(57)【要約】【課題】薄膜トランジスタのオン電流の安定を図る。【解決手段】ＥＬパネル１において、駆動素子として用いるスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタにおけるソース電極６ｉ（５ｉ）と不純物半導体膜６ｇ（５ｇ）の積層体の一部が、チャネル保護膜６ｄ（５ｄ）における膜厚の厚い一端側に重なる構造にすることで、チャネルとなる領域を覆うチャネル保護膜６ｄ（５ｄ）に作用するバックゲート効果を抑制することができ、チャネルの乱れを抑えることができるので、薄膜トランジスタ６（５）のオン電流（Ｉｄ）を従来のものより増加させ、好適な値に安定させることを可能にした。【選択図】図５
2011181551.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に設けられた半導体膜と、
前記半導体膜上に設けられ、前記半導体膜のチャネル長方向に対向して形成されたソース電極及びドレイン電極と、
前記半導体膜と前記ソース電極及びドレイン電極との間に設けられ、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも厚く形成された保護膜と、
を備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間していることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記保護膜は、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも一段高くなる段差形状を有することを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記保護膜における前記ソース電極下の膜厚は前記ドレイン電極下の膜厚の２〜３倍であることを特徴とする請求項１〜３の何れか一項に記載の薄膜トランジスタ。
【請求項５】
ゲート電極が形成された基板上に半導体層と保護絶縁膜を順次成膜した後、前記保護絶縁膜上にレジスト膜を成膜するレジスト膜形成工程と、
前記レジスト膜にパターニングを施して、前記半導体層におけるチャネルとなる領域の上方に対応する位置に、一の方向の一端側の膜厚が他端側よりも厚い段差レジスト部を形成する段差レジスト形成工程と、
前記段差レジスト部とともに前記保護絶縁膜にエッチング処理を施して、一の方向の一端側の膜厚が他端側よりも厚く、その下面で前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、電極金属層を成膜する電極金属層成膜工程と、
前記電極金属層と前記半導体層とをパターニングして、前記保護膜の下に配される半導体膜と、前記保護膜に一部が重なり前記保護膜を挟んで前記一の方向に離間するソース電極及びドレイン電極と、を形成する電極形成工程と、
を備え、
前記電極形成工程において形成された前記ソース電極は、前記保護膜における前記一端側に形成されていることを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記電極形成工程において形成された、前記ソース電極と、前記ドレイン電極は、前記保護膜に一部が重なるように形成されており、
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間していることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、アモルファスシリコン等の半導体薄膜をチャネル層とする薄膜トランジスタは、表示デバイスなどの分野で利用されている（例えば、特許文献１、特許文献２参照。）。
例えば、図１８に示す薄膜トランジスタ５６を、表示デバイスの画素回路などに利用する際に必要となる特性として、ソース−ドレイン間のオン電流（Ｉｄ）が所定値以上となることが挙げられる。オン電流を所定値以上の適正な範囲で安定させることで、ＥＬ（Electro Luminescence）パネルなどの表示デバイスを好適に発光させて、所定の表示性能が得られるようになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１４７６５９号公報
【特許文献２】特開２００６−９１０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、図１８に示すように、薄膜トランジスタ５６において、ゲート電極５６ａとソース電極５６ｉ（不純物半導体膜５６ｇ）の間に生じる電界Ｅ５６と、ゲート電極５６ａとドレイン電極５６ｈ（不純物半導体膜５６ｆ）の間に生じる電界Ｅ５６が、半導体膜５６ｂ及びチャネル保護膜５６ｄに作用し、その電界Ｅ５６のバックゲート効果によるチャネルの乱れがオン電流（Ｉｄ）の妨げになって、チャネル領域でのオン電流が低下してしまうことがある問題があった。
特に、ソース電極５６ｉ側の電界Ｅ５６によるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことが問題であった。
【０００５】
そこで、本発明の課題は、薄膜トランジスタのオン電流の安定を図ることである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタであって、
基板上に形成されたゲート電極と、
前記ゲート電極上に設けられた半導体膜と、
前記半導体膜上に設けられ、前記半導体膜のチャネル長方向に対向して形成されたソース電極及びドレイン電極と、
前記半導体膜と前記ソース電極及びドレイン電極との間に設けられ、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも厚く形成された保護膜と、
を備えることを特徴としている。
好ましくは、前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
また、好ましくは、前記保護膜は、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも一段高くなる段差形状を有する。
また、好ましくは、前記保護膜における前記ソース電極下の膜厚は前記ドレイン電極下の膜厚の２〜３倍である。
【０００７】
また、本発明の他の態様は、薄膜トランジスタの製造方法であって、
ゲート電極が形成された基板上に半導体層と保護絶縁膜を順次成膜した後、前記保護絶縁膜上にレジスト膜を成膜するレジスト膜形成工程と、
前記レジスト膜にパターニングを施して、前記半導体層におけるチャネルとなる領域の上方に対応する位置に、一の方向の一端側の膜厚が他端側よりも厚い段差レジスト部を形成する段差レジスト形成工程と、
前記段差レジスト部とともに前記保護絶縁膜にエッチング処理を施して、一の方向の一端側の膜厚が他端側よりも厚く、その下面で前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、電極金属層を成膜する電極金属層成膜工程と、
前記電極金属層と前記半導体層とをパターニングして、前記保護膜の下に配される半導体膜と、前記保護膜に一部が重なり前記保護膜を挟んで前記一の方向に離間するソース電極及びドレイン電極と、を形成する電極形成工程と、
を備え、
前記電極形成工程において形成された前記ソース電極は、前記保護膜における前記一端側に形成されていることを特徴としている。
好ましくは、前記電極形成工程において形成された、前記ソース電極と、前記ドレイン電極は、前記保護膜に一部が重なるように形成されており、
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
【発明の効果】
【０００８】
本発明は、薄膜トランジスタのオン電流の安定を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】本発明の薄膜トランジスタにおけるチャネル保護膜に関する説明図である。
【図８】薄膜トランジスタの製造工程を示す説明図である。
【図９】薄膜トランジスタの製造工程を示す説明図である。
【図１０】薄膜トランジスタの製造工程を示す説明図である。
【図１１】薄膜トランジスタの製造工程を示す説明図である。
【図１２】薄膜トランジスタの製造工程を示す説明図である。
【図１３】薄膜トランジスタの製造工程を示す説明図である。
【図１４】薄膜トランジスタの製造工程を示す説明図である。
【図１５】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図１６】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図１７】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図１８】従来の薄膜トランジスタにおけるチャネル保護膜に関する説明図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１１】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１２】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図１においては、バンク１３が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線３に沿った一方向にのみ設けられているものであってもよい。
【００１３】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。
【００１４】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
【００１５】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地電位にされている）。
【００１６】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１７】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１８】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００１９】
図４〜図６に示すように、基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００２０】
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
【００２１】
ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。
チャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜５ｂのチャネルとなる領域を覆う保護膜である。このチャネル保護膜５ｄは、ソース電極５ｉとドレイン電極５ｈとが対向する一の方向（チャネル長方向）に沿う一端側のソース電極５ｉ側の膜厚が他端側のドレイン電極５ｈ側よりも厚く、そのチャネル保護膜５ｄにおけるソース電極５ｉ側がドレイン電極５ｈ側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜５ｄにおけるソース電極５ｉ下の膜厚はドレイン電極５ｈ下の膜厚の２〜３倍であることが好ましい。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはチャネル保護膜５ｄを挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
そして、スイッチトランジスタ５におけるソース電極５ｉと不純物半導体膜５ｇの積層体と、ドレイン電極５ｈと不純物半導体膜５ｆの積層体は、互いに対向している端部の一部が半導体膜５ｂ上のチャネル保護膜５ｄに重なっており、チャネル保護膜５ｄに重なった部分のソース電極５ｉは、チャネル保護膜５ｄに重なった部分のドレイン電極５ｈよりも半導体膜５ｂから離間している。
また、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。
【００２２】
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
【００２３】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂは第一絶縁膜１１を挟んでゲート電極６ａと相対している。半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。
チャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜６ｂのチャネルとなる領域を覆う保護膜である。このチャネル保護膜６ｄは、ソース電極６ｉとドレイン電極６ｈとが対向する一の方向（チャネル長方向）に沿う一端側のソース電極６ｉ側の膜厚が他端側のドレイン電極６ｈ側よりも厚く、そのチャネル保護膜６ｄにおけるソース電極６ｉ側がドレイン電極６ｈ側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜６ｄにおけるソース電極６ｉ下の膜厚はドレイン電極６ｈ下の膜厚の２〜３倍であることが好ましい。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはチャネル保護膜６ｄを挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
そして、駆動トランジスタ６におけるソース電極６ｉと不純物半導体膜６ｇの積層体と、ドレイン電極６ｈと不純物半導体膜６ｆの積層体は、互いに対向している端部の一部が半導体膜６ｂ上のチャネル保護膜６ｄに重なっており、チャネル保護膜６ｄに重なった部分のソース電極６ｉは、チャネル保護膜６ｄに重なった部分のドレイン電極６ｈよりも半導体膜６ｂから離間している。
また、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。
【００２４】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００２５】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００２６】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００２７】
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００２８】
そして、基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。
【００２９】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００３０】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
【００３１】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３２】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
【００３３】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００３４】
そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００３５】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
【００３６】
次に、本発明にかかるＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５と駆動トランジスタ６におけるチャネル保護膜５ｄ、６ｄの一端側の膜厚を他端側よりも厚くして、そのチャネル保護膜５ｄ、６ｄのソース電極５ｉ側がドレイン電極５ｈ側よりも一段高くなる段差形状とすることの効果について説明する。
【００３７】
図７に示すように、薄膜トランジスタ（駆動トランジスタ６及びスイッチトランジスタ５）のチャネル保護膜６ｄ、５ｄは、一端側であるソース電極６ｉ（５ｉ）側の膜厚が、他端側であるドレイン電極６ｈ（５ｈ）側の膜厚よりも厚く形成されている。そのチャネル保護膜６ｄ、５ｄは、ソース電極５ｉ側がドレイン電極５ｈ側よりも一段高い段差を有する段差形状を呈している。
このチャネル保護膜６ｄ（５ｄ）の一端側に重なった部分のソース電極６ｉ（５ｉ）は、チャネル保護膜６ｄ（５ｄ）の他端側に重なった部分のドレイン電極６ｈ（５ｈ）よりも半導体膜６ｂ（５ｂ）から離間している。
そして、電圧の印加に応じて、ゲート電極６ａ（５ａ）と不純物半導体膜６ｇ（５ｇ）及びソース電極６ｉ（５ｉ）との間に電界Ｅｉが生じ、ゲート電極６ａ（５ａ）と不純物半導体膜６ｆ（５ｆ）及びドレイン電極６ｈ（５ｈ）との間に電界Ｅｈが生じる。ここで、ソース電極６ｉ（５ｉ）側に生じる電界Ｅｉは、ドレイン電極６ｈ（５ｈ）側に生じる電界Ｅｈよりも弱い。これは、チャネル保護膜６ｄ（５ｄ）におけるソース電極６ｉ（５ｉ）側の膜厚が比較的厚く、ドレイン電極６ｈ（５ｈ）側の膜厚が比較的薄いため、ソース電極６ｉ（５ｉ）とゲート電極６ａ（５ａ）の間の距離の方が、ドレイン電極６ｈ（５ｈ）とゲート電極６ａ（５ａ）の間の距離よりも長いことによる。
具体的に、従来の薄膜トランジスタ５６（図１８参照）におけるチャネル保護膜５６ｄの膜厚が１２００Åであって、本実施形態の薄膜トランジスタ６（５）におけるチャネル保護膜６ｄ（５ｄ）のドレイン電極６ｈ（５ｈ）側の膜厚を１２００Åとした場合、チャネル保護膜６ｄ（５ｄ）のソース電極６ｉ（５ｉ）側の膜厚は、その２〜３倍である２４００〜３６００Åとすることが好ましい。なお、ソース電極６ｉ（５ｉ）が半導体膜６ｂ（５ｂ）から離間する距離は、ドレイン電極６ｈ（５ｈ）が半導体膜６ｂ（５ｂ）から離間する距離の１．５倍以上であることが好ましく、より好ましくは２倍以上である。
【００３８】
このように、ソース電極６ｉ（５ｉ）側が重なるチャネル保護膜６ｄ（５ｄ）の一端側を、ドレイン電極６ｈ（５ｈ）側が重なるチャネル保護膜６ｄ（５ｄ）の他端側よりも厚く形成することによって、チャネル保護膜６ｄ（５ｄ）の一端部をゲート電極６ａ（５ａ）と不純物半導体膜６ｇ（５ｇ）及びソース電極６ｉ（５ｉ）とで挟んだ部分に生じる電界Ｅｉを弱めることができ、その電界Ｅｉによるバックゲート効果を抑制することができる。
その結果、ソース電極６ｉ（５ｉ）側に生じる電界Ｅｉがチャネルに与える影響が薄れるので、ソース電極６ｉ（５ｉ）側に生じる電界Ｅｉによるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことを低減することができる。
【００３９】
つまり、チャネル保護膜６ｄ（５ｄ）のソース電極６ｉ（５ｉ）側を、チャネル保護膜６ｄ（５ｄ）のドレイン電極６ｈ（５ｈ）側よりも厚く形成して、そのチャネル保護膜６ｄ（５ｄ）におけるソース電極６ｉ（５ｉ）側がドレイン電極６ｈ（５ｈ）側よりも一段高くなる段差形状を有するようにすれば、ソース電極６ｉ（５ｉ）を半導体膜６ｂ（５ｂ）から離間させて、ソース電極６ｉ（５ｉ）とゲート電極６ａ（５ａ）の間を拡げることができるので、ゲート電極６ａ（５ａ）とソース電極６ｉ（５ｉ）の間に生じる電界Ｅｉを弱めることができる。
そして、ゲート電極６ａ（５ａ）とソース電極６ｉ（５ｉ）の間に生じる電界Ｅｉを弱めることで、その電界Ｅｉによるバックゲート効果を抑制して、その電界Ｅｉが半導体膜６ｂ（５ｂ）のチャネルに作用することを低減することができるので、段差のない従来のチャネル保護膜５６ｄ（図１８参照）を備える薄膜トランジスタ５６に比べて、オン電流（Ｉｄ）が安定し増加するメリットがある。
こうして、段差を有するチャネル保護膜６ｄ（５ｄ）における膜厚の厚い一端部側に、ソース電極６ｉ（５ｉ）と不純物半導体膜６ｇ（５ｇ）の積層体の一部を重ねる構造をとり、その部分に生じる電界Ｅｉを弱めて、その電界Ｅｉによるバックゲート効果を抑制することによって、チャネルの乱れを抑え、オン電流を好適な値に安定させることができる。
【００４０】
なお、チャネル保護膜６ｄ（５ｄ）における膜厚の厚い一端側に、ソース電極６ｉ（５ｉ）と不純物半導体膜６ｇ（５ｇ）の積層体を重ねる構造を有する薄膜トランジスタは、オン電流を好適な値に安定させる特性を有するので、ＥＬパネル１においては、ＥＬ素子８に電力を供給し、その発光に寄与する駆動トランジスタ６をその構造にすることが好ましい。
【００４１】
次に、ＥＬパネル１におけるＥＬ素子８の製造方法について説明する。
特に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６を例に、図８〜図１４に示す工程図を用いて説明する。
【００４２】
まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図８に示すように、ゲート電極６ａを形成する。
なお、ゲート電極６ａとともに基板１０上に、スイッチトランジスタ５のゲート電極５ａ、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。
【００４３】
次いで、図９に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１と、半導体膜６ｂとなるアモルファスシリコン等の半導体層９ｂを連続して堆積して二層を成膜する。半導体層９ｂを成膜した後、更にその半導体層９ｂ上にスパッタリングやＣＶＤ法などによってチャネル保護膜６ｄとなる窒化シリコン等の保護絶縁膜９ｄを、例えば、２５００Åの厚みに成膜する。
【００４４】
次いで、図１０に示すように、保護絶縁膜９ｄの上に、例えば、膜厚が１．５μｍのレジスト膜１５を成膜する。なお、レジスト膜１５は、例えば、東京応化工業(株)製「ＯＦＰＲ−８００」を用いる。この「ＯＦＰＲ−８００」は、通常のフォトリソグラフィーで使用されるポジ型のレジスト材料である。
さらに、図１０に示すように、レジスト膜１５の上方にマスク部１７ａを有するフォトマスク１７を配置して、そのレジスト膜１５を露光する。なお、フォトマスク１７におけるマスク部１７ａの一の方向（チャネル長方向）の幅は、例えば、チャネル保護膜６ｄにおけるチャネル長方向の幅に相当している。特に、マスク部１７ａは、ハーフトーンマスクであり、一の方向の一端側の半分が濃色マスクであり、他端側の半分が淡色マスクになっている。このハーフトーンのマスク部１７ａを透過する光量が異なるため、レジスト膜１５に対する露光量を調整することができる。
そして、レジスト膜１５を露光した後、現像等によるパターニングを行い、図１１に示すように、一の方向（チャネル長方向）の一端側の厚みが他端側よりも厚い形状を有し、その略中央に段差を有する段差レジスト部１５ａを形成する。なお、段差レジスト部１５ａは、保護絶縁膜９ｄ上であって、半導体層９ｂにおけるチャネルとなる領域の上方に対応する位置に形成されている。
【００４５】
次いで、段差レジスト部１５ａとともに保護絶縁膜９ｄにドライエッチングを施して、図１２に示すように、半導体層９ｂにおけるチャネルとなる領域をその下面で覆うチャネル保護膜６ｄを形成する。
ここで、段差レジスト部１５ａと保護絶縁膜９ｄを同時にドライエッチングする過程で、段差レジスト部１５ａが浸食され終わり、段差レジスト部１５ａで覆われていた保護絶縁膜９ｄ部分にチャネル保護膜６ｄが形成されるタイミングに、そのチャネル保護膜６ｄで覆われた部分以外の半導体層９ｂが表出するように、段差レジスト部１５ａと保護絶縁膜９ｄの選択比を調整したエッチング条件でドライエッチングを行う。このエッチング条件は、例えば、段差レジスト部１５ａにおける最も膜厚が厚い一端側がエッチングされ終わるタイミングに、段差レジスト部１５ａで覆われていない保護絶縁膜９ｄがエッチングされ終わるような選択比の条件である。つまり、図１１に示す、保護絶縁膜９ｄ上に段差レジスト部１５ａが設けられている状態で、その表面に露出している上面側から浸食するエッチングを行い、段差レジスト部１５ａとその段差レジスト部１５ａで覆われていない保護絶縁膜９ｄ部分が消失した段階で、段差レジスト部１５ａの下方に相当した位置に、図１２に示す、段差レジスト部１５ａの凹凸に応じた形状の段差を有するチャネル保護膜６ｄが形成されるようになっている。
このチャネル保護膜６ｄは、一の方向（チャネル長方向）の一端側の膜厚が他端側の膜厚よりも厚く形成され、その略中央に段差が形成された段差形状を有しており、例えば、一端側の膜厚が２４００Åであり、他端側の膜厚が１２００Åである段差を有している。
なお、チャネル保護膜６ｄとともに半導体層９ｂ上に、チャネル保護膜５ｄが形成されている（図６参照）。
【００４６】
次いで、図１３に示すように、チャネル保護膜６ｄが形成されている半導体層９ｂ上に、スパッタリングやＣＶＤ法などによって不純物半導体膜６ｆ，６ｇとなる不純物半導体層９ｆを、例えば、２５０Åの厚みに成膜する。
さらに、図１３に示すように、不純物半導体層９ｆ上に、スパッタリングなどによってソース電極６ｉおよびドレイン電極６ｈとなる電極金属層９ｈを、例えば、１５００Åの厚みに成膜する。
【００４７】
次いで、ソース電極６ｉとドレイン電極６ｈを形成する部分に対応するレジスト（図示省略）を設けて、そのレジストで電極部分を覆った後、ウェットエッチングを行い、図１４に示すように、電極金属層９ｈからソース電極６ｉおよびドレイン電極６ｈを形成する。
さらに、図１４に示すように、不純物半導体層９ｆと半導体層９ｂとを一括で処理するドライエッチングを行い、チャネル保護膜６ｄを挟んでチャネル長方向に離間する一対の不純物半導体膜６ｇ、６ｆ及びその下に配される半導体膜６ｂを形成する。
この一対の不純物半導体膜６ｇ、６ｆ上にソース電極６ｉ及びドレイン電極６ｈが配されている。そして、不純物半導体膜６ｇ上のソース電極６ｉは、その一部がチャネル保護膜６ｄの一端側に重なり、また、不純物半導体膜６ｆ上のドレイン電極６ｈは、その一部がチャネル保護膜６ｄの他端側に重なっている。
なお、ソース電極６ｉ及びドレイン電極６ｈと、一対の不純物半導体膜６ｇ、６ｆと、半導体膜６ｂを形成した後、剥離液を用いてレジストを除去する（図１４参照）。
また、不純物半導体膜６ｆ，６ｇ、半導体膜６ｂとともに、スイッチトランジスタ５の不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成される（図６参照）。
また、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈも形成される（図６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。
【００４８】
更に、駆動トランジスタ６およびスイッチトランジスタ５が形成された後に、ＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する（図５参照）。
次いで、駆動トランジスタ６やスイッチトランジスタ５を覆うように、第二絶縁膜１２を成膜する（図５、図６参照）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
【００４９】
以上のように、ソース電極６ｉ（５ｉ）と不純物半導体膜６ｇ（５ｇ）の積層体の一部が、チャネル保護膜６ｄ（５ｄ）における膜厚の厚い一端側に重なる構造を有する薄膜トランジスタ（駆動トランジスタ６及びスイッチトランジスタ５）は、ソース電極側に生じる電界を弱めて、その薄膜トランジスタ６（５）のチャネルに作用するバックゲート効果を抑制することができ、チャネルの乱れを抑えることができる。そして、薄膜トランジスタ６（５）のオン電流（Ｉｄ）が低下してしまうことを防ぎ、オン電流を好適な値に安定させることができる。
【００５０】
こうして、薄膜トランジスタのオン電流（Ｉｄ）が好適な値に安定するスイッチトランジスタ５及び駆動トランジスタ６を備えるＥＬ素子８は好適に発光し、そのスイッチトランジスタ５及び駆動トランジスタ６を駆動素子とするＥＬパネル１は良好な画像表示が可能になって、表示性能を向上させることができる。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１５に示す、携帯電話機２００の表示パネル１ａや、図１６（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図１７に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【００５１】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００５２】
１      ＥＬパネル
５      スイッチトランジスタ（薄膜トランジスタ）
６      駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ  ゲート電極
５ｂ、６ｂ  半導体膜
５ｄ、６ｄ  チャネル保護膜（保護膜）
５ｆ、６ｆ  不純物半導体膜
５ｇ、６ｇ  不純物半導体膜
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
８      ＥＬ素子
９ｂ    半導体層
９ｄ    保護絶縁膜
９ｆ    不純物半導体層
９ｈ    電極金属層
１０    基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
１５    レジスト膜
１５ａ  段差レジスト部
１７    フォトマスク
１７ａ  マスク部
【図１】
2011181551.tif 000003
【図２】
2011181551.tif 000004
【図３】
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【図４】
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【図５】
2011181551.tif 000007
【図６】
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【図７】
2011181551.tif 000009
【図８】
2011181551.tif 000010
【図９】
2011181551.tif 000011
【図１０】
2011181551.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2011181551.tif 000016
【図１５】
2011181551.tif 000017
【図１６】
2011181551.tif 000018
【図１７】
2011181551.tif 000019
【図１８】
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