(57)【要約】【課題】従来の等化器は、アナログの処理対象の信号を精度よく線形等化することができない。【解決手段】等化器の機能を有する処理部５は、アナログの処理対象の信号を線形等化するアナログ等化部１１と、アナログの処理対象の信号をデジタル信号に変換する第１Ａ／Ｄ変換部１２と、第１Ａ／Ｄ変換部１２によって得られたデジタル信号を線形等化する線形等化部１３と、線形等化部１３よって得られた信号を仮判定する仮判定部１４とを有し、線形等化部１３は、仮判定部１４によって仮判定された信号を等化目標値として線形等化のための係数を導出し、アナログ等化部１１は、線形等化部１３によって導出された係数に基づいて、線形等化を実行する。【選択図】図２
2011008836.tif 000002
【特許請求の範囲】
【請求項１】
アナログの処理対象の信号を線形等化するアナログ等化部と、
前記アナログの処理対象の信号をデジタル信号に変換する変換部と、
前記変換部によって得られたデジタル信号を線形等化する線形等化部と、
前記線形等化部によって得られた信号を仮判定する仮判定部とを備え、
前記線形等化部は、前記仮判定部によって仮判定された信号を等化目標値として線形等化のための係数を導出し、
前記アナログ等化部は、前記線形等化部によって導出された係数に基づいて、線形等化を実行する
等化器。
【請求項２】
更に、前記変換部によって得られたデジタル信号からクロックを生成するクロック生成部を備え、
前記線形等化部及び前記仮判定部は、前記クロック生成部によって生成されたクロックに同期して動作する
請求項１に記載の等化器。
【請求項３】
更に、
前記アナログ等化部によって線形等化されたアナログ信号をデジタル信号に変換する第２変換部と、
前記第２変換部によって得られたデジタル信号を等化するデジタル等化部と
を備える請求項１に記載の等化器。
【請求項４】
更に、前記第２変換部によって得られたデジタル信号からクロックを生成するクロック生成部を備え、
前記デジタル等化部は、前記クロック生成部によって生成されたクロックに同期して動作する
請求項３に記載の等化器。
【請求項５】
アナログの処理対象の信号を線形等化するステップと、
前記アナログの処理対象の信号をデジタル信号に変換するステップと、
変換によって得たデジタル信号を線形等化するステップと、
デジタル信号を線形等化した信号を仮判定するステップとを含み、
デジタル信号を線形等化するステップでは、仮判定した信号を等化目標値として線形等化のための係数を導出し、
アナログの処理対象の信号を線形等化するステップでは、導出した係数に基づいて、線形等化を実行する
等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を等化する等化器及び等化方法に関する。
【背景技術】
【０００２】
光ディスクから読み出した信号を良好に復号するために、等化回路とビタビ復号回路とを併用することが有効である。これは、例えば、ＤＶＤフォーラムにより公開されているＨＤ  ＤＶＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＤＶＤ）−ＲＯＭ  Ｐａｒｔ１（物理）規格書等に示されている。これに対応した光ディスク再生装置では、ディスク駆動回路は、光ディスクを所定の回転速度で回転させ、光ピックアップは、光ディスクに記録されている信号を読み出す。読み出された信号は、プリアンプで増幅された後、ＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路等で所定の振幅に増幅される。
【０００３】
その後、アナログ等化回路は、ＡＧＣ回路等によって増幅されたアナログの処理対象の信号を線形等化し、Ａ／Ｄ変換回路は、アナログ等化回路によって線形等化されたアナログ信号をデジタル信号に変換する。更に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路は、Ａ／Ｄ変換回路によって得られたデジタル信号からクロックを生成し、デジタル等化回路は、生成されたクロックに同期して、Ａ／Ｄ変換回路によって得られたデジタル信号を等化する。最後に、ビタビ復号回路は、生成されたクロックに同期して、デジタル等化回路によって等化された信号を復号する。これにより、光ディスクに記録された画像データや音データが再現される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２２６５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、光ディスクと光ピックアップとの間で、光ディスク等の傾きによるタンジェンシャルチルトが生じる場合、光ピックアップによって読み出されるアナログ信号は、時間軸方向に関して立ち上がりと立ち下がりとで非対称となる。この時間軸方向に非対称な信号をそのままデジタル信号に変換すると、ＰＬＬ回路の動作精度は低下し、ＰＬＬ回路により生成されるクロックの精度が低くなる。
【０００６】
この時間軸方向に非対称な信号をより対称となるように回復させるために、ＰＬＬ回路の前段に配置されるアナログ等化回路による線形等化の精度を高める必要がある。しかしながら、従来、アナログ等化回路における線形等化のためのタップ係数は、固定されるか、又は出力信号に基づいてユーザによって制御されるので、アナログ等化回路による線形等化の精度を高めることは困難であった。
【０００７】
本発明は、アナログの処理対象の信号を精度よく線形等化する等化器及び等化方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決し上記目的を達成するために、本発明の等化器は、アナログの処理対象の信号を線形等化するアナログ等化部と、前記アナログの処理対象の信号をデジタル信号に変換する変換部と、前記変換部によって得られたデジタル信号を線形等化する線形等化部と、前記線形等化部によって得られた信号を仮判定する仮判定部とを備え、前記線形等化部は、前記仮判定部によって仮判定された信号を等化目標値として線形等化のための係数を導出し、前記アナログ等化部は、前記線形等化部によって導出された係数に基づいて、線形等化を実行する。
【０００９】
本発明の等化方法は、アナログの処理対象の信号を線形等化するステップと、前記アナログの処理対象の信号をデジタル信号に変換するステップと、変換によって得たデジタル信号を線形等化するステップと、デジタル信号を線形等化した信号を仮判定するステップとを含み、デジタル信号を線形等化するステップでは、仮判定した信号を等化目標値として線形等化のための係数を導出し、アナログの処理対象の信号を線形等化するステップでは、導出した係数に基づいて、線形等化を実行する。
【発明の効果】
【００１０】
本発明によれば、アナログの処理対象の信号を精度よく線形等化することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の再生装置の構成図である。
【図２】実施の形態１の処理部の構成図である。
【図３】図２のアナログ等化部の構成図である。
【図４】図２の第１Ａ／Ｄ変換部の構成図である。
【図５】図２の第１Ａ／Ｄ変換部の別の構成図である。
【図６】図２の線形等化部の構成図である。
【図７】図２の仮判定部の構成図である。
【図８】図２の仮判定部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。
【図９】図２の仮判定部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す別の図である。
【図１０】図７のブランチメトリック演算部の構成図である。
【図１１】図７のパスメモリ部の構成図である。
【図１２】図７の特定部に保持されるテーブルのデータ構造を示す図である。
【図１３】図２の非線形等化部の構成図である。
【図１４】図２のアナログ等化部が使用する線形等化のためのタップ係数を導出する動作を示すフローチャートである。
【図１５】従来及び図１の再生装置による出力信号のヒストグラムを示す図である。
【図１６】実施の形態２の処理部の構成図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態を具体的に説明する前に概要を述べる。本実施の形態は、光ディスクに記録されている信号を光ピックアップにより読み出し、読み出したアナログの処理対象の信号を線形等化し、線形等化した信号をデジタル信号に変換し、変換したデジタル信号を等化し、等化した信号を復号する再生装置に関する。本実施の形態の再生装置は、デジタル信号に対して等化処理と復号処理とを実行するため、変換したデジタル信号からクロックを生成するＰＬＬ部を有しており、ＰＬＬ部により生成したクロックに同期して、デジタル信号を等化する処理と復号処理とを実行する。
【００１３】
上述したように、光ディスクと光ピックアップとの間にタンジェンシャルチルトがある場合、アナログの処理対象の信号は時間軸方向に非対称となる。そのため、その信号をそのままデジタル信号に変換すると、ＰＬＬ部により生成されるクロックの精度は低下する。本実施の形態の再生装置は、ＰＬＬ部により生成されるクロックの精度を向上させるために、アナログの処理対象の信号に対する線形等化を適切に行う。
【００１４】
本実施の形態の再生装置は、アナログの処理対象の信号に対する線形等化を適切に行うために、アナログの処理対象の信号をデジタル信号に変換する変換部と、変換されたデジタル信号を線形等化する線形等化部と、線形等化された信号を仮判定する仮判定部とを有する。線形等化部は、デジタル信号処理における適応アルゴリズムを使用することができ、仮判定部によって仮判定された信号を等化目標値として線形等化のための係数を導出する。
【００１５】
本実施の形態の再生装置は、アナログの処理対象の信号を線形等化するアナログ等化部を有しており、アナログ等化部は、線形等化部によって導出された係数に基づいて、線形等化を実行する。このように、本実施の形態の再生装置は、デジタル信号処理における適応アルゴリズムを使用することができる線形等化部により、アナログの処理対象の信号から得たデジタル信号を利用して、アナログ等化部が使用する係数を導出する。これにより、本実施の形態の再生装置は、アナログの処理対象の信号を精度よく線形等化することができる。その結果、ＰＬＬ部により生成されるクロックの精度は向上する。
【００１６】
以下に、本発明を実施するための形態を図面を参照して具体的に説明する。
【００１７】
（実施の形態１）
先ず、実施の形態１の再生装置１００の構成を説明する。図１は、実施の形態１の再生装置１００の構成図である。再生装置１００は、光ディスクＡに記録されている信号を再生する装置であって、ディスク駆動部１と、光ピックアップ２と、プリアンプ３と、ＡＧＣ部４と、処理部５とを有する。
【００１８】
ディスク駆動部１は、所定の回転速度で光ディスクＡを回転させるためのモータである。光ピックアップ２は、光ディスクＡに記録されている信号を読み出すとともに、その信号に対して光電変換及び増幅を実行する。光ピックアップ２は、処理したアナログ信号をプリアンプ３へ出力する。
【００１９】
プリアンプ３は、光ピックアップ２からの信号を増幅し、ＡＧＣ部４は、プリアンプ３からの信号を所定の振幅に増幅する。ＡＧＣ部４によって増幅された信号はアナログ信号であって、ＡＧＣ部４は、増幅したアナログの処理対象の信号を処理部５へ出力する。処理部５は、ＡＧＣ部４からのアナログの処理対象の信号を線形等化し、線形等化した信号をデジタル信号に変換し、変換したデジタル信号を等化し、等化した信号を復号する。処理部５は復号した信号を再生装置１００の外部へ出力する。光ディスクＡは、例えば、ＤＶＤ又はＢＤ等の再生装置１００に着脱可能に構成された記録媒体である。
【００２０】
次に、処理部５の構成を詳細に説明する。図２は、実施の形態１の処理部５の構成図である。処理部５は、アナログ等化部１１と、第１Ａ／Ｄ変換部１２と、線形等化部１３と、仮判定部１４と、第１遅延部１５と、第１等化誤差生成部１６と、第２Ａ／Ｄ変換部１７と、デジタル等化部１８とを有する。
【００２１】
図１に示すＡＧＣ部４によって増幅されたアナログの処理対象の信号は、アナログ等化部１１と第１Ａ／Ｄ変換部１２とに送られる。
【００２２】
アナログ等化部１１は、ＡＧＣ部４からのアナログの処理対象の信号を順次線形等化する。アナログ等化部１１は、トランスバーサルフィルタにより構成されており、多段タップによりアナログの処理対象の信号を遅延させるとともに、多段タップからの出力と対応するタップ係数とを乗算し、各乗算結果を加算する。なお、タップ係数の初期値として、所定の値が設定される。アナログ等化部１１は、加算結果を、アナログの処理対象の信号を線形等化した信号として第２Ａ／Ｄ変換部１７へ出力する。アナログ等化部１１の詳細な構成は、図３を用いて後述する。
【００２３】
第１Ａ／Ｄ変換部１２は、ＡＧＣ部４からのアナログの処理対象の信号をデジタル信号に変換するとともに、デジタル信号からクロックを生成する。第１Ａ／Ｄ変換部１２の詳細な構成は、図４及び図５を用いて後述する。
【００２４】
線形等化部１３は、第１Ａ／Ｄ変換部１２によって生成されたクロックに同期し、デジタル信号処理における適応アルゴリズムを使用して、第１Ａ／Ｄ変換部１２によって得られたデジタル信号を順次線形等化する。線形等化部１３は、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタにより構成されており、多段タップにより第１Ａ／Ｄ変換部１２によって得られた信号を遅延させるとともに、多段タップからの出力と対応するタップ係数とを乗算し、各乗算結果を加算する。なお、タップ係数の初期値として、所定の値が設定される。
【００２５】
また、線形等化部１３は、第１等化誤差生成部１６から線形等化用誤差信号３０２を受け取り、線形等化用誤差信号３０２に基づいて複数のタップ係数を導出する。その際、線形等化部１３は、ＬＭＳ（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）アルゴリズムのような適応アルゴリズムを使用して、複数のタップ係数を導出する。線形等化部１３は、導出した複数のタップ係数３０３を、自らが実行する線形等化のために使用するとともに、アナログ等化部１１へ出力する。線形等化部１３によって導出される複数のタップ係数は、デジタルの係数である。線形等化部１３の詳細な構成は、図６を用いて後述する。
【００２６】
仮判定部１４は、線形等化部１３から線形等化された信号を受け取り、第１Ａ／Ｄ変換部１２によって生成されたクロックに同期して、線形等化部１３からの信号に対して仮判定を実行する。仮判定部１４は、ブランチメトリック演算回路と、パスメトリック演算回路と、パスメモリとを有する。ブランチメトリック演算回路は、線形等化部１３によって線形等化された信号からブランチメトリックを算出し、パスメトリック演算回路は、ブランチメトリックを１クロック毎に累積加算してパスメトリックを算出する。パスメモリは、複数の候補系列を保持しており、パスメトリック演算回路からの選択信号にしたがって、パスメトリックが最小となるデータ系列を最も確からしい候補系列として選択して記憶する。
【００２７】
また、仮判定部１４は、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することにより、線形等化部１３によって線形等化された信号を順次仮判定する。つまり、仮判定部１４は、パスメモリに記憶されている候補系列に対して、所定のビット数を使ってパーシャルレスポンスの仮判定を実行する。具体的に説明すると、仮判定部１４は、パーシャルレスポンス等化が正常に行われた場合、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを第１仮判定信号３０１として第１等化誤差生成部１６へ出力する。
【００２８】
なお、仮判定部１４は、パスメモリの最終結果に対して仮判定を行ってもよいが、それに限らず、パスメモリの途中の候補系列に対して仮判定を行ってもよい。例えば、パスメモリ長が６４ビットであれば、仮判定部１４は、２４ビット目又は３２ビット目の候補系列に対して仮判定を行ってもよい。仮判定部１４の詳細な構成は、図７から図１２を用いて後述する。
【００２９】
第１遅延部１５は、線形等化部１３から線形等化された信号を受け取り、その信号を遅延させた後、遅延した信号を第１等化誤差生成部１６へ出力する。第１遅延部１５は、仮判定部１４によって行われる仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、第１遅延部１５によって、線形等化された信号が線形等化部１３から仮判定部１４へ至った後に仮判定部１４から出力された第１仮判定信号３０１が第１等化誤差生成部１６へ入力するタイミングと、線形等化部１３によって線形等化されて遅延した信号が第１等化誤差生成部１６へ入力するタイミングとが合わされる。第１遅延部１５は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００３０】
第１等化誤差生成部１６は、第１遅延部１５から線形等化された信号を受け取るとともに、仮判定部１４から第１仮判定信号３０１を受け取る。上述したように、線形等化された信号と第１仮判定信号３０１との第１等化誤差生成部１６への入力のタイミングは合っている。第１等化誤差生成部１６は、線形等化された信号と第１仮判定信号３０１との差に基づいて、線形等化用誤差信号３０２を生成する。例えば、第１等化誤差生成部１６は、線形等化された信号から第１仮判定信号３０１を減ずることによって線形等化用誤差信号３０２を生成する。第１等化誤差生成部１６は、線形等化用誤差信号３０２を線形等化部１３へ出力する。
【００３１】
線形等化部１３は、上述したように、第１等化誤差生成部１６から線形等化用誤差信号３０２を受け取り、線形等化用誤差信号３０２に基づいて適応アルゴリズムを使用して複数のタップ係数を導出し、導出した複数のタップ係数を用いて線形等化を実行する。また、線形等化部１３は、導出した複数のタップ係数３０３をアナログ等化部１１へ出力する。
【００３２】
アナログ等化部１１は、線形等化部１３から複数のタップ係数３０３を受け取り、受け取った複数のタップ係数を使用して、図１に示すＡＧＣ部４からのアナログの処理対象の信号を線形等化する。アナログ等化部１１が使用するタップ係数は、アナログの処理対象の信号から変換されたデジタル信号が利用されて、線形等化部１３によって導出された係数である。このように、アナログ等化部１１は、デジタル信号処理における適応アルゴリズムを使用することができる線形等化部１３によって導出された係数を使用するので、アナログの処理対象の信号を精度よく線形等化することができる。なお、以下では、アナログ等化部１１によって得られた信号を「プレ等化信号」と呼ぶ。
【００３３】
第２Ａ／Ｄ変換部１７は、アナログ等化部１１によって線形等化されたアナログのプレ等化信号をデジタル信号に変換するとともに、デジタルのプレ等化信号からクロックを生成する。
【００３４】
デジタル等化部１８は、第２Ａ／Ｄ変換部１７からデジタルのプレ等化信号を受け取り、受け取ったデジタルのプレ等化信号を等化し、等化した信号を復号する。デジタル等化部１８は、図２に示すように、非線形等化部２１と、第２遅延部２２と、加算部２３と、ビタビ復号部２４と、第３遅延部２５と、第２等化誤差生成部２６とを有する。
【００３５】
非線形等化部２１は、第２Ａ／Ｄ変換部１７からデジタルのプレ等化信号を受け取り、第２Ａ／Ｄ変換部１７によって生成されたクロックに同期して、プレ等化信号を順次非線形等化する。非線形等化部２１は、ニューラルネットワークにより構成されている。非線形等化部２１は、第２等化誤差生成部２６から非線形等化用誤差信号３０５を受け取り、非線形等化用誤差信号３０５に基づいて、ニューラルネットワークにおける複数のタップ係数を導出する。
【００３６】
後述するが、非線形等化用誤差信号３０５は、第３遅延部２５によって遅延した加算部２３からの加算信号と、ビタビ復号部２４からの第２仮判定信号３０４との差により生成される。そのため、非線形等化部２１は、第２仮判定信号３０４を教師信号として非線形等化のための係数を導出するといえる。非線形等化部２１は、非線形等化によって得た非線形等化信号を加算部２３へ出力する。非線形等化部２１の詳細な構成は、図１３を用いて後述する。
【００３７】
第２遅延部２２は、第２Ａ／Ｄ変換部１７からデジタルのプレ等化信号を受け取り、プレ等化信号を遅延させた後、遅延したプレ等化信号を加算部２３へ出力する。第２遅延部２２は、非線形等化部２１によって行われる非線形等化のための処理遅延に応じた期間にわたって遅延を実行する。第２遅延部２２は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００３８】
加算部２３は、非線形等化部２１から非線形等化信号を受け取るとともに、第２遅延部２２からプレ等化信号を受け取り、第２Ａ／Ｄ変換部１７によって生成されたクロックに同期して、非線形等化信号とプレ等化信号とを加算し、それにより加算信号を生成する。加算部２３は、加算信号をビタビ復号部２４と第３遅延部２５とへ出力する。なお、第２遅延部２２によって、プレ等化信号が非線形等化部２１へ至った後に非線形等化部２１から出力された非線形等化信号が加算部２３へ入力するタイミングと、遅延したプレ等化信号が加算部２３へ入力するタイミングとが合わされる。
【００３９】
ビタビ復号部２４は、加算部２３から加算信号を受け取り、第２Ａ／Ｄ変換部１７によって生成されたクロックに同期して、加算信号に対してビタビ復号を実行する。ビタビ復号部２４は、仮判定部１４と同様に、ブランチメトリック演算回路と、パスメトリック演算回路と、パスメモリとを有する。ビタビ復号部２４は、パスメモリにより選択された候補系列をデータ系列として、図１に示す再生装置１００の外部へ出力する。
【００４０】
また、ビタビ復号部２４は、仮判定部１４と同様に、加算信号を順次仮判定する。つまり、ビタビ復号部２４は、パーシャルレスポンス等化が正常に行われた場合、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを第２仮判定信号３０４として第２等化誤差生成部２６へ出力する。
【００４１】
第３遅延部２５は、加算部２３から加算信号を受け取り、加算信号を遅延させた後、遅延した加算信号を第２等化誤差生成部２６へ出力する。第３遅延部２５は、ビタビ復号部２４による仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、第３遅延部２５によって、加算信号が加算部２３からビタビ復号部２４へ至った後にビタビ復号部２４から出力された第２仮判定信号３０４が第２等化誤差生成部２６へ入力するタイミングと、加算信号が第２等化誤差生成部２６へ入力するタイミングとが合わされる。第３遅延部２５は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００４２】
第２等化誤差生成部２６は、第３遅延部２５から加算信号を受け取るとともに、ビタビ復号部２４から第２仮判定信号３０４を受け取る。上述したように、加算信号と第２仮判定信号３０４との第２等化誤差生成部２６への入力のタイミングは合っている。第２等化誤差生成部２６は、加算信号と第２仮判定信号３０４との差に基づいて非線形等化用誤差信号３０５を生成する。例えば、第２等化誤差生成部２６は、加算信号から第２仮判定信号３０４を減ずることによって非線形等化用誤差信号３０５を生成する。第２等化誤差生成部２６は、非線形等化用誤差信号３０５を非線形等化部２１へ出力する。
【００４３】
図３は、アナログ等化部１１の構成図である。アナログ等化部１１は、トランスバーサルフィルタにより構成されており、多段タップ３０と、線形処理部３２とを有する。多段タップ３０は、遅延タップ３４と総称される第１遅延タップ３４ａ、第２遅延タップ３４ｂ、第３遅延タップ３４ｃ、及び第Ｎ遅延タップ３４ｎを有する。線形処理部３２は、乗算部３６と総称される第１乗算部３６ａ、第２乗算部３６ｂ、第３乗算部３６ｃ、及び第Ｎ＋１乗算部３６ｎ＋１と、タップ係数付与部３８と、積算部４０とを有する。
【００４４】
多段タップ３０は、複数の遅延タップ３４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ３４ａは、アナログの処理対象の信号を受け取り、遅延後、その信号を出力する。第２遅延タップ３４ｂは、第１遅延タップ３４ａからアナログの処理対象の信号を受け取り、遅延後、その信号を出力する。第３遅延タップ３４ｃから第Ｎ遅延タップ３４ｎも、同様の処理を実行する。遅延タップ３４への入力と出力が多段タップ３０からの出力信号であり、例えば、４個の遅延タップ３４が配置される場合、５個の出力信号が存在する。これらの出力信号は、乗算部３６へ送られる。
【００４５】
乗算部３６は、遅延タップ３４から出力信号を受け取るとともに、タップ係数付与部３８からタップ係数を受け取る。タップ係数付与部３８は、線形等化部１３からデジタル信号のタップ係数３０３を受け取り、受け取ったタップ係数３０３をアナログ信号に変換して、遅延タップ３４からの各出力信号に対応するタップ係数を各乗算部３６へ付与する。乗算部３６は、対応づけられている出力信号とタップ係数とを乗算する。なお、タップ係数の初期値として、所定の値が設定される。乗算部３６は、各乗算結果を積算部４０へ出力する。積算部４０は、各乗算部３６からの乗算結果を加算して加算結果を得て、加算結果をアナログの処理対象の信号を線形等化したアナログ信号として第２Ａ／Ｄ変換部１７へ出力する。
【００４６】
図４は、第１Ａ／Ｄ変換部１２の構成図である。第１Ａ／Ｄ変換部１２は、図４に示すように、変換実行部４１と、アナログＰＬＬ（ＡＰＬＬ）４２とを有する。変換実行部４１は、アナログ信号をデジタル信号に変換し、ＡＰＬＬ４２は、変換実行部４１によって得られたデジタル信号からクロックを生成する。ＡＰＬＬ４２は、位相比較部４３と、ループフィルタ４４と、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）４５とを有する。位相比較部４３は、変換実行部４１によって得られたデジタル信号と、ＶＣＯ４５からのクロック信号とを比較する。ループフィルタ４４は、位相比較部４３からの信号を直流信号に変換するローパス・フィルタである。ＶＣＯ４５は、ループフィルタ４４からの直流信号に基づいて発振周波数を制御し、クロックを生成する。第１Ａ／Ｄ変換部１２の後段の構成部は、第１Ａ／Ｄ変換部１２によって生成されたクロックに同期して動作する。
【００４７】
図５は、第１Ａ／Ｄ変換部１２の第２の構成図である。第１Ａ／Ｄ変換部１２は、図４に示す構成でもよいが、図５に示す構成でもよい。図５に示す第１Ａ／Ｄ変換部１２は、変換実行部４１と、デジタルＰＬＬ（ＤＰＬＬ）４６とを有する。変換実行部４１は、アナログ信号をデジタル信号に変換し、ＤＰＬＬ４６は、変換実行部４１によって得られたデジタル信号とシステムクロックとの位相誤差を検出し、検出結果を利用して変換実行部４１によって得られたデジタル信号からクロックを生成する。
【００４８】
このように、第１Ａ／Ｄ変換部１２は、図４に示す構成でもよいし、図５に示す構成でもよい。なお、第２Ａ／Ｄ変換部１７も、図４に示す構成でもよいし、図５に示す構成でもよい。
【００４９】
図６は、線形等化部１３の構成図である。線形等化部１３は、ＦＩＲフィルタにより構成されており、多段タップ５０と、線形処理部５２とを有する。多段タップ５０は、遅延タップ５４と総称される第１遅延タップ５４ａ、第２遅延タップ５４ｂ、第３遅延タップ５４ｃ、及び第Ｎ遅延タップ５４ｎを有する。線形処理部５２は、乗算部５６と総称される第１乗算部５６ａ、第２乗算部５６ｂ、第３乗算部５６ｃ、及び第Ｎ＋１乗算部５６ｎ＋１と、タップ係数導出部５８と、積算部６０とを有する。
【００５０】
多段タップ５０は、複数の遅延タップ５４がシリアルに接続されることによって構成されており、図３に示すアナログ等化部１１の多段タップ３０と同様に動作する。そのため、多段タップ５０の詳細な説明を省略する。ただし、多段タップ５０は、線形等化部１３の多段タップ３０とは異なり、デジタル信号を処理する。乗算部５６は、遅延タップ５４から出力信号を受け取るとともに、タップ係数導出部５８からタップ係数を受け取り、アナログ等化部１１の乗算部３６と同様に、対応づけられている出力信号とタップ係数とを乗算する。乗算部５６は、各乗算結果を積算部６０へ出力する。積算部６０は、各乗算部５６からの乗算結果を加算して加算結果を得て、加算結果を、第１Ａ／Ｄ変換部１２によって得られたデジタル信号を線形等化した信号として仮判定部１４及び第１遅延部１５へ出力する。
【００５１】
タップ係数導出部５８は、第１等化誤差生成部１６から線形等化用誤差信号３０２を受け取り、第１Ａ／Ｄ変換部１２によって得られたデジタル信号がパーシャルレスポンス特性に適合するように、線形等化用誤差信号３０２と、乗算部５６によって得られる乗算結果とを使用して、複数のタップ係数を導出する。その際、タップ係数導出部５８は、ＬＭＳアルゴリズムのような適応アルゴリズムを使用し、線形等化用誤差信号３０２が小さくなるようにタップ係数を導出する。タップ係数導出部５８は、導出した複数のタップ係数３０３をアナログ等化部１１へ出力する。なお、タップ係数導出部５８によって導出される複数のタップ係数は、デジタルの係数である。
【００５２】
図７は、仮判定部１４の構成図である。仮判定部１４は、ブランチメトリック演算部９０と、パスメモリ部９２と、多数決部９４と、特定部９６とを有する。ブランチメトリック演算部９０は、線形等化部１３からの線形等化された信号に基づいて、ブランチメトリック演算及びパスメトリック演算を実行する。そのため、ブランチメトリック演算部９０には、上述したブランチメトリック演算回路とパスメトリック演算回路とが含まれる。上述したように、本実施の形態では、パーシャルレスポンス方式が適用される。そこで、仮判定部１４の構成を説明する前に、パーシャルレスポンス方式における状態遷移を説明する。
【００５３】
図８は、仮判定部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。パーシャルレスポンス（１，２，２，２，１）では、振幅が±４の範囲に収まる。４ビットを１個の組合せとすれば、組合せに含まれる値に応じて、Ｓ０からＳ９までの１０状態が規定されている。また、次に入力されるビット値に応じて図８に示すように、状態が遷移する。例えば、状態Ｓ０にビット値「１」が入力されると、状態Ｓ１へ遷移する。図８において、状態間を結ぶ矢印に「ｘ／ｙ」の値が示されているが、ｘは、入力されるビット値を示し、ｙは、元の状態に新たなビット値が加わった５ビットに対する仮判定値を示す。
【００５４】
図９は、仮判定部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。図９は、連続した２個のタイミングでの状態を示しており、各状態は、図８と同様である。
【００５５】
図１０は、ブランチメトリック演算部９０の構成図である。ブランチメトリック演算部９０は、加算部１１０と、二乗回路１１２と、ＡＣＳ（Ａｄｄ  Ｃｏｍｐａｒｅ  Ｓｅｌｅｃｔ）回路１１４と、加算部１１６とを有する。
【００５６】
加算部１１０は、第１加算部１１０ａと、第２加算部１１０ｂと、第３加算部１１０ｃと、第４加算部１１０ｄと、第５加算部１１０ｅと、第６加算部１１０ｆと、第７加算部１１０ｇと、第８加算部１１０ｈと、第９加算部１１０ｉと、第１０加算部１１０ｊと、第１１加算部１１０ｋと、第１２加算部１１０ｌと、第１３加算部１１０ｍと、第１４加算部１１０ｎと、第１５加算部１１０ｏと、第１６加算部１１０ｐとを有する。
【００５７】
二乗回路１１２は、第１二乗回路１１２ａと、第２二乗回路１１２ｂと、第３二乗回路１１２ｃと、第４二乗回路１１２ｄと、第５二乗回路１１２ｅと、第６二乗回路１１２ｆと、第７二乗回路１１２ｇと、第８二乗回路１１２ｈと、第９二乗回路１１２ｉと、第１０二乗回路１１２ｊと、第１１二乗回路１１２ｋと、第１２二乗回路１１２ｌと、第１３二乗回路１１２ｍと、第１４二乗回路１１２ｎと、第１５二乗回路１１２ｏと、第１６二乗回路１１２ｐとを有する。
【００５８】
ＡＣＳ回路１１４は、第１ＡＣＳ回路１１４ａと、第２ＡＣＳ回路１１４ｂと、第３ＡＣＳ回路１１４ｃと、第４ＡＣＳ回路１１４ｄと、第５ＡＣＳ回路１１４ｅと、第６ＡＣＳ回路１１４ｆとを有する。加算部１１６は、第１加算部１１６ａと、第２加算部１１６ｂと、第３加算部１１６ｃと、第４加算部１１６ｄとを有する。
【００５９】
加算部１１０は、線形等化部１３からの線形等化された信号から所定の目標値を減じる。二乗回路１１２は、加算部１１０によって得られた減算結果の二乗値を算出する。ＡＣＳ回路１１４は、二乗回路１１２によって得られた二乗値に対して、加算、比較、及び選択によるメトリック演算を実行する。また、ＡＣＳ回路１１４は、メトリック演算の結果として、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９をパスメモリ部９２へ出力する。以下では、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９を、選択信号ＳＥＬと総称する。また、パーシャルレスポンス特性からＡＣＳ回路１１４へ入力されない二乗値も存在する。加算部１１６は、そのような二乗値を加算する。図７に戻る。
【００６０】
パスメモリ部９２は、ブランチメトリック演算部９０から選択信号ＳＥＬを受け取り、選択信号ＳＥＬに応じたパスを記憶する。図１１は、パスメモリ部９２の構成図である。パスメモリ部９２は、メモリ１２０と、選択部１２２と、多数決部１２４とを有する。
【００６１】
メモリ１２０は、第１１メモリ１２０ａａ〜第１１０メモリ１２０ａｊと、第２１メモリ１２０ｂａ〜第２１０メモリ１２０ｂｊと、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａ〜第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊとを有する。
【００６２】
選択部１２２は、第１１選択部１２２ａａ〜第１６選択部１２２ａｆと、第Ｌ１選択部１２２ｌａ〜第Ｌ６選択部１２２ｌｆとを有する。
【００６３】
実施の形態１では、メモリ１２０によって１個のパスが記憶され、かつ図８及び図９に示す１０種類の状態のそれぞれに対応するように、１０種類のパスが記憶される。選択部１２２は、選択信号ＳＥＬに応じて、いずれかのパスを選択する。選択されたパスが、生き残りパスに相当する。パスの途中のメモリ１２０に記憶されたビット値がビット信号３０６として図７に示す多数決部９４へ送られる。ビット信号３０６には、１０種類のパスのうち、同一のタイミングに対応した１０のビット値が含まれる。図７に戻る。
【００６４】
多数決部９４は、ビット信号３０６を受け取り、ビット信号３０６に含まれる１０のビット値に対して多数決を実行する。多数決部９４は、多数決によって選択したビット値（以下、「選択値」という。）を特定部９６へ出力する。特定部９６は、多数決部９４からの選択値を受け取り、ラッチにより選択値を保持する。特定部９６は、過去の選択値を含めて、５個のタイミングに対応した選択値から１個の組合せを選択する。なお、特定部９６に新たな選択値が入力されると、組合せの中から最も過去の選択値が除外されることにより、組合せが更新される。
【００６５】
図１２は、特定部９６に保持されるテーブルのデータ構造を示す図である。図１２に示すように、特定部９６に記憶されたテーブルのデータ構造は、メモリ値欄２００と、ｂ（ｋ）欄２０２と、ｂ（ｋ−１）欄２０４と、ｂ（ｋ−２）欄２０６と、ｂ（ｋ−３）欄２０８と、ｂ（ｋ−４）欄２１０と、仮判定出力欄２１２とを有する。ｂ（ｋ）は、最も新しく入力された選択値に相当し、ｂ（ｋ−１）は、一つ前のタイミングに入力された選択値に相当し、ｂ（ｋ−４）は、四つ前のタイミングに入力された選択値に相当する。上述したように、これらはラッチにより保持される。
【００６６】
ｂ（ｋ）欄２０２からｂ（ｋ−４）欄２１０には、ラッチに保持された選択値が取り得る値の組合せが示されている。メモリ値欄２００には、取り得る値に対応したメモリ値が示され、仮判定出力欄２１２には、取り得る値に対応した仮判定値が示されている。例えば、パスメモリの内容が「０００００」であれば、それには仮判定値「−４」が対応づけられており、パスメモリの内容が「００００１」であれば、それには仮判定値「−３」が対応づけられている。図７に戻る。特定部９６は、図１２に示すテーブルを参照しながら、組合せに対応した仮判定値を特定する。特定部９６は、仮判定値を第１仮判定信号３０１として第１等化誤差生成部１６へ出力する。
【００６７】
図７から図１２を用いて仮判定部１４を説明したが、ビタビ復号部２４は、仮判定部１４と同様に構成されている。ビタビ復号部２４では、図７に示すブランチメトリック演算部９０は、加算部２３からの加算信号に基づいて、ブランチメトリック演算及びパスメトリック演算を実行する。また、ビタビ復号部２４では、図７に示す特定部９６は、仮判定値を第２仮判定信号３０４として第２等化誤差生成部２６へ出力する。更に、ビタビ復号部２４では、図１１に示すパスメモリ部９２の多数決部１２４は、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａから第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊのそれぞれに記憶されたビット値を受け取り、多数決を実行する。多数決によって選択されたビット値が、復号結果に相当し、多数決部１２４は、復号結果を図１に示す再生装置１００の外部へ出力する。
【００６８】
図１３は、非線形等化部２１の構成図である。非線形等化部２１は、多段タップ７０と、非線形処理部７２とを有する。多段タップ７０は、遅延タップ７４と総称される第１遅延タップ７４ａ、第２遅延タップ７４ｂ、及び第Ｎ遅延タップ７４ｎを有する。非線形処理部７２は、乗算部７６と、積算部７８と、関数演算部８０と、乗算部８２と、積算部８４と、関数演算部８６と、タップ係数導出部８８とを有する。
【００６９】
乗算部７６は、第１１乗算部７６ａａと、第１２乗算部７６ａｂと、第１Ｍ乗算部７６ａｍと、第２１乗算部７６ｂａと、第２２乗算部７６ｂｂと、第２Ｍ乗算部７６ｂｍと、第（Ｎ＋１）１乗算部７６（ｎ＋１）ａと、第（Ｎ＋１）２乗算部７６（ｎ＋１）ｂと、第（Ｎ＋１）Ｍ乗算部７６（ｎ＋１）ｍとを有する。積算部７８は、第１積算部７８ａと、第２積算部７８ｂと、第Ｍ積算部７８ｍとを有する。関数演算部８０は、第１関数演算部８０ａと、第２関数演算部８０ｂと、第Ｍ関数演算部８０ｍとを有する。乗算部８２は、第１乗算部８２ａと、第２乗算部８２ｂと、第Ｍ乗算部８２ｍとを有する。
【００７０】
非線形等化部２１は、図１３に示すように、３層パーセプトロン型のニューラルネットワークにより構成されている。入力層が多段タップ７０に相当し、隠れ層が関数演算部８０に相当し、出力層が関数演算部８６に相当する。
【００７１】
多段タップ７０は、複数の遅延タップ７４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ７４ａは、第２Ａ／Ｄ変換部１７からデジタルのプレ等化信号を受け取り、遅延後、プレ等化信号を出力する。第２遅延タップ７４ｂは、第１遅延タップ７４ａからデジタルのプレ等化信号を受け取り、遅延後、プレ等化信号を出力する。第Ｎ遅延タップ７４ｎも、同様の処理を実行する。遅延タップ７４への入力と出力が多段タップ７０からの出力信号である。これらの出力信号は、乗算部７６へ送られる。
【００７２】
乗算部７６は、多段タップ７０からの出力信号と、タップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第ＩＪ乗算部７６ｉｊは、多段タップ７０の先頭からｉ番目の出力信号Ｓ（ｉ）と、タップ係数Ｗ１（ｉ，ｊ）とを乗算し、それにより乗算結果Ｕ（ｉ，ｊ）を生成する。積算部７８は、乗算部７６によって得られた乗算結果を次々に加算する。具体的に説明すると、第Ｊ積算部７８ｊは、乗算結果Ｕ（１，ｊ）、Ｕ（２，ｊ）、Ｕ（３，ｊ）、・・・、及びＵ（ｎ＋１，ｊ）を加算し、それにより積算結果Ｖ（ｊ）を生成する。関数演算部８０は、積算部７８によって得られた積算結果Ｖ（ｊ）を次の（式１）のシグモイド関数のｘに代入して演算する。
【００７３】
ｆ（ｘ）＝（１−ｅｘｐ（−αｘ））/（１＋ｅｘｐ（−αｘ））…（式１）
関数演算部８０によって得られた演算結果が、隠れ層からの出力に相当する。
【００７４】
乗算部８２は、関数演算部８０によって得られた演算結果とタップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第Ｊ乗算部８２ｊは、第Ｊ関数演算部８０ｊによって得られた演算結果Ｘ（ｊ）と、タップ係数Ｗ２（ｊ）とを乗算し、それにより乗算結果Ｙ（ｊ）を生成する。積算部８４は、乗算部８２によって得られた乗算結果を次々に加算する。積算部８４は、全ての乗算部８２によって得られた乗算結果を加算し、それにより積算結果Ｚを生成する。関数演算部８６は、積算部８４によって得られた積算結果Ｚを（式１）のシグモイド関数のｘに代入して演算する。関数演算部８６によって得られた演算結果が、出力層からの出力に相当し、加算部２３へ送られる非線形等化信号である。
【００７５】
タップ係数導出部８８は、乗算部７６及び乗算部８２によって使用されるタップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）を導出する。タップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）の初期値として、所定の値が設定される。タップ係数導出部８８は、図６のタップ係数導出部５８と同様にＬＭＳアルゴリズムによって、タップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）を更新する。タップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）の学習は、バックプロパゲーションによって行われる。非線形等化用誤差信号３０５の二乗値は、次の（式２）により示される。
【００７６】
Ｅ＝（Ａ−Ｄ）２…（式２）
Ａは、非線形等化信号とデジタルのプレ等化信号との和（加算信号）に相当し、Ｄは、第２仮判定信号３０４に相当する。つまり、（Ａ−Ｄ）は、非線形等化用誤差信号３０５に相当する。タップ係数導出部８８は、Ｅが最小となるように、タップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）を制御する。出力層でのバックプロパゲーションの結果は次の（式３）により示される。
【００７７】
（∂Ｅ）／（∂Ｙ（ｊ）)＝ｆ’（Ｙ（ｊ））×２（Ａ−Ｄ）…（式３）
タップ係数導出部８８は、タップ係数Ｗ２（ｊ）を次の（式４）ように更新する。
【００７８】
Ｗ２（ｊ）＝Ｗ２（ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ２（ｊ））…（式４）
Ｗ２（ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ２（ｊ）を示す。他方、隠れ層でのバックプロパゲーションは次の（式５）ように示される。
【００７９】
（∂Ｅ）／（∂Ｕ（ｉ，ｊ））＝
ｆ’（Ｕ（ｉ，ｊ））×（∂Ｅ）／（∂Ｙ（ｊ））×Ｗ２（ｊ）…（式５）
タップ係数導出部８８は、タップ係数Ｗ１（ｉ，ｊ）を次の（式６）ように更新する。
【００８０】
Ｗ１（ｉ，ｊ）＝
Ｗ１（ｉ，ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ１（ｉ，ｊ））…（式６）
Ｗ１（ｉ，ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ１（ｉ，ｊ）を示す。
【００８１】
次に、再生装置１００の動作を説明する。図１４は、アナログ等化部１１が使用する線形等化のための複数のタップ係数を導出する動作を示すフローチャートである。
【００８２】
第１Ａ／Ｄ変換部１２は、アナログの処理対象の信号をデジタル信号に変換し（Ｓ１）、線形等化部１３は、第１Ａ／Ｄ変換部１２によって得られたデジタル信号を線形等化する（Ｓ２）。仮判定部１４は、線形等化部１３からの線形等化された信号を仮判定する（Ｓ３）。線形等化部１３は、仮判定部１４によって仮判定された信号を等化目標値として線形等化のための複数のタップ係数を導出し（Ｓ４）、導出した複数のタップ係数をアナログ等化部１１に付与する（Ｓ５）。アナログの処理対象の信号がまだ存在していれば（Ｓ６でＹｅｓ）、ステップＳ１へ移行し、アナログの処理対象の信号が存在していなければ（Ｓ６でＮｏ）、アナログ等化部１１が使用する線形等化のための複数のタップ係数を導出する動作は終了する。
【００８３】
このように、実施の形態１では、デジタル信号処理における適応アルゴリズムを使用することができる線形等化部１３が、アナログ等化部１１による線形等化の精度を高めるために、アナログ等化部１１が使用する線形等化のための複数のタップ係数を導出する。アナログ等化部１１は、線形等化部１３によって導出された複数のタップ係数を用いて、アナログの処理対象の信号を線形等化する。
【００８４】
アナログ等化部１１によって線形等化されたアナログのプレ等化信号は第２Ａ／Ｄ変換部１７へ送られ、第２Ａ／Ｄ変換部１７は、アナログ等化部１１からのアナログのプレ等化信号をデジタル信号に変換する。デジタル等化部１８は、第２Ａ／Ｄ変換部１７からのデジタルのプレ等化信号を等化し、等化した信号を復号する。
【００８５】
図１５は、従来及び再生装置１００による市販のＢｌｕ−ｒａｙディスクから再生した信号のヒストグラムを示す図である。図１５（ａ）は、従来の再生装置により等化した信号のヒストグラムを示す。このときのビットエラーレートは、１．１×１０−３であった。他方、図１５（ｂ）は、再生装置１００により等化した信号のヒストグラムを示す。このときの目標値は、上述したように、パーシャルレスポンス（１，２，２，２，１）の９値である。また、このときのビットエラーレートは、１．５×１０−５であった。従来の再生装置における特性の不良は、波形に非線形成分が含まれているので、ビタビ目標値に収束されないためであると推定される。
【００８６】
また、同じディスクについてのタンジェンシャルチルトが０．４度である場合、従来の再生装置により再生した信号のビットエラーレートは、２．５×１０−４であったのに対し、再生装置１００により再生した信号のビットエラーレートは、１．５×１０−４であった。更に、タンジェンシャルチルトが０．５５度である場合、従来の再生装置により再生したところＰＬＬ回路の動作が不良でビットエラーレートを測定することができなかった。それに対し、再生装置１００により再生した信号のビットエラーレートは、１．０×１０−３であって、問題なく復号処理を行うことができた。
【００８７】
上述したように、実施の形態１の再生装置１００では、デジタル信号処理における適応アルゴリズムを使用することができる線形等化部１３が、アナログの処理対象の信号から変換されたデジタル信号を利用して、アナログ等化部１１が使用する線形等化のための複数のタップ係数を導出する。これにより、アナログ等化部１１による線形等化の精度が向上する。そのため、光ディスクＡと光ピックアップ２との間にタンジェンシャルチルトがあって、光ピックアップ２によって読み出される信号が時間軸方向に非対称な信号であっても、その時間軸方向に非対称な信号をより対称となるように回復させることができる。その結果、第２Ａ／Ｄ変換部１７のクロックを生成する動作の精度が向上し、精度の高いクロックが生成される。
【００８８】
また、実施の形態１の再生装置１００では、非線形等化部２１は、ビタビ復号部２４が出力する第２仮判定信号３０４を教師信号とするので、トレーニング信号を使用することなく、非線形等化のための係数を導出することができる。つまり、再生装置１００は、トレーニング信号を使用することなく非線形等化を実行することができる。したがって、再生装置１００は、記録密度の向上や記録パワー変動等によって、光ディスクＡから読み出された信号に非線形歪が含まれていても、トレーニング信号を用いることなくその非線形歪を低減することができる。
【００８９】
なお、上述した実施の形態１では、アナログの処理対象の信号は、光ディスクＡから読み出されたアナログ再生信号である。しかしながら、アナログの処理対象の信号は、通信によって受信された信号であってもよい。
【００９０】
（実施の形態２）
次に、実施の形態２の再生装置を説明する。実施の形態１と実施の形態２とは、処理部５の構成のみが異なる。したがって、実施の形態２では、処理部５を図１６を用いて説明する。
【００９１】
図１６は、実施の形態２の再生装置を構成する処理部５の構成図である。実施の形態２の処理部５は、図１６に示すように、実施の形態１の処理部５が有する構成部と同じ構成部を有している。しかし、デジタル等化部１８の内部構成が実施の形態１と実施の形態２とで異なる。なお、図１６に示す実施の形態２の処理部５が有する第１線形等化部１３は、図２に示す実施の形態１の処理部５が有する線形等化部１３と同一である。
【００９２】
実施の形態２のデジタル等化部１８は、実施の形態１のデジタル等化部１８が有する構成部と同様の構成部を有しているが、実施の形態１のデジタル等化部１８が有する第２遅延部２２を有しておらず、第２線形等化部２７と、第４遅延部２８と、第３等化誤差生成部２９とを有する。
【００９３】
第２線形等化部２７は、第１線形等化部１３と同一の構成であって、ＦＩＲフィルタにより構成されており、第２Ａ／Ｄ変換部１７によって生成されたクロックに同期して、第２Ａ／Ｄ変換部１７によって得られたデジタルのプレ等化信号を線形等化する。加算部２３は、第２線形等化部２７によって得られた線形等化信号と、非線形等化部２１によって得られた非線形等化信号とを加算し、それによって加算信号を生成する。
【００９４】
第４遅延部２８は、加算部２３から加算信号を受け取り、ビタビ復号部２４による仮判定のための処理遅延に応じた期間にわたって加算信号を遅延させた後、遅延した加算信号を第３等化誤差生成部２９へ出力する。第４遅延部２８によって、加算信号が加算部２３からビタビ復号部２４へ至った後にビタビ復号部２４から出力された第２仮判定信号３０４が第３等化誤差生成部２９へ入力するタイミングと、加算信号が第３等化誤差生成部２９へ入力するタイミングとが合わされる。第４遅延部２８は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００９５】
第３等化誤差生成部２９は、第４遅延部２８から加算信号を受け取るとともに、ビタビ復号部２４から第２仮判定信号３０４を受け取る。第３等化誤差生成部２９は、加算信号と第２仮判定信号３０４との差に基づいて第２線形等化用誤差信号３０７を生成する。例えば、第３等化誤差生成部２９は、加算信号から第２仮判定信号３０４を減ずることによって第２線形等化用誤差信号３０７を生成する。第３等化誤差生成部２９は、第２線形等化用誤差信号３０７を第２線形等化部２７へ出力する。
【００９６】
第２線形等化部２７は、第３等化誤差生成部２９から第２線形等化用誤差信号３０７を受け取り、第２線形等化用誤差信号３０７に基づいて適応アルゴリズムを使用して複数のタップ係数を導出し、導出した複数のタップ係数を用いて線形等化を実行する。
【００９７】
実施の形態２では、処理部５において、第２線形等化部２７がデジタルのプレ等化信号を線形等化する。これにより、実施の形態２の再生装置は、実施の形態１の再生装置１００に比べて、線形誤差をより強力に等化することができる。
【００９８】
なお、上述した各実施の形態の再生装置の各構成要件は、例えば、コンピュータのＣＰＵ及びメモリ等のハードウエアと、ソフトウエア（プログラム）とが協働することによって実現される。しかしながら、再生装置の各構成要件は、専用のハードウエアによって実現されてもよく、実現手段は限定されない。
【符号の説明】
【００９９】
１００  再生装置、  １  ディスク駆動部、  ２  光ピックアップ、  ３  プリアンプ、  ４  ＡＧＣ部、  ５  処理部、  １１  アナログ等化部、  １２  第１Ａ／Ｄ変換部、  １３  線形等化部、  １４  仮判定部、  １５  第１遅延部、  １６  第１等化誤差生成部、  １７  第２Ａ／Ｄ変換部、  １８  デジタル等化部、  ２１  非線形等化部、  ２２  第２遅延部、  ２３  加算部、  ２４  ビタビ復号部、  ２５  第３遅延部、  ２６  第２等化誤差生成部。
【図１】
2011008836.tif 000003
【図２】
2011008836.tif 000004
【図３】
2011008836.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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