(57)【要約】【課題】電源ノイズにより遅延時間が影響を受けにくい遅延回路及び遅延回路を用いた電圧制御発振回路を提供する。【解決手段】第１及び第２の電源端子と一対の差動信号入力端子と一対の差動信号出力端子とを備え、一対の差動信号入力端子から入力した信号を遅延させて一対の差動信号出力端子から出力する遅延部と、電流制御端子により制御された電源電流を遅延部の第１の電源端子と第２の電源端子との間に流すように制御する電流制御部と、第１及び第２の電源端子の電圧が一定の電圧になるように制御する電圧制御部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の電源端子と一対の差動信号入力端子と一対の差動信号出力端子とを備え、前記一対の差動信号入力端子から入力した信号を遅延させて前記一対の差動信号出力端子から出力する遅延部と、
電流制御端子を備え、前記電流制御端子により制御された電源電流を前記遅延部の前記第１の電源端子と前記第２の電源端子との間に流すように制御する電流制御部と、
前記第１の電源端子と第２の電源端子との電位差が一定になるように制御する電圧制御部と、
を備えることを特徴とする遅延回路。
【請求項２】
前記遅延部は、
前記第１及び第２の電源端子と、前記一対の差動信号入力端子の一方と、前記一対の差動信号出力端子の一方と、に接続された第１のインバータ回路と、
前記第１及び第２の電源端子と、前記一対の差動信号入力端子の他方と、前記一対の差動信号出力端子の他方と、に接続された第２のインバータ回路と、
を含むことを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延部は、前記一対の差動信号出力端子の一方と他方との間に接続された可変抵抗回路をさらに含み、
前記電圧制御部は、前記差動信号入力端子から入力する信号の電圧レベルによらず、前記第１の電源端子と第２の電源端子間の電位差が一定になるように前記可変抵抗回路の抵抗値を制御することを特徴とする請求項１又は２記載の遅延回路。
【請求項４】
前記可変抵抗回路は、基準電圧端子と前記差動信号出力端子の一方との間に接続された第１の抵抗素子と、前記基準電圧端子と前記差動信号出力端子の他方との間に接続され前記第１の抵抗素子と実質的に抵抗値の等しい第２の抵抗素子と、を含むことを特徴とする請求項３記載の遅延回路。
【請求項５】
前記電圧制御部は、第１の電源端子と第２の電源端子との間の電位差が、前記電流制御部が制御する電流値に依存して増減し、かつ、前記差動信号入力端子から入力する信号の電圧レベルには、依存せずに一定になるように制御することを特徴とする請求項１乃至４いずれか１項記載の遅延回路。
【請求項６】
前記電圧制御部は、差動信号出力端子の一方と他方を入れ替えて差動信号入力端子の他方と一方とに接続された前記遅延部のレプリカ回路を備え、前記レプリカ回路の前記差動信号出力端子間の電位差に基づいて前記遅延部の差動信号出力端子から出力される出力信号の振幅が一定になるように制御することを特徴とする請求項１乃至５いずれか１項記載の遅延回路。
【請求項７】
前記電圧制御部は、
一組の電圧信号を入力し、前記第１の電源端子と前記第２の電源端子との電位差が一定になるように前記可変抵抗回路の抵抗値を制御する差動増幅回路をさらに備えることを特徴とする請求項３又は４記載の遅延回路。
【請求項８】
前記電圧制御部は、
前記第１の電源端子に接続された第１差動信号入力端子と、前記第２の電源端子に接続された第２差動信号入力端子と、前記可変抵抗回路の抵抗値制御端子に接続された出力端子と、を有し、前記第１の電源端子と第２の電源端子との電位差が一定になるように前記可変抵抗回路の抵抗値を制御する差動増幅回路を備えることを特徴とする請求項３又は４記載の遅延回路。
【請求項９】
前記電圧制御部は、
動作状態が固定された前記遅延部のレプリカ回路と、
第１差動信号入力端子と第２差動信号入力端子と出力端子とを有する差動増幅回路と、
をさらに備え、
前記レプリカ回路の一対の差動信号出力端子が、前記差動増幅回路の第１差動信号入力端子と第２差動信号入力端子とに接続され、前記差動増幅回路の出力端子が前記可変抵抗回路の抵抗値制御端子に接続されていることを特徴とする請求項３又は４記載の遅延回路。
【請求項１０】
前記遅延部は、
前記第１の電源端子に接続された第１の電源回路と、
前記第２の電源端子に接続された第２の電源回路と、
をさらに備え、
前記電流制御部は、
前記電流制御端子に印加される電圧に基づいて電流量を制御する電流源回路と、
前記電流源回路に流れる電流に基づいて、一定の電流を前記第１の電源回路に流す第１の電流ミラー回路と、
前記電流源回路に流れる電流に基づいて、前記第１の電源回路に流す電流に流す電流に等しい電流を前記第２の電源回路に流す第２の電流ミラー回路と、
を備えることを特徴とする請求項１乃至９いずれか１項記載の遅延回路。
【請求項１１】
前記遅延部が、
ソースが第１の電源に、ドレインが前記第１の電源端子に接続され、ゲート電圧が前記電流制御部により制御される第１導電型電源トランジスタと、
ソースが第２の電源に、ドレインが前記第２の電源端子に接続され、ゲート電圧が前記電流制御部により制御される第２導電型電源トランジスタと、
をさらに備え、
前記電圧制御部は、前記差動信号入力端子から入力される信号の電圧レベルによらず、前記第１導電型電源トランジスタ及び第２導電型電源トランジスタが共に飽和領域で動作するように前記第１の電源端子及び第２の電源端子の電圧を制御することを特徴とする請求項１乃至１０いずれか１項記載の遅延回路。
【請求項１２】
請求項１乃至１１いずれか１項記載の遅延回路において、
前記遅延部を複数備え、
前記各遅延部が、初段の差動信号入力端子から入力された信号に基づいて、最終段の差動信号出力端子から出力される信号の位相が反転して前記初段の差動信号入力端子に戻るようにリング状に縦続接続されていることを特徴とする電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及び電圧制御発振回路に関する。特に、一対の差動信号を入力して差動信号を出力する遅延回路及びその遅延回路を用いた電圧制御発振回路に関する。
【背景技術】
【０００２】
高精度なクロック信号を用いる半導体集積回路において、その高精度なクロック信号を生成する回路としてＰＬＬが広く用いられている。そのＰＬＬには、電圧制御発振回路が用いられ、電圧制御発振回路の発振周波数や位相を制御することにより、高精度なクロック信号が得られる。その電圧制御発振器は、遅延時間を電圧により制御可能な遅延回路を複数リング状に接続して構成されることが一般的である。リング状に接続された遅延回路は、初段の入力信号に対する最終段の出力信号の位相が反転して初段の入力信号に戻るように接続することにより、発振し、その発振周波数を制御端子に与える電圧により制御することができる。
【０００３】
この遅延回路や電圧制御発振器は、電源ノイズによって、発振周波数や遅延時間が変動することが知られている。この問題に対する従来の対策として、特許文献１には、上記遅延回路、電圧制御発振器を用いたクロック発生回路において、電源ノイズ等による電源電圧の変動に対してジッタの小さなクロック信号を発生できるようにするものが記載されている。図８は、特許文献１に記載のＰＬＬ回路に用いられる従来の遅延回路及び電圧制御発振回路の回路図である。図８において、リングオシレータ型発振回路４１は、ＣＭＯＳインバータを２組ずつペアにして共通の電流制御用ＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３に接続するとともに、各ペアのインバータは差動回路のように構成して相補動作させて、そのペアの回路でリングオシレータを構成しており、最後に差動信号をシングルエンド信号として出力させるためバッファゲート４２として差動アンプを用いたものである。このリングオシレータ型発振回路４１は差動で動作するため、動作マージンが向上すると共にカスコード接続したＭＯＳＦＥＴのゲート電圧を分圧することにより低くして各ＣＭＯＳインバータの信号振幅を小さくすることによって発振周波数を高くすることが可能となる。
【０００４】
また、このリングオシレータ型発振回路４１においては、ＣＭＯＳインバータのＰＭＯＳ側に接続されるカスコード型ＭＯＳＦＥＴを共通化してＱ２１のみとしている。これによって、各ＣＭＯＳインバータの信号振幅のばらつきを小さくすることができる。
【０００５】
図８において、ＮチャンネルＭＯＳトランジスタＱ１０と、ＮチャンネルＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３はカレントミラー回路を構成し、ＮチャンネルＭＯＳトランジスタＱ１０に流れる電流Ｉｖに比例する電流がＱ１１、Ｑ１２、Ｑ１３に流れるように制御される。電流Ｉｖは、図示しない電圧電流変換回路により制御電圧が電流に変換された制御電流で、発振回路の発振周波数を制御する。ＰＭＯＳトランジスタＱ２１は、各インバータ回路の出力振幅を制限するために用いられる。ＰＭＯＳトランジスタＱ２１のゲートには、平滑回路４３により、一定のバイアス電圧Ｖｂが与えられ、このバイアス電圧によりインバータ回路の出力振幅が決まる。特許文献１には、平滑回路４３には、大きなＣＲの時定数を設け、電源電圧ＶＤＤが電源ノイズ等により変動したとしても、バイアス電圧が変動し、インバータ回路の出力振幅が変動することを防ぎ、それにより、インバータ回路の遅延時間の変動を防いでいる。図８では、各対のインバータ回路が差動信号を遅延させる遅延回路であり、図８全体が電圧制御発振器４１である。ただし、図８では、電圧制御発振器を構成する要素のうち、電圧電流変換回路の記載は省略している。また、特許文献１には、電流Ｉｖが電源ノイズにより変動しないようにする電圧電流変換回路も記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２２３９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。図８に示す特許文献１記載の従来の遅延回路、電圧制御発振回路では、電源ノイズが生じても、基準となる電流Ｉｖの値や、電圧Ｖｂによって決まる発振振幅の上限値が影響を受けにくい回路が示されている。しかし、図８において、グランド側に電源ノイズが生じ、電流源トランジスタＱ１１、Ｑ１２、Ｑ１３のドレインソース間電圧が変動した場合、電流源トランジスタＱ１１、Ｑ１２、Ｑ１３に流れる電流が影響を受け、遅延回路の遅延時間が変化し、ジッタの原因となる。
【０００８】
その理由について、説明する。図８の電流源トランジスタＱ１１、Ｑ１２、Ｑ１３は、インバータ回路の動作状態によって、電流が流れる状態とほとんど電流が流れなくなる状態との間を遷移する。図９に示すように、電流源トランジスタは、流れる電流量によって、飽和領域と線形領域の両方の領域で動作する。図１０に従来の遅延回路の波形図を示す。入力波形の立ち上がり立下り毎に、電流源トランジスタＱ１１、Ｑ１２、Ｑ１３は、線形領域で電流が流れない状態から、線形領域で電流が流れはじめる状態、飽和領域で電流が流れる状態、電流が減少し線形領域で電流が流れる状態、線形領域で電流が流れなくなる状態へと遷移する。
【０００９】
この線形領域で電流が流れているときにグランド側から電源ノイズを受けると、電流源トランジスタＱ１１〜Ｑ１３のドレインソース間電圧が変動し、図９よりドレインソース電流が大きく変動する。そのドレインソース電流の変動により遅延回路の遅延時間が変化し、ジッタの原因となる。
【課題を解決するための手段】
【００１０】
本発明の１つの側面による遅延回路は、第１及び第２の電源端子と一対の差動信号入力端子と一対の差動信号出力端子とを備え、前記一対の差動信号入力端子から入力した信号を遅延させて前記一対の差動信号出力端子から出力する遅延部と、電流制御端子を備え、前記電流制御端子により制御された電源電流を前記遅延部の前記第１の電源端子と前記第２の電源端子との間に流すように制御する電流制御部と、前記第１の電源端子と第２の電源端子との電位差が一定になるように制御する電圧制御部と、を備える。
【００１１】
本発明の他の側面による電圧制御発振回路は、上記遅延回路において、前記遅延部を複数備え、前記各遅延部が、初段の差動信号入力端子から入力された信号に基づいて、最終段の差動信号出力端子から出力される信号の位相が反転して前記初段の差動信号入力端子に戻るようにリング状に縦続接続されている。
【発明の効果】
【００１２】
本発明によれば、流す電流により遅延時間を制御する遅延回路において、電源端子間の電位差が一定になるように制御する電圧制御部を設けることにより、電源端子に制御された電流を流す電流源が飽和状態を維持して動作するように制御することができる。従って、電源ノイズによる遅延時間の変動を抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１による遅延回路の回路図である。
【図２】実施例１における差動増幅回路の回路図である。
【図３】図１の遅延回路の電流源にノイズが入力した場合の動作説明図である。
【図４】図１の遅延回路の動作波形図である。
【図５】実施例２による遅延回路の回路図である。
【図６】実施例３による遅延回路の回路図である。
【図７】実施例４による電圧制御発振回路の回路図である。
【図８】従来の遅延回路及び電圧制御発振回路の回路図である。
【図９】発明者の解析による図８の従来の遅延回路において電流源トランジスタの飽和領域と線形領域におけるドレインソース間電圧の変動に対する電流値の変動量を示す図である。
【図１０】発明者の解析による図８の従来の遅延回路における波形図である。
【発明を実施するための形態】
【００１４】
本発明による実施形態の概要について、最初に説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１５】
図１、図５、図６、図７に一例を示すように、本発明の一実施形態の遅延回路（１００、１００Ａ、１００Ｂ、２００）は、第１及び第２の電源端子（ＯＳＰ、ＯＳＮ）と一対の差動信号入力端子（ＩＰ、ＩＮ）と一対の差動信号出力端子（ＯＮ、ＯＰ）とを備え、一対の差動信号入力端子（ＩＰ、ＩＮ）から入力した信号を遅延させて一対の差動信号出力端子（ＯＮ、ＯＰ）から出力する遅延部（１、１Ｂ、１−１〜１−３）と、電流制御端子ＶＣを備え、電流制御端子ＶＣにより制御された電源電流を遅延部（１、１Ｂ、１−１〜１−３）の第１の電源端子ＯＳＰと前記第２の電源端子ＯＳＮとの間に流すように制御する電流制御部１０と、第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの電位差が一定になるように制御する電圧制御部（２０、２０Ａ）と、を備える。上記構成によれば、電流制御部によって、遅延部の遅延時間を制御するとともに、電圧制御部を備えているので、差動入力信号の電圧レベルや遅延部の動作状態に依存せず電源端子の電位を一定に保つことができる。従って電源端子に電流を供給する電流源を遅延部の動作状態によらず飽和状態に保つこともできる。
【００１６】
また、遅延部（１、１Ｂ、１−１〜１−３）が、第１及び第２の電源端子（ＯＳＰ、ＯＳＮ）と一対の差動信号入力端子の一方ＩＰと一対の差動信号出力端子の一方ＯＮとに接続された第１のインバータ回路ＩＶ１と、第１及び第２の電源端子（ＯＳＰ、ＯＳＮ）と一対の差動信号入力端子の他方ＩＮと一対の差動信号出力端子の他方ＯＰとに接続された第２のインバータ回路ＩＶ２と、を含むものであってもよい。
【００１７】
さらに、遅延部（１、１Ｂ、１−１〜１−３）は、一対の差動信号出力端子の一方と他方（ＯＮとＯＰ）との間に接続された可変抵抗回路（１０１、１０１Ｂ）をさらに含み、電圧制御部（２０、２０Ａ）は、差動信号入力端子（ＩＰ、ＩＮ）から入力する信号の電圧レベルによらず、第１の電源端子ＯＳＰと第２の電源端子ＯＳＮ間の電位差が一定になるように可変抵抗回路（１０１、１０１Ｂ）の抵抗値を制御することが好ましい。
【００１８】
また、可変抵抗回路（１０１、１０１Ｂ）は、基準電圧端子ＶＭと差動信号出力端子の一方ＯＮとの間に接続された第１の抵抗素子（Ｒ１、ＭＲ１）と、基準電圧端子ＶＭと差動信号出力端子の他方ＯＰとの間に接続され第１の抵抗素子（Ｒ１、ＭＲ１）と実質的に抵抗値の等しい第２の抵抗素子（Ｒ２、ＭＲ２）と、を含むことが好ましい。上記構成によれば、第１の抵抗素子と第２の抵抗素子の抵抗値が実質的に等しいので、差動信号出力端子から出力する出力信号は、基準電圧端子ＶＭの電圧を基準として振動することになる。この可変抵抗回路と、電圧制御部は、第１の電源端子、第２の電源端子の電圧を、一定に保つように動作する。なお、第１の抵抗素子、第２の抵抗素子は、固定抵抗であってもよいし、可変抵抗であってもよい。特に可変抵抗である場合は、制御電圧を印加する条件（たとえば、差動信号出力端子の電圧）によって、第１の抵抗素子と第２の抵抗素子の抵抗値が同一とはならないが、同等の条件で制御電圧を印加したときに抵抗値が実質的に等しくなるものであればよい。
【００１９】
また、一例を図５、図７に示すように、電圧制御部２０Ａは、第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの間の電位差が、電流制御部１０が制御する電流値に依存して増減し、かつ、差動信号入力端子（ＩＰ、ＩＮ）から入力する信号の電圧レベルには、依存せずに一定になるように制御するものであることが好ましい。図５、図７の例では、電圧制御部２０Ａは、遅延部１のレプリカ（複製）であるレプリカ回路４０の差動信号出力端子（ＯＮｒ、ＯＰｒ）間の電位差が一定になるように制御する。レプリカ回路４０の差動信号入力端子（ＩＰｒ、ＩＮｒ）は固定されているので、レプリカ回路４０の差動信号出力端子（ＯＮｒ、ＯＰｒ）の電位差が一定になれば、レプリカ回路４０の電源端子（ＯＳＰｒ、ＯＳＮｒ）間の電位差も一定になる。ただし、レプリカ回路４０の電源端子（ＯＳＰｒ、ＯＳＮｒ）間の電位差は、電流制御部１０が制御する電流値に依存して増減する。遅延部１とレプリカ回路４０では構成が同一であるので、遅延部１の第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの間の電位差は、電流制御部１０が制御する電流値に依存して増減し、差動信号入力端子（ＩＰ、ＩＮ）から入力する信号の電圧レベルには、依存せずにほぼ一定に電圧を保つように制御されることになる。
【００２０】
また、一例を図５、図７に示すように、電圧制御部２０Ａは、差動信号出力端子の一方と他方（ＯＮｒとＯＰｒ）を入れ替えて差動信号入力端子の他方と一方（ＩＮｒとＩＰｒ）とに接続された遅延部１のレプリカ回路４０を備え、レプリカ回路４０の差動信号出力端子（ＯＮｒ、ＯＰｒ）間の電位差に基づいて遅延部１の差動信号出力端子（ＯＮ、ＯＰ）から出力される出力信号の振幅が一定になるように制御するものであることが好ましい。
【００２１】
また、図１、図５、図６、図７に一例を示すように、電圧制御部（２０、２０Ａ）は、一組の電圧信号（ＩＰ１（＋）、ＩＮ１（−）、ＩＰ２（＋）、ＩＮ２（−））を入力し、第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの電位差が一定になるように可変抵抗回路（１０１、１０１Ｂ）の抵抗値を制御する差動増幅回路３０をさらに備えることが好ましい。なお、各実施例では、好ましい差動増幅回路３０の構成として４入力差動増幅回路を示すが、差動増幅回路の構成は必ずしも４入力差動増幅回路であるものに限られず、一組の電圧信号は、２個以上であればよく、一組の電圧信号に基づいて、第１の電源端子と第２の電源端子との電位差が一定になるように可変抵抗回路の抵抗値を制御するものであればよい。
【００２２】
また、図１、図６に一例を示すように、電圧制御部２０は、第１の電源端子ＯＳＰに接続された第１差動信号入力端子ＩＰ１（＋）と、第２の電源端子ＯＳＮに接続された第２差動信号入力端子ＩＮ１（−）と、前記可変抵抗回路の抵抗値制御端子ＶＣＲに接続された出力端子と、を有し、第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの電位差が一定になるように可変抵抗回路１０１の抵抗値を制御する差動増幅回路３０を備えることが好ましい。
【００２３】
また、図５、図７に一例を示すように、電圧制御部２０Ａは、動作状態が固定された遅延部１のレプリカ回路４０と、第１差動信号入力端子ＩＰ１（＋）と第２差動信号入力端子ＩＮ１（−）と出力端子とを有する差動増幅回路３０と、をさらに備え、レプリカ回路４０の一対の差動信号出力端子（ＯＰｒ、ＯＮｒ）が、差動増幅回路３０の第１差動信号入力端子ＩＰ１（＋）と第２差動信号入力端子ＩＮ１（−）とに接続され、差動増幅回路３０の出力端子が可変抵抗回路１０１の抵抗値制御端子ＶＣＲに接続されていることが好ましい。
【００２４】
さらに、図１、図５、図６、図７に一例を示すように、遅延部１は、第１の電源端子ＯＳＰに接続された第１の電源回路ＩＣＳ１と、第２の電源端子ＯＳＮに接続された第２の電源回路ＩＣＳ２と、をさらに備え、電流制御部１０は、電流制御端子ＶＣに印加される電圧に基づいて電流量を制御する電流源回路（１１、１２）と、電流源回路（１１、１２）に流れる電流に基づいて、一定の電流を前記第１の電源回路に流す第１の電流ミラー回路（１６〜１８）と、電流源回路に流れる電流に基づいて、第１の電源回路に流す電流に流す電流に等しい電流を前記第２の電源回路に流す第２の電流ミラー回路（１３〜１５）と、を備えることが好ましい。
【００２５】
また、遅延部１が、ソースが第１の電源ＶＤＤに、ドレインが第１の電源端子ＯＳＰに接続され、ゲート電圧が電流制御部１０により制御される第１導電型電源トランジスタＩＣＳ１と、ソースが第２の電源ＧＮＤに、ドレインが第２の電源端子ＯＳＮに接続され、ゲート電圧が電流制御部１０により制御される第２導電型電源トランジスタＩＣＳ２と、
をさらに備え、電圧制御部は、前記差動信号入力端子から入力される信号の電圧レベルによらず、前記第１導電型電源トランジスタ及び第２導電型電源トランジスタが共に飽和領域で動作するように前記第１の電源端子及び第２の電源端子の電圧を制御することが好ましい。
【００２６】
また、本発明の一実施形態による電圧制御発振回路２００は、図７に一例を示すように、上述した遅延回路（１００、１００Ａ、１００Ｂ）において、遅延部（１−１〜１−３）を複数設け、各遅延部（１−１〜１−３）が、初段の差動信号入力端子から入力された信号に基づいて、最終段の差動信号出力端子から出力される信号の位相が反転して初段の差動信号入力端子に戻るようにリング状に縦続接続されている。すなわち、遅延回路の遅延部を複数リング状に接続することによって電圧制御発振回路が得られる。なお、リング状に接続するときは、出力した信号の位相が反転されて入力端子に戻ってくるように位相を合わせて接続する。
【００２７】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２８】
図１は、実施例１による遅延回路１００の回路図である。遅延回路１００は、遅延部１、電流制御部１０、電圧制御部２０を含んで構成される。遅延部１は、差動入力信号の一方が入力端子ＩＰに接続され、差動出力信号の一方を出力端子ＯＮから出力する第１のインバータ回路ＩＶ１と、差動入力信号の他方が入力端子ＩＮに接続され、差動出力信号の他方を出力端子ＯＰから出力し、トランジスタサイズが第１のインバータ回路ＩＶ１と等しい第２のインバータ回路ＩＶ２とを備える。また、遅延部１は、第１の電源ＶＤＤと第１、第２のインバータ回路の第１の電源端子ＯＳＰとの間に設けられた第１の電流源ＩＣＳ１と、第２の電源ＧＮＤと第１、第２のインバータ回路の第２の電源端子ＯＳＮとの間に設けられた第２の電流源ＩＣＳ２を備える。さらに、第１のインバータ回路の出力端子と第２のインバータ回路の出力端子との間に備えられた可変抵抗回路１０１を備える。
【００２９】
第１の電流源ＩＣＳ１はＰチャンネルＭＯＳトランジスタにより構成され、ソース端子は第１の電源ＶＤＤに、ドレイン端子は第１の電源端子ＯＳＰに、ゲート端子は第１の制御電圧端子ＶＣＰに接続される。また、第２の電流源ＩＣＳ２はＮチャンネルＭＯＳトランジスタにより構成され、ソース端子は第２の電源ＧＮＤに、ドレイン端子は第２の電源端子ＯＳＮに、ゲート端子は第２の制御電圧端子ＶＣＮに接続される。
【００３０】
可変抵抗回路１０１は抵抗値が等しい一対の抵抗素子（Ｒ１、Ｒ２）とＮチャンネルＭＯＳトランジスタＭＲ３を備えている。抵抗素子Ｒ１はノードＮ１とＮ３の間に接続され、抵抗素子Ｒ２はノードＮ２とＮ３の間に接続される。さらに、ＮチャンネルＭＯＳトランジスタＭＲ３のソースドレイン端子は、ノードＮ１とＮ２とにそれぞれ接続され、ゲート端子は抵抗値制御端子ＶＣＲに接続される。さらに、ノードＮ３は、基準電圧端子ＶＭに接続される。ノードＮ１とＮ２とにそれぞれソースドレイン端子が接続されたＮチャンネルＭＯＳトランジスタＭＲ３は抵抗値制御端子ＶＣＲに印加させる電圧によってノードＮ１、Ｎ２間の抵抗値が制御される可変抵抗素子として機能する。また、実施例１では、抵抗素子Ｒ１、Ｒ２は、固定抵抗である。
【００３１】
電流制御部１０は、ＮチャンネルＭＯＳトランジスタ（１１、１５、１６）とＰチャンネルＭＯＳトランジスタ（１２、１３、１４、１７、１８）により構成されており、電流制御端子ＶＣと第１の制御電圧端子ＶＣＰと第２の制御電圧端子ＶＣＮとを備え、第１の制御電圧端子ＶＣＰは遅延部１の第１の制御電圧端子ＶＣＰに接続され、第２の制御電圧端子ＶＣＮは遅延部１の第２の制御電圧端子ＶＣＰに接続されている。
【００３２】
電流制御端子ＶＣは、ＮチャンネルＭＯＳトランジスタ１１のゲートに接続され、電流制御端子ＶＣに印加される電圧によって、ＮチャンネルＭＯＳトランジスタ１１に流れる電流を制御する。ＮチャンネルＭＯＳトランジスタ（１１、１２）とＰチャンネルＭＯＳトランジスタ（１３、１４）は第１の電流ミラー回路を構成し、ＮチャンネルＭＯＳトランジスタ１１のソースドレイン間に流れる電流に比例する電流をＰＭＯＳトランジスタ１４のソースドレイン間に流す。
【００３３】
また、ＮチャンネルＭＯＳトランジスタ（１５、１６）と遅延部１の電流源ＮチャンネルＭＯＳトランジスタＩＣＳ２は、第２の電流ミラー回路を構成し、ＮチャンネルＭＯＳトランジスタ１４のソースドレイン間に流れる電流に比例する電流をＮチャンネルＭＯＳトランジスタ１５のソースドレイン間と、遅延部１の電流源ＮチャンネルＭＯＳトランジスタＩＣＳ２のソースドレイン間に流す。なお、ＮチャンネルＭＯＳトランジスタ１５のトランジスタサイズと、遅延部１の電流源ＮチャンネルＭＯＳトランジスタＩＣＳ２のトランジスタサイズは、等しいので、ＮチャンネルＭＯＳトランジスタ１５のソースドレイン間に流れる電流と、電流源ＮチャンネルＭＯＳトランジスタＩＣＳ２のソースドレイン間に流れる電流は等しくなる。
【００３４】
さらに、ＰチャンネルＭＯＳトランジスタ１８と遅延部１の電流源ＰチャンネルＭＯＳトランジスタＩＣＳ１は第３の電流ミラー回路を構成する。ＰチャンネルＭＯＳトランジスタ１８のトランジスタサイズと、電流源ＰチャンネルＭＯＳトランジスタＩＣＳ１のトランジタサイズは等しい。この電流制御部１０及び遅延部１の電流源トランジスタＩＣＳ１、ＩＣＳ２の構成により、電流源トランジスタＩＣＳ１のドレインから第１の電源端子ＯＳＰに流し込む電流と、第２の電源端子から電流源トランジスタＩＣＳ２ドレインへ流れ込む電流が等しくなるように制御され、その電流値は、電流制御端子ＶＣに印加される電圧により増減する。
【００３５】
電圧制御部２０は、第１差動信号入力端子ＩＰ１（＋）、第２差動信号入力端子ＩＮ１（−）、第１基準電圧入力端子ＩＰ２（＋）、第２基準電圧入力端子ＩＮ２（−）の４つの入力端子と、出力端子ＯＵＴを備えた４入力差動増幅回路３０を含んで構成される。第１差動信号入力端子ＩＰ１（＋）は遅延部１の第１の電源端子ＯＳＰに接続され、第２差動信号入力端子ＩＮ１（−）は遅延部１の第２の電源端子ＯＳＮに接続され、出力端子ＯＵＴは遅延部１の抵抗値制御端子ＶＣＲに接続される。また、第１基準電圧入力端子ＩＰ２（＋）には基準電圧ＶＬが与えられ、第２基準電圧入力端子ＩＮ２（−）には基準電圧ＶＨが与えられる。
【００３６】
図２は、４入力差動増幅回路３０の回路図である。４入力差動増幅回路３０は、第１差動信号入力端子ＩＰ１（＋）、第２差動信号入力端子ＩＮ１（−）、第１基準電圧入力端子ＩＰ２（＋）、第２基準電圧入力端子ＩＮ２（−）の４つの入力端子と、出力端子ＯＵＴを備え、バイアス発生部３１と差動増幅部３２と出力段増幅部３３とにより構成されている。バイアス発生部３１は、ＰチャンネルＭＯＳトランジスタ（３１１、３１２）とＮチャンネルＭＯＳトランジスタ３１３を備え、差動増幅部３２と出力段増幅部３３の電流源トランジスタにバイアス電圧を与える。差動増幅部３２は、ＰチャンネルＭＯＳトラジスタ（３０５、３０６）、ＮチャンネルＭＯＳトランジスタ（３０１〜３０４、３０７、３０８）を備え、４つの入力端子から入力した信号の電位差に基づいた信号を出力する。出力段増幅部３３は、ＰチャンネルＭＯＳトラジスタ３０９とＮチャンネルＭＯＳトランジスタ３１０とを備え、差動増幅部３２が出力する信号をさらに増幅し、出力端子ＯＵＴから出力する。
【００３７】
次に、実施例１の遅延回路１００の動作について説明する。遅延部１の電流源ＩＣＳ１及びＩＣＳ２に流れる電源電流の電流値をＩ、可変抵抗回路１０１の抵抗素子（Ｒ１、Ｒ２）の抵抗値をＲ、可変抵抗素子として機能するＮチャンネルＭＯＳトランジスタＭＲ３の抵抗値をＲＱ、トランジスタサイズが等しい一対のインバータ回路（ＩＶ１、ＩＶ２）のＮチャンネルＭＯＳトランジスタのオン抵抗をＲＮ、ＰチャンネルＭＯＳトランジスタのオン抵抗をＲＰ、直列接続された一対の抵抗素子（Ｒ１、Ｒ２）の接続点に与える基準電圧をＶＭとすると、一対のインバータ回路（ＩＶ１、ＩＶ２）のＧＮＤ側端子とＶＤＤ側端子はともに電流値が等しい電流源に接続されており、ＧＮＤおよびＶＤＤに対してハイインピーダンスであり、一対の抵抗素子（Ｒ１、Ｒ２）の抵抗値は等しく、一対のインバータ回路（ＩＶ１、ＩＶ２）のＰチャンネルＭＯＳトランジスタのオン抵抗とＮチャンネルＭＯＳトランジスタのオン抵抗はそれぞれ等しいため、電流源ＩＣＳ１の動作電圧ＶＰ（第１の電源端子ＯＳＰの電圧）、電流源ＩＣＳ２の動作電圧ＶＮ（第２の電源端子ＯＳＮの電圧）は、以下の（１）式、（２）式で表される。
【００３８】
ＶＰ＝ＶＭ＋Ｉ（ＲＰ＋ＲＮ＋２Ｒ・ＲＱ／（２Ｒ＋ＲＱ））／２・・・（１）
【００３９】
ＶＮ＝ＶＭ−Ｉ（ＲＰ＋ＲＮ＋２Ｒ・ＲＱ／（２Ｒ＋ＲＱ））／２・・・（２）
【００４０】
また、電流源ＰチャンネルＭＯＳトランジスタのＶ＿ｄｓ（Ｖｄｓ＿Ｐ）、電流源ＮチャンネルＭＯＳトランジスタのＶｄｓ（Ｖｄｓ＿Ｎ）は、それぞれ、（３）式、（４）式で表される。
【００４１】
Ｖｄｓ＿Ｐ  ＝ＶＰ−ＶＤＤ・・・（３）
【００４２】
Ｖｄｓ＿Ｎ  ＝  ＶＮ  ・・・（４）
【００４３】
電流制御部１０と遅延部１の一対の電流源（ＩＣＳ１、ＩＣＳ２）で、電圧電流変換回路を構成しており、電流制御端子ＶＣの電圧を電流に変換し、遅延部１の遅延量を制御する。
【００４４】
電圧制御部２０の４入力差動増幅回路３０は、第１差動信号入力端子ＩＰ１（＋）の入力電圧をＶＩＰ１、第２差動信号入力端子ＩＮ１（−）の入力電圧をＶＩＮ１、第１基準電圧入力端子ＩＰ２（＋）の入力電圧をＶＩＰ２、第１基準電圧入力端子ＩＮ２（−）の入力電圧をＶＩＮ２、演算増幅器のゲインをＧとすると、出力電圧Ｖｏｕｔは、（５）式で表すことができる。
【００４５】
Ｖｏｕｔ＝Ｇ（（ＶＩＰ１−ＶＩＮ１）＋（ＶＩＰ２−ＶＩＮ２））＝Ｇ（（ＶＩＰ１−ＶＩＮ１）−（ＶＩＮ２−ＶＩＰ２））・・・（５）
【００４６】
（５）式より、４入力差動増幅回路３０は、ＶＩＰ１−ＶＩＮ１とＶＩＮ２−ＶＩＰ２の電位差を増幅する。従って、４入力差動増幅回路により、遅延部１の第１の電流源の動作電圧ＶＰと第２電流源の動作電圧ＶＮの差が、電流源の電流値にかかわりなくＶＨとＶＬの差と等しくなるように、帰還がかかり、（６）式が成立する。
【００４７】
ＶＰ−ＶＮ＝ＶＨ−ＶＬ・・・（６）
【００４８】
また、一対のインバータ回路（ＩＶ１、ＩＶ２）のＧＮＤ側端子とＶＤＤ側端子はともに電流値が等しい電流源に接続されており、ＧＮＤおよびＶＤＤに対してハイインピーダンスであり、一対のインバータ回路（ＩＶ１、ＩＶ２）の出力に直列接続され抵抗値の等しい２つの抵抗素子の接続点に基準電圧ＶＭが与えられているため、第１、第２の電流源の動作電圧（ＶＰ、ＶＮ）は、（７）式、（８）式を満たすように制御される。
【００４９】
ＶＰ＝ＶＭ＋（ＶＨ−ＶＬ）／２・・・（７）
ＶＮ＝ＶＭ−（ＶＨ−ＶＬ）／２・・・（８）
【００５０】
（７）式、（８）式により、基準電圧ＶＭ、ＶＨ、ＶＬの設定により、ＶＰ、ＶＮの動作電圧（第１の電源端子ＯＳＰ、第２の電源端子ＯＳＮの電圧）を調整することが可能である。従って、第１、第２の電流源のＶｄｓ（Ｖｄｓ＿Ｐ、Ｖｄｓ＿Ｎ）は、（９）式、（１０）式で表される。
【００５１】
Ｖｄｓ＿Ｐ＝ＶＭ＋（ＶＨ−ＶＬ）／２−ＶＤＤ・・・（９）
Ｖｄｓ＿Ｎ＝ＶＭ−（ＶＨ−ＶＬ）／２・・・（１０）
【００５２】
（９）式、（１０）式により、基準電圧ＶＭ、ＶＬ、ＶＨの設定により第１、第２の電流源のＶｄｓの設定が可能であり、電流源が遅延回路そのものに流れる電流に関わりなく飽和領域で動作するように設定することができる。
【００５３】
尚、電流源の電流に対して遅延部１の動作範囲を広く取ってインバータの出力振幅を確保するためには、ＲＰ、ＲＮ、ＲＱ、Ｒについて（１１）式を満たすように抵抗値を設定することが望ましい。
【００５４】
ＲＰ＝ＲＮ＜＜ＲＱ＜＜Ｒ・・・（１１）
【００５５】
次に、実施例１の効果について説明する。図３は、実施例１の遅延部１に電源ノイズが入力した場合の動作説明図である。実施例１では、電流源（ＩＣＳ１、ＩＣＳ２）の動作点は線形領域と飽和領域の遷移点からノイズマージンを設けた飽和領域内のＳ点に設定されている。ここで、Ｖｄｓにノイズマージン内のノイズ（ΔＶｄｓ）が入力されＳ点からＢ点に動作が遷移しても、電流源トランジスタは、飽和領域内にいるため、電流の変化は僅かであることがわかる。
【００５６】
図４にＧＮＤノイズ入力時の遅延部１の各ノードの波形を示す。図４では、図１の遅延回路の遅延部１が複数縦続接続されている場合を考える。そのような場合、インバータ回路ＩＶ１の入力波形（ＩＰ）は、前段のインバータ回路の出力波形になる。電圧制御部２０により、電源端子ＯＳＰ、ＯＳＮの電位差が抑制されるので、それに伴ってインバータ回路の出力振幅も抑制された電圧範囲ＶＯＨとＶＯＬとの間で振幅する。また、基準電圧端子ＶＭから与えられる基準電圧ＶＭを基準にインバータ回路の入力信号（前段の出力信号）は振動する。また、入力信号の立ち上がりエッジの傾きは、電流源トランジスタＩＣＳ１に流れる電流によって決まり、立下りエッジの傾きは、電流源トランジスタＩＣＳ２に流れる電流によって決まる。実施例１では、電流制御部１０により電流源トランジスタＩＣＳ１に流れる電流と電流源トランジスタＩＣＳ２に流れる電流が等しくなるように制御されるので、基本的に立ち上がりの傾きと立下りの傾きは等しい。
【００５７】
電流源の動作点の電圧（第１の電源端子ＯＳＰ、第２の電源端子ＯＳＮの電圧）は、（７）式、（８）式により、インバータ回路ＩＶ１、ＩＶ２の動作状態によらず、常に一定電圧を保つように動作する。また、電流源ＰチャンネルＭＯＳトランジスタＩＣＳ１の動作点の電圧ＶＰ、電流源ＮチャンネルＭＯＳトランジスタＩＣＳ２の動作点の電圧ＶＮは共に、飽和領域内にあるので、図３で説明したとおり、電源ノイズの影響は受けにくい。図４において、グランドＧＮＤから電流源に破線で示す様なノイズマージン内のノイズが入力しても電流の変化は僅かであるため、ジッタとして殆ど影響がない。これは、図１０に示す従来例において、電流源ＮチャンネルＭＯＳトランジスタが、インバータ回路の動作状態によって、飽和領域と線形領域の間を行ったり来たりしていたのと著しく相違する。図１０のような従来例では、線形領域で動作しているときに、電源ノイズの影響を受けると電流源トランジスタを流れる電流が電源ノイズの影響を受け、ジッタが生じることが避けられなかった。
【００５８】
以上述べたように、実施例１では、基準電圧ＶＨ、ＶＭ、ＶＬの設定により、電流源の動作電圧、すなわち、電流源トランジスタのＶｄｓをインバータ回路そのものに流れる電流値に関わらず一定にすることが出来る。従って、ノイズマージンをもって飽和領域で動作する値に基準電圧ＶＨ、ＶＭ、ＶＬを設定することにより、ＶＤＤおよびＧＮＤ電源ノイズの影響を受けにくい遅延回路を提供することができる。
【実施例２】
【００５９】
図５は、実施例２による遅延回路１００Ａの回路図である。実施例２も、遅延部１、電流制御部１０、電圧制御部２０Ａにより構成される点においては、実施例１と変わらない。ただし、電圧制御部２０Ａの構成及び動作が実施例１と少し異なる。遅延部１、電流制御部１０の構成、動作は実施例１と同一であるので、図５においても、実施例１と同一の符号を付し、詳しい説明は省略する。
【００６０】
図５に示す実施例２の遅延回路１００Ａの電圧制御部２０Ａは、差動増幅回路３０に加えて、遅延部１の複製回路であるレプリカ回路４０をさらに備えている。レプリカ回路４０は、遅延部１と回路構成、回路特性がほぼ同一となるように構成されている。ただし、レプリカ回路４０は、遅延部１と入出力端子の接続が異なる。レプリカ回路４０のインバータ回路ＩＶ１ｒの出力端子ＯＮｒは、レプリカ回路４０のもう一つのインバータ回路ＩＶ２ｒの入力端子ＩＮｒに接続される。また、インバータ回路ＩＶ２ｒの出力端子ＯＰｒは、インバータ回路ＩＶ１ｒの入力端子ＩＰｒに接続される。さらに、インバータ回路ＩＶ１ｒのＶＤＤ側の電源配線が第１の電源端子ＯＳＰｒには接続されず、オープンになっている。同様に、インバータ回路ＩＶ２ｒのグランドＧＮＤ側の電源配線が第２の電源端子ＯＳＮｒに接続されず、オープンになっている。従って、レプリカ回路４０は、インバータ回路ＩＶ１ｒがロウレベルを出力し、インバータ回路ＩＶ２ｒがハイレベルを出力した状態で固定される。レプリカ回路４０のその他の構成、接続は、遅延部１と同一である。
【００６１】
また、差動増幅回路３０の第１差動信号入力端子ＩＰ１（＋）には、レプリカ回路４０のインバータ回路ＩＶ２ｒの出力端子ＯＰｒが接続され、第２差動信号入力端子ＩＮ１（−）には、インバータ回路ＩＶ１ｒの出力端子ＯＮｒが接続されている。その他の構成、接続は、実施例１と同一である。
【００６２】
上記構成の違いにより、実施例１の電圧制御部２０が遅延部１の電流源の動作電圧に着目して制御していたのに対して、実施例２の電圧制御部２０Ａは、主に遅延部１の動作振幅に着目して制御することになる。実施例１では電流源の電流を増加させると（すなわち遅延を小さくすると）振幅が小さくなり、次段の回路での増幅に負担がかかるため、遅延量の可変範囲に制限をかけることになる。一方、実施例２では、動作振幅を一定にすることによって遅延量の可変範囲を広げる効果がある。但し、逆に電流源の電流を増加させると電流源のＶｄｓが小さくなり、飽和領域での動作範囲が狭くなる。しかしながら、インバータ回路のオン抵抗を非常に小さくすることにより、第１、第２電流源の動作電圧（ＶＮ、ＶＰ）と遅延部１の出力電圧のＶＯＬ、ＶＯＨがそれぞれ近い値になり、第１の実施例と第二の実施例の動作特性はほぼ同じ様なものとなり、どちらの実施例においても電流源の飽和領域での動作範囲と遅延量の可変範囲の両立が可能となる。
【００６３】
インバータ回路の動作振幅が一定になるように制御するためには、遅延部１の差動出力信号のＶＯＬ、ＶＯＨをセンスする必要があるが、遅延部１の差動出力信号端子（ＯＰ、ＯＮ）は動作状態で変化するため直接センスすることは困難である。そこで、実施例２では、電圧制御部２０に遅延部１のレプリカ回路４０を設け、差動出力信号端子の他方（ＯＰｒ）を差動入力信号端子の一方（ＩＰｒ）に、差動出力信号端子の一方（ＯＮｒ）を差動入力信号端子の他方（ＩＮｒ）に接続することにより遅延部１の差動出力信号のＶＯＬ、ＶＯＨと実質的に等しい電圧をそれぞれレプリカ回路４０の差動出力信号端子（ＯＮｒ
、ＯＰｒ）に発生させてその電圧を（４入力）差動増幅回路３０によりセンスしている。
つまり、４入力差動増幅回路３０は、レプリカ回路４０で発生させたＶＯＬ、ＶＯＨをセンスして、以下の（１２）式を満たすようにレプリカ回路４０および遅延部１の可変抵抗回路の抵抗値を制御している。
【００６４】
動作振幅＝ＶＯＨ−ＶＯＬ  ＝  ＶＨ−ＶＬ  ・・・・（１２）
【００６５】
尚、レプリカ回路４０はＶＯＬ、ＶＯＨを確定させるため、一対のインバータ回路のうちＶＯＬを得る側は電源端子をオープンし、ＶＯＨを得る側はＧＮＤ端子をオープンとしている。
【００６６】
この実施例２によれば、インバータ回路ＩＶ１、ＩＶ２の出力振幅は、一定の電圧になる。第１の電源端子ＯＳＰと第２の電源端子ＯＳＮとの間の電位差は遅延部１の電流源ＩＣＳ１、ＩＣＳ２に流す電流とインバータ回路ＩＶ１、ＩＶ２のオン抵抗に依存する。しかし、例えば、遅延回路がＰＬＬに用いられる場合など、遅延回路の所望とする遅延時間が先に決まれば、電流源ＩＣＳ１、ＩＣＳ２に流す電流値は先に決まる。従って、出力振幅は一定であるので、インバータ回路のオン抵抗を小さくすれば、電圧制御部２０Ａにより、第１の電源端子ＯＳＰ、第２の電源端子ＯＳＮ間の電位差も一定の範囲内に収まるように制御される。
【実施例３】
【００６７】
図６は、実施例３による遅延回路１００Ｂの回路図である。実施例３は、実施例１に対して遅延部１Ｂの可変抵抗回路１０１Ｂの構成が異なり、そのほかの構成、動作は、実施例１と同一である。実施例３における遅延回路１００Ｂの可変抵抗回路１０１Ｂは、ＮチャンネルＭＯＳトランジスタＭＲ１とＮチャンネルＭＯＳトランジスタＭＲ２を設け、ＭＲ１とＭＲ２を可変抵抗素子として用いている。ＮチャンネルＭＯＳトランジスタＭＲ１は、ノードＮ１とノードＮ３との間にソースとドレインが接続され、ＮチャンネルＭＯＳトランジスタＭＲ２は、ノードＮ２とノードＮ３との間にソースとドレインが接続されている。また、ＭＲ１とＭＲ２のゲートには、抵抗値制御端子ＶＣＲが接続される。ノードＮ３は、実施例１と同様に、基準電圧端子ＶＭに接続される。
【００６８】
可変抵抗回路１０１Ｂの動作そのものは、基本的に実施例１と同様であり、基準電圧ＶＭ、ＶＨ、ＶＬの設定により、電流源の動作電圧ＶＰ、ＶＮを調整することが可能である。従って、電流源のＶｄｓの設定が可能であり、遅延部本体（インバータ回路ＩＶ１、ＩＶ２）に流れる電流に関わりなく電流源ＩＣＳ１、ＩＣＳ２が飽和領域で動作するように設定することができ、ＶＤＤおよびＧＮＤノイズの影響を受けにくい遅延回路を提供することができる。なお、当然のことながら、図５に示す実施例２の可変抵抗回路（１０１、１０１ｒ）を、実施例３に示す可変抵抗回路１０１Ｂに置き換えて用いることもできる。
【実施例４】
【００６９】
図７は、実施例４による電圧制御発振回路２００の回路図である。実施例４では、実施例２の遅延回路１００Ａにおいて、遅延部１を複数設け（１−１〜１−３）、遅延部（１−１〜１−３）を複数段直列に接続し、最終段の遅延部１−３の出力の論理が反転するように初段の遅延部１−１の入力に接続することによってリング発振器を構成している。その発振出力は差動信号として差動出力信号端子（ＯＮ、ＯＰ）より取り出しており、電流制御端子ＶＣから与える電圧によって発振周波数を制御するものである。実施例４によれば、遅延部（１−１〜１−３）の動作振幅が一定に保たれ、発振周波数範囲を広く取ることが可能である。また、インバータ回路のオン抵抗を小さくすることにより、電流源の飽和領域での動作範囲を広く取ることが可能となり、電源、ＧＮＤノイズによるジッタへの影響が小さい電圧制御発振回路を提供することができる。なお、実施例４では、遅延部（１−１〜１−３）を複数設ける場合も、電流制御部１０、電圧制御部２０Ａは各遅延部で共通に設けることにより、素子数の増加を防ぐことができる。さらに、実施例４において、用いる遅延回路の構成は、当然のことながら、実施例１〜実施例３の各遅延回路の構成を組み合わせて用いることができる。
【００７０】
上記各実施例では、遅延部が差動信号を入力する１対のＣＭＯＳインバータ回路で構成されている実施例について説明したが、遅延部は、１対のＣＭＯＳインバータ回路で構成されるものに限られない。たとえば、遅延部に、差動信号を入力し差動信号を出力する単一の差動型遅延回路を用いることもできる。
【００７１】
さらに上記各実施例では、電流源を正電源側と負電源側の両方に設ける実施例について説明した。電流源を正電源側と負電源側の両側に設けることは、正電源側、負電源側のどちらからの電源ノイズに対してノイズの回りこみを防ぐことができるのでより好ましいが、正電源側、負電源側の一方にのみ電流源を設ける場合にも本発明を適用することができる。
【００７２】
上記実施例では、遅延回路が電圧制御発振器に用いられる実施例について説明したが、本発明による遅延回路は、電圧制御発振器に用いられるものに限られない。特に差動信号を入力し、電圧により遅延時間が制御可能な遅延回路は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等にも用いることができる。
【００７３】
本発明の他の好ましいモード（形態）をさらに列挙すると以下のとおりである。
【００７４】
（モード１）
差動入力信号の一方（ＩＰ）が入力され差動出力信号の一方（ＯＮ）を出力する第１のインバータ回路（ＩＶ１）と、
前記差動入力信号の他方（ＩＮ）が入力され差動出力信号の他方（ＯＰ）を出力する第２のインバータ回路（ＩＶ２）と、
第１の電源（ＶＤＤ）と前記第１、第２のインバータ回路の第１の電源端子（ＯＳＰ）間に備えられた第１の電流源（ＩＣＳ１）と、
第２の電源（ＧＮＤ）と前記第１、第２のインバータ回路の第２の電源端子（ＯＳＮ）間に備えられた第２の電流源（ＩＣＳ２）と、
前記第１のインバータの出力と前記第２のインバータの出力との間に備えられた可変抵抗回路（１０１）と、
を有し、
前記可変抵抗回路（１０１）は、前記第１のインバータの出力が接続される第１のノード（Ｎ１）と、前記第２のインバータの出力が接続される第２のノード（Ｎ２）と、第１の基準電圧（ＶＭ）が印加される第３のノード（Ｎ３）と、前記第１のノード（Ｎ１）と前記第２のノード（Ｎ２）との間の抵抗値を制御する第１の制御電圧（ＶＣＲ）が印加される第４のノード（Ｎ４）とを有し、前記第３のノードと前記第１のノードとの間の抵抗値と、前記第３のノードと前記第２のノードとの間の抵抗値とが等しく前記第１、第２の電流源は、それぞれ第２、第３の制御電圧（ＶＣＰ、ＶＣＮ）により流す電流が制御されることを特徴とする遅延回路。
【００７５】
（モード２）
前記可変抵抗回路は、第１、第２、第３の抵抗素子（Ｒ１、Ｒ２、ＭＲ３）を有し、前記第１の抵抗素子は、前記第１と第３のノード間に、前記第２の抵抗素子は、前記第２と第３のノード間に、前記第３の抵抗素子は、前記第１と第２のノード間にそれぞれ備えられ、前記第３の抵抗素子は、前記第１の制御電圧（ＶＣＲ）により、抵抗値が制御されることを特徴とするモード１に記載の遅延回路。
【００７６】
（モード３）
電流制御回路１０を備え、前記電流制御回路１０は、第４の制御電圧（ＶＣ）から前記第２、第３の制御電圧（ＶＣＰ、ＶＣＮ）を生成し、前記第１、第２の電流源が互いに流す電流値が等しいように制御されるモード１又はモード２に記載の遅延回路。
【００７７】
（モード４）
電圧制御回路２０を備え、
前記電圧制御回路２０は、第１の正相入力端子（ＩＰ１）、第１の逆相入力端子（ＩＮ１）、第２の正相入力端子（ＩＰ２）、第２の逆相入力端子（ＩＮ２）を有する差動増幅回路３０を有し、
前記差動増幅回路３０は、
前記第１の正相入力端子（ＩＰ１）、第１の逆相入力端子（ＩＮ１）、第２の正相入力端子（ＩＰ２）、第２の逆相入力端子（ＩＮ２）に入力された電圧レベルがそれぞれＶＩＰ１，ＶＩＮ１、ＶＩＰ２，ＶＩＮ２（いずれも実数）としたときに、（ＶＩＰ１−ＶＩＮ１）と（ＶＩＮ２−ＶＩＰ２）との差分を増幅して出力し、
前記第１の正相入力端子（ＩＰ１）に前記第１の電源端子（ＯＳＰ）が、
前記第１の逆相入力端子（ＩＮ１）に前記第２の電源端子（ＯＳＮ）が、それぞれ接続され、
前記第２の正相入力端子（ＩＰ２）に第２の基準電圧（ＶＨ）が、
前記第２の逆相入力端子（ＩＮ２）に第３の基準電圧（ＶＬ）が印加され、
前記差動増幅回路の出力が、前記第１の制御電圧（ＶＣＲ）として前記第４のノード（Ｎ４）に印加されるモード１乃至モード３のいずれかに記載の遅延回路。
【００７８】
（モード５）
モード１記載の遅延回路のレプリカ回路４０を備え、
レプリカ回路４０は、差動入力信号の一方（ＩＰ）が差動出力信号の他方（ＯＰ）に、差動入力信号の他方（ＩＮ）が差動出力信号の一方（ＯＮ）にそれぞれ接続され、差動出力信号の一方（ＯＮ）がＶＯＬ、差動出力信号の他方（ＯＰ）がＶＯＨを出力することを特徴とするモード１乃至モード４のいずれかに記載の遅延回路。
【００７９】
（モード６）
前記可変抵抗回路１０１は、
第１抵抗素子と第２抵抗素子（ＭＲ１、ＭＲ２）を有し、
前記第１抵抗素子は、前記第１と第３のノード間に、
前記第２抵抗素子は、前記第２と第３のノード間にそれぞれ備えられ、
前記第１抵抗素子および第２抵抗素子は、前記第１の制御電圧（ＶＣＲ）により、抵抗値が制御されることを特徴とするモード１に記載の遅延回路。
【００８０】
（モード７）
前記第１の制御電圧（ＶＣＲ）により、抵抗値が制御される抵抗がＭＯＳトランジスタであるモード１乃至モード６のいずれかに記載の遅延回路。
【００８１】
（モード８）
モード１乃至モード７のいずれかに記載の遅延回路が複数設けられ、
前記各遅延回路の差動出力信号が次段の遅延回路の差動入力信号になるようにリング状に接続されている電圧制御発振回路。
【００８２】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８３】
１、１−１、１−２、１−３：遅延部
１０：電流制御部
１１、１５、１６、３０１〜３０４、３０７、３０８、３１０、３１３：ＮチャンネルＭＯＳトランジスタ
１２、１３、１４、１７、１８、３０５、３０６、３０９、３１１、３１２：ＰチャンネルＭＯＳトランジスタ
２０、２０Ａ：電圧制御部
３０：（４入力）差動増幅回路
３１：バイアス発生部
３２：差動増幅部
３３：出力段増幅部
４０：（遅延部の）レプリカ回路
１０１、１０１Ｂ：可変抵抗回路
ＩＣＳ１：電流源トランジスタ（ＰチャンネルＭＯＳトランジスタ）
ＩＣＳ２：電流源トランジスタ（ＮチャンネルＭＯＳトランジスタ）
ＩＶ１、ＩＶ２：インバータ回路
Ｒ１、Ｒ２：抵抗素子（固定抵抗）
ＭＲ１、ＭＲ２、ＭＲ３：抵抗素子（可変抵抗素子）
ＩＮ、ＩＰ：差動信号入力端子
ＩＰ１（＋）：第１差動信号入力端子
ＩＮ１（−）：第２差動信号入力端子
ＩＰ２（＋）：第１基準電圧入力端子
ＩＮ２（−）：第２基準電圧入力端子
ＯＮ、ＯＰ：差動信号出力端子
ＯＳＰ：第１の電源端子
ＯＳＮ：第２の電源端子
ＯＵＴ：４入力差動増幅回路出力端子
ＶＣ：電流制御端子
ＶＣＰ：第１の制御電圧端子
ＶＣＮ：第２の制御電圧端子
ＶＭ：基準電圧端子
ＶＣＲ：抵抗値制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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