(57)【要約】【課題】電流消耗を減らすオン・ダイ・ターミネーション（ＯＤＴ）構造を有する半導体装置及びそのターミネーション方法を提供する。【解決手段】基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。【選択図】図１
2011103638.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、
前記キャリブレーションコードとオン・ダイ・ターミネーション（ＯＤＴ）制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、
前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きいことを特徴とする半導体装置。
【請求項２】
前記ＯＤＴ装置内のトランジスタのゲートフィンガーの数に基づいて、前記データ入出力パッドのターミネーション抵抗値を制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＯＤＴ装置内の抵抗の抵抗値に基づいて、前記データ入出力パッドのターミネーション抵抗値を制御することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＯＤＴ装置は、
前記ＯＤＴ制御信号に応答して活性化されるＯＤＴ部の数を制御する制御部と、
前記データ入出力パッドに連結され、前記外部抵抗のＮ(Ｎは、１以上の自然数)倍に当たる抵抗値を有する複数の前記ＯＤＴ部と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ＯＤＴ部は、
プルアップキャリブレーションコードに応答して、前記外部抵抗の２Ｎ倍に当たる抵抗値を有するように、前記データ入出力パッドをターミネーションするプルアップ抵抗部と、
プルダウンキャリブレーションコードに応答して、前記外部抵抗の２Ｎ倍に当たる抵抗値を有するように、前記データ入出力パッドをターミネーションするプルダウン抵抗部と、を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＯＤＴ装置は、
前記ＯＤＴ制御信号に応答してターンオンされる第１及び第２ ＯＤＴ部の数を制御する制御部と、
前記データ入出力パッドに連結され、前記外部抵抗のＮ(Ｎは、１以上の自然数)倍に当たる抵抗値を有する少なくともＮ個の前記第１ ＯＤＴ部と、
前記データ入出力パッドに連結され、前記外部抵抗の１/２抵抗値を有する複数の前記第２ ＯＤＴ部と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ ＯＤＴ部は、
プルアップキャリブレーションコードに応答して、前記外部抵抗の２Ｎ倍に当たる抵抗値を有するように、前記データ入出力パッドをターミネーションするプルアップ抵抗部と、
プルダウンキャリブレーションコードに応答して、前記外部抵抗の２Ｎ倍に当たる抵抗値を有するように、前記データ入出力パッドをターミネーションするプルダウン抵抗部と、を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２ ＯＤＴ部は、
前記プルアップキャリブレーションコードに応答して、前記外部抵抗の抵抗値を有するように、前記データ入出力パッドをターミネーションするプルアップ抵抗部と、
前記プルダウンキャリブレーションコードに応答して、前記外部抵抗の抵抗値を有するように、前記データ入出力パッドをターミネーションするプルダウン抵抗部と、を備えることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記キャリブレーション回路は、
前記キャリブレーション端子の電圧と前記基準電圧とを比較して、前記プルアップキャリブレーションコードを出力する第１比較部と、
前記キャリブレーション端子に連結され、前記プルアップキャリブレーションコードに応答して、前記外部抵抗の抵抗値と同一に第１プルアップ抵抗部の抵抗値を調整する前記第１プルアップ抵抗部と、
第１ノードに連結され、前記プルアップキャリブレーションコードに応答して、第１プルアップ抵抗部の抵抗値と同一に第２プルアップ抵抗部の抵抗値を調整する前記第２プルアップ抵抗部と、
前記第１ノードの電圧と前記基準電圧とを比較して、前記プルダウンキャリブレーションコードを出力する第２比較部と、
前記第１ノードに連結され、前記プルダウンキャリブレーションコードに応答して、前記第２プルアップ抵抗部と同じ抵抗値を有するように、プルダウン抵抗部の抵抗値を調整する前記プルダウン抵抗部と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１及び第２プルアップ抵抗部と前記プルダウン抵抗部とは、
前記外部抵抗のＮ倍の抵抗値を有する抵抗部がＮ個並列連結される構造を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置は、メモリ装置であることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記メモリ装置は、
ＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭ、ＶＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭのうちいずれか一つであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
印刷回路基板と、
前記印刷回路基板上に装着され、少なくとも２個の半導体装置が積層されている少なくとも一つ以上のメモリチップと、を備え、
前記半導体装置は、
基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答して、プルアップ及びプルダウンキャリブレーションコードを発生させるキャリブレーション回路と、
前記キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、
前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きいことを特徴とするメモリモジュール。
【請求項１４】
半導体装置と、
バスを通じて前記半導体装置を制御するコントローラと、を備え、 
前記半導体装置は、
基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答して、プルアップ及びプルダウンキャリブレーションコードを発生させるキャリブレーション回路と、
前記キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、
前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きいことを特徴とするシステム。
【請求項１５】
キャリブレーション端子に対するキャリブレーション動作から提供されるプルアップ及びプルダウンキャリブレーションコードに応答して、データ入出力パッドを第１ターミネーション抵抗値にターミネーションさせるステップと、
前記プルアップ及び前記プルダウンキャリブレーションコード及びユーザの意図によって設定されるＯＤＴ制御信号に応答して、前記データ入出力パッドを第２ターミネーション抵抗値にターミネーションさせるステップと、を含み、
前記第２ターミネーション抵抗値は、前記第１ターミネーション抵抗値より大きいことを特徴とする半導体装置のターミネーション方法。
【請求項１６】
前記第２ターミネーション抵抗値は、
前記キャリブレーション端子に連結された外部抵抗の抵抗値のＮ(Ｎは、２以上の自然数)倍であることを特徴とする請求項１５に記載の半導体装置のターミネーション方法。
【請求項１７】
前記キャリブレーション動作は、
前記キャリブレーション端子の電圧と基準電圧とを比較して、前記プルアップキャリブレーションコードを出力するステップと、
前記プルアップキャリブレーションコードに応答して、前記キャリブレーション端子に連結された外部抵抗の抵抗値と同一に前記キャリブレーション端子に連結された第１プルアップ抵抗部の抵抗値を調整するステップと、
前記プルアップキャリブレーションコードに応答して、第１プルアップ抵抗部の抵抗値と同一に第１ノードに連結された第２プルアップ抵抗部の抵抗値を調整するステップと、
前記第１ノードの電圧と前記基準電圧とを比較して、前記プルダウンキャリブレーションコードを出力するステップと、
前記プルダウンキャリブレーションコードに応答して、前記第２プルアップ抵抗部と同じ抵抗値を有するように、前記第１ノードに連結されたプルダウン抵抗部の抵抗値を調整するステップと、を含むことを特徴とする請求項１５に記載の半導体装置のターミネーション方法。
【請求項１８】
前記第１及び第２プルアップ抵抗部と前記プルダウン抵抗部とは、
前記外部抵抗のＮ倍の抵抗値を有する抵抗部がＮ個並列連結される構造を有することを特徴とする請求項１７に記載の半導体装置のターミネーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、電流消耗を減らすオン・ダイ・ターミネーション（ＯＤＴ：Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）構造を有する半導体装置及びそのターミネーション方法に関する。
【背景技術】
【０００２】
半導体装置は、入力パッドを通じて外部回路から信号を受信する入力回路と、外部回路に内部信号を提供する出力回路と、を備える。デジタル製品の動作速度が高まるにつれて、半導体装置の間にインターフェースされる信号のスイング幅が狭くなっている。スイング幅が狭くなる理由は、信号の伝送時間の最小化に必要であるためである。しかし、スイング幅が狭くなるほど、半導体装置は、外部ノイズに影響を受け、インピーダンス不整合によって誘発される反射信号は、インターフェースで深刻な影響を与える。インピーダンス不整合が発生すれば、高速でデータを伝送することが難しくなり、半導体装置の出力端子からデータの出力が歪曲されうる。これにより、入力側の半導体装置は、歪曲された出力信号を受信し、セットアップ/ホールド失敗、判断ミスのような問題を度々起こす。この問題を解決するために、高速動作が要求される半導体装置は、集積回路チップ内パッドの付近に、インピーダンスマッチング回路を採用する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、消費電流を減らすことができるＯＤＴ装置を備える半導体装置を提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体装置を備えるメモリモジュールを提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体装置を備えるシステムを提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体装置のターミネーション方法を提供することである。
【課題を解決するための手段】
【０００４】
前記課題を解決するために、本発明の一面による半導体装置は、基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答して、キャリブレーションコードを発生させるキャリブレーション回路と、前記キャリブレーションコードとオン・ダイ・ターミネーション（ＯＤＴ）制御信号とに応答して、前記データ入出力パッドのターミネーション抵抗値を制御するオン・ダイ・ターミネーション装置と、を備え、前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きい。
【０００５】
本発明の実施形態によって、メモリモジュールは、印刷回路基板と、前記印刷回路基板上に装着され、少なくとも２個の半導体装置が積層されている少なくとも一つ以上のメモリチップと、を備え、前記半導体装置は、基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答して、プルアップ及びプルダウンキャリブレーションコードを発生させるキャリブレーション回路と、前記キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きい。
【０００６】
本発明の実施形態によって、システムは、半導体装置と、バスを通じて前記半導体装置を制御するコントローラと、を備え、 前記半導体装置は、基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答して、プルアップ及びプルダウンキャリブレーションコードを発生させるキャリブレーション回路と、前記キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、前記データ入出力パッドのターミネーション抵抗値は、前記キャリブレーション端子の抵抗値より大きい。
【０００７】
本発明の実施形態によって、半導体装置のターミネーション方法は、キャリブレーション端子に対するキャリブレーション動作から提供されるプルアップ及びプルダウンキャリブレーションコードに応答して、データ入出力パッドを第１ターミネーション抵抗値にターミネーションさせるステップと、前記プルアップ及び前記プルダウンキャリブレーションコード及びユーザの意図によって設定されるＯＤＴ制御信号に応答して、前記データ入出力パッドを第２ターミネーション抵抗値にターミネーションさせるステップと、を含み、前記第２ターミネーション抵抗値は、前記第１ターミネーション抵抗値より大きい。
【図面の簡単な説明】
【０００８】
【図１】半導体装置のＺＱ（Ｚｅｒｏ−Ｑｕｏｔｉｅｎｔ）キャリブレーション動作を説明するブロックダイヤグラムである。
【図２】図１のＺＱキャリブレーション回路を説明する図面である。
【図３】図１のプルアップ抵抗部を説明する図面である。
【図４】図１のプルダウン抵抗部を説明する図面である。
【図５】プルアップ及びプルダウンキャリブレーション動作の結果で、ＺＱピンと第１ノード(ＺＱ＿Ｎ）との電圧が変わる過程を示す図面である。
【図６】図１のＤＱ０パッドに連結される出力ドライバを説明する図面である。
【図７Ａ】本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図７Ｂ】本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図７Ｃ】本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図７Ｄ】本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図７Ｅ】本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図８】本発明の第２実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図９Ａ】本発明の第３実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図９Ｂ】本発明の第３実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図９Ｃ】本発明の第３実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図９Ｄ】本発明の第３実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。
【図１０Ａ】ＰＶＴ(Ｐｒｏｃｅｓｓ−Ｖｏｌｔａｇｅ−Ｔｅｍｐｅｒａｔｕｒｅ)変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。
【図１０Ｂ】ＰＶＴ変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。
【図１０Ｃ】ＰＶＴ変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。
【図１０Ｄ】ＰＶＴ変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。
【図１０Ｅ】ＰＶＴ変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。
【図１１】本発明のＯＤＴ構造を有する半導体装置を備えるメモリチップを採用するメモリモジュールを説明する図面である。
【図１２】本発明のＯＤＴ構造を有する半導体装置のＤＤＰ（Ｄｕａｌ Ｄｉｅ Ｐａｃｋａｇｅ)パッケージを説明する図面である。
【図１３】本発明のＯＤＴ構造を有する半導体装置のＴＳＶ(ＴｈｒｏｕｇｈＳｉｌｉｃｏｎ Ｖｉａ)パッケージを説明する図面である。
【図１４】本発明のＯＤＴ構造を有する半導体装置で具現されるＲＡＭを使用するプロセッサ基盤のシステムを説明するブロックダイヤグラムである。
【発明を実施するための形態】
【０００９】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
【００１０】
一般的に、システム内の送信側と受信側とのインピーダンスマッチングのために、送信側では、出力回路によってソースターミネーションが行われ、受信側では、入力パッドに接続された入力回路に並列に連結されたターミネーション回路によって並列ターミネーションが行われる。ＰＶＴ(Ｐｒｏｃｅｓｓ−Ｖｏｌｔａｇｅ−Ｔｅｍｐｅｒａｔｕｒｅ)変動に基づいたターミネーションに対してプルアップ及びプルダウンコードを提供するプロセスは、ＺＱ（Ｚｅｒｏ−Ｑｕｏｔｉｅｎｔ）キャリブレーションと関連する。ＺＱノードを使用してキャリブレーションが行われるため、ＺＱキャリブレーションと呼ぶ。半導体装置の場合、データ入出力パッド(ＤＱパッド）のターミネーション抵抗は、ＺＱキャリブレーション結果として生成されるコードを使用して制御される。
【００１１】
例えば、半導体装置には、ＺＱキャリブレーション用端子としてＺＱピンを備え、外部からＺＱキャリブレーション命令ＺＱＣＳ，ＺＱＣＬを入力される。この外部キャリブレーション命令ＺＱＣＳ，ＺＱＣＬが入力されれば、命令と規定された一定期間内にＺＱキャリブレーション動作が行われる。ＺＱキャリブレーション動作中には、出力回路を使用できないため、チップへのアクセスが禁止され、次の命令が入力されない。外部キャリブレーション命令ＺＱＣＳ，ＺＱＣＬと規定された期間中は、ＺＱキャリブレーション用期間であり、この期間中にＺＱキャリブレーションを完了させる必要がある。ＺＱキャリブレーションは、外部装着終端抵抗にマッチングさせる方法でなされる。
【００１２】
図１は、半導体装置のＺＱキャリブレーション動作を説明するブロックダイヤグラムである。図１を参照すれば、半導体装置１００は、ＺＱピン１１２に連結されるキャリブレーション回路１１０、データ入出力パッドＤＱ０，ＤＱ１，...ＤＱｎのそれぞれに連結されるＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）装置１３０，１５０を備える。
キャリブレーション回路１１０は、ＺＱピン１１２、第１比較部１１４、第１プルアップ抵抗部１１６、第２プルアップ抵抗部１１８、第２比較部１２０、及びプルダウン抵抗部１２２を備え、プルアップキャリブレーション動作とプルダウンキャリブレーション動作とを行う。
【００１３】
第１比較部１１４は、ＺＱピン１１２の電圧と基準電圧Ｖｒｅｆとを比較して、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞を出力する。基準電圧Ｖｒｅｆは、電源電圧の半分に当たる電圧レベルを有するように設定されうる。基準電圧Ｖｒｅｆは、例えば、電源電圧と接地電圧との間に直列に連結される２個抵抗の接続点から基準電圧Ｖｒｅｆを出力する基準電圧発生回路(図示せず)によって発生しうる。第１比較部１１４は、図２に示したように、ＺＱピン１１２の電圧と基準電圧Ｖｒｅｆとを比較して、アップ/ダウン信号ＵＰ/ＤＮを出力する比較器２０２と、アップ/ダウン信号ＵＰ/ＤＮによってカウント動作を行って、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞を発生させるカウンター２０４とで構成される。
【００１４】
図１で、第１プルアップ抵抗部１１６は、ＺＱピン１１２に連結される。第１プルアップ抵抗部１１６は、図３に示したように、電源電圧ＶＤＤとＺＱピン１１２との間に、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞のそれぞれを自身のゲートに入力するＰＭＯＳトランジスタ３００〜３０３と、ＰＭＯＳトランジスタ３００〜３０３のそれぞれと直列に連結される抵抗Ｒ０〜Ｒ３とで構成される。第１プルアップ抵抗部１１６は、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞に応答して、第１プルアップ抵抗部１１６のインピーダンスを調整する。第１比較部１１４と第１プルアップ抵抗部１１６とは、ＺＱピン１１２の電圧が基準電圧Ｖｒｅｆと同一になるまで比較してプルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞を発生させる。このプルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞を発生させるための反復動作がプルアップキャリブレーション動作となる。
【００１５】
ＺＱピン１１２には、例えば、２４０Ωの外部抵抗１０が連結される。基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの半分に当たる電圧レベルを有するので、第１比較部１１４は、第１プルアップ抵抗部１１６の抵抗値が外部抵抗１０の抵抗値２４０Ωと同一になるように、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞を発生させる。
【００１６】
第２プルアップ抵抗部１１８は、第１ノードＺＱ＿Ｎに連結され、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞に応答して、第２プルアップ抵抗部１１８のインピーダンスを調整する。第２プルアップ抵抗部１１８は、図２の第１プルアップ抵抗部１１６と同一に構成され、電源電圧ＶＤＤと第１ノードＺＱ＿Ｎとの間に、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞のそれぞれを自身のゲートに入力するＰＭＯＳトランジスタと、ＰＭＯＳトランジスタと直列に連結される抵抗とで構成される。第２プルアップ抵抗部１１８は、第１プルアップ抵抗部１１６と同じ抵抗値、例えば、２４０Ωを有する。
【００１７】
第２比較部１２０は、第１ノードＺＱ＿Ｎの電圧と基準電圧Ｖｒｅｆとを比較してプルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞を出力する。第２比較部１２０は、図２に示したように、第１ノードＺＱ＿Ｎの電圧と基準電圧Ｖｒｅｆとを比較してアップ/ダウン信号ＵＰ/ＤＮを出力する比較器（CMP）２１２と、アップ/ダウン信号ＵＰ/ＤＮによってカウント動作を行うカウンター（CNT）２１４と、カウンター２１４の出力を入力されて、プルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞を発生させるインバータ２１６とで構成される。
【００１８】
プルダウン抵抗部１２２は、第１ノードＺＱ＿Ｎに連結され、プルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞に応答して、プルダウン抵抗部１１８のインピーダンスを調整する。プルダウン抵抗部１２２は、図４に示したように、第１ノードＺＱ＿Ｎと接地電圧ＶＳＳとの間に、プルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞のそれぞれを自身のゲートに入力するＮＭＯＳトランジスタ４００〜４０３と、ＮＭＯＳトランジスタ４００〜４０３のそれぞれと直列に連結される抵抗Ｒ０〜Ｒ３とで構成される。第２比較部１２０とプルダウン抵抗部１２２とは、第１ノードＺＱ＿Ｎの電圧と基準電圧Ｖｒｅｆとを比較して、プルダウン抵抗部１２２が第２プルアップ抵抗部１１８と同じ抵抗値、例えば、２４０Ωを有するように、プルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞を発生させる。このプルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞を発生させるための反復動作がプルダウンキャリブレーション動作となる。
【００１９】
図５は、プルアップ及びプルダウンキャリブレーション動作の結果であって、ＺＱピン１１２と第１ノードＺＱ＿Ｎとの電圧が変わる過程を示す。図５を参照すれば、ＺＱピン１１２と第１ノードＺＱ＿Ｎとの電圧は、経時的に目標電圧が基準電圧に収斂されることを示す。
【００２０】
再び、図１に戻って、プルアップ及びプルダウンキャリブレーション動作を通じて発生したプルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞及びプルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞は、データ入出力パッドＤＱ０，ＤＱ１，ＤＱ２，...，ＤＱｎのオン・ダイ・ターミネーション（ＯＤＴ）装置１３０，１５０の抵抗値を決定する。データ入出力パッドＤＱ０，ＤＱ１，ＤＱ２，...，ＤＱｎのオン・ダイ・ターミネーション（ＯＤＴ）装置１３０，１５０は、複数のプルアップ抵抗部１３１〜１３７，１５１〜１５７と複数のプルダウン抵抗部１４１〜１４７，１６１〜１６７とで構成される。
【００２１】
複数のデータ入出力パッドＤＱ０，ＤＱ１，ＤＱ２，...，ＤＱｎのうち、説明の便宜上、ＤＱ０パッドを例として説明する。通常、ＤＱ０パッドのＯＤＴ装置１３０内のプルアップ抵抗部１３１〜１３７のそれぞれがキャリブレーション回路１１０内の図２のプルアップ抵抗部１１６または１１８と同一に構成され、ＯＤＴ装置１３０内のプルダウン抵抗部１４１〜１４７がキャリブレーション回路１１０内のプルダウン抵抗部１２２と同一に構成される。これにより、プルアップキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞に応答して、一つのプルアップ抵抗部１３１の抵抗値は、２４０Ωであり、プルダウンキャリブレーションコードＺＱｂｉｔｎ＜ｍ−１：０＞に応答して、一つのプルダウン抵抗部１４１の抵抗値は、２４０Ωとなり、一対のプルアップ抵抗部１３１とプルダウン抵抗部１４１とで構成されるＯＤＴ装置１３０の実効抵抗値は、１２０Ωとなる。一対のプルアップ抵抗部１３１とプルダウン抵抗部１４１とを実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０と定義すれば、ＤＱ０パッドは、図６に示したように、７個の実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０に連結される。
【００２２】
図６は、ＤＱ０パッドに連結される出力ドライバを説明する図面である。図６を参照すれば、出力ドライバ６００は、制御信号ＤＯＰ，ＤＯＮ，ＣＴＲＬに応答して、各ＯＤＴ部Ｍ１２０の使用如何を決定する制御部６１０と、ＤＱ０パッドに連結されるＯＤＴ装置１３０とを備える。
制御部６１０でイネーブルされるビット数によってターンオンされる実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の数が決定される。制御部６１０で１ビットのみがイネーブルされれば、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の１個がターンオンされる。これにより、ＤＱ０パッドのＯＤＴ装置１３０の抵抗値は、１２０Ωとなる。制御部６１０で２ビットがイネーブルされれば、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の２個がターンオンされて並列連結構造を有するため、ＤＱ０パッドのＯＤＴ装置１３０の抵抗値は、６０Ωとなる。制御部６１０で３ビットがイネーブルされれば、ＤＱ０パッドのＯＤＴ装置１３０の抵抗値は、４０Ωとなり、４ビットがイネーブルされれば、ＤＱ０パッドのＯＤＴ装置１３０の抵抗値は、３０Ωとなり、６ビットがイネーブルされれば、ＤＱ０パッドのＯＤＴ装置１３０の抵抗値は、２０Ωとなる。
【００２３】
すなわち、出力ドライバ６００は、キャリブレーション回路１１０で生成されたキャリブレーションコードＺＱｂｉｔＰ＜Ｍ−１：０＞，ＺＱｂｉｔｎ＜Ｍ−１：０＞によって具現される実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０を選択的にターンオンさせて、半導体装置が適用されるシステムによって、ターミネーション抵抗値を異なって設定できる。ＤＱ０パッドのターミネーション抵抗値は、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωを有しうる。残りの複数のデータ入出力パッドＤＱ１，ＤＱ２，...，ＤＱＮにも同一に適用され、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値は、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωを有しうる。これは、ＤＤＲ３ ＳＤＲＡＭのＯＤＴ規定で定義されている。一方、半導体装置１００（図１）の動作上消耗される電流を減らすための一つの方法として、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値の最大値１２０Ωより大きい抵抗値を有するように設定できる。
【００２４】
一方、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮには、出力ドライバ６００と共に入力バッファ(図示せず)が連結される。データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮにデータを受信する場合、出力ドライバ６００のサイズがデータ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮの入力キャパシタンスとして作用する。入力キャパシタンスは、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮに入力されるデータのシグナリング特性に悪い影響を及ぼす。半導体製造工程の発達によって、出力ドライバ６００のサイズが縮小されてデータ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮの入力キャパシタンスも小さくなる。これにより、シグナリング特性が良くなるため、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値を大きくできる。
【００２５】
図７Ａは、本発明の第１実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。図７Ａを参照すれば、ＤＱ０パッドには、複数の実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０が連結され、読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、各ＯＤＴ部Ｍ２４０の使用如何を決定する制御部７１０を備える。実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０は、図３のプルアップ抵抗部１１６の抵抗値を２倍に大きくし、図４のプルダウン抵抗部１２２の抵抗値を２倍に大きくして具現できる。図７Ｂないし図７Ｅは、例示的に、図３の複数のＰＭＯＳトランジスタ３００〜３０３と抵抗Ｒ０〜Ｒ３とのうちで、第１ ＰＭＯＳトランジスタ３００と第１抵抗Ｒ０との抵抗値を変更させる例を示す図面である。
【００２６】
図７Ｂは、第１プルアップキャリブレーションコードＺＱｂｉｔｐ＜０＞に連結される第１ ＰＭＯＳトランジスタ３００が幅Ｗを有する４個のゲートフィンガーで構成されて１倍のオン抵抗値Ｒｏｎを有し、第１抵抗Ｒ０は、Ｌ１長とＬ２幅とで具現されて１倍の抵抗値を有するレイアウトを示す。図７Ｃは、図７Ｂと比較して、第１ ＰＭＯＳトランジスタ３００のゲート幅Ｗを有するフィンガーの数を２個に減らして２倍のオン抵抗値Ｒｏｎを有させ、第１抵抗Ｒ０の長さを２＊Ｌ１長に増やして２倍の抵抗値を有するように具現する。図７Ｄは、図７Ｂと比較して、第１ ＰＭＯＳトランジスタ３００の４個のゲートフィンガーのゲート幅をＷ/２に減らして２倍のオン抵抗値Ｒｏｎを有させ、第１抵抗Ｒ０の長さを２＊Ｌ１長に増やして２倍の抵抗値を有するように具現する。図７Ｅは、図７Ｂと比較して、第１ ＰＭＯＳトランジスタ３００の４個のゲートフィンガーのゲート幅をＷ/２に減らして２倍のオン抵抗値Ｒｏｎを有させ、第１抵抗Ｒ０の幅をＬ２/２に減らして２倍の抵抗値を有するように具現する。図７Ｃないし図７Ｅに示したように、第１ ＰＭＯＳトランジスタ３００と第１抵抗Ｒ０との抵抗値を大きくするためのレイアウトは、図７Ｂのレイアウトに比べて、小さな面積を占めることがわかる。これらに基づいて、実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０を具現するために、図３のプルアップ抵抗部１１６の抵抗値を２倍に大きくして、図４のプルダウン抵抗部１２２の抵抗値を２倍に大きくしても、実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０のレイアウト面積は、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０のレイアウト面積より小さい。
【００２７】
図７Ａに戻って、実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０は、図６の実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の数の２倍である１４個で構成される。読出制御信号ＤＯＰ，ＤＯＮは、半導体装置の内部回路から発生する信号であり、ＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬは、半導体装置の外部から印加されるＯＤＴ信号ＯＤＴ、モードレジスタＭＲＳに設定されたＯＤＴ制御アドレス信号、例えば、Ａ９、Ａ６、Ａ２信号、そして、ユーザの意図によって設定されるＯＤＴ電流減少信号の組合わせによって発生する信号である。ＯＤＴ電流減少信号は、ＯＤＴ制御アドレス信号のように、モードレジスタＭＲＳに設定され、ヒューズ切断方式で設定されることもある。
【００２８】
読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、制御部７１０でイネーブルされるビット数が発生し、イネーブルされるビット数によってターンオンされる実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の数が決定される。制御部７１０で１ビットのみがイネーブルされれば、実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の１個がターンオンされる。これにより、ＤＱ０パッドのターミネーション抵抗値は、２４０Ωとなる。これは、たとえ、ＺＱキャリブレーション動作によって実効抵抗値１２０Ωにキャリブレーションされたとしても、半導体装置の動作上消耗される電流を減らすためのユーザの意図によって、ターミネーション抵抗値を２４０Ωに大きくすることを示す。
【００２９】
制御部６１０で２ビットがイネーブルされれば、実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の２個がターンオンされて、ＤＱ０パッドのターミネーション抵抗値は、１２０Ωとなる。これは、ＺＱキャリブレーションの目的に符合して、実効抵抗値１２０Ωにキャリブレーションされた結果によって、ターミネーション抵抗値がＰＶＴの変化に関係なく、１２０Ωに一定に維持されることを示す。
そして、半導体装置が適用されるシステムによって、ターミネーション抵抗値を異なって設定する場合、制御部６１０で４ビットがイネーブルされれば、ＤＱ０パッドのターミネーション抵抗値は、６０Ωとなり、６ビットがイネーブルされれば、ＤＱ０パッドのターミネーション抵抗値は、４０Ωとなり、８ビットがイネーブルされれば、ターミネーション抵抗値は、３０Ωとなり、１２ビットがイネーブルされれば、ターミネーション抵抗値は、２０Ωとなる。本実施形態では、ＤＱ０パッドを例示的に説明したが、残りの複数のデータ入出力パッドＤＱ１，ＤＱ２，...，ＤＱＮにも同一に適用される。これにより、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値は、２４０Ω、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωを有しうる。
【００３０】
図８は、本発明の第２実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。図８を参照すれば、ＤＱ０パッドには、複数の実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０が連結され、読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、各ＯＤＴ部Ｍ３６０の使用如何を決定する制御部７１０を備える。実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０は、図７Ｃないし図７Ｅに示したように、図３のプルアップ抵抗部１１６及び図４のプルダウン抵抗部１２２内のトランジスタ３００〜３０３，４００〜４０３の幅を１/３に減らして、抵抗Ｒ０〜Ｒ１の抵抗値を３倍に大きくして具現できる。実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０は、図６の実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の数の３倍である２１個で構成される。
【００３１】
読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、制御部８１０でイネーブルされるビット数が発生し、イネーブルされるビット数によってターンオンされる実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０の数が決定される。制御部７１０で１ビットのみがイネーブルされれば、実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０の１個がターンオンされる。これにより、ＤＱ０パッドのターミネーション抵抗値は、３６０Ωとなる。制御部８１０で２ビットがイネーブルされれば、実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０の２個がターンオンされ、ＤＱ０パッドのターミネーション抵抗値は、１８０Ωとなる。これらは、たとえＺＱキャリブレーション動作によって実効抵抗値１２０Ωにキャリブレーションされたとしても、半導体装置の動作上消耗される電流を減らすためのユーザの意図によって、ターミネーション抵抗値を３６０Ωまたは１８０Ωに大きくすることを示す。
【００３２】
制御部８１０で３ビットがイネーブルされれば、実効抵抗値３６０ΩのＯＤＴ部Ｍ３６０の３個がターンオンされ、ＤＱ０パッドのターミネーション抵抗値は、１２０Ωとなる。これは、ＺＱキャリブレーションの目的に符合して実効抵抗値１２０Ωにキャリブレーションされた結果によって、ターミネーション抵抗値がＰＶＴの変化に関係なく、１２０Ωに一定に維持されることを示す。そして、半導体装置が適用されるシステムによってターミネーション抵抗値を異なって設定する場合、制御部６１０で６ビットがイネーブルされれば、ＤＱ０パッドのターミネーション抵抗値は、６０Ωとなり、９ビットがイネーブルされれば、ＤＱ０パッドのターミネーション抵抗値は、４０Ωとなり、１２ビットがイネーブルされれば、ターミネーション抵抗値は、３０Ωとなり、１８ビットがイネーブルされれば、ターミネーション抵抗値は、２０Ωとなる。
【００３３】
本実施形態では、ＤＱ０パッドを例示的に説明したが、残りの複数のデータ入出力パッドＤＱ１，ＤＱ２，...，ＤＱＮにも同一に適用される。これにより、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値は、３６０Ω、１８０Ω、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωを有しうる。
【００３４】
図９Ａは、本発明の第３実施形態によるＯＤＴ構造を有するデータ入出力パッドを説明する図面である。図９Ａを参照すれば、ＤＱ０パッドには、複数の実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０と少なくとも２個の実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０とが連結され、読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、各ＯＤＴ部Ｍ１２０，Ｍ２４０の使用如何を決定する制御部９１０を備える。
【００３５】
読出制御信号ＤＯＰ，ＤＯＮとＯＤＴ制御信号ＯＤＴ＿ＣＴＲＬとに応答して、制御部９１０で実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の１個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、２４０Ωとなる。制御部９１０で実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の２個をターンオンさせるか、または実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の１個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、１２０Ωとなる。制御部９１０で実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の２個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、６０Ωとなり、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の３個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、４０Ωとなり、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の４個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、３０Ωとなり、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の６個をターンオンさせれば、ＤＱ０パッドのターミネーション抵抗値は、２０Ωとなる。
【００３６】
本実施形態では、ＤＱ０パッドを例示的に説明したが、残りの複数のデータ入出力パッドＤＱ１，ＤＱ２，...，ＤＱＮにも同一に適用される。これにより、データ入出力パッドＤＱ０，ＤＱ１，...，ＤＱＮのターミネーション抵抗値は、図７Ａの実施形態のように、２４０Ω、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωを有しうる。本実施形態は、図７Ａの実施形態と比較して、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０の面積より大きい面積を占める実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の数を減らすことによって、半導体装置のレイアウト面積を減らす利点がある。
【００３７】
図９Ａは、ＤＱ０パッドに複数の実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０と少なくとも２個の実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０とが連結される例について説明している。実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０は、図７Ｃないし図７Ｅの図面を利用して、図３のプルアップ抵抗部１１６の抵抗値を２倍に大きくし、図４のプルダウン抵抗部１２２の抵抗値を２倍に大きくして具現できる。一方、図９Ａで、少なくとも２個の実効抵抗値２４０ΩのＯＤＴ部Ｍ２４０の代りに、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０より大きい実効抵抗値を有するＯＤＴ部を利用できる。
【００３８】
１２０Ωより大きい実効抵抗値を有するＯＤＴ部は、図３のプルアップ抵抗部１１６の抵抗値より大きい抵抗値を有させ、図４のプルダウン抵抗部１２２の抵抗値より大きい抵抗値を有させて具現できる。図９Ｂないし図９Ｄは、例示的に、図３の複数のＰＭＯＳトランジスタ３００〜３０３及び抵抗Ｒ０〜Ｒ３のうちから、第１ ＰＭＯＳトランジスタ３００及び第１抵抗Ｒ０の抵抗値を変更させる例を示す図面であるが、前述した図７Ｂのレイアウトを基準に説明される。
【００３９】
図９Ｂは、図７Ｂと比較して、第１ ＰＭＯＳトランジスタ３００の４個のゲートフィンガーのゲート幅Ｗをそのまま置き、第１抵抗Ｒ０の長さＬをＬ１より長くして、第１抵抗Ｒ０の抵抗値を大きくする。図９Ｃは、図７Ｂと比較して、第１ ＰＭＯＳトランジスタ３００のゲート幅Ｗを有するフィンガーの数を１個減らして、第１ ＰＭＯＳトランジスタ３００のオン抵抗値Ｒｏｎを大きくし、第１抵抗Ｒ０のＬ１長とＬ２幅とをそのまま置く。図９Ｄは、第１ ＰＭＯＳトランジスタ３００のゲート幅Ｗを有するフィンガーの数を１個減らして、第１ ＰＭＯＳトランジスタ３００のオン抵抗値Ｒｏｎを大きくし、第１抵抗Ｒ０の長さＬをＬ１より長くして、第１抵抗Ｒ０の抵抗値を大きくする。図９Ｂないし図９Ｄで、第１ ＰＭＯＳトランジスタ３００のゲート厚を厚くすることで、第１ ＰＭＯＳトランジスタ３００のオン抵抗値Ｒｏｎを大きくすることもできる。図９Ｂないし図９Ｄで示したように、第１ ＰＭＯＳトランジスタ３００及び第１抵抗Ｒ０の抵抗値を大きくするためのレイアウトは、図７Ｂのレイアウトに比べて、小さな面積を占めることが分かる。これらに基づいて、１２０Ωより大きい実効抵抗値を有するＯＤＴ部を具現するために、図３のプルアップ抵抗部１１６の抵抗値より大きい抵抗値を有するように、そして、図４のプルダウン抵抗部１２２の抵抗値より大きい抵抗値を有するように具現しても、１２０Ωより大きい実効抵抗値を有するＯＤＴ部のレイアウト面積は、実効抵抗値１２０ΩのＯＤＴ部Ｍ１２０のレイアウト面積より小さい。
【００４０】
前述した図７Ａ、図８及び図９ＡのＯＤＴ構造は、図１のキャリブレーション回路１１０内の第１プルアップ抵抗部１１６の抵抗値が、外部抵抗１０の抵抗値２４０Ωと同一になるようにキャリブレーションされたため、ＺＱピン１１２の抵抗値が外部抵抗１０の１/２抵抗値である１２０Ωである。キャリブレーション回路１１０は、ＰＶＴ変動によって変化されるキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞，ＺＱｂｉｔｎ＜ｍ−１：０＞)を提供するが、ＰＶＴ変動に微細にキャリブレーションするために、外部抵抗１０の抵抗値２４０Ωの２倍である４８０Ω抵抗値を有する第１プルアップ抵抗部１１６の２個を並列連結する構造に具現できる。４８０Ωの第１プルアップ抵抗部１１６は、図３の第１プルアップ抵抗部１１６内のトランジスタ３００〜３０３の幅を１/２に減らし、抵抗Ｒ０〜Ｒ１の抵抗値を２倍に大きくして具現できる。そして、キャリブレーション回路１１０は、４８０Ω抵抗値を有する第２プルアップ抵抗部１１８の２個を並列連結し、４８０Ω抵抗値を有するプルダウン抵抗部１２２の２個を並列連結する構造を有しうる。これにより、キャリブレーション回路１１０は、ＰＶＴ変動に対して、第１プルアップ抵抗部１１６、第２プルアップ抵抗部１１８、及びプルダウン抵抗部１２２を流れる電流を微細に調節して、キャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞，ＺＱｂｉｔｎ＜ｍ−１：０＞を提供できる。
【００４１】
図１０Ａは、ＰＶＴ変動によってさらに微細にキャリブレーションするキャリブレーション回路を説明する図面である。図１０Ａを参照すれば、キャリブレーション回路１１０ａは、図１のキャリブレーション回路１１０と比較して、外部抵抗１０の抵抗値２４０ΩのＮ倍(Ｎは、２以上の自然数)抵抗値を有する抵抗部ＰＵ＿Ｒ１〜ＰＵ＿ＲＮがＮ個並列連結される第１プルアップ抵抗部１１６ａ、第２プルアップ抵抗部１１８ａ、及び外部抵抗１０の抵抗値２４０ΩのＮ倍(Ｎは、２以上の自然数)抵抗値を有する抵抗部ＰＤ＿Ｒ１〜ＰＤ＿ＲＮがＮ個並列連結されるプルダウン抵抗部１２２ａを備える。
【００４２】
キャリブレーション回路１１０ａは、第１プルアップ抵抗部１１６ａ、第２プルアップ抵抗部１１８ａ、及びプルダウン抵抗部１２２ａの抵抗値を外部抵抗１０の抵抗値より大きい値に多様に具現できる。図１０Ｂないし図１０Ｅは、例示的に、図３の第１プルアップ抵抗部１１６、第２プルアップ抵抗部１１８内の複数のＰＭＯＳトランジスタ３００〜３０３及び複数の抵抗Ｒ０〜Ｒ３の抵抗値を変更させる例を示す図面である。
【００４３】
図１０Ｂは、第１プルアップキャリブレーションコードＺＱｂｉｔｐ＜０＞に連結される第１ ＰＭＯＳトランジスタ３００が幅Ｗを有する４個のゲートフィンガーで構成されて１倍のオン抵抗値Ｒｏｎを有し、第１抵抗Ｒ０は、Ｌ１長とＬ２幅とで具現されて、１倍の抵抗値を有し、第２プルアップキャリブレーションコードＺＱｂｉｔｐ＜１＞に連結される第２ ＰＭＯＳトランジスタ３０１が幅Ｗを有する２個のゲートフィンガーで構成されて、２倍のオン抵抗値Ｒｏｎを有し、第２抵抗Ｒ１は、Ｌ１長とＬ２幅とで具現されて、１倍の抵抗値を有し、第３プルアップキャリブレーションコードＺＱｂｉｔｐ＜２＞に連結される第３ ＰＭＯＳトランジスタ３０２が幅Ｗを有する１個のゲートフィンガーで構成されて、４倍のオン抵抗値Ｒｏｎを有し、第３抵抗Ｒ２は、第１抵抗Ｒ０の幅をＬ２/２に減らして２倍の抵抗値を有するように具現する。図１０Ｃは、図１０Ｂと比較して、第２抵抗Ｒ１は、第１抵抗Ｒ０の幅をＬ２/２に減らして２倍の抵抗値を有し、第３抵抗Ｒ２は、第１抵抗Ｒ０の幅をＬ２/４に減らして４倍の抵抗値を有するように具現する。図１０Ｄは、図１０Ｂと比較して、第１抵抗Ｒ０は、その幅をＬ２/２に減らして２倍の抵抗値を有するように具現する。図１０Ｅは、図１０Ｂと比較して、第１ ＰＭＯＳトランジスタ３００のゲート幅Ｗを有するフィンガーの数を１個減らして、第１ ＰＭＯＳトランジスタ３００のオン抵抗値Ｒｏｎを大きく具現する。
【００４４】
キャリブレーション回路１１０ａ内の第１比較部１１４と第２比較部１２０とは、図２と同一であるので、説明の重複を避けるために、ここで具体的な説明は省略する。キャリブレーション回路１１０ａは、ＰＶＴ変動に対して、第１プルアップ抵抗部１１６ａ、第２プルアップ抵抗部１１８ａ、及びプルダウン抵抗部１２２ａを流れる電流をさらに微細に調節してキャリブレーションコードＺＱｂｉｔｐ＜ｍ−１：０＞，ＺＱｂｉｔｎ＜ｍ−１：０＞を提供できる。
【００４５】
図１１は、本発明のＯＤＴ構造を有する半導体装置を備えるメモリチップを採用するメモリモジュールを説明する図面である。メモリモジュール１１００は、図７Ａないし図９ＤのＯＤＴ構造及び図１及び図１０Ａないし図１０Ｅのキャリブレーション回路を有する半導体装置１００を備えるメモリチップ１１０１〜１１０４を備える。メモリモジュール１１００は、印刷回路基板(ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ)１１１０の一面に配列された４個のメモリチップ１１０１〜１１０４を有するＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ)である。ＳＩＭＭ内のこのようなメモリチップの数は、典型的に、３ないし９ほどと多様である。印刷回路基板１１１０は、一側長手エッジに沿ってコンピュータマザーボード上のメモリソケットに差し込まれるように、エッジコネクター１１２０を有する。図示していないが、ワイヤリングパターンが印刷回路基板１１１０上に形成されており、エッジコネクター１１２０を構成するターミナルまたはリードがメモリチップ１１０１〜１１０４と連結される。メモリチップ１１０１〜１１０４は、メモリ密集度（ｄｅｎｓｉｔｙ）を２倍にするために、図１２のＤＤＰ(Ｄｕａｌ Ｄｉｅ Ｐａｃｋａｇｅ)や図１３のＴＳＶ(Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ)パッケージング技術を利用して、２個の半導体装置１００ａ，１００ｂが積層された構造を有しうる。本実施形態では、２個の半導体装置１００ａ，１００ｂが積層される構造について説明しているが、これに限定されず、それ以上の複数の半導体装置が積層された構造にも適用されうる。
【００４６】
図１４は、本発明のＯＤＴ構造を有する半導体装置で具現されるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を使用するプロセッサー基盤のシステムを説明するブロックダイヤグラムである。すなわち、ＲＡＭ １４１２は、図７Ａないし図９ＤのＯＤＴ構造と図１及び図１０Ａないし図１０Ｅのキャリブレーション回路とを利用する。プロセッサー基盤のシステムは、コンピュータシステム、プロセッサー制御システムまたはプロセッサーと関連したメモリを採用する他のシステムでありうる。システム１４０４は、バス１４１１上にＲＡＭ １４１２及びＩ/Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置１４０８，１４１０と通信するマイクロプロセッサーのようなＣＰＵ １４０５を備える。システム１４０４は、ＲＯＭ １４１４を備え、バス１４１１上にＣＰＵ １４０５と通信するＣＤ ＲＯＭドライバ１４０９の周辺装置を備える。
【００４７】
本実施形態では、本発明のＯＤＴ構造を有する半導体装置がＲＡＭ １４１２で具現されることについて記述しているが、半導体装置は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＲＤＲＡＭ（Ｒａｍｂｕｓ ＤＲＡＭ）、ＶＲＡＭ（Ｖｉｄｅｏ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｅｒａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）のうちいずれか一つのメモリ装置として多様に具現されもするのである。本発明は、図面に示された一実施形態を参照して説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４８】
本発明は、メモリ関連の技術分野に好適に適用可能である。
【符号の説明】
【００４９】
１０    外部抵抗
１００    半導体装置
１１０    キャリブレーション回路
１１２    ＺＱピン
１１４    第１比較部
１１６    第１プルアップ抵抗部
１１８    第２プルアップ抵抗部
１２０    第２比較部
１２２    プルダウン抵抗部
１３０，１５０    ＯＤＴ装置
Ｍ１２０    ＯＤＴ部
ＤＱ０，ＤＱ１，…，ＤＱＮ    データ入出力パッド
Ｖｒｅｆ    基準電圧
ＶＤＤ  電源電圧
ＺＱ＿Ｎ    第１ノード
【図１】
2011103638.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2011103638.tif 000009
【図７Ｂ】
2011103638.tif 000010
【図７Ｃ】
2011103638.tif 000011
【図７Ｄ】
2011103638.tif 000012
【図７Ｅ】
2011103638.tif 000013
【図８】
2011103638.tif 000014
【図９Ａ】
2011103638.tif 000015
【図９Ｂ】
2011103638.tif 000016
【図９Ｃ】
2011103638.tif 000017
【図９Ｄ】
2011103638.tif 000018
【図１０Ａ】
2011103638.tif 000019
【図１０Ｂ】
2011103638.tif 000020
【図１０Ｃ】
2011103638.tif 000021
【図１０Ｄ】
2011103638.tif 000022
【図１０Ｅ】
2011103638.tif 000023
【図１１】
2011103638.tif 000024
【図１２】
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【図１３】
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【図１４】
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