(57)【要約】【課題】不揮発性半導体メモリの保持特性の悪化を抑制しつつ、消去動作に要する時間を短縮する。【解決手段】（ａ）メモリセルアレイのデータ消去対象領域に消去パルスを印加するステップと、（ｂ）データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定するステップと、（ｃ）ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定するステップとを具備する方法で、不揮発性半導体メモリの消去動作を実行する。（ｂ）ステップは、消去パルスの印加が行われた印加期間が経過した後、待機状態に移行する前に閾値電圧が消去レベルに達したか否かを判定する。（ｃ）ステップは、閾値電圧が消去レベルに達していないとき、データ消去対象領域に新たな消去パルスを印加するステップと、閾値電圧が消去レベルに達しているとき、新たな消去パルスの印加を禁止するステップとを含む。【選択図】図６
2011181124.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）メモリセルアレイのデータ消去対象領域に消去パルスを印加するステップと、
（ｂ）前記データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定してベリファイ結果を出力するステップと、
（ｃ）前記ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定するステップと、
（ｄ）待機命令に応答して、前記消去電圧を印加しない待機時間の計測を行うステップと
を具備し、
前記（ｂ）ステップは、
前記消去パルスの印加が行われた印加期間が経過した後、前記待機状態に移行する前に前記閾値電圧が消去レベルに達したか否かを判定するステップを含み、
前記（ｃ）ステップは、
前記閾値電圧が前記消去レベルに達していないとき、
前記データ消去対象領域に前記新たな消去パルスを印加するように指示するステップと、
前記閾値電圧が前記消去レベルに達しているとき、
前記新たな消去パルスの印加を禁止するように指示しつつ、前記待機命令を供給するステップと
を含む
不揮発性半導体メモリの動作方法。
【請求項２】
請求項１に記載の不揮発性半導体メモリの動作方法において、さらに、
（ｅ）前記待機時間が経過した後に、前記消去対象領域の前記閾値電圧が前記消去レベルを維持しているか否かを判定する待機後ベリファイを実行するステップと、
（ｆ）前記待機後ベリファイを実行した結果、前記閾値電圧が前記消去レベルを維持していないとき、新たな消去パルスを前記データ消去対象領域に、一定期間継続して印加するステップと、
（ｇ）前記新たな消去パルスの印加が経過した後に前記消去後ベリファイを実行するステップと
を具備する
不揮発性半導体メモリの動作方法。
【請求項３】
請求項２に記載の不揮発性半導体メモリの動作方法において、さらに、
（ｈ）前記新たな消去後ベリファイを実行した結果、前記閾値電圧が前記消去レベルを維持しているとき、新たな待機時間の間、前記消去パルスの印加を停止させるステップと、
（ｉ）前記新たな待機時間が経過した後に、前記待機後ベリファイを実行するステップと
を具備する
不揮発性半導体メモリの動作方法。
【請求項４】
請求項３に記載の不揮発性半導体メモリの動作方法において、
前記（ｃ）ステップは、
前記閾値電圧が前記消去レベルに達していることに応答して、前記待機時間の計測開始を指示するステップを含み、
前記（ｅ）ステップは、
前記待機時間が経過したことに応答して供給される待機解除命令を受け取るステップと、
前記待機解除命令に応答して、前記待機後ベリファイを実行するステップと
を含む
不揮発性半導体メモリの動作方法。
【請求項５】
請求項１から４のいずれか１項に記載の不揮発性半導体メモリの動作方法において、
前記メモリセルアレイが、第１メモリセルアレイと第２メモリセルアレイとを含むとき、
前記（ａ）ステップは、
前記第１メモリセルアレイに保持されているデータを消去するための消去パルスを、一定期間継続して印加する第１消去ステップと、
前記第２メモリセルアレイに保持されているデータを消去するための消去パルスを、一定期間継続して印加する第２消去ステップと
を含み、
前記（ｂ）ステップは、
前記第１消去ステップを実行した直後に前記第１メモリセルアレイのデータが消去されたか否かを判定する第１消去後ベリファイステップと、
前記第２消去ステップを実行した直後に前記第２メモリセルアレイのデータが消去されたか否かを判定する第２消去後ベリファイステップと
を含み、
前記第１消去後ベリファイステップが実行される時間と前記第２消去後ベリファイステップが実行される時間とが異なる
不揮発性半導体メモリの動作方法。
【請求項６】
メモリセルアレイのデータ消去対象領域に消去パルスを印加するドライバ回路と、
前記データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定してベリファイ結果を出力するベリファイ回路と、
前記ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定する制御回路と、
前記制御回路からの待機命令に応答して、前記消去電圧を印加しない待機時間の計測を行うウェイト回路と
を具備し、
前記ベリファイ回路は、
前記消去パルスの印加が行われた印加期間が経過した後、前記待機状態に移行する前に前記閾値電圧が消去レベルに達したか否かを判定し、
前記制御回路は、
前記閾値電圧が前記消去レベルに達していないとき、
前記データ消去対象領域に前記新たな消去パルスを印加するように前記ドライバ回路に指示し、
前記閾値電圧が前記消去レベルに達しているとき、
前記ドライバ回路に、前記新たな消去パルスの印加を禁止するように指示しつつ、
前記ウェイト回路に、前記待機命令を供給する
不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置において、
前記ウェイト回路は、
前記待機時間が経過したときに、前記制御回路に待機解除命令を供給し、
前記制御回路は、
前記待機解除命令に応答して、前記ベリファイ回路に待機後ベリファイ実行命令を供給し、
前記ベリファイ回路は、
前記待機後ベリファイ命令に応答して、前記データ消去対象領域の前記閾値電圧が前記消去レベルを維持しているか否かの判定を実行して新たなベリファイ結果を出力する
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記制御回路は、
書き込みレベルから消去レベルまでの遷移が、複数回の消去パルスの印加で実現するように、前記印加期間を特定する
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の動作方法に関する。
【背景技術】
【０００２】
データの消去・書き込み・読み出しを自由に行なうことができ、電源を切っても記憶した情報が消えない半導体メモリ（以下、不揮発性半導体記憶装置と記載する）が様々な電子機器に搭載されている。そのような電子機器に対する小型化・軽量化の要求や、高機能化・高性能化の要求に伴って、チップ面積の増大を抑制しつつ、たくさんの情報を記憶できる不揮発性半導体記憶装置が求められてきている。
【０００３】
そのような不揮発性半導体記憶装置として、絶縁膜中に備えられた電荷蓄積層へのトラップを利用する不揮発性半導体記憶装置（以下、電荷蓄積層型記憶装置と記載する）が知られている。電荷蓄積層型記憶装置の一例として、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルを用いたＭＯＮＯＳ型不揮発性半導体記憶装置が知られている。
【０００４】
ＭＯＮＯＳセルを有するＭＯＮＯＳ型不揮発性半導体記憶装置は、車載器などの高い信頼性が要求される電子機器にも搭載されるようになってきている。ＭＯＮＯＳ型不揮発性半導体記憶装置に対するデータ保持特性に対し、高い信頼性が要求されてきている。データ保持特性のマージンを十分に得るためには、書き込みレベルと消去レベルとを正確に作り出して、データ保持特性を保証する必要がある。そのためには、電荷を電荷蓄積層にトラップするＭＯＮＯＳセルにおいて、電子と正孔との再配置、再結合に起因して消去レベルで発生する初期変動を抑止する必要がある。
【０００５】
上述のようなＭＯＮＯＳ型不揮発性半導体記憶装置においては、書き込み、消去動作での閾値のレベルを目標の設定電位にするため、いわゆる“ベリファイ動作”が、広く用いられている。ベリファイ動作は、書き込みや消去をする時に、その書き込みや消去のパルスの印加の動作を実行した後、閾値のレベルを確認し、目標の設定電位に達するように、書き込み消去のパルス印加の動作を繰り返し行えるようにするものである。正孔注入を行うセルにおいても、十分な消去状態を作り出すため、消去パルスを印加した後、消去状態の確認をするための消去ベリファイ動作に関する技術が知られている（例えば、特許文献１参照。）。
【０００６】
図１Ａ、図１Ｂは、特許文献１（特開２００８−２９３６３５号公報）に記載された技術における消去ループを示す図である。図１Ａ、図１Ｂに示されているように、消去ループは、一つあるいはそれ以上の消去単位ループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図１Ａ、図１Ｂに示すように、各単位消去ループＬｏｏｐｉは、消去動作Ｐ１、時間遅延動作Ｐ２、ベリファイ読み出し動作Ｐ３を含むことができる。時間遅延動作Ｐ２は、消去動作Ｐ１とベリファイ読み出し動作Ｐ３との間である。時間遅延動作Ｐ２は、電荷トラップ層で電荷が再分配、再結合するように時間マージンを許容する。時間遅延動作Ｐ２の間にプログラムセルのしきい電圧（Ｖｔｈ）は変更することができる。
【０００７】
特許文献１に記載の技術では、消去動作後に電荷トラップ層で電荷が再分配または再結合するように時間遅延動作させ、その後にベリファイ読み出し動作をすることで、動作特性が向上した消去方法を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２９３６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の技術では、消去動作Ｐ１、時間遅延動作Ｐ２、及びベリファイ読み出し動作Ｐ３が、単位消去ループとなり、この単位で実行されている。このとき、消去セルの状態を安定化させる時間遅延動作Ｐ２が、消去動作Ｐ１とベリファイ読み出し動作Ｐ３との間で実行されている。特許文献１に記載の技術において、消去レベルを正確につくり、かつ、保持特性を悪化させる要因となる過消去を防ぐためには、細かい単位での消去動作を複数回実行することが必要となる。
【００１０】
しかしながら、リトライが発生し、消去動作Ｐ１、時間遅延動作Ｐ２、及びベリファイ読み出し動作Ｐ３での単位消去ループを複数回実行した場合、その消去が完了するまでに長い時間がかかってしまうことがある。
【００１１】
本発明が解決しようとする課題は、不揮発性半導体メモリの保持特性の悪化を抑制しつつ、消去動作に要する時間を短縮することができる技術を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
上記の課題を解決するために、
（ａ）メモリセルアレイのデータ消去対象領域に消去パルスを印加するステップと、
（ｂ）データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定してベリファイ結果を出力するステップと、
（ｃ）ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定するステップと、
（ｄ）待機命令に応答して、消去電圧を印加しない待機時間の計測を行うステップとを具備する方法で、不揮発性半導体メモリの消去動作を実行する。
（ｂ）ステップは、消去パルスの印加が行われた印加期間が経過した後、待機状態に移行する前に閾値電圧が消去レベルに達したか否かを判定するステップを含む。また、（ｃ）ステップは、閾値電圧が消去レベルに達していないとき、データ消去対象領域に新たな消去パルスを印加するように指示するステップと、閾値電圧が消去レベルに達しているとき、新たな消去パルスの印加を禁止するように指示しつつ、待機命令を供給するステップとを含む。
【００１４】
上述のような、消去動作を実現するために、メモリセルアレイ（２）のデータ消去対象領域に消去パルスを印加するドライバ回路（８）と、データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定してベリファイ結果を出力するベリファイ回路（６）と、ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定する制御回路（５）と、制御回路（５）からの待機命令に応答して、消去電圧を印加しない待機時間の計測を行うウェイト回路（４）とを具備する不揮発性半導体記憶装置（１）を構成している。
ここにおいて、ベリファイ回路（６）は、消去パルスの印加が行われた印加期間が経過した後、待機状態に移行する前に閾値電圧が目標の消去レベルに達したか否かを判定する。制御回路（５）は、閾値電圧が目標の消去レベルに達していないとき、データ消去対象領域に新たな消去パルスを印加するようにドライバ回路（８）に指示する。また、閾値電圧が目標の消去レベルに達しているとき、ドライバ回路（８）に、新たな消去パルスの印加を禁止するように指示しつつ、ウェイト回路（４）に、待機命令を供給する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、不揮発性半導体メモリの保持特性の悪化を抑制しつつ、消去動作に要する時間を短縮することが可能となる。
【図面の簡単な説明】
【００１６】
【図１Ａ】図１Ａは、従来の技術における消去ループを示す図である。
【図１Ｂ】図１Ｂは、従来の技術における消去ループを示す図である。
【図２】図２は、不揮発性半導体記憶装置１の構成を例示するブロック図である。
【図３Ａ】図３Ａは、不揮発性メモリセルの構成と消去動作時の電圧配置を例示する図である。
【図３Ｂ】図３Ｂは、消去動作を例示するタイミングチャートである。
【図３Ｃ】図３Ｃは、消去動作を概念的に例示する図である。
【図４Ａ】図４Ａは、不揮発性メモリセルの構成と書き込み動作時の電圧配置を例示する図である。
【図４Ｂ】図４Ｂは、書き込み動作を概念的に例示する図である。
【図５】図５は、不揮発性メモリセルの構成と読み出し動作時の電圧配置を例示する図である。
【図６】図６は、不揮発性半導体記憶装置１の消去動作を例示するフローチャートである。
【図７】図７は、各信号の波形を例示するタイミングチャートである。
【図８】図８は、消去動作の実行開始から消去終了までの閾値Ｖｔの遷移を概念的に例示する図である。
【図９】図９は、初期変動部分を拡大した図である。
【図１０】図１０は、従来の技術と本実施形態の技術とを比較するための参考図である。
【図１１】図１１は、第２実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。
【図１２】図１２は、第２実施形態の動作を例示するフローチャートである。
【図１３】図１３は、第２実施形態の動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００１７】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図２は、本実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。本実施形態の不揮発性半導体記憶装置１は、メモリ部２と、アドレス回路３と、ウェイト回路４と、制御回路５と、ベリファイ回路６とを備えている。
【００１９】
メモリ部２は、書き込まれたデータの保持と、受け取った命令に応じてそのデータの提供とを行う。図２に示されているように、メモリ部２は、アドレス回路３から供給されるアドレス信号Ｓ０２を受け取る。また、メモリ部２は、ベリファイ回路６に出力データＳ０８を供給する。
【００２０】
そのメモリ部２は、メモリセルアレイ７と、駆動回路８とを含んでいる。メモリ部２のメモリセルアレイ７は、複数のメモリセルを備えている。本実施形態においては、メモリセルアレイ７には、複数のＴｗｉｎＭＯＮＯＳ型セルが配置されているものとする。メモリ部２の駆動回路８は、メモリセルアレイ７に接続され、そのメモリセルアレイ７に配置されたＴｗｉｎＭＯＮＯＳ型セルの各電極や拡散層に、所定の電圧を供給する。
【００２１】
アドレス回路３は、データの消去・書き込み・読み出しを行う領域を特定するためのアドレス信号Ｓ０２を供給する。アドレス回路３は、制御回路５から供給される消去パルス用アドレス選択信号Ｓ０１とベリファイ用アドレス選択信号Ｓ０３とを受け取る。アドレス回路３は、消去パルス用アドレス選択信号Ｓ０１に基づいて、メモリ部２に対して消去動作をするためのアドレス信号Ｓ０２を生成する。また、アドレス回路３は、ベリファイ用アドレス選択信号Ｓ０３に基づいて、メモリ部２に対して目標の消去レベルを判定するベリファイ時のアドレス信号Ｓ０２を生成する。
【００２２】
ウェイト回路４は、消去動作におけるタイミング制御を支援する。ウェイト回路４は、制御回路５から供給される待機開始信号Ｓ０６を受け取る。また、ウェイト回路４は、待機終了信号Ｓ０７を制御回路５に供給する。ウェイト回路４は、待機開始信号Ｓ０６に基づいて、一定時間の待機を行う。
【００２３】
制御回路５は、メモリ部２に対するデータの消去・書き込み・読み出し動作の制御を行う。制御回路５は、ベリファイ回路６にベリファイ実行信号Ｓ０４を供給する。また、制御回路５は、ベリファイ回路６から供給されるベリファイ結果信号Ｓ０５を受け取る。制御回路５は、そのベリファイ結果信号Ｓ０５に基づいて、上述の待機開始信号Ｓ０６を生成する。また、制御回路５は、ウェイト回路４から供給される待機終了信号Ｓ０７に基づいて、待機状態を解除する。
【００２４】
ベリファイ回路６は、メモリ部２のデータの消去の実行後及び待機状態の解除後の際に、メモリ部２から供給される出力データＳ０８をもとに目標の消去レベルに達したか否かを判定する。ベリファイ回路６は、その判定結果を示すベリファイ結果信号Ｓ０５を制御回路５に供給する。
【００２５】
ここにおいて、不揮発性半導体記憶装置１の基本的な動作について説明を行う。上述のようなＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置の基本的な動作として、（１）消去、（２）書き込み、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。
【００２６】
（１）消去
書き込まれた情報の消去動作について説明する。図３Ａは、本実施形態の不揮発性半導体記憶装置１に備えられたメモリセルの構成と、消去動作時の電圧配置を例示する図である。図３Ａに示されているように、消去動作を実行するときには、ワードゲート電極に約０Ｖを印加する。そして、コントロールゲート電極に約−３Ｖの負電位を印加する。さらに、ソース／ドレイン拡散層には、約４．５Ｖの正電位を印加する。尚、電圧配置を変えることにより、一方のみを選択的に消去することも可能である。図３Ｂは、消去動作を例示するタイミングチャートである。
【００２７】
図３Ｃは、消去動作を概念的に例示する図である。図３Ｃを参照すると、ホットキャリアにより、ドレイン端で発生するホットホールが発生し、選択側のＯＮＯ積層膜のチッカ膜中に注入される。これにより、ＯＮＯ積層膜のチッカ膜中に蓄積されていた負電荷が打ち消され、データが消去される。
【００２８】
（２）書き込み
メモリセルへの情報の書き込み動作について説明する。図４Ａは、本実施形態の不揮発性半導体記憶装置１に備えられたメモリセルの構成と、書き込み動作時の電圧配置を例示する図である。図４Ａに示されているように、書き込み動作を実行するときには、ワードゲート電極に約１Ｖの正電位を印加する。そして、書き込みを行う側（以下「選択側」という）のコントロールゲート電極に約５．５Ｖの正電位を印加し、このコントロールゲート電極と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート電極に約１．８Ｖの正電位を印加する。また、選択側のソース／ドレイン拡散層に約４．５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層に約０Ｖを印加する。
【００２９】
図４Ｂは、書き込み動作を概念的に例示する図である。図４Ｂを参照すると、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ積層膜のチッカ膜中に注入される。これをＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、メモリセルにデータが書き込まれる。
【００３０】
（３）保持
書き込まれた情報の保持が行われている間、電荷はＯＮＯ積層膜のチッカ膜中に注入されたキャリアの電荷として保持される。ＯＮＯ積層膜の絶縁膜へのキャリア移動は極めて少ないため電極に電圧がかけられていなくても、良好に保持することができる。
【００３１】
（４）読み出し
次に、書き込んだ情報の読み出し動作について説明する。図５は、本実施形態の不揮発性半導体記憶装置１に備えられたメモリセルの構成と、読み出し動作時の電圧配置を例示する図である。図５に示されているように、読み出し時には、ワードゲート電極に約１．８Ｖの正電位を印加する。そして、コントロールゲート電極に約１．８Ｖの正電位を印加する。また、選択側のソース／ドレイン拡散層に約０Ｖを印加し、非選択側のソース／ドレイン拡散層に約１．５Ｖを印加する。この状態で、メモリセルトランジスタのしきい値を検出する。選択側のＯＮＯ積層膜に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも、しきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ積層膜に書き込まれた情報を読み出すことができる。ＴｗｉｎＭＯＮＯＳセルは、ワードゲート電極の両側に１ビットずつの２ビットの情報を記録することができる。
【００３２】
本実施形態の不揮発性半導体記憶装置１において、メモリセルの読み出し電流Ｉｏｎは、ＯＮＯ積層膜のチッカ膜（電荷蓄積膜）に正孔がトラップされているか、または、電子がトラップされているかによって変化する。この読み出し電流を判定することによって、情報が書き込まれているか否かの判定をすることができる。消去ベリファイ（消去レベルの判定）を行う場合、選択側のコントロールゲート電極の電圧を任意に設定して実施する。
【００３３】
以下に、本実施形態の不揮発性半導体記憶装置１における、消去動作について説明を行う。本実施形態の不揮発性半導体記憶装置１は、ベリファイ回路６のベリファイ結果信号Ｓ０５に基づいて、再度消去パルスを印加するか、または、ウェイト回路４により待機するかを選択的に実行する。不揮発性半導体記憶装置１は、その待機後に、再度ベリファイを実行する。図６は、本実施形態の不揮発性半導体記憶装置１の消去動作を例示するフローチャートである。
【００３４】
消去を開始する場合、制御回路５は、アドレス回路３に対して消去パルス用アドレス選択信号Ｓ０１を供給する。アドレス回路３は、その消去パルス用アドレス選択信号Ｓ０１に基づいて、データを消去する領域を特定する。アドレス回路３は、特定した領域のアドレスを示すアドレス信号Ｓ０２をメモリ部２に供給する。
【００３５】
図６を参照すると、ステップＳ１０１において、メモリ部２は、その消去用アドレスを示すアドレス信号Ｓ０２を受け取る。メモリ部２の駆動回路８は、そのアドレス信号Ｓ０２に示されるメモリセルアレイ７の領域のセルに対し、消去時の電圧配置で消去パルスを印加する。
【００３６】
消去パルスの印加後に、制御回路５はアドレス回路３に対し、ベリファイ用アドレス選択信号Ｓ０３を供給する。アドレス回路３は、そのベリファイ用アドレス選択信号Ｓ０３に基づいて、消去した領域のアドレスを特定し、その領域のデータを順次読み出すためのアドレス信号Ｓ０２をメモリ部２に供給する。また、制御回路５は、ベリファイ回路６にベリファイ実行信号Ｓ０４を供給する。
【００３７】
ステップＳ１０２において、ベリファイ回路６は、制御回路５から供給されたベリファイ実行信号Ｓ０４に応答して、ベリファイを実行する。ベリファイ実行時において、メモリ部２からは、アドレス回路３から供給されるアドレス信号Ｓ０２で順次データが読み出される。メモリ部２の駆動回路８は、ベリファイ動作時には、目標とする消去レベルに対応するコントロールゲート電圧に変更して、メモリセルアレイ７からデータを読み出し、出力データＳ０８としてベリファイ回路６に供給する。ベリファイ回路６は、出力データＳ０８に基づいて、消去レベルとの比較を実行する。ベリファイ回路６は、その実行結果を示すベリファイ結果信号Ｓ０５を、制御回路５に供給する。
【００３８】
ステップＳ１０３において、制御回路５は、ベリファイ結果信号Ｓ０５が、一致（Ｐａｓｓ）を示す信号であるか、不十分（Ｆａｉｌ）を示す信号であるかを判断する。その判断の結果、ベリファイ結果信号Ｓ０５が、不十分（Ｆａｉｌ）を示しているとき、処理はステップＳ１０１に戻る。その判断の結果、ベリファイ結果信号Ｓ０５が、一致（Ｐａｓｓ）を示しているとき、処理は、ステップＳ１０４に進む。
【００３９】
ステップＳ１０４において、ベリファイ結果信号Ｓ０５が一致（Ｐａｓｓ）を示しているとき、制御回路５は、ウェイト回路４に対して待機開始信号Ｓ０６を供給する。ウェイト回路４は、待機開始信号Ｓ０６に応答して、予め設定された時間を計測する。ウェイト回路４は、その時間が経過したときに、待機終了信号Ｓ０７を制御回路５に供給する。制御回路５は、待機終了信号Ｓ０７を受け取るまで、消去パルスの印加やデータの読み出しなどの動作を停止させる。なお、本実施形態における待機時間とは、メモリ部２のメモリセルアレイ７に設けられたＴｗｉｎＭＯＮＯＳ型セルにおいて、ＯＮＯ積層膜のチッカ膜（電荷蓄積膜）中で電子と正孔との再配置や再結合が行われることによる初期変動を避け、安定するまでの一定の時間である。
【００４０】
ステップＳ１０５において、制御回路５は、ウェイト回路４から供給された待機終了信号Ｓ０７に応答して、再度ベリファイ用アドレス選択信号Ｓ０３をアドレス回路３に供給する。またこのとき、制御回路５は、ベリファイ回路６にベリファイ実行信号Ｓ０４を供給する。これにより、制御回路５は、待機後の消去セルが、目標の消去レベルに達しているか否かを判断する。
【００４１】
メモリ部２の駆動回路８は、メモリセルアレイ７からデータを読み出し、出力データＳ０８としてベリファイ回路６に供給する。ベリファイ回路６は、出力データＳ０８に基づいて、目標の消去レベルとの比較を実行し、その実行結果を示すベリファイ結果信号Ｓ０５を、制御回路５に供給する。
【００４２】
ステップＳ１０６において、制御回路５は、ベリファイ結果信号Ｓ０５が、一致（Ｐａｓｓ）を示す信号であるか、不十分（Ｆａｉｌ）を示す信号であるかを判断する。その判断の結果、ベリファイ結果信号Ｓ０５が、不十分（Ｆａｉｌ）を示しているとき、処理はステップＳ１０１に戻る。その判断の結果、ベリファイ結果信号Ｓ０５が、一致（Ｐａｓｓ）を示しているとき、処理は終了する。
【００４３】
図７は、上述のフローチャートで例示した動作における、各信号の波形を例示するタイミングチャートである。図７に示すタイミングチャートは、消去動作の開始時から連続４回の再消去を行った後、ベリファイ結果信号Ｓ０５が、一致（Ｐａｓｓ）を示したときの動作を例示している。
【００４４】
図７に示されているように、ベリファイ結果信号Ｓ０５が一致（Ｐａｓｓ）を示したとき、そのベリファイ結果信号Ｓ０５に応答して、待機開始信号Ｓ０６が供給されている。ウェイト回路４は、その待機開始信号Ｓ０６に応答して、待機終了信号Ｓ０７をＬｏｗレベルからＨｉｇｈレベルに遷移させている。また、このとき、消去パルスの印加が停止する。
【００４５】
ウェイト回路４は、待機時間が経過した後、その待機終了信号Ｓ０７をＨｉｇｈレベルからＬｏｗレベルに遷移させる。制御回路５は、その待機終了信号Ｓ０７に応答して、ベリファイ用アドレス選択信号Ｓ０３とベリファイ実行信号Ｓ０４とを生成する。ベリファイ回路６が、そのベリファイ実行信号Ｓ０４に応答して再度ベリファイを実行した結果、ベリファイ結果信号Ｓ０５が、不十分（Ｆａｉｌ）を示したとき、再度消去パルスが印加される。
【００４６】
図８は、本実施形態の不揮発性半導体記憶装置１において、消去動作の実行開始から消去終了までの閾値Ｖｔの遷移を概念的に例示する図である。図８は、書き込みセル状態から消去セル状態に向けて推移する閾値Ｖｔの状態をリトライ毎に例示している。本実施形態の不揮発性半導体記憶装置１は、目標消去レベルに達するまで、短時間の消去パルスの印加とその後のベリファイとを連続的に実行している。それによって、書き込みセル状態から消去セル状態への移行に要する時間を短縮することが可能となる。
【００４７】
図９は、図８における初期変動部分を拡大した図である。上述のように、ウェイト回路４は、ＴｗｉｎＭＯＮＯＳ型セルのＯＮＯ積層膜のチッカ膜（電荷蓄積膜）中で電子と正孔との再配置や再結合が行われることによる初期変動の時間を避け、安定するまでの一定の時間を待機時間としている。これによって、初期変動からの消去レベルの維持を適切に行うことが可能となる。
【００４８】
［参考例］
図１０は、上述の特許文献１に記載の技術と、本実施形態の技術とを比較するための参考図である。図１０は、消去に必要な時間について、消去パルスを印加する時間を２ｍｓｅｃ、待機時間（特許文献１に記載の技術における遅延時間）を２ｍｓｅｃとしている。また、消去セルの特性として、消去のリトライ回数が５回だった場合の消去動作を例示している。
【００４９】
図１０に示されているように、特許文献１に記載の技術において、消去が完了するまでに要する時間は２４ｍｓｅｃである。本実施形態の不揮発性半導体記憶装置１は、１６ｍｓｅｃで消去が完了している。このように、本実施形態の不揮発性半導体記憶装置１は、特許文献１に記載の技術に比較して、６６％の時間で消去を完了することができる。素子の特性に起因して待機時間が増加した場合や、リトライ回数が増加した場合には、より効率的に消去を完了することが可能となる。
【００５０】
上述のように、本実施形態の不揮発性半導体記憶装置１は、ＭＯＮＯＳセルなどの特有の初期変動による消去レベルの変動を受け入れ、正確な消去レベルを作りこむことが可能となる。また、消去パルスの印加の繰り返しにより、目標の消去レベル付近まで、短時間で状態を遷移させることができる。目標の消去レベル付近では、待機時間を利用して、安定状態で再度ベリファイを実施することにより、目標の消去レベルに対しばらつきのない安定的な状態を維持することができる。
【００５１】
換言すると、本実施形態の不揮発性半導体記憶装置１は、短時間の消去パルスの印加を多数回繰り返すことで、目標の消去レベルに細かく状態を遷移させているので、従来の長い時間の消去パルスの印加を少数回繰り返す場合と比較して、消去時に発生する過消去を抑制することが可能である。また、目標の消去レベルに達してからは、初期変動を考慮した待機時間付きのベリファイを実行している。正確な消去レベルを確保することができるため、書き込みレベルと消去レベルとの差である動作マージンを大きく取ることができ、ＭＯＮＯＳメモリとしての保持特性を向上させることができる。
【００５２】
［第２実施形態］
以下に、本願発明の不揮発性半導体記憶装置１の第２実施形態について説明を行う。図１１は、第２実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。第２実施形態の不揮発性半導体記憶装置１は、複数のメモリ部（メモリ部２、第２メモリ部１１）を備えている。なお、図１１には、２つのメモリ部を備える不揮発性半導体記憶装置１を例示しているが、これは本実施形態の不揮発性半導体記憶装置１におけるメモリ部の数を制限するものでは無い。
【００５３】
図１１を参照すると、第２実施形態の不揮発性半導体記憶装置１は、第１実施形態の不揮発性半導体記憶装置１にさらに第２メモリ部１１を備えている。第２実施形態の不揮発性半導体記憶装置１において、アドレス回路３は、メモリ部２にアドレス信号Ｓ０２を供給する第１メモリ用アドレス回路１２と、第２メモリ部１１にアドレス信号Ｓ０２を供給する第２メモリ用アドレス回路１３とを備えている。またウェイト回路４は、メモリ部２に対する動作タイミングの制御を支援する第１メモリ用ウェイト回路１４と、第２メモリ部１１に対する動作タイミングの制御を支援する第２メモリ用ウェイト回路１５とを備えている。さらに制御回路５は、メモリ部２と第２メモリ部１１の消去動作のタイミングを制御する調整回路１６を備えている。
【００５４】
図１２は、第２実施形態の動作を例示するフローチャートである。図１２に示されているように、第２実施形態において、消去を開始する場合、制御回路５は、アドレス回路３に対して消去パルス用アドレス選択信号Ｓ０１を供給する。ステップＳ２０１において、制御回路５の調整回路１６は、複数のメモリ部に対し、同時に消去パルスを印加することがないように、タイミング調整を実行する。制御回路５は、調整されたタイミングに対応して、アドレス回路３に消去パルス用アドレス選択信号Ｓ０１を供給する。アドレス回路３は、その消去パルス用アドレス選択信号Ｓ０１に基づいて、データを消去する領域を特定する。アドレス回路３は、特定した領域のアドレスを示すアドレス信号Ｓ０２を、異なるタイミングでメモリ部２と第２メモリ部１１とに供給する。以降は、第１実施形態と同様に、消去動作を実行する。
【００５５】
図１３は、第２実施形態の動作を例示するタイミングチャートである。図１３に示されているように、メモリ部２に対して消去パルスの印加動作を行う。このとき、調整回路１６は、第２メモリ部１１に対して待機状態とする命令（調整信号）を出力する。調整回路１６は、メモリ部２での消去動作による急激な突電流のピークを過ぎた時間になったら、調整信号を解除して第２メモリ部１１に対しても、消去パルスの印加動作を開始する。
【００５６】
第２実施形態の不揮発性半導体記憶装置１は、複数のメモリ部（メモリ部２、第２メモリ部１１）において、消去開始時の急激な突電流のタイミングをずらすことにより、消去による電源ノイズの発生の影響を抑えることが可能となる。また、第２実施形態の不揮発性半導体記憶装置１は、必要となる電流を供給する電源回路の規模を押えることが可能となる。
【００５７】
第２実施形態の不揮発性半導体記憶装置１は、複数のメモリ部（メモリ部２、第２メモリ部１１）に対する消去を並列的に行っている。タイミング調整を行ったあとの各々のメモリ部の消去動作は、独立して実行されている。そのため、更に多くのメモリ部が配置されている場合であっても、突電流のピークを段階的にずらして消去パルスを印加することができる。これにより、全体的な動作時間の短縮を実現することが可能となる。
【００５８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５９】
１…不揮発性半導体記憶装置
２…メモリ部
３…アドレス回路
４…ウェイト回路
５…制御回路
６…ベリファイ回路
７…メモリセルアレイ
８…駆動回路
１１…第２メモリ部
１２…第１メモリ用アドレス回路
１３…第２メモリ用アドレス回路
１４…第１メモリ用ウェイト回路
１５…第２メモリ用ウェイト回路
１６…調整回路
Ｓ０１…消去パルス用アドレス選択信号
Ｓ０２…アドレス信号
Ｓ０３…ベリファイ用アドレス選択信号
Ｓ０４…ベリファイ実行信号
Ｓ０５…ベリファイ結果信号
Ｓ０６…待機開始信号
Ｓ０７…待機終了信号
Ｓ０８…出力データ
Ｓ０９…第２メモリ用出力データ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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