(57)【要約】【課題】信号線に接続されない余分な出力端子を有する信号線駆動ＩＣを用いて画像表示装置を構成する場合でも、スキャン方向に関係なく正常に画像を表示することができるタイミングコントローラ等を提供する。【解決手段】タイミングコントローラ１２は、通常のリセット信号ＲＳＴと特定のリセット信号ＲＳＴとを含む複数のリセット信号ＲＳＴを記憶するリセット信号記憶部２１と、リセット信号記憶部２１に記憶された複数のリセット信号ＲＳＴのいずれかを、外部からの信号ＲＬに応じてポートＡ〜Ｄごとに設定するリセット信号設定部２２と、リセット信号設定部２２によって設定されたリセット信号ＲＳＴと映像データＤａｔａとを合成して、それぞれポートＡ〜Ｄへ同時に出力するリセット信号合成部２３と、を備えている。【選択図】図１
2011039205.tif 000002
【特許請求の範囲】
【請求項１】
信号線に接続された出力端子を有する複数の信号線駆動ＩＣへ、映像データと当該映像データの読み込みを開始させるリセット信号とを、複数のポートを介して出力するタイミングコントローラであって、
前記複数の信号線駆動ＩＣには、前記信号線に接続された通常の出力端子のみを有する通常の信号線駆動ＩＣと、前記通常の出力端子の他に前記信号線に接続されない特定の出力端子を有する特定の信号線駆動ＩＣとがあり、
前記複数のポートには、前記特定の信号線駆動ＩＣを出力先に含まないポートと、前記特定の信号線駆動ＩＣを出力先に含むポートとがあり、
前記リセット信号には、前記通常の出力端子に対応する前記映像データから読み込みを開始させるときに使用する通常のリセット信号と、前記特定の出力端子に対応する前記映像データから読み込みを開始させるときに使用する特定のリセット信号とがあり、
かつ、この特定のリセット信号は、前記通常のリセット信号よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く当該読み込みを開始させる信号である場合に、
前記通常のリセット信号と前記特定のリセット信号とを含む複数のリセット信号を記憶するリセット信号記憶部と、
このリセット信号記憶部に記憶された前記複数のリセット信号のいずれかを、外部からの信号に応じて前記複数のポートごとに設定するリセット信号設定部と、
このリセット信号設定部によって設定された前記リセット信号と前記映像データとを合成して、それぞれ前記複数のポートへ同時に出力するリセット信号合成部と、
を備えたことを特徴とするタイミングコントローラ。
【請求項２】
請求項１記載のタイミングコントローラにおいて、
前記リセット信号は、トリガ部分を含み、このトリガ部分から一定時間経過後に前記読み込みを開始させる信号であり、
前記特定のリセット信号の前記トリガ部分は、前記通常のリセット信号の前記トリガ部分よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く出力される、
ことを特徴とするタイミングコントローラ。
【請求項３】
請求項１又は２記載のタイミングコントローラにおいて、
前記タイミングコントローラと前記信号線駆動ＩＣとのインタフェース規格がｍｉｎｉ−ＬＶＤＳである、
ことを特徴とするタイミングコントローラ。
【請求項４】
複数の前記信号線、複数の走査線、及び当該複数の走査線と当該複数の信号線との交点にそれぞれ形成された画素を有する表示パネルと、
前記複数の信号線駆動ＩＣから成る信号線駆動回路と、
前記走査線へ走査信号を出力する走査線駆動回路と、
請求項１乃至３のいずれか一項記載のタイミングコントローラと、
を備えたことを特徴とする画像表示装置。
【請求項５】
前記表示パネルが液晶表示パネルである、
請求項４記載の画像表示装置。
【請求項６】
信号線に接続された出力端子を有する複数の信号線駆動ＩＣへ、映像データと当該映像データの読み込みを開始させるリセット信号とを、複数のポートを介して出力するタイミングコントローラに用いられるリセット信号出力方法であって、
前記複数の信号線駆動ＩＣには、前記信号線に接続された通常の出力端子のみを有する通常の信号線駆動ＩＣと、前記通常の出力端子の他に前記信号線に接続されない特定の出力端子を有する特定の信号線駆動ＩＣとがあり、
前記複数のポートには、前記特定の信号線駆動ＩＣを出力先に含まないポートと、前記特定の信号線駆動ＩＣを出力先に含むポートとがあり、
前記リセット信号には、前記通常の出力端子に対応する前記映像データから読み込みを開始させるときに使用する通常のリセット信号と、前記特定の出力端子に対応する前記映像データから読み込みを開始させるときに使用する特定のリセット信号とがあり、
かつ、この特定のリセット信号は、前記通常のリセット信号よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く当該読み込みを開始させる信号である場合に、
前記通常のリセット信号と前記特定のリセット信号とを含む複数のリセット信号を記憶しておき、
これらの記憶された前記複数のリセット信号のいずれかを、外部からの信号に応じて前記複数のポートごとに設定し、
これらの設定された前記リセット信号と前記映像データとを合成して、それぞれ前記複数のポートへ同時に出力する、
ことを特徴とするリセット信号出力方法。
【請求項７】
請求項６記載のリセット信号出力方法において、
前記リセット信号は、トリガ部分を含み、このトリガ部分から一定時間経過後に前記読み込みを開始させる信号であり、
前記特定のリセット信号の前記トリガ部分は、前記通常のリセット信号の前記トリガ部分よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く出力される、
ことを特徴とするリセット信号出力方法。
【請求項８】
請求項６又は７記載のリセット信号出力方法において、
前記タイミングコントローラと前記信号線駆動ＩＣとのインタフェース規格がｍｉｎｉ−ＬＶＤＳである、
ことを特徴とするリセット信号出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングコントローラ、タイミングコントローラを備えた画像表示装置、及び、タイミングコントローラに用いられるリセット信号出力方法等に関する。
【背景技術】
【０００２】
近年、画像表示装置の大型化やクロック及びデータの高速化に伴い、低ＥＭＩ（Electro Magnetic Interference）化及び低消費電力化が求められている。これを図るために、画像表示装置で使用されるタイミングコントローラと信号線駆動回路との間のデジタル・インタフェースは、ＣＭＯＳ方式から差動方式である、ＲＳＤＳ（Reduced Swing Differential Signal)やｍｉｎｉ−ＬＶＤＳ(Low-Voltage Differential Signaling)などに置き換わってきている。
【０００３】
これらのＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳの規格は、それぞれNational Semiconductor Corporation及びTexas Instrumentsから発表されている。現在、多くの設計者が、タイミングコントローラと信号線駆動回路との間のデジタル・インタフェースに、これらの規格を使用している。Texas Instrumentsが発表したｍｉｎｉ−ＬＶＤＳ規格としては、非特許文献１が知られている。
【０００４】
図９は、非特許文献１の規格の一部を示すタイムチャートであり、横軸が時間であり、縦軸が各信号のレベルである。縦軸の各信号は、上から、クロック（ＬＶＣＬＫＰ）、映像データ線（ＬＶ０）の信号、映像データ線（ＬＶｉ）の信号である。以下、図９に基づき説明する。
【０００５】
タイミングコントローラと信号線駆動ＩＣとのデジタル・インタフェース方式がｍｉｎｉ−ＬＶＤＳ方式の場合、信号線駆動用のリセット信号（Reset）は、タイミングコントローラ出力の映像データに埋め込まれ、映像データ線（ＬＶ０）を伝送する。そして、映像データに埋め込まれたリセット信号のフォーマットは、１ライン分の最終データ（Last Data Bit）の後に“Ｌｏｗ”となり、仕様を満足する“Ｈｉｇｈ”期間（ＴRST）の後、再び１クロック“Ｌｏｗ”となる。このタイミングがリセット信号（Reset）の基準の生成位置となる。この“Ｌｏｗ”の次のクロックの立ち上がりから、次のラインの最初のデータ（First Data Bit）が信号線駆動ＩＣに取り込まれる。
【０００６】
図１０は、関連技術１の画像表示装置を示すブロック図である。図１１は、関連技術１における信号線駆動ＩＣを示すブロック図である。以下、図１０及び図１１に基づき説明する。
【０００７】
この例の画像表示装置５０は、表示パネル５１と、タイミングコントローラ５２と、信号線駆動回路５３と、走査線駆動回路５４とを備えている。表示パネル５１は液晶表示パネルであり、画像表示装置５０は液晶表示装置である。
【０００８】
表示パネル５１は、図示しないが、行方向に所定間隔で設けられた複数本の走査線と、列方向に所定間隔で設けられた複数本の信号線と、走査線と信号線とがそれぞれ交差する位置に設けられ等価的に容量性負荷である液晶セルと、共通電極と、対応する液晶セルを駆動するＴＦＴ（Thin Film Transistor）と、データ電荷を１垂直同期期間の間蓄積するコンデンサとを備えている。信号線駆動回路５３は、複数個の信号線駆動ＩＣ５５から成る。走査線駆動回路５４は、複数個の走査線駆動ＩＣ５６から成る。なお、信号線駆動ＩＣ５５は、ｍｉｎｉ−ＬＶＤＳインタフェース対応である。
【０００９】
タイミングコントロー５２は、非特許文献１に記載のタイミングでリセット信号ＲＳＴ（Reset）を生成するリセット信号生成部５９と、図示しない映像データ処理部及びタイミング生成部とを備えている。映像データ処理部は、外部から供給される映像データＤａｔａを処理する。タイミング生成部は、信号線駆動ＩＣ５５用としてデータラッチパルス信号ＤＬＰ（Data Latch Pulse）及びクロック信号ＨＣＫ（Horizontal Clock）を生成し、走査線駆動ＩＣ５６用としてスタートパルス信号ＶＳＰ（Vertical Start Pulse）、クロック信号ＶＣＫ（Vertical Clock）及び出力イネーブル信号ＶＯＥ（Vertical Output Enable）を生成し、液晶ディスプレイ５１を交流駆動するための極性反転信号ＰＯＬ（Polarity Reverse）を生成する。以下、データラッチパルス信号ＤＬＰ、クロック信号ＨＣＫ、スタートパルス信号ＶＳＰ、クロック信号ＶＣＫ、出力イネーブル信号ＶＯＥ及び極性反転信号ＰＯＬを、それぞれ信号ＤＬＰ、信号ＨＣＫ、信号ＶＳＰ、信号ＶＣＫ、信号ＶＯＥ及び信号ＰＯＬと略称する。
【００１０】
また、タイミングコントロー５２は、ＦＰＣ（Flexible Printed Circuit）６１，６２及びＴＣＰ（Tape Carrier Package）６３を介して表示パネル５１の一辺に接続され、ＦＰＣ６４及びＴＣＰ６５を介して表示パネル５１の他辺に接続されている。タイミングコントロー５２には四個のポートＡ，Ｂ，Ｃ，Ｄが具備され、ポートＡ，Ｂ，Ｃ，ＤにはそれぞれＦＰＣ６１，６２が接続される。ＴＣＰ６３には信号線駆動ＩＣ５５が実装され、ＴＣＰ６５には走査線駆動ＩＣ５６が実装されている。前述の各信号は、ポートＡ，Ｂ，Ｃ，Ｄ、ＦＰＣ６１，６２，６４及びＴＣＰ６３，６５を伝わる。
【００１１】
図１０において、信号線駆動ＩＣ５５、走査線駆動ＩＣ５６、ＦＰＣ６１，６２及びＴＣＰ６３，６５は、それぞれ複数あるが、一つにのみ符号を付す。また、映像データＤａｔａ及び各信号ＤＬＰ，…は、図１０では直接ＴＣＰ６３へ供給されるように描かれているが、実際にはリセット信号ＲＳＴと同様に各ポートＡ，…及びＦＰＣ６１，６２を介してＴＣＰ６３へ供給される。
【００１２】
各信号線駆動ＩＣ５５は、タイミングコントローラ５２から出力される信号ＤＬＰ、信号ＰＯＬ及び信号ＨＣＫのタイミングで、タイミングコントローラ５２から出力される映像データＤａｔａを取り込む。続いて、各信号線駆動ＩＣ５５は、１ライン分の各画素毎に映像データＤａｔａをそれぞれ電圧値に変換し、その電圧を、１ラインの対応する表示パネル５１の画素電極に、ＴＦＴのドレイン電極を介して供給する。ここで、ＴＦＴ、画素電極等は、前述したように表示パネル５１の構成要素である。
【００１３】
また、信号線駆動ＩＣ５５は、図１１に示すように、シフトレジスタ部５７及び信号線出力部５８を備えている。信号線駆動ＩＣ５５の出力数は７２０ｃｈ（チャネル）である。シフトレジスタ部５７は、タイミングコントローラ５２から供給されるリセット信号ＲＳＴ、信号ＨＣＫ及び信号ＲＬによって順次シフト動作をする。リセット信号ＲＳＴは、前述のように映像データＤａｔａに埋め込まれている。信号ＲＬは、スキャン方向を決定するシフトレジスタ設定用である。信号ＳＰ１，ＳＰ２は、信号線駆動ＩＣ５５の内部信号であり、スタートパルス信号である。
【００１４】
各ポートＡ〜Ｄごとに複数の信号線駆動ＩＣ５５が対応しており、複数の信号線駆動ＩＣ５５は各ポートＡ〜Ｄごとに独立に動作する。例えば一つのポートに三つ以上の信号線駆動ＩＣ５５があるとき、最初に動作する信号線駆動ＩＣ５５は、リセット信号ＲＳＴを入力すると、映像データＤａｔａから所定数のデータを読み込んだ後、次の信号線駆動ＩＣ５５へ信号ＳＰ２を出力する。次の信号線駆動ＩＣ５５は、その信号ＳＰ２を信号ＳＰ１として入力し同様の動作を開始する。最後の信号線駆動ＩＣ５５の動作が終了すると、各信号線駆動ＩＣ５５は読み込んだデータを各信号線へ一斉に出力する。図１０及び図１１において信号線駆動ＩＣ５５は、信号ＲＬが“１”であれば左から右へ動作を進め（「左右順スキャン動作」という。）、信号ＲＬが“０”であれば右から左へ動作を進める（「左右逆スキャン動作」という。）。
【００１５】
走査線駆動ＩＣ５６は、タイミングコントローラ５２から出力される信号ＶＳＰ、信号ＶＯＥ及び信号ＶＣＫに基づき、信号ＶＣＫに同期して、１ライン単位で各ＴＦＴの走査線の全てを制御する。つまり、走査線駆動ＩＣ５６は、図１０中の上方の１ライン分の各ＴＦＴから順次導通させ、その導通時に、信号線駆動ＩＣ５５から供給される階調電圧を画素電極に印加する。ここで、ＴＦＴ、走査線、画素電極等は、前述したように表示パネル５１の構成要素である。
【００１６】
図１０において、表示パネル５１の表示解像度はＷＵＸＧＡ（Wide Ultra eXtended Graphics Array:1920×1200）であり、タイミングコントローラ５２は４ポート１０ｂｉｔ出力であり、信号線駆動ＩＣ５５は出力数が７２０ｃｈであり８個使用されている。この場合の左右逆スキャン動作をした場合について説明する。１ラインの画素数が１９２０個（ただし１画素は３サブ画素から成る。）であり、かつ信号線駆動ＩＣ５５の出力数が７２０ｃｈである場合、信号線駆動ＩＣ５５を８個使えば信号線駆動ＩＣ５５の出力数に余りは発生しない（∵１９２０＝７２０×８÷３）。タイミングコントローラ５２は４ポート出力のため、図１０に示すように、信号線駆動ＩＣ５５は２個ずつカスケード接続される構成となる。タイミングコントローラ５２は、リセット信号生成部５９にてリセット信号ＲＳＴを生成する。
【００１７】
図１２は、関連技術１における左右逆スキャン時の信号波形を示すタイムチャートであり、横軸が時間であり、縦軸が各信号のレベルである。縦軸の各信号は、上から、クロック信号（ＨＣＫ）、ポートＡ〜Ｄの出力信号、説明用の出力信号である。以下、図１０乃至図１２に基づき説明する。
【００１８】
信号線駆動ＩＣ５５の出力数に余りが発生していないため、左右逆スキャン時でも、リセット信号ＲＳＴと映像データＤａｔａとのタイミングは、非特許文献１の規格を満足する。つまり、ポートＡ〜Ｄの出力信号は、リセット信号ＲＳＴの基準位置が揃っており、かつ、その基準位置から映像データＤａｔａの読み込みの開始までの時間も揃っている。これにより、画像表示装置５０は問題なく正常表示する。
【００１９】
次に、特許文献に開示された技術について説明する。
【００２０】
特許文献１に開示された技術は、ソースドライバＩＣへ入力するスタートパルスのタイミングを適当なデータ数の分だけ変更することによって、ソースドライバＩＣがデータを読み込むタイミングをずらせて、ソースドライバＩＣの前部の端子の出力を無効にする。これにより、ソースドライバＩＣの余った端子を前後に振り分ける。
【００２１】
特許文献２に開示された技術は、信号線駆動ＩＣの出力を一部オフとすることにより、信号線駆動ＩＣの出力数と表示パネルの入力数とを等しくする。これにより、信号線のスキャン方向を逆にした場合に、表示ズレが出ないようにする。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平１１−３１１７６３号公報（段落０００９等）
【特許文献２】特開２００２−２０７４５２号公報（段落００３５、００３６等）
【非特許文献】
【００２３】
【非特許文献１】mini-LVDS Interface Specification (SLDA007A-August 2001 - Revised July 2003,TEXAS INSTRUMENTS)
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、図１０乃至図１２で説明した画像表示装置５０において、７２０ｃｈではなく４１４ｃｈの信号線駆動ＩＣを使用する場合に、問題が発生する。そのような信号線駆動ＩＣを使用する理由には、特定の電気特性を満たすには４１４ｃｈのものしかない場合や、４１４ｃｈを使用した方が安価になる場合などが挙げられる。以下に詳しく説明する。
【００２５】
図１３は、関連技術２の画像表示装置を示すブロック図である。図３は、関連技術２における信号線駆動ＩＣを示すブロック図である（つまり、関連技術２における信号線駆動ＩＣは、本発明の一実施形態における信号線駆動ＩＣと同じ構成である。）。以下、図１３及び図３に基づき説明する。なお、図１３及び図３において図１０及び図１１と同一部分には同一符号を付す。
【００２６】
画像表示装置７０において、表示パネル５１の表示解像度はＷＵＸＧＡであり、タイミングコントローラ５２は４ポート１０ｂｉｔ出力であり、信号線駆動ＩＣ７５は出力数が４１４ｃｈであり１４個使用されている。つまり、信号線駆動回路７３は、１４個の信号線駆動ＩＣ７５から成る。信号線駆動ＩＣ７５は、図３に示すように、シフトレジスタ部７７及び信号線出力部７８を備えている。他の構成は、前述した関連技術１と同様である。
【００２７】
ＷＵＸＧＡ解像度の画素数が１９２０個であり、かつ信号線駆動ＩＣ７５の出力数が４１４ｃｈである場合、信号線駆動ＩＣ７５を１４個使用すると、３６ｃｈ分の出力数の余りが発生する。この信号線駆動ＩＣ７５の出力の余りは、表示パネル５１の信号線と接続されていないため、通常はオープン処理されダミー端子となる。そのため、信号線駆動ＩＣ７５の１４個のどれかでダミー端子処理する必要がある。図１３は、信号線駆動回路７３の左から４番目及び１１番目の信号線駆動ＩＣ７５に、ダミー処理を施した例である。このとき、左右順スキャン時では問題無いが、左右逆スキャン時は、この３６出力の余りが問題となる。
【００２８】
図１４は、関連技術２における左右逆スキャン時の信号波形を示すタイムチャートであり、横軸が時間であり、縦軸が各信号のレベルである。縦軸の各信号は、上から、クロック信号（ＨＣＫ）、ポートＡ〜Ｄの出力信号である。以下、図１３、図３及び図１４に基づき説明する。
【００２９】
左右逆スキャン時、信号線駆動ＩＣ７５の出力端子ｓ４１４から出力端子ｓ１へ順次シフト動作していく。このとき、左から４番目及び１１番目の信号線駆動ＩＣ７５の出力端子ｓ３９７〜ｓ４１４の１８出力（６画素）分は、ダミー端子のため、表示パネル５１と接続されていない。このときの信号波形を図１４に示す。
【００３０】
このため、タイミングコントローラ５２のポートＡ，Ｃの最初の６画素分は、表示パネル５１と接続されていないため、表示しない。ポートＢ，Ｄの出力は、全て表示パネル５１と接続されているため、問題無く正常表示する。したがって、タイミングコントローラ５２のポートＡ，Ｃの最初の６画素分が表示できないため、画像表示装置７０は６画素分左右にずれた異常表示をすることになる。
【００３１】
以上、説明したように、タイミングコントローラ５２で構成された画像表示装置７０は、表示解像度と信号線駆動ＩＣ７５の出力数との組み合わせによって信号線駆動ＩＣ７５の出力に余りが発生する場合、左右逆スキャン動作をすると正常に表示できなかった。つまり、左右逆スキャン動作が必須な仕様の製品に使用できる信号線駆動ＩＣは、出力数に余りが発生しないものに限定されていた。そのため、電気特性のより良い信号線駆動ＩＣを使用できないなど、設計の柔軟性に欠けていた。また、他の製品と信号線駆動部品を共用することもできないため、コストダウンの妨げとなっていた。
【００３２】
また、特許文献１、２に開示された技術は、ｍｉｎｉ−ＬＶＤＳインタフェース規格を用いていないため、この規格に対応した信号線駆動を実現できない。
【００３３】
そこで、本発明の目的は、信号線に接続されない余分な出力端子を有する信号線駆動ＩＣを用いて画像表示装置を構成する場合でも、スキャン方向に関係なく正常に画像を表示することができるタイミングコントローラ等を提供することにある。
【課題を解決するための手段】
【００３４】
本発明に係るタイミングコントローラは、
信号線に接続された出力端子を有する複数の信号線駆動ＩＣへ、映像データと当該映像データの読み込みを開始させるリセット信号とを、複数のポートを介して出力するタイミングコントローラであって、
前記複数の信号線駆動ＩＣには、前記信号線に接続された通常の出力端子のみを有する通常の信号線駆動ＩＣと、前記通常の出力端子の他に前記信号線に接続されない特定の出力端子を有する特定の信号線駆動ＩＣとがあり、
前記複数のポートには、前記特定の信号線駆動ＩＣを出力先に含まないポートと、前記特定の信号線駆動ＩＣを出力先に含むポートとがあり、
前記リセット信号には、前記通常の出力端子に対応する前記映像データから読み込みを開始させるときに使用する通常のリセット信号と、前記特定の出力端子に対応する前記映像データから読み込みを開始させるときに使用する特定のリセット信号とがあり、
かつ、この特定のリセット信号は、前記通常のリセット信号よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く当該読み込みを開始させる信号である場合に、
前記通常のリセット信号と前記特定のリセット信号とを含む複数のリセット信号を記憶するリセット信号記憶部と、
このリセット信号記憶部に記憶された前記複数のリセット信号のいずれかを、外部からの信号に応じて前記複数のポートごとに設定するリセット信号設定部と、
このリセット信号設定部によって設定された前記リセット信号と前記映像データとを合成して、それぞれ前記複数のポートへ同時に出力するリセット信号合成部と、
を備えたことを特徴とする。
【００３５】
本発明に係る画像表示装置は、
複数の前記信号線、複数の走査線、及び当該複数の走査線と当該複数の信号線との交点にそれぞれ形成された画素を有する表示パネルと、
前記複数の信号線駆動ＩＣから成る信号線駆動回路と、
前記走査線へ走査信号を出力する走査線駆動回路と、
本発明に係るタイミングコントローラと、
を備えたことを特徴とする。
【００３６】
本発明に係るリセット信号出力方法は、
信号線に接続された出力端子を有する複数の信号線駆動ＩＣへ、映像データと当該映像データの読み込みを開始させるリセット信号とを、複数のポートを介して出力するタイミングコントローラに用いられるリセット信号出力方法であって、
前記複数の信号線駆動ＩＣには、前記信号線に接続された通常の出力端子のみを有する通常の信号線駆動ＩＣと、前記通常の出力端子の他に前記信号線に接続されない特定の出力端子を有する特定の信号線駆動ＩＣとがあり、
前記複数のポートには、前記特定の信号線駆動ＩＣを出力先に含まないポートと、前記特定の信号線駆動ＩＣを出力先に含むポートとがあり、
前記リセット信号には、前記通常の出力端子に対応する前記映像データから読み込みを開始させるときに使用する通常のリセット信号と、前記特定の出力端子に対応する前記映像データから読み込みを開始させるときに使用する特定のリセット信号とがあり、
かつ、この特定のリセット信号は、前記通常のリセット信号よりも、前記特定の出力端子に対応する前記映像データの読み込みに相当する時間だけ早く当該読み込みを開始させる信号である場合に、
前記通常のリセット信号と前記特定のリセット信号とを含む複数のリセット信号を記憶しておき、
これらの記憶された前記複数のリセット信号のいずれかを、外部からの信号に応じて前記複数のポートごとに設定し、
これらの設定された前記リセット信号と前記映像データとを合成して、それぞれ前記複数のポートへ同時に出力する、
ことを特徴とする。
【発明の効果】
【００３７】
本発明によれば、特定の信号線駆動ＩＣが、特定の出力端子に対応する映像データの読み込みに相当する時間だけ、通常の信号線駆動ＩＣよりも早く当該読み込みを開始することにより、特定の信号線駆動ＩＣが通常の出力端子に対応する映像データの読み込み始める時を、通常の信号線駆動ＩＣが通常の出力端子に対応する映像データの読み込み始める時に一致させることができる。したがって、信号線に接続されない余分な出力端子を有する信号線駆動ＩＣを使用して画像表示装置を構成する場合でも、スキャン方向に関係なく正常に画像を表示することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る画像表示装置を示すブロック図である。
【図２】本実施形態における表示パネルの一部を示す回路図である。
【図３】本実施形態における信号線駆動ＩＣを示すブロック図である。
【図４】本実施形態に係るリセット信号出力プログラムによる処理を示すフローチャートである。
【図５】本実施形態におけるリセット信号記憶部が保持するテーブルを示す図表であり、図５［１］は左右順スキャン時のリセット信号を示し、図５［２］は左右逆スキャン時のリセット信号を示す。
【図６】本実施形態におけるｍｉｎｉ−ＬＶＤＳのデータフォーマットを示すタイムチャートである。
【図７】本実施形態におけるリセット信号の一例を示すタイムチャートである。
【図８】本実施形態における合成されたリセット信号及び映像データを示すタイムチャートである。
【図９】非特許文献１の規格の一部を示すタイムチャートである。
【図１０】関連技術１の画像表示装置を示すブロック図である。
【図１１】関連技術１における信号線駆動ＩＣを示すブロック図である。
【図１２】関連技術１における左右逆スキャン時の信号波形を示すタイムチャートである。
【図１３】関連技術２の画像表示装置を示すブロック図である。
【図１４】関連技術２における左右逆スキャン時の信号波形を示すタイムチャートである。
【発明を実施するための形態】
【００３９】
図１は、本発明の一実施形態に係る画像表示装置を示すブロック図である。図２は、本実施形態における表示パネルの一部を示す回路図である。図３は、本実施形態における信号線駆動ＩＣを示すブロック図である。以下、図１、図２及び図３に基づき説明する。ただし、図１において図１０及び図１３と同一部分には同一符号を付し、図３において図１１と同一部分には同一符号を付す。
【００４０】
本実施形態の画像表示装置１０は、複数の信号線ｄ１，…、複数の走査線ｇ１，…、及び信号線ｄ１，…と走査線ｇ１…との交点にそれぞれ形成されたサブ画素３０を有する表示パネル５１と、複数の信号線駆動ＩＣ７５から成る信号線駆動回路７３と、走査線ｇ１…へ走査信号を出力する走査線駆動回路５４と、本実施形態のタイミングコントローラ１２と、を備えたことを特徴とする。本実施形態では、画像表示装置１０が液晶表示装置であり、表示パネル５１が液晶表示パネルである。タイミングコントローラ１２と信号線駆動ＩＣ７５とのインタフェース規格は、ｍｉｎｉ−ＬＶＤＳである。なお、特許請求の範囲における「画素」は、本実施形態における「サブ画素」に相当する。本実施形態における「画素」は三つの「サブ画素」から成る。
【００４１】
本実施形態のタイミングコントローラ１２は、信号線ｄ１，…に接続された出力端子ｓ１，…を有する複数の信号線駆動ＩＣ７５へ、映像データＤａｔａと映像データＤａｔａの読み込みを開始させるリセット信号ＲＳＴとを、ポートＡ〜Ｄを介して出力するものである。複数の信号線駆動ＩＣ７５には、信号線ｄ１，…に接続された通常の出力端子ｓ１，…のみを有する通常の信号線駆動ＩＣ７５と、通常の出力端子ｓ１，…の他に信号線ｄ１，…に接続されない特定の出力端子ｓ４１４，…を有する特定の信号線駆動ＩＣ７５とがある。ポートＡ〜Ｄには、特定の信号線駆動ＩＣ７５を出力先に含まないポートＢ，Ｄと、特定の信号線駆動ＩＣ７５を出力先に含むポートＡ，Ｃとがある。リセット信号ＲＳＴには、通常の出力端子ｓ１，…に対応する映像データＤａｔａから読み込みを開始させるときに使用する通常のリセット信号ＲＳＴと、特定の出力端子ｓ４１４，…に対応する映像データＤａｔａから読み込みを開始させるときに使用する特定のリセット信号ＲＳＴとがある。かつ、この特定のリセット信号ＲＳＴは、通常のリセット信号ＲＳＴよりも、特定の出力端子ｓ４１４，…に対応する映像データＤａｔａの読み込みに相当する時間だけ早く当該読み込みを開始させる信号である。
【００４２】
この場合に、タイミングコントローラ１２は、通常のリセット信号ＲＳＴと特定のリセット信号ＲＳＴとを含む複数のリセット信号ＲＳＴを記憶するリセット信号記憶部２１と、リセット信号記憶部２１に記憶された複数のリセット信号ＲＳＴのいずれかを、外部からの信号ＲＬに応じてポートＡ〜Ｄごとに設定するリセット信号設定部２２と、リセット信号設定部２２によって設定されたリセット信号ＲＳＴと映像データＤａｔａとを合成して、それぞれポートＡ〜Ｄへ同時に出力するリセット信号合成部２３と、を備えたことを特徴とする。
【００４３】
信号線駆動ＩＣ７５は、４１４本の出力端子ｓ１〜ｓ４１４を有する。ポートＡに属する信号線駆動ＩＣ７５のうち、左の三個が通常の信号線駆動ＩＣ７５であり、右の一個が特定の信号線駆動ＩＣ７５である。ポートＣについても同様である。ポートＢ，Ｄに属する信号線駆動ＩＣ７５は、それぞれ三個全部が通常の信号線駆動ＩＣ７５である。特定の信号線駆動ＩＣ７５の出力端子ｓ１〜ｓ４１４のうち、左の３９６本が通常の出力端子ｓ１〜ｓ３９６であり、右の１８本が特定の出力端子ｓ３９７〜ｓ４１４である。通常の信号線駆動ＩＣ７５では、出力端子ｓ１〜ｓ４１４のすべてが通常の出力端子ｓ１〜ｓ４１４である。ここでいう「左右」とは図面上での左右である。なお、図１では、信号線駆動ＩＣ７５相互の信号の向きは、左右順スキャン動作の場合を示している。左右逆スキャン動作における信号線駆動ＩＣ７５相互の信号の向きは、これと逆になる。
【００４４】
タイミングコントローラ１２は、例えばＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）とすることができる。このとき、リセット信号記憶部２１、リセット信号設定部２２及びリセット信号合成部２３を含む各種の機能がＨＤＬ（Hardware Description Language）によって設計される。
【００４５】
画像表示装置１０のその他の構成については、関連技術１、２（図１０、図１１及び図１３）と同様である。
【００４６】
次に、タイミングコントローラ１２の動作を説明する。外部からの信号ＲＬが、特定の信号線駆動ＩＣ７５に対しては、特定の出力端子ｓ４１４，…に対応する映像データＤａｔａから読み込みを開始させる信号であったとする。この外部からの信号ＲＬは、通常の信号線駆動ＩＣ７５に対しては、当然ながら通常の出力端子ｓ１，…に対応する映像データＤａｔａから読み込みを開始させる信号である。このとき、リセット信号設定部２２は、特定の信号線駆動ＩＣ７５を出力先に含むポートＡ，Ｃに対して特定のリセット信号ＲＳＴを設定し、通常の信号線駆動ＩＣ７５のみを出力先に含むポートＢ，Ｄに対して通常のリセット信号ＲＳＴを設定する。リセット信号合成部２３は、特定のリセット信号ＲＳＴと映像データＤａｔａとを合成して特定の信号線駆動ＩＣ７５を出力先に含むポートＡ，Ｃへ出力すると同時に、通常のリセット信号ＲＳＴと映像データＤａｔａとを合成して通常の信号線駆動ＩＣ７５のみを出力先に含むポートＢ，Ｄへ出力する。ポートＡ，Ｃにおいて最初に読み込みを開始する特定の信号線駆動ＩＣ７５は、ポートＢ，Ｄにおいて最初に読み込みを開始する通常の信号線駆動ＩＣ７５よりも、特定の出力端子ｓ４１４〜ｓ３９７に対応する映像データＤａｔａの読み込みに相当する時間だけ早く当該読み込みを開始する。そのため、特定の信号線駆動ＩＣ７５が通常の出力端子ｓ３９６に対応する映像データＤａｔａの読み込み始める時は、通常の信号線駆動ＩＣ７５が通常の出力端子ｓ４１４に対応する映像データＤａｔａの読み込み始める時に一致する。このとき、例えばｍｉｎｉ−ＬＶＤＳインタフェース規格を用い、信号線ｄ１，…に接続されない余分な出力端子ｓ４１４〜ｓ３９７を有する信号線駆動ＩＣ７５を使用して画像表示装置１０を構成した場合でも、左右逆スキャン動作時に正常に画像を表示することができる。
【００４７】
また、リセット信号ＲＳＴは、次のようなものとしてもよい。リセット信号ＲＳＴは、トリガ部分を含み、このトリガ部分から一定時間経過後に映像データＤａｔａの読み込みを開始させる信号である。特定のリセット信号ＲＳＴのトリガ部分は、通常のリセット信号ＲＳＴのトリガ部分よりも、特定の出力端子ｓ４１４〜ｓ３９７に対応する映像データＤａｔａの読み込みに相当する時間だけ早く出力される。
【００４８】
このとき、リセット信号ＲＳＴが複数の信号線駆動ＩＣ７５へ同時に出力されても、特定の信号線駆動ＩＣ７５にトリガ部分が到達する時は、特定の出力端子ｓ４１４〜ｓ３９７に対応する映像データＤａｔａの読み込みに相当する時間だけ、通常の信号線駆動ＩＣ７５にトリガ部分が到達する時よりも早くなる。つまり、特定の信号線駆動ＩＣ７５は、特定の出力端子ｓ４１４〜ｓ３９７に対応する映像データＤａｔａの読み込みに相当する時間だけ、通常の信号線駆動ＩＣ７５よりも早く当該読み込みを開始する。そのため、特定の信号線駆動ＩＣ７５が通常の出力端子ｓ３９６に対応する映像データＤａｔａの読み込み始める時は、通常の信号線駆動ＩＣ７５が通常の出力端子ｓ４１４に対応する映像データＤａｔａの読み込み始める時に一致する。
【００４９】
また、前述したタイミングコントローラ１２の動作は、リセット信号出力方法として捉えることができる。すなわち、本実施形態に係るリセット信号出力方法は、タイミングコントローラ１２に用いられるリセット信号出力方法であって、通常のリセット信号ＲＳＴと特定のリセット信号ＲＳＴとを含む複数のリセット信号ＲＳＴを記憶しておき、これらの記憶された複数のリセット信号ＲＳＴのいずれかを、外部からの信号ＲＬに応じてポートＡ〜Ｄごとに設定し、これらの設定されたリセット信号ＲＳＴと映像データＤａｔａとを合成して、それぞれポートＡ〜Ｄへ同時に出力する、ことを基本的な特徴とする。本実施形態に係るリセット信号出力方法は、この基本的な特徴の他に、前述したタイミングコントローラ１２の動作を工程として付加してもよい。
【００５０】
更に、前述したタイミングコントローラ１２の動作は、コンピュータ及びそのプログラムで実現することもできる。すなわち、本実施形態に係るリセット信号出力プログラムは、タイミングコントローラ１２に用いられるリセット信号出力プログラムであって、タイミングコントローラ１２の全部又は一部がコンピュータから成るとき、このコンピュータに、通常のリセット信号ＲＳＴと特定のリセット信号ＲＳＴとを含む複数のリセット信号ＲＳＴを記憶しておく手段（リセット信号記憶部２１に相当）、これらの記憶された複数のリセット信号ＲＳＴのいずれかを、外部からの信号ＲＬに応じてポートＡ〜Ｄごとに設定する手段（リセット信号設定部２２に相当）、及び、これらの設定されたリセット信号ＲＳＴと映像データＤａｔａとを合成して、それぞれポートＡ〜Ｄへ同時に出力する手段（リセット信号合成部２３に相当）、として機能させるためのものである。本実施形態に係るリセット信号出力プログラムは、これらの基本的な手段の他に、前述したタイミングコントローラ１２の動作を手段として付加してもよい。
【００５１】
このとき用いるコンピュータは、ＣＰＵ、ＲＯＭ、ＲＡＭ、入出力インタフェース等から成る一般的なものでよい。図４は、本実施形態のリセット信号出力プログラムによる処理を示すフローチャートである。図４に示すように、まず、通常のリセット信号ＲＳＴと特定のリセット信号ＲＳＴとを含む複数のリセット信号ＲＳＴを記憶しておく（ステップ１０１）。続いて、これらの記憶された複数のリセット信号ＲＳＴのいずれかを、外部からの信号ＲＬに応じてポートＡ〜Ｄごとに設定する（ステップ１０２）。最後に、これらの設定されたリセット信号ＲＳＴと映像データＤａｔａとを合成して、それぞれポートＡ〜Ｄへ同時に出力する（ステップ１０３）。
【００５２】
次に、本実施形態について更に詳しく説明する。ただし、タイミングコントローラ１２はＡＳＩＣ又はＦＰＧＡから成るものとする。
【００５３】
図１に、本実施形態の画像表示装置１０及びタイミングコントローラ１２の構成を示す。画像表示装置１０は、表示パネル５１と、タイミングコントローラ１２と、信号線駆動回路７３と、走査線駆動回路５４とで構成される。信号線駆動回路７３は複数個の信号線駆動ＩＣ７５から成り、走査線駆動回路５４は複数個の走査線駆動ＩＣ５６から成る。
【００５４】
図２に示すように、表示パネル５１は、行方向に所定間隔で設けられた複数本の走査線ｇ１，…と、列方向に所定間隔で設けられた複数本の信号線ｄ１，…と、走査線ｇ１，…と信号線ｄ１，…との交差位置に対応して設けられた等価的に容量性負荷である液晶セル３１と、共通電極３２と、対応する液晶セル３１を駆動するＴＦＴ３３と、映像データＤａｔａに相当する電荷を１垂直同期期間の間蓄積するコンデンサ３４とを有する。図３に示すように、信号線駆動ＩＣ７５はシフトレジスタ部７７と信号線出力部７８とを有する。
【００５５】
タイミングコントローラ１２は、複数のリセット信号ＲＳＴを記憶するレジスタから成るリセット信号記憶部２１と、外部から設定される左右スキャン設定の信号ＲＬ、表示解像度、使用する信号線駆動ＩＣ７５の出力数等のパラメータによってリセット信号ＲＳＴを設定するリセット信号設定部２２と、リセット信号ＲＳＴを映像データＤａｔａと合成するリセット信号合成部２３とを有する。また、タイミングコントローラ１２は、映像データ処理部及びタイミング生成部を有するとしてもよい（図示せず）。このとき、映像データ処理部は、外部から供給される映像データＤａｔａを処理する。タイミング生成部は、信号線駆動ＩＣ７５用の信号ＤＬＰ及び信号ＨＣＫ、走査線駆動ＩＣ５６用の信号ＶＳＰ、信号ＶＣＫ及び信号ＶＯＥ、並びに表示パネル５１を交流駆動するための信号ＰＯＬを生成する。
【００５６】
信号線駆動回路７３は、信号線駆動ＩＣ７５を複数個使用した構成である。信号線駆動回路７３では、タイミングコントローラ１２から出力される映像データＤａｔａ、信号ＤＬＰ、信号ＰＯＬ及び信号ＨＣＫのタイミングで、各信号線駆動ＩＣ７５が映像データＤａｔａを取り込む。そして、各信号線駆動ＩＣ７５は、走査線ｇ１，…の１ライン分の各サブ画素３０毎に映像データＤａｔａをそれぞれ電圧値（階調電圧）に変換して、ＴＦＴ３３のドレイン電極を介して画素電極３５に供給する。
【００５７】
走査線駆動回路５４は、走査線駆動ＩＣ５６を複数個使用した構成である。走査線駆動回路５４では、走査線駆動ＩＣ５６が、タイミングコントローラ１２から出力される信号ＶＳＰ、信号ＶＯＥ及び信号ＶＣＫに基づき、信号ＶＣＫに同期して、走査線ｇ１，…の１ライン単位で各ＴＦＴ３３の走査線ｇ１，…の全てを制御する。そして、走査線駆動ＩＣ５６は、上方の１ライン分の各ＴＦＴ３３から順次導通させることにより、その導通時点に信号線駆動ＩＣ７５から供給される階調電圧を、画素電極３５に印加する。
【００５８】
次に、本実施形態のタイミングコントローラ１２の動作について説明する。
【００５９】
表示パネル５１の表示解像度の画素数と各信号線駆動ＩＣ７５の出力数との組み合わせにより、信号線駆動ＩＣ７５の出力数に余りが出る場合がある。この場合における左右方向逆スキャン時に、タイミングコントローラ１２は、各ポートＡ〜Ｄのリセット信号ＲＳＴを個別設定することで、正常表示を実現する。以下、図面を参照して具体的な動作について説明する。
【００６０】
本実施形態では、図１に示すように、表示解像度はＷＵＸＧＡ、タイミングコントローラ１２は４ポート１０ｂｉｔ出力、信号線駆動ＩＣ７５は４１４出力を１４個使用、という構成になっている。このとき、左右逆スキャン動作をした場合について説明する。
【００６１】
図５は、本実施形態におけるリセット信号記憶部が保持するテーブルを示す図表であり、図５［１］は左右順スキャン時のリセット信号を示し、図５［２］は左右逆スキャン時のリセット信号を示す。以下、図１及び図５に基づき説明する。
【００６２】
リセット信号設定部２２は、左右スキャン設定の信号ＲＬの値に応じて、ポートＡ〜Ｄ毎にリセット信号ＲＳＴを、図５［１］［２］に示す値のどちらかに一方に設定する。リセット信号ＲＳＴは、更に５個分のリセット信号ＲＳＴ０〜ＲＳＴ４から構成されている。信号ＲＬが“０”であるときは、左右順スキャン動作を指示しているので、図５［１］に示すように設定する。信号ＲＬが“１”であるときは、左右逆スキャン動作を指示しているので、図５［２］に示すように設定する。
【００６３】
図５に示すリセット信号ＲＳＴは、解像度、信号線駆動ＩＣ７５の出力数、タイミングコントローラ１２のポート数などのパラメータの組み合わせに基づいて、タイミングコントローラ１２内のレジスタ（すなわちリセット信号記憶部２１）に、初期値として持たせてもよい。また、シリアル通信やＩ２Ｃ（Inter-Integrated Circuit）通信などによって、そのレジスタの値を変更してもよい。
【００６４】
図６は、本実施形態におけるｍｉｎｉ−ＬＶＤＳのデータフォーマットを示すタイムチャートである。図７は、本実施形態におけるリセット信号の一例を示すタイムチャートである。図８は、本実施形態における合成されたリセット信号及び映像データを示すタイムチャートである。図６乃至図８において、横軸は時間であり、縦軸は各信号の波形又は値である。以下、図１乃至図８に基づき説明する。
【００６５】
ここで、ｍｉｎｉ−ＬＶＤＳのデータフォーマットについて説明する。１０ｂｉｔのｍｉｎｉ−ＬＶＤＳのデータフォーマットは、図６に示す通り、８ペアのデータ線Ｄ０〜Ｄ７を使って、ＲＧＢ（Red Green Blue）各１０ｂｉｔのデータ２画素分を、信号ＨＣＫの４パルスで転送する。
【００６６】
次に、リセット信号ＲＳＴの生成方法について説明する。例えば、図５［２］に示すように、信号ＲＬが“０”であるとき、ポートＡのリセット信号ＲＳＴを構成する各リセット信号ＲＳＴ４〜ＲＳＴ０は、それぞれＦ８ｈ、１Ｆｈ、００ｈ、００ｈ、００ｈである。したがって、ポートＡのリセット信号ＲＳＴのデータは、そのデータフォーマットから、次のようになる。
０００１＿１１１１、１１１１＿１０００、００００＿００００、００００＿００００、００００＿００００
これを波形で表すと、図７に示すようになる。図７におけるデータ「１」の部分が、リセット信号ＲＳＴのトリガ部分である。
【００６７】
このようにして、リセット信号合成部２３は、図８に示すように、各ポートＡ〜Ｄにおける映像データＤａｔａの１ｓｔデータの前段に、それぞれ５個のリセット信号ＲＳＴ４〜ＲＳＴ０から成るリセット信号ＲＳＴを合成する。
【００６８】
本実施形態では、図８に示すように、左右逆スキャン（ＲＳ＝“０”）時におけるポートＡ，Ｃのリセット信号ＲＳＴのトリガ部分は、基準のトリガ部分の生成位置（以下「ＲＳＴ基準位置」という。）から６画素分（信号ＨＣＫの１２パルス分）早く生成されて出力される。ポートＢ，Ｄのリセット信号ＲＳＴのトリガ部分は、ＲＳＴ基準位置の生成位置と同じ位置で生成されて出力される。
【００６９】
信号線駆動回路７３において、左から４番目及び１１番目の信号線駆動ＩＣ７５の出力端子ｓ３９７〜ｓ４１４は、信号線ｄ１，…と接続されていない。そのため、これらの１８本の余分な出力端子ｓ３９７〜ｓ４１４については、対応するポートＡ，Ｃのリセット信号ＲＳＴを６画素分ずらしてダミー駆動させる。その直後、信号線ｄ１，…と接続されている出力端子ｓ３９６，…について、順次シフトする。余分な出力端子の無い信号線駆動ＩＣ７５に対応するポートＢ，Ｄのリセット信号ＲＳＴのトリガ部分は、ＲＳＴ基準位置からずらす必要が無い。このようにして、有効な１９２０画素の左右逆スキャン動作を問題なく実施し、正常表示が可能となる。
【００７０】
また、左右順スキャン時は、信号線ｄ１，…に接続された出力端子ｓ１，…から順次駆動するので、信号線駆動ＩＣ７５の出力端子ｓ１，…の余りに影響を受けない。そのため、左右順スキャン時のリセット信号ＲＳＴのトリガ部分は、ＲＳＴ基準位置と同じ位置で生成することにより、正常表示となる。
【００７１】
このように、タイミングコントローラ１２は、表示パネル５１の画素数と信号線駆動ＩＣ７５の出力数との組み合わせにより、信号線駆動ＩＣ７５の出力に余りが発生しても、タイミングコントローラ１２で各ポートＡ〜Ｄのリセット信号ＲＳＴを個別に設定するため、左右逆スキャン時でも正常表示を簡単に行うことができる。
【００７２】
次に、本実施形態に総括する。本実施形態のタイミングコントローラ１２は、画像表示装置１０の表示解像度とｍｉｎｉ−ＬＶＤＳインタフェース対応の信号線駆動ＩＣ７５の出力数との組み合わせによって、信号線駆動ＩＣ７５の出力端子Ｓ１，…に余りが発生する場合でも、左右逆スキャン時の正常表示を可能とすることを目的とする。この目的を達成する手段として、タイミングコントローラ１２内部に、表示解像度の画素数と信号線駆動ＩＣ７５の出力数とに応じてリセット信号ＲＳＴを設定するリセット信号設定部２２と、リセット信号ＲＳＴを映像データＤａｔａと合成するリセット信号合成部２３とを具備することを特徴とする。ここで、任意の表示解像度の画素数を持つ画像表示装置１０は、表示パネル５１と、タイミングコントローラ１２と、任意の信号線出力数を持つ複数個の信号線駆動ＩＣ７５から成る信号線駆動回路７３と、走査線駆動回路５４とから構成される。このため、タイミングコントローラ１２は、内部で各ポートＡ〜Ｄのリセット信号ＲＳＴを個別設定し、リセット信号合成部２３でリセット信号ＲＳＴを各ポートＡ〜Ｄごとに個別に生成するため、左右逆スキャン時でも正常表示を簡単に行うことが可能となる。換言すると、本実施形態のタイミングコントローラ１２は、画像表示装置１０において、ｍｉｎｉ−ＬＶＤＳインタフェース対応の信号線駆動ＩＣ７５の出力に余りが発生しても、左右逆スキャン時に正常表示を可能とするために、表示解像度の画素数と使用する信号線駆動ＩＣ７５の出力数とによってリセット信号ＲＳＴを設定するリセット信号設定部２２と、リセット信号ＲＳＴを映像データＤａｔａと合成するリセット信号合成部２３とを具備することを特徴とする。
【００７３】
次に、本実施形態の構成に基づく効果について、詳しく説明する。リセット信号ＲＳＴは、映像データＤａｔａと合成された結果、映像データＤａｔａに埋め込まれた状態になっている。関連技術２のタイミングコントローラ５２（図１３）の場合、リセット信号ＲＳＴと映像データＤａｔａとのタイミングは固定されていた。このため、表示パネル５１の画素数と信号線駆動ＩＣ７５の出力数との組み合わせにより、信号線駆動ＩＣ７５の出力に余りが発生した場合、左右逆スキャン時は先のタイミングコントローラ５２（図１３）では正常表示できなかった。
【００７４】
これに対し、本実施形態のタイミングコントローラ１２によれば、表示パネル５１の画素数と信号線駆動ＩＣ７５の出力数との組み合わせにより、信号線駆動ＩＣ７５の出力に余りが発生しても、リセット信号設定部２２で、各ポートＡ〜Ｄのリセット信号ＲＳＴを個別に設定し、リセット信号合成部２３でリセット信号ＲＳＴをポートＡ〜Ｄごとに個別に生成するため、左右逆スキャン時でも正常表示を簡単に行うことが可能となる。これにより、関連技術２では不可能であった左右逆スキャン動作が、本実施形態によって可能となるので、画像表示装置の設計時の部材レイアウトの自由度を向上できる。また、関連技術２ではＷＵＸＧＡ解像度において使用不可能であった出力特性のより良い、４１４出力の信号線駆動ＩＣ７５を、本実施形態によって使用可能となるので、画像表示装置の表示品位を向上できる。また、関連技術２では使用不可能であった４１４出力の信号線駆動ＩＣ７５が、本実施形態によって使用可能となることにより、信号線駆動ＩＣ７５の部材共用が可能となるとともにコストダウンが可能となるので、安価な製品をエンドユーザに提供できる。
【００７５】
以上、上記実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。例えば、ｍｉｎｉ−ＬＶＤＳデータフォーマットは１０ｂｉｔに限らず、例えば８ｂｉｔであってもよい。また、ｍｉｎｉ−ＬＶＤＳに限らず、信号線に供給する映像データにリセット信号を合成するフォーマットのインタフェースであれば何でもよい。また、左右順スキャン動作時に異常表示となる場合にも、本発明を適用できる。つまり、信号線駆動ＩＣの余分な出力端子が、左右順スキャン時に最初の対象となる場合である。更に、表示パネルは液晶表示パネルに限らず有機ＥＬ（Electro Luminescence）表示パネルやＬＥＤ（Light Emitting Diode）表示パネルなどでもよく、すなわち画像表示装置は有機ＥＬ表示装置やＬＥＤ表示装置などでもよい。
【００７６】
本発明は次のように表現することもできる。
（１）画像表示装置の外部から供給される映像データを処理する映像データ処理部と、当該処理結果に基づいて各制御信号を生成するタイミング生成部とを有するタイミングコントローラにおいて、外部から設定される左右スキャン方向設定の信号ＲＬ、表示解像度及び使用する信号線駆動ＩＣの出力数によって、各ポートのリセット信号ＲＳＴを個別生成し表示させるようにしたことを特徴とするタイミングコントローラ。
（２）画像表示装置を制御する方法において、各ポートのリセット信号ＲＳＴを個別生成し表示させるようにしたことを特徴とする画像表示装置制御方法。
（３）上記（１）のタイミングコントローラを有することを特徴とする画像表示装置。
【産業上の利用可能性】
【００７７】
本発明は、信号線へ供給する映像データにリセット信号を合成して信号線駆動ＩＣへ出力するタイミングコントローラ、例えばｍｉｎｉ−ＬＶＤＳインタフェース対応の信号線駆動ＩＣに用いられるタイミングコントローラ等、に利用可能である。
【符号の説明】
【００７８】
１０  画像表示装置
１２  タイミングコントローラ
２１  リセット信号記憶部
２２  リセット信号設定部
２３  リセット信号合成部
３０  サブ画素
５１  表示パネル
５４  走査線駆動回路
５６  走査線駆動ＩＣ
７３  信号線駆動回路
７５  信号線駆動ＩＣ
ｇ１，…  走査線
ｄ１，…  信号線
ｓ１，…  出力端子
Ｄａｔａ  映像データ
ＲＳＴ  リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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