(57)【要約】【課題】従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅに分割され、トレンチ３１ａによって形成された部分領域Ｃｅの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、導電層３５を介して、トレンチ３１ａ内に絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ１０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の第１表面から第２表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、
前記トレンチによって形成された前記部分領域の側壁に、前記第１表面の側から前記第２表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、
前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴とする領域分割基板。
【請求項２】
前記基板が、単結晶シリコンからなることを特徴とする請求項１に記載の領域分割基板。
【請求項３】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項２に記載の領域分割基板。
【請求項４】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項３に記載の領域分割基板。
【請求項５】
前記導電層が、金属層、高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体からなることを特徴とする請求項１乃至４のいずれか一項に記載の領域分割基板。
【請求項６】
前記導電層が、前記トレンチの周りにおいて、前記第１表面および前記第２表面の少なくとも一方を覆うように形成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の領域分割基板。
【請求項７】
前記絶縁体が、酸化シリコンからなることを特徴とする請求項１乃至６のいずれか一項に記載の領域分割基板。
【請求項８】
前記絶縁体が、前記第１表面の側から前記第２表面の側に亘って埋め込まれてなることを特徴とする請求項１乃至７のいずれか一項に記載の領域分割基板。
【請求項９】
請求項１乃至８のいずれか一項に記載の領域分割基板を用いた半導体装置であって、
半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、
前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴とする半導体装置。
【請求項１０】
前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、
前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、
前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記凸部が、単結晶シリコン、多結晶シリコンまたは金属のいずれかからなることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ベース基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、
前記ベース半導体領域が、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、ＳＯＩ層からなる領域であることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体装置が、力学量センサ素子を有してなり、
前記複数個のベース半導体領域のうち、
少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、
少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
前記可動電極と固定電極の対向する面の間の前記空間を誘電体層とする静電容量が形成され、
前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記力学量が、加速度または角速度であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記キャップ基板を構成する前記基板が、単結晶シリコンからなり、
前記複数個の部分領域のうち、所定の部分領域に、ＩＣ回路が形成されてなることを特徴とする請求項９乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記ＩＣ回路が、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなることを特徴とする請求項１７または１８に記載の半導体装置。
【請求項２０】
前記ＩＣ回路が形成されてなる部分領域に、前記導電層が、該部分領域を包み込むようにして形成されてなることを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン（Ｓｉ）からなり、
前記ベース基板と前記キャップ基板が、シリコン（Ｓｉ）直接接合により貼り合わされてなることを特徴とする請求項９乃至１６のいずれか一項に記載の半導体装置。
【請求項２２】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン（Ｓｉ）からなり、
前記ベース基板と前記キャップ基板が、金（Ａｕ）−シリコン（Ｓｉ）共晶接合により貼り合わされてなることを特徴とする請求項９乃至１６のいずれか一項に記載の半導体装置。
【請求項２３】
前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項９乃至２０のいずれか一項に記載の半導体装置。
【請求項２４】
請求項１に記載の領域分割基板の製造方法であって、
前記基板となる１次基板の前記第１表面の側に、前記トレンチとなる所定深さで当該１次基板を貫通しない１次トレンチを形成する１次トレンチ形成工程と、
前記１次トレンチの側壁を覆うようにして、前記導電層となる１次導電層を形成する１次導電層形成工程と、
前記絶縁体となる１次絶縁体を前記１次トレンチに埋め込む１次絶縁体埋め込み工程と、
前記第１表面の側から研削して、前記１次基板を露出し、前記基板の第１表面とする第１表面形成工程と、
前記１次絶縁体埋め込み工程の後、前記第２表面の側から研削して、前記基板の第２表面とすると共に、前記１次絶縁体を露出して、前記導電層および前記絶縁体とする第２表面形成工程とを有してなることを特徴とする領域分割基板の製造方法。
【請求項２５】
前記１次導電層形成工程の後、前記１次絶縁体埋め込み工程を実施し、
前記１次絶縁体埋め込み工程の後、前記第１表面形成工程を実施することを特徴とする請求項２４に記載の領域分割基板の製造方法。
【請求項２６】
前記第１表面形成工程において、
前記第１表面の側から研削して、前記１次基板の上に形成された１次導電層を露出した後、該１次導電層をパターニングして前記１次基板を露出することを特徴とする請求項２５に記載の領域分割基板の製造方法。
【請求項２７】
前記１次絶縁体埋め込み工程において、
前記１次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる１次絶縁体を埋め込み、
前記第２表面形成工程において、
前記第２表面の側からの研削により前記基板の第２表面に露出する前記犠牲層を、エッチングにより除去することを特徴とする請求項２５に記載の領域分割基板の製造方法。
【請求項２８】
前記１次導電層形成工程の後、前記第１表面形成工程を実施し、
前記第１表面形成工程の後、前記１次絶縁体埋め込み工程を実施することを特徴とする請求項２４に記載の領域分割基板の製造方法。
【請求項２９】
請求項９に記載の半導体装置の製造方法であって、
前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、
前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。
【背景技術】
【０００２】
導電性または半導電性の基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が電気的接続部材として利用される基板が、特表２００６−５２１０２２号公報（特許文献１）に開示されている。また、上記と同様の基板をベース基板に対向して貼り合わされるキャップ基板として用いた半導体装置であって、所定の前記部分領域がベース基板からの引き出し導電領域として機能する半導体装置が、特開２００８−２２９８３３号公報（特許文献２）に開示されている。
【０００３】
図４８は、特許文献２に開示された半導体装置の一例で、半導体装置９０の模式的な断面を示す図である。
【０００４】
図４８に示す半導体装置９０は、半導体からなるベース基板Ｂ１と、ベース基板Ｂ１に貼り合わされる導電性を有したキャップ基板Ｃ１とを有している。
【０００５】
図４８の半導体装置９０におけるベース基板Ｂ１は、埋め込み酸化膜２０を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されている。ベース基板Ｂ１には、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されている。図４８の半導体装置９０におけるベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３により周囲から絶縁分離された、ＳＯＩ層２１からなる領域である。
【０００６】
図４８に示す半導体装置９０は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板Ｂ１の表層部に形成されている複数個のベース半導体領域Ｂｓで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板Ｂ１における複数個のベース半導体領域Ｂｓのうち、図中に示したベース半導体領域Ｂｓ１が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Ｅｍを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Ｂｓ２が、可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域となっている。尚、半導体装置９０の力学量センサ素子に関する平面構造は、次に示す図４９の半導体装置９１と同様であり図示を省略したが、図４８の断面図に示す２個の可動半導体領域Ｂｓ１と２個の固定半導体領域Ｂｓ２は、それぞれ、平面構造において連結した一体の領域である。半導体装置９０においては、可動半導体領域Ｂｓ１の可動電極Ｅｍと固定半導体領域Ｂｓ２の固定電極Ｅｓの対向面で静電容量が形成され、可動電極Ｅｍが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。
【０００７】
図４８の半導体装置９０におけるキャップ基板Ｃ１は、単結晶シリコン基板３０からなり、複数個のキャップ導電領域（部分領域）Ｃｅが形成されている。図４８の半導体装置９０におけるキャップ導電領域Ｃｅは、当該キャップ基板Ｃ１（単結晶シリコン基板３０）を貫通する絶縁分離トレンチ３１により分割されてなる領域である。また、キャップ基板Ｃ１には、ベース基板Ｂ１の表層部における所定領域Ｒ１に対向して、凹部３２が形成されている。尚、キャップ基板Ｃ１において、符号３３の部分は酸化シリコン（ＳｉＯ２）膜等からなる表面保護層であり、符号３４の部分はアルミニウム（Ａｌ）等からなる電極パッドである。
【０００８】
図４８に示すように、キャップ基板Ｃ１は、ベース基板Ｂ１の可動電極Ｅｍを覆うようにして凹部３２が配置され、凹部３２の周りでベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されている。ベース基板Ｂ１とキャップ基板Ｃ１の接合面Ｄ１は、ベース基板Ｂ１の所定領域Ｒ１において環状となるように設定されており、上記ベース基板Ｂ１とキャップ基板Ｃ１の貼り合わせによって、ベース基板Ｂ１における所定領域Ｒ１の表面とキャップ基板Ｃ１における凹部３２の表面とで構成される空間が、高真空状態または所定の雰囲気（Ｎ２等）、圧力で密封されている。また、上記貼り合わせによって、図中に例示した所定のキャップ導電領域Ｃｅ１，Ｃｅ２が、それぞれ、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されてなる、引き出し導電領域として機能する。すなわち、ベース基板Ｂ１における可動半導体領域Ｂｓ１と固定半導体領域Ｂｓ２に、それぞれ、引き出し導電領域Ｃｅ１，Ｃｅ２が接続されている。
【０００９】
図４８に示す半導体装置９０においては、ベース基板Ｂ１に貼り合わされる導電性を有したキャップ基板Ｃ１が、ベース基板Ｂ１の表層部の所定領域Ｒ１に形成される力学量センサ素子を保護するための密封キャップとして機能する。
【００１０】
キャップ基板Ｃ１には、絶縁分離された複数個のキャップ導電領域Ｃｅが形成されており、所定のキャップ導電領域Ｃｅ１，Ｃｅ２が、ベース基板Ｂ１に形成された所定の絶縁分離されてなるベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されて、引き出し導電領域として機能する。図４８の半導体装置９０では、ベース基板Ｂ１に貼り合わされたキャップ基板Ｃ１の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ｃｅ１，Ｃｅ２（にある電極パッド３４）へワイヤボンディング等の電気的な接続を行うことができる。これによって、図４８の半導体装置９０では、引き出し導電領域Ｃｅ１，Ｃｅ２を介してベース基板Ｂ１の表層部の所定領域Ｒ１に形成されている力学量センサ素子への電気的な接続を行うことができる。従って、図４８の半導体装置９０においては、ワイヤボンディングのための大きな貫通穴をキャップ基板に形成する必要がない。このため、チップサイズを小さくでき、小型で安価な半導体装置とすることができる。また、上記キャップ基板Ｃ１の外部に露出する引き出し導電領域Ｃｅ１，Ｃｅ２（にある電極パッド３４）への電気的な接続は、フェースダウンボンディング（ボールボンディング）であってもよく、実装面での制約も少ない。
【００１１】
さらに、半導体装置９０におけるキャップ基板Ｃ１は、ベース基板Ｂ１上に堆積層として形成されたものではなく、一枚の基板を加工して形成されたものである。従って、例えばキャップ基板の厚さを任意に設定できるため、高い強度を確保することができる。また、種々の構造を当該キャップ基板Ｃ１に一般的な基板加工方法を用いて容易に形成することができるため、例えば密封キャップをベース基板Ｂ１上に堆積層として形成する場合に較べて製造コストを低減することができ、安価な半導体装置とすることができる。
【００１２】
図４９は特許文献２に開示された別構成の半導体装置の一例で、図４９（ａ）は半導体装置９１の模式的な断面図であり、図４９（ｂ）は半導体装置９１の模式的な上面図である。図４９（ａ）の断面図は、図４９（ｂ）の一点鎖線Ａ−Ａでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。尚、図４９の半導体装置９１において、図４８の半導体装置９０と同様の部分については同じ符号を付した。また、図４９（ｂ）においては、半導体装置９１の可動電極Ｅｍと固定電極Ｅｓを簡略化して示しているが、実際にはそれぞれ櫛歯状で交互に噛みあうようになっている。
【００１３】
図５０は、図４９の半導体装置９１のベース基板Ｂ２を示す図で、図５０（ａ）はベース基板Ｂ２の断面図であり、図５０（ｂ）はベース基板Ｂ２の上面図である。また、図５１は、図４９の半導体装置９１のキャップ基板Ｃ２を示す図で、図５１（ａ）はキャップ基板Ｃ２の断面図であり、図５０（ｂ）はキャップ基板Ｃ２の上面図である。尚、図４９〜図５１では、（ａ）の断面図と（ｂ）の上面図は、各図で対応したものとなっている。また、一点鎖線Ａ−Ａで示した切断線も、各図で対応したものとなっている。
【００１４】
図４８の半導体装置９０では、ベース基板Ｂ１の表層部における所定領域Ｒ１に対向して、キャップ基板Ｃ１に凹部３２が形成されていた。そして、このキャップ基板Ｃ１が、該凹部３２の周りでベース基板Ｂ１に貼り合わされて、接合面Ｄ１が形成されていた。
【００１５】
一方、図４９に示す半導体装置９１は、ベース基板Ｂ２の所定領域Ｒ１のベース半導体領域Ｂｓ上に、高濃度の不純物を含む導電性の多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されている。そして、キャップ基板Ｃ２が、ベース基板Ｂ２の該凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されている。
【００１６】
図４８の半導体装置９０と同様に、図４９の半導体装置９１においても、ベース基板Ｂ２に貼り合わされる導電性を有したキャップ基板Ｃ２が、ベース基板Ｂ２の表層部の所定領域Ｒ１に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、キャップ基板Ｃ２に形成されたキャップ導電領域（部分領域）Ｃｅ１，Ｃｅ２が、ベース基板Ｂ２に形成されたベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されて、引き出し導電領域として機能し、ここにある電極パッド３４へワイヤボンディング等の電気的な接続を行うことができる。また、フェースダウンボンディング（ボールボンディング）であってもよく、実装面での制約も少ない。さらに、キャップ基板Ｃ２は、任意の厚さに設定でき高い強度を確保することができると共に、安価に製造することができる。一方、図４９の半導体装置９１におけるキャップ基板Ｃ２は、図４８の半導体装置９０におけるキャップ基板Ｃ１と異なり、ベース基板Ｂ２への貼り合わせ面を平坦にすることができる。このため、キャップ基板Ｃ２の製造が、キャップ基板Ｃ１に較べてさらに容易となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特表２００６−５２１０２２号公報
【特許文献２】特開２００８−２２９８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図４８と図４９に示した半導体装置９０，９１は、いずれも、単結晶シリコン基板３０をベース基板Ｂ１，Ｂ２に対向して貼り合わされるキャップ基板Ｃ１，Ｃ２として用いた半導体装置であって、所定のキャップ導電領域（部分領域）Ｃｅ１，Ｃｅ２がベース基板Ｂ１，Ｂ２からの引き出し導電領域として機能する半導体装置である。上記半導体装置９０，９１は、上記キャップ基板Ｃ１，Ｃ２により、ベース基板Ｂ１，Ｂ２の表層部に形成された力学量センサ素子を密封保護できると共に、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【００１９】
上記半導体装置９０，９１において、キャップ基板Ｃ１，Ｃ２を構成している母体の基板には、単結晶シリコン基板３０が用いられている。トレンチによって複数の部分領域に分割され、前記部分領域が引き出し導電領域として利用可能なキャップ基板を構成するための基板材料としては、単結晶シリコンに限らず、導電性または半導電性の任意の基板材料であってよい。一方、単結晶シリコンは、他の基板材料に較べて低コストでトレンチ加工が容易である反面、比抵抗が比較的大きいため、引き出し導電領域とした場合の抵抗値が大きくなり、引き出し導電領域としての適用範囲が限定されてしまう。
【００２０】
そこで本発明は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２１】
請求項１〜８に記載の発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板に関する発明である。
【００２２】
請求項１に記載の領域分割基板は、基板の第１表面から第２表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記トレンチによって形成された前記部分領域の側壁に、前記第１表面の側から前記第２表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴としている。
【００２３】
上記領域分割基板においては、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板と異なり、トレンチによって形成された部分領域の側壁に第１表面の側から第２表面の側に亘って当該基板より高い導電率を有する導電層が形成されている。このため、所定の部分領域を引き出し導電領域として利用する場合には、該部分領域の側壁に形成されている当該基板より高い導電率を有した上記導電層を主な電流経路とすることができ、従来の領域分割基板に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、上記領域分割基板においては部分領域の側壁に形成されている上記導電層を主な電流経路とすることができるため、母体となる基板の材料は、導電性または半導電性の材料に限らず、絶縁性の材料であっても部分領域を引き出し導電領域として利用することが可能である。
【００２４】
上記導電層を引き出し導電領域の主な電流経路とする場合、上記導電層は、導電率が高い材料ほど好ましいが、当該基板より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板の材料との接合性に優れた材料を選択することもできる。また、上記導電層の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【００２５】
以上のようにして、上記領域分割基板は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である領域分割基板であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【００２６】
前述したように、上記領域分割基板の母体となる基板の材料は、導電性、半導電性または絶縁性の任意の材料であってよい。しかしながら、前記基板は、特に請求項２に記載のように、低コストでトレンチ加工が容易な単結晶シリコンからなることが好ましい。
【００２７】
部分領域の側壁に導電層が形成されてなる上記領域分割基板は、比抵抗が比較的大きな単結晶シリコンからなる基板に適用しても、部分領域を引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板を用いても、導電層が形成され部分領域を抵抗値が小さな引き出し導電領域として機能させることができる。
【００２８】
また、単結晶シリコンからなる基板を用いる場合には、請求項３に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなるようにしてもよい。これによれば、前記部分領域にＩＣ回路を形成する場合に特に効果的で、後述するように、上記絶縁体層を層間絶縁膜や保護膜として利用することができる。また、請求項４に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【００２９】
上記領域分割基板における前記導電層は、例えば請求項５に記載のように、高い導電率を有した金属層、シリコン（Ｓｉ）との接合性に優れた高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体とすることができる。
【００３０】
上記領域分割基板においては、請求項６に記載のように、前記導電層が、前記トレンチの周りにおいて、前記第１表面および前記第２表面の少なくとも一方を覆うように形成されてなる構成とすることが好ましい。
【００３１】
これによれば、上記第１表面および第２表面の少なくとも一方を覆う導電層への電気接合が容易になると共に、該導電層を側壁とする部分領域を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。
【００３２】
上記領域分割基板における前記絶縁体は、例えば請求項７に記載のように、半導体製造において一般的に用いられる酸化シリコンとすることができる。
【００３３】
上記領域分割基板においては、請求項８に記載のように、前記絶縁体が、前記第１表面の側から前記第２表面の側に亘って埋め込まれてなることが、該領域分割基板の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば寄生容量を低減するためには、前記絶縁体が、前記第１表面または前記第２表面の一方の側だけに埋め込まれてなるようにしてもよい。
【００３４】
請求項９〜２３に記載の発明は、請求項１乃至８のいずれか一項に記載の領域分割基板を用いた半導体装置に関する発明である。
【００３５】
請求項９に記載の半導体装置は、請求項１乃至８のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴としている。
【００３６】
上記半導体装置においては、ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板が、ベース基板の表層部の所定領域に形成される各種の素子を保護するための密封キャップとして機能する。また、前記キャップ基板には、絶縁分離された複数個の部分領域が形成されており、所定の部分領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。
【００３７】
上記領域分割基板をキャップ基板として用いた半導体装置においては、単にトレンチによって複数の部分領域に分割されただけのキャップ基板を用いる従来の半導体装置と異なり、キャップ基板におけるトレンチによって分割された複数の部分領域の側壁に、高い導電率を有する導電層が形成されている。従って、上記半導体装置における引き出し導電領域は、従来の半導体装置のそれに較べて、抵抗値を小さくすることができる。
【００３８】
また、上記半導体装置において、部分領域の一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板の母体となる基板の材料は、前述したように部分領域の側壁に形成されている導電層を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【００３９】
尚、上記半導体装置についても、従来の半導体装置と同様に、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へ、ワイヤボンディングやフェースダウンボンディング（ボールボンディング）による電気的な接続を行うことができることは言うまでもない。
【００４０】
以上のようにして、上記半導体装置は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板を用いた半導体装置であって、ベース基板の表層部に形成された各種の素子がキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【００４１】
上記半導体装置は、例えば請求項１０に記載のように、前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなる構成とするこができる。
【００４２】
上記半導体装置は、請求項１１に記載のように、前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなる構成としてもよい。これによれば、キャップ基板の貼り合わせ面を平坦にすることができる。この場合、例えば請求項１２に記載のように、前記凸部は、単結晶シリコン、多結晶シリコンまたは金属のいずれかとすることができる。
【００４３】
また、上記半導体装置におけるベース基板は、例えば請求項１３に記載のように、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）基板とすることができ、前記ベース半導体領域を、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、ＳＯＩ層からなる領域とすることができる。このＳＯＩ層は、単結晶シリコンでも多結晶シリコンでもよい。
【００４４】
上記ベース基板としてＳＯＩ基板を用いる場合には、例えば請求項１４に記載のように、上記半導体装置を、以下に示す慣性力を利用した力学量センサ素子を有してなる半導体装置とすることができる。すなわち、前記ベース基板における前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向面で静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出するように、上記半導体装置を構成する。尚、上記半導体装置における前記力学量は、例えば請求項１５に記載のように、加速度または角速度とすることができる。
【００４５】
上記力学量センサ素子を有してなる半導体装置は、半導体からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【００４６】
上記半導体装置において、前記キャップ基板を構成する前記基板が単結晶シリコンからなる場合には、請求項１６に記載のように、前記複数個の部分領域のうち、所定の部分領域に、ＩＣ回路を形成することが可能である。
【００４７】
上記のようにＩＣ回路を形成する場合には、請求項１７に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなることが好ましい。これによれば、該絶縁体層を、層間絶縁膜や保護膜として利用することができる。請求項１８に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【００４８】
また、請求項１９に記載のように、前記ＩＣ回路は、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなる構成とすることもできる。これによれば、ＩＣ回路をより確実に保護することができる。
【００４９】
さらに、請求項２０に記載のように、前記ＩＣ回路が形成されてなる部分領域に、前記導電層が当該部分領域を包み込むようにして形成されてなる構成としてもよい。これによれば、該導電層を電気的シールドとして機能させることができる。
【００５０】
上記半導体装置において、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン（Ｓｉ）からなる場合には、例えば請求項２１に記載のように、前記ベース基板と前記キャップ基板が、シリコン（Ｓｉ）直接接合により貼り合わされてなる構成とすることができる。
【００５１】
上記Ｓｉ直接接合によって、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。尚、上記Ｓｉ直接接合は、高温で行われたものであってもよいし、低温で行われたものであってもよい。
【００５２】
また、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン（Ｓｉ）からなる場合には、請求項２２に記載のように、前記ベース基板と前記キャップ基板が、金（Ａｕ）−シリコン（Ｓｉ）共晶接合により貼り合わされてなる構成としてもよい。これによっても、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。
【００５３】
尚、上記半導体装置においては、請求項２３に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってもよい。
【００５４】
請求項２４〜２８に記載の発明は、請求項１に記載の領域分割基板の製造方法に関する発明である。
【００５５】
請求項２４に記載の領域分割基板の製造方法は、請求項１に記載の領域分割基板の製造方法であって、前記基板となる１次基板の前記第１表面の側に、前記トレンチとなる所定深さで当該１次基板を貫通しない１次トレンチを形成する１次トレンチ形成工程と、前記１次トレンチの側壁を覆うようにして、前記導電層となる１次導電層を形成する１次導電層形成工程と、前記絶縁体となる１次絶縁体を前記１次トレンチに埋め込む１次絶縁体埋め込み工程と、前記第１表面の側から研削して、前記１次基板を露出し、前記基板の第１表面とする第１表面形成工程と、前記１次絶縁体埋め込み工程の後、前記第２表面の側から研削して、前記基板の第２表面とすると共に、前記１次絶縁体を露出して、前記導電層および前記絶縁体とする第２表面形成工程とを有してなることを特徴としている。
【００５６】
これによって、上記請求項１に記載の領域分割基板を製造することができる。尚、これによって製造される領域分割基板の効果については前述したとおりであり、その説明は省略する。
【００５７】
上記領域分割基板の製造方法においては、例えば請求項２５に記載のように、前記１次導電層形成工程の後、前記１次絶縁体埋め込み工程を実施し、前記１次絶縁体埋め込み工程の後、前記第１表面形成工程を実施する構成とすることができる。
【００５８】
この場合には、例えば請求項２６に記載のように、前記第１表面形成工程において、前記第１表面の側から研削して、前記１次基板の上に形成された１次導電層を露出した後、該１次導電層をパターニングして前記１次基板を露出する。また、請求項２７に記載のように、前記１次絶縁体埋め込み工程において、前記１次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる１次絶縁体を埋め込み、前記第２表面形成工程において、前記第２表面の側からの研削により前記基板の第２表面に露出する前記犠牲層を、エッチングにより除去するようにしてもよい。これによれば、第１表面の側だけに絶縁体が埋め込まれた領域分割基板を製造するに際して、第２表面形成工程における研削をトレンチに犠牲層が埋め込まれた状態で実施できるため、研削に伴う基板の割れや欠けを抑制することができる。
【００５９】
また、上記領域分割基板の製造方法においては、請求項２８に記載のように、前記１次導電層形成工程の後、前記第１表面形成工程を実施し、前記第１表面形成工程の後、前記１次絶縁体埋め込み工程を実施する構成としてもよい。
【００６０】
請求項２９に記載の発明は、請求項９に記載の半導体装置の製造方法に関する発明である。
【００６１】
請求項２９に記載の発明は、請求項９に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴としている。
【００６２】
これによって、上記請求項９に記載の半導体装置を製造することができる。尚、これによって製造される半導体装置の効果については前述したとおりであり、その説明は省略する。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る領域分割基板の一例を示す図で、（ａ）は、領域分割基板Ａ１０の部分的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｂ−Ｂでの断面図である。
【図２】図１と同様の領域分割基板Ａ１１を用いた本発明に係る半導体装置の一例を示す図で、（ａ）は、半導体装置１００の部分的な平面図であり、（ｂ）は、（ａ）における一点鎖線Ｃ−Ｃでの断面図である。
【図３】領域分割基板Ａ１０の製造方法の一例を示す工程別の断面図である。
【図４】領域分割基板Ａ１０の製造方法の一例を示す工程別の断面図である。
【図５】導電層３５としてＣＮＴを形成する場合の領域分割基板Ａ１０の製造方法を示す工程別の断面図である。
【図６】導電層３５としてＣＮＴを形成する場合の領域分割基板Ａ１０の製造方法を示す工程別の断面図である。
【図７】図２の半導体装置１００におけるベース基板Ｂ３の準備工程の一例を示した工程別の断面図である。
【図８】図２の半導体装置１００における領域分割基板Ａ１１を用いたキャップ基板の準備工程の一例を示した工程別の断面図である。
【図９】図７の工程により準備したベース基板Ｂ３と、図８工程により準備した領域分割基板Ａ１１を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【図１０】別の半導体装置の例を示す図で、半導体装置１０１の模式的な断面図である。
【図１１】図１０の半導体装置１０１を構成しているベース基板Ｂ４と領域分割基板Ａ１２を用いたキャップ基板を分解して示した図で、ベース基板Ｂ４と領域分割基板Ａ１２を貼り合わせる前の位置決めして積層する様子を示した図である。
【図１２】図１０の半導体装置１０１における領域分割基板Ａ１２を用いたキャップ基板の製造工程別の断面図である。
【図１３】図１０の半導体装置１０１における領域分割基板Ａ１２を用いたキャップ基板の製造工程別の断面図である。
【図１４】別の半導体装置の例を示す図で、半導体装置１０２の模式的な断面図である。
【図１５】図１４の半導体装置１０２を構成しているベース基板Ｂ５と領域分割基板Ａ１３を用いたキャップ基板を分解して示した図で、ベース基板Ｂ５と領域分割基板Ａ１３を貼り合わせる前の位置決めして積層する様子を示した図である。
【図１６】図１４の半導体装置１０２におけるキャップ基板として用いた領域分割基板Ａ１３の製造工程別の断面図である。
【図１７】図１４の半導体装置１０２におけるキャップ基板として用いた領域分割基板Ａ１３の製造工程別の断面図である。
【図１８】別の半導体装置の例を示す図で、半導体装置１０３の模式的な断面図である。
【図１９】図１８の半導体装置１０３を構成しているベース基板Ｂ６と領域分割基板Ａ１４を用いたキャップ基板を分解して示した図で、ベース基板Ｂ６と領域分割基板Ａ１４を貼り合わせる前の位置決めして積層する様子を示した図である。
【図２０】図１８の半導体装置１０３における領域分割基板Ａ１４を用いたキャップ基板の製造工程別の断面図である。
【図２１】図１８の半導体装置１０３における領域分割基板Ａ１４を用いたキャップ基板の製造工程別の断面図である。
【図２２】トレンチ３１ａの下方が空間３７となっている領域分割基板の別の製造方法を説明する図で、領域分割基板Ａ１５の製造工程別の断面図である。
【図２３】別の半導体装置の例を示す図で、半導体装置１０４の模式的な断面図である。
【図２４】図２３の半導体装置１０４を構成しているベース基板Ｂ７とキャップ基板である領域分割基板Ａ１６を分解して示した図で、ベース基板Ｂ７と領域分割基板Ａ１６を貼り合わせる前の位置決めして積層する様子を示した図である。
【図２５】図２３の半導体装置１０４におけるキャップ基板として用いた領域分割基板Ａ１６の製造工程別の断面図である。
【図２６】図２３の半導体装置１０４におけるキャップ基板として用いた領域分割基板Ａ１６の製造工程別の断面図である。
【図２７】別の半導体装置の例を示す図で、キャップ基板として領域分割基板Ａ１７を用いた半導体装置１０５の模式的な断面図である。
【図２８】別の半導体装置の例を示す図で、半導体装置１０８の模式的な断面図である。
【図２９】図２８の半導体装置１０８を構成しているベース基板Ｂ５と領域分割基板Ａ２０を用いたキャップ基板を分解して示した図で、ベース基板Ｂ５と領域分割基板Ａ２０を貼り合わせる前に位置決めして積層する様子を示した図である。
【図３０】（ａ）〜（ｃ）は、図２８の半導体装置１０８でキャップ基板として用いた領域分割基板Ａ２０の製造工程別の断面図である。
【図３１】（ａ）〜（ｃ）は、図２８の半導体装置１０８でキャップ基板として用いた領域分割基板Ａ２０の製造工程別の断面図である。
【図３２】（ａ）〜（ｅ）は、図２８の半導体装置１０８でキャップ基板として用いた領域分割基板Ａ２０の製造工程別の断面図である。
【図３３】図２８に示した半導体装置１０８の応用例で、半導体装置１０９の模式的な断面図である。
【図３４】（ａ）〜（ｃ）は、図３３の半導体装置１０９でキャップ基板として用いた領域分割基板Ａ２１の製造途中の一部工程を抜き出して示した断面図である。
【図３５】図３３に示した半導体装置１０９の変形例で、半導体装置１１０の模式的な断面図である。
【図３６】図３５の半導体装置１１０例とした領域分割基板Ａ２２の外部への接続方法を示す模式的な断面図で、（ａ）はボンディングワイヤＷｂを用いた接続であり、（ｂ）は半田ボールＳｂを用いたボールボンディングによる接続である。
【図３７】別の半導体装置の例を示す図で、領域分割基板Ａ１８を間に挟んで、角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ８と加速度センサ素子が形成されたベース基板Ｂ９とが両側に貼り合わされた、半導体装置１０５の模式的な断面図である。
【図３８】図３７の半導体装置１０５を構成しているベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を分解して示した図である。
【図３９】図３７の半導体装置１０５におけるベース基板Ｂ８の製造方法を示す工程別の断面図である。
【図４０】図３７の半導体装置１０５におけるベース基板Ｂ８の製造方法を示す工程別の断面図である。
【図４１】図３７の半導体装置１０５における領域分割基板Ａ１８の製造方法を示す工程別の断面図である。
【図４２】予め準備したベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を用いた、半導体装置１０５の製造工程別の断面図である。
【図４３】予め準備したベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を用いた、半導体装置１０５の製造工程別の断面図である。
【図４４】別の半導体装置の例を示す図で、角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ１０と加速度センサ素子が形成された領域分割基板Ａ１９とが貼り合わされてなる半導体装置１０６の模式的な断面図である。
【図４５】図３７の半導体装置１０６を構成しているベース基板Ｂ１０と領域分割基板Ａ１９を分解して示した図で、ベース基板Ｂ１０とキャップ基板である領域分割基板Ａ１９を貼り合わせる前の位置決めして積層する様子を示した図である。
【図４６】図４４の半導体装置１０６におけるベース基板Ｂ１０の製造方法を示す工程別の断面図である。
【図４７】図４４の半導体装置１０６における領域分割基板Ａ１９を用いたキャップ基板の製造方法を示す工程別の断面図である。
【図４８】特許文献２に開示された半導体装置の一例で、半導体装置９０の模式的な断面を示す図である。
【図４９】特許文献２に開示された別構成の半導体装置の一例で、（ａ）は半導体装置９１の模式的な断面図であり、（ｂ）は半導体装置９１の模式的な上面図である。
【図５０】図４９の半導体装置９１のベース基板Ｂ２を示す図で、（ａ）はベース基板Ｂ２の断面図であり、（ｂ）はベース基板Ｂ２の上面図である。
【図５１】図４９の半導体装置９１のキャップ基板Ｃ２を示す図で、図５１（ａ）はキャップ基板Ｃ２の断面図であり、図５０（ｂ）はキャップ基板Ｃ２の上面図である。
【発明を実施するための形態】
【００６４】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。以下、本発明を実施するための形態を、図に基づいて説明する。
【００６５】
図１は、本発明に係る領域分割基板の一例を示す図で、図１（ａ）は、領域分割基板Ａ１０の部分的な上面図であり、図１（ｂ）は、図１（ａ）における一点鎖線Ｂ−Ｂでの断面図である。尚、図１に示す領域分割基板Ａ１０において、図４８に示した半導体装置９０におけるキャップ基板Ｃ１と同様の部分については、同じ符号を付した。
【００６６】
領域分割基板Ａ１０は、図１（ｂ）に示すように、単結晶シリコンからなる基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅに分割されている。また、トレンチ３１ａによって形成された部分領域Ｃｅの側壁には、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、該導電層３５を介して、トレンチ３１ａ内に絶縁体３１ｂが埋め込まれた構造となっている。第１表面Ｓ１の側から第２表面Ｓ２の側に亘る導電層３５が形成された部分領域Ｃｅは、後述するように、領域分割基板Ａ１０をキャップ基板として用いる半導体装置において、引き出し導電領域として利用可能である。
【００６７】
図１に示す領域分割基板Ａ１０においては、図４８に示した半導体装置９０における単にトレンチ（絶縁分離トレンチ３１）によって複数の部分領域（キャップ導電領域Ｃｅ）に分割されただけの従来の領域分割基板（キャップ基板Ｃ１）と異なり、トレンチ３１ａによって形成された部分領域Ｃｅの側壁に第１表面Ｓ１の側から第２表面Ｓ２の側に亘って当該基板３０より高い導電率を有する導電層３５が形成されている。このため、所定の部分領域Ｃｅを引き出し導電領域として利用する場合には、該部分領域Ｃｅの側壁に形成されている当該基板３０より高い導電率を有した導電層３５を主な電流経路とすることができ、図４８に示した従来の領域分割基板（キャップ基板Ｃ１）に較べて、引き出し導電領域としての抵抗値を小さくすることができる。
【００６８】
また、図１の領域分割基板Ａ１０においては、母体となる基板として、単結晶シリコン基板３０が用いられている。しかしながら、図１に示す領域分割基板Ａ１０の構造は、部分領域Ｃｅの側壁に形成されている導電層３５を主な電流経路とすることができるため、母体となる基板の材料は、単結晶シリコン基板３０に限らず、多結晶シリコン基板であってもよい。また、導電性や半導電性の材料に限らず、絶縁性の材料であっても部分領域Ｃｅを引き出し導電領域として利用することが可能である。
【００６９】
一方、図１に示す単結晶シリコンからなる基板３０は、低コストでトレンチ３１ａの加工が容易であり、領域分割基板Ａ１０の母体となる基板として好ましい材料である。部分領域Ｃｅの側壁に導電層３５が形成された領域分割基板Ａ１０は、比抵抗が比較的大きな単結晶シリコンからなる基板３０に適用しても、部分領域Ｃｅを引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板Ａ１０においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板３０を用いても、導電層３５が形成された部分領域Ｃｅを抵抗値が小さな引き出し導電領域として機能させることができる。
【００７０】
図１の領域分割基板Ａ１０のように、導電層３５を引き出し導電領域の主な電流経路とする場合、導電層３５は、導電率が高い材料ほど好ましいが、当該基板３０より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板３０の材料との接合性に優れた材料を選択することもできる。例えば、図１の領域分割基板Ａ１０における導電層３５は、アルミニウム（Ａｌ）等の高い導電率を有した金属層、シリコン（Ｓｉ）との接合性に優れた高不純物濃度シリコン層やタングステン（Ｗ）、チタン（Ｔｉ）、白金（Ｐｔ）等をシリコン（Ｓｉ）と反応させて形成する金属シリサイド層、およびそれらの積層体とすることができる。また、導電層３５の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【００７１】
図１の領域分割基板Ａ１０における絶縁体３１ｂは、例えば半導体製造において一般的に用いられる、酸化シリコン（ＳｉＯ２）とすることができる。また、絶縁体３１ｂは、図１（ｂ）に示すように、第１表面Ｓ１の側から第２表面Ｓ２の側に亘ってトレンチ３１ａに埋め込まれてなることが、領域分割基板Ａ１０の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば絶縁体３１ｂを誘電体層とする寄生容量を低減するためには、該絶縁体が後述するように第１表面Ｓ１または第２表面Ｓ２の一方の側だけに埋め込まれてなるようにしてもよい。
【００７２】
以上のようにして、図１に例示した領域分割基板Ａ１０は、基板３０が該基３０を貫通するトレンチ３１ａによって複数の部分領域Ｃｅに分割されてなり、部分領域Ｃｅが引き出し導電領域として利用可能である領域分割基板であって、図４８に示した従来の領域分割基板（キャップ基板Ｃ１）と較べて部分領域Ｃｅを引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【００７３】
図２は、図１と同様の領域分割基板Ａ１１を用いた本発明に係る半導体装置の一例を示す図で、図２（ａ）は、半導体装置１００の部分的な平面図であり、図２（ｂ）は、図２（ａ）における一点鎖線Ｃ−Ｃでの断面図である。尚、図２（ａ）は、図２（ｂ）における一点鎖線Ｄ−Ｄでの断面を示した図である。また、図２に示す半導体装置１００において、図４８および図４９に示した半導体装置９０，９１と同様の部分については、同じ符号を付した。
【００７４】
図２に示す半導体装置１００は、図１に示した領域分割基板Ａ１０と同様の領域分割基板Ａ１１を用いた半導体装置である。図２の半導体装置１００は、半導体からなるベース基板Ｂ３であって、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されてなるベース基板Ｂ３と、ベース基板Ｂ３に貼り合わされる領域分割基板Ａ１１を用いたキャップ基板とを有している。キャップ基板である領域分割基板Ａ１１は、ベース基板Ｂ３の表層部における所定領域Ｒ１に対向して貼り合わされて、前記所定領域Ｒ１とキャップ基板である領域分割基板Ａ１１とで構成される空間が、密封されると共に、所定の部分領域Ｃｅ１，Ｃｅ２が、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されてなる、引き出し導電領域として機能する。
【００７５】
より詳細に説明すると、図２の半導体装置１００におけるベース基板Ｂ３は、埋め込み酸化膜２０を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されている。ベース基板Ｂ３には、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されている。図２の半導体装置１００におけるベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３により周囲から絶縁分離された、ＳＯＩ層２１からなる領域である。ベース基板Ｂ３の所定領域Ｒ１のベース半導体領域Ｂｓ上には、多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されている。また、凸部Ｔ１を構成している導電膜５０は、ベース基板Ｂ３とキャップ基板である領域分割基板Ａ１１を金（Ａｕ）−シリコン（Ｓｉ）共晶接合で貼り合わせる場合には、金（Ａｕ）−シリコン（Ｓｉ）合金となる。さらに、凸部Ｔ１としては、ベース半導体領域Ｂｓ上に導電膜５０を形成する代わりに、加工成形して単結晶シリコンからなるベース半導体領域Ｂｓの表面が凸部Ｔ１を有するようしてもよい。尚、ベース基板Ｂ３において、埋め込み酸化膜２０とベース半導体領域Ｂｓを貫通する符号５１で示した部分は、ＳＯＩ層２１の表面側から支持基板２２に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり支持基板２２の電位固定等に用いられる。
【００７６】
図２に示す半導体装置１００は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板Ｂ３の表層部に形成されている複数個のベース半導体領域Ｂｓで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板Ｂ３における複数個のベース半導体領域Ｂｓのうち、図中に示したベース半導体領域Ｂｓ１が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Ｅｍを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Ｂｓ２が、可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域となっている。尚、半導体装置１００の力学量センサ素子に関する平面構造は、図５０のベース基板Ｂ２と同様であり図示を省略したが、図２の断面図に示す２個の可動半導体領域Ｂｓ１と２個の固定半導体領域Ｂｓ２は、それぞれ、平面構造において連結した一体の領域である。半導体装置１００においては、可動半導体領域Ｂｓ１の可動電極Ｅｍと固定半導体領域Ｂｓ２の固定電極Ｅｓの対向面で静電容量が形成され、可動電極Ｅｍが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。また、ベース基板Ｂ３における所定領域Ｒ１以外の他の領域には、別の素子や回路が形成されていてもよい。
【００７７】
図２の半導体装置１００のキャップ基板である領域分割基板Ａ１１は、単結晶シリコン基板３０からなり、複数個の部分領域Ｃｅが形成されている。部分領域Ｃｅは、単結晶シリコン基板３０を貫通するトレンチ３１ａにより分割されてなる領域で、トレンチ３１ａによって形成された部分領域Ｃｅの側壁には、当該基板３０より高い導電率を有する導電層３５が形成されている。尚、領域分割基板Ａ１１上において、符号３３で示された部分は酸化シリコン（ＳｉＯ２）膜等からなる表面保護層であり、符号３４デ示された部分はアルミニウム（Ａｌ）等からなる配線や電極パッドである。
【００７８】
半導体装置１００においては、図２（ｂ）に示すように、キャップ基板である領域分割基板Ａ１１の平坦な一方の表面がベース基板Ｂ３に凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されている。ベース基板Ｂ３と領域分割基板Ａ１１の接合面Ｄ１は、ベース基板Ｂ３の所定領域Ｒ１において環状となるように凸部Ｔ１ｃが設定されており、ベース基板Ｂ３とキャップ基板である領域分割基板Ａ１１の貼り合わせによって、ベース基板Ｂ３における所定領域Ｒ１の表面とキャップ基板である領域分割基板Ａ１１の表面とで構成される空間が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した領域分割基板Ａ１１の所定の部分領域Ｃｅ１，Ｃｅ２が、それぞれ、凸部Ｔ１ａ，Ｔ１ｂを介して、ベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続され、引き出し導電領域として機能する。すなわち、ベース基板Ｂ３における可動半導体領域Ｂｓ１と固定半導体領域Ｂｓ２に、それぞれ、引き出し導電領域Ｃｅ１，Ｃｅ２が接続された構成となっている。尚、半導体装置１００の電極パッド３４には、このままワイヤボンディングしてもよいが、必要に応じてパッシベーション膜を形成し、フリップチップバンプ等のボールボンディング接続構造としてもよい。この場合、必要に応じてチップの応力バランスをとるため、電気接続をとらないダミーバンプを設置することもできる。
【００７９】
図２に示す半導体装置１００においては、ベース基板Ｂ３に貼り合わされる領域分割基板Ａ１１を用いたキャップ基板が、ベース基板Ｂ３の表層部の所定領域Ｒ１に形成される各種の素子を保護するための密封キャップとして機能する。すなわち、半導体装置１００においては、領域分割基板Ａ１１を用いたキャップ基板が、ベース基板Ｂ３の表層部の所定領域Ｒ１に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、該キャップ基板には、絶縁分離された複数個の部分領域Ｃｅが形成されており、所定の部分領域Ｃｅ１，Ｃｅ２が、ベース基板Ｂ３に形成された所定の絶縁分離されてなるベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されて、引き出し導電領域として機能する。
【００８０】
上記領域分割基板Ａ１１をキャップ基板として用いた半導体装置１００においては、図４８および図４９に示した単にトレンチ（絶縁分離トレンチ３１）によって複数の部分領域Ｃｅに分割されただけのキャップ基板Ｃ１，Ｃ２を用いる従来の半導体装置９０，９１と異なり、キャップ基板として用いた領域分割基板Ａ１１におけるトレンチ３１ａによって分割された複数の部分領域Ｃｅの側壁に、高い導電率を有する導電層３５が形成されている。従って、上記半導体装置１００における引き出し導電領域Ｃｅ１，Ｃｅ２は、従来の半導体装置９０，９１のそれに較べて、抵抗値を小さくすることができる。
【００８１】
また、上記半導体装置１００において、部分領域Ｃｅの一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板Ａ１１の母体となる基板の材料は、前述したように部分領域Ｃｅの側壁に形成されている導電層３５を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置１００におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【００８２】
尚、図２に示す半導体装置１００についても、図４８および図４９に示した従来の半導体装置９０，９１と同様に、ベース基板Ｂ３に貼り合わされる領域分割基板Ａ１１を用いたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ｃｅ１，Ｃｅ２に接続した電極３４へ、ワイヤボンディングやフェースダウンボンディング（ボールボンディング）による電気的な接続を行うことができることは言うまでもない。
【００８３】
以上のようにして、図２に示す半導体装置１００は、基板３０が該基板３０を貫通するトレンチ３１ａによって複数の部分領域Ｃｅに分割されてなり、前記部分領域Ｃｅが引き出し導電領域Ｃｅ１，Ｃｅ２として利用可能である、領域分割基板Ａ１１を用いた半導体装置であって、ベース基板Ｂ３の表層部に形成された各種の素子が領域分割基板Ａ１１を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ｃｅ１，Ｃｅ２の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【００８４】
次に、図１に示した領域分割基板Ａ１０の製造方法について説明する。
【００８５】
図３と図４は、領域分割基板Ａ１０の製造方法の一例を示す工程別の断面図である。
【００８６】
最初に、図３（ａ）に示す１次トレンチ形成工程において、領域分割基板Ａ１０の基板３０となる１次基板３０ａの第１表面Ｓ１の側に、トレンチ３１ａとなる所定深さで当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。１次基板３０ａには、例えば、結晶方位（１００）で、砒素（Ａｓ）やリン（Ｐ）等を高濃度に含んだ比抵抗０．００１〜１ΩｃｍのＮ＋型単結晶シリコン基板を用いる。また、１次トレンチ３１ａａは、１０〜５００μｍの所定の深さに形成する。
【００８７】
次に、図３（ｂ）に示す１次導電層形成工程において、図３（ａ）の１次トレンチ３１ａａの側壁を覆うようにして、領域分割基板Ａ１０の導電層３５となる１次導電層３５ａを第１表面Ｓ１の側の全面に形成する。１次導電層３５ａは、例えばアルミニウム（Ａｌ）や金（Ａｕ）、タングステン（Ｗ）等の金属膜を、蒸着、スパッタリング、ＣＶＤ等で、０．１〜２μｍの厚さで形成する。
【００８８】
次に、図３（ｃ）に示す１次絶縁体埋め込み工程において、領域分割基板Ａ１０の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、図３（ｂ）の１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。１次絶縁体３１ｂａは、例えば蒸着、スパッタリング、ＣＶＤ等で酸化シリコン（ＳｉＯ２）膜を堆積し、１次トレンチ３１ａａを埋め込むように形成する。領域分割基板Ａ１０の絶縁体３１ｂに起因する寄生容量を小さくしたい場合には、低誘電率のＦＳＧ（ＳｉＯＦ）、カーボン含有ＳｉＯ２膜（ＳｉＯＣ）等を埋め込んでもよい。また、該ＦＳＧ（ＳｉＯＦ）やカーボン含有ＳｉＯ２膜とＳｉＯ２膜との積層膜としてもよい。
【００８９】
次に、図４（ａ）に示す第１表面形成工程において、第１表面Ｓ１の側から研削、研磨して、領域分割基板Ａ１０の基板３０となる１次基板３０ａを露出し、領域分割基板Ａ１０における基板３０の第１表面Ｓ１とする。例えば、１次基板３０ａの第１表面Ｓ１上に形成されている１次導電層３５ａをストッパとして１次絶縁体３１ｂａをＣＭＰ等で除去した後、続いてエッチングにより、１次トレンチ３１ａａ内の１次導電層３５ａを残して、１次基板３０ａ上の１次導電層３５ａを除去する。
【００９０】
次に、図４（ｂ）と図４（ｃ）に示す第２表面形成工程を実施する。
【００９１】
図４（ｂ）に示すように、図４（ａ）に示す１次基板３０ａを反転し、第２表面Ｓ２の側から研削して、領域分割基板Ａ１０における基板３０の第２表面Ｓ２とする。例えば、研削やエッチング等により１次基板３０ａの第２表面Ｓ２の側を大雑把に除去した後、次にＣＭＰにより１次導電層３５ａをストッパとして除去する。
【００９２】
次に、図４（ｃ）に示すように、１次絶縁体３１ｂａを露出して、領域分割基板Ａ１０における導電層３５および絶縁体３１ｂとする。この工程では、例えば、エッチングにより１次トレンチ３１ａａ内の１次導電層３５ａを残して、表面の１次導電層３５ａだけを除去する。
【００９３】
以上の工程によって、図１に示した領域分割基板Ａ１０を製造することができる。
【００９４】
図３と図４では、図１に示す領域分割基板Ａ１０の導電層３５としてアルミニウム（Ａｌ）や金（Ａｕ）、タングステン（Ｗ）等の金属膜を形成する場合の工程を例示したが、導電層３５として例えばカーボンナノチューブ（以下、ＣＮＴと略記）やグラフェンを形成するようにしてもよい。
【００９５】
図５と図６は、導電層３５としてＣＮＴを形成する場合の領域分割基板Ａ１０の製造方法を示す工程別の断面図である。
【００９６】
図５（ａ）に示すように、最初に、図３（ａ）と同様にして領域分割基板Ａ１０の基板３０となる１次基板３０ａの第１表面Ｓ１の側に、トレンチ３１ａとなる１次トレンチ３１ａａを形成し、ＣＮＴの結晶成長の種となる触媒金属３５ｂａを１次トレンチ３１ａａの側壁の底部周囲に形成する。触媒金属３５ｂａとしては、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の微細な粒子（数〜数十ｎｍ）を利用することができる。これら触媒金属３５ｂａの微細な粒子をアルコール等の溶媒に分散させ、この分散液を選択噴きつけ可能なインクジェット法等で射出し、１次トレンチ３１ａａの側壁の底部周囲に線状に形成する。
【００９７】
次に、図５（ｂ）に示すように、触媒金属３５ｂａを種として、ＣＮＴ３５ｂを１次トレンチ３１ａａの側壁に結晶成長させる。ＣＮＴ３５ｂの形成は、熱ＣＶＤやプラズマＣＶＤ等により、メタン、エチレン、アセチレン、ベンゼン等の炭素（カーボン）供給源ガス共に水素ガスやアンモニア等のガスを導入し、１次基板３０ａの表面で反応させる。この時、結晶成長の種である触媒金属３５ｂａから優先的にＣＮＴ３５ｂが成長し、１次基板３０ａに垂直方向に電界を加えておくことで１次トレンチ３１ａａの側壁に沿ってＣＮＴ３５ｂを成長させることができる。尚、ＣＮＴ３５ｂは、１次トレンチ３１ａａの側壁に沿って一列に並んでもよいが、触媒金属３５ｂａの大きさを適宜設定することにより、単層だけでなく多層にＣＮＴを形成することもできる。以上、１次トレンチ３１ａａの側壁に沿ってＣＮＴ３５ｂを形成する方法を説明したが、１次トレンチ３１ａａの側壁に沿ってグラフェンを形成する場合も同様である。
【００９８】
次に、図５（ｃ）に示すように、図３（ｃ）と同様にして、１次基板３０ａの全面に１次絶縁体３１ｂａを堆積し、図５（ｂ）のＣＮＴ３５ｂが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。
【００９９】
次に、図６（ａ）に示すように、図４（ａ）と同様にして、第１表面Ｓ１の側から研削して、領域分割基板Ａ１０の基板３０となる１次基板３０ａを露出し、基板３０の第１表面Ｓ１とする。
【０１００】
次に、図６（ｂ）に示すように、図６（ａ）に示す１次基板３０ａを反転し、第２表面Ｓ２の側から研削して、基板３０の第２表面Ｓ２とすると共に、１次絶縁体３１ｂａを露出して、導電層３５および絶縁体３１ｂとする。
【０１０１】
以上の工程によって、ＣＮＴからなる導電層３５を有した図１の領域分割基板Ａ１０を製造することができる。
【０１０２】
次に、図２に示した半導体装置１００の製造方法について説明する。
【０１０３】
図７は、図２の半導体装置１００におけるベース基板Ｂ３を準備する、ベース基板準備工程の一例を示した工程別の断面図である。
【０１０４】
最初に、図７（ａ）に示すように、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されるＳＯＩ基板Ｂ３ａを準備する。ＳＯＩ基板Ｂ３ａは、例えば基板貼り合わせ技術により形成し、埋め込み酸化膜２０を酸化シリコン（ＳｉＯ２）膜とし、支持基板２２を例えば比抵抗０．００１〜１Ωｃｍの単結晶シリコン基板とする。また、各種の素子形成に用いるＳＯＩ層２１は、厚さが１〜５０μｍの砒素（Ａｓ）やリン（Ｐ）等を含んだ比抵抗０．００１〜１Ωｃｍの単結晶シリコン層とする。力学量センサ素子を形成する図２に示した半導体装置１００では、ＳＯＩ層２１と支持基板２２は、例えば高濃度に不純物を含んだＮ＋型単結晶シリコン基板を貼り合わせて形成し、ＳＯＩ層２１の厚さを１０〜２０μｍとする。図２（ｂ）に示すように、ベース半導体領域Ｂｓの一部をそれぞれ可動電極Ｅｍや固定電極Ｅｓが形成されてなる可動半導体領域Ｂｓ１や固定半導体領域Ｂｓ２として利用する上では、特に、ＳＯＩ層２１は、不純物濃度ができるだけ高い、すなわち比抵抗の小さいものが好ましい。尚、以上の説明では不純物をＮ＋型で説明したが、すべてＰ＋型の不純物、例えばボロン（Ｂ）等で形成するようにしてもよい。
【０１０５】
次に、図７（ｂ）に示すように、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持ち埋め込み酸化膜２０に達するトレンチ２３を形成する。これにより、ＳＯＩ層２１が分割されて、周囲から絶縁分離された複数個のベース半導体領域Ｂｓが、ＳＯＩ基板Ｂ３ａの表層部に形成される。
【０１０６】
次に、図７（ｃ）に示すように、トレンチ２３を介してフッ化水素（ＨＦ）ガスによるエッチングにより、ＳｉＯ２膜からなる埋め込み酸化膜２０の一部を除去し、可動電極Ｅｍを有する可動半導体領域Ｂｓ１や固定電極Ｅｓを有する固定半導体領域Ｂｓ２等を形成する。尚、この際に、可動半導体領域Ｂｓ１における可動電極Ｅｍが形成される部分の下方の埋め込み酸化膜２０は、図７（ｃ）に示すように、完全に除去するようにする。
【０１０７】
次に、図７（ｄ）に示すように、必要に応じて支持基板２２とコンタクトを取るための埋め込み酸化膜２０とＳＯＩ層２１を貫通するトレンチを形成し、多結晶シリコン等を埋め込んで、コンタクト層５１を形成する。その後、凸部Ｔ１を構成する金（Ａｕ）膜等からなる導電膜５０を形成する。コンタクト層５１と導電膜５０は、図７（ｂ），（ｃ）に示すセンサ構造を形成する前に、所定の領域にフォトリソエッチングまたはマスク蒸着等で予め形成しておいてもよい。
【０１０８】
以上の図７に示した工程により、図２の半導体装置１００におけるベース基板Ｂ３が準備できる。尚、上記凸部は、ベース基板にかわってキャップ基板側に形成してもよく、その両方に形成することもできる。
【０１０９】
図８は、図２の半導体装置１００における領域分割基板Ａ１１を用いたキャップ基板準備工程の一例を示した工程別の断面図である。
【０１１０】
最初に、図８（ａ）に示すように、図３と図４で説明した製造方法により、領域分割基板Ａ１０と同様の領域分割基板Ａ１１を準備する。
【０１１１】
次に、図８（ｂ）に示すように、酸化シリコン（ＳｉＯ２）膜等からなる表面保護層３３を、領域分割基板Ａ１１の一方の表面にＣＶＤ等により形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド３４を形成する。
【０１１２】
以上の図８に示した工程により、図２の半導体装置１００における領域分割基板Ａ１１を用いたキャップ基板が準備できる。
【０１１３】
図９は、図７の工程により準備したベース基板Ｂ３と、図８工程により準備した領域分割基板Ａ１１を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【０１１４】
図９（ａ）に示すように、領域分割基板Ａ１１を用いたキャップ基板を、ベース基板Ｂ３の力学量センサ素子が形成された所定領域Ｒ１に対向するようにして位置決めし、これらを積層する。
【０１１５】
次に、図９（ｂ）に示すように、領域分割基板Ａ１１を用いたキャップ基板を、ベース基板Ｂ３に貼り合わせる。この貼り合わせには、例えば、金（Ａｕ）−シリコン（Ｓｉ）共晶接合を用いることができる。Ａｕ−Ｓｉ共晶接合は、導電膜５０として予め金（Ａｕ）膜を形成しておき、窒素（Ｎ２）ガス等の不活性ガス中で、いわゆるＡｕ−Ｓｉ共晶反応を起こさせて貼り合わせるものである。このＡｕ−Ｓｉ共晶接合を用いた貼り合わせによって、ベース基板Ｂ３と領域分割基板Ａ１１を用いたキャップ基板が、導電性を確保した状態で接合面Ｄ１において強固に貼り合わされると共に、ベース基板Ｂ３の所定領域Ｒ１と領域分割基板Ａ１１とで構成されるトレンチ２３等からなる空間を完全密封することができる。また、上記ベース基板Ｂ３と領域分割基板Ａ１１を用いたキャップ基板の強固な貼り合わせによって、領域分割基板Ａ１１の引き出し導電領域Ｃｅ１，Ｃｅ２が所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続する。これによって、領域分割基板Ａ１１を用いたキャップ基板の表面に形成された電極パッド３４から、ベース基板Ｂ３に形成された力学量センサ素子の出力を外部に取り出せるようになる。
【０１１６】
尚、ベース基板Ｂ３と領域分割基板Ａ１１を用いたキャップ基板の貼り合わせには、ベース基板Ｂ３のＳＯＩ層２１と領域分割基板Ａ１１の母体である単結晶シリコン基板３０が共にシリコン（Ｓｉ）からなる場合、Ａｕ−Ｓｉ共晶接合に限らず、後述するＳｉ直接接合を用いることもできる。また、キャップ基板として用いる領域分割基板とベース基板の貼り合わせ面にそれぞれアルミニウム（Ａｌ）層を設け、少なくとも一方のＡｌ層にゲルマニウム（Ｇｅ）層を積層し、アルミニウム（Ａｌ）−ゲルマニウム（Ｇｅ）の共晶合金で接合するようにしてもよい。また、他の共晶合金を用いてもよいことは言うまでもない。さらに、キャップ基板として用いる領域分割基板とベース基板を、銀（Ａｇ）ペースト等の導電性接着剤を用いて貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコン（Ｓｉ）以外の材料からなる場合にも適用することができる。
【０１１７】
以上の図９に示した工程により、図２の半導体装置１００を製造することができる。尚、実際の半導体装置１００の製造においては、ベース基板Ｂ３およびキャップ基板である領域分割基板Ａ１１はそれぞれウエハ状態で基板貼り合わせ工程まで実施し、接合されたウエハから半導体装置１００が多数のチップに切り出されて製造される。
【０１１８】
図１０は、別の半導体装置の例を示す図で、半導体装置１０１の模式的な断面図である。また、図１１は、図１０の半導体装置１０１を構成しているベース基板Ｂ４と領域分割基板Ａ１２を用いたキャップ基板を分解して示した図で、ベース基板Ｂ４と領域分割基板Ａ１２を貼り合わせる前の位置決めして積層する様子を示した図である。尚、以下に示す半導体装置の各例において、図２に示した半導体装置１００と同様の部分については、同じ符号を付した。
【０１１９】
図２の半導体装置１００では、ベース基板Ｂ３の所定領域Ｒ１のベース半導体領域Ｂｓ上には、多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されていた。そして、キャップ基板である領域分割基板Ａ１１の平坦な一方の表面がベース基板Ｂ３に凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されていた。
【０１２０】
これに対して、図１０の半導体装置１０１のベース基板Ｂ４においては、導電膜５０からなる凸部Ｔ１表面が形成されておらず、ベース基板Ｂ４における領域分割基板Ａ１２との接合面Ｄ２は、ＳＯＩ層２１の平坦な表面からなる。一方、領域分割基板Ａ１２において、力学量センサ素子が形成されたベース基板Ｂ４の所定領域Ｒ１に対向する部分には、凹部３２が形成されている。逆に言えば、領域分割基板Ａ１２における凹部３２の周りには、凸部Ｔ２が形成されている。領域分割基板Ａ１２におけるベース基板Ｂ４との接合面Ｄ２は、母体である単結晶シリコン基板３０の一方の表面に形成された該凸部Ｔ２の表面である。従って、半導体装置１０１におけるベース基板Ｂ４と領域分割基板Ａ１２の貼り合わせは、シリコン（Ｓｉ）同士の接合となっている。
【０１２１】
このように、図１０の半導体装置１０１においては、ベース基板Ｂ４と領域分割基板Ａ１２の接合がＳｉ同士の接合となるため、シリコン（Ｓｉ）直接接合を利用することができる。このＳｉ直接接合は、８００〜１２００℃の高温で行ってもよいし低温（室温〜４５０℃）で行ってもよいが、特に低温で行うことが好ましい。特に、図１０に示す半導体装置１０１のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Ｅｍ，Ｅｓ間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、領域分割基板Ａ１２との接合によってベース基板Ｂ４に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、低温のＳｉ直接接合でベース基板Ｂ４と領域分割基板Ａ１２を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板Ｂ４と領域分割基板Ａ１２を貼り合わせる前に、ベース基板Ｂ４と領域分割基板Ａ１２に種々の素子を形成しておくことが可能である。
【０１２２】
低温でのＳｉ直接接合によるベース基板Ｂ４と領域分割基板Ａ１２の貼り合わせは、具体的には、以下のように実施する。準備したベース基板Ｂ４と領域分割基板Ａ１２を真空チャンバ内に入れ、接合面Ｄ２となる領域分割基板Ａ１２の凸部Ｔ２が形成されている側の表面とベース基板Ｂ４の力学量センサ素子が形成されている側の表面を、アルゴン（Ａｒ）等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子（汚染物）等を除去する。この結果、各々のシリコン表面がプラズマによって活性化され、結合手を持ったＳｉ原子が露出して、他のＳｉ原子との結合力が大きい活性な状態となる。次に、ベース基板Ｂ４と領域分割基板Ａ１２を図１１に示したように位置決めし、真空または所定の減圧雰囲気（例えばＮ２）中でこれら表面を低温で接触させることで、これら表面のシリコン（Ｓｉ）同士が結合して一体となり、強固な接合を形成することができる。
【０１２３】
このＳｉ直接接合によって、ベース基板Ｂ４と領域分割基板Ａ１２が接合面Ｄ２で導電性を確保した状態で強固に貼り合わされると共に、ベース基板Ｂ４における所定領域Ｒ１のトレンチ２３や領域分割基板Ａ１２における凹部３２とで構成される空間を完全密封することができる。
【０１２４】
尚、図１０の半導体装置１０１においてキャップ基板として用いられる領域分割基板Ａ１２についても、図２に示した半導体装置１００の領域分割基板Ａ１１と同様に、トレンチ３１ａによって分割された複数の部分領域Ｃｅの側壁に、高い導電率を有する導電層３５が形成されている。従って、言うまでもなく、半導体装置１０１においても、引き出し導電領域Ｃｅ１，Ｃｅ２は、従来の半導体装置９０，９１のそれに較べて抵抗値を小さくすることができる。また、図１０の半導体装置１０１についても、図２に示した半導体装置１００と同様に、ベース基板Ｂ４の表層部に形成された各種の素子が領域分割基板Ａ１２を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ｃｅ１，Ｃｅ２の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【０１２５】
図１０の半導体装置１０１を製造するにあたって、ベース基板Ｂ４は、図７で説明した工程により準備することができる。
【０１２６】
図１２と図１３は、図１０の半導体装置１０１における領域分割基板Ａ１２を用いたキャップ基板の製造工程別の断面図である。
【０１２７】
最初に、図１２（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、領域分割基板Ａ１２の基板３０となる１次基板３０ａの第１表面Ｓ１の側に、熱酸化により、酸化シリコン（ＳｉＯ２）膜３０ｂを、０．１〜１μｍの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にＳｉＯ２膜３０ｂを除去し、所定のパターンに加工する。次に、所定パターンのＳｉＯ２膜３０ｂをマスクとして、１次基板３０ａをドライエッチングし、深さが０．１〜１０μｍの凹部３２を形成する。これによって、ベース基板Ｂ４と接合するための領域分割基板Ａ１２の凸部Ｔ２が形成される。
【０１２８】
次に、図１２（ｂ）に示すように、マスクに用いたＳｉＯ２膜３０ｂを除去した後、所定パターンのマスクを１次基板３０ａの第１表面Ｓ１の側に再び形成し、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。
【０１２９】
次に、図１２（ｃ）に示すように、１次トレンチ３１ａａの側壁を覆うようにして、領域分割基板Ａ１２の導電層３５となる１次導電層３５ａを第１表面Ｓ１の側の全面に形成する。次に、領域分割基板Ａ１２の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。
【０１３０】
図１２（ｂ）と図１２（ｃ）の工程は、図３（ａ）〜（ｃ）で説明した工程と同様である。
【０１３１】
次に、図１３（ａ）に示すように、図では反転して示されていないが、１次基板３０ａの第２表面Ｓ２の側から研削して、領域分割基板Ａ１２における基板３０の第２表面Ｓ２とする。
【０１３２】
次に、図１３（ｂ）に示すように、ドライエッチング法により第１表面Ｓ１の側からエッチバックして、基板３０上の１次絶縁体３１ｂａと１次導電層３５ａを除去し、１次基板３０ａを露出して、領域分割基板Ａ１２における基板３０の第１表面Ｓ１とする。また、基板３０の第２表面Ｓ２の側において、１次絶縁体３１ｂａを露出して、領域分割基板Ａ１２の導電層３５および絶縁体３１ｂとする。
【０１３３】
図１３（ａ）と図１３（ｂ）の工程は、工程順序が異なるものの、図４（ａ）〜（ｃ）で説明した各工程における実施内容と同様である。
【０１３４】
次に、図１３（ｃ）の反転図に示すように、酸化シリコン（ＳｉＯ２）膜等からなる表面保護層３３を、領域分割基板Ａ１１の第２表面Ｓ２の側に形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド３４を形成する。
【０１３５】
図１３（ｃ）の工程は、図８（ｂ）で説明した工程と同様である。
【０１３６】
以上の図１２と図１３に示した工程により、図２の半導体装置１００における領域分割基板Ａ１２を用いたキャップ基板が製造できる。
【０１３７】
図１４は、別の半導体装置の例を示す図で、半導体装置１０２の模式的な断面図である。また、図１５は、図１４の半導体装置１０２を構成しているベース基板Ｂ５と領域分割基板Ａ１３を用いたキャップ基板を分解して示した図で、ベース基板Ｂ５と領域分割基板Ａ１３を貼り合わせる前の位置決めして積層する様子を示した図である。
【０１３８】
図１４に示す半導体装置１０２のベース基板Ｂ５は、図２に示した半導体装置１００のベース基板Ｂ３と同じ構造を有している。一方、図２の半導体装置１００におけるキャップ基板として用いた領域分割基板Ａ１１では、高い導電率を有する導電層３５が、トレンチ３１ａによって分割された複数の部分領域Ｃｅの側壁だけに形成されていた。これに対して、図１４の半導体装置１０２においてキャップ基板として用いられている領域分割基板Ａ１３では、高い導電率を有する導電層３５が、トレンチ３１ａによって分割された複数の部分領域Ｃｅの側壁だけでなく、トレンチ３１ａの周りにおいて、引き出し導電領域として利用される部分領域Ｃｅ１，Ｃｅ２の両側の表面を覆うように形成されている。
【０１３９】
図１４に示す半導体装置１０２においては、図２の半導体装置１００に較べて、両側の表面を覆う導電層３５への電気接合が容易になると共に、該導電層３５を側壁とする部分領域Ｃｅ１，Ｃｅ２を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。尚、図１４の半導体装置１０２において、高い導電率を有する導電層３５を、引き出し導電領域として利用される部分領域Ｃｅ１，Ｃｅ２のいずれか一方だけの表面を覆うように形成してもよい。また、図１４に示すように、領域分割基板Ａ１３の部分領域Ｃｅ１，Ｃｅ２においては、高い導電率を有する導電層３５が、ベース基板Ｂ５と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図１４に示す領域分割基板Ａ１３の構造では、母体となる基板は、単結晶シリコン基板３０や多結晶シリコン基板のように導電性のある基板に限らず、ガラス等の絶縁体基板を採用することも可能である。
【０１４０】
図１６と図１７は、図１４の半導体装置１０２におけるキャップ基板として用いた領域分割基板Ａ１３の製造工程別の断面図である。
【０１４１】
最初に、図１６（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。次に、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、１次導電層３５ａを第１表面Ｓ１の側の全面に形成する。
【０１４２】
次に、図１６（ｂ）に示すように、領域分割基板Ａ１３の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。
【０１４３】
図１６（ａ）と図１６（ｂ）の工程は、図３（ａ）〜（ｃ）で説明した工程と同様である。
【０１４４】
次に、図１６（ｃ）に示すように、１次基板３０ａの第１表面Ｓ１上に形成されている１次導電層３５ａをストッパとして、１次絶縁体３１ｂａをＣＭＰ等で除去する。これによって、１次トレンチ３１ａａ内だけに１次絶縁体３１ｂａを残すようにする。
【０１４５】
次に、図１７（ａ）に示すように、フォトリソグラフィとエッチングにより、１次基板３０ａの第１表面Ｓ１上に形成されている１次導電層３５ａを所定のパターンにパターニングし、１次基板３０ａの一部を露出して領域分割基板Ａ１３における基板３０の第１表面Ｓ１とする。
【０１４６】
次に、図１７（ｂ）の反転図に示すように、第２表面Ｓ２の側から研削して、１次トレンチ３１ａａ内に埋め込まれている１次絶縁体３１ｂａを露出し、領域分割基板Ａ１３における基板３０の第２表面Ｓ２、トレンチ３１ａおよび絶縁体３１ｂとする。
【０１４７】
次に、図１７（ｃ）に示すように、第２表面Ｓ２の全面に、１次導電層３５ａを再び堆積する。
【０１４８】
最後に、図１７（ｄ）に示すように、基板３０の第２表面Ｓ２の側においても、フォトリソグラフィとエッチングにより、第２表面Ｓ２上に形成されている１次導電層３５ａを所定のパターンにパターニングし、領域分割基板Ａ１３における導電層３５とする。
【０１４９】
以上の図１６と図１７に示した工程により、図１４の半導体装置１０２におけるキャップ基板としての領域分割基板Ａ１３が製造できる。
【０１５０】
図１８は、別の半導体装置の例を示す図で、半導体装置１０３の模式的な断面図である。また、図１９は、図１８の半導体装置１０３を構成しているベース基板Ｂ６と領域分割基板Ａ１４を用いたキャップ基板を分解して示した図で、ベース基板Ｂ６と領域分割基板Ａ１４を貼り合わせる前の位置決めして積層する様子を示した図である。
【０１５１】
図１８に示す半導体装置１０３のベース基板Ｂ６は、図２に示した半導体装置１００のベース基板Ｂ３と同じ構造を有している。一方、図２の半導体装置１００においてキャップ基板として用いた領域分割基板Ａ１１では、絶縁体３１ｂが、該領域分割基板Ａ１１における一方の表面の側から他方の表面の側に亘って、トレンチ３１ａに埋め込まれていた。これに対して、図１８の半導体装置１０３においてキャップ基板として用いられている領域分割基板Ａ１４では、絶縁体３１ｂが該領域分割基板Ａ１３におけるトレンチ３１ａの上方の側だけに埋め込まれており、トレンチ３１ａの下方が空間３７となっている。従って、図１８の半導体装置１０３においては、図２の半導体装置１００に較べて、絶縁体３１ｂを誘電体層とする寄生容量を低減することができる。
【０１５２】
図２０と図２１は、図１８の半導体装置１０３における領域分割基板Ａ１４を用いたキャップ基板の製造工程別の断面図である。
【０１５３】
最初に、図２０（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。次に、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、１次導電層３５ａを全面に形成する。
【０１５４】
図２０（ａ）の工程は、図３（ａ），（ｂ）で説明した工程と同様である。
【０１５５】
次に、図２０（ｂ）に示すように、異方性ドライエッチングにより、１次トレンチ３１ａａの側壁に形成されている１次導電層３５ａを残すようにして、１次基板３０ａの上面および１次トレンチ３１ａａの底面にある１次導電層３５ａだけを除去する。
【０１５６】
次に、図２０（ｃ）に示すように、ＣＶＤ法やスパッタリング成膜等により急速にＳｉＯ２膜を堆積し、１次トレンチ３１ａａの上方を埋め込む絶縁体３１ｂと１次基板３０ａ上の表面保護層３３を形成する。このように急速成膜することによって、１次トレンチ３１ａａの開口部が先に閉じて下方に空間３７が残され、絶縁体３１ｂが１次トレンチ３１ａａの上方だけに埋め込まれた構造を形成することができる。
【０１５７】
次に、図２１（ａ）に示すように、表面保護層３３の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド３４を形成する。
【０１５８】
次に、図２１（ａ）に示すように、空間３７が露出するまで１次基板３０ａの下面側から切削やＣＭＰ等で研削する。
【０１５９】
以上の図２０と図２１に示した工程により、図１８の半導体装置１０３における領域分割基板Ａ１４を用いたキャップ基板が製造できる。
【０１６０】
尚、上記図２０と図２１に示した工程では、予め１次トレンチ３１ａａに空間３７を形成した後、空間３７が露出するように１次基板３０ａを研削して、領域分割基板Ａ１４を製造した。しかしながらこの製造方法に限らず、例えば図８（ｂ）に示す領域分割基板Ａ１１と同じ構造を先に形成した後で絶縁体３１ｂだけを下方から所定位置までエッチングし、領域分割基板Ａ１４の空間３７を形成するようにしてもよい。
【０１６１】
図２２は、トレンチ３１ａの下方が空間３７となっている領域分割基板の別の製造方法を説明する図で、領域分割基板Ａ１５の製造工程別の断面図である。
【０１６２】
最初に、図２０（ａ）に示したように、単結晶シリコンからなる１次基板３０ａを準備し、１次トレンチ３１ａａを形成した後、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして１次導電層３５ａを全面に形成しておく。
【０１６３】
次に、図２２（ａ）に示すように、１次トレンチ３１ａａの下方に、犠牲層であるＰＳＧ等のエッチング速度が速い絶縁体３８を埋め込んだ後、ＣＶＤ法やスパッタリング成膜等によりＳｉＯ２膜を堆積し、絶縁体３８の上部の絶縁体３１ｂと１次基板３０ａ上の表面保護層３３を形成する。
【０１６４】
次に、図２２（ｂ）に示すように、表面保護層３３の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド３４を形成する。
【０１６５】
次に、図２２（ｃ）に示すように、絶縁体３８が露出するまで１次基板３０ａの下面側から切削やＣＭＰ等で研削する。
【０１６６】
最後に、図２２（ｄ）に示すように、ＨＦ系の水溶液を用いてエッチングし、エッチング速度が速い絶縁体３８を除去する。これによって、トレンチ３１ａの空間３７が形成される。
【０１６７】
以上の図２２に示した工程により、トレンチ３１ａの下方が空間３７となっている領域分割基板Ａ１５が製造できる。
【０１６８】
尚、図２２の領域分割基板Ａ１５の製造においては、図２０（ａ）に示した状態にある１次基板３０ａと１次導電層３５ａから工程を開始したが、図２０（ｂ）に示した状態にある１次基板３０ａと１次導電層３５ａから工程を開始してもよい。
【０１６９】
一方の表面の側だけに絶縁体３１ｂが埋め込まれた領域分割基板Ａ１４，Ａ１５を製造するに際して、図２２に示した領域分割基板Ａ１５の製造工程においては、研削工程をトレンチ３１ａに犠牲層である絶縁体３８が埋め込まれた状態で実施できるため、図２０と図２１に示した領域分割基板Ａ１４の製造工程に較べて、研削に伴う基板の割れや欠けを抑制することができる。
【０１７０】
図２３は、別の半導体装置の例を示す図で、半導体装置１０４の模式的な断面図である。また、図２４は、図２３の半導体装置１０４を構成しているベース基板Ｂ７とキャップ基板である領域分割基板Ａ１６を分解して示した図で、ベース基板Ｂ７と領域分割基板Ａ１６を貼り合わせる前の位置決めして積層する様子を示した図である。
【０１７１】
図２３に示す半導体装置１０４のベース基板Ｂ７は、図２に示した半導体装置１００のベース基板Ｂ３と同じ構造を有している。一方、図２の半導体装置１００においてキャップ基板として用いた領域分割基板Ａ１１では、母体となる基板として、単結晶シリコン基板３０が用いられていた。これに対して、図２３の半導体装置１０４における領域分割基板Ａ１６では、母体となる基板として、石英ガラス、シリコン（Ｓｉ）と同等な熱膨張係数を持つガラス、結晶化ガラス（例えばデビトロン：商品名）等の絶縁体基板３９が用いられている。
【０１７２】
図２３に示す半導体装置１０４のベース基板Ｂ７は、図２に示した半導体装置１００のベース基板Ｂ３と同じ構造を有している。一方、図１４の半導体装置１０４においてキャップ基板として用いられている領域分割基板Ａ１６では、母体となる基板として導電性を有していない絶縁体基板３９が用いられているが、高い導電率を有する導電層３５が、ベース基板Ｂ７と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図１４の半導体装置１０２において説明したように、図２３の半導体装置１０４についても、部分領域Ｃｅ１，Ｃｅ２を引き出し導電領域として利用することができる。尚、図２３に示す半導体装置１０４の領域分割基板Ａ１６上に、層間絶縁膜や配線層を多層に形成して、配線や電極パッドの配置の自由度を上げるようにしてもよい。
【０１７３】
図２５と図２６は、図２３の半導体装置１０４におけるキャップ基板として用いた領域分割基板Ａ１６の製造工程別の断面図である。
【０１７４】
最初に、図２５（ａ）に示すように、ガラス等からなる絶縁性の１次基板３９ａを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３９ａを貫通しない１次トレンチ３１ａａを形成する。次に、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、１次導電層３５ａを第１表面Ｓ１の側の全面に形成する。
【０１７５】
次に、図２５（ｂ）に示すように、領域分割基板Ａ１６の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。
【０１７６】
次に、図２５（ｃ）に示すように、１次基板３９ａの第１表面Ｓ１上に形成されている１次導電層３５ａをストッパとして、１次絶縁体３１ｂａをＣＭＰ等で除去する。これによって、１次トレンチ３１ａａ内だけに１次絶縁体３１ｂａを残すようにする。
【０１７７】
次に、図２６（ａ）に示すように、フォトリソグラフィとエッチングにより、１次基板３９ａ上の１次導電層３５ａを、１次トレンチ３１ａａの周りを残すようにして、所定のパターンにパターニングする。
【０１７８】
次に、図２６（ｂ）の反転図に示すように、第２表面Ｓ２の側からＣＭＰ等で研削して、１次トレンチ３１ａａの底の１次導電層３５ａを露出し、領域分割基板Ａ１６における絶縁体基板３９とする。
【０１７９】
次に、図２６（ｃ）に示すように、絶縁体基板３９の第２表面Ｓ２の全面に、１次導電層３５ａを再び堆積する。
【０１８０】
最後に、図２６（ｄ）に示すように、絶縁体基板３９の第２表面Ｓ２の側においても、フォトリソグラフィとエッチングにより、第２表面Ｓ２上に形成されている１次導電層３５ａを所定のパターンにパターニングし、領域分割基板Ａ１６における導電層３５とする。
【０１８１】
以上の図２５と図２６に示した工程により、図２３の半導体装置１０４におけるキャップ基板としての領域分割基板Ａ１６が製造できる。尚、図２５と図２６に示した工程は、１次基板の材料が異なるだけで、基本的には図１６と図１７で説明した工程と同じ加工を施すものである。
【０１８２】
図２７は、別の半導体装置の例を示す図で、キャップ基板として領域分割基板Ａ１７を用いた半導体装置１０５の模式的な断面図である。
【０１８３】
図２７の半導体装置１０５においては、領域分割基板Ａ１７の母体として単結晶シリコン基板３０が用いられ、領域分割基板Ａ１７の幾つかの部分領域Ｃｅにおいて、ＩＣ回路、パワーデバイス、センサ等Ｇ１〜Ｇ４が形成されている。この幾つかの部分領域Ｃｅに形成されたＩＣ回路等Ｇ１〜Ｇ４は各々絶縁体で分離されていることが好ましい。ＩＣ回路Ｇ１〜Ｇ４は、バイポーラ回路やＣＭＯＳ回路等の任意のものであってよい。このように様々なＩＣ回路、パワーデバイス、センサ等をキャップ基板に一体で形成する場合、各々が絶縁体で分離されているとお互いの電気的影響を避けることができ、特性の安定化がはかれる。このように、領域分割基板の母体として半導電性の単結晶シリコン基板、ＳＯＩ基板あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、キャップ基板として用いる領域分割基板に複数個形成された部分領域のうち、所定の部分領域に、各種の半導体素子やＩＣ回路を形成することが可能である。
【０１８４】
前述したように、部分領域Ｃｅの側壁に導電層３５が形成された領域分割基板においては、該導電層３５を主な電流経路とすることができるため、例えば不純物濃度が低く比抵抗が大きな単結晶シリコン基板３０を用いても、導電層３５が形成された部分領域Ｃｅを抵抗値が小さな引き出し導電領域Ｃｅ１，Ｃｅ２として機能させることができる。従って、導電層３５が形成された領域分割基板の引き出し導電領域Ｃｅ１，Ｃｅ２においては、導電層３５が形成されていない従来の半導体装置のように、リン（Ｐ）や砒素（Ａｓ）のイオン注入を行って、高濃度のＮ導電型（ｎ＋）となるようにする必要がない。
【０１８５】
ＩＣ回路Ｇ１〜Ｇ４を形成していない前記領域分割基板Ａ１０〜Ａ１５においては、例えば、比抵抗（不純物濃度）が０．００１〜１００Ωｃｍといった広範囲の単結晶シリコン基板３０を採用することができる。また、図２７に示す半導体装置１０５の領域分割基板Ａ１７のように、所定の部分領域ＣｅにＩＣ回路Ｇ１〜Ｇ４を形成する場合には、ＩＣ回路Ｇ１〜Ｇ４の形成に適した不純物濃度の単結晶シリコン基板３０を採用することができる。例えば、半導体素子や特にＩＣ回路Ｇ１〜Ｇ４を形成する単結晶シリコン基板３０には、例えば、比抵抗が０．１〜２０Ωｃｍのものが望ましい。尚、これら単結晶シリコン基板３０の導電型は、Ｎ導電型とＰ導電型のいずれであってもよい。
【０１８６】
図２７に示す半導体装置１０５のように、ベース基板Ｂ７に力学量センサ素子の実体となる部分を形成した場合には、領域分割基板Ａ１７に形成されているＩＣ回路Ｇ１〜Ｇ４を、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を要する力学量センサ素子の実体部上にＩＣ回路Ｇ１〜Ｇ４を配置することで、キャップ基板として用いた領域分割基板Ａ１７を効率的に利用し、半導体装置１０５の全体を小型化することができる。尚、この場合、ＩＣ回路Ｇ１〜Ｇ４は、ベース基板Ｂ７と領域分割基板Ａ１７の接合前に形成してもよいし、接合後に形成してもよい。尚、領域分割基板Ａ１７において、導電層３５は、引き出し導電領域Ｃｅ１，Ｃｅ２として利用した部分領域Ｃｅだけでなく、ＩＣ回路Ｇ１〜Ｇ４が形成されている部分領域Ｃｅにも形成されているが、図２７に示す半導体装置１０５のように、部分領域Ｃｅの側壁だけに導電層３５を形成すればＩＣ回路Ｇ１〜Ｇ４への悪影響はない。逆に、ＩＣ回路Ｇ１〜Ｇ４へのシールド層としての効果や下部方向への低抵抗化ができ、ＩＣ回路Ｇ１〜Ｇ４の特性の安定につながる。
【０１８７】
図２８は、別の半導体装置の例を示す図で、半導体装置１０８の模式的な断面図である。また、図２９は、図２８の半導体装置１０８を構成しているベース基板Ｂ５と領域分割基板Ａ２０を用いたキャップ基板を分解して示した図で、ベース基板Ｂ５と領域分割基板Ａ２０を貼り合わせる前に位置決めして積層する様子を示した図である。尚、図２８に示す半導体装置１０８において、図１４に示した半導体装置１０２と同様の部分については、同じ符号を付した。
【０１８８】
図２８に示す半導体装置１０８のベース基板Ｂ５は、図１４に示した半導体装置１０２のベース基板Ｂ５と同じである。一方、図２８の半導体装置１０８においてキャップ基板として用いている領域分割基板Ａ２０は、図１４の半導体装置１０２における領域分割基板Ａ１３と異なり、単結晶シリコン基板３０と導電層３５の間に、絶縁体層３０ｃが形成されている。そして、図２８の領域分割基板Ａ２０における各部分領域Ｃｅは、上記絶縁体層３０ｃと上側表面に形成されている絶縁体層３０ｄとで被覆されている。
【０１８９】
図２８に示す半導体装置１０８の領域分割基板Ａ２０は、部分領域ＣｅにＩＣ回路を形成する場合に特に効果的で、後述するように、上記絶縁体層３０ｃを層間絶縁膜や保護膜として利用することができる。尚、上記絶縁体層３０ｃは、任意の絶縁体材料であってよいが、特に容易に形成できる酸化シリコン層であることが好ましい。
【０１９０】
図３０（ａ）〜（ｃ），図３１（ａ）〜（ｃ），図３２（ａ）〜（ｅ）は、図２８の半導体装置１０８でキャップ基板として用いた領域分割基板Ａ２０の製造工程別の断面図である。尚、図３０〜図３２の製造途中にある領域分割基板Ａ２０において、図１６と図１７の製造途中にある領域分割基板Ａ１３と同様の部分については、同じ符号を付した。
【０１９１】
最初に、図３０（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直（垂直または０〜５°程度の順テーパ）の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。
【０１９２】
次に、図３０（ｂ）に示すように、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、絶縁体層３０ｃを形成する。絶縁体層３０ｃとしては、例えば、０．１〜２μｍの厚さの酸化シリコン（ＳｉＯ２）膜を、熱酸化により１次基板３０ａの両表面に形成する。また、プラズマＣＶＤ法等により熱応力をゼロに近づけた状態で、酸化シリコン（ＳｉＯ２）膜や窒化シリコン（ＳｉＮ）膜およびそれらの複合体膜として、１次基板３０ａの１次トレンチ３１ａａ側の表面に０．１〜３μｍ程度の厚さで形成してもよい。
【０１９３】
次に、図３０（ｃ）に示すように、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、絶縁体層３０ｃ上にアルミニウム（Ａｌ）からなる１次導電層３５ａを形成する。尚、図３０（ａ）において１次トレンチ３１ａａに順テーパを形成しておくことで、図３０（ｂ）の絶縁体層３０ｃや図３０（ｃ）の１次導電層３５ａを安定して形成することができる。
【０１９４】
次に、図３１（ａ）に示すように、領域分割基板Ａ１３の絶縁体３１ｂとなる１次絶縁体３１ｂａを全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内を１次絶縁体３１ｂａで埋め込む。
【０１９５】
次に、図３１（ｂ）に示すように、１次絶縁体３１ｂａをＣＭＰまたはドライエッチングでエッチバックして、１次導電層３５ａの表面が露出するまで除去して平坦化する。
【０１９６】
次に、図３１（ｃ）に示すように、フォトリソグラフィとエッチングにより、１次導電層３５ａを貫通電極とするための所定のパターンにパターニングする。
【０１９７】
次に、図３１（ｃ）の１次基板３０ａを反転して研削、研磨、エッチング、ＣＭＰ法等により裏面側から除去して、図３２（ａ）の反転図に示すように、基板３０とする。この時、図３２（ａ）に示すように、上側表面に凹部３０ｅが形成されるようにする。
【０１９８】
次に、図３２（ｂ）に示すように、上記凹部３０ｅを埋めるようにして、一次絶縁体層３０ｄａを形成する。
【０１９９】
次に、図３２（ｃ）に示すように、一次絶縁体層３０ｄａをＣＭＰ等でエッチバックして、１次トレンチ３１ａａ内に埋め込まれている１次絶縁体３１ｂａを露出し、領域分割基板Ａ２０におけるトレンチ３１ａ、絶縁体３１ｂおよび絶縁体層３０ｄとする。
【０２００】
次に、図３２（ｄ）に示すように、１次導電層３５ａを再び堆積する。
【０２０１】
最後に、図３２（ｅ）に示すように、フォトリソグラフィとエッチングにより、１次導電層３５ａを所定の貫通電極を形成するパターンにパターニングし、領域分割基板Ａ２０における導電層３５とする。
【０２０２】
以上の図３０〜図３２に示した工程により、領域分割基板Ａ２０が製造できる。この領域分割基板Ａ２０を、図２９に示したようにベース基板Ｂ５上に積層して貼り合わせることで、図２８の半導体装置１０８を製造することができる。
【０２０３】
図３３は、図２８に示した半導体装置１０８の応用例で、半導体装置１０９の模式的な断面図である。尚、図３３に示す半導体装置１０９において、図２８に示した半導体装置１０８と同様の部分については、同じ符号を付した。
【０２０４】
図３３に示す半導体装置１０９のベース基板Ｂ５ａは、図２８に示した半導体装置１０８のベース基板Ｂ５と同じ構造を有している。また、図３３に示す半導体装置１０９のキャップ基板として用いている領域分割基板Ａ２１も、図２８に示した半導体装置１０８のベース基板Ｂ５ａは、図２８に示した半導体装置１０８の領域分割基板Ａ２０と同様の構造を有している。すなわち、単結晶シリコン基板３０と導電層３５の間に、絶縁体層３０ｃが形成されている。そして、領域分割基板Ａ２１における各部分領域Ｃｅは、上記絶縁体層３０ｃと上側表面に形成されている絶縁体層３０ｄとで被覆されている。
【０２０５】
一方、図３３の半導体装置１０９における領域分割基板Ａ２１においては、図２８の半導体装置１０８における領域分割基板Ａ２０と異なり、部分領域Ｃｅａに、ＩＣ回路Ｇ５が形成されている。そして、該ＩＣ回路Ｇ５は、キャップ基板である領域分割基板Ａ２１におけるベース基板Ｂ５ａの所定領域Ｒ１と対向する側に形成されて、ベース基板Ｂ５ａと領域分割基板Ａ２１の貼り合わせにより密封される空間内に配置されている。従って、図３３の半導体装置１０９におけるＩＣ回路Ｇ５は、例えば図２７に示したＩＣ回路Ｇ１〜Ｇ４に較べて腐食や劣化等が起き難く、耐環境性を高めることができる。
【０２０６】
図３３の半導体装置１０９において、部分領域Ｃｅｂは、外周に形成された導電層３５で引き出し導電領域として機能し、ベース基板Ｂ５ａの支持基板２２と電気的接続をとっている。部分領域Ｃｅｃも、外周に形成された導電層３５で引き出し導電領域として機能し、力学量センサが形成されているベース基板Ｂ５ａの固定電極や可動電極等と電気的接続をとっている。部分領域Ｃｅｄも、外周に形成された導電層３５で引き出し導電領域として機能し、ＩＣ回路Ｇ５に接続する電極３５ｃおよび導電膜５０やベース半導体領域Ｂｓａ等を介して、ＩＣ回路Ｇ５と外部の入出力が取られている。
【０２０７】
図３４（ａ）〜（ｃ）は、図３３の半導体装置１０９でキャップ基板として用いた領域分割基板Ａ２１の製造途中の一部工程を抜き出して示した断面図である。尚、図３４の製造途中にある領域分割基板Ａ２１において、図３０〜図３２の製造途中にある領域分割基板Ａ２０と同様の部分については、同じ符号を付した。
【０２０８】
図３３の半導体装置１０９における領域分割基板Ａ２１は、基本的には図３０〜図３２に示した領域分割基板Ａ２０と同様の工程で製造することができる。
【０２０９】
図３４（ａ）は、図３０（ｂ）に対応した図である。領域分割基板Ａ２１におけるＩＣ回路Ｇ５は、予め単結晶シリコンからなる１次基板３０ａの表層部の所定位置に形成しておいてから、１次トレンチ３１ａａと絶縁体層３０ｃを形成する。
【０２１０】
図３４（ｂ）は、図３１（ｃ）に対応した図である。図３４（ａ）の状態から図３４（ｂ）の状態までは、図３０（ｃ）から図３１（ｂ）に示した工程で加工する。図３３の半導体装置１０９においてＩＣ回路Ｇ５に接続している電極３５ｃは、この１次導電層３５ａをパターニング加工する段階で、同時に形成される。
【０２１１】
図３４（ｂ）の状態から、図３２（ａ）から図３２（ｅ）に示した工程で加工を進めることで図３４（ｃ）の状態となり、領域分割基板Ａ２１が製造できる。この領域分割基板Ａ２１を、ベース基板Ｂ５ａ上に積層して貼り合わせることで、図３３の半導体装置１０９を製造することができる。
【０２１２】
図３５は、図３３に示した半導体装置１０９の変形例で、半導体装置１１０の模式的な断面図である。尚、図３５に示す半導体装置１１０において、図３３に示した半導体装置１０９と同様の部分については、同じ符号を付した。
【０２１３】
図３５に示す半導体装置１１０は、領域分割基板Ａ２２のＩＣ回路Ｇ５が形成された部分領域Ｃｅａに、導電層３５ｄが当該部分領域Ｃｅａを包み込むようにして形成されている点が、図３３の半導体装置１０９と異なっている。図３５の半導体装置１１０において、ＩＣ回路Ｇ５が形成された部分領域Ｃｅａを包み込む導電層３５ｄは、外部からおよびＩＣ回路９からのノイズの電気的シールドとして機能させることができる。
【０２１４】
尚、部分領域Ｃｅａを包み込む導電層３５ｄの形成は、図３１（ｃ）および図３２（ｅ）に示した１次導電層３５ａのパターニング工程において、部分領域Ｃｅａの周りに１次導電層３５ａを残すようにすればよい。
【０２１５】
図３６は、図３５の半導体装置１１０例とした領域分割基板Ａ２２の外部への接続方法を示す模式的な断面図で、（ａ）はボンディングワイヤＷｂを用いた接続であり、（ｂ）は半田ボールＳｂを用いたボールボンディングによる接続である。
【０２１６】
図３６（ａ），（ｂ）に示すように、領域分割基板Ａ２２における導電層３５，３５ｄと外部の接続は、ワイヤボンディングやボールボンディング（フリップチップ実装）のいずれであってもよい。
【０２１７】
図３７は、別の半導体装置の例を示す図で、領域分割基板Ａ１８を間に挟んで、角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ８と加速度センサ素子が形成されたベース基板Ｂ９とが両側に貼り合わされた、半導体装置１０６の模式的な断面図である。また、図３８は、図３７の半導体装置１０６を構成しているベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を分解して示した図である。
【０２１８】
図３９と図４０は、図３７の半導体装置１０６におけるベース基板Ｂ８の製造方法を示す工程別の断面図であり、図４１は、図３７の半導体装置１０６における領域分割基板Ａ１８の製造方法を示す工程別の断面図である。また、図４２と図４３は、予め準備したベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を用いた、半導体装置１０６の製造工程別の断面図である。
【０２１９】
最初に、図３７の半導体装置１０６における角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ８の製造方法について説明する。
【０２２０】
図３９（ａ）に示すように、単結晶シリコン基板６０上に、第１の酸化シリコン（ＳｉＯ２）膜６１、窒化シリコン（Ｓｉ３Ｎ４）膜６２を順次積層する。次に、Ｓｉ３Ｎ４膜６２と第１のＳｉＯ２膜６１を貫通して単結晶シリコン基板６０に達するコンタクトホールを所定位置に設けた後、該コンタクトホールを埋め込むようにして、全面に第１のＮ＋多結晶シリコン層６３をＣＶＤ法にて積層する。
【０２２１】
次に、図３９（ｂ）に示すように、第１のＮ＋多結晶シリコン層６３をパターニングした後、第２の酸化シリコン（ＳｉＯ２）膜６４を積層する。
【０２２２】
次に、図３９（ｃ）に示すように、第２のＳｉＯ２膜６４およびその直下にあるＳｉ３Ｎ４膜６２を、所定のパターンにパターニングする。
【０２２３】
次に、図３９（ｄ）に示すように、上記パターニングによって形成された第１のＮ＋多結晶シリコン層６３に達するコンタクトホールを埋め込むようにして、全面に第２のＮ＋多結晶シリコン層６５をＣＶＤ法にて積層する。
【０２２４】
次に、図４０（ａ）に示すように、第２のＮ＋多結晶シリコン層６５を、所定のパターンにパターニングする。
【０２２５】
次に、図４０（ｂ）に示すように、上記パターニングによって形成された第２のＮ＋多結晶シリコン層６５の開口部を介してエッチングし、第１のＳｉＯ２膜６１を部分的に除去する。これによって、ベース基板Ｂ８に形成されている角速度センサ素子の可動半導体領域Ｂｓ３やクロス配線領域Ｂｓ４が形成される。
【０２２６】
以上の工程によって、図３７に示した半導体装置１０６のベース基板Ｂ８を製造することができる。
【０２２７】
尚、加速度センサ素子が形成されたベース基板Ｂ９の平面パターンの図は省略したが、基本的には、図５０に示すベース基板Ｂ２や図２（ｂ）に示すベース基板Ｂ３と同様に、変位可能に形成された可動電極Ｅｍを有する可動半導体領域（ベース半導体領域Ｂｓ１）、および可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域（ベース半導体領域Ｂｓ２を構成要素とし、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、角速度を検出するようにしている。図３７に示した半導体装置１０５のベース基板Ｂ８においては、上記可動半導体領域と固定半導体領域が、第２のＮ＋多結晶シリコン層６５で形成されている。
【０２２８】
次に、図３７の半導体装置１０６における領域分割基板Ａ１８の製造方法について説明する。
【０２２９】
図４１（ａ）に示すように、図３（ａ）〜（ｃ）および図４（ａ）で説明した工程を実施して、１次トレンチ３１ａａ内に１次導電層３５ａを残すようにして、１次絶縁体３１ｂａが埋め込まれてなる１次基板３０ａを準備する。
【０２３０】
次に、図４１（ｂ）に示すように、凹部３２ａ，３２ｂを、１次基板３０ａの第１表面Ｓ１と第２表面Ｓ２にそれぞれ形成する。
【０２３１】
次に、図４１（ｃ）の反転図に示すように、第２表面Ｓ２の側から研削して、１次絶縁体３１ｂａを露出し、領域分割基板Ａ１８におけるトレンチ３１ａ、導電層３５および絶縁体３１ｂとする。
【０２３２】
最後に、図４１（ｄ）に示すように、絶縁体３１ｂを部分的にエッチング除去する。これによって、ベース基板Ｂ８，Ｂ９との貼り合わせが容易になるとともに、大きくエッチングした場合には、絶縁体３１ｂを誘電体とする寄生容量を小さくすることができる。尚、導電層３５についても、絶縁体３１ｂと同時に部分的にエッチング除去するようにしてもよい。
【０２３３】
以上の工程によって、図３７に示した半導体装置１０６の領域分割基板Ａ１８を製造することができる。
【０２３４】
尚、図３７の半導体装置１０６における加速度センサ素子が形成されたベース基板Ｂ９の製造方法については、図７（ａ）〜（ｃ）で説明した工程と同様であり、その説明は省略する。
【０２３５】
次に、予め準備したベース基板Ｂ８、領域分割基板Ａ１８およびベース基板Ｂ９を用いた、半導体装置１０６の製造方法について説明する。
【０２３６】
最初に、図４２（ａ）に示すように、予め準備したベース基板Ｂ９と領域分割基板Ａ１８を貼り合わせる。このベース基板Ｂ９と領域分割基板Ａ１８の貼り合わせには、例えば１気圧の窒素雰囲気中における低温でのＳｉ直接接合を用いることができる。この貼り合わせによって、トレンチ２３や凹部３２ｂ等からなる空間が、１気圧の気密空間となる。
【０２３７】
次に、図４２（ｂ）に示すように、図４２（ａ）に示すベース基板Ｂ９と領域分割基板Ａ１８の接合体を反転して、予め準備したベース基板Ｂ８と貼り合わせる。このベース基板Ｂ８と領域分割基板Ａ１８の貼り合わせには、例えば真空中における低温でのＳｉ直接接合を用いることができる。この貼り合わせによって、凹部３２ａ等からなる空間が、真空の気密空間となる。
【０２３８】
最後に、図４３に示すように、加速度センサ素子が形成されたベース基板Ｂ９の裏面に絶縁膜７０を形成する。次に、絶縁膜７０、支持基板２２および埋め込み酸化膜２０を貫通するトレンチ７１を所定位置に形成し、側壁酸化膜７２を形成した後、導電体７３を埋め込む。続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド７４を形成する。
【０２３９】
以上の工程によって、図３７に示した半導体装置１０６を製造することができる。
【０２４０】
図３７に示す半導体装置１０６においては、領域分割基板Ａ１８を介して、角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ８と加速度センサ素子が形成されたベース基板Ｂ９とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。
【０２４１】
図４４は、別の半導体装置の例を示す図で、角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ１０と加速度センサ素子が形成された領域分割基板Ａ１９とが貼り合わされてなる半導体装置１０７の模式的な断面図である。また、図４５は、図３７の半導体装置１０７を構成しているベース基板Ｂ１０と領域分割基板Ａ１９を分解して示した図で、ベース基板Ｂ１０とキャップ基板である領域分割基板Ａ１９を貼り合わせる前の位置決めして積層する様子を示した図である。
【０２４２】
図４６は、図４４の半導体装置１０７におけるベース基板Ｂ１０の製造方法を示す工程別の断面図であり、図４７は、図４４の半導体装置１０７における領域分割基板Ａ１９を用いたキャップ基板の製造方法を示す工程別の断面図である。
【０２４３】
まず、図４４の半導体装置１０７における角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ１０の製造方法について説明する。
【０２４４】
最初に、図４６（ａ）に示すように、単結晶シリコン基板８０上に、酸化シリコン（ＳｉＯ２）等からなる絶縁層８１、アルミニウム（Ａｌ）等からなる導電層８２、酸化シリコン（ＳｉＯ２）等からなる絶縁層８３、アルミニウム（Ａｌ）等からなる導電層８４、単結晶シリコンまたは多結晶シリコンからなるＳＯＩ層８５を順次積層し、角速度センサ素子の構造を形成しておく。この図４６（ａ）に示す構造の形成には、ＳＯＩ層８５を多結晶シリコンとする場合、図３９と図４０で説明したような工程を用いることができる。また、ＳＯＩ層８５を単結晶シリコンとする場合には、例えば基板貼り合わせ技術を用いることができる。
【０２４５】
次に、図４６（ｂ）に示すように、１次トレンチ８７ａａ内に１次導電層８８ａが形成され、凹部８９ａ，８９ｂが形成された、単結晶シリコンからなる１次基板８６ａを準備する。この図４６（ｂ）に示す構造は、図４１（ｂ）の構造において１次絶縁体３１ｂａが埋め込まれていない構造と同じものであり、１次絶縁体３１ｂａの埋め込み工程を除いて同様の工程で製造することができる。
【０２４６】
次に、図４６（ｃ）に示すように、図４６（ａ）のＳＯＩ層８５に角速度センサ素子の構造が形成された単結晶シリコン基板８０に、図４６（ｂ）に示す構造が形成された１次基板８６ａに貼り合わせる。この単結晶シリコン基板８０上のＳＯＩ層８５と１次基板８６ａの貼り合わせには、例えば真空中における低温でのＳｉ直接接合を用いることができる。
【０２４７】
次に、図４６（ｄ）に示すように、単結晶シリコンからなる１次基板８６ａの上方から１次トレンチ８７ａａが貫通するまで研削して薄くし、図４４のベース基板Ｂ１０における単結晶シリコン基板８６、トレンチ８７ａおよび導電層８８とする。
【０２４８】
以上の工程によって、図４４に示した半導体装置１０７のベース基板Ｂ１０を製造することができる。
【０２４９】
次に、図４４の半導体装置１０７における加速度センサ素子が形成された領域分割基板Ａ１９の製造方法について説明する。
【０２５０】
最初に、図４７（ａ）に示すように、高濃度の単結晶シリコン基板４０の裏面側に保護膜４０ａを形成した後、主面側に窒化シリコン（Ｓｉ３Ｎ４）からなる絶縁層４１および酸化シリコン（ＳｉＯ２）からなる絶縁層４２を順次積層する。次に、該積層体の所定位置に単結晶シリコン基板４０へのコンタクト穴４０ｂを形成した後、コンタクト穴４０ｂを埋め込むようにして、厚さ５〜１００μｍの高濃度の多結晶シリコンからなるＳＯＩ層８５を形成する。
【０２５１】
次に、図４７（ｂ）に示すように、保護膜４０ａを除去した後、絶縁層４１に達するトレンチ３１ａを、単結晶シリコン基板４０に形成する。これによって、単結晶シリコン基板４０が、複数個の部分領域Ｃｅに分離される。
【０２５２】
次に、図４７（ｃ）に示すように、トレンチ３１ａによって分離された部分領域Ｃｅの側壁に、導電層３５を形成する。次に、４０トレンチ３１ａ内を酸化シリコン（ＳｉＯ２）からなる絶縁体３１ｂで埋め込んだ後、引き続き酸化シリコン（ＳｉＯ２）膜を単結晶シリコン基板４０上にも堆積し、その後に表面を平坦化して、酸化シリコン（ＳｉＯ２）からなる絶縁層４４を形成する。
【０２５３】
次に、図４７（ｄ）に示すように、絶縁層４４の所定位置に単結晶シリコン基板４０へのコンタクト穴４０ｃを形成した後、コンタクト穴４０ｃを埋め込むようにして導電層４５を形成し、所定のパターンにパターニングして配線および電極パッドとする。
【０２５４】
次に、図４７（ｅ）に示すように、ＳＯＩ層４３を貫通するトレンチ４３ａを形成し、該トレンチ４３ａを介して絶縁層４２の一部をエッチング除去する。これによって、ＳＯＩ層４３に加速度センサ素子の構造を形成する。
【０２５５】
以上の工程によって、図４４に示した半導体装置１０７の領域分割基板Ａ１９を製造することができる。
【０２５６】
次に、予め準備したベース基板Ｂ１０および領域分割基板Ａ１９を用いた、半導体装置１０７の製造方法について説明する。
【０２５７】
図４５に示すように、図４６の工程により準備したベース基板Ｂ１０に対して、図４７の工程により準備した領域分割基板Ａ１９を反転させて積層する。そして、ベース基板Ｂ１０における単結晶シリコン基板８６と領域分割基板Ａ１９におけるＳＯＩ層４３を貼り合わせる。尚、ベース基板Ｂ１０と領域分割基板Ａ１９の貼り合わせには、例えば真空中における低温でのＳｉ直接接合を用いることができる。この貼り合わせによって、凹部８９ａ，８９ｂやトレンチ８７ａ，４３ａ等からなる空間が、真空の気密空間となる。
【０２５８】
これによって、図４４に示した半導体装置１０７を製造することができる。
【０２５９】
図４４に示す半導体装置１０７においては、加速度センサ素子が形成された領域分割基板Ａ１９と角速度センサ素子（ジャイロセンサ素子）が形成されたベース基板Ｂ１０とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。また、図４４の半導体装置１０７では、ベース基板Ｂ１０におけるトレンチ８７ａに絶縁体が埋め込まれていないため、図３７の半導体装置１０６に較べて、寄生容量を低減することができる。
【０２６０】
以上のようにして、上記した領域分割基板Ａ１０〜Ａ１９およびそれを用いた半導体装置１００〜１０７ならびにそれらの製造方法は、基板３０，３９，４０が該基板３０，３９，４０を貫通するトレンチ３１ａによって複数の部分領域Ｃｅに分割されてなり、前記部分領域Ｃｅが引き出し導電領域Ｃｅ１，Ｃｅ２として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、導電層３５が形成されていない従来の領域分割基板の較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法となっている。
【０２６１】
尚、上記した領域分割基板Ａ１１〜Ａ１９を用いる半導体装置１００〜１０７では、加速度や角速度を検出する力学量センサ素子を有した半導体装置の例を示した。しかしながらこれに限らす、本発明の領域分割基板を用いる半導体装置は、例えば、ＭＥＭＳ（Micro Electro Mechanical System）共振器や赤外線センサ素子等の他の半導体センサ素子を有する半導体装置であってもよい。
【符号の説明】
【０２６２】
Ａ１０〜Ａ２２  領域分割基板
３０，３９，４０  基板
３１ａ  トレンチ
Ｃｅ  部分領域
３５  導電層
１００〜１１０  半導体装置
【図１】
2011139018.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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