(57)【要約】【課題】演算対象となるデータを限定的にすることで、試験時間全体の短縮化を図ることを目的とする。【解決手段】複数のピンを有するメモリデバイスのフェイルデータを複数記憶するフェイルメモリ３とこのフェイルメモリ５に対応して設けたバッファメモリとを備えるメモリデバイス試験装置であって、各フェイルデータのピンごとにフェイルが存在するか否かを示すフェイルフラグを生成するフェイルフラグ生成部２２と、フェイルフラグに基づいてフェイルデータからフェイルが存在しないピンの部分を削除した削除データを生成するデータ削除部４２と、複数の削除データを結合してフェイルデータのビット数以下とした結合データを生成してバッファメモリ５に記憶させるデータ結合部４７と、フェイルフラグに基づいてバッファメモリ５に記憶された結合データに対して演算を行う演算部６とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の入出力ピンを有するメモリデバイスのフェイルデータを複数記憶するフェイルメモリとこのフェイルメモリに対応して設けたバッファメモリとを備えるメモリデバイス試験装置であって、
各フェイルデータの入出力ピンごとにフェイルが存在するか否かを示すフェイルフラグを生成するフェイルフラグ生成部と、
前記フェイルフラグに基づいて前記フェイルデータから前記フェイルが存在しない入出力ピンの部分を削除した削除データを生成するデータ削除部と、
複数の削除データを結合して前記フェイルデータのビット数以下とした結合データを生成して前記バッファメモリに記憶させるデータ結合部と、
前記フェイルフラグに基づいて前記バッファメモリに記憶された前記結合データに対して演算を行う演算部と、
を備えたことを特徴とするメモリデバイス試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイスの試験を行うメモリデバイス試験装置に関し、特にフェイルメモリとバッファメモリとを備えるメモリデバイス試験装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスは、メモリセルに１つでも欠陥が生じている場合には全体として不良になる。このため、メモリデバイスの試験を行い、不良セルの検出を行う。メモリデバイスには予備のメモリセルが設けられており、不良セルが検出された場合には、信号線の接続を予備のメモリセルに切り替えてメモリデバイスの救済を行う。この救済を行うための演算は一般にリダンダンシ演算と呼ばれる。リダンダンシ演算は専用の演算手段により行われ、その結果に基づいてレーザ手段等により不良のメモリセルから予備のメモリセルに切り替えが行なわれる。
【０００３】
リダンダンシ演算を行う従来のメモリデバイス試験装置を図６に示す。このメモリデバイス試験装置は、コンパレータ部１０１とインターフェイス部１０２とフェイルメモリ１０３とメモリ制御部１０４とバッファメモリ１０５と演算部１０６とを備えて概略構成している。
【０００４】
コンパレータ部１０１は図示しないメモリデバイスから出力信号を入力し、自身が保持する基準値と比較することによりパス（正常）またはフェイル（異常）からなる１ビットのパスフェイル信号を生成する。これがメモリデバイスのパスフェイル判定になる。メモリデバイスは複数の入出力ピン（以下、単にぴんとする）を備えており、複数ピンから同時に出力されるパスフェイル信号を１つのフェイルデータとして生成する。ピン数がＭ（Ｍは整数）の場合にはフェイルデータはＭビットの情報量を有する。以下、Ｍ＝８として説明する。
【０００５】
インターフェイス部１０２はコンパレータ部１０１から出力されるフェイルメモリ１０３に入力するためのインターフェイスになる。フェイルメモリ１０３はフェイルデータを蓄積する記憶手段である。メモリ制御部１０４はフェイルメモリ１０３に所定量のフェイルデータが蓄積されたときに、当該フェイルデータをバッファメモリ１０５に複写（デッドコピー）する。演算部１０６は前記のリダンダンシ演算を行うための手段であり、バッファメモリ１０５に記憶されているフェイルデータを読み込んでリダンダンシ演算を行う。
【０００６】
コンパレータ部１０１は順次フェイルデータを生成しており、フェイルメモリ１０３にフェイルデータが蓄積されていく。フェイルメモリ１０３にはアドレスＡｄｄ１〜ＡｄｄＮまでＮ（Ｎは整数）個のアドレスが付されており、コンパレータ部１０１から出力されるフェイルデータを先頭アドレスから順番に蓄積していく。
【０００７】
所定量（Ｎ個）のフェイルデータがフェイルメモリ１０３に蓄積されたときに、メモリ制御部１０４によりフェイルメモリ１０３の内容がバッファメモリ１０５に複写される。図７に示すように、バッファメモリ１０５にもアドレスＡｄｄ１〜ＡｄｄＮまでのアドレスが付されており、フェイルメモリ１０３と同じ内容を同じアドレスに記憶する。なお、図７においてＰ１〜Ｐ８はメモリデバイスの各ピンを示している。
【０００８】
そして、バッファメモリ１０５のフェイルデータに対して演算部１０６によりリダンダンシ演算が行われる。図８はバッファメモリ１０５のフェイルデータに対してリダンダンシ演算を行っている状態を示している。バッファメモリ１０５の先頭アドレスＡｄｄ１のフェイルデータから順番にＮ番目のアドレスＡｄｄＮまでのフェイルデータに対してリダンダンシ演算を行う。このリダンダンシ演算を行うことを走査とする。従って、先頭アドレスからＮ番目のアドレスまでのフェイルデータに対して走査を行うことで、リダンダンシ演算が完了する。
【０００９】
なお、以上のリダンダンシ演算を行うためにフェイルメモリとバッファメモリとを備えた半導体メモリ試験装置が例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−５９６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年のメモリデバイスは大容量化の傾向が顕著であり、フェイルデータの情報量も膨大なものになる。フェイルデータの情報量の増大化に伴って、バッファメモリ１０５も大容量化の傾向にある。演算部１０６はバッファメモリ１０５の先頭アドレスから順番に走査を行っており、バッファメモリ１０５に記憶されている情報量が膨大なために、リダンダンシ演算に大幅な演算時間を要するようになる。
【００１２】
一方で、近年のメモリデバイスは高精度に製造されており、それほど多くのフェイルが生じなくなっている。このため、救済対象となるフェイルは大容量のフェイルデータの中でごく一部であり、フェイルデータが存在していないデータを走査することは大幅なタイムロスを生じる。メモリデバイスの試験時間の短縮化は必須の命題であり、このタイムロスにより試験時間に大きな影響を与えるようになる。
【００１３】
そこで、本発明は、演算対象となるデータを限定的にすることで、試験時間全体の短縮化を図ることを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１のメモリデバイス試験装置は、複数の入出力ピンを有するメモリデバイスのフェイルデータを複数記憶するフェイルメモリとこのフェイルメモリに対応して設けたバッファメモリとを備えるメモリデバイス試験装置であって、各フェイルデータの入出力ピンごとにフェイルが存在するか否かを示すフェイルフラグを生成するフェイルフラグ生成部と、前記フェイルフラグに基づいて前記フェイルデータから前記フェイルが存在しない入出力ピンの部分を削除した削除データを生成するデータ削除部と、複数の削除データを結合して前記フェイルデータのビット数以下とした結合データを生成して前記バッファメモリに記憶させるデータ結合部と、前記フェイルフラグに基づいて前記バッファメモリに記憶された前記結合データに対して演算を行う演算部と、を備えたことを特徴とする。
【００１５】
このメモリデバイス試験装置によれば、バッファメモリの１つのアドレスには複数の削除データが記憶されるようになる。削除データはフェイルデータから必要のない情報を削除したデータであり、演算に必要な情報は全て備えているものである。これにより、複数の削除データを結合した結合データに基づいて演算を行うことはでき、しかもバッファメモリの１つのアドレスには複数の削除データが記憶されることから、バッファメモリに記憶される情報量を大幅に低減でき、演算時間の短縮化を図ることができる。演算部ではフェイルフラグに基づいて結合データに対して演算を行っているため、削除した入出力ピンの情報を得ていることから、演算を行うことが可能になる。
【発明の効果】
【００１６】
本発明は、複数の削除データを結合した結合データをバッファメモリに記憶させていることで、演算対象となる情報量を大幅に低減できるようになる。これにより、演算時間を短くできるため、試験時間の短縮化を達成できる。削除データはフェイルのない入出力ピンの情報を削除して生成しているため、フェイルデータから必要な情報は失われない。演算部は結合データの削除データとフェイルフラグとに基づいて正常に演算を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明のメモリデバイス試験装置の概略構成を示すブロック図である。
【図２】フェイルデータおよびフェイルフラグを示す図である。
【図３】バッファおよびセレクタを説明する図である。
【図４】削除データおよび結合データを説明する図である。
【図５】フェイルメモリおよびバッファメモリを説明する図である。
【図６】従来のメモリデバイス試験装置の概略構成を示すブロック図である。
【図７】従来のバッファメモリの構成を示す図である。
【図８】従来のフェイルデータを示すである。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１はメモリデバイス試験装置の概略構成を示している。このメモリデバイス試験装置は、コンパレータ部１とインターフェイス部２とフェイルメモリ３とメモリ制御部４とバッファメモリ５と演算部６とを備えて概略構成している。コンパレータ部１は図示しないメモリデバイスに接続されており、自身が保持する基準値とメモリデバイスからの出力データとを比較して、良否判定（パスフェイル判定）を行う。パスフェイル判定の結果はパス（正常）またはフェイル（異常）の１ビットで表現されるパスフェイル情報となる。以下においては、パスは「０」で表現し、フェイルは「１」で表現するものとする。
【００１９】
メモリデバイスにはＭ（Ｍは整数）個の入出力ピン（以下、単にピンとする）が備えられており、コンパレータ部１では各ピンから転送された出力データに対して同時にパスフェイル判定を行い、Ｍ個のパスフェイル情報を同時に生成する。Ｍ個のパスフェイル情報から構成されるデータをフェイルデータとする。従って、フェイルデータはＭビットの情報量を持つ。メモリデバイスからは連続的に出力データが転送されており、コンパレータ部１は順次フェイルデータを生成する。
【００２０】
インターフェイス部２はＩ／Ｆ２１とフェイルフラグ生成部２２とを備えている。Ｉ／Ｆ２１はコンパレータ部１から入力するフェイルデータをフェイルメモリ３に出力するインターフェイスである。フェイルフラグ生成部２２はフェイルデータに基づいてピンごとにフェイルが存在しているか否かを示すフェイルフラグを生成する。フェイルが存在する場合には「１」を、存在しない場合には「０」としたフェイルフラグを生成する。フェイルフラグ生成部２２には順次フェイルデータが入力され、各フェイルデータのピンごとに論理和をとっている。これにより、全てのフェイルデータについてピンごとに１つでもフェイルが存在しているか否かを認識可能なフェイルフラグを生成している。
【００２１】
フェイルメモリ３はインターフェイス部２のＩ／Ｆ２１から出力されるフェイルデータを順次蓄積する記憶手段である。フェイルメモリ３にはＮ（Ｎは整数）個のフェイルデータが蓄積可能になっており、アドレスＡｄｄ１〜ＡｄｄＮまでＮ個のアドレスが付されている。Ｉ／Ｆ２１から順次出力されるフェイルデータは先頭アドレスから順番に蓄積される。１つのアドレスにはＭビットのデータが記憶されるようになっており、従ってフェイルメモリ３はＭ×Ｎビットの情報を記憶できる容量を持つ。
【００２２】
メモリ制御部４はデータ取込部４１とデータ削除部４２とバッファ４３とセレクタ４４とピン数記憶部４５とセレクタ制御部４６とを備えて概略構成している。データ取込部４１は、フェイルメモリ３にＮ個のフェイルデータが蓄積されたときに全てのフェイルデータを取り出す。取り出した各フェイルデータはデータ削除部４２とセレクタ４４とに出力する。
【００２３】
データ削除部４２はデータ取込部４１からフェイルデータを入力し、またフェイルフラグ生成部２２からフェイルフラグを入力している。データ削除部４２はフェイルフラグを参照して、各フェイルデータからフェイルが存在していないピン（フェイルフラグが「１」になっているピン）の部分を削除する。この削除したデータを削除データとする。
【００２４】
バッファ４３はデータ削除部４２が生成した削除データを蓄積するバッファである。このバッファには少なくともＮ個の削除データを蓄積可能な容量を持たせておく。ただし、削除データはフェイルデータの一部を削除したデータであるため、フェイルメモリ３に比較して少ない容量を有している。セレクタ４４はデータ取込部４１から出力されるフェイルデータとバッファ４３に蓄積されている削除データとのうち何れか一方を選択する。このとき、セレクタ４４はデータ取込部４１から１つのフェイルデータを選択するが、バッファ４３からは複数の削除データを選択する。
【００２５】
ピン数記憶部４５はメモリデバイスのピン数Ｍを記憶している。このピン数はユーザ等により予め規定値として設定されている。セレクタ制御部４６はピン数記憶部４５からメモリデバイスのピン数を入力し、フェイルフラグ生成部２２からフェイルフラグを入力する。セレクタ制御部４６はフェイルフラグを参照して、フェイス数（フェイルフラグの各ビットのうち「１」となっているピン数）をカウントする。このカウントした値をフェイル数Ｃとし、メモリデバイスのピン数Ｍと比較する。そして、ＭをＣで除算する。この除算した値を除算値Ｄとする。
【００２６】
セレクタ制御部４６は除算値Ｄが２以上であるか否かを判定し、通常モードと削除モードとの何れであるかを示す選択信号をセレクタ４４に出力する。除算値Ｄが２未満である場合には通常モードを選択し、２以上の場合には削除モードを選択する。通常モードとはデータ取込部４１から１つのフェイルデータをそのまま選択してバッファメモリ５に出力するモードである。削除モードとはバッファ４３から複数の削除データを選択して、選択した削除データを結合してバッファメモリ５に出力するモードである。削除モードを選択した場合には、セレクタ制御部４６は除算値Ｄの小数点以下を切り捨てた値を最大整数値Ｖとし、このＶの値をセレクタ４４に出力する。なお、フェイルフラグのビット数がメモリデバイスのピン数Ｍとなっているため、ピン数記憶部４５を設けずに、フェイルフラグのビット数からＭを認識するようにしてもよい。
【００２７】
セレクタ４４は、削除モードの場合に複数の削除データを選択する。選択される削除データの個数は前記の最大整数値Ｖになる。バッファ４３には先頭から順番にＮ個の削除データが蓄積され、このうちＶ個分の削除データを取り出して、先頭から順番に結合して１つの結合データを生成する。この結合データのビット数はフェイルデータのビット数以下となるようにする。削除データはＮ個であるが、結合データはＶ個の削除データを結合したものになる。このため、結合データの個数はＮ／Ｖになる。以上のバッファ４３とセレクタ４４とにより結合データを生成するデータ結合部４７が構成される。
【００２８】
バッファメモリ５はセレクタ４４からフェイルデータと結合データとのうち何れか一方を入力して蓄積を行う。バッファメモリ５はフェイルメモリ３と同じくＡｄｄ１〜ＡｄｄＮまでのＮ個のアドレスを有しており、各アドレスにはフェイルデータまたは結合データが記憶されるようになっている。通常モードと削除モードとの何れのモードが選択されるかはフェイルデータによって変わるため、予めバッファメモリ５にはＭ×Ｎビットの情報量を持たせておく
【００２９】
通常モードが選択された場合には、セレクタ４４はフェイルデータを１つずつ選択する。このため、バッファメモリ５にはＮ個のフェイルデータがアドレス順に記憶される。一方、削除モードが選択された場合にはＮ／Ｖ個の結合データがバッファメモリ５に記憶される。従って、バッファメモリ５には通常モードの場合にはＭ×Ｎビットの情報量が記憶され、削除モードの場合にはＭ×（Ｎ／Ｖ）ビットの情報量が記憶される。
【００３０】
演算部６はバッファメモリ５に記憶されているデータに対して先頭アドレスから順番にリダンダンシ演算を行う。アドレス順（Ａｄｄ１からＡｄｄＮまで）にリダンダンシ演算を行うことを走査とする。また、演算部６はフェイルフラグ生成部２２からフェイルフラグを入力しており、セレクタ制御部４６から選択信号および最大整数値Ｖを入力している。選択信号が通常モードを示している場合には、演算部６はバッファメモリ５の全て（Ａｄｄ１〜ＡｄｄＮまで）のフェイルデータに対してリダンダンシ演算を行う。選択信号が削除モードを示している場合には、演算部６はＡｄｄ１〜Ａｄｄ（Ｎ／Ｖ）までのアドレスのフェイルデータに対してリダンダンシ演算を行う。また、フェイルフラグを参照して演算を行う対象となるピンを特定して演算を行う。なお、演算部６が行う演算としてはリダンダンシ演算以外にも任意の演算を適用することができる。
【００３１】
以上の構成における動作について説明する。なお、以下においては、説明のためメモリデバイスのピン数ＭはＭ＝８として説明する。
【００３２】
コンパレータ部１は図示しないメモリデバイスからの出力データのパスフェイル判定を行い、１ビットのパスフェイル情報を生成する。そして、ピン数は８であるため、８ビットのパスフェイル情報からなるフェイルデータを生成する。フェイルデータはＩ／Ｆ２１を介してフェイルメモリ３に順次蓄積されていくと共に、フェイルフラグ生成部２２に出力される。
【００３３】
フェイルフラグ生成部２２では、図２に示すようなフェイルフラグを生成する。図２はフェイルデータおよびフェイルフラグの一例を示しており、フェイルフラグ生成部２２は順次入力するフェイルデータについてピンごとに論理和を演算している。図２の場合は、Ｐ３、Ｐ４、Ｐ５、Ｐ７にはフェイルがないため、論理和を演算しても結果は「０」になる（図２においてフェイルフラグが「１」となる部分に枠表示をしている）。一方、Ｐ１、Ｐ２、Ｐ６、Ｐ８には少なくとも１つのフェイルデータにフェイルが存在しているため、論理和を演算すると結果は「１」になる。以上の論理和の演算をアドレス順に行っていくことで、図２に示す８ビットのフェイルフラグが生成される。この８ビットのうち１ビット目〜８ビット目までがピンＰ１〜Ｐ８にそれぞれ対応している。
【００３４】
データ削除部４２ではフェイルデータからフェイルが存在していないピンのパスフェイル情報を削除する。このために、データ削除部４２はフェイルフラグ生成部２２からフェイルフラグを読み込む。フェイルフラグは３、４、５、７ビット目が「０」になっており、フェイルが存在していないピンがＰ３、Ｐ４、Ｐ５、Ｐ７であることを認識できる。そして、データ削除部４２は全て（Ｎ個）のフェイルデータから前記４つのピンのパスフェイル情報、つまり３、４、５、７ビット目の部分を削除して削除データを生成する。これにより、削除データはフェイルデータのうち、ピンＰ１、Ｐ２、Ｐ６、Ｐ８、つまり１、２、６、８ビット目の情報だけを有する４ビットの情報になる。
【００３５】
生成された削除データはアドレス順にバッファ４３に蓄積される。削除データはフェイルデータから４つのピンの情報が削除されており、半分の情報量になっている。バッファ４３に蓄積される削除データを図３に示している。この図に示すように、バッファ４３にはＡｄｄ１〜ＡｄｄＮまでのＮ個の削除データを蓄積可能になっており、各削除データはＰ１、Ｐ２、Ｐ６、Ｐ８の合計４つのパスフェイル情報が含まれている。ただし、各削除データは４ビットの情報になっている。
【００３６】
ここで、セレクタ制御部４６は、ピン数記憶部４５に記憶されているピン数Ｍを取得する。また、８ビットのフェイルデータを参照して「１」となっているビット数をカウントすることで、フェイル数Ｃを求めている。そして、ピン数Ｍをフェイル数Ｃで除算して除算値Ｄを得て、小数点以下を切り捨てて最大整数値Ｖを得る。ここでは、Ｍ＝８、Ｃ＝４になるため、除算値Ｄおよび最大整数値ＶはＶ＝２となる。セレクタ制御部４６はＶが２以上であることを認識するため、セレクタ４４に削除モードを示す選択信号を出力し、同時に最大整数値Ｖ（Ｖ＝２）をセレクタ４４に出力する。
【００３７】
セレクタ４４は前記の選択信号および最大整数値Ｖを入力することにより、削除モードであることを認識する。このため、バッファ４３から複数の削除データを選択する。最大整数値Ｖ＝２であることから、バッファ４３は先頭から順番に２個分のデータを選択して、これらの削除データを結合する。例えば、最初に選択されたＡｄｄ１の削除データに次に選択されたＡｄｄ２の削除データを結合する。これにより、図４に示す結合データが生成される。この結合データは４ビットの削除データが２つ結合したものであり、合計８ビットになることから、フェイルデータの情報量と等しい。以降、順次前後２つのアドレスの削除データを選択して結合を行い、結合データを生成していく。なお、図３において、選択された削除データを「＊」で示している。
【００３８】
セレクタ４４により生成された結合データはバッファメモリ５に出力される。バッファメモリ５は順次アドレス順に結合データを蓄積していく。図５はフェイルメモリ３とバッファメモリ５とを示している。バッファメモリ５は結合データだけではなくフェイルデータの蓄積も可能にするために、１アドレスあたり８ビットの情報の記憶が可能になっている。結合データも８ビットの情報であるため、記憶は可能である。
【００３９】
バッファメモリ５の１つのアドレスには１つの結合データ、つまり２つの削除データが記憶される。図５において、バッファメモリ５の１つのアドレスの８ビットを１ビット目から４ビット目までの下位ビット群と５ビット目から８ビット目までの上位ビット群とに分けている。下位ビット群はアドレスＡｄｄ２の削減データであり、上位ビット群はアドレスＡｄｄ１の削減データである。これらを結合した結合データがバッファメモリ５の１つのアドレスＡｄｄ１を占有している。このとき、削除データの個数はＮ個であるが、結合データは２つの削除データを結合したものであることから、結合データの個数はＮ／２個になる。つまり、アドレスＡｄｄ（Ｎ／２）までが使用され、それ以降のアドレスは使用されない。このため、実質的にバッファメモリ５に記憶されるデータ量は半分になる。
【００４０】
演算部６はバッファメモリ５のアドレスＡｄｄ１からＡｄｄ（Ｎ／２）の内容を読み出してリダンダンシ演算を行う。ただし、バッファメモリ５にはフェイルデータではなく結合データが記憶されており、演算対象となるピンの特定ができない。リダンダンシ演算はメモリデバイスのピンが特定されなければ、不良が生じているメモリセルの特定を行うことができないため、演算部６はフェイルフラグ生成部２２からフェイルフラグを入力して、メモリデバイスのピンの特定を行う。
【００４１】
演算部６はセレクタ制御部４６から削除モードを示す選択信号を入力しているため、バッファメモリ５に記憶されているデータが結合データであることを認識する。そして、フェイルフラグを読み込んでフェイルが存在するビットを確認する。これは、フェイルフラグの「１」となっているビットを認識することにより行なわれる。ここでは、１、２、６、８ビット目が「１」になっている。これにより、これらのピンに対してリダンダンシ演算を行う必要があることを認識する。換言すれば、３、４、５、７ビット目が「０」になっているため、これらのビットは演算を行う必要がないことを認識する。
【００４２】
つまり、フェイルデータから一部の情報を削除した削除データを結合した結合データであっても、フェイルフラグを参照することで、救済を行う対象となるピンを特定できるため、演算部６はリダンダンシ演算を行うことが可能になる。
【００４３】
ところで、バッファメモリ５にはフェイルメモリも記憶可能になっているため、フェイルメモリ３と同じ容量（Ｍ×Ｎビット）を持たせている。しかし、削除モードの場合に、バッファメモリ５にはＡｄｄ１〜Ａｄｄ（Ｎ／２）までに結合データが記憶される。このため、全てのアドレスに対してリダンダンシ演算の走査を行う必要はない。このとき、演算部６はセレクタ制御部４６から最大整数値Ｖ＝２の情報を得ているため、先頭から半分（Ｎ／２）までのアドレスを走査すればよいことを認識できる。これにより、バッファメモリ５の半分だけを走査するようになるため、演算時間を実質的に半分にすることができる。
【００４４】
以上説明したように、本発明は、各フェイルデータのピンごとにフェイルが存在しているか否かを示すフェイルフラグを生成し、フェイルが存在していないピンのパスフェイル情報を削除している。これにより、バッファメモリ５に記憶されるデータ量を非常に少ないものとすることができ、演算量を低減できるようになる。これにより、試験時間の短縮化を達成できるようになる。なお、削除されたフェイルデータの情報はフェイルが存在していない情報であり、削除したとしても格別の問題はない。
【００４５】
以上において、最大整数値Ｖ＝２として説明したが、Ｖは３以上であってもよい。前述したように、削除モードが選択された場合には、バッファメモリ５に記憶される情報量はＭ×（Ｎ／Ｖ）ビットになり、Ｖの値が大きくなるほど演算量が少なくなり、より高い試験時間の短縮効果を図れる。例えば、メモリデバイスがＭ＝８、このうちフェイルが存在するピン数、つまりフェイルフラグのフェイル数ＣがＣ＝２のとき、除算値ＤはＤ＝Ｍ／Ｃ＝４になり、最大整数値ＶもＶ＝４になる。これにより、実質的に演算時間を１／４に低減することができるようになる。
【００４６】
また、除算値Ｄが整数の場合について説明したが、Ｄが小数を含むものであってもよい。例えば、ピン数Ｍ＝８、フェイル数Ｃ＝３の場合には、Ｄ＝２．６６・・・になり、小数を含むようになる。この場合には、最大整数値ＶはＤの小数点以下を切り捨てた値になり、Ｖ＝２になる。つまり、結合データは２つの削除データから構成される。フェイル数ＣはＣ＝３であるため、削除データも３ビットになり、結合データは３ビットの削除データが２つにより構成される。このため、結合データは６ビットになる。一方で、フェイルデータおよびバッファメモリ５は８ビット構成になっているため、ビット数が異なるようになる。この場合には、上位２ビット（７ビット目および８ビット目）或いは下位２ビット（１ビット目および２ビット目）にダミービットを挿入することにより、ビット数の整合性をとるようにする。
【００４７】
勿論、フェイル数Ｃが３であっても、ピン数Ｍが９であるような場合には、Ｄ＝３になり、演算時間を約１／３にすることができるようになる。ただし、何れの場合であっても、Ｄは２以上でなくてはならない。これは、メモリのアクセスは通常１つのアドレスの全てのビットに対して行われるためであり、このうちの一部のビットに対してのみアクセスすることができないためである。Ｄが２未満のときにはバッファメモリ５の１アドレスに複数の削除データを記憶させることができないため、演算時間の短縮効果は得られない。
【００４８】
一方で、バッファメモリ５のＮ個のアドレスのうち一部のアドレスにアクセスすることは可能であり、Ｄが２以上の場合には、アクセスするアドレス数が半分以下になる。このため、演算時間の大幅な短縮効果を得られるようになる。
【符号の説明】
【００４９】
３    フェイルメモリ            ４    メモリ制御部
５    バッファメモリ            ６    演算部
２２    フェイルフラグ生成部        ４１    データ取込部
４２    データ削除部            ４３    バッファ
４４    セレクタ            ４５    ピン数記憶部
４６    セレクタ制御部            ４７    データ結合部
【図１】
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【図２】
2011008888.tif 000004
【図３】
2011008888.tif 000005
【図４】
2011008888.tif 000006
【図５】
2011008888.tif 000007
【図６】
2011008888.tif 000008
【図７】
2011008888.tif 000009
【図８】
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