(57)【要約】【課題】メモリマトリクスの必要最小限のリフレッシュ間隔を設定可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、セルを有するメモリマトリクス１６５と、セルのリフレッシュを実行するリフレッシュ制御部１５５と、リフレッシュを検証するＲＦＣ制御部１５０とを具備する。セルは、データ記憶及び検証に使用される。ＲＦＣ制御部は、リフレッシュのアドレスと検証用のセルのアドレスとの一致を判定し、一致の場合、検証用のセルのデータを退避させ、検証用のセルに対する書き込み電位を、検証時の書き込み電位に変更し、その書き込み電位で書き込みを行った結果の成否を判定し、リフレッシュの間隔を、成功の場合に長く、失敗の場合に短くするための制御信号をリフレッシュ制御部１５５に出力し、リフレッシュ制御部１５５は、制御信号に基づいて、リフレッシュの間隔を変更し、ＲＦＣ制御部は、退避したデータを検証用のセルに書き戻す。【選択図】図２
2011222074.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリマトリクスと、
前記複数のメモリセルのリフレッシュを実行するリフレッシュ制御部と、
前記リフレッシュが適切に実行されているかを検証するＲＦＣ制御部と
を具備し、
前記複数のメモリセルは、データの記憶及び前記検証の両方に使用され、
前記ＲＦＣ制御部は、
前記複数のメモリセルのうちの前記検証用のメモリセルのアドレスを保持するリフレッシュアドレス記憶部と、
前記検証用のメモリセルのデータを退避するデータ用記憶部と、
前記検証用の書き込み電位を格納する書込電位記憶部と
を備え、
前記ＲＦＣ制御部は、
前記リフレッシュ制御部が前記リフレッシュしようとするメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定し、
前記判定結果が一致の場合、前記検証用のメモリセルのデータを前記データ用記憶部に退避させ、
前記書込電位記憶部の前記検証時の書き込み電位に基づいて、前記検証用のメモリセルに対する書き込み電位を、前記検証時の書き込み電位に変更し、
前記検証時の書き込み電位で前記メモリセルに書き込みを行った結果の成否を判定し、
前記判定結果が成功の場合、前記リフレッシュの間隔を長くし、失敗の場合、前記リフレッシュの間隔を短くするための制御信号を前記リフレッシュ制御部に出力し、
前記リフレッシュ制御部は、前記制御信号に基づいて、前記リフレッシュの間隔を変更し、
前記ＲＦＣ制御部は、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻す
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記ＲＦＣ制御部は、
前記リフレッシュ制御部が前記リフレッシュしようとするメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定するアドレス比較部と、
前記書込電位記憶部の前記検証時の書き込み電位に基づいて、前記検証用のメモリセルに対する書き込み電位を、前記検証時の書き込み電位に変更する書き込み電位変更部と
前記検証時の書き込み電位で前記メモリセルに書き込みを行った結果の成否を判定するリフレッシュ成否判定部と
備える
半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路において、
前記ＲＦＣ制御部は、
前記判定結果の一致が最初のとき、前記検証用のメモリセルのデータを前記データ用記憶部に退避させ、
前記判定結果の一致が２回目のとき、前記検証用のメモリセルに対する書き込み電位を、前記検証時の書き込み電位に変更させ、
前記判定結果の一致が３回目のとき、前記制御信号を前記リフレッシュ制御部に出力して、前記リフレッシュの間隔を変更させ、
前記判定結果の一致が４回目のとき、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻す
半導体集積回路。
【請求項４】
請求項１又は２に記載の半導体集積回路において、
前記リフレッシュ制御部は、
前記制御信号に応答して増減される前記リフレッシュ間隔が格納されたリフレッシュ間隔記憶部と、
前記リフレッシュ間隔記憶部を参照して、前記リフレッシュ間隔を調整するリフレッシュ時間調整部と
を備える
半導体集積回路。
【請求項５】
請求項１又は２に記載の半導体集積回路において、
前記ＲＦＣ制御部は、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻したか否かを示すデータ書き戻し記憶部を更に備え、
前記複数のメモリセルに含まれる読み出し対象のメモリセルからのデータ読み出しにおいて、
前記ＲＦＣ制御回路が、前記データ書き戻し記憶部を参照して、書き戻しが終了していない場合、
前記読み出し対象のメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定し、
前記判定結果が一致の場合、前記データ用記憶部のデータを読み出し、前記結果が不一致の場合、前記読み出し対象のメモリセルからデータを読み出す
半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記複数のメモリセルに含まれる書き込み対象のメモリセルへのデータ書き込みにおいて、
前記ＲＦＣ制御回路が、前記データ書き戻し記憶部を参照して、書き戻しが終了していない場合、
前記書き込み対象のメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定し、
前記判定結果が一致の場合、前記データ書き戻し記憶部を書き戻しが終了した状態にし、
前記書き込み対象のメモリセルへデータを書き込み
半導体集積回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体集積回路において、
前記リフレッシュアドレス記憶部の前記アドレスとして、前記メモリマトリクスのアドレス内で巡回するアドレスを供給する巡回アドレス発生部を更に具備する
半導体集積回路。
【請求項８】
半導体集積回路のリフレッシュ制御方法であって、
前記半導体集積回路は、
複数のメモリセルを有するメモリマトリクスと、
前記複数のメモリセルのリフレッシュを実行するリフレッシュ制御部と、
前記リフレッシュが適切に実行されているかを検証するＲＦＣ制御部と
を具備し、
前記複数のメモリセルは、データの記憶及び前記検証の両方に使用され、
前記ＲＦＣ制御部は、
前記複数のメモリセルのうちの前記検証用のメモリセルのアドレスを保持するリフレッシュアドレス記憶部と、
前記検証用のメモリセルのデータを退避するデータ用記憶部と、
前記検証用の書き込み電位を格納する書込電位記憶部と
を備え、
前記半導体集積回路のリフレッシュ制御方法は、
前記ＲＦＣ制御部が、前記リフレッシュ制御部が前記リフレッシュしようとするメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定するステップと、
前記判定結果が一致の場合、前記ＲＦＣ制御部が、前記検証用のメモリセルのデータを前記データ用記憶部に退避させるステップと、
前記ＲＦＣ制御部が、前記書込電位記憶部の前記検証時の書き込み電位に基づいて、前記検証用のメモリセルに対する書き込み電位を、前記検証時の書き込み電位に変更するステップと、
前記ＲＦＣ制御部が、前記検証時の書き込み電位で前記メモリセルに書き込みを行った結果の成否を判定するステップと、
前記ＲＦＣ制御部が、記判定結果が成功の場合、前記リフレッシュの間隔を長くし、失敗の場合、前記リフレッシュの間隔を短くするための制御信号を前記リフレッシュ制御部に出力するステップと、
前記リフレッシュ制御部が、前記制御信号に基づいて、前記リフレッシュの間隔を変更するステップと、
前記ＲＦＣ制御部が、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻すステップと
を具備する
半導体集積回路のリフレッシュ制御方法。
【請求項９】
請求項８に記載の半導体集積回路のリフレッシュ制御方法において、
前記ＲＦＣ制御部が、
前記判定結果の一致が最初のとき、前記検証用のメモリセルのデータを前記データ用記憶部に退避させるステップと、
前記判定結果の一致が２回目のとき、前記検証用のメモリセルに対する書き込み電位を、前記検証時の書き込み電位に変更させるステップと、
前記判定結果の一致が３回目のとき、前記制御信号を前記リフレッシュ制御部に出力して、前記リフレッシュの間隔を変更させるステップと、
前記判定結果の一致が４回目のとき、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻すステップと
を更に具備する
半導体集積回路のリフレッシュ制御方法。
【請求項１０】
請求項８に記載の半導体集積回路のリフレッシュ制御方法において、
前記ＲＦＣ制御部は、前記データ用記憶部のデータを前記検証用のメモリセルに書き戻したか否かを示すデータ書き戻し記憶部を更に備え、
前記半導体集積回路のリフレッシュ制御方法は、
前記複数のメモリセルに含まれる読み出し対象のメモリセルからのデータ読み出しにおいて、
前記ＲＦＣ制御回路が、前記データ書き戻し記憶部を参照して、書き戻しが終了していない場合、
前記読み出し対象のメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定するステップと、
前記判定結果が一致の場合、前記データ用記憶部のデータを読み出し、前記結果が不一致の場合、前記読み出し対象のメモリセルからデータを読み出すステップと
を更に具備する
半導体集積回路のリフレッシュ制御方法。
【請求項１１】
請求項１０に記載の半導体集積回路のリフレッシュ制御方法において、
前記半導体集積回路のリフレッシュ制御方法は、
前記複数のメモリセルに含まれる書き込み対象のメモリセルへのデータ書き込みにおいて、
前記ＲＦＣ制御回路が、前記データ書き戻し記憶部を参照して、書き戻しが終了していない場合、
前記書き込み対象のメモリセルのアドレスと、前記リフレッシュアドレス記憶部の前記アドレスとが一致するか否かを判定するステップと、
前記判定結果が一致の場合、前記データ書き戻し記憶部を書き戻しが終了した状態にするステップと、
前記書き込み対象のメモリセルへデータを書き込むステップと
を更に具備する
半導体集積回路のリフレッシュ制御方法。
【請求項１２】
請求項８乃至１１のいずれか一項に記載の半導体集積回路のリフレッシュ制御方法において、
前記リフレッシュアドレス記憶部の前記アドレスとして、前記メモリマトリクスのアドレス内で巡回するアドレスを供給するステップを更に具備する
半導体集積回路のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に半導体集積回路のリフレッシュ制御回路及びリフレッシュ制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は低消費電力化が求められている。特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成しているメモリセルは、リークを持つために、保持した電荷が流れ出てしまいデータが消えてしまう。このため一定時間毎にリフレッシュと呼ばれるデータの書き戻し処理を行う必要がある。そのリフレッシュ処理は、電流消費が伴うため、必要最低限で行うことが望まれている。
【０００３】
一般的に、動作や環境変化で温度が常温と比較して高温もしくは低温になった場合、メモリセルのリーク量が変化してしまう。それに伴い、リフレッシュ間隔を変更する必要が生じる。リフレッシュ間隔を変更する方法として、現状では、リフレッシュ間隔に大きな余裕を持たせる方法や、抵抗などの内部素子の温度勾配により大雑把にリフレッシュ間隔を変化させる方法などで対策を行っている。しかし、これらの方法では、最適なリフレッシュ間隔を得ることができず、常に無駄な電流消費を伴っていた。
【０００４】
関連する技術として特許第３２８５６１１号公報にダイナミック半導体メモリ装置（ＤＲＡＭ）が開示されている。この特許第３２８５６１１号公報に記載されたＤＲＡＭについて説明する。図１は、特許第３２８５６１１号公報に係るＤＲＡＭの一具体例の構成を示すブロック図である。このＤＲＡＭは、入力手段１、コラム系制御手段２、ロウ系制御手段４、センスアンプ５、メモリマトリクス３、リフレッシュ手段８から構成されている。入力手段１は、外部からのアドレス情報（Ａ１〜Ａ１１）入力段ＥＡＤと、制御信号であるローアドレスストローブＲＡＳ（バー）及びコラムアドレスストローブＣＡＳ（バー）とが入力される入力段ＩＮとから構成される。コラム系制御手段２は、コラム系制御回路２１と、コラム系アドレスバッファ２２及びコラムデコーダ２３とから構成される。ロウ系制御手段４は、ロウ系制御回路４１と、ロウ系アドレスバッファ４２及びロウデコーダ４３とから構成される。リフレッシュ手段８は、当該メモリマトリクス３内に設けられているメモリマトリクスのそれぞれに格納されている情報をリフレッシュする。このＤＲＡＭは、更にリフレッシュチェックセルアレイ６を付加されている。リフレッシュチェックセルアレイ６は、該メモリマトリクス３のワード線若しくはビット線の何れか一方に並行に少なくとも１本設けられ、リフレッシュ時間を調整する。
【０００５】
このＤＲＡＭにおいて、当該メモリマトリクス３を構成する複数個のメモリセルと同一の構成を有するメモリセルで構成されるリフレッシュチェックセルアレイ６が、当該メモリマトリクス３に隣接して配置されている。当該メモリマトリクス３がリフレッシュ操作されるタイミングに合わせて、該リフレッシュチェックセルアレイ６がリフレッシュ操作される。これらのリフレッシュ操作の結果を後述する方法で判別することにより、当該リフレッシュ操作が正常に実行されたか否かが検出される。当該リフレッシュ操作が正常と判断された場合、当該リフレッシュ操作の時間間隔、つまりリフレッシュ用クロックの発生周期を長くする、又は、変化させずにおく。逆に、当該リフレッシュ操作が異常と判断された場合、当該リフレッシュ操作の時間間隔、つまりリフレッシュ用クロックの発生周期を短くするように調整操作を行う。
【０００６】
このＤＲＡＭには、該メモリマトリクス３の外部に該メモリマトリクス３に隣接して、且つ該メモリマトリクスのワード線ＷＬに並行に、当該メモリマトリクス３の１本のワード線ＷＬを構成するメモリセルの数と同一の数のメモリセルを有するリフレッシュチェックセルアレイ６が設けられている。また、該リフレッシュチェックセルアレイ６の各メモリセルに所定の情報を書き込んだり、それから所定の情報を読出したりするリフレッシュリード・ライト手段７が設けられている。更に、該リフレッシュリード・ライト手段７が、該リフレッシュチェックセルアレイ６に含まれている情報を読出した結果に基づいて当該リフレッシュチェックセルアレイ６のリフレッシュ状態を判断するリフレッシュチェック手段９が設けられている。更に、該ロウ系制御手段４に於けるロウデコーダ４３に、当該リフレッシュチェックセルアレイ６のアドレスを指定出来るようにする新たなロウデコーダ４３−１が設けられている。更に、上記のロウデコーダ４３−１を指定する為に該リフレッシュ手段８に於けるリフレッシュアドレスカウンター８３内のカウンタを一つ増加させ、例えば、４０９６＋１番目のアドレスが指定出来るように構成されている。
【０００７】
次に、このＤＲＡＭのリフレッシュ動作に付いて説明する。該メモリマトリクス３の各メモリセルに対するリフレッシュ操作に入ると、該クロック発生手段８１から１６μｓの周期で発生されるクロックに従って、該メモリマトリクス３の第１番目のワード線ＷＬ−１からワード線ＷＬ−４０９６迄の各ワード線ＷＬが順次に選択される。そして、該センスアンプ５を介して、外部アドレスから所定の情報が、選択されたワード線ＷＬの各メモリセルに書き込まれる。係るリフレッシュ操作が、第４０９６番目のワード線ＷＬまで来ると、次に、該リフレッシュ手段８のリフレッシュアドレスカウンター８３が４０９６＋１番目のアドレスを指定し、それにより当該リフレッシュチェックセルアレイ６に対応するロウアドレスが該ロウアドレスバッファを介してロウアドレスデコーダ４３−１を選択するので、該リフレッシュチェックセルアレイ６がリフレッシュの対象として選択される。
【０００８】
当該リフレッシュリード・ライト手段７は、予め、該センスアンプ５を介して、該リフレッシュチェックセルアレイ６の各メモリセル全てに情報“１”、つまり“Ｈ”レベルを書き込んで置く。そして、係るリフレッシュ操作で当該リフレッシュチェックセルアレイ６が選択された場合、該リフレッシュチェックセルアレイ６の全てのメモリセルが“１”であるか、或いは少なくとも１つのメモリセルの情報が“０”に変わっていないか否かを該リフレッシュチェック手段９が判断する。係る判断を実行後、該リフレッシュリード・ライト手段７は、該選択された該リフレッシュチェックセルアレイ６に、再び該センスアンプ５を介して、該リフレッシュチェックセルアレイ６の各メモリセル全てに情報“１”を書き込んで置く。
【０００９】
このように構成することにより、該リフレッシュチェックセルアレイ６は、所定の周期毎にリフレッシュされると同時に、リフレッシュが正常に行われているか否かが判断される。つまり、このＤＲＡＭにおいて、該リフレッシュチェックセルアレイ６は、少なくとも、メモリマトリクス３内の各メモリセルと同一の周期でリフレッシュされる。そして、当該リフレッシュチェックセルアレイ６内における各メモリセルの中で、情報が変化して“０”になっているメモリセルが存在している場合、当該メモリマトリクス３内の全部のメモリセルにおける、リフレッシュ必要時間が短くなっていると判断される。その判断に基づき、当該リフレッシュ操作を行う時間間隔、すなわちリフレッシュ操作周期を短くするように当該リフレッシュ制御回路を調整する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３２８５６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
この特許第３２８５６１１号公報に開示された技術（図１のＤＲＡＭ）は、リフレッシュチェック用のセルアレイ（リフレッシュチェックセルアレイ６）を、メモリマトリクス３のワード線ＷＬ若しくはビット線ＢＴの何れか一方に並行に配置し、メモリセルマトリクス３内のメモリセルのリフレッシュ時間を、リフレッシュチェック用のセルアレイ（リフレッシュチェックセルアレイ６）のメモリセルで代行してチェックする。それにより、メモリマトリクス３内のメモリセルのリフレッシュ時間を削減することを意図している。
【００１２】
しかし、このＤＲＡＭのようにメモリマトリクス３の一辺に配置されているリフレッシュチェックセルアレイ６でメモリマトリクス３内のメモリセル特性を代用しようとする場合、リフレッシュ間隔に余裕を持たせる（リフレッシュ間隔を短くする）必要が有る。そのため、余裕を持たせた分、無駄な消費電流が発生するという問題がある。
【００１３】
その理由は、以下の通りである。半導体記憶装置の記憶容量が多くなると一辺に配置されているメモリセルの数は増加する。メモリセル自体の形状は、そのメモリセルの周辺パターンの規則性や緻密さによって影響を受ける。そのため、メモリセル自体の形状は、メモリマトリクス３の周辺と中央とで異なることが多い。したがって、メモリマトリクス３の周辺と中央とで、メモリセルの特性も大きく変わることがあり得る。また、メモリマトリクス３の中央では供給される電源も限られるため配線による影響も受ける。更に、メモリマトリクス３内の不良セルを置換回路等で置き換えている場合、その置換回路の特性は、置換先の配線や周辺回路の影響によって、メモリマトリクス３内のメモリセルの特性と異なることが考えられる。更に、メモリマトリクス３をリフレッシュチェックセルアレイ６で代用して特性をチェックする場合、リフレッシュチェックセルアレイ６のメモリセルとメモリマトリクス３内のメモリセルとでは使用頻度が異なるため、すぐには現れない経年劣化等の特性変化によってメモリマトリクス３内のメモリセルの特性がリフレッシュチェック用セルアレイ６よりも劣化してしまうことも考えられる。その場合、リフレッシュ不良品となってしまう。
【００１４】
メモリマトリクス３の一辺に配置されたリフレッシュチェックセルアレイ６は、メモリマトリクス３と比較して、メモリセルの数や配置や使用頻度が大きく異なっている。従って、リフレッシュチェックセルアレイ６の特性を見るだけでは、メモリマトリクス３の本当の最小限のリフレッシュ時間を見つけることは極めて困難である。それは、上述のように、メモリマトリクス３はマトリクスを構成する各メモリセルの特性にバラツキがあるからである。そのため、リフレッシュ間隔が長いと、バラツキによりリークが多い（特性の悪い）メモリセルのデータは消えてしまう。データの消失を防止するためには、バラツキを考慮して、リフレッシュ間隔を短くして余裕を持たせる必要が有る。その結果、リフレッシュ動作の回数が多くなり無駄な消費電流が発生してしまう。
【課題を解決するための手段】
【００１５】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の半導体集積回路は、複数のメモリセルを有するメモリマトリクス（１６５）と、複数のメモリセルのリフレッシュを実行するリフレッシュ制御部（１５５）と、リフレッシュが適切に実行されているかを検証するＲＦＣ制御部（１５０、１６２、１７０、１７１、１７３、１７４）とを具備する。複数のメモリセルは、データの記憶及び検証の両方に使用される。ＲＦＣ制御部（１５０など）は、複数のメモリセルのうちの検証用のメモリセルのアドレスを保持するリフレッシュアドレス記憶部（１５１）と、検証用のメモリセルのデータを退避するデータ用記憶部（１７４）と、検証用の書き込み電位を格納する書込電位記憶部（１５３）と備える。ＲＦＣ制御部（１５０など）は、リフレッシュ制御部（１５５）がリフレッシュしようとするメモリセルのアドレスと、リフレッシュアドレス記憶部（１５１）のアドレスとが一致するか否かを判定する。判定結果が一致の場合、検証用のメモリセルのデータをデータ用記憶部（１７４）に退避させる。書込電位記憶部（１５３）の検証時の書き込み電位に基づいて、検証用のメモリセルに対する書き込み電位を、検証時の書き込み電位に変更する。検証時の書き込み電位でメモリセルに書き込みを行った結果の成否を判定する。判定結果が成功の場合、リフレッシュの間隔を長くし、失敗の場合、リフレッシュの間隔を短くするための制御信号をリフレッシュ制御部（１５５）に出力する。リフレッシュ制御部（１５５）は、制御信号に基づいて、リフレッシュの間隔を変更する。ＲＦＣ制御部（１５０など）は、データ用記憶部（１７４）のデータを検証用のメモリセルに書き戻す。
【００１７】
本発明の半導体集積回路は、上記構成を有することにより、代用のチェックアレイを使わずにメモリマトリクス（１６５）そのものを使って必要最小限のリフレッシュ間隔を検査し、検査結果に応じてリフレッシュ時間を設定することができる。そのため、リフレッシュ時間を長くして不要なリフレッシュ動作を無くして消費電流を削減できる。
【００１８】
本発明の半導体集積回路のリフレッシュ制御方法において、半導体集積回路は、複数のメモリセルを有するメモリマトリクス（１６５）と、複数のメモリセルのリフレッシュを実行するリフレッシュ制御部（１５５）と、リフレッシュが適切に実行されているかを検証するＲＦＣ制御部（１５０、１６２、１７０、１７１、１７３、１７４）とを具備する。複数のメモリセルは、データの記憶及び検証の両方に使用される。ＲＦＣ制御部（１５０、１６２、１５０、１６２、１７０、１７１、１７３、１７４）は、複数のメモリセルのうちの検証用のメモリセルのアドレスを保持するリフレッシュアドレス記憶部（１５１）と、検証用のメモリセルのデータを退避するデータ用記憶部（１７４）と、検証用の書き込み電位を格納する書込電位記憶部（１５３）とを備える。
半導体集積回路のリフレッシュ制御方法は、ＲＦＣ制御部（１５０など）が、リフレッシュ制御部（１５５）がリフレッシュしようとするメモリセルのアドレスと、リフレッシュアドレス記憶部（１５１）のアドレスとが一致するか否かを判定するステップと、判定結果が一致の場合、ＲＦＣ制御部（１５０など）が、検証用のメモリセルのデータをデータ用記憶部（１７４）に退避させるステップと、ＲＦＣ制御部（１５０など）が、書込電位記憶部（１５３）の検証時の書き込み電位に基づいて、検証用のメモリセルに対する書き込み電位を、検証時の書き込み電位に変更するステップと、ＲＦＣ制御部（１５０など）が、検証時の書き込み電位でメモリセルに書き込みを行った結果の成否を判定するステップと、ＲＦＣ制御部（１５０など）が、記判定結果が成功の場合、リフレッシュの間隔を長くし、失敗の場合、リフレッシュの間隔を短くするための制御信号をリフレッシュ制御部（１５５）に出力するステップと、リフレッシュ制御部（１５５）が、制御信号に基づいて、リフレッシュの間隔を変更するステップと、ＲＦＣ制御部（１５０など）が、データ用記憶部（１７４）のデータを検証用のメモリセルに書き戻すステップとを具備する。この場合にも、上記本発明の半導体集積回路と同様の効果を得ることができる。
【発明の効果】
【００１９】
本発明により、メモリマトリクスの必要最小限のリフレッシュ間隔を設定することができる。そのため、リフレッシュ時間を長くして不要なリフレッシュ動作を無くして消費電流を削減できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、特許第３２８５６１１号公報に係るＤＲＡＭの一具体例の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成の一例を示すブロック図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の動作の一例を示すフローチャートである。
【図３Ｂ】図３Ｂは、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の動作の一例を示すフローチャートである。
【図４】図４は、本発明の第１の実施の形態に係る半導体集積回路の読み出し動作の一例を示すフローチャートである。
【図５】図５は、本発明の第１の実施の形態に係る半導体集積回路の書き込み動作の一例を示すフローチャートである。
【図６】図６は、本発明の第２の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明の半導体集積回路、リフレッシュ制御回路及びリフレッシュ制御方法の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成について説明する。
図２は、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成の一例を示すブロック図である。図２において、半導体集積回路としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含む回路の一例が示されている。なお、以下に示されるＭＵＸとはＭＵＬＴＩＰＬＥＸＥＲ（マルチプレクサ）の略称であり、行き先切り替え器のことである。
【００２３】
この半導体集積回路は、リフレッシュ制御回路１５５、ＲＦＣ制御回路１５０、アドレスＭＵＸ１６０、アドレスラッチ１６１、アドレス比較回路１６２、プリデコーダ１６３、ロウデコーダ１６４、カラムデコーダ及びセンスアンプ１６６、データアンプ１６７、メモリマトリクス１６５、コマンド制御回路１６９、タイミングコントローラ１６８、メモリセルの書き込み電位変更回路１７１、リフレッシュ成否判定回路１７０、データＭＵＸ１７３、データ用レジスタ１７４、及びデータラッチ１７２を具備している。
【００２４】
リフレッシュ制御回路１５５は、コマンド制御回路１６９からのリフレッシュイネーブル１２７の信号が来ていない（信号が活性化されていない、以下同じ）状態では休止している。リフレッシュイネーブル１２７からの信号が来ている（信号が活性化されている、以下同じ）状態でＲＦＣ制御回路１５０からのリフレッシュ制御変更信号１２０が来ていない場合は、アドレスＭＵＸ１６０にリフレッシュアドレス１２２を出力しタイミングコントローラ１６８にリフレッシュタイミング１３１を出力する。リフレッシュ制御変更信号１２０が来ていない時の動作は一般のＤＲＡＭが行っている通常のリフレッシュ動作である。コマンド制御回路１６９からのリフレッシュイネーブル１２７からの信号が来ている状態でＲＦＣ制御回路１５０からのリフレッシュ制御変更信号１２０が来ている場合はリフレッシュ増減信号１２１に応答して、メモリマトリクス１６５におけるリフレッシュチェック用のリフレッシュ動作を実行する。また、アドレスＭＵＸ１６０にリフレッシュアドレス１２２を出力する。リフレッシュチェックについては後述される。
【００２５】
リフレッシュ制御回路１５５は、発振回路１５６、リフレッシュ時間調整回路１５７、リフレッシュ連続増カウンタ１５８、及びリフレッシュ間隔レジスタ１５９を備えている。
発信回路１５６は、リフレッシュ間隔を調整するための所定の発振周波数を発信している。
リフレッシュ時間調整回路１５７はリフレッシュ動作を行う間隔を調整する回路であり、発振回路１５６の信号とリフレッシュ間隔レジスタ１５９の値を参照してリフレッシュ動作の間隔を調整する。
リフレッシュ連続増カウンタ１５８は、ＲＦＣ制御回路１５０からのリフレッシュ制御変更信号１２０およびリフレッシュ増減信号１２１に応答する。リフレッシュ増減信号１２１に増加方向の信号が来た場合に、連続して増加方向の信号が来た回数をカウントする。これは、全部のセルに対してリフレッシュ間隔を増加（伸長、以下同じ）して良い事を判断するためのカウントであり、メモリマトリクス１６５のセル数分カウントされる事でリフレッシュ間隔を増加する事が可能と判断し、リフレッシュ間隔レジスタ１５９の値を増加させる。リフレッシュ増減信号が減少方向の信号となった場合は、リフレッシュ間隔を減少（短縮、以下同じ）しなくてはメモリマトリクス１６５内のデータが破壊されるため、リフレッシュ間隔レジスタ１５９の値を減少させる。リフレッシュ間隔レジスタ１５９の値を増減した際にリフレッシュ連続増カウンタ１５８はリセットされる。
リフレッシュ間隔レジスタ１５９は、リフレッシュチェック時に行われるリフレッシュ動作のタイミング（リフレッシュ間隔）を示す値が格納されており、リフレッシュ連続増カウンタ１５８とリフレッシュ増減信号１２１に応答して増減される。
【００２６】
ＲＦＣ（リフレッシュチェック）制御回路１５０は、コマンド制御回路１６９からのリフレッシュイネーブル１２７の信号が来ていない状態では休止している。コマンド制御回路１６９からのリフレッシュイネーブル１２７の信号が来ている状態でＲＣ（リフレッシュチェック）−イネーブル１００からの信号が来ていない場合は、リフレッシュ制御回路１５５に対してリフレッシュ制御変更信号１２０を切る。コマンド制御回路１６９からのリフレッシュイネーブル１２７の信号が来ている状態でＲＣ−イネーブル１００からの信号が来ている場合は、リフレッシュチェックを実行する。リフレッシュチェックとは、ＲＣ−ＲＡＳおよびＲＣ−ＣＡＳで与えられたアドレスに対してリフレッシュ間隔レジスタ１５９で指定されている間隔でリフレッシュを行った際にデータの破壊が無いか（メモリセルに正しく再充電されているか）検査し、検査結果に応じてリフレッシュ制御回路１５５に対してリフレッシュ増減信号１２１を出力しリフレッシュ間隔（時間）を設定する。本実施の形態では、代用のチェックアレイを使わずにメモリマトリクス１６５内のＲＣ−ＲＡＳ及びＲＣ−ＣＡＳで指定されたセルを使ってリフレッシュ間隔を検査している。通常のリフレッシュ動作とリフレッシュチェック用リフレッシュ動作の違いは、リフレッシュ間隔の制御をＲＦＣ制御回路１５０に委ねているかどうかである。
【００２７】
ＲＦＣ制御回路１５０は、コマンド制御回路１６９からのリフレッシュイネーブル１２７の信号が来ている状態でＲＣ−イネーブル１００からの信号が来ている場合にリフレッシュチェックを実行するが、その際にリフレッシュチェックを行うメモリマトリクス１６５内のアドレスを示すＲＣ−ＲＡＳ及びＲＣ−ＣＡＳを受け付け、リフレッシュ制御変更信号１２０及びリフレッシュ増減信号１２１を出力する。また、ＲＦＣ制御回路１５０は、アドレス比較回路１６２にアドレス及び制御信号１２４を出力する。それに応答して、アドレス比較回路１６２からアドレスヒット信号１２３が返信される。また、リフレッシュ成否判定回路１７０にリフレッシュテスト信号１３５を出力する。リフレッシュテスト信号１３５に応答して、リフレッシュ成否判定回路１７０からリフレッシュ成否信号１３６が返信される。また、データ用レジスタ１７４及びデータＭＵＸ１７３にデータフローコントロール１３８を出力する。メモリセルの書き込み電位変更回路１７１に書き込みコントロール１３３を出力する。タイミングコントローラ１６８にヒット時の読み出し制御書き戻し制御信号１２５を出力する。
【００２８】
ＲＦＣ制御回路１５０は、リフレッシュアドレスレジスタ１５１、ヒット回数レジスタ１５２、メモリセルの書き込み電位レジスタ１５３、及びデータ書き戻しフラグ１５４を備えている。
リフレッシュアドレスレジスタ１５１は、ＲＣ−ＲＡＳ１０１及びＲＣ−ＣＡＳ１０２から入力されたメモリマトリクス１６５におけるリフレッシュを行う対象のメモリセルのアドレスを格納する。ＲＣ−ＲＡＳ１０１及びＲＣ−ＣＡＳ１０２からリフレッシュアドレスレジスタ１５１へのアドレス取り込みタイミングはＲＦＣ制御回路１５０がリフレッシュチェックの進み具合に応じて決定する（動作の詳細は後述）。
ヒット回数レジスタ１５２は、アドレス比較回路１６２から来るアドレスヒット信号１２３の来た回数を格納する（回数の数え方やクリアのタイミングは後述）。
メモリセルの書き込み電位レジスタ１５３は、リフレッシュチェック時にリフレッシュチェック対象メモリセルに書き込みを行うときの書き込み電位を示すデータを格納している。これは、通常のリフレッシュ動作で書き込む電位に対してリフレッシュチェック時に書き込む電位を変更するために存在する。
データ書き戻しフラグ１５４は、リフレッシュアドレスレジスタ１５１の示すアドレスに対してリフレッシュチェックをメモリマトリクス１６５にて行う際に、リフレッシュアドレスレジスタ１５１の示すアドレスに記憶しているべきデータが破壊（消失）されては困るためデータ用レジスタ１７４に退避していたデータを、リフレッシュチェックが終わった際にメモリマトリクス１６５に書き戻す必要がある事を示す。
【００２９】
アドレスＭＵＸ１６０は、外部入力のアドレスであるＲＡＳ１０３、及び、アドレスであるＣＡＳ１０４によって指定されるメモリマトリクス１６５上のアドレスに対してデータ読み出しや書き込みを行う一般的な動作時（コマンド制御回路１６９からリフレッシュイネーブル１２７が来ていない場合）には、アドレスラッチ１６１にアドレス信号であるＲＡＳ１０３及びＣＡＳ１０４を出力する。コマンド制御回路１６９からリフレッシュイネーブル１２７が来ている場合は、アドレスラッチ１６１にリフレッシュ制御回路１５５からのリフレッシュアドレス１２２をアドレス信号として出力する。
【００３０】
アドレスラッチ１６１は、コマンド制御回路１６９からのアクティブ１２６に応答して、アドレスＭＵＸ１６０からのアドレス信号をアドレス比較回路１６２に出力する。
【００３１】
アドレス比較回路１６２は、アドレスラッチ１６１からのアドレス信号をプリデコーダ１６３に出力する。そのとき、ＲＦＣ制御回路１５０からのアドレス及び制御信号１２４に基づいて、アドレスラッチ１６１からのアドレス信号とＲＦＣ制御回路１５０からのアドレス信号を比較し、比較結果が同じ場合にはアドレスヒット信号１２３をＲＦＣ制御回路１５０に出力する。
【００３２】
プリデコーダ１６３は、タイミングコントローラ１６８からのデコードタイミング１２８（メモリマトリクス１６５内のアドレスに対して読み出しや書き込みやリフレッシュを行う時に発生）に応答してロウデコーダ１６４及びカラムデコーダ及びセンスアンプ１６６にアドレス比較回路１６２からのアドレス信号を出力する。
【００３３】
ロウデコーダ１６４は、プリデコーダ１６３からのアドレス信号とタイミングコントローラ１６８からのデコードタイミング１２８（メモリマトリクス１６５内のアドレスに対して読み出し時や書き込みやリフレッシュを行う時に発生）に応答して、メモリマトリクス１６５の例えばワード線を選択、駆動する。
【００３４】
カラムデコーダ及びセンスアンプ１６６は、プリデコーダ１６３からのアドレス信号にとタイミングコントローラ１６８からのセンス／デコードタイミング１２９（メモリマトリクス１６５内のアドレスに対して読み出し時や書き込み時やリフレッシュを行う時に発生）に応答して、メモリマトリクス１６５の例えばビット線を選択、駆動する。そして、メモリマトリクス１６５からデータ１３９へデータの読み出しを行う。また、メモリマトリクス１６５にデータアンプ１６７からのデータを書き込む。
【００３５】
データアンプ１６７は、タイミングコントローラ１６８からのライトタイミング１３０（メモリマトリクス１６５内のアドレスに対して書き込み時やリフレッシュ時に発生）に応じて、データＭＵＸ１７３とメモリマトリクス１６５との間のデータの入出力を実行する。また、メモリセルの書き込み電位変更回路１７１から書き込み電位１３４を受信して、その書き込み電位で書き込みを実行する。
【００３６】
タイミングコントローラ１６８は、ＲＦＣ制御回路１５０からのヒット時の制御信号１２５、リフレッシュ制御回路１５５からのリフレッシュタイミング１３１、及びコマンド制御回路１６９からのアクティブ／ライト１３２の信号を受けて、メモリマトリクス１６５に対しての読み込みや書き込みやリフレッシュの動作を行うためにプリデコーダ１６３及びロウデコーダ１６４にデコードタイミング１２８を出力し、カラムデコーダ及びセンスアンプ１６６にセンス／デコードタイミング１２９を出力し、データアンプ１６７にライトタイミング１３０を出力する。
【００３７】
コマンド制御回路１６９は、外部入力のＣＬＫ（クロック）１０５、ＣＳＢ（チップセレクト）１０６、ＷＥＢ（リード／ライト切り替え）１０７、及びＲＥＦＢ（リフレッシュモード）１０８を含む制御信号（コマンド）に応答し、メモリマトリクス１６５に対して外部入力で指定された読み込みや書き込みやリフレッシュの動作を行うためにリフレッシュ制御回路１５５、アドレスＭＵＸ１６０及びＲＦＣ制御回路１５０にリフレッシュイネーブル１２７を出力し、アドレスラッチ１６１にアクティブ１２６を出力し、タイミングコントローラ１６８にアクティブ／ライト１３２を出力し、データラッチ１７２にリード／ライト１３７を出力する。
【００３８】
リフレッシュ成否判定回路１７０は、ＲＦＣ制御回路１５０からのリフレッシュテスト信号１３５が来ていない場合（リフレッシュチェック時以外）では休止している。ＲＦＣ制御回路１５０からリフレッシュテスト信号１３５が来ている場合（リフレッシュチェック時）においては、リフレッシュチェック用データの書き込み時にデータＭＵＸ１７３とデータ１３９を介してメモリマトリクス１６５にチェック用データを書き込む。リフレッシュチェック用データの読み出し時にはメモリマトリクス１６５からデータ１３９とデータＭＵＸ１７３を介してチェック用データ読み込みを行い、リフレッシュチェック用データの書き込み時に書き込んだチェック用データが正常か否かを示すリフレッシュ成否信号１３６をＲＦＣ制御回路１５０に出力する。
【００３９】
メモリセルの書き込み電位変更回路１７１は、メモリマトリクス１６５にデータを書き込む際に書き込む電位を可変する回路でありＲＦＣ制御回路１５０からの書き込みコントロール１３３が来ていない場合は、ＤＲＡＭの一般的な書き込み電位を示す書き込み電位１３４をデータアンプ１６７に出力する。ＲＦＣ制御回路からの書き込み電位コントロール１３３が来ている場合は、リフレッシュチェック用の書き込み電位を示す書き込み電位１３４をデータアンプ１６７に出力する。
【００４０】
データラッチ１７２は、コマンド制御回路１６９からリード／ライト１３７に基づいて、外部からの入力であるデータイン１０９をデータＭＵＸ１７３へデータ１３９として出力し、データＭＵＸ１７３からの入力であるデータ１３９を外部への出力であるデータアウト１１０として出力する。
【００４１】
データＭＵＸ１７３は、ＲＦＣ制御回路１５０からデータフローコントロール１３８に基づいて、データラッチ１７２とデータアンプ１６７とリフレッシュ成否判定回路１７０とデータ用レジスタ１７４との間の接続を切り替え、データ１３９の経路を変更する。
【００４２】
データ用レジスタ１７４は、ＲＦＣ制御回路１５０からデータフローコントロール１３８に基づいて、データＭＵＸ１７３を介したデータ１３９（退避データ）の入出力を行う。
【００４３】
上記各構成において、ＲＦＣ制御回路１５０、アドレス比較回路１６２、リフレッシュ成否判定回路１７０、メモリセルの書き込み電位変更回路１７１、データＭＵＸ１７３、及びデータ用レジスタ１７４は、本実施の形態におけるリフレッシュチェックを制御していることから、ＲＦＣ制御部とみなすことができる。
【００４４】
次に、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の動作（リフレッシュ制御方法）について説明する。
【００４５】
先ず、リフレッシュ動作時（リフレッシュモード）の説明を行う。コマンド制御回路１６９が外部入力ＲＥＦＢ１０８に応答する事でリフレッシュモードに入り、リフレッシュイネーブル１２７が出ているとする。
図２を参照して、初期化処理を説明する。電源立ち上がり時にリフレッシュ間隔レジスタ１５９を予め決められた値に設定する。予め決められた値に設定するのは、最初のリフレッシュ動作時にリフレッシュ時間が調整されていない事によるデータの破壊（消失）を防ぐためである。通常動作状態（メモリマトリクス１６５に対して読み出しや書き込み等を行う状態）からリフレッシュモードに移行したときにヒット回数レジスタ１５２を“０”にリセットする。また、ＲＣ−イネーブル１００が“１”に変化した時も、ヒット回数レジスタ１５２を“０”にリセットする。
【００４６】
ＲＣ−イネーブル１００が“０”の場合、ＲＦＣ制御回路１５０は休止状態のためリフレッシュ制御変更信号１２０を出力しない（又はローレベルにする）ことによりリフレッシュ制御回路１５５がリフレッシュ増減信号１２１を受け取らないようにする。リフレッシュ増減信号１２１を受け取らないようにした状態のリフレッシュ制御回路１５５は、従来から一般的に使用されているリフレッシュ制御回路と同じ動作やタイミングでリフレッシュアドレス１２２を出力する。ただし、従来から一般的に使用されているリフレッシュ制御回路と同じ動作とは、予め決められた間隔でのリフレッシュアドレスとリフレッシュタイミングの発生を実行することを含む。そのとき、アドレスの範囲はメモリマトリクス１６５の全範囲である。全アドレスを順番にリフレッシュしていくことでメモリマトリクス１６５の全てのメモリセルに対してリフレッシュを行う。リフレッシュモード中は全アドレスに順番にリフレッシュすることを繰り返す。以下、「通常のリフレッシュ」と称する。
【００４７】
ＲＣ−イネーブル１００が“１”の場合、リフレッシュ制御変更信号１２０によりリフレッシュ制御回路１５５がリフレッシュ増減信号１２１を受け取るようにする。この場合、リフレッシュ制御回路１５５の発生するリフレッシュアドレス１２２は、アドレスの範囲は通常のリフレッシュと同じだが、リフレッシュタイミングはリフレッシュ間隔レジスタ１５９で決められたタイミングとなる。すなわち、リフレッシュタイミングが所望の値に変更される。
【００４８】
図３Ａ及び図３Ｂは、本発明の第１の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の動作（リフレッシュ制御方法）の一例を示すフローチャートである。この図は、リフレッシュモードの動作を示している。ただし、リフレッシュモードへ移行時の初期化処理は済んでいるものとする。また、リフレッシュしようとするアドレスは、アドレスＭＵＸ１６０により、外部からのＲＡＳ１０３及びＣＡＳ１０４から、リフレッシュ制御回路１５５からのリフレッシュアドレス１２２へ切り替わっているものとする。
【００４９】
ＲＦＣ制御回路１５０がリフレッシュイネーブル１２７に応答した状態であるリフレッシュモード時に、ＲＦＣ制御回路１５０はＲＣ−イネーブル１００が“０”か“１”かの判定を行う（Ｓ１００）。ＲＣ−イネーブル１００が“０”の場合（Ｓ１００：“０”）、ＲＦＣ制御回路１５０は、データ書き戻しフラグ１５４が“０”か“１”かの判定を行う（Ｓ１０１）。データ書き戻しフラグ１５４が“０”の場合（Ｓ１０１：“０”）、ＲＦＣ制御回路１５０は、リフレッシュ制御変更信号１２０を出力しない（又はローレベルにする）。それによりリフレッシュ制御回路１５５がリフレッシュ増減信号１２１を受け取らないようにする。リフレッシュ増減信号１２１を受け取らないようにした状態のリフレッシュ制御回路１５５は、メモリマトリクス１６５に通常のリフレッシュを行う（Ｓ１０２：図３のフローに入るのが初回の場合はデータ書き戻しフラグ１５４が“０”なのでこの動作になる）。
【００５０】
ＲＦＣ制御回路１５０がリフレッシュイネーブル１２７に応答した状態であるリフレッシュモード時においてデータ書き戻しフラグ１５４が“１”の場合（Ｓ１０１：“１”：
図３のフローに入るのが２回目以降の場合にデータ書き戻しフラグ１５４が“１”になる可能性がある）、ＲＦＣ制御回路１５０はアドレス比較回路１６２にリフレッシュアドレスレジスタ１５１の値をアドレス及び制御１２４を介して送り現在リフレッシュしようとしているアドレスラッチ１６１から来るアドレス信号とを比較する（Ｓ１０３）。具体的には、ＲＦＣ制御回路１５０は、リフレッシュレジスタ１５１の値をアドレス及び制御信号１２４としてアドレス比較回路１６２に出力する。アドレス比較回路１６２は、アドレスラッチ１６１からのリフレッシュしようとしているアドレスを示すアドレス信号とＲＦＣ制御回路１５０からのアドレス及び制御信号１２４と比較する。そして、アドレスが同じならば、アドレス比較回路１６２はＲＦＣ制御回路１５０にアドレスヒット信号１２３を出力する。
【００５１】
リフレッシュアドレスレジスタ１５１からの現在リフレッシュしようとするアドレス信号の値とアドレスラッチ１６１から来るアドレス信号の値が違う場合（以下、「スルー」と称する）（Ｓ１０３：スルー）、ＲＦＣ制御回路１５０はセルの書き込み電位変更回路１７１に対して通常のリフレッシュ電位でリフレッシュを行うように書き込みコントロール１３３を制御する。リフレッシュアドレスレジスタ１５１からのアドレス信号の値とアドレスラッチ１６１から来る現在リフレッシュしようとするアドレス信号の値が同じ場合（以下、「ヒット」と称する）（Ｓ１０３：ヒット）、ＲＦＣ制御回路１５０はデータＭＵＸ１７３に対してデータ経路切り替え信号をデータフローコントロール１３８にて出力する。データＭＵＸ１７３は、データフローコントロール１３８のデータ経路切り替え信号に基づいて、データ経路の接続を、メモリマトリクス１６５からデータＭＵＸ１７３を介してデータ用レジスタ１７４に繋がる経路に切り替える。それにより、データ用レジスタ１７４に退避していたデータ（データ書き戻しフラグ１５４が“１”の場合なのでメモリマトリクス１６５から退避したデータが入っている）が、メモリマトリクス１６５へ出力される。そして、アドレス比較回路１６２から出ている現在リフレッシュ対象とされるメモリマトリクス１６５上のアドレスに存在するメモリセル（リフレッシュチェックされたメモリセル）に退避していたデータが書き戻される（Ｓ１０４）。書き戻し終了後に、ＲＦＣ制御回路１５０はデータ書き戻しフラグ１５４を“０”に変更し、さらにデータＭＵＸ１７３に対してデータフローコントロール１３８からデータ経路の接続を外部からデータを読み書き可能な通常の状態（データを入出力するために、データ経路の接続を、データラッチ１７２からデータＭＵＸ１７３を介してデータアンプ１６７に繋がる経路にした状態：通常のデータ経路）に戻す（Ｓ１０５）。
【００５２】
ＲＣ−イネーブル１００が“１”の場合（Ｓ１００：“１”）、ＲＦＣ制御回路１５０は、ヒット回数レジスタ１５２の値が“０”か否かの判定を行う（Ｓ１０６）。ヒット回数が０回目の場合（Ｓ１０６：Ｙｅｓ）、リフレッシュアドレスレジスタ１５１にＲＣ−ＲＡＳ１０１とＲＣ−ＣＡＳ１０２のアドレスをストア（記憶）する（Ｓ１０７）。ヒット回数が０回目以外の場合（Ｓ１０６：Ｎｏ）、プロセスをＳ１０８に移行する。Ｓ１０７でリフレッシュアドレスレジスタ１５１にストアしたリフレッシュアドレスと、現在リフレッシュしようとしているアドレスとを比較する（Ｓ１０８）。具体的には、Ｓ１０３の場合と同様にリフレッシュアドレスレジスタ１５１からのアドレス信号の値とアドレスラッチ１６１から来る現在リフレッシュしようとするアドレス信号の値を比較しヒットかスルーかを調べる。
リフレッシュアドレスレジスタ１５１のリフレッシュアドレスと現在リフレッシュしようとしているアドレスが違う場合（Ｓ１０８：スルー）、現在リフレッシュしようとしているメモリマトリクス１６５上のアドレスに対して、通常の電位でリフレッシュを行う（Ｓ１０２）。リフレッシュアドレスレジスタ１５１のリフレッシュアドレスと現在リフレッシュしようとしているアドレスが同じ場合（Ｓ１０８：ヒット）、ヒット回数レジスタ１５２の値を１増加する（Ｓ１０９）。ヒット回数レジスタ１５２の値（ヒット回数：例示；１、２、３、４）に応じた飛び先にて処理が実行される（Ｓ１１０）。
【００５３】
ヒット回数（ヒット回数レジスタ１５２の値）が１の場合（Ｓ１１０：“１”）、ＲＦＣ制御回路１５０はデータＭＵＸ１７３に対してデータフローコントロール１３８からデータの経路をメモリマトリクス１６５からデータＭＵＸ１７３を介してデータ用レジスタ１７４に繋がる経路に切り替える信号を送る。それにより、メモリマトリクス１６５のヒットしたアドレスから読み出したデータが、データＭＵＸ１７３を介してデータ書き戻し用レジスタ１７４に格納される（Ｓ１１２）。すなわち、リフレッシュドレスレジスタ１５１で示されるアドレスにヒットしたメモリマトリクス１６５上のセルに格納されているデータがデータ用レジスタ１７４に退避される。退避が終了後、ＲＦＣ制御回路１５０は、データ書き戻しフラグ１５４を“１”に変更する（Ｓ１１３）。それと共に、データＭＵＸ１７３に対してデータフローコントロール１３８からデータ経路の接続を外部からデータを読み書き可能な通常のデータ経路となるように制御する。
【００５４】
ヒット回数（ヒット回数レジスタ１５２の値）が２の場合（Ｓ１１０：“２”）、ＲＦＣ制御回路１５０はデータＭＵＸ１７３に対してデータフローコントロール１３８からデータの経路をデータアンプ１６７からデータＭＵＸ１７３を介してリフレッシュ成否判定回路１７０に繋がる経路に切り替える信号を送る。また、ＲＦＣ制御回路１５０はメモリセルの書込電位レジスタ１５３の値を書き込みコントロール１３３を通してセルの書き込み電位変更回路１７１に送り、セルの書き込み電位変更回路１７１から書き込み電位１３４を通常のリフレッシュ電位（書き込み電位）より若干低めの電位に変更する（Ｓ１１４）。その後、ＲＦＣ制御回路１５０は、リフレッシュテスト信号１３５をリフレッシュ成否判定回路１７０へ出力することで上述の変更された電位でメモリマトリクス１６５に書き込みを行う（Ｓ１１５）。ただし、リークによるメモリセルのデータ破壊を見るためのデータなので、メモリセルに対して電位を供給する方のデータとし、通常は“１”を書き込む。その後、ＲＦＣ制御回路１５０は、データＭＵＸ１７３に対してデータフローコントロール１３８からデータ経路の接続を外部からデータを読み書き可能な通常のデータ経路となるように制御する。更に、ＲＦＣ制御回路１５０は、メモリセルの書込電位レジスタ１５３の値を通常のリフレッシュ電位に戻す（Ｓ１１６）。それにより、メモリセルの書き込み電位が元に戻る。
【００５５】
ヒット回数（ヒット回数レジスタ１５２の値）が３の場合（Ｓ１１０：“３”）、ＲＦＣ制御回路１５０はデータＭＵＸ１７３に対してデータフローコントロール１３８からデータの経路をデータアンプ１６７からデータＭＵＸ１７３を介してリフレッシュ成否判定回路１７０に繋がる経路に切り替える信号を送る。ヒット回数２回目のＳ１１５で書き込みしたデータ（メモリマトリクス１６５に通常のリフレッシュ電位より若干低めの電位で書き込みしたデータ）をリフレッシュ成否判定回路１７０に読み出す（Ｓ１１７）。リフレッシュ成否判定回路１７０は、読み出したデータがＳ１１５で書き込んだデータと比較してデータが正常であるかの判定結果をリフレッシュ成否信号１３６を通してＲＦＣ制御回路１５０に出力する（Ｓ１１８）。データが正常の場合（Ｓ１１８：Ｙｅｓ）、ＲＦＣ制御回路１５０は、リフレッシュ間隔を所定の間隔で長くするようリフレッシュ増減信号１２１をリフレッシュ制御回路１５５に出力する（Ｓ１１９）。データが異常の場合（Ｓ１１８：Ｎｏ）、ＲＦＣ制御回路１５０は、リフレッシュ間隔を所定の間隔で短くするようにリフレッシュ増減信号１２１をリフレッシュ制御回路１５５に出力する（Ｓ１２０）。その後、ＲＦＣ制御回路１５０は、データＭＵＸ１７３に対してデータフローコントロール１３８からデータ経路の接続を外部からデータを読み書き可能な通常のデータ経路となるように制御する。
【００５６】
ヒット回数（ヒット回数レジスタ１５２の値）が４の場合（Ｓ１１０：“４”）、ＲＦＣ制御回路１５０は、ヒット回数レジスタ１５２を“０”に変更する（Ｓ１１１）。ＲＦＣ制御回路１５０はデータＭＵＸ１７３に対してデータフローコントロール１３８からデータの経路をメモリマトリクス１６５からデータＭＵＸ１７３を介してデータ用レジスタ１７４に繋がる経路に切り替える信号を送る。それにより、データ用レジスタ１７４に退避していたデータがメモリマトリクス１６５へ出力され本来のデータに書き戻される（Ｓ１０４）。ＲＦＣ制御回路１５０は、データ書き戻しフラグ１５４を“０”に変更する。書き戻し終了後、ＲＦＣ制御回路１５０は、データＭＵＸ１７３に対してデータフローコントロール１３８からデータ経路の接続を外部からデータを読み書き可能な通常のデータ経路となるように制御する（Ｓ１０５）。
【００５７】
リフレッシュチェック対象としたメモリマトリクス１６５のメモリセルについて、ヒット回数に応じて行っている動作を簡潔に表すと以下の様になっている。
まず、ヒット回数１のときにメモリセルのデータを退避させ（Ｓ１１２−Ｓ１１３）、ヒット回数２のときにメモリセルへの書き込み電位を変更して実験的にデータを書き込み（Ｓ１１４−Ｓ１１５）、ヒット回数３のときにその実験的に書き込んだデータを読み出して、正常か否かを判定し、正常／異常に基づいてリフレッシュ間隔を変更し（Ｓ１１７−Ｓ１２０）、ヒット回数４のときにヒット回数を０に戻し、退避させたデータをメモリセルに書き戻している（Ｓ１１１、Ｓ１０４）。
【００５８】
すなわち、メモリマトリクス１６５のリフレッシュを実行しながら、リフレッシュチェック対象のメモリセルに関しては、ある時点でのリフレッシュを行うとき（ヒット回数１）から４回目のリフレッシュを行うとき（ヒット回数４）まで、上記ヒット回数１からヒット回数４までの動作を実行する。これにより、そのリフレッシュチェック対象のメモリセルに関して、最適なリフレッシュ間隔を検査することができる。このようなリフレッシュチェックをメモリマトリクス１６５の全てのメモリセルで行うことで、最終的にメモリマトリクス１６５について最適なリフレッシュ間隔を決定することができる。
【００５９】
上記リフレッシュチェックを複数回のヒットに分けてリフレッシュチェックを行うのは、以下の理由による。本実施の形態では、通常のメモリセルを用いてリフレッシュチェックを行うため、リフレッシュチェック中もアクセスが行われる可能性が有る。そのため、リフレッシュチェックの途中で書き込みや読み出しが行われても良いようにするため、リフレッシュチェックは一気に行われるのではなく、４段階のステップに区切って行われる。なお、リフレッシュ（チェック）の途中で行われる書き込みや読み出しについては後述される。
【００６０】
上記のＳ１１５においてリフレッシュ成否判定時に書き込む通常のリフレッシュ電位より若干低めの電位について説明する。その若干低めの電位は、メモリマトリクス１６５内のメモリセルのバラツキによって生じる最小の書き込み電位の値程度であり、通常書き込む電位より十分低いものとする。ただし、バラツキによって生じる最小の書き込み電位とは、通常のリフレッシュ電位を与えても、メモリセルのバラツキで、あるメモリセルに印加される電位が低くなり、その値がメモリマトリクス１６５内で最小である電位のことである。メモリセルに書き込む電位を通常書き込む電位（その最小の書き込み電位より十分余裕のある電位）より低い電位で書き込む理由は、以下のとおりである。Ｓ１１８で読み出したデータが正常で無い場合、通常のメモリセルに書き込む電位より低い書き込み電位において、リフレッシュ不良が発生したことになる。このリフレッシュ不良の状態においても、通常の電位でリフレッシュを行ったメモリセルのデータが破壊するその最小の電位まで余裕を残すことで、その最小の電位を用いたリフレッシュ間隔の調整により、メモリマトリクス１６５に書き込まれている通常書き込み電位でリフレッシュされていたデータが破壊するのを防ぐことができる。すなわち、通常書き込む電位より低い電位でリフレッシュ間隔のを調整することで、調整後のリフレッシュ間隔にマージンを持たせることができる。
【００６１】
次に、リフレッシュ間隔（時間）の調整方法について説明する。
リフレッシュ間隔レジスタ１５９には予めリフレッシュ間隔を示す値が設定されている。リフレッシュ時間調整回路１５７は、リフレッシュ間隔レジスタ１５９の値を参照して、発振回路１５６の信号に基づいて、リフレッシュ間隔を調整する。リフレッシュ制御回路１５５は、調整されたリフレッシュ間隔に応じてリフレッシュアドレス１２２とリフレッシュタイミング１３１を発生する。
【００６２】
ここで、ＲＦＣ制御回路１５０からリフレッシュ制御回路１５５にリフレッシュ制御変更信号１２０が来ていない場合、リフレッシュ間隔レジスタ１５９は予め決められた値となる。一方、リフレッシュ制御変更信号１２０が来た場合、ＲＦＣ制御回路１５０からのリフレッシュ増減信号１２１の内容によって動作が変わる。リフレッシュ増減信号１２１としてリフレッシュ間隔を短くする信号が来た場合、リフレッシュ制御回路１５５は、リフレッシュ間隔レジスタ１５９の値をリフレッシュ間隔が短くなるように調整し、リフレッシュ連続増カウンタ１５８をクリアする。リフレッシュ増減信号１２１としてリフレッシュ間隔を長くする信号が来た場合、かつ、連続で「予め決められた回数」が来た場合、リフレッシュ制御回路１５５は、リフレッシュ間隔レジスタ１５９の値をリフレッシュ間隔が長くなるように調整する。その調整を、その予め決められた回数だけ行う。その調整した回数をメモリセルごとにカウントするのがリフレッシュ連続増カウンタ１５８であり、例えばリフレッシュ間隔を長くする場合、メモリマトリクス１６５の全メモリセルを全て検査して途中に特性の悪いセルが無いことを確認するためにメモリマトリクス１６５を全てのメモリセルの数の分だけ連続でカウントする為のカウンタ長を持つ。リフレッシュ間隔を増減することにより、高温でメモリセルのリークが多くなりメモリセルのデータが破壊し易い状態ではリフレッシュ間隔を短くすることでデータの破壊を防ぎ、低温でメモリセルのリークが少なくデータの破壊がし難い状態ではリフレッシュ間隔を伸ばすことで、データの破壊無しに最適なリフレッシュタイミングに調整することができる。
【００６３】
次に、通常動作状態（メモリマトリクス１６５に対して読み出しや書き込み等を行う状態）の説明を行う。すなわち、リフレッシュ（チェック）の途中で行われる読み出しや書き込みについて説明する。ただし、読み出しや書き込みをしようとしているアドレスはアドレスＭＵＸ１６０により外部入力のアドレスであるＲＡＳ１０３とＣＡＳ１０４とに切り替わっているものとする。
【００６４】
読み出し状態（動作）について、図４のフローを用いて説明する。図４は、本発明の第１の実施の形態に係る半導体集積回路の読み出し動作の一例を示すフローチャートである。読み出し状態では、まず、ＲＦＣ制御回路１５０は、データ書き戻しフラグ１５４を確認する（Ｓ２０１）。データ書き戻しフラグ１５４が“０”の場合（Ｓ２０１：“０”）、データが退避されたメモリセルが無いので、通常通りのプロセスで、メモリマトリクス１６５からデータを読み出す（Ｓ２０２）。書き戻しフラグ１５４が“１”の場合（Ｓ２０１：“１”）、データが退避されているメモリセルが存在するので、読み出そうとしているアドレスとリフレッシュアドレスレジスタ１５１のアドレス（データが退避されたメモリのアドレス）とを、アドレス比較回路１６２を用いて比較する（Ｓ２０３）。アドレスが違う場合（Ｓ２０３：スルー）、読み出し対象のメモリセルのデータは退避されていないので、通常通りのプロセスで、メモリマトリクス１６５からデータを読み出す（Ｓ２０２）。アドレスが同じ場合（Ｓ２０３：ヒット）、読み出し対象のメモリセルのデータが退避されているので、ＲＦＣ制御回路１５０は、データフローコントロール１３８をデータＭＵＸ１７３へ出力する。データＭＵＸ１７３は、データフローコントロール１３８に基づいて、データ経路の接続を、データラッチ１７２からデータＭＵＸ１７３を介してデータ用レジスタ１７４に繋がる経路に切り替える。それにより、データ退避先であるデータ用レジスタ１７４からデータラッチ１７２を介してデータを読み出す。その後、ＲＦＣ制御回路１５０は、データフローコントロール１３８をデータＭＵＸ１７３へ出力して、データ経路がデータラッチ１７２からデータＭＵＸ１７３を介してデータアンプ１６７に繋がる経路となるようにデータＭＵＸ１７３の接続を元に戻す（Ｓ２０４）。
【００６５】
書き込み状態（動作）について、図５のフローを用いて説明する。図５は、本発明の第１の実施の形態に係る半導体集積回路の書き込み動作の一例を示すフローチャートである。書き込み状態では、まず、ＲＦＣ制御回路１５０は、データ書き戻しフラグ１５４を確認する（Ｓ３０１）。データ書き戻しフラグ１５４が“０”の場合（Ｓ３０１：“０”）、データが退避されたメモリセルが無いので、通常通りのプロセスで、メモリマトリクス１６５にデータイン１０９から入力されたデータを書き込む（Ｓ３０２）。データ書き戻しフラグ１５４が“１”の場合（Ｓ３０１：“１”）、データが退避されているメモリセルが存在するので、書き込もうとするアドレスとリフレッシュアドレスレジスタ１５１のアドレス（データが退避されたメモリのアドレス）とを、アドレス比較回路１６２を用いて比較する（Ｓ３０３）。アドレスが違う場合（Ｓ３０３：スルー）、書き込み対象のメモリセルのデータは退避されているので、通常通りのプロセスで、メモリマトリクス１６５にデータイン１０９から入力されたデータを書き込み対象のメモリセルに書き込む（Ｓ３０２）。アドレスが同じ場合（Ｓ３０３：ヒット）、書込み対象のメモリセルのデータは退避されているので、ＲＦＣ制御回路１５０は、書き戻しフラグ１５４を“０”に変更する（Ｓ３０４）。そして、通常通りのプロセスで、メモリマトリクス１６５にデータイン１０９から入力されたデータを書き込み対象のメモリセルに書き込む（Ｓ３０２）。
【００６６】
本実施の形態は、メモリマトリクス１６５内の各メモリセルをリフレッシュチェックに使用する事でメモリマトリクス１６５のメモリセルの特性に合わせた最適なリフレッシュ間隔（時間）を得ることができる。それにより、リフレッシュ間隔を長くして消費電力を削減できる。
その理由は、以下の通りである。従来技術ではメモリマトリクス３の周辺にあるリフレッシュチェックセルアレイ６のセルでメモリセルの特性を代用しているため、必ずしもメモリマトリクス３の特性をそのまま反映しているとはいえない。しかし、本実施の形態ではリフレッシュチェックに使用するメモリマトリクス１６５内の特定の場所のデータをデータ用レジスタ１７４に退避させ、リフレッシュチェックの結果でリフレッシュ時間を調整し、リフレッシュチェックが終わってから退避させたデータを元の場所に書き戻すことでデータを保持するので、特性劣化で置換した置換先セルを含めたメモリとして使用しているメモリマトリクス１６５内のセルをリフレッシュチェックに使用することで、実際に使用しているメモリマトリクスにとって必要最小限のリフレッシュ時間を適用できる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成について説明する。
図６は、本発明の第２の実施の形態に係る半導体集積回路及びリフレッシュ制御回路の構成の一例を示すブロック図である。本実施の形態の半導体集積回路は、第１の実施の形態と比較して、ＲＣ−ＲＡＳ１０１とＲＣ−ＣＡＳ１０２の各入力端子部分に巡回アドレス発生回路１８０を追加し、リフレッシュアドレス１２２を巡回アドレス発生回路１８０に入力するようにした点で異なっている。
【００６８】
巡回アドレス発生回路１８０はメモリマトリクス１６５のアドレス内で巡回（全アドレスやアドレススキップや特定アドレスだけの周回）する所望のアドレスを発生し、リフレッシュアドレス１２２を受けて次の所望のアドレスを発生する。
【００６９】
動作としてはＲＣ−イネーブル１００を“１”のまま固定にすることで、巡回アドレス発生回路１８０の発生するアドレスに対応したメモリマトリクス１６５のメモリセルに対して、ＲＣ−イネーブル１００とＲＣ−ＲＡＳ１０１とＲＣ−ＣＡＳ１０２にリフレッシュを行うアドレスが出力される。次に、図２のＳ１０６に移行する（ＲＣ−イネーブル１００が“１”の場合の動作）。以後は第１の実施の形態と同じ動作である。本実施の形態では、第１の実施の形態の外部入力であるＲＣ−ＲＡＳ１０１とＲＣ−ＣＡＳ１０２を、巡回アドレス発生回路１８０による自動発生に置き換えている。
【００７０】
第１の実施の形態と同様にリフレッシュチェックが行われ、所望のアドレスについて最低限必要なリフレッシュ間隔に調整される。また、所望のアドレス以外のメモリセルについても、前記で設定したリフレッシュ間隔に調整される。
【００７１】
巡回アドレスとして発生するアドレスを、予め測定した最もリーク量の多いメモリセルのアドレスにすることで、リーク量の多いメモリセルにあわせたリフレッシュを行うことができる。入力端子は、外部からの様々な要因（静電気やノイズ等）を侵入させるため、少ない方が望ましい。そのため、リフレッシュチェック用のアドレスを発生するアドレス発生回路を付加することによって外部からの入力端子を減らす事ができる。
【００７２】
本発明の各実施の形態では、以下の効果を得ることができる。
第１の効果としては消費電力を削減できる。その理由は、代用のチェックアレイを使わずにメモリマトリクスを使って必要最小限のリフレッシュ間隔を検査し、検査結果に応じてリフレッシュ間隔（時間）を設定することができるため、リフレッシュ間隔（時間）を長くして不要なリフレッシュ動作を無くして消費電流を削減できるからである。
【００７３】
第２の効果としてはメモリセル起因の歩留まり低下を抑えることができる。
その理由は、リフレッシュチェック用のセルをメモリマトリクスとは別に用意する必要が無く、周辺回路はメモリマトリクスのセルに対して素子や配線の間隔に十分余裕の有る作りになっていて、ゴミ等による配線切断やシュートや形状異常による不良の発生率がセルよりも圧倒的に少ないのが一般的であるため、リフレッシュチェック用セルが無い分だけセル起因の歩留まり低下を抑えることが出来るためである。  
【００７４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００７５】
１  入力手段
２  コラム系制御手段
３  メモリマトリクス
４  ロウ系制御手段
５  センスアンプ
６  リフレッシュチェックセルアレイ
７  リフレッシュリード・ライト手段
８  リフレッシュ手段
９  リフレッシュチェック手段
２１  コラム系制御回路
２２  コラム系アドレスバッファ
２３  コラムデコーダ
４１  ロウ系制御回路
４２  ロウ系アドレスバッファ
４３  ロウデコーダ
８３  リフレッシュアドレスカウンター
１００  ＲＣ−イネーブル
１０１  ＲＣ−ＲＡＳ
１０２  ＲＣ−ＣＡＳ
１０３  ＲＡＳ
１０４  ＣＡＳ
１０５  ＣＬＫ
１０６  ＣＳＢ
１０７  ＷＥＢ
１０８  ＲＥＦＢ
１０９  データイン
１１０  データアウト
１２０  リフレッシュ制御変更信号
１２１  リフレッシュ増減信号
１２２  リフレッシュアドレス
１２３  アドレスヒット信号
１２４  アドレス及び制御
１２５  ヒット時の制御信号
１２６  アクティブ
１２７  リフレッシュイネーブル
１２８  デコードタイミング
１２９  センス／デコードタイミング
１３０  ライトタイミング
１３１  リフレッシュタイミング
１３２  アクティブ／ライト
１３３  書き込みコントロール
１３４  書き込み電位
１３５  リフレッシュテスト信号
１３６  リフレッシュ成否信号
１３７  リード／ライト
１３８  データフローコントロール
１３９  データ
１５０  ＲＦＣ制御回路
１５１  リフレッシュアドレスレジスタ
１５２  ヒット回数レジスタ
１５３  メモリセルの書込電位レジスタ
１５４  データ書き戻しフラグ
１５５  リフレッシュ制御回路
１５６  発振回路
１５７  リフレッシュ時間調整回路
１５８  リフレッシュ連続増カウンタ
１５９  リフレッシュ間隔レジスタ
１６０  アドレスＭＵＸ
１６１  アドレスラッチ
１６２  アドレス比較回路
１６３  プリデコーダ
１６４  ロウデコーダ
１６５  メモリマトリクス
１６６  カラムデコーダ及びセンスアンプ
１６７  データアンプ
１６８  タイミングコントローラ
１６９  コマンド制御回路
１７０  リフレッシュ成否判定回路
１７１  セルの書き込み電位変更回路
１７２  データラッチ
１７３  データＭＵＸ
１７４  データ用レジスタ
１８０  巡回アドレス発生回路
【図１】
2011222074.tif 000003
【図２】
2011222074.tif 000004
【図３Ａ】
2011222074.tif 000005
【図３Ｂ】
2011222074.tif 000006
【図４】
2011222074.tif 000007
【図５】
2011222074.tif 000008
【図６】
2011222074.tif 000009