(57)【要約】【課題】半導体基板に容易に集積化できる周波数検出装置を得る。【解決手段】制御電圧に基づいて遅延量が変化するリングオッシレータを有し、この制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、矩形波信号を制御電圧に基づいて遅延させる信号遅延手段と、矩形波信号および信号遅延手段で遅延された遅延矩形波信号の位相差を比較する位相比較手段と、位相比較手段の比較結果を直流電圧に変換する電圧変換手段と、直流電圧および予め設定した電圧と周波数の特性に基づいて入力信号の周波数を検出する周波数検出手段とを備える。【選択図】図１
2011145086.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に基づいて遅延量が変化するリングオッシレータを有し、前記制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、前記矩形波信号を前記制御電圧に基づいて遅延させる信号遅延手段と、前記矩形波信号および前記信号遅延手段で遅延された遅延矩形波信号の位相差を比較する位相比較手段と、前記位相比較手段の比較結果を直流電圧に変換する電圧変換手段と、前記直流電圧および予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数を検出する周波数検出手段とを備えた周波数検出装置。
【請求項２】
制御電圧に基づいて遅延量が変化するリングオッシレータを有し、前記制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、遅延量の異なる複数の遅延部を有し、前記矩形波信号を前記制御電圧に基づいてそれぞれ遅延させる信号遅延手段と、前記矩形波信号および前記信号遅延手段で遅延された各遅延矩形波信号の位相差をそれぞれ比較する位相比較手段と、前記位相比較手段の比較結果をそれぞれ直流電圧に変換する電圧変換手段と、前記直流電圧を予め設定した所定電圧とそれぞれ比較する比較手段と、前記比較手段による比較結果の組合せおよび予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数を検出する周波数検出手段とを備えた周波数検出装置。
【請求項３】
制御電圧に基づいて遅延量が変化するリングオッシレータを有し、前記制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、前記矩形波信号を前記制御電圧に基づいて遅延させる第１の信号遅延手段と、前記矩形波信号および前記第１の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第１の位相比較手段と、前記第１の位相比較手段の比較結果を直流電圧に変換する第１の電圧変換手段と、前記直流電圧を予め設定した所定電圧と比較する比較手段と、前記第１の信号遅延手段よりも大きな遅延量を有し、前記矩形波信号を遅延させる第２の信号遅延手段と、前記矩形波信号および前記第２の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第２の位相比較手段と、前記第２の位相比較手段の比較結果を直流電圧に変換する第２の電圧変換手段と、前記比較手段による比較結果および予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数範囲を決定すると共に、前記第２の電圧変換手段により変換された直流電圧および予め設定した電圧と周波数の特性に基づいて、前記周波数範囲から前記入力信号の周波数を検出する周波数検出手段とを備えた周波数検出装置。
【請求項４】
前記第１の信号遅延手段は、遅延量がべき乗倍で異なる複数の遅延部で構成されるとともに、前記第１の位相比較手段、前記第１の電圧変換手段、前記比較手段はそれぞれ前記複数の遅延部の数に対応して複数備えられていることを特徴とする請求項３に記載の周波数検出装置。
【請求項５】
制御電圧に基づいて遅延量が変化するリングオッシレータを有し、前記制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、前記矩形波信号を前記制御電圧に基づいて遅延させる第１の信号遅延手段と、前記矩形波信号および前記第１の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第１の位相比較手段と、前記第１の位相比較手段の比較結果を直流電圧に変換する第１の電圧変換手段と、前記直流電圧を予め設定した２つの所定電圧とそれぞれ比較する第１の比較手段と、前記第１の信号遅延手段の３倍の遅延量を有し、前記矩形波信号を遅延させる第２の信号遅延手段と、前記矩形波信号および前記第２の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第２の位相比較手段と、前記第２の位相比較手段の比較結果を直流電圧に変換する第２の電圧変換手段と、前記第２電圧変換手段で変換した前記直流電圧を予め設定した所定電圧と比較する第２の比較手段と、前記第１および第２の比較手段による比較結果および予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数を検出する周波数検出手段とを備えた周波数検出装置。
【請求項６】
制御電圧に基づいて遅延量が変化するリングオッシレータを有し、前記制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、前記矩形波信号を前記制御電圧に基づいてそれぞれ遅延させる第１の信号遅延手段と、前記矩形波信号および前記第１の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第１の位相比較手段と、前記第１の位相比較手段の比較結果を直流電圧に変換する第１の電圧変換手段と、前記直流電圧を予め設定した２つの所定電圧とそれぞれ比較する第１の比較手段と、前記第１の信号遅延手段の３倍の遅延量を有し、前記矩形波信号を遅延させる第２の信号遅延手段と、前記矩形波信号および前記第２の信号遅延手段で遅延された遅延矩形波信号の位相差を比較する第２の位相比較手段と、前記第２の位相比較手段の比較結果を直流電圧に変換する第２の電圧変換手段と、前記第２電圧変換手段で変換した前記直流電圧を予め設定した所定電圧と比較する第２の比較手段と、前記第１および第２の比較手段による比較結果および予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数範囲を決定すると共に、前記第２の電圧変換手段により変換された直流電圧および予め設定した電圧と周波数の特性に基づいて、前記周波数範囲から前記入力信号の周波数を検出する周波数検出手段とを備えた周波数検出装置。
【請求項７】
前記第１の信号遅延手段は、遅延量が３のべき乗倍で異なる複数の遅延部で構成されるとともに、前記第１の位相比較手段、前記第１の電圧変換手段、前記比較手段はそれぞれ前記複数の遅延部の数に対応して複数備えられていることを特徴とする請求項5または請求項６のいずれか一項に記載の周波数検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる周波数検出装置に関するものである。
【背景技術】
【０００２】
従来、周波数分析装置として、信号源より出力される信号をチャープ変調する変調部と、変調後の信号をデジタル信号にして伸張し、周波数ごとに異なる遅延量で分散出力するデジタル分散遅延回路部と、出力された信号の周波数を各信号の遅延量に基づいて検出する周波数検出部とを備えたものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２４２２０１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような周波数分析装置においては、信号をチャープ変調する変調部に表面弾性波素子を用いているため、半導体基板への集積化が困難という問題があった。
【０００５】
本発明は上記のような問題を解決するためになされたもので、半導体基板に容易に集積化できる周波数検出装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る周波数検出装置は、制御電圧に基づいて遅延量が変化するリングオッシレータを有し、この制御電圧の出力を一定に保つＰＬＬ回路と、入力信号を矩形波信号に変換する信号変換手段と、矩形波信号を制御電圧に基づいて遅延させる信号遅延手段と、矩形波信号および信号遅延手段で遅延された遅延矩形波信号の位相差を比較する位相比較手段と、位相比較手段の比較結果を直流電圧に変換する電圧変換手段と、直流電圧および予め設定した電圧と周波数の特性に基づいて入力信号の周波数を検出する周波数検出手段とを備えたものである。
【発明の効果】
【０００７】
本発明によれば、入力信号を矩形波信号に変換した後ＰＬＬ回路から出力される制御電圧に基づいて遅延させ、矩形波信号およびこれを遅延させた遅延矩形波信号の位相差を直流電圧に変換し、予め設定した電圧と周波数の特性に基づいて入力信号の周波数を検出することにより、表面弾性波素子を用いることなく半導体基板に容易に集積化できる周波数検出装置を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る周波数検出装置の構成を示す図である。
【図２】図１に記載の位相比較器の動作を示す図である。
【図３】図１に記載のＬＰＦの出力電圧−周波数特性を示す図である。
【図４】本発明の実施の形態２に係る周波数検出装置の構成を示す図である。
【図５】図４に記載の各ＬＰＦの出力電圧−周波数特性を示す図である。
【図６】図４に記載の周波数検出装置における各コンパレータ出力と周波数の関係を示す図である。
【図７】本発明の実施の形態３に係る周波数検出装置の構成を示す図である。
【図８】図７に記載の各ＬＰＦの出力電圧−周波数特性を示す図である。
【図９】図７に記載の周波数検出装置における各コンパレータ出力と周波数を検出するための演算符号の関係を示す図である。
【図１０】本発明の実施の形態４に係る周波数検出装置の構成を示す図である。
【図１１】図１０に記載の各ＬＰＦの出力電圧−周波数特性を示す図である。
【図１２】図１０に記載の周波数検出装置における各コンパレータ出力と周波数を検出するための演算符号の関係を示す図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
本発明を実施するための実施の形態１における周波数検出装置１を図１ないし図３を用いて説明する。図１において、周波数検出装置１は半導体基板２上に信号入力端子４から入力された信号を矩形波信号に変換するリミッタアンプ５すなわち信号変換手段と、２つに分岐された矩形波信号を増幅するバッファアンプ６ａ、６ｂと、制御電圧に応じてバッファアンプ６ａからの矩形波信号を遅延させる遅延素子部７すなわち信号遅延手段と、遅延素子部７からの遅延矩形波信号とバッファアンプ６ｂからの矩形波信号の位相差を比較するＸＯＲ論理ゲートで構成された位相比較器８すなわち位相比較手段と、位相比較した結果得られる位相差パルスを直流電圧に平滑化するローパスフィルタ９（以下、ＬＰＦ９と称する）すなわち電圧変換手段と、直流電圧をデジタル信号に変換するＡＤ変換器１０と、予め設定した電圧と周波数の特性データに基づいてデジタル化した電圧値に対応する周波数を検出する電圧周波数コンバータ１１すなわち周波数検出手段と、検出した周波数を半導体基板２の外部に出力する出力端子１２とを備えている。
【００１０】
制御電圧は外部基準信号源１４と、位相比較器１５と、ループフィルタ１６を備えたＰＬＬ回路３により出力が一定となるようにフィードバック制御され、半導体基板２に設けられた制御電圧入力端子１８を介して遅延素子部７に印加されている。また、ＰＬＬ回路３のフィードバック経路途中には、遅延素子部７と同じく自身の制御電圧により遅延量が変化するＮ段のリングオッシレータ１９と、ループフィルタ１６の出力を安定的に供給するレギュレータ等の遅延制御電圧源１７が設けられている。
【００１１】
遅延素子部７およびリングオッシレータ１９は、制御電圧に対して同じ遅延特性を有する遅延素子７０ａで構成されている。遅延素子部７は遅延量がＴｄとなるように複数個の遅延素子７０ａを直列接続したもので、リングオッシレータ１９は（Ｎ−１）個の遅延素子７０ａと、遅延特性が同じでインバータ出力する１つの遅延素子７０ｂとをリング状に接続したものである。なお、遅延素子７０ｂはリングオッシレータ１９を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子７０ａ、７０ｂの合計数がＮ個となるように調整する。
【００１２】
次に、動作について説明する。
入力端子４から入力された信号はリミッタアンプ５で入力信号と同じ周期Ｔｓｉｇの矩形波信号に変換され、２つに分岐された後にバッファアンプ６ａ、６ｂにてそれぞれ増幅される。バッファアンプ６ａで増幅された矩形波信号は遅延素子部７にて遅延量Ｔｄだけ遅延され、遅延矩形波信号として位相比較器８に伝達される。
一方、バッファアンプ６ｂで増幅された矩形波信号はそのまま位相比較器８に伝達され、位相比較器８はこれら２つの信号の位相差を比較して、矩形の位相差パルス信号を出力する。
【００１３】
ここで、遅延量Ｔｄの期間に矩形波信号が最大ｎ周期分（ただし、ｎは正の整数）含まれるとすると、残り時間ΔＴｄは次式で表すことができる。
【００１４】
【数１】
2011145086.tif 000003
【００１５】
このΔＴｄが矩形波入力信号の半周期よりも短い、すなわち０≦ΔＴｄ＜Ｔｓｉｇ／２のとき、図２（ａ）に示すようにパルス幅ΔＴｄの位相差パルス信号がＴｓｉｇの期間に２回出力される。
これに対し、ΔＴｄが矩形波入力信号の半周期よりも長い、すなわちＴｓｉｇ／２≦ΔＴｄ＜Ｔｓｉｇのときは図２（ｂ）に示すように、パルス幅（Ｔｓｉｇ−ΔＴｄ）の位相差パルス信号がＴｓｉｇの期間に２回出力される。
【００１６】
位相比較器８から出力された位相差パルス信号は図２の一点鎖線に示すように、ＬＰＦ９により直流電圧に平滑化される。位相比較器８から出力される位相差パルス信号の最大出力電圧を１としてＬＰＦ９で平滑化された直流電圧を規格化すると、０≦ΔＴｄ＜Ｔｓｉｇ／２の場合は数２、Ｔｓｉｇ／２≦ΔＴｄ＜Ｔｓｉｇの場合は数３の各式で表すことができる。なお、Ｆｓｉｇ（＝１／Ｔｓｉｇ）は矩形波入力信号の周波数である。
【００１７】
【数２】
2011145086.tif 000004
【００１８】
【数３】
2011145086.tif 000005
【００１９】
図３は上記２式をグラフ化したものである。周波数Ｆｓｉｇと直流電圧は比例関係にあることから、周波数ＦｓｉｇはｎＦｄ／２≦Ｆｓｉｇ＜（ｎ＋１）Ｆｄ（ただし、Ｆｄ＝１／Ｔｄ）の範囲であれば直流電圧の値により一意に決まる。
【００２０】
ＬＰＦ９で直流電圧に平滑化された信号はＡＤ変換器１０にてデジタル信号に変換され、電圧周波数コンバータ１１に入力される。電圧周波数コンバータ１１は予め設定された電圧と周波数の特性データに基づいて、デジタル化した電圧値に対応する周波数を入力信号の周波数として検出し、出力端子１２を介して半導体基板２外部に出力する。
ただし、検出可能な範囲はＡＤ変換器１０に予め設定された周波数範囲ｎＦｄ／２≦Ｆｓｉｇ＜（ｎ＋１）Ｆｄに限る。
【００２１】
ここで、遅延素子部７に印加される制御電圧の動作について説明する。
上記のとおり、制御電圧はＰＬＬ回路３によりフィードバック制御されている。ＰＬＬ回路３に設けられた位相比較器１５は外部基準信号源１４から入力される周波数ｆｒｅｆの信号と、リングオッシレータ１９で発振する周波数ｆの信号の位相を比較して位相差パルスを出力する。この位相差パルスはループフィルタ１６で直流電圧に平滑化され、制御電圧として制御電圧入力端子１８を介してリングオッシレータ１９および半導体基板２に設けられた遅延素子部７に印加される。
【００２２】
リングオッシレータ１９を構成する遅延素子７０ａ、７０ｂの遅延量は制御電圧に応じて変化し、この遅延量が変化したリングオッシレータ１９により発振した信号は再び位相比較器１５に入力される。ＰＬＬ回路３は外部基準信号源１４の信号と位相比較器１５にフィードバックされた信号との位相差が一定となったところでロックし、遅延制御電圧源１７を介して固定電圧として半導体基板２に出力される。
【００２３】
ＰＬＬ回路３がロックされると遅延素子７０ａの遅延量も固定されるため、位相差パルスの出力タイミングが固定され、ＬＰＦ９で平滑化される直流電圧の値が一定となる。これにより、電圧周波数コンバータ１１に入力される電圧値が安定し、入力信号の周波数Ｆｓｉｇを検出できる。
【００２４】
この実施の形態によれば、周波数検出装置１は、制御電圧に対して同じ遅延特性を有する遅延素子７０ａ、７０ｂを用いて遅延素子部７およびリングオッシレータ１９を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板２に容易に集積化できる周波数検出装置を得ることができる。
【００２５】
実施の形態２．
本実施の形態に係る周波数検出装置１Ａを図４ないし図６を用いて説明する。図４において、周波数検出装置１Ａは実施の形態１と同様に、半導体基板２上に信号入力端子４から入力された信号を矩形波信号に変換するリミッタアンプ５すなわち信号変換手段と、２つに分岐された矩形波信号を増幅するバッファアンプ６ａ、６ｂと、制御電圧に応じてバッファアンプ６ａからの矩形波信号をそれぞれ異なる遅延量で遅延させる遅延素子部７ａ〜７ｃすなわち信号遅延手段と、遅延素子部７ａ〜７ｃからの各遅延矩形波信号とバッファアンプ６ｂからの矩形波信号の位相差をそれぞれ比較するＸＯＲ論理ゲートで構成された位相比較器８ａ〜８ｃすなわち位相比較手段と、位相比較した結果得られる位相差パルスをそれぞれ直流電圧に平滑化するＬＰＦ９ａ〜９ｃすなわち電圧変換手段と、ＬＰＦ９ａ〜９ｃの出力が外部から印加される基準電圧源２１の電圧より高いか否かを比較して２値出力するコンパレータ２０ａ〜２０ｃすなわち比較手段と、各コンパレータ２０ａ〜２０ｃの比較結果の組合せと予め設定した電圧と周波数の特性データに基づいて入力信号の周波数を検出する電圧周波数コンバータ１１ａすなわち周波数検出手段と、検出した周波数を半導体基板２の外部に出力する出力端子１２とを備えている。
【００２６】
制御電圧は外部基準信号源１４と、位相比較器１５と、ループフィルタ１６を備えたＰＬＬ回路３により出力が一定となるようにフィードバック制御され、半導体基板２に設けられた制御電圧入力端子１８を介して遅延素子部７ａ〜７ｃに印加されている。また、ＰＬＬ回路３のフィードバック経路途中には、遅延素子部７ａ〜７ｃと同じく自身の制御電圧により遅延量が変化するＮ段のリングオッシレータ１９と、ループフィルタ１６の出力を安定的に供給するレギュレータ等の遅延制御電圧源１７が設けられている。
【００２７】
遅延素子部７ａ〜７ｃおよびリングオッシレータ１９は、制御電圧に対して同じ遅延特性を有する遅延素子７０ａで構成されている。遅延素子部７ａ〜７ｃはそれぞれ遅延量が１／２Ｔｄ、Ｔｄ、２Ｔｄと２のべき乗倍になるように１個又は複数個の遅延素子７０ａを直列接続したもので、リングオッシレータ１９は（Ｎ−１）個の遅延素子７０ａと、遅延特性が同じでインバータ出力する１つの遅延素子７０ｂとをリング状に接続したものである。なお、遅延素子７０ｂはリングオッシレータ１９を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子７０ａ、７０ｂの合計数がＮ個となるように調整する。また、遅延素子部７ａ〜７ｃの遅延量は２のべき乗倍に限らず、２以上の他の整数のべき乗倍であっても良い。
【００２８】
次に、動作について説明する。
入力端子４から入力された信号はリミッタアンプ５で入力信号と同じ周期Ｔｓｉｇの矩形波信号に変換され、２つに分岐された後にバッファアンプ６ａ、６ｂにてそれぞれ増幅される。バッファアンプ６ａで増幅された矩形波信号はさらに３つに分岐され、遅延素子部７ａ〜７ｃにてそれぞれ遅延量１／２Ｔｄ、Ｔｄ、２Ｔｄだけ遅延され、遅延矩形波信号として位相比較器８ａ〜８ｃに伝達される。
【００２９】
一方、バッファアンプ６ｂで増幅された矩形波信号はそのまま位相比較器８ａ〜８ｃに伝達される。位相比較器８ａ〜８ｃは入力された遅延矩形波信号と矩形波信号の位相差をそれぞれ矩形の位相差パルス信号として出力し、これらの位相差パルス信号はそれぞれＬＰＦ９ａ〜９ｃにて直流電圧に平滑化される。
【００３０】
ＬＰＦ９ａ〜９ｃから出力される直流電圧を実施の形態１と同様に規格化すると、図５に示すような電圧−周波数特性が得られる。外部から印加する基準電圧源２１の電圧を図内破線で示すように規格化電圧の１／２とすると、コンパレータ２０ａ〜２０ｃはそれぞれ、ＬＰＦ９ａ〜９ｃの直流電圧と基準電圧源２１の電圧を比較してＨｉｇｈ／Ｌｏｗの２値で出力する。
【００３１】
各コンパレータ２０ａ〜２０ｃの比較結果はコンパレータ２０ａの出力を最上位とする３ｂｉｔ信号として電圧周波数コンバータ１１ａに伝達される。電圧周波数コンバータ１１ａには予め各コンパレータ２０ａ〜２０ｃからの３ｂｉｔ信号に対応する電圧と周波数の特性データが設定されており、入力された３ｂｉｔ信号の値に応じて周波数を検出し、出力端子１２を介して半導体基板２の外部に出力される。
【００３２】
図６において、例えば３ｂｉｔ信号の出力がＬＬＬの場合、周波数は０〜Ｆｄ／８の範囲にあることから、この範囲の最小値にあたる０を入力信号の周波数として出力する。同様に、３ｂｉｔ信号の出力がＬＬＨであればＦｄ／８〜２Ｆｄ／８の範囲の最小値にあたるＦｄ／８を出力する。このようにして、０〜Ｆｄの範囲における周波数は８段階のデジタル信号として検出することができる。
なお、ここでは各範囲の最小値を入力信号の周波数として出力したが、各段階を均等に分割できれば良く、最大値や中間値等を出力しても良い。
【００３３】
遅延素子部７ａ〜７ｃに印加される制御電圧の動作は実施の形態１と同じであるため説明は省略するが、制御電圧を出力するＰＬＬ回路３がロックされると遅延素子７０ａの遅延量も固定されるため、各位相比較器８ａ〜８ｃから出力される位相差パルスの出力タイミングが固定され、ＬＰＦ９ａ〜９ｃにて平滑化される直流電圧が一定となる。これにより、コンパレータ２０ａ〜２０ｃが安定的に２値出力し、電圧周波数コンバータ１１ａは入力信号の周波数Ｆｓｉｇを検出できる。
【００３４】
この実施の形態によれば、周波数検出装置１Ａは、制御電圧に対して同じ遅延特性を有する遅延素子７０ａ、７０ｂを用いて遅延素子部７ａ〜７ｃおよびリングオッシレータ１９を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板２に容易に集積化できる周波数検出装置を得ることができる。
また、遅延素子部７ａ〜７ｃの遅延量をそれぞれ２のべき乗倍として各電圧と周波数の比例特性を組合せることにより、入力信号の周波数をデジタル検出することができる。
【００３５】
実施の形態３．
本実施の形態に係る周波数検出装置１Ｂを図７ないし図９を用いて説明する。図７において、周波数検出装置１Ｂは実施の形態２と同様に、半導体基板２上に信号入力端子４から入力された信号を矩形波信号に変換するリミッタアンプ５すなわち信号変換手段と、２つに分岐された矩形波信号を増幅するバッファアンプ６ａ、６ｂと、制御電圧に応じてバッファアンプ６ａからの矩形波信号をそれぞれ異なる遅延量で遅延させる遅延素子部７ａ〜７ｄすなわち第１及び第２の信号遅延手段と、遅延素子部７ａ〜７ｄからの各遅延矩形波信号とバッファアンプ６ｂからの矩形波信号の位相差をそれぞれ比較するＸＯＲ論理ゲートで構成された位相比較器８ａ〜８ｄすなわち第１及び第２の位相比較手段と、位相比較した結果得られる位相差パルスをそれぞれ直流電圧に平滑化するＬＰＦ９ａ〜９ｄすなわち第１及び第２の電圧変換手段と、ＬＰＦ９ａ〜９ｃの出力が外部から印加される基準電圧源２１の電圧より高いか否かを比較して２値出力するコンパレータ２０ａ〜２０ｃすなわち比較手段と、各コンパレータ２０ａ〜２０ｃの比較結果の組合せおよび予め設定した電圧と周波数の特性データに基づいて入力信号の周波数範囲を決定すると共に、ＬＰＦ９ｄからの直流電圧をＡＤ変換部１０にてデジタル化した値および予め設定した電圧と周波数の特性データに基づいて、決定した周波数範囲から入力信号の周波数を検出する電圧周波数コンバータ１１ｂすなわち周波数検出手段と、検出した周波数を半導体基板２の外部に出力する出力端子１２とを備えている。
なお、第１の信号遅延手段を構成する遅延素子部７ａ〜７ｃは１つでも良く、この場合は第１の位相比較手段、第１の電圧変換手段、比較手段もそれぞれ遅延素子部の数に対応する１つで構成される。
【００３６】
制御電圧は外部基準信号源１４と、位相比較器１５と、ループフィルタ１６を備えたＰＬＬ回路３により出力が一定となるようにフィードバック制御され、半導体基板２に設けられた制御電圧入力端子１８を介して遅延素子部７ａ〜７ｄに印加されている。また、ＰＬＬ回路３のフィードバック経路途中には、遅延素子部７ａ〜７ｄと同じく自身の制御電圧により遅延量が変化するＮ段のリングオッシレータ１９と、ループフィルタ１６の出力を安定的に供給するレギュレータ等の遅延制御電圧源１７が設けられている。
【００３７】
遅延素子部７ａ〜７ｄおよびリングオッシレータ１９は、制御電圧に対して同じ遅延特性を有する遅延素子７０ａで構成されている。遅延素子部７ａ〜７ｄはそれぞれ遅延量が１／２Ｔｄ、Ｔｄ、２Ｔｄ、４Ｔｄと２のべき乗倍になるように１個又は複数個の遅延素子７０ａを直列接続したもので、リングオッシレータ１９は（Ｎ−１）個の遅延素子７０ａと、遅延特性が同じでインバータ出力する１つの遅延素子７０ｂとをリング状に接続したものである。なお、遅延素子７０ｂはリングオッシレータ１９を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子７０ａ、７０ｂの合計数がＮ個となるように調整する。また、遅延素子部７ａ〜７ｃの遅延量は２のべき乗倍に限らず、２以上の他の整数のべき乗倍であっても良い。
【００３８】
次に、動作について説明する。
入力端子４から入力された信号はリミッタアンプ５で入力信号と同じ周期Ｔｓｉｇの矩形波信号に変換され、２つに分岐された後にバッファアンプ６ａ、６ｂにてそれぞれ増幅される。バッファアンプ６ａで増幅された矩形波信号はさらに４つに分岐され、遅延素子部７ａ〜７ｄにてそれぞれ遅延量１／２Ｔｄ、Ｔｄ、２Ｔｄ、４Ｔｄだけ遅延され、遅延矩形波信号として位相比較器８ａ〜８ｄに伝達される。
【００３９】
一方、バッファアンプ６ｂで増幅された矩形波信号はそのまま位相比較器８ａ〜８ｄに伝達される。位相比較器８ａ〜８ｄは入力された遅延矩形波信号と矩形波信号の位相差をそれぞれ矩形の位相差パルス信号として出力し、これらの位相差パルス信号はＬＰＦ９ａ〜９ｄにて直流電圧にそれぞれ平滑化される。
【００４０】
ＬＰＦ９ａ〜９ｄから出力される直流電圧を実施の形態１と同様に規格化すると、図８に示すような電圧−周波数特性が得られる。外部から印加する基準電圧源２１の電圧を図内破線で示すように規格化電圧の１／２とすると、各コンパレータ２０ａ〜２０ｃはＬＰＦ９ａ〜９ｃの直流電圧と基準電圧源２１の電圧をそれぞれ比較してＨｉｇｈ／Ｌｏｗの２値で出力する。
【００４１】
コンパレータ２０ａ〜２０ｃの比較結果はコンパレータ２０ａの出力を最上位とする３ｂｉｔ信号として、出力端子１２を介して電圧周波数コンバータ１１ｂに伝達される。これと同時に、ＬＰＦ９ｄで平滑化された直流電圧はＡＤ変換器１０にてデジタル化され、電圧周波数コンバータ１１ｂに伝達される。
電圧周波数コンバータ１１ｂには予めコンパレータ２０ａ〜２０ｃからの３ｂｉｔ信号に対応する電圧と周波数の特性に基づいた周波数範囲が設定されており、入力された３ｂｉｔ信号の値に応じて入力信号の周波数範囲が決定される。
【００４２】
電圧周波数コンバータ１１ｂには電圧と周波数の特性データも予め設定されており、ＡＤ変換器１０でデジタル化された直流電圧信号が入力されると、電圧周波数コンバータ１１ｂは上記決定した周波数範囲からこの直流電圧に対応する周波数を入力信号の周波数として特性データ特性から検出する。
【００４３】
例えば図９において、コンパレータ２０ａ〜２０ｃからの３ｂｉｔ信号がＬＨＨの場合、周波数範囲は２Ｆｄ／８〜３Ｆｄ／８に決定される。このとき、電圧周波数コンバータ１１ｂはＬＰＦ９ｄの直流電圧をデジタル化した値に対応する周波数を２Ｆｄ／８〜３Ｆｄ／８の範囲から検出する。
【００４４】
図８に示すように、ＬＰＦ９ｄの出力電圧はＦｄ／８毎に周期性がある。電圧周波数コンバータ１１ｂは特性データに対応する周波数を基準となる周波数に対して加減算することで入力周波数を検出している。
【００４５】
例えば、各コンパレータ２０ａ〜２０ｃ出力により決定される周波数範囲がｍＦｄ／８≦Ｆｓｉｇ＜（ｍ＋１）Ｆｄ／８（ただし、ｍは０以上の偶数）のとき、電圧と周波数は正の比例関係にあることから、図９の加算記号に示すように、特性データに対応する周波数はこの範囲の最小周波数ｍＦｄ／８に加算され、入力信号の周波数として検出される。
【００４６】
一方、周波数範囲が（ｍ＋１）Ｆｄ／８≦Ｆｓｉｇ＜（ｍ＋２）Ｆｄ／８のときは電圧と周波数が負の比例関係にあることから、図９の減算記号に示すように、この範囲の最大周波数（ｍ＋２）Ｆｄ／８から特性データに対応する周波数が減算され、入力信号の周波数として検出される。
このように、各周波数範囲の電圧−周波数特性に応じてＬＰＦ９から得られる周波数を特性データに加減算することにより、入力信号の周波数を検出することができる。
【００４７】
遅延素子部７ａ〜７ｄに印加される制御電圧の動作は実施の形態１と同じであるため説明は省略するが、制御電圧を出力するＰＬＬ回路３がロックされると遅延素子７０ａの遅延量も固定されるため、各位相比較器８ａ〜８ｄから出力される位相差パルスの出力タイミングが固定され、ＬＰＦ９ａ〜９ｄで平滑化される直流電圧が一定となる。これにより、コンパレータ２０ａ〜２０ｃの出力が安定し、電圧周波数コンバータ１１ｂは入力信号の周波数範囲を決定できる。さらに、ＬＰＦ９ｄの直流電圧をデジタル化した値も安定出力されるため、電圧周波数コンバータ１１ｂは決定した周波数範囲において、ＬＰＦ９ｄからの直流電圧に対応する周波数を検出し、入力信号の詳細な周波数情報を得ることができる。
【００４８】
この実施の形態によれば、周波数検出装置１Ｂは、制御電圧に対して同じ遅延特性を有する遅延素子７０ａ、７０ｂを用いて遅延素子部７ａ〜７ｄおよびリングオッシレータ１９を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板２に容易に集積化できる周波数検出装置を得ることができる。
また、遅延素子部７ａ〜７ｃの遅延量をそれぞれ２のべき乗倍として各電圧と周波数の比例特性を組合せることにより、入力信号の周波数範囲を決定し、この周波数範囲において、ＬＰＦ９ｄの直流電圧をデジタル化した値に対応する周波数を検出するため、入力信号の詳細な周波数情報を得ることができる。
【００４９】
実施の形態４．
周波数分解能が低い周波数検出装置においては、コンパレータ２０の入力雑音やオフセットにより、上位ビットの判定を誤ると周波数検出誤差が大きくなる恐れがある。そこで、本実施の形態では周波数分解能に依存しない周波数検出装置１Ｃを図１０ないし図１２を用いて説明する。
【００５０】
図１０において、周波数検出装置１Ｃは実施の形態２と同様に、半導体基板２上に信号入力端子４から入力された信号を矩形波信号に変換するリミッタアンプ５すなわち信号変換手段と、２つに分岐された矩形波信号を増幅するバッファアンプ６ａ、６ｂと、制御電圧に応じてバッファアンプ６ａからの矩形波信号をそれぞれ異なる遅延量で遅延させる遅延素子部７ｅ〜７ｇすなわち第１及び第２の信号遅延手段と、遅延素子部７ｅ〜７ｇからの各遅延矩形波信号とバッファアンプ６ｂからの矩形波信号の位相差をそれぞれ比較するＸＯＲ論理ゲートで構成された位相比較器８ｅ〜８ｇすなわち第１及び第２の位相比較手段と、位相比較した結果得られる位相差パルスをそれぞれ直流電圧に平滑化するＬＰＦ９ｅ〜９ｇすなわち第１及び第２の電圧変換手段と、ＬＰＦ９ｅ、９ｆの出力が外部から印加される基準電圧源２１ａ、２１ｂの電圧より高いか否かを比較して３値出力するコンパレータ２０ｅ、２０ｆすなわち第１の比較手段と、ＬＰＦ９ｇの出力が外部から印加される基準電圧源２１の電圧より高いか否かを比較して２値出力するコンパレータ２０ｇすなわち第２の比較手段と、コンパレータ２０ｅ〜２０ｇの比較結果の組合せおよび予め設定した電圧と周波数の特性データに基づいて入力信号の周波数を検出するデコーダ回路１３すなわち周波数検出手段と、検出した周波数信号をデジタル化するＡＤ変換部１０と、半導体基板２の外部に出力する出力端子１２とを備えている。
なお、基準電圧源２１ａは規格化電圧の１／３、基準電圧源２１ｂは規格化電圧の２／３を出力する電圧源である。
また、第１の信号遅延手段を構成する遅延素子部７ａ〜７ｃは１つでも良く、この場合は第１の位相比較手段、第１の電圧変換手段、比較手段もそれぞれ遅延素子部の数に対応する１つで構成される。
【００５１】
制御電圧は外部基準信号源１４と、位相比較器１５と、ループフィルタ１６を備えたＰＬＬ回路３により出力が一定となるようにフィードバック制御され、半導体基板２に設けられた制御電圧入力端子１８を介して遅延素子部７ｅ〜７ｇに印加されている。また、ＰＬＬ回路３のフィードバック経路途中には、遅延素子部７ｅ〜７ｇと同じく自身の制御電圧により遅延量が変化するＮ段のリングオッシレータ１９と、ループフィルタ１６の出力を安定的に供給するレギュレータ等の遅延制御電圧源１７が設けられている。
【００５２】
遅延素子部７ｅ〜７ｇおよびリングオッシレータ１９は、制御電圧に対して同じ遅延特性を有する遅延素子７０ａで構成されている。遅延素子部７ｅ〜７ｇはそれぞれ遅延量が１／２Ｔｄ、３／２Ｔｄ、９／２Ｔｄと３のべき乗倍になるように１個又は複数個の遅延素子７０ａを直列接続したもので、リングオッシレータ１９は（Ｎ−１）個の遅延素子７０ａと、遅延特性が同じでインバータ出力する１つの遅延素子７０ｂとをリング状に接続したものである。なお、遅延素子７０ｂはリングオッシレータ１９を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子７０ａ、７０ｂの合計数がＮ個となるように調整する。
【００５３】
次に、動作について説明する。
入力端子４から入力された信号はリミッタアンプ５で入力信号と同じ周期Ｔｓｉｇの矩形波信号に変換され、２つに分岐された後にバッファアンプ６ａ、６ｂにてそれぞれ増幅される。バッファアンプ６ａで増幅された矩形波信号はさらに３つに分岐され、遅延素子部７ｅ〜７ｇにてそれぞれ遅延量１／２Ｔｄ、３／２Ｔｄ、９／２Ｔｄだけ遅延され、遅延矩形波信号として位相比較器８ｅ〜８ｇに伝達される。
【００５４】
一方、バッファアンプ６ｂで増幅された矩形波信号はそのまま位相比較器８ｅ〜８ｇに伝達される。位相比較器８ｅ〜８ｇは入力された遅延矩形波信号と矩形波信号の位相差をそれぞれ矩形の位相差パルス信号として出力し、これらの位相差パルス信号はＬＰＦ９ｅ〜９ｇにて直流電圧にそれぞれ平滑化される。
【００５５】
ＬＰＦ９ｅ〜９ｇから出力される直流電圧は、実施の形態１と同様に規格化すると、図１１に示すような電圧−周波数特性が得られる。ＬＰＦ９ｅ、９ｆの直流電圧はコンパレータ２０ｅ、２０ｆにより基準電圧源２１ａ、２１ｂの電圧とそれぞれ比較され、Ｈｉｇｈ／Ｍｉｄｄｌｅ／Ｌｏｗの３値で出力される。一方、ＬＰＦ９ｇの直流電圧はコンパレータ２０ｆにより基準電圧源２１と比較され、Ｈｉｇｈ／Ｌｏｗの２値で出力され、各コンパレータ２０ｅ〜２０ｇの出力信号がデコーダ回路１３に伝達される。
【００５６】
デコーダ回路１３には予めコンパレータ２０ｅ、２０ｆの３値判定結果の組合せに対応する電圧と周波数の特性データに基づいて１０段階の周波数範囲が設定されている。ここで、１０段階の設定の仕方について説明する。遅延量の小さい遅延部７ｅ、７ｆに由来する信号はコンパレータ２０ｅ、２０ｆにより３値で出力されるため、周波数範囲は９段階に分割される。遅延量の大きい遅延部７ｇに由来する信号はコンパレータ２０ｇにより２値で出力されるため、各周波数範囲をさらに２分すると１８段階に分割される。
【００５７】
遅延量が小さい、すなわち分解能が低いものは入力雑音やオフセットの影響を受けやすいことから、１８段階に分割された周波数範囲のうち隣接する周波数範囲でコンパレータ２０ｇの出力が同じものを論理結合して同一帯域とすると、図１２に示すように、０〜Ｆｄの周波数範囲は１０段階に振り分けられる。
【００５８】
デコーダ回路１３は予め設定された上記１０段階の周波数範囲を参照して、コンパレータ２０ｅ〜２０ｇからの判定結果に対応する周波数範囲の任意の値を入力信号の周波数として検出する。検出された周波数信号はＡＤ変換器１０にてデジタル化された後、出力端子１２を介して半導体基板２の外部へ出力される。
【００５９】
例えば図１２において、コンパレータ２０ｅ、２０ｆの出力が共にＭｉｄｄｌｅでコンパレータ２０ｇの出力がＬｏｗのとき、入力信号の周波数は７Ｆｄ／１８〜９Ｆｄ／１８となり、この範囲の中間値にあたる８Ｆｄ／９を入力信号の周波数として出力する。
なお、ここでは各範囲の中間値を入力信号の周波数として出力したが、最小値や最大値等であっても良い。
【００６０】
このように、遅延量の小さいＬＰＦ９ｅ、９ｆの出力を３値判定すると共に遅延量が最も大きいＬＰＦ９ｇの出力を２値判定し、これらの判定結果の組合せにより周波数を検出することにより、遅延量の大きな高分解能の領域で周波数範囲の境界を設定することができるため、入力雑音やオフセット等による検出誤差が小さい周波数検出装置を得ることができる。
【００６１】
遅延素子部７ｅ〜７ｇに印加される制御電圧の動作は実施の形態２と同じであるため、説明を省略するが、制御電圧を出力するＰＬＬ回路３がロックされると遅延素子７０ａの遅延量が固定されるため、各位相比較器８ｅ〜８ｇから出力される位相差パルスの出力タイミングも固定され、ＬＰＦ９ｅ〜９ｇで平滑化される直流電圧が一定となる。これにより、コンパレータ２０ｅ〜２０ｇの出力が安定し、デコーダ回路１３は周波数範囲を決定できる。
【００６２】
なお、ここでは実施の形態２のように入力信号の周波数をデジタル出力する周波数検出装置について説明したが、上記構成で決定した周波数範囲において、実施の形態３の遅延素子部７ｄに相当するさらに遅延量の大きな遅延素子部を設け、遅延矩形波信号と矩形波信号の位相差パルスから生成される直流電圧と、デコーダ回路に予め設定した電圧と周波数の特性に基づいて、周波数を検出しても良い。このようにすることで、実施の形態３の効果に加えて、検出誤差を小さくできる。
【００６３】
この実施の形態によれば、周波数検出装置１Ｃは、制御電圧に対して同じ遅延特性を有する遅延素子７０ａ、７０ｂを用いて遅延素子部７ａ〜７ｃおよびリングオッシレータ１９を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板２に容易に集積化できる周波数検出装置を得ることができる。
また、遅延素子部７ｅ〜７ｇの遅延量をそれぞれ３のべき乗倍とし、遅延量の小さいものは３値判定、遅延量の大きいものは２値判定して、これらの判定結果の組合せにより周波数を検出することにより、遅延量の大きな高分解能の領域で周波数範囲の境界を設定することができるため、入力雑音やオフセット等による検出誤差が小さい周波数検出装置を得ることができる。
【符号の説明】
【００６４】
１、１Ａ〜１Ｃ  周波数検出装置
２  半導体基板
３  ＰＬＬ回路
４  信号入力端子
５  リミッタアンプ
６ａ、６ｂ  バッファアンプ  
７、７ａ〜７ｇ  遅延素子部
８、８ａ〜８ｇ  位相比較器
９、９ａ〜９ｇ  ＬＰＦ
１０  ＡＤ変換器
１１、１１ａ、１１ｂ  電圧周波数コンバータ
１２  出力端子
１３  デコーダ回路
１４  外部基準信号源
１５  位相比較器
１６  ループフィルタ
１７  遅延制御電圧源
１８  制御電圧入力端子
１９  リングオッシレータ
２０ａ〜２０ｇ  コンパレータ
２１、２１ａ、２１ｂ  基準電圧源
７０ａ、７０ｂ  遅延素子
【図１】
2011145086.tif 000006
【図２】
2011145086.tif 000007
【図３】
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【図４】
2011145086.tif 000009
【図５】
2011145086.tif 000010
【図６】
2011145086.tif 000011
【図７】
2011145086.tif 000012
【図８】
2011145086.tif 000013
【図９】
2011145086.tif 000014
【図１０】
2011145086.tif 000015
【図１１】
2011145086.tif 000016
【図１２】
2011145086.tif 000017