(57)【要約】【課題】ＴＡＣ方式とクロックカウント方式を併用する際に、クロック発生部を別途設ける必要のない時間計測回路を得る。【解決手段】入力信号の振幅の最大値を検出し、ピーク検出トリガを出力するピーク検出回路（３０）と、外部からの測定開始信号を起点として、時間経過に伴って電圧値が所定のパターンで上昇するアナログ信号を生成し出力するアナログ信号発生部（１０）と、アナログ信号の電圧値をモニタし、所定電圧値を超えるごとにアナログ信号の電圧値をゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させるパルス発生部（６０）と、ピーク検出トリガが出力されたタイミングにおけるアナログ信号の電圧値と、パルス信号の計数結果とに基づいて、測定開始信号を起点としてピーク検出トリガが出力されるまでの時間を算出する時間算出処理部（２０、４０、５０）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の振幅の最大値を検出し、ピーク検出トリガを出力するピーク検出回路と、
外部からの測定開始信号を起点として、時間経過に伴って、電圧値が所定のパターンで上昇するアナログ信号を生成し出力するアナログ信号発生部と、
前記アナログ信号発生部から出力される前記アナログ信号の電圧値をモニタし、所定電圧値を超えるごとに前記アナログ信号の電圧値をゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させるパルス発生部と、
前記ピーク検出回路から前記ピーク検出トリガが出力されたタイミングにおける前記アナログ信号発生部から出力される前記アナログ信号の電圧値と、前記パルス発生器から発生された前記パルス信号の計数結果とに基づいて、前記測定開始信号を起点として前記ピーク検出トリガが出力されるまでの時間を算出する時間算出処理部と
を備えたことを特徴とする時間計測回路。
【請求項２】
発射したパルスがターゲットによって反射もしくは散乱されて帰還するまでの時間を計測し、前記ターゲットまでの距離を計測するために用いられる請求項１に記載の時間計測回路において、
前記ピーク検出器は、発射した前記パルスが前記ターゲットによって反射もしくは散乱されて帰還する信号を前記入力信号として読み込み、前記入力信号の振幅の最大値を検出し、ピーク検出トリガを出力し、
前記アナログ信号発生部は、前記パルスを前記ターゲットに対して発射したタイミングを前記測定開始信号とし、時間経過に伴って、電圧値が所定のパターンで上昇するアナログ信号を生成し出力し、
前記パルス発生部は、前記アナログ信号発生部から出力される前記アナログ信号の電圧値と、前記所定電圧値とを比較し、前記アナログ信号が前記所定電圧値よりも大きくなった場合にリセット信号を出力し、前記リセット信号により前記アナログ信号発生部で生成される前記アナログ信号の電圧値をゼロリセットさせる比較器で構成され、
前記時間算出処理部は、
前記パルスを前記ターゲットに対して発射したタイミングでカウンタをクリアし、前記比較器から出力される前記リセット信号の回数をカウントするパルスカウンタと、
前記ピーク検出回路から前記ピーク検出トリガが出力されたタイミングにおける前記アナログ信号発生部から出力される前記アナログ信号の電圧値と、前記パルスカウンタによるカウント値とに基づいて、発射した前記パルスが前記ターゲットによって反射もしくは散乱されて帰還するまでの時間を算出する信号処理部と
を有する
ことを特徴とする時間計測回路。
【請求項３】
請求項２に記載の時間計測回路において、
前記アナログ信号発生部、前記比較器、および前記パルスカウンタからなる系統を２系統有し、
それぞれの系統の比較器からの出力に基づいて、それぞれの系統のアナログ信号発生部を交互に動作させるように制御する演算部をさらに備え、
前記信号処理部は、前記２系統から交互に出力される信号に基づいて、発射した前記パルスが前記ターゲットによって反射もしくは散乱されて帰還するまでの時間を算出する
ことを特徴とする時間計測回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスレーダやレーザー距離計などに利用される時間測定回路に関するものであり、特に、ＴＡＣ（Ｔｉｍｅ  ｔｏ  Ａｍｐｌｉｔｕｄｅ  Ｃｏｎｖｅｒｔｅｒ）方式とクロックカウント方式を併用した時間測定回路に関する。
【背景技術】
【０００２】
従来パルスレーダ等のレーダシステムでターゲットまでの距離計測を行う場合、第一の方式として、ＴＡＣ方式が知られている。このＴＡＣ方式は、パルスレーダからターゲットに向けてパルスを照射するとともに、時間とともに振幅が増大するアナログ信号を発生させる。そして、ターゲットによって反射、もしくは散乱されたパルスが、レーダに帰還するまでの変化量を求めることにより、時間を計測する。
【０００３】
図５は、従来のＴＡＣ方式で用いられるアナログ電圧発生回路の例示図である。このアナログ電圧発生回路は、電流源１１１、容量１１２、スイッチ１１３、１１４、および出力端子１１５を備えている。スイッチ１１３は、電流源１１１と容量１１２との間に直列に接続されている。一方、スイッチ１１４は、容量１１２に並列に接続されている。
【０００４】
スイッチ１１３がオンし、スイッチ１１４がオフすると、電流源１１１から容量１１２に電荷が供給され、容量１１２の電極間電圧が増加する。ここで、電流源１１１を定電流源とすると、時間に対して一定の割合で電荷が供給されるため、出力端子１１５からは、時間に対して一定の割合で電圧が増加するランプ電圧が出力されることとなる。ＴＡＣ方式では、出力電圧から経過時間を知ることができる。
【０００５】
また、第二の方式として、クロックカウント方式が知られている。このクロックカウント方式は、パルスレーダからターゲットに向けてパルスを照射するとともに、クロック信号を発生させ、パルスがレーダによって帰還するまでの間、クロックをカウントすることにより時間計測を行う。
【０００６】
また、第三の方式として、クロックの周期毎の時間をクロックカウント方式で計測し、クロック周期以下の時間をＴＡＣ方式で計測するものも知られている。このように、クロックカウント方式とＴＡＣ方式を併用することで、安価で精度の高い時間計測を行うことができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２２７４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術には、以下のような課題がある。
図６は、ＴＡＣ方式とクロックカウント方式を併用した従来の時間計測回路の構成図である。この時間計測回路は、アナログ信号発生部１０、パルスカウンタ２０、ピーク検出回路３０，算定部４０、信号処理部５０、インバータ９０、およびクロック発生回路１００を備えている。また、端子として、入力端子１〜４、および出力端子５を備えている。
【０００９】
このような従来の時間計測回路では、クロック発生回路１００から出力されるクロックパルスとインバータ９０を用いて、アナログ信号発生部１０内の容量１６ａと容量１６ｂを交互に切り替え、クロック周期以下の時間をアナログ信号発生部１０で測定する。また、クロックパルスをパルスカウンタ２０でカウントすることによって、クロック周期毎の時間を測定する。そして、信号処理部５０は、両者の測定結果に基づいて、ターゲットまでの距離を算出する。
【００１０】
つまり、クロック信号は、アナログ信号発生部１０を制御する役割と、パルスカウンタ２０でカウントすることでクロック周期距離情報となる役割との２つの役割を持っている。従来の回路の場合、クロック信号を得る手段として、クロック発生部を別に設けるか（クロック発生回路１００に相当）、または外部からクロックを与えるという手段がとられていた。この結果、回路規模が大きくなるという問題があった。
【００１１】
本発明は、前記のような課題を解決するためになされたものであり、ＴＡＣ方式とクロックカウント方式を併用する時間計測回路において、クロック発生部を別途設ける必要のない、または外部からのクロックを不要とした時間計測回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る時間計測回路は、入力信号の振幅の最大値を検出し、ピーク検出トリガを出力するピーク検出回路と、外部からの測定開始信号を起点として、時間経過に伴って、電圧値が所定のパターンで上昇するアナログ信号を生成し出力するアナログ信号発生部と、アナログ信号発生部から出力されるアナログ信号の電圧値をモニタし、所定電圧値を超えるごとにアナログ信号の電圧値をゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させるパルス発生部と、ピーク検出回路からピーク検出トリガが出力されたタイミングにおけるアナログ信号発生部から出力されるアナログ信号の電圧値と、パルス発生器から発生されたパルス信号の計数結果とに基づいて、測定開始信号を起点としてピーク検出トリガが出力されるまでの時間を算出する時間算出処理部とを備えたものである。
【発明の効果】
【００１３】
本発明に係る時間計測回路によれば、電圧値が所定のパターンで上昇するアナログ信号をモニタし、所定電圧値を超えるごとにゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させる構成を有しており、これにより、ＴＡＣ方式とクロックカウント方式を併用する時間計測回路において、クロック発生部を別途設ける必要のない、または外部からのクロックを不要とした時間計測回路を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における時間計測回路の構成図である。
【図２】本発明の実施の形態１における時間計測回路の各部から出力される主要な信号波形のタイミングチャートである。
【図３】本発明の実施の形態２における時間計測回路の構成図である。
【図４】本発明の実施の形態２における時間計測回路の各部から出力される主要な信号波形のタイミングチャートである。
【図５】従来のＴＡＣ方式で用いられるアナログ電圧発生回路の例示図である。
【図６】ＴＡＣ方式とクロックカウント方式を併用した従来の時間計測回路の構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明の時間計測回路の好適な実施の形態につき図面を用いて説明する。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１における時間計測回路の構成図である。本実施の形態１の時間計測回路は、アナログ信号発生部１０、パルスカウンタ２０、ピーク検出回路３０、算定部４０、信号処理部５０、比較器６０、および参照電圧源７０を備えて構成されている。また、端子として、入力端子１〜３、および出力端子５を備えている。
【００１７】
ここで、アナログ信号発生部１０は、電流源１１、スイッチ１３〜１５、および容量１６を備えている。また、アナログ信号発生部１０では、入力端子１から入力される測定開始信号により制御されるスイッチ１３がオンとなり、かつスイッチ１４、１５、がオフのときのみ、電流源１１から容量１６へ電荷が供給され、電極間の電圧が上昇する。
【００１８】
算定部４０は、Ｓ／Ｈ（サンプル＆ホールド）回路４１とラッチ４２からなる。そして、Ｓ／Ｈ回路４１は、ピーク検出回路３０が入力信号の最大値で出力するピーク検出トリガを受けて、その時刻のアナログ信号発生部１０の出力電圧を保持する。また、ラッチ４２は、パルスカウンタ２０のカウント値を記憶する。信号処理部５０は、Ｓ／Ｈ回路４１の出力値およびラッチ４２の出力値から距離を求め、出力端子５に出力する。
【００１９】
次に、図１に示す時間計測回路の動作を説明する。図２は、本発明の実施の形態１における時間計測回路の各部から出力される主要な信号波形のタイミングチャートである。ここでは、パルスレーダの時間計測回路として使用される状況を想定する。パルスレーダからパルスが送信されると同時に、入力端子１から入力される測定開始信号ＶｇがＬｏｗからＨｉｇｈと変化し、あらかじめ決めた時間幅でＨｉｇｈを継続するものとする（図２（Ｂ）参照）。
【００２０】
また、測定開始信号が入力される前に、必ずリセット信号が入力端子２から入力され（図２（Ａ）参照）、容量１６の電極間の電圧を等しくするとともに、パルスカウンタ２０のカウント値を０とするものとする。電流源１１は、定電流源とし、アナログ信号発生部１０の出力は、傾きａで時間に比例して電圧が高くなるランプ電圧（ＶＬ＝ａｔ）とする（図２（Ｃ）参照）。また、参照電圧源７０は、電圧値Ｖｃ（接地電圧＜Ｖｃ＜電源電圧）とし、比較器６０は、ランプ電圧ＶＬと参照電圧Ｖｃとを比較して、以下に示す動作を行う（図２（Ｄ）参照）。
ＶＬ≦Ｖｃの場合  →  Ｌｏｗを出力
ＶＬ＞Ｖｃの場合  →  Ｈｉｇｈを出力
【００２１】
入力端子２からリセット信号が入力され、一定期間スイッチ１５がオンとなる結果として、容量１６の電極間の電圧が等しくなり、比較器６０は、Ｌｏｗを出力するため、スイッチ１４は、オフとなる。また、パルスカウンタのカウント値は、リセット信号の入力に伴って０となる（図２（Ｅ）参照）。
【００２２】
パルスレーダからパルスが送信されると同時に、測定開始信号がＨｉｇｈとなり、スイッチ１３がオンとなるのと同時に、容量１６の電極間の電圧が時間に対し一定の傾きａで上昇する（図２（Ｂ）、（Ｃ）参照）。時間Ｖｃ／ａ後、ランプ電圧ＶＬは、参照電圧Ｖｃと等しくなり、その直後、比較器６０は、Ｈｉｇｈを出力する（図２（Ｄ）参照）。
【００２３】
この瞬間に、パルスカウンタの出力は１となり（図２（Ｅ）参照）、また、容量１６の電極間電圧は同値となり、この結果、比較器６０の出力はＬｏｗとなる（図２（Ｄ）参照）。このように、比較器６０は、ランプ電圧ＶＬが参照電圧Ｖｃより大きくなった瞬間に、容量１６の電極間電圧を等しくするという動作を繰り返し、一定間隔でパルスを出力することとなる（図２（Ｄ）参照）。一方、パルスカウンタ２０は、比較器６０がＨｉｇｈを出力した回数をカウントする（図２（Ｅ）参照）。
【００２４】
今、測定開始信号がＨｉｇｈとなった時間からＴ１（２Ｖｃ／ａ＜Ｔ１＜３Ｖｃ／ａ）過ぎた時刻に、ターゲットから反射されたパルスがパルスレーダに帰還し、入力端子３に入力されたとする（図２（Ｆ）参照）。この場合、ピーク検出回路３０は、入力の最大値となるところでトリガを出力し、このトリガは、算定部４０のＳ／Ｈ回路４１とラッチ４２に入力される。Ｓ／Ｈ回路４１は、トリガの入力された時刻のアナログ信号発生部１０の出力電圧を保持するので、Ｓ／Ｈ回路４１の出力電圧Ｖ１は、ａ（Ｔ１２−Ｖｃ／ａ）となる（図２（Ｇ）参照）。また、図２に示した例では、ラッチ４２の出力は、２となる（図２（Ｈ）参照）。
【００２５】
信号処理部５０では、算定部４０内のＳ／Ｈ回路４１の出力電圧と、ラッチ４２の出力値とから、以下の式を解くことにより、発射したパルスがレーダに帰還するまでの時間Ｔと、レーダからターゲットまでの距離Ｌを算出する。ここで、Ｃは光速である。
Ｔ＝（（ラッチ出力×（Ｖｃ／ａ））＋Ｓ／Ｈ回路４１の出力電圧）／ａ
Ｌ＝（Ｃ×Ｔ）／２ａ
【００２６】
このように、アナログ信号発生部１０内の容量を、比較器６０を用いてリセットし、また、リセットした回数をカウントすることで、クロック信号と同様の機能をもつ信号を発生させることが可能となる。従来の回路では、別途クロック発生部を設ける必要や外部クロック信号を入力する必要があり、このようなクロック発生部は、振動子や発振器、分周器といった回路から構成されていた。これに対して、本発明によれば、アナログ信号発生部に比較器単体を追加することで、従来のものと同様の効果が得られるため、回路を小規模化することが可能となる。
【００２７】
以上のように、実施の形態１によれば、電圧値が所定のパターンで上昇するアナログ信号をモニタし、所定電圧値を超えるごとにゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させることができ、クロック信号と同様の機能をもつ信号を発生させることが可能となる。この結果、クロック発生回路が不要となり、時間計測回路の小型化および低価格化を実現できる。
【００２８】
実施の形態２．
図３は、本発明の実施の形態２における時間計測回路の構成図である。本実施の形態２の時間計測回路は、アナログ信号発生部１０、パルスカウンタ２０、ピーク検出回路３０、算定部４０、信号処理部５０、２つの比較器６０ａ、６０ｂ、参照電圧源７０、演算部８０、およびインバータ９０を備えて構成されている。また、端子として、入力端子１〜３、および出力端子５を備えている。
【００２９】
先の実施の形態１における図１の構成と比較すると、本実施の形態２における図３の構成は、演算部８０およびインバータ９０をさらに備えているとともに、比較器が２台で構成され、さらに、アナログ信号発生部１０の内部構成が異なっている。そこで、このような異なる構成を中心に、以下に説明する。
【００３０】
本実施の形態２におけるアナログ信号発生部１０は、電流源１１、スイッチ１２、１３、１４ａ、１４ｂ、１５ａ、１５ｂ、および容量１６ａ、１６ｂを備えている。このように、本実施の形態２における時間測定回路は、アナログ信号発生部１０内に２つの容量１６ａ、１６ｂを設けている。そして、２つの容量１６ａ、１６ｂは、スイッチ１２を切り替えることにより、スイッチ１３を介して電流源１１と切り替え接続される。
【００３１】
また、アナログ信号発生部１０では、入力端子１から入力される測定開始信号により制御されるスイッチ１３がオンとなり、かつスイッチ１４ａ、１４ｂ、１５ａ、１５ｂがオフのときのみ、スイッチ１２の切替状態に応じて、電流源１１から容量１６ａまたは容量１６ｂのいずれかへ電荷が供給され、電極間の電圧が上昇する。
【００３２】
また、容量１６ａ、１６ｂの出力のそれぞれは、比較器６０ａ、６０ｂに接続されている。そして、比較器６０ａ、６０ｂの出力は、演算部８０に接続されており、この演算部８０からの出力により、容量１６ａ、１６ｂに蓄えられる電圧が制御されることとなる。ここで、演算部８０は、２つの１ビットパルスカウンタ８１ａ、８１、および排他的論理和素子８２で構成されている。
【００３３】
図４は、本発明の実施の形態２における時間計測回路の各部から出力される主要な信号波形のタイミングチャートである。そこで、図４のタイミングチャートを参照しながら、本実施の形態２における図３の時間計測回路の動作について説明する。
【００３４】
パルスレーダからパルスが送信されると同時に、測定開始信号がＨｉｇｈとなり（図４（Ｂ）参照）、スイッチ１３がオンとなるのと同時に、容量１６ａの電極間の電圧が時間に対し一定の傾きａで上昇する（図４（Ｃ）参照）。その後、容量１６ａの電極間の電圧がＶｃに達するとともに比較器６０ａは比較トリガを出力する（図４（Ｄ）参照）。
【００３５】
その瞬間に、１ビットパルスカウンタ８１ａの出力はＨｉｇｈとなり（図４（Ｅ）参照）、排他的論理和素子８２は１ビットパルスカウンタ８１ａの出力Ｈｉｇｈと１ビットパルスカウンタ８１ｂの出力Ｌｏｗから、Ｈｉｇｈを出力する。演算部８０の出力がＨｉｇｈとなったため（図４（Ｉ）参照）、スイッチ１４ａはオンとなり、容量１６ａの電極間の電圧は等しくなると共に、スイッチ１４ｂはオフとなり、容量１６ｂ間の電極間の電圧が時間に対して一定の傾きａで上昇する（図４（Ｆ）参照）。容量１６ｂの電極間の電圧がＶｃに達するとともに比較器６０ｂは比較トリガを出力する（図４（Ｇ）参照）。
【００３６】
その瞬間に、１ビットパルスカウンタ８１ｂの出力はＨｉｇｈとなり（図４（Ｈ）参照）、排他的論理和素子８２の出力もＬｏｗとなる。演算部８０の出力がＬｏｗとなったため（図４（Ｉ）参照）、スイッチ１４ｂはオンとなり、容量１６ｂの電極間の電圧は等しくなると共に、スイッチ１４ａはオフとなるため容量１６ａ間の電極間の電圧が時間に対して一定の傾きａで上昇する（図４（Ｃ）参照）。このように、容量１６ａ、１６ｂが交互に充電と放電を繰り返すと共に、比較器６０ａ、６０ｂはそれぞれ接続された容量１６ａと１６ｂの電圧をモニタし、あらかじめ設定された電圧Ｖｃに達するとそれらの電極間の電圧をリセットする。
【００３７】
演算部８０は、比較器出力から容量を交互に切り替えるための制御信号を生成するという動作をおこなう（図４（Ｉ）参照）。なお、ターゲットから反射されたパルスがパルスレーダに帰還した後のピーク検出回路３０と算定部４０の動作と、その後の信号処理部５０の処理は、図１と同様となる（図４（Ｊ）〜（Ｍ）参照）。
【００３８】
図３、図４に示す回路構成を用いることで、実際の回路において図１中の容量１６の電極間電圧をリセットする際の放電時間の影響を排除することが可能となる。このため、リセット直後の測定精度の劣化を防ぐことが可能となり、かつ、別途クロック発生部を設ける必要や外部クロック信号を入力する必要なくなるため、回路を小規模化することが可能となる。
【００３９】
以上のように、実施の形態２によれば、電圧値が所定のパターンで上昇するアナログ信号をモニタし、所定電圧値を超えるごとにゼロリセットする動作を繰り返すことで、一定間隔のパルス信号を発生させることができる。この結果、先の実施の形態１と同様に、クロック発生回路が不要となり、時間計測回路の小型化および低価格化を実現できる。
【００４０】
さらに、本実施の形態２では、２つの比較器と２つの容量を備えるとともに、それぞれの比較器出力から容量を交互に切り替えるための制御信号を生成する演算部を備えている。換言すると、実質的には、アナログ信号発生部、比較器、およびパルスカウンタからなる系統を２系統有していることとなり、各系統を交互に動作させることが可能となる。この結果、先の実施の形態１のように、１つの容量の電極間電圧をリセットする際の放電時間の影響を排除することができ、リセット直後の測定精度の劣化を防ぐことが可能となる。
【００４１】
なお、上述した実施の形態では、本発明の時間計測回路をパルスレーダに組み込んで利用する場合について説明した。しかしながら、本発明の時間測定回路は、パルスレーダに限らず、他の測定装置などの任意の電子装置内に組み込んで利用することができる。
【００４２】
また、上述した実施の形態では、アナログ信号発生部として、電流源と容量を用いたランプ電圧回路の例に、時間経過とともに上昇するアナログ信号を出力する場合を説明した。しかしながら、時間経過とともに上昇するアナログ信号を出力するために、ランプ波形の代わりに、正弦波や三角波などを用いることも可能である。
【符号の説明】
【００４３】
１〜３  入力端子、５  出力端子、１０  アナログ信号発生部、１１  電流源、１２、１３、１４、１４ａ、１４ｂ、１５、１５ａ、１５ｂ  スイッチ、１６、１６ａ、１６ｂ  容量、２０  パルスカウンタ、３０  ピーク検出回路、４０  算定部、４１  サンプル＆ホールド回路、４２  ラッチ、５０  信号処理部、６０、６０ａ、６０ｂ  比較器（パルス発生部）、７０  参照電圧源、８０  演算部、８１ａ、８１ｂ  １ビットパルスカウンタ、８２  排他的論理和素子、９０  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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