(57)【要約】【課題】オンチップバスにおけるメモリへのアクセス回数を少なくする。【解決手段】情報処理装置（１００）は、複数の転送元バス制御装置（１〜３）毎に設置された情報保持回路（７〜９）と、複数の情報保持回路（７〜９）を相互に接続可能な専用バス（１０）と、複数の転送元バス制御装置（１〜３）毎に設置され、各転送元バス制御装置（１〜３）の接続先として専用バス（１０）および階層バス（１１）のいずれかを選択するバス選択回路（１２〜１４）と、を備えている。【選択図】図１
2011039905.tif 000002
【特許請求の範囲】
【請求項１】
複数の転送元バス制御装置と複数の転送先バス制御装置とが階層バスを介してデータを送受信する情報処理装置であって、
前記複数の転送元バス制御装置毎に設置された情報保持回路と、
前記複数の情報保持回路を相互に接続可能な専用バスと、
前記複数の転送元バス制御装置毎に設置され、前記各転送元バス制御装置の接続先として前記専用バスおよび前記階層バスのいずれかを選択するバス選択回路と、を備えている
ことを特徴とする情報処理装置。
【請求項２】
請求項１の情報処理装置において、
前記情報保持回路内にデータが存在することを対応する前記転送元バス制御装置に通知する通知バスを備えている
ことを特徴とする情報処理装置。
【請求項３】
請求項１の情報処理装置において、
前記転送元バス制御装置のアクセス先を、前記転送先バス制御装置から前記複数の情報保持回路のうち当該転送元バス制御装置が要求するデータを保持している情報保持回路に変更するアドレス管理ディレクトリを備えている
ことを特徴とする情報処理装置。
【請求項４】
請求項１の情報処理装置において、
同一のデータを要求する２以上の前記転送元バス制御装置のうち最初に要求する転送元バス制御装置以外の転送元バス制御装置の要求を待機させる外部アクセスアドレスモニタを備え、
前記バス選択回路は、前記外部アクセスアドレスモニタの出力信号によって制御される
ことを特徴とする情報処理装置。
【請求項５】
請求項１の情報処理装置において、
前記専用バスはリングバスである
ことを特徴とする情報処理装置。
【請求項６】
請求項１の情報処理装置において、
前記専用バスはメッシュバスである
ことを特徴とする情報処理装置。
【請求項７】
複数の転送元クラスタ制御装置としての請求項１の情報処理装置と複数の転送先バス制御装置とが第２の階層バスを介してデータを送受信する情報処理システムであって、
前記転送元クラスタ制御装置毎に設置されたクラスタ情報保持回路と、
前記複数のクラスタ情報保持回路を相互に接続可能な第２の専用バスと、
前記転送元クラスタ制御装置毎に設置され、前記各転送元クラスタ制御装置の接続先として前記第２の階層バスおよび前記第２の専用バスのいずれかを選択するバス選択回路と、を備えている
ことを特徴とする情報処理システム。
【請求項８】
請求項７の情報処理システムにおいて、
前記第２の専用バスはリングバスである
ことを特徴とする情報処理システム。
【請求項９】
請求項７の情報処理システムにおいて、
前記第２の専用バスはメッシュバスである
ことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関し、特に、オンチップバスのバストラフィックを低減させる技術に関する。
【背景技術】
【０００２】
従来のオンチップバスでは、時分割制御機構をオンチップバス上に実装したり、オンチップバス内にバッファを持たせたりすることにより、オンチップバス全体におけるバストラフィックを低減させている。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３４３９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のオンチップバス構成によるデータは、アクセス頻度、データ属性によってオンチップメモリやＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）へ格納されている。しかし、連続的な処理を各転送元バス制御装置間で共有する際のオンチップバス全体における転送効率を考慮していないため、各転送元バス制御装置間で連続的な処理を実施するためにデータ共有する際、頻繁にメモリへのアクセスが発生する。その結果、オンチップバスのパフォーマンスが低下するおそれがある。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、オンチップバスにおけるメモリへのアクセス回数を少なくすることを課題とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するため、本発明によって、次のような手段を講じた。すなわち、複数の転送元バス制御装置と複数の転送先バス制御装置とが階層バスを介してデータを送受信する情報処理装置として、複数の転送元バス制御装置毎に設置された情報保持回路と、複数の情報保持回路を相互に接続可能な専用バスと、複数の転送元バス制御装置毎に設置され、各転送元バス制御装置の接続先として専用バスおよび階層バスのいずれかを選択するバス選択回路と、を備えているものとする。
【０００７】
これによると、階層バスを介してデータを取得し、取得したデータをリングバスを介して順次他の転送元バス制御装置に転送することで、他の転送元バス制御装置が転送先バス制御装置にアクセスする必要がなくなる。これにより、情報処理装置全体において転送先バス制御装置へのアクセス回数を少なくすることができる。
【発明の効果】
【０００８】
本発明によると、情報処理装置全体において転送先バス制御装置へのアクセス回数を少なくすることができる。これにより、転送元バス制御装置間における連続した情報処理の効率化、オンチップバスの転送効率の向上及びオンチップバスの面積削減を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る情報処理装置の概略構成を示すブロック図である。
【図２】第１の実施形態に係る転送元バス制御装置が発行する制御情報フォーマットである。
【図３】第２の実施形態に係る情報処理装置の概略構成を示すブロック図である。
【図４】第３の実施形態に係る情報処理装置の概略構成を示すブロック図である。
【図５】第３の実施形態に係るアドレス管理ディレクトリ情報フォーマットである。
【図６】第４の実施形態に係る情報処理装置の概略構成を示すブロック図である。
【図７】第４の実施形態に係る外部アクセスアドレスモニタ情報フォーマットである。
【図８】第５の実施形態に係る情報処理装置の概略構成を示すブロック図である。
【図９】第６の実施形態に係る情報処理システムの概略構成を示すブロック図である。
【図１０】第６の実施形態に係る転送元クラスタ制御装置が発行する制御情報フォーマットである。
【図１１】第６の実施形態に係るクラスタ構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００１１】
＜第１の実施形態＞
図１は、第１の実施形態に係る情報処理装置１００の概略構成を示すブロック図である。図２は、転送元バス制御装置１〜３から発行される制御情報フォーマットである。
【００１２】
情報処理装置１００は、複数の転送元バス制御装置１〜３と複数の転送先バス制御装置４〜６との間でデータを送受信する。情報処理装置１００は、複数の転送元バス制御装置１〜３毎に設置された情報保持回路７〜９と、情報保持回路７〜９を相互に接続可能なリングバス１０と、複数の転送元バス制御装置１〜３と複数の転送先バス制御装置４〜６とを接続可能な階層バス１１と、転送元バス制御装置１〜３の出力信号によってリングバス１０および階層バス１１のいずれかを選択するバス選択回路１２〜１４と、を備える。
【００１３】
上記のように構成された情報処理装置１００について、以下にその動作を説明する。まず、転送元バス制御装置１から転送元バス制御装置２、そして転送元バス制御装置３に情報処理が連続して実施される場合を想定する。転送元バス制御装置１は、制御情報のアドレス情報に転送先バス制御装置４を設定して出力する。これにより、バス選択回路１２は階層バス１１への接続を選択する。転送元バス制御装置１は、転送先バス制御装置４からデータを取得し、情報処理を行う。
【００１４】
情報処理が完了すると、制御情報のアドレス情報に転送先バス制御装置５のアドレス、第一情報処理先に転送元バス制御装置２のアドレス、第二情報処理先に転送元バス制御装置３のアドレスおよび転送情報に処理完了データをそれぞれ設定し、転送先バス制御装置５への転送を開始する。制御情報にアドレス情報を設定している場合、転送元バス制御装置１から転送先バス制御装置５へデータ転送を開始するためバス選択回路１２は階層バスへの接続を選択するが、第一情報処理先および第二情報処理先にアドレスが設定してあるため、バス選択回路１２はリングバス１０への接続を優先して選択し、転送元バス制御装置１は第一情報処理先である転送元バス制御装置２の情報保持回路８へデータ転送を実施する。
【００１５】
バス選択回路１３，１４は、転送元バス制御装置１〜３で連続処理するデータがリングバス１０上に存在する場合にリングバス１０を優先的に選択する。バス選択回路１３は、転送元バス制御装置２からデータの出力要求がない場合に、リングバス１０上からデータを受信して情報保持回路８に格納する。
【００１６】
転送元バス制御装置２は、処理に必要なデータが情報保持回路８にあるので、転送先バス制御装置５へアクセスせずにデータを取得することができる。転送元バス制御装置２は情報処理を完了すると、制御情報のアドレス情報に転送先バス制御装置６のアドレスおよび転送情報に情報処理完了データを設定するとともに、制御情報の第二情報処理先を第一情報処理先に繰り上げて転送先バス制御装置６へ転送を開始する。しかし、転送元バス制御装置２は、第一情報処理先に転送元バス制御装置３のアドレスを設定したため、第一情報処理先である転送元バス制御装置３の情報保持回路９へデータ転送を実施する。
【００１７】
バス選択回路１４は、転送元バス制御装置３からデータの出力要求がない場合に、リングバス１０上からデータを受信して情報保持回路９に格納する。転送元バス制御装置３は処理に必要なデータが情報保持回路９にあるので、転送先バス制御装置６へアクセスせずにデータを取得することができる。
【００１８】
以上のように、転送先バス制御装置４〜６へのアクセス回数を少なくして情報処理を実施することが可能なので、オンチップバスの転送効率及びＳｏＣ（System-on-a-chip）システム性能の向上、オンチップバスの消費電力の削減を図ることができる。
【００１９】
＜第２の実施形態＞
図３は、第２の実施形態に係る情報処理装置１０１の概略構成を示すブロック図である。情報処理装置１０１は、第１の実施形態と同様に図２の制御情報フォーマットを使用する。以下、第１の実施形態との相違点についてのみ説明する。
【００２０】
情報処理装置１０１は、情報保持回路７〜９内にデータが存在することを対応する転送元バス制御装置１〜３に通知する通知バス１８〜２０を備える。
【００２１】
上記のように構成された情報処理装置１０１について、以下にその動作を説明する。転送元バス制御装置１で情報処理が完了すると、第一情報処理先である転送元バス制御装置２の情報保持回路８へデータ転送を実施する。情報保持回路８へのデータ転送完了次第、情報保持回路８内にデータが存在することを通知バス１９を介して転送元バス制御装置２に通知する。転送元バス制御装置２は処理に必要なデータが情報保持回路８にあるので、転送先バス制御装置５へアクセスせずにデータを取得することができる。
【００２２】
転送元バス制御装置２は情報処理を完了すると、制御情報の第二情報処理先を第一情報処理先に繰り上げて、転送元バス制御装置３の情報保持回路９へデータ転送を実施する。情報保持回路９へのデータ転送完了次第、データが情報保持回路９内に存在することを通知バス２０を介して転送元バス制御装置３に通知する。転送元バス制御装置３は処理に必要なデータが情報保持回路９にあるので、転送先バス制御装置６へアクセスせずにデータを取得することができる。
【００２３】
以上のように、情報保持回路７〜９に必要なデータが存在する場合に転送先バス制御装置４〜６にアクセスする必要がなく、情報処理を実施することが可能なので、オンチップバスの転送効率及びＳｏＣシステム性能の向上、オンチップバスの消費電力の削減を図ることができる。
【００２４】
＜第３の実施形態＞
図４は、第３の実施形態に係る情報処理装置１０２の概略構成を示すブロック図である。情報処理装置１０２は、図２および図５の制御情報フォーマットを使用する。以下、第２の実施形態との相違点についてのみ説明する。
【００２５】
情報処理装置１０２は、転送元バス制御装置１〜３とバス選択回路１２〜１４との間を通過するデータをモニタするアドレス管理ディレクトリ２１を備える。
【００２６】
上記のように構成された情報処理装置１０２について、以下にその動作を説明する。まず、転送元バス制御装置３が転送先バス制御装置４からデータを取得し、さらに転送元バス制御装置１が転送先バス制御装置４からデータを取得する場合を想定する。転送元バス制御装置３は階層バス１１を介して転送先バス制御装置４からデータを情報保持回路９内に取得する。
【００２７】
アドレス管理ディレクトリ２１は、情報保持回路９に転送先バス制御装置４からデータ取得したという情報を図５の制御情報フォーマットにしたがって管理する。続いて転送元バス制御装置１が転送先バス制御装置４からデータを取得する際、アドレス管理ディレクトリ２１は、転送元バス制御装置１が要求するデータが情報保持回路９にあると検出する。アドレス管理ディレクトリ２１は、転送元バス制御装置１のアクセス先を転送先バス制御装置４から情報保持回路９に変更するため、図２の制御情報フォーマットにしたがって、第一情報処理先を情報保持回路９に変更する。これにより、バス選択回路１２およびバス選択回路１４はリングバス１０への接続を選択し、転送元バス制御装置１は第一情報処理先である転送元バス制御装置３の情報保持回路９からデータを取得する。
【００２８】
＜第４の実施形態＞
図６は、第４の実施形態に係る情報処理装置１０３の概略構成を示すブロック図である。情報処理装置１０３は、図２および図７の制御情報フォーマットを使用する。以下、第２の実施形態との相違点についてのみ説明する。
【００２９】
情報処理装置１０３は、転送元バス制御装置１〜３のアクセス先情報をモニタする外部アクセスアドレスモニタ２２を備える。バス選択回路２７〜２９は、転送元バス制御装置１〜３の出力信号および外部アクセスアドレスモニタ２２の出力信号である選択回路制御信号２４〜２６によってリングバス１０および階層バス１１のいずれかを選択する。
【００３０】
上記のように構成された情報処理装置１０３について、以下にその動作を説明する。まず、転送元バス制御装置３が転送先バス制御装置４からデータを取得し、さらに転送元バス制御装置１と転送元バス制御装置２が同時に転送先バス制御装置４からデータを取得する場合を想定する。
【００３１】
転送元バス制御装置３が転送先バス制御装置４からデータを取得するとき、外部アクセスアドレスモニタ２２は、転送元バス制御装置３が転送先バス制御装置４からデータ取得中という情報を図７の制御情報フォーマットにしたがって登録する。続いて転送元バス制御装置１および転送元バス制御装置２が転送先バス制御装置４からデータを取得する際、外部アクセスアドレスモニタ２２は転送元バス制御装置３がデータ取得中であると検出し、転送元バス制御装置１および転送元バス制御装置２の転送先バス制御装置４へのアクセスを待機状態とする。
【００３２】
外部アクセスアドレスモニタ２２は、選択回路制御信号２４〜２６を出力する。これにより、バス選択回路２７はリングバス１０への接続を選択し、バス選択回路２８はリングバス１０への接続を選択し、バス選択回路２９は階層バス１１への接続を選択する。転送元バス制御装置３は転送先バス制御装置４からデータを取得し、情報処理を完了する。転送元バス制御装置３の出力信号によってバス選択回路２９はリングバス１０への接続を選択する。転送元バス制御装置１および転送元バス制御装置２は、リングバス１０を介して転送元バス制御装置３の情報保持回路９からデータを取得する。
【００３３】
なお、転送元バス制御装置１および転送元バス制御装置２は、リングバス１０からデータを直接取得するようにしてもよい。例えば、外部アクセスアドレスモニタ２２に、転送元バス制御装置３が転送先バス制御装置４からデータを取得中であること、および転送元バス制御装置１および転送元バス制御装置２の転送先バス制御装置４へのアクセスが待機状態であることが登録されているとする。この場合、バス選択回路２７は選択回路制御信号２４を受けると、リングバス１０からデータを受信するための入力ポートを接続するとともに、外部アクセスアドレスモニタ２２と制御情報を送受するための入出力ポートを接続する。同様に、バス選択回路２８は、リングバス１０からの入力ポートおよび外部アクセスアドレスモニタ２２との入出力ポートをそれぞれ接続する。
【００３４】
バス選択回路２９は、選択回路制御信号２６を受けると外部アクセスアドレスモニタ２２に登録されている制御情報に従って、階層バス１１からデータを受信するための入力ポートおよびリングバス１０にデータを出力するための出力ポートを接続するとともに、外部アクセスアドレスモニタ２２と制御情報を送受するための入出力ポートを接続する。
【００３５】
バス選択回路２７〜２９の各ポートが接続されると、転送元バス制御装置３は、転送先バス制御装置４から階層バス１１およびバス選択回路２９を介してデータを取得する。これとともに、バス選択回路２９は、リングバス１０にデータを転送する。そして、転送元バス制御装置１および転送元バス制御装置２は、リングバス１０からそれぞれバス選択回路２７、２８を介してデータを取得する。
＜第５の実施形態＞
図８は、第５の実施形態に係る情報処理装置１０４の概略構成を示すブロック図である。情報処理装置１０４は、図２、図５および図７の制御情報フォーマットを使用する。
【００３６】
情報処理装置１０４では、第２の実施形態と第３の実施形態と第４の実施形態とを併用する。例えば、転送元バス制御装置１〜３がアドレス管理ディレクトリ２１に管理された制御情報に基づいてデータの転送を行う場合には、リングバス１０を使用する。一方、外部アクセスアドレスモニタ２２に登録された制御情報に基づいてデータの転送を行う場合には、リングバス１０Ａを使用する。情報処理の併用を実施することにより、各実施の形態で得られる効果を低下させることなく実施可能なので、オンチップバスの転送効率及びＳｏＣシステム性能の向上、オンチップバスの消費電力の削減を図ることができる。なお、リングバスは１つでもよい。
【００３７】
＜第６の実施形態＞
図９は、第６の実施形態に係る情報処理システム１０５の概略構成を示すブロック図である。情報処理システム１０５は、図１０の制御情報フォーマットを使用する。
【００３８】
情報処理システム１０５では、図１１に示す転送元クラスタ制御装置３３として図８の情報処理装置１０４を用いる。情報処理システム１０５は、複数の転送元クラスタ制御装置３３〜３５と複数の転送先バス制御装置４Ａ〜６Ａとが階層バス１１Ａを介してデータを送受信する。情報処理システム１０５は、転送元クラスタ制御装置３３〜３５毎に設置されたクラスタ情報保持回路３６と、複数のクラスタ情報保持回路３６を相互に接続可能なリングバス１０Ａと、転送元クラスタ制御装置３３〜３５の出力信号によってリングバス１０Ｂおよび階層バス１１Ａのいずれかを選択するバス選択回路１２Ａ〜１４Ａとを備える。
【００３９】
上記のように構成された情報処理システム１０５において、図２の制御情報フォーマットにクラスタ識別情報を付加した図１０の制御情報フォーマットを使用することにより、第１の実施形態と同様の動作をクラスタ単位に拡張して行うことができる。
【００４０】
以上のように、制御情報フォーマットにクラスタ識別情報を付加することにより、ＳｏＣ内部だけでなくＳｏＣ外部にまで拡張可能なので、チップ間の転送効率及びシステム性能の向上、ボード上の消費電力の削減を図ることができる。
【００４１】
なお、上記第１ないし第６の実施形態において、リングバス１０，１０Ａ，１０Ｂの代わりにメッシュバスを用いてもよい。
【産業上の利用可能性】
【００４２】
本発明に係る情報処理装置は、メモリや周辺装置等へのアクセス回数を少なくすることができるため、オンチップバスの転送効率及びＳｏＣシステム性能の向上、消費電力の低下が求められるパソコン等に有用である。
【符号の説明】
【００４３】
１〜３                      転送元バス制御装置
４〜６，４Ａ〜６Ａ          転送先バス制御装置
７〜９                      情報保持回路
１０，１０Ａ                リングバス（専用バス）
１０Ｂ                      リングバス（第２の専用バス）
１１                        階層バス
１１Ａ                      階層バス（第２の階層バス）
１２〜１４，１２Ａ〜１４Ａ  バス選択回路
１８〜２０                  通知バス
２１                        アドレス管理ディレクトリ
２２                        外部アクセスアドレスモニタ
２４〜２６                  選択回路制御信号
２７〜２９                  バス選択回路
３３〜３５                  転送元クラスタ制御装置
３６                        クラスタ情報保持回路
１００〜１０５              情報処理装置
【図１】
2011039905.tif 000003
【図２】
2011039905.tif 000004
【図３】
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【図４】
2011039905.tif 000006
【図５】
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【図６】
2011039905.tif 000008
【図７】
2011039905.tif 000009
【図８】
2011039905.tif 000010
【図９】
2011039905.tif 000011
【図１０】
2011039905.tif 000012
【図１１】
2011039905.tif 000013