(57)【要約】【課題】  本発明は、高精度に電圧をステップアップする電圧発生回路を備える半導体記憶装置及びその装置に用いる電圧発生回路の設定方法を提供する。【解決手段】最小電圧設定回路６０が複数の抵抗素子ＲＢ＜１＞乃至ＲＢ＜ｎ＞（ｎは自然数）と複数のスイッチングトランジスタＲＢＳＥＬ＜１＞乃至ＲＢＳＥＬ＜ｎ＞により構成される可変抵抗である電圧発生回路であって、電圧設定回路５１，５２内の第１の抵抗素子の抵抗値と最小電圧設定回路６０内の第２の抵抗素子の抵抗値の合成抵抗値が、第１の抵抗素子の設計抵抗値と前記第２の抵抗素子の抵抗値の合成抵抗値を中心とした許容範囲内に含まれるように第２の抵抗素子の抵抗値を変更する制御部とを備えることを特徴とする半導体記憶装置。【選択図】図１
2011139608.tif 000002
【特許請求の範囲】
【請求項１】
基準電位を出力する基準電圧発生回路、
昇圧された電圧を出力する昇圧回路、
前記昇圧回路の一端と接続され、前記昇圧回路を制御する昇圧制御回路、
前記昇圧回路の他端と接続された出力ノード、
前記出力ノードと前記昇圧回路の前記他端と一端が接続された帰還抵抗素子、
前記帰還抵抗素子の他端が接続された比較電圧検出ノード、
２つの入力のうち、一方には前記基準電位が入力され他方には前記比較電圧検出ノードが
接続され、出力には前記昇圧制御回路が接続された差動増幅器、
基準となる抵抗値の（１／２）のｎ乗数倍の値（ｎは自然数）を有する第１の抵抗素子と
前記第１の抵抗素子の一端に接続される第１のスイッチングトランジスタとで構成される
組が、複数設けられ且つ前記比較電圧検出ノードとグランド間に並列に接続された電圧設
定回路、
前記比較電圧検出ノードと前記グランド間に前記電圧設定回路と並列に接続され、直列接
続された複数の第２の抵抗素子と前記第２の抵抗素子それぞれのグランド側の一端に接続
される複数の第２のスイッチングトランジスタで構成される最小電圧設定回路、
を備える電圧発生回路と、
前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値の合成抵抗値が、前記第１の
抵抗素子の設計抵抗値と前記第２の抵抗素子の抵抗値の合成抵抗値を中心とした許容範囲
内に含まれるように前記第２の抵抗素子の抵抗値を変更する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
初期状態に選択された第２のスイッチングトランジスタが、前記比較電圧検出ノード側の
前記第２のスイッチングトランジスタからｎ番目（ｎは２以上の自然数）の前記第２のス
イッチングトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
請求項１又は請求項２記載の半導体記憶装置に、さらに、前記電圧設定回路と前記最小電
圧設定回路に接続され、前記制御部とは異なる第２の制御部を備え、
前記第１のスイッチングトランジスタに既に入力された信号とは異なる新たな信号が入力
され、最上位ビットに対応する前記第１のスイッチングトランジスタを切り替える場合に
は、前記第２の制御部が、最上位より下位の特定ビットの前記第１のスイッチングトラン
ジスタを切り替えないときの前記第１の抵抗素子と前記第２の抵抗素子の合成抵抗値が、
前記特定ビットの前記第１のスイッチングトランジスタを切り替えるときの前記第１の抵
抗素子と前記第２の抵抗素子の合成抵抗値を中心とした許容範囲内に含まれるように前記
第２の抵抗素子の抵抗値を変更することを特徴とする半導体記憶装置。
【請求項４】
電圧設定回路と、最小電圧設定回路を含む電圧発生回路を備える半導体記憶装置において
、
（ａ）基準となる抵抗値の（１／２）のｎ乗数倍の値（ｎは自然数）を有する第１の抵抗
素子と前記第１の抵抗素子の一端に接続される第１のスイッチングトランジスタとで構成
される組が、複数設けられ且つ比較電圧検出ノードとグランド間に並列に接続された前記
電圧設定回路に入力された信号に対応する出力電圧を計測する工程と、
（ｂ）前記信号に対応する前記第１の抵抗素子の抵抗値と、前記比較電圧検出ノードと前
記グランド間に前記電圧設定回路と並列に接続され、直列接続された複数の第２の抵抗素
子と前記第２の抵抗素子それぞれのグランド側の一端に接続される複数の第２のスイッチ
ングトランジスタで構成される前記最小電圧設定回路内の前記第２の抵抗素子の抵抗値と
の第１の合成抵抗値を算出する工程と、
（ｃ）第１の合成抵抗値が、前記信号に対する前記第１の抵抗素子の設計抵抗値と前記第
２の抵抗素子の抵抗値との第２の合成抵抗値を中心とした許容範囲内に含まれるか否かを
判定する工程と、
（ｄ）前記第１の合成抵抗値が、前記第２の合成抵抗値を中心とした許容範囲内に含まれ
ないと判定された場合に、前記第１の合成抵抗値が前記第２の合成抵抗値を中心とした許
容範囲内に含まれるように、第２の抵抗素子の抵抗値を変更する工程と、
（ｅ）前記（ｄ）工程で変更された前記第２の抵抗素子の抵抗値と前記信号とを組として
半導体記憶装置内の制御部に保存する工程と
を備えることを特徴とする電圧発生回路の設定方法。
【請求項５】
電圧設定回路を含む電圧発生回路を備える半導体記憶装置において、
（ａ）基準となる抵抗値の（１／２）のｎ乗数倍の値（ｎは自然数）を有する第１の抵抗
素子と前記第１の抵抗素子の一端に接続される第１のスイッチングトランジスタとで構成
される組が複数並列に接続された電圧設定回路に入力された第１の信号に対応する出力電
圧を計測する工程と、
（ｂ）前記第１の信号と、前記第１の信号と１ビットずれた第２の信号との出力電圧の差
である第１の差分電圧、前記第２の信号と、前記第２の信号と１ビットずれた第３の信号
との出力電圧の差である第２の差分電圧を計測する工程と、
（ｃ）前記第２の差分電圧が、第１の差分電圧を中心とした許容領域内に含まれるか否か
を判定する工程と、
（ｄ）前記第２の差分電圧が、前記第１の差分電圧を中心とした許容領域内に含まれない
と判定された場合に、前記第２の差分電圧が前記第１の差分電圧を中心とした許容領域内
に含まれるように、第２の抵抗素子の抵抗値を変更する工程と、
（ｅ）前記（ｄ）工程で変更された前記第２の抵抗素子の抵抗値と前記信号とを組として
半導体記憶装置内の制御部に保存する工程と
を備えることを特徴とする電圧発生回路の設定方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、段階的に電圧を設定する電圧発生回路を備える半導体記憶装置及びその装置
に用いる電圧発生回路の設定方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置では、単一電源化に伴い、読み出し、書き込みや消去に
必要な高電圧を内部電圧発生回路により半導体チップ内部で発生させている。
【０００３】
この内部電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、昇圧回
路の出力電圧を所望の電圧値（内部電圧）に設定するための電圧発生回路が用いられてい
る。
【０００４】
不揮発性半導体記憶装置に用いられる電圧発生回路には、１つの差動増幅器と、バイナ
リーコードと温度計コードの入力がなされる電圧設定回路が設けられており、電圧設定回
路には、複数のスイッチングトランジスタと複数の抵抗素子で構成される電流加算型のＤ
／Ａコンバータが用いられている（例えば、特許文献１参照。）。
【０００５】
上記特許文献１における電圧発生回路を用いて、半導体記憶装置を製造する際に、電圧
設定回路内の抵抗素子の抵抗値が設計抵抗値と等しくなるとは限らず、抵抗素子の抵抗値
と設計抵抗値との誤差が許容された誤差を超えて、抵抗値にばらつきが発生する可能性が
ある。その結果、電圧発生回路により出力されるＶＰＧＭ電圧のステップアップする電圧
を一定にできないという問題が生じえる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８２４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高精度に電圧をステップアップする電圧発生回路を備える半導体記憶装置及
びその装置に用いる電圧発生回路の設定方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、基準電位を出力する基準電圧発生回路、昇圧
された電圧を出力する昇圧回路、前記昇圧回路の一端と接続され、前記昇圧回路を制御す
る昇圧制御回路、前記昇圧回路の他端と接続された出力ノード、前記出力ノードと前記昇
圧回路の前記他端と一端が接続された帰還抵抗素子、前記帰還抵抗素子の他端が接続され
た比較電圧検出ノード、２つの入力のうち、一方には前記基準電位が入力され他方には前
記比較電圧検出ノードが接続され、出力には前記昇圧制御回路が接続された差動増幅器、
基準となる抵抗値の（１／２）のｎ乗数倍の値（ｎは自然数）を有する第１の抵抗素子と
前記第１の抵抗素子の一端に接続される第１のスイッチングトランジスタとで構成される
組が、複数設けられ且つ前記比較電圧検出ノードとグランド間に並列に接続された電圧設
定回路、前記比較電圧検出ノードと前記グランド間に前記電圧設定回路と並列に接続され
、直列接続された複数の第２の抵抗素子と前記第２の抵抗素子それぞれのグランド側の一
端に接続される複数の第２のスイッチングトランジスタで構成される最小電圧設定回路、
を備える電圧発生回路と、前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値の
合成抵抗値が、前記第１の抵抗素子の設計抵抗値と前記第２の抵抗素子の抵抗値の合成抵
抗値を中心とした許容範囲内に含まれるように前記第２の抵抗素子の抵抗値を変更する制
御部とを具備することを特徴とする。
【０００９】
本発明の一態様に係る半導体記憶装置に用いる電圧発生回路の設定方法は、電圧設定回
路と、最小電圧設定回路を含む電圧発生回路を備える半導体記憶装置において、（ａ）基
準となる抵抗値の（１／２）のｎ乗数倍の値（ｎは自然数）を有する第１の抵抗素子と前
記第１の抵抗素子の一端に接続される第１のスイッチングトランジスタとで構成される組
が、複数設けられ且つ比較電圧検出ノードとグランド間に並列に接続された前記電圧設定
回路に入力された信号に対応する出力電圧を計測する工程と、（ｂ）前記信号に対応する
前記第１の抵抗素子の抵抗値と、前記比較電圧検出ノードと前記グランド間に前記電圧設
定回路と並列に接続され、直列接続された複数の第２の抵抗素子と前記第２の抵抗素子そ
れぞれのグランド側の一端に接続される複数の第２のスイッチングトランジスタで構成さ
れる前記最小電圧設定回路内の前記第２の抵抗素子の抵抗値との第１の合成抵抗値を算出
する工程と、（ｃ）第１の合成抵抗値が、前記信号に対する前記第１の抵抗素子の設計抵
抗値と前記第２の抵抗素子の抵抗値との第２の合成抵抗値を中心とした許容範囲内に含ま
れるか否かを判定する工程と、（ｄ）前記第１の合成抵抗値が、前記第２の合成抵抗値を
中心とした許容範囲内に含まれないと判定された場合に、前記第１の合成抵抗値が前記第
２の合成抵抗値を中心とした許容範囲内に含まれるように、第２の抵抗素子の抵抗値を変
更する工程と、（ｅ）前記（ｄ）工程で変更された前記第２の抵抗素子の抵抗値と前記信
号とを組として半導体記憶装置内の制御部に保存する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高精度に電圧をステップアップする電圧発生回路を備える半導体記憶
装置及びその装置に用いる電圧発生回路の設定方法を提供する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態における半導体記憶装置のうち電圧発生回路を示す回路図。
【図２】本発明の第１の実施形態における半導体記憶装置のうち最小電圧設定回路における抵抗値の設定方法を示すフローチャート図。
【図３】本発明の第１の実施形態の変形例における半導体記憶装置のうち最小電圧設定回路における抵抗値の設定方法を示すフローチャート図。
【図４】本発明の第２の実施形態における半導体記憶装置のうち電圧発生回路を示す回路図。
【図５】本発明の第２の実施形態における半導体記憶装置のうち最小電圧設定回路における抵抗値の設定方法のフローチャート図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図
にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（第１の実施形態）
まず、本発明の第１の実施形態にかかる半導体記憶装置の構成について図１を用いて説
明する。図１は、本発明の第１の実施形態における半導体記憶装置のうち電圧発生回路を
示す回路図である。
【００１４】
図１に示すように、半導体記憶装置に用いられる電圧発生回路は、昇圧回路（図中のＶ
ＰＧＭ  Ｐｕｍｐ）１０と、昇圧回路を制御する昇圧制御回路（図中のＰｕｍｐ  Ｃｏｎ
ｔｒｏｌ）２０と、昇圧制御回路に信号を出力するリミッター回路３０とで構成される。
昇圧回路１０は、例えば不揮発性半導体記憶装置への書き込みや消去に必要な高電圧を生
成するための回路である。昇圧制御回路２０は、昇圧回路１０に接続された出力ノード４
０のＶＰＧＭ電圧を、リミッター回路３０により出力される後述の信号に基づいて、昇圧
回路１０の昇圧動作又は昇圧停止を制御し、出力ノード４０のＶＰＧＭ電圧を安定した所
定電位の電圧となるよう制御するための回路である。
【００１５】
［第１の実施形態のリミッター回路］
図１に示すように、リミッター回路３０は、リミッター回路３０内の比較電圧検出ノー
ドＶＭＯＮの電位と基準電圧ＶＲＥＦを比較し、比較電圧検出ノードＶＭＯＮの電位が基
準電圧ＶＲＥＦよりも低い場合は、昇圧動作を指示する信号を昇圧制御回路２０に出力す
る。
【００１６】
一方で、出力ノード４０のＶＰＧＭ電圧が高くなり、比較電圧検出ノードＶＭＯＮの電
位が基準電圧ＶＲＥＦよりも高い場合には、昇圧動作を停止する信号を昇圧制御回路２０
に出力する。
【００１７】
リミッター回路３０は、１つの差動増幅器２１と、帰還抵抗素子ＲＬ（設計抵抗値がＲ
Ｌとなる抵抗素子を意味する）と、バイナリーコード又は温度計コードにより制御される
電圧設定回路５０と、最小電圧設定回路６０とで構成されている。
【００１８】
＜帰還抵抗素子ＲＬ＞
帰還抵抗素子ＲＬは、出力ノード４０とリミッター回路３０内の比較電圧検出ノードＶ
ＭＯＮとの間に接続されて、分圧電圧出力を差動増幅器２１の非反転入力端子に帰還する
帰還抵抗素子である。
【００１９】
＜電圧設定回路＞
電圧設定回路５０には、第１の電圧設定回路５１と第２の電圧設定回路５２が設けられ
ており、第１の電圧設定回路５１は、バイナリーコードにより選択制御され、第２の電圧
設定回路５２は、温度計コードにより選択制御される。ここで、温度計コードは、２進数
で表す「１」のビットの数がそのまま表現する数字と対応するデータコードである。例え
ば、１０進数「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」を、バ
イナリーデータで表すときは、３ビットで表し、順に「０００」、「００１」、「０１０
」、「０１１」、「１００」、「１０１」、「１１１」となる。これを温度計コードで表
すときとは、７ビットで表し、順に「０００００００」、「００００００１」、「０００
００１１」、「００００１１１」、「０００１１１１」、「００１１１１１」、「０１１
１１１１」、「１１１１１１１」となる。
【００２０】
第１の電圧設定回路５１は、抵抗素子６４Ｒ，３２Ｒ，１６Ｒ，８Ｒ（抵抗値がそれぞ
れ６４Ｒ，３２Ｒ，１６Ｒ，８Ｒとなる抵抗素子を意味し、以下同様の表記を行う。ただ
し、Ｒは所定の設計抵抗値を示しており、例えば６４Ｒは所定の抵抗値の６４倍の設計抵
抗値であることを示す）と、これらの抵抗素子それぞれに直列接続されたスイッチングト
ランジスタＳ＜１＞，Ｓ＜２＞，Ｓ＜３＞，Ｓ＜４＞が組を構成しており、それぞれの抵
抗素子とスイッチングトランジスタの組が、比較電圧検出ノードＶＭＯＮとグランドＧＮ
Ｄとの間に並列に接続されている。
【００２１】
第２の電圧設定回路５２は、８個の抵抗素子４Ｒと、それぞれの抵抗素子４Ｒに直列接
続されたスイッチングトランジスタＴ＜１＞乃至Ｔ＜８＞が組を構成しており、それぞれ
の抵抗素子とスイッチングトランジスタの組が、比較電圧検出ノードＶＭＯＮとグランド
ＧＮＤとの間に並列に接続されている。第１の電圧設定回路５１と第２の電圧設定回路５
２とが、比較電圧検出ノードＶＭＯＮとグランドＧＮＤとの間に並列に接続されている。
【００２２】
なお、説明の便宜上、以下の説明では、第１の電圧設定回路５１に設けられた抵抗素子
６４Ｒ，３２Ｒ，１６Ｒ，８Ｒと第２の電圧設定回路５２に設けられた８個の抵抗素子４
Ｒを総称して第１の抵抗素子と呼ぶ。
【００２３】
＜最小電圧設定回路の構成＞
まず、最小電圧設定回路の構成の一例について、図１を用いて説明する。
【００２４】
図１に示すように、最小電圧設定回路６０では、比較電圧検出ノードＶＭＯＮとグラン
ドＧＮＤとの間に４個の抵抗素子ＲＢ＜１＞〜ＲＢ＜４＞が直列に接続される。これらの
抵抗素子ＲＢ＜１＞〜ＲＢ＜４＞は、比較電圧検出ノードＶＭＯＮとグランドＧＮＤとの
間に接続された第１の電圧設定回路５１と第２の電圧設定回路５２に並列になるように接
続されている。
【００２５】
また、抵抗素子ＲＢ＜１＞のグランドＧＮＤ側の一端にスイッチングトランジスタＲＢ
ＳＥＬ＜１＞のドレイン端子が接続され、ソース端子にはグランドＧＮＤと接続されてい
る。同様に、抵抗素子ＲＢ＜２＞〜ＲＢ＜４＞のグランドＧＮＤ側の一端はそれぞれスイ
ッチングトランジスタＲＢＳＥＬ＜２＞〜ＲＢＳＥＬ＜４＞のドレイン端子と接続され、
それぞれのスイッチングトランジスタＲＢＳＥＬ＜２＞〜ＲＢＳＥＬ＜４＞のソース端子
はグランドＧＮＤと接続されている。
【００２６】
＜最小電圧設定回路の動作＞
次に、最小電圧設定回路の動作について説明する。図１に示すように、各スイッチング
トランジスタＲＢＳＥＬ＜１＞〜ＲＢＳＥＬ＜４＞のゲート端子には、それぞれ第１の信
号乃至第４の信号が入力される。この第１乃至第４の信号は、それぞれのスイッチングト
ランジスタＲＢＳＥＬ＜１＞〜ＲＢＳＥＬ＜４＞を選択する状態（以下、Ｈ状態という）
の信号、または、非選択する状態（以下、Ｌ状態という）の信号である。例えば、第３の
信号がＨ状態であり、第１、第２、及び第４の信号がＬ状態であるときには、比較電圧検
出ノードＶＭＯＮとグランドＧＮＤの間に、抵抗素子ＲＢ＜１＞〜ＲＢ＜３＞が直列接続
される。このとき、出力ノード４０から出力可能なＶＰＧＭ最小電圧ＶＰＧＭ＿ＭＩＮは
、下記式（１）で表される。
【００２７】
ＶＰＧＭ＿ＭＩＮ＝ＶＲＥＦ×（１＋ＲＬ／（ＲＢ＜１＞＋ＲＢ＜２＞＋ＲＢ＜３＞））
…（１）
なお、図１では、抵抗素子ＲＢ、スイッチングトランジスタＲＢＳＥＬはそれぞれ４個
ずつ示されているが、抵抗素子ＲＢはスイッチングトランジスタＲＢＳＥＬの個数と同数
であれば、個数を問わない。また、この第１の信号乃至第４の信号は、後述する制御装置
７０で生成される。
【００２８】
＜最小電圧設定回路における抵抗値の設定方法＞
次に、最小電圧設定回路６０における抵抗値の設定方法について説明する。
【００２９】
本実施形態における半導体記憶装置のうち、最小電圧設定回路６０における抵抗素子の
抵抗値は、半導体記憶装置の特性試験の際に設定する。
【００３０】
以下では、最小電圧設定回路６０内の抵抗素子（以下、第２の抵抗素子という）の抵抗
値の設定方法について、図１及び図２を参照して説明する。図２は、本発明の第１の実施
形態における半導体記憶装置のうち最小電圧設定回路における抵抗値の設定方法を示すフ
ローチャート図である。以下の説明では、５ビットの電圧設定データを例として、スイッ
チングトランジスタＴ＜２＞乃至Ｔ＜８＞のゲート端子にはＬ状態の信号が入力されてい
るものと仮定する。
【００３１】
図２に示すように、まずステップＳ１で、試験装置からリミッター回路３０のうち第１
の電圧設定回路５１及び第２の電圧設定回路５２のスイッチングトランジスタＳ＜１＞乃
至Ｓ＜４＞、Ｔ＜１＞乃至Ｔ＜８＞（以下、第１のスイッチングトランジスタという）の
ゲート端子に、以下の表１に示された数字ｉ（ｉは自然数）に対応する信号を入力する。
この数字ｉは、入力信号を１０進数に直した数である。
【表１】
2011139608.tif 000003
【００３２】
例えば、数字３に対応する信号は、（０００１１）であり、試験装置から、スイッチン
グトランジスタＳ＜３＞，Ｓ＜４＞，Ｔ＜１＞のゲート端子にはＬ状態の信号が、スイッ
チングトランジスタＳ＜１＞，Ｓ＜２＞のゲート端子にはＨ状態の信号が入力される。
【００３３】
次に、ステップＳ２で、上記のステップＳ１で数字ｉに対応する信号が入力されたとき
、試験装置は、出力ノード４０から出力されるＶＰＧＭ電圧（以下、ＶＰＧＭｉという）
を測定する。試験装置は、このＶＰＧＭｉから第１の抵抗素子の抵抗値と初期状態におけ
る第２の抵抗素子の抵抗値との合成抵抗値ＲＲｉを以下の式（２）で算出する。
【００３４】
ＲＲｉ＝ＶＲＥＦ×ＲＬ／（ＶＰＧＭｉ−ＶＲＥＦ）    …（２）
そして、ステップＳ３では、試験装置を用いて、合成抵抗値ＲＲｉが設計合成抵抗値Ｒ
ＲＤｉを中心として許容範囲内に含まれるか否かを判定する。
【００３５】
ここで、設計合成抵抗値ＲＲＤｉは、表２の数字ｉに対応する信号がスイッチングトラ
ンジスタに入力された場合の、第１の抵抗素子の抵抗値と初期状態における第２の抵抗素
子の抵抗値との設計抵抗値を意味する。この設計抵抗値ＲＲＤｉは、試験装置内に保存さ
れている。
【００３６】
また、許容範囲とは、合成抵抗値と設計合成抵抗値の差が設計合成抵抗値の３０％以内
となる範囲を意味する。
【００３７】
合成抵抗値ＲＲｉが設計合成抵抗値ＲＲＤｉを中心とした許容範囲内に含まれる場合（
ステップＳ３、Ｙｅｓ）には、第２の抵抗素子の抵抗値を変更せず（ステップＳ４）、そ
のまま終了する（ステップＳ７）。
【００３８】
一方で、合成抵抗値ＲＲｉが設計合成抵抗値ＲＲＤｉを中心とした許容範囲内に含まれ
ない場合（ステップＳ３、Ｎｏ）には、合成抵抗値ＲＲｉが設計合成抵抗値ＲＲＤｉとを
中心とした許容範囲内に含まれるように、最小電圧設定回路６０の第２の抵抗素子を変更
する（ステップＳ５）。
【００３９】
例えば、第１のスイッチングトランジスタに信号（００００１）が入力される場合を考
える。このとき、合成抵抗値ＲＤ１が設計合成抵抗値ＲＲＤ１を中心とした許容範囲内に
含まれていないと仮定する。
【００４０】
なお、初期状態の最小電圧設定回路６０のスイッチングトランジスタＲＢＳＥＬ＜１＞
にはＨ状態の信号が、スイッチングトランジスタＲＢＳＥＬ＜２＞乃至ＲＢＳＥＬ＜４＞
にはＬ状態の信号が、入力されていると仮定する。
【００４１】
このとき、ステップＳ５で、変更後の第２の抵抗素子の抵抗値をＲＣ（００００１）と
するとき、例えば以下の式（３）を満たすように抵抗値ＲＣ（００００１）を変更する。
この場合には、合成抵抗値ＲＤｉと設計抵抗値ＲＲＤｉが等しくなるため、合成抵抗値Ｒ
Ｄｉが許容範囲内に含まれる。
【００４２】
ＲＣ（００００１）＝ＲＲ１×６４Ｒ／（６４Ｒ−ＲＲ１）    …（３）
上記の抵抗値ＲＣ（００００１）に変更するためには、スイッチングトランジスタＲＢ
ＳＥＬ＜１＞〜ＲＢＳＥＬ＜３＞がＬ状態で且つ、スイッチングトランジスタＲＢＳＥＬ
＜４＞のみがＨ状態に変更する必要がある場合には、ステップＳ５で、スイッチングトラ
ンジスタＲＢＳＥＬ＜４＞のみをＨ状態にする変更を行う。これによって、第２の抵抗素
子の抵抗値をＲＢ＜１＞からＲＢ＜１＞＋ＲＢ＜２＞＋ＲＢ＜３＞＋ＲＢ＜４＞に変更す
る。
【００４３】
そして、ステップＳ６で、入力された信号に対応する第１の抵抗素子と変更後の第２の
抵抗素子の抵抗値とを一組とした変更表を半導体記憶装置内の記憶部に保存し（ステップ
Ｓ６）、終了する（ステップＳ７）。
【００４４】
例えば、上記の例の場合には、以下の表２に示す表を記憶装置内に保存する。
【表２】
2011139608.tif 000004
【００４５】
なお、半導体記憶装置内の記憶部に保存する変更表として、入力された信号に対応する
第１の抵抗素子と第２の抵抗素子の抵抗値を組とする以外に、入力される信号と第２の抵
抗素子の抵抗値とを一組としても、入力される信号と選択されたスイッチングトランジス
タとを一組としても、入力された信号に対応する第１の抵抗素子と選択されたスイッチン
グトランジスタを一組としてもよい。
【００４６】
なお、リミッター回路３０の動作について説明する。例えば外部の機器からあるデータ
の書込要求があった場合で、所望のステップアップされた電圧を出力するときに、外部の
機器から第１のスイッチングトランジスタに入力された信号により、Ｈ状態が入力された
スイッチングトランジスタと接続された第１の抵抗素子が、半導体記憶装置内の記憶部に
保存された変更表内の第１の抵抗素子と一致している場合には、図１に示す制御装置７０
（以下、第１の制御装置という）によって、第２の抵抗素子の抵抗値の変更を行う。なお
、制御部は第１の制御装置と変更表により構成される。
【００４７】
例えば、スイッチングトランジスタＲＢＳＥＬ＜１＞にＨ状態の信号が入力された場合
には、第１の抵抗素子６４Ｒが表２内の第１の抵抗素子の項目内に存在するか否かを、第
１の制御装置が検索する。表２の示すように、第１の抵抗素子６４Ｒは存在するため、第
１の制御装置は、第１の抵抗素子６４Ｒに対応する変更後の第２の抵抗素子の抵抗値を読
み出す。読み出された抵抗値に第２の抵抗素子がなるように、第１の制御装置は、スイッ
チングトランジスタＲＢＳＥＬＫ＜１＞乃至ＲＢＳＥＬ＜３＞にはＬ状態の信号を、スイ
ッチングトランジスタＲＢＳＥＬ＜４＞にはＨ状態の信号を入力する。
【００４８】
第１の制御装置によって、第２の抵抗素子の抵抗値が変更された後に、ステップアップ
された電圧を出力する。
【００４９】
以上により、第２の抵抗素子の抵抗値の変更により、第１の抵抗素子の設計抵抗値に対
する第１の抵抗素子の抵抗値のずれを許容範囲内に抑えることができる。その結果、第１
の抵抗素子の設計抵抗値に対する第１の抵抗素子の抵抗値のずれに起因するステップアッ
プ電圧（ΔＶＰＧＭ）間のずれを低減し、ステップアップされた電圧を高精度に一定にす
ることができる。
【００５０】
従って、高精度に電圧をステップアップする電圧発生回路を備える半導体記憶装置及び
その製造方法を提供できる。
【００５１】
また、本実施形態では、リミッター回路３０内にリダンダンシー回路を設けずに、高精
度に電圧をステップアップする電圧発生回路を備える半導体記憶装置を提供できる。この
ため、リミッター回路３０の面積増加を抑制することができる。
【００５２】
［第１の実施形態の変形例１］
なお、第１の実施形態における最小電圧設定回路を、以下のように設定してもよい。
【００５３】
初期状態の最小電圧設定回路６０では、スイッチングトランジスタＲＢＳＥＬ＜ｎ＞が
選択されている（ただし、ｎは２，３，４のいずれか）。つまり、初期状態の最小電圧設
定回路６０の第２の抵抗素子の抵抗値が、抵抗素子ＲＢ＜１＞から抵抗素子ＲＢ＜ｎ＞ま
での直列接続された合成抵抗値となるように設定されている。
【００５４】
これにより、第２の抵抗素子の抵抗値を、初期状態よりも大きな抵抗値、又は、初期状
態よりも小さな抵抗値に変更することができる。第１の抵抗素子の設計抵抗値に対する第
１の抵抗素子の抵抗値のずれに、多様に対応することができる。なお、本変形例１におい
ても、第１の実施形態と同様の効果を得ることができる。
【００５５】
初期状態の最小電圧設定回路６０における第２の抵抗素子の抵抗値よりも小さな抵抗値
に変更するときには、スイッチングトランジスタＲＢＳＥＬ＜ｍ＞を選択すればよい（た
だし、ｍ＜ｎであり、ｍは１，２，３のいずれか）。
【００５６】
一方で、初期状態の最小電圧設定回路６０の第２の抵抗素子の抵抗値よりも大きな抵抗
値に変更するときには、スイッチングトランジスタＲＢＳＥＬ＜ｋ＞を選択すればよい（
ただし、ｎ＜ｋであり、ｋは３又は４）。
【００５７】
［第１の実施形態の変形例２］
また、第１の実施形態に対して、最小電圧設定回路６０の抵抗素子ＲＢ＜１＞から抵抗
素子ＲＢ＜４＞までの抵抗値を以下の式（４）のように徐々に小さくする変形をしてもよ
い。
【００５８】
ＲＢ＜１＞  ＞  ＲＢ＜２＞  ＞  ＲＢ＜３＞  ＞  ＲＢ＜４＞    …（４）
以上より、第１の実施形態と同様の効果を得ることができる。また、本変形例では、最
小電圧設定回路６０における第２の抵抗素子の抵抗値が徐々に小さくなることによって、
第１の実施形態の場合に比べて、より精度に最小電圧設定回路６０における第２の抵抗素
子の抵抗値を変更することができる。その結果、本変形例２では、第１の実施形態の場合
に比べて、より高精度に電圧をステップアップする電圧発生回路を備える半導体記憶装置
及びその製造方法を提供できる。
【００５９】
［第１の実施形態の変形例３］
次に、本発明の第１の実施形態の変形例３にかかる半導体記憶装置のうち、最小電圧設
定回路６０における抵抗値の設定方法について図３を用いて説明する。図３は、本発明の
第１の実施形態の変形例における半導体記憶装置のうち最小電圧設定回路における抵抗値
の設定方法を示すフローチャート図である。なお、第１の実施形態同様に、５ビットの電
圧設定データを例として説明する。
【００６０】
まず、ステップＳ１では、試験装置により入力された信号に対応するある数字ｉ（上記
表１と同様の数字ｉであり、ｉは自然数）に対応するＶＰＧＭ電圧（以下、ＶＰＧＭｉと
する）と、数字ｉ＋１に対応するＶＰＧＭｉ＋１が測定され、これらの差分電圧ΔＶＰＧ
Ｍｉ（＝ＶＰＧＭｉ＋１−ＶＰＧＭｉ）を試験装置が算出し、試験装置に差分電圧ΔＶＰ
ＧＭｉとＶＰＧＭｉ＋１が保存される。
【００６１】
次に、ステップＳ２で、試験装置によって、数字ｉ＋１に対応するＶＰＧＭｉ＋１が読
み出され、数字ｉ＋２に対応するＶＰＧＭｉ＋２が測定され、差分電圧ΔＶＰＧＭｉ＋１
（＝ＶＰＧＭｉ＋２−ＶＰＧＭｉ＋１）を試験装置が算出し、試験装置の記憶装置に差分
電圧ΔＶＰＧＭｉ＋１とＶＰＧＭｉ＋２が保存される。
【００６２】
そして、ステップＳ３で、ステップＳ２で記憶装置に保存された差分電圧ΔＶＰＧＭｉ
＋１が、上記のステップＳ１で記憶装置に保存された差分電圧ΔＶＰＧＭｉを中心として
許容領域内に含まれるか否かを判定する。ここで、許容領域は、差分電圧ΔＶＰＧＭｉ＋
１と差分電圧ΔＶＰＧＭｉの差が、差分電圧ΔＶＰＧＭｉの３０％以内となるように定め
られた領域を意味する。
【００６３】
試験装置により、差分電圧ΔＶＰＧＭｉ＋１が差分電圧ΔＶＰＧＭｉを中心として許容
領域内に含まれていると判断されたとき（ステップＳ３，Ｙｅｓ）には、第２の抵抗素子
の抵抗値を変更しない（ステップＳ４）。
【００６４】
一方で、試験装置により、差分電圧ΔＶＰＧＭｉ＋１が差分電圧ΔＶＰＧＭｉを中心と
して許容領域内に含まれないと判断されたとき（ステップＳ３，Ｎｏ）には、試験装置に
より、差分電圧ΔＶＰＧＭｉ＋１が差分電圧ΔＶＰＧＭｉを中心として許容領域内に含ま
れるようにスイッチングトランジスタＲＢＳＥＬを選択し、最小電圧設定回路６０におけ
る第２の抵抗素子の抵抗値を変更する（ステップＳ５）。
【００６５】
例えば、ΔＶＰＧＭｉ＋１とΔＶＰＧＭｉが等しくなるように、ＶＰＧＭｉ＋２の修正
を行う。このＶＰＧＭｉ＋２の修正に沿うように、スイッチングトランジスタＲＢＳＥＬ
を選択し、最小電圧設定回路６０における第２の抵抗素子の抵抗値を変更する。
【００６６】
その後に、上記の第１の実施形態のように、修正されたＶＰＧＭｉ＋２に対応する信号
と選択されたスイッチングトランジスタとを一組とした変更表を半導体記憶装置内の記憶
部に保存する（ステップＳ６）。
【００６７】
次に、例えば表１に保存されている全てのｉに対して、上記の各ステップを行って第２
の抵抗素子の抵抗値の変更などの設定を行ったか否かを、試験装置が判定する（ステップ
Ｓ７）。全てのｉに対して、各ステップを行った場合（ステップＳ７、Ｙｅｓ）には、そ
のまま終了する（ステップＳ９）。
【００６８】
一方で、全てのｉに対して、各ステップを行っていない場合（ステップＳ７、Ｎｏ）に
は、ステップＳ２のｉ＋１をｉ＋２に歩進して（ステップＳ８）、ステップＳ２以降の各
ステップを行い、表１に保存されている全てのｉに対して終了するまで繰り返す。
【００６９】
以上より、第１の実施形態と同様の効果を得ることができる。また、本変形例では、第
１の抵抗素子それぞれの抵抗値のばらつきを調べる必要なく、高精度に電圧をステップア
ップすることができる。
【００７０】
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置の構成について説明する。
【００７１】
なお、第２の実施形態に係る半導体記憶装置は、第１の実施形態の半導体記憶装置に対
して、最小電圧設定回路６０における抵抗値の設定方法を制御する第１の制御装置７０と
は別の制御装置８０（以下、第２の制御装置という）が設けられている点が異なり、その
他の構成部分については同一である。また、第１の実施形態の半導体記憶装置に対して、
最小電圧設定回路６０における抵抗値の設定方法が異なる。従って、以下の説明において
、第１の実施形態と同様の構成については、詳細説明を省略し、異なる構成及び方法の部
分について説明する。
【００７２】
［概要］
抵抗素子の設計抵抗値からのずれがある場合には、最上位ビット（Ｍｏｓｔ  Ｓｉｇｎ
ｉｆｉｃａｎｔ  Ｂｉｔ  以下ＭＳＢという）の切り替え時に、この抵抗値の誤差の影響
を最も受けやすくなる。そうすると、正確な所望の設定電圧ひいては、正確なステップア
ップ電圧を得ることができない。この問題は電圧設定回路の設定電圧のステップ数を増や
してビット数が増えた時の上位ビットにおいて顕著になる。
【００７３】
このＭＳＢの切り替え時においても、正確な所望の設定電圧及びステップアップ電圧を
得るための半導体記憶装置の構成と最小電圧設定回路６０における抵抗値の設定方法を、
図４を用いて以下説明する。図４は、本発明の第２の実施形態における半導体記憶装置の
うち電圧発生回路を示す回路図である
［第２の実施形態の半導体記憶装置の構成］
図４に示すように、本実施形態では、半導体記憶装置内に、選択されている第１の抵抗
素子に変更が生じた場合に、その変更に応じて最小電圧設定回路６０における第２の抵抗
素子の抵抗値の設定を制御する第２の制御装置８０が設けられている。
【００７４】
この第２の制御装置８０は、主として入力信号のうち最上位ビットが切り替わるとき、
最上位ビットでないビットの切り替えを行わないという制御を行うためのものである。
【００７５】
また、この第２の制御装置８０の制御方法は、半導体記憶装置内の記憶部に保存されて
いる。
【００７６】
［最小電圧設定回路における第２の抵抗素子の抵抗値の設定方法］
次に、本実施形態における最小電圧設定回路における第２の抵抗素子の抵抗値の設定方
法について、図５を用いて説明する。図５は、本発明の第２の実施形態における半導体記
憶装置のうち最小電圧設定回路における抵抗値の設定方法のフローチャート図である。
【００７７】
まず、ステップＳ１で、既に外部の機器から信号が入力されている第１のスイッチング
トランジスタに既に入力されている信号とは別の新たな信号が入力される。これにより、
既に第１のスイッチングトランジスタに入力されていた信号から別の新たな信号に、第１
のスイッチングトランジスタに入力される信号が切り替わる。
【００７８】
次に、ステップＳ２では、上記の第２の制御装置８０を用いて、上記ステップＳ１で新
たに入力された信号によって、第１のスイッチングトランジスタにおけるＭＳＢの切り替
えがあるか否かを判定する。例えば、５ビットの電圧設定データに関して、（０１１１１
）から（１００００）に切り替わるとき、第２の制御装置８０により、ＭＳＢの切り替え
が有ると判定される。
【００７９】
第１のスイッチングトランジスタにおけるＭＳＢの切り替えがない場合（ステップＳ２
、Ｎｏ）には、第２の制御装置８０を用いて、最小電圧設定回路６０の第２の抵抗素子の
抵抗値の変更をしない（ステップＳ３）。
【００８０】
一方で、第１のスイッチングトランジスタにおけるＭＳＢの切り替えがある場合（ステ
ップＳ２、Ｙｅｓ）には、第２の制御装置８０を用いて、ＭＳＢ以外のある特定のビット
の切り替えを停止する（ステップＳ４）。ここで、ある特定のビットとは、ＭＳＢ以外で
あればよく、例えば５ビットの電圧設定データに関して、ある特定のビットは、１ビット
目から４ビット目の部分が該当する。
【００８１】
ステップＳ４は、例えば、５ビットの電圧設定データに関して、４ビット目の切り替え
を停止すると仮定すると、（０１１１１）から（１００００）に切り替わる場合には、（
１１０００）に切り替えることを意味する。
【００８２】
このとき、第２の制御装置８０を用いて、ＭＳＢ以外のある特定のビットの切り替えの
停止をした場合における第１の抵抗素子の抵抗値と初期状態の最小電圧設定回路６０の第
２の抵抗素子の抵抗値との合成抵抗値ＲＭが、ＭＳＢ以外のある特定のビットの切り替え
の停止をしなかった場合における第１の抵抗素子の抵抗値と初期状態の最小電圧設定回路
６０の第２の抵抗素子の抵抗値との合成抵抗値ＲＲＭを中心した許容範囲内に含まれるよ
うに、最小電圧設定回路６０の第２の抵抗素子の抵抗値を変更する（ステップＳ５）。
【００８３】
ステップＳ５について、上記の例（５ビットの電圧設定データに関して、（０１１１１
）から（１１０００）に切り替わる）を使用し説明する。
【００８４】
本来の（１００００）の信号が第１のスイッチングトランジスタに入力されたときの第
１の抵抗素子の抵抗値と初期状態の最小電圧設定回路６０の第２の抵抗素子の抵抗値との
合成抵抗値ＲＲＭは、以下の式（５）のようになる。
【００８５】
ＲＲＭ＝４Ｒ×ＲＢ／（４Ｒ＋ＲＢ）    …式（５）
ただし、初期状態の最小電圧設定回路６０の第２の抵抗素子の抵抗値をＲＢとする。
【００８６】
（１１０００）の信号が入力されたときの第１の抵抗素子の抵抗値と初期状態の最小電
圧設定回路６０の第２の抵抗素子の抵抗値との合成抵抗値ＲＭが、上記の合成抵抗値ＲＲ
Ｍを中心とした許容範囲内に含まれる場合の例として、合成抵抗値ＲＭが合成抵抗値ＲＲ
Ｍと等しくなるように、第２の抵抗素子の抵抗値を変更する。
【００８７】
以下の式（６）を満たすような最小電圧設定回路内のスイッチングトランジスタＲＢＳ
ＥＬを選択し、変更後の第２の抵抗素子の抵抗値ＲＭＣとなるように、変更する。
【００８８】
ＲＭＣ＝８Ｒ×ＲＢ／（８Ｒ−ＲＢ）    …（６）
ステップＳ３又はステップＳ５の後、終了する（ステップＳ６）。
【００８９】
ステップＳ６の後に、リミッター回路３０に更に別の新たな信号が入力され、信号が歩
進されたときには、上記ステップＳ４及びステップＳ５で変更された最小電圧設定回路６
０の第２の抵抗素子の抵抗の状態且つ、ＭＳＢとある特定ビットに対応する第１の抵抗素
子の抵抗の状態を維持したまま、信号を歩進させる。例えば、上記例においては、リミッ
ター回路３０に（１０００１）の信号が入力されたときに、抵抗素子６４Ｒの抵抗値が設
計抵抗値と等しいことを仮定すると、最小電圧抵抗回路の抵抗値をＲＭＣのままにし、（
１１００１）として歩進させ、入力を行う。
【００９０】
以上により、ＭＳＢの切り替え時に、ある特定のビットの切り替えを停止することによ
り生じる誤差を、最小電圧設定回路６０の第２の抵抗素子の抵抗値の変更により、低減で
きる。その結果、高精度に電圧をステップアップする電圧発生回路を備える半導体記憶装
置及びその製造方法を提供できる。
【００９１】
また、本実施形態では、リミッター回路３０内にリダンダンシー回路を設けずに、高精
度に電圧をステップアップする電圧発生回路を備える半導体記憶装置を提供できる。この
ため、リミッター回路３０の面積増加を抑制することができる。
【００９２】
また、本実施形態では、ステップＳ６の後に、リミッター回路３０に更に別の新たな信
号が入力され、信号が歩進されたときには、上記ステップＳ４及びステップＳ５で変更さ
れた最小電圧設定回路６０の第２の抵抗素子の抵抗の状態且つ、ＭＳＢとある特定ビット
に対応する第１の抵抗素子の抵抗の状態を維持したまま、信号を歩進させる。これにより
、ビットの切り替えをする際の、第１の抵抗素子の抵抗値の誤差の影響を軽減することが
できる。その結果、ステップアップする電圧をより高精度に所望の設定電圧を得ることが
できる。
【００９３】
なお、ある特定のビットは、ＭＳＢのビットの次に加算電流が多いビットであることが
好ましい。上記の例（５ビットの電圧設定データ）の場合には、ＭＳＢのビットの次に加
算電流が多い４ビット目のビット切り替えの停止を行うことが好ましい。
【００９４】
これによって、既に入力されている信号からこの信号とは別の新たな信号に切り替える
ときの加算電流を軽減することができる。その結果、ステップアップする電圧をより高精
度に一定にすることができる。
【符号の説明】
【００９５】
１０…昇圧回路
２０…リミッター回路
２１…差動増幅器
３０…昇圧制御回路
４０…出力ノード
５０…電圧設定回路
５１…第１の電圧設定回路
５２…第２の電圧設定回路
６０…最小電圧設定回路
７０…第１の制御装置
８０…第２の制御装置
Ｓ＜０＞〜Ｓ＜３＞，Ｔ＜１＞〜Ｔ＜７＞，ＲＢＳＥＬ＜１＞〜ＲＢＳＥＬ＜４＞…スイ
ッチングトランジスタ
６４Ｒ，３２Ｒ，１６Ｒ，８Ｒ，４Ｒ，ＲＢ＜１＞〜ＲＢ＜４＞，ＲＬ…抵抗素子 
【図１】
2011139608.tif 000005
【図２】
2011139608.tif 000006
【図３】
2011139608.tif 000007
【図４】
2011139608.tif 000008
【図５】
2011139608.tif 000009