(57)【要約】【課題】内部回路に電源電位または接地電位を供給するための外部端子に関して、開放および短絡を検出可能にした半導体装置を提供する。【解決手段】内部回路と、通常動作時に外部から印加される電源電位または接地電位を内部回路に供給するための第１の端子と、テスト結果を出力するための第２の端子と、第１の端子とは異なる端子から供給される電位により生成された所定の基準電圧と第１の端子の電位とを比較する比較部と、比較部からの出力をテスト結果として保持する第１のレジスタと、テスト結果を第１のレジスタから第２の端子に出力するテスト結果出力部とを有する構成である。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路と、
通常動作時に外部から印加される電源電位または接地電位を前記内部回路に供給するための第１の端子と、
前記第１の端子に関するテスト結果を出力するための第２の端子と、
前記第１の端子とは異なる端子から供給される電位により生成された所定の基準電圧と前記第１の端子の電位とを比較する比較部と、
前記比較部の出力ノードに接続され、テスト時に前記比較部からの出力を前記テスト結果として保持する第１のレジスタと、
前記テスト結果を第１のレジスタから前記第２の端子に出力するテスト結果出力部と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記テスト時に前記基準電圧を生成するための電源電位または接地電位が外部から印加される第３の端子をさらに有することを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記テスト結果出力部が、
外部から信号を入力または外部に信号を出力するための複数の第４の端子と、
それぞれが前記複数の第４の端子のうち、関連する１つに接続される複数の第２のレジスタと、を有し、
前記第１のレジスタと前記複数の第２のレジスタとが直列に接続され、直列に接続された第１および複数の第２のレジスタのうち、最後の第２のレジスタが前記第２の端子と接続されていることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項記載の半導体装置において、
前記第１の端子の電位を検出して前記比較器に出力する検出回路と、
前記第１の端子とは異なる端子から供給される電位に基づいて、前記第１の端子が短絡または開放しているか否かを判定するための前記所定の基準電圧を生成する基準電圧供給回路と、をさらに有することを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか１項記載の半導体装置において、
前記比較部は、前記第１の端子の電位が前記基準電圧より大きいか否かに対応して、異なる情報を出力することを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１の端子が通常動作時に外部から印加される接地電位を前記内部回路に供給するための端子であり、
前記検出回路は、
２つの端子のうち、一方の端子が前記第１の端子に接続され、他方の端子に前記第１の端子とは異なる端子から供給される電位が印加される抵抗素子を備え、該第１の端子と該抵抗素子の間の中継点の電位を該第１の端子の電位として前記比較器に出力し、
前記比較部は、前記第１の端子の電位が前記基準電圧と所定の範囲で一致するか否かに対応して、異なる情報を出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路のテスト回路、特に、バウンダリスキャン・テストに用いるテスト回路を有する半導体装置に関する。
【背景技術】
【０００２】
バウンダリスキャン・テスト時に、外部端子の短絡故障を高い確度で検出するためのテスト回路の一例が特許文献１に開示されている。特許文献１には、外部端子の電位レベルと基準電圧とを比較するコンパレータ回路と、このコンパレータ回路に中間レベル、つまり、ロウレベルとハイレベルとの間の電位レベルの基準電圧を供給する基準電圧生成手段とを備えたテスト回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２６４９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置では、プリント基板上に半導体チップを実装する際の半田付け不良等の実装不具合に起因して、半導体チップの信号入出力端子、電源端子および接地端子等の外部端子が他の外部端子と短絡（ショート）してしまう短絡故障や、外部端子が開放（オープン）してしまう開放故障が生じる場合がある。特に、外部端子が開放状態になっている場合、この外部端子の電位レベルはフローティング状態、つまり、どのような電位レベルになっているか不明の状態になってしまう。
【０００５】
関連するバウンダリスキャン・テスト回路では、信号入出力端子の短絡故障や開放故障を検出できるが、内部回路に各々電源電圧や接地電圧を供給する電源端子や接地端子の開放故障や短絡故障は検出することができないという問題があった。すなわち、信号入出力端子の開放故障は、信号入出力端子にハイレベルを入力するテストとロウレベルを入力するテストとを行えば、これら２つのテストの結果から検出することが可能であるが、電源端子や接地端子は、テスト時には常に所定の電源電圧や接地電圧が供給されている必要があるため、これらの端子に供給される電圧を変化させることで開放故障を検出することはできなかった。
【０００６】
特許文献１に記載のテスト回路を用いた場合、電源端子や接地端子の短絡故障を検出することは可能だが、電源端子や接地端子が開放故障している場合には、これらの端子がどのような電位レベルであるかが不明なため、基準電圧を変化させて何度もテストを行う必要があり、テスト時間が増加してしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、
内部回路と、
通常動作時に外部から印加される電源電位または接地電位を前記内部回路に供給するための第１の端子と、
前記第１の端子に関するテスト結果を出力するための第２の端子と、
前記第１の端子とは異なる端子から供給される電位により生成された所定の基準電圧と前記第１の端子の電位とを比較する比較部と、
前記比較部の出力ノードに接続され、テスト時に前記比較部からの出力を前記テスト結果として保持する第１のレジスタと、
前記テスト結果を第１のレジスタから前記第２の端子に出力するテスト結果出力部と、
を有する構成である。
【０００８】
本発明では、テスト時において、内部回路に電源電位または接地電位を供給するための第１の端子とは異なる端子に供給される電位に基づいて基準電圧を生成しているため、第１の端子に短絡故障または開放故障があっても、基準電圧の電位が不定にならない。そのため、電位の安定した基準電圧と第１の端子の電位とを比較することで、第１の端子に短絡故障または開放故障があるか否かを判定することが可能となる。
【発明の効果】
【０００９】
本発明によれば、電源端子または接地端子に短絡故障または開放故障がある場合でも、これらの端子の短絡故障または開放故障の有無を容易に検出することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体装置の一構成例を示すブロック図である。
【図２】信号入力端子のＢＴＣの一構成例を示すブロック図である。
【図３】ＶＶＳＳのＢＴＣの一構成例を示すブロック図である。
【図４】ＶＶＤＤのＢＴＣの一構成例を示すブロック図である。
【図５】内部回路用電源端子が正常にプリント基板と接続されている場合のタイミングチャートである。
【図６】内部回路用電源端子が開放または短絡している場合のタイミングチャートである。
【図７】内部回路用接地端子がプリント基板と正常に接続されている場合のタイミングチャートである。
【図８】内部回路用接地端子が開放または短絡している場合のタイミングチャートである。
【発明を実施するための形態】
【００１１】
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示すブロック図である。
【００１２】
図１に示すように、本実施形態の半導体装置１は、電源端子および接地端子を含む外部端子と、半導体チップ５とを有する。半導体チップ５は、内部回路１０と、信号入力端子１０１−１〜１０１−４のそれぞれに接続されたＢＴＣ（Ｂｏｕｎｄａｒｙ  ｓｃａｎ  Ｔｅｓｔ  Ｃｅｌｌ）２０−１〜２０−４と、信号出力端子１０１−５〜１０１−８のそれぞれに接続されたＢＴＣ２０−５〜２０−８と、内部回路用電源端子（ＶＶＤＤ）に接続されたＢＴＣ３０と、内部回路用接地端子（ＶＶＳＳ）に接続されたＢＴＣ４０とを有する。
【００１３】
ＢＴＣ３０、４０にＶＤＤを供給するための電源端子であるＢＴＣ−ＶＤＤがＢＴＣ３０、４０のそれぞれと接続されている。また、ＢＴＣ３０、４０にＶＳＳを供給するための接地端子であるＢＴＣ−ＶＳＳがＢＴＣ３０、４０のそれぞれと接続されている。信号入力端子１０１−１〜１０１−４、信号出力端子１０１−５〜１０１−８、ＢＴＣ−ＶＤＤ、ＢＴＣ−ＶＳＳ、ＶＶＤＤおよびＶＶＳＳが外部端子に相当し、これらの外部端子は半導体チップ５に設けられたパッド（不図示）と接続されている。
【００１４】
外部端子とパッドは、例えば、ボンディングワイヤ（不図示）で接続されている。半導体装置１は図に示さないプリント基板に搭載され、半導体チップ５の外部端子がプリント基板に設けられた配線と半田で接続されている。なお、外部端子の種類および数は図１に示す場合に限らない。以下では、電源電圧をＶＤＤとし、接地電位をＶＳＳとする。
【００１５】
ＢＴＣ２０−１〜２０−４は信号入力端子のテスト用セル部であり、ＢＴＣ２０−５〜２０−８は信号出力端子のテスト用セル部である。ＢＴＣ３０はＶＶＤＤのテスト用セル部であり、ＢＴＣ４０はＶＶＳＳのテスト用セル部である。
【００１６】
信号入力端子１０１−１〜１０１−４のそれぞれはＢＴＣ２０−１〜２０−４のそれぞれを介して内部回路１０と接続されている。信号出力端子１０１−５〜１０１−８のそれぞれはＢＴＣ２０−５〜２０−８のそれぞれを介して内部回路１０と接続されている。ＶＶＤＤはＢＴＣ３０を介して内部回路１０と接続され、ＶＶＳＳはＢＴＣ４０を介して内部回路１０と接続されている。
【００１７】
テストデータ入力端子であるＴＤＩ（Ｔｅｓｔ  Ｄａｔａ  Ｉｎ）からＢＴＣ４０、ＢＴＣ３０、およびＢＴＣ２０−１〜２０−８が順に接続され、ＢＴＣ２０−８はテストデータ出力端子であるＴＤＯ（Ｔｅｓｔ  Ｄａｔａ  Ｏｕｔ）に接続されている。
【００１８】
ＢＴＣ２０−１〜２０−８、ＢＴＣ３０およびＢＴＣ４０のそれぞれは、テストイネーブル信号の入力端子であるＭＯＤＥ、Ｓｃａｎモードイネーブル信号の入力端子であるＳＨＩＦＴ＿ＤＲ、データ取り込み用クロック信号の入力端子であるＣＬＯＣＫ＿ＤＲ、および、データアップデート用クロック信号の入力端子であるＵＰＤＡＴＥ＿ＤＲと接続されている。
【００１９】
次に、信号入力端子または信号出力端子のＢＴＣ２０−１〜２０−８の構成を説明する。信号入力端子のＢＴＣ２０−１〜２０−４と信号出力端子のＢＴＣ２０−５〜２０−８のそれぞれは同様な構成のため、ここでは、ＢＴＣ２０−１の構成について説明する。
【００２０】
図２は、図１に示した、信号入力端子のＢＴＣの一構成例を示すブロック図である。図２に示すように、ＢＴＣ２０−１は、ＭＵＸ２１と、レジスタ（以下では、ＲＥＧと表記する）２２と、ＲＥＧ２３と、ＭＵＸ２４とを有する。ＭＵＸ２１、ＲＥＧ２２、ＲＥＧ２３およびＭＵＸ２４が直列に接続されている。信号入力端子１０１−１は、ＭＵＸ２１とＭＵＸ２４のそれぞれのＡ端子に接続されている。
【００２１】
ＭＵＸ２１の出力端子がＲＥＧ２２の入力端子と接続され、ＲＥＧ２２の出力端子がＲＥＧ２３の入力端子と接続されている。ＲＥＧ２３の出力端子がＭＵＸ２４のＢ端子に接続され、ＭＵＸ２４の出力端子１０２が内部回路１０に接続されている。また、ＲＥＧ２２の出力端子とＲＥＧ２３の入力端子の間の中継点がＢＴＣ２０−２のＭＵＸ２１のＢ端子に接続されている。
【００２２】
ＭＵＸ２１のＢ端子はＢＴＣ３０と接続されている。ＭＵＸ２１は、ＳＨＩＦＴ＿ＤＲから入力されるＳｃａｎモードイネーブル信号にしたがって、Ａ端子に入力される信号またはＢ端子に入力される信号をＲＥＧ２２に送信する。
【００２３】
ＲＥＧ２２は、ＭＵＸ２１から受信する信号を蓄積し、ＣＬＯＣＫ＿ＤＲからデータ取込み用クロック信号が入力されるタイミングで、蓄積している情報をＲＥＧ２３とＢＴＣ２０−２のそれぞれに送信する。ＲＥＧ２３は、ＵＰＤＡＴＥ＿ＤＲからデータアップデート用クロック信号が入力されるタイミングで、蓄積している情報をＭＵＸ２４に送信し、ＲＥＧ２２から受信する信号を蓄積する。
【００２４】
ＭＵＸ２４は、ＭＯＤＥから入力されるテストイネーブル信号にしたがって、Ａ端子に入力される信号またはＢ端子に入力される信号を内部回路１０に出力する。ここでは、半導体チップ５の通常使用時にはテストイネーブル信号がＨｉｇｈ（以下では、Ｈと表記する）であり、テスト使用時にはテストイネーブル信号がＬｏｗ（以下では、Ｌと表記する）であるものとする。ＭＵＸ２４は、ＭＯＤＥから入力される信号がＨのとき、Ａ端子に入力される信号を内部回路１０に出力し、ＭＯＤＥから入力される信号がＬのとき、Ｂ端子に入力される信号を内部回路１０に出力する。
【００２５】
なお、信号出力端子のＢＴＣ２０−５〜２０−８の場合、ＭＵＸ２１とＭＵＸ２４のそれぞれのＡ端子が内部回路１０と接続され、ＭＵＸ２４の出力端子１０２が信号出力端子１０１−５〜１０１−８に相当する。
【００２６】
また、ＵＰＤＡＴＥ＿ＤＲからＲＥＧ２３にデータアップデート用クロック信号を入力することで、ＭＵＸ２４がＲＥＧ２３からＢ端子に入力される情報を内部回路１０を介してＢＴＣ２０−８に送信し、ＲＥＧ２３に蓄積されていた情報をＢＴＣ２０−８から信号出力端子１０１−８に出力するようにしてもよい。
【００２７】
次に、ＶＶＳＳのＢＴＣ４０の構成を説明する。図３は、図１に示した、ＶＶＳＳのＢＴＣの一構成例を示すブロック図である。
【００２８】
図３に示すように、ＢＴＣ４０は、ＭＵＸ２１と、ＲＥＧ２２と、ＭＵＸ２４と、比較器４５と、所定の基準電圧を供給する基準電圧供給回路４１と、ＶＶＳＳの異常を検出するための検出回路４２とを有する。ＭＵＸ２１、ＲＥＧ２２およびＭＵＸ２４については、図２を参照して説明した内容と重複する内容の説明を省略し、図２に示した構成と異なる点を中心に説明する。
【００２９】
基準電圧供給回路４１は、ＰＭＯＳトランジスタ（以下では、Ｐｃｈ−Ｔｒと表記する）４７と、抵抗素子Ｒ１、Ｒ２とを有する。Ｐｃｈ−Ｔｒ４７のソース電極が抵抗素子Ｒ１、Ｒ２を介してＢＴＣ−ＶＳＳに接続され、ドレイン電極がＢＴＣ−ＶＤＤに接続され、ゲート電極がＳＨＩＦＴ＿ＤＲに接続されている。
【００３０】
検出回路４２は、Ｐｃｈ−Ｔｒ４６と、抵抗素子Ｒ０とを有する。Ｐｃｈ−Ｔｒ４６のソース電極が抵抗素子Ｒ０を介してＶＶＳＳに接続され、ドレイン電極がＢＴＣ−ＶＤＤに接続され、ゲート電極がＳＨＩＦＴ＿ＤＲに接続されている。
【００３１】
図３に示すように、ＶＶＳＳに接続された配線は２つに分岐され、一方の配線はＭＵＸ２４のＡ端子に接続され、他方の配線は抵抗素子Ｒ０を介してＰｃｈ−Ｔｒ４６のソース電極に接続されている。ＭＵＸ２４の出力端子が内部回路１０のＶＳＳ端子（不図示）に接続されている。ＭＵＸ２１のＢ端子がＴＤＩに接続されている。
【００３２】
比較器４５の２つの入力端子のうち、一方の入力端子であるＶｉｎ−がＶＶＳＳと抵抗素子Ｒ０の間の中継点に接続され、他方の入力端子であるＶｉｎ＋が抵抗素子Ｒ１と抵抗素子Ｒ２の間の中継点に接続されている。比較器４５の出力ノードであるＶｏｕｔはＭＵＸ２１のＡ端子に接続されている。
【００３３】
比較器４５は、Ｖｉｎ＋に印加される基準電圧とＶｉｎ−に印加されるＶＶＳＳの電位とを比較し、ＶＶＳＳの電位が基準電圧以上である場合、Ｌの信号を出力し、ＶＶＳＳの電位が基準電圧よりも小さい場合、Ｈの信号を出力する。
【００３４】
基準電圧供給回路４１において、抵抗素子Ｒ１、Ｒ２の抵抗値は、これらの抵抗素子の抵抗比と電源電圧で決まる基準電圧により、ＶＶＳＳに開放故障または短絡故障があるか否かを判定可能な値に設定される。
【００３５】
例えば、ＶＤＤ＝１．５Ｖとし、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値をそれぞれＲ１、Ｒ２と表し、抵抗比をＲ１：Ｒ２＝９：１としたとき、比較器４５のＶｉｎ＋に印加される基準電圧は約１５０ｍＶとなる。基準電圧は、ＶＳＳの電位に近く、ＶＳＳよりも大きい値が望ましい。ＶＶＳＳがＶＶＤＤと短絡していると、Ｖｉｎ−に印加される電圧は約１．５Ｖとなり、基準電圧よりも明らかに大きくなるので、比較器４５は、ＶＶＳＳの異常を検出することが可能となる。また、ＶＶＳＳとプリント基板の配線との半田付けが不十分で、ＶＶＳＳが開放状態であると、配線抵抗によりＶＶＳＳの電位は０Ｖよりも高くなる。この場合でも、Ｖｉｎ−に印加される電圧が基準電圧よりも大きくなり、比較器４５は、ＶＶＳＳの異常を検出することが可能となる。
【００３６】
また、抵抗素子Ｒ０の抵抗値を予め決めておくと、ＶＶＳＳが開放状態の場合に、Ｖｉｎ＋に印加される電圧は、ＶＤＤから抵抗素子Ｒ０の分だけ電圧降下した電位となり、この電圧を予め求めることが可能となる。この電圧と所定の範囲で基準電圧が一致するように抵抗素子Ｒ１、Ｒ２のそれぞれの抵抗値を決めてもよい。この場合、比較器４５は、Ｖｉｎ＋に印加される基準電圧とＶｉｎ−に印加される電圧とを比較し、Ｖｉｎ−に印加される電圧が所定の範囲で基準電圧と一致する場合、Ｌの信号を出力し、Ｖｉｎ−に印加される電圧が所定の範囲で基準電圧と一致しない場合、Ｈの信号を出力する。比較器４５の出力がＬの場合は、ＶＶＳＳが開放状態にあると判断することが可能となる。
【００３７】
次に、ＶＶＤＤのＢＴＣ３０の構成を説明する。図４は、図１に示した、ＶＶＤＤのＢＴＣの一構成例を示すブロック図である。
【００３８】
図４に示すように、ＢＴＣ３０は、ＭＵＸ２１と、ＲＥＧ２２と、ＭＵＸ２４と、比較部３５と、所定の基準電圧を供給する基準電圧供給回路３１と、ＶＶＤＤの異常を検出するための検出回路３２と、信号反転用のインバータ回路３３とを有する。ＭＵＸ２１、ＲＥＧ２２およびＭＵＸ２４については、図２を参照して説明した内容と重複する内容の説明を省略し、図２に示した構成と異なる点を中心に説明する。
【００３９】
基準電圧供給回路３１は、ＮＭＯＳトランジスタ（以下では、Ｎｃｈ−Ｔｒと表記する）３７と、抵抗素子Ｒ４、Ｒ５とを有する。Ｎｃｈ−Ｔｒ３７のドレイン電極が抵抗素子Ｒ４、Ｒ５を介してＢＴＣ−ＶＤＤに接続され、ソース電極がＢＴＣ−ＶＳＳに接続され、ゲート電極がインバータ回路３３を介してＳＨＩＦＴ＿ＤＲと接続されている。
【００４０】
検出回路３２は、Ｎｃｈ−Ｔｒ３６と、抵抗素子Ｒ３とを有する。Ｎｃｈ−Ｔｒ３６のドレイン電極が抵抗素子Ｒ３を介してＶＶＤＤに接続され、ソース電極がＢＴＣ−ＶＳＳに接続され、ゲート電極がインバータ回路３３を介してＳＨＩＦＴ＿ＤＲに接続されている。
【００４１】
図４に示すように、ＶＶＤＤに接続された配線は２つに分岐され、一方の配線はＭＵＸ２４のＡ端子に接続され、他方の配線はさらに配線３８と配線３９に分岐している。配線３８は比較器３５のＶｉｎ＋に接続され、配線３９は抵抗素子Ｒ３を介してＮｃｈ−Ｔｒ３６のドレイン電極に接続されている。抵抗素子Ｒ４と抵抗素子Ｒ５の間の中継点が比較器３５のＶｉｎ−に接続され、比較器３５の出力ノードであるＶｏｕｔがＭＵＸ２１のＡ端子に接続されている。ＭＵＸ２４の出力端子は内部回路１０のＶＤＤ端子（不図示）に接続されている。ＭＵＸ２１のＢ端子は、ＢＴＣ４０のＲＥＧ２２とＭＵＸ２４の間の中継点に接続されている。
【００４２】
比較器３５は、Ｖｉｎ−に印加される基準電圧とＶｉｎ＋に印加されるＶＶＤＤの電位とを比較し、ＶＶＤＤの電位が基準電圧以上である場合、Ｈの信号を出力し、ＶＶＤＤの電位が基準電圧よりも小さい場合、Ｌの信号を出力する。
【００４３】
基準電圧供給回路３１において、抵抗素子Ｒ４、Ｒ５の抵抗値は、これらの抵抗素子の抵抗比と電源電圧で決まる基準電圧により、ＶＶＤＤに開放故障または短絡故障があるか否かを判定可能な値に設定される。
【００４４】
例えば、ＶＤＤ＝１．５Ｖとし、抵抗素子Ｒ４と抵抗素子Ｒ５の抵抗値をそれぞれＲ４、Ｒ５と表し、抵抗比をＲ４：Ｒ５＝１：９としたとき、比較器３５のＶｉｎ−に印加される基準電圧は約１．３５Ｖとなる。基準電圧は、ＶＤＤの電位に近く、ＶＤＤよりも小さい値が望ましい。ＶＶＤＤがＶＶＳＳと短絡していると、Ｖｉｎ＋に印加される電圧は約０Ｖとなり、基準電圧よりも明らかに小さくなるので、比較器３５は、ＶＶＤＤの異常を検出することが可能となる。また、ＶＶＤＤとプリント基板の配線との半田付けが不十分で、ＶＶＤＤが開放状態であると、配線抵抗によりＶＶＤＤの電位は０Ｖよりも高くなるが、ＶＤＤよりも低い値である。よって、この場合でも、Ｖｉｎ＋に印加される電圧が基準電圧よりも小さくなり、比較器４５は、ＶＶＤＤの異常を検出することが可能となる。
【００４５】
次に、本実施形態の半導体装置におけるテスト時の動作を説明する。はじめに、ＶＶＤＤが正常な場合について説明する。
【００４６】
図５は内部回路用電源端子が正常にプリント基板と接続されている場合のタイミングチャートであり、図４に示したＢＴＣ３０の各端子の電位の変化を示す。図５には、内部回路１０の電源端子である内部回路ＶＤＤにＶＶＤＤの電圧が供給された場合も示している。
【００４７】
ここでは、ＶＶＤＤにＶＤＤ＝“Ｈ”の電圧が印加されている。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号が入力されない状態（ＳＨＩＦＴ＿ＤＲの電位が“Ｌ”の状態）では、抵抗素子Ｒ４と抵抗素子Ｒ５の抵抗比で決まる電圧（＝Ｒ５・ＶＤＤ／（Ｒ４＋Ｒ５））が比較器３５のＶｉｎ−に印加される。この電圧は、ＶＳＳよりも大きく、ＶＤＤよりも小さい値である。一方、比較器３５のＶｉｎ＋には、ＶＤＤにほぼ一致する電圧がＶＶＤＤから印加される。Ｖｉｎ−に印加される電圧よりもＶｉｎ＋に印加される電圧の方が大きいため、比較器３５のＶｏｕｔの電位は“Ｈ”となる。
【００４８】
ＵＰＤＡＴＥ＿ＤＲにデータアップデート用クロック信号を入力していない状態（ＵＰＤＡＴＥ＿ＤＲの電位が“Ｌ”の状態）で、データ取り込み用クロック信号をＣＬＯＣＫ＿ＤＲに入力すると、その入力のタイミングで、比較器３５のＶｏｕｔの電位の情報がＲＥＧ２２に蓄積される。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号を入力すると（ＳＨＩＦＴ＿ＤＲの電位が“Ｈ”の状態になると）、ＢＴＣ３０のＲＥＧ２２に蓄積された情報は、ＢＴＣ２０−１のＭＵＸ２１のＢ端子に入力され、ＣＬＯＣＫ＿ＤＲにデータ取り込み用クロック信号を入力する度に、ＢＴＣ２０−２〜２０−８を順に移動して、ＢＴＣ３０によるテスト結果として最終的にＴＤＯに出力される。
【００４９】
ＴＤＯの電位が“Ｈ”というテスト結果から、ＶＶＤＤがプリント基板の配線と正常に半田付けされていると判断することが可能となる。また、このようにして、ＢＴＣ２０−１〜２０−８の各ＲＥＧ２２は、Ｓｃａｎ実行時には、直列に接続され、テスト結果を出力するためのテスト結果出力部として機能する。
【００５０】
次に、ＶＶＤＤが開放または短絡しているなど、ＶＶＤＤに異常がある場合について説明する。
【００５１】
図６は内部回路用電源端子が開放または短絡している場合のタイミングチャートであり、図４に示したＢＴＣ３０の各端子の電位の変化を示す。図５には、内部回路１０の電源端子である内部回路ＶＤＤにＶＶＤＤの電圧が供給された場合も示している。
【００５２】
ここでは、ＶＶＤＤにＶＤＤより小さい不定電圧が印加されている。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号が入力されない状態（ＳＨＩＦＴ＿ＤＲの電位が“Ｌ”の状態）では、抵抗素子Ｒ４と抵抗素子Ｒ５の抵抗比で決まる電圧（＝Ｒ５・ＶＤＤ／（Ｒ４＋Ｒ５））が比較器３５のＶｉｎ−に印加される。この電圧は、ＶＳＳよりも大きく、ＶＤＤよりも小さい値である。一方、ＶＶＤＤがＶＶＳＳと短絡していると、比較器３５のＶｉｎ＋には、ＶＳＳにほぼ近い値の電圧がＶＶＤＤから印加される。Ｖｉｎ＋に印加される電圧よりもＶｉｎ−に印加される電圧の方が大きいため、比較器３５のＶｏｕｔの電位はＶＳＳにほぼ一致する“Ｌ”となる。ＶＶＤＤが開放状態であっても比較器３５のＶｏｕｔの結果は同じになる。
【００５３】
図５で説明した方法と同様にして、比較器３５のＶｏｕｔの電位を、ＢＴＣ３０によるテスト結果としてＴＤＯから出力させる。ＴＤＯの電位が“Ｌ”というテスト結果から、ＶＶＤＤが開放または短絡していると判断することが可能となる。
【００５４】
次に、ＶＶＳＳが正常な場合について説明する。図７は内部回路用接地端子がプリント基板と正常に接続されている場合のタイミングチャートであり、図３に示したＢＴＣ４０の各端子の電位の変化を示す。図７には、内部回路１０の接地端子である内部回路ＶＳＳにＶＶＳＳの電圧が供給された場合も示している。
【００５５】
ここでは、ＶＶＳＳにＶＳＳ＝“Ｌ”の電位が印加されている。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号が入力されない状態（ＳＨＩＦＴ＿ＤＲの電位が“Ｌ”の状態）では、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗比で決まる電圧（＝Ｒ２・ＶＤＤ／（Ｒ１＋Ｒ２））が比較器４５のＶｉｎ＋に印加される。この電圧は、ＶＳＳよりも大きく、ＶＤＤよりも小さい値である。一方、比較器４５のＶｉｎ−には、ＶＳＳにほぼ一致する電位がＶＶＳＳから印加される。Ｖｉｎ−に印加される電圧よりもＶｉｎ＋に印加される電圧の方が大きいため、比較器４５のＶｏｕｔの電位は“Ｈ”となる。
【００５６】
ＵＰＤＡＴＥ＿ＤＲにデータアップデート用クロック信号を入力していない状態（ＵＰＤＡＴＥ＿ＤＲの電位が“Ｌ”の状態）で、データ取り込み用クロック信号をＣＬＯＣＫ＿ＤＲに入力すると、その入力のタイミングで、比較器４５のＶｏｕｔの電位の情報がＲＥＧ２２に蓄積される。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号を入力すると（ＳＨＩＦＴ＿ＤＲの電位が“Ｈ”の状態になると）、ＢＴＣ４０のＲＥＧ２２に蓄積された情報は、ＢＴＣ３０のＭＵＸ２１のＢ端子に入力され、ＣＬＯＣＫ＿ＤＲにデータ取り込み用クロック信号を入力する度に、ＢＴＣ２０−１〜２０−８を順に移動して、ＢＴＣ４０によるテスト結果として最終的にＴＤＯに出力される。
【００５７】
ＴＤＯの電位が“Ｈ”というテスト結果から、ＶＶＳＳがプリント基板の配線と正常に半田付けされていると判断することが可能となる。
【００５８】
次に、ＶＶＳＳが開放または短絡しているなど、ＶＶＳＳに異常がある場合について説明する。
【００５９】
図８は内部回路用接地端子が開放または短絡している場合のタイミングチャートであり、図３に示したＢＴＣ４０の各端子の電位の変化を示す。図８には、内部回路１０の接地端子である内部回路ＶＳＳにＶＶＳＳの電圧が供給された場合も示している。
【００６０】
ここでは、ＶＶＳＳにＶＳＳよりも大きい不定電圧が印加されている。ＳＨＩＦＴ＿ＤＲにＳｃａｎモードイネーブル信号が入力されない状態（ＳＨＩＦＴ＿ＤＲの電位が“Ｌ”の状態）では、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗比で決まる電圧（＝Ｒ２・ＶＤＤ／（Ｒ１＋Ｒ２））が比較器４５のＶｉｎ＋に印加される。この電圧は、ＶＳＳよりも大きく、ＶＤＤよりも小さい値である。一方、ＶＶＳＳがＶＶＤＤと短絡していると、比較器４５のＶｉｎ−には、ＶＤＤにほぼ一致する電位が印加される。Ｖｉｎ＋に印加される電圧よりもＶｉｎ−に印加される電圧の方が大きいため、比較器４５のＶｏｕｔの電位は“Ｌ”となる。ＶＶＳＳが開放状態であっても比較器４５のＶｏｕｔの結果は同じになる。
【００６１】
図７で説明した方法と同様にして、比較器４５のＶｏｕｔの電位を、ＢＴＣ４０によるテスト結果としてＴＤＯから出力させる。ＴＤＯの電位が“Ｌ”というテスト結果から、ＶＶＳＳが開放または短絡していると判断することが可能となる。
【００６２】
本実施形態によれば、テスト時において、内部回路に電源電位または接地電位を供給するための第１の端子とは異なる端子に供給される電位に基づいて基準電圧を生成しているため、第１の端子に短絡故障または開放故障があっても、基準電圧の電位が不定にならない。そのため、電位の安定した基準電圧と第１の端子の電位とを比較することで、内部回路に電源電位または接地電位を供給するための端子に短絡故障または開放故障があるか否かを判定することが可能となる。よって、電源端子または接地端子に短絡故障または開放故障がある場合でも、これらの端子の短絡故障または開放故障の有無を容易に検出することができる。
【００６３】
また、接地端子が開放している場合に、電源電位から所定の分だけ電圧降下させた所定の電位を接地端子の電位として出力するように検出回路を構成し、その所定の電位が基準電圧になるように基準電圧供給回路を構成することで、テスト時に接地端子に開放故障があると、接地端子の電位が基準電圧供給回路から供給される基準電圧と所定の範囲で一致する。一方、接地端子に開放故障がない場合、接地端子の電位は、接地電位にほぼ一致するので、基準電圧とは所定の範囲で一致しない。このようにして、接地端子に開放故障がある場合、接地端子の電位レベルがどのような電位レベルになっているか不明の状態になることはないため、接地端子の開放故障の有無を容易に検出することができる。
【００６４】
なお、本実施形態では、半導体チップ５を搭載した半導体装置１がプリント基板に実装される場合で説明したが、半導体チップ５をプリント基板に直接実装する場合に本発明を適用してもよい。この場合、半導体チップ５のパッド（不図示）が外部端子に相当する。
【００６５】
また、本実施形態では、ＢＴＣ３０、４０にＶＤＤを供給するための電源端子としてＢＴＣ−ＶＤＤを設け、ＢＴＣ３０、４０にＶＳＳを供給するための接地端子としてＢＴＣ−ＶＳＳを設ける場合を説明したが、ＭＯＤＥにテストイネーブル信号を入力すると、既存の外部端子のうち、２つの外部端子をＢＴＣ−ＶＤＤとＢＴＣ−ＶＳＳに切り替わるようにしてもよい。この場合、新たに外部端子を設ける必要がない。
【符号の説明】
【００６６】
１    半導体装置
５    半導体チップ
１０    内部回路
２０−１〜２０−８、３０、４０    ＢＴＣ
３５、４５    比較器
３１、４１    基準電圧供給回路
３２、４２    検出回路
ＶＶＤＤ    内部回路用電源端子
ＶＶＳＳ    内部回路用接地端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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