(57)【要約】【課題】本発明の目的は、高速サンプリングによってアナログフィルタ回路及びディジタルフィルタ回路を小型化すると共に、複数のアナログ入力に対してＡ／Ｄ変換のタイミングを揃えることで保護制御演算の位相誤差をなくすことである。【解決手段】電力系統からアナログフィルタ１１ａ〜１１ｎを介して入力される複数のアナログ信号個別に、サンプリング周波数に従いディジタルデータに変換するＡ／Ｄ変換手段１２ａ〜１２ｎを複数備え、前記ディジタルデータに対しフィルタ演算を実行するディジタルフィルタ手段２００と、前記ディジタルフィルタ手段の演算結果を基に保護制御演算を実行して前記電力系統に対する保護信号を生成する保護制御演算手段を備える。【選択図】  図１
2011135709.tif 000002
【特許請求の範囲】
【請求項１】
電力系統の各相に設けられ、前記各相に流れる交流電流をアナログ交流電気量として取り込む入力変換器と、
前記入力変換器によって取り込まれたアナログ交流電気量をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力される各相のディジタル電気量に対して前記Ａ／Ｄ変換に伴う変換誤差を除去するフィルタ演算処理を行い所定のサンプリング周波数で前記フィルタ演算処理結果をメモリへ書き込むディジタルフィルタ手段と、
前記メモリから前記フィルタ演算処理結果を読出し前記電力系統の事故の有無を判断する保護リレー演算を行うリレー演算手段と、を有し、
前記Ａ／Ｄ変換手段は前記入力変換器ごとに設けられ、前記ディジタルフィルタ手段が前記メモリへ書き込むサンプリング周波数よりも高い周波数で前記Ａ／Ｄ変換することを特徴とする保護制御装置。
【請求項２】
請求項１において、
前記ディジタルフィルタ手段は、前記フィルタ演算処理結果を前記メモリへ書き込むサンプリング周波数よりも高い周波数で前記フィルタ演算処理を行い、
前記リレー演算手段は、前記サンプリング周波数よりも低い周波数で前記保護リレー演算を行うことを特徴とする保護制御装置。
【請求項３】
請求項２において、
前記Ａ／Ｄ変換手段および前記ディジタルフィルタ手段は前記サンプリング周波数のｎ倍（ｎは２以上の整数）で前記Ａ／Ｄ変換および前記フィルタ演算処理を行い、
前記リレー演算手段は、前記サンプリング周波数のｍ分の１（ｍは２以上の整数）の周波数で前記保護リレー演算を行うことを特徴とする保護制御装置。
【請求項４】
請求項１において、
前記入力変換器から取り込まれたアナログ交流電気量に対し前記Ａ／Ｄ変換手段の変換周波数を基準として１次遅れ要素のローパスフィルタによるアナログフィルタ処理を行い、該処理結果を前記Ａ／Ｄ変換手段へ出力するアナログフィルタ手段を備えることを特徴とする保護制御装置。
【請求項５】
請求項３において、
前記Ａ／Ｄ変換手段から出力されるディジタル交流電気量の加算結果が格納されるレジスタと、
前記レジスタに格納される加算結果か予め設定された初期設定値かのどちらか一方を選択し出力するセレクタ部と、
前記セレクタ部からの出力と前記Ａ／Ｄ変換手段から出力されるディジタル交流電気量とを加算し前記レジスタへ加算結果を格納する加算部とから成ることを特徴とする保護制御装置。
【請求項６】
電力系統に流れる交流電流を各相ごとにアナログ交流電気量として取り込む複数の入力変換器と、
前記アナログ交流電気量を前記入力変換器の出力毎にＡ／Ｄ変換する複数のＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力される各相のディジタル電気量に対して前記Ａ／Ｄ変換に伴う変換誤差を除去するフィルタ演算処理を行うディジタルフィルタ手段と、
前記フィルタ演算処理結果が書き込まれるメモリ手段と
前記メモリ手段から前記フィルタ演算処理結果を読出し前記電力系統の事故の有無を判断する保護リレー演算を行うリレー演算処理手段と、
前記Ａ／Ｄ変換の周波数、前記フィルタ演算処理の周波数、前記メモリ手段への書き込み周波数および前記保護リレー演算の周波数を決定するタイミング制御信号を前記各手段へ出力するタイミング制御回路と、を有し、
前記タイミング制御回路は、前記メモリ手段へのタイミング制御信号よりも高い周波数で前記Ａ／Ｄ変換手段へタイミング制御信号を出力することを特徴とする保護制御装置。
【請求項７】
請求項６において、
前記タイミング制御回路は、前記リレー演算手段へのタイミング制御信号よりも高い周波数で前記メモリ手段へタイミング制御信号を出力することを特徴とする保護制御装置。
【請求項８】
電力系統の各相毎に設けられ、前記各相に流れる交流電流をアナログ交流電気量として取り込む入力変換器と、
前記入力変換器によって取り込まれたアナログ交流電気量に対してＡ／Ｄ変換を行うＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力される各相毎のディジタル電気量に対して前記Ａ／Ｄ変換の変換誤差を除去するフィルタ演算処理を行い、該フィルタ演算処理結果をメモリへ書き込むディジタルフィルタ手段と、
前記メモリから前記フィルタ演算処理結果を読出し、高調波を除去する高調波除去フィルタ処理を行い、該高調波除去フィルタ処理結果から前記電力系統事故を判断する保護リレー演算を行う中央処理手段と、を有し、
前記各手段が行う前記Ａ／Ｄ変換から前記保護リレー演算までの処理周波数を多段階に間引くことを特徴とする保護制御装置。
【請求項９】
請求項８において、
前記フィルタ演算処理の周波数よりも低い周波数で該フィルタ演算処理結果を前記メモリへ格納し、
前記高調波除去フィルタ処理の周波数よりも低い周波数で前記保護リレー演算を行うことを特徴とする保護制御装置。
【請求項１０】
電力系統の各相毎に設けられ、前記各相に流れる交流電流をアナログ交流電気量として取り込む入力変換器と、
前記入力変換器によって取り込まれたアナログ交流電気量をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力される各相毎のディジタル電気量に対して前記Ａ／Ｄ変換に伴う変換誤差を除去するフィルタ演算処理を行うディジタルフィルタ手段と、
前記フィルタ演算処理結果を間引いてメモリへ格納する第１のデシメーション手段と、
前記メモリから間引かれた前記フィルタ演算処理結果を読出し、高調波を除去する高調波除去フィルタ処理を行うＣＰＵと、
該高調波除去フィルタ処理結果を間引いて前記電力系統の保護リレー演算の処理へ出力する第２のデシメーション手段を有し、
前記Ａ／Ｄ変換手段は前記入力変換器ごとに設けられることを特徴とする保護制御装置。
【請求項１１】
電力系統から複数の回線を介して取り込まれたアナログ交流電気量を各回線ごとにＡ／Ｄ変換する複数のＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力されるディジタル電気量に対して前記Ａ／Ｄ変換の誤差を除去するフィルタ演算処理を行うディジタルフィルタ手段と、
前記フィルタ演算処理結果が書き込まれ、前記電力系統の保護リレー演算を行うＣＰＵによって読出し可能なメモリと、を有し、
前記複数のＡ／Ｄ変換手段は同一基板上に設けられ、前記ディジタルフィルタ手段が前記メモリへ書き込むサンプリング周波数よりも高い周波数で前記Ａ／Ｄ変換することを特徴とする保護制御基盤。
【請求項１２】
電力系統から複数の回線を介してアナログ交流電気量を取り込み、
前記アナログ交流電気量をディジタル量へ前記回線ごとにＡ／Ｄ変換し、
前記ディジタル量に対して前記Ａ／Ｄ変換による変換誤差を除去するフィルタ演算処理を行い、
前記電力系統の事故の有無を判断する保護リレー演算に前記フィルタ演算処理結果を間引いて使用することを特徴とする保護制御方法。
【請求項１３】
請求項１２において、
間引いて取り込まれた前記フィルタ演算処理結果に対して高調波を除去する高調波除去フィルタ処理を行い、
該高調波除去フィルタ処理結果をさらに間引いて保護リレー演算に使用することを特徴とする保護制御方法。
【請求項１４】
電力系統の各相に設けられ、前記各相に流れる交流電流をアナログ交流電気量として取り込む複数の入力変換器と、
前記複数の入力変換器から取り込まれたアナログ交流電気量に対して折り返し誤差防止のフィルタ処理を行う複数のアナログフィルタ手段と、
前記複数のアナログフィルタ手段からの出力をＡ/Ｄ変換する複数のＡ/Ｄ変換手段と、
前記複数のＡ/Ｄ変換手段から出力される各相のディジタル電気量に対して前記Ａ/Ｄ変換に伴う変換誤差を除去するフィルタ演算処理を行い所定のサンプリング周波数で前記フィルタ演算処理結果をメモリへ書き込むディジタルフィルタ手段と、
前記メモリから前記フィルタ演算処理結果を読出し前記電力系統の事故の有無を判断する保護リレー演算を行うリレー演算手段と、
前記複数のアナログフィルタ手段，前記複数のＡ/Ｄ変換手段，前記ディジタルフィルタ手段および前記リレー演算手段が実装されるプリント基板と、を有し、
前記Ａ/Ｄ変換手段は前記入力変換器ごとに設けられ、前記ディジタルフィルタ手段が前記メモリへ書き込むサンプリング周波数よりも高い周波数で前記Ａ/Ｄ変換することを特徴とする保護制御装置。
【請求項１５】
請求項１４において前記プリント基板上にさらに、
前記複数のアナログフィルタ手段および前記複数のＡ/Ｄ変換手段へアナログ電源層を介して電源を供給するアナログ電源と、
前記ディジタルフィルタ手段および前記リレー演算手段へディジタル電源層を介して電源を供給するディジタル電源と、が実装されることを特徴とする保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル保護リレーに係り、特に、電力系統のアナログ信号をディジタルデータに変換し、このディジタルデータに対して、ディジタルフィルタ演算処理を行い、この処理結果を基に電力系統を保護するディジタル保護リレーに関する。
【背景技術】
【０００２】
ディジタル保護リレーは、例えばアナログ入力部，ディジタル保護演算処理部，整定部，出力部を備えて構成されている。アナログ入力部には、折り返し誤差防止用のアナログフィルタ，サンプリングホールド回路，マルチプレクサ，Ａ／Ｄ変換器，バッファを備えたディジタル信号処理装置が設けられている。
【０００３】
ディジタル信号処理装置は、高速サンプリングデータを用いるディジタルフィルタ処理用の入力基板と、保護制御演算用の演算基板とに分かれて構成されている。入力基板は、例えば、系統からの信号を電気角３.７５°でサンプリングしてディジタルフィルタ演算を実行し、この演算結果によるデータを電気角３０°に１回ずつ保護演算部に渡すようになっている。保護演算基板は、入力基板からデータを取り込み、取り込んだデータと保護演算アルゴリズムに基づいて演算処理を実行するようになっている（非特許文献１参照）。
【０００４】
上記のような従来のディジタル保護リレーにおいて、折り返し誤差防止用のアナログフィルタは、サンプリング周波数である４８００Ｈｚ（電気角３.７５°）近傍で６０ｄＢ以上減衰させるために、３次のローパスフィルタで構成されていたため、アナログフィルタの小型化が困難になるといる課題があった。
【０００５】
これに対して、折り返し誤差防止用のアナログフィルタを簡素化するために、サンプリング周波数のｎ倍の周波数でディジタルデータに対してフィルタ処理するディジタルフィルタ手段によってアナログ回路の回路素子を小型化する方式が考案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２４８４７７号公報
【非特許文献】
【０００７】
【非特許文献１】「電気協同研究」第５０巻第１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１の（００１０）では、マルチプレクサで複数のアナログ入力信号を時分割で切替えて多重化し、Ａ／Ｄ変換器で多重化したアナログ入力信号をディジタル信号に変換する方式が紹介されている。しかしサンプリングを単純に高速化する場合、高速なマルチプレクサとＡ／Ｄ変換器が必要となるが、特にマルチプレクサでは、高速サンプリングに十分な切替え動作が達成できないという課題があった。
【０００９】
また、マルチプレクサによって複数のアナログ入力に対して時分割で処理するため、Ａ／Ｄ変換のタイミングがアナログ入力毎に異なり、保護制御演算に誤差が生じる課題があった。
【００１０】
本発明の目的は、高速サンプリングによってアナログフィルタ回路及びディジタルフィルタ回路を小型化すると共に、複数のアナログ入力に対してＡ／Ｄ変換のタイミングを揃えることで保護制御演算の位相誤差をなくすことである。
【課題を解決するための手段】
【００１１】
上記の課題は、電力系統の各相に設けられ、前記各相に流れる交流電流をアナログ交流電気量として取り込む入力変換器と、前記入力変換器によって取込まれたアナログ交流電気量をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力される各相のディジタル電気量に対して前記Ａ／Ｄ変換に伴う変換誤差を除去するフィルタ演算処理を行い所定のサンプリング周波数で前記フィルタ演算処理結果をメモリへ書き込むディジタルフィルタ手段と、前記メモリから前記フィルタ演算処理結果を読出し前記電力系統の事故の有無を判断する保護リレー演算を行うリレー演算手段と、を有し、前記Ａ／Ｄ変換手段は前記入力変換器ごとに設けられ、前記ディジタルフィルタ手段が前記メモリへ書き込むサンプリング周波数よりも高い周波数で前記Ａ／Ｄ変換することを特徴とする保護制御装置によって解決される。
【発明の効果】
【００１２】
本発明によれば、アナログ回路を構成する回路素子の小型化と、複数のアナログ入力に対してサンプリングのタイミングを揃えることができる。
【図面の簡単な説明】
【００１３】
【図１】ディジタル保護リレーのブロック構成図。
【図２】アナログフィルタ
【図３】移動平均化のフィルタ
【図４】ディジタル保護リレーのタイムチャート
【図５】（ａ）フィルタの全体構成、（ｂ）アナログとディジタルフィルタの周波数特性、（ｃ）高調波除去用のディジタルフィルタの周波数特性
【図６】ディジタル保護リレーのタイムチャート
【図７】ディジタル保護リレーのタイムチャート
【図８】ディジタル保護リレーを単一のプリント基板に実装した場合のブロック構成図
【発明を実施するための形態】
【００１４】
図１は、本発明に係るディジタル保護リレーの全体構成図である。ディジタル保護リレー装置は、複数の入力変換器１０ａ〜１０ｍ，複数のアナログフィルタ１１ａ〜１１ｍ，複数のＡ／Ｄ変換器１２ａ〜１２ｍ，タイミング制御回路１００，ディジタルフィルタ２００，バッファメモリ３００，オシレータ４００，ＣＰＵ６００，システムバス５００，メインメモリ７００，入出力部８００，通信部９００によって構成される。
【００１５】
複数の入力変換器１０ａ〜１０ｍは、電力系統の相ごとに、また電流の検出箇所ごとに設けられＣＴ（変流器），変圧器（ＰＴ）などを備えて構成される。これら各入力変換器１０ａ〜１０ｍは、電力系統からアナログ信号として電流信号、電圧信号を取り込み、取り込んだ信号を全て電圧信号としてその振幅を±１０Ｖ以下に変換して、次段のアナログフィルタ１１ａ〜１１ｍに出力する。
【００１６】
各アナログフィルタ１１ａ〜１１ｍはサンプリング時の折り返し誤差を防止するために、高周波領域を低減させるローパスフィルタとして、例えば一次遅れ要素のローパスフィルタで構成されている。
【００１７】
アナログフィルタ１１ａ〜１１ｍを１次遅れ要素のローパスフィルタで構成する場合、図２に示すように抵抗２１と抵抗２２とコンデンサ２３とオペアンプ２４から構成できる。ローパスフィルタの周波数特性は抵抗２２とコンデンサ２３の積分要素で決定される。アナログフィルタ１１ａ〜１１ｍを通過した信号は、ＡＤ変換器１２ａ〜１２ｍに入力される。
【００１８】
各Ａ／Ｄ変換器１２ａ〜１２ｍは、タイミング制御回路１００からのＡ／Ｄ変換開始信号１０１ａに従い、アナログフィルタ１１ａ〜１１ｍを通過した信号を同タイミングでディジタル化し、データをディジタルフィルタ２００に出力する。各Ａ／Ｄ変換器１２ａ〜１２ｍは、基板上に１箇所に集めてアナログフィルタ１１ａ〜１１ｍの近傍に並べて配置する。
【００１９】
ディジタルフィルタ２００は、ｎ倍のオーバサンプリングでＡ／Ｄ変換器１２ａ〜１２ｍを動作させた場合、ｎサンプル移動平均化のディジタルフィルタとなり、タイミング制御回路１００のディジタルフィルタ演算制御信号１０１ｂに従いディジタルフィルタ処理が実行される。移動平均化のフィルタは、図３に示すようにｎ次ＦＩＲ（Finite Impulse Response）タイプで構成され、ｎ−１個の遅延器（Ｚ-1）２０１〜２１５と、ｎ−１個の加算器２１６〜２３０と、１個の乗算器２４０により構成される。ｎ−１個の遅延器（Ｚ-1）２０１〜２１５は過去ｎ−１サンプル分のデータを出力する。ｎ−１個の加算器２１６〜２３０は、過去ｎ−１サンプル分のデータと最新サンプルのデータを総和し、結果を乗算器２４０に出力する。乗算器２４０は、総和された結果をｎで除算して出力することで、ｎサンプル分のデータが移動平均化される。ディジタルフィルタ２００は、電力系統の信号に重畳する高調波信号を除去するものではなく、Ａ／Ｄ変換によるサンプリング周波数の折り返しノイズを除去するものである。
【００２０】
ディジタルフィルタ２００の出力データは、順次バッファメモリ３００に格納される。バッファメモリ３００への書き込み動作は、タイミング制御回路１００からの書き込み信号及び書き込みアドレス信号１０１ｃに従う。Ａ／Ｄ変換器１２ａ〜１２ｍとディジタルフィルタ２００の動作タイミングは、オシレータ４００をクロック源として基本サンプリング周波数ｆｓのそれぞれｎ倍で動作し、バッファメモリ３００のデータ書き込みタイミングは基本サンプリング周波数ｆｓで動作し、それぞれの動作が同期するようにタイミング制御回路１００で制御する。バッファメモリ３００にデータ書き込み後、タイミング制御回路１００はＣＰＵ６００に演算開始信号を示す割込信号１０１ｄを印加する。
【００２１】
ＣＰＵ６００は、タイミング制御回路１００から繰り返し出力される割込信号１０１ｄに応答し、システムバス５００を経由してバッファメモリ３００からデータを読み出して、電力系統の信号に重畳する高調波信号を除去用のディジタルフィルタ処理と保護演算・シーケンス処理を行い、処理結果から入出力制御を実行する。
【００２２】
ディジタル保護リレーの作用を図４のタイムチャートに従って説明する。電力系統から電圧，電流を示すアナログ信号は、入力変換器１０ａ〜１０ｍに入力され、それぞれ電圧信号への変換後、低周波成分がアナログフィルタ１１ａ〜１１ｍを通過してＡ／Ｄ変換器１２ａ〜１２ｍに入力される。各Ａ／Ｄ変換器１２ａ〜１２ｍに入力されたアナログ信号は、電気角３.７５°の１／ｎの周期、言い換えてｎ倍のオーバサンプリング周波数のタイミングに従いディジタルデータに変換される。変換されたディジタルデータは、ディジタルフィルタ２００に入力され、Ａ／Ｄ変換器１２ａ〜１２ｍと同じ周期で移動平均化のフィルタ処理が行われる。フィルタ処理されたデータは、電気角３.７５°，４８００Ｈｚのデータに間引かれ、バッファメモリ３００に書き込まれる。ＣＰＵ６００は、タイミング制御回路１００から電気角３０°、６００Ｈｚで入力される割込信号１０１ｄにより、電気角３.７５°のデータをバッファメモリ３００から８個まとめて読出し、高調波除去のディジタルフィルタ、保護演算・シーケンス処理、常時監視を実行し、保護信号を生成する。保護信号は、入出力部８００を介して電力系統の保護対象に出力される。また、ＣＰＵ６００の処理データはメインメモリ７００に格納され、外部に対して通信は、通信部９００で行われ、外部条件などの情報は入出力部を介してＣＰＵ６００に取り込まれる。ＣＰＵ６００は、バッファメモリ３００，メインメモリ７００，入出力部８００，通信部９００の各デバイスに対し、システムバス５００を介してデータ入出力する。
【００２３】
図５（ａ）にフィルタ構成とサンプリング周波数を示す。この例では、アナログフィルタ１１ａ〜１１ｍ，Ａ／Ｄ変換器１２ａ〜１２ｍ，ディジタルフィルタ２００，デシメーション１，高調波除去用ディジタルフィルタ，デシメーション２がカスケードに接続されている。Ａ／Ｄ変換器１２ａ〜１２ｍとディジタルフィルタ２００はサンプリング周波数ｆｓ１（４８００Ｈｚ×ｎ）で動作し、デシメーション１により信号は１／ｎに間引かれ、高調波除去用ディジタルフィルタはサンプリング周波数ｆｓ２（４８００Ｈｚ）で動作する。さらにデシメーション２により信号は１／８に間引かれ、ＣＰＵ６００による保護演算はサンプリング周波数ｆｓ３（６００Ｈｚ）で動作する。
【００２４】
図５（ｂ）に、アナログフィルタ１１ａ〜１１ｍとディジタルフィルタ２００の特性を示す。アナログフィルタ１１ａ〜１１ｍは、Ａ／Ｄ変換のサンプリング周波数ｆｓ１の折り返しノイズ領域を除去するためｆｓ１を基準に減衰させる特性となり、ディジタルフィルタは、次段のサンプリング周波数ｆｓ２の折り返しノイズ領域を除去するため、ｆｓ２を基準に減衰させる特性になっている。
【００２５】
図５（ｃ）に、高調波除去用ディジタルフィルタの特性を示す。高調波除去用フィルタは、高調波除去と次段サンプリング周波数ｆｓ３の折り返しノイズ領域を除去するためｆｓ３を基準に減衰させる特性になっている。
【００２６】
このように、デシメーションを複数設けて多段階なサンプリングレートになる構成において、次段のサンプリングによる折り返しノイズを除去するために、フィルタは次段のサンプリング周波数を基準に減衰させる特性としている。
【００２７】
このように、Ａ／Ｄ変換器１２ａ〜１２ｍとディジタルフィルタ２００は、基準サンプリング周波数ｆｓ２（４８００Ｈｚ）に対してｎ倍のオーバサンプリング周波数ｆｓ１で動作させ、ディジタルフィルタ２００の特性は、次段の基準サンプリング周波数ｆｓ２を基準にして折り返しノイズを除去する特性にする。その結果、アナログフィルタ１１ａ〜１１ｍは、基準サンプリング周波数のｎ倍以上の周波数領域を減衰させればよいので穏やかな周波数特性にでき、部品バラツキや素子の劣化による特性変動は、基本波である５０Ｈｚ，６０Ｈｚにおいてほとんど発生しない。またアナログフィルタ１１ａ〜１１ｍは、遮断周波数が高いことから小容量なコンデンサを使用できる為に小型化が可能で、小型化に伴う高密度実装が可能となる。
【００２８】
図６にディジタルフィルタ２００の別の構成を示す。図６に示すディジタルフィルタ２００は、セレクタ２１０，２２０，２３０とアキュムレータ２４０と加算器２５０と乗算器２６０で構成される。
【００２９】
セレクタ２１０は、複数のＡ／Ｄ変換器１２ａ〜１２ｍから入力されるデータを選択して加算器２５０に出力するものであり、セレクタ２２０は、複数のＡ／Ｄ変換器１２ａ〜１２ｍに対応するアキュムレータ２４０のデータを選択して加算器に出力する。セレクタ２１０と２２０のデータ選択信号は同一なものであり、タイミング制御回路１００から送られる。アキュムレータ２４０は、複数のＡ／Ｄ変換器１２ａ〜１２ｍ毎に個別に設けられており、累積加算による総和データが格納されるレジスタである。セレクタ２３０は、各アキュムレータ２４０ａ〜２４０ｍの総和データか初期値０を選択して加算器２５０に出力する。セレクタ２３０のデータ選択信号もタイミング制御回路１００から送られる。加算器２５０は、Ａ／Ｄ変換器１２ａ〜１２ｍから入力されるデータとアキュムレータ２４０ａ〜２４０ｍの総和データを加算するものである。乗算器２６０は、ｎサンプルのデータ平均化のために１／ｎを乗算するものである。
【００３０】
ディジタルフィルタ２００の動作について図７のタイムチャートに従って説明する。複数のＡ／Ｄ変換器１２ａ〜１２ｍは、タイミング制御回路１００より同時に、変換開始信号１０１ａが入力されると一斉にＡ／Ｄ変換中の状態となり、Ａ／Ｄ変換が終了するとデータ出力状態になる。ディジタルフィルタ２００は、Ａ／Ｄ変換のデータ出力期間を利用し、複数のＡ／Ｄ変換１２ａ〜１２ｍからの入力データを時分割で処理する。時分割化はセレクタ２１０と２２０のデータ選択により実行される。基準サンプリング周期においてｎ回加算処理が実行され、初回だけ初期値０とＡ／Ｄ変換器の入力データを加算し、２回目以降はアキュムレータとＡ／Ｄ変換器の入力データを加算し、その処理の切替えはセレクタ２３０で選択される。最後のｎ回目のみ加算結果をバッファメモリに書き込みする。
【００３１】
ディジタルフィルタ２００はｎサンプル移動平均化のフィルタであり、図３に示すように本来はｎ次ＦＩＲタイプで構成される。しかし、図５（ａ）のフィルタ構成に示すように、ディジタルフィルタ２００の後にデシメーション１があり、ディジタルフィルタの出力データは１／ｎに間引かれる。そのためディジタルフィルタ処理で実質必要な加算回数は１／（ｎ−１）となり、図６のように加算器１個で対応可能となる。また、メモリ及びレジスタにより実現するｎ−１個の遅延器（Ｚ-1）から、総和の途中データを格納するアキュムレータレジスタ１個に置き換えることが可能となる。
【００３２】
この結果、ディジタルフィルタ２００の構成をｎ次ＦＩＲタイプから図６に示す構成に置き換えることにより、回路規模を１／（ｎ−１）に大幅に削減できる。
【００３３】
図８は、本発明に係るディジタル保護リレーを単一のプリント基板に実装した場合の全体構成図である。図８に示すディジタル保護リレー装置は、複数の入力変換器１０ａ〜１０ｍ，複数のアナログフィルタ１１ａ〜１１ｍ，複数のＡ／Ｄ変換器１２ａ〜１２ｍ，タイミング制御回路１００，ディジタルフィルタ２００，バッファメモリ３００，オシレータ４００，ＣＰＵ６００，システムバス５００，メインメモリ７００，入出力部８００，通信部９００，アナログ電源１０００，ディジタル電源２０００によって構成される。また上記に示す構成要素はプリント基板３０００に搭載され、アナログ電源１０００とディジタル電源は、アナログ電源層１０１０とアナロググランド層１０２０、ディジタル電源層２０１０とディジタルグランド層２０２０に分離して上記に示す各構成要素に供給される。
【００３４】
複数のアナログフィルタ１１ａ〜１１ｍとＡ／Ｄ変換器１２ａ〜１２ｍは、プリント基板３０００の一箇所に集中配置し、アナログ電源層１０１０とアナロググランド層１０２０によりアナログ電源１０００から電源が共通供給される。これにより、複数のアナログフィルタ１１ａ〜１１ｍとＡ／Ｄ変換器１２ａ〜１２ｍは、ディジタル電源２０００を用いるＣＰＵ６００やタイミング制御回路１００等の各要素から発生するディジタルノイズの影響を受けずに済む。
【００３５】
また複数のアナログ入力に応じたアナログフィルタ１１ａ〜１１ｍとＡ／Ｄ変換器１２ａ〜１２ｍは、アナログ電源層１０１０とアナロググランド層１０２０を共通に利用することにより、複数のアナログ入力間におけるＡ／Ｄ変換器誤差を無くすることができる。
【００３６】
以上本発明によれば、入力変換器１０ａ〜１０ｍごとに専用のＡ／Ｄ変換器１２ａ〜１２ｍを設けることで、サンプリングホールド回路と、時分割方式でアナログ信号を多重化する高速なマルチプレクサを不要とし、またＡ／Ｄ変換器のオーバサンプリングにおいては、高速なＡ／Ｄ変換器を用いなくても一般のＡ／Ｄ変換器を複数個使用で対応できる。
【００３７】
さらに、入力変換器１０ａ〜１０ｍごとに専用のＡ／Ｄ変換器１２ａ〜１２ｍを設けたことにより、複数のアナログ入力に対してサンプリングのタイミングを揃えられるので、各アナログ入力のサンプリングのずれによる位相誤差を無くすることができる。
【符号の説明】
【００３８】
１０ａ〜１０ｍ  入力変換器
１１ａ〜１１ｍ  アナログフィルタ
１２ａ〜１２ｍ  Ａ／Ｄ変換器
１００  タイミング制御回路
２００  ディジタルフィルタ
３００  バッファメモリ
４００  オシレータ
５００  システムバス
６００  ＣＰＵ
７００  メインメモリ
８００  入出力部
９００  通信部
１０００  アナログ電源
１０１０  アナログ電源層
１０２０  アナロググランド層
２０００  ディジタル電源
２０１０  ディジタル電源層
２０２０  ディジタルグランド層
３０００  プリント基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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