(57)【要約】  【課題】  低耐圧回路から高耐圧回路までの各回路に対するＥＳＤ保護機能を有し、しかも小さいレイアウト面積で実現できるＥＳＤ保護回路を提供する。  【解決手段】  低電圧を出力する電源端子ＶＣＣ＿ｌに接続するノードＮＬと接地線の間にＥＳＤ保護素子１３を備え、中間電圧を出力する電源端子ＶＣＣ＿ｍに接続するノードＮＭとノードＮＬの間にＥＳＤ保護素子１２を備え、高電圧を出力する電源端子ＶＣＣ＿ｈに接続するノードＮＨとノードＮＭの間にＥＳＤ保護素子１１を備える。接地線ＶＳＳと、ノードＮＬ，ＮＭ，ＮＨの各間には、それぞれ低耐圧の被保護素子１８，中間耐圧の被保護素子１７，高耐圧の被保護素子１６が接続される。ＥＳＤ保護素子１１，１２，１３によって被保護素子１６のＥＳＤ保護を行い、ＥＳＤ保護素子１２，１３によって被保護素子１７のＥＳＤ保護を行い、ＥＳＤ保護素子１３によって被保護素子１８のＥＳＤ保護を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の異なる電源電圧の電源端子を備える半導体装置に設けられるＥＳＤ保護回路であって、
一端は第１電源端子が接続する第１ノードに、他端は接地線にそれぞれ接続され、半導体基板と電気的に分離された第１ＥＳＤ保護素子と、
一端は前記第１電源端子よりも高電圧の第２電源端子が接続する第２ノードに、他端は前記第１ノードにそれぞれ接続され、半導体基板と電気的に分離された第２ＥＳＤ保護素子とを有することを特徴とするＥＳＤ保護回路。
【請求項２】
前記複数の電源端子は、それぞれが異なるノードに接続されており、
接続されている電源端子の電圧値が１段階異なる１組のノードの間に、一端が高電圧側のノードに、他端が低電圧側のノードにそれぞれ接続され、且つ、半導体基板と電気的に分離されたＥＳＤ保護素子を備えており、
電圧値が１段階異なる各組のノードの間に前記ＥＳＤ保護素子を設けていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ＥＳＤ保護素子が、スナップバック動作をする半導体素子、ダイオード、又はこれらの一方若しくは双方を複数備えた直列回路であることを特徴とする請求項１又は２に記載のＥＳＤ保護回路。
【請求項４】
少なくとも一の前記ＥＳＤ保護素子が、スナップバック動作をするGate Grounded MOS（ｇｇＭＯＳ）トランジスタであることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
少なくとも一の前記ＥＳＤ保護素子が、スナップバック動作をするバイポーラトランジスタであることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項６】
少なくとも一の前記ＥＳＤ保護素子が、ダイオード素子であることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項７】
請求項１に記載のＥＳＤ保護回路と、
一端を前記第１ノードに、他端を前記接地線に接続する第１被保護素子と、
一端を前記第２ノードに、他端を前記接地線に接続する第２被保護素子と、を備え、
前記第２被保護素子が、前記第１被保護素子よりも高耐圧素子であることを特徴とする半導体装置。
【請求項８】
請求項２に記載のＥＳＤ保護回路と、
前記各ノードと前記接地線の間にそれぞれ耐圧の異なる被保護素子を備え、
前記被保護素子は、当該被保護素子に接続されている前記ノードに接続する電源端子からの出力電圧が高いほど高耐圧素子であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部からの静電気による静電放電（ＥＳＤ：Electro Static Discharge）から保護するためのＥＳＤ保護回路及びこれを備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（ＩＣ：Integrated Circuit）は、ＥＳＤによって生じるサージ電圧に弱く、破壊されやすい。従って、通常、サージ電圧からＩＣを保護するためのＥＳＤ保護用の回路がＩＣ内に設けられている。
【０００３】
ＥＳＤ保護用の回路の一例として、ＮＭＯＳトランジスタのゲート及びソースを接地電位（ＧＮＤ）に接続したＧａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ（ｇｇＮＭＯＳ）トランジスタを用いるものが提案されている。例えば、図１３に示す回路例では、静電保護回路としてｇｇＮＭＯＳトランジスタ９１を備え、被保護回路である内部回路９２と並列に接続する構成である。
【０００４】
このｇｇＮＭＯＳトランジスタ９１は、ゲートとソースが短絡されているため、通常時、信号線路ＳＥに通常の信号電圧Ｖｉｎが印加された状態下ではオフ状態を示す。ところが、この信号線路ＳＥに、Ｖｉｎよりはるかに大きい過電圧Ｖｓｕｒが印加されると、ｇｇＮＭＯＳトランジスタ９１のドレインと基板間のｐｎ接合が逆バイアスされ、ブレークダウンが生じる。このとき、ドレイン直下で衝突電離が起こり、多数のホールが発生することで、基板の電位が上昇する。基板電位が０．６Ｖに達すると、ドレインをコレクタとし、ソースをエミッタとし、半導体基板をベースとする寄生バイポーラトランジスタが動作状態となる（スナップバック動作）。この動作により、ドレインに印加された過電圧Ｖｓｕｒを、寄生ＮＰＮバイポーラトランジスタを介して、ソースが接続された接地線ＶＳＳへと放電させることができる。この結果、信号線ＳＥの電圧は、コレクタ・エミッタ間抵抗とコレクタ電流の積で規定される維持電圧Ｖｈまで低下する。従って、過電圧Ｖｓｕｒ由来の高電流が内部回路９２内に流れることがなく、内部回路９２が保護される。
【０００５】
なお、寄生ＮＰＮバイポーラトランジスタが動作し、ドレイン−ソース間に電流パスが形成された後は、コレクタ−エミッタ間の電流・電圧共に上昇し、シリコン内部の発熱がシリコンの融点である１４２０℃に達すると、ＮＭＯＳトランジスタ９１は破壊する。
【０００６】
このスナップバック現象を利用したＥＳＤ保護素子は、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合には、次のような問題を有している。
【０００７】
ＥＳＤ保護素子を高耐圧回路の保護素子として利用する場合、このＥＳＤ保護素子についても高耐圧素子として構成する必要がある。ＥＳＤ保護素子を高耐圧素子として構成する場合、そのｇｇＮＭＯＳトランジスタのゲート電極を厚い酸化膜上に形成することによって実現する。通常、ゲート電極端部をＬＯＣＯＳ(Local Oxidation of Silicon)酸化膜の上に配置する。このような構成の下で過電圧Ｖｓｕｒが印加されると、このゲート電極端部の下方に位置するＬＯＣＯＳ酸化膜の部分において電界が集中し、厚い酸化膜の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまう。この結果、スナップバック現象の発生直後にＥＳＤ保護素子が破壊されてしまうということが起こり得る。
【０００８】
また、スナップバック現象の発生直後にＥＳＤ保護素子が破壊されなくとも、寄生バイポーラトランジスタの動作によってドレイン−ソース間のインピーダンスが急激に低下し、前述したように、ＥＳＤ保護素子にかかる電圧は過電圧Ｖｓｕｒから維持電圧Ｖｈまで低下する。
【０００９】
通常、ＥＳＤ保護素子として形成されるトランジスタの拡散構造は、被保護素子で用いるトランジスタと同一の構造である。仮に、被保護素子の定格電圧が、ＥＳＤ保護素子の定格電圧より高い場合、スナップバック動作によってＥＳＤ保護素子は破壊してしまう。なぜなら、被保護素子の定格電圧がＥＳＤ保護素子の定格電圧より高い場合、前記の維持電圧Ｖｈが被保護素子の定格電圧より低くなる。しかしながら一方で、電源回路からは被保護素子の定格電圧相当の電源電圧が供給されている。このため、ＥＳＤ保護素子によって形成される寄生バイポーラトランジスタにも、この維持電圧より高い電源電圧が供給され続けるため、電源回路からＥＳＤ保護素子へ過剰電流が流れる。これにより、ＥＳＤ保護素子内部の発熱によりＥＳＤ保護素子が破壊されてしまう。このような事態を避けるべく、維持電圧Ｖｈは被保護素子の定格電圧よりも高く設定されなければならない。
【００１０】
また、スナップバック現象を利用しないＥＳＤ保護素子として、ダイオードを利用するものがある。しかし、ダイオードをＥＳＤ保護素子として用いた場合、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、オン時の抵抗を低下させるべくダイオードの占有面積を大きくする必要があり、非常に大きなレイアウト面積を必要とする。
【００１１】
このような問題を解決すべく、下記に示す技術が提案されている。
【００１２】
特許文献１に開示されたＥＳＤ保護素子の構成を図１４に示す。図１４に示すＥＳＤ保護回路１００は、コレクタコンタクト層を形成する高濃度Ｎ型不純物拡散層（Ｎ＋＋層）１０７の下方からフィールド酸化膜１０８の下方に達する高濃度Ｎ型（Ｎ＋型）シンク層１０３を設け、この水平方向の幅Ｘを十分に確保している点が特徴である。
【００１３】
より詳細には、ＥＳＤ保護回路１００は、Ｐ型基板１０１上にＮ型エピ層１０２を形成し、この表面からＮ＋型シンク層１０３を形成する。また、Ｎ型エピ層１０２の表面において、Ｎ＋型シンク層１０３から水平方向に離れて、ベースとなる低濃度Ｐ型不純物拡散層（Ｐ−層）１０４，高濃度Ｐ型不純物拡散層（Ｐ＋層）１０５を形成する。Ｐ＋層１０５中にはエミッタとなる高濃度Ｎ型不純物拡散層（Ｎ＋＋層）１０６を形成する。また、Ｎ＋型シンク層１０３上にはコンタクト用のＮ＋＋層１０７を有し、このＮ＋＋層１０７とＮ＋＋層１０６の間にはフィールド酸化膜１０８を有している。
【００１４】
図１４に示すＥＳＤ保護素子に過電圧が印加されると、Ｐ−層１０４とＮ＋型シンク層１０３とのセパレーションで決まる耐圧（ブレークダウン電圧）でブレークダウンする。このときに流れる電流によって、寄生ＮＰＮバイポーラトランジスタはトランジスタ動作を開始し、コレクタからエミッタへ向けて電流が流れる。より具体的には、トランジスタ動作によって流れる電流は、コレクタコンタクトＮ＋＋層１０７から、フィールド酸化膜１０８下方に位置するＮ＋型シンク層１０３を通り、Ｎ型エピ層１０２、Ｐ−層１０４、Ｐ＋層１０５、Ｎ＋＋層１０６の経路によって、エミッタへ向けて流れる。
【００１５】
図１４に示すように、Ｎ＋型シンク層１０３の一部をフィールド酸化膜１０８の下方に位置するように形成して、その形成幅Ｘを拡げることで、Ｎ＋型シンク層１０３に内蔵抵抗が形成されて、当該領域において電圧降下が生じる。これにより、フィールド酸化膜１０８下方に高濃度Ｎ型シンク層１０３の領域がない場合に比べて、維持電圧Ｖｈの高電圧化を実現することができる。
【００１６】
特許文献２に開示されたＥＳＤ保護素子及びこれを含む半導体装置の構成を図１５に示す。図１５に示すＥＳＤ保護素子１１０は、ｇｇＮＭＯＳトランジスタ１１１に加えて、これに直列に、ベースが開放されたバイポーラトランジスタ１１２を備える点が特徴である。
【００１７】
より詳細には、ＮＭＯＳトランジスタ１１７は、ＥＳＤ保護素子１１０と並列に接続されており、ゲートが駆動回路１１６に、ドレインが負荷１１９を介して電源Ｖｏに、ソースが接地線にそれぞれ接続されている。ＥＳＤ保護素子１１０は、ベースが開放されたＮＰＮ型バイポーラトランジスタ１１２と、ｇｇＮＭＯＳトランジスタ１１１のが直列に接続されている。ＮＰＮ型バイポーラトランジスタ１１２のコレクタはＮＭＯＳトランジスタ１１７のドレインに接続し、エミッタはｇｇＮＭＯＳトランジスタ１１１のドレインに接続する。ｇｇＮＭＯＳトランジスタ１１１は、ゲート及びソースが接地線に接続する。なお１１８は出力端子である。
【００１８】
このように構成されるとき、ＥＳＤ保護素子１１０の耐圧は、バイポーラトランジスタ１１２の耐圧と、ｇｇＮＭＯＳトランジスタ１１１の耐圧の和として規定される。この場合、ブレークダウン後のＥＳＤ保護素子の両端間の維持電圧Ｖｈは、ｇｇＮＭＯＳトランジスタ１１１によって形成される寄生バイポーラトランジスタのコレクタ−エミッタ間電圧と、バイポーラトランジスタ１１２のコレクタ−エミッタ間の電圧の和となる。よって、バイポーラトランジスタ１１２が存在しない場合に比べて、維持電圧Ｖｈの高電圧化を図ることができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−２４２９２３号公報
【特許文献２】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかし、特許文献１の場合、Ｎ＋型シンク層１０３の形成幅を拡げることにより寄生抵抗が増加するため、サージ電圧が印加された際に内部回路保護のための十分な電流を流すことができず、結果的に保護能力が低下するという懸念がある。そして、この対策としては、保護素子そのもののサイズを大きくして抵抗値を低下させる必要があり、このことはＥＳＤ保護素子のレイアウト面積の拡大を必然的に招く結果となる。
【００２１】
また、特許文献２の場合には、ＥＳＤ保護素子としてｇｇＮＭＯＳトランジスタに加えて別途バイポーラトランジスタを必要とするため、ｇｇＮＭＯＳトランジスタのみでＥＳＤ保護素子を実現する場合と比較して当然にレイアウト面積の拡大を余儀なくされる結果となる。
【００２２】
本発明は上記の問題点に鑑み、低耐圧回路から高耐圧回路までの各回路に対するＥＳＤ保護機能を有し、しかも小さいレイアウト面積で実現できる、ＥＳＤ保護回路及びこれを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明のＥＳＤ保護回路は、複数の異なる電源電圧の電源端子を備える半導体装置に設けられるＥＳＤ保護回路であって、
一端は第１電源端子が接続する第１ノードに、他端は接地線にそれぞれ接続され、半導体基板と電気的に分離された第１ＥＳＤ保護素子と、
一端は前記第１電源端子よりも高電圧の第２電源端子が接続する第２ノードに、他端は前記第１ノードにそれぞれ接続され、半導体基板と電気的に分離された第２ＥＳＤ保護素子とを有することを第１の特徴とする。
【００２４】
また、本発明のＥＳＤ保護回路は、上記の特徴に加えて、前記複数の電源端子は、それぞれが異なるノードに接続されており、
接続されている電源端子の電圧値が１段階異なる１組のノードの間には、一端が高電圧側のノードに、他端が低電圧側のノードにそれぞれ接続され、且つ、半導体基板と電気的に分離されたＥＳＤ保護素子を備えており、
前記ＥＳＤ保護素子が、電圧値が１段階異なる各組のノードの間に設けられていることを第２の特徴とする。
【００２５】
前記ＥＳＤ保護素子のそれぞれは、スナップバック動作をする半導体素子、ダイオード、又はこれらの一方若しくは双方を複数備えた直列回路により構成することができる。スナップバック動作をする半導体素子の一例としては、ゲートとソースが短絡したＭＯＳトランジスタ（ｇｇＭＯＳ）、エミッタとベースが接続されたバイポーラトランジスタを利用することができる。
【００２６】
また、本発明の半導体装置は、
上記第１の特徴を有したＥＳＤ保護回路と、一端を前記第１ノードに、他端を前記接地線に接続する第１被保護素子と、一端を前記第２ノードに、他端を前記接地線に接続する第２被保護素子と、を備え、
前記第２被保護素子が、前記第１被保護素子よりも高耐圧素子であることを特徴とする。
【００２７】
また、本発明の半導体装置は、
上記第２の特徴を有したＥＳＤ保護回路と、前記各ノードと前記接地線の間にそれぞれ耐圧の異なる被保護素子を備え、
前記被保護素子は、当該被保護素子に接続されている前記ノードに接続する電源端子からの出力電圧が高いほど高耐圧素子であることを特徴とする。
【発明の効果】
【００２８】
本発明のＥＳＤ保護回路によれば、仮に過電圧が印加され、当該保護回路を介してサージ電流が流れた場合、その後に、過電圧が印加されたノードと接地線の間に生じる維持電圧は、当該ノードと接地線の間に形成されている各ＥＳＤ保護素子の両端の維持電圧の合計となる。よって、個々のＥＳＤ保護素子の維持電圧を高めることなく、過電圧印加後のノードに高い電圧を確保することができる。この電圧値を被保護素子の定格電圧よりも高い値とすることで、電源回路からＥＳＤ保護素子に対して過電流が生じて当該素子が破壊されるのを防ぐことができる。
【００２９】
そして、この構成によれば、特許文献１のようにエミッタ−コレクタ間に水平方向の離隔を設ける必要が無いため、占有面積の拡大を招くということがない。
【００３０】
また、各ＥＳＤ保護素子が接続されるノードには、それぞれ耐圧の異なる被保護素子を接続することが可能である。すなわち、出力電圧の低い電源端子に接続するノードには、低耐圧の被保護素子を接続し、出力電圧の高い電源端子に接続するノードには高耐圧の被保護素子を接続することができる。このとき、出力電圧の低い電源端子に接続するノードに接続されたＥＳＤ保護素子は、低耐圧の被保護素子に対するＥＳＤ保護素子としても機能し、高耐圧の被保護素子に対するＥＳＤ保護素子の一部としても機能する。
【００３１】
つまり、耐圧の高い素子に合わせてＥＳＤ保護設計を行った場合に比べて、各ＥＳＤ保護素子の耐圧を低く抑えることができる。例えば、特許文献２の場合、ＥＳＤ保護素子それぞれに対してｇｇＮＭＯＳトランジスタとバイポーラトランジスタの直列回路によって実現する構成であるため、各ＥＳＤ保護素子のサイズが必然的に大きくなる。しかし、本発明の構成の場合、高耐圧用の保護素子として、低耐圧用の保護素子を兼用する構成であるため、複数の保護素子を用いる構成であっても、そのサイズの拡大を最小限に抑えることが可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明のＥＳＤ保護機能付き半導体装置の概念的ブロック図
【図２】本発明のＥＳＤ保護機能付き半導体装置の概念的回路図
【図３】本発明のＥＳＤ保護回路の概略断面構造図
【図４】本発明のＥＳＤ保護回路に対するＴＬＰ評価実測データ
【図５】本発明のＥＳＤ保護機能付き半導体装置の別の概念的ブロック図
【図６】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図７】本発明のＥＳＤ保護素子の別の概略断面構造図
【図８】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図９】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図１０】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図１１】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図１２】本発明のＥＳＤ保護機能付き半導体装置の別の概念的回路図
【図１３】ＥＳＤ保護回路を含む回路例
【図１４】従来のＥＳＤ保護回路の構成例
【図１５】従来のＥＳＤ保護回路の構成例
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態につき、図面を参照して詳細に説明する。
【００３４】
図１は、本発明の半導体装置の概念を示す概念的ブロック図である。図１に示す半導体装置１は、異なる電源電圧の複数の電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ）を有している。
【００３５】
ノードＮＨは、高電圧の電源端子ＶＣＣ＿ｈに接続され、ノードＮＬは、ＶＣＣ＿ｈより低電圧の電源端子ＶＣＣ＿ｌに接続される。また、ノードＮＭは、ＶＣＣ＿ｈよりは低電圧で、ＶＣＣ＿ｌより高電圧である中間電圧の電源端子ＶＣＣ＿ｍに接続される。
【００３６】
図１に示す半導体装置１は、内部回路として、高電圧出力用の電源端子ＶＣＣ＿ｈから供給される電圧を電源電圧として利用する被保護素子１６、中間電圧出力用の電源端子ＶＣＣ＿ｍから供給される電圧を電源電圧として利用する被保護素子１７、低電圧出力用の電源端子ＶＣＣ＿ｌから供給される電圧を電源電圧として利用する被保護素子１８を備えている。被保護素子１６、１７、１８は、電源電圧としてこの順に高い電圧が印加される構成であり、定格電圧もこの順に高いものとする。
【００３７】
本発明の半導体装置１は、異なる電圧が印加される各ノード間それぞれにＥＳＤ保護素子を設けることを特徴とする構成である。すなわち、図１に示すように、半導体装置１が備えるＥＳＤ保護回路１０は、高電圧ノードＮＨと中間電圧ノードＮＭの間に設けられた第１のＥＳＤ保護素子１１と、中間電圧ノードＮＭと低電圧ノードＮＬの間に設けられた第２のＥＳＤ保護素子１２と、低電圧ノードＮＬと接地線ＶＳＳの間に設けられた第３のＥＳＤ保護素子１３とを有している。なお、これらのＥＳＤ保護素子１１〜１３は、いずれも半導体基板とは電気的に分離させる。
【００３８】
図１のような構成とした場合、低耐圧の被保護素子１８はＥＳＤ保護素子１３によってＥＳＤから保護され、中間耐圧の被保護素子１７は、ＥＳＤ保護素子１２及び１３の直列接続によってＥＳＤから保護され、高耐圧の被保護素子１６は、ＥＳＤ保護素子１１，１２，１３の直列接続によってＥＳＤから保護される。
【００３９】
高電圧の電源端子ＶＣＣ＿ｈからサージ電圧Ｖｓｕｒ＿ｈが印加された場合、ＥＳＤ保護素子１１，ＥＳＤ保護素子１２，ＥＳＤ保護素子１３をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。これにより、高耐圧の被保護素子１６に対してサージ電圧Ｖｓｕｒ＿ｈが印加されることなく、ノードＮＨと接地線ＶＳＳの間の電圧を瞬時に低下させることができ、被保護素子１６が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＨの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｈから、ＥＳＤ保護素子１３の維持電圧Ｖｈ１３，ＥＳＤ保護素子１２の維持電圧Ｖｈ１２，及びＥＳＤ保護素子１１の維持電圧Ｖｈ１１の和で規定される維持電圧Ｖｈ１へと低下する。
【００４０】
同様に、中間電圧の電源端子ＶＣＣ＿ｍからサージ電圧Ｖｓｕｒ＿ｍが印加された場合には、ＥＳＤ保護素子１２，ＥＳＤ保護素子１３をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。これにより、中間耐圧の被保護素子１７に対してサージ電圧Ｖｓｕｒ＿ｍが印加されることなく、ノードＮＭと接地線ＶＳＳの間の印加電圧を瞬時に低下させることができ、被保護素子１７が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＭの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｍから、ＥＳＤ保護素子１３の維持電圧Ｖｈ１３及びＥＳＤ保護素子１２の維持電圧Ｖｈ１２の和で規定される維持電圧Ｖｈ２へと低下する。
【００４１】
同様に、低電圧の電源端子ＶＣＣ＿ｌからサージ電圧Ｖｓｕｒ＿ｌが印加された場合には、ＥＳＤ保護素子１３を通り接地線ＶＳＳへとサージ電流が流れる。これにより、低耐圧の被保護素子１８に対してサージ電圧Ｖｓｕｒ＿ｌが印加されることなく、ノードＮＬと接地線ＶＳＳの間の印加電圧を瞬時に低下させることができ、被保護素子１８が保護される。なお、サージ電流が流れることで、接地線ＶＳＳとノードＮＬの間に生じる電圧は、サージ電圧Ｖｓｕｒ＿ｌからＥＳＤ保護素子１３の維持電圧Ｖｈ１３へと低下する。
【００４２】
上述したように、被保護素子が高耐圧である場合には、サージ電流が流れた後の維持電圧をある程度高くする必要がある。ここで、前記のとおり、高耐圧の被保護素子１６が接続されるノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１，中間耐圧の被保護素子１７が接続されるノードＮＭと接地線ＶＳＳの間の維持電圧Ｖｈ２，低耐圧の被保護素子１８が接続されるノードＮＬと接地線ＶＳＳの間の維持電圧Ｖｈ３はそれぞれ下記数１のように表わされる。
（数１）
Ｖｈ１＝Ｖｈ１３＋Ｖｈ１２＋Ｖｈ１１
Ｖｈ２＝Ｖｈ１３＋Ｖｈ１２
Ｖｈ３＝Ｖｈ１３
【００４３】
被保護素子は、定格電圧が高いほど当然に耐圧も高く設定されている。そして、数１によれば、耐圧が高い被保護素子ほど維持電圧が高くなる構成である。よって、Ｖｈ１１，Ｖｈ１２，Ｖｈ１３が適切な値を示すＥＳＤ保護素子を選択して用いることで、サージ電流が接地線ＶＳＳへ抜けた後も、各ノードＮＨ，ＮＭ，ＮＬの電圧（維持電圧）をそれぞれのノードに接続される被保護素子（１６〜１８）の定格電圧以上に設定することが可能である。このように設定することで、サージ電流が接地線ＶＳＳに抜けた後に、電源電圧が印加される各電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ）からＥＳＤ保護素子に対して過電流が流れるのを防止することができる。
【００４４】
本発明の構成の場合、低耐圧の被保護素子１８に対するＥＳＤ保護素子１３を、中間耐圧の被保護素子１７，及び高耐圧の被保護素子１６に対するＥＳＤ保護素子の一部として兼用し、中間耐圧の被保護素子１７に対するＥＳＤ保護素子１２を高耐圧の被保護素子１６に対するＥＳＤ保護素子の一部として兼用している。
【００４５】
よって、高耐圧の被保護素子１６に対してノードＮＨを介して過電圧が印加された場合、このノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ＥＳＤ保護素子１１の耐圧Ｖｔ１１、ＥＳＤ保護素子１２の耐圧Ｖｔ１２，ＥＳＤ保護素子１３の耐圧Ｖｔ１３の和として規定される。同様に、中間耐圧の被保護素子１７に対してノードＮＭを介して過電圧が印加された場合、このノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、ＥＳＤ保護素子１２の耐圧Ｖｔ１２とＥＳＤ保護素子１３の耐圧Ｖｔ１３の和として規定される。更に、低耐圧の被保護素子１８に対してノードＮＬを介して過電圧が印加された場合、このノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３はＥＳＤ保護素子１３の耐圧Ｖｔ１３として規定される。これをまとめると、以下の数２のように表わされる。
【００４６】
（数２）  
Ｖｔ１＝Ｖｔ１３＋Ｖｔ１２＋Ｖｔ１１
Ｖｔ２＝Ｖｔ１３＋Ｖｔ１２
Ｖｔ３＝Ｖｔ１３
【００４７】
つまり、本発明の構成によれば、高耐圧の被保護素子１６用のＥＳＤ保護素子の耐圧（ブレークダウン電圧）は、３つの保護素子（１１，１２，１３）の耐圧の合計で規定されるため、各保護素子を高耐圧素子として設計する必要がない。すなわち、仮に保護素子をｇｇＮＭＯＳトランジスタで形成した場合に、このトランジスタのゲート電極下方の酸化膜を厚膜化する必要がないため、サージ電圧印加時に局所的なリークや破壊が生じるおそれが低下する。
【００４８】
また、最も高い耐圧の被保護素子に合わせてＥＳＤ保護設計をする場合と比べて、被保護素子の耐圧に応じてＥＳＤ保護素子のサイズを小さくすることができるため、全体としてレイアウト占有面積の縮小に寄与する。
【００４９】
図２に、図１に示すブロック図を回路図で表現した一例を示す。また、このときのＥＳＤ保護回路１０の概略断面構造図を図３に示す。図２，図３では、ＥＳＤ保護素子１１，１２，１３としてｇｇＮＭＯＳトランジスタ（ＴＨ，ＴＭ，ＴＬ）を採用した場合につき図示している。
【００５０】
ＥＳＤ保護回路１０は、Ｐ型半導体基板２１上に形成されている。ＥＳＤ保護素子１１及びＥＳＤ保護素子１２については、深いＮ型ウェル２２（４２）を基板２１上に設け、このウェル内に更にＮ型ウェル２３（４３）とＰ型ウェル２４（４４）を形成している。ＥＳＤ保護素子１３については、基板２１上にＮ型ウェル５３とＰ型ウェル５４を形成している。
【００５１】
Ｐ型ウェル２４（４４，５４）内の表面領域にはソースとなる高濃度Ｎ型不純物拡散領域２５（４５，５５）、コンタクト用の高濃度Ｐ型不純物拡散領域２６（４６，５６）を有し、Ｎ型ウェル２３（４３，５３）とＰ型ウェル２４（４４，５４）にまたがるようにドレインとなる高濃度Ｎ型不純物拡散領域２７（４７，５７）を有する。また、フィールド酸化膜３１で囲まれた基板上の活性領域にはゲート酸化膜２８が形成され、その上層のうち、ソース２５（４５，５５）とドレイン２７（４７，５７）に挟まれた領域の上方位置においてゲート電極２９が形成されている。
【００５２】
高電圧出力用の電源端子ＶＣＣ＿ｈは、ドレイン２７に接続する。また、中間電圧出力用の電源端子ＶＣＣ＿ｍは、ドレイン４７に接続すると共に、高耐圧のＥＳＤ保護素子１１のゲート電極２９，ソース２５，コンタクト２６に接続する。低電圧出力用の電源端子ＶＣＣ＿ｌは、ドレイン５７に接続すると共に、中間耐圧のＥＳＤ保護素子１２のゲート電極２９，ソース４５，コンタクト４６に接続する。
【００５３】
なお、図２において、ＥＳＤ保護回路１０内に図示されているダイオードＤＨは、深いＮ型ウェル２２とＰ型半導体基板２１で構成され、ダイオードＤＭは深いＮ型ウェル４２とＰ型半導体基板２１で構成される。
【００５４】
このような構成の場合、図１４のようにソース−ドレイン間に水平方向の離間距離を大きく設ける必要はないため、寄生抵抗を減少させるべく保護素子そのもののサイズを大きくするという必要はない。また、上述したように、高耐圧の被保護素子１６に対するＥＳＤ保護回路１０としての耐圧は、ＥＳＤ保護素子１１，１２，１３それぞれの耐圧の合計、すなわちｇｇＮＭＯＳトランジスタＴＨ，ＴＭ，ＴＬの耐圧の合計で規定されるため、各トランジスタの耐圧を低く設計しても、十分に高い耐圧を確保することができる。
【００５５】
図４に、図２に示したＥＳＤ保護回路１０に対するＴＬＰ（Transmission Line Pulsing）評価実測データを示す。図４内においてＦ＿ｌはＥＳＤ保護素子を１段接続した場合、すなわちノードＮＬと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線である。Ｆ＿ｍは、ＥＳＤ保護素子を２段接続した場合、すなわちノードＮＭと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線であり、Ｆ＿ｈは、ＥＳＤ保護素子を３段接続した場合、すなわちノードＮＨと接地線ＶＳＳ間の印加電圧と電流の関係を示す曲線である。
【００５６】
図４によれば、１段接続した場合のＥＳＤ保護素子は最も耐圧（ブレークダウン電圧）が低く、以下、接続段数を増やしていくに連れて耐圧が高くなっていることが分かる。また、いったんブレークダウンが生じ、サージ電流が流れた後、再度電圧を上昇させていくと、ブレークダウン電圧に達したところで再びフレークダウンが生じていることが分かる。これにより、スナップバック現象の発生後にＥＳＤ保護素子そのものが破壊されるという事態は生じていないことが分かる。
【００５７】
なお、上記実施形態では、３種類の異なる電圧が電源電圧として印加される場合を例に挙げたが、２種類の場合や、４種類以上の場合においても同様の方法でＥＳＤ保護素子を実現することができる。
【００５８】
図５は、高電圧出力用の電源端子ＶＣＣ＿ｈと、低電圧出力用の電源端子ＶＣＣ＿ｌを備える場合における本発明の半導体装置の概念的ブロック図である。また、図６は、図５に示すブロック図を回路図で表現した一例であり、図７は、図６に示す場合におけるＥＳＤ保護装置の概略断面構造図である。図５〜図７は、それぞれ図１〜図３にならって作成しており、同一の箇所については同一の符号を付している。
【００５９】
図５に示す半導体装置１ａにおいても、図１の半導体装置１と同様、低耐圧の被保護素子１８はＥＳＤ保護素子１３によってＥＳＤから保護され、高耐圧の被保護素子１６は、ＥＳＤ保護素子１１，１２，１３の直列接続によってＥＳＤから保護される。そして、高耐圧の被保護素子１６が接続されるノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１，低耐圧の被保護素子１８が接続されるノードＮＬと接地線ＶＳＳの間の維持電圧Ｖｈ３に関しては、上記数１と同じように求められる。よって、サージ電流が接地線ＶＳＳに抜けた後に、電源電圧が印加される各電源端子（ＶＣＣ＿ｈ，ＶＣＣ＿ｌ）からＥＳＤ保護素子に対して過電流が流れるのを防止することができる。
【００６０】
また、ノードＮＨと接地線ＶＳＳ間のブレークダウン電圧Ｖｔ１、ノードＮＬと接地線ＶＳＳ間のブレークダウン電圧Ｖｔ３は上記数２と同様に求められる。よって、このような構成においても、各ＥＳＤ保護素子を高耐圧素子として実現する必要がないため、レイアウト占有面積を縮小することができる。
【００６１】
なお、上記実施形態では、ＥＳＤ保護素子の一例としてｇｇＮＭＯＳトランジスタを用いるものとしたが、これに代えて、バイポーラトランジスタやダイオードを用いても良いし、更にこれらの素子の直列回路で形成しても良い。
【００６２】
図８に示す半導体装置１ｂが備えるＥＳＤ保護回路１０ｂは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えて抵抗Ｒ１を備える構成である。この場合、ノードＮＭとＮＬの間に設けられるＥＳＤ保護素子１２は、ｇｇＮＭＯＳトランジスタＴＭと抵抗Ｒ１の直列接続構成によって実現される。サージ電圧が印加された場合におけるサージ電流の流れる方向、並びにその際の電圧変化の態様については、図１を参照して説明したのと同様の原理である。よって、図８の構成の場合、このＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、抵抗Ｒ１の両端間電圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、抵抗Ｒ１の両端間電圧を加えた値として規定される。
【００６３】
よって、図８に示すＥＳＤ保護回路１０ｂが、抵抗Ｒ１を除いては図２に示すＥＳＤ保護回路１０と同じ構成であるとすれば、この抵抗Ｒ１を直列に設けることで、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２及び維持電圧Ｖｈ２，ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１及び維持電圧Ｖｈ１の値を更に大きく確保することができる（上記数１，数２参照）。
【００６４】
図９に示す半導体装置１ｃが備えるＥＳＤ保護回路１０ｃは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えてダイオードＤ１を備える構成である。この構成の場合、ＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、ダイオードＤ１の耐圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、ダイオードＤ１の耐圧を加えた値として規定される。
【００６５】
図１０に示す半導体装置１ｄが備えるＥＳＤ保護回路１０ｄは、ノードＮＭとＮＬの間に、ｇｇＮＭＯＳトランジスタＴＭに加えて、ベースとエミッタが接続されたバイポーラトランジスタＴ１を備える構成である。この構成の場合、ＥＳＤ保護素子１２の耐圧Ｖｔ１２は、ｇｇＮＭＯＳトランジスタＴＭの耐圧と、バイポーラトランジスタＴ１の耐圧の合計値として規定される。同様に、ＥＳＤ保護素子１２の維持電圧Ｖｈ１２も、ｇｇＮＭＯＳトランジスタＴＭの維持電圧に、バイポーラトランジスタＴ１の維持電圧を加えた値として規定される。
【００６６】
図１１に示す半導体装置１ｅが備えるＥＳＤ保護回路１０ｅは、ＥＳＤ保護素子１１〜１３として、ダイオードを備える構成である。各電源とＧＮＤ間に構成されるダイオードについては、ＥＳＤ保護素子の低濃度Ｎ型拡散層とＰ型半導体基板間に形成されるダイオードで実現できる。
【００６７】
この場合に、ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ノードＮＨ−ＮＭ間、ノードＮＭ−ＮＬ間、ノードＮＬ−接地線ＶＳＳ間にそれぞれ設けられた各ダイオードＤ１〜Ｄ３の接合耐圧の合計値として規定される。また、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、ダイオードＤ２及びＤ３の接合耐圧の合計値として規定され、ノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３は、ダイオードＤ３の接合耐圧として規定される。
【００６８】
接地線ＶＳＳを基準として高電圧電源ＶＣＣ＿ｈにプラスサージ電圧が印加された場合、ＥＳＤ保護素子１１（ダイオードＤ１），ＥＳＤ保護素子１２（ダイオードＤ２），ＥＳＤ保護素子１３（ダイオードＤ３）を経て接地線ＶＳＳにサージ電流が抜ける。同様に、中間電圧電源ＶＣＣ＿ｍにプラスサージ電圧が印加された場合には、ダイオードＤ２，Ｄ３を経て接地線ＶＳＳにサージ電流が抜ける。
【００６９】
図１２に示す半導体装置１ｆが備えるＥＳＤ保護回路１０ｆは、ＥＳＤ保護素子１１〜１３として、ベースとエミッタが接続されたバイポーラトランジスタを備える構成である。
【００７０】
この場合に、ノードＮＨと接地線ＶＳＳ間の耐圧Ｖｔ１は、ノードＮＨ−ＮＭ間、ノードＮＭ−ＮＬ間、ノードＮＬ−接地線ＶＳＳ間にそれぞれ設けられた各バイポーラトランジスタＢ１〜Ｂ３の耐圧の合計値として規定される。また、ノードＮＭと接地線ＶＳＳ間の耐圧Ｖｔ２は、バイポーラトランジスタＢ２及びＢ３の耐圧の合計値として規定され、ノードＮＬと接地線ＶＳＳ間の耐圧Ｖｔ３は、バイポーラトランジスタＢ３の接合耐圧として規定される。
【００７１】
高電圧の電源端子ＶＣＣ＿ｈからサージ電圧Ｖｓｕｒ＿ｈが印加された場合、ＥＳＤ保護素子１１（バイポーラトランジスタＢ１），ＥＳＤ保護素子１２（バイポーラトランジスタＢ２），ＥＳＤ保護素子１３（バイポーラトランジスタＢ３）をこの順に通り、接地線ＶＳＳへとサージ電流が流れる。サージ電流が流れた後のノードＮＨと接地線ＶＳＳの間の維持電圧Ｖｈ１は、バイポーラトランジスタＢ１の維持電圧Ｖｈ１１，バイポーラトランジスタＢ２の維持電圧Ｖｈ１２，バイポーラトランジスタＢ３の維持電圧Ｖｈ１３の合計で規定される。
【００７２】
同様に、中間電圧の電源端子ＶＣＣ＿ｍからサージ電圧Ｖｓｕｒ＿ｍが印加された場合には、バイポーラトランジスタＢ２及びＢ３を順に通ってサージ電流が接地線ＶＳＳへと流れ、その後の維持電圧Ｖｈ２は、バイポーラトランジスタＢ２の維持電圧Ｖｈ１２，バイポーラトランジスＢ３の維持電圧Ｖｈ１３の合計で規定される。
【００７３】
更に、低電圧の電源端子ＶＣＣ＿ｌからサージ電圧Ｖｓｕｒ＿ｌが印加された場合には、バイポーラトランジスタＢ３を通ってサージ電流が接地線ＶＳＳへと流れ、その後の維持電圧Ｖｈ３は、バイポーラトランジスＢ３の維持電圧Ｖｈ１３で規定される。
【００７４】
なお、図８〜図１０では、ノードＮＬとＮＭの間に接続されるＥＳＤ保護素子１２を、ｇｇＮＭＯＳトランジスタと他の素子の直列接続構成としたが、これはあくまで一例であり、例えばＥＳＤ保護素子１１や１３をそのような構成とすることも可能である。
【００７５】
また、上記の各実施形態において、ｇｇＮＭＯＳトランジスタに代えてｇｇＰＭＯＳトランジスタを採用することも可能である。
【００７６】
以上説明したように、本発明によれば、各電源端子において接地線ＶＳＳとの間にＥＳＤ保護素子を独立して設けるのではなく、異なる電圧を供給する電源端子間にＥＳＤ保護素子を設けることでＥＳＤ保護素子を共用する構成であるため、各ＥＳＤ保護素子の領域を縮小することができる。
【符号の説明】
【００７７】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ：  本発明の半導体装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ：  本発明のＥＳＤ保護回路
１１，１２，１３：  ＥＳＤ保護素子
１６：  高耐圧の被保護素子
１７：  中間耐圧の被保護素子
１８：  低耐圧の被保護素子
２１：  半導体基板
２２，４２：  深いＮウェル
２３，４３，５３：  Ｎウェル
２４，４４，５４：  Ｐウェル
２５，４５，５５：  ソース
２６，４６，５６：  コンタクト
２７，４７，５７：  ドレイン
２８：  ゲート酸化膜
２９：  ゲート電極
３１：  フィールド酸化膜
Ｂ１，Ｂ２，Ｂ３：  バイポーラトランジスタ
ＮＨ，ＮＭ，ＮＬ：  ノード
ＴＨ，ＴＭ，ＴＬ：  ｇｇＮＭＯＳトランジスタ
Ｄ１，Ｄ２，Ｄ３，ＤＨ，ＤＭ：  ダイオード
ＶＣＣ＿ｈ，ＶＣＣ＿ｍ，ＶＣＣ＿ｌ：  電源端子
ＶＳＳ：  接地線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011181848.tif 000013
【図１２】
2011181848.tif 000014
【図１３】
2011181848.tif 000015
【図１４】
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【図１５】
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