(57)【要約】【課題】性能を大幅に向上できる新規なパイプライン型のＡ／Ｄ変換器（コンバータ）の提供。【解決手段】アナログ入力信号を入力してデジタル信号に変換して出力すると共に当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを多段に備えたＡ／Ｄ変換器１００であって、エスティメイトフェーズとレベルシフトフェーズの演算増幅器（オペアンプ）３０３ａ、３０３ｂをそれぞれ具備し、ＣＬＳ技術を用いてそのエスティメイトフェーズとレベルシフトフェーズの演算増幅器３０３ａ、３０３ｂを使い分ける。これにより、それぞれの演算増幅器３０３ａ、３０３ｂの役割に特化できるため性能を大幅に向上できる。【選択図】  図３
2011139287.tif 000002
【特許請求の範囲】
【請求項１】
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するＡ／Ｄ変換器であって、
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング用キャパシタを含むサンプリング回路と、
サンプリングされた前記アナログ入力信号を増幅して出力する第１の演算増幅器と、
前記サンプリング回路の動作タイミングを決定するタイミング切替スイッチと、
サンプリングされた前記アナログ入力信号の値を前記デジタル信号に変換して出力するＡ／Ｄ変換回路と、
サンプリングされた前記アナログ入力信号の値を前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記第１の演算増幅器により増幅されたアナログ入力信号をサンプリングおよびレベルシフトするレベルシフト用キャパシタを含むＣＬＳ回路と、
レベルシフトされた前記アナログ入力信号を増幅して出力する第２の演算増幅器と、  
前記レベルシフト用キャパシタと前記第１および第２の演算増幅器との接続状態を切り替えるレベルシフト用切替スイッチと、
前記ＣＬＳ回路によるレベルシフト後の信号を前記後段の他のステージに出力する転送スイッチと、を備え、
前記第１の演算増幅器と前記第２の演算増幅器とは、互いに出力レンジおよびゲインが異なることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第２の演算増幅器は、前記第１の演算増幅器よりも狭出力レンジ、かつ高ゲインであることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記ステージは、前記サンプリング用キャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記複数のステージから出力される前記デジタル信号を記憶するメモリと、
前記メモリにより記憶される前記デジタル信号を合成演算してビット列のデジタル出力信号を出力する演算回路と、を備えることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に高速で動作するパイプライン型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）に関するものである。
【背景技術】
【０００２】
各種画像センサや画像処理回路等において、１クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータが知られている。
各ステージはスイッチトキャパシタ回路やＡ／Ｄコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
パイプライン型Ａ／Ｄコンバータは、各ステージから出力されたデジタル信号を合成することで、アナログ信号に対応するデジタル信号を生成する。
【０００３】
まず、図９を参照して、パイプライン型Ａ／Ｄコンバータの構成を説明する。図９は、従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
同図に示すパイプライン型Ａ／Ｄコンバータ５００は、互いに縦列に多段で接続される複数のステージＳ１〜Ｓｋと、メモリ５０１および演算回路５０２とを備えて構成される。
【０００４】
各ステージＳ１〜Ｓｋは、Ａ／Ｄコンバータ５０３と、Ｄ／Ａコンバータ５０４およびスイッチトキャパシタ回路５０５とを備えて構成される。
Ａ／Ｄコンバータ５０３は、サンプル動作およびホールド動作によりアナログ入力信号Ｖｉｎを入力してデジタル信号ｄ１〜ｄｋに変換して出力するものである。
Ｄ／Ａコンバータ５０４は、Ａ／Ｄコンバータ５０３から出力されたデジタル信号ｄ１〜ｄｋを入力してアナログ信号Ｖａｎに変換して出力するものである。
【０００５】
スイッチトキャパシタ回路５０５は、サンプル動作およびホールド動作により後述の入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ５０４から出力されるアナログ信号Ｖａｎとによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを次のステージＳ（ｎ＋１）に出力するものである。
そして、次段のステージＳ（ｎ＋１）〜Ｓｋおいても、その前のステージＳｎから出力されたアナログ出力信号Ｖｏｕｔをアナログ入力信号Ｖｉｎとして入力し、入力されたアナログ入力信号Ｖｉｎを同様の処理手順でアナログ出力信号Ｖｏｕｔとして出力する。
【０００６】
つまり、ステージＳ１〜Ｓｋは、アナログ入力信号Ｖｉｎを入力してデジタル信号ｄ１〜ｄｋに変換して出力すると共に、当該デジタル信号ｄ１〜ｄｋから変換されたアナログ信号Ｖａｎとアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるステージＳ（ｎ＋１）に出力する。
メモリ５０１は、各ステージＳ１〜Ｓｋから出力されたデジタル信号ｄ１〜ｄｋを順次記憶するものである。
【０００７】
演算回路５０２は、メモリ５０１に記憶されたデジタル信号ｄ１〜ｄｋの各ビット値を合成演算して、アナログ入力信号Ｖｉｎに対応する所定ビット列のデジタル出力信号Ｄｏｕｔを出力するものである。
ＮビットＡ／Ｄコンバータ（Ｎ：自然数）を実現するために、Ｓ１が（Ｍ＋０．５）ビット（Ｍ：Ｎ以下の自然数）のＡ／Ｄコンバータ１０３と、（Ｍ＋０．５）ビット（Ｍ：Ｎ以下の自然数）のＤ／Ａコンバータ５０４と、を具備していた場合、ステージＳ１からＳ２への転送に必要とされる最低セトリング精度は一般的に（Ｎ−Ｍ）ビットで表される。
【０００８】
次に、図１０を参照して、演算増幅器を用いた代表的なスイッチトキャパシタ回路６００の回路構成について説明する。同図は、演算増幅器を用いた従来の代表的なスイッチトキャパシタ回路６００の構成を示す回路構成図である。
同図に示すスイッチトキャパシタ回路６００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器ＡＭＰ１、スイッチＳＷ１〜ＳＷ５およびコンデンサＣ１，Ｃ２を備えて構成される。
【０００９】
入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力する端子である。
出力端子Ｖｂは、入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが増幅され、アナログ出力信号Ｖｏｕｔとして出力される端子である。
スイッチＳＷ１〜ＳＷ５は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチである。
【００１０】
コンデンサＣ１，Ｃ２は、スイッチＳＷ１〜ＳＷ５とそれぞれ接続され、スイッチＳＷ１〜ＳＷ５による接続状態を切り替えることによって、アナログ入力信号Ｖｉｎに対応する電荷を貯蓄・保持し、入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器ＡＭＰ１は、コンデンサＣ１，Ｃ２でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡに基づく増幅度およびループ帰還係数βに基づく帰還量に基づいて増幅するものである。
【００１１】
スイッチＳＷ３が接続状態時には、演算増幅器ＡＭＰ１の非反転入力（＋）端子および反転入力（−）端子にコンデンサＣ１，Ｃ２が接続される。
また、スイッチＳＷ３が切断状態時には、演算増幅器ＡＭＰ１の反転入力端子にコンデンサＣ１，Ｃ２が接続され、非反転入力端子にグラウンドが接続される。
このような構成をしたスイッチトキャパシタ回路６００において、まずサンプル動作期間（サンプルフェーズ）で、スイッチＳＷ１〜ＳＷ３が接続状態になると共に、スイッチＳＷ４，ＳＷ５が切断状態となる。すると、２つのコンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。
【００１２】
次に、ホールド動作期間（トランスファフェーズ）で、スイッチＳＷ１〜ＳＷ３が切断状態となると共に、スイッチＳＷ４，ＳＷ５が接続状態となる。コンデンサＣ１，Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭＰ１によってアナログ入力信号Ｖｉｎを増幅したアナログ出力信号Ｖｏｕｔが出力される。
上記のサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
【００１３】
ところで、前記のパイプライン型Ａ／Ｄコンバータの消費電力を削減するために、前記（Ｘ＋０．５）ビット（Ｘ：Ｎ以下の自然数）のＡ／Ｄコンバータ５０３と、（Ｘ＋０．５）ビットのＤ／Ａコンバータ５０４とのＭを大きくし、後段への転送のセトリング要求を緩和することが考えられるが、Ｘを増大させることに伴い、Ａ／Ｄコンバータ５０３を構成するコンパレータ数が指数的に増大することになり、エリアと、入力容量と、Ａ／Ｄコンバータ５０３の消費電力が増大する。
【００１４】
また、Ｘを増大させることにより、Ａ／Ｄコンバータ５０３を構成するコンパレータのオフセットマージンが少なくなることが一般的に知られている。
パイプライン型Ａ／Ｄコンバータの消費電力を削減するためには、例えば以下の特許文献１に示されるＡ／Ｄコンバータ（回路構成）を図９中ステージＳ１に用いる方法がある。
【００１５】
ここで、特許文献１のＡ／Ｄコンバータ（回路構成）を図１１を用いて説明する。
図示するようにこのＡ／Ｄコンバータは、外部入力端子１と、参照電圧選択部２〜４と、キャパシタ群７と、第１のスイッチ群８と、第２のスイッチ群９と、演算増幅部５と、冗長ビットを有するサブＡ／Ｄコンバータ６およびデジタル符号化回路１５とを有する構成となっている。
アナログ信号は、キャパシタ群７にサンプリングされ、電荷として保持される。そして、各構成要素を用いて、ＭＤＡＣ演算とＡ／Ｄ変換を繰り返す。この結果、キャパシタ群７に保持された電荷を逃さずにＡ／Ｄ変換を行う。
また、以下の非特許文献１には、ＣＬＳ（Correlated Level Shift）技術により高精度転送を可能とする技術が開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−１８２５３０号公報
【非特許文献】
【００１７】
【非特許文献１】B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference  2008年2月6日  p540
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、前記特許文献１記載の方法のようにゲインを持たせるサイクリック動作させることで消費電力・エリアを削減することは可能ではあるが、後段への転送とサイクリック動作時のオペアンプを同一にするため、前記オペアンプには広動作レンジにおいて転送時に必要なゲインを確保する必要があり、前記オペアンプの構造は複雑になり、消費電力・エリアは大きくなり、消費電力・エリアの削減効果は微々たるものである。
【００１９】
そこで、本発明は上記の課題に鑑みて案出されたものであり、その目的は、ＣＬＳ（Correlated Level Shift）技術を用いてそのエスティメイトフェーズとレベルシフトフェーズのオペアンプを分けることにより、それぞれのオペアンプの役割に特化することで性能を大幅に向上させることができる新規なパイプライン型のＡ／Ｄ変換器（コンバータ）を提供することにある。
【００２０】
また、本発明の他の目的は、同じくＣＬＳ技術を用いてそのエスティメイトフェーズとレベルシフトフェーズのオペアンプを分け、さらにエスティメイトフェーズのオペアンプを用いてＭＤＡＣ演算とＡ／Ｄ変換を繰り返すことにより、わずかな時間の増加で後段への転送へのセトリング精度要求を緩和し、消費電力とエリアを大幅に削減可能とした新規なパイプライン型のＡ／Ｄ変換器（コンバータ）を提供することにある。
【課題を解決するための手段】
【００２１】
前記課題を解決するために第１の発明は、
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するＡ／Ｄ変換器であって、
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング用キャパシタを含むサンプリング回路と、サンプリングされた前記アナログ入力信号を増幅して出力する第１の演算増幅器と、前記サンプリング回路の動作タイミングを決定するタイミング切替スイッチと、サンプリングされた前記アナログ入力信号の値を前記デジタル信号に変換して出力するＡ／Ｄ変換回路と、サンプリングされた前記アナログ入力信号の値を前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記第１の演算増幅器により増幅されたアナログ入力信号をサンプリングおよびレベルシフトするレベルシフト用キャパシタを含むＣＬＳ回路と、レベルシフトされた前記アナログ入力信号を増幅して出力する第２の演算増幅器と、前記レベルシフト用キャパシタと前記第１および第２の演算増幅器との接続状態を切り替えるレベルシフト用切替スイッチと、前記ＣＬＳ回路によるレベルシフト後の信号を前記後段の他のステージに出力する転送スイッチと、を備え、
前記第１の演算増幅器と前記第２の演算増幅器とは、互いに出力レンジおよびゲインが異なることを特徴とするＡ／Ｄ変換器である。
【００２２】
第２の発明は、
前記第２の演算増幅器は、前記第１の演算増幅器よりも狭出力レンジかつ高ゲインであることを特徴とするＡ／Ｄ変換器である。
第３の発明は、
前記ステージは、前記サンプリング用キャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とするＡ／Ｄ変換器である。
【００２３】
第４の発明は、
前記複数のステージから出力される前記デジタル信号を記憶するメモリと、前記メモリにより記憶される前記デジタル信号を合成演算してビット列のデジタル出力信号を出力する演算回路と、を備えることを特徴とするＡ／Ｄ変換器である。
すなわち、本発明は従来のＣＬＳにおいて、エスティメイトフェーズとレベルシフトフェーズのオペアンプをそれぞれ具備し、さらにエスティメイトフェーズの出力が複数回冗長ビットを有するサブＡ／Ｄコンバータに接続されるためのスイッチを具備したものである。
【発明の効果】
【００２４】
上記構成を備える本発明によれば、サイクリックフェーズおよびエスティメイトフェーズにおいては広出力レンジかつ低ゲインである第１の演算増幅器（オペアンプ）を用いて演算を行い、レベルシフトフェーズにおいては狭出力レンジかつ高ゲインである第２の演算増幅器（オペアンプ）を用いることができる。
これにより、エリアの増大を伴わずサブＡ／Ｄコンバータのオフセットマージンを縮小せず、後段へのセトリング要求を緩和し、消費電力を大幅に削減可能としたパイプライン型Ａ／Ｄ変換器を提供できる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るＡ／Ｄ変換器１００の実施の一形態を示すブロック図である。
【図２】デジタル出力信号Ｄｏｕｔを算出する演算を例示した図である。
【図３】ステージＳの構成およびそのサンプルフェーズを示すブロック図である。
【図４】Ａ／Ｄ変換回路３０２の構成を示すブロック図である。
【図５】クロックφ１〜φ６の出力タイミングと各フェーズとの関係を示すタイミングチャート図である。
【図６】ステージＳのサイクリックフェーズを示すブロック図である。
【図７】ステージＳのエスティメイトフェーズを示すブロック図である。
【図８】ステージＳのレベルシフトフェーズを示すブロック図である。
【図９】従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図１０】従来の演算増幅器を用いた代表的なスイッチトキャパシタ回路の回路構成図である。
【図１１】従来のパイプライン型Ａ／Ｄコンバータの消費電力を削減するための構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明の一実施形態を、図面を使って説明する。
（パイプライン型Ａ／Ｄコンバータ（Ａ／Ｄ変換器）１００の構成）
図１は、本実施形態のパイプライン型Ａ／Ｄコンバータ１００のブロック図である。
本実施形態のパイプライン型Ａ／Ｄコンバータ１００は、アナログ入力信号ＶｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換するコンバータである。
【００２７】
このため、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージＳ１〜Ｓｋにおいて決定された２桁のデジタル出力信号ｄｉｊ（ｉは１〜ｋ、ｊは１〜ｎ）を格納するメモリ１０２と、このメモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいてアナログ入力信号ＶｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１０１と、を有している。
【００２８】
ステージＳ１〜Ｓｋは直列に多段に接続され、各々入力されるアナログ入力信号Ｖｉｎに基づいて２桁のデジタル出力信号ｄｉｊをメモリ１０２に送出する。また、各ステージＳ１〜Ｓｋでは、入力されたアナログ入力信号Ｖｉｎが、デジタル出力信号ｄｉｊのＤ／Ａ変換結果に基づいて変換され、アナログ出力信号Ｖｏｕｔとして次のステージに出力される。
【００２９】
メモリ１０２は、ｋ個のステージＳ１〜Ｓｋの各々から２桁のデジタル出力信号ｄｉｊを入力し、格納する。このため、メモリ１０２には、少なくとも、２ビットのアドレスを（ｋ×ｎ）個格納できる半導体メモリ等が用いられる。
演算回路１０１は、メモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。デジタル出力信号Ｄｏｕｔを算出するための演算は、次のように行われる。
【００３０】
すなわち、演算回路１０１は、ステージＳｋのデジタル出力信号ｄｋｎにおいて、ｄｋｎの最上位の桁と、ｄｋ（ｎ−１）の最下位の桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄｋ（ｎ−１）の最上位桁と、ｄｋ（ｎ−２）の最下位桁を、同じく２進法で加算する。また、ステージ間の処理も同様で、加算の結果（加算値）に基づいて、ｄｋ１の最上位桁と、ｄ（ｋ−１）ｎの最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、初段のステージＳ１のデジタル出力信号ｄ１１の最下位桁と初段のステージＳ１のデジタル出力信号ｄ１２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
【００３１】
図２は、以上述べたデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図２の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、２桁のデジタル出力信号ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２をそれぞれ図１に示したメモリ１０２に出力するものとする。より具体的には、デジタル出力信号ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２の値を、以下のように定める。
ｄ１１＝０１、ｄ１２＝１０、ｄ２１＝００、ｄ２２＝０１、ｄ３１＝０１、ｄ３２＝１０、ｄ４１＝００、ｄ４２＝１０
図２の例では、隣接するデジタル出力によって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「１００１０００１０」の値が得られる。
【００３２】
（ステージＳ１）
図３は、本実施形態のパイプライン型Ａ／ＤコンバータのステージＳ１を説明するための図であって、ステージＳ１の回路構成を示している。なお、図１に示したステージＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージＳ１の説明を、全てのステージＳ１〜Ｓｋの説明に代えるものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
このステージＳ１は、アナログ入力信号Ｖｉｎを入力し、デジタル出力信号ｄ１１、ｄ１、ｄ２…、ｄ１ｎを出力すると共に、後段のステージＳ２にアナログ出力信号Ｖｏｕｔを出力する回路である。
【００３３】
このためにステージＳ１は、入力されたアナログ入力信号Ｖｉｎをサンプリングするサンプルキャップ（図中にＣａｐと示す）３０６ａ、３０６ｂ、３０６ｃと、前記非特許文献１に開示されるようなＣＬＳ（Correlated Level Shift）技術により高精度転送を可能とするためのＣＬＳキャップ３０６ｄと、アナログ入力信号Ｖｉｎをデジタル出力信号ｄ１１、ｄ１２…、ｄ１ｎに変換するＡ／Ｄ変換回路３０２と、サンプルキャップ３０６ｂの出力を所定の多値出力に振り分ける多値出力回路３０７＿１と、サンプルキャップ３０６ｃの出力を所定の多値出力に振り分ける多値出力回路３０７＿２と、アナログ入力信号Ｖｉｎに基づいた値をＡ／Ｄ変換回路３０２のデジタル出力の数に応じた所定のゲインＧで増幅するオペアンプ（演算増幅器）３０３ａ、３０３ｂと、を有している。
【００３４】
第１の演算増幅器であるオペアンプ３０３ａはＣＬＳ技術においてエスティメイトフェーズ（Estimate phase）中に動作する回路構成となっており、また、第２の演算増幅器であるオペアンプ３０３ｂはＣＬＳ技術においてレベルシフトフェーズ（Levelshift phase）中に動作する回路構成となっている。
このパイプライン型Ａ／Ｄ変換器１００では、オペアンプ３０３ａ、３０３ｂのゲインＧを入力されたＡ／Ｄ変換回路３０２のデジタル出力信号ｄｉｊの数がｎのとき、２の（ｎ−１）乗としなければならない。サンプルキャップ３０６ａと３０６ｂの容量は共にＣであり、サンプルキャップ３０６ｃはその容量が２Ｃである。
【００３５】
ここで、オペアンプ３０３ａには広出力レンジであり、かつ低ゲインである演算増幅器が用いられることが好適である。また、一方のオペアンプ３０３ｂには、これと反対に狭出力レンジであり、かつ高ゲインである演算増幅器が用いられることが好適である。これらオペアンプ３０３ａ、３０３ｂは簡単な構造で実現できるので、広出力レンジであり、高ゲインである増幅器１つを用いる場合に比べ、その消費電力とエリアを大幅に削減可能となる。
【００３６】
また、本実施形態のパイプライン型Ａ／Ｄコンバータ１００は、制御回路３０１が出力するクロックφ１にしたがって開閉するＳＷ（スイッチ）３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅ、３０５ｆ、クロックφ２にしたがって開閉するＳＷ３０５ｇ、３０５ｎ、クロックφ３にしたがって開閉するＳＷ３０５ｐ、クロックφ４にしたがって開閉するＳＷ３０５ｒ、クロックφ５にしたがって開閉するＳＷ３０５ｑ、クロックφ６にしたがって開閉するＳＷ３０５ｏを有している。
【００３７】
多値出力回路３０７＿１に含まれるＳＷ３０５ｈ、３０５ｉ、３０５ｊの開閉は、Ａ／Ｄ変換回路３０２の出力結果にしたがって行われ、多値出力回路３０７＿２に含まれるＳＷ３０５ｋ、３０５ｌ、３０５ｍの開閉は、Ａ／Ｄ変換回路３０２の出力結果にしたがって行われる。以上のＳＷ３０５ａ〜３０５ｒは、いずれもアナログスイッチである。
なお、本実施形態では、パイプライン型Ａ／Ｄコンバータ１００が制御回路３０１を有し、クロックφ１、φ２、φ３、φ４、φ５、Φ６が制御回路３０１によって出力されるものとする。
また、図中に符号３０４を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、多値出力回路３０７＿１はデジタル出力信号ｄ１２をアナログ信号に変換する構成、多値出力回路３０７＿２はデジタル出力信号ｄ１１をアナログ信号に変換する構成であってそれぞれＤ／Ａサブコンバータとして機能する。
【００３８】
（動作）
以上のような構成をしたステージＳの動作を説明する。
アナログ入力信号Ｖｉｎは、ＳＷ３０５ｂ、３０５ｃのオンによってサンプルキャップ３０６ａに導かれ、ＳＷ３０５ｂ、３０５ｄのオンによってサンプルキャップ３０６ｂに導かれ、ＳＷ３０５ｂ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。
サンプルキャップ３０６ａ、３０６ｂ、３０６ｃは、アナログ入力信号Ｖｉｎの電荷をチャージしてサンプリング（サンプル動作とも記す）を行う。サンプリングされた電荷はサミングノード３０４に保存される。
また、同時にアナログ入力信号Ｖｉｎは、ＳＷ３０５ｂ、３０５ｆのオンによってＡ／Ｄ変換回路３０２に入力され、さらに、Ａ／Ｄ変換回路３０２で演算がされ、デジタル出力信号ｄ１１の値が決定する。
【００３９】
多値出力回路３０７＿２では、デジタル出力信号ｄ１１の値が００の場合、ＳＷ３０５ｋがオン状態となり、ＳＷ３０５ｌ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）（ＶＣ：アナログコモングラウンド電圧）（Ｖｒ：Ｖｉｎの最大入力レンジ、Ｖｒ＞０）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が０１の場合、ＳＷ３０５ｌがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が１０の場合、ＳＷ３０５ｍがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
【００４０】
ここでは、ｄ１１＝００が出力されるアナログ入力信号Ｖｉｎが入力されたとする。デジタル出力信号ｄ１１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７＿２を介し、ＳＷ３０５ｋ〜３０５ｍに導かれる。
サイクリックフェーズ（図５中φ２がＨ）においては多値出力回路３０７＿１はＳＷ３０５ｉがオンしており、サンプルキャップ３０６ｂはＶＣへと接続されている。サミングノード３０４に保存された電荷に対し、サイクリックフェーズにおいてＳＷ３０５ｎのオンによって、オペアンプ３０３ａの出力電圧が（２・Ｖｉｎ＋Ｖｒ）Ｖとなる。
【００４１】
サイクリックフェーズにおいてＳＷ３０５ｇのオンにより、前記オペアンプ３０３ａの出力電圧がＡ／Ｄ変換回路３０２に入力され、さらに、Ａ／Ｄ変換回路３０２で演算がされ、デジタル出力信号ｄ１２の値が決定する。
また、サイクリックフェーズではオペアンプ３０３ａの出力電圧が（２・Ｖｉｎ＋Ｖｒ）Ｖとなるため、入力電圧Ｖｉｎに対してゲイン２を乗するため、Ａ／Ｄ変換回路３０２のオフセットマージンを全く損なうことがない。
【００４２】
トランスファフェーズ（図５中φ４がＨ）において、多値出力回路３０７＿１では、デジタル出力信号ｄ１２の値が００の場合、ＳＷ３０５ｈがオン状態となり、ＳＷ３０５ｉ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１２の値が０１の場合、ＳＷ３０５ｉがオン状態となり、ＳＷ３０５ｈ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１２の値が１０の場合、ＳＷ３０５ｊがオン状態となり、ＳＷ３０５ｈ、ＳＷ３０５ｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、ｄ１２＝１０が出力されるアナログ入力信号Ｖｉｎが入力されたとする。
【００４３】
エスティメイトフェーズ（図５中Φ３とΦ４が共にＨ）において、ＳＷ３０５ｒのオンにより、サミングノード３０４に保存された電荷に対し、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃで演算が行われ、Ｖｏｕｔに転送される。また、同時にＶｏｕｔにはＣＬＳキャップ３０６ｄが接続されており、エスティメイトフェーズにおける演算結果がＣＬＳキャップ３０６ｄに記憶される。
【００４４】
レベルシフトフェーズ（図５中Φ５がＬ）において、ＳＷ３０５ｐ、３０５ｑのオフによりＣＬＳ技術によってオペアンプ３０３ａの有限ゲインｇａと、オペアンプ３０３ｂの有限ゲインｇｂの積で表される、ｇａ・ｇｂの精度で、サミングノード３０４に保存された電荷に対し、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃで演算が行われ、Ｖｏｕｔに転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。また、サイクリックフェーズにおいて、１．５ビット判定行われているため、一般的なパイプラインＡ／Ｄ変換器に比べその転送時のセトリング精度要求が緩和され、オペアンプ３０３ｂの消費電力を大幅に削減可能となる。
【００４５】
（Ａ／Ｄ変換回路３０２）
図４は、図３に示したＡ／Ｄ変換回路３０２の一例を説明するためのブロック図である。
サミングノード３０９には、図３に示したＡ／Ｄ変換回路３０２の入力電圧が印加されるものとする。制御回路４０３は、２入力４出力の制御回路を表す。制御回路４０３は、図示されていない制御信号によって２入力信号からｄ１１とｄ１２を選択出力している。
このＡ／Ｄ変換回路３０２は、サミングノード３０９の電圧と、予め設定されている基準電圧ＶＣ＋（１／４）Ｖｒ、ＶＣ＋（−１／４）Ｖｒとを比較し、結果をデジタル出力信号ｄ１１、ｄ１２として出力する。
【００４６】
サミングノード３０９の電圧がＶＣ＋（１／４）Ｖｒより大きい場合はデジタル出力信号ｄ１１、ｄ１２＝１０を出力し、サミングノード３０９の電圧がＶＣ＋（−１／４）Ｖｒより大きく、ＶＣ＋（１／４）Ｖｒより小さい場合はデジタル出力信号ｄ１１、ｄ１２＝０１を出力し、サミングノード３０９の電圧がＶＣ＋（−１／４）Ｖｒより小さい場合はデジタル出力信号ｄ１１、ｄ１２＝００を出力する。
【００４７】
デジタル出力信号ｄ１１は、多値出力回路３０７＿２に入力されてＳＷ３０５ｋ〜３０５ｍを制御する。また、デジタル出力信号ｄ１２は、多値出力回路３０７＿１に入力されてＳＷ３０５ｈ〜３０５ｊを制御する。
なお、図４は、ステージＳが２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のコンパレータの構成を表している。ステージＳがｍ個（ｍ：自然数）のデジタル出力信号ｄ１１、ｄ１２…、ｄ１ｍを出力する構造を持つ場合は、制御回路４０３が２入力４・ｍ出力回路としなければならない。
【００４８】
なお、図４は、ステージＳが１．５ビットのＡ／Ｄ変換回路３０２を具備する場合のコンパレータの構成を表している。ステージ１がＭ．５ビット（Ｍ：自然数）のＡ／Ｄ変換回路３０２を具備する場合は、（２の（Ｍ＋１）乗−２）個のコンパレータが必要で、各コンパレータの基準電圧は、（±１／（２の（Ｍ＋１）乗））、（±３／（２の（Ｍ＋１）乗））（±５／（２の（Ｍ＋１）乗））、…、（±（２の（Ｍ＋１）乗−３）／（２の（Ｍ＋１）乗））としなければならない。
【００４９】
（クロック）
図３中に示したクロックφ１、φ２、φ３、φ４、φ５、φ６について説明する。
図５（ａ）〜（ｆ）は、クロックφ１、φ２、φ３、φ４、φ５、φ６の出力タイミングを説明するためのタイミングチャートであって、縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間を示している。
図５（ａ）は、クロックφ１のタイミングチャートであり、図５（ｂ）は、クロックφ２のタイミングチャートである。図５（ｃ）はクロックφ３のタイミングチャートであり、図５（ｄ）はクロックφ４のタイミングチャートであり、図５（ｅ）はクロックφ５のタイミングチャートであり、図５（ｆ）はクロックφ６のタイミングチャートである。
【００５０】
パイプライン型Ａ／Ｄコンバータでは、クロックφ１がＨである期間がサンプルフェーズ（Sample phase）となる。また、クロックφ２がＨである期間がサイクリックフェーズ（Cyclic phase）となる。また、クロックφ４がＨである期間がトランスファフェーズ（Transfer phase）となる。また、トランスファフェーズはＣＬＳ技術によって２つのフェーズ（エスティメイトフェーズ（Estimate phase）・レベルシフトフェーズ（Levelshift phase））に分けられ、クロックΦ３とΦ４が共にＨである期間がエスティメイトフェーズ、クロックΦ５がＬである期間がレベルシフトフェーズとなる。
【００５１】
図中に示したタイミングｔ１、ｔ２、ｔ３、ｔ４は、いずれもパイプライン型Ａ／Ｄコンバータの動作タイミングを示すものであって、ｔ１はサンプルフェーズに含まれる任意のタイミングである。また、ｔ２はサイクリックフェーズに含まれる任意のタイミングである。また、ｔ３はエスティメイトフェーズに含まれる任意のタイミングである。また、ｔ４はレベルシフトフェーズに含まれる任意のタイミングである。
【００５２】
また、本実施形態では、クロックφ１とクロックφ２とクロックΦ４は、同時にＨにならないノンオーバーラップクロックとなっている。また、本実施形態では、クロックφ１とクロックφ６は、同時にＨにならないノンオーバーラップクロックとなっている。また、Φ５の反転をΦ５Ｂ（図示せず）と規定すると、クロックφ１とクロックφ３とクロックΦ５Ｂは、同時にＨにならないノンオーバーラップクロックとなっている。
【００５３】
（作用）
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施形態のステージＳの動作（作用）を順を追って説明する。
〈サンプルフェーズ：Sample phase〉
まず図３は、図５に示したｔ１のタイミング、すなわちサンプルフェーズにおけるステージＳの状態を表した図である。
サンプルフェーズでは、ＳＷ３０５ｂ、３０５ｃのオンによってサンプルキャップ３０６ａに導かれ、ＳＷ３０５ｂ、３０５ｄのオンによってサンプルキャップ３０６ｂに導かれ、ＳＷ３０５ｂ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。さらに、ＳＷ３０５ａがオンするので、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。また、同時にアナログ入力信号Ｖｉｎは、ＳＷ３０５ｂ、３０５ｆのオンによってＡ／Ｄ変換回路３０２に入力される。
【００５４】
Ａ／Ｄ変換回路３０２では演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、ｄ１１＝００が出力されるアナログ入力信号Ｖｉｎが入力されたとする。デジタル出力信号ｄ１１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７＿２を介し、スイッチ３０５ｋ〜３０５ｍに導かれる。
【００５５】
〈サイクリックフェーズ：Cyclic phase〉
次に図６は、図５中ｔ２のタイミング、すなわちサイクリックフェーズにおけるステージ１の状態を表した図である。
サイクリックフェーズでは、ＳＷ３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、３０５ｅ、３０５ｆがオフされる。このため、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ入力信号Ｖｉｎの電荷がサミングノード３０４に保存、確定される。また、ＳＷ３０５ｇ、３０５ｉ、３０５ｎ、３０５ｏ、３０５ｐがオンされる。ここで、多値出力回路３０７＿２では、デジタル出力信号ｄ１１の値が００の場合、ＳＷ３０５ｋがオン状態となり、ＳＷ３０５ｌ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）（ＶＣ：アナログコモングラウンド電圧）（Ｖｒ：Ｖｉｎの最大入力レンジ、Ｖｒ＞０）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が０１の場合、ＳＷ３０５ｌがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が１０の場合、ＳＷ３０５ｍがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
【００５６】
また、サイクリックフェーズにおいてオペアンプ３０３ａの出力ノードは、スイッチ３０５ｇ、３０５ｏ、３０５ｐのオンによってＡ／Ｄ変換回路３０２に入力される。
サイクリックフェーズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃで演算が行われ、Ａ／Ｄ変換回路３０２に再度転送される。転送の結果、Ａ／Ｄ変換回路３０２で演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、ｄ１２＝１０が出力されるアナログ入力信号Ｖｉｎが入力されたとする。デジタル出力信号ｄ１２は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７＿１を介し、スイッチ３０５ｈ〜３０５ｊに導かれる。
【００５７】
〈エスティメイトフェーズ：Estimate phase〉
図７は、図５中ｔ３のタイミング、すなわちエスティメイトフェーズにおけるステージＳの状態を表した図である。
エスティメイトフェーズでは、ｄ１２の結果に基づき、多値出力回路３０７＿１の接続先が変更される。ここでは、ｄ１２＝１０なので、ＳＷ３０５ｊがオン状態、ＳＷ３０５ｈ、３０５ｉがオフ状態となる。
また、エスティメイトフェーズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃで演算が行われ、Ｖｏｕｔとレベルシフトキャップ３０６ｄに転送される。転送の結果、アナログ出力信号が目標値としてＶｏｕｔとレベルシフトキャップ３０６ｄに記憶される。
【００５８】
〈レベルシフトフェーズ：Levelshift phase〉
図８は、図５中ｔ４のタイミング、すなわちレベルシフトフェーズにおけるステージＳの状態を表した図である。
レベルシフトフェーズでは、エスティメイトフェーズにおいて目標値としてＶｏｕｔとレベルシフトキャップ３０６ｄに記憶された電圧に対し、ＣＬＳ技術によってオペアンプ３０３ｂの有限ゲイン分さらに高精度にＶｏｕｔの電圧が最終目標値として次のステージＳに転送される。
【００５９】
このように本発明のＡＤ変換器１００では、ＣＬＳ動作においてそのエスティメイトフェーズに用いる増幅器（オペアンプ）と、レベルシフトフェーズに用いる増幅器（オペアンプ）とを分けることにより、オペアンプに要求されるゲイン精度と、出力レンジを分離することが可能となる。これによって、ゲイン精度と出力レンジとを両立させた同一の増幅器を用いた場合に比べて消費電力・エリアを大きく削減することができる。
【００６０】
また、サイクリックフェーズに用いる増幅器（オペアンプ）と、エスティメイトフェーズに用いる増幅器（オペアンプ）を同一にすることにより、サイクリックフェーズのＡ／Ｄ変換精度は冗長性を持っているため、低ゲインの増幅器（オペアンプ）でサイクリックフェーズのＡ／Ｄ変換が可能となり、エリアを削減することができる。
また、一般的なサイクリック型Ａ／Ｄ変換器に対し、ＣＬＳ技術を用いることにより、トランスファフェーズにおいてその転送精度がエスティメイトフェーズに用いる増幅器（オペアンプ）のゲインと、レベルシフトフェーズに用いる増幅器（オペアンプ）のゲインとの積に依存するため、転送時のゲインエラーは保証される。
【００６１】
また、サイクリックフェーズにおいてＡ／Ｄ変換が行われるため、後段へ転送するときの目標値へのセトリング要求が緩和され、レベルシフトフェーズに用いる増幅器（オペアンプ）の消費電力を大幅に削減することができる。
なお、本実施の形態では、ステージＳが２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のステージ１の構成について説明したが、ステージＳがｍ（３以上、以下同じ）個のデジタル出力信号ｄ１１、ｄ１２…、ｄ１ｍを出力する構造を持つ場合は、サイクリックフェーズΦ２をさらにｍ分割し、Φ２＿１、Φ２＿２…、Φ２＿ｍを導入する必要がある。
【００６２】
また、ＳＷ３０５ｄ、３０５ｆと、サンプルキャップ３０６ｂと、多値出力回路３０７＿１を含む回路構成３０８＿１と同型の回路構成を図中に示すノード３０９とサミングノード３０４の間に並列にｍ個接続し、回路構成３０８＿ｘ（ｘ：ｍ以下の自然数）に含まれるサンプルキャップの容量は（２の（ｘ−１）乗）・Ｃとしなければならない。
また、デジタル出力信号ｄ１１は多値出力回路３０７＿ｍに接続し、デジタル出力信号ｄ１２は多値出力回路３０７＿（ｍ−１）に接続し、…、デジタル出力信号ｄ１ｍは多値出力回路３０７＿１に接続しなければならない。
【００６３】
また、本実施の形態では、ステージＳが２ビットのデジタル出力信号ｄ１１、ｄ１２を出力する場合の構成について説明したが、ステージＳが（Ｍ＋１）ビットのデジタル出力信号ｄ１１、ｄ１２を出力する構造を持つ場合は、Ｍ．５ビットのＡ／Ｄ変換回路３０２を具備する必要がある。
また、ＳＷ３０５ｄ、３０５ｆと、サンプルキャップ３０６ｂと、多値出力回路３０７＿１を含む回路構成３０８＿１と同型の回路構成を図中に示すノード３０９とサミングノード３０４の間に並列に２・Ｍ個接続し、回路構成３０８＿ｙ（ｙ：２・Ｍ以下の自然数）に含まれるサンプルキャップの容量は（２の（ｙ−１）乗）・Ｃとしなければならない。
【００６４】
また、デジタル出力信号ｄ１１は多値出力回路３０７＿（２・Ｍ）、３０７＿（２・Ｍ−１）…、３０７＿（２・Ｍ−（Ｍ−１））に接続し、デジタル出力信号ｄ１２は多値出力回路３０７＿Ｍ、３０７＿（Ｍ−１）…、３０７＿１に接続しなければならない。
以上、ステージＳの動作の時系列に沿った説明である。なお、図５に示したｔ５はφ４の立ち上がり時刻であり、ｔ５以降のトランスファフェーズは、図１に示した後段のステージＳ２においてサンプルフェーズとなる。ステージＳ２、Ｓ４…の偶数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ１の立ち上がり時刻がｔ５となり、φ２、φ３、φ４、φ５、φ６のφ１に対する相対関係は全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
【００６５】
また、ステージＳ３、Ｓ５…の奇数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
また、本発明の一実施形態の回路構成は、全差動系の回路構成に適用することも可能である。
【００６６】
また、前記課題を解決するための手段に記載した発明を構成するステージは本実施形態のステージＳ１〜Ｓｋに対応し、同じくサンプリング用キャパシタおよびをサンプリング用キャパシタ含むサンプリング回路はＣａｐ３０６ａ〜３０６ｃに対応し、サンプリング値調整回路は多値出力回路３０７＿１、３０７＿２に対応する。
また、同じく第１および第２の演算増幅器は本実施形態のオペアンプ３０３ａ、３０３ｂに対応し、タイミング切替スイッチはアナログスイッチＳＷ３０５ａ〜３０５ｒに対応する。
【００６７】
また、Ａ／Ｄ変換回路は本実施形態のＡ／Ｄ変換回路３０２に対応し、サンプリング値調整回路は多値出力回路３０７＿１、３０７＿２に対応し、レベルシフト用キャパシタはＣＬＳキャップ３０６ｄに対応し、ＣＬＳ回路はこのＣＬＳキャップ３０６ｄを含む回路に対応する。
また、レベルシフト用切替スイッチは本実施形態のアナログスイッチＳＷ３０５ｐ、３０５ｑに対応し、転送スイッチはアナログスイッチＳＷ３０５ｒに対応する。
【符号の説明】
【００６８】
１００…Ａ／Ｄ変換器（パイプライン型ＡＤコンバータ）
１０１…演算回路
１０２…メモリ
３０１…制御回路
３０２…Ａ／Ｄ変換回路
３０３ａ、３０３ｂ…オペアンプ（第１および第２の演算増幅器）
３０４…サミングノード
３０５ａ〜３０５ｏ…アナログスイッチ
３０５ｐ、３０５ｑ…アナログスイッチ（タイミング切替スイッチ）
３０５ｒ…アナログスイッチ（転送スイッチ）
３０６ａ〜３０６ｃ…キャパシタ（サンプリング回路）
３０６ｄ…ＣＬＳキャップ（レベルシフト用キャパシタ、ＣＬＳ回路）
３０７＿１、３０７＿２…多値出力回路（サンプリング値調整回路）
３０８＿１、３０８＿２…多値出力回路を含む回路構成
Ｓ（Ｓ１〜Ｓｋ）…ステージ
φ１〜φ６…クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011139287.tif 000011
【図１０】
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【図１１】
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