(57)【要約】【課題】遅延固定にかかる時間を短縮し、遅延固定のための回路の電流消費を低減する遅延固定ループを提供すること。【解決手段】特定パルス幅を有する遅延パルス（ＤＰＵＬＳＥ）を生成する遅延パルス生成部（２１０）と、遅延パルスをコード化してコード値（ＣＯＤＥ）を出力するコード化部（２２０）と、入力クロック（ＣＬＫ）をコード値に該当する分だけ遅延させ、遅延された固定クロック（ＤＬＬＣＬＫ）を生成する遅延ライン（２３０）とを備える。遅延パルスが、入力クロックの整数倍に該当する第１の期間と特定レプリカ遅延期間である第２の期間との差に該当する第３の期間の間、ロジックハイレベル状態を有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロック信号の遅延固定のための遅延量に対応するパルス幅を有した遅延パルスを生成する遅延パルス生成部と、
前記遅延パルスに対応するコード値を出力するコード化部と、
前記コード値に応じて、前記クロック信号を遅延させる遅延ラインと、
を備えることを特徴とする遅延固定ループ。
【請求項２】
前記遅延パルス生成部が、
レプリカ遅延に対応する周期を有するレプリカ発振信号を生成して出力するレプリカ遅延オシレータ部と、
前記クロック信号に応じて内部クロック信号を出力するクロック制御部と、
前記レプリカ発振信号及び前記内部クロック信号に応じて、前記遅延パルスを生成するパルス生成部と、
を備えることを特徴とする請求項１に記載の遅延固定ループ。
【請求項３】
前記レプリカ遅延オシレータ部及び前記クロック制御部が、初期化信号に応じて、前記レプリカ発振信号と前記内部クロック信号とを同期させて出力することを特徴とする請求項２に記載の遅延固定ループ。
【請求項４】
前記コード化部が、
前記遅延ラインの単位遅延ユニットの遅延量の整数倍の周期を有する発振信号を生成するオシレータ部と、
前記遅延パルスのパルス期間の間、前記発振信号の発振回数をカウントし、得られた発振回数をコード化して出力するカウンタ部と、
を備えることを特徴とする請求項１に記載の遅延固定ループ。
【請求項５】
前記パルス生成部が、
前記レプリカ発振信号のエッジを検出して第１の検出信号を出力する第１の検出信号生成部と、
前記内部クロック信号のエッジを検出して第２の検出信号を出力する第２の検出信号生成部と、
前記第１の検出信号及び前記第２の検出信号に応じて、前記遅延パルスを生成するラッチ部と、
前記第２の検出信号を所定時間遅延させて初期化信号を生成する初期化信号生成部と、
を備えることを特徴とする請求項２に記載の遅延固定ループ。
【請求項６】
前記第１の検出信号生成部が、
前記遅延パルスを反転させて出力する第１のインバータと、
前記レプリカ発振信号を反転させて出力する第２のインバータと、
前記第２のインバータの出力を反転させて出力する第３のインバータと、
前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータの出力を受信し、ＡＮＤ演算処理して前記第１の検出信号を出力するロジックゲートと、
を備えることを特徴とする請求項５に記載の遅延固定ループ。
【請求項７】
前記第２の検出信号生成部が、
前記内部クロック信号を反転させて出力するインバータと、
前記遅延パルス、前記内部クロック信号、及び前記インバータの出力を受信し、ＡＮＤ演算処理して前記第２の検出信号を出力するロジックゲートと、
を備えることを特徴とする請求項５に記載の遅延固定ループ。
【請求項８】
前記初期化信号生成部の遅延時間が、前記第２の検出信号生成後、前記遅延ラインを介してクロック信号の遅延がなされるまでの時間よりさらに大きいことを特徴とする請求項５に記載の遅延固定ループ。
【請求項９】
前記ラッチ部が、前記第１の検出信号に応じて活性化された後、前記第２の検出信号に応じて非活性化される前記遅延パルスを生成することを特徴とする請求項５に記載の遅延固定ループ。
【請求項１０】
レプリカ遅延に対応する周期を有するレプリカ発振信号を生成して出力するレプリカ遅延オシレータ部と、
前記レプリカ発振信号及びクロック信号を受信し、分周して出力する分周部と、
該分周部の出力信号に応じて、前記クロック信号の遅延固定のための遅延量に対応するパルス幅を有した遅延パルスを生成するパルス生成部と、
前記遅延パルスに対応するコード値を出力するコード化部と、
前記コード値に応じて、前記クロック信号を遅延させる遅延ラインと、
を備えることを特徴とする遅延固定ループ。
【請求項１１】
前記クロック信号を前記分周部に送信するクロック制御部をさらに備え、
前記レプリカ遅延オシレータ部及び前記クロック制御部が、各々初期化信号に応じて同期化した前記レプリカ発振信号及び前記クロック信号を出力することを特徴とする請求項１０に記載の遅延固定ループ。
【請求項１２】
前記コード化部が、
前記遅延ラインの単位遅延ユニットの大きさの整数倍の周期を有する発振信号を生成するオシレータ部と、
前記遅延パルスのパルス期間の間、前記発振信号の発振回数をカウントし、得られた発振回数をコード化して出力するカウンタ部と、
を備えることを特徴とする請求項１０に記載の遅延固定ループ。
【請求項１３】
前記オシレータ部が、前記分周部の分周比に対応する周期を有する発振信号を生成することを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１４】
特定パルス幅を有する遅延パルスを生成する遅延パルス生成部と、
前記遅延パルスをコード化してコード値を出力するコード化部と、
入力クロックを前記コード値に該当する分だけ遅延させ、遅延された固定クロックを生成する遅延ラインと、
を備え、
前記遅延パルスが、
前記入力クロックの整数倍に該当する第１の期間と特定レプリカ遅延期間である第２の期間との差に該当する第３の期間の間、ロジックハイレベル状態を有することを特徴とする遅延固定ループ。
【請求項１５】
前記遅延パルス生成部が、
前記レプリカ遅延期間に対応する周期を有するレプリカ発振信号を出力するレプリカ遅延オシレータ部と、
前記レプリカ発振信号と前記入力クロックとによって前記遅延パルスを生成するパルス生成部と、
を備えることを特徴とする請求項１４に記載の遅延固定ループ。
【請求項１６】
前記パルス生成部が、前記第２の期間の終了時点でロジックハイレベル状態に活性化され、前記第３の期間の間にロジックハイレベル状態を維持し、前記第１の期間の終了時点でロジックローレベル状態に非活性化される前記遅延パルスを出力することを特徴とする請求項１５に記載の遅延固定ループ。
【請求項１７】
前記コード化部が、前記遅延ラインを構成する単位遅延ユニットの遅延量の整数倍の周期を有する発振信号を生成するオシレータ部を備え、前記第３の期間内に含まれる前記発振信号の発振回数をカウントし、得られた発振回数をコード化して前記コード値として出力することを特徴とする請求項１４に記載の遅延固定ループ。
【請求項１８】
特定パルス幅を有する遅延パルスを生成する過程と、
前記遅延パルスをコード化してコード値を出力する過程と、
入力クロックを前記コード値に該当する分だけ遅延させ、遅延された固定クロックを生成する過程と、
を含み、
前記遅延パルスが、前記入力クロックの整数倍に該当する第１の期間と特定レプリカ遅延期間である第２の期間との差に該当する第３の期間の間、ロジックハイレベル状態を有することを特徴とする遅延固定ループの駆動方法。
【請求項１９】
前記遅延パルスを生成する前記過程が、
前記レプリカ遅延期間に対応する周期を有するレプリカ発振信号を出力する過程と、
前記レプリカ発振信号と前記入力クロックとによって前記遅延パルスを生成する過程と、
を含むことを特徴とする請求項１８に記載の遅延固定ループの駆動方法。
【請求項２０】
前記遅延パルスが、前記第２の期間の終了時点でロジックハイレベル状態に活性化され、前記第３の期間の間にロジックハイレベル状態を維持し、前記第１の期間の終了時点でロジックローレベル状態に非活性化されることを特徴とする請求項１９に記載の遅延固定ループの駆動方法。
【請求項２１】
前記コード値を出力する前記過程が、
前記遅延ラインを構成する単位遅延ユニットの遅延量の整数倍の周期を有する発振信号を生成する過程と、
前記第３の期間内に含まれる前記発振信号の発振回数をカウントする過程と、
カウントによって得られた発振回数をコード化して前記コード値として出力する過程と、
を含むことを特徴とする請求項１８に記載の遅延固定ループの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、半導体メモリ素子の遅延固定ループ及びその駆動方法に関する。
【背景技術】
【０００２】
ダイナミックラム（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（ＤＲＡＭ）のような半導体メモリ装置は、集積度の増加とともに、その動作速度の向上のために改善され続けてきた。動作速度を向上させるために、メモリチップの外部から与えられるクロック（すなわち、外部クロック）と同期して動作可能な同期式（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置が登場した。このようなメモリ装置は、データがクロックの立上がりエッジと立下がりエッジとに正確に同期して出力され得るように、外部クロックを所定期間遅延させた内部クロックを生成する遅延固定ループ（ＤｅｌａｙＬｏｃｋｅｄ  Ｌｏｏｐ：ＤＬＬ）を用いている。
【０００３】
このように、遅延固定ループは、外部クロックに対してデバイス内部の遅延要素を補償した内部クロックを生成するが、この処理を遅延固定（ｄｅｌａｙ  ｌｏｃｋｉｎｇ）という。このような遅延固定状態は、基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとが同期した状態をいうが、従来の遅延固定ループでは、遅延量を調整してフィードバッククロックＦＢＣＬＫと基準クロックＲＥＦＣＬＫとを同期させている。
【０００４】
図１は、通常の遅延固定ループのブロック図である。
【０００５】
同図に示すように、遅延固定ループは、バッファリング部１００と、位相比較部１１０と、遅延制御部１２０と、可変遅延部１３０と、遅延モデル部１４０とを備える。
【０００６】
バッファリング部１００は、外部クロックＥＸＴＣＬＫを受信し、バッファリングして遅延固定ループの内部に基準クロックＲＥＦＣＬＫとして伝達する。位相比較部１１０は、基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相を比較し、遅延制御部１２０は、位相比較部１１０の出力信号に応じて遅延制御信号ＣＴＲを生成する。可変遅延部１３０は、遅延制御信号ＣＴＲに応じて基準クロックＲＥＦＣＬＫを遅延させる。遅延モデル部１４０は、可変遅延部１３０の出力信号に実際にクロック・データ経路の遅延を反映してフィードバッククロックＦＢＣＬＫを出力する。
【０００７】
ここで、フィードバッククロックＦＢＣＬＫは、基準クロックＲＥＦＣＬＫを、可変遅延部１３０の遅延時間と遅延モデル部１４０の遅延時間とを加えた時間だけ遅延したクロックになる。遅延固定ループは、基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとを比較した場合に、２つのクロックが最小ジッタを有すると、遅延固定がなされて、即ち遅延固定状態が実現されて、所望のＤＬＬクロックＤＬＬＣＬＫを出力するようになる。
【０００８】
このような従来のクローズド（ｃｌｏｓｅｄ）ループ構造の遅延固定ループの場合、遅延固定がなされるまで複数回のフィードバック動作を経なければならず、遅延固定時間（遅延固定が実現されるまでに要する時間）が長くかかり、これによる電流消費が多くなるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、遅延固定ループの遅延固定にかかる時間を短縮し、遅延固定のための回路の電流消費を低減することにある。
【課題を解決するための手段】
【００１０】
そこで、上記の目的を達成するための本発明の一実施形態に係る遅延固定ループは、クロック信号の遅延固定のための遅延量に対応するパルス幅を有した遅延パルスを生成する遅延パルス生成部と、前記遅延パルスに対応するコード値を出力するコード化部と、前記コード値に応じて、前記クロック信号を遅延させる遅延ラインとを備える。
【００１１】
また、本発明の他の実施形態に係る遅延固定ループは、レプリカ遅延に対応する周期を有するレプリカ発振信号を生成して出力するレプリカ遅延オシレータ部と、前記レプリカ発振信号及びクロック信号を受信し、分周して出力する分周部と、該分周部の出力信号に応じて、前記クロック信号の遅延固定のための遅延量に対応するパルス幅を有した遅延パルスを生成するパルス生成部と、前記遅延パルスに対応するコード値を出力するコード化部と、前記コード値に応じて、前記クロック信号を遅延させる遅延ラインとを備える。
【００１２】
また、本発明のさらに他の実施形態に係る遅延固定ループは、特定パルス幅を有する遅延パルスを生成する遅延パルス生成部と、前記遅延パルスをコード化してコード値を出力するコード化部と、入力クロックを前記コード値に該当する分だけ遅延させ、遅延された固定クロックを生成する遅延ラインとを備え、前記遅延パルスが、前記入力クロックの整数倍に該当する第１の期間と特定レプリカ遅延期間である第２の期間との差に該当する第３の期間の間、ロジックハイレベル状態を有することを特徴とする。
【００１３】
また、本発明の実施形態に係る遅延固定ループの駆動方法は、特定パルス幅を有する遅延パルスを生成する過程と、前記遅延パルスをコード化してコード値を出力する過程と、入力クロックを前記コード値に該当する分だけ遅延させ、遅延された固定クロックを生成する過程とを含み、前記遅延パルスが、前記入力クロックの整数倍に該当する第１の期間と特定レプリカ遅延期間である第２の期間との差に該当する第３の期間の間、ロジックハイレベル状態を有することを特徴とする。
【発明の効果】
【００１４】
本発明は、オープンループ構造の遅延固定ループを用いて遅延固定時間を短縮することにより、速い動作とともに、消費電流が減少するという効果がある。また、本発明は、分周したクロックを用いて遅延固定することにより、ノイズに鈍感になる、即ちノイズの影響を受け難いという効果がある。
【図面の簡単な説明】
【００１５】
【図１】通常のクローズドループ構造の遅延固定ループを示すブロック図である。
【図２】本発明の一実施形態に係る遅延固定ループを示すブロック図である。
【図３】図２に示された遅延パルス生成部の一実施形態を示すブロック図である。
【図４】図３に示されたパルス生成部の一実施形態を示すブロック図である。
【図５】図４に示された検出信号生成部の一実施形態を示す回路図である。
【図６】図４に示された遅延パルス生成部の一実施形態を示す動作タイミング図である。
【図７】図２に示されたコード化部の一実施形態を示すブロック図である。
【図８】本発明の他の実施形態に係る遅延固定ループを示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付図面を参照して説明する。
【００１７】
図２は、本発明の実施形態に係る遅延固定ループを示すブロック図である。
【００１８】
同図に示すように、遅延固定ループは、クロック信号ＣＬＫの遅延固定に必要な遅延量に対応するパルス幅を有した遅延パルスＤＰＵＬＳＥを生成する遅延パルス生成部２１０と、遅延パルスＤＰＵＬＳＥを受信し、遅延固定のために必要な遅延量をコード値ＣＯＤＥに変換して出力するコード化部２２０と、入力されるコード値ＣＯＤＥに応じてクロック信号ＣＬＫを遅延させて遅延固定し、ＤＬＬクロックＤＬＬＣＬＫを出力する遅延ライン２３０とで構成されている。
【００１９】
図３は、図２に示された遅延パルス生成部２１０の一実施形態を示すブロック図である。
【００２０】
遅延パルス生成部２１０は、レプリカ遅延オシレータ部３１０と、クロック制御部３２０と、パルス生成部３３０とで構成されている。
【００２１】
同図を参照して、遅延パルス生成部２１０の一実施形態に係る動作を説明する。
【００２２】
レプリカ遅延オシレータ部３１０は、レプリカ遅延（ｒｅｐｌｉｃａ  ｄｅｌａｙ）（クロック信号の出力経路から発生する遅延）に対応する周期を有したレプリカ発振信号ＲＥＰＯＳＣを生成し、初期化信号ＲＳＴに応じて出力する。
【００２３】
クロック制御部３２０は、クロック信号ＣＬＫを受信し、初期化信号ＲＳＴに応じてクロック信号ｉＣＬＫを出力する。
【００２４】
パルス生成部３３０は、レプリカ発振信号ＲＥＰＯＳＣ及びクロック信号ｉＣＬＫを受信し、遅延固定に必要な遅延量に対応するパルス幅を有した遅延パルスＤＰＵＬＳＥを生成して出力する。また、パルス生成部３３０は、遅延固定ループを初期化させる信号である初期化信号ＲＳＴを生成する。パルス生成部３３０のさらに詳しい動作は、パルス生成部３３０の詳細ブロック図である図４及びパルス生成部３３０の一部の回路図である図５の説明部分において説明する。
【００２５】
図４は、図３に示されたパルス生成部３３０の一実施形態を示すブロック図であり、図６は、パルス生成部３３０の一実施形態に関する動作タイミング図である。
【００２６】
図４に示すように、パルス生成部３３０は、第１の検出信号生成部４１０と、第２の検出信号生成部４２０と、ラッチ部４３０と、初期化信号生成部４４０とで構成されている。
【００２７】
図４及び図６を参照して、パルス生成部３３０の一実施形態に関する動作を説明する。
【００２８】
初期化信号ＲＳＴの印加によって遅延固定ループが動作を始める。レプリカ発振信号ＲＥＰＯＳＣのハイパルス期間は、レプリカによる遅延量ＲＥＰＤを意味する。この場合、遅延固定のために必要な遅延量は、ｎ×ｔＣＫ−ＲＥＰＤ（ｎは０より大きい整数）になる。
【００２９】
第１の検出信号生成部４１０は、レプリカ発振信号ＲＥＰＯＳＣの立下がりエッジに対応して活性化される第１の検出信号ＤＥＴ１を生成し、第２の検出信号生成部４２０は、第１の検出信号ＤＥＴ１の生成後、クロック信号ｉＣＬＫの立上がりエッジに対応して活性化される第２の検出信号ＤＥＴ２を生成する。
【００３０】
第１の検出信号ＤＥＴ１及び第２の検出信号ＤＥＴ２を受信したラッチ部４３０は、第１の検出信号ＤＥＴ１の活性化時点に活性化され、第２の検出信号ＤＥＴ２の活性化時点に非活性化される遅延パルスＤＰＵＬＳＥを生成する。ラッチ部４３０の一実現例としてＲＳフリップフロップを挙げることができる。この場合、第１の検出信号をＳＥＴに、第２の検出信号をＲＥＳＥＴに入力すると、遅延パルスＤＰＵＬＳＥを生成することができる。
【００３１】
前記遅延パルスＤＰＵＬＳＥは、前記クロック信号ｉＣＬＫの整数倍に該当する第１の期間Ｐ１と予め定められたレプリカ遅延期間ＲＥＰＤである第２の期間Ｐ２との差に該当する第３の期間Ｐ３の間、ロジックハイ状態を有する。
【００３２】
初期化信号生成部４４０は、第２の検出信号ＤＥＴ２を受信し、所定時間遅延させて初期化信号ＲＳＴとして出力する。初期化信号生成部４４０で第２の検出信号ＤＥＴ２を遅延させる遅延量は、第２の検出信号ＤＥＴ２が生成されたときから遅延ライン２３０がクロック信号ＣＬＫをコード値ＣＯＤＥに応じて遅延させるまでにかかる時間と同一であるか、またはそれよりもさらに大きくなければならない。
【００３３】
図５は、図４に示された第１の検出信号生成部４１０及び第２の検出信号生成部４２０の一例を示す回路図である。
【００３４】
第１の検出信号生成部４１０は、遅延パルスＤＰＵＬＳＥを反転させて出力する第１のインバータＩＮＶ１と、レプリカ発振信号ＲＥＰＯＳＣを反転させて出力する第２のインバータＩＮＶ２と、第２のインバータＩＮＶ２の出力を反転させて出力する第３のインバータＩＮＶ３と、第１のインバータＩＮＶ１、第２のインバータＩＮＶ２、及び第３のインバータＩＮＶ３の出力を受信し、ＡＮＤ演算処理して第１の検出信号ＤＥＴ１を出力する第１のＡＮＤゲートＡＮＤ１とで構成されている。
【００３５】
また、第２の検出信号生成部４２０は、クロック信号ｉＣＬＫを反転させて出力する第４のインバータＩＮＶ４と、遅延パルスＤＰＵＬＳＥ、クロック信号ｉＣＬＫ、及び第４のインバータＩＮＶ４の出力を受信し、ＡＮＤ演算処理して第２の検出信号ＤＥＴ２を出力する第２のＡＮＤゲートＡＮＤ２とで構成されている。
【００３６】
図５及び図６を参照して、第１の検出信号生成部４１０及び第２の検出信号生成部４２０の動作を説明する。
【００３７】
まず、第１の検出信号生成部４１０の動作を説明する。
【００３８】
初期化信号ＲＳＴによってレプリカ発振信号ＲＥＰＯＳＣがロジックハイ（ｌｏｇｉｃ  ｈｉｇｈ）になると、第２のインバータＩＮＶ２によって第１のＡＮＤゲートＡＮＤ１にはロジックロー（ｌｏｇｉｃ  ｌｏｗ）の信号が印加されてロジックローの第１の検出信号ＤＥＴ１が出力される。レプリカ発振信号ＲＥＰＯＳＣがロジックハイからロジックローになるｔ１時点までは、遅延パルスＤＰＵＬＳＥはロジックローを維持する。なぜならば、前記遅延量パルスＤＰＵＬＳＥは、第１の検出信号ＤＥＴ１がロジックハイに遷移した後、活性化される信号であるためである。したがって、ｔ１時点までは、第１のＡＮＤゲートＡＮＤ１には第１のインバータＩＮＶ１を経て出力されるロジックハイの信号が印加される。レプリカ発振信号ＲＥＰＯＳＣがロジックハイからロジックローに遷移しても、第３のインバータＩＮＶ３の出力は直ちにロジックローにはならない。即ち、レプリカ発振信号ＲＥＰＯＳＣがロジックハイからロジックローに遷移するｔ１時点からも、第３のインバータＩＮＶ３による遅延のため、第１のＡＮＤゲートＡＮＤ１にはロジックハイの信号が第３のインバータＩＮＶ３の遅延時間の間、印加される。したがって、レプリカ発振信号ＲＥＰＯＳＣがロジックハイからロジックローに遷移するｔ１時点から第３のインバータＩＮＶ３による遅延時間の間、第１のＡＮＤゲートＡＮＤ１の全ての入力端にはロジックハイの信号が印加されるので、第１の検出信号ＤＥＴはロジックハイになる。その後、第３のインバータＩＮＶ３による遅延時間が経過した後、第２の入力端（第２のインバータＩＮＶ２の出力が第１のＡＮＤゲートＡＮＤ１に入力される場所）と第３の入力端（第３のインバータＩＮＶ３の出力が第１のＡＮＤゲートＡＮＤ１に入力される場所）とは、互いに異なる論理レベルを有するので、第１の検出信号ＤＥＴはロジックローになる。
【００３９】
次に、第２の検出信号生成部４２０の動作を説明する。
【００４０】
初期化信号ＲＳＴの発生後、遅延パルスＤＰＵＬＳＥは第１の検出信号ＤＥＴ１が活性化されるまでロジックローを維持するので、遅延パルスＤＰＵＬＳＥを受信する第２のＡＮＤゲートＡＮＤ２はロジックローの第２の検出信号ＤＥＴ２を出力する。その後、第１の検出信号ＤＥＴ１がロジックハイになるｔ１時点からクロック信号ｉＣＬＫがロジックローからロジックハイに遷移するｔ２時点まで、すなわち、Ｐ３期間の間、第２の検出信号ＤＥＴ２はロジックローを維持する。クロック信号ｉＣＬＫがロジックローからロジックハイに遷移するｔ２時点から第４のインバータＩＮＶ４による遅延時間の間、第２の検出信号ＤＥＴ２はロジックハイを維持し、その後にロジックローになる。
【００４１】
図７は、図２に示されたコード化部２２０の一実施形態を示すブロック図である。
【００４２】
コード化部２２０は、オシレータ部７１０及びカウンタ部７２０で構成されている。オシレータ部７１０は、遅延ライン２３０の単位遅延ユニットの遅延量の整数倍の周期を有する発振信号ＯＳＣを生成する。カウンタ部７２０は、遅延パルスＤＰＵＬＳＥのパルス幅に発振信号ＯＳＣの１周期が何回含まれるのかをカウントし、その回数をコード化してコード値ＣＯＤＥとして出力する。
【００４３】
図８は、本発明の他の実施形態に係る遅延固定ループを示すブロック図である。
【００４４】
同図に示すように、本発明の他の実施形態に係る遅延固定ループは、レプリカ遅延オシレータ部３１０と、クロック制御部３２０と、分周部８１０と、パルス生成部３３０と、コード化部８２０と、遅延ライン２３０とで構成されている。
【００４５】
本発明の他の実施形態に係る遅延固定ループのレプリカ遅延オシレータ部３１０、クロック制御部３２０、パルス生成部３３０、及び遅延ライン２３０はそれぞれ、上記した本発明の一実施形態に係る遅延固定ループのレプリカ遅延オシレータ部３１０、クロック制御部３２０、パルス生成部３３０、及び遅延ライン２３０とその構成が同一である。
【００４６】
したがって、以下では、分周部８１０、コード化部８２０の動作のみを説明する。
【００４７】
分周部８１０は、レプリカ発振信号ＲＥＰＯＳＣとクロック信号ｉＣＬＫとを予め設定された分周比で分周し、分周されたレプリカ発振信号ＲＥＰＯＳＣＤとクロック信号ＣＬＫＤとをパルス生成部３３０に出力する。分周部８１０で分周可能な分周比は、スペック上の要件であるｔＤＤＬＫ（ＤＬＬ  ｌｏｃｋｉｎｇ  ｔｉｍｅ）を満たす範囲内で決められなければならない。例えば、ＤＤＲ３（Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ  ３）の場合、スペック上のｔＤＬＬＫの値は、５１２ｔＣＫ（ｔＣＫ：クロック信号の１周期）、すなわち、クロック信号ＣＬＫの５１２周期の間に遅延固定がなされなければならない。したがって、分周部８１０で分周可能な分周比は、クロック信号ＣＬＫの５１２周期内に遅延固定がなされるように設計されなければならない。
【００４８】
コード化部８２０は、レプリカ発振信号ＲＥＰＯＳＣ及び入力クロックｉＣＬＫを分周して用いる場合、分周比に対応して遅延パルスＤＰＵＬＳＥのパルス幅も増加するため、これに対応して周期を増加させた発振信号ＯＳＣを生成してカウントに用いる。例えば、分周部８１０において、レプリカ発振信号ＲＥＰＯＳＣ及びクロック信号ｉＣＬＫを３２分周比で分周し、パルス生成部３３０に出力するとすれば、発振信号ＯＳＣの周期は、遅延ライン２３０の単位遅延端の遅延量を１とした場合、３２倍に該当する遅延量を１周期とする発振信号ＯＳＣを生成する。したがって、コード化部８２０では、発振信号ＯＳＣの発振回数をカウントし、カウントした値をコード化して遅延ライン２３０に出力するようになる。
【００４９】
半導体内部で用いられるクロック信号ＣＬＫは高周波であるため、動作マージン確保の困難やノイズに非常に敏感であり、遅延固定ループの誤動作が発生する可能性がある。したがって、クロック信号ＣＬＫを分周して用いることにより、動作マージンの確保やノイズに鈍感に、即ちノイズに影響されることなく動作することが可能である。
【００５０】
本発明の技術思想は、上記実施形態によって具体的に記述されたが、上記の実施形態は本発明を説明するためのものであり、本発明を制限するためのものではないということに注意すべきである。また、本発明の技術分野の通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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