(57)【要約】【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ構造を有する半導体基板の主面に形成された電界効果トランジスタを有する半導体装置であって、
前記半導体基板の主面に形成され、前記半導体基板の主面に沿う第１方向に延在する第１導電型のウエル領域と、
前記ウエル領域上に絶縁膜を介して形成され、前記第１方向に延在するゲート電極と、
前記第１方向に沿って前記ウエル領域を挟むように前記半導体基板の主面に形成された第２導電型のソース領域およびドレイン領域と、
前記半導体基板上に形成され、前記ゲート電極と同層に形成され、且つ、前記ゲート電極と一体化しているゲート配線と、
前記半導体基板の平面において前記ゲート配線と重なる領域の前記ウエル領域内に形成され、前記ウエル領域と電気的に接続された前記ウエル領域よりも低抵抗な第１導電型の接続層と、
前記ゲート電極および前記ゲート配線よりも上層に形成された、前記ウエル領域に所定の電位を供給する第１配線と、
を有し、
前記接続層と前記第１配線とは、前記接続層と前記半導体基板の平面において重なる領域の前記ゲート配線に形成された第１孔部内に設けられ、前記ゲート配線と絶縁された接続部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ゲート配線は前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向に延在して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域または前記ドレイン領域の何れか一方は、その上部に形成された第２接続部材を介して前記第１配線と接続されており、前記ウエル領域は前記接続層、第１接続部材、前記第１配線および前記第２接続部材を介して前記第２接続部材の下部に形成された前記ソース領域または前記ドレイン領域の何れか一方と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１配線と同層に形成された第２および第３配線を更に有し、前記ソース領域および前記ドレイン領域はそれぞれ前記第２および第３配線と電気的に接続され、
前記第１、第２および第３配線はそれぞれ互いに絶縁されており、前記ウエル領域は前記ソース領域および前記ドレイン領域と電気的に接続されていないことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記接続層は、前記ウエル領域よりも低抵抗な第１導電型の取出し領域と、前記取出し領域と前記ウエル領域との間に形成された、前記ウエル領域よりも低抵抗で、かつ前記取出し領域よりも高抵抗な第１導電型の半導体領域からなることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記接続層に導入された第１導電型の不純物と前記ソース領域または前記ドレイン領域の第２導電型の不純物とは、同一の領域に導入されていないことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体基板の主面には前記電界効果トランジスタが複数形成されており、前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向において隣り合う前記電界効果トランジスタ同士は、前記ソース領域または前記ドレイン領域を共有していることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１方向に断続的に形成された前記ソース領域同士または前記ドレイン領域同士の間には、前記第１方向における前記ゲート配線の幅よりも長い前記第１方向の長さを有する素子分離領域が、前記第１方向に沿って前記半導体基板の主面に延在して形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記素子分離領域は前記ゲート配線の下部において途切れず、前記第１方向に連続して形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記素子分離領域は前記ソース領域または前記ドレイン領域に接して終端し、前記第１方向に沿って断続的に形成されており、
前記第１方向における各前記素子分離領域同士の間の前記ソース領域上または前記ドレイン領域上には第２接続部材が形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向において、前記半導体基板の主面に断続的に複数形成された前記電界効果トランジスタ同士の間には、前記第１方向に沿って前記半導体基板の主面に素子分離領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記素子分離領域は前記ゲート配線の下部において途切れず、前記第１方向に連続して形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記素子分離領域は前記素子分離領域の上面から下面を貫通する第２孔部を有し、
前記第２孔部は前記素子分離領域よりも下層に形成された前記半導体基板を構成する支持基板の上面に達しており、
前記第２孔部内には、前記素子分離領域の上層に形成された第４配線と接続された第４接続部材が形成されており、
前記支持基板と前記第４配線とは前記第４接続部材を介して電気的に接続されていることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記半導体基板に形成され、且つ、前記第１方向に延在する素子分離領域を更に有し、
前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜が埋め込まれた領域であり、
前記第１方向において、前記ゲート配線の両端部の下には、前記素子分離領域が配置されていること特徴とする請求項１記載の半導体装置。
【請求項１５】
前記素子分離領域は前記素子分離領域の上面から下面を貫通する第２孔部を有し、
前記第２孔部は前記素子分離領域よりも下層に形成された前記半導体基板を構成する支持基板の上面に達しており、
前記第２孔部内には、前記素子分離領域の上層に形成された第４配線と接続された第４接続部材が形成されており、
前記支持基板と前記第４配線とは前記第４接続部材を介して電気的に接続されていることを特徴とする請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることができる半導体装置として、現在、例えばＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された半導体基板であり、ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することにより、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開２００７−２８８５５４号公報）には、ＳＯＩ基板上に製造される差動構成のスイッチトキャパシタ回路において、一端がＶｓｓとＶｄｄ間の中間電位であるアナロググランドに接続されるスイッチに用いるトランジスタの、スイッチオフ時のリーク電流を少なくする技術が開示されている。特許文献１に開示されている技術によれば、ゲート端部の外側に形成された接続部材によりチャネル領域の電位を固定したソースタイ（Source-tie）トランジスタを実現できるとしている。
【０００４】
特許文献２（特開２００３−３１８４０５号公報）には、ＳＯＩ基板を用いたデバイスにおいて、ゲート電極幅方向のゲート電極の端部の近傍にボディ（ウエル）コンタクト部を形成することによりチャネル領域の電位を固定し、高速で安定な動作を実現する技術が開示されている。
【０００５】
特許文献３（特開２００７−２８７７１８号公報）には、ＳＯＩ基板を用いた半導体装置において、ＳＯＩ基板上に形成されたＭＯＳＦＥＴにおける寄生容量を低減する目的でＢＯＸ膜上のシリコン層に形成されたボディ領域の電位を固定する技術が開示されている。この技術は、ＳＯＩ基板の主面に沿ってＳＯＩ基板上に延在するゲート電極の下部の第１導電型のボディ（ウエル）領域の一部の領域から、ゲート長方向においてボディ領域を挟むようにシリコン層に形成された第２導電型のソース・ドレイン領域の一部の領域にかけて連続した領域に高濃度の第１導電型の不純物を導入し、第１導電型の半導体領域（高濃度不純物注入領域）を形成するものである。すなわち、ゲート電極およびソース・ドレイン領域を有するＭＯＳＦＥＴのゲート電極の下部のシリコン層に形成されたボディ領域とソース領域とを、第１導電型の低抵抗な高濃度不純物注入領域を介して電気的に接続している。また、ゲート幅方向におけるゲート電極の端部の近傍においてもボディ領域の電位を制御している。この高濃度不純物注入領域の一部はＳＯＩ基板の平面においてソース領域内の一部の領域に形成されており、高濃度不純物注入領域が形成されていない領域のソース領域は、ドレイン領域とゲート電極と共にＭＯＳＦＥＴを構成している。特許文献３に開示されている技術によれば、上記した高濃度不純物注入領域およびゲート電極端部近傍の領域を介してボディ領域の電位を固定することができるとしている。なお、ソース領域およびボディ領域は、高濃度不純物注入領域上およびソース領域上に形成されたシリサイド層により電気的に接続されているため、同電位となる。
【０００６】
特許文献４（特開２００７−２８７７４７号公報）には、ＳＯＩ基板を用いた半導体装置において、ＳＯＩ基板上に形成されたＭＯＳＦＥＴにおける寄生容量を低減する目的でＢＯＸ膜上のシリコン層に形成されたボディ領域の電位を固定する技術が開示されている。この技術は、ＭＯＳＦＥＴのゲート幅方向におけるゲート電極の端部の近傍に形成され、第１導電型のボディ（ウエル）領域と電気的に接続された第１導電型の半導体領域を介してボディ領域の電位を固定するものである。また、ＭＯＳＦＥＴの第２導電型のソース領域の一部からボディ領域にかけて連続的に第１導電型の接続領域を形成し、前記接続領域およびソース領域を介してボディ領域の電位を固定する技術も開示されている。なお、ソース領域およびボディ領域は前記接続領域上およびソース領域上に形成されたシリサイド層により電気的に接続されているため、同電位となる。
【０００７】
特許文献５（特開２００８−１７２２６２号公報）には、ＳＯＩ基板を用いた半導体装置において、ＳＯＩ基板上に形成されたＭＯＳＦＥＴにおける寄生容量を低減する目的でＢＯＸ膜上のシリコン層に形成されたボディ領域の電位を固定する技術が開示されている。この技術は、ＭＯＳＦＥＴのゲート幅方向におけるゲート電極の端部の近傍に形成され、第１導電型のボディ（ウエル）領域と電気的に接続された低抵抗の第１導電型の半導体領域を介してボディ領域の電位を固定するものである。また、ＭＯＳＦＥＴの第２導電型のソース領域の一部からボディ領域にかけて連続的に第１導電型の接続領域を形成し、前記接続領域およびソース領域を介してボディ領域の電位を固定する技術も開示されている。なお、ソース領域とボディ領域とが前記接続領域上およびソース領域上に形成されたシリサイド層により電気的に接続され同電位となることを防ぐ目的で、前記接続領域およびソース領域の界面のＳＯＩ基板の上面にゲート電極の一部を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８８５５４号公報
【特許文献２】特開２００３−３１８４０５号公報
【特許文献３】特開２００７−２８７７１８号公報
【特許文献４】特開２００７−２８７７４７号公報
【特許文献５】特開２００８−１７２２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前記特許文献３〜５で開示されている技術では、例えばｎチャネル型ＭＯＳＦＥＴの場合、ゲート電極の下部のＳＯＩ基板の主面に形成されたｐ−型ウエル（ボディ領域）からｎ＋型のソース領域に渡って連続した領域にｐ型の不純物（例えばＢ（ホウ素））を高濃度でイオン注入し、高濃度不純物注入領域を形成している。この場合、高濃度の不純物（例えばＡｓ（ヒ素））が導入されたｎ型の領域であるソース領域にも高濃度のｐ型の不純物（例えばＢ（ホウ素））がイオン注入されるため、ソース領域にはｎ型およびｐ型の不純物が共に高濃度で注入された領域が形成される。このようにｎ型およびｐ型の不純物が共に高濃度で混在する領域には結晶欠陥が生じ易く、結晶欠陥は他の領域に移動（拡散）し、ゲート電極の下部のゲート絶縁膜に欠陥を生じさせる虞がある。欠陥の生じたゲート絶縁膜には多数の孔が形成され、この孔を通じてゲート電極とｐ−型ウエルとが導通し、ゲート電極とｐ−型ウエルとの間でリーク電流が発生する。従って、ゲート絶縁膜に欠陥が生じた場合、ゲート絶縁膜の信頼性が低下する問題がある。
【００１０】
また、前記特許文献３および４で開示されている技術では、例えばｎチャネル型ＭＯＳＦＥＴの場合、ｎ＋型のソース領域とｐ−型ウエルとを高濃度の連続したｐ＋型の領域で接続することによりｐ−型ウエルの電位を制御している。しかし、この方法では、ｐ−型ウエルおよびｎ＋型のソース領域は、ｐ−型ウエル上およびｎ＋型のソース領域上に形成されたシリサイド層により電気的に接続され、常に同電位となり電位を別々に制御できない。このため、ｐ−型ウエルおよびｎ＋型のソース領域のそれぞれの電位を制御する上での自由度が低いという問題がある。
【００１１】
また、前記特許文献１〜５で開示されている技術では、ゲート幅方向におけるゲート電極の端部の近傍にボディ（ウエル）領域と同一の導電型を有する半導体領域を形成することで、前記半導体領域を介してボディ領域の電位を制御している。しかし、この方法では、前記半導体領域を形成するための領域（スペース）をＳＯＩ基板上に新たに設ける必要があり、半導体素子の面積が増大するという問題がある。
【００１２】
本発明の目的は、半導体装置の性能を向上させることにある。
【００１３】
また、本発明の他の目的は、半導体装置の信頼性を確保することにある。
【００１４】
また、本発明の他の目的は、半導体装置のチップサイズを縮小することにある。
【００１５】
また、上記の目的を同時に達成することを図るものである。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本実施の形態の好ましい一態様である半導体装置は、ＳＯＩ構造を有する半導体基板の主面に形成された電界効果トランジスタを有する半導体装置である。前記半導体装置は、前記半導体基板の主面に沿って延在するゲート電極に直交する、前記ゲート電極と同層のゲート配線と、前記半導体基板の平面において前記ゲート配線の下部のウエル領域内に形成され、前記ウエル領域と電気的に接続された前記ウエル領域よりも低抵抗な第１導電型の接続層とを有する。そして、前記半導体装置は前記ゲート電極および前記ゲート配線よりも上層に形成された、前記ウエル領域に所定の電位を供給する第１配線とを有し、前記接続層と前記第１配線とは、前記接続層と前記半導体基板の平面において重なる領域の前記ゲート配線に形成された第１孔部内に設けられ、前記ゲート配線と絶縁された接続部材を介して電気的に接続されているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明によれば、半導体装置の性能を向上させることができる。
【００２１】
また、半導体装置の信頼性を確保することができる。
【００２２】
また、半導体装置のチップサイズを縮小することができる。
【００２３】
また、上記の目的を同時に達成することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図３】図１および図２のＡ−Ａ線における要部断面図である。
【図４】図１および図２のＢ−Ｂ線における要部断面図である。
【図５】図１および図２のＣ−Ｃ線における要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の平面レイアウトである。
【図２２】本発明の実施の形態３である半導体装置の平面レイアウトである。
【図２３】図２２のＤ−Ｄ線における要部断面図である。
【図２４】図２２のＥ−Ｅ線における要部断面図である。
【図２５】本発明の実施の形態４である半導体装置の平面レイアウトである。
【図２６】本発明の実施の形態５である半導体装置の平面レイアウトである。
【図２７】図２６のＦ−Ｆ線における要部断面図である。
【図２８】本発明の実施の形態６である半導体装置の平面レイアウトである。
【図２９】比較例として示す半導体装置の平面レイアウトである。
【発明を実施するための形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００３０】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３２】
（実施の形態１）
本発明の実施の形態１による電界効果トランジスタであるｎチャネル型ＭＯＳＦＥＴの構造の一例を図１〜図５を用いて説明する。図１および図２はＳＯＩ基板上に形成されたｎチャネル型ＭＯＳＦＥＴのレイアウトの一部を示す平面図（平面レイアウト）である。図３〜図５は、それぞれ図１および図２のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線における要部断面図である。なお、図１および図２は同じ領域を示す平面図であり、複数の層を分かりやすく図示するために、２図に分けて平面レイアウトを示している。すなわち、図１ではゲート電極２よりも上層に形成された金属配線は図示しておらず、図２において金属配線（ソース配線Ｍ１ｓ、ドレイン配線Ｍ１ｄおよびゲート配線Ｍ１ｇ）を示している。
【００３３】
本実施の形態の半導体装置が形成されたＳＯＩ基板は、高抵抗の支持基板上に形成されたＢＯＸ膜と、ＢＯＸ膜上に形成されたシリコン層とを有する半導体基板である。図１に示すように、ＳＯＩ基板１上には、ＳＯＩ基板１の主面に沿う方向である第１方向に延在する複数のゲート電極２が形成され、各ゲート電極２は、ＳＯＩ基板１の主面に沿う方向であって第１方向と直交する第２方向に延在する複数のゲート電極配線３に接続されている。第２方向における一部のゲート電極配線３の端部にはゲート接続部１０が形成されており、ゲート接続部１０上にはゲートコンタクトプラグ１１が形成されている。ゲート電極配線３は、ゲート電極２に給電する引出し配線であり、ゲート電極２、ゲート電極配線３およびゲート接続部１０のそれぞれは同層に形成されたポリシリコン膜からなり、それぞれＳＯＩ基板１の主面上にゲート絶縁膜を介して形成されている。
【００３４】
すなわち、ゲート電極２は第１方向に複数本延在し、ゲート電極配線３は第２方向に複数本延在しているため、ゲート電極２とゲート電極配線３とは併せてＳＯＩ基板上に格子状（編み目状）に形成されており、ゲート電極２、ゲート電極配線３およびゲート接続部１０は一体となっている。なお、ゲート電極２、ゲート電極配線３およびゲート接続部１０のそれぞれの側壁には絶縁膜からなるサイドウォールが形成されているが、図１および図２では図示していない。
【００３５】
ゲート電極２は複数のゲート電極配線３の間の領域に形成されており、ゲート電極２の下部のＳＯＩ基板１の主面には第１方向に沿ってｐ−型ウエル１２（図３参照）が形成され、ＳＯＩ基板１の主面にはｐ−型ウエル１２を挟むように、高濃度のｎ型半導体領域であるソース領域６およびドレイン領域７が第１方向に延在して形成されている。すなわち、ゲート電極２の下部のＳＯＩ基板１の主面に形成された、第１方向に延在するｐ−型ウエル１２は、第２方向の一方の側面に接してソース領域６が形成され、もう一方の側面に接してドレイン領域７が形成されている。
【００３６】
第２方向におけるソース領域６およびドレイン領域７のそれぞれの側壁であってｐ−型ウエル１２が接していない方の側壁には、素子分離領域４が第１方向に沿ってＳＯＩ基板１の上面に形成されている。すなわち、ＳＯＩ基板１の主面には、ＳＯＩ基板１の平面において第１方向に延在する複数の素子分離領域４がゲート電極２と平行して形成され、隣り合う素子分離領域４同士の間には、第１方向に延在するソース領域６およびドレイン領域７がそれぞれ形成され、ソース領域６およびドレイン領域７の間には、第１方向に延在するｐ−型ウエル１２（図３参照）が形成されている。なお、ソース領域６およびドレイン領域７はゲート電極配線３の下部には形成されておらず、ゲート電極配線３の下部で途切れて第１方向に沿って断続的に複数形成されている。また、図３に示すようにｐ−型ウエル１２はゲート電極２の下部のＳＯＩ基板１の主面に形成されているが、図４および図５に示すように、ｐ−型ウエル１２はゲート電極配線３の下部のＳＯＩ基板１の主面にも形成されている。ゲート電極２の下部のｐ−型ウエル１２およびゲート電極配線３の下部のｐ−型ウエル１２は連続して形成され、一体となっており、互いに電気的に接続されている。
【００３７】
また、図１および図５に示すように、素子分離領域４は第１方向に延在して連続的に形成されており、ゲート電極配線３の下部においても連続して形成され、途切れていない。また、本実施の形態において素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、素子分離領域４は、ＳＯＩ基板１の一部を構成するシリコン層１７に形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成されている。
【００３８】
図２に示すように、ＳＯＩ基板１上のゲート電極配線３およびゲート接続部１０の更に上層には金属配線が形成されており、ゲート接続部１０の上層にはゲート配線Ｍ１ｇが形成され、ソース領域６の上層には第１方向に延在するソース配線Ｍ１ｓが形成され、ドレイン領域７の上層には第１方向に延在するドレイン配線Ｍ１ｄが形成されている。ゲート配線Ｍ１ｇ、ソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄのそれぞれは同層に形成され、ゲート配線Ｍ１ｇの下面とゲート接続部１０の上面とはゲートコンタクトプラグ１１により電気的に接続され、ソース配線Ｍ１ｓとソース領域６とはソースコンタクトプラグ１３により電気的に接続され、ドレイン配線Ｍ１ｄとドレイン領域７とはドレインコンタクトプラグ１４により電気的に接続されている。
【００３９】
ゲート電極配線３は第１方向におけるソース領域６同士の間のＳＯＩ基板１の主面上であってソース配線Ｍ１ｓの下部において開口している孔部２７を有しており、この孔部２７により、ＳＯＩ基板１の主面に形成されたｐ−型ウエル１２（図３参照）の接続層を構成する高濃度のｐ型半導体領域であるｐ＋型取出し領域５（図１参照）の上面がゲート電極配線３から露出している。孔部２７の下部には、孔部２７と平面的に重なる接続層が形成されており、接続層は、後に図４を用いて説明するｐ型半導体領域２８およびｐ＋型取出し領域５からなり、ｐ−型ウエル１２（図３参照）よりも低抵抗なｐ型半導体領域である。ｐ＋型取出し領域５の上面とソース配線Ｍ１ｓの下面とはウエルコンタクトプラグ８を介して電気的に接続されており、ウエルコンタクトプラグ８とゲート接続部１０との間には層間絶縁膜２４（図３参照）が形成され、電気的に絶縁されている。
【００４０】
なお、ゲート電極２、ゲート電極配線３、ゲート接続部１０、ソース領域６、ドレイン領域７およびｐ＋型取出し領域５のそれぞれの上面にはシリサイド層２２（図３参照）が形成されている。すなわち、ゲート接続部１０、ソース領域６、ドレイン領域７およびｐ＋型取出し領域５と、ゲートコンタクトプラグ１１、ソースコンタクトプラグ１３、ドレインコンタクトプラグ１４およびウエルコンタクトプラグ８とは、それぞれシリサイド層を介して電気的に接続されている。
【００４１】
また、図１および図２に示すように、ＳＯＩ基板１上にはゲート電極２、ソース領域６およびドレイン領域７を含むｎチャネル型ＭＯＳＦＥＴＱｎが第１方向および第２方向に断続的に形成されており、ＳＯＩ基板１上においてマトリクス状に複数のｎチャネル型ＭＯＳＦＥＴＱｎが配置されている。第２方向に断続的に形成されたｎチャネル型ＭＯＳＦＥＴＱｎ同士の間には、ゲート電極配線３の第１方向における幅よりも第１方向における長さが長い素子分離領域４が形成されており、ｎチャネル型ＭＯＳＦＥＴＱｎ同士を分離している。
【００４２】
また、図１および図２の第１方向に沿うＡ−Ａ線における要部断面図である図３に示すように、ＳＯＩ基板１は、高抵抗の支持基板１５上に形成されたＢＯＸ膜１６と、ＢＯＸ膜１６上に形成されたシリコン層１７を有する半導体基板である。シリコン層１７上にはゲート電極２がゲート絶縁膜１８を介して形成されており、ゲート電極２およびゲート絶縁膜１８の側壁にはサイドウォール１９が形成されている。ゲート電極２およびゲート絶縁膜１８の下部のシリコン層１７にはｐ−型ウエル１２が形成されており、各サイドウォール１９の下部のシリコン層１７にはｎ型の不純物（例えばＡｓ（ヒ素））が導入されたエクステンション領域２０が形成されている。ゲート電極２の両方の側壁に形成されたサイドウォール１９の下部のエクステンション領域２０はそれぞれ第２方向において一方の側壁がｐ−型ウエル１２に接するように形成され、もう一方の側壁がｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄとそれぞれ接している。ｎ＋型半導体領域６ｓおよび７ｄはシリコン層１７にｎ型の不純物（例えばＡｓ（ヒ素））がエクステンション領域２０よりも高濃度で導入された領域であり、第２方向において、ｎ＋型半導体領域６ｓおよび７ｄのそれぞれの一方の側壁はエクステンション領域２０と接し、もう一方の側壁は素子分離領域４と接している。エクステンション領域２０とｎ＋型半導体領域６ｓおよび７ｄとはＬＤＤ（Lightly Doped Drain）構造を構成している。ここで、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域６ｓに接するエクステンション領域２０はｎチャネル型ＭＯＳＦＥＴＱｎのソースとして機能するソース領域６を構成しており、ｎ＋型半導体領域７ｄおよびｎ＋型半導体領域７ｄに接するエクステンション領域２０はｎチャネル型ＭＯＳＦＥＴＱｎのドレインとして機能するドレイン領域７を構成している。
【００４３】
ゲート電極２、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄのそれぞれの上面にはシリサイド層２２が形成され、ＳＯＩ基板１上にはゲート電極２を覆うように絶縁膜２３が形成され、絶縁膜２３上には絶縁膜２３よりも厚い層間絶縁膜２４が形成されている。層間絶縁膜２４上にはダマシン配線であるソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄと、層間絶縁膜２５とが形成されている。層間絶縁膜２４の上面からｎ＋型半導体領域７ｄ上およびｎ＋型半導体領域７ｄ上のシリサイド層２２の上面にかけて形成されたコンタクトホール２６内に形成されたソースコンタクトプラグ１３およびドレインコンタクトプラグ１４により、ソース配線Ｍ１ｓとソース領域６およびドレイン配線Ｍ１ｄとドレイン領域７はそれぞれ電気的に接続されている。
【００４４】
図１、図２および図３において、ゲート電極２、ゲート電極配線３およびゲート接続部１０はポリシリコンからなる膜であり、ゲート電極２は本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのゲートとして機能する。ゲート絶縁膜１８は熱酸化により形成された酸化シリコン膜であり、ゲート電極２、ゲート電極配線３およびゲート接続部１０とＳＯＩ基板１とを絶縁している。ｐ−型ウエル１２はＳＯＩ基板１の上部の薄いＳｉ（シリコン）からなるシリコン層１７に低い濃度でｐ型の不純物（例えばＢ（ホウ素））をイオン注入して形成した領域であり、シリコン層１７にｐ−型ウエル１２よりも高い濃度でｐ型の不純物（例えばＢ（ホウ素））をイオン注入して形成したｐ＋型取出し領域５と電気的に接続されている。サイドウォール１９は酸化シリコン膜からなり、シリサイド層２２は、例えばＮｉ（ニッケル）とシリコンとの化合物であるＮｉＳｉ（ニッケルシリサイド）を含む層である。また、Ｃｏ（コバルト）とシリコンとの化合物であるＣｏＳｉ２（コバルトシリサイド）を含む層で形成してもよい。このようなシリサイド層２２は、Ｗ（タングステン）などからなるソースコンタクトプラグ１３およびドレインコンタクトプラグ１４と、ソース領域６およびドレイン領域７とをそれぞれ電気的に接続している。また、シリサイド層２２は、ゲート電極配線３上にも形成されている（図４参照）。絶縁膜２３は窒化シリコン膜からなる薄い膜であり、コンタクトホール２６を開口する際のエッチストッパ膜として機能する。層間絶縁膜２４および２５は酸化シリコン膜からなる厚い膜であり、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成される。ソース配線Ｍ１ｓ、ドレイン配線Ｍ１ｄおよびゲート配線Ｍ１ｇは、それぞれソース領域６、ドレイン領域７およびゲート電極２に所定の電位を供給するための主に銅を含む金属配線であり、例えばシングルダマシン法により、それぞれ同層に形成される。
【００４５】
また、図１および図２の第１方向に沿うＢ−Ｂ線における要部断面図である図４に示すように、ＳＯＩ基板１上にゲート絶縁膜１８を介して形成されたゲート電極配線３は孔部２７を有し、孔部２７に接するゲート電極配線３の側壁に接して形成されたサイドウォール１９ａの下部のシリコン層１７には、ｐ型半導体領域２８が形成されている。ｐ型半導体領域２８はｐ−型ウエル１２に低濃度のｐ型の不純物（例えばＢ（ホウ素））をイオン注入して形成した半導体領域であり、孔部２７の下部のシリコン層１７内においてｐ＋型取出し領域５を挟むようにｐ＋型取出し領域５と接して形成されている。すなわち、ＳＯＩ基板１の平面においてｐ型半導体領域２８はｐ＋型取出し領域５の周囲を囲むように形成されている。また、ゲート電極配線３の下部のシリコン層１７にはｐ−型ウエル１２が形成されており、ｐ型半導体領域２８を介してｐ＋型取出し領域５と電気的に接続されている。すなわち、ｐ−型ウエル１２よりも低抵抗なｐ＋型取出し領域５と、ｐ＋型取出し領域５とｐ−型ウエル１２との間に形成された、ｐ−型ウエル１２よりも低抵抗で、かつｐ＋型取出し領域５よりも高抵抗なｐ型半導体領域２８により、ｐ−型ウエル１２の接続層が構成されている。なお、シリコン層１７内において低抵抗のｐ＋型取出し領域５と高抵抗のｐ−型ウエル１２とを直接接続すると、ｐ＋型取出し領域５とｐ−型ウエル１２との界面に高い電界が集中する虞がある。よって、本実施の形態では、ｐ＋型取出し領域５とｐ−型ウエル１２との間に、ｐ＋型取出し領域５よりも高抵抗でｐ−型ウエル１２よりも低抵抗なｐ型半導体領域２８を形成することにより、ソース領域６およびドレイン領域７のＬＤＤ構造と同様の構造とすることで電界を緩和することを可能としている。
【００４６】
ｐ−型ウエル１２はゲート電極配線３のもう一方の側壁である、孔部２７を有していない方の側壁に形成されたサイドウォール１９の下部のシリコン層１７には、図３に示したソース領域６およびドレイン領域７と同じく、エクステンション領域２０が形成されている。図４において、エクステンション領域２０は一方の側壁がｐ＋型取出し領域５と接しており、もう一方の側壁は第１方向に延在するｎ＋型半導体領域６ｓと接している。
【００４７】
ここで、ゲート電極配線３、ｎ＋型半導体領域６ｓおよびｐ＋型取出し領域５の上部にはシリサイド層２２が形成されており、ＳＯＩ基板１上にはゲート電極配線３を覆うように絶縁膜２３が形成され、絶縁膜２３上には厚い層間絶縁膜２４が形成されている。層間絶縁膜２４上であって、ゲート電極配線３、ｎ＋型半導体領域６ｓ、ｐ＋型取出し領域５およびシリサイド層２２の上層にはソース配線Ｍ１ｓが第１方向に連続的に延在して形成されている。ソース配線Ｍ１ｓは層間絶縁膜２４に形成されたコンタクトホール２６内のソースコンタクトプラグ１３によりソース領域６と電気的に接続され、また、層間絶縁膜２４に形成されたコンタクトホール２６内のウエルコンタクトプラグ８によりｐ＋型取出し領域５と電気的に接続されている。ウエルコンタクトプラグ８は孔部２７内を通るように形成されており、ゲート電極配線３とは接しておらず、絶縁されている。すなわち、ウエルコンタクトプラグ８はゲート電極配線３に形成された孔部２７内に形成されており、ゲート電極配線３とは電気的に接続されていない。また、ｐ−型ウエル１２はｐ−型ウエル１２の接続層を構成するｐ＋型取出し領域５およびｐ型半導体領域２８を介してウエルコンタクトプラグ８およびソース配線Ｍ１ｓと電気的に接続されている。
【００４８】
なお、ｎ型の不純物（例えばＡｓ（ヒ素））が高濃度でイオン注入されたｎ＋型半導体領域６ｓと、ｐ型の不純物（例えばＢ（ホウ素））が高濃度でイオン注入されたｐ＋型取出し領域５との間にはエクステンション領域２０、ｐ−型ウエル１２、ｐ型半導体領域２８が形成されており、ｎ＋型半導体領域６ｓとｐ＋型取出し領域５とは接していない。このため、本実施の形態のｎチャネル型ＭＯＳＦＥＴＱｎでは、ｎ型の不純物（例えばＡｓ（ヒ素））とｐ型の不純物（例えばＢ（ホウ素））とが、共に高濃度で同一領域に導入されているような領域は形成されていない。
【００４９】
また、本実施の形態ではｐ＋型取出し領域５とソース領域６とは、ｐ＋型取出し領域５およびｐ型半導体領域２８からなる接続層、ウエルコンタクトプラグ８、ソース配線Ｍ１ｓおよびソースコンタクトプラグ１３により電気的に接続されているため、常に同電位となる。ここではｐ＋型取出し領域５とソース領域６とを別々の金属配線に接続せず、同一のソース配線Ｍ１ｓに接続することにより、配線密度を低減し、配線のレイアウトの自由度を高めている。
【００５０】
なお、ここではｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄはｎ型の不純物が１×１０１５ｃｍ−３程度の濃度で導入されている半導体領域であり、ｐ＋型取出し領域５はｐ型の不純物が１×１０１５ｃｍ−３程度の濃度で導入されている半導体領域である。ｐ＋型取出し領域５およびｐ型半導体領域２８はＳＯＩ基板１の平面においてゲート電極配線３と重なる領域のｐ−型ウエル１２内に形成されている。
【００５１】
また、図１および図２の第２方向に沿うＣ−Ｃ線における要部断面図である図５に示すように、図４と同様にＳＯＩ基板１上のゲート電極配線３は孔部２７を有し、孔部２７の下部のシリコン層１７にはｐ＋型取出し領域５が形成されており、ｐ＋型取出し領域５はシリサイド層２２およびウエルコンタクトプラグ８を介してｐ＋型取出し領域５の上層に形成されたソース配線Ｍ１ｓと電気的に接続されている。また、ウエルコンタクトプラグ８は孔部２７内を通るように形成されており、ゲート電極配線３およびゲート接続部１０（図示しない）とは接しておらず、絶縁されている。ゲート電極配線３およびゲート接続部１０とは同一のポリシリコン膜により形成されており、それぞれの上面にはシリサイド層２２が形成されている。図３および図４と同様にＳＯＩ基板上に形成された層間絶縁膜２４上にはダマシン配線であるソース配線Ｍ１ｓ、ドレイン配線Ｍ１ｄおよびゲート配線Ｍ１ｇが形成されており、ゲート配線Ｍ１ｇは、層間絶縁膜２４に形成されたコンタクトホール２６内のゲートコンタクトプラグ１１によりゲート接続部１０と電気的に接続されている。ゲート電極配線３およびゲート接続部１０の下部のシリコン層１７にはｐ−型ウエル１２が形成されており、セルを区分する素子分離領域４が第１方向に延在して形成されている。
【００５２】
次に、図２９に比較例として示すｎチャネル型ＭＯＳＦＥＴを用いて、本実施の形態の効果について説明する。
【００５３】
寄生容量は素子間、素子および配線間または素子および接地電極間などに寄生的に形成される容量であり、通常、半導体基板上にＭＯＳＦＥＴを形成した場合、ゲート・ソース間、ソース・ドレイン間およびゲート・ドレイン間には寄生容量が発生する。また、ゲート、ソースおよびドレインと半導体基板との間、またはウエルとソース・ドレイン領域との界面のＰＮ接合領域に寄生容量が発生する。
【００５４】
高周波回路などで使用されるスイッチング用のＭＯＳＦＥＴの場合、寄生容量が負荷となり、信号の振幅が劣化することで高周波特性に悪影響が生じ、また、回路動作が不安定になる問題がある。ＭＯＳＦＥＴをＳＯＩ基板上に形成することで、寄生容量を低減し、このような特性劣化を低減することができるが、基板電位を固定するなどしてウエル（基板）の電位を制御することにより、更に寄生容量を低減することができる。
【００５５】
比較例として示すｎチャネル型ＭＯＳＦＥＴは、ウエル（基板）の電位を制御するために、チャネル領域であるウエルからソース領域にかけてｐ型の不純物（例えばＢ（ホウ素））を高濃度で導入しているものである。図２９は比較例であるｎチャネル型ＭＯＳＦＥＴの平面レイアウトである。なお、図２９ではゲート電極２ａおよびゲート接続部１０ａの側壁に形成されたサイドウォールは図示しておらず、ゲート電極２ａ上、ゲート接続部１０ａ上、ソース領域６ａ上およびドレイン領域７ａ上にそれぞれ形成されたシリサイド層、層間絶縁膜および配線は図示していない。
【００５６】
図２９に示すように、ＳＯＩ基板１ａ上には第１方向に延在するゲート電極２ａが形成されており、ゲート電極２ａの第１方向における端部には、ゲート電極２ａと同一の層であるゲート接続部１０ａが形成されている。ゲート接続部１０ａ上にはゲートコンタクトプラグ１１ａが形成され、ゲート配線（図示しない）とゲート電極２ａとを電気的に接続している。また、ゲート電極２ａの下部には第１方向に延在するｐ−型ウエル（図示しない）が形成され、ｐ−型ウエルは、ＳＯＩ基板１ａの主面に沿う方向であって第１方向に直交する第２方向においてソース領域６ａおよびドレイン領域７ａにより挟まれるように形成されている。ソース領域６ａとｐ−型ウエルとの間およびドレイン領域７ａとｐ−型ウエルとの間には、それぞれ第１方向に延在するエクステンション領域（図示しない）が形成されている。ソース領域６ａおよびドレイン領域７ａはｎ型の不純物（例えばＡｓ（ヒ素））を高濃度でイオン注入して形成した、第１方向に沿って延在する半導体領域である。エクステンション領域（図示しない）は、ｎ型の不純物（例えばＡｓ（ヒ素））がソース領域６ａおよびドレイン領域７ａよりも低い濃度で導入された領域である。また、ソース領域６ａ上およびドレイン領域７ａ上にはそれぞれソースコンタクトプラグ１３ａおよびドレインコンタクトプラグ１４ａが第１方向に沿って断続的に複数形成されており、ソース領域６ａおよびドレイン領域７ａの上層に形成されたソース配線（図示しない）およびドレイン配線（図示しない）とソース領域６ａおよびドレイン領域７ａとをそれぞれ電気的に接続している。
【００５７】
ここで、比較例におけるｎチャネル型ＭＯＳＦＥＴでは、高抵抗のｐ−型ウエルの電位を取るため、ソース領域６ａおよびドレイン領域７ａの間のｎチャネル型ＭＯＳＦＥＴのチャネル形成領域であるｐ−型ウエルからソース領域６ａの端部に渡って半導体基板の主面にｐ型の不純物（例えばＢ（ホウ素））を高濃度でイオン注入している。これにより、ｐ型の不純物（例えばＢ（ホウ素））が高濃度で導入されたｐ−型ウエルの上面およびソース領域６ａの上面にはｐ＋型取出し領域５ａが形成されており、ｐ＋型取出し領域５ａを介してｐ−型ウエルとソース領域６ａとが電気的に接続されている。ここでは、ソース領域６ａ、ドレイン領域７ａおよびｐ＋型取出し領域５ａは、ｎ型またはｐ型の不純物が１×１０１５ｃｍ−３程度の濃度で導入されている領域とする。
【００５８】
なお、ｐ＋型取出し領域５ａはｐ−型ウエル上に形成されたｐ＋型領域５ｃと、ソース領域６ａ上に形成された重ね打ち領域５ｂとで構成されている。第２方向において、ｐ＋型取出し領域５ａの一方の端部（ｐ＋型領域５ｃの端部）はｐ−型ウエルに接し、ゲート電極２ａまたはゲート電極２ａの側壁に形成されたサイドウォール（図示しない）の下部もしくはその他の領域のｐ−型ウエル内において終端している。なお、図２９では、ゲート電極２ａの下部に形成されたｐ＋型取出し領域５ａの輪郭を破線で示している。また、第２方向においてｐ＋型取出し領域５ａのもう一方の端部はｎ型の不純物（例えばＡｓ（ヒ素））が高濃度で導入された半導体領域であるソース領域６ａ内に達しており、ソース領域６ａには、ｎ型の不純物（例えばＡｓ（ヒ素））とｐ型の不純物（例えばＢ（ホウ素））とが共に１×１０１５ｃｍ−３程度で高濃度に導入された領域である重ね打ち領域５ｂが形成されている。
【００５９】
この場合、重ね打ち領域５ｂでは、ｎ型およびｐ型の不純物がそれぞれ高濃度にイオン注入されることにより結晶欠陥が発生する。この欠陥はＳＯＩ基板１ａ上において移動し、ゲート電極２ａとＳＯＩ基板１ａとの間に形成されたゲート絶縁膜（図示しない）に欠陥を生じさせる。重ね打ち領域５ｂに生じた結晶欠陥が移動して発生したゲート絶縁膜の欠陥は、ゲート絶縁膜に多数の穴またはゲート絶縁膜の上面から下面を貫く孔を生じさせる。比較例として示す半導体装置では、この孔によってゲート電極２ａとゲート電極２ａの下部のシリコン層とが電気的に導通することで、ゲート電極２ａとシリコン層との間にリーク電流が発生し、ＭＯＳＦＥＴが機能しなくなる虞がある。すなわち、図２９に示した比較例のように、ソース領域６ａからｐ−型ウエルにかけてｐ＋型取出し領域５ａを形成することでｐ−型ウエルの電位を制御しようとすると、ｐ＋型取出し領域５ａおよびゲート絶縁膜において結晶欠陥が生じ、ゲート絶縁膜の信頼性が極端に低下する問題がある。
【００６０】
本実施の形態では、ゲート電極配線３に形成された孔部２７内を通り、ソース配線Ｍ１ｓに接続されたウエルコンタクトプラグを、孔部２７の下部のシリコン層１７に形成されたｐ＋型取出し領域５に接続することで、ｐ＋型取出し領域５と電気的に接続されたｎチャネル型ＭＯＳＦＥＴＱｎのウエル（ｐ−型ウエル１２）の電位（基板電位）を制御することを可能としている。
【００６１】
ここで、図４に示すｐ＋型取出し領域５のような高濃度のｐ型不純物が導入された領域と、図３に示すｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄのような高濃度のｎ型不純物が導入された領域は別々の領域に形成されており、比較例である図２９に示したような重ね打ち領域５ｂが存在しない。すなわち、ｐ＋型取出し領域５に導入されたｐ型の不純物（例えばＢ（ホウ素））と、ソース領域６に導入されたｎ型の不純物（例えばＡｓ（ヒ素））とがそれぞれ１×１０１５ｃｍ−３程度の高濃度で導入された領域は存在しない。このため、図３に示すＳＯＩ基板１の上面およびゲート絶縁膜１８における結晶欠陥の発生を防ぐことで、ゲート電極２とシリコン層１７との間でリーク電流が発生することを防ぐことができる。従って、本実施の形態の半導体装置では、ゲート絶縁膜１８の信頼性を損なわずにｐ−型ウエル１２の電位を制御することができ、ｎチャネル型ＭＯＳＦＥＴＱｎに発生する寄生容量を低減することができる。
【００６２】
なお、本実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、本発明はｐチャネル型ＭＯＳＦＥＴにも適用することができ、また、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴが形成されたＣＭＯＳＦＥＴ（Complementary MOS FET）に適用することもできる。ｐチャネル型ＭＯＳＦＥＴに適用する場合、ゲート電極配線に形成された孔部の下部のシリコン層に高濃度のｎ型不純物を含むｎ＋型取出し領域を形成することで、ｎ＋型取出し領域に接続したウエルコンタクトプラグおよび配線を通じてｎ−型ウエルの電位を制御する。
【００６３】
また、本実施の形態では図３に示すｎ＋型半導体領域６ｓをソースとし、ｎ＋型半導体領域７ｄをドレインとしたが、ｎ＋型半導体領域６ｓをドレインとし、ｎ＋型半導体領域７ｄをソースとしても良い。
【００６４】
また、図１に示すように、本実施の形態では第１方向に延在する素子分離領域４をゲート電極配線３の下部で途切れさせず連続的に形成することにより、素子分離領域４によるゲッタリング効果によってシリコン層１７に発生する結晶欠陥を素子分離領域４に引き寄せることができる。このため、ソース領域６およびドレイン領域７などに生じる欠陥がゲート絶縁膜１８に移動することを防ぎ、半導体装置の信頼性を更に向上させることができる。すなわち、素子分離領域４が結晶欠陥を引き寄せるゲッタリングサイトとして働くことで、シリコン層１７において発生する結晶欠陥を引き寄せるゲッタリング効果が生じ、シリコン層１７の結晶性を向上させ、ゲート絶縁膜に欠陥が生じることを防ぐことができる。
【００６５】
素子分離領域４は第１方向において長ければ長い程ゲッタリング効果が強まり、より欠陥を引き寄せやすくなるため、本実施の形態では第１方向に延在する素子分離領域４をゲート電極配線３の下部で途切れさせず連続的に形成することで、よりゲッタリング効果を強めることができる。本実施の形態では、第２方向に延在しているゲート電極配線３の下に、第１方向に延在する素子分離領域４を配置している。このとき、第１方向において、素子分離領域４はゲート電極配線３の両端部よりもはみ出すように配置されている。言い換えれば、第２方向に延在しているゲート電極配線３において、第１方向における両端部は、素子分離領域４上に配置されている。
【００６６】
また、ｐ−型ウエルの電位（基板電位）を制御する方法として、ＳＯＩ基板の平面においてゲート電極配線およびゲート電極と重ならない位置に形成されたｐ−型ウエルの上面に（図１に示すｐ＋型取出し領域５に相当する）低抵抗のｐ＋型半導体領域を形成し、このｐ＋型半導体領域上に形成したコンタクトプラグを通じてｐ−型ウエルの電位を制御する方法が考えられる。しかし、ゲート電極配線およびゲート電極と重ならない位置に形成されたｐ−型ウエルの上面にコンタクトプラグを形成する方法では、そのコンタクトプラグを接続するｐ＋型半導体領域を形成するための領域（スペース）をＳＯＩ基板の平面においてＳＯＩ基板の主面に新たに設ける必要があるため、素子面積（ｎチャネル型ＭＯＳＦＥＴを含む半導体チップのチップサイズ）の増大に繋がる。これは、ＳＯＩ基板の平面においてｐ＋型半導体領域と重ならないようにゲート電極配線を迂回させて形成したり、新たにゲート電極配線に電位を供給するためのコンタクトプラグを形成する必要が生じ、半導体装置の構造が複雑化してしまうためである。
【００６７】
本実施の形態では、図１に示すようにゲート電極配線３と重なる位置のｐ−型ウエル１２（図示しない）内にｐ＋型取出し領域５を形成し、ｐ＋型取出し領域５上のゲート電極配線３を開口して形成した孔部２７内にウエルコンタクトプラグ８を設けている。このため、ウエルにコンタクトプラグを接続するための領域を新たに形成する必要がなく、半導体装置の素子面積が増大することを防ぎ、また、半導体装置の構造が複雑化することを防ぐことができる。
【００６８】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図６〜図２０は、本発明の一実施の形態である半導体装置、例えばｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。なお、図６〜図２０において、符号ＭＲで示される、図面の左側の領域は図１および図２のＡ−Ａ線での断面図と同じ位置における製造工程中の半導体装置の要部断面図であって、ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域、ゲート電極およびチャネルが形成されるｎチャネル型ＭＯＳＦＥＴ形成領域を示している。また、図６〜図２０において、符号ＣＲで示される、図面の右側の領域は図１および図２のＢ−Ｂ線での断面図と同じ位置における製造工程中の半導体装置の要部断面図であって、ウエルおよびソースの電位を取るためのコンタクトプラグ形成領域を示している。
【００６９】
まず、図６に示すように、ＳＯＩ基板１を用意する。ＳＯＩ基板１はＳｉ（シリコン）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と結合させ、半導体基板の表面よりも少し深い位置に酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板１は、表面に酸化膜を形成した半導体基板と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力によって接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００７０】
ＳＯＩ基板１は、Ｓｉ（シリコン）からなる高抵抗の支持基板１５上に形成されたＢＯＸ膜１６と、ＢＯＸ膜１６上に形成されたシリコン層１７を有する半導体基板であり、シリコン層１７は、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンなどからなる層である。
【００７１】
次に、図７に示すように、このＳＯＩ基板１を熱酸化してその表面に絶縁膜４ａを形成した後、その上層にＣＶＤ法などにより、絶縁膜４ｂを堆積する。絶縁膜４ａは酸化シリコンなどからなり、絶縁膜４ｂは窒化シリコン膜などからなる。
【００７２】
次に、図８に示すように、フォトレジストパターン（図示しない）をエッチングマスクとして絶縁膜４ｂ、絶縁膜４ａおよびシリコン層１７を順次ドライエッチングすることにより、素子分離形成予定領域のＳＯＩ基板１に溝（素子分離用の溝）４ｃを形成する。溝４ｃは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
【００７３】
次に、図９に示すように、熱リン酸などを用いたウェットエッチングにより絶縁膜４ｂを除去した後、溝４ｃの内部（側壁および底部）を含むＳＯＩ基板１の主面上に絶縁膜４ｄを形成する。それから、ＳＯＩ基板１の主面上（すなわち絶縁膜４ｄ上）に、溝４ｃ内を埋めるように、絶縁膜４ｅをＣＶＤ法などにより形成（堆積）する。
【００７４】
絶縁膜４ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｄが酸窒化シリコン膜の場合には、絶縁膜４ｄ形成工程以降の熱処理によって溝４ｃの側壁が酸化することによる体積膨張を防止でき、ＳＯＩ基板１に働く圧縮応力を低減できる効果がある。
【００７５】
絶縁膜４ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜４ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜４ｄは、絶縁膜４ｅを堆積する際のＳＯＩ基板１へのダメージ防止の効果がある。
【００７６】
その後、絶縁膜４ｅをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、溝４ｃの外部の絶縁膜４ｅを除去し、溝４ｃの内部に絶縁膜４ｄおよび４ｅを残すことにより、絶縁膜４ｄおよび４ｅからなる素子分離領域（素子分離）４を形成する。
【００７７】
それから、ＳＯＩ基板１を例えば１１５０℃程度で熱処理することにより、溝４ｃに埋め込んだ絶縁膜４ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｅの収縮により、ＳＯＩ基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｅの収縮が少ないため、素子分離領域４によってＳＯＩ基板１に働く圧縮応力が大きくなる。
【００７８】
このようにして、溝４ｃ内に埋め込まれた絶縁膜４ｄ，４ｅからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、ＳＯＩ基板１に形成された素子分離用の溝４ｃ内に埋め込まれた絶縁体（ここでは絶縁膜４ｄおよび４ｅ）からなる。図１および図２を用いて説明した、ｎチャネル型ＭＯＳＦＥＴＱｎ（すなわちｎチャネル型ＭＯＳＦＥＴＱｎを構成するゲート絶縁膜１８、ゲート電極２、ソース領域６およびドレイン領域７）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。
【００７９】
次に、図１０に示すように、ＳＯＩ基板１の主面であるシリコン層１７にｐ−型ウエル１２を形成する。ｐ−型ウエル１２は、ｎチャネル型ＭＯＳＦＥＴ形成領域ＭＲのＳＯＩ基板１に例えばＢ（ホウ素）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００８０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどによりＳＯＩ基板１の表面を清浄化（洗浄）した後、ＳＯＩ基板１の表面（すなわちｐ−型ウエル１２の表面）上にゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００８１】
次に、ＳＯＩ基板１上（すなわちｐ−型ウエル１２のゲート絶縁膜１８上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜２ｂを形成する。シリコン膜２ｂのうちのｎチャネル型ＭＯＳＦＥＴ形成領域ＭＲ（後述するゲート電極２、ゲート電極配線３およびゲート接続部となる領域）は、フォトレジスト膜（図示しない）をマスクとして用いてＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜２ｂは、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００８２】
次に、図１１に示すように、シリコン膜２ｂをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ｎチャネル型ＭＯＳＦＥＴ形成領域ＭＲにシリコン膜２ｂからなるゲート電極２を形成し、コンタクトプラグ形成領域ＣＲにシリコン膜２ｂからなるゲート電極配線３を形成する。なお、図示はしていないが、延在するゲート電極配線３の端部において、シリコン膜２ｂからなるゲート接続部も同工程で形成する。なお、ゲート電極配線３は、ゲート電極配線３の上面からゲート絶縁膜１８の下面までを貫きｐ−型ウエル１２の上面を露出する孔部２７を有している。
【００８３】
ｎチャネル型ＭＯＳＦＥＴのゲート電極となるゲート電極２およびゲート電極配線３はｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ−型ウエル１２上にゲート絶縁膜１８を介して形成される。すなわち、ゲート電極２およびゲート電極配線３は、ｐ−型ウエル１２のゲート絶縁膜１８上に形成される。
【００８４】
次に、図１２に示すように、コンタクトプラグ形成領域ＣＲにおいて、フォトリソグラフィ法を用いてゲート電極配線３の上面の一部および孔部２７を覆うようにフォトレジスト膜６０を形成する。その後、ＳＯＩ基板１の主面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、フォトレジスト膜６０、ゲート電極２、ゲート電極配線３の下部の一部および孔部２７の下部を除くシリコン層１７に、ｎ−型の半導体領域である（一対の）エクステンション領域２０を形成する。すなわち、ｐ−型ウエル１２のゲート電極２の両側の領域に、エクステンション領域２０を形成する。
【００８５】
次に、図１３に示すように、フォトレジスト膜６０を除去した後、ＳＯＩ基板１上において、ゲート電極配線３の上面の一部および孔部２７を露出させるようなフォトレジスト膜６１をフォトリソグラフィ法により形成する。フォトレジスト膜６１はエクステンション領域２０およびゲート電極２の上面を覆うものである。その後、ＳＯＩ基板１の主面にＢ（ホウ素）などのｐ型の不純物をイオン注入することにより、フォトレジスト膜６１、ゲート電極配線３の下部の一部を除くシリコン層１７に、ｐ−型の半導体領域であるｐ型半導体領域２８を形成する。すなわち、ゲート電極配線３の孔部２７の下部のシリコン層１７にのみｐ型半導体領域２８を形成する。
【００８６】
次に、図１４に示すように、フォトレジスト膜６１を除去した後、ゲート電極２およびゲート電極配線３のそれぞれの側壁に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１９を形成する。サイドウォール１９は、例えば、ＳＯＩ基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００８７】
次に、図１５に示すように、フォトリソグラフィ法により、孔部２７の下部のｐ型半導体領域２８の上面を覆うようにフォトレジスト膜６２を形成する。その後、（一対の）ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄを、例えば、ｐ−型ウエル１２のゲート電極２およびサイドウォール１９の両側の領域にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。
【００８８】
ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄは、エクステンション領域２０よりも不純物濃度が高い。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）６ｓ、７ｄおよびエクステンション領域２０により形成される。すなわち、ｎ＋型半導体領域６ｓと、ｎ＋型半導体領域６ｓに接するエクステンション領域２０はソース領域６を構成し、ｎ＋型半導体領域７ｄと、ｎ＋型半導体領域７ｄに接するエクステンション領域２０はドレイン領域７を構成する。従って、ｎチャネル型ＭＯＳＦＥＴＱｎのソース領域６およびドレイン領域７は、ＬＤＤ（Lightly doped Drain）構造を有している。エクステンション領域２０は、ゲート電極２に対して自己整合的に形成され、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄは、ゲート電極２の側壁上に形成されたサイドウォール１９に対して自己整合的に形成される。
【００８９】
このようにして、ｐ−型ウエル１２に、電界効果トランジスタとしてｎチャネル型ＭＯＳＦＥＴＱｎが形成される。ｎチャネル型ＭＯＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００９０】
次に、図１６に示すように、フォトレジスト膜６２を除去した後、フォトリソグラフィ法により、ソース領域６およびドレイン領域７の上面を覆うようにフォトレジスト膜６３を形成する。このとき、サイドウォール１９およびゲート電極配線３に覆われていないｐ型半導体領域２８の上面はフォトレジスト膜６３から露出している。その後、露出しているｐ型半導体領域２８にＢ（ホウ素）などのｐ型の不純物をイオン注入することにより、孔部２７に形成されたサイドウォール１９の間の領域のシリコン層１７にｐ＋型取出し領域５を形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｐ＋型取出し領域５は、ｐ型半導体領域２８よりも不純物濃度が高い領域である。
【００９１】
このように本実施の形態では、ソース領域６およびドレイン領域７とｐ＋型取出し領域５とを、別工程においていずれか一方の形成領域をフォトレジスト膜で覆った状態で、ＳＯＩ基板１の上面に不純物をイオン注入することにより、別々の導電型を有する領域をシリコン層１７に形成している。なお、本実施の形態では先にエクステンション領域２０を形成した後にｐ型半導体領域２８を形成しているが、先にｐ型半導体領域２８を形成した後にエクステンション領域２０を形成しても良い。同様に、本実施の形態では先にｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄを形成した後にｐ＋型取出し領域５を形成しているが、先にｐ＋型取出し領域５を形成した後にｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄを形成しても良い。
【００９２】
次に、図１７に示すように、フォトレジスト膜６３を除去した後、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ソース領域６およびドレイン領域７（ここではｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄ）のそれぞれの表面に、低抵抗のシリサイド層２２を形成する。
【００９３】
具体的には、上記のようにして図１６の構造が得られた後、図１７に示すように、ゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄの表面を露出させてから、ゲート電極２上、ゲート電極配線３上、ｐ＋型取出し領域５上、ｎ＋型半導体領域６ｓ上およびｎ＋型半導体領域７ｄ上を含むＳＯＩ基板１の主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ゲート電極２上、ゲート電極配線３上、ｐ＋型取出し領域５上、ｎ＋型半導体領域６ｓ上およびｎ＋型半導体領域７ｄ上を含むＳＯＩ基板１上に、ゲート電極２を覆うように、金属膜が形成される。
【００９４】
また、金属膜の堆積工程の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか１つを用いたドライクリーニング処理を行って、ゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄの表面の自然酸化膜を除去した後、ＳＯＩ基板１を大気中（酸素含有雰囲気中）にさらすことなく、金属膜の堆積工程を行えば、より好ましい。金属膜は、例えばＮｉ（ニッケル）を含む金属膜である。
【００９５】
このようにして金属膜を形成した後、ＳＯＩ基板１に２回に分けて熱処理を施すことで金属膜とゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄに含まれるＳｉ（シリコン）とが反応し、ゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄのそれぞれの上面にシリサイド層２２を形成する。
【００９６】
すなわち、シリサイド層２２を形成する際の熱処理は２回に分けて行い、第１の熱処理（１ｓｔアニール処理）の温度を２５０〜３００℃で行った後に、未反応の金属膜を除去し、第２の熱処理を５００℃〜６００℃程度で行うことにより、図１７の構造を得る。未反応の金属膜の除去は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより行うことができる。これにより、金属膜に含まれるＮｉ（ニッケル）とゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄに含まれるＳｉ（シリコン）との化合物であるＮｉＳｉ（ニッケルシリコン）からなるシリサイド層２２がゲート電極２、ゲート電極配線３、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄのそれぞれの上面に形成される。
【００９７】
次に、図１８に示すように、ＳＯＩ基板１の主面上に絶縁膜２３を形成する。すなわち、ゲート電極２およびゲート電極配線３を覆うように、シリサイド層２２上を含むＳＯＩ基板１上に絶縁膜２３を形成する。絶縁膜２３は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜２３上に絶縁膜２３よりも厚い層間絶縁膜２４を形成する。層間絶縁膜２４は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、層間絶縁膜２４の表面をＣＭＰ法により研磨するなどして、層間絶縁膜２４の上面を平坦化する。下地段差に起因して層間絶縁膜２４の表面に凹凸の形状が形成されていても、層間絶縁膜２４の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９８】
次に、図１９に示すように、層間絶縁膜２４上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜２３および層間絶縁膜２４をドライエッチングすることにより、絶縁膜２３および層間絶縁膜２４にコンタクトホール（貫通孔、孔）２６を形成する。この際、まず絶縁膜２３に比較して層間絶縁膜２４がエッチングされやすい条件で層間絶縁膜２４のドライエッチングを行い、絶縁膜２３をエッチングストッパ膜として機能させることで、層間絶縁膜２４にコンタクトホール２６を形成してから、層間絶縁膜２４に比較して絶縁膜２３がエッチングされやすい条件でコンタクトホール２６の底部の絶縁膜２３をドライエッチングにより除去する。コンタクトホール２６の底部では、ＳＯＩ基板１の主面の一部、例えばｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄの表面上のシリサイド層２２の一部、並びにゲート電極２およびゲート電極配線３の表面上のシリサイド層２２の一部などが露出される。
【００９９】
次に、コンタクトホール２６内に、Ｗ（タングステン）などからなるコンタクトプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）を形成する。ここで、ｎ＋型半導体領域６ｓ上にはソースコンタクトプラグ１３を形成し、ｎ＋型半導体領域７ｄ上にはドレインコンタクトプラグ１４を形成し、ｐ＋型取出し領域５上にはウエルコンタクトプラグ８を形成する。ソースコンタクトプラグ１３、ドレインコンタクトプラグ１４およびウエルコンタクトプラグ８のそれぞれを形成するには、例えば、コンタクトホール２６の内部（底部および側壁上）を含む層間絶縁膜２４上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜２６ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜２６ｂをＣＶＤ法などによってバリア導体膜２６ａ上にコンタクトホール２６を埋めるように形成し、層間絶縁膜２４上の不要な主導体膜２６ｂおよびバリア導体膜２６ａをＣＭＰ法またはエッチバック法などによって除去することにより、ソースコンタクトプラグ１３、ドレインコンタクトプラグ１４およびウエルコンタクトプラグ８を形成することができる。ゲート接続部１０（図示しない）、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄ上に形成されたそれぞれのコンタクトプラグは、その底部でゲート接続部１０、ｐ＋型取出し領域５、ｎ＋型半導体領域６ｓおよびｎ＋型半導体領域７ｄの表面上のシリサイド層２２と接して、電気的に接続される。図示は省略するが、このとき、ゲート接続部１０の上面にもシリサイド層２２が形成され、ゲート接続部１０上にはシリサイド層２２を介してゲートコンタクトプラグ１１が形成される。
【０１００】
次に、図２０に示すように、ソースコンタクトプラグ１３、ドレインコンタクトプラグ１４、ウエルコンタクトプラグ８およびゲートコンタクトプラグ１１（図示しない）が埋め込まれた層間絶縁膜２４上に、ストッパ絶縁膜２９および配線形成用の層間絶縁膜２５を順次形成する。ストッパ絶縁膜２９は層間絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜２５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２９は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、層間絶縁膜２５は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２９と層間絶縁膜２５には次に説明する第１層目の配線が形成される。
【０１０１】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって層間絶縁膜２５およびストッパ絶縁膜２９の所定の領域に配線溝３０を形成した後、ＳＯＩ基板１の主面上（すなわち配線溝の底部および側壁上を含む層間絶縁膜２５上）にバリア導体膜（バリアメタル膜）３１を形成する。バリア導体膜３１は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜３１上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝３０の内部を埋め込む。それから、配線溝３０以外の領域の銅めっき膜、シード層およびバリア導体膜３１をＣＭＰ法により除去して、銅を主導電材料とする第１層目のソース配線Ｍ１ｓ、ドレイン配線Ｍ１ｄおよびゲート配線Ｍ１ｇ（図示しない）を形成する。ソース配線Ｍ１ｓは、ソースコンタクトプラグ１３およびウエルコンタクトプラグ８を介してｎチャネル型ＭＯＳＦＥＴＱｎのソース領域６のｎ＋型半導体領域６ｓおよびｐ＋型取出し領域５に電気的に接続されている。すなわち、ソース配線Ｍ１ｓは、ウエルコンタクトプラグ８、シリサイド層２２、ｐ＋型取出し領域５を介してｐ−型ウエル１２に電気的に接続されている。なお、ウエルコンタクトプラグ８はゲート電極配線３の孔部２７内を通ってｐ＋型取出し領域５に接続されており、ゲート電極配線３とは層間絶縁膜２４などを介して絶縁されており、電気的に接続されていない。ドレイン配線Ｍ１ｄは、ドレインコンタクトプラグ１４を介してｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域７のｎ＋型半導体領域７ｄに電気的に接続されている。また、図示はしていないが、ゲート配線Ｍ１ｇは、ゲートコンタクトプラグ１１を介してゲート接続部１０に電気的に接続されている。その後、デュアルダマシン法により第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置を完成する。
【０１０２】
前述したように、本実施の形態では、図１および図２に示すゲート電極配線３に形成された孔部２７内に形成されたウエルコンタクトプラグ８によってソース配線Ｍ１ｓとｐ＋型取出し領域５とを電気的に接続することで、ＳＯＩ基板１上に形成されたＭＯＳＦＥＴのウエル（ｐ−型ウエル１２）の電位を制御することを可能としている。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎに発生する寄生容量を低減することができる。
【０１０３】
また、本実施の形態では第１方向に延在する素子分離領域４を連続的に形成することにより、ゲッタリング効果によってシリコン層１７に発生する結晶欠陥を素子分離領域４に引き寄せることができるため、ゲート絶縁膜１８またはソース領域６およびドレイン領域７に欠陥が生じることを防ぎ、半導体装置の信頼性を更に向上させることができる。
【０１０４】
また、本実施の形態では、図２９を用いて比較例として示した半導体装置のようにｐ型の不純物とｎ型の不純物とが共に高濃度に導入された領域（重ね打ち領域５ｂ）が形成されていないため、ソース・ドレイン領域またはゲート絶縁膜に欠陥が発生することを防ぎ、半導体装置の信頼性を損なわずにＭＯＳＦＥＴのウエル（ｐ−型ウエル１２）の電位を制御することを可能としている。
【０１０５】
（実施の形態２）
前記実施の形態では、ゲート電極２の延在方向である第１方向に直交する向きであってＳＯＩ基板の主面に沿う第２方向において、隣り合う２つのセル間でドレインを共通させない（共有しない）ｎチャネル型ＭＯＳＦＥＴを含む半導体装置について説明した。本実施の形態では、第２方向において隣り合う２つのセル間でドレインを共有するｎチャネル型ＭＯＳＦＥＴを含む半導体装置について図２１を用いて説明する。図２１は本実施の形態における半導体装置の平面レイアウトである。
【０１０６】
本実施の形態における半導体装置の基本的な構成は前記実施の形態１における半導体装置と同様であるが、図２１に示すように、隣り合う素子分離領域４の間には第２方向において２つのセルが形成されており、これら２つのセルはドレイン配線Ｍ１ｄの下部のドレイン領域７（図示しない）を共有している。なお、図２１ではＳＯＩ基板は図示しておらず、図を分かりやすくするため、ゲート電極２，ゲート電極配線３、素子分離領域４、ソース配線Ｍ１ｓ、ドレイン配線Ｍ１ｄ、孔部２７、ウエルコンタクトプラグ８、ソースコンタクトプラグ１３、ドレインコンタクトプラグ１４のみを示している。また、図示はしていないが、ゲート電極配線３の端部には図１を用いて示した前記実施の形態１の半導体装置と同様に、ゲート電極２の電位を制御するためのゲート接続部が形成されており、ゲート接続部上にはゲート接続部と電気的に接続されたゲートコンタクトプラグおよびゲート配線（図示しない）が形成されている。
【０１０７】
なお、本実施の形態の半導体装置と前記実施の形態１の半導体装置との相違点はＳＯＩ基板の平面におけるレイアウトが異なるのみであるので、本実施の形態の半導体装置は前記実施の形態１とほぼ同様の製造工程によって製造することができる。
【０１０８】
本実施の形態では、孔部２７内を通るウエルコンタクトプラグ８をＳＯＩ基板の表面のｐ＋型取出し領域（図示しない）に接続してウエルの電位を取り、また、ゲート電極２に沿って素子分離領域４をゲート電極配線３の下部においても途切れさせず延在させることにより、前記実施の形態１と同様の効果を得ることができる。また、本実施の形態ではドレイン配線Ｍ１ｄの下部のＳＯＩ基板の表面に形成されたドレイン領域を第２方向において隣り合う２つのセル同士で共有することで、第２方向における素子面積を低減することができ、ｎチャネル型ＭＯＳＦＥＴが形成された半導体チップを含む半導体装置を微細化することができる。具体的には、本実施の形態の半導体装置では第２方向における１つのセルを形成するために必要な長さが、前記実施の形態１の半導体装置に比べて３分の２程度になる。
【０１０９】
本実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、本発明はｐチャネル型ＭＯＳＦＥＴにも適用することができる。また、本実施の形態では隣り合うセル同士でドレイン領域を共有しているが、ソースとドレインの働きを逆にしてもよい。すなわち、本実施の形態ではＳＯＩ基板の表面において、隣り合う素子分離領域４同士の間にソース・ドレイン・ソースの順に半導体領域が形成されているが、隣り合う素子分離領域４同士の間の半導体領域をドレイン・ソース・ドレインの順に形成し、隣り合う２つセル同士でソース領域を共有する構造としても良い。
【０１１０】
（実施の形態３）
前記実施の形態１および２では、基板電位をソースに接続したソースタイ構造を有する半導体装置について説明した。本実施の形態では、ソースとウエルの電位を別々に制御することで電位の制御性を向上させることができるｎチャネル型ＭＯＳＦＥＴを含む半導体装置について図２２〜図２４を用いて説明する。図２２は本実施の形態における半導体装置の平面レイアウトである。図２３および図２４は、それぞれ図２２におけるＤ−Ｄ線およびＥ−Ｅ線における要部断面図である。なお、図２２ではＳＯＩ基板を図示しておらず、ソース配線Ｍ１ｓの下部に形成されたソース領域６（図２３参照）、ドレイン配線Ｍ１ｄの下部に形成されたドレイン領域７（図２３参照）およびゲート電極２の下部に形成されたｐ−型ウエル１２（図２３参照）などは図示していない。また、前記実施の形態１および２では図１〜図５および図２１においてＳＯＩ基板１およびその上層の１層目の配線までの領域を示したが、本実施の形態では図２２〜図２４においてＳＯＩ基板１の上層の１層目および２層目の配線を示している。
【０１１１】
図２２に示すように、本実施の形態の半導体装置はＳＯＩ基板１（図２３参照）の主面に沿う第１方向に延在するゲート電極２を有している。ゲート電極２は、ゲート電極２と同層に形成された、第１方向に直交する第２方向に延在するゲート電極配線３に接続されており、ゲート電極配線３は、ｐ＋型取出し領域５（図２４参照）の上面を露出させる孔部２７を有し、孔部２７内を通るようにウエルコンタクトプラグ８が形成されている。また、ゲート電極配線３の上層には、１層目の配線であるソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄが第１方向に延在して形成されている。なお、図示はしていないが、ゲート電極配線３の端部には図１を用いて示した前記実施の形態１の半導体装置と同様に、ゲート電極２の電位を制御するためのゲート接続部が形成されており、ゲート接続部上にはゲート接続部と電気的に接続されたゲートコンタクトプラグおよびゲート配線（図示しない）が形成されている。また、ソース配線Ｍ１ｓはゲート電極配線３の直上には形成されておらず、第１方向において断続的に形成されている。すなわち、平面においてソース配線Ｍ１ｓとゲート電極配線３とは重なっていない。また、第２方向においてＳＯＩ基板１（図２４参照）上に複数形成されたｎチャネル型ＭＯＳＦＥＴ同士の間には素子分離領域４が形成されており、素子分離領域４はゲート電極配線３の下部においても途切れず、第１方向に連続して形成されている。
【０１１２】
図２３に示すように、ソース配線Ｍ１ｓはソースコンタクトプラグ１３を介してｎ＋型半導体領域６ｓに電気的に接続されており、ドレイン配線Ｍ１ｄはドレインコンタクトプラグ１４を介してｎ＋型半導体領域７ｄに電気的に接続されている。ソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄの更に上層には、ウエル配線Ｍ２ｗおよびソース配線Ｍ２ｓが形成されている。ソース配線Ｍ２ｓは、ソースコンタクトプラグ１３ｂを介してソース配線Ｍ１ｓに電気的に接続されている。また、図２４に示すように、ウエル配線Ｍ２ｗはウエルコンタクトプラグ８、金属膜Ｍ１ｗおよびウエルコンタクトプラグ８ａを介してｐ＋型取出し領域５に電気的に接続されている。なお、金属膜Ｍ１ｗおよびウエル配線Ｍ２ｗは、ｐ−型ウエル１２に所定の電位を供給するための金属配線であり、金属膜Ｍ１ｗはソース配線Ｍ１ｓ（図示しない）、ドレイン配線Ｍ１ｄ（図示しない）およびゲート配線Ｍ１ｇ（図示しない）と同層に形成されている。
【０１１３】
図２３および図２４に示すように、ソース配線Ｍ１ｓ上、ドレイン配線Ｍ１ｄ上および層間絶縁膜２５上には絶縁膜２３ａが形成され、絶縁膜２３ａ上には層間絶縁膜２４ａが形成されており、層間絶縁膜２４ａの上面から絶縁膜２３ａの下面を貫通するソースコンタクトプラグ１３ｂおよびウエルコンタクトプラグ８ａが形成されている。ソースコンタクトプラグ１３ｂ上およびウエルコンタクトプラグ８ａ上にはソース配線Ｍ２ｓおよびウエル配線Ｍ２ｗがそれぞれ形成されており、図示はしていないが、層間絶縁膜２４ａ上にはストッパ絶縁膜（図示しない）が形成され、ストッパ絶縁膜上には層間絶縁膜（図示しない）が形成されており、ストッパ絶縁膜および層間絶縁膜によりソース配線Ｍ２ｓとウエル配線Ｍ２ｗとは絶縁されている。なお、図２４に示すように、ウエルコンタクトプラグ８とウエルコンタクトプラグ８ａとの間には、ソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄと同層に形成された金属膜Ｍ１ｗが示されているが、図２２においては金属膜Ｍ１ｗの図示を省略している。
【０１１４】
なお、本実施の形態の半導体装置と前記実施の形態１の半導体装置との相違点はＳＯＩ基板の平面におけるレイアウトが異なるのみであるので、本実施の形態の半導体装置は前記実施の形態１とほぼ同様の製造工程によって製造することができる。図２３および図２４に示す絶縁膜２３ａ、層間絶縁膜２４ａ、ウエルコンタクトプラグ８ａおよびソースコンタクトプラグ１３ｂは、前記実施の形態１の図１８および図１９を用いて説明した絶縁膜２３、層間絶縁膜２４、ウエルコンタクトプラグ８およびソースコンタクトプラグ１３を形成する方法と同様の方法により形成することができる。同様に、図２３および図２４に示すウエル配線Ｍ２ｗおよびソース配線Ｍ２ｓは、前記実施の形態１の図２０を用いて説明したソース配線Ｍ１ｓを形成する方法と同様の方法により形成することができる。
【０１１５】
本実施の形態では、図２２に示すように、孔部２７内を通るウエルコンタクトプラグ８をｐ＋型取出し領域５（図２４参照）に接続してウエルの電位を取り、また、ゲート電極２に沿って素子分離領域４をゲート電極配線３の下部においても途切れさせず延在させることにより、前記実施の形態１と同様の効果を得ることができる。なお、本実施の形態の半導体装置は、前記実施の形態１の半導体装置と同様に、隣接するセル間においてソース領域（またはドレイン領域）を共有していない。
【０１１６】
また、図２２に示すように、本実施の形態ではソース領域６（図２３参照）に接続された配線であるソース配線Ｍ１ｓおよびソース配線Ｍ２ｓは、ウエル電位を制御するためにｐ＋型取出し領域５（図２４参照）に接続されたウエル配線Ｍ２ｗと絶縁されており、電気的に接続されていない。すなわち、ソース配線Ｍ１ｓおよびソース配線Ｍ２ｓ、ドレイン配線Ｍ１ｄ並びにウエル配線Ｍ２ｗはそれぞれ絶縁されており、ｐ−型ウエル１２（図２３参照）とソース領域６（図２３参照）とは電気的に接続されていない。このため、ソースとウエルの電位を別々に制御することが可能であるため、前記実施の形態１および２、並びに前記実施の形態１において示した比較例の半導体装置に比べ、ソースおよびウエルの電位の制御性を向上させることができる。
【０１１７】
（実施の形態４）
次に、ソースとウエルの電位を別々に制御することを可能とし、隣接するセル間においてソース領域を共有する構造を有する半導体装置を、図２５を用いて説明する。図２５は本実施の形態の半導体装置の平面レイアウトであるが、図を分かりやすくするためにＳＯＩ基板は図示していない。
【０１１８】
本実施の形態の半導体装置の基本的な構成は前記実施の形態３の半導体装置と同様であるが、図２５に示すように、第１方向に延在し、第１方向と直交する第２方向に並列して形成された素子分離領域４同士の間には、第２方向において２つのセルが形成されており、これら２つのセルはドレイン領域（図示しない）を共有している。これにより、本実施の形態の半導体装置は、前記実施の形態３の半導体装置に比べて第２方向において素子面積を低減することができる。
【０１１９】
なお、本実施の形態の半導体装置と前記実施の形態３の半導体装置との相違点はＳＯＩ基板の平面におけるレイアウトが異なるのみであるので、本実施の形態の半導体装置は前記実施の形態３とほぼ同様の製造工程によって製造することができる。
【０１２０】
本実施の形態では、孔部２７内を通るウエルコンタクトプラグ８をＳＯＩ基板の表面のｐ＋型取出し領域（図示しない）に接続してウエルの電位を取り、また、ゲート電極２に沿って素子分離領域４をゲート電極配線３の下部においても途切れさせず延在させることにより、前記実施の形態３と同様の効果を得ることができる。また、本実施の形態ではドレイン配線Ｍ１ｄの下部のＳＯＩ基板の表面に形成されたドレイン領域を第２方向において隣り合う２つのセル同士で共有することで、第２方向における素子面積を低減することができ、半導体装置を微細化することができる。具体的には、本実施の形態の半導体装置では第２方向における１つのセルを形成するために必要な長さが、前記実施の形態３の半導体装置に比べて３分の２程度になる。
【０１２１】
（実施の形態５）
次に、ＳＯＩ基板１の表面のシリコン層１７に形成されたウエルの電位に加えてＳＯＩ基板１の支持基板の電位を制御することのできる半導体装置について、図２６および図２７を用いて説明する。図２６はＳＯＩ基板１（図２７参照）上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎの平面レイアウトであり、図２７は図２６のＦ−Ｆ線における要部断面図である。図２６においては、図を分かりやすくするためにＳＯＩ基板は図示していない。
【０１２２】
図２６および図２７に示すように、本実施の形態の半導体装置はＳＯＩ基板１上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎを有し、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極２、ソース領域６（図示しない）、ドレイン領域７（図示しない）および素子分離領域４は、ＳＯＩ基板１の主面に沿う第１方向に延在して形成されている。ゲート電極２は、ゲート電極２と同層に形成され、ＳＯＩ基板１の主面に沿う方向であって第１方向に直交する第２方向に延在する複数のゲート電極配線３と接続されている。ただし、前記実施の形態１〜４と異なり、ゲート電極配線３は、ＳＯＩ基板１の主面に形成された素子分離領域４上には形成されておらず、第２方向に断続して形成されている。このため、前記実施の形態１と異なり、ゲート電極２およびゲート電極配線３は、第１方向における端部（図示しない）においてゲート配線（図示しない）と接続されている。
【０１２３】
ゲート電極２の上層にはソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄが形成されており、ソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄの上層には第２方向に延在するドレイン配線Ｍ２ｄが形成されている。ソース配線Ｍ１ｓは第１方向および第２方向に延在する配線によって格子状（網の目状）に形成されており、ＳＯＩ基板１の平面において、第２方向に延在するソース配線Ｍ１ｓ、ゲート電極配線３およびゲート電極配線３に形成された孔部２７は重なる。孔部２７はゲート電極配線３の上面からシリコン層１７に達する孔であり、孔部２７の下部のシリコン層１７にはｐ＋型取出し領域５が形成されている。また、ドレイン配線Ｍ１ｄの下部のシリコン層１７にはドレイン領域７が形成され、ドレイン配線Ｍ１ｄとドレイン領域７とはドレインコンタクトプラグ１４を介して電気的に接続されている。同様に、第１方向に延在するソース配線Ｍ１ｓの下部のシリコン層１７にはソース領域６が形成され、ソース配線Ｍ１ｓとソース領域６とはソースコンタクトプラグ１３を介して電気的に接続されている。また、ドレイン配線Ｍ１ｄとドレイン配線Ｍ２ｄは、ドレインコンタクトプラグ１４ｂを介して電気的に接続されている。
【０１２４】
ここで、素子分離領域４は、第２方向において隣り合うゲート電極配線３同士の間の領域では、他の領域の素子分離領域４の第２方向の幅よりも長い幅を有しており、第２方向において隣り合うゲート電極配線３同士の間に、素子分離領域４の上面から下面を貫く孔部３２を有している。図２７に示すように、孔部３２は素子分離領域４の上面からＳＯＩ基板１を構成する支持基板１５の上面まで達しており、孔部３２内にはソース配線Ｍ１ｓの下面と支持基板１５の上面とを接続するコンタクトプラグ３３が形成されている。コンタクトプラグ３３により、素子分離領域４の上層に形成されたソース配線Ｍ１ｓと支持基板１５とは電気的に接続されており、また、ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ソース配線Ｍ１ｓとｐ−型ウエル１２とは電気的に接続されいる。
【０１２５】
従って、本実施の形態の半導体装置では、ｐ−型ウエル１２および支持基板１５の電位を制御することができる。前記実施の形態１〜４では、ｐ−型ウエル１２の電位を制御することによって寄生容量の発生を抑えることを可能としているが、本実施の形態の半導体装置では、支持基板１５の電位を制御することにより、図２６に示すｎチャネル型ＭＯＳＦＥＴＱｎにおける寄生容量の発生を更に低減し、半導体装置の信頼性を向上させることを可能としている。
【０１２６】
なお、ｐ−型ウエル１２、支持基板１５およびソース領域６は何れもソース配線Ｍ１ｓに接続されているため、ｐ−型ウエル１２、支持基板１５およびソース領域６が同電位となる。また、本実施の形態では前記実施の形態１〜４と同様に、第２方向沿って延在する素子分離領域４によるゲッタリング効果により、ＳＯＩ基板１の主面において発生する欠陥を素子分離領域４に集めることで、半導体装置の信頼性を向上することができる。
【０１２７】
また、本実施の形態では、隣り合う素子分離領域４の間において２つのセルのｎチャネル型ＭＯＳＦＥＴＱｎがドレイン領域７を共有しているため、前記実施の形態１における半導体装置に比べて第２方向における素子面積を低減することができる。
【０１２８】
本実施の形態の半導体装置と前記実施の形態３の半導体装置とは、ＳＯＩ基板の平面におけるレイアウトが異なり、また、素子分離領域４に孔部３２が形成され、孔部３２内に形成されたコンタクトプラグ３３により支持基板１５とソース配線Ｍ１ｓとが接続されている点で異なる。なお、図２７に示すストッパ絶縁膜２９ａおよび層間絶縁膜２５ａは、前記実施の形態１の図２０を用いて説明したストッパ絶縁膜２９および層間絶縁膜２５を形成する方法と同様の方法により形成することができる。また、コンタクトプラグ３３を形成するには、前記実施の形態１において図１９を用いて説明した工程において、コンタクトホール２６を形成した後であってコンタクトホール２６内にＷ（タングステン）などの金属を埋め込む前に、フォトリソグラフィ法およびドライエッチング法を用いて支持基板１５の上面に達するコンタクトホールを形成すれば良い。
【０１２９】
（実施の形態６）
次に、前記実施の形態１〜５における半導体装置よりも更に素子面積を低減することができる半導体装置について、図２８を用いて説明する。図２８は、ＳＯＩ基板（図示しない）上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎの平面レイアウトである。なお、図２８では図を分かりやすくするためにＳＯＩ基板は図示していない。
【０１３０】
図２８に示すように、本実施の形態の半導体装置はＳＯＩ基板（図示しない）上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎを有し、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極２、ソース領域（図示しない）、ドレイン領域（図示しない）および素子分離領域４は、ＳＯＩ基板の主面に沿う第１方向に延在して形成されている。ゲート電極２は、ゲート電極２と同層に形成され、ＳＯＩ基板の主面に沿う方向であって第１方向に直交する第２方向に延在する複数のゲート電極配線３と接続されている。ただし、前記実施の形態１〜４と異なり、素子分離領域４は隣り合うゲート電極２同士の間の領域で途切れており、第２方向に沿って断続的に形成されている。
【０１３１】
ゲート電極２の上層にはソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄが形成されており、ソース配線Ｍ１ｓおよびドレイン配線Ｍ１ｄの上層にはドレイン配線Ｍ２ｄが形成されている。ソース配線Ｍ１ｓは第１方向および第２方向に延在する配線によって格子状（網の目状）に形成されており、ＳＯＩ基板の平面において、第２方向に延在するソース配線Ｍ１ｓ、ゲート電極配線３およびゲート電極配線３に形成された孔部２７は重なる。孔部２７はゲート電極配線３の上面からシリコン層１７（図示しない）に達する孔であり、孔部２７の下部のシリコン層１７にはｐ＋型取出し領域５（図示しない）が形成されている。また、ドレイン配線Ｍ１ｄの下部のシリコン層１７にはドレイン領域７（図示しない）が形成され、ドレイン配線Ｍ１ｄとドレイン領域７とはドレインコンタクトプラグ１４を介して電気的に接続されている。同様に、第１方向に延在するソース配線Ｍ１ｓの下部のシリコン層１７にはソース領域６（図示しない）が形成され、ソース配線Ｍ１ｓとソース領域６とはソースコンタクトプラグ１３を介して電気的に接続されている。また、ドレイン配線Ｍ１ｄとドレイン配線Ｍ２ｄは、ソースコンタクトプラグ１３ｂを介して電気的に接続されている。
【０１３２】
なお、本実施の形態の半導体装置と前記実施の形態３の半導体装置との相違点はＳＯＩ基板の平面におけるレイアウトが異なるのみであるので、本実施の形態の半導体装置は前記実施の形態３とほぼ同様の製造工程によって製造することができる。
【０１３３】
本実施の形態では、ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８によりゲート電極２の下部のウエルの電位を制御することができ、これにより、ＭＯＳＦＥＴに発生する寄生容量を低減することが可能である。
【０１３４】
なお、本実施の形態は前記実施の形態１〜５とは違い、素子分離領域４は第２方向に延在するソース配線Ｍ１ｓの下部に形成されており、素子分離領域４と第２方向に延在するソース配線Ｍ１ｓとはＳＯＩ基板（図示しない）の平面において重なる。素子分離領域４はドレイン配線Ｍ２ｄの下部において区切られ、第１方向に沿って断続的に形成されているが、このような構造でも、ゲート電極配線３の下部において途切れず第１方向に延在している素子分離領域４によるゲッタリング効果により、ｎチャネル型ＭＯＳＦＥＴＱｎにおける欠陥の発生を防ぐことができる。また、本実施の形態においても、第２方向に延在しているゲート電極配線３の下に、第１方向に延在する素子分離領域４を配置している。このとき、第１方向において、素子分離領域４はゲート電極配線３の両端部よりもはみ出すように配置されている。言い換えれば、第２方向に延在しているゲート電極配線３において、第１方向における両端部は、素子分離領域４上に配置されている。
【０１３５】
なお、図２８に示すように、素子分離領域４はソース領域（図示しない）に接して終端しており、第１方向に沿って断続的に形成されており、第１方向における素子分離領域４同士の間のソース領域の上面にはソース領域６と電気的に接続されたソースコンタクトプラグ１３が形成されている。すなわち、ソースコンタクトプラグ１３は、素子分離領域４と平面的には重ならない。これは、ソース領域６を分断するように素子分離領域４を連続的に形成した場合、第２方向において隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士のソース領域６を共有させることができないため、素子面積を低減させることができないからである。従って、本実施の形態では第１方向に断続的に形成された素子分離領域４同士の間にソース領域６を配置することで、第２方向において隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士でソース領域６を共有させることを可能としている。
【０１３６】
また、本実施の形態は前記実施の形態１〜５とは違い、第２方向において隣り合うセル同士が少なくともソースまたはドレインのいずれかを共有しており、第２方向において隣り合うソース領域とドレイン領域との間の領域にはゲート電極２が形成されている。すなわち、第２方向においてはソースとドレインが交互に配置されており、それぞれの隣り合うソースとドレインとの間の領域にはゲート電極２が形成されている。このように隣り合うセル同士でソースまたはドレインを共有することにより、前記実施の形態１〜５に示した何れの半導体装置よりも第２方向における素子面積を低減することができる。
【０１３７】
具体的には、第２方向において隣り合うセル同士でソースおよびドレインの何れも共有していない前記実施の形態１または３の半導体装置にくらべ、本実施の形態の半導体装置は、第２方向において１つのセルを形成するのに必要な長さを半分程度に縮小することができる。また、第２方向において隣り合うセル同士でソースまたはドレインの何れか一方を共有している実施の形態２、４および５の半導体装置にくらべ、本実施の形態の半導体装置は、第２方向において１つのセルを形成するのに必要な長さを４分の３から５分の４程度に縮小することができる。これにより、本実施の形態の半導体装置では、前記実施の形態１または３の半導体装置にくらべ、ｎチャネル型ＭＯＳＦＥＴを含む半導体チップの面積（チップサイズ）を縮小することができる。
【０１３８】
以上に述べたように、本実施の形態の半導体装置では、前記実施の形態１と同様にウエルの電位を制御することで寄生容量の発生を防ぎ、また、素子分離領域４によるゲッタリング効果によって欠陥の発生を抑えることで半導体装置の信頼性を向上させることができる。
【０１３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４０】
本発明は、ＳＯＩ基板上に形成された半導体素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１４１】
１、１ａ  ＳＯＩ基板
２、２ａ  ゲート電極
２ｂ  シリコン膜
３  ゲート電極配線
４  素子分離領域
４ａ、４ｂ、４ｄ、４ｅ  絶縁膜
４ｃ  溝
５、５ａ  ｐ＋型取出し領域
５ｂ  重ね打ち領域
５ｃ  ｐ＋型領域
６、６ａ  ソース領域
６ｓ  ｎ＋型半導体領域
７、７ａ  ドレイン領域
７ｄ  ｎ＋型半導体領域
８、８ａ  ウエルコンタクトプラグ
１０、１０ａ  ゲート接続部
１１、１１ａ  ゲートコンタクトプラグ
１２  ｐ−型ウエル
１３、１３ａ、１３ｂ  ソースコンタクトプラグ
１４、１４ａ、１４ｂ  ドレインコンタクトプラグ
１５  支持基板
１６  ＢＯＸ膜
１７  シリコン層
１８  ゲート絶縁膜
１９、１９ａ  サイドウォール
２０  エクステンション領域
２２  シリサイド層
２３、２３ａ  絶縁膜
２４、２４ａ、２５、２５ａ  層間絶縁膜
２６  コンタクトホール
２６ａ  バリア導体膜
２６ｂ  主導体膜
２７、３２  孔部
２８  ｐ型半導体領域
２９、２９ａ  ストッパ絶縁膜
３０  配線溝
３１  バリア導体膜
３３  コンタクトプラグ
６０〜６３  フォトレジスト膜
ＣＲ  コンタクトプラグ形成領域
Ｍ１ｄ、Ｍ２ｄ  ドレイン配線
Ｍ１ｇ  ゲート配線
Ｍ１ｓ、Ｍ２ｓ  ソース配線
Ｍ１ｗ  金属膜
Ｍ２ｗ  ウエル配線
ＭＲ  ｎチャネル型ＭＯＳＦＥＴ形成領域
Ｑｎ  ｎチャネル型ＭＯＳＦＥＴ
【図１】
2011222769.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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