(57)【要約】【課題】従来のアナログデジタル変換器は、任意の信号レベルのアナログ入力信号に対して補正処理を行うことができなかった。【解決手段】本発明のアナログデジタル変換器は、上位デジタル値ＤＣＡを出力する上位アナログデジタル変換器１１と、第１の残差信号ＦＩＮＡを第１の下位デジタル値ＤＦＡに変換する第１の下位変換器１２と、第２の残差信号ＦＩＮＢを第２の下位デジタル値ＤＦＢに変換する第２の下位変換器１３と、第１、第２の下位デジタル値ＤＦＡ、ＤＦＢの差分に基づき互いに逆極性のオフセット調整量を指定する第１、第２のオフセット調節信号ＡＤＪＡ、ＡＤＪＢを出力するキャリブレーション回路１４と、を有し、第１、第２の下位変換器１２、１３は、第１、第２のオフセット調節信号ＡＤＪＡ、ＡＤＪＢに基づき変換補正値を設定し、当該変換補正値に基づき第１、第２の下位デジタル値ＤＦＡ、ＤＦＢを補正する。【選択図】図１
2011103576.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の信号レベルに対応する上位デジタル値を出力する上位アナログデジタル変換器と、
前記上位デジタル値と前記アナログ入力信号とに基づき第１の残差信号を生成し、前記第１の残差信号を第１の下位デジタル値に変換する第１の下位変換器と、
前記上位デジタル値と前記アナログ入力信号とに基づき第２の残差信号を生成し、前記第２の残差信号を第２の下位デジタル値に変換する第２の下位変換器と、
前記第１、第２の下位デジタル値の差分に基づき互いに逆極性のオフセット調整量を指定する第１、第２のオフセット調節信号を出力するキャリブレーション回路と、を有し、
前記第１、第２の下位変換器は、前記第１、第２のオフセット調節信号に基づき変換補正値を設定し、当該変換補正値に基づき前記第１、第２の下位デジタル値を補正するアナログデジタル変換器。
【請求項２】
前記第２の下位変換器は、第１の期間において前記上位デジタル値に応じて前記第２の残差信号を生成し、第２の期間において少なくとも１ＬＳＢシフトさせた前記上位デジタル値に応じて前記第２の残差信号を生成する請求項１に記載のアナログデジタル変換器。
【請求項３】
前記キャリブレーション回路は、前記第１、第２の下位デジタル値のビット値をそれぞれ比較する複数の一致不一致判定回路を有し、
前記複数の一致不一致判定回路は、入力される前記第１の下位デジタル値のビット値と前記第２の下位デジタル値のビット値とが異なる場合に互いに逆の極性のオフセット調整量を指定する前記第１、第２のオフセット調節信号を出力し、入力される前記第１の下位デジタル値のビット値と前記第２の下位デジタル値のビット値とが同一の場合にオフセット調整量の維持を指定する前記第１、第２のオフセット調節信号を出力する請求項１又は２に記載のアナログデジタル変換器。
【請求項４】
前記第１の下位変換器は、前記上位デジタル値に対応するアナログ値と前記アナログ入力信号の信号レベルとの差分に対応する前記第１の残差信号を出力する第１の残差信号生成回路と、前記第１の残差信号に基づき前記第１の下位デジタル値を出力する第１の下位アナログデジタル変換器と、を有し、
前記第２の下位変換器は、前記第１の制御信号に応じて前記上位デジタル値をシフトさせるレベルシフタと、前記アナログ入力信号の信号レベルと前記レベルシフタから出力された前記上位デジタル値に対応するアナログ値との差分に対応する前記第２の残差信号を出力する第２の残差信号生成回路と、前記第２の残差信号に基づき前記第２の下位デジタル値を出力する第２の下位アナログデジタル変換器と、を有する請求項１乃至３のいずれか１項に記載のアナログデジタル変換器。
【請求項５】
前記第１の残差信号生成回路は、前記上位デジタル値の値毎に、前記第１のオフセット調節信号に基づき前記変換補正値を増減させる補正値保持部を有し、前記変換補正値に基づき前記第１の残差信号の信号レベルを補正し、
前記第２の残差信号生成回路は、前記レベルシフタから出力される前記上位デジタル値の値毎に、前記第２のオフセット調節信号に基づき前記変換補正値を増減させる補正値保持部を有し、前記変換補正値に基づき前記第２の残差信号の信号レベルを補正し、
前記第１の下位アナログデジタル変換器は、前記変換補正値を保持する補正値保持部を備える複数のコンパレータを有し、前記複数のコンパレータは、前記第１のオフセット調節信号に基づき前記変換補正値を増減させ、当該変換補正値に基づき入力オフセット電圧を補正し、
前記第２の下位アナログデジタル変換器は、前記変換補正値を保持する補正値保持部を備える複数のコンパレータを有し、前記複数のコンパレータは、前記第２のオフセット調節信号に基づき前記変換補正値を増減させ、当該変換補正値に基づき入力オフセット電圧を補正する請求項４に記載のアナログデジタル変換器。
【請求項６】
前記キャリブレーション回路は、前記第１の下位デジタル値と前記第２の下位デジタル値を対応するビット値毎に比較する複数の一致不一致判定回路と、前記第１、第２のオフセット調整信号を、前記第１、第２の下位アナログデジタル変換器と前記第１、第２の残差信号生成回路とのいずれか一方に与える補正対象選択回路を前記複数の一致不一致判定回路の少なくとも１つに有する請求項５に記載のアナログデジタル変換器。
【請求項７】
前記第１の下位アナログデジタル変換器は、
前記複数のコンパレータに含まれる第１のコンパレータに第１の基準電圧と第２の基準電圧とのいずれか一方を与える第１のバレルシフト網と、
前記第１のコンパレータの出力を前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値として出力するか、前記第２の基準電圧に対応した前記第１の下位デジタル値のビット値として出力するか、を切り替える第２のバレルシフト網と、
前記第１のコンパレータに前記第１の基準電圧に対応した前記第１のオフセット調節信号と前記第２の基準電圧に対応した前記第１のオフセット調節信号のいずれか一方を与える第３のバレルシフト網と、を有し、
前記第２の下位アナログデジタル変換器は、
前記複数のコンパレータに含まれる第２のコンパレータに前記第１の基準電圧と第３の基準電圧とのいずれか一方を与える第４のバレルシフト網を有する請求項４乃至５のいずれか１項に記載のアナログデジタル変換器。
【請求項８】
前記第１の期間において前記第４のバレルシフト網に対して前記第１の基準電圧を前記第２のコンパレータに与える指示を行い、前記第２の期間において前記第４のバレルシフト網に対して前記第３の基準電圧を前記第２のコンパレータに与える指示を行う制御回路を有する請求項７に記載のアナログデジタル変換器。
【請求項９】
前記第１、第２の下位変換器及び前記キャリブレーション回路の状態を制御する制御回路を有し、
前記制御回路は、前記第１、第２の下位変換器及び前記キャリブレーション回路を、
前記第１の期間において前記第１のコンパレータに前記第１の基準電圧が与えられ、前記第１のコンパレータが前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第１の基準電圧が与えられ、前記一致不一致回路が前記第１、第２のコンパレータに対して前記第１、第２のオフセット調整信号を出力する第１の状態と、
前記第１の期間において前記第１のコンパレータに前記第２の基準電圧が与えられ、前記第１のコンパレータが前記第２の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第１の基準電圧が与えられ、前記一致不一致回路が前記第１、第２のコンパレータに対して前記第１、第２のオフセット調整信号を出力する第２の状態と、
前記第１の期間において前記第１のコンパレータに前記第１の基準電圧が与えられ、前記第１のコンパレータが前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第１の基準電圧が与えられ、前記一致不一致回路が前記第１、第２の残差信号生成回路に対して前記第１、第２のオフセット調整信号を出力する第３の状態と、
前記第２の期間において前記第１のコンパレータに前記第１の基準電圧が与えられ、前記第１のコンパレータが前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第３の基準電圧が与えられ、前記一致不一致回路が前記第１、第２の残差信号生成回路に対して前記第１、第２のオフセット調整信号を出力する第４の状態と、
に制御する請求項７に記載のアナログデジタル変換器。
【請求項１０】
前記第１の下位アナログデジタル変換器は、前記上位デジタル値の値毎に、前記第１のオフセット調節信号に基づき前記変換補正値を増減させる補正値保持部を備える複数のコンパレータを有し、当該変換補正値に基づき入力オフセット電圧を補正し、
前記第２の下位アナログデジタル変換器は、前記レベルシフタから出力される前記上位デジタル値の値毎に、前記第２のオフセット調節信号に基づき前記変換補正値を増減させる補正値保持部を備える複数のコンパレータを有し、当該変換補正値に基づき入力オフセット電圧を補正する請求項４に記載のアナログデジタル変換器。
【請求項１１】
前記第１の下位アナログデジタル変換器は、
前記複数のコンパレータに含まれる第１のコンパレータに第１の基準電圧と第２の基準電圧とのいずれか一方を与える第１のバレルシフト網と、
前記第１のコンパレータの出力を前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値として出力するか、前記第２の基準電圧に対応した前記第１の下位デジタル値のビット値として出力するか、を切り替える第２のバレルシフト網と、
前記第１のコンパレータに前記第１の基準電圧に対応した前記第１のオフセット調節信号と前記第２の基準電圧に対応した前記第１のオフセット調節信号のいずれか一方を与える第３のバレルシフト網と、を有し、
前記第２の下位アナログデジタル変換器は、
前記複数のコンパレータに含まれる第２のコンパレータに前記第１の基準電圧と第３の基準電圧とのいずれか一方を与える第４のバレルシフト網を有する請求項４又は１０に記載のアナログデジタル変換器。
【請求項１２】
前記第１の期間において前記第４のバレルシフト網に対して前記第１の基準電圧を前記第２のコンパレータに与える指示を行い、前記第２の期間において前記第４のバレルシフト網に対して前記第３の基準電圧を前記第２のコンパレータに与える指示を行う制御回路を有する請求項１１に記載のアナログデジタル変換器。
【請求項１３】
前記第１、第２の下位変換器の状態を制御する制御回路を有し、
前記制御回路は、前記第１、第２の下位変換器を、
前記第１の期間において前記第１のコンパレータに前記第１の基準電圧が与えられ、前記第１のコンパレータが前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第１の基準電圧が与えられ、前記一致不一致回路が前記第１、第２のコンパレータに対して前記第１、第２のオフセット調整信号を出力する第１の状態と、
前記第１の期間において前記第１のコンパレータに前記第２の基準電圧が与えられ、前記第１のコンパレータが前記第２の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第１の基準電圧が与えられ、前記一致不一致回路が前記第１、第２のコンパレータに対して前記第１、第２のオフセット調整信号を出力する第２の状態と、
前記第２の期間において前記第１のコンパレータに前記第１の基準電圧が与えられ、前記第１のコンパレータが前記第１の基準電圧に対応した前記第１の下位デジタル値のビット値を出力し、第２のコンパレータに前記第３の基準電圧が与えられ、前記一致不一致回路が前記第１、第２のコンパレータに対して前記第１、第２のオフセット調整信号を出力する第３の状態と、
に制御する請求項１１に記載のアナログデジタル変換器。
【請求項１４】
前記第１の基準電圧と前記第３の基準電圧との電圧差は、前記第２の期間における前記上位デジタル値のシフト量によって決定される請求項７、９、１１、１３のいずれか１項に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換器に関し、特にアナログ入力信号に対応するデジタル信号を上位ビット信号と下位ビット信号とに分割して変換動作を行うアナログデジタル変換器に関する。
【背景技術】
【０００２】
アナログデジタル（ＡＤ：Analog-Digital）変換器の補正方法は、大きく分けて、フォアグラウンド補正方式と、バックグラウンド補正方式に分けることができる。フォアグラウンド補正方式では、補正処理を行うために、通常の動作とは別に補正期間を設ける必要がある。しかしながら、アナログデジタル変換器の変換精度は、電源電圧の変動や半導体装置の温度等の動作環境の変化により変化する。そのため、アナログデジタル変換器の精度を保つためには、動作環境に応じて適時に補正期間を設けなければならない。つまり、バックグラウンド補正方式では、アナログデジタル変換処理を継続し、補正処理を行わない期間が長くなると、動作環境の変化に対応できず、変換精度を保つことができない問題がある。
【０００３】
これに対し、バックグラウンド補正方式では、通常の動作と並行して補正処理を行う。そのため、補正期間を別途設ける必要がない。つまり、継続してアナログデジタル変換処理を行った場合においても変換精度を維持することが可能になる。このバックグラウンド補正方式の一例が特許文献１に開示されている。
【０００４】
図２７に特許文献１に記載のアナログデジタル変換器１００のブロック図を示す。アナログデジタル変換器１００は、補正機能を用いたサブレンジングアナログデジタル変換器である。サブレンジングアナログデジタル変換器は、２ステップアナログデジタル変換器、あるいは直並列アナログデジタル変換器とも言う。サブレンジング方式とは、出力結果として得られるデジタル値の上位ビットと下位ビットとのそれぞれに対してアナログデジタル変換動作を行う方式である。
【０００５】
サブレンジングアナログデジタル変換器を用いることで、高い分解能を有する変換器を少ない回路素子で実現できるため、変換器のコスト低減及び消費電力の低減を実現することができる。例えば、８ビット分解能を有するフラッシュ型アナログデジタル変換器を実現する場合、２の８乗個（２５６個）の比較器が必要になる。一方、８ビットの分解能を有するサブレンジングアナログデジタル変換器を上位４ビット、下位４ビットで実現した場合、２の４乗個（１６個）＋２の４乗個（１６個）＝３２個の比較器で実現することができる。
【０００６】
アナログデジタル変換器１００では、サブアナログデジタル変換器１１０によって第１のアナログ信号を変換して上位デジタル値を得る。そして、サブデジタルアナログ変換器１１２によって上位デジタル値を第２のアナログ信号に変換し、第１のアナログ信号と第２のアナログ信号との信号レベルの差分信号を発生させる。この差分信号は、アンプ１１４において増幅され、増幅後の信号が残差信号ＶＯＵＴ１としてサブアナログデジタル変換器１１６に与えられる。そして、サブアナログデジタル変換器１１６が残差信号ＶＯＵＴ１を下位デジタル値に変換する。アナログデジタル変換器１００では、こうして得られた、上位デジタル値と下位デジタル値を組み合わせて最終的な出力値として用いる。
【０００７】
しかし、サブレンジングアナログデジタル変換器は、デジタルアナログ変換器（例えば、図２７の１１２）の変換精度が十分でない場合、変換器全体の変換精度が劣化する、という問題がある。そこで、アナログデジタル変換器１００では、サブアナログデジタル変換器１１６及びアンプ１１４に対しての補正を行っている。つまり、サブアナログデジタル変換器１１６では、サブデジタルアナログ変換器１１２において発生した誤差を、下位デジタル値を生成するアンプ１１４及びサブアナログデジタル変換器１１６において補正する。より具体的には、アナログデジタル変換器１００では、サブデジタルアナログ変換器１１２の入出力特性の線形性が劣化した場合に、ゲイン制御回路１１５が生成する信号ＡＶ＿ＣＡＬによりアンプ１１４のゲインを制御すると共に、サブアナログデジタル変換器１１６に与えるリファレンス電位ＶＲＰ２＿ＣＡＬ、ＶＲＮ２＿ＣＡＬを変化させることで、サブアナログデジタル変換器１１６の出力結果を補正する。これにより、アナログデジタル変換器１００は、変換精度を改善している。
【０００８】
また、アナログデジタル変換器１００では、アンプ１１４及びサブアナログデジタル変換器１１６に対する補正処理をバックグラウンド処理により行っている。これにより、アナログデジタル変換器１００は、変換処理を行いながら変換精度の補正を行うことを可能としている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許７，１４２，１３８号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、アナログデジタル変換器１００では、以下のような問題がある。アナログデジタル変換器１００では、第１のアナログ入力信号が、上位デジタル値を出力するサブアナログデジタル変換器１１０のコード遷移点付近に入力されている、という条件を前提としている。図２８に、第１のアナログ入力信号と残差信号ＶＯＵＴ１との関係を表したグラフを示す。図２８に示すグラフでは、横軸が第１のアナログ入力信号であり、縦軸が残差信号ＶＯＵＴ１の信号レベルである。そして、前述した前提条件により、アナログデジタル変換器１００では、第１のアナログ入力信号の信号レベルが図２８で示すサブアナログデジタル変換器１１０のコード遷移点１２００〜１２２９に付近ある場合に高精度な補正が行われる。すなわち、第１のアナログ入力信号がこの範囲から外れていた場合、アナログデジタル変換器１００では、アンプ１１４及びサブアナログデジタル変換器１１６に対する補正が誤って行われてしまい、アナログデジタル変換器１００の変換精度が悪化する問題がある。つまり、アナログデジタル変換器１００では、任意の信号レベルの第１のアナログ入力信号に対して補正を行うことができない問題がある。
【課題を解決するための手段】
【００１１】
本発明にかかるアナログデジタル変換器の一態様は、アナログ入力信号の信号レベルに対応する上位デジタル値を出力する上位アナログデジタル変換器と、前記上位デジタル値と前記アナログ入力信号とに基づき第１の残差信号を生成し、前記第１の残差信号を第１の下位デジタル値に変換する第１の下位変換器と、前記上位デジタル値と前記アナログ入力信号とに基づき第２の残差信号を生成し、前記第２の残差信号を第２の下位デジタル値に変換する第２の下位変換器と、前記第１、第２の下位デジタル値の差分に基づき互いに逆極性のオフセット調整量を指定する第１、第２のオフセット調節信号を出力するキャリブレーション回路と、を有し、前記第１、第２の下位変換器は、前記第１、第２のオフセット調節信号に基づき変換補正値を設定し、当該変換補正値に基づき前記第１、第２の下位デジタル値を補正する。
【００１２】
本発明にかかるアナログデジタル変換器によれば、第１の下位変換器が出力する第１の下位デジタル値と第２の下位変換器が出力する第２の下位デジタル値との差に基づきキャリブレーション回路が第１、第２のオフセット調節信号を出力する。そして、第１、第２の下位変換器は、第１、第２のオフセット調整信号に基づきその後の変換結果を補正する。つまり、本発明にかかるアナログデジタル変換器によれば、アナログ入力信号の信号レベルによらず常に補正動作をバックグラウンド処理により行うことができる。
【発明の効果】
【００１３】
本発明にかかるアナログデジタル変換器によれば、アナログ入力信号の信号レベルによらず変換精度を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかるアナログデジタル変換器のブロック図である。
【図２】実施の形態１にかかるリファレンス回路の回路図である。
【図３】実施の形態１にかかる上位アナログデジタル変換器のブロック図である。
【図４】実施の形態１にかかる第１の下位変換器の誤差がない場合における第１の残差信号とアナログ入力信号の信号レベルとの関係を示すグラフである。
【図５】実施の形態１にかかる第２の下位変換器の誤差がない場合における第２の残差信号とアナログ入力信号の信号レベルとの関係を示すグラフである。
【図６】実施の形態１にかかる残差信号生成回路の回路図である。
【図７】実施の形態１にかかる残差信号生成回路の第１の動作期間の接続状態を示す回路図である。
【図８】実施の形態１にかかる残差信号生成回路の第２の動作期間の接続状態を示す回路図である。
【図９】実施の形態１にかかる残差信号生成回路の第３の動作期間の接続状態を示す回路図である。
【図１０】実施の形態１にかかる下位アナログデジタル変換器の回路図である。
【図１１】実施の形態１にかかる下位アナログデジタル変換器の比較器のブロック図である。
【図１２】実施の形態１にかかる第１の下位変換器の誤差がある場合における第１の残差信号とアナログ入力信号の信号レベルとの関係を示すグラフである。
【図１３】実施の形態１にかかる第２の下位変換器の誤差がある場合における第２の残差信号とアナログ入力信号の信号レベルとの関係を示すグラフである。
【図１４】実施の形態１にかかるアナログデジタル変換器の第１の状態の動作を示す回路図である。
【図１５】実施の形態１にかかるアナログデジタル変換器の第２の状態の動作を示す回路図である。
【図１６】実施の形態１にかかるアナログデジタル変換器の第３の状態の動作を示す回路図である。
【図１７】実施の形態１にかかるアナログデジタル変換器の第４の状態の動作を示す回路図である。
【図１８】実施の形態１にかかるアナログデジタル変換器が第３の状態の動作を行っている期間に補正される第１、第２の下位アナログ信号を示すグラフである。
【図１９】実施の形態１にかかるアナログデジタル変換器が第４の状態の動作を行っている期間に補正される第１、第２の下位アナログ信号を示すグラフである。
【図２０】実施の形態２にかかるアナログデジタル変換器のブロック図である。
【図２１】実施の形態２にかかる残差信号生成回路の回路図である。
【図２２】実施の形態２にかかる下位アナログデジタル変換器の回路図である。
【図２３】実施の形態２にかかる下位アナログデジタル変換器の比較器のブロック図である。
【図２４】実施の形態２にかかるアナログデジタル変換器の第１の状態の動作を示す回路図である。
【図２５】実施の形態２にかかるアナログデジタル変換器の第２の状態の動作を示す回路図である。
【図２６】実施の形態２にかかるアナログデジタル変換器の第３の状態の動作を示す回路図である。
【図２７】特許文献１に記載のアナログデジタル変換器のブロック図である。
【図２８】特許文献１に記載のアナログデジタル変換器の第１のアナログ入力信号と残差信号ＶＯＵＴ１との関係を示すグラフである。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかるアナログデジタル変換器１は、５ビットの分解能を有するサブレンジングアナログデジタル変換器である。つまり、アナログデジタル変換器１は、アナログ入力信号に対して３ビットの上位デジタル値と２ビットの下位デジタル値を生成し、上位デジタル値と下位デジタル値を組み合わせて最終的な出力値を得るものである。
【００１６】
図１に実施の形態１にかかるアナログデジタル変換器１のブロック図を示す。図１に示すように、実施の形態１にかかるアナログデジタル変換器１は、リファレンス発生回路１０、上位アナログデジタル変換器１１、第１の下位変換器１２、第２の下位変換器１３、キャリブレーション回路１４、制御回路１５、エンコーダ１６を有する。なお、図１に示すように、実施の形態１で説明するアナログデジタル変換器１は、第１の下位変換器１２及び第２の下位変換器１３がそれぞれ出力する下位デジタル値は４ビットの温度計コードである。そして、エンコーダ１６において、４ビットの温度計コードを２ビットのバイナリコードに変換し、当該２ビットのバイナリコードを加算して３ビットのバイナリコードとなる下位デジタル値を出力する。そして、３ビットの値から第１、第２の下位デジタル値の平均値を算出して、最終的に２ビットの下位デジタル値（バイナリコード）を得る。
【００１７】
リファレンス発生回路１０は、上位アナログデジタル変換器１１、第１の下位変換器１２、第２の下位変換器１３において用いられる複数の基準電圧（図１ではＲＥＦｘで示す）を生成する。この複数の基準電圧ＲＥＦｘは、基準電圧間の電圧差がアナログデジタル変換器１の１ＬＳＢの電圧ＶＬＳＢとなる。リファレンス発生回路１０の回路図を図２に示す。図２に示すように、リファレンス発生回路１０は、上位基準電圧ＶＲＴが与えられるノードと下位基準電圧ＶＲＢが与えられるノードとの間に直列に接続された複数の抵抗を有し、複数の抵抗との間に生成される電圧を基準電圧ＲＥＦ−５〜ＲＥＦ３２として出力する。アナログデジタル変換器１は５ビットの分解能を有する。そのため、本実施の形態では、基準電圧ＲＥＦ０〜ＲＥＦ２８の電圧範囲が変換可能なアナログ入力信号ＡＩＮの入力電圧範囲となる。また、基準電圧ＲＥＦ−５〜ＲＥＦ−１は、キャリブレーション動作において用いられるものであって、第２の下位変換器１３に与えられるものである。
【００１８】
上位アナログデジタル変換器１１は、アナログ入力信号ＡＩＮの信号レベルに対応する上位デジタル値ＤＣＡを出力する。この上位デジタル値ＤＣＡは、アナログ入力信号ＡＩＮの信号レベルを３ビットで表したバイナリコードである。つまり、上位デジタル値ＤＣＡが０を示す場合、アナログ入力信号の信号レベルは、入力電圧範囲の下限値と上位デジタル値ＤＣＡが１を示す場合の信号レベルとの間にあることになる。また、上位デジタル値ＤＣＡが７を示す場合、アナログ入力信号の信号レベルは、入力電圧範囲の上限値以上の値を有することになる。
【００１９】
ここで、上位アナログデジタル変換器１１のブロック図を図３に示す。図３に示すように、上位アナログデジタル変換器１１は、８個のコンパレータＣＭＰとコード変換回路５０とを有する。８個のコンパレータＣＭＰには、基準電圧ＲＥＦ０、ＲＥＦ４、ＲＥＦ８、ＲＥＦ１２、ＲＥＦ１６、ＲＥＦ２０、ＲＥＦ２４、ＲＥＦ２８が与えられる。ここで、本実施の形態にかかるアナログデジタル変換器１では、下位デジタル値が２ビットであるため、上位アナログデジタル変換器１１には、基準電圧間の電圧差が下位デジタル値の４ＬＳＢ（＝４ＶＬＳＢ）となる８個の基準電圧が与えられる。つまり、下位デジタル値は、上位デジタル値の１ＬＳＢ（＝４ＶＬＳＢ）の間を補完する値となる。コンパレータＣＭＰは、それぞれ与えられた基準電圧とアナログ入力信号ＡＩＮの信号レベルとを比較して、アナログ入力信号ＡＩＮの信号レベルが与えられる基準電圧よりも高い電圧であればハイレベルを出力する。上位アナログデジタル変換器１１では、８個のコンパレータＣＭＰにより８段階の値を有する温度計コードを出力する。図３に示す例では、温度計コードは、コンパレータＣＭＰの出力信号ＤＣ０、ＤＣ４、ＤＣ８、ＤＣ１２、ＤＣ１６、ＤＣ２０、ＤＣ２８で示される。コード変換回路５０は、８段階の値を有する温度計コードを３ビットのバイナリコードで表される上位デジタル値ＤＣＡに変換する。
【００２０】
第１の下位変換器１２は、上位デジタル値ＤＣＡとアナログ入力信号ＡＩＮとに基づき第１の残差信号ＦＩＮＡを生成し、第１の残差信号ＦＩＮＡを第１の下位デジタル値ＤＦＡに変換する。第１の下位変換器１２は、第１の残差信号生成回路２０と、第１の下位アナログデジタル変換器２３を有する。
【００２１】
第１の残差信号生成回路２０は、アナログ入力信号ＡＩＮと上位デジタル値ＤＣＡに基づき第１の残差信号ＦＩＮＡを出力する。より具体的には、第１の残差信号生成回路２０は、第１のデジタルアナログ変換器２１、減算器２２を有する。第１のデジタルアナログ変換器２１は、上位デジタル値ＤＣＡを上位デジタル値ＤＣＡの値に対応したアナログ値ＶＤＡＣＡに変換する。減算器２２は、アナログ入力信号ＡＩＮの信号レベルからアナログ値ＶＤＡＣＡを減算して得られたアナログ値を第１の残差信号ＦＩＮＡとして出力する。
【００２２】
ここで、第１の残差信号ＦＩＮＡとアナログ入力信号ＡＩＮとの関係について説明する。図４に第１の残差信号生成回路２０において変換誤差がない場合の第１の残差信号ＦＩＮＡとアナログ入力信号ＡＩＮとの関係を示すグラフを示す。図４に示す例では、アナログ入力信号ＡＩＮは、基準電圧ＲＥＦ０〜ＲＥＦ２８の電圧範囲となる。このとき、上位デジタル値ＤＣＡは０〜６の値となる。従って、第１のデジタルアナログ変換器２１は、上位デジタル値ＤＣＡの値に応じてＲＥＦ０、ＲＥＦ４、ＲＥＦ８、ＲＥＦ１２、ＲＥＦ１６、ＲＥＦ２０、ＲＥＦ２４に相当するアナログ値ＶＤＡＣＡを出力する。そして、第１の残差信号生成回路２０は、アナログ入力信号ＡＩＮの信号レベルとアナログ値ＶＤＡＣＡとの差分を第１の残差信号ＦＩＮＡとして出力する。そのため、第１の残差信号ＦＩＮＡは、基準電圧ＲＥＦ０〜ＲＥＦ４の値となる。また、第１の残差信号ＦＩＮＡの信号レベルは、上位デジタル値ＤＣＡの値が切り替わる毎に基準電圧ＲＥＦ０に切り替わる。
【００２３】
第１の下位アナログデジタル変換器２３は、第１の残差信号ＦＩＮＡを第１の下位デジタル値ＤＦＡに変換して出力する。本実施の形態では、第１の下位アナログデジタル変換器２３としてフラッシュ型アナログデジタル変換器を用いる。そして、第１の下位アナログデジタル変換器２３が出力する第１の下位デジタル値ＤＦＡは、第１の残差信号ＦＩＮＡの信号レベルに基づく値を有する温度計コードであるものとする。この温度計コードは、２ビットのバイナリコードで表すことができる４つの値をとるため、４ビットの信号である。
【００２４】
第２の下位変換器１３は、上位デジタル値ＤＣＡとアナログ入力信号ＡＩＮとに基づき第２の残差信号ＦＩＮＢを生成し、第２の残差信号ＦＩＮＢを第２の下位デジタル値ＤＦＢに変換する。また、第２の下位変換器１３は、第１の期間において上位デジタル値ＤＣＡに応じて第２の残差信号ＦＩＮＢを生成し、第２の期間において少なくとも１ＬＳＢシフトさせた上位デジタル値ＤＣＡ（図１の上位デジタル値ＤＣＢ）に応じて第２の残差信号ＦＩＮＢを生成する。第２の下位変換器１２は、レベルシフタ３４、第２の残差信号生成回路３０と、第２の下位アナログデジタル変換器３３を有する。
【００２５】
レベルシフタ３４は、第１の期間において上位デジタル値ＤＣＡを上位デジタル値ＤＣＢとして出力し、第２の期間において少なくとも１ＬＳＢシフトさせた上位デジタル値ＤＣＡを上位デジタル値ＤＣＢとして出力する。この第１の期間と第２の期間とは、制御回路１５が出力する制御信号ＰＮ２の値に応じて切り替えられる。例えば、第１の期間では制御信号ＰＮ２の値は０であり、第２の期間では制御信号ＰＮ２の値は１である。本実施の形態では、レベルシフタ３４として加算器を用いる。つまり、レベルシフタ３４は、上位デジタル値ＤＣＡに対して制御信号ＰＮ２の値を加算して上位デジタル値ＤＣＢを出力する。
【００２６】
第２の残差信号生成回路３０は、アナログ入力信号ＡＩＮと上位デジタル値ＤＣＢに基づき第１の残差信号ＦＩＮＢを出力する。より具体的には、第２の残差信号生成回路３０は、第２のデジタルアナログ変換器３１、減算器３２を有する。第２のデジタルアナログ変換器３１は、上位デジタル値ＤＣＢを上位デジタル値ＤＣＢの値に対応したアナログ値ＶＤＡＣＢに変換する。減算器３２は、アナログ入力信号ＡＩＮの信号レベルからアナログ値ＶＤＡＣＢを減算して得られたアナログ値を第２の残差信号ＦＩＮＢとして出力する。
【００２７】
ここで、第２の残差信号ＦＩＮＢとアナログ入力信号ＡＩＮとの関係について説明する。図５に第２の残差信号生成回路３０において変換誤差がない場合の第２の残差信号ＦＩＮＢとアナログ入力信号ＡＩＮとの関係を示すグラフを示す。図５に示す例では、アナログ入力信号ＡＩＮは、基準電圧ＲＥＦ０〜ＲＥＦ２８の電圧範囲となる。一方、第２の下位変換器１３では、制御信号ＰＮ２の値に基づき上位デジタル値ＤＣＢの値が変わる。具体的には、制御信号ＰＮ２が０の場合、上位デジタル値ＤＣＢは０〜６の値となり、制御信号ＰＮ２が１の場合、上位デジタル値ＤＣＢは１〜７の値となる。
【００２８】
従って、第２のデジタルアナログ変換器３１は、制御信号ＰＮ２が０の期間は上位デジタル値ＤＣＢの値に応じてＲＥＦ０、ＲＥＦ４、ＲＥＦ８、ＲＥＦ１２、ＲＥＦ１６、ＲＥＦ２０、ＲＥＦ２４に相当するアナログ値ＶＤＡＣＢを出力する。そして、第２の残差信号生成回路３０は、アナログ入力信号ＡＩＮの信号レベルとアナログ値ＶＤＡＣＢとの差分を第２の残差信号ＦＩＮＢとして出力する。そのため、制御信号ＰＮ２が０の期間は、第２の残差信号ＦＩＮＢは、基準電圧ＲＥＦ０〜ＲＥＦ４の値となる。また、第２の残差信号ＦＩＮＢの信号レベルは、上位デジタル値ＤＣＢの値が切り替わる毎に基準電圧ＲＥＦ０に切り替わる。
【００２９】
また、第２のデジタルアナログ変換器３１は、制御信号ＰＮ２が１の期間は上位デジタル値ＤＣＢの値に応じてＲＥＦ４、ＲＥＦ８、ＲＥＦ１２、ＲＥＦ１６、ＲＥＦ２０、ＲＥＦ２４、ＲＥＦ２８に相当するアナログ値ＶＤＡＣＢを出力する。そして、第２の残差信号生成回路３０は、アナログ入力信号ＡＩＮの信号レベルとアナログ値ＶＤＡＣＢとの差分を第２の残差信号ＦＩＮＢとして出力する。そのため、制御信号ＰＮ２が第１の期間は、第２の残差信号ＦＩＮＢは、基準電圧ＲＥＦ−４〜ＲＥＦ０の値となる。また、第２の残差信号ＦＩＮＢの信号レベルは、上位デジタル値ＤＣＢの値が切り替わる毎に基準電圧ＲＥＦ−４に切り替わる。
【００３０】
第２の下位アナログデジタル変換器３３は、第２の残差信号ＦＩＮＢを第２の下位デジタル値ＤＦＢに変換して出力する。本実施の形態では、第２の下位アナログデジタル変換器３３としてフラッシュ型アナログデジタル変換器を用いる。そして、第２の下位アナログデジタル変換器３３が出力する第２の下位デジタル値ＤＦＢは、第２の残差信号ＦＩＮＢの信号レベルに基づく値を有する温度計コードであるものとする。この温度計コードは、２ビットのバイナリコードで表すことができる４つの値をとるため、４ビットの信号である。
【００３１】
キャリブレーション回路１４は、第１の下位デジタル値ＤＦＡ及び第２の下位デジタル値ＤＦＢの差分に基づき互いに逆極性のオフセット調整量を指定する第１のオフセット調節信号ＡＤＪＡ及び第２のオフセット調節信号ＡＤＪＢを出力する。第１のオフセット調節信号ＡＤＪＡは、第１の下位変換器１２に与えられ、第２のオフセット調節信号ＡＤＪＢは、第２の下位変換器１３に与えられる。実施の形態１では、第１のオフセット調節信号ＡＤＪＡは、第１の下位変換器１２のうち第１のデジタルアナログ変換器２１と第１の下位アナログデジタル変換器２３に与えられる。そして、第１の下位変換器１２では、第１のデジタルアナログ変換器２１及び第１の下位アナログデジタル変換器２３が第１のオフセット調節信号ＡＤＪＡに基づき設定された変換補正値により第１の残差信号ＦＩＮＡの変換結果の補正を行う。また、第２のオフセット調節信号ＡＤＪＢは、第２の下位変換器１３のうち第２のデジタルアナログ変換器３１と第２の下位アナログデジタル変換器３３に与えられる。そして、第２の下位変換器１３では、第２のデジタルアナログ変換器３１及び第２の下位アナログデジタル変換器３３が第２のオフセット調節信号ＡＤＪＢに基づき設定された変換補正値により第２の残差信号ＦＩＮＢの変換結果の補正を行う。
【００３２】
制御回路１５は、第１の制御信号ＰＮ１、第２の制御信号ＰＮ２、第３の制御信号ＰＮ３を出力する。第１の制御信号ＰＮ１、第２の制御信号ＰＮ２及び第３の制御信号ＰＮ３は、例えば疑似乱数である。そして、第１の制御信号ＰＮ１は、第１の下位変換器１２の第１の下位アナログデジタル変換器２３に与えられる。第１の制御信号ＰＮ１は、第１の下位アナログデジタル変換器２３及び第２の下位アナログデジタル変換器のコンパレータのオフセット補正に用いられる。第２の制御信号ＰＮ２は、第２の下位変換器１３の第２の下位アナログデジタル変換器３３及びレベルシフタ３４に与えられる。第２の制御信号ＰＮ２は、第１のデジタルアナログ変換器２１及び第２のデジタルアナログ変換器３１のオフセットの補正に用いられる。第３の制御信号ＰＮ３は、キャリブレーション回路１４に与えられる。第３の制御信号ＰＮ３は、第１のオフセット調節信号ＡＤＪＡ及び第２のオフセット調節信号ＡＤＪＢを下位アナログデジタル変換器とデジタルアナログ変換器とのいずれに与えるかを切り替える。
【００３３】
エンコーダ１６は、第１の下位デジタル値ＤＦＡ及び第２の下位デジタル値ＤＦＢをバイナリコードに変換して、変換後のバイナリコードの加算値を下位デジタル値Ｄｏ［２：０］として出力する。下位デジタル値Ｄｏは、３ビットのバイナリコードであり、このバイナリコードを処理して得られる第１、第２の下位デジタル値の平均値が最終的な下位デジタル値となる。なお、下位デジタル値Ｄｏから第１、第２の下位デジタル値の平均値を算出する演算部については図示を省略した。
【００３４】
ここで、上記において説明した第１の残差信号生成回路２０、第２の残差信号生成回路３０、第１の下位アナログデジタル変換器２３、第２の下位アナログデジタル変換器３３及びキャリブレーション回路１４の詳細について説明する。まず、第１の残差信号生成回路２０及び第２の残差信号生成回路３０について説明する。第１の残差信号生成回路２０及び第２の残差信号生成回路３０は、実質的に同じ回路であるため、ここでは、第１の残差信号生成回路２０について説明する。
【００３５】
第１の残差信号生成回路２０のブロック図を図６に示す。図６に示すように、第１の残差信号生成回路２０は、容量アレイＣＡを有するアナログデジタル変換器であり、図１で示した減算器２２の機能は、アナログデジタル変換器の動作によって実現される。また、第１の残差信号生成回路２０は、変換補正値を保持する補正値保持部としてアップダウンカウンタ２００〜２０７を有する。
【００３６】
デジタルアナログ変換器の容量アレイＣＡは、容量値がＣとなるコンデンサ（以下、コンデンサＣと称す）と、容量値が２Ｃ（Ｃの２倍）の容量値となるコンデンサ（以下、コンデンサ２Ｃと称す）がラダー接続されている。そして、コンデンサＣのうちコンデンサラダーの一端に接続されるものの端子の一方に基準電圧ＶＲＥＦ（本実施の形態では、ＶＲＥＦ＝６４ＶＬＳＢに設定されている）が与えられている。また、他のコンデンサＣの一端にはスイッチを介して基準電圧ＶＲＥＦ及び接地電圧ＡＧＮＤのいずれか一方が与えられる。ここで、本実施の形態では、設定補正値は、アップダウンカウンタ２００〜２０７に保持されるもので、本実施の形態では４ビットで構成される。また、上位デジタル値ＤＣＡは３ビットで構成される。そこで、変換補正値ＯＳＡに基づき切り替え動作を行うスイッチとしてスイッチＳＷ２０〜ＳＷ２３を用い、上位デジタル値ＤＣＡに基づき切り替え動作を行うスイッチとしてスイッチＳＷ１０〜ＳＷ１２を用いる。
【００３７】
また、容量アレイＣＡのノードのうち上位デジタル値ＤＣＡの最上位ビットに対応するノードには、スイッチＳＷ０を介してアナログ入力信号ＡＩＮが入力される。また、また、容量アレイＣＡのノードのうち上位デジタル値ＤＣＡの最上位ビットに対応するノードと接地端子との間には容量値が２Ｃとなるコンデンサが接続される。そして、第１の残差信号生成回路２０は、容量アレイＣＡのノードのうち上位デジタル値ＤＣＡの最上位ビットに対応するノードから第１の残差信号ＦＩＮＡを出力する。
【００３８】
さらに、本実施の形態では、上位デジタル値ＤＣＡが３ビットで構成されるため、アップダウンカウンタは上位デジタル値ＤＣＡが取り得る値の数に応じて８個とした。アップダウンカウンタ２００〜２０７は、それぞれが上位デジタル値ＤＣＡのいずれかの値に対応する。本実施の形態では、上位デジタル値ＤＣＡの値に応じてアップダウンカウンタ２００〜２０７のいずれかを選択するスイッチを有する。そして、当該スイッチにより選択されたアップダウンカウンタに対して第１のオフセット調節信号ＡＤＪＡが入力される、また、当該スイッチにより選択されたアップダウンカウンタは、スイッチＳＷ２０〜ＳＷ２３に変換補正値ＯＳＡを出力する。
【００３９】
ここで、第１の残差信号生成回路２０の動作について説明する。第１の残差信号生成回路２０は、３つの動作期間を経て第１の残差信号を生成する。まず、第１の動作期間における第１の残差信号生成回路２０の接続状態を図７に示す。図７に示すように、第１の動作期間では、スイッチＳＷ０がショートされ、スイッチＳＷ１０〜ＳＷ１２及びスイッチＳＷ２０〜２３が基準電圧ＶＲＥＦ側を選択する。このとき、変換補正値ＯＳＡ及び上位デジタル値ＤＣＡは全て０であるとする。これにより、第１の動作期間では、出力端子に接続されるコンデンサ２Ｃにアナログ入力信号ＡＩＮの信号レベルに応じた電荷が蓄積される。
【００４０】
続いて、第２の動作期間における第１の残差信号生成回路２０の接続状態を図８に示す。図８に示すように、第２の動作期間では、スイッチＳＷ０がオープンとなり、アナログ入力信号ＡＩＮの信号レベルのサンプリングが完了する。そして、第１の残差信号生成回路２０は第３の動作期間に移行する。
【００４１】
第３の動作期間における第１の残差信号生成回路２０の接続状態を図９に示す。図９に示すように、スイッチＳＷ１０〜ＳＷ１２のうち対応する上位デジタル値ＤＣＡのビット値が１となるスイッチが接地電圧ＡＧＮＤを選択し、他のスイッチは基準電圧ＶＲＥＦを選択する。また、スイッチＳＷ２０〜ＳＷ２３のうち対応する変換補正値ＯＳＡのビット値が１となるスイッチが接地電圧ＡＧＮＤを選択し、他のスイッチは基準電圧ＶＲＥＦを選択する。
【００４２】
ここで、第３の動作期間において出力される第１の残差信号ＦＩＮＡの信号レベルについて説明する。まず、第１の残差信号ＦＩＮＡの信号レベルを式（１）に示す。
2011103576.tif 000003
また、式（１）の上位デジタル値ＤＣＡ及び変換補正値ＯＳＡを十進数で表すと、式（２）となる。
2011103576.tif 000004
そして、本実施の形態ではＶＲＥＦ＝６４ＶＬＳＢとしているため、ＶＲＥＦを６４ＶＬＳＢとすると、式（２）は、式（３）で表すことができる。
2011103576.tif 000005
式（３）を参照すると、第１の残差信号ＦＩＮＡは、上位デジタル値ＤＣＡの値により４ＶＬＳＢ単位で調整され、さらに変換補正値ＯＳＡによりＶＬＳＢ／４単位で値が補正されることがわかる。
【００４３】
続いて、第１の下位アナログデジタル変換器２３、第２の下位アナログデジタル変換器３３及びキャリブレーション回路１４の詳細について説明する。第１の下位アナログデジタル変換器２３、第２の下位アナログデジタル変換器３３及びキャリブレーション回路１４のブロック図を図１０に示す。
【００４４】
図１０に示すように、キャリブレーション回路１４は、複数の一致不一致回路（例えば、デジタル比較器ＤＣＭＰ−１〜ＤＣＭＰ５）と、補正対象選択回路を有する。デジタル比較器ＤＣＭＰ−１〜ＤＣＭＰ５は、第１の下位デジタル値ＤＦＡと第２の下位デジタル値ＤＦＢのビット値を比較して、２つのビット値が一致していれば変換補正値の維持を指示する第１のオフセット調節信号ＡＤＪＡ及び第２のオフセット調節信号ＡＤＪＢを出力する。一方、デジタル比較器ＤＣＭＰ−１〜ＤＣＭＰ５は、第１の下位デジタル値ＤＦＡと第２の下位デジタル値ＤＦＢのビット値を比較して、２つのビット値が不一致であった場合、ハイレベルのビット値を出力した下位変換器に変換補正値の減少を指示するオフセット調節信号を出力し、ロウレベルのビット値を出力した下位変換器に変換補正値の増加を指示するオフセット調節信号を出力する。
【００４５】
補正対象選択回路は、デジタル比較器ＤＣＭＰ０に対応して設けられる。補正対象選択回路は、スイッチａ０、ａ１により構成される。スイッチａ０は、第１の下位アナログデジタル変換器２３に第１のオフセット調節信号ＡＤＪＡを伝達する経路及び第２の下位アナログデジタル変換器３３に第２のオフセット調節信号ＡＤＪＢを伝達する経路に設けられる。また、スイッチａ１は、第１の残差信号生成回路２０に第１のオフセット調節信号ＡＤＪＡを伝達する経路及び第２の残差信号生成回路３０に第２のオフセット調節信号ＡＤＪＢを伝達する経路に設けられる。スイッチａ０は、第３の制御信号ＰＮ３が０の場合にショートし、スイッチａ１は、第３の制御信号ＰＮ３が１の場合にショートする。つまり、補正対象選択回路は、第１、第２のオフセット調整信号を、第１、第２の下位アナログデジタル変換器と第１、第２の残差信号生成回路とのいずれか一方に与える。
【００４６】
なお、図１０に示す例では、補正対象選択回路は、デジタル比較器ＤＣＭＰ０に対して設けられたが、補正対象選択回路は、複数のデジタル比較器ＤＣＭＰのいずれか１つに設けられていれば良い。例えば、デジタル比較器ＤＣＭＰ０のみに補正対象選択回路を設けた場合、残差信号の信号レベルがＲＥＦ０付近である場合に残差信号生成回路の補正が進むが、複数のデジタル比較器ＤＣＭＰの全てに補正対象選択回路を設けることで残差信号の信号レベルがいなかなる場合においても残差信号生成回路の補正を進めることができる。つまり、キャリブレーション回路１４では、いずれのデジタル比較器に補正対象選択回路を設けるかにより残差信号のどの信号レベルにおいて残差信号生成回路の補正処理を進めるかを設定することができる。
【００４７】
第１の下位アナログデジタル変換器２３は、複数のコンパレータ（例えば、コンパレータＣＭＰＡ−１〜ＣＭＰＡ６）、第１のバレルシフト網、第２のバレルシフト網、第３のバレルシフト網を有する。コンパレータＣＭＰＡ−１〜ＣＭＰＡ６は、それぞれ第１の下位デジタル値の−１ビット目〜６ビット目の値に対応する。なお、エンコーダ１６に与えられる第１の下位デジタル値ＤＦＡとしては、０ビット目〜３ビット目のビット値が用いられる。
【００４８】
複数のコンパレータは、入力される基準電圧と第１の残差信号ＦＩＮＡの信号レベルとを比較し、第１の残差信号ＦＩＮＡの信号レベルが基準電圧よりも低ければロウレベルを出力し、第１の残差信号ＦＩＮＡの信号レベルが基準電圧よりも高ければハイレベルを出力する。また、複数のコンパレータは、変換補正値を保持する補正値保持部を備え、第１のオフセット調節信号ＡＤＪＡに基づき変換補正値を増減させ、変換補正値に基づき入力オフセット電圧を補正する。そこで、このコンパレータのブロック図について説明する。下位アナログデジタル変換器において用いられるコンパレータは同一の構成を有するため、ここでは、コンパレータＣＭＰＡ０を例に説明する。コンパレータＣＭＰＡ０のブロック図を図１１に示す。なお、図１１で示したコンパレータは第２の下位アナログデジタル変換器３３のコンパレータとしても用いられる。
【００４９】
図１１に示すように、コンパレータＣＭＰＡ０は、補正値保持部６０とコンパレータ６１とを有する。補正値保持部６０は、アップダウンカウンタである。そして、アップダウンカウンタは、第１のオフセット調節信号ＡＤＪＡの値に基づき保持している変換補正値ＯＳＡを増減させる。コンパレータ６１は、変換補正値ＯＳＡに基づき入力オフセット電圧を変更する。そして、コンパレータ６１は、変換補正値ＯＳＡに基づき変更した入力オフセット電圧に基づき比較動作を行う。
【００５０】
第１のバレルシフト網は、スイッチｂ０、ｂ１により構成される。第１のバレルシフト網は、複数のコンパレータに含まれる第１のコンパレータに第１の基準電圧と第２の基準電圧とのいずれか一方を与える。より具体的には、第１の制御信号ＰＮ１が０の場合、スイッチｂ０がショートする。そして、コンパレータＣＭＰＡ−１〜ＣＭＰＡ５に第１の基準電圧を与える。例えば、第１の下位デジタル値の−１ビット目から５ビット目に対応するコンパレータＣＭＰＡ−１〜ＣＭＰＡ５には、第１の下位デジタル値の−１ビット目から５ビット目に対応する基準電圧ＲＥＦ−１〜ＲＥＦ５が与えられる。一方、第１の制御信号ＰＮ１が１の場合、スイッチｂ１がショートする。そして、コンパレータＣＭＰＡ０〜ＣＭＰＡ６に第２の基準電圧が与えられる。例えば、第１の下位デジタル値の０ビット目から６ビット目に対応するコンパレータＣＭＰＡ０〜ＣＭＰＡ６には、第１の下位デジタル値の−１ビット目から５ビット目に対応する基準電圧ＲＥＦ−１〜ＲＥＦ５が与えられる。つまり、第１の基準電圧は、コンパレータの符号の末尾の数字と同じ数字が付された基準電圧であり、第２の基準電圧は、コンパレータの符号の末尾の数字から１を引いた数字が付された基準電圧である。
【００５１】
第２のバレルシフト網は、スイッチｃ０、ｃ１により構成される。第２のバレルシフト網は、第１のコンパレータの出力を第１の基準電圧に対応した第１の下位デジタル値のビット値として出力するか、第２の基準電圧に対応した第１の下位デジタル値のビット値として出力するか、を切り替える。より具体的には、第１の制御信号ＰＮ１が０の場合、スイッチｃ０がショートする。そして、コンパレータＣＭＰＡ−１〜ＣＭＰＡ５の出力が基準電圧ＲＥＦ−１〜基準電圧ＲＥＦ５に対応した下位デジタル信号の−１ビット目〜５ビット目の情報として出力される。一方、第１の制御信号ＰＮ１が１の場合、スイッチｃ１がショートする。そして、コンパレータＣＭＰＡ０〜ＣＭＰＡ６の出力が基準電圧ＲＥＦ−１〜基準電圧ＲＥＦ５に対応した下位デジタル信号の−１ビット目〜５ビット目の情報として出力される。
【００５２】
第３のバレルシフト網は、スイッチｄ０、ｄ１により構成される。第３のバレルシフト網は、第１のコンパレータに第１の基準電圧に対応した第１のオフセット調節信号と第２の基準電圧に対応した第１のオフセット調節信号のいずれか一方を与える。より具体的には、第１の制御信号ＰＮ１が０の場合、スイッチｄ０がショートする。そして、コンパレータＣＭＰＡ−１〜ＣＭＰＡ５には、デジタル比較器ＤＣＭＰ−１〜ＤＣＭＰ５が出力する第１のオフセット調節信号ＡＤＪＡが与えられる。一方、第１の制御信号ＰＮ１が１の場合、スイッチｄ１がショートする。そして、コンパレータＣＭＰＡ０〜ＣＭＰＡ６には、デジタル比較器ＤＣＭＰ−１〜ＤＣＭＰ５が出力する第１のオフセット調節信号ＡＤＪＡが与えられる。
【００５３】
第２の下位アナログデジタル変換器３３は、複数のコンパレータ（例えば、コンパレータＣＭＰＢ−１〜ＣＭＰＢ５）、第４のバレルシフト網を有する。コンパレータＣＭＰＢ−１〜ＣＭＰＢ５は、それぞれ第２の下位デジタル値の−１ビット目〜５ビット目の値に対応する。なお、エンコーダ１６に与えられる第２の下位デジタル値ＤＦＢとしては、０ビット目〜３ビット目のビット値が用いられる。
【００５４】
複数のコンパレータは、入力される基準電圧と第２の残差信号ＦＩＮＢの信号レベルとを比較し、第２の残差信号ＦＩＮＢの信号レベルが基準電圧よりも低ければロウレベルを出力し、第２の残差信号ＦＩＮＢの信号レベルが基準電圧よりも高ければハイレベルを出力する。また、複数のコンパレータは、変換補正値を保持する補正値保持部を備え、第２のオフセット調節信号ＡＤＪＡに基づき変換補正値を増減させ、変換補正値に基づき入力オフセット電圧を補正する。コンパレータＣＭＰＢ−１〜ＣＭＰＢ５は、図１１において説明したコンパレータＣＭＰＡ０と実質的に同じ構成を有する。
【００５５】
第４のバレルシフト網は、スイッチｅ０、ｅ１により構成される。第４のバレルシフト網は、複数のコンパレータに含まれる第２のコンパレータに第１の基準電圧と第３の基準電圧とのいずれか一方を与える。より具体的には、第２の制御信号ＰＮ２が０の場合、スイッチｅ０がショートする。そして、コンパレータＣＭＰＢ−１〜ＣＭＰＢ５に第１の基準電圧が与えられる。例えば、第２の下位デジタル値の−１ビット目から５ビット目に対応するコンパレータＣＭＰＢ−１〜ＣＭＰＢ５には、第２の下位デジタル値の−１ビット目から５ビット目に対応する基準電圧ＲＥＦ−１〜ＲＥＦ５が与えられる。一方、第２の制御信号ＰＮ２が１の場合、スイッチｅ１がショートする。そして、コンパレータＣＭＰＢ−１〜ＣＭＰＢ５に第３の基準電圧が与えられる。例えば、第２の下位デジタル値の−１ビット目から５ビット目に対応するコンパレータＣＭＰＢ−１〜ＣＭＰＢ５には、第２の下位デジタル値の−５ビット目から１ビット目に対応する基準電圧ＲＥＦ−５〜ＲＥＦ１が与えられる。ここで、上位デジタル値の１ＬＳＢが４ＶＬＳＢであるため、第１の基準電圧と第３の基準電圧とは、４ＶＬＳＢずれた関係を有する。つまり、第３の基準電圧は、コンパレータの符号の末尾の数字と同じ数字が付された基準電圧であり、第３の基準電圧は、コンパレータの符号の末尾の数字から４を引いた数字が付された基準電圧である。
【００５６】
続いて、実施の形態１にかかるアナログデジタル変換器１の動作について説明する。以下の動作説明では、第１の残差信号生成回路２０及び第２の残差信号生成回路３０において別々の大きさのオフセットばらつきが生じている場合の動作について説明する。まず、説明する動作例における第１の残差信号ＦＩＮＡ及び第２の残差信号ＦＩＮＢについて説明する。
【００５７】
図１２に、第１の残差信号生成回路２０がばらつきを有する場合の第１の残差信号ＦＩＮＡとアナログ入力信号ＡＩＮとの関係を示す。図１２に示すように、この場合、第１の残差信号ＦＩＮＡは、上位デジタル値ＤＣＡの値が切り替わる毎に信号が切り替わるが、信号レベルが基準電圧ＲＥＦ０〜ＲＥＦ４の範囲を超える場合がある。また、図１３に第２の残差信号生成回路３０がばらつきを有する場合の第２の残差信号ＦＩＮＢとアナログ入力信号ＡＩＮとの関係を示す。図１３に示すように、この場合、第２の残差信号ＦＩＮＢは、上位デジタル値ＤＣＢの値が切り替わる毎に信号が切り替わる。そして、第２の制御信号ＰＮ２が０の期間において、第２の残差信号ＦＩＮＢの信号レベルは、基準電圧ＲＥＦ０〜ＲＥＦ４の範囲を超える場合がある。また、第２の制御信号ＰＮ２が１の期間において、第２の残差信号ＦＩＮＢの信号レベルは、基準電圧ＲＥＦ−４〜ＲＥＦ０の範囲を超える場合がある。
【００５８】
そして、実施の形態１にかかるアナログデジタル変換器１は、第１の制御信号ＰＮ１、第２の制御信号ＰＮ２及び第３の制御信号ＰＮ３により、第１の下位変換器１２、第２の下位変換器１３及びキャリブレーション回路１４を第１の状態から第４の状態に制御することで、図１２及び図１３に示す第１の残差信号ＦＩＮＡ及び第２の残差信号ＦＩＮＢを図４及び図５で示した理想状態に補正する。
【００５９】
そこで、まず、第１の状態について説明する。第１の状態における第１の下位変換器１２、第２の下位変換器１３及びキャリブレーション回路１４の接続状態を図１４に示す。なお、図１４では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図１４に示すように、第１の状態では、第１の制御信号ＰＮ１が０であり、第２の制御信号ＰＮ２が０であり、第３の制御信号ＰＮ３が０である。そのため、第１のデジタルアナログ変換器２１に与えられる上位デジタル値ＤＣＡと第２のデジタルアナログ変換器３１に与えられる上位デジタル値ＤＣＢは同じ値となる。つまり、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となる。
【００６０】
また、補正対象選択回路ではスイッチａ０がショートし、第１のバレルシフト網ではスイッチｂ０がショートし、第２のバレルシフト網ではスイッチｃ０がショートし、第３のバレルシフト網ではスイッチｄ０がショートし、第４のバレルシフト網ではスイッチｅ０がショートする。これにより、コンパレータＣＭＰＡ０及びコンパレータＣＭＰＢ０に基準電圧ＲＥＦ０が入力される。また、コンパレータＣＭＰＡ０は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰＢ０は、基準電圧ＲＥＦ０と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ０に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。そして、デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１の下位アナログデジタル変換器２３のコンパレータＣＭＰＡ０に出力し、第２のオフセット調節信号ＡＤＪＢを第２の下位アナログデジタル変換器３３のコンパレータＣＭＰＢ０に出力する。
【００６１】
続いて、第２の状態について説明する。第２の状態における第１の下位変換器１２、第２の下位変換器１３及びキャリブレーション回路１４の接続状態を図１５に示す。なお、図１５では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図１５に示すように、第２の状態では、第１の制御信号ＰＮ１が１であり、第２の制御信号ＰＮ２が０であり、第３の制御信号ＰＮ３が０である。そのため、第１のデジタルアナログ変換器２１に与えられる上位デジタル値ＤＣＡと第２のデジタルアナログ変換器３１に与えられる上位デジタル値ＤＣＢは同じ値となる。つまり、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となる。
【００６２】
また、補正対象選択回路ではスイッチａ０がショートし、第１のバレルシフト網ではスイッチｂ１がショートし、第２のバレルシフト網ではスイッチｃ１がショートし、第３のバレルシフト網ではスイッチｄ１がショートし、第４のバレルシフト網ではスイッチｅ０がショートする。これにより、コンパレータＣＭＰＡ１及びコンパレータＣＭＰＢ０に基準電圧ＲＥＦ０が入力される。また、コンパレータＣＭＰＡ１は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰＢ０は、基準電圧ＲＥＦ０と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ０に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。そして、デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１の下位アナログデジタル変換器２３のコンパレータＣＭＰＡ１に出力し、第２のオフセット調節信号ＡＤＪＢを第２の下位アナログデジタル変換器３３のコンパレータＣＭＰＢ０に出力する。
【００６３】
第１の下位アナログデジタル変換器２３及び第２の下位アナログデジタル変換器３３のコンパレータは、それぞれ異なる入力オフセットばらつきを有する。図１４及び図１５の例では、第１の状態と第２の状態とを繰り返すことで、コンパレータＣＭＰＡ０、ＣＭＰＡ１、ＣＭＰＢ０の３つのコンパレータ間で入力オフセットばらつきを互いに補正することができる。つまり、第１の状態と第２の状態とを繰り返し行うことで、第１の下位アナログデジタル変換器２３及び第２の下位アナログデジタル変換器３３のコンパレータの入力オフセットのずれを補正して、変換精度を向上させることができる。
【００６４】
続いて、第３の状態について説明する。第３の状態における第１の下位変換器１２、第２の下位変換器１３及びキャリブレーション回路１４の接続状態を図１６に示す。なお、図１６では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図１６に示すように、第３の状態では、第１の制御信号ＰＮ１が０であり、第２の制御信号ＰＮ２が０であり、第３の制御信号ＰＮ３が１である。そのため、第１のデジタルアナログ変換器２１に与えられる上位デジタル値ＤＣＡと第２のデジタルアナログ変換器３１に与えられる上位デジタル値ＤＣＢは同じ値となる。つまり、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となる。
【００６５】
また、補正対象選択回路ではスイッチａ１がショートし、第１のバレルシフト網ではスイッチｂ０がショートし、第２のバレルシフト網ではスイッチｃ０がショートし、第３のバレルシフト網ではスイッチｄ０がショートし、第４のバレルシフト網ではスイッチｅ０がショートする。これにより、コンパレータＣＭＰＡ０及びコンパレータＣＭＰＢ０に基準電圧ＲＥＦ０が入力される。また、コンパレータＣＭＰＡ０は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰＢ０は、基準電圧ＲＥＦ０と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ０に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。そして、デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１のデジタルアナログ変換器２１に出力し、第２のオフセット調節信号ＡＤＪＢを第２のデジタルアナログ変換器３１に出力する。
【００６６】
そして、第１のデジタルアナログ変換器２１では、上位デジタル値ＤＣＡに応じて選択されたアップダウンカウンタに保持された変換補正値を第１のオフセット調節信号ＡＤＪＡに応じて更新する。また、第２のデジタルアナログ変換器３１では、上位デジタル値ＤＣＢに応じて選択されたアップダウンカウンタに保持された変換補正値を第２のオフセット調節信号ＡＤＪＢに応じて更新する。第３の状態では、第１の下位アナログデジタル変換器２３のコンパレータ及び第２の下位アナログデジタル変換器３３のコンパレータに入力オフセットによる変換誤差が無ければ、第１の下位デジタル値ＤＦＡと第２の下位デジタル値ＤＦＢとの間に生じた差は、第１のデジタルアナログ変換器２１が出力した第１の残差信号ＦＩＮＡと第２のデジタルアナログ変換器３１が出力した第２の残差信号ＦＩＮＢとの間に生じた誤差と言える。そのため、第３の状態において第１のオフセット調節信号ＡＤＪＡと第２のオフセット調節信号ＡＤＪＢとが逆の極性を有する場合、当該調節信号により、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢとの信号レベル差を小さくすることができる。この第３の状態における第１の残差信号ＦＩＮＡ及び第２の残差信号ＦＩＮＢの補正処理の概略を示すグラフを図１８に示す。図１８に示すように、第３の状態における補正処理により、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢとの信号レベルを差は小さくなる。
【００６７】
続いて、第４の状態について説明する。第４の状態における第１の下位変換器１２、第２の下位変換器１３及びキャリブレーション回路１４の接続状態を図１７に示す。なお、図１７では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図１７に示すように、第４の状態では、第１の制御信号ＰＮ１が０であり、第２の制御信号ＰＮ２が１であり、第３の制御信号ＰＮ３が１である。そのため、第２のデジタルアナログ変換器３１に与えられる上位デジタル値ＤＣＢは、第１のデジタルアナログ変換器２１に与えられる上位デジタル値ＤＣＡよりも１つ大きな値となる。つまり、第１の残差信号ＦＩＮＡは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となり、第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ−４〜ＲＥＦ０の範囲となる。
【００６８】
また、補正対象選択回路ではスイッチａ１がショートし、第１のバレルシフト網ではスイッチｂ０がショートし、第２のバレルシフト網ではスイッチｃ０がショートし、第３のバレルシフト網ではスイッチｄ０がショートし、第４のバレルシフト網ではスイッチｅ１がショートする。これにより、コンパレータＣＭＰＡ０に基準電圧ＲＥＦ０が入力され、コンパレータＣＭＰＢ０に基準電圧ＲＥＦ−４が入力される。また、コンパレータＣＭＰＡ０は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰＢ０は、基準電圧ＲＥＦ−４と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ−４に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１のデジタルアナログ変換器２１に出力し、第２のオフセット調節信号ＡＤＪＢを第２のデジタルアナログ変換器３１に出力する。
【００６９】
ここで、第４の状態では、第２の残差信号ＦＩＮＢは、理想的には第１の残差信号ＦＩＮＡに対して４ＶＬＳＢ小さい値となる。そのため、基準電圧ＲＥＦ−４が入力されるコンパレータＣＭＰＢ０が出力する第２の下位デジタル値ＤＦＢと、基準電圧ＲＥＦ０が入力されるコンパレータＣＭＰＡ０が出力する第１の下位デジタル値ＤＦＡとは、理想的には同じ値となる。従って、第４の状態では、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢとの差が４ＶＬＳＢとなる理想状態では、第１のオフセット調節信号ＡＤＪＡと第２のオフセット調節信号ＡＤＪＢは、変換補正値の維持を指示する。一方、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢと差が４ＶＬＳＢとはならない状態では、第１のオフセット調節信号ＡＤＪＡと第２のオフセット調節信号ＡＤＪＢは、変換補正値の更新を指示する。このように、第４の状態では、１つの上位デジタル値ＤＣＡにおいて残差信号の電圧範囲が４ＶＬＳＢの範囲（ＲＥＦ０〜ＲＥＦ４の電圧範囲）となるように補正が行われる。この第４の状態における第１の残差信号ＦＩＮＡ及び第２の残差信号ＦＩＮＢの補正処理の概略を示すグラフを図１９に示す。図１９に示すように、第４の状態における補処理により、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢとの信号レベルの差が４ＶＬＳＢに補正される。
【００７０】
上記より、実施の形態１にかかるアナログデジタル変換器１では、第１の下位デジタル値ＤＦＡと第２の下位デジタル値ＤＦＢとの比較結果に基づき第１の下位変換器１２及び第２の下位変換器１３の変換補正値を設定する。そのため、実施の形態１にかかるアナログデジタル変換器１では、アナログ入力信号ＡＩＮの信号レベルにかかわらず補正処理を行うことができる。なお、上記実施の形態では、第１のデジタルアナログ変換器２１に対して出力される第１のオフセット調節信号ＡＤＪＡ及び第２のデジタルアナログ変換器３１に対して出力される第２のオフセット調節信号ＡＤＪＢをデジタル比較器ＤＣＭＰ０からのみ出力するとしたが、これらのオフセット調節信号を複数のデジタル比較器から出力することで、アナログ入力信号ＡＩＮがいずれの信号レベルにおいても第１のデジタルアナログ変換器２１及び第２のデジタルアナログ変換器３１の補正処理を行うことができる。
【００７１】
また、実施の形態１にかかるアナログデジタル変換器１では、第２の下位変換器が第１の期間（例えば、図１６に示した第３の状態）において上位デジタル値ＤＣＡに応じて第２の残差信号を生成し、第２の期間（例えば、図１７に示した第４の状態）において少なくとも１ＬＳＢシフトさせた上位デジタル値ＤＣＡ（図１の上位デジタル値ＤＣＢ）に応じて第２の残差信号を生成する。このように、第１の期間の動作と第２の期間の動作とを繰り返し行うことで、アナログデジタル変換器１は、第１のデジタルアナログ変換器２１及び第２のデジタルアナログ変換器３１において生じた変換誤差を補正することができる。この補正処理では、第１のデジタルアナログ変換器２１と第２のデジタルアナログ変換器３１との間のずれを解消すると共に、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢの電圧範囲を補正することができる。つまり、補正前の第１の残差信号ＦＩＮＡの信号レベル及び第２の残差信号ＦＩＮＢの信号レベルが理想状態からシフトしていた場合においても、アナログデジタル変換器１は、このずれを補正することができる。
【００７２】
さらに、実施の形態１にかかるアナログデジタル変換器１では、第１の期間において、第１の状態と第２の状態を繰り返すことで、下位アナログデジタル変換器のコンパレータにおいて生じた入力オフセットのばらつきを低減することができる。
【００７３】
上記した補正処理は、バックグラウンド処理にて行われるため、アナログデジタル変換器１は、信号処理を行いながら回路の動作状況の変動（例えば、電源電圧変動、周囲温度の変動）に追随して補正処理を行うことができる。つまり、アナログデジタル変換器１は、動作状況の変化によらず常に良好な変換精度を保つことが可能である。
【００７４】
実施の形態２
実施の形態２では、本発明にかかるアナログデジタル変換器の変形例として下位アナログデジタル変換器のみに補正値保持部を有するアナログデジタル変換器の例について説明する。なお、実施の形態２にかかるアナログデジタル変換器２の説明において、実施の形態１にかかるアナログデジタル変換器１と同じ構成要素については、実施の形態１と同一の符号を付して説明を省略する。
【００７５】
実施の形態２にかかるアナログデジタル変換器２のブロック図を図２０に示す。図２０に示すように、アナログデジタル変換器２は、第１の下位変換器１２、第２の下位変換器１３、キャリブレーション回路１４、制御回路１５に代えて、第１の下位変換器１２ａ、第２の下位変換器１３ａ、キャリブレーション回路１４ａ、制御回路１５ａを有する。
【００７６】
第１の下位変換器１２ａは、第１の残差信号生成回路２０ａ、第１の下位アナログデジタル変換器２３ａを有する。第１の残差信号生成回路２０ａは、第１の残差信号生成回路２０から第１の残差信号ＦＩＮＡの信号レベルの補正機能を除いたものである。そのため、第１の残差信号生成回路２０ａには、第１のオフセット調節信号ＡＤＪＡが入力されない。
【００７７】
第１の残差信号生成回路２０ａは、第１のデジタルアナログ変換器２１ａ、減算器２２ａを有する。第１のデジタルアナログ変換器２１ａは、上位デジタル値ＤＣＡに対応したアナログ値ＶＤＡＣＡを出力する。減算器２２ａは、アナログ入力信号ＡＩＮの信号レベルとアナログ値ＶＤＡＣＡとの差分を第１の残差信号ＦＩＮＡとして出力する。
【００７８】
第１の下位アナログデジタル変換器２３ａは、第１の残差信号ＦＩＮＡを第１の下位デジタル値ＤＦＡに変換する。ここで、第１の下位アナログデジタル変換器２３ａには、上位デジタル値ＤＣＡが入力されている。そして、第１の下位アナログデジタル変換器２３ａは、上位デジタル値ＤＣＡの値毎に第１のオフセット調節信号ＡＤＪＡに基づき変換補正値を増減させる補正値保持部を備える。つまり、実施の形態２では、第１のデジタルアナログ変換器２１ａの変換誤差を含めて第１の下位アナログデジタル変換器２３ａの入力オフセットの補正処理にて行う。第１の下位アナログデジタル変換器２３ａの詳細な構成については後述する。
【００７９】
第２の下位変換器１３ａは、レベルシフタ３４、第２の残差信号生成回路３０ａ、第２の下位アナログデジタル変換器３３ａを有する。第２の残差信号生成回路３０ａは、第２の残差信号生成回路３０から第２の残差信号ＦＩＮＢの信号レベルの補正機能を除いたものである。そのため、第２の残差信号生成回路３０ａには、第２のオフセット調節信号ＡＤＪＢが入力されない。
【００８０】
第２の残差信号生成回路３０ａは、第２のデジタルアナログ変換器３１ａ、減算器３２ａを有する。第２のデジタルアナログ変換器３１ａは、上位デジタル値ＤＣＢに対応したアナログ値ＶＤＡＣＢを出力する。減算器３２ａは、アナログ入力信号ＡＩＮの信号レベルとアナログ値ＶＤＡＣＢとの差分を第２の残差信号ＦＩＮＢとして出力する。
【００８１】
第２の下位アナログデジタル変換器３３ａは、第２の残差信号ＦＩＮＢを第２の下位デジタル値ＤＦＢに変換する。ここで、第２の下位アナログデジタル変換器３３ａには、上位デジタル値ＤＣＢが入力されている。そして、第２の下位アナログデジタル変換器３３ａは、上位デジタル値ＤＣＢの値毎に第２のオフセット調節信号ＡＤＪＢに基づき変換補正値を増減させる補正値保持部を備える。つまり、実施の形態２では、第２のデジタルアナログ変換器３１ａの変換誤差を第２の下位アナログデジタル変換器３３ａの入力オフセットの補正処理にて行う。
【００８２】
キャリブレーション回路１４ａは、第１の下位デジタル値ＤＦＡと第２の下位デジタル値ＤＦＢとの差に基づき第１のオフセット調節信号ＡＤＪＡ及び第２のオフセット調節信号ＡＤＪＢを出力する。また、キャリブレーション回路１４は、第１の下位アナログデジタル変換器２３ａ及び第２の下位アナログデジタル変換器３３ａに対してのみ第１のオフセット調節信号ＡＤＪＡ及び第２のオフセット調節信号ＡＤＪＢを出力する。制御回路１５ａは、制御回路１５から第３の制御信号ＰＮ３を生成する機能を除いたものである。
【００８３】
ここで、上記において説明した第１の残差信号生成回路２０ａ、第２の残差信号生成回路３０ａ、第１の下位アナログデジタル変換器２３ａ、第２の下位アナログデジタル変換器３３ａ及びキャリブレーション回路１４ａの詳細について説明する。まず、第１の残差信号生成回路２０ａ及び第２の残差信号生成回路３０ａについて説明する。第１の残差信号生成回路２０ａ及び第２の残差信号生成回路３０ａは、実質的に同じ回路であるため、ここでは、第１の残差信号生成回路２０ａについて説明する。
【００８４】
第１の残差信号生成回路２０ａのブロック図を図２１に示す。図２１に示すように、第１の残差信号生成回路２０ａは、容量アレイＣＡを有するアナログデジタル変換器であり、図２０で示した減算器２２ａの機能は、アナログデジタル変換器の動作によって実現される。図２１に示すように、実施の形態２にかかるデジタルアナログ変換器は、実施の形態１にかかるデジタルアナログ変換器から残差信号の補正に用いられるスイッチＳＷ２０〜２３、スイッチＳＷ２０〜２３に対応して設けられるコンデンサ、及び、アップダウンカウンタ２００〜２０７を省略したものである。また、実施の形態２にかかるデジタルアナログ変換器の動作は実施の形態１にかかるデジタルアナログ変換器の動作と実質的には変わらない。
【００８５】
続いて、第１の下位アナログデジタル変換器２３ａ、第２の下位アナログデジタル変換器３３ａ及びキャリブレーション回路１４ａの詳細について説明する。第１の下位アナログデジタル変換器２３ａ、第２の下位アナログデジタル変換器３３ａ及びキャリブレーション回路１４ａのブロック図を図２２に示す。
【００８６】
図２２に示すように、キャリブレーション回路１４ａは、キャリブレーション回路１４から補正対象選択回路を省略したものである。また、第１の下位アナログデジタル変換器２３ａ及び第２の下位アナログデジタル変換器３３ａのコンパレータとバレルシフト網との接続関係は、実施の形態１にかかる第１の下位アナログデジタル変換器２３及び第２の下位アナログデジタル変換器３３と同じである。しかし、実施の形態２にかかるアナログデジタル変換器２は、第１の下位アナログデジタル変換器２３ａのコンパレータＣＭＰａＡ−１〜ＣＭＰａＡ６に上位デジタル値ＤＣＡが入力され、第２の下位アナログデジタル変換器３３ａのコンパレータＣＭＰａＢ−１〜ＣＭＰａＢ５に上位デジタル値ＤＣＢが入力される点がアナログデジタル変換器１とは異なる。
【００８７】
そこで、第１の下位アナログデジタル変換器２３ａ及び第２の下位アナログデジタル変換器３３ａにおいて用いられるコンパレータについて説明する。第１の下位アナログデジタル変換器２３ａ及び第２の下位アナログデジタル変換器３３ａにおいて用いられるコンパレータは、実質的に同じであるため、ここでは、コンパレータＣＭＰａＡ０を例に説明する。
【００８８】
図２３に、コンパレータＣＭＰａＡ０のブロック図を示す。図２３に示すように、コンパレータＣＭＰａＡ０は、補正値保持部６００〜６０７とコンパレータ６１とを有する。補正値保持部６００〜６０７は、アップダウンカウンタである。実施の形態２では、補正値保持部６００〜６０７は、上位デジタル値ＤＣＡに応じていずれか１つが選択される。そして、選択されたアップダウンカウンタは、第１のオフセット調節信号ＡＤＪＡの値に基づき保持している変換補正値ＯＳＡを増減させる。コンパレータ６１は、変換補正値ＯＳＡに基づき入力オフセット電圧を変更する。そして、コンパレータ６１は、変換補正値ＯＳＡに基づき変更した入力オフセット電圧に基づき比較動作を行う。
【００８９】
続いて、実施の形態２にかかるアナログデジタル変換器２の動作について説明する。実施の形態２にかかるアナログデジタル変換器２は、第１の制御信号ＰＮ１及び第２の制御信号ＰＮ２により、第１の下位変換器１２ａ及び第２の下位変換器１３ａを第１の状態から第３の状態に制御することで、変換結果を理想状態に補正する。
【００９０】
まず、第１の状態について説明する。第１の状態における第１の下位変換器１２ａ、第２の下位変換器１３ａ及びキャリブレーション回路１４ａの接続状態を図２４に示す。なお、図２４では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図２４に示すように、第１の状態では、第１の制御信号ＰＮ１が０であり、第２の制御信号ＰＮ２が０である。そのため、第１のデジタルアナログ変換器２１ａに与えられる上位デジタル値ＤＣＡと第２のデジタルアナログ変換器３１ａに与えられる上位デジタル値ＤＣＢは同じ値となる。つまり、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となる。
【００９１】
また、第１のバレルシフト網ではスイッチｂ０がショートし、第２のバレルシフト網ではスイッチｃ０がショートし、第３のバレルシフト網ではスイッチｄ０がショートし、第４のバレルシフト網ではスイッチｅ０がショートする。これにより、コンパレータＣＭＰａＡ０及びコンパレータＣＭＰａＢ０に基準電圧ＲＥＦ０が入力される。また、コンパレータＣＭＰａＡ０は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰａＢ０は、基準電圧ＲＥＦ０と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ０に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。そして、デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１の下位アナログデジタル変換器２３ａのコンパレータＣＭＰａＡ０に出力し、第２のオフセット調節信号ＡＤＪＢを第２の下位アナログデジタル変換器３３ａのコンパレータＣＭＰａＢ０に出力する。
【００９２】
続いて、第２の状態について説明する。第２の状態における第１の下位変換器１２ａ、第２の下位変換器１３ａ及びキャリブレーション回路１４ａの接続状態を図２５に示す。なお、図２５では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図２５に示すように、第２の状態では、第１の制御信号ＰＮ１が１であり、第２の制御信号ＰＮ２が０である。そのため、第１のデジタルアナログ変換器２１ａに与えられる上位デジタル値ＤＣＡと第２のデジタルアナログ変換器３１ａに与えられる上位デジタル値ＤＣＢは同じ値となる。つまり、第１の残差信号ＦＩＮＡと第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となる。
【００９３】
また、第１のバレルシフト網ではスイッチｂ１がショートし、第２のバレルシフト網ではスイッチｃ１がショートし、第３のバレルシフト網ではスイッチｄ１がショートし、第４のバレルシフト網ではスイッチｅ０がショートする。これにより、コンパレータＣＭＰａＡ１及びコンパレータＣＭＰａＢ０に基準電圧ＲＥＦ０が入力される。また、コンパレータＣＭＰａＡ１は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰａＢ０は、基準電圧ＲＥＦ０と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ０に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。そして、デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１の下位アナログデジタル変換器２３ａのコンパレータＣＭＰａＡ１に出力し、第２のオフセット調節信号ＡＤＪＢを第２の下位アナログデジタル変換器３３ａのコンパレータＣＭＰａＢ０に出力する。
【００９４】
続いて、第３の状態について説明する。第３の状態における第１の下位変換器１２ａ、第２の下位変換器１３ａ及びキャリブレーション回路１４ａの接続状態を図２６に示す。なお、図２６では、並列して動作する複数のコンパレータ及びデジタル比較器のうちの１つを示した。図２６に示すように、第３の状態では、第１の制御信号ＰＮ１が０であり、第２の制御信号ＰＮ２が１である。そのため、第２のデジタルアナログ変換器３１ａに与えられる上位デジタル値ＤＣＢは、第１のデジタルアナログ変換器２１ａに与えられる上位デジタル値ＤＣＡよりも１つ大きな値となる。つまり、第１の残差信号ＦＩＮＡは、理想的には基準電圧ＲＥＦ０〜ＲＥＦ４の範囲となり、第２の残差信号ＦＩＮＢは、理想的には基準電圧ＲＥＦ−４〜ＲＥＦ０の範囲となる。
【００９５】
また、第１のバレルシフト網ではスイッチｂ０がショートし、第２のバレルシフト網ではスイッチｃ０がショートし、第３のバレルシフト網ではスイッチｄ０がショートし、第４のバレルシフト網ではスイッチｅ１がショートする。これにより、コンパレータＣＭＰａＡ０に基準電圧ＲＥＦ０が入力され、コンパレータＣＭＰａＢ０に基準電圧ＲＥＦ−４が入力される。また、コンパレータＣＭＰａＡ０は、基準電圧ＲＥＦ０と第１の残差信号ＦＩＮＡとの比較結果ＤＦＡ０（基準電圧ＲＥＦ０に対応する第１の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。コンパレータＣＭＰａＢ０は、基準電圧ＲＥＦ−４と第２の残差信号ＦＩＮＢとの比較結果ＤＦＢ０（基準電圧ＲＥＦ−４に対応する第２の下位デジタル値）をデジタル比較器ＤＣＭＰ０に出力する。デジタル比較器ＤＣＭＰ０は、第１の下位デジタル値ＤＦＡ０と第２の下位デジタル値ＤＦＢ０との比較結果に基づき第１のオフセット調節信号ＡＤＪＡを第１の下位アナログデジタル変換器２３ａに出力し、第２のオフセット調節信号ＡＤＪＢを第２の下位アナログデジタル変換器３３ａのコンパレータＣＭＰａＢ０に出力する。
【００９６】
実施の形態２にかかるアナログデジタル変換器２では、第１の状態と第２の状態とにおいてコンパレータＣＭＰａＡ−１〜ＣＭＰａＡ６、ＣＭＰａＢ−１〜ＣＭＰａＢ５の入力オフセットの補正が行われる。また、アナログデジタル変換器２では、第１の状態と第３の状態とにおいて第１の残差信号ＦＩＮＡ及び第２の残差信号ＦＩＮＢの信号レベルに対する補正が行われる。つまり、アナログデジタル変換器２の第１の状態及び第２の状態において行われる補正処理は、アナログデジタル変換器１の第１の状態及び第２の状態において行われる補正処理に相当する。また、アナログデジタル変換器２の第１の状態及び第３の状態において行われる補正処理は、アナログデジタル変換器１の第３の状態及び第４の状態において行われる補正処理に相当する。
【００９７】
このように、実施の形態２にかかるアナログデジタル変換器２では、実施の形態１にかかるアナログデジタル変換器１と同様にバックグラウンド処理による補正処理によりアナログ入力信号の信号レベルによらない変換精度の向上を実現することができる。
【００９８】
また、実施の形態２にかかるアナログデジタル変換器２では、コンパレータＣＭＰａＡ−１〜ＣＭＰａＡ６、ＣＭＰａＢ−１〜ＣＭＰａＢ５が、上位デジタル値ＤＣＡ（又はＤＣＢ）毎に変換補正値を保持する。そのため、アナログデジタル変換器２は、実施の形態１にかかるアナログデジタル変換器１において補正対象選択回路を全てのデジタル比較器に設けた場合と同様に、変換処理を高速化することが可能である。
【００９９】
なお、実施の形態１、２において説明した変換補正値の更新は、デジタル比較器の比較タイミング（例えば、デジタル比較器に与えられるクロックの周期）に同期して行われる。
【０１００】
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、デジタルアナログ変換器は、上記実施の形態とは異なる形態の回路であっても良い。デジタルアナログ変換器は、容量アレイＣＡに代えて抵抗値がＲの抵抗と抵抗値が２Ｒの抵抗により構成される抵抗アレイによっても実現することが可能である。
【符号の説明】
【０１０１】
１、２    アナログデジタル変換器
１０    リファレンス発生回路
１１    上位アナログデジタル変換器
１２、１２ａ、１３、１３ａ    下位変換器
１４、１４ａ    キャリブレーション回路
１５、１５ａ    制御回路
１６    エンコーダ
２０、２０ａ、３０、３０ａ    残差信号生成回路
２１、２１ａ、３１、３１ａ    デジタルアナログ変換器
２２、２２ａ、３２、３２ａ    減算器
２３、２３ａ、３３、３３ａ    下位アナログデジタル変換器
３４    レベルシフタ
５０    コード変換回路
６０    補正値保持部
６１    コンパレータ
２００〜２０７、６００〜６０７    補正値保持部
ＣＡ    容量アレイ
ＣＭＰ    コンパレータ
ＣＭＰＡ−１〜ＣＭＰＡ６    コンパレータ
ＣＭＰａＡ−１〜ＣＭＰａＡ６    コンパレータ
ＣＭＰＡ−１〜ＣＭＰＡ５    コンパレータ
ＣＭＰａＢ−１〜ＣＭＰａＢ５    コンパレータ
ＤＣＭＰ−１〜ＤＣＭＰ５    デジタル比較器
ａ０、ａ１    スイッチ
ｂ０、ｂ１    スイッチ
ｃ０、ｃ１    スイッチ
ｄ０、ｄ１    スイッチ
ｅ０、ｅ１    スイッチ
ＳＷ０    スイッチ
ＳＷ１０〜ＳＷ１２    スイッチ
ＳＷ２０〜ＳＷ２３    スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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