(57)【要約】      （修正有）【課題】欠陥カラムアドレスをラッチし比較するための回路の素子個数を減らして面積を減らし、性能を向上させられる不揮発性メモリ素子を提供する。【解決手段】メインセルとリダンダンシーセルとを含むメモリセルアレイと、メインセルのうち、欠陷が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるアドレスマッチング信号を出力する第１及び第２ラッチ及び比較部４１０、４２０と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮを出力するリダンダンシー制御部４３０と、前記アドレスマッチング信号及びリダンダンシーチェックイネーブル信号を利用してリペア制御信号ＲＥＰ＿Ｎを出力するリペア信号生成部４４０を含むリペア制御部を含む不揮発性メモリ素子。【選択図】図６
2011222114.tif 000002
【特許請求の範囲】
【請求項１】
メインセルとリダンダンシーセルとを含むメモリセルアレイと、
前記メインセルのうち、欠陥が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、
前記格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数のアドレスラッチ及び比較回路と、
前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部を含むリペア制御部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記欠陥カラムアドレスごとにそれぞれアドレスラッチ及び比較回路が連結され、それぞれのアドレスラッチ及び比較回路は、前記欠陥カラムアドレスを一ビットずつ格納する複数のラッチ回路と、
前記ラッチ回路それぞれから出力される欠陥カラムアドレスと前記入力アドレスとを比較して前記マッチング制御信号を出力する複数の比較回路と、
を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記比較回路は、
それぞれ前記ラッチ回路に格納された欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第１論理レベルを有するように出力することを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記比較回路は、
それぞれ前記入力アドレスの論理レベルを有する信号、または前記入力アドレスの論理レベルと反対の信号を前記ラッチの第１及び第２ノードに論理レベル状態に応じて選択して出力する第１及び第２スイッチング素子を含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記リペア信号生成部は、
前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第１論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記リペア信号生成部は、
前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、
前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部と、
を含むことを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記論理組合せ部は、
前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、
前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターと、
を含むことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記メインセルまたはリダンダンシーセルは、
前記リペア制御信号によって選択されることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
メインセルとリダンダンシーセルとを含むメモリセルアレイと、
前記メインセルのうち欠陥が発生されたメモリセルの欠陥カラムアドレスを格納するためのヒューズ回路を含むヒューズ回路部と、
前記ヒューズ回路部に格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数の比較回路と、
前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部を含むリペア制御部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項１０】
前記比較回路は、
それぞれ前記欠陥カラムアドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第１論理レベルを有するように出力することを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記比較回路は、
それぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を第１及び第２ノードに論理レベル状態に応じて選択して出力する第１及び第２スイッチング素子を含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１２】
前記リペア信号生成部は、
前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第１論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１３】
前記リペア信号生成部は、
前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、
前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部と、
を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記論理組合せ部は、
前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、
前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターと、
を含むことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、より詳細には、リダンダンシーされた欠陥カラムアドレスをラッチし、比較するための回路の素子個数を減らして面積を減らし、性能を向上させられる不揮発性メモリ素子に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置、特に電気的に消去及びプログラムの可能な不揮発性半導体メモリ装置のメモリセルに格納されたデータを消去するための消去動作と、前記メモリセルにデータを格納するためのプログラム動作はＦ−Ｎトンネリング（ＦＬｏｗｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）とホットエレクトロンインジェクション（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）方式を利用している。
【０００３】
不揮発性メモリ素子は、カラムラインに連結されるメモリセルに欠陥がある場合、これをリダンダンシーセルで補償するリペア過程を経る。リペアのためには、テストを通じて欠陥が発生したカラムアドレスを把握し、欠陥が発生されたカラムアドレスをカム（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ；ＣＡＭ）セルに格納する。
【０００４】
カムセルは、別途の格納部やメモリセルのうち一部を利用する。そして、初期動作の際にカムセルに格納された欠陥カラムアドレス情報をローディングしてラッチし、以後のプログラムやデータ読出動作のために入力されるアドレスと比較して欠陥カラムアドレスが入力された場合、リダンダンシーされたカラムが欠陥カラムの代わりに選択されるようにする。このために、不揮発性メモリ素子は欠陥カラムアドレスを格納するためのラッチ回路と、入力アドレスとラッチ回路に格納された欠陥カラムアドレスとを比較してリペア信号を提供するための比較回路を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明が解決しようとする技術的課題は、リダンダンシーされた欠陥カラムアドレスをラッチし、比較するための回路の素子個数を減らして面積を減らし、性能を向上させられる不揮発性メモリ素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を達成するために本発明の特徴による不揮発性メモリ素子は、
メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち、欠陥が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、前記格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数のアドレスラッチ及び比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部とを含むリペア制御部を含む。
【０００７】
前記欠陥カラムアドレスごとにそれぞれアドレスラッチ及び比較回路が連結され、それぞれのアドレスラッチ及び比較回路は、前記欠陥カラムアドレスを一ビットずつ格納する複数のラッチ回路と、前記ラッチ回路それぞれから出力される欠陥カラムアドレスと前記入力アドレスとを比較してマッチング制御信号を出力する複数の比較回路とを含む。
【０００８】
前記比較回路は、それぞれ前記ラッチ回路に格納された欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第１論理レベルを有するように出力することを特徴とする。
【０００９】
また、前記比較回路は、それぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を前記ラッチの第１及び第２ノードに論理レベル状態に応じて選択して出力する第１及び第２スイッチング素子を含む。
【００１０】
前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第１論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする。
【００１１】
前記リペア制御信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド（ＮＡＮＤ）論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部とを含む。
【００１２】
前記論理組合せ部は、前記論理組合せゲートの出力信号をノア（ＮＯＲ）論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターとを含む。
【００１３】
前記リペア制御信号によって、前記メインセルまたはリダンダンシーセルを選択して前記動作命令を遂行することを特徴とする。
【００１４】
さらに、本発明の他の特徴による不揮発性メモリ素子は、メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち欠陥が発生されたメモリセルの欠陥カラムアドレスを格納するためのヒューズ回路を含むヒューズ回路部と、前記ヒューズ回路部に格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数の比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部とを含むリペア制御部を含む。
【００１５】
前記比較回路は、それぞれ前記欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第１論理レベルを有するように出力することを特徴とする。
【００１６】
また、前記比較回路はそれぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を第１及び第２ノードに論理レベル状態に応じて選択して出力する第１及び第２スイッチング素子を含む。
【００１７】
前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第１論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする。
【００１８】
また、前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部とを含む。
【００１９】
前記論理組合せ部は、前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターとを含む。
【発明の効果】
【００２０】
以上説明したように、本発明による不揮発性メモリ素子はリペアされた欠陥カラムアドレスを臨時格納するラッチ回路と、前記欠陥カラムアドレスと入力アドレスとを比較してリペア信号を出力する比較回路を構成する素子の個数を減らして回路の面積を減らし、性能を改善させることができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例による不揮発性メモリ素子を示す。
【図２】図１のリペア制御部の一実施例を示す。
【図３】図２のリダンダンシー情報ラッチ部のラッチ回路を示す。
【図４】図２のアドレス比較部のリダンダンシー回路を示す。
【図５】図２の一実施例によるアドレス比較によるタイミング図である。
【図６】本発明の実施例によるリペア制御部を示す。
【図７】図６の第１ラッチ及び比較部のラッチ及び比較回路を示す。
【図８】図６のリペア信号生成部を示す。
【図９】図６の第１ラッチ及び比較部のラッチ及び比較回路を示した他の実施例である。
【図１０】図６の第１ラッチ及び比較部のラッチ及び比較回路を示したまた他の実施例である。
【図１１】図６ないし図９に示された本発明の多様な実施例によるリペア制御部１７０でのリペア制御信号出力を説明するためのタイミング図である。
【発明を実施するための形態】
【００２２】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。図１は、本発明による不揮発性メモリ素子を示す。図１を参照すれば、不揮発性メモリ素子１００はメモリセルアレイ１１０、ページバッファー部１２０、Ｙデコーダ１３０、Ｘデコーダ１４０、電圧提供部１５０、制御部１６０及びリペア制御部１７０を含む。
【００２３】
メモリセルアレイ１１０は、メインセル部１１１とリダンダンシーセル部１１２とを含む。メインセル部１１１とリダンダンシーセル部１１２は、それぞれ複数のメモリセルがビットラインとワードラインで連結される。不揮発性メモリ素子１００はデータをプログラムする時、ビットラインとワードラインを選択することによってメモリセルを選択する。
【００２４】
メインセル部１１１のメモリセルに欠陥が発生されると、欠陥が発生されたメモリセルが連結されるビットラインのカラムアドレスを欠陥カラムアドレスとし、リダンダンシーセル部１１２にカラムに代替して動作させるリペアを遂行する。
【００２５】
メインセル部１１１とリダンダンシーセル部１１２の一部をカムセル（図示せず）に定義して欠陥カラムアドレスや、不揮発性メモリ素子の動作のためのオプション情報などが格納される。
【００２６】
ページバッファー部１２０は、一つ以上のビットラインに連結されるページバッファーを含む。それぞれのページバッファーは選択されたメモリセルに格納するためのデータをラッチするか、または選択されたメモリセルに格納されたデータを読出して格納する。
【００２７】
Ｙデコーダ１３０は、入力アドレスによってページバッファーのデータ入出力の経路を提供する。この時、リペア制御信号によってメインセル部１１１に連結されるページバッファーとリダンダンシーセル部１１２に連結されたページバッファーのうちいずれか一つを連結する。
【００２８】
Ｘデコーダ１４０は、前記入力アドレスにしたがってメモリセルアレイ１１０のワードラインを選択して動作電圧提供のためのグローバルワードラインに連結する。
【００２９】
電圧提供部１５０はプログラム、読出し、消去動作のための動作電圧を生成してグローバルワードラインに提供する。そして、制御部１６０はプログラム、読出し及び消去動作のための制御信号を出力する。
【００３０】
リペア制御部１７０は、カムセルに格納された欠陥カラムアドレスをラッチし、プログラムやデータ読出動作のために入力される入力アドレスと欠陥カラムアドレスとを比較してリペア制御信号を出力する。
【００３１】
図２は、図１のリペア制御部の一実施例を示す。図２を参照すれば、本発明の一実施例によるリペア制御部１７０は、第１ないし第３リダンダンシー情報ラッチ部（２１０ないし２３０）とアドレス比較部２４０とを含む。前記第１ないし第３リダンダンシー情報ラッチ部（２１０ないし２３０）とアドレス比較部２４０は欠陥が発生されたカラムアドレス別にそれぞれ構成される。
【００３２】
第１ないし第３リダンダンシー情報ラッチ部（２１０ないし２３０）は、第１及び第２制御信号（ＢＹＴＥ＜０＞及びＢＹＴＥ＜１＞）に応答して第１ないし第８データ（ＤＡＴＡＬＯＡＤ＜７：０＞）にしたがって欠陥カラムアドレスをラッチするためのラッチ回路をそれぞれ含む。第１ないし第８データ（ＤＡＴＡＬＯＡＤ＜７：０＞）の反転されたデータは、第９ないし第１６データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜７：０＞）である。
【００３３】
第１及び第２リダンダンシー情報ラッチ部（２１０、２２０）は、第１ないし第１１欠陥カラムアドレス（ＦＡＸ＜１２：２＞）を出力し、第３リダンダンシー情報ラッチ部２３０は、リダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮを出力する。第１ないし第１１欠陥アドレス（ＦＡＸ＜１２：２＞）の反転されたデータは、第１２ないし第２２欠陥カラムアドレス（ＦＡＸ＿Ｎ＜１２：２＞）である。
【００３４】
前記第１ないし第１１欠陥カラムアドレス（ＦＡＸ＜１２：２＞）は、欠陥が発生された一つのビットラインのカラムアドレスである。すなわち、欠陥が発生されたビットラインごとに第１ないし第１１欠陥カラムアドレス（ＦＡＸ＜１２：２＞）が異なる。
【００３５】
アドレス比較部２４０は、第１ないし第１１入力アドレス（ＡＸ＜１２：２＞）及び第１２ないし第２２入力アドレス（ＡＸ＿Ｎ＜１２：２＞）と前記第１ないし第３リダンダンシー情報ラッチ部（２１０ないし２３０）が提供する第１ないし第２２欠陥カラムアドレス（ＦＡＸ＜１２：２＞、ＦＡＸ＿Ｎ＜１２：２＞）とリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮとを比較してリペア制御信号（ＲＥＰ＿Ｎ）を出力する。
【００３６】
前記第１ないし第２リダンダンシー情報ラッチ部（２１０ないし２２０）
には、それぞれの欠陥カラムアドレスビットを一ビットずつ格納するための複数のラッチ回路を含む。そして、第３リダンダンシー情報ラッチ部２３０はリペアチェックのためのリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮを出力する。
【００３７】
アドレス比較部２４０は、第１ないし第２２欠陥カラムアドレス（ＦＡＸ＜１２：２＞、ＦＡＸ＿Ｎ＜１２：２＞）と、第１ないし第２２入力アドレス（ＡＸ＜１２：２＞、ＡＸ＿Ｎ＜１２：２＞）とを比較してリペア制御信号ＲＥＰ＿Ｎを出力するためのリダンダンシー回路が含まれる。
【００３８】
図３は、図２のリダンダンシー情報ラッチ部のラッチ回路を示す。図３は、第１ないし第２リダンダンシー情報ラッチ部（２１０ないし２２０）に含まれるラッチ回路のうち一つを代表的に示したものである。図３を参照すれば、ラッチ回路２１１は第１ないし第４ＮＭＯＳトランジスタ（Ｎ１ないしＮ４）と第１ラッチＬ１とを含む。
【００３９】
第１ＮＭＯＳトランジスタＮ１は、ノードＫ１と接地ノードとの間に連結され、第１ＮＭＯＳトランジスタＮ１のゲートにはラッチリセット信号ＲＳＴ＿ＣＡＭが入力される。第１ラッチＬ１はノードＫ１とノードＫ２との間に連結されるラッチ回路である。
【００４０】
第２ＮＭＯＳトランジスタＮ２は、ノードＫ１とノードＫ３との間に連結され、第３ＮＭＯＳトランジスタＮ３はノードＫ２とノードＫ３との間に連結される。第２ＮＭＯＳトランジスタＮ２のゲートには第Ｋ（１≦Ｋ≦８）データ（ＤＡＴＡＬＯＡＤ＜Ｋ＞）が入力され、第３ＮＭＯＳトランジスタＮ３のゲートには第（Ｋ＋８）データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜Ｋ＞）が入力される。
【００４１】
第４ＮＭＯＳトランジスタＮ４は、ノードＫ３と接地ノードとの間に連結され、第４ＮＭＯＳトランジスタＮ４のゲートには第１または第２制御信号（ＢＹＴＥ＜０＞またはＢＹＴＥ＜１＞）が入力される。
【００４２】
ラッチ回路２１１が第１リダンダンシー情報ラッチ部２１０に含まれた場合には、第４ＮＭＯＳトランジスタＮ１のゲートに第１制御信号（ＢＹＴＥ＜０＞）が入力される。そして、ラッチ回路２１１が第２リダンダンシー情報ラッチ部２２０に含まれた場合には、第４ＮＭＯＳトランジスタＮ４のゲートに第２制御信号（ＢＹＴＥ＜１＞）が入力される。
【００４３】
ラッチ回路２１１の動作は次のようである。不揮発性メモリ素子１００が初期駆動を開始すると、制御部１６０はまずラッチ回路２１１にリセットするためのラッチリセット信号ＲＳＴ＿ＣＡＭをハイレベルで入力する。
【００４４】
ラッチリセット信号ＲＳＴ＿ＣＡＭがハイレベルで入力されれば、第１ＮＭＯＳトランジスタＮ１はターンオンされる。第１ＮＭＯＳトランジスタＮ１がターンオンされればノードＫ１が接地ノードに連結される。ノードＫ１が接地ノードに連結されれれば第１ラッチＬ１がリセットされる。そして、制御部１６０がカムセルに格納された欠陥カラムアドレス情報をローディングして第１ないし１６データ（ＤＡＴＡＬＯＡＤ＜７：０＞、ＤＡＴＡＬＯＡＤ＿Ｎ＜７：０＞）と第１及び第２制御信号（ＢＹＴＥ＜０＞、ＢＹＴＥ＜１＞）をリペア制御部１７０に提供する。
【００４５】
ラッチ回路２１１が第１リダンダンシー情報ラッチ部２１０に含まれたラッチ回路である場合、第４ＮＭＯＳトランジスタＮ４のゲートにハイレベルの第１制御信号（ＢＹＴＥ＜０＞）が入力されれば、ノードＫ３は接地ノードと連結される。そして、第Ｋデータビット（ＤＡＴＡＬＯＡＤ＜Ｋ＞）と第（Ｋ＋８）データビット（ＤＡＴＡＬＯＡＤ＿Ｎ＜Ｋ＞）が入力されて第１ラッチＬ１にデータラッチされる。
【００４６】
第１ラッチＬ１に格納されたデータが第Ｎ（１≦Ｎ≦１１）欠陥カラムアドレス（ＦＡＸ＜Ｎ＞）と第（Ｎ＋１１）欠陥カラムアドレス（ＦＡＸ＿Ｎ＜Ｎ＞）である。一方、前記のようにラッチ回路２１１に格納される第１ないし第２２欠陥カラムアドレス（ＦＡＸ＜１２：２＞、ＦＡＸ＿Ｎ＜１２：２＞）と第１ないし第２２入力アドレス（ＡＸ＜１２：２＞、ＡＸ＿Ｎ＜１２：２＞）とを比較するためのリダンダンシー回路は次のようである。
【００４７】
図４は、図２のアドレス比較部のリダンダンシー回路を示す。図４を参照すれば、リダンダンシー回路２４１は、第１ＰＭＯＳトランジスタＰ１、第１ないし第３インバーター（ＩＮ１ないしＩＮ３）、第１ナンドゲートＮＡ１、複数のアドレス比較回路２４１ａ及び第９ＮＭＯＳトランジスタＮ９が含まれる。それぞれのアドレス比較回路２４１ａは、第５ないし第８ＮＭＯＳトランジスタ（Ｎ５ないしＮ８）が含まれる。
【００４８】
第１ＰＭＯＳトランジスタＰ１は、電源電圧入力端とノードＫ４との間に連結され、第１ＰＭＯＳトランジスタＰ１のゲートには第１インバーターＩＮ１の出力信号が入力される。
【００４９】
第１インバーターＩＮ１は、第１ナンドゲートＮＡ１の出力信号を反転出力する。第１ナンドゲートＮＡ１にはリダンダンシーイネーブル信号ＲＤＥＮ＿ＮとノードＫ５の信号が入力される。
【００５０】
第２インバーターＩＮ２は、ノードＫ４とノードＫ５との間に連結され、第３インバーターＩＮ３は、ノードＫ５の電圧レベルを反転して出力する。第３インバーターＩＮ３の出力信号はリペア制御信号ＲＥＰ＿Ｎである。
【００５１】
第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）は、ノードＫ４とノードＫ６との間に直列連結される。第５ＮＭＯＳトランジスタＮ５のゲートには、第１入力アドレス（ＡＸ＜２＞）が入力され、第６ＮＭＯＳトランジスタＮ６のゲートには第１欠陥カラムアドレス（ＦＡＸ＜２＞）が入力される。
【００５２】
第７及び第８ＮＭＯＳトランジスタ（Ｎ７、Ｎ８）は、ノードＫ４とノードＫ６との間に直列連結され、第７ＮＭＯＳトランジスタＮ７のゲートには第１２入力アドレス（ＡＸ＿Ｎ＜２＞）が入力され、第８ＮＭＯＳトランジスタＮ８のゲートには第１２欠陥カラムアドレス（ＦＡＸ＿Ｎ＜２＞）が入力される。
【００５３】
前記アドレス比較回路２４１ａによって第１ないし第２２欠陥カラムアドレス（ＦＡＸ＜１２：２＞、ＦＡＸ＿Ｎ＜１２：２＞が比較される。そして、第９ＮＭＯＳトランジスタＮ９は、ノードＫ７と接地ノードとの間に連結され、第９ＮＭＯＳトランジスタＮ９のゲートにはリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮが入力される。
【００５４】
前記図２ないし図４のように構成される本発明の一実施例によるリペア制御部１７０は、アドレスが入力される順序にしたがってリペア制御信号ＲＥＰ＿Ｎが出力されるタイミングが異なる。
【００５５】
図５は、図２の一実施例によるアドレス比較によるタイミング図を示す。図５（ａ）は、第１入力アドレス（ＡＸ＜２＞）を除外した第２ないし第１１入力アドレス（ＡＸ＜１２：３＞）がマッチングされた状態で第１入力アドレス（ＡＸ＜２＞）がマッチングされる場合のタイミング図で、図５（ｂ）は第１ないし第１０入力アドレス（ＡＸ＜１１：２＞）はマッチングされており、第１１入力アドレス（ＡＸ＜１２＞）がマッチングされる場合のタイミング図を示す。
【００５６】
図５を比較すると、先のアドレスである第１入力アドレス（ＡＸ＜２＞）が他のアドレスに比べて遅くマッチングされる場合には、ノードＫ４の電圧レベルが第１入力アドレス（ＡＸ＜２＞）の入力とほとんど同時に変更され、リペア制御信号ＲＥＰ＿Ｎもディレイなしにアドレス入力されると同時に変更されることを確認することができる。
【００５７】
しかしながら、図５（ｂ）に示されたように、最後に入力される第１１入力アドレス（ＡＸ＜１２＞）が遅くマッチングされる場合には、ノードＫ４の電圧変化が不安定であり、これによってでリペア制御信号ＲＥＰ＿Ｎが出力される時間がディレイされることを確認することができる。
【００５８】
図６は、本発明の一実施例によるリペア制御部を示す。図６を参照すれば、本発明の実施例によるリペア制御部１７０は、第１及び第２ラッチ及び比較部（４１０、４２０）と、リダンダンシー制御部４３０及びリペア信号生成部４４０を含む。第１及び第２ラッチ及び比較部（４１、４２０）とリダンダンシー制御部４３０、及びリペア信号生成部４４０は欠陥カラムアドレス別にそれぞれ構成される。
【００５９】
第１ラッチ、及び比較部４１０は、第１ないし第８データ（ＤＡＴＡＬＯＡＤ＜７：０＞）と第９ないし第１６データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜７：０＞）と第１制御信号（ＢＹＴＥ＜０＞）によって第１ないし第８欠陥カラムアドレス（ＦＡＸ＜９：２＞）と第１２ないし第１９欠陥カラムアドレス（ＦＡＸ＿Ｎ＜９：２＞）とをラッチする。
【００６０】
そして、第１ラッチ及び比較部４１０は、第１ないし第８入力アドレス（ＡＸ＜９：２＞）と第１２ないし第１９入力アドレス（ＡＸ＿Ｎ＜９：２＞）を前記ラッチされた第１ないし第８欠陥カラムアドレス（ＦＡＸ＜９：２＞）と第１２ないし第１９欠陥カラムアドレス（ＦＡＸ＿Ｎ＜９：２＞）とを比較し、その結果に応じて第１ないし第８アドレスマッチング信号（ＲＥＤＨＩＴ＜９：２＞）を出力する。
【００６１】
第２ラッチ及び比較部４２０は、第１ないし第３データ（ＤＡＴＡＬＯＡＤ＜２：０＞）と、第９ないし第１１データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜２：０＞）と、第２制御信号（ＢＹＴＥ＜１＞）によって第９ないし第１１欠陥カラムアドレス（ＦＡＸ＜１２：１０＞）と第２０ないし第２２欠陥カラムアドレス（ＦＡＸ＿Ｎ＜１２：１０＞）をラッチし、第９ないし第１１入力アドレス（ＡＸ＜１２：１０＞）と第２０ないし２２入力アドレス（ＡＸ＿Ｎ＜１２：１０＞）によって第９ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１２：１０＞）を出力する。
【００６２】
リダンダンシー制御部４３０は、第１ないし第３データ（ＤＡＴＡＬＯＡＤ＜２：０＞）と第９ないし第１１データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜２：０＞）と、第２制御信号（ＢＹＴＥ＜１＞）にしたがってリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮを出力する。
【００６３】
リペア信号生成部４４０は、第１ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１２：２＞）とリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮに応答してリペア制御信号ＲＥＰ＿Ｎを出力する。
【００６４】
前記第１及び第２ラッチ及び比較部４１０において、それぞれの欠陥カラムアドレスを格納するラッチ及び比較回路は次のように構成される。
【００６５】
図７は、図６の第１ラッチ及び比較部のラッチ、及び比較回路を示す。図７は、複数のラッチ及び比較回路のうち第１ラッチ比較部４１０に含まれるラッチ及び比較回路４１１を代表的に示したものである。図７を参照すれば、ラッチ及び比較回路４１１はラッチ部４１１ａと比較部４１１ｂとを含む。
【００６６】
比較部４１１Ｂ  は、第１ないし第４ＮＭＯＳトランジスタ（ＮＭ１ないしＮＭ４）と第１及び第２インバーター（Ｉ１、Ｉ２）とを含み、ラッチ部４１１Ａ  は第５及び第６ＮＭＯＳトランジスタ（ＮＭ５、ＮＭ６）と第１及び第２ＰＭＯＳトランジスタ（ＰＭ１、ＰＭ２）とを含む。
【００６７】
第１ＮＭＯＳトランジスタＮＭ１は、ノードＤ１と接地ノードとの間に連結され、第１ＮＭＯＳトランジスタＮＭ１のゲートにはラッチリセット信号ＲＳＴ＿ＣＡＭが入力される。第１及び第２インバーター（Ｉ１、Ｉ２）はノードＤ１とノードＤ２との間で第１ラッチＬ１を形成する。
【００６８】
第２ＮＭＯＳトランジスタＮＭ２は、ノードＤ１とノードＤ３との間に連結され、第３ＮＭＯＳトランジスタＮＭ３はノードＤ２とノードＤ３との間に連結される。第２ＮＭＯＳトランジスタＮＭ２のゲートには第Ｋ（１≦Ｋ≦８）データ（ＤＡＴＡＬＯＡＤ＜Ｋ＞）が入力され、第３ＮＭＯＳトランジスタＮＭ３のゲートには第（Ｋ＋８）データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜Ｋ＞）が入力される。
【００６９】
第４ＮＭＯＳトランジスタＮＭ４は、ノードＤ３と接地ノードとの間に連結され、第４ＮＭＯＳトランジスタＮＭ４のゲートには第１制御信号（ＢＹＴＥ＜０＞）が入力される。
【００７０】
第５ＮＭＯＳトランジスタＮＭ５と第１ＰＭＯＳトランジスタＰＭ１は、第Ｎ入力アドレス（ＡＸ＜Ｎ＞）入力端と、ノードＤ４との間に連結され、第６ＮＭＯＳトランジスタＮＭ６と第２ＰＭＯＳトランジスタＰＭ２は第（Ｎ＋１１）入力アドレス（ＡＸ＿Ｎ＜Ｎ＞）入力端とノードＤ４との間に連結される。すなわち、第５ＮＭＯＳトランジスタＮＭ５と第１ＰＭＯＳトランジスタＰＭ１及び第６ＮＭＯＳトランジスタＮＭ６と第２ＰＭＯＳトランジスタＰＭ２はそれぞれスイッチ回路で構成される。
【００７１】
第１ＰＭＯＳトランジスタＰＭ１と第６ＮＭＯＳトランジスタＮＭ６のゲートは互いに連結されており、さらにノードＤ２に連結される。
【００７２】
第２ＰＭＯＳトランジスタＰＭ２と第５ＮＭＯＳトランジスタＮＭ５のゲートは互いに連結されており、さらにノードＤ１に連結される。
【００７３】
ノードＤ１は、第Ｎ欠陥カラムアドレス（ＦＡＸ＜Ｎ＞）が出力され、ノードＤ２は第Ｎ＋１１欠陥カラムアドレス（ＦＡＸ＿Ｎ＜Ｎ＞）が出力  される。そして、ノードＤ４から第Ｎアドレスマッチング信号（ＲＥＤＨＩＴ＜Ｎ＞）が出力される。
【００７４】
前記ラッチ及び比較回路４１１の動作は次のようである。まず、ラッチリセット信号ＲＳＴ＿ＣＡＭによってノードＤ１はローレベルにリセットされる。そして、第１制御信号（ＢＹＴＥ＜０＞）と、第Ｋデータ（ＤＡＴＡＬＯＡＤ＜Ｋ＞）と、第Ｋ＋８データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜Ｋ＞）が入力される。この時、第Ｋデータ（ＤＡＴＡＬＯＡＤ＜Ｋ＞）ハイレベルであれば、第Ｋ＋８データ（ＤＡＴＡＬＯＡＤ＿Ｎ＜Ｋ＞）はローレベルである。そして、第１制御信号（ＢＹＴＥ＜０＞）がハイレベルで印加される場合、第２及び第４ＮＭＯＳトランジスタ（ＮＭ２、ＮＭ４）がターンオンされる。
【００７５】
したがって、ノードＤ１にはローレベルデータがラッチされ、ノードＤ２はハイレベルデータがラッチされる。すなわち、第Ｎ欠陥カラムアドレス（ＦＡＸ＜Ｎ＞）は‘０’であり、第Ｎ＋１１欠陥カラムアドレス（ＦＡＸ＿Ｎ＜Ｎ＞）は‘１’である。したがって、第２ＰＭＯＳトランジスタＰＭ２と第６ＮＭＯＳトランジスタＮＭ６はターンオンされ、第１ＰＭＯＳトランジスタＰＭ１と第５ＮＭＯＳトランジスタＮＭ５はターンオフされる。したがって、第Ｎ＋１１入力アドレス（ＡＸ＿Ｎ＜Ｎ＞）入力端がノードＤ４に連結される。そして、第Ｎ入力アドレス（ＡＸ＜Ｎ＞）が‘１’で入力される場合と第Ｎ入力アドレス（ＡＸ＜Ｎ＞）が‘０’で入力される二つの場合をそれぞれ説明すれば次のようである。
【００７６】
まず、第Ｎ入力アドレス（ＡＸ＜Ｎ＞）が‘１’であれば、第Ｎ＋１１入力アドレス（ＡＸ＿Ｎ＜Ｎ＞）は‘０’である。したがって、第Ｎアドレスマッチング信号（ＲＥＤＨＩＴ＜Ｎ＞）は‘０’となる。そして、第Ｎ入力アドレス（ＡＸ＜Ｎ＞）が‘０’であれば、第Ｎ＋１１入力アドレス（ＡＸ＿Ｎ＜Ｎ＞）は‘１’である。したがって、第Ｎアドレスマッチング信号（ＲＥＤＨＩＴ＜Ｎ＞）は‘１’となる。
【００７７】
前記ラッチ及び比較回路４１１から提供される第１ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１２：２＞）にしたがってリペア制御信号ＲＥＰ＿Ｎが出力されるリペア信号生成部４４０は次のように構成される。
【００７８】
図８は、図６のリペア信号生成部を示す。図８を参照すれば、リペア信号生成部４４０は第１ないし第３ナンドゲート（ＮＡＮＤ１ないしＮＡＮＤ３）、ノアゲート及び第３インバーターＩ３が含まれる。
【００７９】
第１ナンドゲートＮＡＮＤ１には、第１ないし第４アドレスマッチング信号（ＲＥＤＨＩＴ＜２：５＞）が入力され、第２ナンドゲートＮＡＮＤ２には第５ないし第８アドレスマッチング信号（ＲＥＤＨＩＴ＜６：９＞）が入力される。そして、第３ゲートＮＡＮＤ３には第９ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１０：１２＞）が入力され、リダンダンシーチェックイネーブル信号（ＲＥＤＣＨＫＥＮ）が入力される。
【００８０】
第１ないし第３ナンドゲート（ＮＡＮＤ１ないしＮＡＮＤ３）は、入力端に入力される信号がすべてハイレベルである場合のみに、ローレベル信号を出力する。したがって、第１ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１２：２＞）がすべてハイレベルで印加され、リダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮがハイレベルであれば、第１ないし第３ナンドゲート（ＮＡＮＤ１ないしＮＡＮＤ３）がすべてローレベル信号を出力する。
【００８１】
第１ないし第３ナンドゲート（ＮＡＮＤ１ないしＮＡＮＤ３）が出力する出力信号はすべてノアゲートに入力される。ノアゲートは入力される信号がすべてローレベルである場合のみに、ハイレベル信号を出力する。
【００８２】
ノアゲートの出力信号は、第３インバーターＩ３に入力され、第３インバーターＩ３の出力信号はリペア制御信号ＲＥＰ＿Ｎである。したがって、第１ないし第２ラッチ及び比較部（４１０、４２０）とリダンダンシー制御部４３０は、欠陥カラムアドレスと入力アドレスがすべて同一の場合のみに第１ないし第１１アドレスマッチング信号（ＲＥＤＨＩＴ＜１２：２＞）がハイレベルで出力し、リダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮをもハイレベルで出力する。
【００８３】
これにより、リペア信号生成部４４０はローレベルのリペア制御信号ＲＥＰ＿Ｎを出力する。リペア制御信号ＲＥＰ＿Ｎがローレベルで出力されれば、該入力アドレスが欠陥カラムアドレスであるものと判断する。一方、前記ラッチ及び比較部４１１の回路は次のように構成されうる。
【００８４】
図９は、図６の第１ラッチ及び比較部のラッチ及び比較回路を示した他の実施例である。図９を参照すれば、前記図７のラッチ部４１１ｂと同一のラッチ部に比較部４１１ｃのみが異なるように構成される。したがって比較部４１１ｃのみについて説明する。
【００８５】
比較部４１１ｃは、第７及び第８ＮＭＯＳトランジスタ（ＮＭ７、ＮＭ８）を含む。第７ＮＭＯＳトランジスタＮＭ７は、第Ｎ入力アドレス（ＡＸ＜Ｎ＞）の入力端とノードＤ５との間に連結され、第８ＮＭＯＳトランジスタＮＭ８は第Ｎ＋１１入力アドレス（ＡＸ＿Ｎ＜Ｎ＞）が入力端とノードＤ５との間に連結される。第７ＮＭＯＳトランジスタＮＭ７のゲートにはノードＤ１が連結され、第８ＮＭＯＳトランジスタＮＭ８のゲートにはノードＤ２が連結される。
【００８６】
図９の比較部４１１ｃを図７に示された比較部４１１ｂと比較すると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを利用してスイッチング回路の役目をした比較部４１１ｂを、単にＮＭＯＳトランジスタのみを利用するように変更したもので、その動作特性は同一である。
【００８７】
また、不揮発性メモリ素子１００はカムセルに欠陥カラムアドレスを格納する方式と異なるように、ヒューズカットティングを利用して欠陥カラムアドレス情報を格納する場合もある。このような場合には、欠陥カラムアドレスが格納されるヒューズ回路を図７に示されたラッチ部４１１ａの代わりに連結することで、同一のラッチ及び比較部４１１ｂの動作を可能にする。
【００８８】
図１０は、図６の第１ラッチ及び比較部のラッチ及び比較回路を示したまた他の実施例である。図１０を参照すれば、ヒューズカットティングを通じて欠陥カラムアドレスが格納されるヒューズ回路部４１１ｄで、第Ｎ及び第Ｎ＋１１欠陥カラムアドレス（ＦＡＸ＜Ｎ＞、ＦＡＸ＿Ｎ＜Ｎ＞）が出力され、これによって第Ｎ及び第Ｎ＋１１入力アドレス（ＡＸ＜Ｎ＞、ＡＸ＿Ｎ＜Ｎ＞）をノードＤ４に出力する比較部４１１ｂが連結される。
【００８９】
図１１は、図６ないし図９に示された本発明の多様な実施例によるリペア制御部１７０でのリペア制御信号の出力を説明するためのタイミング図である。
【００９０】
図１１（ａ）は、第１入力アドレス（ＡＸ＜２＞）を除去した第２ないし第１１入力アドレス（ＡＸ＜１２：３＞）がマッチングされた状態で、第１入力アドレス（ＡＸ＜２＞）がマッチングされる場合のタイミング図で、図１１（ｂ）は第１ないし第１０入力アドレス（ＡＸ＜１１：２＞）はマッチングされており、第１１入力アドレス（ＡＸ＜１２＞）がマッチングされる場合のタイミング図を示す。
【００９１】
図１１に示されたように、本発明の多様な実施例によるラッチ比較部とリペア信号生成部とを含むリペア制御部１７０では、アドレスの入力順序によるマッチング順序に関係なく、リペア制御信号ＲＥＰ＿Ｎが出力されることを確認することができる。したがって、アドレスマッチングの効率が高くなり、リペア制御信号ＲＥＰ＿Ｎを出力するための回路より素子が相対的に減って全体面積をも減らすことができる。
【００９２】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００９３】
１００…不揮発性メモリ素子、
１１０…メモリセルアレイ、
１１１…メインセル部、
１１２…リダンダンシーセル部、
１２０…ページバッファー部、
１３０…Ｙデコーダ、
１４０…Ｘデコーダ、
１５０…電圧提供部、
１６０…制御部、
１７０…リペア制御部、
４１０、４２０…第１及び第２ラッチ及び比較部、
４３０…リダンダンシー制御部、
４４０…リペア制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011222114.tif 000007
【図６】
2011222114.tif 000008
【図７】
2011222114.tif 000009
【図８】
2011222114.tif 000010
【図９】
2011222114.tif 000011
【図１０】
2011222114.tif 000012
【図１１】
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