(57)【要約】【課題】本発明は、不揮発性メモリー素子の製造方法を提供し、不揮発性メモリー素子において階段形態のゲートを具現できるパターニング方法を提供する。【解決手段】本発明は階段型構造を形成する方法及びこれを利用した不揮発性メモリー素子の製造方法に関し、複数個の薄膜をプレート形状に積層し、前記複数個の薄膜のうち最上層の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記最上層の薄膜をパターニングし、前記マスクを順次的に拡大し、そして前記順次的拡大されたマスクを利用したエッチングを使用して余り薄膜を順次的にパターニングすることを含み、前記複数個の薄膜を前記プレート形状から階段形態に形成するパターニング方法を利用して階段型構造を有するコントロールゲートを含む不揮発性メモリー素子を製造できる。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
複数個の薄膜を積層し、
前記複数個の薄膜上にマスクを形成し、
前記マスクを利用したエッチングを使用して前記複数個の薄膜中少なくとも１つをパターニングし、
前記マスクの幅を順次的に拡大し、前記他の幅を有するマスクを利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段型構造に形成することを特徴とする方法。
【請求項２】
前記マスクの幅を順次的に拡大すること各々は、
前記マスクを覆うフリースペーサー膜を形成し、
前記フリースペーサー膜をエッチングし、前記マスクの少なくとも一側壁にスペーサーを形成することを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記フリースペーサー膜を形成することは、
少なくとも１つの蒸着成分と少なくとも１つのエッチング成分を有する第１ガスを提供してポリマー膜を蒸着することを含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記フリースペーサー膜をエッチングして前記スペーサーを形成することは、
第２ガスを提供して前記ポリマー膜の一部を除去することを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記フリースペーサー膜を蒸着することは、
前記第１ガスを提供して前記少なくとも１つのエッチング成分対比前記少なくとも１つの蒸着成分の原子比が１より大きくなるようにすることを特徴とする請求項４に記載の方法。
【請求項６】
前記フリースペーサー膜をエッチングすることは、
前記第２ガスを提供して前記少なくとも１つの蒸着成分対比前記少なくとも１つのエッチング成分の原子比が１より大きくなるようにし、
前記フリースペーサー膜を形成することと前記フリースペーサー膜をエッチングすることをインサイチュに進行することを特徴とする請求項５に記載の方法。
【請求項７】
前記少なくとも１つの蒸着成分は炭素（Ｃ）と炭素（Ｃ）／水素（Ｈ）のうち少なくとも１つを含み、前記少なくとも１つのエッチング成分はフッ素Ｆを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１ガスはフッ化メチル（ＣＨ３Ｆ）を含み、前記第２ガスはトリフルオロメタン（ＣＨＦ３）と４フッ化炭素（ＣＦ４）のうち何れか１つを含むことを特徴とする請求項６に記載の方法。
【請求項９】
前記第２ガスは酸素（Ｏ２）をさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記複数個の薄膜各々は複数個の互いに異なる物質膜を含み、そして
前記複数個の薄膜を積層することは前記互いに異なる物質膜を交互に積層することを含むことを特徴とする請求項１に記載の方法。
【請求項１１】
複数個の導電膜を積層し、
前記複数個の導電膜上にマスクを形成し、
少なくとも１つの蒸着成分と少なくとも１つのエッチング成分を含み、前記少なくとも１つのエッチング成分対比前記少なくとも１つの蒸着成分の原子比が１より大きい第１ガスを提供して前記マスクを覆うポリマー膜を蒸着し、
前記少なくとも１つの蒸着成分と前記少なくとも１つのエッチング成分を含み、少なくとも１つの蒸着成分対比前記少なくとも１つのエッチング成分の原子比が１より大きい第２ガスを提供して前記ポリマー膜をポリマースペーサーに変形し、
前記ポリマー膜を蒸着することと前記ポリマー膜を変形することを数回順次的に進行して前記マスクの幅を順次的に拡大し、そして
前記マスクの他の幅を利用して前記複数個の導電膜各々をパターニングすることを含むことを特徴とする階段型構造の形成方法。
【請求項１２】
前記ポリマースペーサーは前記マスクの一側壁と両側壁、そして四側壁のうち何れか１つに形成されることを特徴とする請求項１１に記載の階段型構造の形成方法。
【請求項１３】
前記マスクを形成することは、
前記複数個の導電膜の中前記マスクに最隣接する何れか１つのセンターを横断する第１フォトレジストパターンと、前記複数個の導電膜の中前記何れか１つの上面のサイド領域を覆う第２フォトレジストパターンと、前記複数個の導電膜の中前記何れか１つのエッジ領域により囲まれたセンター領域を覆う第３フォトレジストとの中少なくとも何れか１つを形成することを含むことを特徴とする請求項１１に記載の階段型構造の形成方法。
【請求項１４】
前記第１乃至第３フォトレジストパターンのうち少なくとも何れか１つは前記第１フォトレジストパターンであり、
前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第１フォトレジストパターンの両側壁の上に配置され、そして
前記導電膜の両側領域に階段構造が形成されることを特徴とする請求項１３に記載の階段型構造の形成方法。
【請求項１５】
前記第１乃至第３フォトレジストパターンのうち少なくとも何れか１つは前記第２フォトレジストパターンであり、
前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第２フォトレジストパターンの一側壁の上に配置され、そして
前記導電膜の一側領域に階段型構造が形成されることを特徴とする請求項１３に記載の階段型構造の形成方法。
【請求項１６】
前記第１乃至第３フォトレジストパターンのうち少なくとも何れか１つは前記第３フォトレジストパターンであり、
前記ポリマー膜は前記ポリマースペーサーに変形され、前記ポリマースペーサーは前記第３フォトレジストパターンの四側部上に配置され、そして
前記導電膜の四側領域に階段型構造が形成されることを特徴とする請求項１３に記載の階段型構造の形成方法。
【請求項１７】
前記ポリマー膜を蒸着することは第１プラズマを利用した蒸着工程を含み、
前記第１プラズマはアルゴン（Ａｒ）、窒素（Ｎ２）及びフッ化メチル（ＣＨ３Ｆ）を含み、
前記少なくとも１つの蒸着成分は炭素を含み、
前記少なくとも１つのエッチング成分はフッ素を含むことを特徴とする請求項１１に記載の階段型構造の形成方法。
【請求項１８】
前記ポリマー膜を前記ポリマースペーサーに変形することは第２プラズマを利用した乾燥式エッチング工程を含み、
前記第２プラズマはアルゴン（Ａｒ）、窒素（Ｎ２）、酸素（Ｏ２）、及びトリフルオロメタン（ＣＨＦ３）と４フッ化炭素（ＣＦ４）のうち何れか１つを含み、
前記少なくとも１つの蒸着成分は炭素を含み、
前記少なくとも１つのエッチング成分はフッ素を含むことを特徴とする請求項１７に記載の階段型構造の形成方法。
【請求項１９】
前記複数個の導電膜の間に複数個の絶縁膜を形成し、そして
前記マスクの他の幅を利用し、前記複数個の絶縁膜をパターニングすることをさらに含むことを特徴とする請求項１１に記載の階段型構造の形成方法。
【請求項２０】
半導体基板上に下部選択ゲートを形成し、
前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、
前記複数個のコントロールゲート上に上部選択ゲートを形成し、そして
前記複数個のコントロールゲートを貫通して、前記半導体基板と連結される活性ピラーを形成することを含み、
前記複数個のコントロールゲートを形成することは、
複数個のコントロールゲート膜を積層し、
前記複数個のコントロールゲート膜上にマスクを形成し、
前記マスクを利用したエッチングを使用して前記複数個のコントロールゲート膜のうち前記マスクに最隣接するコントロールゲート膜をパターニングし、そして
前記マスクの幅を順次的に拡大し、前記マスクに最隣接するコントロールゲート膜以後の前記複数個のコントロールゲート膜の各々を前記マスクの他の幅を利用してパターニングし、前記パターニングされたコントロールゲート膜が前記階段型構造を形成し、前記複数個のコントロールゲート各々の一部がワードラインパッドになされることを特徴とする不揮発性メモリー素子の製造方法。
【請求項２１】
前記マスクの幅を順次的に拡大することは、
少なくとも１つの蒸着成分と少なくとも１つのエッチング成分を含む第１ガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そして
前記少なくとも１つの蒸着成分と前記少なくとも１つのエッチング成分を含む第２ガスの提供によって前記ポリマー膜の一部を除去し、前記マスクの少なくとも一側壁にポリマースペーサーを形成することを含むことを特徴とする請求項２０に記載の不揮発性メモリー素子の製造方法。
【請求項２２】
前記第２ガスの提供によって前記ポリマースペーサーを形成することは前記第１ガスの提供によって前記ポリマー膜を形成することとインサイチュに進行し、そして
前記第１ガスの提供と前記第２ガスの提供との間に前記少なくとも１つの蒸着成分と前記少なくとも１つのエッチング成分の原子比が異なることを特徴とする請求項２１に記載の不揮発性メモリー素子の製造方法。
【請求項２３】
前記第１ガスの中で前記少なくとも１つの蒸着成分の量は、前記少なくとも１つのエッチング成分の量に比べて大きく、そして
前記第２ガスの中で前記少なくとも１つのエッチング成分の量は前記少なくとも１つの蒸着成分の量に比べて大きいことを特徴とする請求項２２に記載の不揮発性メモリー素子の製造方法。
【請求項２４】
前記少なくとも１つの蒸着成分は炭素（Ｃ）を含み、前記少なくとも１つのエッチング成分はフッ素（Ｆ）を含むことを特徴とする請求項２１に記載の不揮発性メモリー素子の製造方法。
【請求項２５】
前記第１ガスの提供によって前記ポリマー膜を形成することはプラズマを利用した蒸着工程を含み、
前記プラズマは窒素（Ｎ２）、アルゴン（Ａｒ）及びフッ化メチル（ＣＨ３Ｆ）を含み、
前記少なくとも１つの蒸着成分は炭素を含み、そして
前記少なくとも１つのエッチング成分はフッ素を含むことを特徴とする請求項２１に記載の不揮発性メモリー素子の製造方法。
【請求項２６】
前記第２ガスの提供によって前記ポリマースペーサーを形成することはプラズマを利用した乾式エッチング工程を含み、
前記プラズマは窒素（Ｎ２）、アルゴン（Ａｒ）、及びトリフルオロメタン（ＣＨＦ３）と４フッ化炭素（ＣＦ４）のうち何れか１つを含み、
前記少なくとも１つの蒸着成分は炭素を含み、そして
前記少なくとも１つのエッチング成分はフッ素を含むことを特徴とする請求項２１に記載の不揮発性メモリー素子の製造方法。
【請求項２７】
前記プラズマは酸素（Ｏ２）をさらに含むことを特徴とする請求項２６に記載の不揮発性メモリー素子の製造方法。
【請求項２８】
半導体基板上に複数個の絶縁膜と複数個の犠牲膜を交互に積層して複数個の薄膜を含む薄膜構造体を形成し、
前記薄膜構造体上にマスクを形成し、
前記マスクの幅を順次的に拡大して前記他の幅を有するマスクをエッチングマスクとして利用し、前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段構造に形成し、
前記複数個の犠牲膜を選択的に除去し、前記絶縁膜の間に複数個のリセス領域を形成し、そして
前記リセス領域を導電膜で充填して階段型構造に積層されたゲートを形成することを含むことを特徴とする不揮発性メモリー素子の製造方法。
【請求項２９】
前記マスクの幅を順次的に拡大して前記複数個の薄膜をパターニングすることは、
少なくとも１つの蒸着成分と少なくとも１つのエッチング成分を含むガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そしてインサイチュに前記ポリマー膜をエッチングして前記マスクの少なくとも一側壁上にポリマースペーサーを形成することを含み、
前記ガスの提供によって前記ポリマー膜を蒸着することでは前記少なくとも１つのエッチング成分対比前記少なくとも１つの蒸着成分の原子比が１より大きく、そして
前記ポリマー膜をエッチングすることでは前記少なくとも１つの蒸着成分対比前記少なくとも１つのエッチング成分の原子比が１より大きいことを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３０】
前記ガスの提供に前記ポリマー膜を蒸着することはフッ化メチル（ＣＨ３Ｆ）を含むプラズマを利用することを含み、前記ポリマー膜をエッチングすることはトリフルオロメタン（ＣＨＦ３）及び４フッ化炭素（ＣＦ４）のうち１つを含むプラズマを利用することを含むことを特徴とする請求項２９に記載の不揮発性メモリー素子の製造方法。
【請求項３１】
前記複数個の犠牲膜を選択的に除去し、前記複数個のリセス領域を形成することは前記薄膜構造体を一部除去して前記半導体基板と前記基板と最隣接する絶縁膜中１つを露出させるトレンチを形成することを含み、そして
前記複数個の犠牲膜を選択的に除去することは前記トレンチを通じて前記薄膜構造体にエッチャントを提供することを含むことを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３２】
複数個の膜を積層し、
前記複数個の膜上に第１マスクを形成し、
前記第１マスクを利用して前記複数個の膜のうち第１膜をパターニングし；
前記第１マスクの幅を拡大して第２マスクを形成し、そして
前記第２マスクを利用して前記複数個の膜のうち第２膜をパターニングすることを含むことを特徴とするパターニング方法。
【請求項３３】
前記第２マスクの幅を拡大して第３マスクを形成し、そして
前記第３マスクを利用して第３膜を形成することをさらに含み、
前記複数個の膜は３個以上の膜を含むことを特徴とする請求項３２に記載のパターニング方法。
【請求項３４】
請求項３２に記載のパターニング方法を含む方法によって製造された不揮発性メモリー素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー素子の製造方法に関し、より詳細には階段型構造を形成する方法及びこれを利用した不揮発性メモリー素子の製造方法に関する。
【背景技術】
【０００２】
従来の２次元半導体メモリー素子は、その集積度が単位メモリーセルが占有する面積によって主に決定される。半導体メモリー素子の集積度は微細パターン形成技術の水準に大きく影響を受ける。パターンの微細化のためには非常に高価な装置を必要とするため、２次元半導体メモリー装置の集積度の増加は制限を受ける。２次元メモリー素子の限界を克服するために、３次元的に配列されるメモリーセルを具備する３次元半導体メモリー素子が提案されている。３次元メモリー素子の一例が垂直ＮＡＮＤフラッシュメモリー素子である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０７８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、従来技術での必要性に応じて案出されたものであり、本発明の目的は不揮発性メモリー素子の製造方法を提供することである。
【０００５】
本発明の他の目的は、不揮発性メモリー素子において階段形態のゲートを具現できるパターニング方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の実施形態による階段型構造を形成する方法は、複数個の薄膜を積層し、前記複数個の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記複数個の薄膜中の少なくとも１つをパターニングし、前記マスクの幅を順次的に拡大し、前記他の幅を有するマスクを利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段型構造に形成することを含むことができる。
【０００７】
本実施形態の方法において、前記マスクの幅を順次的に拡大することは、前記マスクを覆うフリースペーサー膜を蒸着し、前記フリースペーサー膜をエッチングし、前記マスクの側壁にスペーサーを形成することを含むことができる。
【０００８】
本実施形態の方法において、前記フリースペーサー膜を蒸着することは、蒸着成分とエッチング成分が含まれた第１ガスを提供し、前記マスク膜を覆うポリマー膜を蒸着することを含むことができる。
【０００９】
本実施形態の方法において、前記フリースペーサー膜をエッチングすることは、前記ガスを提供して前記ポリマー膜の一部を除去することによって、前記マスクの少なくとも一側壁に前記スペーサーを形成することを含むことができる。
【００１０】
本実施形態の方法において、前記フリースペーサー膜を蒸着することは、前記蒸着成分の量が前記エッチング成分に比べて多い第１ガスを提供することを含むことができる。
【００１１】
本実施形態の方法において、前記フリースペーサー膜をエッチングすることは、前記エッチング成分が前記蒸着成分に比べて多い第２ガスを提供し、前記膜を蒸着することとインサイチュ（ｉｎ−ｓｉｔｕ）に進行することを含むことができる。
【００１２】
本実施形態の方法において、前記蒸着成分は炭素（Ｃ）と炭素（Ｃ）／水素（Ｈ）を含み、前記エッチング成分はフッ素（Ｆ）を含むことができる。
【００１３】
本実施形態の方法において、前記第１ガスはフッ化メチル（ＣＨ３Ｆ）を含み、前記第２ガスはトリフルオロメタン（ＣＨＦ３）、或いは４フッ化炭素（ＣＦ４）を含むことができる。
【００１４】
本実施形態の方法において、前記第２ガスは酸素（Ｏ２）をさらに含むことができる。
【００１５】
本実施形態の方法において、前記複数個の薄膜をプレート形状で積層することは、互いに異なる物質膜を交互に反復積層し、前記複数個の薄膜各々を前記互いに異なる物質膜が積層されたプレート形状に形成することを含むことができる。
【００１６】
本発明の実施形態による複数個の階段型構造を形成する方法は、複数個のプレート形状を有する導電膜を積層し、前記複数個の中の最上層の導電膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記最上層導電膜をパターニングし、蒸着成分とエッチング成分が混合されたガスを提供し、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記マスクを覆うポリマー膜を蒸着し、前記ガスを提供し、前記エッチング成分を前記蒸着成分に比べてさらに多く提供して前記前記ポリマー膜を前記マスクに付着されたポリマースペーサーに変形し、前記ポリマー膜を蒸着と前記スペーサーエッチングを順次的に反復して前記マスクを順次的に拡大し、そして前記順次的に拡大されたマスクを利用するエッチングを通じて余りの導電膜を順次的にパターニングして前記導電膜を前記プレート形状から階段型形態に形成することを含むことができる。
【００１７】
本発明の他の実施形態の方法において、前記ポリマースペーサーは前記マスクの一側壁と両側壁、或いは四側壁に形成され得る。
【００１８】
本発明の他の実施形態の方法において、前記マスクを形成することは、前記最上層導電膜の上面の中のセンター領域を横断する第１フォトレジストパターンと、前記最上層導電膜の上面の中の一側に限定された第２フォトレジストパターンと、前記最上層導電膜の上面の中のエッジ領域により囲まれたセンター領域に限定された第３フォトレジストとの中の少なくとも何れか１つを蒸着することを含むことができる。
【００１９】
本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第１フォトレジストパターンの両側壁に形成され、導電膜の両側領域に階段構造が具現され得る。
【００２０】
本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第２フォトレジストパターンの一側壁の上に配置され、前記導電膜の一側領域に階段型構造が具現され得る。
【００２１】
本発明の他の実施形態の方法において、前記ポリマースペーサーは前記第３フォトレジストパターンの四側部上に配置され、前記導電膜の四側領域に階段型構造が具現され得る。
【００２２】
本発明の他の実施形態の方法において、前記ポリマー膜を蒸着することは、前記蒸着成分として、炭素（Ｃ）を含み、前記エッチング成分としてフッ素（Ｆ）を含むフッ化メチル（ＣＨ３Ｆ）と、アルゴン（Ａｒ）及び窒素（Ｎ２）が含まれたプラズマを利用する蒸着工程を利用できる。
【００２３】
本発明の他の実施形態の方法において、前記ポリマー膜をポリマースペーサーに形成することは、前記蒸着成分として炭素（Ｃ）を含み、前記エッチング成分としてフッ素（Ｆ）を含むトリフルオロメタン（ＣＨＦ３）、或いは４フッ化炭素（ＣＦ４）と、アルゴン（Ａｒ）、窒素（Ｎ２）及び酸素（Ｏ２）が含まれたプラズマを利用するドライエッチング工程を利用し、前記蒸着工程とインサイチュ（ｉｎ−ｓｉｔｕ）に進行できる。
【００２４】
本発明の他の実施形態の方法において、前記導電膜の間にプレート形状を有する絶縁膜を形成することをさらに含むことができる。前記順次的に拡大されたマスクを利用するエッチングを通じて前記絶縁膜を前記プレート形状から階段型形態に形成できる。
【００２５】
本発明の実施形態の方法において、不揮発性メモリー素子の製造方法は、半導体基板上に下部選択ゲートを形成し、前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、前記コントロールゲート上に上部選択ゲートを形成し、そして前記ゲートを貫通して前記半導体基板と連結される活性ピラーを形成することを含み、コントロールゲートを形成することは、前記複数個のコントロールゲート膜をプレート形状に積層し、前記複数個のコントロールゲートの中の最上層のコントロールゲート上にマスクを形成し、前記マスクを利用したエッチングを通じて前記最上層のコントロールゲート膜をパターニングし、前記マスクを順次的に拡大し、そして前記順次的に拡大したマスクを利用したエッチングを通じて余りコントロールゲートをパターニングすることによって、前記プレート形状を前記階段型構造に形成し、前記複数個のコントロールゲート各々にワードラインパッドを定義することを含むことができる。
【００２６】
本発明の実施形態の製造方法において、前記マスクの幅を順次的に拡大することは、蒸着成分とエッチング成分が含まれたガスを提供して前記マスクを覆うポリマー膜を蒸着し、そして前記ガスを提供し、前記ポリマー膜の一部を除去することによって前記マスクの少なくとも一側壁にポリマースペーサーを形成することを含むことができる。
【００２７】
本発明の実施形態の製造方法において、前記ポリマースペーサーを形成することは前記ポリマー膜を蒸着することとインサイチュに進行し、前記ポリマー膜を蒸着することとは異なるように、前記蒸着及びエッチング成分の量を異なるように設定できる。
【００２８】
本発明の実施形態の製造方法において、前記ポリマースペーサーを蒸着することは、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記ポリマースペーサーを形成することは前記エッチング成分を前記蒸着成分に比べてさらに多く提供できる。
【００２９】
本発明の実施形態の製造方法において、前記蒸着成分は炭素（Ｃ）を含み、前記エッチング成分はフッ素（Ｆ）を含むことができる。
【００３０】
本発明の実施形態の製造方法において、前記ポリマー膜を蒸着することは、フッ化メチル（ＣＨ３Ｆ）、窒素（Ｎ２）及びアルゴン（Ａｒ）を含むプラズマを利用した蒸着工程を利用できる。
【００３１】
本発明の実施形態の製造方法において、前記ポリマースペーサーを形成することは前記プラズマに酸素（Ｏ２）がさらに含まれたエッチング工程を利用できる。
【００３２】
本発明の他の実施形態の方法において、不揮発性メモリー素子の製造方法は、半導体基板上に絶縁膜と犠牲膜をプレート形状に反復積層して薄膜構造体を形成し、前記薄膜構造体上にマスクを形成し、前記マスクの幅を順次的に拡大し、前記順次的に拡大されるマスクを利用したエッチングを通じて前記薄膜構造体をパターニングして前記プレート形状を階段型形態に形成し、前記犠牲膜を選択的に除去し、前記絶縁膜の間にリセス領域を形成し、そして前記リセス領域に導電膜を満たして階段型構造に積層されたゲートを形成することを含むことができる。
【００３３】
本発明の他の実施形態の方法において、前記マスクの幅を順次的に拡大することは、蒸着成分とエッチング成分を含むガスを提供し、前記マスクを覆うポリマー膜を蒸着し、そしてインサイチュで前記ポリマー膜をエッチングして前記マスクの少なくとも一側壁上にポリマースペーサーを形成することを含むことができる。前記ポリマー膜を蒸着する時は、前記蒸着成分を前記エッチング成分に比べてさらに多く提供し、前記ポリマー膜をエッチングする時は、エッチング成分を前記蒸着成分に比べてさらに多く提供できる。
【００３４】
本発明の他の実施形態の方法により前記ポリマー膜を蒸着する時は、フッ化メチル（ＣＨ３Ｆ）を含むプラズマを利用し、前記ポリマー膜をエッチングする時は、トリフルオロメタン（ＣＨＦ３）、或いは４フッ化炭素（ＣＦ４）を含むプラズマを利用できる。
【００３５】
本発明の他の実施形態の方法において、前記リセス領域を形成することは、前記薄膜構造体を一部除去して前記半導体基板、或いは前記絶縁膜中最下層を露出させるトレンチを形成し、そして前記トレンチを通じて前記薄膜構造体にエッチャントを提供して前記犠牲膜を選択的に除去することを含むことができる。
【００３６】
本発明のその他の実施形態による階段型構造の形成方法は、複数個の膜を積層し、前記複数個の膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記複数個の膜の中の少なくとも１つをパターニングし、そして前記マスクの幅を拡大し、前記他の幅を有するマスクを利用して前記複数個の膜各々をパターニングし、前記パターニングされた複数個の膜を階段型構造に形成することを含むことができる。
【００３７】
本発明のその他の実施形態による階段型構造の形成方法は、複数個の膜を積層し、前記複数個の膜上にマスクを形成し、少なくとも１つの蒸着成分と少なくとも１つのエッチング成分を含み、前記少なくとも１つのエッチング成分対比前記少なくとも１つの蒸着成分の原子比が１より大きい第１ガスを提供して前記マスクを覆うポリマー膜を蒸着し、前記少なくとも１つの蒸着成分と前記少なくとも１つのエッチング成分を含み、前記少なくとも１つの蒸着成分対比前記少なくとも１つのエッチング成分の原子比が１より大きい第２ガスを提供し、前記ポリマー膜をポリマースペーサーに変形し、前記ポリマー膜を蒸着することと前記ポリマー膜を変形することを数回順次的に進行して前記マスクの幅を順次的に拡大し、そして前記マスクの他の幅を利用して前記複数個の導電膜各々をパターニングすることを含むことができる。
【００３８】
本発明のその他の実施形態による不揮発性メモリー素子の製造方法は、半導体基板上に下部選択ゲートを形成し、前記下部選択ゲート上に階段型構造になされる複数個のコントロールゲートを形成し、前記複数個のコントロールゲート上に上部選択ゲートを形成し、そして前記複数個のコントロールゲートを貫通して前記半導体基板と連結される活性ピラーを形成することを含み、前記複数個のコントロールゲートを形成することは、複数個のコントロールゲート膜を積層し、前記複数個のコントロールゲート膜上にマスクを形成し、前記マスクを利用したエッチングを通じて前記複数個のコントロールゲート膜の中前記マスクに最隣接するコントロールゲート膜をパターニングし、前記マスクの幅を順次的に拡大して前記マスクに最隣接するコントロールゲート膜以後の前記複数個のコントロールゲート膜の各々を前記マスクの他の幅を利用してパターニングし、前記パターニングされたコントロールゲート膜が前記階段型構造を形成して前記複数個のコントロールゲート各々の一部がワードラインパッドになされることを含むことができる。
【００３９】
本発明のその他の実施形態による不揮発性メモリー素子の製造方法は、半導体基板上に複数個の絶縁膜と複数個の犠牲膜を交互に積層して複数個の薄膜を含む薄膜構造体を形成し、前記薄膜構造体上にマスクを形成し、前記マスクの幅を順次的に拡大して前記他の幅を有するマスクをエッチングマスクに利用して前記複数個の薄膜各々をパターニングし、前記パターニングされた複数個の薄膜を階段構造に形成し、前記複数個の犠牲膜を選択的に除去して前記絶縁膜との間に複数個のリセス領域を形成し、そして前記リセス領域を導電膜で充填して階段型構造に積層されたゲートを形成することを含むことができる。
【００４０】
本発明のその他の実施形態によるパターニング方法は、複数個の膜を積層し、前記複数個の膜上に第１マスクを形成し、前記第１マスクを利用して前記複数個の膜の中第１膜をパターニングし、前記第１マスクの幅を拡大して第２マスクを形成し、そして前記第２マスクを利用して前記複数個の膜の中第２膜をパターニングすることを含むことができる。
【発明の効果】
【００４１】
本発明によれば、マスク側壁にスペーサーを付着し、コントロールゲートを階段型構造にパターニングできる。特に、ポリマーを利用してスペーサーを形成する場合、インサイチュ工程が可能であり、工程簡素化及び工程不良を最大限に抑制でき、製造費用を減少させることができる効果がある。
【図面の簡単な説明】
【００４２】
【図１Ａ】本発明の実施形態による不揮発性メモリー素子を示す斜視図である。
【図１Ｂ】図１Ａのセル領域を示す斜視図である。
【図１Ｃ】図１Ｂのメモリートランジスターを示す斜視図である。
【図１Ｄ】図１Ｂのメモリートランジスターを示す斜視図である。
【図１Ｅ】本発明の実施形態による不揮発性メモリー素子の等価回路図である。
【図２Ａ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｂ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｃ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｄ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｅ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｆ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｇ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図２Ｈ】本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図３Ａ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｂ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｃ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｄ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｅ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｆ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｇ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｈ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｉ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｊ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｋ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図３Ｌ】本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【図４Ａ】本発明の他の実施形態による不揮発性メモリー素子を示す斜視図である。
【図４Ｂ】本発明の他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現するパターニング方法を示す斜視図である。
【図４Ｃ】本発明の他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現するパターニング方法を示す斜視図である。
【図５Ａ】本発明のその他の実施形態による不揮発性メモリー素子を示す斜視図である。
【図５Ｂ】本発明のその他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現するパターニング方法を示す斜視図である。
【図５Ｃ】本発明のその他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現するパターニング方法を示す斜視図である。
【図６Ａ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｂ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｃ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｄ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｅ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｆ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｇ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｈ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｉ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｊ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｋ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｌ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図６Ｍ】本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図７Ａ】本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図７Ｂ】本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図７Ｃ】本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図７Ｄ】本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図７Ｅ】本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図８Ａ】本発明の実施形態による不揮発性メモリー素子の製造方法において、階段型ゲート形成方法の一例を示す斜視図である。
【図８Ｂ】本発明の実施形態による不揮発性メモリー素子の製造方法において、階段型ゲート形成方法の一例を示す斜視図である。
【図８Ｃ】本発明の実施形態による不揮発性メモリー素子の製造方法において、階段型ゲート形成方法の一例を示す斜視図である。
【図８Ｄ】本発明の実施形態による不揮発性メモリー素子の製造方法において、階段型ゲート形成方法の一例を示す斜視図である。
【図９Ａ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｂ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｃ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｄ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｅ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｆ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図９Ｇ】本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。
【図１０Ａ】本発明の実施形態による不揮発性メモリー素子を具備したメモリーカードを示すブロック図である。
【図１０Ｂ】本発明実施形態による不揮発性メモリー素子を具備した情報処理システムを示すブロック図である。
【発明を実施するための形態】
【００４３】
以下、本発明によるパターニング方法及びこれを利用した不揮発性メモリー素子の製造方法を添付の図面を参照して詳細に説明する。本発明と従来技術とを比較した利点は添付された図面を参照した詳細な説明と特許請求の範囲を通じて明らかになる。特に、本発明は特許請求の範囲からよく指摘され、明確に請求される。しかし、本発明は添付の図面と関連して次の詳細な説明を参照することによって最もよく理解される。図面において同一の参照符号は多様な図面を通じて同一の構成要素を表す。
【００４４】
図１Ａは本発明の実施形態による不揮発性メモリー素子を示す斜視図である。
【００４５】
図１Ａを参照すれば、本発明の実施形態による不揮発性メモリー素子１は、メモリーセルを含むことができるセル領域２と、メモリーセルを動作させる周辺回路を含むことができる周辺領域３とを含むことができる。
【００４６】
セル領域２は半導体基板２０上からＺ方向へ垂直積層されてＸ−Ｙ平面になされるプレート形状の複数個のコントロールゲート２７と、複数個のコントロールゲート２７と半導体基板２０との間に提供される下部選択ゲート２３と、複数個のコントロールゲート２７の上に提供された複数個の上部選択ゲート２５と、上部選択ゲート２５上に積層されてＹ方向に延長された複数個のビットライン２１と、そして半導体基板２０上からＺ方向へ垂直延長された複数個の活性ピラー２９（ａｃｔｉｖｅ  ｐｉｌｌａｒ）とを含むことができる。複数個の活性ピラー２９の各々は半導体基板２０からビットライン２１まで延長され、上下部選択ゲート２３、２５とコントロールゲート２７とを貫通するように提供され、チャンネルに使われることができる。半導体基板２０はＰ型シリコン基板であり得る。活性ピラー２９は半導体基板２０と同一類似の物質で構成され、同一の導電型であり得る。半導体基板２０は反対の導電型、たとえばＮ型のソース２０ｓを含むことができる。
【００４７】
周辺領域３は複数個の上部選択ゲート２５を上部選択ライン駆動回路（図示せず）に連結する複数個の第１ライン３２と、複数個のコントロールゲート２７をワードライン駆動回路（図示せず）に連結する複数個の第２ライン３３と、下部選択ゲート２３を下部選択ライン駆動回路（図示せず）に連結する第３ライン３４とを含むことができる。複数個の第１ライン３２と複数個の上部選択ゲート２５間には、これを電気的に連結する複数個の第１コンタクトプラグ３２ａが提供され、複数個の第２ライン３３と複数個のコントロールゲート２７間にはこれを電気的に連結する複数個の第２コンタクトプラグ３３ａが提供され、第３ライン３４と下部選択ゲート２３間にはこれを電気的に連結する第３コンタクトプラグ３４ａが提供されることができる。
【００４８】
下部選択ゲート２３と上部選択ゲート２５のうち何れか１つはＸ−Ｙ平面になされるプレート形状に提供されることができ、他の１つはＸ方向に延長された分離型のライン形態で提供されることができる。他の例として、下部選択ゲート２３と上部選択ゲート２５の各々はＸ方向に延長された分離型のライン形態で提供されることができる。本実施形態によれば、下部選択ゲート２３はＸ−Ｙ平面になされるプレート形状であり、上部選択ゲート２５はＸ方向に延長された分離型のライン形態であり得る。
【００４９】
ゲート２３、ゲート２５、ゲート２７は階段型構造で提供されることができる。前記階段型構造に由来し、複数個の第３コンタクトプラグ３４ａを複数個のコントロールゲート２７に各々連結する領域を提供する複数個のワードラインパッド３７が定義できる。本明細書でワードラインパッド３７は下層コントロールゲート２７の中で上層コントロールゲート２７により覆われない、露出された表面に定義することができる。下部選択ラインパッド３８は第３コンタクトプラグ３４ａを下部選択ゲート２３に電気的に連結できる。前記階段型構造はコントロールゲート２７の左右両側に具現されることができる。
【００５０】
図１Ｂは図１Ａのセル領域を示す斜視図であり、図１Ｃ及び１Ｄは図１Ｂのメモリートランジスターを示す斜視図である。
【００５１】
図１Ｂを参照すれば、活性ピラー２９とコントロールゲート２７はメモリートランジスター２８を定義し、活性ピラー２９と下部選択ゲート２３は下部選択トランジスター２４を定義し、活性ピラー２９と上部選択ゲート２５は上部選択トランジスター２６を定義することができる。本実施形態の不揮発性メモリー素子１は１つの活性ピラー２９に形成された複数個のメモリートランジスター２８と上下部トランジスター２６、２４が直列に連結されて１つのセルストリング２２を構成するＮＡＮＤフラッシュ（ＮＡＮＤ  Ｆｌａｓｈ）メモリー素子であり得る。本実施形態で１つのセルストリング２２は４個のメモリートランジスター２８を有し、１つのセルストリング２２のメモリートランジスター２８の数はこれに限定されず、メモリー容量に基づいて任意の個数、たとえば８個、１６個、３２個等であり得る。活性ピラー２９はその断面が円形である円柱形状であり、またはその断面が四角形である四角柱形状などその柱形状は任意であり得る。図１Ｂは１つのストリングに１つの上部及び下部選択トランジスターを示すが、上下部選択ゲートの各々を１つ以上含むことができる。
【００５２】
メモリートランジスター２８及び上下部選択トランジスター２６、２４は活性ピラー２９にソース／ドレーンが存在しないいわゆるディプリーション（ｄｅｐｌｅｔｉｏｎ）トランジスターとして提供されることができる。他の例として、メモリートランジスター２８及び上下部選択トランジスター２６、２４は活性ピラー２９にソース／ドレーンが存在するいわゆる増加型（ｅｎｈａｎｃｅｍｅｎｔ）トランジスターとして提供されることができる。
【００５３】
複数個の活性ピラー２９は複数個のコントロールゲート２７を貫通するＺ方向の軸を有し、これによって、複数個のコントロールゲート２７と複数個の活性ピラー２９間の交点は３次元的に分布することができる。本発明の実施形態によるメモリートランジスター２８は活性ピラー２９とコントロールゲート２７との間の交点に各々形成されることができる。
【００５４】
図１Ｃを参照すれば、活性ピラー２９とコントロールゲート２７との間には電荷蓄積膜を含むゲート絶縁膜３０が配置されることができる。電荷蓄積膜は、電荷をトラップできる絶縁膜を含むことができる。例えば、ゲート絶縁膜３０がシリコン酸化膜とシリコン窒化膜（またはシリコン酸化窒化膜）とシリコン酸化膜が積層されたいわゆるＯＮＯ膜である場合、電荷はシリコン窒化膜（またはシリコン酸化窒化膜）にトラップされて維持され得る。他の例として、電荷蓄積膜は導電体に構成されたフローティングゲートを含むことができる。
【００５５】
図１Ｄを参照すれば、活性ピラー２９はその内部に絶縁体３９を有するいわゆるマカロニ（ｍａｃａｒｏｎｉ）形態であり得る。絶縁体３９はピラーであり得る。絶縁体３９が活性ピラー２９の内部を占めるので活性ピラー２９は図１Ｃの構造に比べてより薄い厚さを有することができ、これによりキャリアのトラップサイト（ｔｒａｐ  ｓｉｔｅ）を減らすことができる。
【００５６】
図１Ｂをさらに参照すれば、上下部選択トランジスター２６、２４は図１Ｃ、或いは図１Ｄに示されたように同一類似の構造を有することができる。上下部選択トランジスター２６、２４のゲート絶縁膜３０はシリコン酸化膜やシリコン窒化膜で構成されることができる。
【００５７】
図１Ｅは本発明の実施形態による不揮発性メモリー素子を示す１等価回路図である。
【００５８】
図１Ｅを図１Ａのように参照すれば、本発明の実施形態の不揮発性メモリー素子１において、複数個のコントロールゲート２７は複数個のワードライン（ＷＬ０−ＷＬ３）に相当し、複数個の上部選択ゲート２５は複数個のストリング選択ラインＳＳＬ０−ＳＳＬ２に相当し、下部選択ゲート２３は接地選択ラインＧＳＬに相当し、半導体基板２０のソース２０ｓは共通ソースラインＣＳＬに相当する。セルストリング２２は複数個のビットラインＢＬ０−ＢＬ２の各々に複数個連結することができる。
【００５９】
複数個のコントロールゲート２７は各々２次元的に広がる平板型構造になされることができるので、複数個のワードラインＷＬ０−ＷＬ３は各々平面構造を有し、セルストリング２２に対して、実質的に垂直であり得る。複数個のワードラインＷＬ０−ＷＬ３には、複数個のメモリートランジスター２８が３次元的に分布され得る。
【００６０】
上部選択ゲート２５はＸ方向に延長された分離型配線構造になされることができるので、複数個のストリング選択ラインＳＳＬ０−ＳＳＬ２は複数個のビットラインＢＬ０−ＢＬ２をＸ方向に横断するように配置されることができる。Ｙ方向に配列された複数個のストリング選択ラインＳＳＬ０−ＳＳＬ２は各々Ｘ方向に配列された複数個のビットラインＢＬ０−ＢＬ２の各々と電気的に連結されるので、１つのセルストリング２２が独立的に選択されることができる。
【００６１】
本実施形態は３個のビットライン、３個のストリング選択ライン、及び４個のワードラインを説明するが、本発明を本実施形態に限定するのではない。ビットライン、ストリング選択ライン及び／またはワードラインの数は、たとえば１つ及び／または複数個のストリングに含まれたメモリーセルの数によって決定されることができる。下部選択ゲート２３は２次元的に広げられる平板型構造になされることができるので、接地選択ラインＧＳＬは平面構造を有し、セルストリング２２に対して実質的に垂直であり得る。接地選択ラインＧＳＬは活性ピラー２９と半導体基板２０間の電気的連結を制御できる。
【００６２】
本実施形態の不揮発性メモリー素子１においてプログラム動作は、選択されたワードラインＷＬと活性ピラー２９間に電圧差を設定し、電荷を電荷蓄積膜に注入することによって具現されることができる。一例として、選択されたワードラインＷＬにプログラム電圧（Ｖｐｒｏｇ）を印加することによってＦＮトンネリング(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ)現象を利用して活性ピラー２９からプログラムしようとするワードラインＷＬに属するメモリートランジスター２８の電荷蓄積膜に電子を注入してプログラムを具現できる。選択されたワードラインＷＬに印加されたプログラム電圧は非選択ワードラインに属するメモリートランジスターをプログラムするので、ブースティング技術を利用して意図されないプログラムを防止できる。
【００６３】
読出動作は読み出そうとするメモリートランジスター２８が連結されたワードラインＷＬに、たとえば０ボルト（ｖｏｌｔ）を設定し、他のワードラインＷＬには読み出し電圧（Ｖｒｅａｄ）を設定する。その結果、読み出そうとするメモリートランジスター２８の閾値電圧（Ｖｔｈ）が０ボルトより大きいか、或いは小さいかに基づいて、ビットラインＢＬに電流が充電されたのかが決定され、これによってビットラインＢＬの電流を感知することによって読み出そうとするメモリートランジスター２８のデータ情報が読出できる。
【００６４】
消去動作はゲート誘導ドレーン漏洩電流ＧＩＤＬを利用してブロック単位で実行できる。一例として、選択されたビットラインＢＬと基板２０に消去電圧（Ｖｅｒａｓｅ）を印加することによって活性ピラー２９の電位を上昇させる。この時、活性ピラー２９の電位は若干遅れながら上昇するようにすることができる。これによって下部選択ゲート２３の端子でＧＩＤＬが発生し、ＧＩＤＬにより生成された電子は基板２０に放出され、生成されたホールは活性ピラー２９に放出される。これによって消去電圧（Ｖｅｒａｓｅ）近くの電位がメモリートランジスター２８のチャンネル、すなわち活性ピラー２９に伝達されることができる。この時、ワードラインＷＬの電位を０ボルトに設定すれば、メモリートランジスター２８に蓄積された電子が抜け出すようになってデータ消去が具現されることができる。一方、意図しない消去動作が行なわれないように非選択ブロックのワードラインをフローティングさせ得る。
【００６５】
本実施形態による不揮発性メモリー素子１の動作方法は本発明の技術的思想を例示的に説明するためのものであり、本発明の技術的特徴がこれに限定されるのではない。この分野に従事する通常の知識を有する者であれば公知の技術に基づいて前記動作方法の変形を容易に具現することは自明なので、動作方法と関連した本発明の技術的特徴は公示された技術に基づいて多様に変形されて具現できる。
【００６６】
図２Ａ乃至図２Ｈは本発明の実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。前記図面では便宜上絶縁膜の図示を省略する。
【００６７】
図２Ａを参照すれば、半導体基板２０を提供できる。半導体基板２０は、たとえばＰ型単結晶シリコンウェハーであり得る。半導体基板２０は活性領域２０ａを定義する素子分離膜（図示せず）を含むことができる。活性領域２０ａはソース２０ｓを含むことができる。ソース２０ｓはＮ型であり得る。
【００６８】
図２Ｂを参照すれば、半導体基板２０上に下部選択ゲート２３を形成できる。下部選択ゲート２３は導電性物質、たとえば多結晶シリコン、或いは金属を蒸着して形成できる。下部選択ゲート２３はプレート、或いはライン形態で具現できる。本実施形態によれば下部選択ゲート２３は多結晶シリコンを蒸着してプレート形状で形成できる。下部選択ゲート２３を貫通して半導体基板２０と電気的に連結する複数個の第１ピラー２９ａを蒸着、或いはエピタキシャル（ｅｐｉｔａｘｉａｌ）工程で形成できる。第１ピラー２９ａは、たとえばドライエッチングを使用して下部選択ゲート２３を貫通し、半導体基板２０を開放するホールを形成し、そのホールを導電体（及び／または活性ピラーを形成する物質）で埋めて形成できる。第１ピラー２９ａはその断面が円形、楕円形、多角形など任意の形態であり得る。第１ピラー２９ａは半導体基板２０と同一類似の物質で形成できる。一例として、第１ピラー２９ａは非晶質、単結晶、或いは多結晶シリコンで形成できる。第１ピラー２９ａと下部選択ゲート２３間には第１ゲート絶縁膜が形成されることができ、これによって図１Ｃに図示されたものと同一類似の構造が具現できる。第１ゲート絶縁膜は、たとえばシリコン酸化膜やシリコン窒化膜を蒸着して形成できる。
【００６９】
図２Ｃを参照すれば、下部選択ゲート２３上に複数個のコントロールゲート２７を形成できる。コントロールゲート２７は下部選択ゲート２３と同一類似の物質で形成できる。一例として、コントロールゲート２７は多結晶シリコンを蒸着してプレート形状で形成できる。複数個のコントロールゲート２７は同一な厚さを有するように形成できる。コントロールゲート２７は下部選択ゲート２３と同一、或いは異なる厚さを有することができる。複数個のコントロールゲート２７を貫通して複数個の第１ピラー２９ａと連結する複数個の第２ピラー２９ｂを蒸着或いはエピタキシャル工程で形成できる。第２ピラー２９ｂは、たとえばドライエッチングを使用して複数個のコントロールゲート２７を貫通して第１ピラー２９ａを開放するホールを形成し、そのホールを導電体で埋めて形成できる。第２ピラー２９ｂは第１ピラー２９ａと同一類似の物質で形成できる。一例として、第２ピラー２９ｂは単結晶、或いは多結晶シリコンで形成できる。他の例として、第２ピラー２９ｂは非晶質、単結晶、或いは多結晶シリコン膜内に絶縁膜が形成された図１Ｄに図示されたようなマカロニ構造で形成できる。第２ピラー２９ｂとコントロールゲート２７との間には電荷蓄積膜が含まれた第２ゲート絶縁膜が形成されることができ、これによって図１Ｃ、或いは図１Ｄに図示されたものと同一類似の構造が具現できる。第２ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、またはシリコン酸化窒化膜、シリコン酸化膜などを順次的に蒸着して３重薄膜構造で形成できる。第２ゲート絶縁膜において、シリコン窒化膜、またはシリコン酸化窒化膜は電荷をトラップして情報を保存する電荷蓄積膜に使われ、２個のシリコン酸化膜中何れか１つはブロッキング絶縁膜に使われ、他の１つはトンネル絶縁膜に使われることができる。他の例として、電荷蓄積膜はシリコン窒化膜の代わりに多結晶シリコンと同一な導電体に構成されたフローティングゲートに代替できる。その他の例として、トンネル絶縁膜はシリコン窒化膜、或いはシリコン酸化膜／シリコン窒化膜で形成され、ブロッキング絶縁膜はシリコン窒化膜、シリコン酸化膜／シリコン窒化膜、アルミニウム酸化膜、或いはこれらの組み合わせで形成できる。
【００７０】
図２Ｄを参照すれば、複数個のコントロールゲート２７を階段型構造で形成できる。これによって、複数個のコントロールゲート２７の各々にはワードラインパッド３７が定義できる。前記階段型構造の具現によって下部選択ゲート２３には、下部選択ラインパッド３８が定義できる。前記階段型構造の具現は図３Ｂ乃至図３Ｉを参照して説明する。
【００７１】
図３Ａ乃至図３Ｉは、本発明の実施形態による階段型構造を具現できるパターニング方法を示す斜視図である。
【００７２】
図３Ａを参照すれば、下部選択ゲート２３上に複数個の絶縁膜４７と複数個のコントロールゲート２７を交互に形成できる。複数個のコントロールゲート２７はプレート形状で形成できる。区分便宜上、複数個のコントロールゲート２７を符号２７＿１乃至２７＿４で表記する。同様に、複数個の絶縁膜４７を符号４７＿１乃至４７＿４で表記する。第１コントロールゲート２７＿１上のフォト工程において、たとえばフォトレジストで構成された第１マスク５０を形成できる。第１マスク５０は第１コントロールゲート２７＿１のセンターを横断する形態を有するように形成できる。コントロールゲート２７と絶縁膜４７は４個ずつ図示されているが、本発明をこれに限定するのではない。一例として、膜の各々の数はメモリーセルストリングのメモリーセルの数によって決定され得る。
【００７３】
図３Ｂを参照すれば、第１マスク５０を利用した第１パッドエッチングを使用して第１コントロールゲート２７＿１をパターニングできる。第１パッドエッチングによって第１絶縁膜４７＿１も共にパターニングされ、第２コントロールゲート２７＿２が示され得る。第１パッドエッチングにはドライエッチングを使用することができる。第１コントロールゲート２７＿１の両側端上面は第１ワードラインパッド３７＿１で定義される。
【００７４】
図３Ｃを参照すれば、第２コントロールゲート２７＿２上に第１マスク５０を覆う第１膜５２を形成できる。第１膜５２はポリマーを蒸着して形成できる。一例として、Ｃ−Ｈ−Ｆを含むガス、Ｎ２及びＡｒを含むプラズマを利用する蒸着工程で第１膜５２を形成できる。第１膜５２はポリマー、たとえばＣ及びＨを含むカーボン重合体で構成されることができる。
【００７５】
図３Ｄを参照すれば、スペーサーエッチングを使用して第１膜５２の一部を除去し、第１マスク５０の両側壁に第１スペーサー５２ｓを形成する。第１マスク５０と第１スペーサー５２ｓが第２マスク６０になされる。前記スペーサーエッチングは第１膜５２の形成に必要としたガスを含むプラズマを利用できる。一例として、Ｃ−Ｈ−Ｆを含むガス、Ｎ２及びＡｒを含むプラズマを利用するドライエッチング工程で第１膜５２をスペーサーエッチングし、第１スペーサー５２ｓを具現できる。
【００７６】
図３Ｃのポリマー蒸着工程と図３Ｄのポリマーエッチング工程とは同一なプラズマを利用できる。したがって、前記ポリマー蒸着及びポリマーエッチング工程はインサイチュに進行することが可能であり、さらにゲート２３、２７の蒸着及びパッドエッチング工程とインサイチュに進行することが可能である。同一なプラズマでポリマー蒸着とポリマーエッチング工程をインサイチュに進行する場合工程条件を異なるようにすることが効果的な蒸着とエッチングを具現するのに望ましい。効果的なポリマー蒸着及びポリマーエッチングを具現するために、Ｃ−Ｈ−Ｆを含むガスの中でＣとＨ、少なくともＣはポリマー蒸着に関与し、Ｆはポリマーエッチングを使用して関与するので、ポリマー蒸着工程ではＣ及びＨ、或いはＣ成分をＦ成分に比べて高く設定し、ポリマー蒸着工程ではその反対に設定できる。一例として、図３Ｃのポリマー蒸着工程ではフッ化メチル（ＣＨ３Ｆ）を提供し、図３Ｄのポリマーエッチング工程ではトリフルオロメタン（ＣＨＦ３）、４フッ化炭素（ＣＦ４）、或いはその組み合わせを提供できる。より効果的なポリマーエッチング工程のためにＯ２がさらに提供できる。選択的にコントロールゲート２７の側にパワーをかけてエッチャント（ｅｔｃｈａｎｔ）の直進性を高めることもさらに効果的なポリマーエッチング工程を具現するのに望ましい。
【００７７】
図３Ｅを参照すれば、第２マスク６０を利用した第２パッドエッチングを使用し、第２コントロールゲート２７＿２及び第２絶縁膜４７＿２をパターニングできる。これによって第２コントロールゲート２７＿２の両側端上面は一定の幅を有する第２ワードラインパッド３７＿２に定義できる。第２ワードラインパッド３７＿２の幅は第１スペーサー５２ｓの第１幅Ｗ１に依存する。したがって、図３Ｃのポリマー蒸着工程によって形成された第１膜５２の厚さ（これに追加して、第１マスク５０の幅）を適切に調節することによって第２ワードラインパッド３７＿２の幅を決定できる。
【００７８】
図３Ｆ乃至３Ｈを参照すれば、図３Ｃ乃至図３Ｅを参照して説明したものと同一類似の工程を利用し、プラズマを利用したポリマー蒸着工程において第２マスク６０を覆う第２膜５４をポリマーで形成し（図３Ｆ）、前記プラズマを利用したスペーサーエッチング工程において第２膜５４の一部を除去することによって第２マスク６０の両側壁に第２スペーサー５４ｓを形成して第３マスク７０を定義し（図３Ｇ）、第３マスク７０を利用した第３パッドエッチングを使用して第３コントロールゲート２７＿３及び第３絶縁膜４７＿３を一部除去して第３コントロールゲート２７＿３の両側端上面を第３ワードラインパッド３７＿３で定義できる（図３Ｈ）。第３ワードラインパッド３７＿３の幅は第２スペーサー５４ｓの第２幅Ｗ２（或いは第２マスク６０の幅と第２幅Ｗ）に依存する。
【００７９】
図３Ｉ乃至図３Ｋを参照すれば、図３Ｃ乃至図３Ｅを参照して説明したバーと同一類似の工程を利用し、プラズマを利用したポリマー蒸着工程において第３マスク７０を覆う第３膜５６をポリマーで形成し（図３Ｉ）、前記プラズマを利用したスペーサーエッチング工程において第３膜５６の一部を除去することによって第３マスク７０の両側壁に第３スペーサー５６ｓを形成して第４マスク８０を定義し（図３Ｊ）、第４マスク８０を利用した第４パッドエッチングを使用して第４コントロールゲート２７＿４及び第４絶縁膜４７＿４を一部除去して第４コントロールゲート２７＿４の両側端上面を第４ワードラインパッド３７＿４で定義することができる（図３Ｋ）。第４ワードラインパッド３７＿４の幅は第３スペーサー５６ｓの第３幅Ｗ３（或いは第４マスク８０の幅と第３幅Ｗ３）に依存する。図３Ｋに図示されたように、前記第４パッドエッチングによって下部選択ゲート２３の両側端上面が露出され、その上面を下部選択ラインパッド３８で定義できる。
【００８０】
図３Ｌを参照すれば、第４マスク８０をアッシング工程において除去できる。前記一連の工程によれば、階段型構造を有し、複数個のワードラインパッド３７を有する垂直積層された複数個のコントロールゲート２７が具現できる。絶縁膜４７も階段型構造にパターニングできる。
【００８１】
前記階段型構造を具現できるパターニング方法によれば、第１マスク５０の両側壁に第１スペーサー５２ｓを付着するので、第１マスク５０の収縮や膨脹を誘発することがなく、このようなことは第２スペーサー５４ｓ及び第３スペーサー５６ｓ付着の場合に同一類似するように適用されることができる。したがって、第１乃至第３スペーサー５２ｓ、５４ｓ、５６ｓの第１乃至第３幅Ｗ１−Ｗ３を望むサイズ、そして均一に設定できるので複数個のワードラインパッド３７の幅を均一に形成できる。さらには、前記パターニング方法は１回のフォト工程に第１マスク５０を形成した後、ポリマー蒸着及びポリマーエッチングを使用して複数段（たとえば、１６段）の階段型構造を形成できる。
【００８２】
前記パターニング方法においてスペーサー５２ｓ−５６ｓの物質はポリマーに限定されず、絶縁膜４７と蝕刻選択比がある物質、たとえばシリコン酸化膜、シリコン窒化膜、シリコンカーバイド、或いはこれらの組み合わせを選択できる。他の例として、スペーサー５２ｓ−５６ｓの物質として金属、金属酸化膜、金属窒化膜も選択できる。前記パターニング方法は階段型構造のコントロールゲート２７を具現することに限定されず、導電膜と電極が積層された階段型構造を具現することに広く使われ得る。
【００８３】
図２Ｅを参照すれば、ゲート２３、ゲート２７とを横断するスリット１９を形成できる。スリット１９によってゲート２３、ゲート２７は両分され、半導体基板２０上には２個の素子が具現されることができる。最上層のコントロールゲート２７上に複数個の上部選択ゲート２５を形成できる。上部選択ゲート２５はプレート、或いはライン形態に形成できる。上部選択ゲート２５はコントロールゲート２７及び／または下部選択ゲート２３と同一類似の物質、たとえば多結晶シリコンで形成できる。１つの選択ゲート２５は複数個の第２ピラー２９ｂと共通に連結することができる。
【００８４】
図２Ｆを参照すれば、上部選択ゲート２５を貫通して複数個の第２ピラー２９ｂと連結する複数個の第３ピラー２９ｃを蒸着或いはエピタキシャル工程で形成できる。第３ピラー２９ｃは、たとえばドライエッチングを使用して上部選択ゲート２５を貫通して第２ピラー２９ｂを開放するホールを形成し、そのホールを導電体で充填して形成できる。第３ピラー２９ｃは第１ピラー２９ａ及び／または第２ピラー２９ｂと同一類似の物質で形成できる。一例として、第３ピラー２９ｃは非晶質、単結晶、或いは多結晶シリコンで形成できる。第３ピラー２９ｃと上部選択ゲート２５間には第３ゲート絶縁膜（図示せず）が形成されることができ、これによって図１Ｃに図示されたものと同一類似の構造が具現されることができる。第３ゲート絶縁膜は、たとえばシリコン酸化膜やシリコン窒化膜を蒸着して形成できる。第１乃至第３ピラー２９ａ−２９ｃは上下連結して活性ピラー２９になされる。第１乃至第３ピラー２９ａ−２９ｃは半導体基板２０と同一の導電型、たとえばＰ型を有するように形成されることができる。したがって、半導体基板２０と活性ピラー２９は等電位を有することができる。
【００８５】
図２Ｇを参照すれば、活性ピラー２９と連結する複数個のビットライン２１を形成できる。１つのビットライン２１はその長さ方向に伸びる複数個の活性ピラー２９と共通に連結することができる。ビットライン２１の伸張方向と上部選択ゲート２３の伸張方向は互いに交差、たとえば直交できる。したがって、複数個のビットライン２１と複数個の上部選択ゲート２５は互いに横断するように配置されることができる。複数個のビットライン２１の中の何れか１つと複数個の上部選択ゲート２５の中の何れか１つにより１つのセルストリング２２が定義できる。活性ピラー２９の中のビットライン２１に隣接した領域にドレーンが形成されることができる。活性ピラー２９とビットライン２１との間にプラグをさらに形成できる。
【００８６】
図２Ｈを参照すれば、複数個の上部選択ゲート２５上に複数個の第１コンタクトプラグ３２ａを形成し、複数個の第１コンタクトプラグ３２ａに連結する複数個の第１ライン３２を形成できる。第１ライン３２は上部選択ゲート２５を上部選択ライン駆動回路に電気的に連結させることができる。複数個のワードラインパッド３７上に複数個の第２コンタクトプラグ３３ａを形成し、複数個の第２コンタクトプラグ３３ａに連結する複数個の第２ライン３３を形成できる。第２ライン３４はコントロールゲート２７をワードライン駆動回路に電気的に連結させることができる。下部選択ゲート２３の下部選択ラインパッド３８上に第３コンタクトプラグ３４ａを形成し、第３コンタクトプラグ３４ａに連結される第３ライン３４を形成できる。第３ライン３４は下部選択ゲート２３を下部選択ライン駆動回路に電気的に連結させることができる。第１乃至第３コンタクトプラグ３２ａ、３３ａ、３４ａは金属を蒸着し、同時に形成できる。類似するように、第１乃至第３ライン３２、３３、３４は金属を蒸着し、同時に形成できる。前記一連の工程によって階段型構造のコントロールゲート２７を有する不揮発性メモリー素子１が具現されることができる。
【００８７】
図４Ａは本発明の他の実施形態による不揮発性メモリー素子を示す斜視図であり、図４Ｂ及び図４Ｃは本発明の他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現する方法を示す斜視図である。
【００８８】
図４Ａを参照すれば、本発明の他の実施形態の不揮発性メモリー素子１ａは第２コンタクトプラグ３３ａが形成される一側に階段型構造を有する積層された複数個のコントロールゲート２７ａを含むことができる。それ以外は、図１Ａに図示された不揮発性メモリー素子１と同一類似するように構成されることができる。
【００８９】
図４Ｂ及び図４Ｃを参照すれば、図３Ｂ乃至図３Ｌを参照して説明したような同一類似の工程において一側に階段型構造を有するコントロールゲート２７ａを形成できる。一例として、図４Ｂに図示されたように下部選択ゲート２３上に複数個のコントロールゲート２７ａと複数個の絶縁膜４７ａをプレート形状に交互に形成し、最上層のコントロールゲート２７ａ上面の中で一側に限定された第１マスク５０を形成できる。ポリマー蒸着及びポリマーエッチングを使用して第１マスク５０の一側壁にスペーサーを形成した後、パッドエッチングとこのような過程を反復することによって図４Ｃに図示されたような階段型構造を有するコントロールゲート２７ａを形成できる。
【００９０】
図５Ａは本発明のその他の実施形態による不揮発性メモリー素子を示す斜視図であり、図５Ｂ及び図５Ｃは本発明のその他の実施形態による不揮発性メモリー素子の製造方法において、階段型構造を具現する方法を示す斜視図である。
【００９１】
図５Ａを参照すれば、本発明のその他の実施形態による不揮発性メモリー素子１ｂは前後左右四側に階段型構造を有するピラミッド形態に積層された複数個のコントロールゲート２７ｂを含むことができる。第２コンタクト３３ａはコントロールゲート２７ｂの右側ワードラインパッド３７ａ及び前方ワードラインパッド３７ｂに分散されて形成されることができる。コントロールゲート２７ｂの右側に第２ライン３３を全て形成するのに困難な問題点がありえる。たとえばコントロールゲート２７ｂの個数が多い場合コントロールゲート２７ｂの右側にあらゆる第２ライン３３を形成できる領域が十分に確保されない場合第２ライン３３の中の一部をコントロールゲート２７ｂの前方に形成することによって前記困難な点を除去できる。
【００９２】
図５Ｂ及び図５Ｃを参照すれば、図３Ｂ乃至図３Ｉを参照して説明したような同一類似の工程を進行し、全ての側面が階段型構造を有するピラミッド型コントロールゲート２７ｂを具現できる。一例として、図５Ｂに図示されたように下部選択ゲート２３上に複数個のコントロールゲート２７ｂと複数個の絶縁膜４７ｂをプレート形状に交互に形成し、最上層のコントロールゲート２７ａ上面の中でエッジに囲まれたセンターに限定された第１マスク５０を形成できる。ポリマー蒸着及びポリマーエッチングを使用して第１マスク５０の四側壁にスペーサーを形成した後、パッドエッチングする過程を反復することによって順次的に幅が拡大された第１マスク５０を形成し、図５Ｃに図示されたようなピラミッド型コントロールゲート２７ｂを形成できる。
【００９３】
図６Ａ乃至図６Ｍは本発明の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。前記図面で便宜上セル領域の一部を抜粋して図示する。
【００９４】
図６Ａを参照すれば、絶縁膜１２０は複数個の絶縁膜１２１−１２７を含み、犠牲膜１３０は複数個の犠牲膜１３１−１３６を含むことができる。半導体基板１０１上に絶縁膜１２１−１２７と犠牲膜１３１−１３６とを交互に積層し、薄膜構造体１００を形成できる。絶縁膜１２０と犠牲膜１３０とは蝕刻選択性を有することができるように選択された物質で形成され得る。例えば、絶縁膜１２０はシリコン酸化膜やシリコン窒化膜で、犠牲膜１３０はシリコン膜、シリコン酸化膜、シリコン窒化膜、シリコンカーバイドの中から選択された絶縁膜１２０とは異なる物質であり得る。薄膜構造体１００を貫通して半導体基板１０１を露出させる第１開口部１０５を形成できる。第１開口部１０５は四角形、円形、或いは楕円形に形成できる。本明細書では、絶縁膜１２１−１２７を積層順序によって第１乃至第７絶縁膜に区分する。犠牲膜１３１−１３６もこれと同じように積層順序によって第１乃至第６犠牲膜に区分する。
【００９５】
図６Ｂを参照すれば、薄膜構造体１００を覆って第１開口部１０５の内壁を実質的に共形（ｃｏｎｆｏｒｍａｌ）に覆う半導体膜２００を形成し、第１開口部１０５を満たす第１埋めパターン２１０を形成できる。半導体膜２００は非晶質、単結晶，或いは多結晶シリコン蒸着或いはエピタキシャル工程で形成できる。第１埋めパターン２１０は半導体膜２００が形成された第１開口部１０５を満たすようにシリコン酸化膜を蒸着して形成できる。或いは第１埋めパターン２１０はスピン−オン−グラス（ＳＯＧ）技術を利用して形成できる。
【００９６】
図６Ｃを参照すれば、半導体膜２００をパターニングし、第１開口部１０５内に互いに分離された半導体パターン２０５を形成し、半導体パターン２０５間の第２開口部２１５を絶縁膜で満たして第２埋めパターン２２０を形成できる。第２開口部２１５は半導体基板１０１を露出させることができる。半導体パターン２０５は第１開口部１０５の長軸を横断するマスクを使用し，第１埋めパターン２１０をパターニングすることによって第１開口部１０５の内壁に形成された半導体膜２００を露出させる第２開口部２１５を形成し、第２開口部２１５により露出された半導体膜２００をエッチングして形成できる。第２埋めパターン２２０は第２開口部２１５を満たす絶縁膜を形成した後薄膜構造体１００の上面が露出されるまで、その絶縁膜と半導体膜２００を平坦化して形成できる。半導体パターン２０５は活性ピラーに使われ、活性ピラーは図１Ｄに図示されたものと同一類似のマカロニ構造を有するようになる。
【００９７】
図６Ｄを参照すれば、薄膜構造体１００を構成する薄膜１２０、薄膜１３０の一部、或いは全部を貫通するトレンチ２３０を形成できる。トレンチ２３０は半導体パターン２０５から離隔され、犠牲膜１３０と絶縁膜１２０の側壁を露出させるライン或いは長方形形態に形成されることができる。トレンチ２３０は少なくとも第１犠牲膜１３１、或いは半導体基板１０１が示されるような深さを有するように形成されることができる。
【００９８】
図６Ｅを参照すれば、トレンチ２３０によって露出された犠牲膜１３０を選択的に除去し、絶縁膜１２１−１２７の間にリセス領域２４０を形成できる。リセス領域２４０はトレンチ２３０から絶縁膜の１２１−１２７の間に延長されたギャップ領域であり、半導体パターン２０５が露出できる。リセス領域２４０を形成する段階は絶縁膜１２０に対してエッチング選択性を有するエッチングレシピを使用し、犠牲膜１３０を等方的にエッチングする段階を含むことができる。例えば、犠牲膜１３０がシリコン窒化膜で絶縁膜１２０がシリコン酸化膜である場合、前記エッチングは燐酸を含むエッチャントを使用して実施できる。
【００９９】
図６Ｆを参照すれば、リセス領域２４０内に情報格納膜２５０とゲート２６０を形成できる。情報格納膜２５０はトンネル絶縁膜とブロッキング絶縁膜間との間に位置する電荷蓄積膜を含むことができる。電荷蓄積膜はシリコン窒化膜、或いはフローティングゲートを含むことができる。ゲート２６０は多結晶シリコンや金属を蒸着してプレート形状に形成できる。ゲート２６０を形成するための蒸着工程においてトレンチ２３０にも多結晶シリコンや金属が満たされ得る。この場合、トレンチ２３０に満たされた多結晶シリコン、或いは多結晶シリコンと情報格納膜２５０などをエッチング工程において除去した後、トレンチ２３０を絶縁膜で満たして第３埋めパターン２６７を形成できる。第３埋めパターン２６７はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、或いはこれらの組み合わせであり得る。ゲート２６０の中で第１ゲート２６１は接地選択ラインに使われる下部選択ゲート、第６ゲート２６６はストリング選択ラインに使われる上部選択ゲート、第２乃至第５ゲート２６２−２６５はワードラインに使われるコントロールゲートである。
【０１００】
図６Ｇを参照すれば、プレート形状のゲート２６０を階段型構造に形成するために図３Ｂ乃至図３Ｉを参照して説明したものと同一類似の工程を利用できる。例えば、第１マスク３００を形成できる。例えば、第１マスク３００は第７絶縁膜１２７上に第２埋めパターン２２０及び第３埋めパターン２６７を全部覆わないようにフォトレジストで形成できる。
【０１０１】
図６Ｈを参照すれば、第１マスク３００を利用したドライエッチングを使用して第７絶縁膜１２７と第２及び第３埋めパターン２２０、２６７を一部除去できる。前記エッチングは第６ゲート２６６が示されることができるように進行できる。この場合第６ゲート２６６上に形成された情報格納膜２５０が一部除去できる。第１マスク３００の側壁に第１スペーサー３０２ｓを形成できる。第１スペーサー３０２ｓは第１マスク３００によって覆わない第２埋めパターン２２０及び第３埋めパターン２６７を覆うように形成できる。第１スペーサー３０２ｓは第１マスク３００及び第６ゲート２６６を覆う膜を形成した後、その膜をスペーサーエッチングして形成できる。第１スペーサー３０２ｓはフォトレジスト、絶縁膜、或いはポリマーなどで形成できる。本実施形態によれば、図３Ｃ及び図３Ｄでの説明と同一類似するようにＣＨ３Ｆを含むプラズマを利用したポリマー蒸着で膜を形成し、その膜をＣＨＦ３及び／またはＣＦ４を含むプラズマを利用したポリマーエッチングをポリマー蒸着とインサイチュに進行して第１スペーサー３０２ｓを形成できる。第１マスク３００と第１スペーサー３０２ｓは第２マスク３１０を構成する。
【０１０２】
図６Ｉを参照すれば、第２マスク３１０を利用したドライエッチングを使用して第６ゲート２６６を一部除去できる。第６ゲート２６６のエッチングとともに第６絶縁膜１２６と、第６絶縁膜１２６の上下面に形成された情報格納膜２５０も共にエッチングできる。これによって、第５ゲート２６５が示されることができる。第６ゲート２６６は上部選択ゲートとして第２埋めパターン２２０及び第３埋めパターン２６７によって分離されたライン形態に形成されることができる。本実施形態によれば、上部選択ゲート２６６をライン形態に形成する工程をスキップできる。
【０１０３】
図６Ｊを参照すれば、ポリマー蒸着及びポリマーエッチングを使用して第２マスク３１０の側壁に第２スペーサー３１０ｓを形成できる。第２マスク３１０と第２スペーサー３１０ｓは第３マスク３２０を構成できる。第３マスク３２０を利用したドライエッチングを使用し、第５ゲート２６５を一部除去してワードラインパッド２３７を定義できる。第５ゲート２６５エッチングの際第５絶縁膜１２５と、第５絶縁膜１２５の上下面に形成された情報格納膜２５０も共にエッチングできる。これによって、第４ゲート２６４が示されることができる。
【０１０４】
図６Ｋを参照すれば、前記ポリマー蒸着及びポリマーエッチングを使用してマスクを益々拡大させ、その拡大されたマスクを利用したドライエッチングを使用して上部選択ゲート２６６は分離されたライン形態に形成され、コントロールゲート２６２−２６５と下部選択ゲート２６１は階段型構造に形成されることができる。コントロールゲート２６２−２６５各々にはワードラインパッド２３７が定義され、下部選択ゲート２６１には下部選択ラインパッド２３８が定義できる。選択的に、半導体パターン２０５と第１埋めパターン２２０とをリセスさせる溝２７０を形成できる。
【０１０５】
図６Ｌを参照すれば、溝２７０を金属やポリシリコンと同一な導電体で満たして半導体パターン２０５と接続されるビットラインパッド２９０を形成できる。他の例として、溝２７０を形成せずに第１埋めパターン２１０上に半導体パターン２０５と接続されるビットラインパッド２９０を形成できる。
【０１０６】
図６Ｍを参照すれば、ビットラインパッド２９０と接するビットラインプラグ２３１ａと、ビットラインプラグ２３１ａに接するビットライン２３１を形成できる。ワードラインパッド２３７に接するコンタクトプラグ２３３ａと、コンタクトプラグ２３３ａに接する複数個のコントロールゲート２６２−２６５をワードライン駆動回路に連結する複数個の金属ライン２３３を形成できる。前記一連の工程に不揮発性メモリー素子１ｃを具現できる。図面には図示しないが、複数個の上部選択ゲート２６６を上部選択ライン駆動回路に連結する複数個の金属ラインと、下部選択ゲート２６１を下部選択ライン駆動回路に連結する金属ラインとをさらに形成できる。ゲート２６１−２６６は図３Ｂ乃至図３Ｉのように両側に階段型構造にパターニングされ、或いは図４Ｂ及び／または図４Ｃに図示されたように一側に階段型構造にパターニングされ、或いは図５Ｂ及び図５Ｃに図示されたようにピラミッド型構造にパターニングされ得る。
【０１０７】
図７Ａ乃至図７Ｅは本発明の他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。簡潔性のために図６Ａ乃至図６Ｍと同一な点に対しては詳細な説明は省略する。
【０１０８】
図７Ａを参照すれば、図６Ａ乃至６Ｃで説明したような同一類似の工程を進行して半導体基板１０１上に絶縁膜１２１−１２７と犠牲膜１３１−１３６を交互に積層し、薄膜構造体１００を形成し、第２開口部２１５内に第１埋めパターン２１０と第２埋めパターン２２０を形成できる。第１埋めパターン２１０の両側壁及び下部壁には活性ピラーに活用されるＵ字形態の半導体パターン２０５を形成できる。第７絶縁膜１２７上に第１マスク３００を形成できる。一例として、第１マスク３００はフォトレジストを蒸着した後パターニングして形成でき、第２埋めパターン２２０を一部覆う形態を有するようにパターニングされ得る。
【０１０９】
図７Ｂを参照すれば、絶縁膜１２０と犠牲膜１３０とを階段型構造に形成できる。前記形成過程は図３Ｂ乃至図３Ｉで説明したものと同一類似のマスク拡大工程を利用できる。例えば、第１マスク３００を利用したエッチングを使用して第７絶縁膜１２７を一部除去し、第６犠牲膜１３６を示すことができる。その次に、第１マスク３００の側壁に第１スペーサー３０２ｓを付着し、第１マスク３００に比べて拡大された第２マスク３１０を形成できる。第１スペーサー３０２ｓは図３Ｃ及び図３Ｄで説明したものと同一類似であるようにポリマー蒸着及びポリマーエッチングをインサイチュに進行して形成できる。第１スペーサー３０２ｓは第１マスク３００により覆わない第２埋めパターン２２０の一部を覆うように第６犠牲膜１３６上にスペーサー形態に形成できる。第２マスク３１０を利用したエッチングを使用し、第６犠牲膜１３６と第６絶縁膜１２６を一部除去し、第５犠牲膜１３５を示すことができる。前記のようなマスク拡大工程とエッチング工程を反復して絶縁膜１２０と犠牲膜１３０を階段型構造に形成できる。本実施形態によれば、階段型構造の犠牲膜１３０の中で第６犠牲膜１３６は第２開口部２１５によって複数個（例、３個）に分離できる。同様に、階段型構造の絶縁膜１２０の中で第７絶縁膜１２７と第６絶縁膜１２６は第２開口部２１５によって各々複数個（例、３個）に分離できる。
【０１１０】
図７Ｃを参照すれば、犠牲膜１３０と絶縁膜１２０を貫通して第１犠牲膜１３１、或いは半導体基板１０１を示すトレンチ２３０を形成できる。トレンチ２３０は第２開口部２１５の延長長さと同一類似の長さを有することができる。これによって、トレンチ２３０は隣接した２個の第２開口部２１５間の第６犠牲膜１３６を２個に分離できる。同様に、トレンチ２３０は隣接した２個の第２開口部２１５間の第７絶縁膜１２７と第６絶縁膜１２６を各々２個に分離できる。したがって、第６犠牲膜１３６は４個に分離され、第６絶縁膜１２６及び第７絶縁膜１２７も４個に分離できる。本実施形態によれば、犠牲膜１３０は階段型構造にパターニングの第６犠牲膜１３６は複数個に分離されたライン形態に形成され、第１乃至第５犠牲膜１３１−１３５は階段型にパターニングされたプレート形状に形成されることができる。第６犠牲膜１３６は第７絶縁膜１２７により完全に覆われず、一部が露出できる。
【０１１１】
図７Ｄを参照すれば、トレンチ２３０によって露出された犠牲膜１３０を選択的に除去して絶縁膜の１２１−１２７との間にリセス領域２４０を形成できる。リセス領域２４０によって半導体パターン２０５が露出できる。
【０１１２】
図７Ｅを参照すれば、リセス領域２４０内に情報格納膜２５０とゲート２６０を形成できる。情報格納膜２５０はトンネル絶縁膜とブロッキング絶縁膜間にシリコン窒化膜、或いはフローティングゲートのような電荷蓄積膜を含むことができる。ゲート２６０は多結晶シリコンや金属などを蒸着して形成できる。トレンチ２３０にも多結晶シリコンや金属などが充填されることができ、これをエッチングを使用して除去し、シリコン酸化膜、シリコン窒化膜、或いはこれらの組み合わせを蒸着してトレンチ２３０を埋めて第３埋めパターン２６７を形成できる。続いて、図６ｌに図示されたように選択的にビットラインパッド２９０を形成し、図６Ｍに図示されたようにビットライン２３１と金属ライン２３３を形成することによって不揮発性メモリー素子１ｃを形成できる。
【０１１３】
本実施形態によれば、ゲート２６０は図７Ｃに図示された階段型構造の犠牲膜１３０を代えて階段型構造に形成されることができる。ゲート２６０形成過程で上部選択ゲート２６６は別途の分離工程が必要ではなく、コントロールゲート２６２−２６６各々にワードラインパッド２３７が定義でき、下部選択ゲート２６１には下部選択ラインパッド２３８が定義できる。ゲート２６０は図３Ｌに図示されたように両側に階段型構造を有し、或いは図４Ｃのように一側に階段型構造を有し、或いは図５Ｃのようにピラミッド型構造を有するようにパターニングされ得る。前記階段型構造のゲート２６０は一例として図８Ｂ乃至図８Ｄに開始されたバーと同一類似の工程に形成できる。
【０１１４】
図８Ａ乃至図８Ｄは階段型ゲート形成方法の一例を示す斜視図である。
【０１１５】
図８Ａを参照すれば、図７Ｂを参照して説明した工程において絶縁膜１２０と犠牲膜１３０を階段型構造に形成した後、その階段型にパターニングされた階段型パターン部１４０を覆うマスク４００を形成できる。マスク４００はたとえばフォトレジストで形成できる。
【０１１６】
図８Ｂを参照すれば、図７Ｃを参照して説明した工程においてトレンチ２３０を形成できる。トレンチ２３０はマスク４００まで延長され得る。したがって、トレンチ２３０形成の際マスク４００の一部が除去され、階段型パターン部１４０側へ後退された陥没部４０２が形成されることができる。
【０１１７】
図８Ｃを参照すれば、図７Ｄを参照して説明した工程において犠牲膜１３０を選択的に除去し、リセス領域２４０が形成されることができる。この時のリセス領域２４０はマスク４００により遮られることができる。したがって、リセス領域２４０は階段型パターン部１４０側には開放されず、その反対側には開放された形態を有することができる。
【０１１８】
図８Ｄを参照すれば、リセス領域２４０に情報格納膜２５０とゲート２６０を形成できる。特に、リセス領域２４０に多結晶シリコンや金属などを蒸着する場合、下面階段型構造のゲート２６１−２６６が形成されることができる。ゲート２６０形成過程で上部選択ゲート２６６は別途の分離工程が必要ではなく、コントロールゲート２６２−２６６各々にワードラインパッド２３７が定義でき、下部選択ゲート２６１には下部選択ラインパッド２３８が定義できる。トレンチ２３０を満たす多結晶シリコンなどをエッチングを使用して除去した後絶縁膜で充填すれば第３埋めパターン２６７を形成できる。マスク４００の陥没部（図８Ｃの４０２）も第３埋めパターン２６７で充填するので第３埋めパターン２６７は第７絶縁膜１２７から突出されて形成されることができる。マスク４００はアッシング工程に除去できる。前記一連の工程においてプレート形状の犠牲膜１３０を階段型構造にパターニングした後階段型構造のゲート２６０に代えることができる。マスク４００を利用して犠牲膜１３０をゲート２６０に代える工程は図３Ｌ及び／または図４Ｃの階段型構造を形成したり、図５Ｃのピラミッド型構造を形成する場合に採択されることができる。
【０１１９】
図９Ａ乃至図９Ｇは本発明のその他の変形実施形態による不揮発性メモリー素子の製造方法を示す斜視図である。簡潔性のために図６Ａ乃至図６Ｍと同一な点に対しては詳細な説明は省略する。
【０１２０】
図９Ａを参照すれば、図６Ａ乃至６Ｃで説明したバーと同一類似の工程を進行して半導体基板１０１上に絶縁膜１２１−１２７と犠牲膜１３１−１３６を交互に積層し、薄膜構造体１００を形成できる。第２開口部２１５内には両側にＵ字型半導体パターン２０５が形成された第１埋めパターン２１０と、第２埋めパターン２２０を形成できる。第７絶縁膜１２７上に第１マスク５００を形成できる。一例として、第１マスク５００はフォトレジストを蒸着した後パターニングし、第２埋めパターン２２０を全部覆う形態に形成できる。
【０１２１】
図９Ｂを参照すれば、第１マスク５００を利用したエッチングを使用して第７絶縁膜１２７と第６犠牲膜１３６を一部除去できる。これによれば、第７絶縁膜１２７と第６犠牲膜１３６は第２開口部２１５により複数個に分離されたライン形態にパターニングされ得る。第１マスク５００の側壁に図３Ｃ及び３Ｄに記載されるようにポリマー蒸着とポリマーエッチングをインサイチュに進行して第１スペーサー５０２ｓを付着して第２マスク５１０を形成できる。第１スペーサー５０２ｓは第５犠牲膜１３５上に形成されることができる。第２マスク５１０を利用したエッチングを使用して第５犠牲膜１３５と第６絶縁膜１２６を一部除去できる。これと共に図３Ｂ乃至図３Ｉで説明したものと同一類似するように絶縁膜１２０と犠牲膜１３０を階段型構造に形成できる。
【０１２２】
図９Ｃを参照すれば、犠牲膜１３０と絶縁膜１２０を貫通して第１犠牲膜１３１、或いは半導体基板１０１を示すトレンチ２３０を形成できる。トレンチ２３０は第２開口部２１５の延長長さと同一類似の長さを有することができる。本実施形態によれば、犠牲膜１３０は階段型構造にパターニングされて第６犠牲膜１３６は複数個に分離されたライン形態に形成され、第１乃至第５犠牲膜１３１−１３５は階段型にパターニングされたプレート形状に形成されることができる。絶縁膜１２０は犠牲膜１３０と同一な形態にパターニングされ得る。第６犠牲膜１３６は第７絶縁膜１２７により完全に覆うことができる。
【０１２３】
図９Ｄを参照すれば、トレンチ２３０によって露出された犠牲膜１３０を選択的に除去し、絶縁膜の１２１−１２７間にリセス領域２４０を形成できる。リセス領域２４０により半導体パターン２０５が露出できる。
【０１２４】
図９Ｅを参照すれば、リセス領域２４０内に情報格納膜２５０と導電膜２６９を形成できる。導電膜２６９は多結晶シリコンや金属などを蒸着して形成できる。トレンチ２３０にも多結晶シリコンや金属などが充填され得るが、これをエッチングを使用して除去してシリコン酸化膜、シリコン窒化膜、或いはこれらの組み合わせを蒸着してトレンチ２３０を充填する第３埋めパターン２６７を形成できる。導電膜２６９は第７絶縁膜１２７に覆われない部分まで拡張され，形成されることができる。したがって、第１乃至第６絶縁膜１２１−１２６は導電膜２６９によって覆われる。第７絶縁膜１２７上に、たとえばフォトレジストを蒸着してマスク６００を形成し、そのマスク６００を利用したエッチングを使用して導電膜２６９を選択的に除去できる。マスク６００はアッシング工程に除去できる。
【０１２５】
図９Ｆを参照すれば、導電膜２６９の選択的エッチングによって階段型構造のゲート２６０が形成されることができる。ゲート２６０の中で上部選択ゲート２６６は第２開口部２１５により分離されたライン形態に形成され、コントロールゲート２６２−２６５と下部選択ゲート２６１は階段型構造を有するプレート形状に形成されることができる。ゲート２６１−２６６各々は第２乃至第７絶縁膜１２２−１２７各々に覆われて露出されない。第７絶縁膜１２７上にマスク７００を形成できる。このマスク７００は第２埋めパターン２２０の一部を覆わない形態を有するように、たとえばフォトレジストを蒸着及びパターニングして形成できる。このマスク７００を利用したエッチングを使用して第２乃至第７絶縁膜１２２−１２７を選択的に除去できる。マスク７００はアッシング工程で除去できる。
【０１２６】
図９Ｇを参照すれば、絶縁膜１２０の選択的エッチングによってゲート２６１−２６６の一部が露出され得る。これによって、コントロールゲート２６２−２６５各々にはワードラインパッド２３７が定義され、下部選択ゲート２６１には下部選択ラインパッド２３８が定義できる。ゲート２６０は図３Ｌに図示されたように両側に階段型構造を有し、或いは図４Ｃのように一側に階段型構造を有するか、或いは図５Ｃのようにピラミッド型構造に形成されることができる。続いて、図６Ｌに図示されたように選択的にビットラインパッド２９０を形成し、図６Ｍに図示されたようにビットライン２３１と金属ライン２３３を形成することによって不揮発性メモリー素子１ｃを形成できる。
【０１２７】
図１０Ａは本発明の実施形態による不揮発性メモリー素子を具備したメモリーカードを示す一ブロック図である。
【０１２８】
図１０Ａを参照すれば、メモリーカード１２００は高容量のデータ格納能力を支援するためにフラッシュメモリー１２１０を含む。フラッシュメモリー１２１０は上述した本発明実施形態による不揮発性メモリー素子、たとえば垂直ＮＡＮＤフラッシュメモリー素子を含むことができる。
【０１２９】
メモリーカード１２００はホスト１２３０（ＨＯＳＴ）とフラッシュメモリー１２１０（ＦＡＬＳＨ  ＭＥＭＯＲＹ）との間の諸般データ交換を制御するメモリーコントローラ１２２０（ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ）を含むことができる。ＳＲＡＭ１２２１は、中央処理処置１２２２（ＣＰＵ）の動作メモリーとして使われることができる。ホストインターフェース１２２３（ＨＯＳＴ  ＩＮＴＥＲＦＡＣＥ）はメモリーカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備できる。誤謬修正コード１２２４（ＥＣＣ）はフラッシュメモリー１２１０から読み出されたデータに含まれ得る誤謬を検出及び訂正できる。メモリーインターフェース１２２５（ＭＥＭＯＲＹ  ＩＮＴＥＲＦＡＣＥ）はフラッシュメモリー１２１０とインターフェーシングする。中央処理処置１２２２（ＣＰＵ）はメモリーコントローラ１２２０のデータ交換のための諸般制御動作を実施する。たとえ、図面には図示しないが、メモリーカード１２００はホスト１２３０（ＨＯＳＴ）とのインターフェーシングのためのコードデータを保存するＲＯＭをさらに含むことができる。
【０１３０】
図１０Ｂは本発明実施形態による不揮発性メモリー素子を具備した情報処理システムを示す一ブロック図である。
【０１３１】
図１０Ｂを参照すれば、本発明実施形態による情報処理システム１３００は上述した不揮発性メモリー素子、一例として垂直ＮＡＮＤフラッシュメモリー素子を具備したフラッシュメモリーシステム１３１０を含むことができる。情報処理システム１３００はモバイル機器やコンピュータなどを含むことができる。
【０１３２】
一例として、情報処理システム１３００はフラッシュメモリーシステム１３１０と各々システムバス１３６０に電気的に連結したモデム１３２０（ＭＯＤＥＭ）、中央処理処置１３３０（ＣＰＵ）、ＲＡＭ１３４０、ユーザーインターフェース１３５０（ＵＳＥＲ  ＩＮＴＥＲＦＡＣＥ）とを含むことができる。フラッシュメモリーシステム１３１０には中央処理処置１３３０によって処理されたデータまたは外部で入力されたデータが保存されることができる。
【０１３３】
情報処理システム１３００はメモリーカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）及びその以外の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）に提供されることができる。一例として、フラッシュメモリーシステム１３１０は半導体ディスク装置（ＳＳＤ）で構成されることができ、この場合情報処理システム１３００は大容量のデータをフラッシュメモリーシステム１３１０に安定的に、そして信頼性があるように格納することができる。
【０１３４】
以上の発明の詳細な説明は開示された実施状態で示す発明を制限しようとする意図でなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境で使用することができる。添付の請求範囲は他の実施状態も含むと解釈できる。
【符号の説明】
【０１３５】
１    不揮発性メモリー素子
２    セル領域
３    周辺領域
２０  半導体基板
２３  下部選択ゲート
２５  上部選択ゲート
【図１Ａ】
2011222994.tif 000003
【図１Ｂ】
2011222994.tif 000004
【図１Ｃ】
2011222994.tif 000005
【図１Ｄ】
2011222994.tif 000006
【図１Ｅ】
2011222994.tif 000007
【図２Ａ】
2011222994.tif 000008
【図２Ｂ】
2011222994.tif 000009
【図２Ｃ】
2011222994.tif 000010
【図２Ｄ】
2011222994.tif 000011
【図２Ｅ】
2011222994.tif 000012
【図２Ｆ】
2011222994.tif 000013
【図２Ｇ】
2011222994.tif 000014
【図２Ｈ】
2011222994.tif 000015
【図３Ａ】
2011222994.tif 000016
【図３Ｂ】
2011222994.tif 000017
【図３Ｃ】
2011222994.tif 000018
【図３Ｄ】
2011222994.tif 000019
【図３Ｅ】
2011222994.tif 000020
【図３Ｆ】
2011222994.tif 000021
【図３Ｇ】
2011222994.tif 000022
【図３Ｈ】
2011222994.tif 000023
【図３Ｉ】
2011222994.tif 000024
【図３Ｊ】
2011222994.tif 000025
【図３Ｋ】
2011222994.tif 000026
【図３Ｌ】
2011222994.tif 000027
【図４Ａ】
2011222994.tif 000028
【図４Ｂ】
2011222994.tif 000029
【図４Ｃ】
2011222994.tif 000030
【図５Ａ】
2011222994.tif 000031
【図５Ｂ】
2011222994.tif 000032
【図５Ｃ】
2011222994.tif 000033
【図６Ａ】
2011222994.tif 000034
【図６Ｂ】
2011222994.tif 000035
【図６Ｃ】
2011222994.tif 000036
【図６Ｄ】
2011222994.tif 000037
【図６Ｅ】
2011222994.tif 000038
【図６Ｆ】
2011222994.tif 000039
【図６Ｇ】
2011222994.tif 000040
【図６Ｈ】
2011222994.tif 000041
【図６Ｉ】
2011222994.tif 000042
【図６Ｊ】
2011222994.tif 000043
【図６Ｋ】
2011222994.tif 000044
【図６Ｌ】
2011222994.tif 000045
【図６Ｍ】
2011222994.tif 000046
【図７Ａ】
2011222994.tif 000047
【図７Ｂ】
2011222994.tif 000048
【図７Ｃ】
2011222994.tif 000049
【図７Ｄ】
2011222994.tif 000050
【図７Ｅ】
2011222994.tif 000051
【図８Ａ】
2011222994.tif 000052
【図８Ｂ】
2011222994.tif 000053
【図８Ｃ】
2011222994.tif 000054
【図８Ｄ】
2011222994.tif 000055
【図９Ａ】
2011222994.tif 000056
【図９Ｂ】
2011222994.tif 000057
【図９Ｃ】
2011222994.tif 000058
【図９Ｄ】
2011222994.tif 000059
【図９Ｅ】
2011222994.tif 000060
【図９Ｆ】
2011222994.tif 000061
【図９Ｇ】
2011222994.tif 000062
【図１０Ａ】
2011222994.tif 000063
【図１０Ｂ】
2011222994.tif 000064