(57)【要約】【課題】裏面照射型においてチャネルに形成されるバリアの抑制とリセット電圧の低減を両立させることが可能な固体撮像素子およびカメラを提供する。【解決手段】画素セル１１Ａは、第１基板面１０１側に形成された第１導電型ウェル１１０と、第２基板面１０２側に形成された第２導電型ウェル１２０と、を有し、第１導電型ウェルは第１基板面側から受光した光の光電変換機能および電荷蓄積機能を有し、第２導電型ウェルは、第１導電型ウェルにおける蓄積電荷を検出するし、閾値変調機能を有する画素トランジスタ１３０が形成され、画素トランジスタは、チャネル形成領域１３１を挟んでソース領域１３２およびドレイン領域１３３と、チャネル形成領域上に形成された読み出しゲート電極１３５を含み、チャネル形成領域の一側部にソース領域およびドレイン領域とは別個に専用ドレイン１３４が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
上記画素セルは、
上記第１基板面側に形成された第１導電型ウェルと、
上記第２基板面側に形成された第２導電型ウェルと、を有し、
上記第１導電型ウェルは、
上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
上記第２導電型ウェルは、
上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有する画素トランジスタが形成され、
上記画素トランジスタは、
チャネル形成領域を挟んでソース領域およびドレイン領域と、上記チャネル形成領域上に形成された読み出しゲート電極を含み、
上記チャネル形成領域の一側部にソース領域およびドレイン領域とは別個に専用ドレインが形成されている
固体撮像素子。
【請求項２】
上記画素トランジスタのソース領域およびドレイン領域と上記フォトセンサが基板深さ方向に分離された分離構造を含む
請求項１記載の固体撮像素子。
【請求項３】
上記分離構造は、
チャネル形成領域の半導体を掘ることによって形成される
請求項２記載の固体撮像素子。
【請求項４】
上記分離構造は、
ポリシリコンの固相拡散によって形成される
請求項２記載の固体撮像素子。
【請求項５】
上記専用ドレインが、
基板の深さ方向において、少なくとも上記フォトセンサの位置に達するように上記第２基板面から深く形成された構造を有する
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記専用ドレインは、
基板の深さ方向において、少なくとも上記フォトセンサの最深位置または当該最深位置より深い位置に達するように上記第２基板面から深く形成された構造を有する
請求項５記載の固体撮像素子。
【請求項７】
上記ソース領域近傍に感度改善のためのキャリアポケットが形成されている
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
上記画素トランジスタのソース領域と隣接の画素トランジスタのドレイン領域が直列に接続されて、複数の構造の画素によって構成された複合画素構造を有する
請求項１から７のいずれか一に記載の固体撮像素子。
【請求項９】
上記複合画素において、
読み出し画素トランジスタをオフ状態とし、それ以外の画素トランジスタをオン状態にすることにより、端部の画素トランジスタのソース領域から読み出し信号を出力する
請求項８記載の固体撮像素子。
【請求項１０】
上記複合画素において、
各画素トランジスタの変調度を変えることが可能である
請求項８記載の固体撮像素子。
【請求項１１】
複数の上記画素セルが行列状に配列された画素部と、
上記画素セルの行配列に対応して各行に配線された選択制御線およびリセット制御線と、
上記選択制御線およびリセット制御線を選択的に駆動する駆動部と、
上記画素セルの列配列に対応して各列に配線された読み出し信号線と、を有し、
上記画素部の各画素セルは、
読み出しゲート電極および上記専用ドレインに接続されたリセット電極を含み、
上記読み出しゲート電極が上記選択制御線に接続され、
上記リセット電極が上記リセット制御線に接続され、
上記ソース領域が読み出し信号線に接続され、
信号リセットが水平行で行われ、信号出力が垂直列で行われる
請求項１から１０のいずれか一に記載の固体撮像素子。
【請求項１２】
上記画素セルの列配列に対応して各列に配線された読み出し電源線を、さらに有し、
上記画素セルのドレイン領域が上記読み出し電源線に接続されている
請求項１１記載の固体撮像素子。
【請求項１３】
ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器を含み、当該比較器の比較結果に応じてアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換部を有する
請求項１１または１２記載の固体撮像素子。
【請求項１４】
上記ＡＤ変換部は、
上記比較器の動作点リセットを読み出し完了した画素で実施する
請求項１３記載の固体撮像素子。
【請求項１５】
上記ＡＤ変換部は、
上記比較器の動作点リセットを無効領域画素で実施する
請求項１３記載の固体撮像素子。
【請求項１６】
基板の第１基板面側から光を受光する固体撮像装置と、
上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、
上記固体撮像装置の出力信号を処理する信号処理回路と、
を有し、
上記固体撮像装置は、
光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
上記画素セルは、
上記第１基板面側に形成された第１導電型ウェルと、
上記第２基板面側に形成された第２導電型ウェルと、を有し、
上記第１導電型ウェルは、
上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
上記第２導電型ウェルは、
上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有する画素トランジスタが形成され、
上記画素トランジスタは、
チャネル形成領域を挟んでソース領域およびドレイン領域と、上記チャネル形成領域上に形成された読み出しゲート電極を含み、
上記チャネル形成領域の一側部にソース領域およびドレイン領域とは別個に専用ドレインが形成されている
カメラ。
【請求項１７】
複数の上記画素セルが行列状に配列された画素部と、
上記画素セルの行配列に対応して各行に配線された選択制御線およびリセット制御線と、
上記選択制御線およびリセット制御線を選択的に駆動する駆動部と、
上記画素セルの列配列に対応して各列に配線された読み出し信号線と、を有し、
上記画素部の各画素セルは、
読み出しゲート電極および上記専用ドレインに接続されたリセット電極を含み、
上記読み出しゲート電極が上記選択制御線に接続され、
上記リセット電極が上記リセット制御線に接続され、
上記ソース領域が読み出し信号線に接続され、
信号リセットが水平行で行われ、信号出力が垂直列で行われる
請求項１６記載のカメラ。
【請求項１８】
上記画素セルの列配列に対応して各列に配線された読み出し電源線を、さらに有し、
上記画素セルのドレイン領域が上記読み出し電源線に接続されている
請求項１７記載のカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子を有する固体撮像素子およびカメラに関するものである。
【背景技術】
【０００２】
固体撮像素子、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部の光電変換素子であるフォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。
【０００３】
そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、埋め込み型フォトダイオード構造が有効である。
この埋め込み型フォトダイオードは、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域（正孔蓄積領域）を形成して構成される。
その埋め込み型フォトダイオードの作製方法としては、ｐ型不純物となるＢやＢＦ２をイオン注入し、アニール処理して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
【０００４】
また、ＣＭＯＳイメージセンサでは、各画素が、フォトダイオードと読み出し、リセット、増幅などの各種のトランジスタを含んで形成される。フォトダイオードにより光電変換された信号は、これらのトランジスタにより処理される。各画素の上部には多層の金属配線を含む配線層が形成される。配線層上には、フォトダイオードに入射する光の波長を規定するカラーフィルタや、フォトダイオードに光を集光するオンチップレンズが形成される。
【０００５】
このようなＣＭＯＳイメージセンサとしては、種々の特徴を有するデバイス構造が提案されている。
【０００６】
具体的には、光電変換素子構造にＣＣＤ的な特徴を採用した電荷変調デバイス（ＣＭＤ：Charge Modulation Device、特許文献１，２，３参照）、バルク電荷変調デバイス（ＢＣＭＤ：Bulk Charge Modulation Device、特許文献４参照）が提案されている。
ＢＣＭＤは、極大点に蓄積されるフォトホールの電荷量に応じて表面に形成されたトランジスタのチャネル中の電荷量が変調され、この表面の電荷量によってソース・ドレイン電流が変化し、その結果信号電荷に応じた読み出しが可能となる。
さらに、受光部と信号検出部を分け隣接して配置した閾値変調型イメージセンサ（ＶＭＩＳ：Vth Modulation Image Sensor、特許文献７，８，９，１０参照）等の各種デバイスが提案されている。
【０００７】
また、特許文献１１には、次のような固体撮像素子が提案されている。
この固体撮像素子は、入射光により光電変換を行い、光電変換により得られた信号電荷を蓄積し、蓄積した信号電荷の電荷量に応じて信号電圧を出力する機能を併せ持つ受光素子を有している。この受光素子は、平面的にみて同じ箇所で信号電荷が蓄積されやすく、かつ、表面チャネル電流が流れやすくなるようなポテンシャル分布を有している。
【０００８】
これらのＣＭＯＳイメージセンサは、基本的にデバイスの前面側から光を照射する前面照射型の固体撮像素子である。
【０００９】
これに対して、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面（背面）照射型の固体撮像素子が提案されている（特許文献１２参照）。
【００１０】
この特許文献１２の固体撮像素子では、素子分離領域をＭＯＳ構造とし、素子分離電極下の半導体領域を真性半導体またはこれに近い半導体とし、隣接画素間でソースおよびドレインを共有している。
これにより、画素を微細化し、平面的に見て同じ箇所で信号電荷が蓄積され易くかつ表面チャネル電流が流れ易くなるようなポテンシャル分布を有することが可能となっている。
特許文献１２には、このようにして、低照度時に於ける感度のリニアリティや感度リニアリティのばらつきを改善したＣＭＤの画素構造が提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第１９３８０９２号公報
【特許文献２】特開平６−１２０４７３号公報
【特許文献３】特許第１８５５８６７号公報
【特許文献４】特開昭６４−１４９５９号公報
【特許文献５】特許第２６９２２１８号公報
【特許文献６】特許第３７５２７７３号公報
【特許文献７】特開平２−３０４９７３号公報
【特許文献８】特開２００５−２４４４３４号公報
【特許文献９】特許第２９３５４９２号公報
【特許文献１０】特許第３８２９８３０号公報
【特許文献１１】特開平１０−６５１３８号公報
【特許文献１２】特許第３７５９４３５号公報
【特許文献１３】特表２００８−５１１１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述した前面照射型のＣＭＤやＢＣＭＤ、ＶＭＩＳなどでは、基板をオーバーフローとして利用しているため、リセット電圧も高かった。
また、既存のフォトゲート構造では、薄膜ゲートを通して受光するため、青感度が低下するという不利益がある。
【００１３】
そして、上記の前面照射型のＣＭＯＳイメージセンサでは、画素の上部の配線により光が遮られて、各画素の感度が低下し、また、これらの配線で反射された光が隣接画素セルに入射すると、混色等の原因となるという不利益がある。
【００１４】
特許文献１１に開示された固体撮像素子では、シングルウェルで１トランジスタを実現するために、２層ゲート構造を用いているが、これでは、素子分離領域に特殊な細工が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
また、この固体撮像素子も前面照射型であることから、上述した前面照射型の青感度の低下や混色等の問題を有している。
【００１５】
特許文献１１に開示された固体撮像素子の構造の場合、素子分離領域は、電子と正孔の両方に対して素子分離能力を持っている必要が有り、素子分離領域を不純物で形成した場合はダイナミックレンジが小さいという課題が有る。
素子分離領域を絶縁物で形成した場合は、暗電流や白点が悪化するという課題が有る。また、シリコン表面で発生する暗電流や白点が大きいとうい課題も有る。さらに、いわゆるバーティカルリセットなので、一括リセットであり、行毎のリセットができない、リセット電圧が高いという課題が有る。
【００１６】
これに対して、特許文献１３で提案されている構造では、信号電荷と電流電荷を同一とする事で、ダイナミックレンジの低下無しに素子分離領域やシリコン表面に起因した暗電流や白点の悪化が無い。
ただし、本構造もバーティカルリセットなので、一括リセットであり、行毎のリセットができない、リセット電圧が高いという課題は解決されていない。
リセット電圧を低減するためには、信号電荷をドレインにリセットするラテラルリセット化が有効である。
しかし、この場合は、チャネルに形成されるバリアである逆短バリアの抑制と、リセット電圧の低減がトレードオフになり、逆短バリアの抑制とリセット電圧の低減を両立させることが困難であるという課題が有る。
【００１７】
本発明は、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行い、光の青に対する感度を劣化させず、高感度化と画素の微細化を図ることが可能で、しかもチャネルに形成されるバリアの抑制とリセット電圧の低減を両立させることが可能な固体撮像装置およびカメラを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像素子は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、上記第１基板面側に形成された第１導電型ウェルと、上記第２基板面側に形成された第２導電型ウェルと、を有し、上記第１導電型ウェルは、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第２導電型ウェルは、上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有する画素トランジスタが形成され、上記画素トランジスタは、チャネル形成領域を挟んでソース領域およびドレイン領域と、上記チャネル形成領域上に形成された読み出しゲート電極を含み、上記チャネル形成領域の一側部にソース領域およびドレイン領域とは別個に専用ドレインが形成されている。
【００１９】
本発明の第２の観点のカメラは、基板の第１基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、上記固体撮像装置の出力信号を処理する信号処理回路と、を有し、上記固体撮像装置は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、上記第１基板面側に形成された第１導電型ウェルと、上記第２基板面側に形成された第２導電型ウェルと、を有し、上記第１導電型ウェルは、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第２導電型ウェルは、上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有する画素トランジスタが形成され、上記画素トランジスタは、チャネル形成領域を挟んでソース領域およびドレイン領域と、上記チャネル形成領域上に形成された読み出しゲート電極を含み、上記チャネル形成領域の一側部にソース領域およびドレイン領域とは別個に専用ドレインが形成されている。
【発明の効果】
【００２０】
本発明によれば、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行うことができる。
また、青い光に対する感度を劣化させず、高感度化と画素の微細化を図ることができる。
そして、チャネルに形成されるバリアの抑制とリセット電圧の低減を両立させることができる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る固体撮像素子の概略構成を示すブロック図である。
【図２】本実施形態に係る固体撮像素子の画素部の基本構造を示す平面図である。
【図３】図２におけるＡ-Ａ’線における簡略断面図である。
【図４】図２におけるＢ-Ｂ’線における簡略断面図である。
【図５】本実施形態の裏面（背面）照射で、ダブルウェル構造、バルク閾値変調デバイス（ＢＣＭＤ）方式のイメージセンサをＮＡＮＤ型フラッシュメモリのような回路構成をとることができることを説明するための図である。
【図６】図５に対応する画素アレイ構造を示す図である。
【図７】図５に対応する画素アレイ構造の他の例を示す図である。
【図８】本実施形態に係る画素セルおよび読み出し電流・電源制御部の第１の構成例を示す等価回路を示す図である。
【図９】本実施形態に係る画素セルおよび読み出し電流・電源制御部の第２の構成例を示す等価回路を示す図である。
【図１０】図１の構成に対応する固体撮像素子の通常読み出し時の１水平期間の動作タイミングを示すタイミングチャートを示す図である。
【図１１】図１の構成に対応する固体撮像素子の通常読み出し時の１水平期間のアドレス制御例を示す図である。
【図１２】図１の構成に対応する固体撮像素子の非破壊読み出し時の１水平期間の動作タイミングを示すタイミングチャートを示す図である。
【図１３】図１の構成に対応する固体撮像素子の非破壊読み出し時の１水平期間のアドレス制御例を示す図である。
【図１４】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施形態について、図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の概略構成
２．デバイス構造
３．画素セルの等価回路
４．カメラ
【００２３】
＜１．固体撮像素子の概略構成＞
図１は、本実施形態に係る固体撮像素子の概略構成を示すブロック図である。
【００２４】
本固体撮像素子１０は、図１に示すように、センシング部としての画素部１１、垂直（行方向）走査部１２、読み出し電流・電源制御部１３、カラム読み出し部(カラムＡＤ部)１４、および水平（列方向）走査部１５を有する。
固体撮像素子１０は、参照信号生成部１６、制御信号生成部１７、およびアンプ回路１８を有する。
カラムＡＤ部１４は、ＡＤ変換部の機能を有する。
【００２５】
画素部１１は、後で詳述するように、複数の画素セル１１Ａがたとえばマトリクス状（行列状）に配置されて構成される。
本実施形態の画素部１１の画素セル１１Ａは、裏面（背面）照射で、ダブルウェル構造、バルク閾値変調デバイス（ＢＣＭＤ）方式のイメージセンサとして構成されている。
本実施形態の画素部１１は、ダブルウェル構造を採用し、蓄積電荷とチャネル電流が同一キャリアである。本実施形態では、正孔である。
本実施形態の画素セル１１Ａは、ダブルウェル構造のＢＣＭＤで、オーバーフロードレイン（ＯＦＤ）としての専用ドレインが画素トランジスタのソース（Ｓ）およびドレイン（Ｄ）とは独立に形成され、ＯＦＤがチャネル側面に形成されている。
【００２６】
画素セル１１Ａは、オーバーフローおよびリセットをチャネル側面に形成した専用ドレインで行う構造を有する。
この構造を有する画素セル１１Ａにおいて、ソース（Ｓ）およびドレイン（Ｄ）とフォトセンサを深さ方向に分離した分離構造を有する。
この分離構造は、チャネル部のシリコンを削る（掘る）ことによって実現可能である。
また、この分離構造は、ｐ＋Ｐｏｌｙからの固相拡散によって形成することが可能である。
【００２７】
また、これらの構造を有する画素セル１１Ａにおいて、ＯＦＤが少なくともフォトセンサの位置に達するようにシリコン表面から深く形成された構造を有する。
【００２８】
以上の構造において、ソース（Ｓ）近傍に感度改善のためのキャリアポケットを設けられる。
また、この様な構造の画素トランジスタのソース（Ｓ）とドレイン（Ｄ）を直列に接続することで、複数の構造の画素によって構成された複合画素構造が実現可能である。
この複合画素構造を用いて、ＮＡＮＤ型フラッシュメモリのような方法で信号電荷を読み出す複合画素からの信号電荷の読み出し方法が実現可能である。
本実施形態において、複合画素において、各画素トランジスタの変調度を変えることによりダイナミックレンジの拡大を実現可能である。
【００２９】
さらに、画素部１１においては、画素配列において、同一行に配列された画素セル１１Ａが共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素セル１１Ａが共通の列線Ｖ０，Ｖ１，・・・に接続されている。
画素部１１は、有効画素領域１１ＶＬと、無効画素領域１１ＩＶＬを含んで形成されている。
有効画素領域１１ＶＬは、ｍ×ｎ個の画素セル１１Ａがマトリクス状に配列されている。
無効画素領域１１ＩＶＬは、有効画素領域１１ＶＬに隣接して形成され、（ｘ−（ｍ＋１））×ｎ個の画素セルがマトリクス状に配列されている。
【００３０】
本実施形態においては、上述したように、ＯＦＤが画素トランジスタのソース（Ｓ）およびドレイン（Ｄ）とは独立に形成され、ＯＦＤがチャネル側面に形成されていることから、各行線Ｈ（０〜ｘ）および各列線Ｖ（０〜ｎ）は２本で形成される。
【００３１】
すなわち、受光素子である画素セル１１Ａは、信号電荷読み出し機能の電極と信号電荷リセット機能の電極を別々に有し、制御するに当たり、信号リセットを水平行で行い、信号出力および信号処理を垂直列で行い、アドレス制御を水平行方向から行う。
これに対応して、各行線Ｈ（０〜ｘ）は、選択制御線（ＳＥＬ）２０１、およびリセット制御線２１１の２本により形成される。
各列線Ｖ（０〜ｎ）は、垂直信号線３００、および読み出し電源線３１０の２本により形成される。
【００３２】
また、固体撮像素子１０においては、画素部２の信号を順次読み出すための制御回路として、内部クロック等を生成する制御信号生成部１７、行アドレスや行走査を制御する垂直（行方向）走査部１２が配置されている。
固体撮像素子１０においては、制御回路として、読み出し電流・電源制御部１３、そして列アドレスや列走査を制御する水平（列方向）走査部１５が配置される。
【００３３】
垂直（行方向）走査部１２は、制御信号生成部１７のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。
【００３４】
読み出し電流・電源制御部１３は、制御信号生成部１７のタイミング制御パルスを受けて、後述するように、列線Ｖ０，Ｖ１，・・・を通してのアナログ信号読み出しや電源線制御を行う。
【００３５】
カラムＡＤ回路１４は、列ごとにＡＤＣを形成するカラム処理回路ＣＬＭが複数列配列されている。
各カラム処理回路（ＡＤＣ）ＣＬＭは、参照信号生成部１６により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰと、列線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する比較器ＣＭＰを有する。
さらに、各カラム処理回路ＣＬＭは、比較器ＣＭＰの出力信号が反転するまでの時間をカウントし、そのカウント結果を保持する、図示しないカウンタラッチを有する。
カラム処理回路ＣＬＭは、ｎビットのアナログ／デジタル信号変換機能を有し、垂直信号線（列線）Ｖ０（３００，３１０）Ｖ１，・・・毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各カウンタラッチの出力は、制御信号生成部１７のタイミング制御パルスを受けた水平走査部１５の走査により、ｋビット幅の水平信号線１９に転送される。
そして、ｋ個のアンプ回路１８が配置される。
【００３６】
参照信号生成部１６は、たとえばＤＡＣにより形成され、階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）を生成し、各カラム処理回路ＣＬＭの比較器ＣＭＰに供給する。
【００３７】
制御信号生成部１７は、垂直走査部１２、読み出し電流・電源制御部１３、水平走査部１５、および参照信号生成部１６における各処理タイミング等を制御する。
【００３８】
固体撮像素子１０においては、読み出し電流・電源制御部１３、カラムＡＤ回路１４、水平走査部１５により、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理が行われる。
この処理には、ＣＤＳ(Correlated Double Sampling)相関二重サンプリング)処理やアナログ・デジタル（ＡＤ;Analog Digital）変換処理等が含まれる。
この画素セル１１Ａからの信号読み出し処理に関する構成、機能については後で詳述する。
【００３９】
＜２．デバイス構造＞
以下に、本実施形態に係る固体撮像素子の画素部の具体的なデバイス構造について説明する。
【００４０】
図２は、本実施形態に係る固体撮像素子の画素部の基本構造を示す平面図である。
図３は、図２におけるＡ-Ａ’線における簡略断面図である。
図４は、図２におけるＢ-Ｂ’線における簡略断面図である。
【００４１】
固体撮像素子１０は、図に示すように、基板１００の第１基板面１０１側（裏面側）から光を入射させ、第２基板面１０２側（前面側）にＭＯＳ型画素トランジスタが形成される素子領域部ＥＡＰを形成した裏面（背面）照射型デバイスとして形成されている。基板１００はシリコン基板により形成される。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像素子１０の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外光用では６〜１０μｍとなる。
【００４２】
このように、基板１００は、光が照射される第１基板面１０１側と素子が形成される第２基板面１０２側とを有し、隣接セルと素子分離層により分離された複数の画素セルＣｅｌ（１１Ａ）が形成されている。
本実施形態において、基板１００は、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セル１１Ａ（Ｃｅｌ）が形成される。
【００４３】
画素セルＣｅｌは、第１基板面１０１側に形成された第１導電型ウェル（以下、第１ウェルという）１１０と、第１ウェル１１０より第２基板面１０２側に形成された第２導電型ウェル（以下、第２ウェルという）１２０と、を有している。
本実施形態において、たとえば第１導電型はｐ型であり、第２導電型はｎ型である。逆の導電型であってもよい。
【００４４】
ｎ型の第１ウェル１１０は、第１基板面１０１側からの光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有する。
第２ウェル１２０は、第１ウェル１１０の受光部（センサ１２１）における蓄積電荷を検出する閾値変調機能を有するＭＯＳ型の画素トランジスタ１３０が形成されている。
そして、図２および図３に示すように、画素トランジスタ１３０のチャネル形成領域１３１の一側部にソース領域（Ｓ）１３２、ドレイン領域（Ｄ）１３３とは別個にリセットドレイン領域１３４が形成されている。
このリセットドレイン領域１３４がＯＦＤ（オーバーフロードレイン）としての機能を有する。
また、図２に示すように、画素トランジスタ１３０のチャネル形成領域１３１の他側部のリセットドレイン１３４の形成位置に対向する位置に、チャネルストップコンタクト１２２が形成されている。
【００４５】
第１ウェル１１０の側壁にはそれらを囲むように第１導電型（本実施形態ではｐ型）の逆の導電型の第２導電型であるｎ型素子分離層（導電層）１４０が形成され、基板１００の光入射面である第１基板面１０１にｎ＋層１５０が形成されている。
【００４６】
ｎ＋層１５０の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜が形成される。そして、保護膜上には、所望の波長領域の光のみを通過させるカラーフィルタが形成される。また、カラーフィルタ上には、入射光を第１ウェル１１０の受光部へ集光させるマイクロレンズが形成される。
【００４７】
ｎ型の第２ウェル１２０においては、センサ１２１と画素トランジスタ１３０のソース領域１３２およびドレイン領域１３３が深さ方向に分離されている。
具体的には、画素トランジスタ１３０の第１基板面１０２の行面側に画素トランジスタのｐ＋層からなるソース領域１３２およびドレイン領域１３３が所定間隔をおいて形成されている。ソース領域１３２とドレイン領域１３３間には、チャネル形成領域１３１が形成される。
センサ１２１は、第１ウェル１１０の画素セル中央部に形成されている。
このようにして、センサ１２１と画素トランジスタ１３０のソース領域１３２およびドレイン領域１３３が深さ方向に分離されている。
センサ１２１と画素トランジスタ１３０は、深さ方向に分離構造を有し、その間にチャネルバリア１２３が全面に形成されている。
図３の符号Ｃで示すように、センサ１２１とドレイン１３３間の容量の追加となり、これにより飽和信号電子数が向上する。
【００４８】
さらに、チャネル形成領域１３１、ソース領域１３２、ドレイン領域１３３、ウェルコンタクト領域１２２が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１６０が選択的に形成されている。
そして、基板１００の第２基板面１０２側におけるソース領域１３２とドレイン領域１３３間のチャネル形成領域１３１上に絶縁膜１６０を介して画素トランジスタ１３０のゲート電極１３５が形成されている。
【００４９】
さらに、本実施形態において、リセットドレイン（ＯＦＤ）１３４は、基板１００の深さ方向において、フォトセンサ１２１の第２基板面１０２から最深位置に達するように、深く形成されている。
これにより、リセットドレイン（ＯＦＤ）１３４とフォトセンサ１２１の間の容量を大きくとることが可能となり、その結果、最短距離でセンサ１２１の電荷のリセット（排出）を行うことが可能となっている。
【００５０】
また、センサ１２１が形成される第１ウェル１１０には、キャリアポケット１７０が形成され、また、図３および図４に示すように、ｎ型素子分離層（導電層）１４０が形成される。
【００５１】
このように、本実施形態の各画素セルＣｅｌ（１１Ａ）は、裏面（背面）照射で、ダブルウェル構造、バルク閾値変調デバイス（ＢＣＭＤ）方式のイメージセンサとして構成されている。
【００５２】
以上のように、本実施形態に係る画素セル１１Ａは、ＯＦＤとして機能するリセットドレイン１３４がソース（Ｓ）１３２およびドレイン（Ｄ）１３３とは独立に形成され、リセットドレイン１３４がチャネル形成領域１３１の一側部面に形成されている。
これにより、オーバーフローおよびリセットをチャネル側面に形成した専用ドレインで行うことができるので、ソース（Ｓ）／ドレイン（Ｄ）およびＯＦＤ／ＯＦＢを独立に最適化できる。
【００５３】
たとえば図３に示したように、ソース（Ｓ）１３２およびドレイン（Ｄ）１３３を超シャローに形成することで、Ｓ／Ｄとセンサ１２１を深さ方向に分離すれば、ショートチャネル効果の低減、トランスコンダクタンスｇｍの向上が実現できる。
この場合、チャネル形成領域１３１のバリアが形成される逆短バリアは原理的に発生しない。
ソース（Ｓ）１３２／ドレイン（Ｄ）１３３への接続はチャネル部のシリコンを掘るかｎ＋ Ｐｏｌｙからの固相拡散で行うことができる。
【００５４】
図４に示したように、ＯＦＤをシリコン表面から深く形成すれば、リセット電圧の低減も実現できる。
また、この構造の場合、リセットの方向がチャネル形成領域１３１の面と垂直方向なので、ソース領域（Ｓ）１３２の近傍に感度改善のためのキャリアポケット１７０を設けたとしても、リセット電圧の上昇は発生しない。
【００５５】
図５（Ａ）および（Ｂ）は、本実施形態の裏面（背面）照射で、ダブルウェル構造、バルク閾値変調デバイス（ＢＣＭＤ）方式のイメージセンサをＮＡＮＤ型フラッシュメモリのような回路構成をとることができることを説明するための図である。
図６は、図５に対応する画素アレイ構造を示す図である。
図５（Ａ）において、１５１は保護膜、１５２はカラーフィルタ、１５３はマイクロレンズを示している。
【００５６】
本実施形態の画素構造の場合、各画素トランジスタ１３０のソースとドレインを直列に接続することができるので、図５（Ａ）および（Ｂ）に示すように、ＮＡＮＤ型フラッシュメモリのようなストリングの回路構成にすることができる。
この場合、中のソース（Ｓ）、ドレイン（Ｄ）の配線が不要になるので、その分さらなる画素の微細化ができる。
【００５７】
各画素トランジスタ１３０のソース１３２とドレイン１３３を直列に接続した回路構成では読み出したい画素トランジスタのゲートのみをＯＦＦにし、それ以外の画素トランジスタのゲートをＯＮにしておく。
これにより、読み出したい画素トランジスタからの信号を端部の画素トランジスタのソースから高速に出力することができる。
図５および図６の例に示すように、１画素を複数個（たとえば６４個）のトランジスタで構成すると共に、フォトセンサ１２１を各画素トランジスタ１３０で共通にすれば、簡単な回路構成でデジタル出力のイメージセンサが実現できる。
【００５８】
図７は、図５に対応する画素アレイ構造の他の例を示す図である。
この例では、各画素トランジスタ１３０の変調度を変えることでダイナミックレンジを拡大することができる。
これらの応用例では、フォトセンサを各画素トランジスタで共通にしたが、フォトセンサを各画素トランジスタ毎に独立にすることもできる。
【００５９】
以上説明したように、本実施形態の画素構造を採用することにより、以下の効果を得ることができる。
ソース（Ｓ）／ドレイン（Ｄ）およびＯＦＤ／ＯＦＢを独立に最適化できるので、逆短バリアの抑制と、リセット電圧の低減を両立させることができる。
ソース（Ｓ）／ドレイン（Ｄ）を超シャローに形成することでＳ／Ｄとセンサ１２１を深さ方向に分離すれば、ショートチャネル効果の低減、ｇｍの向上が実現でき、この場合、逆短バリアは原理的に発生しない。
ＯＦＤをシリコン表面から深く形成すれば、リセット電圧の低減も実現できる。また、ソース近傍に感度改善のためのキャリアポケット１７０を形成することで、リセット電圧の上昇無しに低照度時の感度を向上させることができる。
また、各画素トランジスタのソースとドレインを直列に接続することで、さらなる画素の微細化ができる。
その応用として、簡単な回路構成のデジタル出力のイメージセンサやダイナミックレンジを拡大が実現できる。
【００６０】
＜３．画素セルの等価回路＞
図８は、本実施形態に係る画素セルおよび読み出し電流・電源制御部の第１の構成例を示す等価回路を示す図である。
【００６１】
画素セル１１Ａ（Ｃｅｌ）は、図８に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１３０Ａにより形成されている。
このトランジスタ１３０Ａは、閾値変調型の画素トランジスタであり、信号電荷読み出し機能のゲート電極１３５と信号電荷リセット機能のリセット電極１３６が別々になるように構成される。
このトランジスタ１３０Ａは、ゲート電極１３５が選択駆動バッファ２００により駆動される選択制御線２０１に接続されている。
また、リセット電極１３６が、リセット駆動バッファ２１０により駆動されるリセット制御線２１１に接続されている。
リセット電極１３６は、電荷生成部であるセンサ（フォトダイオード）１２１のいわゆるアノードに接続され、カソードが電源電位Ｖｄｄに接続されている。
トランジスタ１３０Ａは、ソースが垂直信号線３００に接続され、ドレインがソースフォロワの電源となる読み出し電源線３１０に接続されている。
【００６２】
読み出し電流電源制御部１３Ａは、垂直信号線３００に接続されて画素トランジスタとソースフォロワを形成するための読み出し電源源部である電源Ｖｄｄに接続された定電流源１３１を有する。
読み出し電流・電源制御部１３Ａは、読み出し電源線３１０を基準電位ＶＳＳに選択的に接続する読み出し電源制御スイッチ１３２を有する。
【００６３】
閾値変調撮像素子である画素トランジスタ１３０Ａは、図２〜図７に関連付けて説明したように、トランジスタのウェルに蓄積電荷構造のセンサ１２１を有している。
本実施形態では、この蓄積電荷をリセットするための専用の電極１３６が読み出し用の電極１３５とは別に設けられている。
撮像素子である画素トランジスタ１３０Ａを制御するに当たり、信号リセットを水平行の選択制御線２０１に転送される選択信号φＳＥＬおよびリセット制御線２１１に転送されるリセット信号φＲＳＴにより行う。
そして、信号出力および信号処理を垂直信号線３００および読み出し電源線３１０を通した制御で行う。
また、画素信号の読み出しは、ソースフォロワ動作で実施されるが、このソースフォロワ用の電源は垂直列から読み出し電源制御スイッチ１３２を介して供給される。
さらに、定電流源１３１に接続された垂直信号線３００を通して画素信号が読み出される。
【００６４】
なお、画素トランジスタは、ｐ型ＭＯＳではなくｎ型ＭＯＳによっても形成することが可能である。
【００６５】
図９は、本実施形態に係る画素セルおよび読み出し電流・電源制御部の第２の構成例を示す等価回路を示す図である。
【００６６】
画素セル１１Ｂ（Ｃｅｌ）は、図９に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ１３０Ｂにより形成されている。
このトランジスタ１３０Ｂは、ｐ型がｎ型となった以外、基本的な構成、機能は図８の回路と同様である。
【００６７】
この場合、読み出し電流・電源制御部１３Ｂは、垂直信号線３００に接続されて画素トランジスタとソースフォロワを形成するための読み出し電源源部である基準電位Ｖｓｓに接続された定電流源１３１Ｂを有する。
読み出し電流・電源制御部１３Ｂは、読み出し電源線３１０を電源電位Ｖｄｄに選択的に接続する読み出し電源制御スイッチ１３２Ｂを有する。
【００６８】
図１０は、図１の構成に対応する固体撮像素子の通常読み出し時の１水平期間の動作タイミングを示すタイミングチャートを示す図である。
図１１は、図１の構成に対応する固体撮像素子の通常読み出し時の１水平期間のアドレス制御例を示す図である。
【００６９】
閾値変調撮像素子である画素セル１１Ａ，１１Ｂでは、信号電荷蓄積の構造上、信号成分をリセット成分より先に読み出す必要がある。
さらに、信号成分の読み出し前に比較器の動作点のリセットが必要となる(図１０のｔ１０〜ｔ２０の期間)。
通常の固体撮像素子では、比較器の動作点リセットを、読み出し画素を使って実施しているが、本実施形態の固体撮像素子ではその制御は、信号データが破壊されるため、できない。
この問題を解決するため、二通りの方法がある。
一つは、比較器の動作点リセットのためのダミー画素に、読み出しを完了した前の行の画素を使用することである。通常の撮像動作では、この方法が最も有効である。
しかしながら、閾値変調撮像素子の特徴である非破壊読み出しができなくなってしまう。
そこで、比較器の動作点リセットのためのダミー画素を、無効領域画素を用いることで、問題が解決される。
すなわち、ＡＤ変換のための比較器リセットとリセット成分検出を、無効領域画素を使って行うことにより、通常読み出し画素をリセットする必要がなくなり、非破壊での読み出しが可能となる。
【００７０】
図１２は、図１の構成に対応する固体撮像素子の非破壊読み出し時の１水平期間の動作タイミングを示すタイミングチャートを示す図である。
図１３は、図１の構成に対応する固体撮像素子の非破壊読み出し時の１水平期間のアドレス制御例を示す図である。
【００７１】
この場合、時間ｔ２０からｔ３０の期間で、信号成分をカラムＡＤ回路１４でＡＤ変換し、時間ｔ３０からｔ４０の期間でリセット成分をＡＤ変換して、二つのデータを使ってＣＤＳ処理し画素信号として出力する。
【００７２】
以上説明したように、本実施形態においては、信号リセットを水平行で行い、信号出力および信号処理を垂直列で行うことが可能である。
これにより、最も普及しているカラム読み出し型回路を本固体撮像素子の周辺回路に使用することができる。この結果、既存の回路設計資産を活用でき、コスト削減および商品開発期間を短縮できる。
また、従来例ではバーティカルリセットによりリセット電圧が高くなるが、本発明の実施形態ではラテラルリセット構造を持つので、リセット電圧を低減できる。その結果として、消費電力を低減できる。
従来例のもうひとつの課題であったバーティカルリセットによる蓄積時間差も、本発明の実施形態により行毎リセットが可能となり問題解決できる。
これに加えて、本実施形態の制御方法では、ＡＤ変換のための比較器リセットとリセット成分検出を、無効領域画素を使って行うことにより、通常読み出し画素をリセットする必要がなくなり、非破壊での読み出しが可能となる。
さらに、Ｄ相とＰ相の読み出し時間間隔で定義されるＣＤＳ時間を、従来例と比較して短縮することができ、ランダムノイズを低減することができる。
【００７３】
以上のような特徴を有する固体撮像素子１０は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７４】
＜４．カメラ＞
図１４は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７５】
本カメラシステム４００は、図１４に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス４１０を有する。
固体撮像素子１０は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
固体撮像素子１０は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００７６】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００７７】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号は液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１０を搭載することで、高精度なカメラが実現できる。
【００７９】
本発明は、上記の実施形態の説明に限定されない。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００８０】
１０・・・固体撮像装置、１１・・・画素部、１１Ａ，１１Ｂ・・・画素セル、１２・・・垂直（行方向）走査部、１３・・・読み出し電流・電源制御部、１４・・・カラム読み出し部(カラムＡＤ部)、１５・・・水平（列方向）走査部、１６・・・参照信号生成部、１７・・・制御信号生成部、１８・・・アンプ回路、１００・・・基板、１０１・・・第１基板面、１０２・・・第２基板面、１１０・・・第１導電型ウェル（第１ウェル）、１２０・・・第２導電型ウェル（第２ウェル）、１２１・・・センサ、１２２・・・チャネルストップコンタクト、１３０，１３０Ａ，１３０Ｂ・・・画素トランジスタ、１３１・・・チャネル形成領域、１３２・・・ソース電極、１３３・・・ドレイン電極、１３４・・・リセットドレイン領域、１３５・・・ゲート電極、１３６・・・リセット電極、１４０・・・第２導電型素子分離層、１５０・・・ｐ＋層、１５２・・・カラーフィルタ、１５３・・・マイクロレンズ、１６０・・・絶縁膜、１７０・・・キャリアポケット、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2011222725.tif 000014
【図１３】
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【図１４】
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