(57)【要約】【課題】高移動度チャネルを有する装置のソース/ドレイン工学を提供する。【解決手段】集積回路構造は、基板及び基板の上方のチャネルを備える。チャネルは、III族元素とV族元素から構成される第一III-V族化合物半導体材料からなる。ゲート構造はチャネルの上方に設置される。ソース/ドレイン領域はチャネルに隣接し、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択されるドープされたIV族半導体材料から形成されるIV族領域を含む。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方のチャネルであって、このチャネルは、III族元素とV族元素から構成される第一III-V族化合物半導体材料から成ることと、
前記チャネルの上方のゲート構造と、
前記チャネルに隣接するソース/ドレイン領域であって、このソース/ドレイン領域は、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択されるIV族領域から成ることと、
を備えたことを特徴とする集積回路構造。
【請求項２】
前記ソース/ドレイン領域の底面は、前記チャネルの底面より低いことを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記ゲート構造の側壁にゲートスペーサを更に備え、前記ゲートスペーサの外縁は、前記ソース/ドレイン領域の内側壁に垂直に位置合わせすることを特徴とする請求項１に記載の集積回路構造。
【請求項４】
前記IV族領域は、不純物をドープしたIV族半導体材料から形成され、前記ソース/ドレイン領域は、更に、前記チャネルと前記IV族領域の間、且つ、それらに隣接するバッファ層を備え、前記バッファ層は、前記チャネルの格子定数と前記IV族領域の格子定数との間の格子定数を有する第二III-V族化合物半導体材料を備えることを特徴とする請求項１に記載の集積回路構造。
【請求項５】
前記ゲート構造はゲート電極を備え、前記ゲート電極全体が、前記チャネルの上方にあることを特徴とする請求項１に記載の集積回路構造。
【請求項６】
前記ゲート構造はゲート電極を備え、前記ゲート電極は、チャネル直上の部分と、チャネルの対向側の付加的部分とを備えることを特徴とする請求項１に記載の集積回路構造。
【請求項７】
前記ゲート構造は、下方の半導体層とコンタクトするゲート電極を備えることを特徴とする請求項１に記載の集積回路構造。
【請求項８】
半導体基板と、
前記半導体基板の上方のチャネルであって、このチャネルは、III族元素とV族元素から構成される第一III-V族化合物半導体材料を備えることと、
前記チャネル上のゲート構造と、
前記ゲート構造の側壁上のゲートスペーサと、
前記チャネルに隣接し、前記チャネルの底部より低い底部を有する凹部と、
前記凹部のソース/ドレイン領域であって、このソース/ドレイン領域は、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択される半導体材料からなるIV族領域を備え、且つ、ｎ型不純物又はｐ型不純物がドープされることと、
を備えたことを特徴とする集積回路構造。
【請求項９】
前記凹部に、第二III-V化合物半導体材料から成るバッファ層を更に備え、前記バッファ層は、前記チャネルと前記IV族領域との間に垂直部分を備え、前記第二III-V化合物半導体材料は、前記チャネルの第一格子定数と前記IV族領域の第二格子定数との間の格子定数を有することを特徴とする請求項８に記載の集積回路構造。
【請求項１０】
前記バッファ層は傾斜組成を有し、前記チャネルにより近い第一部分は、前記第一格子定数により接近した格子定数を有し、前記IV族領域により近い第二部分は、前記第一部分よりも、前記第二格子定数により接近した格子定数を有することを特徴とする請求項９に記載の集積回路構造。
【請求項１１】
基板と、
前記基板の上方のフィンであって、このフィンはIII族元素とV族元素から構成される第一III-V化合物半導体材料を備えることと、
前記フィンの直上部分と、前記フィンの対向側壁上の付加的部分とを備えたゲート構造と、
前記フィンに隣接するソース/ドレイン領域であって、このソース/ドレイン領域は、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択される半導体材料から形成されるIV族領域から成ることと、
を備えたことを特徴とする集積回路構造。
【請求項１２】
前記フィンは、
前記第一III-V族化合物半導体材料から形成される中央フィンと、
前記中央フィンの直上の第一部分と、前記中央フィンの対向側壁上の第二部分を備えた半導体層であって、この半導体層は、前記中央フィンのバンドギャップより大きいバンドギャップを有することと、
を備えたことを特徴とする請求項１１に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路構造に関するものであって、特に、III−V族化合物半導体（III-V compound semiconductors）を含むトランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
金属酸化膜半導体（metal-oxide-semiconductor、MOS)トランジスタの速度とMOSトランジスタの駆動電流は密接に関連し、MOSトランジスタの駆動電流は、更に、電荷の移動度とも、密接な関連性がある。例えば、チャネル領域で電子移動度が高い時、NMOSトランジスタは高い駆動電流を有し、チャネル領域で正孔移動度（hole mobility）が高い時、PMOSトランジスタは高い駆動電流を有する。
【０００３】
III族とV族元素の化合物半導体材料（III−V族化合物半導体）は、それらの高い電子移動度のため、NMOSトランジスタを形成するための優れた候補である。よって、III−V族化合物半導体は、NMOSトランジスタを形成するのに用いられる。製造コストを減少させるため、III-V族化合物半導体を使用して、PMOSトランジスタを形成する方法が発展している。
【０００４】
図１は、III-V族化合物半導体を取り入れた従来のトランジスタを示す図である。形成過程において、複数の層がシリコン基板１上にブランケット形成され、複数の層は、GaAsから形成されるバッファ層、InxAl1-xAs (x は ０と１の間であるが、０と１に等しくない)から形成される段階的バッファ、In0.52Al0.48Asからなる下部バリア、In0.7Ga0.3Asから形成されるチャネル、In0.52Al0.48Asから形成される上部バリア、InPから形成されるエッチング停止層、In0.53Ga0.47Asから形成されるコンタクト層、を含む。第一エッチングが実行されて、コンタクト層を貫通し、エッチング停止層で停止して、第一凹部を形成する。次に、第二エッチングが実行されて、エッチング停止層を貫通し、上部バリアの部分の中までエッチングして、第二凹部を形成する。金属から形成されるゲートが第二凹部に形成される。これにより得られたトランジスタは、量子井戸（quantum well）が、下部バリア、チャネル、及び、上部バリアから形成されるという有利な特徴がある。
【０００５】
しかしながら、上述のトランジスタは欠点がある。III-V族化合物半導体中に不純物（impurity）をドープして、高不純物濃度（high impurity concentration）にするのは非常に困難である。例えば、GaAsは、不純物としてシリコンが注入、又は、その場（in-situ）ドープされるが、シリコンの最大ドープ濃度は、約1017 /cm3 〜 約1018 /cm3しかならない。加えて、GaAsの伝導バンド（conduction band）の有効状態密度（effective density of states）が約4.7 x 1017 /cm3しかない。伝導バンドの低い状態密度により、ソース/ドレイン抵抗が高くなり、その結果トランジスタの駆動電流の改善を妨げる。よって、先行技術の上述のような欠点を克服する方法と構造が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、III−V族化合物半導体を含むトランジスタとその製造方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、集積回路構造は、基板と、基板の上方のチャネルとを含む。チャネルは、III族元素とV族元素とから構成される第一III-V族化合物半導体材料を含む。ゲート構造はチャネルの上方に(over)ある。ソース/ドレイン領域はチャネルに隣接し、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択されるドープされたIV族半導体から形成されるIV族領域を含む。
【０００８】
別の実施例も開示される。
【発明の効果】
【０００９】
本発明の有利な特徴は、結果として生じたトランジスタの減少したソース/ドレイン抵抗と改善された駆動電流を含む。さらに、トランジスタの接合電流漏れが減少する。
【図面の簡単な説明】
【００１０】
【図１】III族とV族元素のIII-V族化合物半導体を備えた従来のトランジスタを示す図である。
【図２】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図３】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図４】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図５】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図６】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図７】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図８】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図９】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図１０】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図１１】本発明の実施例によるトランジスタ製造の中間段階を示す断面図である。
【図１２】本発明の別の実施例によるFin電界効果トランジスタ(FET)製造の中間段階を示す斜視図である。
【図１３】本発明の別の実施例によるFin電界効果トランジスタ(FET)製造の中間段階を示す斜視図である。
【図１４】本発明の別の実施例によるFin電界効果トランジスタ(FET)製造の中間段階を示す斜視図である。
【図１５】本発明の実施例によるFinFETの断面図である。
【図１６】本発明の実施例によるFinFETの断面図である。
【図１７】本発明の実施例によるFinFETの断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施例の製造と使用が以下に詳細に論じられる。当然のことながら、実施例は、幅広く、様々な特定の文脈中で具体化される適用可能な発明概念を提供する。特定の実施例は、本発明を製造、使用する特定の方法の単なる実例であり、本発明を限定するものではない。
【００１２】
III族とV族元素の化合物半導体材料から成る新規なトランジスタ（以下、III−V族化合物半導体と称する）と、その製造方法が提供される。本発明の実施例の製造の中間段階が図示される。実施例の変形が論じられた。本発明の各種の図と説明のための実施例を通じて、同様な符号は同様な要素を示すため用いられる。
【００１３】
図２を参照して、基板２０が提供される。基板２０は、シリコン、ゲルマニウム、SiGe、及び/又は、その他の半導体材料から成る半導体基板であってもよい。シャロートレンチアイソレーション（浅溝分離）（STI）領域３０等の絶縁構造が基板２０に形成される。
【００１４】
図３を参照して、STI領域３０の対向する側壁間で、基板２０の一部をエッチングすることにより、凹部２２が形成される。次に、図４（Ａ）で示されるように、底部バリア層２４、チャネル層２６、及び、上部バリア層２８を含む複数の層は、凹部２２にエピタキシャル成長する（epitaxially grown）。代表的な実施例において、チャネル層２６は、第一バンドギャップを有し、底部バリア層２４及び上部バリア層２８は、第一バンドギャップより大きい第二バンドギャップを有する。よって、層２４、２６、及び、２８は、量子井戸を形成する。より大きい又はより小さいバンドギャップ差を適用してもよいが、第二バンドギャップは、第一バンドギャップより大きく、約０．１eVより大きくてもよい。チャネル層２６、上部バリア層２８、及び、底部バリア層２４の好適な材料は、高移動度を有する市販の半導体材料のバンドギャップを比較することにより選択され、これに限定されないが、シリコン、ゲルマニウム、GaAs、 InP、 GaN、 InGaAs、 InAs、 InSb、 InAlAs、 GaSb、 AlSb、 AlAs、 AlP、 GaP、及び、その組み合わせを含むことができる。チャネル層２６は、III族元素とV族元素とから構成されるIII-V族化合物半導体材料から形成されてもよい。代表的な実施例において、チャネル層２６は、In0.7Ga0.3Asから成るが、底部バリア層２４と上部バリア層２８とは、In0.52Al0.48Asからなる。別の実施例において、チャネル層２６は、InGaAsから形成されるが、底部バリア層２４と上部バリア層２８は、GaAsから成る。更に別の実施例において、チャネル層２６は、InAsから形成されるが、底部バリア層２４と上部バリア層２８とは、InAlAsからなる。底部バリア層２４は、厚さが約５〜約１００００nm間で、チャネル層２６は、厚さが約２〜約５０nm間で、上部バリア層２８は、厚さが約５〜約５００nm間であってもよい。しかしながら、ここで示される厚さは、単なる例示であり、異なる形成技術を使用する場合、それに伴って変化する。
【００１５】
選択的に、追加のバッファ層が基板２０の上方であって底部バリア層２４等の被覆半導体層の下方に形成されてもよい。当該バッファ層は、基板２０の格子定数（lattice constant）と被覆半導体層の格子定数との間の格子定数を有することができるので、下層から上層の格子定数の遷移は、あまり急激ではない。STI領域３０の間から層２４、２６、及び、２８を形成することにより、再成長層で生成される欠陥は顕著に少ない。
【００１６】
図４（Ｂ）は、別の実施例を示し、層２４、２６、及び、２８は、半導体基板２０上に、ブランケット層として形成される。
【００１７】
図５は、ゲート構造とゲートスペーサ３６の形成を示す図である。ゲート構造は、ゲート誘電体（絶縁体）３２とゲート電極３４を含む。ゲート誘電体３２は、酸化ケイ素、窒化ケイ素、オキシ窒化物、それらの複合層、それらの組み合わせ等の一般的に用いられる誘電材料から形成されてもよい。ゲート誘電体３２は、高ｋ誘電材料から形成してもよい。代表的な高ｋ材料は、約４．０より大きい、或いは、約７．０よりさらに大きいｋ値を有してもよく、酸化アルミニウム（aluminum oxide）、酸化ハフニウム（hafnium oxide）、 ハフニウム酸窒化物（hafnium oxynitride）、ハフニウムケイ酸塩（hafnium silicate）ケイ酸ジルコニウム（zirconium silicate）、酸化イットリウム（yttrium oxide）、酸化セリウム（ cerium oxide）、酸化チタン（titanium oxide）、酸化タンタル（tantalum oxide）、それらの混合物を含んでもよい。ゲート電極３４は、ドープポリシリコン（doped polysilicon）、金属、金属窒化物（metal nitride）、金属シリサイド（metal silicide）、及びそれらと同類のものから形成されてもよい。ゲートスペーサ３６は、酸化ケイ素、窒化ケイ素、それらの複合層から形成されてもよい。ゲート誘電体３２、ゲート電極３４、及び、ゲートスペーサ３６の形成プロセスは、当分野にて既知であり、ここで詳述しない。
【００１８】
図６を参照して、凹部３８が形成される。代表的な実施例において、ドライエッチングが用いられ、それ故、凹部３８の側壁は、ゲートスペーサ３６の外端に対して垂直に位置合わせされる。一例として、凹部３８の側壁とゲートスペーサ３６の外縁とは、垂直に位置合わせされ、当業者なら、この制限条件は、プロセス変動及びプロセス最適化（process optimization）により生じる位置ずれをカバーすることが意図されることは理解されよう。凹部３８の底面は、チャネル層２６の底面より低くてもよい。
【００１９】
図７（Ａ）を参照して、IV族半導体材料が凹部３８にエピタキシャル成長し、ソースドレイン領域４２を形成する（以下、ソース/ドレイン領域と称する）。実施例において、ソース/ドレイン領域４２は、シリコン、ゲルマニウム、又は、シリコンゲルマニウム（silicon germanium 、SiGe)から形成されてもよい。結果として生ずるトランジスタがNMOSトランジスタとなるように意図されるなら、ソース/ドレイン領域４２は、リン（phosphorous）、砒素（arsenic）、アンチモン（antimony）、及び、それらの組み合わせ等のｎ型不純物がドープされてもよい。結果として生ずるトランジスタがPMOSトランジスタとなるように意図されるなら、ソース/ドレイン領域４２は、ホウ素（boron）、インジウム（indium）、及び、それらの組み合わせ等のｐ型不純物がドープされてもよい。ｎ型不純物、又は、ｐ型不純物は、ソース/ドレイン領域４２のエピタキシャル成長の進行によりその場(in-situ)ドープされてもよく、或いは、ソース/ドレイン領域４２のエピタキシャル成長後、注入により行われてもよい。ｐ型、又は、ｎ型不純物のドープ濃度は、約1 x 1018 /cm3 〜約 1 x 1021 /cm3であってもよい。この実施例において、ソース/ドレイン領域４２は、IV族半導体領域４６とも称される。
【００２０】
図７（Ｂ）は、別の実施例を例示し、ソース/ドレイン領域４２のエピタキシャル成長は、III-V族化合物半導体領域４４のエピタキシャル成長（以下、バッファ層と称する）、及び、バッファ層４４上のIV族半導体領域４６を含む。バッファ層４４は、III-V族化合物半導体材料から形成され、これに限定されないが、GaAs、 InP、 GaN、 InGaAs、 InAlAs、 GaSb、 AlSb、 AlAs、 AlP、 GaP、それらの組み合わせ、及び、それらの複合層を含んでもよい。バッファ層４４は、凹部３８（図６）底部で水平部分を有し、凹部３８の側壁で垂直部分を有してもよい。実施例において、バッファ層４４は、傾斜組成（gradient composition）を含み、下部の組成が上部の所望の組成に徐々に変化している。更に、バッファ層４４の下部は、チャネル層２６の格子定数により近い格子定数を有し、バッファ層４４の上部は、IV族半導体領域４６の格子定数により近い格子定数を有する。格子定数は、バッファ層４４と基板２０との間で不整合であり、バッファ層４４の底部から上部に向け徐々に増加することができる。
【００２１】
代表的な実施例において、チャネル層２６は、In0.7Ga0.3Asから形成され、ソース/ドレイン領域４２は、ゲルマニウムから形成される。In0.7Ga0.3As の格子定数はゲルマニウムより大きく、In0.7Ga0.3As とゲルマニウムとの間の格子定数不整合は、約４パーセントである。よって、バッファ層４４は、含量が０．７％より低いインジウムを含んでもよい。バッファ層４４は、均一な組成を有する層（例えば、In0.2Ga0.8As）であってもよく、或いは、インジウム比率が底部から上部に徐々に増加する傾斜層であってもよい。
【００２２】
バッファ層４４は、ドープされてもよい。結果として生ずるトランジスタがNMOSトランジスタなら、ドープされた不純物は、シリコン（Si）を含んでもよい。反対に、結果として生ずるトランジスタがPMOSトランジスタなら、ドープされた不純物は、亜鉛（Zn）、及び/又は、ベリリウム(Be)を含んでもよい。
【００２３】
ソース/ドレイン領域４２のシリコン/ゲルマニウムは、チャネル層２６のIII-V族化合物半導体材料に対してより大きい格子不整合（lattice mismatch）がある場合があることを述べておく。より大きい格子不整合は、高欠陥密度（defect density）になり、よって高接合電流漏れになる。バッファ層４４の形成により、チャネル層２６と隣接しているソース/ドレイン領域４２間の格子不整合が減少し、結果として、接合電流漏れが減少する。
【００２４】
次に、図８（Ａ）と図８（Ｂ）で示されるように、シリサイド領域５０（ゲルマニウムシリサイドであってもよく、或いはゲルマニウムシリサイドを含んでもよい）がソース/ドレイン領域４２上に形成される。ソース/ドレイン領域４２は、シリコン、及び/又は、ゲルマニウムから成るので、シリサイドは、金属層をブランケット形成し、焼きなまし（アニーリング：annealing）を実行して、金属層を下方のシリコン、及び/又はゲルマニウムと反応させ、金属層の未反応部分を除去することにより形成される。このようにして、トランジスタ５２が形成される。
【００２５】
図９を参照して、底部バリア層２４、チャネル層２６、及び、上部バリア層２８から成る量子井戸は、チャネル層５４により代替されてもよい。チャネル層５４は、III-V族化合物半導体材料、例えば、GaAs、 InP、 GaN、 InGaAs、 InAs、 InSb、 InAlAs、 GaSb、 AlSb、 AlAs、 AlP、 GaP、及びそれらの組み合わせから形成されてもよい。
【００２６】
図１０は、別の実施例を示し、ゲート誘電体は形成されないこと以外は、図８（Ａ）及び図８（Ｂ）の実施例と同様である。ゲート電極３４は、直接、上部バリア層２８にコンタクトする。この場合、ゲート電極３４と上部バリア層２８との間のショットキー障壁（Schottky barrier）により生ずる空乏領域（depletion region）（図示しない）がゲート誘電体の役割を果たす。
【００２７】
図１１は、図９で示される同様な構造を示し、ゲート誘電体は形成されない。再度、図９〜図１１で、ソース/ドレイン領域４２は、チャネル層２６（又は、５４）に隣接するドープシリコン/ゲルマニウム/SiGe領域のみ、或いは、ドープしたシリコン/ゲルマニウム/SiGe領域及び下方のバッファ層４４を有してもよい。
【００２８】
前段落で論じた実施例は、FinFETs（fin field-effect transistors）に用いることができる。図１２を参照して、フィン６０、ゲート誘電層３２、ゲート電極３４、及び、ゲートスペーサ３６（図示しない）が形成される。フィン６０の形成の詳細は、２００９年５月２９日に出願された米国の共係属特許出願61/182,550 “Gradient Ternary or Quaternary Multiple-Gate Transistor”で開示されており、ここで、参考資料とする。フィン６０は、III-V族化合物半導体材料を含んでもよい。
【００２９】
次に、図１３で示されるように、フィン６０の露出部分が除去される。ゲート電極３４とゲートスペーサ３６により被覆されるフィン６０の部分は、陥凹から保護される。図１４において、ソース/ドレイン領域４２はエピタキシャル成長し、前段落で論じたように、本質的に同じ材料から形成される。再度、ソース/ドレイン領域４２は、IV族半導体領域４６の間にバッファ層４４を有してもよく、或いはIV族半導体領域だけを有してもよい。
【００３０】
図１５〜図１７は、別の実施例の断面図であり、断面図は、図１４のAA'線と交差する垂直面にて作られる。図１５にて、ゲート誘電体は形成されない。ゲート電極３４は、直接、フィン６０とコンタクトする。この場合、ゲート電極３４とフィン６０との間のショットキー障壁による空乏領域（図示しない）がゲート誘電体の役割を果たす。
【００３１】
図１６を参照して、量子井戸は、フィン６０（以下、中央フィンと称される）と、フィン６０の上面及び側壁上の半導体層６４と、から形成される。半導体層６４は、フィン６０のバンドギャップよりも大きい、例えば、約０．１eV大きいバンドギャップを有する。更に、フィン６０と半導体層６４との材料は、２００９年５月２９日に出願された導入米国特許出願61/182,550 “Gradient Ternary or Quaternary Multiple-Gate Transistor”で開示されている。
【００３２】
図１７は、図１５に示される同様な構造を示し、ゲート誘電体が形成されない。再度、図１５〜図１７において、ソース/ドレイン領域４２は断面図にて示されないが、図１４で示されるのと本質的に、同じ材料から形成されてもよい。
【００３３】
本発明の実施例は、幾つかの特徴を有する。シリコン/ゲルマニウムソース/ドレイン領域４２を成長することにより、既存のシリサイド化技術（silicidation technique）が用いられて、ソース/ドレイン抵抗を減少させ、得られるトランジスタの駆動電流を改善する。バッファ層４４は、トランジスタのチャネルとソース/ドレイン領域との間の格子定数遷移を円滑にする効果を有し、欠陥密度を減少させ、接合電流漏れを減少させる。
【００３４】
本発明及びその効果について詳細に説明したが、添付の請求項による定義に基づいて発明の精神及び領域を逸脱しない範囲で種々の変更、置換及び修正を加えることが可能である点が理解されるべきである。加えて、本発明の保護範囲は、明細書で説明された方法、装置、製造方法、並びに、要素、手段、方法及びステップの構成に関する特定の実施形態の範囲に限定されることを意図しない。当業者は、本件の開示内容から、ここに記述された対応する実施形態と実質的に同様の機能を発揮し或いは実質的に同様の結果を生じる、方法と、装置と、製造方法と、要素、手段、方法或いはステップの構成と、に関して本発明が利用可能であることを直ちに理解するであろう。従って、添付の請求項は、そのような方法と、装置と、製造方法と、要素、手段、方法或いはステップの構成と、が含まれるものである。加えて、それぞれの請求項は、別々の実施形態を構成するものであり、種々の請求項と実施形態との組み合わせが本発明の範囲に含まれるものである。
【符号の説明】
【００３５】
２０  基板
２２  凹部
２４  底部バリア層
２６  チャネル層
２８  上部バリア層
３０  シャロートレンチアイソレーション領域
３２  ゲート誘電層
３４  ゲート電極
３６  ゲートスペーサ
３８  凹部
４２  ソース/ドレイン領域
４４  バッファ層
４６  IV族半導体領域
５０  シリサイド領域
５２  トランジスタ
５４  チャネル層
６０  フィン
６４  半導体層
【図１】
2011103434.tif 000003
【図２】
2011103434.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011103434.tif 000009
【図８】
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【図９】
2011103434.tif 000011
【図１０】
2011103434.tif 000012
【図１１】
2011103434.tif 000013
【図１２】
2011103434.tif 000014
【図１３】
2011103434.tif 000015
【図１４】
2011103434.tif 000016
【図１５】
2011103434.tif 000017
【図１６】
2011103434.tif 000018
【図１７】
2011103434.tif 000019
【外国語明細書】
2011103434000001.pdf