(57)【要約】【課題】本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、第１の配線と、前記第１の配線と対向する位置に在る第２の配線と、前記第１の配線と前記第２の配線との間に在り、前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、前記第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。【選択図】図８
2011135050.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、前記第１の配線と対向する位置に在る第２の配線と、
前記第１の配線と前記第２の配線との間に在り、前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、前記第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、
前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗層は、さらに、窒素及び酸素から選択された少なくとも１種類以上の元素をさらに含むこと、を特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗層は、Ｓｉ−Ｃ結合、Ｓｉ-(ＣＨx)結合（ｘは整数）及びＳｉ-Ｈ結合を含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗層は、-ＣＨ2-結合、-Ｃ＝Ｃ-結合、Ｓｉ−Ｎ結合、Ｓｉ−ＮＨｘ結合（xは整数）、−ＮＨx 結合（xは整数）、Ｓｉ−Ｃ6Ｈｘ結合（ｘは整数）からなる群より選択された少なくとも１種類以上を有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記可変抵抗層は、組成式をＳｉx(ＣaＮｂＯｃ)ｙＨｚとした場合、原子比ｘ、ｙ、ｚ、ａ、ｂ、ｃの範囲が５≦x≦４０、２０≦y≦６０、５≦z≦６５、５０≦a≦１００、０≦b≦２０、０≦c≦４となるようにすることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記可変抵抗層は、前記第１の状態において、前記第２の状態よりも、−Ｃ＝Ｃ−結合状態を多く有する状態にあり、かつ前記第２の状態においては、前記第１の状態よりも、Ｓｉ−Ｃ結合状態を多く有する状態にあることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記可変抵抗層は、消去する状態で、抵抗率が１０2Ω・ｃｍ以上であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記可変抵抗層は、フォーミング処理前の状態で、抵抗率が１０2Ω・ｃｍ以上であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
低抵抗状態と高抵抗状態とを切り替えることができる抵抗変化素子を有する不揮発性半導体記憶装置（ＲｅＲＡＭ：抵抗変化型メモリ）が知られている。ここで、誤動作（誤スイッチ）の確率を低くするため、抵抗変化素子には、低抵抗状態と高抵抗状態との間における抵抗比が高い炭素からなるものが提案されている。  
この様な炭素を主成分とした抵抗変化材料を用いる場合、低抵抗状態における電気抵抗率（以下、単に抵抗率と称する）をより高めることで、セルに流れる電流の量、引いては、消費電力を低減させることが要求されるようになってきている。  
しかしながら、消費電力の低減（極端な場合には、セル電流の増加により抵抗変化素子が破壊されることの回避）と誤動作（誤スイッチ）確率の低減の両課題を解決できる抵抗変化材料は、未だ提案されていない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１８１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１の配線と、前記第１の配線と対向する位置に在る第２の配線と、前記第１の配線と前記第２の配線との間に在り、前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、前記第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】本実施の形態に係る不揮発性半導体記憶装置を例示する模式回路図である。
【図２】メモリセルアレイの一例を例示する模式斜視図である。
【図３】他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
【図４】他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
【図５】メモリ層の構成を例示する模式断面図である。
【図６】各サンプルにおける組成分布を例示する三元状態図(三角グラフ図)である。
【図７】加熱前後における結合状態について例示をするグラフ図である。
【図８】組成比の適正範囲を例示する三元状態図(三角グラフ図)である。
【図９】スイッチング特性の評価に用いた評価装置を例示する模式断面図である。
【図１０】不揮発性半導体記憶装置の製造方法について例示する模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印Ｘ、矢印Ｙ、矢印Ｚは互いに直交する方向を表している。  
図１は、本実施の形態に係る不揮発性半導体記憶装置１を例示する模式回路図である。  図２は、メモリセルアレイ１０の一例を例示する模式斜視図である。  
図３、図４は、他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。  
なお、図２〜図４においては、メモリ層６０などを取り囲むようにして形成される絶縁層６６（例えば、図５を参照）を省略して描いている。
【０００８】
図１に示すように、不揮発性半導体記憶装置１には、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、ビット線駆動回路３０ｂが設けられている。
【０００９】
メモリセルアレイ１０には、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）（第１の配線）及びビット線ＢＬ（ＢＬ１、ＢＬ２）（第２の配線）、並びにワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセル１１（１１ａ〜１１ｄ）が設けられている。
すなわち、ワード線ＷＬと、ワード線ＷＬと対向する位置に在るビット線ＢＬと、が設けられている。  
また、ワード線ＷＬとビット線ＢＬとの間に在り、ワード線ＷＬとビット線ＢＬとを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層６３（図５を参照）が設けられている。
【００１０】
ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。メモリセル１１（１１ａ〜１１ｄ）は、Ｘ方向及びＹ方向に形成される面上にマトリクス状に配置されている。
【００１１】
また、各メモリセル１１には、直列接続されたダイオード１２と抵抗変化素子１３とが設けられている。ダイオード１２は、記憶（書き込み）／再生（読み出し）時における回り込み電流（sneak current）を防止するために配置されている。抵抗変化素子１３は、後述する可変抵抗層６３として機能し、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。そして、この２つの状態における抵抗率に基づいてデータを不揮発的に記憶する。ダイオード１２のアノードは、ワード線ＷＬに接続され、ダイオード１２のカソードは、抵抗変化素子１３の一端に接続されている。抵抗変化素子１３の他端は、ビット線ＢＬに接続されている。
【００１２】
ワード線選択回路２０ａには、複数の選択トランジスタ１４（１４ａ、１４ｂ）が設けられている。選択トランジスタ１４の一端は、ワード線ＷＬの一端に接続され、選択トランジスタ１４の他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタ１４のゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。そして、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続することができるようになっている。  
ワード線駆動回路２０ｂは、メモリセル１１に記憶されているデータの消去、メモリセル１１へのデータの書き込み、及びメモリセル１１からのデータの読み出しに必要な電圧をワード線ＷＬへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をワード線ＷＬへ供給する。
【００１３】
ビット線選択回路３０ａには、複数の選択トランジスタ１５（１５ａ、１５ｂ）が設けられている。選択トランジスタ１５の一端は、ビット線ＢＬの一端に接続され、選択トランジスタ１５の他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタ１５のゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。そして、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続することができるようになっている。  
ビット線駆動回路３０ｂは、メモリセル１１に記憶されているデータの消去、メモリセル１１へのデータの書き込み、及びメモリセル１１からのデータの読み出しに必要な電圧をビット線ＢＬへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をビット線ＢＬへ供給する。また、ビット線駆動回路３０ｂは、ビット線ＢＬを介して読み出されたデータを外部に出力する。
【００１４】
次に、図２〜図４を参照して、メモリセルアレイの構成について例示をする。  
図２に示すように、メモリセルアレイ１０は、ワード線ＷＬとビット線ＢＬとの交差部にメモリ層６０を配置したいわゆるクロスポイント型の構成を有している。
【００１５】
メモリセルアレイ１０は、基板４０の主面上に第１導電層５０、メモリ層６０、第２導電層７０の順に下層から上層へとＺ方向に積層された構成を有する。ここで、第１導電層５０は、前述したワード線ＷＬとして機能する。メモリ層６０は、前述したメモリセル１１として機能する。第２導電層７０は、前述したビット線ＢＬとして機能する。
【００１６】
第１導電層５０は、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、導電性材料（例えば、金属など）から形成されている。第１導電層５０は、耐熱性が高く、且つ抵抗率の低い材料から形成されている。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。    
メモリ層６０は、第１導電層５０上に設けられ、Ｘ方向及びＹ方向においてマトリクス状に配置されている。
【００１７】
第２導電層７０は、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面と接するように形成されている。第２導電層７０は、耐熱性が高く、且つ抵抗率の低い材料から形成されている。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。なお、第１導電層５０と第２導電層７０とを同じ材料から形成することもできるし、異なる材料から形成することもできる。
【００１８】
また、図２に例示をしたメモリセルアレイ１０は、第１導電層５０、メモリ層６０、第２導電層７０が一層ずつ設けられたものであるがこれに限定されるわけではない。  
例えば、図３に例示をしたメモリセルアレイ１０ａのように、前述したメモリセルアレイ１０の構成に加えて、さらに上層（Ｚ方向）に絶縁層を介して第１導電層５０、メモリ層６０、第２導電層７０が積層された構成を有するものであってもよい。
【００１９】
また、例えば、図４に例示をしたメモリセルアレイ１０ｂのように、前述したメモリセルアレイ１０の第２導電層７０の上層（Ｚ方向）に形成されたメモリ層６０、及びこのメモリ層６０の上層（Ｚ方向）に形成された第１導電層５０を有する構成であってもよい。すなわち、メモリセルアレイは、図４に例示をしたメモリセルアレイ１０ｂのように、上下のメモリ層６０において第２導電層７０を共有する構成であってもよい。
【００２０】
次に、メモリ層６０の構成に関してさらに例示をする。    
図５は、メモリ層６０の構成を例示する模式断面図である。なお、図５は、図２に例示をしたメモリセルアレイ１０における断面を表したものである。  
図５に示すように、メモリ層６０は、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４の順に下層から上層へとＺ方向に積層された構成を有する。
【００２１】
ダイオード層６１は、第１導電層５０の上層（Ｚ方向）に形成されている。ダイオード層６１は、前述したダイオード１２として機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）を有するものとすることができる。
【００２２】
第１電極層６２は、ダイオード層６１の上層（Ｚ方向）に形成されている。  
第１電極層６２は、以下に示す「元素群ｇ１」から選択される少なくとも１種類以上の金属、もしくは、例えば、「化合物群ｇ２」のような「元素群ｇ１」の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。    
元素群ｇ１：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）
化合物群ｇ２：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｗ−Ｎ
可変抵抗層６３は、第１電極層６２の上層（Ｚ方向）に形成されている。可変抵抗層６３は、前述した抵抗変化素子１３として機能する。可変抵抗層６３は、印加される電圧及び通電される電流の少なくともいずれかによって抵抗率を変化させる。可変抵抗層６３の膜厚は、例えば、３ｎｍ（ナノメートル）以上７０ｎｍ（ナノメートル）以下とすることができる。  
なお、可変抵抗層６３の組成などに関しては後述する。
【００２３】
第２電極層６４は、可変抵抗層６３の上面と第２導電層７０の下面との間に形成されている。第２電極層６４は、以下に示す「元素群ｇ３」から選択される少なくとも１種類以上の金属、もしくは、例えば、「化合物群ｇ４」のような「元素群ｇ３」の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。    
元素群ｇ３：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）
化合物群ｇ４：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｗ−Ｎ
絶縁層６６は、マトリクス状に配置された各メモリ層６０の間に形成されている。絶縁層６６は、いわゆる素子間絶縁層として機能する。絶縁層６６は、絶縁性材料から形成することができる。例えば、ポリイミドやフタロシアニン系有機分子材料などから形成することができる。
【００２４】
次に、可変抵抗層６３の組成などに関してさらに例示をする。    
ここで、誤動作（誤スイッチ）の確率を低くするためには、低抵抗状態と高抵抗状態との間における抵抗比が高い抵抗変化材料を用いて可変抵抗層６３を形成するようにすることが好ましい。抵抗比が高い抵抗変化材料としては、炭素からなるものを例示することができる。  
本発明者らは検討の結果、可変抵抗層に関し、抵抗比が高く、且つ低抵抗状態における抵抗率が、従来よりも高い抵抗変化材料に関する知見を得た。  
以下、本発明者らの得た知見について説明をする。  
本発明者らの得た知見によれば、抵抗比が高く、且つ低抵抗状態における抵抗率がより高くなるようにするためには、炭素（Ｃ）と珪素（Ｓｉ）の化合物を主成分とし、さらに、水素(Ｈ)を含む材料とするか、この材料に、さらに、窒素(Ｎ)と酸素(Ｏ)とから選択された少なくとも１種類以上の元素を含む材料とすることが好ましい。  
この場合、結合として、Ｓｉ-Ｃ結合、Ｓｉ-(ＣＨｘ)結合（ｘは整数）、及びＳｉ-Ｈ結合とを有するものとするか、これに、-ＣＨ２-結合、-Ｃ=Ｃ-結合、Ｓｉ-Ｎ結合、及びＳｉ-ＮＨｘ結合（ｘは整数）、-ＮＨｘ結合（ｘは整数）、及びＳｉ-Ｃ６Ｈｘ結合（ｘは整数）からなる群より選択された少なくとも１種類以上の結合をさらに有するものとすることが好ましい。ここで、Ｃ６Ｈｘはベンゼンの置換基であるフェニル基である。
【００２５】
また、組成式をＳｉｘ(ＣａＮｂＯｃ)ｙＨｚとした場合、原子比ｘ、ｙ、ｚ、ａ、ｂ、ｃの範囲が５≦ｘ≦４０、２０≦ｙ≦６０、５≦ｚ≦６５、５０≦ａ≦１００、０≦ｂ≦２０、０≦ｃ≦４となるようにすることが好ましい。  
また、低抵抗状態における所望の抵抗率を得るために、可変抵抗層においては、オフ状態（即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の状態を含めた可変抵抗層のオフ状態等が相当する。）の場合、またはフォーミング処理前の高抵抗状態における単層膜の場合、可変抵抗層の抵抗率が、１０2Ω・ｃｍ以上となるようにすることが好ましい。
この様な可変抵抗層とすれば、誤動作が生じる確率を抑え、かつ消費電力をより低減させることができる。また、熱による膜収縮率が小さく、電極との密着力が大きい可変抵抗層とすることができる。
【００２６】
ここでは、一例として、炭素（Ｃ）と珪素（Ｓｉ）の化合物を主成分とし、且つ水素(Ｈ)を含み、これに、さらに、窒素(Ｎ)と酸素(Ｏ)の両方を含む材料について例示をする。表１は、これらの元素、即ち、炭素（Ｃ）、珪素（Ｓｉ）、水素(Ｈ)、窒素(Ｎ)及び酸素(Ｏ)が含まれている場合において、それら元素間の組成比と結合状態との関係を例示するための表である。  
この場合、組成比は、成膜後における単層膜状態のものをＸ線光電子分光（XPS：X-ray Photoelectron Spectroscopy)法を用いて計測した。Ｘ線光電子分光法においては、表面に炭化水素系の炭素が吸着するとその影響を受けて分析精度が悪化するおそれがある。そのため、十分に真空引きした後、アルゴン（Ａｒ）等の不活性ガスのイオンを用いてクリーニングを行い、その後に分析を行うようにした。
【００２７】
また、結合状態は、成膜後における単層膜状態のものを真空中において赤外吸収分光（ＩＲ：infrared spectroscopy）法を用いて計測した。ここで、結合状態の割合を求める場合には、赤外吸収分光法により得られたスペクトルをピーク分離してそれぞれのピークにおける面積比から結合状態の割合を導出するようにすればよい。  
なお、１１個のサンプルを作成し、それぞれのサンプルにおける組成比と結合状態とを計測するようにした。また、表１においては、Ｓｉｘ(ＣaＮｂＯc)ｙＨｚとした場合の組成比としている。  
また、図６は、各サンプルにおける組成分布を例示する三元状態図(三角グラフ図)である。  
なお、三元状態図(三角グラフ図)中の数値は表１に記載されているサンプル番号を表している。
【００２８】
【表１】
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表１から分かるように、炭素（Ｃ）と珪素（Ｓｉ）と水素(Ｈ)とを含むものであれば、窒素(Ｎ)や酸素(Ｏ)が含まれていても、少なくともＳｉ-Ｃ結合、Ｓｉ-(ＣＨｘ)結合（ｘは整数）、及びＳｉ-Ｈ結合とを有するものとすることができる。また、窒素(Ｎ)や酸素(Ｏ)が含まれるようにすることで、-ＣＨ２-結合、-Ｃ=Ｃ-結合、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨｘ結合（ｘは整数）、-ＮＨｘ結合（ｘは整数）、及びＳｉ-Ｃ６Ｈｘ（ｘは整数）を有するものとすることができる。
【００２９】
なお、一例として、Ｓｉ-Ｃ結合の構造式を[化１]に、Ｓｉ-(ＣＨｘ)ｘ結合（ｘは整数）の構造式を[化２]に、-ＣＨ２−結合の構造式を[化３]に、-Ｃ=Ｃ-結合の構造式を[化４]に、Ｓｉ-Ｎ結合の構造式を[化５]に、-ＮＨｘ結合（ｘは整数）の構造式を[化６]に、Ｓｉ-Ｃ６Ｈｘ結合（ｘは整数）の構造式を[化７]に例示する。  
【化１】
2011135050.tif 000004
【化２】
2011135050.tif 000005
【化３】
2011135050.tif 000006
【化４】
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【化５】
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【化６】
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【化７】
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次に、電圧印加などにより抵抗率の変化が生じた際の結合状態について例示をする。  
電圧印加などにより抵抗率の変化が生じた際の結合状態を計測することは困難である。そのため、電圧印加などが行われた際の温度上昇に対応させて単層膜状態のサンプルを５００℃以上に加熱した場合と、加熱前とにおいて結合状態を、赤外吸収分光法を用いて計測した。なお、単層膜状態のサンプルの表面にはキャップ層を形成して脱離種による組成変化を抑制するようにした。
【００３０】
図７は、加熱前後における結合状態について例示をするグラフ図である。  
図７から分かるように、加熱後においては、加熱前に比べてＣ=Ｃの結合が増加している。ここで、例えば、可変抵抗層は、電圧を印加することでジュール熱などによりＣ=Ｃ結合ができ、Ｃ=Ｃ結合のｓｐ２混成軌道成分、もしくはパイ電子の成分が寄与することで、可変抵抗層においては、オフ状態（高抵抗状態)からセット状態（低抵抗状態)になると考えられる。
【００３１】
なお、可変抵抗層に関し、一例として、可変抵抗層の一部に含まれる結合の構造式を用いて、オフ状態（高抵抗状態）の[化８]からＣ=Ｃ結合が増加して、オン状態（低抵抗状態）の[化９]になる場合を例示する。この場合、例えば、オフ状態（高抵抗状態）の[化８]から水素（Ｈ）結合が切れることでＣ=Ｃ結合が増加して、オン状態（低抵抗状態）の[化９]になるものと考えられる。
【化８】
2011135050.tif 000011
【化９】
2011135050.tif 000012
一方、本発明者らの得た他の知見によれば、可変抵抗層６３をリセット状態（書き込まれたデータを消去する状態）とする場合において電圧を印加するなどすれば、例えばジュール熱により、高抵抗率となる結合状態、即ちＳｉ-Ｃ結合の割合を増加させることができる。そのため、可変抵抗層６３を低抵抗状態から高抵抗状態に変化させることができるものと考えられる。
【００３２】
また、可変抵抗層６３の抵抗変化モデルの一例として、可変抵抗層６３と電極（第１電極層６２、及び第２電極層６４）との界面での反応(ここでは、酸化還元反応を含む)が起きることや、可変抵抗層６３にフィラメントが形成されることで、可変抵抗層において、オン状態（低抵抗状態)とオフ状態（高抵抗状態)に変化し得ることが考えられる。  
また、ここで、可変抵抗層６３に含まれる水素（Ｈ）の効果としては、例えば、水素（Ｈ）結合が切れてシリコン（Ｓｉ）のダングリングボンドやＳｉ-Ｈ結合などの欠陥が膜中に形成される（例えば、[化８]の結合状態から[化１０]の結合状態へと変化する）ことで、例えば、可変抵抗層６３の結合状態がＣ=Ｃ結合へと変化し易くなったり、可変抵抗層６３と電極（第１電極層６２、及び第２電極層６４））との界面での反応が促進したり、または可変抵抗層６３にフィラメントが形成され易くなったり、欠陥を通して原子が移動し易くなったりして、可変抵抗層６３の抵抗変化が促進する等のことが考えられる。
【化１０】
2011135050.tif 000013
また、本発明者らの得た他の知見によれば、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨｘ結合（ｘは整数）、Ｓｉ-Ｃ結合、Ｓｉ-Ｃ6Ｈｘ結合（ｘは整数）などは、膜（可変抵抗層６３）の骨格形成に寄与することが判明した。その中でも、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨｘ結合（ｘは整数）、-ＮＨｘ結合（ｘは整数）が存在すれば、可変抵抗層６３と電極（第１電極層６２、及び第２電極層６４）との密着力を大きくでき、可変抵抗層としての膜の収縮率を小さくすることができる。
【００３３】
表２は、組成比と密着力との関係を例示するための表である。  
なお、表２は、表１に示した各サンプルの密着力を評価したものである。この場合、密着力の評価はＪＩＳ規格（ＪＩＳ Ｋ５４００）に基づいたクロスカット法により行うものとした。
【００３４】
【表２】
2011135050.tif 000014
表１に示したように、サンプル１〜１１の中にはＳｉ-Ｎ結合、Ｓｉ-ＮＨｘ結合（ｘは整数）、-ＮＨｘ結合（ｘは整数）が含まれている。そのため、抵抗変化層と、例えば、この抵抗変化層と接続する電極との密着力を大きくすることができる。
【００３５】
しかしながら、その様な場合であっても、表２のサンプル９のように（Ｃ＋Ｎ＋Ｏ)ｙの割合が多くなると、即ち炭素（Ｃ）の割合が全体の約６０％程度まで多くなると、熱による膜の収縮や吸湿性が大きくなるので、例えば電極材料等に対して、膜は、密着力が弱まり、引いては剥がれやすくなる。そのため、炭素（Ｃ）の割合が、全体の約６０％程度、或いはそれよりも多くなると可変抵抗層６３と電極（第１電極層６２、第２電極層６４）との密着力が小さくなりすぎるおそれがある。
【００３６】
また、本発明者らの得た他の知見によれば、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨｘ 結合（xは整数）、及び-ＮＨｘ 結合（xは整数）が存在すれば、可変抵抗層６３の耐熱性を向上させることができる。そのため、熱による膜収縮率を小さくすることができる。よって、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨｘ結合（xは整数）、及び-ＮＨｘ結合（xは整数）の結合状態が存在するようにすれば、可変抵抗層６３においては、膜の収縮率を抑え、その耐熱性を高めることができる。
【００３７】
表３は、サンプル１〜１１と膜収縮率との関係を例示するための表である。  
なお、表３は、表１に示した各サンプルの膜収縮率を評価したものである。この場合、膜収縮率が３０％を超えると、温度分布（温度の高低差）によっては均一な膜厚を有する膜（可変抵抗層６３）を形成することが難しくなる。そのため、３０％を評価の基準としている。  
また、単層膜状態のものを真空中において５００℃以上、１０００℃以下に加熱し、膜厚の減少量を走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）により断面分析、または膜厚の減少量をＸ線反射法（XRR）により分析した。そして、膜厚の減少量から膜収縮率を求めるようにした。なお、対象となる膜の膜厚は２０ｎｍ（ナノメートル）〜１００ｎｍ（ナノメートル）程度とした。
【００３８】
【表３】
2011135050.tif 000015
表１に示したように、サンプル９、１０のものにもＳｉ−Ｎ結合、Ｓｉ−ＮＨx （xは整数）、及び−ＮＨx 結合（xは整数）が含まれている。そのため、熱による膜収縮率を小さくすることができる。  
しかしながら、その様な場合であっても、表３のサンプル９のように、（Ｃ＋Ｎ＋Ｏ)ｙの割合が全体の約６０％程度まで多くなり、合わせて、Ｓｉｘの割合が全体の約５％より少なくなると、すなわち炭素（Ｃ）の割合が多くなり過ぎると、熱による膜の収縮率が大きくなるので、膜収縮率の値が３０％を超えてしまうことになる。    
また、表３のサンプル１０のように水素（Ｈ）の割合が全体の約７０％より多くなると、過熱された場合に水素（Ｈ）が脱離し易くなるため、熱収縮率が大きくなり、膜収縮率が３０％を超えてしまうことになる。  
なお、サンプル３、６のようにＳｉ−Ｎ結合、Ｓｉ-ＮＨx結合（xは整数）、及び−ＮＨｘ結合（xは整数）が含まれていない場合には、炭素（Ｃ）や水素（Ｈ）の割合を少なくすることで熱による膜の収縮率を小さくすることができる。そのため、Ｓｉ−Ｎ結合、Ｓｉ−ＮＨx結合（xは整数）、及び-ＮＨx結合（xは整数）が含まれていない場合には、炭素（Ｃ）や水素（Ｈ）の割合を少なくすることで熱による膜の収縮率が３０％を超えないようにすることができる。
【００３９】
表４は、サンプル１〜１１と抵抗率との関係を例示するための表である。  
なお、表４は、表１に示した各サンプルの抵抗率を評価したものである。この場合、本発明者らの得た知見によれば、高抵抗状態（即ち、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。）、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が１０2Ω・ｃｍ未満となると、低抵抗状態に設定したときに、可変抵抗層の抵抗率が低くなりすぎて、セル電流が増加して消費電力が大きくなるという問題が生じる。そのため、１０2Ω・ｃｍ以上を評価の基準としている。  
また、抵抗率は、直流４端子法、Van der Pauw法、４探針法または直流３端子ガードリング法などを用いて計測することができるが、表４における計測ではVan der Pauw法、直流３端子ガードリング法を用いるものとした。
【００４０】
【表４】
2011135050.tif 000016
表４のサンプル９のように（Ｃ＋Ｎ＋Ｏ)ｙの割合が多くなると、すなわち炭素（Ｃ）の割合が多くなると抵抗率が１０2Ω・ｃｍ未満となる。そのため、炭素（Ｃ）の割合が全体の約６０％より多くなるとセル電流が増加して消費電力が大きくなりすぎるおそれがある。
【００４１】
また、サンプル１１のように、珪素（Ｓｉ）の割合が全体の約５０％以上多くなる場合にも、抵抗率が１０2Ω・ｃｍ未満となることが分かる。そのため、珪素（Ｓｉ）の割合が全体の約５０％以上まで多くなると、セル電流が増加して消費電力が大きくなりすぎるおそれがある。ここで、サンプル１０はアモルファスシリコンとなるような膜である。すなわち、炭素（Ｃ）などの量は全体の２０％未満となる。この様な膜は、抵抗率は高いが結晶化していないため電流が非常に流れにくく、さらに流れる電流の速度が遅いという問題がある。そのため、サンプル１０のようにアモルファスシリコンとなるような組成比のものは、記憶装置の可変抵抗層に用いるものとしては不適切である。
【００４２】
ここで、水素（Ｈ）が５％未満であると、膜密度が増えて、シリコン（Ｓｉ）のダングリングボンドや膜中の欠陥が形成され難くなったり、または、それによって、電極（第１電極層６２、及び第２電極層６４）との界面での反応や、フィラメントの形成が抑制される等して、可変抵抗層６３が抵抗変化し難くなることが、一例として考えられる。
【００４３】
次に、各成分、即ち、炭素（Ｃ）、珪素（Ｓｉ）、水素(Ｈ)、窒素(Ｎ)、及び酸素(Ｏ)の組成比の適正範囲に関して例示をする。  
本発明者らは、以上に例示したことをさらに検討した結果、組成比の適正範囲に関する知見を得た。  
すなわち、本発明者らの得た知見によれば、組成式をＳｉx(ＣaＮｂOｃ)ｙＨzとした場合、原子比x、y、z、a、b、cの範囲が５≦x≦４０、２０≦y≦６０、５≦z≦６５、５０≦a≦１００、０≦b≦２０、０≦c≦４となるようにすることが好ましい。
【００４４】
その様にすれば、炭素（Ｃ）と珪素（Ｓｉ）の化合物を主成分とし、かつ水素(Ｈ)を含む材料とするか、この材料に、さらに、窒素(Ｎ)と酸素(Ｏ)とから選択された少なくとも１種類以上の元素を含む材料とすることができる。  
また、結合として、Ｓｉ-Ｃ結合、Ｓｉ-(ＣＨx)（xは整数）、及びＳｉ-Ｈ結合とを有するものとするか、これに、-ＣＨ2-結合、-Ｃ＝Ｃ-結合、Ｓｉ-Ｎ結合、Ｓｉ-ＮＨx 結合（xは整数）、-ＮＨx 結合（xは整数）、及びＳｉ-Ｃ6Ｈx  結合（xは整数）の群より選択された少なくとも１種類以上の結合をさらに有するものとすることができる。
【００４５】
また、可変抵抗層６３と電極（第１電極層６２、第２電極層６４）との密着力を大きくすることができる。  
また、真空中において５００℃以上、１０００℃以下に加熱した場合の膜収縮率が３０％以下となるようにすることができる。  
また、オフ状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が、１０2Ω・ｃｍ以上となるようにすることができる。
このことによって、可変抵抗層のセット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。）における可変抵抗層の抵抗率を従来よりも高くすることができ、セル電流を低減させ、引いては消費電力量を従来よりも抑制することができる。
【００４６】
図８は、組成比の適正範囲を例示する三角グラフ図である。  
図８は、図６に組成比の適正範囲Ａを記載したものであり、三角グラフ図中の数値は表１などに記載されているサンプル番号を表している。  
すなわち、組成式をＳｉx(ＣaＮbＯc)yＨzとした場合、原子比x、y、z、a、b、cの範囲が５≦x≦４０、２０≦y≦６０、５≦z≦６５、５０≦a≦１００、０≦b≦２０、０≦c≦４となるような範囲（適正範囲Ａ）を記載したものである。
【００４７】
この場合、適正範囲Ａに含まれるサンプル１〜８は、前述したように、密着力、膜収縮率、抵抗率が適正なものとなる。  
一方、適正範囲Ａに含まれないサンプル９は、前述したように密着力、抵抗率が小さくなりすぎる。また、適正範囲Ａに含まれないサンプル１０は、前述したように膜収縮率が大きくなりすぎる。なお、サンプル１０はアモルファスシリコンとなるような膜である。この様な膜は、抵抗率は高いが結晶化していないため電流が非常に流れにくく、さらに流れる電流の速度が遅いという問題がある。そのため、サンプル１０のようにアモルファスシリコンとなるような組成比のものは、可変抵抗層に用いるものとしては不適切である。また、適正範囲Ａに含まれないサンプル１１は、抵抗率が小さくなりすぎる。
【００４８】
次に、組成比を適正範囲Ａ内とした場合におけるスイッチング特性について例示をする。すなわち、適正範囲Ａに含まれるサンプル１〜８について行ったスイッチング特性の評価について例示をする。  
図９は、スイッチング特性の評価に用いた評価装置を例示する模式断面図である。  
図９に示すように、評価装置１００には、基板４０ａ、メモリ層６０ａ、導電層６５ａ、絶縁層６６ａ、測定パッド６８ａ、測定パッド６９ａが設けられている。  
メモリ層６０ａは、基板４０ａの主面上に設けられている。  
メモリ層６０ａは、第１電極層６２ａ、可変抵抗層６３ａ、第２電極層６４ａの順に下層から上層へとＺ方向に積層された構成を有する。  
第１電極層６２ａは、基板４０ａの主面上に形成されている。  
可変抵抗層６３ａは、柱状を呈し、第１電極層６２ａの上面から積層方向（Ｚ方向）に延びるように形成されている。  
第２電極層６４ａは、可変抵抗層６３ａ及び絶縁層６６ａの上層に形成されている。  
導電層６５ａは、第２電極層６４ａの上面を覆うように設けられている。
【００４９】
絶縁層６６ａは、第１導電層６２ａの上層であって、可変抵抗層６３ａの側面を取り囲むように形成されている。  
測定パッド６８ａ、測定パッド６９ａは、直径寸法が１００マイクロメートル（μｍ）程度のものとした。  
第１電極層６２ａと測定パッド６８ａとは配線６７ｂを介して電気的に接続されている。第２電極層６４ａと測定パッド６９ａとは配線６７ａを介して電気的に接続されている。
【００５０】
第１電極層６２ａ、第２電極層６４ａは、前述した第１電極層６２、第２電極層６４と同じ材料から形成されている。  
可変抵抗層６３ａは、前述した可変抵抗層６３と同じ材料から形成され、組成比がサンプル１〜８のものとそれぞれ同じにされている。  
なお、寸法が異なる可変抵抗層６３に対する評価をも合わせて行うようにした。具体的には、直径寸法が０．２５マイクロメートル（μｍ）、高さ寸法が１０ナノメートル（ｎｍ）のものと、直径寸法が０．０４３マイクロメートル（μｍ）、高さ寸法が５ナノメートル（ｎｍ）のものと、直径寸法が０．２５マイクロメートル（μｍ）、高さ寸法が３ナノメートル（ｎｍ）のものに対する評価を行うようにした。  
導電層６５ａは、金属などの導電体から形成されている。  
絶縁層６６ａは、二酸化珪素（ＳｉＯ2）などから形成されている。  
測定パッド６８ａ、測定パッド６９ａ、配線６７ａ、配線６７ｂは、アルミニウム（Al)、タングステン(W)などの導電体から形成されている。  
なお、必要に応じて保護抵抗などの付随する回路を適宜設けるようにすることもできる。
【００５１】
次に、評価の手順について例示をする。  
スイッチング特性の評価は、プローブ対を用いて行なった。この場合、プローブ対の先端が、１０ナノメートル（ｎｍ）以下に先鋭化されているものを用いた。  
まず、プローブ対を測定パッド６８ａ、６９ａに接触させて、書き込み／消去に用いられる１〜１５Ｖの電圧を印加する。この場合、書き込みは、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、１〜１５Ｖの電圧パルスを印加することにより行なう。消去は、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、０．２〜１５Ｖの電圧パルスを印加することにより行なう。
【００５２】
なお、評価を行うサンプルの材料及び構造により、書き込み／消去の際のパルス幅の最適値は異なる。また、書き込み／消去の際のパルス幅は、スイッチング回数により若干異なるものとなる場合もある。そのため、評価にあたり前述した範囲の中で最適なパルス幅を選択するようにした。
【００５３】
次に、書き込み又は消去の後に、読み出しを行なうことによりスイッチング特性を評価する。読み出しは、プローブ対を介して、パルス幅が１０〜１０００ｎｓｅｃ、電圧が０．１〜０．５Ｖ程度の電圧パルスを印加し、メモリ層６０ａの抵抗率、電流、電圧等を測定することにより行う。
【００５４】
次に、評価結果について例示をする。  
まず、直径寸法が０．２５マイクロメートル（μｍ）、高さ寸法が１０ナノメートル（ｎｍ）、組成比がサンプル１〜８のものとそれぞれ同じもののスイッチング特性の評価結果について例示をする。  
可変抵抗層において、リセット状態（即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。）での可変抵抗層の抵抗率は、１０4Ω・ｃｍ以上、また、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。）での可変抵抗層の抵抗率は、１０2Ω・ｃｍ以上であった。これは、誤動作（誤スイッチ）の確率を低く抑え、且つ低消費電力とすることができることを意味する。また、ここで、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。）での可変抵抗層の抵抗率は、１０2Ω・ｃｍ以上であるため、セル電流を適正な範囲内に抑えることができ、消費電力を抑えることができる。  
また、サイクル寿命は、１万サイクル以上を実現することができた。
【００５５】
次に、直径寸法が０．０４３マイクロメートル（μｍ）、高さ寸法が５ナノメートル（ｎｍ）、組成比がサンプル１〜８のものとそれぞれ同じもののスイッチング特性の評価結果について例示をする。  
可変抵抗層において、リセット状態（即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。）の可変抵抗層の抵抗率は、１０4Ω・ｃｍ以上、また、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。）の可変抵抗層の抵抗率は、１０2Ω・ｃｍ以上であった。これは、誤動作（誤スイッチ）の確率を低く抑え、且つ低消費電力とすることができることを意味する。  
また、ここで、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。）の抵抗率は、１０2Ω・ｃｍ以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。
【００５６】
また、サイクル寿命は、１万サイクル以上を実現することができた。  
次に、直径寸法が０．２５μｍ、及び高さの寸法が３ｎｍで、組成比が前述のサンプル１〜８のものとそれぞれ同じであるものについて、そのスイッチング特性の評価結果を例示する。  
可変抵抗層において、リセット状態（即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態が相当する。）の可変抵抗層の抵抗率は、１０4Ω・ｃｍ以上、また、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。）可変抵抗層の抵抗率は、１０2Ω・ｃｍ以上であった。これは、誤動作（誤スイッチ）の確率を低く抑え、且つ低消費電力とすることができることを意味する。  また、ここで、セット状態（即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。）の抵抗率は、１０2Ω・ｃｍ以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。  
また、サイクル寿命は、１万サイクル以上を実現することができた。
【００５７】
以上に例示をしたように、図８において例示をした適正範囲Ａ内の組成比とした場合であっても良好なスイッチング特性を有するものとすることができる。
【００５８】
また、本発明者らの得た他の知見によれば、シリコン（Ｓｉ）のダングリングボンド密度を増加させるようにすれば、熱による膜収縮率やスイッチング特性の変動率を小さくすることができる。また、Ｓｉ-Ｈ結合量を増加させるようにすれば、熱による膜収縮率やスイッチング特性の変動率を小さくすることができる。  
なお、以下においては、一例として、シリコン（Ｓｉ）のダングリングボンド密度およびＳｉ-Ｈ結合量の双方を変化させた場合の影響を例示する。  
例えば、シリコン（Ｓｉ）のダングリングボンド密度を１０％増加させ、Ｓｉ-Ｈ結合量を６０％増加させた場合、熱による膜収縮率を７％程度小さくすることができる。
また、シリコン（Ｓｉ）のダングリングボンド密度を増加させたり、Ｓｉ-Ｈ結合量を増加させたりすれば、「書き込み時電圧バラツキＶｓｅｔ−σ」、「書き込み時電流バラツキＩｓｅｔ−σ」、「消去時電流バラツキＩｒｅｓｅｔ−σ」を低減させることができる。すなわち、シリコン（Ｓｉ）のダングリングボンド密度を増加させたり、Ｓｉ-Ｈ結合量を増加させたりすれば、スイッチング特性の変動率を小さくすることができる。  
例えば、シリコン（Ｓｉ）のダングリングボンド密度を１０％増加させ、Ｓｉ-Ｈ結合量を６０％増加させた場合、「書き込み時電圧バラツキＶｓｅｔ−σ」を６７％程度低減させることができる。  
この場合、「書き込み時電流バラツキＩｓｅｔ−σ」を３８％程度低減させることができ、「消去時電流バラツキＩｒｅｓｅｔ−σ」を４９％程度低減させることができる。  
以上に説明をしたように、可変抵抗層において、シリコン（Ｓｉ）のダングリングボンド密度およびＳｉ-Ｈ結合量の少なくともいずれかを増加させるようにすれば、熱による膜収縮率、スイッチング特性の改善を図ることができる。そのため、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる。
【００５９】
次に、不揮発性半導体記憶装置１の作用、すなわち、メモリセル１１への書き込み動作、読み出し動作、及び消去動作を実行する場合について例示をする。  
なお、一例として、図１に示したメモリセル１１ａが選択され、メモリセル１１ａを対象として各種動作を実行する場合について例示をする。また、メモリセル１１ａに所定の電圧を印加して書き込み動作や消去動作を実行する場合について例示をする。
【００６０】
先ず、書き込み動作（セット動作）について例示をする。  
書き込み動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
【００６１】
この様にして選択されたメモリセル１１ａに所定の電圧が印加されると、そのメモリセル１１ａ内に電位勾配が生じて電流パルスが流れる。この電流パルスによって、抵抗変化素子１３の抵抗が高抵抗状態から低抵抗状態に変化する。
【００６２】
また、この書き込み動作時にワード線ＷＬ１に印加される電圧のパルス幅は、消去動作時に印加される電圧のパルス幅よりも長いものとされる。すなわち、書き込み動作時には、消去動作時よりも長時間に亘ってワード線ＷＬ１に電圧が印加される。
【００６３】
なお、書き込み動作時には、非選択のワード線ＷＬ２、及び非選択のビット線ＢＬ２は、全て同電位にバイアスしておくことが望ましい。また、書き込み動作前のスタンバイ時には、全てのワード線ＷＬ１、ＷＬ２、及び全てのビット線ＢＬ１、ＢＬ２をプリチャージしておくことが望ましい。
【００６４】
次に、消去動作（リセット動作）について例示をする。  
消去動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
【００６５】
この様にして選択されたメモリセル１１ａに大電流パルスが流れると、それにより生じたジュール熱、及び残留熱によって、消去動作が実行される。或いは、前述した大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。この消去動作においては、抵抗変化素子１３抵抗が低抵抗状態から高抵抗状態に変化する。
【００６６】
また、前述したように、この消去動作時にワード線ＷＬ１に印加される電圧のパルス幅は、書込動作時に印加される電圧のパルス幅よりも短いものとされる。すなわち、消去動作時には、書き込み動作時よりも短時間でワード線ＷＬ１に電圧が印加される。  
以上のようにして、消去動作時のパルス幅と、書き込み動作時のパルス幅とを使い分けることにより、消去動作と書き込み動作とを区別して実行することができる。
【００６７】
次に、読み出し動作について例示をする。  
読み出し動作においては、電流パルス（読み出し電流パルス）が、選択されたビット線ＢＬ１から選択されたメモリセル１１ａに与えられる。そして、ビット線駆動回路３０ｂにおいて、ビット線ＢＬ１からの電流が読み出され、メモリセル１１ａの抵抗率が測定されることにより、読み出し動作が実行される。ただし、メモリセル１１ａに与える電流パルス（読み出し電流パルス）は、メモリセル１１ａを構成する材料が抵抗変化を起こさない程度の微小な値とされている。
【００６８】
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法について例示をする。  
なお、一例として、図２に例示をしたメモリセルアレイ１０を有する不揮発性半導体記憶装置１の製造方法について例示をする。  
図１０は、不揮発性半導体記憶装置の製造方法について例示する模式工程断面図である。
まず、図１０（ａ）に示すように、基板４０の主面上に、第１導電層５０、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４、ストッパ層７２、エッチングマスク９０を、下からこの順番で形成する。すなわち、各層を第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。なお、エッチングマスク９０には第１の方向（Ｘ軸方向）に延在する開口９０ａが設けられている。
【００６９】
次に、図１０（ｂ）に示すように、積層体（第１導電層５０乃至エッチングマスク９０が積層された状態のもの）にエッチング処理を行い、素子分離領域８０を形成させる。すなわち、エッチングマスク９０の開口９０ａを介してエッチング処理を行うことで前記積層体に第１の素子分離領域８０を形成させる。エッチング処理は、基板４０と第１導電層５０との界面深さまで行う。
【００７０】
次に、図１０（ｃ）に示すように、素子分離領域８０が形成されたものの表面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて第１の絶縁層６６ｂを形成させる。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、可変抵抗層６３やダイオード層６１の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層６６ｂは、素子分離領域８０の表面と、エッチングマスク９０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝８０ａが形成される。
【００７１】
次に、図１０（ｄ）に示すように、第１の絶縁層６６ｂの表面に、例えばスピンコート法を用いて第２の絶縁層６６ｃを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝８０ａに塗布剤が充填されることで第２の絶縁層６６ｃが形成されると、素子分離領域８０は第１の絶縁層６６ｂと第２の絶縁層６６ｃとによって埋込が行われることになる。すなわち、素子分離領域８０に絶縁層６６が形成されることになる。この様にして、第１の方向（Ｘ軸方向）の絶縁層６６が形成される。
【００７２】
次に、図１０（ｅ）に示すように、積層体の上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、ストッパ層７２がなくなるまで行うようにする。すなわち、絶縁層６６となる材料が堆積した積層体の主面を平坦化して第２電極層６４を露出させる。なお、ストッパ層７２と第２導電層７０とを一体化させる場合には、平坦化の終点をストッパ層７２が露出するまでとすることができる。
【００７３】
次に、図１０（ｆ）に示すように、積層体の上面に第２導電層７０、エッチングマスク９０を、下からこの順番で形成する。なお、エッチングマスク９０には第２の方向（Ｙ軸方向）に延在する開口９０ｂが設けられている。  
そして、前述したものと同様にして、素子分離領域８０と絶縁層６６の形成、平坦化などを行う。  
すなわち、まず、エッチングマスク９０の開口９０ｂを介してエッチング処理を行い素子分離領域８０を形成させる。エッチング処理は、第２電極層６４と第２導電層７０との界面深さまで行う。次に、スピンコート法などを用いて絶縁層６６を形成する。そして、積層体の上面を、例えばＣＭＰ法を用いて平坦化し、第２導電層７０を露出させる。
【００７４】
以上のようにして、ワード線ＷＬである第１導電層５０、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４、ビット線ＢＬである第２導電層７０が所望の形状に加工される。なお、図３、図４に例示をしたもののように、積層構造のメモリセルアレイとする場合には、前述した手順を繰り返せばよい。
【００７５】
ここで、第１導電層５０、ダイオード層６１、第１電極層６２、第２電極層６４、ストッパ層７２、第２導電層７０の形成方法としては、例えばスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法（熱ＣＶＤ法、プラズマＣＶＤ法）などを例示することができる。
【００７６】
また、可変抵抗層６３は、例えば、以下のようにして形成することができる。  
可変抵抗層６３の形成には、ＣＶＤ（Chemical Vapor Deposition）法（熱ＣＶＤ法、プラズマＣＶＤ法）、蒸着法、ドーピング法、スパッタリング法などを用いることができる。すなわち、可変抵抗層６３を形成する工程において、ＣＶＤ法、蒸着法、ドーピング法、スパッタリング法からなる群より選択された１種により可変抵抗層６３が形成されるようにすることができる。そして、可変抵抗層６３を形成する工程において、少なくとも、炭素と、珪素と、水素と、を含む可変抵抗層６３を形成するようにする。
【００７７】
ＣＶＤ法においては、メチル基またはフェニル基を含むシラン(ＳｉＨ4)系のガスをそれぞれ単独で用いることができるし、アンモニア（ＮＨ3）と炭化水素(ＣＨ)系の少なくとも１種類のガスと、シラン(ＳｉＨ4)系のガスとを混合して用いることができる。  
このようなガスを用いるものとすれば、これらのガスに含まれる水素(Ｈ)、窒素(Ｎ)、酸素(Ｏ)などを膜の一部と反応させることで水素(Ｈ)、窒素(Ｎ)、酸素(Ｏ)などを膜中に導入したり、酸化物もしくは窒化物との混合体を形成したりすることができる。また、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、窒素（Ｎ２）などのガスをキャリアガスとして用いることもできる。
【００７８】
ここで、本発明者らの得た知見によれば、シラン(ＳｉＨ4)系のガスとアンモニア（ＮＨ3）を用いて可変抵抗層６３を形成する場合、アンモニア（ＮＨ3）の割合を少なくすれば、シリコン（Ｓｉ）のダングリングボンド密度を増加させることができる。  
例えば、前述したサンプル１３は、アンモニア（ＮＨ3）を添加せずにシラン(ＳｉＨ4)系のガスのみで可変抵抗層６３を形成した場合である。  
そのため、シリコン（Ｓｉ）のダングリングボンド密度を増加させるという観点からはアンモニア（ＮＨ3）の割合を少なくすることが好ましい。  
ただし、アンモニア（ＮＨ3）を添加すれば熱による膜収縮率をさらに小さくすることができる。  
そのため、アンモニア（ＮＨ3）の割合は、シリコン（Ｓｉ）のダングリングボンド密度の増加と、熱による膜収縮率のさらなる低減とを考慮して決定するようにすることができる。
【００７９】
ＣＶＤ法には幾つかの方法があるが、プラズマＣＶＤ（ＰＥＣＶＤ）法が５００℃以下の比較的低温において膜を形成することができるため好適である。この場合、プラズマの周波数は、通常商用に用いられる周波数帯（１３．５６ＭＨｚ）としてもよいし、さらに低周波数の帯域としてもよい。
【００８０】
また、蒸着法においては、液体状の原料を気化させ、これを凝縮させることで可変抵抗層６３を形成するようにすることができる。この様にすれば、液体の状態において成分を調整したり、気化後に他のガスと混合したりすることができるので、種々のバリエーションを取ることができる。そのため、膜の形成における自由度を高めることが可能となる。
【００８１】
ドーピング法においては、例えば、炭素(Ｃ)、水素(Ｈ)を主成分とする膜に珪素（Ｓｉ)、または珪素（Ｓｉ)と窒素(Ｎ)とをドーピングすることにより可変抵抗層６３を形成するようにすることができる。ドーピングする方法としては、熱拡散法、イオン注入法等を用いることができる。
【００８２】
スパッタ法においては、炭化珪素（ＳｉＣ）などからなるスパッタリング・ターゲットを用いるようにすることができる。この場合、スパッタガスにはアルゴン（Ａｒ）などの不活性ガスが用いられるため、形成される膜中に水素(Ｈ)、窒素(Ｎ)、酸素（Ｏ）を導入することができない。そのため、膜中に水素(Ｈ)、窒素(Ｎ)、酸素（Ｏ）を導入するために、水素(Ｈ)、窒素(Ｎ)、酸素（Ｏ）を含むガスを反応ガスとして導入する。反応ガスとしては、例えば、炭化水素(ＣＨ)系のガスなどを例示することができる。スパッタ法には幾つかの方法があるが、マグネトロン・スパッタ法が量産性に優れるため好適である。
【００８３】
本実施の形態に係る不揮発性半導体記憶装置１においては、可変抵抗層６３が、炭素（Ｃ）と珪素（Ｓｉ）の化合物を主成分とし、且つ水素(Ｈ)を含む材料か、または、この材料に、さらに、窒素(Ｎ)と酸素(Ｏ)とから選択された少なくとも１種類以上の元素を含む材料から形成されている。これらの材料は、結合状態として、Ｓｉ−Ｃ結合、Ｓｉ-(ＣＨx)結合（xは整数）、及びＳｉ−Ｈ結合とを有するものから形成されているか、または、これらの結合状態に、さらに、Ｓｉ−Ｃ結合、Ｓｉ−（ＣＨx)結合（xは整数）、Ｓｉ−Ｈ結合、−ＣＨ２−結合、−Ｃ＝Ｃ−結合、Ｓｉ−Ｎ結合、Ｓｉ−ＮＨｘ結合（xは整数）、−ＮＨx結合（xは整数）、及びＳｉ−Ｃ６Ｈｘ  結合（xは整数）からなる群より選択された少なくとも１種類以上の結合状態とをさらに有するものから形成されている。また、可変抵抗層６３は、前述した化合物の成分において、組成式をＳｉx(ＣaＮbＯc)yＨzとした場合、原子比x、y、z、a、b、cの範囲が５≦x≦４０、２０≦y≦６０、５≦z≦６５、５０≦a≦１００、０≦b≦２０、０≦c≦４となるものから形成されている。また可変抵抗層６３は、オフ状態(高抵抗状態)、またはフォーミング処理前の高抵抗状態における単層膜での抵抗率が１０2Ω・ｃｍ以上、さらに好ましくは１０４Ω・ｃｍ以上のものから形成されている。
【００８４】
そのため、本実施の形態に係る不揮発性半導体記憶装置１によれば、従来の不揮発性半導体記憶装置と比べて低い電圧による書き込みまたは消去が可能となる。また、書き込み／消去の抵抗率の差を１０2Ω・ｃｍ以上、さらに好ましくは１０４Ω・ｃｍ以上とすることができる。その結果、消費電力を低減させるとともに誤動作が生じる確率を低減させることができる。  
また、熱による膜収縮率が小さく電極との密着力が大きい抵抗変化層６３を有するものとすることができる。そのため、歩留まり、生産性などを向上させることができる。また、信頼性などの品質を向上させることもできる。  
この場合、図２〜図４に例示をしたようなクロスポイント型の不揮発性半導体記憶装置１とすれば、各々のメモリセル１１に個別にＭＯＳトランジスタを設ける必要がないため、高集積化が可能となる。
【００８５】
また、本実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、前述した構成及び効果を有する可変抵抗層６３を備えた不揮発性半導体記憶装置１を効率よく製造することができる。
【００８６】
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。  
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。  
例えば、不揮発性半導体記憶装置１が備える各要素の形状、寸法、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
【００８７】
また、メモリ層６０にダイオード層６１を有するものを例示したが、これに限定されるわけではない。例えば、可変抵抗層６３が電圧の印加方向によって電気抵抗を変化させるものであれば、ダイオード層６１を省略することができる。  
また、メモリ層６０において可変抵抗層６３の上面に第２電極層６４を設けるようにしたがこれに限定されるわけではない。例えば、可変抵抗層６３がジュール熱によりその抵抗率を変化させるものであれば、可変抵抗層６３と第２電極層６４との間にヒータ層を設けるようにすることができる。この場合、ヒータ層は、電圧を印加することで発熱する層とすることができる。
【００８８】
また、本実施の形態に係る不揮発性半導体記憶装置１は、各種の電気機械などに記録媒体として設けるようにすることができる。例えば、パーソナルコンピュータに読み込み可能な記録媒体として設けるようにすることができる。本実施の形態に係る不揮発性半導体記憶装置１を記録媒体として設けるようにすれば、ＨＤＤ（hard disk drive）やフラッシュメモリなどを設ける場合と比べて、より高記録密度、かつより低消費電力とすることができる。
【００８９】
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９０】
１  不揮発性半導体記憶装置、１０  メモリセルアレイ、１１  メモリセル、１２  ダイオード、１３  抵抗変化素子、２０ａ  ワード線選択回路、２０ｂ  ワード線駆動回路、３０ａ  ビット線選択回路、３０ｂ  ビット線駆動回路、４０  基板、５０  第１導電層、６０  メモリ層、６１  ダイオード層、６２  第１電極層、６３  可変抵抗層、６４  第２電極層、６６  絶縁層、７０  第２導電層、８０  素子分離領域、９０  エッチングマスク、ＢＬ  ビット線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図７】
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