(57)【要約】【課題】演算内容に対応した演算時間の予測が容易であり、演算内容の変更を容易に行なうことができるリアルタイム演算機能を備えた波形測定器を提供する。【解決手段】リアルタイム演算を行なう波形測定器であって、入力信号に対してそれぞれ所定の演算を施し、レイテンシが同一である複数個の演算回路と、複数個の演算回路の演算結果を入力して、いずれかを選択して出力する入力セレクタとを備えた波形測定器。入力信号および前記入力セレクタの出力信号のいずれかを選択して複数個の演算回路に入力する第２入力セレクタをさらに備えてもよい。【選択図】図２
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【特許請求の範囲】
【請求項１】
リアルタイム演算を行なう波形測定器であって、
入力信号に対してそれぞれ所定の演算を施し、レイテンシが同一である複数個の演算回路と、
前記複数個の演算回路の演算結果を入力して、いずれかを選択して出力する入力セレクタとを備えたことを特徴とする波形測定器。
【請求項２】
リアルタイム演算を行なう波形測定器であって、
それぞれ所定の演算を施し、レイテンシが同一である複数個の演算回路と、
前記複数個の演算回路の演算結果を入力して、いずれかを選択して出力する入力セレクタと、
入力信号および前記入力セレクタの出力信号のいずれかを選択して前記複数個の演算回路に入力する第２入力セレクタとを備えたことを特徴とする波形測定器。
【請求項３】
前記入力セレクタおよび前記第２入力セレクタの選択動作を、シーケンス定義データに従って制御するコントローラをさらに備えたことを特徴とする請求項１または２に記載の波形測定器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形測定器に関し、特に、入力信号を用いてリアルタイムに演算を行なう波形測定器に関する。
【背景技術】
【０００２】
１または複数チャネルの入力信号を用いてリアルタイムに演算を行ない、演算結果を波形メモリに記録するとともに、表示器に表示する機能を備えた波形測定器が知られている。図７は、リアルタイム演算機能に関する従来の波形測定器の構成を示すブロック図である。
【０００３】
本図に示すように、波形測定器２００は、アンプ２１０、Ａ／Ｄコンバータ２２０、ＤＳＰ（Digital Signal Processor）２３０、メモリコントローラ２４０、波形メモリ２５０、表示コントローラ２６０、表示器２７０を備えている。
【０００４】
測定する入力信号は、アンプ２１０で適正なレンジになるように増幅され、Ａ／Ｄコンバータ２２０でデジタル値に変換される。このデータをリアルタイムに演算する場合には、デジタル化されたデータを、ＤＳＰ２３０に送る。ＤＳＰ２３０では、あらかじめ設定されたプログラムにしたがった手順で演算が行なわれる。このとき、例えば、他チャネルの信号との加算や減算、乗算、除算等を行なう場合には、ＤＳＰ２３０に他チャネルからのデータが入力され、ＤＳＰ２３０内で演算が行なわれる。
【０００５】
演算結果は、メモリコントローラ２４０を介して波形メモリ２５０に格納される。演算結果を表示する場合には、表示コントローラ２６０が演算結果を読み出して、表示器２７０に表示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−５３５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
リアルタイム演算機能を備えた従来の波形測定器は、ＤＳＰ２３０のようなプログラムで動作する回路を用いているため、別のプログラムを作成することにより演算内容を変更することができる。
【０００８】
しかしながら、演算内容によって演算実行時間が変化するため、設定した演算内容のリアルタイムに演算可能なデータレートの予測が難しいという問題がある。また、プログラムを作成することにより、演算内容を変更することが可能であるが、実際は、プログラム作成には専門知識が要求されるのに加え、ＤＳＰ専用のコンパイラ等が必要であり、一般のユーザが任意に演算内容を変更することは難しいという問題もある。
【０００９】
そこで、本発明は、演算内容に対応した演算時間の予測が容易であり、演算内容の変更を容易に行なうことができるリアルタイム演算機能を備えた波形測定器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の波形測定器は、リアルタイム演算を行なう波形測定器であって、入力信号に対してそれぞれ所定の演算を施し、レイテンシが同一である複数個の演算回路と、前記複数個の演算回路の演算結果を入力して、いずれかを選択して出力する入力セレクタとを備えたことを特徴とする。
【００１１】
本発明では、レイテンシが同一の複数個の演算回路を用いて演算を行ない、いずれかの演算結果を出力するようにしているため、演算内容に対応した演算時間の予測が容易であり、演算内容の変更を容易に行なうことができるようになる。
【００１２】
また、上記課題を解決するため、本発明の波形測定器は、リアルタイム演算を行なう波形測定器であって、それぞれ所定の演算を施し、レイテンシが同一である複数個の演算回路と、前記複数個の演算回路の演算結果を入力して、いずれかを選択して出力する入力セレクタと、入力信号および前記入力セレクタの出力信号のいずれかを選択して前記複数個の演算回路に入力する第２入力セレクタとを備えたことを特徴とする。
【００１３】
このとき、前記入力セレクタおよび第２入力セレクタの選択動作を、シーケンス定義データに従って制御するコントローラをさらに備えるようにしてもよい。
【００１４】
シーケンス定義データは、入力セレクタおよび第２入力セレクタの選択動作を記述すればよいため、演算内容の変更を容易に行なうことができる。
【発明の効果】
【００１５】
本発明によれば、演算内容に対応した演算時間の予測が容易であり、演算内容の変更を容易に行なうことができるリアルタイム演算機能を備えた波形測定器が提供される。
【図面の簡単な説明】
【００１６】
【図１】本実施形態の波形測定器のリアルタイム演算機能に関する構成を示すブロック図である。
【図２】本実施形態の演算回路の構成を示すブロック図である。
【図３】ＣＨ１のデータとＣＨ２のデータとを加算演算する場合のタイミングチャートである。
【図４】ＣＨ１のデータとＣＨ２のデータとを加算演算して開平する場合のタイミングチャート
【図５】演算回路の構成の別例を示すブロック図である。
【図６】パイプライン処理を行なう場合のタイミングチャートである。
【図７】リアルタイム演算機能に関する従来の波形測定器の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係る波形測定器のリアルタイム演算機能に関する構成を示すブロック図である。本図に示すように、波形測定器１００は、アンプ１１０、Ａ／Ｄコンバータ１２０、演算装置１３０、メモリコントローラ１４０、波形メモリ１５０、表示コントローラ１６０、表示器１７０を備えている。本図の例では、チャネル１（ＣＨ１）の入力信号と、チャネル２（ＣＨ２）の入力信号とを使用して演算を行なう場合を示している。
【００１８】
チャネル１の入力信号は、アンプ２１０で適正なレンジになるように増幅され、Ａ／Ｄコンバータ１２０でデジタル値に変換される。図示していないがチャネル２の入力信号も同様にデジタル値に変換される。
【００１９】
デジタル化されたデータは、演算装置１３０に送られる。演算装置１３０は、ハードワイヤードロジックの演算回路を複数個備えており、あらかじめ設定された手順で演算が行なわれる。
【００２０】
演算結果は、メモリコントローラ１４０を介して波形メモリ１５０に格納記録される。演算結果を表示する場合には、表示コントローラ１６０が演算結果を読み出して、表示器１７０に表示する。
【００２１】
図２は、本実施形態における演算装置１３０の構成を示すブロック図である。本図に示すように演算装置１３０は、入力信号に対応して設けられた入力セレクタ１３１（１３１ａ、１３１ｂ）、複数個の演算回路１３２（１３２ａ、１３２ｂ…）、入力セレクタ１３３、演算結果レジスタ１３４、出力セレクタ１３５、コントローラ１３６を備えており、１または複数の入力信号に基づいて演算を行ない、演算結果を出力する。
【００２２】
入力セレクタ１３１は、入力信号と出力セレクタ１３５からの信号を入力し、コントローラ１３６からの指示に従っていずれかの信号を選択して、各演算回路１３２に並列に出力する。入力セレクタ１３１は、特許請求の範囲の第２入力セレクタに相当する。
【００２３】
演算装置１３０が備える演算回路１３２は、それぞれ固有の演算を行なうようになっており、本図の例では、加減算を行なう演算回路１３２ａ、乗算を行なう演算回路１３２ｂ、除算を行なう演算回路１３２ｃ、三角関数処理を行なう演算回路１３２ｄ…開平方根演算を行なう演算回路１３２ｎを備えている。これらの演算回路は、ハードワイヤードロジックで構成されており、さらに、データ入力から演算結果の出力までのレイテンシが揃えられている。すなわち、各演算回路１３２では、同時にデータが入力され、同時にそれぞれの演算結果が出力される。
【００２４】
入力セレクタ１３３は、各演算回路１３２からの演算結果を入力し、コントローラ１３６からの指示に従っていずれかの演算回路１３２からの演算結果を選択して、演算結果レジスタ１３４に出力する。
【００２５】
出力セレクタ１３５は、演算結果レジスタ１３４に格納された演算結果を入力し、コントローラ１３６からの指示に従って入力セレクタ１３１あるいはメモリコントローラ１４０のいずれかに出力する。
【００２６】
コントローラ１３６は、シーケンス定義データ１３７に従って、入力セレクタ１３１、入力セレクタ１３３、出力セレクタ１３５の切替えを行なう。一般に、シーケンス定義データ１３７は、ラダー図等の記号で表現することができるため、ＤＳＰのプログラム作成のような特殊な技術、装置等が不要で、一般のユーザであっても容易に作成・変更することが可能である。
【００２７】
本実施形態の演算装置１３０では、入力信号は、チャネル毎に、入力セレクタ１３１を介して、各演算回路１３２（１３２ａ〜１３２ｎ）に並列に入力される。各演算回路１３２（１３２ａ〜１３２ｎ）での演算結果は、入力セレクタ１３３で必要な演算結果が選択され、演算結果レジスタ１３４にラッチされる。
【００２８】
演算結果をそのまま出力する場合には、出力セレクタ１３５からメモリコントローラ１４０を介して波形メモリ１５０に送られる。演算結果に対して、さらに別の演算を施す場合には、出力セレクタ１３５から入力セレクタ１３１に送られ、演算回路１３２で演算が行なわれる。
【００２９】
例えば、ＣＨ１のデータとＣＨ２のデータとを加算演算する場合、ＣＨ１のデータは、入力セレクタ１３１ａを介して各演算回路１３２（１３２ａ〜１３２ｎ）に送られ、ＣＨ２のデータは、入力セレクタ１３１ｂを介して各演算回路１３２（１３２ａ〜１３２ｎ）に送られる。
【００３０】
そして、各演算回路１３２（１３２ａ〜１３２ｎ）でそれぞれの演算が行なわれる。各演算回路１３２（１３２ａ〜１３２ｎ）は、レイテンシが揃えられているため、同時に演算結果が入力セレクタ１３３に送られる。すなわち、演算時間は演算内容にかかわらず一定となるため、リアルタイムに演算可能なデータレートの予測が容易となる。
【００３１】
次いで、入力セレクタ１３３が、加減算を行なう演算回路１３２ａからの出力を選択して演算結果レジスタ１３４に格納し、出力セレクタ１３５がメモリコントローラ１４０に出力することで、ＣＨ１のデータとＣＨ２のデータとの加算結果を得ることができる。
【００３２】
入力セレクタ１３１、入力セレクタ１３３、出力セレクタ１３５がどのタイミングでどの信号を選択するかは、シーケンス定義データ１３７に記録しておく。
【００３３】
図３は、ＣＨ１のデータとＣＨ２のデータとを加算演算する場合のタイミングチャートを示している。本図の例では、クロックｃ１で、入力１として最初のデータがＣＨ１とＣＨ２から入力される。各演算回路１３２（１３２ａ〜１３２ｎ）は、クロックｃ２〜ｃ５で演算を行ない、ｃ６で加減算を行なう演算回路１３２ａの演算結果が結果１として出力される。同時に、次のデータである入力２がＣＨ１とＣＨ２から入力され、同様の処理が繰り返される。
【００３４】
演算結果に対して、さらに演算を施す場合には、演算結果レジスタ１３４に格納されているデータが、出力セレクタ１３５により中間結果として入力セレクタ１３１に戻される。
【００３５】
例えば、ＣＨ１のデータとＣＨ２のデータとを加算して、その結果を開平する場合は、以下のような処理となる。すなわち、ＣＨ１のデータは、入力セレクタ１３１ａを介して各演算回路１３２（１３２ａ〜１３２ｎ）に送られ、ＣＨ２のデータは、入力セレクタ１３１ｂを介して各演算回路１３２（１３２ａ〜１３２ｎ）に送られる。
【００３６】
そして、各演算回路１３２（１３２ａ〜１３２ｎ）でそれぞれの演算が行なわれる。各演算回路１３２（１３２ａ〜１３２ｎ）は、レイテンシが揃えられているため、同時に演算結果が入力セレクタ１３３に送られる。
【００３７】
次いで、入力セレクタ１３３が、加減算を行なう演算回路１３２ａからの出力を選択して演算結果レジスタ１３４に格納する。出力セレクタ１３５は、この演算結果を、メモリコントローラ１４０に出力せずに、中間結果として入力セレクタ１３１に出力する。
【００３８】
そして、各演算回路１３２（１３２ａ〜１３２ｎ）でそれぞれの演算が行なわれ、入力セレクタ１３３が、開平演算を行なう演算回路１３２ｎからの出力を選択して演算結果レジスタ１３４に格納し、出力セレクタ１３５がメモリコントローラ１４０に出力することで、ＣＨ１のデータとＣＨ２のデータとの加算結果を開平した演算結果を得ることができる。
【００３９】
図４は、ＣＨ１のデータとＣＨ２のデータとを加算して、その結果を開平する場合のタイミングチャートを示している。本図の例では、クロックｃ１で、入力１として最初のデータがＣＨ１とＣＨ２から入力される。各演算回路１３２（１３２ａ〜１３２ｎ）は、クロックｃ２〜ｃ５で演算を行ない、ｃ６で加減算を行なう演算回路１３２ａの演算結果が出力される。このデータは、中間結果として、再度、演算回路１３２に送られ、クロックｃ７〜ｃ１０で演算が施される。そして、ｃ１１で開平演算を行なう演算回路１３２ｎの演算結果が結果１として出力される。同時に、次のデータである入力２がＣＨ１とＣＨ２から入力され、同様の処理が繰り返される。
【００４０】
本実施形態では、各演算回路１３２（１３２ａ〜１３２ｎ）のレイテンシを揃えておくことで、入力セレクタ１３１におけるデータ入力から演算結果レジスタ１３４における演算結果のラッチまでのタイミングを、演算毎に変える必要がなくなる。また、演算回路毎の演算時間が一定であるため、必要な演算時間は、演算回路１３２の演算回数、すなわち、ループ回数に依存することになる。したがって、演算内容に対応した演算時間の予測が容易となる。
【００４１】
複雑な演算についても、繰り返し演算を行なうことができるため、ＤＳＰを使用した場合のようなプログラムを作成する必要がなく、演算手順を定めて、演算毎にセレクタを設定し、シーケンス定義データ１３７に記録すればよく、演算内容の変更も容易である。
【００４２】
また、演算回路１３２ではハードワイヤードロジックによる演算が行なわれるため、ＤＳＰよりも高速に処理を行なうことができる。
【００４３】
なお、演算回路１３２は、加減算、乗算、除算、三角関数処理、開平方根演算等に限られず、指数関数、対数関数、その他の演算処理を行なう演算回路とすることができる。この場合も、各演算回路のレイテンシを揃えておくようにする。
【００４４】
また、上記の例では、入力信号のチャネル数が１または２の場合について説明したが、３以上のチャネルで各演算回路を共有してもよい。図５は、３以上のチャネルで演算回路を共有した場合の構成を示すブロック図である。本図の例では、入力セレクタ１３１ａ、入力セレクタ１３１ｂのそれぞれについて、ＣＨ１、ＣＨ２、ＣＨ３…ＣＨｎの入力信号と、出力セレクタ１３５からの信号とを入力し、いずれかの信号を選択して、各演算回路１３２に並列に出力するようにしている。
【００４５】
この場合、各演算回路１３２（１３２ａ〜１３２ｎ）は、チャネル毎にパイプライン処理を行なうようにしてもよい。図６は、チャネル毎にパイプライン処理をした場合の処理を示すタイミングチャートである。本図の例では、クロック毎に、各チャネルの入力信号を順番に入力していき、演算回路のレイテンシ後に、それぞれの演算結果が、順次得られる様子が示されている。
【符号の説明】
【００４６】
１００…波形測定器、１１０…アンプ、１２０…Ａ／Ｄコンバータ、１３０…演算装置、１３１…入力セレクタ、１３２…演算回路、１３３…入力セレクタ、１３４…演算結果レジスタ、１３５…出力セレクタ、１３６…コントローラ、１３７…シーケンス定義データ、１４０…メモリコントローラ、１５０…波形メモリ、１６０…表示コントローラ、１７０…表示器、２００…波形測定器、２１０…アンプ、２２０…Ａ／Ｄコンバータ、２３０…ＤＳＰ、２４０…メモリコントローラ、２５０…波形メモリ、２６０…表示コントローラ、２７０…表示器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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