(57)【要約】【課題】配線とコンタクトプラグの短絡を効果的に防止する。【解決手段】半導体装置の製造方法は、隣り合う配線の間に位置する層間絶縁膜内に、配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する。次に、（ｉ）配線の露出した側面が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）第１のコンタクトホールの内壁側面において配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する。この後、コンタクトホールの内壁側面上にサイドウォール膜を形成後、コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する。【選択図】図８
2011181729.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、前記配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、
（ｉ）前記配線の露出した側面が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）前記第１のコンタクトホールの内壁側面において前記配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、前記配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、
下記（ａ）又は（ｂ）の条件を満たすように、露出した前記配線の一部を除去する工程と、
（ａ）露出した前記配線が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に２ｎｍ以下の範囲で突出する、
（ｂ）露出した前記配線が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に突出しない、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項３】
前記配線の一部を除去する工程は、等方性ドライエッチングによって行われる、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、第１の絶縁膜から構成される内壁側面よりも前記配線が内部にＡ（ｎｍ）だけ突出した第１のコンタクトホールを有する複数のコンタクトホールを形成する工程と、
前記配線のエッチング量をＢ（ｎｍ）、前記第１の絶縁膜のエッチング量をＣ（ｎｍ）、としたとき、
Ａ−Ｂ＋Ｃ≦２ｎｍ
となるように前記コンタクトホールの露出した内壁側面をエッチングする工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記エッチングする工程において、
Ａは０を超え２０ｎｍ以下の範囲、Ｂは０を超え２０ｎｍ以下の範囲、Ｃは０を超え２ｎｍ以下の範囲である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エッチングする工程において、
前記配線と第１の絶縁膜の選択比である（配線）／（第１の絶縁膜）は、５〜２０である、請求項４に記載の半導体装置の製造方法。
【請求項７】
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、第１の絶縁膜から構成される内壁側面よりも前記配線が内部に突出しないように露出した第１のコンタクトホールを有する複数のコンタクトホールを形成する工程と、
前記配線と第１の絶縁膜の選択比である（配線）／（第１の絶縁膜）が１以上となるように前記コンタクトホールの露出した内壁側面をエッチングする工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記層間絶縁膜を形成する工程の前に、
複数の第１の導電層を形成する工程と、
前記第１の導電層を覆うように第２の絶縁膜を形成する工程と、
を有し、
前記層間絶縁膜を形成する工程において、
隣り合う配線の間に前記第１の導電層が位置するように、前記第２の絶縁膜上に前記層間絶縁膜を形成し、
前記コンタクトホールを形成工程において、
前記第１の導電層が露出するように、前記層間絶縁膜及び第２の絶縁膜内に前記コンタクトホールを形成し、
前記コンタクトプラグを形成する工程において、
前記第１の導電層に接続されるように前記コンタクトプラグを形成する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の導電層を形成する工程において、
前記第１の導電層としてソース領域又はドレイン領域を有する、トランジスタを形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記トランジスタは縦型トランジスタであり、
前記縦型トランジスタは、前記第１の導電層として上部拡散層であるソース領域又はドレイン領域を有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を形成する工程の前に、
プレナー型トランジスタを形成する工程を有し、
前記第１の導電層を形成する工程において、
前記第１の導電層として、前記プレナー型トランジスタのソース領域又はドレイン領域に接続されるようにビットコンタクトプラグを形成する、請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記コンタクトプラグを形成する工程の後に更に、
前記コンタクトプラグに接続されるように第２の導電層を形成する工程を有する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記配線がワードラインであり、
前記コンタクトプラグが容量コンタクトプラグであり、
前記第２の導電層がキャパシタの下部電極である、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記配線がビットラインであり、
前記コンタクトプラグが容量コンタクトプラグであり、
前記第２の導電層がキャパシタの下部電極である、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記サイドウォール膜を形成する工程において、
前記サイドウォール膜として窒化シリコン膜を形成する、請求項１〜１４の何れか1項に記載の半導体装置の製造方法。
【請求項１６】
前記層間絶縁膜を形成する工程において、
前記配線として、タングステン膜、銅膜、シリコン膜／タングステン膜又は銅膜の積層膜、及び、シリコン膜／シリサイド膜の積層膜からなる群から選択された少なくとも一種の膜を形成する、請求項１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
隣り合う前記配線の間の間隔は４０ｎｍ以下である、請求項１〜１６の何れか1項に記載の半導体装置の製造方法。
【請求項１８】
前記コンタクトホールを形成する工程において、
３５ｎｍ以下の径を有するコンタクトホールを形成する、請求項１〜１７の何れか1項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、リソグラフィー法によって複数の配線の間にホールを設けた後、このホール内に導電材料を充填することによりプラグを形成する方法が検討されている。しかし、半導体装置の微細化に伴って、ホールを形成する際にリソグラフィー法による位置ずれが生じ、ホール内に形成したプラグと配線間でショートが生じる場合があった。そこで、このプラグと配線間のショートを防止する方法が検討されている。
【０００３】
特許文献１（特開２００５−２７７４３５号公報）には、コンタクトホール形成後にコンタクトホール内に露出した配線の側壁及び層間絶縁膜の側壁に絶縁膜を形成した後、コンタクトホール内に導電材料を充填することによってコンタクトプラグを形成する方法が開示されている。
【０００４】
特許文献２（特開２００７−２０８０６９号公報）には、下地絶縁膜上に第２配線、第２配線を保護するＳｉＣＮ保護膜、層間絶縁膜を形成した後、ＳｉＣＮ保護膜と自己整合的に層間絶縁膜をエッチングして第２配線を露出させる工程、スルーホールの内壁上にＳｉＮ膜を形成した後、スルーホール内に第１配線と接続する配線プラグを形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２７７４３５号公報
【特許文献２】特開２００７−２０８０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献２に開示されたような、従来のホール形成方法では、配線の間にホールを形成する際、ホールの位置ずれにより、配線の一部が露出してしまう場合があった。この結果、配線とホール内に形成したプラグが短絡する問題が生じていた。この問題は、装置の微細化が進展するにつれて、より顕著なものとなっていた。例えば、ピッチが９０ｎｍ程度以下の半導体装置では、配線とコンタクトプラグの位置ずれマージンがさらに少なくなり、短絡の回避が困難となって信頼性の高い半導体装置を製造することが困難となっていた。
【０００７】
このような配線とプラグの短絡を回避する方法として、特許文献１に開示されているように、配線が露出したホールの内壁上にサイドウォール膜を形成した後、ホール内に導電材料を充填してプラグを形成する方法が挙げられる。しかし、この方法では、ホール形成時の位置ずれによってホール内に配線が突出した場合、サイドウォール膜形成後にホール底部のサイドウォール膜を除去するためのエッチバックを行う際に、配線の突出部分上部に形成されたサイドウォール膜も除去されて配線が露出することとなってしまう。この結果、配線とプラグのショートが発生することとなる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、コンタクトホール形成時の位置ずれマージンが小さい場合であっても、配線とコンタクトプラグの短絡を防止する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
一実施形態は、
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、前記配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、
（ｉ）前記配線の露出した側面が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）前記第１のコンタクトホールの内壁側面において前記配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、前記配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、
下記（ａ）又は（ｂ）の条件を満たすように、露出した前記配線の一部を除去する工程と、
（ａ）露出した前記配線が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に２ｎｍ以下の範囲で突出する、
（ｂ）露出した前記配線が、前記第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に突出しない、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
【００１１】
他の実施形態は、
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、第１の絶縁膜から構成される内壁側面よりも前記配線が内部にＡ（ｎｍ）だけ突出した第１のコンタクトホールを有する複数のコンタクトホールを形成する工程と、
前記配線のエッチング量をＢ（ｎｍ）、前記第１の絶縁膜のエッチング量をＣ（ｎｍ）、としたとき、
Ａ−Ｂ＋Ｃ≦２ｎｍ
となるように前記コンタクトホールの露出した内壁側面をエッチングする工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
【００１２】
他の実施形態は、
複数の配線が埋め込まれた第１の絶縁膜を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の隣り合う配線の間に位置する領域に、第１の絶縁膜から構成される内壁側面よりも前記配線が内部に突出しないように露出した第１のコンタクトホールを有する複数のコンタクトホールを形成する工程と、
前記配線と第１の絶縁膜の選択比である（配線）／（第１の絶縁膜）が１以上となるように前記コンタクトホールの露出した内壁側面をエッチングする工程と、
前記コンタクトホールの露出した内壁側面上にサイドウォール膜を形成する工程と、
前記コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
【００１３】
なお、特許請求の範囲及び明細書中に記載の、配線の露出した側面が第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と「実質的に同一面」であるとは、下記（一）、（二）の場合を表す。
（一）配線が、第１のコンタクトホール内において第１の絶縁膜よりも突出したり窪んだりすることがなく、配線の露出した側面が第1の絶縁膜と滑らかな同一の面を構成する場合。
（二）配線が、第１のコンタクトホール内において第1の絶縁膜よりも突出しているが、配線の第1の絶縁膜に対する突出量が２ｎｍ以下の場合。
【発明の効果】
【００１４】
配線とコンタクトプラグの短絡を効果的に防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図３】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図４】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図６】図５Ｂの破線部の拡大図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図９】関連する半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１０】関連する半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１１】本発明の半導体装置の一例を表す図である。
【図１２】図１１Ｂ及びＣのＤ−Ｄ’方向の断面図である。
【図１３】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１４】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１５】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１６】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１７】図１６Ｂの破線部の拡大図である。
【図１８】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図１９】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２０】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２１】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２２】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２３】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２４】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２５】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２６】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【図２７】本発明の半導体装置の製造方法の一例の一工程を説明ずる図である。
【発明を実施するための形態】
【００１６】
半導体装置の製造方法では、隣り合う配線の間に位置する層間絶縁膜の領域に複数のコンタクトホールを形成する。この複数のコンタクトホールのうち、少なくとも一部のコンタクトホールは配線が露出した第１のコンタクトホールである。形成したコンタクトホールの中で、全てのコンタクトホールが第１のコンタクトホールであっても、一部のコンタクトホールが第１のコンタクトホールであっても良い。コンタクトホール形成後、第１のコンタクトホール内において配線の露出した側面を、横方向（コンタクトホールの深さ方向と垂直な方向；半導体基板の主面と平行な方向）の内側に後退させる。
【００１７】
この配線を後退させる工程によって、（ｉ）配線の露出した側面が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）第１のコンタクトホールの内壁側面において配線の露出した側面が窪んだ凹形状が形成される。
【００１８】
すなわち、上記（ｉ）、（ｉｉ）の状態を言い換えると、（ａ）露出した配線が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に２ｎｍ以下の範囲で突出するか、又は、（ｂ）露出した配線が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面よりも第１のコンタクトホール内に突出しないような状態と言える。
【００１９】
この後、コンタクトホールの露出した内壁上に、サイドウォール膜を形成した後、エッチバックを行う。この際、配線は上記（ｉ）若しくは（ｉｉ）、又は上記（ａ）若しくは（ｂ）の状態となっているため、サイドウォール膜の形成・エッチバック後であっても、第１のコンタクトホールの内壁側面上の全面にサイドウォール膜が残留する。次に、この後にコンタクトホール内にコンタクトプラグを形成する。この際、サイドウォール膜はコンタクトホール内に露出した配線の全体を被覆しているため、配線とコンタクトプラグの短絡を効果的に防止することができる。
【００２０】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２１】
（第１実施例）
以下、図１から図１０の一連の工程図を用いて説明する。図１〜１０の中で、図１〜８は第1実施例の工程図、図９及び１０は従来例の工程図を表す。図１〜５、７〜１０において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ方向における断面図を示している。図３Ａ、４Ａ、５Ａ、７Ａ、８Ａ、９Ａ、及び１０Ａに示した構成要素のうち、配線５は、コンタクトホールあるいはコンタクトプラグとの位置関係を示すための透視図である。図８Ａ、９Ａ及び１０Ａにおいては、サイドウォール膜８及びコンタクトプラグ９も透視図である。また、各Ａ図において、コンタクトホール底面に第１の導電層３以外の部材が露出する場合であっても、図面中では省略する。
【００２２】
図１に示すように、半導体基板１はシリコン単結晶基板であり、その表面部分に酸化シリコン（ＳｉＯ2）等の絶縁膜で構成された素子分離領域（図示していない）と、リン（Ｐ）などのイオンを拡散させた拡散領域（図示していない）が形成されている。さらに、図１には示していないが、半導体基板１上には、ゲート絶縁膜と、ポリシリコン膜等からなるゲート電極と、窒化シリコン膜（ＳｉＮ）等からなるエッチングマスクが積層され、さらにそれらの側面部が窒化シリコン膜等からなるサイドウォール膜で被覆されたトランジスタが形成されている。
【００２３】
半導体基板１上には層間絶縁膜２が設けられており、その中にトランジスタが埋め込まれている。層間絶縁膜２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や回転塗布法などを用いて形成された酸化シリコン膜や窒化シリコン膜からなり、表面が平坦化されている。また、図１には示していないが、層間絶縁膜２には、ゲート電極や半導体基板１に形成される拡散層領域に接続するコンタクトプラグが形成され、コンタクトプラグは第１の導電層３に接続されている。
【００２４】
第１の導電層３は、ＣＶＤ法やスパッタ法を用いて形成され、厚さ８０ｎｍの、金属膜、シリコン膜、シリサイド膜、あるいはそれらの積層膜からなり、ライン（Ｌ）／スペース（Ｓ）状の繰り返しパターンとして形成されている。第１の導電層３は、層間絶縁膜２上の全面に上記材料からなる導電層を形成した後、リソグラフィー法で形成するフォトレジストパターン（図示していない）をマスクとしてドライエッチングすることにより形成される。リソグラフィー法においてフォトレジストに形成されるパターンの解像限界寸法をＦとした場合、第１の導電層３のＬ／ＳパターンのピッチＰは２Ｆとなっている。例えば、Ｆが４０ｎｍであるとすると、ピッチＰは８０ｎｍとなる。なお、本実施例では、第１の導電層３をＬ／Ｓパターンとしているが、後述の実施例で説明するように、半導体基板１に形成された拡散層領域や層間絶縁膜２に形成されるコンタクトプラグ自体であっても良い。
【００２５】
次に、図２に示すように、層間絶縁膜４（第２の絶縁膜に相当する）を形成した後、その上に配線５を形成する。まず、図１においてエッチングのマスクに用いたフォトレジストを除去する。続いて、第１の導電層３を覆うように全面に層間絶縁膜４を形成する。層間絶縁膜４は酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、窒化シリコン膜などからなり、ＣＶＤ法や回転塗布法を用いて形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、層間絶縁膜４の表面を平坦化する。これにより、第１の導電層３は層間絶縁膜４で埋め込まれた状態となる。
【００２６】
次に、層間絶縁膜４上に配線層を形成する。配線層は、ＣＶＤ法やスパッタ法を用いて形成し、厚さ８０ｎｍの、金属膜、シリコン膜、シリサイド膜、あるいはそれらの積層膜で形成する。例えば、配線層は、タングステン（Ｗ）あるいは銅（Ｃｕ）を含む金属配線層、シリコン膜上に金属膜を積層したポリメタル配線層、シリコン膜上にシリサイド膜を積層したポリサイド配線層とすることができる。
【００２７】
次に、リソグラフィー法で形成するフォトレジスト（図示していない）をマスクとして、ドライエッチング法を用いて配線層を異方性エッチングし、複数の配線５を形成する。フォトレジストの下に反射防止膜やその他のハードマスク材料を形成し、フォトレジストパターンを一旦、ハードマスク材料に転写し、ハードマスクパターンをマスクとして、異方性エッチングをすることもできる。配線５のパターンは第１の導電層３と同様に繰り返し等間隔で形成されるＬ／Ｓパターンとなっている。配線５は、平面図で見た場合に、隣り合う各配線５の間に第１の導電層３が位置するように形成される。見方を変えると、各々の第１の導電層３を挟む位置に複数の配線５が形成される。
【００２８】
本実施例における配線５のＬ／Ｓパターンは、Ｌの幅Ｘ１およびＳの幅Ｘ２のいずれもＦ寸法の４０ｎｍで形成される。したがって、ピッチは８０ｎｍとなり、下層に位置する第１の導電層３と同じ繰り返しピッチで配置される。配線５を形成した後、フォトレジストなどのマスク材料を除去する。
【００２９】
次に、図３に示すように、層間絶縁膜６（第１の絶縁膜に相当する）を形成する。まず、配線５を覆うように全面に層間絶縁膜６を形成する。層間絶縁膜６は酸化シリコン膜、ＢＰＳＧ膜、窒化シリコン膜などからなり、ＣＶＤ法や回転塗布法を用いて形成する。さらに、配線５によって、生じた層間絶縁膜６に生じる段差をＣＭＰ法によって除去し、表面を平坦化する。これにより、配線５は層間絶縁膜６で埋め込まれた状態となる。
【００３０】
次に、図４に示すように、リソグラフィー法とドライエッチングによって、層間絶縁膜４と層間絶縁膜６に、第１の導電層３の上面が露出するコンタクトホール７を形成する。まず、リソグラフィー法を用いて、隣接する配線５の間の所定の位置に、本実施例でのＦ値となる直径４０ｎｍのフォトレジストパターン（図示していない）を形成する。その後、フォトレジストに対するシュリンク技術を用いて直径Ｘ３が３５ｎｍとなるホール開口径に変換する。
【００３１】
その後、フォトレジストパターンをマスクとして層間絶縁膜６および層間絶縁膜４を異方性ドライエッチングし、深さＹ２が２００ｎｍのコンタクトホール７を形成して、第１の導電層３の少なくとも一部を露出させる。ここでは、ドライエッチングのマスクとしてフォトレジストを用いたが、フォトレジストの下に反射防止膜やその他のハードマスク材料を形成し、フォトレジストパターンを一旦、ハードマスク材料に転写し、ハードマスクパターンをマスクとして異方性エッチングすることもできる。この後、フォトレジストマスクを除去する。
【００３２】
前述したように、配線５は４０ｎｍの間隔で配置されているので、その間に３５ｎｍのコンタクトホール７を形成するには、位置合わせ誤差が５ｎｍまでしか許容されないことになる。図４Ｂに示した例に基づく具体的数値を用いて位置合わせずれの状態について以下に説明する。例えば、コンタクトホール７ａの位置合わせずれ量が０ｎｍであり、同様にコンタクトホール７ｂでは２．５ｎｍ、コンタクトホール７ｃでは１２．５ｎｍである場合、各コンタクトホールと配線５との間隔又は重なりｔは、ｔ１＝ｔ２＝２．５ｎｍ、ｔ３＝５ｎｍ、ｔ４＝０ｎｍ、ｔ５＝１５ｎｍ、ｔ６＝１０ｎｍとなる。
【００３３】
この際、コンタクトホール７ａでは配線５ａと５ｂは露出しないものの、コンタクトホール７ｂでは配線５ｃの側面部だけが露出する。さらに、コンタクトホール７ｃでは破線部のように配線５ｄがコンタクトホール７ｃ内にｔ６＝１０ｎｍだけ突出することとなり、配線５ｄの場合、側面部だけでなく上面部の一部（図４Ｂの破線部で表される）も露出する。従って、コンタクトホール７ｃにおいては、その中心から配線５ｄの側面部までの距離ｄが、ｄ＝７．５ｎｍになっている。このように図４Ｂでは、内部に配線が露出しているコンタクトホールは７ｂ及び７ｃであるため、コンタクトホール７ｂ及び７ｃが第１のコンタクトホールに相当する。また、配線５ｃの層間絶縁膜６に対する突出量は０ｎｍ、配線５ｄの層間絶縁膜６に対する突出量はｔ６＝１０ｎｍとなる。
【００３４】
次に、図５に示すように、下記条件の等方性ドライエッチングによって、コンタクトホール７ｂ内に露出した配線５ｃ、及びコンタクトホール７ｃの内側に突出した配線５ｄを一部、除去する。この時、層間絶縁膜６はほとんどエッチングされずに残留する。
方式：ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式
圧力：１０ｍＴｏｒｒ
温度：２０℃
プロセスガス［流量］：六フッ化硫黄（ＳＦ6）［１００ｓｃｃｍ］／塩素（Ｃｌ2）［５０ｓｃｃｍ］
バイアスパワー：１０００Ｗ（上部電極）／１００Ｗ（下部電極）
タングステンエッチレート：２ｎｍ／秒
選択比：タングステン（配線５ｃ及び５ｄ）／酸化シリコン（層間絶縁膜４と層間絶縁膜６）／タングステン（第１の導電層３）＝１０／１／１０
エッチング終了：時間設定（５秒：タングステンを１０ｎｍ、除去する時間）。
【００３５】
図６は、図５Ｂの破線部を拡大した図である。図６を参照して、等方性ドライエッチング後の配線５の状態を説明する。
【００３６】
図６Ａに示すように、層間絶縁膜４と層間絶縁膜６はドライエッチングによるエッチングレートが低いため、コンタクトホール７ａの側壁を構成する層間絶縁膜４と層間絶縁膜６はｔ８の量だけエッチングされる。しかし、配線５ｂは層間絶縁膜６によって覆われているためエッチングされない。また、コンタクトホール７ａの底面を構成する第１の導電層は層間絶縁膜４と層間絶縁膜６よりもエッチングレートが大きいため、ｔ８よりも大きいｔ９の量だけエッチングされる。本実施例では、ｔ８＝１ｎｍ、ｔ９＝１０ｎｍとなる。
【００３７】
図６Ｂに示すように、ドライエッチングによって、コンタクトホール７ｂの内壁側面の一部を構成する配線５ｃの側面部がエッチングされ、横方向（コンタクトホールの深さ方向と垂直な方向；半導体基板の主面と平行な方向）の内側に後退する。
【００３８】
図６Ｃに示すように、コンタクトホール７ｃ内に突出した配線５ｄは横方向内側（コンタクトホールの深さ方向と垂直な方向；半導体基板の主面と平行な方向）に向かって均一にｔ７＝１０ｎｍ、除去されて後退する。なお、図６Ａと同様に、コンタクトホール７ｂ及び７ｃの内壁側面を構成する層間絶縁膜４と層間絶縁膜６、並びに第１の導電層３はそれぞれ、ｔ８＝１ｎｍ及びｔ９＝１０ｎｍだけエッチングされる。
【００３９】
このように配線５ｃはコンタクトホール７ｂ内に突出していないため、ドライエッチングによって配線５ｃの側面部は横方向に後退して、コンタクトホール７ｂの内壁側面において配線５ｃの側面部が配線側に窪んだ凹形状を構成する。後述するように、このような「凹形状」であっても、配線５ｃを被覆するようにサイドウォール膜を形成することができるため、配線５ｃと後に形成するコンタクトプラグの短絡は生じない。
【００４０】
また、配線５ｄはコンタクトホール７ｃ内に突出しているが、ドライエッチングによって横方向の内側に後退し、コンタクトホール７ｃの内壁側面を構成する層間絶縁膜６と実質的に同一面を構成する。なお、ドライエッチング後に配線５ｄが若干量、コンタクトホール７ｃ内に突出することにより、配線５ｄと層間絶縁膜６の間に若干の段差が存在していても良い。この段差の許容範囲は、２ｎｍ以下となる。本明細書及び特許請求の範囲では、このようにコンタクトホール内において、配線が層間絶縁膜に対して２ｎｍ以下の範囲で突出している場合であっても、配線の側面はコンタクトホールの内壁側面を構成する絶縁膜と「実質的に同一面」であるものとする。
【００４１】
また、本実施例の場合、ドライエッチング前の層間絶縁膜６に対する配線５ｄの突出量Ａ＝ｔ６＝１０ｎｍ、ドライエッチングによる配線のエッチング量Ｂ＝ｔ７＝１０ｎｍ、ドライエッチングによる層間絶縁膜６のエッチング量Ｃ＝ｔ８＝１ｎｍとなる。従って、Ａ−Ｂ＋Ｃ＝１ｎｍとなる。
【００４２】
ドライエッチングの条件は上記条件に限らず、配線５ｃ及び５ｄが層間絶縁膜４及び層間絶縁膜６よりも大きなエッチングレートとなり、かつ、エッチング後に全ての配線５がコンタクトホール７の内壁側面を構成する層間絶縁膜６と実質的に同一面となるか、又は配線の側面が窪んだ凹形状が形成されるような条件であれば特に限定されない。
【００４３】
例えば、ドライエッチングの条件は、配線５ｄの除去量が１０ｎｍ、層間絶縁膜６の除去量が２ｎｍとなる条件（配線５ｄと層間絶縁膜６のエッチング選択比は５．０）としても良い。この場合、Ａ−Ｂ＋Ｃ＝２ｎｍとなる。このような条件は、プロセスガスの流量を低減させることによって実現できるため、ガス使用量を減らす効果を奏する。
【００４４】
次に、図７に示すように、下記条件の減圧ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって、コンタクトホール７の内壁を被覆するように５ｎｍ厚程度の窒化シリコン（ＳｉＮ）等である絶縁膜を成膜する。
２成膜方式：バッチ式縦型炉
原料ガス及び流量：ジクロロシラン（ＳｉＨ2Ｃｌ2）／アンモニア（ＮＨ3）＝５０〜１００／６００〜８００ｓｃｃｍ
圧力：３３〜２６０Ｐａ
処理温度：６００〜８００℃。
【００４５】
この成膜は、被覆性が良好であるため、段差が生じていないコンタクトホール７ａの内壁だけでなく、コンタクトホール７ｂ及び７ｃのような段差が存在していてもほぼ均一に成膜することが可能となる。
【００４６】
さらに、絶縁膜をエッチバックすることで、コンタクトホール７の側面部だけにサイドウォール膜８を形成する。このエッチバックは異方性ドライエッチングであるため、コンタクトホール７ａでは、第１の導電層３上に成膜された絶縁膜だけを除去することができる。また、コンタクトホール７ｂの「凹形状」の段差部分及び７ｃの段差部分でも、段差部分へエッチンガスが入り込まないため、結果的に第１の導電層３上の絶縁膜だけが除去される。従って、段差部分にはサイドウォール膜８が残留して絶縁性が維持されるため、問題は生じないこととなる。
【００４７】
次に、図８に示すように、コンタクトホール７内を埋め込むようにタングステン（Ｗ）等の導電膜を成膜してから、ＣＭＰによって層間絶縁膜６上の余剰な導電膜を除去する。これにより、第１の導電層３と接続されたコンタクトプラグ９が形成される。コンタクトプラグ９は、絶縁膜で構成されたサイドウォール膜８で覆われているため、配線５とショート（短絡）すること無く形成することが可能となる。
【００４８】
特に、図６Ｂに示したようにコンタクトホール７ｂ内に「凹形状」の段差が生じていても、サイドウォール膜８にはピンホールなどの欠陥が生じないため、コンタクトプラグ９ｂと配線５ｃとのショートなどの問題は生じない。
【００４９】
次に、コンタクトプラグ９と接続されるように第２の導電層１０を形成する。第２の導電層１０は、ＣＶＤ法やスパッタ法を用いて形成される金属膜からなり、ライン（Ｌ）／スペース（Ｓ）状の繰り返しパターンとして形成される。第２の導電層１０は、層間絶縁膜６上の全面に上記材料からなる導電層を形成した後、リソグラフィー法で形成するフォトレジストパターン（図示していない）をマスクとしてドライエッチングすることにより形成する。
【００５０】
続いて、第２の導電層１０を覆うように全面に層間絶縁膜１１を形成する。層間絶縁膜１１は酸化シリコン膜、ＢＰＳＧ膜、窒化シリコン膜などからなり、ＣＶＤ法や回転塗布法を用いて形成する。その後、ＣＭＰ法によって、層間絶縁膜１１の表面を平坦化する。これにより、第２の導電層１０は層間絶縁膜１１で埋め込まれた状態となる。
【００５１】
上記のようにコンタクトホール７の形成時には、配線５ｃと５ｄが層間絶縁膜６から露出している。本実施例とは異なり、この状態でサイドウォール膜８を形成せずにコンタクトプラグ９を形成した時の図が図９である。図９Ｂの破線部に示したように、コンタクトプラグ９ｂと配線５ｃ、コンタクトプラグ９ｃと配線５ｄがそれぞれショートしている。このように半導体装置の微細化と共に、位置合わせずれに起因するショートが生じており、特にハーフピッチ（配線幅に配線間隔を加算した値の１／２）が４０ｎｍ程度となる半導体世代では、ショートマージンが１０ｎｍ以下となって加工が困難となり、上記のようなショートが発生しやすくなる。
【００５２】
また、図１０は、本実施例とは異なり、等方性エッチングによって配線５ｃと５ｄの側面を後退させずに、コンタクトホール内にサイドウォール膜８及びコンタクトプラグ９を形成した状態を表している。配線５ｃの側面部は、コンタクトホール７ｂ内に突出することなく露出していたため、サイドウォール膜８によってコンタクトプラグ９ｂと絶縁され、問題は生じない。しかし、配線５ｄはコンタクトホール７ｃ内に突出して露出していたため、サイドウォール膜８形成後のエッチバック処理において、配線５ｄが突出する部分の上面のサイドウォール膜８が局所的に除去されてピンホール状となってしまう（図１０Ｂの破線部）。このピンホールを介して、配線５ｄとコンタクトプラグ９ｃがショートしてしまう。このサイドウォール膜８の局所的な除去は、異方性エッチングでおこなうエッチバック加工では避けられない現象である。
【００５３】
以上より、図９及び１０のような関連する半導体装置の製造方法では、配線とコンタクトプラグの短絡を防ぐことは困難であった。しかし、本実施例の半導体装置の製造方法では、配線のコンタクトホール内に露出した部分がサイドウォール膜によって完全に被覆されているため、効果的に配線とコンタクトプラグの短絡を防ぐことができる。
【００５４】
（第２実施例）
図１１及び１２は、本実施例による半導体装置における縦型のセルトランジスタを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構造を示す図面である。ここで、図１１Ｂは図１１ＡにおけるＥ−Ｅ方向の平面図、図１１Ｃは図１１ＡにおけるＦ−Ｆ界面の平面図である。また、図１２は図１１Ｂ及びＣにおけるＤ−Ｄ方向の断面図である。
【００５５】
図１１及び１２に示す半導体装置において、２１は半導体基板、２２は素子分離領域、２３はトランジスタのドレイン領域、２４はマスク膜、２５はトランジスタのゲート絶縁膜、２６はゲート電極、２７はトランジスタのソース領域（第１の導電層に相当する）、２８はゲート電極２６とソース領域２７を電気的に分離する絶縁膜である。トランジスタは、シリコン基板２１をエッチングして形成した幅Ｘ４＝Ｙ３＝４０ｎｍ程度、高さＹ４＝１２０ｎｍ程度であるシリコンピラー２１ａの側面を取り囲むように形成されたサラウンド構造のゲート絶縁膜２５とゲート電極２６を備える。シリコンピラー２１ａの下側にドレイン領域２３、上側にソース領域２７が配置されてスイッチング素子として機能する縦型のトランジスタとなっている。トランジスタは、ピッチＸ５＝Ｙ５＝８０ｎｍ程度として配置されており、ゲート電極が一方に連結するように（本実施例ではＹ方向に連結）構成されている。
【００５６】
トランジスタを埋め込むように層間絶縁膜２９ａ（第２の絶縁膜に相当する）が成膜され、層間絶縁膜２９ａ上には層間絶縁膜２９ｂ（第１の絶縁膜に相当する）が成膜されている。層間絶縁膜２９ｂ中には、タングステンなどによる幅Ｘ６＝４０ｎｍ程度のワードライン３０（配線に相当する）が形成されている。図１２に示すように、ワードライン３０はタングステンなどによるコンタクトプラグ４１を介してゲート電極２６と接続されている。ここで、コンタクトプラグ４１は、シリコンピラー２１ａに形成された全てのゲート電極２６と接続するのでは無く、一部のゲート電極と接続されている。この理由は、図１２に示すように、隣接するゲート電極２６がその側面部で各々、接触するように形成しているため、ゲート電極２６の１ヶ所だけをコンタクトプラグ４１と接続させておけば、一方向に延在する一連のゲート電極２６が形成されている全てのトランジスタを制御できるためである。従って、コンタクトプラグ４１は、個々のゲート電極２６に積層して形成する必要が無く、メモリセル面積の縮小化に効果を奏することになる。
【００５７】
図１１Ａに示すように、層間絶縁膜２９ｂ上には、層間絶縁膜３１が成膜されており、層間絶縁膜２９ａ、２９ｂおよび３１を貫通した直径φ＝３５ｎｍ程度のコンタクトホール内に、ホール側面部を覆うサイドウォール膜３２と容量コンタクトプラグ３３が形成されている。
【００５８】
層間絶縁膜３１上には、後述するホール形成時に用いるエッチングストッパー膜３４が形成されており、さらに層間絶縁膜３５を積層してから、ドライエッチングによって層間絶縁膜３５にホールを形成する。ホールを被覆するように下部電極３６（第２の導電層に相当する）と、容量絶縁膜３７を積層してから、ホールを埋め込むように上部電極３８を成膜する。上部電極３８上に導電膜を積層して、ドライエッチングによりワードライン３０と直交するようにライン形状に分離すると、上部電極３８上にビットライン３９が形成され、さらに層間絶縁膜４０で覆うとキャパシタが完成する。
【００５９】
トランジスタとしてプレナー型トランジスタを使用した場合、このビットライン３９はドレイン領域２３に接続される。しかし、本実施例では、ビットライン３９を上部電極３８に接続させることで、メモリセル面積の拡大を回避して、トランジスタの占有面積を縮小することができる。
【００６０】
以上のように、本実施例のＤＲＡＭでは、シリコンピラーを形成した縦型トランジスタを複数、設け、各縦型トランジスタのゲート電極は一方向に連結したサラウンド構造となっている。さらに、ワードライン３０をトランジスタよりも上方に形成して、そこからゲート電極へ給電することで、メモリセル面積を縮小化した構造となっている。
【００６１】
上記第１実施例のような構造を有する半導体装置において、容量コンタクトプラグをシリコンピラー上に配置する場合、ワードラインは隣接した容量コンタクトプラグ間に配置する必要がある。この際、シリコンピラー間のピッチはハーフピッチの２倍となっているので、容量コンタクトプラグとワードラインはいずれもハーフピッチ以下の寸法で形成する必要がある。
【００６２】
従って、容量コンタクトプラグ形成時の位置ずれによる容量コンタクトプラグとワードラインのショートを防止して、ショートマージンを拡大する必要がある。本実施例では、後述するワードライン３０が層間絶縁膜２９ｂと実質的に同一面となるか、又はコンタクトホールの内壁側面においてワードライン３０の露出した側面が窪んだ凹形状が形成される。このため、ワードラインと容量コンタクトプラグの短絡を効果的に防止することができる。本実施例は、容量コンタクトプラグ３３を形成する際のショートマージンの拡大技術に関するものである。
【００６３】
以下、図１１〜２０を参照しながら、その製造方法を説明する。なお、図１３〜１６、１８〜２０のうち、Ａは平面図、ＢはＡにおけるＧ−Ｇ方向の断面図、ＣはＡにおけるＨ−Ｈ方向の断面図を表す。図１５Ａ、１６Ａ、１８Ａ及び１９Ａに示した構成要素のうち、ワードライン３０は、コンタクトホールあるいはコンタクトプラグとの位置関係を示すための透視図である。図２０Ａに示した構成要素のうち、上部電極は透視図である。また、各Ａ図において、コンタクトホール底面にソース領域２７以外の部材が露出する場合であっても、図面中では省略する。
【００６４】
図１３は、ワードラインを形成する前の半導体装置の構造を示す図面である。図１３のトランジスタの構造は既に説明したため、ここではその説明を省略する。
【００６５】
次に、図１４に示すように、ＰＥ‐ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による酸化シリコンなどの絶縁膜である層間絶縁膜２９ａで、トランジスタを埋め込む。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、層間絶縁膜２９ａを平坦化する。一方向に延在する一連のゲート電極２６の一部が露出するように、層間絶縁膜２９ａ内にコンタクトホールを設ける。この後、このコンタクトホール内に導電材料を埋め込んだ後、層間絶縁膜２９ａ上の余剰となった、導電材料を除去することでコンタクトプラグ４１を形成する。次に、層間絶縁膜２９ａ上に、ＰＥ‐ＣＶＤ法によって酸化シリコンなどの層間絶縁膜２９ｂを形成する。
【００６６】
続いて、リソグラフィー法とドライエッチングによって、隣接するシリコンピラー２１ａの隙間に位置する層間絶縁膜２９ｂに幅Ｘ６＝４０ｎｍ程度とした溝を形成する。この溝を埋め込むようにタングステンなどの配線層を成膜し、層間絶縁膜２９ｂ上で余剰となった配線層をＣＭＰによって除去して、ワードライン３０を形成する。
【００６７】
次に、図１５に示すように、層間絶縁膜２９ｂ上に、ＰＥ−ＣＶＤ法による酸化シリコンなどの絶縁膜である層間絶縁膜３１を成膜する。リソグラフィー法とドライエッチングによって、隣り合うワードライン３０間の層間絶縁膜２９ａ、２９ｂ及び３１内を貫通し、ソース領域２７の少なくとも一部を露出させる直径φ＝３５ｎｍ程度のコンタクトホール４２を形成する。ここでは破線部に示したように、コンタクトホール４２ａと４２ｂの位置ずれによって、ワードライン３０ｂの側面部とワードライン３０ｃの側面部及び上面部の一部が、各コンタクトホール内に露出している。図１５Ｂでは、内部に配線が露出しているコンタクトホールは４２ａ及び４２ｂであるため、コンタクトホール４２ａ及び４２ｂが第１のコンタクトホールに相当する。ワードライン３０は４０ｎｍの間隔で配置されるため、直径３５ｎｍのコンタクトホール４２を形成するには、位置合わせ精度が５ｎｍ以下までしか許容されないこととなる。しかし、この位置合わせ精度を達成するのは困難であり、図１５に示すように少なくとも一部のワードライン３０は、コンタクトホール内に露出することとなる。
【００６８】
次に、図１６に示すように、ドライエッチングによって、コンタクトホール４２ａ内に露出したワードライン３０ｂ、及びコンタクトホール４２ｂ内に突出したワードライン３０ｃの一部を横方向の内側に除去する。ドライエッチングの条件は第１実施例に記載したものと同様の条件とする。この際、各構造のエッチング選択比は、タングステン（ワードライン３０）／酸化シリコン（層間絶縁膜２９ａ、２９ｂ及び３１）／シリコン（ソース領域２７）＝１０／１／２０、となる。
【００６９】
ここで、図１６Ｂの破線部を拡大した図１７を参照しながら、ドライエッチング後の配線を説明する。第１実施例の図６と同様に、層間絶縁膜２９ａ、２９ｂ及び３１はエッチングによってｔ１１＝１ｎｍだけ薄くなる。図１７Ａに示すように、コンタクトホール４２ａ内に露出したワードライン３０ｂはエッチングによって横方向のワードライン側に１０ｎｍ、後退し、ワードライン３０ｂの内壁側面が内側に窪んだ「凹形状」を構成している。後述するように、このような「凹形状」であっても、ワードライン３０ｂを被覆するようにサイドウォール膜を形成することができるため、ワードライン３０ｂと後に形成するコンタクトプラグの短絡は生じない。
【００７０】
また、図１７Ｂに示すように、コンタクトホール４２ｂ内に露出したワードライン３０ｃはエッチングによって横方向のワードライン側に１０ｎｍ、後退し、層間絶縁膜２９ｂの内壁側面と実質的に同一面を構成する。また、コンタクトホール４２ａ及び４２ｂの底面を構成するソース領域２７は、エッチングによってｔ１２＝２０ｎｍだけ薄膜化する。なお、ドライエッチング後にワードライン３０ｃが層間絶縁膜２９ｂよりもコンタクトホール内に突出しており、ワードライン３０ｃと層間絶縁膜２９ｂの間に段差がある場合であっても、この段差が２ｎｍ以下であれば、ワードライン３０ｃと層間絶縁膜２９ｂはコンタクトホール４２ｂの内壁において実質的に同一面を構成し、平坦化されたものといえる。
【００７１】
本実施例の場合、ドライエッチング前の層間絶縁膜２９ｂに対するワードライン３０ｃの突出量Ａ＝１０ｎｍ、ドライエッチングによるワードラインのエッチング量Ｂ＝ｔ１０＝１０ｎｍ、ドライエッチングによる層間絶縁膜２９ｂのエッチング量Ｃ＝ｔ１１＝１ｎｍとなる。従って、Ａ−Ｂ＋Ｃ＝１ｎｍとなる。
【００７２】
次に、図１８に示すように、コンタクトホール４２の内壁を被覆するように、減圧ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって窒化シリコン（ＳｉＮ）等の絶縁膜を成膜する。この成膜条件は、第１実施例と同じ条件とする。絶縁膜をエッチバックすることで、ソース領域２７の上面の一部を露出させると共に、コンタクトホール４２の内壁側面だけにサイドウォール膜３２を残留させる。これにより、ワードライン３０ｂ、および３０ｃの露出していた側面を完全にサイドウォール膜３２で覆うことができる。
【００７３】
次に、図１９に示すように、コンタクトホール４２内を埋め込むようにタングステン（Ｗ）等の導電層を成膜する。ＣＭＰによって層間絶縁膜３１上の余剰な導電層を除去して、ソース領域２７と接続されたコンタクトプラグ３３を形成する。ここで、コンタクトプラグ３３は、絶縁膜で構成されたサイドウォール膜３２で覆われているので、ワードライン３０とショートすること無く形成することができる。
【００７４】
特に、図１８Ｂの破線部に示したように、コンタクトホール４２ａ内に「凹形状」の段差が生じていても、サイドウォール膜３２にはピンホールなどの欠陥が生じない。このため、コンタクトプラグ３３ａとワードライン３０ｂとのショートなどの問題は生じない。
【００７５】
図２０に示すように、層間絶縁膜３１上に下部電極３６と容量絶縁膜３７と上部電極３８からなるキャパシタを形成する。図２０はこの状態を表す断面図である。層間絶縁膜３１上には、窒化シリコンなどのエッチングストッパー膜３４が形成されており、さらに層間絶縁膜３５を積層してから、ドライエッチングによって層間絶縁膜３５にホール（図示せず）を形成する。
【００７６】
ホールを被覆するように窒化チタン（ＴｉＮ）などの下部電極３６と、酸化アルミニウム（Ａｌ2Ｏ3）などの容量絶縁膜３７を積層する。ホールを埋め込むように窒化チタンやＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）などの上部電極３８を成膜する。上部電極３８上にタングステンなどの導電層と窒化シリコンなどのエッチングマスクを積層する。リソグラフィー法とドライエッチングによってワードラインと直交するようにライン形状に分離すると、上部電極３８上にビットライン３９が形成される。ビットライン３９を覆うように層間絶縁膜４０を形成して、キャパシタを完成させる。
【００７７】
（第３実施例）
以下、図２１〜２７を参照しながら、本実施例を説明する。なお、図２１〜２７のうち、Ａは平面図、ＢはＡにおけるＩ−Ｉ方向の断面図、ＣはＡにおけるＪ−Ｊ方向の断面図を表す。なお、図２３Ａ、２４Ａ、２５Ａ、及び２６Ａにおいて、エッチングマスク６４は、コンタクトホール及び容量コンタクトプラグとの位置関係を示すための透視図である。また、各Ａ図において、コンタクトホール底面にビットコンタクトプラグ６０以外の部材が露出する場合であっても、図面中では省略する。
【００７８】
図２１は、ビットラインを形成する前の、プレナー型のトランジスタを備えた半導体装置の構造を示す図面である。ここで、５１はシリコンなどの半導体基板、５２は酸化シリコン等の絶縁膜による素子分離領域、５３はシリコン基板５１に砒素（Ａｓ）などをドープしたトランジスタの拡散領域である。５４はトランジスタのゲート絶縁膜、５５はリン（Ｐ）やボロン（Ｂ）などを添加したポリシリコン、５６はタングステン（Ｗ）などの金属層であり、ポリシリコン５５と金属層５６を積層してゲート電極（ワードライン）としている。５７は窒化シリコンなどによるエッチングマスク、５８は窒化シリコンなどによるサイドウォールである。このように、トランジスタを構成するゲート絶縁膜５４とゲート電極５５とゲート電極５６は、エッチングマスク５７とサイドウォール膜５８で覆われている。また、拡散領域５３は、ワードラインに対して斜め配置されており、ワードラインを挟んで対峙する拡散領域５３がそれぞれ、ソース領域とドレイン領域になっている。
【００７９】
次に、図２２に示すように、トランジスタを埋め込むように、ＰＥ−ＣＶＤ法による酸化シリコンなどの層間絶縁膜５９（第２の絶縁膜に相当する）を成膜する。この後、ＣＭＰによりエッチングマスク５７をストッパー膜として、層間絶縁膜５９の表面段差を平坦化する。平坦化後、リソグラフィー法とドライエッチングによって、拡散領域５３の一部が露出するように、層間絶縁膜５９内にホール（図示せず）を形成する。
【００８０】
次に、タングステンなどの導電層で、ホール内を埋め込んだ後、ＣＭＰによって層間絶縁膜５９上の余剰な導電層を除去することにより、ビットコンタクトプラグ６０（第１の導電層に相当する）が完成する。層間絶縁膜５９上に、ＰＥ−ＣＶＤ法による酸化シリコンなどの層間絶縁膜６１（第２の絶縁膜に相当する）と、タングステンなどの導電層と、窒化シリコンなどのエッチングマスク６４を成膜する。この後、リソグラフィー法とドライエッチングによって、幅Ｘ７＝４０ｎｍ程度とした配線パターンを形成してビットライン６３（配線に相当する）を完成させる。
【００８１】
次に、図２３に示すように、層間絶縁膜６１上に、ＰＥ−ＣＶＤ法による酸化シリコンなどの絶縁膜である層間絶縁膜６５（第１の絶縁膜に相当する）を成膜してから、ＣＭＰによって層間絶縁膜６５の表面段差を平坦化する。リソグラフィー法とドライエッチングによって、隣り合うビットライン６３の間を貫通し、ビットコンタクトプラグ６０の少なくとも一部を露出させる直径φ＝３５ｎｍ程度のコンタクトホール６６を形成する。
【００８２】
ビットライン６３は４０ｎｍの間隔で配置されているため、直径３５ｎｍのコンタクトホール６６を形成するには位置合わせ精度が５ｎｍ以下までしか許容されないこととなる。しかし、この位置合わせ精度を達成するのは困難であり、図２３Ｂの破線部に示したように、コンタクトホール６６ａと６６ｂの位置ずれによって、ビットライン６３ｂの側面部とビットライン６３ｃの側面部及び上面部の一部が、各コンタクトホール６６内に露出する。図２３Ｂでは、内部に配線が露出しているコンタクトホールは６６ａ及び６６ｂであるため、コンタクトホール６６ａ及び６６ｂが第１のコンタクトホールに相当する。
【００８３】
次に、図２４に示すように、ドライエッチングによって、コンタクトホール６６ａ内に露出したビットライン６３ｂ、及びコンタクトホール６６ｂの内側に突出したビットライン６３ｃの一部を横方向の内側に除去する。ドライエッチングの条件は第１実施例に記載したものと同様の条件とする。この際、各構造のエッチング選択比は、タングステン（ビットライン６３）／酸化シリコン（層間絶縁膜６１と６５）／窒化シリコン（エッチングマスク６４）／タングステン（ビットコンタクトプラグ６０）＝１０／１／１／１０、となる。
【００８４】
ここで、図２４Ｂの破線部を拡大した図２４Ｄ及びＥを参照しながら、ドライエッチング後のビットラインを説明する。第１実施例の図６と同様に、層間絶縁膜６１及び６５はエッチングによってｔ１４＝１ｎｍだけ薄くなる。図２４Ｄに示すように、コンタクトホール６６ａ内に露出したビットライン６３ｂはエッチングによって横方向に１０ｎｍ、後退し、内側に窪んだ「凹形状」となっている。
【００８５】
図２４Ｅに示すように、コンタクトホール６６ｂ内に露出したビットライン６３ｃはエッチングによって横方向の内側に１０ｎｍ、後退し、層間絶縁膜６５の内壁側面と実質的に同一面を構成する。また、コンタクトホール６６ａ及び６６ｂの底面を構成するビットコンタクトプラグ６０は、エッチングによってｔ１５＝１０ｎｍだけ薄膜化する。なお、ビットライン６３ｃが層間絶縁膜６５よりもコンタクトホール６６ｂ内に突出し、ビットライン６３ｃと層間絶縁膜６５の内壁側面との間に段差がある場合であっても、この段差が２ｎｍ以下であれば、コンタクトホール６６ｂ内において、ビットライン６３ｃと層間絶縁膜６５は実質的に同一面を構成し、平坦化されたものといえる。
【００８６】
本実施例の場合、ドライエッチング前の層間絶縁膜６５に対するビットライン６３ｃの突出量Ａ＝１０ｎｍ、ドライエッチングによるビットライン６３ｃのエッチング量Ｂ＝ｔ１３＝１０ｎｍ、ドライエッチングによる層間絶縁膜６５のエッチング量Ｃ＝ｔ１４＝１ｎｍとなる。従って、Ａ−Ｂ＋Ｃ＝１ｎｍとなる。なお、コンタクトホール６６の形成時に、層間絶縁膜６５が除去されてその下層のエッチングマスク６４が残留した場合も、ドライエッチングによって「凹形状」が２ヶ所積層されるだけとなるため問題は生じない。
【００８７】
次に、図２５に示すように、コンタクトホール６６内を被覆するように、減圧ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって窒化シリコン（ＳｉＮ）等の絶縁膜を成膜する。この成膜条件は、第１実施例と同じ条件とする。絶縁膜をエッチバックすることで、コンタクトホール６６の内壁側面だけにサイドウォール膜６７を形成する。
【００８８】
次に、図２６に示すように、コンタクトホール６６内を埋め込むようにタングステン（Ｗ）等の導電層を成膜する。ＣＭＰによって層間絶縁膜６５上の余剰な導電層を除去することにより、ビットコンタクトプラグ６０を介して、拡散領域５３と接続された容量コンタクトプラグ６８を形成する。この容量コンタクトプラグ６８は、絶縁膜で構成されたサイドウォール膜６７で覆われているため、ビットライン６３とショートすること無く形成することができる。特に、図２５Ｂの破線部に示したように、コンタクトホール６６ａ内に「凹形状」の段差が生じていても、サイドウォール膜６７にはピンホールなどの欠陥が生じない。このため、容量コンタクトプラグ６８ａとビットライン６３ｂとのショートなどの問題は生じない。
【００８９】
次に、図２７に示すように、層間絶縁膜６５上に、窒化シリコンなどのエッチングストッパー膜６９を形成する。エッチングストッパー膜６９上に層間絶縁膜７０を積層してから、ドライエッチングによって層間絶縁膜７０にホール（図示せず）を形成する。ホールを被覆するように窒化チタン（ＴｉＮ）などの下部電極７１と、酸化アルミニウム（Ａｌ2Ｏ3）などの容量絶縁膜７２を積層してから、ホールを埋め込むように窒化チタンやＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）などの上部電極７３を成膜する。
【００９０】
この後、上部電極７３上にアルミニウムなどの導電膜と酸化シリコンなどのエッチングマスクを積層して、リソグラフィー法とドライエッチングにてパターニングすることにより上部電極７３上にプレート電極７４が形成する。プレート電極７４を覆うように層間絶縁膜７５を形成して、キャパシタを完成させる。
【００９１】
第１〜第３実施例に示したように、本発明では、ワードラインやビットラインのような隣接する配線間へコンタクトプラグを形成する工程において、コンタクトホールの位置ずれによる配線の露出時に、コンタクトホール内に露出した配線をエッチングによって後退させる。そして、コンタクトホール内の配線を、絶縁膜であるサイドウォール膜で覆っている。この手法により、エッチバック時に生じるサイドウォール膜におけるピンホール形成を防止できる。この結果、配線とコンタクトプラグのショートを防止し、電気的な絶縁を安定化することが可能となる。
【００９２】
なお、配線を後退させると細線化によって配線抵抗が増大するため、半導体装置の動作スピードが低下する懸念がある。しかし、配線を後退させる方法としてエッチング量の制御が容易なドライエッチング法を選択することで、配線を過剰エッチングすること無く後退量を最小限度に抑制できる。また、配線抵抗増大に起因した動作スピードの低減を防止することが可能となる。
【符号の説明】
【００９３】
１  半導体基板
２  層間絶縁膜
３  第１の導電層
４  層間絶縁膜
５、５ａ、５ｂ、５ｃ、５ｄ  配線
６  層間絶縁膜
７、７ａ、７ｂ、７ｃ  コンタクトホール
８  サイドウォール膜
９  コンタクトプラグ
１０  第２の導電層
１１  層間絶縁膜
２１  半導体基板
２１ａ  シリコンピラー
２２  素子分離領域
２３  ドレイン領域
２４  マスク膜
２５  ゲート絶縁膜
２６  ゲート電極
２７  ソース領域
２８  分離絶縁膜
２９  層間絶縁膜
３０、３０ｂ、３０ｃ  ワードライン
３１  層間絶縁膜
３２  サイドウォール膜
３３  容量コンタクトプラグ
３４  エッチングストッパー膜
３５  層間絶縁膜
３６  下部電極
３７  容量絶縁膜
３８  上部電極
３９  ビットライン
４０  層間絶縁膜
４１  コンタクトプラグ
４２、４２ａ、４２ｂ  コンタクトホール
５１  半導体基板
５２  素子分離領域
５３  拡散領域
５４  ゲート絶縁膜
５５、５６  金属層
５７  エッチングマスク
５８  サイドウォール
５９  層間絶縁膜
６０  ビットコンタクトプラグ
６１  層間絶縁膜
６３、６３ａ、６３ｂ、６３ｃ  ビットライン
６４  エッチングマスク
６５  層間絶縁膜
６６、６６ａ、６６ｂ、６６ｃ  コンタクトホール
６７  サイドウォール膜
６８、６８ａ、６８ｂ、６８ｃ  容量コンタクトプラグ
６９  エッチングストッパー膜
７０  層間絶縁膜
７１  下部電極
７２  容量絶縁膜
７３  上部電極
７４  プレート電極
７５  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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