(57)【要約】【課題】  回転ゲートを有するＭＲＡＭベースのメモリデバイスを提供する。【解決手段】  行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、磁気トンネル接合の一端が選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、それぞれがＭＲＡＭセルの選択トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワード線と、それぞれが列に沿ってＭＲＡＭセルを接続し、それぞれがＭＲＡＭセルの選択トランジスタのドレインを介してＭＲＡＭセルを接続する複数のビット線とを備えるメモリデバイスであって、それぞれが行に沿ってＭＲＡＭセルを接続する複数のソース線をさらに備え、各ソース線が、前記磁気トンネル接合の他端を介してＭＲＡＭセルを接続するメモリデバイス。【選択図】      図２ａ
2011181168.tif 000002
【特許請求の範囲】
【請求項１】
行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、
それぞれがＭＲＡＭセルの選択トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワード線と、
それぞれが列に沿ってＭＲＡＭセルを接続し、それぞれが前記ＭＲＡＭセルの選択トランジスタのドレインを介してＭＲＡＭセルを接続する複数のビット線と
を備えるメモリデバイスであって、
それぞれが行に沿ってＭＲＡＭセルを接続する複数のソース線をさらに備え、
各ソース線が、前記磁気トンネル接合の他端を介して前記ＭＲＡＭセルを接続する
メモリデバイス。
【請求項２】
前記選択トランジスタが、高出力で低しきい値電圧のトランジスタである請求項１に記載のメモリデバイス。
【請求項３】
メモリデバイスに書き込みを行うための方法であって、前記メモリデバイスが、
行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、
それぞれがＭＲＡＭセルの選択トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワード線と、
それぞれが列に沿ってＭＲＡＭセルを接続し、それぞれが前記ＭＲＡＭセルの選択トランジスタのドレインを介してＭＲＡＭセルを接続する複数のビット線と、
それぞれが前記磁気トンネル接合の他端を介して行に沿ってＭＲＡＭセルを接続する複数のソース線と
を備える方法であって、
選択されたＴＡＳ−ＭＲＡＭセルに接続されたワード線およびソース線にそれぞれワード書き込みバイアス電圧およびソース書き込みバイアス電圧を印加し、前記選択されたＴＡＳ−ＭＲＡＭセルに接続されたビット線を接地することによって、前記ＴＡＳ−ＭＲＡＭセルの１つに選択的に書き込みを行うステップと、
前記ワード書き込みバイアス電圧に実質的に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のＴＡＳ−ＭＲＡＭセルを非選択にすることによって、前記選択的に書き込みが行われるＴＡＳ−ＭＲＡＭセルと同じ行にあるＴＡＳ−ＭＲＡＭセルを非選択にするステップと
を含む方法。
【請求項４】
前記選択的に書き込みが行われるＭＲＡＭセルの磁気トンネル接合に加熱電流を流すために、前記選択されたＴＡＳ−ＭＲＡＭセルに接続された前記ソース線の前記ソース書き込みバイアス電圧が、前記選択されたＴＡＳ−ＭＲＡＭセルに接続された前記ワード線の前記ワード書き込みバイアス電圧よりも高い値を有する請求項３に記載の方法。
【請求項５】
前記ソース書き込みバイアス電圧が、ＶＤＤと、加熱電流を流したときの磁気トンネル接合両端間の書き込みバイアス接合電圧との和に対応する値を有する請求項４に記載の方法。
【請求項６】
前記加熱電流の大きさが、選択トランジスタの飽和ドレイン電流の大きさに実質的に対応する請求項４に記載の方法。
【請求項７】
各ＭＲＡＭセルの磁気トンネル接合が、固定磁化を有する基準層と、第１の安定な方向から第２の安定な方向に反転可能な第２の磁化を有する記憶層と、前記記憶層と前記検出層の間の絶縁層とを備え、ＴＡＳ−ＭＲＡＭセルを非選択にする前に、前記記憶層の磁化を反転させるステップをさらに含む請求項４に記載の方法。
【請求項８】
メモリデバイスから読み取りを行う方法であって、前記メモリデバイスが、
行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、前記磁気トンネル接合の一端が前記選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、
それぞれがＭＲＡＭセルの選択トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワード線と、
それぞれが列に沿ってＭＲＡＭセルを接続し、それぞれが前記ＭＲＡＭセルの選択トランジスタのドレインを介して前記ＭＲＡＭセルを接続する複数のビット線と、
それぞれが前記磁気トンネル接合の他端を介して行に沿ってＭＲＡＭセルを接続する複数のソース線と
を備える方法であって、
選択されたＴＡＳ−ＭＲＡＭセルに接続された選択トランジスタのゲートにワード線を介してワード読み取りバイアス電圧を印加し、前記選択されたＴＡＳ−ＭＲＡＭセルをアドレス指定するビット線およびソース線にビット読み取りバイアス電圧およびソース読み取りバイアス電圧を印加することによって、前記ＴＡＳ−ＭＲＡＭセルの１つから選択的に読み取りを行うステップと、
ソース読み取りバイアス電圧に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のＴＡＳ−ＭＲＡＭセルを非選択にすることによって、前記選択的に読み取りが行われるＴＡＳ−ＭＲＡＭセルと同じ行にあるＴＡＳ−ＭＲＡＭセルを非選択にするステップと
を含む方法。
【請求項９】
センス電圧を発生させ、前記選択されたＴＡＳ−ＭＲＡＭセルの前記磁気トンネル接合にセンス電流を流すために、前記選択されたＴＡＳ−ＭＲＡＭセルに接続された前記ワード線の前記ワード読み取りバイアス電圧が前記ソース読み取りバイアス電圧よりも高い請求項８に記載の方法。
【請求項１０】
前記ワード読み取りバイアス電圧が、前記選択トランジスタがその線形領域で動作されるようなものである請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、複数の選択可能な磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを備えるメモリデバイスに関する。より詳細には、本発明は、ＭＲＡＭセルのサイズを最小にしてメモリデバイスの電力消費を減少させるためのメモリデバイスの構成に関する。
【背景技術】
【０００２】
図１ａおよび図１ｂは、複数の熱アシスト磁化反転磁気ランダムアクセスメモリ（ＴＡＳ−ＭＲＡＭセル１）を備えるアレイから形成された従来のメモリデバイスの等価回路を示す。図１ａおよび図１ｂには、４つのそのようなＴＡＳ−ＭＲＡＭセル１が示される。
【０００３】
各ＴＡＳ−ＭＲＡＭセル１は、図１ａおよび図１ｂで参照番号２によって示される磁気トンネル接合と、磁気トンネル接合２に電気的に接続された選択トランジスタ３とを備える。図１ａおよび図１ｂには示されていないが、磁気トンネル接合２は、固定磁化を有する基準層と、セルに書き込みを行うときに第１の安定な方向から第２の安定な方向に磁化方向を反転させることができる記憶層と、記憶層と検出層の間にある絶縁層とから形成することができる。さらに、磁気トンネル接合２は、基準層の磁化をピンニング（固定）して基準層の固定磁化を提供する第１の反強磁性層（図示せず）と、磁気トンネル接合２が第２の反強磁性層の臨界温度未満の温度であるときに記憶層をピンニングする第２の反強磁性層（やはり図示せず）とを備えることができる。
【０００４】
アレイは、複数のビット線ＢＬと複数のワード線ＷＬを備え、各ビット線ＢＬと各ワード線ＷＬがそれぞれアレイの行と列をアドレス指定する。より詳細には、ビット線ＢＬとワード線ＷＬが、それぞれ選択トランジスタ３のドレインとゲートに電気的に接続される。図１ａおよび図１ｂの構成では、選択トランジスタ３のソースは、アレイのＴＡＳ−ＭＲＡＭセル１の行に接続された複数のソース層ＳＬを介して接地される。
【０００５】
書き込み操作中（図１ａ）、ビット線ＢＬの１つに最大電圧ＶｄｄＢＬを供給し、ワード線ＷＬの１つに最大電圧ＶｄｄＷＬを供給することによって、ＴＡＳ−ＭＲＡＭセル１の１つに選択的に書き込みが行われる。活性化されたビット線ＢＬおよびワード線ＷＬの交差点に位置する選択されたＴＡＳ−ＭＲＡＭセル１が、図１ａでは円で囲まれて示されている。ＶｄｄＢＬおよびＶｄｄＷＬのそれぞれの値は、選択トランジスタ３の仕様によって決定される。
【０００６】
より詳細には、書き込み操作中、選択されたＴＡＳ−ＭＲＡＭセル１の選択トランジスタ３は、ワード線ＷＬを介してそのゲートに電圧ＶｄｄＷＬを印加することによって通電モードになっている。ビット線ＢＬに印加される電圧ＶｄｄＢＬは、選択トランジスタ３のドレインで電圧ＶＤＳ＝Ｖｄｄ−Ｖｍｔｊとなり、ここでＶｍｔｊは、磁気トンネル接合２両端間の書き込みバイアス電圧である。書き込みバイアス電圧Ｖｍｔｊは、記憶層を消磁させるために反強磁性層の臨界温度よりも高い温度までＴＡＳ−ＭＲＡＭセル１を加熱することができる加熱電流３１を磁気トンネル接合２に流すのに十分に高くなければならない。ＴＡＳ−ＭＲＡＭセル１の加熱中、記憶層の磁化を反転させる手段が適用される。
【０００７】
反転手段は、力線（図示せず）を通って流れる界磁電流（やはり図示せず）によって発生される磁場を含むことができる。また、反転手段は、活性化されたビット線ＢＬを介して磁気トンネル接合２にスピントランスファトルク電流（図示せず）を流すことを含むこともでき、このとき記憶層の磁化は、いわゆるスピントランスファトルク（ＳＴＴ）効果によって反転される。
【０００８】
記憶層の磁化が反転された後、活性化されたワード線ＷＬまたはビット線ＢＬを選択解除することによって選択トランジスタ３を遮断モードに設定することができ、磁気トンネル接合２を臨界温度未満に冷却させ、記憶層の磁化は、書き込まれた方向で「凍結（ｆｒｏｚｅｎ）」される。
【０００９】
図１ｂに示される読み取り操作中、選択されたＴＡＳ−ＭＲＡＭセル１（図１ｂに円で囲んで示される）の選択トランジスタ３は、ワード線ＷＬを介してそのゲートに電圧ＶＤＤを印加することによって通電モードに設定される。磁気トンネル接合２にセンス電流３２を流すために、約３００ｍＶの比較的低い読み取りバイアス電圧ＶＲが、ビット線ＢＬを介して磁気トンネル接合２に印加される。センス電流３２は、磁気トンネル接合２の接合抵抗Ｒを測定できるようにし、この値は、基準層の磁化に対する記憶層の磁化の書き込み方向に対応する。
【００１０】
書き込み操作中、書き込みバイアス電圧Ｖｍｔｊは、典型的には１Ｖ以上であり、その値は主に磁気トンネル接合２の破壊電圧によって制限される。対応する加熱電流３１を低下させるとき、選択トランジスタ３はその線形領域で動作する。選択トランジスタ３がその飽和領域よりも下で動作しているので、大きな加熱電流３１を低下させるには、選択トランジスタ３のサイズを大きくする必要がある。したがって、ＴＡＳ−ＭＲＡＭセル１のサイズは、選択トランジスタ３のサイズによって決まる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本出願は、従来技術の少なくともいくつかの限界を克服するメモリデバイスを開示する。
【課題を解決するための手段】
【００１２】
いくつかの実施形態によれば、メモリデバイスが、行および列に配列され、それぞれが磁気トンネル接合および選択トランジスタを有し、磁気トンネル接合の一端が選択トランジスタのソースに電気的に結合された、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、それぞれがＭＲＡＭセルの選択トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワード線と、それぞれが列に沿ってＭＲＡＭセルを接続し、それぞれがＭＲＡＭセルの選択トランジスタのドレインを介してＭＲＡＭセルを接続する複数のビット線とを備え、それぞれが行に沿ってＭＲＡＭセルを接続する複数のソース線をさらに備え、各ソース線が、磁気トンネル接合の他端を介してＭＲＡＭセルを接続する。
【００１３】
一実施形態では、選択トランジスタが、高出力で低しきい値電圧のトランジスタである。
【００１４】
別の実施形態では、各ＭＲＡＭセルの磁気トンネル接合が、固定磁化を有する基準層と、第１の安定な方向から第２の安定な方向に反転可能な第２の磁化を有する記憶層と、記憶層と検出層の間の絶縁層とを備える。
【００１５】
さらに別の実施形態では、磁気トンネル接合は、基準層の磁化をピンニングする第１の反強磁性層と、磁気トンネル接合が上側しきい値温度未満の温度であるときに記憶層をピンニングする第２の反強磁性層とをさらに備える。
【００１６】
本出願はまた、メモリデバイスに書き込みを行うための方法であって、
選択されたＴＡＳ−ＭＲＡＭセルに接続されたワード線およびソース線にそれぞれワード書き込みバイアス電圧およびソース書き込みバイアス電圧を印加し、選択されたＴＡＳ−ＭＲＡＭセルに接続されたビット線を接地することによって、ＴＡＳ−ＭＲＡＭセルの１つに選択的に書き込みを行うステップと、
ワード書き込みバイアス電圧に実質的に対応する値を有するビットバイアス電圧に対応するビット線を介して印加し、対応するワード線を接地することにより他のＴＡＳ−ＭＲＡＭセルを非選択にすることによって、選択的に書き込みが行われるＴＡＳ−ＭＲＡＭセルと同じ行にあるＴＡＳ−ＭＲＡＭセルを非選択にするステップと
を含む方法に関する。
【００１７】
一実施形態では、選択的に書き込みが行われるＭＲＡＭセルの磁気トンネル接合に加熱電流を流すために、選択されたＴＡＳ−ＭＲＡＭセルに接続されたソース線のソース書き込みバイアス電圧が、選択されたＴＡＳ−ＭＲＡＭセルに接続されたワード線のワード書き込みバイアス電圧よりも高い値を有する。
【００１８】
別の実施形態では、ソース書き込みバイアス電圧が、ＶＤＤと、加熱電流を流したときの磁気トンネル接合両端間の書き込みバイアス接合電圧との和に対応する値を有する。
【００１９】
さらなる別の実施形態では、加熱電流の大きさが、選択トランジスタの飽和ドレイン電流の大きさに実質的に対応する。
【００２０】
さらなる別の実施形態では、方法が、ＴＡＳ−ＭＲＡＭセルを非選択にする前に、記憶層の磁化を反転させるステップをさらに含む。
【００２１】
さらなる別の実施形態では、記憶層の磁化の前記反転が、ＴＡＳ−ＭＲＡＭセルの前記１つをアドレス指定するビット線に界磁電流を流すことによって発生される磁場を含む。
【００２２】
さらなる別の実施形態では、記憶層の磁化の前記反転が、ＴＡＳ−ＭＲＡＭセルの前記１つをアドレス指定するビット線を介して、ＴＡＳ−ＭＲＡＭセルの前記１つの磁気トンネル接合にスピン偏極電流を流すことを含む。
【００２３】
また、メモリデバイスから読み取りを行う方法であって、
選択されたＴＡＳ−ＭＲＡＭセルに接続された選択トランジスタのゲートにワード線を介してワード読み取りバイアス電圧を印加し、選択されたＴＡＳ−ＭＲＡＭセルをアドレス指定するビット線およびソース線にビット読み取りバイアス電圧およびソース読み取りバイアス電圧を印加することによって、ＴＡＳ−ＭＲＡＭセルの１つから選択的に読み取りを行うステップと、
ソース読み取りバイアス電圧に対応する値を有するビットバイアス電圧を対応するビット線を介して印加し、対応するワード線を接地することにより他のＴＡＳ−ＭＲＡＭセルを非選択にすることによって、選択的に読み取りが行われるＴＡＳ−ＭＲＡＭセルと同じ行にあるＴＡＳ−ＭＲＡＭセルを非選択にするステップと
を含む方法が開示される。
【００２４】
一実施形態では、センス電圧を発生させ、選択されたＴＡＳ−ＭＲＡＭセルの磁気トンネル接合にセンス電流を流すために、選択されたＴＡＳ−ＭＲＡＭセルに接続されたワード線のワード読み取りバイアス電圧がソース読み取りバイアス電圧よりも高い。
【００２５】
別の実施形態では、ワード読み取りバイアス電圧が、選択トランジスタがその線形領域で動作されるようなものである。
【００２６】
さらなる別の実施形態では、センス電圧は３００ｍＶである。
【００２７】
本明細書で開示するメモリデバイスは、従来のメモリデバイスで使用されるものよりもサイズが小さい選択トランジスタを使用できるようにし、したがってメモリデバイスの全体サイズを小さくする。したがって、高密度および低電力消費のメモリデバイスを実現することができる。
【００２８】
本発明は、例として提示して図面に示す一実施形態の説明から、より良く理解されよう。
【図面の簡単な説明】
【００２９】
【図１ａ】書き込み操作中の従来のメモリデバイスの等価回路を示す図である。
【図１ｂ】読み取り操作中の従来のメモリデバイスの等価回路を示す図である。
【図２ａ】一実施形態による書き込み操作中のメモリデバイスの等価回路を示す図である。
【図２ｂ】一実施形態による読み取り操作中のメモリデバイスの等価回路を示す図である。
【発明を実施するための形態】
【００３０】
図２ａおよび図２ｂは、一実施形態による、複数の行および列に配列された複数の熱アシスト磁化反転磁気抵抗ランダムアクセスメモリ（ＴＡＳ−ＭＲＡＭ）セル１を備えるアレイから形成されたメモリデバイス１０の等価回路を表す。図２ａおよび図２ｂには、ＴＡＳ−ＭＲＡＭセル１が４つのみ示されている。各ＴＡＳ−ＭＲＡＭセル１が、磁気トンネル接合２と、磁気トンネル接合２に電気的に結合された選択トランジスタ３とを備える。さらに、メモリデバイス１０は、複数のビット線ＢＬと、ビット線ＢＬに直交する複数の選択線ＳＬとを備える。各ビット線ＢＬは、ＴＡＳ−ＭＲＡＭセル１それぞれの選択トランジスタ３のソースを介して列に沿ってＴＡＳ−ＭＲＡＭセル１を接続し、各選択線ＳＬは、ＴＡＳ−ＭＲＡＭセル１それぞれの磁気トンネル接合２を介して行に沿ってＴＡＳ−ＭＲＡＭセル１を接続する。図２ａおよび図２ｂの例では、メモリデバイス１０は、さらに複数のワード線ＷＬを備え、ワード線ＷＬは、選択線ＳＬに平行であり、ＭＲＡＭセル１それぞれの選択トランジスタ３のゲートを介して行に沿ってＭＲＡＭセル１を接続する。
【００３１】
一実施形態（図示せず）では、磁気トンネル接合２は、固定磁化を有する基準層と、第１の安定方向から第２の安定方向に反転させることができる磁化を有する記憶層と、基準層と記憶層の間の絶縁層とから形成することができる。さらに、磁気トンネル接合２は、基準層の磁化をピンニングして基準層の固定磁化を提供する第１の反強磁性層と、磁気トンネル接合２が第２の反強磁性層の上側しきい値温度未満の温度であるときに記憶層をピンニングする第２の反強磁性層とを備えることができる。
【００３２】
書き込み操作中、対応するワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬを適切な電圧値でアドレス指定することによって、ＴＡＳ−ＭＲＡＭセル１の１つに選択的に書き込みを行うことができる。図２ａにメモリセル１が示されており、ここで、書き込みが行われる、すなわち選択された１つのＴＡＳ−ＭＲＡＭセル１が円で囲んで示されている。より詳細には、書き込み操作中、選択されたＴＡＳ−ＭＲＡＭセル１に接続されたワード線ＷＬおよびソース線ＳＬに、それぞれワード書き込みバイアス電圧ＶＷＬ＿ｗおよびソース書き込みバイアス電圧ＶＳＬ＿ｗが印加される。ワード書き込みバイアス電圧ＶＷＬ＿ｗは、選択されたＴＡＳ−ＭＲＡＭセル１の選択トランジスタ３を通電モードに設定する。選択されたＴＡＳ−ＭＲＡＭセル１に接続されたビット線ＢＬは接地される（ＧＮＤ）。
【００３３】
一実施形態では、選択されたＴＡＳ−ＭＲＡＭセル１の磁気トンネル接合２にドレイン電流３１を流すために、ソース書き込みバイアス電圧ＶＳＬ＿ｗは、ワード書き込みバイアス電圧ＶＷＬ＿ｗよりも高い値を有する。ソース書き込みバイアス電圧ＶＳＬ＿ｗおよびワード書き込みバイアス電圧ＶＷＬ＿ｗの値は、ドレイン電流３１の大きさが選択トランジスタ３の飽和ドレイン電流の大きさに実質的に対応するような値にすることができる。好ましくは、ソース書き込みバイアス電圧ＶＳＬ＿ｗは、トランジスタ飽和ドレイン電圧ＶＤｓａｔよりも値Ｖｗｔｊ＿ｗだけ高く、この値は、ドレイン電流３１を流したときの磁気トンネル接合２両端間の書き込みバイアス接合電圧に対応する。選択トランジスタゲート酸化物の損傷を防止するようにゲート酸化物に関する鋳造設計規則または選択トランジスタ３の仕様に適合している限り、ＶＷＬ＿ｗの値をＶＤＤに設定し、ＶＳＬ＿ｗの値をＶＤＤ＋Ｖｍｔｊ＿ｗに対応する値に設定することが便宜であることがある。
【００３４】
一実施形態では、ドレイン電流は、対応する記憶層を消磁させるために、選択されたＴＡＳ−ＭＲＡＭセル１の磁気トンネル接合２を上側しきい値温度よりも高い温度まで加熱するための加熱電流３１として使用される。選択トランジスタ３がその飽和電圧までバイアスをかけられる場合、加熱電流３１は、選択トランジスタ３の飽和ドレイン電流に対応し、加熱電流３１をソース（ｓｏｕｒｃｉｎｇ）するのに必要な選択トランジスタ３のサイズを最小にすることができるようにする。
【００３５】
書き込み操作中、選択されたＴＡＳ−ＭＲＡＭセル１をアドレス指定するビット線ＢＬを通して、または別個の力線（図示せず）を通して界磁電流（図示せず）を流すことによって発生される磁場を含む反転手段によって、加熱された磁気トンネル接合２の記憶層の磁化が反転される。また、反転手段は、対応するアドレス指定するビット線ＢＬを介して、選択されたＴＡＳ−ＭＲＡＭセル１の加熱された磁気トンネル接合２にスピン偏極電流（図示せず）を流すことを含むこともできる。後者の場合、記憶層の磁化は、いわゆるスピントランスファトルク（ＳＴＴ）効果によって反転される。
【００３６】
一実施形態では、活性化されたソース線ＳＬに接続された、すなわち選択されたＴＡＳ−ＭＲＡＭセル１と同じ行にある他のＴＡＳ−ＭＲＡＭセル１（図２ａにおいて、選択されたセルの右側にあるＴＡＳ−ＭＲＡＭセル１）は、対応するビット線ＢＬを介して、ワード書き込みバイアス電圧ＶＷＬ＿ｗに実質的に対応する値を有するビットバイアス電圧ＶＢＬ＿ｗを、ＶＢＬ＿ｗとＶＷＬ＿ｗの値の差がゼロとなるか、または少なくとも対応する選択トランジスタ３の大きな漏れ電流を遮断するのに十分に小さくなるように印加することによって非選択にされる（すなわち書き込みを行われない）。
【００３７】
他の行にある他のＴＡＳ−ＭＲＡＭセル１（図２ａにおける下側の２つのＴＡＳ−ＭＲＡＭセル）は、それらをアドレス指定するワード線ＷＬを接地し（ＧＮＤ）、選択トランジスタ３を遮断モードに設定することによって非選択にすることができる。図２ａの例では、対応するソース線ＳＬは、バイアス電圧ＶＤＤに設定されるか、または浮動している（フロート状態）。
【００３８】
ビットバイアス電圧ＶＢＬ＿ｗに設定された非選択のＴＡＳ−ＭＲＡＭセル１をアドレス指定するビット線ＢＬは、高い（ソース−基板）ソース書き込みバイアス電圧ＶＳＬ＿ｗで逆方向基板バイアスをかけられる（バックバイアスをかけられる）。その結果、基板効果により、対応する選択トランジスタ３の非常に低いサブスレショルド漏れ（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｌｅａｋ）を実現することができる。これにより、選択トランジスタ３として、高電力で低しきい値電圧（低ＶＴ）のトランジスタを使用できるようになる。さらに、低ＶＴのトランジスタは、典型的には従来のトランジスタの飽和電流よりも２０％高い飽和電流を有し、高電流に最適化される。その結果、選択トランジスタ３のサイズを小さくし、それによりメモリデバイス１０のサイズを小さくすることができる。
【００３９】
本実施形態によるメモリデバイスを用いれば、漏れ電流のカットオフにより、従来のメモリデバイスに比べて低い電力消費を実現することができる。また、選択トランジスタのサイズが小さくなることで、より大きなメモリアレイに比べて発生する寄生電流が小さくなるので、選択トランジスタ電流の変動を最小にすることもできる。
【００４０】
読み取り操作中（図２ｂ参照）、ＴＡＳ−ＭＲＡＭセル１の選択トランジスタ３のゲートを、対応するワード線ＷＬを介してワード読み取りバイアス電圧ＶＷＬ＿ｒでアドレス指定し、トランジスタ３を通電モードに設定することによって、ＴＡＳ−ＭＲＡＭセル１の１つ（図２ｂに円で囲んで示される）から選択的に読み取りを行うことができる。選択されたＴＡＳ−ＭＲＡＭセル１をアドレス指定するビット線ＢＬおよびソース線ＳＬに、それぞれビット読み取りバイアス電圧ＶＢＬ＿ｒおよびソース読み取りバイアス電圧ＶＳＬ＿ｒが印加される。
【００４１】
一実施形態では、センス電圧Ｖｓｅｎｓｅを発生させ、選択されたＭＲＡＭセル１の磁気トンネル接合２にセンス電流３２を流すために、ワード読み取りバイアス電圧ＶＷＬ＿ｒは、ソース読み取りバイアス電圧ＶＳＬ＿ｒよりも高い。このとき、ビット読み取りバイアス電圧ＶＢＬ＿ｒは、ソース読み取りバイアス電圧ＶＳＬ＿ｒからセンス電圧Ｖｓｅｎｓｅを引き、さらに選択トランジスタ３の電圧降下ＶＤｒｏｐを引いた値に対応する値を有する。ここで、ＶＤｒｏｐは、トランジスタ両端間のＶＤＳ降下に対応する。ここで、磁気トンネル接合２の接合抵抗Ｒを求めるために、従来の電流検出技法を使用して、ビット線ＢＬを介して磁気トンネル接合２を通って流れるセンス電流３２を検出することができる。求められた接合抵抗Ｒの値は、基準層の磁化に対する記憶層の磁化の書き込み方向に対応する。別の方法として、接合抵抗Ｒは、電圧検出技法を使用して求めることができる。
【００４２】
選択されたＴＡＳ−ＭＲＡＭセル１を高い信頼性でロバストに検出するために、選択トランジスタ３がその線形領域で動作されることが好ましく、線形領域では、ＴＡＳ−ＭＲＡＭセル１の小さな信号の抵抗は、選択トランジスタ３に直列の磁気トンネル接合２の磁気抵抗変化を検出できるほど十分に低い。これは、選択されたＴＡＳ−ＭＲＡＭセル１の選択トランジスタ３のゲートに、回路設計に実用的な大きさの値を有するワード読み取りバイアス電圧ＶＷＬ＿ｒを印加することによって実現することができる。しかし、ワード読み取りバイアス電圧ＶＷＬ＿ｒは、選択トランジスタ３のゲート酸化物を損傷するほど、および／またはＴＡＳ−ＭＲＡＭセル１の長期信頼性を損なうほど高くてはならない。例えば、ワード読み取りバイアス電圧ＶＷＬ＿ｒは、値ＶＤＤ＋を有することができ、ここでＶＤＤ＋は、ＶＤＤ＋ΔＶに対応し、ΔＶは、検出できるようにセンス電流３２が十分に大きくなるようにセンス電圧Ｖｓｅｎｓｅを発生する余剰電圧である。
【００４３】
好ましい一実施形態では、センス電圧Ｖｓｅｎｓｅは、約３００ｍＶの値を有し、高い磁気抵抗を生じ、磁気トンネル接合２の大幅な加熱を防止する。
【００４４】
一実施形態では、活性化されたソース線ＳＬに接続された、すなわち選択されたＴＡＳ−ＭＲＡＭセル１と同じ行にある他のＴＡＳ−ＭＲＡＭセル１（図２ｂにおいて、選択されたセルの右側にあるＴＡＳ−ＭＲＡＭセル１）は、対応するビット線ＢＬを介して、ワード読み取りバイアス電圧ＶＷＬ＿ｒに対応する値を有するビットバイアス電圧ＶＢＬ＿ｒを（ＶＢＬ＿ｒとＶＷＬ＿ｒの値の差がゼロになるように）印加することによって非選択にされる（すなわち読み取りを行われない）。
【００４５】
他の行にある他のＴＡＳ−ＭＲＡＭセル１（図２ｂにおける下側の２つのＴＡＳ−ＭＲＡＭセル）は、それらをアドレス指定するワード線ＷＬを接地し（ＧＮＤ）、選択トランジスタ３を遮断モードに設定することによって非選択にすることができる。図２ｂの例では、対応するソース線ＳＬは、バイアス電圧ＶＤＤに設定されるか、または浮動している（フロート状態）。
【００４６】
便宜的に、かつメモリデバイス１の電力消費を最小にするために、それぞれ書き込み操作および読み取り操作中の、選択されたビット線ＢＬに印加されるビット書き込みバイアス電圧ＶＢＬ＿ｗと選択されていないビット線ＢＬに印加されるビット読み取りバイアス電圧ＶＢＬ＿ｒを同じ値にすることができる。さらに、ソース書き込みバイアス電圧ＶＳＬ＿ｗおよびソース読み取りバイアス電圧ＶＳＬ＿ｒは、選択されたソース線ＳＬに接続された非選択のＴＡＳ−ＭＲＡＭセル１の磁気トンネル接合２を介して、その選択されたソース線ＳＬにバイアスをかける。
【００４７】
【表１】
2011181168.tif 000003
【００４８】
表１は、それぞれ、選択された線および非選択の線に関して、書き込み操作および読み取り操作中にビット線ＢＬ、ワード線ＷＬ、およびソース線ＳＬに印加されるビットバイアス電圧、ソースバイアス電圧、およびワードバイアス電圧の様々な値をまとめたものである。
【００４９】
本開示には様々な修正形態および代替形態があり、それらの具体的な例を、図面に例として示し、本明細書で詳細に説明してきた。しかし、本開示は、開示した特定の形態または方法に限定されるものではなく、逆に、本開示は、すべての修正形態、均等形態、および代替形態を網羅するものであることを理解すべきである。
【００５０】
例えば、いくつかの実施形態によるメモリデバイス構成は、ＳＴＴなど電流密度をできるだけ大きくすることが望まれる任意のタイプのＭＲＡＭセルに関して使用することができ、ＴＡＳ−ＭＲＡＭセルに限定されない。
【符号の説明】
【００５１】
１  ＴＡＳ−ＭＲＡＭセル
１０  メモリデバイス
２  磁気トンネル接合
３  選択トランジスタ
３１  加熱電流
３２  センス電流
ＢＬ  ビット線
Ｒ  接合抵抗
ＳＬ  ソース線
ＶＢＬ＿ｗ  書き込み操作でのビットバイアス電圧
ＶＢＬ＿ｒ  読み取り操作でのビットバイアス電圧
ＶＤＤ  電圧
ＶＤＤ＋  電圧ＶＤＤ＋ΔＶ
Ｖｄｒｏｐ  選択トランジスタの電圧降下
Ｖｍｔｊ＿ｗ  磁気トンネル接合両端間の書き込みバイアス接合電圧
Ｖｓｅｎｓｅ  センス電圧
ＶＳＬ＿ｒ  ソース読み取りバイアス電圧
ＶＳＬ＿ｗ  ソース書き込みバイアス電圧
ＶＷＬ＿ｒ  ワード読み取りバイアス電圧
ＶＷＬ＿ｗ  ワード書き込みバイアス電圧
ＷＬ  ワード線
【図１ａ】
2011181168.tif 000004
【図１ｂ】
2011181168.tif 000005
【図２ａ】
2011181168.tif 000006
【図２ｂ】
2011181168.tif 000007
【外国語明細書】
2011181168000001.pdf