(57)【要約】【課題】回路面積を極端に増大させることなく、かつ高速に、ＳＲＡＭメモリセルのＰＭＯＳ負荷トランジスタに存在する微小欠陥を検出すること。【解決手段】メモリセル１０と、メモリセル１０に接続された第１及び第２のビット線ＢＬＴおよびＢＬＢと、メモリセル１０に接続されたワード線ＷＬと、を備えた半導体記憶装置の試験方法であって、第１及び第２のビット線ＢＬＴおよびＢＬＢをディスチャージする第１の工程と、第１の工程の後、第１のビット線ＢＬＴを接地電圧に設定するとともに、第２のビット線ＢＬＢをフローティング状態にする第２の工程と、第２の工程の後、ワード線ＷＬを接地電圧より高い電位に設定する第３の工程と、を有する半導体記憶装置の試験方法を提供する。【選択図】図１
2011181142.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続された第１及び第２のビット線と、
前記メモリセルに接続されたワード線と、
前記第１及び第２のビット線をディスチャージするためのビット線プリディスチャージ回路と、
前記第１及び第２のビット線の電位を駆動するためのビット線書込みドライバ回路と、
前記ワード線を駆動するためのワード線ドライバ回路と、
を備えた半導体記憶装置の試験方法であって、
前記ビット線プリディスチャージ回路により前記第１及び第２のビット線をディスチャージする第１の工程と、
前記第１の工程の後、前記ビット線書込みドライバ回路により前記第１のビット線を接地電圧に設定するとともに、前記第２のビット線をフローティング状態にする第２の工程と、
前記第２の工程の後、前記ワード線ドライバ回路により前記ワード線を前記接地電圧より高い電位に設定する第３の工程と、
を有する半導体記憶装置の試験方法。
【請求項２】
請求項１に記載の半導体記憶装置の試験方法において、
前記半導体記憶装置はさらに、
参照電位を生成する参照電位生成回路と、
前記第２のビット線の電位と前記参照電位との電位差を検出するビット線センスアンプ回路と、
前記ビット線センスアンプ回路の出力から、前記メモリセルの欠陥の有無を検出するメモリセル欠陥検出手段を備え、
前記半導体記憶装置の試験方法は、
前記第３の工程の後、前記ビット線センスアンプ回路により前記第２のビット線の電位と前記参照電位との電位差を検出し、前記検出の結果を基に、前記メモリセル欠陥検出手段により前記メモリセルが欠陥を有するか否か判定する第４の工程をさらに有する半導体記憶装置の試験方法。
【請求項３】
請求項２に記載の半導体記憶装置の試験方法において、
前記参照電位生成回路は、前記第１のビット線の電位を前記参照電位として取得し、出力する半導体記憶装置の試験方法。
【請求項４】
請求項１に記載の半導体記憶装置の試験方法において、
前記半導体記憶装置はさらに、
前記第１のビット線の電位と前記第２のビット線の電位との電位差を検出するビット線センスアンプ回路と、
前記ビット線センスアンプ回路の出力から、前記メモリセルの欠陥の有無を検出するメモリセル欠陥検出手段を備え、
前記第３の工程の後、前記ワード線ドライバ回路により、一定時間経過後、前記ワード線を前記接地電圧より低い電位に設定する第５の工程と、
前記第５の工程の後、前記ビット線センスアンプ回路により前記メモリセルの保持データを読み出し、読み出した前記保持データを基に、前記メモリセル欠陥検出手段により前記メモリセルが欠陥を有するか否か判定する第６の工程をさらに有する半導体記憶装置の試験方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体記憶装置の試験方法において、
前記メモリセルは、フリップフロップ回路を構成する一対の負荷トランジスタおよび一対の駆動トランジスタと、一対のアクセストランジスタと、を有する半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の試験方法に関し、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルに対し、微小欠陥を検出する技術に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）の製造工程において、製造欠陥の検出として各種の試験が様々な段階で行われている。一般的な例としては、任意の"Ｈ（電源電圧Ｖｄｄ）"または"Ｌ（接地電圧Ｖｓｓ）"のテストパタンをＳＲＡＭに書込み、書込んだ値が正しく読出せるかどうかを試験する手法が用いられている。
【０００３】
しかしながら、近年、プロセスの微細化により故障の原因が複雑化し、従来のテストパタンに基づいたテスト手法では潜在的な故障を検出することが困難になってきている。そこで、電圧値、電流値、遅延値のような物理量を測定し、セル単体の特性を判定する方法の必要性が増している。
【０００４】
ＳＲＡＭメモリセルにおける負荷ＰＭＯＳトランジスタの微小故障は、ＳＲＡＭメモリセルの他のトランジスタ（駆動ＮＭＯＳトランジスタ及びアクセスＮＭＯＳトランジスタ）の微小故障と比較して、検出が困難である。駆動ＮＭＯＳトランジスタ及びアクセスＮＭＯＳトランジスタの微小故障を検出する方法としては、ＳＲＡＭメモリセルの読出し動作におけるアクセス遅延時間を観測する方法や、両方のビット線を"Ｈ"に設定した上でワード線を"Ｈ"に設定し、ビット線からアクセスＮＭＯＳトランジスタ及び駆動ＮＭＯＳトランジスタを介して接地に流れる電流を測定する方法が存在する。これらの方法は、ＳＲＡＭの読出し動作に対応するため、ＳＲＡＭメモリセルの保持データの反転が発生せず、安定して測定することができる。
【０００５】
一方、負荷ＰＭＯＳトランジスタに関しては、片方のビット線を"Ｈ"に設定し、もう片方のビット線を"Ｌ"に設定した上でワード線を"Ｈ"に設定し、負荷ＰＭＯＳトランジスタからアクセスＮＭＯＳトランジスタを通してビット線に流れる電流を観測する方法があるが、この方法によりＳＲＡＭメモリセルはビット線からの書込み動作が行われ、ＳＲＡＭメモリセルの保持データが反転するため、安定して測定することができない。また、書込み動作時のアクセス遅延時間の測定による検出では、負荷ＰＭＯＳトランジスタの故障に対してｐｓｅｃ（１０−１２秒）オーダでの遅延測定が必要となるため、検出が困難である。
【０００６】
ここで、負荷ＰＭＯＳトランジスタに流れる電流を安定に観測する方法として、例えば、非特許文献１には、ＳＲＡＭメモリセル内に流れる電流を直接測定する技術が開示されている。この技術では、ＳＲＡＭメモリセルにおいてワード線端子、２本のビット線の端子、ビット線プリチャージ電圧端子、ＳＲＡＭメモリセル電源端子を外部からパッドを介して接続可能とし、各端子に様々な電圧を印加することによりＳＲＡＭメモリセル内の各ＭＯＳトランジスタの電流特性を直接測定する。また、この技術では、電源電圧及び接地電圧以外にオーバードライブ電圧（電源電圧よりも高い電圧）ＶＨを用意し、ＳＲＡＭメモリセルの回路構造を維持したまま、各端子への供給電圧を最適化する。例えば、測定対象のＭＯＳトランジスタが駆動ＭＯＳトランジスタの場合、ワード線の電位をＶＨに設定することで転送ＭＯＳトランジスタでのドレイン・ソース間抵抗値を極端に低下させ、転送ＭＯＳトランジスタでの電圧降下を抑制する。これにより、電源線及び一方のビット線が駆動ＭＯＳトランジスタのドレイン電圧、もう一方のビット線の駆動ＭＯＳトランジスタのゲート電圧の役割をそれぞれ担うことになるため、ＭＯＳトランジスタの電流特性（例えば、ドレイン電流―ゲート・ソース間電圧の特性）の測定が可能となる。
【０００７】
また、非特許文献２には、カレントミラー回路によりビット線に強制的に一定電流を流し、ビット線電位を測定する方法が開示されている。この方法では、カレントミラー回路により生成された電流をビット線に供給し、また、試験対象のメモリセルではワード線をＯＮさせて、電源線からＳＲＡＭメモリセル内の負荷ＰＭＯＳトランジスタを介してビット線への電流貫通パスを生成することにより、一定ビット電流に対するビット線電位の変化を、負荷ＰＭＯＳトランジスタの微小故障の程度として検出する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】X. Deng, W. Kit Loh, B. Pious, T. W. Houston, L. Liu, B. Khan, D. Corum, J. Raval, J. Gertas, F. Rousey, J. Steck, C. Suwannakinthorn, and R. McKee, "Characterization of bit transistors in a functional SRAM," IEEE/JSAP 2008 Symposium on VLSI Circuits Digest of Technical Papers, pp.44-45, June 2008.
【非特許文献２】B.M. Mauck, V. Ravichandran, and U.A. Mughal, "A Design for Test Technique for Parametric Analysis of SRAM: On-Die Low Yield Analysis," Proceeding of IEEE International Test Conference 2004, pp.105-113, Oct. 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した先行技術文献に記載の技術を用いて半導体記憶装置の試験を行う際には、以下に述べるようにいくつかの課題が残されている。
【００１０】
非特許文献１で開示されたＳＲＡＭメモリセルの電流測定方法では、１個のＭＯＳトランジスタの測定のために電源電圧及び接地電圧とは別のオーバードライブ電圧ＶＨが必要となったり、ＳＲＡＭメモリセルに供給する電圧を細かく変化させなければならないために評価時間が増大したりして、評価のためのコストが増大するといった課題が存在する。
【００１１】
また、非特許文献２で開示されたビット線電位の検出方法では、ビット線電位が安定になるまでに時間がかかるため、測定の高速化が困難である。また、ビット線電位を高精度に検出するために多ビットのＡ−Ｄコンバータが必要となるため、回路面積が大きくなる。
【００１２】
本発明の目的は、上記問題点に鑑み、回路面積を極端に増大させることなく、かつ高速に、ＳＲＡＭメモリセルのＰＭＯＳ負荷トランジスタに存在する微小欠陥を検出可能な半導体記憶装置の試験方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、メモリセルと、前記メモリセルに接続された第１及び第２のビット線と、前記メモリセルに接続されたワード線と、前記第１及び第２のビット線をディスチャージするためのビット線プリディスチャージ回路と、前記第１及び第２のビット線の電位を駆動するためのビット線書込みドライバ回路と、前記ワード線を駆動するためのワード線ドライバ回路と、を備えた半導体記憶装置の試験方法であって、前記ビット線プリディスチャージ回路により前記第１及び第２のビット線をディスチャージする第１の工程と、前記第１の工程の後、前記ビット線書込みドライバ回路により前記第１のビット線を接地電圧に設定するとともに、前記第２のビット線をフローティング状態にする第２の工程と、前記第２の工程の後、前記ワード線ドライバ回路により前記ワード線を前記接地電圧より高い電位に設定する第３の工程と、を有する半導体記憶装置の試験方法が提供される。
【００１４】
本発明の半導体記憶装置の試験方法は、従来のＳＲＡＭから存在した書込みドライバ回路に対して、片方のビット線のみ電位駆動できる手段（例えば、片方のビット線のみ電位駆動できるように回路変更する）と、ビット線をプリディスチャージする手段（例えば、ビット線プリディスチャージ回路を追加する）と、を備えることのみで実現することができる。すなわち、従来技術で必要であった高精度のＡ―Ｄコンバータが不要なため、面積オーバヘッドが従来技術と比較して小さくなる。また、細かい電圧変更が不要であり、かつＳＲＡＭメモリセルの動作が定常（ＤＣ）状態になるまで待つことなく、ワード線パルスの期間に負荷ＰＭＯＳトランジスタに流れる過渡的な電流で負荷ＰＭＯＳトランジスタの微小欠陥の有無を判別できるため、測定の高速化が可能となる。
【発明の効果】
【００１５】
本発明により、面積オーバヘッドを極端に増大させることなく、かつ従来のＤＣ電流の測定と比較して高速に、ＳＲＡＭメモリセルの負荷ＰＭＯＳトランジスタの微小欠陥を検出可能である。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の構成を示す回路図である。
【図２】実施形態１の処理の流れを示すフローチャートである。
【図３】実施形態２の構成を示す回路図である。
【図４】ビット線充電電位の負荷ＰＭＯＳトランジスタ欠陥抵抗依存性を示す図である。
【図５】実施形態３の処理の流れを示すフローチャートである。
【図６】ＳＲＡＭメモリセルに対するビット線充電電位のＰＭＯＳ負荷トランジスタ欠陥抵抗値依存性を示す図である。
【図７】実施例２の構成を示す回路図である。
【図８】実施例３の構成を示す回路図である。
【図９】ＳＲＡＭメモリセルの反転の有無の負荷ＰＭＯＳトランジスタの欠陥抵抗値依存性を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
なお、以下で説明する実施の形態では、本発明で試験対象となる半導体記憶装置がＳＲＡＭである場合を例に挙げて説明するが、本発明はこれに限定されず、その他の種類のメモリセルを備える半導体記憶装置であってもよい。なお、以下の説明では、電源電圧を"Ｈ"電位、接地電圧を"Ｌ"電位、として説明する。
【００１９】
（第１の実施の形態）
図１は本発明の第１の実施の形態における構成を示す回路図である。
【００２０】
図１に示すように、本実施の形態におけるＳＲＡＭメモリセル１０は、一般的な６個のＭＯＳトランジスタから構成されている。すなわち、ＳＲＡＭメモリセル１０は、フリップフロップ回路を構成する一対の駆動ＮＭＯＳトランジスタ（Ｎ１及びＮ２）、および、一対の負荷ＰＭＯＳトランジスタ（Ｐ１及びＰ２）と、一対のアクセスＮＭＯＳトランジスタ（Ｎ３及びＮ４）と、から構成されている。
【００２１】
ＳＲＡＭメモリセル１０には、信号線としてビット線ＢＬＴ、ＢＬＢ及びワード線ＷＬが接続されている。このうちワード線ＷＬは、アクセスＮＭＯＳトランジスタＮ３およびＮ４のゲート端子に接続されている。また、ビット線ＢＬＴは、アクセスＮＭＯＳトランジスタＮ３を介して駆動ＮＭＯＳトランジスタＮ１及び負荷ＰＭＯＳトランジスタＰ１のドレイン端子に接続されている。また、ビット線ＢＬＢは、アクセスＮＭＯＳトランジスタＮ４を介して駆動ＮＭＯＳトランジスタＮ２及び負荷ＰＭＯＳトランジスタＰ２のドレイン端子に接続されている。
【００２２】
ビット線ＢＬＴ及びＢＬＢにはＢＬプリディスチャージ回路１１と、ＢＬ書込みドライバ回路１２と、ＢＬセンスアンプ回路１３とが接続されている。ＢＬプリディスチャージ回路１１には、ビット線のプリディスチャージのタイミングを制御するための信号として信号ＰＤＣが入力されている。ＢＬ書込みドライバ回路１２には、ビット線への"Ｌ"電位駆動のタイミングを制御するための信号として信号ＷＥが入力され、また、２本のビット線（ＢＬＴ及びＢＬＢ）のうち"Ｌ"電位を駆動する１本のビット線を選択するための信号として信号ＷＴＢが入力されている。ＢＬセンスアンプ回路１３には、２本のビット線の電位差を検出するタイミングを制御するための信号として信号ＳＥが入力されている。ワード線ＷＬにはＷＬドライバ回路１４が接続されている。ＷＬドライバ回路１４には、ワード線ＷＬパルスのタイミングを制御するための信号として信号ＷＬＥが入力されている。
【００２３】
なお、図１では、図面の簡略化のために、１つのＳＲＡＭメモリセル１０に対してＢＬプリディスチャージ回路１１、書込みドライバ回路１２、ＢＬセンスアンプ回路１３、ＷＬドライバ回路１４がそれぞれ１つずつ接続されているが、本発明はこれに限定されず、１つの回路に対して複数のＳＲＡＭメモリセル１０（マトリクス状に配列したｍ行×ｎ列のＳＲＡＭメモリセルアレイ。ｍ、ｎは自然数）が接続されてもよい。例えば、同一ビット線の方向に並べられたｍ個のＳＲＡＭメモリセルに対して１つのＢＬプリディスチャージ回路１１、１つの書込みドライバ回路１２、１つのＢＬセンスアンプ回路１３が共通して使用されてもよい。また、同一ワード線ＷＬの方向に並べられたｎ個のＳＲＡＭメモリセルに対して１つのＷＬドライバ回路１４が共通して使用されてもよい。
【００２４】
図２は本発明の第１の実施の形態における動作のフローチャートを示す図である。本フローチャートは、負荷ＰＭＯＳトランジスタＰ２の微小欠陥を検出するための動作である。以下、フローチャートに従って、その動作を詳細に説明する。
【００２５】
（ステップ１）ＢＬプリディスチャージ回路１１は、２本のビット線（ＢＬＴ及びＢＬＢ）を"Ｌ"電位にディスチャージする。
【００２６】
（ステップ２）ＢＬ書込みドライバ回路１２は、ビット線ＢＬＴを"Ｌ"電位に駆動し、ビット線ＢＬＢをフローティング状態に設定する。
【００２７】
（ステップ３）ＷＬドライバ回路１４は、ワード線ＷＬを"Ｈ"電位に駆動する。これにより、ＳＲＡＭメモリセル１０のアクセスＮＭＯＳトランジスタ（Ｎ３及びＮ４）がＯＮ状態となる。ビット線ＢＬＴが"Ｌ"電位で固定のため、負荷ＰＭＯＳトランジスタＰ２がＯＮ状態となり、図中矢印で示すように、電源線から負荷ＰＭＯＳトランジスタＰ２及びアクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬＢに電流が流れ、ビット線ＢＬＢの寄生容量に電荷が充電される。
【００２８】
（ステップ４）ＢＬセンスアンプ回路１３は、ビット線ＢＬＴの電位（"Ｌ"電位固定）とビット線ＢＬＢの充電電位の電位差を検出し、結果を信号ＤＡＴＡＯＵＴに出力する。例えば、ビット線ＢＬＢの充電電位が"Ｌ"電位と比較して十分に高い場合、ＢＬセンスアンプ回路１３は信号ＤＡＴＡＯＵＴとして"Ｈ"を出力し、一方で、ビット線ＢＬＢの充電電位が"Ｌ"電位とほぼ同一であった場合、ＢＬセンスアンプ回路１３は信号ＤＡＴＡＯＵＴとして"Ｌ"を出力する。
【００２９】
その後、信号ＤＡＴＡＯＵＴを基に、負荷ＰＭＯＳトランジスタＰ２の欠陥の有無を判定する。すなわち、ビット線の充電電位の高低が負荷ＰＭＯＳトランジスタを介した電流の大小に対応するため、ビット線ＢＬＢの充電電位から負荷ＰＭＯＳトランジスタにおける欠陥の程度を検出することができる。
【００３０】
ここで、ステップ３で"Ｈ"電位に立ち上げたワード線ＷＬを"Ｌ"に立下げるタイミングは任意であり、ＢＬセンスアンプ回路１３によるセンスタイミングに関係なく設定されてもよい。なお、ワード線ＷＬのパルス幅は、充電電位の最大値の設定、検出欠陥の精度、ＳＲＡＭメモリセル（アレイ）の構成などが要因で最適値に設定される。
【００３１】
また、ワード線ＷＬの立上がり時の電位は"Ｈ"電位（電源電圧）に限ることなく、任意の電位に独立に設定してもよい。この場合、例えば、ワード線ＷＬの電位を"Ｈ"電位よりも高い電位に設定することにより、一定のワード線ＷＬのパルス幅の条件下でビット線ＢＬの充電電位を上昇させることができる。そのため、負荷ＰＭＯＳトランジスタの微小欠陥の有無によるビット線ＢＬ充電電位の差が拡大するため、後段のＢＬセンスアンプ回路による微小欠陥の検出が容易となる。
【００３２】
ここでは、負荷ＰＭＯＳトランジスタＰ２の微小欠陥を検出する場合を例に説明したが、反対側の負荷ＰＭＯＳトランジスタ（Ｐ１）の微小欠陥を検出する場合も同様の基本フローとして実施可能である。この場合、ステップ２ではビット線ＢＬＢを"Ｌ"電位に駆動し、ビット線ＢＬＴをフローティング状態に設定する。また、ステップ４ではビット線ＢＬＴの充電電位とビット線ＢＬＢの電位（"Ｌ"電位固定）の電位差をセンスし、結果を信号ＤＡＴＡＯＵＴに出力する。
【００３３】
また、本実施の形態ではＢＬセンスアンプ回路１３の入力として２本のビット線ＢＬＴ及びＢＬＢが接続されているが、"Ｌ"電位固定の入力を接地電位（ＧＮＤ）に直接接続することによっても、ビット線の充電電位を検出することが可能である。
【００３４】
（第２の実施の形態）
図３は本発明の第２の実施の形態における構成を示す回路図である。本回路図では、第１の実施の形態とは異なり、２本のビット線（ＢＬＴ及びＢＬＢ）がＢＬセレクタ回路１５によって選択され、ＢＬセレクタ回路１５の出力がＢＬセンスアンプ回路１３の２つの入力の一方に接続されている。また、参照電位生成回路１６の出力がＢＬセンスアンプ回路１３のもう一方の入力に接続されている。
【００３５】
ＢＬセレクタ回路１５では、２本のビット線（ＢＬＴ及びＢＬＢ）のうちビット線の充電電位を観測する側のビット線をＢＬセンスアンプ回路１３の入力に接続する。すなわち、ＢＬセレクタ回路１５で接続されるビット線とＢＬ書込みドライバ回路１２でフローティング状態に設定するビット線は一致することとなる（以下、「連動設定」という）。例えば、ビット線ＢＬＢの電位を観測する場合、ＢＬ書込みドライバ回路１２ではビット線ＢＬＢがフローティング状態に設定され、一方ＢＬセレクタ回路１５ではＢＬセンスアンプ回路１３の入力にビット線ＢＬＢが接続されるように選択される。なお、図３では、ＢＬ書込みドライバ回路１２とＢＬセレクタ回路１５でのビット線選択信号ＷＴＢが共通して接続されているが、上記連動設定が可能であれば、制御信号がＢＬ書込みドライバ回路１２とＢＬセレクタ回路１５で別々であってもよい。
【００３６】
参照電位生成回路１６では、ビット線電位をＢＬセンスアンプ回路１３で観測するための参照電位を生成する。参照電位生成の必要性について、以下に説明する。
【００３７】
図４は、ビット線充電電位の負荷ＰＭＯＳトランジスタ欠陥抵抗依存性を表すグラフである。ここでは、負荷ＰＭＯＳトランジスタにおける欠陥を負荷ＰＭＯＳトランジスタの直列抵抗として近似し、欠陥の程度を抵抗値として表現している。欠陥抵抗値０Ωは負荷ＰＭＯＳトランジスタに欠陥が存在しないことに対応し、欠陥抵抗値が高いことは負荷ＰＭＯＳトランジスタの欠陥の程度が大きいことに対応する。欠陥抵抗値０Ωでは最大のビット線充電電位が得られるが、欠陥抵抗値が高くなるに従ってビット線充電電位が低下し、欠陥抵抗値が極端に高い場合ではビット線への充電がほとんど行われず、充電電位が０Ｖとなる。
【００３８】
ここで、ＢＬセンスアンプ回路１３は、２つの入力信号に一定値以上の電位差がないとメタステーブル状態となり、出力が確定しないという性質が存在する。そのため、ビット線の充電電位を参照電位からの電位差により確実に検出するためには、ビット線の充電電位と参照電位には一定値以上の電位差が要求される。従って、負荷ＰＭＯＳトランジスタに欠陥が存在することを確実に検出したい場合、ビット線への充電がほとんど行われずビット線電位が０Ｖ付近となるため、参照電位を０Ｖ以外の電位に設定する必要がある。
【００３９】
参照電位生成回路１６で生成される参照電位は、様々な場合が考えられる。例えば、参照電位を負荷ＰＭＯＳトランジスタに欠陥が存在しないとき（０Ω）でのビット線充電電位に設定すると、ビット線電位が０Ｖ付近の場合、すなわち負荷ＰＭＯＳトランジスタに欠陥が存在してビット線への充電が行われない場合に、出力が確定して、欠陥が存在することが確実に検出可能である。また、参照電位を、負荷ＰＭＯＳトランジスタに欠陥が存在しないとき（０Ω）のビット線電位の１／２の電位に設定すると、ビット線電位が０Ｖ付近の場合及び欠陥抵抗値が０Ωのときのビット線充電電位の場合のいずれにおいても出力が確定し、欠陥が存在の有無を明確に判別することが可能となる。
【００４０】
参照電位生成回路１６で生成される参照電位は、ＳＲＡＭメモリセル（アレイ）の構成、ワード線のパルス幅、検出欠陥の精度、ＬＳＩの製造プロセスの特性などの条件によって、任意に変更されうる。例えば、ＳＲＡＭメモリセルアレイの構成が異なると、ビット線の寄生容量値が異なるため、同一のワード線パルス幅であってもビット線に充電される電位が異なってくる。それゆえ、ＳＲＡＭメモリセルアレイの構成に合わせて参照電位を最適化する場合がある。方法としては、例えば、参照電位生成回路１６にＳＲＡＭメモリセルアレイのビット線のレプリカ回路を含み、レプリカ回路のビット線への充電によりＳＲＡＭメモリセルアレイの構成に応じた参照電位を生成する、といった方法が考えられる。
【００４１】
なお、参照電位生成回路１６で参照電位が生成されるタイミングは、ＢＬセンスアンプ回路１３でビット線電位と参照電位との電位差を検出されるタイミングよりも前であれば、いつのタイミングでもよい。例えば、ワード線ＷＬが"Ｈ"に立ち上がって、ＳＲＡＭメモリセルからビット線が充電されるタイミングと同時に、参照電位が生成される場合が考えられる。また、ビット線の充電が始まる前に、あらかじめ参照電位を生成しておく場合も考えられる。
【００４２】
（第３の実施の形態）
図５は本発明の第３の実施の形態における動作のフローチャートを表す図である。回路図は第１の実施の形態と同一であるが、動作のフローチャートでは、ステップ４でビット線ＢＬＴの電位とビット線ＢＬＢの充電電位の電位差を検出する代わりに、ＳＲＡＭの読出し動作によりＳＲＡＭメモリセルの保持ノードＶ１およびＶ２のチェックを行っている。
【００４３】
ここで、ステップ４でＳＲＡＭの読出し動作を行うことにより、ＳＲＡＭメモリセル１０における負荷ＰＭＯＳトランジスタＰ１およびＰ２の微小欠陥が検出できる理由について、以下に説明する。
【００４４】
負荷ＰＭＯＳトランジスタＰ１およびＰ２に欠陥がある場合とない場合では、ステップ１からステップ３を経過後のＳＲＡＭメモリセル１０の保持データが異なってくる。例えば、負荷ＰＭＯＳトランジスタＰ２の微小欠陥を検出する場合を考える。ビット線ＢＬＴを"Ｌ"電位に設定し、ビット線ＢＬＢをフローティング状態に設定し、ワード線ＷＬのパルスを発生させることにより、ＳＲＡＭメモリセル１０を介してビット線ＢＬＢへ電荷の充電が行われ、ビット線ＢＬＢの電位が上昇する。
【００４５】
ここで、負荷ＰＭＯＳトランジスタＰ２に欠陥が存在しない場合、ワード線ＷＬが"Ｈ"でアクセスＮＭＯＳトランジスタＮ３及びＮ４がＯＮ状態のとき、ビット線ＢＬＴの電位は"Ｌ"電位で固定であるため、ＳＲＡＭメモリセルの内部ノードＶ１の電位が強制的に"Ｌ"電位となる。一方、Ｖ２の電位は、ビット線ＢＬＢの電位上昇によって"Ｌ"電位より高い電位となる。よって、ワード線ＷＬが"Ｌ"電位に立下がると、Ｖ１の電位が"Ｌ"電位、Ｖ２の電位が"Ｈ"電位に確定する。
【００４６】
しかしながら、負荷ＰＭＯＳトランジスタＰ２に欠陥が存在する場合、欠陥によってビット線ＢＬＢの電位上昇が妨げられ、かつＶ２の電位の"Ｈ"への設定が妨げられるため、Ｖ２の電位は"Ｌ"となる。Ｖ２の"Ｌ"電位が駆動ＮＭＯＳトランジスタＮ１と負荷ＰＭＯＳトランジスタＰ１で構成されるＣＭＯＳインバータの入力であるため、ＣＭＯＳインバータの出力のＶ１の電位は"Ｈ"となる。よって、ワード線ＷＬが"Ｌ"に立ち下がると、Ｖ１の電位が"Ｈ"、Ｖ２の電位が"Ｌ"に確定する。
【００４７】
従って、負荷ＰＭＯＳトランジスタに欠陥がある場合とない場合では、ステップ１からステップ３まで経過した後でＳＲＡＭメモリセルの保持データが正反対となる。それゆえ、ステップ４で対象メモリセルに対して通常の読出し動作で出力されたデータから、負荷ＰＭＯＳトランジスタに欠陥が存在するかどうかをチェックすることが可能となる。
【００４８】
なお、上記の例は負荷ＰＭＯＳトランジスタＰ２の微小欠陥を検出する場合であるが、負荷ＰＭＯＳトランジスタＰ１の微小欠陥を検出する場合も同様である。この場合、ビット線ＢＬＴをフローティング状態に設定し、ビット線ＢＬＢを"Ｌ"電位に設定することとなり、欠陥が存在しない場合ではＶ１の電位が"Ｈ"電位、Ｖ２の電位が"Ｌ"電位に確定するが、欠陥が存在する場合ではＶ１の電位が"Ｌ"電位、Ｖ２の電位が"Ｈ"電位に確定することとなる。
【００４９】
また、ＳＲＡＭメモリセルの読出し動作を行うタイミングは、いろいろな場合が考えられる。例えば、試験対象のＳＲＡＭメモリセルに対してステップ１からステップ３の動作を実行し、すぐにステップ４で読出し動作を行い、次の試験対象のＳＲＡＭメモリセルに移行して同様のステップを繰り返す場合が考えられる。また、試験対象となる複数のＳＲＡＭメモリセルに対してステップ１からステップ３の動作を繰り返し、試験対象のすべてのＳＲＡＭメモリセルに対してステップ１からステップ３の動作が終了後に初めてステップ４の動作へ移行する、といった場合も考えられる。
【００５０】
＜実施例１＞
以下に、第１の実施の形態に対する実施例１を示す。
【００５１】
図６に、試験対象のＳＲＡＭメモリセルに対するビット線充電電位の、ＰＭＯＳ負荷トランジスタ欠陥抵抗値依存性を示す。図６はシミュレーションで導出されている。シミュレーション条件は以下の通りである。ＳＲＡＭメモリセルアレイは、９０ｎｍＣＭＯＳプロセスで製造され、２Ｍビットの容量（２０４８行×１０２４列）を備えており、１本のビット線につき５１２個のＳＲＡＭメモリセルが接続されている構成となっている。また、ワード線のパルス幅は２ｎｓ、電源電圧は１．０Ｖである。
【００５２】
図６より、負荷ＰＭＯＳトランジスタの欠陥抵抗値が０Ω、すなわち負荷ＰＭＯＳトランジスタに欠陥が存在しない場合、ビット線充電電位が０．１７Ｖとなるが、欠陥抵抗値が１０ｋΩ以上になるとビット線充電電位が低下し、欠陥抵抗値が１ＭΩ以上ではビット線充電電位はほぼ０Ｖとなる。すなわち、後段のＢＬセンスアンプ回路で"Ｈ"出力が確定する境界電位差を０．１０Ｖと仮定すると、欠陥抵抗値が１０ｋΩ未満で"Ｈ"出力が確定する。従って、試験対象のＳＲＡＭメモリセルの負荷ＰＭＯＳトランジスタに欠陥が存在しないことが判別できる。
【００５３】
＜実施例２＞
以下に、第２の実施の形態に対する実施例２を示す。
【００５４】
図７に、実施例２の回路図を示す。実施例２では、ＢＬセンスアンプ回路の一方の入力にはビット線（ＢＬＴまたはＢＬＢ）が接続され、もう一方の入力には参照電位生成回路で生成された参照電位（Ｖｒｅｆ）が入力されている。参照電位生成回路は、負荷ＰＭＯＳトランジスタのレプリカと、ＮＭＯＳスイッチと、キャパシタから構成される。ＮＭＯＳスイッチのゲート端子はレプリカワード線（ＲＷＬ）であり、ＳＲＡＭメモリセルアレイのワード線ＷＬのパルスと同一のタイミングでＲＷＬにパルスが供給される。また、キャパシタの容量値は、ＳＲＡＭメモリセルアレイのビット線容量の２倍に設定されている。これにより、ＷＬのパルスが発生すると、ＮＭＯＳスイッチがＯＮ状態となり、ＳＲＡＭメモリセルに流れる電流が参照電位生成回路においても発生し、その電流によりキャパシタが充電される。結果として得られる参照電位Ｖｒｅｆは、ＳＲＡＭメモリセルに欠陥が存在しない場合（０Ω）でのビット線充電電位の２分の１の値となる。
【００５５】
参照電位生成回路で得られたＶｒｅｆをＢＬセンスアンプでの参照電位として使用することにより、試験対象のＳＲＡＭメモリセルの負荷ＰＭＯＳトランジスタに欠陥が存在しない場合（０Ω）、及び欠陥が存在する場合のいずれにおいても、ＢＬセンスアンプ回路の出力が確定し、欠陥の存在の有無を明確に判別することが可能となる。
【００５６】
なお、本回路の場合、参照電位Ｖｒｅｆの生成と試験対象ＳＲＡＭメモリセルからビット線への充電は同時に行われるため、Ｖｒｅｆの生成のための時間は不要である。
【００５７】
＜実施例３＞
以下に、第２の実施の形態に対する実施例３を示す。
【００５８】
図８に、実施例３の回路図を示す。実施例３では、ＳＲＡＭメモリセルアレイのほかにダミーＳＲＡＭメモリセルが存在し、試験対象のＳＲＡＭメモリセルと同一のビット線に接続されている。また、電荷を蓄積し、参照電位Ｖｒｅｆを生成するキャパシタと、電荷を蓄積し、ビット線充電電位を生成するキャパシタが存在し、それぞれスイッチ（ＳＷ０及びＳＷ１）を介して同一のビット線に接続されている。また、Ｖｒｅｆ生成用のキャパシタの容量値は、ビット線充電電位生成用のキャパシタの容量値の２倍となっている。
【００５９】
図８を基に、実施例３の回路の動作を説明する。まず、ビット線及びキャパシタをプリディスチャージし、Ｖｒｅｆ生成用のスイッチＳＷ１をＯＮ状態にする。次に、ワード線ＷＬのパルス幅と同一条件で、ダミーワード線（ＤＷＬ）にパルスを供給し、ダミーＳＲＡＭメモリセルにアクセスしてビット線を充電する。すると、スイッチＳＷ１を介してＶｒｅｆ生成用キャパシタに電荷が蓄積される。このようにして電荷が蓄積されたＶｒｅｆ生成用キャパシタにより生成される参照電位Ｖｒｅｆは、ＳＲＡＭメモリセルに欠陥が存在しない場合（０Ω）でのビット線充電電位の２分の１の値となる。Ｖｒｅｆ生成後、スイッチＳＷ１をＯＦＦ状態にし、ビット線をプリディスチャージする。次に、ビット線充電電位生成用のスイッチＳＷ０をＯＮ状態にし、ワード線ＷＬにパルスを供給し、試験対象のＳＲＡＭメモリセルにアクセスしてビット線を充電する。すると、スイッチＳＷ０を介してビット線電位生成用キャパシタに電荷が蓄積される。その後、ＢＬセンスアンプ回路で、Ｖｒｅｆ生成用キャパシタにより生成される参照電位Ｖｒｅｆと、ビット線電位生成用キャパシタにより生成されるビット線充電電位と、の電位比較が行われ、結果が出力される。
【００６０】
これにより、実施例２と同様に、ＢＬセンスアンプ回路の出力により、試験対象ＳＲＡＭメモリセルの明確な判別が可能となる。
【００６１】
なお、本実施例では、参照電位Ｖｒｅｆの生成のために別に１サイクルが必要であり、測定時間が長くなってしまう。しかしながら、Ｖｒｅｆの生成のときと試験対象ＳＲＡＭメモリセルでのビット線充電のときで同一のビット線を使用するため、ビット線容量のばらつきに強いといった利点がある。
【００６２】
＜実施例４＞
以下に、第３の実施の形態に対する実施例４を示す。
【００６３】
図９は第３の実施の形態を実行したときの、ＳＲＡＭメモリセルの反転の有無の負荷ＰＭＯＳトランジスタ（Ｐ２）の欠陥抵抗値依存性を表すグラフである。図９はシミュレーションで導出されており、シミュレーション条件は実施例１と同様である。また、図９ではビット線ＢＬＴを"Ｌ"電位に固定し、ビット線ＢＬＢをフローティング状態に設定した場合である。
【００６４】
上記条件では、負荷ＰＭＯＳトランジスタに欠陥が存在しない場合（０Ω）、ＳＲＡＭメモリセルの保持ノードＶ１の電位は"Ｌ"となるが、負荷ＰＭＯＳトランジスタに欠陥が存在し、欠陥抵抗値が１０ｋΩを超えると、保持ノードＶ１の電位は"Ｈ"に反転する。この保持ノード電位の反転を後の読出し動作により検出することで、欠陥の有無を判別可能である。
【００６５】
なお、上述した本発明の活用例としては、例えば、半導体装置出荷時の不良品選別手法が挙げられる。
【符号の説明】
【００６６】
１０  ＳＲＡＭメモリセル
１１  ＢＬプリディスチャージ回路
１２  ＢＬ書き込みドライバ回路
１３  ＢＬセンスアンプ回路
１４  ＷＬドライバ回路
１５  ＢＬセレクタ回路
１６  参照電位生成回路
Ｐ１、Ｐ２  負荷ＰＭＯＳトランジスタ
Ｎ１、Ｎ２  駆動ＮＭＯＳトランジスタ
Ｎ３、Ｎ４  アクセスＮＭＯＳトランジスタ
ＳＷ０、ＳＷ１  スイッチ
Ｖ１、Ｖ２  保持ノード
ＢＬＢ  ビット線
ＢＬＴ  ビット線
ＷＬ  ワード線
ＷＬＥ  信号
ＷＴＢ  信号
ＷＥ  信号
Ｖｒｅｆ  参照電位
ＰＤＣ  信号
ＳＥ  信号
ＲＷＬ  レプリカワード線
ＤＷＬ  ダミーワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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