(57)【要約】【課題】高コントラストな表示特性を得ようとすると保持容量素子のサイズが大きく高精細化できない。【解決手段】書込みトランジスターと駆動トランジスターとを備え、画素電極に対して表示画像に応じた電位をデータ線から安定して供給する。【選択図】図６
2011039136.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、
前記複数の走査線と交差する複数のデータ線と、
前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、
を備えた表示装置であって、
前記画素回路は、画素電極と、第１トランジスターと、第２トランジスターとを有し、
前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極に、それぞれ電気的に接続され、
前記第２トランジスターのソース電極またはドレイン電極のうち、一方が前記データ線に、他方が前記画素電極にそれぞれ電気的に接続されていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記第１トランジスターがオンして、前記第２トランジスターがオンまたはオフするいずれかの電圧が、すべての前記画素回路における前記第２トランジスターのゲート電極にデータ線を介して印加されたのち、前記第２トランジスターがオンしている前記画素回路の前記画素電極に所定の電圧が前記データ線を介して所定の期間印加されるように駆動されることを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置であって、
前記第２トランジスターがオンまたはオフするいずれかの電圧が、すべての前記画素回路における前記第２トランジスターのゲート電極にデータ線を介して印加されるのに先立って、それぞれの前記画素回路において、前記第１トランジスターがオンして、前記第２トランジスターのゲート電極に前記第２トランジスターがオフする電圧が同時に印加されるように駆動されることを特徴とする表示装置。
【請求項４】
請求項１ないし３のいずれか一項に記載の表示装置であって、
記憶性表示素子を備え、
前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置であって、
前記記憶性表示素子は、電気泳動素子であることを特徴とする表示装置。
【請求項６】
請求項４または５に記載の表示装置であって、
前記所定の期間は前記記憶性表示装置が表示状態を変更するのに必要な応答時間より長いことを特徴とする表示装置。
【請求項７】
請求項１ないし６のいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、及び当該表示装置を備える電子機器に関する。
【背景技術】
【０００２】
電気泳動ディスプレー（Electrophoresis Display、以下「ＥＰＤ」と表記）などのメモリー性（記憶性）を持った表示素子を用いた表示装置は、応答速度は遅いものの、電源を切ったあとも同じ表示状態を保持し続けるため、紙の印刷物にかわる画像の表示手段として、電子ブック・電子ポスター・電子チラシなどの分野で普及が始まっている。これらの表示装置において、表示コントラストなどの表示性能を高めるためには、画素ごとに配置形成され、薄膜トランジスターなどのアクティブ素子を用いた画素回路で表示素子を駆動することが有効である。本明細書では、このような画素回路が形成された基板をアクティブマトリックス基板と称する。
【０００３】
ところで、アクティブマトリックス基板に形成される画素回路の具体的な構成としては、例えば前述した特許文献１における図５に記載されているように、１トランジスター１コンデンサーの画素回路を用いるのが一般的である。しかしながら、このような画素回路が形成されたアクティブマトリックス基板によって、応答速度の遅い表示素子を駆動する場合、高精細化の妨げとなった。すなわち、表示シーケンスで画素電極に所望の電圧（電位）を印加しても、アクティブ素子がオフ（ＯＦＦ）して高インピーダンス状態となった後、表示素子内の電荷の移動によって画素電極の電圧（電位）が低下するため、本来の表示状態まで至らない書込み不足となってコントラストの低下をまねく。この電圧（電位）低下（書込み不足）を防止するためには、コンデンサーの容量（保持容量）を大きくする必要がある。この結果、コンデンサーの面積を大きくしなければならず、高精細化の妨げとなっているのである。
【０００４】
この課題の解決策として、例えば、特許文献２に開示されているように画素回路にＣＭＯＳのＳＲＡＭ構成を用いたメモリー回路を設け、表示シーケンス中、画素電極に対して所望の電位が安定して供給されるように構成すれば、このような不具合は生じない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７１９１７２号公報
【特許文献２】特開２００３−８４３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このようなメモリー回路を設けると、トランジスターの数が多くなるため、やはり高精細化が難しくなるという課題がある。また、ＣＭＯＳプロセスを必要とするので、ＮＭＯＳまたはＰＭＯＳプロセスで製造する場合と比較してコストが高くなるという課題がある。従って、メモリー性を有する表示素子を用いた表示装置（例えば、ＥＰＤ）において、高精細であってコントラストなどの表示性能の低下が抑制された高品質の表示装置を、できるだけコストが高くならない技術で提供することが望まれていた。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【０００８】
［適用例１］複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置形成された画素回路と、を備えた表示装置であって、前記画素回路は、画素電極と、第１トランジスターと、第２トランジスターとを有し、前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極に、それぞれ電気的に接続され、前記第２トランジスターのソース電極またはドレイン電極のうち、一方が前記データ線に、他方が前記画素電極にそれぞれ電気的に接続されていることを特徴とする。
【０００９】
この構成によれば、走査線とデータ線の電圧を制御することによって、第１トランジスターによって第２トランジスターのオンオフを制御するとともに、データ線の電圧を制御することによって、画素に表示する画像に応じた電圧を、第２トランジスターを介して画素電極に安定して印加することができる。これにより、表示素子内の電荷の移動が発生しても、第２トランジスターによってデータ線から電荷を安定して供給できるので、保持容量がなくてもコントラストの低下が抑えられ表示性能の低下が抑制される。また、画素回路を構成するトランジスターの数は２つで済むので、コスト上昇を抑制するとともに高精細化が可能である。また、電荷を供給する電位配線をデータ線と共用することができるので、さらに高精細化が実現できる。
【００１０】
［適用例２］上記表示装置であって、前記第１トランジスターがオンして、前記第２トランジスターがオンまたはオフするいずれかの電圧が、すべての前記画素回路における前記第２トランジスターのゲート電極にデータ線を介して印加されたのち、前記第２トランジスターがオンしている前記画素回路の前記画素電極に所定の電圧が前記データ線を介して所定の期間印加されるように駆動されることを特徴とする。
【００１１】
この構成によれば、第１トランジスターによって第２トランジスターをオンまたはオフのいずれかに制御する。その後、第２トランジスターがオンしている画素回路の画素電極に対してデータ線から所望の電位を印加することで表示状態を変更する。この結果、画素電極に対して同時に安定した電圧を印加することができるので、書込み不足などの不具合が生じることがない。
【００１２】
［適用例３］上記表示装置であって、前記第２トランジスターがオンまたはオフするいずれかの電圧が、すべての前記画素回路における前記第２トランジスターのゲート電極にデータ線を介して印加されるのに先立って、それぞれの前記画素回路において、前記第１トランジスターがオンして、前記第２トランジスターのゲート電極に前記第２トランジスターがオフする電圧が同時に印加されるように駆動されることを特徴とする。
【００１３】
この構成によれば、画素回路にデータ線の電圧を印加する第２トランジスターをオフ状態にするので、画素に表示する画像に応じて本来印加したい画素回路とは異なる画素回路の画素電極に、データ線の電圧が印加されないようにすることができる。
【００１４】
［適用例４］上記表示装置であって、記憶性表示素子を備え、前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする。
【００１５】
記憶性表示素子は、容量を有して電荷が移動することから表示動作において安定した電圧の供給を必要とする。したがって上記表示装置は画素電極に安定して電圧を供給するので、記憶性表示素子に対して印加される電圧の低下が生じないように電荷を供給することができる。
【００１６】
［適用例５］上記表示装置であって、前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【００１７】
電気泳動素子は薄くまた消費電力が少ないことから、薄型で低消費電力の表示素子となる。従って、記憶性表示素子として電気泳動素子を備えた上記表示装置は、高精細・高品質でかつコスト上昇が抑制された表示装置を実現することができる。
【００１８】
［適用例６］上記表示装置であって、前記所定の期間は前記記憶性表示装置が表示状態を変更するのに必要な応答時間より長いことを特徴とする。
【００１９】
この構成によれば、表示状態を変更する間、画素に表示する画像に応じた電圧が変動することなく、画素電極に対して安定して印加することができる。
【００２０】
［適用例７］上記表示装置を備えたことを特徴とする電子機器。
【００２１】
この構成によれば、画素に表示する画像に応じた電圧が書込み不足になることなく、安定した高品質の画像を表示する電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】実施形態に係る表示装置を示す図で、（ａ）は斜視構成図、（ｂ）は断面図。
【図２】実施形態に係る電子機器を説明するブロック図。
【図３】従来のアクティブマトリックス基板の構成図。
【図４】従来のアクティブマトリックス基板の画素回路図。
【図５】実施形態のアクティブマトリックス基板の構成図。
【図６】実施形態のアクティブマトリックス基板の画素回路図。
【図７】実施形態での消去シーケンスを説明するためのタイミングチャート。
【図８】実施形態での表示シーケンスを説明するためのタイミングチャート。
【発明を実施するための形態】
【００２３】
以下、本発明を具体化した実施形態について図面に基づいて説明する。なお、以降の説明において使用する図面は、説明の都合上構成要素の寸法を誇張して図示している場合もあり、必ずしも実際の大きさを示すものでないことは勿論である。
【００２４】
（表示装置）
図１は実施形態に係る表示装置９１０を示す図で、（ａ）は斜視構成図であり、（ｂ）は部分断面図である。図示するように、表示装置９１０は、画素電極を有し、この画素電極にトランジスターを介して電圧（電位）を印加するように構成された画素回路が配置形成されたアクティブマトリックス基板１０１と、記憶性表示素子である電気泳動素子９２１と、保護シート９２２とを備えている。電気泳動素子９２１は、アクティブマトリックス基板１０１と保護シート９２２との間に挟持された構造を有している。
【００２５】
ここで電気泳動素子９２１は５０μｍ程度の粒径を有し、光透過可能な高分子樹脂によって形成されたカプセルを、隙間無く一層に充填したものである。カプセルの内部には、有機溶剤と水と界面活性剤からなる分散剤と、分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。
【００２６】
また保護シート９２２は厚さ３００μｍ程度のＰＥＴ（Poly Ethylene Terephthalate）樹脂よりなり、電気泳動素子９２１との接触面にはＩＴＯ（Indium Tin Oxide）薄膜よりなる共通電極ＣＯＭが形成されている。保護シート９２２は電気泳動素子９２１より１辺が長くなっており、電気泳動素子９２１が存在しない突き出し部位に導電ペースト９３１が塗布され、共通電極ＣＯＭとアクティブマトリックス基板１０１上の共通電極パット（後述の図３、共通電極パット３３０参照）と電気的に接続（短絡）されている。
【００２７】
また、アクティブマトリックス基板１０１は電気泳動素子９２１及び保護シート９２２よりも面積が広くなっており、この広くなった張り出し部に可撓性基板としての第１のＦＰＣ９５１と可撓性基板としての第２のＦＰＣ９６１が実装されている。第１のＦＰＣ９５１上にはゲートドライバー９５２が、第２のＦＰＣ９６１上にはソースドライバー９６２が、それぞれＣＯＦ（Chip On Film）実装されている。
【００２８】
なお、本実施形態では第１のＦＰＣ９５１、ゲートドライバー９５２、第２のＦＰＣ９６１、ソースドライバー９６２を各１個で構成したが、それぞれ複数個であっても構わないし、ゲートドライバー９５２とソースドライバー９６２を一つのＩＣに統合したワンチップドライバーを用いてもよい。また、ゲートドライバー９５２やソースドライバー９６２をアクティブマトリックス基板１０１上に形成する駆動回路内蔵型アクティブマトリックス基板を用いても良い。
【００２９】
さらに、本実施形態の表示装置９１０は、ゲートドライバー９５２やソースドライバー９６２に供給する電圧と、これらの電圧が画素回路に供給されるタイミングとを制御する制御回路が備えられている。制御回路は、第１のＦＰＣ９５１および第２のＦＰＣ９６１と電気的に接続された別基板（不図示）に形成されている。なお、制御回路は、アクティブマトリックス基板１０１上に形成されることとしてもよい。
【００３０】
（電子機器）
図２は実施形態に係る電子機器１０００の具体的な構成を示すブロック図である。電子機器１０００は、電圧生成回路７８４、画像処理回路７８０、中央演算回路７８１、外部Ｉ／Ｆ（インターフェイス）回路７８２、および入出力機器７８３を備えている。なお、表示装置９１０は図１で説明した表示装置である。
【００３１】
画像処理回路７８０は画像信号を、電圧生成回路７８４は生成した電圧信号を、第１のＦＰＣ９５１を介してゲートドライバー９５２に、および第２のＦＰＣ９６１を介してソースドライバー９６２にそれぞれ供給する。中央演算回路７８１は、外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データ（表示データ）を取得する。ここで入出力機器７８３とは、例えば、キーボード、マウス、トラックボール、タッチパネル、ＬＥＤ、スピーカー、アンテナなどである。
【００３２】
中央演算回路７８１が外部Ｉ／Ｆ回路７８２を介して入力された表示データをもとに各種演算処理を行い、結果をコマンドとして画像処理回路７８０へ転送する。そして画像処理回路７８０が中央演算回路７８１からのコマンドに基づき画像情報を更新し、ゲートドライバー９５２およびソースドライバー９６２に対して画像情報に応じた新しい画像信号を供給する。この結果、表示装置９１０の表示領域Ａにおける電気泳動素子９２１（図１参照）に印加される電圧が制御され、表示装置９１０は表示画像が変化するように制御される。
【００３３】
電子機器１０００の具体例としては、図示しないが、例えば、携帯ドキュメントリーダー、電子ブック、電子ポスター、電子チラシ、モニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどがあげられる。
【００３４】
ここで、表示装置９１０の表示原理について説明する。前述の通り、電気泳動素子９２１中には分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。従って、共通電極ＣＯＭの電位が画素電極の電位より高ければ白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動し、保護シート９２２側からみると白表示になる。共通電極ＣＯＭの電位が画素電極の電位より低ければ逆に各顔料粒子が動き、保護シート９２２側からみると黒表示になる。各顔料粒子の移動速度は共通電極ＣＯＭの電位と画素電極の電位との差に比例する。また、共通電極ＣＯＭの電位と画素電極の電位が等しければ各顔料粒子の移動はないように調整されているので、直前の表示状態を保持する。
【００３５】
従って、例えば共通電極ＣＯＭを０Ｖに保ち、各画素電極にプラスの電位を与えれば黒表示、マイナス電位を与えれば白表示を行うことができる。また、その際に共通電極ＣＯＭと各画素電極の電位差が低下せず保持されていれば顔料粒子の移動は遅くならず、かつ最終的な表示コントラストも高くなる。なお、本実施形態では白黒表示の電気泳動素子９２１を用いたが、画素ごとに異なる色の顔料を封入したカプセルを用いてカラー表示を行う電気泳動素子９２１を用いることとしても差し支えない。
【００３６】
なお、本実施形態では現在の表示している画像を白で塗りつぶして画像の表示領域Ａ全面を白表示状態にする消去シーケンスと、表示したい画像が黒に相当する画素を白表示から黒表示に書き換える表示シーケンスを連続して行うことで画像表示を行う。このように消去シーケンスと表示シーケンスを別々にすることで、耐圧の低いトランジスターでも十分な電位を印加し、応答速度とコントラストを高めることができることについては特許文献１などに記載されている通りである。
【００３７】
さて、本実施形態の表示装置９１０では、画像表示に際して、高精細でコントラストなどの表示性能の低下を抑制する電気泳動素子９２１の駆動が行われるが、この駆動技術を説明する前に、従来の駆動技術について説明する。これは、本実施形態の表示装置９１０が奏する効果についての理解を容易にするためである。
【００３８】
（従来の駆動技術）
図３は従来のアクティブマトリックス基板１０１ａの構成図である。アクティブマトリックス基板１０１ａ上には４８０本の走査線２０１（２０１−１〜２０１−４８０）と１９２０本のデータ線２０２（２０２−１〜２０２−１９２０）が交差して形成されており、４８０本の容量線２０３（２０３−１〜２０３−４８０）は走査線２０１に沿う方向で、かつ走査線２０１と交互に配置されている。容量線２０３−１〜２０３−４８０は配線３３５を介して実装端子３２０と接続され、共通電極パット３３０は共通電位配線３３６を介して実装端子３２１と接続される。なお、図３において二点鎖線で示した領域は、表示装置として構成した時に図１で示した電気泳動素子９２１が平面的に重なる領域であり、図２において示した表示領域Ａに相当する。
【００３９】
走査線２０１−１〜２０１−４８０はそれぞれ、実装端子３０１−１〜３０１−４８０に接続され、第１のＦＰＣ９５１を介してゲートドライバー９５２に接続されて、所定のタイミングで電圧信号が供給される。同様にデータ線２０２−１〜２０２−１９２０はそれぞれ、実装端子３０２−１〜３０２−１９２０に接続され、第２のＦＰＣ９６１を介してソースドライバー９６２に接続されて、画像信号に応じた電圧信号が供給される。実装端子３２０および実装端子３２１も同様に第２のＦＰＣ９６１を介してソースドライバー９６２と接続されて、所定の電圧信号が供給される。
【００４０】
図４は、従来の画素回路を示す回路図で、一例として、ｍ番目のデータ線２０２−ｍ（ｍ＝１〜１９２０の整数）とｎ番目の走査線２０１−ｎ（ｎ＝１〜４８０の整数）の交差部付近に配置形成された画素回路を示している。走査線２０１−ｎとデータ線２０２−ｍの交点にはｎチャネル電界効果型トランジスターよりなる書込みトランジスター４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに接続される。また、ソース電極はデータ線２０２−ｍと、ドレイン電極は保持容量素子４０３−ｎ−ｍの一端と画素電極４０５−ｎ−ｍとに接続される。保持容量素子４０３−ｎ−ｍの他端は容量線２０３−ｎに接続される。また、画素電極４０５−ｎ−ｍと保護シート９２２上の共通電極ＣＯＭは電気泳動素子９２１を介して対向し、容量を形成する。
【００４１】
このように構成された従来の画素回路において、前述したように書込み不足が生ずる。これを表示シーケンスにおける黒表示の書込み動作を例に挙げ説明する。表示シーケンスでは、各走査線２０１−１〜２０１−４８０はゲートドライバー９５２により順次選択される。すなわち、本実施形態では、走査線２０１−ｎは３０μ秒間＋２０Ｖになった（選択された）後、０Ｖに戻る電圧信号が供給される。このとき、共通電極ＣＯＭの電位は０Ｖを保ち、容量線２０３−ｎの電位は０Ｖである。
【００４２】
走査線２０１−ｎが選択された際、データ線２０２−ｍは、黒表示に対応する場合はデータ線２０２−ｍには１５Ｖが供給され、画素電極４０５−ｎ−ｍに１５Ｖが書き込まれる。このとき、書き込まれた画素電極４０５−ｎ−ｍの電位１５Ｖは容量線２０３−ｎとの間に挿入された保持容量素子４０３−ｎ−ｍによって保持される。
【００４３】
すると、共通電極ＣＯＭの電位＜画素電極４０５−ｎ−ｍの電位となるので粒子の移動が発生し、黒表示状態へと変化する。その後、書込みトランジスター４０１−ｎ−ｍはオフして高インピーダンス状態になるためデータ線２０２−ｍから電荷が供給されない状態となるが、保持容量素子４０３−ｎ−ｍに保持された電荷が画素電極４０５−ｎ−ｍに供給される。
【００４４】
しかしながら、保持容量素子４０３−ｎ−ｍに保持された電荷は有限であることから、粒子の移動に伴って画素電極４０５−ｎ−ｍの電位低下が発生し、コントラストの低下やさらに顔料粒子の移動速度つまり応答速度が低下する。従って、このような電位低下を抑制するためには、保持容量素子４０３−ｎ−ｍに保持された電荷が多くなるように容量を大きくすればよいことは明らかであるが、保持容量素子４０３−ｎ−ｍの形成領域（平面積）が大きくなるため、高精細化ができなくなってしまう。
【００４５】
そこで、本実施形態では顔料粒子の移動による電位低下防止のため、電荷の供給を保持容量素子４０３−ｎ−ｍからではなく、データ線２０２−ｍから行えるようにする。こうすることによって、保持容量素子４０３−ｎ−ｍが不要となり、従来の１トランジスター・１コンデンサー構成の場合と比べ、画素回路の占有面積が著しく小さくなる。従って高精細で高コントラストの表示が可能な表示装置が提供できる。また電圧低下が抑制されるので、応答速度の低下が抑制された高い応答速度を可能とする表示装置が提供できるのである。
【００４６】
（本実施形態の駆動技術）
次に図５〜図８を用いて本実施形態の駆動技術を説明する。図５は本実施形態のアクティブマトリックス基板１０１の構成図である。図６は本実施形態の画素回路図であり、図７は本実施形態の消去シーケンスのタイミングチャートであり、図８は本実施形態の表示シーケンスのタイミングチャートである。
【００４７】
図５に示したように本実施形態のアクティブマトリックス基板１０１は、従来（図３参照）と比較し、容量線２０３−１〜２０３−４８０、配線３３５、実装端子３２０が存在せず、それ以外の構成は従来の構成と同じである。従って、同じ構成要素については同じ記号を付与し、これらの説明は省略する。
【００４８】
さらに、本実施形態の画素回路は、図６に示すように、従来の画素回路における書込みトランジスター４０１−ｎ−ｍと、書込みトランジスター４０１−ｎ−ｍと同じチャネル構成（ここではｎチャネル電界効果型）を有する駆動トランジスター４０４−ｎ−ｍを加えた２つのトランジスターから構成されている。書込みトランジスター４０１−ｎ−ｍは適用例に記載の第１トランジスターに相当し、駆動トランジスター４０４−ｎ−ｍは適用例に記載の第２トランジスターに相当する。
【００４９】
そして、書込みトランジスター４０１−ｎ−ｍのソース電極がデータ線２０２−ｍに接続され、ドレイン電極が駆動トランジスター４０４−ｎ−ｍのゲート電極に接続されている。また、駆動トランジスター４０４−ｎ−ｍのソース電極がデータ線２０２−ｍに接続され、ドレイン電極が画素電極４０５−ｎ−ｍに接続されている。なお、書込みトランジスター４０１−ｎ−ｍのドレイン電極および駆動トランジスター４０４−ｎ−ｍのゲート電極を、中間電極４０２−ｎ−ｍと呼ぶことにする。
【００５０】
従って、本実施形態の画素回路は、従来例に比べて、容量線２０３−ｎおよび保持容量素子４０３−ｎ−ｍが存在しない回路構成となっている。この結果、容量線２０３−ｎおよび保持容量素子４０３−ｎ−ｍの形成領域が不要となり、画素回路の占有面積が小さくなるので、コスト上昇を抑制するとともに高精細化が可能となる。
【００５１】
次に、このような構成を有する本実施形態の画素回路によって行われる消去シーケンスと表示シーケンスについて、説明する。特に、後述する表示シーケンスによって、高コントラスト、また高応答速度を可能とする表示が得られるのである。
【００５２】
まず消去シーケンスについて図７を用いて説明する。図示するように、本実施形態の消去シーケンスでは、全ての走査線２０１−１〜２０１−４８０に、ゲートドライバー９５２より同時に＋２０Ｖが２０μ秒間印加され、その他の期間は０Ｖを保つ電圧信号が供給される。また、データ線２０２−１〜２０２−１９２０に、走査線２０１−１〜２０１−４８０が＋２０Ｖになる２μ秒前に＋１５Ｖになって２４μ秒間保持した後、０Ｖに反転する電圧信号が供給される。共通電極ＣＯＭには、データ線２０２−１〜２０２−１９２０が１５Ｖになるのと同時に１５Ｖとなって、データ線２０２−１〜２０２−１９２０が０Ｖに反転してから２００ｍ秒後に０Ｖに反転する電圧信号が供給される。
【００５３】
このように電圧信号が供給されて画素回路が駆動すると、全ての中間電極４０２−ｎ−ｍには１５Ｖが書込まれて全ての駆動トランジスター４０４−ｎ−ｍはＯＮし、画素電極４０５−ｎ−ｍの電位はデータ線２０２−１〜２０２−１９２０の電位、すなわち最終的に０Ｖが書き込まれて２００ｍ秒間保持される。つまり共通電極ＣＯＭの電位より全画素電極の電位が１５Ｖ小さくなるので、表示領域Ａ全体で白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動を始める。
【００５４】
前述するように、電気泳動素子９２１は、顔料粒子の移動が遅いために応答性が遅い表示素子である。そこで、本実施形態では顔料粒子が十分移動する所定の時間この状態を保持することで顔料粒子が十分移動するように駆動する。このため、全画素電極の電位が共通電極ＣＯＭの電位より１５Ｖ小さい状態を２００ｍ秒間保持するように駆動するのである。この結果、表示領域Ａ全体が白表示となって画像の消去が完了し、消去シーケンスが終了する。消去シーケンスが終了したタイミングでは画素電極４０５−ｎ−ｍの電位は０Ｖのままである。なお、本実施形態では、画素電極の電圧保持時間を２００ｍＳｅｃとしたが、もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【００５５】
次に表示シーケンスについて図８を用いて説明する。図示するように、本実施形態の表示シーケンスでは、まず各走査線２０１−１〜２０１−４８０に、電位が＋２０Ｖの電圧を３０μ秒間一斉に印加する電圧信号を供給して全走査線を選択する。この間、全データ線２０２−１〜２０２−１９２０は０Ｖに保持される電圧信号が供給される。
【００５６】
すると、全中間電極４０２−ｎ−ｍには０Ｖが書き込まれ、駆動トランジスター４０４−ｎ−ｍはＯＦＦし、画素電極４０５−ｎ−ｍは消去シーケンスの最後の状態、すなわち０Ｖのままデータ線２０２−ｍと切り離される。こうすることによって、後述する表示シーケンスの工程において、駆動トランジスター４０４−ｎ−ｍがＯＮした画素電極にのみデータ線２０２−ｍに供給された電圧を印加することができる。
【００５７】
次に各走査線２０１−１〜２０１−４８０に対して、３４．６μ秒ずらして各３０μ秒ずつ順次＋２０Ｖを印加して選択する電圧信号を供給する。各選択期間でデータ線２０２−ｍに印加される電位と表示する画像の関係は次のようになる。すなわち、画像が白表示に対応する場合はデータ線２０２−ｍに０Ｖを、画像が黒表示に対応する場合はデータ線２０２−ｍに＋１５Ｖを、それぞれ供給する。すると、白表示に対応する画素の中間電極４０２−ｎ−ｍは０Ｖとなって駆動トランジスター４０４−ｎ−ｍはＯＦＦし、黒表示に対応する画素の中間電極４０２−ｎ−ｍは＋１５Ｖとなって駆動トランジスター４０４−ｎ−ｍはＯＮする。
【００５８】
こうして全中間電極４０２−ｎ−ｍが白表示または黒表示のいずれかの表示状態に対応する電位になった後、すなわち走査線２０１−４８０が３０μ秒選択され０Ｖの電位に反転した後、全データ線２０２−１〜２０２−１９２０に対して、同時に＋１０Ｖの電位が２００ｍ秒間保持される電圧信号を供給する。なお、共通電極ＣＯＭには、表示シーケンスの間電位が０Ｖを保つ電圧信号が供給される。
【００５９】
こうして、全データ線２０２−１〜２０２−１９２０に同時に＋１０Ｖの電圧を供給することによって、駆動トランジスター４０４−ｎ−ｍがＯＮしている画素の画素電極４０５−ｎ−ｍには、＋１０Ｖが書き込まれる。この結果、黒色顔料粒子ＢＲは保護シート９２２側に、白色顔料粒子ＷＲはアクティブマトリックス基板１０１側に移動して黒表示へと書き換わる。この間、データ線２０２−ｍより電荷が安定して供給されるため、画素電極４０５−ｎ−ｍの電位低下は防止される。このため、画素電極４０５−ｎ−ｍには２００ｍ秒間安定して１０Ｖが印加され続けるため、従来例のようにコントラストや応答速度が低下しない。
【００６０】
一方、駆動トランジスター４０４−ｎ−ｍがＯＦＦしている画素の場合、データ線２０２−ｍに供給された電圧が印加されないので、画素電極４０５−ｎ−ｍの電位は消去シーケンスの最後の状態、すなわち０Ｖを保ち続ける。従って、共通電極ＣＯＭと同じ電位であるから顔料粒子の移動は生じない。このように、画素に表示する画像に応じて本来印加したい画素回路とは異なる画素回路の画素電極に、データ線の電圧が印加されないようにすることができるのである。
【００６１】
以上のように、本構成では容量線および保持容量素子が不要であって、従来の表示装置より同じチャンネル構成のトランジスターが１つ増加するのみであることから、コスト上昇が抑制されるとともに、さらに高精細化された表示装置が実現できる。さらに、コントラストあるいは応答速度についても、従来の表示装置よりも改善される。
【００６２】
また、本実施形態では説明を簡便にするため、消去シーケンスと表示シーケンスを１回ずつとしたが、それぞれ複数回行うことでより応答速度・高コントラストを得られるようにしてもよい。また、消去の際に残像を消すために消去直前の表示画像の反転画像を書き込んでもよい。
【００６３】
以上、本発明について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。
【００６４】
例えば、上記実施形態の表示装置９１０は、記憶性表示素子として電気泳動素子を用いることとしたが、これに限らず、記憶性表示素子として例えば強誘電性液晶など記憶性を有する液晶素子であってもよい。さらには、応答速度が遅く、印加された電圧の保持性能が低い表示素子であれば、記憶性表示素子でなくても本発明を適用することができる。
【符号の説明】
【００６５】
１０１，１０１ａ…アクティブマトリックス基板、２０１…走査線、２０２…データ線、２０３…容量線、３０１，３０２，３２０，３２１…実装端子、３３０…共通電極パット、３３５…配線、３３６…共通電位配線、４０１…書込みトランジスター、４０２…中間電極、４０３…保持容量素子、４０４…駆動トランジスター、４０５…画素電極、７８０…映像処理回路、７８１…中央演算回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…電圧生成回路、９１０…表示装置、９２１…電気泳動素子、９２２…保護シート、９３１…導電ペースト、９５１…ＦＰＣ、９５２…ゲートドライバー、９６１…ＦＰＣ、９６２…ソースドライバー、１０００…電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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