(57)【要約】【課題】小型かつ高性能な半導体装置を提供すること。【解決手段】ＳｉＣ基板１１上に形成された第１のＧａＮ層１２と、第１のＧａＮ層１２上に形成されたソースパッド２３と、第１のＧａＮ層１２上に形成された複数の円柱状のＧａＮ層１４と、これらの円柱状のＧａＮ層１４の上端に接するように形成された第２のＧａＮ層１６と、第２のＧａＮ層１６上に形成されたドレインパッド２５と、を具備する半導体装置であって、複数の円柱状のＧａＮ層１４は、それぞれ下から順にソース領域１８、ゲート領域１９、ソース領域よりも径が細いドレイン領域１７からなり、ソース領域１８の周囲には第１の絶縁膜２０、ゲート領域１９の周囲にはゲート電極２１、ドレイン領域１７の周囲には所定の空間を介して第２の絶縁膜２２がそれぞれ形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の化合物半導体層上に形成された第１の電極パッドと、
前記第１の化合物半導体層上のうち前記第１の電極パッドとは離間した位置に形成され、化合物半導体からなる第１導電型の柱状のソース領域と、
このソース領域の外周面に接する第１の絶縁膜と、
前記ソース領域上に、このソース領域よりも水平断面積が小さくなるように形成され、化合物半導体からなる第１導電型の柱状のゲート領域と、
このゲート領域の外周面に接するゲート電極と、
前記ゲート領域上に形成され、化合物半導体からなる第１導電型の柱状のドレイン領域と、
このドレイン領域の周囲に、所定の空間を介して形成された第２の絶縁膜と、
この第２の絶縁膜上に形成された第２の化合物半導体層と、
この第２の化合物半導体層上に形成された第２の電極パッドと、
を具備することを特徴とする半導体装置。
【請求項２】
前記ソース領域、前記ゲート領域および前記ドレイン領域からなる柱状の化合物半導体層は、前記第１の化合物半導体層上に、互いに離間して複数形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域は、前記ソース領域よりも長く形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域、前記ゲート領域および前記ドレイン領域からなる柱状の化合物半導体層は、円柱状であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ソース領域、前記ゲート領域および前記ドレイン領域からなる柱状の化合物半導体層は、前記第１の化合物半導体層に対して実質的に垂直に形成されたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１の化合物半導体層は、基板上に形成されたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１の化合物半導体、前記第２の化合物半導体および前記柱状の化合物半導体層は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
第１の化合物半導体層上にソースパッドを形成する工程と、
前記第１の化合物半導体層上に第１の絶縁膜を形成する工程と、
この第１の絶縁膜上にゲート電極を形成する工程と、
このゲート電極を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
ドライエッチングにより、前記第２の絶縁膜、前記ゲート電極および前記第１の絶縁膜を貫通する貫通孔を形成する工程と、
この貫通孔の内部の前記第１、第２の絶縁膜を選択エッチングすることにより、前記貫通孔の水平断面積を拡大する工程と、
この貫通孔の内部に、第１導電型の化合物半導体を選択的にエピタキシャル成長する工程と、
前記第２の絶縁膜上に、第２の化合物半導体層をエピタキシャル成長する工程と、
この第２の化合物半導体層上にドレインパッドを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記選択エッチングは、ウェットエッチングであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の化合物半導体層上に前記ソースパッドを形成する工程は、基板上に前記第１の化合物半導体層をエピタキシャル成長した後に行われることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記貫通孔をドライエッチングにより形成する工程は、互いに離間して複数の貫通孔を形成する工程であることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１の化合物半導体層、前記第２の化合物半導体層、および前記第１導電型の化合物半導体は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＧａＡｓなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高出力が可能であり、優れた高周波特性を有しているため、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の一般的な半導体装置において、ＳｉＣ基板、サファイア等からなる基板上には、ＧａＮ層が形成されている。このＧａＮ層の表面には、チャネルとなる厚さが薄いｎ型不純物領域が形成されており、このｎ型不純物領域の両端には、ドレイン領域およびソース領域となるｎ＋型の不純物領域が、互いに離間して形成されている。ｎ＋型の不純物領域上には、それぞれドレイン電極、ソース電極が形成されており、これらの電極の間には、ゲート電極が形成されている（特許文献１等参照）。なお、上述の半導体装置は、デプレッション型のＦＥＴである。
【０００４】
近年、上述の従来のＦＥＴの高集積化、低電圧動作等を実現するため、ＦＥＴを小型化することが望まれている。しかし、ＦＥＴを小型化するに伴い、以下の問題がある。
【０００５】
まず第１に、ＦＥＴの構造上、ドレイン電極、ソース電極、ゲート電極は同一平面上に形成されるため、これらの電極が大きな占有面積を占める。さらに、これらの各電極からＦＥＴの外部に信号若しくはバイアスを入出力するための電極パッドを形成する必要がある。これらの電極パッドも、ドレイン電極、ソース電極、ゲート電極と同一平面上に形成されるため、さらに大きな占有面積が必要になるという問題がある。なお、上述の各電極パッドは、通常はエアブリッジ構造により各電極と接続されるが、このエアブリッジ構造の形成も困難である。
【０００６】
第２に、装置の小型化に伴ってソース・ゲート間、ゲート・ドレイン間の距離が短くなるため、オン抵抗は低下するが、ＦＥＴの耐圧が低下するという問題がある。耐圧を向上させるために、ソースフィールドプレート電極が形成される構成が知られている（特許文献２等参照）が、小型化によってゲート電極も小さくなるため、ソースフィールドプレート電極の形成に伴って、ゲート電極が変形するという問題がある。
【０００７】
第３に、小型化に伴ってゲート幅も狭くなるため、短チャネル効果により、リーク電流が大きくなるという問題がある。
【０００８】
第４に、小型化に伴って、ソース・ゲート間距離、ゲート・ドレイン間距離、ゲート幅などを、精密に制御して製造しなければならないため、製造が困難になるという問題がある。さらに、ドレイン電極、ソース電極、ゲート電極は、パターニングにより形成されるが、この際に、これらの電極の端部にすそ引きが発生する。このすそ引きは、装置の小型化に伴って相対的に大きくなるため、大きな製造誤差を有する電極が形成されるという問題がある。
【０００９】
以上の理由により、ＦＥＴを小型化するに伴い、ＦＥＴの性能が劣化し、さらに製造も困難になるため、小型化には限界がある。
【００１０】
これに対して、基板に対して垂直方向に形成された円柱状のＳｉ層の上端部にドレイン電極、円柱状のＳｉ層の下端部にソース電極が形成され、このＳｉ層の周囲に絶縁膜を介してゲート電極が形成された構造のトランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（特許文献３、４等参照）。このＳＧＴによれば、上述のＦＥＴの小型化に関する問題を解決できるように思われる。
【００１１】
しかし、特許文献３、４に係るＳＧＴはＳｉ系の材料により形成されたデバイスであるため、高周波特性に優れたデバイスではない。従ってＳＧＴを高周波回路等に用いた場合、ＳＧＴの特性は劣化する。
【００１２】
また、このＳＧＴにおいて、円柱状のＳｉ層およびゲート電極の形成は、以下のように行われる。すなわち、まず、所定の厚さのＳｉ層をエッチングすることにより円柱状のＳｉ層を形成する。次に、円柱状のＳｉ層の表面に残された有機物を除去し、表面を洗浄した後に、円柱状のＳｉ層の表面を犠牲酸化させることにより、円柱状のＳｉ層の表面に絶縁膜を形成する。そして、このように絶縁膜を形成した後、円柱状のＳｉ層の周囲にゲート電極を形成する。
【００１３】
このように、円柱状のＳｉ層およびゲート電極が形成される場合、Ｓｉ層の表面はエッチング液と接触し、さらに、エッチング終了後には、空気、洗浄薬品等と接触するため、Ｓｉ層の表面はダメージを受ける。このダメージによっても、ＳＧＴの特性は劣化する。
【００１４】
これらに加えて、円柱状のＳｉ層の高さ、ＳｉＮからなる絶縁膜の膜厚は、エッチングにより形成されるため、これらの高さ／厚さをｎｍオーダーで精密に制御して形成することは困難である。従って、ソース・ゲート間距離、ゲート・ドレイン間距離が精密に制御されたＳＧＴを製造することは困難である。
【００１５】
これらの理由により、ＳＧＴは、小型化は可能であるものの、これと同時に十分に高性能な装置を提供することができるものではない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平９−３３０９１６号公報
【特許文献２】特表２００８−５３３７１７号公報
【特許文献３】特開２００９−１８２３１７号公報
【特許文献４】ＷＯ／２００９／１０２０６２号公開公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
そこで、本発明の課題は、小型かつ高性能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明による半導体装置は、第１の化合物半導体層上に形成された第１の電極パッドと、前記第１の化合物半導体層上のうち前記第１の電極パッドとは離間した位置に形成され、化合物半導体からなる第１導電型の柱状のソース領域と、このソース領域の外周面に接する第１の絶縁膜と、前記ソース領域上に、このソース領域よりも水平断面積が小さくなるように形成され、化合物半導体からなる第１導電型の柱状のゲート領域と、このゲート領域の外周面に接するゲート電極と、前記ゲート領域上に形成され、化合物半導体からなる第１導電型の柱状のドレイン領域と、このドレイン領域の周囲に、所定の空間を介して形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第２の化合物半導体層と、この第２の化合物半導体層上に形成された第２の電極パッドと、を具備することを特徴とするものである。
【００１９】
また、本発明による半導体装置の製造方法は、第１の化合物半導体層上にソースパッドを形成する工程と、前記第１の化合物半導体層上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上にゲート電極を形成する工程と、このゲート電極を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、ドライエッチングにより、前記第２の絶縁膜、前記ゲート電極および前記第１の絶縁膜を貫通する貫通孔を形成する工程と、この貫通孔の内部の前記第１、第２の絶縁膜を選択エッチングすることにより、前記貫通孔の水平断面積を拡大する工程と、この貫通孔の内部に、第１導電型の化合物半導体を選択的にエピタキシャル成長する工程と、前記第２の絶縁膜上に、第２の化合物半導体層をエピタキシャル成長する工程と、この第２の化合物半導体層上にドレインパッドを形成する工程と、を具備することを特徴とする方法である。
【発明の効果】
【００２０】
本発明によれば、小型かつ高性能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿った断面図である。
【図３】図１に示す半導体装置と、ドレインパッド、ソースパッドおよびゲートパッドとの位置関係を示す斜視図である。
【図４】図１に示す半導体装置の製造工程を示す上面図である。
【図５】図４の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図６】図１に示す半導体装置の製造工程を示す上面図である。
【図７】図６の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図８】図１に示す半導体装置の製造工程を示す上面図である。
【図９】図８の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１０】図１に示す半導体装置の製造工程を示す上面図である。
【図１１】図１０の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１２】図１に示す半導体装置の製造工程を示す上面図である。
【図１３】図１２の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１４】図１に示す半導体装置の製造工程を示す上面図である。
【図１５】図１４の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１６】図１に示す半導体装置の製造工程を示す上面図である。
【図１７】図１６の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１８】図１に示す半導体装置の製造工程を示す上面図である。
【図１９】図１８の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。
【図２１】図２０の一点鎖線Ｘ−Ｘ´に沿った断面図である。
【図２２】本発明の第１の実施形態の変形例に係る半導体装置の基本的な構成を模式的に示す斜視図である。
【図２３】図２２の一点鎖線Ｘ−Ｘ´に沿った断面図である。
【図２４】円柱状のＧａＮ層の変形例を示す斜視図である。
【図２５】円柱状のＧａＮ層の変形例を示す斜視図である。
【図２６】円柱状のＧａＮ層の変形例を示す斜視図である。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。図１に示すように、例えばＳｉＣ基板１１上には、第１のＧａＮ層１２が形成されている。この第１のＧａＮ層１２の表面上には、この第１のＧａＮ層１２に対して実質的に垂直な方向に、複数の円柱状のＧａＮ層１４が形成されている。複数の円柱状のＧａＮ層１４上には、第２のＧａＮ層１６が形成されている。ここで、第１のＧａＮ層１２が形成される基板は、ＳｉＣ基板１１以外であっても、例えばサファイア基板等、ＧａＮを成長可能な基板であれば適用可能である。なお、図１においては、第１のＧａＮ層１２と第２のＧａＮ層１６との間については、円柱状のＧａＮ層１４以外は省略して示している。
【００２４】
円柱状のＧａＮ層１４は、径大部１４−１および径小部１４−２からなる。径大部１４−１の一端は第１のＧａＮ層１２に接し、他端は径小部１４−２に接している。また、径小部１４−２の一端は第２のＧａＮ層１６に接し、他端は径大部１４−１の一部に接するように形成されている。すなわち、径小部１４−２は、ＳｉＣ基板１１に対する水平断面積（水平方向に切断した断面における断面積）が、径大部１４−１の水平断面積よりも小さくなるように形成されている。
【００２５】
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った断面図である。図２に示すように、第１のＧａＮ層１２の表面上に形成された複数の円柱状のＧａＮ層１４は、下方から順にソース領域１８、ゲート領域１９、およびドレイン領域１７からなる。このうち、上述の径小部１４−２はドレイン領域１７およびゲート領域１９からなり、径大部１４−２はソース領域１８からなる。なお、これらの各領域１７、１８、１９は、それぞれ所望の濃度に形成されたｎ型の不純物領域である。本実施形態においては、たとえば全てが等しい濃度で形成されているが、それぞれ異なっていてもよく、それぞれの不純物濃度は限定されない。
【００２６】
ソース領域１８は、この外周面が、第１のＧａＮ層１２上に形成された厚さがＬ１の第１の絶縁膜２０に接するように形成されている。ゲート領域１９は、この外周面が、第１の絶縁膜２０上に形成された厚さがＬ２のゲート電極２１に接するように形成されている。しかし、ドレイン領域１７は、この外周面がゲート電極２１上に形成された厚さがＬ１の第２の絶縁膜２２に接することなく、両者の間に空間を有するように形成されている。
【００２７】
ここで、ソース領域１８および第１の絶縁膜２０の厚さＬ１および、ドレイン領１７域および第２の絶縁膜２２の厚さＬ１は、例えば等しい長さで形成されている。さらに、この長さＬ１は、ドレイン領域１７の径とソース領域１８の径の大きさを考慮した上で、所望の耐圧および所望のオン抵抗が得られる程度の長さである。これに対してゲート電極１４の厚さＬ２は、短チャネル効果を抑制することができる程度の長さである。
【００２８】
図３は、図１に示される本実施形態の半導体装置に電圧を印加する手段を説明するための斜視図である。具体的には、ドレインパッド、ソースパッドおよびゲートパッドが形成された本実施形態の半導体装置を模式的に示す斜視図である。図３に示すように、ソースパッド２３は、第１のＧａＮ層１２上において、円柱状のＧａＮ層１４とは離間した位置に形成されている。また、ゲートパッド２４は、第１の絶縁膜２０上に、ゲート電極２１と一体形成されている。
【００２９】
第１の絶縁膜２０上には第２の絶縁膜２２が形成されており、この第２の絶縁膜２２上には、第２のＧａＮ層１６が形成されている。ドレインパッド２５は、この第２のＧａＮ層１６上に形成されている。
【００３０】
ここで、ソースパッド２３上には、第１、第２の絶縁膜２０、２２および第２のＧａＮ層１６を貫通するソースパッド用開口２７が形成されており、ゲートパッド２４上には、第２の絶縁膜２２および第２のＧａＮ層１６を貫通するゲートパッド用開口２８が形成されている。
【００３１】
なお、図３においては、ドレインパッド２５、ソースパッド２３、ゲートパッド２４は、上から見て重ならないように形成されているが、それぞれが重なるように形成されていてもよく、形成される場所は限定されない。従って、例えば、ドレインパッド２５を、円柱状のＧａＮ層１４の上方に形成してもよい。
【００３２】
このような実施形態に係る半導体装置は、例えばソースパッド２３を接地し、ドレインパッド２５に正の電圧を印加する。これにより、図２の矢印ａで示すように電流が流れる。この状態において、ゲートパッド２４に負の電圧を印加すると、ゲート領域１９に空乏層が形成される。これにより、ドレイン・ソース間の電流ａは止められる。
【００３３】
次に、本実施形態に係る半導体装置の製造方法について、図４乃至図１９を参照して説明する。なお、図４、図６、図８、図１０、図１２、図１４、図１６、図１８は、本実施形態に係る半導体装置の製造方法を説明するための上面図であり、図５、図７、図９、図１１、図１３、図１５、図１７、図１９は、各上面図の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【００３４】
まず、図４、図５に示すように、ＳｉＣ基板１１上に第１のＧａＮ層１２を非選択的にエピタキシャル成長により形成する。第１のＧａＮ層１２は、分子線エピタキシー法（ＭＢＥ法）、有機金属気相成長法（ＭＯＣＶＤ法）、ハイドライド気相成長法（ＨＶＰＥ法）などの手段によりエピタキシャル成長される。
【００３５】
さらに、第１のＧａＮ層１２の表面の一部に、ソースパッド２３をパターニングにより形成する。ソースパッド２３は、例えば第１のＧａＮ層１２とオーミック接合される金属により形成される。なお、ソースパッド２３は、ＭＯＣＶＤ法により形成されてもよい。ＭＯＣＶＤ法によりソースパッド２３を形成する場合には、第１のＧａＮ層１２とオーミック接合し、かつ、選択成長可能な金属が用いられる。
【００３６】
つぎに、図６、図７に示すように、第１のＧａＮ層１２上に、例えばＳｉＮｘからなる第１の絶縁膜２０を形成する。この第１の絶縁膜２０の厚さＬ１がソース・ゲート間距離になるため、第１の絶縁膜２０は、所望のソース・ゲート間距離が得られる厚さになるように形成する。なお、第１の絶縁膜２０の形成方法は、一般的に用いられる如何なる方法により形成されてもよい。
【００３７】
つぎに、図８、図９に示すように、第１の絶縁膜２０上に、ゲート電極２１およびゲートパッド２４をパターニングにより一体形成する。このゲート電極２１の厚さＬ２は、従来のＦＥＴにおけるゲート幅に相当する距離になるため、ゲート電極２１等は、所望のゲート幅になるように形成する。本実施形態におけるゲートパッド２４は、図８に示されるように、ソースパッド２３と重ならないように形成される。なお、ゲート電極２１は、円柱状のＧａＮ層１４を選択成長させることができる金属であれば、どんな金属であってもよい。理想的には、ゲート領域１９とショットキー接合する金属である。なお、ゲート電極２１およびゲートパッド２４を、ソースパッド２３と同様に、ＭＯＣＶＤ法により形成されてもよい。この場合、例えば円柱状のＧａＮ層１４を選択成長可能にする金属（例えばＴｉ等）が用いられる。
【００３８】
つぎに、図１０、図１１に示すように、第１の絶縁膜２０上に、例えばＳｉＮｘからなる第２の絶縁膜２２を形成する。第２の絶縁膜２２の厚さＬ１はゲート・ドレイン間距離になるため、第２の絶縁膜２２は、所望のゲート・ドレイン間距離が得られる厚さになるように形成する。なお、第２の絶縁膜２２の形成方法も、第１の絶縁膜２２の形成方法と同様に、一般的に用いられる如何なる方法により形成されてもよい。
【００３９】
つぎに、図１２、図１３に示すように、第２の絶縁膜２２上から、第１、第２の絶縁膜２０、２２およびゲート電極２１を貫通して、第１のＧａＮ層１２に至るまで、ドライエッチングすることにより、貫通孔２６を形成する。これは、第２の絶縁膜２２上に、貫通孔２６を形成するための開口を有するレジスト層を形成し、このレジスト層をマスクとして用いてエッチングすればよい。
【００４０】
つぎに、図１４、図１５に示すように、貫通孔２６の内部のうち、第１、第２の絶縁膜２０、２２を選択エッチングすることにより、貫通孔２６の水平断面積を拡大する。選択エッチングは、例えば、フッ化アンモニウムからなる液体を用いたウェットエッチングである。
【００４１】
次に、図１６、図１７に示すように、一部の水平断面積が拡大された貫通孔２６の内部に、円柱状のＧａＮ層１４を選択的にエピタキシャル成長させる。具体的には、所望の濃度のｎ型のＧａＮ層が成長されるガスを用い、貫通孔２６の内部にｎ型のＧａＮ層１４を選択成長させる。円柱状のＧａＮ層１４は、ＭＢＥ、ＭＯＣＶＤ法、ＨＶＰＥ法などの手段によりエピタキシャル成長すればよい。この際の成長条件は各種方法等により異なるが、例えば、第１のＧａＮ層１２の成長温度より適宜高い温度で成長させることにより、選択成長させることができる。なお、エピタキシャル成長のためにＭＢＥ法を適用する場合、例えば、第１のＧａＮ層１２の成長温度を４００℃程度、円柱状のＧａＮ層１４の成長温度は８８０℃〜９００℃程度に設定することにより、それぞれエピタキシャル成長させることができる。
【００４２】
上記方法により、第１の絶縁膜２０に形成された貫通孔２６および、ゲート電極２１に形成された貫通孔２６には、この貫通孔２６を埋めるようにＧａＮ層が選択成長される。しかし、第２の絶縁膜２２に形成された貫通孔２６の内部には、ゲート電極２１に形成された貫通孔２６の水平断面における断面積によって規定された断面積のＧａＮ層が成長する。従って、第２の絶縁膜２２と、この絶縁膜２２の貫通孔２６の内部に形成されたＧａＮ層との間には、所定の空間が形成される。
【００４３】
なお、一般にＧａＮ層等のエピタキシャル層は、厚く形成されるほど欠陥が少なくなるため、上述の円柱状のＧａＮ層１４のように、基板１１に対して垂直方向にＧａＮ層を形成することにより、結晶性のよい円柱状のＧａＮ層１４が形成される。
【００４４】
次に、図１８、図１９に示すように、第２の絶縁膜２２上に第２のＧａＮ層１６を非選択的にエピタキシャル成長させる。なお、円柱状のＧａＮ層１４および第２のＧａＮ層１６を形成する工程は、ＧａＮを成長させる装置の真空チャンバ内で、成長条件を変えることにより、チャンバの外部に出すことなく連続して成長される。例えば上述のように、ＭＢＥ法を適用してエピタキシャル成長させる場合、８８０℃〜９００℃程度の成長温度で円柱状のＧａＮ層１４を成長させたのち、設定温度を４００℃程度に下げてエピタキシャル成長させることにより、第２のＧａＮ層１６を成長させる。
【００４５】
最後に、第２の絶縁膜２２上にドレインパッド２５をパターニングにより形成する。ドレインパッド２５は、ソースパッド２３と同様に、例えば第２のＧａＮ層１６とオーミック接合される金属により形成される。なお、ソースパッド２３と同様に、ドレインパッド２５を、ＭＯＣＶＤ法により形成してもよい。ＭＯＣＶＤ法によりドレインパッド２５を形成する場合には、第２のＧａＮ層１６とオーミック接合し、かつ、選択成長可能な金属が用いられる。
【００４６】
以上の工程により、図３に示す半導体装置を製造することができる。
【００４７】
なお、実際には、この後、ソースパッド２３、ゲートパッド２４およびドレインパッド２５にそれぞれ所望の配線を形成する。
【００４８】
以上に示す本実施形態の半導体装置によれば、ドレインパッド２５、ゲートパッド２４およびソースパッド２３を、ＳｉＣ基板１１に対して垂直方向に並ぶように任意の位置に形成される。また、従来のＦＥＴのようにゲート電極とゲート領域との接触面が帯状であるのに比較して、本実施形態の半導体装置のゲート電極２１とゲート領域１９との接触面は筒状である。従って、各電極が同一平面上に形成される従来のＦＥＴと比較して、半導体装置が占める面積を大幅に小さくすることができる。
【００４９】
また、ドレイン領域１７は、この長さＬ１を考慮して所望の抵抗値が得られる程度に径が細くなるように形成される。さらに、ソース領域１８は、この長さＬ１を考慮して所望のオン抵抗が得られる程度に径が太くなるように形成される。すなわち、ドレイン領域１７の長さＬ１および径の大きさと、ソース領域１８の長さＬ１および径の大きさとは、ドレイン領域１７の径がソース領域１８の径よりも小さいことを条件とし、この条件を基に所望の耐圧および所望のオン抵抗が得られる程度に適宜定められる。このように形成されたドレイン領域１７およびソース領域１８は、ＳｉＣ基板１１に対して垂直方向に形成される。従って、装置の占有面積を大きくすることなく、所望の耐圧および所望のオン抵抗を有する装置を得ることができる。なお、耐圧が十分に大きな装置を得ることができるため、ソースフィールドプレート電極を形成する必要がない。
【００５０】
また、ゲート領域１９は、周囲がゲート電極２１に覆われるように形成されている。従って、ゲート電極２１に電圧を印加することにより形成される空乏層の厚さは、これと同様の電圧を従来のＦＥＴに印加した場合に形成される空乏層の厚さと比較して、２倍以上になる。したがって、低電圧でドレイン・ソース間電流を止めるように制御することができる。このように、低電圧でドレイン・ソース間電流を制御可能であるため、従来のＦＥＴと同一の電圧をゲート電極２１に印加した場合、より厚く空乏層を形成することができるため、リーク電流を少なくすることができる。
【００５１】
また、ゲート幅Ｌ２は、ゲート電極２１の厚さＬ２により決定される。ゲート電極２１の厚さＬ２は、ｎｍオーダーでの制御が可能であるため、ゲート幅Ｌ２の精密な制御を容易に行うことが可能である。これと同様に、ソース・ゲート間距離Ｌ１および、ゲート・ドレイン間距離Ｌ１は、それぞれ第１、第２の絶縁膜２０、２２の厚さＬ１により決定されるが、これらの絶縁膜２０、２２の厚さＬ１は、ｎｍオーダーでの制御が可能であるため、ソース・ゲート間距離Ｌ１および、ゲート・ドレイン間距離Ｌ１の精密な制御を容易に行うことが可能である。
【００５２】
また、本実施形態におけるゲート電極２１および各電極パッド２３、２４、２５は、パターニングにより形成されるが、これらの端部は、電流が流れる円柱状のＧａＮ層１４から離れた位置に形成される。従って、ゲート電極２１および各電極パッド２３、２４、２５の端部にすそ引きが発生しても、これらの大きさの製造誤差による装置の性能の劣化は発生しない。
【００５３】
すなわち、小型かつ高性能な半導体装置を提供することができる。
【００５４】
また、上述の半導体装置の製造工程において、円柱状のＧａＮ層１４は、第１の絶縁膜２０、ゲート電極２１、第２の絶縁膜２２を積層した後、これらを貫通するように貫通孔２６を設け、この貫通孔２６にＧａＮ層を選択成長させることによって形成される。従って、上述の半導体装置の製造工程において、円柱状のＧａＮ層１４は、その表面が空気、エッチング液、洗浄薬品等と接触することなく形成される。なお、ドレイン領域１７と第２の絶縁膜２２との間には所定の空間が形成されるが、円柱状のＧａＮ層１４および第２のＧａＮ層１６は、内部が真空の成長装置内でそれぞれ成長条件を変えることにより一気に成長させるため、第２の絶縁膜２２とドレイン領域１７との間の空間内に空気等が入り、これによってドレイン領域１７の表面が酸化されることもない。これにより、本実施形態の半導体装置は、従来のＳｉ系の材料を用いたＳＧＴと比較して、特性の劣化を抑制することができる。
【００５５】
（第２の実施形態）
図２０は、本発明の第２の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。また、図２１は、図２０の一点鎖線Ｘ−Ｘ´に沿った断面図である。この第２の実施形態に係る半導体装置は、第１の実施形態の半導体装置と比較して、ドレイン領域１７の長さＬ３が長く、かつ、ソース領域の長さＬ１の長さが短い構成であり、他の構成および製造方法については、全て同一である。
【００５６】
図２０、図２１に示すように、第２の実施形態に係る半導体装置によれば、第１の実施形態に係る半導体装置と同様に小型かつ高性能な半導体装置を提供することができる。さらに第２の実施形態に係る半導体装置によれば、ドレイン領域１７の長さＬ３が長く、かつ、ソース領域１８の長さＬ１の長さが短いため、第１の実施形態に係る半導体装置と比較して、耐圧を向上させ、オン抵抗を低下させることができる。よって、より高性能な半導体装置を提供することができる。
【００５７】
以上に本発明の実施形態に係る半導体装置およびその製造方法について説明した。しかし、本発明は、上述の実施形態の半導体装置に限定されるものではない。
【００５８】
例えば、上述の半導体装置は、ＳｉＣ基板１１上に形成されたが、基板は、例えばＳｉ基板、サファイア基板、Ａｌ基板、Ｃｕ基板等であってもよい。また、バルク型のＧａＮを第１のＧａＮ層１２とし、この上に上述のように円柱状のＧａＮ層１４を選択成長させてもよい。これについては、図２２および図２３に示す。
【００５９】
図２２は、第１の実施形態に係る半導体装置の変形例を示す斜視図である。また、図２３は、図２２の一点鎖線Ｘ−Ｘ´に沿った断面図である。図２２、図２３に示されるように、変形例に係る半導体装置は、バルク型のＧａＮ３０上に、円柱状のＧａＮ層１４等が形成された例である。この構成であっても、第１の実施形態の半導体装置と同様に小型かつ高性能な半導体装置を提供することができる。もちろん、この構成は、第２の実施形態に係る半導体装置に対して適用してもよい。
【００６０】
また、第２の実施形態の半導体装置においては、ドレイン領域１７をソース領域１８より長く形成することにより、第１の実施形態の半導体装置と比較して、さらに耐圧を向上させ、オン抵抗を低下させた。しかし、本発明においては、ドレイン領域１７およびソース領域１８の径の大きさを設定することにより所望の耐圧およびオン抵抗が得られるのであれば、ドレイン領域１７がソース領域１８よりも短くなるように形成してもよい。
【００６１】
また、上述の半導体装置において、円柱状のＧａＮ層１４の数は限定されない。例えば同一面積内に、径が小さく形成された円柱状のＧａＮ層１４を多く形成するほど、ドレイン・ソース間に多くの電流を流すことが可能となり、ハイパワーデバイスが形成される。
【００６２】
また、上述の半導体装置において、円柱状のＧａＮ層１４の水平断面形状は略円形状であったが、水平断面形状は限定されない。図２４、図２５、図２６はそれぞれ、円柱状のＧａＮ層１４の変形例を示す斜視図である。例えば図２４に示すように、水平断面形状が楕円の柱状のＧａＮ層３１が形成されてもよい。また、図２５、図２６にそれぞれ示すように、三角柱状のＧａＮ層３２が形成されてもよいし、四角柱状のＧａＮ層３３が形成されてもよい。これらのように柱状のＧａＮ層であっても、ソース領域１８の水平断面積が、ドレイン領域１７の水平断面積よりも小さくなるように形成されれば、柱状のＧａＮ層の水平断面形状は限定されない。
【００６３】
また、上述の半導体装置において、ドレイン領域１７の不純物濃度を薄くし、ソース領域１８の不純物濃度を濃くすることにより、さらに耐圧を向上させ、オン抵抗を低下させてもよい。
【００６４】
また、上述の半導体装置において、円柱状のＧａＮ層１４は、第１のＧａＮ層１２に対して実質的に垂直方向に形成された。しかし、円柱状のＧａＮ層１４は、第１のＧａＮ層１２に対して垂直方向である必要はなく、斜め方向に形成されてもよい。
【００６５】
また、上述の半導体装置は、ＧａＮを用いたＦＥＴであった。しかし、例えばＧａＡｓなどの他の化合物半導体を用いたＦＥＴであっても、本発明を適用することができる。
【００６６】
また、上述の半導体装置は、第１、第２の絶縁膜としてＳｉＮｘを用いていたが、例えばＳｉＯ２、ＧａＯ等のように、円柱状のＧａＮ層１４が選択成長可能な絶縁膜であれば、どのような絶縁膜を適用してもよい。
【００６７】
また、上述のソースパッド２３は、第１の絶縁膜２０を形成する前には形成されず、第１、第２の絶縁膜２０、２２および第２のＧａＮ層１６を形成した後、第１のＧａＮ層１２の一部が露出するまで開口し、この開口部分にソースパッド２３となる金属を蒸着させて形成してもよい。さらに、第１のＧａＮ層１２上にゲートパッド２３を形成した後、第１のＧａＮ層１２上のうち、ソースパッド２３以外の領域に第１、第２の絶縁膜２０、２２および第２のＧａＮ層１６をそれぞれ選択的に形成することにより、ソースパッド２３の上方を露出してもよい。
【００６８】
これと同様に、第１の絶縁膜２０上のうち、ゲートパッド２４以外の領域に第２の絶縁膜２２および第２のＧａＮ層１６を選択的に形成することにより、ゲートパッド２４の上方を露出してもよい。
【００６９】
この他、上述した電圧印加方法に限らず、如何なる方法によって、第１のＧａＮ層１２、ゲート電極２１および第２のＧａＮ層１６にそれぞれ所望の電圧を印加してもよい。
【符号の説明】
【００７０】
１１・・・ＳｉＣ基板
１２・・・第１のＧａＮ層
１４・・・円柱状のＧａＮ層
１４−１：径大部
１４−２：径小部
１６・・・第２のＧａＮ層
１７・・・ドレイン領域
１８・・・ソース領域
１９・・・ゲート領域
２０・・・第１の絶縁膜
２１・・・ゲート電極
２２・・・第２の絶縁膜
２３・・・ソースパッド
２４・・・ゲートパッド
２５・・・ドレインパッド
２６・・・貫通孔
２７・・・ソースパッド用開口
２８・・・ゲートパッド用開口
３０・・・バルク型のＧａＮ
３１・・・水平断面形状が楕円の柱状のＧａＮ層
３２・・・三角柱状のＧａＮ層
３３・・・四角柱状のＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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