(57)【要約】【課題】任意の方向に傾斜した開口部を形成可能な基板の製造方法、半導体装置の製造方法、およびこれを適用した半導体装置を備えた電気光学装置を提供すること。【解決手段】本適用例の素子基板１０１の製造方法は、素子基板１０１上に設けられた半導体装置としてのＴＦＴ１１０を覆うと共に第１開口部としての孔１０４ａが設けられた第２絶縁膜としての層間絶縁膜１０４をマスクとして、素子基板１０１の面法線１０１ａと交差する一の方向からドライエッチングを第１絶縁膜としてのゲート絶縁膜１０３に施して、孔１０４ａに連通すると共にＴＦＴ１１０のドレイン電極１１０ｄに開口する第２開口部としての孔１０３ａを形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板上に積層された第１の層と第２の層と、前記第１の層と前記第２の層とを貫通する開口部とを有する基板の製造方法であって、
前記第２の層に前記開口部を構成する第１開口部を形成する工程と、
前記第１開口部が形成された前記第２の層をマスクとして、前記基板の面法線に対して交差する一の方向からドライエッチングを施して、前記第１の層に前記一の方向に傾斜すると共に、前記第１開口部に連通する第２開口部を形成する工程と、
を備えたことを特徴とする基板の製造方法。
【請求項２】
前記ドライエッチングにおける、前記第１の層のエッチングレートが前記第２の層のエッチングレートよりも速いことを特徴とする請求項１に記載の基板の製造方法。
【請求項３】
前記ドライエッチングにおける、前記第１の層のエッチングレートが前記第２の層のエッチングレートより遅いまたは同等であることを特徴とする請求項１に記載の基板の製造方法。
【請求項４】
前記ドライエッチングにおける、前記第１の層の前記基板上における厚み方向のエッチングレートに比べて、前記厚み方向に直交する方向のエッチングレートのほうが速い場合には、前記厚み方向に直交する方向のエッチングレートが前記厚み方向のエッチングレートに比べて同等または遅い場合に比べて、前記ドライエッチングにおける前記基板の面法線に対する前記一の方向の傾斜角度を大きくすることを特徴とする請求項１乃至３のいずれか一項に記載の基板の製造方法。
【請求項５】
基板上に設けられた半導体層と、少なくとも前記半導体層を覆って順に積層された第１絶縁膜と第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜とを貫通して、前記半導体層のソース領域およびドレイン領域のうち一方と平面視で重なる開口部と、を備えた半導体装置の製造方法であって、
前記第２絶縁膜に前記開口部を構成する第１開口部を形成する工程と、
前記第１開口部が形成された前記第２絶縁膜をマスクとして、前記基板の面法線に対して交差する一の方向からドライエッチングを施して、前記第１絶縁膜に前記一の方向に傾斜すると共に、前記第１開口部に連通する第２開口部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記ドライエッチングにおける、前記第１絶縁膜のエッチングレートが前記第２絶縁膜のエッチングレートよりも速いことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ドライエッチングにおける、前記第１絶縁膜の前記基板上における厚み方向のエッチングレートに比べて、前記厚み方向に直交する方向のエッチングレートのほうが速い場合には、前記厚み方向に直交する方向のエッチングレートが同等または遅い場合に比べて、前記ドライエッチングにおける前記基板の面法線に対する前記一の方向の傾斜角度を大きくすることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体層は、有機半導体材料を用いてソース電極とドレイン電極とに跨って形成され、
前記第１絶縁膜が汎用有機ポリマーであり、
前記第２絶縁膜が無機・有機ハイブリッドポリマーであって、
前記第２開口部は、前記ソース電極および前記ドレイン電極のうち少なくとも一方に開口するように形成されることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項９】
前記第１開口部と前記第２開口部とを介して前記半導体層の前記ソース領域および前記ドレイン領域のうち少なくとも一方に接続する導電膜を形成する工程を備えたことを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記導電膜を気相プロセスで形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記導電膜を液相プロセスで形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
請求項５乃至１１のいずれか一項に記載の半導体装置の製造方法を用いて製造された半導体装置を備えたことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の製造方法、半導体装置の製造方法、電気光学装置に関する。
【背景技術】
【０００２】
上記半導体装置の製造方法として、ガラス基板上に配設された下部電極と、該下部電極上に設けられた層間絶縁膜及び平坦化膜を挟んで配置される上部電極とを備え、層間絶縁膜に下部電極まで貫通する第１のコンタクトホールを形成する工程と、平坦化膜に前記下部電極まで貫通する第２のコタクトホールを形成する工程とを有し、第２のコンタクトホールの下部電極側の開口が、第１のコンタクトホールの開口の内側に形成される薄膜半導体装置の製造方法が知られている（特許文献１）。
【０００３】
上記薄膜半導体装置の製造方法によれば、第２のコンタクトホールの内壁に層間絶縁膜と平坦化膜との界面での段差が生じないので、第２のコンタクトホールを埋めるように上部電極を形成しても、上部電極が所謂段切れを起こさないとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４０６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、上記従来の薄膜半導体装置の製造方法では、第１のコンタクトホールと第２のコンタクトホールとをそれぞれフォトエッチング技術を用いて形成するとしているので、開口が異なる少なくとも２つのマスクを必要とする。言い換えれば、少なくとも２つのマスクを用いたフォトエッチング工程を行わなければならず、マスクの位置決めなど製造工程が複雑化するという課題がある。
また、第２のコンタクトホールを形成する際に、先に形成された第１のコンタクトホールに対して正確に第２のコンタクトホールの形成用マスクを位置合わせしないと、第２のコンタクトホールの位置がずれた場合には、第１のコンタクトホールの一部が開口内に露出して段差を生ずるおそれがあるという課題がある。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００７】
［適用例１］本適用例の基板の製造方法は、基板上に積層された第１の層と第２の層と、前記第１の層と前記第２の層とを貫通する開口部とを有する基板の製造方法であって、前記第２の層に前記開口部を構成する第１開口部を形成する工程と、前記第１開口部が形成された前記第２の層をマスクとして、前記基板の面法線に対して交差する一の方向からドライエッチングを施して、前記第１の層に前記一の方向に傾斜すると共に、前記第１開口部に連通する第２開口部を形成する工程と、を備えたことを特徴とする。
【０００８】
この方法によれば、第１開口部が形成された第２の層をマスクとして用い、これを基板上に残すので、第１開口部と第２開口部とからなる開口部を従来の方法に比べて少ないマスク数で形成することができる。また、ドライエッチングはエッチング異方性を有するものであって、基板の面法線に対して交差する一の方向、つまり基板に対するエッチング方向（角度）を設定すれば、当該一の方向に傾斜した第２開口部を第１開口部に連通させて形成することができる。
【０００９】
［適用例２］上記適用例の基板の製造方法において、前記ドライエッチングにおける、前記第１の層のエッチングレートが前記第２の層のエッチングレートよりも速いことを特徴とする。
この方法によれば、マスクとして用いた第２の層よりも第１の層が先にエッチングが進行するので、高い寸法精度で一の方向に傾斜した第２開口部を形成することができる。言い換えれば、ドライエッチングにおける上記一の方向を任意に変えたとしても、任意の方向に傾斜した第２開口部を安定的に形成することができる。
【００１０】
［適用例３］上記適用例の基板の製造方法において、前記ドライエッチングにおける、前記第１の層のエッチングレートが前記第２の層のエッチングレートより遅いまたは同等であるとしてもよい。
この方法によれば、ドライエッチングにおいて第１の層のエッチングと共に第２の層のエッチングが進む。したがって、第２の層に形成された第１開口部がドライエッチングの進行につれて拡大する。これに伴って、第１の層をドライエッチングする範囲が平面的に拡大するため、エッチング方向である一の方向よりも傾斜が緩い傾斜面を有する第２開口部が形成される。つまり、第１開口部と第２開口部とからなる開口部において、一の方向よりも緩い傾斜面を得ようとする場合に、有効である。
【００１１】
［適用例４］上記適用例の基板の製造方法において、前記ドライエッチングにおける、前記第１の層の前記基板上における厚み方向のエッチングレートに比べて、前記厚み方向に直交する方向のエッチングレートのほうが速い場合には、前記厚み方向に直交する方向のエッチングレートが前記厚み方向のエッチングレートに比べて同等または遅い場合に比べて、前記ドライエッチングにおける前記基板の面法線に対する前記一の方向の傾斜角度を大きくすることが望ましい。
第１の層の基板上における厚み方向のエッチングレートに比べて、厚み方向に直交する方向のエッチングレートのほうが速い場合には、第１の層と第２の層との界面において、段差（オーバーハング）が形成され易い。そうすると、開口部に導電膜を形成したときに、段差（オーバーハング）により導電膜が切れ易くなる。
この方法では、ドライエッチングにおけるエッチング方向である一の方向の傾斜角度を大きくするので、上記段差が生じ難くなる。
【００１２】
［適用例５］本適用例の半導体装置の製造方法は、基板上に設けられた半導体層と、少なくとも前記半導体層を覆って順に積層された第１絶縁膜と第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜とを貫通して、前記半導体層のソース領域およびドレイン領域のうち一方に平面視で重なる開口部と、を備えた半導体装置の製造方法であって、前記第２絶縁膜に前記開口部を構成する第１開口部を形成する工程と、前記第１開口部が形成された前記第２絶縁膜をマスクとして、前記基板の面法線に対して交差する一の方向からドライエッチングを施して、前記第１絶縁膜に前記一の方向に傾斜すると共に、前記第１開口部に連通する第２開口部を形成する工程と、を備えたことを特徴とする。
【００１３】
この方法によれば、第１開口部が形成された第２絶縁膜をマスクとして用い、これを基板上に残すので、第１開口部と第２開口部とからなる開口部を従来の方法に比べて少ないマスク数で形成することができる。また、ドライエッチングはエッチング異方性を有するものであって、基板の面法線に対して交差する一の方向、つまり基板に対するエッチング方向（角度）を設定すれば、当該一の方向に傾斜した第２開口部を第１開口部に連通させた半導体装置を形成することができる。
【００１４】
［適用例６］上記適用例の半導体装置の製造方法において、前記ドライエッチングにおける、前記第１絶縁膜のエッチングレートが前記第２絶縁膜のエッチングレートよりも速いことを特徴とする。
この方法によれば、マスクとして用いた第２絶縁膜よりも第１絶縁膜のほうが先にエッチングが進行するので、高い寸法精度で一の方向に傾斜した第２開口部を形成することができる。言い換えれば、ドライエッチングにおける上記一の方向を任意に変えたとしても、任意の方向に傾斜した第２開口部を安定的に形成することができる。
【００１５】
［適用例７］上記適用例の半導体装置の製造方法において、前記ドライエッチングにおける、前記第１絶縁膜の前記基板上における厚み方向のエッチングレートに比べて、前記厚み方向に直交する方向のエッチングレートのほうが速い場合には、前記厚み方向に直交する方向のエッチングレートが同等または遅い場合に比べて、前記ドライエッチングにおける前記基板の面法線に対する前記一の方向の傾斜角度を大きくすることが望ましい。
第１絶縁膜の基板上における厚み方向のエッチングレートに比べて、厚み方向に直交する方向のエッチングレートのほうが速い場合には、第１絶縁膜と第２絶縁膜との界面において、段差（オーバーハング）が形成され易い。そうすると、開口部に導電膜を形成したときに、段差（オーバーハング）部分では導電膜を成膜し難く、導通を取れないおそれがある。
この方法では、ドライエッチングにおけるエッチング方向である一の方向の傾斜角度を大きくするので、上記段差が生じ難くなる。つまり、安定した動作が得られる半導体装置を製造することができる。
【００１６】
［適用例８］上記適用例の半導体装置の製造方法において、前記半導体層は、有機半導体材料を用いてソース電極とドレイン電極とに跨って形成され、前記第１絶縁膜が汎用有機ポリマーであり、前記第２絶縁膜が無機・有機ハイブリッドポリマーであって、前記第２開口部は、前記ソース電極および前記ドレイン電極のうち少なくとも一方に開口するように形成されることを特徴とする。
この方法によれば、ドライエッチングにおける汎用ポリマーのエッチングレートは無機・有機ハイブリットポリマーのエッチングレートに比べて速いので、ドライエッチングにおいて任意に一の方向を設定したとしても、任意の傾斜角度の傾斜面を有する第２開口部を備えた有機半導体装置を形成することができる。
【００１７】
［適用例９］上記適用例の半導体装置の製造方法において、前記第１開口部と前記第２開口部とを介して前記半導体層の前記ソース領域および前記ドレイン領域のうち少なくとも一方に接続する導電膜を形成する工程を備えたことを特徴とする。
この方法によれば、第１開口部と第２開口部とからなる開口部の内壁の少なくとも一部に、一の方向に傾斜した傾斜面が形成されるので、開口部の内壁が切り立った状態である場合と比べて、傾斜面の少なくとも一部では導電膜が効率よく成膜される。つまり、ソース領域および／またはドレイン領域に接続される導電膜を材料の無駄を削減して効率よく形成することができる。
【００１８】
［適用例１０］上記適用例の半導体装置の製造方法において、前記導電膜を気相プロセスで形成することが望ましい。
この方法によれば、開口部の内壁に形成された傾斜面の少なくとも一部に、導電膜を気相プロセスを用いて効率よく形成することができる。
【００１９】
［適用例１１］上記適用例の半導体装置の製造方法において、前記導電膜を液相プロセスで形成するとしてもよい。
この方法によれば、開口部の内壁に形成された傾斜面の少なくとも一部に、導電膜を液相プロセスを用いて効率よく形成することができる。
【００２０】
［適用例１２］本適用例の電気光学装置は、上記適用例の半導体装置の製造方法を用いて製造された半導体装置を備えたことを特徴とする。
この構成によれば、安定した動作が得られる半導体装置を備えているので、高い信頼性を有する電気光学装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】電気泳動装置の電気的な構成を示す等価回路図。
【図２】電気泳動装置の構造を示す概略断面図。
【図３】電気泳動装置の画素構造を示す要部断面図。
【図４】素子基板の製造方法を示すフローチャート。
【図５】（ａ）〜（ｆ）は素子基板の製造方法を示す概略断面図。
【図６】（ｇ）〜（ｋ）は素子基板の製造方法を示す概略断面図。
【図７】コンタクトホールの平面的な形状を示す平面図。
【図８】（ａ）および（ｂ）は変形例１の半導体装置の製造方法を示す概略断面図。
【図９】（ａ）〜（ｃ）は変形例２の半導体装置の製造方法を示す概略断面図。
【図１０】変形例の半導体装置の構造を示す概略断面図。
【発明を実施するための形態】
【００２２】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００２３】
なお、以下の形態において、「○○上に」と記載された場合、○○の上に接するように配置される場合、または○○の上に他の構成物を介して配置される場合、または○○の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。
【００２４】
＜電気光学装置＞
まず、本実施形態の半導体装置の製造方法が適用された半導体装置を備える電気光学装置として、電気泳動装置を例に挙げて説明する。図１は電気泳動装置の電気的な構成を示す等価回路図、図２は電気泳動装置の構造を示す概略断面図、図３は電気泳動装置の画素構造を示す要部断面図である。
【００２５】
図１に示すように、本実施形態の電気光学装置としての電気泳動装置１００は、互いに絶縁され交差する複数の走査線１１３ａと複数のデータ線１１４ａとを有する。走査線１１３ａとデータ線１１４ａとの交差部に対応して画素１１７が形成され、各々の画素１１７に走査線１１３ａとデータ線１１４ａとが接続されている。画素１１７は、走査線１１３ａの延在方向と、データ線１１４ａの延在方向とにマトリックス状に配列されている。
画素１１７は、スイッチング素子としての薄膜トランジスター（ＴＦＴ）１１０と、保持容量１２２と、一対の電極としての画素電極１２４および共通電極１２５と、該一対の電極間に挟持された電気光学素子としての電気泳動層１２６とを有する。
【００２６】
ＴＦＴ１１０は、後述する有機半導体材料からなる半導体層を有して構成されている。ＴＦＴ１１０のゲート端には走査線１１３ａ、ソース端にはデータ線１１４ａ、ドレイン端には保持容量１２２の一方の電極と画素電極１２４とがそれぞれ接続されている。
保持容量１２２は、後述する素子基板上に形成され、誘電体膜を介して対向配置された一対の電極からなる。保持容量１２２の一方の電極はＴＦＴ１１０に接続され、他方の電極は走査線１１３ａと並行して配置された容量線１１８に接続されている。保持容量１２２によってＴＦＴ１１０を介して書き込まれた画像信号を一定期間だけ維持することができる。
【００２７】
走査線１１３ａは走査線駆動回路１１３と接続されている。走査線駆動回路１１３は、コントローラー（図示省略）から供給されるタイミング信号に基づいて、走査線１１３ａのそれぞれに選択信号をパルス状に順次供給し、走査線１１３ａの一本一本を排他的に順次選択状態にする。選択状態とは、走査線１１３ａに接続されるＴＦＴ１１０がオンしている状態を指す。
【００２８】
データ線１１４ａはデータ線駆動回路１１４と接続されている。データ線駆動回路１１４は、コントローラー（図示省略）から供給されるタイミング信号に基づいて、データ線１１４ａのそれぞれに画像信号を供給する。本実施形態では説明を容易にするため、画像信号はハイレベルの電位ＶＨ（例えば１５Ｖ）又はローレベルの電位ＶＬ（例えば０Ｖ）の２値的な電位をとるものとする。なお、電気泳動層１２６は画素電極１２４と共通電極１２５との間に与えられた電位によって、白表示と黒表示とを切り替えて表示可能であり、白色が表示されるべき画素１１７に対してローレベルの画像信号（電位ＶＬ）が供給され、黒色が表示されるべき画素１１７に対してハイレベルの画像信号（電位ＶＨ）が供給される構成となっている。
【００２９】
共通電極１２５には、共通電極駆動回路（図示省略）から共通電極電位Ｖcomが供給される。共通電極駆動回路は、例えばＤＡＣ（波形生成回路）と、オペアンプ（電流増幅回路）とを備えて構成される。ＤＡＣは、入力された設定信号Ｖｓｅｔから電位波形を生成するＤ／Ａコンバーターである。ＤＡＣから出力された電位波形は、オペアンプで電流増幅され、共通電極１２５に供給される。共通電極駆動回路では、ＤＡＣにより任意の電位波形を生成できるため、共通電極電位Ｖcomを、画素１１７に書き込む階調に応じて変化させることもできる。
なお、本実施形態では、共通電極電位Ｖcomはローレベルの電位ＶＬ（例えば０Ｖ）、又はハイレベルの電位ＶＨ（例えば１５Ｖ）の２値的な電位をとるものとしている。
【００３０】
容量線１１８には、容量線駆動回路（図示省略）から容量線電位Ｖｓｓが供給される。容量線駆動回路は、例えば、排他的に動作する２つのスイッチング素子を備えたスイッチ回路として構成される。一方のスイッチング素子は、ハイレベル（ＶＨ）の電源から供給される電位を出力端子に対してスイッチングする。他方のスイッチング素子はローレベル（ＶＬ）の電源から供給される電位を出力端子に対してスイッチングする。２つのスイッチング素子の制御端子には、選択信号および反転選択信号がそれぞれ入力され、２つのスイッチング素子が互いに排他的に動作する。
なお、本実施形態では、共通電極電位Ｖcomがローレベルの電位ＶＬ（例えば０Ｖ）、又はハイレベルの電位ＶＨ（例えば１５Ｖ）を容量線電位Ｖｓｓとして出力するとしているが、スイッチング素子に接続する電源の電位を変更することで、任意の容量線電位Ｖｓｓを出力することが可能である。
【００３１】
図２に示すように、電気泳動装置１００は、素子基板１０１と対向基板１０２との間に電気泳動層１２６が挟持された構成を備えている。なお、本実施形態では、対向基板１０２側に画像を表示することを前提として説明する。
【００３２】
素子基板１０１は、例えばガラスやプラスチックなどからなる基板を用いることができる。素子基板１０１上には、上述したＴＦＴ１１０、保持容量１２２、走査線１１３ａ、データ線１１４ａ、容量線１１８などが作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極１２４がマトリックス状に形成されている。
対向基板１０２は、例えばガラスやプラスチックなどからなる透明な基板を用いることができる。対向基板１０２における素子基板１０１側には、共通電極１２５が複数の画素電極１２４と対向し、少なくとも表示領域１１９に亘って形成されている。共通電極１２５は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物などの透明導電材料により形成されている。
【００３３】
電気泳動層１２６は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル１５０から構成されている。複数のマイクロカプセル１５０は、例えば樹脂などからなるバインダー１３０および接着層１３１によって素子基板１０１および対向基板１０２間で固定されている。なお、電気泳動層１２６が予め対向基板１０２側にバインダー１３０によって固定されてなる電気泳動シートと、当該電気泳動シートとは別途製造され、画素電極１２４などが形成された素子基板１０１とを、例えば熱硬化型または紫外線硬化型のエポキシ系接着剤からなる接着層１４０により接着することで製造されている。
マイクロカプセル１５０は、画素電極１２４および共通電極１２５間に挟持され、１つの画素１１７内に（言い換えれば１つの画素電極１２４に対して）１つ又は複数配置されている。
【００３４】
図２中に示した拡大図は、マイクロカプセル１５０の内部構造を示す断面図である。マイクロカプセル１５０は、被膜１５１の内部に分散媒１５２と、複数の白色粒子１５３と、複数の黒色粒子１５４とが封入された構成を備える。マイクロカプセル１５０は、例えば、３０μｍ程度の粒径を有する球状に形成されている。
被膜１５１は、マイクロカプセル１５０の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガム、ゼラチンなどの透光性を有する高分子樹脂から形成されている。
分散媒１５２は、白色粒子１５３および黒色粒子１５４をマイクロカプセル１５０内（言い換えれば被膜１５１内）に分散させてなる媒質である。分散媒１５２としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３５】
白色粒子１５３は、例えば、二酸化チタン、亜鉛華、三酸化アンチモンなどの白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子１５４は、例えば、アニリンブラック、カーボンブラックなどの黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤などの分散剤、潤滑剤、安定化剤などを添加することができる。
【００３６】
白色粒子１５３および黒色粒子１５４は、画素電極１２４と共通電極１２５との間に発生する電場（電位差）によって分散媒１５２中を移動するため、共通電極１２５側に集まった粒子の色調によって、画素１１７の表示色が左右されることになる。すなわち、該電位差によって白表示と黒表示とのいずれかを行うことができる。
さらには、該電位差を保持させれば、白または黒の表示状態を維持することができる。すなわち、電気泳動装置１００は表示のために常に電力を必要とする自発光型の例えば有機ＥＬ（エレクトロルミネッセンス）装置などに比べて省電力な表示装置である。
【００３７】
また、白色粒子１５３または黒色粒子１５４に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、画素１１７において赤色、緑色、青色などを表示することができる。さらには、各表示色の色再現性を高めるために、対向基板１０２と共通電極１２５との間に、赤色、緑色、青色に対応する着色層（所謂カラーフィルター層）を設けてもよい。
【００３８】
＜半導体装置＞
次に、電気泳動装置１００に設けられた本実施形態の半導体装置としてのＴＦＴ１１０について、図３を参照して説明する。
図３に示すように、基板としての素子基板１０１上には、ＴＦＴ１１０と、ＴＦＴ１１０に電気的に接続された画素電極１２４とが設けられている。
【００３９】
ＴＦＴ１１０は、素子基板１０１の表面内に所定の間隔をおいて対向配置されたソース電極１１０ｓとドレイン電極１１０ｄと、ソース電極１１０ｓとドレイン電極１１０ｄとに跨って設けられた半導体層１１０ａとを有する。また、これらのソース電極１１０ｓ、半導体層１１０ａ、ドレイン電極１１０ｄを覆うように設けられた第１絶縁膜（第１の層）としてのゲート絶縁膜１０３と、ソース電極１１０ｓとドレイン電極１１０ｄとの間に相当するゲート絶縁膜１０３上に設けられたゲート電極１１０ｇとを有する。本実施形態では、走査線１１３ａの一部をゲート電極１１０ｇとして用いている。
【００４０】
このようなＴＦＴ１１０のゲート電極１１０ｇとゲート絶縁膜１０３とを覆うように第２絶縁膜（第２の層）としての層間絶縁膜１０４が設けられ、層間絶縁膜１０４上に画素電極１２４が設けられている。
【００４１】
画素電極１２４は、ドレイン電極１１０ｄと平面視で重なる領域に設けられた開口部としてのコンタクトホールＣＴＨ１により、ドレイン電極１１０ｄと電気的に導通している。コンタクトホールＣＴＨ１は、層間絶縁膜１０４に設けられた第１開口部としてのコンタクトホール１０４ａと、これに連通するようにゲート絶縁膜１０３に設けられた第２開口部としてのコンタクトホール１０３ａと、からなる。
コンタクトホール１０４ａは素子基板１０１の面法線に対してほぼ平行な方向に開口しており、コンタクトホール１０４ａに連通するコンタクトホール１０３ａは上記面法線に対して傾斜している。
コンタクトホールＣＴＨ１を構成する２つのコンタクトホール１０３ａとコンタクトホール１０４ａにつき、次に説明する半導体装置の製造方法では、説明上、それぞれ孔１０３ａ、孔１０４ａとして呼ぶこともある。
【００４２】
＜半導体装置の製造方法ならびに素子基板の製造方法＞
次に半導体装置としてのＴＦＴ１１０を備えた素子基板１０１の製造方法について、その詳細を図４〜図６を参照して説明する。図４は素子基板の製造方法を示すフローチャート、図５（ａ）〜（ｆ）および図６（ｇ）〜（ｋ）は素子基板の製造方法を示す概略断面図である。なお、以降説明する素子基板１０１の製造方法は、半導体装置としてのＴＦＴ１１０の製造方法を含むものである。
【００４３】
図４に示すように、本実施形態の素子基板１０１の製造方法は、素子基板１０１上に、ソース電極１１０ｓとドレイン電極１１０ｄとを形成する電極形成工程（ステップＳ１）と、半導体層１１０ａを形成する半導体層形成工程（ステップＳ２）と、第１絶縁膜（第１の層）としてのゲート絶縁膜１０３を形成するゲート絶縁膜形成工程（ステップＳ３）と、ゲート電極１１０ｇを形成するゲート電極形成工程（ステップＳ４）と、第２絶縁膜（第２の層）としての層間絶縁膜１０４を形成する層間絶縁膜形成工程（ステップＳ５）と、層間絶縁膜１０４に第１開口部を形成する第１開口部形成工程（ステップＳ６）と、ゲート絶縁膜１０３に第２開口部を形成する第２開口部形成工程（ステップＳ７）と、画素電極１２４を形成する画素電極形成工程（ステップＳ８）とを有している。
【００４４】
ステップＳ１の電極形成工程では、図５（ａ）に示すように、素子基板１０１上に所定の間隔をおいてソース電極１１０ｓとドレイン電極１１０ｄとを形成する。これらの電極の構成材料としては、例えば、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕまたはこれらを含む合金などの金属材料、カーボンブラック、カーボンナノチューブ、フラーレンなどの炭素材料、ポリアセチレン、ポリピロール、ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体、およびこれらを含む混合物などの導電性高分子材料などが挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
形成方法としては、上記構成材料を蒸着法などの気相プロセスを用いて成膜し、これをパターニング形成する方法、あるいは上記構成材料を素子基板１０１の所定の領域に塗布して乾燥・焼成する液相プロセスを用いてパターニング形成する方法が挙げられる。ここで言う液相プロセスとは、成膜したい材料を溶解もしくは分散させることで液状体とし、この液状体を用いてスピンコート法、ディップ法、あるいは液滴吐出法（インクジェット法）などにより成膜する方法である。
【００４５】
ソース電極１１０ｓおよびドレイン電極１１０ｄの厚さは、特に限定されないが、それぞれ、５０ｎｍ〜５００ｎｍ程度が好ましい。そして、ステップＳ２へ進む。
【００４６】
ステップＳ２の半導体層形成工程では、図５（ｂ）および（ｃ）に示すように、ソース電極１１０ｓとドレイン電極１１０ｄとに接触してその間隔を埋めるように半導体層１１０ａを形成する。本実施形態の半導体層１１０ａは有機半導体材料を用いて形成される。
有機半導体材料としては、例えば、ポリ（３−アルキルチオフェン）、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ（３−オクチルチオフェン）、ポリ（２，５−チエニレンビニレン）（ＰＴＶ）、ポリ（パラ−フェニレンビニレン）（ＰＰＶ）、ポリ（２−メトキシ，５−（２’−エチルヘキソキシ）−パラ−フェニレンビニレン）（ＭＥＨ−ＰＰＶ）、ポリ（９，９−ジオクチルフルオレン）（ＰＦＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ビス−Ｎ，Ｎ’−（４−メトキシフェニル）−ビス−Ｎ，Ｎ’−フェニル−１，４−フェニレンジアミン）（ＰＦＭＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ベンゾチアジアゾール）（ＢＴ）、フルオレン−トリアリールアミン共重合体、トリアリールアミン系ポリマー、フルオレン−ビチオフェン共重合体（Ｆ８Ｔ２）、ポリアリールアミン（ＰＡＡ）のような高分子の有機半導体材料、フラーレン、金属フタロシアニンまたはその誘導体、アントラセン、テトラセン、ペンタセン、ヘキサセンなどのアセン分子材料、クォーターチオフェン（４Ｔ）、セキシチオフェン（６Ｔ）、オクチチオフェン（８Ｔ）、ジヘキシルクォーターチオフェン（ＤＨ４Ｔ）、ジヘキシルセキシチオフェン（ＤＨ６Ｔ）などのα−オリゴチオフェン類のような低分子の有機半導体材料などが挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
【００４７】
これらの中で、低分子の有機半導体材料を主成分とするもの、例えばペンタセンなどの結晶性を有する低分子の有機半導体材料は一般的にキャリア輸送能に優れており、気相プロセスに適している。高分子の有機半導体材料を主成分とするもの、例えばＰ３ＨＴのような材料は、ペンタセンのような低分子材料よりも一般的に溶媒に対する溶解性に優れているため、液相プロセスに適した材料であるといえる。
また、高分子の有機半導体材料を主材料として構成される半導体層１１０ａは、一般的に可撓性に優れており、フレキシブルディスプレイの画素回路やその周辺回路などを構成するスイッチング素子への適用に好適である。
この半導体層１１０ａの厚さは、特に限定されないが、１ｎｍ〜２００ｎｍ程度であるのが好ましく、液相プロセスを適用する観点では、１０ｎｍ〜１００ｎｍ程度であるのがさらに好ましい。本実施形態では、液相プロセスを用い、Ｐ３ＨＴからなる半導体層１１０ａを形成した。
【００４８】
なお、半導体層１１０ａは、ソース電極１１０ｓとドレイン電極１１０ｄとの間の領域（チャネル領域）に選択的に設けられた構成のものであってもよく、ソース電極１１０ｓおよびドレイン電極１１０ｄのほぼ全体を覆うように設けられた構成のものであってもよい。
【００４９】
ソース電極１１０ｓとドレイン電極１１０ｄとの距離、すなわち、図５（ｃ）に示すチャネル長Ｌは、特に限定されないが、０．０５μｍ〜１００μｍ程度であるのが好ましく、０．５μｍ〜５０μｍ程度であるのがより好ましい。このような範囲にチャネル長Ｌの値を設定することにより、ＴＦＴ１１０の特性の向上（特に、ｏｎ電流値の上昇）を図ることができる。
また、ソース電極１１０ｓおよびドレイン電極１１０ｄの長さ、すなわち、図５（ｃ）に示すチャネル幅Ｗは、特に限定されないが、０．０１ｍｍ〜５０ｍｍ程度であるのが好ましく、０．０５ｍｍ〜１ｍｍ程度であるのがより好ましい。このような範囲にチャネル幅Ｗの値を設定することにより、寄生容量を低減させることができ、ＴＦＴ１１０の特性の劣化を防止することができる。そして、ステップＳ３へ進む。
【００５０】
ステップＳ３のゲート絶縁膜形成工程では、図５（ｄ）に示すように、ソース電極１１０ｓ、半導体層１１０ａ、ドレイン電極１１０ｄを覆うようにゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３の構成材料としては、例えば、ＳｉＯ2（酸化シリコン）などの無機系絶縁材料や、ポリイミド、ポリアミドイミドのようなイミド系樹脂、ポリメチルメタクリレート（ＰＭＭＡ）のようなアクリル系樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）のようなフッ素系樹脂（フッ素ポリマー）、ポリパラキシリレンのようなパリレン樹脂、ポリビニルアルコールのようなポリビニルアルコール樹脂、ポリビニルフェノールあるいはノボラック樹脂のようなフェノール系樹脂、ポリメチルシルセスキオキサン、ポリフェニルシルセスキオキサンなどのシルセスキオキサン系樹脂、ポリエチレン、ポリプロピレン、ポリイソブチレン、ポリスチレン、ポリブテン、テトラテトラコンタンなどのオレフィン系樹脂のような有機系絶縁材料（汎用有機ポリマー）を用いることができる。有機半導体材料からなる半導体層１１０ａに対して成膜時に余計な例えば熱などのストレスを与え難いという観点では、有機系絶縁材料（有機化合物）のほうが好ましい。本実施形態では、アモルファスフッ素ポリマーである旭硝子（株）製のサイトップ（登録商標）を厚みがおよそ５００ｎｍとなるようにスピンコート法を用いて塗布し、およそ６０℃１０分程度加熱処理することによりゲート絶縁膜１０３を形成した。そして、ステップＳ４へ進む。
【００５１】
ステップＳ４のゲート電極形成工程では、図５（ｅ）に示すように、ゲート絶縁膜１０３上の所定の位置、すなわち、ソース電極１１０ｓとドレイン電極１１０ｄとの間の領域に対応する位置に、半導体層１１０ａに電界をかけるゲート電極１１０ｇを形成する。
ゲート電極１１０ｇの構成材料としては、例えば、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕまたはこれらを含む合金などの金属材料、カーボンブラック、カーボンナノチューブ、フラーレンなどの炭素材料、ポリアセチレン、ポリピロール、ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体、およびこれらを含む混合物などの導電性高分子材料などが挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。なお、混合物系の導電性高分子材料としては、例えば、ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）／ポリ（スチレンスルホン酸）（ＰＳＳ）などが挙げられる。
ゲート電極１１０ｇの厚さは、特に限定されないが、１ｎｍ〜２００ｎｍ程度であるのが好ましい。そして、ステップＳ５へ進む。
【００５２】
ステップＳ５の層間絶縁膜形成工程では、図５（ｆ）に示すように、ゲート電極１１０ｇとゲート絶縁膜１０３とを覆うように層間絶縁膜１０４を形成する。層間絶縁膜１０４の構成材料としては、例えば、ゲート絶縁膜１０３と同様なＳｉＯ2（酸化シリコン）などの無機系絶縁材料や、ポリイミド、ポリアミドイミドのようなイミド系樹脂、ポリメチルメタクリレート（ＰＭＭＡ）のようなアクリル系樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）のようなフッ素系樹脂（フッ素ポリマー）、ポリパラキシリレンのようなパリレン樹脂、ポリビニルアルコールのようなポリビニルアルコール樹脂、ポリビニルフェノールあるいはノボラック樹脂のようなフェノール系樹脂、ポリメチルシルセスキオキサン、ポリフェニルシルセスキオキサンなどのシルセスキオキサン系樹脂、ポリエチレン、ポリプロピレン、ポリイソブチレン、ポリスチレン、ポリブテン、テトラテトラコンタンなどのオレフィン系樹脂のような有機系絶縁材料（汎用有機ポリマー）、あるいはシロキサンポリマーなどの無機・有機ハイブリッドポリマーを用いることができる。本実施形態では、シロキサンポリマーを厚みがおよそ５０００ｎｍ（５μｍ）となるようにスピンコート法を用いて塗布し、１００℃５分程度プレベークすることにより層間絶縁膜１０４を形成した。そして、ステップＳ６へ進む。
【００５３】
ステップＳ６の第１開口部形成工程では、図６（ｇ）に示すように、層間絶縁膜１０４に第１開口部としての孔１０４ａを形成する。具体的には、フォトリソグラフィ法を用い、層間絶縁膜１０４の所定の部分を露光し、およそ８０℃１分程度ポストベークした後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）２ｗｔ％溶液を用いて現像することにより孔１０４ａを形成した。本実施形態の孔１０４ａは、平面視で直径がおよそ２０μｍの円形である。そして、ステップＳ７へ進む。
【００５４】
ステップＳ７の第２開口部形成工程では、図６（ｈ）および（ｉ）に示すように、孔１０４ａが設けられた層間絶縁膜１０４をマスクとしてドライエッチングをゲート絶縁膜１０３に施して、第２開口部としての孔１０３ａを形成する。具体的には、ドライエッチング装置（図示省略）のチャンバー内に、素子基板１０１の面法線１０１ａが一の方向に対して交差するように素子基板１０１を傾斜させて配置する。一の方向とは、ドライエッチング方向に対応する。このときの面法線１０１ａとドライエッチング方向とがなす角度をθ１として表し、素子基板１０１の傾斜角度θ１と呼ぶこととする。本実施形態における傾斜角度θ１はおよそ２０度〜３０度の範囲内で設定されている。
【００５５】
ゲート絶縁膜１０３のドライエッチング条件は、例えば、チャンバー内の真空度をおよそ１００ｍＴｏｒｒ〜２００ｍＴｏｒｒとし、処理ガスとしてのＡｒ（アルゴン）の流量を４５００ｓｃｃｍ〜５０００ｓｃｃｍとして、出力およそ４００Ｗ〜５００Ｗでドライエッチングを行う。
【００５６】
本実施形態のドライエッチングにおけるマスクとしての層間絶縁膜１０４のエッチングレートはほぼ０（ゼロ）である。すなわち、このドライエッチング条件では、シロキサンポリマーはほとんどエッチングされない。これに対して、フッ素ポリマーを用いたゲート絶縁膜１０３の厚み方向におけるエッチングレートは、およそ５０ｎｍ／ｍｉｎ〜７０ｎｍ／ｍｉｎであった。したがって、およそ１０分程度のドライエッチングによりドライエッチング方向（一の方向）に傾斜した略円筒状の孔１０３ａを形成することができる。言い換えれば、マスクとしての層間絶縁膜１０４がほとんどエッチングされないので、ゲート絶縁膜１０３に対して常に一定の方向からエッチングが進むので、所望の傾斜角度θ１で傾斜した孔１０３ａを形成することができる。
【００５７】
ドライエッチングを施すことにより層間絶縁膜１０４の孔１０４ａと連通した孔１０３ａが形成される。その外観は、図６（ｊ）の斜視図に示すように、層間絶縁膜１０４とゲート絶縁膜１０３との境界部分において、孔１０４ａの内壁１０４ｂと孔１０３ａの縁との間にわずかな段差部１０３ｃが形成される。また、ドレイン電極１１０ｄ上に平面視で重なる領域に設けられた孔１０３ａはドライエッチング方向に傾斜した傾斜面１０３ｂを有している。ステップＳ７によって、孔１０４ａと孔１０３ａとからなるコンタクトホールＣＴＨ１が形成される。そして、ステップＳ８へ進む。
【００５８】
ステップＳ８の画素電極形成工程では、図６（ｋ）に示すように、層間絶縁膜１０４上に画素電極１２４を形成する。また同時に、画素電極１２４をドレイン電極１１０ｄと電気的に接続可能とする導電部をコンタクトホールＣＴＨ１内に形成する。
【００５９】
具体的には、画素電極１２４は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indiumu  Zinc  Oxide）などの透明導電膜材料を蒸着法により成膜して得られる。このとき、蒸着源から蒸発した透明導電膜材料は、層間絶縁膜１０４の表面だけでなく、孔１０４ａの内壁や孔１０３ａの内壁および孔１０３ａの内部に露出したドレイン電極１１０ｄの表面にも成膜される。孔１０３ａは、一定の方向に傾斜した傾斜面１０３ｂとこれに連続する段差部１０３ｃとを有しているので、孔１０３ａが素子基板１０１の面法線方向に開口している場合に比べて、孔１０３ａ内に透明導電膜を膜付けし易く、また、孔１０４ａの内壁に形成された透明導電膜と孔１０３ａの内壁に形成された透明導電膜との間の電気的接続を実現することが容易である。言い換えれば、本実施形態のように傾斜角度θ１をゼロでない値にすることにより、画素電極１２４とドレイン電極１１０ｄとを段差部１０３ｃを介して電気的に安定した状態で接続することができる。
なお、画素電極１２４を構成する導電性材料は、上記透明導電膜に限らず、光反射性を有するＡｌ（アルミニウム）やＡｇ（銀）などの金属材料やあるいはこれらの金属材料の合金を用いてもよい。
【００６０】
図７は、コンタクトホールの平面的な形状を示す平面図である。本実施形態では、図７（ａ）に示すように、平面視で円形のコンタクトホールＣＴＨ１（孔１０４ａ）を形成した。これに限らず、図７（ｂ）に示すように四角形でもよいし、図７（ｃ）に示すように六角形などの多角形でもよい。
【００６１】
以上に述べた前記実施形態によれば、以下の効果が得られる。
（１）素子基板１０１上に設けられたゲート絶縁膜１０３と層間絶縁膜１０４とを貫通するコンタクトホールＣＴＨ１は、孔１０４ａを有する層間絶縁膜１０４をマスクとしてゲート絶縁膜１０３をドライエッチングして、ドレイン電極１１０ｄに到達する孔１０３ａをゲート絶縁膜１０３に形成することによって形成される。したがって、従来技術のように第１のコンタクトホールの開口の内側に第２のコンタクトホールを形成する方法に比べて、使用するマスク数を減らしてコンタクトホールＣＴＨ１を形成することができる。
【００６２】
（２）また、ゲート絶縁膜１０３をドライエッチングする際には、素子基板１０１の面法線１０１ａがドライエッチング方向と交差するように、素子基板１０１を傾斜させるので、素子基板１０１上において面法線と交差する方向に傾斜した傾斜面１０３ｂを有する孔１０３ａを形成することができる。そのため、コンタクトホールＣＴＨ１を用いれば、第２絶縁膜の上に設けられた導電層と第１絶縁膜の下に設けられた導電層とを互いに電気的に接続することが容易になる。
【００６３】
（３）ドライエッチングにおけるゲート絶縁膜１０３のエッチングレートは層間絶縁膜１０４のエッチングレートに比べて速いので、一定の方向にエッチングが進行して、所望の傾斜角度θ１を有する孔１０３ａを形成することができる。言い換えれば、任意の傾斜角度を有する孔１０３ａを形成可能である。
【００６４】
（４）さらに、画素電極形成工程（ステップＳ８）において、蒸着法を用いて導電性材料を成膜すると、孔１０３ａの傾斜面１０３ｂや段差部１０３ｃに効率よく膜付けが可能となるため、画素電極１２４とドレイン電極１１０ｄとを電気的に安定した状態で接続可能なコンタクトホールＣＴＨ１を形成することができる。そのため、コンタクトホールＣＴＨ１を用いれば、第２絶縁膜の上に設けられた導電層と第１絶縁膜の下に設けられた導電層とを互いに電気的に接続することが容易になる。
【００６５】
（５）上記素子基板１０１の製造方法を適用して得られた素子基板１０１を有する電気泳動装置１００は、半導体装置としてのＴＦＴ１１０と画素電極１２４との安定的な電気的接続が図られているので、電気的な駆動において高い信頼性を有する電気泳動装置１００を提供できる。
【００６６】
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【００６７】
（変形例１）上記実施形態では、ドライエッチングを用いたコンタクトホールＣＴＨ１（孔１０４ａ、孔１０３ａ）の形成について説明したが、エッチング後のコンタクトホールＣＴＨ１の形状は、孔が形成される絶縁膜の材料構成とドライエッチング条件ならびにドライエッチングにおける絶縁膜のエッチングレートの影響を受けることは言うまでもない。図８（ａ）および（ｂ）は変形例１の半導体装置の製造方法を示す概略断面図である。
【００６８】
図８（ａ）に示すように、ドライエッチングによって層間絶縁膜１０４がエッチングされる条件、例えば、ゲート絶縁膜１０３のエッチングレートが層間絶縁膜１０４のエッチングレートに比べて同等もしくは遅い場合、層間絶縁膜１０４のエッチングの方が先に進むことになり、孔１０４ａが拡大してゆくので、孔１０４ａを介してドライエッチングされるゲート絶縁膜１０３の表面積が増える。したがって、ドライエッチング終了後には、図８（ｂ）に示すように、ドライエッチング方向よりも傾斜した傾斜面を有する孔１０３ａおよび孔１０４ａを形成することができる。つまり、後続の導電性材料の成膜がよりし易くなる。
【００６９】
（変形例２）また、ゲート絶縁膜１０３における孔１０３ａの形状は、ゲート絶縁膜１０３のエッチング異方性にも依存する。図９（ａ）〜（ｃ）は変形例２の半導体装置の製造方法を示す概略断面図である。
【００７０】
図９（ａ）に示すように、ゲート絶縁膜１０３を構成する材料や層間絶縁膜１０４を構成する材料によっては、ドライエッチングにおける膜厚方向のエッチングレートＥ１を膜厚方向と直交する方向のエッチングレートＥ２に比べて遅く（エッチングレートＥ１＜エッチングレートＥ２）することができる。その場合、図９（ｂ）に示すように素子基板１０１を傾斜角度θ１で傾斜させてゲート絶縁膜１０３をドライエッチングすると、ドライエッチング方向に対してゲート絶縁膜１０３と層間絶縁膜１０４との界面付近で、ゲート絶縁膜１０３のエッチングが膜厚方向と直交する方向にも進むので、この界面でオーバーハングが発生してしまう。したがって、図９（ｃ）に示すように、傾斜角度をθ１よりも大きなθ２とすることで、ゲート絶縁膜１０３のエッチング開始領域を孔１０４ａの内壁から遠ざけて、オーバーハングの発生を防止することができる。具体的には、傾斜角度θ２を３０度以上４０度以下とするとよい。
【００７１】
（変形例３）上記実施形態の半導体装置の製造方法を適用可能な構成は、有機半導体材料からなる半導体層１１０ａを有するＴＦＴ１１０に限定されない。図１０は変形例の半導体装置の構造を示す概略断面図である。
【００７２】
例えば、図１０に示すように、半導体装置としてのＴＦＴ２１０の製造方法は、石英基板が用いられた素子基板２０１上に多結晶質シリコン膜を形成し、これにリンなどの不純物をドープすることによって、不純物の濃度が低いチャネル領域と、これを挟んで不純物の濃度が高いソース領域２１０ｓおよびドレイン領域２１０ｄを有する半導体層２１０ａを形成する。続いて、半導体層２１０ａを覆うように例えば酸化シリコンからなるゲート絶縁膜２０３を形成し、チャネル領域に対応した位置にゲート電極２１０ｇを形成する。そして、これらを覆うように例えば酸化シリコンからなる第１層間絶縁膜２０４を形成する。次に、上記実施形態の半導体装置の製造方法を適用して、まず第１層間絶縁膜２０４のソース領域２１０ｓおよびドレイン領域２１０ｄに対応した位置に第１開口部２０４ａおよび第１開口部２０４ｂを形成する。さらに、第１層間絶縁膜２０４をマスクとして素子基板２０１を傾斜させてゲート絶縁膜２０３にドライエッチングを施し、ドライエッチング方向に傾斜した第２開口部２０３ａおよび第２開口部２０３ｂを形成する。そして、例えば、液相プロセスで導電材料を含む液体材料を第１層間絶縁膜２０４上に塗布すれば、データ線２１４とソース領域２１０ｓとを接続させるコンタクトホールＣＴＨ２２を形成できる。また、ドレイン領域２１０ｄに繋がるコンタクトホールＣＴＨ２１の前段を形成できる。
【００７３】
次に、これらを覆うように第２層間絶縁膜２０５を形成する。第２層間絶縁膜２０５は無機系絶縁材料でも有機系絶縁材料でもよい。これにフォトリソグラフィ法を用いて第１開口部２０４ａに連通する第３開口部２０５ａを形成する。そして、第２層間絶縁膜２０５上に画素電極２２４を気相プロセスまたは液相プロセスを用いて形成すれば、画素電極２２４とドレイン領域２１０ｄとを接続させるコンタクトホールＣＴＨ２１を形成することができる。
なお、２つのコンタクトホールＣＴＨ２１，２２を形成することに限定されず、どちらか一方の形成方法に上記実施形態の半導体装置の製造方法を適用してもよい。
【００７４】
つまり、無機材料からなる半導体層を有する半導体装置の製造方法にも適用可能であり、データ線や画素電極あるいは容量電極といった導電膜との安定的な接続を図ることができる。また、導電膜の形成方法において気相プロセス、液相プロセスを問わず安定した接続を実現できる。
【００７５】
さらには、絶縁膜の構成は、２層に限定されず、上記のように３層としてもよい。すなわち、基板上における導電膜の形成位置に応じてこれに接続すべく開口部を対応する絶縁膜に形成すればよい。
【００７６】
（変形例４）上記実施形態における半導体装置の製造方法ならびに素子基板の製造方法を適用可能な電気光学装置は、電気泳動装置１００に限定されない。例えば、スイッチング素子としてＴＦＴを備えた液晶装置、有機ＥＬ（エレクトロルミネッセンス）装置、ＦＥＤ（Field  Emission  Display）、ＳＥＤ（Surface−conduction  Electron−emitter  Display）などにも適用可能である。
【符号の説明】
【００７７】
１００…電気光学装置としての電気泳動装置、１０１…基板としての素子基板、１０１ａ…面法線、１０３…第１の層あるいは第１絶縁膜としてのゲート絶縁膜、１０３ａ…第２開口部としての孔、１０４…第２の層あるいは第２絶縁膜としての層間絶縁膜、１０４ａ…第１開口部としての孔、１１０…半導体装置としてのＴＦＴ、１１０ａ…半導体層、１１０ｄ…ドレイン電極、１１０ｓ…ソース電極、１１０ｇ…ゲート電極、１２４…導電膜としての画素電極、２０１…素子基板、２０３…ゲート絶縁膜、２０３ａ…第２開口部、２０４…第１層間絶縁膜、２０４ａ…第１開口部、２０５…第２層間絶縁膜、２１０…半導体装置としてのＴＦＴ、２１０ａ…半導体層、２１０ｄ…ドレイン領域、２１０ｓ…ソース領域、２１０ｇ…ゲート電極、ＣＴＨ１，２１，２２…開口部としてのコンタクトホール、Ｅ１…厚み方向のエッチングレート、Ｅ２…厚み方向に直交する方向のエッチングレート、θ１，θ２…素子基板の傾斜角度。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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