(57)【要約】【課題】  外部から瞬間的なパルスが入力されてもレジスタ等を復旧することが可能な半導体回路及び半導体回路装置を提供する。【解決手段】  外部と入出力情報を受け渡す端子部２１ａと、前記端子部２１ａの入力電圧と、第１の参照電圧とを比較し、前記端子部２１ａの入力電圧が前記第１の参照電圧より高い場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部２１ｂと、前記第１の信号を受信した場合に、リセット信号を送信するリセット部２４と、Ｉ/Ｏディテクタ部２１ｂからの信号をラッチするラッチ部を具備することを特徴とする半導体回路。【選択図】  図２
2011139334.tif 000002
【特許請求の範囲】
【請求項１】
外部と入出力情報を受け渡す端子部と、
前記端子部の入力電圧と、第１の参照電圧とを比較し、前記端子部の入力電圧が前記第
１の参照電圧より高い場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部と、
前記Ｉ／Ｏディテクタ部の検出信号をラッチするラッチ部と、
前記第１の信号を受信した場合に、リセット信号を送信するリセット部と、
を具備することを特徴とする半導体回路。
【請求項２】
前記端子部の入力電圧と、第２の参照電圧とを比較し、前記端子部の入力電圧が前記第
１の参照電圧より低い場合に、前記第１の信号を送信する第２のＩ／Ｏディテクタ部と、
前記第２のＩ／Ｏディテクタ部が送信する前記第１の信号を受信した場合に、前記リセ
ット信号を送信する前記リセット部を具備することを特徴とする請求項１に記載の半導体
回路。
【請求項３】
前記半導体回路の入力電圧が、第３の参照電圧以下の場合に、前記第１の信号を送信す
るパワーオンリセット部と、
前記半導体回路内のロジック回路を構成するロジック回路部と、
前記ロジック回路部の入力電圧と、第４の参照電圧とを比較し、前記ロジック回路部の
入力電圧が前記第４の参照電圧より低い場合に前記第１の信号を送信するＶＤＤディテク
タ部と、
前記半導体回路内の電圧を制御するレギュレータ部と、
前記レギュレータ部の入力電圧と、第５の参照電圧とを比較し、前記レギュレータ部の
入力電圧が、第５の参照電圧より低い場合に、前記第１の信号を送信するバッテリーロー
ディテクタ部と、
を更に具備し、
前記第２のＩ／Ｏディテクタ部、前記パワーオンリセット部、前記バッテリーローディ
テクタ部及び前記ＶＤＤディテクタ部の、少なくとも１つから前記第１の信号を受信した
場合に、前記リセット信号送信する前記リセット部と
を具備することを特徴とする請求項２に記載の半導体回路。
【請求項４】
前記端子部を複数具備することを特徴とする請求項１乃至３に記載の半導体回路。
【請求項５】
前記リセット信号を受信するシステムコントローラ部を更に具備することを特徴とする
請求項１乃至４に記載の半導体回路。
【請求項６】
入出力操作がなされる入出力部と、
第１の記憶領域を有し、前記入出力部からの信号をもとに、所望の動作を行う半導体回
路部と、
前記半導体回路部内に設けられ、前記入出力部との入出力情報を受け渡す端子部と、
前記端子部の入力電圧と、第１の参照電圧とを比較し、前記端子部の入力電圧が前記第
１の参照電圧より高い場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部と、
前記端子部の入力電圧と、第２の参照電圧とを比較し、前記端子部の入力電圧が前記第
１の参照電圧より低い場合に、前記第１の信号を送信する第２のＩ／Ｏディテクタ部と、
前記半導体回路部内に設けられ、前記半導体回路の入力電圧が、第３の参照電圧以下の
場合に、前記第１の信号を送信するパワーオンリセット部と、
前記半導体回路部内に設けられ、前記半導体回路内のロジック回路を構成するロジック
回路部と、
前記ロジック回路部の入力電圧と、第４の参照電圧とを比較し、前記ロジック回路部の
入力電圧が前記第４の参照電圧より低い場合に前記第１の信号を送信するＶＤＤディテク
タ部と、
前記半導体回路部内に設けられ、前記半導体回路内の電圧を制御するレギュレータ部と
、
前記レギュレータ部の入力電圧と、第５の参照電圧とを比較し、前記レギュレータ部の
入力電圧が、第５の参照電圧より低い場合に、前記第１の信号を送信するバッテリーロー
ディテクタ部と、
前記第１のＩ／Ｏディテクタ部、前記第２のＩ／Ｏディテクタ部、前記パワーオンリセ
ット部、前記バッテリーローディテクタ部及び前記ＶＤＤディテクタ部の、少なくとも１
つから前記第１の信号を受信した場合に、前記リセット信号送信する前記リセット部と
前記半導体回路部内に設けられ、前記リセット信号を受信した場合に、割り込み信号を
送信するシステムコントローラ部と、前記第１のＩ／Ｏディテクタ部及び前記第２のＩ／
Ｏディテクタ部から出力される信号をラッチするラッチ部と、  第２の記憶領域を有する
ホスト部と、
を具備し、
前記ホスト部は、前記割り込み信号を受信した場合に、前記半導体回路の前記第１の記
憶領域の記憶内容を、第２の記憶領域の記憶内容に書き換えるとともに、ラッチ部のデー
タをリセットする
ことを特徴とする半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
近年、半導体の微細化に伴いＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）内部の動
作電圧は低く（例えば、１．３Ｖ〜１．８Ｖ程度）なっている。一方、ＩＣ外部とのイン
ターフェイス信号の電圧レベルはそれよりも高い（例えば、３Ｖ程度）。そのため、ＩＣ
で使用する電源は複数の電圧が必要となることが多い。また、ＩＣを組み込むシステムで
は、さらに高電位の電源が使用されることがあり、ＩＣで使用する電源を用意するために
複数のレギュレータなどの電圧変換器が必要となる。このレギュレータによる電圧は、外
部からのノイズの影響を受けずに常に安定している必要があるが、例えば静電気のような
ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）ノイズに対し
ての対策が不十分であった。
【０００３】
これに対して、レギュレータによって昇降圧された電圧に対するＥＳＤノイズ耐性を高
めたレギュレータ回路を内蔵した半導体装置がある。（例えば、特許文献１参照）
しかし、外部との情報のやりとりをする入出力部（例えば、パソコンのキーボードや携
帯電話の各種ボタンなど、以降I／O部という）からのＥＳＤノイズへの対策はなされてい
ない。したがって、入出力部から瞬間的なＥＳＤノイズ等のパルスが入力されると、レジ
スタ等の記憶部が破壊されると、その破壊されたレジスタ等を復旧することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、外部から瞬間的なパルスが入力されてもレジスタ等を復旧することが可能な
半導体回路及び半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、外部と入出力情報を受け渡す端子部と、前記端子部の入力電
圧と、第１の参照電圧とを比較し、前記端子部の入力電圧が前記第１の参照電圧より高い
場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部と、Ｉ／Ｏディテクタ部の検出
信号をラッチするラッチ部と、前記第１の信号を受信した場合に、リセット信号を送信す
るリセット部と、を具備することを特徴とする半導体回路が提供される。
【０００７】
また、本発明の別の一態様によれば、入出力操作がなされる入出力部と、第１の記憶領
域を有し、前記入出力部からの信号をもとに、所望の動作を行う半導体回路部と、前記半
導体回路部内に設けられ、前記入出力部との入出力情報を受け渡す端子部と、前記端子部
の入力電圧と、第１の参照電圧とを比較し、前記端子部の入力電圧が前記第１の参照電圧
より高い場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部と、前記端子部の入力
電圧と、第２の参照電圧とを比較し、前記端子部の入力電圧が前記第１の参照電圧より低
い場合に、前記第１の信号を送信する第２のＩ／Ｏディテクタ部と、前記半導体回路部内
に設けられ、前記半導体回路の入力電圧が、第３の参照電圧以下の場合に、前記第１の信
号を送信するパワーオンリセット部と、前記半導体回路部内に設けられ、前記半導体回路
内のロジック回路を構成するロジック回路部と、前記ロジック回路部の入力電圧と、第４
の参照電圧とを比較し、前記ロジック回路部の入力電圧が前記第４の参照電圧より低い場
合に前記第１の信号を送信するＶＤＤディテクタ部と、前記半導体回路部内に設けられ、
前記半導体回路内の電圧を制御するレギュレータ部と、前記レギュレータ部の入力電圧と
、第５の参照電圧とを比較し、前記レギュレータ部の入力電圧が、第５の参照電圧より低
い場合に、前記第１の信号を送信するバッテリーローディテクタ部と、前記第１のＩ／Ｏ
ディテクタ部、前記第２のＩ／Ｏディテクタ部、前記パワーオンリセット部、前記ＶＤＤ
ディテクタ部及び前記バッテリローディテクタ部の、少なくとも１つから前記第１の信号
を受信した場合に、前記リセット信号送信する前記リセット部と前記半導体回路部内に設
けられ、前記リセット信号を受信した場合に、割り込み信号を送信するシステムコントロ
ーラ部と、前記第１のＩ／Ｏディテクタ部及び前記第２のＩ／Ｏディテクタ部から出力さ
れる信号をラッチするラッチ部と、第２の記憶領域を有するホスト部とを具備し、前記ホ
スト部は、前記割り込み信号を受信した場合と前記ラッチ部に信号を受信した場合に、前
記半導体回路の前記第１の記憶領域の記憶内容を、第２の記憶領域の記憶内容に書き換え
るとともに、前記ラッチ部をリセットすることを特徴とする半導体回路装置が提供される
。
【発明の効果】
【０００８】
本発明によれば、外部から瞬間的なパルスが入力されてもレジスタを復旧することが可
能な半導体回路及び半導体回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の半導体回路装置の全体構成図である。
【図２】本発明の実施例１に係る半導体回路の詳細回路図である。
【図３】本発明の実施例１に係るタイミングチャート図である。
【図４】本発明の実施例１に係るキー入出力部の詳細回路図である。
【図５】本発明の実施例１に係るキー入出力部の詳細回路図である。
【図６】本発明の実施例２に係るキー入出力部の詳細回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当
部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１１】
以下本発明の実施形態について、図面を参照して説明する。
【００１２】
図１は本発明の第１の実施の形態に係る全体構成図である。入出力部１０（例えば、パ
ソコンのキーボードや、携帯電話の操作ボタンなど）からキー入力がなされると、半導体
回路２０のキー入出力部２１がそのキー入力信号を受け、その結果をシステムコントロー
ラ部２２に送信する。システムコントローラ部２２は、キー入出力部２１から送信された
信号を受信し、その信号を基に、例えばシステム記憶部２５（例えば、レジスタ）に情報
を書き込む。さらに、記憶部２５の記憶内容を、ホスト部３０のホスト制御部３１に接続
されるマスタ記憶部３２に書き込む。
【００１３】
ここで、例えば、キー入出力部２１にＥＳＤノイズ等のパルスが入力された場合を想定
する。キー入出力部２１にＥＳＤノイズ等のパルスが入力されると、システム記憶部２５
の情報が破壊される等の状況が発生する可能性がある。この時、キー入出力部２１がリセ
ット部２４にＥＳＤノイズ等が入力されたことを通知することにより、リセット部２４は
システムコントローラ部２２にリセット信号を送信する。そして、システムコントローラ
部２２は割り込み信号（以降、ＩＲＱとする。）をホスト部３０に送信する。ホスト部３
０はＩＲＱを受信すると、マスタ記憶部３２の情報をシステムコントローラ部２２を介し
てシステム記憶部２５に送信し、システム記憶２５の情報をマスタ記憶部３２の情報に書
き換える。これにより、破壊等されたシステム記憶部２５の情報を復元することができる
。
【００１４】
更に、レギュレータ部２３にＥＳＤノイズ等のパルスが入力された場合においても、同
様にシステム記憶部２５の情報を復元することができる。
【００１５】
次に、本実施の形態の半導体回路２０の詳細について、図２を参照して説明する。
【００１６】
キー入出力部２１は、半導体回路２０への電源VCCから抵抗Ｒ１を介した電源ＶＣＣ１
が供給される。また入出力部１０から受信した信号を、半導体回路２０に入力するための
受け渡しをする端子部２１ａと、端子部２１ａの入力電圧と基準電圧（以降、ＢＧＲとす
る）とを比較し、端子部２１ａの入力電圧がＢＧＲより高い場合はＬレベルの信号をリセ
ット部２４に送信するＩ／Ｏディテクタ部２１ｂと、入力端子部２１ａの入力電圧がＢＧ
Ｒより低い場合はＬレベルの信号をリセット部２４に送信するＩ／Ｏディテクタ部２１ｃ
とから構成される。なお、上記各ＢＧＲ及び、以降に記す各ＢＧＲは、それぞれ同一の値
でもよいし、異なっていてもよい。
【００１７】
具体的には、端子部２１ａは、ＮＭＯＳ１のソースが接地され、ＰＭＯＳ１のソースが
端子部21ａの入力電源に接続されるインバータＩＮＶ１と、一端がインバータＩＮＶ１の
出力側に接続され、他端が端子部２１ａの入力電源に接続されるダイオードＤ１と、一端
が接地され他端がインバータＩＮＶ１の出力側に接続されるダイードＤ２とから構成され
る。
【００１８】
Ｉ／Ｏディテクタ部２１ｂは、コンパレータＣＯＭＰ１と、一端が端子部２１ａの入力
電源ＶＣＣ１に接続され、他端がコンパレータＣＯＭＰ１の反転入力端子に接続される可
変抵抗Ｒ３と、一端が接地され、他端がコンパレータＣＯＭＰ１の反転入力端子に接続さ
れる抵抗Ｒ４とから構成され、コンパレータＣＯＭＰ１の正転入力端子には、ＢＧＲが入
力される。
【００１９】
Ｉ／Ｏディテクタ部２１ｃは、コンパレータＣＯＭＰ２と、一端が端子部２１ａの入力
電源ＶＣＣ１に接続され、他端がコンパレータＣＯＭＰ２の正転入力端子に接続される可
変抵抗Ｒ５と、一端が接地され、他端がコンパレータＣＯＭＰ２の正転入力端子に接続さ
れる抵抗Ｒ６とから構成され、コンパレータＣＯＭＰ２の反転入力端子には、ＢＧＲが入
力される。
【００２０】
つまり、端子部２１ａに可変抵抗Ｒ３とＲ４、および可変抵抗Ｒ５とＲ６でそれぞれ分
圧される電圧に対してＢＧＲより高い又は低いという異常な電圧がかかった場合に、Ｌレ
ベルの信号をリセット部２４に送信する。それ以外の場合は正常状態を意味するＨレベル
の信号をリセット部２４に送信する。なお、端子部２１ａの入力電圧は、半導体回路２０
の入力電圧と同一系統の電圧でもよいし、別系統の入力電圧でもよい。
【００２１】
レギュレータ部２３は、半導体回路２０のレギュレータ部２３で電圧変換された電圧を
ロジック回路電源の電圧ＶＤＤとしているレギュレータ部２３ｄと、半導体回路２０の電
源ＶＣＣの電圧とＢＧＲとを比較し、レギュレータ部２３の入力電圧ＶＣＣの可変抵抗Ｒ
７とＲ８で分圧された電圧がＢＧＲより高い場合にＨレベルの信号をリセット部２４に送
信するバッテリーロー部２３ａ（以降、ＢＬＤ部２３ａとする）と、半導体回路２０の入
力電圧ＶＣＣが一定電圧（例えば、１．３５Ｖ以上）になった場合にＨレベルの信号をリ
セット部２４に送信するパワーオンリセット部２３ｂ（以降、ＰＯＲ部２３ｂとする）と
、半導体回路２０内の他のロジック回路の入力電圧ＶＤＤの可変抵抗Ｒ９とＲ１０で分圧
された電圧とＢＧＲとを比較し、ロジック回路の入力電圧がＢＧＲより低い場合はＬレベ
ルの信号をリセット部２４に送信するＶＤＤディテクタ部２３ｃとを有する。
【００２２】
具体的には、ＢＬＤ部２３ａは、コンパレータＣＯＭＰ３と、一端がＶＣＣの入力電源
に接続され、他端がコンパレータＣＯＭＰ３の正転入力端子に接続される可変抵抗Ｒ７と
、一端が接地され、他端がコンパレータＣＯＭＰ３の正転入力端子に接続される抵抗Ｒ８
とから構成され、コンパレータＣＯＭＰ３の反転入力端子には、ＢＧＲが入力される。
【００２３】
VDDディテクタ部２３ｃは、コンパレータＣＯＭＰ４と、一端がロジック回路電源ＶＤ
Ｄのレギュレータ出力に接続され、他端がコンパレータＣＯＭＰ４の正転入力端子に接続
される可変抵抗Ｒ９と、一端が接地され、他端がコンパレータＣＯＭＰ４の正転入力端子
に接続される抵抗Ｒ１０とから構成され、コンパレータＣＯＭＰ４の反転入力端子には、
ＢＧＲが入力される。
【００２４】
ＰＯＲ部２３ｂは、コンパレータＣＯＭＰ５と、一端がＰＯＲ部２３ｂの入力電源に接
続され、他端がＮＭＯＳ２のドレイン及びコンパレータＣＯＭＰ５の入力端子に接続され
る抵抗Ｒ１１から構成される。ＮＭＯＳ２は半導体回路２０の入力電源が一定電圧（例え
ば１．３５Ｖ）以上になるとＯＮし、コンパレータＣＯＭＰ５からＨレベルの信号が送信
される。
【００２５】
つまり、ＢＬＤ２３ａ、ＰＯＲ部２３ｂ及びＶＤＤディテクタ部２３ｃは、いずれも、
各入力電圧が通常稼動状態であればＨレベルの信号をリセット部２４に送信し、通常稼動
状態と異なる場合はＬレベルの信号をリセット部２４に送信する。
【００２６】
リセット部２４は、上記各ディテクタ部から送信される信号の論理積演算を行う。具体
的には、上記各ディテクタ部から全てＨレベルの信号、つまり、端子部２１ａの入力電圧
ＶＣＣ１が正常で、かつ、レギュレータ部２３の入力電圧ＶＣＣがＢＧＲよりも高く、半
導体回路２０の入力電圧ＶＣＣがＢＧＲよりも高く、ロジック回路電源ＶＤＤの電圧もＢ
ＧＲよりも高いという通常稼動状態、の場合、正常を意味するＨレベルの信号をシステム
コントローラ２２に送信する。
【００２７】
一方、端子部２１ａの入力電圧ＶＣＣ１、半導体回路２０の入力電圧ＶＣＣ、またはレ
ギュレータ部２３の出力電源ＶＤＤのいずれかが異常、又は通常稼動状態と異なる場合は
、Ｌレベルの信号をシステムコントローラ２２に送信する。
【００２８】
システムコントローラ２２は、このＬレベルの信号を受信するかラッチ部の信号を受信
すると、ホスト部３０にＩＲＱを送信し、ＩＲＱを受信したホスト部３０は、上記のよう
に、マスタ記憶部３２の情報をシステムコントローラ部２２を介してシステム記憶部２５
に送信し、システム記憶部２５に記憶されている情報をマスタ記憶部３２の情報に書き換
え、またＩＲＱおよびラッチ部２６の信号をリセットする。
【００２９】
以上により、レギュレータ部２３に係る入力電圧の異常以外の、入出力部１０に起因す
る入力電圧の異常が発生した場合においても、破壊されたシステム記憶部２５の情報を復
元することができる。
【００３０】
次に、本実施の形態のリセット制御のタイミングチャートについて、図３を参照して説
明する。
【００３１】
まず、半導体回路２０に電源が投入されて半導体回路２０が初期設定を実施し、起動す
るまでの流れを説明する。半導体回路２０に電源が投入されると、半導体回路２０の入力
電圧ＶＣＣ、ＰＯＲ部２３bの入力電圧、レギュレータ部の出力電圧ＶＤＤ、及びキー入
力部の入力電圧ＶＣＣ１がそれぞれ立ち上がる。そしてｔ１でこれらの入力電圧が全て立
ち上がると、リセット部２４はリセット解除信号（Ｈレベルの信号）をシステムコントロ
ーラ部２２に送信する。システムコントローラ部２２はそのリセット解除信号を受信する
と、ｔ２でホスト部にＩＲＱを送信する。このＩＲＱをホスト部が受信すると、半導体回
路２０の初期設定が開始する。以上により半導体回路２０が起動される。
【００３２】
次に、キー入出力部２１にＥＳＤノイズ等のパルスが入力された場合の流れについて説
明する。ｔ３でキー入出力部２１にＥＳＤノイズ等が入力されると、Ｉ／Ｏディテクタ部
２１ｂは、Ｌレベルの信号をリセット部２４に送信すると同時にラッチ部の信号をＨに保
持する。リセット部２４は、ｔ４でそのＬレベルの信号を受信する。そして、ｔ５でキー
入力部の入力電圧が正常に復帰すると、Ｉ／Ｏディテクタ部２１ｂはＨレベルの信号をリ
セット部２４に送信する。リセット部２４はそのＨレベルの信号を受信すると、ｔ７でシ
ステムコントローラ部２２にリセット解除信号（Ｈレベルの信号）を送信する。システム
コントローラ部２２は、リセット部２４からのＨレベルの信号を受信するとＩＲＱをホス
ト部３０に送信する。そして、ホスト部３０はシステムコントローラ部２２からのＩＲＱ
を受信すると、システム記憶部２５に記憶されている情報を、マスタ記憶部３２に記憶し
ている情報に書き換え、ｔ８でＩＲＱ信号とラッチ部の信号のリセットを行う。
【００３３】
これにより、ＥＳＤノイズ等で破壊されたシステム記憶部２５の情報をもとの状態に復
元することが可能になる。
【００３４】
なお、本実施の形態では、図２に示すように端子部２１ａは出力端子であるが、図４に
示すように入力端子であってもよいし、また、図５に示すように入出力端子であってもよ
い。図５（ａ）は入出力端子の入力側にＩ／Ｏディテクタ部を接続した例であり、図５（
ｂ）は入出力端子の入力側と出力側の双方にＩ／Ｏディテクタを接続した例である。
【００３５】
本実施の形態によれば、半導体回路２０の入力電源ＶＣＣ、レギュレータ部の出力電源
ＶＤＤ及び、ロジック回路の入力電源ＶＣＣ１にのるＥＳＤノイズ等のパルスだけでなく
、入出力部等の外部（半導体回路２０の外部）からキー入出力部２１等を介して入力され
るＥＳＤノイズ等のパルスに対しても、そのＥＳＤノイズ等のパルスを検知することが可
能になり、その結果、システムコントローラ部２２からホスト部３０にＩＲＱを送信する
ことで、ＥＳＤノイズ等のパルスにより破壊されたシステム記憶部の記憶内容（レジスタ
等）を、破壊される前の状態に復元することが可能になる。
【実施例２】
【００３６】
以下本発明の実施の形態について、図面を参照して説明する。なお、第１の実施の形態
との相違する内容についてのみ説明し、第１の実施の形態と同様の内容については説明を
省略する。
【００３７】
図６は本発明の第２の実施の形態に係る半導体回路２０の構成図である。本実施の形態
が、第１の実施の形態と異なる点は、第１の実施の形態では、入力端子（又は出力端子、
又は入出力端子）を１つ設けていたが、本実施の形態では、同端子を複数個設けている点
である。
【００３８】
なお、図６では、入出力端子の入力側と出力側の双方にＩ／Ｏディテクタ部２１ｂ及び
２１ｃを接続しているが、第１の実施の形態の図５（ａ）のように入出力端子の入力側だ
けにＩ／Ｏディテクタ部２１ｂ及び２１ｃを接続してもよいし、出力側だけにＩ／Ｏディ
テクタ部２１ｂ及び２１ｃを接続（不図示）してもよい。
【００３９】
このように、同端子を複数個設けることで、例えば、パソコンのキーボードや、携帯電
話の操作ボタンなど、複数の入力部を有する情報処理装置に対しても、実施例１同様の効
果が得られる。
【００４０】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲
で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の
構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開
示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要
素を適宜組み合わせてもよい。
【００４１】
また、本発明では電源電圧を、１．３−１．８Ｖの範囲での制御回路について記載してい
るが、０＜Ｘ≦１．８ （ｘ＝動作電圧）でも同様の事ができる。 
【符号の説明】
【００４２】
１０  入出力部
２０  半導体回路
２１  キー入出力部
２１ａ  端子部
２１ｂ、２１ｃ  Ｉ／Ｏディテクタ部
２２  システムコントローラ部
２３  レギュレータ部
２３ａ  ＢＬＤ部
２３ｂ  ＰＯＲ部
２３ｃ  ＶＤＤディテクタ部
２３ｄ  ロジック回路電源ＶＤＤ用レギュレータ部
２４  リセット部
２５  システム記憶部
２６  ラッチ部
３０  ホスト部
３１  ホスト制御部
３２  マスタ記憶部
【図１】
2011139334.tif 000003
【図２】
2011139334.tif 000004
【図３】
2011139334.tif 000005
【図４】
2011139334.tif 000006
【図５】
2011139334.tif 000007
【図６】
2011139334.tif 000008