(57)【要約】【課題】ジッタ特性に優れる演算増幅器を提供すること。【解決手段】各ゲートに差動入力信号が入力される第１ＰＭＯＳトランジスタ対ＰＭ６、ＰＭ７を有する第１差動増幅器ＰＡと、各ゲートに差動入力信号が入力される第１ＮＭＯＳトランジスタ対ＮＭ１３、ＮＭ１４を有する第２差動増幅器ＮＡと、差動入力信号の同相成分を検出する同相成分検出部１と、同相成分から高周波成分を除去する高周波成分除去部２と、高周波成分が除去された同相成分に基づいて、差動入力信号のコモンモード電圧が第１基準電圧より高い場合、第１差動増幅器ＰＡの動作を停止し、コモンモード電圧が第２基準電圧より低い場合（ただし、当該第２基準電圧は前記第１基準電圧より低い）、第２差動増幅器ＮＡの動作を停止するための制御信号を発生する制御信号発生部３と、を備えた演算増幅器。【選択図】図１
2011135278.tif 000002
【特許請求の範囲】
【請求項１】
各ゲートに差動入力信号が入力される第１ＰＭＯＳトランジスタ対を有する第１差動増幅器と、
各ゲートに前記差動入力信号が入力される第１ＮＭＯＳトランジスタ対を有する第２差動増幅器と、
前記差動入力信号の同相成分を検出する同相成分検出部と、
前記同相成分から高周波成分を除去する高周波成分除去部と、
前記高周波成分が除去された同相成分に基づいて、前記差動入力信号のコモンモード電圧が第１基準電圧より高い場合、前記第１差動増幅器の動作を停止し、前記コモンモード電圧が第２基準電圧より低い場合（ただし、当該第２基準電圧は前記第１基準電圧より低い）、前記第２差動増幅器の動作を停止するための制御信号を発生する制御信号発生部と、を備えた演算増幅器。
【請求項２】
前記同相成分検出部は、
各ゲートに前記差動入力信号が入力され、ソース同士及びドレイン同士が互いに接続された第２ＰＭＯＳトランジスタ対を有する第１同相成分検出部と、
各ゲートに前記差動入力信号が入力され、ソース同士及びドレイン同士が互いに接続された第２ＮＭＯＳトランジスタ対を有する第２同相成分検出部と、を備えることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記第１ＰＭＯＳトランジスタ対と、高電位電源との間に設けられた電流源ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタ対と、高電位電源との間に設けられたＰＭＯＳトランジスタと、を備え、
当該ＰＭＯＳトランジスタのドレイン電圧が、前記電流源ＰＭＯＳトランジスタのドレイン電圧より高く、
前記第１ＮＭＯＳトランジスタ対と、高電位電源との間に設けられた電流源ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタ対と、高電位電源との間に設けられたＮＭＯＳトランジスタと、を備え、
当該ＮＭＯＳトランジスタのドレイン電圧が、前記電流源ＮＰＭＯＳトランジスタのドレイン電圧より低い、ことを特徴とする請求項２に記載の演算増幅器。
【請求項４】
前記高周波成分除去部は、
前記第１同相成分検出部に接続された第１ローパスフィルターと、
前記第２同相成分検出部に接続された第２ローパスフィルターと、を備えることを特徴とする請求項２又は３に記載の演算増幅器。
【請求項５】
制御信号発生部は、
前記第１ローパスフィルターに接続された第１コンパレータと、
前記第２ローパスフィルターに接続された第２コンパレータと、を備えることを特徴とする請求項４に記載の演算増幅器。
【請求項６】
前記第１及び第２コンパレータは、ヒステリシスコンパレータであることを特徴とする請求項５に記載の演算増幅器。
【請求項７】
前記第１コンパレータから出力される前記制御信号に基づいて、前記電流源ＰＭＯＳトランジスタのゲートに与えられる電圧が切り換わり、
前記第２コンパレータから出力される前記制御信号に基づいて、前記電流源ＮＭＯＳトランジスタのゲートに与えられる電圧が切り換わることを特徴とする請求項５又は６に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特にレール・ツー・レール型の演算増幅器に関する。
【背景技術】
【０００２】
低電位電源電圧ＶＳＳ近傍から高電位電源電圧ＶＤＤ近傍までの入力コモンモード電圧（入力同相電圧）に使用することができるレール・ツー・レール型の演算増幅器が知られている。例えば特許文献１には、ＰＭＯＳ入力ペアを有する差動増幅回路と、ＮＭＯＳ入力ペアを有する差動増幅回路と、を備えるレール・ツー・レール型演算増幅器が開示されている。
【０００３】
このようなレール・ツー・レール型演算増幅器では、入力コモンモード電圧が低電位電源電圧ＶＳＳ側である場合には、主にＰＭＯＳ入力ペアを有する差動増幅回路が動作し、入力コモンモード電圧が高電位電源電圧ＶＤＤ側である場合には、主にＮＭＯＳ入力ペアを有する差動増幅回路が動作する。即ち、ＰＭＯＳ入力ペアを有する差動増幅回路とＮＭＯＳ入力ペアを有する差動増幅回路とが、入力コモンモード電圧に応じて相補的に動作する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−８５５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、入力コモンモード電圧が低電位電源電圧ＶＳＳ近傍になると、ＮＭＯＳ入力ペアを有する差動増幅回路の動作が不安定になる。一方、入力コモンモード電圧が高電位電源電圧ＶＤＤ近傍になると、ＰＭＯＳ入力ペアを有する差動増幅回路の動作が不安定になる。そのため、入力コモンモード電圧が低電位電源電圧ＶＳＳや高電位電源電圧ＶＤＤの近傍になると、出力信号の雑音いわゆるジッタが増加するという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る演算増幅器は、
各ゲートに差動入力信号が入力される第１ＰＭＯＳトランジスタ対を有する第１差動増幅器と、
各ゲートに前記差動入力信号が入力される第１ＮＭＯＳトランジスタ対を有する第２差動増幅器と、
前記差動入力信号の同相成分を検出する同相成分検出部と、
前記同相成分から高周波成分を除去する高周波成分除去部と、
前記高周波成分が除去された同相成分に基づいて、前記差動入力信号のコモンモード電圧が第１基準電圧より高い場合、前記第１差動増幅器の動作を停止し、前記コモンモード電圧が第２基準電圧より低い場合（ただし、当該第２基準電圧は前記第１基準電圧より低い）、前記第２差動増幅器の動作を停止するための制御信号を発生する制御信号発生部と、を備えたものである。
【０００７】
本発明では、高周波成分が除去された同相成分に基づいて、差動入力信号のコモンモード電圧が第１基準電圧より高い場合、第１差動増幅器の動作を停止し、コモンモード電圧が第２基準電圧より低い場合、第２差動増幅器の動作を停止する。そのため、ジッタ特性に優れる演算増幅器を提供することができる。
【発明の効果】
【０００８】
本発明によれば、ジッタ特性に優れる演算増幅器を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る演算増幅器のブロック図である。
【図２】実施の形態１の実施例に係る演算増幅器の回路図である。
【図３】比較例に係る演算増幅器の回路図である。
【図４】実施例及び比較例に係る演算増幅器のジッタ特性を比較して示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１１】
（実施の形態１）
図１を参照して本発明の第１の実施の形態に係る演算増幅器について説明する。実施の形態１に係る演算増幅器のブロック図である。図１に示すように、本実施の形態１に係る演算増幅器は、ＰＭＯＳ入力差動増幅回路ＰＡとＮＭＯＳ入力差動増幅回路ＮＡとを備えるレール・ツー・レール型演算増幅器である。さらに、本実施の形態１に係る演算増幅器は、同相成分検出部１、高周波成分除去部２、制御信号発生部３を備えている。
【００１２】
ＰＭＯＳ入力差動増幅回路ＰＡとＮＭＯＳ入力差動増幅回路ＮＡとには、それぞれ差動入力信号ＩＮＰ、ＩＮＮが入力される。また、同相成分検出部１にも差動入力信号ＩＮＰ、ＩＮＮが入力され、差動入力信号の同相成分検出部が検出される。この入力コモンモード電圧の高周波成分が、高周波成分除去部２により除去される。
【００１３】
高周波成分が除去された同相成分に基づいて、ＰＭＯＳ入力差動増幅回路ＰＡとＮＭＯＳ入力差動増幅回路ＮＡの動作を制御するための制御信号が、制御信号発生部３により生成される。具体的には、この制御信号により、入力コモンモード電圧が高電位電源電圧ＶＤＤに近づいて、所定の第１の基準信号より大きくなった場合、ＰＭＯＳ入力差動増幅回路ＰＡの動作が停止する。また、この制御信号により、入力コモンモード電圧が低電位電源電圧ＶＳＳに近づいて、所定の第２の基準信号より小さくなった場合、ＮＭＯＳ入力差動増幅回路ＮＡの動作が停止する。なお、第１及び第２の基準信号の間では、ＰＭＯＳ入力差動増幅回路ＰＡとＮＭＯＳ入力差動増幅回路ＮＡの両方が動作する。
【００１４】
図２は、実施の形態１の実施例に係る演算増幅器の回路図である。この演算増幅器は、定電流源ＣＳ、ＮＭＯＳトランジスタＮＭ１〜ＮＭ１８、ＰＭＯＳトランジスタＰＭ１〜ＰＭ１７、スイッチＳＷ１〜ＳＷ４、抵抗Ｒ１〜Ｒ４、容量Ｃ１、Ｃ２、ヒステリシスコンパレータＸ１、Ｘ４、インバータＸ２、Ｘ３、Ｘ５〜Ｘ８を備えている。例えば、この演算増幅器は、差動クロック信号から単相クロック信号を生成する。まず、各構成要素の接続関係について説明する。
【００１５】
ＮＭＯＳトランジスタＮＭ１のドレインは定電流源ＣＳに、ソースは低電位電源（電圧ＶＳＳ）に接続されている。ＮＭＯＳトランジスタＮＭ１のゲートは、ＮＭＯＳトランジスタＮＭ２のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ１のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２とは、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ２のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ１のドレインに接続されている。
【００１６】
ＰＭＯＳトランジスタＰＭ１のソースは高電位電源（電圧ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＰＭ１のゲートは、ＰＭＯＳトランジスタＰＭ２のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ１のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ２とは、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ２のソースは高電位電源（電圧ＶＤＤ）に接続されている。そして、ＰＭＯＳトランジスタＰＭ２のドレインは、互いに並列に接続されたＰＭＯＳトランジスタＰＭ３、ＰＭ４のソースに接続されている。この接続ノードがノードＮ１である。
【００１７】
ＰＭＯＳトランジスタＰＭ３、ＰＭ４のドレインは抵抗Ｒ１の一端に接続されている。この接続ノードがノードＮ２である。ＰＭＯＳトランジスタＰＭ３、ＰＭ４のゲートには、それぞれ差動入力信号ＩＮＰ、ＩＮＮが入力される。抵抗Ｒ１の他端は、低電位電源（電圧ＶＳＳ）に接続されている。図２に示すように、ＰＭＯＳトランジスタＰＭ３、ＰＭ４及び抵抗Ｒ１が、図１の同相成分検出部１に対応する同相成分検出部１ａを構成している。
【００１８】
また、ノードＮ２には抵抗Ｒ２の一端が接続されている。抵抗Ｒ２の他端は容量Ｃ１の一端に接続されている。この接続ノードがノードＮ３である。そして、容量Ｃ１の他端は低電位電源（電圧ＶＳＳ）に接続されている。図２に示すように、抵抗Ｒ２及び容量Ｃ１が、図１の高周波成分除去部２に対応する高周波成分除去部２ａを構成している。
【００１９】
そして、ノードＮ３にはヒステリシスコンパレータＸ１の入力が接続されている。ヒステリシスコンパレータＸ１からの出力信号は、インバータＸ２を介してイネーブル信号ＥＮＰとして出力される。さらに、インバータＸ３を介して、イネーブル信号ＥＮＰと極性が反転したイネーブル信号ＥＮＢＰとして出力される。図２に示すように、ヒステリシスコンパレータＸ１、インバータＸ２、Ｘ３が、図１の制御信号発生部３に対応する制御信号発生部３ａを構成している。
【００２０】
ＰＭＯＳトランジスタＰＭ５のソースは高電位電源（電圧ＶＤＤ）に、ドレインはＰＭＯＳ入力ペアを構成するＰＭＯＳトランジスタＰＭ６、ＰＭ７のソースに接続されている。この接続ノードがノードＮ４である。ＰＭＯＳトランジスタＰＭ５のゲートは、スイッチＳＷ２を介してＰＭＯＳトランジスタＰＭ１のゲートに接続されている。即ち、ＰＭＯＳトランジスタＰＭ５は、スイッチＳＷ２がオンの場合、ＰＭＯＳトランジスタＰＭ１とカレントミラーを構成する定電流源トランジスタである。また、ＰＭＯＳトランジスタＰＭ５のゲートは、スイッチＳＷ１を介して、高電位電源（電圧ＶＤＤ）に接続されている。そのため、スイッチＳＷ１がオンの場合、ＰＭＯＳトランジスタＰＭ５のソース・ゲート電圧が等しくなり、ＰＭＯＳトランジスタＰＭ５がオフとなる。
【００２１】
更に詳細には、スイッチＳＷ１、ＳＷ２は直列に接続されたＰＭＯＳトランジスタである。スイッチＳＷ１のソースが高電位電源（電圧ＶＤＤ）に接続されており、ドレインがスイッチＳＷ２のソースに接続されている。スイッチＳＷ１のドレインとスイッチＳＷ２のソースとの間にＰＭＯＳトランジスタＰＭ５のゲートが接続されている。そして、スイッチＳＷ２のドレインがＰＭＯＳトランジスタＰＭ１のゲートに接続されている。スイッチＳＷ１、ＳＷ２のゲートには、それぞれイネーブル信号ＥＮＰとイネーブル信号ＥＮＢＰとが入力される。そのため、スイッチＳＷ１、ＳＷ２は相補的にオンオフする。
【００２２】
ＰＭＯＳ入力ペアを構成するＰＭＯＳトランジスタＰＭ６のドレインは、ＮＭＯＳトランジスタＮＭ３のドレインに接続されている。ＮＭＯＳトランジスタＮＭ３のソースは、低電位電源（電圧ＶＳＳ）に接続されている。一方、ＰＭＯＳ入力ペアを構成するＰＭＯＳトランジスタＰＭ７のドレインは、ＮＭＯＳトランジスタＮＭ４のドレインに接続されている。ＮＭＯＳトランジスタＮＭ４のソースは、低電位電源（電圧ＶＳＳ）に接続されている。
【００２３】
ＮＭＯＳトランジスタＮＭ３のゲートは、ＮＭＯＳトランジスタＮＭ６のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ３のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ３とＮＭＯＳトランジスタＮＭ６とは、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ６のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ９のドレインに接続されている。
【００２４】
ＮＭＯＳトランジスタＮＭ４のゲートは、ＮＭＯＳトランジスタＮＭ５のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ４のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ４、ＮＭ５は、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ５のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ８のドレインに接続されている。
【００２５】
ＰＭＯＳトランジスタＰＭ８、ＰＭ９のソースはいずれも高電位電源（電圧ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＰＭ８のゲートは、ＰＭＯＳトランジスタＰＭ８のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ８のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ８、ＰＭ９は、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ９のソースは高電位電源（電圧ＶＤＤ）に接続されている。そして、ＰＭＯＳトランジスタＰＭ９のドレインと、ＮＭＯＳトランジスタＮＭ６のドレインとの接続ノードＮ５からＰＭＯＳ入力差動増幅回路ＰＡの出力信号が出力される。
【００２６】
他方、ＮＭＯＳトランジスタＮＭ１のゲートは、ＮＭＯＳトランジスタＮＭ７のゲートとも互いに接続されている。即ち、ＮＭＯＳトランジスタＮＭ１、ＮＭ７は、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ７のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ１０のドレインに接続されている。
【００２７】
ＰＭＯＳトランジスタＰＭ１０のソースは高電位電源（電圧ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＰＭ１０のゲートは、ＰＭＯＳトランジスタＰＭ１１のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ１０のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ１０、ＰＭ１１は、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ１１のソースは高電位電源（電圧ＶＤＤ）に接続されている。そして、ＰＭＯＳトランジスタＰＭ１１のドレインは、ＮＭＯＳトランジスタＮＭ８のドレインに接続されている。
【００２８】
ＮＭＯＳトランジスタＮＭ８のソースは低電位電源（電圧ＶＳＳ）に接続されている。ＮＭＯＳトランジスタＮＭ８のゲートは、ＮＭＯＳトランジスタＮＭ９のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ８のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ８、ＮＭ９は、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ９のソースは低電位電源（電圧ＶＳＳ）に接続されている。そして、ＮＭＯＳトランジスタＮＭ９のドレインは、互いに並列に接続されたＮＭＯＳトランジスタＮＭ１０、ＮＭ１１のソースに接続されている。この接続ノードがノードＮ６である。
【００２９】
ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１のドレインは抵抗Ｒ３の一端に接続されている。この接続ノードがノードＮ７である。ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１のゲートには、それぞれ差動入力信号ＩＮＰ、ＩＮＮが入力される。抵抗Ｒ３の他端は、高電位電源（電圧ＶＤＤ）に接続されている。図２に示すように、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１及び抵抗Ｒ３が、図１の同相成分検出部１に対応する同相成分検出部１ｂを構成している。
【００３０】
また、ノードＮ７には抵抗Ｒ４の一端が接続されている。抵抗Ｒ４の他端は容量Ｃ２の一端に接続されている。この接続ノードがノードＮ８である。そして、容量Ｃ２の他端は高電位電源（電圧ＶＤＤ）に接続されている。図２に示すように、抵抗Ｒ４及び容量Ｃ２が、図１の高周波成分除去部２に対応する高周波成分除去部２ｂを構成している。
【００３１】
そして、ノードＮ８にはヒステリシスコンパレータＸ４の入力が接続されている。ヒステリシスコンパレータＸ４からの出力信号は、インバータＸ５を介してイネーブル信号ＥＮＢＮとして出力される。さらに、インバータＸ６を介して、イネーブル信号ＥＮＢＮと極性が反転したイネーブル信号ＥＮＮとして出力される。図２に示すように、ヒステリシスコンパレータＸ４、インバータＸ５、Ｘ６が、図１の制御信号発生部３に対応する制御信号発生部３ｂを構成している。
【００３２】
ＮＭＯＳトランジスタＮＭ１２のソースは低電位電源（電圧ＶＳＳ）に、ドレインはＮＭＯＳ入力ペアを構成するＮＭＯＳトランジスタＮＭ１３、ＮＭ１４のソースに接続されている。この接続ノードがノードＮ９である。ＮＭＯＳトランジスタＮＭ１２のゲートは、スイッチＳＷ４を介してＮＭＯＳトランジスタＮＭ８のゲートに接続されている。即ち、ＮＭＯＳトランジスタＮＭ１２は、スイッチＳＷ４がオンの場合、ＮＭＯＳトランジスタＮＭ８とカレントミラーを構成する定電流源トランジスタである。また、ＮＭＯＳトランジスタＮＭ１２のゲートは、スイッチＳＷ３を介して、低電位電源（電圧ＶＳＳ）に接続されている。そのため、スイッチＳＷ３がオンの場合、ＮＭＯＳトランジスタＮＭ１２のソース・ゲート電圧が等しくなり、ＮＭＯＳトランジスタＮＭ１２がオフとなる。
【００３３】
更に詳細には、スイッチＳＷ３、ＳＷ４は直列に接続されたＮＭＯＳトランジスタである。スイッチＳＷ３のソースが低電位電源（電圧ＶＳＳ）に接続されており、ドレインがスイッチＳＷ４のソースに接続されている。スイッチＳＷ３のドレインとスイッチＳＷ４のソースとの間にＮＭＯＳトランジスタＮＭ１２のゲートが接続されている。そして、スイッチＳＷ４のドレインがＮＭＯＳトランジスタＮＭ８のゲートに接続されている。スイッチＳＷ３、ＳＷ４のゲートには、それぞれイネーブル信号ＥＮＢＮとイネーブル信号ＥＮＮとが入力される。そのため、スイッチＳＷ３、ＳＷ４は相補的にオンオフする。
【００３４】
ＮＭＯＳ入力ペアを構成するＮＭＯＳトランジスタＮＭ１３のドレインは、ＰＭＯＳトランジスタＰＭ１２のドレインに接続されている。ＰＭＯＳトランジスタＰＭ１２のソースは、高電位電源（電圧ＶＤＤ）に接続されている。一方、ＮＭＯＳ入力ペアを構成するＮＭＯＳトランジスタＮＭ１４のドレインは、ＰＭＯＳトランジスタＰＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＰＭ１３のソースは、高電位電源（電圧ＶＤＤ）に接続されている。
【００３５】
ＰＭＯＳトランジスタＰＭ１２のゲートは、ＰＭＯＳトランジスタＰＭ１４のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ１２のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ１２、ＰＭ１４は、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ１４のソースは高電位電源（電圧ＶＤＤ）に接続され、ドレインはＮＭＯＳトランジスタＮＭ１５のドレインに接続されている。ＮＭＯＳトランジスタＮＭ１５のソースは、低電位電源（電圧ＶＳＳ）に接続されている。
【００３６】
ＰＭＯＳトランジスタＰＭ１３のゲートは、ＰＭＯＳトランジスタＰＭ１５のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ１３のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ１３、ＰＭ１５は、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ１５のソースは高電位電源（電圧ＶＤＤ）に接続され、ドレインはＮＭＯＳトランジスタＮＭ１６のドレインに接続されている。ＮＭＯＳトランジスタＮＭ１６のソースは、低電位電源（電圧ＶＳＳ）に接続されている。
【００３７】
ＮＭＯＳトランジスタＮＭ１５のゲートは、ＮＭＯＳトランジスタＮＭ１８のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ１５のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ１５、ＮＭ１８は、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ１８のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ１７のドレインに接続されている。
【００３８】
ＮＭＯＳトランジスタＮＭ１６のゲートは、ＮＭＯＳトランジスタＮＭ１７のゲートと互いに接続され、かつ、ＮＭＯＳトランジスタＮＭ１６のドレインと接続されている。即ち、ＮＭＯＳトランジスタＮＭ１６、ＮＭ１７は、カレントミラーを構成している。ＮＭＯＳトランジスタＮＭ１７のソースは低電位電源（電圧ＶＳＳ）に接続され、ドレインはＰＭＯＳトランジスタＰＭ１６のドレインに接続されている。
【００３９】
ＰＭＯＳトランジスタＰＭ１６、ＰＭ１７のソースはいずれも高電位電源（電圧ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＰＭ１６のゲートは、ＰＭＯＳトランジスタＰＭ１７のゲートと互いに接続され、かつ、ＰＭＯＳトランジスタＰＭ１６のドレインと接続されている。即ち、ＰＭＯＳトランジスタＰＭ１６、ＰＭ１７は、カレントミラーを構成している。ＰＭＯＳトランジスタＰＭ１７のソースは高電位電源（電圧ＶＤＤ）に接続されている。そして、ＰＭＯＳトランジスタＰＭ１７のドレインと、ＮＭＯＳトランジスタＮＭ１８のドレインとの接続ノードＮ１０からＮＭＯＳ入力差動増幅回路ＮＡの出力信号が出力される。
【００４０】
ノードＮ５から出力されたＰＭＯＳ入力差動増幅回路ＰＡの出力信号と、ノードＮ１０から出力されたＮＭＯＳ入力差動増幅回路ＮＡの出力信号とが、ノードＮ１１において合成される。そして、波形整形用のバッファであるインバータＸ７、Ｘ８を介して、当該レール・ツー・レール型演算増幅器の出力信号ＯＵＴが出力される。
【００４１】
次に、図２の演算増幅器の動作について説明する。上述のように、ＰＭＯＳトランジスタＰＭ３、ＰＭ４のゲートには、それぞれ差動入力信号ＩＮＰ、ＩＮＮが入力される。これにより、ノードＮ２において、差動入力信号ＩＮＰ、ＩＮＮの同相成分（入力コモンモード電圧に応じた電圧）を検出している。ノードＮ２の電圧は、抵抗Ｒ１と抵抗Ｒ１を流れる電流との積で定まる。ここで、抵抗Ｒ１を流れる電流は、定電流源として機能するＰＭＯＳトランジスタＰＭ２が生成する電流に等しい。
【００４２】
ＰＭＯＳトランジスタＰＭ２は、通常飽和領域で動作している。しかしながら、差動入力信号ＩＮＰ、ＩＮＮの入力コモンモード電圧が高電位電源電圧ＶＤＤに近づくと、ノードＮ１の電圧も高電位電源電圧ＶＤＤに近づき、ＰＭＯＳトランジスタＰＭ２のドレイン・ソース間電圧が小さくなる。そのため、ＰＭＯＳトランジスタＰＭ２が線形領域で動作する。線形領域では、ＰＭＯＳトランジスタＰＭ２のドレイン電流のドレイン・ソース間電圧依存性が大きくなる。そのため、入力コモンモード電圧が高電位電源電圧ＶＤＤに近づくにつれ、ＰＭＯＳトランジスタＰＭ２のドレイン電流は急激に低下する。これに伴い、ノードＮ２の電圧も急激に低下する。
【００４３】
ここで、ノードＮ２の電圧は、例えば差動入力信号ＩＮＰ、ＩＮＮの切り換わりにより生じる高周波成分を有しているため、抵抗Ｒ２及び容量Ｃ１から構成されるローパスフィルター即ち高周波成分除去部２ａにより、高周波成分を除去する必要がある。この高周波成分が除去されたノードＮ３における電圧が、ヒステリシスコンパレータＸ１の入力信号となる。ノードＮ２の電圧が低下すると、ノードＮ３の電圧も低下する。ノードＮ３の電圧が、ヒステリシスコンパレータＸ１の第１の基準電圧よりも低くなると、イネーブル信号ＥＮＰがＬに、イネーブル信号ＥＮＢＰがＨになる。そのため、スイッチＳＷ１がオン、スイッチＳＷ２がオフとなり、定電流源であるＰＭＯＳトランジスタＰＭ５がオフになる。即ち、ＰＭＯＳ入力差動増幅回路ＰＡの動作が停止する。ここで、図２では、定電流源であるＰＭＯＳトランジスタＰＭ５をオフすることにより、ＰＭＯＳ入力差動増幅回路ＰＡの動作を停止させているが、特にこれに限定されるものではない。
【００４４】
ここで、ノードＮ１の電位がノードＮ４の電位よりも高くするように設計することにより、入力コモンモード電圧が高電位電源電圧ＶＤＤに近づいた場合、定電流源であるＰＭＯＳトランジスタＰＭ５の動作が線形領域での動作となる前に、ＰＭＯＳ入力差動増幅回路ＰＡの動作を停止させることができる。具体的には、同相成分検出部１ａを構成するＰＭＯＳトランジスタＰＭ３、ＰＭ４のＷ／Ｌ比（Ｗ：チャネル幅、Ｌ：チャネル長）を、ＰＭＯＳ入力ペアを構成するＰＭＯＳトランジスタＰＭ６、ＰＭ７のＷ／Ｌ比よりも小さくすることにより、ノードＮ１の電位をノードＮ４の電位よりも高くすることができる。また、定電流源であるＰＭＯＳトランジスタＰＭ５よりもＰＭＯＳトランジスタＰＭ２のサイズを大きくすることにより、ノードＮ１の電位をノードＮ４の電位よりも高くすることができる。
【００４５】
このように、定電流源であるＰＭＯＳトランジスタＰＭ５の動作が線形領域での動作となる前にＰＭＯＳ入力差動増幅回路ＰＡの動作を停止させることができるため、後述する比較例に見られるようなジッタの増加はない。即ち、ジッタを低減することができる。
【００４６】
同様に、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１のゲートには、それぞれ差動入力信号ＩＮＰ、ＩＮＮが入力される。これにより、ノードＮ７において、差動入力信号ＩＮＰ、ＩＮＮの同相成分を検出している。ノードＮ７の電圧は、抵抗Ｒ３と抵抗Ｒ３を流れる電流との積で定まる。ここで、抵抗Ｒ３を流れる電流は、定電流源として機能するＮＭＯＳトランジスタＮＭ９が生成する電流に等しい。
【００４７】
ＮＭＯＳトランジスタＮＭ９は、通常飽和領域で動作している。しかしながら、差動入力信号ＩＮＰ、ＩＮＮの入力コモンモード電圧が低電位電源電圧ＶＳＳに近づくと、ノードＮ６の電圧も低電位電源電圧ＶＳＳに近づき、ＮＭＯＳトランジスタＮＭ９のドレイン・ソース間電圧が小さくなる。そのため、ＮＭＯＳトランジスタＮＭ９が線形領域で動作する。線形領域では、ＮＭＯＳトランジスタＮＭ９のドレイン電流のドレイン・ソース間電圧依存性が大きくなる。そのため、入力コモンモード電圧が低電位電源電圧ＶＳＳに近づくにつれ、ＮＭＯＳトランジスタＮＭ９のドレイン電流は急激に低下する。これに伴い、ノードＮ７の電圧も急激に上昇する。
【００４８】
ここで、ノードＮ７の電圧は、高周波成分を有しているため、抵抗Ｒ４及び容量Ｃ２から構成されるローパスフィルター即ち高周波成分除去部２ｂにより、高周波成分を除去する必要がる。この高周波成分が除去されたノードＮ８における電圧が、ヒステリシスコンパレータＸ４の入力信号となる。ノードＮ８の電圧が上昇すると、ノードＮ３の電圧も上昇する。ノードＮ３の電圧が、ヒステリシスコンパレータＸ４の第２の基準電圧よりも高くなると、イネーブル信号ＥＮＢＮがＨに、イネーブル信号ＥＮＮがＬになる。そのため、スイッチＳＷ３がオン、スイッチＳＷ４がオフとなり、定電流源であるＮＭＯＳトランジスタＮＭ１２がオフになる。即ち、ＮＭＯＳ入力差動増幅回路ＮＡの動作が停止する。ここで、図２では、定電流源であるＮＭＯＳトランジスタＮＭ１２をオフすることにより、ＮＭＯＳ入力差動増幅回路ＮＡの動作を停止させているが、特にこれに限定されるものではない。
【００４９】
ここで、ノードＮ６の電位がノードＮ９の電位よりも低くなるように設計することにより、入力コモンモード電圧が低電位電源電圧ＶＳＳに近づいた場合、定電流源であるＮＭＯＳトランジスタＮＭ１２の動作が線形領域での動作となる前に、ＮＭＯＳ入力差動増幅回路ＮＡの動作を停止させることができる。具体的には、同相成分検出部１ｂを構成するＮＭＯＳトランジスタＮＭ１０、ＮＭ１１のＷ／Ｌ比を、ＮＭＯＳ入力ペアを構成するＮＭＯＳトランジスタＮＭ１３、ＮＭ１４のＷ／Ｌ比よりも小さくすることにより、ノードＮ６の電位をノードＮ９の電位よりも低くすることができる。また、定電流源であるＮＭＯＳトランジスタＮＭ１２よりもＮＭＯＳトランジスタＮＭ９のサイズを大きくすることにより、ノードＮ６の電位をノードＮ９の電位よりも低くすることができる。
【００５０】
このように、定電流源であるＮＭＯＳトランジスタＮＭ１２の動作が線形領域での動作となる前にＮＭＯＳ入力差動増幅回路ＮＡの動作を停止させることができるため、後述する比較例に見られるようなジッタの増加はない。即ち、ジッタを低減することができる。
【００５１】
図３は、実施の形態１の比較例に係る演算増幅器の回路図である。図２の演算増幅器と比較して、同相成分検出部１ａ、１ｂ、高周波成分除去部２ａ、２ｂ、制御信号発生部３ａ、３ｂ、スイッチＳＷ１〜ＳＷ４、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭＯＳトランジスタＮＭ２、ＮＭ９が削除された構成である。また、ＰＭＯＳ入力差動増幅回路ＰＡの定電流源であるＰＭＯＳトランジスタＰＭ５のゲートは、ＰＭＯＳトランジスタＰＭ１０のゲートに接続されている。ＮＭＯＳ入力差動増幅回路ＮＡの定電流源であるＮＭＯＳトランジスタＮＭ１２のゲートは、ＮＭＯＳトランジスタＮＭ８のゲートに接続されている。その他の構成は、実施の形態１と同様であるため、説明を省略する。
【００５２】
ＰＭＯＳトランジスタＰＭ５は、通常飽和領域で動作している。しかしながら、差動入力信号ＩＮＰ、ＩＮＮの入力コモンモード電圧が高電位電源電圧ＶＤＤに近づくと、ノードＮ４の電圧も高電位電源電圧ＶＤＤに近づき、ＰＭＯＳトランジスタＰＭ５のドレイン・ソース間電圧が小さくなる。そのため、ＰＭＯＳトランジスタＰＭ５の動作が線形領域での動作となる。線形領域では、ＰＭＯＳトランジスタＰＭ５のドレイン電流のドレイン・ソース間電圧依存性が大きくなる。そこで、高電位電源電圧ＶＤＤに雑音が重畳された場合、ＰＭＯＳトランジスタＰＭ５のドレイン電流が変化する。その結果、ＰＭＯＳ入力差動増幅回路ＰＡの遅延時間が変化し、ジッタが増大する。なお、入力コモンモード電圧が更に上昇すると、ＰＭＯＳトランジスタＰＭ５がオフするため、ジッタは逆に減少する。
【００５３】
一方、ＮＭＯＳトランジスタＮＭ１２は、通常飽和領域で動作している。しかしながら、差動入力信号ＩＮＰ、ＩＮＮの入力コモンモード電圧が低電位電源電圧ＶＳＳに近づくと、ノードＮ９の電圧も低電位電源電圧ＶＳＳに近づき、ＮＭＯＳトランジスタＮＭ１２のドレイン・ソース間電圧が小さくなる。そのため、ＮＭＯＳトランジスタＮＭ１２の動作が線形領域での動作となる。線形領域では、ＮＭＯＳトランジスタＮＭ１２のドレイン電流のドレイン・ソース間電圧依存性が大きくなる。そこで、低電位電源電圧ＶＳＳに雑音が重畳された場合、ＮＭＯＳトランジスタＮＭ１２のドレイン電流が変化する。その結果、ＮＭＯＳ入力差動増幅回路ＮＡの遅延時間が変化し、ジッタが増大する。なお、入力コモンモード電圧が更に降下すると、ＮＭＯＳトランジスタＮＭ１２がオフするため、ジッタは逆に減少する。
【００５４】
図４は、実施例及び比較例に係る演算増幅器のジッタ特性を比較して示すグラフである。横軸は入力コモンモード電圧Ｖｃｍ［Ｖ]、縦軸は出力信号ＯＵＴのジッタ［ｐｓ]を示している。高電位電源電圧ＶＤＤに１００ｍＶ、２５０ＭＨｚの正弦波、低電位電源電圧ＶＳＳに１００ｍＶ、１００ＭＨｚの正弦波の雑音を重畳させた場合の、シミュレーション結果である。実施例、比較例ともに、低電位電源電圧ＶＳＳ＝０Ｖ、高電位電源電圧ＶＤＤ＝１．８Ｖである。図４に示すように、比較例では、０．５Ｖ付近でＮＭＯＳ入力差動増幅回路ＮＡが線形領域で動作し、１．３Ｖ付近でＰＭＯＳ入力差動増幅回路ＰＡが線形領域で動作するため、ジッタ特性が極端に悪化する。
【００５５】
一方、上述の通り、実施例では、定電流源であるＮＭＯＳトランジスタＮＭ１２及びＰＭＯＳトランジスタＰＭ５の動作が線形領域での動作となる前に差動増幅回路ＮＡ、ＰＡの動作を停止させることができる。そのため、ジッタ特性が極端に悪化する入力コモンモード電圧Ｖｃｍが存在しない。従って、低電位電源電圧ＶＳＳから高電位電源電圧ＶＤＤまでの全範囲の入力コモンモード電圧Ｖｃｍに対し、良好なジッタ特性を有している。なお、図４に示すように、実施例、比較例を問わず、差動増幅回路ＮＡ、ＰＡが共に動作する入力コモンモード電圧Ｖｃｍの範囲において、特に良好なジッタ特性となる。
【符号の説明】
【００５６】
１、１ａ、１ｂ  同相成分検出部
２、２ａ、２ｂ  高周波成分除去部
３、３ａ、３ｂ  制御信号発生部
Ｃ１、Ｃ２  容量
ＣＳ  定電流源
Ｎ１〜Ｎ１１  ノード
ＮＡ  ＮＭＯＳ入力差動増幅回路
ＮＭ１〜ＮＭ１８  ＮＭＯＳトランジスタ
ＰＡ  ＰＭＯＳ入力差動増幅回路
ＰＭ１〜ＰＭ１７  ＰＭＯＳトランジスタ
Ｒ１〜Ｒ４  抵抗
ＳＷ１〜ＳＷ４  スイッチ
Ｘ１、Ｘ４  ヒステリシスコンパレータ
Ｘ２、Ｘ３、Ｘ５〜Ｘ８  インバータ
【図１】
2011135278.tif 000003
【図２】
2011135278.tif 000004
【図３】
2011135278.tif 000005
【図４】
2011135278.tif 000006