(57)【要約】【課題】動作信頼性を向上させる半導体装置を提供すること。【解決手段】第１電圧を第１ノードに出力する第１電圧発生回路４１と、第２電圧を第２ノードに出力する第２電圧発生回路４２と、前記第１ノードと前記第２ノードとを短絡可能なＭＯＳトランジスタ７１と、前記ＭＯＳトランジスタ７１をオン状態とさせることで、前記第１ノードと前記第２ノードとを短絡するよう制御する制御部６とを具備し、前記制御部６は、前記ＭＯＳトランジスタ７１をオン状態で維持させる期間を、時間で制御する。【選択図】図１
2011008875.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧を第１ノードに出力する第１電圧発生回路と、
第２電圧を第２ノードに出力する第２電圧発生回路と、
前記第１ノードと前記第２ノードとを短絡可能なＭＯＳトランジスタと、
前記ＭＯＳトランジスタをオン状態とさせることで、前記第１ノードと前記第２ノードとを短絡するよう制御する制御部と
を具備し、前記制御部は、前記ＭＯＳトランジスタをオン状態で維持させる期間を、時間で制御することを特徴とする半導体装置。
【請求項２】
前記第１ノードには第１負荷が接続され、前記第２ノードには前記第１負荷よりも大きい第２負荷が接続され、
前記第１電圧が前記第２電圧よりも大きい場合、前記制御部は前記第１負荷の電位が前記第２電圧に達する前に、前記ＭＯＳトランジスタをオフ状態とする
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ノードには第１負荷が接続され、前記第２ノードには前記第１負荷よりも大きい第２負荷が接続され、
読み出し時において、前記第２電圧が前記第１電圧よりも大きい場合、制御部は前記第２負荷の電位が前記第１電圧に達する前に、前記ＭＯＳトランジスタをオフ状態とする
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタはｎ型高耐圧イントリシックＭＯＳトランジスタである
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性半導体記憶装置に適用される半導体装置に関する。
【背景技術】
【０００２】
近年、微細化が進むにつれ隣接ワード線及び隣接ビット線の間隔が狭くなってきている。すなわち、メモリセルトランジスタ間距離が狭くなってきている。そこで、例えば２値のデータを保持するメモリセルトランジスタにデータの書き込みを実行すると、隣接するメモリセルトランジスタの閾値分布の変動により、既に書き込みがなされたメモリセルトランジスタの閾値分布が変動してしまうといった問題がある。以下、この閾値分布の変動をカップリング効果と呼ぶ。
【０００３】
このため、メモリセルトランジスタの閾値は当初読み出しレベルから上昇してしまい、該メモリセルトランジスタをオン状態とするには更に大きな電圧を転送する必要がある。
【０００４】
ここで、メモリセルトランジスタの制御ゲートよりも先に、該メモリセルトランジスタに隣接するメモリセルトランジスタの制御ゲートに上記大きな電圧が転送されると、不純物拡散層とメモリセルトランジスタとの間にＧＩＤＬ（Gate Induced Drain Leakage）が発生してしまうといった問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１３４８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、動作信頼性を向上させる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、第１電圧を第１ノードに出力する第１電圧発生回路と、第２電圧を第２ノードに出力する第２電圧発生回路と、前記第１ノードと前記第２ノードとを短絡可能なＭＯＳトランジスタと、前記ＭＯＳトランジスタをオン状態とさせることで、前記第１ノードと前記第２ノードとを短絡するよう制御する制御部とを具備し、前記制御部は、前記ＭＯＳトランジスタをオン状態で維持させる期間を、時間で制御する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上させる半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布。
【図４】この発明の第１の実施形態に係る電圧発生回路のブロック図。
【図５】この発明の第１の実施形態に係る制御部及び電圧発生回路のブロック図。
【図６】この発明の第１の実施形態に係るメモリセルトランジスタのデータ読み出し動作であり、（ａ）図は第１の読み出しステップであり、（ｂ）図は第２の読み出しステップ。
【図７】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるデータ読み出し時の電圧伝送動作であり、イネーブル信号ＥＮ、ＭＯＳトランジスタ７１、信号ＴＧ、ＭＯＳトランジスタ２３、ノードＮ２、Ｎ３、及びワード線ＷＬのタイムチャート。
【図８】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるデータ読み出し時の電圧伝送動作であり、イネーブル信号ＥＮ、ＭＯＳトランジスタ７１、信号ＴＧ、ノードＮ２、Ｎ３、及びワード線ＷＬのタイムチャート。
【図９】この発明の従来例に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１０】この発明の変形例に係るＮＡＮＤ型フラッシュメモリにおけるデータ読み出し時の電圧伝送動作であり、イネーブル信号ＥＮ、ＭＯＳトランジスタ７１、信号ＴＧ、ＭＯＳトランジスタ２３、ノードＮ２、Ｎ３、及びワード線ＷＬのタイムチャート。
【図１１】この発明の第２の実施形態に係る制御部及び電圧発生回路のブロック図。
【図１２】この発明の第２の実施形態に係るメモリセルトランジスタのデータ読み出し動作であり、（ａ）図は第１の読み出しステップであり、（ｂ）図は第２の読み出しステップ。
【図１３】この発明の第２の実施形態に係るメモリセルトランジスタのデータ読み出し動作。
【図１４】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるデータ読み出し時の電圧伝送動作であり、イネーブル信号ＥＮ、ＭＯＳトランジスタ７１、９１、信号ＴＧ、ＭＯＳトランジスタ２３、ノードＮ２、Ｎ３、及びワード線ＷＬのタイムチャート。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
[第１の実施形態]  
本発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。本実施形態の概要は、読み出し時において種々の電圧を発生させる２つ以上の電圧発生回路の出力端をショートさせることで、メモリセルアレイに接続されるワード線ＷＬに転送される電圧のタイミングを揃えるものである。まず、第１の実施形態に係る半導体装置の構成について説明する。
【００１２】
図１は、第１の実施形態に係る半導体装置であり、その一例としてＮＡＮＤ型フラッシュメモリを挙げる。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ワード線制御回路３、電圧発生回路４、センスアンプ５、制御部６を備える。まず、メモリセルアレイ１について説明する。
【００１３】
＜メモリセルアレイ１の構成例＞  
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬとして機能し、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。
【００１４】
図１に示すようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば導電膜）と、電荷蓄積層上に形成された層間絶縁膜と、更に層間絶縁膜層上に形成された制御ゲート電極とを有するＦＧ構造である。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１５】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。
【００１７】
＜メモリセルアレイ１の断面図について＞  
次に図２を用いて、上記構成のブロックＢＬＫ０乃至ＢＬＫｓにおけるメモリセルアレイ１の断面構成について説明する。図２は図１においてビット線ＢＬ方向に沿ったＮＡＮＤストリング１１の断面図を示している。
【００１８】
図２に示すように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成されている。ｎ型ウェル領域１０１の表面領域内にはｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４上に、メモリセルトランジスタＭＴのゲート電極、及び選択トランジスタＳＴ１、ＳＴ２が形成されている。メモリセルトランジスタＭＴのゲート電極及び選択トランジスタＳＴ１、及びＳＴ２は、ＦＧ構造を有した積層構造である。積層構造はゲート絶縁膜１０４上に導電膜１０５、層間絶縁膜１０６、及び多結晶シリコン層１０７が順次形成されている。また、多結晶シリコン層１０７の表面は、金属シリサイド化されている。
【００１９】
上記説明したメモリセルトランジスタＭＴにおいて、ゲート絶縁膜１０４はトンネル絶縁膜として機能する。そして導電膜１０５は、浮遊ゲート（ＦＧ）として機能し、多結晶シリコン層１０７は制御ゲートとして機能する。結晶シリコン層１０７は、図１におけるビット線ＢＬ方向に直交するワード線ＷＬ方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、導電膜１０５、及び多結晶シリコン層１０７を、それぞれ電荷蓄積層１０５、及び制御ゲート１０７と呼ぶことがある。
【００２０】
また選択トランジスタＳＴ１、ＳＴ２において、導電膜１０５はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、導電膜１０５が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン１０７のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン１０７の電位は、一定の電位、またはフローティングの状態とされる。
【００２１】
ゲート電極間に位置するｐ−ウェル領域１０２表面内には、ｎ＋型不純物拡散層１０３が形成されている。ｎ＋不純物拡散層１０３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１０３、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。
【００２２】
またｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２のｎ＋不純物拡散層（ソース）１０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８表面には、コンタクトプラグＣＰ２に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬの一部として機能する。また層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１のｎ＋不純物拡散層（ドレイン）１０３に達するコンタクトプラグＣＰ３に接続される金属配線層１１０が形成されている。層間絶縁膜１０８上には層間絶縁膜１１１が形成されている。層間絶縁膜１１１上には層間絶縁膜１１２が形成されている。層間絶縁膜１１２上には金属配線層１１３が形成されている。金属配線層１１３はビット線ＢＬとして機能する。層間絶縁膜１１１、１１２中には、その上面で金属配線層１１３に接し、底面で金属配線層１１０に接するコンタクトプラグＣＰ４が形成されている。そして、コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層１１０がコンタクトプラグＣＰ１として機能する。また、金属配線層１１３上に、絶縁膜１１４が形成されている。
【００２３】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴのセル数を示したグラフである。
【００２４】
図３に示すように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００２５】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。
【００２６】
＜ロウデコーダ２について＞  
次に図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、ブロックデコーダ２０は制御線ＴＧを介して、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３を選択し、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ワード線制御回路３を介して電圧発生回路４から与えられた電圧をそれぞれ印加する。
【００２７】
＜ワード線制御回路３について＞  
次にワード線制御回路３について説明する。ここでは、ワード線制御回路３の構成については触れず、機能的な説明をする。ワード線制御回路３は、電圧発生回路４が生成した種々の電圧を、適切なワード線ＷＬに割り当てた後、ロウデコーダ２を介して転送する。例えば、ワード線制御回路３は読み出し時においてワード線ＷＬ３１に、該ワード線ＷＬに接続されたメモリセルトランジスタＭＴの保持する読み出したいデータに応じた電圧を転送する場合、それ以外のワード線ＷＬ０乃至３０及びワード線ＷＬ３２乃至６３にはメモリセルトランジスタＭＴがオン状態とされる電圧が転送される制御を行う。なお、このワード線制御回路３により、セレクトゲート線ＳＧＤ１を介して、信号ｓｇｄが選択トランジスタＳＴ１のゲートに転送される。また、ワード線制御回路３により、セレクトゲート線ＳＧＳ１を介して、信号ｓｇｓが選択トランジスタＳＴ２のゲートに転送される。そして、信号ｓｇｄ及び信号ｓｇｓはそれぞれ‘Ｈ’レベルを電圧ＶＤＤ（例えば、１．８[Ｖ]）とし、‘Ｌ’レベルを０[Ｖ]とした信号である。選択トランジスタＳＴ１、ＳＴ２は、それぞれ電圧ＶＤＤによりオン状態とされる。
【００２８】
＜電圧発生回路４について＞  
次に電圧発生回路４について説明する。図１に示すように電圧発生回路４は第１電圧発生回路４１、第２電圧発生回路４２、第３電圧発生回路４３、第４電圧発生回路４４、及び第５電圧発生回路４５を備える。第１電圧発生回路４１乃至第５電圧発生回路４５について図４を用いて説明する。
【００２９】
図１に示すように第１電圧発生回路４１乃至第５電圧発生回路４５は、それぞれリミッタ回路５０及びチャージポンプ回路５１を備える。チャージポンプ５１は、制御部６により制御される例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードＮ１から出力され、ワード線制御回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５０はノードＮ１の電位を監視しつつ、該ノードＮ１の電位に応じてチャージポンプ回路５１を制御する。すなわち、リミッタ回路５０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路５１のポンピングを停止し、該ノードＮ１の電位を降圧させる。そして、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路５１にポンピングするよう命令し、該ノードＮ１の電位を昇圧させる。
【００３０】
次に上記第１電圧発生回路４１乃至第５電圧発生回路４５が発生する電圧について説明する。まず、第１電圧発生回路４１はデータの読み出し時に電圧ＶＲＥＡＤを発生させ、非選択ワード線に該電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。
【００３１】
また、第２電圧発生回路４２は、電圧ＶＲＥＡＤＬＡを発生させ、選択ワード線ＷＬのドレイン側に隣接する非選択ワード線ＷＬに該電圧ＶＲＥＡＤＬＡを転送する。電圧ＶＲＥＡＤＬＡは、上記電圧ＶＲＥＡＤと同様、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴをオン状態とする電圧であり、必要に応じて電圧ＶＲＥＡＤよりも大きな値とされる。すなわち、電圧ＶＲＥＡＤよりも小さな値とされる場合もある。そして、この電圧ＶＲＥＡＤＬＡの大きさは、リミッタ回路５０により制御される。
【００３２】
そして、第３電圧発生回路４３はデータの読み出し時に電圧ＶＣＧＲを発生させ、選択ワード線ＷＬに該電圧ＶＣＧＲを転送する。電圧ＶＣＧＲとは、メモリセルトランジスタＭＴから読み出そうとするデータに応じた電圧である。
【００３３】
第４電圧発生回路４４はデータの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。
【００３４】
そして、第５電圧発生回路４５は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。なお、上記第１電圧発生回路４１乃至第５電圧発生回路４５を区別しない場合には、単に電圧発生回路４と呼ぶ。
【００３５】
＜センスアンプ５について＞  
センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスアンプ５は電圧ＶＤＤをビット線ＢＬにプリチャージする。そして、センスアンプ５はビット線ＢＬにおける電圧（または電流）をセンスする。また、データの書き込み時には、電圧発生回路４から転送された電圧ＶＤＤをビット線ＢＬに転送する。
【００３６】
＜制御部６について＞  
次に制御部６について説明する。制御部６は、特に読み出し時において、第１電圧発生回路４１及び第２電圧発生回路４２の出力端からそれぞれ出力される電圧が昇圧される間、該電圧の昇圧速度が揃うように、該出力端同士を短絡させる。また、制御部６はＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。そして、制御部６は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部６は、ブロック選択信号をロウデコーダ２に出力する。
【００３７】
＜第１、第２電圧発生回路４１、４２及びショート回路７について＞  
次に、図５を用いてショート回路７及び上記説明した第１、第２電圧発生回路４１、４２の構成例について説明する。図５は、制御部６、ショート回路７、第１電圧発生回路４１、及び第２電圧発生回路４２のブロック図である。制御部６は制御ユニット６０及びローカルポンプ６１を備える。ローカルポンプ６１は制御ユニット６０から与えられるイネーブル信号ＥＮ（図中、ＥＮと表記）に応じて、ショート回路７に‘Ｌ’または‘Ｈ’レベルの信号を出力する。そして、ローカルポンプ６１は第２電圧発生回路４２の出力端であるノードＮ３に接続される。つまり、ローカルポンプ６はノードＮ３の電位をリファレンス電圧として、ＭＯＳトランジスタ７１に電圧を印加する。すなわち、ローカルポンプ６１がＭＯＳトランジスタ７１のゲートに与える電圧の値は、ノードＮ３のリファレンス電圧と該ＭＯＳトランジスタ７１の閾値電圧との和である。ここで、ＭＯＳトランジスタ７１の閾値電圧をＶｔｈ７１とすると、ローカルポンプ６１が出力する‘Ｈ’レベルの信号は、電圧（ノードＮ３の電位＋Ｖｔｈ７１）とされる。そしてこの‘Ｈ’レベルの信号により、ＭＯＳトランジスタ７１がオン状態とされる。
【００３８】
また、第１電圧発生回路４１の出力端にはノードＮ２が接続され、前述のように第２電圧発生回路４２の出力端にはノードＮ３が接続されている。そして、ノードＮ２及びノードＮ３の先は上述したワード線制御回路３を介してワード線ＷＬに接続される。
【００３９】
ショート回路７はＭＯＳトランジスタ７１を備える。ＭＯＳトランジスタ７１はＭＯＳトランジスタ２１乃至２３よりも高耐圧なｎ型ＭＯＳトランジスタであり、具体的にはｎ型イントリシックＭＯＳトランジスタ（以下、Ｉ−Ｔｙｐｅと呼ぶ）である。そしてＭＯＳトランジスタ７１の電流経路の一端はノードＮ２に接続され、他端はノードＮ３に接続され、ゲートにはローカルポンプ６１の出力が与えられる。すなわち、ローカルポンプ６１の出力に応じて、ＭＯＳトランジスタ７１がオン状態とされることで、ノードＮ２とノードＮ３とが短絡される。そして、ノードＮ２とノードＮ３とが短絡されると、該ノードＮ２及びノードＮ３の電位は等電位とされる。
【００４０】
なお、ＭＯＳトランジスタ７１はｎ型の高耐圧ディプレッションＭＯＳトランジスタ（以下、Ｄ−Ｔｙｐｅと呼ぶ）、またはｎ型の高耐圧エンハンスメントＭＯＳトランジスタ（以下、Ｅ−Ｔｙｐｅと呼ぶ）であってもよいが、より好ましくは上記Ｉ−Ｔｙｐｅを用いる方がよい。その理由として閾値電圧の絶対値が低い方がオン・オフの切り替えが早いためである。
【００４１】
以下、Ｅ−Ｔｙｐｅ、Ｄ−Ｔｙｐｅ、及びＩ−Ｔｙｐｅにおける閾値特性について説明する。これらの中で閾値電圧が一番大きいものはＥ−Ｔｙｐｅであり、その閾値電圧はＤ−Ｔｙｐｅ、及びＩ−Ｔｙｐｅの閾値電圧に比して正側に位置している。すなわち、この閾値電圧をＶｔｈＥとすると、ノードＮ２またはＮ３の電位が０[Ｖ]として、ゲートに該電圧ＶｔｈＥ以上の電圧が印加されると、ＭＯＳトランジスタ７１がオン状態とされ、電圧ＶｔｈＥよりも小さな電圧が印加されるとオフ状態とされる。
【００４２】
次に、Ｄ−Ｔｙｐｅの閾値電圧が一番小さく、負側に位置している。すなわち、この閾値電圧をＶｔｈＤとすると、ノードＮ２またはＮ３の電位が０[Ｖ]として、ゲートに該電圧ＶｔｈＤ以上の電圧が印加されると、ＭＯＳトランジスタ７１がオン状態とされ、電圧ＶｔｈＤよりも負側の電圧が印加されるとオフ状態とされる。
【００４３】
更に、Ｉ−Ｔｙｐｅは上記Ｄ−Ｔｙｐｅ及びＥ−Ｔｙｐｅの中間に位置する閾値電圧とされ、０[Ｖ]と電圧ＶｔｈＤとの間に位置する。この閾値電圧をＶｔｈＩとして、ノードＮ２またはＮ３の電位が０[Ｖ]とする。この場合、ゲートに該電圧ＶｔｈＩ以上の電圧が印加されると、ＭＯＳトランジスタ７１がオン状態とされ、該電圧ＶｔｈＩよりも負側の電圧が印加されるとオフ状態とされる。
【００４４】
ここで本実施形態に係るローカルポンプ６１は正電圧を生成する。このため、ローカルポンプ６１を駆動させずゲートの電位を０[Ｖ]とした時、ＭＯＳトランジスタ７１をオフ状態で維持しつつ、且つ該オフ状態からオン状態へと素早い切り替えが可能なものとして、図６に示すように閾値電圧の低いＩ−Ｔｙｐｅを用いることが好ましい。この場合、ノードＮ２またはＮ３に２[Ｖ]程度のバックバイアスを掛けることで、ＭＯＳトランジスタ７１をオフ状態とする。
【００４５】
また、Ｄ−Ｔｙｐｅを用いる際は、ノードＮ２またはＮ３に４[Ｖ]程度のバックバイアスを掛けることで、ＭＯＳトランジスタ７１をオフ状態とする。そして、Ｅ−ＴｙｐｅとしてＭＯＳトランジスタ７１を用いる際は、上記バックバイアスを印加する必要はない。
【００４６】
＜ＮＡＮＤ型フラッシュメモリの読み出し動作について＞  
次に、上記ＮＡＮＤ型フラッシュメモリにおける読み出し動作について図６（ａ）、（ｂ）を用いて説明する。図６（ａ）、（ｂ）は、図２で説明したメモリセルアレイ１の断面図において、特にメモリセルトランジスタＭＴに着目した図であり、Ｎ番目（Ｎは自然数）のワード線ＷＬに対応するメモリセルトランジスタＭＴのデータを読み出そうとする様子を示している。すなわち、Ｎ番目のワード線ＷＬが選択ワード線ＷＬとされる場合である。
【００４７】
＜ステップ１＞  
まず、選択ワード線ＷＬＮに対応するメモリセルトランジスタＭＴのデータを読み出す場合、該選択ワード線ＷＬＮのドレイン側に隣接するメモリセルトランジスタＭＴに電圧ＶＣＧＲを転送する。例えば、Ｎ＝３１とすれば、選択ワード線ＷＬ３１に隣接するワード線ＷＬ３２に電圧ＶＣＧＲを転送する。これにより、ワード線ＷＬ３２に対応するメモリセルトランジスタＭＴの閾値分布を把握することが出来る。つまり、メモリセルトランジスタＭＴの閾値分布が、例え当初予定とする閾値分布からズレていたとしても、この読み出しステップを実行することにより、メモリセルトランジスタＭＴの閾値分布を把握することが出来る。つまり、電圧ＶＣＧＲは、メモリセルトランジスタＭＴから読み出したいデータに応じた電圧とされることから、該メモリセルトランジスタＭＴがオン状態とされたその電圧ＶＣＧＲの値によりその閾値分布が確認できる。そして、この電圧ＶＣＧＲの値を以って、第２電圧発生回路が生成する電圧ＶＲＥＡＤＬＡの値が設定される。ここで、電圧ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ±α）とすると、メモリセルトランジスタＭＴの閾値分布が高い場合は、電圧ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ＋α）であり、閾値分布が低い場合は、ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ−α）とされる。
【００４８】
＜ステップ２＞  
次のステップとして、該選択ワード線ＷＬ３１に対応するメモリセルトランジスタＭＴの制御ゲート１０７に電圧ＶＣＧＲを転送する。この際、ワード線ＷＬ３１に隣接するワード線ＷＬ３２には電圧ＶＲＥＡＤＬＡを転送し、それ以外のワード線ＷＬ０乃至ＷＬ３０及びワード線ＷＬ３３乃至ＷＬ６３には電圧ＶＲＥＡＤを転送する。ここで、ワード線ＷＬ３２に転送される電圧ＶＲＥＡＤＬＡは、ステップ１において該ワード線ＷＬ３２に対応するメモリセルトランジスタＭＴの閾値分布に応じた電圧とされる。これにより、ワード線ＷＬに接続されたメモリセルトランジスタＭＴがオン状態とされ、データの読み出しが図示せぬビット線ＢＬを介してセンスアンプ５により実行される。
【００４９】
＜読み出し動作時の電圧転送動作ついて（その１）＞  
次に第２電圧発生回路４２が生成する電圧ＶＲＥＡＤＬＡが、電圧ＶＲＥＡＤよりも大きい値である場合の、上記ＮＡＮＤ型フラッシュメモリにおいて読み出し動作時の電圧転送動作について図７を用いて説明する。すなわち、電圧ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ＋α）である。図７は、ローカルポンプ６１に与えられるイネーブル信号ＥＮ、ＭＯＳトランジスタ７１のゲートに与えられる電位、信号ＴＧ、ＭＯＳトランジスタ２３のオン・オフ状態、ノードＮ２、Ｎ３における電位、及びワード線ＷＬにおける電位のタイムチャートである。また、図中におけるノードＮ２、３について、実線がノードＮ２を示し、破線がノードＮ３を示す。これら、電圧転送動作のタイミングは、制御部６により制御される。以下、全ての実施形態においても同様である。
【００５０】
＜時刻ｔ０以前＞  
図７に示すように、時刻ｔ０以前では、信号ＴＧが‘Ｌ’レベルであることからＭＯＳトランジスタ２３がオフ状態とされ、また更にイネーブル信号ＥＮが‘Ｌ’レベルであることから、ＭＯＳトランジスタ７１もオフ状態とされる。これによりノードＮ２、Ｎ３の電位はそれぞれ電圧ＶＲＥＡＤ及び電圧ＶＲＥＡＤＬＡで維持される。
【００５１】
＜時刻ｔ０＞  
次に時刻ｔ０において、それまで‘Ｌ’レベルとされたイネーブル信号ＥＮが制御ユニット６０により‘Ｈ’レベルとされる。これにより、ローカルポンプ６１はＭＯＳトランジスタ７１のゲートに‘Ｈ’レベルの信号を出力する。この結果、ＭＯＳトランジスタ７１はオン状態とされる。換言すれば、ノードＮ２とノードＮ３とが短絡される。そして、ロウデコーダ２のブロックデコーダ２０が出力する信号ＴＧが‘Ｈ’レベルとされることによりＭＯＳトランジスタ２３がオン状態とされるため、第１電圧発生回路４１及び第２電圧発生回路４２にワード線ＷＬが有する負荷が掛かる。なお、信号ＴＧは時刻ｔ０以降、‘Ｈ’レベルを維持する。このため、ノードＮ２、Ｎ３において第１、第２電圧発生回路４１、４２が生成する電圧ＶＲＥＡＤ及び電圧ＶＲＥＡＤＬＡから、それぞれ一旦、０[Ｖ]とされる。
【００５２】
そして、時刻ｔ０を経過すると、イネーブル信号ＥＮが‘Ｈ’レベルである期間、すなわちＭＯＳトランジスタ７１がオン状態とされている期間において、ノードＮ２、Ｎ３の電位が同一の速度で昇圧する。そして、ノードＮ２、Ｎ３にそれぞれ接続されるワード線ＷＬの電位も、同様に同一の速度で昇圧される。
【００５３】
＜時刻ｔ１＞  
そして、時刻ｔ１とされると、ノードＮ２及びＮ３、並びに非選択ワード線ＷＬの電位が電圧ＶＲＥＡＤに達する。すると制御部６はイネーブル信号ＥＮを‘Ｌ’レベルへと切り替える。すなわち、ローカルポンプ６１の出力を‘Ｌ’レベルとする。この結果、ＭＯＳトランジスタ７１はオフ状態とされ、ノードＮ２とＮノードＮ３とが電気的に分離される。このため、ノードＮ２の電位は電圧ＶＲＥＡＤとされ、非選択ワード線ＷＬの電位も該電圧ＶＲＥＡＤで維持される。
【００５４】
＜時刻ｔ１以降＞  
時刻ｔ１以降になると、第２電圧発生回路４２が生成する電圧ＶＲＥＡＤＬＡにより、ノードＮ３の電位は該電圧ＶＲＥＡＤＬＡにまで上昇する。すなわち、電圧ＶＲＥＡＤＬＡが転送される非選択ワード線ＷＬの電位は、時刻ｔ１以降、該電圧ＶＲＥＡＤＬＡまで上昇する。
【００５５】
＜読み出し動作時の電圧転送動作ついて（その２）＞  
次に、第１電圧発生回路４１が生成する電圧ＶＲＥＡＤが、電圧ＶＲＥＡＤＬＡよりも大きい値である場合の、ＮＡＮＤ型フラッシュメモリの電圧転送動作について図８を用いて説明する。すなわち、電圧ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ−α）である。また、上記説明した読み出し動作（その１）と同一の動作については説明を省略する。
【００５６】
図８に示すように、上記（その１）と同様に時刻ｔ０以降においてノードＮ３の電位はノードＮ２と同一の昇圧速度で上昇する。そして、電圧ＶＲＥＡＤ＞電圧ＶＲＥＡＤＬＡであることから、ノードＮ２、Ｎ３の電位が電圧ＶＲＥＡＤＬＡに達する時刻ｔ１において、制御部６はイネーブル信号ＥＮを‘Ｌ’レベルへと切り替える。すなわち、ローカルポンプ６１の出力を‘Ｌ’レベルとする。この際、ワード線ＷＬも電圧ＶＲＥＡＤＬＡとされる。この結果、ＭＯＳトランジスタ７１はオフ状態とされ、ノードＮ２とノードＮ３とが電気的に分離される。このため、ノードＮ３の電位は電圧ＶＲＥＡＤＬＡとされ、非選択ワード線ＷＬの電位も該電圧ＶＲＥＡＤＬＡで維持される。そして、時刻ｔ１以降では、第１電圧発生回路４１が生成する電圧ＶＲＥＡＤにより、ノードＮ２の電位は該電圧ＶＲＥＡＤにまで上昇する。すなわち、電圧ＶＲＥＡＤが転送される非選択ワード線ＷＬの電位は、時刻ｔ１以降、該電圧ＶＲＥＡＤまで上昇する。
【００５７】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であると、（１）の効果を奏することができる。  
（１）動作信頼性を向上することができる。  
以下、本実施形態に係る効果について説明する。本実施形態に係る半導体装置であると、図５に示したように第１電圧発生回路４１の出力端（ノードＮ２）と第２電圧発生回路４２の出力端（ノードＮ３）とを短絡するショート回路７及びそれを時間で制御する機能を備えた制御部６を備える。
【００５８】
この為、例えばショートさせない場合における、以下の内容を想定せずに済む。具体的には、電圧ＶＲＥＡＤを発生させる第１電圧発生回路４１にとって、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至ＷＬ６３が備える寄生容量が負荷とされ、また電圧ＶＣＧＲ及び電圧ＶＲＥＡＤＬＡを出力する第２、第３電圧発生回路４２、４３にとって、ワード線ＷＬ３１及びＷＬ３２のみが負荷とされるといったことを想定せずに済む。このため、ワード線ＷＬ３２に転送される電圧ＶＲＥＡＤＬＡの立ち上がり速度は、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至ＷＬ６３に転送される電圧ＶＲＥＡＤよりも早くなるといったことも無くなる。
【００５９】
つまり、本実施形態であると、制御部６が（ｔ１−ｔ０）期間、電圧ＶＲＥＡＤを生成する第１電圧発生回路４１の出力端と電圧ＶＲＥＡＤＬＡを生成する第２電圧発生回路４２の出力端とをショートする。つまり、図７、図８で示したように、（ｔ１−ｔ０）の間それぞれの出力端であるノードＮ２とノードＮ３の電位は等電位とされる。つまり、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３２乃至ＷＬ６３の電位は等電位とされる。これにより、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３２乃至ＷＬ６３の電位は、それぞれ同一の速度で昇圧し、時刻ｔ１後、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至ＷＬ６３は、それぞれ電圧ＶＲＥＡＤとされる。つまり（ｔ１−ｔ０）の期間において制御部６が第１電圧発生回路４１の出力端と第２電圧発生回路４２の出力端とをショートすることで、ある時刻ｔでワード線ＷＬ３２の電位は電圧ＶＲＥＡＤＬＡとされるが、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至ＷＬ６３では未だ０[Ｖ]とされることがなくなる。これは、ブロックＢＬＫ単位毎のワード線ＷＬ数が多くなったとしても同様である。この為、例えばワード線ＷＬ３２のみが電圧ＶＲＥＡＤＬＡとされた結果、該ワード線ＷＬ３２に接続されたメモリセルトランジスタＭＴのｎ＋不純物拡散層１０３の電位がブーストされ、該ｎ＋不純物拡散層１０３と該ワード線ＷＬ３２に隣接するメモリセルトランジスタＭＴの制御ゲート１０７との間に急激な電位差が生じるといった問題も解消される。
【００６０】
以上により、例えば電圧ＶＲＥＡＤＬＡ近くまで上昇したｎ＋不純物拡散層１０３とワード線ＷＬ３３として機能する制御ゲート１０７との間に、該電圧ＶＲＥＡＤＬＡ程度の電圧が掛かることがなくなる。この結果図９に示すように、ワード線ＷＬ３２として機能する制御ゲート１０７とドレイン領域とが重なる部分でバンドツーバンド・トンネリング（band-to-band tunneling）により漏れ電流（ＧＩＤＬ）が生じるといったことがなくなる。この結果、ワード線ＷＬへと上記電圧をそれぞれ転送した結果ＧＩＤＬ電流が発生することがなく動作信頼性を向上することができる。
【００６１】
また、（ｔ１−ｔ０）の期間において第１、第２電圧発生回路４１、４２により選択ブロックＢＬＫのワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３２乃至ＷＬ６３に電圧が転送される。つまり、第１電圧発生回路４１に加え第２電圧発生回路４２が追加されることで、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３２乃至ＷＬ６３が備える負荷に対する電圧駆動力（ポンプ能力）が高くなる。このため、従来例のように第１電圧発生回路４１のみでワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至ＷＬ６３の電位を電圧ＶＲＥＡＤまで充電するよりも、該電圧ＶＲＥＡＤにまで達するまでの時間が早くなる。つまり、図７及び図８に示すようにｔ´１から（ｔ１−ｔ０）へと短縮されることから、次の動作のセンスアンプ５によるデータ読み出し動作（センス）に移行するまでの時間が短縮される。なお、ｔ´１とは、出力端同士をショートしなかった場合において、ワード線ＷＬ３２の電位が電圧ＶＲＥＡＤＬＡとされてから、ワード線ＷＬ０乃至ＷＬ３０並びにワード線ＷＬ３３乃至６３の電位が電圧ＶＲＥＡＤに達するまでの時間である。そしてｔ´１＞（ｔ１−ｔ０）の関係が成立するものとする。以上により、回路全体の動作速度の向上も図ることが出来る。
【００６２】
＜変形例＞  
次に上記第１の実施形態の変形例に係る半導体装置について図１０を用いて説明する。図１０は変形例に係るＮＡＮＤ型フラッシュメモリの読み出し動作時における電圧転送動作を示すタイムチャートである。図１０は、ローカルポンプ６１に与えられるイネーブル信号ＥＮ、ＭＯＳトランジスタ７１のゲートに与えられる電位、信号ＴＧ、ＭＯＳトランジスタ２３のオン・オフ状態、ノードＮ２、Ｎ３における電位、及びワード線ＷＬにおける電位のタイムチャートであり、特に電圧ＶＲＥＡＤ＞電圧ＶＲＥＡＤＬＡの場合について示す。すなわち、電圧ＶＲＥＡＤＬＡ＝電圧（ＶＲＥＡＤ−α）とされる。またこれら、電圧転送動作のタイミングは、制御部６により制御される。なお、上記第１の実施形態で説明した読み出し動作と同一の動作については説明を省略する。またなお、選択ワード線ＷＬをＮ＝３１とする。すなわち、非選択ワード線ＷＬ３２に電圧ＶＲＥＡＤＬＡが転送され、それ以外の非選択ワード線ＷＬ０乃至ＷＬ３０及び非選択ワード線ＷＬ３３乃至ＷＬ６３には電圧ＶＲＥＡＤが転送される。
【００６３】
＜時刻ｔ０〜ｔ１＞  
図１０に示すように、ノードＮ２、Ｎ３、及びワード線ＷＬの電位が電圧ＶＲＥＡＤＬＡに達する前の、時刻ｔ１において制御部６によりＭＯＳトランジスタ７１のゲートに与える信号を‘Ｌ’レベルとする。すなわち、制御ユニット６０によりローカルポンプ６１に与えられるイネーブル信号ＥＮを時刻ｔ１において‘Ｌ’レベルとする。これにより、ＭＯＳトランジスタ７１はオフ状態とされ、ノードＮ２とノードＮ３とが電気的に分離される。すると、第２電圧発生回路４２にとって、負荷は非選択ワード線ＷＬ３２の１本とされるため、時刻ｔ１において該電圧発生回路４２が生成する電圧ＶＲＥＡＤＬＡの昇圧速度が上昇する。すなわち、電圧の傾きが急峻とされる。
【００６４】
＜時刻ｔ２〜ｔ３＞  
そして、時刻ｔ２において、ノードＮ３、及び非選択ワード線ＷＬ３２の電位が電圧ＶＲＥＡＤＬＡに達する。そして、時刻ｔ３において非選択ワード線ＷＬ０乃至ＷＬ３０及び非選択ワード線ＷＬ３３乃至ＷＬ６３の電位は電圧ＶＲＥＡＤに達する。
【００６５】
＜変形例に係る効果＞  
変形例に係る半導体装置であると、特に電圧ＶＲＥＡＤ＞電圧ＶＲＥＡＤＬＡの場合に下記（２）の効果を奏することが出来る。  
（２）動作速度の向上が出来る。  
変形例に係る半導体装置であると、制御部６はノードＮ３の電位が電圧ＶＲＥＡＤＬＡに達する前の時刻ｔ１で、ＭＯＳトランジスタ７１をオフ状態とする。これにより、ワード線ＷＬへの円滑な電圧転送が可能となる。つまり、ノードＮ３の電位が電圧ＶＲＥＡＤＬＡに達した直後にＭＯＳトランジスタ７１をオフ状態とするものではない。このため、ＭＯＳトランジスタ７１をオフ状態、すなわちノードＮ２とノードＮ３とを電気的に切り離した直後、ノードＮ３及びワード線ＷＬ３２の電位が、電圧ＶＲＥＡＤＬＡからオーバーシュートしてしまうといったことを防止することが出来る。つまり、本実施形態の変形例に係る半導体装置であると、電圧ＶＲＥＡＤＬＡからオーバーシュートした電圧が、該電圧ＶＲＥＡＤＬＡに戻るまでの時間が増加してしまうことから防止することが出来る。これにより、本実施形態に係る半導体装置によれば動作速度の向上が出来、チップ全体の動作も速くなる。
【００６６】
[第２の実施形態]  
次に、本発明の第２の実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置は、上記第１の実施形態において電圧発生回路４が更に電圧ＶＲＥＡＤＫを生成及び出力する構成を備えたものである。なお、上記第１の実施形態と同一の構成については説明を省略する。
【００６７】
図１１に本実施形態に係る半導体装置が備える電圧発生回路４のブロック図を示す。また図１１では、第３電圧発生回路４３、第４電圧発生回路４４、及び第５電圧発生回路４５は省略する。
【００６８】
電圧発生回路４は、第６電圧発生回路４６及びショート回路９を更に備える。そして、ＭＯＳトランジスタ９１がショート回路として機能する。つまり、ＭＯＳトランジスタ９１の電流経路の一端がノードＮ３に接続され、他端がノードＮ４に接続され、ゲートには制御部６からの信号が与えられる。よって、イネーブル信号ＥＮにより制御部６が‘Ｈ’レベルの信号をＭＯＳトランジスタ９１に与えることで、ノードＮ２とノードＮ３とノードＮ４とが短絡される。
【００６９】
また第６電圧発生回路４６の出力端はノードＮ４に接続される。そして、‘Ｈ’レベルの信号がＭＯＳトランジスタ９１のゲートに与えられるタイミングは、ＭＯＳトランジスタ７１と同時とされる。これにより、ＭＯＳトランジスタ７１及び９１がオン状態とされている間では、ノードＮ２乃至Ｎ４の電位が等電位とされる。また、第６電圧発生回路４６は電圧ＶＲＥＡＤＫを生成し、該第６電圧発生回路４６は、上記第１の実施形態における図５と同一の構成をとる。つまり、リミッタ回路５０の値を制御することで、第６電圧発生回路４６が生成する電圧ＶＲＥＡＤＫを調整する。
【００７０】
また、ローカルポンプ６１はノードＮ３に加え、ノードＮ４の電位もリファレンス電圧としてもよい。すなわち、ＭＯＳトランジスタ９１の閾値電圧がＭＯＳトランジスタ７１の閾値電圧Ｖｔｈ７１と同一であれば、ローカルポンプ６１はノードＮ３またはノードＮ４の電位のいずれかをリファレンスして、そのリファレンス電圧とＶｔｈ７１との和の電位をＭＯＳトランジスタ７１、９１のゲートにそれぞれ与えればよい。
【００７１】
なお、ＭＯＳトランジスタ９１の閾値電圧をＶｔｈ９１として、電圧Ｖｔｈ９１＞電圧Ｖｔｈ７１であれば、ローカルポンプ６１は電圧（ノードＮ３またはノードＮ４の電位＋電圧Ｖｔｈ９１）をＭＯＳトランジスタ７１、９１のゲートに与えればよい。他方、電圧Ｖｔｈ７１＞電圧Ｖｔｈ９１であれば、ローカルポンプ６１は電圧（ノードＮ３またはノードＮ４の電位＋電圧Ｖｔｈ７１）をＭＯＳトランジスタ７１、９１のゲートに与えればよい。
【００７２】
またなお、電圧Ｖｔｈ７１の値と電圧Ｖｔｈ９１の値とが異なった場合、ローカルポンプ６１は、ＭＯＳトランジスタ７１、９１のゲートに対して別々に‘Ｈ’レベルの信号を与えても良い。すなわち、ローカルポンプ６１はＭＯＳトランジスタ７１のゲートに電圧（ノードＮ３またはノードＮ４の電位＋電圧Ｖｔｈ７１）を与えつつ、ＭＯＳトランジスタ９１のゲートに電圧（ノードＮ３またはノードＮ４の電位＋電圧Ｖｔｈ９１）を与えてもよい。
【００７３】
＜ＮＡＮＤ型フラッシュメモリの読み出し動作について＞  
次に、上記ＮＡＮＤ型フラッシュメモリにおいて上記電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤＬＡ、及び電圧ＶＲＥＡＤＫを用いた読み出し動作について図１２（ａ）、（ｂ）及び図１３を用いて説明する。電圧ＶＲＥＡＤＫは、選択ワード線ＷＬをＮ番目とすると（Ｎ−１）番目のワード線ＷＬまたは（Ｎ−１）番目のワード線ＷＬ及び（Ｎ＋１）番目のワード線ＷＬに転送される。
【００７４】
まず、図１２（ａ）、（ｂ）を用いて、電圧ＶＲＥＡＤＫが（Ｎ−１）番目に転送される場合について説明する。そして、この場合ワード線ＷＬ（Ｎ＋１）には電圧ＶＲＥＡＤＬＡが転送される。図１２（ａ）、（ｂ）は上記第１の実施形態の図２におけるメモリセルアレイ１の断面図において、特にメモリセルトランジスタＭＴに着目した図であり、（Ｎ−１）番目のワード線ＷＬに電圧ＶＲＥＡＤＫが転送された様子である。なお、選択ワード線ＷＬＮ及び非選択ワード線ＷＬ（Ｎ＋１）における読み出し方法は上記第１の実施形態と同一であるため説明を省略する。
【００７５】
＜読み出し動作その１＞  
＜ステップ１＞  
まずステップ１において図１２（ａ）に示すように、ワード線ＷＬ（Ｎ−３）乃至ワード線ＷＬ（Ｎ−２）、ワード線ＷＬ（Ｎ＋２）、及びワード線ＷＬ（Ｎ＋３）に電圧ＶＲＥＡＤを転送する。そして第６電圧発生回路４６は、ワード線ＷＬ（Ｎ−１）に電圧ＶＲＥＡＤを転送する。
【００７６】
＜ステップ２＞  
次にステップ２において、ワード線ＷＬ（Ｎ−１）に電圧ＶＲＥＡＤＫを転送する。電圧ＶＲＥＡＤＫはメモリセルトランジスタＭＴをオン状態とする電圧であり、電圧ＶＲＥＡＤＬＡと同様、メモリセルトランジスタＭＴの閾値分布に基づいてその大きさを変えることが出来る。つまり、第６電圧発生回路４６のチャージポンプ５０により電圧ＶＲＥＡＤＫは、電圧（ＶＲＥＡＤ＋β）または電圧（ＶＲＥＡＤ−β）いずれかの値をとる。なお、αとβとの値は同一でもよいし、α＞β、α＜βのうちいずれの関係でもよい。これにより、ワード線ＷＬ（Ｎ−３）乃至ＷＬ（Ｎ＋３）に接続されたメモリセルトランジスタＭＴがオン状態とされ、データの読み出しが図示せぬビット線ＢＬを介してセンスアンプ５により実行される。また、電圧ＶＲＥＡＤＫ−が必要に応じて電圧（ＶＲＥＡＤ＋β）の値をとっても良い。すなわちこの場合、電圧ＶＲＥＡＤＫは常に電圧ＶＲＥＡＤよりも大きな値とされる。
【００７７】
＜読み出し動作その２＞  
次に図１３を用いて、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ（Ｎ＋１）にそれぞれ電圧ＶＲＥＡＤＫを転送する場合について説明する。図１３に示すように、ワード線ＷＬ（Ｎ＋１）に上記電圧ＶＲＥＡＤＬＡを転送せず、ワード線ＷＬ（Ｎ−１）及び（Ｎ＋１）にそれぞれ電圧ＶＲＥＡＤＫを転送する。この場合においても、電圧ＶＲＥＡＤＫは図１２で説明した値をとる。すなわち、電圧ＶＲＥＡＤＫは、電圧（ＶＲＥＡＤ＋β）または電圧（ＶＲＥＡＤ−β）いずれかの値でよく（以下、必要に応じて電圧（ＶＲＥＡＤ−β）を電圧ＶＲＥＡＤＫ−と、電圧（ＶＲＥＡＤ＋β）を電圧ＶＲＥＡＤＫ＋と呼ぶことがある）、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ（Ｎ＋１）には場合の数だけ、これら電圧が転送される。また電圧ＶＲＥＡＤＫによりメモリセルトランジスタＭＴがオン状態とされる。これにより、ワード線ＷＬ（Ｎ−３）乃至ＷＬ（Ｎ＋３）に接続されたメモリセルトランジスタＭＴがオン状態とされ、データの読み出しが図示せぬビット線ＢＬを介してセンスアンプ５により実行される。
【００７８】
＜電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤＬＡ、電圧ＶＲＥＡＤＫの大小関係について＞  
次に上記第１電圧発生回路４１、第２電圧発生回路４２、及び第６電圧発生回路４６がそれぞれ生成する電圧の大小関係について説明する。第１電圧発生回路４１、第２電圧発生回路４２、及び第６電圧発生回路４６がそれぞれ生成する電圧の大小関係は次の５つのパターン（Ｉ）〜（Ｖ）に分けられる。なお、上記図１２におけるデータの読み出し時を（Ｉ）〜（Ｖ）までとし、上記図１３におけるデータの読み出しの電圧関係を（ＶI）及び（ＶII）とする。
【００７９】
（Ｉ）電圧ＶＲＥＡＤ≦電圧ＶＲＥＡＤＬＡ≦電圧ＶＲＥＡＤＫ  
（II）電圧ＶＲＥＡＤＫ＜電圧ＶＲＥＡＤ＜電圧ＶＲＥＡＤＬＡ  
（III）電圧ＶＲＥＡＤＬＡ≦電圧ＶＲＥＡＤ≦電圧ＶＲＥＡＤＫ  
（IＶ）電圧ＶＲＥＡＤＫ≦電圧ＶＲＥＡＤＬＡ＜電圧ＶＲＥＡＤ  
（Ｖ）電圧ＶＲＥＡＤ≦電圧ＶＲＥＡＤＫ≦電圧ＶＲＥＡＤＬＡ  
（ＶI）電圧ＶＲＥＡＤＫ−＜電圧ＶＲＥＡＤ＜電圧ＶＲＥＡＤＫ＋ 
（ＶII）電圧ＶＲＥＡＤ≦電圧ＶＲＥＡＤＫ−≦電圧ＶＲＥＡＤＫ＋ 
＜読み出し動作時の電圧転送動作ついて（その３）＞  
次に、上記説明したＮＡＮＤ型フラッシュメモリにおいて読み出し動作時の電圧転送動作について図１４を用いて説明する。図１４は、ローカルポンプ６１に与えられるイネーブル信号ＥＮ、ＭＯＳトランジスタ７１のゲートに与えられる電位、ノードＮ２、Ｎ３における電位、及びワード線ＷＬにおける電位のタイムチャートである。これら、電圧転送動作のタイミングは、制御部６により制御される。なお、ここでは、一例として上記（Ｉ）の場合におけるノードＮ２、Ｎ３の電位を挙げる。また、上記説明した読み出し動作（その１、その２）と同一の動作については説明を省略する。
【００８０】
＜時刻ｔ０以前＞  
図１４に示すように、時刻ｔ０以前では、信号ＴＧが‘Ｌ’レベルとされ、ＭＯＳトランジスタ２３がオフ状態とされることにより、ノードＮ２乃至ノードＮ４の電位はそれぞれ電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤＬＡ、及び電圧ＶＲＥＡＤＫとされる。
【００８１】
＜時刻ｔ０〜ｔ１＞  
時刻ｔ０を経過するとノードＮ２乃至Ｎ４の電位はそれぞれ同一の昇圧速度で上昇する。そして時刻ｔ１になると制御部６はイネーブル信号ＥＮを‘Ｌ’レベルへと切り替える。すなわち、ローカルポンプ６１の出力を‘Ｌ’レベルとする。ここで電圧ＶＲＥＡＤ≦電圧ＶＲＥＡＤＬＡ≦電圧ＶＲＥＡＤＫであることから、制御部６は時刻ｔ１においてノードＮ２乃至Ｎ４の電位が電圧ＶＲＥＡＤとされるように時間を制御する。またこの際、ワード線ＷＬの電位も電圧ＶＲＥＡＤとされる。
【００８２】
そして、時刻ｔ１においてＭＯＳトランジスタ７１、９１はそれぞれ同時にオフ状態とされるため、ノードＮ２乃至Ｎ４はそれぞれ電気的に分離される。
【００８３】
＜時刻ｔ１〜ｔ３＞  
時刻ｔ２において、例えば選択ワード線ＷＬをＮ＝３１とすれば、該選択ワード線ＷＬ３１に隣接するワード線ＷＬ３２の電位、及びノードＮ３の電位はそれぞれ電圧ＶＲＥＡＤＬＡに達する。また、時刻ｔ３においてワード線ＷＬ３０の電位、及びノードＮ４の電位はそれぞれ電圧ＶＲＥＡＤＫに達する。
【００８４】
以上、（Ｉ）の場合における電圧転送動作について説明したが、上記（II）〜（Ｖ）も同様の動作をとる。つまり、ノードＮ２乃至Ｎ４のいずれかが、電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤＬＡ、及び電圧ＶＲＥＡＤＫのいずれかに達するまで、制御部６はＭＯＳトランジスタ７１及び９１をオン状態とし、ノードＮ２乃至Ｎ４をそれぞれ短絡させる。そして、ノードＮ２乃至Ｎ４における電位がそのいずれかの電圧に達した時刻を過ぎると、ＭＯＳトランジスタ７１、９１をオフ状態とすることで、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに電圧ＶＲＥＡＤＬＡ、または電圧ＶＲＥＡＤＫが転送され、その他非選択ワード線ＷＬには電圧ＶＲＥＡＤが転送される。
【００８５】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であっても上記（１）の効果を奏することができる。すなわち、半導体装置の動作信頼性を向上させることが出来る。本実施形態に係る半導体装置であると、上記第１の実施形態で説明した電圧ＶＲＥＡＤＬＡの他、電圧ＶＲＥＡＤＫがワード線ＷＬに転送された場合であっても、該電圧ＶＲＥＡＤＬＡ、電圧ＶＲＥＡＤＫ、及び電圧ＶＲＥＡＤが転送されるべきワード線ＷＬの電位は同一の昇圧速度で上昇する。このため、上記第１の実施形態で説明した従来例のようにワード線ＷＬの電位の立ち上がりにタイムラグが生じるといった問題がない。つまり、本実施形態に係る半導体装置であっても、ＧＩＤＬ電流を抑圧させることが出来、動作信頼性の向上を図ることが出来る。
【００８６】
また電圧ＶＲＥＡＤＬＡ及び電圧ＶＲＥＡＤＫのいずれかが、電圧ＶＲＥＡＤよりも大きな値である場合、上記変形例で説明したような動作を制御部６が行うことで上記（２）の効果を奏する可能性もある。すなわち、本実施形態においても、上記（Ｉ）、（II）、（III）、（Ｖ）の場合において、ノードＮ２乃至Ｎ４の値が電圧ＶＲＥＡＤＬＡ及び電圧ＶＲＥＡＤＫのいずれかの値に達する前に、イネーブル信号ＥＮを‘Ｌ’レベルへと切り替え、ＭＯＳトランジスタ７１、９１をオフ状態とする。これにより、ワード線ＷＬへの円滑な電圧転送が可能とされ、所望の電圧からオーバーシュートすることで、動作遅延が生じるといった問題もなくなる。
【００８７】
なお、メモリセルトランジスタＭＴはＭＯＮＯＳ型でもよい。ＭＯＮＯＳ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された絶縁膜（電荷蓄積層）と、該電荷蓄積層上に形成され、該電荷蓄積層より誘電率の高い絶縁膜（ブロック層）と、更にブロック層上に形成された制御ゲート電極とを備える。
【００８８】
また、本実施形態に係る半導体装置において制御部６は、前記第２ノードの前記第２電位を監視しつつ、ＭＯＳトランジスタ７１、９１の閾値電位と第２電圧との和を、該ＭＯＳトランジスタ７１及び９１のゲートに転送する。
【００８９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９０】
１…メモリセルアレイ、２…ロウデコーダ、３…ワード線制御回路、４…電圧発生顔色、５…センスアンプ、６…制御部、７、９…ショート回路、２０…ブロックデコーダ、２１乃至２３…ＭＯＳトランジスタ、４１乃至４６…第１乃至第６電圧発生回路、５１…チャージポンプ、５０…リミッタ回路、６０…制御ユニット、６１…ローカルポンプ、７１、９１…ｎ型高耐圧イントリッシックＭＯＳトランジスタ、１００…ｐ型半導体基板、１０１…ｐ型ウェル領域、１０２…ｎ型ウェル領域、１０３…ｎ＋不純物拡散層、１０４、１０５、１０６…絶縁膜、１０７…ポリシリコン、１０８…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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