(57)【要約】【課題】欠陥のほとんどないシリコンエピタキシャル層を形成できるエピタキシャルウェーハの製造方法、当該方法により製造されたエピタキシャルウェーハ及び撮像用デバイスの製造方法を提供することを目的とする【解決手段】前記シリコン基板に急速熱処理を施すことによって、少なくとも前記シリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させるＲＩＥ欠陥消滅工程と、前記ＲＩＥ法により検出される欠陥を消滅させたシリコン基板の表面上に前記シリコンエピタキシャル層を形成する工程とを具備するエピタキシャルウェーハの製造方法。【選択図】図１
2011222842.tif 000002
【特許請求の範囲】
【請求項１】
チョクラルスキー法により育成されたシリコン単結晶インゴットから切り出されたシリコン基板の表面上にシリコンエピタキシャル層を形成してエピタキシャルウェーハを製造する方法であって、少なくとも、
前記シリコン基板に急速熱処理を施すことによって、少なくとも前記シリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させるＲＩＥ欠陥消滅工程と、前記ＲＩＥ法により検出される欠陥を消滅させたシリコン基板の表面上に前記シリコンエピタキシャル層を形成する工程とを具備することを特徴とするエピタキシャルウェーハの製造方法。
【請求項２】
前記ＲＩＥ欠陥消滅工程において、前記急速熱処理を、急速加熱・急速冷却装置を用いて、窒化膜形成雰囲気ガス及びＡｒガスのうちの少なくとも一種類のガスを含む雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施し、前記シリコンエピタキシャル層形成工程において、前記シリコン基板の表面上に１１７５℃以下の成長温度で前記シリコンエピタキシャル層を形成することを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。
【請求項３】
前記ＲＩＥ欠陥消滅工程において、前記急速熱処理を、急速加熱・急速冷却装置を用いて、酸素雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施し、前記シリコンエピタキシャル層形成工程において、前記シリコン基板の表面上に１１７５℃以下の成長温度で前記シリコンエピタキシャル層を形成することを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。
【請求項４】
前記シリコン基板を、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることを特徴とする請求項１乃至請求項３のいずれか一項に記載のエピタキシャルウェーハの製造方法。
【請求項５】
前記シリコン基板を、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するシリコン単結晶ウェーハとすることを特徴とする請求項１乃至請求項４のいずれか一項に記載のエピタキシャルウェーハの製造方法。
【請求項６】
前記シリコン基板を、１×１０１１〜１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素及び／又は１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するシリコン単結晶ウェーハとすることを特徴とする請求項１乃至請求項５のいずれか一項に記載のエピタキシャルウェーハの製造方法。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載のエピタキシャルウェーハの製造方法により製造されたものであることを特徴とするエピタキシャルウェーハ。
【請求項８】
請求項７に記載のエピタキシャルウェーハを用いて撮像用デバイスを製造することを特徴とする撮像用デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上にエピタキシャル層を形成するエピタキシャルウェーハの製造方法、当該方法により製造されたエピタキシャルウェーハ及び撮像用デバイスの製造方法に関する。
【背景技術】
【０００２】
近年の半導体素子の高集積化・高性能化に伴い、半導体中の結晶欠陥、特に表面および表面近傍の結晶欠陥の低減が重要になってきている。このため、シリコン基板上に結晶性の優れたエピタキシャル層を形成したエピタキシャルウェーハの需要は年々高まっている。
ここでエピタキシャルウェーハの製造方法について、枚葉式気相成長を例に説明する（特許文献５参照）。図６は、一般的な枚葉式の気相成長装置の概略図である。
【０００３】
図６に示す気相成長装置１００は、シリコン基板Ｗが載置される座ぐり１０１ａを有する厚さ数ｍｍのサセプター１０１と、該サセプター１０１を下面側から支持して回転駆動するサセプター支持部材１０３と、シリコン基板Ｗを加熱するための加熱装置１０４と、反応ガスを反応容器１０２内に導入する反応ガス導入管１０５と、これと同じ側に設けられパージガスを導入するパージガス導入管１０６と、ガスを排気する排気管１０７を備えて構成されている。
【０００４】
まず、シリコン基板Ｗを、反応容器１０２内にある円盤状のサセプター１０１上に載置する。反応容器１０２内は、あらかじめ、反応ガス導入管１０５及びパージガス導入管１０６から水素ガスが導入されている。次いで、シリコン基板Ｗを、加熱装置１０４により所定温度（例えば１０００℃から１２００℃程度）にまで加熱する。次に、シリコン基板Ｗに、反応ガス導入管１０５から塩化水素ガスを導入して気相エッチングを０．１μｍ〜０．３μｍ程度行う気相エッチング工程、あるいは、水素ガスを流しながら所定温度で１０−３０秒程度保持する水素アニールを実施する。次に、シリコン基板Ｗの温度を成長温度にする。そして、反応ガス（例えばトリクロロシラン（ＴＣＳ）及びキャリアガス（例えば水素ガス）を反応ガス導入管１０５から供給し、シリコン基板Ｗ上にエピタキシャル層を気相成長（気相成長工程）させて、エピタキシャルウェーハを製造することができる。この製造したエピタキシャルウェーハを、設定温度（例えば７００℃程度）まで降温し、気相成長装置１００より取り出す。
【０００５】
ここで、エピタキシャル層成長前に塩化水素による気相エッチングを行う効果は、シリコン基板表層に存在する線状形状欠陥を、エッチングにより消えやすい形状に変化させることができるため、その後、気相成長工程を行うことにより欠陥をエピタキシャル層に埋没させて殆ど観測されないくらいに消滅させることができる。これ以外にも、気相エッチング工程を行うと、エピタキシャル層に積層欠陥が発生することを抑制できることが知られている。
このように、シリコン基板表層にエピタキシャル層に欠陥を誘発あるいは完全に消滅させることができずに残存してしまう欠陥がある場合を考慮し、予めこれらの欠陥を消えやすい形にしたり、あるいは欠陥を取り除くために、エピタキシャル成長工程においてはエピタキシャル成長ステップの前に、塩化水素ガスによる気相エッチングを行う場合と、Ｈ２アニールを行う場合の２種類の工程があり、どちらも広く量産工程で採用されている。
【０００６】
しかし、エピタキシャルウェーハ製造の問題点としては、例えばＣＯＰ等のグローイン欠陥が存在するシリコン基板上にエピタキシャル層を形成した場合、上記のような気相エッチング等を予め行っても、エピタキシャル層に欠陥が発生してしまうことがあった。
【０００７】
このグローイン欠陥は、ＣＺ法で単結晶育成する際に、シリコン単結晶に取り込まれたベーカンシー（Ｖａｃａｎｃｙ、以下Ｖａと略記すことがある）と呼ばれる空孔型の点欠陥及びインタースティシアル−シリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ−Ｓｉ、以下Ｉと略記すことがある）と呼ばれる格子間型シリコン点欠陥が、結晶冷却中に過飽和になって、酸素とともに凝集した複合欠陥であり、ＦＰＤ、ＬＳＴＤ、ＣＯＰ、ＯＳＦ等がある。また、このようなグローイン欠陥の評価をする方法としては、ＲＩＥ法等がある（特許文献１０参照）。
【０００８】
これらの欠陥を説明するに当たって、先ず、シリコン単結晶に取り込まれるＶａとＩのそれぞれの取り込まれる濃度を決定する因子について、一般的に知られていることを説明する。
【０００９】
図７（ａ）は、特許文献１に記載されたＣＺ法で育成したシリコン単結晶インゴットの欠陥領域と引き上げ速度の関係を示す説明図であり、図７（ｂ）は、シリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハの面内欠陥分布を示す説明図である。
図７（ａ）は、単結晶育成時の引き上げ速度Ｖ（ｍｍ／ｍｉｎ）を変化させることによって、シリコン融点から１３００℃までの温度範囲における引き上げ軸方向の結晶内温度勾配の平均値Ｇ（℃／ｍｍ）との比であるＶ／Ｇを変化させたものである。
【００１０】
一般に、単結晶内の温度分布は、ＣＺ炉内構造（以下、ホットゾーン（ＨＺ）という）に依存しており、引き上げ速度を変えてもその分布は殆ど変わらないことが知られている。このため、同一構造のＣＺ炉の場合は、Ｖ／Ｇは引き上げ速度の変化のみに対応することになる。即ち、引き上げ速度ＶとＶ／Ｇは近似的には正比例の関係がある。したがって、図７（ａ）の縦軸には引き上げ速度Ｖを用いている。
【００１１】
図７（ａ）に示すように、引き上げ速度Ｖが比較的高速な領域では、上述したベーカンシーと呼ばれる点欠陥である空孔が凝集したボイドと考えられるＦＰＤ、ＬＳＴＤ、ＣＯＰ等のグローイン欠陥が結晶径方向のほぼ全域に高密度に存在し、これらの欠陥が存在する領域はＶ−Ｒｉｃｈ領域と呼ばれている。
成長速度を遅くしていくと、結晶周辺部に発生していたＯＳＦリングが結晶内部に向かって収縮していき、ついには消滅する。さらに成長速度を遅くすると、ＶａやＩの過不足が少ないニュートラル（Ｎｅｕｔｒａｌ：以下Ｎという）領域が出現する。このＮ領域はＶａやＩの偏りはあるが飽和濃度以下であるため、凝集してグローイン欠陥とはならない。
【００１２】
このＮ領域は、Ｖａが優勢なＮｖ領域とＩが優勢なＮｉ領域に分別される。Ｎｖ領域のウェーハでは、熱酸化処理した際に酸素析出物（Ｂｕｌｋ  Ｍｉｃｒｏ  Ｄｅｆｅｃｔ、以下ＢＭＤという）が多く発生し、一方Ｎｉ領域のウェーハではこの酸素析出物が殆ど発生しないことがわかっている。
更に成長速度を遅くするとＩが過飽和となり、その結果、Ｉが集合した転位ループと考えられるＬ／Ｄ（Ｌａｒｇｅ  Ｄｉｓｌｏｃａｔｉｏｎ：格子間転位ループの略語、ＬＳＥＰＤ、ＬＥＰＤ等）のグローイン欠陥が低密度に存在するＩ−Ｒｉｃｈ領域と呼ばれる領域になる。
これらのことから、結晶の中心から径方向全域に渡ってＮ領域となるような範囲に成長速度を制御しながら引き上げた単結晶を切断、研磨することにより、ウェーハ全面がＮ領域になる極めて欠陥の少ないウェーハを得ることができる。
【００１３】
例として、図７（ａ）のＡ−Ａの位置から切り出したウェーハは、図７（ｂ）に示すようにウェーハ全面がＮｖ領域となる。図７（ａ）のＢ−Ｂの位置から切り出したウェーハは、図７（ｂ）に示すようにウェーハ中心部がＮｖ領域で、その外周部がＮｉ領域となるなる。図７（ａ）のＣ−Ｃから切り出したウェーハは、図７（ｂ）に示すようにウェーハ全面がＮｉ領域となる。
【００１４】
しかし、上記したようなＮ領域のシリコン単結晶インゴットから切り出されたシリコン基板上にシリコンエピタキシャル層を形成してもエピタキシャル層に欠陥が生じる場合があり、エピタキシャル層の欠陥を抑制する方法として、例えば特許文献６に記載されている方法がある。
【００１５】
特許文献６では、常圧下でエピタキシャル成長するとエピタキシャル層の厚さが２μｍ以上でないとエピタキシャル層表面にＣＯＰの消え残りが発生すると記載されている。この対策として、特許文献６では、シリコン基板を１１５０〜１２００℃で１〜１０分間、Ｈ２ガス雰囲気中で熱処理した後に、常圧下でエピタキシャル成長する場合は０．４μｍ以上、減圧下でエピタキシャル成長する場合は４μｍ以上の厚さのエピタキシャル層を形成することで、大きさ１３０ｎｍ以上のＣＯＰの消え残りが０．３個／ｃｍ２以下に抑制できると報告している。
【００１６】
しかしながらデバイスの微細化が進展した現在では、欠陥サイズの要求は５０ｎｍ以下のサイズの欠陥発生がないことが要求されており、要求品質を満足できない状況となっている。また、ＣＯＰの消え残りを無くすためには、ある厚さ以上のエピタキシャル層を形成する必要がある点や、減圧下のエピタキシャル成長条件は圧力２００Ｔｏｒｒ以上でないと効果がない点から、成長条件に制約があるといった問題点がある。
【００１７】
このようなシリコン基板表面のＣＯＰ、ＯＳＦ核、酸素析出物等のような酸素関連の欠陥を縮小あるいは消滅させるためには、酸素濃度を固溶限以下にする必要がある。例えば通常の熱処理炉を用いて１１５０℃以上で熱処理し、酸素の外方拡散を利用して表層の酸素濃度を低下させることにより固溶限以下にする方法で欠陥を縮小あるいは消滅させることができる。しかし、熱処理時間が長いため、酸素の外方拡散により表層の酸素濃度が著しく低下してしまい、表層の機械的強度も低下し、エピタキシャル成長を行うとスリップ転位が発生しやすいという問題点もある。
【００１８】
また、特許文献６に記載のＣＯＰを消滅あるいは縮小させるための熱処理をエピタキシャル炉中で行い、その後連続してエピタキシャル成長を行う方法も考えられる。しかし、この場合においてもエピタキシャル成長工程中で１分〜１０分の熱処理を行うと、特に枚葉式気相成長装置の場合、エピタキシャルウェーハの生産性が著しく低下するため生産コストの増大を招くといった問題点もある。
【００１９】
また、特許文献７には、ＣＯＰのサイズが１３０ｎｍ以下のシリコン基板を用いて１１００℃以上の温度で等温・等圧の熱処理後に連続してエピタキシャル層を形成する一連のアニール−エピタキシャル工程を行うことにより、アニール工程でＣＯＰ形状を浅い形状にすることができ、その後連続して行うエピタキシャル成長でＣＯＰを埋めることができると報告されている。
しかし、１２０ｎｍ以上のサイズのＣＯＰの消え残りのデーターであり、上記したように、デバイスの微細化が進展した現在では、欠陥サイズの要求は５０ｎｍ以下のサイズの欠陥発生がないことが要求されており、要求品質を満足できない状況となっている。またＣＯＰの消え残りを無くすためには、ある厚さ以上のエピタキシャル層を形成する必要がある点は、特許文献６と基本的に同様である点や、シリコン基板のＣＯＰサイズを１３０ｎｍ以下にする必要があるといった制約があり、問題である。
【００２０】
特許文献６及び特許文献７の問題点は、いずれもエピタキシャル成長前の熱処理でＣＯＰ等を消えやすい形あるいは縮小させて、エピタキシャル成長中に完全に消滅あるいはＣＯＰの溝を埋めることにより、欠陥を消滅させるため、当然エピタキシャル成長条件に制約を生じるという根本的な問題がある。
【００２１】
また、エピタキシャルウェーハの一般的な問題として、上記シリコン基板表面の欠陥以外に、エピタキシャル成長は、通常１１００℃以上の水素雰囲気中で行われるために、基板内部に格子間シリコンの注入が生じ、シリコン基板中に存在する酸素析出物が消滅してしまうため、必要なＢＭＤが得られないという問題がある。
【００２２】
このようなＢＭＤがデバイス活性領域以外のバルクに存在すると、デバイスプロセス中に混入した金属不純物を捕獲するゲッタリングサイトとして機能するため有効である。
また、ＢＭＤはサイズが小さい場合は転位の運動を抑制するため、ウェーハの強度を高める作用、所謂析出強化の作用を発揮し有効であるが、密度が高すぎたりＢＭＤサイズが大きすぎると、ウェーハに大きなソリが生じるといった弊害が発生するため、密度とサイズを、使用するデバイスに応じて適切な範囲に制御することが重要であり、そのためにはＢＭＤを精度良く制御する技術が重要である。
【００２３】
近年、ＢＭＤのほとんど発生しないＮｉ領域等のシリコン基板内部に、ＢＭＤを形成する方法として、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）処理する方法（以下、急速加熱・急速冷却処理、または急速熱処理ともいう）が提案されている。
このＲＴＰ処理とは、Ｎ２、ＮＨ３等の窒化物形成雰囲気ガス、あるいは、これらのガスとＡｒ、Ｈ２等の窒化物非形成雰囲気ガスとの混合ガスの雰囲気中で、例えば５０℃／秒といった昇温速度で室温から急速昇温し、１２００℃前後の温度で数十秒程度加熱保持した後、例えば５０℃／秒といった降温速度で急速に冷却する熱処理方法である。
【００２４】
ここで、ＲＴＰ処理後に酸素析出熱処理を行うことによって、ＢＭＤが形成されるメカニズムについて、簡単に説明する（特許文献２、特許文献３参照）。
まず、ＲＴＰ処理では、例えばＮ２雰囲気中で１２００℃という高温保持中にウェーハ表面よりＶａの注入が起こり、１２００℃から７００℃の温度範囲を例えば５℃／秒という降温速度で冷却する間に、Ｖａの拡散による再分布及びＩとの消滅が起きる。
【００２５】
その結果、バルク中にはＶａが不均一に分布した状態になる。このような状態のウェーハを例えば８００℃で熱処理すると、高いＶａ濃度の領域では酸素が急速にクラスター化するが、低いＶａ濃度の領域では酸素がクラスター化しない。
【００２６】
次いで、この状態で例えば１０００℃で一定時間熱処理すると、クラスター化した酸素が成長してＢＭＤが形成される。このように、ＲＴＰ処理後のシリコン基板に酸素析出熱処理を施すと、ＲＴＰ処理で形成されたＶａの濃度プロファイルに従って、ウェーハ深さ方向に分布を有するＢＭＤが形成されることになる。したがって、ＲＴＰ処理の雰囲気や最高温度、保持時間等の条件を制御して行うことにより、シリコン基板に所望のＶａ濃度プロファイルを形成し、その後シリコン基板に酸素析出熱処理を行うことによって、所望のＤＺ幅及び深さ方向のＢＭＤプロファイルを有するウェーハを製造することができる。
【００２７】
また、特許文献４には、酸素ガス雰囲気中でＲＴＰ処理すると、表面に酸化膜が形成されることにより酸化膜界面からウェーハ内にＩが注入され、ＢＭＤ形成が抑制されることが開示されている。
このようにＲＴＰ処理は雰囲気ガス、最高保持温度および他の条件により、ＢＭＤ形成を促進することも、逆に抑制することも可能である。またＲＴＰ処理は、極めて短時間のアニールであるため、酸素の外方拡散が殆ど発生せず、ウェーハ表層での酸素濃度の低下は少ない。
【００２８】
また、特許文献８には、シリコン基板を１２００℃以上かつ融点以下の温度で１０〜３０秒の急速加熱・急速冷却の熱処理（ＲＴＰ処理）を行うことにより、シリコン基板中に空孔を新たに形成し、その後１１７０℃以下でＲＴＰ処理温度より３０℃以上低い温度でエピタキシャル成長する製造方法が開示されている。
【００２９】
特許文献８には、ＢＭＤを制御するにはＲＴＰ温度とエピタキシャル成長温度との差は６５−１１５℃が良いと記載されている。このため、特許文献８では、エピタキシャル成長温度を１１７０℃以下と規定していることから、ＲＴＰ温度は最大でも１２８５℃であることになる。実際、特許文献８の実施例のＲＴＰ処理の最高温度は１２００℃である。この方法は確かにエピタキシャルウェーハにＢＭＤを形成するには有効であるが、エピタキシャル成長用のシリコン基板のＣＯＰなどのグローイン欠陥についての検討がされていない。
【００３０】
一方、ＲＴＰ処理によりＣＯＰやＯＳＦといったグローイン欠陥が消滅するといった報告もなされている。
例えば特許文献９には、水素ガス雰囲気で１２００℃以上の温度でＲＴＰ処理することによりＣＯＰが消滅し、表層にＤＺ層が形成され、酸化膜信頼性のひとつであるＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性と長期信頼性である経時絶縁破壊特性であるＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性が改善することが開示されている。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２００７−１９１３２０号公報
【特許文献２】特開２００１−２０３２１０号公報
【特許文献３】特表２００１−５０３００９号公報
【特許文献４】特開２００３−２９７８３９号公報
【特許文献５】特開２００３−１９７５４７号公報
【特許文献６】特許第３７６３６２９号公報
【特許文献７】特開２００１−６８４２０号公報
【特許文献８】特許第３７９１４４６号公報
【特許文献９】特開平１０−３２６７９０号公報
【特許文献１０】特開２０００−５８５０９号公報
【特許文献１１】特開２００９−２４９２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３２】
しかし、上記いずれの方法でも、シリコンエピタキシャル層に生じる５０ｎｍ以下のサイズの欠陥を十分に抑制することはできなかった。
【００３３】
本発明は、上記問題点に鑑みてなされたものであって、欠陥のほとんどないシリコンエピタキシャル層を形成できるエピタキシャルウェーハの製造方法、当該方法により製造されたエピタキシャルウェーハ及び撮像用デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記目的を達成するために、本発明は、チョクラルスキー法により育成されたシリコン単結晶インゴットから切り出されたシリコン基板の表面上にシリコンエピタキシャル層を形成してエピタキシャルウェーハを製造する方法であって、少なくとも、前記シリコン基板に急速熱処理を施すことによって、少なくとも前記シリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させるＲＩＥ欠陥消滅工程と、前記ＲＩＥ法により検出される欠陥を消滅させたシリコン基板の表面上に前記シリコンエピタキシャル層を形成する工程とを具備することを特徴とするエピタキシャルウェーハの製造方法を提供する。
【００３５】
このように、シリコン基板に急速熱処理を施すことによって、少なくともシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させるＲＩＥ欠陥消滅工程を行うことによって、シリコン基板の表層を研磨、気相エッチング等により除去しても、シリコン基板表面に欠陥が露出することもなく、その後の工程において、欠陥のほとんどないシリコンエピタキシャル層を成長条件等によらず形成することができる。さらに、シリコンエピタキシャル層形成前の研磨、気相エッチング等を十分に行うことができるため、汚染や欠陥をより低減することができる。また、急速熱処理であれば、内部のＢＭＤ密度を効果的に制御することができる。
以上より、本発明によれば、所望のＢＭＤ密度を有し、欠陥のほとんどない高品質のエピタキシャルウェーハを製造することができる。
【００３６】
このとき、前記ＲＩＥ欠陥消滅工程において、前記急速熱処理を、急速加熱・急速冷却装置を用いて、窒化膜形成雰囲気ガス及びＡｒガスのうちの少なくとも一種類のガスを含む雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施し、前記シリコンエピタキシャル層形成工程において、前記シリコン基板の表面上に１１７５℃以下の成長温度で前記シリコンエピタキシャル層を形成することができる。
このように、急速熱処理を、急速加熱・急速冷却装置を用いて、窒化膜形成雰囲気ガス及びＡｒガスのうちの少なくとも一種類のガスを含む雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施すことにより、少なくともシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を確実に消滅させることができ、同時にシリコン基板内部に新たな空孔を形成することができる。そして、シリコンエピタキシャル層形成工程で、欠陥の無いシリコンエピタキシャル層を形成しながら、１１７５℃以下の成長温度であれば、急速熱処理より１２５℃以上低温であるため、形成した新たな空孔がエピタキシャル層形成工程で消滅することも抑制できる。これにより、デバイス作製工程等の際に、ＢＭＤ形成が大幅に促進されてゲッタリング能力を効率的に向上させることができる。
【００３７】
また、前記ＲＩＥ欠陥消滅工程において、前記急速熱処理を、急速加熱・急速冷却装置を用いて、酸素雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施し、前記シリコンエピタキシャル層形成工程において、前記シリコン基板の表面上に１１７５℃以下の成長温度で前記シリコンエピタキシャル層を形成することができる。
このように、急速熱処理を、急速加熱・急速冷却装置を用いて、酸素雰囲気で１３００℃より高く１４００℃以下の温度で１〜６０秒間施すことによって、少なくともシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を確実に消滅させることができ、同時にシリコン基板内部に新たな格子間シリコンを形成することができる。そして、シリコンエピタキシャル層形成工程で、欠陥の無いシリコンエピタキシャル層を形成しながら、１１７５℃以下の成長温度であれば、急速熱処理より１２５℃以上低温であるため、形成した新たな格子間シリコンがエピタキシャル層形成工程で消滅することも抑制できる。これにより、デバイス作製工程等の際に、ＢＭＤ形成を抑制することもできる。
【００３８】
このとき、シリコン基板を、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることが好ましい。
このように、シリコン基板を、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすれば、急速熱処理によって、シリコン基板の表面からより深い領域に存在する欠陥を消滅させることができ、シリコンエピタキシャル層形成前の研磨、エッチング等を十分に行っても、シリコン基板表面に欠陥の露出が無く、より高品質のエピタキシャルウェーハを製造することができる。
【００３９】
このとき、前記シリコン基板を、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ：日本電子工業振興協会による換算係数）以下の濃度の酸素を含有するシリコン単結晶ウェーハとすることが好ましい。
このように、シリコン基板を、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するシリコン単結晶ウェーハとすることで、グローイン欠陥のサイズがより小さいため、急速熱処理によって容易に欠陥を消滅させることができる。
【００４０】
このとき、前記シリコン基板を、１×１０１１〜１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素及び／又は１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するシリコン単結晶ウェーハとすることが好ましい。
このように、シリコン基板を、１×１０１１〜１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素及び／又は１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するシリコン単結晶ウェーハとすることで、製造されるシリコンエピタキシャルウェーハの強度をより向上させることができ、ＢＭＤ形成促進も、より効率的に行うことができる。
【００４１】
また、本発明のエピタキシャルウェーハの製造方法により製造されたものであることを特徴とするエピタキシャルウェーハを提供する。
本発明のエピタキシャルウェーハの製造方法により製造されたエピタキシャルウェーハであれば、所望のＢＭＤ密度を有し、欠陥のほとんどない高品質のエピタキシャルウェーハとすることができる。
【００４２】
また、本発明のエピタキシャルウェーハを用いて撮像用デバイスを製造することを特徴とする撮像用デバイスの製造方法を提供する。
本発明のエピタキシャルウェーハであれば、欠陥がほとんどなく、ウェーハ全体にわたって均一なＢＭＤを有するため、撮像用デバイスの製造に用いることで、ＣＣＤやＭＯＳイメージセンサーの特性の面内バラツキを低減することができる。
【発明の効果】
【００４３】
以上のように、本発明によれば、所望のＢＭＤ密度を有し、欠陥のほとんどない高品質のエピタキシャルウェーハを製造することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明のエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。
【図２】シリコン単結晶の引き上げ速度Ｖ、引き上げたシリコン単結晶から得られたシリコン単結晶ウェーハをＲＴＰ処理するときの温度、ＲＴＰ処理後のウェーハについてＴＤＤＢ特性を評価した結果の関係を示した説明図である。
【図３】シリコン単結晶インゴットの成長速度と各欠陥分布を示す。
【図４】急速加熱・急速冷却装置を示す概略図である。
【図５】ＲＩＥ法による欠陥の評価を説明するための説明図である。
【図６】一般的な枚葉式の気相成長装置の概略図である。
【図７】図７（ａ）ＣＺ法で育成したシリコン単結晶インゴットの欠陥領域と引き上げ速度の関係を示す説明図であり、図７（ｂ）シリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハの面内欠陥分布を示す説明図である。
【図８】単結晶引き上げ装置の概略図である。
【発明を実施するための形態】
【００４５】
近年のデバイスにおいては、デバイス動作領域には酸素関連のグローイン欠陥やグローイン酸素析出物がなく、しかも、デバイス動作領域より深いバルクにおいてはＢＭＤが適切に制御されたエピタキシャルウェーハが有効である。
そこで、本発明者らは、従来技術について考察するとともに、上記のようなエピタキシャルウェーハを得るために、ＲＴＰ処理やＴＤＤＢ特性、ＲＩＥ欠陥、さらにはウェーハ表層の酸素濃度の関係について鋭意研究を行った。
【００４６】
まず、前述した特許文献２には、シリコン基板としてＶａやＩの凝集体の存在しないＮ領域の単結晶から切り出し、全面がＮ領域からなるシリコン基板をＲＴＰ処理する方法が記載されている。
この方法の場合は、材料となるシリコン基板中にグローイン欠陥が存在しないため、ＲＴＰ処理しても問題ないように考えられるが、全面がＮ領域のシリコン基板を準備し、ＲＴＰ処理を行った後、酸化膜の長期信頼性であるＴＤＤＢ特性を測定すると、シリコン基板のＮｖ領域においてＴＺＤＢ特性は殆ど低下しないが、ＴＤＤＢ特性は低下する場合がある（特許文献１参照）。
【００４７】
図２は、特許文献１に記載されたシリコン単結晶の引き上げ速度Ｖ、引き上げたシリコン単結晶から得られたシリコン単結晶ウェーハをＲＴＰ処理するときの温度、ＲＴＰ処理後のウェーハについてＴＤＤＢ特性を評価した結果（○：良好、△：やや低下、×：低下）の関係を示した説明図である。
図２から分かるように、引き上げ速度Ｖが０．５６ｍｍ／ｍｉｎ以下の場合、すなわち図７（ａ）に示すウェーハ全面がＮｉ領域の場合、そのウェーハをＲＴＰ処理し、その後にＴＤＤＢ特性を評価すると、ＲＴＰ処理温度とは無関係にＴＤＤＢ特性は良好である。
【００４８】
しかしながら、０．５７ｍｍ／ｍｉｎで引き上げられたシリコン単結晶インゴットから切り出されたウェーハの場合は、ＲＴＰ処理温度が１１９０℃以上になると酸化膜の真性故障モードであるγモードの良品率が低下し、１２７０℃でも低下したままであることが判る。
該ウェーハは、図７（ｂ）で示したＢ−Ｂのウェーハに相当し、中心がＮｖ領域で、その外周部にＮｉ領域が存在するウェーハである。
【００４９】
ここで、特許文献１の実験結果ではＲＴＰ処理によりＴＤＤＢ特性が低下しているのに対して、特許文献９の図５、６に開示された結果では、１２００℃以上の温度でＲＴＰ処理するとＴＺＤＢ特性、ＴＤＤＢ特性は共に改善しており、矛盾しているように考えられる。
【００５０】
特許文献１と特許文献９との違いは、特許文献１がＮｖ領域とＮｉ領域混在のウェーハを用いて、ＮＨ３とＡｒガスの混合ガス雰囲気中でＲＴＰ処理しているのに対して、特許文献９に開示された実験では、点欠陥である空孔が凝集したグローイン欠陥であるＣＯＰが発生しているＶ−Ｒｉｃｈ領域のウェーハを、水素ガス中でＲＴＰ処理した後にＴＤＤＢ特性の評価を行っている点にある。
【００５１】
特許文献２には、水素ガス雰囲気のＲＴＰ処理は、ＡｒガスやＡｒガスとＮ２ガス混合雰囲気のＲＴＰ処理に比べてＣＯＰ分解性が高いことが開示されている。
また特許文献９には、ＲＴＰ処理後に１０５０℃で３０分の酸化処理をすると、ＴＺＤＢ、ＴＤＤＢ特性が１５−２０％程度低下することも報告されている。
【００５２】
これらのことから判断すると、特許文献９においては、Ｈ２ガス雰囲気のＲＴＰ処理で、表面あるいは表面から極浅の領域のみのＣＯＰは消滅したためＴＤＤＢ特性は回復したが、ＲＴＰ処理後に１０５０℃で３０分酸化処理し、極薄の酸化膜の形成後に、当該酸化膜を除去して、表層の極浅の領域を除去するとＴＤＤＢ特性が低下している。すなわち、酸化膜の厚さの分だけ除去された深さの位置にあったＣＯＰは完全には分解できていないことを、本発明者らは見出した。
【００５３】
Ｎｖ領域には、グローイン酸素析出物が存在、すなわちＲＩＥ欠陥が存在する。特許文献１の実験は、１２７０℃以下の温度で、かつ、欠陥分解性がＨ２ガスより劣るＮＨ３とＡｒ混合雰囲気でＲＴＰ処理しており、この温度範囲では、Ｎｖ領域に存在するグローイン酸素析出物が完全には溶解しなかったためＴＤＤＢが低下したと考えられる。
以上により、特許文献１と特許文献９に矛盾がないことが判る。
【００５４】
前述したようにエピタキシャル成長工程では、エピタキシャル層を成長する前段階で塩化水素ガスでシリコン基板の表層を０．１〜０．３μｍ程度気相エッチングを行う工程も広く採用されており、表層から少なくとも０．３μｍ以上は欠陥が完全に消滅している必要があるが、特許文献９記載の方法では表層から０．３μｍ以内にＣＯＰが残存しており、問題である。
【００５５】
次に、本発明者はＲＩＥ欠陥とＴＤＤＢ特性との関係を、鋭意検討した。
ここで、ＲＩＥ法とは、半導体単結晶基板中の酸化珪素（以下、ＳｉＯｘという）を含有する微小な結晶欠陥を、深さ方向の分解能を付与しつつ評価する方法として、特許文献１０に開示された方法が知られている。
この方法は、基板の主表面に対して、反応性イオンエッチングなどの高選択性の異方性エッチングを一定厚さで施し、残ったエッチング残渣を検出することにより結晶欠陥の評価を行うものである。
【００５６】
ＳｉＯｘを含有する結晶欠陥の形成領域と、含有しない非形成領域とでは、エッチング速度が相違するので（前者の方がエッチング速度が小さい）、上記反応性イオンエッチングを施すと、基板の主表面にはＳｉＯｘを含有する結晶欠陥を頂点とした円錐状のヒロックが残留する。結晶欠陥が異方性エッチングによる突起部の形で強調され、微小な欠陥であっても容易に検出することができる。
【００５７】
以上のようなＲＩＥ法とＴＤＤＢ特性を比較した場合、例えば特許文献１１に記載されているように、Ｎｖ領域にはＲＩＥ欠陥が存在する領域と存在しない領域があり、ＲＩＥ欠陥が存在しない領域ではＴＤＤＢ特性の低下が発生しないことを見出した。
また、ＲＩＥ欠陥はあっても、その密度が少ない場合は、ＴＤＤＢ特性が低下しないことも見出した。すなわちＲＩＥ法による欠陥評価方法はＴＤＤＢ特性より欠陥検出精度が高いことを見出した。
【００５８】
以上のような考察を踏まえ、さらに調査を行い、ＲＴＰ処理後にＴＤＤＢ特性が低下する原因を、本発明者らがＲＩＥ法を用いて鋭意検討を行った。
その結果、急速熱処理により、ＢＭＤ密度の制御を行いながら、基板表面から深さ０．５μｍまでのＲＩＥ欠陥を消滅させることで、後工程の気相エッチング等で表層を除去しても、エピタキシャル層欠陥を効果的に低減できることを見出した。また、従来報告されている温度領域である１３００℃以下でのＲＴＰ処理を行ったときには、表面の欠陥のみしか除去できず、ＴＤＤＢ特性が悪化する場合においても、１３００℃より高い温度でＲＴＰ処理することによって、少なくとも基板表面から深さ０．５μｍまでのＲＩＥ欠陥を確実に消滅させることができることを本発明者らは見出した。このような高い温度でのＲＴＰ処理であれば、表層のＣＯＰやＯＳＦ核も消滅させることができる。
これにより、本発明の急速熱処理したシリコン基板上にエピタキシャル層を形成し、その欠陥をレーザー異物検査装置でサイズ４７ｎｍ以上の欠陥の評価を行った結果、従来の方法と比較して欠陥発生の少ない良好なエピタキシャルウェーハが得られることを見出し、本発明を完成させた。
【００５９】
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明のエピタキシャルウェーハの製造方法の実施態様の一例を示すフロー図である。
【００６０】
図１（ａ）に示すように、本発明の製造方法では、まずシリコン単結晶インゴットを育成して、当該シリコン単結晶インゴットを切り出したシリコン基板を作製する。
育成するシリコン単結晶インゴットの直径等は特に限定されず、例えば１５０ｍｍ〜３００ｍｍ、あるいはそれ以上とすることができ、用途に合わせて所望の大きさに育成することができる。
【００６１】
また、育成するシリコン単結晶インゴットの欠陥領域については、例えば、全面がＶ−Ｒｉｃｈ領域、ＯＳＦ領域、Ｎ領域、又はこれらの領域が混合した領域からなるものを育成することができるが、好ましくは、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットを育成する。
ＣＯＰ等が発生しやすい、Ｖ−Ｒｉｃｈ領域を含むシリコン単結晶インゴットから切り出されたシリコン基板であっても、本発明であれば、欠陥の少ないエピタキシャルウェーハを製造できる。また、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン基板であれば、最も消滅しにくいＣＯＰをほとんど含まないため、本発明の急速熱処理によって確実に欠陥を消滅させることができ、また、より深い位置のＲＩＥ欠陥も消滅させることが容易であるため、特に有効である。
【００６２】
ここで、本発明の製造方法に用いることができる単結晶引き上げ装置について説明する。
図８に単結晶引き上げ装置３０を示す。この単結晶引き上げ装置３０は、引き上げ室３１と、引き上げ室３１中に設けられたルツボ３２と、ルツボ３２の周囲に配置されたヒータ３４と、ルツボ３２を回転させるルツボ保持軸３３及びその回転機構（図示せず）と、シリコンの種結晶を保持するシードチャック４１と、シードチャック４１を引き上げるワイヤ３９と、ワイヤ３９を回転または巻き取る、巻き取り機構（図示せず）とを備えて構成されている。ルツボ３２は、その内側のシリコン融液（湯）３８を収容する側には石英ルツボが設けられ、その外側には黒鉛ルツボが設けられている。また、ヒータ３４の外側周囲には断熱材３５が配置されている。
【００６３】
また製造条件に合わせて、図８のように環状の黒鉛筒（整流筒）３６を設けたり、結晶の固液界面３７の外周に、環状の外側断熱材（図示せず）を設けることもできる。さらに、冷却ガスを吹き付けたり、輻射熱を遮って単結晶を冷却する筒状の冷却装置を設けることも可能である。
また、引き上げ室３１の水平方向の外側に、磁石（図示せず）を設置し、シリコン融液３８に水平方向あるいは垂直方向の磁場を印加することによって、融液の対流を抑制し、単結晶の安定成長を図る、いわゆるＭＣＺ法の装置を用いることもできる。
これらの装置の各部は、例えば従来と同様のものとすることができる。
【００６４】
以下に、上記のような単結晶引き上げ装置３０による単結晶育成方法の一例について説明する。
まず、ルツボ３２内で、シリコンの高純度多結晶原料を融点（約１４２０℃）以上に加熱して融解する。次に、ワイヤ３９を巻き出すことにより、シリコン融液３８の表面略中心部に種結晶の先端を接触または浸漬させる。その後、ルツボ保持軸３３を適宜の方向に回転させるとともに、ワイヤ３９を回転させながら巻き取り、種結晶を引き上げることにより、シリコン単結晶インゴット４０の育成を開始する。
以後、引き上げ速度と温度を適切に調整することにより、略円柱形状のシリコン単結晶インゴット４０を得る。
【００６５】
この所望の引き上げ速度（成長速度）を効率よく制御するにあたっては、例えば、予め、引き上げ速度を変化させながらインゴットを育成し、引き上げ速度と欠陥領域の関係を調査する予備試験を行い、その後、その関係に基づいて、改めて、本試験で引き上げ速度を制御して、所望の欠陥領域が得られるようにシリコン単結晶インゴットを製造することができる。
【００６６】
以下に、上記予備試験及び本試験について説明する。
予備試験では、シリコン単結晶インゴットを引き上げる際に、成長速度を、０．７ｍｍ／ｍｉｎから０．４ｍｍ／ｍｉｎの範囲で、結晶頭部から尾部にかけて漸減させるように制御した。単結晶の酸素濃度は、６×１０１７〜７×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）となるように育成した。
【００６７】
引き上げたシリコン単結晶インゴットを結晶軸方向に縦割り切断して、複数の板状ブロックを作製した。
この板状ブロックの１つ目は、結晶軸方向に１０ｃｍ毎の長さに切断し、ウエーハ熱処理炉で６５０℃、２時間、窒素雰囲気中で熱処理し、その後８００℃まで昇温し、４時間保持した後、酸素雰囲気に切り替えて１０００℃まで昇温し、１６時間保持した後、冷却して取り出した。
【００６８】
その後、Ｘ線トポグラフィー像を撮影し、ＳＥＭＩＬＡＢ社製ＷＴ−８５によりウェーハライフタイムのマップを作成した。
また板状ブロックの２つ目は、Ｗｅｔ  酸素雰囲気中で１１００℃、１時間のＯＳＦ熱処理後にセコエッチングして、ＯＳＦの分布状況を確認した。
【００６９】
これらの知見に基づいて、Ｖ−Ｒｉｃｈ領域、ＯＳＦ領域、Ｎｖ領域、Ｎｉ領域、Ｉ−Ｒｉｃｈ領域を特定した。この予備試験によるシリコン単結晶インゴットの成長速度と各欠陥分布を図３に示す。
【００７０】
以下、図３に示す引き上げた単結晶の各欠陥領域の境界の成長速度を一例として示す。
Ｖ−Ｒｉｃｈ／ＯＳＦ領域境界：    ０．５９１ｍｍ／ｍｉｎ
ＯＳＦ消滅境界              ：    ０．５８１ｍｍ／ｍｉｎ
Ｎｖ／Ｎｉ領域境界          ：    ０．５２０ｍｍ／ｍｉｎ
Ｎｉ／Ｉ−Ｒｉｃｈ領域境界  ：    ０．５０３ｍｍ／ｍｉｎ
【００７１】
ここで、本試験として、上記の成長速度と欠陥分布の関係を踏まえ、欠陥領域を同定したのと同一の炉内構造で、所望の欠陥領域を有するように引き上げ速度を制御して、新たにシリコン単結晶インゴット４０を育成する。
【００７２】
例えば、図３の場合、引き上げ速度Ｖが０．６１０ｍｍ／ｍｉｎになるように制御しながらシリコン単結晶インゴットを育成し、径方向に切り出せば、ウエーハほぼ全面にわたってＣＯＰが存在するＶ−Ｒｉｃｈ領域で、最外周部近傍にＯＳＦ領域が存在するＶ−Ｒｉｃｈ領域とＯＳＦ領域の混合ウエーハを得ることができる（以下、Ｖ−Ｒｉｃｈ＋ＯＳＦウエーハという）。
また、引き上げ速度Ｖが０．５８６ｍｍ／ｍｉｎになるように制御しながらシリコン単結晶インゴットを育成し、径方向に切り出せば、ウエーハ中心部がＯＳＦ領域で、その外周部がＮｖ領域となって、ＯＳＦ領域とＮｖ領域の混合ウエーハを得ることができる（以下、ＯＳＦ＋Ｎｖウエーハという）。
【００７３】
当然これらの欠陥領域に限定されず、引き上げ速度、さらには炉内構造等を調整し、径方向において、上記したような所望の欠陥領域を有するシリコン単結晶インゴットを育成することができる。
【００７４】
また、育成するシリコン単結晶インゴットの酸素濃度についても特に限定されず、例えば、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するようにインゴットを育成することにより、これをスライスして９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の濃度の酸素を含有するシリコン単結晶ウェーハを得て、本発明で用いるシリコン基板とすることが好ましい。
このように、９×１０１７ａｔｏｍｓ／ｃｍ３（ＪＥＩＤＡ）以下の酸素濃度のシリコン単結晶ウェーハであれば、グローイン欠陥やグローイン酸素析出物のサイズが大きくなりすぎるのを防ぐことができ、本発明の急速熱処理の条件において必要以上に高温化／長時間化する必要性がなくなり、より効率的に本発明の製造方法を実施することができ、工業生産的に有利である。
【００７５】
また、例えば、育成するシリコン単結晶インゴットに１×１０１１〜１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素をドープすることにより、１×１０１１〜１×１０１５ａｔｏｍｓ／ｃｍ３の濃度の窒素を含有するシリコン単結晶ウェーハを得て、本発明で用いるシリコン基板とすることが好ましい。
このような窒素濃度のウェーハとすれば、ウエーハ強度の向上や、バルク部でのＢＭＤ形成の促進を図ることができる。
【００７６】
さらには、例えば、育成するシリコン単結晶インゴットに１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素をドープすることにより、１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３の濃度の炭素を含有するシリコン単結晶ウェーハを得て、本発明で用いるシリコン基板とすることが好ましい。
このような炭素濃度のウェーハとすれば、デバイス工程時の熱処理が低温長時間（例えば４００−６００℃）の場合、当該熱処理中に発生する酸素ドナーの形成を抑制することができる。また、バルク部でのＢＭＤ形成の促進を図ることもできる。
【００７７】
次に、図１（ｂ）に示すように、上記のように作製したシリコン基板に急速熱処理を施すことによって、少なくともシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させるＲＩＥ欠陥消滅工程を行う。
【００７８】
このＲＩＥ欠陥消滅工程でシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させることにより、エピタキシャル成長工程で通常行われる塩化水素ガスによる気相エッチングを例えば０．３μｍ程度行っても、シリコン基板の表面には欠陥が露出しないため、欠陥のないシリコン基板表面にエピタキシャル成長を行うことができるため、成長条件等によらずエピタキシャル層に生じる欠陥を効果的に抑制できる。
【００７９】
ここで、ＲＩＥ法を用いた結晶欠陥の評価方法について、図５を参照して説明する。
まず、図５（ａ）に示すように、シリコン基板Ｗ中には、熱処理等によって過飽和に溶存していた酸素が、ＳｉＯｘとして析出した酸素析出欠陥１１１が形成されている。
そして、このシリコン基板Ｗを、市販のＲＩＥ装置を用いて、ハロゲン系混合ガス（例えば、ＨＢｒ／Ｃｌ２／Ｈｅ＋Ｏ２）雰囲気中で、シリコン基板Ｗの主表面から、シリコン基板Ｗ内に含まれる酸素析出欠陥１１１に対して高選択比の異方性エッチングを行うと、図５（ｂ）に示すようになる。すなわち、酸素析出欠陥１１１に起因した円錐状突起物がエッチング残渣（ヒロック１１２）として形成される。したがって、このヒロック１１２に基づいて結晶欠陥を評価することができる。
【００８０】
例えば、得られたヒロック１１２の数を数えれば、エッチングした範囲のシリコン基板Ｗ中のＢＭＤの密度を求めることができる。
このＲＩＥ法で検出できる欠陥（ＲＩＥ欠陥）は、酸素析出物関連欠陥であり、空孔が酸素とともに凝集した複合欠陥であるＣＯＰやＯＳＦ核といったグローイン欠陥および酸素単体が凝集したグローインの酸素析出物である。
【００８１】
本発明の製造方法では、急速熱処理後のシリコン基板表面をエッチング、研磨等により０．５μｍ除去し、その表面を上記ＲＩＥ法で欠陥評価することで、急速熱処理条件を調べることができる。上記したように、ＲＩＥ法は欠陥検出精度が高いため、急速熱処理によって、基板表面から深さ０．５μｍまでの欠陥が消滅したかを確実に調べることができ、エピタキシャル層に生じる５０ｎｍ以下の欠陥の抑制も効果的に行うことができる。
【００８２】
また、本発明の急速熱処理に用いることができる急速加熱・急速冷却装置としては、特に限定されず、市販されている従来と同様のものを用いることができ、本発明の急速熱処理に用いることができる急速加熱・急速冷却装置の一例の概略図を図４に示す。
この急速加熱・急速冷却装置５２は、石英からなるチャンバー５３を有し、このチャンバー５３内でシリコン基板Ｗを急速熱処理できるようになっている。加熱は、チャンバー５３を上下左右から囲繞するように配置される加熱ランプ５４（例えばハロゲンランプ）によって行う。この加熱ランプ５４は、それぞれ独立に供給される電力を制御できるようになっている。
【００８３】
ガスの排気側は、オートシャッター５５が装備され、外気を封鎖している。オートシャッター５５は、ゲートバルブによって開閉可能に構成される不図示のウエーハ挿入口が設けられている。また、オートシャッター５５にはガス排気口５１が設けられており、炉内雰囲気を調整できるようになっている。
そして、シリコン基板Ｗは、石英トレイ５６に形成された３点支持部５７上に配置される。石英トレイ５６のガス導入口側には、石英製のバッファ５８が設けられており、酸化性ガスや窒化性ガス、Ａｒガス等の導入ガスが、シリコン基板Ｗに直接当たるのを防ぐことができる。
【００８４】
また、チャンバー５３には不図示の温度測定用特殊窓が設けられており、チャンバー５３の外部に設置されたパイロメータ５９により、その特殊窓を通してシリコン基板Ｗの温度を測定することができる。
【００８５】
このような急速加熱・急速冷却装置を用い、シリコン基板に急速熱処理を施すが、急速熱処理条件としては、少なくともシリコン基板の表面から０．５μｍの深さまでの領域に存在するＲＩＥ法により検出される欠陥を消滅させることができれば、特に限定されないが、１３００℃より高く１４００℃以下の温度で１〜６０秒間の急速熱処理を行うことが好ましい。
このような熱処理条件の急速熱処理であれば、シリコン基板の表面から０．５μｍの深さまでの領域に存在するグローイン欠陥やＲＩＥ欠陥を効果的に消滅させることができ、同時に新たな空孔等をシリコン基板中に形成できる。また、全面がＯＳＦ領域、全面がＮ領域、又はＯＳＦ領域及びＮ領域が混合した領域であるシリコン単結晶インゴットから切り出されたシリコン基板を用いた場合には、急速熱処理によって少なくともシリコン基板表面から５μｍの深さまでのＲＩＥ欠陥を消滅させることができる。このため、シリコンエピタキシャル層形成工程前に、異物や汚染を除去するために、例えば４μｍ程度の研磨代で研磨しても、基板表面にＲＩＥ欠陥が露出することが無い。さらに、このような研磨により、表層の酸素濃度が低下した領域を完全に除去して表層の酸素濃度低下が無いシリコン基板とすることができるため、エピタキシャル成長時の温度によりスリップ転位が発生することを防止でき、より生産性良くエピタキシャルウェーハを製造することができる。
【００８６】
また、本発明の急速熱処理の昇温、降温速度としては、例えば、５０℃／秒の昇温速度で昇温し、一定時間保持した後、５０℃／秒の降温速度で降温することができる。この昇温速度、降温速度は適宜設定することができる。
【００８７】
このような急速熱処理の雰囲気としては、例えば窒素、ＮＨ３等の窒化膜形成雰囲気ガス及びＡｒガスのうちの少なくとも一種類のガスを含む雰囲気とすることができる。
このような雰囲気であれば、基板表層のＲＩＥ欠陥を消滅させると同時に、基板内部に新たな空孔等の点欠陥を均一に形成することができ、後工程のシリコンエピタキシャル層形成工程やデバイス熱処理時等にＢＭＤ形成が大幅に促進され、ゲッタリング能力の高いエピタキシャルウェーハを製造することができる。
【００８８】
また、急速熱処理の雰囲気としては、例えば酸素雰囲気とすることもできる。
この場合は、基板表層のＲＩＥ欠陥を消滅させると同時に、基板内部に新たな格子間シリコン等の点欠陥を均一に形成することができ、後工程のシリコンエピタキシャル層形成工程やデバイス熱処理時等にＢＭＤ形成が大幅に抑制される。
このように、本発明の製造方法では、急速熱処理の際の雰囲気によっても、後工程で形成されるＢＭＤ密度を高精度かつ大幅に制御することができる。
【００８９】
次に、図１（ｃ）に示すように、上記表層のＲＩＥ欠陥を消滅させたシリコン基板上に、シリコンエピタキシャル層を形成する。このエピタキシャル成長前に、気相エッチングを行って、シリコン基板表面の異物、汚染等を除去することが好ましい。また、さらにポリッシングを行うこともより好ましい。
このような、本発明の急速熱処理を施したシリコン基板であれば、上記のポリッシング、気相エッチングを行っても、基板表面に欠陥が露出しないため、欠陥のほとんどないシリコンエピタキシャル層を形成することができる。
【００９０】
このときのエピタキシャル成長条件としては、特に限定されず、例えば、シリコン基板の表面上に１１７５℃以下の成長温度でシリコンエピタキシャル層を形成することが好ましい。
このように、成長温度１１７５℃以下とすることで、本発明の急速熱処理を１３００℃より高い温度で行った場合と比べて１２５℃以上低温であるため、急速熱処理において基板内部に形成された空孔、格子間シリコン等がエピタキシャル成長中に消滅することを抑制できる。これにより、後工程でのエピタキシャルウェーハ中のＢＭＤ密度制御を効果的に行うことができる。
【００９１】
以上より、本発明であれば、シリコンエピタキシャル層の厚さを厚くする等のエピタキシャル成長中に欠陥を消滅させるための従来方法の制約から解放され、エピタキシャル成長条件やエピタキシャル層の厚さとは無関係に欠陥の極めて少ない良好な品質のエピタキシャルウエーハを製造できる。
【００９２】
このように、本発明の製造方法により製造されたエピタキシャルウェーハであれば、欠陥がほとんどなく、ウェーハ全体にわたって均一なＢＭＤを有するため、撮像用デバイスの製造に用いることで、ＣＣＤやＭＯＳイメージセンサーの特性の面内バラツキを低減することができる。
【実施例】
【００９３】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１−４、比較例１−６）
図８の単結晶引き上げ装置を用い、横磁場を印加して、ＭＣＺ法により様々な欠陥領域のシリコン単結晶インゴット（直径１２インチ（３００ｍｍ）、方位＜１００＞、導電型Ｐ型）を育成し、そこから切り出したシリコン基板を準備した。
なお、シリコン単結晶インゴットの成長速度及び欠陥領域の関係に関する予備試験では、図３と同様の関係が得られ、この関係を基にして、本試験で所望の欠陥領域（Ｖ−Ｒｉｃｈ＋ＯＳＦとＯＳＦ＋Ｎｖ）を有するインゴットを育成して、シリコン基板を切り出した。
【００９４】
次に、図４の急速加熱・急速冷却装置（ここでは、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製ＶＡＮＴＡＧＥ）を用い、Ａｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１２００−１３５０℃の最高温度で１０秒間保持した後、５０℃／秒の降温速度で急速冷却し、シリコン基板（サンプル１−３）を３枚ずつ準備した。また、上記ＲＴＰ処理を施していないシリコン基板（サンプル１−３）も３枚ずつ準備した。
【００９５】
サンプル１は、ポリッシュを０．５μｍ程度行った後、マグネトロンＲＩＥ装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製Ｐ−５０００）を用いてエッチングを行った。その後レーザー散乱方式の異物検査装置（ＫＬＡ−Ｔｅｎｃｏｒ社製  ＳＰ１）で、エッチング後のヒロックを計測した。また、ヒロックの個数を電子顕微鏡を用いて計測し、欠陥密度を算出した。
【００９６】
サンプル２は、ポリッシュを５μｍ程度行った後、マグネトロンＲＩＥ装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製Ｐ−５０００）を用いてエッチングを行った。その後、レーザー散乱方式の異物検査装置（ＫＬＡ−Ｔｅｎｃｏｒ社製  ＳＰ１）で、エッチング後のヒロックを計測した。また、ヒロックの個数を電子顕微鏡を用いて計測し、欠陥密度を算出した。
【００９７】
サンプル３は、市販の枚葉式エピタキシャル成長装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製Ｃｅｎｔｕｒａ）にて、エピタキシャル成長を行った。エピタキシャル成長は、常圧下でまず１１５０℃まで加熱し、塩化水素ガスを流して０．５μｍ気相エッチングを行った後、ＴＣＳガスを流してエピタキシャル成長を行った。
エピタキシャル層の厚さは０．５μｍ形成し、導電型はＰ型で抵抗率１０Ωｃｍである。その後、レーザー散乱方式の異物検査装置（ＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ２）で、エピタキシャル層表面の４７ｎｍ以上の大きさの欠陥を測定した。
【００９８】
実施例１−４、比較例１−６のエピタキシャルウエーハ作製条件は以下の通りである。
（実施例１）（Ｖ−Ｒｉｃｈ＋ＯＳＦ）
引き上げ速度：０．６１０ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３２０℃
（実施例２）（Ｖ−Ｒｉｃｈ＋ＯＳＦ）
引き上げ速度：０．６１０ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３５０℃
（実施例３）（ＯＳＦ＋Ｎｖ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３２０℃
（実施例４）（ＯＳＦ＋Ｎｖ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３５０℃
【００９９】
（比較例１）（Ｖ−Ｒｉｃｈ＋ＯＳＦ）
引き上げ速度：０．６１０ｍｍ／ｍｉｎ、  ＲＴＰ処理なし
（比較例２）（Ｖ−Ｒｉｃｈ＋ＯＳＦ）
引き上げ速度：０．６１０ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２５０℃
（比較例３）（Ｖ−Ｒｉｃｈ＋ＯＳＦ）
引き上げ速度：０．６１０ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２７０℃
（比較例４）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理なし
（比較例５）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２５０℃
（比較例６）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２７０℃
【０１００】
表１に、サンプル１、２のＲＩＥ法で検出された欠陥密度と、サンプル３のエピタキシャルウエーハ表面の欠陥数を示す。
【０１０１】
【表１】
2011222842.tif 000003
【０１０２】
表１から明確なように、Ｖ−Ｒｉｃｈ＋ＯＳＦウエーハとＯＳＦ＋Ｎｖウエーハのいずれにおいても、ＲＴＰ温度が１３００℃より高くなると（実施例１−４）、欠陥数が急激に減少し、ＲＩＥ法で検出される欠陥が完全に消滅している。これは、いずれの場合にも、実施例のＲＴＰ処理によって、ウェーハの少なくとも表面から０．５μｍの深さに存在するＲＩＥ欠陥が消滅したことが分かる。
また、ＯＳＦ＋Ｎｖウエーハの場合は、消滅しにくいＣＯＰが存在しないため、ＲＴＰ処理後に５μｍポリッシュした場合でも（サンプル２）、ＲＩＥ欠陥は完全に消滅しており、このＯＳＦ＋Ｎｖウエーハの場合は、１３００℃より高温でＲＴＰ処理すれば、表面から少なくとも５μｍより深い位置までの欠陥を完全に消滅できることがわかる。
【０１０３】
また、サンプル３のＲＴＰ処理後にエピタキシャル成長したエピタキシャルウエーハの欠陥は、いずれの場合も１３００℃より高温でＲＴＰ処理した実施例では、４７ｎｍという極めて小さなサイズの欠陥まで評価しても１０個以下であり、本発明の製造方法により製造されたエピタキシャルウエーハは良好な品質を有していることが分かる。
本実施例の場合はエピタキシャル成長ステップ直前に塩化水素ガスによる気相エッチングを０．５μｍ行っている。このことから、１３００℃より高温でＲＴＰ処理したシリコン基板においては、表面から少なくとも０．５μｍの範囲に存在していた欠陥は全て消滅したことが分かる。逆に、比較例に示したようにＲＴＰ温度が１３００℃以下の場合は、欠陥数が１０個以上のものがあり、エピタキシャル層に欠陥の消え残りが発生していることがわかる。
【０１０４】
（実施例５、６、比較例７−９）
図３に示すシリコン単結晶インゴットの成長速度及び欠陥領域の関係に基づいて、シリコン単結晶インゴットを育成して、ＯＳＦ＋Ｎｖウエーハを準備した。
次に、図４の急速加熱・急速冷却装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製ＶＡＮＴＡＧＥ）を用い、Ａｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１２００−１３５０℃の最高温度で１０秒間保持した後、５０℃／秒の降温速度で急速冷却し、エピタキシャルウエーハ成長用のシリコン基板（サンプル）を準備した。また、同様に準備され、ただし上記ＲＴＰ処理を施していないシリコン基板（サンプル）も準備した。
【０１０５】
これらのサンプルを５μｍ程度ポリッシュした後、市販の枚葉式エピタキシャル成長装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製Ｃｅｎｔｕｒａ）にて、エピタキシャル成長を行った。エピタキシャル成長は、常圧下で、まず１１５０℃まで加熱し、塩化水素ガスを流して０．５μｍ気相エッチングを行った後、ＴＣＳガスを流してエピタキシャル成長を行った。
エピタキシャル層の厚さは０．５μｍであり、導電型はＰ型で抵抗率１０Ωｃｍである。その後、レーザー散乱方式の異物検査装置（ＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ２）で、４７ｎｍ以上の大きさの欠陥を測定した。
【０１０６】
実施例、比較例のエピタキシャルウエーハ作製条件は以下の通りである。
（実施例５）（ＯＳＦ＋Ｎｖ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３２０℃
（実施例６）（ＯＳＦ＋Ｎｖ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１３５０℃
（比較例７）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理なし
（比較例８）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２５０℃
（比較例９）（ＯＳＦ＋ＮＶ）
引き上げ速度：０．５８５ｍｍ／ｍｉｎ、  ＲＴＰ処理温度：１２７０℃
【０１０７】
表２に、各サンプルの製造されたエピタキシャルウエーハ表面の欠陥数を示す。
【０１０８】
【表２】
2011222842.tif 000004
【０１０９】
表２から明確なように、実施例５、６では、ＯＳＦ＋Ｎｖウエーハの場合は、１３００℃より高温でＲＴＰ処理後に５μｍと多めにポリッシュし、エピタキシャル成長しても、エピタキシャル層の欠陥数は３個と良好である。
この結果と表１の結果とを合わせて考えると、ＯＳＦ＋Ｎｖウエーハに存在するＯＳＦ核やＲＩＥ欠陥は、１３００℃より高温であれば、表面から少なくとも５μｍにわたって完全に消滅させることができるため、ＲＴＰ処理後に５μｍのポリッシュを行っても、シリコン基板表面は欠陥のない無欠陥状態を保っており、この表面にエピタキシャル成長した場合、欠陥の発生のない良質なエピタキシャル層が形成できることが分かる。このことから、ＯＳＦ領域とＮｖ領域が混在するウエーハをエピタキシャル成長用のシリコン基板に用いる場合は、ＲＴＰ処理後に表面をポリッシュできるため、ＲＴＰ処理中に異物付着や汚染を受けた場合でも、その後行うポリッシュで除去でき、歩留まり向上と品質向上の両者を達成できるというメリットがある。
【０１１０】
（実施例７、８、比較例１０）
図３に示すシリコン単結晶インゴットの成長速度および欠陥領域の関係に基づいて、シリコン単結晶インゴットを育成し、ＯＳＦ＋Ｎｖウエーハを３枚準備した。
【０１１１】
１枚目は、図４の急速加熱・急速冷却装置（ここでは、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製ＶＡＮＴＡＧＥ）を用い、Ａｒガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１３５０℃の最高温度で１０秒間保持した後、５０℃／秒の降温速度で急速冷却し、その後表面を５μｍ程度ポリッシュした（シリコン基板−１）。
２枚目は酸素ガス雰囲気中で５０℃／秒の昇温速度で室温より急速昇温し、１３５０℃の最高温度で１０秒間保持した後、５０℃／秒の降温速度で急速冷却し、その後表面を５μｍ程度ポリッシュした（シリコン基板−２）。
３枚目はＲＴＰ処理を行わずに、表面を５μｍ程度ポリッシュした（シリコン基板−３）。
シリコン基板−１、シリコン基板−２、シリコン基板−３に、市販の枚葉式エピタキシャル成長装置（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製Ｃｅｎｔｕｒａ）にて、エピタキシャル成長を行った。
【０１１２】
エピタキシャル成長は、常圧下で、まず１１５０℃まで加熱し塩化水素ガスを流して０．５μｍ気相エッチングを行った後、ＴＣＳガスを流してエピタキシャル成長を行った。エピタキシャル層の厚さは５μｍである。その後、酸素析出熱処理としてＮ２ガス雰囲気中で８００℃で４時間の熱処理を施した後、さらに１０００℃で１６時間の熱処理を行った。その後、シリコン基板をＢＭＤ測定した。
ＢＭＤ測定結果を表３に示す。
【０１１３】
【表３】
2011222842.tif 000005
【０１１４】
表３から明確なように、Ａｒ雰囲気中でＲＴＰ処理したシリコン基板にエピタキシャル層を形成したエピタキシャルウエーハのＢＭＤは（実施例７）、３×１０７と極めて高密度のＢＭＤが発生している。これはＲＴＰ処理中にシリコン基板中に新たに形成させた空孔が、エピタキシャル成長工程中の熱処理やその後の熱処理で、析出核形成の不均一核として働く結果である。
逆に、酸素雰囲気中でＲＴＰ処理したシリコン基板上にエピタキシャル層を形成した場合のＢＭＤは（実施例８）、１×１０３であり、ＲＴＰ処理せずに作製したエピタキシャルウエーハ（比較例１０）のＢＭＤの１×１０５より約２桁程度ＢＭＤ発生が抑制されている。
【０１１５】
これはＲＴＰ処理中にシリコン基板中に新たに形成させた格子間シリコンが、エピタキシャル成長工程中の熱処理や、その後の熱処理で析出核形成を抑制する結果である。
このように、ＲＴＰ処理の雰囲気を変えることにより、ＢＭＤを増加させることも、抑制することも可能である。また、雰囲気以外にもＲＴＰ処理の保持温度、保持時間、あるいは冷却速度等の条件を適宜選択することにより、シリコン基板の欠陥を溶解させるだけでなく、同時に所望のＢＭＤを形成させることが可能となり、デバイスで要求されるエピタキシャル層中の欠陥発生がなく、しかもシリコン基板中にはゲッタリング能力や強度改善に必要量のＢＭＤを形成させたエピタキシャルウエーハが製造可能となる。
【０１１６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【０１１７】
３０…単結晶引き上げ装置、  ３１…引き上げ室、  ３２…ルツボ、
３３…ルツボ保持軸、  ３４…ヒータ、  ３５…断熱材、  ３６…整流筒、
３７…固液界面、  ３８…シリコン融液、  ３９…ワイヤ、
４０…シリコン単結晶インゴット、  ４１…シードチャック、
５１…ガス排気口、  ５２…急速加熱・急速冷却装置、  ５３…チャンバー、
５４…加熱ランプ、  ５５…オートシャッター、  ５６…石英トレイ、
５７…支持部、  ５８…バッファ、  ５９…パイロメーター
Ｗ…シリコン基板。
【図１】
2011222842.tif 000006
【図２】
2011222842.tif 000007
【図３】
2011222842.tif 000008
【図４】
2011222842.tif 000009
【図５】
2011222842.tif 000010
【図６】
2011222842.tif 000011
【図７】
2011222842.tif 000012
【図８】
2011222842.tif 000013