(57)【要約】【課題】  使用するインダクタが１個のみでよく、正および負の電源電圧を発生可能であり、かつ、各電源電圧の大きさを任意に調整可能なＤＣ／ＤＣコンバータを提供する。【解決手段】  スイッチ回路は、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに第１の方向の電流を流す電流路ＳＴ１と、インダクタＬおよびキャパシタＣ１が直列に介挿されたループ状の電流路ＳＴ２と、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに第１の方向とは逆方向の第２の方向の電流を流す電流路ＳＴ３と、インダクタＬおよびキャパシタＣ２が直列に介挿されたループ状の電流路ＳＴ４の各々を選択して形成可能であり、制御部１０は、電流路ＳＴ１〜ＳＴ４を順次形成する制御信号を周期的に発生する。【選択図】図１
2011135659.tif 000002
【特許請求の範囲】
【請求項１】
入力電源線および基準電源線間に与えられる入力電源電圧に基づき、第１の電圧出力端子および前記基準電源線間に第１の出力電圧を発生するとともに、第２の電圧出力端子および前記基準電源線間に第２の出力電圧を発生するＤＣ／ＤＣコンバータにおいて、
一方の電極が前記第１の電圧出力端子に接続され、他方の電極が前記基準電源線に接続された第１のキャパシタを内蔵し、または前記第１のキャパシタが外付けされ、
一方の電極が前記第２の電圧出力端子に接続され、他方の電極が前記基準電源線に接続された第２のキャパシタを内蔵し、または前記第２のキャパシタが外付けされ、
インダクタを内蔵し、または前記インダクタが外付けされ、
前記ＤＣ／ＤＣコンバータが、前記インダクタを介して前記入力電源線および前記基準電源線間を結び、前記インダクタに第１の方向の電流を流す第１の電流路と、前記インダクタおよび前記第１のキャパシタが直列に介挿されたループ状の第２の電流路と、前記インダクタを介して前記入力電源線および前記基準電源線間を結び、前記インダクタに前記第１の方向とは逆方向の第２の方向の電流を流す第３の電流路と、前記インダクタおよび前記第２のキャパシタが直列に介挿されたループ状の第４の電流路の各々を選択して形成可能であり、制御信号に基づいて、前記第１〜第４の電流路のうちの１つの電流路を形成するスイッチ回路を具備することを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
１周期内において、前記第１の電流路と、前記第２の電流路と、前記第３の電流路と、前記第４の電流路を順次形成させる制御信号を周期的に発生する制御部を具備することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記制御部は、前記第１の電流路および前記第２の電流路を順次形成する期間と前記第３の電流路および前記第４の電流路を順次形成する期間の相互の間に前記第１〜第４の電流路のいずれも形成されない期間を発生させることを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記制御部は、前記インダクタに流れる前記第１の方向の電流が０になったのを検知して前記第２の電流路を開放し、前記インダクタに流れる前記第２の方向の電流が０になったのを検知して前記第４の電流路を開放する手段を有することを特徴とする請求項２または３に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記制御部は、外部から与えられる信号に応じて、前記第１の電流路を形成する時間または前記第２の電流路を形成する時間を調整する手段を有することを特徴とする請求項２または３に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流電圧間の変換を行うＤＣ／ＤＣコンバータに係り、特に単一の直流電圧を正負の各直流電圧に変換するＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
単一の電源電圧から正および負の電源電圧を発生するＤＣ／ＤＣコンバータが各種提供されている。図９（ａ）〜（ｃ）はその例を各々示すものである。図９（ａ）に示すＤＣ／ＤＣコンバータでは、電源電圧ＶＤＤが与えられる入力電源線および基準電源線（この例では接地線）間にスイッチＳＷ５１およびＳＷ５２が直列に介挿され、このスイッチＳＷ５１およびＳＷ５２の共通接続点と基準電源線との間にインダクタＬ５３およびキャパシタＣ５４が直列に介挿されている。そして、このインダクタＬ５３およびキャパシタＣ５４の共通接続点が電源電圧ＶＰＰを出力するための第１の電圧出力端子となっている。また、このＤＣ／ＤＣコンバータでは、入力電源線および基準電源線間にスイッチＳＷ５５およびインダクタＬ５６が直列に介挿され、このスイッチＳＷ５５およびインダクタＬ５６の共通接続点と基準電源線との間にスイッチＳＷ５７およびキャパシタＣ５８が直列に介挿されている。そして、このスイッチＳＷ５７およびキャパシタＣ５８の共通接続点が電源電圧ＶＭＭを出力するための第２の電圧出力端子となっている。このＤＣ／ＤＣコンバータでは、スイッチＳＷ５１をＯＮ、スイッチＳＷ５２をＯＦＦとして、インダクタＬ５３にキャパシタＣ５４側へ向かう電流を流し、インダクタＬ５３に電気エネルギーを蓄積する動作と、スイッチＳＷ５１をＯＦＦ、スイッチＳＷ５２をＯＮとして、インダクタＬ５３に蓄積された電気エネルギーを放出させ、インダクタＬ５３からキャパシタＣ５４側へ向かう電流を流す動作とが交互に繰り返される。この結果、第１の電圧出力端子から正の電源電圧ＶＰＰが出力される。これと並行し、ＤＣ／ＤＣコンバータでは、スイッチＳＷ５５をＯＮ、スイッチＳＷ５７をＯＦＦとして、インダクタＬ５６に基準電源線側に向かう電流を流し、インダクタＬ５６に電気エネルギーを蓄積する動作と、スイッチＳＷ５５をＯＦＦ、スイッチＳＷ５７をＯＮとして、インダクタＬ５６に蓄積された電気エネルギーを放出させ、キャパシタＣ５８側からインダクタＬ５３を介して基準電源線へ向かう電流を流す動作とが交互に繰り返される。この結果、第２の電圧出力端子から負の電源電圧ＶＭＭが出力される。
【０００３】
図９（ｂ）および（ｃ）に示すＤＣ／ＤＣコンバータは、いわゆるチャージポンプである。図９（ｂ）に示すＤＣ／ＤＣコンバータでは、電源電圧ＶＤＤの与えられる入力電源線および基準電源線（この例では接地線）間にスイッチＳＷ６１、キャパシタＣ６２、スイッチＳＷ６３が直列に介挿されている。また、スイッチＳＷ６１およびキャパシタＣ６２の共通接続点と基準電源線との間にスイッチＳＷ６４が介挿されている。また、スイッチＳＷ６１およびキャパシタＣ６２の共通接続点と基準電源線との間にスイッチＳＷ６５およびキャパシタＣ６６が直列に介挿されており、このスイッチＳＷ６５およびキャパシタＣ６６の共通接続点が電源電圧ＶＰＰを出力するための第１の電圧出力端子となっている。また、スイッチＳＷ６３およびキャパシタＣ６２の共通接続点と基準電源線との間にスイッチＳＷ６７およびキャパシタＣ６８が直列に介挿されており、このスイッチＳＷ６７およびキャパシタＣ６８の共通接続点が電源電圧ＶＭＭを出力するための第２の電圧出力端子となっている。このＤＣ／ＤＣコンバータでは、例えばスイッチＳＷ６１、ＳＷ６３、ＳＷ６５をＯＮ、他のスイッチをＯＦＦとして、キャパシタＣ６６およびＣ６２に電源電圧ＶＤＤを印加する動作と、スイッチＳＷ６４、ＳＷ６７をＯＮ、他のスイッチをＯＦＦとして、キャパシタＣ６２からキャパシタＣ６８に電圧−ＶＤＤを印加する動作が交互に繰り返される。この結果、第１の電圧出力端子から正の電源電圧ＶＰＰ＝ＶＤＤが、第２の電圧出力端子から負の電源電圧ＶＭＭ＝−ＶＤＤが出力される。
【０００４】
図９（ｃ）に示すＤＣ／ＤＣコンバータでは、電源電圧ＶＤＤの与えられる入力電源線および基準電源線（この例では接地線）間にスイッチＳＷ７１およびＳＷ７２が直列に介挿されている。このスイッチＳＷ７１およびＳＷ７２の共通接続点と基準電源線との間にはキャパシタＣ７３およびスイッチＳＷ７４が直列に介挿されている。また、スイッチＳＷ７１およびＳＷ７２の共通接続点と基準電源線との間にはスイッチＳＷ７５およびキャパシタＣ７６が直列に介挿されており、このスイッチＳＷ７５およびキャパシタＣ７６の共通接続点が電源電圧ＶＰＰを出力するための第１の電圧出力端子となっている。また、キャパシタＣ７３およびスイッチＳＷ７４の共通接続点と基準電源線との間にスイッチＳＷ７７およびキャパシタＣ７８が直列に介挿されており、このスイッチＳＷ７７およびキャパシタＣ７８の共通接続点が電源電圧ＶＭＭを出力するための第２の電圧出力端子となっている。さらにスイッチＳＷ７５およびキャパシタＣ７６の共通接続点とキャパシタＣ７３およびスイッチＳＷ７４の共通接続点との間にはスイッチＳＷ７９が介挿されている。このＤＣ／ＤＣコンバータは、２つの動作モードを有している。第１の動作モードでは、スイッチＳＷ７１、ＳＷ７４、ＳＷ７５をＯＮとし、他のスイッチをＯＦＦとして、キャパシタＣ７３およびＣ７６に電源電圧ＶＤＤを印加する動作と、スイッチＳＷ７２、ＳＷ７７をＯＮ、他のスイッチをＯＦＦとして、キャパシタＣ７３からキャパシタＣ７８に電圧−ＶＤＤを印加する動作が交互に繰り返される。これにより第１の電圧出力端子から正の電源電圧ＶＰＰ＝ＶＤＤが出力され、第２の電圧出力端子から負の電源電圧ＶＭＭ＝−ＶＤＤが出力される。第２の動作モードでは、スイッチＳＷ７１、ＳＷ７９をＯＮとし、他のスイッチをＯＦＦとして、キャパシタＣ７３およびＣ７６に電圧ＶＤＤ／２を各々印加する動作と、スイッチＳＷ７２、ＳＷ７７をＯＮとし、他のスイッチをＯＦＦとして、キャパシタＣ７３からキャパシタＣ７８に電圧−ＶＤＤ／２を印加する動作が交互に繰り返される。これにより第１の電圧出力端子から正の電源電圧ＶＰＰ＝ＶＤＤ／２が出力され、第２の電圧出力端子から負の電源電圧ＶＭＭ＝−ＶＤＤ／２が出力される。なお、チャージポンプに関する文献としては、例えば特許文献１がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１６５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した従来のＤＣ／ＤＣコンバータのうち図９（ｂ）および（ｃ）に示すチャージポンプは、電源電圧ＶＤＤと同じ大きさまたはその整数分の１の大きさの電源電圧しか出力することができないという問題があった。図９（ａ）に示すＤＣ／ＤＣコンバータは、スイッチＳＷ５１をＯＮにする時間の調整により正の電源電圧ＶＰＰを調整し、スイッチＳＷ５５をＯＮにする時間の調整により負の電源電圧ＶＭＭを調整することができるが、正の電源電圧ＶＰＰおよび負の電源電圧ＶＭＭを発生するために２個のインダクタＬ５３およびＬ５６が必要になる。このため、インダクタを外付けとするＤＣ／ＤＣコンバータを構成する場合には、インダクタを取り付けるための端子数が多くなるという問題があった。また、インダクタ内蔵のＤＣ／ＤＣコンバータを半導体集積回路として実現する場合にはチップ面積が大きくなるという問題があった。
【０００７】
この発明は、以上説明した事情に鑑みてなされたものであり、使用するインダクタが１個のみでよく、正および負の電源電圧を発生可能であり、かつ、各電源電圧の大きさを任意に調整可能なＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、入力電源線および基準電源線間に与えられる入力電源電圧に基づき、第１の電圧出力端子および前記基準電源線間に第１の出力電圧を発生するとともに、第２の電圧出力端子および前記基準電源線間に第２の出力電圧を発生するＤＣ／ＤＣコンバータにおいて、一方の電極が前記第１の電圧出力端子に接続され、他方の電極が前記基準電源線に接続された第１のキャパシタを内蔵し、または前記第１のキャパシタが外付けされ、一方の電極が前記第２の電圧出力端子に接続され、他方の電極が前記基準電源線に接続された第２のキャパシタを内蔵し、または前記第２のキャパシタが外付けされ、インダクタを内蔵し、または前記インダクタが外付けされ、前記ＤＣ／ＤＣコンバータが、前記インダクタを介して前記入力電源線および前記基準電源線間を結び、前記インダクタに第１の方向の電流を流す第１の電流路と、前記インダクタおよび前記第１のキャパシタが直列に介挿されたループ状の第２の電流路と、前記インダクタを介して前記入力電源線および前記基準電源線間を結び、前記インダクタに前記第１の方向とは逆方向の第２の方向の電流を流す第３の電流路と、前記インダクタおよび前記第２のキャパシタが直列に介挿されたループ状の第４の電流路の各々を選択して形成可能であり、制御信号に基づいて、前記第１〜第４の電流路のうちの１つの電流路を形成するスイッチ回路を具備することを特徴とするＤＣ／ＤＣコンバータを提供する。
【０００９】
かかる発明によれば、第１の電流路を形成する時間の調整により第１の出力電圧の大きさを調整可能であり、第３の電流路を形成する時間の調整により第２の出力電圧の大きさを調整可能である。従って、使用するインダクタが１個のみでよく、正および負の電源電圧を発生可能であり、かつ、各電源電圧の大きさを任意に調整可能なＤＣ／ＤＣコンバータを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施形態であるＤＣ／ＤＣコンバータ１００の構成を示す回路図である。
【図２】同実施形態の動作を示すタイムチャートである。
【図３】同ＤＣ／ＤＣコンバータの具体例であるＤＣ／ＤＣコンバータ１００Ａの構成を示す回路図である。
【図４】同具体例の動作を示すタイムチャートである。
【図５】同ＤＣ／ＤＣコンバータ１００Ａの使用例を示すブロック図である。
【図６】同実施形態の第１の変形例の構成を示す回路図である。
【図７】同実施形態の第２の変形例の構成を示す回路図である。
【図８】同第２の変形例の動作を示すタイムチャートである。
【図９】従来のＤＣ／ＤＣコンバータの構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤＣ／ＤＣコンバータ１００の構成を示す回路図である。このＤＣ／ＤＣコンバータ１００は、入力電源線１０１および基準電源線１０２を有している。図示の例では、基準電源線１０２は接地されている。そして、入力電源線１０１および基準電源線１０２間には、図示しないバッテリ等の固定電源から入力電源電圧ＶＤＤが与えられる。このＤＣ／ＤＣコンバータ１００は、この入力電源線１０１び基準電源線１０２間の入力電源電圧ＶＤＤに基づき、第１の電圧出力端子１０３および基準電源線１０２間に正の電源電圧ＶＰＰを発生するとともに、第２の電圧出力端子１０４および基準電源線１０２間に負の電源電圧ＶＭＭを発生する回路である。
【００１２】
ＤＣ／ＤＣコンバータ１００は、キャパシタＣ１およびＣ２を有している。ここで、キャパシタＣ１は第１の電圧出力端子１０３および基準電源線１０２間に介挿され、キャパシタＣ２は第２の電圧出力端子１０４および基準電源線１０２間に介挿されている。また、ＤＣ／ＤＣコンバータ１００は端子ＡおよびＢを有している。この端子ＡおよびＢ間には外付けのインダクタＬが介挿される。
【００１３】
さらにＤＣ／ＤＣコンバータ１００は、５個のスイッチＳＷ１〜ＳＷ５とこれらの各スイッチのＯＮ／ＯＦＦ制御を行う制御部１０を有している。ここで、スイッチＳＷ１は入力電源線１０１および端子Ａ間に介挿され、スイッチＳＷ２は基準電源線１０２および端子Ａ間に介挿され、スイッチＳＷ３は入力電源線１０１および端子Ｂ間に介挿され、スイッチＳＷ４は端子Ｂおよび端子１０３間に介挿され、スイッチＳＷ５は端子Ｂおよび端子１０４間に介挿されている。これらのスイッチＳＷ１〜ＳＷ５は、図示の４種類の電流路ＳＴ１〜ＳＴ４を形成するためのスイッチ回路を構成している。ここで、第１の電流路ＳＴ１は、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに端子Ａから端子Ｂに向かう方向（以下、第１の方向という）の電流を流す電流路である。第２の電流路ＳＴ２は、インダクタＬおよびキャパシタＣ１が直列に介挿されたループ状の電流路である。第３の電流路ＳＴ３は、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに第１の方向とは逆方向の第２の方向の電流を流す電流路である。第４の電流路ＳＴ４は、インダクタＬおよびキャパシタＣ２が直列に介挿されたループ状の電流路である。制御部１０は、スイッチＳＷ１〜ＳＷ５のＯＮ／ＯＦＦを制御する信号であって、これら４種類の電流路ＳＴ１〜ＳＴ４のうちの所望の１つを形成するための制御信号を発生する。また、制御部１０は、所望の出力電圧ＶＰＰおよびＶＭＭの大きさに応じて、電流路ＳＴ１およびＳＴ３を形成する各期間の長さを調整する機能を有している。
【００１４】
図２は本実施形態によるＤＣ／ＤＣコンバータ１００の動作例を示すタイムチャートである。このタイムチャートでは、上述した各電流路ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４の形成される各期間が明示されている。図２に示すように、制御部１０は、一定時間長の周期Ｔ０毎に、電流路ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４を順次形成する動作を繰り返す。さらに詳述すると、周期Ｔ０の切り換わり点において、制御部１０は、一定時間に亙って、継続的にスイッチＳＷ１およびＳＷ４をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴ１を形成する。この間、インダクタＬには、電源電圧ＶＤＤとキャパシタＣ１の充電電圧ＶＰＰとの差分に比例した勾配で増加する第１の方向の電流ＩＬが流れる。次に制御部１０は、一定時間に亙って、継続的にスイッチＳＷ２およびＳＷ４をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴ２を形成する。この間、インダクタＬに流れる第１の方向の電流ＩＬは、電流路ＳＴ２を介してキャパシタＣ１に充電される。また、この間、電流ＩＬは、次第に減少してゆき、０となる。好ましい態様において、制御部１０は、電流ＩＬが０になったときに電流路ＳＴ２を開放する。
【００１５】
制御部１０は、電流路ＳＴ２を開放した後、周期Ｔ０の前半が終了するまでの間、電流路ＳＴ１〜ＳＴ４のいずれの電流路も形成しない。そして、周期Ｔ０の後半が始まると、制御部１０は、一定時間に亙って、継続的にスイッチＳＷ２およびＳＷ３をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴ３を形成する。この間、インダクタＬには、電源電圧ＶＤＤに比例した勾配で増加する第２の方向の電流ＩＬが流れる。次に制御部１０は、一定時間に亙って、継続的にスイッチＳＷ２およびＳＷ５をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴ４を形成する。この間、インダクタＬに流れる第２の方向の電流ＩＬは、電流路ＳＴ４を介してキャパシタＣ２に充電される。また、この間、電流ＩＬは、次第に減少してゆき、０となる。好ましい態様において、制御部１０は、電流ＩＬが０になったときに電流路ＳＴ４を開放する。そして、制御部１０は、電流路ＳＴ２を開放した後、周期Ｔ０が新たな周期Ｔ０に切り換わるまでの間、電流路ＳＴ１〜ＳＴ４のいずれの電流路も形成しない。以上がＤＣ／ＤＣコンバータ１００の１周期分の動作である。
【００１６】
以上の動作において、１周期Ｔ０内にキャパシタＣ１に充電される電荷の量は、電流路ＳＴ１およびＳＴ２が形成される期間内にインダクタＬに流れる第１の方向の電流ＩＬの積分値と等しくなる。また、この第１の方向の電流ＩＬの積分値は、電流路ＳＴ１が維持される期間の長さに比例する。従って、周期Ｔ０に対する電流路ＳＴ１の形成期間の比率を増減することによりキャパシタＣ１の両端に発生する出力電圧ＶＰＰを任意に増減することができる。また、１周期Ｔ０内にキャパシタＣ２に充電される電荷の量は、電流路ＳＴ３が形成される期間内にインダクタＬに流れる第２の方向の電流ＩＬの積分値と等しくなる。また、この第２の方向の電流ＩＬの積分値は、電流路ＳＴ３が維持される期間の長さに比例する。従って、周期Ｔ０に対する電流路ＳＴ３の形成期間の比率を増減することによりキャパシタＣ２の両端に発生する出力電圧ＶＭＭを任意に増減することができる。よって、本実施形態によるＤＣ／ＤＣコンバータ１００によれば、使用するインダクタが１個のみでよく、正および負の電源電圧を発生可能であり、かつ、各電源電圧の大きさを任意に調整することができる。また、本実施形態によるＤＣ／ＤＣコンバータ１００では、第１の方向の電流ＩＬをインダクタＬに流した後、第１の方向の電流ＩＬを０にしてから第１の方向とは逆方向の第２の方向の電流ＩＬをインダクタＬに流し、この第２の方向の電流ＩＬをインダクタＬに流した後、第２の方向の電流ＩＬを０にしてから第２の方向とは逆方向の第１の方向の電流ＩＬをインダクタＬに流すようにしている。このため、インダクタＬに過大なノイズが発生せず、安定した動作が得られる。
【００１７】
図３は、本実施形態によるＤＣ／ＤＣコンバータ１００の具体例であるＤＣ／ＤＣコンバータ１００Ａの構成を示す回路図である。また、図４は、同ＤＣ／ＤＣコンバータ１００Ａの動作を示すタイムチャートである。また、図５は、同ＤＣ／ＤＣコンバータ１００Ａの使用例を示すブロック図である。
【００１８】
図３において、図１に示す各部に対応する部分には共通の符号が使用されている。また、図３において、図１に示すスイッチＳＷ１はＰチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）１１１により、図１に示すスイッチＳＷ２はＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）１１２により、図１に示すスイッチＳＷ３はＰチャネルトランジスタ１１３により、図１に示すスイッチＳＷ４はＰチャネルトランジスタ１１４ＰおよびＮチャネルトランジスタ１１４ＮからなるＣＭＯＳトランスファスイッチにより、図１に示すスイッチＳＷ５はＮチャネルトランジスタ１１５により各々実現されている。
【００１９】
次に、図１に示す制御部１０に相当する部分の構成を説明する。タイミングジェネレータ１２０は、クロックＣＫ１、ＣＫ１Ｎ、ＣＫ２、ＣＫ３およびＣＫ３Ｎと、三角波信号ＰＴＲＩおよびＭＴＲＩを発生する回路である。ここで、クロックＣＫ１は、図４に示すように、１周期Ｔ０の前半期間Ｔ１ＨにおいてＨレベル、後半期間Ｔ１ＬにおいてＬレベルとなるクロックである。クロックＣＫ１Ｎは、クロックＣＫ１を反転したクロックである。クロックＣＫ２は、図４に示すように、１周期Ｔ０の前半期間Ｔ１Ｈをさらに期間Ｔ２ＨおよびＴ２Ｌに２分したうちの前半期間Ｔ２ＨにおいてＨレベル、それ以外の期間はＬレベルとなるクロックである。クロックＣＫ３は、図４に示すように、１周期Ｔ０の後半期間Ｔ１Ｌをさらに期間Ｔ３ＨおよびＴ３Ｌに２分したうちの前半期間Ｔ３ＨにおいてＨレベル、それ以外の期間はＬレベルとなるクロックである。クロックＣＫ３Ｎは、クロックＣＫ３を反転したクロックである。三角波信号ＰＴＲＩは、クロックＣＫ２の立ち上がり時に最高レベル（例えばＶＤＤ）から最低レベル（例えば−ＶＤＤ）に立ち下がり、クロックＣＫ２がＨレベルを維持する期間を要して最低レベルから最高レベルまで直線的に上昇し、その後、次のクロックＣＫ２の立ち上がりまで最高レベルを維持する信号である。三角波信号ＭＴＲＩは、クロックＣＫ３の立ち上がり時に最低レベルから最高レベルに立ち上がり、クロックＣＫ３がＨレベルを維持する期間を要して最高レベルから最低レベルまで直線的に低下し、その後、次のクロックＣＫ３の立ち上がりまで最低レベルを維持する信号である。
【００２０】
制御電圧発生部１２１は、出力電圧ＶＰＰの制御に用いられる制御電圧ｖｐｐｄを発生する回路である。また、制御電圧発生部１２２は、出力電圧ＶＭＭの制御に用いられる制御電圧ｖｍｍｄを発生する回路である。以下、これらの制御電圧発生部１２１および１２２がＤＣ／ＤＣコンバータ１００Ａに設けられている理由について説明する。
【００２１】
この具体例において、ＤＣ／ＤＣコンバータ１００Ａは、図５に示すように、アンプ２００に正の電源電圧ＶＰＰおよび負の電源電圧ＶＭＭを供給するのに用いられる。ここで、アンプ２００は、入力信号ＶＩを増幅し、信号ＶＯとして出力する。その際のアンプ２００の無駄な電力消費を極力減らすため、この具体例では、アンプ２００の出力信号ＶＯまたは０Ｖのうち高い方から所定量だけ高い電源電圧ＶＰＰがアンプ２００に供給され、アンプ２００の出力信号ＶＯまたは０Ｖのうち低い方から所定量だけ低い電源電圧ＶＭＭがアンプ２００に供給されるように、ＤＣ／ＤＣコンバータ１００Ａに電源電圧ＶＰＰおよびＶＭＭの制御を行わせる。このような電源電圧ＶＰＰおよびＶＭＭの制御を行うために、ＤＣ／ＤＣコンバータ１００Ａにおいて、制御電圧発生部１２１は、アンプ２００の出力信号ＶＯまたは０Ｖのうち高い方から所定量だけ高い制御電圧ｖｐｐｄを発生し、制御電圧発生部１２２は、アンプ２００の出力信号ＶＯまたは０Ｖのうち低い方から所定量だけ低い制御電圧ｖｍｍｄを発生する。そして、ＤＣ／ＤＣコンバータ１００Ａでは、制御電圧発生部１２１が発生する制御電圧ｖｐｐｄに応じて出力電圧ＶＰＰの制御を行い、制御電圧発生部１２２が発生する制御電圧ｖｍｍｄに応じて出力電圧ＶＭＭの制御を行うのである。
【００２２】
図３において、コンパレータ１２３は、制御電圧ｖｐｐｄが三角波信号ＰＴＲＩよりも高い期間はＨレベル、それ以外の期間はＬレベルとなる信号を出力する。ＮＡＮＤゲート１２４は、クロックＣＫ２およびコンパレータ１２３の出力信号の両方がＨレベルの期間はＬレベル、それ以外の期間はＨレベルとなる信号を出力する。ＯＲゲート１２５は、Ｎチャネルトランジスタ１１２に対するゲート電圧ＧＮ２とＮＡＮＤゲート１２４の出力信号との論理和をＰチャネルトランジスタ１１１に対するゲート電圧ＧＰ１として出力する。
【００２３】
ＡＮＤゲート１２７は、Ｐチャネルトランジスタ１１１に対するゲート電圧ＧＰ１と、ＮＡＮＤゲート１２４の出力信号と、フリップフロップ１３１の負論理出力信号との論理積を示す信号をＯＲゲート１２８に出力する。ＯＲゲート１２８は、クロックＣＫ１ＮおよびＡＮＤゲート１２７の出力信号の論理和をＮチャネルトランジスタ１１２に対するゲート電圧ＧＮ２として出力する。コンパレータ１２９は、基準電源線１０２のレベルよりも端子Ａのレベルが高い期間はＨレベル、それ以外の期間はＬレベルとなる信号ＣＵＲＤＥＴを出力する。インバータ１３０は、この信号ＣＵＲＤＥＴを反転して、信号ＣＵＲＤＥＴ＿Ｎを出力する。フリップフロップ１３１は、データ入力端子ＤがＨレベルに固定され、クロック端子に信号ＣＵＲＤＥＴ＿Ｎが与えられ、リセット端子ＲにＮＡＮＤゲート１２４の出力信号が与えられる。そして、このフリップフロップ１３１の負論理出力信号が上述したＡＮＤゲート１２７に与えられる。
【００２４】
コンパレータ１４１は、制御電圧ｖｍｍｄが三角波信号ＭＴＲＩよりも低い期間はＬレベル、それ以外の期間はＨレベルとなる信号を出力する。ＯＲゲート１４２は、クロックＣＫ３Ｎおよびコンパレータ１４１の出力信号の両方がＬレベルの期間はＬレベル、それ以外の期間はＨレベルとなる信号を出力する。ＯＲゲート１４３は、Ｎチャネルトランジスタ１１５に対するゲート電圧ＧＮ６とＯＲゲート１４２の出力信号との論理和をＰチャネルトランジスタ１１３に対するゲート電圧ＧＰ３として出力する。ＡＮＤゲート１４４は、ＯＲゲート１４２の出力信号と、Ｐチャネルトランジスタ１１３に対するゲート電圧ＧＰ３と、クロックＣＫ１Ｎと、信号ＣＵＲＤＥＴとの論理積をＮチャネルトランジスタ１１５に対するゲート電圧ＧＮ６として出力する。そして、Ｐチャネルトランジスタ１１４ＰのゲートにはクロックＣＫ１Ｎが、Ｎチャネルトランジスタ１１４ＮのゲートにはクロックＣＫ１が与えられる。
以上がＤＣ／ＤＣコンバータ１００Ａの構成である。
【００２５】
次に図４を参照し、ＤＣ／ＤＣコンバータ１００Ａの動作を説明する。周期Ｔ０の前半期間Ｔ１Ｈでは、クロックＣＫ１がＨレベル、クロックＣＫ１ＮがＬレベルとなるため、Ｐチャネルトランジスタ１１４ＰおよびＮチャネルトランジスタ１１４ＮはＯＮとなる。また、クロックＣＫ１ＮがＬレベルとなることからＮチャネルトランジスタ１１５に対するゲート電圧ＧＮ６がＬレベルとなり、Ｎチャネルトランジスタ１１５はＯＦＦとなる。また、期間Ｔ１Ｈでは、クロックＣＫ３がＬレベル、クロックＣＫ３ＮがＨレベルとなることからＰチャネルトランジスタ１１３に対するゲート電圧ＧＰ３がＨレベルとなり、Ｐチャネルトランジスタ１１３はＯＦＦとなる。
【００２６】
期間Ｔ１Ｈの開始点においてクロックＣＫ２が立ち上がると、それと同時に三角波信号ＰＴＲＩが最低レベルに立ち下がり、以後、最高レベルに向けて漸次上昇してゆく。制御電圧ｖｐｐｄがこの三角波信号ＰＴＲＩよりも高い期間、コンパレータ１２３の出力信号はＨレベルとなり、ＮＡＮＤゲート１２４の出力信号はＬレベルとなる。そして、ＮＡＮＤゲート１２４の出力信号がＬレベルになると、ＡＮＤゲート１２７の出力信号がＬレベルとなる。このときクロックＣＫ１ＮはＬレベルであるため、Ｎチャネルトランジスタ１１２に対するゲート電圧ＧＮ２はＬレベルとなり、Ｎチャネルトランジスタ１１２はＯＦＦとなる。そして、ＮＡＮＤゲート１２４の出力信号がＬレベル、Ｎチャネルトランジスタ１１２に対するゲート電圧ＧＮ２がＬレベルとなることから、Ｐチャネルトランジスタ１１１に対するゲート電圧ＧＰ１がＬレベルとなり、Ｐチャネルトランジスタ１１１がＯＮとなる。
【００２７】
このようにしてＰチャネルトランジスタ１１１がＯＮとなることにより上述した電流路ＳＴ１が形成され、インダクタＬに第１の方向の電流が流れ、キャパシタＣ１の充電が行われる。ここで、制御電圧ｖｐｐｄが三角波信号ＰＴＲＩよりも高い期間Ｔ２ａの間は、コンパレータ１２３の出力信号がＨレベル、ＮＡＮＤゲート１２４の出力信号がＬレベルとなって、Ｐチャネルトランジスタ１１１に対するゲート電圧ＧＰ１がＬレベルを維持するため、この電流路ＳＴ１を介したインダクタＬへの通電およびキャパシタＣ１の充電が継続される。この間、インダクタＬに流れる第１の方向の電流ＩＬは、漸次増加してゆく。
【００２８】
クロックＣＫ２がＨレベルを維持する期間Ｔ２Ｈ内において、三角波信号ＰＴＲＩが制御電圧ｖｐｐｄを越えると、コンパレータ１２３の出力信号がＬレベルとなり、ＮＡＮＤゲート１２４の出力信号がＨレベルとなる。この結果、Ｐチャネルトランジスタ１１１に対するゲート電圧ＧＰ１がＨレベルとなり、Ｐチャネルトランジスタ１１１がＯＦＦとなる。また、ＮＡＮＤゲート１２４の出力信号の立ち上がりエッジによりフリップフロップ１３１がリセットされ、フリップフロップ１３１の負論理出力信号がＨレベルとなる。この結果、ＡＮＤゲート１２７の出力信号がＨレベルとなり、Ｎチャネルトランジスタ１１２に対するゲート電圧ＧＮ２がＨレベルとなり、Ｎチャネルトランジスタ１１２がＯＮとなる。
【００２９】
このようにしてＮチャネルトランジスタ１１２がＯＮとなることにより上述した電流路ＳＴ２が形成され、インダクタＬに第１の方向の電流が流れ、キャパシタＣ１の充電が行われる。この電流路ＳＴ２が形成されている間、インダクタＬは、電流路ＳＴ１が形成されていたときに蓄積した電気エネルギーを放出するため、インダクタＬに流れる第１の方向の電流ＩＬは漸次減少してゆく。
【００３０】
インダクタＬに第１の方向の電流ＩＬが流れる期間、この電流ＩＬと同じ電流がＮチャネルトランジスタ１１２のソースからドレインへ（あるいは基準電源線１０２から端子Ａへ）と流れる。そして、電流ＩＬが減少してゆくと、Ｎチャネルトランジスタ１１２のソースおよびドレイン間電圧も減少してゆく。そして、電流ＩＬが０になり、さらに端子Ａの電位が基準電源線１０２のレベルよりも上昇するオーバーシュートが発生すると、コンパレータ１２９の出力信号ＣＵＲＤＥＴがＨレベルとなり、フリップフロップ１３１のクロック端子に与えられる信号ＣＵＲＤＥＴ＿Ｎが立ち下がる。この結果、データ端子Ｄに与えられているＨレベルがフリップフロップ１３１に書き込まれ、フリップフロップ１３１の負論理出力信号がＬレベルとなる。この結果、ＡＮＤゲート１２７の出力信号がＬレベルとなり、Ｎチャネルトランジスタ１１２に対するゲート電圧ＧＮ２がＬレベルとなり、Ｎチャネルトランジスタ１１２がＯＦＦとなる。これにより電流路ＳＴ２が開放される。
【００３１】
このように電流路ＳＴ２は、第１の方向の電流ＩＬが０以上である期間だけ維持される。この電流路ＳＴ２が維持される期間の長さは、電流路ＳＴ１の形成時にインダクタＬに蓄積された電気エネルギーの大きさに依存し、クロックＣＫ２がＨレベルを維持する期間Ｔ２Ｈから電流路ＳＴ１が維持される期間Ｔ２ａを除いた残りの期間Ｔ２ｂよりも短く終わる場合もあれば、この期間Ｔ２ｂよりも長くなる場合もある。そして、電流路ＳＴ２が開放されると、ＤＣ／ＤＣコンバータ１００Ａは、電流路ＳＴ１〜ＳＴ４のいずれも形成されていない状態となる。
【００３２】
周期Ｔ０の後半期間Ｔ１Ｌでは、クロックＣＫ１がＬレベル、クロックＣＫ１ＮがＨレベルとなるため、Ｐチャネルトランジスタ１１４ＰおよびＮチャネルトランジスタ１１４ＮはＯＦＦとなる。また、期間Ｔ１Ｌでは、クロックＣＫ２がＬレベルとなることからＰチャネルトランジスタ１１１に対するゲート電圧ＧＰ１がＨレベルとなり、Ｐチャネルトランジスタ１１１はＯＦＦとなる。また、クロックＣＫ１ＮがＨレベルとなることからＮチャネルトランジスタ１１２に対するゲート電圧ＧＮ２がＨレベルとなり、Ｎチャネルトランジスタ１１２はＯＮとなる。
【００３３】
期間Ｔ１Ｌの開始点においてクロックＣＫ３が立ち上がると、それと同時に三角波信号ＭＴＲＩが最高レベルに立ち上がり、以後、最低レベルに向けて漸次低下してゆく。制御電圧ｖｍｍｄがこの三角波信号ＭＴＲＩよりも低い期間、コンパレータ１４１の出力信号はＬレベルとなる。このときクロックＣＫ３ＮはＬレベルであるため、ＯＲゲート１４２の出力信号はＬレベルとなり、ＡＮＤゲート１４４がＮチャネルトランジスタ１１５に出力するゲート電圧ＧＮ６がＬレベルとなる。この結果、Ｐチャネルトランジスタ１１３に対するゲート電圧ＧＰ３がＬレベルとなり、Ｐチャネルトランジスタ１１３がＯＮとなる。
【００３４】
このようにしてＰチャネルトランジスタ１１３がＯＮとなることにより上述した電流路ＳＴ３が形成され、インダクタＬに第２の方向の電流が流れる。ここで、制御電圧ｖｍｍｄが三角波信号ＭＴＲＩよりも低い期間Ｔ３ａの間は、コンパレータ１４１の出力信号がＬレベルとなって、Ｐチャネルトランジスタ１１３に対するゲート電圧ＧＰ３がＬレベルを維持するため、この電流路ＳＴ３を介したインダクタＬへの通電が継続される。この間、インダクタＬに流れる第２の方向の電流ＩＬは、漸次増加してゆく。
【００３５】
クロックＣＫ３がＨレベルを維持する期間Ｔ３Ｈ内において、三角波信号ＭＴＲＩが制御電圧ｖｍｍｄより低下すると、コンパレータ１４１の出力信号がＨレベルとなり、ＯＲゲート１４２の出力信号がＨレベルとなる。この結果、Ｐチャネルトランジスタ１１３に対するゲート電圧ＧＰ３がＨレベルとなり、Ｐチャネルトランジスタ１１３がＯＦＦとなる。また、このときＮチャネルトランジスタ１１２にはインダクタＬの電流ＩＬが流れているため、端子Ａの電位は基準電源線１０２の電位よりも高く、コンパレータ１２９の出力信号ＣＵＲＤＥＴはＨレベルとなっている。このため、ＡＮＤゲート１１４がＮチャネルトランジスタ１１５に出力するゲート電圧ＧＮ６がＨレベルとなり、Ｎチャネルトランジスタ１１５がＯＮとなる。
【００３６】
このようにしてＮチャネルトランジスタ１１５がＯＮとなることにより上述した電流路ＳＴ４が形成され、インダクタＬに第２の方向の電流が流れ、キャパシタＣ２の充電が行われる。この電流路ＳＴ４が形成されている間、インダクタＬは、電流路ＳＴ３が形成されていたときに蓄積した電気エネルギーを放出するため、インダクタＬに流れる第２の方向の電流ＩＬは漸次減少してゆく。
【００３７】
インダクタＬに第２の方向の電流ＩＬが流れる期間、この電流ＩＬと同じ電流がＮチャネルトランジスタ１１２のドレインからソースへ（あるいは端子Ａから基準電源線１０２へ）と流れる。そして、電流ＩＬが減少してゆくと、Ｎチャネルトランジスタ１１２のソースおよびドレイン間電圧も減少してゆく。そして、電流ＩＬが０になり、さらに端子Ａの電位が基準電源線１０２のレベルよりも低下するアンダーシュートが発生すると、コンパレータ１２９の出力信号ＣＵＲＤＥＴがＬレベルとなる。この結果、ＡＮＤゲート１１４がＮチャネルトランジスタ１１５に出力するゲート電圧ＧＮ６がＬレベルとなり、Ｎチャネルトランジスタ１１５がＯＦＦとなる。これにより電流路ＳＴ４が開放される。
【００３８】
このように電流路ＳＴ４は、第２の方向の電流ＩＬが０以上である期間だけ維持される。この電流路ＳＴ４が維持される期間の長さは、電流路ＳＴ３の形成時にインダクタＬに蓄積された電気エネルギーの大きさに依存し、クロックＣＫ３がＨレベルを維持する期間Ｔ３Ｈから電流路ＳＴ３が維持される期間Ｔ３ａを除いた残りの期間Ｔ３ｂよりも短く終わる場合もあれば、この期間Ｔ３ｂよりも長くなる場合もある。そして、電流路ＳＴ４が開放されると、ＤＣ／ＤＣコンバータ１００Ａは、電流路ＳＴ１〜ＳＴ４のいずれも形成されていない状態となる。
以上の動作が周期Ｔ０毎に繰り返される。
【００３９】
以上説明したＤＣ／ＤＣコンバータ１００Ａによれば、アンプ２００が正の極性の信号ＶＯを出力する期間は、信号ＶＯの上昇に応じて制御電圧ｖｐｐｄが上昇し、電流路ＳＴ１の形成される期間Ｔ２ａが長くなり、アンプ２００に対する電源電圧ＶＰＰが正方向に大きくなる。一方、アンプ２００が負の極性の信号ＶＯを出力する期間は、信号ＶＯの低下に応じて制御電圧ｖｍｍｄが低下し、電流路ＳＴ３の形成される期間Ｔ３ａが長くなり、アンプ２００に対する電源電圧ＶＭＭが負方向に大きくなる。従って、アンプ２００の出力信号ＶＯの振幅に適した電源電圧ＶＰＰおよびＶＭＭをアンプ２００に供給することができ、アンプ２００の無駄な電力消費を低減することができる。また、このＤＣ／ＤＣコンバータ１００Ａでは、電流路ＳＴ２の形成中、インダクタＬに流れる第１の方向の電流ＩＬが０になったときに電流路ＳＴ２を開放し、電流路ＳＴ４の形成中、インダクタＬに流れる第２の方向の電流ＩＬが０になったときに電流路ＳＴ４を開放するので、電流路ＳＴ１の形成時にインダクタＬに蓄積した電気エネルギーを損なうことなくキャパシタＣ１に移送し、電流路ＳＴ３の形成時にインダクタＬに蓄積した電気エネルギーを損なうことなくキャパシタＣ２に移送することができる。従って、電源電圧ＶＰＰおよびＶＭＭの制御を精度よく行うことができる。
【００４０】
＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００４１】
（１）上記実施形態において、インダクタＬは外付けとしたが、ＤＣ／ＤＣコンバータに内蔵させてもよい。また、キャパシタＣ１およびＣ２は、ＤＣ／ＤＣコンバータに内蔵させてもよく、外付けとしてもよい。
【００４２】
（２）上記実施形態では、電流路ＳＴ１およびＳＴ２を順次形成してキャパシタＣ１の両端に電源電圧ＶＰＰを発生させる動作と、電流路ＳＴ３およびＳＴ４を順次形成してキャパシタＣ２の両端に電源電圧ＶＰＰを発生させる動作とを交互に行わせたが、１周期内において一方の動作のみを行わせ、電源電圧ＶＰＰまたはＶＭＭの一方のみを発生させてもよい。
【００４３】
（３）上記実施形態では、１周期内において、電流路ＳＴ１およびＳＴ２を順次形成してキャパシタＣ１の両端に電源電圧ＶＰＰを発生させる動作と、電流路ＳＴ３およびＳＴ４を順次形成してキャパシタＣ２の両端に電源電圧ＶＰＰを発生させる動作とを１回ずつ行わせたが、必要とされる電源電圧ＶＰＰおよびＶＭＭの大きさのバランスに応じて、前者の動作を行わせる時間密度と後者の動作を行わせる時間密度を異ならせてもよい。
【００４４】
（４）図６に示すように、上記実施形態（図１）におけるスイッチＳＷ４をダイオードＤ４に置き換え、スイッチＳＷ５をダイオードＤ５に置き換えてもよい。この場合、制御部１０Ｂは、スイッチＳＷ１〜ＳＷ３のＯＮ／ＯＦＦを制御することとなるが、その制御の態様は、上記実施形態の制御部１０による制御の態様と同様である。この態様は、ダイオードＤ４およびＤ５の順方向電圧分の誤差が電源電圧ＶＰＰおよびＶＭＭに発生するが、構成が簡素であるという利点がある。
【００４５】
（５）上記実施形態の他の変形例として、図７に示す構成のものが考えられる。この態様では、入力電源線１０１および端子Ａの間にスイッチＳＷ１１が、基準電源線１０２および端子Ａの間にスイッチＳＷ１２が、入力電源線１０１および端子Ｂの間にスイッチＳＷ１３が、基準電源線１０２および端子Ｂの間にスイッチＳＷ１４が、端子Ｂおよび端子１０３の間にスイッチＳＷ１５が、端子Ｂおよび端子１０４の間にスイッチＳＷ１６が各々介挿されている。そして、図示しない制御部は、図示の電流路ＳＴａ、ＳＴｂ、ＳＴｃおよびＳＴｄのうち所望の１つを形成する制御信号を発生する。ここで、第１の電流路ＳＴａは、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに端子Ａから端子Ｂに向かう第１の方向の電流を流す電流路である。第２の電流路ＳＴｂは、インダクタＬおよびキャパシタＣ１が直列に介挿されたループ状の電流路である。第３の電流路ＳＴｃは、インダクタＬを介して入力電源線１０１および基準電源線１０２間を結び、インダクタＬに第１の方向とは逆方向の第２の方向の電流を流す電流路である。第４の電流路ＳＴｄは、インダクタＬおよびキャパシタＣ２が直列に介挿されたループ状の電流路である。上記実施形態（図１）との相違は、第１の電流路ＳＴａがキャパシタＣ１を通過しない点である。
【００４６】
図８は図７に示すＤＣ／ＤＣコンバータの動作例を示すタイムチャートである。このタイムチャートでは、上述した各電流路ＳＴａ、ＳＴｂ、ＳＴｃ、ＳＴｄの形成される各期間が明示されている。図８に示すように、ＤＣ／ＤＣコンバータでは、一定時間長の周期Ｔ０毎に、電流路ＳＴａ、ＳＴｂ、ＳＴｃ、ＳＴｄを順次形成する動作が繰り返される。さらに詳述すると、周期Ｔ０の切り換わり点において、図示しない制御部は、一定時間に亙って、継続的にスイッチＳＷ１１およびＳＷ１４をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴａを形成する。この間、インダクタＬには、電源電圧ＶＤＤに比例した勾配で増加する第１の方向の電流ＩＬが流れる。次に、一定時間に亙って、継続的にスイッチＳＷ１２およびＳＷ１５をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴｂを形成する。この間、インダクタＬに流れる第１の方向の電流ＩＬは、電流路ＳＴｂを介してキャパシタＣ１に充電される。また、この間、電流ＩＬは、次第に減少してゆき、０となる。
【００４７】
電流路ＳＴｂを開放した後は、周期Ｔ０の前半が終了するまでの間、電流路ＳＴａ〜ＳＴｄのいずれの電流路も形成しない。そして、周期Ｔ０の後半が始まると、一定時間に亙って、継続的にスイッチＳＷ１２およびＳＷ１３をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴｃを形成する。この間、インダクタＬには、電源電圧ＶＤＤに比例した勾配で増加する第２の方向の電流ＩＬが流れる。次に、一定時間に亙って、継続的にスイッチＳＷ１２およびＳＷ１６をＯＮとし、他のスイッチをＯＦＦとする制御信号を出力し、電流路ＳＴｄを形成する。この間、インダクタＬに流れる第２の方向の電流ＩＬは、電流路ＳＴｄを介してキャパシタＣ２に充電される。また、この間、電流ＩＬは、次第に減少してゆき、０となる。そして、電流路ＳＴ２を開放した後は、周期Ｔ０が新たな周期Ｔ０に切り換わるまでの間、電流路ＳＴ１〜ＳＴ４のいずれの電流路も形成しない。以上が図７に示すＤＣ／ＤＣコンバータの１周期分の動作である。
【００４８】
この態様においても上記実施形態と同様な効果が得られる。また、この態様では、電流路ＳＴｃのみならず、電流路ＳＴａもキャパシタを通過しない。従って、インダクタＬに蓄積される電気エネルギーを電流路ＳＴａの形成される時間に正確に比例させることができる。従って、電源電圧ＶＰＰの制御が容易であるという利点がある。
【００４９】
（６）前掲図３の具体例では、電流路ＳＴ１を形成する期間Ｔ２ａの長さと、電流路ＳＴ３を形成する期間Ｔ３ａの長さの両方を外部から与えられる信号（アンプ２００の出力信号ＶＯ）に応じて調整したが、いずれか一方のみを調整し、他方は固定にしてもよい。
【符号の説明】
【００５０】
１０１……入力電源線、１０２……基準電源線、ＳＷ１〜ＳＷ５，ＳＷ１１〜ＳＷ１６……スイッチ、Ａ，Ｂ，１０３，１０４……端子、Ｌ……インダクタ、Ｃ１，Ｃ２……キャパシタ、１０，１０Ｂ……制御部、Ｄ５，Ｄ６……ダイオード、１００，１００Ａ……ＤＣ／ＤＣコンバータ、１２０……タイミングジェネレータ、１２１，１２２……制御電圧発生部、１２３，１２９，１４１……コンパレータ、１２４……ＮＡＮＤゲート、１２５，１２７，１４４……ＡＮＤゲート、１２５，１２８，１４２，１４３……ＯＲゲート、１３０……インバータ、１３１……フリップフロップ、１１１，１１３，１１４Ｐ……Ｐチャネルトランジスタ、１１２，１１５，１１４Ｎ……Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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