(57)【要約】【課題】遅延が大きい出力バッファを有する半導体装置の機能試験を、高速に行うボードを提供する。【解決手段】クロック信号に同期して出力信号を出力する半導体装置の試験を行うためのボードであって、出力信号を入力する入力端子と、該出力信号を半導体試験装置のコンパレータに出力する出力端子と、出力端子に接続された充電回路とを有し、充電回路が、クロック信号が一方のレベルにある期間に、出力端子を所望の電位に充電することにより、上記課題を解決する。【選択図】図１
2011145084.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して出力信号を出力する半導体装置の試験を行うためのボードであって、
前記出力信号を入力する入力端子と、
該出力信号を半導体試験装置のコンパレータに出力する出力端子と、
前記出力端子に接続された充電回路とを有し、
前記充電回路が、前記クロック信号が一方のレベルにある期間に、前記出力端子を所望の電位に充電することを特徴とするボード。
【請求項２】
前記入力端子が、終端抵抗で終端された差動伝送線路に接続された差動入力端子であり、前記充電回路が、前記差動伝送線路のそれぞれに、前記終端抵抗よりも大きな直列抵抗を介して接続された、第１および第２の充電回路を含むことを特徴とする請求項１に記載のボード。
【請求項３】
クロック信号に同期して動作する出力バッファを有する半導体装置であって、
前記出力バッファの出力端子に接続された充電回路を有し、
前記充電回路が、前記クロック信号が一方のレベルにある期間に、前記出力端子を所望の電位に充電することを特徴とする半導体装置。
【請求項４】
半導体試験装置により、クロック信号に同期して動作する半導体装置の出力端子の電位をテストする方法であって、
前記出力端子を前記半導体試験装置のコンパレータに接続し、
前記クロック信号が一方のレベルにある期間に、前記コンパレータの入力端子の電位を所望の電位に充電し、前記クロック信号が他方のレベルにある期間に前記充電を解除し、
前記半導体試験装置のコンパレータにより、前記出力端子の電位と該出力端子の電位の期待値とを比較照合することを特徴とするテスト方法。
【請求項５】
前記所望の電位を、前記コンパレータが前記出力端子の電位と該出力端子の電位の期待値とを比較照合するための判定閾値レベルとすることを特徴とする請求項４に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファまたは双方向バッファを有する半導体装置、およびそれを搭載するボードの試験に関し、また、これらのテスト方法に関するものである。
【背景技術】
【０００２】
一般的な半導体装置の試験方法は、テスト信号を半導体装置に入力し、テスト信号が半導体装置内部のロジック回路で処理されて出力された結果を、半導体試験装置のコンパレータへ入力することで判定が行われている。ロジック回路からの出力は、システムクロックに同期して、最終段のフリップフロップから出力バッファを介して出力信号として出力される。半導体試験装置のコンパレータでは、出力バッファの振幅中点（例えば、Ｖｄｄ／２）、つまり、電源電位とグランド電位の中間電位がコンパレータの判定閾値として期待値照合が行われ、ＰＡＳＳ／ＦＡＩＬ判定が行われる。
【０００３】
図６は、従来の半導体装置の機能試験における、テスト装置の構成の一例を表すブロック図である。
図６に示すテスト装置１００は、半導体装置１１６と半導体試験装置１１８とで構成される。半導体装置１１６は、入力バッファ１１１，１１２，１１３、ロジック回路１２２、出力バッファ１３１，１３２によって構成され、半導体試験装置１１８は、コンパレータ１５１，１５２から構成されている。
また、半導体装置１１６の出力バッファ１３１，１３２は、それぞれ半導体試験装置１１８のコンパレータ１５１，１５２に接続されている。
【０００４】
入力信号ＩＮ１，ＩＮ２、およびクロック信号ＣＬＫは、それぞれ入力バッファ１１１，１１２，１１３を介してロジック回路１２２に入力される。ロジック回路１２２からの出力信号ＯＵＴ１，ＯＵＴ２は、クロック信号ＣＬＫに同期し出力バッファ１３１，１３２を介して、出力信号ＯＵＴ１，ＯＵＴ２として出力される。出力信号ＯＵＴ１，ＯＵＴ２は、半導体試験装置１１８のコンパレータ１５１，１５２に入力され、期待値照合が行われ、ＰＡＳＳ／ＦＡＩＬ判定が行われる。
【０００５】
図７に、入力信号、出力信号、およびクロック信号のタイミングチャートの一例を示す。
出力信号ＯＵＴ１，ＯＵＴ２は、クロック信号ＣＬＫに同期して、最初のクロックで“Ｈ”が出力され、次のクロックで“Ｌ”が出力される。ここで、出力信号ＯＵＴ１は、遅延が小さい理想的なバッファの出力信号であり、出力信号ＯＵＴ２は、相対的に遅延が大きいバッファの出力信号である。具体的には、例えば、出力信号ＯＵＴ１は、寸法の大きなトランジスタからなる、小さな出力抵抗を有するバッファの出力信号であり、出力信号ＯＵＴ２は、寸法の小さなトランジスタからなる、大きな出力抵抗を有するバッファの出力信号である。なお、説明が煩雑とならないよう、出力信号ＯＵＴ１とＯＵＴ２は、同一論理を出力するものとする。
【０００６】
コンパレータの判定閾値は、電源電位とグランド電位の中間電位（Ｖｄｄ／２）に設定されるため、期待値が、“Ｌ”から“Ｈ”または“Ｈ”から“Ｌ”へと変化する場合、出力信号ＯＵＴ１，ＯＵＴ２の出力状態が遷移するまでに、コンパレータの入力容量を充電または放電する時間が必要となってくる。出力信号ＯＵＴ１のように出力抵抗が小さい理想的なバッファでは、出力状態が遷移する時間が短いため問題とならないが、出力信号ＯＵＴ２のような出力抵抗が大きいバッファでは、出力状態が遷移する時間が長いため試験時間が増大するという問題があった。
【０００７】
例として、出力信号が“Ｌ”から“Ｈ”に遷移する場合を考える。
このとき、バッファの出力抵抗をＲ、半導体試験装置の入力容量をＣ、出力振幅を０〜Ｖｄｄとすると、出力電圧Ｖ（ｔ）は下記の式（１）で与えられる。
Ｖ（ｔ）＝Ｖｄｄ（１−ｅｘｐ（−ｔ／ＣＲ））              ・・・（１）
ここで、ノイズの影響を考慮して、出力状態が６０％遷移した点を期待値照合ポイントとすると、式（１）は下記の式（２）と表せる。
０．６Ｖｄｄ＝Ｖｄｄ（１−ｅｘｐ（−ｔ／ＣＲ））          ・・・（２）
式（２）をｔについて解くと、下記の式（３）となる。
ｔ≒０．９１×ＣＲ                                        ・・・（３）
【０００８】
従って、クロック信号ＣＬＫの立ち上がりから期待値照合ポイントまでの時間をＴとすると、期待値照合を行うサイクルは、Ｔ＝０．９１×ＣＲ［ｓ］以上とする必要がある。つまり、クロック信号ＣＬＫは１／Ｔ［Ｈｚ］以下で機能試験を行う必要がある。
このため、ＣＲの時定数が大きい出力バッファを使用している半導体装置の機能試験を行う場合は、試験時間および試験費用の増大につながり、大きな問題となっていた。
また、差動出力バッファのように、所定の終端抵抗で終端される信号線に信号を出力する場合には、終端状態を乱さないために、半導体試験装置のコンパレータを、終端抵抗と比較して大きな直列抵抗を介して接続する必要がある。このため、この直列抵抗とコンパレータの入力容量によって決まる遅延時間が長くなり、試験時間の増大につながっていた。
【０００９】
ここで、本発明に関連性のある先行技術文献として、特許文献１がある。
特許文献１には、被試験ＬＳＩ用入力信号を出力するドライバー回路と、被試験ＬＳＩから出力した被試験ＬＳＩ用出力信号を判定するコンパレータ回路とを有するテスタ本体、および、被試験ＬＳＩ用入力信号をオン・オフする手段と、被試験ＬＳＩ用出力信号をレベル変換してテスタ本体に出力するバッファ回路とを有するテストヘッドを備えたＬＳＩ試験装置が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−８０１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、出力バッファを有する半導体装置の機能試験を、コンパレータの入力容量を充放電するために要する時間を低減して高速に行うことができる半導体装置、ボード、およびテスト方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、クロック信号に同期して出力信号を出力する半導体装置の試験を行うためのボードであって、前記出力信号を入力する入力端子と、該出力信号を半導体試験装置のコンパレータに出力する出力端子と、前記出力端子に接続された充電回路とを有し、前記充電回路が、前記クロック信号が一方のレベルにある期間に、前記出力端子を所望の電位に充電することを特徴とするボードを提供する。
【００１３】
また、前記入力端子が、終端抵抗で終端された差動伝送線路に接続された差動入力端子であり、前記充電回路が、前記差動伝送線路のそれぞれに、前記終端抵抗よりも大きな直列抵抗を介して接続された、第１および第２の充電回路を含むことが好ましい。
【００１４】
また、上記課題を解決するために、本発明は、クロック信号に同期して動作する出力バッファを有する半導体装置であって、前記出力バッファの出力端子に接続された充電回路を有し、前記充電回路が、前記クロック信号が一方のレベルにある期間に、前記出力端子を所望の電位に充電することを特徴とする半導体装置を提供する。
【００１５】
さらに、上記課題を解決するために、本発明は、半導体試験装置により、クロック信号に同期して動作する半導体装置の出力端子の電位をテストする方法であって、前記出力端子を前記半導体試験装置のコンパレータに接続し、前記クロック信号が一方のレベルにある期間に、前記コンパレータの入力端子の電位を所望の電位に充電し、前記クロック信号が他方のレベルにある期間に前記充電を解除し、前記半導体試験装置のコンパレータにより、前記出力端子の電位と該出力端子の電位の期待値とを比較照合することを特徴とするテスト方法を提供する。
【００１６】
また、前記所望の電位を、前記コンパレータが前記出力端子の電位と該出力端子の電位の期待値とを比較照合するための判定閾値レベルとすることが好ましい。
【発明の効果】
【００１７】
本発明によれば、半導体装置の機能試験において、試験対象の出力バッファのみでは、コンパレータの入力容量の充放電に時間を要する場合であっても、期待値との照合前に、出力端子の電位を、予め、コンパレータの判定しきい値に近い電位にまで充電することにより、判定しきい値に到達するまでの時間を短縮し、試験時間および試験費用を大幅に削減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るテスト装置の構成の一実施形態を表すブロック図である。
【図２】本発明に係るテスト装置の、機能試験時のタイミングチャートの一例である。
【図３】本発明に係るテスト装置の構成の他の一実施形態を表すブロック図である。
【図４】本発明に係る充電回路が、半導体装置が実装されるボード上に備えられた場合の一実施形態を表すブロック図である。
【図５】本発明に係る充電回路が、半導体装置が実装されるボード上に備えられた場合の他の一実施形態を表すブロック図である。
【図６】従来のテスト装置の構成の一例を表すブロック図である。
【図７】従来のテスト装置の、機能試験時のタイミングチャートの一例である。
【発明を実施するための形態】
【００１９】
本発明に係る半導体装置、ボード、およびテスト装置を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。
【００２０】
図１は、本発明に係るテスト装置の構成の第１実施形態を表すブロック図である。
図１に示すテスト装置１は、被試験体である半導体装置１６と、試験装置である半導体試験装置（テスタ）１８とで構成される。半導体装置１６は、充電回路１０、入力バッファ１１，１２，１３、ロジック回路２２、および出力バッファ３１，３２によって構成される。半導体試験装置１８は、コンパレータ５１，５２によって構成され、半導体装置１６の出力信号ＯＵＴ１，ＯＵＴ２が、それぞれコンパレータ５１，５２に入力されている。
【００２１】
入力バッファ１１，１２，１３には、半導体装置に対する入力信号ＩＮ１，ＩＮ２、およびクロック信号ＣＬＫがそれぞれ入力され、波形の整形を行った後、出力される。
【００２２】
ロジック回路２２には、入力バッファ１１，１２，１３から出力されたＩＮ１，ＩＮ２，ＣＬＫの各信号が入力される。ロジック回路２２は、半導体装置１６の機能を実現するための回路であり、機能試験の対象物である。ロジック回路２２からは、ＣＬＫに応じてＩＮ１，ＩＮ２の各信号を元とする演算結果である、出力信号ＯＵＴ１，ＯＵＴ２が出力される。
【００２３】
出力バッファ３１，３２には、ロジック回路２２から出力された出力信号ＯＵＴ１，ＯＵＴ２がそれぞれ入力され、波形の整形を行った後、出力される。
【００２４】
充電回路１０は、出力バッファ３２の出力端子に接続され、ＰＭＯＳ２４、ＮＭＯＳ２６、インバータ２８、および抵抗４０，４２によって構成される。充電回路１０には、ロジック回路２２と同期して充電が開始されるための制御信号として、クロック信号ＣＬＫが入力される。
充電回路１０によって、クロック信号ＣＬＫが“Ｈ”（つまり、一方のレベル）である期間に、出力バッファ３２の出力端子が電源電位とグランド電位の中間電位に充電される。
【００２５】
充電回路１０は、出力バッファ３１，３２と同じ電源に接続される。ＰＭＯＳ２４およびＮＭＯＳ２６はスイッチ用のＭＯＳトランジスタであり、電源側にＰＭＯＳ２４、グランド側にＮＭＯＳ２６が接続される。クロック信号ＣＬＫは、ＮＭＯＳ２６のゲート、および、インバータ２８を介してＰＭＯＳ２４のゲートに接続される。
ＰＭＯＳ２４およびＮＭＯＳ２６のドレイン間には、抵抗分割用の抵抗４０，４２が接続される。ＰＭＯＳ２４およびＮＭＯＳ２６がオンのとき、つまり、クロック信号ＣＬＫが“Ｈ”のときに、抵抗分割によって抵抗４０，４２の接続点から所望の電圧レベルが取り出せ、当該接続点が出力バッファ３２の出力端子に接続される。すなわち、出力バッファ３２の出力端子は、ＰＭＯＳ２４およびＮＭＯＳ２６がオンのときに、抵抗４０，４２によって設定された電圧となる。
【００２６】
充電回路１０による充電は、クロック信号ＣＬＫが“Ｈ”のときに、スイッチ用ＭＯＳトランジスタである、ＰＭＯＳ２４およびＮＭＯＳ２６がオンとなることで開始され、出力バッファ３２の出力端子の電圧は、抵抗４０，４２によって設定された所望の電圧となる。クロック信号ＣＬＫが“Ｌ”のときには、ＰＭＯＳ２４およびＮＭＯＳ２６がオフとなり、出力バッファ３２の出力端子は、ロジック回路２２から出力された論理に応じた電圧へと遷移する。
ここで、抵抗４０，４２によって設定される電圧は、コンパレータの判定閾値、つまり電源電位とグランド電位の中間電位、例えば、Ｖｄｄ／２に設定することが好ましい。この場合、抵抗４０，４２は同一の値の抵抗とする。
【００２７】
コンパレータ５１，５２には、半導体装置１６の出力信号ＯＵＴ１，ＯＵＴ２が入力され、それぞれ期待値と比較照合され、ＰＡＳＳ／ＦＡＩＬ判定が行われる。
【００２８】
次に、図１に示すブロック図を参照して、本発明に係る第１実施形態であるテスト装置１の動作を説明する。
【００２９】
入力信号ＩＮ１，ＩＮ２、およびクロック信号ＣＬＫが、半導体装置１６に外部から入力される。入力信号ＩＮ１，ＩＮ２、およびクロック信号ＣＬＫは、入力バッファ１１，１２，１３を介してロジック回路２２に入力される。
入力された信号ＩＮ１，ＩＮ２は、クロック信号ＣＬＫに同期してロジック回路２２にて処理が行われ、ロジック回路２２の最終段のフリップフロップに取り込まれ、出力バッファ３１，３２を介して出力信号ＯＵＴ１，ＯＵＴ２として出力される。
【００３０】
ここで、出力信号ＯＵＴ１，ＯＵＴ２は、クロック信号ＣＬＫに同期して、最初のクロック信号ＣＬＫの立ち上がりで“Ｈ”が出力され、次のクロック信号ＣＬＫの立ち上がりで“Ｌ”が出力されるものとする。なお、出力信号ＯＵＴ１は、遅延が小さい理想的なバッファの出力信号であり、出力信号ＯＵＴ２は、相対的に遅延が大きいバッファの出力信号である。なお、説明が煩雑とならないよう、出力信号ＯＵＴ１とＯＵＴ２は、同一論理を出力するものとする。
【００３１】
出力信号ＯＵＴ１，ＯＵＴ２が出力されると、遅延の小さい理想的な出力バッファ３１の出力（出力信号ＯＵＴ１）は、クロック信号ＣＬＫの立ち上がりエッジとほぼ同時に出力の遷移が完了し、論理値が確定される。
一方、出力バッファ３２の出力（出力信号ＯＵＴ２）は、出力バッファ３２の出力端子に接続された充電回路１０によって充電される。つまり、クロック信号ＣＬＫが“Ｈ”のときに、ＰＭＯＳ２４およびＮＭＯＳ２６がオン（つまり、充電回路１０がオン）となり、出力バッファ３２の出力端子の電圧は、抵抗４０，４２によって設定された電源電位とグランド電位の中間電位（Ｖｄｄ／２）となる。すなわち、まだ論理値は確定していない。
【００３２】
次に、クロック信号ＣＬＫが“Ｌ”となると、ＰＭＯＳ２４およびＮＭＯＳ２６がオフ（つまり、充電回路１０がオフ）となり充電状態が解除され、出力バッファ３２の出力端子は、中間電位（Ｖｄｄ／２）から、ロジック回路２２から出力された論理（“Ｈ”または“Ｌ”）に応じた電位（電源電位またはグランド電位）へと遷移する。このとき、出力バッファ３２の出力が、“Ｈ”が出力された場合はグランド電位から電源電位へ６０％遷移した点において、“Ｌ”が出力された場合は電源電位からグランド電位へ６０％遷移した点において、論理値が確定したものとする。
【００３３】
出力信号ＯＵＴ１，ＯＵＴ２は、半導体試験装置１８のコンパレータ５１，５２にそれぞれ入力されて、期待値と照合されＰＡＳＳ／ＦＡＩＬ判定が行われる。
ここで、遅延が大きいバッファの出力信号である、出力信号ＯＵＴ２の期待値との照合ポイントは、上記の通りクロック信号ＣＬＫが“Ｌ”のときの出力状態が６０％遷移した点、つまり出力信号ＯＵＴ２が“Ｈ”のときは０．６Ｖｄｄ、“Ｌ”のときは０．４Ｖｄｄに設定する必要がある。
【００３４】
続いて、図２のタイミングチャートを参照して、充電回路１０が接続された出力信号ＯＵＴ２の遷移状態について、さらに詳しく説明する。
【００３５】
最初のクロック信号ＣＬＫが“Ｈ”になると、充電回路１０がオンとなり充電が開始され、出力信号ＯＵＴ２は中間電位（Ｖｄｄ／２）へと遷移する。このとき、充電回路１０のドライブ能力は出力バッファ３２のドライブ能力に比べ格段に大きいので、出力バッファ３２がＣＲの時定数が大きい出力バッファであったとしても、中間電位（Ｖｄｄ／２）まで速やかに遷移することができる。
【００３６】
最初のクロック信号ＣＬＫが“Ｌ”になると、充電回路１０がオフとなり充電状態が解除され、出力信号ＯＵＴ２はロジック回路２２から出力された“Ｈ”へと遷移する。このとき、出力信号ＯＵＴ２は中間電位（Ｖｄｄ／２）まで充電されているので、中間電位（Ｖｄｄ／２）から“Ｈ”へと遷移する。
従って、出力信号ＯＵＴ２は、グランド電位から“Ｈ”へと遷移する場合に比べ、短時間のうちに出力状態が６０％遷移した点（０．６Ｖｄｄ）まで遷移することができる。
【００３７】
ここで、充電時間をｔｃとして、出力状態が６０％遷移する時刻ｔは、下記の式（４）をｔについて解いた式（５）で与えられる。
0.6Vdd＝0.5Vdd（1−exp（−（t−tc）／CR））＋0.5Vdd       ・・・（４）
ｔ＝０．２２×ＣＲ＋ｔｃ                                  ・・・（５）
【００３８】
つまり、クロック信号ＣＬＫの立ち上がりから期待値照合ポイントまでの時間をＴとすると、期待値照合を行うサイクルは、Ｔ＝０．２２×ＣＲ＋ｔｃ［ｓ］以上とする必要がある。
【００３９】
従って、従来の半導体装置の機能試験と比較して、本発明が適用可能な場合は、式（５）が式（３）より小さい場合であるので、下記の式（６）が成り立つ場合に適用できる。
０．９１×ＣＲ＞０．２２×ＣＲ＋ｔｃ                      ・・・（６）
つまり、充電時間ｔｃ（クロック信号ＣＬＫの“Ｈ”期間）が、下記の式（７）よりも小さい場合に本発明が適用できる。
ｔｃ＝０．６９×ＣＲ                                      ・・・（７）
【００４０】
次のクロック信号ＣＬＫ（図２中、２つ目のクロック）が“Ｈ”になると、充電回路１０がオンとなり充電が開始され、出力信号ＯＵＴ２は中間電位（Ｖｄｄ／２）へと遷移する。つまり、“Ｈ”と判定される領域から中間電位へと遷移する。
その後、クロック信号ＣＬＫが“Ｌ”になると、充電回路１０がオフとなり充電状態が解除され、出力信号ＯＵＴ２はロジック回路２２から出力された“Ｌ”へと遷移する。
さらに、次のクロック信号ＣＬＫが入力されると、上記と同様に、出力信号ＯＵＴ２は中間電位を中心に“Ｈ”側へと遷移する。
つまり、中間電位を中心に、“Ｈ”側または“Ｌ”側へと遷移することで、出力信号ＯＵＴ２の振幅を小さくすることができる。すなわち、遷移時間を小さくすることができる。
【００４１】
以上より、本発明はクロック信号ＣＬＫの周波数が高く、出力バッファの遅延が大きい（ｔｃが小さく、ＣＲが大きい）場合に有効であり、出力信号の遷移時間を短縮し、試験時間および試験費用を大幅に削減することができる。
【００４２】
図３は、上述の第１実施形態と異なる、本発明に係るテスト装置２の構成を表す第２実施形態のブロック図である。
テスト装置２は、図１に示す本発明に係る第１実施形態のテスト装置１と比べ、半導体装置の出力バッファに双方向バッファを用いたものであり、基本的に同様の構成を有するものである。よって、同様の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００４３】
図３に示す半導体装置１７は、ロジック回路４４の出力が双方向バッファ３４を介して出力されている。また、充電回路１０の制御信号として、ロジック回路４４から出力された双方向バッファ３４のアウトプットイネーブル信号（以下、ＯＵＴ−ＥＮＢ信号、または出力イネーブル信号ともいう）と、クロック信号ＣＬＫとを、ＡＮＤゲート４６により論理積をとった制御信号が用いられている。
【００４４】
双方向バッファ３４には、ロジック回路４４から出力された信号が入力される。双方向バッファ３４は、入出力が可能なバッファであり、後述するロジック回路４４から出力されたＯＵＴ−ＥＮＢ信号により、入出力が切り替えられる。双方向バッファ３４からは、機能試験のうち出力モードであるときに、出力信号ＯＵＴ２が出力される。
【００４５】
ＡＮＤゲート４６には、後述するロジック回路４４から出力されたＯＵＴ−ＥＮＢ信号と、入力バッファ１３を介して半導体装置１７に入力されたクロック信号ＣＬＫとが入力される。ＡＮＤゲート４６は制御回路であり、ＯＵＴ−ＥＮＢ信号とクロック信号ＣＬＫとの論理積をとり、その結果が充電回路１０の制御信号として出力される。
【００４６】
ロジック回路４４は、基本的に上述したロジック回路２２と同様であるが、双方向バッファ３４の入出力を制御するためのＯＵＴ−ＥＮＢ信号が生成され出力される。ＯＵＴ−ＥＮＢ信号は“Ｈ”で出力モードである。
【００４７】
第２実施形態のテスト装置２の動作は、第１実施形態のテスト装置１の場合とほぼ同様であるから、繰り返しの説明は省略する。
テスト装置２では、ロジック回路４４から出力されるＯＵＴ−ＥＮＢ信号と、クロック信号ＣＬＫとがどちらも“Ｈ”の場合、つまり、双方向バッファ３４が出力モード、かつ、クロック信号ＣＬＫが“Ｈ”である場合に、ＡＮＤゲート４６の出力が“Ｈ”となり、充電回路１０がオンとなって、双方向バッファ３４の出力端子に対して充電が行われる。従って、双方向バッファ３４が入力モードであるときには、通常通り入力を与えることが可能である。
【００４８】
このように、遅延が大きい双方向バッファであったとしても、その出力モード時に充電を行うことで、第１実施形態の半導体装置１６と同様に、出力信号の遷移時間を短縮し、試験時間および試験費用を大幅に削減することができる。
【００４９】
図４は、上述の第１および第２実施形態と異なる、本発明に係るテスト装置３の構成を表す第３実施形態のブロック図である。
テスト装置３は、図２に示す本発明の第２実施形態のテスト装置２と比べ、充電回路１０がパフォーマンスボード２０上に設けられたものであり、同様の構成を有するものである。よって、同様の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００５０】
図４に示す半導体装置４８は、充電回路１０がなく、代わりに充電回路１０の制御信号であるＡＮＤゲート４６の出力が、出力バッファ３３を介して出力される。また、双方向バッファ３４の出力もそのまま半導体装置４８から出力される。
【００５１】
パフォーマンスボード２０は、機能試験を行うために半導体装置４８を実装するためのボード（基板）であり、充電回路１０が設けられている。
【００５２】
第３実施形態のテスト装置３の動作は、第２実施形態のテスト装置２の場合と同様であるから、繰り返しの説明は省略する。
【００５３】
このように、充電回路が半導体装置内になく、パフォーマンスボード上に設けられていた場合でも、第２実施形態の半導体装置１７と同様に、出力信号の遷移時間を短縮し、試験時間および試験費用を大幅に削減することができる。
充電回路は、半導体装置のピン数削減、部品点数削減の観点からは、半導体装置の内部に設ける方が、より好ましい。一方、充電回路を設けていない半導体装置において試験時間の短縮対策のため、または、ボード上の寄生容量が原因で遅延時間が大きくなったときの対策としては、パフォーマンスボード上に充電回路を設けることが必要になる。
【００５４】
図５は、上述の第１〜第３実施形態と異なる、本発明に係るテスト装置４の構成を表す第４実施形態のブロック図である。
テスト装置４は図４に示す本発明の第３実施形態のテスト装置３と比べ、半導体装置の出力が差動伝送の場合である。
【００５５】
差動伝送には、１対の信号線が用いられ、それぞれの信号線で逆位相の信号が伝送される。差動伝送は、平衡接続であるためシングルエンド伝送（不平衡接続）に比べて信号の誤り率が低く、伝送速度を高速にできるため、近年、ディスプレイポートやＵＳＢ３．０等で用いられている。
【００５６】
機能試験の対象が差動伝送回路である第４実施形態の場合も、充電回路１０は、テスト装置３と同様にパフォーマンスボード６０上に設けられており、同様の構成を有するものである。よって、同様の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００５７】
図５に示すテスト装置４は、パフォーマンスボード６０上に、充電回路１０、半導体装置６２，６４、終端抵抗７４、抵抗８０，８２が設けられて構成される。また、後述する半導体装置６２内の差動出力端子６６、後述する半導体装置６４内の差動入力端子６８、終端抵抗７４により差動伝送回路８４が構成される。
【００５８】
半導体装置６２には、差動出力端子６６が設けられ、差動信号が出力される。
【００５９】
半導体装置６４には、差動入力端子６８が設けられ、差動信号が入力される。
【００６０】
終端抵抗７４は、差動伝送回路８４の１対の線路間に接続され、差動出力端子６６から出力された信号が反射されないように終端する。終端抵抗７４は、例えば、１００Ωの抵抗を用いることができる。
【００６１】
抵抗８０，８２は、コンパレータ５１，５２を差動伝送回路８４に接続するためのものである。差動伝送回路８４に、抵抗８０，８２を介さずにコンパレータ５１，５２が接続されると、接続された線は差動伝送回路８４から見るとスタブとなり、信号伝送に悪影響を及ぼす。このため、差動伝送回路８４からスタブが見えなくなるように、例えば、充電回路１０を構成する抵抗４０，４２に比較して高抵抗の１００ｋΩ程度の抵抗８０，８２が、差動伝送回路８４とコンパレータ５１，５２の間に接続される。
このような高抵抗８０，８２を介してコンパレータ５１，５２に接続されるため、充電回路１０を設けない場合には、コンパレータ５１，５２の入力容量の充放電に長い時間を要する。このため、試験時間が長くなり試験費用も高くなる。
【００６２】
次に、図５に示すブロック図を参照して、本発明に係る第４実施形態であるテスト装置４の動作を説明する。なお、充電回路１０の動作は第１〜第３実施形態と同様であるから、繰り返しの説明は省略する。
【００６３】
テスト装置４では、試験信号が差動出力端子６６から１対の線路に対して出力される。出力された試験信号は、差動入力端子６８に入力される。このとき、差動入力端子６８の入力端で反射された信号は、終端抵抗７４で終端される。試験信号は、同相電位を中心として所定の振幅を有する。
【００６４】
試験信号は、正位相，逆位相のそれぞれが、抵抗８０，８２、および充電回路１０，１０（第１および第２の充電回路）を介して、コンパレータ５１，５２に入力される。
抵抗８０，８２を介して、コンパレータ５１，５２に入力された試験信号は、第１実施形態の出力信号ＯＵＴ２と同様に、クロック信号ＣＬＫが“Ｈ”のときに、充電回路１０によって同相電位に充電される。また、クロック信号ＣＬＫが“Ｌ”のときには充電状態が解除され、同相電位から試験信号に従って“Ｈ”側または“Ｌ”側へと遷移する。
【００６５】
このように、差動伝送回路の機能試験においても、出力信号の遷移時間を短縮し、試験時間および試験費用を大幅に削減することができる。
【００６６】
なお、上記の各実施形態では、クロック信号または制御信号が“Ｈ”のときに充電され、“Ｌ”のときに充電が解除されたが、クロック信号または制御信号が“Ｌ”のときに充電され、“Ｈ”のときに充電が解除されてもよい。
また、充電回路の構成は限定されず、同様の機能のものが使用できる。
さらに、制御回路の構成もＡＮＤゲートに限定されず、同様の機能のものが使用できる。
【００６７】
以上、本発明に係る半導体装置、ボード、テスト装置、およびテスト方法について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。
【符号の説明】
【００６８】
１〜４  テスト装置
１０  充電回路
１１，１２，１３  入力バッファ
１６，１７，４８，６２，６４  半導体装置
１８  半導体試験装置
２０，６０  パフォーマンスボード
２２，４４  ロジック回路
２４  ＰＭＯＳ
２６  ＮＭＯＳ
２８  インバータ
３１，３２，３３  出力バッファ
３４  双方向バッファ
４０，４２，８０，８２  抵抗
４６  ＡＮＤゲート
５１，５２  コンパレータ
６６  差動出力端子
６８  差動入力端子
７４  終端抵抗
８４  差動伝送回路
１００  テスト装置
１１１，１１２，１１３  入力バッファ
１１６  半導体装置
１１８  半導体試験装置
１２２  ロジック回路
１３１，１３２  出力バッファ
１５１，１５２  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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