(57)【要約】【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは２以上の自然数）の容量素子を備え、前記Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の前記容量素子は第（Ｋ−１）番目の前記容量素子によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、前記第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の前記容量素子に供給し、第Ｎ番目の前記容量素子の一端から第Ｎ番目の昇圧電圧を発生する昇圧回路であって、
前記Ｎ個の容量素子の内、少なくとも１つの前記容量素子は他の容量素子が形成された第１のチップとは異なる第２のチップに形成され、前記第１及び第２のチップは互いに積層されていることを特徴とする昇圧回路。
【請求項２】
積層される前記第１及び第２のチップにおける下層チップの容量素子のうち、一端が上層チップの容量素子へと接続される容量素子は、該一端が前記下層チップにおける最上部の第１のコンタクトへと接続され、
前記上層チップの容量素子のうち、一端が前記下層チップの容量素子へと接続される容量素子は、該一端が前記上層チップにおける最下部の第２のコンタクトへと接続され、
前記第１のコンタクトと前記第２のコンタクトは接続されることを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記第１及び第２のチップは同一構成のチップであって、該チップにおいて前記第１のコンタクトと前記第２のコンタクトが、チップ上方からの平面視において同一位置に位置することを特徴とする請求項２記載の昇圧回路。
【請求項４】
前記第Ｎ番目の昇圧電圧は、前記第１及び第２のチップにおける同一構成の内部回路にそれぞれ供給されることを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記昇圧回路は、それぞれ最下層から第１番目のチップ〜第Ｍ番目（Ｍは２以上の自然数）のチップ上に形成される、第１段〜第Ｍ段から構成され、
前記第１段は、
第１の信号が入力される第１入力端と第１出力端との間に接続される第１番目の容量素子と、
前記第１の信号と位相が１８０度反転した信号が入力される第２入力端と第２出力端との間に接続される第２番目の容量素子と、
前記第２入力端と前記第１出力端との間に接続される第１番目の整流素子と、
前記第１出力端と前記第２出力端との間に接続される第２番目の整流素子と、
の組合せから構成され、
前記第１段〜第Ｍ段のうちの第Ｌ段（１＜Ｌ≦Ｍ）は、
第（Ｌ−１）番目のチップの第１出力端に接続される自身の第１入力端と自身の第１出力端との間に接続される第（２Ｌ−１）番目の容量素子と、
第（Ｌ−１）番目のチップの第２出力端に接続される自身の第２入力端と自身の第２出力端との間に接続される第（２Ｌ）番目の容量素子と、
前記自身の第２入力端と前記自身の第１出力端との間に接続される第（２Ｌ−１）番目の整流素子と、
前記自身の第１出力端と前記自身の第２出力端との間に接続される第（２Ｌ）番目の整流素子と、
の組合せから構成され、
前記第Ｍ番目のチップの第２出力端から昇圧電圧を出力することを特徴とする請求項１に記載の昇圧回路。
【請求項６】
前記昇圧回路は、それぞれ最下層から第１番目のチップ〜第Ｍ番目（Ｍは２以上の自然数）のチップ上に形成される、第１段〜第Ｍ段から構成され、
前記第１段は、
第１の信号が入力される第１入力端と第１出力端との間に接続される第１番目の容量素子と、
前記第１の信号と位相が１８０度反転した信号が入力される第２入力端と前記第１出力端との間に接続される第１番目の整流素子と、
の組合せから構成され、前記第２入力端と第２出力端との間は直結されており、
前記第２段は、
前記第１番目のチップの第２出力端に接続される自身の第２入力端と自身の第２出力端との間に接続される第２番目の容量素子と、
前記第１番目のチップの第１出力端に接続される自身の第１入力端と前記自身の第２出力端との間に接続される第２番目の整流素子と、の組合せから構成され、前記自身の第１入力端と自身の第１出力端との間は直結されており、
前記第１段〜第Ｍ段のうちの第Ｌ段（２＜Ｌ≦Ｍ）は、
Ｌが奇数の場合、
第（Ｌ−１）番目のチップの第１出力端に接続される自身の第１入力端と自身の第１出力端との間に接続される第（Ｌ）番目の容量素子と、
第（Ｌ−１）番目のチップの第２出力端に接続される自身の第２入力端と前記自身の第１出力端との間に接続される第（Ｌ）番目の整流素子と、
の組合せから構成され、前記自身の第２入力端と自身の第２出力端との間は直結されており、
Ｌが偶数の場合、
第（Ｌ−１）番目のチップの第２出力端に接続される自身の第２入力端と自身の第２出力端との間に接続される第（Ｌ）番目の容量素子と、
第（Ｌ−１）番目のチップの第１出力端に接続される自身の第１入力端と前記自身の第２出力端との間に接続される第（Ｌ）番目の整流素子と、
の組合せから構成され、前記自身の第１入力端と第１出力端との間は直結されており、
Ｍが奇数の場合、前記第Ｍ番目のチップの第１出力端から、Ｍが偶数の場合、前記第Ｍ番目のチップの第２出力端から、昇圧電圧を出力することを特徴とする請求項１に記載の昇圧回路。
【請求項７】
前記第１番目のチップから第Ｍ番目のチップ各々における前記第１入力端と前記第１出力端、前記第１番目のチップから第Ｍ番目のチップ各々における前記第２入力端と前記第２出力端とは、それぞれチップを平面視して同一位置に位置し、前記第１番目のチップから第Ｍ番目のチップは積層され、下層チップの第１出力端と上層チップの第１入力端、下層チップの第２出力端と上層チップの第２入力端それぞれが積層順に従って縦列接続されることを特徴とする請求項５または請求項６いずれか一項に記載の昇圧回路。
【請求項８】
前記第Ｍ番目のチップから出力される昇圧電圧は、前記第１番目のチップから第Ｍ番目のチップ各々における同一構成の内部回路にそれぞれ供給されることを特徴とする請求項５乃至請求項７いずれか一項に記載の昇圧回路。
【請求項９】
前記内部回路は、前記昇圧電圧が供給されると、０または１の論理レベルを不揮発に記憶するヒューズ素子を有することを特徴とする請求項４または請求項８いずれか一項に記載の昇圧回路。
【請求項１０】
第１の電圧が供給され、前記第１の電圧よりも大きい第２の電圧を発生する第１の電圧発生回路を備えた第１のチップと、
前記第１のチップに積層され、前記第２の電圧を前記第１のチップから供給され、前記第２の電圧よりも大きい第３の電圧を発生する第２の電圧発生回路を備えた第２のチップと、
を備え、前記第１及び第２の電圧発生回路は其々のチップ内において互いに等しい位置に配置されていることを特徴とする半導体装置。
【請求項１１】
前記第１及び第２の電圧発生回路は互いに等しい回路構成であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のチップは第１及び第２の面を有するものであって、
前記第１の面に前記第１の電圧が供給される第１の端子と、
前記第２の面に前記第２の電圧が供給される第２の端子と、を備え、
前記第２のチップは第３及び第４の面を有するものであって、
前記第３の面に前記第２の電極と接続される第３の端子と、
前記第４の面に前記第３の電圧が供給される第４の端子と、を備える
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１のチップは前記第１のチップを貫通する第１の貫通電極と、
前記第１の貫通電極と接続される第５及び第６の端子を前記第１及び第２の面に其々有し、
前記第２のチップは前記第２のチップを貫通する第２の貫通電極と、
前記第２の貫通電極と接続される第７及び第８の端子を前記第３及び第４の面に其々有するものであって、
前記第１のチップの前記第６の端子は前記第２のチップの前記第７の端子と接続され、前記第７の端子には前記第３の電圧が供給されることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路及び半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、半導体装置外部から供給される直流電圧より高い電圧を、装置を構成する半導体チップ内に存在する内部回路に供給する場合がある。ここで、上記内部回路としては、例えばメモリセルを駆動するワード線に高電圧を供給する昇圧回路、或いはＮチャネル型ＭＯＳトランジスタが形成される半導体基板をマイナス電圧にするバックバイアスジェネレータなどがある。
【０００３】
ところで、昇圧回路としては、コッククロフト・ウォールトン回路が知られている（例えば、特許文献１、２を参照）。コッククロフト・ウォールトン回路は、容量素子と整流素子とを組み合わせて多段直列接続した整流昇圧回路であり、その一端をトランスの二次巻線で駆動し、反対端より直流高電圧を取り出すようにしたものである。即ち、コッククロフト・ウォールトン回路によればトランスの二次巻線に形成される交流電圧が半波ごとに整流され、容量素子と整流素子とを組み合わせた多段直列回路により整流電圧が順次加算され、多段直列回路の最終段より直流高電圧が取り出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８６３０２号公報
【特許文献２】特開平１１−８１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップ上にコッククロフト・ウォールトン回路を形成すれば、高電圧を発生させて内部回路に供給することが可能である。しかしながら、高電圧を発生させるためには、容量素子と整流素子とを組み合わせて多段直列接続することにより、半導体チップのチップ面積が大きくなる。また、内部回路へ安定的に電流を供給するためには、容量素子及び整流素子各々のサイズも大きくなり、半導体チップのチップ面積が大きくなる。すなわち、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、半導体チップ上に形成することは、チップ面積の増大を招くという問題があった。
【課題を解決するための手段】
【０００６】
本発明は、Ｎ個（Ｎは２以上の自然数）の容量素子を備え、Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子は第（Ｋ−１）番目の容量素子によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子に供給し、第Ｎ番目の容量素子の一端から第Ｎ番目の昇圧電圧を発生する昇圧回路であって、Ｎ個の容量素子の内、少なくとも１つの容量素子は他の容量素子が形成された第１のチップとは異なる第２のチップに形成され、第１及び第２のチップは互いに積層されていることを特徴とする昇圧回路である。
【発明の効果】
【０００７】
本発明によれば、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、少なくとも２チップ以上の複数の半導体チップ上に形成するので、チップ面積を小さくできる効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の昇圧回路の論理回路図である。
【図２】図１の論理回路図を半導体基板上に形成した際の断面構造を表わす図である。
【図３】本発明の他の実施形態による昇圧回路の論理回路図である。
【図４】図３の論理回路図を半導体基板上に形成した際の断面構造を表わす図である。
【図５】本発明の他の実施形態による昇圧回路の論理回路図である。
【図６】本発明の昇圧回路を組み込んだシステムを表わす構造図である。
【発明を実施するための形態】
【０００９】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
昇圧回路（例えばコッククロフト・ウォールトン回路）は、２個ずつの整流素子と容量素子との組み合わせを１段として、これをｎ段直列接続する構成を取ると、振幅Ｖ０（波高値は±Ｖ０／２となる）の交流入力に対して、出力端子からｎ×Ｖ０の直流出力電圧を出力する回路である。そして、昇圧回路の出力端子には、負荷として用途に応じた種々の回路が接続される。昇圧回路が、出力端子に接続される回路に安定した直流電圧を供給するためには、上記回路整流素子及び容量素子のサイズを大きくするなどして、昇圧回路の駆動能力を高める必要がある。
【００１０】
しかし、昇圧回路を、１つの半導体チップ各々の上に設けることは、整流素子と容量素子の回路定数を大きくする必要が生じ、半導体チップのチップサイズも増大する。そこで、複数の半導体チップを積層して組み立てられた、例えばＭＣＰ構造の半導体装置においては、積層される半導体チップ全体で、上記昇圧回路を構成することが考えられる。このように昇圧回路を積層される半導体チップに分散させれば、半導体チップ各々において、サイズの大きい昇圧回路を設ける必要はなくなる。
すなわち、本発明の技術思想は、複数の容量素子を用いてチャージポンプ電圧を累積的に昇圧させた昇圧電圧の発生回路であって、該複数の容量素子を互いに積層された複数のチップに分散させて配置することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
（第１実施形態）
図１は、本発明の実施形態に係る昇圧回路１００の論理回路図である。図１において、昇圧回路１００は、半導体チップＣＨＩＰ１（第２のチップ）と半導体チップＣＨＩＰ２（第１のチップ）各々に設けられた容量素子と整流素子により構成される。ここで、破線Ｌ１とＬ２との間の領域が半導体チップＣＨＩＰ１の領域であり、破線Ｌ２とＬ３との間の領域が半導体チップＣＨＩＰ２の領域である。昇圧回路１００は、半導体チップＣＨＩＰ１及び半導体チップＣＨＩＰ２が積層されることにより構成されるものである。
【００１２】
半導体チップＣＨＩＰ１は、ノード１Ａ及びノード１Ｂから、交流電圧が入力され、ノード２Ａ及びノード２Ｂから昇圧電圧を出力し、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ１から供給される昇圧電圧を更に昇圧し、ノード３Ａ及びノード３Ｂへ出力する。このうち、ノード３Ｂが出力端子ＯＵＴとなる。
【００１３】
半導体チップＣＨＩＰ１は、ノード１Ａとノード２Ａとの間に容量素子Ｃ０、ノード１Ｂとノード２Ａ（図１においてはノード１Ｃ）との間に整流素子（ダイオードＤ０）、ノード１Ｃとノード２Ｂとの間に整流素子（ダイオードＤ１）、及びノード１Ｂ（図１においてはノード１Ｄ）とノード２Ｂとの間に容量素子Ｃ１を備える。ダイオードＤ０は、アノードがノード１Ｂに、カソードがノード１Ｃに接続される。また、ダイオードＤ１は、アノードがノード１Ｃに、カソードがノード２Ｂに接続される。
【００１４】
半導体チップＣＨＩＰ２は、ノード２Ａとノード３Ａとの間に容量素子Ｃ２、ノード２Ｂとノード３Ａ（図１においてはノード２Ｃ）との間に整流素子（ダイオードＤ２）、ノード２Ｃとノード３Ｂとの間に整流素子（ダイオードＤ３）、及びノード２Ｂ（図１においてはノード２Ｄ）とノード３Ｂとの間に容量素子Ｃ３を備える。ダイオードＤ２は、アノードがノード２Ｂに、カソードがノード２Ｃに接続される。また、ダイオードＤ３は、アノードがノード２Ｃに、カソードがノード３Ｂに接続される。
【００１５】
半導体チップＣＨＩＰ１は、チップを積層して昇圧回路１００を形成する場合、最下層のチップに相当する。そして、半導体チップＣＨＩＰ１のノード１Ａ及びノード１Ｂは、それぞれ交流電圧が供給されるノードＡ及びノードＢに接続されている。ここで、図１において符号Ｔｓは、交流発生部を示しており、ノードＡ及びノードＢの間に、例えば正弦波を発生する。すなわち、交流発生部Ｔｓは、ノードＡ及びノードＢに、互いに位相が１８０度反転した信号を供給する。以下の昇圧回路１００の動作説明においては、交流発生部Ｔｓは、１サイクル毎に負電圧（−Ｅ）から正電圧（＋Ｅ）の間で電圧が変化する波高値Ｅの交流電圧（振幅は２Ｅ）を、ノードＡ及びノードＢに供給するものとする。
【００１６】
つまり、半導体チップＣＨＩＰ１は、第１の信号が入力される第１入力端（ノード１Ａ）と第１出力端（ノード２Ａ）との間に接続される容量素子Ｃ０と、第１の信号と位相が１８０度反転した信号が入力される第２入力端（ノード１Ｂ）と第２出力端（ノード２Ｂ）との間に接続される容量素子Ｃ１と、第２入力端（ノード１Ｂ）と第１出力端（ノード２Ａ）との間に接続される整流素子（ダイオードＤ０）と、第１出力端（ノード２Ａ）と第２出力端（ノード２Ｂ）との間に接続される整流素子（ダイオードＤ１）と、の組合せから構成される昇圧回路の１段（第１段目）を構成する。
【００１７】
また、半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ１の第１出力端（ノード２Ａ）に接続される第１入力端（ノード２Ａ）と第１出力端（ノード３Ａ）との間に接続される容量素子Ｃ２と、半導体チップＣＨＩＰ１の第２出力端（ノード２Ｂ）に接続される第２入力端（ノード２Ｂ）と第２出力端（ノード３Ｂ）との間に接続される容量素子Ｃ３と、第２入力端（ノード２Ｂ）と第１出力端（ノード３Ａ）との間に接続される整流素子（ダイオードＤ２）と、第１出力端（ノード３Ａ）と第２出力端（ノード３Ｂ）との間に接続される整流素子（ダイオードＤ３）と、の組合せから構成される昇圧回路の１段（第２段目）を構成する。
【００１８】
このように、昇圧回路１００を構成する第１段目は、半導体チップＣＨＩＰ１に設けられ、第１段目と同一構成である第２段目は半導体チップＣＨＩＰ２に設けられている。すなわち、昇圧回路１００は、複数のチップ（この場合、ＣＨＩＰ１及びＣＨＩＰ２の２チップ）に分散させて配置されている。
次に、以上のように構成された昇圧回路１００の動作について説明する。
【００１９】
整流素子（ダイオードＤ０）は、半導体チップＣＨＩＰ１に交流電圧が供給されると、最初の負の半サイクル（ノードＡの電圧レベルがノードＢの電圧レベルより低いサイクル）において、容量素子Ｃ０を電圧レベルＥまで充電する。容量素子Ｃ０〜Ｃ３各々の、容量値をＣとし、交流発生部Ｔｓ側の端子を（−）端子、出力端子ＯＵＴ側の端子を（＋）端子とすると、容量素子Ｃ０には（Ｅ×Ｃ）の電荷が充電される。
【００２０】
次に、整流素子（ダイオードＤ１）は、上述の負の半サイクルに続く正の半サイクルにおいて、容量素子Ｃ０に充電された電荷を、容量素子Ｃ１に移動させ、容量素子Ｃ１を充電する。この半サイクルにおいて、ダイオードＤ０のアノード・カソード間には逆バイアスが印加されるので、容量素子Ｃ０の電荷が交流電源側に流れることはない。また、容量素子Ｃ０は、（−）端子が電圧レベルＥ、（＋）端子が電圧レベル２Ｅとなり、これによって容量素子Ｃ１の（＋）端子と（−）端子間の電圧レベルの差は２Ｅとなる。
【００２１】
次に、整流素子（ダイオードＤ２）は、上述の正の半サイクルに続く負の半サイクルにおいて、容量素子Ｃ１に充電された電荷を、容量素子Ｃ２に移動させ、容量素子Ｃ２を充電する。この半サイクルにおいては、ダイオードＤ１のアノード・カソード間には逆バイアスが印加されるので、容量素子Ｃ１の電荷が容量素子Ｃ０側に流れることはない。また、容量素子Ｃ１は、（−）端子が電圧レベルＥ、（＋）端子が電圧レベル３Ｅとなり、これによって容量素子Ｃ２の（＋）端子と（−）端子間の電圧レベルの差はＥとなる。
【００２２】
次に、整流素子（ダイオードＤ３）は、上述の負の半サイクルに続く正の半サイクルにおいて、容量素子Ｃ２に充電された電荷を、容量素子Ｃ３に移動させ、容量素子Ｃ３を充電する。この半サイクルにおいて、ダイオードＤ２のアノード・カソード間には逆バイアスが印加されるので、容量素子Ｃ２の電荷が交流電源側に流れることはない。また、容量素子Ｃ２は、（−）端子が電圧レベルＥ、（＋）端子が電圧レベル３Ｅとなり、これによって容量素子Ｃ３の（＋）端子と（−）端子間の電圧レベルの差は２Ｅとなる。
つまり、交流電圧の波高値をＥとした場合、ノード２Ｂの電圧レベルは２Ｅ、ノード３Ｂの電圧レベルは４Ｅとなる。本実施形態においてはコッククロフト・ウォールトン回路を２段で構成する場合であるが、一般的にｎ段で構成するとした場合は、出力端子ＯＵＴから取りだすことのできる直流電圧のレベルは、理想的には２×ｎ×Ｅとなる。
【００２３】
このように、上記動作説明においては、昇圧回路１００を構成する各段を構成する２つの容量素子のうち、先に電圧レベルが昇圧されて、充電された電荷を同じ段の他方の容量素子へ移動させる容量素子は、第１入力端と第１出力端との間に接続された容量素子（容量素子Ｃ０またはＣ２）である。上記説明では、第１段においては、容量素子Ｃ０が先に昇圧されて、容量素子Ｃ１へ電荷を移動させる。また、第２段においては、容量素子Ｃ２が先に昇圧されて、容量素子Ｃ３へ電荷を移動させる。もちろん、第１段と第２段は接続されて昇圧回路を構成するので、第１段と第２段の間においては、前段の容量素子（容量素子Ｃ１）が先に電圧レベルが昇圧されて、充電された電荷を後段の容量素子（容量素子Ｃ２）へ移動させる。
【００２４】
すなわち、昇圧回路１００は、一般的には、Ｎ個（Ｎは２以上の自然数）の容量素子を備え、Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子は第（Ｋ−１）番目の容量素子によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する昇圧回路である。ここで、上記実施形態の説明においては、Ｎ＝４であり、第１番目の容量素子Ｃ０、第２番目の容量素子Ｃ１、第３番目の容量素子Ｃ２、第４番目の容量素子Ｃ３の順に、昇圧され、次の容量素子へ電荷を移動させていく。この繰り返しにより、各容量素子について最高電圧として電圧レベル２Ｅまで充電され、出力端子ＯＵＴから昇圧された直流電圧（電圧レベル４Ｅ）を取り出すことが可能になる。
【００２５】
また、昇圧回路１００を、２個ずつの容量素子及び整流素子を備えたＭ個（Ｍは２以上の自然数）の半導体チップで構成するとした場合、昇圧回路１００の第１段及び第Ｌ段（１＜Ｌ≦Ｍ、Ｌは自然数）段の、上記素子の接続関係は以下のように表わすことができる。
昇圧回路１００を構成する第１段は、最下層に位置する第１番目の半導体チップ上に形成され、第１の信号が入力される第１入力端（ノード１Ａ）と第１出力端（ノード２Ａ）との間に接続される第１番目の容量素子Ｃ０と、第１の信号と位相が１８０度反転した信号が入力される第２入力端（ノード１Ｂ）と第２出力端（ノード２Ｂ）との間に接続される第２番目の容量素子Ｃ１と、第２入力端（ノード１Ｂ）と第１出力端（ノード２Ａ）との間に接続される第１番目の整流素子（ダイオードＤ０）と、第１出力端（ノード２Ａ）と第２出力端（ノード２Ｂ）との間に接続される第２番目の整流素子（ダイオードＤ１）と、の組合せから構成される。
【００２６】
また、昇圧回路１００を構成する第Ｌ段は、最下層に位置する第１番目のチップから数えて第Ｌ番目の半導体チップ上に形成され、第（Ｌ−１）番目の半導体チップの第１出力端（ノードＬＡ）に接続される第１入力端（ノードＬＡとする）と第１出力端（ノード（Ｌ＋１）Ａとする）との間に接続される第（２Ｌ−１）番目の容量素子Ｃ（２Ｌ−２）と、第（Ｌ−１）番目の半導体チップの第２出力端（ノードＬＢ）に接続される第２入力端（ノードＬＢ）と第２出力端（ノード（Ｌ＋１）Ｂ）との間に接続される第（２Ｌ）番目の容量素子Ｃ（２Ｌ−１）と、第２入力端（ノードＬＢ）と第１出力端（ノード（Ｌ＋１）Ａ）との間に接続される第（２Ｌ−１）番目の整流素子（ダイオードＤ（２Ｌ−２））と、第１出力端（ノード（Ｌ＋１）Ａ）と第２出力端（ノード（Ｌ＋１）Ｂ）との間に接続される第（２Ｌ）番目の整流素子（ダイオードＤ（２Ｌ−１））と、の組合せから構成される。
【００２７】
このような構成により、図１に示す半導体チップＣＨＩＰ１及びＣＨＩＰ２を２層積層した場合、すなわち２段のコッククロフト・ウォールトン回路においては、２段目の出力である出力端子ＯＵＴから、２×（２Ｅ）の昇圧電圧を取りだすことができる。ここで、半導体チップをＭチップ積層した場合を考えると、上記動作を３段目以降においても繰り返し、出力端子ＯＵＴから、Ｍ×（２Ｅ）の昇圧電圧を取りだすことができる。
【００２８】
なお、図１において、昇圧回路１００を、破線Ｌ１、Ｌ２及びＬ３で示す範囲において、半導体チップＣＨＩＰ１及びＣＨＩＰ２の２チップで構成することとした。すなわち、昇圧回路の第１段目と第２段目とを、２チップ上に形成することとした。これによって１チップ上で昇圧回路１００を形成した場合に比べ、容量素子及び整流素子が占める表面積を減ずることが可能となる。
【００２９】
なお、この１段分を、さらに２つの組に分けて、合計４チップ上に形成することも可能である。例えば、図１において、破線Ｌ１と一点鎖線Ｌ１Ｈとの間、一点鎖線Ｌ１Ｈと破線Ｌ２との間、破線Ｌ２と一点鎖線Ｌ２Ｈとの間、及び一点鎖線Ｌ２Ｈと破線Ｌ３との間、で示す範囲によって、４つのチップに分けることも可能である。
【００３０】
つまり、昇圧回路は、それぞれ最下層から第１番目のチップ〜第Ｍ番目（Ｍは２以上の自然数）のチップ上に形成される、第１段〜第Ｍ段から構成される。
ここで、第１段は、第１の信号が入力される第１入力端と第１出力端との間に接続される第１番目の容量素子と、第１の信号と位相が１８０度反転した信号が入力される第２入力端と第１出力端との間に接続される第１番目の整流素子と、の組合せから構成され、第２入力端と第２出力端との間は直結される。
また、第２段は、第１番目のチップの第２出力端に接続される自身の第２入力端と自身の第２出力端との間に接続される第２番目の容量素子と、第１番目のチップの第１出力端に接続される自身の第１入力端と自身の第２出力端との間に接続される第２番目の整流素子と、の組合せから構成され、自身の第１入力端と自身の第１出力端との間は直結される。
【００３１】
また、第３段以降は、すなわち第１段〜第Ｍ段のうちの第Ｌ段（２＜Ｌ≦Ｍ）は、Ｌが奇数の場合と偶数の場合で次のように表わすことができる。
すなわち、Ｌが奇数の場合、第Ｌ段は、第（Ｌ−１）番目のチップの第１出力端に接続される自身の第１入力端と自身の第１出力端との間に接続される第（Ｌ）番目の容量素子と、第（Ｌ−１）番目のチップの第２出力端に接続される自身の第２入力端と自身の第１出力端との間に接続される第（Ｌ）番目の整流素子と、の組合せから構成され、自身の第２入力端と自身の第２出力端との間は直結される。
一方、Ｌが偶数の場合、第Ｌ段は、第（Ｌ−１）番目のチップの第２出力端に接続される自身の第２入力端と自身の第２出力端との間に接続される第（Ｌ）番目の容量素子と、第（Ｌ−１）番目のチップの第１出力端に接続される自身の第１入力端と自身の第２出力端との間に接続される第（Ｌ）番目の整流素子と、の組合せから構成され、自身の第１入力端と第１出力端との間は直結される。
【００３２】
また、Ｍが奇数の場合、第Ｍ番目のチップの第１出力端から、Ｍが偶数の場合、第Ｍ番目のチップの第２出力端から、昇圧電圧を出力する。
この場合、各チップ上には容量素子及びダイオードを一つずつ形成すればよいので、１チップ上で容量素子及びダイオードが占める表面積をさらに減ずることが可能となる。
【００３３】
次に、図１で示した論理回路を、半導体基板上に実現した実施例について説明する。
図２は、図１の論理回路図を構造図に表わした図であり、同一構成を有する半導体チップＣＨＩＰ１及びＣＨＩＰ２を積層し、昇圧回路１００を形成したときの半導体チップの断面図を表している。
図２において、半導体チップＣＨＩＰ１の領域は、破線Ｌ１及びＬ２との間で示す範囲の領域であり、半導体チップＣＨＩＰ２の領域は、破線Ｌ２及びＬ３との間で示す範囲の領域である。また、半導体チップＣＨＩＰ１は、半導体チップＣＨＩＰ２に対して下層に設けられ、２つのチップはバンプ電極ＢＰ３１とバンプ電極ＢＰ１２、バンプ電極ＢＰ４１とバンプ電極ＢＰ２２、バンプ電極ＢＰＳＳ２１とバンプ電極ＢＰＳＳ１２により接続される。ここで、バンプ電極ＢＰ３１とバンプ電極ＢＰ１２との接続点が、図１で示したノード２Ａに、バンプ電極ＢＰ４１とバンプ電極ＢＰ２２との接続点が、図１で示したノード２Ｂに相当する。
【００３４】
また、半導体チップＣＨＩＰ１におけるバンプ電極ＢＰ１１及びバンプ電極ＢＰ２１は、図１における破線Ｌ１において、昇圧回路１００が搭載される例えばパッケージ基板上の配線とそれぞれ接続される。そして、バンプ電極ＢＰ１１と基板上の配線との接続点が、図１で示したノードＡに、バンプ電極ＢＰ２１と基板上の配線との接続点が、図１で示したノードＢに、それぞれ相当する。そして、ノードＡ及びノードＢは、図２においては不図示の交流発生部Ｔｓにそれぞれ接続される。また、バンプ電極ＢＰＳＳ１１は、Ｐ型半導体基板ＰＳＵＢに接地電圧ＶＳＳを供給するための電極である。
【００３５】
バンプ電極は、Ｐ型半導体基板ＰＳＵＢを貫く貫通電極により、Ｐ型半導体基板ＰＳＵＢ表面のコンタクトと接続される。貫通電極は、基板の裏面に形成されたバンプ電極に供給される信号を、基板の表面側に伝達する電極であり、Ｐ型半導体基板ＰＳＵＢとは電気的に絶縁されている。また、貫通電極は、半導体チップの上方にも設けられ、チップ内のコンタクトとバンプ電極とを電気的に接続する。
例えば、バンプ電極ＢＰ１１は、貫通電極ＰＥ１１を介して、Ｐ型半導体基板ＰＳＵＢの表面側にあるコンタクトＣＴ１１に接続される。同様に、バンプ電極ＢＰ２１は、貫通電極ＰＥ２１を介して、Ｐ型半導体基板ＰＳＵＢの表面側にあるコンタクトＣＴ２１に接続される。また、バンプ電極ＢＰＳＳ１１は、貫通電極ＰＥＳＳ１１を介して、Ｐ型半導体基板ＰＳＵＢの表面側にあるコンタクトＣＴ１６１に接続される。
【００３６】
次に、半導体チップＣＨＩＰ１の内部構造について説明する。
図２において、Ｐ型半導体基板ＰＳＵＢの表面側における縦方向の配線は所謂コンタクト、横方向の配線は所謂配線層に相当する。
図１における容量素子Ｃ０は、Ｐ型半導体基板ＰＳＵＢ上に形成されるＭＯＳ型トランジスタのデプレッション型を用いている。容量素子Ｃ０は、ゲート電極ＧＰ５１、Ｎ型拡散層ＮＤ３１及びＮ型拡散層ＮＤ４１から構成される。Ｎ型拡散層ＮＤ３１及びＮ型拡散層ＮＤ４１は、それぞれコンタクトＣＴ３１及びコンタクトＣＴ４１を介して、配線ＬＮ１１に接続される。配線ＬＮ１１は、コンタクトＣＴ１１、貫通電極ＰＥ１１を介して、上述のバンプ電極ＢＰ１１と接続される。バンプ電極ＢＰ１１は、交流発生部Ｔｓから、第１の信号が入力される。
また、ゲート電極ＧＰ５１は、コンタクトＣＴ５１を介して、配線ＬＮ３１に接続される。配線ＬＮ３１は、コンタクトＣＴ１３１、貫通電極ＰＥ３１を介して、バンプ電極ＢＰ３１と接続される。ここで、コンタクトＣＴ１３１は、半導体チップＣＨＩＰ１を上方から平面視した場合、上記コンタクトＣＴ１１と同一位置に位置する。バンプ電極ＢＰ３１は、上層の半導体チップＣＨＩＰ２のバンプ電極ＢＰ１２と接続される。
【００３７】
また、図１における容量素子Ｃ１は、ゲート電極ＧＰ１２１、Ｎ型拡散層ＮＤ１０１及びＮ型拡散層ＮＤ１１１から構成される。Ｎ型拡散層ＮＤ１０１及びＮ型拡散層ＮＤ１１１は、それぞれコンタクトＣＴ１０１及びコンタクトＣＴ１１１を介して、配線ＬＮ２１に接続される。配線ＬＮ２１は、コンタクトＣＴ２１、貫通電極ＰＥ２１を介して、上述のバンプ電極ＢＰ２１と接続される。バンプ電極ＢＰ２１は、交流発生部Ｔｓから、第２の信号が入力される。
また、ゲート電極ＧＰ１２１は、コンタクトＣＴ１２１を介して、配線ＬＮ４１に接続される。配線ＬＮ４１は、コンタクトＣＴ１４１、貫通電極ＰＥ４１を介して、バンプ電極ＢＰ４１と接続される。ここで、コンタクトＣＴ１４１は、半導体チップＣＨＩＰ１を上方から平面視した場合、上記コンタクトＣＴ２１と同一位置に位置する。バンプ電極ＢＰ４１は、上層の半導体チップＣＨＩＰ２のバンプ電極ＢＰ２２と接続される。
なお、容量素子Ｃ０、Ｃ１は、この構成に限定されるものではなく、例えば、ゲート電極直下にＮ型拡散層を囲むＮ型ウェルを形成することで、ゲート電極とＮウェル間に形成される容量素子としても良い。
【００３８】
整流素子（ダイオードＤ０）は、Ｐ型拡散層ＰＤ６１（アノード電極）、Ｐ型拡散層ＰＤ６１を取り囲むようにＰ型半導体基板ＰＳＵＢ内に形成されたＮ型拡散層ＮＤ７１（カソード電極が）から構成される。Ｐ型拡散層ＰＤ６１は、コンタクトＣＴ６１を介して、配線ＬＮ２１に接続される。また、Ｎ型拡散層ＮＤ７１は、コンタクトＣＴ７１を介して、配線ＬＮ３１に接続される。
また、整流素子（ダイオードＤ１）は、Ｐ型拡散層ＰＤ８１（アノード電極）、Ｐ型拡散層ＰＤ８１を取り囲むようにＰ型半導体基板ＰＳＵＢ内に形成されたＮ型拡散層ＮＤ９１（カソード電極が）から構成される。Ｐ型拡散層ＰＤ８１は、コンタクトＣＴ８１を介して、配線ＬＮ３１に接続される。また、Ｎ型拡散層ＮＤ９１は、コンタクトＣＴ９１を介して、配線ＬＮ４１に接続される。
【００３９】
Ｐ型半導体基板ＰＳＵＢ内に形成されたＰ型拡散層ＰＤ１５１は、Ｐ型半導体基板ＰＳＵＢに接地電圧を供給するための拡散層であり、ＣＴ１５１を介して、配線ＬＮ５１に接続される。配線ＬＮ５１は、コンタクトＣＴ１６１、貫通電極ＰＥＳＳ１１を介して、バンプ電極ＢＰＳＳ１１と接続され、接地される。また、コンタクトＣＴ１６１は、貫通電極ＰＥＳＳ２１を介して、バンプ電極ＢＰＳＳ２１と接続され、上層の半導体チップＣＨＩＰ２のバンプ電極ＢＰＳＳ１２と接続される。
【００４０】
図２において、半導体チップＣＨＩＰ１に積層される半導体チップＣＨＩＰ２は、半導体チップＣＨＩＰ１と同一の内部構造とすることができる。なぜなら、上述の通り、半導体チップＣＨＩＰ１において、入力端に接続されるコンタクトＣＴ１１と出力端に接続されるコンタクトＣＴ１３１の位置が、チップ上方から平面視して同一位置に位置する。また、入力端に接続されるコンタクトＣＴ２１と出力端に接続されるコンタクトＣＴ１４１の位置が、チップ上方から平面視して同一位置に位置する。そのため、半導体チップＣＨＩＰ１と同一の内部構造を有する半導体チップを、半導体チップＣＨＩＰ１にバンプ電極の位置を合わせて積層するだけで、半導体チップＣＨＩＰ２は、自身の入力端から半導体チップＣＨＩＰ１が生成した昇圧電圧を取り込むことができるからである。
図２において貫通電極、バンプ電極以外のトランジスタ等の各素子については、半導体チップＣＨＩＰ１と同一の符号を付しており、その説明は省略する。
バンプ電極ＢＰ１２は、半導体チップＣＨＩＰ１のバンプ電極ＢＰ３１と接続される。バンプ電極ＢＰ１２は、貫通電極ＰＥ１２、コンタクトＣＴ１１及び配線ＬＮ１１を介して、容量素子Ｃ２と接続される。従って、図１の論理回路に示すように、容量素子Ｃ０の（＋）端子と容量素子Ｃ２の（−）端子が接続される。また、容量素子Ｃ２の（＋）端子は、配線ＬＮ３１、コンタクトＣＴ１３１及び貫通電極ＰＥ３２を介してバンプ電極ＢＰ３２へと接続される。バンプ電極ＢＰ３２は、図１におけるノード３Ａに相当する。
【００４１】
また、バンプ電極ＢＰ２２は、半導体チップＣＨＩＰ１のバンプ電極ＢＰ４１と接続される。バンプ電極ＢＰ２２は、貫通電極ＰＥ２２、コンタクトＣＴ２１及び配線ＬＮ２１を介して、容量素子Ｃ３と接続される。従って、図１の論理回路に示すように、容量素子Ｃ１の（＋）端子と容量素子Ｃ３の（−）端子が接続される。また、容量素子Ｃ３の（＋）端子は、配線ＬＮ４１、コンタクトＣＴ１４１及び貫通電極ＰＥ４２を介してバンプ電極ＢＰ４２へと接続される。バンプ電極ＢＰ４２は、図１におけるノード３Ｂに相当するとともに、出力端子ＯＵＴに相当する。
【００４２】
また、バンプ電極ＢＰＳＳ１２は、半導体チップＣＨＩＰ１のバンプ電極ＢＰＳＳ２１と接続される。バンプ電極ＢＰＳＳ１２は、貫通電極ＰＥＳＳ１２、コンタクトＣＴ１６１、配線ＬＮ５１及びコンタクトＣＴ１５１を介して、Ｐ型拡散層ＰＤ１５１と接続される。これにより、Ｐ型半導体基板ＰＳＵＢは接地電圧が供給される。また、コンタクトＣＴ１６１は、貫通電極ＰＥＳＳ２２を介して、バンプ電極ＢＰＳＳ２２へと接続される。
【００４３】
本実施形態においては、昇圧回路１００は、半導体チップＣＨＩＰ１及びＣＨＩＰ２の２チップから構成される場合を説明している。そのため、半導体チップＣＨＩＰ２のバンプ電極ＢＰ３２、ＢＰ４２及びＢＰＳＳ２２に接続される上層チップのバンプ電極は存在しない。３チップ以上の積層構造をとる場合、対応する容量素子が接続されるように、３チップ目以降のバンプ電極が接続される。すなわち、第Ｋ番目の容量素子は、第（Ｋ＋２）番目の容量素子と接続され、最上位置のチップまで直列に接続される。また、第（Ｋ−１）番目の容量素子は、第（Ｋ＋１）番目の容量素子と接続され、最上位置のチップまで直列に接続される。
【００４４】
このように、本発明の昇圧回路は、Ｎ個（Ｎは２以上の自然数）の容量素子（例えばＮ＝４とした場合の容量素子Ｃ０〜Ｃ３）を備え、Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（例えばＫ＝２とした場合の容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する昇圧回路（昇圧回路１００ａ）であって、Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されていることを特徴とする昇圧回路である。
【００４５】
本発明によれば、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、少なくとも２チップ以上の複数の半導体チップ上に形成することができるので、昇圧回路を搭載する半導体チップのチップサイズを小さくできる効果がある。
【００４６】
また、積層される第１及び第２のチップにおける下層チップ（半導体チップＣＨＩＰ１）の容量素子のうち、一端が上層チップ（半導体チップＣＨＩＰ２）の容量素子（容量素子Ｃ２及びＣ３）へと接続される容量素子（容量素子Ｃ０及びＣ１）は、チップにおける最上部の第１のコンタクト（コンタクトＣＴ１３１及びＣＴ１４１）へと接続される。また、上層チップ（半導体チップＣＨＩＰ２）の容量素子のうち、一端が下層チップの容量素子へと接続される容量素子は、チップにおける最下部の第２のコンタクト（コンタクトＣＴ１１及びＣＴ２１）へと接続される。そして、第１のコンタクト（コンタクトＣＴ１３１及びＣＴ１４１）と第２のコンタクト（コンタクトＣＴ１１及びＣＴ２１）は接続されている。
また、上述の通り、第１のコンタクトと第２のコンタクトは、チップ上方からの平面視において同一位置に位置しているので、バンプ電極の位置を合わせて積層するだけで、昇圧回路１００を構成することができる。つまり、貫通電極及びバンプ電極を用いて、下層チップの出力端と上層チップ入力端を接続するだけで昇圧回路１００を構成することができるので、第１の半導体チップＣＨＩＰ１と第２の半導体チップＣＨＩＰ２とを、同一の構造を有するチップとすることができる。これにより、第１の半導体チップと第２の半導体チップを形成するための製造工程を共通化することが可能となり、昇圧回路１００の製造コストを低減できる。なお、上で説明した図１、２の構成はいわば半導体装置を用いて構成される電源部であり、半導体装置に限らず、一般的な電源として様々な用途に利用可能なものである。
【００４７】
次に、本発明の他の実施形態について説明する。
図３及び図４は、それぞれ本願発明の他の実施形態における昇圧回路１００ａの論理回路及び断面図である。図３は図１に、図４は図２にそれぞれ対応するため、それぞれ同一の部分には同一の符号を付し、その説明は省略する。
図３において、図１と異なる点は、第２の半導体チップＣＨＩＰ２のノード３Ｂから出力される昇圧電圧ＳＶＴを、第１の半導体チップＣＨＩＰ１内の内部回路Ａ１及び第２の半導体チップＣＨＩＰ２の内部回路Ａ２に供給している点である。図４は、図３で示した論理回路を、半導体基板上に実現した実施例を示す。昇圧電圧ＳＶＴを、第１の半導体チップＣＨＩＰ１内の内部回路Ａ１及び第２の半導体チップＣＨＩＰ２の内部回路Ａ２に供給するためには、図４に示すように、接続ワイヤー（配線ＬＮＳＶ）を第２の半導体チップＣＨＩＰ２上に設けることで実現可能である。
【００４８】
昇圧電圧ＳＶＴは、例えば、第１及び第２の半導体チップが半導体記憶装置であって、不良メモリセルの冗長救済回路（内部回路）用に電気ヒューズを備えている場合の、該電気ヒューズをショートするための昇圧電圧ＳＶＴとして用いる事が可能である。なお、電気ヒューズとしては、内部回路を構成するノード間を電気的に接続するアンチヒューズであっても、ノード間を電気的に非接続とするヒューズであってもよい。
特に、例えば貫通電極を用いて１ＧＢｉｔの容量である同じ製造工程を経て製造された半導体記憶装置を８チップ用いて、８ＧＢｉｔの半導体記憶装置を形成する場合を考える。この場合、昇圧電圧ＳＶＴが９Ｖ必要とすると、１Ｖを振幅とする交流電圧を用いれば理想的には各チップで１Ｖずつ昇圧し、９Ｖの電圧が得られる。この９Ｖの昇圧電圧ＳＶＴを、各チップで、例えば上記ヒューズのプログラミングに用いる電圧とするためには、図４に示すように、最上層のチップから各チップへ供給できる構造をとる必要がある。なお、図４においては、半導体チップＣＨＩＰ２を最上層のチップとする。
【００４９】
昇圧電圧ＳＶＴは、半導体チップＣＨＩＰ２のバンプ電極ＢＰ４２から取りだされる。バンプ電極ＢＰ４２は、配線ＬＮＳＶを介してバンプ電極ＢＰＳＶ２２に接続される。
バンプ電極ＢＰＳＶ２２は、貫通電極ＰＥＳＶ２２、コンタクトＣＴ１７１及び配線ＬＮ１７１を介して、内部回路Ａ２に接続される。内部回路Ａ２は、昇圧電圧ＳＶＴを使用する回路である。内部回路Ａ２は、例えば、アンチヒューズを備え、昇圧電圧を供給して該ヒューズを切断することにより、０または１の情報を不揮発で保持するヒューズプログラム回路である。
また、コンタクトＣＴ１７１は、貫通電極ＰＥＳＶ１２を介して、半導体チップＣＨＩＰ２の裏面のバンプ電極ＢＰＳＶ１２へ接続される。バンプ電極ＢＰＳＶ１２は、半導体チップＣＨＩＰ１のバンプ電極ＢＰＳＶ２１と接続される。バンプ電極ＢＰＳＶ２１は、貫通電極ＰＥＳＶ２１、コンタクトＣＴ１７１及び配線ＬＮ１７１を介して、内部回路Ａ１に接続される。内部回路Ａ１は、内部回路Ａ２と同一構成の回路であり、昇圧電圧ＳＶＴを用いて、内部回路Ａ２とは、個別にプログラミングされる。また、半導体チップＣＨＩＰ１のコンタクトＣＴ１７１は、貫通電極ＰＥＳＶ１１を介して、半導体チップＣＨＩＰ１の裏面のバンプ電極ＢＰＳＶ１１へと接続される。
【００５０】
このような構成を取ることで、昇圧回路１００ａは、最上位置の半導体チップにおいて発生させた昇圧電圧ＳＶＴを、昇圧回路を構成する各チップに供給し、昇圧電圧ＳＶＴを使用する各チップの内部回路へ供給することができる。
【００５１】
次に、各半導体チップにおける整流素子の配置についての変形例について説明する。
図５は、本願発明の昇圧回路１００ｂを半導体チップに分散させた場合、１チップにおける容量素子及び整流素子の論理回路図である。図１においては、１つの半導体チップ内に、２つの容量素子と２つの整流素子（ダイオード）、または１つの容量素子と１つの整流素子（ダイオード）の構成を開示した。図５においては、１つの半導体チップＣＨＩＰ１Ａ内に２つの容量素子と３つの整流素子（ダイオード）の構成となっている。なお、容量素子については、図１と同一構成であるので同一の符号を付し、その説明を省略する。図５において、整流素子は、ダイオードＤＡ、ダイオードＤＢ及びダイオードＤＣとなっている。ここで、ダイオードＤＡ、ダイオードＤＢ及びダイオードＤＣの電流駆動能力を示すサイズ比（大きいほど電流供給能力が高くなる）は、０．５：１：０．５となっている。図５に示す半導体チップＣＨＩＰ１Ａを上部チップ、下部チップと組み合わすことで、ダイオードＤＡは下部チップのダイオードＤＣと、ダイオードＤＣは上部チップのダイオードＤＡと、それぞれ並列に接続されることとなり、ダイオードＤＢと同じサイズが実現されるものである。
【００５２】
また、上で説明した昇圧回路１００を組み込んだ電源供給システムについて、図６を用いて以下に説明する。図６に示すように、電源供給システムは、基板Ｓ０上に配置された電源発生部６１、昇圧回路１００、動作回路６３及びコントローラ６４を備える。昇圧回路１００は、半田ボールＳＢ６５〜ＳＢ６８、及び基板Ｓ２を介して基板Ｓ０上に搭載されている。また、動作回路６３は、半田ボールＳＢ６９〜ＳＢ７１、及び基板Ｓ３を介して基板Ｓ０上に搭載されている。また、コントローラ６４は、半田ボールＳＢ７２等、及び基板Ｓ４を介して基板Ｓ０上に搭載されている。
昇圧回路１００は、電源発生部６１から受ける交流電圧を昇圧し、その昇圧電圧ＳＶＴを動作回路６３へ供給する構成である。
【００５３】
図６において、電源発生部６１は、ＡＣ電源から入力される交流電力を電力変換し、半田ボールＳＢ６１及び半田ボールＳＢ６２から、それぞれ基板Ｓ０上の配線Ｌ６１及び配線Ｌ６２を介して、交流電圧を昇圧回路１００へ供給する。また、電源発生部６１は、内部のＡＣ−ＤＣ変換器（Ａ−Ｄコンバータ６１ａ）により交流電圧を直流電圧に変換し、半田ボールＳＢ６３及び配線Ｌ６３を介して、直流電圧を昇圧回路１００及び動作回路６３へ供給する。昇圧回路１００及び動作回路６３は、それぞれ半田ボールＳＢ６７及び半田ボールＳＢ６９から直流電圧を供給され、動作する。
【００５４】
昇圧回路１００は、半導体チップＣＨＩＰ１〜ＣＨＩＰｎを積層して構成され、半田ボールＳＢ６５及び半田ボールＳＢ６６から入力される交流電圧を昇圧し、昇圧電圧ＳＶＴを、半田ボールＳＢ６８を介して、配線Ｌ６４へ出力する。
動作回路６３は、配線Ｌ６４が接続される半田ボールＳＢ７０から昇圧電圧ＳＶＴが入力され、内部回路の動作に用いる。なお、コントローラ６４は、半田ボールＳＢ７２、配線Ｌ６５及び半田ボールＳＢ７１を介して動作回路６３に対して制御信号を出力し、動作回路６３の動作モードに応じて、上記内部回路に昇圧電圧ＳＶＴの使用を、許可または禁止する。
ここで、動作回路６３は、例えばメモリセルの消去動作に直流高電圧を使用するフラッシュメモリである。また、上記内部回路は、昇圧電圧ＳＶＴを使用する例えばメモリセルが形成されるＰ型ウェル領域を高電圧へと駆動する駆動回路である。なお、このような昇圧電圧ＳＶＴを用いるものであれば、フラッシュメモリ等の半導体装置に限られるものではなく、半導体装置以外の高電圧を使用する装置であってもよい。
【符号の説明】
【００５５】
１００，１００ａ，１００ｂ…昇圧回路、
ＣＨＩＰ１，ＣＨＩＰ２，ＣＨＩＰ１Ａ…半導体チップ、
Ｃ，Ｃ０，Ｃ１，Ｃ２，Ｃ３…容量素子、
Ｄ，Ｄ０，Ｄ１，Ｄ２，Ｄ３，ＤＡ，ＤＢ，ＤＣ…ダイオード、
Ｔｓ…交流発生部、
Ａ，Ｂ，１Ａ，１Ｂ，１Ｃ，１Ｄ，２Ａ，２Ｂ，２Ｃ，２Ｄ，３Ａ，３Ｂ，ＬＡ，ＬＢ…ノード、ＯＵＴ…出力端子、
ＢＰ１１，ＢＰ３１，ＢＰ１２，ＢＰ３２，ＢＰ２１，ＢＰ４１，ＢＰ２２，ＢＰ４２，ＢＰＳＳ１１，ＢＰＳＳ２１，ＢＰＳＳ１２，ＢＰＳＳ２２，ＢＰＳＶ１１，ＢＰＳＶ２１，ＢＰＳＶ１２，ＢＰＳＶ２２…バンプ電極、
ＰＥ１１，ＰＥ３１，ＰＥ１２，ＰＥ３２，ＰＥ２１，ＰＥ４１，ＰＥ２２，ＰＥ４２，ＰＥＳＳ１１，ＰＥＳＳ２１，ＰＥＳＳ１２，ＰＥＳＳ２２，ＰＥＳＶ１１，ＰＥＳＶ２１，ＰＥＳＶ１２，ＰＥＳＶ２２…貫通電極、
ＣＴ１１，ＣＴ２１，ＣＴ３１，ＣＴ４１，ＣＴ５１，ＣＴ６１，ＣＴ７１，ＣＴ８１，ＣＴ９１，ＣＴ１０１，ＣＴ１１１，ＣＴ１２１，ＣＴ１３１，ＣＴ１４１，ＣＴ１５１，ＣＴ１６１，ＣＴ１７１…コンタクト、
ＬＮ１１，ＬＮ２１，ＬＮ３１，ＬＮ４１，ＬＮ５１，ＬＮＳＶ，ＬＮ１７１，Ｌ６１，Ｌ６２，Ｌ６３，Ｌ６４，Ｌ６５…配線、
ＧＰ５１，ＧＰ１２１…ゲート電極、
ＮＤ３１，ＮＤ４１，ＮＤ７１，ＮＤ９１，ＮＤ１０１，ＮＤ１１１…Ｎ型拡散層、
ＰＤ６１，ＰＤ８１，ＰＤ１５１…Ｐ型拡散層、ＰＳＵＢ…Ｐ型半導体基板、
ＳＶＴ…昇圧電圧、Ａ１，Ａ２…内部回路、６１…電源発生部、６３…動作回路、
６４…コントローラ、
ＳＢ６１，ＳＢ６２，ＳＢ６３，ＳＢ６５，ＳＢ６６，ＳＢ６７，ＳＢ６８，ＳＢ６９，ＳＢ７０，ＳＢ７１，ＳＢ７２…半田ボール、
Ｓ０，Ｓ２，Ｓ３，Ｓ４…基板
【図１】
2011181577.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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