(57)【要約】【課題】低温での固相エピタキシャル成長法を用いて、単結晶半導体層の膜厚の厚いＳＯＩ基板を提供することを課題の一とする。その際に、予めシード層となる単結晶半導体層の結晶欠陥を修復しなくとも、良好にエピタキシャル成長が進む方法を提供することを課題の一とする。また、シード層の結晶欠陥を修復する工程を別に設けなくとも、固相エピタキシャル成長によりシード層である単結晶半導体層の結晶性が回復したＳＯＩ基板を提供することを課題の一とする。【解決手段】絶縁層を介して基板に設けられた第１単結晶半導体層上に、非晶質半導体層を形成する。非晶質半導体層は、成膜温度１００℃以上２７５℃以下、シラン系ガスを希釈しないで用いるＣＶＤ法により形成する。熱処理を行って、非晶質半導体層を固相エピタキシャル成長させて、単結晶半導体層の膜厚の厚いＳＯＩ基板を作製する。【選択図】図８
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【特許請求の範囲】
【請求項１】
絶縁層を介して基板上に設けられた第１の単結晶半導体層を用意し、
成膜温度１００℃以上２７５℃以下で、且つシラン系ガスを希釈しないで用いた雰囲気下でＣＶＤ法により、前記第１の単結晶半導体層上に非晶質半導体層を形成し、
熱処理を行い、前記非晶質半導体層を固相エピタキシャル成長させて、前記第１の単結晶半導体層上に第２の単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
絶縁層を介して基板上に設けられた第１の単結晶半導体層を用意し、
成膜温度１００℃以上２７５℃以下で、且つシラン系ガスのみを用いた雰囲気下でＣＶＤ法により、前記第１の単結晶半導体層上に非晶質半導体層を形成し、
熱処理を行い、前記非晶質半導体層を固相エピタキシャル成長させて、前記第１の単結晶半導体層上に第２の単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
絶縁層を介して基板上に設けられた第１の単結晶半導体層を用意し、
成膜温度１００℃以上２７５℃以下で、且つシラン系ガスを希釈しないで用いた雰囲気下でＣＶＤ法により、前記第１の単結晶半導体層上に非晶質半導体層を形成し、
熱処理を行い、前記非晶質半導体層を固相エピタキシャル成長させることにより、前記第１の単結晶半導体層及び前記非晶質半導体層から第２の単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
絶縁層を介して基板上に設けられた第１の単結晶半導体層を用意し、
成膜温度１００℃以上２７５℃以下で、且つシラン系ガスのみを用いた雰囲気下でＣＶＤ法により、前記第１の単結晶半導体層上に非晶質半導体層を形成し、
熱処理を行い、前記非晶質半導体層を固相エピタキシャル成長させることにより、前記第１の単結晶半導体層及び前記非晶質半導体層から第２の単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１又は３において、前記第２の単結晶半導体層を除去することを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項２又は４において、前記第２の単結晶半導体層のうち、固相エピタキシャル成長した部分を除去することを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１又は２において、前記第１の単結晶半導体層は、前記熱処理により結晶性が向上することを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項３又は４において、前記第２の単結晶半導体層は前記第１の単結晶半導体層よりも結晶性が向上していることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至８のいずれか一項において、前記熱処理の前に、前記非晶質半導体層を希ガスでプラズマ処理することにより平坦化することを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至９のいずれか一項において、前記熱処理は、処理温度５５０℃以上で行うことを特徴とするＳＯＩ基板の作製方法。
【請求項１１】
請求項１乃至１０のいずれか一において、単結晶半導体基板にイオンを照射して前記単結晶半導体基板に損傷領域を形成し、
前記絶縁層を介して前記単結晶半導体基板と前記基板とを貼り合わせ、
前記損傷領域において前記単結晶半導体基板を分離して、前記基板上に前記第１の単結晶半導体層を形成することにより、
前記絶縁層を介して前記基板上に設けられた前記第１の単結晶半導体層を用意することを特徴とするＳＯＩ基板の作製方法。
【請求項１２】
請求項１乃至１１のいずれか一において、
前記基板はガラス基板またはプラスチック基板であることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法並びにＳＯＩ基板を用いた半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
近年では、高性能デバイス用の半導体装置向けにＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が用いられている。絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
【０００３】
上記のようなＳＯＩ基板を製造する方法の１つに、水素イオン注入と剥離を組み合わせた、いわゆる水素イオン注入剥離法が知られている。水素イオン注入剥離法の代表的な工程を以下に示す。
【０００４】
はじめに、シリコン基板に水素イオンを注入することによって、基板表面から所定の深さにイオン注入層を形成する。次に、ベース基板（支持基板）となる別のシリコン基板を酸化して表面に酸化シリコン層を形成する。その後、水素イオンを注入したシリコン基板と、ベース基板となるシリコン基板の酸化シリコン層とを密着させて、２枚のシリコン基板を貼り合わせる。そして、加熱処理を行うことにより、イオン注入層において一方のシリコン基板を分割して、ベース基板側に薄い単結晶シリコン層を形成する。
【０００５】
上述のような方法で形成される単結晶シリコン層は、通常、５０ｎｍ乃至３００ｎｍ程度であって、非常に薄い。このため、上述のような方法で形成される単結晶シリコン層は、高集積、高速駆動、低消費電力が要求されるトランジスタの用途には極めて適している。一方で、パワーデバイスや光電変換装置などの用途を考える場合、耐圧の向上、光電変換効率の向上などの観点から、単結晶シリコン層に対して一定の厚さが要求されることになる。
【０００６】
水素イオン注入剥離法を用いて形成される単結晶シリコン層の厚さは、主として、イオン注入の際の加速電圧に依存する。加速電圧を小さくすればイオン注入層は浅い領域に形成されるため、単結晶シリコン層は薄くなる。反対に、加速電圧を大きくすれば、単結晶半導体層は厚くなる。
【０００７】
このことから、単結晶半導体層を厚くするためには、単純に加速電圧を大きくすれば良いことが分かる。しかしながら、現実には、加速電圧を大きくして厚い単結晶半導体層を形成することは容易ではない。これは、量産に適したイオンの注入装置（大電流が実現可能な装置）を用いる場合、装置上の制限から、加速電圧を一定以上に大きくすることができないことによる。電流が小さいイオン注入装置を用いる場合には加速電圧を高めることが可能だが、所定の注入量を得るためには時間を要することになり、生産性の面で好ましくない。また、１００ｋＶを超える高電圧でイオンを加速させる場合には、有害な放射線が発生することもあり、安全性の面で問題がある。
【０００８】
上述のような問題を解消するため、イオン注入の際の加速電圧によってではなく、エピタキシャル成長によって単結晶半導体層を厚膜化する方法が検討されている（例えば、特許文献１、２参照）。
【０００９】
特許文献１では、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法の気相成長（気相エピタキシャル成長）によって、シラン系ガスを水素還元させ、１１００〜１２００℃で単結晶半導体層上にエピタキシャル成長させる。あるいは、分子線エピタキシー法により、シラン系ガスを６００〜９００℃でエピタキシャル成長させている。
【００１０】
特許文献２では、プラズマＣＶＤ法などで単結晶半導体層の表面にアモルファスシリコン層を設ける。その後、１１００℃以上、６０分の熱処理により、単結晶半導体層を核としてアモルファスシリコン層を固相エピタキシャル成長させている。
【００１１】
特許出願である特許文献３では、単結晶シリコン層上でエピタキシャル成長させるのに、単結晶シリコン層にレーザ処理等を施して、シード層となる単結晶シリコン層の結晶欠陥を修復している。これは、水素イオン注入剥離法での水素イオン注入工程や分離工程によって単結晶シリコン層に結晶欠陥が生じるが、この結晶欠陥が存在するとエピタキシャル成長がうまく進行できなかったためである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−３０９９５号公報
【特許文献２】特開平１１−７４２０９号公報
【特許文献３】特開２００９−１７７１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の方法は、気相エピタキシャル成長による成膜速度を一定以上に高めることが難しい。これは、半導体装置の量産を考える場合には大きな問題となる。また、特許文献２では、高温で熱処理を行わなければならず、耐熱性の低いプラスチック基板またはガラス基板等に応用することは不可能であった。特許文献３では、エピタキシャル成長させる前にレーザ処理工程が必要であるため、それがＳＯＩ基板の作製コストを高くしていた。
【００１４】
上述のような問題点に鑑み、量産に適しており、耐熱性の低い基板も使えるような作製方法で、単結晶半導体層の膜厚の厚いＳＯＩ基板を提供することを目的の一とする。
【００１５】
また、シード層となる単結晶半導体層の結晶欠陥を修復しなくとも、その後のエピタキシャル成長が良好に進む方法を提供することを目的の一とする。
【００１６】
シード層となる単結晶半導体層の結晶欠陥を修復する工程を別に設けなくとも、固相エピタキシャル成長により単結晶半導体層の結晶性が回復したＳＯＩ基板を提供することを目的の一とする。
【課題を解決するための手段】
【００１７】
本発明では、ＳＯＩ基板を構成する薄膜の単結晶半導体層上に非晶質半導体層を形成し、固相エピタキシャル成長させる。当該非晶質半導体層の形成方法は、シラン系ガスを希釈せずに用い、且つ基板温度１００℃以上２７５℃以下のＣＶＤ法により形成する。
【００１８】
なお、本明細書において、シラン系ガスを希釈せずに用いるとは、シラン系ガスが希釈されるような意図的な他のガス等の混合を除くという意味である。例えば水素等をシラン系ガスと共にＣＶＤ装置のチャンバーに加えるような、他のガス等の混合を除くものである。換言すれば、本明細書でのシラン系ガスを希釈せずに用いるとは、チャンバー内の雰囲気をシラン系ガスのみとすることを指すものである。しかし、シラン系ガスに対して制御不能な他成分の含有、例えば不純物程度の量の他成分の含有をも排除するものではない。
【００１９】
本発明の構成は、絶縁層を介してガラス基板またはプラスチック基板上に設けられた第１の単結晶半導体層を用意し、成膜温度１００℃以上２７５℃以下で、且つシラン系ガスを希釈しないで用いるＣＶＤ法により、第１の単結晶半導体層上に非晶質半導体層を形成し、熱処理を行い、非晶質半導体層を固相エピタキシャル成長させて、第１の単結晶半導体層上に第２の単結晶半導体層を形成することである。
【００２０】
また、別の本発明の構成は、絶縁層を介してガラス基板またはプラスチック基板上に設けられた第１の単結晶半導体層を用意し、成膜温度１００℃以上２７５℃以下で、且つシラン系ガスを希釈しないで用いるＣＶＤ法により、第１の単結晶半導体層上に非晶質半導体層を形成し、非晶質半導体層を希ガスでプラズマ処理することにより平坦化し、熱処理を行い、非晶質半導体層を固相エピタキシャル成長させて、第１の単結晶半導体層上に第２の単結晶半導体層を形成することである。
【００２１】
また、別の本発明の構成は、絶縁層を介してガラス基板またはプラスチック基板上に設けられた第１の単結晶半導体層を用意し、成膜温度１００℃以上２７５℃以下で、且つシラン系ガスを希釈しないで用いるＣＶＤ法により、第１の単結晶半導体層上に非晶質半導体層を形成し、熱処理を行い、非晶質半導体層を固相エピタキシャル成長させて、第１の単結晶半導体層上に第２の単結晶半導体層を形成し、第２の単結晶半導体層を除去することである。
【００２２】
なお、本明細書において、単結晶とは、結晶構造が一定の規則性を持って形成されており、どの部分においても結晶軸が一定の方向を向いているものをいう。もっとも、本明細書においては、欠陥や格子歪みなどの規則性の乱れを除外するものではない。
【発明の効果】
【００２３】
本発明では、水素イオン注入剥離法等によって、膜厚の厚い単結晶半導体層を有するＳＯＩ構造を作製する場合に、単結晶半導体基板から単結晶半導体層を厚く分離する必要がない。そのため、単結晶半導体層を分離した後の単結晶半導体基板を再利用する場合、分離される単結晶半導体層を薄くできるため、再利用する回数を多くすることができ、ＳＯＩ基板の製造コストを抑えることができる。
【００２４】
本発明は固相エピタキシャル成長技術を用いるため、特許文献１のように気相エピタキシャル成長させる場合と比較して、エピタキシャル成長速度を高めることが可能である。さらに、シラン系ガスを希釈しないで非晶質半導体層を成膜するため、シラン系ガスを水素希釈して成膜する通常の方法よりも成膜速度を高めることができる。つまり、ＳＯＩ基板の生産性が向上する。また、特許文献２よりも非常に低温で単結晶半導体層を厚膜化できるため、耐熱性の低い基板も使うことができる。
【００２５】
上記非晶質半導体層の形成方法を用いることで、シード層となる単結晶半導体層の欠陥を回復するための工程、例えばレーザ処理工程等を設けなくても、良好に固相エピタキシャル成長を行うことができる。よって、本発明は、特許文献３よりも安価にＳＯＩ基板を作製することができる。加えて、固相エピタキシャル成長させることで、シード層となる単結晶半導体層の結晶性も回復できる。そのため、より結晶性の向上した単結晶半導体層をもつＳＯＩ基板を作製することができる。
【００２６】
また、もう一つの発明として、固相エピタキシャル成長によってシード層となる単結晶半導体層の結晶性が回復する点を積極的に用いる。つまり、固相エピタキシャル成長した後に、エピタキシャル成長した層の部分を除去することで、結晶性が回復した、より結晶性の優れた薄膜の単結晶半導体層をもつＳＯＩ基板を作製することもできる。
【図面の簡単な説明】
【００２７】
【図１】水素流量に対する単結晶半導体層のラマン測定結果
【図２】アルゴン流量に対する単結晶半導体層のラマン測定結果
【図３】非晶質シリコン成膜時の基板温度に対する単結晶半導体層のラマン測定結果
【図４】水素流量に対するａ−Ｓｉ成膜速度
【図５】本実施の形態のＳＯＩ基板の断面ＳＴＥＭ写真及び電子回折像
【図６】熱処理温度に対する単結晶半導体層のラマン測定結果
【図７】本実施の形態のＳＯＩ基板の作製工程図
【図８】本実施の形態のＳＯＩ基板の作製工程図
【図９】本実施の形態のＳＯＩ基板の作製工程図
【図１０】本実施の形態のＳＯＩ基板の作製工程図
【図１１】熱処理前後及びエピタキシャル成長有無での単結晶半導体層のラマン測定結果
【図１２】ａ−Ｓｉ膜厚に対する単結晶半導体層のラマン測定結果
【図１３】本実施の形態のＴＦＴの作製工程図
【図１４】本実施の形態のＴＦＴの作製工程図
【図１５】本実施の形態の単結晶半導体層のＥＢＳＰ測定結果
【図１６】本実施の形態を用いた光電変換装置の作製工程図
【図１７】本実施の形態を用いた光電変換装置の作製工程図
【図１８】本実施の形態を用いた光電変換装置の作製工程図
【図１９】本実施の形態を用いた光電変換装置の作製工程図
【図２０】本実施の形態を用いた光電変換装置の上面図
【図２１】本実施の形態を用いた光電変換素子の上面および断面図
【図２２】本実施の形態を用いた光電変換素子の作製工程図
【図２３】本実施の形態を用いた半導体装置の断面および上面図
【図２４】本実施の形態を用いた半導体装置の作製工程図
【発明を実施するための形態】
【００２８】
本実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２９】
（実施の形態１）
図７に本実施の形態の作製工程を示す。はじめに、支持基板１００を用意する（図７（Ａ）参照）。支持基板１００には、液晶表示装置などに使用されている透光性を有するガラス基板を用いることができる。ガラス基板としては、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上７００℃以下）であるものを用いると良い。また、ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
【００３０】
なお、支持基板１００としては、ガラス基板の他、プラスチック基板、セラミック基板、石英基板やサファイア基板などの絶縁体でなる基板、珪素などの半導体でなる基板、金属やステンレスなどの導電体でなる基板などを用いることもできる。但し、本発明は、耐熱性の低い支持基板でも用いられる温度範囲でＳＯＩ基板を作製することが特徴の一つである。そのため、ガラス基板またはプラスチック基板等を支持基板１００とできることが本発明の特色である。
【００３１】
本実施の形態においては示さないが、支持基板１００の表面に絶縁層を形成しても良い。該絶縁層を設けることにより、支持基板１００に不純物（アルカリ金属やアルカリ土類金属など）が含まれている場合には、当該不純物が半導体層へ拡散することを防止できる。絶縁層は単層構造でも良いし積層構造でも良い。絶縁層を構成する材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを挙げることができる。
【００３２】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００３３】
次に、単結晶半導体基板１１０を用意する。単結晶半導体基板１１０としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板を用いることができる。もちろん、ガリウムヒ素、インジウムリンなどの化合物半導体でなる基板を用いてもよい。本実施の形態においては、単結晶半導体基板１１０として、単結晶シリコン基板を用いることとする。単結晶半導体基板１１０のサイズに制限は無いが、例えば、８インチ（２００ｍｍ）、１２インチ（３００ｍｍ）、１８インチ（４５０ｍｍ）といった円形の半導体基板を、矩形に加工して用いることができる。
【００３４】
上記の単結晶半導体基板１１０に対して各種処理を施して、損傷領域１１４、絶縁層１１６を形成する（図７（Ｂ）参照）。各種処理の詳細については図９を用いて後に説明する。なお、損傷領域１１４はイオンが打ち込まれた領域であり、該領域において単結晶半導体基板１１０を分離することが可能になる。このため、損傷領域１１４が形成される深さにより、単結晶半導体基板１１０から分離される単結晶半導体層の厚さが決定されることになる。本実施の形態においては、損傷領域１１４を単結晶半導体基板１１０の表面から５０ｎｍ以上３００ｎｍ以下の深さに形成する。
【００３５】
また、絶縁層１１６は、貼り合わせに係る層であるから、その表面は、高い平坦性を有することが好ましい。このような絶縁層１１６としては、例えば、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を用いることができる。
【００３６】
その後、上記の支持基板１００と単結晶半導体基板１１０とを貼り合わせる（図７（Ｃ）参照）。具体的には、支持基板１００及び絶縁層１１６の表面を超音波洗浄などの方法で洗浄した後、支持基板１００の表面と絶縁層１１６の表面とが接触するように配置する。そして、支持基板１００の表面と絶縁層１１６の表面とが貼り合わせられるように、加圧処理を施す。貼り合わせのメカニズムとしては、ファン・デル・ワールス力が関わるメカニズムや、水素結合が関わるメカニズムなどが考えられる。
【００３７】
なお、上記の貼り合わせを行う前に、支持基板１００又は絶縁層１１６の表面を酸素プラズマ処理又はオゾン処理して、その表面を親水性にしても良い。この処理によって、支持基板１００又は絶縁層１１６の表面に水酸基が付加されるため、貼り合わせに係る界面に水素結合を形成することができる。
【００３８】
次に、貼り合わせられた支持基板１００及び単結晶半導体基板１１０に対して加熱処理を施して、貼り合わせを強化する。この際の加熱温度は、損傷領域１１４における分離が進行しない温度とする必要がある。例えば、４００℃未満、好ましくは３００℃以下とすることができる。加熱処理時間については特に限定されず、処理速度と貼り合わせ強度との関係から最適な条件を適宜設定すればよい。本実施の形態においては、２００℃、２時間の加熱処理を施すこととする。ここで、貼り合わせに係る領域にマイクロ波を照射して、貼り合わせに係る領域のみを局所的に加熱することも可能である。なお、貼り合わせ強度に問題がない場合は、上記加熱処理を省略しても良い。
【００３９】
次に、単結晶半導体基板１１０を、損傷領域１１４にて、第１の単結晶半導体層１２０と単結晶半導体基板１３０とに分離する（図７（Ｄ）参照）。単結晶半導体基板１１０の分離は、加熱処理により行う。該加熱処理の温度は、支持基板１００の耐熱温度を目安にすることができる。例えば、支持基板１００としてガラス基板を用いる場合には、加熱温度は４００℃以上６５０℃以下とすることが好ましい。ただし、短時間であれば、４００℃以上７００℃以下の加熱処理を行っても良い。なお、本実施の形態においては、６００℃、２時間の加熱処理を施すこととする。
【００４０】
上述のような加熱処理を行うことにより、損傷領域１１４に形成された微小な空孔の体積変化が生じ、損傷領域１１４に亀裂が生ずる。その結果、損傷領域１１４において単結晶半導体基板１１０が分離する。絶縁層１１６は支持基板１００と貼り合わせられているので、支持基板１００上には単結晶半導体基板１１０から分離された第１の単結晶半導体層１２０が残存することになる。また、この加熱処理で、支持基板１００と絶縁層１１６の貼り合わせに係る界面が加熱されるため、当該界面に共有結合が形成され、支持基板１００と絶縁層１１６の結合力が一層向上する。なお、分離後の単結晶半導体基板１３０は、再生処理を行った後、再利用することができる。再生処理後の単結晶半導体基板１３０は、ＳＯＩ基板の単結晶半導体層を得るために用いてもよいし、その他の用途に用いても良い。ＳＯＩ基板の単結晶半導体層を得るために用いる場合には、本発明は薄い単結晶半導体層を分離すれば足りるため、１枚の単結晶半導体基板から複数のＳＯＩ基板を作製することができることになる。
【００４１】
上述のようにして形成されたＳＯＩ基板（図７（Ｅ）参照）において、第１の単結晶半導体層１２０の表面には、分離工程やイオン打ち込み工程による欠陥が存在する。しかし、本発明においては、レーザ光照射等の第１の単結晶半導体層１２０の表面の欠陥を修復する処理をしなくとも、その後のエピタキシャル成長を良好に行うことができる。この点は本発明の重要な特徴の一つである。なお、図７（Ｅ）の状態の第１の単結晶半導体層１２０のことを転載後の単結晶半導体層ともいう。
【００４２】
以上により、単結晶半導体基板１１０から分離して形成された第１の単結晶半導体層１２０を有するＳＯＩ基板を作製することができる。（図７（Ｅ）参照）
【００４３】
次に、第１の単結晶半導体層１２０上に第１の非晶質半導体層１２２Ａを形成する（図８（Ａ）参照）。ここで、第１の非晶質半導体層１２２Ａは、第１の単結晶半導体層１２０に合わせて材料を選択し、形成すればよい。第１の単結晶半導体層１２０は単結晶シリコン層なので、第１の非晶質半導体層１２２Ａは非晶質シリコン層とする。第１の単結晶半導体層１２０がゲルマニウム層、シリコンゲルマニウム層、または炭化シリコン層であれば、それぞれ第１の非晶質半導体層１２２Ａとしては非晶質ゲルマニウム層、非晶質シリコンゲルマニウム層、非晶質炭化シリコン層の組み合わせとなる。
【００４４】
次に、熱処理を行って、第１の単結晶半導体層１２０をシード層として、第１の非晶質半導体層１２２Ａを固相エピタキシャル成長させ、膜厚の厚い第２の単結晶半導体層１２４Ａを形成する（図８（Ｂ）参照）。
【００４５】
従来は、特許文献３に示すように、水素イオン注入剥離法によって得られる第１の単結晶半導体層１２０をエピタキシャル成長させる場合、結晶欠陥を修復した単結晶半導体層上でないとエピタキシャル成長は進行しなかった。
【００４６】
そこで、発明者らは、単結晶半導体層上で固相エピタキシャル成長させる非晶質半導体膜の形成方法を検討することで、単結晶半導体層の結晶欠陥を修復しなくとも固相エピタキシャル成長させることに成功した。
【００４７】
まずは、発明者らは、ＣＶＤにより第１の非晶質半導体層１２２Ａを第１の単結晶半導体層１２０上に形成する際の反応ガスに着目した。一般的に、第１の非晶質半導体層１２２Ａとして非晶質シリコン膜を用いる場合、水素希釈したシラン系ガスを用いて成膜していた。これは、不安定なＳｉ−Ｈ結合を水素ラジカルでエッチングしていくことで、膜質のよい非晶質シリコン膜を形成し、その後のエピタキシャル成長を良好にする目的があった。
【００４８】
そこで、あえて、発明者らは、シラン系ガスの水素希釈率を小さくすることを検討した。具体的には、シラン流量を２００ｓｃｃｍで一定とし、水素流量を０、５０、１００ｓｃｃｍと変化させて非晶質シリコン膜を形成した。その結果、水素希釈をせずにシラン系ガスのみで形成した非晶質シリコン膜は、良好に固相エピタキシャル成長することが分かった。その結果を図１に示す。縦軸は、固相エピタキシャル成長後の単結晶半導体層（第２の単結晶半導体層１２４Ａに対応）をラマン測定した結果の半値全幅である。半値全幅は数値が小さいほど結晶性が良好とみることができる。図１より水素流量が少ないほど結晶性がよくなっている。
【００４９】
また、非晶質シリコン膜形成時の反応ガスにアルゴンを添加した場合も実験した。その結果を図２に示す。図２は、シラン流量１００ｓｃｃｍとし、アルゴン流量を０、１００、２００ｓｃｃｍとしたときの実験結果である。縦軸は、固相エピタキシャル成長後の単結晶半導体層（第２の単結晶半導体層１２４Ａに対応）をラマン測定した結果の半値全幅である。この結果からもアルゴン流量が少ないほど結晶性がよくなっている。
【００５０】
これらの結果より、ＣＶＤの反応ガスとしてシラン系ガスを希釈せずに、シラン系ガス１００％で第１の非晶質半導体層１２２Ａを形成することにより、結晶性の良好な第２の単結晶半導体層１２４Ａが得られることが分かった。これは、水素希釈をしたシラン系ガスで成膜することにより、非晶質シリコン膜中のＳｉ−Ｈ結合を除くという従来の方法とは全く異なる。
【００５１】
水素希釈しないシラン系ガスで成膜した非晶質シリコン膜において、固相エピタキシャル成長が良好に進行した理由は次のように推測される。シラン系ガスを希釈しないことにより、非晶質シリコン膜中にＳｉ−Ｈ結合が積極的に含有された。そして、固相エピタキシャル成長時の熱処理により、Ｓｉ−Ｈ結合が切れて非晶質シリコン膜中の水素が離脱し、Ｓｉ−Ｓｉ結合の再配列が助長された。そのため、結晶修復が行われていない単結晶半導体層１２０上においても、固相エピタキシャル成長が良好に進行した。
【００５２】
次に、発明者らは、第１の非晶質半導体層１２２ＡをＣＶＤで成膜する際の基板温度（成膜温度とも言う）に着目した。図３は、第１の非晶質半導体層１２２Ａとして非晶質シリコン膜をＣＶＤで成膜した際の基板温度を振ったものである。非晶質シリコン膜はモノシランガスを希釈せずに成膜した。縦軸は、各基板温度で成膜した非晶質シリコン膜を第１の非晶質半導体層１２２Ａとしたときの、固相エピタキシャル成長後の単結晶半導体層（第２の単結晶半導体層１２４Ａに対応）をラマン測定した結果の半値全幅である。基板温度１００℃〜２７５℃において、半値全幅が４．８ｃｍ−１以下で比較的結晶性がよく、基板温度３００℃以上において半値全幅５．２ｃｍ−１以上で結晶性が比較的悪くなっている。これは、ある程度基板温度が高くなると、非晶質シリコンの成膜とともに気相エピタキシャル成長する部分も出てくるため、その後の熱処理で単結晶になりにくいと推測される。もしくは、基板温度が低いほど非晶質シリコン膜中に含まれる水素量は多くなるため、基板温度２７５℃以下の非晶質シリコン膜中の水素量が固相エピタキシャル成長に適していたとも推測される。よって、図３より、非晶質シリコン膜を固相エピタキシャル成長させるには、半値全幅４．８ｃｍ−１以下の単結晶半導体層が得られた、基板温度１００℃以上２７５℃以下で成膜された非晶質シリコン膜が良いことが分かった。より好ましくは、半値全幅４．６ｃｍ―１以下の単結晶半導体層が得られた、基板温度１５０℃以上２５０℃以下で成膜した非晶質シリコン膜がよいことが分かった。
【００５３】
なお、基板温度１００℃未満での成膜は、膜質が極端に悪く、エピタキシャル成長するには不適切であった。また、基板温度３００℃以上で成膜した場合は、非晶質シリコンの成膜と同時に気相エピタキシャル成長する部分が出てくると考えられるため、固相エピタキシャル成長させる膜としては適さない。
【００５４】
以上より、シラン系ガスを希釈しないで、且つ、基板温度（成膜温度）１００℃以上２７５℃以下、特に１５０℃以上２５０℃以下でＣＶＤにより第１の非晶質半導体層１２２Ａを形成することにより、良好な固相エピタキシャル成長を実現できることが分かった。当該成膜方法を用いることで、シード層となる第１の単結晶半導体層１２０の結晶欠陥を修復しなくとも、第１の単結晶半導体層１２０上において固相エピタキシャル成長を良好に行うことができる。なお、本明細書における基板温度を成膜温度といってもよい。
【００５５】
当該方法により、シード層となる単結晶半導体層の結晶回復をしなくとも、固相エピタキシャル成長法により厚膜化した単結晶半導体層を有するＳＯＩ基板を作製することができる。
【００５６】
本発明において、第１の非晶質半導体層１２２Ａの成膜方法が重要な特徴の一つである。前記したように、第１の非晶質半導体層１２２Ａは、水素またはその他のガスにより希釈しないでシラン系ガス（代表的にはモノシラン）を１００％として、プラズマＣＶＤ法により形成する。その際の基板温度は１００℃以上２７５℃以下、好ましくは１５０℃以上２５０℃以下で行う。以上のような成膜法により第１の非晶質半導体層１２２Ａを形成することにより、レーザ光照射等の第１の単結晶半導体層１２０の欠陥を修復する処理をしなくとも、その後の固相エピタキシャル成長を良好に行うことができる。
【００５７】
なお、シラン系ガスとしては、上記のモノシランガスを用いることに限定されず、ジシラン（Ｓｉ２Ｈ６）ガスやその他を用いても良い。シラン系ガスを水素希釈すると、シリコンに結合された水素原子が脱離しやすくなり、非晶質シリコン膜中の水素量が少なくなってしまう。したがって、水素希釈またはその他のガスで希釈しないことで、成膜した非晶質シリコン膜中に水素を含有させることができる。そして、非晶質シリコン膜中に含有させた水素の存在により、固相エピタキシャル成長時のＳｉの再配列を円滑に進行させることができる。
【００５８】
また、シランガスを希釈しないことにより、水素希釈した場合と比較して、非晶質半導体層の成膜速度を向上させることができる。図４は、基板温度２５０℃で非晶質シリコン膜を１００ｎｍ成膜したときの成膜速度のグラフであり、シラン流量は１００ｓｃｃｍと２００ｓｃｃｍのそれぞれで行った。図４より、水素流量が０のときが最も成膜速度が速いのが分かる。この点より、本発明はＳＯＩ基板の生産性を高くすることができる。
【００５９】
プラズマＣＶＤ法を用いて第１の非晶質半導体層１２２Ａを形成する際のその他の条件は、周波数が２７ＭＨｚ、電力が３０Ｗ以上１００Ｗ以下、チャンバー内圧力が３５Ｐａ、電極間隔（平行平板型）が２５ｍｍである。なお、上記の成膜条件は一例に過ぎず、本実施の形態はこれに限定して解釈されるものではない。
【００６０】
なお、第１の非晶質半導体層１２２Ａのエピタキシャル成長を行う前に、第１の単結晶半導体層１２０表面に形成されている自然酸化層などは除去しておくことが好ましい。これは、第１の単結晶半導体層１２０の表面に酸化層が存在する場合には、第１の単結晶半導体層１２０の結晶性を受けたエピタキシャル成長を進行させることができず、第２の単結晶半導体層１２４Ａの結晶性が低下してしまうためである。ここで、上記の酸化層の除去は、フッ酸系の溶液または水素プラズマなどを用いて行うことができる。
【００６１】
その後、炉により５００℃１時間熱処理した後、５５０℃４時間熱処理を行った。これにより、第１の非晶質半導体層１２２Ａが固相エピタキシャル成長し、膜厚の厚い第２の単結晶半導体層１２４Ａが形成される（図８（Ｂ）参照）。この際、第１の単結晶半導体層１２０は種結晶として機能し、上層の第１の非晶質半導体層１２２Ａを単結晶化させることができる。第２の単結晶半導体層１２４Ａは、第４の単結晶半導体層１２０Ａと固相エピタキシャル成長した第３の単結晶半導体層１２３でなる。第３の単結晶半導体層１２３と第４の単結晶半導体層１２０Ａの界面は、判別できるときもあったが、最適な作製方法を選択することにより判別が難しいほどきれいに再結晶が行われている場合もあった。
【００６２】
当該エピタキシャル成長させるための熱処理により、第１の単結晶半導体層１２０の膜特性も改善され、より結晶性のよい第４の単結晶半導体層１２０Ａが形成された。この点については詳しく実施の形態２で説明する。
【００６３】
図５（Ａ）に基板温度２００℃で成膜した非晶質シリコン膜を固相エピタキシャル成長させたＳＯＩ基板の断面ＳＴＥＭ結果を示す。構造はガラス基板上に下地膜、単結晶シリコン層、固相エピタキシャル層の順で下から積層されたものであり、上層のＣ蒸着膜、Ｐｔ、Ｃ膜は分析のために成膜されたものである。単結晶シリコン層、エピタキシャル層のそれぞれの箇所１〜３における電子回折像を図５（Ｂ）〜（Ｄ）に示す。この結果、いずれの箇所においても、結晶性を有していることが確認できた。また、反射電子回折パターン（ＥＢＳＰ：Ｅｌｅｃｔｒｏｎ  Ｂａｃｋｓｃａｔｔｅｒ  ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ）測定をしたところ、エピタキシャル層の結晶方位はほぼ（１００）方向であり、種結晶となる単結晶シリコンの結晶方位と揃っていることが分かった。その結果を図１５に示す。
【００６４】
固相エピタキシャル成長時の熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、炉（ファーネス）、ミリ波加熱装置などの熱処理装置を用いて行うことができる。熱処理装置の加熱方式としては抵抗加熱式、ランプ加熱式、ガス加熱式、電磁波加熱式などが挙げられる。レーザビームの照射や、熱プラズマジェットの照射を行っても良い。
【００６５】
一般的に、炉は外熱式であり、チャンバー内と被処理物は熱的に平衡状態となる。一方、ＲＴＡは、被処理物に直接エネルギーを与えることで瞬間的な加熱（急速加熱）を行うものであり、チャンバー内と被処理物は熱的に非平衡状態である。ＲＴＡ装置としては、ランプ加熱式のＲＴＡ（ＬＲＴＡ；Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、加熱された気体を用いるガス加熱式のＲＴＡ（ＧＲＴＡ；Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、又はランプ加熱式とガス加熱式の両方を備えたＲＴＡ装置等が挙げられる。ＲＴＡ装置を用いる場合には、処理温度５００℃以上７５０℃以下、処理時間０．５分以上１０分以下とすることが好ましい。
【００６６】
炉を用いる場合は処理温度５５０℃以上で行うのが好ましい。図６は、基板温度２００℃で非晶質シリコン膜を成膜し、固相エピタキシャル成長時の熱処理として、４時間の熱処理を各温度別に行ったときの、熱処理後のラマン測定結果である。５００℃４時間の熱処理では非晶質シリコン膜の結晶性が確認されず、固相エピタキシャル成長しないことが確認された。一方５５０℃以上では結晶性が確認され、固相エピタキシャル成長が進行したことが確認された。また、熱処理温度が高温になるにつれ、結晶性がよくなっている。したがって、熱処理温度の上限は、ＳＯＩ基板における支持基板１００の耐熱温度とするとよい。
【００６７】
以上により、厚膜化された単結晶半導体層を有するＳＯＩ基板を作製することができる。本発明は、特許文献２のような従来の固相エピタキシャル成長と比較すると、非常に低温で固相エピタキシャル成長させることができる。これは、固相エピタキシャル成長させる非晶質半導体層の形成方法によるものである。非晶質半導体層中に水素を多く含有させ、固相エピタキシャル成長時に、層中の水素を放出することでシリコン結合の再配列が助長されるため、低温の熱処理でも固相エピタキシャル成長が良好に進行した。したがって、本発明では、支持基板１００として、耐熱性の低いガラス基板やプラスチック基板であっても用いることができるので、ＳＯＩ基板の生産コストの低減、および大型のＳＯＩ基板を作製することができる。
【００６８】
第２の単結晶半導体層１２４Ａの表面は、その後平坦化処理を行う。平坦化処理としては、ドライエッチング処理やウエットエッチング処理といったエッチング処理、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、プラズマ処理をはじめとする研磨処理などがある。プラズマ処理としては希ガスを用いるとよい。
【００６９】
また、別の平坦化処理として、図８（Ａ）に示した第１の非晶質半導体層１２２Ａを形成した後に、希ガスを用いたプラズマ処理で、第１の非晶質半導体層１２２Ａ表面を平坦化しても良い。そして、プラズマ処理をした第１の非晶質半導体層１２２Ａを固相エピタキシャル成長させると、表面が平坦な第２の単結晶半導体層１２４Ａが得られる。プラズマ処理なしの第２の単結晶半導体層１２４Ａの平均面粗さ（Ｒａ）が７ｎｍ〜８ｎｍであったのに対し、希ガスとしてアルゴンを用いてプラズマ処理した場合は第２の単結晶半導体層１２４Ａの平均面粗さは３ｎｍ〜４ｎｍになり、平均面粗さを約半分以下にすることができた。また、プラズマ処理に続けてＮＦ３ガスなどによるエッチバックを行うと、プラズマ処理時に第１の非晶質半導体層１２２Ａ内に混入する不純物を除去することができる。
【００７０】
ここで、第１の非晶質半導体層１２２Ａを成膜前に平坦化するよりも、つまり、図７（Ｅ）の状態の第１の単結晶半導体層１２０表面を平坦化するよりも、第１の非晶質半導体層１２２Ａを成膜後に希ガスを用いたプラズマ処理により平坦化した方がよい結果が得られている。後記、実施例１にて示す。
【００７１】
従来は、転載後の図７（Ｅ）の状態の第１の単結晶半導体層１２０にレーザ照射を行って部分溶融させることで、第１の単結晶半導体層１２０の再結晶化とともに表面粗さの改善も行っていた。しかし、レーザ照射を行うことで、レーザのピッチ縞の発生が問題になっていた。しかし、希ガスを用いたプラズマ処理による平坦化では、この問題を防ぐことができる。さらに、希ガスによるプラズマ処理をする対象は非晶質半導体層であるため、プラズマダメージによる結晶性の低下の問題もなく、その後の固相エピタキシャル成長により問題なく単結晶化できる。
【００７２】
なお、希ガスを用いたプラズマ処理により平坦化した後、第２の単結晶半導体層１２４Ａを得た後であっても、平坦性が不十分であれば、さらにドライエッチング処理やウエットエッチング処理といったエッチング処理、ＣＭＰをはじめとする研磨処理を施しても良い。
【００７３】
次に、図９を用いて、本実施の形態において用いる単結晶半導体基板１１０の処理方法について説明する。
【００７４】
まず、単結晶半導体基板１１０を用意する（図９（Ａ）参照）。単結晶半導体基板１１０の詳細については、図７の説明部分を参照することができるため、ここでは省略する。
【００７５】
単結晶半導体基板１１０を洗浄した後、単結晶半導体基板１１０の表面に絶縁層１１２を形成する。絶縁層１１２を設けない構成とすることもできるが、後のイオン打ち込みの際の単結晶半導体基板１１０の汚染及び表面の損傷を防ぐためには、絶縁層１１２を設けることが好ましい。絶縁層１１２の厚さは１０ｎｍ以上４００ｎｍ以下とすると良い。
【００７６】
絶縁層１１２を構成する材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを挙げることができる。絶縁層１１２の形成方法としては、ＣＶＤ法、スパッタ法、単結晶半導体基板１１０の酸化（又は窒化）による方法などがある。
【００７７】
次に、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１４０を単結晶半導体基板１１０に照射し、単結晶半導体基板１１０の表面から所定の深さの領域に、損傷領域１１４を形成する（図９（Ｂ）参照）。損傷領域１１４が形成される領域の深さは、イオンビーム１４０の加速エネルギーとイオンビーム１４０の入射角によって制御することができる。なお、損傷領域１１４は、イオンの平均侵入深さと同程度の深さの領域に形成されることになる。
【００７８】
上述の損傷領域１１４が形成される深さにより、単結晶半導体基板１１０から分離される単結晶半導体層の厚さが決定される。損傷領域１１４が形成される深さは、単結晶半導体基板１１０の表面から５００ｎｍ以下であり、好ましくは４００ｎｍ以下であり、より好ましくは５０ｎｍ以上３００ｎｍ以下である。損傷領域１１４を浅く形成することで、分離後の単結晶半導体基板が厚く残存するため、単結晶半導体基板の繰り返し利用回数を増加させることができる。ただし、損傷領域１１４を浅く形成する場合には、加速電圧を低くすることになるため、生産性などについての考慮が必要となる。
【００７９】
上記イオンの照射は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオン注入装置では、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に打ち込む。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に打ち込む。なお、質量分離機構を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオンの照射を行うこともできる。
【００８０】
イオンドーピング装置を用いる場合のイオンの照射工程は、例えば、以下の条件で行うことができる。
・加速電圧  １０ｋＶ以上１００ｋＶ以下（好ましくは３０ｋＶ以上８０ｋＶ以下）
・ドーズ量  １×１０１６／ｃｍ２以上４×１０１６／ｃｍ２以下
・ビーム電流密度  ２μＡ／ｃｍ２以上（好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
【００８１】
イオンドーピング装置を用いる場合、イオン照射工程のソースガスには水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてＨ＋、Ｈ２＋、Ｈ３＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３＋を多く照射することが好ましい。具体的には、例えば、イオンビーム１４０に、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋イオンが７０％以上含まれるようにすることが好ましい。また、Ｈ３＋イオンの割合を８０％以上とすることがより好ましい。このようにＨ３＋の割合を高めておくことで、損傷領域１１４に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。これにより、損傷領域１１４における分離が容易になる。また、Ｈ３＋イオンを多く用いることで、Ｈ＋、Ｈ２＋を用いる場合よりもイオンの打ち込み効率が向上する。つまり、打ち込みにかかる時間を短縮することができる。なお、ここではＨ３＋を多く用いる場合について説明しているが、Ｈ＋やＨ２＋の割合を高めて用いても問題はない。
【００８２】
イオン注入装置を用いる場合には、質量分離により、Ｈ３＋イオンが注入されるようにすることが好ましい。もちろん、Ｈ＋やＨ２＋を注入してもよい。ただし、イオン注入装置を用いる場合には、イオン種を選択して注入するため、イオンドーピング装置を用いる場合と比較して、イオン打ち込みの効率が低下する場合がある。
【００８３】
イオン打ち込み工程のソースガスには他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。ソースガスにヘリウムを用いる場合は、質量分離を行わないことで、Ｈｅ＋イオンの割合が高いイオンビーム１４０を作り出すことができる。このようなイオンビーム１４０を用いることで、損傷領域１１４を効率よく形成することができる。
【００８４】
また、複数回の照射工程を行うことで、損傷領域１１４を形成することもできる。この場合、イオン照射工程毎にソースガスを異ならせても良いし、同じソースガスを用いてもよい。例えば、ソースガスとして希ガスを用いてイオン照射を行った後、水素を含むガスをソースガスとして用いてイオン照射を行うことができる。また、初めにハロゲンガス又はハロゲン化合物ガスを用いてイオン照射を行い、次に、水素ガスを含むガスを用いてイオン照射を行うこともできる。
【００８５】
上記の損傷領域１１４を形成した後、絶縁層１１２を除去し、絶縁層１１６を形成する（図９（Ｃ）参照）。絶縁層１１６は、貼り合わせに係る層であるから、その表面は、高い平坦性を有することが好ましい。このような絶縁層１１６としては、例えば、有機シランガスを用いて化学気相成長法により形成される酸化シリコン層を用いることができる。また、窒化シリコン層を用いても良い。
【００８６】
ここで、絶縁層１１２を除去するのは、上記イオンの照射によって絶縁層１１２が損傷する可能性が高いためである。したがって、イオンの照射による絶縁層１１２の損傷が問題とならない場合には、絶縁層１１２上に絶縁層１１６を形成しても良い。又は、絶縁層１１２を絶縁層１１６として用いることもできる。
【００８７】
以上により、図７（Ｂ）に示される半導体基板が得られる。なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８８】
（実施の形態２）
実施の形態１の方法を用いて固相エピタキシャル成長させたところ、図８（Ａ）の第１の非晶質半導体層１２２Ａだけでなく、その下層の第１の単結晶半導体層１２０も結晶性が改善していることが分かった。そこで、本実施形態では、エピタキシャル成長により結晶性が改善した単結晶半導体層を積極的に用いる。つまり、固相エピタキシャル成長させた後、エッチングによりエピタキシャル成長させた以上のエッチバック処理を行って、薄膜化する形態について説明する。なお、前述の図面と同一部分には同一符号を付し、同一部分の説明は省略する。
【００８９】
まず、固相エピタキシャル成長を行わず、単にＳＯＩ基板に熱処理を行った場合の結晶性を確認した。ＳＯＩ基板としては、図７（Ｅ）の状態のＳＯＩ基板（支持基板１００上に絶縁層１１６を介して第１の単結晶半導体層１２０を転載したもの）を用い、当該基板に５００℃１時間の熱処理をした後、５５０℃４時間の熱処理を行い、熱処理前後での第１の単結晶半導体層１２０の結晶性を確認した。図１１（Ａ）がラマン結果である。熱処理前後において第１の単結晶半導体層１２０の半値全幅の変化はなく、単結晶シリコン層の結晶性が改善しなかったことが確認できた。
【００９０】
次に、図７（Ｅ）の状態のＳＯＩ基板に対して、５００℃１時間の熱処理をした後、５５０℃４時間の熱処理を行ったもの（比較例１）と、図８（Ａ）の状態のＳＯＩ基板（実施の形態１の方法で第１の非晶質半導体層を成膜）に対して、５００℃１時間の熱処理をした後、５５０℃４時間の熱処理により固相エピタキシャル成長させたもの（サンプルＡ）の結晶性をラマン測定により確認した。サンプルＡにおいて、第１の非晶質半導体層１２２Ａは基板温度２５０℃で成膜した。図１１（Ｂ）、（Ｃ）がラマン結果であり、図１１（Ｂ）にラマンスペクトル、図１１（Ｃ）に図１１（Ｂ）の各ラマンスペクトルの半値全幅値を示す。サンプルＡと比較例１のラマンスペクトルにおいて４８２ｃｍ−１付近と５２０ｃｍ−１付近にそれぞれピークがあるが、前者は蛍光灯のラマンピークであり、後者がシリコンのラマンピークである。
【００９１】
図１１（Ｂ）、（Ｃ）より、固相エピタキシャル成長させたサンプルＡのほうが、比較例１よりも半値全幅が小さく、結晶性がよいことが確認できる。なお、サンプルＡのラマン結果は、エピタキシャル成長した層とその下層の単結晶半導体層の両方を合わせた測定結果である。実験結果より、単に転載後の単結晶半導体層を熱処理したのでは結晶性は回復せず、固相エピタキシャル成長させることにより、下層の転載された単結晶半導体層の結晶性も回復していることが確認できた。なお、ラマン結果による結晶性は、ラマンスペクトル強度よりも半値全幅で判断する。ラマンスペクトル強度は膜厚や膜表面の凹凸等に依存して変化するためである。
【００９２】
この結果に基づき、本実施の形態のＳＯＩ基板の作製方法について、図１０を用いて説明する。支持基板と単結晶半導体基板を貼り合わせ、分離する工程は、実施形態１の図７と同様である。そして、図８（Ａ）と同様に、第１の単結晶半導体層１２０上に第１の非晶質半導体層１２２Ａを形成する（図１０（Ａ）参照）。
【００９３】
次に、熱処理を行い、第１の非晶質半導体層１２２Ａを固相エピタキシャル成長させて第３の単結晶半導体層１２３とする（図１０（Ｂ）参照）。このとき、固相エピタキシャル成長させることにより、第１の単結晶半導体層１２０も結晶改善され、第４の単結晶半導体層１２０Ａとなっている。つまり、第３の単結晶半導体層１２３と第４の単結晶半導体層１２０Ａでなる第２の単結晶半導体層１２４Ａが形成される。第４の単結晶半導体層１２０Ａと第３の単結晶半導体層１２３の界面は、判別できるときもあるが、判別が難しいほどきれいに第３の単結晶半導体層１２３の再結晶化が行われている場合もある。
【００９４】
第１の非晶質半導体層１２２Ａの膜厚は薄くても、下層の第１の単結晶半導体層１２０の結晶改善には影響はない。図１２に第１の非晶質半導体層１２２Ａの膜厚を振った場合のラマン結果を示す。第１の非晶質半導体層１２２Ａの膜厚が１０ｎｍと薄膜であっても、固相エピタキシャル成長の熱処理後には第２の単結晶半導体層１２４Ａの半値全幅が小さくなっており、結晶性が改善していることが分かる。
【００９５】
次に、少なくとも第３の単結晶半導体層１２３が除去されるように、エッチバック処理を行う（図１０（Ｃ））。エッチバック処理としてはウエットエッチングまたはドライエッチングのどちらでもよい。ドライエッチングであれば、ＮＦ３プラズマエッチングなどにより行うとよい。第３の単結晶半導体層１２３を除去することにより、第１の非晶質半導体層１２２Ａの成膜時や固相エピタキシャル成長の熱処理時に、第１の非晶質半導体層１２２Ａに不純物が混入しても、デバイスへの影響を小さくできる。また、第４の単結晶半導体層１２０Ａと第３の単結晶半導体層１２３の界面をなくすことができるため、本実施形態で作製されたＳＯＩ基板を用いてトランジスタを作製する場合、トランジスタ特性を向上させることができる。
【００９６】
また、エッチバック処理とともに、第４の単結晶半導体層１２０Ａ表面の平坦化処理を兼ねても構わない。そうすれば、工程数が増えることはなく、作製コストは高くならない。また、平坦化処理として、実施の形態１でも説明したとおり、第１の非晶質半導体層１２２Ａに希ガスを用いたプラズマ処理により平坦化をおこなってもよい。
【００９７】
結晶性が悪く、欠陥を有する転載後の第１の単結晶半導体層１２０に対して、本形態のＳＯＩ基板作製方法により、レーザ処理等の欠陥修復工程なしで結晶性を向上させることができる。また、固相エピタキシャル成長させる第１の非晶質半導体層１２２Ａは、最終的に除去するため、第１の非晶質半導体層１２２Ａ自体の膜質を良くする必要はない。また、成膜条件を細かく設定して再現性を高くする必要もない。つまり、本実施形態における第１の非晶質半導体層１２２Ａの膜質は、ある程度の幅を持つことが許容されるので、ＳＯＩ基板の生産性の向上につながる。また、本実施形態は、転載後の単結晶半導体層の欠陥修復をレーザ処理により行うよりも、低コストで且つ生産性良く行うことが可能である。
【００９８】
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
【００９９】
（実施の形態３）
本実施の形態では、図１３および図１４を参照して、上記実施の形態で作製したＳＯＩ基板を用いて、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。なお、前述の図面と同一部分には同一符号を付し、同一部分の説明は省略する。
【０１００】
ＳＯＩ基板として、実施の形態１の方法で作製したＳＯＩ基板を用いる場合について説明する。なお、ここでは、上記図８（Ｂ）の第２の単結晶半導体層１２４Ａに、平坦化処理を行ったＳＯＩ基板を用いることとする。平坦化処理としては、ドライエッチング処理やウエットエッチング処理といったエッチング処理、ＣＭＰをはじめとする研磨処理などがある。また、ＳＯＩ基板として、実施の形態２の方法で作製したものを用いても構わない。
【０１０１】
図１３（Ａ）は、実施形態１で説明した方法で作製されたＳＯＩ基板の断面図である。エッチングにより、ＳＯＩ基板の第２の単結晶半導体層１２４Ａを素子分離して、図１３（Ｂ）に示すように半導体膜２５１、２５２を形成する。半導体膜２５１はｎチャネル型のＴＦＴを構成し、半導体膜２５２はｐチャネル型のＴＦＴを構成する。
【０１０２】
図１３（Ｃ）に示すように、半導体膜２５１、２５２上に絶縁膜２５４を形成する。次に、絶縁膜２５４を介して半導体膜２５１上にゲート電極２５５を形成し、半導体膜２５２上にゲート電極２５６を形成する。
【０１０３】
なお、第２の単結晶半導体層１２４Ａの素子分離のためのエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を第２の単結晶半導体層１２４Ａに添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
【０１０４】
次に、図１３（Ｄ）に示すように半導体膜２５１にｎ型の低濃度不純物領域２５７を形成し、半導体膜２５２にｐ型の高濃度不純物領域２５９を形成する。まず、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体膜２５２をレジストでマスクし、ドナーを半導体膜２５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極２５５がマスクとなり、半導体膜２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体膜２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。
【０１０５】
次に、半導体膜２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体膜２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体膜２５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極２５６がマスクとして機能して、半導体膜２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体膜２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。
【０１０６】
次に、半導体膜２５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図１４（Ａ）に示すように、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する。この異方性エッチングにより、絶縁膜２５４もエッチングされる。
【０１０７】
次に、図１４（Ｂ）に示すように、半導体膜２５２をレジスト２６５で覆う。半導体膜２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜２５１に高ドーズ量でドナーを添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
【０１０８】
活性化の加熱処理の後レジスト２６５を除去し、図１４（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体膜２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜２５１、２５２に水素を供給することで、半導体膜２５１、２５２中および絶縁膜２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
【０１０９】
その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図１４（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
【０１１０】
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体膜の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
【０１１１】
図１３および図１４を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗など、ＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。
【０１１２】
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
【０１１３】
（実施の形態４）
本実施の形態では、上記実施の形態１または２の方法で作製したＳＯＩ基板を用いて、光電変換装置を作製する方法を図１６〜図２０を参照して説明する。なお、前述の図面と同一部分には同一符号を付し、同一部分の説明は省略する。
【０１１４】
単結晶半導体基板１１０を準備する。図１６（Ｄ）に示すように、該単結晶半導体基板１１０は、所定の深さの領域に損傷領域１１４が形成され、一表面側には第１不純物半導体層１０８が形成されている。また、単結晶半導体基板１１０の一表面上には第１電極１０６と絶縁層１１６が順に積層形成されている。なお、第１電極１０６は、第１不純物半導体層１０８が形成された側或いは第１不純物半導体層１０８が形成される側の一表面上に形成されている（図１６（Ｄ）参照）。
【０１１５】
損傷領域１１４、第１不純物半導体層１０８、第１電極１０６、絶縁層１１６の形成順序は限定されず、以下に示す（１）〜（４）が挙げられる。
【０１１６】
（１）単結晶半導体基板１１０の一表面上に絶縁層１１２を形成し、該絶縁層１１２が形成された面側から一導電型を付与する不純物元素を添加して単結晶半導体基板１１０の一表面側に第１不純物半導体層１０８を形成した後、絶縁層１１２が形成された面側からイオン又はクラスターイオンを照射して単結晶半導体基板１１０の所定の深さの領域に損傷領域１１４を形成する。絶縁層１１２を除去した後、該絶縁層１１２が形成されていた表面側である第１不純物半導体層１０８上に第１電極１０６を形成し、該第１電極上に絶縁層１１６を形成する。
【０１１７】
（２）単結晶半導体基板１１０の一表面上に絶縁層１１２を形成し、該絶縁層１１２が形成された面側からイオン又はクラスターイオンを照射して単結晶半導体基板１１０の所定の深さの領域に損傷領域１１４を形成した後、絶縁層１１２が形成された面側から一導電型を付与する不純物元素を添加して単結晶半導体基板１１０の一表面側に第１不純物半導体層１０８を形成する。絶縁層１１２を除去した後、該絶縁層１１２が形成されていた表面側である第１不純物半導体層１０８上に第１電極１０６を形成し、該第１電極１０６上に絶縁層１１６を形成する。
【０１１８】
（３）単結晶半導体基板１１０の一表面上に第１電極１０６を形成する。該第１電極１０６が形成された面側から一導電型を付与する不純物元素を添加し、単結晶半導体基板１１０の第１電極１０６が形成された一表面側に第１不純物半導体層１０８を形成する。さらに、第１電極１０６が形成された面側からイオン又はクラスターイオンを照射して、単結晶半導体基板１１０の所定の深さの領域に損傷領域１１４を形成した後、第１電極１０６上に絶縁層１１６を形成する。
【０１１９】
（４）単結晶半導体基板１１０の一表面上に第１電極１０６を形成する。該第１電極１０６が形成された面側からイオン又はクラスターイオンを照射して、単結晶半導体基板１１０の所定の深さの領域に損傷領域１１４を形成する。さらに、第１電極１０６が形成された面側から一導電型を付与する不純物元素を添加して、単結晶半導体基板１１０の第１電極１０６が形成された一表面側に第１不純物半導体層１０８を形成する。第１電極１０６上に絶縁層１１６を形成する。
【０１２０】
本形態では、（１）の形成順序の例について、図１６を用いて説明する。前述の図面と同様の符号を用いるものについては、前述の説明部分を参照することができるため、ここでは詳細な説明を省略する。
【０１２１】
単結晶半導体基板１１０の一表面上に絶縁層１１２を形成する。そして、絶縁層１１２が形成された面側から一導電型を付与する不純物元素を添加し、第１不純物半導体層１０８を形成する（図１６（Ａ）参照）。絶縁層１１２を設けない構成とすることもできるが、後のイオン打ち込みの際の単結晶半導体基板１１０の汚染及び表面の損傷を防ぐためには、絶縁層１１２を設けることが好ましい。
【０１２２】
単結晶半導体基板１１０に一導電型を付与する不純物元素を添加し、単結晶半導体基板１１０の一表面側に第１不純物半導体層１０８を形成する。第１不純物半導体層１０８は、厚さ３０ｎｍ乃至１５０ｎｍ、好ましくは５０ｎｍ乃至１００ｎｍで形成する。一導電型を付与する不純物元素は、単結晶半導体基板１１０上に形成した絶縁層１１２を通過させて添加する。例えば、一導電型を付与する不純物元素としてホウ素を添加し、ｐ型の第１不純物半導体層１０８を形成する。ホウ素の添加は、Ｂ２Ｈ６、ＢＦ３を原料ガスとして、生成されたイオンを質量分離しないで電圧で加速して、生成されるイオン流を基板に照射するイオンドーピング装置を用いて行うことが好ましい。単結晶半導体基板１１０の面積が、対角３００ｍｍを超えるような大きさであってもイオンビームの照射面積を大きくすることができ、効率良く処理できるからである。例えば、長辺の長さが３００ｍｍを超える線状イオンビームを形成し、該線状イオンビームが、単結晶半導体基板１１０の一端から他端まで照射されるように処理すれば、単結晶半導体基板１１０の全面に第１不純物半導体層１０８を均一に形成することができる。
【０１２３】
なお、第１不純物半導体層１０８は、熱拡散法により形成することもできる。ただし、熱拡散法はおよそ９００℃程度又はそれ以上の高温処理となるため、損傷領域を形成する前に行う。
【０１２４】
第１不純物半導体層１０８は、本形態に係る光電変換装置において、光入射側と反対側の面に配置され、裏面電界（ＢＳＦ；Ｂａｃｋ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）を形成する。単結晶半導体基板１１０としてｐ型基板を適用すれば、別途ｐ型を付与する不純物元素を添加した不純物半導体層（本形態では第１不純物半導体層１０８）を設けなくともよいが、このように高濃度ｐ型領域（第１不純物半導体層１０８）と低濃度ｐ型領域（単結晶半導体基板から薄片化される第１単結晶半導体層）の配置とすることで、光閉じこめ効果により、光励起により生成されたキャリア（電子と正孔）の再結合を防ぎキャリア収集効率を高めることができる。よって、光電変換装置の光電変換効率を向上させることができる。
【０１２５】
単結晶半導体基板１１０に電界で加速されたイオンでなるイオンビームを照射し、単結晶半導体基板１１０の所定の深さの領域に損傷領域１１４を形成する（図１６（Ｂ）参照）。
【０１２６】
また、第１不純物半導体層１０８を通して水素を含む原料ガスにより生成されるイオン又はクラスターイオンを照射して損傷領域１１４を形成することにより、第１不純物半導体層１０８の水素化を兼ねることができる。
【０１２７】
単結晶半導体基板１１０上に形成した絶縁層１１２を除去した後、第１不純物半導体層１０８上に第１電極１０６を形成する（図１６（Ｃ）参照）。
【０１２８】
第１電極１０６は、後に単結晶半導体基板１１０を分離するための熱処理温度に耐えうる材料を用いる必要があり、高融点金属であることが好ましい。具体的には、第１電極１０６には、支持基板１００の歪み点温度程度の耐熱性が必要である。例えば、チタン、モリブデン、タングステン、タンタル、クロム、ニッケルなどの金属材料を適用する。また、前述の金属材料と、金属材料の窒化物との積層構造とすることもできる。例えば、窒化チタン層とチタン層、窒化タンタル層とタンタル層、窒化タングステン層とタングステン層などの積層構造が挙げられる。窒化物との積層構造とする場合は、第１不純物半導体層１０８と接して窒化物を形成する。窒化物を形成することで、第１電極１０６と第１不純物半導体層１０８との密着性を向上させることができる。第１電極１０６は、蒸着法やスパッタリング法により形成する。
【０１２９】
第１電極１０６上に絶縁層１１６を形成する（図１６（Ｄ）参照）。例えば、絶縁層１１６として、膜厚５０ｎｍの酸化窒化シリコン層、膜厚５０ｎｍの窒化酸化シリコン層、及び膜厚５０ｎｍの酸化シリコン層の積層膜を形成する。これら絶縁層はプラズマＣＶＤ法により形成することができる。最上層であり、接合面となる酸化シリコン層は、成膜後に表面のＲａ値０．５ｎｍ以下、好ましくは０．３ｎｍ以下となるようにすることが好ましく、例えば原料ガスにＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ−ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いてプラズマＣＶＤ法により形成する。また、絶縁層１１６に窒素を含むシリコン絶縁層、具体的には窒化酸化シリコン層を含むことで、後に貼り合わせる支持基板１００からの不純物拡散を防ぐこともできる。
【０１３０】
単結晶半導体基板１１０の第１電極１０６が形成された面側と、支持基板１００の一表面側と、を重ね合わせて貼り合わせる（図１７（Ａ）参照）。本形態では、第１電極１０６と支持基板１００との間に絶縁層１１６を挟んで貼り合わせる。接合面は、絶縁層１１６の一表面（第１電極１０６と接していない面側）と、支持基板１００の一表面である。
【０１３１】
また、単結晶半導体基板１１０と支持基板１００とを貼り合わせた後は、加熱処理を施して、貼り合わせを強化する。
【０１３２】
なお、第１電極１０６表面（第１不純物半導体層１０８側と逆の表面）が平滑性を有する場合、具体的には平均面粗さＲａ値が０．５ｎｍ以下、好ましくは０．３ｎｍ以下である場合は、絶縁層１１６を形成しなくとも支持基板と接合できる場合もある。その場合、絶縁層１１６を形成せず、第１電極１０６と支持基板を直接貼り合わせてもよい。
【０１３３】
次に、加熱処理を行い、損傷領域１１４にて、単結晶半導体基板１１０から第１の単結晶半導体層１２０を分離する。支持基板１００上には単結晶半導体基板１１０から分離した第１の単結晶半導体層１２０が残存し、所謂ＳＯＩ構造が得られる。第１の単結晶半導体層１２０は、単結晶半導体基板１１０とほぼ同じ結晶性を有する。また、第１の単結晶半導体層１２０が分離された単結晶半導体基板１３０が得られる（図１７（Ｂ）参照）。
【０１３４】
以上の工程により、支持基板１００上に固定された第１の単結晶半導体層１２０を得ることができる。なお、支持基板１００と第１の単結晶半導体層１２０の間には、絶縁層１１６、第１電極１０６、第１不純物半導体層１０８が設けられている。
【０１３５】
第１の単結晶半導体層１２０上に、実施の形態１で説明した方法で第１の非晶質半導体層１２２Ａを形成する（図１８（Ａ）参照）。
【０１３６】
第１の非晶質半導体層１２２Ａの膜厚は、第１の単結晶半導体層１２０と合わせて８００ｎｍ以上、好ましくは１０００ｎｍ以上とし、成膜時間や成膜コストなどタクトタイムや生産性を考慮すると、第１の非晶質半導体層１２２Ａは膜厚１００ｎｍ以上２０００ｎｍ以下とすることが好ましい。
【０１３７】
第１の非晶質半導体層１２２Ａとしては、真性半導体を形成する。また、ｐ型の非晶質半導体層又はｎ型の非晶質半導体層を形成してもよい。
【０１３８】
熱処理を行い、第１の非晶質半導体層１２２Ａを固相エピタキシャル成長させる。この熱処理により、第３の単結晶半導体層１２３と第４の単結晶半導体層１２０Ａでなる、第２の単結晶半導体層１２４Ａが形成される（図１８（Ｂ）参照）。第２の単結晶半導体層１２４Ａを光電変換層に用いると、膜厚が厚いため光電変換効率を向上させることができる。
【０１３９】
なお、第４の単結晶半導体層１２０Ａの厚さが十分なものであれば、実施の形態２のように、第３の単結晶半導体層１２３をエッチング除去して、第４の単結晶半導体層１２０Ａを光電変換層としても良い。
【０１４０】
第３の単結晶半導体層１２３の一表面側（第４の単結晶半導体層１２０Ａと接しない面側）に第１不純物半導体層１０８とは逆の導電型を付与する不純物元素を添加し、第２不純物半導体層１１５を形成する（図１８（Ｃ）参照）。第２不純物半導体層１１５は、厚さ３０ｎｍ乃至１５０ｎｍ、好ましくは５０ｎｍ乃至１００ｎｍで形成する。例えば、第１不純物半導体層１０８とは逆の導電型を付与する不純物元素として燐又はヒ素を添加し、ｎ型の第２不純物半導体層１１５を形成する。支持基板１００としてガラス基板を適用する場合、熱拡散法のプロセス温度に耐えられないため、イオン注入やイオンドーピングにより不純物元素を添加する。
【０１４１】
また、図示しないが、第１の非晶質半導体層１２２Ａ上に、第１不純物半導体層１０８とは逆の導電型（例えばｎ型）の非晶質半導体層を形成する。そして、熱処理を行い固相成長させて、第２の単結晶半導体層１２４Ａと第２不純物半導体層１１５を形成することもできる。ｎ型の非晶質半導体層は、モノシラン若しくはジシランなどのシリコンの水素化物を原料ガスに用い、該原料ガスにｎ型の不純物であるホスフィン（ＰＨ３）を添加して成膜することで、形成することができる。ｐ型の非晶質半導体層を形成する場合はジボラン（Ｂ２Ｈ６）を添加すればよい。
【０１４２】
また、第２不純物半導体層１１５は、非晶質半導体又は微結晶半導体により形成することもできる。主に光電変換層として機能する領域は単結晶半導体層で形成されているため、第２不純物半導体層１１５を非晶質半導体又は微結晶半導体で形成しても問題とはならない。なお、第２不純物半導体層１１５を非晶質半導体又は微結晶半導体で形成する場合は、膜厚を例えば５０ｎｍ乃至１００ｎｍと薄くすることが好ましい。これは、第２不純物半導体層１１５でのキャリアの再結合を防ぐためである。
【０１４３】
以上により、一導電型の第１不純物半導体層１０８、第２の単結晶半導体層１２４Ａ、前記一導電型とは逆の導電型である第２不純物半導体層１１５が順に積層されたユニットセル１０９を得ることができる（図１９（Ａ）参照）。
【０１４４】
第１電極１０６上に設けられた第１不純物半導体層１０８、第２の単結晶半導体層１２４Ａ及び第２不純物半導体層１１５を選択的にエッチングして、第１電極１０６の一部（好ましくは第１電極１０６端部）を露出させる（図１９（Ａ）参照）。
【０１４５】
光電変換装置として機能させるためには、正極と負極に対応する電極から、光電変換された電気エネルギーを取り出す必要がある。第１電極１０６は正極と負極に対応する電極の一方として機能するが、その上層は単結晶半導体層に覆われており、その下層は支持基板１００が設けられているため、そのままでは電気を外部に取り出しにくい。したがって、第１電極１０６の上層に形成されている層をエッチングし、該第１電極１０６の一部を露出させ、引き回しのできる電極を形成することが好ましい。
【０１４６】
具体的には、第２不純物半導体層１１５上にレジストや窒化シリコン層などの絶縁層を用いてマスクを形成し、該マスクを用いてエッチングを行えばよい。エッチングは、ＮＦ３、ＳＦ６などのフッ素系ガスを用いたドライエッチングを行えばよく、少なくとも第１電極１０６と、該第１電極１０６の上層に形成されている層（第１不純物半導体層１０８〜第２不純物半導体層１１５）とのエッチング選択比が充分高く取れる条件で行えばよい。エッチング後、不要となったマスクは除去する。
【０１４７】
本形態では第２不純物半導体層１１５を形成した後に第１電極１０６を露出させる例を示したが、第１電極１０６を露出させた後に第２不純物半導体層１１５を形成することもできる。具体的には、熱処理により第３の単結晶半導体層１２３を形成した後、該第３の単結晶半導体層１２３上にマスクを形成し、該マスクを用いてエッチングを行うことにより第１電極１０６の一部を露出させる。不要となったマスクを除去した後、第３の単結晶半導体層１２３に第１不純物半導体層１０８とは逆導電型を付与する不純物元素を添加し、第２不純物半導体層１１５を形成する。
【０１４８】
第２不純物半導体層１１５上に第２電極１１８を形成する。また、露出させた第１電極１０６に接する補助電極１６０を形成する（図１９（Ｂ）参照）。
【０１４９】
第２電極１１８は、図２０に示すように上面から見たときに格子状（或いは櫛状、櫛形、櫛歯状）に形成する。このようにすることで、ユニットセル１０９に光を照射することができ、ユニットセル１０９が効率よく光を吸収することができる。第２電極１１８の形状は特に限定されるものではないが、ユニットセル１０９（第２不純物半導体層１１５）上を覆う面積をできるだけ小さくする方が、光を入射する有効面積が大きくなることはいうまでもない。なお、図２０のＯ−Ｐにおける断面が図１９（Ｂ）に相当する。
【０１５０】
補助電極１６０は、第２電極１１８と同じ工程で形成することができる。本形態の光電変換装置において、第１電極１０６は正極又は負極の一方の電極として機能するが、支持基板１００とユニットセル１０９との間全面に形成されており、自由に配線を引き回すことができないため、補助電極１６０を形成することで光電変換された電気エネルギーを取り出しやすくする。補助電極１６０は取り出し電極として機能する。
【０１５１】
第２電極１１８と補助電極１６０は、アルミニウム、銀、鉛錫（半田）などを用い、印刷法などにより形成する。例えば、銀ペーストを用いてスクリーン印刷法で形成することができる。なお、ペーストなどを用いてスクリーン印刷法により電極を形成する場合、その厚さは数μｍ〜数１００μｍ程度となりうる。ただし、図示しているのは模式図であり、必ずしも実際の寸法を表しているものではない。
【０１５２】
以上により、光電変換装置を製造することができる。タンデム型にしたい場合は、図１９（Ａ）のユニットセル１０９を形成した後に、さらにその上部にユニットセル１０９を同様に形成して積み重ねてゆけば良い。その後、図１９（Ｂ）の方法で、第２電極１１８及び補助電極１６０を形成する。
【０１５３】
なお、ユニットセル１０９上に反射防止層を兼ねたパッシベーション層を形成することが好ましい。
【０１５４】
半導体表面における反射率は、波長依存性はあるものの、通常３０％〜５０％といわれる。光入射面での反射は入射する光の損失となり、光電変換効率が低下する要因となる。したがって、ユニットセル１０９の光入射面（本形態では第２不純物半導体層１１５上）に、屈折率がユニットセル１０９の入射面の材料である半導体と空気の屈折率の中間に位置し、且つ光の入射を妨げない透過性を有するパッシベーション層を形成することで、ユニットセル１０９入射面での反射を防ぐことができる。このようなパッシベーション層としては、窒化シリコン層、窒化酸化シリコン層、又はフッ化マグネシウム層などを形成することができる。
【０１５５】
ユニットセル１０９と第２電極１１８、及びユニットセル１０９と補助電極１６０との間にパッシベーション層を設ける。この場合、ユニットセル１０９上にパッシベーション層を形成した後、第２不純物半導体層１１５と第１電極１０６の表面の一部が露出するようにパッシベーション層をエッチングし、開口部を設ける。または、リフトオフ法などを適用して、開口部が設けられたパッシベーション層を形成することもできる。そして、パッシベーション層に設けられた開口部を介して第２不純物半導体層１１５と接する第２電極１１８を、印刷法により形成する。また、同一工程で、パッシベーション層に設けられた開口部を介して第１電極１０６と接する補助電極１６０を形成する。
【０１５６】
本形態に係る製造工程は、結晶の固相エピタキシャル成長技術を用いることにより、光電変換層として機能する１０００ｎｍ以上の単結晶半導体層を得ることができる。固相エピタキシャル成長を利用することで、原料として用いる単結晶半導体は種結晶として機能できる量であれば十分であり、単結晶半導体の消費量を抑えることができる。また、非晶質半導体や微結晶半導体の場合は粒界が存在することでキャリアがトラップされ光電変換効率が低くなってしまうが、単結晶半導体は粒界がないため光電変換効率が優れ、高効率な光電変換装置を提供することが可能となる。また、従来では光電変換装置を支持する構造体部分も単結晶半導体で形成していたが、異種材料間の接合技術を用い、単結晶半導体基板を薄片化した単結晶半導体層を支持基板に固定させる構成とすることで、単結晶半導体の消費量を抑えることができる。さらに、単結晶半導体層を分離した後の単結晶半導体基板は繰り返し利用することができる。よって、資源を有効に利用することができる。
【０１５７】
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
【０１５８】
（実施の形態５）
本実施の形態では、実施の形態１または２の方法で作製したＳＯＩ基板を用いて、光電変換素子を備える半導体装置およびその作製方法について説明する。なお、前述の図面と同一部分には同一符号を付し、同一部分の説明は省略する。
【０１５９】
開示する発明の一態様に係る光電変換素子１８０は、光透過性を有する支持基板１００上に設けられている（図２１（Ａ）、図２１（Ｂ）参照）。ここで、図２１（Ｂ）は図２１（Ａ）のＡ−Ｂにおける断面に相当する。
【０１６０】
光電変換素子１８０は、光電変換を奏する半導体領域１６４、第１の導電型（ここではｐ型）を示す半導体領域１５８、第２の導電型（ここではｎ型）を示す半導体領域１６２、を有する島状の単結晶半導体層と、島状の単結晶半導体層を覆うように形成された絶縁層１５４および絶縁層１６６と、第１の導電型を示す半導体領域１５８と電気的に接続された第１の電極１７２と、第２の導電型を示す半導体領域１６２と電気的に接続された第２の電極１７４と、を有する。ここで、第１の導電型を示す半導体領域１５８と第２の導電型を示す半導体領域１６２は、いずれも光電変換を奏する半導体領域１６４に隣接し、かつ、光電変換を奏する半導体領域１６４によって隔てられている。なお、上記第１の導電型と第２の導電型とは、入れ替えても良い。
【０１６１】
また、支持基板１００と光電変換素子１８０との間には、絶縁層１１６が設けられている。当該絶縁層は、光電変換素子１８０を支持基板１００に固定する役割を果たす。
【０１６２】
光電変換素子１８０の動作は以下の通りである。光電変換素子１８０において、光電変換を奏する半導体領域１６４に光が入射すると、当該半導体領域には電子および正孔が生成される。第１の導電型を示す半導体領域１５８と第２の導電型を示す半導体領域１６２との間に外部から電圧が印加されていない場合（無バイアスの場合）には、生成された電子は、自己整合的な電場の影響によりｎ型半導体領域の方向に流れる。同様に、生成された正孔は、ｐ型半導体領域の方向に流れる。外部から電圧が印加されている場合（例えば、逆バイアスが印加されている場合）には、自己整合的な電場および外部からの電圧の影響を受けて、電子および正孔が流れることになる。
【０１６３】
このようにして生じる電流は、光の強度に依存するため、この性質を利用して光センサとすることができる。また、光による起電力を光電変換素子の外部に取り出すことで、発電システムとして用いることも可能である。
【０１６４】
ここで、本実施の形態における、光電変換素子を構成する上記島状の半導体層（半導体領域１６２、１６４、１５８）の結晶性は、単結晶である。特に、光電変換を奏する半導体領域１６４の結晶性は単結晶とする。単結晶半導体を光電変換素子に用いることで、非晶質半導体や多結晶半導体を用いる場合と比較して、暗電流（光未照射時の電流）を低下させることができる。また、単結晶半導体を光電変換素子に用いることで、多結晶半導体を用いる場合と比較して、光照射時の電流を増大させることができる。これにより、光センサとしての感度が向上する。また、単結晶半導体を光電変換素子に用いることにより、光電変換効率が向上する。これらの効果は、欠陥などに起因する光生成キャリアのトラップを十分に抑制することが可能となるために得られるものである。
【０１６５】
また、ここで示すように、支持基板が光透過性を有することで、支持基板側から対象物の光（対象物からの反射光）を入射させる構成（支持基板側からの光を検出する構成）とすることが可能である。この場合には、電極（または配線）側から対象物の光を入射させる場合と比較して、素子レイアウトの自由度が向上する。このように、支持基板が光透過性を有することにより、光透過性を有しない場合と比較して、集積化が容易になるというメリットもある。
【０１６６】
次に、光電変換素子の作製工程について図２２を用いて説明する。光電変換素子の作製に用いるＳＯＩ基板の作製工程は、実施の形態１または２と同様であるので詳細な説明は省略する。本実施の形態では代表して、実施の形態１の方法で作製したＳＯＩ基板を用いる。
【０１６７】
まず、実施の形態１の方法で作製したＳＯＩ基板に対して、第２の単結晶半導体層１２４Ａ表面の平坦化のため、表面にレーザ光を照射することによって、表面の平坦性を向上させる。なお、平坦性が十分なものであれば、平坦化工程は行わなくても良い。実施の形態２の方法で作製したＳＯＩ基板を用いるならば、第２の単結晶半導体層１２４Ａの代わりに、第４の単結晶半導体層１２０Ａを用いる。
【０１６８】
なお、レーザ光の照射による第２の単結晶半導体層１２４Ａの溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下するためである。一方、部分溶融では、溶融されていない固相部分に基づいて結晶成長を行わせることができるため、第２の単結晶半導体層１２４Ａを完全溶融させる場合と比較して結晶品位を向上させることができる。また、部分溶融では、絶縁層１１６からの酸素や窒素等の取り込みを抑制することができる。なお、上記において部分溶融とは、レーザ光の照射により第２の単結晶半導体層１２４Ａが溶融される深さを、絶縁層１１６側界面の深さより浅くする（つまり、第２の単結晶半導体層１２４Ａの厚さより浅くする）ことを言う。すなわち、第２の単結晶半導体層１２４Ａの上層は溶融して液相となるが、下層は溶融せずに固相のままである状態をいう。また、完全溶融とは、第２の単結晶半導体層１２４Ａが絶縁層１１６との界面まで溶融され、液体状態になることをいう。
【０１６９】
上記レーザ光の照射には、パルス発振レーザを用いることが好ましい。高エネルギーを得ることができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下とすることが好ましいがこれに限定する必要はない。上述のパルス発振レーザの発振器としては、Ａｒレーザ、Ｋｒレーザ、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、金蒸気レーザ等がある。なお、部分溶融させることが可能であれば、連続発振レーザを使用しても良い。連続発振レーザの発振器としては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ等がある。
【０１７０】
レーザ光の波長としては、第２の単結晶半導体層１２４Ａに吸収される波長を選択する必要がある。その波長は、レーザ光の表皮深さ（ｓｋｉｎ  ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、レーザ光の波長は、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザ光のエネルギー密度は、レーザ光の波長、レーザ光の表皮深さ、第２の単結晶半導体層１２４Ａの膜厚などを考慮して決定することができる。レーザ光のエネルギー密度は、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすればよい。なお、当該エネルギー密度の範囲は、パルス発振レーザとしてＸｅＣｌエキシマレーザ（波長：３０８ｎｍ）を用いた場合の一例である。
【０１７１】
レーザ光の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気やアルゴン雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中でレーザ光を照射するには、気密性のあるチャンバー内でレーザ光を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザ光の被照射面に窒素ガスなどの不活性ガスを吹き付けることで、不活性雰囲気を形成することもできる。
【０１７２】
なお、窒素などの不活性雰囲気で行うほうが、大気雰囲気よりも第２の単結晶半導体層１２４Ａの平坦性を向上させる効果は高い。また、大気雰囲気よりも不活性雰囲気のほうがクラックやリッジの発生を抑える効果が高く、レーザ光の使用可能なエネルギー密度の範囲が広くなる。なお、レーザ光の照射は、減圧雰囲気で行ってもよい。減圧雰囲気でレーザ光を照射する場合には、不活性雰囲気における照射と同等の効果を得ることができる。
【０１７３】
また、レーザ光の照射処理の前には、第２の単結晶半導体層１２４Ａの表面を洗浄しておくのが好適である。
【０１７４】
以上の工程により、表面の荒れが低減された第２の単結晶半導体層１２４Ａを有するＳＯＩ基板を得ることができる。
【０１７５】
次に、上記ＳＯＩ基板を用いて光電変換素子１８０を作製する工程について説明する。まず、上記工程により、支持基板１００上に絶縁層１１６および第２の単結晶半導体層１２４Ａが設けられた構成のＳＯＩ基板を用意する（図２２（Ａ）参照）。
【０１７６】
第２の単結晶半導体層１２４Ａには、硼素、アルミニウム、ガリウムなどのｐ型不純物元素や、リン、砒素などのｎ型不純物元素を微量添加しても良い。不純物元素を添加する領域、および添加する不純物元素の種類は、適宜変更することができる。
【０１７７】
その後、第２の単結晶半導体層１２４Ａ上にマスク１５０を形成し、これを用いて第２の単結晶半導体層１２４Ａをパターニングすることにより、光電変換素子に用いられる島状の半導体層１５２を形成する（図２２（Ｂ）参照）。マスク１５０は、レジスト材料を用いたフォトリソグラフィなどによって形成することができる。また、パターニングの際のエッチング処理には、ウエットエッチングまたはドライエッチングのいずれをも適用することができる。島状の半導体層１５２を形成後、マスク１５０は除去する。
【０１７８】
次に、半導体層１５２を覆うように、絶縁層１５４を形成する（図２２（Ｃ）参照）。絶縁層１５４は形成しなくても良いが、これを設ける場合には、後の不純物元素の添加の際の半導体層１５２の損傷を抑制することが可能である。なお、本実施の形態では、絶縁層１５４として、プラズマＣＶＤ法を用いて、酸化シリコン膜を単層で形成することとする。酸化シリコン以外にも、絶縁層１５４として、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造または積層構造で形成することができる。
【０１７９】
プラズマＣＶＤ法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などガスの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層１５２の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは２ｎｍ以上１０ｎｍ以下の絶縁層１５４を形成することができる。
【０１８０】
上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、絶縁層１５４と半導体層１５２との界面準位密度を十分に低くすることができる。特に、半導体層が単結晶である場合には、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、均一性が良く、界面準位密度の十分に低い絶縁層１５４を形成することができる。
【０１８１】
または、支持基板１００の耐熱性が許せば、半導体層１５２を熱酸化させることで、絶縁層１５４を形成するようにしても良い。このように、熱酸化を用いる場合には、ある程度の耐熱性を有する支持基板１００を用いることが必要となる。
【０１８２】
なお、水素を含む絶縁層１５４を形成し、その後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、絶縁層１５４中に含まれる水素を半導体層１５２中に拡散させるようにしても良い。この場合、絶縁層１５４として、プラズマＣＶＤ法を用いた窒化シリコンまたは窒化酸化シリコンを用いることができる。なお、プロセス温度は３５０℃以下とすると良い。このように、半導体層１５２に水素を供給することで、半導体層１５２中、および、絶縁層１５４と半導体層１５２の界面における欠陥を効果的に低減することができる。
【０１８３】
次に、絶縁層１５４上に選択的にマスク１５６を形成して、半導体層１５２の一部に第１の導電型を付与する不純物元素を添加する。これにより、第１の導電型を示す半導体領域１５８が形成される（図２２（Ｄ）参照）。ここでは、第１の導電型を付与する不純物元素としてホウ素を用い、第１の導電型をｐ型とする構成で説明するが、開示する発明の一態様はこれに限定されない。第１の導電型を付与する不純物元素として、アルミニウムなどを用いても良い。また、第１の導電型をｎ型とする場合には、リンやヒ素などを用いることもできる。マスク１５６は、マスク１５０と同様の方法で形成すればよい。
【０１８４】
具体的には、例えば、Ｂ２Ｈ６を原料ガスとして用い、１０〜４０ｋＶの加速電圧、３．０×１０１４ｃｍ−２〜１．０×１０１７ｃｍ−２程度のドーズ量でボロンを添加すれば良い。不純物元素の添加の条件は、要求される特性などに応じて適宜変更することができるが、ドーズ量を小さくすると、暗電流を抑制することができる傾向にある。これは、高ドーズ条件で不純物元素を添加すると、半導体層１５２の損傷が大きくなり、欠陥に起因するキャリアトラップが生じるのに対し、低ドーズ条件で不純物元素を添加すると、損傷がわずかであるため、欠陥に起因する電流が生じないことによる。なお、第１の導電型を示す半導体領域１５８を形成した後には、マスク１５６は除去する。
【０１８５】
その後、絶縁層１５４上に選択的にマスク３００を形成して、半導体層１５２の一部に第２の導電型を付与する不純物元素を添加する。これにより、第２の導電型を示す半導体領域１６２が形成されると共に、第１の導電型を付与する不純物元素および第２の導電型を付与する不純物元素が添加されていない、光電変換を奏する半導体領域１６４が形成される（図２２（Ｅ）参照）。第２の導電型は、第１の導電型とは異なる導電型とする。つまり、第１の導電型がｐ型の場合には第２の導電型はｎ型であり、第１の導電型がｎ型の場合には第２の導電型はｐ型である。ここでは、第２の導電型を付与する不純物元素としてリンを用い、第２の導電型をｎ型とする構成で説明する。ｎ型を付与する不純物元素としては、他に、ヒ素などを用いることができる。マスク３００は、マスク１５０やマスク１５６と同様の方法で形成すればよい。
【０１８６】
具体的には、例えば、ＰＨ３を原料ガスとして用い、１０〜４０ｋＶの加速電圧、１．０×１０１４ｃｍ−２〜５．０×１０１６ｃｍ−２程度のドーズ量でリンを添加すれば良い。不純物元素の添加の条件は、要求される特性などに応じて適宜変更することができる。ドーズ量を小さくすることにより、暗電流を抑制することができるのは、第１の導電型を付与する不純物元素を添加する場合と同様である。第２の導電型を示す半導体領域１６２を形成した後には、マスク３００は除去する。
【０１８７】
なお、上記第１の不純物元素および第２の不純物元素の添加は、光電変換を奏する半導体領域１６４の幅が０．１μｍ〜２０μｍ、好ましくは３μｍ〜１０μｍとなるように行う。もちろん、マスク１５６およびマスク３００の加工精度が許せば、０．１μｍ以下とすることも可能である。
【０１８８】
次に、半導体層１５２および絶縁層１５４を覆うように、絶縁層１６６を形成する（図２２（Ｆ）参照）。絶縁層１６６は必ずしも設ける必要はないが、絶縁層１６６を形成することで、アルカリ金属やアルカリ土類金属などの不純物元素が半導体層１５２に侵入することを防止できる。また、形成される光電変換素子の表面を平坦にすることが可能になる。
【０１８９】
絶縁層１６６は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成することができる。本実施の形態では、絶縁層１６６を、ＣＶＤ法を用いて形成した３００ｎｍ程度の厚さの酸化窒化シリコン膜と、ＣＶＤ法を用いて形成した６００ｎｍ程度の厚さの酸化シリコン膜の積層構造とする。もちろん、開示する発明の一態様はこれに限定されず、単層構造または三層以上の積層構造とすることも可能である。
【０１９０】
絶縁層１６６は、他にも、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成することもできる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。作製方法は、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を適宜用いることができる。
【０１９１】
次に、半導体層１５２の一部が露出するように絶縁層１５４および絶縁層１６６にコンタクトホール１６８およびコンタクトホール１７０を形成する（図２２（Ｇ）参照）。ここでは特に、第１の導電型を示す半導体領域１５８および第２の導電型を示す半導体領域１６２の一部が露出するように、コンタクトホール１６８およびコンタクトホール１７０を形成する。コンタクトホール１６８およびコンタクトホール１７０は、選択的にマスクを形成した後のエッチング処理などによって形成することができる。エッチング処理としては、例えば、エッチングガスとしてＣＨＦ３とＨｅの混合ガスを用いたドライエッチングを適用することができるが、開示する発明の一態様はこれに限定されない。
【０１９２】
そして、該コンタクトホールを介して半導体層１５２に接する導電層を形成し、これをパターニングすることで第１の電極１７２および第２の電極１７４を形成する（図２２（Ｈ）参照）。第１の電極１７２および第２の電極１７４の元となる導電層は、ＣＶＤ法、スパッタリング法、蒸着法などにより形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電層は単層構造としても良いし、積層構造としても良い。
【０１９３】
アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン（Ａｌ−Ｓｉ）は抵抗値が低く、安価であるため、第１の電極１７２および第２の電極１７４を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに０．５％程度のＣｕを混入させた材料を用いても良い。
【０１９４】
導電層を積層構造とすることにより第１の電極１７２および第２の電極１７４を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、第１の導電型を示す半導体領域１５８と第２の導電型を示す半導体領域１６２上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、第１の導電型を示す半導体領域１５８と第１の電極１７２とのコンタクト、第２の導電型を示す半導体領域１６２と第２の電極１７４とのコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、５層構造またはそれ以上の積層構造とすることもできる。
【０１９５】
また、導電層として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電層として用いても良い。
【０１９６】
以上により、光透過性を有する支持基板１００上に、光電変換素子１８０が形成される。本実施の形態に示す方法で作製された光電変換素子は、膜厚の厚い単結晶半導体層を用いることができる。そのため、光電変換素子に流れる電流を増加することができ、光電変換効率が高まるため、素子特性を高めることができる。これにより、光センサとしての感度を向上させることができる。また、光センサの微細化が可能となる。
【０１９７】
本実施の形態は、例えば光センサを有する画素がマトリックス状に配置された表示装置に用いることができる。当該表示装置は、画素に光センサと表示素子を有する。光センサとして光電変換素子１８０を用いることができる。
【０１９８】
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
【０１９９】
（実施の形態６）
本実施の形態では、先の実施の形態１に示すＳＯＩ基板を用いた半導体装置の例について、図２３および図２４を参照して説明する。本実施の形態で示す半導体装置には膜厚の厚い単結晶半導体層を有するＳＯＩ基板が適しているため、実施の形態１の方法で作製したＳＯＩ基板を用いるのが好ましい。しかし、実施の形態２の方法で作製したＳＯＩ基板を用いても良い。なお、前述の図面と同一部分には同一符号を付し、同一部分の説明は省略する。
【０２００】
＜半導体装置の概略＞  図２３には、半導体装置の構成の一例を示す。図２３（Ａ）は断面図、図２３（Ｂ）は平面図を示している。なお、図２３（Ａ）は、図２３（Ｂ）のＡ−Ｂ線における断面に対応している。
【０２０１】
支持基板１００上には、絶縁層１１６、第２の単結晶半導体層１２４Ａが順に設けられている（図２３（Ａ）参照）。第２の単結晶半導体層１２４Ａは、第１の導電型を付与された第１の領域２００と、第１の導電型とは異なる第２の導電型を付与された第２の領域２０２と、第１の導電型を付与された第３の領域２０４と、第３の領域２０４に接する第４の領域２０６とを備える。ここで、第３の領域２０４は、第２の単結晶半導体層１２４Ａにおいて、第１の領域２００、第２の領域２０２、第４の領域２０６以外の領域である。
【０２０２】
第１の領域２００には、ソース電極（またはドレイン電極）として機能する第１の電極２１０が接して設けられている。第２の領域２０２と重畳する領域には、ゲート絶縁層２１２を介してゲート電極として機能する第２の電極２１４が設けられている。また、第４の領域２０６には、ドレイン電極（またはソース電極）として機能する第３の電極２１６が接して設けられている（図２３（Ａ）参照）。
【０２０３】
なお、平面的には、ソース電極（またはドレイン電極）として機能する第１の電極２１０の周囲にはゲート電極として機能する第２の電極２１４が配置され、さらにその周囲には、ドレイン電極（またはソース電極）として機能する第３の電極２１６が配置されている（図２３（Ｂ）参照）。図２３では、第１の電極２１０を中央に配置して、その周囲に第２の電極２１４および第３の電極２１６を配置する構成としているが、半導体装置のレイアウトはこれに限定されない。
【０２０４】
第１の領域２００は、第１の導電型を付与された領域である。第１の導電型はｎ型であっても良いし、ｐ型であっても良い。平面的には、第１の領域２００は、ソース電極（またはドレイン電極）として機能する第１の電極２１０と重畳するように形成される（図２３（Ｂ）参照）。また、その周縁部が、ゲート電極として機能する第２の電極２１４と重畳する構成であっても良い。深さ方向に関しては、第１の領域２００は、導電性が高い領域にまで到達しない構成とすることが必要である（図２３（Ａ）参照）。
【０２０５】
第２の領域２０２は第１の領域２００の外側に設けられ、第１の導電型とは異なる第２の導電型が付与された領域である。つまり、第１の導電型がｎ型である場合には、第２の導電型はｐ型であり、第１の導電型がｐ型である場合には、第２の導電型はｎ型である。
【０２０６】
平面的には、第２の領域２０２は、第１の領域２００の外周を覆うように形成される。また、第２の領域２０２は、ゲート電極として機能する第２の電極２１４と重畳するように形成される（図２３（Ｂ）参照）。
【０２０７】
深さ方向に関しては、第２の領域２０２は、第１の領域２００より深い領域にまで到達している（図２３（Ａ）参照）。これにより、ゲート電極として機能する第２の電極２１４にオンとなる電圧を印加しない状態では、ソース電極（またはドレイン電極）として機能する第１の電極２１０と、ドレイン電極（またはソース電極）として機能する第３の電極２１６との絶縁が確保される。
【０２０８】
第３の領域２０４は、第１の導電型を付与された領域である。当該領域は、第２の単結晶半導体層１２４Ａの略全域にわたって形成されている。第３の領域は、電流の経路としての役割を有する。なお、第１の領域２００と第３の領域２０４は、第２の領域２０２によって隔てられている。
【０２０９】
第４の領域２０６は、第１の導電型を付与された領域である。なお、第４の領域２０６と第３の電極２１６とのオーミック接続を実現するために、第４の領域２０６には第３の領域２０４と比較して高濃度の不純物元素が添加されていることが望ましいが、開示する発明の一態様はこれに限定されない。第３の領域２０４と第４の領域２０６に相違がなくとも構わない。
【０２１０】
平面的には、第４の領域２０６は、ドレイン電極（またはソース電極）として機能する第３の電極２１６と重畳するように形成される（図２３（Ｂ）参照）。
【０２１１】
ゲート絶縁層２１２は、第２の単結晶半導体層１２４Ａの熱酸化、または、絶縁材料の堆積による方法で形成される。堆積法では、酸化シリコン、酸化窒化シリコン等を、熱ＣＶＤ法やプラズマＣＶＤ法で形成する方法を適用できる。
【０２１２】
第１の電極２１０は、第１の領域２００に接触するように設けられる。また、第３の電極２１６は、第４の領域２０６に接触するように設けられる。第１の導電型がｎ型である場合、通常動作時には、ソース電極として機能する第１の電極２１０が負にバイアスされ、ドレイン電極として機能する第３の電極２１６が正にバイアスされることになる。
【０２１３】
ゲート電極として機能する第２の電極２１４はゲート絶縁層２１２上に設けられることにより、第１の領域乃至第４の領域とは絶縁されている。第２の電極２１４の上部は、好ましくは絶縁層で覆われている。絶縁層により第１の電極２１０や第３の電極２１６との絶縁を確実なものとすることができる。
【０２１４】
＜半導体装置の動作＞  第１の領域２００をｎ型、第２の領域２０２をｐ型、第３の領域２０４および第４の領域２０６をｎ型とすると、ソース電極として機能する第１の電極２１０と、ドレイン電極として機能する第３の電極２１６との間にはｎｐｎ接合が介在することになるため、ゲート電極として機能する第２の電極２１４にバイアスを印加しない場合には、ごく僅かな電流しか流れない。
【０２１５】
第２の電極２１４に正バイアスを印加すると、第２の電極２１４と重なる第２の領域２０２のゲート絶縁層２１２との界面付近に負の電荷（電子）が誘起されてチャネルとなり、第１の電極２１０と第３の電極２１６との間に電流が流れる。
【０２１６】
＜変形例＞  図２３に示す半導体装置は、構成をわずかに変更することで、上記とは異なる動作が可能である。例えば、第４の領域２０６を第２の領域と同じ導電型とすることができる。この場合、第１の領域２００と接する第１の電極２１０がエミッタ電極と呼ばれ、第４の領域２０６と接する第３の電極２１６がコレクタ電極と呼ばれることになる。
【０２１７】
当該構成においても、ゲート電極として機能する第２の電極２１４に正のバイアスを印加すると、第２の領域２０２にチャネルが形成されて導通する。ここで、第４の領域２０６がｐ型となっている。
【０２１８】
当該半導体装置は、入力側に絶縁ゲート型電界効果トランジスタの構成を有し、出力側にバイポーラトランジスタの構成を備えたものである。このため、当該半導体装置は、ゲート電極として機能する第２の電極２１４と、エミッタ電極として機能する第１の電極２１０との間の電圧で駆動され、また、第２の電極２１４への入力信号によってオン・オフの動作が可能である。当該構成により、スイッチング動作が高速化され、オン抵抗が低いことから自己発熱が抑制され、大電力の制御をすることが容易となる。
【０２１９】
＜作成工程＞  図２３に示した半導体装置の作成工程について、図２４を用いて説明する。
【０２２０】
まず、先の実施の形態１に示す方法に従ってＳＯＩ基板５００を得る（図２４（Ａ）参照）。該ＳＯＩ基板５００は、支持基板１００上に絶縁層１１６、第２の単結晶半導体層１２４Ａが順に形成された構造を有している。また、第２の単結晶半導体層１２４Ａには第１の導電型を付与する不純物元素が添加されている。
【０２２１】
第２の単結晶半導体層１２４Ａに添加することができる不純物元素には、ｎ型の導電性を付与するリン（Ｐ）やヒ素（Ａｓ）、ｐ型の導電性を付与するボロン（Ｂ）やアルミニウム（Ａｌ）などがあるが、ここでは、リン（Ｐ）を添加してｎ型の導電性を付与する場合について説明する。すなわち、ここでは、第１の導電型はｎ型である。
【０２２２】
次に、第２の単結晶半導体層１２４Ａに、ｐ型を付与する不純物元素（例えばボロン）とｎ型を付与する不純物元素（例えばリン）を選択的に添加して、第１の導電型が付与された第１の領域２００、第１の導電型とは異なる第２の導電型が付与された第２の領域２０２、第１の導電型が付与された第４の領域２０６を形成する（図２４（Ｂ）参照）。また、これにより、第２の単結晶半導体層１２４Ａの、第１の領域２００、第２の領域２０２、第４の領域２０６以外の領域が、第３の領域２０４となる。ここで、第２の領域２０２の一部は後のチャネル形成領域として機能し、第１の領域２００は後のソース領域（またはドレイン領域）として機能し、第４の領域２０６は後のドレイン領域（またはソース領域）として機能する。なお、第１の領域２００の不純物濃度は、第３の領域の不純物濃度より高くなっていることが望ましい。
【０２２３】
第１の領域２００、第２の領域２０２、第３の領域２０４、第４の領域２０６を形成した後には、第１の領域２００と接するように第１の電極２１０を、第４の領域２０６と接するように第３の電極２１６をそれぞれ選択的に形成する（図２４（Ｃ）参照）。ここで、第１の電極２１０はソース電極（またはドレイン電極）として機能し、第３の電極２１６はドレイン電極（またはソース電極）として機能する。
【０２２４】
第１の電極２１０および第３の電極２１６には、耐熱性の高い材料を用いることが望ましい。例えば、チタン、モリブデン、タングステン、タンタル、クロム、ニッケルなどを用いることができる。また、アルミニウム、銅などの低抵抗材料を用いても良い。また、導電型を付与する不純物元素が添加された半導体材料（例えば、ポリシリコン）を用いても良い。
【０２２５】
その後、第２の単結晶半導体層１２４Ａ、第１の電極２１０、および、第３の電極２１６を覆うように、ゲート絶縁層２１２を形成し、ゲート絶縁層２１２上にゲート電極として機能する第２の電極２１４を選択的に形成する（図２４（Ｄ）参照）。ここで、第２の電極２１４は、その一部が第１の領域２００と重なるように設けることが望ましい。これにより電界の集中が緩和されるため、耐圧を一層向上することができる。なお、その後、第２の電極２１４を覆うように絶縁層を形成しても良い。
【０２２６】
ゲート絶縁層２１２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の材料を用いて形成することができる。作製方法としては、熱酸化法（熱窒化法）、プラズマＣＶＤ法、スパッタリング法、高密度プラズマ処理による酸化または窒化による方法などがある。
【０２２７】
第２の電極２１４は、第１の電極２１０や、第３の電極２１６と同様に形成することができる。
【０２２８】
以上により、いわゆるパワーＭＯＳＦＥＴと呼ばれる半導体装置を作製することができる。本実施の形態で示したように、パワーＭＯＳＦＥＴに膜厚の厚い単結晶半導体層を用いることで、半導体素子の耐圧向上、電力損失の低減などが実現される。また、先の実施の形態で説明したとおり、低コストでかつ簡便に、膜厚が厚くて、さらに結晶性の良好な単結晶半導体層を含むＳＯＩ基板を提供することができるため、半導体素子および半導体装置の製造コストを抑制することができる。
【０２２９】
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０２３０】
本実施例では、本実施の形態１または２で説明した希ガスを用いたプラズマ処理について説明する。
【０２３１】
まず、上記実施の形態１において説明した方法を用いて、ガラス基板上に単結晶シリコン層を形成する。本実施例では、厚さ０．７ｍｍのガラス基板上に、厚さ１００ｎｍの酸化シリコン層と、厚さ１００ｎｍの単結晶シリコン層からなる積層構造を形成した。そして、その後、上記単結晶シリコン層上に、アモルファスシリコン層を１００ｎｍ成膜した。
【０２３２】
アモルファスシリコン層の作製条件は、以下の通りである。
・成膜法：プラズマＣＶＤ
・原料ガス：シラン１００ｓｃｃｍ
・電力（周波数）：５０Ｗ（２７ＭＨｚ）
・圧力：３５Ｐａ
・電極間隔：２５ｍｍ
・成膜温度：２００℃
・膜厚：１００ｎｍ
【０２３３】
次に、プラズマ処理の条件は以下の通りである。希ガスとしてアルゴンを用いている。・圧力：０．５Ｐａ
・原料ガス：アルゴン３００ｓｃｃｍ
・電力：３５０Ｗ
・時間：６０秒
【０２３４】
アモルファスシリコン層成膜前にアルゴンプラズマによる平坦化を行った場合（比較例２）と、アモルファスシリコン層成膜後にアルゴンプラズマによる平坦化を行った場合（サンプルＢ）の平均面粗さ（Ｒａ）を比較する。ただし、平均面粗さは、平坦化後、アモルファスシリコン層を熱処理し、固相エピタキシャル成長させた後の平均面粗さを示す。なお、アモルファスシリコン層成膜後にアルゴンプラズマ処理を行った場合の、アモルファスシリコン層の膜減りは２７ｎｍ程度である。
【表１】
2011135051.tif 000003
表１より、アモルファスシリコン層成膜後にアルゴンプラズマ処理を行ったサンプルＢは、成膜前にアルゴンプラズマ処理を行った比較例２に対して、平均面粗さが小さいことがわかる。なお、比較例２は、エピタキシャル成長の種となる単結晶半導体層の結晶状態がプラズマダメージで悪くなり、その後の固相エピタキシャル成長が良好に進行しなかった。
【符号の説明】
【０２３５】
１００    支持基板
１０６    電極
１０８    不純物半導体層
１０９    ユニットセル
１１０    単結晶半導体基板
１１２    絶縁層
１１４    損傷領域
１１５    不純物半導体層
１１６    絶縁層
１１８    電極
１２０    単結晶半導体層
１２２Ａ    第１の非晶質半導体層
１２４Ａ    第２の単結晶半導体層
１２３    第３の単結晶半導体層
１２０Ａ    第４の単結晶半導体層
１３０    単結晶半導体基板
１４０    イオンビーム
１５０    マスク
５００    ＳＯＩ基板
１５２    半導体層
１５４    絶縁層
１５６    マスク
１５８    半導体領域
１６０    補助電極
１６２    半導体領域
１６４    半導体領域
１６６    絶縁層
１６８    コンタクトホール
１７０    コンタクトホール
１７２    電極
１７４    電極
１８０    光電変換素子
２００    領域
２０２    領域
２０４    領域
２０６    領域
２１０    電極
２１２    ゲート絶縁層
２１４    電極
２１６    電極
２５１    半導体膜
２５２    半導体膜
２５４    絶縁膜
２５５    ゲート電極
２５６    ゲート電極
２５７    低濃度不純物領域
２５８    チャネル形成領域
２５９    高濃度不純物領域
２６０    チャネル形成領域
２６１    サイドウォール絶縁膜
２６２    サイドウォール絶縁膜
２６５    レジスト
２６７    高濃度不純物領域
２６８    絶縁膜
２６９    層間絶縁膜
２７０    配線
３００  マスク
【図１】
2011135051.tif 000004
【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
2011135051.tif 000019
【図１９】
2011135051.tif 000020
【図２０】
2011135051.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図５】
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【図１５】
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