(57)【要約】      （修正有）【課題】正規走査回路、反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減する。【解決手段】表示領域と周辺領域と、複数の走査線と、周辺領域の一方の側に設けられ、複数の走査線と接続される正規走査回路と、周辺領域の他方の側に設けられ、複数の走査線と接続される反転走査回路とを備える表示装置において、正規走査回路は、複数の走査線に対して、第１の方向に順次走査電圧を供給し、反転走査回路は、複数の走査線に対して、第２の方向に順次走査電圧を供給し、一方の側には、複数の第１のトランジスタが形成され、他方の側には、複数の第２のトランジスタが形成され、複数の第１のトランジスタは、ソース電極とドレイン電極の内の一方の電極が、複数の走査線の一つと接続され、複数の第２のトランジスタは、ソース電極とドレイン電極の内の一方の電極が、複数の走査線の一つと接続される。【選択図】図１
2011164534.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示領域と、前記表示領域を囲う周辺領域とを有する表示パネルと、
前記複数の画素に走査電圧を供給する複数の走査線と、
前記周辺領域の一方の側に設けられ、前記複数の走査線の各々と接続されている正規走査回路と、
前記周辺領域の前記一方の側と対向する他方の側に設けられ、前記複数の走査線の各々と接続されている反転走査回路とを備える表示装置であって、
前記正規走査回路は、前記複数の走査線に対して、第１の方向に順次前記走査電圧を供給し、
前記反転走査回路は、前記複数の走査線に対して、前記第１の方向とは反対方向の第２の方向に順次前記走査電圧を供給し、
前記一方の側には、複数の第１のトランジスタが形成され、
前記他方の側には、複数の第２のトランジスタが形成され、
前記複数の第１のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続され、
前記複数の第２のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続されていることを特徴とする表示装置。
【請求項２】
前記複数の第１のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給され、
前記複数の第２のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数の第１のトランジスタ及び前記複数の第２のトランジスタのゲート電極の各々は、共通の信号線に接続されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記第１のトランジスタと前記第２のトランジスタとは、各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給することを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
【請求項５】
前記第１のトランジスタのオン抵抗は、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗よりも低く、
前記第２のトランジスタのオン抵抗は、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗よりも低いことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１のトランジスタは、前記反転走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給し、
前記第２のトランジスタは、前記正規走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給することを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
【請求項７】
前記第１のトランジスタのオン抵抗をＲ１、前記第２のトランジスタのオン抵抗をＲ２、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗をＲ３、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗をＲ４とするとき、０．８×Ｒ１≦Ｒ４≦１．２×Ｒ１、０．８×Ｒ２≦Ｒ３≦１．２×Ｒ２を満足することを特徴とする請求項６に記載の表示装置。
【請求項８】
前記正規走査回路と前記反転走査回路とは、前記複数の画素が形成される基板上に形成され、且つ半導体層が多結晶シリコン層から成る薄膜トランジスタを有し、
前記薄膜トランジスタは、前記複数の画素が有する画素トランジスタと一体に形成されることを特徴とする請求項１から請求項７の何れか１項に記載の表示装置。
【請求項９】
前記第１のトランジスタと前記第２のトランジスタは、半導体層が多結晶シリコン層から成ると共に前記複数の画素が形成される基板上に形成され、且つ前記複数の画素が有する画素トランジスタと一体に形成されることを特徴とする請求項１から請求項８の何れか１項に記載の表示装置。
【請求項１０】
前記表示パネルは、液晶表示パネルであり、
前記表示装置は、液晶表示装置であることを特徴とする請求項１から請求項９の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、高精細化の表示パネルを有する表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
デジタルカメラ用の液晶表示パネルでは、カメラ撮影時のモニタ表示をフレキシブルに変更できるように、表示画面を上下反転させる機能のついた製品が既に販売されている。この上下反転機能は、入力画像信号の加工でも実現できるが、液晶表示パネルの走査方向を反転させることでも可能である。特に、液晶表示パネルでの反転は、ＴＦＴ駆動基板の回路のみの変更で実現できるためコスト的に有利である。
一方、最近のデジタルカメラ用の液晶表示パネルは高精細化が進み、ＶＧＡクラス以上の液晶表示パネルが商品化されている。液晶表示パネルの高精細化が進むと、１水平方向の画素数が多くなり、１水平方向の走査線（ゲート線ともいう）に、各画素内の画素トランジスタのゲート電極が多数接続されることになる。
これにより、１水平方向の走査線の容量が増加し、走査回路からＨｉｇｈレベル（以下、Ｈレベル）の選択走査電圧が供給されている状態の各走査線に、走査回路からＬｏｗレベル（以下、Ｌレベル）の非選択走査電圧を供給する時の立下がり時定数のバラツキが問題となる。
前述の問題点を解決するための１つの手法として、各走査線の走査回路に接続されてない側に、水平帰線期間（水平ブランキング期間）のみ動作し、各走査線を同時にリセットするリセット回路を設けることが、下記特許文献１に記載されている。
また、前述の問題点を解決するための他の手法として、複数の画素がマトリクス状に配置された画素アレイの両サイドに走査回路を設け、各走査線の両側から選択走査電圧、非選択走査電圧を供給する液晶表示装置も商品化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３４４８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数の画素がマトリクス状に配置された画素アレイの両サイドに、画素トランジスタと同時に形成される薄膜トランジスタで構成される走査回路を形成した液晶表示装置において、上下反転機能を付加する場合に、画素アレイの両サイドの走査回路に上下反転機能を付加することは、回路規模が増大するので、液晶表示パネルのパネルサイズが大きくなりコスト上昇を招く。
この問題点は、画素アレイの両サイドに形成される走査回路の片方を、順方向走査用の正規走査回路、もう片方を逆方向走査用の反転走査回路とすることで解決することができる。
しかしながら、画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した場合に、液晶表示パネルの高精細化が進み、１水平方向の画素数が多くなると、１水平方向の走査線の容量が増加し、正規走査回路（あるいは、反転走査回路）からＨレベルの選択走査電圧が供給されている状態の各走査線に、正規走査回路（あるいは、反転走査回路）からＬレベルの非選択走査電圧を供給する時の立下がり時定数のバラツキが問題となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示領域と、前記表示領域を囲う周辺領域とを有する表示パネルと、前記複数の画素に走査電圧を供給する複数の走査線と、前記周辺領域の一方の側に設けられ、前記複数の走査線の各々と接続されている正規走査回路と、前記周辺領域の前記一方の側と対向する他方の側に設けられ、前記複数の走査線の各々と接続されている反転走査回路とを備える表示装置であって、前記正規走査回路は、前記複数の走査線に対して、第１の方向に順次前記走査電圧を供給し、前記反転走査回路は、前記複数の走査線に対して、前記第１の方向とは反対方向の第２の方向に順次前記走査電圧を供給し、前記一方の側には、複数の第１のトランジスタが形成され、前記他方の側には、複数の第２のトランジスタが形成され、前記複数の第１のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続され、前記複数の第２のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続されている。
（２）（１）において、前記複数の第１のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給され、前記複数の第２のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給されている。
（３）（１）または（２）において、前記複数の第１のトランジスタ及び前記複数の第２のトランジスタのゲート電極の各々は、共通の信号線に接続されている。
【０００６】
（４）（１）ないし（３）の何れかにおいて、前記第１のトランジスタと前記第２のトランジスタとは、各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給する。
（５）（４）において、前記第１のトランジスタのオン抵抗は、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗よりも低く、前記第２のトランジスタのオン抵抗は、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗よりも低い。
（６）（１）ないし（３）の何れかにおいて、前記第１のトランジスタは、前記反転走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給し、前記第２のトランジスタは、前記正規走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給する。
（７）（６）において、前記第１のトランジスタのオン抵抗をＲ１、前記第２のトランジスタのオン抵抗をＲ２、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗をＲ３、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗をＲ４とするとき、０．８×Ｒ１≦Ｒ４≦１．２×Ｒ１、０．８×Ｒ２≦Ｒ３≦１．２×Ｒ２を満足する。
（８）（１）ないし（７）の何れかにおいて、前記正規走査回路と前記反転走査回路とは、前記複数の画素が形成される基板上に形成され、且つ半導体層が多結晶シリコン層から成る薄膜トランジスタを有し、前記薄膜トランジスタは、前記複数の画素が有する画素トランジスタと一体に形成される。
（９）（１）ないし（８）の何れかにおいて、前記第１のトランジスタと前記第２のトランジスタは、半導体層が多結晶シリコン層から成ると共に前記複数の画素が形成される基板上に形成され、且つ前記複数の画素が有する画素トランジスタと一体に形成される。
（１０）（１）ないし（９）の何れかにおいて、前記表示パネルは、液晶表示パネルであり、前記表示装置は、液晶表示装置である。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施例の液晶表示装置の液晶表示パネルの概略構成を示すブロック図である。
【図３】本実施例の液晶表示装置の走査回路を説明する図である。
【図４】本発明の実施例の液晶表示装置の液晶表示パネルの変形例の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。本実施例の液晶表示装置は、デジタルカメラの表示部として使用される、小型のＴＦＴ方式の液晶表示装置である。
本実施例の液晶表示装置は、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
また、第１の基板（ＳＵＢ１）は、第２の基板（ＳＵＢ２）よりも大きな面積を有し、第１の基板（ＳＵＢ１）の、第２の基板（ＳＵＢ２）と対向しない領域には、半導体チップ（ＣＩＰ）が実装され、さらに、当該領域の一辺の周辺部には、フレキシブル配線基板（ＦＰＣ）が実装される。
なお、基板の材質は絶縁性の基板であればよく、ガラスに限られず、プラスチックなどでもよい。また、カラーフィルタは第２の基板側ではなく第１の基板側に設けてもよい。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
また、本発明において、液晶表示パネルの内部構造とは関係がない場合は、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
【００１０】
図２は、本発明の実施例の液晶表示装置の液晶表示パネルの概略構成を示すブロック図である。
図２において、ＣＩＰは半導体チップであり、この半導体チップ（ＣＩＰ）の内部には、表示制御回路（ＣＣＳ）と、映像線駆動回路（ＤＣＳ）が設けられる。また、ＧＣＰは正規走査回路、ＧＣＲは反転走査回路である。
ＡＲは、表示領域であり、表示領域（ＡＲ）内には複数の画素がマトリクス状に形成される。各画素は、複数の走査線（または、ゲート線）（Ｇ）と映像線（または、ドレイン線、ソース線）（Ｄ）との交差する部分に対応して設けられる。各画素は、画素トランジスタ（ＴＦＴ）と、画素トランジスタ（ＴＦＴ）のソース電極に接続される画素電極（ＰＸ）とを有する。
ここで、画素電極（ＰＸ）と、Ｖｃｏｍの共通電圧が供給される対向電極との間には、液晶層が挟持されるので、画素電極（ＰＸ）と対向電極との間には、液晶容量（ＣＬＣ）が形成される。さらに、画素電極（ＰＸ）と、対向電極との間には、保持容量（Ｃａｄｄ）も形成される。
なお、図２では、画素電極（ＰＸ）は、２個のみを図示しているが、この画素電極（ＰＸ）、画素トランジスタ（ＴＦＴ）および保持容量（Ｃａｄｄ）は、マトリクス状に複数設けられる。
本実施例の液晶表示パネルにおいて、列方向に配置された各画素の画素トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ）に接続され、各映像線（Ｄ）は映像線駆動回路（ＤＣＳ）に接続される。
また、行方向に配置された各画素における画素トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）に接続される。ここで、画素トランジスタ（ＴＦＴ）は、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。
【００１１】
本実施例では、図１に示すように、半導体チップ（ＣＩＰ）は、液晶表示パネルの第１の基板（ＳＵＢ１）の１辺の周辺部に実装される。また、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）は、画素トランジスタ（ＴＦＴ）と同様、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。そして、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）は、第１の基板（ＳＵＢ１）上で、複数の画素がマトリクス状に配置された画素アレイの両側に、画素トランジスタ（ＴＦＴ）と一体に形成される。
表示制御回路（ＣＣＳ）は、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、映像線駆動回路（ＤＣＳ）、および、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）を制御・駆動する。
正規走査回路（ＧＣＰ）、または、反転走査回路（ＧＣＲ）は、表示制御回路（ＣＣＳ）の制御の基に走査線（Ｇ）に順次選択走査電圧を供給し、また、映像線駆動回路（ＤＣＳ）は、表示制御回路（ＣＣＳ）の基に、映像線（Ｄ）に映像電圧（即ち、表示データに対応する階調電圧）を供給する。
液晶表示パネルに画像を表示する際、正規走査回路（ＧＣＰ）は、走査線（Ｇ）を上から下（あるいは、下から上）に向かって選択し、また、反転走査回路（ＧＣＲ）は、走査線（Ｇ）を下から上（あるいは、上から下）に向かって選択する。これにより、正規走査回路（ＧＣＰ）に代えて、反転走査回路（ＧＣＲ）を選択することにより、液晶表示パネルに表示される画像の上下を反転することができる。
一方、ある走査線（Ｇ）の選択期間中に、映像線駆動回路（ＤＣＳ）は、表示データに対応する階調電圧を、映像線（Ｄ）に供給する。
映像線（Ｄ）に供給された階調電圧は、選択された画素の画素トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＣＬＣ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１２】
本実施例は、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方のサイドに正規走査回路（ＧＣＰ）、他方のサイドに反転走査回路（ＧＣＲ）を設けた液晶表示パネルにおいて、水平帰線期間（Ｈ_ＢＬＫ）内にのみ動作し、全ての走査線（Ｇ）を同時にリセット、即ち、画素トランジスタ（ＴＦＴ）をオフ状態にするリセットトランジスタ（ＴＲ１，ＴＲ２）を、画素アレイの左右に設けたことを特徴とする。ここで、リセットトランジスタ（ＴＲ１，ＴＲ２）は、画素トランジスタ（ＴＦＴ）と同様、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。そして、リセットトランジスタ（ＴＲ１，ＴＲ２）は、画素トランジスタ（ＴＦＴ）と一体に形成される。
本実施例により、液晶表示パネルに画像を表示する際に、有効表示領域の各画素の共通電圧ムラ（特に、表示面の左右の共通電圧の電位差）を抑圧でき、フリッカ、輝度ムラ等の表示品質を向上させることができる。その、理由を以下にのべる。
液晶表示パネルにおいて、走査線（Ｇ）に付加される容量の増加に伴う画質劣化は、１水平期間に１水平方向の画素への書き込みが完了さえすれば、走査線（Ｇ）上の電圧の立下り時定数が原因となって発生する。これは、例えば、走査線（Ｇ）を片側のみでリセットした場合、即ち、走査線（Ｇ）の片側から非選択走査電圧を供給した場合、当然、非選択走査電圧が供給された走査線（Ｇ）の片側に近い近端は時定数が低く、非選択走査電圧が供給された走査線（Ｇ）の片側から遠い遠端は高くなる。
水平方向の各画素に書き込まれた階調電圧は、走査線（Ｇ）上の電圧が非選択走査電圧となって（即ち、立下がって）、最終的な保持電圧となるが、走査線（Ｇ）上の電圧が立下がる時のフィードスルーが最終的に画素電圧に重畳される。
重畳されるフィードスルーは、単に走査線（Ｇ）と画素電極（ＰＸ）との間の容量結合のみではなく、走査線（Ｇ）上の電圧の立下りの途中段階（画素トランジスタ（ＴＦＴ）がＯＮ状態の段階）でも、画素電極（ＰＸ）と走査線（Ｇ）との間の容量結合により、電荷の再配分が起こり、再配分自体も時定数を持つ。
【００１３】
非選択走査電圧が供給された走査線（Ｇ）の片側に近い近端と、遠端で立下り時定数が異なると、この電荷の再配分に差が生じ、結果的に、画素アレイの左右でフィードスルー量が異なり、例えば、最適共通電圧が、画素アレイの左右で差が生じてフリッカ、輝度差の原因となる。
これに対して、本実施例では、画素アレイの左右にリセットトランジスタ（ＴＲ１，ＴＲ２）を設け、このリセットトランジスタ（ＴＲ１，ＴＲ２）を、水平帰線期間（Ｈ_ＢＬＫ）内に動作させることにより、全ての走査線（Ｇ）を同時にリセット、即ち、画素トランジスタ（ＴＦＴ）をオフ状態にする。
このように、本実施例では、画素アレイの左右から、均等に、走査線（Ｇ）上の電圧を立ち下げることができるので、前述したような「最適共通電圧が、画素アレイの左右で差が生じフリッカ、輝度差の原因となる」という問題点を抑圧することができる。しかも、１走査線（Ｇ）毎に１対のリセットトランジスタ（ＴＲ１，ＴＲ２）の２個の薄膜トランジスタで実現できるので、回路規模の増大も回避することができる。
【００１４】
なお、図３に示すように、通常、画素アレイの左右の正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）には、１フレーム期間内の非選択走査期間に非選択走査信号（ＣＫＢ）により動作し、各走査線（Ｇ）に非選択走査電圧を供給するリセット用のトランジスタ（ＴＲ３）が設けられる。このトランジスタ（ＴＲ３）は、前述の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）と同様の働きを行う。
本実施例では、走査線（Ｇ）上の非選択走査電圧を保持するのではなく、立下がり時定数のみを揃える１対のリセットトランジスタ（ＴＲ１，ＴＲ２）を走査線（Ｇ）毎に個別に設ける点が特徴である。
したがって、本実施例の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）のオン抵抗は、正規走査回路（ＧＣＰ）あるいは反転走査回路（ＧＣＲ）内のトランジスタ（ＴＲ３）のオン抵抗より低くなければならない。
即ち、本実施例では、リセットトランジスタ（ＴＲ１）のオン抵抗は、正規走査回路（ＧＣＰ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、正規走査回路（ＧＣＰ）の各出力端子から見た正規走査回路（ＧＣＰ）の内部抵抗よりも低く、かつ、リセットトランジスタ（ＴＦ２）のオン抵抗は、反転走査回路（ＧＣＲ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、反転走査回路（ＧＣＲ）の各出力端子から見た反転走査回路（ＧＣＲ）の内部抵抗よりも低くなければならない。
このように、本実施例では、画素アレイの水平方向の画素のフィードスルーの左右間の差を抑圧できるため、表示品質を向上させることができる。
【００１５】
前述の実施例において、画素アレイの左右に設けたリセットトランジスタ（ＴＲ１，ＴＲ２）の両方を、水平帰線期間（Ｈ_ＢＬＫ）内に動作させる必要はなく、片側の走査回路が動作している時は、動作していない走査回路側のリセットトランジスタのみを動作させても、前述の実施例と同様の効果が得ることが可能である。
即ち、図４に示すように、表示制御回路（ＣＣＳ）の制御の基に、正規走査回路（ＧＣＰ）が動作している場合は、水平帰線期間（Ｈ_ＢＬＫ）内にリセットトランジスタ（ＴＲ２）のみを動作させ、あるいは、反転走査回路（ＧＣＲ）が動作している場合は、水平帰線期間（Ｈ_ＢＬＫ）内にリセットトランジスタ（ＴＲ１）のみを動作させても、前述の実施例と同様の効果が得ることが可能である。
但し、この場合、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）のリセット用のトランジスタ（ＴＲ３）のオン抵抗と、本実施例の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）のオン抵抗は、極力同じとし、走査線リセット時の左右の時定数を同じにする必要がある。
即ち、リセットトランジスタ（ＴＲ１）のオン抵抗をＲ１、リセットトランジスタ（ＴＲ２）のオン抵抗をＲ２、正規走査回路（ＧＣＰ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、正規走査回路（ＧＣＰ）の各出力端子から見た正規走査回路（ＧＣＰ）の内部抵抗をＲ３、反転走査回路（ＧＣＲ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、反転走査回路（ＧＣＲ）の各出力端子から見た反転走査回路（ＧＣＲ）の内部抵抗をＲ４とするとき、０．８×Ｒ１≦Ｒ４≦１．２×Ｒ１、０．８×Ｒ２≦Ｒ３≦１．２×Ｒ２を満足する必要がある。
なお、前述の実施例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ表示装置などの他の表示装置に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００１６】
ＳＵＢ１  第１の基板
ＳＵＢ２  第２の基板
ＦＰＣ  フレキシブル配線基板
ＡＲ  表示領域
ＣＩＰ  半導体チップ
ＣＣＳ  表示制御回路
ＤＣＳ  映像線駆動回路
ＧＣＰ  正規走査回路
ＧＣＲ  反転走査回路
ＰＸ  画素電極
ＴＦＴ  画素トランジスタ
Ｇ  走査線（または、ゲート線）
Ｄ  映像線（または、ドレイン線、ソース線）
ＣＬＣ  液晶容量
Ｃａｄｄ  保持容量
ＴＲ１，ＴＲ２，ＴＲ３  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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