(57)【要約】【課題】例えば光電変換素子が飽和状態となった場合であっても、残像が低減するように電荷蓄積部に蓄積された蓄積電荷を確実にリセットして、安定した検出動作を行うことができるようにする。【解決手段】光電変換素子ＰＤ１は、受光量に応じた電荷を発生する。光電変換素子ＰＤ１によって変換された電荷は電荷蓄積部（蓄積容量Ｃ０）に蓄積される。蓄積容量Ｃ０に蓄積された蓄積電荷は、蓄積容量Ｃ０に所定のリセット電圧Ｖｒｓｔが与えられることによりリセットされる。このとき、所定のリセット電圧Ｖｒｓｔを１水平走査期間を超える期間に亘って連続または間欠的に蓄積容量に与えることにより、例えば光電変換素子ＰＤ１が飽和状態となった場合であっても、残像が低減するように蓄積容量Ｃ０に蓄積された蓄積電荷を確実にリセットすることができる。【選択図】図５
2011135561.tif 000002
【特許請求の範囲】
【請求項１】
２次元的に配列された複数のセンサ素子と、
前記センサ素子を駆動するセンサ駆動手段と
を備え、
前記センサ素子は、
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子の一端に接続され、前記光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、
前記電荷蓄積部に所定のリセット電圧を与えることにより前記電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段と
を有し、
前記センサ駆動手段は、
前記所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に前記電荷蓄積部に与えられるように前記リセット手段を制御する
センサ装置。
【請求項２】
前記リセット手段は、リセット用トランジスタであり、
前記リセット用トランジスタは、前記リセット用トランジスタをオン・オフ制御するリセット制御信号が印加されるゲート端子を有し、
前記センサ駆動手段は、前記リセット用トランジスタのゲート端子に前記リセット制御信号として、１水平走査期間を超えるパルス幅を有する信号を印加することで、前記所定のリセット電圧が１水平走査期間を超える期間に亘って連続的に前記蓄積容量に与えられるようにする
請求項１に記載のセンサ装置。
【請求項３】
前記リセット手段は、リセット用トランジスタであり、
前記リセット用トランジスタは、前記リセット用トランジスタをオン・オフ制御するリセット制御信号が印加されるゲート端子を有し、
前記センサ駆動手段は、前記リセット用トランジスタのゲート端子に前記リセット制御信号として、１水平走査期間を超える期間内に２以上の間欠的なパルス信号を印加することで、前記所定のリセット電圧が１水平走査期間を超える期間に亘って間欠的に前記蓄積容量に与えられるようにする
請求項１に記載のセンサ装置。
【請求項４】
前記光電変換素子は、絶縁性基板上に形成された非単結晶半導体層を有し、前記非単結晶半導体層は、ｐ型半導体領域と、ｎ型半導体領域と、前記ｐ型半導体領域と前記ｎ型半導体領域との間に形成された真性半導体領域とからなるＰＩＮ構造である
請求項１ないし３のいずれか１項に記載のセンサ装置。
【請求項５】
前記光電変換素子は、前記絶縁性基板上においてゲート絶縁膜を介して前記真性半導体領域に対して対向配置されたゲート電極をさらに有し、
前記ゲート電極に印加する電圧が、前記ｐ型半導体領域に印加する電圧、前記ｎ型半導体領域に印加する電圧、もしくは前記ｐ型半導体領域と前記ｎ型半導体領域とに与える電圧の間にある
請求項４に記載のセンサ装置。
【請求項６】
前記読み出し手段および前記センサ駆動手段はそれぞれ、半導体層を含むトランジスタを有し、
前記読み出し手段および前記センサ駆動手段の各トランジスタの半導体層が、前記絶縁性基板上において前記光電変換素子の前記非単結晶半導体層と同一層に形成されている
請求項４に記載のセンサ装置。
【請求項７】
複数の前記センサ素子が所定のセンサエリアにマトリクス状に配置されたセンサパネルと、
前記センサパネルの背面側から前記センサパネル表面に向けて周期的に照明光を照射するバックライトと、
前記バックライトによる照明光が照射されている状態で得られた前記センサ素子からのセンサ検出信号と、前記バックライトによる照明光が照射されていない状態で得られた前記センサ素子からのセンサ検出信号との差分に基づいて前記センサパネル表面に近接する物体の検出を行う信号処理手段とをさらに備えた
請求項１ないし３のいずれか１項に記載のセンサ装置。
【請求項８】
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子の一端に接続され、前記光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、
前記電荷蓄積部に所定のリセット電圧を与えることにより前記電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段と
を有して２次元的に配列された複数のセンサ素子を駆動する際に、
前記所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に前記電荷蓄積部に与えられるように前記リセット手段を制御する
センサ素子の駆動方法。
【請求項９】
複数の表示画素と複数のセンサ素子とが２次元的に配列された表示パネルと、
複数の前記表示画素を駆動する表示駆動手段と、
複数の前記センサ素子を駆動するセンサ駆動手段と
を備え、
前記複数のセンサ素子はそれぞれ、
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子の一端に接続され、前記光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、
前記電荷蓄積部に所定のリセット電圧を与えることにより前記電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段と
を有し、
前記センサ駆動手段は、
前記所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に前記電荷蓄積部に与えられるように前記リセット手段を制御する
入力機能付き表示装置。
【請求項１０】
前記光電変換素子は、絶縁性基板上に形成された非単結晶半導体層を有し、前記非単結晶半導体層は、ｐ型半導体領域と、ｎ型半導体領域と、前記ｐ型半導体領域と前記ｎ型半導体領域との間に形成された真性半導体領域とからなるＰＩＮ構造であり、
前記読み出し手段および前記センサ駆動手段、ならびに前記表示画素および表示駆動手段はそれぞれ、半導体層を含むトランジスタを有し、
前記読み出し手段および前記センサ駆動手段、ならびに前記表示画素および表示駆動手段の各トランジスタの半導体層が、前記絶縁性基板上において前記光電変換素子の前記非単結晶半導体層と同一層に形成されている
請求項９に記載の入力機能付き表示装置。
【請求項１１】
前記センサ駆動手段は、
前記所定のリセット電圧が１００μｓｅｃ以上の期間に亘って連続または間欠的に前記電荷蓄積部に与えられるように前記リセット手段を制御する
請求項９に記載の入力機能付き表示装置。
【請求項１２】
請求項９ないし１１のいずれか１項に記載の入力機能付き表示装置を備えた電子機器。
【請求項１３】
複数のセンサ素子が２次元的に配列され、入射した放射線または放射線を波長変換した後の光に応じて電荷を発生する画素部と、
複数の前記センサ素子を駆動するセンサ駆動手段と
を備え、
前記複数のセンサ素子はそれぞれ、
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子の一端に接続され、前記光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、
前記電荷蓄積部に所定のリセット電圧を与えることにより前記電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段と
を有し、
前記センサ駆動手段は、
前記所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に前記電荷蓄積部に与えられるように前記リセット手段を制御する
放射線撮像装置。
【請求項１４】
前記光電変換素子は、ｐ型半導体領域と、ｎ型半導体領域と、前記ｐ型半導体領域と前記ｎ型半導体領域との間に形成された真性半導体領域とが垂直方向に積層配置されたＰＩＮ構造である
請求項１３に記載の放射線撮像装置。
【請求項１５】
入射した放射線を放射線よりも波長の長い光に変換する波長変換手段をさらに備え、
前記画素部は、前記波長変換手段によって波長変換された後の光に応じて電荷を発生する
請求項１３に記載の放射線撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物体の撮像や近接物体の位置検出を行うためのセンサ装置、そのようなセンサ装置に適用されるセンサ素子の駆動方法、センサ機能（入力機能）と表示機能とを有する入力機能付き表示装置、ならびに、そのような表示装置を備えた電子機器に関する。また、α線，β線，γ線，Ｘ線に代表される放射線を波長変換して、放射線に基づく情報を読み取る放射線撮像装置に関する。
【背景技術】
【０００２】
従来より、光電変換素子がマトリクス状に配置されたセンサパネルを有する光学式のセンサ装置が知られている（特許文献１，２参照）。また、表示パネル内に表示画素と共に光電変換素子をマトリクス状に配置することで、表示パネルそのものに光学式のセンサ機能を持たせた表示装置が開発されている（特許文献３，４参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−９２８０７号公報
【特許文献２】特開２００１−３４５４４０号公報
【特許文献３】特開２００６−２７６２２３号公報
【特許文献４】特開２００８−２３３２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなセンサ装置または表示装置では、受光量に応じて発生した光電変換素子からの電荷を蓄積容量に蓄積し、その蓄積容量の蓄積電荷に応じた電圧値を読み出してセンサ検出信号として出力する。パネル表面に近接した物体の位置、距離、および大きさ等に応じて光電変換素子に入射する光量が変化し、センサ検出信号も変化するので、マトリクス状に配置された複数の受光素子からの各センサ検出信号を適切に信号処理することで、パネル上に近接した物体の位置等を検出することができる。このような装置では、光電変換素子による所定の受光（露光）期間後に、読み出し動作をし、その後、蓄積容量に所定のリセット電圧を与えることにより蓄積容量に蓄積された蓄積電荷をリセットする。その後、再び受光、読み出しをするといったセンサ動作を繰り返す。
【０００５】
このようなセンサ動作において、リセット動作をしたにも関わらず、リセット前の蓄積容量の状態が残ってしまう場合がある。リセット前の蓄積容量の状態が残ってしまうと、次の読み出し動作時において、いわゆる残像が発生してしまい、良好な検出結果が得られなくなってしまう。従来、例えば上記特許文献２には、リセット用トランジスタを用いて残像を低減する発明が開示されている。しかしながら、従来ではゲート電極を有するＰＩＮ型のフォトダイオードを光電変換素子として用いた場合に生ずる残像の問題については対策が不十分である。ＰＩＮ型のフォトダイオードの場合、ｉ層が蓄積状態（飽和状態）、空乏状態、もしくは反転状態のいずれかの状態になる。特にｉ層が蓄積状態となった後に短期間、リセット電圧を与えても、蓄積容量に蓄積された蓄積電荷を十分にリセットすることができない問題があり、その対策が必要とされている。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、例えば光電変換素子が蓄積状態（飽和状態）となった場合であっても、残像が低減するように電荷蓄積部に蓄積された蓄積電荷を確実にリセットして、安定した検出動作を行うことができるようにしたセンサ装置、センサ素子の駆動方法、入力機能付き表示装置および電子機器、ならびに放射線撮像装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によるセンサ装置は、２次元的に配列された複数のセンサ素子と、センサ素子を駆動するセンサ駆動手段とを備え、センサ素子が、受光量に応じた電荷を発生する光電変換素子と、光電変換素子の一端に接続され、光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、電荷蓄積部に所定のリセット電圧を与えることにより電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段とを有するものである。そして、センサ駆動手段が、所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に電荷蓄積部に与えられるようにリセット用トランジスタを駆動制御するようにしたものである。
【０００８】
本発明によるセンサ素子の駆動方法は、受光量に応じた電荷を発生する光電変換素子と、光電変換素子の一端に接続され、光電変換素子によって変換された電荷が蓄積される電荷蓄積部と、電荷蓄積部の蓄積電荷に応じた電圧値または蓄積電荷を読み出してセンサ検出信号として出力する読み出し手段と、電荷蓄積部に所定のリセット電圧を与えることにより電荷蓄積部に蓄積された蓄積電荷をリセットするリセット手段とを有して２次元的に配列された複数のセンサ素子を駆動する際に、所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に電荷蓄積部に与えられるようにリセット手段を制御するようにしたものである。
【０００９】
本発明による入力機能付き表示装置は、複数の表示画素と複数のセンサ素子とが２次元的に配列された表示パネルと、複数の表示画素を駆動する表示駆動手段と、複数のセンサ素子を駆動するセンサ駆動手段とを備えたものである。そして、複数のセンサ素子のそれぞれに対して、上記本発明によるセンサ装置のセンサ駆動手段と同様の制御を行うようにしたものである。
本発明による電子機器は、本発明による入力機能付き表示装置を備えたものである。
【００１０】
本発明による放射線撮像装置は、複数のセンサ素子が２次元的に配列され、入射した放射線または放射線を波長変換した後の光に応じて電荷を発生する画素部を備えたものである。そして、複数のセンサ素子のそれぞれに対して、上記本発明によるセンサ装置のセンサ駆動手段と同様の制御を行うようにしたものである。
【００１１】
本発明によるセンサ装置、センサ素子の駆動方法、入力機能付き表示装置、電子機器または放射線撮像装置では、センサ素子において、受光量に応じた電荷が光電変換素子で発生する。そして、光電変換素子によって変換された電荷が電荷蓄積部に蓄積され、電荷蓄積部の蓄積電荷または蓄積電荷に応じた電圧値がセンサ検出信号として出力される。電荷蓄積部に蓄積された蓄積電荷は、電荷蓄積部に所定のリセット電圧が与えられることによりリセットされる。このとき、所定のリセット電圧を１水平走査期間を超える期間に亘って連続または間欠的に蓄積容量に与えることにより、例えば光電変換素子が飽和状態となった場合であっても、残像が低減されるように電荷蓄積部に蓄積された蓄積電荷を確実にリセットすることができる。
【発明の効果】
【００１２】
本発明のセンサ装置、センサ素子の駆動方法、入力機能付き表示装置、電子機器または放射線撮像装置によれば、所定のリセット電圧が１水平走査期間を超える期間に亘って連続または間欠的に電荷蓄積部に与えられるようにしたので、例えば光電変換素子が飽和状態となった場合であっても、残像が低減するように電荷蓄積部に蓄積された蓄積電荷を確実にリセットして、安定した検出動作（撮像動作）を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る入力機能付き表示装置の構成例を表すブロック図である。
【図２】図１に示したＩ／Ｏディスプレイパネルの構成例を表すブロック図である。
【図３】図２に示した表示エリア（センサエリア）内の画素配置例を表す平面図である。
【図４】図３に示した画素配置におけるセンサ素子（撮像画素）と信号線との接続関係の一例を表す平面模式図である。
【図５】図１に示した表示装置におけるセンサ素子の構成例を表す回路図である。
【図６】図５に示したセンサ素子における主要部分の構造を表す断面図である。
【図７】（Ａ）は光電変換素子が蓄積状態（飽和状態）にある場合を示す説明図であり、（Ｂ）は光電変換素子が空乏状態にある場合を示す説明図である。
【図８】図５に示したセンサ素子における容量カップリングについて説明するための回路図である。
【図９】図５に示したセンサ素子における残像特性を示す特性図である。
【図１０】図１に示した表示装置におけるセンサ動作（撮像動作）の一例を表すタイミング波形図である。
【図１１】（Ａ）はリセット制御信号の比較例を示す波形図であり、（Ｂ）はリセット制御信号の第１の例を示す波形図であり、（Ｃ）はリセット制御信号の第２の例を示す波形図である。
【図１２】（Ａ）は図１に示した表示装置において、強い外光がある場合にセンサエリアに近接物体がある状態を示し、（Ｂ）はその状態におけるセンサ出力電圧の例を示す説明図である。
【図１３】（Ａ）は図１に示した表示装置において、外光が弱い場合にセンサエリアに近接物体がある状態を示し、（Ｂ）はその状態におけるセンサ出力電圧の例を示す説明図である。
【図１４】差分画像を用いた近接物体の検出方法について説明するための写真図である。
【図１５】（Ａ）は図１に示した表示装置において近接物体の検出処理の結果を利用したアプリケーションプログラムの第１の実行例を示し、（Ｂ）は第２の実行例を示す説明図である。
【図１６】近接物体の検出処理の結果を利用したアプリケーションプログラムの第３の実行例を示す説明図である。
【図１７】近接物体の検出処理の結果を利用したアプリケーションプログラムの第４の実行例を示す説明図である。
【図１８】近接物体の検出処理の結果を利用したアプリケーションプログラムの第５の実行例を示す説明図である。
【図１９】図１に示した表示装置の第１の適用例の外観を表す斜視図である。
【図２０】（Ａ）は第２の適用例の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図２１】第３の適用例の外観を表す斜視図である。
【図２２】第４の適用例の外観を表す斜視図である。
【図２３】（Ａ）は第５の適用例の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図２４】本発明の第２の実施の形態に係る光電変換装置の一構成例を表すブロック図である。
【図２５】光電変換装置と波長変換体の組合せからなる放射線撮像装置を表す構成図である。
【図２６】図２４に示した光電変換装置に適用されるアクティブ型の画素回路の第１の構成例を示す回路図である。
【図２７】図２４に示した光電変換装置に適用されるアクティブ型の画素回路の第２の構成例を示す回路図である。
【図２８】図２４に示した光電変換装置に適用されるパッシブ型の画素回路の第１の構成例を示す回路図である。
【図２９】図２４に示した光電変換装置に適用されるパッシブ型の画素回路の第２の構成例を示す回路図である。
【図３０】図２４に示した光電変換装置の要部を示す断面図である。
【図３１】図２６および図２７に示したアクティブ型の画素回路に適用される動作タイミングの第１の例を示す説明図である。
【図３２】図２８および図２９に示したパッシブ型の画素回路に適用される動作タイミングの第１の例を示す説明図である。
【図３３】図３１に示した動作タイミングに対応するタイミングチャートである。
【図３４】図３２に示した動作タイミングに対応するタイミングチャートである。
【図３５】図２６および図２７に示したアクティブ型の画素回路に適用される動作タイミングの第２の例を示す説明図である。
【図３６】図３５に示した動作タイミングに対応するタイミングチャートである。
【図３７】図２６および図２７に示したアクティブ型の画素回路に適用される動作タイミングの第３の例を示す説明図である。
【図３８】図２８および図２９に示したパッシブ型の画素回路に適用される動作タイミングの第２の例を示す説明図である。
【図３９】アクティブ型の画素回路に適用される比較例の動作タイミングの第１の例を示す説明図である。
【図４０】アクティブ型の画素回路に適用される比較例の動作タイミングの第２の例を示す説明図である。
【図４１】パッシブ型の画素回路に適用される比較例の動作タイミングの第１の例を示す説明図である。
【図４２】アクティブ型の画素回路の特性検証用の動作タイミングを示す説明図である。
【図４３】パッシブ型の画素回路の特性検証用の動作タイミングを示す説明図である。
【図４４】（Ａ）は特性検証用の光照射のタイミングを示すタイミングチャートであり、（Ｂ）は特性検証用のリセット制御信号の印加タイミングを示すタイミングチャートである。
【図４５】アクティブ型の画素回路の出力電圧を直接的に測定した結果を示す特性図である。
【図４６】図２７に示したアクティブ型の画素回路の第２の構成例において画素回路単体での出力電圧をアンプを通した後に測定した結果を示す特性図である。
【図４７】図２６に示したアクティブ型の画素回路の第１の構成例において画素回路単体での出力電圧をアンプを通した後に測定した結果を示す特性図である。
【図４８】（Ａ）はアクティブ型の画素回路の第２の構成例において画素回路単体での出力電圧をアンプを通さずに直接的に検証した結果を示す特性図であり、（Ｂ）はアクティブ型の画素回路の第１の構成例において画素回路単体での出力電圧をアンプを通さずに直接的に検証した結果を示す特性図である。
【図４９】アクティブ型の画素回路の特性検証用の動作タイミングを示す説明図である。
【図５０】アクティブ型の画素回路においてリセット電圧を印加するタイミングを変化させた場合の出力電圧を測定した結果を示す特性図である。
【図５１】（Ａ）はアクティブ型の画素回路において１フレーム期間内で間欠的にリセット電圧を印加した場合の出力電圧を測定した結果を示す特性図であり、（Ｂ）はアクティブ型の画素回路において１フレーム期間内で連続的にリセット電圧を印加した場合の出力電圧を測定した結果を示す特性図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための最良の形態（以下、単に実施の形態という）について、図面を参照して詳細に説明する。
【００１５】
＜第１の実施の形態＞
［入力機能付き表示装置の全体構成］
図１は、本発明の第１の実施の形態に係る入力機能付き表示装置（表示撮像装置）の全体構成の一例を表すものである。この表示装置は、Ｉ／Ｏディスプレイパネル２０と、バックライト１５と、表示ドライブ回路１２と、受光ドライブ回路１３と、画像処理部１４と、アプリケーションプログラム実行部１１とを備えている。
【００１６】
Ｉ／Ｏディスプレイパネル２０は、例えば液晶パネル（ＬＣＤ（Liquid Crystal Display））からなる。Ｉ／Ｏディスプレイパネル２０は、後述する図３に示すように複数の表示画素３１ＲＧＢが行列状にマトリクス配置され、線順次動作をしながら表示データに基づく所定の図形や文字などの画像を表示する表示パネルとしての機能（表示機能）を有している。Ｉ／Ｏディスプレイパネル２０にはまた、後述する図３に示すように複数のセンサ素子３３が撮像画素として行列状にマトリクス配置され、パネル表面に接触または近接する物体（近接物体）を検出、撮像するセンサパネルとしての機能（検出機能、撮像機能）を有している。
【００１７】
バックライト１５は、Ｉ／Ｏディスプレイパネル２０の表示および検出用の光源であり、例えば複数の発光ダイオードが配置されたものである。バックライト１５は、表示ドライブ回路１２によって駆動制御され、後述するようにＩ／Ｏディスプレイパネル２０の動作タイミングに同期した所定のタイミングで、高速にオン・オフ（点灯・消灯）動作が可能となっている。バックライト１５は、Ｉ／Ｏディスプレイパネル２０の背面側からパネル表面に向けて周期的に照明光Ｌｏｎを照射するようになっている。
【００１８】
表示ドライブ回路１２は、Ｉ／Ｏディスプレイパネル２０において表示データに基づく画像が表示されるように（表示動作を行うように）、このＩ／Ｏディスプレイパネル２０の表示画素３１ＲＧＢの駆動を行う（線順次表示動作の駆動を行う）回路である。表示ドライブ回路１２はまた、バックライト１５のオン・オフ（点灯・消灯）制御を行うようになっている。
【００１９】
受光ドライブ回路１３は、Ｉ／Ｏディスプレイパネル２０の各センサ素子（撮像画素）３３からセンサ検出信号（撮像信号）が得られるように（物体を検出、撮像するように）、このＩ／Ｏディスプレイパネル２０の駆動を行う（線順次撮像動作の駆動を行う）回路である。なお、各センサ素子３３からのセンサ検出信号（撮像信号）は、例えばフレーム単位でフレームメモリ１３Ａに蓄積され、検出画像（撮像画像）として画像処理部１４へ出力されるようになっている。
【００２０】
画像処理部１４は、受光ドライブ回路１３から出力される撮像画像に基づいて所定の画像処理（演算処理）を行うものである。画像処理部１４は、画像処理を行った結果として、例えばＩ／Ｏディスプレイパネル２０に近接等する物体に関する物体情報（位置座標データ、物体の形状や大きさに関するデータなど）を検出し、取得するようになっている。
【００２１】
アプリケーションプログラム実行部１１は、画像処理部１４による検知結果に基づいて所定のアプリケーションソフトに応じた処理を実行するものである。この処理としては例えば、検知した物体の位置座標を表示データに含むようにし、Ｉ／Ｏディスプレイパネル２０上に表示させるものなどが挙げられる。なお、このアプリケーションプログラム実行部１１で生成される表示データは、表示ドライブ回路１２へ供給されるようになっている。
【００２２】
［Ｉ／Ｏディスプレイパネル２０の構成例］
図２は、Ｉ／Ｏディスプレイパネル２０の構成例を示している。Ｉ／Ｏディスプレイパネル２０は、表示エリア（センサエリア）２１と、表示用Ｈドライバ２２と、表示用Ｖドライバ２３と、センサ読み出し用Ｈドライバ２５と、センサ用Ｖドライバ２４とを有している。
【００２３】
図１および図２において、受光ドライブ回路１３、センサ用Ｖドライバ２４およびセンサ読み出し用Ｈドライバ２５は、本発明における「センサ駆動手段」の一具体例に対応している。表示ドライブ回路１２、表示用Ｈドライバ２２および表示用Ｖドライバ２３は、「表示駆動手段」の一具体例に対応している。Ｉ／Ｏディスプレイパネル２０は、「表示パネル」および「センサパネル」の一具体例に対応している。受光ドライブ回路１３および画像処理部１４は、「信号処理手段」の一具体例に対応している。
【００２４】
表示エリア（センサエリア）２１は、バックライト１５からの光を変調して照射光（表示光と、例えば赤外光源等（図示せず）による検出用の照射光とを含むもの。以下同様。）を出射すると共にこのエリアに接触または近接する物体を検出（撮像）する領域である。表示エリア（センサエリア）２１には、表示画素３１ＲＧＢ（例えば液晶素子）と、後述するセンサ素子３３とが、それぞれマトリクス状に配置されている。
【００２５】
表示用Ｈドライバ２２は、表示ドライブ回路１２から供給される表示駆動用の表示信号および制御クロックに基づいて、表示用Ｖドライバ２３と共に表示エリア２１内の表示画素３１ＲＧＢを線順次駆動するものである。
【００２６】
センサ読み出し用Ｈドライバ２５は、受光ドライブ回路１３による駆動制御に従って、センサ用Ｖドライバ２４と共にセンサエリア２１内の撮像画素としてのセンサ素子３３を線順次駆動し、検出信号（撮像信号）を取得するものである。受光ドライブ回路１３は、近接物体に対してバックライト１５からの照射光が照射されているときに、照射光による反射光と環境光（外光）との合算光量に応じてセンサ素子３３に充電電荷が蓄積されるような駆動制御を行うようになっている。また、バックライト１５からの照射光が照射されていないときに、環境光の光量に応じてセンサ素子３３に充電電荷が蓄積されるような駆動制御を行うようになっている。センサ読み出し用Ｈドライバ２５は、これらの駆動制御によりセンサ素子３３から取得された、バックライト１５がオン時とオフ時とにおける各センサ検出信号（撮像信号）を受光ドライブ回路１３に出力するようになっている。
【００２７】
図３は、表示エリア（センサエリア）２１における各画素の詳細構成例を示している。例えば図３に示したように、表示エリア２１の画素３１は、表示画素３１ＲＧＢと、撮像画素としてのセンサ素子３３と、センサ素子３３用の配線が形成された配線部３２とから構成されている。表示画素３１ＲＧＢは、赤（Ｒ）用の表示画素３１Ｒと、緑（Ｇ）用の表示画素３１Ｇと、青（Ｂ）用の表示画素３１Ｂとから構成されている。これら表示画素３１ＲＧＢ、センサ素子３３および配線部３２はそれぞれ、表示エリア（センサエリア）２１上でマトリクス状に並んで配置されている。また、センサ素子３３と、このセンサ素子３３を駆動するための配線部３２とが、一定周期で互いに分離配置されている。このような配置により、センサ素子３３および配線部３２からなるセンサリアを表示画素３１ＲＧＢに対して極めて認識しづらくなると共に、表示画素３１ＲＧＢにおける開口率低減が最小限に抑えられるようになっている。また、配線部３２を、表示画素３１ＲＧＢの開口に寄与しない領域(例えば、ブラックマトリクスで遮光された領域や反射領域など)に配置するようにすれば、表示品位を落とすことなく受光回路を配置することが可能となる。なお、各センサ素子３３には、例えば図４に示したように、リセット制御信号線Ｒｅｓｅｔ＿１〜Ｒｅｓｅｔ＿ｎおよびリード制御信号線Ｒｅａｄ＿１〜Ｒｅａｄ＿ｎが、水平ライン方向に沿って接続されるようになっている。
【００２８】
［センサ素子３３の構成例］
センサ素子３３は、例えば図５に示したように、光電変換素子ＰＤ１と、リセット用トランジスタＴｒ１と、蓄積ノードＰ１と、増幅用トランジスタＴｒ２と、選択・読み出し用トランジスタＴｒ３と、蓄積容量Ｃ０（電荷蓄積部）とを有している。
【００２９】
光電変換素子ＰＤ１は、入射光量に応じた電荷を発生させるものであり、例えばＰＩＮ型のフォトダイオードにより構成されている。ＰＩＮ型のフォトダイオードは、後述の図６に示すように、ｐ型半導体領域５４Ａと、ｎ型半導体領域５４Ｂと、ｐ型半導体領域５４Ａとｎ型半導体領域５４Ｂとの間に形成された真性半導体領域（ｉ領域）５４Ｃとを有するものである。光電変換素子ＰＤ１はまた、後述の図６に示すように、アノード電極５５、カソード電極５６およびゲート電極５２を有し、ｐ型半導体領域５４Ａにアノード電極５５が接続され、ｎ型半導体領域５４Ｂにカソード電極５６が接続されている。光電変換素子ＰＤ１のカソード電極５６は、電源電圧ＶＤＤを供給する電源線に接続されている。光電変換素子ＰＤ１の一端（アノード電極５５）は、リセット用トランジスタＴｒ１の一端（ドレイン端子）に接続されている。
【００３０】
蓄積容量Ｃ０は、一端が蓄積ノードＰ１を介して、光電変換素子ＰＤ１の一端（アノード電極５５）とリセット用トランジスタＴｒ１の一端（ドレイン端子）と増幅用トランジスタＴｒ２のゲート端子とに接続されている。蓄積容量Ｃ０には、光電変換素子ＰＤ１によって変換された電荷が蓄積されるようになっている。蓄積ノードＰ１の電圧値は、蓄積容量Ｃ０の蓄積電荷に応じて電圧変動するようになっている。蓄積容量Ｃ０の他端は、リセット用トランジスタＴｒ１のソース端子と共に所定のリセット電圧Ｖｒｓｔ（例えば０Ｖ）の供給線ＶＳＳに接続されている。
【００３１】
リセット用トランジスタＴｒ１、増幅用トランジスタＴｒ２および選択・読み出し用トランジスタＴｒ３はそれぞれ、例えば薄膜トランジスタ（ＴＦＴ；ThinFilm Transistor）などにより構成されている。
【００３２】
リセット用トランジスタＴｒ１のゲート端子はリセット制御信号Ｖ（Ｒｅｓｅｔ）を供給するリセット制御信号線Ｒｅｓｅｔ（図４、図５参照）に接続され、ソース端子は所定のリセット電圧Ｖｒｓｔ（例えば０Ｖ）の供給線ＶＳＳに接続されている。リセット用トランジスタＴｒ１のドレイン端子および増幅用トランジスタＴｒ２のゲート端子は、蓄積容量Ｃ０の一端（蓄積ノードＰ１）に接続されている。増幅用トランジスタＴｒ２のドレイン端子は、電源電圧ＶＤＤを供給する電源線に接続されている。増幅用トランジスタＴｒ２のソース端子は、選択・読み出し用トランジスタＴｒ３のドレイン端子に接続されている。選択・読み出し用トランジスタＴｒ３のゲート端子は、リード制御信号Ｖ（Ｒｅａｄ）を供給するリード制御信号線Ｒｅａｄに接続され、ソース端子は読み出し線４１に接続されている。
【００３３】
リセット用トランジスタＴｒ１は、蓄積容量Ｃ０に所定のリセット電圧Ｖｒｓｔを与えることにより、蓄積ノードＰ１の電圧値を所定のリセット電圧Ｖｒｓｔにリセットする（蓄積容量Ｃ０の蓄積電荷を放出させる）ためのものである。本実施の形態では、後述の図１１（Ｂ），（Ｃ）に示すように、受光ドライブ回路１３がリセット用トランジスタＴｒ１のゲート端子に印加するリセット制御信号Ｖ（Ｒｅｓｅｔ）のパルス期間を制御することにより、所定のリセット電圧Ｖｒｓｔが１Ｈ（水平走査）期間（例えば３２μｓｅｃ）を超える期間に亘って連続または間欠的に蓄積容量Ｃ０に与えられるようになっている。
【００３４】
増幅用トランジスタＴｒ２と選択・読み出し用トランジスタＴｒ３は、信号読み出し回路を形成し、蓄積容量Ｃ０の蓄積電荷に応じた電圧値を読み出してセンサ検出信号として出力するようになっている。センサ検出信号は、選択・読み出し用トランジスタＴｒ３がゲート端子に印加されたリード制御信号Ｖ（Ｒｅａｄ）に応じてオンされたタイミングで、読み出し線４１に出力されるようになっている。
増幅用トランジスタＴｒ２と選択・読み出し用トランジスタＴｒ３は、本発明における「読み出し手段」の一具体例に対応している。
【００３５】
［センサ素子３３およびトランジスタの素子構造］
図６は、光電変換素子ＰＤ１の素子構造の一例を示している。図６では、ボトムゲート型の構成例を示している。センサ素子３３は、基板５１と、この基板５１上に形成された、ゲート電極５２、ゲート絶縁膜５３、ＰＩＮ型半導体層５４、アノード電極５５、カソード電極５６、絶縁膜（平坦化膜）５７、および層間絶縁膜５８を備えている。ＰＩＮ型半導体層５４は、ｐ型半導体領域５４Ａと、ｎ型半導体領域５４Ｂと、ｐ型半導体領域５４Ａとｎ型半導体領域５４Ｂとの間に形成された真性半導体領域（ｉ領域）５４Ｃとを有している。
【００３６】
図６にはまた、トランジスタＴｒの素子構造の一例を示している。トランジスタＴｒの半導体層６０は、基板５１上において光電変換素子ＰＤ１のＰＩＮ型半導体層５４と同一層に形成されている。図６に示したトランジスタＴｒは、例えば増幅用トランジスタＴｒ２または選択・読み出し用トランジスタＴｒ３である。その他、この表示装置は、センサ駆動手段（受光ドライブ回路１３、センサ用Ｖドライバ２４およびセンサ読み出し用Ｈドライバ２５）、ならびに表示画素３１ＲＧＢおよび表示駆動手段（表示ドライブ回路１２、表示用Ｈドライバ２２および表示用Ｖドライバ２３）がそれぞれ、半導体層を含むスイッチングトランジスタを有している。これらの回路部のスイッチングトランジスタについても、同様に、半導体層が、基板５１上において光電変換素子ＰＤ１のＰＩＮ型半導体層５４と同一層に形成されていることが好ましい。
【００３７】
まず、光電変換素子ＰＤ１側の素子構造について説明する。基板５１は、例えば、プラスチックフィルム基板やガラス基板などの絶縁性基板である。ゲート電極５２は、例えば、Ａｌ（アルミニウム）やＭｏ（モリブデン）によって構成されている。ゲート電極５２は、少なくとも真性半導体領域５４Ｃとの対向領域に形成されており、例えば矩形状となっている。なお、図６には、ゲート電極５２が真性半導体領域５４Ｃだけでなく、ｐ型半導体領域５４Ａの一部やｎ型半導体領域５４Ｂの一部を含む部分との対向領域に形成されている場合が例示されている。これにより、ゲート電極５２は、基板５１側から入射した光が真性半導体領域５４Ｃに入射するのを遮断する遮光膜として機能する。
【００３８】
ゲート絶縁膜５３は、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮ）などを主成分として含んで構成されている。ゲート絶縁膜５３は、積層方向（図のＺ方向）においてＰＩＮ型半導体層５４と対向配置されている。ゲート絶縁膜５３は、例えば、少なくとも真性半導体領域５４Ｃを含む部分との対向領域に形成されており、例えばゲート電極５２を覆うように形成されている。なお、図６には、ゲート絶縁膜５３が、ゲート電極５２を含む基板５１の表面全体に渡って形成されている場合が例示されている。
【００３９】
ＰＩＮ型半導体層５４は、ゲート電極５２との対向領域を横切るように形成されており、アノード電極５５およびカソード電極５６の対向方向（図のＸ方向）に延在して形成されている。ＰＩＮ型半導体層５４の上面は、アノード電極５５およびカソード電極５６とのコンタクト部分を除いて、平坦化膜５７および層間絶縁膜５８によって覆われている。外部からの光は、平坦化膜５７および層間絶縁膜５８の上面側からＰＩＮ型半導体層５４に入射するようになっている。平坦化膜５７および層間絶縁膜５８は、入射光に対して透明な材料からなり、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮ）などを主成分として含んで構成されている。
【００４０】
ｐ型半導体領域５４Ａおよびｎ型半導体領域５４Ｂは、積層面内（図のｘｙ面内）において第１の方向（図のＸ方向）に互いに対向している。ｐ型半導体領域５４Ａおよびｎ型半導体領域５４Ｂは互いに直接に接触せず、真性半導体領域５４Ｃを介して配置されることになる。したがって、ＰＩＮ型半導体層５４において、面内方向にＰＩＮ構造が形成されることになる。ＰＩＮ型半導体層５４は、多結晶シリコンなどの非単結晶半導体層である。ｐ型半導体領域５４Ａは、例えば、ｐ型不純物（ｐ+）を含有するシリコン薄膜からなり、ｎ型半導体領域５４Ｂは、例えば、ｎ型不純物（ｎ+）を含有するシリコン薄膜からなる。真性半導体領域５４Ｃは、例えば、不純物がドープされていないシリコン薄膜からなる。
【００４１】
アノード電極５５およびカソード電極５６は、例えば、Ａｌによって構成されている。アノード電極５５はｐ型半導体領域５４Ａと電気的に接続されており、カソード電極５６はｎ型半導体領域５４Ｂと電気的に接続されている。
【００４２】
次に、トランジスタＴｒ側の素子構造について説明する。なお、光電変換素子ＰＤ１側と同様の構造部分については説明を省略する。トランジスタＴｒは、ゲート電極５９と、半導体層６０と、ドレイン電極５５Ｄと、ソース電極５６Ｓとを備えている。半導体層６０は、ソース領域６０Ｂと、ドレイン領域６０Ａと、チャンネル領域６０Ｃとを有している。
【００４３】
ゲート電極５９は、例えば、Ａｌ（アルミニウム）やＭｏ（モリブデン）によって構成されている。ゲート電極５９は、少なくともチャンネル領域６０Ｃとの対向領域に形成されている。半導体層６０の上面は、ドレイン電極５５Ｄおよびソース電極５６Ｓとのコンタクト部分を除いて、平坦化膜５７および層間絶縁膜５８によって覆われている。
ソース領域６０Ｂおよびドレイン領域６０Ａは、積層面内（図のＸＹ面内）において第１の方向（図のＸ方向）に互いに対向している。ソース領域６０Ｂおよびドレイン領域６０Ａは互いに直接に接触せず、チャンネル領域６０Ｃを介して配置されている。半導体層６０は、多結晶シリコンなどの非単結晶半導体層である。
【００４４】
ドレイン電極５５Ｄおよびソース電極５６Ｓは、例えば、Ａｌによって構成されている。ドレイン電極５５Ｄはドレイン領域６０Ａと電気的に接続されており、ソース電極５６Ｓはソース領域６０Ｂと電気的に接続されている。
【００４５】
図６に示した素子構造において、各層の膜厚は例えば以下の値で形成されている。
ゲート電極５２，５９：  ５０〜１００ｎｍ
ゲート絶縁膜５３    ：  ５０〜２００ｎｍ
ＰＩＮ型半導体層５４：  ４０〜２００ｎｍ
半導体層６０        ：４０〜２００ｎｍ
アノード電極５５    ：  ５００〜１０００ｎｍ
カソード電極５６    ：  ５００〜１０００ｎｍ
層間絶縁膜５８      ：５００〜１０００ｎｍ
ドレイン電極５５Ｄ  ：  ５００〜１０００ｎｍ
ソース電極５６Ｓ    ：  ５００〜１０００ｎｍ
【００４６】
［表示装置の全体動作］
まず、この表示装置の全体動作について説明する。
【００４７】
この表示装置では、アプリケーションプログラム実行部１１から供給される表示データに基づいて、表示用ドライブ回路１２において表示用の駆動信号が生成される。この駆動信号により、Ｉ／Ｏディスプレイパネル２０に対して線順次表示駆動がなされ、画像が表示される。また、このときバックライト１５も表示ドライブ回路１２によって駆動され、Ｉ／Ｏディスプレイパネル２０と同期した周期的な点灯・消灯動作がなされる。
【００４８】
Ｉ／Ｏディスプレイパネル２０に接触または近接する物体（指先等の近接物体）がある場合、受光ドライブ回路１３による線順次撮像駆動により、Ｉ／Ｏディスプレイパネル２０における各センサ素子（撮像画素）３３においてその物体が検出（撮像）される。各センサ素子３３からの検出信号（撮像信号）は、Ｉ／Ｏディスプレイパネル２０から受光ドライブ回路１３へ供給される。受光ドライブ回路１３では、センサ素子３３の検出信号を１フレーム分、蓄積し、撮像画像として画像処理部１４へ出力する。ここで、画像処理部１４へ出力されるのは、バックライト１５をオン状態にして得られたセンサ素子３３からのセンサ検出信号に基づく画像と、バックライト１５をオフ状態にして得られたセンサ素子３３からのセンサ検出信号に基づく画像との２フレームの画像である。
【００４９】
画像処理部１４では、この撮像画像に基づいて、所定の画像処理（演算処理）を行うことにより、Ｉ／Ｏディスプレイパネル２０に接触または近接する物体に関する物体情報（位置座標データ、物体の形状や大きさに関するデータなど）を取得する。例えば受光ドライブ回路１３において生成された差分画像の重心を判定する演算処理がなされ、接触（近接）中心の特定が行われる。そして、近接物体の検出結果が画像処理部１４からアプリケーションプログラム実行部１１へ出力される。アプリケーションプログラム実行部１１では、後述するようなアプリケーションプログラムを実行する。
【００５０】
［近接物体の検出の具体例］
次に、この表示装置におけるセンサ動作（撮像動作）の具体例について説明する。
この表示装置では、Ｉ／Ｏディスプレイパネル２０において、上ラインから下ラインに向かって順次、センサ素子３３の蓄積ノードＰ１の電圧値（蓄積容量Ｃ０の蓄積電荷）をリセット電圧Ｖｒｓｔでリセットする処理を行う（Ｒｅｓｅｔ期間）。次に、バックライト１５がオンしている状態で露光（光電変換素子ＰＤ１によって変換された電荷を蓄積容量Ｃ０に蓄積）を行う（露光期間（明））。次に、上ラインから下ラインに向かって順次、センサ素子３３における蓄積容量Ｃ０の蓄積電荷に応じた電圧値（蓄積ノードＰ１の電圧値）をセンサ検出信号として読み出す処理を行う（Ｒｅａｄ期間）。
【００５１】
次に、再び、上ラインから下ラインに向かって順次、センサ素子３３における蓄積ノードＰ１の電圧値（蓄積容量Ｃ０の蓄積電荷）をリセット電圧Ｖｒｓｔでリセットする処理を行う（Ｒｅｓｅｔ期間）。次に、バックライト１５がオフしている状態で露光（光電変換素子ＰＤ１によって変換された電荷を蓄積容量Ｃ０に蓄積）を行う（露光期間（暗））。次に、上ラインから下ラインに向かって順次、センサ素子３３における蓄積容量Ｃ０の蓄積電荷に応じた電圧値（蓄積ノードＰ１の電圧値）をセンサ検出信号として読み出す処理を行う（Ｒｅａｄ期間）。
【００５２】
以上のように、Ｒｅｓｅｔ期間を挟みつつ、バックライト１５がオンしている状態（明状態）での露光とオフしている状態（暗状態）での露光を行い、各状態でのセンサ検出信号を読み出す処理を行う。
【００５３】
図１２（Ａ）は、この表示装置において、強い外光Ｌ０がある場合にＩ／Ｏディスプレイパネル２０のセンサエリア２１に近接物体（指ｆ）がある状態を示し、図１２（Ｂ）はその状態におけるセンサ出力電圧（受光出力電圧）の例を示している。例えば図１２（Ａ）に示したように、入射する外光（環境光）Ｌ０が強い場合には、バックライト１５を点灯させた状態での受光出力電圧Ｖon101は、図１２（Ｂ）に示したようになる。すなわち、パネル上のセンサエリア２１内において指ｆが近接する個所以外では、ほとんど外光Ｌ０の明るさのみに対応した電圧値Ｖａとなる。また、指ｆが近接する個所では、指ｆの表面で反射したバックライト１５からの照明光Ｌｏｎの明るさに対応した電圧値Ｖｂに低下する。これに対して、バックライト１５を消灯させた状態での受光出力電圧Ｖoff101は、指ｆが近接する個所以外では、外光Ｌ０の明るさに対応した電圧値Ｖａとなる点は同じであるが、指ｆが近接する個所では、ほとんど外光Ｌ０が遮断された状態であり、非常にレベルの低い電圧値Ｖｃとなる。
【００５４】
図１３（Ａ）は、この表示装置において、外光Ｌ０が弱い場合にＩ／Ｏディスプレイパネル２０のセンサエリア２１に近接物体（指ｆ）がある状態を示し、図１３（Ｂ）はその状態におけるセンサ出力電圧（受光出力電圧）の例を示している。例えば図１３（Ａ）に示したように、入射する外光Ｌ０が弱い（ほとんどない）状態では、バックライト１０５を点灯させた状態での受光出力電圧Ｖon201は、図１３（Ｂ）に示したようになる。すなわち、センサエリア２１内において指ｆが近接する個所以外では、外光Ｌ０が少ないために非常にレベルの低い電圧値Ｖｃとなる。また、センサエリア２１内において指ｆが近接する個所では、指ｆの表面で反射したバックライト１５からの照明光Ｌｏｎの明るさに対応した電圧値Ｖｂに上昇する。これに対して、バックライト１５を消灯させた状態での受光出力電圧Ｖoff２は、指ｆが近接する個所とそれ以外の個所のいずれでも、非常にレベルの低い電圧値Ｖｃのままで変化がない。
【００５５】
このようにして、センサエリア２１のうちの指ｆが近接していない個所では、外光Ｌ０がある場合とない場合とで、受光出力電圧が大きく異なっている。一方、表示エリア２１のうちの指ｆが近接している個所では、外光Ｌ０の有無に関係なく、バックライト１５の点灯時の電圧値Ｖｂと、バックライト１５の消灯時の電圧値Ｖｃとが、ほぼ同じような状態となっている。よって、バックライト１０の点灯時の電圧と消灯時の電圧との差分を検出することにより、電圧値Ｖｂと電圧値Ｖｃとの差のように、一定以上の差がある個所が、物体が近接等した個所であると判断することができる。
【００５６】
画像処理部１４（図１）では、例えば図１４に示したような差分画像Ｃ’を求める。画像Ｂ’は、バックライト１５による照明光Ｌｏｎが照射されている状態で得られたセンサ素子３３からのセンサ検出信号に基づく画像の例を示している。画像Ａ’は、バックライト１５による照明光Ｌｏｎが照射されていない状態で得られたセンサ素子３３からのセンサ検出信号に基づく画像の例を示している。これら画像Ａ’と画像Ｂ’との差分画像Ｃ’から、物体の位置などを検出することができる。
【００５７】
［センサ動作時の残像の説明］
図５のセンサ素子３３を用いて上記のようなセンサ動作を行う場合において、リセット動作をしたにも関わらず、リセット前の蓄積容量Ｃ０の状態が残ってしまう場合がある。リセット前の蓄積容量Ｃ０の状態が残ってしまうと、次の読み出し動作時において、いわゆる残像が発生してしまい、良好な検出結果が得られなくなってしまう。
【００５８】
以下、図７および図８を参照して、光電変換素子ＰＤ１としてＰＩＮ型フォトダイオードを用いた場合に生ずる残像の原因について説明する。ＰＩＮ型のフォトダイオードの場合、ゲート電圧により、ｉ層が蓄積状態（飽和状態）、空乏状態、反転状態のいずれかの状態となる。薄膜フォトダイオードの場合、この蓄積状態もしくは反転状態のゲート電極側界面に電荷が誘起された状態（図７（Ａ））から、空乏状態（図７（Ｂ））に遷移するには、数百μｓｅｃオーダーの時間が必要となる。通常、ＰＩＮ型フォトダイオードは空乏状態で光感度が最大となるため空乏状態で使用するが、強外光が照射され、Ｖｎｐ＜０Ｖの状態になると、蓄積状態に移行する。なお、Ｖｎｐは、ｐ型半導体領域５４Ａ（アノード電極５５）側から見たｎ型半導体領域５４Ｂ（カソード電極５６）の電位である。このため、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作が行われＶｎｐ＞０の状態に戻っても、数百μｓｅｃの間は蓄積状態から空乏状態に遷移できない。このとき、空乏状態と、蓄積状態もしくは反転状態とでは、表面に誘起された電荷の影響でＰＩＮダイオードの容量特性が異なることが分かっている。すなわち、図７（Ａ），（Ｂ）に示したように、ゲート電極５２とｐ型半導体領域５４Ａ（アノード電極５５）間の容量Ｃｇｐは、蓄積状態では大きく、空乏状態では小さい。
【００５９】
一方、蓄積容量Ｃ０は、リセット用トランジスタＴｒ１がオンし、瞬時に所定のリセット電圧Ｖｒｓｔに安定するが、リセット用トランジスタＴｒ１がオンからオフ状態に遷移するときに、各回路素子における容量カップリングにより蓄積容量Ｃ０の電位が影響を受け所定のリセット電圧Ｖｒｓｔから微小に変動する。図８には、容量カップリングにより生ずる容量Ｃ１０，Ｃ２０，Ｃ３０，Ｃ４０の例を示している。
【００６０】
ここで、上述したように、蓄積容量Ｃ０に接続されているＰＩＮ型フォトダイオード（光電変換素子ＰＤ１）の容量Ｃ１０（Ｃｇｐ）が空乏状態と蓄積もしくは反転常態とで異なる場合、光電変換素子ＰＤ１の状態によって、全体のカップリング量が変化してしまう。これが影響してリセット動作後も直前まで受けていた光の情報が蓄積容量Ｃ０に残ってしまう。これにより残像問題が発生する。
【００６１】
上述したようにＰＩＮ型フォトダイオードにおける状態遷移には、数百μｓｅｃの時間が掛かる。このことから、例えば１００μｓｅｃ程度の時間、リセット電圧Ｖｒｓｔを蓄積容量Ｃ０に連続的または間欠的に与えることで、残像問題を改善することができると考えられる。ただし、実際には、リセット電圧Ｖｒｓｔを与える期間が、後述するように１Ｈ（水平走査）期間（例えば３２μｓｅｃ）を超えると残像は大きく減少し始める。
【００６２】
［リセット電圧の制御動作の具体例］
図１０（Ａ）〜（Ｃ）は、この表示装置におけるセンサ動作（撮像動作）の一例を表すタイミング波形を示している。特に図１０（Ａ）は、図５のリセット用トランジスタＴｒ１のゲートに印加されるリセット制御信号Ｖ（Ｒｅｓｅｔ）の電圧波形を示している。図１０（Ｂ）は、選択・読み出し用トランジスタＴｒ３に印加されるリード制御信号Ｖ（Ｒｅａｄ）の電圧波形を示している。図１０（Ｃ）は、蓄積容量Ｃ０の一端側の蓄積ノードＰ１における電圧Ｖｓの波形を示している。図１０（Ａ）の上部に記した「明」はバックライト１５がオンしている期間（明期間）、「暗」はバックライト１５がオフしている期間（暗期間）を示している。
【００６３】
まず、図１０（Ｃ）に示した動作点Ａにおいて、蓄積ノードＰ１の電圧Ｖｓはリセット用トランジスタＴｒ１がオン状態になったことにより、所定のリセット電圧Ｖｒｓｔに瞬時に安定する。続いて、動作点Ｂにおいて蓄積ノードＰ１の電圧Ｖｓは、リセット用トランジスタＴｒ１がオフ状態に移行するに伴い、図８に示したような容量カップリングにより、
Ｖｃｄ１＝（ＶＨ−ＶＬ）×Ｃ３０／（Ｃ１０＋Ｃ２０＋Ｃ３０＋Ｃ４０）
だけの電圧降下を示す。
続いて動作点Ｃ（明期間）では、光電変換素子ＰＤ１により光が光電変換されて電圧が上昇する。その後、選択・読み出し用トランジスタＴｒ３がオンすることにより、その電圧が検出信号として出力される。
【００６４】
以降、動作点Ａ，Ｂ，Ｃと同様に、暗期間についても動作点Ｄ，Ｅ，Ｆ，Ｇ，Ｈの動作電圧となることは容易に理解できる。続いて、再度の明期間、動作点Ｊにおいて光電変換素子ＰＤ１により変換された電位、
Ｑ＞（ＶＤＤ−Ｖｒｓｔ）／（Ｃ１０＋Ｃ２０＋Ｃ３０＋Ｃ４０）
の状態になったとき、いわゆる飽和状態となり、動作点Ｊでの蓄積ノードＰ１の電圧Ｖｓは任意の電位に落ち着く。そのとき、光電変換素子ＰＤ１のカップリング容量Ｃ１０は、上述したように、非飽和状態のときのそれより大きな容量となるため、次の動作点Ｌで受ける容量カップリング量Ｖｃｄ２はＶｃｄ１より小さな電位となる。
そのため、非飽和後と飽和後では同じ光量を受けても動作点Ｆと動作点Ｍのように、出力される信号電圧が異なることとなり、信号電位からみると残像のように見えてしまう。このとき、所定のリセット電圧Ｖｒｓｔが１Ｈ（水平走査）期間を超える期間、好ましくは１００μｓｅｃ以上の期間に亘って連続または間欠的に蓄積容量Ｃ０に与えられるようにリセット用トランジスタＴｒ１を駆動制御することで、光電変換素子ＰＤ１のカップリング容量Ｃ１０の容量の変化が実質的になくなるためＶｃｄ１＝Ｖｃｄ２となり残像現象は実質的になくなる。
【００６５】
図１１（Ｂ）は、残像を無くすためのリセット制御信号Ｖ（Ｒｅｓｅｔ）として好ましい電圧波形の第１の例を示している。図１１（Ｃ）は好ましい電圧波形の第２の例を示している。図１１（Ａ）は比較例の電圧波形を示している。
【００６６】
例えば図１１（Ｂ）に示したように、リセット用トランジスタＴｒ１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）として、１Ｈ（水平走査）期間を超える期間（例えば１００μｓｅｃ以上）の電圧パルス幅を有する信号を印加する。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ（水平走査）期間を超える期間に亘って連続的に蓄積容量Ｃ０に与えられる。これにより、光電変換素子ＰＤ１が飽和状態となった場合であっても、残像が生じないように蓄積容量Ｃ０に蓄積された蓄積電荷を確実にリセットすることができる。
【００６７】
また例えば図１１（Ｃ）に示したように、リセット用トランジスタＴｒ１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）として、１Ｈ（水平走査）期間を超える期間（例えば１００μｓｅｃ以上）の期間内に２以上の間欠的な電圧パルス信号を印加するようにしても良い。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って間欠的に蓄積容量Ｃ０に与えられる。
【００６８】
図１１（Ｂ），（Ｃ）のようなリセット制御を行うことにより、光電変換素子ＰＤ１が飽和状態となった場合であっても、残像が生じないように蓄積容量Ｃ０に蓄積された蓄積電荷を確実にリセットすることができる。これに対して、図１１（Ａ）に示したように１Ｈ（水平走査）期間以下の短期間の電圧パルス幅を有するリセット制御信号Ｖ（Ｒｅｓｅｔ）を印加した場合には、所定のリセット電圧Ｖｒｓｔが１Ｈ期間以下の短期間しか与えられないので、蓄積容量Ｃ０に蓄積された蓄積電荷を十分にリセットすることができない場合がある。
【００６９】
図９は、図５に示したセンサ素子３３における残像特性を実験により検証した結果を示している。この特性は、図１０の明期間には光電変換素子ＰＤ１が飽和する光量をセンサ素子３３に入射し、暗期間にはセンサ素子３３への光入射はないものとした場合における、暗期間での信号量（残像信号量）を縦軸にとったものである。横軸はリセット電圧Ｖｒｓｔを与えた期間を示している。また、図９の測定条件として、１フレーム期間は１６．６ｍｓｅｃ、１Ｈ（水平走査）期間は、３２μｓｅｃである。図９から分かるように、リセット電圧Ｖｒｓｔを与える期間が長いほど、残像信号は少なくなる。特に１Ｈ期間を超えると、残像信号が大きく減少し始める。また、残像信号はおおよそ、残像偽信号が最大のときに対し、１０％以下で不可視レベルとなった。このため、１Ｈ期間を超える期間、実用上は、リセット電圧Ｖｒｓｔを与える期間は１００μｓｅｃ以上であれば十分であり、好ましくは残像信号がゼロとなる１４０μｓｅｃ以上与えると良い。
【００７０】
このように本実施の形態に係る入力機能付き表示装置によれば、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って連続または間欠的に蓄積容量Ｃ０に与えられるようにしたので、例えば光電変換素子ＰＤ１が飽和状態となった場合であっても、残像が低減するように蓄積容量Ｃ０に蓄積された蓄積電荷を確実にリセットして、安定した検出動作を行うことができる。これにより例えば、より速く動く物体に対し正確に位置を検出するようなセンサ動作が可能となる。
【００７１】
［アプリケーションプログラムの実行例］
次に、図１５〜図１８を参照して、上述した近接物体の検出処理によって検出された物体の位置情報等を利用した、アプリケーションプログラム実行部１１によるアプリケーションプログラム実行例について、いくつか説明する。
【００７２】
図１５（Ａ）に示した第１の例は、Ｉ／Ｏディスプレイパネル２０の表面を指先６１で触れて、その触れた個所の軌跡を描画ライン６１１として画面に表示させるようにした例である。
【００７３】
図１５（Ｂ）に示した第２の例は、手の形を用いたジェスチャ認識のものである。具体的には、Ｉ／Ｏディスプレイパネル２０に触れた（または近接した）手６２の形状を認識して、その認識した手の形を画像として表示させ、その表示オブジェクトの移動６２１で、何らかの処理を行うようにしたものである。
【００７４】
図１６に示した第３の例は、閉じた状態の手６３Ａから、開いた状態の手６３Ｂに変化させて、それぞれの状態の手の接触または近接をＩ／Ｏディスプレイパネル２０で画像認識させて、その画像認識に基づいた処理を実行させるようにしたものである。これらの認識に基づいて処理を行うことで、例えばズームインなどの指示を行うことができる。また、このような指示ができることで、例えばＩ／Ｏディスプレイパネル２０をパーソナルコンピュータ装置に接続して、そのコンピュータ装置上でコマンドを切り替えている操作などを、これらの画像認識で、より自然な形で入力することができる。
【００７５】
図１７に示した第４の例は、Ｉ／Ｏディスプレイパネル２０を２台用意して、２台のＩ／Ｏディスプレイパネル２０を何らかの伝送手段で接続するようにしたものである。このような構成で、一方のＩ／Ｏディスプレイパネル２０において接触または近接を検出した画像を、他方のＩ／Ｏディスプレイパネル２０に伝送して表示させて、両ディスプレイパネルを操作するユーザ間でコミュニケーションをとるようにしてもよい。例えば図１７に示したように、一方のＩ／Ｏディスプレイパネル２０で画像認識した手６５の手形の画像を送信して、他方のＩ／Ｏディスプレイパネル２０に同一の手形６４２を表示させる処理が可能になる。また例えば、他方のＩ／Ｏディスプレイパネル２０を手６４で触れて表示された軌跡６４１を、一方のＩ／Ｏディスプレイパネル２０に送って表示させる等の処理が可能になる。このようにして、描画している状態を動画で伝達し、手書きの文字や図形などを相手に送ることで、新しいコミュニケーションツールとなる可能性がある。このような例としては、例えば、Ｉ／Ｏディスプレイパネル２０を携帯電話端末の表示パネルに適用すること等が想定される。なお、図１７ではＩ／Ｏディスプレイパネル２０を２台用意した例を示したが、３台以上のＩ／Ｏディスプレイパネル２０を伝送手段で接続して同様の処理を行うことも可能である。
【００７６】
また、図１８の第５の例に示したように、筆６６を使用してＩ／Ｏディスプレイパネル２０の表面で文字を書くように触れさせて、その筆６６が触れた個所をＩ／Ｏディスプレイパネル２０に画像６６１として表示させることで、毛筆による手書きの入力が可能になる。この場合には、毛筆の細かいタッチまで認識して実現することが可能である。従来の手書き認識の場合には、例えば一部のデジタイザにおいて、特殊なペンの傾きを電界検出で実現していたが、本例では、本物の毛筆の接触面そのものを検知することにより、より現実的な感覚で情報入力を行える。
【００７７】
＜モジュールおよび適用例＞
次に、図１９〜図２３を参照して、以上で説明した入力機能付き表示装置の適用例について説明する。この表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。例えば以下で説明するようなテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどの電子機器に適用することが可能である。
【００７８】
（適用例１）
図１９は、電子機器の第１の例としてのテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有している。このようなテレビジョン装置における映像表示画面部５１０に、上述の入力機能付き表示装置を適用することが可能である。
【００７９】
（適用例２）
図２０（Ａ），（Ｂ）は、電子機器の第２の例としてのデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３およびシャッターボタン５２４を有している。このようなデジタルカメラにおける表示部５２２に、上述の入力機能付き表示装置を適用することが可能である。
【００８０】
（適用例３）
図２１は、電子機器の第３の例としてのノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５３１，文字等の入力操作のためのキーボード５３２および画像を表示する表示部５３３を有している。このようなノート型パーソナルコンピュータにおける表示部５３３に、上述の入力機能付き表示装置を適用することが可能である。
【００８１】
（適用例４）
図２２は、電子機器の第４の例としてのビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部５４１，この本体部５４１の前方側面に設けられた被写体撮影用のレンズ５４２，撮影時のスタート／ストップスイッチ５４３および表示部５４４を有している。このようなビデオカメラにおける表示部５４４に、上述の入力機能付き表示装置を適用することが可能である。
【００８２】
（適用例５）
図２３（Ａ）〜（Ｇ）は、電子機器の第５の例としての携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。このような携帯電話機におけるディスプレイ７４０またはサブディスプレイ７５０に、上述の入力機能付き表示装置を適用することが可能である。
【００８３】
＜第１の実施の形態の変形例＞
本発明は上記第１の実施の形態、およびその適用例に限定されず種々の変形実施が可能である。例えば、上記第１の実施の形態等では、バックライト１５を備えた液晶パネルからなるＩ／Ｏディスプレイパネル２０の場合で説明したが、表示用のバックライトが検出用照明を兼ねてもよいし、検出専用の照明を設けてもよい。また、検出用照明を設ける場合には、可視光領域以外の波長領域の光（例えば、赤外光）を用いるのがより好ましい。
【００８４】
さらに、上記第１の実施の形態等では、複数の表示画素３１ＲＧＢと複数のセンサ素子３３とを含む表示パネル（Ｉ／Ｏディスプレイパネル２０）を有する入力機能付き表示装置について説明したが、本発明は表示装置以外にも適用可能である。例えば表示機能のない単なるセンサ装置としても適用可能である。この場合、例えばＩ／Ｏディスプレイパネル２０に代えて、表示画素３１ＲＧＢを設けずに複数のセンサ素子３３のみを１つの面内にマトリクス状に配置することにより構成されたセンサパネルを備えるようにすれば良い。
【００８５】
＜第２の実施の形態＞
［放射線撮像装置の全体構成］
本実施の形態では、本発明を放射線撮像装置に適用した構成例について説明する。図２４は、本実施の形態に係る放射線撮像装置１０１のうちの光電変換装置１０２のシステム構成を表すものである。放射線撮像装置１０１は、光電変換装置１０２の上に、図２５に示したように、波長変換体１４０を設けたものである。放射線撮像装置１０１は、α線、β線、γ線、Ｘ線に代表される放射線を波長変換体１４０によって波長変換して放射線に基づく情報を読み取るようになっている。
【００８６】
波長変換体１４０は、上記のような放射線を光電変換装置１０２の感度域に波長変換するものである。波長変換体１４０は例えばＸ線などの放射線を、放射線よりも波長の長い光（例えば可視光）に変換する蛍光体（例えば、シンチレータ）である。具体的には、有機平坦化膜、スピンオングラス材料等からなる平坦化膜の上面にＣｓＩ、ＮａＩ、ＣａＦ２等の蛍光体膜を形成したものである。
【００８７】
光電変換装置１０２は、基板１１１上に画素部１１２を有し、この画素部１１２の周囲に、例えば行走査部（垂直駆動部）１１３、水平選択部１１４、列走査部（水平駆動部）１１５およびシステム制御部１１６からなる周辺回路部（駆動部）が設けられている。
【００８８】
画素部１１２には、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（後述する光電変換素子ＰＤ１１）を有する単位画素１２０（以下、単に「画素」と記述する場合もある）が複数、行列状に２次元配置されている。
【００８９】
画素部１１２には更に、行列状の画素配列に対して画素行ごとに画素駆動線１１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線（読み出し線）１１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１１７は、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線１１７としては例えば、後述する図２６等の画素回路に接続されるリード制御信号線Ｒｅａｄおよびリセット制御信号線Ｒｅｓｅｔが画素行ごとに設けられている。画素駆動線１１７の一端は、行走査部１１３の各行に対応した出力端に接続されている。
【００９０】
行走査部１１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１１２の各画素を、例えば行単位で駆動する画素駆動部である。行走査部１１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１８の各々を通して水平選択部１１４に供給される。水平選択部１１４は、垂直信号線１１８ごとに設けられたアンプや水平選択スイッチ等によって構成されている。
【００９１】
列走査部１１５は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１１４の各水平選択スイッチを走査しつつ順番に駆動する。この列走査部１１５による選択走査により、垂直信号線１１８の各々を通して伝送される各画素の信号が順番に水平信号線１１９に出力され、当該水平信号線１１９を通して基板１１１の外部へ伝送される。
【００９２】
行走査部１１３、水平選択部１１４、列走査部１１５および水平信号線１１９からなる回路部分は、基板１１１上に形成された回路もしくは外部制御ＩＣあるいはその両方を併用して構成される。あるいは、それらの回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
【００９３】
システム制御部１１６は、基板１１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、光電変換装置１０２の内部情報などのデータを出力する。システム制御部１１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１１３、水平選択部１１４および列走査部１１５などの周辺回路部の駆動制御を行う。
【００９４】
［単位画素１２０（センサ素子）の回路構成］
単位画素１２０の回路構成としては、アクティブ型とパッシブ型とがある。以下、図２６〜図２９を参照して、それぞれのタイプの回路構成例を説明する。
【００９５】
（アクティブ型の画素回路の第１の構成例）
図２６は、単位画素１２０をアクティブ型の画素回路で構成した第１の構成例を示している。このアクティブ型の第１の構成例では、単位画素１２０に、光電変換素子ＰＤ１１、蓄積ノードＮ（電荷蓄積部）、リセット用トランジスタＴｒ１１、増幅用トランジスタＴｒ１２および選択・読み出し用トランジスタＴｒ１３が設けられている。この単位画素１２０に対して、画素駆動線１１７として例えば２本の配線、具体的にはリード制御信号線Ｒｅａｄおよびリセット制御信号線Ｒｅｓｅｔが画素行ごとに配線されている。
【００９６】
光電変換素子ＰＤ１１は、入射光量に応じた電荷を発生させるものであり、例えばＰＩＮ型のフォトダイオードにより構成されている。ＰＩＮ型のフォトダイオードは、後述の図３０に示すように、ｐ型半導体領域（ｐ型半導体層１６４）と、ｎ型半導体領域（ｎ型半導体層１７１）と、ｐ型半導体領域とｎ型半導体領域との間に形成された真性半導体領域（ｉ型半導体層１７０）とを有するものである。光電変換素子ＰＤ１１において、ｐ型半導体領域にはアノード電極が接続され、ｎ型半導体領域にはカソード電極が接続されている。光電変換素子ＰＤ１１のカソード電極は、電源電圧ＶＤＤを供給する電源線ＳＶＤＤに接続されている。光電変換素子ＰＤ１１の一端（アノード電極）は、リセット用トランジスタＴｒ１１の一端（ドレイン端子）に接続されている。
【００９７】
蓄積ノードＮは、光電変換素子ＰＤ１１の一端（アノード電極）とリセット用トランジスタＴｒ１１の一端（ドレイン端子）と増幅用トランジスタＴｒ１２のゲート端子とに接続されている。蓄積ノードＮには、光電変換素子ＰＤ１１によって変換された電荷が蓄積されるようになっている。蓄積ノードＮの電圧値Ｖｓは、蓄積電荷に応じて電圧変動するようになっている。
【００９８】
リセット用トランジスタＴｒ１１、増幅用トランジスタＴｒ１２および選択・読み出し用トランジスタＴｒ１３はそれぞれ、例えば薄膜トランジスタ（ＴＦＴ；ThinFilm Transistor）などにより構成されている。
【００９９】
リセット用トランジスタＴｒ１１のゲート端子はリセット制御信号Ｖ（Ｒｅｓｅｔ）を供給するリセット制御信号線Ｒｅｓｅｔに接続され、ソース端子は所定の電圧（リセット電圧Ｖｒｓｔ）の供給線ＳＶＳＳに接続されている。リセット用トランジスタＴｒ１１のドレイン端子および増幅用トランジスタＴｒ１２のゲート端子は、蓄積ノードＮに接続されている。増幅用トランジスタＴｒ１２のドレイン端子は、電源電圧ＶＤＤを供給する電源線ＳＶＤＤに接続されている。増幅用トランジスタＴｒ１２のソース端子は、選択・読み出し用トランジスタＴｒ１３のドレイン端子に接続されている。選択・読み出し用トランジスタＴｒ１３のゲート端子は、リード制御信号Ｖ（Ｒｅａｄ）を供給するリード制御信号線Ｒｅａｄに接続され、ソース端子は読み出し線４１に接続されている。
【０１００】
リセット用トランジスタＴｒ１１は、蓄積ノードＮに所定のリセット電圧Ｖｒｓｔを与えることにより、蓄積ノードＮの電圧値Ｖｓを所定のリセット電圧Ｖｒｓｔにリセットする（蓄積ノードＮの蓄積電荷を放出させる）ためのものである。本実施の形態では、図２４の行走査部１１３およびシステム制御部１１６が、後述の動作タイミング例（図３１、図３３等）に示すように、リセット用トランジスタＴｒ１１のゲート端子に印加するリセット制御信号Ｖ（Ｒｅｓｅｔ）のパルス期間を制御することにより、所定のリセット電圧Ｖｒｓｔが１Ｈ（水平走査）期間を超える期間に亘って連続または間欠的に蓄積ノードＮに与えられるようになっている。
【０１０１】
増幅用トランジスタＴｒ１２と選択・読み出し用トランジスタＴｒ１３は、信号読み出し回路を形成し、蓄積ノードＮの蓄積電荷に応じた電圧値を読み出してセンサ検出信号として出力するようになっている。センサ検出信号は、選択・読み出し用トランジスタＴｒ３がゲート端子に印加されたリード制御信号Ｖ（Ｒｅａｄ）に応じてオンされたタイミングで、垂直信号線（読み出し線）１１８に出力される（読み出される）ようになっている。
増幅用トランジスタＴｒ１２と選択・読み出し用トランジスタＴｒ１３は、本発明における「読み出し手段」の一具体例に対応している。
【０１０２】
垂直信号線１１８の一端には定電流源１３１が接続されている。垂直信号線１１８にはまた、図２４の水平選択部１１４の入力部を構成するアンプ１３３が接続されている。垂直信号線１１８に出力された信号は、画素列ごとにアンプ３３に入力される。
【０１０３】
（アクティブ型の画素回路の第２の構成例）
図２７は、単位画素１２０をアクティブ型の画素回路で構成した第２の構成例を示している。この第２の構成例では、アクティブ型の第１の構成例（図２６）に対して、光電変換素子ＰＤ１１とリセット用トランジスタＴｒ１１との位置関係が異なっている。第１の構成例では光電変換素子ＰＤ１１のアノード電極（ｐ型半導体領域）とリセット用トランジスタＴｒ１１のドレイン端子との間に蓄積ノードＮが形成されていたが、この第２の構成例では、光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）とリセット用トランジスタＴｒ１１のドレイン端子との間に蓄積ノードＮが形成されている。また、リセット用トランジスタＴｒ１１のソース端子は、電源電圧ＶＤＤを供給する電源線ＳＶＤＤに接続されている。光電変換素子ＰＤ１１のアノード電極は、所定の電圧を供給する電源線ＳＶＳＳに接続されている。
【０１０４】
（パッシブ型の画素回路の第１の構成例）
図２８は、単位画素１２０をパッシブ型の画素回路で構成した第１の構成例を示している。このパッシブ型の第１の構成例では、単位画素１２０が、光電変換素子ＰＤ１１、蓄積ノードＮ、および選択・読み出し用トランジスタＴｒ１３で構成されている。垂直信号線１１８には、図２４の水平選択部１１４の入力部を構成するチャージアンプ回路が接続されている。チャージアンプ回路は、キャパシタ（フィードバック容量）１９１と、チャージアンプ１９２と、スイッチ１９３とからなる。
【０１０５】
蓄積ノードＮは、光電変換素子ＰＤ１１のアノード電極（ｐ型半導体領域）と選択・読み出し用トランジスタＴｒ１３のドレイン端子との間に形成されている。光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）は、電源電圧ＶＤＤを供給する電源線ＳＶＤＤに接続されている。
【０１０６】
（パッシブ型の画素回路の第２の構成例）
図２９は、単位画素１２０をパッシブ型の画素回路で構成した第２の構成例を示している。この第２の構成例では、パッシブ型の第１の構成例（図２８）に対して、蓄積ノードＮと光電変換素子ＰＤ１１との位置関係が異なっている。この第２の構成例では、蓄積ノードＮは、光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）と選択・読み出し用トランジスタＴｒ１３のドレイン端子との間に形成されている。光電変換素子ＰＤ１１のアノード電極（ｐ型半導体領域）は、所定の電圧を供給する電源線ＳＶＳＳに接続されている。
【０１０７】
図２８および図２９のパッシブ型の画素回路では、図２６および図２７のアクティブ型の画素回路とは異なり、リセット用トランジスタＴｒ１１は設けられていない。また、リセット動作時には、リセット制御信号Ｖ（Ｒｅｓｅｔ）は用いられない。このパッシブ型の画素回路では、センサ検出信号の読み出し動作と蓄積ノードＮの通常のリセット動作とが実質的に同時に行われる。読み出し動作は、選択・読み出し用トランジスタＴｒ３がゲート端子に印加されたリード制御信号Ｖ（Ｒｅａｄ）に応じてオンされたタイミングで行われる。選択・読み出し用トランジスタＴｒ３がオンされると、蓄積ノードＮの蓄積電荷がチャージアンプ回路のキャパシタ１９１に蓄積され、その蓄積電荷に応じた信号電圧がチャージアンプ１９２から出力される（読み出される）。この読み出し動作に伴い、蓄積ノードＮの蓄積電荷が所定のリセット電圧Ｖｒｓｔにリセットされる。チャージアンプ回路のスイッチ１９３は読み出し動作前にはオン状態にあり、読み出し動作時にはオフ状態とされる。チャージアンプ回路のキャパシタ１９１に蓄積された電荷は、スイッチ１９３をオン状態にすることでリセットされる。
【０１０８】
このように、パッシブ型の画素回路では、読み出し動作が通常のリセット動作を兼ねているが、選択・読み出し用トランジスタＴｒ３を読み出し動作時と同様にオン状態にした状態で、チャージアンプ回路のスイッチ１９３をオン状態にすることで別途、追加のリセット動作を間欠的に行うことができる。本実施の形態では、図２４の行走査部１１３およびシステム制御部１１６が、後述の動作タイミング例（図３２、図３４等）に示すような動作タイミングとなるように制御することにより、パッシブ型の画素回路であっても所定のリセット電圧Ｖｒｓｔが１Ｈ（水平走査）期間を超える期間に亘って間欠的に蓄積ノードＮに与えられるようになっている。
【０１０９】
なお、上記した例に限らず、パッシブ型の画素回路において、例えば垂直信号線１１８にリセット用の切り換えスイッチを別途設け、その切り換えスイッチの切り換え動作によってリセット動作を行うようにしても良い。
【０１１０】
［画素の断面構造］
図４は光電変換装置１０２の要部（単位画素１２０）の断面構造を表すものである。ここでは、単位画素１２０が、アクティブ型の第１の構成例（図２６）である場合を例に挙げて説明する。
【０１１１】
この光電変換装置１０２では、ガラス基板などの絶縁性基板１６１上に、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなるゲート電極１６２が形成され、このゲート電極１６２上にはＳｉＮｘ、ＳｉＯ2等からなるゲート絶縁膜１６３が形成されている。ゲート絶縁膜１６３の上には、ＰＩＮ型のフォトダイオード（光電変換素子ＰＤ１１）を構成する例えばｐ型半導体層（ｐ＋領域）１６４（第１半導体層）が形成されている。
【０１１２】
ｐ型半導体層１６４は、光電変換素子ＰＤ１１で光電変換された信号電荷を読み出すための下部電極を兼ねている。ゲート絶縁膜１６３上にはさらに、増幅用トランジスタＴｒ１２等の画素トランジスタの半導体層１６５が形成されている。半導体層１６５には、リーク電流を低減するためにチャネル領域とドレイン・ソース領域との間にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）１６５ａ，１６５ｂが設けられている。半導体層１６５は例えば微結晶シリコンあるいは多結晶シリコンにより構成されている。
【０１１３】
ｐ型半導体層１６４および画素トランジスタの半導体層１６５の上にはＳｉＮｘ、ＳｉＯ2等からなる第１層間絶縁膜１６６が設けられている。第１層間絶縁膜１６６の上部には、読出し用の信号線や各種の配線を含む配線層１６７がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。配線層１６７の上にはＳｉＮｘ，ＳｉＯ2、有機絶縁膜等からなる第２の層間絶縁膜１６８が設けられている。
【０１１４】
第１，第２層間絶縁膜１６６，１６８からなる絶縁層には、コンタクトホール１６９が形成されている。第２層間絶縁膜１６８の上にはｐ型とｎ型の間の導電型からなる第３半導体層（ｉ型半導体層１７０）が形成されている。このｉ型半導体層１７０の面積はコンタクトホール１６９の上部側の開口面積よりも大きくなっている。ｉ型半導体層１７０はｐ型半導体層１６４とコンタクトホール１６９を介して接している。
【０１１５】
ｉ型半導体層１７０の上には、このｉ型半導体層１７０とほぼ同一形状の第２半導体層（例えばｎ型半導体層（ｎ＋領域）１７１）が積層されている。これらｐ型半導体層１６４（第１半導体層）、ｉ型半導体層１７０（第３半導体層）およびｎ型半導体層１７１（第２半導体層）により光電変換素子ＰＤ１１（ＰＩＮ型のフォトダイオード）が構成されている。
このように、上記第１の実施の形態では面内方向（水平方向）にＰＩＮ構造が形成された光電変換素子ＰＤ１（図６参照）の例を挙げたが、本実施の形態では、光電変換素子ＰＤ１１は、積層方向（光の入射方向に対して垂直方向）にＰＩＮ構造が形成されている。
【０１１６】
この光電変換素子ＰＤ１１において、各半導体層１６４，１７０，１７１はアモルファスシリコン、微結晶シリコン、多結晶シリコンなどで形成することができる。これらのシリコンに、ゲルマニウムや炭素などの材料を導入して、分光感度を変えるようにしてもよい。光電変換素子ＰＤ１１としては、下部側をｎ型、上部側をｐ型にするような逆向きの構成でも構わない。
【０１１７】
ｎ型半導体層１７１の上には、光電変換素子ＰＤ１１に対して規定の電圧を印加するための上部電極１７２がＩＴＯ（Indium Tin Oxide）等の透明導電膜によって形成されている。上部電極１７２の上には、この上部電極１７２に電圧を供給するための電源配線１７３が設けられている。電源配線１７３は上部電極１７２の透明導電膜よりも低抵抗の材料、即ちＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって構成されている。この電源配線１７３は、例えば単位画素１２０を囲むようにメッシュ状に画素部１１２の全面に亘って形成される。この上部電極１７２上には更に、ＳｉＮ等からなる保護膜（図示せず）が形成されていてもよい。
【０１１８】
［読み出し動作、リセット動作のタイミング例］
（アクティブ型の画素回路に適用される動作タイミングの第１の例）
図３１は、図２６および図２７に示したアクティブ型の画素回路を適用した光電変換装置１０２の撮像動作のタイミングの第１の例を示している。また、図３３は、図３１に示した動作タイミングに対応するタイミングチャートを示している。図３１の上部に示した上方から下方に延びる矢印は、光電変換装置１０２の動作タイミングを模式的に示している。横方向は時間、縦方向は画素部１１２（図２４）の走査ラインに相当する。図３１では、上側の水平ラインから下側の水平ラインに向けて線順次で読み出し動作（走査）を行う例を示している。図３１において「Ｒｅａｄ」は読み出し動作を行うことを表し、「Ｒｅｓｅｔ」は通常（１回目）のリセット動作を行うことを表す。「Ｅｘ−Ｒｅｓｅｔ」は１フレーム期間内で追加（２回目）のリセット動作を行うことを表す。「Ｘ−ｒａｙ」は、画素部１１２に放射線（例えばＸ線）が照射される撮像期間（露光期間）を表す。
【０１１９】
図３１に示したように、上ラインから下ラインまで順次、読み出し動作を行いつつ、所定期間を空けて通常（１回目）のリセット動作を上ラインから下ラインまで順次、行う。次いで、所定期間を空けて追加（２回目）のリセット動作を上ラインから下ラインまで順次、行う。これらを１フレーム期間内に行う。読み出し動作は、選択・読み出し用トランジスタＴｒ１３のゲート端子にリード制御信号Ｖ（Ｒｅａｄ）が印加されたタイミングで行われる。リセット動作は、リセット用トランジスタＴｒ１１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）が印加されたタイミングで行われる。
【０１２０】
図３３には、リセット用トランジスタＴｒ１１のゲート端子に印加されるリセット制御信号Ｖ（Ｒｅｓｅｔ）の印加タイミングと、選択・読み出し用トランジスタＴｒ１３のゲート端子に印加されるリード制御信号Ｖ（Ｒｅａｄ）の印加タイミングとを、それぞれ６水平ライン分、示している。例えば最も上側の第１水平ライン上のリセット用トランジスタＴｒ１１のゲート端子に印加されるリセット制御信号Ｖ（Ｒｅｓｅｔ）をＶ（Ｒｅｓｅｔ１）とし、次の下側の第２水平ライン上のリセット用トランジスタＴｒ１１のゲート端子に印加されるリセット制御信号Ｖ（Ｒｅｓｅｔ）をＶ（Ｒｅｓｅｔ２）としている。図３１および図３３の動作タイミング例では、１フレーム期間内で、読み出し動作後に２回のリセット動作が行われる。これにより、リセット用トランジスタＴｒ１１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）として、１Ｈ（水平走査）期間を超える期間内に２つの間欠的な電圧パルス信号が印加されるようにしている。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って間欠的に蓄積ノードＮに与えられるようにしている。
【０１２１】
なお、図３１では、１フレーム期間内で２回のリセット動作を行う例を示しているが、読み出し動作後に、１フレーム期間内で３回以上のリセット動作を行うようにしても良い。
【０１２２】
（パッシブ型の画素回路に適用される動作タイミングの第１の例）
図３２は、図２８および図２９に示したパッシブ型の画素回路を適用した光電変換装置１０２の撮像動作のタイミングの第１の例を示している。また、図３４は、図３２に示した動作タイミングに対応するタイミングチャートを示している。図３２の例では図３１の例と同様、上側の水平ラインから下側の水平ラインに向けて線順次で読み出し動作（走査）を行う例を示している。図３１の例と同様、図３２において「Ｒｅａｄ」は読み出し動作を行うことを表し、「Ｒｅｓｅｔ」は通常（１回目）のリセット動作を行うことを表す。「Ｅｘ−Ｒｅｓｅｔ」は１フレーム期間内で追加（２回目）のリセット動作を行うことを表す。「Ｘ−ｒａｙ」は、画素部１１２に放射線（例えばＸ線）が照射される撮像期間（露光期間）を表す。なお、上述したようにパッシブ型の画素回路では、読み出し動作が通常のリセット動作を兼ねているので、読み出し動作と１回目のリセット動作とを同じタイミングとして示している。
【０１２３】
図３２に示したように、上ラインから下ラインまで順次、読み出し動作を行う。このとき、同時に通常（１回目）のリセット動作が上ラインから下ラインまで順次、行われる。次いで、所定期間を空けて追加（２回目）のリセット動作を上ラインから下ラインまで順次、行う。これらを１フレーム期間内に行う。読み出し動作は、上述したように、例えば選択・読み出し用トランジスタＴｒ１３のゲート端子にリード制御信号Ｖ（Ｒｅａｄ）をオン状態にし、チャージアンプ回路のスイッチ１９３をオフ状態にすることで行われる。追加のリセット動作は、例えば、選択・読み出し用トランジスタＴｒ３を読み出し動作時と同様にオン状態にした状態で、チャージアンプ回路のスイッチ１９３をオン状態にすることで行われる。
【０１２４】
図３４には、選択・読み出し用トランジスタＴｒ１３のゲート端子に印加されるリード制御信号Ｖ（Ｒｅａｄ）の印加タイミングを６水平ライン分、示している。図３２および図３４の動作タイミング例では、１フレーム期間内で、読み出し動作後に２回のリセット動作が行われる。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って間欠的に蓄積ノードＮに与えられるようにしている。
【０１２５】
なお、図３２では、１フレーム期間内で２回のリセット動作を行う例を示しているが、読み出し動作後に、１フレーム期間内で３回以上のリセット動作を行うようにしても良い。
【０１２６】
（アクティブ型の画素回路に適用される動作タイミングの第２の例）
図３５は、図２６および図２７に示したアクティブ型の画素回路を適用した光電変換装置１０２の撮像動作のタイミングの第２の例を示している。また、図３６は、図３５に示した動作タイミングに対応するタイミングチャートを示している。図３５の例では図３１の例と同様、上側の水平ラインから下側の水平ラインに向けて線順次で読み出し動作（走査）を行う例を示している。図３１の例と同様、図３２において「Ｒｅａｄ」は読み出し動作を行うことを表し、「Ｒｅｓｅｔ」はリセット動作を行うことを表す。「Ｘ−ｒａｙ」は、画素部１１２に放射線（例えばＸ線）が照射される撮像期間（露光期間）を表す。
【０１２７】
図３５に示したように、上ラインから下ラインまで順次、読み出し動作を行いつつ、所定期間を空けてリセット動作を上ラインから下ラインまで順次、行う。図３６には、リセット用トランジスタＴｒ１１のゲート端子に印加されるリセット制御信号Ｖ（Ｒｅｓｅｔ）の印加タイミングと、選択・読み出し用トランジスタＴｒ１３のゲート端子に印加されるリード制御信号Ｖ（Ｒｅａｄ）の印加タイミングとを、図３３の例と同様、それぞれ６水平ライン分、示している。図３５および図３６の動作タイミング例では、１フレーム期間内で、読み出し動作後に１回のみリセット動作が行われる。そして、この１回のリセット動作によって、リセット用トランジスタＴｒ１１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）として、１Ｈ（水平走査）期間を超える連続的な電圧パルス信号が印加されるようにしている。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って連続的に蓄積ノードＮに与えられるようにしている。
【０１２８】
（アクティブ型の画素回路に適用される動作タイミングの第３の例）
図３７は、図２６および図２７に示したアクティブ型の画素回路を適用した光電変換装置１０２の撮像動作のタイミングの第３の例を示している。図３６の例では図３１の例と同様、上側の水平ラインから下側の水平ラインに向けて線順次で読み出し動作（走査）を行う例を示している。図３１の例と同様、図３２において「Ｒｅａｄ」は読み出し動作を行うことを表し、「Ｒｅｓｅｔ」は通常（１回目）のリセット動作を行うことを表す。「Ｅｘ−Ｒｅｓｅｔ」は１フレーム期間内で追加（２回目）のリセット動作を行うことを表す。「Ｘ−ｒａｙ」は、画素部１１２に放射線（例えばＸ線）が照射される撮像期間（露光期間）を表す。これにより、図３１および図３３の動作タイミング例と同様に、１フレーム期間内で、読み出し動作後に２回のリセット動作が行われる。これにより、リセット用トランジスタＴｒ１１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）として、１Ｈ（水平走査）期間を超える期間内に２つの間欠的な電圧パルス信号が印加されるようにしている。これにより、所定のリセット電圧Ｖｒｓｔが１Ｈ期間を超える期間に亘って間欠的に蓄積ノードＮに与えられるようにしている。
【０１２９】
図３７に示したように、上ラインから下ラインまで順次、読み出し動作を行いつつ、所定期間を空けて通常（１回目）のリセット動作を上ラインから下ラインまで行う。次いで、所定期間を空けて追加（２回目）のリセット動作を行う。ここで、図３１の例では２回目のリセット動作を上ラインから下ラインまで線順次で行うようにしていたが、図３７の例では、全画素分、一括してリセット動作を行うようにしている。このときのリセット動作は、全画素分のリセット用トランジスタＴｒ１１のゲート端子にリセット制御信号Ｖ（Ｒｅｓｅｔ）を印加することで行われる。
【０１３０】
（パッシブ型の画素回路に適用される動作タイミングの第２の例）
図３８は、図２８および図２９に示したパッシブ型の画素回路を適用した光電変換装置１０２の撮像動作のタイミングの第２の例を示している。図３８の例では図３１の例と同様、上側の水平ラインから下側の水平ラインに向けて線順次で読み出し動作（走査）を行う例を示している。図３１の例と同様、図３８において「Ｒｅａｄ」は読み出し動作を行うことを表し、「Ｒｅｓｅｔ」は通常（１回目）のリセット動作を行うことを表す。「Ｅｘ−Ｒｅｓｅｔ」は１フレーム期間内で追加（２回目）のリセット動作を行うことを表す。「Ｘ−ｒａｙ」は、画素部１１２に放射線（例えばＸ線）が照射される撮像期間（露光期間）を表す。なお、上述したようにパッシブ型の画素回路では、読み出し動作が通常のリセット動作を兼ねているので、読み出し動作と１回目のリセット動作とを同じタイミングとして示している。
【０１３１】
図３８に示したように、上ラインから下ラインまで順次、読み出し動作を行う。このとき、同時に通常（１回目）のリセット動作が上ラインから下ラインまで順次、行われる。次いで、所定期間を空けて追加（２回目）のリセット動作を行う。ここで、図３２の例では２回目のリセット動作を上ラインから下ラインまで線順次で行うようにしていたが、図３８の例では、全画素分、一括してリセット動作を行うようにしている。このときのリセット動作は、全画素分について、例えば、選択・読み出し用トランジスタＴｒ３を読み出し動作時と同様にオン状態にした状態で、チャージアンプ回路のスイッチ１９３をオン状態にすることで行われる。
【０１３２】
［リセット期間の長さと残像（残電圧）との関係］
次に、放射線撮像装置におけるリセット期間の長さ（所定のリセット電圧Ｖｒｓｔを蓄積ノードＮに与える期間）と残像（残電圧）との関係について考察する。
【０１３３】
図３９は、アクティブ型の画素回路に適用される動作タイミングの第１の比較例を示している。この第１の比較例は、図３１に示した動作タイミング例に対して２回目のリセット動作を省略したものである。図４０は、アクティブ型の画素回路に適用される動作タイミングの第２の比較例を示している。この第２の比較例では、図３９の第１の比較例に対して、読み出し動作が上ラインから下ラインまで全て完了した後に、リセット動作を行う例を示している。
【０１３４】
図４１は、パッシブ型の画素回路に適用される動作タイミングの第１の比較例を示している。このパッシブ型の画素回路に適用される第１の比較例は、図３２に示した動作タイミング例に対して２回目のリセット動作を省略したものである。
【０１３５】
（比較例の動作タイミングでの残電圧の測定結果）
これらの比較例の動作タイミングで放射線撮像装置を動作させた場合、リセット動作を行った後であっても、各画素からの出力電圧に残像（残電圧）が発生する。図４５〜図４８は、その残電圧を測定した結果を示している。
【０１３６】
図４２および図４４は、その残電圧の測定に用いた動作タイミングを示している。図４２は、アクティブ型の画素回路の特性検証用の動作タイミングを示している。基本的な動作タイミングは図３９の比較例と同様であるが、残電圧を測定するために、図４２および図４４（Ａ）に示したように１０フレームの最初のフレームのみ測定用光源（ＬＥＤ）からの光照射（発光、露光動作）を行い、残りのフレームでは光照射が行われない非発光状態としている。リセット動作は、図４２および図４４（Ｂ）に示したように各フレームごとに行っている。なお、図４５〜図４８では、アクティブ型の画素回路の測定結果を示すが、パッシブ型の画素回路についても同様の測定結果が得られる。図４３は、パッシブ型の画素回路の特性検証用の動作タイミングを示している。
【０１３７】
図４５は、アクティブ型の画素回路の出力電圧を直接的に測定した結果を示す。この測定結果は、放射線撮像装置を構成する周辺回路を含めずに、画素回路の出力電圧を直接的に測定した結果である。縦軸は、残電圧の割合を示す。横軸はフレーム数に対応する経過時間を示すが、光照射を行ったフレームを基準にして、次のフレームを１番目のフレームとしている。図４５では、測定用光源の発光量（光強度）を４段階に変えて測定した。４段階とは、光電変換素子ＰＤ１１が飽和状態になるような強い光強度の場合と、中間的な光強度の場合と、光強度が弱い場合と、光強度がさらに弱い場合（弱弱）とを示す。この測定では、ノイズの影響による乱れが測定されているが、実質的に、光強度の違いによる残電圧の依存性はほとんど観測されなかった。
【０１３８】
図４６は、図２７に示したアクティブ型の画素回路の第２の構成例（蓄積ノードＮが光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）側の構成例）において画素回路単体での出力電圧をアンプ１３３を通した後に測定した結果を示す特性図である。また、図４７は、図２６に示したアクティブ型の画素回路の第１の構成例（蓄積ノードＮが光電変換素子ＰＤ１１のアノード電極（ｐ型半導体領域）側の構成例）において画素回路単体での出力電圧をアンプ１３３を通した後に測定した結果を示す特性図である。図４５の測定結果は画素回路が放射線撮像装置に組み込まれた状態での測定結果であるが、図４６および図４７の測定結果は放射線撮像装置に組み込まれていない、画素回路単体（センサ素子単体）での測定結果である。図４６（Ａ），図４７（Ａ）では測定用光源の発光タイミングと、リセット制御信号Ｖ（Ｒｅｓｅｔ）の印加タイミングと、出力電圧とを同時に示す。図４６（Ｂ），図４７（Ｂ）は図４６（Ａ），図４７（Ａ）における出力電圧の波形部分を拡大したものである。図４６（Ｃ），図４７（Ｃ）はさらに、図４６（Ｂ），図４７（Ｂ）の出力電圧の波形部分を部分的に拡大したものである。図４６，図４７の測定結果から、光照射を行った後、１回目のリセット動作を行ったタイミングで一時的に所定のリセット電圧にリセットされる。しかしながら、その後、所定のリセット電圧が維持されずに、複数フレームに亘って波形に劣化（Ｄｅｃａｙ）が生じてしまっている。この傾向は、蓄積ノードＮが光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）側にあるかアノード電極（ｐ型半導体領域）側にあるかに関わらず生じている。
【０１３９】
図４８（Ａ）はアクティブ型の画素回路の第２の構成例において画素回路単体での出力電圧をアンプ１３３を通さずに直接的に検証した結果を示している。図４８（Ｂ）はアクティブ型の画素回路の第１の構成例において画素回路単体での出力電圧をアンプ１３３を通さずに直接的に検証した結果を示している。図４８（Ａ），（Ｂ）において縦軸は残電圧の割合を示す。横軸はフレーム数に対応する経過時間を示すが、光照射を行ったフレームを基準にして、次のフレームを１番目のフレームとしている。図４８（Ａ），（Ｂ）は、図４６および図４７の測定結果と同様、放射線撮像装置に組み込まれていない、画素回路単体（センサ素子単体）での測定結果である。図４８（Ａ），（Ｂ）はではそれぞれ、複数の測定結果を同時に示しているが、それらは素子の製造条件の違いである。図４８（Ａ），（Ｂ）の測定結果から、光照射を行った後、２フレーム期間後ぐらいまでは残電圧の割合が比較的多く観測される。この傾向は、蓄積ノードＮが光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）側（図４８（Ａ））にあるかアノード電極（ｐ型半導体領域）側（図４８（Ｂ））にあるかに関わらず生じている。
【０１４０】
（リセット動作を変えた場合の残電圧の測定結果）
以上の測定結果は、測定用光源（ＬＥＤ）からの光照射の発光タイミングとリセット動作のタイミング（リセット制御信号Ｖ（Ｒｅｓｅｔ）の印加タイミング）とが図４９（Ａ），（Ｂ）（図４４（Ａ），（Ｂ））に示したタイミングで行われたものであるが、これに対して図４９（Ｃ）に示したように、リセット動作を行うタイミング（リセット間隔）を変えた場合の残電圧を測定した。その結果を図５０に示す。１回のリセット動作の期間自体は図４９（Ｂ）と同じである（４μｓｅｃ）。図５０において横軸は、放射線撮像装置の撮像動作におけるＨ（水平走査）期間を単位としたリセット間隔の時間を示す。ここでは１Ｈ（水平走査）期間＝６μｓｅｃである。また、図５０では、図２７に示したアクティブ型の画素回路の第２の構成例（蓄積ノードＮが光電変換素子ＰＤ１１のカソード電極（ｎ型半導体領域）側にある場合の構成例）での測定結果を示す。図５０の結果から分かるようにリセット間隔を変えただけでは残電圧の特性に大きな変化は現れない。
【０１４１】
また、図４９（Ｄ）に示したように、１フレーム期間内で間欠的に２回、リセット動作を行った場合の残電圧を測定した。その結果を図５１（Ａ）に示す。１回のリセット動作の期間自体は図４９（Ｂ）と同じである（４μｓｅｃ）。図５１（Ａ）において横軸は、放射線撮像装置の撮像動作におけるＨ（水平走査）期間を単位として、２回の間欠的なリセット動作を行う間隔を示す。ここでは１Ｈ（水平走査）期間＝６μｓｅｃである。また、図５１（Ａ）では、図２７に示したアクティブ型の画素回路の第２の構成例と、図２６に示したアクティブ型の画素回路の第１の構成例（蓄積ノードＮが光電変換素子ＰＤ１１のアノード電極（ｐ型半導体領域）側の構成例）との測定結果を同時に示す。図５１（Ａ）の結果から分かるように、間欠的に２回、リセット動作を行うことで、残電圧を減少させることができる。残電圧を減少させる効果は、１Ｈ期間を超える期間に亘って間欠的にリセット動作を行うことで得られている。特に、１０Ｈ期間（６０μｓｅｃ）程度の間隔で間欠的に２回、リセット動作を行うことで、残電圧がほぼ半減している。
【０１４２】
また、図４９（Ｅ）に示したように、１フレーム期間内で連続的なリセット動作を行った場合（連続的にリセット電圧を印加した場合）の残電圧を測定した。その結果を図５１（Ｂ）に示す。図５１（Ｂ）において横軸は、放射線撮像装置の撮像動作におけるＨ（水平走査）期間を単位として、１回の連続的なリセット動作を行う時間を示す。ここでは１Ｈ（水平走査）期間＝６μｓｅｃである。また、図５１（Ｂ）では、図２７に示したアクティブ型の画素回路の第２の構成例と図２６に示したアクティブ型の画素回路の第１の構成例との測定結果を同時に示す。図５１（Ｂ）の結果から分かるように、連続的にリセット電圧を印加することで、残電圧を減少させることができる。残電圧を減少させる効果は、１Ｈ期間を超える期間に亘って連続的にリセット電圧を与えることで得られている。特に、１０Ｈ期間（６０μｓｅｃ）程度の期間、連続的にリセット動作を行うことで、残電圧がほぼ半減している。
【０１４３】
以上説明したように、本実施の形態に係る放射線撮像装置によれば、所定のリセット電圧が１Ｈ期間を超える期間に亘って連続または間欠的に蓄積ノードＮに与えられるようにしたので、蓄積ノードＮに蓄積された蓄積電荷を確実にリセットして、残像の少ない良好な検出動作（撮像動作）を行うことができる。
【０１４４】
＜第２の実施の形態の変形例＞
上記第２の実施の形態では、放射線を波長変換体１４０（図２５）によって波長変換した後の光を画素部１１２で光電変換するような間接変換型の放射線撮像装置を例に挙げたが、放射線を画素部１１２で直接的に電荷に変換するような直接変換型の放射線撮像装置であっても良い。
【符号の説明】
【０１４５】
１１…アプリケーションプログラム実行部、１２…表示ドライブ回路、１３…受光ドライブ回路、１３Ａ…フレームメモリ、１４…画像処理部、１５…バックライト、２０…Ｉ／Ｏディスプレイパネル、２１…表示エリア（センサエリア）、２２…表示用Ｈドライバ、２３…表示用Ｖドライバ、２４…センサ用Ｖドライバ、２５…センサ読み出し用Ｈドライバ、３１…画素、３１Ｒ，３１Ｇ，３１Ｂ，３１ＲＧＢ…表示画素、３２…配線部、３３…センサ素子（撮像画素）、４１…読み出し線、５１…基板、５２…ゲート電極、５３…ゲート絶縁膜、５４…ＰＩＮ型半導体層、５４Ａ…ｐ型半導体領域、５４Ｂ…ｎ型半導体領域、５４Ｃ…真性半導体領域（ｉ領域）、５５…アノード電極、５６…カソード電極、５７…絶縁膜（平坦化膜）、５８…層間絶縁膜、５９…ゲート電極、５５Ｄ…ドレイン電極、５６Ｓ…ソース電極、６０…半導体層、６０Ａ…ドレイン領域、６０Ｂ…ソース領域、６０Ｃ…チャンネル領域、１０１…放射線撮像装置、１０２…光電変換装置，１１１…基板，１１２…画素部、１１３…行走査部、１１４…水平選択部、１１５…列走査部、１１６…システム制御部、１１８…垂直信号線（読み出し線）、１１９…信号線、１２０…単位画素、１３１…定電流源、１３３…アンプ、１４０…波長変換体、１６１…基板、１６２…ゲート電極、１６３…ゲート絶縁膜、１６４…ｐ型半導体層、１６５…半導体層、１６５ａ，１６５ｂ…ＬＤＤ、１６６…第１層間絶縁膜、１６７…配線層、１６８…第２層間絶縁膜、１６９…コンタクトホール、１７０…ｉ型半導体層、１７１…ｎ型半導体層、１７２…上部電極、１７３…電源配線、１９１…キャパシタ、１９２…チャージアンプ、１９３…スイッチ、５１０…映像表示画面部、５１１…フロントパネル、５１２…フィルターガラス、５２１…発光部、５２２…表示部、５２３…メニュースイッチ、５２４…シャッターボタン、５３１…本体、５３２…キーボード、５３３…表示部、５４１…本体部、５４２…レンズ、５４３…スタート／ストップスイッチ、５４４…表示部、７１０…上部筐体、７２０…下部筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、６１…指先、６１１…描画ライン、６２…手、６２１…オブジェクトの移動（手のひらツール）、６３Ａ，６３Ｂ，６４，６５…手、６４１…軌跡、６４２…手形、６６…筆、６６１…画像、Ｒｅｓｅｔ…リセット制御信号線、Ｒｅａｄ…リード制御信号線、ＰＤ１，ＰＤ１１…光電変換素子、Ｔｒ１，Ｔｒ１１…リセット用トランジスタ、Ｔｒ２，Ｔｒ１２…増幅用トランジスタ、Ｔｒ３，Ｔｒ１３…選択・読み出し用トランジスタ、Ｃ０…蓄積容量、Ｐ１，Ｎ…蓄積ノード、ＶＤＤ…電源電圧、Ｖｒｓｔ…リセット電圧、Ｖ（Ｒｅｓｅｔ）…リセット制御信号、Ｖ（Ｒｅａｄ）…リード制御信号、Ｌ０…外光（環境光）、Ｌｏｎ…バックライトによる照明光、ｆ…物体（指）、ｏｂ１…物体（ペン）。
【図１】
2011135561.tif 000003
【図２】
2011135561.tif 000004
【図３】
2011135561.tif 000005
【図４】
2011135561.tif 000006
【図５】
2011135561.tif 000007
【図６】
2011135561.tif 000008
【図７】
2011135561.tif 000009
【図８】
2011135561.tif 000010
【図９】
2011135561.tif 000011
【図１０】
2011135561.tif 000012
【図１１】
2011135561.tif 000013
【図１２】
2011135561.tif 000014
【図１３】
2011135561.tif 000015
【図１４】
2011135561.tif 000016
【図１５】
2011135561.tif 000017
【図１６】
2011135561.tif 000018
【図１７】
2011135561.tif 000019
【図１８】
2011135561.tif 000020
【図１９】
2011135561.tif 000021
【図２０】
2011135561.tif 000022
【図２１】
2011135561.tif 000023
【図２２】
2011135561.tif 000024
【図２３】
2011135561.tif 000025
【図２４】
2011135561.tif 000026
【図２５】
2011135561.tif 000027
【図２６】
2011135561.tif 000028
【図２７】
2011135561.tif 000029
【図２８】
2011135561.tif 000030
【図２９】
2011135561.tif 000031
【図３０】
2011135561.tif 000032
【図３１】
2011135561.tif 000033
【図３２】
2011135561.tif 000034
【図３３】
2011135561.tif 000035
【図３４】
2011135561.tif 000036
【図３５】
2011135561.tif 000037
【図３６】
2011135561.tif 000038
【図３７】
2011135561.tif 000039
【図３８】
2011135561.tif 000040
【図３９】
2011135561.tif 000041
【図４０】
2011135561.tif 000042
【図４１】
2011135561.tif 000043
【図４２】
2011135561.tif 000044
【図４３】
2011135561.tif 000045
【図４４】
2011135561.tif 000046
【図４５】
2011135561.tif 000047
【図４６】
2011135561.tif 000048
【図４７】
2011135561.tif 000049
【図４８】
2011135561.tif 000050
【図４９】
2011135561.tif 000051
【図５０】
2011135561.tif 000052
【図５１】
2011135561.tif 000053