(57)【要約】【課題】画素サイズを小型化できると共に、混色やスロストークを防止しかつ、製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得る。【解決手段】ｐ型半導体基板１とその上部に形成されたｐ型ウエル層３と、ｐ型ウエル層３内に受光部４として形成されたｎ型光電変換層を有し、ｐ型半導体基板１とｐ型ウエル層３との間にフローテイングＮ型蓄積層２を有している。このフローテイングＮ型蓄積層２は、遮光画素領域ＯＢを含む画素領域全面に形成されて、画素領域の周辺のＣＭＯＳ回路部側には形成されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
被写体からの画像光を光電変換して撮像する複数の受光部が２次元状に設けられた固体撮像素子において、
第１導電型半導体基板と、その上部に形成された第１導電型ウエル層と、該第１導電型ウエル層内に該受光部として形成された第２導電型光電変換層とを有し、
該第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を有した固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記第２導電型蓄積層は第２導電型フローティング蓄積層である固体撮像素子。
【請求項３】
請求項１に記載の固体撮像素子において、
前記第１導電型半導体基板の不純物濃度は、前記第１導電型ウエル層の不純物濃度と同じに設定されているかまたは、該第１導電型ウエル層の不純物濃度よりも薄く設定されている固体撮像素子。
【請求項４】
請求項３に記載の固体撮像素子において、
前記第１導電型半導体基板の不純物濃度は１０１４／ｃｍ−３であり、前記第１導電型ウエル層の不純物濃度は１０１６/ｃｍ−３である固体撮像素子。
【請求項５】
請求項１に記載の固体撮像素子において、
前記第１導電型半導体基板と前記第１導電型ウエル層とは接地電位出力端が電気的に接続されて接地電位が該第１導電型半導体基板と該第１導電型ウエル層とに供給されている固体撮像素子。
【請求項６】
請求項１に記載の固体撮像素子において、
同一チップに、前記受光部と、該受光部からの信号電荷を読み出して撮像信号を得る複数トランジスタ構成の信号読み出し回路とが設けられた画素部が複数、２次元状に設けられた画素領域と、該画素領域の周辺に設けられ、画素毎の各信号読み出し回路をそれぞれ駆動する駆動回路および、読み出しされた撮像信号に対して所定の信号処理をする信号処理回路が設けられたＣＭＯＳ回路とを有し、前記第２導電型蓄積層は、該ＣＭＯＳ回路以外の該画素領域の全面に配設されている固体撮像素子。
【請求項７】
請求項６に記載の固体撮像素子において、
前記画素領域は、受光画素領域と遮光画素領域とを有し、前記第２導電型蓄積層は、該遮光画素領域を含む画素領域の全面に形成されている固体撮像素子。
【請求項８】
請求項６に記載の固体撮像素子において、
前記信号読み出し回路は、前記受光部毎に、該受光部で光電変換された信号電荷が、信号読み出し時に、転送トランジスタにより電荷検出部に電荷転送され、該電荷検出部に電荷転送された信号電荷が電圧変換され、この変換電圧に応じて増幅トランジスタにより増幅されて各画素部毎の撮像信号として読み出される固体撮像素子。
【請求項９】
請求項１に記載の固体撮像素子において、
ＣＭＯＳ型イメージセンサである固体撮像素子。
【請求項１０】
請求項１に記載の固体撮像素子において、
前記第１導電型半導体基板はｐ型半導体基板またはｐ−型半導体基板であり、前記第１導電型ウエル層はｐ型ウエル層であって、前記第２導電型蓄積層はＮ型フローティング蓄積層である固体撮像素子。
【請求項１１】
請求項１〜１０のいずれかに記載の固体撮像素子を画像入力デバイスとして撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
この種の従来の固体撮像素子は、小画素サイズであっても高画質を実現できる２次元増幅型固体撮像素子であって、増幅機能を持たせた複数の画素を有する画素領域とその画素領域の周辺に走査回路とを備え、その走査回路により画素データを読み出す増幅型固体撮像素子が提案されている。特に、この増幅型固体撮像装置として、画素領域を周辺の駆動回路および信号処理回路と一体化するのに有利なＣＭＯＳ(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)により構成されたＡＰＳ(Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ)型イメージセンサが知られており、高感度、単一電源駆動および低消費電力といった特徴を持っている。
【０００３】
ところが、画素の縮小化に伴い、小画素サイズであるが故に、基板内部で光電変換された信号電荷が隣の画素に漏れてしまういわゆる混色やクロストークといった現象が発生し、これが問題となっている。
【０００４】
このような混色やクロストークの問題を解決するために、従来、半導体基板をｐ型基板構成から、信号電荷の掃き出しのためのｎ型基板構成にした特許文献１、２が提案されている。
【０００５】
図７は、特許文献１、２に開示されているｎ型基板構成の従来の２次元増幅型固体撮像素子の要部構成例を示した縦断面図である。
【０００６】
図７に示すように、従来の２次元増幅型固体撮像素子１００において、Ｎタイプの埋め込み型のフォトダイオード１０１の表面側に暗電流低減用のＰタイプの表面高濃度拡散層である表面ｐ＋層１０２が配設され、フォトダイオード１０１の下側には、ｎ型半導体基板１０３の上側に形成された低濃度のＰウエル層１０４が配設されている。このように、フォトダイオード１０１の上下側が表面ｐ＋層１０２とＰウエル層１０４で囲まれて埋め込まれている。
【０００７】
このフォトダイオード１０１で光電変換された信号電荷は、データ読み出し動作時に、転送トランジスタゲート１０５下のチャネルを通って信号電荷蓄積部である電荷検出部１０６に完全電荷転送され、電荷検出部１０６に、図示しない増幅トランジスタゲートゲートが接続されたソースフォロワ回路の増幅器により信号増幅されて不図示の信号線に信号出力される。信号線への信号出力後、この電荷検出部１０６は、電源電位出力端に接続される拡散領域１０８からリセットトランジスタゲート１０７下のチャネルを通して電源電位にリセットされる。
【０００８】
各トランジスタはＳＴＩなどの素子分離酸化膜１０９で素子分離されるが、隣接のフォトダイオード１０１間は、特に素子分離酸化膜１０９が必要ではなく、フォトダイオード１０１とは逆導電型のｐ型イオン注入層などによる素子分離で十分である。Ｐウエル１０４の下部はｎ型半導体基板１０３である。これは、基板内部で光電変換された信号電荷が隣の画素に漏れことを防ぐため、基板をＮタイプとすることによりｎ型半導体基板１０３側に光信号電荷を掃き出し、信号電荷の隣接画素への漏れを防ぐことが目的である。なお、１１０は、ゲート酸化膜であり、表面ｐ＋層１０２の表面側を覆っている。
【０００９】
ところが、信号電荷掃き出しのためのｎ型基板構成の２次元増幅型固体撮像素子１００では、画素領域周辺の周辺回路領域において、以下のような問題が生じる。
【００１０】
即ち、画素領域の２次元画素アレイ以外に、ＣＭＯＳにより構成された周辺回路群が同一のｎ型半導体基板１０３上に構成され、その周辺回路群の電源電圧が２通り（例えば一般的にはアナログ：２．８Ｖとデジタル：１．８Ｖなど）ある場合、図８に示すように、ｐ型半導体基板１２０を用いる場合には、画素領域周辺の周辺回路領域において、間にｐ型領域が入ってＰチャネルＭＯＳトランジスタ１２１のＮウエル１２２ａ、１２２ｂが領域分離できて、２通りの電圧（電源１電位および電源２電位）をショートを起こすことなく電気的に分離して用いることができて問題ない。
【００１１】
ところが、ｐ型半導体基板１２０を用いる場合には、画素の縮小化に伴う混色やクロストークの問題が発生するが、これを解決するために、図９に示すように、画素領域周辺の周辺回路領域において、信号電荷の掃き出しＮ基板構成のｎ型半導体基板１３０とした場合に、図８の場合と同様の構成では、ＣＭＯＳにより構成された動作電源電圧の異なるＰチャネルＭＯＳトランジスタの各Ｎウエル同士が電気的に分離できず、よって、２電源構成のＣＭＯＳ回路（特に、ＰチャネルＭＯＳトランジスタ１３１）を構成することが困難であった。
【００１２】
このように、Ｐ基板構造での異なる電源電圧のＰチャネルＭＯＳトランジスタ１２１のＮウエル１２２ａ、１２２ｂが図８では互いに電気的に分離できるのに対して、これをＮ基板で分離構造を実現するために、図９に示すように、電源１電位のＮウエル１３２ａとｎ型半導体基板１３０および電源２電位のＮウエル１３２ｂとの間に、ＧＮＤ電位のＰウエル１３３を設けている。ところが、この場合にも、電源１電位のＮウエル１３２ａとＧＮＤ電位のＰウエル１３３と電源２電位のＮウエル１３２ｂ（またはｎ型半導体基板１３０）との間の縦方向および横方向にラッチアップの発生の可能性がある。
【００１３】
このラッチアップの発生を防ぐために、Ｐ基板構成のままで注入Ｎ−領域をＰウエル内部に深くイオン注入する方法が特許文献３に提案されている。
【００１４】
図１０は、特許文献３に開示されているｐ型基板構成の従来の２次元増幅型固体撮像素子の要部構成例を示した縦断面図である。
【００１５】
図１０に示すように、従来の２次元増幅型固体撮像素子２００において、Ｎタイプの埋め込み型フォトダイオード２０１の表面側に暗電流低減のためのＰタイプの表面高濃度拡散層である表面ｐ＋層２０２が配設されている。また、フォトダイオード２０１の下側には、ｐ型半導体基板２０３に形成された低濃度のＰウエル層２０４が配設されている。このように、フォトダイオード２０１の上下側が表面ｐ＋層２０２とＰウエル層２０３で囲まれて埋め込まれている。
【００１６】
フォトダイオード２０１からの信号電荷は、転送トランジスタゲート２０５下のチャネルを通って電荷検出部２０６に電荷転送され、電荷検出部２０６の電位に応じた信号を信号線に出力し、その信号出力後、電荷検出部２０６は、拡散領域２０８からリセットトランジスタゲート２０７下のチャネルを通して電源電位にリセットされる。各トランジスタはＳＴＩなどの素子分離酸化膜２０９で素子分離されている。
【００１７】
ここで、ｐ型半導体基板２０３の上側に設けられたＰウエル層２０４内の基盤深部に注入Ｎ−領域２１１がｎ型イオン注入により設けられている。この注入Ｎ−領域２１１には電源電位出力端が電気的に接続されており、ｐ型半導体基板２０３にはＧＮＤ電位出力端が電気的に接続されている。これによって、基板深部の注入Ｎ−領域２１１に所定の電源電位を印加することにより、ｎ型基板構成の場合と同様に信号電荷の掃き出し動作を行うことができるようにしている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０００−１５０８４８号公報
【特許文献２】特開２００６−１９６７２９号公報
【特許文献３】特開２００８−０９１８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記特許文献３に開示されているｐ型基板構成の従来の２次元増幅型固体撮像素子２００では、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、周辺回路領域においてもラッチアップの発生を防ぐものの、注入Ｎ−領域２１１に特別の電位（ここでは電源電位）を印加する必要があり、注入Ｎ−領域２１１のように基板深部Ｎ層に電位コンタクトするために、各画素毎に基板深くのＰウェル２０４の底部まで掘り込んで電気的に接続するという特殊なプロセスを必要とし、この電位コンタクト工程を含む注入Ｎ−領域形成工程が存在して製造工程が複雑化するという問題を有していた。
【００２０】
本発明は、上記従来の問題を解決するもので、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、従来のように製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の固体撮像素子は、被写体からの画像光を光電変換して撮像する複数の受光部が２次元状に設けられた固体撮像素子において、第１導電型半導体基板と、その上部に形成された第１導電型ウエル層と、該第１導電型ウエル層内に該受光部として形成された第２導電型光電変換層とを有し、該第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を有したものであり、そのことにより上記目的が達成される。
【００２２】
また、好ましくは、本発明の固体撮像素子における第２導電型蓄積層は第２導電型フローティング蓄積層である。
【００２３】
さらに、好ましくは、本発明の固体撮像素子において、前記第１導電型半導体基板の不純物濃度は、前記第１導電型ウエル層の不純物濃度と同じに設定されているかまたは、該第１導電型ウエル層の不純物濃度よりも薄く設定されている。
【００２４】
さらに、好ましくは、本発明の固体撮像素子における第１導電型半導体基板の不純物濃度は、１０１４／ｃｍ−３であり、前記第１導電型ウエル層の不純物濃度は１０１６/ｃｍ−３である。
【００２５】
さらに、好ましくは、本発明の固体撮像素子において、前記第１導電型半導体基板と前記第１導電型ウエル層とは接地電位出力端が電気的に接続されて接地電位が該第１導電型半導体基板と該第１導電型ウエル層とに供給されている。
【００２６】
さらに、好ましくは、本発明の固体撮像素子において、同一チップに、前記受光部と、該受光部からの信号電荷を読み出して撮像信号を得る複数トランジスタ構成の信号読み出し回路とが設けられた画素部が複数、２次元状に設けられた画素領域と、該画素領域の周辺に設けられ、画素毎の各信号読み出し回路をそれぞれ駆動する駆動回路および、読み出しされた撮像信号に対して所定の信号処理をする信号処理回路が設けられたＣＭＯＳ回路とを有し、前記第２導電型蓄積層は、該ＣＭＯＳ回路以外の該画素領域の全面に配設されている。
【００２７】
さらに、好ましくは、本発明の固体撮像素子における画素領域は、受光画素領域と遮光画素領域とを有し、前記第２導電型蓄積層は、該遮光画素領域を含む画素領域の全面に形成されている。
【００２８】
さらに、好ましくは、本発明の固体撮像素子において、前記第１導電型半導体基板はｐ型半導体基板またはｐ−型半導体基板であり、前記第１導電型ウエル層はｐ型ウエル層であって、前記第２導電型蓄積層はＮ型フローティング蓄積層である。
【００２９】
本発明の電子情報機器は、本発明の上記固体撮像素子を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。
【００３０】
上記構成により、以下、本発明の作用を説明する。
【００３１】
本発明においては、第１導電型半導体基板とその上部に形成された第１導電型ウエル層と、第１導電型ウエル層内に受光部として形成された第２導電型光電変換層を有し、第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を有している。
【００３２】
これによって、第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を配設したため、第１導電型基板構成の固体撮像素子は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、従来のように製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることが可能となる。
【発明の効果】
【００３３】
以上により、本発明によれば、第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を配設したため、第１導電型基板構成の固体撮像素子は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態１におけるｐ型基板構成の固体撮像素子の要部構成例を示す縦断面図である。
【図２】図１の固体撮像素子を構成するチップにおけるフローテイングＮ型蓄積層のレイアウトパターンを示す平面図である。
【図３】図１のＡ−Ａ’線の基板深さ位置に対するポテンシャル図である。
【図４】本発明の実施形態２におけるｐ−型基板構成の固体撮像素子の要部構成例を示す縦断面図である。
【図５】図４のＡ−Ａ’線の基板深さ位置に対するポテンシャル図である。
【図６】本発明の実施形態３として、本発明の実施形態１、２の固体撮像素子を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図７】特許文献１、２に開示されているｎ型基板構成の従来の２次元増幅型固体撮像素子の要部構成例を示した縦断面図である。
【図８】ｐ型半導体基板構成の画素領域周辺におけるＣＭＯＳ周辺回路の要部構成例を示した縦断面図である。
【図９】ｎ型半導体基板構成の画素領域周辺におけるＣＭＯＳ周辺回路の要部構成例を示した縦断面図である。
【図１０】特許文献３に開示されているｐ型基板構成の従来の２次元増幅型固体撮像素子の要部構成例を示した縦断面図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の固体撮像素子の実施形態１、２および、この固体撮像素子の実施形態１、２を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器の実施形態３について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００３６】
（実施形態１）
図１は、本発明の実施形態１におけるｐ型基板構成の固体撮像素子の要部構成例を示す縦断面図である。
【００３７】
図１において、本実施形態１のｐ型基板構成の２次元増幅型固体撮像素子２０は、ｐ型半導体基板１の所定基板深さにフローテイングＮ型蓄積層２を形成し、フローテイングＮ型蓄積層２上にＰウエル層３を形成している。このＰウエル層３内に、被写体からの画像光を光電変換して撮像する複数の受光部４（Ｎタイプのフォトダイオード；光電変換部）が行列方向にマトリクス状に配列されている。この受光部４の表側（上側）に暗電流低減のためのＰタイプの表面高濃度拡散層５（表面ｐ＋層）が配設され、受光部４の下側（裏側）には、低濃度のＰウエル層３が配設されている。このように、受光部４の上下側が表面ｐ＋層５とＰウエル層３で囲まれて埋め込まれている。
【００３８】
受光部４毎にそれぞれ、転送トランジスタゲート６が、基板表面上のゲート絶縁膜７を介して配置されており、受光部４からの信号電荷は、転送トランジスタゲート６下のチャネル領域を通って電荷検出部８に電荷転送されて信号読み出しが行われる。この電荷検出部８の電位に応じた信号を撮像信号として信号線（図示せず）に出力するようになっている。その信号出力後、電荷検出部８は、拡散領域９からリセットトランジスタゲート１０下のチャネル領域を通して電源電位にリセットされて次の信号読み出しタイミングを待つ。なお、信号読み出し用の各トランジスタはＳＴＩなどの素子分離酸化膜１１で素子分離され、隣接した受光部４間は、ここでは図示していないが、ＳＴＩや受光部４と逆導電型領域により素子分離されている。
【００３９】
この場合、ｐ型半導体基板１およびＰウエル層３に接地電圧出力端を電気的に接続してＧＮＤ電位をｐ型半導体基板１およびＰウエル層３に供給している。
【００４０】
要するに、上記特許文献３のｐ型基板構成の従来の２次元増幅型固体撮像素子２００と本実施形態１のｐ型基板構成の固体撮像素子２０との構成上の違いは、従来の２次元増幅型固体撮像素子２００が基板深部のＮ層（注入Ｎ−領域２１１）に所定の電源電位を印加することにより、基板深部の信号電荷の掃き出し動作を行うのに対して、本実施形態１のｐ型基板構成の固体撮像素子２０では、所定電位を印加して固定しないフローテイングＮ型蓄積層２をｐ型半導体基板１に新たに配設しており、Ｐウエル層３の深部で光電変換された信号電荷が隣の画素に移動せずフローテイングＮ型蓄積層２に蓄積する信号電荷蓄積層としての役割を果たさせて、基板深部の信号電荷を一旦蓄積させることができる。この場合のＰウエル層３およびｐ型半導体基板１（Ｐ基板）の不純物濃度は１０１６/ｃｍ−３程度である。
【００４１】
図２は、図１の固体撮像素子を構成するチップにおけるフローテイングＮ型蓄積層２のレイアウトパターンを示す平面図である。
【００４２】
図２に示すように、図１の固体撮像素子２０を構成するチップ２０Ａは、被写体からの画像光を光電変換して撮像する受光部４が設けられると共に受光部４からの信号電荷を読み出す複数トランジスタ構成の信号読み出し回路が設けられた画素部が複数、行列方向に設けられた画素領域２１と、画素領域２１の周辺に設けられ、画素毎の各信号読み出し回路をそれぞれ駆動する駆動回路や読み出しされた撮像信号を所定の信号処理をする信号処理回路を有するＣＭＯＳ(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)回路２２とを備えている。
【００４３】
この信号読み出し回路は、受光部４毎に、受光部４で光電変換された信号電荷が、信号読み出し時に、転送トランジスタ（転送トランジスタゲート６）により電荷検出部８に電荷転送され、電荷検出部８に電荷転送された信号電荷が電圧変換され、この変換電圧に応じて増幅トランジスタ（増幅器）により信号増幅されて各画素部毎の撮像信号として信号線（図示せず）に読み出す。
【００４４】
画素領域２１は、受光画素領域２１ａとこれの外周側に設けられた遮光画素領域ＯＢとを有しており、フローテイングＮ型蓄積層２は、遮光画素領域ＯＢを含む画素領域２１の全面に形成されて、ＣＭＯＳ回路部２２側には形成されていない。このとき、従来のような電位印加のための特殊な構造形成工程は本実施形態１では不要であるため、従来のように製造工程が複雑化することはない。
【００４５】
図３は、図１のＡ−Ａ’線の基板深さ位置に対するポテンシャル図である。
【００４６】
図３に示すように、ｐ型半導体基板１の上部にフローテイングＮ型蓄積層２が存在するため、基板内部のＰウエル層３で光電変換された信号電荷は、信号としての電子が少数キャリアとして拡散し、上部の埋め込みフォトダイオードである受光部４に電荷蓄積されるかまたは、その下部のフローテイングＮ型蓄積層２に蓄積されるかのどちらかであり、基板内部のＰウエル層３の深い所で光電変換された信号電荷は、隣の画素（埋め込みフォトダイオードである受光部４）側に漏れるいわゆる混色やクロストークになることは防止される。
【００４７】
図３の基板深さ方向において、Ｐウエル層３、フローテイングＮ型蓄積層２およびｐ型半導体基板１（Ｐ基板）のポテンシャル電位がフローテイングＮ型蓄積層２において＋側にポケットになっており、そこに信号電荷の電子が蓄積されることになる。フローテイングＮ型蓄積層２は電位の印加がないため、上下に挟まれているｐ型半導体基板１（Ｐ基板）とＰウエル層３との電子・正孔の熱平衡状態によりＧＮＤ電位に容量結合で固定される。
【００４８】
しかしながら、フローテイングＮ型蓄積層２は電位の印加がないので、Ｐウエル層３から流れ込む電子の量が多いときや、高温による暗電流の発生などにより、フローテイングＮ型蓄積層２からｐ型半導体基板１（Ｐ基板）とＰウエル層３に少数キャリア（この場合電子）の放出が為される。Ｐウエル層３に放出された少数キャリア（電子）は拡散により、多数キャリア（正孔）と再結合する前に、埋め込みフォトダイオードである受光部４に達する場合がある。この場合、このフローテイングＮ型蓄積層２は画素領域２１全体で同電位のため、全ての画素領域２１（受光画素領域２１ａおよび遮光画素領域ＯＢも含め）下でｐ型半導体基板１（Ｐ基板）とＰウエル層３に同一濃度の少数キャリアの放出が為されるため、遮光画素領域ＯＢでの埋め込みフォトダイオードにも電子の注入が起きる。これによって、同様の影響を受ける遮光画素領域ＯＢの信号量を基準信号として後段の信号処理に使用すれば、この遮光画素領域ＯＢでの電子の注入は基準信号も同様に変化していることから問題とはならない。
【００４９】
即ち、フローテイングＮ型蓄積層２は画素領域２１全体（受光画素領域２１ａおよび遮光画素領域ＯＢも含め）に設けられているため、フローテイングＮ型蓄積層２に信号電荷（電子）が溜まりすぎて画素領域２１全体に放出されても、画素領域２１全体的に電位が浮いて、遮光画素領域ＯＢからの電位も同様に浮いて、その浮いた電位をクランプして基準電位とすれば、画素領域２１全体の電位に影響するだけで、画素領域２１における各画素が同じようにオフセットがかかって、各画素個別の混色やクロストークは発生なくなる。その後に、フローテイングＮ型蓄積層２に溜まった信号電荷（電子）を強制的に抜く必要はなく、信号電荷（電子）は自然に放出される。
【００５０】
したがって、ｐ型半導体基板１とその上部に形成されたｐ型ウエル層３と、ｐ型ウエル層３内に受光部４として形成されたｎ型光電変換層を有し、ｐ型半導体基板１とｐ型ウエル層３との間にフローテイングＮ型蓄積層２を有している。このフローテイングＮ型蓄積層２は、遮光画素領域ＯＢを含む画素領域２１の全面に形成されて、ＣＭＯＳ回路部２２側には形成されていない。
【００５１】
これによって、小型、高性能イメージセンサの形成に本実施形態１のｐ型基板構成の２次元増幅型固体撮像素子２０が極めて有用である。このように、ｐ型半導体基板１とｐ型ウエル層３との間にフローテイングＮ型蓄積層２を配設したため、基板内部のＰウエル層３で光電変換された信号電荷は、信号としての電子が少数キャリアとして拡散し、上部の埋め込みフォトダイオードである受光部４に電荷蓄積されるかまたは、その下部のフローテイングＮ型蓄積層２に蓄積されるかのどちらかである。これによって、本実施形態１のｐ型基板構成の２次元増幅型固体撮像素子２０は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、従来のように製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる。
【００５２】
(実施形態２)
上記実施形態１では、Ｐウエル層３と不純物濃度が同程度のｐ型基板構成の固体撮像素子２０について説明したが、本実施形態２では、Ｐウエル層３に比べて不純物濃度が薄いｐ−型基板構成の固体撮像素子３０について説明する。この場合、フローテイングＮ型蓄積層２に溜まった信号電荷をｐ−型基板側に多く放出することができる。
【００５３】
図４は、本発明の実施形態２におけるｐ−型基板構成の固体撮像素子の要部構成例を示す縦断面図である。なお、図１の構成部材と同一の作用効果を奏する構成部材には同一の部材番号を付けて説明する。
【００５４】
図４において、本実施形態２のｐ−型基板構成の２次元増幅型固体撮像素子３０は、ｐ−型半導体基板１ａの所定基板深さにフローテイングＮ型蓄積層２を形成し、フローテイングＮ型蓄積層２上にＰウエル層３を形成している。このＰウエル層３内に、被写体からの画像光を光電変換して撮像する複数の受光部４（Ｎタイプのフォトダイオード；光電変換部）が行列方向にマトリクス状に配列されている。この受光部４の表側（上側）に暗電流低減のためのＰタイプの表面高濃度拡散層５（表面ｐ＋層）が配設され、受光部４の下側（裏側）には、低濃度のＰウエル層３が配設されている。
【００５５】
この場合、ｐ−型半導体基板１ａおよびＰウエル層３に接地電圧出力端を電気的に接続してＧＮＤ電位をｐ−型半導体基板１ａおよびＰウエル層３に供給している。
【００５６】
要するに、上記特許文献３のｐ型基板構成の従来の２次元増幅型固体撮像素子２００と本実施形態１のｐ型基板構成の固体撮像素子２０との構成上の違いは、従来の２次元増幅型固体撮像素子２００が基板深部のＮ層（注入Ｎ−領域２１１）に所定の電源電位を印加することにより、基板深部の信号電荷の掃き出し動作を行うのに対して、本実施形態２のｐ−型基板構成の固体撮像素子３０では、所定電位を印加して固定しないフローテイングＮ型蓄積層２をｐ−型半導体基板１ａに新たに配設しており、画素領域全体に設けられたフローテイングＮ型蓄積層２に対して信号電荷が蓄積する信号電荷蓄積層としての役割を果たさせて、基板深部の信号電荷を画素領域全体的に一旦蓄積させることができる。
【００５７】
上記実施形態１でも述べたように、フローテイングＮ型蓄積層２は電位の印加がないので、流れ込む信号電荷の量が多いときや、高温による暗電流の発生などにより、フローテイングＮ型蓄積層２からｐ−型半導体基板１ａ（Ｐ−基板）とＰウエル層３に少数キャリア（この場合は電子）の放出が為される。この放出量はビルトイン・ポテンシャルに依存するため、ｐ−型半導体基板１ａ（Ｐ−基板）の不純物濃度をＰウエル層３より薄くし、ｐ−型半導体基板１ａ（Ｐ−基板）・フローテイングＮ型蓄積層２間のビルトイン・ポテンシャルをＰウエル層３・フローテイングＮ型蓄積層２間のビルトイン・ポテンシャルより低く設定して、フローテイングＮ型蓄積層２からの少数キャリアの放出を、Ｐウエル層３側ではなく、ｐ−型半導体基板１ａ（Ｐ−基板）側へ多く少数キャリアを放出させることができる。
【００５８】
この場合、Ｐウエル層３の不純物濃度は１０１６/ｃｍ−３程度が現状であり、これに対して、ｐ−型半導体基板１ａ（Ｐ−基板）の不純物濃度は１０１４/ｃｍ−３程度が選択できて、フローテイングＮ型蓄積層２からＰウエル層３側への少数キャリアの放出量を、１/１００に低減することができる。
【００５９】
次に、図２を用いてフローテイングＮ型蓄積層２のレイアウトパターンについてさらに説明する。図２に示すように、図４の固体撮像素子３０を構成するチップ３０Ａは、被写体からの画像光を光電変換して撮像する受光部４が設けられると共に受光部４からの信号電荷を読み出す複数トランジスタ構成の信号読み出し回路が設けられた画素部が複数行列方向に設けられた画素領域３１と、画素領域３１の周辺に設けられ、画素毎の各信号読み出し回路をそれぞれ駆動する駆動回路や読み出しされた撮像信号を所定の信号処理をする信号処理回路を有するＣＭＯＳ(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)回路３２とを備えている。これは図１の固体撮像素子２０の場合と同様である。
【００６０】
したがって、フローテイングＮ型蓄積層２は画素領域３１全体（受光画素領域３１ａおよび遮光画素領域ＯＢも含め）に設けられているため、フローテイングＮ型蓄積層２に信号電荷（電子）が溜まり過ぎて画素領域３１全体に放出されても、画素領域３１全体的に電位が浮いて、遮光画素領域ＯＢからの電位も同じように浮いて、その浮いた電位をクランプして基準電位とすれば、画素領域３１全体の電位に影響するだけで、画素領域３１における各画素が同じようにオフセットがかかって、各画素個別の混色やクロストークは発生しない。
【００６１】
図５は、図４のＡ−Ａ’線の基板深さ位置に対するポテンシャル図である。
【００６２】
図５に示すように、基板深さ方向において、Ｐウエル層３、フローテイングＮ型蓄積層２およびｐ−型半導体基板１ａ（Ｐ−基板）のポテンシャル電位がフローテイングＮ型蓄積層２において＋側にポケットになっており、そこに信号電荷の電子が蓄積されることになる。この場合、Ｐウエル層３からフローテイングＮ型蓄積層２へのポテンシャル電位段差が、フローテイングＮ型蓄積層２からｐ−型半導体基板１ａ（Ｐ−基板）へのポテンシャル電位段差よりも大きく設定されている。このフローテイングＮ型蓄積層２からｐ−型半導体基板１ａ（Ｐ−基板）へのポテンシャル電位段差は、図３のフローテイングＮ型蓄積層２からｐ型半導体基板１（Ｐ基板）へのポテンシャル電位段差よりも小さく設定されている。これによって、フローテイングＮ型蓄積層２に溜まった信号電荷を、Ｐウエル層３側よりもｐ−型基板側により多く放出することができて、基板全体的な電位変動であるから問題ないと言うものの、その全体的な電位変動をもより抑えることができる。
【００６３】
したがって、ｐ−型半導体基板１ａとその上部に形成されたｐ型ウエル層３と、ｐ型ウエル層３内に受光部４として形成されたｎ型光電変換層を有し、ｐ−型半導体基板１ａとｐ型ウエル層３との間にフローテイングＮ型蓄積層２を有している。このフローテイングＮ型蓄積層２は、遮光画素領域ＯＢを含む画素領域３１の全面に形成されて、ＣＭＯＳ回路部３２側には形成されていない。
【００６４】
これによって、小型、高性能イメージセンサの形成に本実施形態２のｐ−型基板構成の２次元増幅型固体撮像素子３０が極めて有用である。このように、ｐ−型半導体基板１ａ（Ｐ−基板）とＰウエル層３の間にフローテイングＮ型蓄積層２を配設したため、基板内部のＰウエル層３で光電変換された信号電荷は、信号としての電子が少数キャリアとして拡散し、上部の埋め込みフォトダイオードである受光部４に電荷蓄積されるかまたは、その下部のフローテイングＮ型蓄積層２に蓄積されるかのどちらかであるが、本実施形態２の場合には、フローテイングＮ型蓄積層２に蓄積された信号電荷は、Ｐウエル層３側に放出されるよりも、ｐ−型半導体基板１ａ（Ｐ−基板）側に放出される方が多くなる。したがって、本実施形態２のｐ−型基板構成の２次元増幅型固体撮像素子３０は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、従来のように製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる。
【００６５】
なお、上記実施形態１，２では、第１導電型半導体基板をｐ型半導体基板１またはｐ−型半導体基板１ａとし、第１導電型ウエル層をｐ型ウエル層３とし、さらに、第２導電型フローティング蓄積層をＮ型フローティング蓄積層２として、第１導電型をｐ型、第２導電型をｎ型で説明しが、これに限らず、全く導電型が逆の第１導電型をｎ型、第２導電型をｐ型で構成することもできる。
【００６６】
（実施形態３）
図６は、本発明の実施形態３として、本発明の実施形態１、２の固体撮像素子２０または３０を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【００６７】
図６において、本実施形態３の電子情報機器９０は、上記実施形態１、２の固体撮像素子２０または３０からの撮像信号を所定の信号処理をしてカラー画像信号を生成する固体撮像装置９１と、この固体撮像装置９１からのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９２と、この固体撮像装置９１からのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示部９３と、この固体撮像装置９１からのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信部９４と、この固体撮像装置９１からのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力部９５とを有している。なお、この電子情報機器９０として、これに限らず、固体撮像装置９１の他に、メモリ部９２と、表示部９３と、通信部９４と、プリンタなどの画像出力部９５とのうちの少なくともいずれかを有していてもよい。
【００６８】
この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。
【００６９】
したがって、本実施形態３によれば、この固体撮像装置９１からのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力部９５により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９２に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。
【００７０】
なお、本実施形態１、２では、特に詳細には説明しなかったが、第１導電型半導体基板とその上部に形成された第１導電型ウエル層と、第１導電型ウエル層内に受光部として形成された第２導電型光電変換層を有し、第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を有した構成とすることにより、第１導電型半導体基板と第１導電型ウエル層との間に第２導電型蓄積層を配設したため、第１導電型基板構成の固体撮像素子は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、従来のように製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる本発明の目的を達成することができる。この場合、第２導電型蓄積層は第２導電型フローティング蓄積層でよいが、第２導電型蓄積層が所定電位に固定されていてもよく、第２導電型蓄積層は、遮光画素領域ＯＢを含む画素領域２１の全面に形成されていることから、所定電位出力端と第２導電型蓄積層の端部との電気的な接続が比較的容易に取れる。
【００７１】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７２】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器の分野において、第１導電型半導体基板と第１導電型ウエル層との間にフローテイング第２導電型蓄積層を配設したため、第１導電型基板構成の固体撮像素子は、画素サイズを小型化できると共に、混色やクロストークを防止しかつ、製造工程が複雑化せず、周辺回路領域においてもラッチアップの発生を防止して、高画質な画像データを得ることができる。
【符号の説明】
【００７３】
１  ｐ型半導体基板
２  フローテイングＮ型蓄積層
３  Ｐウエル層
４  受光部（フォトダイオード）
５  表面高濃度拡散層（表面ｐ＋層）
６  転送トランジスタゲート
７  ゲート絶縁膜
８  電荷検出部（ＦＤ）
９  拡散領域
１０  リセットトランジスタゲート
１１  素子分離酸化膜（ＳＴＩ）
２０，３０  ２次元増幅型固体撮像素子（固体撮像素子）
２０Ａ、３０Ａ  チップ
２１、３１  画素領域
２１ａ、３１ａ  受光画素領域
２２、３２  ＣＭＯＳ回路
ＯＢ  遮光画素領域
９０  電子情報機器
９１  固体撮像装置
９２  メモリ部
９３  表示部
９４  通信部
９５  画像出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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