(57)【要約】【課題】  高度に微細化されていても、チップ面積の増大を招くことなく所望の配線を配置可能な半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、半導体基板内に形成された活性領域12、複数の第１ビット線SABLを含む。第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。第２配線21は、第１配線と電気的に接続され、第１ビット線に沿って延びる。第３配線23は、第２配線と電気的に接続され、第１ビット線と交わる方向に延びる。第４配線34は、第３配線と、活性領域の制御電位を印加されるノードに相当する部分内の不純物拡散層と、を電気的に接続する。【選択図】      図９
2011222775.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された活性領域と、
複数の第１ビット線と、
前記複数の第１ビット線と交わる方向に沿って延び、前記半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線のうちの非選択の第２ビット線に印加される制御電位を伝送するための第１配線と、
前記第１配線と電気的に接続され、前記第１ビット線に沿って延びる第２配線と、
前記第２配線と電気的に接続され、前記第１ビット線と交わる方向に延びる第３配線と、
前記第３配線と、前記活性領域の前記制御電位を印加されるノードに相当する部分内の不純物拡散層と、を電気的に接続する第４配線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記活性領域と離れて前記半導体基板内に形成された第２活性領域と、
前記活性領域と前記第２活性領域との間の前記半導体基板内に形成され、前記半導体基板内に形成されたウェルと接続された電位印加領域と、
をさらに具備し、
前記第３配線が、前記活性領域と前記電位印加領域との間の前記半導体基板上に形成されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルが、前記半導体基板上に絶縁膜を介して設けられた浮遊ゲート電極と、前記第１ゲート電極上に絶縁膜を介して設けられた制御ゲート電極と、を具備し、
前記第３配線が、前記制御ゲート電極と同じ層内に位置し、前記制御ゲート電極と同じ膜から構成されている、
ことを具備する請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第１ビット線を含み、前記複数の第１ビット線と前記複数の第２ビット線と接続され、前記複数の第１ビット線と前記複数の第２ビット線とを選択的に接続する機能を有する、フックアップ回路部と、
前記複数の第１ビット線を含み、前記複数のビット線上の電位を増幅するセンスアンプ回路部と、
をさらに具備し、
前記フックアップ回路部における前記複数の第１ビット線の幅および間隔が、前記センスアンプ回路部における前記複数の第１ビット線の幅および間隔と同じである、
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数の第１ビット線が第１幅の間隔を有し、
前記複数の第１ビット線が、前記第１幅より大きい第２幅の間隔を有する２本の第１ビット線を含み、
前記第４配線が前記２本の第１ビット線の間の配線領域に設けられ、
前記配線領域において、前記活性領域が相互に分離した第１部分と第２部分とを含み、
前記半導体記憶装置が、前記半導体基板の上方において前記ビット線と交わる方向に延びるゲート電極と、前記第１部分の前記ゲート電極に沿った方向において前記第１部分の中央における前記第１部分上に設けられた第１コンタクトと、前記第２部分の前記ゲート電極に沿った方向における前記第２部分の中央において前記第２部分上に設けられた第２コンタクトと、をさらに具備し、
前記第１部分と前記第２部分の前記ゲート電極に沿った方向における位置が相違する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は微細化が進み、縮小傾向にある領域に要素を配置することが非常に難しくなっている。
【０００３】
最小のラインアンドスペースの寸法が小さくなると、従来の寸法では配置が可能であった要素を、従来と同じ位置に配置しようとすると問題が生じる場合がある。特に、ビット線の寸法は、最小のラインアンドスペースに基づいていることが多く、ビット線の密集地帯に配置されていた要素が、微細化の影響を受けやすい。しかしながら、このように配置が困難になった要素も、半導体記憶装置の動作に必要な要素であるので、代替的な方法で配置される必要がある。同時に、このような代替的な方法は、チップ面積の大幅な増大につながらないように実現される必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2009−141222号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高度に微細化されていても、チップ面積の増大を招くことなく所望の配線を配置可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体記憶装置は、半導体基板内に形成された活性領域と、複数の第１ビット線と、前記複数の第１ビット線と交わる方向に沿って延び、前記半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線のうちの非選択の第２ビット線に印加される制御電位を伝送するための第１配線と、前記第１配線と電気的に接続され、前記第１ビット線に沿って延びる第２配線と、前記第２配線と電気的に接続され、前記第１ビット線と交わる方向に延びる第３配線と、前記第３配線と、前記活性領域の前記制御電位を印加されるノードに相当する部分内の不純物拡散層と、を電気的に接続する第４配線と、を具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】参考例の半導体記憶装置の一部のレイアウトを示す図。
【図２】課題を解決するための考えられ得る構成を例示する図。
【図３】課題を解決するための考えられ得る構成を例示する図。
【図４】第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図。
【図５】ブロックの具体例の回路図。
【図６】ブロックの具体例の断面図。
【図７】第１実施形態に係る半導体記憶装置のビット線制御回路の要素のレイアウト図。
【図８】図７の一部を示す断面図。
【図９】第１実施形態に係る半導体記憶装置のフックアップ回路部の一部の要素のレイアウト図。
【図１０】フックアップ回路部の回路図を示す図。
【図１１】消去時の各部の電位を示す図。
【図１２】第２実施形態に係る半導体記憶装置のビット線制御回路の一部の要素のレイアウトを示す図。
【図１３】第２実施形態を適用しない場合の、図１２に対応する部分のレイアウト図。
【発明を実施するための形態】
【０００８】
本発明の実施形態の説明に先立ち、図１〜図３を参照して、参考例について説明する。
【０００９】
図１は、半導体記憶装置の一部のレイアウトを示している。より具体的には、図１は、ビット線を制御するためのフックアップ回路（ビット線制御回路）部の要素のレイアウトを示している。フックアップ回路部は、メモリセルアレイとセンスアンプ回路部との間に設けられる。図１に示すように、活性領域１０１のＺ方向（図を貫く方向）に沿った上方において、複数のビット線が図のＹ方向（上下方向）に沿って延びている。ＳＡＢＬ線１０２は、下端においてセンスアンプ回路（図示せず）と接続され、最小のラインアンドスペース（以下、Ｌ／Ｓと称する）寸法を有する。ＳＡＢＬ線１０２は、１層目の金属配線（Ｍ０配線）により実現され、所定本数（たとえば１６本）ごとに単位（ビット線群）を構成する。２つのビット線群の境界には、最小Ｌ／Ｓを定義するスペース幅より大きな幅の領域１０３が設けられている。
【００１０】
図のＸ方向（左右方向）に沿って、ビット線制御信号線１０４、配線１０５、１０６、１０７、１０８が設けられている。ビット線制御信号線１０４は、２層目の金属配線（Ｍ１配線）により実現されている。各配線１０４〜１０８は、自身に隣接する２つの活性領域１０１内の不純物拡散層とともにトランジスタを構成する。
【００１１】
領域１０３内に配線１１１、１１２、１１３が設けられている。配線１１１、１１２、１１３は、Ｍ０配線により実現されている。配線１１１、１１２は、図の左右を結ぶ軸の共通の位置上でＹ方向に伸びる。配線１１１は、配線１０５と配線１０６との間の活性領域１０１から、配線１０６のＺ方向の上方の領域まで亘る。同様に、配線１１２は、配線１０７のＺ方向の上方の領域から、配線１０７と配線線１０８との活性領域１０１まで亘る。
【００１２】
配線１１３は、ビット線制御信号線１０４の信号を領域１０３中の複数の活性領域に伝達するための配線であり、第１端においてビット線制御信号線１０４とコンタクトを介して接続されている。配線１１３は、２つのクランク形状部によって配線１１１、１１２を迂回しながら、概略、Ｙ方向に沿って延びている。具体的には、配線１１３は、ビット線制御信号線１０４のＺ方向の下方からＹ方向に沿って延び、配線１０５のＺ方向の上方でクランク形状を有する。クランク形状により配線１１１を迂回して、配線１１１と隣接するＳＡＢＬ線１０２との間をＹ方向に延びて、配線１０８のＹ方向の上方かつ活性領域１０１のＺ方向の上方でクランク形状になっている。その後、Ｙ方向に沿って延びる。配線１１３は、ビット線制御信号線１０４と配線１０５の間の活性領域１０１、および配線１０８のＹ方向の上方の活性領域１０１に、コンタクトを介して接続されている。
【００１３】
図１のレイアウトが可能な世代の最小Ｌ／Ｓ寸法（たとえば７４ｎｍ／７４ｎｍ）よりも小さな寸法の次世代の最小Ｌ／Ｓ寸法（たとえば５５ｎｍ／５５ｎｍ）においては図１のレイアウトが維持できない場合がある。より具体的には、配線１１３の、配線１１１、１１２とＳＡＢＬ線１０２との間の部分を配置するスペースが足りず、リソグラフィ工程においてこの部分を十分にパターニングできず、当該部分が隣接するＳＡＢＬ線１０２や配線１１１、１１２と接触してしまうことがある。この次世代の最小Ｌ／Ｓ寸法と配線１１３の配置を両立させる方策が必要である。この方策として以下の２つが可能性として考えられる。
【００１４】
第１案は、半導体記憶装置を次世代の規定値の最小Ｌ／Ｓ寸法（たとえば５５ｎｍ／５５ｎｍ）で作成しつつ、ＳＡＢＬ線幅のみこの規定の最小Ｌ／Ｓ寸法よりも若干小さなＬ／Ｓ寸法（たとえば５３ｎｍ／５３ｎｍ）で作成することである。第１案によれば、配線１０３が、ＳＡＢＬ線１０２等の他の配線と接触することが回避され、図１のレイアウトを維持できる。しかしながら、次世代の規定値の最小Ｌ／Ｓ寸法を実現するためのプロセス技術を用いて、この規定値よりもさらに小さなＬ／Ｓ寸法を実現することができないことが分かった。すなわち、加工条件が、このさらに小さなＬ／Ｓ寸法に対応できない。このため、案１を採用することができない。
【００１５】
第２案は、図２、図３に示すように、領域１０３を、センスアンプ回路部とフックアップ回路部とで異ならせることである。１６本のＳＡＢＬ線群を２つと、その間のスペースからなる幅から１つの単位構造が構成され、１単位構造の幅を便宜上３２ビット幅と称する。現世代では、センスアンプ回路部もフックアップ回路部も３２ビット幅を有する。これに対して、図２、図３のように、フックアップ回路部の単位構造のみ、それぞれ、たとえば３２ビット幅より大きな３６ビット幅、４０ビット幅とする。第２案によれば、ビット線群相互間のスペースを確保でき、ビット線制御信号伝達のための配線を、図１と同様のレイアウトで配置できる。
【００１６】
ところが、第２案では、図２、図３から明らかなように、１単位構造の境界が、センスアンプ回路部とフックアップ回路部とで一致しない。したがって、センスアンプ回路部とフックアップ回路部との境界近傍で、ＳＡＢＬ線１０２がクランク状である必要がある。クランク状のビット線が累積することによって、クランク状部分のＹ方向における長さ（矢印により示されている）が、クランク無しの場合の長さより増大する。このことは、半導体チップの面積増加に繋がり、案２を採用することができない。
【００１７】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであることに留意すべきである。また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（第１実施形態）
図４は、本発明の第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図である。図４に示されているように、本実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧発生回路９を含んでいる。
【００１９】
メモリセルアレイ１は、複数のブロック（Block 0乃至Block n）、および少なくともメモリブロック（Memory block）を含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページからなり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧発生回路９と電気的に接続されている。
【００２０】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１内のメモリセルの状態を検出する。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。
【００２１】
ビット線制御回路２はセンスアンプ（Ｓ／Ａ）やデータ記憶回路等（図示せず）を含んでいる。このデータ記憶回路は、カラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えば、ＮＡＮＤ型フラッシュメモリ外部の機器に接続される。データ入出力端子５は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤを受け取り、またデータＤＴを受け取ったり、出力したりする。データ入出力端子１５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択された上記データ記憶回路に供給される。一方、コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。
【００２２】
ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の所定のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧発生回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。
【００２３】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧発生回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧発生回路９に後述する制御信号を出力し、電圧発生回路９を制御する。
【００２４】
電圧発生回路９は、制御回路７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電源電圧を与える。
【００２５】
次に、図５を用いて、ブロック（Block）の構成例について説明する。ここでは、１つのブロックＢｌｏｃｋを例に挙げて説明する。また、このブロックＢｌｏｃｋ中のメモリセルトランジスタＭＴは、一括して消去される。すなわち、ブロックは消去単位である。
【００２６】
図５、図６に示されているように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ方向）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続される複数個（例えば６４個）のメモリセルトランジスタＭＴからなる。選択ランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。
【００２７】
ワード線ＷＬ０乃至ＷＬ６３は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。選択ゲート線ＳＧＤは、ＷＬ方向に延び、ブロック内の全選択トランジスタＳ２に接続されている。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ブロック内の全選択トランジスタＳ１に接続されている。
【００２８】
同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴは、ページ（Ｐａｇｅ）と称する単位を構成する。ページごとに読み出し動作、書き込み動作が行われる。なお、１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。
【００２９】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板内に形成されたウェル上に設けられる。ウェルは、電圧発生回路９と接続されており、電圧発生回路９によって所定の電圧を印加される。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層としての浮遊電極（フローティングゲート電極）ＦＧ、ゲート間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有している。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。
【００３０】
図７は、ビット線制御回路２の要素のレイアウト図。図８は、図７の一部を示す断面図である。図７、図８に示すように、ビット線制御回路２は、フックアップ回路部２ａとセンスアンプ回路部２ｂとを含んでいる。フックアップ回路部２ａは、Ｙ方向（図の上下方向）に沿って複数の領域に分かれている。図７では、１６の領域Ｓ１〜Ｓ１６が例示されている。各領域において、基板１１の表面に活性領域１２が形成されている。領域Ｓ１〜Ｓ１６の各々の境界において、活性領域１２は分離している。基板１１の表面には、電位印加領域（sub con）１３が形成されている。電位印加領域１３は、Ｘ方向（図の左右方向）に沿って設けられ、基板１１内のウェル（図示せず）に電位を印加するための領域である。電位印加領域１３は、デザインルールによって定められたＹ方向に沿って所定の間隔ごとに設けられることが要求されており、たとえば図７のように、領域Ｓ１〜Ｓ１６の幾つかの境界において、隣接する活性領域１２同士の間に設けられる。電位印加領域１３と活性領域１２とは間隔を有している。電位印加領域１３は、領域Ｓ１〜Ｓ１６の各境界に設けられてもよい。
【００３１】
電位印加領域１３のＺ方向（図７を貫く方向）の上方には、ウェル電位線１４が設けられる。ウェル電位線１４は、電位印加領域１３に沿ってＸ方向に沿って延びており、適当な位置で電位印加領域１３とコンタクト１５によって接続されており、電圧発生回路９から電圧を供給される。
【００３２】
Ｙ方向に沿って複数のＳＡＢＬ線（センスアンプ回路２ｂと接続されるビット線）ＳＡＢＬが設けられている。ＳＡＢＬ線ＳＡＢＬは、たとえば実施形態に係る半導体記憶装置の最小のラインアンドスペースの寸法で設けられている。ＳＡＢＬ線ＳＡＢＬは、Ｚ方向に沿って基板から１層目の金属配線（Ｍ０配線）により実現される。ＳＡＢＬ線ＳＡＢＬの一端は、センスアンプ回路２ｂと接続されている。ＳＡＢＬ線ＳＡＢＬは、領域Ｓ１〜１６と同数の（たとえば１６本）ごとにＳＡＢＬ線群を構成している。１つのビット線群中の１６本のビット線ＳＡＢＬの各々は、領域Ｓ１〜Ｓ１６のうちの対応する１つの中の活性領域１２とコンタクトを介して接続されている。ＳＡＢＬ線群中には、最小のラインアンドスペースパターンを定義するスペースの幅よりも大きな幅を有する領域（後に詳述する）が設けられている。上記のコンタクト１５は、たとえば、このＳＡＢＬ線群中の領域に設けられることが可能である。
【００３３】
各領域Ｓ１〜Ｓ１６において、Ｘ方向に沿って、複数の信号線ＢＩＡＳＥ、ＢＬＳＥ、ＢＩＡＳＯ、ＢＬＳＯが設けられている。信号線ＢＩＡＳＥ、ＢＬＳＥ、ＢＩＡＳＯ、ＢＬＳＯは、相互に離れており、基板１１上に絶縁膜を介して設けられたゲートコントロール電極ＣＧ（図６）と同じ導電層により実現されている。信号線ＢＩＡＳＥ、ＢＬＳＥ、ＢＩＡＳＯ、ＢＬＳＯは、制御回路７により、その電位を制御される。
【００３４】
ビット線制御回路２のＹ方向の下端には、ビット線制御信号線（Ｍ１）ＢＬＣＲＬが設けられている。ビット線制御信号線ＢＬＣＲＬは、Ｘ方向に沿って延びており、Ｍ１配線により実現され、制御回路７によってその電位を制御される。
【００３５】
ビット線制御回路２のＸ方向における両端には、シャント線２１が設けられている。シャント線２１は、Ｙ方向に沿ってフックアップ回路２ａの全体に亘り、Ｍ０配線により実現される。シャント線２１は、コンタクト２２によって、ビット線制御信号線ＢＬＣＲＬと接続されている。
【００３６】
少なくとも幾つかの電位印加領域１３と、これと隣接する活性領域１２との間の基板１１の表面上には、ビット線制御信号線（ＧＣ）２３が設けられている。ビット線制御信号線２３は、複数ある、電位印加領域１３と活性領域１２との間の領域の少なく幾つか（あるいは全て）において設けられ、Ｘ方向に沿って延びている。ビット線制御信号線２３は、基板１１上に絶縁膜を介して設けられたゲートコントロール電極ＧＣ（図６）と同じ導電層により実現されている。すなわち、ビット線制御信号線２３は、コントロールゲート電極ＧＣを構成する導電層をパターニングすることにより形成される。ビット線制御信号線２３は、シャント線２１と交差しており、この交点においてコンタクト２４によってシャント線２１と接続されている。
【００３７】
図９は、フックアップ回路部２ｂの一部の要素のレイアウト図である。より具体的には、図９は、ビット線制御信号線ＢＬＣＲＬに最も近い領域Ｓ１６のうちの１つのＳＡＢＬ群を示している。図９に示すように、信号線ＢＩＡＳＥと、ビット線制御信号線ＢＬＣＲＬに隣接する活性領域（信号線ＢＩＡＳＥとビット線制御信号線ＢＬＣＲＬとの間の活性領域）１２１内の不純物拡散層と、信号線ＢＡＩＳＥ信号線ＢＬＳＥとの間の活性領域１２２内の不純物拡散層と、によりトランジスタＴｒ１が構成される。信号線ＢＬＳＥと、活性領域１２２内の不純物拡散層と、信号線ＢＬＳＥと信号線ＢＬＳＯとの間の活性領域１２３内の不純物拡散層と、によりトランジスタＴｒ２が構成される。信号線ＢＬＳＯと、活性領域１２３内の不純物拡散層と、信号線ＢＬＳＯと信号線ＢＩＡＳＯとの間の活性領域１２４内の不純物拡散層と、によりトランジスタＴｒ３が構成される。信号線ＢＩＡＳＯと、活性領域１２４内の不純物拡散層と、信号線ＢＩＡＳＥＯとシャント線１２との間の活性領域１２５内の不純物拡散層と、によりトランジスタＴｒ４が構成される。
【００３８】
ＳＡＢＬ線群中に領域２５が設けられる。領域２５の幅は、上記のように、最小のラインアンドスペースパターンを定義するスペースの幅よりも大きな幅を有する。ＳＡＢＬ線ＳＡＢＬの１つ（たとえば、最も領域２５に近いＳＡＢＬ線ＳＡＢＬ）は、コンタクトを介して活性領域１２３内の不純物拡散層と接続されている。同様に、他のＳＡＢＬ線ＳＡＢＬの各々は、領域Ｓ１〜Ｓ１５のうちの対応する１つの中の活性領域１２とコンタクトを介して接続されている。
【００３９】
領域２５内には、また、配線３１、３２、３３、３４が設けられている。配線３１〜３４は、Ｙ方向に沿って延び、Ｍ０配線により実現される。
【００４０】
配線３１は、ビット線制御信号線ＢＬＣＲＬと活性領域１２１とに亘る。配線３１は、一端においてコンタクトを介してビット線制御信号線ＢＬＣＲＬと接続され、他端においてコンタクトを介して活性領域１２１と接続されている。配線３２は、活性領域１２２と信号線ＢＬＳＥとに亘る。配線３２は、一端においてコンタクトを介して活性領域１２２と接続され、他端においてコンタクトを介してビット線ＢＬと接続されている。ビット線ＢＬは、Ｍ１配線により実現され、ＳＡＢＬ線ＳＡＢＬと同様にＹ方向に沿って延び、活性領域１２２と接続される端部と反対の端部はメモリセルアレイ１（図４、５参照）まで達する。
【００４１】
配線３３は、信号線ＢＬＳＯと活性領域１２４とに亘る。配線３３は、一端においてコンタクトを介して活性領域１２４と接続され、他端においてコンタクトを介してビット線ＢＬと接続されている。配線３３と接続されるビット線ＢＬ（ビット線ＢＬＯ）は、配線３２と接続されるＢＬ（ビット線ＢＬＥ）とは異なる。なお、図９において、一部のビット線ＢＬが、図の明瞭化のために省略されている。たとえば、活性領域１２３と接続されるＳＡＢＬ線ＳＡＢＬと、配線３２との間や、配線３２、３３、３４と、領域２５の右側において隣接するＳＡＢＬ線ＳＡＢＬとの間等にもビット線ＢＬが設けられている。
【００４２】
配線３４は、活性領域１２５とビット線制御信号線２３とに亘る。配線３４は、一端においてコンタクトを介して活性領域１２５と接続され、他端においてコンタクトを介してシャント線１２と接続されている。上記のように、ビット線制御信号線ＢＬＣＲＬは、シャント線２１を介してビット線制御信号線２３と電気的に接続されている。
【００４３】
図１０は、フックアップ回路部の回路図を示している。図１０の回路は、図９の構造に示す構造により一部構成される。図に示すように、センスアンプと接続されるＳＡＢＬ線ＳＡＢＬは、ｎ型のトランジスタＴｒ２、Ｔｒ３の電流経路の各一端と接続される。トランジスタＴｒ２、Ｔｒ３のゲートには、信号線ＢＬＳＥ、ＢＬＳＯの電位（信号ＢＬＳＥ、ＢＬＳＯ）がそれぞれ供給される。トランジスタＴｒ２の電流経路の他端は、トランジスタＴｒ１の電流経路の一端と接続される。トランジスタＴｒ１のゲートには、信号線ＢＩＡＳＥの電位（信号ＢＩＡＳＥ）が供給される。トランジスタＴｒ３の電流経路の他端は、トランジスタＴｒ４の電流経路の一端と接続される。トランジスタＴｒ４のゲートには、信号線ＢＩＡＳＯ（信号ＢＩＡＳＯ）の電位が供給される。トランジスタＴｒ１の電流経路の他端、およびトランジスタＴｒ４の電流経路の他端には、ビット線制御信号線ＢＬＣＲＬの電位（信号ＢＬＣＲＬ）が供給される。トランジスタＴｒ１、Ｔｒ２の接続ノードは、ビット線ＢＬＥと接続される。トランジスタＴｒ３、Ｔｒ４の接続ノードは、ビット線ＢＬＯと接続される。ビット線ＢＬＥは、２本１組のビット線のうちの偶数番目のビット線であり、ビット線ＢＬＯは、奇数番目のビット線である。
【００４４】
メモリセルへのアクセス時、１組のビット線ＢＬＥ、ＢＬＯのうち、たとえばビット線ＢＬＥが選択されるものとする。信号ＢＬＣＲＬは、１組のビット線ＢＬＥ、ＢＬＯのうち、非選択のビット線に接地電位Ｖｓｓを供給するためのものである。読み出し時、信号ＢＬＣＲＬは接地電位とされる。トランジスタＴｒ２、Ｔｒ３は、選択されたビット線ＢＬＥまたはＢＬＯを、センスアンプ回路との接続ノードＳＡＢＬに接続するためのものである。本例では、信号ＢＬＳＥがハイレベルとされ、信号ＢＬＳＯがローレベルとされる。この結果、ビット線ＢＬＥがノードＳＡＢＬと接続される。
【００４５】
信号ＢＩＡＳＥ、ＢＩＡＳＥＯは、非選択ビット線に信号ＢＬＣＲＬを供給すためのものである。本例では、非選択ビット線ＢＬＯと接続されたトランジスタＴｒ４に供給される信号ＢＩＡＳＯがハイレベルとされ、選択ビット線ＢＬＥと接続されたトランジスタＴｒ１に供給される信号ＢＩＡＳＥがローレベル（接地電位Ｖｓｓ）とされる。この結果、非選択ビット線ＢＬＯが、信号ＢＬＣＲＬの電位（接地電位Ｖｓｓ）とされる。
【００４６】
図１１は、消去時の図９の各部の電位を示している。選択ブロック内の全ワード線ＷＬは接地電位Ｖｓｓに、非選択ブロックの全ワード線ＷＬはフローティング状態に設定される。データ消去時、信号ＢＩＡＳＥ、ＢＩＡＳＥＯが接地電位Ｖｓｓとされる（タイミングｔ０）。次いで、信号ＢＬＣＲＬ、ＢＩＡＳＥ、ＢＩＡＳＥＯ、ＢＬＳＥ、ＢＬＳＯが電源電位Ｖｄｄ（ハイレベル）とされる（タイミングｔ１）。この結果、ビット線ＢＬＥ、ＢＬＯ、ノードＳＡＢＬの電位が充電される。この状態で、タイミングｔ２からウェルに消去電圧を与えると、ビット線ＢＬＥ、ＢＬＯの電位は、ウェルからの順バイアスにより上昇する。この結果、選択ブロックでは、浮遊ゲートの電子がチャネルに放出されて、しきい値電圧の低いデータ“１”状態（消去状態）になる。
【００４７】
以上述べたように、第１実施形態に係る半導体記憶装置によれば、フックアップ回路部内でＹ方向に亘って多数の位置に供給されるべき制御信号（ＢＬＣＲＬ）が、フックアップ回路のＸ方向の両端に設けられた第１のシャント線と、フックアップ回路のＹ方向に延びる第２のシャント線と、により伝送される。このため、当該制御信号を伝送するための配線をＳＡＢＬ線（ビット線）同士の間に設ける必要がない。したがって、最密に配置されるＳＡＢＬ線のラインアンドスペースの寸法が、半導体記憶装置の微細化によって当該制御信号を配置できないほどに小さくなっても、制御信号線を配線することができる。
【００４８】
また、第２のシャント線は、コントロールゲート電極と同じ層の配線により実現され、デザインルールからの要求により従来から存在していた基板上の空き領域に設けられる。このため、第２シャント線を設けるために新たな領域を設ける必要はない。したがって、本実施形態によるフックアップ回路部のＹ方向の寸法は、本実施形態を適用しない場合の寸法と同じ値を維持できる。
【００４９】
さらに、センスアンプ回路領域のＸ方向の寸法と、フックアップ回路領域のＸ方向の寸法とが同じ値に維持される。すなわち、センスアンプ回路部とフックアップ回路部とで、ＳＡＢＬ線のピッチ（ＳＡＢＬ線の幅＋ＳＡＢＬ線同士の間隔）および、ＳＡＢＬ線群中の配線のための領域（領域２５）の幅は維持される。このため、センスアンプ回路部とフックアップ回路部との境界付近でセンスアンプ回路部とフックアップ回路部に亘るＳＡＢＬ線はクランク形状を必要とすることなく直線を維持できる。よって、クランク形状にした場合に生じるフックアップ回路部のＹ方向の寸法の増大は生じない。
【００５０】
（第２実施形態）
第２実施形態は、第１実施形態に付加して実施される。
【００５１】
第１実施形態によって、ビット線制御信号ＢＬＣＲＬを伝送するための配線はＳＡＢＬ線群の中には設けられない。このため、この境界領域において配線のピッチが緩和される。第２実施形態は、これによって可能になる実施形態である。
【００５２】
図１２は、第２実施形態に係る半導体記憶装置のビット線制御回路２の一部の要素のレイアウトを示している。より具体的には、ＳＡＢＬ線群中の領域２５を示している。図１３は、第２実施形態を適用しない場合の図１２に対応する部分のレイアウトを示している。図１３に示すように、上側のトランジスタ１３１（たとえばトランジスタＴｒ３）と下側のトランジスタ１３２（たとえばトランジスタＴｒ２）は境界の活性領域１３３を共有している。活性領域１３３１のコンタクト１４１は、活性領域１３３１のＸ方向の中央に設けられている。同様に、活性領域１３３２のコンタクト１４２も、活性領域１３３２のＸ方向の中央に設けられている。しかしながら、活性領域１３３３のコンタクト１４３は、活性領域１３３３のＸ方向の中央よりずれた位置に設けられている。これは、ＳＡＢＬ船線群の配線のための領域のＸ方向の幅が狭い場合に、他の配線（図示せず）との兼ね合いで、空いている領域にコンタクトを設けざるを得ない結果、生じ得る。
【００５３】
図１３の構造に対して、第１実施形態によってＳＡＢＬ線群中の配線のための領域２５での要素の配置の制約が緩和されたことにより、コンタクトの配置の自由度が上がる。そこで、図１２に示すように、図１３の各トランジスタ１３１、１３２において、各活性領域へのコンタクトが、対応する活性領域のＸ方向の中央に位置するように活性領域の位置が調整される。ここで、上側のトランジスタＴｒ１１（たとえばトランジスタＴｒ３に対応）を構成するゲート電極Ｇ１（たとえば信号線ＢＬＳＯに対応）の上側のコンタクト５１は、制約によって図１２と同じ位置（図１２のコンタクト１４３と同じ位置）であるとする。まず、コンタクト５１の活性領域４１１のＸ方向における位置を中央にするために、トランジスタＴｒ１１、Ｔｒ１２の各活性領域が独立して形成され、活性領域４１、４２とされる。トランジスタＴｒ１１は、ゲート電極Ｇ１と、活性領域４１１、４１２内の不純物拡散層とにより構成される。トランジスタＴｒ１２は、ゲート電極Ｇ２と、活性領域４２１、４２２内の不純物拡散層とにより構成される。
【００５４】
活性領域４２１のコンタクト５４のＸ方向における各位置は、図１２のコンタクト１４２と同じである。そして、活性領域４２２のコンタクト５３は、コンタクト５３の活性領域４２２のＸ方向における位置が活性領域４２２のＸ方向において中央に位置するように設けられる。この結果、トランジスタＴｒ１２において、両方のコンタクト５３、５４は、ともに、活性領域４２１、４２２のＸ方向における中央に位置する。
【００５５】
一方、トランジスタＴｒ１１用の活性領域４１は、位置を固定されたコンタクト５１が、活性領域４１１のＸ方向において中央に位置するように配置される。活性領域４１２のコンタクト５２は、活性領域４１２の位置に合わせて、活性領域４１２のＸ方向における中央に設けられる。
【００５６】
以上のレイアウトによって、トランジスタＴｒ１１、Ｔｒ１２のいずれにおいても、各コンタクト５１〜５４が対応する活性領域４１１、４１２、４２１、４２２、のＸ方向においてそれぞれ中央に位置する。
【００５７】
第２実施形態によれば、第１実施形態により得られる利点を生かして、ＳＡＢＬ線群中の領域（領域２５）においてトランジスタごとに独立した活性領域が、各活性領域のＸ方向における中央にコンタクトが位置するように、Ｘ方向における位置を調整される。このため、トランジスタ同士のレイアウトが一致し、この結果、各トランジスタの特性がより均一になる。
【００５８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５９】
１１…基板、１２…活性領域、１３…ウェル電位印加領域、１４…ウェル電位線、１５…コンタクト、２１…シャント線、２２…コンタクト、２３…ビット線制御信号線（ＣＧ）、２４…コンタクト、２５…ビット線群中の領域、３１〜３４…配線、ＢＬＣＲＬ…ビット線制御線（Ｍ１）、ＳＡＢＬ…ＳＡＢＬ線、ＢＬ…ビット線、Ｔｒ１〜Ｔｒ４…トランジスタ、ＢＩＡＳＥ、ＢＬＳＥ、ＢＬＳＯ、ＢＩＡＳＯ…信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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