(57)【要約】【課題】イネーブルヒューズを省略して、チップ面積を低減すること。【解決手段】本発明の半導体記憶装置の救済方法は、外部入力されるアドレスと、複数個の救済セットの各々で保持されるアドレスと、を比較する比較ステップと、比較の結果、２個以上の救済セットで同時にアドレスの一致を示す場合は、当該２個以上の救済セットが非活性信号をラッチし、１個の救済セットのみでアドレスの一致を示す場合は、当該１個の救済セットが活性信号をラッチするラッチステップと、を有し、非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられる。【選択図】図１
2011181145.tif 000002
【特許請求の範囲】
【請求項１】
各々がアドレスを保持する複数個の救済セットを備えた半導体記憶装置の救済方法であって、
外部入力されるアドレスと、前記複数個の救済セットの各々で保持されるアドレスと、を比較する比較ステップと、
前記比較の結果、２個以上の救済セットで同時にアドレスの一致を示す場合は、当該２個以上の救済セットが非活性信号をラッチし、１個の救済セットのみでアドレスの一致を示す場合は、当該１個の救済セットが活性信号をラッチするラッチステップと、を有し、
前記非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、前記活性信号をラッチした救済セットで保持されるアドレスは、前記通常動作時に不良アドレスとして用いられる、半導体記憶装置の救済方法。
【請求項２】
前記複数個の救済セットのいずれかを指定する指定ステップをさらに有し、
前記ラッチステップでは、同時にアドレスの一致を示した２以上の救済セットのうち、前記指定ステップで指定された救済セットのみが非活性信号をラッチし、その他の救済セットは活性信号をラッチする、請求項１に記載の半導体記憶装置の救済方法。
【請求項３】
各々がアドレスを保持する複数個の救済セットを備えた半導体記憶装置であって、
前記複数個の救済セットの各々に設けられ、外部入力されるアドレスと、自己の救済セットで保持されるアドレスと、を比較する一致判定回路と、
前記比較の結果、２個以上の救済セットで同時にアドレスの一致を示したことを検出する検出回路と、
前記複数個の救済セットの各々に設けられ、自己の救済セットを含む２個以上の救済セットで同時にアドレスの一致を示す場合は非活性信号をラッチし、自己の救済セットのみでアドレスの一致を示す場合は活性信号をラッチするラッチ回路と、を有し、
前記非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、前記活性信号をラッチした救済セットで保持されるアドレスは、前記通常動作時に不良アドレスとして用いられる、半導体記憶装置。
【請求項４】
前記複数個の救済セットのいずれかを指定する指定回路をさらに有し、
前記ラッチ回路は、自己の救済セットを含む２個以上の救済セットで同時にアドレスの一致を示す場合、前記指定回路で自己の救済セットが指定されていれば非活性信号をラッチし、指定されていなければ活性信号をラッチする、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの不良セルを救済する半導体記憶装置の救済方法および半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、メモリの不良セルの救済を行う場合、その不良セルを冗長セルに置換することが行われている（特許文献１）。また、不良セルのアドレスを不良アドレスとして保持するために、通常、レーザービームの照射によって切断されるヒューズや、高電圧の印加によって電気的に破壊されるヒューズが用いられる。
【０００３】
ここで、従来の半導体記憶装置において、救済する不良セルの不良アドレスを判定する救済判定回路の構成について、図８を参照して説明する。
【０００４】
なお、図８は、メモリのアドレスが６ビットであり、４個の救済セットが設けられている構成を示している。すなわち、４個の救済セットを設けることで、通常動作時に、最大４個のアドレスを不良アドレスとして用いることが可能になっている。
【０００５】
図８を参照すると、従来の半導体記憶装置においては、４個の救済セット１０（＃０〜＃３）の各々は、６ビットのアドレスを保持するアドレスヒューズとして動作する６個のヒューズ回路１１−１〜１１−６と、通常動作時に自己の救済セットをイネーブルとするか否かを示すデータを保持するイネーブルヒューズとして動作するヒューズ回路１９と、外部入力されるＡｄｄｒｅｓｓと６個のヒューズ回路１１から出力されるアドレスとが一致するか比較し、その比較の結果であるＡＨＩＴ信号を出力する一致判定回路１２と、ヒューズ回路１９から出力されるＥＮ信号と一致判定回路１２から出力されるＡＨＩＴ信号とのＡＮＤの結果であるＦＨＩＴ信号を出力するＡＮＤ回路１３と、を有している。
【０００６】
すなわち、４個の救済セット１０（＃０〜＃３）の各々は、Ａｄｄｒｅｓｓが自己の救済セットで保持するアドレスと一致して一致判定回路１２からのＡＨＩＴ信号がＨｉｇｈとなり、かつ、ヒューズ回路１９からのＥＮ信号がＨｉｇｈであれば、ＦＨＩＴ信号をＨｉｇｈとする。それにより、自己の救済セットをイネーブルにして、通常動作時に、自己の救済セットで保持するアドレスを不良アドレスとして用いる動作を実現できる。
【０００７】
言い換えれば、４個の救済セット１０（＃０〜＃３）の各々は、Ａｄｄｒｅｓｓが自己の救済セットで保持するアドレスと一致して一致判定回路１２からのＡＨＩＴ信号がＨｉｇｈとなっても、ヒューズ回路１９からのＥＮ信号がＨｉｇｈでなければ、ＦＨＩＴ信号はＨｉｇｈとならならず、自己の救済セットはディセーブルとなる。
【０００８】
この様子を波形で示したのが図９である。図９を参照すると、時刻ｔ０〜ｔ４まで、Ａｄｄｒｅｓｓの値を順番に遷移させていくと、各救済セット１０（＃０〜＃３）で保持するアドレスがヒットし、各救済セット１０（＃０〜＃３）から出力されるＡＨＩＴ０〜ＡＨＩＴ３信号が順次Ｈｉｇｈのパルスを出力する。しかし、ＥＮ０〜ＥＮ３信号のうち、ＥＮ０およびＥＮ２信号がＬｏｗであることから、ＡＨＩＴ０およびＡＨＩＴ２信号がＨｉｇｈとなった時刻ｔ２のタイミングでも、ＦＨＩＴ０およびＦＨＩＴ２信号はＬｏｗのままである。
【０００９】
上述のように、図８に示した従来の半導体記憶装置では、救済セットをイネーブルにして、その救済セットに保持されたアドレスを通常動作時に不良アドレスとして用いる動作を実現でき、それに加えて、救済セットをディセーブルにして、その救済セットに保持されたアドレスを通常動作時に不良アドレスとして用いない動作も実現できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１７４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図８に示した従来の半導体記憶装置では、１個の救済セットにおいて、メモリのアドレスのビット数分のヒューズ回路１１に加えて、イネーブルヒューズとして動作するヒューズ回路１９を必要としており、余分なヒューズ回路が必要であったため、このことがチップ面積を増大させる要因となっていた。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置の救済方法は、
各々がアドレスを保持する複数個の救済セットを備えた半導体記憶装置の救済方法であって、
外部入力されるアドレスと、前記複数個の救済セットの各々で保持されるアドレスと、を比較する比較ステップと、
前記比較の結果、２個以上の救済セットで同時にアドレスの一致を示す場合は、当該２個以上の救済セットが非活性信号をラッチし、１個の救済セットのみでアドレスの一致を示す場合は、当該１個の救済セットが活性信号をラッチするラッチステップと、を有し、
前記非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、前記活性信号をラッチした救済セットで保持されるアドレスは、前記通常動作時に不良アドレスとして用いられる。
【００１３】
本発明の半導体記憶装置は、
各々がアドレスを保持する複数個の救済セットを備えた半導体記憶装置であって、
前記複数個の救済セットの各々に設けられ、外部入力されるアドレスと、自己の救済セットで保持されるアドレスと、を比較する一致判定回路と、
前記比較の結果、２個以上の救済セットで同時にアドレスの一致を示したことを検出する検出回路と、
前記複数個の救済セットの各々に設けられ、自己の救済セットを含む２個以上の救済セットで同時にアドレスの一致を示す場合は非活性信号をラッチし、自己の救済セットのみでアドレスの一致を示す場合は活性信号をラッチするラッチ回路と、を有し、
前記非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、前記活性信号をラッチした救済セットで保持されるアドレスは、前記通常動作時に不良アドレスとして用いられる。
【発明の効果】
【００１４】
本発明によれば、２個以上の救済セットで同時にアドレスがヒットした状態を、その２個以上の救済セットで非活性信号としてラッチさせておくことで、イネーブルヒューズとして動作するヒューズ回路を省略することができる。
【００１５】
したがって、ヒューズ回路の個数を減らして、半導体記憶装置のチップ面積を低減できるという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態の半導体記憶装置における救済判定回路の構成を示す図である。
【図２】本発明の第１および第２の実施形態に係るヒューズ回路の構成の一例を示す図である。
【図３】本発明の第１および第２の実施形態に係る一致判定回路の構成の一例を示す図である。
【図４】本発明の第１および第２の実施形態に係る複数ビット検出回路の構成の一例を示す図である。
【図５】本発明の第１の実施形態の半導体記憶装置の動作を説明する波形である。
【図６】本発明の第２の実施形態の半導体記憶装置における救済判定回路の構成を示す図である。
【図７】本発明の第１および第２の実施形態に係る複数ビット検出回路の構成の他の例を示す図である。
【図８】従来の半導体記憶装置における救済判定回路の構成を示す図である。
【図９】従来の半導体記憶装置の動作を説明する波形である。
【発明を実施するための形態】
【００１７】
以下に、本発明を実施するための形態について図面を参照して説明する。
（第１の実施の形態）
本実施形態の半導体記憶装置において、救済する不良セルの不良アドレスを判定する救済判定回路の構成について、図１を参照して説明する。
【００１８】
図１を参照すると、本実施形態の半導体記憶装置は、図８に示した従来の半導体記憶装置と比較して、救済セット１０（＃０〜＃３）の各々に、イネーブルヒューズとして動作するヒューズ回路１９の代わりに、ＡＮＤ回路１３へのＥＮ信号の入力部分に接続されるラッチ回路１４を設けた点と、複数ビット検出回路２０を設けた点と、が異なる。
【００１９】
複数ビット検出回路２０は、救済セット１０（＃０〜＃３）のうち２個以上の救済セット１０で保持されるアドレスが同時にＡｄｄｒｅｓｓと一致したか否かを検出し、その検出結果であるＭＢＩＴ信号を出力する。
【００２０】
ラッチ回路１４は、ＲＳＴ＿Ｂ信号の信号線が接続されたＰＭＯＳトランジスタ１５を通じて、電源に接続され、自己の救済セットのＡＨＩＴ信号の信号線とＭＢＩＴ信号の信号線が接続された、縦積みの２個のＮＭＯＳトランジスタ１６−１，１６−２を通じて、ＧＮＤに接続されている。
【００２１】
図２を参照すると、ヒューズ回路１１−１〜１１−６の各々は、ヒューズ１１１と、２個のＰＭＯＳトランジスタ１１２−１，１１２−２と、インバータ１１３と、を有する。
【００２２】
図３を参照すると、一致判定回路１２は、メモリのアドレス６ビット毎に対応して設けられ、外部入力されるＡｄｄｒｅｓｓとヒューズ回路１１から出力されるアドレスの対応ビットを入力とする６個のＥＸＮＯＲ回路１２１−１〜１２１−６と、６個のＥＸＮＯＲ回路１２１−１〜１２１−６の出力を入力とするＡＮＤ回路１２２と、を有する。
【００２３】
図４を参照すると、複数ビット検出回路２０は、救済セット１０（＃０〜＃３）からのＦＨＩＴ信号の組み合わせ（組み合わせ数６個）毎に対応して設けられ、対応する組み合わせのＦＨＩＴ信号を入力とする６個のＡＮＤ回路２０１−１〜２０１−６と、６個のＡＮＤ回路２０１−１〜２０１−６の出力を入力とするＯＲ回路２０２と、を有する。
【００２４】
以下、図１に示した本実施形態の半導体記憶装置の動作について、図５の波形を参照して説明する。
【００２５】
図５を参照すると、時刻ｔ０の期間にＲＳＴ＿Ｂ信号にＬｏｗのパルスが入力される。これにより、救済セット１０（＃０〜＃３）の各々においては、ラッチ回路１４は、ＰＭＯＳトランジスタ１５を通じて電源に短絡されることから、全てＨｉｇｈのＥＮ信号（活性信号）をラッチする。
【００２６】
次に、時刻ｔ１〜ｔ５で、Ａｄｄｒｅｓｓの値を００００００〜０００１００まで順番に遷移させていくと、各救済セット１０（＃０〜＃３）で保持するアドレスがヒットし、各救済セット１０（＃０〜＃３）から出力されるＡＨＩＴ０〜ＡＨＩＴ３信号が順次Ｈｉｇｈのパルスを出力する。
【００２７】
ここで、時刻ｔ３では、ＡＨＩＴ０とＡＨＩＴ２信号が同時にＨｉｇｈとなっている。これを、複数ビット検出回路２０が検出し、ＭＢＩＴ信号をＨｉｇｈとする。これによって、救済セット１０（＃０）と救済セット１０（＃２）の各ラッチ回路１４がＬｏｗに落ちたＥＮ０とＥＮ２信号（非活性信号）をラッチする。これにより、ＥＮ０〜ＥＮ３信号が、図８に示した従来の半導体記憶装置と同等の状態になる。
【００２８】
つまり、本実施形態では、救済セット１０（＃０〜＃３）のうち、ディセーブルにしたい２個以上の救済セットについて、あるアドレスを保持するようヒューズ回路１１−１〜１１−６を切っておき、その状態で、そのアドレスを一度スキャンすることで、ＥＮ信号をＬｏｗに確定させることができる。
【００２９】
このように、本実施形態では、２個以上の救済セットで同時にアドレスがヒットした状態を、ＬｏｗのＥＮ信号（非活性信号）としてラッチ回路１４にラッチさせておくことで、イネーブルヒューズとして動作するヒューズ回路を省略することができる。したがって、ヒューズ回路の個数を減らして、半導体記憶装置のチップ面積を低減できる。
【００３０】
ここで、ディセーブルにしたい救済セットのヒューズ回路１１−１〜１１−６をどのようなアドレスで切っておくかが問題となる。どのようなアドレスでも、全アドレスをスキャンすれば、ＥＮ信号が確定されるが、ディセーブルにする救済セット用のアドレスを予め決めておき、そのアドレスだけをスキャンすれば、電源立ち上げ時のイニシャルシーケンスなど、限られた時間で迅速にＥＮ信号を確定させることが可能となる。
【００３１】
例えば、本実施形態のように、救済セットが４個しかない場合では、最大でも４個の不良セルしか救済されない。このことから、ディセーブルする救済セットに割当てるアドレスとして、救済セット数＋１、つまり５アドレスを予め決めておき、その中から、実際に救済が必要な不良セルの不良アドレスと重複しないアドレスを１個選んで、そのアドレスでディセーブルする救済セットのヒューズ回路１１−１〜１１−６を切るようにすれば、この５アドレスをスキャンすれば確実にＥＮ信号を確定させることができる。
【００３２】
また、本実施形態では、救済セットを１個だけディセーブルにするという動作に対応することができないが、救済セットを１個だけディセーブルにしたい場合、救済が必要なくとも、残り１個の救済セットを使用するようにすれば問題はない。この場合、たまたま、最後の１個の救済セットで保持するアドレスが不良セルのアドレスであると救済に失敗するが、このような確率は極めて低いため、現実に問題になる可能性は低いと考えられる。
（第２の実施の形態）
本実施形態の半導体記憶装置は、救済セットを１セットだけディセーブルにする動作に対応するものである。
【００３３】
本実施形態の半導体記憶装置において、救済する不良セルの不良アドレスを判定する救済判定回路の構成について、図６を参照して説明する。
【００３４】
図６を参照すると、本実施形態の半導体記憶装置は、図１に示した第１の実施形態の半導体記憶装置と比較して、救済セット指定回路３０を設けた点と、救済セット１０（＃０〜＃３）の各々にＮＭＯＳトランジスタ１７を設けた点と、が異なる。
【００３５】
救済セット指定回路３０は、救済セット１０（＃０〜＃３）のうちディセーブルにする１個の救済セットを指定するものである。
【００３６】
もし、救済セットがＮ個設けられている場合、救済セット指定回路３０は、Ｎ個の救済セットのいずれか１個を指定する必要があるため、救済セットを指定するためのヒューズ回路はｌｏｇＮ（ｌｏｇの基数は２）個、または、ｌｏｇＮが整数でない場合は小数点を繰り上げた個数だけ必要になる。この場合でも、従来の半導体記憶装置では、イネーブルヒューズとして動作するＮ個のヒューズ回路が必要になるため、本実施形態でも、ヒューズ回路の個数を減らすことができるという効果は得られる。
【００３７】
本実施形態では、救済セットが４個設けられているため、救済セット指定回路３０は、２（＝ｌｏｇ４）個のヒューズ回路３０１−１，３０１−２を設け、２個のヒューズ回路３０１−１，３０１−２の切断状況に応じて４個の値を指定できるようになっている。
【００３８】
デコード回路３０２は、２個のヒューズ回路３０１−１，３０１−２の切断状況に応じた値に基づき指定する救済セットを特定し、特定した救済セットに出力するＫＥＥＰ＿ＥＮＢ信号をＨｉｇｈにする。
【００３９】
なお、救済セット１０（＃０〜＃３）の各々においては、ＫＥＥＰ＿ＥＮＢ信号の信号線は、縦積みの２個のＮＭＯＳトランジスタ１６−１，１６−２に接続され、縦積みの２個のＮＭＯＳトランジスタ１６−１，１６−２は、ＮＭＯＳトランジスタ１７を通じてＭＢＩＴ信号の信号線に接続されている。
【００４０】
本実施形態では、救済セット指定回路３０から出力されるＫＥＥＰ＿ＥＮＢ０〜ＫＥＥＰ＿ＥＮＢ３信号のいずれか１個がＨｉｇｈになり、ＡＨＩＴ信号が同時にＨｉｇｈとなった２以上の救済セットのうち、ＫＥＥＰ＿ＥＮＢ信号がＨｉｇｈである救済セットのみ、ＥＮ信号がＬｏｗに落ちることになる。
【００４１】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【００４２】
例えば、図４に複数ビット検出回路２０の一例を示したが、複数ビット検出回路２０はこれに限定されず、図７のような構成としても良い。すなわち、図７に示す複数ビット検出回路２０は、救済セット１０（＃０〜＃３）からのＦＨＩＴ信号毎に対応して設けられた、ＯＲ回路２０３−１〜２０３−４と、ＡＮＤ回路２０４−１〜２０４−４と、ＯＲ回路２０５−１〜２０５−４と、を有する構成となっている。
【符号の説明】
【００４３】
１０    救済セット
１１    ヒューズ回路
１２    一致判定回路
１３    ＡＮＤ回路
１４    ラッチ回路
１５，１７    ＰＭＯＳトランジスタ
１６    ＮＭＯＳトランジスタ
２０    複数ビット検出回路
３０    救済セット指定回路
【図１】
2011181145.tif 000003
【図２】
2011181145.tif 000004
【図３】
2011181145.tif 000005
【図４】
2011181145.tif 000006
【図５】
2011181145.tif 000007
【図６】
2011181145.tif 000008
【図７】
2011181145.tif 000009
【図８】
2011181145.tif 000010
【図９】
2011181145.tif 000011