(57)【要約】【課題】半導体装置の集積回路を自動配線にて設計する際、ＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ：スキャンモード制御）信号などの静的信号を複数の回路セルに同時に供給する静的信号配線を、通常信号配線と同じ配線層に配置すると、集積回路全体の配線リソースが不足しやすい。【解決手段】本発明の半導体装置では、静的信号を複数の回路セルに同時に供給する静的信号配線を、電源配線やグランド配線と同じ下層部に配置する。このため、通常信号配線を上層部に自由に配置することが可能となり、特に自動配線時における配線性の向上が期待される。その結果、集積回路全体としてののべ面積の削減、半導体装置全体としての製造コストの削減、などが期待される。【選択図】図４
2011181868.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路セルと、
前記複数の回路セルに接続された電源配線と、
前記複数の回路セルに接続されたグランド配線と、
前記複数の回路セルに通常信号を供給する通常信号配線と、
前記複数の回路セルに静的信号を同時に供給する静的信号配線と
を具備し、
前記電源配線、前記グランド配線および前記静的信号配線は、前記複数の回路セルが配置された下層部に、互いに平行に配置されており、
前記通常信号配線は、前記下層部より上層に積層された上層部に配置されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記静的信号配線は、２本の前記グランド配線に挟まれて、かつ、隣接している
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記グランド配線は、２本の前記静的信号配線に挟まれて、かつ、隣接している
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記静的信号は、スキャンテスト時と通常使用時とを区別するＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ：スキャンモード制御）信号であり、
前記複数の回路セルは、
半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記複数の回路セルは、
前記静的信号の訛りを解消するドライブ付きセル
を具備する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、静的な信号の入力部を有する半導体装置に係る。
【背景技術】
【０００２】
半導体装置に内蔵される集積回路において、信号周波数がますます上昇し、回路規模もますます増加している。集積回路を設計する作業を簡略化するために、特定の機能を有する回路セルを複数用意し、これらを規則的に配置および接続する設計方法がある。さらに、回路セルの配置や、回路セルに接続される各種配線の配置を、計算機で自動的に設計する方法がある。
【０００３】
図１は、従来の半導体装置の集積回路の構成例を示す平面図である。図１の半導体装置は、回路セル１１と、最下層電源配線１２と、最下層グランド配線１３と、下層通常信号配線２５と、上層通常信号配線３５と、下層モード切り替え信号配線２４と、上層モード切り替え信号配線３４、４４とを具備している。
【０００４】
図１の集積回路では、複数の配線層が積層されており、ここでは、最下層部である第１層と、最下層部の上に積層された下層部である第２層と、下層部の上に積層された上層部である第３層と、第３層の上に積層された上層部である第４層とを具備している。
【０００５】
回路セル１１と、最下層電源配線１２と、最下層グランド配線１３とは、第１層に配置されている。下層通常信号配線２５と、下層モード切り替え信号配線２４とは、第２層に配置されている。上層通常信号配線３５と、上層モード切り替え信号配線３４とは、第３層に配置されている。上層モード切り替え信号配線４４は、第４層に配置されている。
【０００６】
最下層電源配線１２と、最下層グランド配線１３とは、それぞれ直線状であって、互いに平行に配置されている。回路セル１１は、最下層電源配線１２と、最下層グランド配線１３との間に配置されている。
【０００７】
回路セル１１の両端は、最下層電源配線１２と、最下層グランド配線１３とに、それぞれ接続されている。上層通常信号配線３５は、下層通常信号配線２５を介して、回路セル１１に接続されている。上層モード切り替え信号配線４４は、上層モード切り替え信号配線３４と、下層モード切り替え信号配線２４とを介して、回路セル１１に接続されている。
【０００８】
ここで、電源配線、グランド配線、通常信号配線以外の、大多数の回路セルに接続される、モード切り替え信号配線について説明する。
【０００９】
半導体装置を製造してから、出荷するまでの間に、内部の集積回路の動作を確認する必要がある。そのため、一般的な半導体装置には、出荷後に本来の動作を行う通常動作モードの他に、動作確認を行うためのスキャンモードが用意される。
【００１０】
通常動作モードと、スキャンモードとを切り替えるために、所定の信号を外部のテスト装置から半導体装置に入力する方法がある。本文ではこの所定の信号を「ＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ：スキャンモード制御）信号」と記す。ＳＭＣ信号は、これら複数の回路セルで同時に必要とされるので、専用の配線を用意することが望ましい。本文ではこの配線を「ＳＭＣ信号配線」と記す。
【００１１】
上記に関連して、特許文献１（特開平１−２５１７３８号公報）には、スタンダードセルに係る記載が開示されている。このスタンダードセルは、クロック信号を供給するクロック信号線が内部に配置形成され、複数のスタンダードセルを配置形成したときに、隣り合うスタンダードセル内のクロック信号線が連続して接続されるように配置形成されることを特徴としている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１−２５１７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＳＭＣ信号配線は、通常信号配線と共に、上位の配線層に配置されるのが一般的である。しかし、通常信号配線が配置された配線層に、ＳＭＣ信号配線まで共存させることで、各配線の配置はより困難になり、集積回路全体としての配線効率が下がり、集積回路全体としての面積が増大し、半導体装置としての製造コストが増大する。
【課題を解決するための手段】
【００１４】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体装置（１）は、複数の回路セル（１１）と、電源配線（１２）と、グランド配線（１３）と、通常信号配線（３５、４５、５５）と、静的信号配線（１４）とを具備する。ここで、電源配線（１２）は、複数の回路セルに接続されている。グランド配線（１３）は、複数の回路セルに接続されている。通常信号配線（３５、４５、５５）は、複数の回路セルに通常信号を供給する。静的信号配線（１４）は、複数の回路セルに静的信号を同時に供給する。電源配線（１２）、グランド配線（１３）および前記静的信号配線（１４）は、複数の回路セル（１１）が配置された下層部（１０、２０）に、互いに平行に配置されている。通常信号配線は、下層部（１０、２０）より上層に積層された上層部（３０、４０、５０）に配置されている。
【発明の効果】
【００１６】
本発明の半導体装置では、ＳＭＣ信号などの静的信号を複数の回路セルに同時に供給する静的信号配線を、電源配線やグランド配線と同じ下層部に配置する。このため、通常信号配線を上層部に自由に配置することが可能となり、特に自動配線時における配線性の向上が期待される。その結果、集積回路全体としての面積の削減、半導体装置全体としてのコストの削減、などが期待される。
【図面の簡単な説明】
【００１７】
【図１】図１は、従来の半導体装置の集積回路の構成例を示す平面図である。
【図２】図２は、本発明の第１の実施形態の半導体装置を示す俯瞰図である。
【図３】図３は、本発明の第１の実施形態のＳＭＣ信号入力端子の、半導体装置内外の接続関係を示す概略的な回路図である。図３（ａ）は、出荷テスト時の接続関係を示す。図３（ｂ）は、実装時の接続関係を示す。
【図４】図４は、本発明の第１の実施形態の半導体装置の集積回路の積層構造例を示す概略的な俯瞰図である。
【図５】図５は、本発明の第１の実施形態の半導体装置の集積回路の構成例を示す平面図である。
【図６】図６は、本発明の第１の実施形態の半導体装置の集積回路のより詳細な構成例を示す平面図である。
【図７】図７は、本発明の第２の実施形態の半導体装置の集積回路の構成例を示す平面図である。
【図８】図８は、本発明の第３の実施形態の半導体装置の集積回路の構成例を示す平面図である。
【発明を実施するための形態】
【００１８】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００１９】
（第１の実施形態）
図２は、本発明の第１の実施形態の半導体装置１を示す俯瞰図である。本発明の半導体装置１は、ＳＭＣ信号を外部から入力するためのＳＭＣ信号入力端子２を具備している。
【００２０】
図３は、本発明の第１の実施形態のＳＭＣ信号入力端子２の、半導体装置１内外の接続関係を示す概略的な回路図である。図３（ａ）は、出荷テスト時の接続関係を示す。図３（ｂ）は、実装時の接続関係を示す。ＳＭＣ信号入力端子２を通る破線は、半導体装置１の内外を分け、向かって左側が内部を、同じく右側が外部を、それぞれ示す。
【００２１】
半導体装置１は、ＳＭＣ信号入力部３を具備する。ＳＭＣ信号入力部３は、ＳＭＣ信号入力端子２に接続されている。
【００２２】
図３（ａ）の出荷テスト時において、半導体装置１は、テスタ４に接続されている。このとき、半導体装置１のＳＭＣ信号入力端子２は、テスタ４のテスト信号出力部５に接続されている。テスト信号出力部５は、半導体装置１に向けてＳＭＣ信号を出力する。
【００２３】
図３（ｂ）の実装時において、半導体装置１は、実装基板６に接続されている。このとき、半導体装置１のＳＭＣ信号入力端子２は、実装基板６の容量７の一方の端子に接続されている。容量７の他方の端子は、グランド８に接続されている。
【００２４】
図４は、本発明の第１の実施形態の半導体装置１の集積回路の積層構造例を示す概略的な俯瞰図である。図４の集積回路は、回路セル１１と、最下層電源配線１２と、最下層グランド配線１３と、最下層ＳＭＣ信号配線１４と、下層ＳＭＣ信号配線２４、下層通常信号配線２５と、上層通常信号配線３５、４５、５５と、ビア２７、３７、４７、５７とを具備している。
【００２５】
図４の集積回路では、複数の配線層が積層されており、これらの配線層を大きく２つに分けると、集積回路は、下層１０、２０と、上層３０、４０、５０とを具備している。下層１０、２０は、最下層部である第１層１０と、第１層１０の上に積層された下層部である第２層２０とを具備している。上層３０、４０、５０は、第２層２０の上に積層された上層部である第３層３０と、第３層３０の上に積層された上層部である第４層４０と、第４層４０の上に積層された上層部である第５層５０とを具備する。
【００２６】
各層は、誘電体層と、誘電体層の上に積層された導体層とを具備する。なお、第１層の導体層に配置される配線は、いわゆる第１メタル配線であり、第２層の導体層に配置される配線は、いわゆる第２メタル配線であり、以下同様である。
【００２７】
回路セル１１は、第１層１０の誘電体層に配置されている。最下層電源配線１２と、最下層グランド配線１３と、最下層ＳＭＣ信号配線１３とは、第１層１０の導体層に配置されている。ビア２７は、第２層２０の誘電体層に配置されている。下層ＳＭＣ信号配線２４と、下層通常信号配線２５とは、第２層２０の導体層に配置されている。ビア３７は、第３層３０の誘電体層に配置されている。上層通常信号線３５は、第３層３０の導体層に配置されている。ビア４７は、第４層４０の誘電体層に配置されている。上層通常信号配線４５は、第４層４０の導体層に配置されている。ビア５７は、第５層５０の誘電体層に配置されている。上層通常信号配線５５は、第５層５０の導体層に配置されている。
【００２８】
最下層電源配線１２と、最下層グランド配線１３と、最下層ＳＭＣ信号配線１４とは、それぞれ直線状であって、互いに平行に配置されている。回路セル１１は、最下層電源配線１２と、最下層グランド配線１３との間に配置されている。また、最下層ＳＭＣ信号配線１４は、２本の最下層グランド配線１３の間に配置されている。
【００２９】
回路セル１１の両端は、最下層電源配線１２と、最下層グランド配線１３とにそれぞれ接続されている。最下層ＳＭＣ信号配線１４は、ビア１７と、下層ＳＭＣ信号配線２４とを介して、回路セル１１に接続されている。上層通常信号配線５５は、ビア１７、２７、３７、４７と、上層通常信号配線３５、４５と、下層通常信号配線２５とを介して、回路セル１１に接続されている。
【００３０】
図５は、本発明の第１の実施形態の半導体装置の集積回路の構成例を示す平面図である。図５の集積回路も、図４の集積回路と同様に、回路セル１１と、最下層電源配線１２と、最下層グランド配線１３と、最下層ＳＭＣ信号配線１４と、下層ＳＭＣ信号配線２４と、ビア２７とを具備している。ただし、図５では、ＳＭＣ信号線１４、２４について説明するために、通常信号線２５、３５、４５、５５と、ビア３７、４７、５７とを省略している。
【００３１】
図５の集積回路でも、構成要素同士の接続関係は図４の集積回路の場合と同様であるので、さらなる詳細な説明を省略する。
【００３２】
図６は、本発明の第１の実施形態の半導体装置の集積回路のより詳細な構成例を示す平面図である。図６の集積回路は、ＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ）始端接続セル１１ａと、論理回路１１ｂと、ＳＭＣドライブ付き隙間埋めセル１１ｃと、隙間埋めセル１１ｄと、スキャン機能付きＦ／Ｆ（Ｆｌｉｐ  Ｆｌｏｐ）１１ｅと、ＳＭＣ終端オープンセル１１ｆと、電源配線１２と、グランド配線１３と、ＳＭＣ信号配線１４、２４、３４とを具備している。
【００３３】
ここで、ＳＭＣ始端接続セル１１ａと、論理回路１１ｂと、ＳＭＣドライブ付き隙間埋めセル１１ｃと、隙間埋めセル１１ｄと、スキャン機能付きＦ／Ｆ１１ｅと、ＳＭＣ終端オープンセル１１ｆとは、図４または図５における回路セル１１を、その機能ごとに細分化して示すものである。以降、これらをまとめて単に回路セル１１ａ〜１１ｆと記す。
【００３４】
回路セル１１ａ〜１１ｆは、第１層１０に配置されている。電源配線１２と、グランド配線１３と、最下層ＳＭＣ信号配線１４とは、第１層１０の表面に配置されている。下層ＳＭＣ信号配線２４は、第２層２０に配置されている。上層ＳＭＣ信号配線３４は、第３層３０に配置されている。
【００３５】
電源配線１２と、グランド配線１３と、最下層ＳＭＣ信号配線１４とは、それぞれ平行に配置されている。ここで、電源配線１２と、グランド配線１３との間には、回路セル１１ａ〜１１ｆを配置するための間隔が設けられている。なお、回路セル１１ａ〜１１ｆは、この間隔に合わせた一定の幅を有することが望ましいが、後述するように、長さは必ずしも同じでなくても良い。
【００３６】
最下層ＳＭＣ信号配線１４は、２本のグランド配線１３の間に配置されている。
【００３７】
回路セル１１ａ〜１１ｆの両端は、電源配線１２およびグランド配線１３にそれぞれ接続されている。
【００３８】
上層ＳＭＣ信号配線３４は、一方で、図２に示したＳＭＣ信号入力端子２に接続されている。上層ＳＭＣ信号配線３４は、他方で、図６の右端の下層ＳＭＣ信号配線２４を介して、複数の最下層ＳＭＣ信号配線３４に接続されている。スキャン機能付きＦ／Ｆ１１ｅは、自身に対応する下層ＳＭＣ信号配線２４を介して、最下層ＳＭＣ信号配線３４のいずれかに接続されている。
【００３９】
電源配線１２およびグランド配線１３の同じ対に挟まれた回路セル１１ａ〜１１ｆを、以降、一列の回路セル１１と記す。例として、図６の下部に示す一列の回路セル１１に注目すると、ＳＭＣ信号の流れに沿って、最も上流にはＳＭＣ始端接続セル１１ａが、最も下流にはＳＭＣ終端オープンセル１１ｆが、それぞれ配置されている。また、ＳＭＣ信号を入力するスキャン機能付きＦ／Ｆ１１ｅの上流には、ＳＭＣドライブ付き隙間埋めセル１１ｃが配置されていても良い。
【００４０】
論理回路１１ｂは、他の回路セル１１ａ〜１１ｆと通常信号を入出力するが、ＳＭＣ信号を入力しないものである。隙間埋めセル１１ｄは、回路セル１１ａ〜１１ｆの長さに違いがあった場合に、その隙間を埋めて回路セル１１ａ〜１１ｆの位置を調節するために適宜配置されるものである。このように、論理回路１１ｂと、隙間埋めセル１１ｄとは、ＳＭＣ信号と関係が無いので、さらなる説明を省略する。
【００４１】
ＳＭＣ信号配線１４、２４、３４を、上記のように配置することで、ＳＭＣ信号入力端子２から入力したＳＭＣ信号を、全てのスキャン機能付きＦ／Ｆに届けることが可能である。
【００４２】
また、第２層２０および第３層３０のほとんどの領域と、第４層４０以上のすべての領域を、通常信号配線２５、３５、４５、５５の配置に使うことが出来る。したがって、自動配線時における、通常信号配線の配線性の向上が期待できる。さらに、ＳＭＣ信号は、スキャンテスト時には電源電圧状態、通常使用時にはグランド電圧状態であり、すなわち静的な信号であるので、グランド配線に隣接することで、電源配線に対するシールド効果が期待できる。言い換えれば、ＳＭＣ信号配線は、電源配線およびグランド配線に対して、電源ノイズ対策の効果を得られる。
【００４３】
なお、ＳＭＣ信号配線１４、２４、３４は、複数の回路セル１１に同時に流すことが出来る特徴を活かすために、ＳＭＣ信号以外の信号を使用しても構わない。例えば、ＳＭＣ信号配線１４、２４、３４に、リセット信号などを使用することも可能である。
【００４４】
さらに、本発明の副次的な効果として、半導体装置の製造不良などによってグランド配線１３およびＳＭＣ信号配線１４が短絡した場合に、スキャンテスト時に容易に検出可能である。
【００４５】
その一方で、１つのＳＭＣ信号入力端子２から入力したＳＭＣ信号を、半導体装置１の集積回路全体に行き渡らせる場合の弊害として、ＳＭＣ信号の波形が訛ってしまう。ＳＭＣ信号は静的信号であるが、このような問題は次のように回避可能である。すなわち、図６に示したとおり、ＳＭＣ信号を入力するスキャン機能付きＦ／Ｆ１１ｅの前段に、ＳＭＣドライブ付き隙間埋めセル１１ｃを配置することで回避が可能である。ここで、ＳＭＣドライブ付き隙間埋めセル１１ｃは、図６に示すとおり、最下層ＳＭＣ信号配線１４の両側に配置しても良い。
【００４６】
集積回路の構成によっては、一列の回路セル１１の中に、ＳＭＣ信号を入力するスキャン機能付きＦ／Ｆが１つも含まれない場合がある。このような場合は、対応する最下層ＳＭＣ信号線１４を省略して、その代わりに専用の終端セルを配置しても良い。
【００４７】
（第２の実施形態）
図７は、本発明の第２の実施形態の半導体装置１の集積回路の構成例を示す平面図である。
【００４８】
本発明の第２の実施形態は、第１の実施形態に、次の変更を加えたものに等しい。すなわち、第１の実施形態では２本のグランド配線１３の間に１本の最下層ＳＭＣ信号配線１４を配置したが、第２の実施形態では、２本の最下層ＳＭＣ信号配線１４を設けて、その間に１本のグランド配線１３を配置する。
【００４９】
本発明の第２の実施形態のその他の構成は、第１の実施形態と同じであるので、さらなる詳細な説明を省略する。
【００５０】
（第３の実施形態）
図８は、本発明の第３の実施形態の半導体装置１の集積回路の構成例を示す平面図である。
【００５１】
本発明の第２の実施形態は、第１の実施形態に、次の変更を加えたものに等しい。すなわち、第１の実施形態では、第ｎ層の配線が、ｎが奇数なら必ず横方向に、ｎが偶数なら必ず縦方向に、それぞれ配置されていたが、第３の実施形態では、この原則から一部外れた場合でも、最下層ＳＭＣ信号配線１４を最下層に隔離することが可能である。
【００５２】
本発明の第３の実施形態のその他の構成は、第１の実施形態と同じであるので、さらなる詳細な説明を省略する。
【００５３】
上記に説明したとおり、本発明の半導体装置では、ＳＭＣ信号などの静的信号を複数の回路セルに同時に供給する静的信号配線を、電源配線やグランド配線と同じ下層部に配置する。このため、通常信号配線を上層部に自由に配置することが可能となり、特に自動配線時における配線性の向上が期待される。その結果、集積回路全体としてののべ面積の削減、半導体装置全体としての製造コストの削減、などが期待される。
【符号の説明】
【００５４】
１  半導体装置
２  ＳＭＣ信号入力端子
３  ＳＭＣ信号入力部
４  テスタ
５  テスト信号出力部
６  実装基板
７  容量
８  グランド
１０  最下配線層（第１配線層）
１１  回路セル
１１ａ  ＳＭＣ始端接続セル
１１ｂ  論理回路
１１ｃ  ＳＭＣドライブ付き隙間埋めセル
１１ｄ  隙間埋めセル
１１ｅ  スキャン機能付きＦ／Ｆ
１１ｆ  ＳＭＣ終端オープンセル
１２  （最下層）電源配線
１３  （最下層）グランド配線
１４  （最下層）ＳＭＣ信号配線
２０  第２配線層
２４  （下層）ＳＭＣ信号配線
２５  （下層）通常信号配線
２７  ビア
３０  第３配線層
３４  （上層）ＳＭＣ信号配線
３５  （上層）通常信号配線
３７  ビア
４０  第４配線層
４４  （上層）ＳＭＣ信号配線
４５  （上層）通常信号配線
４７  ビア
５０  第５配線層
５５  （上層）通常信号配線
５７  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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