(57)【要約】【課題】パッシベーション膜に形成された開口部から露出するボンディングパッドの表面に導電性部材を接続する半導体装置において、パッシベーション膜に発生するクラックを抑制することができる技術を提供する。【解決手段】電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくする。これにより、ワイヤＷの接続位置が電極層ＥＬの端部側にずれる場合であっても、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が大きくなっているため、電極層ＥＬの段差部にワイヤＷが接続することに起因した応力がパッドＰＡＤの端部にまで伝わることを抑制できる。【選択図】図７
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【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）リードを有する基材を準備する工程；
（ｂ）第１主面、前記第１主面に形成されたボンディングパッド、前記ボンディングパッドの周縁部を覆うように、前記第１主面上に形成された絶縁膜、前記絶縁膜に形成された開口部から露出する前記ボンディングパッドの接続部と電気的に接続され、かつ、前記絶縁膜上に形成された電極層、および、前記第１主面とは反対側の第２主面を有する半導体チップを前記基材上に配置し、導電性部材および前記電極層を介して前記ボンディングパッドと前記リードとを電気的に接続する工程；
ここで、平面視において、前記電極層の端部と前記ボンディングパッドの端部との間隔は、前記電極層の端部と前記絶縁膜に形成された前記開口部の端部との間隔よりも大きいという条件を満たしている。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
平面視において、前記ボンディングパッド、前記電極層、および、前記絶縁膜に形成された前記開口部は、矩形形状をしており、かつ、前記ボンディングパッドの一辺、前記電極層の一辺、および前記開口部の一辺は互いに並行しており、
前記ボンディングパッドの一辺と並行する第１方向において、前記電極層の端部と前記ボンディングパッドの端部との間隔は、前記電極層の端部と前記絶縁膜に形成された前記開口部の端部との間隔よりも大きく、かつ、前記第１方向と直交する第２方向においても、前記電極層の端部と前記ボンディングパッドの端部との間隔は、前記電極層の端部と前記絶縁膜に形成された前記開口部の端部との間隔よりも大きいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
平面視において、前記絶縁膜に形成された前記開口部は、前記電極層に内包され、かつ、前記電極層は、前記ボンディングパッドに内包されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記半導体チップは、以下の工程（ｃ）乃至（ｄ）工程により取得されることを特徴とする半導体装置の製造方法；
（ｃ）複数のチップ領域、および前記複数のチップ領域のうちの互いに隣り合うチップ領域間に形成されたスクライブ領域を有する半導体ウェハを準備する工程；
（ｄ）前記（ｃ）工程の後、前記スクライブ領域に沿って前記半導体ウェハを切断することで、複数の前記半導体チップを取得する工程。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記（ｃ）工程は、
（ｃ１）前記半導体ウェハの前記第１主面に区画されている複数のチップ領域のそれぞれに前記ボンディングパッドを形成する工程と、
（ｃ２）前記ボンディングパッドを覆うように前記半導体ウェハの前記第１主面上に前記絶縁膜を形成する工程と、
（ｃ３）前記絶縁膜をパターニングすることにより、前記ボンディングパッドの前記周縁部を覆いながら前記ボンディングパッドの表面の一部を露出する前記開口部を形成する工程と、
（ｃ４）前記開口部内を含む前記絶縁膜上に導体膜を形成する工程と、
（ｃ５）前記導体膜をパターニングすることにより、前記開口部内に埋め込まれるとともに、端部が前記絶縁膜上に形成された前記電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記（ｃ１）工程で形成される前記ボンディングパッド、前記（ｃ３）工程で形成される前記開口部、および、前記（ｃ５）工程で形成される前記電極層のうち、前記（ｃ１）工程で形成される前記ボンディングパッドの端部の形成位置を調整することにより、前記条件を満たす位置関係となるように、前記ボンディングパッド、前記開口部、および、前記電極層を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法であって、
前記（ｃ１）工程で形成される前記ボンディングパッド、前記（ｃ３）工程で形成される前記開口部、および、前記（ｃ５）工程で形成される前記電極層のうち、前記（ｃ３）工程で形成される前記開口部の端部の形成位置を調整することにより、前記条件を満たす位置関係となるように、前記ボンディングパッド、前記開口部、および、前記電極層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法であって、
前記（ｃ１）工程で形成される前記ボンディングパッド、前記（ｃ３）工程で形成される前記開口部、および、前記（ｃ５）工程で形成される前記電極層のうち、前記（ｃ５）工程で形成される前記電極層の端部の形成位置を調整することにより、前記条件を満たす位置関係となるように、前記ボンディングパッド、前記開口部、および、前記電極層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法であって、
前記導電性部材は、ワイヤであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記導電性部材は、バンプ電極であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記絶縁膜は、パッシベーション膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上に形成された窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法であって、
前記電極層は、積層膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記ボンディングパッドは表面に露出したアルミニウム膜を含み、
前記導電性部材は、金を材料とし、
前記電極層は、前記ボンディングパッド上に形成されたチタン膜と、前記チタン膜上に形成されたパラジウム膜と、前記パラジウム膜上に形成された金膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法であって、
前記絶縁膜の厚さは、前記ボンディングパッドの厚さよりも小さいことを特徴とする半導体装置の製造方法。
【請求項１６】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）リードを有する基材を準備する工程；
（ｂ）第１主面、前記第１主面に形成されたボンディングパッド、前記ボンディングパッドの周縁部を覆うように、前記第１主面上に形成された絶縁膜、前記絶縁膜に形成された開口部から露出する前記ボンディングパッドの接続部と電気的に接続され、かつ、前記絶縁膜上に形成された電極層、および、前記第１主面とは反対側の第２主面を有する半導体チップを前記基材上に配置し、導電性部材および前記電極層を介して前記ボンディングパッドと前記リードとを電気的に接続する工程；
ここで、前記電極層は、平面視において、前記接続部と重なる第１部分と、前記接続部が形成されていない領域の前記絶縁膜と重なる第２部分とを有し、
前記第２部分の面積は、前記第１部分の面積よりも大きく、
前記導電性部材は、前記電極層の前記第２部分で接続する。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
平面視において、前記電極層の前記第２部分は、前記第２部分で接続される前記導電性部材の接着領域を内包していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記ボンディングパッドは、前記絶縁膜に形成された開口部と接続する前記接続部と、前記絶縁膜で覆われている被覆部とを有し、
平面視において、前記導電性部材の接着領域は、前記ボンディングパッドの前記被覆部に内包されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法であって、
前記半導体チップは、以下の工程（ｃ）乃至（ｄ）工程により取得されることを特徴とする半導体装置の製造方法；
（ｃ）複数のチップ領域、および前記複数のチップ領域のうちの互いに隣り合うチップ領域間に形成されたスクライブ領域を有する半導体ウェハを準備する工程；
（ｄ）前記（ｃ）工程の後、前記スクライブ領域に沿って前記半導体ウェハを切断することで、複数の前記半導体チップを取得する工程。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記（ｃ）工程は、
（ｃ１）前記半導体ウェハの前記第１主面に区画されている複数のチップ領域のそれぞれに前記ボンディングパッドを形成する工程と、
（ｃ２）前記ボンディングパッドを覆うように前記半導体ウェハの前記第１主面上に前記絶縁膜を形成する工程と、
（ｃ３）前記絶縁膜をパターニングすることにより、前記ボンディングパッドの前記周縁部を覆いながら前記ボンディングパッドの表面の一部を露出する前記開口部を形成する工程と、
（ｃ４）前記開口部内を含む前記絶縁膜上に導体膜を形成する工程と、
（ｃ５）前記導体膜をパターニングすることにより、前記開口部内に埋め込まれるとともに、端部が前記絶縁膜上に形成された前記電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、パッシベーション膜に形成された開口部から露出するボンディングパッドに電極層を介して導電性部材を接続する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００９−１２４０４２号公報（特許文献１）には、パッシベーション膜に形成された開口部から露出する配線の表面にバリア膜とポストバンプを介して半田ボールを搭載する構造が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２４０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体チップのボンディングパッド（電極パッド）は、パッシベーション膜で覆われている。このため、ボンディングパッドに導電性部材（バンプ電極、ワイヤなど）を接続する場合、パッシベーション膜に開口部を形成し、この開口部から露出するボンディングパッドの露出部（表面、露出面、接続部）に導電性部材を接続することになる。このとき、パッシベーション膜は絶縁膜であるため、ボンディングパッドに導電性部材を接続する際には、接続する導電性部材をパッシベーション膜の開口部内に確実に配置する必要がある。
【０００５】
ところが、ボンディングパッドを必要以上に露出してしまうと、露出した領域でボンディングパッドが腐蝕しやすくなるため、通常、開口部の大きさは、ボンディングパッドの大きさよりも小さく形成される。このことから、導電性部材をボンディングパッドに接続する際には、高い位置合わせ精度が要求される。
【０００６】
そこで、近年では、ボンディングパッドの露出部上に電極層を形成し、この電極層に導電性部材を接続することが検討されている。このとき、電極層は、ボンディングパッドの露出部からパッシベーション膜の端部（開口部の周囲）上まで形成されている。このため、たとえ導電性部材がパッシベーション膜の端部上に配置されたとしても、このパッシベーション膜の端部上に、ボンディングパッドと電気的に接続される電極層が形成されているため、導電性部材とボンディングパッドとの電気的な接続信頼性の低下を抑制することができる。すなわち、電極層を形成することにより、ボンディングパッドの露出部に対する導電性部材の位置合わせが容易となる。
【０００７】
しかし、この電極層には、パッシベーション膜の厚さの分だけ段差部が生じる。このため、導電性部材の一部がパッシベーション膜の端部上に配置される（導電性部材が段差部を跨ぐように配置される）と、荷重が加わった際、段差部に応力が集中する。この結果、段差部とボンディングパッドの端部までの間隔が小さいと、パッシベーション膜のうち、ボンディングパッドの側面部を覆う部分にクラックが発生することが本発明者の検討で明らかになった。特に、本発明者の検討によれば、半導体の微細加工プロセスが進むにつれて、パッシベーション膜の厚さも薄くなってきていることも、上述したクラックの発生原因の１つであることがわかってきている。
【０００８】
そこで、パッシベーション膜に発生するクラック対策として、パッシベーション膜の膜厚を厚くすることが考えられる。ところが、パッシベーション膜の膜厚を厚くすると、パッシベーション膜に形成される開口部の深さも大きくなり、この開口部内からパッシベーション膜の端部上にわたって形成される電極層の段差も大きくなってしまう。また、厚く形成したパッシベーション膜を研磨（研削）し、パッシベーション膜の開口部付近における段差を緩和することも考えられるが、このような対応策では、多くの製造工程が必要となる。
【０００９】
本発明の目的は、パッシベーション膜に形成された開口部から露出するボンディングパッドの表面に導電性部材を接続する半導体装置において、パッシベーション膜に発生するクラックを抑制することができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態における半導体装置の製造方法は、（ａ）リードを有する基材を準備する工程を備える。そして、（ｂ）第１主面、前記第１主面に形成されたボンディングパッド、前記ボンディングパッドの周縁部を覆うように、前記第１主面上に形成された絶縁膜、前記絶縁膜に形成された開口部から露出する前記ボンディングパッドの接続部と電気的に接続され、かつ、前記絶縁膜上に形成された電極層、および、前記第１主面とは反対側の第２主面を有する半導体チップを前記基材上に配置する。その後、導電性部材および前記電極層を介して前記ボンディングパッドと前記リードとを電気的に接続する工程を備える。ここで、平面視において、前記電極層の端部と前記ボンディングパッドの端部との間隔は、前記電極層の端部と前記絶縁膜に形成された前記開口部の端部との間隔よりも大きいという条件を満たしている。
【００１３】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）リードを有する基材を準備する工程を備える。そして、（ｂ）第１主面、前記第１主面に形成されたボンディングパッド、前記ボンディングパッドの周縁部を覆うように、前記第１主面上に形成された絶縁膜、前記絶縁膜に形成された開口部から露出する前記ボンディングパッドの接続部と電気的に接続され、かつ、前記絶縁膜上に形成された電極層、および、前記第１主面とは反対側の第２主面を有する半導体チップを前記基材上に配置する。その後、導電性部材および前記電極層を介して前記ボンディングパッドと前記リードとを電気的に接続する工程を備える。ここで、前記電極層は、平面視において、前記接続部と重なる第１部分と、前記接続部が形成されていない領域の前記絶縁膜と重なる第２部分とを有し、前記第２部分の面積は、前記第１部分の面積よりも大きく、前記導電性部材は、前記電極層の前記第２部分で接続する。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
パッシベーション膜に形成された開口部から露出するボンディングパッドの表面に導電性部材を接続する半導体装置において、パッシベーション膜に発生するクラックを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における半導体装置を上面から見た平面図である。
【図２】半導体装置を上面から見た図であり、樹脂を透視して示す図である。
【図３】実施の形態１における半導体装置を裏面から見た図である。
【図４】図１のＡ−Ａ線で切断した断面図である。
【図５】従来技術を示す図であって、図２の一部領域を拡大して示す図である。
【図６】（ａ）〜（ｃ）は、従来技術の問題点を説明する図である。
【図７】実施の形態１の技術的思想を具現化した図であって、図２の一部領域を拡大した図である。
【図８】実施の形態１の技術的思想を具現化した図であって、図２のＡ−Ａ線で切断した断面図である。
【図９】実施の形態１の技術的思想を具現化した図であって、図２の一部領域を拡大した図である。
【図１０】実施の形態１の技術的思想を具現化した図であって、図２の一部領域を拡大した図である。
【図１１】従来技術におけるパッド近傍の応力分布をシミュレーションした結果を示す図である。
【図１２】本実施の形態１におけるパッド近傍の応力分布をシミュレーションした結果を示す図である。
【図１３】実施の形態１における半導体ウェハを示す図である。
【図１４】実施の形態１における半導体ウェハの製造工程を示す断面図である。
【図１５】図１４に続く半導体ウェハの製造工程を示す断面図である。
【図１６】図１５に続く半導体ウェハの製造工程を示す断面図である。
【図１７】図１６に続く半導体ウェハの製造工程を示す断面図である。
【図１８】図１７に続く半導体ウェハの製造工程を示す断面図である。
【図１９】図１８に続く半導体ウェハの製造工程を示す断面図である。
【図２０】図１９に続く半導体ウェハの製造工程を示す断面図である。
【図２１】実施の形態１における半導体ウェハの一部領域を拡大して示す図である。
【図２２】実施の形態１における半導体チップを示す平面図である。
【図２３】実施の形態１における配線基板を示す断面図である。
【図２４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】電極層にワイヤを正常に接続する例を示す断面図である。
【図２７】電極層にずれてワイヤを接続する例を示す断面図である。
【図２８】図２５に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の技術的思想を具現化した図であって、隣接して配置されるパッドを示す平面図である。
【図３１】図３０のＡ−Ａ線で切断した断面図である。
【図３２】図３０のＢ−Ｂ線で切断した断面図である。
【図３３】半導体チップと配線基板とをワイヤで接続する様子を示す断面図である。
【図３４】実施の形態２における半導体ウェハの製造工程を示す断面図である。
【図３５】図３４に続く半導体ウェハの製造工程を示す断面図である。
【図３６】図３５に続く半導体ウェハの製造工程を示す断面図である。
【図３７】図３６に続く半導体ウェハの製造工程を示す断面図である。
【図３８】図３７に続く半導体ウェハの製造工程を示す断面図である。
【図３９】図３８に続く半導体ウェハの製造工程を示す断面図である。
【図４０】図３９に続く半導体ウェハの製造工程を示す断面図である。
【図４１】実施の形態３における半導体装置を示す断面図である。
【図４２】半導体チップと配線基板の接続領域を拡大して示す図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
＜半導体装置の構成＞
半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせもっている。このような機能を有するパッケージには様々な種類が存在する。以下に、パッケージの構成例について説明する。
【００２３】
まず、本実施の形態１における半導体装置の構成について図面を参照しながら説明する。図１は、本実施の形態１における半導体装置ＳＡを上面から見た平面図である。図１に示すように、本実施の形態１における半導体装置ＳＡは矩形形状をしており、半導体装置ＳＡの上面は樹脂（封止体）ＭＲで覆われている。
【００２４】
続いて、図２は、半導体装置ＳＡを上面から見た図であり、樹脂ＭＲを透視して示す図である。図２に示すように、半導体装置ＳＡの樹脂ＭＲを透視した内部には、矩形形状の配線基板ＷＢが存在しており、この配線基板ＷＢ上に半導体チップＣＨＰが配置されている。この半導体チップＣＨＰも矩形形状をしている。半導体チップＣＨＰの大きさは、配線基板ＷＢの大きさよりも小さくなっており、半導体チップＣＨＰは平面的に配線基板ＷＢに内包されるように配置されている。特に、半導体チップＣＨＰの四辺がそれぞれ配線基板ＷＢの四辺と互いに並行するように配置されている。
【００２５】
上述した半導体チップＣＨＰには集積回路が形成されている。具体的に、半導体チップＣＨＰを構成する半導体基板には、複数のＭＩＳＦＥＴなどの半導体素子が形成されている。そして、半導体基板の上層には層間絶縁膜を介して多層配線が形成されており、これらの多層配線が半導体基板に形成されている複数のＭＩＳＦＥＴと電気的に接続されて集積回路が構成されている。つまり、半導体チップＣＨＰは、複数のＭＩＳＦＥＴが形成されている半導体基板と、この半導体基板の上方に形成された多層配線を有している。このように半導体チップＣＨＰには、複数のＭＩＳＦＥＴと多層配線によって集積回路が形成されているが、この集積回路と外部回路とのインタフェースをとるために、半導体チップＣＨＰにはパッド（ボンディングパッド、電極パッド）ＰＡＤが形成されている。このパッドＰＡＤは、多層配線の最上層に形成されている最上層配線の一部を露出することにより形成されている。
【００２６】
図２に示すように、半導体チップＣＨＰの主面（表面、上面）には、複数のパッドＰＡＤが形成されている。具体的に、矩形形状をした半導体チップＣＨＰの四辺のそれぞれに沿うように複数のパッドＰＡＤが形成されている。そして、半導体チップＣＨＰに形成されている複数のパッドＰＡＤと相対するように配線基板ＷＢの四辺のそれぞれに沿って複数のリード（ボンディングリード、電極）ＬＤ１が形成されている。そして、半導体チップＣＨＰに形成されているパッドＰＡＤは、配線基板ＷＢに形成されているリードＬＤ１と、導電性部材を介して電気的に接続されている。なお、本実施の形態における導電性部材は、例えば、金（Ａｕ）からなるワイヤＷである。
【００２７】
次に、図３は、本実施の形態１における半導体装置ＳＡを裏面から見た図である。図３に示すように、半導体装置ＳＡの裏面には、複数の半田ボールＳＢがアレイ状（行列状）に配置されている。この半田ボールＳＢは半導体装置ＳＡの外部接続端子として機能するものである。
【００２８】
図４は、図１のＡ−Ａ線で切断した断面図である。図４において、配線基板ＷＢの上面にはリードＬＤ１が形成されている一方、配線基板ＷＢの下面にはリード（バンプランド、電極）ＬＤ２が形成されている。配線基板ＷＢの内部には多層配線およびビアが形成されており、配線基板ＷＢの上面に形成されているリードＬＤ１と、配線基板ＷＢの下面に形成されているリードＬＤ２とは、配線基板ＷＢの内部に形成されている多層配線と、ビアの内部に形成されたビア配線とによって電気的に接続されている。配線基板ＷＢの下面に形成されているリードＬＤ２はアレイ状に配置されており、このリードＬＤ２上に半田ボールＳＢが搭載される。これにより、配線基板ＷＢの裏面（下面）には、リードＬＤ２と接続された半田ボールＳＢがアレイ状に配置される。
【００２９】
配線基板ＷＢの上面（表面）には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰは、配線基板ＷＢと絶縁性の接着材ＡＤで接着されている。そして、半導体チップＣＨＰの主面に形成されているパッドＰＡＤと、配線基板ＷＢの上面に形成されているリードＬＤ１とはワイヤＷで接続されている。さらに、配線基板ＷＢの上面には半導体チップＣＨＰおよびワイヤＷを覆うように樹脂（封止体）ＭＲが形成されている。このように構成されている半導体装置ＳＡによれば、半導体チップＣＨＰに形成されているパッドＰＡＤがワイヤＷを介して配線基板ＷＢに形成されたリードＬＤ１に接続され、このリードＬＤ１は、配線基板ＷＢの内部に形成されている配線およびビア配線によって、配線基板ＷＢの裏面に形成されているリードＬＤ２と電気的に接続される。したがって、半導体チップＣＨＰに形成されている集積回路は、パッドＰＡＤ→ワイヤＷ→リードＬＤ１→リードＬＤ２→半田ボールＳＢの経路で最終的に半田ボールＳＢと接続されていることがわかる。このことから、半導体装置ＳＡに形成されている半田ボールＳＢへ外部回路を電気的に接続することにより、半導体チップＣＨＰに形成されている集積回路と外部回路とを接続することができることがわかる。
【００３０】
上述した半導体装置ＳＡは、パッケージ形態がＢＧＡ（Ball Grid Array）型である半導体装置であるが、本発明における半導体装置ＳＡのパッケージ形態はこれに限らない。例えば、上述した例では、半導体チップＣＨＰと配線基板ＷＢとをワイヤで接続しているが、半導体チップＣＨＰと配線基板ＷＢとをバンプ電極で接続するフリップチップ実装にも適用できる。さらには、半導体チップＣＨＰを搭載する基材として配線基板ＷＢではなくリードフレームを使用するパッケージ形態にも適用することができる。
【００３１】
このため、半導体チップＣＨＰを搭載する部材を広い概念として基材と呼び、この基材には、配線基板ＷＢやリードフレームが包含される。また、半導体チップＣＨＰが搭載される基材の部分をチップ搭載部と呼び、このチップ搭載部の概念には、ダイパッドが含まれる。さらに、半導体チップＣＨＰと接続する基材の電極をリードと呼ぶ。また、本発明では、半導体チップＣＨＰのパッドＰＡＤと基材のリードとを接続するために、ワイヤＷやバンプ電極を使用する形態を含むため、ワイヤやバンプ電極を含む広い概念を導電性部材と呼ぶ。
【００３２】
＜従来の半導体チップにおけるパッドの構造＞
次に、従来の半導体チップＣＨＰにおけるパッドＰＡＤ近傍の構造について説明する。図５は、図２の領域ＹＲを拡大して示す図である。図５では、紙面の上側に向かうＹ方向に並んだ３つのパッドＰＡＤを示しており、紙面の下側にパッドＰＡＤの平面図に対応した断面図を示している。まず、図５における紙面の下側に記載されている断面図を使用してパッドＰＡＤ近傍の構造について説明する。図５において、パッドＰＡＤを覆うようにパッシベーション膜（表面保護膜）ＰＡＳが形成されており、このパッシベーション膜ＰＡＳの一部が除去されてパッドＰＡＤの一部を開口する開口部ＯＰが形成されている。そして、この開口部ＯＰ内（言い換えると、パッドＰＡＤの露出部）からパッシベーション膜ＰＡＳの端部（開口部ＯＰの周囲）上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬにワイヤＷが接続されている。このとき、パッシベーション膜ＰＡＳは、酸化シリコン膜ＳＯ１と窒化シリコン膜ＳＮ１の積層膜から形成されている。また、電極層ＥＬは、チタン膜ＴＩ、パラジウム膜ＰＤおよび金膜ＡＵ１の積層膜から形成されている。
【００３３】
ここで、図５における紙面の上側に記載されている平面図に示すように、パッドＰＡＤのＹ方向の幅をＬ４（ａ）、電極層ＥＬのＹ方向の幅をＬ５（ａ）、開口部ＯＰのＹ方向の幅をＬ３（ａ）とすると、Ｌ４（ａ）＞Ｌ５（ａ）＞Ｌ３（ａ）が成立している。つまり、平面的にパッドＰＡＤに内包されるように電極層ＥＬが形成され、平面的に電極層ＥＬに内包されるように開口部ＯＰが形成されている。このように構成されている従来技術の半導体チップＣＨＰでは、さらに、図５に示すように、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＞Ｌ２の関係が成立している。つまり、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも小さくなっている。この場合、電極層ＥＬ上にワイヤＷを形成するワイヤボンディング工程において、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部分にクラックが発生することを本発明者は新たに見出した。
【００３４】
＜従来の半導体チップにおける問題点＞
以下に、この従来技術における半導体チップＣＨＰの問題点について図６を参照しながら説明する。図６（ａ）〜図６（ｃ）を使用してワイヤボンディング工程を説明する。まず、図６（ａ）に示すように、パッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳの一部を開口する開口部ＯＰが形成されている。そして、この開口部ＯＰ内（言い換えると、パッドＰＡＤの露出部）からパッシベーション膜ＰＡＳの端部（開口部ＯＰの周囲）上へはみ出すように電極層ＥＬが形成されている。このように構成されている電極層ＥＬ上にワイヤＷを接続する。
【００３５】
このとき、図６（ｂ）に示すワイヤボンディング工程では、キャピラリを使用して電極層ＥＬ上にワイヤＷを接続するが、電極層ＥＬの縮小化およびワイヤボンディングの精度により、ワイヤＷの接続位置が電極層ＥＬの中心からはずれて端部側にずれることがある。電極層ＥＬは、開口部ＯＰ内からパッシベーション膜ＰＡＳ上へはみ出すように形成されていることから、電極層ＥＬの端部近傍は、開口部ＯＰの段差を反映して段差部が形成されている。したがって、電極層ＥＬの端部側にワイヤＷの接続位置がずれると、電極層ＥＬの端部近傍に形成されている段差部上にワイヤＷが接続されることになる。ワイヤボンディング工程では、荷重と超音波を使用してワイヤＷを接続するため、このとき印加される荷重が電極層ＥＬの段差部にかかることになる。すると、電極層ＥＬの段差部に印加された荷重が下層に形成されているパッドＰＡＤに応力として伝達される。この結果、図６（ｂ）に示すように、パッドＰＡＤが変形する。特に、パッドＰＡＤの端部を引き伸ばす方向に強い応力が印加される。
【００３６】
この場合、図６（ｃ）に示すように、パッドＰＡＤの端部に加わる強い応力によって、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳに強い応力が加わる。つまり、パッドＰＡＤの端部を覆うようにパッシベーション膜ＰＡＳが形成されていることから、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳには段差部が形成されており、この段差部にパッドＰＡＤの変形に伴う強い応力が加わることになる。このため、パッシベーション膜ＰＡＳに形成されている段差部にクラックが発生する。
【００３７】
特に、従来の半導体チップＣＨＰでは、上述したように、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が、非常に近い。換言すれば、この距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも小さくなっている。このことは、ワイヤＷがずれて接続される電極層ＥＬの端部がパッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部に近いことを意味している。つまり、電極層ＥＬの端部がワイヤボンディング時の荷重で押されてパッドＰＡＤが変形するが、電極層ＥＬの端部がパッシベーション膜ＰＡＳの段差部に近いと、パッシベーション膜ＰＡＳの段差部に加わる応力が大きくなるのである。そして、近年では、半導体の微細加工プロセスが進むにつれ、このパッシベーション膜ＰＡＳの厚さも薄くなる傾向にあり、電極層ＥＬの端部側にずれてワイヤＷが接続される場合、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部にクラックＣＬＫが発生しやすくなる。このようなクラックＣＬＫがパッシベーション膜ＰＡＳに形成されると、このクラックＣＬＫから水分などが浸入してパッドＰＡＤを腐蝕させる問題点が発生する。
【００３８】
＜本実施の形態１における技術的思想の特徴＞
そこで、本実施の形態１では、上述した従来の半導体チップＣＨＰに発生する問題点を解決する工夫を施している。以下に、本実施の形態１における特徴について説明する。本実施の形態１では、電極層ＥＬに接続するワイヤの位置が端部側にずれる場合があることを前提として、ワイヤＷの位置が電極層ＥＬの端部側にずれる場合であっても、パッシベーション膜ＰＡＳに発生するクラックＣＬＫを抑制する技術を提供するものである。つまり、本実施の形態１における技術的思想は、電極層ＥＬに接続されるワイヤＷの位置がずれないようにするものではなく、たとえ、電極層ＥＬに接続されるワイヤＷの位置が端部側にずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できる技術的思想を提供するものである。
【００３９】
まず、本発明者は、従来の半導体チップＣＨＰでパッシベーション膜ＰＡＳにクラックＣＬＫが発生するメカニズムを検討し、従来の半導体チップＣＨＰでは、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも小さくなっていることが主要な原因であるという知見を得た。そして、この知見に基づき、本発明者は、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくする技術的思想を想到するに至った。つまり、本実施の形態１の特徴は、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくする点にある。これにより、ワイヤＷの接続位置が電極層ＥＬの端部側にずれる場合であっても、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が大きくなっているため、電極層ＥＬの段差部にワイヤＷが接続することに起因した応力がパッドＰＡＤの端部にまで伝わることを抑制できる。この結果、パッドＰＡＤの端部での変形が緩和されて、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部に加わる応力を低減することができる。パッシベーション膜ＰＡＳの段差部に加わる応力が低減されれば、大きな応力に起因して発生するクラックＣＬＫを抑制することができる。このようにして、本実施の形態１によれば、電極層ＥＬに接続するワイヤＷの位置がずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できるので、本実施の形態１における半導体装置ＳＡの信頼性を向上することができるという顕著な効果を得ることができる。
【００４０】
特に、パッドＰＡＤの膜厚よりもパッシベーション膜ＰＡＳの膜厚が薄くなると、パッシベーション膜ＰＡＳにクラックＣＬＫが発生しやすくなるが、本実施の形態１における技術的思想を使用することにより、パッシベーション膜ＰＡＳの膜厚がパッドＰＡＤの膜厚よりも薄くなる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できる。このことは、本実施の形態１における技術的思想を使用すれば、クラックＣＬＫを発生しにくくするためにパッシベーション膜ＰＡＳの膜厚を厚くする必要がなくなることを意味する。例えば、パッシベーション膜ＰＡＳの膜厚を厚くすると、半導体チップＣＨＰに反りが発生しやすくなるが、本実施の形態１によれば、パッシベーション膜ＰＡＳの膜厚を厚くすることなく、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できるので、間接的に、半導体チップＣＨＰの反りを抑制できるという効果も得られる。以下に、本実施の形態１の特徴を具現化する様々な構成について説明する。
【００４１】
＜具現化手段１（開口部ＯＰ小）＞
図７は、本実施の形態１の半導体チップＣＨＰにおいて、図２の領域ＹＲを拡大した図である。図７では、紙面の上側にＹ方向に並んだ３つのパッドＰＡＤを示しており、紙面の下側にパッドＰＡＤの平面図に対応した断面図を示している。まず、図７における紙面の下側に記載されている断面図を使用してパッドＰＡＤ近傍の構造について説明する。図７において、パッドＰＡＤの表面（上面）における周縁部を覆うようにパッシベーション膜（表面保護膜）ＰＡＳが半導体チップＣＨＰの主面（表面、上面）に形成されている。換言すれば、パッシベーション膜ＰＡＳの一部は除去されており、このパッシベーション膜ＰＡＳに形成された開口部ＯＰから、パッドＰＡＤの一部（露出部、接続部）は露出している。そして、この開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬにワイヤＷが接続されている。このとき、パッドＰＡＤは、窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜から形成され、パッシベーション膜ＰＡＳは、絶縁膜からなり、本実施の形態では、酸化シリコン膜ＳＯ１と窒化シリコン膜ＳＮ１の積層膜から形成されている。また、電極層ＥＬは、チタン膜ＴＩ、パラジウム膜ＰＤおよび金膜ＡＵ１の積層膜から形成されている。なお、パッシベーション膜ＰＡＳの膜厚は、パッドＰＡＤの膜厚よりも薄くなっている。
【００４２】
ここで、図７に示すように、本実施の形態１では、パッドＰＡＤに直接ワイヤＷを接続するように構成せずに、パッドＰＡＤ上に電極層ＥＬを形成し、この電極層ＥＬとワイヤＷとを接続するように構成している。つまり、通常の半導体装置では、パッドＰＡＤに直接ワイヤＷを接続することが一般的であると考えられるが、本実施の形態１では、パッドＰＡＤ上に電極層ＥＬを形成して、この電極層ＥＬとワイヤＷとを接続している。この理由について説明する。
【００４３】
パッドＰＡＤは、上述したように、窒化チタン膜とアルミニウム膜と窒化チタン膜の積層膜から形成されているが、開口部ＯＰから露出するパッドＰＡＤの表面では、窒化チタン膜が除去されており、アルミニウム膜が露出している。一方、ワイヤＷは、例えば、金線から形成されている。したがって、パッドＰＡＤとワイヤＷとを直接接触させる場合には、パッドＰＡＤを構成するアルミニウム膜とワイヤＷを構成する金膜が接触することになる。この場合、パッドＰＡＤとワイヤＷの接触領域においては金とアルミニウムとの合金膜が形成される。この金とアルミニウムの合金膜は、高温負荷が加わると、内部にボイドが発生して破断することが知られている。この現象は、カーケンダルボイドと呼ばれており、半導体装置を高温用途で使用する場合には、この現象によるパッドＰＡＤとワイヤＷの接触抵抗の増大やパッドＰＡＤとワイヤＷとの切断が生じ、半導体装置の信頼性が低下する問題が顕在化する。
【００４４】
そこで、高温状態のような過酷な状態で半導体装置を使用する場合には、パッドＰＡＤとワイヤＷを直接接触させるのではなく、パッドＰＡＤ上に電極層ＥＬを形成し、この電極層ＥＬとワイヤＷとを接続することが行なわれている。このとき、電極層ＥＬは、例えば、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１の積層膜から形成される。チタン膜ＴＩは金属原子の移動を遮断するバリア導体膜として機能する膜であり、パラジウム膜ＰＤは金膜ＡＵ１とチタン膜ＴＩとの接着強度を向上させる機能を有する膜である。そして、電極層ＥＬの最上層に形成されている金膜ＡＵ１は、同じ金膜から構成されるワイヤＷとの接着強度を向上させるために使用される。すなわち、金膜同士であれば、接着強度を向上することができるのである。また、アルミニウム（Ａｌ）膜は耐腐食性に乏しいが、金膜ＡＵ１は耐腐食性に優れているため、パッシベーション膜ＰＡＳの開口部ＯＰから露出するパッドＰＡＤの露出部（表面、露出面、接続部）を電極層ＥＬで覆うことで、導電性部材（ここでは、ワイヤＷ）とパッドＰＡＤとの接続信頼性も保つことができる。
【００４５】
このように構成されている電極層ＥＬとワイヤＷとを接続する場合、金膜同士の接合となるので、アルミニウムと金の合金膜が形成される場合に生じるカーケンダルボイドの問題は生じない。したがって、高温状態で半導体装置ＳＡを使用する場合であっても、半導体装置ＳＡの信頼性を向上させることができるのである。つまり、本実施の形態１における半導体装置ＳＡでは、高温用途での信頼性向上を図るため、電極層ＥＬを設けており、本実施の形態１における技術的思想は、パッドＰＡＤ上に電極層ＥＬを設け、この電極層ＥＬとワイヤＷとを接続させる構造を前提とするものである。
【００４６】
以下に、具現化手段１について説明する。図７における紙面の上側に記載されている平面図に示すように、パッドＰＡＤのＹ方向の幅をＬ４（ｂ）、電極層ＥＬのＹ方向の幅をＬ５（ｂ）、開口部ＯＰのＹ方向の幅をＬ３（ｂ）とすると、Ｌ４（ｂ）＞Ｌ５（ｂ）＞Ｌ３（ｂ）が成立している。つまり、平面的にパッドＰＡＤに内包されるように電極層ＥＬが形成され、平面的に電極層ＥＬに内包されるように開口部ＯＰが形成されている。
【００４７】
このように構成されている本実施の形態１の半導体チップＣＨＰでは、図７に示すように、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＜Ｌ２の関係が成立している。つまり、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくなっており、本実施の形態１における特徴（Ｌ１＜Ｌ２）が実現されている。
【００４８】
具体的に、従来技術を示す図５と、本実施の形態１である図７を対比すると、従来技術におけるパッドＰＡＤのＹ方向の幅Ｌ４（ａ）と、本実施の形態１におけるパッドＰＡＤのＹ方向の幅Ｌ４（ｂ）は等しく（Ｌ４（ａ）＝Ｌ４（ｂ））なっている。従来技術と本実施の形態１における技術的思想の相違点は、本実施の形態１における電極層ＥＬのＹ方向の幅Ｌ５（ｂ）が従来技術における電極層ＥＬのＹ方向の幅Ｌ５（ａ）よりも小さく（Ｌ５（ａ）＞Ｌ５（ｂ））、また、本実施の形態１における開口部ＯＰのＹ方向の幅Ｌ３（ｂ）が従来技術における開口部ＯＰのＹ方向の幅Ｌ３（ａ）よりも小さく（Ｌ３（ａ）＞Ｌ３（ｂ））なっている点である。
【００４９】
これにより、従来技術では、Ｌ１＞Ｌ２という条件が成立してしまうのに対し、本実施の形態１では、Ｌ１＜Ｌ２という本実施の形態１の特徴が具現化される。すなわち、本実施の形態１の特徴を具現化する具現化手段１では、従来技術に比べて開口部ＯＰの径を小さくすることによりＬ１＜Ｌ２という条件を実現している。言い換えれば、具現化手段１は、パッドＰＡＤのＹ方向の幅Ｌ４（ｂ）を従来技術と同じように固定しながら、電極層ＥＬのＹ方向の幅Ｌ５（ｂ）と開口部ＯＰのＹ方向の幅Ｌ３（ｂ）を小さく調整することにより、Ｌ１＜Ｌ２という条件を実現しているのである。
【００５０】
なお、本実施の形態１では、パッドＰＡＤの平面形状は長方形から成る場合について説明しているが、これに限らず、上記の条件（Ｌ４（ｂ）＞Ｌ５（ｂ）＞Ｌ３（ｂ）、Ｌ１＜Ｌ２）を各辺において満たしていれば、パッドＰＡＤの平面形状は正方形であってもよい。
【００５１】
次に、図８は、本実施の形態１における半導体チップＣＨＰにおいて、図２のＡ−Ａ線で切断した断面図である。図８において、配線基板ＷＢ上にはリード（ボンディングリード、電極）ＬＤ１が形成されており、このリードＬＤ１の表面における周縁部を覆うように、配線基板ＷＢ上に絶縁膜ＩＦ１が形成されている。換言すれば、この絶縁膜ＩＦ１には開口部が形成されており、絶縁膜ＩＦ１に形成された開口部からリードＬＤ１の表面の一部が露出している。このリードＬＤ１は、銅膜ＣＵとニッケル膜ＮＩと金膜ＡＵ２の積層膜から形成されている。
【００５２】
リードＬＤ１と隣り合うように、配線基板ＷＢ上に絶縁膜ＩＦ１を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰと絶縁膜ＩＦ１とは絶縁性の接着材ＡＤで接着されている。半導体チップＣＨＰの表面には、パッドＰＡＤが形成されており、このパッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されている。パッシベーション膜ＰＡＳには開口部ＯＰが形成されており、この開口部ＯＰの底面にパッドＰＡＤの表面の一部が露出している。そして、開口部ＯＰ内（言い換えると、パッドＰＡＤの露出部）からパッシベーション膜ＰＡＳの端部（開口部ＯＰの周囲）上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬとリードＬＤ１とはワイヤＷで接続されている。
【００５３】
このとき、パッドＰＡＤは、窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜から形成され、パッシベーション膜ＰＡＳは、酸化シリコン膜ＳＯ１と窒化シリコン膜ＳＮ１の積層膜から形成されている。さらに、電極層ＥＬは、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１の積層膜から形成されている。
【００５４】
図８は、図２のＡ−Ａ線で切断した断面であり、Ｙ方向と直交するＸ方向を示している。このような図８でも、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＜Ｌ２の関係が成立している。すなわち、本実施の形態１では、図７に示すＹ方向においても、Ｌ１＜Ｌ２の関係が成立し、かつ、図８に示すＸ方向においても、Ｌ１＜Ｌ２の関係が成立している。
【００５５】
本実施の形態１では、図７に示すように、平面視において、パッドＰＡＤ、電極層ＥＬ、および、パッシベーション膜ＰＡＳに形成された開口部ＯＰは、例えば、長方形（矩形形状の一例）をしており、かつ、パッドＰＡＤの一辺、電極層ＥＬの一辺、および開口部ＯＰの一辺は互いに並行している。
【００５６】
そして、図７に示すように、パッドＰＡＤの一辺と並行するＹ方向において、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。さらに、図８に示すように、Ｙ方向と直交するＸ方向においても、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。このように本実施の形態１においては、Ｙ方向とＸ方向の両方向でＬ１＜Ｌ２の関係が成立している。
【００５７】
このことから、本実施の形態１では、電極層ＥＬに接続するワイヤＷの位置がＹ方向にずれる場合であっても、Ｙ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立している。言い換えると、１つあたりのパッドの大きさを必要以上に大きく形成しなくても、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を大きくすることができるので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。さらに、電極層ＥＬに接続するワイヤＷの位置がＸ方向にずれる場合であっても、Ｘ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立しているので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。
【００５８】
つまり、電極層ＥＬに接続するワイヤＷのずれる方向は任意であるが、本実施の形態１によれば、互いに直交するＹ方向とＸ方向の両方向で特徴的条件（Ｌ１＜Ｌ２）が成立しているので、ワイヤＷの接続位置が任意の方向にずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制することができ、本実施の形態１における半導体装置ＳＡの信頼性を向上することができる。
【００５９】
以上のように、本実施の形態１における具現化手段１は、パッドＰＡＤの幅を従来技術と同じように固定しながら、電極層ＥＬの幅と開口部ＯＰの幅を小さく調整することにより、Ｌ１＜Ｌ２という条件を実現する手段といえる。この具現化手段１の利点は、パッドＰＡＤの幅を大きくすることなく、Ｌ１＜Ｌ２という条件を実現できる点である。例えば、半導体チップＣＨＰに配列されているパッドＰＡＤの狭ピッチ化が推進されている製品においては、パッドＰＡＤの幅を大きくすることは困難となるため、電極層ＥＬの幅と開口部ＯＰの幅を小さくすることにより、Ｌ１＜Ｌ２という条件を実現する具現化手段１が有用である。
【００６０】
一方、具現化手段１では、電極層ＥＬの幅と開口部ＯＰの幅を小さくすることから、この開口部ＯＰに平面的に内包されるようにワイヤＷ（ボール）を形成する場合、ワイヤＷ（ボール）が小さくする必要が生じてしまうことが考えられる。この場合、ワイヤＷと電極層ＥＬの接触面積が小さくなり、ワイヤＷと電極層ＥＬとの接続強度が低下するおそれがある。つまり、通常の半導体装置では、電極層ＥＬに形成されている段差部にワイヤＷが接続されないように、電極層ＥＬの大きさよりもワイヤＷのボール径を小さくすることが一般的であると考えられる。したがって、通常の半導体装置では、電極層ＥＬの幅と開口部ＯＰの幅を小さくすると、ワイヤＷのボール径を小さくする必要があり、この結果、ワイヤＷと電極層ＥＬとの接続強度が低下するおそれが生じる。
【００６１】
しかし、本実施の形態１における半導体装置ＳＡでは、電極層ＥＬの段差部にまでワイヤＷが乗り上げてもＬ１＜Ｌ２の条件が成立しているため、パッシベーション膜ＰＡＳにクラックＣＬＫが発生しにくい。すなわち、本実施の形態１では、開口部ＯＰの幅を小さくするという具現化手段１を採用する場合であっても、開口部ＯＰの幅を小さくすることに比例してワイヤＷのボール径を必ずしも小さくする必要はないのである。このため、具現化手段１を使用する場合であっても、ワイヤＷと電極層ＥＬとの接触面積を確保することができることから、ワイヤＷと電極層ＥＬとの接続強度を維持することができる。
【００６２】
＜具現化手段２（パッドＰＡＤ大）＞
続いて、本実施の形態１の特徴を具現化する具現化手段２について説明する。図９は、本実施の形態１の半導体チップＣＨＰにおいて、図２の領域ＹＲを拡大した図である。図９では、紙面の上側にＹ方向に並んだ３つのパッドＰＡＤを示しており、紙面の下側にパッドＰＡＤの平面図に対応した断面図を示している。
【００６３】
図９における紙面の上側に記載されている平面図に示すように、パッドＰＡＤのＹ方向の幅をＬ４（ｃ）、電極層ＥＬのＹ方向の幅をＬ５（ｃ）、開口部ＯＰのＹ方向の幅をＬ３（ｃ）とすると、Ｌ４（ｃ）＞Ｌ５（ｃ）＞Ｌ３（ｃ）が成立している。つまり、平面的にパッドＰＡＤに内包されるように電極層ＥＬが形成され、平面的に電極層ＥＬに内包されるように開口部ＯＰが形成されている。このように構成されている本実施の形態１の半導体チップＣＨＰでは、図９に示すように、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＜Ｌ２の関係が成立している。つまり、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくなっており、本実施の形態１における特徴（Ｌ１＜Ｌ２）が実現されている。
【００６４】
具体的に、従来技術を示す図５と、本実施の形態１である図９を対比すると、従来技術における開口部ＯＰのＹ方向の幅Ｌ３（ａ）と、本実施の形態１における開口部ＯＰのＹ方向の幅Ｌ３（ｂ）は等しく（Ｌ３（ａ）＝Ｌ３（ｂ））、かつ、従来技術における電極層ＥＬのＹ方向の幅Ｌ５（ａ）と、本実施の形態１における電極層ＥＬのＹ方向の幅Ｌ５（ｃ）も等しく（Ｌ５（ａ）＝Ｌ５（ｃ））なっている。従来技術と本実施の形態１における技術的思想の相違点は、本実施の形態１におけるパッドＰＡＤのＹ方向の幅Ｌ４（ｃ）が従来技術におけるパッドＰＡＤのＹ方向の幅Ｌ４（ａ）よりも大きくなっている点である。
【００６５】
これにより、従来技術では、Ｌ１＞Ｌ２という条件が成立してしまうのに対し、本実施の形態１では、Ｌ１＜Ｌ２という本実施の形態１の特徴が具現化される。すなわち、本実施の形態１の特徴を具現化する具現化手段２では、従来技術に比べてパッドＰＡＤの幅を大きくすることによりＬ１＜Ｌ２という条件を実現している。言い換えれば、具現化手段２は、開口部ＯＰのＹ方向の幅Ｌ３（ｃ）と電極層ＥＬのＹ方向の幅Ｌ５（ｃ）とを従来技術と同じように固定しながら、パッドＰＡＤのＹ方向の幅Ｌ４（ｃ）を大きくなるように調整することにより、Ｌ１＜Ｌ２という条件を実現しているのである。
【００６６】
具現化手段２においても、パッドＰＡＤの一辺と並行するＹ方向において、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。さらに、Ｙ方向と直交するＸ方向においても、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。このように具現化手段２においても、Ｙ方向とＸ方向の両方向でＬ１＜Ｌ２の関係が成立している。
【００６７】
このことから、本実施の形態１では、電極層ＥＬに接続するワイヤＷの位置がＹ方向にずれる場合であっても、Ｙ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立しているので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。さらに、電極層ＥＬに接続するワイヤＷの位置がＸ方向にずれる場合であっても、Ｘ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立しているので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。
【００６８】
つまり、電極層ＥＬに接続するワイヤＷのずれる方向は任意であるが、本実施の形態１によれば、互いに直交するＹ方向とＸ方向の両方向で特徴的条件（Ｌ１＜Ｌ２）が成立しているので、ワイヤＷの接続位置が任意の方向にずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制することができ、本実施の形態１における半導体装置ＳＡの信頼性を向上することができる。
【００６９】
以上のように、本実施の形態１における具現化手段２は、開口部ＯＰの幅と電極層ＥＬの幅とを従来技術と同じように固定しながら、パッドＰＡＤの幅が大きくなるように調整することにより、Ｌ１＜Ｌ２という条件を実現する手段といえる。この具現化手段２の利点は、開口部ＯＰの幅を小さくすることなく、特徴的条件（Ｌ１＜Ｌ２）を成立させて、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できる点である。つまり、具現化手段２によれば、開口部ＯＰの幅を小さくしないことから、電極層ＥＬとワイヤＷの接触面積を確保することができ、この結果、電極層ＥＬとワイヤＷとの接続強度を向上させることができる。一方、具現化手段２では、パッドＰＡＤの幅を大きくしていることから、パッドＰＡＤの狭ピッチ化とは逆行する技術である。したがって、本発明の特徴を具現化する具現化手段２は、パッドＰＡＤの狭ピッチ化がそれほど要求されない製品に適用することが望ましい。
【００７０】
＜具現化手段３（電極層ＥＬ小）＞
次に、本実施の形態１の特徴を具現化する具現化手段３について説明する。図１０は、本実施の形態１の半導体チップＣＨＰにおいて、図２の領域ＹＲを拡大した図である。図１０では、紙面の上側にＹ方向に並んだ３つのパッドＰＡＤを示しており、紙面の下側にパッドＰＡＤの平面図に対応した断面図を示している。
【００７１】
図１０における紙面の上側に記載されている平面図に示すように、パッドＰＡＤのＹ方向の幅をＬ４（ｄ）、電極層ＥＬのＹ方向の幅をＬ５（ｄ）、開口部ＯＰのＹ方向の幅をＬ３（ｄ）とすると、Ｌ４（ｄ）＞Ｌ５（ｄ）＞Ｌ３（ｄ）が成立している。つまり、平面的にパッドＰＡＤに内包されるように電極層ＥＬが形成され、平面的に電極層ＥＬに内包されるように開口部ＯＰが形成されている。このように構成されている本実施の形態１の半導体チップＣＨＰでは、図１０に示すように、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＜Ｌ２の関係が成立している。つまり、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくなっており、本実施の形態１における特徴（Ｌ１＜Ｌ２）が実現されている。
【００７２】
具体的に、従来技術を示す図５と、本実施の形態１である図１０を対比すると、従来技術における開口部ＯＰのＹ方向の幅Ｌ３（ａ）と、本実施の形態１における開口部ＯＰのＹ方向の幅Ｌ３（ｄ）は等しく（Ｌ３（ａ）＝Ｌ３（ｄ））、かつ、従来技術におけるパッドＰＡＤのＹ方向の幅Ｌ４（ａ）と、本実施の形態１におけるパッドＰＡＤのＹ方向の幅Ｌ４（ｄ）も等しく（Ｌ４（ａ）＝Ｌ４（ｄ））なっている。従来技術と本実施の形態１における技術的思想の相違点は、本実施の形態１における電極層ＥＬのＹ方向の幅Ｌ５（ｄ）が従来技術における電極層ＥＬのＹ方向の幅Ｌ５（ａ）よりも小さくなっている点である。
【００７３】
これにより、従来技術では、Ｌ１＞Ｌ２という条件が成立してしまうのに対し、本実施の形態１では、Ｌ１＜Ｌ２という本実施の形態１の特徴が具現化される。すなわち、本実施の形態１の特徴を具現化する具現化手段３では、従来技術に比べて電極層ＥＬの幅を小さくすることによりＬ１＜Ｌ２という条件を実現している。言い換えれば、具現化手段３は、開口部ＯＰのＹ方向の幅Ｌ３（ｄ）とパッドＰＡＤのＹ方向の幅Ｌ４（ｄ）とを従来技術と同じように固定しながら、電極層ＥＬのＹ方向の幅Ｌ５（ｄ）を小さくなるように調整することにより、Ｌ１＜Ｌ２という条件を実現しているのである。
【００７４】
具現化手段３においても、パッドＰＡＤの一辺と並行するＹ方向において、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。さらに、Ｙ方向と直交するＸ方向においても、電極層ＥＬの端部とパッドＰＡＤの端部との間隔は、電極層ＥＬの端部とパッシベーション膜ＰＡＳに形成された開口部ＯＰの端部との間隔よりも大きくなっている。このように具現化手段３においても、Ｙ方向とＸ方向の両方向でＬ１＜Ｌ２の関係が成立している。
【００７５】
このことから、本実施の形態１では、電極層ＥＬに接続するワイヤＷの位置がＹ方向にずれる場合であっても、Ｙ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立しているので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。さらに、電極層ＥＬに接続するワイヤＷの位置がＸ方向にずれる場合であっても、Ｘ方向において本実施の形態１の特徴的条件（Ｌ１＜Ｌ２）が成立しているので、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを防止できる。
【００７６】
つまり、電極層ＥＬに接続するワイヤＷのずれる方向は任意であるが、本実施の形態１によれば、互いに直交するＹ方向とＸ方向の両方向で特徴的条件（Ｌ１＜Ｌ２）が成立しているので、ワイヤＷの接続位置が任意の方向にずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制することができ、本実施の形態１における半導体装置ＳＡの信頼性を向上することができる。
【００７７】
以上のように、本実施の形態１における具現化手段３は、開口部ＯＰの幅とパッドＰＡＤの幅とを従来技術と同じように固定しながら、電極層ＥＬの幅が小さくなるように調整することにより、Ｌ１＜Ｌ２という条件を実現する手段といえる。この具現化手段３の利点は、開口部ＯＰの幅を大きく維持し、かつ、パッドＰＡＤの幅を大きくすることなく、Ｌ１＜Ｌ２という条件を実現している点にある。すなわち、具現化手段３では、開口部ＯＰの幅を小さくしていないことから、ワイヤＷのボール径を小さくする必要がなく、電極層ＥＬとワイヤＷとの接触面積を確保することができる。この結果、電極層ＥＬとワイヤＷとの接続強度を向上させることができる。また、具現化手段３では、パッドＰＡＤの幅を大きくしていないことから、パッドＰＡＤの狭ピッチ化に対応しており、狭ピッチ化が進んでいる製品にも充分に適用できる。つまり、具現化手段３では、電極層ＥＬとワイヤＷとの接続強度を確保し、かつ、パッドＰＡＤの狭ピッチ化に対応しながら、本発明の特徴的条件Ｌ１＜Ｌ２を成立させて、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できるのである。
【００７８】
＜実施の形態１における効果＞
上述したように、本実施の形態１における技術的思想の特徴は、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくすることにあり、この特徴を具現化する手段として、具現化手段１〜具現化手段３がある。以下に、本実施の形態１における技術的思想によれば、電極層ＥＬにワイヤＷを接続する位置がずれる場合であっても、パッシベーション膜ＰＡＳに加わる応力を緩和でき、この結果、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できるという顕著な効果が得られることを従来技術と比較しながら説明する。
【００７９】
図１１は、従来技術におけるパッドＰＡＤ近傍の応力分布をシミュレーションした結果を示す図である。図１１において、パッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳの一部が除去されてパッドＰＡＤの一部を開口する開口部ＯＰが形成されている。そして、この開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬにワイヤＷが接続されている。このとき、図１１では、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離をＬ１とし、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離をＬ２とすると、Ｌ１＞Ｌ２の関係が成立している。つまり、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）は、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも小さくなっている。
【００８０】
この状態で、ワイヤＷを接続する際に加わる荷重によってパッドＰＡＤ近傍に生じる応力分布をシミュレーションすると、図１１のようになる。図１１において、応力値ＳＴ１と応力値ＳＴ２が示されており、応力値ＳＴ２は応力値ＳＴ１よりも大きな値である。図１１に示すように、従来技術では、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部近傍に大きな応力（応力値ＳＴ２）が加わっていることがわかる。このため、従来技術では、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部近傍でクラックＣＬＫが発生しやすいことがわかる。
【００８１】
一方、図１２は、本実施の形態１におけるパッドＰＡＤ近傍の応力分布をシミュレーションした結果を示す図である。図１２において、パッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳの一部が除去されてパッドＰＡＤの一部を開口する開口部ＯＰが形成されている。そして、この開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬにワイヤＷが接続されている。このとき、図１２では、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくなっている。つまり、図１２では、本実施の形態１における特徴的条件（Ｌ１＜Ｌ２）が成立している。
【００８２】
この状態で、ワイヤＷを接続する際に加わる荷重によってパッドＰＡＤ近傍に生じる応力分布をシミュレーションすると、図１２のようになる。図１２において、応力値ＳＴ１と応力値ＳＴ２が示されている。具体的に、図１２では、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部近傍には、従来技術よりも小さな応力（応力値ＳＴ１）が加わっていることがわかる。このように本実施の形態１では、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部近傍に加わる応力を低減できることがわかる。このことは、本実施の形態１によれば、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部でのクラックＣＬＫの発生を抑制することができることを意味している。以上より、本実施の形態１によれば、特徴的条件（Ｌ１＜Ｌ２）が成立するようにパッドＰＡＤ近傍の構造を工夫することにより、パッシベーション膜ＰＡＳの段差部でのクラックＣＬＫの発生を抑制できるという顕著な効果が得られることが検証されることになる。このように、本実施の形態１では、クラックＣＬＫの発生を抑制できることから、クラックＣＬＫから水分が浸入することによるパッドＰＡＤの腐蝕を防止することができ、この結果、半導体装置ＳＡの信頼性向上を図ることができる。
【００８３】
＜半導体ウェハの製造方法＞
本実施の形態１における半導体装置ＳＡは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図１３に示すように、円盤状の半導体ウェハＷＦを用意する。この半導体ウェハＷＦの主面（表面）は、複数のチップ領域に区画されている。例えば、図１３に示す領域ＡＲには、隣接してチップ領域ＣＡ１とチップ領域ＣＡ２が配置されている。このような半導体ウェハＷＦに対して、各チップ領域にＭＩＳＦＥＴなどの半導体素子を形成し、その後、ＭＩＳＦＥＴを覆うように層間絶縁膜を形成して配線層を形成する。つまり、半導体ウェハＷＦ上にＭＩＳＦＥＴと配線層を形成することにより、半導体ウェハＷＦに集積回路を形成する。配線層は、例えば、複数の配線層からなる多層配線構造をしている。以下の説明では、隣接して配置されているチップ領域ＣＡ１とチップ領域ＣＡ２と、チップ領域ＣＡ１とチップ領域ＣＡ２の間にあるスクライブ領域ＳＢＲを取り上げて、多層配線の最上層に配線を形成する工程以降の工程について説明する。
【００８４】
図１４に示すように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ上に窒化チタン膜ＴＩＮ１を形成し、この窒化チタン膜ＴＩＮ１上にアルミニウム膜ＡＬを形成する。さらに、アルミニウム膜ＡＬ上に窒化チタン膜ＴＩＮ２を形成する。窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２は、例えば、スパッタリング法を使用することにより形成することができる。
【００８５】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２をパターニングする。これにより、チップ領域ＣＡ１には、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなるパッドＰＡＤ１が形成され、同様に、チップ領域ＣＡ２には、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなるパッドＰＡＤ２が形成される。さらに、スクライブ領域ＳＢＲには、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなる評価用配線Ｌ１が形成される。ここで、具現化手段２を実現する場合は、チップ領域ＣＡ１に形成されるパッドＰＡＤの幅が従来技術よりも大きくなるように調整され、チップ領域ＣＡ２に形成されるパッドＰＡＤ２の幅も従来技術よりも大きくなるように調整される。
【００８６】
次に、図１６に示すように、パッドＰＡＤ１、パッドＰＡＤ２および評価用配線Ｌ１を形成した層間絶縁膜ＩＬ上にパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、ＣＶＤ法を使用することにより形成することができる。具体的に、パッシベーション膜ＰＡＳは、酸化シリコン膜ＳＯ１と、この酸化シリコン膜ＳＯ１上に形成された窒化シリコン膜ＳＮ１から形成される。
【００８７】
そして、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＡＳに開口部を形成する。具体的に、チップ領域ＣＡ１では、パッドＰＡＤ１の表面の一部を露出する開口部ＯＰ１が形成され、チップ領域ＣＡ２では、パッドＰＡＤ２の表面の一部を露出する開口部ＯＰ２が形成される。このとき、開口部ＯＰ１の底面に露出するパッドＰＡＤ１の表面では、窒化チタン膜ＴＩＮ２が除去されて、アルミニウム膜ＡＬが露出する。同様に、開口部ＯＰ２の底面に露出するパッドＰＡＤ２の表面でも、窒化チタン膜ＴＩＮ２が除去されて、アルミニウム膜ＡＬが露出する。
【００８８】
なお、スクライブ領域ＳＢＲにおいても、評価用配線Ｌ１の表面の一部を露出する開口部が形成される。このとき、具現化手段１を実現する場合は、チップ領域ＣＡ１に形成される開口部ＯＰ１の径（幅）が従来技術よりも小さくなるように調整され、チップ領域ＣＡ２に形成される開口部ＯＰ２の径（幅）が従来技術よりも小さくなるように調整される。
【００８９】
続いて、図１８に示すように、開口部ＯＰ１内および開口部ＯＰ２内を含むパッシベーション膜ＰＡＳ上にチタン膜ＴＩを形成し、このチタン膜ＴＩ上にパラジウム膜ＰＤを形成する。チタン膜ＴＩおよびパラジウム膜ＰＤは、例えば、スパッタリング法を使用することにより形成することができる。
【００９０】
その後、図１９に示すように、パラジウム膜ＰＤ上にレジスト膜ＦＲを塗布し、塗布したレジスト膜ＦＲに対して露光・現像処理を施すことにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、電極層を形成する領域にレジスト膜ＦＲが残らないように行なわれる。ここで、具現化手段３を実現する場合、チップ領域ＣＡ１では、レジスト膜ＦＲに形成される開口部の幅が従来技術よりも小さくなるように調整され、チップ領域ＣＡ２では、レジスト膜ＦＲに形成される開口部の幅が従来技術よりも小さくなるように調整される。そして、チタン膜ＴＩおよびパラジウム膜ＰＤを電極とした電解めっき法により、レジスト膜ＦＲに形成された開口部から露出するパラジウム膜ＰＤ上に金膜ＡＵ１を形成する。
【００９１】
次に、図２０に示すように、パターニングしたレジスト膜ＦＲを除去した後、レジスト膜ＦＲを除去することにより露出したパラジウム膜ＰＤとチタン膜ＴＩを除去する。このようにして、半導体ウェハＷＦに電極層ＥＬ１および電極層ＥＬ２を形成することができる。具体的に、チップ領域ＣＡ１では、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１からなる電極層ＥＬ１が形成され、チップ領域ＣＡ２では、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１からなる電極層ＥＬ２が形成される。ここで、チップ領域ＣＡ１では、電極層ＥＬ１の一端とパッドＰＡＤ１の一端との間の平面的な距離（Ｌ２）が、電極層ＥＬ１の一端と開口部ＯＰ１の一端との間の平面的な距離（Ｌ１）よりも大きくなっており、本実施の形態１における特徴構造が実現される。同様に、チップ領域ＣＡ２でも、電極層ＥＬ２の一端とパッドＰＡＤ２の一端との間の平面的な距離（Ｌ２）が、電極層ＥＬ２の一端と開口部ＯＰ２の一端との間の平面的な距離（Ｌ１）よりも大きくなっており、本実施の形態１における特徴構造が実現される。以上のようにして、本実施の形態１における半導体ウェハＷＦを製造することができる。
【００９２】
図２１は、本実施の形態１における半導体ウェハＷＦの一部である領域ＡＲを拡大して示す図である。図２１に示すように、領域ＡＲには、チップ領域ＣＡ１とチップ領域ＣＡ２がスクライブ領域ＳＢＲを介して配置されている。矩形形状をしたチップ領域ＣＡ１には、四辺のそれぞれの辺に沿って電極層ＥＬ１が形成され、矩形形状をしたチップ領域ＣＡ２には、四辺のそれぞれの辺に沿って電極層ＥＬ２が形成されていることがわかる。
【００９３】
＜半導体装置の製造方法＞
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。この工程では、上述した工程で製造された半導体ウェハＷＦを利用する。したがって、上述した半導体ウェハＷＦを製造する工程を実施した後、以下に示す工程を実施するようにしてもよいし、あるいは、既に上述した工程で製造された半導体ウェハＷＦを購入して、以下に示す工程を実施してもよい。
【００９４】
まず、上述した工程で製造された半導体ウェハＷＦをダイシングすることにより、半導体チップを取得する。例えば、上述した半導体ウェハＷＦのスクライブ領域ＳＢＲに沿ってダイシングブレードを走らせることで半導体ウェハＷＦを切断し、これにより複数の半導体チップを取得する。図２２は、半導体チップＣＨＰを示す平面図である。この半導体チップＣＨＰは、例えば、半導体ウェハＷＦのチップ領域ＣＡ１を切り出したものである。図２２に示すように、半導体チップＣＨＰは、矩形形状をしており、四辺のそれぞれの辺に沿って複数の電極層ＥＬ１が形成されている。
【００９５】
一方、図２３に示すように、配線基板ＷＢを用意する。この配線基板ＷＢの主面（表面）には、リードＬＤ１が形成されており、配線基板ＷＢの裏面には、リードＬＤ２が形成されている。なお、図２３には図示されていないが、配線基板ＷＢの内部には多層配線と、この多層配線間を接続するビア（プラグ）が形成されており、配線基板ＷＢの主面に形成されているリードＬＤ１と、配線基板ＷＢの裏面に形成されているリードＬＤ２とは、配線基板ＷＢの内部に形成されている多層配線およびビアを介して電気的に接続されている。また、配線基板ＷＢは多数個取り基板として準備されている。
【００９６】
次に、図２４に示すように、配線基板ＷＢの主面上に半導体チップＣＨＰを搭載する。このとき、配線基板ＷＢと半導体チップＣＨＰとは、絶縁性の接着材ＡＤによって接着される。半導体チップＣＨＰは、電極層ＥＬ１が形成されている主面側を上に向けて配線基板ＷＢに搭載される。すなわち、半導体チップＣＨＰは、主面と反対側の裏面を配線基板ＷＢに向けて搭載される。
【００９７】
続いて、図２５に示すように、半導体チップＣＨＰに形成されている電極層ＥＬ１と、配線基板ＷＢに形成されているリードＬＤ１とをワイヤＷによって接続する。このワイヤボンディング工程では、キャピラリを使用して、まず、半導体チップＣＨＰに形成されている電極層ＥＬ１に金線（ボール）をファーストボンディングし、その後、配線基板ＷＢに形成されているリードＬＤ１に金線をセカンドボンディングすることにより、ワイヤＷで電極層ＥＬ１とリードＬＤ１とを接続する。
【００９８】
図２６は、電極層ＥＬ１にワイヤＷを接続している状態を示す断面図である。通常は、図２６に示すように、電極層ＥＬ１の中心部にワイヤＷ（ボール）が接続される。ところが、キャピラリ（ボンディングツール）の精度から、電極層ＥＬ１に接続するワイヤＷの位置が中心部からずれる場合がある。図２７は、電極層ＥＬ１に接続するワイヤＷの接続位置が電極層ＥＬ１の端部側にずれる場合を示す断面図である。この場合、図２７に示すように、ワイヤＷ（ボール）は、電極層ＥＬの端部近傍に形成されている段差部に乗り上げるように形成される。
【００９９】
ワイヤボンディング工程では、荷重と超音波を使用してワイヤＷを接続するため、このとき印加される荷重が電極層ＥＬ１の段差部にかかることになる。すると、電極層ＥＬ１の段差部に印加された荷重が下層に形成されているパッドＰＡＤに応力として伝達される。この結果、パッドＰＡＤが変形する。そして、パッドＰＡＤの端部に加わる強い応力によって、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳに強い応力が加わる。つまり、パッドＰＡＤの端部を覆うようにパッシベーション膜ＰＡＳが形成されていることから、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳには段差部が形成されており、この段差部にパッドＰＡＤの変形に伴う強い応力が加わることになる。このため、パッシベーション膜ＰＡＳに形成されている段差部にクラックが発生するおそれがある。
【０１００】
しかし、本実施の形態１では、電極層ＥＬ１の一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくしている。これにより、ワイヤＷの接続位置が電極層ＥＬの端部側にずれる場合であっても、電極層ＥＬ１の一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）が大きくなっているため、電極層ＥＬの段差部にワイヤＷが接続することに起因した応力がパッドＰＡＤの端部にまで伝わることを抑制できる。この結果、パッドＰＡＤの端部での変形が緩和されて、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部に加わる応力を低減することができる。パッシベーション膜ＰＡＳの段差部に加わる応力が低減されれば、大きな応力に起因して発生するクラックＣＬＫを抑制することができる。このようにして、本実施の形態１によれば、電極層ＥＬ１に接続するワイヤＷの位置がずれる場合であっても、パッシベーション膜ＰＡＳにクラックＣＬＫが発生することを抑制できるので、本実施の形態１における半導体装置ＳＡの信頼性を向上することができる。
【０１０１】
続いて、図２８に示すように、半導体チップＣＨＰおよびワイヤＷを覆うように配線基板ＷＢの主面上を樹脂ＭＲで封止する。その後、図２９に示すように、配線基板ＷＢの裏面に形成されているリードＬＤ２の半田ボールＳＢを搭載する。そして、配線基板ＷＢが複数個連なっている多数個取り基板を切断する。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１０２】
（実施の形態２）
＜本実施の形態２における技術的思想の特徴＞
本実施の形態２では、矩形形状をした電極層ＥＬの平面領域を、開口部ＯＰを介してパッドＰＡＤと接続する第１領域と、ワイヤＷを接続する第２領域とに区別する技術的思想について説明する。
【０１０３】
図３０は、本実施の形態２の半導体チップＣＨＰに形成されているパッドＰＡＤを示す平面図である。図３０では、半導体チップＣＨＰの一辺に沿って配列されている３つのパッドＰＡＤが示されている。図３０に示すように、パッドＰＡＤは、例えば、長方形などの矩形形状をしており、このパッドＰＡＤに平面的に内包されるように、電極層ＥＬが形成されている。この電極層ＥＬは、第１領域と第２領域を有しており、第１領域は、開口部ＯＰを介して、下層に形成されているパッドＰＡＤと接続されている。一方、第２領域には、ワイヤＷが接続されている。このように本実施の形態２では、電極層ＥＬの平面領域が、開口部ＯＰを介してパッドＰＡＤと接続する第１領域（図３０において開口部ＯＰの領域を示す破線で囲まれた領域Ｘ１）と、ワイヤＷと接続する第２領域（図３０における領域Ｙ１）に分かれており、この第１領域に接続する開口部ＯＰと、第２領域に接続するワイヤＷとが平面的に重ならないように配置する点に特徴がある。特に、電極層ＥＬの第２領域の面積は、電極層ＥＬの第１領域の面積よりも大きくなっている。
【０１０４】
図３１は、図３０のＡ−Ａ線で切断した断面図である。つまり、図３１は、電極層ＥＬの第２領域を切断した断面図である。図３１に示すように、層間絶縁膜ＩＬ上には、パッドＰＡＤが形成されており、このパッドＰＡＤを覆う層間絶縁膜ＩＬ上に絶縁膜からなるパッシベーション膜ＰＡＳが形成されている。なお、本実施の形態２のパッシベーション膜ＰＡＳは、前記実施の形態１と同様に、酸化シリコン膜ＳＯ１と窒化シリコン膜ＳＮ１との積層膜からなる。つまり、パッドＰＡＤの表面全体を覆うようにパッシベーション膜ＰＡＳが形成されている。このとき、パッドＰＡＤの表面の平坦性を反映して、パッドＰＡＤ上に形成されているパッシベーション膜ＰＡＳの表面も平坦になっている。そして、このパッシベーション膜ＰＡＳ上に、電極層ＥＬが形成されている。電極層ＥＬは、チタン膜ＴＩと、パラジウム膜ＰＤと、金膜ＡＵ１から構成されている。平坦なパッシベーション膜ＰＡＳ上に形成されている電極層ＥＬの表面も平坦になっており、この電極層ＥＬ上にワイヤＷが接続される。
【０１０５】
したがって、ワイヤＷは、平坦性を有する電極層ＥＬの第２領域上に形成されていることがわかる。この電極層ＥＬの第２領域は、平面視において、第２領域で接続されるワイヤＷの接着領域を内包している。このため、本実施の形態２によれば、平坦な電極層ＥＬの第２領域に内包されるようにワイヤＷが接続されるので、ワイヤＷを電極層ＥＬに接続するワイヤボンディング工程で加えられる荷重や超音波が分散されて、荷重が局所的に集中することを抑制することができる。つまり、本実施の形態２によれば、電極層ＥＬの下層に形成されているパッシベーション膜ＰＡＳに伝わる荷重が局所的に集中することを抑制することができるので、パッシベーション膜ＰＡＳにクラックが発生することを防止できるのである。
【０１０６】
次に、図３２は、図３０のＢ−Ｂ線で切断した断面図である。つまり、図３２は、電極層ＥＬの第１領域を切断した断面図である。図３２に示すように、層間絶縁膜ＩＬ上には、パッドＰＡＤが形成されており、このパッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されている。そして、このパッシベーション膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底面にパッドＰＡＤの表面の一部が露出している。さらに、開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されている。このため、電極層ＥＬには開口部ＯＰの段差を反映した段差部が形成されている。このように構成されている電極層ＥＬの第１領域では、電極層ＥＬが開口部ＯＰを介してパッドＰＡＤと接続されている。つまり、電極層ＥＬの第１領域は、電極層ＥＬとパッドＰＡＤとを電気的に接続するための領域として設けられているものである。
【０１０７】
以上のように、本実施の形態２では、電極層ＥＬの平面領域を平面的に重ならない第１領域と第２領域に分け、第１領域を電極層ＥＬとパッドＰＡＤとの接続領域として機能させ、第２領域を電極層ＥＬとワイヤＷの接続領域として機能させている。
【０１０８】
例えば、電極層ＥＬの全体を第１領域だけから構成する場合、ワイヤＷの接続位置がずれると、開口部ＯＰの段差を反映して形成された電極層ＥＬの段差部にワイヤＷが乗り上げてしまい、このときの応力によってパッシベーション膜ＰＡＳにクラックが発生しやすくなる。これに対し、本実施の形態２では、上述したように、電極層ＥＬを、段差部が形成される第１領域と平坦な第２領域に分け、ワイヤＷと電極層ＥＬとの接続を平坦な第２領域で行なうことにより、ワイヤＷの接続位置がずれる場合であっても、電極層ＥＬの第１領域に形成されている段差部にワイヤＷが乗り上げないようにすることができる。この結果、ワイヤＷが段差部に乗り上げることに起因してパッシベーション膜ＰＡＳにクラックが発生することを抑制できる。
【０１０９】
続いて、図３３は、半導体チップＣＨＰに形成されている電極層ＥＬと、配線基板ＷＢに形成されているリードＬＤ１とをワイヤＷで接続する状態を示す断面図である。図３３において、配線基板ＷＢ上にはリードＬＤ１が形成されており、このリードＬＤ１を覆う配線基板ＷＢ上に絶縁膜ＩＦ１が形成されている。そして、この絶縁膜ＩＦ１には開口部が形成されており、絶縁膜ＩＦ１に形成された開口部からリードＬＤ１の表面の一部が露出している。このリードＬＤ１は、銅膜ＣＵとニッケル膜ＮＩと金膜ＡＵ２の積層膜から形成されている。
【０１１０】
リードＬＤ１と隣り合うように、配線基板ＷＢ上に絶縁膜ＩＦ１を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰと絶縁膜ＩＦ１とは絶縁性の接着材ＡＤで接着されている。半導体チップＣＨＰの表面には、パッドＰＡＤが形成されており、このパッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されている。パッシベーション膜ＰＡＳには開口部ＯＰが形成されており、この開口部ＯＰの底面にパッドＰＡＤの表面の一部が露出している。そして、開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されており、この電極層ＥＬとリードＬＤ１とはワイヤＷで接続されている。
【０１１１】
このとき、パッドＰＡＤは、窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜から形成され、パッシベーション膜ＰＡＳは、酸化シリコン膜ＳＯ１と窒化シリコン膜ＳＮ１の積層膜から形成されている。さらに、電極層ＥＬは、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１の積層膜から形成されている。
【０１１２】
ここで、図３３に示すように、平面視において、電極層ＥＬはパッドＰＡＤに内包されるように構成されている。そして、パッドＰＡＤは、パッシベーション膜ＰＡＳに形成された開口部ＯＰと接続する接続部と、パッシベーション膜ＰＡＳで覆われている被覆部とを有しており、平面視において、ワイヤＷの接着領域は、パッドＰＡＤの被覆部に内包されている。つまり、パッドＰＡＤの被覆部は、パッシベーション膜ＰＡＳで覆われて平坦になっており、このパッドＰＡＤの被覆部は、平坦なパッシベーション膜ＰＡＳ上に形成されている電極層ＥＬの第２領域と平面的に重なる。したがって、ワイヤＷの接着領域がパッドＰＡＤの被覆部に内包されているということは、ワイヤＷの接着領域が平坦な電極層ＥＬの第２領域で接続されていることを意味している。すなわち、パッドＰＡＤの被覆部は、電極層ＥＬの第２領域と平面的に重なっており、パッドＰＡＤの露出部は、電極層ＥＬの第１領域と平面的に重なっているということができる。
【０１１３】
さらに、本実施の形態２では、図３３に示すように、電極層ＥＬの第２領域の面積は、電極層ＥＬの第１領域の面積よりも大きくなるように構成されている。つまり、ワイヤＷと接続する平坦な第２領域の面積が、開口部ＯＰと接続する第１領域の面積よりも大きくなっている。このことは、ワイヤＷを接続する平坦な第２領域がワイヤＷの接続面積よりも充分な余裕を有していることを意味し、ワイヤＷの位置ずれに対するマージンを確保できていることを意味する。したがって、例えば、ワイヤＷの接続位置がずれる場合であっても、段差部が形成されている第１領域にはみ出すことなく、平坦な第２領域内でワイヤＷが接続される確率が高くなる結果、局所的な応力集中を回避することができ、パッシベーション膜ＰＡＳにクラックが発生することを抑制できる。このため、本実施の形態２によれば、半導体装置の信頼性を向上させることができる。
【０１１４】
＜半導体ウェハの製造方法＞
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、円盤状の半導体ウェハを用意する。この半導体ウェハの主面（表面）は、複数のチップ領域に区画されている。このような半導体ウェハに対して、各チップ領域にＭＩＳＦＥＴなどの半導体素子を形成し、その後、ＭＩＳＦＥＴを覆うように層間絶縁膜を形成して配線層を形成する。つまり、半導体ウェハ上にＭＩＳＦＥＴと配線層を形成することにより、半導体ウェハに集積回路を形成する。配線層は、例えば、複数の配線層からなる多層配線構造をしている。以下の説明では、隣接して配置されているチップ領域ＣＡ１とチップ領域ＣＡ２と、チップ領域ＣＡ１とチップ領域ＣＡ２の間にあるスクライブ領域ＳＢＲを取り上げて、多層配線の最上層に配線を形成する工程以降の工程について説明する。
【０１１５】
図３４に示すように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ上に窒化チタン膜ＴＩＮ１を形成し、この窒化チタン膜ＴＩＮ１上にアルミニウム膜ＡＬを形成する。さらに、アルミニウム膜ＡＬ上に窒化チタン膜ＴＩＮ２を形成する。窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２は、例えば、スパッタリング法を使用することにより形成することができる。
【０１１６】
続いて、図３５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２をパターニングする。これにより、チップ領域ＣＡ１には、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなるパッドＰＡＤ１が形成され、同様に、チップ領域ＣＡ２には、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなるパッドＰＡＤ２が形成される。さらに、スクライブ領域ＳＢＲには、窒化チタン膜ＴＩＮ１とアルミニウム膜ＡＬと窒化チタン膜ＴＩＮ２からなる評価用配線Ｌ１が形成される。
【０１１７】
次に、図３６に示すように、パッドＰＡＤ１、パッドＰＡＤ２および評価用配線Ｌ１を形成した層間絶縁膜ＩＬ上にパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、ＣＶＤ法を使用することにより形成することができる。具体的に、パッシベーション膜ＰＡＳは、酸化シリコン膜ＳＯ１と、この酸化シリコン膜ＳＯ１上に形成された窒化シリコン膜ＳＮ１から形成される。
【０１１８】
そして、図３７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＡＳに開口部を形成する。具体的に、チップ領域ＣＡ１では、パッドＰＡＤ１の表面の一部を露出する開口部ＯＰ１が形成され、チップ領域ＣＡ２では、パッドＰＡＤ２の表面の一部を露出する開口部ＯＰ２が形成される。このとき、開口部ＯＰ１の底面に露出するパッドＰＡＤ１の表面では、窒化チタン膜ＴＩＮ２が除去されて、アルミニウム膜ＡＬが露出する。同様に、開口部ＯＰ２の底面に露出するパッドＰＡＤ２の表面でも、窒化チタン膜ＴＩＮ２が除去されて、アルミニウム膜ＡＬが露出する。
【０１１９】
なお、スクライブ領域ＳＢＲにおいても、評価用配線Ｌ１の表面の一部を露出する開口部が形成される。ここで、パッドＰＡＤ１に形成される開口部ＯＰ１は、パッドＰＡＤ１の大きさに比べて小さくなっており、パッドＰＡＤ１には、開口部ＯＰ１と接続する接続部と、パッシベーション膜ＰＡＳで覆われている被覆部とが形成される。同様に、パッドＰＡＤ２に形成される開口部ＯＰ２は、パッドＰＡＤ２の大きさに比べて小さくなっており、パッドＰＡＤ２には、開口部ＯＰ２と接続する接続部と、パッシベーション膜ＰＡＳで覆われている被覆部とが形成される。
【０１２０】
続いて、図３８に示すように、開口部ＯＰ１内および開口部ＯＰ２内を含むパッシベーション膜ＰＡＳ上にチタン膜ＴＩを形成し、このチタン膜ＴＩ上にパラジウム膜ＰＤを形成する。チタン膜ＴＩおよびパラジウム膜ＰＤは、例えば、スパッタリング法を使用することにより形成することができる。
【０１２１】
その後、図３９に示すように、パラジウム膜ＰＤ上にレジスト膜ＦＲを塗布し、塗布したレジスト膜ＦＲに対して露光・現像処理を施すことにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、電極層を形成する領域にレジスト膜ＦＲが残らないように行なわれる。そして、チタン膜ＴＩおよびパラジウム膜ＰＤを電極とした電解めっき法により、レジスト膜ＦＲに形成された開口部から露出するパラジウム膜ＰＤ上に金膜ＡＵ１を形成する。
【０１２２】
次に、図４０に示すように、パターニングしたレジスト膜ＦＲを除去した後、レジスト膜ＦＲを除去することにより露出したパラジウム膜ＰＤとチタン膜ＴＩを除去する。このようにして、半導体ウェハに電極層ＥＬ１および電極層ＥＬ２を形成することができる。具体的に、チップ領域ＣＡ１では、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１からなる電極層ＥＬ１が形成され、チップ領域ＣＡ２では、チタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１からなる電極層ＥＬ２が形成される。ここで、チップ領域ＣＡ１に形成される電極層ＥＬ１は、開口部ＯＰ１と平面的に重なる第１領域と、ワイヤを接続するための平坦な第２領域が形成され、本実施の形態２における特徴構造が実現される。同様に、チップ領域ＣＡ２に形成される電極層ＥＬ２も、開口部ＯＰ２と平面的に重なる第１領域と、ワイヤを接続するための平坦な第２領域が形成され、本実施の形態２における特徴構造が実現される。以上のようにして、本実施の形態２における半導体ウェハを製造することができる。
【０１２３】
＜半導体装置の製造方法＞
次に、本実施の形態２における半導体装置の製造方法について説明する。この工程では、上述した工程で製造された半導体ウェハを利用する。したがって、上述した半導体ウェハを製造する工程を実施した後、以下に示す工程を実施するようにしてもよいし、あるいは、既に上述した工程で製造された半導体ウェハを購入して、以下に示す工程を実施してもよい。本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様である。本実施の形態２では、ワイヤボンディング工程において、電極層ＥＬの平坦な第２領域でワイヤＷを接続する。このため、本実施の形態２によれば、局所的な応力集中を回避することができ、パッシベーション膜ＰＡＳにクラックが発生することを抑制できる。この結果、本実施の形態２によれば、半導体装置の信頼性を向上させることができる。
【０１２４】
＜実施の形態２における特徴構造とＷＰＰ技術の構造の相違＞
パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハプロセスパッケージ（ＷＰＰ：Wafer Process Package）と呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰ技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【０１２５】
ＷＰＰ技術で形成される構造は、例えば、以下に示す構造をしている。すなわち、パッドを覆うようにパッシベーション膜が形成されており、このパッシベーション膜に開口部が形成されている。この開口部はパッドの表面の一部を開口するように形成されている。そして、この開口部を形成したパッシベーション膜上に感光性ポリイミド樹脂膜などからなる第１有機絶縁膜が形成されており、この第１有機絶縁膜にも開口部が形成されている。このとき、第１有機絶縁膜とパッシベーション膜とに形成された開口部は繋がっており、開口部の底部にパッドの表面が露出している。さらに、ＷＰＰ技術では、開口部内から第１有機絶縁膜上を延在するように再配線が形成されている。つまり、再配線は、一端が開口部内に露出するパッドと接続されて、他端が第１有機絶縁膜上に形成される。そして、再配線を覆うように、例えば、感光性ポリイミド樹脂膜からなる第２有機絶縁膜が形成され、再配線の他端が第２有機絶縁膜に設けられた開口部から露出するように構成される。この第２有機絶縁膜から露出する再配線の他端にワイヤやバンプ電極などの導電性部材が接続される。このようなＷＰＰ技術によれば、狭ピッチで形成されたパッドは、再配線を介して、このパッドよりも広いピッチで構成された端子に変換され、この端子に導電性部材が接続される。
【０１２６】
ＷＰＰ技術は上記のように構成されており、以下に、このＷＰＰ技術による構造と、本実施の形態２における特徴構造を対比する。まず、本実施の形態２における特徴構造では、パッドＰＡＤと電極層ＥＬの第１領域が開口部ＯＰを介して接続されており、電極層ＥＬの第２領域がワイヤＷと接続されている。これに対し、ＷＰＰ技術では、パッドと再配線の一端が開口部を介して接続されており、再配線の他端が導電性部材と接続される。したがって、本実施の形態２における電極層ＥＬは、ＷＰＰ技術の再配線に対応するように考えられる。
【０１２７】
しかし、本実施の形態２における電極層ＥＬと、ＷＰＰ技術における再配線とは、以下に示す点で相違する。この相違点について説明する。まず、例えば、図３３に示すように、本実施の形態２における電極層ＥＬは、パッドＰＡＤに平面的に内包されるものである。これに対し、ＷＰＰ技術における再配線は、パッドに内包されるものではない。つまり、本実施の形態２における電極層ＥＬでは、第１領域と第２領域の両方が平面的にパッドＰＡＤに内包される。一方、ＷＰＰ技術における再配線は、狭ピッチで形成されたパッドを、再配線によって、パッドよりも広いピッチで構成された端子に変換することを目的とするものであり、この再配線は、パッドと平面的に重ならない領域にまで延在して他端が形成される。したがって、第１相違点は、本実施の形態２における電極層ＥＬがパッドＰＡＤに内包されるように構成されているのに対し、ＷＰＰ技術における再配線は、パッドと平面的に重ならない領域まで延在している点にある。
【０１２８】
次に、第２相違点は、本実施の形態２ではパッドＰＡＤと電極層ＥＬの間にパッシベーション膜ＰＡＳだけが存在するのに対し、ＷＰＰ技術では、パッドと再配線との間にパッシベーション膜と第１有機絶縁膜が存在する点である。
【０１２９】
さらに、第３相違点は、本実施の形態２における電極層ＥＬがチタン膜ＴＩとパラジウム膜ＰＤと金膜ＡＵ１から形成されているのに対し、ＷＰＰ技術における再配線は、通常、銅膜とニッケル膜とから形成され、導電性部材と接続する他端にさらに金膜が形成されている点である。
【０１３０】
以上のことから、本実施の形態２における特徴構造とＷＰＰ技術における構造とは第１相違点〜第３相違点が存在し、異なる技術であることがわかる。
【０１３１】
（実施の形態３）
前記実施の形態１と前記実施の形態２では、半導体チップＣＨＰと配線基板ＷＢとをワイヤＷで接続する例について説明したが、本実施の形態３では、半導体チップＣＨＰと配線基板ＷＢとをバンプ電極ＢＭＰで接続する例について説明する。
【０１３２】
図４１は、本実施の形態３における半導体装置ＳＡの構成を示す断面図である。図４１において、本実施の形態３における半導体装置ＳＡは、配線基板ＷＢを有している。この配線基板ＷＢの主面（表面）にはリードＬＤ１が形成されており、配線基板ＷＢの裏面にはリードＬＤ２が形成されている。そして、配線基板ＷＢの裏面に形成されているリードＬＤ２上に半田ボールＳＢが搭載されている。配線基板ＷＢの内部には、多層配線とビアが形成されており、配線基板ＷＢの主面に形成されているリードＬＤ１と、配線基板ＷＢの裏面に形成されているリードＬＤ２は、配線基板ＷＢの内部に形成されている多層配線とビアで電気的に接続されている。
【０１３３】
配線基板ＷＢの主面上には、半導体チップＣＨＰが搭載されている。具体的に、配線基板ＷＢに形成されているリードＬＤ１は、バンプ電極ＢＭＰを介して半導体チップＣＨＰに形成されている電極層ＥＬと接続されている。したがって、半導体チップＣＨＰは、電極層ＥＬが形成されている主面を配線基板ＷＢ側に向けた状態で、配線基板ＷＢに搭載されていることになる。そして、半導体チップＣＨＰを搭載した配線基板ＷＢの主面には、半導体チップＣＨＰを覆うように樹脂（封止体）ＭＲが形成されている。
【０１３４】
なお、本実施の形態３では、樹脂ＭＲが半導体チップＣＨＰの全体を覆うことについて説明したが、半導体チップＣＨＰと配線基板ＷＢとの接合部（ここでは、バンプ電極ＢＭＰ）のみを封止するように形成されていてもよい。
【０１３５】
このように構成されている半導体装置ＳＡにおいて、半導体チップＣＨＰと配線基板ＷＢの接続構造について、さらに詳細に説明する。図４２は、本実施の形態３における半導体装置ＳＡにおいて、半導体チップＣＨＰと配線基板ＷＢの接続領域を拡大して示す図である。図４２に示すように、半導体チップＣＨＰには、層間絶縁膜ＩＬ上にパッドＰＡＤが形成されており、パッドＰＡＤを覆うようにパッシベーション膜ＰＡＳが形成されている。そして、パッシベーション膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰからパッドＰＡＤが露出している。さらに、開口部ＯＰ内からパッシベーション膜ＰＡＳ上にはみ出すように電極層ＥＬが形成されている。したがって、電極層ＥＬには、開口部ＯＰの段差を反映して段差部が形成されている。この電極層ＥＬと、配線基板ＷＢに形成されているリードＬＤ１が対向するように配置されており、この電極層ＥＬとリードＬＤ１との間にバンプ電極ＢＭＰが形成されている。このようにして、半導体チップＣＨＰと配線基板ＷＢが接続されている。
【０１３６】
ここで、本実施の形態３では、電極層ＥＬとリードＬＤ１とをバンプ電極ＢＭＰで接続する際に、電極層ＥＬに荷重が加わる。すると、電極層ＥＬの段差部に印加された荷重が下層に形成されているパッドＰＡＤに応力として伝達される。この結果、パッドＰＡＤが変形して、パッドＰＡＤの端部を覆っているパッシベーション膜ＰＡＳの段差部に強い応力が加わる。このため、パッシベーション膜ＰＡＳにクラックが発生しやすくなる。
【０１３７】
前記実施の形態１では、電極層ＥＬに接続するワイヤＷの位置がずれる場合に、パッドＰＡＤの端部を覆っているパッシベーション膜ＰＡＳの段差部に強い応力が加わり、パッシベーション膜ＰＡＳにクラックが発生するという課題を解決するものであった。しかし、パッシベーション膜ＰＡＳにクラックが発生するという課題は、本実施の形態３のように、電極層ＥＬとリードＬＤ１とをバンプ電極ＢＭＰで接続する場合も生じることがわかる。したがって、前記実施の形態１で説明した技術的思想は、本実施の形態３のように、半導体チップＣＨＰと配線基板ＷＢとをバンプ電極ＢＭＰでフリップチップ接続する場合にも適用することができる。
【０１３８】
具体的に、本実施の形態３においても、電極層ＥＬの一端とパッドＰＡＤの一端との間の平面的な距離（Ｌ２）を、電極層ＥＬの一端と開口部ＯＰの一端との間の平面的な距離（Ｌ１）よりも大きくするように構成することにより、フリップチップ接続の際の荷重に起因した応力がパッドＰＡＤの端部にまで伝わることを抑制できる。この結果、パッドＰＡＤの端部での変形が緩和されて、パッドＰＡＤの端部を覆うパッシベーション膜ＰＡＳの段差部に加わる応力を低減することができる。パッシベーション膜ＰＡＳの段差部に加わる応力が低減されれば、大きな応力に起因して発生するクラックを抑制することができる。このようにして、本実施の形態３によれば、パッシベーション膜ＰＡＳにクラックが発生することを抑制できるので、本実施の形態３における半導体装置ＳＡの信頼性を向上することができるという顕著な効果を得ることができる。
【０１３９】
なお、前記実施の形態１のように電極層ＥＬとリードＬＤ１とをワイヤＷで接続する半導体装置ＳＡでは、電極層ＥＬの厚さが薄くなっている。これに対し、本実施の形態３のように電極層ＥＬとリードＬＤ１とをバンプ電極ＢＭＰで接続する半導体装置ＳＡでは、電極層ＥＬの厚さが厚くなっている。すなわち、前記実施の形態１における電極層ＥＬの厚さよりも、本実施の形態３における電極層ＥＬの厚さの方が厚くなっている。この場合、電極層ＥＬの厚さが薄い方が、電極層ＥＬに加わった力がパッドＰＡＤの変形を介してパッシベーション膜ＰＡＳへ伝わりやすい。また、バンプ電極ＢＭＰを介して半導体チップＣＨＰを配線基板ＷＢに搭載する場合、複数のバンプ電極ＢＭＰを介して配線基板ＷＢに搭載するため、荷重が分散され、一つのパッドＰＡＤに加わる応力は、ワイヤＷを介して半導体チップＣＨＰと配線基板ＷＢとを接続する場合に比べて小さくなる。つまり、ワイヤＷを介して半導体チップＣＨＰを配線基板ＷＢに搭載するワイヤボンディング品のほうが、バンプ電極ＢＭＰを介して半導体チップＣＨＰを配線基板ＷＢに搭載するフリップチップ実装品に比べて、パッシベーション膜ＰＡＳにクラックが発生しやすいことになる。したがって、本発明の技術的思想は、本実施の形態３における半導体装置ＳＡ（フリップチップ実装品）よりも、前記実施の形態１における半導体装置ＳＡ（ワイヤボンディング品）に適用する場合に、より顕著な効果を得ることができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
例えば、前記実施の形態１、２、３のそれぞれでは、半導体素子としてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例にあげて説明したが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
【０１４２】
また、前記実施の形態１、２、３のそれぞれでは、複数のパッドＰＡＤが形成された半導体チップＣＨＰと、複数のリード（電極）ＬＤ１が形成された配線基板ＷＢとを使用することについて説明したが、パッドＰＡＤおよびリードＬＤ１は、それぞれ１つしか形成されていないものであってもよい。
【産業上の利用可能性】
【０１４３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４４】
ＡＤ  接着材
ＡＬ  アルミニウム膜
ＡＲ  領域
ＡＵ１  金膜
ＡＵ２  金膜
ＢＭＰ  バンプ電極
ＣＡ１  チップ領域
ＣＡ２  チップ領域
ＣＨＰ  半導体チップ
ＣＬＫ  クラック
ＣＵ  銅膜
ＥＬ  電極層
ＥＬ１  電極層
ＥＬ２  電極層
ＦＲ  レジスト膜
ＩＦ１  絶縁膜
ＩＬ  層間絶縁膜
ＬＤ１  リード（ボンディングリード、電極）
ＬＤ２  リード（バンプランド、電極）
Ｌ１  評価用配線
ＭＲ  樹脂（封止体）
ＮＩ  ニッケル膜
ＯＰ  開口部
ＯＰ１  開口部
ＯＰ２  開口部
ＰＡＤ  パッド
ＰＡＤ１  パッド
ＰＡＤ２  パッド
ＰＡＳ  パッシベーション膜
ＰＤ  パラジウム膜
ＳＡ  半導体装置
ＳＢ  半田ボール
ＳＢＲ  スクライブ領域
ＳＮ１  窒化シリコン膜
ＳＯ１  酸化シリコン膜
ＳＴ１  応力値
ＳＴ２  応力値
ＴＩ  チタン膜
ＴＩＮ１  窒化チタン膜
ＴＩＮ２  窒化チタン膜
Ｗ  ワイヤ
ＷＢ  配線基板
ＷＦ  半導体ウェハ
Ｘ  領域（第１領域）
Ｙ  領域（第２領域）
ＹＲ  領域
【図１】
2011222738.tif 000003
【図２】
2011222738.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011222738.tif 000009
【図８】
2011222738.tif 000010
【図９】
2011222738.tif 000011
【図１０】
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【図１１】
2011222738.tif 000013
【図１２】
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【図１３】
2011222738.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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