(57)【要約】【課題】結晶核の均一化を図り、結晶性の良好な半導体膜を有する薄膜トランジスタを具備する表示装置の製造方法の提供。【解決手段】表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置の製造方法であって、  前記ゲート絶縁膜はその表面に水素を含ませて形成し、前記半導体膜は反応性熱ＣＶＤ法を用いて形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置であって、
前記ゲート絶縁膜はその表面に水素を含ませて形成し、前記半導体膜は反応性熱ＣＶＤ法を用いて形成することを特徴とする表示装置の製造方法。
【請求項２】
前記反応性熱ＣＶＤは、原料ガスにシラン類とハロゲン化ゲルマニウムを用いて行うことを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記ゲート絶縁膜に含まれる水素は、前記ゲート絶縁膜の水素含有領域における表面からの深さをｄｃｍ、前記水素含有領域の水素濃度をＮＨｃｍ−３とした場合、ｄとＮＨの積が１×１０１4ｃｍ−２以上であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項４】
表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置であって、
前記ゲート絶縁膜は前記半導体膜との界面側に水素が含有され、前記半導体膜は前記ゲート絶縁膜との界面側に半導体結晶核が形成されていることを特徴とする表示装置。
【請求項５】
前記ゲート絶縁膜に含まれる水素は、前記ゲート絶縁膜の水素含有領域における前記半導体膜との界面からの深さをｄｃｍ、前記水素含有領域の水素濃度をＮＨｃｍ−３とした場合、ｄとＮＨの積が１×１０１4ｃｍ−２以上であることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記半導体結晶核は、シリコン、ゲルマニウムのうち少なくも一方からなることを特徴とする請求項４、５のいずれかに記載の表示装置。
【請求項７】
前記半導体結晶核は、そのサイズが１０ｎｍから２００ｎｍの範囲にあることを特徴とする請求項４、５、６のいずれかに記載の表示装置。
【請求項８】
前記半導体膜は、前記半導体結晶核上にシリコンあるいはゲルマニウムからなる微結晶膜あるいは多結晶膜からなっていることを特徴とする請求項４、５、６、７のいずれかに記載の表示装置。
【請求項９】
前記半導体結晶核には、濃度１×１０１９ｃｍ−３以上の水素を含んでいることを特徴とする請求項４、５、６、７、８のいずれかに記載の表示装置。
【請求項１０】
前記半導体結晶核上の前記半導体膜には、濃度１×１０１９ｃｍ−３以上の水素を含んでいることを特徴とする請求項４、５、６、７、８、９のいずれかに記載の表示装置。
【請求項１１】
前記半導体膜上に、第２の半導体膜として、シリコンからなるアモルファス膜、微結晶膜、あるいは多結晶膜が積層されていることを特徴とする請求項４、５、６、７、８、９、１０のいずれかに記載の表示装置。
【請求項１２】
前記第２の半導体膜には、濃度１×１０１９ｃｍ−３以上の水素を含んでいることを特徴とする請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、その基板に薄膜トランジスタ備えた表示装置およびその製造方法に関する。
【背景技術】
【０００２】
表示装置は、その表示部に、マトリックス状に配置された多数の画素を備え、これら画素を独立に駆動させることによって画像を表示するようになっている。
【０００３】
この場合、表示装置が液晶表示装置である場合、各画素には、たとえば行方向に並設される画素からなる画素群を列方向に沿って選択するためのスイッチング素子からなる薄膜トランジスタを備える。また、表示装置が有機ＥＬ表示装置である場合、各画素には、上述のスイッチング素子の他に、電流制御素子からなる薄膜トランジスタをも備える。さらに、表示装置の表示部の周辺には、当該表示部が形成された同じ基板上に、各画素に信号等を供給して各画素を駆動させるための周辺回路が形成され、この周辺回路は多数の薄膜トランジスタを備えるように構成される。
【０００４】
そして、基板上に、薄膜トランジスタの半導体膜を形成する場合、従前の非結晶シリコンに代えて、結晶性の良好な多結晶シリコンあるいは微結晶シリコンが用いられるに至っている。そして、たとえば下記特許文献１には、反応性熱ＣＶＤ法を用いて多結晶シリコンを形成する技術が開示されている。ここで、反応性熱ＣＶＤ法とは、半導体水素化ガスとハロゲン化ガスを基板表面上で化学反応させて、基板上に、直接、多結晶性の膜を生成する方法である。
【０００５】
特許文献１に開示される薄膜トランジスタは、ゲート電極を形成した基板上にゲート絶縁膜を形成した後に、多結晶性の半導体薄膜を成膜するボトムゲート構造となっている。そして、多結晶性の半導体薄膜は、反応性熱ＣＶＤ法によって、４５ｎｍの膜厚で成膜され、該反応性熱ＣＶＤ法において、成膜ガスにはジシランガス（Ｓｉ２Ｈ６）とフッ素ガス（Ｆ２）を用い、希釈ガスとして、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）等の不活性ガスや水素ガス（Ｈ２）を供給するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−５７０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、反応性熱ＣＶＤを用いて結晶性が良好で均一な多結晶シリコン膜を形成する場合、下地層となる絶縁膜の表面に高品質でサイズの揃った結晶核を形成することが重要となる。
【０００８】
この場合、結晶核の形成には、絶縁膜の表面において核形成サイトとしてＳｉ原子と水素（Ｈ）原子結合の形成が不可欠となり、この結合を効率的に形成するには、例えば原子状になったＨ原子を供給することが必要となる。
【０００９】
しかし、上述の特許文献１では、成膜ガスと同時に供給しているのは分子状のＨ２ガスとなる。反応熱性ＣＶＤでは、通常４５０℃〜５００℃という低い温度を用い、Ｈ２分子からのＨ原子の生成効率が低くなってしまうことを免れない。このため、絶縁膜の表面にＳｉ原子−Ｈ原子結合が形成され難くなり、絶縁膜の表面での結晶核の形成密度が低下し、結晶性の悪い半導体膜が成長し易くなる不都合が生じる。また、核形成サイトが少ないことから、絶縁膜の表面にはサイズの大きい結晶核と小さい結晶核が同時に形成され、結晶核サイズのバラツキが生じるという不都合が生じる。
【００１０】
本発明の目的は、結晶核の均一化を図り、結晶性の良好な半導体膜を有する薄膜トランジスタを具備する表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１２】
（１）本発明の表示装置の製造方法は、表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置であって、
前記ゲート絶縁膜はその表面に水素を含ませて形成し、前記半導体膜は反応性熱ＣＶＤ法を用いて形成することを特徴とする。
【００１３】
（２）本発明の表示装置は、表示部を備える基板上に、ゲート電極、ゲート絶縁膜、半導体膜、ソース・ドレイン電極が順次積層されて構成される薄膜トランジスタを具備する表示装置であって、
前記ゲート絶縁膜は前記半導体膜との界面側に水素が含有され、前記半導体膜は前記ゲート絶縁膜との界面側に半導体結晶核が形成されていることを特徴とする。
【００１４】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００１５】
上述のように構成する表示装置およびその製造方法によれば、結晶核の均一化を図り、結晶性の良好な半導体膜を有する薄膜トランジスタを具備することができる。
【００１６】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１７】
【図１】本発明の表示装置の基板１面に形成される薄膜トランジスタの構成を示す断面図である。
【図２】図１に示す構成の製造方法を示し、図３、図４、図５とともに一連の工程を示す図である。
【図３】図１に示す構成の製造方法を示し、図２、図４、図５とともに一連の工程を示す図である。
【図４】図１に示す構成の製造方法を示し、図２、図３、図５とともに一連の工程を示す図である。
【図５】図１に示す構成の製造方法を示し、図２、図３、図４とともに一連の工程を示す図である。
【図６】半導体膜中におけるＧｅ組成比のグラフを示し、図１のＡ−Ａ’線に沿った分布を示したグラフである。
【図７】半導体膜および絶縁膜における水素濃度のグラフを示し、図１のＡ−Ａ’線に沿った分布を示したグラフである。
【図８】液晶表示装置の断面を示す図で、図１に示した基板の他に、液晶を介して前記基板と対向配置される他の基板をも示した図である。
【図９】本発明の表示装置の実施例２を示す断面図である。
【図１０】本発明の表示装置の実施例３を示す説明図で、図１のＡ−Ａ’における水素濃度プロファイルを示したグラフである。
【図１１】図１０に示した水素濃度プロファイルをＳＩＭＳにより調べた結果を示すグラフである。
【図１２】本発明の表示装置の実施例４を示す説明図である。
【図１３】本発明の表示装置の実施例５を示す断面図である。
【図１４】図１３のＢ−Ｂ’線における水素濃度プロファイルを示したグラフである。
【発明を実施するための形態】
【００１８】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００１９】
図１は、本発明の表示装置、たとえば液晶表示装置の基板１の面に形成される薄膜トランジスタＴＦＴの構成を示す断面図である。薄膜トランジスタＴＦＴは、そのゲート電極が半導体層に対して下方に配置される層として形成される、いわゆるボトムゲート型となっている。また、図１において基板１は、液晶を挟持して配置される一対の基板のうちの一方の基板となっており、この明細書において、その表面は液晶側の面をいう。
【００２０】
図１において、基板１の表面にゲート電極配線２が形成されている。このゲート電極配線２は薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート電極として機能する。
【００２１】
基板１の表面には、ゲート電極配線２をも被ってゲート絶縁膜３が形成されている。このゲート絶縁膜３は、たとえばＳｉ酸化膜からなり、図１の点線枠の部分の拡大図Ｑに示すように、下層のゲート絶縁膜３ａに対して上層のゲート絶縁膜３ｂは高濃度の水素が含有されている。
【００２２】
ゲート絶縁膜３上に薄膜トランジスタＴＦＴの形成領域には島状の半導体膜４が形成されている。半導体膜４はゲート電極配線２を跨ぐようにして形成される。この半導体膜４は、たとえばＳｉＧｅからなり、拡大図Ｑに示すように、前記ゲート絶縁膜３ｂの界面において半導体結晶核４ａが形成され、この半導体結晶核４ａの上層は多結晶膜４ｂとなっている。なお、前記半導体膜４は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）のうち少なくも一方からなっていてもよい。
【００２３】
半導体膜４の表面には、平面的に観て、ゲート電極配線２と重畳する部分を間にし、ゲート電極配線２の一方の側の部分にソース電極配線６ａが形成され、ゲート電極配線２の他方の側の部分にドレイン電極配線６ｂが形成されている。ソース電極配線６ａは、ドレイン電極配線６ｂ側の端部においてゲート電極配線２と重畳され、半導体膜４の形成領域からゲート絶縁膜３上に延在されて形成されている。ドレイン電極配線６ｂは、ソース電極配線６ａ側の端部においてゲート電極配線２と重畳され、半導体膜４の形成領域からゲート絶縁膜３上に延在されて形成されている。
【００２４】
なお、薄膜トランジスタＴＦＴにおけるドレイン電極配線およびソース電極配線は、バイアスの印加状態で名称が変化するが、この明細書においては、説明の便宜上、図中左側の電極配線をソース電極配線、右側の電極配線をドレイン電極配線と称する。
【００２５】
また、ソース電極配線６ａと半導体膜４の界面には、前記半導体膜４に高濃度の不純物をドープして形成されるコンタクト層５ａが形成され、ドレイン電極配線６ｂと半導体膜４の界面には、前記半導体膜４に高濃度の不純物をドープして形成されるコンタクト層５ｂが形成されている。なお、図中、半導体膜４の表面であってソース電極配線６ａとドレイン電極配線６ｂの間の部分には凹陷部が形成されている。これは、薄膜トランジスタＴＦＴの製造において、たとえばソース電極配線６ａとドレイン電極配線６ｂをマスクとして、これらソース電極配線６ａとドレイン電極配線６ｂの間の高濃度の不純物層をエッチングし、コンタクト層の分離を図る工程を経ることによる。
【００２６】
基板１の表面には、上述のように構成した薄膜トランジスタＴＦＴをも被って保護膜７および保護膜８が形成されている。保護膜７はたとえばＳｉＮ等の無機絶縁膜によって構成され、保護膜８はたとえば樹脂等の有機絶縁膜によって構成されている。保護膜８はその表面を平坦化できる効果を奏する。
【００２７】
保護膜８の上面にはたとえばＩＴＯ（Indium Tin Oxide）からなる画素電極９が形成され、この画素電極９は、保護膜８、保護膜７に形成したスルーホールＴＨを通して前記薄膜トランジスタＴＦＴのドレイン電極配線６ｂに電気的に接続されている。
【００２８】
なお、基板１の表面には、画素電極９をも被って配向膜（図示せず）が形成されている。この配向膜は液晶と接触する膜となっており、液晶の分子の初期配向方向を規制するようになっている。
【００２９】
図２ないし図５は上述した構成の製造方法を示す工程図である。この工程図は、薄膜トランジスタＴＦＴの形成に至るまでを描画し、保護膜７、保護膜８、および画素電極９の形成を省略している。以下、工程順に説明する。
【００３０】
まず、図２に示すように、たとえばガラスからなる基板１を用意し、この基板１の表面にゲート電極配線２を形成する。たとえばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｕ等からなる金属膜をスパッタリング法により形成し、フォトリソグラフィ技術による選択エッチングによって前記ゲート電極配線２を形成する。厚さとしてはたとえば１００ｎｍが適当である。
【００３１】
次に、図３に示すように、基板１の表面に、ゲート電極配線２をも被ってゲート絶縁膜３を形成する。ゲート絶縁膜３は、たとえばＳｉＯ、ＳｉＮ、ＳｉＯＮ等からなり、たとえばプラズマＣＶＤ法、スパッタリング法によって形成する。また、プラズマ酸化、光酸化等を併用することもできる。膜厚はたとえば５０〜３００ｎｍとし、これにより、ゲート電極配線２によって反映される段差を小さくし、また絶縁膜としての耐圧を確保する。
【００３２】
ここで、ゲート絶縁膜３は、ゲート絶縁膜３ａとゲート絶縁膜３ｂの順次積層膜からなり、ゲート絶縁膜３ｂは高濃度の水素を含んだ層となっている。ゲート絶縁膜３ｂの膜厚をｄｎｍ、ゲート絶縁膜３ｂ中の水素濃度をＮＨｃｍ-３とした場合、次式（１）の関係が成立するように水素が含有されている。
【００３３】
ｄ×ＮＨ≧１×１０１４ｃｍ-２  ……  （１）
ゲート絶縁膜３ｂ中への水素の含有は、たとえば、プラズマＣＶＤ法によって成膜する際に成膜中の雰囲気に水素を供給することによって行うことができる。また、他の方法として、成膜後に水素化処理を行ってゲート絶縁膜３ｂ中に水素を取り込ませることができる。ここで、水素化処理として、たとえば原子状水素あるいは水素プラズマの雰囲気中でアニール（基板温度３００〜３５０℃、圧力約１ｔｏｒｒ）する方法がある。
【００３４】
次に、ゲート絶縁膜３上に半導体結晶核４ａの形成を行う。半導体結晶核４ａとしては例えばＳｉＧｅ結晶核を形成し、この形成には、半導体水素化ガスとハロゲン化ガスの酸化還元反応による反応性熱ＣＶＤ法を利用する。反応性熱ＣＶＤとは、半導体水素化ガスとハロゲン化ガスを基板表面上で化学反応させて、基板上に、直接、多結晶性の膜を生成する方法である。
【００３５】
ここで、供給する半導体水素化ガスとしてはＳｉｎＨ２ｎ＋２（ｎ＞１）を用いることができる。ただし、反応性熱ＣＶＤ法により形成する膜の結晶性向上には原料ガスの気相反応を抑制する必要があることから、低温での成膜を実現するには、ＳｉｎＨ２ｎ＋２（ｎ＞１）には例えば反応性の高い高次のＳｉ２Ｈ６の使用が望ましい。ハロゲン化ガスとしては例えばＧｅＦ４を使用すればよい。この他に、ガスの組み合わせは、例えばシラン類とゲルマン（ＧｅＨ４）とＦ２、さらにＧｅＨ４とＳｉＦ４等でも可能である。ガス流量比は、例えばＳｉ２Ｈ６とＧｅＦ４を用いた場合、Ｓｉ２Ｈ６が１に対してＧｅＦ４は例えば０．００５〜２とすればよい。成膜圧力は、結晶核を一定以上の形成レートで発生させるために１０Ｐａから１００００Ｐａ程度とする。このため、成膜中には例えばＨｅ、Ａｒ、Ｈ２といったキャリアガスを導入する。これらの中で例えばＨｅを選択すれば、Ｓｉ２Ｈ６とＨｅの流量比としては例えば１：１０〜５０００と設定すれば好適である。成膜温度は、核形成の生じる３００℃以上とし、気相反応による膜結晶性の悪化を防ぐため、６００℃以下とすれば好適である。成膜条件の一例は、Ｓｉ２Ｈ６流量：０．５ｓｃｃｍ、ＧｅＦ４流量：０．５ｓｃｃｍ、Ｈe流量：１０００ｓｃｃｍ、基板温度５００℃、全圧１３００Ｐａである。反応性熱ＣＶＤによって、ゲート絶縁膜３上に形成されるＳｉＧｅからなる結晶核４ａの大きさは、次に成膜する半導体膜４ｂで良好な結晶性を実現するために下限は１０ｎｍであり、一方、表面凹凸の増大を抑制するために上限は２００ｎｍ以下とするのが好適である。形成されるＳｉＧｅ結晶核のＧｅ組成比は、ＳｉとＧｅは全率固溶であることから０〜１００％とすることができる。
【００３６】
そして、引き続いて半導体膜４ｂを形成する。この場合、半導体膜４ｂは半導体結晶核４ａをシード（種）として成長する。半導体膜４ｂは、ＳｉまたはＳｉＧｅからなり、微結晶膜あるいは多結晶膜として形成される。ここで、微結晶膜とは粒径１〜３０ｎｍの微小な結晶粒から構成された膜をいう。また、多結晶膜とは粒径３０ｎｍ以上の結晶粒から構成された膜をいう。
【００３７】
半導体膜４ｂの成膜条件は半導体結晶核４ａの成膜条件と同じでよい。ただし、例えばＳｉ２Ｈ６の流量を１．５ｓｃｃｍに増やしても、下地が半導体結晶核４ａであることから結晶成長させることは可能である。半導体膜４ｂの膜厚は、半導体結晶核４ａの膜厚を加えて１００〜３００ｎｍとするように調整するのが好ましい。これは、後段の工程において、半導体膜４にソース電極配線およびドレイン電極配線をマスクとしてエッチングを施す必要があり、これによってトランジスタ特性を維持できないほど半導体膜４が薄くなってしまうのを回避するためである。
【００３８】
ここで、図６は、半導体膜４中におけるＧｅ組成比のグラフを示し、図１のＡ−Ａ’線に沿った分布を示している。横軸は深さ（ｎｍ）を、縦軸はＧｅ組成比（％）をとっている。また、横軸においては、半導体膜４ｂ、半導体結晶核４ａ、絶縁膜３ｂ、絶縁膜３ａの位置を対応づけて示している。
【００３９】
半導体結晶核４ａは、上記の成膜条件で形成しており、半導体膜４ｂの形成条件はＳｉ２Ｈ６流量を１．５ｓｃｃｍとし、他は前記成膜条件と同じである。図６において、半導体結晶核４ａは、Ｇｅ組成比が約２０％のＳｉＧｅ結晶核となっている。さらに、半導体膜４ｂは、Ｇｅ組成比が約１５％程度のＳｉＧｅ膜となっている。反応性熱ＣＶＤ法による成膜では、半導体結晶核４ａと半導体膜４ｂとを比較すると、半導体結晶核４ａの方がＧｅ組成比が高くなっている。半導体結晶核４ａでＧｅ組成比が高いのは、下地の層であるゲート絶縁膜３ｂの表面に形成されているＳｉ原子−Ｈ原子結合においてＳｉ２Ｈ６よりもＧｅＦ４の方が反応しやすいからである。そして、この反応によって生じたＧｅが集まることにより、Ｇｅ組成比の高い半導体結晶核４ａとして形成される。しかし、半導体結晶核４ａおよび半導体膜４ｂ中のＧｅ組成比は上記の値に限定されるものではなく、原料ガスの例えばＳｉ２Ｈ６とＧｅＦ４の流量比や成膜温度の調整により、種々の値に制御されることになる。
【００４０】
また、図７は、半導体膜４および絶縁膜３における水素濃度のグラフを示し、図１のＡ−Ａ’線に沿った分布を示している。横軸は深さ（ｎｍ）を、縦軸は水素濃度をとっている。また、横軸においては、半導体膜４ｂ、半導体結晶核４ａ、絶縁膜３ｂ、絶縁膜２ａの位置を対応づけて示している。図７から明らかとなるように、水素濃度は絶縁膜３ｂにおいて１０×１０２０ｃｍ-３となっており、絶縁膜３ａ中の水素濃度よりも多くなっている。
【００４１】
そして、図４に示すように、半導体膜４上に、たとえばプラズマＣＶＤを用いて、ｎ＋Ｓｉ膜からなる高濃度半導体層５を形成する。高濃度半導体層５の成膜条件は、たとえばプラズマ周波数１３．５６ＭＨｚを用い、水素希釈した１０％のモノシラン（ＳｉＨ４）を１００ｓｃｃｍ供給し、基板温度２００℃、ガス圧力１３３Ｐａと設定し、追加でｎ型のドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガス（ＰＨ３／Ｈ２）を供給すればよい。不純物のドーピング濃度は、ｎ＋Ｓｉ膜の膜厚を２０ｎｍ程度として、低抵抗なコンタクト層を形成するために１×１０１７ｃｍ−３以上とし、またドーパント原子のクラスタリングや偏析による結晶性の悪化と高抵抗化を抑制するために１×１０２２ｃｍ−３以下とすることが望ましい。この後、フォトリソグラフィ技術による選択エッチングを行うことによって高濃度半導体層５、半導体膜４からなる積層膜を島状に加工する。
【００４２】
さらに、図５に示すように、基板１の表面に、たとえばスパッタリング法を用いて金属膜を形成する。この金属膜の材料としては、たとえばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等を用いる。また、これらの金属の合金、これらの金属の積層膜を用いることができる。また、プロセスの上限温度を低下させるために、ＡｌやＣｕ等の低抵抗金属を用いることもできる。金属膜の膜厚は、配線抵抗低減のため５００ｎｍ程度で形成する。そして、前記金属膜をフォトリソグラフィ技術による選択エッチングし、ソース電極配線６ａおよびドレイン電極配線６ｂを形成する。さらに、ソース電極配線６ａ、ドレイン電極配線６ｂをマスクとし、これらソース電極配線６ａ、ドレイン電極配線６ｂから露出された高濃度半導体層５の全部、およびこの高濃度半導体層５の下層の半導体層４の表面側の一部をエッチングする。これによって、前記高濃度半導体層５を、ソース電極配線６ａと半導体層４との界面に介在されるコンタクト層５ａとして形成し、ドレイン電極配線６ｂと半導体層４との界面に介在されるコンタクト層５ｂとして形成する。これにより薄膜トランジスタＴＦＴが形成される。
【００４３】
その後は、図１に示すように、基板１の表面に、薄膜トランジスタＴＦＴをも被って、たとえばＳｉＮ膜からなる保護膜７をプラズマＣＶＤ法で形成する。膜厚はたとえば５００ｎｍである。次いで、保護膜７上にたとえば有機樹脂から成る保護膜８を形成する。この後、フォトリソグラフィ技術による選択エッチングによって保護膜８と保護膜７にコンタクトホールＴＨを形成し、薄膜トランジスタＴＦＴのドレイン電極配線６ｂの一部を露出させる。そして、基板１の表面に、たとえばＩＴＯ（Indium Tin Oxide）膜をスパッタリング法によって形成し、このＩＴＯ膜をフォトリソグラフィ技術による選択エッチングをすることにより画素電極９を形成する。画素電極９の膜厚はたとえば１００ｎｍ程度が好適である。
【００４４】
図８は、液晶表示装置の断面を示す図で、図１に示した基板１とともに、この基板１と液晶２７を介して対向配置される基板２５をも示している。基板１の液晶２７に接触する面には画素電極９をも被って配向膜２０が形成されている。配向膜２０は液晶２７の分子の初期配向を規制するための膜である。基板２５の液晶側の面には、カラーフィルタ層２１、オーバーコート層２２、ＩＴＯ膜からなる対向電極２３、配向膜２４が順次形成されている。基板１と基板２５の間にはスペーサ２６が配置され、このスペーサ２６によって基板１と基板２５との間のギャップを均一化し、ひいては液晶２７の層厚の均一化を図っている。
【実施例２】
【００４５】
図９は、本発明の表示装置の実施例２を示す断面図である。図６に示す表示装置は有機ＬＥ表示装置を示している。有機ＥＬ表示装置においても、その基板１に薄膜トランジスタＴＦＴが形成されている。この薄膜トランジスタＴＦＴの構成は、図１に示した薄膜トランジスタＴＦＴと同様の構成となっており、また、その製造方法はたとえば図２ないし図５に示したと同様となっている。なお、図１の液晶表示装置の薄膜トランジスタＴＦＴは画素選択用のスイッチング素子として示したものであるが、図９の有機ＥＬ表示装置の薄膜トランジスタＴＦＴは電流制御素子として示すもののである。図中の薄膜トランジスタＴＦＴのソース電極配線６ａは図示しない電源供給線に接続されるようになっている。有機ＥＬ表示装置にも画素選択用のスイッチング素子を備えるが、図９ではこのスイッチング素子の図示を省略している。
【００４６】
図９において、薄膜トランジスタＴＦＴのドレイン電極配線６ｂに電気的に接続されて形成される画素電極９の上面には、電荷輸送層１０、発光層１１、電荷輸送層１２、上部電極１３が積層されて形成されている。発光層１１からの光をたとえば図面の上方へ照射される構成とする場合、画素電極９は金属膜によって、上部電極１３をＩＴＯによって形成することができる。また、このように形成された基板１の表面は、たとえば蒸着やスパッタリング法などで形成された封止層１４によって被われている。
【実施例３】
【００４７】
図１０は、本発明の表示装置の実施例３を示す説明図である。図１０は、図７と対応させて描画した図で、図１のＡ−Ａ’における水素濃度プロファイルを示している。
【００４８】
図１０において、図７の場合と比較して異なる構成は、半導体結晶核４ａにおける水素濃度が１桁高くなっている（１×１０２０ｃｍ−３）ことにある。この実施例３において、半導体結晶核４ａは、たとえばＳｉ２Ｈ６−ＧｅＦ４系の反応熱性ＣＶＤを用いることにより、たとえば４５０〜５００℃で形成する。この温度によって半導体結晶核４ａを形成する際は、下地の絶縁膜３ｂに含まれている水素が脱離し、この水素を半導体結晶核４ａに取り込ませることができる。ここで、図１０に示した水素濃度プロファイルをＳＩＭＳにより調べた結果を図１１に示す。図１１には、Ｇｅ組成比も併せ示している。Ｓｉ酸化膜（絶縁膜３ｂ）における水素濃度はほぼ１×１０２１ｃｍ−３である。さらに、ＳｉＧｅ結晶核（半導体結晶核４ａ）中にも約１×１０２０ｃｍ−３以上の水素が取り込まれていることが判る。なお、この水素濃度において、Ｓｉ酸化膜（絶縁膜３ｂ）とＳｉＧｅ結晶核（半導体結晶核４ａ）の界面における約３×１０２１ｃｍ−３というピーク濃度はＳＩＭＳ分析により高めに見積もられた値であり、実際の濃度とは異なる可能性がある。この結果から、絶縁膜に水素を含ませることにより、反応熱性ＣＶＤによる成膜時の水素脱離を利用して、ＳｉＧｅ結晶核（半導体結晶核４ａ）中に水素を取り込ませることが可能なことが判る。また、Ｇｅ組成比プロファイルから、Ｇｅは、ＳｉＧｅ結晶核（半導体結晶核４ａ）中では約２３％、微結晶ＳｉＧｅ膜中では約１７％となっており、ＳｉＧｅ核中の方が実際に高いＧｅ組成比をもつことが判る。なお、半導体結晶核４ａの水素化処理において、上述した方法以外の他の方法として、半導体結晶核４ａの形成後に、たとえば、実施例１で示した水素分子、原子状水素、または水素プラズマ雰囲気中でのアニール等がある。
【００４９】
この実施例３による効果は次のとおりである。ボトムゲート型の薄膜トランジスタＴＦＴでは、半導体膜４のゲート絶縁膜３側の界面がチャネルとなる。このため、この部分における欠陥準位密度が大きいと、欠陥準位にキャリアが捕獲され、薄膜トランジスタＴＦＴでは移動度が低下し、しきい値電圧Ｖｔｈが増大し易くなる。これに対し、この実施例３では半導体結晶核４ａの表面や内部に存在する欠陥準位が水素により終端される。したがって、薄膜トランジスタＴＦＴの特性の向上が図れるようになる。
【実施例４】
【００５０】
図１２は、本発明の表示装置の実施例４を示す説明図である。図１２は、図１０と対応させて描画した図で、図１のＡ−Ａ’における水素濃度プロファイルを示している。
【００５１】
図１２において、図１０の場合と比較して異なる構成は、半導体膜４ｂにおける水素濃度が１桁高くなっている（１×１０２０ｃｍ−３）ことにある。この実施例４において、半導体膜４ｂは、たとえばＳｉ２Ｈ６−ＧｅＦ４系の反応熱性ＣＶＤを用いることにより、たとえば４５０〜５００℃で形成する。この温度によって半導体膜４ｂを形成する際は、下地の絶縁膜３ｂ中に含まれている水素が脱離し、実施例３の場合よりも絶縁膜３ｂ中の水素濃度を増大させ、さらに反応熱性ＣＶＤの温度を低下させれば、半導体膜４ｂ中に水素を取り易くできるようになっている。なお、半導体膜４ｂの水素化処理において、上述した方法以外の他の方法として、半導体膜４ｂの形成後に、たとえば、実施例１に示した水素分子、原子状水素、または水素プラズマ雰囲気中でのアニール等がある。このように半導体膜４ｂの形成後に水素化処理を行う場合、アニール条件を調整することにより半導体結晶核４ａの水素化も同時に処理でき、実施例３に示したように半導体結晶核４ａの形成後にいったん水素化処理を実施する必要性は必ずしもない。このため、実施例３の場合よりもプロセス工程数の低減を図ることができる。
【００５２】
このようにすることによって、半導体結晶核４ａだけでなく半導体膜４ｂ中の欠陥準位も水素終端されることから、実施例３の場合よりもさらにボトムゲート型の薄膜トランジスタＴＦＴの移動度向上、しきい値Ｖｔｈの低減を図ることができる。また、半導体膜４ｂに高濃度の水素を含ませることにより、欠陥準位が水素終端されることからキャリアの動きが抑制され、薄膜トランジスタＴＦＴのオフ電流を低減させることができる。
【実施例５】
【００５３】
図１３は、本発明の表示装置の実施例５を示す図であり、図１と対応させて描いた図である。
【００５４】
図１３において、図１の場合と比較して異なる構成は、半導体膜１０４、１０５にあり、これら半導体膜１０４、１０５は順次積層され薄膜トランジスタＴＦＴの半導体層を構成するようになっている。他の構成は図１と同様であり、図１の場合の符号と同一の符号を付している。
【００５５】
下層の半導体層１０４は、図１の場合と同様に、半導体結晶核１０４ａ、半導体膜１０４ｂによって構成されているが、その膜厚は、図１の場合より薄く、１０ｎｍ以上で形成されている。
【００５６】
上層の半導体膜１０５は、たとえばプラズマＣＶＤ法により形成され、水素化アモルファスＳｉ膜によって構成されている。成膜温度は室温以上とすることができるが、薄膜トランジスタＴＦＴの製造のスループットを向上するには一定以上の成膜速度の確保が必要となり、２００℃以上とするのが望ましく、また、水素が脱離するのをできるだけ抑制するために５００℃以下とするのが好適である。
【００５７】
上層の半導体膜１０５の膜厚は、半導体膜１０４の膜厚と併せて１００〜３００ｎｍとなるように調整するのが好適である。この理由は、半導体層の形成後において、薄膜トランジスタＴＦＴのソース電極配線６ａ・ドレイン電極配線６ｂを形成する際にエッチングを実施するが、それによって薄膜トランジスタＴＦＴの特性を維持できないほど半導体膜１０４が薄くなるのを回避するためである。
【００５８】
下層の半導体膜１０４中に形成されている欠陥準位の水素終端を促進するため、上層の半導体膜１０５には水素が１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下含まれていることが望ましい。上層の半導体膜１０５として、水素化アモルファスＳｉ膜を成膜するには、たとえばプラズマ周波数１３．５６ＭＨｚを用い、水素希釈した１０％のモノシラン（ＳｉＨ４）を１００ｓｃｃｍ供給し、基板温度２００℃、ガス圧力１３３Ｐａに設定すればよい。
【００５９】
結晶化した半導体膜１０４が下層となることから、上層の半導体膜１０５として微結晶Ｓｉ膜を形成するようにしてもよい。ここで、微結晶Ｓｉ膜を成膜するには、たとえばプラズマ周波数１３．５６ＭＨｚを用い、フッ化シラン（ＳｉＦ４）：Ｈ２＝３：１、基板温度２５０℃、ガス圧力４０Ｐａの条件を用いればよい。
【００６０】
図１４は、図１３のＢ−Ｂ’線における水素濃度プロファイルを示している。図１４を実施例４に示した図１２の場合と比較した場合、積層体となる半導体膜１０４ｂ、半導体膜１０５において、いずれも水素濃度が、１×１０２０ｃｍ−３となっていることに相違を有する。
【００６１】
実施例５に示した構成によれば、上層の半導体膜１０５としてたとえば水素化アモルファスＳｉを形成することから、この半導体膜１０５の成膜中に、下層の半導体膜１０４が水素化されることになる。また、半導体膜１０５の成膜前に、水素プラズマ処理を実施して半導体膜１０４に水素を取り込ませることもできる。このため、実施例３や実施例４のように、半導体結晶核４ａ、半導体膜４ｂの形成後にいったん水素化処理を行う必要は必ずしもない。このことから、実施例３や実施例４の場合よりもプロセス工程の低減を図ることができる。
【００６２】
また、高濃度の水素を含む半導体膜１０５を積層させることから、下層の半導体膜１０４中の欠陥準位が水素終端され、キャリアの動きが抑制され。薄膜トランジスタＴＦＴのオフ電流を低減させることができる。
【００６３】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００６４】
１、２５……基板、２……ゲート電極配線、３、３ａ、３ｂ……ゲート絶縁膜、４、４ｂ……半導体膜（多結晶膜）、４ａ……半導体結晶核、５ａ、５ｂ……コンタクト層、６ａ……ソース電極配線、６ｂ……ドレイン電極配線、７、８……保護膜、９……画素電極、ＴＨ……スルーホール、２０、２４……配向膜、２１……カラーフィルタ層、２２……オーバーコート層、２３……対向電極、２６……スペーサ、１０４、１０５……半導体膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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