(57)【要約】【課題】本発明は、ＱＰＷ動作が可能なＮＡＮＤ型の多値フラッシュメモリにおいて、微細化にともなうプログラムディスターブを改善できるようにする。【解決手段】たとえば、ＱＰＷ動作の際に、複数のビット線ＢＬに対応して設けられる複数のセンスアンプ２０１により、選択メモリセルＭＣのしきい値がベリファイローレベルに達するまでは対応するビット線ＢＬを電圧ＶＳＳにバイアスさせ、選択メモリセルＭＣのしきい値がベリファイローレベルに達したら対応するビット線ＢＬを電圧ＶＳＳよりも高い電圧Ｖｂｌにバイアスさせ、選択メモリセルＭＣのしきい値がベリファイレベルに達したら対応するビット線ＢＬを電圧Ｖｂｌよりもさらに高い電圧ＶＤＤＳＡにバイアスさせ続けるともに、選択メモリセルＭＣ以外の非選択メモリセルＭＣに対応するビット線ＢＬを電圧ＶＤＤＳＡにバイアスさせ続ける。【選択図】図７
2011008838.tif 000002
【特許請求の範囲】
【請求項１】
データの書き替えが可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、
前記選択メモリセルのしきい値が第１の書き込み状態に達するまでは対応するビット線を第１の電圧にバイアスし、前記選択メモリセルのしきい値が前記第１の書き込み状態に達したら対応するビット線を前記第１の電圧よりも高い第２の電圧にバイアスし、前記選択メモリセルのしきい値が第２の書き込み状態に達したら対応するビット線を前記第２の電圧よりもさらに高い第３の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第３の電圧にバイアスし続ける複数のセンスアンプと
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み回路は、前記書き込み電圧を徐々に増加させながら前記データの書き込みを繰り返すことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプはそれぞれ内部ラッチ回路を含み、前記内部ラッチ回路のラッチデータがローレベルの場合にオフし、ハイレベルの場合にオンする第１のｎチャネルＭＯＳトランジスタと、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第１のｐチャネルＭＯＳトランジスタ、および、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第２，第３のｎチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプはそれぞれ内部ラッチ回路を含み、前記内部ラッチ回路のラッチデータがローレベルの場合にオフし、ハイレベルの場合にオンする第１のｎチャネルＭＯＳトランジスタと、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第１，第２，第３のｐチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第１のｎチャネルＭＯＳトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第１のｐチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオフし、ローレベルの場合にオンする第１のｐチャネルＭＯＳトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第２のｐチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第１のｎチャネルＭＯＳトランジスタと、書き込み時にはハイレベルに設定され、非書き込み時にはローレベルに設定されるノードが、ハイレベルの場合にオンし、ローレベルの場合にオフする第２のｎチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記選択メモリセルのしきい値が前記第１の書き込み状態に達したか否かを記憶する外部ラッチ回路をさらに具備し、
前記複数のセンスアンプは、前記外部ラッチ回路のラッチデータがハイレベルの場合にオンし、ローレベルの場合にオフする第１のｎチャネルＭＯＳトランジスタと、書き込み時にはローレベルに設定され、非書き込み時にはハイレベルに設定されるノードが、ローレベルの場合にオンし、ハイレベルの場合にオフする第１のｐチャネルＭＯＳトランジスタと、を有する、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
データの書き替えが可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、
前記複数のビット線に対応して設けられた複数のセンスアンプと
を具備し、
前記複数のセンスアンプは、
前記選択メモリセルのしきい値が第１の書き込み状態に達するまでは対応するビット線を第１の電圧にバイアスし、前記選択メモリセルのしきい値が前記第１の書き込み状態に達したら対応するビット線を前記第１の電圧よりも高い第２の電圧にバイアスし、前記選択メモリセルのしきい値が第２の書き込み状態に達したら対応するビット線を前記第２の電圧よりもさらに高い第３の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第３の電圧にバイアスし続けることを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１０】
前記書き込み回路は、前記書き込み電圧を徐々に増加させながら前記データの書き込みを繰り返すことを特徴とする請求項９に記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその書き込み方法に関するもので、たとえば、プログラム（書き込み）動作時において、１つのメモリセルに対して２ビット以上の多値データを記憶させることが可能なＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）に関する。
【背景技術】
【０００２】
電気的にデータの書き換えが可能なＮＡＮＤ型フラッシュメモリは、電荷蓄積層（浮遊ゲート）と制御ゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタを不揮発性の記憶素子（フラッシュメモリセル）として用いている。たとえば、浮遊ゲートに電子を注入することによって、フラッシュメモリセルに対するデータの書き込みが行われる。データの読み出し（リード動作）は、浮遊ゲートへの電子の注入／非注入に応じて変化する、セル電流をセンスアンプによりセンスすることによって行われる。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリにおいては、ビット単価を下げる、または、１メモリチップあたりの記憶容量を増大させることが可能な、多値フラッシュメモリが注目されている。多値フラッシュメモリでは、１個のフラッシュメモリセルに、しきい値の異なる複数ビットのデータが記憶される。たとえば、２ビットのデータを記憶させるものの場合、それぞれのフラッシュメモリセルはデータに応じた４つのしきい値帯（電圧分布）を持つ。より信頼性の高いデバイスを得るためには、フラッシュメモリセルのしきい値を精度よく制御することがとても重要である。
【０００４】
フラッシュメモリセルのしきい値を高精度に制御する技術として、書き込み電圧（Ｖｐｇｍ）を複数の書き込みパルスに分割し、各書き込みパルスの電圧を一定の割合でステップアップさせながらデータの書き込みを繰り返し行う方法が提案されている。書き込みパルスを印加するごとに変化するフラッシュメモリセルのしきい値を確認（ベリファイ）し、そのしきい値が所定のベリファイレベルに達したら、書き込みパルスの印加をやめて書き込みを終了する。たとえば、書き込みパルスのステップアップ電圧（ΔＶｐｇｍ）を０．２Ｖとした場合、原理的には１つのしきい値の分布幅を０．２Ｖに制御できる。ステップアップ電圧の割合を小さくすれば、しきい値の分布幅はより狭くできる。ところが、より多くの数の書き込みパルスが必要になり、書き込み時間が長くなる問題が生じる。
【０００５】
一方、加工寸法の微細化の進歩にともない、フラッシュメモリセル間の距離が短くなることにより、隣接する浮遊ゲート間の容量結合によってフラッシュメモリセルのしきい値が変動してしまう問題が顕著になってきている。この場合、それぞれのフラッシュメモリセルのしきい値差（読み出しマージン）が小さくなってしまう。
【０００６】
これらの問題を回避する方法として、Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ（以下、ＱＰＷ）動作が提案されている（たとえば、特許文献１参照）。ここでいうＱＰＷ動作とは、たとえば、メモリセルに書き込み電圧と書き込み制御電圧とを供給してデータの書き込みを行い、そのメモリセルのしきい値が第１の書き込み状態に達したら上記書き込み制御電圧の供給状態を変えて上記メモリセルに対するデータの書き込みを繰り返し行い、メモリセルのしきい値が第２の書き込み状態に達したら上記書き込み制御電圧の供給状態をさらに変えて上記メモリセルに対する書き込みを禁止する書き込み方法である。すなわち、このＱＰＷ動作によれば、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることが可能である。
【０００７】
しかしながら、微細化の進歩にしたがい、フラッシュメモリセルの加工が難しくなるにつれて、ビット線からのリーク電流の増加が問題となってきている。たとえば、ＱＰＷ動作においては、非書き込みのフラッシュメモリセルにつながるビット線の電位レベルが、書き込みパルスの印加前に電圧ＶＤＤＳＡに固定される。その後、そのビット線の電位レベルがフローティング状態となって、リーク電流により書き込みパルスの印加中にさらに下がると、対応するフラッシュメモリセルのチャネル領域−浮遊ゲート間の電界（電位差）が大きくなる。つまり、書き込みパルス印加中のビット線の電位レベルの低下は、フラッシュメモリセルのしきい値を変動させる要因となる。このように、従来のＱＰＷ動作において、リーク電流の増加はプログラムディスターブ（誤書き込み）を招く原因となっていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１９６９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の問題点を解決すべくなされたもので、プログラム動作時において、ＱＰＷ動作を行う際のビット線電圧を適正に制御でき、微細化にともなうプログラムディスターブを改善することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、データの書き替えが可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、前記選択メモリセルのしきい値が第１の書き込み状態に達するまでは対応するビット線を第１の電圧にバイアスし、前記選択メモリセルのしきい値が前記第１の書き込み状態に達したら対応するビット線を前記第１の電圧よりも高い第２の電圧にバイアスし、前記選択メモリセルのしきい値が第２の書き込み状態に達したら対応するビット線を前記第２の電圧よりもさらに高い第３の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第３の電圧にバイアスし続ける複数のセンスアンプとを具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
また、本願発明の一態様によれば、データの書き替えが可能な複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、前記複数の不揮発性メモリセルに与える書き込み電圧を制御して、選択メモリセルにデータの書き込みを行う書き込み回路と、前記複数のビット線に対応して設けられた複数のセンスアンプとを具備し、前記複数のセンスアンプは、前記選択メモリセルのしきい値が第１の書き込み状態に達するまでは対応するビット線を第１の電圧にバイアスし、前記選択メモリセルのしきい値が前記第１の書き込み状態に達したら対応するビット線を前記第１の電圧よりも高い第２の電圧にバイアスし、前記選択メモリセルのしきい値が第２の書き込み状態に達したら対応するビット線を前記第２の電圧よりもさらに高い第３の電圧にバイアスし続けるとともに、前記選択メモリセル以外の非選択メモリセルに対応するビット線を前記第３の電圧にバイアスし続けることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【００１２】
上記の構成により、プログラム動作時において、ＱＰＷ動作を行う際のビット線電圧を適正に制御でき、微細化にともなうプログラムディスターブを改善することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１にしたがった不揮発性半導体記憶装置（ＮＡＮＤ型の多値フラッシュメモリ）の構成例を示すブロック図である。
【図２】図１の多値フラッシュメモリにおける、メモリセルアレイの構成例を示すブロック図である。
【図３】図２のメモリセルアレイにおけるブロックの構成例を示す回路図である。
【図４】図２のメモリセルアレイの、カラム方向の構造を示す断面図である。
【図５】図１の多値フラッシュメモリにおける、カラム制御回路の構成例を示すブロック図である。
【図６】図５のカラム制御回路における、センスアンプ回路の構成例を示すブロック図である。
【図７】図６のセンスアンプ回路における、センスアンプの構成例を示す回路図である。
【図８】図４に示したメモリセルアレイを例に、プログラム動作時のデータ書き込み動作を説明するための断面図である。
【図９】図４に示したメモリセルアレイを例に、プログラム動作時のデータ非書き込み動作を説明するための断面図である。
【図１０】図１の多値フラッシュメモリにおける、プログラム動作時の書き込みパルスを説明するために示す波形図である。
【図１１】図１の多値フラッシュメモリにおける、プログラム動作時のデータ書き込み／ベリファイ動作（ベリファイ書き込み）を説明するために示す図である。
【図１２】図１の多値フラッシュメモリにおける、プログラム動作時のＱＰＷ動作（ベリファイセンス）を説明するために示す図である。
【図１３】図１の多値フラッシュメモリにおける、プログラム動作時のＱＰＷ動作（ベリファイセンス）を説明するために示す図である。
【図１４】図１の多値フラッシュメモリにおける、２ビットのデータとしきい値電圧との関係を示す図である。
【図１５】実施例１に係る、プログラム動作時のＱＰＷ動作の流れを説明するために示すフローチャートである。
【図１６】実施例１に係る、プログラム動作時のＱＰＷ動作の流れを説明するために示すタイミングチャートである。
【図１７】実施例１に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図１８】実施例１に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図１９】実施例１に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２０】図４に示したメモリセルアレイを例に、ＱＰＷ動作の際のデータ書き込み動作を説明するための断面図である。
【図２１】実施例１に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２２】実施例１に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２３】本発明の実施例１に係るセンスアンプの、他の構成例を示す回路図である。
【図２４】本発明の実施例２に係るセンスアンプの構成例を示す回路図である。
【図２５】実施例２に係る、プログラム動作時のＱＰＷ動作の流れを説明するために示すタイミングチャートである。
【図２６】実施例２に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２７】実施例２に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２８】実施例２に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図２９】実施例２に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３０】実施例２に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３１】本発明の実施例２に係るセンスアンプの、他の構成例を示す回路図である。
【図３２】本発明の実施例３に係るセンスアンプの構成例を示す回路図である。
【図３３】実施例３に係る、プログラム動作時のＱＰＷ動作の流れを説明するために示すタイミングチャートである。
【図３４】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３５】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３６】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３７】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３８】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図３９】実施例３に係る、ＱＰＷ動作の際のセンスアンプの動作について説明するために示す回路図である。
【図４０】本発明の実施例３に係るセンスアンプの、他の構成例を示す回路図である。
【図４１】図４０に示したセンスアンプの、プログラム動作時のＱＰＷ動作の流れを説明するためのタイミングチャートである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【実施例１】
【００１５】
図１は、本発明の実施例１にしたがった不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すものである。本実施例１では、ＱＰＷ動作が可能な多値フラッシュメモリを例に説明する。
【００１６】
図１において、メモリセルアレイ１内には複数のフラッシュメモリセル（ＮＡＮＤセル）、複数のビット線および複数のワード線が設けられている。複数のフラッシュメモリセルは不揮発性の記憶素子であって、たとえばマトリクス状に配置されている。
【００１７】
カラム制御回路２は、メモリセルアレイ１に隣接して設けられている。カラム制御回路２は、メモリセルアレイ１内のビット線を制御し、フラッシュメモリセルのデータの消去、フラッシュメモリセルへのデータの書き込み、さらには、フラッシュメモリセルからのデータの読み出しを行う。カラム制御回路２内には、複数のセンスアンプ回路２００が設けられている。
【００１８】
ロウ制御回路３が、メモリセルアレイ１に隣接して設けられている。ロウ制御回路３は、メモリセルアレイ１内のワード線を選択し、選択／非選択のワード線に、消去、書き込み、または、読み出しに必要な電圧を供給する。
【００１９】
また、メモリセルアレイ１の近傍には、メモリセルアレイ１内のソース線を制御するソース線制御回路４と、メモリセルアレイ１が形成されるｐ型ウェルを制御するＰウェル制御回路５と、が設けられている。
【００２０】
データ入出力バッファ６は、外部Ｉ／Ｏ線を介して、ホスト（図示していない）に接続されている。このデータ入出力バッファ６は、ホストからの書き込みデータの受け取り、ホストへの読み出しデータの出力、および、ホストからのアドレスデータおよびコマンドデータの受け取りを行う。データ入出力バッファ６で受け取った書き込みデータは、カラム制御回路２に送られる。また、データ入出力バッファ６は、カラム制御回路２を介して、メモリセルアレイ１内から読み出された読み出しデータを受け取る。
【００２１】
メモリセルアレイ１内のフラッシュメモリセルの選択を行うため、データ入出力バッファ６で受け取ったホストからのアドレスデータが、コマンド・インターフェイス７およびステートマシン８を介して、カラム制御回路２およびロウ制御回路３に送られる。
【００２２】
また、データ入出力バッファ６で受け取ったホストからのコマンドデータが、コマンド・インターフェイス７に送られる。コマンド・インターフェイス７は、ホストからの外部制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータか、コマンドデータか、アドレスデータかを判断し、コマンドデータであれば、それを受け取りコマンド信号としてステートマシン８に転送する。
【００２３】
ステートマシン８は、フラッシュメモリ全体の管理を行うものであり、コマンド・インターフェイス７からのコマンド信号に応じて、読み出し、書き込み、消去の各動作およびデータの入出力管理を行う。
【００２４】
図２は、上記したメモリセルアレイ１の構成例を示すものである。メモリセルアレイ１内は、複数のブロックＢＬＯＣＫ（本例の場合、ＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３）に分割されている。ブロックＢＬＯＣＫは消去の最小単位である。各ブロックＢＬＯＣＫ内には、それぞれ図３に示すように、複数（たとえば、８５１２個）のＮＡＮＤ型メモリユニットＭＵが設けられている。
【００２５】
各ＮＡＮＤ型メモリユニットＭＵには、直列に接続された、たとえば４個のフラッシュメモリセルＭＣが設けられている。一方の端部のフラッシュメモリセルＭＣは、それぞれ、選択ゲート線ＳＧＤ＿ｉに共通に接続された選択ゲートＳ１を介して、対応するビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５６，ＢＬｏ０〜ＢＬｏ４２５６）に接続されている。他方の端部のフラッシュメモリセルＭＣは、それぞれ、選択ゲート線ＳＧＳ＿ｉに共通に接続された選択ゲートＳ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅに接続されている。
【００２６】
それぞれのフラッシュメモリセルＭＣは、制御ゲート、浮遊ゲート（電荷蓄積層）、ソースおよびドレインを有し、４個のフラッシュメモリセルＭＣの各制御ゲートは、対応するワード線ＷＬ（ＷＬ０＿ｉ〜ＷＬ３＿ｉ）のうちのいずれかに共通に接続されている。
【００２７】
０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとに対し、互いに独立にデータの書き込みと読み出しとが行われる。たとえば、１本のワード線ＷＬに制御ゲートが共通に接続されている８５１２個のフラッシュメモリセルＭＣのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のフラッシュメモリセルＭＣに対して、同時に、データの書き込みと読み出しとが行われる。なお、各フラッシュメモリセルＭＣがそれぞれ１ビットのデータを記憶する場合、４２５６個のフラッシュメモリセルＭＣに記憶される４２５６ビットのデータがページという単位を構成する。よって、１つのフラッシュメモリセルＭＣが２ビットのデータを記憶する場合、４２５６個のフラッシュメモリセルＭＣは２ページ分のデータを記憶する。したがって、奇数番目のビット線ＢＬｏに接続される４２５６個のフラッシュメモリセルＭＣで別のページが構成され、同一ページ内の４２５６個のフラッシュメモリセルＭＣに対しても、同時に、データの書き込みと読み出しとが行われる。
【００２８】
図４は、上記したメモリセルアレイ１の、カラム方向（ビット線ＢＬに沿う方向）の断面構造を示すものである。ｐ型基板１０上にｎ型ウェル１１が形成され、ｎ型ウェル１１内にｐ型ウェル１２が形成されている。各フラッシュメモリセルＭＣは、ｎ型拡散層１３で形成されたソースおよびドレインと、ソース・ドレイン間のチャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜を介して設けられたワード線ＷＬとなる制御ゲートＣＧと、から構成されている。
【００２９】
各選択ゲートＳ１は、ｎ型拡散層１３で形成されたソースおよびドレインと、積層された二重構造のゲート電極ＳＧと、から構成されている。ゲート電極ＳＧは選択ゲート線ＳＧＤ＿ｉに接続されている。選択ゲート線ＳＧＤ＿ｉおよびワード線ＷＬは、ともに、図１中のロウ制御回路３に接続され、そのロウ制御回路３からの出力信号によって制御される。
【００３０】
各選択ゲートＳ２は、ｎ型拡散層１３で形成されたソースおよびドレインと、積層された二重構造のゲート電極ＳＧと、から構成されている。ゲート電極ＳＧは選択ゲート線ＳＧＳ＿ｉに接続されている。選択ゲート線ＳＧＳ＿ｉおよびワード線ＷＬは、ともに、図１中のロウ制御回路３に接続され、そのロウ制御回路３からの出力信号によって制御される。
【００３１】
隣接する各フラッシュメモリセルＭＣは互いにソース／ドレインを共有するとともに、端部の各フラッシュメモリセルＭＣは隣接する選択ゲートＳ１または選択ゲートＳ２の一方とソース／ドレインを共有する。また、隣接する各メモリユニットＭＵは、選択ゲートＳ１または選択ゲートＳ２のソース／ドレインを共有している。
【００３２】
４個のフラッシュメモリセルＭＣと選択ゲートＳ１，Ｓ２とからなるＮＡＮＤ型メモリユニットＭＵの一端（選択ゲートＳ１のドレイン）は、コンタクトホール電極ＣＢ１を介して、第１層のメタル配線層Ｍ０に接続されている。このメタル配線層Ｍ０は、ヴィアホール電極Ｖ１を介して、ビット線ＢＬとなる第２層のメタル配線層Ｍ１に接続されている。ビット線ＢＬは、図１中のカラム制御回路２に接続されている。
【００３３】
ＮＡＮＤ型メモリユニットＭＵの他端（選択ゲートＳ２のソース）は、コンタクトホール電極ＣＢ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅとなる第１層のメタル配線層Ｍ２に接続されている。共通ソース線Ｃ−ｓｏｕｒｃｅは、図１中のソース線制御回路４に接続されている。
【００３４】
ｎ型ウェル１１の表面にはｎ型拡散層１４が、ｐ型ウェル１２の表面にはｐ型拡散層１５が、それぞれ形成されている。ｎ型拡散層１４およびｐ型拡散層１５は、コンタクトホール電極ＣＢ３，ＣＢ４を個々に介して、ウェル線Ｃ−ｐ−ｗｅｌｌとなる第１層のメタル配線層Ｍ３にともに接続されている。ウェル線Ｃ−ｐ−ｗｅｌｌは、図１中のＰウェル制御回路５に接続されている。
【００３５】
図５は、上記したカラム制御回路２の構成例を示すものである。本実施例の場合、カラム制御回路２には、同一のカラム番号に対応する、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとからなる２本のビット線ＢＬごとに、センスアンプ回路２００がそれぞれ設けられている。
【００３６】
上記センスアンプ回路２００と偶数番目のビット線ＢＬｅとの間にはカラム選択用のｎチャネルＭＯＳトランジスタＱｎ１が接続され、上記センスアンプ回路２００と奇数番目のビット線ＢＬｏとの間にはカラム選択用のｎチャネルＭＯＳトランジスタＱｎ２が接続されている。ｎチャネルＭＯＳトランジスタＱｎ１のゲートには信号ＥＶＥＮＢＬが、ｎチャネルＭＯＳトランジスタＱｎ２のゲートには信号ＯＤＤＢＬが、たとえば、上記ステートマシン８よりそれぞれ与えられる。
【００３７】
偶数番目および奇数番目のビット線ＢＬｅ，ＢＬｏは、ｎチャネルＭＯＳトランジスタＱｎ１，Ｑｎ２によっていずれか一方が選択され、それぞれ、対応するセンスアンプ回路２００に接続されて、データ書き込みあるいはデータ読み出しのための制御が行われる。すなわち、信号ＥＶＥＮＢＬがハイレベル（Ｈ）、信号ＯＤＤＢＬがローレベル（Ｌ）のときは、ｎチャネルＭＯＳトランジスタＱｎ１が導通して偶数番目のビット線ＢＬｅが選択され、そのビット線ＢＬｅがセンスアンプ回路２００に接続される。信号ＥＶＥＮＢＬがＬレベル、信号ＯＤＤＢＬがＨレベルのときは、ｎチャネルＭＯＳトランジスタＱｎ２が導通して奇数番目のビット線ＢＬｏが選択され、そのビット線ＢＬｏがセンスアンプ回路２００に接続される。なお、上記信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅに接続されている全てのカラム選択用のｎチャネルＭＯＳトランジスタＱｎ１に共通に供給され、上記信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏに接続されている全てのカラム選択用のｎチャネルＭＯＳトランジスタＱｎ２に共通に供給される。なお、非選択のビット線ＢＬ（ＢＬｅ，ＢＬｏ）については、図示していない他の回路で制御される。
【００３８】
図６は、上記したセンスアンプ回路２００の構成例を示すものである。センスアンプ回路２００には、フラッシュメモリセルＭＣにデータを書き込み、かつ、フラッシュメモリセルＭＣからデータを読み出すための、センスアンプ（Ｓ／Ａ）２０１が設けられている。センスアンプ２０１には演算回路２０２が接続され、演算回路２０２にはデータ（Ｄａｔａ）ラッチ回路２０３が接続され、データラッチ回路２０３にはカラムデコーダ２０４が接続されている。
【００３９】
カラムデコーダ２０４は、ステートマシン８からのアドレスデータをデコードし、その結果に応じて、つまり、当該アドレスに対応する、データ入出力バッファ６からの書き込みデータをデータラッチ回路２０３に出力する。また、カラムデコーダ２０４は、メモリセルアレイ１内からセンスアンプ２０１および演算回路２０２を介して読み出され、データラッチ回路２０３に格納された読み出しデータを取り込んで、データ入出力バッファ６に出力する。
【００４０】
データラッチ回路２０３は、複数の外部データラッチ（図示していない）を有する。たとえば、外部データラッチ１，２は、書き込み後にフラッシュメモリセルＭＣのしきい値を確認する、いわゆる書き込みベリファイ時の結果を格納する。また、外部データラッチ３は、ホストから入力された書き込みデータまたはホストへ出力する読み出しデータを一時的に格納する。
【００４１】
演算回路２０２は、センスアンプ２０１の動作を制御するものであって、対応するビット線ＢＬに動作に必要な電圧をバイアス（フォース）させるためのものである。たとえば、演算回路２０２は、ＱＰＷ動作において、データラッチ回路２０３の外部データラッチ１，２に格納された書き込みベリファイ時の結果にしたがって、センスアンプ２０１を制御する。
【００４２】
センスアンプ２０１は、対応するビット線ＢＬに動作に応じた電圧を印加するためのもので、ＱＰＷ動作において、ビット線ＢＬを、必要な３種類の電圧（たとえば、ＶＤＤＳＡ，ＶＳＳ，Ｖｂｌ（または、ＶＱＰＷと表記する場合もある）のいずれかにバイアスさせる機能を有する。なお、各電圧ＶＤＤＳＡ，ＶＳＳ，Ｖｂｌは、“ＶＳＳ＜Ｖｂｌ＜ＶＤＤＳＡ”の関係を持つ。
【００４３】
図７は、上記したセンスアンプ２０１の構成例を示すものである。センスアンプ２０１は、内部ラッチ回路２０１ａを有する。内部ラッチ回路２０１ａは、ｐチャネルＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｐ１３と、ｎチャネルＭＯＳトランジスタＱｎ１１，Ｑｎ１２，Ｑｎ１３と、から構成されている。ｐチャネルＭＯＳトランジスタＱｐ１１の電流通路の一端は、センスアンプ２０１の電源電圧ＶＤＤＳＡに接続され、他端は、ｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の他端は、接地（電圧ＶＳＳに接続）されている。ｐチャネルＭＯＳトランジスタＱｐ１２の電流通路の一端は、電源電圧ＶＤＤＳＡに接続され、他端は、ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の一端に接続されている。ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ１３の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１３の電流通路の他端は、接地されている。
【００４４】
上記ｐチャネルＭＯＳトランジスタＱｐ１１および上記ｎチャネルＭＯＳトランジスタＱｎ１１の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の他端とｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の一端との接続点に共通に接続され、信号ＩＮＶ（ノードＩＮＶの電位）が与えられる。上記ｐチャネルＭＯＳトランジスタＱｐ１３および上記ｎチャネルＭＯＳトランジスタＱｎ１２の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ１１の電流通路の他端とｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の一端との接続点に共通に接続され、信号ＬＡＴ（信号ＩＮＶとは逆相のノードＬＡＴの電位）が与えられる。ｐチャネルＭＯＳトランジスタＱｐ１２のゲートには信号ＲＳＴ＿ＰＣＯが与えられ、ｎチャネルＭＯＳトランジスタＱｎ１３のゲートには信号ＳＴＢｎが与えられる。
【００４５】
また、上記ｐチャネルＭＯＳトランジスタＱｐ１１および上記ｎチャネルＭＯＳトランジスタＱｎ１１の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ２１の電流通路の一端とｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の一端との接続点にも共通に接続されている。ｐチャネルＭＯＳトランジスタＱｐ２１の電流通路の他端は、ｐチャネルＭＯＳトランジスタＱｐ２２を介して、センスアンプ２０１の電源電圧ＶＤＤＳＡに接続されている。ｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の一端に接続されるとともに、上記演算回路２０２に接続されている。ｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の他端、および、ｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の一端には、ＱＰＷ動作の際に、演算回路２０２によってデータラッチ回路２０３の外部データラッチ１，２に格納された書き込みベリファイ時の結果（信号ＢＵＳ）が、ＢＵＳ線を介して与えられる。ｎチャネルＭＯＳトランジスタＱｎ２１のゲートには信号ＲＳＴ＿ＮＣＯが与えられ、ｐチャネルＭＯＳトランジスタＱｐ２２のゲートには信号ＳＴＢｎが与えられる。ｐチャネルＭＯＳトランジスタＱｐ２１のゲートには、キャパシタ（たとえば、２５ｆＦ）Ｃａの一方の電極が接続されて、信号ＳＥＮ（ノードＳＥＮの電位）が与えられる。キャパシタＣａの他方の電極には、信号ＣＬＫが与えられる。
【００４６】
上記ｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ２３，Ｑｎ２４の電流通路の一端（ノードＣＯＭ）にそれぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２３の電流通路の他端は、上記ｐチャネルＭＯＳトランジスタＱｐ２１のゲート、および、ｎチャネルＭＯＳトランジスタＱｎ２５の電流通路の一端に、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２５の電流通路の他端およびｎチャネルＭＯＳトランジスタＱｎ２４の電流通路の他端には、ｐチャネルＭＯＳトランジスタＱｐ２３の電流通路の一端が共通に接続されている。ｐチャネルＭＯＳトランジスタＱｐ２３の電流通路の他端は、センスアンプ２０１の電源電圧ＶＤＤＳＡに接続されている。ｎチャネルＭＯＳトランジスタＱｎ２２のゲートには信号ＳＥＴが与えられ、ｎチャネルＭＯＳトランジスタＱｎ２３のゲートには信号ＸＸＬが与えられ、ｎチャネルＭＯＳトランジスタＱｎ２４のゲートには信号ＢＬＸが与えられ、ｎチャネルＭＯＳトランジスタＱｎ２５のゲートには信号ＨＬＬが与えられ、ｐチャネルＭＯＳトランジスタＱｐ２３のゲートには信号ＩＮＶが与えられる。
【００４７】
また、上記ｎチャネルＭＯＳトランジスタＱｎ２３，Ｑｎ２４の電流通路の一端には、並列に接続された、ｐチャネルＭＯＳトランジスタＱｐ２４の電流通路の一端およびｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の一端が、それぞれ共通に接続されている。ｎチャネルＭＯＳトランジスタＱｎ２６のゲートには信号ＱＰＷｎが与えられ、ｐチャネルＭＯＳトランジスタＱｐ２４のゲートには信号ＢＵＳが与えられる。
【００４８】
上記ｐチャネルＭＯＳトランジスタＱｐ２４の電流通路の他端および上記ｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の他端の共通接続点には、ｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の一端が接続されている。ｎチャネルＭＯＳトランジスタＱｎ２７のゲートには信号ＢＬＣが与えられる。また、ｐチャネルＭＯＳトランジスタＱｐ２４の電流通路の他端およびｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の他端の共通接続点には、並列に接続された、ｎチャネルＭＯＳトランジスタＱｎ２８，Ｑｎ２９の電流通路の一端が、それぞれ共通に接続されている。ｎチャネルＭＯＳトランジスタＱｎ２８，Ｑｎ２９の電流通路の他端（共通接続点）は、ｎチャネルＭＯＳトランジスタＱｎ３０を介して、センスアンプ２０１の電源電圧ＶＤＤＳＡに接続されている。ｎチャネルＭＯＳトランジスタＱｎ２８のゲートには信号ＱＰＷｎが与えられ、ｎチャネルＭＯＳトランジスタＱｎ２９のゲートには信号ＬＡＴが与えられ、ｎチャネルＭＯＳトランジスタＱｎ３０のゲートには信号ＢＬＮが与えられる。
【００４９】
上記ｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の他端（ノードＢＬｌ）は、ｎチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅ（ＳＲＣＧＮＤ＝ＶＳＳ）に接続されている。ｎチャネルＭＯＳトランジスタＱｎ３１のゲートには信号ＧＲＳが与えられ、ｎチャネルＭＯＳトランジスタＱｎ３２のゲートには信号ＩＮＶが与えられる。また、ｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の他端は、ｎチャネルＭＯＳ型構造の高電圧用トランジスタＨＱｎ３３を介して、ビット線ＢＬに接続されている。この高電圧用トランジスタＨＱｎ３３のゲートには信号ＢＬＳが与えられる。
【００５０】
なお、上記した各信号は、演算回路２０２または図１に示したステートマシン８より与えられる。
【００５１】
上記した構成のセンスアンプ２０１において、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８は、ＱＰＷ動作を行わないときにオンされる、つまり、ＱＰＷ動作以外はゲートに信号ＱＰＷｎとして電圧ＶＴＨ（４．５Ｖ程度）が印加される。これにより、センスアンプ２０１は、従来のセンスアンプと同じ動作が保障される。一方、ＱＰＷ動作の際には、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８のゲートに、信号ＱＰＷｎとして電圧ＶＳＳが印加される。ｎチャネルＭＯＳトランジスタＱｎ２９は、内部ラッチ回路２０１ａのノードＬＡＴの電位が信号ＬＡＴとしてゲートに与えられ、その信号ＬＡＴに応じて、オン／オフが切り替わる。ｐチャネルＭＯＳトランジスタＱｐ２４は、演算回路２０２からのデータラッチ回路２０３の外部データラッチ１，２に格納された書き込みベリファイ時の結果が信号ＢＵＳとしてゲートに与えられ、その信号ＢＵＳに応じて、オン／オフが切り替わるものである。
【００５２】
センスアンプ２０１を上記のような構成としたことにより、制御の対象となるフラッシュメモリセルＭＣのしきい値に応じて、ビット線ＢＬの電位レベルを、電圧ＶＤＤＳＡ、電圧ＶＳＳ、または、電圧Ｖｂｌのいずれにもバイアスできるようになる。特に、ＱＰＷ動作において、非書き込み（“１”データ書き込み）のフラッシュメモリセル（非選択メモリセル）ＭＣにつながるビット線ＢＬ（非書き込みＢＬともいう）の電位レベルを電圧ＶＤＤＳＡに維持することが可能となる。
【００５３】
次に、上記した構成のセンスアンプ２０１を用いた、プログラム動作時におけるＱＰＷ動作について説明する。
【００５４】
ここで、本実施例の説明をする前に、まず、多値フラッシュメモリで既に用いられているＱＰＷ動作について簡単に説明する。プログラム動作時にＱＰＷ動作を実施すると、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることができる。
【００５５】
すなわち、多値フラッシュメモリのプログラム動作時、データの書き込みは、上述したようにページ単位で行われる。まずは、たとえば図８に示すように、選択メモリセル（“０”データ書き込みを行うフラッシュメモリセル）ＭＣのワード線ＷＬ３＿０に高電圧（書き込み電圧Ｖｐｇｍ）を印加する（その他の、非選択メモリセルＭＣのワード線ＷＬ０＿０，ＷＬ１＿０，ＷＬ２＿０の印加電圧はＶＰＡＳＳ）。その際、書き込みを行いたい選択メモリセルＭＣについては、対応するビット線ＢＬ（書き込みＢＬともいう）の電位レベルを電圧ＶＳＳにバイアスするとともに、選択ゲートＳ１をオン（選択ゲート線ＳＧＤ＿０＝Ｖｓｇ）させ、チャネル領域を電圧ＶＳＳ（０Ｖ）に設定する（選択ゲート線ＳＧＳ＿０＝０）。これにより、書き込みを行うフラッシュメモリセルＭＣにおいては、浮遊ゲートＦＧとチャネル領域との間に高電界がかかり、チャネル領域側から浮遊ゲートＦＧに電子が注入されて、選択メモリセルＭＣへの“０”データの書き込みが行われる。
【００５６】
非書き込みのフラッシュメモリセルＭＣに対しては、たとえば図９に示すように、ビット線ＢＬの電位レベルを電圧ＶＤＤＳＡにバイアスするとともに、選択ゲートＳ１，Ｓ２をカットオフさせる。すると、チャネル領域がフローティング（Ｖｉｎｈｉｂｉｔ）状態となる。このため、浮遊ゲートＦＧとチャネル領域との間に高電界がかからず、非選択メモリセルＭＣへの“０”データの書き込みは行われない。
【００５７】
通常、ＮＡＮＤ型フラッシュメモリにおけるプログラム動作は、たとえば図１０に示すように、選択ワード線ＷＬに書き込みパルスＰＰを印加して選択メモリセルＭＣへのデータの書き込みを行い、その後、選択ワード線ＷＬにベリファイパルスＶＰを印加してベリファイを行う、という繰り返し動作により行われる。つまり、書き込みを行った後のベリファイ動作において、ベリファイレベル（Ｖｅｒｉｆｙ電圧）ＶＬよりも選択メモリセルＭＣのしきい値が低い場合（ベリファイフェイル）、次の周期（ステップまたはサイクル）においても、ビット線ＢＬの電位レベルを電圧ＶＳＳにバイアスし、追加の書き込みを行う。その際、書き込みパルスＰＰの書き込み電圧Ｖｐｇｍを一定の割合（ΔＶｐｇｍ）でステップアップする。こうして、図１１に示すように、選択メモリセルＭＣのしきい値を少しずつシフトさせていく。そして、ベリファイレベルＶＬよりも選択メモリセルＭＣのしきい値が高くなった場合（ベリファイパス）には、次の周期において、その選択メモリセルＭＣにつながるビット線ＢＬの電位レベルを電圧ＶＤＤＳＡによって充電する。こうすることによって、ベリファイパスした選択メモリセルＭＣについては、それ以上の追加の書き込みが行われないようにする。以上の動作を「ベリファイ書き込み」といい、この「ベリファイ書き込み」を行うと、書き込み後の選択メモリセルＭＣのしきい値分布の下裾（分布幅）を、行わない場合よりも狭くできる。
【００５８】
書き込み後の選択メモリセルＭＣのしきい値の分布幅をさらに狭くしたい場合には、図１０に示したステップアップ電圧ΔＶｐｇｍをより小さくし、書き込みのステップ（書き込みパルス）数を増やせばよい。しかしながら、ステップ数を増やすと、プログラム動作のための書き込み時間が増大してしまう。
【００５９】
一方、ＱＰＷ動作では、たとえば図１２および図１３（ａ），（ｂ）に示すように、ベリファイ動作時に、ベリファイレベル（Ｖｅｒｉｆｙ  Ｌｅｖｅｌ）ＶＬおよびベリファイレベルＶＬよりも低いベリファイローレベル（Ｖｅｒｉｆｙ  Ｌｏｗ  Ｌｅｖｅｌ）ＶＬＬの、２つのレベルでセンス（Ｓｅｎｓｅ１／Ｓｅｎｓｅ２）が行われる。ベリファイローレベルＶＬＬよりもしきい値の低い選択メモリセル（書き込み未完了セル（１））ＭＣについては、次の周期において、通常の書き込み動作（追加の書き込み）が行われる。これに対し、ベリファイローレベルＶＬＬをパスしたものの、ベリファイレベルＶＬをパスしていない選択メモリセル（書き込み不完全セル（２））ＭＣについては、次の周期において、ビット線ＢＬの電位レベルを電圧Ｖｂｌ（ＶＳＳ＜Ｖｂｌ＜ＶＤＤＳＡ）にバイアスする。こうして、チャネル領域を電圧Ｖｂｌにより充電し、追加の書き込みよりも低い電界が浮遊ゲートＦＧとチャネル領域との間にかかるようにすることによって、しきい値の分布幅を小さくする。同様に、ベリファイレベルＶＬよりもしきい値の高い選択メモリセル（書き込み完了セル（３））ＭＣについては、次の周期において、追加の書き込みは行わない。
【００６０】
このように、上述したＱＰＷ動作によれば、ステップアップ電圧ΔＶｐｇｍはそのまま（ステップ数は変更しない）で、書き込み時間の増加を抑えつつ、書き込み後のしきい値の分布幅を狭めることが可能となる。
【００６１】
なお、ＱＰＷ動作を行う際のビット線ＢＬの電位レベルは、上記したセンスアンプ２０１より与えられる、ＶＤＤＳＡ，Ｖｂｌ，ＶＳＳの３種類の電圧によって制御される。センスアンプ２０１は、ビット線ＢＬの電位レベルを電圧ＶＤＤＳＡにもバイアスし続けることができるので、たとえ、メモリセルＭＣの微細化によってビット線ＢＬのリーク電流が増加したとしても、非書き込みＢＬの電位レベルを電圧ＶＤＤＳＡに維持することが可能となる。すなわち、ＱＰＷ動作において、微細化によるリーク電流の増加にともなう誤書き込みを防止できる。
【００６２】
次に、本実施例に係る多値フラッシュメモリの動作について簡単に説明する。なお、本実施例では、多値データとして、２ビットのデータ、つまり４値を１つのフラッシュメモリセルに記憶する場合を例に説明する。
【００６３】
図１４は、多値フラッシュメモリにおける、２ビットのデータとフラッシュメモリセルＭＣのしきい値電圧との関係を示すものである。２ビットのデータとは、“１１”，“１０”，“０１”，“００”の４値である。各データの２つのビットは異なるロウアドレス（異なるページ）に属する。
【００６４】
図１４に示すように、２ビットのデータは、しきい値電圧の違いとしてフラッシュメモリセルＭＣに記憶される。本実施例の場合、フラッシュメモリセルＭＣのしきい値が最も低い状態（たとえば、しきい値電圧が負の状態）を“１１”データとし、しきい値が２番目に低い状態（たとえば、しきい値電圧が正の状態）を“１０”データとし、しきい値が３番目に低い状態（たとえば、しきい値電圧が正の状態）を“０１”データとし、しきい値が最も高い状態（たとえば、しきい値電圧が正の状態）を“００”データとする。
【００６５】
消去後、フラッシュメモリセルＭＣのデータは“１１”データとなる。このフラッシュメモリセルＭＣへの下位ページの書き込みデータが“０”データであれば、書き込みにより、フラッシュメモリセルＭＣは“１１”データの状態から“１０”データの状態に移る。“１”データの書き込みの場合は、フラッシュメモリセルＭＣは“１１”データのままである。
【００６６】
下位ページのデータの書き込みに続いて、そのフラッシュメモリセルＭＣへの上位ページのデータの書き込みが行われる。もし、書き込みデータが“１”データであれば、フラッシュメモリセルＭＣは、“１１”データあるいは“１０”データの状態がそのまま保持される。もし、書き込みデータが“０”データであれば、書き込みにより、“１１”データの状態は“０１”データの状態に、“１０”データの状態は“００”データの状態に、それぞれ移る。
【００６７】
書き込みの後に、書き込みが行われたフラッシュメモリセルＭＣからデータを読み出して、十分に書き込みが行われた否かを検証する、いわゆる書き込みベリファイが行われる。すなわち、センスアンプ２０１による読み出しデータは、たとえば、しきい値電圧が０Ｖ以下であれば、“１１”データとみなされる。また、しきい値電圧が０Ｖ以上で、かつ、１Ｖ以下ならば、“１０”データとみなされる。また、しきい値電圧が１Ｖ以上で、かつ、２Ｖ以下ならば、“０１”データとみなされる。また、しきい値電圧が２Ｖ以上ならば、“００”データとみなされる。
【００６８】
このように、１つのフラッシュメモリセルＭＣに２ビットのデータを記憶させる多値フラッシュメモリの場合、４値のしきい値が用いられる。実際のデバイス（メモリチップ）では、フラッシュメモリセルＭＣの特性にバラつきが生じるため、そのしきい値電圧もバラつく。このバラつきが大きいと、データの区別がつかなくなり、間違ったデータを読み出す可能性が高くなる。
【００６９】
本実施例の多値ラッシュメモリでは、ＱＰＷ動作によって、たとえば図中に破線で示したようなしきい値電圧の大きなバラつき（分布幅の広がり）を、実線で示すように、分布幅が狭くなるように抑制することが可能となる。つまり、読み出しマージン（しきい値差）の拡大が可能となる。したがって、２ビットのデータを記憶する場合に限らず、より多ビットのデータを記憶するのに好適である。
【００７０】
次に、上記した構成の多値フラッシュメモリにおいて、プログラム動作時のＱＰＷ動作におけるセンスアンプ２０１の動作について、具体的に説明する。
【００７１】
図１５および図１６は、ＱＰＷ動作における処理の流れを説明するために示すものである。因みに、図１５は、プログラムシーケンスを示すフローチャートであり、図１６は、プログラムシーケンスを示すタイミングチャートである。
【００７２】
まず、「Ｉｎｈｉｂｉｔ  ｓｃａｎ（プログラム動作時の前に行われるスキャン動作）」を行い、選択メモリセルＭＣにつながる書き込みビット線ＢＬ（“０”データ書き込みＢＬあるいは通常書き込みＢＬもしくは０−ｐｒｏｇ．ＢＬまたは０＿ＢＬとも表記する）に対応する、センスアンプ２０１の信号ＩＮＶの値を“Ｈ（ＨＩＧＨ）”に、非選択メモリセルＭＣにつながる非書き込みビット線ＢＬ（“１”データ書き込みＢＬあるいはｉｎｈｉｂｉｔ  ＢＬもしくは１−ｐｒｏｇ．ＢＬまたは１＿ＢＬとも表記する）に対応する、センスアンプ２０１の信号ＩＮＶの値を“Ｌ（ＬＯＷ）”に、それぞれ設定する（図１５のステップＳＴ０１、図１６の（ａ））。たとえば、初期セットフローにおいて、まずは、全てのセンスアンプ２０１内の内部ラッチ回路２０１ａのデータをリセット（ＩＮＶ＝“Ｈ”）する。その後、演算回路２０２によって信号ＲＳＴ＿ＮＣＯの値を“Ｈ”にし、ｎチャネルＭＯＳトランジスタＱｎ２１をオンさせることにより、データラッチ回路２０３の外部データラッチ３に格納されている書き込みデータ（外部データ）に応じて、書き込みビット線ＢＬにつながるセンスアンプ２０１の信号ＢＵＳの値が“Ｈ”に、非書き込みビット線ＢＬにつながるセンスアンプ２０１の信号ＢＵＳの値が“Ｌ”に、それぞれ設定される。こうして、それぞれのセンスアンプ２０１内の内部ラッチ回路２０１ａに外部データが転送されることにより、上記信号ＩＮＶとして、信号ＬＡＴとは逆相の値がそれぞれ設定される。
【００７３】
次いで、「ＢＬ  ｐｒｅ−ｃｈａｒｇｅ（Ａｆｔｅｒ  ｉｎｈｉｂｉｔ  ｓｃａｎ）＆ｐｒｏｇｒａｍ」において（図１５のステップＳＴ０２，ＳＴ０３、図１６の（ｂ），（ｃ））、たとえば図１７に示すように、演算回路２０２によって、信号ＢＬＮの値を“Ｌ”にしてｎチャネルＭＯＳトランジスタＱｎ３０をオフ、信号ＢＬＸ，ＢＬＣ，ＢＬＳの各値を“Ｈ”にしてｎチャネルＭＯＳトランジスタＱｎ２４，Ｑｎ２７，ＨＱｎ３３をオンさせる。非書き込みビット線ＢＬの場合、対応するセンスアンプ２０１の信号ＩＮＶの値が“Ｌ”なので、ｐチャネルＭＯＳトランジスタＱｐ２３がオン、ｎチャネルＭＯＳトランジスタＱｎ３２がオフとなり、このビット線ＢＬの電位レベルは図示矢印の経路により電圧ＶＤＤＳＡに充電される（なお、信号ＬＡＴ，ＧＲＳの各値が“Ｈ”とされることにより、ｎチャネルＭＯＳトランジスタＱｎ２９，Ｑｎ３１はオン状態、信号ＱＰＷｎが電圧ＶＴＨ（４．５Ｖ程度）とされることにより、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８はオン状態）。
【００７４】
すなわち、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の後に、非書き込みビット線ＢＬの電位レベルを電圧ＶＤＤＳＡに充電する場合、各信号が、ＱＰＷｎ＝４．５Ｖ程度、ＢＬＮ＝ＶＳＳ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＢＬＳ＝８Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定される。要するに、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」を実行すると、信号ＩＮＶの値が“Ｌ”（信号ＬＡＴ＝“Ｈ”）となるため、非書き込みビット線ＢＬは電圧ＶＤＤＳＡに充電される。したがって、たとえば図９に示したように、非書き込みビット線ＢＬの電位レベルを電圧ＶＤＤＳＡにバイアスすることにより、非選択メモリセルＭＣに対しては、チャネル領域がフローティング状態を維持するため、“０”データの書き込みは行われない。
【００７５】
一方、書き込みビット線ＢＬの場合は、たとえば図１８に示すように、信号ＢＬＮの値を“Ｌ”、信号ＱＰＷｎ，ＢＬＸ，ＢＬＣ，ＢＬＳ，ＧＲＳの各値を“Ｈ”にしても、信号ＩＮＶの値が“Ｈ”（信号ＬＡＴ＝“Ｌ”）なので、このビット線ＢＬは充電されず、電圧ＶＳＳを保つ。つまり、ｐチャネルＭＯＳトランジスタＱｐ２３がオフ、ｎチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２，ＨＱｎ３３がオンとなり、書き込みビット線ＢＬの電位レベルは、共通ソース線Ｃ−ｓｏｕｒｃｅにつながるパス（図示矢印の経路）によりソース線電圧ＳＲＣＧＮＤ（０Ｖ）にバイアスされる。
【００７６】
すなわち、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の後に、書き込みビット線ＢＬの電位レベルを電圧ＶＳＳに放電する場合、非書き込みビット線ＢＬの場合と同様に、各信号が、ＱＰＷｎ＝４．５Ｖ程度、ＢＬＮ＝ＶＳＳ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＢＬＳ＝８Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定される。しかし、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」を実行すると、信号ＩＮＶの値が“Ｈ”（信号ＬＡＴ＝“Ｌ”）となるため、書き込みビット線ＢＬに電圧ＶＤＤＳＡを充電する経路はカットオフされ、ソース線電圧ＳＲＣＧＮＤ（このときは、電圧ＶＳＳ）につながる経路によって、書き込みビット線ＢＬは電圧ＶＳＳに放電される。したがって、たとえば図８に示したように、選択メモリセルＭＣについては、チャネル領域が電圧ＶＳＳに設定されることにより、“０”データの書き込みが行われる。
【００７７】
次いで、「プログラムベリファイ」を行う（図１５のステップＳＴ０４〜ＳＴ１１、図１６の（ｃ））。このプログラムベリファイでは、上述したように、２つのレベル（ＶＬ／ＶＬＬ）でセンス動作を行う（図１２参照）。すなわち、データ書き込み後の選択メモリセルＭＣのしきい値がベリファイローレベルＶＬＬをパスできないと（図１５のステップＳＴ０４，ＳＴ０５）、ＬＡＴ＝“Ｈ”のデータが信号ＢＵＳの値として、データラッチ回路２０３の外部データラッチ２に転送される（図１５のステップＳＴ０６）。ベリファイローレベルＶＬＬをパスすると、ＬＡＴ＝“Ｌ”のデータが信号ＢＵＳの値として、外部データラッチ２に転送される（図１５のステップＳＴ０７）。
【００７８】
さらに、データ書き込み後の選択メモリセルＭＣのしきい値がベリファイローレベルＶＬＬのみならず、ベリファイレベルＶＬをもパスすると（図１５のステップＳＴ０８，ＳＴ０９）、ＬＡＴ＝“Ｌ”のデータが信号ＢＵＳの値として、データラッチ回路２０３の外部データラッチ１に転送される（図１５のステップＳＴ１０）。ベリファイローレベルＶＬＬはパスしたものの、ベリファイレベルＶＬをパスできないと、ＬＡＴ＝“Ｈ”のデータが信号ＢＵＳの値として、外部データラッチ１に転送される（図１５のステップＳＴ１１）。
【００７９】
次いで、「ＱＰＷ  ｓｃａｎ」を行い、選択メモリセルＭＣにつながる書き込みビット線ＢＬに対応するセンスアンプ２０１のうち、しきい値がベリファイローレベルＶＬＬをパスしたセンスアンプ２０１の信号ＩＮＶの値を“Ｈ”から“Ｌ”に設定し直す（図１５のステップＳＴ１２、図１６の（ｄ））。たとえば、しきい値がベリファイローレベルＶＬＬをパスした選択メモリセルＭＣにつながるビット線ＢＬ（ＱＰＷ  ＢＬ）に対応するセンスアンプ２０１に対して、演算回路２０２は、データラッチ回路２０３の外部データラッチ２のデータ（書き込みベリファイ時の結果）を、信号ＢＵＳとして転送する。つまり、ベリファイローレベルＶＬＬをしきい値がパスした選択メモリセルＭＣのセンスアンプ２０１は、外部データラッチ２のデータ“Ｌ”が信号ＢＵＳの値として出力されることにより、信号ＩＮＶの値が“Ｌ”となる。
【００８０】
その後、演算回路２０２は、対応するセンスアンプ２０１の信号ＲＳＴ＿ＮＣＯの値を“Ｈ”にして、ｎチャネルＭＯＳトランジスタＱｎ２１をオンさせる。
【００８１】
次いで、「Ｉｎｈｉｂｉｔ  ｓｃａｎ  ２」を行い、選択メモリセルＭＣにつながる書き込みビット線ＢＬに対応する、センスアンプ２０１の信号ＩＮＶの値を“Ｈ”に、非選択メモリセルＭＣにつながる非書き込みビット線ＢＬに対応する、センスアンプ２０１の信号ＩＮＶの値を“Ｌ”に、それぞれ設定する（図１５のステップＳＴ１３、図１６の（ｅ））。たとえば、演算回路２０２によって、データラッチ回路２０３の外部データラッチ１に格納されているデータ（書き込みベリファイ時の結果）に応じて、書き込みビット線ＢＬのセンスアンプ２０１の信号ＢＵＳの値が“Ｈ”に、非書き込みビット線ＢＬのセンスアンプ２０１の信号ＢＵＳの値が“Ｌ”に、それぞれ設定されることにより、上記した信号ＩＮＶの値がそれぞれ設定される。
【００８２】
次いで、「ＢＬ  ｐｒｅ−ｃｈａｒｇｅ（Ａｆｔｅｒ  ＱＰＷ  ｓｃａｎ）」において（図１５のステップＳＴ１４、図１６の（ｆ））、たとえば図１９に示すように、演算回路２０２によって信号ＢＬＮを制御し、ｎチャネルＭＯＳトランジスタＱｎ３０のゲート電圧を、ＶＴＨ（４．５Ｖ程度）からＶｂｌ＋Ｖｔｎ（Ｖｔｎは、ｎチャネルＭＯＳトランジスタＱｎ３０のしきい値電圧）に変更する。
【００８３】
なお、このとき、演算回路２０２によって、信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＧＲＳの各値が“Ｈ”とされることにより、ｎチャネルＭＯＳトランジスタＱｎ２４，Ｑｎ２７，ＨＱｎ３３，Ｑｎ３１はオン状態である。また、信号ＱＰＷｎの値が“Ｌ”とされることにより、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８はオフ状態である。
【００８４】
したがって、ベリファイローレベルＶＬＬをパスした書き込みビット線ＢＬの場合は、対応するセンスアンプ２０１の信号ＩＮＶの値が“Ｌ”なので、ｐチャネルＭＯＳトランジスタＱｐ２３がオン、ｎチャネルＭＯＳトランジスタＱｎ３２がオフとなる。また、信号ＬＡＴ，ＢＵＳの各値が“Ｈ”なので、ｎチャネルＭＯＳトランジスタＱｎ２９がオン、ｐチャネルＭＯＳトランジスタＱｐ２４がオフとなる。これにより、このビット線ＢＬの電位レベルは図示矢印の経路により電圧Ｖｂｌ（ｎチャネルＭＯＳトランジスタＱｎ３０によってクランプされた電位）に充電される。その結果、たとえば図２０に示すように、ビット線ＢＬの電位を電圧Ｖｂｌ（＝ＶＱＰＷ）にバイアスすることで、しきい値がベリファイローレベルＶＬＬをパスした選択メモリセル（書き込み不完全セル）ＭＣに対しては、追加の書き込みよりも低い電界が浮遊ゲートＦＧとチャネル領域との間にかかるように、チャネル領域が電圧Ｖｂｌに充電される。
【００８５】
すなわち、「ＱＰＷ  ｓｃａｎ」の後に、ベリファイローレベルＶＬＬをパスしたビット線ＢＬを電圧Ｖｂｌにバイアスする場合、信号ＢＵＳの値が“Ｌ”とされることにより、信号ＩＮＶの値が“Ｈ”から“Ｌ”へ変化する。その後、信号ＲＳＴ＿ＮＣＯの値を“Ｈ”に設定した状態で「Ｉｎｈｉｂｉｔ  ｓｃａｎ  ２」を行うことにより、信号ＢＵＳの値を“Ｈ”にする。このとき、各信号が、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＢＬＳ＝８Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定されているので、信号ＩＮＶ＝“Ｌ”（つまり、信号ＬＡＴ＝“Ｈ”、信号ＢＵＳ＝“Ｈ”）であると、ビット線ＢＬは図中に示した経路に沿って充電されるため、ｎチャネルＭＯＳトランジスタＱｎ３０でクランプされた電圧Ｖｂｌにビット線ＢＬはバイアスされる。
【００８６】
これに対し、しきい値がベリファイローレベルＶＬＬをパスしていない書き込み未完了セルＭＣにつながる書き込みビット線ＢＬの場合は、たとえば図２１に示すように、信号ＩＮＶの値が“Ｈ”（信号ＬＡＴ＝“Ｌ”）のままなので、このビット線ＢＬの電位レベルは電圧ＶＳＳに保たれる。つまり、外部データラッチ１のデータによって、信号ＢＵＳの値が“Ｈ”に設定されるため、信号ＩＮＶの値は“Ｈ”のままとなる。したがって、このとき、演算回路２０２によって、信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＧＲＳの各値が“Ｈ”とされ、かつ、信号ＱＰＷｎの値が“Ｌ”とされると、信号ＢＵＳの値が“Ｈ”であり、信号ＬＡＴの値が“Ｌ”なので、ベリファイローレベルＶＬＬをパスしていないビット線ＢＬの電位レベルは、共通ソース線Ｃ−ｓｏｕｒｃｅにつながるパス（図示矢印の経路）によりソース線電圧ＳＲＣＧＮＤ（ＶＳＳ）にバイアスされる。
【００８７】
すなわち、「ＱＰＷ  ｓｃａｎ」の後に、書き込みビット線ＢＬ（ベリファイローレベルＶＬＬをパスしていないもの）を電圧ＶＳＳにバイアスする場合、信号ＢＵＳの値が“Ｈ”とされることにより、信号ＩＮＶの値は“Ｈ”のままとなる。その後、信号ＲＳＴ＿ＮＣＯの値を“Ｈ”にした状態で「Ｉｎｈｉｂｉｔ  ｓｃａｎ  ２」を行っても、「ＱＰＷ  ｓｃａｎ」の場合と同様に、信号ＢＵＳの値は“Ｈ”のままである。このとき、各信号は、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＢＬＳ＝８Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定されているので、信号ＩＮＶ＝“Ｈ”（つまり、信号ＬＡＴ＝“Ｌ”、信号ＢＵＳ＝“Ｈ”）であると、ビット線ＢＬへの電圧ＶＤＤＳＡの充電経路が断たれ、放電経路が接続されるため、ビット線ＢＬは電圧ＶＳＳにバイアスされる。
【００８８】
一方、非書き込みビット線ＢＬの場合は、たとえば図２２に示すように、外部データラッチ１のデータによって、信号ＢＵＳの値が“Ｌ”に設定されるため、信号ＩＮＶの値は“Ｌ”のままとなる。したがって、このとき、演算回路２０２によって、信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＧＲＳの各値が“Ｈ”とされ、かつ、信号ＱＰＷｎの値が“Ｌ”とされると、信号ＢＵＳの値が“Ｌ”であり、信号ＬＡＴの値が“Ｈ”なので、非書き込みビット線ＢＬの電位レベルは、図示矢印の経路により電圧ＶＤＤＳＡに充電される。これにより、非書き込みのメモリセルＭＣに対しては、ＱＰＷ動作の際に、浮遊ゲートＦＧとチャネル領域との間に電圧ＶＤＤＳＡを印加し続けることが可能となる。
【００８９】
すなわち、「ＱＰＷ  ｓｃａｎ」の後に、非書き込みビット線ＢＬを電圧ＶＤＤＳＡにバイアスする場合、信号ＢＵＳの値が“Ｌ”とされることによって、信号ＩＮＶの値は“Ｌ”のままとなる。その後、信号ＲＳＴ＿ＮＣＯの値を“Ｈ”にした状態で「Ｉｎｈｉｂｉｔ  ｓｃａｎ  ２」を行っても、「ＱＰＷ  ｓｃａｎ」の場合と同様に、信号ＢＵＳの値は“Ｌ”のままである。このとき、各信号は、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＢＬＳ＝８Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定されているので、信号ＩＮＶ＝“Ｌ”（つまり、信号ＬＡＴ＝“Ｈ”、信号ＢＵＳ＝“Ｌ”）であると、ビット線ＢＬは図中に示した経路で充電されるため、非書き込みビット線ＢＬは電圧ＶＤＤＳＡにバイアスされる。
【００９０】
なお、しきい値がベリファイレベルＶＬをパスした書き込み完了のフラッシュメモリセルＭＣにつながるビット線ＢＬの場合も、非書き込みビット線ＢＬの場合と同様に制御される。
【００９１】
ここまでの動作により、ベリファイレベルＶＬをしきい値が越えてベリファイパスとなった書き込み完了セルＭＣにつながる書き込みビット線ＢＬを含む、非書き込みビット線ＢＬは電圧ＶＤＤＳＡ（たとえば、２．２Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値が越えずにベリファイフェイルとなった書き込みビット線ＢＬは電圧ＶＳＳ（０Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値が越えてベリファイローパスとなった書き込みビットＢＬは電圧Ｖｂｌ（たとえば、０．６Ｖ）に保たれることになる。
【００９２】
この後、処理は上記ステップＳＴ０３へ戻り、全ての選択メモリセルＭＣへのデータの書き込みが完了する（しきい値がベリファイレベルＶＬをパスする）まで、上述したプログラム動作（ＱＰＷ動作）とベリファイ動作とが繰り返される。
【００９３】
下記表１は、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」および「ＱＰＷ  ｓｃａｎ」の際の、ビット線ＢＬと対応するセンスアンプ２０１における信号ＢＵＳの値との関係を分かりやすく示したものである。
【表１】
2011008838.tif 000003
【００９４】
上記したように、書き込み時間を増大させることなしに、セルデータのしきい値の分布幅を小さくできるＱＰＷ動作において、フラッシュメモリセルの微細化によるビット線のコンタクトホール電極などからの、リーク電流の増加にともなう誤書き込みを防止できるようになる。すなわち、ビット線ＢＬごとに３種類の電圧（ＶＳＳ，Ｖｂｌ，ＶＤＤＳＡ）のいずれかを各センスアンプより同時にバイアスできるようにしたことによって、ＱＰＷ動作において、非書き込みのビット線ＢＬの電位レベルを電圧ＶＤＤＳＡにバイアスすることが可能となる。これにより、フラッシュメモリセルの微細化によってビット線リーク電流が増加したとしても、非書き込みビット線ＢＬの電位レベルを電圧ＶＤＤＳＡに維持できるようになる。したがって、従来の、フローティング状態となっている非書き込みのビット線ＢＬの電位レベルが降下し、ビット線リーク電流の増加にともなって電圧Ｖｂｌに近づくことにより発生する誤書き込みを回避することが可能となるものである。
【００９５】
しかも、既存（従来）のセンスアンプに、ｐチャネルＭＯＳトランジスタＱｐ２４およびｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８，Ｑｎ２９を追加するのみで簡単に構成できるので、容易に実現できる。
【００９６】
［実施例１の変形例］
図２３は、本発明の実施例１にしたがった不揮発性半導体記憶装置（ＮＡＮＤ型の多値フラッシュメモリ）に適用される、センスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ２０１と同様なので、ここでの詳細な説明は割愛する。
【００９７】
本例のセンスアンプ２０１-1は、実施例１で示したセンスアンプ２０１の、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８を、それぞれ、ｐチャネルＭＯＳトランジスタＱｐ３１，Ｑｐ３２に置き換えたものである。
【００９８】
実施例１のセンスアンプ２０１の場合、ＱＰＷ動作中以外は、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８の各ゲートに信号ＱＰＷｎとして電圧ＶＴＨ（４．５Ｖ程度）を印加し続ける必要があり、ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２８の耐圧が問題となる場合もありえる。
【００９９】
そこで、本例のセンスアンプ２０１-1のように、ｐチャネルＭＯＳトランジスタＱｐ３１，Ｑｐ３２を用いることで、耐圧の問題を改善できる。すなわち、ｐチャネルＭＯＳトランジスタＱｐ３１，Ｑｐ３２とした場合、ＱＰＷ動作中以外は、各ゲートに与える信号ＱＰＷｎは電圧ＶＳＳでよく、耐圧の問題は発生しない。
【０１００】
特に、ｐチャネルＭＯＳトランジスタＱｐ３１は、レイアウトの仕方によっては、ｐチャネルＭＯＳトランジスタＱｐ２４とのジャンクションの共有化が容易となるため、レイアウト面積を縮小することも可能である。
【実施例２】
【０１０１】
図２４は、本発明の実施例２にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型の多値フラッシュメモリ）に適用されるセンスアンプの構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。つまり、本実施例２に係るセンスアンプ２１１は、主な、構成および効果が、実施例１のセンスアンプ２０１，２０１-1と同様なので、ここでの詳細な説明は割愛する。
【０１０２】
図２４に示すように、本実施例２のセンスアンプ２１１は、データラッチ回路２０３のデータ（外部データラッチ１，２に格納された信号ＢＵＳとなる書き込みベリファイ時の結果）のみならず、ＱＰＷ動作の際に、ノードＳＥＮの電位により、対応するビット線ＢＬの電位レベルを制御するようにしたものである。すなわち、対応するビット線ＢＬが書き込みビット線ＢＬまたは非書き込みビット線ＢＬかに応じて、ノードＳＥＮの電位を、電圧ＶＤＤＳＡに充電または電圧ＶＳＳに放電させるようにしたものであって、ｎチャネルＭＯＳトランジスタＱｎ２２，Ｑｎ２３の電流通路の接続点に、並列に接続された、ｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の一端およびｐチャネルＭＯＳトランジスタＱｐ４１の電流通路の一端が、共通に接続されている。上記ｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の他端および上記ｐチャネルＭＯＳトランジスタＱｐ４１の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ２４，Ｑｎ２７の電流通路の接続点（ノードＣＯＭ）に共通に接続されている。ｎチャネルＭＯＳトランジスタＱｎ２６のゲートには信号ＱＰＷｎが与えられ、ｐチャネルＭＯＳトランジスタＱｐ４１のゲートには信号ＳＥＮ（ノードＳＥＮの電位）が与えられる。
【０１０３】
なお、ｎチャネルＭＯＳトランジスタＱｎ２５の電流通路の他端およびｎチャネルＭＯＳトランジスタＱｎ２４の電流通路の他端には、ｐチャネルＭＯＳトランジスタＱｐ２３の電流通路の一端が共通に接続されるとともに、ｐチャネルＭＯＳトランジスタＱｐ４２の電流通路の一端が共通に接続されている。上記ｐチャネルＭＯＳトランジスタＱｐ４２の電流通路の他端はセンスアンプ２１１の電源電圧ＶＤＤＳＡに接続され、ゲートには信号ＢＬＮが与えられる。
【０１０４】
また、ｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の他端（ノードＢＬｌ）は、直接、ビット線ＢＬに接続されている。
【０１０５】
本実施例２に係るセンスアンプ２１１において、上記ｎチャネルＭＯＳトランジスタＱｎ２６は、ＱＰＷ動作のときだけオフする。すなわち、ｎチャネルＭＯＳトランジスタＱｎ２６は、信号ＱＰＷｎとして、ＱＰＷ動作中以外は電圧ＶＴＨがゲートに印加されることにより、常に導通状態となる。一方、ｐチャネルＭＯＳトランジスタＱｐ４１は、ノードＳＥＮの電位に応じて、オン／オフする。
【０１０６】
このように、２つのＭＯＳトランジスタＱｎ２６，Ｑｐ４１のみを用いた構成とした場合にも、実施例１に係るセンスアンプ２０１，２０１-1の場合とほぼ同様の効果が期待できる。
【０１０７】
次に、上記した構成において、プログラム動作時のＱＰＷ動作におけるセンスアンプ２１１の動作について、図２５を参照しつつ具体的に説明する。
【０１０８】
図２６は、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の後に、非書き込みビット線ＢＬに対応するセンスアンプ２１１のノードＳＥＮの電位を電圧ＶＳＳに放電する際の経路を示している。このとき、演算回路２０２によって、各信号が、ＱＰＷｎ＝４．５Ｖ程度、ＢＬＮ＝ＶＤＤ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＨＬＬ＝４．５Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定される。また、信号ＩＮＶの値が“Ｈ”、信号ＸＸＬの値が“Ｈ”、信号ＳＥＴの値が“Ｌ”に、それぞれ設定される。これにより、ｎチャネルＭＯＳトランジスタＱｎ２３，Ｑｎ２４，Ｑｎ２５，Ｑｎ２６，Ｑｎ２７，Ｑｎ３１，Ｑｎ３２がいずれもオン、ｎチャネルＭＯＳトランジスタＱｎ２２およびｐチャネルＭＯＳトランジスタＱｐ２３，Ｑｐ４２がそれぞれオフとなる。
【０１０９】
すなわち、通常の「Ｉｎｈｉｂｉｔ  ｓｃａｎ」を実行すると、非書き込みビット線ＢＬに対応するセンスアンプの信号ＩＮＶの値は“Ｌ”となるが、本実施例２の場合、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の反転データを用いることにより、対応するセンスアンプ２１１の信号ＩＮＶの値は“Ｈ”（書き込みＢＬに対応するセンスアンプ２１１の信号ＩＮＶの値は“Ｌ”）となる。したがって、図中に矢印で示す経路に沿って、ノードＳＥＮの電位が電圧ＶＳＳに放電される。つまり、非書き込みビット線ＢＬに対しては、ＱＰＷ動作の際に、対応するセンスアンプ２１１のｐチャネルＭＯＳトランジスタＱｐ４１のゲートに信号ＳＥＮとして電圧ＶＳＳが与えられることにより、ｐチャネルＭＯＳトランジスタＱｐ４１がオンとなる。
【０１１０】
図２７は、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の後に、書き込みビット線ＢＬに対応するセンスアンプ２１１のノードＳＥＮの電位を電圧ＶＤＤＳＡに充電する際の経路を示している。このとき、演算回路２０２によって、非書き込みビット線ＢＬの場合と同様に、各信号が、ＱＰＷｎ＝４．５Ｖ程度、ＢＬＮ＝ＶＤＤ、ＢＬＸ＝４．５Ｖ程度、ＢＬＣ＝４．５Ｖ程度、ＨＬＬ＝４．５Ｖ程度、ＧＲＳ＝ＶＤＤ、に設定される。また、信号ＩＮＶの値が“Ｌ”、信号ＸＸＬの値が“Ｈ”、信号ＳＥＴの値が“Ｌ”に、それぞれ設定される。これによって、ｎチャネルＭＯＳトランジスタＱｎ２３，Ｑｎ２４，Ｑｎ２５，Ｑｎ２６，Ｑｎ２７，Ｑｎ３１およびｐチャネルＭＯＳトランジスタＱｐ２３がいずれもオン、ｎチャネルＭＯＳトランジスタＱｎ２２，Ｑｎ３２およびｐチャネルＭＯＳトランジスタＱｐ４２がそれぞれオフとなる。
【０１１１】
すなわち、通常の「Ｉｎｈｉｂｉｔ  ｓｃａｎ」を実行すると、書き込みビット線ＢＬに対応するセンスアンプの信号ＩＮＶの値は“Ｈ”となるが、本実施例２の場合、「Ｉｎｈｉｂｉｔ  ｓｃａｎ」の反転データを用いることにより、対応するセンスアンプ２１１の信号ＩＮＶの値は“Ｌ”となる。したがって、図中に矢印で示す経路に沿って、ノードＳＥＮの電位が電圧ＶＤＤＳＡに充電される。つまり、書き込みビット線ＢＬに対しては、ＱＰＷ動作の際に、対応するセンスアンプ２１１のｐチャネルＭＯＳトランジスタＱｐ４１のゲートに信号ＳＥＮとして電圧ＶＤＤＳＡが与えられることにより、ｐチャネルＭＯＳトランジスタＱｐ４１がオフとなる。
【０１１２】
ここまでの動作により、非書き込みビット線ＢＬに対応するセンスアンプ２１１のノードＳＥＮの電位が電圧ＶＳＳに放電され、書き込みビット線ＢＬ（ベリファイローレベルＶＬＬをパスした選択メモしセルＭＣにつながる書き込みビット線ＢＬを含む）に対応するセンスアンプ２１１のノードＳＥＮの電位が電圧ＶＤＤＳＡに充電される。
【０１１３】
ここで、セルデータのしきい値（書き込みベリファイ時の結果）に応じて、ビット線ＢＬの電位レベルを異なる３つの電圧にバイアスする際の、センスアンプ２１１の動作について説明する。
【０１１４】
図２８は、「ＱＰＷ  ｓｃａｎ」の後に、ベリファイローレベルＶＬＬをパスした書き込みビット線ＢＬの電位レベルを電圧Ｖｂｌにバイアスする際の、センスアンプ２１１における経路を示している。この場合、「ＱＰＷ  ｓｃａｎ」を行うと、演算回路２０２によって、データラッチ回路２０３の外部データラッチ２に格納されているデータに応じて、対応するセンスアンプ２１１の信号ＢＵＳの値が“Ｌ”に設定されることにより、信号ＩＮＶの値が“Ｌ”となる。その後、外部データラッチ１に格納されているデータに応じて、信号ＢＵＳの値は“Ｈ（ＶＤＤＳＡ）”に設定される。
【０１１５】
なお、このとき、演算回路２０２によって、各信号が、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝ＶＤＤ、ＢＬＸ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＣ＝４．５Ｖ程度、ＳＥＴ＝ＶＤＤ＋Ｖｔｎ、ＧＲＳ＝ＶＤＤ、ＨＬＬ＝ＶＳＳ、ＸＸＬ＝ＶＳＳ、に設定されているので、信号ＩＮＶ＝“Ｌ”であり、かつ、信号ＳＥＮ＝“Ｈ”であると、ビット線ＢＬは図中に示した経路に沿って充電されるため、ｎチャネルＭＯＳトランジスタＱｎ２４でクランプされた電圧Ｖｂｌにビット線ＢＬはバイアスされる。
【０１１６】
図２９は、「ＱＰＷ  ｓｃａｎ」の後に、書き込みビット線ＢＬ（ベリファイローレベルＶＬＬをパスしていないもの）を電圧ＶＳＳにバイアスする際の、センスアンプ２１１における経路を示している。この場合、「ＱＰＷ  ｓｃａｎ」を行うと、演算回路２０２によって、データラッチ回路２０３の外部データラッチ２に格納されているデータに応じて、対応するセンスアンプ２１１の信号ＢＵＳの信号が“Ｈ”に設定されることにより、信号ＩＮＶの値が“Ｈ”となる。その後、外部データラッチ１に格納されているデータに応じて、信号ＢＵＳの値は“Ｈ（ＶＤＤＳＡ）”に設定される。
【０１１７】
なお、このとき、演算回路２０２によって、各信号が、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝ＶＤＤ、ＢＬＸ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＣ＝４．５Ｖ程度、ＳＥＴ＝ＶＤＤ＋Ｖｔｎ、ＧＲＳ＝ＶＤＤ、ＨＬＬ＝ＶＳＳ、ＸＸＬ＝ＶＳＳ、に設定されているので、信号ＩＮＶ＝“Ｈ”であり、かつ、信号ＳＥＮ＝“Ｈ”であると、ビット線ＢＬへの充電の経路が断たれ、放電のための経路がオンし、ビット線ＢＬは図中に矢印で示した経路に沿って放電されるため、ビット線ＢＬは電圧ＶＳＳ（ＳＲＣＧＮＤ）にバイアスされる。
【０１１８】
図３０は、「ＱＰＷ  ｓｃａｎ」の後に、非書き込みビット線ＢＬを電圧ＶＤＤＳＡにバイアスする際の、センスアンプ２１１における経路を示している。この場合、「ＱＰＷ  ｓｃａｎ」を行うと、演算回路２０２によって、データラッチ回路２０３の外部データラッチ２に格納されているデータに応じて、対応するセンスアンプ２１１の信号ＢＵＳの値が“Ｌ”に設定されることにより、信号ＩＮＶの値が“Ｌ”となる。その後、外部データラッチ１に格納されているデータに応じて、信号ＢＵＳの値は“Ｈ（ＶＤＤＳＡ）”に設定される。
【０１１９】
このとき、演算回路２０２によって、各信号が、ＱＰＷｎ＝ＶＳＳ、ＢＬＮ＝ＶＤＤ、ＢＬＸ＝Ｖｂｌ＋Ｖｔｎ、ＢＬＣ＝４．５Ｖ程度、ＳＥＴ＝ＶＤＤ＋Ｖｔｎ、ＧＲＳ＝ＶＤＤ、ＨＬＬ＝ＶＳＳ、ＸＸＬ＝ＶＳＳ、に設定されているので、信号ＩＮＶ＝“Ｌ”であり、かつ、信号ＳＥＮ＝“Ｌ”であると、ビット線ＢＬは図中に示した経路で充電されるため、ビット線ＢＬは電圧ＶＤＤＳＡにバイアスされる。
【０１２０】
なお、しきい値がベリファイレベルＶＬをパスした書き込み完了のフラッシュメモリセルＭＣにつながるビット線ＢＬの場合も、非書き込みビット線ＢＬの場合と同様に制御される。
【０１２１】
このようにして、ＱＰＷ動作の際に、ベリファイレベルＶＬをしきい値が越えてベリファイパスとなった書き込み完了セルＭＣにつながる書き込みビット線ＢＬを含む、非書き込みビット線ＢＬは電圧ＶＤＤＳＡ（たとえば、２．２Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値が越えずにベリファイフェイルとなった書き込みビット線ＢＬは電圧ＶＳＳ（０Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値が越えてベリファイローパスとなった書き込みビットＢＬは電圧Ｖｂｌ（たとえば、０．６Ｖ）に保たれることになる。
【０１２２】
したがって、実施例１の場合と同様に、書き込み時間を増大させることなしに、セルデータのしきい値の分布幅を小さくできるＱＰＷ動作において、フラッシュメモリセルの微細化によるビット線リーク電流の増加にともなう誤書き込みを防止できるようになるものである。
【０１２３】
しかも、実施例１のセンスアンプ２０１，２０１-1よりも少ない数のＭＯＳトランジスタによって実現することが可能である。
【０１２４】
特に、データラッチ回路２０３を、複数（たとえば、８個）のセンスアンプ２１１で共有させることも可能となり、小面積化にとって有用である。
【０１２５】
［実施例２の変形例］
図３１は、本発明の実施例２に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ２１１と同様なので、ここでの詳細な説明は割愛する。
【０１２６】
本例のセンスアンプ２１１-1は、実施例２で示したセンスアンプ２１１の、ｎチャネルＭＯＳトランジスタＱｎ２６を、ｐチャネルＭＯＳトランジスタＱｐ４３に置き換えたものである。
【０１２７】
実施例２のセンスアンプ２１１の場合、ＱＰＷ動作中以外は、ｎチャネルＭＯＳトランジスタＱｎ２６のゲートに信号ＱＰＷｎとして電圧ＶＴＨ（４．５Ｖ程度）を印加し続ける必要があり、ｎチャネルＭＯＳトランジスタＱｎ２６の耐圧が問題となる場合もありえる。
【０１２８】
そこで、本例のセンスアンプ２１１-1のように、ｐチャネルＭＯＳトランジスタＱｐ４３を用いることで、耐圧の問題を改善できる。すなわち、ｐチャネルＭＯＳトランジスタＱｐ４３とした場合、ＱＰＷ動作中以外は、各センスアンプ２１１-1のゲートに与える信号ＱＰＷｎは電圧ＶＳＳでよく、耐圧の問題は発生しない。
【０１２９】
特に、ｐチャネルＭＯＳトランジスタＱｐ４３は、レイアウトの仕方によっては、ｐチャネルＭＯＳトランジスタＱｐ４１とのジャンクションの共有化が容易となるため、レイアウト面積を縮小することも可能である。
【実施例３】
【０１３０】
図３２は、本発明の実施例３にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型の多値フラッシュメモリ）に適用されるセンスアンプの構成例を示すものである。本実施例３に係るセンスアンプ２１２は、ＱＰＷ動作の際に、ノードＳＥＮの電位に応じて、対応するビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅとの接続を制御するようにしたものである。なお、実施例２のセンスアンプ２１１，２１１-1と同一部分には同一の符号を付し、異なる部分についてのみ説明する。
【０１３１】
図３２に示すように、本実施例３のセンスアンプ２１２は、上記ノードＣＯＭと共通ソース線Ｃ−ｓｏｕｒｃｅとの間に、ｎチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２が直列に接続されている。ノードＣＯＭは、ｎチャネルＭＯＳトランジスタＱｎ２２，Ｑｎ２３，Ｑｎ２４，Ｑｎ２７の電流通路が互いに接続されてなる（ｐチャネルＭＯＳトランジスタＱｐ４１、および、ｎチャネルＭＯＳトランジスタＱｎ２６またはｐチャネルＭＯＳトランジスタＱｐ４３は存在しない）。
【０１３２】
さらに、上記ノードＣＯＭとｎチャネルＭＯＳトランジスタＱｎ３１，Ｑｎ３２の電流通路の接続点との間には、ｎチャネルＭＯＳトランジスタＱｎ４２，Ｑｎ４３が直列に接続されている。つまり、ｎチャネルＭＯＳトランジスタＱｎ４２，Ｑｎ４３は、ｎチャネルＭＯＳトランジスタＱｎ３１と並列に接続されている。ｎチャネルＭＯＳトランジスタＱｎ４２のゲートには信号ＱＳＷが与えられ、ｎチャネルＭＯＳトランジスタＱｎ４３のゲートには信号ＳＥＮ（ノードＳＥＮの電位）が与えられる。
【０１３３】
本実施例３に係るセンスアンプ２１２において、上記ｎチャネルＭＯＳトランジスタＱｎ４２は、ＱＰＷ動作の際に、信号ＱＳＷの値が“Ｈ”となることによりオンとなる。上記ｎチャネルＭＯＳトランジスタＱｎ４３は、信号ＳＥＮの値が“Ｈ”となる、つまり、ノードＳＥＮの電位が電圧ＶＤＤＳＡに充電されることによりオンとなる。すなわち、ＱＰＷ動作（信号ＱＳＷの値が“Ｈ”）の場合、信号ＩＮＶの値が“Ｈ”であり、かつ、信号ＳＥＮの値が“Ｈ”であるときにだけ、ｎチャネルＭＯＳトランジスタＱｎ３２，Ｑｎ４２，Ｑｎ４３がオンとなり、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅとが導通状態となる。それ以外の場合は、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅとをつなぐ経路は遮断される。
【０１３４】
次に、上記した構成において、ビット線ＢＬのレベルを異なる３つの電位にバイアスする際の、センスアンプ２１２の動作について、図３３を参照しつつ具体的に説明する。
【０１３５】
まず、ワード線ＷＬ（制御ゲートＣＧ）に書き込みパルスＰＰが印加される前に、演算回路２０２によって、全てのセンスアンプ２１２の内部ラッチ回路２０１ａ内のデータがリセットされる（信号ＩＮＶ＝“Ｈ”）。そして、信号ＲＳＴ＿ＮＣＯ＝“Ｈ”とされることによりｎチャネルＭＯＳトランジスタＱｎ２１がオンとなって、データラッチ回路２０３からの書き込みデータ“１”または非書き込みデータ“０”が、信号ＢＵＳとして取り込まれ、内部ラッチ回路２０１ａ内にそれぞれ格納される（Ｉｎｈｉｂｉｔ  ｓｃａｎ）。
【０１３６】
すなわち、下記表２に示すように、データ書き込み（０−ＢＬまたはＱＰＷ−ＢＬ）の場合には、対応するセンスアンプ２１２の信号ＩＮＶの値が“Ｈ”のままであり、データ非書き込み（１−ＢＬ）の場合には、信号ＩＮＶの値が“Ｌ”に反転される。これにより、たとえば図３４に示すように、選択メモリセルＭＣにつながるビット線ＢＬの電位レベルは電圧ＶＳＳ（ＳＲＣＧＮＤ）に、非選択メモリセルＭＣにつながるビット線ＢＬの電位レベルはセンスアンプ２１２の電源電圧ＶＤＤＳＡに、それぞれバイアスされる（以上、「ＢＬ  ｐｒｅ−ｃｈａｒｇｅ」（図３３の（１），（２），（３）参照））。
【表２】
2011008838.tif 000004
【０１３７】
その後、「ＱＰＷ  ｓｃａｎ」が行われることにより、下記表３に示すように、セルデータのしきい値に応じて、各センスアンプ２１２内の信号ＩＮＶの値が設定される。同時に、ｎチャネルＭＯＳトランジスタＱｎ２７のゲートに与えられる信号ＢＬＣがＶＱＰＷ＋Ｖｔｎ（Ｃｌａｍｐ  Ｌｅｖｅｌ）に設定される。これにより、たとえば図３４に示すように、ベリファイローレベルＶＬＬをパスした、ＱＰＷ動作中のビット線ＱＰＷ−ＢＬの電位レベルは電圧ＶＱＰＷ（＝Ｖｂｌ）にバイアスされるとともに、書き込みビット線０−ＢＬは電圧ＶＳＳにバイアスされる。また、非書き込みビット線１−ＢＬは、ノードＣＯＭの電位が電圧ＶＤＤＳＡであり、かつ、非書き込みビット線１−ＢＬの電位レベルも電圧ＶＤＤＳＡなので、ｎチャネルＭＯＳトランジスタＱｎ２７がカットオフされることにより、フローティング（ＦＬ）状態となる（図３３の（４），（５）参照）。
【表３】
2011008838.tif 000005
【０１３８】
このようにして、全ビット線ＢＬに、セルデータのしきい値に応じて、それぞれ所望の電圧（ＶＳＳ／ＶＱＰＷ／ＶＤＤＳＡ）が印加される。なお、このとき、全センスアンプ２１２のノードＳＥＮの電位は電圧ＶＤＤＳＡに充電されている。
【０１３９】
次いで、下記表４に示すように、各信号ＢＬＣ，ＢＬＸ，ＨＬＬ，ＧＲＳの値が“Ｌ”に設定され、信号ＸＸＬの値が“Ｈ”に設定されることにより、信号ＩＮＶの値が“Ｈ”のセンスアンプ２１２、つまりは、ＱＰＷ動作中の選択メモリセルＭＣおよび非選択メモリセルＭＣのみ、対応するセンスアンプ２１２のノードＳＥＮの電位がノードＣＯＭの電位と等価な状態になる。これにより、たとえば図３６に示すように、信号ＢＵＳとして電圧ＶＳＳが与えられ、かつ、信号ＳＥＴの値が“Ｈ”に設定されることによって、ノードＳＥＮにおける電位の放電が選択的に可能な状態となる（図３３の（６），（７），（８）参照）。
【表４】
2011008838.tif 000006
【０１４０】
その後、たとえば図３７に示すように、信号ＸＸＬの値が“Ｌ”に、信号ＨＬＬの値が“Ｈ”に設定されることにより、全てのセンスアンプ２１２は、ノードＳＥＮにおける電位の充電が可能な状態となる（下記表５および図３３の（９），（１０）参照）。
【表５】
2011008838.tif 000007
【０１４１】
この後、たとえば図３８に示すように、信号ＨＬＬの値が“Ｌ”に、信号ＸＸＬの値が“Ｈ”に設定されることにより、対応するセンスアンプ２１２は、ＱＰＷ動作中のビット線ＱＰＷ−ＢＬおよび非書き込みビット線１−ＢＬの電位レベルを電圧ＶＳＳにバイアスする（下記表６および図３３の（１１），（１２）参照）。
【表６】
2011008838.tif 000008
【０１４２】
そして、たとえば図３９に示すように、信号ＸＸＬの値が“Ｌ”に、信号ＢＬＸ，ＱＳＷの値が“Ｈ”に、信号ＢＬＣが電圧ＶＴＨに、それぞれ設定されることにより、非書き込み線１−ＢＬの場合は、ノードＳＥＮの電位が電圧ＶＳＳなので、電源電圧ＶＤＤＳＡにバイアスされる。一方、書き込みビット線０−ＢＬの場合は、対応するセンスアンプ２１２のノードＳＥＮの電位が電圧ＶＤＤＳＡなので、共通ソース線Ｃ−ｓｏｕｒｃｅ（＝ＶＳＳ）との間が導通状態とされる。また、ＱＰＷ動作中のビット線ＱＰＷ−ＢＬは、ノードＳＥＮの電位が電圧ＶＳＳなので、共通ソース線Ｃ−ｓｏｕｒｃｅとの間の経路が遮断されることにより、フローティング状態となる（以上、「Ｆｏｒｃｉｎｇ  ＢＬ  Ｌｅｖｅｌ」（下記表７および図３３の（１３）参照））。
【表７】
2011008838.tif 000009
【０１４３】
このように、クロックアップ（ＣＬＫ  ｕｐ）することなしに、書き込みベリファイの結果に応じて、ビット線ＢＬの電位レベルをＶＳＳ／ＶＱＰＷ／ＶＤＤにバイアスしながら、ワード線ＷＬに対する書き込みパルスＰＰの印加を実行できるようになる。すなわち、本実施例３のセンスアンプ２１２によれば、ＱＰＷ動作の際に、事前にバイアスされたビット線ＢＬの電位レベルを電圧ＶＤＤＳＡに維持させることが可能である。
【０１４４】
また、ビット線ＢＬの電位レベルを電圧ＶＳＳにバイアスさせるために、信号ＳＥＮによってゲートが制御されるｎチャネルＭＯＳトランジスタＱｎ４３を用いるようにしている。たとえば、ビット線ＢＬの電位レベルを電圧ＶＤＤＳＡにバイアスさせるために、ｎチャネルＭＯＳトランジスタを用いるようにした場合、ノードＳＥＮの電位を信号ＣＬＫにより昇圧させる必要が生じる。この場合、ノードＳＥＮの電位が高くなるので、用いるｎチャネルＭＯＳトランジスタの耐圧およびリークを考慮しなければならない。
【０１４５】
特に、本実施例３の構成とすることによって、仮にノードＳＥＮの電位が何らかの理由で充電されなかった場合、あるいは、放電された場合でも、電圧ＶＳＳにバイアスされるはずのビット線ＢＬがフローティング状態になるだけなので、誤書き込み発生の原因となる、ビット線コンタクト（コンタクトホール電極ＣＢ１，ＣＢ２）のリーク電流の増加による非書き込みビット線の電圧の低下は確実に防止することが可能である。
【０１４６】
［実施例３の変形例］
図４０は、本発明の実施例３に係るセンスアンプの他の構成例を示すものである。なお、同一部分には同一の符号を付し、異なる部分についてのみ説明する。主な、構成および効果は、センスアンプ２１２と同様なので、ここでの詳細な説明は割愛する。
【０１４７】
本例のセンスアンプ２１２-1は、実施例３で示したセンスアンプ２１２の、ｎチャネルＭＯＳトランジスタＱｎ４３を、ｐチャネルＭＯＳトランジスタＱｐ５１に置き換えたものである。このような構成とした場合にも、ノードＳＥＮの電位および信号ＩＮＶの設定は、上記した実施例３の場合と全く同じ順序で行うことができる。
【０１４８】
すなわち、ワード線ＷＬに書き込みパルスＰＰが印加される直前の、ビット線ＢＬの電位レベルをバイアスする場合、信号ＳＥＮはｐチャネルＭＯＳトランジスタＱｐ５１のゲートに与えられることになるが、下記表８に示すように、書き込みビット線０−ＢＬに対応するセンスアンプ２１２-1はノードＳＥＮの電位が電圧ＶＤＤＳＡなので、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅとをつなぐ経路が遮断される。
【０１４９】
逆に、ベリファイローレベルＶＬＬをパスした、ＱＰＷ動作中のビット線ＱＰＷ−ＢＬが共通ソース線Ｃ−ｓｏｕｒｃｅと導通されるので、共通ソース線Ｃ−ｓｏｕｒｃｅの電位（ＳＲＣＧＮＤ）を電圧ＶＤＤＳＡ、信号ＱＳＷをＶＱＰＷ＋Ｖｔｎに設定することにより、ビット線ＱＰＷ−ＢＬに電圧ＶＱＰＷをバイアスさせることが可能となる。
【表８】
2011008838.tif 000010
【０１５０】
すなわち、非書き込みのビット線１−ＢＬ（ベリファイレベルＶＬをパスした、ＱＰＷ動作中のビット線ＱＰＷ−ＢＬを含む）につながるセンスアンプ２１２-1においては、たとえば図４１に示すように、ＱＰＷ動作中に、共通ソース線Ｃ−ｓｏｕｒｃｅの電位ＳＲＣＧＮＤを選択的に電圧ＶＤＤＳＡに設定できるようにすることにより、対応するビット線１−ＢＬに電圧ＶＤＤＳＡをバイアスさせることが可能となる。
【０１５１】
なお、上述したいずれの実施例の場合においても、たとえば図５に示したように、ＮＡＮＤ型フラッシュメモリを、２本のビット線ＢＬｅ，ＢＬｏが１つのセンスアンプ回路２００を共有するように配置し、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとに分けてセンス動作を行う、いわゆるビット線シールド方式とした場合を例に説明したが、これに限定されるものではない。すなわち、１本のビット線ごとに１つのセンスアンプ回路が対応して配置され、偶数番目，奇数番目に関係なく、全てのビット線に対するセンス動作を一気に行う、いわゆるＡＢＬ（Ａｌｌ  Ｂｉｔ  Ｌｉｎｅ）方式のものにも同様に適用できる。
【０１５２】
このようなビット線ごとにセンスアンプが配置された構成とした場合においては、偶数番目のビット線と奇数番目のビット線とに分けてセンス動作を行うことも可能である。特に、上述の各実施例に示した構成のセンスアンプ２０１，２０１-1，２１１，２１１-1，２１２，２１２-1とした場合、たとえば、ゲートに信号ＢＬＣが与えられるｎチャネルＭＯＳトランジスタＱｎ２７、ゲートに信号ＲＳＴ＿ＰＣＯが与えられるｐチャネルＭＯＳトランジスタＱｐ１２、および、ゲートに信号ＲＳＴ＿ＮＣＯが与えられるｎチャネルＭＯＳトランジスタＱｎ２１などを、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとで個別に制御することにより、偶数番目のビット線ＢＬｅの読み出しと奇数番目のビット線ＢＬｏの読み出しとを交互に実行することが可能である。
【０１５３】
たとえば図７に示した構成のセンスアンプ２０１を例に説明すると、偶数番目のビット線ＢＬｅの読み出しを行う場合、偶数番目のビット線ＢＬｅにつながるセンスアンプ２０１は偶数番目のビット線ＢＬｅをそれぞれプリチャージし、奇数番目のビット線ＢＬｏにつながるセンスアンプ２０１は奇数番目のビット線ＢＬｏをそれぞれディスチャージさせる。逆に、奇数番目のビット線ＢＬｏの読み出しを行う場合、奇数番目のビット線ＢＬｏにつながるセンスアンプ２０１は奇数番目のビット線ＢＬｏをそれぞれプリチャージし、偶数番目のビット線ＢＬｅにつながるセンスアンプ２０１は偶数番目のビット線ＢＬｅをそれぞれディスチャージさせる。
【０１５４】
より具体的には、まず、全てのセンスアンプ２０１の信号ＩＮＶの値が“Ｈ”に設定される（つまり、信号ＳＥＴの値を“Ｈ”に設定してｎチャネルＭＯＳトランジスタＱｎ２２をオンさせ、ノードＳＥＮの電位を放電させた状態で、信号ＳＴＢｎの値を“Ｈ”に設定してｎチャネルＭＯＳトランジスタＱｎ１３をオンさせる。なお、ゲートに信号ＲＳＴ＿ＰＣＯが与えられるｐチャネルＭＯＳトランジスタＱｐ１２はオフのまま）。
【０１５５】
次いで、信号ＲＳＴ＿ＮＣＯ，ＲＳＴ＿ＰＣＯの値をともに“Ｈ”に設定することによって、ゲートに信号ＲＳＴ＿ＮＣＯが与えられるｎチャネルＭＯＳトランジスタＱｎ２１はオン、ゲートに信号ＲＳＴ＿ＰＣＯが与えられるｐチャネルＭＯＳトランジスタＱｐ１２はオフとなる。このとき、信号ＢＵＳの値は“ＶＳＳ”となっているので、偶数番目のビット線ＢＬｅにつながるセンスアンプ２０１の信号ＩＮＶの値のみが“Ｈ”から“Ｌ”へと遷移する。
【０１５６】
この状態において、信号ＢＬＸ，ＢＬＣ，ＢＬＳの各値として所定の電位が与えられると、信号ＩＮＶの値が“Ｌ”になっているので、偶数番目のビット線ＢＬｅは、それぞれ、ゲートに信号ＢＬＣが与えられるｎチャネルＭＯＳトランジスタＱｎ２７の電位で決まる電圧まで充電される。
【０１５７】
一方、奇数番目のビット線ＢＬｏの場合は、全てのセンスアンプ２０１の信号ＩＮＶの値を“Ｈ”に設定した際に、ゲートに信号ＲＳＴ＿ＮＣＯが与えられるｎチャネルＭＯＳトランジスタＱｎ２１がオフされる。
【０１５８】
そして、信号ＲＳＴ＿ＮＣＯ，ＲＳＴ＿ＰＣＯの値をともに“Ｌ”のままにすることによって、ゲートに信号ＲＳＴ＿ＮＣＯが与えられるｎチャネルＭＯＳトランジスタＱｎ２１はオフ、ゲートに信号ＲＳＴ＿ＰＣＯが与えられるｐチャネルＭＯＳトランジスタＱｐ１２はオンのままとなる。このとき、奇数番目のビット線ＢＬｏにつながるセンスアンプ２０１の信号ＩＮＶの値は“Ｈ”を維持する。
【０１５９】
したがって、この状態において、信号ＢＬＸ，ＢＬＣ，ＢＬＳの各値として所定の電位が与えられても、信号ＩＮＶの値が“Ｈ”になっているので、奇数番目のビット線ＢＬｏの電位レベルは電圧ＶＳＳへと放電されることになる。
【０１６０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１６１】
１…メモリセルアレイ、２…カラム制御回路、２００…センスアンプ回路、２０１，２０１-1，２１１，２１１-1，２１２，２１２-1…センスアンプ、２０２…演算回路、２０３…データラッチ回路、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＭＣ…フラッシュメモリセル、Ｓ１，Ｓ２…選択ゲート、共通ソース線Ｃ−ｓｏｕｒｃｅ、ＷＬ…ワード線、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート。
【図１】
2011008838.tif 000011
【図２】
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【図３】
2011008838.tif 000013
【図４】
2011008838.tif 000014
【図５】
2011008838.tif 000015
【図６】
2011008838.tif 000016
【図７】
2011008838.tif 000017
【図８】
2011008838.tif 000018
【図９】
2011008838.tif 000019
【図１０】
2011008838.tif 000020
【図１１】
2011008838.tif 000021
【図１２】
2011008838.tif 000022
【図１３】
2011008838.tif 000023
【図１４】
2011008838.tif 000024
【図１５】
2011008838.tif 000025
【図１６】
2011008838.tif 000026
【図１７】
2011008838.tif 000027
【図１８】
2011008838.tif 000028
【図１９】
2011008838.tif 000029
【図２０】
2011008838.tif 000030
【図２１】
2011008838.tif 000031
【図２２】
2011008838.tif 000032
【図２３】
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【図２４】
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【図２５】
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【図２６】
2011008838.tif 000036
【図２７】
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【図２８】
2011008838.tif 000038
【図２９】
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【図３０】
2011008838.tif 000040
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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