(57)【要約】【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
夫々が半導体基板上に形成され第１の方向に延伸する第１及び第２の電源線であって、前記第１及び第２の電源線は前記第１の方向に実質的に直交する第２の方向に並んで配置され、前記第１の電源線には第１の電源電位が供給され、前記第２の電源線には第２の電源電位が供給される前記第１及び第２の電源線と、
前記第１の方向に延伸し、前記第２の方向において、前記第１の電源線と前記第２の電源線と並んで配置された第３の電源線と、
アクティブ時に前記第１の電源電位と前記第２の電源電位の間の第１の電源電圧で動作する回路ブロックであって、複数の第１の導電型の第１のトランジスタと複数の前記第１の導電型と異なる第２の導電型の第２のトランジスタとを含み、前記複数の第１のトランジスタのうちの少なくとも１つは前記第３の電源線に接続される前記回路ブロックと、
前記第１の電源線と前記第３の電源線との間に接続され、前記回路ブロックがアクティブ状態のときは前記第１の電源線と前記第３の電源線とを導通状態として前記第３の電源線に前記第１の電源電位を供給し、前記回路ブロックがスタンバイ状態のときは前記第１の電源線と前記第３の電源線とを非導通状態とする第３のトランジスタと、
を備え、
前記半導体基板上の前記第１及び第２の電源線の下部を含み前記第１の電源線と第２の電源線とに挟まれた領域として定義される第１の領域内において、前記回路ブロックは前記複数の第１のトランジスタと前記複数の第２のトランジスタとの少なくとも１つのトランジスタの少なくとも一部と前記第３のトランジスタとが前記第２の方向に並んで形成されることを特徴とする半導体装置。
【請求項２】
前記第１の領域内の回路ブロックに形成された複数の回路セルであって、各々が前記複数の第１のトランジスタのうちの少なくとも１つと前記複数の第２のトランジスタのうちの少なくとも１つとを含む前記複数の回路セルを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の回路セルのうちの少なくとも１つは、前記複数の第１のトランジスタのうちの少なくとも１つのトランジスタにおけるソース及びドレイン領域としての第１及び第２の拡散領域と、前記複数の第２のトランジスタのうちの少なくとも１つのトランジスタにおけるソース及びドレイン領域としての第３及び第４の拡散領域と、前記第３のトランジスタのソース及びドレイン領域としての第５及び第６の拡散領域であって前記第１から第４の拡散領域とは異なる領域に形成された前記第５及び第６の拡散領域とを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
各々が前記第１の電源線と前記第３の電源線との間に配置され、前記回路ブロックがアクティブ状態のときは前記第１の電源線と前記第３の電源線とを導通状態として前記第３の電源線に前記第１の電源電位を供給し、前記回路ブロックがスタンバイ状態のときは前記第１の電源線と前記第３の電源線とを非導通状態とする複数の第４のトランジスタを備え、当該第４のトランジスタの各々が、前記第１の領域において、前記複数の第１のトランジスタと前記複数の第２のトランジスタとのうちの対応する少なくとも１つと前記第２の方向に並んで配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
夫々が前記第１の方向に延伸する第１及び第２の電源線と、
前記第１の方向に一列に並んで配置され、夫々が第１の導電型の第１の領域を含む複数の回路セルと、
夫々が第１及び第２の拡散層と第１のゲート電極とを含み、前記複数の回路セルのうちの一部の回路セルの前記第１の領域に配置された複数の第１のトランジスタと、
夫々が第３及び第４の拡散層と第２のゲート電極とを含み、前記複数の回路セルのうちの残りの回路セルの前記第１の領域に配置された複数の第２のトランジスタと、
夫々が第５及び第６の拡散層と第３のゲート電極とを含み、前記複数の回路セルのうちの少なくとも１つの回路セルの前記第１の領域に配置された第３のトランジスタと、
前記複数の第１のトランジスタの前記第１及び第２の拡散層のいずれか一方と前記第１の電源線とを接続する複数の第１の配線層と、
前記複数の第２のトランジスタの前記第３及び第４の拡散層のいずれか一方と前記第２の電源線とを接続する複数の第２の配線層と、
前記複数の第３のトランジスタの前記第５及び第６の拡散層のいずれか一方と前記第１の電源線とを接続する複数の第３の配線層と、
前記複数の第３のトランジスタの前記第５及び第６の拡散層のいずれか他方と前記第２の電源線とを接続する複数の第４の配線層と、
を備えることを特徴とする半導体装置。
【請求項６】
前記複数の回路セルの夫々が、前記第１の方向と直交する第２の方向に前記第１の領域と一列に並んで形成され、前記第１の導電型と異なる第２の導電型の第２の領域を含み、
夫々が前記第１の方向に延伸する第３及び第４の電源線と、
夫々が第７及び第８の拡散層と第４のゲート電極とを含み、前記複数の回路セルのうちの一部の回路セルの前記第２の領域に配置された複数の第４のトランジスタと、
夫々が第９及び第１０の拡散層と第５のゲート電極とを含み、前記複数の回路セルのうちの残りの回路セルの前記第２の領域に配置された複数の第５のトランジスタと、
夫々が第１１及び第１２の拡散層と第６のゲート電極とを含み、前記複数の回路セルのうちの少なくとも１つの回路セルの前記第２の領域に配置された第６のトランジスタと、
前記複数の第４のトランジスタの前記第７及び第８の拡散層のいずれか一方と前記第３の電源線とを接続する複数の第５の配線層と、
前記複数の第５のトランジスタの前記第９及び第１０の拡散層のいずれか一方と前記第４の電源線とを接続する複数の第６の配線層と、
前記複数の第６のトランジスタの前記第１１及び第１２の拡散層のいずれか一方と前記第３の電源線とを接続する複数の第７の配線層と、
前記複数の第６のトランジスタの前記第１１及び第１２の拡散層のいずれか他方と前記第４の電源線とを接続する複数の第８の配線層と、
をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の第３のトランジスタの各々の前記第３のゲート電極は第１の制御信号を受け取り、前記第１の制御信号は、前記複数の回路セルを含む回路ブロックがアクティブ状態の時に、第１の論理レベルを取ることで、前記複数の第３のトランジスタを導通状態とし、前記回路ブロックがスタンバイ状態の時に、前記第１の論理レベルと異なる第２の論理レベルを取ることで、前記複数の第３のトランジスタを非導通状態とすることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記複数の回路セルが、夫々が前記複数の第１のトランジスタのうちの対応する１つ及び前記複数の第４のトランジスタのうちの対応する１つを含む複数の第１の回路セルと、夫々が前記複数の第２のトランジスタのうちの対応する１つ及び前記複数の第５のトランジスタのうちの対応する１つを含む複数の第２の回路セルとを含み、前記複数の第１の回路セルと前記複数の第２の回路セルとが交互に配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記複数の第３のトランジスタのうちの１つが、前記複数の回路セルのうちの互いに隣接して配置される２つの回路セルに跨って配置されることを特徴とする請求項５から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記互いに隣接して配置される２つの回路セルに跨って配置される前記複数の第３のトランジスタのうちの１つの前記第３のゲート電極と前記第５及び第６の拡散層とは、前記第１の方向に延伸することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の電源線に第１の電源電位が供給され、
前記複数の回路セルを含む回路ブロックがスタンバイ状態の場合、前記第３の電源線に対して、前記第１の電源電位より低い第２の電源電位が印加され、かつ、前記第３のトランジスタが前記第１の電源線と前記第２の電源線とを電気的に切り離すことを特徴とする請求項６から請求項１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体装置の消費電力を低減するため、使用しない回路部分をスタンバイ状態として動作を停止させることにより省電力化が行われている。
しかしながら、このスタンバイ状態としても、トランジスタを流れるスタンバイ電流が存在するため、半導体装置が大規模となるにつれて、スタンバイ電流の電流値が無視できない状態となってきている。
【０００３】
このスタンバイ電流を低減するため、特許文献１においては、電源電圧ＶＣＣを伝達するメイン電源電圧供給線ＭＶＣＹと、電源電圧ＶＣＣまたは電源電圧ＶＣＣより所定値のみ小さな第１の電圧を選択的に伝達するサブ電源電圧供給線ＳＶＣＹとの間に複数のスイッチ回路を設けた、サブスレッショルド電流低減装置（ＳＣＲＣ：Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）の構成が用いられている。
そして、駆動状態及びスタンバイ状態の各々の状態に対応し、スイッチ回路をオン／オフ制御することにより、第１の電圧を選択的に伝達する構成となっている。特許文献１には、このスイッチ回路が、半導体装置のチップ表面に分散配置され、スタンバイ状態とした回路に対して第１の電圧の供給を停止するＤＲＡＭ（Random Access Memory）が開示されている。
【０００４】
また、スタンバイ電流を低減するため、特許文献２においては電源電位ＶＣＣに基づいて、サブ電源電位ＶＣＴを発生するＰチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、Ｐ型トランジスタとする）のドライバがスイッチとして、電源電位ＶＣＣの配線とインバータＩ２のＰ型トランジスタとの間に設けられている。
同様に、接地電位ＶＳＳに基づいて、サブ接地電位ＶＳＴを発生するＮチャネル型ＭＯＳトランジスタ（以下、Ｎ型トランジスタとする）のドライバがスイッチとして、接地電位ＶＳＳの配線とインバータＩ２のＮ型トランジスタとの間に設けられている。
【０００５】
上述した特許文献１及び特許文献２ともに、スタンバイ状態の場合、スイッチ回路またはスイッチをオフ状態とすることにより、電源電位と接地電位との間に流れるスタンバイ電流が無くなり、スタンバイ状態におけるスタンバイ電流を低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３１３８５号公報
【特許文献２】特開２００７−２８８００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１においては、スイッチ回路としてのＭＯＳトランジスタ（以下、トランジスタとする）をチップ表面に分散して配置する際、それぞれのスイッチ回路が独立した回路ブロック（回路セル）として形成されている。
すなわち、各スイッチ回路は、メイン電源電圧供給線ＭＶＣＹ等やサブ電源電圧供給線ＳＶＣＹ等から電圧の供給を受けて動作する回路ブロックと異なる領域に形成された異なる回路ブロックに設けられている。
したがって、スタンバイ電流を低減する対象となる回路ブロックを設けると、スイッチ回路の回路ブロックの分だけレイアウト面積が増加し、ＤＲＡＭ全体のチップ面積が増加してしまう。
【０００８】
また、特許文献２においては、電源電圧ＶＣＣ側のドライバと、接地電位ＶＳＳ側のドライバとの各々は、トランジスタのレイアウト面積を低減するため、それぞれ隣接するインバータを形成するトランジスタと、ソース側の拡散層を共有して構成される必要がある。
このため、ソース側の拡散層が隣接している部分にしかドライバを配置することができず、スタンバイ電流を低減する対象となる回路ブロックを設計する際の自由度が制限されることになる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、夫々が半導体基板上に形成され第１の方向に延伸する第１及び第２の電源線であって、前記第１及び第２の電源線は前記第１の方向に実質的に直交する第２の方向に並んで配置され、前記第１の電源線には第１の電源電位が供給され、前記第２の電源線には第２の電源電位が供給される前記第１及び第２の電源線と、前記第１の方向に延伸し、前記第２の方向において、前記第１の電源線と前記第２の電源線と並んで配置された第３の電源線と、アクティブ時に前記第１の電源電位と前記第２の電源電位の間の第１の電源電圧で動作する回路ブロックであって、複数の第１の導電型の第１のトランジスタと複数の前記第１の導電型と異なる第２の導電型の第２のトランジスタとを含み、前記複数の第１のトランジスタのうちの少なくとも１つは前記第３の電源線に接続される前記回路ブロックと、前記第１の電源線と前記第３の電源線との間に接続され、前記回路ブロックがアクティブ状態のときは前記第１の電源線と前記第３の電源線とを導通状態として前記第３の電源線に前記第１の電源電位を供給し、前記回路ブロックがスタンバイ状態のときは前記第１の電源線と前記第３の電源線とを非導通状態とする第３のトランジスタと、を備え、前記半導体基板上の前記第１及び第２の電源線の下部を含み前記第１の電源線と第２の電源線とに挟まれた領域として定義される第１の領域内において、前記回路ブロックは前記複数の第１のトランジスタと前記複数の第２のトランジスタとの少なくとも１つのトランジスタの少なくとも一部と前記第３のトランジスタとが前記第２の方向に並んで形成されることを特徴とする。
【００１０】
本発明の半導体装置は、夫々が前記第１の方向に延伸する第１及び第２の電源線と、前記第１の方向に一列に並んで配置され、夫々が第１の導電型の第１の領域を含む複数の回路セルと、夫々が第１及び第２の拡散層と第１のゲート電極とを含み、前記複数の回路セルのうちの一部の回路セルの前記第１の領域に配置された複数の第１のトランジスタと、夫々が第３及び第４の拡散層と第２のゲート電極とを含み、前記複数の回路セルのうちの残りの回路セルの前記第１の領域に配置された複数の第２のトランジスタと、夫々が第５及び第６の拡散層と第３のゲート電極とを含み、前記複数の回路セルのうちの少なくとも１つの回路セルの前記第１の領域に配置された第３のトランジスタと、前記複数の第１のトランジスタの前記第１及び第２の拡散層のいずれか一方と前記第１の電源線とを接続する複数の第１の配線層と、前記複数の第２のトランジスタの前記第３及び第４の拡散層のいずれか一方と前記第２の電源線とを接続する複数の第２の配線層と、前記複数の第３のトランジスタの前記第５及び第６の拡散層のいずれか一方と前記第１の電源線とを接続する複数の第３の配線層と、前記複数の第３のトランジスタの前記第５及び第６の拡散層のいずれか他方と前記第２の電源線とを接続する複数の第４の配線層と、を備えることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、電流低減対象回路ブロックを構成する第１の電源線及び第２の電源線を含む領域に形成された複数の回路セルにおいて、回路セル内のＮ型のウェルあるいはＰ型のウェルである第１の領域において、電流低減対象回路のアクティブ時の所望の動作を担う素子（以下、機能素子と記載）の形成されていない空き領域を有する回路セルに、第１の電源配線の電圧を第２の電源配線に伝達させるドライバ回路（スイッチ回路）を形成することで、機能素子を含む回路セルを配置する回路エリア外に、このスイッチ回路のトランジスタを形成するために別途設ける領域を少なくとも小さくすることができる。また、空き領域にドライバ回路を配置する構成であるため、ソース側の拡散層が隣接していない部分にもドライバ回路を配置することができるので、回路ブロックを設計する際のレイアウトの自由度が制限されない。
これにより、この発明によれば、アクティブまたはスタンバイ状態にあわせて電流低減対象回路ブロックに対して電圧の供給を行う、あるいは電圧の供給を停止する制御を行うスイッチを、半導体装置全体のチップ面積の増加を抑制せずに設けることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の半導体装置の構成例であるＤＲＡＭのチップ構成を示す図である。
【図２】図１の半導体装置におけるメモリセル及び電源線の配置のチップ上における構成例を示す図である
【図３】図２における第２電源使用領域１１０のレイアウトにおける領域Ａの部分を拡大した図である。
【図４】図２における棚Ａ１あるいは棚Ａ３において形成されるサブスレッショルド電流低減装置仕様のインバータの直列回路を示している（第１の実施形態）。
【図５】図４におけるインバータＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４を直列接続した回路の半導体装置のチップ上でのレイアウトを示す図である。
【図６】図４におけるインバータＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４を直列接続した回路の半導体装置のチップ上でのレイアウトを示す図である。
【図７】図２における棚Ａ１あるいは棚Ａ３において形成されるサブスレッショルド電流低減装置仕様のインバータ、ノア、ナンドの直列回路を示している（第２の実施形態）。
【図８】図７におけるインバータＩＶ１、ＩＶ２、ノア回路ＮＯＲ、ナンド回路ＮＡＮＤ、ＩＶ３を直列接続した回路の半導体装置のチップ上でのレイアウトを示す図である。
【図９】図７におけるインバータＩＶ１、ＩＶ２、ノア回路ＮＯＲ、ナンド回路ＮＡＮＤ、ＩＶ３を直列接続した回路の半導体装置のチップ上でのレイアウトを示す図である。
【図１０】図７におけるインバータＩＶ１、ＩＶ２、ノア回路ＮＯＲ、ナンド回路ＮＡＮＤ、ＩＶ３を直列接続した回路の半導体装置のチップ上でのレイアウトを示す図である。
【図１１】図２における第２電源使用領域１１０のレイアウトにおける領域Ａの部分を拡大した図である（第３の実施形態）。
【図１２】回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である（第４の実施形態）。
【図１３】回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である（第４の実施形態）。
【図１４】回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である。
【図１５】回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である。
【図１６】回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体装置の構成を示す概略ブロック図である。図１は、半導体装置の一例としてＤＲＡＭの構成を示している。
この図において、本実施形態の半導体装置は、クロック端子１０１、アドレス端子１０２、コマンド（ＣＭＤ）端子１０３、電源（ＶＤＤ）端子１０４、接地（ＶＳＳ）端子１０５、データ入出力端子１０６、メモリセルアレイ１０７、書き込み読み出し制御回路部１０８及び第２電源使用回路１０９を有している。
【００１４】
書き込み読み出し制御回路部１０８は、電源端子１０４及び接地端子１０５から駆動電圧が供給されている。
また、書き込み読み出し制御回路部１０８は、クロック端子１０１から供給されるクロック信号に応じて動作し、アドレス端子１０２及びコマンド端子１０３から供給されるアドレス信号、コマンド信号により、メモリセルアレイ１０７を構成するメモリ素子に対して、データ入出力端子１０６から供給されるデータの書き込み、及びメモリ素子から読み出したデータをデータ入出力端子から出力する操作を行う。
【００１５】
第２電源使用回路１０９は、書き込み読み出し制御回路１０８を構成する回路の一部であり、半導体装置がスタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、及びこの回路の出力ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。
また、第２電源使用回路１０９  は、後述するように、一部または全てにこの回路を構成する機能素子であるトランジスタのサブスレッショルドリーク電流を低減するための電源遮断構成（以下、単に電源遮断構成と呼ぶ）が用いられている。
【００１６】
次に、図２は、半導体装置におけるメモリセル及び電源線の配置のチップ上における構成例を示す図である。
半導体装置のチップにおいて、図１におけるメモリセルアレイ１０７は、例えば、メモリセルアレイ１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄに分割して配置され、各メモリセルアレイの離間した領域に電源線として、電源電位ＶＤＤ１の主電源配線２０１、２１１、２２１と、接地電位ＶＳＳ１の主接地配線２０２、２１２、２２２が配置されている。
ここで、主電源配線２０１、２１１及び主接地配線２０２、２１２がｘ方向に延伸して配置され、主電源配線２２１及び主接地配線２２２がｘ方向に対して垂直方向であるｙ方向に延伸して配置されている。ｘ方向及びｙ方向は、図の２次元平面上の方向を示している。
各メモリセルアレイの離間した領域には、さらに、各端子のパッドが配置されるパッド領域１１１と第２電源使用回路１０９を含む書き込み読み出し制御回路部１０８（不図示）が設けられている。
【００１７】
また、図２の例においては、主電源配線２０１、２１１、主接地配線２０２、２１２と、主電源配線２２１、主接地配線２２２とがチップ中央領域Ｓにおいて交差している。このため、チップ中央領域Ｓの部分に相当する主電源配線２２１及び主接地配線２２２を、主電源配線２０１、２１１、主接地配線２０２、２１２と、チップ中央領域Ｓの部分以外の主電源配線２２１及び主接地配線２２２とに対して、下層の配線を用いて形成している。ここで、主電源配線２０１、２１１、主接地配線２０２、２１２と、チップ中央領域Ｓの部分以外の主電源配線２２１及び主接地配線２２２とは同一の配線層によって配線されている。各配線層間には絶縁層が形成されている。
【００１８】
第２電源使用回路領域１１０においては、電源遮断構成を使用するため、ｘ方向に延伸して、第２電源電位ＶＤＤ２のサブ電源線３０１と、第２接地電位ＶＳＳ２のサブ接地線３０２とが設けられている。ここで、サブ電源線３０１及びサブ接地線３０２は、主電源配線２０１、２１１、主接地配線２０２、２１２と、チップ中央領域Ｓの部分以外の主電源配線２２１及び主接地配線２２２と、同一の配線層によって形成されている。
ここで、第２電源使用領域１１０は、電源遮断構成を使用する回路単位毎に独立して設定し、それぞれ独立したサブ電源線３０１及びサブ接地線３０２とを設けて、回路単位毎に電源遮断の制御を行うように構成しても良い。
【００１９】
次に、図３は、図２における第２電源使用領域１１０のレイアウトにおける領域Ａの部分を拡大した図である。
図３に示すように、本実施形態における第２電源使用領域１１０には、電源遮断構成を使用する回路が配置される領域であるセル棚Ａ１、２、５，６を含む。ここで、セル棚とは、同一の高さ（図では、ｘ方向の長さ：Ｌ１）を有する複数の回路セルがその幅方向（図では、ｙ方向）に１列に並んで配置された領域を指す。また、図３に示すように、この領域に電源遮断構成を使用しない回路（セル棚Ａ３，４）が含まれていてもよい。電源遮断構成を使用しない回路は、本発明とは直接関係しないため、以下では、電源遮断構成を使用する回路が配置される領域について、セル棚Ａ１を例に説明する。セル棚Ａ２、５、６についても、セル棚Ａ１と同様の構成を有する。
【００２０】
セル棚Ａ１には、セル棚Ａ１を構成する複数の回路セルの他に、主電源ローカル線４０１、主接地ローカル線４０２、サブ電源ローカル線５０１、サブ接地ローカル線５０２、スルホールＴＨ１０〜ＴＨ１３、が配置される。
主電源ローカル線４０１、主接地ローカル線４０２、サブ電源ローカル線５０１、及び、サブ接地ローカル線５０２は、主電源配線２０１、主接地配線２０２、サブ電源線３０１及びサブ接地線３０２の下層の配線層にて形成され、ｙ方向に延伸して設けられている。
好ましくは、主電源ローカル線４０１、主接地ローカル線４０２、サブ電源ローカル線５０１、及び、サブ接地ローカル線５０２は、同一の配線層に、ｘ方向に並んで形成される。
【００２１】
また、主電源ローカル線４０１は、絶縁層中に形成されたスルホールＴＨ１３により、主電源配線２０１と接続され、主電源配線２０１から電源電位ＶＤＤ１が伝達される。
また、主接地ローカル線４０２は、絶縁層中に形成されたスルホールＴＨ１０により、主接地配線２０２と接続され、主接地配線２０２から接地電位ＶＳＳ１が伝達される。
【００２２】
また、サブ電源ローカル線５０１は、絶縁層におけるスルホールＴＨ１２により、サブ電源線３０１と接続されている。
また、サブ接地ローカル線５０２は、絶縁層におけるスルホールＴＨ１１により、サブ接地線３０２と接続されている。
【００２３】
セル棚Ａ１を構成する複数の回路セルは、それぞれに本発明の機能素子である機能トランジスタ（以下、単に機能トランジスタとも記載する）が形成された複数の回路セルを含む。これら機能セルが形成された複数の回路セルの少なくとも１つには、機能トランジスタと共に、ドライバ回路Ｈ１、２が形成される回路セルを含む。また、特に限定されるものではないが、セル棚Ａ１は、さらに、機能トランジスタを含まず、ドライバ回路Ｈ３、４のみが形成される回路セルを含んでもよい。これら機能トランジスタを含まずドライバ回路Ｈ３、４のみが形成される回路セルは、好ましくは、セル棚Ａ１のｙ方向の端部に配置される。
【００２４】
ドライバ回路Ｈ１からＨ４は、トランジスタによるスイッチ回路（以下、単にドライバトランジスタとも記載する）を含む回路であり、これらのドライバトランジスタがオン状態の場合、夫々対応する主電源ローカル線又は主接地ローカル線と、サブ電源ローカル線又はサブ接地ローカル線とを電気的に接続し、また、これらのドライバトランジスタがオフ状態の場合、夫々対応する主電源ローカル線又は主接地ローカル線と、サブ電源ローカル線又はサブ接地ローカル線とを電気的に分離する。
一例として、ドライバ回路Ｈ１は、ドライバ回路Ｈ１に含まれるドライバトランジスタがオン状態の場合、主接地ローカル線４０２とサブ接地ローカル線５０２とを電気的に接続し、主接地ローカル線４０２の接地電位ＶＳＳ１を、サブ接地ローカル線５０２に伝達するし、ドライバ回路Ｈ１に含まれるドライバトランジスタがオフ状態の場合、主接地ローカル線４０２とサブ接地ローカル線５０２とを電気的に分離し、主接地ローカル線４０２の接地電位ＶＳＳ１がサブ接地ローカル線５０２に伝達されないようにする。この場合、サブ接地ローカル線５０２は、フローティング状態となる。
【００２５】
その他のドライバ回路Ｈ２〜Ｈ４も同様に、夫々のドライバ回路に含まれるドライバトランジスタがオン状態の場合、これらドライバ回路Ｈ２〜Ｈ４の夫々に対応する主電源ローカル線の電位ＶＤＤ１が対応するサブ電源ローカル線に伝達され、又主接地ローカル線の電位ＶＳＳ１を対応するサブ接地ローカル線に伝達され、夫々のドライバ回路に含まれるドライバトランジスタがオフ状態の場合、これらドライバ回路Ｈ２〜Ｈ４の夫々に対応するサブ電源ローカル線又はサブ接地ローカル線は、フローティング状態となる。
【００２６】
ここで、厳密には、ドライバトランジスタがオン状態の場合、主電源ローカル線の電位又は主接地ローカル線の電位とこれらのそれぞれに対応して接続されるサブ電源ローカル線の電位又はサブ接地ローカル線の電位との電位の間には、スイッチ回路のオン抵抗による電位差が生じるが、本発明では、ドライバトランジスタのオン抵抗は十分低い値に設定されているものとし、主電源ローカル線の電位又は主接地ローカル線の電位とこれらのそれぞれに対応して接続されるサブ電源ローカル線又はサブ接地ローカル線との間には、ドライバトランジスタのオン状態において、実質的な電位差は生じないものとする。このため、接地電位ＶＳＳ１及びＶＳＳ２は実質的に同電位であり、同様に、電源電位ＶＤＤ１及びＶＤＤ２は実質的に同電位である。
【００２７】
サブ電源線３０１は、ドライバ回路Ｈ２、Ｈ４に含まれるドライバトランジスタがオン状態になることにより、主電源ローカル線４０１から、サブ電源ローカル線５０１を介して主電源配線２０１の電源電位ＶＤＤ１が伝達され、ドライバ回路Ｈ２、Ｈ４に含まれるドライバトランジスタがオフ状態になることにより、フローティング状態となる。
【００２８】
サブ接地線３０２は、ドライバ回路Ｈ１、Ｈ３に含まれるドライバトランジスタがオン状態になることにより、主接地ローカル線４１２から、サブ接地ローカル線５１２を介して主接地配線２０２の接地電位ＶＳＳ１が伝達され、ドライバ回路Ｈ１，Ｈ３に含まれるドライバトランジスタがオフ状態になることにより、フローティング状態となる。
【００２９】
次に、図４は、図３のセル棚Ａ１、Ａ２、Ａ５、Ａ６に形成される第２電源使用回路の一例としてインバータＩＶ１からＩＶ４の直列回路を示している。また、図５及び図６は、図４に示す第２電源使用回路の半導体のチップ上でのレイアウトを示す図である。図５及び図６のレイアウトは平面上のＡ面おいて接続される。
図４に示すとおり、インバータＩＶ１、ＩＶ３は、夫々主電源ローカル線４０１とサブ接地ローカル線５０２との間に接続され、インバータＩＶ２、ＩＶ４は、夫々サブ電源ローカル線５０１と主接地ローカル線４０２との間に接続されている。
【００３０】
また、主電源ローカル線４０１とサブ電源ローカル線５０１との間には、ドライバ回路Ｈ１を構成するドライバトランジスタとしてＰ型トランジスタＰ５１、Ｐ５２が接続され、主接地ローカル線４０２とサブ接地ローカル線５０２との間には、ドライバ回路Ｈ２を構成するドライバトランジスタとしてＮ型トランジスタＮ５１、Ｎ５２が接続されている。
ドライバトランジスタＰ５１、Ｐ５２のゲート電極には、制御信号ＣＴＲＰの配線が供給されており、ドライバトランジスタＮ５１、Ｎ５２のゲート電極には、制御信号ＣＴＲＮの配線が接続されている。
【００３１】
制御信号ＣＴＲＰ及び制御信号ＣＴＲＮは、半導体装置に設けられた図示しない制御回路がコマンド信号やアドレス信号などの外部からのコマンドにより、例えば第２電源使用回路毎に生成し、相補的な電圧レベルの制御信号として供給されている。
すなわち、この制御回路は、図４に示す第２電源使用回路をスタンバイ状態にする場合、制御信号ＣＴＲＰを「Ｈ」レベルとし、制御信号ＣＴＲＮを「Ｌ」レベルとする。一方、制御回路は、図４に示す第２電源使用回路をアクティブ状態とする場合、制御信号ＣＴＲＰを「Ｌ」レベルとし、制御信号ＣＴＲＮを「Ｈ」レベルとする。制御回路は、外部からのコマンドにより、回路ブロックをスタンバイ状態あるいはアクティブ状態のいずれの状態とするかを検出し、検出した状態により制御信号ＣＴＲＮ及び制御信号ＣＴＲＰを出力する。
【００３２】
この結果、スタンバイ状態においては、インバータＩＶ１、ＩＶ２、ＩＶ３及びＩＶ４における機能トランジスタの一部であり、サブ電源ローカル線、あるいはサブ接地ローカル線に接続されているＮ型トランジスタＮ１、Ｐ型トランジスタＰ２、Ｎ型トランジスタＮ３、Ｐ型トランジスタＰ４の各々は、ゲートとソースとの間が逆バイアスとなり、サブスレッショルドリーク電流を抑制することができる。
ここで、図４に示す第２電源使用回路は、スタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、及びこの回路の出力端子ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。具体的には、図４に示す第２電源使用回路は、スタンバイ状態の際には、入力レベルと出力レベルとが共に「Ｌ」レベルに固定される。
【００３３】
また、スタンバイ状態とした際、ドライバトランジスタＰ５１、Ｐ５２と、ドライバトランジスタＮ５１、Ｎ５２とをオフ状態とし、かつサブ電源線３０１の第２電源電位ＶＤＤ２を主電源配線２０１より低い電位に固定し、サブ接地線３０２の第２接地電位ＶＳＳ２を主接地配線２０２の接地電位ＶＤＤ１より高い電位に固定するように構成しても良い。
この場合、スタンバイ状態の際に、サブ電源線及びサブ接地線の各々に対し、予め設定されたゲートとソースとの間が逆バイアスとなる電圧を供給する電源制御回路を新たに設けても良い。
【００３４】
次に、図５及び図６を参照して、図４に示す第２電源使用回路の半導体装置のチップ上でのレイアウトについて説明する。この図５及び図６のレイアウト配置は、図３におけるセル棚Ａ１における回路セルのレイアウト配置を時計方向に９０度回転させた構成を示す。したがって、図５及び図６におけるｘ方向（図の上下方向）及びｙ方向（図の左右方向）は、図３におけるｘ方向（図の左右方向）及びｙ方向（図の上下方向）に対して９０度回転させて記載されている。
【００３５】
図５及び図６に示すように、ある所定の機能を有する回路ブロックからなる半導体装置を作成する場合、インバータ（反転）回路、ＮＡＮＤ（ナンド：否定論理積）回路、ノア（ＮＯＲ：否定論理和）回路などの基本的な論理回路のそれぞれを構成するトランジスタ群をまとまた１つの単位としてレイアウトし、それぞれの論理回路を１つのセル（本発明においては、回路セル）とする。このセルを複数組み合わせ、所定の機能毎の回路ブロックを作成し、この回路ブロックを複数組み合わせて半導体装置が構成される。
【００３６】
図５及び図６において、回路セルＣＥＬＬ１１には、図４のインバータＩＶ１を構成する機能トランジスタであるＰ型トランジスタＰ１、Ｎ型トランジスタＮ１が形成される。また、この回路セルＣＥＬＬ１１には、さらにドライバトランジスタＰ５１、Ｎ５１とが形成されている。
回路セルＣＥＬＬ１２には、図４のインバータＩＶ２を構成する機能トランジスタであるＰ型トランジスタＰ２、Ｎ型トランジスタＮ２が形成される。また、この回路セルＣＥＬＬ１２には、ドライバトランジスタＰ５２、Ｎ５２とが形成されている。
回路セルＣＥＬＬ１３には、図４のインバータＩＶ３を構成する機能トランジスタであるＰ型トランジスタＰ３、Ｎ型トランジスタＮ３が形成される。
回路セルＣＥＬＬ１４には、図４のインバータＩＶ４を構成する機能トランジスタであるＰ型トランジスタＰ４、Ｎ型トランジスタＮ４が形成される。
これら回路セルＣＥＬＬ１１〜ＣＥＬＬ１４を含む回路セルを含む回路ブロックを回路ブロック１とする。
【００３７】
この同一のセル棚Ａ１に並んだ回路セルＣＥＬＬ１１からＣＥＬＬ１４の各々は、回路セルを配置するセル棚の高さ（図５及び図６のｘ方向の距離Ｌ１）で規定される同一の高さで、図５及び図６のレイアウト配置されている。好ましくは、この回路セルの高さは、同一セル棚Ａ１に配置される複数の回路セルのうち、最も高さが大きいものの高さと同一となる。
また、回路セルＣＥＬＬ１１からＣＥＬＬ１４の各々は、図５及び図６のｙ方向に並んで配置されている。この回路セルＣＥＬＬ１１からＣＥＬＬ１４の各々は、それぞれの回路セルに対応する論理回路の種類やそれぞれの回路セルを構成する機能トランジスタのサイズによって、個々に異なる幅（ｙ方向の長さ）で形成されている。
【００３８】
次に、図５及び図６における各回路セルのレイアウトの詳細な説明を行う。
回路セルＣＥＬＬ１１〜ＣＥＬＬ１４は、それぞれ、ｘ方向に並んで形成されたＮウェル領域ＷＮ（Ｐチャネル領域）とＰウェル領域ＷＰ（Ｎチャネル領域）とを含み、夫々の回路セルのＮウェル領域ＷＮとＰウェル領域ＷＰとが接する領域はＰＮ分離領域となっている。
ここで、Ｐウェル領域ＷＰを形成せずに、Ｐ型の半導体基板の所定の範囲をそのままＰウェル領域として使用してもよい。
【００３９】
回路セルＣＥＬＬ１１のＮウェル領域ＷＮには、機能トランジスタであるＰ型トランジスタＰ１が形成される活性領域ＤＰ１と、ドライバトランジスタＰ５１が形成される活性領域ＤＰ５１が形成される。また、回路セルＣＥＬＬ１１のＰウェル領域ＷＰには、機能トランジスタであるＮ型トランジスタＮ１が形成される活性領域ＤＮ１と、ドライバトランジスタＮ５１が形成される活性領域ＤＮ５１とが形成される。
ここで、活性領域ＤＰ１と活性領域ＤＰ５１とは、回路セルＣＥＬＬ１１のＮウェル領域ＷＮ内において、ｘ方向に並んで配置され、活性領域ＤＮ１と活性領域ＤＮ５１とは、回路セルＣＥＬＬ１１のＰウェル領域ＷＰ内において、ｘ方向に並んで配置されている。
同様に、回路セルＣＥＬＬ１２には、活性領域ＤＰ２、ＤＰ５２、ＤＮ２、ＤＰ５２が形成される。
一方、回路セルＣＥＬＬ１３のＮウェル領域ＷＮには、機能トランジスタＰ３が形成される活性領域ＤＰ３が形成され、Ｐウェル領域ＷＰには、機能トランジスタＮ３が形成される活性領域ＤＮ３が形成される。
同様に、回路セルＣＥＬＬ１４には、Ｐ型トランジスタＰ４が形成される活性領域ＤＰ４と、Ｎ型トランジスタＮ４が形成される活性領域ＤＮ４とが形成される。
【００４０】
機能トランジスタＰ１は、活性領域ＤＰ１上部にゲート絶縁膜を介して形成されたゲート電極ＧＰ１を含む。
また、機能トランジスタＰ１が形成される活性領域ＤＰ１には、Ｐ型トランジスタＰ１の一方の拡散層（例えば、ソース）としての拡散層ＤＳＰ１と他方の拡散層（例えば、ドレイン）としての拡散層ＤＤＰ１とが形成され、拡散層ＤＳＰ１と拡散層ＤＤＰ１とに挟まれた半導体基板中の領域はチャネル領域（不図示）を構成し、ゲート電極ＧＰ１は、このチャネル領域上に形成される。
【００４１】
機能トランジスタＰ２、Ｐ４、Ｐ５１、Ｐ５２は、トランジスタのサイズ以外は、Ｐ型トランジスタＰ１と同様の構成を有する。また、機能トランジスタＮ１、Ｎ２、Ｎ４、Ｎ５１、Ｎ５２は、導電型とサイズ以外は、機能トランジスタＰ１と同様の構成を有する。
機能トランジスタＰ３は、電流駆動能力を上げるために、ソースとなる一方の拡散層ＤＳＰ３１、ＤＳＰ３２を個別に含み、ドレインとなる拡散層ＤＤＰ３を共有する２つのＰ型トランジスタＰ３１、Ｐ３２で構成される。これら、２つのＰ型トランジスタＰ３１、Ｐ３２は、それぞれ拡散領域ＤＰ３の上部にゲート絶縁膜を介して形成されたゲート電極ＧＰ３１、ＧＰ３２を有する。
同様に、機能トランジスタＮ３は、導電型とサイズ以外は、機能トランジスタＰ３と同様の構成を有し、電流駆動能力を上げるために、ソースとなる一方の拡散層ＤＳＮ３１、ＤＳＮ３２を個別に含み、ドレインとなる拡散層ＤＤＮ３を共有する２つのＮ型トランジスタＮ３１、Ｎ３２で構成される。これら、２つのＮ型トランジスタＮ３１、Ｎ３２は、各々それぞれ拡散領域ＤＮ３の上部にゲート絶縁膜を介して形成されたゲート電極ＧＮ３１、ＧＮ３２を有する。
【００４２】
ゲート配線Ｍ１１からＭ１４は、同一の第１配線層（ゲート配線層、Ｍ１＊で表記、＊は配線を識別する番号）に形成された配線である。また、ゲート電極ＧＰ１、ＧＰ２、ＧＰ３１、ＧＰ３２、ＧＰ４、ＧＰ５１、ＧＰ５２、ＧＮ１、ＧＮ２、ＧＮ３１、ＧＮ３２、ＧＮ４、ＧＮ５１、ＧＮ５２も第１配線層に形成されている。ゲート配線Ｍ１１と、ゲート電極ＧＰ１及びＧＮ１とは接続されている。また、ゲート配線Ｍ１２と、ゲート電極ＧＰ２及びＧＮ２とは接続されている。ゲート配線Ｍ１３と、ゲート配線ＧＰ３１、ＧＰ３２、ＧＮ３１及びＧＮ３２とは接続されている。
第１配線層の上部には、第１の層間絶縁膜を介してさらに第２配線層（Ｍ２＊で表記、＊は配線を識別する番号）が形成されている。
【００４３】
第２配線層としては、タングステンなどの高融点金属が用いられ、配線Ｍ２Ｐ１、Ｍ２Ｐ２、Ｍ２Ｐ３、Ｍ２Ｐ４、Ｍ２Ｐ５、Ｍ２Ｐ６、Ｍ２Ｐ７、Ｍ２Ｐ８と、配線Ｍ２Ｎ１、Ｍ２Ｎ２、Ｍ２Ｎ３、Ｍ２Ｎ４、Ｍ２Ｎ５、Ｍ２Ｎ６、Ｍ２Ｎ７、Ｍ２Ｎ８、Ｍ２Ｎ８、Ｍ２Ｎ９が形成されている。第２配線層の上部には、第２の層間絶縁膜を介してさらに第３配線層が形成されている。配線Ｍ２Ｐ９とゲート配線Ｍ１２とはコンタクトＣＣ１を介して接続されている。配線Ｍ２Ｐ５とゲート配線Ｍ１３とはコンタクトＣＣ２を介して接続されている。配線Ｍ２Ｎ６とゲート配線Ｍ１４とはコンタクトＣＣ３を介して接続されている。
【００４４】
また、第３配線層としては、銅（Ｃｕ）及びアルミニウム（Ａｌ）などの金属が用いられ、主電源ローカル線４０１、サブ電源ローカル線５０１、主接地ローカル線４０２、サブ接地ローカル線５０２、制御信号ＣＴＲＰの配線１５０及び制御信号ＣＴＲＮの配線１５１が形成されている。ここで、ゲート配線ＧＰ５１とゲート配線ＧＰ５２とは、スルホールＴＨＰＣにより制御信号ＣＴＲＰの配線１５０と接続されている。また、ゲート配線ＧＮ５１とゲート配線ＧＮ５２とは、スルホールＴＨＮＣにより制御信号ＣＴＲＮの配線１５１と接続されている。
【００４５】
ドライバトランジスタＰ５１において、配線Ｍ２Ｐ１が拡散層（ソース）ＤＳＰ５１とコンタクトＣＰＳ５１を介して接続され、また、配線Ｍ２Ｐ２が拡散層（ドレイン）ＤＤＰ５１とコンタクトＣＰＤ５１を介して接続されている。また、配線Ｍ２Ｐ１は、スルホールＴＨＰＳ５１を介して主電源ローカル線４０１と接続されている。また、配線Ｍ２Ｐ２は、スルホールＴＨＰＤ５１を介してサブ電源ローカル線５０１に接続されている。
また、ドライバトランジスタＰ５２において、配線Ｍ２Ｐ４が拡散層（ドレイン）ＤＤＰ５２とコンタクトＣＰＤ５２を介して接続され、また、配線Ｍ２Ｐ３が拡散層（ソース）ＤＳＰ５２とコンタクトＣＰＳ５２を介して接続されている。また、配線Ｍ２Ｐ３は、スルホールＴＨＰＳ５２を介して主電源ローカル線４０１と接続されている。また、配線Ｍ２Ｐ４は、スルホールＴＨＰＤ５２を介してサブ電源ローカル線５０１に接続されている。
【００４６】
機能トランジスタＰ１において、配線Ｍ２Ｐ１が拡散層（ソース）ＤＰ１の部ＤＳＰ１とコンタクトＣＰＳ１を介して接続され、配線Ｍ２Ｐ９は拡散層（ドレイン）ＤＤＰ１とコンタクトＣＰＤ１を介して接続されている。
【００４７】
機能トランジスタＰ２において、配線Ｍ２Ｐ４が拡散層（ソース）ＤＳＰ２コンタクトＣＰＳ２を介して接続され、配線Ｍ２Ｐ５は拡散層（ドレイン）ＤＤＰ２とコンタクトＣＰＤ２を介して接続されている。
【００４８】
機能トランジスタＰ３において、配線Ｍ２Ｐ６がＰ型トランジスタＰ３１の拡散層（ソース）ＤＳＰ３１とコンタクトＣＰＳ３１を介して接続され、配線Ｍ２Ｐ７がＰ型トランジスタＰ３２の拡散層（ソース）ＤＳＰ３２とコンタクトＣＰＳ３２を介して接続され、配線Ｍ２Ｎ６がＰ型トランジスタＰ３１、Ｐ３２が共有する拡散層（ドレイン）ＤＤＰ３とコンタクトＣＰＤ３を介して接続されている。また、配線Ｍ２Ｐ６はスルホールＴＨＰ３１を介して主電源ローカル線４０１と接続され、配線Ｍ２Ｐ７はスルホールＴＨＰ３２を介して主電源ローカル線４０１と接続されている。また、この機能トランジスタＰ３は、トランジスタのゲート幅を広くとるため、拡散層ＤＰ３上部において、配線Ｍ２Ｐ６と配線Ｍ２Ｎ６との間にゲート電極ＧＰ３１を、配線Ｍ２Ｐ７と配線Ｍ２Ｎ６との間にゲート電極ＧＰ３２を形成している。
【００４９】
機能トランジスタＰ４において、配線Ｍ２Ｐ８が拡散層（ソース）ＤＳＰ４とコンタクトＣＰＳ４を介して接続され、配線Ｍ２Ｎ９が拡散層（ドレイン）ＤＤＰ４とコンタクトＣＰＤ４を介して接続されている。また、配線Ｍ２Ｐ８はスルホールＴＨＰ４を介してサブ電源ローカル線５０１と接続されている。
【００５０】
ドライバトランジスタＮ５１において、配線Ｍ２Ｎ１が拡散層（ドレイン）ＤＤＮ５１とコンタクトＣＮＤ５１を介して接続され、また、配線Ｍ２Ｎ２が拡散層（ソース）ＤＳＮ５１とコンタクトＣＮＳ５１を介して接続されている。また、配線Ｍ２Ｎ１は、スルホールＴＨＮＤ５１を介してサブ接地ローカル線５０２と接続されている。また、配線Ｍ２Ｎ２は、スルホールＴＨＮＳ５１を介して主接地ローカル線４０２に接続されている。
【００５１】
また、ドライバトランジスタＮ５２において、配線Ｍ２Ｎ３が拡散層（ソース）ＤＳＮ５２とコンタクトＣＮＳ５２を介して接続され、配線Ｍ２Ｎ４が拡散層（ドレイン）ＤＤＮ５２とコンタクトＣＮＤ５２を介して接続されている。また、配線Ｍ２Ｎ３は、スルホールＴＨＮＳ５２を介して主接地ローカル線４０２と接続されている。また、配線Ｍ２Ｎ４は、スルホールＴＨＮＤ５２を介してサブ接地ローカル線５０２に接続されている。
【００５２】
機能トランジスタＮ１において、配線Ｍ２Ｎ１が拡散層（ソース）ＤＳＮ１とコンタクトＣＮＳ１を介して接続され、配線Ｍ２Ｐ９は拡散層（ドレイン）ＤＤＮ１とコンタクトＣＮＤ１を介して接続されている。
【００５３】
機能トランジスタＮ２において、配線Ｍ２Ｎ３が拡散層（ソース）ＤＳＮ２とコンタクトＣＮＳ２を介して接続され、配線Ｍ２Ｐ５は拡散層（ドレイン）ＤＤＮ２とコンタクトＣＮＤ２を介して接続されている。
【００５４】
機能トランジスタＮ３において、配線Ｍ２Ｎ５がＮ型トランジスタＮ３１の拡散層（ソース）ＤＳＮ３１とコンタクトＣＮＳ３１を介して接続され、配線Ｍ２Ｎ７がＮ型トランジスタＮ３２の拡散層（ソース）ＤＳＮ３２とコンタクトＣＮＳ３２を介して接続され、配線Ｍ２Ｎ６がＮ型トランジスタＮ３１、Ｎ３２が共有する拡散層（ドレイン）ＤＤＮ３とコンタクトＣＮＤ３を介して接続されている。また、配線Ｍ２Ｎ５はスルホールＴＨＮ３１を介してサブ接地ローカル線５０２と接続され、配線Ｍ２Ｎ７はスルホールＴＨＮ３２を介してサブ接地ローカル線５０２と接続されている。また、Ｐ型トランジスタＰ３に対応し、Ｎ型トランジスタＮ３は、トランジスタのゲート幅を広くとるため、拡散層ＤＮ３上部において、配線Ｍ２Ｎ５と配線Ｍ２Ｎ６との間にゲート電極ＧＮ３１を、配線Ｍ２Ｎ７と配線Ｍ２Ｎ６との間にゲート電極ＧＮ３２を形成している。
【００５５】
機能トランジスタＮ４において、配線Ｍ２Ｎ８が拡散層（ソース）ＤＳＮ４とコンタクトＣＮＳ４を介して接続され、配線Ｍ２Ｎ９が拡散層（ドレイン）ＤＤＮ４とコンタクトＣＮＤ４を介して接続されている。また、配線Ｍ２Ｎ８はスルホールＴＨＮ４を介して主接地ローカル線４０２と接続されている。
ここで、機能トランジスタＰ１とドライバトランジスタＰ５１とは、回路セルＣＥＬＬ１１内のＮウェル領域ＷＮにおいて、ｘ方向に並んで配置されている。好ましくは、回路セルＣＥＬＬ１１のＮウェル領域ＷＮにおいて、ドライバトランジスタＰ５１とＰＮ分離領域との間に、機能トランジスタＰ１が配置される。
【００５６】
また、回路セルＣＥＬＬ１１における機能トランジスタＮ１とドライバトランジスタＮ５１、回路セルＣＥＬＬ１２における機能トランジスタＰ２とドライバトランジスタＰ５２、並びに、機能トランジスタＮ２とドライバトランジスタＮ５２の夫々も、上述の機能トランジスタＰ１とドライバトランジスタＰ５２と同様の位置関係で配置される。
また、各コンタクトは第１の層間絶縁膜中に形成され、各スルホールは第２の層間絶縁膜中に形成される。
【００５７】
上述した接続により、主電源ローカル線４０１とサブ電源ローカル線５０１とを接続するドライバ回路を構成するドライバトランジスタＰ５１を回路セルＣＥＬＬ１１のＮウェルＷＮ中で、機能トランジスタＰ１が形成されていない領域（空き領域）に形成するが、機能トランジスタＰ１を形成した後、この機能トランジスタＰ１のトランジスタサイズにより、回路セルＣＥＬＬ１１内において生じた領域に作成可能なサイズのトランジスタを、ドライバトランジスタＰ５１として形成する。
同様に、ドライバトランジスタＰ５２、Ｎ５１、Ｎ５２が夫々が形成される回路セルの空き領域に作成可能なサイズのトランジスタとして形成する。
【００５８】
したがって、本実施形態においては、夫々が第１の方向（ｙ方向）に延伸する第１の電源線（主電源ローカル線）及び第２の電源線（主接地ローカル線）と、第１の方向に一列に並んで配置され、夫々が第１の導電型の第１の領域（例えば、主電源ローカル線４０１と主接地ローカル線４０２とに囲まれた回路セルのウェルＷＮまたはウェルＷＰからなる領域）を含む複数の回路セル（回路セルＣＥＬＬ１１から回路セル１４）と、夫々が第１及び第２の拡散層とゲート電極とを有している。また、複数の回路セルのうちの一部の回路セルの第１の領域に配置された複数の第１のトランジスタ（機能トランジスタＰ１、Ｐ３）と、夫々が第１及び第２の拡散層とゲート電極とを含み、複数の回路セルのうちの残りの回路セルの第１の領域に配置された複数の第２のトランジスタ（機能トランジスタＰ２、Ｐ４）と、夫々が第１及び第２の拡散層とゲート電極とを含んでいる。また、複数の回路セルのうちの少なくとも１つの回路セル（回路セルＣＥＬＬ１１）の第１の領域に配置された第３のトランジスタ（ドライバトランジスタＰ５１，Ｐ５２）と、複数の第１のトランジスタの第１及び第２の拡散層のいずれか一方と第１の電源線とを接続する複数の第１の配線層（Ｍ２Ｐ１，Ｍ２Ｐ８）と、複数の第２のトランジスタの第１及び第２の拡散層のいずれか一方と第２の電源線とを接続する複数の第２の配線層（Ｍ２Ｐ４，Ｍ２Ｐ６，Ｍ２Ｐ７）と、複数の第３のトランジスタの第１及び第２の拡散層のいずれか一方と第１の電源線とを接続する複数の第３の配線層（Ｍ２Ｐ１，Ｍ２Ｐ３）と、複数の第３のトランジスタの第１及び第２の拡散層のいずれか他方と前記第２の電源線とを接続する複数の第４の配線層（Ｍ２Ｐ２，Ｍ２Ｐ４）とを備えている。
【００５９】
すなわち、回路セルを形成する際、回路セルの幅はそれぞれの回路セルに対応する論理回路の種類やそれぞれの回路セルを構成するトランジスタのサイズにより変更されるが、回路セルの高さは一定のため、形成するトランジスタのサイズによっては、回路セルの高さ方向に空き領域が生じる場合が多い。
本実施形態においては、高さＬ１を一定に回路セルを構成するため、他の回路セルより小さなトランジスタを形成した場合に生じる空き領域に、主電源ローカル線とサブ電源ローカル線とを接続するドライバ回路を構成するドライバトランジスタ、あるいは主接地ローカル線とサブ接地ローカル線とを接続するドライバ回路を構成するドライバトランジスタを形成する。
このため、サブスレッショルドリーク電流を低減してスタンバイ時の消費電力を低下させる電源遮断構成を有する第２電源使用回路を含む半導体装置において、第２電源の電位を制御するためのドライバ回路の追加による半導体装置の面積の増加を最小限に抑えることができる。
【００６０】
＜第２の実施形態＞
次に、図７は、図３のセル棚Ａ１、Ａ２、Ａ５、Ａ６に形成される第２電源使用回路の他の例を示す回路図である。具体的には、図７は、インバータＩＶ２１、ＩＶ２２、ＮＯＲ、ＮＡＮＤ及びＩＶ２３の直列接続からなる回路の構成を示している。また、図８、図９及び図１０は、図７に示す第２電源使用回路の半導体装置のチップ上でのレイアウトを示す図である。
図７に示す第２電源使用回路は、図４に示す第１の実施形態の第２電源使用回路と比べ、インバータのみではなく、ＮＡＮＤ回路やＮＯＲ回路といった論理回路をも含んでいる点で、異なっている。
図７に示すとおり、インバータＩＶ２１、ＩＶ２３、ノア回路ＮＯＲは、主電源ローカル線４０１とサブ接地ローカル線５０２との間に接続され、インバータＩＶ２２、ナンド回路ＮＡＮＤは、サブ電源ローカル線５０１と主接地ローカル線４０２との間に接続される。
【００６１】
また、ノア回路ＮＯＲは、一方の入力端子が主接地ローカル線４０２に接続されることで、実質的には、インバータとして機能し、ナンド回路ＮＡＮＤは、一方の入力端子が主電源ローカル線に接続されることで、実質的には、インバータとして機能する。
【００６２】
また、主電源ローカル線４０１とサブ電源ローカル線５０１との間には、ドライバ回路Ｈ１を構成するドライバトランジスタとしてのＰ型トランジスタＰ５１及びＰ５３が配置され、主接地ローカル線４０２とサブ接地ローカル線５０２との間には、ドライバ回路Ｈ２を構成するドライバトランジスタとしてのＮ型トランジスタＮ５１及びＮ５３が接続されている。尚、ドライバトランジスタＰ５１，Ｐ５３，Ｎ５１及びＮ５３の各々の動作は、それぞれ第１の実施形態のドライバトランジスタＰ５１、Ｐ５２及びドライバトランジスタＮ５１、Ｎ５２と同一である。
ここで、図７に示す第２電源使用回路は、スタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、及びこの回路の出力端子ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。具体的には、図４に示す第２電源使用回路は、スタンバイ状態の際には、入力レベルが「Ｌ」レベルに、出力レベルが「Ｈ」レベルにそれぞれ固定される。
【００６３】
次に、図８、図９及び図１０を参照して、図７におけるインバータＩＶ２１、ＩＶ２２、ノア回路ＮＯＲ、ナンド回路ＮＡＮＤ、インバータＩＶ２３を直列接続した回路の半導体装置のチップ上でのレイアウトについて説明する。この図８、図９及び図１０のレイアウト配置は、図３におけるセル棚Ａ１における回路セルのレイアウト配置を時計方向に９０度回転させた構成を示す。したがって、図８、図９及び図１０におけるｘ方向（図の上下方向）及びｙ方向（図の左右方向）は、図３におけるｘ方向（図の左右方向）とｙ方向（図の上下方向）と９０度回転させて記載されている。
尚、図８、図９及び図１０において、インバータ回路ＩＶ２１が形成される回路セルＣＥＬＬ２１の回路セル内の構成は、図５及び図６に示す回路セルＣＥＬＬ１１の構成と同一であり、また、インバータ回路ＩＶ２３が形成される回路セルＣＥＬＬ２５の回路セル内の構成は、図５及び図６に示す回路セルＣＥＬＬ２４と同一であるためるため、重複する説明を避けるために、同一の構成要素に同一の符号を付すことで、その説明を省略する。
【００６４】
また、インバータ回路ＩＶ２２が形成される回路セルＣＥＬＬ２２の回路セル内の構成は、図５及び図６に示す回路セルＣＥＬＬ１３の構成と比較して、配線Ｍ２Ｐ６と主電源ローカル線４０１とを接続するスルホールＴＨＰ３１に代えて、配線Ｍ２Ｐ６とサブ電源ローカル線５０１とを接続するスルホールＴＨＰ２２１とが配置され、配線Ｍ２Ｐ７と主電源ローカル線４０１とを接続するスルホールＴＨＰ３２に代えて、配線Ｍ２Ｐ７とサブ電源ローカル線５０１とを接続するスルホールＴＨＰ２２２が配置され、配線Ｍ２Ｎ５とサブ接地ローカル線５０２とを接続するスルホールＴＨＮ３１に代えて、配線Ｍ２Ｎ５と主接地ローカル線４０２とを接続するスルホールＴＨＮ２２１が配置され、配置Ｍ２Ｎ７とサブ接地ローカル線５０２を接続するスルホールＴＨＮ３２に代えて、配線Ｍ２Ｎ７と主接地ローカル線４０２とを接続するスルホールＴＨＮ２２２が配置されている点で異なるのみである。従って、回路セルＣＥＬＬ２２におけるスルホールＴＨＰ２２１，ＴＨＰ２２２、ＴＨＮ２２１、ＴＨＮ２２２以外の要素には、図５及び図６の回路セルＣＥＬＬ１３の構成要素と同一の符号を付すことで、その説明を省略する。
以下に、ノア回路ＮＯＲが形成される回路セルＣＥＬＬ２３とナンド回路ＮＡＮＤが形成される回路セルＣＥＬＬ２４について詳細に述べる。
【００６５】
回路セルＣＥＬＬ２３には、図７のＮＯＲ回路を構成する機能トランジスタであるＰ型トランジスタＰ２３、Ｎ型トランジスタＮ２３の他に、ドライバトランジスタとしてのＮ型トランジスタＮ５３が形成されている。
回路セルＣＥＬＬ２４には、図７のＮＡＮＤ回路を構成する機能トランジスタであるＰ型トランジスタＰ２４、Ｎ型トランジスタＮ２４の他に、ドライバトランジスタとしてのＰ型トランジスタＰ５３が形成されている。
【００６６】
ここで、第１の実施形態と同様に、この同一のセル棚Ａ１に並んだ回路セルＣＥＬＬ２１〜２５の各々は、回路セルを配置するセル棚の高さ（図８、図９及び図１０のｘ方向の距離Ｌ１）で規定される同一の高さ（図８、図９及び図１０のｘ方向の距離Ｌ１）で、図８、図９及び図１０のレイアウト配置されている。好ましくは、この回路セルの高さは、同一セル棚Ａ１に配置される複数の回路セルのうち、最も高さが大きいものの高さと同一となる。
また、回路セルＣＥＬＬ２１〜ＣＥＬＬ２５の各々は、図８、図９及び図１０のｙ方向に並んで配置されている。この回路セルＣＥＬＬ２１〜ＣＥＬＬ２５の各々は、それぞれの回路セルを構成するトランジスタのサイズに対応する論理回路の種類やそれぞれの回路セルを構成する機能トランジスタのサイズによって、個々に異なる幅（ｙ方向の長さ）で形成されている。
回路セルＣＥＬＬ２３、ＣＥＬＬ２４は、図５及び図６に示した回路セルＣＥＬＬ１１〜ＣＥＬＬ１４及び図８、図９及び図１０の回路セルＣＥＬＬ２１、ＣＥＬＬ２２、ＣＥＬＬ２５と同様に、Ｎウェル領域ＷＮ、Ｐウェル領域ＷＰ、ＰＮ分離領域を備える。既に説明したとおり、Ｐウェル領域ＷＰを形成せずに、Ｐ型の半導体基板の所定の範囲をそのままＰウェル領域として使用してもよい。
【００６７】
回路セルＣＥＬＬ２３のＮウェル領域ＷＮには、機能トランジスタであるＰ型トランジスタＰ２３が形成される活性領域ＤＰ２３が形成される。また、回路セルＣＥＬＬ２３のＰウェル領域ＷＰには、機能トランジスタであるＮ型トランジスタＮ２３が形成される活性領域ＤＮ２３と、ドライバトランジスタＮ５３が形成される活性領域ＤＮ５３とが形成される。
ここで、活性領域ＤＮ２３と活性領域ＤＮ５３とは、回路セルＣＥＬＬ２３のＰウェル領域ＷＰ内において、ｙ方向に並んで配置されている。
【００６８】
機能トランジスタＰ２３は、複数のＰ型トランジスタＰ２３１、Ｐ２３２、Ｐ２３３、Ｐ２３４を含んでいる。
Ｐ型トランジスタＰ２３１は、活性領域ＤＰ２３上部にゲート絶縁膜を介して形成されたゲート電極ＧＰ２３１を含む。
同様に、Ｐ型トランジスタＰ２３２、Ｐ２３３、Ｐ２３４は、活性領域ＤＰ２３上部にゲート絶縁膜を介して形成されたゲート電極ＧＰ２３２、ＧＰ２３３、ＧＰ２３４を含む。
【００６９】
また、活性領域ＤＰ２３には、Ｐ型トランジスタＰ２３１、Ｐ２３２、Ｐ２３３、Ｐ２３４のそれぞれの拡散層として拡散層ＤＳＰ２３１、ＤＤＳＰ２３１２、ＤＤＤＰ２３２３、ＤＳＤＰ２３３４、ＤＳＰ２３４が形成されている。また、隣接して形成される拡散層に挟まれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＰ２３１、ＧＰ２３２、ＧＰ２３３、ＧＰ２３４は、それぞれ対応するチャネル領域上に形成される。
ここで、Ｐ型トランジスタＰ２３１とＰ型トランジスタＰ２３２とは、拡散層ＤＤＳＰ２３１２を共有し、Ｐ型トランジスタＰ２３２とＰ型トランジスタＰ２３３とは、拡散層ＤＤＤＰ２３２３を共有し、Ｐ型トランジスタＰ２３３とＰ型トランジスタＰ２３４とは、拡散層ＤＳＤＰ２３３４を共有している。
【００７０】
機能トランジスタＮ２３は、複数のＮ型トランジスタＮ２３１、Ｎ２３２を含んでいる。
Ｎ型トランジスタＮ２３１は、活性領域ＤＮ２３上部にゲート絶縁膜を介して形成されたゲート電極ＧＮ２３１を含む。
同様に、Ｎ型トランジスタＮ２３２は、ゲート電極ＧＮ２３２を含み、ドライバトランジスタＮ５３は、活性領域ＤＮ５３上に形成されたゲート電極ＧＮ５３を含む。
【００７１】
また、活性領域ＤＮ２３には、Ｎ型トランジスタＮ２３１，Ｎ２３２のそれぞれの拡散層としての拡散層ＤＳＮ２３１、ＤＤＤＮ２３１、ＤＳＮ２３２が形成される。また、これらの拡散層のうち隣接して形成される拡散層にはさまれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＮ２３１，ＧＮ２３２は、それぞれ対応するチャネル領域上に形成される。
ここで、Ｎ型トランジスタＮ２３１とＮ型トランジスタＮ２３２とは、拡散層ＤＤＤＮ２３１２を共有している。
また、活性領域ＤＮ５３には、ドライバトランジスタＮ５３のそれぞれの拡散層としての拡散層ＤＳＮ５３、ＤＤＮ５３が形成され、拡散層ＤＳＮ５３と拡散層ＤＤＮ５３とに挟まれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＮ５３はチャネル領域上に形成される。
【００７２】
このように、本実施形態のＮＯＲ回路は、図７の回路図において直列接続されるＰ型トランジスタＰ３，４が、図８、図９及び図１０のレイアウトでは、それぞれ２つのＰ型トランジスタＰ２３１、Ｐ２３２とＰ型トランジスタＰ２３３、Ｐ２３４とが直列接続されて構成される２つのＰ型トランジスタ部が、並列に接続された構成となる。これは、図７の回路図における機能トランジスタのＰ型トランジスタ側とＮ型トランジスタ側とで、トランジスタの電流駆動能力を合せるためである。その結果、回路セルＣＥＬＬ２３では、Ｐ型のウェルＷＰ中の活性領域ＤＮ２３にｙ方向に隣接する領域に空き領域が生じる。本実施例では、この空き領域に活性領域ＤＮ５３を形成し、ドライバトランジスタＮ５３を配置する。
【００７３】
回路セルＣＥＬＬ２４のＮウェル領域ＷＮには、機能トランジスタであるＰ型トランジスタＰ２４が形成される活性領域ＤＰ２３と、ドライバトランジスタＰ５３が形成される活性領域であるＤＰ５３とが形成される。また、回路セルＣＥＬＬ２３のＰウェル領域ＷＰには、機能トランジスタであるＮ型トランジスタＮ２４が形成される活性領域ＤＮ２３が形成される。
ここで、活性領域ＤＰ２４と活性領域ＤＰ５３とは、回路セルＣＥＬＬ２４のＮウェル領域ＷＮ内において、ｙ方向に並んで配置されている。
【００７４】
機能トランジスタＰ２４は、Ｐ型トランジスタＰ２４１、Ｐ２４２を含んでいる。
Ｐ型トランジスタＰ２４１は、活性領域ＤＰ２４上部に絶縁膜を介して形成されたゲート電極ＧＰ２４１を含む。
同様に、Ｐ型トランジスタＰ２４２は、活性領域ＤＰ２４上部に絶縁膜を介して形成されたゲート電極ＧＰ２４２を含む。
【００７５】
また、活性領域ＤＰ２４には、Ｐ型トランジスタＰ２４１，Ｐ２４２のそれぞれの拡散層としての拡散層ＤＳＰ２４１、ＤＤＤＰ２４１２、ＤＳＰ２４２が形成される。また、これらの拡散層のうち隣接して形成される拡散層にはさまれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＰ２４１、ＧＰ２４２は、それぞれ対応するチャネル領域上に形成される。
ここで、Ｐ型トランジスタＰ２４１とＰ型トランジスタＰ２４２とは、拡散層ＤＤＤＰ２４１２を共有している。
【００７６】
また、活性領域ＤＰ５３には、ドライバトランジスタＰ５３のそれぞれの拡散層としての拡散層ＤＳＰ５３、ＤＤＰ５３が形成され、拡散層ＤＳＰ５３と拡散層ＤＤＰ５３とに挟まれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＰ５３はチャネル領域上に形成される。
【００７７】
機能トランジスタＮ２４は、複数のＮ型トランジスタＮ２４１、Ｎ２４２、Ｎ２４３、Ｎ２４４を含んでいる。
Ｎ型トランジスタＮ２４１は、活性領域ＤＮ２４上部に絶縁膜を介して形成されたゲート電極ＧＮ２４１を含む。
同様に、Ｎ型トランジスタＮ２４２、Ｎ２４３、Ｎ２４４は、活性領域ＤＮ２４上部に絶縁膜を介して形成されたゲート電極ＧＮ２４２、ＧＮ２４３、ＧＮ２４４を含む。
【００７８】
また、活性領域ＤＮ２４には、Ｎ型トランジスタＮ２４１、Ｎ２４２、Ｎ２４３、Ｎ２４４のそれぞれの拡散層として拡散層ＤＳＮ２４１、ＤＤＳＮ２４１２、ＤＤＤＮ２４２３、ＤＳＤＮ２４３４、ＤＳＮ２４４が形成されている。また、隣接して形成される拡散層に挟まれた半導体基板中の領域は、それぞれチャネル領域（不図示）を構成し、ゲート電極ＧＮ２４１、ＧＮ２４２、ＧＮ２４３、ＧＮ２４４は、それぞれ対応するチャネル領域上に形成される。
ここで、Ｎ型トランジスタＮ２４１とＮ型トランジスタＮ２４２とは、拡散層ＤＤＳＮ２４１２を共有し、Ｎ型トランジスタＮ２４２とＮ型トランジスタＮ２４３とは、拡散層ＤＤＤＮ２４２３を共有し、Ｎ型トランジスタＮ２４３とＮ型トランジスタＮ２４４とは、拡散層ＤＳＤＮ２４３４を共有している。
【００７９】
このように、本実施形態のＮＡＮＤ回路は、図７の回路図において直列接続されるＮ型トランジスタＮ５，６が、図８、図９及び図１０のレイアウトでは、それぞれ２つのＮ型トランジスタＮ２４１、Ｎ２４２とＮ型トランジスタＮ２４３、Ｎ２４４とが直列接続されて構成される２つのＮ型トランジスタ部が、並列に接続された構成となる。これは、図７の回路図における機能トランジスタのＰ型トランジスタ側とＮ型トランジスタ側とで、トランジスタの電流駆動能力を合せるためである。その結果、回路セルＣＥＬＬ２４では、Ｎ型のウェルＷＰ中の活性領域ＤＰ２４にｙ方向に隣接する領域に空き領域が生じる。本実施例では、この空き領域に活性領域ＤＰ５３を形成し、この領域にドライバトランジスタＰ５３を形成する。
【００８０】
次に、図８、図９及び図１０における回路のレイアウトにおける配線接続関係について説明する。
ゲート配線Ｍ１１１、Ｍ１１２、Ｍ１１３、Ｍ１１４、Ｍ１１５、Ｍ１１６及びＭ１１７は、同一の第１配線層に形成されたゲート配線層である。また、ゲート電極ＧＰ１、ＧＰ４、ＧＰ３１、ＧＰ３２、ＧＰ５１、ＧＰ５３、ＧＰ２３１、ＧＰ２３２、ＧＰ２３３、ＧＰ２３４、ＧＰ２４１、ＧＰ２４２と、ゲート電極ＧＮ１、ＧＮ４、ＧＮ３１、ＧＮ３２、ＧＮ５１、ＧＮ５３、ＧＮ２３１、ＧＮ２３２、ＧＮ２４１、ＧＮ２４２、ＧＮ２４３、ＧＮ２４４とも同様の第１配線層に形成される。
ゲート配線Ｍ１１１と、ゲート電極ＧＰ１及びゲート電極ＧＮ１とは接続されている。また、ゲート配線Ｍ１１２と、ゲート電極ＧＰ３１、ＧＰ３２、ＧＮ３１及びＧＮ３２とは接続されている。ゲート配線Ｍ１１３と、ゲート電極ＧＰ２３１及びＧＮ２３１とは接続されている。ゲート配線Ｍ１１４と、ゲート電極ＧＰ２３２、ＧＰ２３３及びＧＮ５３とが接続されている。ゲート配線Ｍ１１５と、ゲート電極ＧＰ２４１及びＧＮ２４１とが接続されている。ゲート配線Ｍ１１６と、ゲート電極ＧＰ２４２、ＧＮ２４２及びＧＮ２４３とが接続されている。ゲート配線Ｍ１１７と、ゲート電極ＧＰ４及びＧＮ４とが接続されている。
第１配線層の上部には、第１の層間絶縁膜を介してさらに第２配線層が形成されている。また、第１の層間絶縁膜中には、第１配線層と第２配線層との配線を接続するためのコンタクトが形成される。
【００８１】
第２配線層としては、タングステンなどの高融点金属が用いられ、配線Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３と、配線Ｍ２Ｐ１、Ｍ２Ｐ２、Ｍ２Ｐ６、Ｍ２Ｐ７、Ｍ２Ｐ８、Ｍ２Ｐ２３１、Ｍ２Ｐ２３２、Ｍ２ＰＳ２４１、Ｍ２ＰＳ２４２、Ｍ２ＰＤ５３、Ｍ２ＰＳ５３、配線Ｍ２Ｎ１、Ｍ２Ｎ２、Ｍ２Ｎ５、Ｍ２Ｎ７、Ｍ２Ｎ８、Ｍ２ＮＳ５３、Ｍ２ＮＤ５３、Ｍ２Ｎ２４１、Ｍ２Ｎ２４１２、Ｍ２Ｎ２４４、Ｍ２Ｎ９とが形成されている。第２配線層の上部には、第２の層間絶縁膜を介してさらに第３配線層が形成されている。また、第２の層間絶縁膜中には、第２配線層と第３配線層との配線を接続するためのスルホールが形成される。
配線Ｍ２０とゲート配線Ｍ１１２とはコンタクトＣＣ１を介して接続されている。配線Ｍ２Ｎ７とゲート配線Ｍ１１３とはコンタクトＣＣ２を介して接続されている。配線Ｍ２１とゲート配線Ｍ１１４とはコンタクトＣＣ３を介して接続されている。配線Ｍ２Ｎ２４１とゲート電極２３４とはコンタクトＣＣ４を介して接続されている。配線Ｍ２Ｐ２３２とゲート配線Ｍ１１５とはコンタクトＣＣ５を介して接続されている。配線Ｍ２２とゲート配線Ｍ１１６とはコンタクトＣＣ６を介して接続されている。配線Ｍ２Ｐ８とゲート電極ＧＮ２４４とはコンタクトＣＣ７を介して接続されている。配線Ｍ２３とゲート配線Ｍ１１７とはコンタクトＣＣ８を介して接続されている。上述したように、コンタクトは第１の層間絶縁層に形成され、スルホールは第２の層間絶縁層に形成される。
【００８２】
また、第１の実施形態と同様に、第３配線層としては、銅及びアルミニウムなどの金属が用いられ、主電源ローカル線４０１、サブ電源ローカル線５０１、主接地ローカル線４０２、サブ接地ローカル線５０２、制御信号ＣＴＲＰの配線１５０及び制御信号ＣＴＲＮの配線１５１が形成されている。ここで、ゲート電極ＧＰ５１とゲート電極ＧＰ５３とは、スルホールＴＨＰＣにより制御信号ＣＴＲＰの配線１５０と接続されている。また、ゲート電極ＧＮ５１とゲート電極ＧＮ５３とは、スルホールＴＨＮＣにより制御信号ＣＴＲＮの配線１５１と接続されている。
【００８３】
回路セルＣＥＬＬ２１におけるドライバトランジスタＰ５１及びＮ５１と、機能トランジスタＰ１と機能トランジスタＮ２とは、第１の実施形態における回路セルＣＥＬＬ１１の各トランジスタと同様の構成である。
また、回路セルＣＥＬＬ２２のトランジスタＰ３及びトランジスタＮ３の構成も、第１の実施形態における回路セルＣＥＬＬ１３と同様の構成である。ここで、機能トランジスタＰ３が第１の実施形態と異なる構成は、配線Ｍ２Ｐ６がスルホールＴＨＰ２２１を介してサブ電源ローカル線５０１に接続され、配線Ｍ２Ｐ７がスルホールＴＨＰ２２２を介してサブローカル線５０１に接続され、配線Ｍ２Ｎ５がスルホールＴＨＮ２２１を介して主接地ローカル線４０２に接続され、配線Ｍ２Ｎ７がスルホールＴＨＮ２２２を介して主接地ローカル線４０２に接続されている点である。また、配線Ｍ２１は、コンタクトＣＰＤ３を介して機能トランジスタＰ３の拡散層（ドレイン）ＤＤＰ３に接続され、コンタクトＣＮＤ３を介して機能トランジスタＮ３の拡散層（ドレイン）ＤＤＮ３に接続されている。
【００８４】
機能トランジスタＰ２３において、配線Ｍ２Ｐ２３１がＰ型トランジスタＰ２３１の拡散層（ソース）ＤＳＰ２３１とコンタクトＣＣＰ２３１を介して接続され、配線Ｍ２２がＰ型トランジスタＰ２３２及びＰ２３３が共有する拡散層（ドレイン）ＤＤＳＰ２３２３とコンタクトＣＣＰ２３１２を介して接続され、配線Ｍ２Ｐ２３２がＰ型トランジスタ２３４の拡散層（ソース）ＤＳＰ２３４とコンタクトＣＣＰ２３２を介して接続されている。また、拡散層ＤＤＳＰ２３１２はＰ型トランジスタＰ２３１のドレインとして形成されているとともに、Ｐ型トランジスタＰ２３２のソースとしても共用されている。同様に、拡散層ＤＳＤＰ２３３４は、Ｐ型トランジスタＰ２３４のドレインとして形成されているとともに、Ｐ型トランジスタ２３３のソースとしても共用されている。また、配線Ｍ２Ｐ２３１は、スルホールＴＨＰ２３１を介して主電源ローカル線４０１に接続されている。配線Ｍ２Ｐ２３２は、スルホールＴＨＰ２３２を介して主電源ローカル線４０１に接続されている。
【００８５】
機能トランジスタＮ２３において、配線Ｍ２Ｎ２３１がＮ型トランジスタＮ２３１の拡散層（ソース）ＤＳＮ２３１とコンタクトＣＣＮ２３１を介して接続され、配線Ｍ２２がＮ型トランジスタＮ２３１及びＮ２３２が共有する拡散層（ドレイン）ＤＤＤＮ２３１２とコンタクトＣＣＮ２３１２を介して接続され、配線Ｍ２Ｎ２３２がＮ型トランジスタＮ２３２の拡散層（ソース）ＤＳＮ２３２とコンタクトＣＣＮ２３２を介して接続されている。また、配線Ｍ２Ｎ２３２は、スルホールＴＨＮ２３２を介してサブ接地ローカル線５０２に接続されている。配線Ｍ２Ｎ２３１は、Ｎ型トランジスタＮ２３１の拡散層（ソース）ＤＳＮ２３１とコンタクトＣＣＮ２３１により接続され、スルホールＴＨＮ２３１を介してサブ接地ローカル線５０２に接続されている。
【００８６】
Ｎ型トランジスタのドライバトランジスタＮ５３において、配線Ｍ２ＮＤ５３が拡散層（ドレイン）ＤＤＮ５３とコンタクトＣＣ５３１を介して接続され、配線Ｍ２ＮＳ５３が拡散層（ソース）ＤＳＮ５３とコンタクトＣＣ５３２を介して接続されている。また、配線Ｍ２ＮＤ５３は、スルホールＴＨＮＤ５３を介してサブ接地ローカル線５０２に接続されている。配線Ｍ２ＮＳ５３はスルホールＴＨＳＮ５３を介して主接地ローカル線４０２に接続されている。
【００８７】
機能トランジスタＰ２４において、配線Ｍ２ＰＳ２４１がＰ型トランジスタＰ２４１の拡散層（ソース）ＤＳＰ２４１とコンタクトＣＣＰ２４１を介して接続され、配線Ｍ２３がＰ型トランジスタＰ２４１及びＰ２４２が共有する拡散層（ドレイン）ＤＤＤＰ２４１２とコンタクトＣＣ２４１２を介して接続され、配線Ｍ２Ｐ２４２がＰ型トランジスタＰ２４２の拡散層（ソース）ＤＳＰ２４２とコンタクトＣＣＰ２４２を介して接続されている。また、配線Ｍ２ＰＳ２４１は、スルホールＴＨＰ２４１を介してサブ電源ローカル線５０１に接続されている。配線Ｍ２ＰＳ２４２は、スルホールＴＨＰ２４２を介してサブ電源ローカル線５０１に接続されている。
【００８８】
機能トランジスタＮ２４において、配線Ｍ２Ｎ２４１がＮ型トランジスタＮ２４１の拡散層（ソース）ＤＳＮ２４１とコンタクトＣＣＮ２４１を介して接続され、配線Ｍ２３がＮ型トランジスタＮ２４２及びＮ２４３が共有する拡散層（ドレイン）ＤＤＤＮ２４２３とコンタクトＣＣＮ２４１２を介して接続され、配線Ｍ２Ｎ２４４がＮ型トランジスタＮ２４４の拡散層（ソース）ＤＳＮ２４４とコンタクトＣＣＮ２４４を介して接続されている。また、拡散層ＤＤＳＮ２４１２は、Ｎ型トランジスタＮ２４１のドレインとし、Ｎ型トランジスタＮ２４２のソースとして共有されている。また、拡散層ＤＳＤＮ２４３４は、Ｎ型トランジスタ２４３のソースと、Ｎ型トランジスタＮ２４４のドレインとして共有されている。また、配線Ｍ２Ｎ２４１は、スルホールＴＨＮＳ２４１を介して主接地ローカル線４０２に接続されている。配線Ｍ２Ｎ２４４は、スルホールＴＨＮＳ２４４を介して主接地ローカル線４０２に接続されている。
【００８９】
Ｐ型トランジスタのドライバトランジスタＰ５３において、配線Ｍ２ＰＤ５３が拡散層（ドレイン）ＤＤＰ５３とコンタクトＣＣＰＤ５３を介して接続され、配線Ｍ２ＰＳ５３が拡散層（ソース）ＤＳＰ５３とコンタクトＣＣＰＳ５３を介して接続されている。また、配線Ｍ２ＰＤ５３は、スルホールＴＨＰＤ５３を介してサブ電源ローカル線５０１に接続されている。配線Ｍ２ＰＳ５３は、スルホールＴＨＰＳ５３を介して主電源ローカル線４０１に接続されている。
【００９０】
回路セルＣＥＬＬ２５におけるドライバトランジスタＰ４及びＮ４と、機能トランジスタＰ１と機能トランジスタＮ２とは、第１の実施形態における回路セルＣＥＬＬ１４の各トランジスタと同様の構成である。
【００９１】
上述した接続により、第２の実施形態では、第１の実施形態のドライバトランジスタＰ５２、Ｎ５２に代えて、ドライバトランジスタＰ５３、Ｎ５３を、それぞれ回路セルＣＥＬＬ２４及び回路セルＣＥＬＬ２３の空き領域に配置する。
ここで、ドライバトランジスタＰ５３は、回路セルＣＥＬＬ２４のＮウェルＷＮにおいて、機能トランジスタＰ２４が配置されていない領域、具体的には、回路セルＣＥＬＬ２４に形成された機能トランジスタＰ２４にｙ方向に隣接する領域に、機能トランジスタＰ２４と並んで配置される。同様に、ドライバトランジスタＮ５３は、回路セルＣＥＬＬ２３のＰウェルＷＰにおいて、機能トランジスタＮ２３が配置されていない領域、具体的には、回路セルＣＥＬＬ２３に形成された機能トランジスタＮ２３にｙ方向に隣接する領域に、機能トランジスタＮ２３と並んで配置される。
すなわち、第２の実施形態においては、回路セル中の機能トランジスタのｘ方向に隣接する空き領域だけでなく、ｙ方向に隣接する空き領域にもドライバトランジスタを配置することができる。
【００９２】
この構成により、第２の実施形態は、第１の実施形態に対してより回路セルの空き領域を有効に利用することができ、半導体装置のチップ面積の利用効率を向上させ、サブスレッショルドリーク電流を低減してスタンバイ時の消費電力を低下させる電源遮断構成を有する第２電源使用回路を含む半導体装置において、第２電源の電位を制御するためのドライバ回路の追加による半導体装置の面積の増加を最小限に抑えることができる。
【００９３】
＜第３の実施形態＞
次に、図１１は、図３と同様に、図２における第２電源使用領域１１０のレイアウトにおける領域Ａの部分を拡大した図である。
図１１は、図３に比較して、ドライバ回路Ｈ３、Ｈ４が配置される位置が異なる。具体的には、図３において、セル棚Ａ１、Ａ２、Ａ５，Ａ６のｙ方向の端部に形成されていたドライバ回路Ｈ３、Ｈ４を、セル棚Ａ１〜Ａ６とは異なるセル棚Ｂ１、Ｂ２に集中して配置した例である。
このように、セル棚Ａ１、Ａ２、Ａ５、Ａ６のそれぞれにドライバ回路Ｈ１、Ｈ２を分散配置することに加え、セル棚Ａ１〜Ａ６とは異なる他のセル棚にドライバ回路Ｈ３、Ｈ４を集中して配置する構成としてもよい。
【００９４】
＜第４の実施形態＞
次に、図１２，図１３，図１４，図１５は、回路セルの空き領域に形成するドライバ回路におけるドライバトランジスタの第４の実施形態による構成例を示す図である。なお、図１２〜図１５においては、回路セルＣＥＬＬ４１ａ〜４５ａ（図１２、図１３）、ＣＥＬＬ４１ｂ〜４５ｂ（図１４）、ＣＥＬＬ４１ｃ〜４５ｃ（図１５）間を互いに接続する配線を省略して示している。
また、図１２及び図１３においては、互いに隣接する回路セルＣＥＬＬ４２ａ、ＣＥＬＬ４３ａ及びＣＥＬＬ４４ａには、機能トランジスタに加えて、電源遮断構成のための、主電源ローカル線４０１とサブ電源ローカル線５０１とを接続する、また主接地ローカル線４０２とサブ電源ローカル線５０２とを接続するドライバトランジスタが配置されている。一方、互いに隣接していない回路セルＣＥＬＬ４１ａ及びＣＥＬＬ４５ａには、電源遮断構成のためのドライバトランジスタが設けられていない。
【００９５】
図１２及び図１３において、回路セルＣＥＬＬ４２ａには、ドライバトランジスタとしてのＰ型トランジスタＰ５４と、Ｎ型トランジスタＮ５４とが形成されている。
また、回路セルＣＥＬＬ４３ａにはドライバトランジスタとしてのＰ型トランジスタＰ５５とＮ型トランジスタＮ５５とが形成されている。
また、回路セルＣＥＬＬ４４ａにはドライバトランジスタとしてのＰ型トランジスタＰ５６とドライバトランジスタとしてのＮ型トランジスタＮ５６とが形成されている。
すでに説明したように、ドライバトランジスタとしてのＮ型トランジスタは、主接地ローカル線４０２に対してサブ接地ローカル線５０２を接続、あるいは非接続とする。ドライバトランジスタとしてのＰ型トランジスタは、主電源ローカル線４０１に対してサブ電源ローカル線５０１を接続あるいは非接続とする。
【００９６】
図示しないが、ドライバトランジスタＰ５４のゲート電極ＧＰ５４、ドライバトランジスタＰ５５のゲート電極ＧＰ５５、ドライバトランジスタＰ５６のゲート電極ＧＰ５６に対して、制御信号ＣＴＲＰの制御線が接続されている。同様に、ドライバトランジスタＮ５４のゲート電極ＧＮ５４、ドライバトランジスタＮ５６のゲート電極ＧＮ５５、ドライバトランジスタＮ５６のゲート電極ＧＮ５７に対して、制御信号ＣＴＲＮの制御線が接続されている。
スタンバイ状態及びアクティブ状態における制御信号ＣＴＲＰ、ＣＴＲＮの制御方法は、上述の第１の実施形態に記載した場合と同様であるため、ここでは説明を省略する。
【００９７】
図１２及び図１３において、回路セルＣＥＬＬ４１、４５の回路セル内の構成は、第１の実施形態のＣＥＬＬ１３と同一の構成である。同様に、回路セルＣＥＬＬ４２、４３の構成は、それぞれ、図５及び図６の回路セルＣＥＬＬ１１、１２と同一の構成である。
また、回路セルＣＥＬＬ４３に配置されたＰ型トランジスタＰ３１及びＮ型トランジスタＮ３１の構成は、トランジスタのサイズを除いて、図５及び図６の回路セルＣＥＬＬ１３に配置された機能トランジスタとしてのＰ型トランジスタＰ３１及びＮ型トランジスタＮ３１と同一の構成である。
【００９８】
図１２及び図１３においては、回路ＣＥＬＬ４４ａに配置されたドライバトランジスタＰ５６を、一方の拡散層ＤＤＰ５６１２を共通に有する２つのＰ型トランジスタＰ５６１、Ｐ５６２で構成し、同様に、ドライバトランジスタＮ５６を、一方の拡散層ＤＤＮ５６１２を共通に有する２つのＮ型トランジスタＮ５６１、Ｎ５６２で構成している。
例えば、ドライバトランジスタＰ５６において、Ｐ型トランジスタＰ５６１のゲート電極ＧＰ５６１とＰ型トランジスタＰ５６２のゲート電極ＧＰ５６２とはゲート配線ＧＰ５６により接続され、共通のゲート電極とされている。
【００９９】
また、ドライバトランジスタＰ５６において、配線Ｍ２ＰＳ５６１がＰ型トランジスタＰ５６１の拡散層（ソース）ＤＳＰ５６１とコンタクトＣＣＰ５６１を介して接続され、配線Ｍ２ＰＤ５６１２がＰ型トランジスタＰ５６１及びＰ５６２が共有する拡散層（ドレイン）ＤＤＰ５６１２とコンタクトＣＣＰ５６１２により接続され、配線Ｍ２ＰＳ５６２がＰ型トランジスタＰ５６２の拡散層（ソース）ＤＳＰ５６２とコンタクトＣＣＰ５６２と接続されている。また、配線Ｍ２ＰＳ５６１はスルホールＴＨＰＳ５６１を介して主電源ローカル線４０１と接続され、配線Ｍ２ＰＳ５６２はスルホールＴＨＰＳ５６２を介して主電源ローカル線４０１と接続されている。配線Ｍ２ＰＤ５６１２は、スルホールＴＨＰＤ５６１２を介してサブ電源ローカル線５０１と接続されている。
【０１００】
また、ドライバトランジスタＮ５６において、配線Ｍ２ＮＳ５６１がＮ型トランジスタＮ５６１の拡散層（ソース）ＤＳＮ５６１とコンタクトＣＣＮ５６１を介して接続され、配線Ｍ２ＮＤ５６１２がＮ型トランジスタＮ５６１及びＮ５６２が共有する拡散層（ドレイン）ＤＤＮ５６１２とコンタクトＣＣＮ５６１２により接続され、配線Ｍ２ＮＳ５６２がＮ型トランジスタＮ５６２の拡散層（ソース）ＤＳＮ５６２とコンタクトＣＣＮ５６２により接続されている。また、配線Ｍ２ＮＳ５６１はスルホールＴＨＮＳ５６１を介して主接地ローカル線４０２と接続され、配線Ｍ２ＮＳ５６２はスルホールＴＨＮＳ５６２を介して主接地ローカル線４０２と接続されている。配線Ｍ２ＮＤ５６１２は、スルホールＴＨＮＤ５６１２を介してサブ接地ローカル線５０２と接続されている。
【０１０１】
このように、ドライバトランジスタとして、一方の拡散層を共有する２つのトランジスタを用いることにより、ドライバトランジスタのチャネル幅を容易に２倍とすることができる。例えば、回路セルがノア回路やナンド回路などの各チャネル型トランジスタが複数である場合、上述したｙ方向の寸法が他の回路セルに対して広いため、容易にドレインを共通化する構成を取ることができる。この結果、回路セルにおけるドライバトランジスタのチャネル幅を大きくすることで、主電源ローカル線４０１からサブ電源ローカル線５０１への電流容量、またサブ接地ローカル線４０２から主接地ローカル線５０２への電流容量を増加させることができる。
【０１０２】
次に、図１４は、上述の図１２及び図１３に記載した回路セルの空き領域に形成するドライバトランジスタの第１の変形例を示す図である。
図１４においては、回路セルＣＥＬＬ４２ｂ、ＣＥＬＬ４３ｂ、ＣＥＬＬ４４ｂに夫々配置されたドライバトランジスタＰ５４、Ｐ５５、Ｐ５６が活性領域ＤＰ５４５６を共通としており、同様にドライバトランジスタＮ５４、Ｎ５５、Ｎ５６が活性領域ＤＮ５４５６を共通としている点で、図１２及び図１３の回路セルＣＥＬＬ４２ａ、ＣＥＬＬ４３ａ、ＣＥＬＬ４４ａと異なる。
このように、隣接する回路セルの隣接する領域にドライバトランジスタが配置される場合、その活性領域を１つの共通の活性領域とすることもできる。すなわち、複数のドライバトランジスタが隣接する回路セルの隣接する領域に形成する際、この複数のドライバトランジスタの活性領域を共通としても良い。
【０１０３】
図１４において、ドライバトランジスタＰ５４はＰ型トランジスタＰ５４１及びＰ５４２から構成され、ドライバトランジスタＰ５５はＰ型トランジスタＰ５５１及びＰ５５２から構成され、ドライバトランジスタＰ５６はＰ型トランジスタＰ５６１及びＰ５６２から構成されている。ここで、ドライバトランジスタＰ５４のゲート電極ＧＰ５４１、ＧＰ５４２と、ドライバトランジスタＰ５５のゲート電極ＧＰ５５１、ＧＰ５５２と、ドライバトランジスタＰ５６のゲート電極ＧＰ５６１、ＧＰ５６２とは、ゲート配線ＧＰ５４５６に共通に接続されている。
拡散層（ドレイン）ＤＤＰ５４はＰ型トランジスタＰ５４１及びＰ５４２で共有化され、拡散層（ソース）ＤＳＰ５４５はＰ型トランジスタＰ５４２及びＰ５５１で共有化され、拡散層（ドレイン）ＤＤＰ５５はＰ型トランジスタＰ５５１及びＰ５５２で共有化され、拡散層（ソース）ＤＳＰ５５６はＰ型トランジスタＰ５５２及びＰ５６１で共有化され、拡散層（ドレイン）ＤＤＰ５６はＰ型トランジスタＰ５６１及びＰ５６２で共有化されている。このように、ドライバトランジスタＰ５４、Ｐ５５及びＰ５６は、隣接する複数のセルＣＥＬＬ４２ａ、４３ａ及びＣＥＬＬ４４ｂに連続して形成された活性化領域ＤＰ５４５６により一つのドライバトランジスタの構造として形成されている。
【０１０４】
ドライバトランジスタＮ５４はＮ型トランジスタＮ５４１及びＮ５４２から構成され、ドライバトランジスタＮ５５はＮ型トランジスタＮ５５１及びＮ５５２から構成され、ドライバトランジスタＮ５６はＮ型トランジスタＮ５６１及びＮ５６２から構成されている。ここで、ドライバトランジスタＮ５４のゲート電極ＧＮ５４１、ＧＮ５４２と、ドライバトランジスタＮ５５のゲート電極ＧＮ５５１、ＧＮ５５２と、ドライバトランジスタＮ５６のゲート電極ＧＮ５６１、ＧＮ５６２とは、ゲート配線ＧＮ５４５６に共通に接続されている。
拡散層（ドレイン）ＤＤＮ５４はＮ型トランジスタＮ５４１及びＮ５４２で共有化され、拡散層（ソース）ＤＳＮ５４５はＮ型トランジスタＮ５４２及びＮ５５１で共有化され、拡散層（ドレイン）ＤＤＮ５５はＮ型トランジスタＮ５５１及びＮ５５２で共有化され、拡散層（ソース）ＤＳＮ５５６はＮ型トランジスタＮ５５２及びＮ５６１で共有化され、拡散層（ドレイン）ＤＤＮ５６はＮ型トランジスタＮ５６１及びＮ５６２で共有化されている。このように、ドライバトランジスタＮ５４、Ｎ５５及びＮ５６は、隣接する複数のセルＣＥＬＬ４２ａ、４３ａ及びＣＥＬＬ４４ｂに連続して形成された活性化領域ＤＮ５４５６により一つのドライバトランジスタの構造として形成されている。
【０１０５】
また、第１及び第２の実施形態と同様に、ドライバトランジスタＰ５４、Ｐ５５及びＰ５６の各ソースの拡散層はコンタクトによりソースの配線に接続され、この配線はスルホールにより主電源ローカル線４０１に接続されている。ドライバトランジスタＰ５４、Ｐ５５及びＰ５６の各ドレインの拡散層はコンタクトによりドレインの配線に接続され、この配線はスルホールによりサブ電源ローカル線５０１に接続されている。
また、第１及び第２の実施形態と同様に、ドライバトランジスタＮ５４、Ｎ５５及びＮ５６の各ソースの拡散層はコンタクトによりソースの配線に接続され、この配線はスルホールにより主接地ローカル線４０２に接続されている。ドライバトランジスタＮ５４、Ｎ５５及びＮ５６の各ドレインの拡散層はコンタクトによりドレインの配線に接続され、この配線はスルホールによりサブ接地ローカル線５０２に接続されている。
【０１０６】
上記の構成から、第１の変形例は、第４の実施形態に比較して、よりドライバ回路を構成する領域を大きい面積として確保することができ、ドライバトランジスタを形成する活性領域を、回路セルの配置方向であるｙ方向に延伸する長い活性領域として形成することができ、互いに隣接するドライバトランジスタのドレインのみでなくソースも共通化して構成でき、より空き領域を有効に用いることができる。
【０１０７】
次に、図１５は、上述した回路セルの空き領域に形成するドライバトランジスタの第２の変形例を示す図である。
図１５においては、回路セルＣＥＬＬ４２ｃ、ＣＥＬＬ４３ｃ、ＣＥＬＬ４４ｃに夫々配置されたドライバトランジスタＰ５４、Ｐ５５、Ｐ５６が形成される活性領域とドライバトランジスタＮ５４、Ｎ５５、Ｎ５６が形成される活性領域をそれぞれ共通とし、さらに、この共通化された活性領域にｙ方向に延伸するゲート電極、ソース・ドレイン拡散層を形成している点で、図１２及び図１３の回路セルＣＥＬＬ４２ａ、ＣＥＬＬ４３ａ、ＣＥＬＬ４４ａと異なる。
【０１０８】
具体的には、ドライバトランジスタＰ５７は、回路セルＣＥＬＬ４２ｃ、ＣＥＬＬ４３ｃ、ＣＥＬＬ４４ｃのＮウェル領域に跨って形成された共通活性領域ＤＰ５７上部に、絶縁膜を介して形成され、ｙ方向に回路セルＣＥＬＬ４２ｃ、ＣＥＬＬ４３ｃ、ＣＥＬＬ４４ｃのＮウェル領域に跨って延伸するゲート電極ＧＰ５７を含む。このゲート電極ＧＰ５７は、不図示の制御信号ＣＮＴＰが供給される。
また、ドライバトランジスタＰ５７が形成される共通活性領域ＤＰ５７には、ドライバトランジスタＰ５７の一方の拡散層（例えば、ソース）としての拡散層ＤＳＰ５７と他方の拡散層（例えば、ドレイン）としての拡散層ＤＤＰ５７とが形成され、拡散層ＤＳＰ５７と拡散層ＤＤＰ５７とに挟まれた半導体基板中の領域は、チャネル領域（不図示）を構成し、ゲート電極ＧＰ５７は、このチャネル領域上に形成される。
【０１０９】
同様に、ドライバトランジスタＮ５７は、回路セルＣＥＬＬ４２ｃ、ＣＥＬＬ４３ｃ、ＣＥＬＬ４４ｃのＰウェル領域に跨って形成された共通活性領域ＤＮ５７上部に、絶縁膜を介して形成され、回路セルＣＥＬＬ４２ｃ、ＣＥＬＬ４３ｃ、ＣＥＬＬ４４ｃのＰウェル領域に跨ってｙ方向に延伸するゲート電極ＧＮ５７を含む。このゲート電極ＧＮ５７は、不図示の制御信号ＣＮＴＮが供給される。
また、ドライバトランジスタＮ５７が形成される共通活性領域ＤＮ５７には、ドライバトランジスタＮ５７の一方の拡散層（例えば、ソース）としての拡散層ＤＳＮ５７と他方の拡散層（例えば、ドレイン）としての拡散層ＤＤＮ５７とが形成され、拡散層ＤＤＳ５７と拡散層ＤＤＮ５７とに挟まれた半導体基板中の領域は、チャネル領域（不図示）を構成し、ゲート電極ＧＮ５７は、このチャネル領域上に形成される。
【０１１０】
ドライバトランジスタＰ５７において、拡散層（ソース）ＤＳＰ５７は、コンタクトＣＣＰＳ５７１、配線Ｍ２ＰＳ５７１及び、スルホールＴＨＰＳ５７１と、またコンタクトＣＣＰＳ５７２、配線Ｍ２ＰＳ５７２及び、スルホールＴＨＰＳ５７２とを介して、主電源ローカル線４０１と接続されている。
また、拡散層（ドレイン）ＤＤＰ５７は、コンタクトＣＣＰＤ５７１、配線Ｍ２ＰＤ５７１及び、スルホールＴＨＰＤ５７１と、またコンタクトＣＣＰＤ５７２、配線Ｍ２ＰＤ５７２及び、スルホールＴＨＰＤ５７２とを介して、サブ電源ローカル線５０１と接続されている。
【０１１１】
また、ドライバトランジスタＮ５７において、拡散層（ソース）ＤＳＮ５７は、コンタクトＣＣＮＳ５７１、配線Ｍ２ＮＳ５７１及び、スルホールＴＨＮＳ５７１と、またコンタクトＣＣＮＳ５７２、配線Ｍ２ＮＳ５７２及び、スルホールＴＨＮＳ５７２とを介して、主接地ローカル線４０２と接続されている。
また、拡散層（ドレイン）ＤＤＮ５７は、コンタクトＣＣＮＤ５７１、配線Ｍ２ＮＤ５７１及び、スルホールＴＨＮＤ５７１と、またコンタクトＣＣＮＤ５７２、配線Ｍ２ＮＤ５７２及び、スルホールＴＨＮＤ５７２とを介して、サブ接地ローカル線５０２と接続されている。
【０１１２】
以上の構成から、ドライバトランジスタＰ５７は主電源ローカル４０１線とサブ電源ローカル線５０１とを接続するドライバ回路とし、また、ドライバトランジスタＮ５７と主接地ローカル線４０２とサブ接地ローカル線５０２とを接続するドライバ回路とし、各々が機能する。
【０１１３】
上述の通り、第２の変形例においては、トランジスタを配置可能なｘ方向の幅が狭い場合であっても、ｙ方向にゲート配線（ＧＰ５７、ＧＮ５７）の長尺方向を配置し、コンタクトをゲート配線の両側の拡散層に形成されるｘ方向の幅がある空き領域であれば、通常の回路を構成するトランジスタのレイアウトと９０度回転させた配置として形成することができ、チャネルの幅を隣接する空き領域のある回路セルのｙ方向の幅に対応した長さに形成することができる。
すなわち、通常のトランジスタ（通常素子）がｙ方向にソース部、ゲート配線、ドレイン部が直列に配列されているが、ｘ方向にソース部、ゲート配線、ドレイン部が直列に配列するように構成し、隣接する回路セルの空き領域のｙ方向の幅を有効に用い、トランジスタのチャネル幅を長くし、オンした際のオン抵抗を小さくすることができる。
【０１１４】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
一例として、例えば、上記実施例１〜４においては、電源遮断構成を用いる回路の一例として、主電源、サブ電源の２つの電源電位と主接地、サブ接地の２つの接地電位とを用いる第２電源使用回路の例を示した。
この２電源の構成に代えて、電源遮断構成を用いる回路として、主電源ＶＤＤ１、第１サブ電源ＶＤＤ２、第２サブ電源ＶＤＤ３の３つの電源電位と、主接地ＶＳＳ１、第１サブ接地電位ＶＳＳ２、第２サブ接地電位ＶＳＳ３の３つの接地電位とを用いる回路を用いてもよい。
図１６は、主電源ＶＤＤ１、第１サブ電源ＶＤＤ２、第２サブ電源ＶＤＤ３の３つの電源電位と、主接地ＶＳＳ１、第１サブ接地電位ＶＳＳ２、第２サブ接地電位ＶＳＳ３の３つの接地電位とにおいて、回路セルの空き領域に形成するバッファ回路におけるトランジスタの構成例を示す図である。
【０１１５】
この３つの電源電位及び３つの接地電位を用いる回路の場合も、主電源ローカル線４０１及び第１サブ電源電位ＶＤＤ２のサブ電源ローカル線５０１を接続するドライバ回路（Ｐ型トランジスタＰ５１）と、主電源ローカル線４０１及び第２サブ電源電位ＶＤＤ３のサブ電源ローカル線６０１を接続するドライバ回路（Ｐ型トランジスタＰ５４）と、主接地ローカル線４０２及び第１サブ接地電位ＶＳＳ２の第１サブ接地ローカル線５０２を接続するドライバ回路（Ｎ型トランジスタＮ５１）と、主接地ローカル線４０２及び第２サブ接地電位ＶＳＳ３の第２サブローカル線６０２を接続するドライバ回路（Ｎ型トランジスタＮ５３）とを、電源遮断構成を用いる回路を構成する回路素子と同一の回路セル内に配置することで、上述の第１〜第４の実施形態に記載した発明と同様の効果を得ることが出来る。
【符号の説明】
【０１１６】
２０１，２１１，２２１…主電源配線
２０２，２１２，２２２…主接地配線
４０１，４１１、４２１…主電源ローカル線
４０２，４１２，４２２…主接地ローカル線
５０１，５１１，５２１，５３１，５４１，６０１…サブ電源ローカル線
５０２，５１２，５２２，５３２，５４２，６０２…サブ接地ローカル線
ＮＡＮＤ…ナンド回路
ＮＯＲ…ノア回路
ＣＥＬＬ１１，ＣＥＬＬ１２，ＣＥＬＬ１３，ＣＥＬＬ１４，ＣＥＬＬ１５，ＣＥＬＬ２１，ＣＥＬＬ２２，ＣＥＬＬ２３，ＣＥＬＬ２４，ＣＥＬＬ４１ａ，ＣＥＬＬ４２ａ，ＣＥＬＬ４３ａ，ＣＥＬＬ４４ａ，ＣＥＬＬ４１ｂ，ＣＥＬＬ４２ｂ，ＣＥＬＬ４３ｂ，ＣＥＬＬ４４ｂ，ＣＥＬＬ４１ｃ，ＣＥＬＬ４２ｃ，ＣＥＬＬ４３ｃ，ＣＥＬＬ４４ｃ…回路セル
Ｈ１，Ｈ２，Ｈ３，Ｈ４…ドライバ回路
ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ２１，ＩＶ２２，ＩＶ２３…インバータ
Ｎ５１，Ｎ５２，Ｎ５３，Ｎ５４，Ｎ５５，Ｎ５６，Ｎ５７、Ｎ５６１，Ｎ５６２，Ｐ５１，Ｐ５２，Ｐ５３，Ｐ５４，Ｐ５５，Ｐ５６，Ｐ５７，Ｐ５６１，Ｐ５６２…ドライバトランジスタ
Ｐ１，Ｐ２，Ｐ３１，Ｐ３２，Ｐ４，Ｐ２３１、Ｐ２３１，Ｐ２３３，Ｐ２３４，Ｐ２４１、Ｐ２４２、Ｐ５４１，Ｐ５４２，Ｐ５５１，Ｐ５５２，Ｐ５６１，Ｐ５６２…Ｐ型トランジスタ
Ｎ１、Ｎ２，Ｎ３１，Ｎ３２，Ｎ４，Ｎ２３１、Ｎ２３１，Ｎ２４１，Ｎ２４２，Ｎ２４３，Ｎ２４４，Ｎ５４１，Ｎ５４２，Ｎ５５１，Ｎ５５２，Ｎ５６１，Ｎ５６２…Ｎ型トランジスタ
ＤＮ１，ＤＮ２，ＤＮ３，ＤＮ４，ＤＮ２３，ＤＮ２４，ＤＮ５１，ＤＮ５２，ＤＮ５３，ＤＮ５６，ＤＮ５７，ＤＮ５４５６，ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ２３，ＤＰ２４，ＤＰ５１，ＤＰ５２，ＤＰ５３，ＤＰ５６，ＤＰ５７，ＤＰ５４５６…活性領域
ＤＳＰ１，ＤＤＰ１，ＤＳＮ１，ＤＤＮ１，ＤＳＰ２，ＤＤＰ２，ＤＳＮ２，ＤＤＮ２，ＤＳＰ５１，ＤＤＰ５１，ＤＳＮ５１，ＤＤＮ５１，ＤＳＰ５２，ＤＤＰ５２，ＤＳＮ５２，ＤＤＮ５２，ＤＤＰ３，ＤＳＰ３１，ＤＳＰ３２，ＤＳＰ４，ＤＤＰ４，ＤＳＮ３１，ＤＤＮ３，ＤＳＮ３２，ＤＳＮ４，ＤＤＮ４，ＤＳＰ２４１，ＤＤＤＰ２４１２，ＤＳＰ２４２，ＤＤＰ５３，ＤＳＰ５３，ＤＤＳＮ２４１２，ＤＳＮ２４１，ＤＳＤＮ２４２３，ＤＮＳ２４３４，ＤＳＮ２４４，ＤＳＰ５６１，ＤＤＰ５６１２，ＤＳＰ５６２，ＤＳＮ５６１，ＤＤＮ５６１２，ＤＳＮ５６２，ＤＳＰ５４，ＤＤＰ５４，ＤＳＰ５４５，ＤＤＰ５５，ＤＳＰ５５６，ＤＤＰ５６，ＤＳＰ５６，ＤＳＮ５４，ＤＤＮ５４，ＤＳＮ５４５，ＤＤＮ５５，ＤＳＮ５５６，ＤＤＮ５６，ＤＳＮ５６，ＤＳＰ５７，ＤＤＰ５７，ＤＤＮ５７，ＤＳＮ５７…拡散層
ＴＨＰＣ，ＴＨＮＣ，ＴＨＰＳ５１，ＴＨＰＤ５１，ＴＨＮＳ５１，ＴＨＮＤ５１，ＴＨＰＳ５２，ＴＨＰＤ５２，ＴＨＮＳ５２，ＴＨＮＤ５２，ＴＨＰ３１，ＴＨＰ３２，ＴＨＰ４，ＴＨＮ３１，ＴＨＮ３２，ＴＨＮ４，ＴＨＰ２２１，ＴＨＰ２２２，ＴＨＮ２２１，ＴＨＮ２２２，ＴＨＰ２４１，ＴＨＰ２４２，ＴＨＰＳ５３，ＴＨＰＤ５３，ＴＨＮＳ２４１，ＴＨＮＳ２４４，ＴＨＮ４，ＴＨＰＳ５６１，ＴＨＰＳ５６２，ＴＨＰＤ５６１２，ＴＨＮＳ５６１，ＴＨＮＳ５６２，ＴＨＮＤ５６１２，ＴＨＰＤ５７１，ＴＨＰＳ５７１，ＴＨＰＤ５７２，ＴＨＰＳ５７２，ＴＨＮＳ５７１，ＴＨＮＤ５７１，ＴＨＮＳ５７２，ＴＨＮＤ５７２…スルホール
ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４，ＣＣ５，ＣＣ６，ＣＣ７，ＣＣ８，ＣＰＳ１，ＣＰＤ１，ＣＮＳ１，ＣＮＤ１，ＣＰＳ２，ＣＰＤ２，ＣＮＳ２，ＣＮＤ２，ＣＰＳ５１，ＣＰＤ５１，ＣＰＳ５２，ＣＰＤ５２，ＣＮＳ５１，ＣＮＤ５１，ＣＮＳ５２，ＣＮＤ５２，ＣＰＳ３１，ＣＰＤ３，ＣＰＳ３２，ＣＰＳ４，ＣＰＤ４，ＣＣＰ２３１，ＣＣＰ２３１２，ＣＣＰ２３２，ＣＣＮ２３１，ＣＣＮ２３２，ＣＣＮ２３１２，ＣＣ５３１，ＣＣ５３２，ＣＣＰ２４１，ＣＣＰ２４２，ＣＣ２４１２，ＣＣＰＤ５３，ＣＣＰＳ５３，ＣＣＮ２４１，ＣＣＮ２４１２，ＣＣＮ２４４，ＣＣＰ５６１，ＣＣＰ５６２，ＣＣＰ５６１２，ＣＣＮ５６１，ＣＣＮ５６２，ＣＣＮ５６１２，ＣＣＰＤ５７１，ＣＣＰＤ５７２，ＣＣＰＳ５７１，ＣＣＰＳ５７２，ＣＣＮＳ５７１，ＣＣＮＳ５７２，ＣＣＮＤ５７１，ＣＣＮＤ５７２…コンタクト
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４，Ｍ１１５，Ｍ１１６，Ｍ１１７，ＧＮ５６，ＧＰ５６，ＧＰ５４５６，ＧＮ５４５６…ゲート配線
ＧＰ１，ＧＰ２，ＧＮ１，ＧＮ２，ＧＰ５１，ＧＰ５２，ＧＮ５１，ＧＮ５２，ＧＰ３１，ＧＰ３２，ＧＰ４，ＧＮ３１，ＧＮ３２，ＧＮ４，ＧＰ２３１，ＧＰ２３２，ＧＰ２３３，ＧＰ２３４，ＧＮ２３１，ＧＮ２３２，ＧＮ５３，ＧＰ２４１，ＧＰ２４２，ＧＰ５３，ＧＮ２４１，ＧＮ２４２，ＧＮ２４３，ＧＮ２４４，ＧＰ５６１，ＧＰ５６２，ＧＮ５６１，ＧＮ５６２，ＧＰ５４１，ＧＰ５４２，ＧＰ５５１，ＧＰ５５２，ＧＰ５６１，ＧＰ５６２，ＧＮ５４１，ＧＮ５４２，ＧＮ５５１，ＧＮ５５２，ＧＮ５６１，ＧＮ５６２，ＧＰ５７，ＧＮ５７…ゲート電極
１５０，１５１，Ｍ２Ｐ１，Ｍ２Ｐ２，Ｍ２Ｐ３，Ｍ２Ｐ４，Ｍ２Ｐ５，Ｍ２Ｐ８，Ｍ２Ｐ９，Ｍ２Ｎ１，Ｍ２Ｎ２，Ｍ２Ｎ３，Ｍ２Ｎ４，Ｍ２Ｎ６，Ｍ２Ｎ８，Ｍ２Ｎ９，Ｍ２Ｐ６，Ｍ２Ｐ７、Ｍ２Ｎ５，Ｍ２Ｎ７，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２ＰＳ２４１，Ｍ２ＰＳ２４２，Ｍ２ＰＤ５３，Ｍ２ＰＳ５３，Ｍ２Ｎ２４１，Ｍ２Ｎ２４１２，Ｍ２Ｎ２４４，Ｍ２ＰＤ５６１２，Ｍ２ＰＳ５６１，Ｍ２ＰＳ５６２，Ｍ２ＮＤ５６１２，Ｍ２ＮＳ５６１，Ｍ２ＮＳ５６２，Ｍ２ＰＳ５７１，Ｍ２ＰＳ５７２，Ｍ２ＰＤ５７１，Ｍ２ＰＤ５７２，Ｍ２ＮＳ５７１，Ｍ２ＮＳ５７２，Ｍ２ＮＤ５７１，Ｍ２ＮＤ５７２…配線
ＷＮ，ＷＰ…ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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