(57)【要約】【課題】メモリセルに書込み動作時に流れる電流を電圧の細かな制御なしに安定して測定する。【解決手段】メモリセルは、駆動ＭＯＳトランジスタ、負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１、第２ＣＭＯＳインバータと、ゲート端子にワード線が接続された第１、第２転送ＭＯＳトランジスタとを有し、第１、第２ＣＭＯＳインバータと第１、第２ビット線とが第１、第２転送ＭＯＳトランジスタを介して接続され、第１、第２ＣＭＯＳインバータの電源線が分離される。一方のＣＭＯＳインバータの電源線を電源電圧に設定し、他方のＣＭＯＳインバータの電源線を接地電圧に設定し、第１、第２ビット線を接地電圧に設定し、ワード線を電源電圧に設定し、一方のＣＭＯＳインバータの電源線から一方のＣＭＯＳインバータの負荷ＭＯＳトランジスタと一方の転送ＭＯＳトランジスタと一方のビット線とを介して流れる書込み電流を測定する。【選択図】図２Ａ
2011008874.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル駆動ＭＯＳトランジスタ及びＰチャネル負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１及び第２のＣＭＯＳインバータと、ゲート端子にワード線が接続された第１及び第２のＮチャネル転送ＭＯＳトランジスタと、を有し、前記第１のＣＭＯＳインバータと第１のビット線とが前記第１のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第２のＣＭＯＳインバータと第２のビット線とが前記第２のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第１及び第２のＣＭＯＳインバータの電源線が分離されているメモリセルを備える半導体記憶装置の試験方法であって、
前記第１及び第２のＣＭＯＳインバータのうちの一方のＣＭＯＳインバータの電源線の電圧を電源電圧に設定し、
前記第１及び第２のＣＭＯＳインバータのうちの他方のＣＭＯＳインバータの電源線の電圧を接地電圧に設定し、
前記第１及び第２のビット線の電圧を接地電圧に設定し、
前記ワード線の電圧を電源電圧に設定し、
前記一方のＣＭＯＳインバータの電源線から前記一方のＣＭＯＳインバータのＰチャネル負荷ＭＯＳトランジスタと、前記一方のＮチャネル転送ＭＯＳトランジスタと、前記一方のビット線とを介して流れる書込み電流を測定する、試験方法。
【請求項２】
Ｎチャネル駆動ＭＯＳトランジスタ及びＰチャネル負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１及び第２のＣＭＯＳインバータと、ゲート端子にワード線が接続された第１及び第２のＮチャネル転送ＭＯＳトランジスタと、を有し、前記第１のＣＭＯＳインバータと第１のビット線とが前記第１のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第２のＣＭＯＳインバータと第２のビット線とが前記第２のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第１及び第２のＣＭＯＳインバータの電源線が分離されているメモリセルを備える半導体記憶装置であって、
前記第１及び第２のＣＭＯＳインバータのうちの一方のＣＭＯＳインバータの電源線の電圧が電源電圧に設定され、
前記第１及び第２のＣＭＯＳインバータのうちの他方のＣＭＯＳインバータの電源線の電圧が接地電圧に設定され、
前記第１及び第２ビット線の電圧が接地電圧に設定され、
前記ワード線の電圧が電源電圧に設定され、
前記一方のＣＭＯＳインバータの電源線から前記一方のＣＭＯＳインバータの負荷ＭＯＳトランジスタと、前記一方の転送ＭＯＳトランジスタと、前記一方のビット線とを介して流れる書込み電流が測定される、半導体記憶装置。
【請求項３】
前記第１及び第２のＣＭＯＳインバータの電源線の電圧を、電源電圧または接地電圧に選択的に切り替える第１の電圧制御回路をさらに備える、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２ビット線の電圧を、電源電圧または接地電圧に選択的に切り替える第２の電圧制御回路をさらに備える、請求項２または３に記載の半導体記憶装置。
【請求項５】
前記ワード線の電圧を、電源電圧または接地電圧に選択的に切り替える第３の電圧制御回路をさらに備える、請求項２から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のビット線のうち少なくとも一方のビット線に接続し、接続されている前記ビット線を接地電圧に設定し、前記書込み電流を測定する書込み電流測定手段を備える、請求項２から５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１及び第２のＣＭＯＳインバータの電源線のうち一方の電源線に接続し、接続されている前記電源線を電源電圧に設定し、前記書込み電流を測定する書込み電流測定手段を備える、請求項２から５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の試験方法及び半導体記憶装置に関し、特に、半導体記憶装置への書込み動作時に、半導体記憶装置が備えるメモリセル内に流れる電流を安定して測定し、メモリセル内の書込みパスにおける欠陥を検出する技術に関する。
【背景技術】
【０００２】
半導体記憶装置の１つに、ＳＲＡＭ（Static Random Access Memory）がある。ＳＲＡＭの製造時には、欠陥を検出するための各種の試験が様々な段階で行われている。
【０００３】
ＳＲＡＭの試験方法の一般的な例としては、任意の“０”または“１”のテストパタンをＳＲＡＭに書込み、書込んだ値がＳＲＡＭから正しく読出せるかどうかを試験する方法が挙げられる。
【０００４】
しかしながら、近年、ＳＲＡＭでは、プロセスの微細化により故障の原因が複雑化しているため、上述したテストパタンに基づく試験方法では、ＳＲＡＭの潜在的な欠陥を検出することが困難になってきている。
【０００５】
そこで、最近は、ＳＲＡＭの試験方法として、電圧値、電流値、遅延マージンのような物理量を測定し、測定した物理量に基づいてメモリセル単体の良・不良を判定する方法の必要性が増してきている。このうち、メモリセル内に流れる電流を測定する試験方法は、メモリセルの特性を直接観測可能な方法として、一般的に行われるようになっている。
【０００６】
図５は、関連するＳＲＡＭのメモリセル（以下、ＳＲＡＭメモリセルと呼ぶ）の回路構成の一例を示す図である。この回路構成は、一般的に広く知られた回路構成である。
【０００７】
図５に示したＳＲＡＭメモリセル１００は、一般的な６個のＭＯＳトランジスタから構成されている。すなわち、ＳＲＡＭメモリセル１００は、ＮチャネルＭＯＳトランジスタである駆動ＭＯＳトランジスタＮ１，Ｎ２と、ＮチャネルＭＯＳトランジスタである転送ＭＯＳトランジスタＮ３，Ｎ４と、ＰチャネルＭＯＳトランジスタである負荷ＭＯＳトランジスタＰ１，Ｐ２と、から構成されている。
【０００８】
なお、図５において、ＰＬはＳＲＡＭメモリセル１００の電源線、ＧＬはＳＲＡＭメモリセル１００の接地線、ＢＬＴ及びＢＬＢはＳＲＡＭメモリセル１００のビット線、ＷＬはＳＲＡＭメモリセル１００のワード線、ＮＤ１及びＮＤ２はＳＲＡＭメモリセル１００のデータ保持ノードである。
【０００９】
また、Ｖｄｄは電源線ＰＬから供給される電圧、Ｖｓｓは接地線ＧＬから供給される電圧、Ｖｗｌはワード線ＷＬから供給される電圧、Ｖｂｌｔ及びＶｂｌｂはそれぞれビット線ＢＬＴ及びＢＬＢから供給される電圧、Ｖｎ１及びＶｎ２はそれぞれデータ保持ノードＮＤ１及びＮＤ２の電圧である。
【００１０】
駆動ＭＯＳトランジスタＮ１及び負荷ＭＯＳトランジスタＰ１により、また、駆動ＭＯＳトランジスタＮ２及び負荷ＭＯＳトランジスタＰ２により、それぞれＣＭＯＳインバータが構成されている。また、駆動ＭＯＳトランジスタＮ１，Ｎ２及び負荷ＭＯＳトランジスタＰ１，Ｐ２により、ＣＭＯＳインバータのカップリングが構成されており、これにより、安定してデータを保持できるようになっている。
【００１１】
データ保持ノードＮＤ１及びＮＤ２の電圧Ｖｎ１及びＶｎ２は、それぞれ“１”あるいは“０”のいずれかであり、互いに逆となっている。１つのＳＲＡＭメモリセル１００に保持される１ビットのデータの定義としては、例えば、データ“１”の場合はＶｎ１＝“１”及びＶｎ２＝“０”と定義され、データ“０”の場合はＶｎ１＝“０”及びＶｎ２＝“１”と定義される。
【００１２】
なお、ここで、デジタル表記の“１”は電源電圧（Ｖｄｄ）に対応し、Ｖｄｄは９０ｎｍ世代ＬＳＩ（Large Scale Integration）製造プロセスにおいては通常１．０Ｖである。また、デジタル表記の“０”は接地電圧（Ｖｓｓ）に対応し、Ｖｓｓは通常０Ｖである。
【００１３】
ＳＲＡＭの動作には、読出し動作と書込み動作が存在する。
【００１４】
読出し動作では、ビット線ＢＬＴ及びＢＬＢを“１”にプリチャージし、ワード線ＷＬを“１”に設定する。それにより、ビット線ＢＬＴまたはＢＬＢのどちらか片方から転送ＭＯＳトランジスタ及び駆動ＭＯＳトランジスタを通して接地線ＧＬへと電流貫通パスが生じ、当該パスに読出し電流が流れ、ビット線の電圧が低下する。このとき、ＳＲＡＭメモリセル１００の保持データが“０”ならばビット線ＢＬＴの電圧が低下し、“１”ならばビット線ＢＬＢの電圧が低下することになる。そのため、ビット線ＢＬＴまたはＢＬＢのどちらの電圧が低下したかを検知することによって、ＳＲＡＭメモリセル１００の外部から、ＳＲＡＭメモリセル１００の保持データを読出すことができる。
【００１５】
このように、読出し動作では、ＳＲＡＭメモリセル１００にデータが保持されたままの状態であるため、ＳＲＡＭメモリセル１００に流れる読出し電流を安定して測定可能である。
【００１６】
一方、書込み動作では、書込みデータにあわせて片方のビット線の電圧を“０”に設定し、ワード線ＷＬを“１”に設定する。それにより、電源線ＰＬから負荷ＭＯＳトランジスタ及び転送ＭＯＳトランジスタを通してビット線へと電流貫通パス（以下、書込みパスと呼ぶ）が生じ、当該パスに書込み電流が流れる。この書込み電流が流れることによって、データ保持ノードＮＤ１及びＮＤ２の電圧Ｖｎ１及びＶｎ２を反転させられるため、ＳＲＡＭメモリセル１００にデータを書込むことができる。
【００１７】
このように、書込み動作では、ＳＲＡＭメモリセル１００に保持されたデータを反転させる。そのため、データ“１”を保持している状態でデータ“０”を書込む場合、ＳＲＡＭメモリセル１００に流れる書込み電流を安定して測定することはできない。その理由を説明する。この場合、書込み動作が完了すると、データ保持ノードＮＤ１及びＮＤ２の電圧Ｖｎ１及びＶｎ２が反転して、Ｖｎ１＝“０”及びＶｎ２＝“１”となり、負荷ＭＯＳトランジスタＰ１がＯＦＦ状態となる。このとき、上述の書込みパスが存在しなくなり、書込み電流を得ることができなくなる。そのため、書込み電流が定常的に流れず、書込み電流を安定して測定することができなくなる。
【００１８】
ところで、近年、ＳＲＡＭメモリセルに関する各種の関連技術が開示されている。
【００１９】
例えば、非特許文献１には、図５に示した回路構成を維持したまま、ＳＲＡＭメモリセル内に流れる電流を測定する技術が開示されている。この技術では、ＳＲＡＭメモリセルにおいて、ワード線ＷＬ、ビット線ＢＬＴ及びＢＬＢ、電源線ＰＬの各端子をパッドを介して外部と接続する。そして、外部から各端子に様々な電圧を供給することによりＳＲＡＭメモリセル内に流れる電流を測定する。このとき、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓとは別に、オーバードライブ電圧（電源電圧Ｖｄｄよりも高い電圧）ＶＨを用意し、各端子への供給電圧を最適化する。例えば、図５において、測定対象のＭＯＳトランジスタが駆動ＭＯＳトランジスタＮ１である場合、転送ＭＯＳトランジスタＮ３及びＮ４をＯＮにするが、その際には、ワード線ＷＬの電圧をＶＨに設定して、転送ＭＯＳトランジスタＮ３及びＮ４のドレイン・ソース間の抵抗値を極端に低下させ、転送ＭＯＳトランジスタＮ３及びＮ４での電圧降下を抑制する。これにより、電源線ＰＬ及びビット線ＢＬＴがＮ１のドレイン電圧の役割を、ビット線ＢＬＢがＮ１のゲート電圧の役割をそれぞれ担うことになるため、駆動ＭＯＳトランジスタＮ１に流れる電流の電流特性（例えば、ドレイン電流−ゲート・ソース間電圧の特性）を測定することが可能となる。
【００２０】
また、非特許文献２には、図５とは異なる回路構成のＳＲＡＭメモリセルの読出し特性及び書込み特性を測定する技術が開示されている。この技術が適用されるＳＲＡＭメモリセルは、左右のＣＭＯＳインバータの接地線ＧＬがあらかじめ分離されている。この技術では、読出し動作の場合、２つの接地線の電圧を独立に制御し、片方の接地線の電圧を０Ｖ以上の高い電圧に細かく変化させる。ただし、この読み出し動作では、片方の接地線を０Ｖ以上にするため、電圧“０”を保持していたデータ保持ノードの電位が上昇し、データの保持が正常に行われなくなり、最終的に保持データが反転する。一方、書込み動作の場合、片方のビット線電圧を細かく変化させ、電源電圧Ｖｄｄよりも低い電圧に設定する。ただし、この書込み動作では、片方のビット線電圧を０Ｖではなく０Ｖ以上の電圧に設定する。そのため、データを書き込む際に、電圧“０”を保持するデータ保持ノードの電位がビット線電位に合わせて０Ｖ以上になってしまうため、保持データの反転が正常に行われなくなる。すなわち、この技術は、ＳＲＡＭメモリセルにおいて読出し動作及び書込み動作を阻害する方向に作用することになる。したがって、読出し動作の場合は、保持データが反転する直前の接地線電圧を観測することで、読出し動作が阻害されない電圧範囲を読出し特性として測定することが可能となる。また、書込み動作の場合は、保持データが反転しなくなる直前のビット線電圧を観測することで、書込み動作が阻害されない電圧範囲を書込み特性として測定することが可能となる。
【００２１】
また、特許文献１には、図５とは異なる回路構成のＳＲＡＭメモリセルのリセット動作を行う技術が開示されている。この技術が適用されるＳＲＡＭメモリセルは、図６に示すように、左右のＣＭＯＳインバータの電源線ＰＬがあらかじめ分離されており、片方のＣＭＯＳインバータの電源電圧が接地電圧Ｖｓｓに設定される。図６では、ＳＲＡＭメモリセル１１０において、第１ＣＭＯＳインバータ１１１及び第２ＣＭＯＳインバータ１１２の電源線が、それぞれＰＬＴ及びＰＬＢとして定義されている。この技術では、例えば、第１ＣＭＯＳインバータ１１１の電源線ＰＬＴの電圧ＶｄｔをＶｄｄに設定し、第２ＣＭＯＳインバータ１１２の電源線ＰＬＢの電圧ＶｄｂをＶｓｓに設定すると、ＮＤ２の電圧Ｖｎ２、すなわち第１ＣＭＯＳインバータ１１１の入力電圧が強制的にＶｓｓとなる。これにより、ＮＤ１の電圧Ｖｎ１、すなわち第１ＣＭＯＳインバータ１１１の出力電圧はＶｄｄに設定される。つまり、この技術では、本動作以前のＳＲＡＭメモリセル１１０の保持データにかかわらず、データ保持ノードＮＤ１及びＮＤ２の電圧設定が強制的に行われ、リセット動作が可能となっている。なお、この技術では、ワード線ＷＬとビット線ＢＬＴ及びＢＬＢの電圧設定は不要である。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平５−７４１６３号公報
【非特許文献】
【００２３】
【非特許文献１】X. Deng, W. Kit Loh, B. Pious, T. W. Houston, L. Liu, B. Khan, D. Corum, J. Raval, J. Gertas, F. Rousey, J. Steck, C. Suwannakinthorn, and R. McKee, “Characterization of bit transistors in a functional SRAM,” IEEE/JSAP 2008 Symposium on VLSI Circuits Digest of Technical Papers, pp.44-45, June 2008.
【非特許文献２】A. Katayama, T. Yabe, O. Hirabayashi, Y. Takeyama, K. Kushida, T. Sasaki, and N. Otsuka, “Direct cell-stability test techniques for an SRAM macro with asymmetric cell-bias-voltage modulation,” Proceeding of the IEEE International Test Conference, paper 25.1, Nov. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上述したように、ＳＲＡＭメモリセルには、書込み動作において、ＳＲＡＭメモリセル内に流れる書込み電流を安定して測定することができないという問題がある。
【００２５】
この問題を解決するために、上述した非特許文献１，２および特許文献１に開示された技術を適用することが考えられる。
【００２６】
しかし、非特許文献１，２に開示された技術では、１個のＭＯＳトランジスタの測定のために電源電圧及び接地電圧とは別のオーバードライブ電圧ＶＨが必要となったり、ＳＲＡＭメモリセルに供給する電圧を細かく変化させなければならないために評価時間が増大したりして、評価のためのコストが増大するといった課題が存在する。
【００２７】
ここで、図５に示した回路構成のＳＲＡＭメモリセル内に流れる書込み電流の測定の際に、２つのＣＭＯＳインバータの電源線の双方をＶｄｄに設定することでは、書込み電流の測定による欠陥検出が困難であることを説明する。図５に示した回路構成のＳＲＡＭメモリセルにおいて、２つのＣＭＯＳインバータの電源線ＰＬの電圧をＶｄｄに設定し、２本のビット線ＢＬＴ，ＢＬＢをＶｓｓに設定し、ワード線ＷＬの電圧を“１”に設定する（図７Ａ参照）。すると、データ保持ノードＮＤ１，ＮＤ２の電圧Ｖｎ１，Ｖｎ２がＶｓｓから上昇する。図７Ｂは、いわゆるバタフライプロットであり、横向きのカーブは、Ｖｎ１の電圧を外部から強制的に０Ｖ〜Ｖｄｄに制御した場合のＶｎ２の電圧を示し、また、縦向きのカーブは、Ｖｎ２の電圧を外部から強制的に０Ｖ〜Ｖｄｄに制御した場合のＶｎ１の電圧を示している。図５において、２つのＣＭＯＳインバータの入出力端子は交差接続されているため、この２つのカーブの交点Ｐの電圧値が、Ｖｎ１・Ｖｎ２の存在しうる電圧となる。このバタフライプロットのカーブは、測定対象の書込みパス以外のＭＯＳトランジスタによっても決定されるため、データ保持ノードＮＤ１，ＮＤ２の電圧Ｖｎ１，Ｖｎ２は書込みパス以外での特性によって決定されうる。つまり、書込み電流は書込みパス以外の部分が原因で変動する可能性があるため、ＳＲＡＭメモリセルの書込み電流が変動したとしても、変動の原因が書込みパスにあると特定することが難しい。
【００２８】
また、非特許文献２のように、ＳＲＡＭメモリセルの接地線を左右のＣＭＯＳインバータで分離し、接地線の電圧を制御する技術は、書込み電流の測定には不向きである。その理由を説明する。書込み電流を安定して流すには、少なくとも、負荷ＭＯＳトランジスタがＯＮ状態となることが必要であり、そのためにはＰチャネルＭＯＳトランジスタで構成される負荷ＭＯＳトランジスタのゲート電圧、すなわちＣＭＯＳインバータの入力電圧を０Ｖにする必要がある。しかしながら、接地線の電圧制御により接地線電圧が０Ｖよりも高い電圧に設定されると、ＣＭＯＳインバータの入出力電圧は必然的に０Ｖよりも高い電圧となる。すなわち、書込み電流が安定して流れる条件を満たさず、書込み電流を測定するための構成とは言えない。
【００２９】
また、特許文献１のように、ＳＲＡＭメモリセルの左右のＣＭＯＳインバータで電源線を分離し、片方のＣＭＯＳインバータの電源線の電圧をＶｓｓに設定する技術では、目的の書込み電流を測定できないことは明らかである。その理由を説明する。この技術では、ワード線とビット線の電圧を設定しないことから、ワード線の電圧が“０”となっている。そのため、転送ＭＯＳトランジスタがＯＮ状態とならず、ＣＭＯＳインバータからビット線に向けて書込みパスが生じず、測定対象の書込み電流が流れない。
【００３０】
本発明の目的は、上記問題点に鑑み、電圧を細かく制御させることなしに、メモリセルに流れる書込み電流を安定して測定し、メモリセルの書込みパスにおける欠陥を検出可能な半導体記憶装置の試験方法及び半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、本発明の半導体記憶装置の試験方法は、
Ｎチャネル駆動ＭＯＳトランジスタ及びＰチャネル負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１及び第２のＣＭＯＳインバータと、ゲート端子にワード線が接続された第１及び第２のＮチャネル転送ＭＯＳトランジスタと、を有し、前記第１のＣＭＯＳインバータと第１のビット線とが前記第１のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第２のＣＭＯＳインバータと第２のビット線とが前記第２のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第１及び第２のＣＭＯＳインバータの電源線が分離されているメモリセルを備える半導体記憶装置の試験方法であって、
前記第１及び第２のＣＭＯＳインバータのうちの一方のＣＭＯＳインバータの電源線の電圧を電源電圧に設定し、
前記第１及び第２のＣＭＯＳインバータのうちの他方のＣＭＯＳインバータの電源線の電圧を接地電圧に設定し、
前記第１及び第２のビット線の電圧を接地電圧に設定し、
前記ワード線の電圧を電源電圧に設定し、
前記一方のＣＭＯＳインバータの電源線から前記一方のＣＭＯＳインバータのＰチャネル負荷ＭＯＳトランジスタと、前記一方のＮチャネル転送ＭＯＳトランジスタと、前記一方のビット線とを介して流れる書込み電流を測定する。
【００３２】
上記目的を達成するために、本発明の半導体記憶装置は、
Ｎチャネル駆動ＭＯＳトランジスタ及びＰチャネル負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１及び第２のＣＭＯＳインバータと、ゲート端子にワード線が接続された第１及び第２のＮチャネル転送ＭＯＳトランジスタと、を有し、前記第１のＣＭＯＳインバータと第１のビット線とが前記第１のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第２のＣＭＯＳインバータと第２のビット線とが前記第２のＮチャネル転送ＭＯＳトランジスタを介して接続され、また、前記第１及び第２のＣＭＯＳインバータの電源線が分離されているメモリセルを備える半導体記憶装置であって、
前記第１及び第２のＣＭＯＳインバータのうちの一方のＣＭＯＳインバータの電源線の電圧が電源電圧に設定され、
前記第１及び第２のＣＭＯＳインバータのうちの他方のＣＭＯＳインバータの電源線の電圧が接地電圧に設定され、
前記第１及び第２ビット線の電圧が接地電圧に設定され、
前記ワード線の電圧が電源電圧に設定され、
前記一方のＣＭＯＳインバータの電源線から前記一方のＣＭＯＳインバータの負荷ＭＯＳトランジスタと、前記一方の転送ＭＯＳトランジスタと、前記一方のビット線とを介して流れる書込み電流が測定される。
【発明の効果】
【００３３】
本発明によれば、メモリセル内に流れる書込み電流の測定時には、メモリセルを構成する２つのＣＭＯＳインバータの電源線の電圧を独立に制御し、書込み電流が流れる一方のＣＭＯＳインバータの電源線の電圧を電源電圧に設定し、他方のＣＭＯＳインバータの電源線の電圧を接地電圧に設定する。すると、一方のＣＭＯＳインバータの入力電圧、すなわち一方のＣＭＯＳインバータを構成する負荷ＭＯＳトランジスタのゲート電圧は常に接地電圧になるため、この負荷ＭＯＳトランジスタがＯＮ状態になる。
【００３４】
この状態でワード線の電圧を電源電圧に設定すると、転送ＭＯＳトランジスタがＯＮ状態になり、一方のＣＭＯＳインバータからビット線に向けて書込みパスが生じるため、測定対象の書込み電流を安定して流すことが可能となる。
【００３５】
よって、メモリセル内に流れる書込み電流を安定して測定することができ、かつ書込み電流の変動の要因がメモリセルの書込みパスにある欠陥のみであるため、書込み電流の測定によりメモリセルの書込みパスにおける欠陥を検出することができるという効果が得られる。
【００３６】
また、書込み電流の測定の際にメモリセルに供給する供給電圧の種類は電源電圧及び接地電圧の２種類のみであり、他の特殊な供給電圧が不要という効果が得られる。
【００３７】
さらに、メモリセルのＣＭＯＳインバータの電源線電圧、ワード線電圧、ビット線電圧の設定は電源電圧と接地電圧の切り替えのみで済むため、電圧を細かく変化させる必要がなく、電流測定時間の短縮が可能になるという効果が得られる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図２Ａ】図１に示したＳＲＡＭメモリセルにおいて、第１ＣＭＯＳインバータに流れる書込み電流を測定する場合の電圧設定を説明する図である。
【図２Ｂ】図１に示したＳＲＡＭメモリセルにおいて、第２ＣＭＯＳインバータに流れる書込み電流を測定する場合の電圧設定を説明する図である。
【図３】図１に示したＳＲＡＭメモリセルを備えるＳＲＡＭの全体構成を示す回路図である。
【図４】図３に示した各制御回路のスイッチ選択信号の設定を説明する図である。
【図５】関連するＳＲＡＭメモリセルの回路構成の一例を示す図である。
【図６】関連するＳＲＡＭメモリセルの回路構成の他の例を示す図である。
【図７Ａ】図５に示したＳＲＡＭメモリセルにおいて、２つのＣＭＯＳインバータの電源線の双方を電源電圧に設定した状態を示す図である。
【図７Ｂ】図７Ａに示した状態のＳＲＡＭメモリセルにおけるデータ保持ノードの電圧のバタフライプロットを示す図である。
【発明を実施するための形態】
【００３９】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００４０】
なお、以下で説明する実施形態では、本発明の半導体記憶装置がＳＲＡＭである場合を例に挙げて説明するが、本発明はこれに限定されず、メモリセルを備える半導体記憶装置であればよい。
（１）ＳＲＡＭメモリセル
（１−１）ＳＲＡＭメモリセルの構成
図１は、本発明の一実施形態におけるＳＲＡＭメモリセルの構成を示す回路図である。
【００４１】
図１に示すように、本実施形態におけるＳＲＡＭメモリセル１０は、一般的な６個のＭＯＳトランジスタから構成されている。すなわち、ＳＲＡＭメモリセル１０は、駆動ＭＯＳトランジスタＮ１及び負荷ＭＯＳトランジスタＰ１からなる第１ＣＭＯＳインバータ１１と、駆動ＭＯＳトランジスタＮ２及び負荷ＭＯＳトランジスタＰ２からなる第２ＣＭＯＳインバータ１２と、第１ＣＭＯＳインバータ１１及び第２ＣＭＯＳインバータ１２にそれぞれ接続された転送ＭＯＳトランジスタＮ３，Ｎ４と、から構成されている。
【００４２】
なお、駆動ＭＯＳトランジスタＮ１，Ｎ２及び転送ＭＯＳトランジスタＮ３，Ｎ４は、ＮチャネルＭＯＳトランジスタである。また、負荷ＭＯＳトランジスタＰ１，Ｐ２は、ＰチャネルＭＯＳトランジスタである。
【００４３】
第１ＣＭＯＳインバータ１１及び第２ＣＭＯＳインバータ１２の各々の入出力端子は交差接続されている。
【００４４】
ＳＲＡＭメモリセル１０には、信号線としてビット線ＢＬＴ，ＢＬＢ及びワード線ＷＬが接続されている。このうちワード線ＷＬは、転送ＭＯＳトランジスタＮ３，Ｎ４のゲート端子に接続されている。また、ビット線ＢＬＴは、転送ＭＯＳトランジスタＮ３を介して第１ＣＭＯＳインバータ１１に接続され、また、ビット線ＢＬＢは、転送ＭＯＳトランジスタＮ４を介して第２ＣＭＯＳインバータ１２に接続されている。
【００４５】
さらに、ＳＲＡＭメモリセル１０には、第１ＣＭＯＳインバータ１１及び第２ＣＭＯＳインバータ１２に共通する接地線ＧＬが接続されている。また、ＳＲＡＭメモリセル１０には、第１ＣＭＯＳインバータ１１及び第２ＣＭＯＳインバータ１２で分離されている２つの電源線、すなわち、第１ＣＭＯＳインバータ１１用の電源線ＰＬＴ及び第２ＣＭＯＳインバータ１２用の電源線ＰＬＢが接続されている。
【００４６】
ＳＲＡＭメモリセル１０において保持する１ビットのデータは、データ保持ノードＮＤ１及びＮＤ２の電圧により定義される。
【００４７】
ＳＲＡＭメモリセル１０のビット線ＢＬＴ及びＢＬＢには、書込み電流測定部２０が接続されている。
（１−２）ＳＲＡＭメモリセルの電圧設定
図２Ａは、図１に示したＳＲＡＭメモリセルにおいて、第１ＣＭＯＳインバータ１１に流れる書込み電流を測定する場合の電圧設定を説明する図である。
【００４８】
図２Ａに示すように、第１ＣＭＯＳインバータ１１に流れる書込み電流を測定する場合、第１ＣＭＯＳインバータ１１の電源線ＰＬＴの電圧はＶｄｄに設定され、第２ＣＭＯＳインバータ１２の電源線ＰＬＢの電圧はＶｓｓに設定され、ビット線ＢＬＴ，ＢＬＢの電圧は“０”（Ｖｓｓ）に設定され、ワード線ＷＬの電圧は“１”（Ｖｄｄ）に設定される。この場合、測定対象の書込み電流は図２Ａの矢印で示されるＩｗｒｉｔｅ１である。
【００４９】
図２Ｂは、図１に示したＳＲＡＭメモリセルにおいて、第２ＣＭＯＳインバータ１２に流れる書込み電流を測定する場合の電圧設定を説明する図である。
【００５０】
図２Ｂに示すように、第２ＣＭＯＳインバータ１２に流れる書込み電流を測定する場合、第１ＣＭＯＳインバータ１１の電源線ＰＬＴの電圧はＶｓｓに設定され、第２ＣＭＯＳインバータ１２の電源線ＰＬＢの電圧はＶｄｄに設定される。その他の電圧設定は、図２Ａと同様であり、ビット線ＢＬＴ，ＢＬＢの電圧は“０”（Ｖｓｓ）に設定され、ワード線ＷＬの電圧は“１”（Ｖｄｄ）に設定される。この場合、測定対象の書込み電流は図２Ｂの矢印で示されるＩｗｒｉｔｅ２である。
（１−３）ＳＲＡＭメモリセルの動作
以下に、図１に示したＳＲＡＭメモリセルの動作について説明する。
【００５１】
図２Ａに示すように、第１ＣＭＯＳインバータ１１に流れる書込み電流Ｉｗｒｉｔｅ１を測定する場合、まず、第１ＣＭＯＳインバータ１１の電源線ＰＬＴの電圧をＶｄｄに設定し、第２ＣＭＯＳインバータ１２の電源線ＰＬＢの電圧をＶｓｓに設定し、ビット線ＢＬＴ，ＢＬＢの電圧を“０”（Ｖｓｓ）に設定する。
【００５２】
このように、第２ＣＭＯＳインバータ１２の電源線ＰＬＢの電圧がＶｓｓに設定されることで、データ保持ノードＮＤ２の電圧が強制的にＶｓｓとなる。これにより、第１ＣＭＯＳインバータ１１の入力電圧はＶｓｓとなり、駆動ＭＯＳトランジスタＮ１がＯＦＦ状態、負荷ＭＯＳトランジスタＰ１がＯＮ状態となる。
【００５３】
この状態でワード線ＷＬを“１”に設定すると、転送ＭＯＳトランジスタＮ３がＯＮ状態となり、電源線ＰＬＴから負荷ＭＯＳトランジスタＰ１及び転送ＭＯＳトランジスタＮ３を通してビット線ＰＬＴに向かって電流貫通パス、すなわち書込みパスが生じる。この書込みパスは、上記の電圧設定を一定にする限り定常的に生じているため、安定して書込み電流Ｉｗｒｉｔｅ１が流れる。
【００５４】
同様に、図２Ｂに示すように、第２ＣＭＯＳインバータ１２に流れる書込み電流Ｉｗｒｉｔｅ２を測定する場合、まず、第１ＣＭＯＳインバータ１１の電源線ＰＬＴの電圧をＶｓｓに設定し、第２ＣＭＯＳインバータ１２の電源線ＰＬＢの電圧をＶｄｄに設定し、ビット線ＢＬＴ，ＢＬＢの電圧を“０”（Ｖｓｓ）に設定する。
【００５５】
このように、第１ＣＭＯＳインバータ１１の電源線ＰＬＴの電圧がＶｓｓに設定されることで、データ保持ノードＮＤ１の電圧が強制的にＶｓｓとなる。これにより、第２ＣＭＯＳインバータ１２の駆動ＭＯＳトランジスタＮ２がＯＦＦ状態、負荷ＭＯＳトランジスタＰ２がＯＮ状態となる。
【００５６】
この状態でワード線ＷＬを“１”に設定すると、転送ＭＯＳトランジスタＮ４がＯＮ状態となり、電源線ＰＬＢから負荷ＭＯＳトランジスタＰ２及び転送ＭＯＳトランジスタＮ４を通してビット線ＢＬＢに向かって書込みパスが生じる。そのため、安定して書込み電流Ｉｗｒｉｔｅ２が流れる。
（２）書込み電流測定部
なお、図１、図２Ａ、及び図２Ｂでは、書込み電流測定部２０が２本のビット線（ＢＬＴ及びＢＬＢ）に接続されているが、本発明はこれに限定されない。すなわち、書込み電流は測定時に片方のビット線にのみ流れるため、書込み電流測定部２０は２本のビット線のうちどちらか一方に接続されていてもよい。また、書込み電流は電源線ＰＬＴ，ＰＬＢから供給されるため、書込み電流測定部２０はビット線ＢＬＴ，ＢＬＢに接続される代わりに、電源線ＰＬＴ，ＰＬＢのうち少なくとも一方に接続されていてもよい。
【００５７】
また、図１、図２Ａ、及び図２Ｂでは、図面の簡略化のために、１つのＳＲＡＭメモリセル１０に対して１つの書込み電流測定部２０が接続されているが、本発明はこれに限定されない。すなわち、１つの書込み電流測定部２０に対して複数のＳＲＡＭメモリセル１０（マトリクス状に配列したｍ行×ｎ列のメモリセルアレイ。ｍ，ｎは自然数）が接続されてもよい。つまり、複数のＳＲＡＭメモリセル１０の書込み電流が一括して測定されてもよい。
（３）ＳＲＡＭ
（３−１）ＳＲＡＭの全体構成
図３は、図１に示したＳＲＡＭメモリセル１０を備えるＳＲＡＭの全体構成を示す回路図である。
【００５８】
図３に示すように、本実施形態におけるＳＲＡＭは、図１に示したＳＲＡＭメモリセル１０を含むＳＲＡＭマクロ６０と、第１ＣＭＯＳインバータ電源線電圧制御回路３０と、第２ＣＭＯＳインバータ電源線電圧制御回路３１と、ビット線電圧制御回路４０，４１と、を備える。
【００５９】
ＳＲＡＭマクロ６０は、ＳＲＡＭメモリセル１０の他、ビット線電圧を入出力するＩ／Ｏ回路６１と、ワード線ＷＬの電圧を“０”（Ｖｓｓ）または“１”（Ｖｄｄ）に選択的に切り替えるワード線（ＷＬ）ドライバ６２と、含んでいる。
【００６０】
なお、第１ＣＭＯＳインバータ電源線電圧制御回路３０及び第２ＣＭＯＳインバータ電源線電圧制御回路３１は、第１の電源制御回路の一例であり、また、ビット線電圧制御回路４０，４１は、第２の電源制御回路の一例であり、また、ワード線ドライバ６２は、第３の電源制御回路の一例である。
【００６１】
各制御回路３０，３１，４０，４１は、電圧を切り替える電圧切り替えスイッチを備えており、電源電圧Ｖｄｄと接地電圧Ｖｓｓが供給されるとともに、スイッチ選択信号（ＳＥＬ＿ＰＬＴ、ＳＥＬ＿ＰＬＢ、ＳＥＬ＿ＢＬＴ、ＳＥＬ＿ＢＬＢ）が供給される。そして、スイッチ選択信号の値に応じて電圧切り替えスイッチを切り替えることで、電圧をＶｄｄまたはＶｓｓに選択的に切り替える。具体的には、スイッチ選択信号が“１”の場合はＶｄｄを選択し、スイッチ選択信号が“０”の場合はＶｓｓを選択する。
【００６２】
また、ビット線電圧制御回路４０，４１は、上記の電圧切り替えスイッチの他、この電圧切り替えスイッチと直列に接続されたＮチャネルＭＯＳトランジスタを備えている。このＮチャネルＭＯＳトランジスタのゲート端子には制御信号ＣＴＲＬが供給される。ＣＴＲＬが“１”の場合はＮチャネルＭＯＳトランジスタが導通し、ＣＴＲＬが“０”の場合はＮチャネルＭＯＳトランジスタは遮断となる。
【００６３】
さらに、Ｖｄｄ線及びＶｓｓ線は、パッド（ＰＡＤ）を介して、ＳＲＡＭが実装されているＬＳＩチップ外に接続されている。Ｖｄｄ線は、ＬＳＩチップ外の電源装置７０に接続され、電源装置７０から電源電圧Ｖｄｄが供給される。Ｖｓｓ線は、ＬＳＩチップ外の電流測定機能付電源装置７１に接続され、電流測定機能付電源装置７１から接地電圧Ｖｓｓが供給される。なお、図１、図２Ａ、及び図２Ｂに示した書込み電流測定部２０は、電流測定機能付電源装置７１に組み込まれている。
（３−２）ＳＲＡＭの動作
以下に、図３に示したＳＲＡＭの動作について説明する。
【００６４】
図４は、図３に示した各制御回路のスイッチ選択信号の設定を示す図である。
【００６５】
ＳＲＡＭマクロ６０の動作モードには、書込み電流測定モードと通常動作モードが存在する。
【００６６】
書込み電流測定モードでは、制御信号ＣＴＲＬを“１”に設定し、ビット線電圧制御回路４０，４１によるビット線ＢＬＴ，ＢＬＢの電圧設定を可能とする。また、スイッチ選択信号ＳＥＬ＿ＢＬＴ及びＳＥＬ＿ＢＬＢを“０”に設定し、ビット線ＢＬＴ及びＢＬＢの電圧をＶｓｓに設定する。さらに、書込み電流の種類によってスイッチ選択信号ＳＥＬ＿ＰＬＴ及びＳＥＬ＿ＰＬＢの設定値を変化させる。Ｉｗｒｉｔｅ１の測定の際には、ＳＥＬ＿ＰＬＴを“１”に、ＳＥＬ＿ＰＬＢを“０”に設定し、また、電源線ＰＬＴの電圧をＶｄｄに、電源線ＰＬＢの電圧をＶｓｓにそれぞれ設定し、ビット線ＢＬＴを介したＩｗｒｉｔｅ１の測定を行う。一方、Ｉｗｒｉｔｅ２の測定の際には、ＳＥＬ＿ＰＬＴを“０”に、ＳＥＬ＿ＰＬＢを“１”に設定し、また、電源線ＰＬＴの電圧をＶｓｓに、電源線ＰＬＢの電圧をＶｄｄにそれぞれ設定し、ビット線ＢＬＢを介したＩｗｒｉｔｅ２の測定を行う。なお、ワード線の電圧を“１”にする設定はワード線ドライバ６２で行う。
【００６７】
通常動作モードでは、ＳＥＬ＿ＰＬＴ及びＳＥＬ＿ＰＬＢをともに“１”に設定し、第１ＣＭＯＳインバータ１１及び第２ＣＭＯＳインバータ１２の双方にＶｄｄを供給し、ＳＲＡＭメモリセル１０としての動作を補償する。また、制御信号ＣＴＲＬを“０”に設定し、ビット線電圧制御回路４０，４１によるビット線の電圧設定を遮断する。これにより、通常のＳＲＡＭマクロ６０としての動作が可能となる。
【００６８】
なお、電流測定機能付電源装置７１の接続先はＶｓｓ端子に限らず、Ｖｄｄ側に接続されていてもよい。この場合、電流測定機能付電源装置７１から電源電圧Ｖｄｄが供給される。一方、電源装置７０はＶｓｓ端子に接続され、電源装置７０から接地電圧Ｖｓｓが供給される。これにより、電流測定機能付電源装置７１により電源線ＰＬＴまたはＰＬＢを介して流れる書込み電流の測定が行われる。
【産業上の利用可能性】
【００６９】
本発明は、半導体記憶装置の製造時において、欠陥を検出するために行われる各種の試験に適用可能である。
【符号の説明】
【００７０】
１０    ＳＲＡＭメモリセル
１１    第１ＣＭＯＳインバータ
１２    第２ＣＭＯＳインバータ
２０    書込み電流測定部
３０    第１ＣＭＯＳインバータ電源線電圧制御回路
３１    第２ＣＭＯＳインバータ電源線電圧制御回路
４０，４１    ビット線電圧制御回路
６０    ＳＲＡＭマクロ
６１    Ｉ／Ｏ回路
６２    ワード線ドライバ
７０    電源装置
７１    電流測定機能付電源装置
【図１】
2011008874.tif 000003
【図２Ａ】
2011008874.tif 000004
【図２Ｂ】
2011008874.tif 000005
【図３】
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【図４】
2011008874.tif 000007
【図５】
2011008874.tif 000008
【図６】
2011008874.tif 000009
【図７Ａ】
2011008874.tif 000010
【図７Ｂ】
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