(57)【要約】【課題】書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減する。【解決手段】ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣに同一データを書き込ませ、アドレスバッファ１は、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが同時に読み出されるようにロウデコータ２に指示する。【選択図】      図１
2011103154.tif 000002
【特許請求の範囲】
【請求項１】
ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、
前記ビットセルをロウ方向に選択するワード線と、
前記ビットセルをカラム方向に選択するビット線と、
前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、
前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、
前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示するアドレスバッファとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ビット線が同一で前記ワード線が異なる複数のビットセルに同一データが書き込まれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビットセルは、ｎ行ｍ列に渡ってｎ×ｍ（ｎ、ｍは２以上の整数）個分だけ配置され、
前記ワード線はｎ本だけ設けられ、
前記ビット線はｍ本だけ設けられ、
ｋ（ｋは正の整数）ビットのロウアドレスの最下位ビットが‘０’の時と‘１’の時に同一データが書き込まれ、
前記ロウアドレスの最下位ビットの値によらずに互いに隣接する２本のワード線が読み出し時に同時に選択され、１本のビット線から読み出されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ビット線が同一で前記ワード線が異なる複数のビットセルに同一データが書き込まれ、前記同一データが書き込まれた複数のビットセルからデータが同時に読み出される高信頼性モードと、
前記ビット線が同一で前記ワード線が異なるビットセルごとに独自にデータが書き込まれ、前記独自にデータが書き込まれたビットセルからデータが個別に読み出される高容量モードとを備えることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記ビットセルは、ｎ行ｍ列のｎ×ｍ（ｎ、ｍは２以上の整数）個分だけ配置され、
前記ワード線はｎ本だけ設けられ、
前記ビット線はｍ本だけ設けられ、
ｋ（ｋは正の整数）ビットのロウアドレスの最下位ビットが‘０’の時と‘１’の時に同一データが書き込まれ、前記ロウアドレスの最下位ビットの値によらずに互いに隣接する２本のワード線が読み出し時に同時に選択され、１本のビット線から読み出される高信頼性モードおよび前記ロウアドレスの最下位ビットの値に応じてデータが独自に書き込まれ、前記ロウアドレスの最下位ビットの値に応じて互いに隣接する２本のワード線が読み出し時に個別に選択され、１本のビット線から読み出される高容量モードのいずれかのモードを制御信号の値に応じて選択することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、
前記ビットセルをロウ方向に選択するワード線と、
前記ビットセルをカラム方向に選択するビット線と、
前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、
前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、
前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示する第１のアドレスバッファと、
前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが個別に読み出されるように前記ロウデコータに指示する第２のアドレスバッファとを備えることを特徴とする半導体記憶装置。
【請求項７】
前記第１のアドレスバッファにてデータが読み出されるように指示されるメモリセルには、前記ビット線が同一で前記ワード線が異なる複数のビットセルに同一データが書き込まれ、
前記第２のアドレスバッファにてデータが読み出されるように指示されるメモリセルには、前記ビット線が同一で前記ワード線が異なるビットセルごとに独自にデータが書き込まれることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、電気的に一度だけ書き込み可能なワンタイム・プログラマブルＲＯＭに適用して好適なものである。
【背景技術】
【０００２】
ワンタイム・プログラマブルＲＯＭでは、電界効果トランジスタのゲート絶縁膜に高電圧を印加し、そのゲート絶縁膜を破壊することで電気的に一度だけ書き込みできるようにしたものがある。
【０００３】
また、例えば、特許文献１には、同一のデータが記憶させられた３つ以上のメモリセルアレイを同時に読み出して、その３つ以上の読み出し電流の和に応じた電圧と基準電圧とをレベル比較し、そのレベル比較結果を３つ以上のメモリセルアレイの読み出しデータとして出力する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１６２１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のワンタイム・プログラマブルＲＯＭでは、熱ストレスや経時変化などにより破壊後のゲート絶縁膜の導電性が劣化し、書き込みデータが消失することがあるため、誤読み出しの発生頻度が高いという問題があった。
【０００６】
また、特許文献１に開示された方法では、３つ以上のメモリセルアレイを同時に読み出すため、センスアンプやカラムデコーダをメモリセルアレイごとに設ける必要があり、回路規模の増大が著しいという問題があった。
【０００７】
本発明の目的は、書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、前記ビットセルをロウ方向に選択するワード線と、前記ビットセルをカラム方向に選択するビット線と、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示するアドレスバッファとを備えることを特徴とする半導体記憶装置を提供する。
【０００９】
本発明の一態様によれば、ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、前記ビットセルをロウ方向に選択するワード線と、前記ビットセルをカラム方向に選択するビット線と、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示する第１のアドレスバッファと、前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが個別に読み出されるように前記ロウデコータに指示する第２のアドレスバッファとを備えることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１０】
本発明によれば、書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のビットセルＢＣの書き込み前後および劣化後の概略構成を示す回路図。
【図３】図３は、図２のビットセルＢＣに設けられたヒューズトランジスタＴＲ１の書き込み前後および劣化後の概略構成を示す断面図。
【図４】図４は、図１のアドレスバッファ１の概略構成の一例を示す回路図。
【図５】図５は、図１のアドレスバッファ１の書き込み時および読み出し時の信号の論理値の一例を示す図。
【図６】図６は、図１のロウデコーダ２の概略構成の一例を示す回路図。
【図７】図７は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図８】図８は、図７のアドレスバッファ１´の概略構成の一例を示す回路図。
【図９】図９は、図７のアドレスバッファ１´の書き込み時および読み出し時の信号の論理値の一例を示す図。
【図１０】図１０は、図７のロウデコーダ２´の概略構成の一例を示す回路図。
【図１１】図１１は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図１２】図１２は、図１１のアドレスバッファ１´´の一例の概略構成を示す回路図。
【図１３】図１３は、図１１のロウデコーダ２´´の一例の概略構成を示す回路図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ビットセルＢＣ、アドレスバッファ１、ロウデコーダ２および書き込み・読み出し回路３が設けられている。ここで、ビットセルＢＣは、ロウ方向およびカラム方向にマトリックス状に配置され、ｎ行ｍ列に渡ってｎ×ｍ（ｎ、ｍは２以上の整数）個分だけ配置することができる。そして、ビットセルＢＣが配置されたセルアレイにはｍ本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞がカラム方向に配置され、同一カラムのビットセルＢＣは、同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にそれぞれ接続されている。また、ビットセルＢＣが配置されたセルアレイにはｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞がロウ方向に配置され、同一ロウのビットセルＢＣは、同一のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にそれぞれ接続されている。
【００１４】
また、ロウデコーダ２は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択することができる。書き込み・読み出し回路３は、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞を選択することができる。
【００１５】
アドレスバッファ１は、書き込み時および読み出し時において、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２に入力することができる。ここで、アドレスバッファ１は、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが同時に読み出されるようにロウデコータ２に指示することができる。
【００１６】
なお、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータを同時に読み出す場合、これらのビットセルＢＣには同一データを書き込ませることが好ましい。なお、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣに同一データを書き込ませる場合、外部のプログラムに基づいて半導体記憶装置にデータを書き込むＣＰＵ側から書き込みを指示するようにしてもよいし、半導体記憶装置側から書き込みを指示するようにしてもよい。
【００１７】
図２は、図１のビットセルＢＣの書き込み前後および劣化後の概略構成を示す回路図、図３は、図２のビットセルＢＣに設けられたヒューズトランジスタＴＲ１の書き込み前後および劣化後の概略構成を示す断面図である。なお、図２（ａ）は、ビットセルＢＣの書き込み前の状態を示す回路図、図２（ｂ）は、ビットセルＢＣの書き込み後の正常状態を示す回路図、図２（ｃ）は、ビットセルＢＣの書き込み後の劣化状態を示す回路図である。また、図３（ａ）は、ヒューズトランジスタＴＲ１の書き込み前の状態を示す断面図、図３（ｂ）は、ヒューズトランジスタＴＲ１の書き込み後の正常状態を示す断面図、図３（ｃ）は、ヒューズトランジスタＴＲ１の書き込み後の劣化状態を示す断面図である。
【００１８】
図２（ａ）において、ビットセルＢＣには、ヒューズトランジスタＴＲ１および選択トランジスタＴＲ２が設けられている。そして、ヒューズトランジスタＴＲ１のソースおよびドレインはグランド電位に接続されている。また、選択トランジスタＴＲ２のソースはヒューズトランジスタＴＲ１のゲートに接続され、選択トランジスタＴＲ２のゲートはワード線ＷＬに接続され、選択トランジスタＴＲ２のドレインはビット線ＢＬに接続されている。なお、ワード線ＷＬは、図１のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞のうちのいずれか１本に対応し、ビット線ＢＬは、図１のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞のうちのいずれか１本に対応する。
【００１９】
また、図３（ａ）において、ヒューズトランジスタＴＲ１には、ゲート絶縁膜１３を介してゲート電極１４が半導体基板１１上に形成されている。また、半導体基板１１には、ゲート電極１４の両側に配置された拡散層１２が形成されている。
【００２０】
そして、図２（ａ）のビットセルＢＣの書き込みを行う場合、ビット線ＢＬを高電位に維持した状態で、ワード線ＷＬをハイレベルにする。この結果、選択トランジスタＴＲ２がオンし、ヒューズトランジスタＴＲ１のゲートに高電位が印加されることで、図３（ｂ）に示すように、ゲート絶縁膜１３に破壊部１５が形成される。この結果、図２（ｂ）に示すように、ヒューズトランジスタＴＲ１のゲートはソースおよびドレインと導通し、ビットセルＢＣの書き込みが完了する。
【００２１】
また、ビットセルＢＣからデータを読み出す場合、ビット線ＢＬはハイレベル電位にプリチャージされる。そして、ワード線ＷＬを介して選択トランジスタＴＲ２のゲートにハイレベル電位が印加され、選択トランジスタＴＲ２がオンする。そして、図２（ｂ）の状態では、選択トランジスタＴＲ２がオンすると、ビット線ＢＬがグランド電位に接続され、ビット線ＢＬの電位がグランド電位に移行することから、ＲＯＭデータとして‘０’が読み出される。一方、図２（ａ）の状態では、選択トランジスタＴＲ２がオンすると、ビット線ＢＬがグランド電位に接続されることなく、ビット線ＢＬの電位がハイレベル電位を維持することから、ＲＯＭデータとして‘１’が読み出される。
【００２２】
また、図３（ｂ）の書き込み後のヒューズトランジスタＴＲ１において、熱ストレスや経時変化などにより、ゲート絶縁膜１３の破壊部１５に劣化部１６が形成され、ゲート絶縁膜１３の破壊部１５の導電性が劣化する。なお、劣化部１６は、例えば、破壊部１５がシリサイド化されている場合において、熱ストレスや経時変化などによる金属マイグレーションにて破壊部１５の金属が欠乏し、破壊部１５が高抵抗化したものなどである。そして、ゲート絶縁膜１３の破壊部１５に劣化部１６が形成されると、ビットセルＢＣの等価回路は図２（ｃ）に示すように、ヒューズトランジスタＴＲ１のゲートがソースおよびドレインと電気的に切断される。このため、図２（ｃ）の状態では、ＲＯＭデータとして‘０’が書き込まれているにもかかわらず１’が読み出されるようになり、誤読み出しが発生する。
【００２３】
そして、図１において、データの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定され、アドレスバッファ１および書き込み・読み出し回路３に入力される。そして、アドレスバッファ１において、ｋ（ｋは正の整数）ビットのロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。
【００２４】
そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００２５】
また、書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞には、入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとして入力される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞およびビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にて選択されたビットセルＢＣに書き込みが行われる。
【００２６】
ここで、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択される複数のビットセルＢＣに同一データを書き込むようにする。例えば、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣに同一データを書き込むことにより、列方向に互いに隣接する２個のビットセルＢＣを組として同一のデータを書き込むことができる。あるいは、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞が‘００’の時と‘０１’の時と‘１０’の時と‘１１’の時に選択されるビットセルＢＣに同一データを書き込むことにより、列方向に互いに隣接する４個のビットセルＢＣを組として同一のデータを書き込むことができる。
【００２７】
データの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定され、アドレスバッファ１および書き込み・読み出し回路３に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。
【００２８】
そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００２９】
ここで、データの読み出し時では、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されるようにロウデコーダ２に指示する。例えば、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣに同一データが書き込まれている場合、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に無関係に、ロウアドレスＡ＜ｋ−１：１＞にて指定される２本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞をロウデコーダ２に同時に選択ささせることができる。あるいは、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞が‘００’の時と‘０１’の時と‘１０’の時と‘１１’の時に選択されるビットセルＢＣに同一データを書き込まれている場合、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞の値に無関係に、ロウアドレスＡ＜ｋ−１：２＞にて指定される４本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞をロウデコーダ２に同時に選択ささせることができる。
【００３０】
そして、ロウデコーダ２にて複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されると、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された列方向の複数のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００３１】
ここで、列方向の複数のビットセルＢＣに同一のデータが書き込まれている場合、これらのビットセルＢＣは書き込み直後には全て図２（ｂ）の状態になる。そして、図２（ｂ）の状態から図２（ｃ）の状態への変化はビットセルＢＣごとにランダムに発生することから、列方向に同一のデータが書き込まれた全てのビットセルＢＣが図２（ｂ）の状態から図２（ｃ）の状態に同時に変化することはないと考えられる。このため、列方向の複数のビットセルＢＣから同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時にデータを読み出させることにより、列方向に同一のデータが書き込まれたいずれかのビットセルＢＣが図２（ｂ）の状態から図２（ｃ）の状態に変化した場合においても、図２（ｂ）の状態から図２（ｃ）の状態に変化していないビットセルＢＣを介してビット線ＢＬをグランド電位に接続させることができ、ＲＯＭデータとして‘０’を読み出させることが可能となる。
【００３２】
ここで、同一のデータが書き込まれた列方向の複数のビットセルＢＣから同時に読み出させることにより、これらのビットセルＢＣから同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時にデータを読み出させることができる。このため、複数のビットセルＢＣから同時にデータを読み出させる場合においても、それらの複数のビットセルＢＣにてセンスアンプやカラムデコーダを共有させることができ、同時にデータが読み出されるビットセルＢＣごとにセンスアンプやカラムデコーダを別個に設ける必要がなくなることから、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減することが可能となる。
【００３３】
図４は、図１のアドレスバッファ１の概略構成の一例を示す回路図、図５は、図１のアドレスバッファ１の書き込み時および読み出し時の信号の論理値の一例を示す図である。
図４において、アドレスバッファ１には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞および論理和回路２１、２２が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：１＞と反転ロウアドレスＡＢ＜ｋ−１：１＞をロウデコーダ２に出力することができる。
【００３４】
論理和回路２１は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞と読み書き選択信号Ｗ／Ｒとの論理和をロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞としてロウデコーダ２に出力することができる。論理和回路２２は最下位ビットＡ＜０＞の反転ビットＡＢ＜０＞と読み書き選択信号Ｗ／Ｒとの論理和を反転ビットＡＢ´＜０＞としてロウデコーダ２に出力することができる。
【００３５】
図６は、図１のロウデコーダ２の概略構成の一例を示す回路図である。
図６において、ロウデコーダ２には、ｋ入力の論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞と反転ビットＡＢ´＜０＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２ｋ−１個置きに交互に入力される。
【００３６】
そして、図４〜図６において、データの書き込み時には、読み書き選択信号Ｗ／Ｒが‘０’に設定され、アドレスバッファ１に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞がロウデコーダ２に入力される。
【００３７】
そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞に対応していずれか１つの論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞から‘１’が出力され、いずれか１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。そして、ロウデコーダ２にて選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞および書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞で指定されるビットセルＢＣに書き込みが行われる。
【００３８】
ここで、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣには同一データが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。
【００３９】
データの読み出し時には、読み書き選択信号Ｗ／Ｒが‘１’に設定され、アドレスバッファ１に入力される。そして、アドレスバッファ１において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´＜０＞がロウデコーダ２に入力される。ここで、読み書き選択信号Ｗ／Ｒが‘１’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に関係なくロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´＜０＞と反転ビットＡＢ´＜０＞は‘１’になる。このため、ロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣが同時に選択される。
【００４０】
そして、ロウデコーダ２において、ロウアドレスＡ＜ｋ−１：１＞および反転ロウアドレスＡＢ＜ｋ−１：１＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞（ｌは０から（ｎ−２）／２のいずれかの任意の整数）から‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択される。
【００４１】
そして、ロウデコーダ２にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞にてそれぞれ選択された列方向の２個のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００４２】
なお、図４〜図６の例では、列方向に隣接する２個のビットセルＢＣから同時にデータを読み出す方法について説明したが、列方向に隣接する４個のビットセルＢＣから同時にデータを読み出すようにしてもよいし、列方向に隣接する８個のビットセルＢＣから同時にデータを読み出すようにしてもよい。ここで、列方向に隣接する４個のビットセルＢＣから同時にデータを読み出す場合、ロウアドレスＡ＜ｋ−１：０＞の下位２ビットＡ＜１：０＞の値によらずに４本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を同時に選択すればよい。列方向に隣接する８個のビットセルＢＣから同時にデータを読み出す場合、ロウアドレスＡ＜ｋ−１：０＞の下位３ビットＡ＜２：０＞の値によらずに８本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を同時に選択すればよい。
【００４３】
（第２実施形態）
図７は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図７において、この半導体記憶装置には、図１の半導体記憶装置のアドレスバッファ１およびロウデコーダ２の代わりにアドレスバッファ１´およびロウデコーダ２´が設けられている。
【００４４】
ここで、ロウデコーダ２´は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択することができる。
【００４５】
アドレスバッファ１´は、書き込み時および読み出し時において、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２´に入力することができる。ここで、アドレスバッファ１´は、制御信号Ｃの値に応じて高信頼性モードまたは高容量モードを選択することができる。高信頼性モードでは、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが同時に読み出されるようにロウデコータ２´に指示することができる。高容量モードでは、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣからデータが個別に読み出されるようにロウデコータ２´に指示することができる。
【００４６】
なお、高信頼性モードでは、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣには同一データを書き込ませることができる。高容量モードでは、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が異なる複数のビットセルＢＣにはデータを独自に書き込ませることができる。
【００４７】
そして、高信頼性モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定されるとともに、制御信号Ｃにて高信頼性モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´に入力される。
【００４８】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００４９】
また、書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞には、入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとして入力される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞およびビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にて選択されたビットセルＢＣに書き込みが行われる。
【００５０】
ここで、高信頼性モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択される複数のビットセルＢＣに同一データを書き込むようにする。
【００５１】
高信頼性モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定されるとともに、制御信号Ｃにて高信頼性モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。
【００５２】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００５３】
ここで、高信頼性モードでのデータの読み出し時では、アドレスバッファ１´は、ロウアドレスＡ＜ｋ−１：０＞の下位ビットで指定される異なるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されるようにロウデコーダ２´に指示する。
【００５４】
そして、ロウデコーダ２´にて複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が同時に選択されると、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された列方向の複数のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００５５】
一方、高容量モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒにて書き込みが指定されるとともに、制御信号Ｃにて高容量モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´に入力される。
【００５６】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００５７】
また、書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞には、入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとして入力される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞およびビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にて選択されたビットセルＢＣに書き込みが行われる。
【００５８】
ここで、高容量モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択されるビットセルＢＣごとに独自にデータを書き込むようにする。
【００５９】
高容量モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒにて読み出しが指定されるとともに、制御信号Ｃにて高容量モードが指定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。
【００６０】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００６１】
ここで、高容量モードでのデータの読み出し時では、アドレスバッファ１´は、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が個別に選択されるようにロウデコーダ２´に指示する。
【００６２】
そして、ロウデコーダ２´にて１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択されると、そのワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された１個のビットセルＢＣからデータが１本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００６３】
ここで、高信頼性モードでは、書き込み後のビットセルの不良がランダムに発生する場合においても、誤読み出しの発生頻度を低減することが可能となるとともに、高容量モードでは、高信頼性モードに比べて容量を２倍に増やすことが可能となる。このため、高信頼性モードまたは高容量モードのいずれかを選択できるようにすることで、半導体記憶装置の高信頼性化および高容量化を使用環境などに応じて使い分けることが可能になる。
【００６４】
図８は、図７のアドレスバッファ１´の概略構成の一例を示す回路図、図９は、図７のアドレスバッファ１´の書き込み時および読み出し時の信号の論理値の一例を示す図である。
図８において、アドレスバッファ１´には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞、論理和回路２１´、２２´および論理積回路２３が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１は、ロウアドレスＡ＜ｋ−１：１＞と反転ロウアドレスＡＢ＜ｋ−１：１＞をロウデコーダ２に出力することができる。
【００６５】
論理積回路２３は、読み書き選択信号Ｗ／Ｒと制御信号Ｃとの論理積を論理和回路２１´、２２´に出力することができる。論理和回路２１´は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞と論理積回路２３の出力との論理和をロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞としてロウデコーダ２に出力することができる。論理和回路２２´は最下位ビットＡ＜０＞の反転ビットＡＢ＜０＞と論理積回路２３の出力との論理和を反転ビットＡＢ´´＜０＞としてロウデコーダ２に出力することができる。
【００６６】
図１０は、図７のロウデコーダ２´の概略構成の一例を示す回路図である。
図１０において、ロウデコーダ２´には、ｋ入力の論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞に２ｋ−１個置きに交互に入力される。
【００６７】
そして、図８〜図１０において、高信頼性モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒが‘０’に設定されるとともに、制御信号Ｃが‘１’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。
【００６８】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞に対応していずれか１つの論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞から‘１’が出力され、いずれか１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。そして、ロウデコーダ２´にて選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞および書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞で指定されるビットセルＢＣに書き込みが行われる。
【００６９】
ここで、高信頼性モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣには同一データが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。
【００７０】
高信頼性モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘１’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２に入力される。ここで、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘１’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に関係なくロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は‘１’になる。このため、ロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣが同時に選択される。
【００７１】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：１＞および反転ロウアドレスＡＢ＜ｋ−１：１＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞から‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択される。
【００７２】
そして、ロウデコーダ２´にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞が同時に選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞にてそれぞれ選択された列方向の２個のビットセルＢＣからデータが同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に同時に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００７３】
一方、高容量モードでのデータの書き込み時には、読み書き選択信号Ｗ／Ｒおよび制御信号Ｃが‘０’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。
【００７４】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞に対応していずれか１つの論理積回路Ｄ＜０＞〜Ｄ＜ｎ−１＞から‘１’が出力され、いずれか１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。そして、ロウデコーダ２´にて選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞および書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞で指定されるビットセルＢＣに書き込みが行われる。
【００７５】
ここで、高容量モードでのデータの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞が‘０’の時と‘１’の時に選択されるビットセルＢＣにはそれぞれ独自のデータが書き込まれるように、書き込み・読み出し回路３から入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとしてビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に出力される。
【００７６】
高容量モードでのデータの読み出し時には、読み書き選択信号Ｗ／Ｒが‘１’に設定されるとともに、制御信号Ｃが‘０’に設定され、アドレスバッファ１´に入力される。そして、アドレスバッファ１´において、ロウアドレスＡ＜ｋ−１：０＞からロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞が生成され、ロウアドレスＡ＜ｋ−１：１＞、Ａ´´＜０＞および反転ロウアドレスＡＢ＜ｋ−１：１＞、ＡＢ´´＜０＞がロウデコーダ２´に入力される。
【００７７】
ここで、読み書き選択信号Ｗ／Ｒが‘１’で制御信号Ｃが‘０’の場合は、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に応じてロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞の値と反転ビットＡＢ´´＜０＞の値が反転する。このため、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ＜０＞の値に応じてロウアドレスＡ＜ｋ−１：１＞にて特定される列方向に隣接する２個のビットセルＢＣのうちのいずれか一方のみが選択される。
【００７８】
そして、ロウデコーダ２´において、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞に対応して互いに隣接する２つの論理積回路Ｄ＜２ｌ＞、Ｄ＜２ｌ＋１＞のいずれか一方のみから‘１’が出力され、互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方のみが選択される。
【００７９】
そして、ロウデコーダ２´にて互いに隣接する２本のワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方のみが選択されると、これらのワード線ＷＬ＜２ｌ＞、ＷＬ＜２ｌ＋１＞のうちの一方にて選択された１個のビットセルＢＣからデータがビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００８０】
（第３実施形態）
図１１は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１１において、この半導体記憶装置には、図１の半導体記憶装置の構成に加えてアドレスバッファ１´´、ロウデコーダ２´´およびスイッチＳＷが設けられている。ここで、ビットセルＢＣは、２ｎ行ｍ列に渡って２ｎ×ｍ個分だけ配置することができる。そして、ビットセルＢＣが配置されたセルアレイにはｍ本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞がカラム方向に配置され、同一カラムのビットセルＢＣは、同一のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にそれぞれ接続されている。また、ビットセルＢＣが配置されたセルアレイには２ｎ本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞がロウ方向に配置され、同一ロウのビットセルＢＣは、同一のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞にそれぞれ接続されている。
【００８１】
ここで、ロウデコーダ２´´は、ワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞に接続され、ビットセルＢＣへのデータの書き込み時またはビットセルＢＣからのデータの読み出し時にワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞を選択することができる。
【００８２】
アドレスバッファ１´´は、書き込み時および読み出し時において、ワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞を選択させるロウアドレスＡ＜ｋ−１：０＞をロウデコーダ２´´に入力することができる。ここで、アドレスバッファ１´´は、読み出し時において、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞が同一でワード線ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞が異なる複数のビットセルＢＣからデータが個別に読み出されるようにロウデコータ２´´に指示することができる。
【００８３】
ここで、この半導体記憶装置では、高信頼性モードまたは高容量モードを選択することができる。そして、高信頼性モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２に入力されるようにスイッチＳＷにて切り替え、高容量モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２´´に入力されるようにスイッチＳＷにて切り替えることができる。
【００８４】
そして、高信頼性モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２に入力され、図１の半導体記憶装置と同様に動作することができる。
【００８５】
一方、高容量モードでは、ロウアドレスＡ＜ｋ−１：０＞がロウデコーダ２´´に入力される。そして、データの書き込み時では、ロウアドレスＡ＜ｋ−１：０＞で指定される１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞で選択されるビットセルＢＣごとに独自にデータを書き込むことができる。また、データの読み出し時では、ロウデコーダ２´´にて１本のワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択され、そのワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択されたビットセルＢＣからデータを読み出すことができる。
【００８６】
ここで、ロウデコーダ２で選択されるビットセルＢＣと、ロウデコーダ２´´で選択されるビットセルＢＣとを組み合せることにより、書き込み・読み出し回路３を共有しつつ、高信頼性モードおよび高容量モードの両方の方法でデータを記憶させることができる。
【００８７】
図１２は、図１１のアドレスバッファ１´´の概略構成の一例を示す回路図である。
図１２において、アドレスバッファ１´´には、インバータＶ＜０＞〜Ｖ＜ｋ−１＞が設けられている。インバータＶ＜０＞〜Ｖ＜ｋ−１＞は、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞をそれぞれ生成することができる。そして、アドレスバッファ１´´は、ロウアドレスＡ＜ｋ−１：０＞と反転ロウアドレスＡＢ＜ｋ−１：０＞をロウデコーダ２に出力することができる。
【００８８】
図１３は、図１１のロウデコーダ２´´の概略構成の一例を示す回路図である。
図１３において、ロウデコーダ２´´には、ｋ入力の論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´が設けられている。ここで、ロウアドレスＡ＜ｋ−１：０＞の最下位ビットＡ´´＜０＞と反転ビットＡＢ´´＜０＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に１個置きに交互に入力される。ロウアドレスＡ＜ｋ−１：０＞のビットＡ＜１＞と反転ビットＡＢ＜１＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に２個置きに交互に入力される。以下同様にしてロウアドレスＡ＜ｋ−１：０＞の最上位ビットＡ＜ｋ−１＞と反転ビットＡＢ＜ｋ−１＞は、論理積回路Ｄ＜０＞´´〜Ｄ＜ｎ−１＞´´に２ｋ−１個置きに交互に入力される。
【００８９】
そして、データの書き込み時にロウアドレスＡ＜ｋ−１：０＞がアドレスバッファ１´´に入力されると、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２´´に入力される。
【００９０】
そして、ロウデコーダ２´´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００９１】
また、書き込み・読み出し回路３にて選択されたビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞には、入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞が書き込みデータとして入力される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞およびビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞にて選択されたビットセルＢＣに書き込みが行われる。
【００９２】
一方、データの読み出し時にロウアドレスＡ＜ｋ−１：０＞がアドレスバッファ１´´に入力されると、ロウアドレスＡ＜ｋ−１：０＞から反転ロウアドレスＡＢ＜ｋ−１：０＞が生成され、ロウアドレスＡ＜ｋ−１：０＞および反転ロウアドレスＡＢ＜ｋ−１：０＞がロウデコーダ２に入力される。
【００９３】
そして、ロウデコーダ２´´において、ロウアドレスＡ＜ｋ−１：０＞で指定される２ｋ個の値が０〜ｎ−１にマッピングされることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞が選択される。
【００９４】
そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞にて選択された１個のビットセルＢＣからデータが１本のビット線ＢＬ＜０＞〜ＢＬ＜ｍ−１＞に読み出され、その時の読み出しデータが書き込み・読み出し回路３を介して入出力データＩＯ＜０＞〜ＩＯ＜ｍ−１＞として出力される。
【００９５】
なお、上述した第３実施形態では、図１のロウデコーダ２で選択されるビットセルＢＣと、図１１のロウデコーダ２´´で選択されるビットセルＢＣとを組み合せる方法について説明したが、図１のロウデコーダ２で選択されるビットセルＢＣと、図７のロウデコーダ２´で選択されるビットセルＢＣとを組み合せるようにしてもよい。あるいは、図１のロウデコーダ２で選択されるビットセルＢＣと、図７のロウデコーダ２´で選択されるビットセルＢＣと、図１１のロウデコーダ２´´で選択されるビットセルＢＣとを組み合せるようにしてもよい。
【００９６】
また、上述した第３実施形態では、ロウデコーダ２で選択されるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞の本数とロウデコーダ２´´で選択されるワード線ＷＬ´´＜０＞〜ＷＬ＜ｎ−１＞´´の本数をｎ本ずつに設定する方法について説明したが、ロウデコーダ２で選択されるワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞の本数とロウデコーダ２´´で選択されるワード線ＷＬ´´＜０＞〜ＷＬ＜ｎ−１＞´´の本数は互いに異なっていてもよい。
【符号の説明】
【００９７】
ＢＣ  ビットセル、１、１´、１´´  アドレスバッファ、２、２´、２´´  ロウデコーダ、３  書き込み・読み出し回路、ＴＲ１  ヒューズトランジスタ、ＴＲ２  選択トランジスタ、ＢＬ、ＢＬ＜０＞〜ＢＬ＜ｍ−１＞  ビット線、ＷＬ、ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ＷＬ´´＜０＞〜ＷＬ´´＜ｎ−１＞  ワード線、１１  半導体基板、１２  拡散層、１３  ゲート絶縁膜、１４  ゲート電極、１５  破壊部、１６  劣化部、Ｖ＜１＞〜Ｖ＜ｋ−１＞  インバータ、２１、２２、２１´、２２´  論理和回路、Ｄ＜０＞〜Ｄ＜ｎ−１＞、Ｄ´´＜０＞〜Ｄ´´＜ｎ−１＞、２３  論理積回路、ＳＷ  スイッチ
【図１】
2011103154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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