(57)【要約】【課題】単チャンネル薄膜トランジスタのみを使用する表示パネルにおいて、画素に光センサを組み込む場合に、光センサとしてＰＩＮ型ホトダイオードを使用せずに、コストを低減する。【解決手段】複数の画素を有する表示パネルを有し、複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、前記光センサは、受光部と、容量素子とを有し、前記受光部の前記表示パネルの観察者側と反対に、自表示パネルから発光する光を遮光する遮光膜を有し、前記受光部は、ｎ型の薄膜トランジスタで構成され、Ｖｇ、Ｖｓ、Ｖｔｈを、それぞれ前記薄膜トランジスタのゲート電圧、ソース電圧、しきい値電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのゲートに、Ｖｇ≦（Ｖｔｈ−２．０Ｖ＋Ｖｓ）の逆バイアス電圧を入力し、前記センサ受光期間内に前記薄膜トランジスタを流れる電流により充電された前記容量素子の電圧を、前記光センサの出力として取り出す。【選択図】図９
2011039806.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルを有し、
前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、
前記光センサは、受光部と、
容量素子とを有し、
前記受光部は、ｎ型の薄膜トランジスタで構成され、
Ｖｇ、Ｖｓ、Ｖｔｈを、それぞれ前記薄膜トランジスタのゲート電圧、ソース電圧、しきい値電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのゲートに、Ｖｇ＜（Ｖｔｈ＋Ｖｓ）の逆バイアス電圧を入力し、
前記センサ受光期間内に前記薄膜トランジスタを流れる電流により充電された前記容量素子の電圧を、前記光センサの出力として取り出すことを特徴とする表示装置。
【請求項２】
前記センサ受光期間内に、前記薄膜トランジスタのゲートに、Ｖｇ≦（Ｖｔｈ−２．０Ｖ＋Ｖｓ）の逆バイアス電圧を入力することを特徴とする請求項１に記載の表示装置。
【請求項３】
Ｖｄを、前記薄膜トランジスタのドレイン電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのドレインに、（Ｖｓ＋Ｖｔｈ＋１．０Ｖ）≦Ｖｄ≦（１５．０Ｖ＋Ｖｓ）の電圧を入力することを特徴とする請求項２に記載の表示装置。
【請求項４】
複数の画素を有する表示パネルを有し、
前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、
前記光センサは、受光部と、
容量素子とを有し、
前記受光部は、ｐ型の薄膜トランジスタで構成され、
Ｖｇ、Ｖｓ、Ｖｔｈを、それぞれ前記薄膜トランジスタのゲート電圧、ソース電圧、しきい値電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのゲートに、（Ｖｔｈ＋Ｖｓ）＜Ｖｇの逆バイアス電圧を入力し、
前記センサ受光期間内に前記薄膜トランジスタを流れる電流により充電された前記容量素子の電圧を、前記光センサの出力として取り出すことを特徴とする表示装置。
【請求項５】
前記センサ受光期間内に、前記薄膜トランジスタのゲートに、（Ｖｔｈ＋２．０Ｖ＋Ｖｓ）≦Ｖｇの逆バイアス電圧を入力することを特徴とする請求項４に記載の表示装置。
【請求項６】
Ｖｄを、前記薄膜トランジスタのドレイン電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのドレインに、（Ｖｓ−１５．０Ｖ）≦Ｖｄ≦（Ｖｓ＋Ｖｔｈ−１．０Ｖ）の電圧を入力することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記センサ受光期間経過後で前記光センサの出力を取り出した後に、前記薄膜トランジスタをオンとして、前記容量素子に充電された電圧をリセットすることを特徴とする請求項１ないし請求項６のいずれか１項に記載された表示装置。
【請求項８】
前記表示パネルは、各画素に走査電圧を入力する走査線を有し、
前記薄膜トランジスタのゲートは、前記走査線に接続されることを特徴とする請求項１ないし請求項７のいずれか１項に記載された表示装置。
【請求項９】
複数の画素を有する表示パネルを有し、
前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、
前記光センサは、受光部と、
容量素子とを有し、
前記受光部は、ダイオード接続された薄膜トランジスタで構成され、
Ｖｔｈを、前記薄膜トランジスタのしきい値電圧とするとき、前記薄膜トランジスタの閾値電圧の絶対値は、２．０Ｖ≦｜Ｖｔｈ|を満足し、
前記センサ受光期間内に前記薄膜トランジスタを流れる電流により放電された前記容量素子の電圧を、前記光センサの出力として取り出すことを特徴とする表示装置。
【請求項１０】
前記センサ受光期間経過後で前記光センサの出力を取り出した後に、前記容量素子を所定の電圧に充電することを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記表示パネルは、前記光センサの出力を取り出す出力線を有し、
前記センサ受光期間経過後に、前記出力線から前記光センサの出力を取り出すことを特徴とする請求項１ないし請求項１０のいずれか１項に記載の表示装置。
【請求項１２】
前記容量素子の電圧が入力されるソースホロワ回路を有し、
前記光センサの出力を、前記ソースホロワ回路を介して前記出力線に出力することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記少なくとも１つの画素は、複数のサブピクセルを有し、
前記表示パネルは、前記サブピクセルに映像電圧を入力する映像線を有し、
前記映像線は、前記出力線を兼用することを特徴とする請求項１１または請求項１２に記載の表示装置。
【請求項１４】
前記薄膜トランジスタは、半導体層が多結晶シリコン層から成る薄膜トランジスタであることを特徴とする請求項１ないし請求項１３のいずれか１項に記載の表示装置。
【請求項１５】
前記表示パネルは、液晶表示パネルであり、
前記液晶表示パネルは、バックライトから出射するバックライト光が照射され、
前記受光部は、前記バックライト光を遮光する遮光膜を有することを特徴とする請求項１ないし請求項１４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、光センサ内蔵の表示装置に関する。
【背景技術】
【０００２】
光センサ方式タッチパネルは、抵抗膜方式と同じく、さわった、さわってないと言うような２階調のものから、光の強度によって、数十や数百階調と言うスキャナーに流用できるものまでの用途が考えられる。
また、センサ部の解像度についても画面上のアイコンとして触る部分のみに必要な数だけ配置する場合や、各画素（ドット）に配置される場合もある。
いずれにしても、光センサを、表示パネルに内蔵する場合は、表示に必要となる回路を、薄膜トランジスタで作成すると同時に、光センサも作成することが必要である。これにより抵抗膜方式とは異なり、薄型の表示パネルを実現することができる。
【０００３】
図１は、従来の１画素に光センサが組み込まれた液晶表示パネルの等価回路を示す回路図である。
図１に示すように、従来の１画素に光センサが組み込まれた液晶表示パネルは、液晶用の走査線(ゲート線ともいう)ＧＬと、映像線（ドレイン線、あるいはソース線ともいう）ＤＬと、液晶用の薄膜トランジスタＴｒ１と、保持容量素子Ｃの他に、光センサＰＳと、センサ制御線（複数の場合有り）ＰＳＬと、センサ出力線ＯＵＴを有する。センサ制御線ＰＳＬと、センサ出力線ＯＵＴは、液晶用の走査線ＧＬや、映像線ＤＬと共用することも可能な場合がある。
光センサＰＳの出力は、液晶表示パネル外に出力され、外部のドライバ（液晶データ制御ＩＣ等）ＤＲＶへ入力される。これにより、光センサＰＳの出力が、液晶データとして液晶表示パネル上に反映される。なお、図１、および後述する図１１において、矢印ＦＡは、液晶表示パネルの外側を示している。
図２は、図１に示す光センサが組み込まれた１画素の断面構造を示す模式断面図であり、図２（ａ）が、薄膜トランジスタＴｒ１の断面構造を、図２（ｂ）が光センサＰＳの断面構造を示す。
図２において、Ｓはソース、Ｇはゲート、Ｄはドレイン、ＳＭは半導体層、Ｋはカソード、Ａはアノードである。光センサＰＳは、例えば、ＰＩＮ構造とされ、光に対する電流を発生する。また、バックライトからの光が入射されないように、光センサＰＳの下側には遮光膜ＢＰＳが設けられる。
【０００４】
図３は、光センサが組み込まれた画素をアレイ状に配置した液晶表示パネルの等価回路を示す回路図である。
図３に示す光センサＰＳは、ＰＩＮ型ホトダイオードＤ１と、ＰＩＮ型ホトダイオードＤ１の電流を電圧に変換する容量素子Ｃ１と、読み出し回路の薄膜トランジスタ（Ｔｒ２，Ｔｒ３）とで構成される。なお、薄膜トランジスタＴｒ３ついては、共用として使うため１垂直読み出しラインに１つの構成となる。また、ＣＬＫ１，ＣＬＫ２はクロック線、Ｖｂはバイアス線、ＳＧＶＤは基準電圧線である。
図３の光センサ部及び読み出し回路部を抜き出すと図４の通りとなる。図４に示すように、Ｔｒ２とＴｒ３の薄膜トランジスタは、ソースホロア回路を構成しており、容量素子Ｃ１の光に対する電圧変化をインピーダンス変換して、センサ出力ＳＯＵＴとして出力している。
また、図３に示す回路では、液晶用の走査線ＧＬや、映像線ＤＬを共用していないため、光センサの動作は、液晶の表示と非同期で行う事ができる。
【０００５】
図５は、図４に示す回路のタイミングチャートである、以下、図５を用いて、図４に示す回路の動作について説明する。
始めに、クロック線ＣＬＫ２の電圧をＨｉｇｈレベル（以下、Ｈレベル）にして、容量素子Ｃ１に電荷を蓄積する。そして、クロック線ＣＬＫ２の電圧がＬｏｗレベル（以下、Ｌレベル）となった時点から、光センサの動作（受光によるセンス）が開始する。
ＰＩＮ型ホトダイオードＤ１に光が照射されることにより、容量素子Ｃ１に蓄積された電荷が、クロック線ＣＬＫ２へはき出され、結果として容量素子Ｃ１の電圧Ｖｏが下がる。これが、センサ動作時間により積分されて、照射光の変化が容量素子Ｃ１の電圧Ｖｏとして出力される。
次に、クロック線ＣＬＫ１がＨレベルの電圧となった時に、Ｔｒ２とＴｒ３の薄膜トランジスタで構成されるソースホロア回路が動作を開始し、その時の容量素子Ｃ１の電圧Ｖｏがソースホロア回路を介してセンサ出力ＳＯＵＴとなる。
よって、クロック線ＣＬＫ２の電圧がＬレベルとなってから、クロック線ＣＬＫ１がＨレベルとなる時点までがセンサ受光時間となる。
なお、図５の容量素子Ｃ１の電圧Ｖｏ、センサ出力ＳＯＵＴの波線は、光が照射されない暗状態の時の出力となり、この差が照射光に対する電圧変化となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３００６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示パネルにおいて、各画素の画素トランジスタ、あるいは、周辺回路のトランジスタとして、基板上に一体に形成される薄膜トランジスタ、即ち、半導体層として多結晶シリコン（ポリシリコン）層を用いる薄膜トランジスタ（以下、ポリシコン薄膜トランジスタという）を使用することが知られている。
一方、図２に示すように、従来の光センサ内蔵パネルは、ＰＩＮ型ホトダイオードを使用する。
そのため、各画素の画素トランジスタ、あるいは、周辺回路のトランジスタとして、単チャンネル、例えば、ｎ型ポリシコン薄膜トランジスタのみを使用する液晶表示パネルにいて、ＰＩＮ型ホトダイオードを内蔵する場合には、コストアップとなるという問題点があった。
即ち、ＰＩＮ型ホトダイオードのＰ層を作成するためには、『ホト（露光）』及び『インプラ』工程が必須となるが、各画素の画素トランジスタ、あるいは、周辺回路のトランジスタとして、単チャンネル、例えば、ｎ型のポリシコン薄膜トランジスタのみを使用する液晶表示パネルでは、ＰＩＮ型ダイオードを作成するために、新たに『ホト（露光）』及び『インプラ』工程を追加する必要があり、結果としてコストアップとなる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、単チャンネル薄膜トランジスタのみを使用する表示パネルにおいて、画素に光センサを組み込む場合に、光センサとしてＰＩＮ型ホトダイオードを使用せずに、コストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルを有し、前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、前記光センサは、受光部と、容量素子とを有し、前記受光部は、ｎ型の薄膜トランジスタで構成され、Ｖｇ、Ｖｓ、Ｖｔｈを、それぞれ前記薄膜トランジスタのゲート電圧、ソース電圧、しきい値電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのゲートに、Ｖｇ＜（Ｖｔｈ＋Ｖｓ）の逆バイアス電圧（望ましくはＶｇ≦（Ｖｔｈ−２．０Ｖ＋Ｖｓ）の逆バイアス電圧）を入力し、前記センサ受光期間内に前記薄膜トランジスタを流れる電流により充電された前記容量素子の電圧を、前記光センサの出力として取り出す。
（２）（１）において、Ｖｄを、前記薄膜トランジスタのドレイン電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのドレインに、（Ｖｓ＋Ｖｔｈ＋１．０Ｖ）≦Ｖｄ≦（１５．０Ｖ＋Ｖｓ）の電圧を入力する。
【０００９】
（３）複数の画素を有する表示パネルを有し、前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、前記光センサは、受光部と、容量素子とを有し、前記受光部は、ｐ型の薄膜トランジスタで構成され、Ｖｇ、Ｖｓ、Ｖｔｈを、それぞれ前記薄膜トランジスタのゲート電圧、ソース電圧、しきい値電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのゲートに、（Ｖｔｈ＋Ｖｓ）＜Ｖｇの逆バイアス電圧（望ましくは（Ｖｔｈ＋２．０Ｖ＋Ｖｓ）≦Ｖｇの逆バイアス電圧）を入力し、前記センサ受光期間内に前記薄膜トランジスタを流れる電流により充電された前記容量素子の電圧を、前記光センサの出力として取り出す。
（４）（３）において、Ｖｄを、前記薄膜トランジスタのドレイン電圧とするとき、センサ受光期間内に、前記薄膜トランジスタのドレインに、（Ｖｓ−１５．０Ｖ）≦Ｖｄ≦（Ｖｓ＋Ｖｔｈ−１．０Ｖ）の電圧を入力する。
（５）（１）乃至（４）の何れかにおいて、前記センサ受光期間経過後で前記光センサの出力を取り出した後に、前記薄膜トランジスタをオンとして、前記容量素子に充電された電圧をリセットする。
（６）（１）乃至（５）の何れかにおいて、前記表示パネルは、各画素に走査電圧を入力する走査線を有し、前記薄膜トランジスタのゲートは、前記走査線に接続される。
【００１０】
（７）複数の画素を有する表示パネルを有し、前記複数の画素の中の少なくとも１つの画素は光センサを有する表示装置であって、前記光センサは、受光部と、容量素子とを有し、前記受光部は、ダイオード接続された薄膜トランジスタで構成され、Ｖｔｈを、それぞれ前記薄膜トランジスタのしきい値電圧とするとき、前記薄膜トランジスタの閾値電圧の絶対値は、２．０Ｖ≦｜Ｖｔｈ|を満足し、前記センサ受光期間内に前記薄膜トランジスタを流れる電流により放電された前記容量素子の電圧を、前記光センサの出力として取り出す。
（８）（７）において、前記センサ受光期間経過後で前記光センサの出力を取り出した後に、前記容量素子を所定の電圧に充電する。
（９）（１）乃至（８）の何れかにおいて、前記表示パネルは、前記光センサの出力を取り出す出力線を有し、前記センサ受光期間経過後に、前記出力線から前記光センサの出力を取り出す。
【００１１】
（１０）（９）において、前記容量素子の電圧が入力されるソースホロワ回路を有し、前記光センサの出力を、前記ソースホロワ回路を介して前記出力線に出力する。
（１１）（９）または（１０）において、前記少なくとも１つの画素は、複数のサブピクセルを有し、前記表示パネルは、前記サブピクセルに映像電圧を入力する映像線を有し、前記映像線は、前記出力線を兼用する。
（１２）（１）乃至（１１）の何れかにおいて、前記薄膜トランジスタは、半導体層が多結晶シリコン層から成る薄膜トランジスタである。
（１３）（１）乃至（１２）の何れかにおいて、前記表示パネルは、液晶表示パネルであり、前記液晶表示パネルは、バックライトから出射するバックライト光が照射され、前記受光部は、前記バックライト光を遮光する遮光膜を有する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、単チャンネル薄膜トランジスタのみを使用する表示パネルにおいて、画素に光センサを組み込む場合に、光センサとしてＰＩＮ型ホトダイオードを使用する必要がないので、コストを低減することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】従来の１画素に光センサが組み込まれた液晶表示パネルの等価回路を示す回路図である。
【図２】図１に示す光センサが組み込まれた１画素の断面構造を示す模式断面図である。
【図３】光センサが組み込まれた画素をアレイ状に配置した液晶表示パネルの等価回路を示す回路図である。
【図４】図３に示す光センサ部及び読み出し回路部を抜き出して示す回路図である。
【図５】図４に示す回路の動作を説明するためのタイミングチャート図である。
【図６】通常のｎ型ポリシコン薄膜トランジスタのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフである。
【図７】ｎ型ポリシコン薄膜トランジスタへの光の照射方法の一例を説明する為の図である。
【図８】光照射有無及びドレイン電圧（Ｖｄ）を変えて測定した、通常のｎ型ポリシコン薄膜トランジスタのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係、および、ドレイン電流（Ｉｄ）とドレイン電圧（Ｖｄ）との関係を示すグラフである。
【図９】本発明の実施例の光センサ回路を示す回路図である。
【図１０】図９に示す光センサ回路のタイミングチャートである。
【図１１】図９に示す光センサ回路が組み込まれた画素をアレイ状に配置した液晶表示パネルの等価回路を示す回路図である。
【図１２】図１１に示す光センサ回路のタイミングチャートである。
【図１３】本発明の実施例の液晶表示パネルの効果を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の原理］
前述したように、本明細書では、半導体層として多結晶シリコン（ポリシリコン）層を用いる薄膜トランジスタを、ポリシコン薄膜トランジスタと称する。
図６は、通常のｎ型ポリシコン薄膜トランジスタのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフである。
ｎ型ポリシコン薄膜トランジスタは、ゲートに逆バイアス電圧を入力した状態において、外部から光を与えると、図６のＡ部が光量によって変化する。例えば、トップゲートなら図７の様に照射する。なお、図７において、ＢＰＳは、バックライトから入射される光を遮断する遮光膜である。
【００１５】
実際に図６のＡ部について、光照射有無（照度はおよそ１０００ｌｘ）及びドレイン電圧（Ｖｄ）を変えて（Ｖｄ＝１，２，３，４，５，６Ｖ）、測定したグラフを図８（ａ）と図８（ｂ）に示す。
図８（ａ）は、ドレイン電圧（Ｖｄ）は４．０Ｖ固定（Ｖｄ＝４．０Ｖ）とし、ゲート電圧（Ｖｇ）を変化させた場合のグラフである。ドレイン電流（Ｉｄ）は、光を照射した状態と、照射しない状態（暗状態）を図示している。
図８（ｂ）は、ゲート電圧（Ｖｇ）を、−５．０固定（Ｖｇ＝−５．０Ｖ）とし、ドレイン電圧（Ｖｄ）を変化させた状態である。ドレイン電流（Ｉｄ）は、光を照射した状態のみを図示している。
図８に示すｎ型ポリシコン薄膜トランジスタは、後述する通常のＮＭＯＳプロセスにより作成された薄膜トランジスタであり、光照射により、ドレイン電流（Ｉｄ）が変化する。あるいは、ｎ型ポリシコン薄膜トランジスタのオフ抵抗（ゲート電圧Ｖｇ＝負での抵抗値）が低下する。
本発明では、この変化を、光センサとして利用する。即ち、本発明では、図８（ａ）と図８（ｂ）から、ドレイン電圧（Ｖｄ）と、ゲート電圧（Ｖｇ）を以下のように設定する。
【００１６】
（１）ゲート電圧（Ｖｇ）
図８（ａ）のＢ及びＣの部分は、電流値が高くなる傾向である。これは、ゲート電圧（Ｖｇ）が、ｎ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）に近づいたことが原因と考えられる。閾値電圧（Ｖｔｈ）を、１Ｅ−１０Ａ時の、ゲート電圧（Ｖｇ）と規定すれば、図８（ａ）では図示されていないが、閾値電圧（Ｖｔｈ）は、およそ０．５〜１Ｖ程度とである。
図８（ａ）から分かるように、Ｖｇ≦−１．５Ｖとすると、ドレイン電流（Ｉｄ）は、ゲート電圧（Ｖｇ）に影響されず一定となる。即ち、ゲート電圧が０Ｖ（Ｖｇ＝０Ｖ）では、ゲート下の障壁を乗り越える電子が有り、これが受光による明／案比（Ｓ／Ｎ比）を悪くさせているが、ゲート電圧（Ｖｇ）をより負の電圧に固定することにより、ソースから乗り越える電子を押さえられるので、ドレイン電流（Ｉｄ）は、ゲート電圧（Ｖｇ）に影響されず一定となる。
このことは、ｎ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）が、製作プロセス（寸法・膜厚・膜質等）によりばらついても、ゲート電圧（Ｖｇ）に大きな逆バイアス電圧（負の電圧）を入力することにより、光によるドレイン電流（Ｉｄ）に影響を与えないことを意味する。
よって、本発明では、ゲート電圧（Ｖｇ）を下記（１）式のように規定する。
Ｖｇ（Ｖ）≦Ｖｔｈ−２．０＋Ｖｓ  ・・・・・・・・・・・・  （１）
ここで、Ｖｓは、ｎ型ポリシコン薄膜トランジスタのソース電圧であり、Ｖｓ＝０Ｖの場合、（１）式は、（２）式となる。
Ｖｇ（Ｖ）≦Ｖｔｈ−２．０  ・・・・・・・・・・・・・・・  （２）
【００１７】
（２）ドレイン電圧（Ｖｄ）
図８（ｂ）から分かるように、光照射有無にかかわらず、ドレイン電圧（Ｖｄ）を変化させてもドレイン電流（Ｉｄ）の変化が小さい。これは実際の製品としたときに、意図しないドレイン電圧（Ｖｄ）の変化に対して感度が変わらないことを意味している。
よって、ドレイン電圧（Ｖｄ）は、ｎ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）に対して大きければ良いが、ｎ型ポリシコン薄膜トランジスタへのストレスを考慮して、本発明では、ドレイン電圧（Ｖｄ）を下記（３）式のように規定する。
Ｖｔｈ＋１．０Ｖ＋Ｖｓ≦Ｖｄ（Ｖ）≦１５Ｖ＋Ｖｓ  ・・・・・・・  （３）
また、Ｖｓ＝０Ｖの場合、（３）式は、（４）式となる。
Ｖｔｈ＋１．０≦Ｖｄ（Ｖ）≦１５Ｖ  ・・・・・・・・・・・・・  （４）
【００１８】
［実施例１］
図９は、本発明の実施例の光センサ回路を示す回路図である。本実施例の光センサ回路は、ＰＩＮダイオードの替わりに、ｎ型ポリシコン薄膜トランジスタを使用する光回路である。
回路的には、図４に示すＰＩＮ型ホトダイオード（Ｄ１）に代えて、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）を入れ替えただけであるが、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）のゲート電圧（Ｖｇ）は外部から入力する必要がある。
本実施例では、光によるドレイン電流を、容量素子Ｃ１を使用して電圧変換を行った後、ソースホロアで読み出す実施例であるが、読み出す方法は、これに限ったものではく、その他公知例を使用することも可能である。
図１０は、本実施例の光センサ回路のタイミングチャートである。以下、図１０を用いて、本実施例の光センサ回路の動作について説明する。
［ｔ１］
容量素子Ｃ１を初期状態の基準電圧（ＧＮＤ）とするため、クロック線ＣＬＫ２を基準電圧（ＧＮＤ；Ｌレベル）に、かつ、ゲート電圧（Ｖｇ）をＶＳとする。これにより、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）がオンし、容量素子Ｃ１の電圧（Ｖｏ）は、基準電圧（ＧＮＤ）となる。
【００１９】
［ｔ２］
クロック線ＣＬＫ２がＶｄ（Ｈレベル）となり、かつ、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）のゲートに逆バイアス電圧が入力されるので、容量素子Ｃ１は基準電圧（ＧＮＤ）を保持する。なお、Ｖｄの電圧は、前述の（４）式の条件とする。ゲート電圧（Ｖｇ）は、基準電圧（ＧＮＤ）より負のＶＬの電圧とする。ＶＬの電圧は、前述の（２）式の条件とする。
この時点からセンサ受光期間となり、光照射により、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）には、リーク電流が流れる。このリーク電流によって、容量素子Ｃ１に電荷が蓄積され、Ｖｏの電圧が発生する。
［ｔ３］
クロック線ＣＬＫ１をＶＤの電圧することにより、Ｔｒ２とＴｒ３の薄膜トランジスタから構成されるソースホロアが起動し、Ｖｏの電圧を出力として読み出す。
【００２０】
図１１は、図９に示す光センサ回路が組み込まれた画素をアレイ状に配置した液晶表示パネルの等価回路を示す回路図である。
図１１に示す液晶表示パネルにおいて、ＧＬは液晶用の走査線(ゲート線ともいう)、ＤＬは映像線（ドレイン線、あるいはソース線ともいう）、Ｔｒ１は液晶用の薄膜トランジスタ、Ｃは保持容量素子である。
また、１画素内の光センサ回路は、前述したｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）を有し、このｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）を駆動するために、ＣＬＫ１，ＣＬＫ２のクロック線と、ＳＧＮＤの基準電圧線が設けられる。
但し、図１１に示す回路では、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）のゲートにゲート電圧Ｖｇを入力する信号線を、液晶書き込みの薄膜トランジスタ（Ｔｒ１）用の走査線ＧＬと共用している。
通常、ＰＩＮ型ホトダイオード（Ｄ１）に代えて、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）を使用することにより、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）のゲートにゲート電圧（Ｖｇ）を入力するための信号線が必要となるので、画素内の回路面積が増化し、開口率が低下する。
しかしながら、図１１に示す液晶表示パネルでは、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）のゲートにゲート電圧Ｖｇを入力する信号線を、液晶書き込みの薄膜トランジスタ（Ｔｒ１）用の走査線ＧＬと共用しているため、画素内の回路面積が増化し、開口率が低下するのを最小限に押さえることができる。
【００２１】
図１２は、図１１に示す光センサ回路のタイミングチャートである。以下、図１２を用いて、図１１に示す光センサ回路の動作について説明する。
通常の液晶表示パネルでは、「映像電圧は、０〜５Ｖ程度の電圧」、「液晶書き込み用の薄膜トランジスタＴｒ１のゲートに接続される走査線ＧＬの電圧は、−１．５〜１０Ｖ程度の電圧」である。
走査線ＧＬのＬレベル側の電圧が０Ｖより低いのは、選択されていない画素の薄膜トランジスタＴｒ１を介して、選択されていない画素に他の画素用の映像電圧が書き込まれるのを防止するために、選択されていない薄膜トランジスタＴｒ１を確実にオフにすることを目的として、意図的に０Ｖより低い負側の電圧としている。
よって、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）用のドレイン電圧（Ｖｄ）、即ち、クロック線ＣＬＫ２の電圧を、０〜４Ｖの振幅の電圧とすれば良いこととなる。
例えば、一例として、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）の閾値電圧（Ｖｔｈ）が０．５Ｖ（Ｖｔｈ＝０．５Ｖ）であれば、図１２に示すように、『Ｖｇ＝１０．５Ｖ，Ｖｄ＝０Ｖ』で容量素子Ｃ１を０Ｖにリセットし、『Ｖｇ＝−１．５Ｖ、Ｖｄ＝４Ｖ』で、センサ受光期間に光を受光することができる。
これは、前述の（１）式、（３）式を満たした動作となる。
【００２２】
図１３は、本実施例の液晶表示パネルの効果を説明するための図である。以下、図１３を用いて、本実施例の液晶表示パネルの効果について説明する。
図１３（ａ）は、ｎ型ポリシコン薄膜トランジスタ（ＮＭＯＳ）の標準プロセスフロー（ゲート工程抜粋）を示し、図１３（ｂ）は、図１３（ａ）に示す標準プロセスにＰＩＮ型ホトダイオード（Ｄ１）の作成プロセルを付加したホトダイオード（ＰＩＮ）のプロセスフロー（ゲート工程抜粋）を示す図である。
図１３の手順に沿って以下説明する。
（Ａ）手順（１）
図１３（ａ）のプロセスの手順（１）では、半導体層であるポリシリコン（ＳＭ）形成／加工、レジスト（ＲＧ）除去、ゲート酸化膜（ＧＩ）形成、Ｎ閾値イオン注入（矢印ＹＡ）が実行される。
図１３（ｂ）のプロセスの手順（１）では、ポリシリコン（ＳＭ）形成／加工、レジスト（ＲＧ）除去、ゲート酸化膜（ＧＩ）形成、Ｎ閾値露光、Ｎ閾値イオン注入（矢印ＹＡ）、レジスト（ＲＧ）除去が実行される。
このように、手順（１）において、図１３（ｂ）に示すホトダイオード（ＰＩＮ）のプロセスでは、『Ｎ閾値露光』と『レジスト除去』の２フローが追加されている。これは、ホトダイオード（ＰＩＮ）のＩ層部にイオンを注入しないことに起因している。
（Ｂ）手順（２）
図１３（ａ）の手順（２）では、ゲート（Ｇ）形成／加工、Ｎ電極イオン注入（矢印ＹＢ）、レジスト（ＲＧ）除去が実行される。
同様に、図１３（ｂ）の手順（２）では、ゲート（Ｇ）形成／加工、Ｎ電極イオン注入（矢印ＹＢ）、レジスト（ＲＧ）除去が実行される。
【００２３】
（Ｃ）手順（３）
図１３（ａ）の手順（３）では、ＮＭ領域（図１３のＡの領域）イオン注入（矢印ＹＣ）が実行される。
図１３（ｂ）のプロセスの手順（３）では、ＮＭ領域ホト、ＮＭ領域イオン注入（矢印ＹＣ）、レジスト（ＲＧ）除去が実行される。
このように、手順（３）において、図１３（ｂ）に示すホトダイオード（ＰＩＮ）のプロセスでは、『ＮＭ領域ホト』と『レジスト除去』の２つのフローが追加されている。
なお、ＮＭイオン注入は、いわゆるＬＤＤ構造のためのイオン注入である。ＬＤＤ構造は、薄膜トランジスタゲート下のポリシリコンと、Ｎ電極ポリシリコンの中間（図１３のＢの領域）に位置し、幅はおよそ１μｍ程度が通常である。
このＬＤＤ部は、Ｎ電極より薄い（およそ１〜２桁程度）ＮＭイオンを注入し、ドレイン端での電界集中による信頼性劣化を対策するものであり、一般に使われている。
ホトダイオード（ＰＩＮ）では、Ｉ層とＮ層、およびＩ層とＰ層の間にＬＤＤを形成すると、ホトダイオードの感度が小さくなり、ダイオードには適さない。よって、ホトダイオード（ＰＩＮ）を覆うレジスト（ＲＧ）が必要となり、工程が追加される。
なお、図１３のＢの領域は、手順（２）のＮ電極イオンが注入されない影ができるため、ＮＭイオンのみの領域となる。図１３のＡの領域は、Ｎ電極イオンとＮＭイオンの合計となるが、ＮＭイオンは、Ｎ電極イオンより打ち込み量が１〜２桁薄いため、ほぼＮ電極イオン領域となる。
【００２４】
（Ｄ）手順（４）
図１３（ｂ）の手順（４）では、Ｐ電極ホト、Ｐ電極イオン注入（矢印ＹＤ）、レジスト除去が実行される。
このように、手順（４）において、図１３（ｂ）に示すホトダイオード（ＰＩＮ）のプロセスでは、『Ｐ電極ホト』と『Ｐ電極イオン注入』と『レジスト除去』の３つのフローが追加となる。これは、ホトダイオード（ＰＩＮ）のＰ層のみに適用される工程である。
図１３のＣの領域はＮ層、Ｄの領域は何もイオン注入をしないＩ層となる。また、図１３のＥの領域は手順（２）で、Ｎ電極イオンを入れているが、Ｐ電極イオンを、Ｎ電極イオンより多く（例えば、３〜１０倍）入れることにより、Ｐ電極として機能することは公知である。
このように、図１３（ｂ）に示すホトダイオード（ＰＩＮ）のプロセスでは、３露光工程と１インプラ工程が追加されている。
以上説明したように、光センサ回路の受光部にＰＩＮ型ホトダイオード（Ｄ１）を使用する場合、各画素の画素トランジスタ、あるいは、周辺回路のトランジスタとして、単チャンネル、例えば、ｎ型ポリシコン薄膜トランジスタのみを使用する液晶表示パネルでは、ＰＩＮ型ホトダイオード（Ｄ１）を作成するためのプロセスが付加されるので、コストアップの原因となる。
これに対して、本実施例では、各画素の画素トランジスタ、または、周辺回路のトランジスタ、あるいは、光センサ回路の受光部として、ｎ型ポリシコン薄膜トランジスタを使用するので、ＰＩＮ型ホトダイオード（Ｄ１）を作成する必要がない。
したがって、本実施例では、ＰＩＮ型ホトダイオード（Ｄ１）を使用する光センサが組み込まれた画素をアレイ状に配置した液晶表示パネルに比して、コストを低減することが可能となる。
【００２５】
なお、ＰＩＮ型ダイオードを、例えば、ｎ型ポリシコン薄膜トランジスタで代用する場合、ｎ型ポリシコン薄膜トランジスタをダイオード接続、即ち、ｎ型ポリシコン薄膜トランジスタのゲートとドレインを接続することが知られている。
しかしながら、ＰＩＮ型ホトダイオードに代えて、ダイオード接続したｎ型ポリシコン薄膜トランジスタを実測すると、動作点は、図８（ａ）のＶｇ＝０Ｖの点となる。これは、薄膜トランジスタＳがオンをし始めている状態であり、『明／暗の比（Ｓ／Ｎ比）』が大きく取れない、ダイオード接続されたｎ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）がばらついた場合に、照度に対する安定した電流値が取れないという問題点がある。
但し、ダイオード接続したｎ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）を高くすることで、本実施例と同様の効果を得ることが可能である。即ち、閾値電圧（Ｖｔｈ）は、２．０≦Ｖｔｈを満足すればよい。
この場合、閾値電圧（Ｖｔｈ）を高くする手法は、ｎ型ポリシコン薄膜トランジスタへのインプラが必要であり工程が増加することになるが、ＰＩＮ型ホトダイオード（Ｄ１）を使用する光センサが組み込まれた画素をアレイ状に配置した液晶表示パネルに比して、コストを低減することが可能となる。
【００２６】
なお、前述の説明では、光センサ用薄膜トランジスタとして、ｎ型ポリシコン薄膜トランジスタを使用した実施例について説明したが、各画素の画素トランジスタ、あるいは、周辺回路のトランジスタとして、ｐ型ポリシコン薄膜トランジスタのみを使用する液晶表示パネルであれば、光センサ用薄膜トランジスタとして、ｐ型ポリシコン薄膜トランジスタを使用することも可能である。
但し、光センサ用薄膜トランジスタとして、ｐ型ポリシコン薄膜トランジスタを使用する場合には、ゲート電圧（Ｖｇ）と、ドレイン電圧（Ｖｄ）は、下記（５）、（６）式を満足する必要がある。
Ｖｇ（Ｖ）≧Ｖｔｈ＋２．０＋Ｖｓ  ・・・・・・・・・・・・  （５）
Ｖｓ−１５．０≦Ｖｄ（Ｖ）≦Ｖｓ＋Ｖｔｈ−１．０  ・・・・・・・  （６）
同様に、ダイオード接続したｐ型ポリシコン薄膜トランジスタの閾値電圧（Ｖｔｈ）を高くすることで、本実施例と同様の効果を得る場合には、閾値電圧（Ｖｔｈ）は、Ｖｔｈ≦−２．０を満足すればよい。
また、前述の実施例において、センサ制御線ＰＳＬと、センサ出力線ＯＵＴは、液晶用の走査線ＧＬや、映像線ＤＬと共用することも可能である。例えば、各画素が複数のサブピクセルを有し、該サブピクセルに映像電圧を入力する映像線が、センサ出力線ＯＵＴを兼用しても良い。
さらに、前述の説明では、本発明を液晶表示パネルに適用した実施例について説明したが、本発明は、これに限定されるものではなく、本発明は、有機ＥＬ表示パネルなどにも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２７】
ＧＬ  走査線(ゲート線)
ＤＬ  映像線（ドレイン線、あるいはソース線）
Ｔｒ１，Ｔｒ２，Ｔｒ３  薄膜トランジスタ
Ｃ  保持容量
ＰＳ  光センサ
ＰＳＬ  センサ制御線
ＯＵＴ  センサ出力線
ＤＲＶ  ドライバ
Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
ＳＭ  半導体層
Ｋ  カソード
Ａ  アノード
ＢＰＳ  遮光膜
Ｄ１，ＰＩＮ  ホトダイオード
Ｃ１  容量素子
ＣＬＫ１，ＣＬＫ２  クロック線
Ｖｂ  バイアス線
ＳＧＮＤ  基準電圧線
ＮＭＯＳ  ｎ型ポリシコン薄膜トランジスタ
ＲＧ  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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