(57)【要約】      （修正有）【課題】周辺回路部内に配置する上層配線の本数を削減することが可能な不揮発性半導体記憶装置を提供する。【解決手段】基板表面にメモリセル部及びセンスアンプが設けられた基板１００と、センスアンプ下の基板内に形成された第２素子分離領域及び第２素子領域２０１，２０２と、第２素子領域上に順に形成されたゲート絶縁膜及びゲート電極を含み、センスアンプ内に配置された周辺トランジスタ（ゲート電極）２０６と、同じ層に配置された複数の配線２０８と、メモリセル部内にて基板上に配置され、メモリセル部とセンスアンプとを電気的に接続する複数のビット線ＢＬとを備え、第２素子領域は、帯状の形状を有する第１及び第２の帯状部２１１と、第１の帯状部と第２の帯状部とを接続するよう形成された接続部２１２とを含み、更に、第２素子領域の接続部上に形成され、いずれか１つの配線と電気的に接続されたソースコンタクト（ＣS1，ＣS2）を備える。【選択図】図５
2011181891.tif 000002
【特許請求の範囲】
【請求項１】
基板表面にメモリセル部及びセンスアンプが設けられた基板と、
前記メモリセル部下の前記基板内に形成された第１素子分離領域及び第１素子領域と、
前記センスアンプ下の前記基板内に形成された第２素子分離領域及び第２素子領域と、
前記第１素子領域上に順に形成されたトンネル絶縁膜及び電荷蓄積層を含み、前記メモリセル部内に配置されたメモリセルトランジスタと、
前記第２素子領域上に順に形成されたゲート絶縁膜及びゲート電極を含み、前記センスアンプ内に配置された周辺トランジスタと、
前記センスアンプ内にて前記基板上に形成され、前記基板の表面に平行な第１方向に伸び、前記第１方向と直交する第２方向に隣接し、同じ層に配置された複数の配線と、
前記メモリセル部内にて前記基板上に形成され、前記第１方向に伸び、前記第２方向に隣接し、前記メモリセル部と前記センスアンプとを電気的に接続する複数のビット線とを備え、
前記第２素子領域は、
前記第１方向に伸び、前記第２方向に隣接し、帯状の形状を有する第１及び第２の帯状部と、
前記第１の帯状部と前記第２の帯状部とを接続するよう形成された接続部とを含み、
更に、
前記第２素子領域の前記接続部上に形成され、いずれか１つの前記配線と電気的に接続されたソースコンタクトを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート電極は、前記第２素子領域上に形成された部分と、前記第２素子分離領域上に形成された部分とを含んでおり、
更に、
前記ゲート電極の前記第２素子領域上の部分上に形成され、いずれか１つの前記配線と電気的に接続された第１のゲートコンタクトと、
前記ゲート電極の前記第２素子分離領域上の部分上に形成され、いずれか１つの前記配線と電気的に接続された第２のゲートコンタクトと、
を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプ下の前記基板内には、前記第２素子領域が、前記第１及び第２方向に沿って複数配置されており、
前記ビット線は、前記第２素子領域の前記第２方向の１ピッチに、４×Ｋ本（Ｋは１以上の整数）のビット線が含まれるよう配置されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の帯状部と、前記第２の帯状部と、前記接続部とが互いに接続された前記第２素子領域を複数有し、
各々の前記第２素子領域の平面形状は、Ｕ字形又はＨ字形であり、
前記Ｕ字形の第２素子領域と前記Ｈ字形の第２素子領域とが、前記第２方向に沿って交互に配置されている、
ことを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の帯状部と、前記第２の帯状部と、前記接続部とが互いに接続された前記第２素子領域を複数有し、
前記第１及び第２の帯状部の各々は、第１幅を有し、
前記第１及び第２の帯状部は、前記第２方向に第１間隔で配置され、
前記配線の各々は、第２幅を有し、
前記第１幅は、前記第２幅よりも広いことを特徴とする請求項１から４のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２素子領域の平面形状において、前記第２素子領域の輪郭線の角部近傍では、前記角部が丸まって、前記輪郭線が曲線状となっていることを特徴とする請求項１から５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、例えば、センスアンプ内のＡＡ（Active Area）部分に適用されるものである。
【背景技術】
【０００２】
電荷蓄積層として浮遊ゲートを有する不揮発性半導体記憶装置においては、微細加工技術の発展により、メモリセルサイズやチップサイズの縮小が可能となっている。このような不揮発性半導体記憶装置においては、メモリセルサイズやチップサイズの縮小に伴い、センスアンプ等の周辺回路部についてもサイズ縮小が要求される。例えば、メモリセル部の素子領域幅（以降「ＡＡ幅」と称する場合がある）が縮小される場合、これに伴い、周辺回路部のトランジスタ等の回路素子やこれら回路素子間の距離も縮小する必要がある。
【０００３】
一方、周辺回路部上には回路素子の上方に配置された複数の上層配線層が存在するが、各上層配線層は、回路素子同士を接続するために、一定領域内に一定本数以上の配線（配線パターン）を含む必要がある。しかしながら、メモリセル部のＡＡ幅が縮小されると、周辺回路部に、より密に上層配線を配置することが必要となり、各上層配線層内の配線同士の間隔が短くなる。これに起因して、各上層配線層内の配線同士のショートが懸念される。従って、周辺回路部のサイズ縮小を進展させるためには、周辺回路部内に配置する上層配線の本数を削減することが必要となる。
【０００４】
なお、特許文献１には、メモリセル部の周辺に配置された周辺回路部に設けられたスイッチング素子の素子領域の平面形状及び断面形状の例が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２３４８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、周辺回路部内に配置する上層配線の本数を削減することが可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は、例えば、基板表面にメモリセル部及びセンスアンプが設けられた基板と、前記メモリセル部下の前記基板内に形成された第１素子分離領域及び第１素子領域と、前記センスアンプ下の前記基板内に形成された第２素子分離領域及び第２素子領域と、前記第１素子領域上に順に形成されたトンネル絶縁膜及び電荷蓄積層を含み、前記メモリセル部内に配置されたメモリセルトランジスタと、前記第２素子領域上に順に形成されたゲート絶縁膜及びゲート電極を含み、前記センスアンプ内に配置された周辺トランジスタと、前記センスアンプ内にて前記基板上に形成され、前記基板の表面に平行な第１方向に伸び、前記第１方向と直交する第２方向に隣接し、同じ層に配置された複数の配線と、前記メモリセル部内にて前記基板上に形成され、前記第１方向に伸び、前記第２方向に隣接し、前記メモリセル部と前記センスアンプとを電気的に接続する複数のビット線とを備え、前記第２素子領域は、前記第１方向に伸び、前記第２方向に隣接し、帯状の形状を有する第１及び第２の帯状部と、前記第１の帯状部と前記第２の帯状部とを接続するよう形成された接続部とを含み、更に、前記第２素子領域の前記接続部上に形成され、いずれか１つの前記配線と電気的に接続されたソースコンタクトを備えることを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【０００８】
本発明によれば、周辺回路部内に配置する上層配線の本数を削減することが可能な不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態の不揮発性半導体記憶装置の構成を示す回路図である。
【図２】図１に示すメモリセルユニットの構成を示す側方断面図である。
【図３】図１に示すメモリセルアレイの構成を示す平面図である。
【図４】図１に示すセンスアンプの構成を示す回路図である。
【図５】図１に示すセンスアンプの構成を示す平面図である。
【図６】図１に示すメモリセルアレイとセンスアンプの構成を概略的に示した平面図である。
【図７】図５に示すＡ−Ａ’線に沿った側方断面図である。
【図８】図５に示すＢ−Ｂ’線に沿った側方断面図である。
【図９】本発明の実施形態の不揮発性半導体記憶装置の利点を説明するための平面図である。
【図１０】素子領域の形状の変形例を示す平面図である。
【図１１】素子領域の形状の詳細を説明するための平面図である。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
図１は、本発明の実施形態の不揮発性半導体記憶装置の構成を示す回路図である。図１の半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリとなっている。
【００１２】
図１には、半導体記憶装置を構成する基板上に形成されたメモリセルアレイ１０が示されている。図１には更に、周辺回路部の構成要素として、上記基板上に形成されたセンスアンプ（Ｓ／Ａ）２０と、ロウデコーダ３０と、ビット線ドライバ４０と、ＭＯＳトランジスタ５０と、ソース線制御回路６０と、検出回路７０と、シーケンサ８０と、コア制御回路９０が示されている。メモリセルアレイ１０は、本発明のメモリセル部の例である。
【００１３】
メモリセルアレイ１０は、複数のメモリセルユニット１１を有する。各メモリセルユニット１１は例えば、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、２つの選択トランジスタＳＴ１，ＳＴ２とを有する。メモリセルトランジスタＭＴ０〜ＭＴ３１は、一列に配置され、互いに直列接続されている。また、選択トランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタＭＴ０〜ＭＴ３１を挟むように配置され、メモリセルトランジスタＭＴ０〜ＭＴ３１に直列接続されている。以下、メモリセルトランジスタＭＴ０〜ＭＴ３１の各々を、メモリトランジスタＭＴとも表記し、選択トランジスタＳＴ１，ＳＴ２の各々を、選択トランジスタＳＴとも表記する。
【００１４】
図１では、メモリセルアレイ１０の同一行方向、同一列方向がそれぞれ、矢印Ｘ、Ｙで示されている。Ｘ方向、Ｙ方向はそれぞれ、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのチャネル幅方向、ゲート幅方向に相当する。
【００１５】
同一行に配置されたメモリセルトランジスタＭＴは、Ｘ方向に伸びるワード線ＷＬ０〜ＷＬ３１に共通接続され、同一行に配置された選択トランジスタＳＴは、Ｘ方向に伸びる選択ゲート線ＳＧＳ，ＳＧＤに共通接続されている。また、同一列に配置されたメモリセルトランジスタＭＴ及び選択トランジスタＳＴは、Ｙ方向に伸びるビット線ＢＬ０〜ＢＬｎ（ｎは正の整数）に共通接続され、各列の選択トランジスタＳＴ２は、ソース線ＳＬに接続されている。これらのビット線ＢＬ０〜ＢＬｎは、Ｙ方向に伸び、Ｘ方向に隣接している。以下、ワード線ＷＬ０〜ＷＬ３１の各々を、ワード線ＷＬとも表記し、選択ゲート線ＳＧＳ，ＳＧＤの各々を、選択ゲート線ＳＧとも表記し、ビット線ＢＬ０〜ＢＬｎの各々を、ビット線ＢＬとも表記する。
【００１６】
なお、図１には、１行ｎ列のメモリセルユニット１１が示されているが、メモリセルアレイ１０は、複数行ｎ列のメモリセルユニット１１を有していてもよい。
【００１７】
図２は、図１に示すメモリセルユニット１１の構成を示す側方断面図である。図２は、メモリセルユニット１１のＹ方向に沿った側方断面図となっている。
【００１８】
図２には、本発明の基板の例であるｐ型半導体基板１００と、ｐ型半導体基板１００内に順に形成されたｎ型ウェル領域１０１及びｐ型ウェル領域１０２が示されている。図２には更に、ｐ型ウェル領域１０２上に一列に形成されたメモリセルトランジスタＭＴ０〜ＭＴ３１及び選択トランジスタＳＴ１，ＳＴ２が示されている。
【００１９】
メモリセルトランジスタＭＴ０〜ＭＴ３１及び選択トランジスタＳＴ１，ＳＴ２の各々は、図２に示すように、ｐ型ウェル領域１０２上に順に形成された第１絶縁膜１０３と、第１電極層１０４と、第２絶縁膜１０５と、第２電極層１０６とを含んでいる。各メモリセルトランジスタを構成する第１絶縁膜１０３、第１電極層１０４、第２絶縁膜１０５、第２電極層１０６はそれぞれ、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートと呼ばれる。各メモリセルトランジスタのゲート絶縁膜及び浮遊ゲートはそれぞれ、本発明のトンネル絶縁膜及び電荷蓄積層の例である。また、各選択トランジスタでは、第２絶縁膜１０５に形成された穴Ｈにより第１電極層１０４と第２電極層１０６とが電気的に導通されており、各選択トランジスタを構成する第１絶縁膜１０３は、ゲート絶縁膜と呼ばれ、各選択トランジスタを構成する第１及び第２の電極層１０４，１０６は、ゲート電極と呼ばれる。
【００２０】
なお、メモリセルトランジスタＭＴ０〜ＭＴ３１の第２電極層１０６はそれぞれ、ワード線ＷＬ０〜ＷＬ３１として機能する。また、選択トランジスタＳＴ１，ＳＴ２の第１及び第２電極層１０４，１０６はそれぞれ、選択ゲート線ＳＧＤ，ＳＧＳとして機能する。
【００２１】
図２には更に、基板１００内にメモリセルトランジスタＭＴ及び選択トランジスタＳＴを挟むよう形成されたｎ＋型不純物拡散層１０７と、基板１００上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴを覆うよう形成された層間絶縁膜１０８とが示されている。ｎ＋型不純物拡散層１０７は、隣接するトランジスタ間で共用されており、これらのトランジスタのソース拡散層又はドレイン拡散層として機能する。図２には更に、選択トランジスタＳＴ２，ＳＴ１に隣接するｎ＋型不純物拡散層１０７上に形成されたコンタクトプラグＣＰ１，ＣＰ２が示されている。
【００２２】
図２には更に、配線パターン１０９，１１０と、層間絶縁膜１１１と、コンタクトプラグＣＰ３とが示されている。配線パターン１０９は、コンタクトプラグＣＰ１上に形成されており、ソース線ＳＬの一部として機能し、配線パターン１１０は、コンタクトプラグＣＰ２上に形成されている。また、層間絶縁膜１１１は、配線パターン１０９，１１０を覆うよう層間絶縁膜１０８上に形成されている。また、コンタクトプラグＣＰ３は、配線パターン１１０上に形成されている。
【００２３】
図２には更に、配線パターン１１２が示されている。配線パターン１１２は、コンタクトプラグＣＰ３上に形成されており、ビット線ＢＬとして機能する。
【００２４】
なお、メモリセルアレイ１０の平面構成を図３に示す。図３は、メモリセルアレイ１０の構成を示す平面図である。図３には、メモリセルアレイ１０下の基板１００内に形成された素子分離領域１１３及び素子領域１１４が示されている。素子分離領域１１３は、ＳＴＩ（Shallow Trench Isolation）領域に相当し、基板１００上の素子分離溝に埋め込まれた素子分離絶縁膜により実現されている。また、素子領域１１４は、ＡＡ（Active Area）領域に相当し、基板１００が素子分離絶縁膜間に挟まれた部分となっている。素子分離領域１１３及び素子領域１１４はそれぞれ、本発明の第１素子分離領域及び第１素子領域の例である。素子分離領域１１３と素子領域１１４は、図３に示すように、Ｙ方向に伸びており、Ｘ方向に沿って交互に配置されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、素子領域１１４上に配置されている。図３には更に、メモリセルアレイ１０内にて基板１００上に配置されたワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＧＳ，ＳＧＤ、及びビット線ＢＬ０〜ＢＬｎが示されている。
【００２５】
図１に戻り、半導体記憶装置の構成の説明を続ける。
【００２６】
ロウデコーダ３０は、データ書き込み時、データ読み出し時、及びデータ消去時に、選択ゲート線ＳＧ及びワード線ＷＬに電圧を印加する回路である。データ書き込み時には、ロウデコーダ３０は、選択ワード線にプログラム電圧VPGMを印加し、非選択ワード線に電圧VPASSを印加する。プログラム電圧VPGMは、電荷蓄積層に電荷を注入するための高電圧であり、電圧VPASSは、メモリセルトランジスタＭＴをオン状態にする電圧である。
【００２７】
ＭＯＳトランジスタ５０は、ビット線ＢＬとセンスアンプ２０とを接続するスイッチである。各ＭＯＳトランジスタ５０の一方の主端子は、対応するビット線ＢＬに接続されており、他方の主端子は、対応するセンスアンプ２０に接続されている。メモリセルアレイ１０とセンスアンプ２０は、ＭＯＳトランジスタ５０がオンになることで、ビット線ＢＬを介して電気的に接続される。
【００２８】
ビット線ドライバ４０は、ＭＯＳトランジスタ５０の制御端子（ゲート電極）に電圧BLCLAMPを印加して、ＭＯＳトランジスタ５０をオン状態にする回路である。ビット線ドライバ４０は、電流源回路４１と、ｎチャネルＭＯＳトランジスタ４２と、可変抵抗素子４３とを含んでいる。電流源回路４１は、ＭＯＳＦＥＴトランジスタ５０の制御端子に接続されている。ｎチャネルＭＯＳトランジスタ４２は、電流源回路４１に接続された制御端子及び一方の主端子と、可変抵抗素子４３を介してソース線ＳＬに接続された他方の主端子を有する。
【００２９】
センスアンプ２０は、データ読み出し時に、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを検出して増幅する回路である。一方、センスアンプ２０は、データ書き込み時には、ビット線に書き込みデータを転送する。
【００３０】
図４は、図１に示すセンスアンプ２０の構成を示す回路図である。
【００３１】
センスアンプ２０は、図４に示すように、スイッチ素子１２１〜１２４と、ｎチャネルＭＯＳトランジスタ１２５，１２６と、ｐチャネルＭＯＳトランジスタ１２７と、キャパシタ素子１２８と、ラッチ回路１２９と、ｎチャネルＭＯＳトランジスタ１３０とを含んでいる。
【００３２】
スイッチ素子１２１は、ノードＮ１とノードＮ＿ＶＤＤとの間に配置され、スイッチ素子１２２は、ノードＮ２とノードＮ＿ＶＤＤとの間に配置されている。また、ノードＮ１とスイッチ素子１２１との間には、ｎチャネルＭＯＳトランジスタ１２５の両主端子が配置され、ノードＮ１とノードＮ２との間には、ｎチャネルＭＯＳトランジスタ１２６の両主端子が配置されている。ｎチャネルＭＯＳトランジスタ１２５の制御端子には、ゲート信号Ｓ１が入力され、ｎチャネルＭＯＳトランジスタ１２６の制御端子には、ゲート信号Ｓ２が入力される。
【００３３】
ここで、スイッチ素子１２１〜１２４はそれぞれ、１つのｎチャネルＭＯＳトランジスタ１２１ａ〜１２４ａと、１つのｐチャネルＭＯＳトランジスタ１２１ｂ〜１２４ｂとが並列接続されて構成されている。
【００３４】
また、ノードＮ２には、ｐチャネルＭＯＳトランジスタ１２７の制御端子が接続されている。ｐチャネルＭＯＳトランジスタ１２７の一方の主端子は、スイッチ素子１２３を介してノードＮ＿ＶＤＤに接続されており、他方の主端子は、ラッチ回路１２９に接続されている。ここで、ｐチャネルＭＯＳトランジスタ１２７の上記他方の主端子とラッチ回路１２９との接続部分を、ノードＮ３とする。また、ノードＮ２とノードＮ＿ＶＳＳとの間には、キャパシタ素子１２８が配置されている。
【００３５】
また、ノードＮ１とノードＮ＿ＶＳＳとの間には、スイッチ素子１２４が配置されている。ノードＮ１とスイッチ素子１２４との間には、ＭＯＳトランジスタ５０の両主端子が配置されている。そして、スイッチ素子１２４とＭＯＳトランジスタ５０との間のノードには、ビット線ＢＬが接続されている。スイッチ素子１２４は、ラッチ回路１２９が保持するデータに応じて、ビット線ＢＬをノードＮ＿ＶＳＳに接続する。
【００３６】
なお、ノードＮ＿ＶＤＤは、センスアンプ２０の電源電圧ノードに相当し、ノードＮ＿ＶＳＳは、センスアンプ２０の接地電圧ノードに相当する。
【００３７】
ラッチ回路１２９は、３つのｎチャネルＭＯＳトランジスタ１２９ａ〜ｃと、３つのｐチャネルＭＯＳトランジスタ１２９ｄ〜ｆから構成されている。ｎチャネルＭＯＳトランジスタ１２９ａの一方の主端子は、ノードＮ３に接続され、他方の主端子は、ｎチャネルＭＯＳトランジスタ１２９ｂの一方の主端子に接続されている。ｎチャネルＭＯＳトランジスタ１２９ｂの他方の主端子は、ノードＮ＿ＶＳＳに接続されている。ｐチャネルＭＯＳトランジスタ１２９ｅの一方の主端子は、ノードＮ３に接続され、他方の主端子は、ｐチャネルＭＯＳトランジスタ１２９ｄの一方の主端子に接続されている。ｐチャネルＭＯＳトランジスタ１２９ｄの他方の主端子は、ノードＮ＿ＶＤＤに接続されている。ｐチャネルＭＯＳトランジスタ１２９ｅ及びｎチャネルＭＯＳトランジスタ１２９ｂの制御端子は、共通接続され、ノードＮ４に接続されている。
【００３８】
また、ｐチャネルＭＯＳトランジスタ１２９ｆの一方の主端子は、ノードＮ＿ＶＤＤに接続され、他方の主端子は、ノードＮ４およびｎチャネルＭＯＳトランジスタ１２９ｃの一方の主端子に接続されている。ｎチャネルＭＯＳトランジスタ１２９ｃの他方の主端子は、ノードＮ＿ＶＳＳに接続されている。ｎチャネルＭＯＳトランジスタ１２９ｃ及びｐチャネルＭＯＳトランジスタ１２９ｆの制御端子は、共通接続され、ノードＮ３に接続されている。
【００３９】
図１に戻り、半導体記憶装置の構成の説明を続ける。
【００４０】
ソース線制御回路６０は、ソース線ＳＬの電位を制御する回路である。ソース線制御回路６０は、電圧比較部６１と、電圧制御部６２とを含んでいる。
【００４１】
電圧比較部６１は、ソース線ＳＬの電位を基準電位VREF_SRCと比較して、比較結果を出力する。電圧比較部６１は、ｐチャネルＭＯＳトランジスタ６３と、比較器６４とを有する。ｐチャネルＭＯＳトランジスタ６３は、プリチャージ信号PRECHが入力される制御端子と、一定の外部電圧VEXTが入力される一方の主端子と、ソース線ＳＬに接続された他方の主端子とを有する。比較器６４は、ソース線ＳＬ及びｐチャネルＭＯＳトランジスタ６３に接続された正転入力端子と、基準電位VREF_SRCが入力される反転入力端子と、ソース線ＳＬの電位と基準電位VREF_SRCとの比較結果を出力する出力端子とを有する。
【００４２】
電圧制御部６２は、ソース線ＳＬの電位と基準電位VREF_SRCとの比較結果に基づいて、ソース線ＳＬの電位を制御する回路である。電圧制御部６２は、ｎチャネルＭＯＳトランジスタ６５と、ｐチャネルＭＯＳトランジスタ６６とを有する。ｎチャネルＭＯＳトランジスタ６５は、比較器６４の出力ノードG_Sourseに接続されたゲート端子と、接地電圧に接続されたドレイン端子と、ソース線ＳＬに接続されたソース端子とを有する。ｐチャネルＭＯＳトランジスタ６６は、信号PLOADが入力されるゲート端子と、電源電圧に接続されたドレイン端子と、ソース線ＳＬ及びｎチャネルＭＯＳトランジスタ６５のソース端子に接続されたソース端子とを有する。
【００４３】
検出回路７０は、ノードG_Sourseの電位に基づいて、ソース線ＳＬに流れるセル電流の総計を検出する回路である。そして、検出回路７０は、当該総計が基準電流よりも大きいか小さいかを判定し、判定結果をフラグFLAGとして出力する。検出回路７０は、ｎチャネルＭＯＳトランジスタ７１と、ｐチャネルＭＯＳトランジスタ７２と、インバータ７３とを含んでいる。
【００４４】
ｎチャネルＭＯＳトランジスタ７１は、ノードG_Sourseに接続されたゲート端子と、接地電圧に接続されたソース端子とを有する。ｐチャネルＭＯＳトランジスタ７２は、信号P_GATEが入力されるゲート端子と、電源電圧に接続されたソース端子とを有する。インバータ７３は、ｎチャネルＭＯＳトランジスタ７１及びｐチャネルＭＯＳトランジスタ７２のドレイン端子に接続された入力端子と、入力端子の電圧レベルを反転させ、反転結果をフラグFLAGとして出力する出力端子とを有する。フラグFLAGは、シーケンサ８０へと出力される。
【００４５】
シーケンサ８０は、半導体記憶装置のデータ書き込み動作、データ読み出し動作、及びデータ消去動作を制御する回路である。シーケンサ８０は、書き込みシーケンス、読み出しシーケンス、及び消去シーケンスを実行するよう、コア制御回路９０に命令する。
【００４６】
コア制御回路９０は、シーケンサ８０からの命令に応じて、センスアンプ２０やロウデコーダ３０を制御する回路である。コア制御回路９０による制御に基づいて、必要なシーケンスが実行される。
【００４７】
以下、センスアンプ２０の構成について、より詳細に説明する。
【００４８】
図５は、図１に示すセンスアンプ２０のｎチャネルＭＯＳトランジスタの構成を示す平面図である。上述のように、センスアンプ２０は、基板１００上に周辺回路部内に配置されている。
【００４９】
図５には、センスアンプ２０下の基板１００内に形成された素子分離領域２０１と素子領域２０２が示されている。素子分離領域２０１は、ＳＴＩ（Shallow Trench Isolation）領域に相当し、基板１００上の素子分離溝に埋め込まれた素子分離絶縁膜により実現されている。また、素子領域２０２は、ＡＡ（Active Area）領域に相当し、基板１００が素子分離絶縁膜間に挟まれた部分となっている。素子分離領域２０１及び素子領域２０２はそれぞれ、本発明の第２素子分離領域及び第２素子領域の例である。
【００５０】
図５には、４つの素子領域２０２が示されており、各素子領域２０２は、基板１００の表面に平行な方向に伸び、帯状の形状を有する２本の帯状部２１１と、帯状部２１１同士を接続するよう形成された１個の接続部２１２により構成されており、各素子領域２０２では、２本の帯状部２１１及び１個の接続部２１２が互いに接続されている。各素子領域２０２の２本の帯状部２１１は、本発明の第１及び第２の帯状部の例である。また、各素子領域２０２の１個の接続部２１２は、本発明の接続部の例である。
【００５１】
図５には、基板１００の表面に平行で、かつ互いに直交するα方向及びβ方向が示されている。本実施形態では、帯状部２１１は、β方向に伸びるよう互いに平行に配置されており、各帯状部２１１のα方向の幅と、隣接する帯状部２１１間のα方向の距離は、それぞれ一定となっている。本実施形態では加えて、各帯状部２１１の幅と、隣接する帯状部２１１間の距離が、等しくなっている。各帯状部２１１の幅は、本発明の第１幅の例であり、隣接する帯状部２１１間の距離は、本発明の第１間隔の例である。また、α方向及びβ方向はそれぞれ、本発明の第２方向及び第１方向の例である。
【００５２】
図５に示す４つの素子領域２０２のうち、ＡＡUで示す２つの素子領域２０２は、Ｕ字形の平面形状を有しており、ＡＡHで示す２つの素子領域２０２は、Ｈ字形の平面形状を有している。図５では、Ｕ字形の素子領域２０２とＨ字形の素子領域２０２が、α方向に沿って交互に配置されている。各素子領域２０２では、２本の帯状部２１１が、β方向に伸びており、α方向に隣接している。
【００５３】
図５では、周辺トランジスタを構成するゲート電極が、符号２０６で示されている。素子領域２０２とゲート電極２０６の交点には、周辺トランジスタが形成されている。各周辺トランジスタは、素子領域２０２上に順に形成されたゲート絶縁膜とゲート電極とを有する。本実施形態では、各ゲート電極２０６は、素子領域２０２上に形成された部分と、素子分離領域２０１上に形成された部分とを含んでおり、２本の帯状部２１１上にまたがって形成されている。
【００５４】
なお、図５に示すゲート電極２０６は、より詳細には、ゲート電極を構成する第１及び第２電極層のうちの第２電極層である（詳細は後述する）。ゲート電極２０６は、ゲート導電膜（ＧＣ：Gate Conductor）とも呼ばれる。
【００５５】
本実施形態の半導体記憶装置は、基板１００上に形成された複数の上層配線層を備えている。これらの上層配線層のうち、最下層の配線層はＭ０配線層と呼ばれる。図５には、Ｍ０配線層を構成する複数の配線（配線パターン）２０８が示されている。これらの配線２０８は、本発明における１層の配線層を構成する複数の配線の例である。図５には、センスアンプ２０内に配置された複数の配線２０８が示されている。
【００５６】
各配線２０８は、概ねβ方向に伸びる帯状の形状を有している。図５では、各帯状部２１１上に２本の配線２０８が配置され、各接続部２１２上に１本の配線２０８が配置されている。よって、各素子領域２０２上には、５本の配線２０８が配置されている。一方、互いに隣接する素子領域２０２間には、１本の配線２０８が配置されている。
【００５７】
このように、各帯状部２１１のα方向の幅は、各配線２０８のα方向の幅よりも広くなっている。同様に、各接続部２１２のα方向の幅も、各配線２０８のα方向の幅よりも広くなっている。同様に、互いに隣接する素子領域２０２間のα方向の幅も、各配線２０８のα方向の幅よりも広くなっている。各配線２０８の幅は、本発明の第２幅の例である。図５に示す配線２０８は、概ねβ方向に伸びており（即ちβ方向に伸びる部分を有しており）、α方向に隣接している。図５では、Ｚで示す配線２０８が、β方向に伸びる部分と、β方向に伸びる部分以外の部分とを含んでいる。
【００５８】
図５には更に、帯状部２１１上、接続部２１２上、及びゲート電極２０６上に形成された複数のコンタクトプラグ２０７が示されている。各コンタクトプラグ２０７は、１本の配線２０８下に配置されており、当該配線２０８と電気的に接続されている。
【００５９】
図５では、ソースコンタクトに相当するコンタクトプラグ２０７が、符号ＣS1及びＣS2で示されている。各ソースコンタクトＣS1,S2は、接続部２１２上に形成され、１本の配線２０８と電気的に接続されている。ソースコンタクトＣS1,S2により、周辺トランジスタのソース拡散層とソース線とが電気的に接続されている。本実施形態では、各素子領域２０２上に、ソースコンタクトＣS1,S2が１つだけ形成されており、その１つのソースコンタクトＣS1,S2が接続部２１２上に配置されている。また、ソースコンタクトＣS1,S2には、グランド電位であるＶＳＳが供給されている。
【００６０】
ここで、ソースコンタクトＣS1を共有するように、２つのｎチャネルＭＯＳトランジスタ１２４ａの一方の主端子がソースコンタクトＣS1に接続されている。ｎチャネルＭＯＳトランジスタ１２４ａの他方の主端子にはそれぞれ、ビット線ＢＬ及びｎチャネルＭＯＳトランジスタ５０の一方の主端子が接続されている。更に、ｎチャネルＭＯＳトランジスタ５０の他方の主端子にはそれぞれ、ｎチャネルＭＯＳトランジスタ１２５の一方の主端子が接続されている。このように、ＡＡUで示す各素子領域２０２では、２つのセンスアンプ２０のｎＭＯＳトランジスタが接続部２１２で接続され、この接続部２１２でグランド電位ＶＳＳを共有している。
【００６１】
また、ソースコンタクトＣS2を共有するように、２つのｎチャネルＭＯＳトランジスタ１２９ｃの一方の主端子と、２つのｎチャネルＭＯＳトランジスタ１２９ｂの一方の主端子が、ソースコンタクトＣS2に接続されている。ｎチャネルＭＯＳトランジスタ１２９ｂの他方の主端子にはそれぞれ、ｎチャネルＭＯＳトランジスタ１２９ａの一方の主端子が接続されている。ｎチャネルＭＯＳトランジスタ１２９ａの他方の主端子は、ノードＮ４に接続されている。
【００６２】
図５では更に、ゲートコンタクトに相当するコンタクトプラグ２０７が、符号ＣGで示されている。ゲートコンタクトＣGは、ゲート電極２０６の素子分離領域２０１上の部分上に形成され、１本の配線２０８と電気的に接続されている。ゲートコンタクトＣGにより、ゲート電極２０６とゲート電極２０６用の信号線とが電気的に接続されている。本実施形態では、１つのゲート電極２０６が２つの周辺トランジスタに共有されている。そして、各ゲート電極２０６上に、ゲートコンタクトＣGが１つだけ形成されており、その１つのゲートコンタクトＣGがゲート電極２０６の素子分離領域２０１上の部分上に配置されている。
【００６３】
また、本実施形態では、ゲートコンタクトは、ゲート電極２０６の素子領域２０２上の部分上に形成され、１本の配線２０８と電気的に接続されている場合もある。図５では、このようなゲートコンタクトの例が、符号ＣG’で示されている。ゲートコンタクトＣG’を、ゲート電極２０６の素子領域２０２上の部分上に配置することには、ゲートコンタクトＣG’と、当該ゲート電極２０６下の周辺トランジスタＰＴとの距離を短くすることができるという利点がある。
【００６４】
本実施形態の半導体記憶装置は、素子分離領域２０１上のゲート電極１０６上に形成されたゲートコンタクトＣGと、素子領域２０２上のゲート電極１０６上に形成されたゲートコンタクトＣG’の両方を有している。これらのゲートコンタクトを混在させることには、配線２０８の引き回しを容易にすることができるという利点がある。ゲートコンタクトＣG及びＣG’はそれぞれ、本発明の第１及び第２のゲートコンタクトの例である。
【００６５】
図６は、図１に示すメモリセルアレイ１０とセンスアンプ２０の構成を概略的に示した平面図である。
【００６６】
図６に示すように、上述のα方向及びβ方向はそれぞれ、Ｘ方向及びＹ方向に一致している。よって、図６に示すように、帯状部２１１が伸びる方向は、ビット線ＢＬが伸びる方向に一致しており、帯状部２１１同士が隣接し合う方向は、ビット線ＢＬ同士が隣接し合う方向に一致している。
【００６７】
センスアンプ２０下の基板１００内では、例えば、図６に示すように、Ｕ字形及びＨ字形の素子領域２０２が、α方向及びβ方向に沿って複数配置されている。図６には、α方向に４個の素子領域２０２が並び、同様に、β方向に４個の素子領域２０２が並んでいる様子が示されている。なお、図５は、これらの素子領域２０２のうち、α方向に並んだ一列分の素子領域２０２を示したものである。
【００６８】
図６に示すように、α方向の各並びでは、素子領域２０２が、Ｕ字形、Ｈ字形、逆向きのＵ字形（以下「逆Ｕ字型」と呼ぶ）、Ｈ字形の順に並んでいる。本実施形態におけるα方向の各並びでは、このような素子領域２０２の並び順が繰り返されているとする。即ち、α方向では、４個の素子領域２０２が、１周期を構成しているとする。
【００６９】
一方、β方向の各並びでは、同じ形状の素子領域２０２同士が並んでいる。例えば、一番左側の並びでは、Ｕ字形の素子領域２０２同士が並んでおり、一番右側の並びでは、Ｈ字形の素子領域２０２同士が並んでいる。また、左から二番目の並びでは、Ｈ字形の素子領域２０２同士が並んでおり、右から二番目の並びでは、逆Ｕ字形の素子領域２０２同士が並んでいる。その結果、α方向の各並びでは、いずれも４個の素子領域２０２が１周期を構成している。図６におけるβ方向の各並びでは、１段目、２段目、３段目、４段目の素子領域２０２がそれぞれ、第１段センスアンプ２０1、第２段センスアンプ２０2、第３段センスアンプ２０3、第４段センスアンプ２０4を構成している。
【００７０】
ただし、本実施形態では、α方向の各並びにて、４個の素子領域２０２が１周期を構成していれば、β方向の各並びでは、同じ形状の素子領域２０２同士が並んでいなくても構わない。例えば、図６において、α方向の３つの並びのうちの真ん中の並びだけ、素子領域２０２の並び順を、逆Ｕ字形、Ｈ字形、Ｕ字形、Ｈ字形の順に変えても構わない。この場合、β方向の４つの並びのうちの一番左側の並びでは、Ｕ字形の素子領域２０２と逆Ｕ字形の素子領域２０２が交互に並ぶこととなる。
【００７１】
図６では、α方向における素子領域２０２の繰り返しピッチが、Ｐで示されている。本実施形態では、ピッチＰは一定値に設定されている。ピッチＰは、２本の帯状部２１１と、１個の接続部２１２と、隣接する２本の帯状部２１１間の１個の素子分離領域２０１の合計幅となっている。
【００７２】
本実施形態では、ビット線ＢＬを、１ピッチＰに４×Ｋ（Ｋは１以上の整数）本のビット線ＢＬが含まれるよう配置する。これにより、本実施形態では、素子領域２０２のα方向の１周期、即ち、４ピッチＰに、１６×Ｋ本のビット線ＢＬが配置されることとなる。図６には、１ピッチＰに４本のビット線ＢＬが配置された様子が示されている。
【００７３】
一般に、不揮発性半導体記憶装置では、１６×Ｋ本分のビット線ＢＬが、１つの単位として取り扱われる。例えば、１６×Ｋ本のビット線ＢＬと、これらを挟むよう配置された２本のダミービット線を、１周期として取り扱うような回路レイアウトが採用されることも多い。
【００７４】
よって、メモリセルアレイ１０とセンスアンプ２０とを接続する配線のレイアウト設計のしやすさを考慮すると、素子領域２０２のα方向の１周期は、１６×Ｋ本分のビット線ＢＬを配置可能な長さに設定することが望ましい。そこで、本実施形態では、素子領域２０２のα方向の１ピッチＰを、４×Ｋ本分のビット線ＢＬが配置可能な長さに設定し、１ピッチＰに、４×Ｋ本のビット線ＢＬを配置する。これにより、本実施形態では、メモリセルアレイ１０とセンスアンプ２０とを接続する配線のレイアウト設計を容易化することが可能となる。
【００７５】
なお、ビット線ＢＬは、図５に示すＭＯＳトランジスタ５０と、配線２０８と、コンタクトプラグ２０７とを介して、素子領域２０２に電気的に接続される。また、各ビット線ＢＬは、図６に示すＵ字形又はＨ字形の１個の素子領域２０２に電気的に接続される。また、図５に示す素子領域２０２の繰り返しピッチ（図６に示すピッチＰと同じ定義）は、例えば４×Ｋ（Ｋ＝８）本分のビット線ＢＬが配置可能な長さに設定される（ただし、図５では作図の便宜上、個々の上記繰り返しピッチに、７本のビット線ＢＬしか配置されていないことに留意されたい）。
【００７６】
また、図５に示す配線２０８のα方向における幅は、ビット線ＢＬのα（＝Ｘ）方向における幅よりも太く設定されている。理由は、配線２０８を引き回すことで、それぞれのビット線ＢＬをβ方向に隣接する素子領域２０２に接続するためである。なお、１つの素子領域２０２には２本のビット線ＢＬが接続されるため、１ピッチＰ中にビット線ＢＬが８本配置される場合には、２本ずつのビット線ＢＬがそれぞれ第１段〜第４段センスアンプ２０1〜２０4に接続されることになる。
【００７７】
また、本実施形態では、各ビット線ＢＬは、同じピッチＰ内の素子領域２０２に接続されるよう配線配置される。このような配線配置には例えば、図５に示す配線２０８の折れ曲がりを少なくし、配線２０８のレイアウト設計を容易化する効果がある。このように、本実施形態では、１ピッチＰと４×Ｋ本分のビット線ＢＬとを対応させることで、レイアウト設計の容易化を実現することが可能となる。
【００７８】
次に、センスアンプ２０の断面形状について説明する。
【００７９】
図７は、図５に示すＡ−Ａ’線に沿った側方断面図である。一方、図８は、図５に示すＢ−Ｂ’線に沿った側方断面図である。
【００８０】
図７には、基板１００上に形成された複数の周辺トランジスタＰＴが示されている。各周辺トランジスタＰＴは、基板１００上に順に形成された第１絶縁膜２０３と、第１電極層２０４と、第２絶縁膜２０５と、第２電極層２０６とを含んでいる。各周辺トランジスタＰＴでは、第２絶縁膜２０５に形成された穴Ｈにより第１電極層２０４と第２電極層２０６とが電気的に導通されている。各周辺トランジスタＰＴを構成する第１絶縁膜２０３は、ゲート絶縁膜と呼ばれ、各周辺トランジスタＰＴを構成する第１及び第２の電極層２０４，２０６は、ゲート電極と呼ばれる。図５には、第２電極層２０６の平面形状が示されている。
【００８１】
図７には更に、基板１００上に順に形成された第１及び第２の層間絶縁膜２２１，２２２が示されている。第１の層間絶縁膜２２１は、周辺トランジスタＰＴを覆うように基板１００上に形成されている。コンタクトプラグ２０７は、第１の層間絶縁膜２２１に形成されたコンタクトホール内に埋め込まれており、配線２０８は、第１の層間絶縁膜２２１上に形成されている。また、第２の層間絶縁膜２２２は、配線２０８を覆うように第１の層間絶縁膜２２１上に形成されている。
【００８２】
一方、図８には、帯状部２１１と接続部２１２を横切る断面が示されており、当該接続部２１２上に１つのコンタクトプラグ２０７が形成されている。ここで、帯状部２１１と接続部２１１を横切る断面における素子領域２０２のα方向の幅は、２つの帯状部２１１と１つの接続部２１２とを合わせた幅となる。その結果、α方向における当該コンタクトプラグ２０７の合わせマージンが向上する。
【００８３】
ここで、本実施形態の半導体記憶装置の利点を説明する。図９は、本実施形態の半導体記憶装置の利点を説明するための平面図である。
【００８４】
図９(Ａ)には、比較例のセンスアンプ２０の平面構造が示されており、１ピッチ分の配線（Ｍ０配線）２０８が示されている。図９(Ａ)では、１ピッチ内に１１本の配線２０８が配置されている。
【００８５】
図９(Ａ)には更に、２つの素子領域２０２と、３つのゲート電極２０６と、５つのコンタクトプラグ２０７が示されている。５つのコンタクトプラグ２０７は、いずれもソースコンタクトに相当し、３つはゲート電極２０６上に配置され、２つは素子領域２０２上に配置されている。これら２つの素子領域２０２は、ＶＳＳで示す３本の配線２０８と、Ｘで示すゲート電極２０６と、上記５つのコンタクトプラグ２０７により、ソース線に接続されている。
【００８６】
図９(Ａ)では、素子領域２０２のα方向の幅が短くなると、素子領域２０２上に、より密に配線２０８を配置することが必要となり、配線２０８同士の間隔や、コンタクトプラグ２０７と配線２０８との距離が短くなる。これらに起因して、配線２０８同士や、コンタクトプラグ２０７と配線２０８とのショートが懸念される。
【００８７】
図９(Ｂ)には、本実施形態のセンスアンプ２０の平面構造が示されており、１ピッチ分の配線（Ｍ０配線）２０８が示されている。
【００８８】
本実施形態では、２本の帯状部２１１を１個の接続部２１２で接続することで、１つの素子領域２０２を形成する。そして、接続部２１２上にコンタクトプラグ（ソースコンタクト）２０７を配置し、このコンタクトプラグ２０７上にＶＳＳ配線２０８を配置する。その結果、図９(Ｂ)に示す素子領域２０２は、ゲート電極２０６を介さずに、上記１本のＶＳＳ配線２０８と、上記１個のコンタクトプラグ２０７により、ソース線に接続されている。
【００８９】
図９(Ｂ)では、１本のＶＳＳ配線２０８が実線で示され、２本のＶＳＳ配線２０８が破線で示されている。本実施形態では、これら２本のＶＳＳ配線２０８は不要となる。よって、本実施形態によれば、これら不要なＶＳＳ配線２０８を削除することで、センスアンプ２０内に配置する配線２０８の本数を削減することが可能となる。
【００９０】
また、図９(Ａ)では、５個のソースコンタクト２０７が必要となるのに対し、図９(Ｂ)では、ソースコンタクト２０７は１個で十分である。よって、本実施形態によれば、センスアンプ２０内に配置するソースコンタクト２０７の個数を削減することが可能となる。
【００９１】
図９(Ｃ)には、図９(Ｂ)に示す２本のＶＳＳ配線２０８を削除し、残りの配線２０８を等間隔で配置した様子が示されている。本実施形態によれば、センスアンプ２０内に配置する配線２０８の本数を削減することで、図９(Ｃ)に示すように、配線２０８同士の間隔や、コンタクトプラグ２０７と配線２０８との距離を長くすることが可能となる。これにより、配線２０８同士や、コンタクトプラグ２０７と配線２０８とのショートを減らすことが可能となる。
【００９２】
本実施形態によれば、配線２０８同士の間隔を広げることで、配線レイアウトの自由度の向上、配線間耐圧の向上、隣接配線間の寄生容量の低減に由来するＣＲ時定数の低減による信号伝達速度の向上等を実現することが可能となる。
【００９３】
なお、図９に示す比較例及び本実施形態のセンスアンプ２０を試作した結果、本実施形態のセンスアンプ２０では、比較例のセンスアンプ２０に対し、配線２０８の本数を約１０％程度減らすことができることが判明した。
【００９４】
以下、図５を参照して、本実施形態の半導体記憶装置の効果について説明する。
【００９５】
以上のように、本実施形態では、帯状部２１１同士を接続部２１２で接続することで、センスアンプ２０内に１つの素子領域２０２を形成する。これにより、ゲート電極２０６を介さずに、これらの帯状部２１１をソース線に接続することが可能となる。その結果、これらの帯状部２１１とソース線とを接続するための配線２０８の本数を減らすことで、センスアンプ２０内に配置する配線２０８の本数を削減することが可能となる。
【００９６】
なお、本実施形態では、ソースコンタクトＣSは、接続部２１２上に配置されるが、帯状部２１１上に配置しても構わない。ただし、ソースコンタクトＣSを接続部２１２上に配置することには、ソースコンタクトＣSと各帯状部２１１との距離を短くし、各帯状部２１１の電位を安定にできるという利点がある。
【００９７】
また、本実施形態では、帯状部２１１同士を接続部２１２で接続することで、複数の帯状部２１１を、１つのソースコンタクトＣSによりソース線に接続することが可能となっている。そのため、本実施形態では、各素子領域２０２上には、ソースコンタクトＣSが１つだけ配置されている。これにより、本実施形態では、センスアンプ２０内のソースコンタクトＣSの個数や、ソースコンタクトＣS用の配線２０８の本数が削減されるという効果が得られている。
【００９８】
また、本実施形態では、各素子領域２０２の平面形状は、Ｕ字形又はＨ字形となっているが、その他の平面形状となっていても構わない。以下、素子領域２０２の形状の変形例について説明する。
【００９９】
（素子領域２０２の形状の変形例）
図１０は、素子領域２０２の形状の変形例を示す平面図である。
【０１００】
図１０(Ａ)には、逆Ｕ字形の素子領域２０２が示されている。このように、素子領域２０２の平面形状は、Ｕ字形でも逆Ｕ字形でも構わない。素子領域２０２の平面形状は更に、Ｕ字形又はＨ字形を、右に９０度又は左に９０度回転させた形状でも構わない。
【０１０１】
図１０(Ｂ)には、２つの帯状部２１１の長さが異なるＵ字形の素子領域２０２が示されている。このように、素子領域２０２は、長さの異なる複数の帯状部２１１を含んでいても構わない。
【０１０２】
図１０(Ｃ)には、２つの帯状部２１１及び１つの接続部２１２に加えて、帯状部２１１の側面から突き出すよう形成された１つの突出部２１３を有する素子領域２０２が示されている。このように、素子領域２０２は、帯状部２１１及び接続部２１２以外の部分を有していても構わない。また、素子領域２０２は、３つ以上の帯状部２１１及び２つ以上の接続部２１２を有していても構わない（更には、その他の部分を有していてもよい）。
【０１０３】
図１０(Ｄ)には、１つの帯状部２１１と１つの突出部２１３とを有する素子領域２０２が示されている。このように、素子領域２０２は、２つの帯状部２１１及び１つの接続部２１２で構成する代わりに、１つの帯状部２１１及び１つの突出部２１３で構成しても構わない。この場合、ソースコンタクトに相当するコンタクトプラグ２０７は、図１０(Ｄ)に示すように、突出部２１３上に配置することが望ましい。図１０(Ｄ)には更に、ソースコンタクト２０７上に配置された配線２０８が示されている。
【０１０４】
これらの変形例によれば、図５に示す形状の素子領域２０２と同様の効果を得ることができる。
【０１０５】
（素子領域２０２の形状の詳細）
図１１は、素子領域２０２の形状の詳細を説明するための平面図である。
【０１０６】
図１１(Ａ)には、Ｕ字形の素子領域２０２の平面形状の詳細が示され、図１１(Ｂ)には、Ｈ字形の素子領域２０２の平面形状の詳細が示されている。
【０１０７】
一般に、素子領域２０２は、フォトリソグラフィを利用して形成される。そのため、露光時の光近接効果（ＯＰＥ：Optical Proximity Effect）により、基板１００上にフォトマスク通りのパターンが形成されないという現象が起こる。具体的には、図１１(Ａ)及び(Ｂ)に示すように、素子領域２０２の輪郭線の角部近傍において、角部が丸まって、輪郭線が曲線状となる。
【０１０８】
図１１(Ａ)には、Ｕ字形の素子領域２０２の角部Ｐ1及びＰ2が丸まった様子が示されている。角部Ｐ1は、Ｕ字形の内側の角部に相当し、帯状部２１１の輪郭線と接続部２１２の輪郭線との交点に位置する。一方、角部Ｐ2は、Ｕ字形の外側の角部に相当する。
【０１０９】
図１１(Ｂ)には、Ｈ字形の素子領域２０２の角部Ｐ3が丸まった様子が示されている。角部Ｐ3は、角部Ｐ1と同様、帯状部２１１の輪郭線と接続部２１２の輪郭線との交点に位置する角部である。
【０１１０】
このように、素子領域２０２は、露光時の光近接効果に起因して、帯状部２１１の輪郭線と接続部２１２の輪郭線との交点等の角部が丸まり、当該角部近傍の輪郭線が曲線状となる。このような現象は、Ｕ字形及びＨ字形以外の素子領域２０２を形成する際にも発生する。
【０１１１】
このＵ字形の素子領域２０２の角部Ｐ1及びＰ2が丸まることにより、電界集中を緩和し、リーク電流を減らすことができる。同様に、Ｈ字形の素子領域２０２の角部Ｐ3が丸まることにより、電界集中を緩和し、リーク電流を減らすことができる。
【０１１２】
以上のように、本実施形態では、帯状部２１１同士を接続部２１２で接続することで、センスアンプ２０内に１つの素子領域２０２を形成する。これにより、ゲート電極２０６を介さずに、これらの帯状部２１１をソース線に接続することが可能となる。その結果、これらの帯状部２１１とソース線とを接続するための配線２０８の本数を減らすことで、センスアンプ２０内に配置する配線２０８の本数を削減することが可能となる。
【０１１３】
また、本実施形態では、帯状部２１１に突出部２１３を接続することで、センスアンプ２０内に１つの素子領域２０２を形成してもよい。この場合にも、帯状部２１１同士を接続部２１２で接続する場合と同様に、センスアンプ２０内に配置する配線２０８の本数を削減することが可能となる。
【０１１４】
なお、本実施形態は、センスアンプ２０以外の周辺回路部内の素子領域に適用しても構わない。
【０１１５】
以上、本発明の具体的な態様の例を、本発明の実施形態により説明したが、本発明は、当該実施形態に限定されるものではない。
【符号の説明】
【０１１６】
１０  メモリセルアレイ
１１  メモリセルユニット
２０  センスアンプ
３０  ロウデコーダ
４０  ビット線ドライバ
４１  電流源回路
４２  ｎチャネルＭＯＳトランジスタ
４３  可変抵抗素子
５０  ＭＯＳトランジスタ
６０  ソース線制御回路
６１  電圧比較部
６２  電圧制御部
６３  ｐチャネルＭＯＳトランジスタ
６４  比較器
６５  ｎチャネルＭＯＳトランジスタ
６６  ｐチャネルＭＯＳトランジスタ
７０  検出回路
７１  ｎチャネルＭＯＳトランジスタ
７２  ｐチャネルＭＯＳトランジスタ
７３  インバータ
８０  シーケンサ
９０  コア制御回路
１００  ｐ型半導体基板
１０１  ｎ型ウェル領域
１０２  ｐ型ウェル領域
１０３  第１絶縁膜
１０４  第１電極層
１０５  第２絶縁膜
１０６  第２電極層
１０７  ｎ＋型不純物拡散層
１０８  層間絶縁膜
１０９  配線パターン
１１０  配線パターン
１１１  層間絶縁膜
１１２  配線パターン
１１３  素子分離領域
１１４  素子領域
１２１  スイッチ素子
１２２  スイッチ素子
１２３  スイッチ素子
１２４  スイッチ素子
１２５  ｎチャネルＭＯＳトランジスタ
１２６  ｎチャネルＭＯＳトランジスタ
１２７  ｐチャネルＭＯＳトランジスタ
１２８  キャパシタ素子
１２９  ラッチ回路
１３０  ｎチャネルＭＯＳトランジスタ
２０１  素子分離領域
２０２  素子領域
２０３  第１絶縁膜
２０４  第１電極層
２０５  第２絶縁膜
２０６  第２電極層（ゲート導電膜）
２０７  コンタクトプラグ
２０８  配線パターン
２１１  帯状部
２１２  接続部
２１３  突出部
２２１  第１の層間絶縁膜
２２２  第２の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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