(57)【要約】【課題】半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置を提供する。【解決手段】半導体基板１１と、半導体基板１１上に層間絶縁膜３０を介して形成される多層配線構造を有する不揮発性メモリ層１４と、半導体基板１１上に形成され、不揮発性メモリ層１４中のメモリセルを制御する回路を含む周辺回路１２と、を備え、周辺回路１２を構成する素子に接続され、周辺回路１２の外部に引き出される配線３５と、配線３５の形成位置に対応する半導体基板１１の上面から所定の深さまで設けられる拡散層２７と、配線３５と拡散層２７との間を接続するコンタクト３１と、を有する電極加工部１５が、半導体基板１１上の周辺回路１２の形成領域Ｒ１以外の領域Ｒ２に形成される。【選択図】図４
2011181835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に層間絶縁膜を介して形成される多層配線構造を有するメモリ層と、
前記半導体基板上に形成され、前記メモリ層中のメモリセルを制御する回路を含む周辺回路と、
を備える半導体装置において、
前記周辺回路を構成する素子に接続され、前記周辺回路の外部に引き出される配線と、
前記配線の形成位置に対応する前記半導体基板の上面から所定の深さまで設けられる検査用電極形成部と、
前記配線と前記検査用電極形成部との間を接続するコンタクトと、
を有する電極加工部が、前記半導体基板上の前記周辺回路の形成領域以外の領域に形成されていることを特徴とする半導体装置。
【請求項２】
前記検査用電極形成部は、所定の導電型の不純物が前記半導体基板表面から所定の深さまで形成された拡散層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記検査用電極形成部は、前記半導体基板の表面から所定の深さまで埋め込まれた絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記検査用電極形成部は、基板面に平行な方向のサイズが異なる複数種類の前記絶縁膜が配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板の第１の主面上に層間絶縁膜を介して形成される多層配線構造を有するメモリ層と、前記半導体基板上に形成され、前記メモリ層中のメモリセルを制御する回路を含む周辺回路と、前記周辺回路を構成する素子に接続され、前記周辺回路の外部に引き出される配線、前記配線の形成位置に対応する前記半導体基板の上面から所定の深さまで設けられる検査用電極形成部、および前記配線と前記検査用電極形成部との間を接続するコンタクトを有する電極加工部と、を備える半導体装置の検査方法であって、
前記半導体基板の前記第１の主面に対向する第２の主面側から、前記電極加工部の形成領域を前記検査用電極形成部の位置がわかるまでエッチングする工程と、
前記検査用電極形成部に前記半導体基板の前記第１の主面側に形成された前記コンタクトにまで到達するコンタクトホールを形成する工程と、
前記コンタクトホールに導電性材料を埋め込んで検査用電極を形成する工程と、
を含むことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体装置およびその検査方法に関する。
【背景技術】
【０００２】
近年、第１の方向に延在する複数のワード線と、ワード線とは異なる高さに形成され、第１の方向に垂直な第２の方向に延在する複数のビット線との交差部に、可変抵抗素子を含むメモリセルを配置したメモリセルアレイを、高さ方向に複数層積層させた不揮発性記憶装置が注目されている。このような不揮発性記憶装置では、メモリセルアレイのビット線を制御し、メモリセルへのアクセスを行うカラム制御回路や、メモリセルアレイのワード線を選択し、メモリセルへのアクセスに必要な電圧を印加するロウ制御回路などの周辺回路が、メモリセルアレイの直下の半導体基板上に形成される（たとえば、特許文献１参照）。
【０００３】
このような周辺回路上に多層配線層が形成された構造における周辺回路の不良解析を行う場合に、解析対象である周辺回路が形成された領域に対応する半導体基板の裏面側を機械的な方法で所定の深さまで除去した後、ＦＩＢ（Focused  Ion  Beam）によって解析対象回路に接続されるコンタクトホールを形成し、このコンタクトホールにコンタクトを埋め込み、このコンタクトに不良解析装置のプローブを接触させて不良解析を行うことが開示されている（たとえば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５７９８２号公報
【非特許文献】
【０００５】
【非特許文献１】C.  Boit  et  al.,  “Physical  IC  debug  -  backside  approach  and  nanoscale  challenge”,  Advances  in  Radio  Science,  2008,  Vol.  6,  pages  265-272
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置およびその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板上に層間絶縁膜を介して形成される多層配線構造を有するメモリ層と、前記半導体基板上に形成され、前記メモリ層中のメモリセルを制御する回路を含む周辺回路と、を備える半導体装置において、前記周辺回路を構成する素子に接続され、前記周辺回路の外部に引き出される配線と、前記配線の形成位置に対応する前記半導体基板の上面から所定の深さまで設けられる検査用電極形成部と、前記配線と前記検査用電極形成部との間を接続するコンタクトと、を有する電極加工部が、前記半導体基板上の前記周辺回路の形成領域以外の領域に形成されていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、半導体基板と、前記半導体基板の第１の主面上に層間絶縁膜を介して形成される多層配線構造を有するメモリ層と、前記半導体基板上に形成され、前記メモリ層中のメモリセルを制御する回路を含む周辺回路と、前記周辺回路を構成する素子に接続され、前記周辺回路の外部に引き出される配線、前記配線の形成位置に対応する前記半導体基板の上面から所定の深さまで設けられる検査用電極形成部、および前記配線と前記検査用電極形成部との間を接続するコンタクトを有する電極加工部と、を備える半導体装置の検査方法であって、前記半導体基板の前記第１の主面に対向する第２の主面側から、前記電極加工部の形成領域を前記検査用電極形成部の位置がわかるまでエッチングする工程と、前記検査用電極形成部に前記半導体基板の前記第１の主面側に形成された前記コンタクトにまで到達するコンタクトホールを形成する工程と、前記コンタクトホールに導電性材料を埋め込んで検査用電極を形成する工程と、を含むことを特徴とする半導体装置の検査方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、一般的な半導体装置の構造の一例を模式的に示す図である。
【図２】図２は、実施の形態による半導体装置の構成を模式的に示す斜視図である。
【図３】図３は、不揮発性メモリ層の一例を模式的に示す斜視図である。
【図４】図４は、第１の実施の形態による半導体装置の一例を模式的に示す断面図である。
【図５−１】図５−１は、第１の実施の形態による半導体装置の検査方法の一例を模式的に示す断面図である（その１）。
【図５−２】図５−２は、第１の実施の形態による半導体装置の検査方法の一例を模式的に示す断面図である（その２）。
【図６−１】図６−１は、第１の実施の形態による半導体装置の検査方法の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第１の実施の形態による半導体装置の検査方法の一例を模式的に示す断面図である（その２）。
【図７】図７は、第２の実施の形態による半導体装置の一例を模式的に示す断面図である。
【図８】図８は、第３の実施の形態による半導体装置の一例を模式的に示す断面図である。
【図９】図９は、第４の実施の形態による半導体装置の一例を模式的に示す断面図である。
【図１０】図１０は、配線とコンタクトとの大きさの関係を模式的に示す平面図である。
【図１１】図１１は、電極加工部におけるコンタクトと埋込絶縁膜の大きさとの関係を示す図である。
【図１２】図１２は、第４の実施の形態による半導体装置の他の例を模式的に示す断面図である。
【図１３】図１３は、検査用電極形成用の埋込絶縁膜の配置方法の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその検査方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１２】
まず、多層配線層が半導体基板に形成された周辺回路上に設けられる構造における従来の不良解析方法についての問題点を説明し、その後に、従来技術の問題点を解決する本発明の実施の形態について説明する。図１は、一般的な半導体装置の構造の一例を模式的に示す図であり、（ａ）は、半導体装置の周辺回路と不揮発性メモリ層との積層構造を模式的に示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線上の一部断面図であり、（ｃ）は、周辺回路の不良解析時の（ａ）のＡ−Ａ線上の一部断面図である。
【００１３】
図１（ａ）に示されるように、半導体装置１０は、シリコン基板などの半導体基板１１と、半導体基板１１上に形成される周辺回路１２と、周辺回路１２が形成された半導体基板１１上に形成される抵抗変化型メモリなどの不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイ層１３が複数積層された不揮発性メモリ層１４と、を備える。不揮発性メモリ層１４は、不揮発性メモリセルに接続される複数のワード線と、複数のビット線が配置された構成を有している。
【００１４】
また、図１（ｂ）に示されるように、周辺回路１２は、不揮発性メモリセルを制御する電界効果型トランジスタ２０などの素子によって形成されている。ここでは、半導体基板１１の上面内には、シリコン酸化膜（ＳｉＯ2膜）などからなる素子分離絶縁膜１７が形成されている。素子分離絶縁膜１７によって規定される素子形成領域内には、所定の導電型の不純物が所定の深さまで拡散されたウェル領域１１Ｗ（Ｐ型またはＮ型のウェル領域）が形成され、素子分離絶縁膜１７によって電気的に絶縁されている。このウェル領域１１Ｗ上に、金属／絶縁体／半導体接合を持つＭＩＳ（Metal  Insulator  Semiconductor）型の電界効果型トランジスタ２０が形成される。電界効果型トランジスタ２０は、チャネル領域２５上に形成されたシリコン酸化膜などからなるゲート絶縁膜２１、およびポリシリコン膜やＴｉＮ，Ｍｏ，Ａｕ，Ａｌ，Ｐｔ，Ａｇ，Ｗなどの導電性材料からなるゲート電極２２が積層したゲート構造２３と、ゲート構造２３の下方のチャネル領域２５を挟んで対を成すソース／ドレイン領域２４と、を有している。また、電界効果型トランジスタ２０が形成された半導体基板１１上には、層間絶縁膜３０が形成され、層間絶縁膜３０上に配線３５が形成されている。配線３５は、層間絶縁膜３０に形成されたコンタクト３１を介して、たとえば電界効果型トランジスタ２０のソース／ドレイン領域２４と接続される。
【００１５】
図１（ａ）に示されるように、周辺回路１２上に多層のメモリセルアレイ層１３が積層された不揮発性メモリ層１４を有する構造では、周辺回路１２の不良解析を行う際に、不揮発性メモリ層１４側から周辺回路１２にコンタクトを落とすことは、不揮発性メモリ層１４に多数の配線層が形成されているために物理的に困難である。そこで、非特許文献１では、図１（ｃ）に示されるように、半導体基板１１の周辺回路１２中の解析を行いたい素子が形成された領域の裏側を、たとえば素子分離絶縁膜１７が露出するまで削った後、内部ノード（たとえば電界効果型トランジスタ２０のソース／ドレイン領域２４）に至るコンタクトホール５１を半導体基板１１の裏側から開口し、そこに導電性材料膜を埋め込むことによって検査用電極５２を形成している。そして、検査用電極５２部分に不良解析用のプローブを接触させることで、周辺回路１２の不良解析を行っている。
【００１６】
しかし、図１（ｃ）に示されるように、周辺回路１２の形成領域に対応する半導体基板１１の裏側を、素子分離絶縁膜１７が露出するまで削除すると、図１（ｂ）の加工前の状態と比べて、電界効果型トランジスタ２０の形成領域の半導体基板１１が大きく削られるので、構造が変わってしまい、その結果、電界効果型トランジスタ２０の特性も変わってしまうという問題点があった。つまり、たとえば厚さ８００μｍの半導体基板１１上に形成された電界効果型トランジスタ２０の特性と、たとえば素子分離絶縁膜１７付近まで半導体基板１１を削った電界効果型トランジスタ２０の特性とでは特性情報が異なるため、取得したい電界効果型トランジスタ２０の特性情報が得られないという問題点があった。
【００１７】
以下の実施の形態では、厚い半導体基板１１上に形成された電界効果型トランジスタ２０の特性を変化させずに、周辺回路１２の不良解析を行うことができる半導体装置とその検査方法について詳細に説明する。
【００１８】
（第１の実施の形態）
図２は、実施の形態による半導体装置の構成を模式的に示す斜視図である。半導体装置１０は、不揮発性メモリ層１４を制御する周辺回路１２が形成されたシリコン基板などの半導体基板１１と、抵抗変化型メモリなどの不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイ層１３が周辺回路１２を含む半導体基板１１上に複数積層された不揮発性メモリ層１４と、を備える。また、半導体基板１１上には、不良解析の際に使用される検査用電極を形成する電極加工部１５を有する。電極加工部１５には、周辺回路１２の各素子から延びる配線３５が形成されている。
【００１９】
図３は、不揮発性メモリ層の一例を模式的に示す斜視図である。この図３に示されるように、不揮発性メモリ層１４は、第１の方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さに形成され、第１の方向と交差する第２の方向に延在する複数のビット線ＢＬとの交差位置に、整流素子と電圧の印加によって複数の抵抗状態を取ることができる抵抗変化素子とが直列に接続された抵抗変化型メモリセルなどの不揮発性メモリセルが挟持されてなるメモリセルアレイ層１３が、高さ方向に複数積層された構造を有する。ここでは、３層のワード線ＷＬと各層のワード線ＷＬ間に配置される２層のビット線ＢＬとによって、４層のメモリセルアレイ層１３が形成されており、上下方向に隣接するメモリセルアレイ層１３間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。なお、不揮発性メモリとして、抵抗変化型メモリのほかに、相変化型メモリやＭＲＡＭ（Magnetic  Random  Access  Memory）、anti-fuseを使用するField-Programmable  ROMなどのクロスポイント型のメモリを用いることができる。
【００２０】
周辺回路１２は、不揮発性メモリ層１４のビット線ＢＬを制御し、メモリセルへのアクセスを行うカラム制御回路や、不揮発性メモリ層１４のワード線ＷＬを選択し、メモリセルへのアクセスに必要な電圧を印加するロウ制御回路のほか、アナログ回路などを有する。
【００２１】
電極加工部１５は、配線３５を介して接続される周辺回路１２を構成する電界効果型トランジスタなどの各素子の不良解析を行う領域であり、半導体基板１１上の不揮発性メモリ層１４が形成される領域内であって、周辺回路１２が形成されていない領域に設けられる。この電極加工部１５は、半導体基板１１の裏面を所定の厚さとなるまで研削し、そこに配線３５に接続されるように検査用電極を形成する領域である。この電極加工部１５を用いて不良解析を行う対象は、周辺回路１２を構成する各素子であるが、特に配線を引き回すことによって特性が変化してしまうアナログ回路が望ましい。
【００２２】
図４は、第１の実施の形態による半導体装置の一例を模式的に示す断面図であり、図２のＢ−Ｂ断面上の一部を示している。半導体基板１１の周辺回路１２の形成領域Ｒ１の素子分離絶縁膜１７で区画される所定の導電型のウェル領域１１Ｗ上には、図１（ｂ）で説明したように、電界効果型トランジスタ２０が形成されている。また、この電界効果型トランジスタ２０が形成された半導体基板１１上には、層間絶縁膜３０が形成され、層間絶縁膜３０上には、最下層の配線３５が形成されている。配線３５と電界効果型トランジスタ２０とは、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれたコンタクト３１によって接続されている。この例では、電界効果型トランジスタ２０Ａのソース／ドレイン領域２４Ａに接続される配線３５は、電極加工部１５まで延在して形成されている。なお、図示しないが、最下層の配線３５が形成された層間絶縁膜３０上には、さらに配線層が形成され、さらにその上層には複数のメモリセルアレイ層が積層された不揮発性メモリ層が形成されている。
【００２３】
また、半導体基板１１の電極加工部１５の形成領域Ｒ２には、所定の深さの素子分離絶縁膜１７が形成されており、この素子分離絶縁膜１７で区画された領域内には、所定の導電型の不純物が所定の深さまで拡散されたウェル領域１１Ｗが形成され、このウェル領域１１Ｗ内に検査用電極形成部としての拡散層２７が島状に形成される。また、半導体基板１１上には、層間絶縁膜３０が形成され、層間絶縁膜３０上には周辺回路１２から延びる配線３５が形成される。配線３５は、たとえば電極加工部１５の周辺回路１２とは反対側の端部付近まで延長されている。図４では、配線３５は、たとえば周辺回路１２の電界効果型トランジスタ２０Ａのソース／ドレイン領域２４Ａに接続されている。また、配線３５は、層間絶縁膜３０に形成されたコンタクトホール３１ａに埋め込まれたコンタクト３１によって、半導体基板１１上の拡散層２７と接続されている。つまり、配線３５は、拡散層２７上に位置するように形成されている。
【００２４】
このような構造の半導体装置で、周辺回路１２を構成する素子の不良解析を行う場合には、半導体基板１１の電極加工部１５の形成領域Ｒ２の裏面を研削し、検査したい素子から延びる配線３５と接続される拡散層２７に検査用電極を形成すればよい。
【００２５】
つぎに、このような構造の半導体装置の検査方法について説明する。図５−１〜図６−２は、第１の実施の形態による半導体装置の検査方法の一例を模式的に示す断面図である。なお、これらの図では、図２のＡ−Ａ線上の電極加工部１５のみを示している。また、これらの図では、図４とは上下を逆にして描いている。
【００２６】
図５−１（ａ）に示されるように、検査対象となる半導体装置を用意し、図５−１（ｂ）に示されるように、この半導体装置の裏面、すなわち半導体基板１１の裏面上に図示しないレジストを塗布し、リソグラフィ技術と、ウエットエッチングなどのエッチング技術や機械研磨などを用いて、電極加工部１５の形成領域Ｒ２を所定の深さとなるまでエッチングする。たとえば、半導体基板１１の厚さが７００μｍ程度の場合には、厚さが１００〜１５０μｍ程度となるまでエッチングを行って、半導体基板１１の裏面に開口５０を形成する。
【００２７】
ついで、図５−１（ｃ）に示されるように、ＦＩＢによって、さらに電極加工部１５の半導体基板１１の厚さが所定の厚さとなるまでエッチングする。たとえば、電極加工部１５の半導体基板１１の厚さが５０〜１００μｍ程度となるまでエッチングを行う。このときの半導体基板１１の厚さは、たとえば素子分離絶縁膜１７の深さ（厚さ）とほぼ等しい。なお、このときのエッチングでは、拡散層２７の位置がわかるまでエッチングすることが望ましい。
【００２８】
その後、図５−２（ａ）に示されるように、拡散層２７の形成位置に、ＦＩＢによってコンタクトホール５１を形成する。この例では、図中の一番右側の拡散層２７に到達するコンタクトホール５１を形成する。なお、図示していないが、このコンタクトホール５１を形成する処理は、紙面に垂直な方向の各拡散層２７の形成位置においても行われる。
【００２９】
ついで、図５−２（ｂ）に示されるように、ＰｔやＭｏなどの導電性材料を形成したコンタクトホール５１の内部を埋めるように形成し、検査用電極５２を形成する。このとき、図示しない紙面に垂直な方向に隣接するコンタクトホール５１に形成された検査用電極５２と電気的に分離するために、開口５０の底面に形成された導電性材料膜をコンタクトホール５１の周囲で切断する処理を行う。そして、形成した検査用電極５２に、不良解析装置のプローブを接触させることによって、不良解析が行われる。
【００３０】
なお、図５−１（ｂ）の状態からＦＩＢによってさらに加工を進める途中で、図６−１（ａ）に示されるように、図中の右側の拡散層２７の上部付近に隙間などの欠陥５５が生じてしまった場合に、この欠陥５５を有したまま加工処理を進めると、半導体基板１１が割れてしまう虞がある。そのため、このような場合には、図６−１（ｂ）に示されるように、欠陥５５の形成位置を除外するように、加工領域の半導体基板の厚さがたとえば５０〜１００μｍ程度となるまでエッチングを行い、図６−１（ｃ）に示されるように、拡散層２７の形成位置に、ＦＩＢによってコンタクトホール５１を形成する。この例では、図中の右から２番目の拡散層２７に到達するコンタクトホール５１を形成する。そして、図６−２に示されるように、コンタクトホール５１にＰｔやＭｏなどの導電性材料を埋め込むように形成し、周囲のコンタクト領域と絶縁して検査用電極５２を形成する。
【００３１】
第１の実施の形態では、周辺回路１２が形成された半導体基板１１上に多層配線構造を有する半導体装置１０において、半導体基板１１の周辺回路１２に隣接して電極加工部１５を設け、電極加工部１５の拡散層２７と、周辺回路１２の素子との間を配線３５で接続した。そして、不良解析を行う場合には、半導体基板１１の電極加工部１５の裏面を削って、検査用電極５２を拡散層２７に接続するようにした。これによって、半導体基板１１の研削が、周辺回路１２に形成される素子の特性に影響を及ぼすことを防ぎ、効率的に不良解析を行うことができるという効果を有する。
【００３２】
また、一つの素子に接続される配線３５に複数の拡散層２７を設けることで、研削中に欠陥５５が生じた場合に、その欠陥５５を避けた開口５０を形成し、その開口５０内に存在する任意の拡散層２７に検査用電極５２を形成することができる。つまり、１つの素子に接続される配線３５に対して、１つの拡散層２７しか設けていない場合に、その拡散層２７の形成位置に欠陥が生じると、不良解析を行うことができなくなるが、拡散層２７を複数設けることで、そのような事態を回避することができるという効果を有する。
【００３３】
（第２の実施の形態）
図７は、第２の実施の形態による半導体装置の一例を模式的に示す断面図であり、図２のＢ−Ｂ断面上の電極加工部付近を示している。第２の実施の形態では、電極加工部１５に形成される検査用電極形成部としての拡散層２７は、その上部に形成される配線３５の形成位置に対応して、延在して設けられている。つまり、拡散層２７は第１の実施の形態のように島状ではなく、線状または平面状に形成される。なお、拡散層２７を平面状に形成する場合は、ＦＩＢによるコンタクトホール形成時に、コンタクトホールの内面に沿って絶縁物（絶縁膜）が形成される場合である。また、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略する。
【００３４】
第２の実施の形態では、拡散層２７を配線３５の形成位置に対応して、線状にまたは平面状に設けるようにしたので、第１の実施の形態の場合に比して、配線３５の形成位置内であれば、任意の位置に検査用電極５２を形成することができるという効果を有する。
【００３５】
（第３の実施の形態）
図８は、第３の実施の形態による半導体装置の一例を模式的に示す断面図であり、図２のＣ−Ｃ断面上の一部を示している。第３の実施の形態では、並行して設けられる配線３５の半導体基板１１の形成位置間に素子分離絶縁膜１７をさらに設けている。そして、この素子分離絶縁膜１７内に、第１または第２の実施の形態で説明した検査用電極形成部としての拡散層２７が形成される。つまり、１つの配線３５に対して設けられる拡散層２７は、隣接する他の配線３５に対して設けられる拡散層２７と素子分離絶縁膜１７によって電気的に分離された構造となっている。なお、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略する。
【００３６】
第３の実施の形態では、配線３５に対応して設けられる隣接する拡散層２７間に素子分離絶縁膜１７を設けたので、不良解析時における隣接する配線３５間の絶縁性を、第１と第２の実施の形態に比して高めることができるという効果を有する。
【００３７】
（第４の実施の形態）
図９は、第４の実施の形態による半導体装置の一例を模式的に示す断面図であり、図２のＢ−Ｂ断面上の一部を示している。第４の実施の形態では、半導体基板１１の電極加工部１５の形成領域Ｒ２には、検査用電極形成部として、所定の深さを有するとともに所定の大きさの埋込絶縁膜５８が島状に形成されている。ただし、第１の実施の形態のように、半導体基板１１の電極加工部１５内には拡散層２７は形成されない。また、この埋込絶縁膜５８は、周辺回路１２の素子分離絶縁膜１７と同一工程で形成することができる。さらに、埋込絶縁膜５８で区画される領域は、所定の導電型の不純物が所定の深さまで拡散されたウェル領域１１Ｗ（Ｐ型またはＮ型のウェル領域）が形成されている。
【００３８】
半導体基板１１上には、層間絶縁膜３０が形成され、層間絶縁膜３０上には配線３５が形成される。配線３５は、たとえば電極加工部１５の周辺回路１２とは反対側の端部付近まで延長されている。また、配線３５は、層間絶縁膜３０に形成されたコンタクトホールに埋め込まれたコンタクト３１によって、半導体基板１１上の各埋込絶縁膜５８と接続されている。つまり、配線３５は、埋込絶縁膜５８上に位置するように形成されている。なお、図示しないが、周辺回路１２と電極加工部１５の配線３５が形成された層間絶縁膜３０上には、配線層が形成され、さらにその上層には複数のメモリセルアレイ層が積層された不揮発性メモリ層が形成されている。また、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略する。さらに、このような構造の半導体装置の不良解析では、半導体基板１１の電極加工部１５の裏面側を埋込絶縁膜５８が露出するまでエッチングし、埋込絶縁膜５８を貫通するコンタクトを埋込絶縁膜５８に形成し、半導体基板１１の表面側の配線３５につながるコンタクト３１と接続するように形成した検査用電極に、プローブを接触させて行う。
【００３９】
図１０は、配線とコンタクトとの大きさの関係を模式的に示す平面図である。周辺回路１２では、コンタクト３１はたとえば電界効果型トランジスタのソース／ドレイン領域２４に形成されるため、ソース／ドレイン領域２４の大きさよりも小さくなるように形成される。そのため、コンタクト３１に接続される配線３５は、コンタクト３１と同等の幅を有する。これに対して、電極加工部１５では、コンタクト３１は埋込絶縁膜５８のサイズとほぼ同等のサイズで形成され、配線３５もコンタクト３１と同等の幅を有する。すなわち、電極加工部１５のコンタクト３１のサイズは、周辺回路１２のコンタクト３１のサイズよりも大きく形成される。
【００４０】
図１１は、電極加工部におけるコンタクトと埋込絶縁膜の大きさとの関係を示す図である。図１１（ａ）に示されるように、たとえば電極加工部１５のコンタクト３１を、周辺回路１２に形成されるコンタクト３１と同じサイズで形成したものとする。また、コンタクト３１のサイズに比して、埋込絶縁膜５８のサイズは非常に大きいものとする。
【００４１】
この状態で、半導体基板１１の裏面を研削し、埋込絶縁膜５８に形成したコンタクトホール５１を埋め込むように検査用電極５２を形成した場合に、図１１（ａ）に示されるように、配線３５に接続されるコンタクト３１の形成位置と、埋込絶縁膜５８に形成した検査用電極５２の位置とが重ならず、不良解析を行うことができなくなる虞がある。このような事態を回避するためには、図１１（ｂ）に示されるように、配線３５に接続されるコンタクト３１の幅を、埋込絶縁膜５８の幅と同じかわずかに小さくすることが望ましい。具体的には、ある位置での埋込絶縁膜５８の外周部とコンタクト３１の外周部との間の距離Ｄは、埋込絶縁膜５８に裏側から形成する検査用電極５２のコンタクトの径ｒよりも小さくすることが望ましい。このようにすることで、埋込絶縁膜５８の裏面側から形成した検査用電極５２と配線３５に接続されるコンタクト３１との間が接続されない事態を防ぐことができる。
【００４２】
図１２は、第４の実施の形態による半導体装置の他の例を模式的に示す断面図であり、図２のＢ−Ｂ断面上の一部を示している。この図１２は、図９で半導体基板１１の素子形成面全体にＰ型ウェルまたはＮ型ウェルを形成しなければならない場合である。この場合には、半導体基板１１の素子形成面にはＰ型ウェルまたはＮ型ウェルからなるウェル領域１１Ｗが形成される。なお、他の構成は図９と同一であるので、その説明を省略する。
【００４３】
第４の実施の形態によれば、検査用電極５２を埋込絶縁膜５８に形成するようにしたので、半導体基板１１を裏面側からＦＩＢ加工で検査用電極５２用のコンタクトホール５１を加工する際に、半導体基板１１と埋込絶縁膜５８との間の区別をつけやすくすることができるという効果を有する。
【００４４】
また、配線３５に接続されるコンタクト３１のサイズを、コンタクト３１と接続される埋込絶縁膜５８のサイズと同じか、それよりもわずかに小さくしたので、埋込絶縁膜５８の裏側から形成される検査用電極５２とコンタクト３１との接続性を確実に確保することができるという効果も有する。
【００４５】
（第５の実施の形態）
図１３は、検査用電極形成用の埋込絶縁膜の配置方法の一例を示す図である。この図は、半導体基板の電極加工部の形成領域を裏側から研削し、埋込絶縁膜５８が露出した状態を示している。また、この図で、紙面の左右方向が配線の延在方向である。
【００４６】
ここで、ＦＩＢによる加工について説明する。まず、ＦＩＢによる加工では、半導体基板の電極加工部１５の形成領域Ｒ２を裏面から研削し、埋込絶縁膜５８が露出した状態で、電極加工部全体の電子顕微鏡画像を、半導体装置の製造で使用したＣＡＤ（Computer-Aided  Design）データと重ね合わせて位置合わせをした後、検査用電極を形成する領域を拡大した電子顕微鏡画像とＣＡＤデータとを比較しながら加工を行う。
【００４７】
図１３（ａ）は、同じ大きさの埋込絶縁膜５８を、配線の形成位置に所定の間隔で配置した場合であり、この中の表示領域を電子顕微鏡画像で表示しながら、検査用電極の加工処理を行うものとする。最初に行われる電極加工部全体の電子顕微鏡画像とＣＡＤデータとの間の位置合わせ時にずれが生じていると、表示領域７１を電子顕微鏡画像で拡大表示した場合に、対応するＣＡＤデータとの間で位置ずれが生じる場合がある。
【００４８】
図１３（ｂ）は、図１３（ａ）の電子顕微鏡画像の表示領域７１に対応するＣＡＤデータ７５である。たとえば、ＣＡＤデータ７５上では、配線Ｂに接続される埋込絶縁膜５８−１に検査用電極を形成し、検査を行うつもりが、電子顕微鏡画像とＣＡＤデータとの間にずれが生じ、実際に検査用電極を形成したのは配線Ａに接続される埋込絶縁膜５８−２になってしまう場合もある。この場合、不良解析の結果は、実際には配線Ａに接続される素子について測定したものであるが、記録上は配線Ｂに接続される素子について測定したものとなってしまう。このように、図１３（ａ）のように、同じ大きさの埋込絶縁膜５８を、配線の形成位置に所定の間隔で配置した場合には、電子顕微鏡画像とそれに重ねあわせるＣＡＤデータとの間の位置ずれを検出することが難しい。
【００４９】
図１３（ｃ）は、第５の実施の形態による電極加工部での埋込絶縁膜５８の配置方法の一例を模式的に示す図である。第５の実施の形態では、２種類のサイズの埋込絶縁膜５８Ａ，５８Ｂを形成するようにしている。具体的には、第１の埋込絶縁膜５８Ａ中の一部を、第１の埋込絶縁膜５８Ａのサイズよりも大きな第２の埋込絶縁膜５８Ｂで置き換えるようにしている。この置き換え位置は、配線の種類によって異なる位置に配置している。たとえば、配線Ａにおける第２の埋込絶縁膜５８Ｂの形成位置は、配線Ｂ，Ｃにおける第２の埋込絶縁膜５８Ｂの形成位置とは異なっている。大きさの異なる埋込絶縁膜５８の配置間隔としては、たとえばＦＩＢ加工時に使用される最大倍率の電子顕微鏡画像の表示領域７１中に大きさの異なる埋込絶縁膜５８が少なくとも１つ含まれることが望ましい。これによって、電子顕微鏡画像とＣＡＤデータとの間の対応付けが可能になる。
【００５０】
図１３（ｄ）は、図１３（ｃ）の電子顕微鏡画像の表示領域７１に対応するＣＡＤデータ７５である。このように、表示領域７１内には、異なる大きさの埋込絶縁膜５８Ａ，５８Ｂが配置されているので、これらの埋込絶縁膜５８Ａ，５８Ｂの配置パターンに対応するＣＡＤデータ７５を探すことによって、両者を精度良く重ね合わせることができる。たとえば、ＣＡＤデータ７５上で、配線Ｂに接続される埋込絶縁膜５８−１に検査用電極を形成し、検査を行う場合には、電子顕微鏡画像で拡大した表示領域７１で、ＣＡＤデータ７５の埋込絶縁膜５８Ａ，５８Ｂの配置形態と同じ領域を抽出することで、表示領域７１とＣＡＤデータ７５とを一致させることができる。その結果、所望の配線Ｂに接続される埋込絶縁膜５８−１に検査用電極を形成して検査を行うことが可能となる。
【００５１】
また、これに加えて、配線の延在方向に垂直な方向の埋込絶縁膜５８Ａ，５８Ｂの配置位置も異ならせるようにしている。たとえば、配線Ｂと配線Ｃとでは、配線の延在方向における埋込絶縁膜５８Ａ，５８Ｂの配置位置は同じであるが、配線の延在方向に垂直な方向では、配線Ｂと配線Ｃの境界に対して鏡面対称に配置されている。このような配置としても、電子顕微鏡画像の表示領域７１とＣＡＤデータ７５とを精度良く重ね合わせることが可能となる。
【００５２】
なお、ここでは、２種類のサイズの埋込絶縁膜５８Ａ，５８Ｂを用いたが、３種類以上のサイズの埋込絶縁膜５８を用いてもよい。また、ここでは、検査用電極形成部として埋込絶縁膜５８を用いた場合を示したが、埋込絶縁膜５８の代わりに、第１〜第３の実施の形態で示した拡散層２７を用いる場合にも第５の実施の形態を適用することができる。
【００５３】
第５の実施の形態では、異なる大きさの埋込絶縁膜５８Ａ，５８Ｂを、配線ごとに異なる位置に挿入したり、配線の方向に垂直な方向の埋込絶縁膜５８Ａ，５８Ｂの形成位置を、隣接する配線との境界に対して鏡面対称に配置したりした。これによって、ＦＩＢ加工時に、電子顕微鏡の倍率を上げた場合でも、電子顕微鏡画像の表示領域７１とＣＡＤデータ７５との対応付けを行うことが可能となり、目的とする配線に接続される埋込絶縁膜５８Ａ，５８Ｂに検査用電極を形成することができるという効果を有する。
【符号の説明】
【００５４】
１０…半導体装置、１１…半導体基板、１２…周辺回路、１３…メモリセルアレイ層、１４…不揮発性メモリ層、１５…電極加工部、１７…素子分離絶縁膜、２０，２０Ａ…電界効果型トランジスタ、２４，２４Ａ…ソース／ドレイン領域、２７…拡散層、３０…層間絶縁膜、３１…コンタクト、３１ａ…コンタクトホール、３５…配線、５０…開口、５１…コンタクトホール、５２…検査用電極、５５…欠陥、５８，５８Ａ，５８Ｂ…埋込絶縁膜、７１…表示領域、７５…ＣＡＤデータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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