(57)【要約】【課題】簡単な構成でスイッチング周波数の変動を抑制でき、容易に高調波除去処理が行えるスイッチング電源を提供すること。【解決手段】ゲート制御回路８は、ＰＭＯＳトランジスタ１に与えるゲート制御信号Ｖｇａｔｅ１を、クロック発生回路９からのクロック信号ＣＫ０と、出力電圧Ｖｏの分圧電圧Ｖｏｂと基準電圧Ｖｒｅｆとを比較するコンパレータ７の出力Ｖｃｏｍｐとに基づき、ＰＭＯＳトランジスタ１がクロック信号ＣＫ０の各周期内において１回オン・オフ動作を行うように生成する。ＰＭＯＳトランジスタ１は、コンパレータ７が出力を高レベル、低レベルに維持している期間においてもオン・オフ動作を行うので、オン動作状態やオフ動作状態を長時間継続することがない。【選択図】        図１
2011139597.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に一端が接続される第１のスイッチング素子と、
前記第１のスイッチング素子の他端にカソード端子が接続され、アノード端子がグランドに接続されるダイオードと、
前記第１のスイッチング素子と前記ダイオードとの接続端に一端が接続されるチョークコイルと、
前記チョークコイルの他端と出力端子との接続ラインとグランドとの間に配置され、充電電圧が前記出力端子に現れる出力電圧となるコンデンサと、
前記出力電圧と基準電圧との比較を行うコンパレータと、
クロック信号を発生するクロック発生回路と、
前記コンパレータの比較結果と前記クロック信号とに基づき、前記第１のスイッチング素子に、前記クロック信号の各周期内において１回オン・オフ動作を行わせる制御信号を生成する制御回路と
を備えることを特徴とするスイッチング電源。
【請求項２】
直流電源に一端が接続されるチョークコイルと、
前記チョークコイルの他端とグランドとの間に配置される第１のスイッチング素子と、
前記チョークコイルと前記第１のスイッチング素子との接続端にアノード端子が接続されるダイオードと、
前記ダイオードのカソード端子と出力端子との接続ラインとグランドとの間に配置され、充電電圧が前記出力端子に現れる出力電圧となるコンデンサと、
前記出力端子に現れる出力電圧と基準電圧との比較を行うコンパレータと、
クロック信号を発生するクロック発生回路と、
前記コンパレータの比較結果と前記クロック信号とに基づき、前記第１のスイッチング素子に、前記クロック信号の各周期内において１回オン・オフ動作を行わせる制御信号を生成する制御回路と
を備えることを特徴とするスイッチング電源。
【請求項３】
前記ダイオードに代えて、第２のスイッチング素子が設けられ、前記制御回路は、前記第１のスイッチング素子と前記第２のスイッチング素子とが、相補的にオン・オフ動作を行うように前記制御信号を生成することを特徴とする請求項１または２に記載のスイッチング電源。
【請求項４】
直流電源に一端が接続される第１のスイッチング素子と、
前記第１のスイッチング素子の他端にカソード端子が接続され、アノード端子がグランドに接続される第１のダイオードと、
前記第１のスイッチング素子と前記第１のダイオードとの接続端に一端が接続されるチョークコイルと、
前記チョークコイルの他端とグランドとの間に配置される第２のスイッチング素子と、
前記チョークコイルの他端にアノード端子が接続される第２のダイオードと、
前記第２のダイオードのカソード端子と出力端子との接続ラインとグランドとの間に配置され、充電電圧が前記出力端子に現れる出力電圧となるコンデンサと、
前記出力電圧と基準電圧との比較を行うコンパレータと、
クロック信号を発生するクロック発生回路と、
前記コンパレータの比較結果と前記クロック信号とに基づき、前記第１のスイッチング素子および前記第２のスイッチング素子に、前記クロック信号の各周期内において１回同時にオン・オフ動作を行わせる制御信号を生成する制御回路と
を備えることを特徴とするスイッチング電源。
【請求項５】
直流電源に一端が接続される第１のスイッチング素子と、
前記第１のスイッチング素子の他端にカソード端子が接続され、アノード端子がグランドに接続される第１のダイオードと、
前記第１のスイッチング素子と前記第１のダイオードとの接続端に一端が接続されるチョークコイルと、
前記チョークコイルの他端とグランドとの間に配置される第２のスイッチング素子と、
前記チョークコイルの他端にアノード端子が接続される第２のダイオードと、
前記第２のダイオードのカソード端子と出力端子との接続ラインとグランドとの間に配置され、充電電圧が前記出力端子に現れる出力電圧となるコンデンサと、
前記直流電源の電圧と前記出力電圧との比較を行う第１のコンパレータと、
前記出力電圧と基準電圧との比較を行う第２のコンパレータと、
クロック信号を発生するクロック発生回路と、
前記第１のコンパレータの比較結果が、前記直流電源の電圧＞前記出力電圧を示すときは、前記第１のスイッチング素子をオン動作状態に設定し、前記第２のコンパレータの比較結果と前記クロック信号とに基づき、前記第２のスイッチング素子に、前記クロック信号の各周期内において１回オン・オフ動作を行わせる制御信号を生成し、前記第１のコンパレータの比較結果が、前記直流電源の電圧＜前記出力電圧を示すときは、前記第２のコンパレータの比較結果と前記クロック信号とに基づき、前記第１のスイッチング素子と前記第２のスイッチング素子とに、前記クロック信号の各周期内において１回相補的にオン・オフ動作を行わせる制御信号を生成する制御回路と
を備えることを特徴とするスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関するものである。
【背景技術】
【０００２】
スイッチング電源としては、ＰＷＭ（Pulse Width Modulation）方式の他に、ＰＦＭ（Pulse Frequency Modulation）方式のものが知られている。ＰＷＭ方式のスイッチング電源は、クロックに同期した三角波信号を使ってコンパレータのスレッショルドレベルを出力電圧に応じて変化させることでコンパレータ出力を得て、スイッチング素子のオン・オフ時間の比（デューティー）を制御し、出力電圧の調整を行う。このＰＷＭ方式のスイッチング電源は、従来、広く使用されているが、基本的にフィードバック制御であり、常に安定性（発振）の問題がつきまとう。
【０００３】
これに対し、ＰＦＭ方式のスイッチング電源は、スイッチング素子のオン・オフ動作に連動して電流エネルギーの蓄積・放出を行うチョークコイル、および充電により出力電圧を形成するコンデンサを備え、出力電圧を所定電圧と比較したコンパレータ出力により直接スイッチング素子をオン・オフ制御し、出力電圧の調整を行うので、ＰＷＭ方式で問題となる上記した安定性の問題は生じないという利点がある。
【０００４】
しかし、ＰＦＭ方式のスイッチング電源では、原理上、出力電圧が所定電圧を下回っている期間ではスイッチング素子はオン動作を継続する１００％デューティーであり、逆に出力電圧が所定電圧を上回っている期間ではスイッチング素子はオフ動作を継続する０％デューティーである。前者のケースは、電源立ち上がり時や、軽負荷や無負荷から重負荷に切り替わったときなどで起こる。後者のケースは、重負荷から軽負荷や無負荷に切り替わったときなどで起こる。つまり、ＰＦＭ方式のスイッチング電源は、負荷が急変するなど動作条件が変わると、スイッチング周波数が大きく変化してしまうという欠点を有している。
【０００５】
そのため、従来では、スイッチング素子のオン・オフ動作により発生する高調波による妨害を防ぐため、スイッチング周波数をその発生する高調波の周波数が妨害波として働かない所定周波数範囲内に収めるようにデューティー制御を行う、或いは、高調波除去フィルタを設けるなどの措置を講じても、上記のように、動作条件によってスイッチング周波数の基本周波数が大きく変化するので、有効な高調波除去ができなくなる場合が起こるという問題があった。
【０００６】
なお、スイッチング周波数が大きく変化する問題に関し、例えば特許文献１では、昇圧型のスイッチング電源において、スイッチング素子に流れる電流がカレントリミット値に達するとスイッチング素子をオフ動作させるようにし、スイッチング周期監視回路で監視されたスイッチング周期が長くなったとき前記カレントリミット値を低くさせ、短くなったとき前記カレントリミット値を高くさせることで、スイッチング周期を一定にする制御回路が提案されている。しかし、この提案回路では、スイッチング素子に流れる電流に対するリミット値の設定やスイッチング周期監視回路などの構成方法などが面倒である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２１８１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであり、簡単な構成でスイッチング周波数の変動を抑制でき、容易に高調波除去処理が行えるスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、直流電源に一端が接続される第１のスイッチング素子と、前記第１のスイッチング素子の他端にカソード端子が接続され、アノード端子がグランドに接続されるダイオードと、前記第１のスイッチング素子と前記ダイオードとの接続端に一端が接続されるチョークコイルと、前記チョークコイルの他端と出力端子との接続ラインとグランドとの間に配置され、充電電圧が前記出力端子に現れる出力電圧となるコンデンサと、前記出力電圧と基準電圧との比較を行うコンパレータと、クロック信号を発生するクロック発生回路と、前記コンパレータの比較結果と前記クロック信号とに基づき、前記第１のスイッチング素子に、前記クロック信号の周期内において１回オン・オフ動作を行わせる制御信号を生成する制御回路とを備えるスイッチング電源が提供される。
【発明の効果】
【００１０】
本発明によれば、簡単な構成でスイッチング周波数の変動を抑制できるので、容易に高調波除去が行えるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。
【図２】図２は、図１に示すゲート制御回路の構成例を示す回路図である。
【図３】図３は、図２に示す構成を有する図１に示すゲート制御回路の動作を説明するタイミングチャートである。
【図４】図４は、本発明の第２の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。
【図５】図５は、図４に示すゲート制御回路の構成例を示す回路図である。
【図６】図６は、図５に示す構成を有する図４に示すゲート制御回路の動作を説明するタイミングチャートである。
【図７】図７は、本発明の第３の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。
【図８】図８は、図７に示すゲート制御回路の構成例を示す回路図である。
【図９】図９は、本発明の第４の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。
【図１０】図１０は、図９に示すゲート制御回路の構成例を示す回路図である。
【図１１】図１１は、本発明の第５の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。
【図１２】図１２は、図１１に示すゲート制御回路の構成例を示す回路図である。
【図１３】図１３は、図１２に示す構成を有する図１１に示すゲート制御回路の動作を説明するタイミングチャートである。
【図１４】図１４は、本発明の第６の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。
【図１５】図１５は、図１４に示すゲート制御回路の構成例を示す回路図である。
【図１６】図１６は、図１５に示す構成を有する図１４に示すゲート制御回路の動作を説明するタイミングチャートである。
【図１７】図１７は、本発明の第７の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。
【図１８】図１８は、本発明の第８の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。
【図１９】図１９は、本発明の第９の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。
【図２０】図２０は、本発明の第１０の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態に係るスイッチング電源を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。図１において、本第１の実施の形態に係る降圧型のスイッチング電源は、スイッチング素子であるＰＭＯＳトランジスタ１と、ダイオード２と、チョークコイル３と、平滑用のコンデンサ４と、分圧回路を構成する抵抗器５，６の直列回路と、コンパレータ７と、ゲート制御回路８と、クロック発生回路９とを備えている。
【００１４】
これらの接続関係を示す。図１において、ＰＭＯＳトランジスタ１は、ソース端子に直流電源（例えば二次電池）ＶＢが接続され、ドレイン端子にダイオード２のカソード端子とチョークコイル３の一端とが接続されている。ダイオード２のアノード端子はグランドに接続され、チョークコイル３の他端は出力端子１０に接続されている。なお、このグランドとは、電圧の基準となる０Ｖを規定する電源である。本実施の形態では、いわゆる接地されているが、０Ｖを規定するのであれば、接地以外の方法もとることは可能である。
【００１５】
コンデンサ４および抵抗器５，６の直列回路は、それぞれ、チョークコイル３の他端と出力端子１０との接続ラインとグランドとの間に並列に設けられている。抵抗器５，６の直列回路は、その直列接続端から、コンデンサ４の両端電圧、つまり出力端子１０に現れる出力電圧Ｖｏの分圧電圧Ｖｏｂを出力する。
【００１６】
コンパレータ７は、一方の入力端子に分圧電圧Ｖ０ｂが入力され、他方の入力端子に電圧源１１から基準電圧Ｖｒｅｆが入力される。コンパレータ７の出力（比較結果）Ｖｃｏｍｐは、ゲート制御回路８の一方の入力端子に入力される。ゲート制御回路８の他方の入力端子には、クロック発生回路９からクロック信号ＣＫ０が入力される。ゲート制御回路８の出力（ゲート制御信号）Ｖｇａｔｅ１は、ＰＭＯＳトランジスタ１のゲート端子に入力される。
【００１７】
ここで、理解を容易にするため、本第１の実施の形態に係るゲート制御回路８を無視して、図１に示す降圧形のスイッチング電源の基本動作について簡単に説明する。この基本動作は、ＰＭＯＳトランジスタ１が所定時間のオン動作とオフ動作とを繰り返すと、出力端子１０に、直流電源ＶＢの電圧を降圧した所定値の出力電圧Ｖｏが得られるという動作である。
【００１８】
これを実現するには、ＰＭＯＳトランジスタ１が、コンパレータ７の比較結果Ｖｃｏｍｐが、分圧電圧Ｖｏｂ＜基準電圧Ｖｒｅｆを示している時間内、オン動作を行い、分圧電圧Ｖｏｂ＞基準電圧Ｖｒｅｆを示している時間内、オフ動作を行うようにすればよい。そうすると、ＰＭＯＳトランジスタ１のオン動作時間内とオフ動作時間内とでは、次のような動作が行われる。
【００１９】
ＰＭＯＳトランジスタ１のオン動作時間内では、電流が直流電源ＶＢ→ＰＭＯＳトランジスタ１→チョークコイル３→出力端子１０の向きに流れる。チョークコイル３に電流エネルギーが蓄積されるとともに、出力端子１０から電力が供給される。その過程で、コンデンサ４に充電が行われ、コンデンサ４の両端電圧、つまり出力端子１０に現れる出力電圧Ｖｏが直流電源ＶＢの電圧値に向かって上昇する。
【００２０】
ＰＭＯＳトランジスタ１がオフ動作すると、チョークコイル３では、直前の電流値を維持するためにその電流入力端の電位がグランド電位以下に立ち下がる。これによって、ダイオード２がオン動作し、ＰＭＯＳトランジスタ１のオフ動作時間内では、電流がグランド→ダイオード２→チョークコイル３→出力端子１０の向きに流れる。チョークコイル３の電流入力端の電位はグランド電位以下に引き下げられているので、コンデンサ４の両端電圧、つまり出力端子１０に現れる出力電圧Ｖｏは、降下する。ダイオード２は、このような働きをすることからフライホイールダイオードと呼ばれている。
【００２１】
ところが、ＰＭＯＳトランジスタ１に、コンパレータ７の比較結果Ｖｃｏｍｐが、分圧電圧Ｖｏｂ＜基準電圧Ｖｒｅｆを示している時間内、オン動作を行わせ、分圧電圧Ｖｏｂ＞基準電圧Ｖｒｅｆを示している時間内、オフ動作を行わせる制御方法では、次のような問題が起こる。
【００２２】
すなわち、例えば、直流電源ＶＢをオンして変換動作を開始する際に、直流電源ＶＢの立ち上がり特性が緩やかであると、分圧電圧Ｖｏｂが基準電圧Ｖｒｅｆを下回っている時間が長くなりＰＭＯＳトランジスタ１がオン動作を長時間継続することが起こる。また、変換動作を終了して直流電源ＶＢをオフにする際に、直流電源ＶＢの立ち下がり特性が緩やかであると、分圧電圧Ｖｏｂが基準電圧Ｖｒｅｆを上回っている時間が長くなり、ＰＭＯＳトランジスタ１がオフ動作を長時間継続することが起こる。さらに、軽負荷時や無負荷時においても、分圧電圧Ｖｏｂが基準電圧Ｖｒｅｆを超える時間が長い場合には、ＰＭＯＳトランジスタ１がオフ動作を長時間継続することが起こる。これらは、負荷が急変するなど動作条件が変わる際に、スイッチング周波数が大きく変化してしまうことを意味している。
【００２３】
そこで、本第１の実施の形態では、ゲート制御回路８を、例えば図２に示すように構成し、図３に示すように、負荷が急変するなど動作条件が変わっても、スイッチング周波数は極力変化しないように、コンパレータ７の比較結果Ｖｃｏｍｐが、ＰＭＯＳトランジスタ１をオン動作させる信号レベル、およびオフ動作させる信号レベルの期間内に、ＰＭＯＳトランジスタ１をオン・オフ制御できるようにした。なお、図２は、図１に示すゲート制御回路の構成例を示す回路図である。図３は、図２に示す構成を有する図１に示すゲート制御回路の動作を説明するタイミングチャートである。
【００２４】
図２において、本第１の実施の形態に係るゲート制御回路８は、例えば、直列２段の遅延回路１５，１６と、排他的論理和回路１７，１８と、論理積回路１９，論理和回路２０と、否定論理積回路２１と、論理積回路２２と、論理反転回路２３と、フリップフロップ回路２４とで構成されている。
【００２５】
遅延回路１５，１６は、それぞれ偶数個（同数）の論理反転回路を直列に接続した構成である。したがって、遅延回路１５，１６での遅延量はそれぞれ同じである。なお、遅延回路１５，１６での遅延量は、ＰＭＯＳトランジスタ１のオン動作時の立ち上がり時間、オフ動作時の立ち下がり時間との関係で定められる。
【００２６】
次に、図２に示すゲート制御回路８を備える本第１の実施の形態に係る降圧型スイッチング電源の動作について説明する。なお、図３も適宜に参照する。
【００２７】
前段の遅延回路１５は、クロック発生回路９からのクロック信号ＣＫ０（図３（１））を所定位相遅延したクロック信号ＣＫ１（図３（２））を出力する。後段の遅延回路１６は、遅延回路１５からのクロック信号ＣＫ１（図３（２））を所定位相遅延したクロック信号ＣＫ２（図３（３））を出力する。
【００２８】
排他的論理和回路１７は、クロック信号ＣＫ０（図３（１））とクロック信号ＣＫ１（図３（２））との排他的論理和を取り、両クロック信号の前縁（図示例では立ち上がり部）と後縁（図示例では立ち下がり部）とにおいて両者の位相差の時間だけ高レベルとなるパルス信号ＣＫ３（図３（４））を出力する。排他的論理和回路１８は、クロック信号ＣＫ１（図３（２））とクロック信号ＣＫ２（図３（３））との排他的論理和を取り、両クロック信号の前縁と後縁とにおいて両者の位相差の時間だけ高レベルとなるパルス信号ＣＫ４（図３（５））を出力する。
【００２９】
否定論理積回路２１は、クロック信号ＣＫ０（図３（１））とパルス信号ＣＫ３（図３（４））との論理積を取り、それを論理反転しパルス信号ＯＦＦとして出力する。パルス信号ＯＦＦは、図３（６））に示すように、クロック信号ＣＫ０の各周期において開始位置（前縁）から前記位相差の時間だけ低レベルとなり、以降終端位置（次のクロック信号ＣＫ０の前縁）まで高レベルを維持するパルス信号である。
【００３０】
論理積回路１９は、クロック信号ＣＫ１（図３（２））とパルス信号ＣＫ４（図３（５））との論理積を取り、それをパルス信号ＯＮとして出力する。パルス信号ＯＮは、図３（７））に示すように、クロック信号ＣＫ１の各周期において開始位置（前縁）から前記位相差の時間だけ高レベルとなり、以降終端位置（次のクロック信号ＣＫ１の前縁）まで低レベルを維持するパルス信号である。
【００３１】
フリップフロップ回路２４は、入力端子Ｄに動作電源ＶＤＤの電圧が入力され、クロック端子にクロック信号ＣＫ１（図３（２））が入力され、リセット端子Ｒにコンパレータ７が出力する比較結果Ｖｃｏｍｐ（図３（８））入力され、出力端子Ｑから信号Ｖｃｏｎ（図３（９））が出力される。
【００３２】
論理和回路２０は、フリップフロップ回路２４が出力する信号Ｖｃｏｎ（図３（９））とパルス信号ＯＮ（図３（７））との論理和を取り、それを擬似比較信号Ｖｏｎとして出力する。擬似比較信号Ｖｏｎは、図３（１０）に示すように、コンパレータ７の比較結果Ｖｃｏｍｐが高レベルである期間では、クロック信号ＣＫ１の立ち上がりエッジで高レベルになるが、比較結果Ｖｃｏｍｐが低レベルである期間では、パルス信号ＯＮの１パルスが現れる信号である。
【００３３】
論理積回路２２は、擬似比較信号Ｖｏｎ（図３（１０））とパルス信号ＯＦＦ（図３（６））との論理積を取る。論理反転回路２３は、論理積回路２２の出力を論理反転し、それをゲート制御信号Ｖｇａｔｅ１として出力する。なお、論理反転回路２３は、ＰＭＯＳトランジスタ１の動作電圧に合わせて論理積回路２２の出力電圧をレベルシフトする働きも行っている。
【００３４】
その結果、ゲート制御信号Ｖｇａｔｅ１は、図３（１１）に示すように、コンパレータ７の比較結果Ｖｃｏｍｐ（図３（８））が、高レベルである期間でも低レベルである期間でも、ＰＭＯＳトランジスタ１をオフ動作させる高レベル区間（「ＯＦＦ」と表記）と、ＰＭＯＳトランジスタ１をオン動作させる低レベル区間（「ＯＮ」と表記）とが所定の時間幅で交互に生起している。すなわち、このゲート制御信号Ｖｇａｔｅ１は、クロック信号ＣＫ０の各周期内において、ＰＭＯＳトランジスタ１に、必ず１回オン・オフ動作を行わせる制御信号になっている。以下、図３（１）（８）〜（１３）を参照して、本実施の形態による電圧制御動作を具体的に説明する。
【００３５】
図３（１３）は、或るタイミング２５にて動作条件を軽負荷や無負荷から重負荷に変更した後の出力電圧Ｖｏの変化、つまり分圧電圧Ｖｏｂの変化を示している。このタイミング２５以前では、出力電圧Ｖｏ（分圧電圧Ｖｏｂ）は図３（１２）に示す所定電圧、つまり基準電圧Ｖｒｅｆから相当に下がった所定値にある。Ｖｒｅｆ＞Ｖｏｂであるから、コンパレータ７の出力（比較結果Ｖｃｏｍｐ）は高レベルになり（図３（８））、ＰＭＯＳトランジスタ１は、クロック信号ＣＫ１の立ち上がりエッジでオン動作するので、その低値にある出力電圧Ｖｏ（分圧電圧Ｖｏｂ）が図３（１２）に示す所定電圧（基準電圧Ｖｒｅｆ）に向かって上昇する。出力電圧Ｖｏ（Ｖｏｂ）が、図３（１２）に示す所定電圧（基準電圧Ｖｒｅｆ）を超えるタイミング２６までは、Ｖｒｅｆ＞Ｖｏｂであるから、コンパレータ７の出力（比較結果Ｖｃｏｍｐ）は高レベルである（図３（８））。
【００３６】
但し、ゲート制御信号Ｖｇａｔｅ１は、コンパレータ７の比較結果Ｖｃｏｍｐが高レベルであっても、その期間内ＰＭＯＳトランジスタ１にオン動作を継続させるようには発生せずに、クロック信号ＣＫ０の１周期内においてオン・オフ動作を行わせるように発生している（図３（１１））。
【００３７】
タイミング２６以降は、出力電圧Ｖｏ（分圧電圧Ｖｏｂ）が所定電圧（基準電圧Ｖｒｅｆ）の上下に変動しながら制御される。図３（８）（１３）に示すように、タイミング２６〜２７の期間，タイミング２８〜２９の期間，タイミング３０〜３１の期間，タイミング３２〜３３の期間では、それぞれ、Ｖｒｅｆ＜Ｖｏｂであるから、コンパレータ７の比較結果Ｖｃｏｍｐは低レベルである。また、タイミング２７〜２８の期間，タイミング２９〜３０の期間，タイミング３１〜３２の期間では、それぞれ、Ｖｒｅｆ＞Ｖｏｂであるから、コンパレータ７の比較結果Ｖｃｏｍｐは高レベルである。
【００３８】
但し、ゲート制御信号Ｖｇａｔｅ１は、コンパレータ７の比較結果Ｖｃｏｍｐが高レベルである期間でも低レベルである期間でも、それぞれの期間において、ＰＭＯＳトランジスタ１に、オン動作、オフ動作を継続させるようには発生せずに、クロック信号ＣＫ０の各周期内においてオン・オフ動作を行わせるように発生している（図３（１１））。
【００３９】
換言すれば、ゲート制御信号Ｖｇａｔｅ１は、コンパレータ７の比較結果Ｖｃｏｍｐが高レベルである期間でも低レベルである期間でも、それらの期間の長短とは無関係に、ＰＭＯＳトランジスタ１に、動作時間幅は異なるが、クロック信号ＣＫ０の各周期内において必ずオフ動作とオン動作とを行わせるように発生している。
【００４０】
したがって、本第１の実施の形態によれば、或る動作条件の下での電圧変換動作（降圧動作）の開始から終了までの間、コンパレータ出力の状態に依らず常に、スイッチング素子（ＰＭＯＳトランジスタ）にクロック信号の各周期内においてオン・オフ動作を行わせることができるので、動作条件を重負荷から軽負荷や無負荷に変更したなど動作条件が変わっても、また、使用する直流電源の立ち上がり特性や立ち下がり特性が緩やかであっても、オン動作時間やオフ動作時間が継続してしまう事態は生じないから、スイッチング周波数の変動を相当に少なくすることができる。よって、発生する高調波周波数の変動が少なくなるので、高調波除去が容易な降圧型のスイッチング電源を構成することができる。
【００４１】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る降圧型のスイッチング電源の構成を示すブロック図である。本第２の実施の形態では、過大電流によるチョークコイルの焼損を防ぐための過電流検出回路を備える場合の構成例を示す。なお、図４では、図１（第１の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第２の実施の形態に関わる部分を中心に説明する。
【００４２】
図４において、過電流検出回路３５は、過電流検出用抵抗器３６と、オフセット電圧発生回路３７と、コンパレータ３８とを備えている。過電流検出用抵抗器３６は、直流電源ＶＢとＰＭＯＳトランジスタ１のソース端子との間に設けられている。コンパレータ３８は、一方の入力端子がオフセット電圧発生回路３７を介して直流電源ＶＢと過電流検出用抵抗器３６との接続ラインに接続され、他方の入力端子が過電流検出用抵抗器３６とＰＭＯＳトランジスタ１のソース端子との接続ラインに接続されている。
【００４３】
コンパレータ３８は、過電流検出用抵抗器３６の両端電圧とオフセット電圧発生回路３７が発生するオフセット電圧Ｖｏｆｆとを比較し、過電流検出信号Ｖｉｓｄを出力する。コンパレータ３８は、過電流検出用抵抗器３６の両端電圧が、オフセット電圧Ｖｏｆｆを超えないとき出力を高レベルにし、超えるとき出力を低レベルにする。これが過電流検出信号Ｖｉｓｄの内容である。
【００４４】
符号を代えたゲート制御回路３９には、クロック発生回路９が発生するクロック信号ＣＫ０およびコンパレータ７の出力Ｖｃｏｍｐの他に、コンパレータ３８が出力する過電流検出信号Ｖｉｓｄが入力される。ゲート制御回路３９がＰＭＯＳトランジスタ１に与えるゲート制御信号は、Ｖｇａｔｅ２としている。
【００４５】
図５は、図４に示すゲート制御回路３９の構成例を示す回路図である。図５に示すように、ゲート制御回路３９は、図２に示したゲート制御回路８において、論理積回路４０を追加し、フリップフロップ回路２４のリセットを、コンパレータ７の比較結果Ｖｃｏｍｐと過電流検出信号Ｖｉｓｄとを入力とする論理積回路４０の出力によって行うように変更した構成である。
【００４６】
次に、図６を参照して、本第２の実施の形態に関わる部分の動作について説明する。なお、図６は、図５に示す構成を有する図４に示すゲート制御回路の動作を説明するタイミングチャートである。図６では、図３に示したタイミングチャートにおいて、本第２の実施の形態に関わる項目「Ｖｉｓｄ」「Ｒ（フリップフロップ回路２４のリセット入力）が追加され、ゲート制御信号Ｖｇａｔｅ２が示されている。
【００４７】
図６において、コンパレータ３８は、電圧変換動作の開始タイミング２５から出力電圧Ｖｏ（Ｖｏｂ）が所定電圧（Ｖｒｅｆ）を超えるタイミング２６に至る過程の途中タイミング４２において過電流を検出すると、過電流検出信号Ｖｉｓｄを短時間低レベルに立ち下げる（図６（８））。すると、フリップフロップ回路２４は、リセットされ、出力Ｖｃｏｎを低レベルに立ち下げ、それを過電流検出後に入力されるクロック信号ＣＫ１の前縁（立ち上がり）まで保持する（図６（１１））。フリップフロップ回路２４の出力Ｖｃｏｎが低レベルである期間内、論理和回路２０から出力される擬似比較信号Ｖｏｎも低レベルとなる（図６（１２））。
【００４８】
その結果、論理積回路２２の出力によるゲート制御信号Ｖｇａｔｅ２は、フリップフロップ回路２４の出力Ｖｃｏｎが低レベルである期間と、否定論理積回路２１の出力信号ＯＦＦの低レベル期間とを足した時間幅だけ高レベルとなり、ＰＭＯＳトランジスタ１はオフ動作する。
【００４９】
そして、ＰＭＯＳトランジスタ１がオン動作を開始すると、コンパレータ３８は、過電流を検出する（図６（８））。これによって、フリップフロップ回路２４は、リセットされ、出力Ｖｃｏｎを低レベルに立ち下げ、それを過電流検出後に入力されるクロック信号ＣＫ１の立ち上がりまで保持し、低レベルになる（図６（１１））。しかし、このタイミングは、安定制御に入るタイミング２６の近傍であり、次のクロック信号ＣＫ１の立ち上がりエッジで擬似比較信号Ｖｏｎは高レベルになる（図６（１２））ので、ＰＭＯＳトランジスタ１はオン動作する。
【００５０】
その後は、過電流の検出は行われず、擬似比較信号Ｖｏｎは、コンパレータ７の比較結果Ｖｃｏｍｐに基づき生成され、第１の実施の形態で説明した動作が行われる（図６（９）〜図６（１５）。
【００５１】
以上のように、本第２の実施の形態によれば、変換動作の過程で過電流を検出すると、スイッチング素子（ＰＭＯＳトランジスタ）をオフ動作させるので、チョークコイルの焼損を防止することができる。
【００５２】
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る降圧型のスイッチング電源の構成を示すブロックである。なお、図７では、図１（第１の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第７の実施の形態に関わる部分を中心に説明する。
【００５３】
図７に示すように、本第３の実施の形態に係る降圧型のスイッチング電源は、図１（第１の実施の形態）に示した構成において、ダイオード２に代えて第２のスイッチング素子であるＮＭＯＳトランジスタ４４が設けられ、ゲート制御回路８に代えてゲート制御回路４５が設けられている。その他の構成は、図１（第１の実施の形態）に示した構成と同じである。
【００５４】
図８は、図７に示すゲート制御回路の構成例を示す回路図である。図８に示すように、ゲート制御回路４５は、図２に示したゲート制御回路８において、論理積回路２２の出力端に、論理反転回路２３と並列に論理反転回路４６を追加した構成である。論理反転回路２３の出力は、図１と同様にゲート制御信号Ｖｇａｔｅ１である。論理反転回路４６は、ＮＭＯＳトランジスタ４４に対するゲート制御信号Ｖｇａｔｅ３を出力する。なお、論理反転回路４６は、ＮＭＯＳトランジスタ４４の動作電圧に合わせて論理積回路２２の出力電圧をレベルシフトする働きも行っている。
【００５５】
つまり、ゲート制御回路４５は、コンパレータ７の出力Ｖｃｏｍｐとクロック発生回路９が出力するクロック信号ＣＫ１とに基づき、第１のスイッチング素子であるＰＭＯＳトランジスタ１に対してゲート制御信号Ｖｇａｔｅ１を出力し、第２のスイッチング素子であるＮＭＯＳトランジスタ４４に対してゲート制御信号Ｖｇａｔｅ３を出力することで、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ４４とに、相補的にオン・オフ動作を行わせるようになっている。
【００５６】
ゲート制御回路４５は、図２に示したゲート制御回路８と同様に、図３にて説明した手順でゲート制御信号（Ｖｇａｔｅ１＝Ｖｇａｔｅ３）を生成するので、本第３の実施の形態においても、第１の実施の形態と同様の作用・効果が得られる。
【００５７】
加えて、第１の実施の形態では、ＰＭＯＳトランジスタ１がオフ動作した時に、ＰＭＯＳトランジスタ１を流れていた電流がダイオード２を通してグランドに流れるので、電力損失が大きくなり軽負荷時の効率が悪くなる。これに対して、本第３の実施の形態では、ＰＭＯＳトランジスタ１がオフ動作している時にＮＭＯＳトランジスタ４４はオン動作を行うので、電力損失が少なくて済み、したがって、軽負荷時の電圧変換効率が向上するという利点がある。
【００５８】
（第４の実施の形態）
図９は、本発明の第４の実施の形態に係る降圧型のスイッチング電源の構成を示すブロックである。本第４の実施の形態に係る降圧型のスイッチング電源は、図７（第３の実施の形態）に示した構成において、図４（第２の実施の形態）にて示した過電流検出回路３５が設けられ、ゲート制御回路４５に代えてゲート制御回路４８が設けられている。
【００５９】
ゲート制御回路４８は、クロック発生回路９が発生するクロック信号ＣＫ０およびコンパレータ７の出力Ｖｃｏｍｐの他に、コンパレータ３８が出力する過電流検出信号Ｖｉｓｄが入力され、例えば図１０に示す構成によって、ＰＭＯＳトランジスタ１に対しゲート制御信号Ｖｇａｔｅ２を出力し、ＮＭＯＳトランジスタ４４に対しゲート制御信号Ｖｇａｔｅ４を出力する。
【００６０】
図１０は、図９に示すゲート制御回路４８の構成例を示す回路図である。ゲート制御回路４８は、図１０に示すように、図８に示したゲート制御回路４５において、フリップフロップ回路２４のリセット端子Ｒに、コンパレータ７の比較結果Ｖｃｏｍｐと過電流検出信号Ｖｉｓｄとを入力とした論理積回路４０の出力を入力した構成である。この構成は、図５に示したゲート制御回路３９の構成において、論理反転回路２３と並列に論理反転回路４６を追加した構成である。
【００６１】
したがって、本第４の実施の形態によれば、第２の実施の形態と同様に、変換動作の過程で生ずる過電流によるチョークコイルの焼損を防止することができる。
【００６２】
（第５の実施の形態）
図１１は、本発明の第５の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。なお、図１１では、図１（第１の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。
【００６３】
図１１において、本第５の実施の形態に係る昇圧型のスイッチング電源は、構成要素的には図１（第１の実施の形態）に示した降圧型のスイッチング電源と同じであるが、スイッチング素子の極性とチョークコイルおよびダイオードの配置位置とが異なっている。スイッチング素子は、ＮＭＯＳトランジスタ５０である。チョークコイル３は、一端が直流電源ＶＢに接続され、他端がＮＭＯＳトランジスタ５０のソース端子に接続されている。ＮＭＯＳトランジスタ５０のドレイン端子がグランドに接続されている。そして、ＮＭＯＳトランジスタ５０のソース端子とチョークコイル３との接続端に、逆流防止用のダイオード５１のアノード端子が接続され、ダイオード５１のカソード端子と出力端子１０との接続ラインとグランドとの間に、平滑用のコンデンサ４および分圧回路を構成する抵抗器５，６の直列回路が並列に設けられている。
【００６４】
コンパレータ７の一方の入力は、抵抗器５，６の直列回路が出力する分圧電圧Ｖｏｂであり、他方の入力は、電圧源１１が発生する基準電圧Ｖｒｅｆである。コンパレータ７の比較結果Ｖｃｏｍｐとクロック発生回路９が出力するクロック信号ＣＫ０とが入力されるゲート制御回路５２は、例えば図１２に示す構成によって、ＮＭＯＳトランジスタ５０に与えるゲート制御信号Ｖｇａｔｅ５を発生する。
【００６５】
ここで、理解を容易にするため、本第５の実施の形態に係るゲート制御回路５２を無視して図１１に示す昇圧形のスイッチング電源の基本動作について簡単に説明する。この基本動作は、ＮＭＯＳトランジスタ５０が所定時間のオン動作とオフ動作とを繰り返すと、出力端子１０に、直流電源ＶＢの電圧を昇圧した所定値の出力電圧Ｖｏが得られるという動作である。
【００６６】
これを実現するには、ＮＭＯＳトランジスタ５０が、コンパレータ７の比較結果Ｖｃｏｍｐが、分圧電圧Ｖｏｂ＜基準電圧Ｖｒｅｆを示している時間内、オン動作を行い、分圧電圧Ｖｏｂ＞基準電圧Ｖｒｅｆを示している時間内、オフ動作を行うようにすればよい。そうすると、ＮＭＯＳトランジスタ５０のオン動作時間内とオフ動作時間内とでは、次のような動作が行われる。
【００６７】
ＮＭＯＳトランジスタ５０のオン動作時間内では、電流が直流電源ＶＢ→チョークコイル３→ＮＭＯＳトランジスタ５０→グランドの向きに流れる。チョークコイル３に電流エネルギーが蓄積される。ダイオード５１は、逆流防止の作用をしている。
【００６８】
ＮＭＯＳトランジスタ５０がオフ動作すると、チョークコイル３の電流入力端の電圧は直流電源ＶＢの電圧に固定されるので、チョークコイル３では、直前の電流値を維持しようとして電流出力端の電位が上昇し、ダイオード５１をオン動作させ、電流が直流電源ＶＢ→チョークコイル３→ダイオード５１→出力端子１０の向きに流れ、コンデンサ４に充電が行われる。
【００６９】
このとき、チョークコイル３の電流入力端の電圧は、直流電源ＶＢの電圧に固定されているので、チョークコイル３の電流出力端から出力端子１０に向けて電圧を継ぎ足すように電力が供給され、コンデンサ４の両端電圧、つまり出力電圧Ｖｏが直流電源ＶＢの電圧を超えて上昇する。
【００７０】
ところが、ＮＭＯＳトランジスタ５０に、コンパレータ７の比較結果Ｖｃｏｍｐが、分圧電圧Ｖｏｂ＜基準電圧Ｖｒｅｆを示している時間内、オン動作を行わせ、分圧電圧Ｖｏｂ＞基準電圧Ｖｒｅｆを示している時間内、オフ動作を行わせる制御方法では、第１の実施の形態にて説明したような問題が起こる。
【００７１】
そこで、本第５の実施の形態では、ゲート制御回路５２を、第１の実施の形態にて説明した考えで構成し（図１２）、第１の実施の形態と同様に、負荷が急変するなど動作条件が変わっても、スイッチング周波数は極力変化しないように、コンパレータ７の比較結果Ｖｃｏｍｐが、ＮＭＯＳトランジスタ５０をオン動作させる信号レベル、およびオフ動作させる信号レベルの期間内に、ＮＭＯＳトランジスタ５０をオン・オフ制御できるようにした（図１３）。なお、図１２は、図１１に示すゲート制御回路の構成例を示す回路図である。図１３は、図１２に示す構成を有する図１１に示すゲート制御回路の動作を説明するタイミングチャートである。
【００７２】
図１２に示すように、ゲート制御回路５２は、スイッチング素子がＮＭＯＳトランジスタ５０であるので、図２に示したゲート制御回路８の構成において、出力段の論理反転回路２３を省略して、論理積回路２２の出力をゲート制御信号Ｖｇａｔｅ５とした構成である。よって、ゲート制御回路５２の動作において、ゲート制御回路８と異なる点は、図１３（１０）に示すように、ゲート制御信号Ｖｇａｔｅ５が、ゲート制御信号Ｖｇａｔｅ１（図２（１０））を論理反転した信号となる点であり、その他は、図２にて説明した通りである。
【００７３】
したがって、本第５の実施の形態によれば、或る動作条件の下での電圧変換動作（昇圧動作）の開始から終了までの間、コンパレータ出力の状態に依らず常に、スイッチング素子（ＮＭＯＳトランジスタ）にクロック信号の各周期内においてオン・オフ動作を行わせることができるので、動作条件を重負荷から軽負荷や無負荷に変更したなど動作条件が変わっても、また、使用する直流電源の立ち上がり特性や立ち下がり特性が緩やかであっても、オン動作時間やオフ動作時間が継続してしまう事態は生じないから、スイッチング周波数の変動を相当に少なくすることができる。よって、発生する高調波周波数の変動が少なくなるので、高調波除去が容易な昇圧型のスイッチング電源を構成することができる。
【００７４】
（第６の実施の形態）
図１４は、本発明の第６の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。本第６の実施の形態では、過大電流によるチョークコイルの焼損を防ぐための過電流検出回路を備える場合の構成例を示す。なお、図１４では、図１１（第５の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第６の実施の形態に関わる部分を中心に説明する。
【００７５】
図１４において、過電流検出回路５３は、過電流検出用抵抗器５４と、電圧源５５と、コンパレータ５６とを備えている。過電流検出用抵抗器５４は、ＮＭＯＳトランジスタ５０のドレイン端子とグランドとの間に設けられている。コンパレータ５６は、一方の入力端子が過電流検出用抵抗器５４とＮＭＯＳトランジスタ５０のドレイン端子との接続ラインに接続され、他方の入力端子が電圧源５５に接続されている。電圧源５５は、オフセット電圧Ｖｏｆｆを発生する。
【００７６】
コンパレータ５６は、図４（第２の実施の形態）に示したコンパレータ３８と同様に、過電流検出用抵抗器５４の両端電圧と電圧源５５が発生するオフセット電圧Ｖｏｆｆとを比較し、過電流検出信号Ｖｉｓｄを出力する。コンパレータ５６は、過電流検出用抵抗器３６の両端電圧が、オフセット電圧Ｖｏｆｆを超えないとき出力を高レベルにし、超えるとき出力を低レベルにする。これが過電流検出信号Ｖｉｓｄの内容である。
【００７７】
符号を代えたゲート制御回路５７には、クロック発生回路９が発生するクロック信号ＣＫ０およびコンパレータ７の出力Ｖｃｏｍｐの他に、コンパレータ５６が出力する過電流検出信号Ｖｉｓｄが入力される。ゲート制御回路５７がＮＭＯＳトランジスタ５０に与えるゲート制御信号は、Ｖｇａｔｅ６としている。
【００７８】
図１５は、図１４に示すゲート制御回路の構成例を示す回路図である。図１５に示すように、ゲート制御回路５７は、図１２に示したゲート制御回路４５において、フリップフロップ回路２４のリセット端子Ｒに、コンパレータ７の比較結果Ｖｃｏｍｐと過電流検出信号Ｖｉｓｄとを入力とした論理積回路４０の出力を入力した構成である。この構成は、図５（第２の実施の形態）示したゲート制御回路３９と同様の構成である。
【００７９】
次に、図１６を参照して、本第６の実施の形態に関わる部分の動作について説明する。なお、図１６は、図１５に示す構成を有する図１４に示すゲート制御回路の動作を説明するタイミングチャートである。図１６では、図１３に示したタイミングチャートにおいて、本第６の実施の形態に関わる項目「Ｖｉｓｄ」「Ｒ」が追加されている。それらの内容は、図６（第２の実施の形態）に示したのと同様である。
【００８０】
したがって、本第６の実施の形態によれば、第２の実施の形態と同様に、変換動作の過程で生ずる過電流によるチョークコイルの焼損を防止することができる。
【００８１】
（第７の実施の形態）
図１７は、本発明の第７の実施の形態に係る昇圧型のスイッチング電源の構成を示すブロック図である。なお、図１７では、図１４（第６の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第７の実施の形態に関わる部分を中心に説明する。
【００８２】
図１７に示すように、本第７の実施の形態に係る昇圧型のスイッチング電源は、図１４（第６の実施の形態）に示した構成において、ダイオード５１に代えて第２のスイッチング素子であるＰＭＯＳトランジスタ６０が設けられ、ゲート制御回路５７に代えてゲート制御回路６１が設けられている。その他の構成は、図１４（第６の実施の形態）に示した構成と同じである。
【００８３】
ゲート制御回路６１は、コンパレータ７の出力Ｖｃｏｍｐとクロック発生回路９が出力するクロック信号ＣＫ０とコンパレータ５６の出力Ｖｉｓｄとに基づき、第１のスイッチング素子であるＮＭＯＳトランジスタ５０と第２のスイッチング素子であるＰＭＯＳトランジスタ６０とに、相補的にオン・オフ動作を行わせるゲート制御信号Ｖｇａｔｅ６とゲート制御信号Ｖｇａｔｅ７とを生成する。つまり、ゲート制御信号Ｖｇａｔｅ６とゲート制御信号Ｖｇａｔｅ７とは、同内容であり、図１４（第６の実施の形態）におけるゲート制御回路５７が出力するゲート制御信号Ｖｇａｔｅ６そのものである。
【００８４】
具体的には、ゲート制御回路６１は、図１５に示したゲート制御回路５７の構成において、出力段の論理積回路２２の出力をＶｇａｔｅ６とＶｇａｔｅ７とに２分岐した構成である。
【００８５】
本第７の実施の形態によれば、第６の実施の形態と同様の作用・効果が得られる。加えて、第６の実施の形態では、ＮＭＯＳトランジスタ５０がオフ動作している時に、ＮＭＯＳトランジスタ５０を流れていた電流がダイオード５１を通して出力端子１０側へ流れるので、ダイオード５１で電力損失が発生する。これに対して、本第７の実施の形態では、ＮＭＯＳトランジスタ５０がオフ動作している時にＰＭＯＳトランジスタ６０はオン動作を行うので、電力損失は殆ど発生せず、電圧変換効率を高めることができる。
【００８６】
なお、本第７の実施の形態では、第６の実施の形態への適用例を示したが、第５の実施の形態にも同様に適用できる。すなわち、図１１に示した構成において、ダイオード５１に代えてＰＭＯＳトランジスタを設け、図１２に示したゲート制御回路５２の構成において、論理積回路２２の出力を２分岐し、一方をＮＭＯＳトランジスタ５０に与え、他方をＰＭＯＳトランジスタに与える構成を採ることができる。
【００８７】
（第８の実施の形態）
図１８は、本発明の第８の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。なお、図１８では、図１（第１の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第８の実施の形態に関わる部分を中心に説明する。
【００８８】
図１８において、本第８の実施の形態に係る昇降圧型のスイッチング電源は、図１（第１の実施の形態）に示した構成において、ゲート制御回路８に代えてゲート制御回路６３が設けられ、チョークコイル３の電流出力端から出力端子１０への経路に、ＮＭＯＳトランジスタ６４と逆流防止用のダイオード６５とが追加して設けられている。
【００８９】
ＮＭＯＳトランジスタ６４のドレイン端子はグランドに接続され、ソース端子はダイオード６５のアノード端子と共にチョークコイル３の電流出力端に接続され、ゲート端子にゲート制御回路６３からゲート制御信号Ｖｇａｔｅ５が印加される。ダイオード６４のカソード端子は、出力端子１０への経路におけるコンデンサ４の接続端に接続されている。
【００９０】
ゲート制御回路６３は、図２（第１の実施の形態）に示したゲート制御回路８の構成において、論理反転回路２３の出力をＰＭＯＳトランジスタ１へのゲート制御信号Ｖｇａｔｅ１として取り出し、論理積回路２２の出力をＮＭＯＳトランジスタ６４へのゲート制御信号Ｖｇａｔｅ５として取り出すようになっている。なお、後者のゲート制御信号Ｖｇａｔｅ５を取り出す構成は、図１２（第５の実施の形態）に示してある。
【００９１】
つまり、本第８の実施の形態に係る昇降圧型のスイッチング電源は、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ６４とを、同時にオン・オフ動作させることで、常に、昇降圧動作が行われるようにしたものである。そこでの同時オン・オフ動作は、或る動作条件の下での昇降圧動作の開始から終了までの間、コンパレータ出力の状態に依らず常に、クロック信号ＣＫ０の各周期内において行われる。動作条件を重負荷から軽負荷や無負荷に変更したなど動作条件が変わっても、また、使用する直流電源の立ち上がり特性や立ち下がり特性が緩やかであっても、オン動作時間やオフ動作時間が継続してしまう事態は生じないから、スイッチング周波数の変動を相当に少なくすることができる。よって、発生する高調波周波数の変動が少なくなるので、高調波除去が容易な昇降圧型のスイッチング電源を構成することができる。
【００９２】
なお、本第８の実施の形態では、常に昇降圧動作を行う用途で用いるスイッチング電源を示したが、本発明は、降圧動作と昇圧動作とを切り替えて行うスイッチング電源にも同様に適用できることは言うまでもない。すなわち、図１８に示す構成において、降圧動作と昇圧動作とを切り替えて行う場合を示すと、次のようになる。降圧動作時では、ＮＭＯＳトランジスタ６４をオフ動作状態に設定してＰＭＯＳトランジスタ１をオン・オフ動作させる。昇圧動作時は、ＰＭＯＳトランジスタ１をオン動作状態に設定してＮＭＯＳトランジスタ６４をオン・オフ動作させる。この説明は、外部から降圧動作と昇圧動作とを指定して行うケースを想定しているが、自動的に行う例を、第９の実施の形態として示す。
【００９３】
（第９の実施の形態）
図１９は、本発明の第９の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。なお、図１９では、図１８（第８の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第９の実施の形態に関わる部分を中心に説明する。
【００９４】
図１９において、本第９の実施の形態に係る昇降圧型のスイッチング電源は、図１８（第８の実施の形態）に示した構成において、ゲート制御回路６３に代えてゲート制御回路６７が設けられ、コンパレータ６８が追加して設けられている。
【００９５】
コンパレータ６８は、直流電源ＶＢの電圧と、所望の出力電圧Ｖｏとの大小関係を比較し、その比較結果をゲート制御回路６７に出力する。ゲート制御回路６７は、コンパレータ７，６８の各比較結果に基づき、ＰＭＯＳトランジスタ１に与えるゲート制御信号Ｖｇａｔｅ８と、ＮＭＯＳトランジスタ６４に与えるゲート制御信号Ｖｇａｔｅ９とをそれぞれ生成する。
【００９６】
ここで、直流電源ＶＢは、蓄電池である。蓄電池の電圧は、満充電時では最大電圧を示すが、使用時間の経過に伴って低下していく。そこで、ゲート制御回路６７は、次のようにして、自動的に降圧動作と昇圧動作とを切り替えて実施するようになっている。なお、ゲート制御回路６７の具体的な構成例は、推測容易なので、図示を省略した。
【００９７】
すなわち、ゲート制御回路６７は、コンパレータ６８の比較結果が、直流電源ＶＢの電圧＞出力電圧Ｖｏを示す場合は、ゲート制御信号Ｖｇａｔｅ９を低レベルに保持してＮＭＯＳトランジスタ６４をオフ動作状態に設定し、ＰＭＯＳトランジスタ１をオン・オフ動作させて、所望の出力電圧Ｖｏに降圧する。このとき、ＰＭＯＳトランジスタ１に与えるゲート制御信号Ｖｇａｔｅ８は図１８（図３）に示したゲート制御信号Ｖｇａｔｅ１である。
【００９８】
一方、ゲート制御回路６７は、コンパレータ６８の比較結果が、直流電源ＶＢの電圧＜出力電圧Ｖｏを示す場合は、ゲート制御信号Ｖｇａｔｅ８を低レベルに保持してＰＭＯＳトランジスタ１をオン動作状態に設定し、ＮＭＯＳトランジスタ６４をオン・オフ動作させて、所望の出力電圧Ｖｏに昇圧する。このとき、ＮＭＯＳトランジスタ６４に与えるゲート制御信号Ｖｇａｔｅ９は図１８（図１３）に示したゲート制御信号Ｖｇａｔｅ５である。
【００９９】
以上のように、本第９の実施の形態によれば、直流電源の経年変化による電圧低下に応じて適切に出力電圧を所望値に制御することができる。
【０１００】
（第１０の実施の形態）
図２０は、本発明の第１０の実施の形態に係る昇降圧型のスイッチング電源の構成を示すブロック図である。なお、図２０では、図１９（第９の実施の形態）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、本第１０の実施の形態に関わる部分を中心に説明する。
【０１０１】
図２０において、本第１０の実施の形態に係る昇降圧型のスイッチング電源は、図１９（第９の実施の形態）に示した構成において、ゲート制御回路６７に代えてゲート制御回路７０が設けられ、ダイオード６５に代えてＰＭＯＳトランジスタ７１が設けられ、ダイオード２に代えてＮＭＯＳトランジスタ７２が設けられている。
【０１０２】
以上の構成において、ゲート制御回路７０は、コンパレータ６８の比較結果が、直流電源ＶＢの電圧＞出力電圧Ｖｏを示す場合は、ゲート制御信号Ｖｇａｔｅ９を低レベルに保持してＮＭＯＳトランジスタ６４をオフ動作状態に設定し、同時にゲート制御信号Ｖｇａｔｅ１１を低レベルに保持してＰＭＯＳトランジスタ７１をオン動作状態に設定し、ＰＭＯＳトランジスタ１にゲート制御信号Ｖｇａｔｅ８（図７（図８）に示したゲート制御信号Ｖｇａｔｅ１である）を与え、ＮＭＯＳトランジスタ７２にゲート制御信号Ｖｇａｔｅ１０（図７（図８）に示したゲート制御信号Ｖｇａｔｅ３である）を与えて、両者を相補的にオン・オフ動作させ、所望の出力電圧Ｖｏに降圧する。
【０１０３】
一方、ゲート制御回路６７は、コンパレータ６８の比較結果が、直流電源ＶＢの電圧＜出力電圧Ｖｏを示す場合は、ゲート制御信号Ｖｇａｔｅ８を低レベルに保持してＰＭＯＳトランジスタ１をオン動作状態に設定し、同時にゲート制御信号Ｖｇａｔｅ１０を低レベルに保持してＮＭＯＳトランジスタ７２をオフ動作状態に設定し、ＮＭＯＳトランジスタ６４にゲート制御信号Ｖｇａｔｅ９（図１３に示したゲート制御信号Ｖｇａｔｅ５である）を与え、ＰＭＯＳトランジスタ７１にゲート制御信号Ｖｇａｔｅ１１（図３に示したゲート制御信号Ｖｇａｔｅ１である）を与えて両者を相補的にオン・オフ動作させ、所望の出力電圧Ｖｏに昇圧する。
【０１０４】
本第１０の実施の形態によれば、降圧動作時でも昇圧動作時でも、電力損失を少なくすることがきるので、昇降圧型のスイッチング電源の電圧変換効率を高めることができる。
【符号の説明】
【０１０５】
１，６０，７１  ＰＭＯＳトランジスタ、２，５１，６５  ダイオード、３  チョークコイル、４  コンデンサ、５，６  分圧回路を構成する抵抗器、７  コンパレータ、８，３９，４５，４８，５１，６１，６３，６７，７０  ゲート制御回路、９  クロック発生回路、１０  出力端子、１１  電圧源、３５，５３  過電流検出回路、４４，５０，６４，７２  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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