(57)【要約】【課題】書き込み動作において、消費電流を削減する。【解決手段】相変化素子ＲＰと、相変化素子ＲＰへのデータの書き込み及び読み出しを制御するメモリセルトランジスタＭＮ０と、を備え、メモリセルトランジスタＭＮ０は、相変化素子ＲＰに対し、読み出し動作モードの時に昇圧電位ＶＰＳに基づく電流を供給し、書き込み動作モードの時に、昇圧電位ＶＰＳに基づく電流を供給し、引き続いて昇圧電位ＶＰＳよりも高い昇圧電位ＶＰＰに基づく電流を供給する。【選択図】図１
2011065713.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化型素子と、
前記抵抗変化型素子へのデータの書き込み及び読み出しを制御するメモリセルトランジスタと、
を備え、
前記メモリセルトランジスタは、前記抵抗変化型素子に対し、第１の動作モードの時に第１電位に基づく電流を供給し、第２の動作モードの時に、前記第１電位に基づく電流を供給し、引き続いて前記第１電位よりも高い第２電位に基づく電流を供給することを特徴とする半導体記憶装置。
【請求項２】
前記抵抗変化型素子と前記メモリセルトランジスタとが直列接続されて単位のメモリセルを構成し、前記メモリセルをマトリクス状に配置したメモリセルアレイと、
前記メモリセルアレイの列方向に複数の前記メモリセルの一端を共通に接続するビット線と、
前記メモリセルアレイの行方向に複数の前記メモリセルトランジスタのゲートを共通に接続するワード線と、
前記ビット線を駆動する書き込み駆動部と、
前記ワード線を駆動するワード線駆動部と、
前記第１および第２電位のそれぞれの供給源となる第１および第２の昇圧回路と、
を備え、
前記第１の動作モードの時に、前記書き込み駆動部は、前記第１電位で前記ビット線を駆動し、前記ワード線駆動部は、前記第１電位で前記ワード線を駆動し、
前記第２の動作モードの時に、前記書き込み駆動部は、前記第１電位で前記ビット線を駆動し、前記ワード線駆動部は、前記第１電位でワード線を駆動し、その後、前記書き込み駆動部は、前記第１または第２電位で前記ビット線を駆動すると共に、前記ワード線駆動部は、前記第２電位で前記ワード線を駆動することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１および２の昇圧回路は、多段構成のチャージポンプ回路で構成され、
前記第２の昇圧回路は、前記第１の昇圧回路に対し昇圧段数が多いことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２の動作モードは、書き込みモードであって、前記書き込みモード時に、前記書き込み駆動部は、前記抵抗変化型素子に対して第１状態に書き込みを行う場合に、前記第１電位で前記ビット線を駆動し、前記抵抗変化型素子に対して第２状態に書き込みを行う場合に、前記第２電位で前記ビット線を駆動することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記第１電位でのビット線駆動の期間は、前記第２電位でのビット線駆動の期間に比べて長いことを特徴とする請求項２または４記載の半導体記憶装置。
【請求項６】
前記抵抗変化型素子において、前記第１および第２状態は、それぞれ低抵抗状態および高抵抗状態であることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記抵抗変化型素子は、前記第１および第２状態間で相変化する材料を含み、前記相変化材料が前記第１状態において結晶状態であって、前記第２状態においてアモルファス状態であるようにプログラムされることを特徴とする請求項４または６記載の半導体記憶装置。
【請求項８】
前記書き込みモード時において、アクティブコマンドによって前記ワード線駆動部が活性化され、引き続くライトコマンドによって前記書き込み駆動部が活性化されることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に抵抗変化型のメモリを備える半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型のメモリの一例として、相変化メモリは、カルコゲナイド系材料（Ｇｅ、Ｓｂ、Ｔｅ）に電気的に発生する熱を加えることによって、アモルファス状態と結晶化状態とを遷移する性質を用いて記憶する素子である。相変化メモリで構成されるセルにおいて、電流によるジュール熱で相変化を起こして書き込みを行う場合、図１０に示すように、低抵抗状態（セット状態、結晶状態）から高抵抗状態（リセット状態、アモルファス状態）に遷移させる場合には、大きな電流を短時間流す。また、逆に高抵抗状態（リセット状態、アモルファス状態）から低抵抗状態（セット状態、結晶状態）に遷移させる場合は、比較的少ない電流を長時間流す必要がある。これに対し、読み出しを行う場合には、図１０に示すように、書き込みの場合に比べてより小さな電流を流せばよい。
【０００３】
上記のような書き込み・読み出しを行う相変化メモリ装置が特許文献１において開示されている。この相変化メモリ装置は、複数のメモリセルを含む相変化メモリアレイと、第１動作モード（書き込み動作モード）では、制御信号（書き込み活性信号）に応答して第１電圧（電源電圧）を昇圧して第１制御電圧（選択されたメモリセルの相変化を起こすために十分に高い電圧）として出力し、第２動作モード（読み出し動作モード）または第３動作モード（待機モード）では、制御信号に応答して第１電圧を昇圧して第２制御電圧（第１制御電圧より低く、第１電圧より高い電圧）として出力する書き込み昇圧回路と、第１動作モードで、第１制御電圧によって駆動され、選択されたメモリセルにデータを書き込む書き込みドライバと、を備える。なお、昇圧回路としては、容量素子を用いたチャージポンプ回路が一般に用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
相変化メモリに必要とされる高い電源電圧を発生させるためには昇圧回路を用いれば良い。ところで、昇圧回路に接続する外部電源電圧が低くなればなるほど、また、必要な電圧が高くなればなるほど、昇圧回路における昇圧の段数、すなわち昇圧回路を構成する多段構成のチャージポンプ回路に用いる容量素子の数を増やす必要がある。容量素子の数が増えるということは、昇圧を行うためだけに必要となる電流消費量が増加してしまうことになる。例えば、本願発明者らの検討によれば、所定の外部電源電圧について容量素子を２段用いた場合の電流変換効率は、４５％程度であり、一方、容量素子を３段用いた場合は、２８％程度であった。ここで、電流変換効率＝（昇圧電圧から負荷回路への電流）／（昇圧電圧回路に供給される電流）、で表現される。つまり、容量素子を３段用いた場合には、残りの７２％は、電圧を昇圧するためだけにスイッチング素子などにおいて消費されていることとなる。したがって、半導体記憶装置の消費電流を削減するためには、書き込み動作において昇圧の段数が多い昇圧回路における消費電流を削減することが課題となる。
【課題を解決するための手段】
【０００７】
そこで、本願発明者は、半導体記憶装置の消費電流を削減するためには、書き込み動作において、昇圧の段数が多い昇圧回路の負荷を軽くする（電流供給量を少なくする）ことが望ましいと考え、本発明を創案するに至った。
【０００８】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、抵抗変化型素子と、抵抗変化型素子へのデータの書き込み及び読み出しを制御するメモリセルトランジスタと、を備え、メモリセルトランジスタは、抵抗変化型素子に対し、第１の動作モードの時に第１電位に基づく電流を供給し、第２の動作モードの時に、第１電位に基づく電流を供給し、引き続いて第１電位よりも高い第２電位に基づく電流を供給する。
【発明の効果】
【０００９】
本発明によれば、第２の動作モード（書き込み動作）において、消費電流を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体記憶装置の主要部を表す回路図である。
【図２】ＶＰＳジェネレータの回路図である。
【図３】ＶＰＰジェネレータの回路図である。
【図４】レベルシフト回路の回路図である。
【図５】ライトドライバ回路の回路図である。
【図６】ライトリードラッチ回路の回路図である。
【図７】本発明の実施例に係る半導体記憶装置のライトモードにおける各部の動作を表すタイミングチャートである。
【図８】本発明の実施例に係る半導体記憶装置のリードモードにおける各部の動作を表すタイミングチャートである。
【図９】本発明の実施例に係る半導体記憶装置の構成を示す図である。
【図１０】相変化メモリにおける書き込み時および読み出し時の動作電流を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る半導体記憶装置は、抵抗変化型素子（図１のＲＰに対応）と、抵抗変化型素子へのデータの書き込み及び読み出しを制御するメモリセルトランジスタ（図１のＭＮ０）と、を備え、メモリセルトランジスタは、抵抗変化型素子に対し、第１の動作モード（読み出し動作モード）の時に第１電位（図１のＶＰＳ）に基づく電流を供給し、第２の動作モード（書き込み動作モード）の時に、第１電位に基づく電流を供給し、引き続いて第１電位よりも高い第２電位（図１のＶＰＰ）に基づく電流を供給する。
【００１２】
半導体記憶装置において、抵抗変化型素子とメモリセルトランジスタとが直列接続されて単位のメモリセル（図１のＰＣ）を構成し、メモリセルをマトリクス状に配置したメモリセルアレイと、メモリセルアレイの列方向に複数のメモリセルの一端を共通に接続するビット線（図１のＬＢＬ等）と、メモリセルアレイの行方向に複数のメモリセルトランジスタのゲートを共通に接続するワード線（図１のＳＷＬ等）と、ビット線を駆動する書き込み駆動部（図１の２２に対応）と、ワード線を駆動するワード線駆動部（図１のＳＷＤＢＬＫに対応）と、第１および第２電位のそれぞれの供給源となる第１および第２の昇圧回路（図１の１１、１２に対応）と、を備え、第１の動作モードの時に、書き込み駆動部は、第１電位でビット線を駆動し、ワード線駆動部は、第１電位でワード線を駆動し、第２の動作モードの時に、書き込み駆動部は、第１電位でビット線を駆動し、ワード線駆動部は、第１電位でワード線を駆動し、その後、書き込み駆動部は、第１または第２電位でビット線を駆動すると共に、ワード線駆動部は、第２電位でワード線を駆動するようにしてもよい。
【００１３】
半導体記憶装置において、第１および２の昇圧回路は、多段構成のチャージポンプ回路で構成され、第２の昇圧回路は、第１の昇圧回路に対し昇圧段数が多くともよい。
【００１４】
半導体記憶装置において、第２の動作モードは、書き込みモードであって、書き込みモード時に、書き込み駆動部は、抵抗変化型素子に対して第１状態に書き込みを行う場合に、第１電位でビット線を駆動し、抵抗変化型素子に対して第２状態に書き込みを行う場合に、第２電位でビット線を駆動するようにしてもよい。
【００１５】
半導体記憶装置において、第１電位でのビット線駆動の期間は、第２電位でのビット線駆動の期間に比べて長くともよい。
【００１６】
半導体記憶装置において、抵抗変化型素子において、第１および第２状態は、それぞれ低抵抗状態および高抵抗状態であってもよい。
【００１７】
半導体記憶装置において、抵抗変化型素子は、第１および第２状態間で相変化する材料を含み、相変化材料が第１状態において結晶状態であって、第２状態においてアモルファス状態であるようにプログラムされるようにしてもよい。
【００１８】
半導体記憶装置において、書き込みモード時において、アクティブコマンドによってワード線駆動部が活性化され、引き続くライトコマンドによって書き込み駆動部が活性化されるようにしてもよい。
【００１９】
以上のような半導体記憶装置によれば、メモリセルトランジスタのゲートの電位レベルを高い昇圧電圧である第２電位（ＶＰＰ）に昇圧する際に、ゲート非活性時の電位レベルである接地レベル（ＶＳＳ）から昇圧するのではなく、ＶＰＰよりも低くＶＳＳよりも高い電位レベルである第１電位（ＶＰＳ）に昇圧された状態からＶＰＰへ昇圧する。したがって、電流変換効率の低いＶＰＰの昇圧回路（第２の昇圧回路）の負荷を軽くして半導体記憶装置としての消費電流を削減することができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例に係る半導体記憶装置の主要部を表す回路図である。図１において、半導体記憶装置は、ＶＰＳジェネレータ１１、ＶＰＰジェネレータ１２、ＸデコーダＸｄｅｃ、ＹデコーダＹｄｅｃ、サブワード部ＳＷＤＢＬＫ、レベルシフト回路１３、アンプ部ＡＭＰＢＬＫ、スイッチ部ＳＷＴＢＬＫ、メモリセルＰＣを備える。メモリセルＰＣは、スイッチ部ＳＷＴＢＬＫで駆動されるローカルビット線ＬＢＬとサブワード部ＳＷＤＢＬＫで駆動されるサブワード線ＳＷＬとのそれぞれの交点にマトリクス状に配置される。
【００２２】
図２は、ＶＰＳジェネレータの回路図である。ＶＰＳジェネレータ１１は、容量素子Ｃ１とスイッチ素子ＳＷ１、ＳＷ２とを備える２段構成のチャージポンプによる昇圧回路である。容量素子Ｃ１は、一端を入力端Ｎ１、他端をノードＮ２に接続し、スイッチ素子ＳＷ１は、一端を電源ＶＤＤ（例えばＶＣＣ）、他端をノードＮ２に接続し、スイッチ素子ＳＷ２は、一端を出力端Ｎ３、他端をノードＮ２に接続する。
【００２３】
ここで、図２（Ａ）に示すように、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフとし、入力端Ｎ１をＶＳＳ（接地）とする。この場合、容量素子Ｃ１の一端は接地電位であり、他端（ノードＮ２）は電源ＶＤＤとなる。次に、図２（Ｂ）に示すように、スイッチ素子ＳＷ１をオフ、スイッチ素子ＳＷ２をオンとし、入力端Ｎ１をＶＤＤとする。この場合、入力端Ｎ１の電位はＶＤＤであり、容量素子Ｃ１の両端間の電位は保持されたままであるので、ノードＮ２、すなわち出力端Ｎ３の電位は、２×ＶＤＤとなる。図２（Ａ）、（Ｂ）に示す接続状態を交互に繰り返すことで、出力端Ｎ３に、ＶＰＳ＝２×ＶＤＤの昇圧電位が得られる。
【００２４】
図３は、ＶＰＰジェネレータの回路図である。ＶＰＰジェネレータ１２は、容量素子Ｃ２、Ｃ３とスイッチ素子ＳＷ３〜ＳＷ７とを備える３段構成のチャージポンプによる昇圧回路である。容量素子Ｃ２は、一端を入力端Ｎ４、他端をノードＮ５に接続し、スイッチ素子ＳＷ３は、一端を電源ＶＤＤ（例えばＶＣＣ）、他端をノードＮ５に接続し、スイッチ素子ＳＷ４は、一端をノードＮ５、他端をノードＮ６に接続する。スイッチ素子ＳＷ５は、一端をＶＳＳ（接地）、他端をノードＮ６に接続し、容量素子Ｃ３は、一端を入力端Ｎ６、他端をノードＮ７に接続し、スイッチ素子ＳＷ６は、一端を電源ＶＤＤ（例えばＶＣＣ）、他端をノードＮ７に接続し、スイッチ素子ＳＷ７は、一端をノードＮ７、他端を出力端Ｎ８に接続する。
【００２５】
ここで、図３（Ａ）に示すように、スイッチ素子ＳＷ３、ＳＷ５、ＳＷ６をオン、スイッチ素子ＳＷ４、ＳＷ７をオフとし、入力端Ｎ１をＶＳＳ（接地）とする。この場合、容量素子Ｃ２の一端は接地電位であり、他端（ノードＮ５）は電源ＶＤＤとなる。また、容量素子Ｃ３の一端（ノードＮ６）は接地電位であり、他端（ノードＮ７）は電源ＶＤＤとなる。次に、図３（Ｂ）に示すように、スイッチ素子ＳＷ３、ＳＷ５、ＳＷ６をオフ、スイッチ素子ＳＷ４、ＳＷ７をオンとし、入力端Ｎ４をＶＤＤとする。この場合、入力端Ｎ１の電位はＶＤＤであり、容量素子Ｃ１の両端間の電位は保持されたままであるので、ノードＮ５、Ｎ６の電位は、２×ＶＤＤとなり、さらに、容量素子Ｃ３の両端間の電位は保持されたままであるので、ノードＮ７、すなわち出力端Ｎ８の電位は、３×ＶＤＤとなる。図３（Ａ）、（Ｂ）に示す接続状態を交互に繰り返すことで、出力端Ｎ８に、ＶＰＰ＝３×ＶＤＤの昇圧電位が得られる。ここで、ＶＰＰ＞ＶＰＳの関係にあり、使われる容量素子の数は、ＶＰＰジェネレータ１２の方が多い。
【００２６】
図１において、ＸデコーダＸｄｅｃは、行アドレス信号Ｘａｄを入力してデコードし、信号ＳＷＥＮＴｊ（ｊ＝０〜ｍ）をレベルシフト回路１３に、活性化信号ＳＡＥＮ、信号ＳＬＤＩＮＴ、信号ＲｏｗＳＥＬＥＢをアンプ部ＡＭＰＢＬＫに、信号ＳＷＴｉ（ｉ＝０〜ｎ）をスイッチ部ＳＷＴＢＬＫに、メインワード線信号ＭＷＬｉ（ｉ＝０〜ｑ）をサブワード部ＳＷＤＢＬＫに出力する。
【００２７】
ＹデコーダＹｄｅｃは、列アドレス信号Ｙａｄを入力してデコードし、信号ＷＲＴＢをレベルシフト回路１３に、リセット信号ＲＳＴＥＮ、セット信号ＳＴＥＮ、信号ＤＩＮＢ、信号ＤＯＵＴＢをアンプ部ＡＭＰＢＬＫに出力する。また、アンプ部ＡＭＰＢＬＫから信号ＤＱ、ＤＱＢを入力する。
【００２８】
メモリセルＰＣは、ローカルビット線（ｌｏｃａｌ  ｂｉｔ  ｌｉｎｅ）ＬＢＬとグランド端子（接地）との間に、直列接続される相変化素子ＲＰ及びメモリセルトランジスタＭＮ０を含む。メモリセルトランジスタＭＮ０は、ゲート（制御電極）をサブワード線（ｓｕｂ  ｗｏｒｄ  ｌｉｎｅ）ＳＷＬに接続し、ソースを接地し、ドレインを相変化素子ＲＰを介してローカルビット線ＬＢＬに接続する。
【００２９】
サブワード部ＳＷＤＢＬＫは、サブワード線駆動回路ＳＷＤｉｊ（ｉ＝０〜ｑ、ｊ＝０〜ｍ）を備える。サブワード線駆動回路ＳＷＤｉｊは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１を備える。ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、ゲートを共通にメインワード線信号ＭＷＬｉに接続する。ＮＭＯＳトランジスタＭＮ１は、ソースを接地し、ドレインをサブワード線ＳＷＬに接続する。ＰＭＯＳトランジスタＭＰ１は、ソースにサブワード選択線信号ＦＸＴｊを与え、ドレインをサブワード線ＳＷＬに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地し、ドレインをサブワード線ＳＷＬに接続し、ゲートにサブワード選択線信号ＦＸＢｊを与える。
【００３０】
このような構成のサブワード部ＳＷＤＢＬＫは、行アドレス信号Ｘａｄの一部をデコードしたメインワード線信号ＭＷＬｉ（ｉ＝０〜ｑ）及びサブワード選択線信号ＦＸＴｊ（ｊ＝０〜ｍ）、ＦＸＢｊを入力としてサブワード線信号ＳＷＬを出力する。ここで、サブワード線ＳＷＬの電位は、レベルシフト回路１３によって、ＶＰＰあるいはＶＰＳとなるように制御される。
【００３１】
レベルシフト回路１３の一例を図４に示す。レベルシフト回路１３は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４、インバータ回路ＩＮＶ１、ＩＮＶ２を備える。ＮＭＯＳトランジスタＭＮ２１は、ソースを接地し、ドレインをＰＭＯＳトランジスタＭＰ２３のドレインおよびＰＭＯＳトランジスタＭＰ２４のゲートに接続し、ゲートに信号ＳＷＥＮＴｊを与える。ＮＭＯＳトランジスタＭＮ２２は、ソースを接地し、ドレインをＰＭＯＳトランジスタＭＰ２４のドレインおよびＰＭＯＳトランジスタＭＰ２３のゲートに接続し、信号ＳＷＥＮＴｊをインバータ回路ＩＮＶ２で反転した信号をゲートに与える。インバータ回路ＩＮＶ２の出力からサブワード選択線信号ＦＸＢｊが出力され、ＰＭＯＳトランジスタＭＰ２４のドレインからサブワード選択線信号ＦＸＴｊが出力される。
【００３２】
ＰＭＯＳトランジスタＭＰ２１は、ソースをＶＰＳに接続し、ドレインをＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のソースに接続し、信号ＷＲＴＢをインバータ回路ＩＮＶ１で反転した信号をゲートに与える。ＰＭＯＳトランジスタＭＰ２２は、ソースをＶＰＰに接続し、ドレインをＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のソースに接続し、信号ＷＲＴＢをゲートに与える。
【００３３】
このような構成のレベルシフト回路１３は、行アドレス信号Ｘａｄの一部をデコードした信号ＳＷＥＮＴｊに対応してサブワード選択線信号ＦＸＴｊ、ＦＸＢｊをサブワード部ＳＷＤＢＬＫに出力する。サブワード選択線信号ＦＸＴｊは、ライトモード時にＬとなる信号ＷＲＴＢによってＶＰＰの電位とされ、リードモード時にＨとなる信号ＷＲＴＢによってＶＰＳの電位とされる。
【００３４】
図１において、スイッチ部ＳＷＴＢＬＫは、複数のローカルビット線ＬＢＬとグローバルビット線（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ）ＧＢＬとを接続するためのスイッチ素子ＳＴｉ（ｉ＝０〜ｎ）で構成され、スイッチ素子ＳＴｉの一端はグローバルビット線ＧＢＬに接続され、他端はローカルビット線ＬＢＬに接続される。スイッチ素子ＳＴｉは、行アドレス信号Ｘａｄの一部をデコードした信号ＳＷＴｉに応じて開閉が制御される。
【００３５】
アンプ部ＡＭＰＢＬＫは、グローバルビット線ＧＢＬからのデータの読み出し／書き込みを行う。アンプ部ＡＭＰＢＬＫは、リードデータの読み出し及び増幅を行うセンスアンプ回路（Ｓｅｎｓｅ  Ａｍｐ）２１と、相変化メモリの書き込みデータを制御するライトドライバ回路（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）２２と、相変化メモリの読み出し／書き込みデータを保持するライトリードラッチ回路（ＷＲラッチ）２３とを含む。
【００３６】
センスアンプ回路２１は、活性化信号ＳＡＥＮを受けて活性化され、グローバルビット線ＧＢＬからのデータを増幅して信号ＳＡＬＤ、ＳＡＬＤＢとしてライトリードラッチ回路２３に出力する。なお、活性化信号ＳＡＥＮは、行アドレス信号Ｘａｄに対応して活性化される。
【００３７】
ライトドライバ回路２２の一例を図５に示す。ライトドライバ回路２２は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４を備える。ＮＭＯＳトランジスタＭＮ１１は、ドレインをＰＭＯＳトランジスタＭＰ１１のドレインおよびＰＭＯＳトランジスタＭＰ１３のゲートに接続し、ソースをＮＭＯＳトランジスタＭＮ１３のドレインに接続し、ゲートにリセット信号ＲＳＴＥＮを与える。ＮＭＯＳトランジスタＭＮ１２は、ドレインをＰＭＯＳトランジスタＭＰ１２のドレインおよびＰＭＯＳトランジスタＭＰ１４のゲートに接続し、ソースをＮＭＯＳトランジスタＭＮ１４のドレインに接続し、ゲートにセット信号ＳＴＥＮを与える。ＮＭＯＳトランジスタＭＮ１３は、ソースを接地し、ゲートに信号／ＤＱを与える。ＮＭＯＳトランジスタＭＮ１４は、ソースを接地し、ゲートに信号ＤＱを与える。ＰＭＯＳトランジスタＭＰ１１は、ソースをＶＰＰに接続し、ゲートにリセット信号ＲＳＴＥＮを与える。ＰＭＯＳトランジスタＭＰ１２は、ソースをＶＰＰに接続し、ゲートにセット信号ＳＴＥＮを与える。ＰＭＯＳトランジスタＭＰ１３は、ソースをＶＰＰに接続し、ゲートをＮＭＯＳトランジスタＭＮ１１のドレインに接続し、ドレインをグローバルビット線ＧＢＬに接続する。ＰＭＯＳトランジスタＭＰ１４は、ソースをＶＰＳに接続し、ゲートをＮＭＯＳトランジスタＭＮ１２のドレインに接続し、ドレインをグローバルビット線ＧＢＬに接続する。
【００３８】
このような構成のライトドライバ回路２２は、選択対象となる相変化素子ＲＰをリセット状態とする時（／ＤＱ：Ｈに対応）には、リセット信号ＲＳＴＥＮをＨとし、セット信号ＳＴＥＮをＬとし、ＰＭＯＳトランジスタＭＰ１３をオンとし、ＰＭＯＳトランジスタＭＰ１４をオフとし、グローバルビット線ＧＢＬにＶＰＰを供給する。一方、相変化素子ＲＰをセット状態とする時（ＤＱ：Ｈに対応）には、セット信号ＳＴＥＮをＨとし、リセット信号ＲＳＴＥＮをＬとし、ＰＭＯＳトランジスタＭＰ１４をオンとし、ＰＭＯＳトランジスタＭＰ１３をオフとし、グローバルビット線ＧＢＬにＶＰＳを供給する。つまり、相変化素子ＲＰをリセット状態とする際には高い電圧であるＶＰＰを供給し、相変化素子ＲＰをセット状態とする際にはそれよりも低い電圧であるＶＰＳを供給するように構成される。また、ＶＰＰ、ＶＰＳそれぞれの供給時間（パルス幅）は、リセット信号ＲＳＴＥＮ及びセット信号ＳＴＥＮの活性化時間に対応している。
【００３９】
ライトリードラッチ回路２３の一例を図６に示す。ライトリードラッチ回路２３は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ４２、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３４、インバータ回路ＩＮＶ１１、ＩＮＶ１２、ＮＯＲ回路ＮＯＲ１１、ＮＯＲ１２、ＮＡＮＤ回路ＮＡＮＤ１１、ＮＡＮＤ１２を備える。
【００４０】
ＮＯＲ回路ＮＯＲ１１は、信号ＤＯＵＴＢ、ＲｏｗｓｅｌｅＢを入力し、信号ＤＯＵＴＴをＮＡＮＤ回路ＮＡＮＤ１１、ＮＡＮＤ１２のそれぞれの一方の入力端に出力する。ＮＯＲ回路ＮＯＲ１２は、信号ＤＩＮＢ、ＲｏｗｓｅｌｅＢを入力し、信号ＤＩＮＴをＮＭＯＳトランジスタＭＮ３１、ＭＮ３５のゲートに出力する。ＮＭＯＳトランジスタＭＮ３２は、ソースを接地（ＶＳＳ）し、ドレインをＮＭＯＳトランジスタＭＮ３１のソースに接続し、ゲートに信号ＤＱを与える。ＮＭＯＳトランジスタＭＮ３４は、ソースを接地し、ドレインをＮＭＯＳトランジスタＭＮ３３のソースに接続し、ゲートに信号ＳＡＬＤを与える。ＮＭＯＳトランジスタＭＮ３３は、ゲートに信号ＳＬＤＩＮＴを与え、ドレインをＮＭＯＳトランジスタＭＮ３１のドレインと共に、ＮＡＮＤ回路ＮＡＮＤ１１の他方の入力端、およびＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＮＭＯＳトランジスタＭＮ３９、ＭＮ４０で構成されるラッチ回路の一方の入出力端に接続する。
【００４１】
ＮＡＮＤ回路ＮＡＮＤ１１は、出力をＰＭＯＳトランジスタＭＰ３４のゲートおよびインバータ回路ＩＮＶ１１を介してＮＭＯＳトランジスタＭＮ４１のゲートに接続する。ＰＭＯＳトランジスタＭＰ３３は、ソースを電源ＶＣＣに接続し、ドレインをＮＭＯＳトランジスタＭＮ４１のドレインに接続し、ゲートをＮＡＮＤ回路ＮＡＮＤ１２の出力に接続する。ＮＭＯＳトランジスタＭＮ４１は、ソースを接地し、ドレインから信号ＤＱを出力する。
【００４２】
ＮＭＯＳトランジスタＭＮ３６は、ソースを接地し、ドレインをＮＭＯＳトランジスタＭＮ３５のソースに接続し、ゲートに信号ＤＱＢを与える。ＮＭＯＳトランジスタＭＮ３８は、ソースを接地し、ドレインをＮＭＯＳトランジスタＭＮ３７のソースに接続し、ゲートに信号ＳＡＬＤＢを与える。ＮＭＯＳトランジスタＭＮ３７は、ゲートに信号ＳＬＤＩＮＴを与え、ドレインをＮＭＯＳトランジスタＭＮ３５のドレインと共にＮＡＮＤ回路ＮＡＮＤ１２の他方の入力端およびラッチ回路の他方の入出力端に接続する。
【００４３】
ＮＡＮＤ回路ＮＡＮＤ１２は、出力をＰＭＯＳトランジスタＭＰ３３のゲートおよびインバータ回路ＩＮＶ１２を介してＮＭＯＳトランジスタＭＮ４２のゲートに接続する。ＰＭＯＳトランジスタＭＰ３４は、ソースを電源ＶＣＣに接続し、ドレインをＮＭＯＳトランジスタＭＮ４２のドレインに接続し、ゲートをＮＡＮＤ回路ＮＡＮＤ１１の出力に接続する。ＮＭＯＳトランジスタＭＮ４２は、ソースを接地し、ドレインから信号ＤＱＢを出力する。
【００４４】
ソースを電源ＶＣＣに接続するＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、それぞれソースを接地するＮＭＯＳトランジスタＭＮ３９、ＭＮ４０とインバータを構成し、インバータの入出力を互いに接続してラッチ回路を構成する。ラッチ回路の一方の入出力端から信号ＤＱＢＬを出力し、他方の入出力端から信号ＤＱＬを出力する。
【００４５】
このような構成のライトリードラッチ回路２３は、行アドレス信号Ｘａｄの一部を其々デコードした信号ＳＬＤＩＮＴ：Ｈ、ＲｏｗＳＥＬＥＢ：Ｌとなって其々活性状態（選択状態）をとるとき、センスアンプ回路２１から読み出された相補のデータである信号ＳＡＬＤ、ＳＡＬＤＢは、信号ＤＱＬ、ＤＱＢＬとしてラッチ回路にラッチされる。そして、リードモードとなった時にＤＯＵＴＢ：Ｌ、ＤＩＮＢ：Ｈとなり、それに応じて、ラッチされたデータが其々信号ＤＱ、ＤＱＢとして読み出される。
【００４６】
一方、ライトモードとなった時には、ＤＯＵＴＢ：Ｈ、ＤＩＮＢ：Ｌとなり、信号ＤＱ、ＤＱＢが其々ラッチ回路に上書きされる。ライトモードの時には、ライトドライバ回路２２が相変化素子ＲＰにデータを書き込むと共に、ライトリードラッチ回路２３のデータも書き換える。このように動作することで、ライトモードに続いてリードモードが到来した場合には、相変化素子ＲＰに再度アクセスすることなくライトリードラッチ回路２３からデータを読み出すことが可能となる。
【００４７】
次に、図７、８を参照して、半導体記憶装置のリード・ライト動作について主要部を中心に説明する。ここで、選択・・・と表記された信号は、複数の信号の内、選択対象とされた信号・・・を意味する。
【００４８】
図７は、半導体記憶装置のライトモードにおける各部の動作を表すタイミングチャートである。まず、ＡＣＴコマンドと共にアドレス端子から行アドレス信号Ｘａｄを受けると、行アドレス信号Ｘａｄによって選択されたサブワード線（選択ＳＷＬ）が活性化され、サブワード線の電位が上昇する。この電位はレベルシフト回路１３によってＶＰＳとなっている。１本の選択ＳＷＬによって複数の相変化素子ＲＰが活性化されるが、その内の１つをスイッチ部ＳＷＴＢＬＫによって選択し、データをセンスアンプ回路２１に読み出し、ライトリードラッチ回路２３においてラッチデータとして保持する。
【００４９】
次に、ＷＲＩＴＥコマンドと共にアドレス端子から列アドレス信号Ｙａｄ及びデータ入出力端子からデータＤＱを受けると、ライトドライバ回路２２からデータＤＱのＨ／Ｌに応じた信号が、リセット信号ＲＳＴＥＮ（選択ＲＳＴＥＮ）、セット信号ＳＴＥＮ（選択ＳＴＥＮ）のパルス幅に応じた期間分、グローバルビット線ＧＢＬに供給され、選択対象の相変化素子ＲＰに書き込まれる。この場合、ライトモード時にはリードモード時と比較して大きな電流量が要求されるため、選択されたサブワード線ＳＷＬの電位をＶＰＳから更に上昇させてＶＰＰとする（メモリセルトランジスタＭＮ０のＶｇｓを大きくする）。その結果、選択された相変化素子ＲＰにデータが書き込まれる。また先の説明の通り、同じデータがライトリードラッチ回路２３においてラッチされているデータに対し上書きされる。その後、半導体記憶装置をアイドル（ＩＤＬＥ）状態に戻すためのＰＲＥコマンドが入力されると各制御信号は待機状態となる。
【００５０】
図８は、半導体記憶装置のリードモードにおける各部の動作を表すタイミングチャートである。リードモードにおいて、ＲＥＡＤコマンドが到来するまではライトモードにおける各部の動作のタイミングチャートと同一であり、メモリセルトランジスタＭＮ０の制御電極は、ＶＳＳ→ＶＰＳの昇圧が行われる。メモリセルトランジスタＭＮ０の制御電極にＶＰＳの電位が供給されることでセンスアンプ回路２１においてデータを読み出すことが出来る。ライトモードと同じくＰＲＥコマンドで待機状態となる。
【００５１】
図９は、本発明の実施例に係る半導体記憶装置の全体図を示す。図１に示した回路構成は、図９におけるＹＤＥＣ、ＸＤＥＣに囲まれた一部に相当するものである。図７、８において、１つのデータに係るタイミングチャートに着目して説明したが、実際のＡＣＴコマンド時には複数の選択ＳＷＬがＶＳＳからＶＰＳへ遷移し（例えば５１２本の選択ＳＷＬ）、その後のＷＲＩＴＥ時にはそれよりも少ない数の選択ＳＷＬ（例えば１本）がＶＰＳからＶＰＰへ遷移する。この様に、実際にライトされるアドレスに対応して選択ＳＷＬの電位を制御することで、ライト時に全体の選択ＳＷＬの電位を制御する場合と比べて消費電流をより低減することが可能となる。
【００５２】
以上の説明では、ライト時のセット用電圧と、リード時のメモリセルトランジスタＭＮ０の制御電極用電圧とに対しＶＰＳを兼用している。しかし、リード時において、センスアンプ回路２１の読み出しに支障がなければ、リード時におけるメモリセルトランジスタＭＮ０の制御電極用電圧は、ＶＰＳではなく半導体記憶装置の電源であるＶＣＣなどを用いても良い。ＶＣＣを用いることでＶＰＳジェネレータ１１における無駄な電流消費を更に少なくすることが可能である。
【００５３】
また、ここでは、ＶＰＳジェネレータ１１、ＶＰＰジェネレータ１２を昇圧電源回路としたが、これらは外部電源の電位によって、昇圧電源回路、降圧電源回路のいずれの形態も取りうる。
【００５４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５５】
１１  ＶＰＳジェネレータ
１２  ＶＰＰジェネレータ
１３  レベルシフト回路
２１  センスアンプ回路（Ｓｅｎｓｅ  Ａｍｐ）
２２  ライトドライバ回路（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）
２３  ライトリードラッチ回路（ＷＲラッチ）
ＡＭＰＢＬＫ  アンプ部
Ｃ１〜Ｃ３  容量素子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２  インバータ回路
ＭＮ０  メモリセルトランジスタ
ＭＮ１１〜ＭＮ１４、ＭＮ２１、ＭＮ２２、ＭＮ３１〜ＭＮ４２  ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１４、ＭＰ２１〜ＭＰ２４、ＭＰ３１〜ＭＰ３４  ＰＭＯＳトランジスタ
ＮＡＮＤ１１、ＮＡＮＤ１２  ＮＡＮＤ回路
ＮＯＲ１１、ＮＯＲ１２  ＮＯＲ回路
ＰＣ  メモリセル
ＲＰ  相変化素子
ＳＷ１〜ＳＷ７  スイッチ素子
ＳＷＤＢＬＫ  サブワード部
ＳＷＴＢＬＫ  スイッチ部
Ｘｄｅｃ  Ｘデコーダ
Ｙｄｅｃ  Ｙデコーダ
【図１】
2011065713.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成22年9月27日(2010.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧を昇圧することで第２の電圧を発生する第１の電源発生回路と、
前記第１の電圧を昇圧することで第３の電圧を発生する第２の電源発生回路と、
ワード線と、
前記ワード線が制御電極に接続されるメモリセルトランジスタ及び前記メモリセルトランジスタと接続されるメモリセルを含むメモリセルユニットと、
前記第１及び第２の電源発生回路から其々前記第２及び第３の電圧を供給され、前記第２の電圧の供給後に前記第３の電圧を続けて前記ワード線に供給するワード線制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線制御回路は、ライト動作のときに前記第２の電圧の供給後に前記第３の電圧を続けて前記ワード線に供給し、リード動作のときに前記第３の電圧を供給することなく前記第２の電圧を前記ワード線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルユニットの前記メモリセルは抵抗変化型素子であって、前記抵抗変化型素子は前記第２の電圧を供給されてセット状態となり、前記第３の電圧を供給されて前記セット状態よりも抵抗の高いリセット状態となる事を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線制御回路は、前記第１の電源発生回路と接続された第１のスイッチ及び前記第２の電源発生回路と接続された第２のスイッチを備えたレベルシフト回路を備え、
前記リード動作のときに前記第１のスイッチはＯＮ状態且つ前記第２のスイッチはＯＦＦ状態であり、前記ライト動作のときに前記第１のスイッチはＯＮ状態からＯＦＦ状態へと変化し且つ前記第２のスイッチはＯＦＦ状態からＯＮ状態へと変化することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１及び第２の電源発生回路はそれぞれ多段構成のチャージポンプ回路で構成されており、前記第２の電源発生回路は、前記第１の電源発生回路に対して前記チャージポンプ回路の段数が多いことを特徴とする請求項１に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、抵抗変化型素子と、抵抗変化型素子へのデータの書き込み及び読み出しを制御するメモリセルトランジスタと、を備え、メモリセルトランジスタは、抵抗変化型素子に対し、第１の動作モードの時に第１電位に基づく電流を供給し、第２の動作モードの時に、第１電位に基づく電流を供給し、引き続いて第１電位よりも高い第２電位に基づく電流を供給する。
また、本発明の他のアスペクト（側面）に係る半導体記憶装置は、第１の電圧を昇圧することで第２の電圧を発生する第１の電源発生回路と、第１の電圧を昇圧することで第３の電圧を発生する第２の電源発生回路と、ワード線と、ワード線が制御電極に接続されるメモリセルトランジスタ及びメモリセルトランジスタと接続されるメモリセルを含むメモリセルユニットと、第１及び第２の電源発生回路から其々第２及び第３の電圧を供給され、第２の電圧の供給後に第３の電圧を続けてワード線に供給するワード線制御回路と、を備える。