(57)【要約】      （修正有）【課題】Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。【解決手段】ＧａＡｓ基板１１上に形成された素子領域１６と、第１のリセス領域２５と、第２のリセス領域２６と、第１のリセス領域２５外の素子領域１６上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、第２のリセス領域２６の表面の一部に接し、第１のリセス領域２５の表面の一部に接するゲート電極１５を具備し、最下層が、第１のリセス領域２５、および第２のリセス領域２６の表面の一部に接するように、隙間を有して形成された第１のＴｉ層２９と、第１のＴｉ層２９上に、第１のＴｉ層２９の隙間を埋めるように形成されたＡｌ層３０と、Ａｌ層３０上に形成されたＰｔ層３２と、Ｐｔ層上に形成されたＡｕ層３３と、を含むように構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
化合物半導体基板上に形成された素子領域と、
この素子領域に形成された第１のリセス領域と、
前記第１のリセス領域外の前記素子領域上に、互いに離間して形成されたドレイン電極およびソース電極と、
下部が前記第１のリセス領域の表面の一部に接するとともに、上部が前記第１のリセス領域外の前記素子領域の表面の一部に接するように形成されたゲート電極と、
を具備し、
前記ゲート電極は、最下層が、前記第１のリセス領域の表面の一部、および前記第１のリセス領域外の前記素子領域の表面の一部に接するように、隙間を有して形成された第１のＴｉ層と、
この第１のＴｉ層上に、前記第１のＴｉ層の隙間を埋めるように形成されたＡｌ層と、
このＡｌ層上に形成されたＰｔ層と、
このＰｔ層上に形成されたＡｕ層と
を含むように構成されたことを特徴とする半導体装置。
【請求項２】
前記Ａｌ層と前記Ｐｔ層との間に、第２のＴｉ層が形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＴｉ層は、５０Åよりも厚く、かつ、１０００Åよりも薄い厚さであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、Ｔ型またはＹ型であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１のリセス領域は、前記素子領域に形成された第２のリセス領域内に形成され、
前記ゲート電極は、この下部が前記第１のリセス領域の表面の一部に接するとともに、上部が前記第２のリセス領域の表面の一部に接するように形成されたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記化合物半導体基板はＧａＡｓ基板であり、
前記素子領域は、このＧａＡｓ基板上に形成されたｎ型のＧａＡｓ層と、
このＧａＡｓ層上に形成されたｎ型のＡｌＧａＡｓ層と、
このＡｌＧａＡｓ層上に形成されたｎ＋型のＧａＡｓ層と、
を具備し、
前記第１のリセス領域は、前記ｎ＋型のＧａＡｓ層に形成され、
前記第２のリセス領域は、前記ＡｌＧａＡｓ層の表面に形成されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記化合物半導体基板はＧａＡｓ基板であり、
前記素子領域は、このＧａＡｓ基板上に形成された第１のｎ型のＡｌＧａＡｓ層と、
この第１のＡｌＧａＡｓ層上に形成されたノンドープＩｎＧａＡｓ層と、
このＩｎＧａＡｓ層上に形成された第２のｎ型のＡｌＧａＡｓ層と、
この第２のＡｌＧａＡｓ層上に形成されたｎ＋型のＧａＡｓ層と、
を具備し、
前記第１のリセス領域は、前記ｎ＋型のＧａＡｓ層に形成され、
前記第２のリセス領域は、前記第２のＡｌＧａＡｓ層の表面に形成されたことを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ドレイン電極、前記ソース電極、および前記ゲート電極は、それぞれ複数形成されたことを特徴とする請求項６または７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＧａＡｓなどの高周波動作に適した半導体材料を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
ＧａＡｓ等の化合物半導体からなる電界効果トランジスタ（以下、ＦＥＴと称す）において、ＡｌＧａＡｓ層とショットキー接合するＴｉを含むゲート電極が広く用いられている。しかし、Ｔｉは比較的抵抗が大きい金属である。そこで、この上に抵抗の小さいＰｔおよびＡｕを積層することにより、抵抗の小さなゲート電極が形成されることが一般に知られている。（特許文献１等参照）。
【０００３】
この特許文献１にかかるＦＥＴは、チャネルとなるＡｌＧａＡｓ層の表面に凹状の溝が形成された構造、すなわち、リセス構造を有するものであり、このリセス領域上にゲート電極を形成することにより、ＦＥＴの耐圧を向上させることができるものである。
【０００４】
ここで、特に、ゲート電極下部がリセス領域内に位置するとともに、ゲート電極上部がリセス領域外にはみ出して形成されるＴ型またはＹ型のゲート電極は、例えばリフトオフ工程により形成される。すなわち、まず、凹状のリセス領域を含むＡｌＧａＡｓ層上に、フォトレジスト材を所望の厚さで塗布する。次に、露光、現像工程を経ることにより、リセス領域の一部が露出するようにフォトレジスト材に開口を形成し、第１のフォトレジスト層を形成する。次に、第１のフォトレジスト層上に、さらにフォトレジスト材を所望の厚さで塗布し、このフォトレジスト材に、少なくともリセス領域よりも大きな面積のオーバーハング状の開口を形成する。これにより、第１のフォトレジスト層上に、第２のフォトレジスト層を形成する。なお、第２のフォトレジスト層の開口からは、第１のフォトレジスト層の開口とともに、この開口の周辺部分も露出する。このように形成された第１、第２のフォトレジスト層上から、ゲート電極となる金属材料を順に蒸着し、最後にフォトレジスト層を除去する。このとき、第２のフォトレジスト層上に蒸着された金属層は、第２のフォトレジスト層の除去とともに除去されるが、第１のフォトレジスト層上に蒸着された金属層は残されるように、フォトレジスト層を除去する。
【０００５】
以上の工程により、ゲート電極下部はリセス領域内に位置するとともに、ゲート電極上部はリセス領域外にはみ出すように形成されたＴ型またはＹ型のゲート電極が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特願平１１−３７５３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のようにリセス領域にＴ型またはＹ型のゲート電極を形成する場合、ゲート電極下部の一部を構成するＴｉはリセス領域表面に形成されるのに対し、ゲート電極上部の一部を構成するＴｉは第１のフォトレジスト層の表面に形成される。これらのＴｉは、リセス領域表面と第１のフォトレジスト層の表面との距離に比べて極めて薄いものである。従って、ゲート電極下部の一部を構成するＴｉと、ゲート電極上部の一部を構成するＴｉとの間には、上下方向に隙間が形成される。
【０００８】
このようにＴｉに隙間が形成されると、ゲート電極を構成するＰｔあるいはＡｕは、ＡｌＧａＡｓ層に拡散する（シンキングする）特徴を持つ材料であるため、これらがＴｉの隙間を介してＡｌＧａＡｓ層に拡散する問題が生じる。ＰｔおよびＡｕがＡｌＧａＡｓ層に拡散すると、ゲート電極下部がＡｌＧａＡｓ層内に挿入された形状になり、チャネルの深さ方向の幅が狭くなる問題が生じる。このようにチャンネルの深さ方向の幅が狭くなると、チャネルに大電流を流すことができず、その結果として、大きな出力を得ることが困難となる。
【０００９】
なお、一般的な金属薄膜形成法であるスパッタ法、ＣＶＤ法などを採用してゲート電極を形成すればＴｉの隙間は形成されないが、これらの方法を採用した場合、リセス側面にもＴｉ等が形成されてしまい、ゲート長が所望の長さよりも長くなってしまう。従って、リセス構造を有するＦＥＴの場合、ゲート電極を形成する際に、スパッタ法、ＣＶＤ法などを採用することは困難である。
【００１０】
この問題に対して、例えば１０００Å程度にＴｉを厚く形成することにより、隙間の形成を抑制する方法が考えられる。しかし、このようにＴｉを厚く形成すると、抵抗が増すばかりでなく、Ｔｉ自身がＡｌＧａＡｓ層に拡散することが実験的に分かっている。従って、Ｔｉを厚く形成することはできない。
【００１１】
本発明は、上述の問題に鑑みてなされたものであり、Ｔｉ、Ｐｔ、Ａｕからなるゲート電極を有するリセス構造の半導体装置であって、Ｔｉ上に積層されるＰｔ、ＡｕがＡｌＧａＡｓ層に拡散することを抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、化合物半導体基板上に形成された素子領域と、この素子領域に形成された第１のリセス領域と、前記第１のリセス領域外の前記素子領域上に、互いに離間して形成されたドレイン電極およびソース電極と、下部が前記第１のリセス領域の表面の一部に接するとともに、上部が前記第１のリセス領域外の前記素子領域の表面の一部に接するように形成されたゲート電極と、を具備し、前記ゲート電極は、最下層が、前記第１のリセス領域の表面の一部、および前記第１のリセス領域外の前記素子領域の表面の一部に接するように、隙間を有して形成された第１のＴｉ層と、この第１のＴｉ層上に、前記第１のＴｉ層の隙間を埋めるように形成されたＡｌ層と、このＡｌ層上に形成されたＰｔ層と、このＰｔ層上に形成されたＡｕ層と、を含むように構成されたことを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、ゲート電極は、薄いＴｉとＰｔとの間に、ＡｌＧａＡｓ層中に拡散しないＡｌが形成された構造である。これにより、ＡｌＧａＡｓ層に対するＰｔおよびＡｕの拡散を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った部分断面図である。
【図３】図２に示すゲート電極をさらに拡大して示す部分断面図である。
【図４】図３に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図５】図３に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図６】図３に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図７】図３に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図８】図３に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図９】第２の実施形態に係る半導体装置のゲート電極を図３と同様に拡大して示す部分断面図である。
【図１０】図９に示すゲート電極の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図１１】他の実施形態に係る半導体装置を、図１の一点鎖線Ａ−Ａ´に沿って示す部分断面図である。
【図１２】図３に示すゲート電極の他の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図１３】図３に示すゲート電極の他の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図１４】図３に示すゲート電極の他の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【図１５】図３に示すゲート電極の他の製造方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００１６】
（第１の実施形態）
図１は、本実施形態に係る半導体装置を示す上面図である。図１に示すように、本実施形態に係る半導体装置は、化合物半導体基板１１上に、複数のトランジスタとして、例えば複数の電界効果トランジスタ１２（以下、ＦＥＴ１２と称す）が並列に配列形成されたものである。なお、化合物半導体基板１１は、本実施形態においてはＧａＡｓ基板であるが、ＧａＮ基板等の高周波特性に優れた材料により形成された基板であってもよい。
【００１７】
各ＦＥＴ１２は、それぞれ互いに平行なドレイン電極１３、ソース電極１４およびゲート電極１５を備えており、ドレイン電極１３とソース電極１４との間にゲート電極１５が形成されている。これらの各電極１３、１４、１５は、それぞれ、化合物半導体基板１１上に帯状に形成された素子領域１６上を横切るように形成されている。なお、素子領域１６の構造については後に詳述する。
【００１８】
ここで、例えば図１に示されるＦＥＴ１２に着目する。このとき、このＦＥＴ１２と、これに隣接する左側のＦＥＴ１２とは、互いのソース電極１４を共有するように形成されている。さらに、図１に示されるＦＥＴ１２と、これに隣接する右側のＦＥＴ１２とは、互いのドレイン電極１３を共有するように形成されている。このように、複数のＦＥＴ１２は、隣接するＦＥＴと互いにソース電極１４若しくはドレイン電極１３を共有するように配列されている。
【００１９】
上述の複数のドレイン電極１３は、化合物半導体基板１１上に形成されたドレインパッド１７に接続されている。同様に、複数のソース電極１４は、化合物半導体基板１１上に形成されたソースパッド１８に接続されている。また、複数のゲート電極１５は、化合物半導体基板１１上に形成されたゲートバスライン１９に接続されている。このゲートバスライン１９は、複数の引き出しライン２０を介してゲートパッド２１に接続されている。
【００２０】
ドレインパッド１７、ソースパッド１８、ゲートバスライン１９、複数の引き出しライン２０および、ゲートパッド２１は、それぞれ化合物半導体基板１１上における素子領域１６外に形成されている。このうち、ドレインパッド１７は、素子領域１６の長手方向に沿って形成されている。また、ソースパッド１８は、素子領域１６を間に介してドレインパッド１７に対向する位置に、素子領域１６の長手方向に沿って形成されている。さらに、ゲートバスライン１９は、ソースパッド１８と素子領域１６との間の位置に、素子領域１６の長手方向に沿って形成されており、ゲートパッド２１は、ソースパッド１８を間に介してゲートバスライン１９に対向する位置に、素子領域１６の長手方向に沿って形成されている。そして、複数の引き出しライン２０は、ゲートバスライン１９とゲートパッド２１との間に、これらの長手方向に対して垂直方向に形成されており、これらの引き出しライン２０により、ゲートバスライン１９とゲートパッド２１とは電気的に接続されている。
【００２１】
なお、複数のソース電極１４は、ゲートバスライン１９と交差する位置において、互いに電気的に絶縁されるように形成されている。同様に、ソースパッド１８は、複数の引き出しライン２０と交差する位置において、互いに電気的に絶縁されるように形成されている。具体的には、例えば、複数のソース電極１４は、ゲートバスライン１９上にエアブリッジ状に形成される。または、ゲートバスライン１９上に絶縁物を介して形成される。ソースパッド１８も同様である。
【００２２】
以上のように、図１に示される複数のＦＥＴ１２、各パッド１７、１８、２１等が形成された化合物半導体基板１１上には、各パッド１７、１８、２１、およびドレイン電極１３、ソース電極１４が露出するように絶縁膜２４´（図１においては図示せず）が形成されている。絶縁膜２４´は、例えば窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）からなる。なお、この絶縁膜２４´は、ドレイン電極１３、ソース電極１４を覆うように形成されてもよい。
【００２３】
以下に、任意の一つのＦＥＴ１２の構造を、図２を参照してさらに詳しく説明する。図２は、図１の一点鎖線Ａ−Ａ´に沿って示す部分断面図である。図２に示すように、ＦＥＴ１２は、化合物半導体基板１１（以下、ＧａＡｓ基板１１と称す）上に、素子領域１６となる層を介して、ドレイン電極１３、ソース電極１４、およびゲート電極１５が形成されたものである。
【００２４】
素子領域１６は、ＧａＡｓ基板１１上に形成されたｎ型のＧａＡｓ層２２、このｎ型のＧａＡｓ層２２上に形成されたｎ型のＡｌＧａＡｓ層２３、およびこのｎ型のＡｌＧａＡｓ層２３上に形成されたｎ＋型のＧａＡｓ層２４からなる。このうち、ｎ＋型のＧａＡｓ層２４の一部は除去されており、この領域が第１のリセス領域２５となる。さらに、この第１のリセス領域２５内、すなわち、ｎ型のＡｌＧａＡｓ層２３の表面の一部には、凹状の溝が形成されており、この溝が第２のリセス領域２６が形成されている。
【００２５】
この素子領域１６において、ｎ型のＧａＡｓ層２２はチャネルとして動作する層であり、ｎ型のＡｌＧａＡｓ層２３は、ゲート電極１５とショットキー接合させるための層である。また、ｎ＋型のＧａＡｓ層２４は、ドレイン領域およびソース領域となる層である。
【００２６】
ドレイン電極１３およびソース電極１４は、それぞれｎ＋型のＧａＡｓ層２４の表面上に形成されている。そして、ゲート電極１５は、下部が第２のリセス領域２６の表面上に、上部がこのリセス領域２６からはみ出すように形成されている。なお、ドレイン電極１３およびソース電極１４は、例えば、ＡｕＧｅ層２７、Ａｕ層２８がこの順で積層されたオーミック金属により形成されている。また、ゲート電極１５は、第１のＴｉ層２９、Ａｌ層３０、第２のＴｉ層３１、Ｐｔ層３２、Ａｕ層３３がこの順で積層されたショットキー金属により形成されている。これらのドレイン電極１３、ソース電極１４、およびゲート電極１５は、それぞれの金属層２７乃至３３の蒸着工程を含むリフトオフ法により形成されたものである。なお、ゲート電極１５の形状については、図２においては模式的に示している。
【００２７】
ここで、図３を参照して、ゲート電極１５のより詳しい構造を説明する。図３は、図２に示されるゲート電極１５をさらに拡大した部分断面図である。図３に示されるゲート電極１５は、下部が細く、上部が大きい、いわゆるＴ型のゲート電極１５である。そして、ゲート電極１５の下部が第２のリセス領域２６内に形成されるとともに、ゲート電極１５の上部は、第２のリセス領域２６外にはみ出して形成される。このＴ型のゲート電極１５は、ゲート長を決定するゲート電極１５の下部を細くしても、ゲート電極１５の上部の面積が大きいため、大きな電流を流すことができるものである。
【００２８】
このゲート電極１５のうち、最下層である第１のＴｉ層２９は、第１のリセス領域２５の一部に形成されているとともに、第２のリセス領域２６外のｎ型のＡｌＧａＡｓ層２３の表面にも形成されており、これらの間には、上下方向に隙間が形成されている。この隙間は、第２のリセス領域２６の深さに比べて非常に薄い（例えば１０００Åより薄い）第１のＴｉ層２９を、リフトオフ法によって形成した結果として形成されるものである。この第１のＴｉ層２９は、ｎ型のＡｌＧａＡｓ層２３とショットキー接合させるための層である。
【００２９】
この第１のＴｉ層２９を１０００Åより薄く形成することにより、Ｔｉがｎ型のＡｌＧａＡｓ層２３に拡散することが抑制される。また、この第１のＴｉ層２９を５０Åよりも厚く形成すると、ｎ型のＡｌＧａＡｓ層２３とショットキー接合する。従って、第１のＴｉ層２９は、５０Åよりも厚く、１０００Åよりも薄く形成されることが好ましい。
【００３０】
また、Ａｌ層３０は、第１のＴｉ層２９の上下方向に形成された隙間を埋める程度の厚さで、第１のＴｉ層２９上に形成されている。このＡｌ層３０は、この上に形成されるＰｔ層３２およびＡｕ層３３が、ｎ型のＡｌＧａＡｓ層２３に拡散することを抑制するための層である。このＡｌ層３０は、Ａｌは、ｎ型のＡｌＧａＡｓ層２３に対して拡散しない性質を有する。従って、Ａｌ層３０を、第１のＴｉ層２９の隙間を埋めるように形成することにより、Ａｌ層３０上に形成されるＰｔ層３２、Ａｕ層３３が、ｎ型のＡｌＧａＡｓ層２３に拡散することを抑制することができる。
【００３１】
第２のＴｉ層３１は、Ａｌ層３０上に形成されている。この第２のＴｉ層３１は、この下層のＡｌ層３０と、上層のＰｔ層３１とが反応して相互拡散することを抑制するためのバリア層である。
【００３２】
Ｐｔ層３２は、第２のＴｉ層３１上に形成されている。このＰｔ層３１は、この下層の第２のＴｉ層３１と、上層のＡｕ層３３とが反応して相互拡散することを抑制するためのバリア層である。
【００３３】
Ａｕ層３３は、Ｐｔ層３２上に形成されている。このＡｕ層３３は、ゲート電極１５の抵抗を下げるとともに、実質的な導線としての役割を果たす層であり、ゲート電極１５を構成する他の金属層２９乃至３２と比較して厚く形成されている。
【００３４】
なお、Ｐｔ層３２およびＡｕ３３を用いず、第１のＴｉ層２９およびＡｌ層３０のみでゲート電極１５を形成した場合には、Ｐｔ層３２およびＡｕ層３３がないため、これらの金属がｎ型のＡｌＧａＡｓ層２３に拡散することはなくなる。しかし、ゲート電極１５をこのような構造にした場合、主にＡｌ層３０が導線としての役割を果たすこととなるが、Ａｌ層３０に流す電流密度が大きくなるとＡｌ層３０がエレクトロマイグレーション（Ａｌ層３０が切れる現象）を起こす。従って、このような構造を採用することはできない。
【００３５】
以上に説明したゲート電極１５の構造によれば、上下方向に隙間を有する第１のＴｉ層２９と、Ｐｔ層３２およびＡｕ３３との間に、ｎ型のＡｌＧａＡｓ層２３に拡散しない性質を有するＡｌ層３０が形成されているため、ＰｔおよびＡｕがｎ型のＡｌＧａＡｓ層２３に拡散することが抑制される。
【００３６】
次に、図３に示されるゲート電極１５の製造方法を、図４乃至図８を参照して説明する。図４乃至図８は、図１の一点鎖線Ａ−Ａ´に沿った部分断面の一部を、さらに拡大して示す部分断面図である。
【００３７】
まず、図４に示すように、第２のリセス領域２６を含むｎ型のＡｌＧａＡｓ層２３上に、フォトレジスト材を所望の厚さで塗布する。さらに、露光、現像工程を経ることにより、第２のリセス領域２６の一部が露出するようにフォトレジスト材に開口を形成し、第１のフォトレジスト層３４を形成する。
【００３８】
次に、図５に示すように、第１のフォトレジスト層３４上に、さらにフォトレジスト材を所望の厚さで塗布し、このフォトレジスト材に、少なくとも第２のリセス領域２６よりも大きな水平断面積の開口を、同じく露光・現像工程を経て形成する。これにより、第１のフォトレジスト層３４上に、第２のフォトレジスト層３５を形成する。なお、第２のフォトレジスト層３５の開口からは、第１のフォトレジスト層３４の開口とともに、この開口の周辺部分も露出される。
【００３９】
次に、図６に示すように、第１、第２のフォトレジスト３４、３５をマスクとして用いて、ゲート電極１５の最下層となるＴｉを蒸着する。これにより、第２のリセス領域２６の表面、および第１のフォトレジスト３４の表面に、薄い第１のＴｉ層２９が形成される。なお、各表面に形成された第１のＴｉ層２９は、図示のように上下方向に隙間を有するように形成される。
【００４０】
次に、図７に示すように、Ｔｉの蒸着に続いて、Ａｌを蒸着する。これにより、第１のＴｉ層２９上、および第１のＴｉ層２９の隙間を埋めるように、Ａｌ層３０が形成される。
【００４１】
この後、図８に示すように、Ａｌ層３０上にさらに、Ｔｉ、Ｐｔ、Ａｕをこの順で蒸着する。これにより、Ａｌ層３０上に、第２のＴｉ層３１、Ｐｔ層３２、Ａｕ層３３がこの順で形成される。
【００４２】
最後に、第１、第２のフォトレジスト層３４、３５を除去する。このとき、第２のフォトレジスト層３５上に蒸着された各金属層２９乃至３３は、第２のフォトレジスト層３５の除去とともに除去されるが、第１のフォトレジスト層３４上に蒸着された各金属層２９乃至３３は残されるように、第１、第２のフォトレジスト層３４、３５を除去する。
【００４３】
以上の工程により、ゲート電極１５が形成される。なお、この後、図３に示すように、絶縁膜２４´が形成される。
【００４４】
以上に説明したように、本実施形態に係る半導体装置によれば、リセス領域にリフトオフ法によって形成されるゲート電極１５が、上下方向に隙間を有する第１のＴｉ層２０と、Ｐｔ層３２およびＡｕ３３との間にＡｌ層３０が形成された構造であるため、ＰｔおよびＡｕがｎ型のＡｌＧａＡｓ層２３に拡散することを抑制することができる。
【００４５】
（第２の実施形態）
第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と比較して、ゲート電極３６の構造のみが異なっている。以下に、第２の実施形態に係る半導体装置に形成されるゲート電極３６を、図９を参照して説明する。
【００４６】
図９は、第２の実施形態に係る半導体装置のゲート電極３６を、図３と同様に拡大して示す部分断面図である。図９に示されるゲート電極３６は、いわゆるＹ型のゲート電極３６である。従って、Ｔ型のゲート電極１５と比較して、機械的強度に優れている。
【００４７】
このゲート電極３６も、Ｔ型のゲート電極１５と同様に、第１のＴｉ層２９、Ａｌ層３０、第２のＴｉ層３１、Ｐｔ層３２およびＡｕ層３３がこの順で積層された構造である。
【００４８】
このＹ型のゲート電極３６は、Ｔ型のゲート電極１５と同様に、金属層２９乃至３３の蒸着工程を含むリフトオフ法によって形成されるが、第１のフォトレジスト層３７の形状のみが異なるため、これを図１０に示す。
【００４９】
図１０は、Ｙ型のゲート電極３６の製造方法を、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示すゲート電極３６およびその近傍の部分断面図である。図１０に示すように、Ｙ型のゲート電極３６を形成する場合、下方から上方に向かって水平断面積が拡大する開口を有する第１のフォトレジスト層３７を形成すればよい。後の工程は、図５乃至図８と同様である。
【００５０】
以上の工程により、ゲート電極３６が形成される。なお、この後、図９に示すように、絶縁膜２４´が形成される。
【００５１】
図９に示すように、Ｙ型のゲート電極３６であっても、第１のＴｉ層２９には上下方向に隙間が形成される。しかし、第１のＴｉ層２９と、Ｐｔ層３２およびＡｕ層３３との間にはＡｌ層３０が形成されるため、Ｐｔ層３２およびＡｕ層３３が、ＡｌＧａＡｓ層２３に拡散することを抑制することができる。
【００５２】
以上に、本発明の実施形態に係る半導体装置について説明した。上述の各実施形態においては、Ｔ型またはＹ型のゲート電極１５、３６を有するＦＥＴ１２が、化合物半導体基板１１上に形成された半導体装置であった。しかし、これらのゲート電極１５、３６を、ＨＥＭＴに対して適用してもよい。
【００５３】
すなわち、本発明の実施形態に係る半導体装置は、上述の各実施形態に限定されるものではなく、例えば化合物半導体基板上に、図１と同様に複数のシュードモルフィック型のＨＥＭＴ（ｐＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ−ＨＥＭＴ)が列状に配列形成された半導体装置に対しても適用可能である。なお、この半導体装置は、上述の各実施形態に係る半導体装置と比較して、より高速・高周波特性に優れた装置である。
【００５４】
図１１は、複数のｐＨＥＭＴが列状に配列形成された図１に示す半導体装置の一点鎖線Ａ−Ａ´に沿った部分断面図である。図１１に示すように、この半導体装置は、第１の実施形態に係る半導体装置と比較して、素子領域３８の構成が異なっており、他の構成は全て同一である。
【００５５】
ｐＨＥＭＴの一部を構成する素子領域３８は、ＧａＡｓ基板１１上に形成された第１のｎ型のＡｌＧａＡｓ層３９、このｎ型のＡｌＧａＡｓ層３９上に形成されたノンドープのＩｎＧａＡｓ層４０、このＩｎＧａＡｓ層４０上に形成された第２のｎ型のＡｌＧａＡｓ層４１、およびこのＡｌＧａＡｓ層４１上に形成されたｎ＋型のＧａＡｓ層４２からなる。なお、このうち、第１のリセス領域２５および第２のリセス領域２６については、第１の実施形態と同様である。
【００５６】
この素子領域３８において、ノンドープのＩｎＧａＡｓ層４０は、電子走行層（チャネル）として動作する層であり、この層の上下に形成された第１、第２のＡｌＧａＡｓ層３９、４１は、ＩｎＧａＡｓ層４０に電子を供給する電子供給層として機能する層である。なお、ｎ＋型のＧａＡｓ層４２がそれぞれドレイン領域およびソース領域となるのは、第１の実施形態と同様である。
【００５７】
このような複数のｐＨＥＭＴが配列形成された半導体装置であっても、リセス領域にリフトオフ法によって形成されるゲート電極１５が、上下方向に隙間を有する第１のＴｉ層２９と、Ｐｔ層３２およびＡｕ３３との間にＡｌ層３０が形成された構造であるため、ＰｔおよびＡｕがｎ型のＡｌＧａＡｓ層４１に拡散することを抑制することができる。なお、このｐＨＥＭＴが形成された半導体装置に対して、Ｙ型のゲート電極３６を適用してもよいことは、説明するまでもない。
【００５８】
また、上述の説明においては、Ｔ型またはＹ型のゲート電極１５、３６を、リフトオフ工程にて形成した。しかし本願においては、これ以外の方法によって形成されたゲート電極１５、３６に対しても適用可能である。以下に、Ｔ型のゲート電極１５を例にとって、Ｔ型のゲート電極１５の他の製造方法を、図１２乃至図１５を参照して説明する。図１２乃至図１５は、Ｔ型のゲート電極１５の他の方法を説明するために、図１の一点鎖線Ａ−Ａ´に沿った部分断面をさらに拡大して示す部分断面図である。
【００５９】
まず、図１２に示すように、図４に示した工程と同様にして、第２のリセス領域２６を含むｎ型のＡｌＧａＡｓ層２３上に第１のフォトレジスト層３４を形成する。そして、この第１のフォトレジスト層３４をマスクとして用いて、ゲート電極１５の最下層となるＴｉを蒸着する。これにより、第２のリセス領域２６の表面、および第１のフォトレジスト３４の表面に、薄い第１のＴｉ層２９が形成される。なお、各表面に形成された第１のＴｉ層２９は、図示のように上下方向に隙間を有するように形成される点は、リフトオフ工程により形成する場合と同じである。
【００６０】
次に、図１３に示すように、Ｔｉの蒸着に続いて、第１のＴｉ層２９上、および第１のＴｉ層２９の隙間を埋めるように、Ａｌを蒸着し、Ａｌ層３０を形成する。さらに、この後、Ａｌ層３０上に、Ｔｉ、Ｐｔ、Ａｕをこの順で蒸着する。これにより、Ａｌ層３０上に、第２のＴｉ層３１、Ｐｔ層３２、Ａｕ層３３がこの順で形成される。
【００６１】
次に、図１４に示すように、Ａｕ層３３上のうち、ゲート電極１５となる部分が覆われるように第３のフォトレジスト層４３を形成する。
【００６２】
次に、図１５に示すように、このフォトレジスト層４３をマスクとして用いて、第１のＴｉ層２９、Ａｌ層３０、第２のＴｉ層３１、Ｐｔ層３２、およびＡｕ層３３に対して、ＲＩＥまたはイオンミリングにより、エッチバックを行う。これにより、第１のＴｉ層２９、Ａｌ層３０、第２のＴｉ層３１、Ｐｔ層３２、およびＡｕ層３３のうち、ゲート電極１５とならない不要部分が除去される。
【００６３】
この後、第１のフォトレジスト層３４、および第３のフォトレジスト層４３を除去する。これによっても、ゲート電極１５が形成される。なお、この後は、図３に示されるように、絶縁膜２４´が形成される。
【００６４】
以上の方法により形成されたゲート電極１５であっても、第１のＴｉ層２９には、上下方向に隙間が形成される。しかし、この第１のＴｉ層２９と、Ｐｔ層３２およびＡｕ３３との間にはＡｌ層３０が形成されるため、ＰｔおよびＡｕがｎ型のＡｌＧａＡｓ層２３に拡散することを抑制することができる。
【００６５】
なお、Ｙ型のゲート電極３６を、図１２乃至図１５に示す工程により形成する場合については説明を省略するが、図９に示されるように、第１のＴｉ層２９には、上下方向に隙間が形成される。しかし、この第１のＴｉ層２９と、Ｐｔ層３２およびＡｕ３３との間にはＡｌ層３０が形成されるため、ＰｔおよびＡｕがｎ型のＡｌＧａＡｓ層２３に拡散することを抑制することができる。
【００６６】
なお、本発明の実施形態に係る半導体装置は、これ以外であってもよく、例えば、ゲート電極の形状は、Ｔ型、Ｙ型以外の形状であっても、本願を適用することができる。
【符号の説明】
【００６７】
１１・・・化合物半導体基板
１２・・・ＦＥＴ
１３・・・ドレイン電極
１４・・・ソース電極
１５・・・（Ｔ型の）ゲート電極
１６、３８・・・素子領域
１７・・・ドレインパッド
１８・・・ソースパッド
１９・・・ゲートバスライン
２０・・・引き出しライン
２１・・・ゲートパッド
２２・・・ｎ型のＧａＡｓ層
２３・・・ｎ型のＡｌＧａＡｓ層
２４・・・ｎ＋型のＧａＡｓ層
２４´・・・絶縁膜
２５・・・第１のリセス領域
２６・・・第２のリセス領域
２７・・・ＡｕＧｅ層
２８・・・Ａｕ層
２９・・・第１のＴｉ層
３０・・・Ａｌ層
３１・・・第２のＴｉ層
３２・・・Ｐｔ層
３３・・・Ａｕ層
３４、３７・・・第１のフォトレジスト層
３５・・・第２のフォトレジスト層
３６・・・Ｙ型のゲート電極
３９・・・第１のｎ型のＡｌＧａＡｓ層
４０・・・ノンドープＩｎＧａＡｓ層
４１・・・第２のｎ型のＡｌＧａＡｓ層
４２・・・ｎ＋型のＧａＡｓ層
４３・・・第３のフォトレジスト層
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１】
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