(57)【要約】      （修正有）【課題】耐圧を確保すると共に、回路を構成する面積の増大を抑えることのできる半導体装置の静電保護回路を提供する。【解決手段】静電保護回路は、第１の導電型のウエル６４内に形成された第２の導電型の領域であるドレイン６８を一部の外部端子に接続され、ゲート７４と第１の導電型のウエル６４内に形成された第２の導電型の領域であるソース６６を共通接続された第１のＭＯＳトランジスタと、第１の導電型のウエル８４内に形成された第２の導電型の領域であるドレイン８８を第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲート９４と第１の導電型のウエル８４内に形成された前記第２の導電型の領域であるソース８６を電源端子５６に共通接続された第２のＭＯＳトランジスタとを有し、それぞれのＭＯＳトランジスタは、ドレインをコレクタとしウエルをベースとし、ソースをエミッタとする寄生トランジスタを形成する。【選択図】図２
2011103474.tif 000002
【特許請求の範囲】
【請求項１】
一部の外部端子に他の外部端子より高い耐圧が要求される半導体装置において、
前記一部の外部端子と電源端子との間に設けられ前記一部の外部端子に入来する静電気により前記半導体装置の内部回路が破壊されないよう保護する静電保護回路を有し、
前記静電保護回路は、
第１の導電型のウエル内に形成された第２の導電型の領域であるドレインを前記一部の外部端子に接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを共通接続された第１のＭＯＳトランジスタと、
前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるドレインを前記第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを前記電源端子に共通接続された第２のＭＯＳトランジスタとを有し、
前記第１及び第２のＭＯＳトランジスタそれぞれは、前記第２の導電型の領域であるドレインをコレクタとし、前記第１の導電型のウエルをベースとし、前記第２の導電型の領域であるソースをエミッタとする寄生トランジスタを形成する
ことを特徴とする半導体装置。
【請求項２】
一部の外部端子に他の外部端子より高い耐圧が要求される半導体装置において、
前記一部の外部端子と電源端子との間に設けられ前記一部の外部端子に入来する静電気により前記半導体装置の内部回路が破壊されないよう保護する静電保護回路を有し、
前記静電保護回路は、
第１の導電型のウエル内に形成された第２の導電型の領域であるドレインを前記一部の外部端子に接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを共通接続された第１のＭＯＳトランジスタと、
前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるドレインを前記第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを共通接続された第２のＭＯＳトランジスタと、
前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるドレインを前記第２のＭＯＳトランジスタのゲートとソースに共通接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを前記電源端子に共通接続された第３のＭＯＳトランジスタとを有し、
前記第１及び第２及び第３のＭＯＳトランジスタそれぞれは、前記第２の導電型の領域であるドレインをコレクタとし、前記第１の導電型のウエルをベースとし、前記第２の導電型の領域であるソースをエミッタとする寄生トランジスタを形成する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、静電気から内部回路を保護するＭＯＳトランジスタの半導体装置に関する。
【背景技術】
【０００２】
半導体装置の用途により、一部の外部端子には他の外部端子より高い耐圧が要求されることがある。このような場合、従来は高い耐圧が要求される外部端子に図５に示すような静電保護回路を設けることが行われている。
【０００３】
図５は、従来の半導体装置の静電保護回路の一例の等価回路図、図６，図７はその断面構造図，平面構成図それぞれを示す。図５において、半導体装置１０の外部端子１２には、静電保護回路として高耐圧ＮチャネルＭＯＳトランジスタ１４が設けられている。ＭＯＳトランジスタ１４のドレインは半導体装置１０の外部端子１２に接続され、ＭＯＳトランジスタ１４のゲートとソース及びバックゲートは共通に半導体装置１０の接地レベルの電源端子１６に接続されている。また、外部端子１２は電流制限用の抵抗Ｒ１を介して内部回路１８に接続され、半導体装置１０の接地レベルの電源端子１６及び電圧ＶＤＤの電源端子２０それぞれは内部回路１８に接続されている。
【０００４】
図６，図７において、Ｎ−型半導体基板２２に形成されたＰ型ウエル２４内に高耐圧を得るため平面形状が棒状のＮ型領域２５，２６が形成され、Ｎ型領域２５内にＭＯＳトランジスタ１４のソースとなる平面形状が棒状のＮ型領域２７（Ｎ型領域２５，２６より不純物濃度は高い）が形成され、Ｎ型領域２６内にドレインとなるＮ型領域２８（Ｎ型領域２５，２６より不純物濃度は高い）が形成され、Ｎ型領域２７に隣接してバックゲートとなるＰ型領域３０とが形成されている。Ｎ型領域２５，２６間のＰ型ウエル２４の上部にはゲート酸化膜３２が形成され、このゲート酸化膜３２の上部にゲート電極３４が設けられており、また、Ｎ型領域２７及びＰ型領域３０の上部にソース及びバックゲート電極３６が設けられ、Ｎ型領域２８の上部にドレイン電極３８が設けられている。なお、ゲート電極３４，ソース及びバックゲート電極３６，ドレイン電極３８それぞれには図７に正方形または長方形で示す複数のコンタクトが設けられている。
【０００５】
ここで、Ｐ型ウエル２４内にはＮ型領域２８をコレクタとし、Ｐ型ウエル２４をベースとしＰ型ウエル２４の拡散抵抗をベース抵抗としてバックゲートのＰ型領域３０に接続され、Ｎ型領域２７をエミッタとする寄生ｎｐｎトランジスタが形成されることになる。このため、外部端子１２に正極性の静電気が印加されると、寄生ｎｐｎトランジスタがブレークダウンして外部端子１２から寄生ｎｐｎトランジスタのコレクタ、エミッタを通して接地レベルの電源端子１６にサージ電流が流れ、半導体装置に形成されている内部回路１８を静電気から保護する。ここで、Ｐ型ウエル２４とＮ型領域２７，２８との間にＮ型領域２５，２６を設けることにより、ＰＮ接合の逆方向の耐圧を上げている。
【０００６】
図８は、従来の半導体装置の静電保護回路の他の一例の等価回路図、図９，図１０はその断面構造図，平面構成図それぞれを示す。図８において、半導体装置１０の外部端子１２には、静電保護回路としてダイオード１５が設けられている。ダイオード１５のカソードは半導体装置１０の外部端子１２に接続され、ダイオード１５のアノードは半導体装置１０の接地レベルの電源端子１６に接続されている。また、外部端子１２は電流制限用の抵抗Ｒ１を介して内部回路１８に接続され、半導体装置１０の接地レベルの電源端子１６及び電源端子２０それぞれは内部回路１８に接続されている。
【０００７】
図９，図１０において、Ｎ−型半導体基板２２にはダイオード１５のアノードとなるＰ型領域４０が形成され、また、ダイオード１５のカソードとなるＮ型領域４２が形成されている。Ｐ型領域４０の上部にはアノード電極４１が形成され、Ｎ型領域４２の上部にはカソード電極４３が形成されている。なお、アノード電極４１，カソード電極４３それぞれには図７に正方形または長方形で示す複数のコンタクトが設けられている。
【０００８】
ここで、外部端子１２に正極性の静電気が印加されると、Ｐ型領域４０とＮ型領域４２間のＰＮ接合に逆方向のサージ電流が流れ、半導体装置に形成されている内部回路１８を静電気から保護する。ここで、Ｐ型領域４０とＮ型領域４２間にＮ−型半導体基板２２が存在するため、ＰＮ接合の逆方向電圧に対する耐圧を上げている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の図５に示す静電保護回路では、ＭＯＳトランジスタ１４自体の耐圧が高いため、Ｐ型ウエル２４とＮ型領域２５，２６との間のＰＮ接合部における発熱が大きくなるので、上記耐圧を上げるためにはＭＯＳトランジスタ１４のサイズを大きくしなければならず、静電保護回路を構成する面積が大きくなるという問題があった。
【００１０】
従来の図８に示す静電保護回路でも、図５と同様に、ダイオード１５自体の耐圧が高いため、Ｐ型領域４０とＮ−型半導体基板２２との間のＰＮ接合部における発熱が大きくなるので、上記耐圧を上げるためにはダイオード１５のサイズを大きくしなければならず、静電保護回路を構成する面積が大きくなるという問題があった。
【００１１】
本発明は、上記の点に鑑みなされたもので、耐圧を確保すると共に、静電保護回路を構成する面積の増大を抑えることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、一部の外部端子（５２）に他の外部端子より高い耐圧が要求される半導体装置において、
前記一部の外部端子（５２）と電源端子（５６）との間に設けられ前記一部の外部端子（５２）に入来する静電気により前記半導体装置の内部回路が破壊されないよう保護する静電保護回路を有し、
前記静電保護回路は、
第１の導電型のウエル（６４）内に形成された第２の導電型の領域であるドレイン（６８）を前記一部の外部端子（５２）に接続され、ゲート（７４）と前記第１の導電型のウエル（６４）内に形成された前記第２の導電型の領域であるソース（６６）を共通接続された第１のＭＯＳトランジスタ（５４）と、
前記第１の導電型のウエル（８４）内に形成された前記第２の導電型の領域であるドレイン（８８）を前記第１のＭＯＳトランジスタ（５４）のゲートとソースに共通接続され、ゲート（９４）と前記第１の導電型のウエル（８４）内に形成された前記第２の導電型の領域であるソース（８６）を前記電源端子（５６）に共通接続された第２のＭＯＳトランジスタ（５５）とを有し、
前記第１及び第２のＭＯＳトランジスタ（５４，５５）それぞれは、前記第２の導電型の領域であるドレインをコレクタとし、前記第１の導電型のウエルをベースとし、前記第２の導電型の領域であるソースをエミッタとする寄生トランジスタを形成する。
【００１３】
請求項２に記載の発明は、一部の外部端子（５２）に他の外部端子より高い耐圧が要求される半導体装置において、
前記一部の外部端子（５２）と電源端子（５６）との間に設けられ前記一部の外部端子（５２）に入来する静電気により前記半導体装置の内部回路が破壊されないよう保護する静電保護回路を有し、
前記静電保護回路は、
第１の導電型のウエル内に形成された第２の導電型の領域であるドレインを前記一部の外部端子（５２）に接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを共通接続された第１のＭＯＳトランジスタ（５４）と、
前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるドレインを前記第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを共通接続された第２のＭＯＳトランジスタ（５５）と、
前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるドレインを前記第２のＭＯＳトランジスタのゲートとソースに共通接続され、ゲートと前記第１の導電型のウエル内に形成された前記第２の導電型の領域であるソースを前記電源端子に共通接続された第３のＭＯＳトランジスタ（５７）とを有し、
前記第１及び第２及び第３のＭＯＳトランジスタ（５４，５５，５７）それぞれは、前記第２の導電型の領域であるドレインをコレクタとし、前記第１の導電型のウエルをベースとし、前記第２の導電型の領域であるソースをエミッタとする寄生トランジスタを形成する。
【００１４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１５】
請求項１に記載の発明は、静電保護回路は、第１のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタとよりなるため、外部端子に印加される静電気の電圧は各ＭＯＳトランジスタで分圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向の耐圧を従来より低くでき、１つ当たりのＭＯＳトランジスタの構成面積を小さくでき、全体として静電保護回路の面積を従来より小さくすることができる。
【００１６】
請求項２に記載の発明は、静電保護回路は、第１のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタと、第３のＮチャネルＭＯＳトランジスタとよりなるため、静電保護回路の耐圧を更に高くすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置の静電保護回路の第１実施例の等価回路図である。
【図２】本発明の半導体装置の静電保護回路の第１実施例の断面構成図である。
【図３】本発明の半導体装置の静電保護回路の第１実施例の平面構成図である。
【図４】本発明の半導体装置の静電保護回路の第２実施例の等価回路図である。
【図５】従来の半導体装置の静電保護回路の一例の等価回路図である。
【図６】従来の半導体装置の静電保護回路の一例の断面構造図である。
【図７】従来の半導体装置の静電保護回路の一例の平面構成図である。
【図８】従来の半導体装置の静電保護回路の他の一例の等価回路図である。
【図９】従来の半導体装置の静電保護回路の他の一例の断面構造図である。
【図１０】従来の半導体装置の静電保護回路の他の一例の平面構成図である。
【発明を実施するための形態】
【００１８】
図１は、本発明の半導体装置の静電保護回路の第１実施例の等価回路図、図２，図３はその断面構造図，平面構成図それぞれを示す。図１において、半導体装置５０の外部端子５２には、静電保護回路としてＮチャネルＭＯＳトランジスタ５４，５５が設けられている。ＭＯＳトランジスタ５４のドレインは、半導体装置５０の高耐圧を必要とする外部端子５２に接続され、ＭＯＳトランジスタ５４のゲートとソース及びバックゲートは共通にＭＯＳトランジスタ５５のドレインに接続され、ＭＯＳトランジスタ５５のゲートとソース及びバックゲートは共通に半導体装置５０の接地レベルの電源端子５６に接続され、ＭＯＳトランジスタ５４，５５は互いのドレインとソースを接続して立て積み接続されている。また、外部端子５２は電流制限用の抵抗Ｒ５を介して内部回路５８に接続され、半導体装置５０の接地レベルの電源端子５６及び電圧ＶＤＤの電源端子６０それぞれは内部回路５８に接続されている。
【００１９】
図２，図３において、Ｎ−型半導体基板６２にはＰ型ウエル６４，８４が形成され、Ｐ型ウエル６４内にＭＯＳトランジスタ５４のソースとなる平面形状が棒状のＮ型領域６６とドレインとなるＮ型領域６８が形成され、Ｎ型領域６６に隣接してバックゲートとなるＰ型領域７０とが形成されている。Ｎ型領域６６，６８間のＰ型ウエル６４の上部には平面形状がコ字状のゲート酸化膜７２が形成され、このゲート酸化膜７２の上部にゲート電極７４が設けられており、また、Ｎ型領域６６及びＰ型領域７０の上部にソース及びバックゲート電極７６が設けられ、Ｎ型領域６８の上部にドレイン電極７８が設けられている。
【００２０】
また、Ｎ−型半導体基板６２には形成されたＰ型ウエル８４内にＭＯＳトランジスタ５５のソースとなる平面形状が棒状のＮ型領域８６とドレインとなるＮ型領域８８が形成され、Ｎ型領域８６に隣接してバックゲートとなるＰ型領域９０とが形成されている。Ｎ型領域８６，８８間のＰ型ウエル８４の上部には平面形状がコ字状のゲート酸化膜９２が形成され、このゲート酸化膜９２の上部にゲート電極９４が設けられており、また、Ｎ型領域８６及びＰ型領域９０の上部にソース及びバックゲート電極９６が設けられ、Ｎ型領域８８の上部にドレイン電極９８が設けられている。
【００２１】
なお、ゲート電極７４，９４，ソース及びバックゲート電極７６，９６，ドレイン電極７８，９８それぞれには図３に正方形または長方形で示す複数のコンタクトが設けられている。各電極７４，７６，７８，９４，９６，９８それぞれの上に設けられたコンタクトは、電極毎に配線等に従いどのコンタクトを選択しても良い。
【００２２】
上記のＭＯＳトランジスタ５４，５５それぞれは、Ｐ型ウエル６４，８４とＮ型領域６６，８８との間にＮ型領域を持たない通常タイプ（高耐圧ではない）のものであり、ＭＯＳトランジスタ５４のドレイン電極７８を配線１００により外部端子５２に接続し、ＭＯＳトランジスタ５４のゲート電極７４とソース及びバックゲート電極７６とを配線１０２で共通に接続し、かつ配線１０４でＭＯＳトランジスタ５５のドレイン電極９８に接続し、ＭＯＳトランジスタ５５のゲート電極９４とソース及びバックゲート電極９６とを配線１０６で共通に接地レベルの電源端子５６に接続している。
【００２３】
ここで、Ｐ型ウエル６４内にはＮ型領域６８をコレクタとし、Ｐ型ウエル６４をベースとしＰ型ウエル６４の拡散抵抗をベース抵抗としてバックゲートのＰ型領域７０に接続され、Ｎ型領域６６をエミッタとする寄生ｎｐｎトランジスタが形成され、同様にＰ型ウエル８４内にはＮ型領域８８をコレクタとし、Ｐ型ウエル８４をベースとしＰ型ウエル８４の拡散抵抗をベース抵抗としてバックゲートのＰ型領域９０に接続され、Ｎ型領域８６をエミッタとする寄生ｎｐｎトランジスタが形成されることになる。
【００２４】
外部端子５２に正極性の静電気が印加されると、この静電気の電圧はＭＯＳトランジスタ５４，５５で分圧され、ＭＯＳトランジスタ５４，５５それぞれの寄生ｎｐｎトランジスタがオンして外部端子５２から寄生ｎｐｎトランジスタのコレクタ、エミッタを通して接地レベルの電源端子５６にサージ電流が流れ、半導体装置に形成されている内部回路５８を静電気から保護する。
【００２５】
ここで、静電気の電圧はＭＯＳトランジスタ５４，５５で分圧されるため、ＭＯＳトランジスタ５４のＰ型ウエル６４とＮ型領域６６，６８との間のＰＮ接合の逆方向の耐圧、及びＭＯＳトランジスタ５５のＰ型ウエル８４とＮ型領域８６，８８との間のＰＮ接合の逆方向の耐圧は従来の１／２で済む。このため、図７に示す従来回路を構成する面積に対してＭＯＳトランジスタ５４，５５の１つ当たり面積は１／２以下にでき、全体として静電保護回路の面積を従来より小さくすることができる。
【００２６】
図４は、本発明の半導体装置の静電保護回路の第２実施例の等価回路図を示す。図４において、半導体装置５０の外部端子５２には、静電保護回路としてＮチャネルＭＯＳトランジスタ５４，５５，５７が設けられている。ＭＯＳトランジスタ５４のドレインは、半導体装置５０の高耐圧を必要とする外部端子５２に接続され、ＭＯＳトランジスタ５４のゲートとソース及びバックゲートは共通にＭＯＳトランジスタ５５のドレインに接続され、ＭＯＳトランジスタ５５のゲートとソース及びバックゲートは共通にＭＯＳトランジスタ５７のドレインに接続され、ＭＯＳトランジスタ５７のゲートとソース及びバックゲートは共通に半導体装置５０の接地レベルの電源端子５６に接続され、ＭＯＳトランジスタ５４，５５，５７は互いのドレインとソースを接続して立て積み接続されている。また、外部端子５２は電流制限用の抵抗Ｒ５を介して内部回路５８に接続され、半導体装置５０の接地レベルの電源端子５６及び電源端子６０それぞれは内部回路５８に接続されている。
【００２７】
この実施例では、静電気の電圧はＭＯＳトランジスタ５４，５５，５７で分圧されるため、外部端子５２の耐圧を図１の実施例の１．５倍にすることができる。このように、外部端子と接地レベルの電源端子との間に直列接続するＭＯＳトランジスタの段数を増加させることにより、この外部端子に必要とされる耐圧を自由に選定することができる。
【符号の説明】
【００２８】
５０  半導体装置
５２  外部端子
５４，５５  ＮチャネルＭＯＳトランジスタ
５８  内部回路
６４，８４  Ｐ型ウエル
６６，６８，８６，８８  Ｎ型領域
７０，９０  Ｐ型領域
７２，９２  ゲート酸化膜
７４，９４  ゲート電極
７６，９６  ソース及びバックゲート電極
７８，９８  ドレイン電極
【図１】
2011103474.tif 000003
【図２】
2011103474.tif 000004
【図３】
2011103474.tif 000005
【図４】
2011103474.tif 000006
【図５】
2011103474.tif 000007
【図６】
2011103474.tif 000008
【図７】
2011103474.tif 000009
【図８】
2011103474.tif 000010
【図９】
2011103474.tif 000011
【図１０】
2011103474.tif 000012