(57)【要約】【課題】ＱＰＷ動作が可能なＮＡＮＤ型の多値フラッシュメモリにおいて、ＱＰＷ動作の際のピーク電流と電源電圧降下とを抑制できるようにする。【解決手段】たとえば、複数のビット線ＢＬに対応して設けられる複数のセンスアンプ回路２０１により、それぞれ、ベリファイローレベル（ＶＬＬ）を超えた選択メモリセルのしきい値がベリファイレベル（ＶＬ）に達するまでは、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＳＳよりも高い電圧ＶＱＰＷにバイアスさせる。その際に、ｎチャネルＭＯＳトランジスタＱｎ２２のゲート電圧（信号ＳＥＴ）を制御して、ビット線ＱＰＷ−ＢＬに与えられる電圧ＶＱＰＷの立ち上がりがよりなだらかになるようにする。【選択図】図７
2011008857.tif 000002
【特許請求の範囲】
【請求項１】
データを異なるレベルのしきい値として記憶する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
選択メモリセルに書き込み電圧と書き込み制御電圧とを供給して前記選択メモリセルにデータの書き込みを行い、該書き込みにより前記選択メモリセルが第１書き込み状態に達したら、前記書き込み制御電圧の供給状態を変更して更に書き込みを行い、該書き込みにより前記選択メモリセルが第２書き込み状態に達したら、前記書き込み制御電圧の供給状態を更に変更して書き込みを禁止する書き込み回路と、
前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりを制御する電源制御回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電源制御回路は、前記書き込み制御電圧の立ち上がり時間が長くなるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電源制御回路は、前記書き込み制御電圧の立ち上がりのタイミングが遅くなるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
データを異なるレベルのしきい値として記憶する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
選択メモリセルに書き込み電圧と書き込み制御電圧とを供給して前記選択メモリセルにデータの書き込みを行い、該書き込みにより前記選択メモリセルが第１書き込み状態に達したら、前記書き込み制御電圧の供給状態を変更して更に書き込みを行い、該書き込みにより前記選択メモリセルが第２書き込み状態に達したら、前記書き込み制御電圧の供給状態を更に変更して書き込みを禁止する書き込み回路と、
前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりを制御する電源制御回路と
を具備した不揮発性半導体記憶装置の書き込み方法において、
前記電源制御回路は、前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がり時間が長くなるように制御することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項５】
データを異なるレベルのしきい値として記憶する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにつながる複数のビット線と、
選択メモリセルに書き込み電圧と書き込み制御電圧とを供給して前記選択メモリセルにデータの書き込みを行い、該書き込みにより前記選択メモリセルが第１書き込み状態に達したら、前記書き込み制御電圧の供給状態を変更して更に書き込みを行い、該書き込みにより前記選択メモリセルが第２書き込み状態に達したら、前記書き込み制御電圧の供給状態を更に変更して書き込みを禁止する書き込み回路と、
前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりを制御する電源制御回路と
を具備した不揮発性半導体記憶装置の書き込み方法において、
前記電源制御回路は、前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりのタイミングが遅くなるように制御することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその書き込み方法に関するもので、たとえば、プログラム（書き込み）動作時において、Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ（以下、ＱＰＷ）動作が可能なＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）に関する。
【背景技術】
【０００２】
電気的にデータの書き換えが可能なＮＡＮＤ型フラッシュメモリは、電荷蓄積層（浮遊ゲート）と制御ゲートとを積層してなる不揮発性のメモリセルトランジスタを記憶素子として用いている。たとえば、浮遊ゲートに電子を注入することによって、メモリセルトランジスタに対するデータの書き込みが行われる。データの読み出し（リード動作）は、浮遊ゲートへの電子の注入／非注入に応じて変化する、セル電流をセンスアンプによりセンスすることによって行われる。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリにおいては、ビット単価を下げる、または、１メモリチップあたりの記憶容量を大きくすることが可能な、多値フラッシュメモリが注目されている。多値フラッシュメモリでは、１個のメモリセルトランジスタにしきい値電圧の異なる複数ビット分のデータが記憶される。たとえば、２ビットのデータを記憶させるものの場合、それぞれのメモリセルトランジスタはデータに応じた４つのしきい値帯（しきい値電圧分布）を持つ。このしきい値帯の数は、１メモリセルトランジスタに記憶するビット数の増加に比例して増加する。
【０００４】
その一方で、ＮＡＮＤ型フラッシュメモリは、内部電源電圧を低下させる傾向にある。つまり、信頼性の高いデバイスを得るためには、メモリセルトランジスタのしきい値電圧の制御を精度よく行うことがとても重要である。
【０００５】
メモリセルトランジスタのしきい値電圧を高精度に制御する技術として、書き込み電圧（プログラム電圧Ｖｐｇｍ）を複数の書き込みパルスに分割し、各パルスの電圧を一定の割合（ΔＶｐｇｍ）でステップアップさせながらデータの書き込みを繰り返し行う方法が提案されている。書き込みパルスを印加するごとに変化するメモリセルトランジスタのしきい値電圧を確認（ベリファイ）し、そのしきい値電圧が所定のベリファイレベルに達したら、書き込みパルスの印加をやめて書き込みを終了する。たとえば、書き込みパルスのステップアップ電圧（ΔＶｐｇｍ）を０．２Ｖとした場合、原理的には１つのしきい値電圧の分布幅を０．２Ｖに制御できる。ステップアップ電圧を小さくすれば、しきい値電圧の分布幅はより狭くできる。ところが、書き込みにより多くの数の書き込みパルスが必要になるため、書き込み時間が長くなる問題が生じる。
【０００６】
また、加工寸法の微細化の進歩にともない、メモリセルトランジスタ間の距離が短くなることにより、隣接する浮遊ゲート間の容量結合によってメモリセルトランジスタのしきい値電圧が変動してしまう問題が顕著になってきている。この場合、それぞれのメモリセルトランジスタのしきい値電圧差（読み出しマージン）が小さくなってしまう。
【０００７】
これらの問題を回避する方法として、ＱＰＷ動作が提案されている（たとえば、特許文献１参照）。すなわち、このＱＰＷ動作によれば、書き込み時間（パルス数）の増加を抑えつつ、書き込み後のしきい値電圧の分布幅を狭めることが可能である。
【０００８】
しかしながら、従来のＱＰＷ動作においては、ビット線の電位レベルを電圧ＶＱＰＷに固定（クランプ）させる際に、そのビット線に大きなピーク電流が流れるという問題があった。たとえば、ＱＰＷ動作において、書き込みセル（選択メモリセルトランジスタ）につながるビット線の電位レベルは、書き込みパルスの印加前に電圧ＶＳＳ（０Ｖ）に固定される。非書き込みセル（非選択メモリセルトランジスタ）につながるビット線の電位レベルは、書き込みパルスの印加前に電圧ＶＤＤＳＡ（たとえば、２．２Ｖ）に固定される。また、しきい値電圧がベリファイローレベル（ベリファイローレベル＜ベリファイレベル）をパスした書き込みセルにつながるビット線の電位レベルは、書き込みパルスの印加前に電圧ＶＱＰＷ（たとえば、０．６Ｖ）に固定される。すなわち、ＱＰＷ動作では、ビット線ごとに設けられる各センスアンプにより、それぞれのビット線の電位レベルを、書き込みの対象／非対象となるメモリセルトランジスタのしきい値電圧に応じて制御する必要がある。そのため、センスアンプのそれぞれは、３種類のビット線電圧（ＶＳＳ＜ＶＱＰＷ＜ＶＤＤＳＡ）を発生できるように構成されている。ところが、大容量化によるブロック数の増加に伴い、ビット線長が長くなり、また、ページ長も増えるために、ベリファイローレベルをパスした書き込みセルが多いと、そのビット線を充電する際に大きなピーク電流が流れるという問題があった。
【０００９】
このように、ＱＰＷ動作が可能なＮＡＮＤ型フラッシュメモリにおいて、特に、しきい値電圧がベリファイローレベルをパスした書き込みセルにつながるビット線を充電するために、ＳＥＴトランジスタのゲートに信号ＶＱＰＷ＋Ｖｔｎ（Ｖｔｎは、ＳＥＴトランジスタのしきい値電圧）を印加し、ＢＵＳ線からの電圧をビット線に供給するタイプのセンスアンプの場合、ビット線の電位レベルを電圧ＶＱＰＷに固定する際に、長いビット線を十分に充電させる必要から、ＳＥＴトランジスタを素早く（たとえば、配線遅延のみの２０ｎｓｅｃで）オンさせなければならず、書き込み時にはそのようなビット線が多数あることから、ビット線に大きなピーク電流が流れるという欠点があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１９６９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、ＱＰＷ動作を行う場合において、書き込み時間を遅延させることなしに、ビット線レベルをバイアスする際のピーク電流および電源電圧降下を抑制することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供する。
【課題を解決するための手段】
【００１２】
本願発明の一態様に係る不揮発性半導体記憶装置は、データを異なるレベルのしきい値として記憶する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、選択メモリセルに書き込み電圧と書き込み制御電圧とを供給して前記選択メモリセルにデータの書き込みを行い、該書き込みにより前記選択メモリセルが第１書き込み状態に達したら、前記書き込み制御電圧の供給状態を変更して更に書き込みを行い、該書き込みにより前記選択メモリセルが第２書き込み状態に達したら、前記書き込み制御電圧の供給状態を更に変更して書き込みを禁止する書き込み回路と、前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりを制御する電源制御回路とを具備する。
【００１３】
また、本願発明の一態様に係る不揮発性半導体記憶装置の書き込み方法は、データを異なるレベルのしきい値として記憶する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにつながる複数のビット線と、前記選択メモリセルに書き込み電圧と書き込み制御電圧とを供給して前記選択メモリセルにデータの書き込みを行い、該書き込みにより前記選択メモリセルが第１書き込み状態に達したら、前記書き込み制御電圧の供給状態を変更して更に書き込みを行い、該書き込みにより前記選択メモリセルが第２書き込み状態に達したら、前記書き込み制御電圧の供給状態を更に変更して書き込みを禁止する書き込み回路と、前記選択メモリセルを前記第２書き込み状態にする際に、前記書き込み制御電圧の立ち上がりを制御する電源制御回路とを具備する。
【発明の効果】
【００１４】
上記の構成により、ＱＰＷ動作を行う場合において、書き込み時間を遅延させることなしに、ビット線レベルをバイアスする際のピーク電流および電源電圧降下を抑制することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にしたがった不揮発性半導体記憶装置（ＮＡＮＤ型の多値フラッシュメモリ）の構成例を示すブロック図である。
【図２】図１の多値フラッシュメモリのレイアウト例を示す平面図である。
【図３】図１の多値フラッシュメモリにおける、メモリセルアレイの構成例を示すブロック図である。
【図４】図３のメモリセルアレイにおけるブロックの構成例を示す回路図である。
【図５】図３のメモリセルアレイの、カラム方向の構造を示す断面図である。
【図６】図１の多値フラッシュメモリにおいて、１個のメモリセルトランジスタに２ビットのデータを記憶する場合を例に、そのしきい値電圧分布を示す図である。
【図７】図１の多値フラッシュメモリにおける、センスアンプ回路の構成例を示す回路図である。
【図８】図５に示したメモリセルアレイを例に、プログラム動作時のデータ書き込み動作を説明するための断面図である。
【図９】図５に示したメモリセルアレイを例に、プログラム動作時のデータ非書き込み動作を説明するための断面図である。
【図１０】図１の多値フラッシュメモリにおける、プログラム動作時の書き込みパルスを説明するために示す波形図である。
【図１１】図１の多値フラッシュメモリにおける、プログラム動作時のデータ書き込み／ベリファイ動作（ベリファイ書き込み）を説明するために示す図である。
【図１２】図１の多値フラッシュメモリにおける、プログラム動作時のＱＰＷ動作（ベリファイセンス）を説明するために示す図である。
【図１３】図１の多値フラッシュメモリにおける、プログラム動作時のＱＰＷ動作（ベリファイセンス）を説明するために示す図であり、（ａ）図はメモリセルの閾値を順次高くしていく様子を示し、（ｂ）図はある分布におけるメモリセルの書き込み状態を示す図。
【図１４】図５に示したメモリセルアレイを例に、ＱＰＷ動作の際のデータ書き込み動作を説明するための断面図である。
【図１５】図１の多値フラッシュメモリにおける、２ビットのデータとしきい値電圧との関係を示す図である。
【図１６】図７のセンスアンプ回路におけるＳＥＴトランジスタのゲート電圧を制御するための、ゲート電圧制御回路の構成例を示す回路図である。
【図１７】図７のセンスアンプ回路におけるＳＥＴトランジスタのオン時間について、従来と対比して示す図である。
【図１８】図７のセンスアンプ回路におけるＳＥＴトランジスタの、オン時のピーク電流と電源電圧ドロップとの関係を、従来と対比して示す図である。
【図１９】第１実施形態に係る、プログラム動作時のＱＰＷ動作を説明するために示すタイミングチャートである。
【図２０】第１実施形態に係る、多値フラッシュメモリの他の構成例（メモリセルアレイのレイアウト例）を示す平面図である。
【図２１】本発明の第２実施形態に係る、ＳＥＴトランジスタのゲート電圧の制御方法について説明するために示す平面図である。
【図２２】第２実施形態に係る、ＳＥＴトランジスタのゲート電圧の制御方法について説明するために示す図である。
【図２３】第２実施形態に係る、ＳＥＴトランジスタのゲート電圧を制御するためのゲート電圧制御回路の構成例を示す回路図であり、（ａ）図は遅延回路を示し、（ｂ）図は転送ゲート回路を示す。
【図２４】第２実施形態に係る、プログラム動作時のＱＰＷ動作を説明するために示すタイミングチャートである。
【図２５】第２実施形態に係る、ＳＥＴトランジスタのゲート電圧の他の制御方法について説明するために示す平面図である。
【図２６】本発明の第３実施形態に係る、ＳＥＴトランジスタのゲート電圧の制御方法について説明するために示す平面図である。
【図２７】第３実施形態に係る、ＳＥＴトランジスタのゲート電圧の制御方法について説明するために示す図である。
【図２８】本発明の、その他の実施形態に係る、プログラム動作時のＱＰＷ動作を説明するために示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１７】
［第１実施形態］  
図１は、本発明の第１実施形態にしたがった不揮発性半導体記憶装置の構成例（機能ブロック）を示すものである。なお、本第１実施形態は、ＱＰＷ動作が可能なＮＡＮＤ型フラッシュメモリを、２プレーン（２−Ｐｌａｎｅ）メモリセルアレイ構成の多値フラッシュメモリとした場合の例である。
【００１８】
図１において、２つのメモリセルアレイ１１Ａ，１１Ｂのワード線（ＷＬ）方向の各端部には、それぞれ、ロウデコーダ（Ｒｏｗｄｅｃ）１２Ａ，１３Ａおよび１２Ｂ，１３Ｂが配置されている。メモリセルアレイ１１Ａ，１１Ｂのビット線（ＢＬ）方向の各端部には、それぞれ、センスアンプ（Ｓ／Ａ）１４Ａ，１５Ａおよび１４Ｂ，１５Ｂが配置されている。センスアンプ１４Ａ，１４Ｂと外部入出力端子Ｉ／Ｏとの間のデータ“Ｄａｔａ”の授受は、データバス（ＢＵＳ線）１６およびデータバッファ（Ｉ／Ｏバッファ）１７を介して行われる。
【００１９】
コントローラ１８には、各種の外部制御信号（チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥなど）が入力される。コントローラ１８は、これらの制御信号にもとづいて、外部入出力端子Ｉ／Ｏよりデータバッファ１７に供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”とを識別する。アドレス“Ａｄｄ”は、アドレスレジスタ１９を介して、ロウデコーダ１２Ａ，１２Ｂ，１３Ａ，１３Ｂおよびカラムデコーダ２０Ａ，２０Ｂに転送される。コマンド“Ｃｏｍ”は、コントローラ１８によってデコードされる。アドレス“Ａｄｄ”により、複数（この例では、２つ）のセルアレイもしくは１つのセルアレイを指定することによって、複数のセルアレイを同時に制御する複数プレーン制御または複数のセルアレイを独立に制御する１プレーン制御（単数プレーン制御）が可能である。また、コントローラ１８は、外部制御信号とコマンド“Ｃｏｍ”とにしたがって、データ読み出し、データ書き込みおよび消去の各動作モードに応じたシーケンス制御を行う。
【００２０】
各動作モードに必要な内部電圧を発生するために、内部電圧発生回路２１が設けられている。この内部電圧発生回路２１は、コントローラ１８により制御されて、電源電圧（ＶＤＤ）から必要な内部電圧を発生する昇圧動作を行う。
【００２１】
図２は、上記した構成の多値フラッシュメモリをチップ上に形成した場合のレイアウト例を示すものである。図２に示すように、チップ１上には、外部より電源電圧が供給される電源パッド２が配置されている。さらに、チップ１上には、ワード線方向（ロウ方向）に沿って、２つのメモリセルアレイ１１Ａ，１１Ｂが配置されている。
【００２２】
メモリセルアレイ１１Ａのビット線方向（カラム方向）の一端にはセンスアンプ１４Ａが配置され、メモリセルアレイ１１Ａのビット線方向の他端にはセンスアンプ１５Ａが配置されている。また、メモリセルアレイ１１Ａのワード線方向の一端にはロウデコーダ１２Ａが配置され、メモリセルアレイ１１Ａのワード線方向の他端にはロウデコーダ１３Ａが配置されている。
【００２３】
同様に、メモリセルアレイ１１Ｂのビット線方向の一端にはセンスアンプ１４Ｂが配置され、ビット線方向の他端にはセンスアンプ１５Ｂが配置されている。また、メモリセルアレイ１１Ｂのワード線方向の一端にはロウデコーダ１２Ｂが配置され、ワード線方向の他端にはロウデコーダ１３Ｂが配置されている。
【００２４】
電源パッド２とセンスアンプ１４Ａ，１４Ｂとの間およびロウデコーダ１３Ａ，１２Ｂ間には、メモリセルアレイ１１Ａ，１１Ｂを駆動するための周辺回路３が配置されている。周辺回路３としては、たとえば上記したデータバッファ１７、コントローラ１８、アドレスレジスタ１９、カラムデコーダ２０Ａ，２０Ｂ、および、内部電圧発生回路２１などが配置されている。
【００２５】
なお、データバス１６、および、電源パッド２からセンスアンプ１５Ａ，１５Ｂなどに電源電圧を供給するための電源配線については図示を省略している。
【００２６】
このように、メモリセルアレイを、たとえばワード線方向に２個以上のプレーンに分割することにより、フラッシュメモリとしての性能を維持しつつ、大容量化が可能となる。すなわち、大容量化の要求を満たすために、ページ長およびブロック数（ページ数）の増加により長くなるとともに、微細化にともなって細くなる、ビット線およびワード線の配線抵抗の増加による充電時間（充電スピード）の遅れを、メモリセルアレイを分割することによって改善できる。つまり、１チップ上に複数のプレーンを用意することによって、ビット線長およびワード線長を短くできるようになる結果、充電に係る書き込みおよび読み出しの速度が低下するのを抑えることが可能となる。
【００２７】
図３は、上記したメモリセルアレイ１１Ａ，１１Ｂの構成例を示すものである。メモリセルアレイ１１Ａ，１１Ｂは基本的に同一の構成なので、ここではメモリセルアレイ１１Ａを例示して説明する。
【００２８】
メモリセルアレイ１１Ａ内は、複数のブロックＢＬＯＣＫ（本例の場合、ＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３）に分割されている。ブロックＢＬＯＣＫは消去の最小単位である。各ブロックＢＬＯＣＫｉ（ｉは０〜１０２３の自然数）内には、それぞれ図４に示すように、複数（たとえば、８５１２個）のＮＡＮＤ型メモリユニットＭＵが設けられている。
【００２９】
各ＮＡＮＤ型メモリユニットＭＵには、所定個、たとえば４個のメモリセルトランジスタＭＣが設けられている。各ＮＡＮＤ型メモリユニットＭＵの、一方の端部のメモリセルトランジスタＭＣは、それぞれ、選択ゲート線ＳＧＤ＿ｉに共通に接続された選択ゲートＳ１を介して、対応するビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５，ＢＬｏ０〜ＢＬｏ４２５５）に接続されている。他方の端部のメモリセルトランジスタＭＣは、それぞれ、選択ゲート線ＳＧＳ＿ｉに共通に接続された選択ゲートＳ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅに接続されている。
【００３０】
それぞれのメモリセルトランジスタＭＣは、制御ゲート、浮遊ゲート（電荷蓄積層）、ソースおよびドレインを有している。各ＮＡＮＤ型メモリユニットＭＵにおける、４個のメモリセルトランジスタＭＣの各制御ゲートは、対応するワード線ＷＬ（ＷＬ０＿ｉ〜ＷＬ３＿ｉ）のうちのいずれかに共通に接続されている。各ＮＡＮＤ型メモリユニットＭＵにおける、メモリセルトランジスタＭＣのそれぞれはＮＡＮＤセル型のフラッシュメモリセル（不揮発性の記憶素子）であって、互いに直列に接続されている。
【００３１】
０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとに対し、互いに独立にデータの書き込みと読み出しの動作が行われる。たとえば、１本のワード線ＷＬに制御ゲートが共通に接続されている８５１２個のメモリセルトランジスタＭＣのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリセルトランジスタＭＣに対して、同時にデータの書き込みと読み出しとが行われる。なお、各メモリセルトランジスタＭＣがそれぞれ１ビットのデータを記憶する場合、４２５６個のメモリセルトランジスタＭＣに記憶される４２５６ビットのデータがページという単位を構成する。よって、１つのメモリセルトランジスタＭＣが２ビットのデータを記憶する場合、４２５６個のメモリセルトランジスタＭＣは２ページ分のデータを記憶する。したがって、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリセルトランジスタＭＣで別のページが構成され、別ページとなる同一ページ内の４２５６個のメモリセルトランジスタＭＣに対しても、同時にデータの書き込みと読み出しとが行われる。
【００３２】
図５は、上記したメモリセルアレイ１１Ａ，１１Ｂの、カラム方向（ビット線ＢＬに沿う方向）の断面構造を示すものである。ここでも、メモリセルアレイ１１Ａ，１１Ｂは基本的に同一の構成なので、メモリセルアレイ１１Ａを例示して説明する。
【００３３】
ｐ型基板３０上にｎ型ウェル３１が形成され、ｎ型ウェル３１内にｐ型ウェル３２が形成されている。各メモリセルトランジスタＭＣは、ｎ型拡散層３３で形成されたソースおよびドレインと、ソース・ドレイン間のチャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜を介して設けられたワード線ＷＬとなる制御ゲートＣＧと、から構成されている。
【００３４】
各選択ゲートＳ１は、ｎ型拡散層３３で形成されたソースおよびドレインと、積層された二重構造のゲート電極ＳＧと、から構成されている。ゲート電極ＳＧは、それぞれ、選択ゲート線ＳＧＤ＿ｉに接続されている。各選択ゲートＳ２は、ｎ型拡散層３３で形成されたソースおよびドレインと、積層された二重構造のゲート電極ＳＧと、から構成されている。ゲート電極ＳＧは、それぞれ、選択ゲート線ＳＧＳ＿ｉに接続されている。たとえば、選択ゲート線ＳＧＤ＿ｉ，ＳＧＳ＿ｉおよびワード線ＷＬは、ともに、図１中のロウデコーダ１２Ａ，１３Ａに接続され、ロウデコーダ１２Ａ，１３Ａからの出力信号によって制御される。
【００３５】
隣接する各メモリセルトランジスタＭＣは互いにソース／ドレインを共有するとともに、端部の各メモリセルトランジスタＭＣは隣接する選択ゲートＳ１または選択ゲートＳ２の一方とソース／ドレインを共有している。また、隣接する各メモリユニットＭＵは、選択ゲートＳ２のソースを、それぞれ共有している。
【００３６】
４個のメモリセルトランジスタＭＣと選択ゲートＳ１，Ｓ２とからなるＮＡＮＤ型メモリユニットＭＵの一端（たとえば、選択ゲートＳ１のドレイン）は、コンタクトホール電極（ＣＢコンタクト）ＣＢ１を介して、第１層のメタル配線層Ｍ０に接続されている。このメタル配線層Ｍ０は、ヴィアホール電極Ｖ１を介して、ビット線ＢＬとなる第２層のメタル配線層Ｍ１に接続されている。ビット線ＢＬは、たとえば図１中のセンスアンプ１４Ａ，１５Ａのいずれか一方に接続されている。
【００３７】
ＮＡＮＤ型メモリユニットＭＵの他端（たとえば、選択ゲートＳ２のソース）は、コンタクトホール電極ＣＢ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅとなる第１層のメタル配線層Ｍ２に接続されている。共通ソース線Ｃ−ｓｏｕｒｃｅは、図示していないソース線制御回路に接続されている。
【００３８】
ｎ型ウェル３１の表面にはｎ型拡散層３４が、ｐ型ウェル３２の表面にはｐ型拡散層３５が、それぞれ形成されている。ｎ型拡散層３４およびｐ型拡散層３５は、コンタクトホール電極ＣＢ３，ＣＢ４を介して、ウェル線Ｃ−ｐ−ｗｅｌｌとなる第１層のメタル配線層Ｍ３にともに接続されている。ウェル線Ｃ−ｐ−ｗｅｌｌは、図示していないＰウェル制御回路に接続されている。
【００３９】
なお、本実施例の構成（図４，図５）においては、ビット線シールド方式とした場合のメモリセルアレイを例示したが、たとえば、全ビット線読み出し（ＡＢＬ）方式とした場合のメモリセルアレイであってもかまわない。また、ＮＡＮＤ型メモリユニットＭＵにおけるメモリセルトランジスタＭＣの個数も４個に限定されるものではない。
【００４０】
ここで、ビット線長およびワード線長の増加による書き込みおよび読み出しの速度の低下を抑制するために、２プレーンメモリセルアレイ構成とした場合であっても、大容量化および高速化の二つの要求により、ＮＡＮＤ型フラッシュメモリは、書き込みおよび読み出しの単位であるページ長が４Ｋｂｙｔｅ以上になる。この場合、プログラム動作時には４Ｋｂｙｔｅ以上もあるページ長単位分のデータが一度に書き込まれるため、ビット線の充電のためのピーク電流がどうしても大きくなる。
【００４１】
ＮＡＮＤ型フラッシュメモリにおいては、ビット線シールド方式のセンスアンプと全ビット線読み出し方式のセンスアンプとが知られているが、どちらのセンスアンプの場合も、同時に書き込みを行うページ長を大きくするほど、ビット線の充電のためのピーク電流が大きくなる。ピーク電流は、消費電流の観点とシステム側の要求とにより、１００ｍＡ以下に抑える必要がある。ページ長を、２倍、４倍に増やしつつ、ビット線の充電スピードを現状のまま維持しようとすると、ピーク電流が増大し、１００ｍＡを超えるとシステムが破綻する。つまり、プログラム動作時には、ビット線充電時のピーク電流を抑えることが重要となる。
【００４２】
次に、多値フラッシュメモリにおける、プログラム動作時のＱＰＷ動作について簡単に説明する。
【００４３】
多値フラッシュメモリにおいて、たとえば図６に示すように、１個のメモリセルトランジスタＭＣに２ビットのデータを記憶する場合、そのメモリセルトランジスタＭＣは４つのしきい値帯（しきい値電圧分布Ｅ，Ａ，Ｂ，Ｃ）を有する。しきい値帯の数は、メモリセルトランジスタＭＣに記憶するビット数の増加に比例して増加する。その一方で、多値フラッシュメモリの内部電源電圧は低電圧化される傾向にある。つまり、信頼性の高いデバイスを得るためには、メモリセルトランジスタのしきい値電圧をより精度よく制御する必要がある。
【００４４】
たとえば、メモリセルトランジスタのしきい値電圧を高精度に制御するための技術として、書き込み電圧を複数の書き込みパルスに分割し、各パルスの電圧を一定の割合でステップアップさせながらデータ書き込みを行うステップアップ書き込み方法があるが、パルス数を増やさずに、しきい値分布幅を狭くできるＱＰＷ動作の場合、各センスアンプによって３種類のビット線レベルをそれぞれ同時に制御しなければならない。
【００４５】
図７は、上記したＱＰＷ動作を可能にするためのセンスアンプ１４Ａ，１４Ｂ，１５Ａ，１５Ｂの構成例を示すものである。センスアンプ１４Ａ，１４Ｂ，１５Ａ，１５Ｂは基本的に同一の構成なので、ここではセンスアンプ１４Ａを例示して説明する。
【００４６】
センスアンプ１４Ａは、対応するビット線ＢＬに動作に応じた電圧を印加するためのもので、複数のセンスアンプ回路２０１を有している。センスアンプ回路２０１のそれぞれは、ＱＰＷ動作において、対応するビット線ＢＬの電位レベルを、必要な３種類の電圧（たとえば、ＶＤＤＳＡ，ＶＳＳ，ＶＱＰＷ（または、Ｖｂｌと表記する場合もある））のいずれかにバイアスさせる機能を有する。なお、各電圧ＶＤＤＳＡ，ＶＳＳ，ＶＱＰＷは、“ＶＳＳ＜ＶＱＰＷ＜ＶＤＤＳＡ”の関係を持つ。
【００４７】
すなわち、センスアンプ回路２０１は、書き込みデータまたは読み出しデータを保持するための内部ラッチ回路２０１ａを有する。内部ラッチ回路２０１ａは、ｐチャネルＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｐ１３と、ｎチャネルＭＯＳトランジスタＱｎ１１，Ｑｎ１２，Ｑｎ１３と、から構成されている。ｐチャネルＭＯＳトランジスタＱｐ１１の電流通路の一端は、センスアンプ１４Ａの電源電圧ＶＤＤＳＡに接続され、他端は、ｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の他端は、接地（電圧ＶＳＳに接続）されている。ｐチャネルＭＯＳトランジスタＱｐ１２の電流通路の一端は、電源電圧ＶＤＤＳＡに接続され、他端は、ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の一端に接続されている。ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ１３の電流通路の一端に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１３の電流通路の他端は、接地されている。
【００４８】
上記ｐチャネルＭＯＳトランジスタＱｐ１１および上記ｎチャネルＭＯＳトランジスタＱｎ１１の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ１３の電流通路の他端とｎチャネルＭＯＳトランジスタＱｎ１２の電流通路の一端との接続点に共通に接続され、信号ＩＮＶが与えられる。上記ｐチャネルＭＯＳトランジスタＱｐ１３および上記ｎチャネルＭＯＳトランジスタＱｎ１２の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ１１の電流通路の他端とｎチャネルＭＯＳトランジスタＱｎ１１の電流通路の一端との接続点に共通に接続され、信号ＩＮＶとは逆相の信号ＬＡＴが与えられる。ｐチャネルＭＯＳトランジスタＱｐ１２のゲートには信号ＲＳＴ＿ＰＣＯが与えられ、ｎチャネルＭＯＳトランジスタＱｎ１３のゲートには信号ＳＴＢが与えられる。
【００４９】
また、上記ｐチャネルＭＯＳトランジスタＱｐ１１および上記ｎチャネルＭＯＳトランジスタＱｎ１１の各ゲートは、ｐチャネルＭＯＳトランジスタＱｐ２１の電流通路の一端とｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の一端との接続点にも共通に接続されている。ｐチャネルＭＯＳトランジスタＱｐ２１の電流通路の他端は、ｐチャネルＭＯＳトランジスタＱｐ２２を介して、センスアンプ１４Ａの電源電圧ＶＤＤＳＡに接続されている。ｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の他端は、ｎチャネルＭＯＳトランジスタ（ＳＥＴトランジスタ）Ｑｎ２２の電流通路の一端に接続されるとともに、上記データバス（ＢＵＳ線）１６に接続されている。これにより、ｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の他端、および、ｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の一端には、ＱＰＷ動作の際に、データバス１６を介して、書き込みベリファイ時の結果に応じた電圧が信号ＢＵＳとして与えられる。ｎチャネルＭＯＳトランジスタＱｎ２１のゲートには信号ＲＳＴ＿ＮＣＯが与えられ、ｐチャネルＭＯＳトランジスタＱｐ２２のゲートには信号ＳＴＢｎが与えられる。ｐチャネルＭＯＳトランジスタＱｐ２１のゲートには、キャパシタＣａの一方の電極が接続されて、ノードＳＥＮの電位（信号ＳＥＮ）が与えられる。キャパシタＣａの他方の電極には、クロックである信号ＣＬＫが与えられる。また、ｎチャネルＭＯＳトランジスタＱｎ２２のゲートには、信号ＳＥＴが与えられる。
【００５０】
上記ｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ２３の電流通路の一端とｐチャネルＭＯＳトランジスタＱｐ２３の電流通路の一端との接続点、および、ｎチャネルＭＯＳトランジスタＱｎ２４の電流通路の一端とｎチャネルＭＯＳトランジスタＱｎ２５の電流通路の一端との接続点に、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２３の電流通路の他端は、上記ｐチャネルＭＯＳトランジスタＱｐ２１のゲート、および、ｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の一端に、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２６の電流通路の他端は、ｎチャネルＭＯＳトランジスタＱｎ２５の電流通路の他端とｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の一端との接続点、および、ｎチャネルＭＯＳトランジスタＱｎ２８の電流通路の一端に、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２７の電流通路の他端およびｎチャネルＭＯＳトランジスタＱｎ２８の電流通路の他端には、電源電圧ＶＤＤＳＡが共通に接続されている。
【００５１】
ｎチャネルＭＯＳトランジスタＱｎ２３のゲートには信号ＸＸＬが、ｐチャネルＭＯＳトランジスタＱｐ２３のゲートには信号ＩＮＶが、ｎチャネルＭＯＳトランジスタＱｎ２４のゲートには信号ＬＡＴが、ｎチャネルＭＯＳトランジスタＱｎ２５のゲートには信号ＢＬＸが、ｎチャネルＭＯＳトランジスタＱｎ２６のゲートには信号ＨＬＬが、ｎチャネルＭＯＳトランジスタＱｎ２７のゲートには信号ＱＳＷが、そして、ｎチャネルＭＯＳトランジスタＱｎ２８のゲートには信号ＳＥＮが、それぞれ与えられる。
【００５２】
上記ｐチャネルＭＯＳトランジスタＱｐ２３の電流通路の他端と上記ｎチャネルＭＯＳトランジスタＱｎ２４の電流通路の他端との共通接続点には、ｎチャネルＭＯＳトランジスタＱｎ２９の電流通路の一端、および、ｎチャネルＭＯＳトランジスタＱｎ３０の電流通路の一端が、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＱｎ２９の電流通路の他端にはビット線ＢＬが接続され、ゲートには信号ＢＬＣが与えられる。ｎチャネルＭＯＳトランジスタＱｎ３０の電流通路の他端は共通ソース線Ｃ−ｓｏｕｒｃｅ（ソース線電圧ＳＲＣＧＮＤ）に接続され、ゲートには信号ＩＮＶが与えられる。
【００５３】
なお、上記した各信号は、対応するカラムデコーダ２０Ａまたはコントローラ１８よりそれぞれ供給される。
【００５４】
上記した構成のセンスアンプ回路２０１において、ｎチャネルＭＯＳトランジスタＱｎ２２のゲート電圧（信号ＳＥＴ）を、ＱＰＷ動作の際には、ある傾きを有して徐々に上昇させるようにする。これにより、ｎチャネルＭＯＳトランジスタＱｎ２２がオンした場合に、ビット線ＢＬに流れるピーク電流と電源電圧ＶＤＤＳＡのドロップとを抑制することが可能となる。
【００５５】
次に、上記した構成のセンスアンプ回路２０１を用いた、プログラム動作時におけるＱＰＷ動作について説明する。
【００５６】
ここで、本実施例の説明をする前に、まず、多値フラッシュメモリで既に用いられているＱＰＷ動作について簡単に説明する。プログラム動作時にＱＰＷ動作を実施すると、書き込み時間の増加を抑えつつ、書き込み後のしきい値電圧の分布幅を狭めることが可能となる。
【００５７】
すなわち、多値フラッシュメモリのプログラム動作時、データの書き込みは、上述したようにページ単位で行われる。まずは、たとえば図８に示すように、選択メモリセル（書き込みセル）ＭＣのワード線ＷＬ３＿０に、対応するロウデコーダによって高電圧（書き込み電圧Ｖｐｇｍ）を印加する（その他のワード線ＷＬ０＿０，ＷＬ１＿０，ＷＬ２＿０の電位はＶＰＡＳＳ）。そして、書き込みを行いたい選択メモリセルＭＣについては、センスアンプ回路２０１によって、対応するビット線ＢＬ（書き込みＢＬまたは０−ＢＬともいう）の電位レベルを電圧ＶＳＳにバイアスするとともに、ロウデコーダによって選択ゲートＳ１をオン（ＳＧＤ＿０＝Ｖｓｇ，ＳＧＳ＿０＝０Ｖ）させて、チャネル領域を電圧ＶＳＳ（０Ｖ）に設定する。これにより、選択メモリセルＭＣにおいては、浮遊ゲートＦＧとチャネル領域との間に高電界がかかり、チャネル領域側から浮遊ゲートＦＧに電子が注入されて、選択メモリセルＭＣへの“０”データの書き込みが行われる。
【００５８】
非書き込みのメモリセル（非選択メモリセル）ＭＣに対しては、たとえば図９に示すように、対応するビット線ＢＬ（非書き込みＢＬまたは１−ＢＬともいう）の電位レベルを電圧ＶＤＤＳＡにバイアスするとともに、選択ゲートＳ１，Ｓ２をカットオフさせる（ＳＧＤ＿０＝０Ｖ，ＳＧＳ＿０＝０Ｖ）。すると、チャネル領域がフローティング（Ｖｉｎｈｉｂｉｔ）状態となる。このため、浮遊ゲートＦＧとチャネル領域との間に高電界がかからず、非選択メモリセルＭＣへの“０”データの書き込みは行われない。
【００５９】
通常、ＮＡＮＤ型フラッシュメモリにおけるプログラム動作は、たとえば図１０に示すように、対応するロウデコーダにより、選択ワード線ＷＬに書き込みパルスＰＰを印加して選択メモリセルＭＣへのデータの書き込みを行い、その後、選択ワード線ＷＬにベリファイパルスＶＰを印加してベリファイを行う、という繰り返し動作により行われる。つまり、書き込みを行った後のベリファイ動作において、ベリファイレベル（Ｖｅｒｉｆｙ電圧）ＶＬよりも選択メモリセルＭＣのしきい値電圧が低い場合（ベリファイフェイル）、次の周期（ステップまたはサイクル）においても、ビット線ＢＬの電位レベルを電圧ＶＳＳにバイアスし、追加の書き込みを行う。その際、書き込みパルスＰＰの電圧Ｖｐｇｍを一定の割合（ステップアップ電圧ΔＶｐｇｍ）でステップアップする。こうして、図１１に示すように、選択メモリセルＭＣのしきい値電圧を少しずつシフトさせていく。そして、ベリファイレベルＶＬよりも選択メモリセルＭＣのしきい値電圧が高くなった場合（ベリファイパス）には、次の周期において、その選択メモリセルＭＣにつながるビット線ＢＬの電位レベルを電圧ＶＤＤＳＡに充電する。こうすることによって、ベリファイパスした選択メモリセルＭＣについては、それ以上の追加の書き込みが行われないようにする。以上の動作を「ベリファイ書き込み」といい、この「ベリファイ書き込み」を行うと、書き込み後の選択メモリセルＭＣのしきい値電圧分布の下裾（分布幅）を、行わない場合よりも狭くできる。
【００６０】
さらに、書き込み後の選択メモリセルＭＣのしきい値電圧の分布幅を狭くしたい場合には、図１０に示したステップアップ電圧ΔＶｐｇｍをより小さくし、書き込みのステップ（書き込みパルスＰＰ）数を増やせばよい。しかしながら、ステップ数を増やすと、プログラム動作のための書き込み時間が増大してしまう。
【００６１】
そこで、書き込み時間の増大を抑えつつ、書き込み後のしきい値電圧の分布幅をより狭くできるようにするために提案されたのが、ＱＰＷ動作である。このＱＰＷ動作では、たとえば図１２および図１３（ａ），（ｂ）に示すように、ベリファイ動作時に、ベリファイレベル（Ｖｅｒｉｆｙ  Ｌｅｖｅｌ）ＶＬおよびベリファイレベルＶＬよりも低いベリファイローレベル（Ｖｅｒｉｆｙ  Ｌｏｗ  Ｌｅｖｅｌ）ＶＬＬの、２つのレベルでセンス（Ｓｅｎｓｅ１／Ｓｅｎｓｅ２）が行われる。ベリファイローレベルＶＬＬよりもしきい値電圧の低い選択メモリセル（書き込み未完了セル（１））ＭＣについては、次の周期において、通常の書き込み動作（追加の書き込み）が行われる。これに対し、ベリファイローレベルＶＬＬをパスしたものの、ベリファイレベルＶＬをパスしていない選択メモリセル（書き込み不完全セル（２））ＭＣについては、たとえば図１４に示すように、次の周期において、対応するビット線ＢＬ（ＱＰＷ書き込みＢＬまたはＱＰＷ−ＢＬともいう）の電位レベルを電圧ＶＱＰＷ（ＶＳＳ＜ＶＱＰＷ＜ＶＤＤＳＡ）にバイアスする。こうして、チャネル領域を電圧ＶＱＰＷにより充電し、追加の書き込みよりも低い電界が浮遊ゲートＦＧとチャネル領域との間にかかるようにすることによって、しきい値電圧の分布幅を小さくする。一方、ベリファイレベルＶＬをパスした選択メモリセルＭＣ、つまり、ベリファイレベルＶＬよりもしきい値電圧の高い書き込み完了セル（３）ＭＣについては、以降の周期において、追加の書き込みは行わない。
【００６２】
このように、上述したＱＰＷ動作によれば、ステップアップ電圧ΔＶｐｇｍはそのままで、書き込み時間が増大するのを抑えつつ、メモリセルトランジスタＭＣにおける書き込み後のしきい値電圧の分布幅を狭めることが可能となる。
【００６３】
なお、ＱＰＷ動作を行う際のビット線ＢＬの電位レベルは、上記したセンスアンプ回路２０１により与えられる、ＶＤＤＳＡ，ＶＱＰＷ，ＶＳＳの３種類の電圧によって制御される。各センスアンプ回路２０１は、たとえば、書き込み動作が開始される前（書き込みパルスＰＰの印加前）に、対応するビット線ＢＬの電位レベルを、それぞれ、電圧ＶＤＤＳＡまたは電圧ＶＱＰＷまたは電圧ＶＳＳのいずれかにほぼ同時にバイアスする。
【００６４】
特に、ビット線ＢＬの電位レベルを電圧ＶＱＰＷにバイアスするセンスアンプ回路２０１にあっては、ｎチャネルＭＯＳトランジスタＱｎ２２の立ち上げを他のセンスアンプ回路２０１よりも遅らせる、たとえばオンする時間を長くすることによって、ビット線ＢＬに流れるピーク電流を抑制することが可能となる。したがって、たとえ、ページ長が増加した場合にも、充電時のピーク電流を抑えつつ、ビット線の充電にかかる時間を維持することが可能となる。すなわち、ＱＰＷ動作を行う場合において、書き込み時間を遅延させることなしに、ビット線レベルをバイアスする際のピーク電流および電源電圧ドロップを抑制することが可能となる。
【００６５】
次に、本実施例に係る多値フラッシュメモリの動作について簡単に説明する。なお、本実施例では、多値データとして、２ビット、つまり４値のデータを１つのメモリセルトランジスタに記憶する場合を例に説明する。
【００６６】
図１５は、多値フラッシュメモリにおける、２ビットのデータとメモリセルトランジスタＭＣのしきい値電圧との関係を示すものである。２ビットのデータとは、“１１”，“１０”，“０１”，“００”の４値である。この２つのビットは異なるロウアドレス（異なるページ）に属する。
【００６７】
図１５に示すように、２ビットのデータは、しきい値電圧の違いとしてメモリセルトランジスタＭＣに記憶される。本実施例の場合、メモリセルトランジスタＭＣのしきい値電圧が最も低い状態（たとえば、しきい値電圧が負の状態）を“１１”データとし、しきい値電圧が２番目に低い状態（たとえば、しきい値電圧が正の状態）を“１０”データとし、しきい値電圧が３番目に低い状態（たとえば、しきい値電圧が正の状態）を“０１”データとし、しきい値電圧が最も高い状態（たとえば、しきい値電圧が正の状態）を“００”データとする。
【００６８】
消去後、メモリセルトランジスタＭＣのデータは“１１”データとなる。このメモリセルトランジスタＭＣへの下位ページの書き込みデータが“０”データであれば、書き込みにより、メモリセルトランジスタＭＣは“１１”データの状態から“１０”データの状態に移る。“１”データの書き込みの場合は、メモリセルトランジスタＭＣは“１１”データのままである。
【００６９】
下位ページのデータの書き込みに続いて、そのメモリセルトランジスタＭＣへの上位ページのデータの書き込みが行われる。もし、書き込みデータが“１”データであれば、メモリセルトランジスタＭＣは、“１１”データあるいは“１０”データの状態がそのまま保持される。もし、書き込みデータが“０”データであれば、書き込みにより、“１１”データの状態は“０１”データの状態に、“１０”データの状態は“００”データの状態に、それぞれ移る。
【００７０】
書き込みの後に、書き込みが行われたメモリセルトランジスタＭＣからデータを読み出して、十分に書き込みが行われた否かを検証する、いわゆる書き込みベリファイが行われる。すなわち、センスアンプ２０１による読み出しデータは、たとえば、しきい値電圧が０Ｖ以下であれば、“１１”データとみなされる。また、しきい値電圧が０Ｖ以上で、かつ、１Ｖ以下ならば、“１０”データとみなされる。また、しきい値電圧が１Ｖ以上で、かつ、２Ｖ以下ならば、“０１”データとみなされる。また、しきい値電圧が２Ｖ以上ならば、“００”データとみなされる。
【００７１】
このように、１つのメモリセルトランジスタＭＣに２ビットのデータを記憶させる多値フラッシュメモリの場合、４値のしきい値が用いられる。実際のデバイス（メモリチップ）では、メモリセルトランジスタＭＣの特性にバラつきが生じるため、そのしきい値もバラつく。このバラつきが大きいと、データの区別がつかなくなり、間違ったデータを読み出す可能性が高くなる。
【００７２】
本実施例の多値ラッシュメモリでは、ＱＰＷ動作によって、たとえば破線で示したようなしきい値の大きなバラつきを、実線のように抑えることができる。つまり、読み出しマージン（しきい値電圧差）の拡大が可能となる。したがって、２ビットのデータを記憶する場合に限らず、より多ビットのデータを記憶するのに好適である。
【００７３】
次に、本実施例に係る、ＳＥＴトランジスタの立ち上げを制御するゲート電圧制御回路について説明する。
【００７４】
図１６は、センスアンプ回路２０１におけるｎチャネルＭＯＳトランジスタＱｎ２２のゲート電圧をそれぞれ制御するための、信号ＳＥＴを生成するゲート電圧制御回路３００の構成例を示すものである。このゲート電圧制御回路３００は、ＱＰＷ動作において、対応するビット線ＢＬの電位レベルを電圧ＶＱＰＷに固定する際に、ｎチャネルＭＯＳトランジスタＱｎ２２のオンする時間を遅くするための電源回路であって、たとえばセンスアンプ１４Ａ，１５Ａ，１４Ｂ，１５Ｂ（もしくは、周辺回路３、コントローラ１８、または、カラムデコーダ２０Ａ，２０Ｂ）内に設けられる。
【００７５】
図１６に示すように、ゲート電圧制御回路３００は、定電流回路３０１、定電圧回路３０２、キャパシタ回路（ＳＬＯＷＣＡＰ）３０３、および、ｎチャネルＭＯＳトランジスタ３０４，３０５を有して構成されている。定電流回路３０１は、ｐチャネルＭＯＳトランジスタ３０１ａ〜３０１ｆを備え、電源電圧（たとえば、７Ｖ）をもとに、定電流Ｉｒｅｆ（たとえば、電流値１０μＡ）を生成する。この定電流回路３０１で生成された定電流Ｉｒｅｆは、ｎチャネルＭＯＳトランジスタ３０４，３０５を介して、定電圧回路３０２に供給される。
【００７６】
ｎチャネルＭＯＳトランジスタ３０４，３０５は、このゲート電圧制御回路３００のオン／オフを制御するためのものであって、たとえばコントローラ１８より、オン時には各ゲートにハイレベルの信号ＧＮ＿ＳＥＴが与えられる。
【００７７】
定電圧回路３０２は、ｎチャネルＭＯＳトランジスタ３０２ａ〜３０２ｄと抵抗素子（たとえば、抵抗値６０ｋΩ）Ｒとを有し、対応するセンスアンプ回路２０１におけるｎチャネルＭＯＳトランジスタＱｎ２２のゲートに印加される信号ＳＥＴ（たとえば、ゲート電圧ＶＱＰＷ＋Ｖｔｎ）を発生させる。ｎチャネルＭＯＳトランジスタ３０２ａ〜３０２ｄのうち、ｎチャネルＭＯＳトランジスタ３０２ｃ，３０２ｄは、ｎチャネルＭＯＳトランジスタＱｎ２２と同じサイズのトランジスタが用いられることにより、レプリカ回路Ｒｅｐ．を構成する。つまり、この定電圧回路３０２は、定電流回路３０１から供給される定電流Ｉｒｅｆと抵抗素子Ｒとの積によって電圧ＶＱＰＷ（たとえば、電圧値０．６Ｖ）を生成し、その電圧ＶＱＰＷをもとに、レプリカ回路Ｒｅｐ．により上記ゲート電圧ＶＱＰＷ＋Ｖｔｎを生成する。
【００７８】
キャパシタ回路３０３は、定電圧回路３０２のゲート電圧ＶＱＰＷ＋Ｖｔｎの立ち上がり時間を調節するためのキャパシタ３０３ａ，３０３ｂ、キャパシタ３０３ａ，３０３ｂをそれぞれ充電させるためのｎチャネルＭＯＳトランジスタ３０３ｃ，３０３ｄ、および、キャパシタ３０３ａ，３０３ｂを放電させるためのｎチャネルＭＯＳトランジスタ３０３ｅを有した構造となっている。オン時には、ｎチャネルＭＯＳトランジスタ３０３ｃのゲート信号ＳＬＯＷＣＡＰ１、ｎチャネルＭＯＳトランジスタ３０３ｄのゲート信号ＳＬＯＷＣＡＰ２、および、ｎチャネルＭＯＳトランジスタ３０３ｅのゲート信号ＲＳＴ＿ＳＬＯＷＣＡＰが、たとえばコントローラ１８よりそれぞれハイレベルとされる。
【００７９】
本実施例のゲート電圧制御回路３００によれば、キャパシタ３０３ａ，３０３ｂを充電させることにより、たとえば図１７に示すように、生成されるゲート電圧ＶＱＰＷ＋Ｖｔｎの立ち上がり時間を遅くすることが可能である。つまり、ゲート電圧ＶＱＰＷ＋Ｖｔｎの立ち上がり時間は、接続するキャパシタ３０３ａ，３０３ｂの容量によって変化する。もし、ゲート信号ＳＬＯＷＣＡＰ１，ＳＬＯＷＣＡＰ２をローレベルにして、ｎチャネルＭＯＳトランジスタ３０３ｃ，３０３ｄをオフ状態とした場合、キャパシタ３０３ａ，３０３ｂは充電されないので、ゲート電圧ＶＱＰＷ＋Ｖｔｎは急峻に立ち上がる（たとえば、２０ｎｓｅｃ）。仮に、ゲート信号ＳＬＯＷＣＡＰ１，ＳＬＯＷＣＡＰ２をハイレベルにして、ｎチャネルＭＯＳトランジスタ３０３ｃ，３０３ｄをオン状態とした場合、キャパシタ３０３ａ，３０３ｂの充電量に応じて、ゲート電圧ＶＱＰＷ＋Ｖｔｎの立ち上がり時間はある傾きを持つ（たとえば、８μｓｅｃ）。この立ち上がり時間は、キャパシタ３０３ａ，３０３ｂの容量を変えることにより任意に設定できる。
【００８０】
特に、ｎチャネルＭＯＳトランジスタ３０３ｃ，３０３ｄを同時にオン状態とする場合に限らず、キャパシタ３０３ａ，３０３ｂの接続を制御することによって、立ち上がり時間の変更も容易に可能である。
【００８１】
このように、ゲート電圧制御回路３００を用いてｎチャネルＭＯＳトランジスタＱｎ２２のオンする時間を遅くすることで、たとえば図１８に示すように、対応するビット線ＢＬの電位レベルを電圧ＶＱＰＷに固定する際に、そのビット線ＢＬに流れるピーク電流と電源電圧ＶＤＤＳＡのドロップとを抑制することが可能となる。なお、ｎチャネルＭＯＳトランジスタＱｎ２２をオンする立ち上がり時間を、書き込みパルスＰＰを印加する前に非選択ワード線ＷＬを電圧ＶＰＡＳＳにより充電する時間および選択ワード線ＷＬを電圧Ｖｐｇｍにより充電する時間（たとえば、９μｓｅｃ）内に十分に収まるように設定することによって、パフォーマンスへの影響は回避できる。
【００８２】
次に、上記した構成の多値フラッシュメモリにおいて、プログラム動作時のＱＰＷ動作におけるセンスアンプ回路２０１の動作例について、具体的に説明する。
【００８３】
初期セットフローにおいて、書き込みセルＭＣ（０−ＢＬ）、ベリファイレベルＶＬをパスしたＱＰＷ書き込みセルＭＣを含む非書き込みセルＭＣ（１−ＢＬ）、および、ベリファイローレベルＶＬＬをパスしたＱＰＷ書き込みセルＭＣ（ＱＰＷ−ＢＬ）に対応するそれぞれのセンスアンプ回路２０１は、信号ＩＮＶと信号ＳＥＮとが下記表１に示すように設定される。これにより、同一の構成を有するそれぞれそのセンスアンプ回路２０１によって、各ビット線ＢＬの電位レベルを、書き込み未完了セルである書き込みセルＭＣについては“ＶＳＳ”に、ベリファイレベルＶＬをパスした書き込み完了セルであるＱＰＷ書き込みセルＭＣを含む非書き込みセルＭＣについては“ＶＤＤＳＡ”に、書き込み不完全セルであるＱＰＷ書き込みセルＭＣについては“ＶＱＰＷ”に、図７に示した各経路を通して固定することができる。すなわち、例えばＶＱＰＷをセルＭＣに与える場合には、ＭＯＳトランジスタＱｎ２２、Ｑｐ２３、Ｑｎ２４、Ｑｎ２９の電流経路を介して、電圧がビット線ＢＬに転送される。この際、ＭＯＳトランジスタＱｎ２３、Ｑｎ２６、Ｑｎ２７はオフ状態とされるが、このオフ状態とされる様子を、図７ではバツ印（×）で示している。またＶＤＤＳＡをセルＭＣに与える場合には、ＭＯＳトランジスタＱｎ２８、Ｑｎ２５、Ｑｎ２４、Ｑｐ２３、Ｑｎ２９の電流経路を介して、電圧がビット線ＢＬに転送される。更に、ＶＳＳを与える場合には、ＭＯＳトランジスタＱｎ３０、Ｑｎ２９の電流経路を介して、電圧がビット線ＢＬに転送される。
【表１】
2011008857.tif 000003
【００８４】
なお、表１の“ＶＣＬＫ”は、信号ＣＬＫとして与えられる電圧である。
【００８５】
図１９は、ＱＰＷ動作における処理の流れ（図７に示したセンスアンプ回路２０１のプログラムシーケンス）を説明するために示すもので、従来と対比して示している。
【００８６】
ＱＰＷ動作に際しては、まず、初期セットフローとして、全てのセンスアンプ回路２０１内の内部ラッチ回路２０１ａのデータをリセット（ＩＮＶ＝“Ｈ（ＶＤＤＳＡ）”）する。そして、信号ＲＳＴ＿ＮＣＯを“Ｈ”にして、ｎチャネルＭＯＳトランジスタＱｎ２１をオンさせる。こうして、データバス１６を介して、データバッファ１７内の書き込みデータ（書き込みデータ“０”または非書き込みデータ“１”）を、各センスアンプ回路２０１内の内部ラッチ回路２０１ａに転送させる（Ｉｎｈｉｂｉｔ  ｓｃａｎ）。これにより、通常書き込みの書き込みセルＭＣに対応するセンスアンプ回路２０１の信号ＩＮＶは“Ｈ”のままとなり、非書き込みセルＭＣに対応するセンスアンプ回路２０１の信号ＩＮＶが“Ｌ（ＶＳＳ）”に反転する。その後、各信号ＨＬＬ，ＢＬＸ，ＢＬＣ，ＱＳＷを“Ｈ（ＶＤＤＳＡ＋Ｖｔｎ）”にし、各ｎチャネルＭＯＳトランジスタＱｎ２６，Ｑｎ２５，Ｑｎ２９，Ｑｎ２７をオンさせる。また、信号ＩＮＶの“Ｌ”への反転により逆相の信号ＬＡＴが“Ｈ”となり、ｎチャネルＭＯＳトランジスタＱｎ２４がオン、ｎチャネルＭＯＳトランジスタＱｎ３０がオフする。その結果、キャパシタＣａ（ノードＳＥＮ）および非書き込みセルＭＣのビット線１−ＢＬが、電圧ＶＤＤＳＡによって、それぞれ充電される（以上、図１９の（１）参照）。
【００８７】
この後、信号ＢＬＸを“Ｌ（ＶＳＳ）”，ＢＬＣを“Ｌ（Ｖｔｎ）”にして、ｎチャネルＭＯＳトランジスタＱｎ２５，Ｑｎ２９をオフさせ、キャパシタＣａおよび非書き込みセルＭＣのビット線１−ＢＬの充電を終了させる（ビット線１−ＢＬの電位レベルは電圧ＶＤＤＳＡに固定される）。
【００８８】
次いで、ＱＰＷスキャン（以上、図１９の（２）参照）を行い、ベリファイローレベルＶＬＬをパスしたＱＰＷ書き込みセルＭＣに対応するそれぞれのセンスアンプ回路２０１の、信号ＩＮＶを“Ｈ”から“Ｌ”へ反転させる。これにより、信号ＩＮＶの“Ｌ”への反転により逆相の信号ＬＡＴが“Ｈ”となり、ｎチャネルＭＯＳトランジスタＱｎ２４およびｐチャネルＭＯＳトランジスタＱｐ２３がオンする（ｎチャネルＭＯＳトランジスタＱｎ３０はオフ）。
【００８９】
次いで、ＱＰＷ書き込みセルＭＣに対応するそれぞれのセンスアンプ回路２０１の、信号ＸＸＬを“Ｈ（ＶＤＤＳＡ）”にして、ｎチャネルＭＯＳトランジスタＱｎ２３をオンさせる。これにより、ＱＰＷ書き込みセルＭＣに対応するそれぞれのセンスアンプ回路２０１においては、ノードＳＥＮの電位が、電圧ＶＤＤＳＡから電圧ＶＳＳへと放電される。なお、ベリファイローレベルＶＬＬをパスしていない通常書き込みセルＭＣおよび非書き込みセルＭＣに対応するそれぞれのセンスアンプ回路２０１においては、ノードＳＥＮの電位が電圧ＶＤＤＳＡに保持される（以上、図１９の（３）参照）。
【００９０】
次いで、全てのセンスアンプ回路２０１の信号ＸＸＬを“Ｌ”にして、ｎチャネルＭＯＳトランジスタＱｎ２３をオフさせる。その後、信号ＣＬＫとして電圧ＶＣＬＫを与えることによって（ＣＬＫｕｐ）、ノードＳＥＮの電位を、電圧ＶＣＬＫの分だけ上昇させる（以上、図１９の（４）参照）。
【００９１】
次いで、全てのセンスアンプ回路２０１の信号ＸＸＬを“Ｈ（Ｖｔｎ）”にして、ｎチャネルＭＯＳトランジスタＱｎ２３をオンさせる。これにより、ＱＰＷ書き込みセルＭＣに対応するそれぞれのセンスアンプ回路２０１においては、ノードＳＥＮの電位が、電圧ＶＣＬＫから電圧ＶＳＳへと放電される（以上、図１９の（５）参照）。
【００９２】
次いで、全てのセンスアンプ回路２０１の信号ＸＸＬを“Ｌ”にして、ｎチャネルＭＯＳトランジスタＱｎ２３をオフさせた後、信号ＢＬＸ，ＢＬＣを “Ｈ(ＶＤＤＳＡ＋Ｖｔｎ)”、信号ＳＥＴを“Ｈ（ＶＱＰＷ＋Ｖｔｎ）”にする。こうして、ベリファイレベルＶＬをパスした通常書き込みセルＭＣを含む、非書き込みセルＭＣに対応するセンスアンプ回路２０１については、ＩＮＶが“Ｌ（ＶＳＳ）”、ＳＥＮが“Ｈ（ＶＤＤＳＡ＋ＶＣＬＫ）”なので、ｎチャネルＭＯＳトランジスタＱｎ２８、Ｑｎ２５、Ｑｎ２４、Ｑｎ２９、ｐチャネルＭＯＳトランジスタＱｐ２３がオンすることで、ベリファイレベルＶＬをパスした通常書き込みセルＭＣを含む、非書き込みセルＭＣに対応するセンスアンプ回路２０１につながるビット線１−ＢＬの電位レベルは、それぞれ、電圧ＶＤＤＳＡに固定される。また、ベリファイローレベルＶＬＬをパスしていない通常書き込みセルＭＣに対応するセンスアンプ回路２０１については、ＩＮＶが“Ｈ（ＶＤＤ）”、ＳＥＮが“Ｈ（ＶＤＤＳＡ＋ＶＣＬＫ）”なので、ｎチャネルＭＯＳトランジスタＱｎ２９がオン、Ｑｎ２４がオフ、ｐチャネルＭＯＳトランジスタＱｐ２３がオフすることで、ベリファイローレベルＶＬＬをパスしていない通常書き込みセルＭＣに対応するセンスアンプ回路２０１につながるビット線０−ＢＬの電位レベルは、それぞれ、電圧ＶＳＳに固定される。
【００９３】
一方、ベリファイローレベルＶＬＬをパスしたＱＰＷ書き込みセルＭＣに対応するセンスアンプ回路２０１につながるビット線ＱＰＷ−ＢＬの電位レベルは、電圧ＶＱＰＷに固定される。すなわち、ＱＰＷ書き込みセルＭＣに対応するセンスアンプ回路２０１については、ＩＮＶが“Ｌ（ＶＳＳ）”、ＳＥＮが“Ｌ（ＶＳＳ）”なので、ｎチャネルＭＯＳトランジスタＱｎ２９，Ｏｎ２４、Ｑｎ２２がオン、Ｑｎ２８，Ｑｎ３０がオフ、ｐチャネルＭＯＳトランジスタＱｐ２３がオンすることで、ＱＰＷ書き込みセルＭＣに対応するセンスアンプ回路２０１につながるビット線ＱＰＷ−ＢＬの電位レベルは、それぞれ、電圧ＶＱＰＷに固定される。
【００９４】
その際、図１６に示したゲート電圧制御回路３００によって、ｎチャネルＭＯＳトランジスタＱｎ２２がゆっくりと立ち上がるように、たとえば図１７に示したように、そのゲート電圧（ＶＱＰＷ＋Ｖｔｎ）ＶＳＥＴを制御する。これにより、たとえば図１８に示したように、ｎチャネルＭＯＳトランジスタＱｎ２２のオン時に、対応するビット線ＱＰＷ−ＢＬに流れるピーク電流と電源電圧ＶＤＤＳＡの降下とを抑制することが可能となる。
【００９５】
つまり、ベリファイローレベルＶＬＬをパスしたＱＰＷ書き込みセルＭＣに対応するセンスアンプ回路２０１の、ｎチャネルＭＯＳトランジスタＱｎ２２のゲートにゲート電圧ＶＳＥＴとして与えられる信号ＳＥＴの立ち上がり時間が、キャパシタ３０３ａ，３０３ｂの充電時間に応じて、従来よりも長くなるように、ゲート電圧制御回路３００によって制御する。これにより、ｎチャネルＭＯＳトランジスタＱｎ２２のオンする時間が遅くなるため、信号ＢＵＳとして与えられる、対応するビット線ＱＰＷ−ＢＬを充電するための電圧ＶＱＰＷを徐々に昇圧できるようになる。
【００９６】
ここまでの動作により、ベリファイレベルＶＬをしきい値電圧が越えてベリファイパスとなった書き込み完了セルである通常書き込みセルＭＣにつながる書き込みビット線０−ＢＬを含む、非書き込みビット線１−ＢＬは電圧ＶＤＤＳＡ（たとえば、２．２Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値電圧が越えずにベリファイフェイルとなった通常書き込みビット線０−ＢＬは電圧ＶＳＳ（０Ｖ）に保たれ、ベリファイローレベルＶＬＬをしきい値電圧が越えてベリファイローパスとなった通常書き込みの書き込みビット線ＱＰＷ−ＢＬは電圧ＶＱＰＷ（たとえば、０．６Ｖ）に保たれることになる。
【００９７】
この後、たとえばＱＰＷ動作の開始から９μｓｅｃ以内に、上述したベリファイ書き込みが行われる。すなわち、選択ワード線ＷＬに対する書き込みパルス（プログラム電圧Ｖｐｇｍ＋ステップアップ電圧ΔＶｐｇｍ）ＰＰの印加による、書き込み未完了セルおよび書き込み不完全セルに対するデータ書き込みが、全ての書き込みセルＭＣへのデータの書き込みが完了する（しきい値電圧がベリファイレベルＶＬをパスする）まで繰り返される（以上、図１９の（６）参照）。
【００９８】
上記したように、ＱＰＷ動作を行う場合において、書き込みパルスＰＰを印加する前に、ビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＱＰＷにバイアスする際のピーク電流および電源電圧ドロップを、書き込み時間を遅延させることなしに抑制することが可能となる。すなわち、本第１実施形態の構成においては、書き込みパルスＰＰが印加されるまでのワード線電圧のセットアップ期間内に、ｎチャネルＭＯＳトランジスタＱｎ２２が完全にオンするように、ｎチャネルＭＯＳトランジスタＱｎ２２をオンする時間が遅くなるようにしている。これにより、ＱＰＷ書き込みセルＭＣにつながるビット線ＱＰＷ−ＢＬを充電するための電圧ＶＱＰＷをゆっくりと昇圧させることが可能となる。したがって、たとえページ長が増加したとしても、書き込み時間を遅延させることなしに、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＱＰＷにバイアスする際のピーク電流および電源電圧降下を抑制することが可能となるものである。
【００９９】
しかも、既存（従来）のセンスアンプに、いくつかのｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを追加するのみで簡単に構成できるので、容易に実現できる。
【０１００】
なお、上述した第１実施形態においては、メモリセルアレイをワード線方向に２分割した、２−Ｐｌａｎｅ構成の多値フラッシュメモリを例に説明したが、これに限定されるものではない。
【０１０１】
すなわち、本発明の上記第１実施形態は、たとえば図２０に示すように、チップ１上に、ワード線ＷＬの配置に沿って、２個以上（この例の場合、４つ）のメモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが配置されている、いわゆる４−Ｐｌａｎｅ構成の多値フラッシュメモリにも同様に適用できる。
【０１０２】
［第２実施形態］  
図２１は、本発明の第２実施形態にしたがった不揮発性半導体記憶装置の例を示すものである。なお、上述した第１実施形態と同一部分には同一符号を付して、ここでの詳しい説明は割愛する。
【０１０３】
すなわち、複数（もしくは、単数）のプレーン構成を有する、ＱＰＷ動作が可能なＮＡＮＤ型の多値フラッシュメモリにおいて、たとえば図２１に示すように、メモリセルアレイ（Ｐｌａｎｅ）１１の上下に配置されたセンスアンプ（Ｓ／Ａ）１４，１５内の、各センスアンプ回路２０１におけるｎチャネルＭＯＳトランジスタ（ＳＥＴトランジスタ）Ｑｎ２２をそれぞれＳＥＴ１，ＳＥＴ２に分割する。そして、そのＳＥＴトランジスタＳＥＴ１，ＳＥＴ２が、図２２に示すように、Δｔ（たとえば、５μｓｅｃ）だけタイミングをずらしてオンするように制御（プレーン内制御）することによっても、第１実施形態の場合と同様に、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２をオンした時にビット線ＱＰＷ−ＢＬに流れるピーク電流と電源電圧のドロップとを抑制することが可能である。
【０１０４】
図２３は、上記したＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のオンするタイミングを制御するための、ゲート電圧制御回路の構成例を示すものである。たとえば、このゲート電圧制御回路３１０は、同図（ａ）に示す遅延回路３１１と同図（ｂ）に示す転送ゲート回路３１２とを有して構成される。
【０１０５】
遅延回路３１１は、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のずらすタイミングに応じて直列に接続された複数の遅延素子（たとえば、遅延素子３１１ａ〜３１１ｅ）と、これに直列に接続された遅延素子３１１ｆと、を有している。この遅延回路３１１は、ゲート制御信号ＧＮ＿ＳＥＴ１，ＧＮ＿ＳＥＴ１ｎ，ＧＮ＿ＳＥＴ２，ＧＮ＿ＳＥＴ２ｎを生成するもので、たとえば、上記信号ＳＥＴがそのままゲート制御信号ＧＮ＿ＳＥＴ１として、遅延素子３１１ａの出力がその反転信号であるゲート制御信号ＧＮ＿ＳＥＴ１ｎとして、遅延素子３１１ｅの出力がゲート制御信号ＧＮ＿ＳＥＴ２として、遅延素子３１１ｆの出力がその反転信号であるゲート制御信号ＧＮ＿ＳＥＴ２ｎとして、それぞれ取り出される。
【０１０６】
転送ゲート回路３１２は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとからなる転送ゲート３１２ａ，３１２ｂを有し、ゲート制御信号ＧＮ＿ＳＥＴ１，ＧＮ＿ＳＥＴ１ｎ，ＧＮ＿ＳＥＴ２，ＧＮ＿ＳＥＴ２ｎに応じて、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のゲート電圧ＶＳＥＴ１，ＶＳＥＴ２を生成する。
【０１０７】
すなわち、転送ゲート３１２ａのｎチャネルＭＯＳトランジスタのゲートにゲート制御信号ＧＮ＿ＳＥＴ１が与えられ、ｐチャネルＭＯＳトランジスタのゲートにゲート制御信号ＧＮ＿ＳＥＴ１ｎが与えられる。ゲート制御信号ＧＮ＿ＳＥＴ１が“Ｈ”（ゲート制御信号ＧＮ＿ＳＥＴ１ｎは“Ｌ”）のタイミングで、ＳＥＴトランジスタＳＥＴ１のゲートにゲート電圧ＶＳＥＴ１として電圧ＶＳＥＴＱＰＷ（ＶＱＰＷ＋Ｖｔｎ）が与えられ、その間、ＳＥＴトランジスタＳＥＴ１がオンする。同様に、転送ゲート３１２ｂのｎチャネルＭＯＳトランジスタのゲートにゲート制御信号ＧＮ＿ＳＥＴ２が与えられ、ｐチャネルＭＯＳトランジスタのゲートにゲート制御信号ＧＮ＿ＳＥＴ２ｎが与えられる。ゲート制御信号ＧＮ＿ＳＥＴ２が“Ｈ”（ゲート制御信号ＧＮ＿ＳＥＴ２ｎは“Ｌ”）のタイミングで、ＳＥＴトランジスタＳＥＴ２のゲートにゲート電圧ＶＳＥＴ２としての電圧ＶＳＥＴＱＰＷ（ＶＱＰＷ＋Ｖｔｎ）が与えられ、その間、ＳＥＴトランジスタＳＥＴ２がオンする。
【０１０８】
このように、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２は、転送ゲート回路３１２の転送ゲート３１２ａ，３１２ｂが、遅延回路３１１により生成されるゲート制御信号ＧＮ＿ＳＥＴ１，ＧＮ＿ＳＥＴ１ｎ，ＧＮ＿ＳＥＴ２，ＧＮ＿ＳＥＴ２ｎによって制御されることにより、あるタイミングだけずれてオンする。つまり、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２は、そのオンするタイミングを任意にずらすことができる。したがって、たとえば図２４に示すように、書き込みパルスＰＰが印加されるまでのワード線電圧のセットアップ期間内に、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２がずれてオンするように、そのオンするタイミングをずらすことにより、たとえページ長が増加したとしても、書き込み時間を遅延させることなしに、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＱＰＷにバイアスする際のピーク電流および電源電圧ドロップを抑制することが可能となるものである。
【０１０９】
なお、本第２実施形態においては、上記したように、メモリセルアレイ１１の上下に配置されたＳ／Ａ１４，１５内の、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のタイミングをずらしてオンするように制御（プレーン内制御）する場合に限らず、たとえば図２５に示すように、メモリセルアレイ１１の上下に配置されたＳ／Ａ１４，１５をそれぞれ左右に分割し、左側のＳ／Ａ１４ａ，１５ａのＳＥＴトランジスタＳＥＴ１および右側のＳ／Ａ１４ｂ，１５ｂのＳＥＴトランジスタＳＥＴ２のタイミングをずらしてオンするように制御（プレーン内制御）することによっても、同様に、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２をオンした時にビット線ＱＰＷ−ＢＬに流れるピーク電流と電源電圧のドロップとを抑制することが可能である。
【０１１０】
また、いずれの場合においても、ＳＥＴトランジスタＳＥＴ１またはＳＥＴトランジスタＳＥＴ２をオンするためにずらすタイミング（Δｔ）は、５μｓｅｃに限らず、ワード線電圧のセットアップ時間内となるように設定することで、書き込み時間に全く影響しないことはもちろんである。
【０１１１】
また、ＳＥＴトランジスタＳＥＴ１またはＳＥＴトランジスタＳＥＴ２をオンするタイミングをずらすと同時に、第１実施形態に示したように、少なくともいずれか一方のＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のオンする時間が遅くなるように制御することも可能である。
【０１１２】
［第３実施形態］  
図２６は、本発明の第３実施形態にしたがった不揮発性半導体記憶装置の例を示すものである。なお、上述した第１、第２実施形態と同一部分には同一符号を付して、ここでの詳しい説明は割愛する。
【０１１３】
すなわち、複数のプレーン構成を有する、ＱＰＷ動作が可能なＮＡＮＤ型の多値フラッシュメモリにおいて、たとえば図２６に示すように、メモリセルアレイ（Ｐｌａｎｅ）１１Ａに配置されたセンスアンプ（Ｓ／Ａ）１４Ａ，１５Ａ、および、メモリセルアレイ１１Ｂに配置されたＳ／Ａ１４Ｂ，１５Ｂの、各センスアンプ回路２０１におけるｎチャネルＭＯＳトランジスタ（ＳＥＴトランジスタ）Ｑｎ２２を、メモリセルアレイ１１Ａ，１１Ｂごとに、それぞれＳＥＴ１，ＳＥＴ２に分割する。そして、そのＳＥＴトランジスタＳＥＴ１，ＳＥＴ２が、図２７に示すように、Δｔ（たとえば、５μｓｅｃ）だけタイミングをずらしてオンするように制御（プレーン単位制御）することによっても、第１、第２実施形態の場合と同様に、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２をオンした時にビット線ＱＰＷ−ＢＬに流れるピーク電流と電源電圧のドロップとを抑制することが可能である。
【０１１４】
たとえば、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２を、図２３に示したゲート電圧制御回路３１０によって制御するようにすることにより、書き込みパルスＰＰが印加されるまでのワード線電圧のセットアップ期間内に、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２がメモリセルアレイ１１Ａ，１１Ｂごとにずれてオンするように、そのオンするタイミングをずらすことが可能となる（図２４参照）。これにより、たとえページ長が増加したとしても、書き込み時間を遅延させることなしに、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＱＰＷにバイアスする際の、ピーク電流および電源電圧ドロップを抑制できるようになるものである。
【０１１５】
なお、本第３実施形態の場合においても、ＳＥＴトランジスタＳＥＴ１またはＳＥＴトランジスタＳＥＴ２をオンするためにずらすタイミング（Δｔ）は、５μｓｅｃに限らず、ワード線電圧のセットアップ時間内となるように設定することで、書き込み時間に全く影響しないことはもちろんである。
【０１１６】
［その他の実施形態］  
また、図２８に示すように、ＳＥＴトランジスタＳＥＴ１またはＳＥＴトランジスタＳＥＴ２をオンするタイミングをずらす（たとえば、２μｓｅｃ）と同時に、第１実施形態に示したように、ＳＥＴトランジスタＳＥＴ１，ＳＥＴ２のオンする時間が遅くなる（たとえば、３μｓｅｃ）ように制御することも可能である。
【０１１７】
以上のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置は、不揮発性メモリセルＭＣと、ビット線ＢＬと、書き込み回路（ロウデコーダ１２Ａ、１２Ｂ、１３Ａ、１３Ｂ、センスアンプ１１Ａ、１１Ｂ、１４Ａ、１４Ｂ、以下書き込み回路１１〜１４と呼ぶ）と、電源制御回路（ゲート電圧制御回路３００）とを備える。書き込み回路１１〜１４は、選択メモリセルＭＣに書き込み電圧Ｖpgmと書き込み制御電圧ＶＳＳとを供給して選択メモリセルＭＣにデータの書き込みを行い、該書き込みにより選択メモリセルＭＣが第１書き込み状態（ベリファイレベルＶＬＬ）に達したら、書き込み制御電圧の供給状態ＶＳＳを変更（ＶＳＳからＶＱＰＷへ変更）して更に書き込みを行い、該書き込みにより選択メモリセルＭＣが第２書き込み状態（ベリファイレベルＶＬ）に達したら、書き込み制御電圧の供給状態ＶＱＰＷを更に変更（ＶＱＰＷからＶＤＤＳＡへ変更）して書き込みを禁止する。電源制御回路３００は、選択メモリセルＭＣを第２書き込み状態にする際に、書き込み制御電圧ＶＱＰＷの立ち上がりを制御する。
【０１１８】
例えば電源制御回路３００は、書き込み制御電圧ＶＱＰＷの立ち上がり時間が長くなるように制御する。または、書き込み制御電圧ＶＱＰＷの立ち上がりのタイミングが遅くなるように制御する。
【０１１９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２０】
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…メモリセルアレイ、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４ａ，１４ｂ，１５，１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５ａ，１５ｂ…センスアンプ、１８…コントローラ、２０１…センスアンプ回路、３００，３１０…ゲート電圧制御回路、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＭＣ…メモリセル、共通ソース線Ｃ−ｓｏｕｒｃｅ、ＷＬ…ワード線、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、Ｑｎ２２…ｎチャネルＭＯＳトランジスタ（ＳＥＴトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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