(57)【要約】【課題】並列データを直列データに変換を行ってデータを外部に出力する出力回路のデータ変換機能の点において読み出し動作の高速化に資する。【解決手段】読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。第１の記憶回路のデータスルー期間はその前段又は次段の記憶回路の入力又は保持期間の何れかにオーバーラップするタイミングを持てばよい。双方のクロック信号のジッタによる位相変動分を見込んで双方のクロック位相が重なることを許容できる。その分だけ出力回路による出力動作タイミングを早めることが可能になる。【選択図】図１
2011008844.tif 000002
【特許請求の範囲】
【請求項１】
データが保持可能な複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを並列から直列に変換してデータを出力する出力回路とを備え、クロック信号に応じて動作する半導体装置であって、
前記出力回路は、出力データのビット単位で出力ノードに共通接続された複数のデータ出力経路を有し、各データ出力経路は異なるクロック信号に同期してデータを入力して保持する複数の記憶回路を直列に含み、
前記データ出力経路の最終段の記憶回路は、前記複数のデータ出力経路で共通に設けられたものであり、
前記直列された複数の記憶回路の内の第１の記憶回路は１個のラッチによって記憶段を構成し、前記直列された複数の記憶回路の内のその他の記憶回路はマスタラッチとスレーブラッチによって記憶段を構成する、半導体装置。
【請求項２】
前記第１の記憶回路は前記直列された複数の記憶回路の最終段に配置される、請求項１記載の半導体装置。
【請求項３】
前記出力ノードを共通にする前記第１の記憶回路の記憶段は前記出力ノードに記憶ノードを結合した１個のスタティックラッチで代表され、前記第１の記憶回路の夫々はクロック信号でスイッチ制御されるトランスファゲートを個別に持つ、請求項２記載の半導体装置。
【請求項４】
前記複数のデータ経路として前記出力ノードに第１のデータ経路と第２のデータ経路が共通接続され、
前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートは第１のクロック信号に同期してスイッチ制御され、当該トランスファゲートに接続される他の記憶回路は前記第１のクロック信号と同じ周期の第２のクロック信号に同期してマスタラッチ動作とスレーブラッチ動作が制御され、
前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートは第１のクロック信号に対して半周期遅れたクロック信号に同期してスイッチ制御され、当該トランスファゲートに接続される他の記憶回路は第２のクロック信号に同期してマスタラッチ動作とスレーブラッチ動作が制御される、請求項３記載の半導体装置。
【請求項５】
前記第１のクック信号は第１の外部クロック信号をクロック源とし、
前記第２のクック信号は第２の外部クロック信号をクロック源とする、請求項４記載の半導体装置。
【請求項６】
前記第１のクック信号と第２のクロック信号は同じ外部クロック信号をクロック源とする、請求項４記載の半導体装置。
【請求項７】
前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第１のクロック信号のサイクルに同期し前記第１のクロック信号よりも小さなデューティーを持った第１パルスによってスイッチ制御され、
前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートは第１のクロック信号の反転クロック信号のサイクルに同期し前記第１のクロック信号よりも小さなデューティーを持った第２パルスによってスイッチ制御される、請求項４記載の半導体装置。
【請求項８】
前記第１のクロック信号の変化に従って第１のクロック信号に対して所定の位相差を持って第１のクロック信号の非反転クロック信号を生成する第１セレクタと、前記第１のクロック信号に対して前記所定の位相差を持って第１のクロック信号の反転クロック信号を生成する第２セレクタと更に有し、
前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートを第１セレクタで生成される非反転クロック信号に同期してスイッチ制御し、
前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートを第２セレクタで生成される反転クロック信号に同期してスイッチ制御する、請求項４乃至６の何れか１項記載の半導体装置。
【請求項９】
前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第１のセレクタで生成された非反転クロック信号のサイクルに同期し当該非反転クロック信号よりも小さなデューティーを持った第１パルスによってスイッチ制御され、
前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第２のセレクタで生成された反転クロック信号のサイクルに同期し当該反転クロック信号よりも小さなデューティーを持った第２パルスによってスイッチ制御される、請求項８記載の半導体装置。
【請求項１０】
ＢＩＳＴ回路と、前記データ出力経路の記憶回路の出力を前記ＢＩＳＴ回路に伝達するシフトレジスタ回路と、前記記憶回路のクロック信号を遅延させて前記シフトレジスタ回路の初段にラッチクロック信号として供給する遅延回路とをさらに有し、
前記遅延回路はプログラマブルに遅延時間の設定が可能にされたプログラマブル遅延回路である、請求項１乃至９の何れか１項記載の半導体装置。
【請求項１１】
データが保持可能な複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたデータを並列から直列に変換してデータを出力する出力回路とを備え、クロック信号に応じて動作する半導体装置であって、
前記出力回路は、前記メモリセルアレイから読み出された第１の複数の並列データから、この第１の複数の並列データより少ない第２の複数の並列データを選択するマルチプレクサと、
第１のクロック信号により制御され、前記第２の複数の並列データを保持する第１のデータ保持回路と、
前記第１のクロック信号と同じ周波数で位相が異なる第２のクロック信号により制御され、前記第１のデータ保持回路の第２の複数の並列データからいずれか１つのデータを転送するバッファ回路と、
前記バッファ回路からのデータを保持する第２のデータ保持回路と、
前記第２のデータ保持回路からのデータを半導体装置外部に出力する出力端子とを有し、
前記バッファ回路は、トランスファゲートで構成され、
前記第２のデータ保持回路は、１段のラッチ回路で構成される、半導体装置。
【請求項１２】
前記第１のデータ保持回路は、２段のラッチで構成されるマスタ・スレーブラッチである、請求項１１記載の半導体装置。
【請求項１３】
前記第２のクロック信号は、前記トランスファゲートに入力され、トランスファゲートの導通期間が５０％より低くなるように信号が与えられる、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に応じてメモリセルアレイなどから並列に読み出されたデータを直列に読み出す変換機能を有する出力回路を備えた半導体装置に関し、例えがＳＳＲＡＭ（シンクロナス・スタティック・ランダム・アクセス・メモリ）、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、フラッシュメモリ、又はＭＲＡＭ(磁気抵抗ランダムアクセスメモリ)などの半導体メモリを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＳＲＡＭ又はＳＤＲＡＭ等はメモリセルアレイに対して複数のメモリセルから並列的にデータを読み出し、読み出したデータを外部データ出力端子の１ビット毎に並列データから直列データに変換する機能を備える。データ変換機能は、例えば外部データ出力端子の１ビット毎に並列データの伝達経路を複数有し、夫々の伝達経路はマスタ・スレーブ型ラッチ（若しくはマスタ・スレーブ型フリップフロップ）を複数段有し、終段のマスタ・スレーブ型ラッチの出力端子が共通ノードに接続され、複数の前段のマスタ・スレーブ型ラッチでラッチされたデータを後段のマスタ・スレーブ型ラッチが順次タイミングをずらしながらラッチすることによって、共通ノードに直列データを得る。特許文献１にはラッチを直接続した並列・直列変換回路について記載がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２０４４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マスタ・スレーブ型ラッチを２段直列接続してデータ変換機能を実現する場合には、前段のマスタ・スレーブ型ラッチのラッチ動作タイミングと後段のマスタ・スレーブ型ラッチのラッチ動作タイミングの前後関係が逆転すると正規のデータを取り込んで保持することができない。このため、前段と後段のマスタ・スレーブ型ラッチのクロック信号にはジッタによる位相の変動分を予め見込んで位相差を設けることが必要になる。このとき、メモリの同期動作用のクロック信号の周波数を高くして動作の高速化を図ろうとすると、マスタ・スレーブ型ラッチのクロック信号の周波数も高くなることから、上記位相差を確保しようとすれば、速度変換によるデータ出力タイミングがクロック信号サイクルに対して遅延してしまう。このような遅延は、メモリに対するアクセス動作の開始からリードデータが出力されるまでのレイテンシを大きくして性能を低下させる原因になる。更には、そのような遅延により例えばＳＤＲＡＭやＳＳＲＡＭの標準化されたタイミング仕様を満足することができなくなる虞もある。
【０００５】
本発明の目的は、並列データから直列データへの変換を行ってデータを外部に出力する出力回路の変換機能の点において読み出し動作の高速化に資することができる半導体メモリおよび半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、読み出したデータを並列から直列に変換して出力する出力回路における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチによって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチによって記憶段を構成する。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、並列データを直列データに変換を行ってデータを外部に出力する出力回路のデータ変換機能の点において読み出し動作の高速化に資することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の一実施の形態であるＱＤＲ−ＳＲＡＭが有するデータ出力回路の一例を示すブロック図である。
【図２】図２は本発明の一実施の形態であるＱＤＲ−ＳＲＡＭを示すブロック図である。
【図３】図３は速度変換動作のタイミングを概略的に示すタイミングチャートである。
【図４】図４はＦＦ３０、ＴＲＧ３３及びスタティックラッチ２４から成る記憶回路の経路の詳細な構成を例示するブロック図である。
【図５】図５は記憶回路の経路を直列２段のＦＦ３００Ａ、ＦＦ３００Ｂで構成した場合の論理回路である。
【図６】図６は図４の構成と図５の構成の効果の相違が動作タイミングに基づいて例示したタイミングチャートである。
【図７】図７は図６のＦＦ＋ＦＦの構成においてクロック信号ＣＣＫ，ＣＬＫ１＿Ｔ，ＣＬＫ２＿Ｔの周波数を３００ＭＨｚとしたときの動作タイミングチャートである。
【図８】図８は図６のＦＦ＋ＦＦの構成においてクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ２＿Ｔの周波数を５００ＭＨｚとしたときの動作タイミングチャートである。
【図９】図９は図４の本実施の形態に係るＦＦ＋ＬＡＴの構成においてクロック信号ＣＣＫ，ＣＬＫ１＿Ｔ，ＰＬＳ１，ＰＬＳ２の周波数を５００ＭＨｚとしたときの動作タイミングチャートである。
【図１０】図１０はデータ出力回路の別の例を示すブロック図である。
【図１１】図１１は図１０の出力経路におけＬＡＴ＋ＦＦの詳細な構成を例示するブロック図である。
【図１２】図１２はデータ出力回路６＿Ａによる出力動作を例示するタイミングチャートである。
【図１３】図１３はデータ出力回路の更に別の例を示すブロック図である。
【図１４】図１４は図１３の出力経路におけＬＡＴ＋ＬＡＴの詳細な構成を例示するブロック図である。
【図１５】図１５はデータ出力回路６＿Ｂによる出力動作を例示するタイミングチャートである。
【図１６】図１６は図１４及び図１５の出力回路の構成を採用したときの不具合の虞を示すタイミングチャートである。
【図１７】図１７は図４と図５を比較するときＣＬＫ１＿１よりもＣＬＫ＿２の方がクロックの立ち上がりが早い場合を一例としたときに着目する期間Ａ、Ｂ，Ｃの説明図である。
【図１８】図１８は図１７の期間Ａ、Ｂ，Ｃにおける図４，５のトランスファゲートの導通・非導通の状態を示す比較説明図である。
【図１９】図１９はパルス生成回路の具体例を示す論理回路図である。
【図２０】図２０はシングルラッチに対するスルー制御に上記パルス信号ＰＬＳ１を用いた場合と５０％デューティーのクロック信号ＣＬＫ２＿Ｔを用いた場合の動作を例示するタイミングチャートである。
【図２１】図２１は相補ロック生成回路の具体例を示す論理図である。
【図２２】図２２は図２１の相補ロック生成回路の回路図である。
【図２３】図２３は非反転信号ＣＬＫ１＿Ｔと反転信号ＣＬＫ１＿Ｂとの間で信号変化タイミングに差がなく同一にされるときのタイミングチャートである。
【図２４】図２４は前記遅延回路７５，７６の必要生を説明するためＰＬＳ１のクロックジッタが小さい場合の正常動作を示したタイミングチャートである。
【図２５】図２５はＰＬＳ１のクロックジッタが大きい場合にＦＦ７２に供給されるクロック信号ＰＬＳ１＿ＢＩＳＴと、クロック信号ＰＬＳ１とのクロックスキューが大きい場合を想定した異常動作を示すタイミングチャートである。
【図２６】図２６は遅延回路７６の設定によって図２５の問題を生じないように対策したときの動作タイミングチャートである。
【図２７】図２７は出力段にレベル変換回路を持つ出力回路を例示するブロック図である。
【図２８】図２８は出力イネーブル制御回路とレベル変換回路の詳細を例示するブロック図である。
【発明を実施するための形態】
【００１２】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１３】
〔１〕＜シングルラッチとマスタ・スレーブラッチ＞本発明の代表的な実施の形態に係る半導体装置は、データが保持可能な複数のメモリセルを有するメモリセルアレイ（２）と、メモリセルアレイから読み出したデータを並列から直列に変換して前記読み出しの速度よりも速くデータを出力する出力回路（６，６＿Ａ，６＿Ｂ，６＿Ｃ）を備え、クロック信号に同期動作される。前記出力回路は、出力データのビット単位で出力ノード(２３)に共通接続された複数のデータ出力経路を有し、各データ出力経路は異なるクロック信号に同期してデータを入力して保持する複数の記憶回路を直列に含む。前記データ出力経路の最終段の記憶回路は、前記複数のデータ出力経路で共通に設けられたものである。前記直列された複数の記憶回路の内の第１の記憶回路は１個のラッチ（３３，２４，３８）によって記憶段を構成し、前記直列された複数の記憶回路の内のその他の記憶回路はマスタラッチとスレーブラッチによって記憶段（３０，３１，３２）を構成する。
【００１４】
上記によれば、第１の記憶回路のデータスルー期間はその前段又は次段の記憶回路の入力又は保持期間の何れかにオーバーラップするタイミングを持てばよい。マスタ・スレーブ型ラッチを２段直列接続して速度変換機能を実現する場合には、双方のクロック信号のジッタによる位相変動分を見込んで双方のクロック位相が重ならないように離すことが必要であるが、上記手段においては、双方のクロック信号のジッタによる位相変動分を見込んで双方のクロック位相が重なることを許容できる。その分だけ出力回路による出力動作タイミングを早めることが可能になる。
【００１５】
〔２〕＜終段のシングルラッチ＞項１の半導体装置において、前記第１の記憶回路は前記直列された複数の記憶回路の最終段に配置される。最終段の記憶回路による出力動作は前段の記憶回路の動作に比べて速いから、そのように動作の速い記憶回路でマスタ・スレーブ動作を不要とする方が全体としてのタイミング制約を緩くするのに好都合である。
【００１６】
〔３〕＜シングルラッチのスタティックラッチ共通化＞項２の半導体装置において、前記出力ノードを共通にする前記第１の記憶回路の記憶段は前記出力ノードに記憶ノードを結合した１個のスタティックラッチ（２４）で代表され、前記第１の記憶回路の夫々はクロック信号でスイッチ制御されるトランスファゲート（３３，３４）を個別に持つ。共通ノードでスタティックラッチを共通化することにより第１の記憶回路の回路規模を縮小することができる。
【００１７】
〔４〕＜相補クロック制御＞項３の半導体装置において、前記複数のデータ経路として前記出力ノードに第１のデータ経路と第２のデータ経路が共通接続される。前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲート(３３)は第１のクロック信号（ＣＬＫ２＿Ｔ）に同期してスイッチ制御され、当該トランスファゲートに接続される他の記憶回路は第１のクロック信号と同じ周期の第２のクロック信号（ＣＬＫ１＿Ｔ）に同期してマスタラッチ動作とスレーブラッチ動作が制御される。前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲート(３４)は第１のクロック信号に対して半周期遅れたクロック信号（ＣＬＫ２＿Ｂ）に同期してスイッチ制御され、当該トランスファゲートに接続される他の記憶回路は第２のクロック信号に同期してマスタラッチ動作とスレーブラッチ動作が制御される。
【００１８】
これにより、第１の経路の他の記憶回路と第２の経路の他の記憶回路は第２のクロック信号の半周期ずれてマスタ・スレーブ動作を行い、第１の経路の第１の記憶回路と第２の経路の第１の記憶回路は第２のクロック信号の半周期ずれてスルー動作を行い、これにより、スタティックラッチは、第２のクロック信号の２倍の速度でデータラッチして出力する。
【００１９】
〔５〕項４の半導体装置において、前記第１のクック信号は第１の外部クロック信号（ＫＣＫ）をクロック源とし、前記第２のクック信号は第２の外部クロック信号（ＣＣＫ）をクロック源とする。この場合半導体装置は例えばＳＳＲＡＭとされる。
【００２０】
〔６〕項４の半導体装置において、前記第１のクック信号と第２のクロック信号は同じ外部クロック信号をクロック源とする。この場合半導体装置は例えばＳＤＲＡＭとされる。
【００２１】
〔７〕＜終段ラッチに対するパルス制御＞項４の半導体装置において、前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第１のクロック信号のサイクルに同期し前記第１のクロック信号（ＣＬＫ２＿Ｔ）よりも小さなデューティーを持った第１パルス（ＰＬＳ１）によってスイッチ制御される。前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートは第１のクロック信号の反転クロック信号（ＣＬＫ２＿Ｂ）のサイクルに同期し前記第１のクロック信号よりも小さなデューティーを持った第２パルス(ＰＬＳ２)によってスイッチ制御される。第１の記憶回路におけるトランスファゲートのスルー期間を短くすることが可能になるから、それに従って、第１のクロック信号のジッタによる誤動作防止、即ち、不所望に次のデータもスルーさせてしまう誤動作の防止に都合がよい。
【００２２】
〔８〕＜相補クロックの反転遅延防止＞項４乃至６の何れかの半導体装置において、前記第１のクロック信号の変化に従って第１のクロック信号に対して所定の位相差を持って第１のクロック信号の非反転クロック信号を生成する第１セレクタ（６０）と、前記第１のクロック信号に対して前記所定の位相差を持って第１のクロック信号の反転クロック信号を生成する第２セレクタ（６１）と更に有する。前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートを第１セレクタで生成される非反転クロック信号に同期してスイッチ制御し、前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートを第２セレクタで生成される反転クロック信号に同期してスイッチ制御する。これにより、第１のクロック信号に対する前記非反転クロック信号の位相差と第１のクロック信号に対する前記反転クロック信号の位相差とを同じにすることができ、第１のクロック信号を単にインバータ等で反転させて相補クロック信号を生成する場合のように当該相補クロック信号間では変化点に位相差を生ずることはない。この点においても、出力動作の高速化における誤動作防止に寄与する。
【００２３】
〔９〕＜終段ラッチに対するパルス制御＞項８の半導体装置において、前記第１のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第１のセレクタで生成された非反転クロック信号のサイクルに同期し当該非反転クロック信号よりも小さなデューティーを持った第１パルス（ＰＬＳ１）によってスイッチ制御される。前記第２のデータ経路に含まれる第１の記憶回路のトランスファゲートは前記第２のセレクタで生成された反転クロック信号のサイクルに同期し当該反転クロック信号よりも小さなデューティーを持った第２パルス（ＰＬＳ２）によってスイッチ制御される。第１の記憶回路におけるトランスファゲートのスルー期間を短くすることが可能になるから、それに従って、第１のクロック信号のジッタによる誤動作防止、即ち、不所望に次のデータもスルーさせてしまう誤動作の防止に都合がよい。
【００２４】
〔１０〕＜ＢＩＳＴ回路へのデータ伝達＞項１乃至９の何れかの半導体装置は更に、ＢＩＳＴ回路（１１，１２）と、前記データ出力経路の記憶回路の出力を前記ＢＩＳＴ回路に伝達するシフトレジスタ回路（７０，７１，７２，７３）と、前記記憶回路のクロック信号を遅延させて前記シフトレジスタ回路の初段（７０，７２）にラッチクロック信号として供給する遅延回路（７５，７６）とを有する。前記遅延回路はプログラマブルに遅延時間の設定が可能にされたプログラマブル遅延回路である。クロック同期動作が高速化されるときプロセス誤差などに伴ってＢＩＳＴ回路へのシフトレジスタ回路へのデータ受け渡しのためのタイミングマージンが厳しくなったとき、容易にそれに対処することができる。
【００２５】
〔１１〕＜シングルラッチとマスタ・スレーブラッチ＞本発明の別の実施の形態に係る半導体装置は、データが保持可能な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたデータを並列から直列に変換してデータを出力する出力回路とを備え、クロック信号に応じて動作する。前記出力回路は、前記メモリセルアレイから読み出された第１の複数の並列データから、この第１の複数の並列データより少ない第２の複数の並列データを選択するマルチプレクサと、第１のクロック信号により制御され、前記第２の複数の並列データを保持する第１のデータ保持回路と、前記第１のクロック信号と同じ周波数で位相が異なる第２のクロック信号により制御され、前記第１のデータ保持回路の第２の複数の並列データからいずれか１つのデータを転送するバッファ回路と、前記バッファ回路からのデータを保持する第２のデータ保持回路と、前記第２のデータ保持回路からのデータを半導体装置外部に出力する出力端子とを有する。前記バッファ回路は、トランスファゲートで構成され、前記第２のデータ保持回路は、１段のラッチ回路で構成される。
【００２６】
上記によれば、双方のクロック信号のジッタによる位相変動分を見込んで双方のクロック位相が重なることを許容できるから、その分だけ出力回路による出力動作タイミングを早めることができる。
【００２７】
〔１２〕項１１の半導体装置において、前記第１のデータ保持回路は、２段のラッチで構成されるマスタ・スレーブラッチである。
【００２８】
〔１３〕項１２の半導体装置において、前記第２のクロック信号は、前記トランスファゲートに入力され、トランスファゲートの導通期間が５０％より低くなるように信号が与えられる。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
《ＱＤＲ−ＳＲＡＭの概要》
図２には本発明に係る半導体メモリの一例としてＱＤＲ−ＳＲＡＭが示される。ＱＤＲ−ＳＲＡＭ１はＳＳＲＡＭの一つであり、クロック信号の立ち上がり及び立ち下がりの夫々に同期してリードデータを出力でき、リードデータの出力端子とライトデータの入力端子を別々の備えたメモリである。
なお、ここではリードデータの出力端子とライトデータの入力端子を別々の備えたメモリを例に示すが、出力端子と入力端子が共通のものであっても良い。
【００３１】
ＱＤＲ−ＳＲＡＭ１は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術などにより単結晶シリコンのような１個の半導体基板に形成される。
【００３２】
ＱＤＲ−ＳＲＡＭ１は、アドレス入力回路（ＡＲｘ）３、データ入力回路（ＤＲｘ）４、メモリセルアレイ２、クロック出力回路（ＣＱＴｘ）５、データ出力回路（ＤＴｘ）６、クロック入力回路（ＫＲｘ）７、クロック入力回路（ＣＲｘ）８、ディレイ・ロックド・ループ回路（ＤＬＬ）９，１０、ＢＩＳＴ（ビルト・イン・セルフ・テスト）パターンジェネレータ（ＢＩＳＴ  ＰＴＲＮ  Ｇｅｎ）１１、ＢＩＳＴパターンチェック回路（ＢＩＳＴ ＰＴＲＮ Ｃｈｅｃｋ）１２を有する。
【００３３】
アドレス入力回路３は外部端子Ｐ３からアドレス信号ＡＤＲＳを入力してメモリセルアレイ２に供給する。メモリセルアレイ２はスタティックメモリセルＭＣがマトリクス配置された複数のメモリセルを有し、各スタティックメモリセルＭＣの選択端子はワード線ＷＬに、各メモリセルＭＣのデータ入出力端子は相補データ線ＤＡＬ１に接続されている。
【００３４】
行アドレス系のアドレス信号ＡＤＲＳによってワード線が選択されると、スタティックメモリセルＭＣのデータ入出力端子は相補データ線ＤＡＬ１に導通され、列アドレス系のアドレス信号ＡＤＲＳによって選択された相補データ線ＤＡＬ１は、データバス線ＤＡＢＵＳに導通される。
【００３５】
データ入力回路４は外部端子４Ｐから書き込みデータＷＤＡＴを入力し、入力した書き込みデータＷＤＡＴを前記アドレス信号ＡＤＲＳで選択されたデータバス線ＤＡＢＵＳに供給し、供給されたデータは前記アドレス信号ＡＤＲＳで選択されたスタティックメモリセルＭＣに書き込まれる。
【００３６】
メモリセルＭＣからのデータの読み出しは、アドレス信号ＡＤＲＳで選択されたメモリセルＭＣから相補データ線ＤＡＬ１に読み出され、センスアンプＳＡを介して、データバス線ＤＡＢＵＳに読み出される。
【００３７】
図示していないが、選択されたワード線に接続された複数のメモリセルから並列してデータを読み出し、それぞれ対応したセンスアンプからデータバス線ＤＡＢＵＳにデータが読み出される。
【００３８】
データ出力回路６は、複数のデータバス線ＤＡＢＵＳのデータが並列に入力され、直列に順次データを出力するようにデータ変換し、データ出力端子Ｐ６からリードデータＲＤＡＴとして外部に順次出力する。
【００３９】
クロック入力回路７は入力用のクロック信号（入力クロック信号）ＫＣＫを外部クロック端子Ｐ７から入力し、入力したクロック信号ＫＣＫをＤＬＬ（ディレイ・ロックド・ループ）回路９に与え、ＤＬＬ回路９は外部クロック端子Ｐ７における入力クロック信号ＫＣＫのクロック位相と内部回路モジュールに供給される内部クロック信号ＣＬＫ１、ＭＣＣ，ＲＣＣ等の位相との間のクロックスキューを除去するために位相調整を行う回路である。クロック入力回路８は出力用のクロック信号（出力クロック信号）ＣＣＫを外部クロック端子Ｐ８から入力し、入力したクロック信号ＣＣＫをＤＬＬ回路１０に与え、ＤＬＬ回路１０は外部クロック端子Ｐ８における出力クロック信号ＣＣＫのクロック位相と内部回路モジュールに供給される内部クロック信号ＣＬＫ２等の位相との間のクロックスキューを除去するために位相調整を行う回路である。１５はクロック信号の伝達経路に配置された遅延回路であり、例えばヒューズプログラム回路によって構成され、製造誤差に対して伝播遅延時間がトリミングされて調整されている。クロック出力回路５はデータ出力回路６によるデータ出力に同期し且つ出力データが有効であることを示すエコークロックＣＱを外部端子Ｐ５から出力する。入力クロック信号ＫＣＫと出力クロック信号ＣＣＫは通常、相互に周波数が等しくなるようにされ、また通常位相は相互に異なるクロック信号とされる。
【００４０】
なお、ＤＬＬ回路９とＤＬＬ回路１０との間では、クロック信号ＣＬＫ１とＣＬＫ２が一定の位相差を保てるように調整されている。
【００４１】
ＢＩＳＴパターンジェネレータ１１はビルト・イン・セルフ・テストのためのテストパターンを生成し、生成されたテストパターンは破線で示す経路に構成されたシフトレジスタ回路を介して所要の内部回路に供給され、内部回路の動作結果が同じく破線で示す経路に構成されたシフトレジスタ回路を介してＢＩＳＴパターンチェック回路１２に供給される。ＢＩＳＴパターンチェック回路１２は供給された動作結果の検証を行うロジックを有する。尚、Ｐ３，Ｐ４，Ｐ６はその１ビットが代表的に示されている。
【００４２】
《データ出力回路の構成》
図１には、図２のデータ出力回路６の一例が示される。
【００４３】
データ出力回路６は、大まかには以下のように構成されている。
【００４４】
複数のデータバスＤＡＢＵＳからの並列に入力されたデータをマルチプレクサ２１，２２でデータの並列数を減らすようにデータを選択し、データ選択線ＤＡＳ１，ＤＡＳ２に出力される。
【００４５】
なお、選択されなかったデータは先のデータが転送された後、選択されることになる。
【００４６】
データ選択線ＤＡＳ１、ＤＡＳ２には、第１のデータ保持回路である記憶回路３０，３１，３２が設けられており、第１のクロックであるＣＬＫ１で制御される。
【００４７】
記憶回路３０，３１，３２から出力されるデータはバッファである３３，３４でいずれか１つのデータが選択されて、第２のデータ保持回路であるスタティッククラッチ２４に出力され保持される。
【００４８】
なお、ここではバッファとしてトランスファゲートが用いられている。
【００４９】
バッファである３３，３４は、第２のクロックであるＣＬＫ２で制御される。
【００５０】
クロック信号ＣＬＫ１とＣＬＫ２とは異なるクロック信号であり、周波数が等しくなるようにされるものの、一定の位相差を保つように調整されている。
【００５１】
しかしながら、ジッタ等で位相差にばらつき等は生じる。
【００５２】
また、異なるクロック信号とは、同じクロック信号の配線に接続されていなく、異なった配線に接続されたクロック信号のことをいう。
【００５３】
このようにデータバスＤＡＢＵＳからの並列して与えられた複数のデータが、マルチプレクサ、第１のデータ保持回路、バッファを介して１ビットづつの直列のデータとして第２のデータ保持回路に順次送られ、そして外部端子Ｐ６から順次出力されていく。
【００５４】
次に、構成をもう少し詳細に述べる。
【００５５】
図１では出力データＲＤＡＴを１ビットとして例示する。特に制限されないが、出力データ１ビットに対してデータバスＤＡＢＵＳからの入力はＢｕｒｓｔ０、Ｂｕｒｓｔ１，Ｂｕｒｓｔ２，Ｂｕｒｓｅｔ３の４系統からの４ビットとされる。この４ビットのデータをＤ０〜Ｄ３とすると、特に制限されないが、Ｄ０，Ｄ１とＤ２，Ｄ３のペアが順次図２に示した内部クロック信号ＭＣＣのサイクル毎に確定されてデータセレクタとしてのマルチプレクサ（ＭＵＸ１，ＭＵＸ２）２１，２２に供給され、マルチプレクサ２１，２２はアドレス信号のデコード結果に従って４入力の中から順番にデータを選択する。アドレス信号に従って例えばクロック信号ＣＬＫ１の１サイクルでマルチプレクサ２１がＤ０を選択しマルチプレクサ２２がＤ１を選択したときは、クロック信号ＣＬＫ１の次のサイクルではマルチプレクサ２１はＤ２を選択しマルチプレクサ２２はＤ３を選択する。
【００５６】
マルチプレクサ２１、２２の出力経路は出力ノード２３で共通接続され、当該ノードには１個のスタティックラッチ２４の一方の記憶ノードが接続される。スタティックラッチ２４は例えば逆並列接続された一対のインバータによって構成される。スタティックラッチ２４の他方の記憶ノードは例えば出力バッファ２５に接続され、出力バッファ２５の出力端子が外部端子Ｐ６に接続される。
【００５７】
マルチプレクサ２１の出力経路にはデータ選択線ＤＡＳ１を介してマスタラッチとスレーブラッチから成るマスタ・スレーブ型の記憶回路（単にＦＦとも記す）３０及び１個のトランスファゲート（ＴＲＧ）３３が直列に配置される。トランスファゲート３３は前記スタティックラッチ２４と共に記憶回路（シングルラッチ）を構成する。
【００５８】
マルチプレクサ２１の出力経路にはデータ選択線DAS２を介してＦＦ３１、３２及び１個のトランスファゲート３４が直列に配置される。トランスファゲート３４は前記スタティックラッチ２４と共に記憶回路（シングルラッチ）を構成する。
【００５９】
相補クロック生成回路４０はクロック信号ＣＬＫ１の相補クロック信号として非反転クロック信号ＣＬＫ１＿Ｔと反転クロック信号ＣＬＫ１＿Ｂを生成する。相補クロック生成回路４１はクロック信号ＣＬＫ２の相補クロック信号として非反転クロック信号ＣＬＫ２＿Ｔと反転クロック信号ＣＬＫ２＿Ｂを生成する。
【００６０】
ここでは、パルス生成回路４２は非反転クロック信号ＣＬＫ２＿Ｔのサイクルに同期し当該クロック信号のハイレベル期間よりも短いハイレベル期間（小さなデューティー）を持つパルス信号ＰＬＳ１を生成する。パルス生成回路４３は反転クロック信号ＣＬＫ２＿Ｂのサイクルに同期し当該クロック信号のハイレベル期間よりも短いハイレベル期間（小さなデューティー）を持つパルス信号ＰＬＳ２を生成する。
【００６１】
前記ＦＦ３０，３１のラッチ制御クロックはクロック信号ＣＬＫ１＿Ｔとされ、前記ＦＦ３２のラッチ制御クロックはクロック信号ＣＬＫ１＿Ｂとされ、前記ＴＲＧ３３の制御クロックはパルス信号ＰＬＳ１とされ、前記ＴＲＧ３４の制御クロックはパルス信号ＰＬＳ２とされる。
【００６２】
《データ出力回路における並列直列データ変換機能》
ここで先ず、上記データ出力回路６による並列データを直列データに変換する機能について説明する。図３にはデータ変換の動作のタイミングが概略的に示される。アドレス入力端子Ｐ３に読み出しのスタートアドレス信号ＡＤＲＳが入力されると、メモリセルアレイ２では同じワード線に接続された複数のメモリセルからアドレス０に応ずるデータ０、アドレス１に応ずるデータ１、アドレス２に応ずるデータ２とアドレス３に応ずるデータ４がクロック信号ＭＣＣの１サイクルに同期してデータバスＤＡＢＵＳに読み出される。
【００６３】
ＭＵＸ２１，２２はアドレス信号に従い、対応する出力経路である図１に示したデータ選択線DAS１,DAS２にそれぞれデータＤ０，Ｄ１を出力し、次にサイクルでデータＤ２，Ｄ３を出力する。ＦＦ３０にはクロック信号ＣＬＫ１に同期して（ＣＬＫ１＿Ｔに同期して）データＤ０，Ｄ２の順でデータがラッチされる。
【００６４】
同様にＦＦ３１にはクロック信号ＣＬＫ１に同期して（ＣＬＫ１＿Ｔに同期して）データＤ１，Ｄ３の順でデータがラッチされる。
【００６５】
Ｆ３２にはクロック信号ＣＬＫ１の半サイクル遅延して（ＣＬＫ１＿Ｂに同期して）データＤ１，Ｄ３の順でデータがラッチされる。
【００６６】
ＦＦ３０，３２のラッチデータはパルス信号ＰＬＳ１，ＰＬＳ２のパルスによってクロック信号ＫＣＫの１／２サイクル単位で交互にＴＲＧ３３，３４を通過してスタティックラッチ２４にラッチされ、出力端子Ｐ６にはクロック信号ＫＣＫの１／２サイクル単位でデータＤ０〜Ｄ３が直列に出力される。
【００６７】
《後段をシングルラッチとする意義》
図４にはＦＦ３０、ＴＲＧ３３及び出力ノード２３に接続されたスタティックラッチ２４から成る経路の詳細な構成が例示される。
【００６８】
なお、マルチプレクサ２２側の経路については、ＦＦ３１，ＦＦ３２，ＴＲＧ３４に代わるのみである。
【００６９】
動作は、図９等に示すように、クロックＰＬＳ１でデータがラッチ２４に送られ、出力端子にデータＱ００が出力され、次にクロックＰＬＳ２でデータがラッチ２４に送られて、出力端子に次のデータＱ０１が出力される。
【００７０】
以下は、マルチプレクサ２１側を代表して説明する。
【００７１】
ＦＦ３０は、特に制限されないが、インバータ３０Ａ、ＣＭＯＳトランスファゲート３０Ｂ、逆並列接続された一対のＣＭＯＳインバータから成るスタティックラッチ３０Ｃ、ＣＭＯＳトランスファゲート３０Ｄ、及び逆並列接続された一対のＣＭＯＳインバータから成るスタティックラッチ３０Ｅの直列回路から成る。
【００７２】
ＣＭＯＳトランスファゲート３０Ｂ、３０Ｄはクロック信号ＣＬＫ１＿Ｔによってスイッチ制御され、ＣＭＯＳトランスファゲート３０Ｂはクロック信号ＣＬＫ１＿Ｔのローレベルでスルー（オン状態）にされる。
【００７３】
ＣＭＯＳトランスファゲート３０Ｄはその逆で、クロック信号ＣＬＫ１＿Ｔのハイレベルでスルー（オン状態）とされる。
【００７４】
ＴＲＧ３３はパルス信号ＰＬＳ１によってスイッチ制御されるＣＭＯＳトランスファゲートで構成され、パルス信号ＰＬＳ１のハイレベルでスルー（オン状態）にされる。３８はＴＲＧ３３とスタティックラッチ２４で構成されるシングルラッチを便宜的に指称する。
【００７５】
図５には比較例として、記憶回路の経路を直列２段のＦＦ３００Ａ、ＦＦ３００Ｂで構成したことになる場合の論理回路が示されている。
【００７６】
ＦＦ３００Ｂは、出力ノード２３までがバッファとして働き、ＣＬＫ２_Ｔによって制御されて、スタティックラッチ２４にデータが送られる。
【００７７】
図６には図４の構成と図５の構成の効果の相違が動作タイミングに基づいて例示される。
【００７８】
図６において左側には図５の場合（ＦＦ＋ＦＦ）が示され、右には本実施の形態の場合（ＦＦ＋ＬＡＴ）が示される。図の上段において、クロック信号ＣＬＫ１＿Ｔ，ＣＬＫ２＿Ｔ及びパルス信号ＰＬＳ１のジッタを正規分布にように示している。
【００７９】
図の中段において、動作可能なクロック信号の波形関係を示している。右の実施の形態の図では動作可能な２種類のＰＬＳ１を示している。
【００８０】
図の下段において、接続構成と入力クロックを示している。
【００８１】
本実施の形態において図４のＬＡＴ３８のデータスルー期間はその前段のＦＦ３０の入力又は保持期間の何れかにオーバーラップするタイミングを持てばよい。
【００８２】
一方、図５に示すようなマスタ・スレーブ型ラッチである直列２段のＦＦ３００Ａ，３００Ｂによってデータ変換機能を実現する場合には、２つのマスタ・スレーブ型ラッチを制御する双方のクロック信号のジッタによる位相変動分を見込んで設定する必要がある。
【００８３】
図６の左上に示すように正規分布を考慮して、双方のクロック位相が重ならない（ここではクロックの立ち上がりが重ならない）ようにΔＴ１離すことが必要である。
【００８４】
これにより、ＣＬＫ２＿ＴがＣＬＫ１＿Ｔよりクロックが先に立ち上がることがなくなり、３００Ａの後段のスレーブラッチから誤ったデータが３００Ｂに転送されるのを防ぐことができる。
【００８５】
したがって、クロック信号ＣＬＫ２＿ＴはＣＬＫ１＿Ｔよりも２つのクロックのジッタによる正規分布を見込んだΔＴ１という大きな値の遅れ後変化することが必要になる。
【００８６】
これに対して、本実施形態においては、双方のクロック信号ＣＬＫ１＿Ｔ、ＰＬＳ１のジッタによる位相変動分を見込んで双方のクロック位相が重なることを許容できる。
【００８７】
したがって、信号ＰＬＳ１はクロック信号ＣＬＫ１＿ＴよりもΔＴ２だけ遅延させれば充分になる。その分だけ本実施に形態の出力回路６による出力動作タイミングを早めることが可能になる。
【００８８】
図１７及び図１８には比較例と本実施の形態の比較を更に示す。ここでは、ＣＬＫ１＿１よりもＣＬＫ＿２の方がクロックの立ち上がりが早い場合、つまり図４で述べれば、３０Ｄが導通する前に、３３が導通する場合について検討する。
【００８９】
図１７に示すように、２つのクロックの関係で期間Ａ、Ｂ，Ｃに分けられる。図１８にはそれぞれ図４，５のトランスファゲートの導通状態が図に示されている。
【００９０】
比較例の図５の場合、期間ＡではＴＲＧ３３が非道通のため、問題は生じていない。しかし、期間Ｂでは、ＴＲＧ３３が導通状態になるため、前サイクルのラッチ３１Ｃのデータがラッチ２４に送られることになる。この後期間Ｃでは、ＴＲＧ１が非導通のため、ラッチ２４に送られたデータは変化せず、１サイクル前の値となり、誤りとなる。
【００９１】
一方、本実施の形態の図４の場合、比較例と同様に期間Ｂで１サイクル前のラッチ３０Ｅのデータがラッチ２４に送られることになる。
この後期間Ｃでは、ＴＲＧ３０ＤとＴＲＧ３３の両方が導通状態になり、ラッチ３０Ｃのデータがラッチ３０Ｅ，ラッチ２４まで伝わり、現サイクルのデータがラッチ２４に保持されることになる。
【００９２】
このため、ラッチ２４のデータは現サイクルの正しい値となる。
【００９３】
以上の例のように、ＣＬＫ１＿１よりもＣＬＫ＿２の方がクロックの立ち上がりが早い場合でも、図４の構成によれば、エラーを生じないことになる。
【００９４】
第１のクロックである１つのクロックにより制御される場合から、第２のクロックであるもう１つの他のクロックで制御される場合に変更される箇所においては、データの確実な転送を考慮し、いずれもマスタ・スレーブラッチを用いた構成にするのが、通常である。
【００９５】
また、ジッタを十分に考慮した場合、図６の左上に示すようにクロック間のタイミングに十分マージンを持たせるのが通常の考え方である。
【００９６】
このため、異常とされるクロックの立ち上がり順序が逆転した場合も動作することを考えることは通常しない。
【００９７】
しかし、動作の高速化とクロックの立ち上がりの逆転が生じても動作させるという矛盾する要求を満たすことを検討し、図４に示す構成が適切であることを見出した。
要するに、本実施の形態によれば、比較例として示した図５のＦＦ＋ＦＦよりもジッタに対するマージンを取る必要がなくなるので、クロック信号ＫＣＫ，ＣＣＫの周波数を高くして高速化に対応させることが可能になる。
【００９８】
上記高速化への対応という点について動作タイミングチャートを参照しながら更に説明する。図７には図６のＦＦ＋ＦＦの構成においてクロック信号ＣＣＫ，ＣＬＫ１＿Ｔ，ＣＬＫ２＿Ｔの周波数を３００ＭＨｚとしたときの動作タイミングチャートが例示される。便宜上、クロック信号ＣＬＫ２＿Ｔの反転信号であるＣＬＫ２＿Ｂの図示は省略してある。クロック信号ＣＣＫのサイクルは３．３ｎｓである。クロック信号ＣＬＫ２＿Ｔはクロック信号ＣＬＫ１＿Ｔに対して前記ΔＴ１だけ位相の遅延が設定されている。同図においてクロック信号ＣＬＫ２＿Ｔのエッジに同期して変化される出力データＲＤＡＴは外部のクロック信号ＣＣＫのエッジに合わせて変化される。ＣＬＫ１ＴはＫＣＫに同期され、ＣＣＫとＫＣＫの位相関係はＤＬＬ１０，９によって規定されている。
【００９９】
図８には図６のＦＦ＋ＦＦの構成においてクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ２＿Ｔの周波数を５００ＭＨｚとしたときの動作タイミングチャートが例示される。図７と同じくクロック信号ＣＬＫ２＿Ｂの図示は省略してある。クロック信号ＣＣＫのサイクルは２．０ｎｓである。この場合も図７と同様のクロックジッタが在るものと仮定し、クロック信号ＣＬＫ２＿Ｔはクロック信号ＣＬＫ１＿Ｔに対して前記ΔＴ１だけ位相の遅延が設定されていなければならないとする。同図においてクロック信号ＣＬＫ２＿Ｔのエッジに同期して変化される出力データＲＤＡＴは外部のクロック信号ＣＣＫのエッジに合わせて変化されていない。Δta分遅延している。このような遅延は、そのままではＳＤＲＡＭやＳＳＲＡＭの標準化されたタイミング仕様を満足することができなくなり、メモリに対するアクセス動作の開始からリードデータが出力されるまでのレイテンシを大きくせざるを得ず、データの読み出し性能を低下させる原因になる。
【０１００】
図９には図４の本実施の形態に係るＦＦ＋ＬＡＴの構成においてクロック信号ＣＣＫ，ＣＬＫ１＿Ｔ，ＰＬＳ１，ＰＬＳ２の周波数を５００ＭＨｚとしたときの動作タイミングチャートが例示される。クロック信号ＣＣＫのサイクルは２．０ｎｓである。この場合も図７と同様のクロックジッタが在るものと仮定するが、図６で説明したように、信号ＰＬＳ１，ＰＬＳ２はクロック信号ＣＬＫ１＿Ｔに対して前記ΔＴ２だけ位相の遅延が設定されていればよいものとする。
【０１０１】
したがって、クロックサイクルが２．０ｎｓで高速動作される場合も、ΔＴ２が小さいことから信号ＰＬＤ１，ＰＬＳ２のエッジに同期する出力データＲＤＡＴを、外部のクロック信号ＣＣＫのエッジに合わせて変化させることができる。
【０１０２】
このように、クロック信号ＣＣＫ，ＫＣＫの周波数を５００ＭＨｚにして高速化しても、メモリに対するアクセス動作の開始からリードデータが出力されるまでのレイテンシを低速（３００ＭＨｚ）の場合と同様にでき、出力動作の高速化に資することができる。
【０１０３】
データはデータ出力回路の別の例が示される。同図に示されるデータ出力回路６＿Ａは出力経路に配置する記憶回路としてＬＡＴ（シングルラッチ）３９を初段に配置し、後段にバッファ３７とスタティックラッチ２４で構成されるＦＦ（マスタ・スレーブ型ラッチ回路）を配置した構成を備える。ＬＡＴ３９はパルス信号ＰＬＳ３，ＰＬＳ４でラッチ制御され、バッファ３７はクロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂでラッチ制御される。
【０１０４】
図１１には図１０のマルチプレクサ２１側の出力経路におけＬＡＴ＋ＦＦの詳細な構成が例示される。ここではＬＡＴ３９をバッファ３７とスタティックラッチ２４で構成されるＦＦの前段に配置する。
【０１０５】
図１２にはデータ出力回路６＿Ａによる出力動作のタイミングが例示される。出力経路の初段でスルー動作を行うから、ＦＦ＋ＦＦの構成に比べれば出力動作の高速化に適する。
【０１０６】
シングルラッチＬＡＴの配置を変えた図１０の構成においてもデータ変換機能がクロック信号の高速化に対応できる点は同じである。
【０１０７】
図２のセンスアンプからデータバスを介してマルチプレクサまでのタイミング制約を緩くするのに好適である。
【０１０８】
図１３にはデータ出力回路の更に別の例が示される。同図に示されるデータ出力回路６＿Ｂは出力経路に配置する記憶回路としてＬＡＴ（シングルラッチ）３９を初段に配置し、後段には図４と同様にＴＲＧ３３を配置し、ＴＲＧ３３とスタティックラッチ２４でＬＡＴ３８を構成する。ＬＡＴ３９はパルス信号ＰＬＳ３，ＰＬＳ４でラッチ制御され、ＴＲＧ３３はパルス信号ＰＬＳ１，ＰＬＳ２でスイッチ制御される。
【０１０９】
図１４には図１３の出力経路におけＬＡＴ＋ＬＡＴの詳細な構成が例示される。
【０１１０】
図１５にはデータ出力回路６＿Ｂによる出力動作のタイミングが例示される。出力経路の初段でもスルー動作を行うから、ＦＦ＋ＦＦの構成に比べれば出力動作の高速化に適する。
【０１１１】
図１４及び図１５の出力回路の構成を採用すれば、回路規模の縮小効果は他の構成よりもある。
【０１１２】
なお、この場合、図１６に例示される不具合を生ずる虞がある。図１６に示されるようにクロック信号ＰＬＳ３(ＰＬＳ４)に対するクロック信号ＰＬＳ１(ＰＬＳ２)の遅延が次サイクルのクロック信号ＰＬＳ３(ＰＬＳ４)との重なりが大きくなると、出力データＲＤＡＴがＱ００からＱ１０に、Ｑ０１からＱ１１に不所望に変化するエラーを生ずることがある。
【０１１３】
このため、クロック信号ＰＬＳ３(ＰＬＳ４)とクロック信号ＰＬＳ１(ＰＬＳ２)の間の間隔に注意する必要がある。
【０１１４】
《シングルラッチに対するパルス制御》
図２０にはパルス生成回路４２の具体例が示される。パルス生成回路４２は、特制限されないが、２入力論理積回路５０と、その一方の入力端子に直列接続された奇数段のインバータとを有し、論理積回路５０の他方の入力端子と初段インバータにクロック信号ＣＬＫ２＿Ｔが供給される、これによって例えば５０％デューティーのクロック信号ＣＬＫ２＿Ｔにおけるハイレベル期間よりもパルス幅の小さな（デューティーが50％より小さい）パルス信号ＰＬＳ１が形成される。パルス生成回路４３も同様に構成される。
【０１１５】
図２１にはシングルラッチに対するスルー制御に上記パルス信号ＰＬＳ１を用いた場合と５０％デューティーのクロック信号ＣＬＫ２＿Ｔを用いた場合の動作タイミングを例示する。前段ＦＦ３０のラッチクロック信号ＣＬＫ１＿Ｔのハイレベル期間と、後段ＴＲＧ３３のスルー制御クロックＣＬＫ２＿Ｔのハイレベル期間が僅かでも重なると、後のサイクルのデータをクロック信号ＣＬＫ２＿Ｔの半サイクル前に出力することになり誤動作を生ずる場合がある。
【０１１６】
このとき、図２１からわかるように、前記パルス信号ＰＬＳ１を用いることにより、そのよう前段ＦＦ３０のクロック信号ＣＬＫ１＿Ｔのハイレベルと不所望に重なる事態が発生する虞を未然に防止することができる。
【０１１７】
要するに、ＴＲＧ３３のスルー期間を短くすることが可能になるから、不所望に次のデータもスルーさせてしまう誤動作の防止に都合がよい。尚、上記パルス制御は、特に図示はしないが、図１０及び図１１のＬＡＴ３９に対しても適用可能である。
【０１１８】
このように、図４のＴＲＧ３３の導通期間が５０％より小さくなるようなクロックパルスを用いることで、さらに誤動作を抑制しやすくなる。
【０１１９】
《相補クロックの反転遅延防止》
図２２には前記相補ロック生成回路４０の具体例が論理図で示され、図２３にはその回路図が示される。２入力セレクタ６０の入力端子０はローレベル、その入力端子１にはハイレベルが常時入力される。２入力セレクタ６１の入力端子０はハイレベル、その入力端子１にはローレベルが常時入力される。２入力セレクタ６０，６１は、クロック信号ＣＬＫ１のローレベルで入力端子０からの入力を選択して出力し、クロック信号ＣＬＫ１のハイレベルで入力端子１からの入力を選択して出力する。図２２、図２３より明らかなように、クロック信号ＣＬＫ１の変化に同期して動作されるセレクタ６０とセレクタ６１の回路部分は共に同じ回路構成の部分になるように双方で釣り合いが取れている。即ちクロック信号ＣＬＫ１のローレベル期間で出力に供されるのはセレクタ６０、６１において共に入力端子１からの入力を伝達する回路部分とされ、クロック信号ＣＬＫ１のハイレベル期間で出力に供されるのはセレクタ６０、６１において共に入力端子０からの入力を伝達する回路部分とされる。その前提は、セレクタ６０，６１が同一の回路を備え、入力端子１と０の入力信号の論理値がセレクタ６０とセレクタ６１の間で相互に逆になっていることである。
【０１２０】
したがって、図２４のタイミングチャートに示されるように、非反転信号ＣＬＫ１＿Ｔと反転信号ＣＬＫ１＿Ｂとの間で信号変化タイミングに差がなく同一にされる。即ちクロック信号ＣＬＫ１の変化タイミングに対して双方のクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ＿Ｂの変化タイミングは共に等しい遅延時間ΔＴｃｌｋを持つ。特に図示はしないが、クロック信号ＣＬＫ１を単にインバータで反転して相補クロック信号を生成する場合には相補クロック信号間でインバータ１段分の遅延時間差を持つことになる。
【０１２１】
このように相補クロック信号にこのような不所望な位相差を発生させない図２２、図２３の構成は、さらに出力動作の高速化における誤動作防止に寄与する。
【０１２２】
《ＢＩＳＴ回路へのデータ伝達》
図１においてＦＦ７０〜７３はＢＩＳＴパターンチェック回路１２へのＢＩＤＳＴ用のシフトレジスタ回路を構成する一部のマスタ・スレーブ型ラッチ回路である。７０，７２はデータ出力用のスタティックラッチ２４の記憶ノードに接続される初段である。初段のＦＦ７０のクロック入力端子にはクロック信号ＰＬＳ２を遅延させる遅延回路７５の出力が供給され、同様に、初段のＦＦ７２のクロック入力端子にはクロック信号ＰＬＳ１を遅延させる遅延回路７６の出力が供給される。前記遅延回路７５，７６はプログラマブルに遅延時間の設定が可能にされたプログラマブル遅延回路である。この遅延回路７５，７６は、例えばレーザーヒューズや電気ヒューズ等で遅延時間をトリミングできる回路によって構成することができ、製造過程のデバイステストの結果に応じて遅延時間が設定される。クロック同期動作が高速化されるときプロセス誤差などに伴ってＢＩＳＴ回路へのシフトレジスタ回路へのデータ受け渡しのためのタイミングマージンが厳しくなったとき、容易にそれに対処することができる。
【０１２３】
図２５乃至図２７は前記遅延回路７５，７６の必要生を具体的に示した説明図である。図２５にはＰＬＳ１のクロックジッタが小さい場合の動作タイミングが例示され、ＦＦ７２に供給されるクロック信号ＰＬＳ１＿ＢＩＳＴと、クロック信号ＰＬＳ１とのクロックスキューが小さい場合を想定している。この場合にはスタティックラッチ回路２４のラッチデータがそのデータサイクルで他のデータサイクルのデータと干渉することなくＦＦ３３にラッチされ、ＢＩＳＴ用のＦＦ７２にもラッチされ、正常な動作を行う。
【０１２４】
図２６にはＰＬＳ１のクロックジッタが大きい場合の動作タイミングが例示され、ＦＦ７２に供給されるクロック信号ＰＬＳ１＿ＢＩＳＴと、クロック信号ＰＬＳ１とのクロックスキューが大きい場合を想定している。この場合にはスタティックラッチ回路２４のラッチデータがそのデータサイクルの前後で他のデータサイクルのデータと干渉してＦＦ３３にラッチされるにもかかわらず、ＢＩＳＴ用のＦＦ７２には正常にラッチされ、その異常をＢＩＳＴパターンチェック回路１２で検出することができなくなる。
【０１２５】
図２７は遅延回路７６の設定によって図２６の問題を生じないように対策したときの動作タイミングチャートである。即ち、ＰＬＳ１のクロックジッタが大きい場合であって、ＦＦ７２に供給されるクロック信号ＰＬＳ１＿ＢＩＳＴと、クロック信号ＰＬＳ１とのクロックスキューが大きい場合に、遅延回路７６の設定によってそのクロックスキューを小さくする。このようにすれば、スタティックラッチ回路２４のラッチデータがそのデータサイクルの前後で他のデータサイクルのデータと干渉してＦＦ３３にラッチされたときは、ＢＩＳＴ用のＦＦ７２にもそのような干渉を伴ってデータがラッチされるようになり、その異常をＢＩＳＴパターンチェック回路１２で検出することが可能になる。
【０１２６】
《レベル変換回路を持つ出力回路》
図２８は出力段にレベル変換回路を持つ出力回路６＿Ｃが例示される。前記出力回路６，６＿Ａ，６＿Ｂとはスタティックラッチ回路２４と出力バッファ２５との間に出力イネーブル制御回路（ＨＺ／ＬＺ ＣＮＴ）８０とレベル変換回路８１を設けた点が相違される。出力イネーブル制御回路８０は出力制御信号８２に基づいて出力インピーダンスを高インピーダンス又は低インピーダンスに制御し、出力制御信号８２により出力動作が指示されたとき低出力インピーダンスとして、スタティックラッチ回路２４のラッチデータをレベル変換回路８１に伝達する。レベル変換回路８１は出力イネーブル制御回路８０から出力される読み出しデータの信号振幅を出力バッファ２５の信号振幅に変換する。このレベル変換回路８１はＱＤＲ−ＳＲＡＭ１のメモリアレイやデコーダ回路などの内部回路の動作電圧に比べて出力バッファ２５の動作電圧が高い場合に必要とされる。
【０１２７】
図２９には出力イネーブル制御回路８０とレベル変換回路８１の詳細が例示される。出力バッファ２５は例えばｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）とｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）とによるプッシュプル回路によって構成される。レベル変換回路８０はアンドゲート８０Ａ，オアゲート８０Ｂ，及びインバータ８０Ｃによるロジック回路衣で構成される。出力イネーブル制御回路８０及びレベル変換回路８１は少なからずその動作による動作遅延を伴ってデータを後段に伝達する。このような動作遅延を生じたとしても、前述のごとく出力経路にＴＲＧ３３若しくはＬＡＴ３９を採用したことにより、動作上のマージンを得ることができる。
【０１２８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２９】
また、実施の形態にはいくつかの例を示したが、これらはそれぞれ組み合わせてもよく、また部分的に組み合わせても良くまた、さらに別々に用いても良い。
【０１３０】
また、例えば、上記実施の形態ではＳＳＲＡＭを想定したため、ＣＬＫ１は外部クロック信号ＫＣＫをクロック源とし、ＣＬＫ２は外部クロック信号ＣＣＫをクロック源とした。本発明はこれに限定されず、ＣＬＫ１とＣＬＫ２を同じ外部クロック信号をクロック源として生成するようにしてもよい。また、上記実施の形態ではＴＲＧ３３，３４のスイッチ制御をパルス信号ＰＬＳ１，ＰＬＳ２を用いて行う場合について説明したが、本発明はそれに限定されず、図１においてはＴＲＧ３３，３４をクロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂでスイッチ制御し、図１０においてはＴＲＧ３９，３９をクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ１＿Ｂでスイッチ制御してもよい。
【０１３１】
本発明はＳＳＲＡＭだけでなく、ＳＤＲＡＭ、フラッシュメモリなどの各種単体の半導体メモリに適用できるだけでなく、マイクロコンピュータなどのオンチップメモリ、汎用の外部インタフェース回路などに広くて適用することができる。本発明は１チップの半導体集積回路だけでばく、マルチチップモジュールなどを含めて、半導体装置に広く適用することができる。
【符号の説明】
【０１３２】
１  ＱＤＲ−ＳＲＡＭ
３  アドレス入力回路（ＡＲｘ）
４  データ入力回路（ＤＲｘ）
２  メモリセルアレイ
５  クロック出力回路（ＣＱＴｘ）
６，６＿Ａ，６＿Ｂ，６＿Ｃ  データ出力回路（ＤＴｘ）
７  クロック入力回路（ＫＲｘ）
８  クロック入力回路（ＣＲｘ）
９，１０  ディレイ・ロックド・ループ回路（ＤＬＬ）
１１  ＢＩＳＴパターンジェネレータ（ＢＩＳＴ  ＰＴＲＮ  Ｇｅｎ）
１２  ＢＩＳＴパターンチェック回路
Ｐ６  データ出力端子
ＲＤＡＴ  リードデータ
２１，２２  マルチプレクサ（ＭＵＸ１，ＭＵＸ２）
ＣＣＫ、ＫＣＫ  外部クロック信号
ＣＬＫ１  クロック信号
ＣＬＫ２  クロック信号
３０  マスタ・スレーブ型の記憶回路（ＦＦ）
３３  トランスファゲート（ＴＲＧ）
２４  スタティックラッチ
４０、４１  相補クロック生成回路
４２，４３  パルス生成回路
ＣＬＫ１＿Ｔ  非反転クロック信号
ＣＬＫ１＿Ｂ  と反転クロック信号
ＣＬＫ２＿Ｔ  非反転クロック信号
ＣＬＫ２＿Ｂ  反転クロック信号
ＰＬＳ１  パルス信号
ＰＬＳ２  パルス信号
６０、６１  ２入力セレクタ
７０〜７３  ＢＩＳＴパターンチェック回路１２へのＢＩＤＳＴ用のシフトレジスタ回路を構成する一部のマスタ・スレーブ型ラッチ回路
７５，７６  遅延回路
８０  出力イネーブル制御回路（ＨＺ／ＬＺ ＣＮＴ）
８１  レベル変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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