(57)【要約】【課題】従来では、基準クロック生成回路が生成するクロックにジッタが発生するという問題があった。【解決手段】本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロックのジッタを除去するジッタ除去回路であって、
サンプリングクロックに同期して前記クロックのエッジを検出するラッチ回路と、
前記エッジ間隔をカウントするカウンタと、
各前記エッジ間隔のカウント数に基づいて前記クロックの位相を調整する位相調整回路と、を備えたジッタ除去回路。
【請求項２】
前記位相調整回路は、
複数の前記エッジ間隔の平均カウント数と、前記各エッジ間隔のカウント数と、の差分に基づいて前記クロックの位相を調整することを特徴とする請求項１に記載のジッタ除去回路。
【請求項３】
前記位相調整回路は、
複数の前記エッジ間隔のカウント数を格納するカウント数格納部と、
前記カウント数格納部に格納された前記エッジ間隔の平均カウント数と、前記各エッジ間隔のカウント数と、の差分を検出する差分検出部と、
前記カウンタによってカウントされた前記カウント数と、前記差分検出部によって検出された対応する前記差分と、に基づく遅延値を前記クロックの対応するエッジに対して付加する遅延調整部と、を備えた請求項１又は２に記載のジッタ除去回路。
【請求項４】
前記サンプリングクロックは、
前記クロックの所定の変動幅よりも周期が小さいことを特徴とする請求項１〜３のいずれか一項に記載のジッタ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックのジッタを除去するのに適したジッタ除去回路に関する。
【背景技術】
【０００２】
ＰＬＬに用いられる基準クロックを生成する回路として、基準クロック生成回路が知られている。ＰＬＬは、基準クロック（リファレンスクロック）に基づいて所望の周波数の出力クロックを生成する。基準クロック生成回路は、例えば、特許文献１及び特許文献２に離散時間発振器として開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−３６１８４号公報
【特許文献２】特開２００２−１００９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、ＰＬＬが精度の高い出力クロックを生成するためには、基準クロックのジッタが許容値以下であることが要求される。しかしながら、特許文献１及び特許文献２に記載された基準クロック生成回路の場合、基準クロックにジッタ成分が混じってしまうため、ＰＬＬが精度の高い出力クロックを生成することができないという問題があった。
【課題を解決するための手段】
【０００５】
本発明にかかるジッタ除去回路は、クロックのジッタを除去するジッタ除去回路であって、サンプリングクロックに同期して前記クロックのエッジを検出するラッチ回路と、前記エッジ間隔をカウントするカウンタと、各前記エッジ間隔のカウント数に基づいて前記クロックの位相を調整する位相調整回路と、を備える。
【０００６】
上述のような回路構成により、クロックのジッタを抑制することが可能である。
【発明の効果】
【０００７】
本発明により、クロックのジッタを抑制することが可能なジッタ除去回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１にかかるジッタ除去回路を用いたクロック生成回路を示す図である。
【図２】本発明の実施の形態１にかかるジッタ除去回路を示す図である。
【図３】本発明の実施の形態１にかかるジッタ除去回路を示す図である。
【図４】本発明の実施の形態１にかかるジッタ除去回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態１にかかるジッタ除去回路の動作を示すフローチャートである。
【図６】本発明の実施の形態１にかかるジッタ除去回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１０】
実施の形態１
図１に、本発明の実施の形態１にかかるクロック生成回路を示す。図１に示す回路は、基準クロック生成回路１０と、ジッタ除去回路１１と、ＰＬＬ２０と、を備える。
【００１１】
基準クロック生成回路１０には、クロック源５０が入力される。そして、基準クロック生成回路１０は、基準クロック５１をジッタ除去回路１１に対して出力する。ジッタ除去回路１１には、基準クロック５１に加え、さらにサンプリングクロック５２が入力される。そして、ジッタ除去回路１１は、リファレンスクロック５３をＰＬＬ２０に対して出力する。ＰＬＬ２０は、出力クロック５４を出力する。
【００１２】
基準クロック生成回路１０は、クロック源５０に基づいて所定の周波数の基準クロック５１を生成する。ジッタ除去回路１１は、基準クロック５１のジッタを除去してリファレンスクロック５３を生成する。ＰＬＬ２０は、リファレンスクロック５３に基づいて、所望の周波数の出力クロック５４を生成する。
【００１３】
図２は、本実施の形態にかかるジッタ除去回路１１をさらに詳細に示した図である。図２に示すジッタ除去回路１１は、ラッチ回路１２と、カウンタ１３と、位相調整回路１４と、を備える。
【００１４】
まず、ジッタ除去回路１１の回路構成について説明する。ジッタ除去回路１１において、基準クロック入力端子４１及びサンプリングクロック入力端子４２は、ラッチ回路の各入力端子に接続される。また、ラッチ回路１２の出力端子は、位相調整回路１４の一方の入力端子と、カウンタ１３の入力端子と、に接続される。カウンタ１３の出力端子は、位相調整回路１４の他方の入力端子に接続される。そして、位相調整回路１４の出力端子は、クロック出力端子４３に接続される。
【００１５】
次に、ジッタ除去回路１１の動作について説明する。基準クロック入力端子４１を介して外部からラッチ回路１２に基準クロック５１が供給される。また、サンプリングクロック入力端子４２を介して外部からラッチ回路１２に対してサンプリングクロック５２が供給される。ラッチ回路１２は、サンプリングクロック５２に同期して基準クロック５１のエッジを検出する。つまり、ラッチ回路１２は、サンプリングクロック５２の検出エッジ（例えば、立ち上がりエッジ）をトリガーにして、基準クロック５１の論理値を参照する。そして、ラッチ回路１２は、基準クロック５１の論理値が変化した場合には、パルス信号を位相調整回路１４及びカウンタ１３に対して出力する。例えば、ラッチ回路１２は、初期状態の場合、Ｌレベルの信号を出力し、基準クロック５１の論理値が変化した場合、Ｈレベルのパルス信号を出力する。
【００１６】
なお、サンプリングクロック５２の周波数は、リファレンスクロック５３に許容されるジッタ（変動幅）に基づいて設定される。例えば、リファレンスクロック５３のジッタを１．５ｎｓ以下に設定する場合について説明する。この場合、サンプリングクロック５２の周波数は、６５５．３６ＭＨｚ以上となるように設定される。つまり、サンプリングクロック５２の周期は、リファレンスクロック５３に許容されるジッタ以下となるように設定される。
【００１７】
カウンタ１３は、ラッチ回路１２が基準クロック５１のエッジを検出してから次のエッジを検出するまでの期間（以下、単にエッジ間隔と称す）をカウントする。言い換えると、カウンタ１３は、ラッチ回路１２がパルス信号を出力してから次のパルス信号を出力するまでの期間をカウントする。そして、カウンタ１３は、基準クロック５１の各エッジ間隔のカウント数を位相調整回路１４に対して出力する。なお、カウンタ１３は、例えば、サンプリングクロック５２に同期してカウント動作が行われる（不図示）。また、カウンタ１３のビット長は、外部からの制御信号(不図示)によって設定される。位相調整回路１４は、基準クロック５１の各エッジ間隔のカウント数に基づいてリファレンスクロック５３の位相を調整する。より詳細には、位相調整回路１４は、基準クロック５１の各エッジ間隔のカウント数に基づいて算出した遅延値を、基準クロック５１の対応するエッジに対して付加し、リファレンスクロック５３として出力する。
【００１８】
次に図３を用いて、位相調整回路１４を詳細に説明する。位相調整回路１４は、差分検出部１５と、カウント数格納部１６と、遅延制御部１７と、を備える。
【００１９】
まず、位相調整回路１４の回路構成について説明する。カウンタ１３の出力端子は、位相調整回路１４の他方の入力端子を介して、差分検出部１５の一方の入力端子と、カウント数格納部１６の入力端子と、遅延制御部１７の第１の入力端子と、に接続される。ラッチ回路１２の出力端子は、カウンタ１３の入力端子に加え、位相調整回路１４の一方の入力端子を介して、遅延制御部１７の第２の入力端子に接続される。
【００２０】
カウント数格納部１６の出力端子は、差分検出部１５の他方の入力端子に接続される。差分検出部１５の出力端子は、遅延制御部１７の第３の入力端子に接続される。遅延制御部１７の出力端子は、位相調整回路１４の出力端子を介して、クロック出力端子４３に接続される。
【００２１】
次に、位相調整回路１４の動作について説明する。カウント数格納部１６は、カウンタ１３から出力される各エッジ間隔のカウント数を随時格納し、平均カウント数を算出する。カウント数格納部１６は、平均カウント数を差分検出部１５に対して出力する。差分検出部１５は、カウンタ１３によってカウントされた最新のエッジ間隔（以下、単に最新エッジ間隔と称す）のカウント数と、平均カウント数と、の差分（以下、単に差分カウント数と称す）を検出し、遅延制御部１７に対して出力する。
【００２２】
遅延制御部１７は、ラッチ回路１２から出力された最新エッジ間隔のカウント数と、対応する差分カウント数と、に基づいて算出した遅延値を基準クロック５１の対応するエッジに対して付加し、リファレンスクロック５３として出力する。
【００２３】
図４は、基準クロック５１とリファレンスクロック５３との関係を示すタイミングチャートである。図４の例では、基準クロック５１におけるエッジ間隔のカウント数は、順に８、１０、１２、８、１０、１２である。なお、図４の例では、平均カウント数は１０である。
【００２４】
ここで、基準クロック５１の最新エッジ間隔において、先のエッジを第１のエッジと称し、後のエッジを第２のエッジと称す。また、リファレンスクロック５３において、第１のエッジに対応するエッジを第３のエッジと称し、第２のエッジに対応するエッジを第４のエッジと称す。図４の例では、第１及び第３のエッジが立ち上がりエッジであって、第２及び第４のエッジが立ち下がりエッジである。このとき、第３のエッジが立ち上がってから、最新エッジ間隔のカウント数（１２カウント）及び差分カウント数（１０−１２＝−２カウント）の期間経過後、第４のエッジが立ち下がる。このような動作が各エッジ間隔において繰り返される。それにより、リファレンスクロック５３におけるエッジ間隔のカウント数は、順に、１０、１０、１０、１０、１０を示している。
【００２５】
なお、第１のエッジが立ち上がってから、第３のエッジが立ち上がるまでの期間は、遅延素子等による遅延時間や演算処理に要する時間に加え、さらに累積した差分カウント数（以下、単に累積差分カウント数）によって求められる。例えば、第３のエッジが立ち上がる場合における累積差分カウント数は、（＋２＋０−２＋２＋０）＝＋２である。したがって、第１のエッジが立ち上がってから、遅延素子等による遅延時間や演算処理に要する時間に加え、累積差分カウント数（２カウント）の期間経過後、第３のエッジが立ち上がる。
【００２６】
次に、図２に示すジッタ除去回路１１の動作について、図５及び図６を用いてさらに詳細に説明する。図５は、本実施の形態にかかるジッタ除去回路１１の動作を示すフローチャートである。図６は、本実施の形態にかかるジッタ除去回路１１の動作を示すタイミングチャートである。
【００２７】
まず、ジッタ除去回路１１に基準クロック５１が入力される（図５のＳ１０１；図６のａ）。ラッチ回路１２は、サンプリングクロック５２に同期して基準クロック５１のエッジを検出し、パルス信号を出力する（図５のＳ１０２；図６のｂ）。カウンタ１３は、基準クロック５１の各エッジ間隔をカウントし、カウント数を出力する（図５のＳ１０３；図６のｃ）。
【００２８】
カウント数格納部１６は、カウンタ１３によってカウントされた複数のエッジ間隔のカウント数を格納し、平均カウント数を算出する（図５のＳ１０４；図６のｄ）。差分検出部１５は、カウンタ１３によってカウントされた最新エッジ間隔のカウント数と、平均カウント数と、の差分（差分カウント数）を検出する（図５のＳ１０５；図６のｅ）。
【００２９】
遅延制御部１７は、最新エッジ間隔のカウント数と、対応する差分カウント数と、に基づいて算出した遅延値を基準クロック５１の対応するエッジに対して付加する（図５のＳ１０６；図６のｆ、ｇ）。より具体的には、遅延制御部１７は、例えば、内部にカウンタを有する。遅延制御部１７は、最新エッジ間隔のカウント数と、対応する差分カウント数と、の合計カウント数を、サンプリングクロックに同期してカウントする（図６のｆ）。そして、遅延制御部１７は、当該合計カウント数に応じたエッジ間隔のリファレンスクロック５３を出力する（図６のｇ）。
【００３０】
このように、本実施の形態にかかるジッタ除去回路１１は、基準クロック５１のジッタを抑制したリファレンスクロック５３を生成することができる。それにより、後段のＰＬＬ２０は、ジッタの抑制されたリファレンスクロック（リファレンスクロック５３）を用いて、精度の高い出力クロック５４を生成することができる。
【００３１】
なお、基準クロック生成回路１０は、マクロ化して用いられる場合が多い。基準クロック生成回路１０が、内部クロックに同期して動作するカウンタを備えた場合を例に説明する。基準クロック生成回路１０は、当該カウンタによるカウントが所定のカウント数に達すると、カウント数を０にリセットするとともに、基準クロック５１の論理値を変化させる。それにより、基準クロック生成回路１０は、所定の周波数の基準クロック５１を生成する。
【００３２】
このとき、基準クロック５１は、内部クロックの周期に応じたジッタを有する。つまり、基準クロック５１は、内部クロックの周期が大きいほど、大きなジッタを有することになる。しかし、基準クロック生成回路１０がマクロ化されている場合、内部クロックの周期を調整することができない。そのため、基準クロック生成回路１０において基準クロック５１のジッタを抑制することは困難である。
【００３３】
このような場合でも、本実施の形態にかかるジッタ除去回路１１を用いることにより問題を解決することができる。つまり、本実施の形態にかかるジッタ除去回路１１は、基準クロック５１のジッタを抑制したリファレンスクロック５３を生成することができる。
【００３４】
以上のように、上記実施の形態にかかるジッタ除去回路１１は、基準クロック５１のジッタを抑制したリファレンスクロック５３を生成することができる。それにより、後段のＰＬＬ２０は、ジッタの抑制されたリファレンスクロック（リファレンスクロック５３）を用いて、精度の高い出力クロック５４を生成することができる。なお、上記実施の形態にかかるジッタ除去回路１１は、基準クロック生成回路１０において基準クロック５１のジッタを抑制することができない場合において、特に効果的に用いられる。
【００３５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、カウント数格納部１６が、カウンタ１３から出力されるカウント数を随時格納し、それに応じた平均カウント数を算出する場合を例に説明したが、これに限られない。例えば、カウント数格納部１６が、実動作開始前のサンプリング期間において、カウンタ１３から出力されるカウント数を格納し、平均カウント数を算出する回路構成にも適宜変更可能である。この場合、カウント数格納部１６は、実動作の開始前に平均カウント数を確定することができる。
【符号の説明】
【００３６】
１０  基準クロック生成回路
１１  ジッタ除去回路
１２  ラッチ回路
１３  カウンタ
１４  位相調整回路
１５  差分検出部
１６  カウント数格納部
１７  遅延制御部
２０  ＰＬＬ
５０  クロック源
５１  基準クロック
４１  基準クロック入力端子
５２  サンプリングクロック
４２  サンプリングクロック入力端子
５３  リファレンスクロック
４３  クロック出力端子
５４  出力クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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