(57)【要約】      （修正有）【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。【選択図】図２
2011181781.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、
前記第１のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、
前記第１のストレスライナ膜と異なり、前記第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置。
【請求項２】
同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、
前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、
前記第１のストレスライナ膜と異なり、前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置。
【請求項３】
前記第１のトランジスタは前記第２のトランジスタよりも耐圧が低く、前記第１のトランジスタのソース／ドレイン層には、前記半導体基板と材料の異なる埋め込み半導体層が埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のストレスライナ膜は、前記第２のストレスライナ膜に比べてステップカバレージが高いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のストレスライナ膜の炭素濃度は前記第２のストレスライナ膜の炭素濃度よりも低く、前記第２のストレスライナ膜の炭素濃度は２ａｔｍ％以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、
前記低耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、
前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記高耐圧トランジスタ上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、
前記低耐圧トランジスタおよび前記高耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、
前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記第１のストレスライナ膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のストレスライナ膜はＳｉＨ４を含むソースガスを用いて成膜し、前記第２のストレスライナ膜はトリメチルシランを含むソースガスを用いて成膜することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、高耐圧トランジスタと低耐圧トランジスタとが同一基板上に混載された半導体装置のストレスライナ膜の構造に適用して好適なものである。
【背景技術】
【０００２】
トランジスタの駆動能力を向上させるために、トランジスタが形成された半導体基板上にストレスライナ膜を形成し、Ｐチャンネル電界効果トランジスタではストレスライナ膜に圧縮応力を持たせ、Ｎチャンネル電界効果トランジスタではストレスライナ膜に引っ張り応力を持たせ与えることが行われている。
【０００３】
また、例えば、特許文献１には、ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができるようにするために、Ｎ型ロジック領域におけるトランジスタを引っ張り応力を有する膜にて覆い、Ｐ型ロジック領域におけるトランジスタを圧縮応力を有する膜にて覆い、Ｐ型ＳＲＡＭ領域におけるトランジスタおよびＮ型ＳＲＡＭ領域におけるトランジスタは、引っ張り応力を有する膜および圧縮応力を有する膜からなる積層膜にて覆う方法が開示されている。
【０００４】
しかしながら、従来の半導体装置では、耐圧の異なるトランジスタが同一基板上に混載された場合、低耐圧トランジスタの性能が改善されるようにストレスライナ膜の膜質を設定すると、高耐圧トランジスタの性能が低下し、高耐圧トランジスタの性能が改善されるようにストレスライナ膜の膜質を設定すると、低耐圧トランジスタの性能が低下することがあるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−５９４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、前記第１のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、前記第１のストレスライナ膜と異なり、前記第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置を提供する。
【０００８】
本発明の一態様によれば、同一の半導体基板に形成された互いに耐圧の異なる第１および第２のＰチャンネル電界効果トランジスタと、前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第１のストレスライナ膜と、前記第１のストレスライナ膜と異なり、前記第１および第２のトランジスタ上に設けられた圧縮応力を有する第２のストレスライナ膜とを備えることを特徴とする半導体装置を提供する。
【０００９】
本発明の一態様によれば、低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、前記低耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記高耐圧トランジスタ上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１０】
本発明の一態様によれば、低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板に形成する工程と、前記低耐圧トランジスタおよび前記高耐圧トランジスタ上に圧縮応力を有する第１のストレスライナ膜を形成する工程と、前記第１のストレスライナ膜と異なり、圧縮応力を有する第２のストレスライナ膜を前記第１のストレスライナ膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１から図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１には低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２が設けられている。なお、低耐圧トランジスタ形成領域Ｒ１には低耐圧トランジスタを形成することができ、高耐圧トランジスタ形成領域Ｒ２には高耐圧トランジスタを形成することができる。低耐圧トランジスタは、高耐圧トランジスタよりも耐圧が低く、高速動作することができる。また、低耐圧トランジスタおよび高耐圧トランジスタは同一導電型ならば、Ｐチャンネル電界効果トランジスタであってもよいし、Ｎチャンネル電界効果トランジスタであってもよい。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。
【００１５】
そして、例えば、ＬＰＣＶＤなどの方法を用いることにより、半導体基板２１上にハードマスクを形成する。なお、このハードマスクの材料は、例えば、シリコン窒化膜を用いることができる。また、このハードマスクの膜厚は、例えば、１５０ｎｍ程度に設定することができる。
【００１６】
そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、素子分離領域からハードマスクを除去する。そして、このハードマスクが除去された素子分離領域に対して半導体基板１をエッチングすることにより、半導体基板１の素子分離領域にトレンチを形成する。なお、トレンチの深さは、例えば、３００ｎｍ程度に設定することができる。
【００１７】
そして、例えば、ＣＶＤなどの方法を用いることにより、トレンチが埋め込まれるようにして埋め込み絶縁層２を半導体基板１上に形成する。そして、例えば、ＣＭＰなどの方法を用いて埋め込み絶縁層２を薄膜化することにより、素子形成領域の埋め込み絶縁層２を除去する。なお、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１８】
なお、素子形成領域の埋め込み絶縁層２を除去する場合、半導体基板１上に形成されたハードマスクをストッパとして用いることができる。そして、素子形成領域の埋め込み絶縁層２を除去した後、半導体基板１上に形成されたハードマスクを除去する。
なお、埋め込み絶縁層２の表面の位置と半導体基板１の表面の位置とを揃えるため、素子形成領域の埋め込み絶縁層２を除去した後、例えば、１００ｎｍ程度だけ埋め込み絶縁層２の表層をエッチング除去してから、ハードマスクを除去するようにしてもよい。
【００１９】
次に、Ｂ、Ａｓ、Ｐなどの不純物を半導体基板１にイオン注入し、１０００℃以上の熱処理を行うことにより、Ｐ型またはＮ型のウェル領域およびチャネル領域を形成する。
【００２０】
次に、図１（ｂ）に示すように、例えば、熱酸化などの方法を用いることにより、ゲート絶縁膜３ａ、３ｂを半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にそれぞれ形成する。なお、ゲート絶縁膜３ａ、３ｂの材料は、例えば、シリコン酸化膜を用いるようにしてもよいし、Ｈｆなどの高誘電体膜を用いるようにしてもよい。また、ゲート絶縁膜３ｂの膜厚は、ゲート絶縁膜３ａの膜厚よりも大きくすることができる。
【００２１】
そして、例えば、ＬＰＣＶＤなどの方法を用いることにより、ゲート絶縁膜３ａ、３ｂが形成された半導体基板１上に導電膜を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にゲート電極４ａ、４ｂをそれぞれ形成する。なお、ゲート電極４ａ、４ｂの材料は、例えば、多結晶シリコン膜を用いるようにしてもよいし、金属や合金などを用いるようにしてもよい。また、ゲート電極４ａ、４ｂの膜厚は、例えば、１００ｎｍ程度に設定することができる。そして、ゲート電極４ａ、４ｂを半導体基板１上に形成した後、ウェットエッチングなどの方法にて半導体基板１上のゲート絶縁膜３ａ、３ｂを除去し、半導体基板１を露出させる。
【００２２】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ゲート電極４ａの両側に配置された凹部を半導体基板１の低耐圧トランジスタ形成領域Ｒ１に形成する。
【００２３】
そして、低耐圧トランジスタ形成領域Ｒ１にＰチャンネル電界効果トランジスタを形成する場合、エピタキシャル成長によって凹部に埋め込まれた埋め込み半導体層５を半導体基板１に形成する。なお、埋め込み半導体層５の材料は半導体基板１の材料と異なるように選択することができ、Ｐチャンネル電界効果トランジスタのチャンネル領域に圧縮応力を与えることにより、Ｐチャンネル電界効果トランジスタの駆動力を向上させることができる。例えば、埋め込み半導体層５は半導体基板１よりも格子定数が大きな材料を選択することができ、半導体基板１の材料がＳｉの場合、埋め込み半導体層５の材料はＳｉＳｅを用いることができる。
【００２４】
次に、図２（ａ）に示すように、ゲート電極４ａ、４ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板１および埋め込み半導体層５にイオン注入し、１０００℃以上の熱処理を行うことにより、ゲート電極４ａ、４ｂに自己整合的にそれぞれ配置されたＬＤＤ層８ａ、８ｂを半導体基板１および埋め込み半導体層５に形成する。
【００２５】
次に、ＣＶＤなどの方法にてゲート電極４ａ、４ｂが覆われるように半導体基板１上にエッチストップ膜６を形成し、さらにエッチストップ膜６上に絶縁膜を形成する。
【００２６】
次に、エッチストップ膜６をストッパとして絶縁膜の異方性エッチングを行うことにより、エッチストップ膜６を介してゲート電極４ａ、４ｂの側壁にサイドウォール７ａ、７ｂをそれぞれ形成する。次に、エッチストップ膜６のエッチングを行うことにより、半導体基板１およびゲート電極４ａ、４ｂの表面を露出させる。なお、エッチストップ膜６は、サイドウォール７ａ、７ｂをエッチングにて形成する際のストッパとして機能させることができる。ここで、エッチストップ膜６およびサイドウォール７ａ、７ｂの材料は互いに異なるように選択することができ、例えば、エッチストップ膜６の材料としてシリコン酸化膜、サイドウォール７ａ、７ｂの材料としてシリコン窒化膜を用いることができる。
【００２７】
次に、ゲート電極４ａ、４ｂおよびサイドウォール７ａ、７ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板１および埋め込み半導体層５にイオン注入し、１０００℃以上の熱処理を行うことにより、サイドウォール７ａ、７ｂに対して自己整合的にそれぞれ配置された不純物拡散層９ａ、９ｂを埋め込み半導体層５および半導体基板１に形成する。
【００２８】
次に、スパッタまたは蒸着などの方法を用いることで、半導体基板１、埋め込み半導体層５ｂおよびゲート電極４ａ、４ｂ上にシリサイド形成用金属膜を形成する。なお、シリサイド形成用金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００２９】
そして、シリサイド形成用金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用金属膜をその下地層と反応させ、ゲート電極４ａおよび不純物拡散層９ａの上層にシリサイド層１０ａを形成するとともに、ゲート電極４ｂおよび不純物拡散層９ｂの上層にシリサイド層１０ｂを形成する。その後、未反応の金属膜を半導体基板１上から除去する。
【００３０】
次に、図２（ｂ）に示すように、プラズマＣＶＤ、熱ＣＶＤまたは光ＣＶＤなどの方法を用いることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜１１、１２を順次積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１、１２には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１、１２には引っ張り応力を持たせることができる。また、ストレスライナ膜１１、１２には圧縮応力を持たせる場合、例えば、成膜中にプラズマパワーを上げてストレスライナ膜１１、１２を叩くようにすればよい。一方、ストレスライナ膜１１、１２には引っ張り応力を持たせる場合、例えば、成膜中に水素を抜いてストレスライナ膜１１、１２にダングリングボンドが形成されるようにすればよい。
【００３１】
また、ストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。例えば、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜１１は、ストレスライナ膜１２に比べてステップカバレージを高くすることができる。すなわち、ストレスライナ膜１１は、ストレスライナ膜１２に比べて横方向の応力が大きくかつ縦方向の応力が小さくなるようにすることができる。また、ストレスライナ膜１１、１２の材料は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜から選択することができる。また、ストレスライナ膜１１、１２の膜厚の合計は、例えば、６０ｎｍ程度に設定することができる。また、ストレスライナ膜１１、１２としてシリコン窒化膜を用いる場合、ストレスライナ膜１１を成膜する時のソースガスとしてＳｉＨ４を含むガスを用い、ストレスライナ膜１２を成膜する時のソースガスとしてトリメチルシランを含むガスを用いることができ、成膜中にソースガスを切り替えることができる。なお、ＳｉＨ４を含むソースガスを用いた場合では、トリメチルシランを含むガスを用いた場合に比べてシリコン窒化膜のステップカバレージを高くすることができる。トリメチルシランを含むガスを用いてシリコン窒化膜を形成した場合には、ソースガス中に含まれている炭素原子が膜中に取り込まれるため、膜中の炭素原子濃度が2ａｔｍ％以上となる。一方、ＳｉＨ４を含むガスを用いてシリコン窒化膜を形成した場合には、膜中には炭素原子は実質的に含まれない。
【００３２】
ここで、低耐圧トランジスタでは、ソース／ドレイン層に埋め込み半導体層５が形成されるため、ストレスライナ膜１１のステップカバレージを高くして横方向の応力を大きくすることにより、性能を効果的に改善することができる。一方、高耐圧トランジスタでは、ソース／ドレイン層に埋め込み半導体層５が形成されないため、ストレスライナ膜１１のステップカバレージを低くして縦方向の応力を大きくすることにより、性能を効果的に改善することができる。
【００３３】
次に、図３に示すように、ＬＰＣＶＤなどの方法を用いることにより、ストレスライナ膜１２上の全面に層間絶縁層１３を積層する。なお、層間絶縁層１３の材料は、例えば、シリコン窒化膜を用いることができる。また、層間絶縁層１３の膜厚は、例えば、４００ｎｍ程度に設定することができる。そして、ＣＭＰなどの方法にて層間絶縁層１３を薄膜化することにとり、層間絶縁層１３を平坦化する。
次に、プラズマＣＶＤなどの方法を用いることにより、層間絶縁層１３上の全面に層間絶縁層１４を積層する。なお、層間絶縁層１４の材料は、例えば、シリコン酸化膜を用いることができる。また、層間絶縁層１４の膜厚は、例えば、２００ｎｍ程度に設定することができる。
【００３４】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、シリサイド層１０ａ、１０ｂを露出させる開口部を層間絶縁層１４、１５に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜１６ａ、１６ｂとして用いられる導体膜を開口部が形成された層間絶縁層１４、１５に形成する。そして、例えば、熱ＣＶＤなどの方法を用いることにより、プラグ電極１７ａ、１７ｂとして用いられる導体膜にて層間絶縁層１４、１５に形成された開口部を埋め込む。
【００３５】
そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層１４の表面が露出するまで層間絶縁層１４上に形成された導体膜を薄膜化することにより、これらの導体膜をシリサイド層１０ａ、１０ｂごとに分離し、バリアメタル膜１６ａ、１６ｂをそれぞれ介してシリサイド層１０ａ、１０ｂにそれぞれ接続されたプラグ電極１７ａ、１７ｂを層間絶縁層１４、１５に埋め込む。なお、バリアメタル膜１６ａ、１６ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、プラグ電極１７ａ、１７ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜１６ａ、１６ｂの膜厚は、例えば、５ｎｍ程度に設定することができ、プラグ電極１７ａ、１７ｂ膜厚は、例えば、２５０ｎｍ程度に設定することができる。
【００３６】
次に、例えば、プラズマＣＶＤなどの方法を用いることにより、層間絶縁層１４上に層間絶縁層１５を積層する。なお、層間絶縁層１５の材料は、例えば、シリコン酸化膜を用いることができる。また、層間絶縁層１５の膜厚は、例えば、２００ｎｍ程度に設定することができる。
【００３７】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、プラグ電極１７ａ、１７ｂを露出させる開口部を層間絶縁層１５に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜１８ａ、１８ｂとして用いられる導体膜を開口部が形成された層間絶縁層１５に形成する。そして、例えば、メッキなどの方法を用いることにより、配線１９ａ、１９ｂとして用いられる導体膜にて層間絶縁層１５に形成された開口部を埋め込む。
【００３８】
そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層１５の表面が露出するまで層間絶縁層１５上に形成された導体膜を薄膜化することにより、これらの導体膜をプラグ電極１７ａ、１７ｂごとに分離し、バリアメタル膜１８ａ、１８ｂをそれぞれ介してプラグ電極１７ａ、１７ｂにそれぞれ接続された配線１９ａ、１９ｂを層間絶縁層１５に埋め込む。なお、バリアメタル膜１８ａ、１８ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、配線１９ａ、１９ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜１８ａ、１８ｂの膜厚は、例えば、５ｎｍ程度に設定することができる。
【００３９】
ここで、ストレスライナ膜１１のみしか形成されない場合には、低耐圧トランジスタの性能は効果的に改善することができるが、高耐圧トランジスタの性能があまり改善することができない。ストレスライナ膜１２のみしか形成されない場合には、高耐圧トランジスタの性能は効果的に改善することができるが、低耐圧トランジスタの性能があまり改善することができない。
【００４０】
これに対して、ストレスライナ膜１１、１２を成膜する際にソースガスを途中で切り替え、膜質が互いに異ならストレスライナ膜１１、１２の積層構造を形成することにより、ストレスライナ膜１１にて低耐圧トランジスタの性能を効果的に改善することが可能となるとともに、ストレスライナ膜１２にて高耐圧トランジスタの性能を効果的に改善することが可能となる。このため、低耐圧トランジスタと高耐圧トランジスタとが同一の半導体基板１に混載されている場合においても、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２においてストレスライナ膜１１、１２を作り分けることなく、低耐圧トランジスタと高耐圧トランジスタとの性能の両立を図ることができる。
【００４１】
例えば、低耐圧トランジスタの性能未達分が高耐圧トランジスタに比べて大きい場合には、ストレスライナ膜１２よりもストレスライナ膜１１の比率を大きくして、低耐圧トランジスタの性能を改善することができる。また、高耐圧トランジスタの性能未達分が低耐圧トランジスタに比べて大きい場合には、ストレスライナ膜１１よりもストレスライナ膜１２の比率を大きくして、高耐圧トランジスタの性能を改善することができる。
【００４２】
（第２実施形態）
図４および図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、図１および図２と同様の工程を行うことにより、低耐圧トランジスタ形成領域Ｒ１に低耐圧トランジスタを形成し、高耐圧トランジスタ形成領域Ｒ２に高耐圧トランジスタを形成する。
【００４３】
次に、プラズマＣＶＤ、熱ＣＶＤまたは光ＣＶＤなどの方法を用いることにより、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜２１を積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１には引っ張り応力を持たせることができる。
【００４４】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、高耐圧トランジスタ形成領域Ｒ２のストレスライナ膜２１を選択的に除去する。
【００４５】
次に、図５（ａ）に示すように、半導体基板１上の低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にストレスライナ膜２２を積層する。なお、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２２には圧縮応力を持たせることができ、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＮチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２２には引っ張り応力を持たせることができる。
【００４６】
また、ストレスライナ膜２１、２２は、互いに膜質を異ならせることができる。例えば、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にＰチャンネル電界効果トランジスタを形成する場合、ストレスライナ膜２１は、ストレスライナ膜２２に比べてステップカバレージを高くすることができる。また、ストレスライナ膜２１、２２の材料は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜から選択することができる。また、ストレスライナ膜２１、２２としてシリコン窒化膜を用いる場合、ストレスライナ膜２１を成膜する時のソースガスとしてＳｉＨ４を含むガスを用い、ストレスライナ膜２２を成膜する時のソースガスとしてトリメチルシランを含むガスを用いることができる。
【００４７】
次に、図５（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、低耐圧トランジスタ形成領域Ｒ１のストレスライナ膜２２を選択的に除去する。
【００４８】
次に、図３と同様の工程を行うことにより、低耐圧トランジスタ形成領域Ｒ１および高耐圧トランジスタ形成領域Ｒ２にプラグ電極１７ａ、１７ｂおよび配線１９ａ、１９ｂをそれぞれ形成する。
【００４９】
ここで、低耐圧トランジスタ上にストレスライナ膜２１を形成し、高耐圧トランジスタ上にストレスライナ膜２２を形成することにより、トランジスタの耐圧に応じてストレスライナ膜２１、２２の膜質を最適化することができ、低耐圧トランジスタと高耐圧トランジスタとの性能の両立を図ることができる。
【００５０】
なお、上述した実施形態では、低耐圧トランジスタと高耐圧トランジスタとを同一半導体基板に形成する方法について説明したが、低耐圧トランジスタと中耐圧トランジスタと高耐圧トランジスタとを同一半導体基板に形成するようにしてもよい。この場合、低耐圧トランジスタ上にはストレスライナ膜２１を形成し、中耐圧トランジスタ上と高耐圧トランジスタ上にはストレスライナ膜２２を形成すればよい。
【００５１】
また、上述した実施形態では、耐圧の異なるＰチャンネル電界効果トランジスタを同一半導体基板に形成する方法について説明したが、耐圧の異なるＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとを同一半導体基板に形成するようにしてもよい。この場合、Ｐチャンネル電界効果トランジスタ上ではストレスライナ膜に圧縮応力を持たせ、Ｎチャンネル電界効果トランジスタ上ではストレスライナ膜に引っ張り応力を持たせるようにすればよい。
【符号の説明】
【００５２】
Ｒ１  低耐圧トランジスタ形成領域、Ｒ２  高耐圧トランジスタ形成領域、１  半導体基板、２  埋め込み絶縁層、３ａ、３ｂ  ゲート絶縁膜、４ａ、４ｂ  ゲート電極、５  埋め込み半導体層、６  エッチストップ層、７ａ、７ｂ  サイドウォール、８ａ、８ｂ  ＬＤＤ層、９ａ、９ｂ  不純物拡散層、１０ａ、１０ｂ  シリサイド層、１１、１２、２１、２２  ストレスライナ膜、１３、１４、１５  層間絶縁層、１６ａ、１６ｂ、１８ａ、１８ｂ  バリアメタル膜、１７ａ、１７ｂ  プラグ電極、１９ａ、１９ｂ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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