(57)【要約】【課題】より迅速にビットレートの整合性を確認できる受信回路，これを搭載する無線基地局およびオートネゴシエーション方法を提供する。【解決手段】所定のビットレートをもつクロック信号を生成し、このクロック信号に基づいて受信したシリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わす信号を検出したときに、シリアルデータのビットレートとクロック信号のビットレートとが整合していると判定する。【選択図】図２
2011135506.tif 000002
【特許請求の範囲】
【請求項１】
無線基地局を構成する無線制御部および無線部のうち一方から送信されたシリアルデータを受信する受信手段と、
所定のビットレートをもつクロック信号を生成するクロック信号生成手段と、
前記クロック信号に基づいて前記シリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わすデータを検出したときに、前記クロック信号のビットレートと前記シリアルデータのビットレートとが整合していると判定するビットレート判定手段と
を備えることを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
前記クロック信号生成手段は、前記クロック信号のビットレートと前記シリアルデータのビットレートとが整合していると判定されないときには、前記クロック信号のビットレートを変更する
ことを特徴とする受信回路。
【請求項３】
請求項１または２に記載の受信回路において、
前記シリアルデータ中にフレームが存在するか否かを監視する監視手段をさらに備え、
前記クロック信号生成手段は、所定時間にわたって前記フレームの存在が確認されないときには、前記クロック信号のビットレートを変更する
ことを特徴とする受信回路。
【請求項４】
請求項１に記載の受信回路において、
前記ビットレート判定手段を複数備え、
前記クロック信号生成手段は、所定の複数のビットレートをもつ複数のクロック信号を生成するとともに、これら複数のクロック信号の各々を前記複数のビットレート判定手段の各々に入力する
ことを特徴とする受信回路。
【請求項５】
請求項４に記載の受信回路において、
前記クロック信号生成手段は、前記シリアルデータがもつビットレートと前記複数のクロック信号がもつ複数のビットレートのうちいずれとも整合していると判定されないときには、前記複数のクロック信号の前記所定の複数のビットレートを変更する
ことを特徴とする受信回路。
【請求項６】
請求項４または５に記載の受信回路において、
前記シリアルデータ中にフレームが存在するか否かを監視する監視手段をさらに備え、
前記クロック信号生成手段は、所定時間にわたって前記フレームの存在が確認されないときには、前記複数のクロック信号の前記所定の複数のビットレートを変更する
ことを特徴とする受信回路。
【請求項７】
請求項４〜６のいずれかに記載の受信回路において、
前記クロック信号生成手段は、前記所定の複数のビットレートを、各々が２のべき乗倍となる複数のグループに分類し、これらのグループのうち一のグループに属する複数のビットレートのクロック信号を生成するとともに、これら複数のクロック信号の各々を前記複数のビットレート判定手段の各々に入力する
ことを特徴とする受信回路。
【請求項８】
前記所定のビットレートは、ＣＰＲＩ (Common Public Radio Interface）に基づいて定められることを特徴とする請求項１〜７に記載の受信回路。
【請求項９】
無線基地局を構成する無線制御部および無線部のいずれかに請求項１〜８のいずれかに記載の受信回路を搭載していることを特徴とする無線基地局。
【請求項１０】
無線基地局を構成する無線制御部および無線部のいずれかに搭載される受信回路において用いられるオートネゴシエーション方法であって、
前記無線制御部および前記無線部のうち一方から送信されたシリアルデータを受信し、
所定のビットレートをもつクロック信号を生成し、
このクロック信号に基づいて前記シリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わすデータを検出したときに、前記クロック信号のビットレートと前記シリアルデータのビットレートとが整合していると判定する
ことを特徴とするオートネゴシエーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路，これを搭載する無線基地局およびオートネゴシエーション方法に関する。
【背景技術】
【０００２】
移動体通信網は複数の無線基地局（BTS：Base Transceiver Station）を含み、無線基地局は、本体としての無線制御部（REC：Radio Equipment Control）と、移動体通信端末との間で電波の授受を行なう無線部（RE：Radio Equipment）とを有する。通常、無線基地局はビルの屋上などに設置するのが一般的である。
【０００３】
しかしながら、近年、無線基地局において、無線制御部と無線部とを物理的に離して設置し、両者の間をＣＰＲＩ（Common Public Radio Interface）という規格に準拠したインターフェースで接続する技術が広く用いられている（たとえば、特許文献１参照）。この技術によれば、たとえば、無線制御部を１カ所に配備するとともに、無線制御部から複数の無線部を分岐させて配置し、通信可能なエリアを広げることができるようになる。この場合、無線部のみをビルの屋上に設置するだけで足りるようになるので、通信可能なエリアを広げることができるとともに省スペース化や省資源化にも役立っている。
【０００４】
ＣＰＲＩに準拠したインタフェースでやり取りされるシリアルデータの構造について説明する。
ＣＰＲＩに準拠したインタフェースで用いられるシリアルデータは、チップレートが３．８４ＭＨｚのベーシックフレームを最小の構成要素としている。このベーシックフレームが２５６個集まって一つのハイパーフレームを構成し、さらにこのハイパーフレームが１５０個集まって一つのＵＭＴＳ（Universal Mobile Telecommunications System）フレームを構成している。
ベーシックフレーム、ハイパーフレーム、ＵＭＴＳフレームは、それぞれ、約２６０ｎｓ，６６．６７μｓ，１０ｍｓの長さを有する。
ベーシックフレームは、１６ワードからなり、先頭の１ワードにＫ２８．５信号，Ｋ２７．７信号，Ｋ２８．２信号などフレームの境界を表わす制御データを格納し、残りにデジタルベースバンドデータを格納している。
ハイパーフレームには、一つのＵＭＴＳフレームにおけるそのハイパーフレームの序列を表わすハイパーフレーム・ナンバー（ＨＦＮ）が含まれている。
【０００５】
他方、ＣＰＲＩでは、複数のビットレートが規定されており、たとえば、ＣＰＲＩ  Ｖ４．１では、優先順位が高い方から順に、６１４４．０［Ｍｂｐｓ］，４９１５．２［Ｍｂｐｓ］，３０７２．０［Ｍｂｐｓ］，２４５７．６［Ｍｂｐｓ］，１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］という６種類のビットレートが規定されている。
このため、無線制御部や無線部に搭載される受信回路では、複数のビットレートを取りうるＣＰＲＩ信号の符号を正確に判断するために、オートネゴシエーションを行なってビットレートの整合性を確認する必要がある。
【０００６】
ここで、ＣＰＲＩに準拠したインタフェースにおいて用いられているオートネゴシエーションでは、一つのハイパーフレームに必ず一つ含まれるＫ２８．５信号にもとづいてハイパーフレーム・ナンバーの同期（ＨＦＮＳＹＮＣ）の確立を確認し、受信したシリアルデータのビットレートと受信回路で使用するクロック信号のビットレートとの間の整合性を確認する方法を採るのが一般的である。この際、受信回路では、ビットレートの高いものから順にクロック信号として用いて受信したシリアルデータの読み込みを行ない、受信したシリアルデータのビットレートとクロック信号のビットレートとの間で整合性がとれていることを確認し、もしこれが確認できなければ、より低いビットレートをクロック信号として用いてシリアルデータの読み込みを行なって再びビットレートの整合性を確認するという手順を踏む。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１８９６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した受信回路では、オートネゴシエーションを行なう際に、ハイパーフレーム・ナンバーの同期（ＨＦＮＳＹＮＣ）が確立しているか否かを確認する必要があるため、複数のハイパーフレームを受信する必要がある。このため、少なくとも複数のハイパーフレームを受信するまでは、オートネゴシエーションを完了できないという課題がある。
また、受信回路で用いるクロック信号のビットレートが、実際に受信したシリアルデータのビットレートと異なる場合には、オートネゴシエーションをするのにより長い時間を要してしまうという課題もある。これは、シリアルデータのビットレートと受信回路で用いるクロック信号のビットレートとの間で整合性がとれていないと判断するために、slave portでは約４秒間待つことが規定されていることに基づいている。たとえば、ＣＰＲＩ  Ｖ４．１では、上述したように６つのビットレートが規定されているところ、最も高いビットレートである６１４４．０［Ｍｂｐｓ］のビットレートをサポートする受信回路が、最も低いビットレートである６１４４．０［Ｍｂｐｓ］のシリアルデータに対してオートネゴシエーションを行なう場合、ビットレートの高いものから順に５つのビットレートについて整合性がとれていないことを確認する必要があり、結果として約２０秒という非常に長い時間を要してしまうのである。
【０００９】
そこで、本発明は、より迅速にビットレートの整合性を確認できる受信回路，これを搭載する無線基地局およびオートネゴシエーション方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る受信回路は、無線基地局を構成する無線制御部および無線部のうち一方から送信されたシリアルデータを受信する受信手段と、所定のビットレートをもつクロック信号を生成するクロック信号生成手段と、前記クロック信号に基づいて前記シリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わすデータを検出したときに、前記クロック信号のビットレートと前記シリアルデータのビットレートとが整合していると判定するビットレート判定手段とを備えることを特徴とする。
【００１１】
本発明に係るオートネゴシエーション方法は、無線基地局を構成する無線制御部および無線部のいずれかに搭載される受信回路において用いられるオートネゴシエーション方法であって、前記無線制御部および前記無線部のうち一方から送信されたシリアルデータを受信し、所定のビットレートをもつクロック信号を生成し、このクロック信号に基づいて前記シリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わすデータを検出したときに、前記クロック信号のビットレートと前記シリアルデータのビットレートとが整合していると判定することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、所定のビットレートをもつクロック信号を生成し、このクロック信号に基づいて前記無線制御部および前記無線部のうち一方から受信したシリアルデータの値を判断して「０１０」または「１０１」のいずれかを表わす信号を検出したときに、シリアルデータのビットレートとクロック信号のビットレートとが整合していると判定する。これは、クロック信号のビットレートが受信したシリアルデータのビットレートに比べて２倍以上速いときには、シリアルデータ中の「０」や「１」を表わすビットを「００」や「１１」などと複数回続けて読み込んでしまうため、「０１０」および「１０１」のいずれも検出できないことを応用したものである。
この結果、受信したシリアルデータのビットレートとクロック信号のビットレートとの間の整合性を確認する際に、わざわざ複数のハイパーフレームを受信するのを待つ必要がなくなるので、より迅速にビットレートの整合性を確認することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る受信回路の一構成例を示すブロック図である。
【図２】本発明の実施の形態１に係る受信回路においてビットレート判定部がクロック信号にもとづいてシリアルデータを判定する様子を示す説明図である。
【図３】本発明の実施の形態２に係る受信回路の一構成例を示すブロック図である。
【図４】本発明の実施の形態２に係る受信回路に含まれるビットレート判定部の一構成例を示すブロック図である。
【図５】本発明の実施の形態２に係る受信回路に含まれるビットレート判定部の各構成要素の動作を示すタイムチャートである。
【図６】本発明の実施の形態２に係る受信回路に含まれるＩＰコアによって実行されるビットレート判定処理の一例を示すフローチャートである。
【図７】本発明の実施の形態３に係る受信回路の一構成例を示すブロック図である。
【図８】本発明の実施の形態３に係る受信回路に含まれるＩＰコアによって実行されるビットレート判定処理の一例を示すフローチャートである。
【発明を実施するための形態】
【００１４】
［実施の形態１］
以下、本発明の実施の形態１に係る受信回路について図面を参照しながら詳細に説明する。
【００１５】
図１は、本実施の形態に係る受信回路の一構成例を示すブロック図である。
本実施の形態に係る受信回路は、図１に示すように、受信部１０と、クロック信号生成部１２と、ビットレート判定部１４とから構成される。
受信部１０は、受信したシリアルデータを電気的に復元してビットレート判定部１４に入力する。
クロック信号生成部１２は、ＣＰＲＩの規格に準じたビットレートのクロック信号を生成し、ビットレート判定部２４に入力する。なお、本実施の形態に係る受信回路は、説明の便宜上、１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］という二つのビットレートをサポートするものとして説明することにする。
ビットレート判定部１４は、クロック信号生成部１２にて生成されたクロック信号を受信し、このクロック信号に基づいて、受信部１０によって電気的に復元されたシリアルデータの値を判定し、受信したシリアルデータのビットレートとクロック信号のビットレートとが整合しているか否かを判定する。具体的には、クロック信号に基づいてシリアルデータの値を判定したときに、「０１０」または「１０１」を表わす信号を検出したときにビットレートの整合が取れていると判定する。
【００１６】
次に、本実施の形態に係る受信回路の動作を図２を参照しながら説明する。
図２は、本実施の形態に係る受信回路においてビットレート判定部１４がシリアルデータのビットレートを判定する様子を説明するための図である。
いま、６１４．４［Ｍｂｐｓ］のビットレートで「０１０」を表わすシリアルデータがビットレート判定部１４に入力されている場合を考える。
ビットレート判定部１４が受信したシリアルデータのビットレートに比べて２倍速い１２２８．８［Ｍｂｐｓ］のビットレートをもつクロック信号が入力されたときには、「０１０」の値を正確に読み込むことはできない。その理由は、ビットレート判定部１４は、図２（ａ）に示すように、「０」や「１」の値を「００」や「１１」のように連続して読み込むので、「００１１００」のように誤った値として読み込んでしまうためである。
これに対し、ビットレート判定部１４に受信したシリアルデータのビットレートと等しい６１４．４［Ｍｂｐｓ］のビットレートをもつクロック信号が入力されているときには、図２（ｂ）に示すように、ビットレート判定部１４は「０１０」の値を正確に読み込むことができるのである。
そこで、本実施の形態に係る受信回路では、ＣＰＲＩに規定されたビットレートのうち速いものから順に、対応するクロック信号を生成し、このクロック信号を用いて受信したシリアルデータの読み込みを試み、「０１０」を表わす信号を検出したときに、受信したシリアルデータのビットレートとクロック信号のビットレートとが整合していると判定するものとした。
なお、受信したシリアルデータ中のハイパーフレームには、Ｋ２８．５信号が格納されており、このＫ２８．５信号のｆｇｈの部分は「０１０」か「１０１」のいずれかである。このため、少なくとも一つのハイパーフレームを受信したときに、「０１０」または「１０１」を表わすデータを検出できるか否かによって、受信したシリアルデータのビットレートとクロック信号のビットレートとが整合しているか否かを判定できる。したがって、わざわざ複数のハイパーフレームを受信するのを待たなくても、受信したシリアルデータのビットレートと生成したクロック信号のビットレートとの間の整合性を確認することができる。
【００１７】
以上、本実施の形態に係る受信回路によれば、ＣＰＲＩに規定されたビットレートのクロック信号を生成し、このクロック信号にもとづいて受信したシリアルデータの値を判断して「０１０」または「１０１」を表わす信号を検出したときに、受信したシリアルデータのビットレートとクロック信号のビットレートとが整合していると判定する。このため、ビットレートの整合性を確認する際に、わざわざ複数のハイパーフレームを受信するのを待つ必要がなくなり、より迅速にビットレートの整合性を確認することができる。
特に、回線瞬断によってサービスの提供が中断し、再度ビットレートの整合を確認する必要が生じた場合に、サービスの提供が中断する時間を短くすることができる。
また、レイヤ１でネゴシエーションを行なうため、より上位のレイヤでの制御を必要とせず、ソフトウェアまたはハードウェアの規模を比較的小さくすることができる。
【００１８】
［実施の形態２］
次に、本発明の実施の形態２に係る受信回路について図面を参照しながら詳細に説明する。
本実施の形態に係る受信回路も、生成したクロック信号にもとづいて受信したシリアルデータを判定して「０１０」を表わす信号を検出したときに、受信したシリアルデータのビットレートとクロック信号のビットレートとの間の整合性が取れていると判定するものである。しかしながら、６１４４．０［Ｍｂｐｓ］，４９１５．２［Ｍｂｐｓ］，３０７２．０［Ｍｂｐｓ］，２４５７．６［Ｍｂｐｓ］，１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］という６種類のビットレートをサポートする点で、実施の形態１に係る受信回路とは異なる。
【００１９】
まず、本実施の形態に係る受信回路の構成を図３を参照しながら説明する。
図３は、本実施の形態に係る受信回路の一構成例を示すブロック図である。
本実施の形態に係る受信回路は、図３に示すように、受信部２０、クロック信号生成部２２、ビットレート判定部２４、受信した信号に含まれるクロックとデータとを分離するクロック・データ・リカバリ２６、受信したシリアルデータをパラレルデータに変換するデシリアライザ２８、ワードアライメントを行なうワードアライメント３０、１０ｂ／８ｂコード変換を行なう１０ｂ／８ｂ変換部３２、クロックの載せ替えを行なうＦＩＦＯ３４、パラレルデータに対して所定の処理を行なうＩＰコア３６から構成される。
【００２０】
受信部２０は、受信したシリアルデータを電気的に復元し、後段にあるビットレート判定部２４、クロック・データ・リカバリ２６、デシリアライザ２８に出力する。
クロック信号生成部２２は、この受信回路がサポートする六つのビットレート、すなわち６１４４．０［Ｍｂｐｓ］，４９１５．２［Ｍｂｐｓ］，３０７２．０［Ｍｂｐｓ］，２４５７．６［Ｍｂｐｓ］，１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］という六つのクロック信号のうちいずれかを生成してビットレート判定部２４に入力する。
ビットレート判定部２４は、クロック信号生成部２２から入力されたクロック信号と受信部２０から入力されたシリアルデータのビットレートが等しいときに、値「１」を表わすＨパルスをクロック・データ・リカバリ２６に出力する。
クロック・データ・リカバリ２６は、イニシャライズ時に、ビットレート判定回路２４ａ，２４ｂから値「１」を表わすＨパルスが入力されるのを待ち、ビットレート判定回路２４に入力されているクロック信号に対応したビットレートのクロック信号を生成して、後段のデシリアライザ２８，ワードアライメント３０，１０ｂ／８ｂ変換部３２，ＦＩＦＯ３４に出力する。
デシリアライザ２８は、後段のＩＰコア３６にて処理できるよう、シリアルデータをデシリアライズする。
ワードアライメント３０は、デシリアライザ２８によってデシリアライズされたパラレルデータから、Ｋ２８．５信号を探し出すことによりＵＭＴＳフレームの境界を検出する。
１０ｂ／８ｂ変換部３２は、ワードアライメント３０により検出された境界を基準として１０ビットのデータを８ビットのデータに変換してＦＩＦＯ３４に送信する。
ＦＩＦＯ３４は、受信データの同期クロックを受信したシリアルデータのクロックから、ＩＰコア３６側のクロックへの載せ替えを行なう。
ＩＰコア３６は、ＦＩＦＯ３４から入力されたパラレルデータにもとづいて所定の処理を行なう。また、必要に応じて、クロック信号生成部２２に生成するクロック信号のビットレートの変更を指示したり、クロック・データ・リカバリ２６に対してイニシャライズを指示する。
【００２１】
次いで、ビットレート判定部２４の構成および動作について説明する。
図４は、本実施の形態に係る受信回路に含まれるビットレート判定部２４の一構成例を示すブロック図である。
図５は、本実施の形態に係る受信回路に含まれるビットレート判定部２４の各構成要素の動作を示すタイムチャートである。
ビットレート判定部２４は、図４に示すように、３ビット・シフトレジスタ５０と、その後段に配置されて３ビット・シフトレジスタ５０から信号Ｑ１〜Ｑ３の入力を待つＮＯＲ回路５２，５６、ＡＮＤ回路５４と、これらの後段に配置されてＮＯＲ回路５２，５６、ＡＮＤ回路５４からの信号の入力を待ち、これらの信号に応じて信号Ｑｘを外部に出力するＡＮＤ回路５８とから構成されている。
なお、ＮＯＲ回路５２，５６には外部から値「０」を表わす信号が入力されているので、３ビット・シフトレジスタ５０から信号Ｑ１，Ｑ３として値「０」が入力されたときに信号Ｑ１’，Ｑ３’として値「１」を出力する。また、ＡＮＤ回路５４には外部から値「１」を表わす信号が入力されているので、３ビット・シフトレジスタ５０から信号Ｑ２として値「１」が入力されたときに信号Ｑ２’として値「１」を出力する。
【００２２】
次に、ビットレート判定部２４に対し、６１４．４［Ｍｂｐｓ］のビットレートをもつクロック信号と、同じく６１４．４［Ｍｂｐｓ］のビットレートをもつと共に「０１０」を表わすシリアルデータとが入力されたときの動作を説明する。ここで、ビットレート判定部２４ｂに入力されたクロック信号のビットレートと、シリアルデータのビットレートとが等しいときに限り、「０１０」を表わすシリアルデータを読み取ることができるのは上述したとおりである。
図５に示すように、サイクル（Ａ）では、３ビット・シフトレジスタ５０にて、値「０」が１ビット目にラッチされ、ＮＯＲ回路５２に対する信号Ｑ１が値「０」となる。この際、ＮＯＲ回路５２は信号Ｑ１’として値「１」を出力し、ＡＮＤ回路５８は信号Ｑｘとして値「０」を出力する。
次のサイクル（Ｂ）では、３ビット・シフトレジスタ５０にて、値「０」が１ビット目にラッチされてＮＯＲ回路５２に対する信号Ｑ１が値「１」となるとともに、値「０」が１ビット目から２ビット目にシフトされてＡＮＤ回路５４に対する信号Ｑ２が値「０」となる。この際、ＮＯＲ回路５２は信号Ｑ１’として値「１」を出力し、ＡＮＤ回路５４は信号Ｑ２’として値「０」を出力し、ＡＮＤ回路５８は信号Ｑｘとして値「０」を出力する。
続くサイクル（Ｃ）では、３ビット・シフトレジスタ５０にて、値「１」が１ビット目にラッチされてＮＯＲ回路５２に対する信号Ｑ１が値「０」となるとともに、値「１」が１ビット目から２ビット目にシフトされてＡＮＤ回路５４に対する信号Ｑ２が値「１」となり、値「０」が２ビット目から３ビット目にシフトされてＮＯＲ回路５６に対する信号Ｑ３が値「０」となる。この際、ＮＯＲ回路５２，ＡＮＤ回路５４，ＮＯＲ回路５６から、それぞれ信号Ｑ１’，Ｑ２’，Ｑ３’として値「１」をＡＮＤ回路５８に入力するので、ＡＮＤ回路５８は信号Ｑｘとして値「１」を出力する。
このように、ビットレート判定部２４は、クロック信号と、クロック信号のビットレートと等しいビットレートをもつと共に「０１０」を表わすシリアルデータとが入力されたときに、信号Ｑｘとして値「１」を表わすＨパルスを出力する。
クロック・データ・リカバリ２６は、ビットレート判定部２４からＨパルスが入力されたときに対応するビットレートをもつクロック信号を生成し、デシリアライザ２８，ワードアライメント３０，１０ｂ／８ｂ変換部３２，ＦＩＦＯ３４に入力する。デシリアライザ２８，ワードアライメント３０，１０ｂ／８ｂ変換部３２，ＦＩＦＯ３４は、クロック・データ・リカバリ２６から入力されたクロック信号にもとづき、シリアルデータに対して所定の処理を行なう。
【００２３】
次に、本実施の形態に係る受信回路の動作について図６を参照しながら説明する。
図６は、本実施の形態に係る受信回路に含まれるＩＰコア３６によって実行されるビットレート判定処理の一例を示すフローチャートである。このビットレート判定処理は受信回路がシリアルデータの受信を開始したときに実行される。
【００２４】
このビットレート判定処理が実行されると、まず、最も優先順位の高いビットレート、すなわち、６１４４．０［Ｍｂｐｓ］を設定し（ステップＳ１００）、この設定したビットレートをもつクロック信号を用いて「０１０」を表わす信号を検出できるか否かを調べる（ステップＳ１１０）。
所定時間（たとえば、数十ｍｓや数百ｍｓなど。）にわたって「０１０」を表わす信号を検出できないときには（ステップＳ１１０：ＮＯ）、より優先順位の低いビットレートを設定し、「０１０」を表わす信号を検出するまでこの処理を繰り返す（ステップＳ１００，Ｓ１１０）。
これに対し、「０１０」を表わす信号を検出したときには（ステップＳ１１０：ＹＥＳ）、さらにフレームの存在の有無を確認する（ステップＳ１２０）。ここで、所定時間（たとえば、数十ｍｓや数百ｍｓなど。）にわたってフレームの存在が確認できないときには、ステップＳ１００に戻ってより優先順位の低いビットレートを設定する。このようにして、「０１０」を表わす信号を検出するとともに、フレームの存在が確認できたときには、こうした一連の処理を終了する（ステップＳ１００〜Ｓ１２０）。
なお、ステップＳ１２０にて、フレームの存在を確認するのは、たとえ「０１０」を表わす信号を検出したときでも、受信したシリアルデータのビットレートと、クロック信号生成部２２が生成したクロック信号のビットレートとの間に２倍以上の差がないときには、受信したシリアルデータのビットレートを誤判定する恐れがあるためである。
【００２５】
以上、本実施の形態に係る受信回路によれば、ＣＰＲＩに規定されたビットレートのクロック信号を生成し、このクロック信号にもとづいて受信したシリアルデータの値を判断して「０１０」を表わす信号を検出するだけではなく、フレームの存在を確認できたときに、受信したシリアルデータのビットレートとクロック信号のビットレートとが整合していると判定する。
したがって、２のべき乗倍として分類できない複数のビットレートをサポートする場合においても、受信したシリアルデータ中のフレームの存在の有無を確認することによってビットレートの整合性を確認する際の信頼性を高めることができる。
【００２６】
［実施の形態３］
次に、本発明の実施の形態３に係る受信回路について図面を参照しながら詳細に説明する。
本実施の形態に係る受信回路も、生成したクロック信号にもとづいて受信したシリアルデータを判定して「０１０」を表わす信号を検出したときに、受信したシリアルデータのビットレートとクロック信号のビットレートとの間の整合性が取れていると判定するものである。しかしながら、ビットレート判定部を複数有し、複数のビットレートの整合性について同時に確認できる点で、ビットレート判定部を一つしか有さず、一度に一つのビットレートしか整合性を確認できない実施の形態１，２に係る受信回路とは異なる。なお、本実施の形態に係る受信回路の構成要素のうち実施の形態２と共通するものについては、同一の符号を付すと共に詳しい説明は省略する。
【００２７】
まず、本実施の形態に係る受信回路の構成を図７を参照しながら説明する。
図７は、本実施の形態に係る受信回路の一構成例を示すブロック図である。
本実施の形態に係る受信回路は、図７に示すように、ビットレート判定部２４ａ〜２４ｄという四つのビットレート判定部を有する。これらビットレート判定部２４ａ〜２４ｄは、いずれも同じ構造をもつ回路であり、クロック信号生成部２２から入力されたクロック信号と受信部２０から入力されたシリアルデータのビットレートが等しいときに、値「１」を表わすＨパルスをクロック・データ・リカバリ２６に出力するものである。クロック信号生成部２２が、これらビットレート判定部２４ａ〜２４ｄに対して異なるビットレートをもつクロック信号を入力することにより、複数のビットレートをもつクロック信号について同時に整合性を確かめることができる。
【００２８】
次に、本実施の形態に係る受信回路の動作を図８を参照しながら説明する。
図８は、本実施の形態に係る受信回路に含まれるＩＰコア３６によって実行されるビットレート判定処理の一例を示すフローチャートである。このビットレート判定処理は受信回路がシリアルデータの受信を開始したときに実行される。
【００２９】
このビットレート判定処理が実行されると、まず、一のビットレート群、すなわち表１に示すＡグループに属するビットレート群を設定する（ステップＳ２００）。ここで、ビットレート群とは、表１に示すように、ＣＰＲＩに規定された複数のビットレートを、６１４４．０［Ｍｂｐｓ］，３０７２．０［Ｍｂｐｓ］からなるＡグループと、４９１５．２［Ｍｂｐｓ］，２４５７．６［Ｍｂｐｓ］，１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］からなるＢグループという二つのグループに分類したものである。これら二つのグループは、ＣＰＲＩに規定された複数のビットレートを、同一のグループに属する複数のビットレートが互いに２倍以上の差をもたせるよう分類したものである。ここでは、まず、表１に示すＡグループに属するビットレート群を設定するものとして説明する。
【００３０】
【表１】
2011135506.tif 000003
【００３１】
まず、ビットレート群としてＡグループを設定したならば（ステップＳ２００）、Ａグループに属する６１４４．０［Ｍｂｐｓ］のビットレートをもつクロック信号をビットレート判定部２４ａに入力するとともに、同じくＡグループに属する３０７２．０［Ｍｂｐｓ］のビットレートをもつクロック信号をビットレート判定部２４ｂに入力し、ビットレート判定部２４ａ，２４ｂのうちいずれかで「０１０」を表わす信号を検出できるか否かを調べる（ステップＳ２１０）。
【００３２】
ビットレート判定部２４ａ，２４ｂのいずれかで「０１０」を表わす信号を検出したときには（ステップＳ２１０：ＹＥＳ）、それに対応したビットレートをもつクロック信号を用いてシリアルデータ中のフレームの有無を確認する（ステップＳ２２０）。ここで、ビットレート判定部２４ａ，２４ｂの両者とも「０１０」を表わす信号を検出したときには、優先順位が高い方のビットレート、すなわち６１４４．０［Ｍｂｐｓ］のクロック信号を用いてシリアルデータ中のフレームの有無を確認する処理を行なう。
【００３３】
ビットレート判定部２４ａ，２４ｂのいずれもが、所定時間（たとえば、数十ｍｓや数百ｍｓなど。）にわたって「０１０」を表わす信号を検出できないときや（ステップＳ２１０：ＮＯ）、ビットレート判定部２４ａ，２４ｂのいずれかが「０１０」を表わす信号を検出したときでも所定時間（たとえば、数十ｍｓや数百ｍｓなど。）にわたってシリアルデータ中にフレームの存在が確認できないときには（ステップＳ２２０：ＮＯ）、ステップＳ２００の処理に戻ってビットレート群としてＢグループを設定する。その後、Ｂグループに属する４９１５．２［Ｍｂｐｓ］，２４５７．６［Ｍｂｐｓ］，１２２８．８［Ｍｂｐｓ］，６１４．４［Ｍｂｐｓ］のビットレートをもつクロック信号をビットレート判定部２４ａ〜２４ｄに入力し、上述のステップＳ２１０，Ｓ２２０の処理を再度実行する。
【００３４】
このようにして、ビットレート判定部２４ａ〜２４ｄのいずれかで「０１０」を表わす信号を検出し（ステップＳ２１０：ＹＥＳ）、かつ、それに対応したビットレートをもつクロック信号を用いてシリアルデータ中のフレームの存在を確認したときには（ステップＳ２２０：ＹＥＳ）、このビットレートがシリアルデータのビットレートに整合していると判断し、こうした一連の処理を終了する。
【００３５】
以上、本実施の形態に係る受信回路によれば、ＣＰＲＩに規定されたビットレートに対応する複数のクロック信号を生成し、これら複数のクロック信号のビットレートが受信したシリアルデータのビットレートに整合しているか否かを複数のビットレート判定部を用いて同時に確認することができるので、一つひとつのビットレートの整合性を逐次的に確認する場合に比べて迅速に受信したシリアルデータのビットレートを判定することができる。
また、サポートするビットレートを同一のグループに属する複数のビットレートが互いに２倍以上の差をもたせるよう複数のグループに分類し、各グループ毎に複数のビットレートが受信したシリアルデータのビットレートに整合するか否かを判定するので、ビットレートを判定する際の信頼性を高めることができる。
さらに、受信したシリアルデータのフレームの存在の有無を監視し、フレームの存在が確認できない状態が所定時間にわたって継続したときには、生成したクロック信号のビットレートが受信したシリアルデータのビットレートとは整合していないと判定し、異なるグループに分類されるビットレートをもつクロック信号を用いてシリアルデータのビットレートを判定するので、ビットレートを判定する際の信頼性をさらに高めることができる。
【００３６】
［変形例］
なお、上述した実施の形態３では、ビットレート判定部２４ａ〜２４ｄという四つのビットレート判定部により、クロック信号生成部２２が生成したクロック信号のビットレートが受信したシリアルデータのビットレートと整合しているか否かを判定するものとしたが、二つや三つなどのビットレート判定部を用いてもよい。この場合も、受信したシリアルデータのフレームの同期はずれを監視し、フレームの同期はずれの状態が所定時間にわたって継続したときには、生成したクロック信号のビットレートが受信したシリアルデータのビットレートとは整合していないと判定すればよい。
【００３７】
また、上述した実施の形態２，３では、ビットレート判定部２４，２４ａ〜２４ｄは、「０１０」を表わす信号を検出したときに、値「１」を表わすＨパルスを出力するものとして説明したが、「１０１」を表わす信号を検出したときに値「１」を表わすＨパルスを出力するものとしてもかまわない。加えて、「０１０」を表わす信号を判定するビットレート判定部と並列に、「１０１」を表わす信号を判定するビットレート判定部をさらに設け、これらの出力を合成するものとしてもよい。こうすれば、「０１０」および「１０１」を表わす信号の両者を検出することができる。
【００３８】
さらに、上述した実施の形態１〜３では、ＣＰＲＩに準拠したインターフェースで用いられる受信回路について説明をしたが、たとえばＯＳＢＡＩ（Open Base Station Standard Initiative）に準拠したインターフェースなど、他のインターフェースで用いられる受信回路の形態としてもかまわない。
【００３９】
また、上述した実施の形態１〜３では、受信回路の形態として説明したが、このような受信回路を無線制御部および無線部のいずれかに搭載する無線基地局の形態としてもかまわない。また、オートネゴシエーション方法の形態としてもかまわない。
【産業上の利用可能性】
【００４０】
本発明は受信回路や無線基地局の製造産業などに利用可能である。
【符号の説明】
【００４１】
１０，２０…受信部、１２，２２…クロック信号生成部、１４，２４，２４ａ〜２４ｄ…ビットレート判定部、２６…クロック・データ・リカバリ、２８…デシリアライザ、３０…ワードアライメント、３２…１０ｂ／８ｂ変換部、３４…ＦＩＦＯ、３６…ＩＰコア、５０…３ビット・シフトレジスタ、５２…ＮＯＲ回路、５４…ＡＮＤ回路、５６…ＮＯＲ回路、５８…ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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