(57)【要約】【課題】抵抗変化を情報として記録を行う不揮発性メモリにおいて、記録による情報記憶素子の破壊や寿命の短縮を抑えて長寿命で信頼性の高い記録を実現する。【解決手段】抵抗変化を有する情報記憶素子に対して電気的に情報の記録を行う記録回路を含む不揮発性メモリの記録方法であって、上記記録回路は、情報記憶素子に対して当該記録回路の出力インピーダンスが情報記憶素子の低抵抗状態の抵抗値よりも大きい状態で低抵抗状態の情報を記録する。また、上記記録回路は、情報記憶素子に対して当該記録回路の出力インピーダンスが情報記憶素子の高抵抗状態の抵抗値よりも小さい状態で高抵抗状態の情報を記録する。【選択図】図３
2011008860.tif 000002
【特許請求の範囲】
【請求項１】
情報の記録のための電源と接続された抵抗変化を有する情報記憶素子に対して電気的に情報の記録を行う記録回路を含む不揮発性メモリの記録方法であって、
前記記録回路は、前記情報記憶素子に対して当該記録回路の出力インピーダンスが前記情報記憶素子の低抵抗状態の抵抗値よりも大きい状態で前記低抵抗状態の情報を記録し、
前記記録回路は、前記情報記憶素子に対して当該記録回路の出力インピーダンスが前記情報記憶素子の高抵抗状態の抵抗値よりも小さい状態で前記高抵抗状態の情報を記録する
不揮発性メモリの記録方法。
【請求項２】
請求項１に記載の不揮発性メモリの記録方法において、
前記低抵抗状態の情報を記録する場合は記録の制御を電流制御によって行い、前記高抵抗状態の情報を記録する場合は記録の制御を電圧制御によって行う
不揮発性メモリの記録方法。
【請求項３】
請求項２に記載の不揮発性メモリの記録方法において、
前記低抵抗状態の情報を記録する場合は定電流記録を行い、前記高抵抗状態の情報を記録する場合は定電圧記録を行う
不揮発性メモリの記録方法。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性メモリの記録方法において、
記録される情報を記録電圧の正負の極性において決定する場合、一方の極性を電流制御、他方の極性を電圧制御として記録を行う
不揮発性メモリの記録方法。
【請求項５】
請求項１乃至４のいずれかに記載の不揮発性メモリの記録方法において、
前記情報記憶素子が磁性体を構成要素として含み、前記情報が前記磁性体の磁気的な状態に対応して記録される
不揮発性メモリの記録方法。
【請求項６】
請求項１乃至４のいずれかに記載の不揮発性メモリの記録方法において、
前記情報記憶素子が酸化物と金属電極からなり、前記情報が当該酸化物のイオン状態あるいは結晶状態に対応して記録される
不揮発性メモリの記録方法。
【請求項７】
情報の記録のための電源と接続された抵抗変化を有する複数の情報記憶素子と、
前記情報記憶素子に対して出力インピーダンスが前記情報記憶素子の低抵抗状態の抵抗値よりも大きい状態で、前記低抵抗状態の情報を所定の電圧で記録する第１回路と、
前記情報記憶素子に対して出力インピーダンスが前記情報記憶素子の高抵抗状態の抵抗値よりも小さい状態で、前記高抵抗状態の情報を前記所定の電圧と反対の極性の電圧で記録する第２回路と、
を含む不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば抵抗変化を有する磁性体等を情報記憶素子として用いた不揮発性メモリ及び記録方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器では、ランダム・アクセス・メモリ（RAM：Random Access Memory)として動作が高速で高密度なＤＲＡＭ（Dynamic Random Access Memory）が広く使われている。しかし、ＤＲＡＭは電源を切ると記録した情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そこで、不揮発性メモリの候補として、磁性体の磁化を利用して情報を記録する磁気ランダム・アクセス・メモリ（Magnetoresistive Random Access Memory：MRAM）、が注目されている。
【０００４】
ＭＲＡＭは、情報を記憶する微小な情報記憶素子が規則的に配置され、その各々にアクセスできるように配線されており、この配線は、例えばワード線及びビット線を設けた構造を有している。それぞれの情報記憶素子は、情報を強磁性体の磁化の向きとして記憶させる記憶層を有して構成される。
【０００５】
そして、情報記憶素子には、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を用いた構造を採用する磁気メモリ素子が用いられている。磁気トンネル接合は、上述の記憶層と、トンネル絶縁膜（非磁性スペーサ膜）と、磁化の向きが固定された磁化固定層とから構成される。磁化固定層の磁化の向きは、例えば反強磁性層を設けることにより固定することができる。
【０００６】
このような構造においては、記憶層の磁化の向きと、磁化固定層の磁化の向きとのなす角度に応じて、トンネル絶縁膜を流れるトンネル電流に対する抵抗値が変化する、いわゆるトンネル磁気抵抗効果を生じる。このトンネル磁気抵抗効果を利用して、情報の読み出しを行うことができる。この抵抗値の大きさは、記憶層の磁化の向きと磁化固定層の磁化の向きとが反平行であるときに最大値をとり、平行であるときに最小値をとる。
【０００７】
情報記憶素子に情報を記憶させる（以下、「情報の書き込み」又は「書き込み」と略称する場合がある）方法は、以下のように行われる。すなわち、情報記憶素子の上下に直交して配置されたワード線及びビット線の両方に電流を流すことにより発生する合成電流磁界により、情報記憶素子の記憶層の磁化の向きを低抵抗状態と高抵抗状態で間で切り替える。そして、少なくともこの２つの抵抗値の差を利用して情報の書き込みを行う。一般的には、情報の書き込み時に磁化の向き（磁化状態）の違いを、“０”情報と“１”情報とにそれぞれ対応させて情報記憶素子に記憶させる。このように強磁性体から成る記憶層の磁化の向きを反転させることにより、“０”情報と“１”情報とを書き込むため、高速、かつ、ほぼ無限(＞１０１５回)の書き換えが可能である。
【０００８】
一方、書き込まれた情報の読み出し（以下、「情報の読み出し」又は「読み出し」と略称する場合がある。）は以下のように行われる。すなわち、トランジスタ等の素子を用いてメモリセルの選択を行い、情報記憶素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出する。これにより、書き込まれた情報を検知することができる。
【０００９】
しかし、ＭＲＡＭにおいては、情報記憶素子毎に書き込み用のアドレス配線と読み出し用のアドレス配線を必要とするため、構造的にメモリセルの微細化が困難であった。また、一旦書き込まれた情報を書き換えるために、比較的大きい電流磁界を発生させる必要があり、アドレス配線にある程度大きい（例えば数ｍＡ〜数十ｍＡ）電流を流さなければならない。それゆえ、消費電力が大きくなってしまう。さらに、情報記憶素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなったり、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまったりすることがある。
【００１０】
そこで、電流磁界によらないで、より少ない電流で磁化反転を可能にして情報を記憶させるものとしてスピントランスファ（「スピン注入トルク」とも呼ばれる）による磁化反転を利用する構成としたメモリが注目されている。スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである（例えば、特許文献１、非特許文献１参照）。
【００１１】
この現象は、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与える。そして、ある閾値以上の電流を他の磁性体に流せば、磁性層（磁化自由層）の磁化の向きを反転させることができる。
【００１２】
例えば、磁化固定層と磁化自由層とを有する、巨大磁気抵抗効果素子（ＧＭＲ素子：Giant Magneto Resistive Head）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流す。これにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
【００１３】
そして、磁化固定層と磁化自由層（記憶層）とを有する情報記憶素子を構成し、情報記憶素子に流す電流の極性を変えることにより、記憶層の磁化の向きを反転させて低抵抗状態と高抵抗状態を切り替える。この２つの抵抗値の差を利用して、“０”情報と“１”情報との書き換えを行う。
一方、書き込まれた情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。
【００１４】
スピントランスファによる磁化反転は、情報記憶素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
磁化反転のために情報記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの情報記憶素子で１ｍＡ以下であり、しかも情報記憶素子の体積に比例して減少するため、スケーリング上有利である。しかも、ＭＲＡＭで必要であった記憶用ワード線が不要となるため、メモリセルの構成が単純になるという利点もある。
【００１５】
以下、スピントランスファを利用した情報記憶素子をスピンＭＲＡＭ(Spin transfer Random Access Memory)と呼ぶ。また、スピントランスファを引き起こすスピン偏極電子流をスピン注入電流(Spin injection current)と呼ぶ。スピンＭＲＡＭは、高速かつ書換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とした不揮発メモリとして大きな期待が寄せられている。
【００１６】
また、薄い酸化物を電極間に挟み、酸化物に電界をかけることによって、酸化物の状態を変化させ記録を行い、電極間の電気抵抗を変化させるＲＲＡＭ（Resistance RAM）と呼ばれるものも開発されている（例えば、特許文献２を参照）。
【００１７】
このような情報を磁気的、電気的あるいは構造的な変化として長期間保存可能な情報記憶素子が集積された不揮発性メモリは、主に二つの機構を備えている。それは情報記憶素子に電気的情報の記録を行う機構と、また蓄えられた情報を電気的に低抵抗状態と高抵抗状態の少なくとも二つの抵抗値の差として読み出す機構である。電圧を印加することで低平行磁化状態と反平行磁化状態の２つのポテンシャル差が縮まり、ある瞬間に磁化の変化（反転）が起こる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００３−１７７８２号公報
【特許文献２】特開２００４−３６３６０４号公報
【非特許文献】
【００１９】
【非特許文献１】Ｆ．Ｊ．Ａｌｂｅｒｔ  ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ．  Ｌｅｔｔｅｒｓ．Ｖｏｌ．７７，２００２年，ｐ．３８０９
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ところで、スピンＭＲＡＭやＲＲＡＭなどの抵抗変化を伴う不揮発性メモリでは情報の書き込みを行うために、情報記憶素子の積層方向に書き込み電流を流す。その際、情報記憶素子を構成する１μｍ程の薄い酸化物層（トンネル障壁層）に電圧をかけるため、過大な電圧をかけると情報記憶素子が絶縁破壊してしまう。あるいは、直ちには破壊しなくても記録動作を繰り返すと、記録しにくくなったり、抵抗値が変化（減少）し情報の読み出しエラーが増加したりして機能しなくなる。さらに、十分な電圧をかけないと記録がされなかったり、記録が不十分になったりするという問題が起こってくる。
【００２１】
上述した状況に鑑み、本発明は、磁気的、電気的あるいは構造変化による抵抗変化を情報として記録を行う不揮発性メモリにおいて、記録による情報記憶素子の破壊や寿命の短縮を抑えて長寿命で信頼性の高い記録を実現することを目的とする。
【課題を解決するための手段】
【００２２】
一般に、抵抗変化を伴う情報記憶素子に記録を行う際、定電圧的な記録が行われている。
例えば定電圧で記録を行った場合、高抵抗状態（抵抗ＲＨ）から低抵抗状態（抵抗ＲＬ）に変化させて電圧Ｖで記録を行う過程において、初期状態では情報記憶素子にＶ／ＲＨの電流が流れる。記録は電圧印加中に行われ、記録された状態では情報記憶素子に流れる電流はＶ／ＲＬとなり、ＲＨ＞ＲＬであるから、記録されると流れる電流が増す。記録時間は通常一定であるので、記録された後では情報記憶素子に対する負荷が大きくなり、情報記憶素子の破壊が起きやすくなる。一方、定電流で記録を行った場合には、情報記憶素子にかかる電圧Ｖは記録される前がＩ・ＲＨ、記録後はＩ・ＲＬとなるので、記録後の電圧が下がり情報記憶素子に対する負荷は小さくなる。
【００２３】
しかし、低抵抗状態から高抵抗状態に変化させて記録する場合は、上記の場合と負荷の変化が逆になるので、定電圧で記録する方が情報記憶素子に対する負荷は小さくなる。以上のように、本願の発明者は記録情報の違いにより定電圧と定電流の記録を使い分けると情報記憶素子の破壊を抑えられることを見出した。
【００２４】
すなわち、抵抗変化を伴う情報記憶素子から構成される不揮発性メモリに対し、情報記憶素子の低抵抗状態の情報を記録する場合には定電流による記録を行い、情報記憶素子の高抵抗状態の情報を記録する場合には定電圧による記録を行うようにする。しかしながら、これは記録方法としては好ましいのが複雑な記録回路が必要となる。そこで、情報記憶素子に電気的情報の記録を行う機構と、また蓄えられた情報を電気的に低抵抗状態と高抵抗状態の少なくとも二つの抵抗値の差として読み出す機構を備える不揮発性メモリに対して記録を行う際、該情報記憶素子に対して低抵抗状態の情報を記録する場合は記録回路の出力インピーダンスが該低抵抗状態の抵抗値よりも大きく、高抵抗状態の情報を記録する場合は記録回路の出力インピーダンスが該高抵抗状態の抵抗値よりも小さくなるようにする。この記録条件を満たせば、上記定電流記録及び定電圧記録による記録方法と同等の効果が得られ、より簡単な回路構成で実現できる。
【００２５】
上記情報記憶素子の低抵抗状態の情報を記録する場合は記録の制御を電流制御によって行い、情報記憶素子の高抵抗状態の情報を記録する場合は記録の制御を電圧制御によって行うようにする。このとき、低抵抗状態の情報を記録する場合は定電流的に記録を行い、高抵抗状態の情報を記録する場合は定電圧的に記録を行うことが好ましい。
【００２６】
また、記録される情報を記録電圧の正負の極性において決定する場合、一方の極性を電流制御、もう一方の極性を電圧制御として記録を行うようにすることが好ましい。
【００２７】
これを実現する具体的な記録回路は以下のような構成を備える。
（１）不揮発性メモリを構成する情報記憶素子群のうちの任意に選択可能な特定素子に通電するための２本の配線（例えばビット線、ワード線）に該特定素子が直接あるいはＭＯＳトランジスタ（スイッチング素子）を介して接続されるようにする。
（２）ＭＯＳトランジスタは、特定素子の電極あるいは該特定素子に接続されたビット線またはワード線の少なくとも一方の電位を変化させるため２つ以上が接続されるようにする。
（３）上記ＭＯＳトランジスタの少なくとも２つが特定素子の電極あるいはワード線、ビット線と直接接続し、そのうち一方が高電位電源線に接続され、もう一方が抵抗素子もしくはＭＯＳトランジスタを介して低電位電源線に接続されるようにする。
なお、ＭＯＳトランジスタはｎ型でもｐ型でもよく、ｐ型ＭＯＳトランジスタを用いる場合には、ｎ型ＭＯＳトランジスタの場合とは逆で低電位電源と高電位電源を入れ替えればよい。
【発明の効果】
【００２８】
本発明によれば、情報の十分な記録を行いながら、抵抗変化を伴う不揮発性メモリの情報記憶素子に対する破壊の影響を低減し、長寿命化及び信頼性の向上を実現できる。
【図面の簡単な説明】
【００２９】
【図１】スピンＭＲＡＭの内部構成例を示す機能ブロック図である。
【図２】スピントランスファを利用する不揮発性メモリのメモリセルの要部の模式的断面図である。
【図３】記録電圧を設定するための周辺回路を含む記録回路例（１）を示す図である。
【図４】記録電圧を設定するための周辺回路を含む記録回路例（２）を示す図である。
【図５】記録電圧を設定するための周辺回路を含む記録回路例（３）を示す図である。
【図６】本発明の第１の実施の形態に係る記録回路の概略構成例を示す図である。
【図７】図６の記録回路の周辺回路を含む図である。
【図８】本発明の第２の実施の形態に係る記録回路の概略構成例を示す図である。
【図９】本発明の第３の実施の形態に係る記録回路の概略構成例を示す図である。
【図１０】本発明の第４の実施の形態に係る記録回路の概略構成例を示す図である。
【図１１】実施例で用いたスピンＭＲＡＭ用素子の電圧−抵抗曲線を示すグラフである。
【図１２】測定に用いたスピンＭＲＡＭ用素子の累積破壊率を示すグラフである。
【図１３】測定に用いたスピンＭＲＡＭ用素子の記録回路のインピーダンスに対する記録可能回数の変化を示すグラフである。
【図１４】測定に用いたＲＲＡＭ用素子の電圧−抵抗曲線の特定を示すグラフである。
【図１５】測定に用いたＲＲＡＭ用素子の記録回路のインピーダンスに対する記録可能回数の変化を示すグラフである。
【発明を実施するための形態】
【００３０】
以下、本発明を実施するための形態の例について、添付図面を参照しながら説明する。説明は下記項目の順に行う。
０．スピンＭＲＡＭを用いた不揮発性メモリの概要
１．第１の実施の形態（記録回路：ビット線を２本使用して駆動電圧を供給する例）
２．第２の実施の形態（記録回路：ビット線を１本だけで駆動電圧を供給する例）
３．第３の実施の形態（記録回路：ワード線に低電圧用回路及び定電流用回路を配置する例）
４．第４の実施の形態（記録回路：ビット線に定電圧用回路及び定電流用回路を配置する例）
５．その他（測定データ）
【００３１】
＜０．スピンＭＲＡＭを用いた不揮発性メモリの概要＞
［書込み制御の例］
【００３２】
以下、本発明が適用される不揮発性メモリの概要について、図１，図２を参照して説明する。ここでは、本発明の不揮発性メモリをスピンＭＲＡＭに適用した例としている。なお、図１，図２では、スピンＭＲＡＭの概要を説明するため全体構成の概略を示しただけであるので、詳細は後述する第１〜第４の実施の形態の説明を参照されたい。
【００３３】
図１は、スピンＭＲＡＭ１の内部構成例を示す機能ブロック図である。選択回路３の内部構成を除けば他の部分は一般的に知られている構成である。
情報を保持する情報記憶素子２はアレイ状に配置され、セルアレイ５を構成する。各情報記憶素子２は選択回路３を通じて、セルアレイ５上の上下に延在するビット線（ＢＬ）１３に接続されている。また、選択回路３はセルアレイ５上の左右に延在するワード線（ＷＬ）１２に接続されている（図１では都合により上下方向に表現してある）。この選択回路３は、ＭＯＳトランジスタ等のスイッチング素子や抵抗素子等を用いて構成され、詳細は第１〜第４の実施の形態として後述する。なお、本明細書では記録動作に着目して選択回路を記録回路ともいう。
【００３４】
選択回路３と各デコーダとの基本的な関係を説明する。選択回路３内の各スイッチング素子のゲート端子はセルアレイ５の左に配置されたカラムデコーダ６に接続され、右端は開放されている。また各ワード線及びビット線の上下端はセルアレイ５の上下に配置されたローデコーダ７及び極性設定回路９にそれぞれ接続されている。なお、これらの配線の形態は実施の形態ごとに一部異なる部分があるので、詳細は各実施の形態の説明を参照されたい。
【００３５】
図１の例では１ロー×１カラムの構成であるが、例えば５１２ロー×５１２カラム構成の場合、アドレスは１８ビットとなるが、上位９ビットをローアドレスに、下位９ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ７に入力され、カラムアドレスはカラムデコーダ６に入力される。
【００３６】
選択回路３（記録回路）に供給される記録電圧（書き込み電圧）は、カラムデコーダ６、ローデコーダ７又は極性設定回路９を通じて記録電圧設定回路１１により制御される。
【００３７】
極性設定回路９は、スピンＭＲＡＭ１の情報記憶素子２に流すスピン注入電流の極性を変えるものである。スピン注入電流の極性を変えると、情報記憶素子２を流れるスピン注入電流を、ＭＯＳトランジスタ３Ａからワード線１２へ向かう方向に、或いはワード線１２からＭＯＳトランジスタ３Ａへ向かう方向に、変えることができる。これにより、ワード線の電位が高電位又は低電位に切り替わる。
【００３８】
また、スピンＭＲＡＭ１は、ビット線に接続され、情報記憶素子２から読み出した電流を流すために必要なセンス電圧が入力されるセンスアンプ１０を備える。センスアンプ１０には、所定の大きさのリファレンス電圧が入力され、センス電圧とリファレンス電圧を比べることで、センスアンプ１０は、情報記憶素子２に書き込まれた情報を読み出す。
【００３９】
次に、スピントランスファを使用するスピンＭＲＡＭ１のメモリセルについて、一般的な内部構成例を説明する。
図２は、情報記憶素子２（以下、説明の便宜上「メモリセル」と称する場合がある。）の要部を模式化した断面図を示す。
メモリセルに記憶された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードやＭＯＳトランジスタ等を用いることができる。図２に示すメモリセルはＭＯＳトランジスタを用いている。なお、図２は、情報記憶素子２の構成を説明することが主な目的であり、メモリセルの駆動トランジスタとしてＭＯＳトランジスタが一つ設けられた例（図９、図１０に対応）を示している。後述する実施の形態おいて、２個のＭＯＳトランジスタが直列に接続されている構成もある。
【００４０】
まず、メモリセルの構成例を説明する。
強磁性層２２及び強磁性層２４は、非磁性層２３を介して配置されていることにより、反強磁性結合している。さらに、下層側の強磁性層２２は、反強磁性層２１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これらの層２１，２２，２３，２４により磁化固定層１５が構成される。即ち、磁化固定層１５は、２層の強磁性層２２，２４を有している。
【００４１】
磁化固定層１５よりも上方に配置される強磁性層２６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層２６によって記憶層（磁化自由層）１６が構成される。
磁化固定層１５の強磁性層２４と強磁性層２６との間、即ち磁化固定層１５と記憶層１６との間には、トンネル絶縁層２５（トンネル障壁層）が形成されている。このトンネル絶縁層２５は、上下の強磁性層２６及び２４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、各磁性層の磁化の向きが固定された磁化固定層１５と、トンネル絶縁層２５と、磁化の向きを変化させることが可能な記憶層１６とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
そして、上述の各層２１〜２６と、下地膜２０及びトップコート層２７により、ＴＭＲ素子としての機能を備える情報記憶素子２が構成されている。
【００４２】
なお、一例として情報記憶素子２を構成する各層の材料は、以下のとおりである。
反強磁性層２１の材料としては、例えばＰｔＭｎを用いることができる。
磁化固定層１５の強磁性層２２，２４の材料としては、ＣｏＦｅ等の強磁性材料を用いることができる。
非磁性層２３の材料としては、例えば、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕを用いることができる。
トンネル絶縁層２５の材料としては、例えばＭｇＯを用いることができる。
記憶層１６である強磁性層２６の材料としては、ＣｏＦｅＢ等の強磁性材料を用いることができる。
【００４３】
シリコン基板３０中には、選択回路３の一構成要素のＭＯＳトランジスタ３Ａが形成され、このＭＯＳトランジスタ３Ａの一方の拡散層３３上に接続プラグ１７が形成されている。この接続プラグ１７上には、情報記憶素子２の下地膜２０が接続されている。ＭＯＳトランジスタ３Ａのもう一方の拡散層３２は、不図示の接続プラグを介して例えばビット線（ＢＬ）に接続されている。ＭＯＳトランジスタ３Ａのゲート３１は、カラムデコーダ６へ接続されている。情報記憶素子２のトップコート層２７は、その上のワード線１２に接続されている。
【００４４】
定常状態において、非磁性層２３を介した強い反強磁性結合により、強磁性層２２の磁化Ｍ１１と強磁性層２４の磁化Ｍ１２は、ほぼ完全な反平行状態にある。
通常、強磁性層２２と強磁性層２４とは、飽和磁化膜の厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
【００４５】
そして、トンネル絶縁層２５を挟む、記憶層１６の強磁性層２６の磁化Ｍ１の向きと、磁化固定層１５の強磁性層２４の磁化Ｍ１２の向きとが、平行状態にあるか反平行状態にあるかによって、これらの層２４，２５，２６を含むＴＭＲ素子の抵抗値が変化する。２つの磁化Ｍ１，Ｍ１２が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。ＴＭＲ素子の抵抗値が変化すると、情報記憶素子２全体の抵抗値も変化する。このことを利用して、情報を記憶させたり、記憶された情報を読み出したりすることができる。例えば、抵抗値が低い状態を“０”情報に割り当て、抵抗値が高い状態を“１”情報に割り当てることにより、２値（１ビット）の情報を記憶させることができる。
なお、磁化固定層１５のうち記憶層１６側の強磁性層２４は、記憶した情報を読み出す際に、記憶層１６の磁化Ｍ１の向きの基準となり参照される強磁性層であるため、「参照層」とも称される。
【００４６】
メモリセルの情報を書き換えたり、メモリセルに書き込まれた情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、拡散層３３、情報記憶素子２及びワード線１２を通過する。
一方、スピン注入電流Ｉｚの極性を変えると、情報記憶素子２を流れるスピン注入電流Ｉｚを、ＭＯＳトランジスタ３Ａからワード線１２へ向かう方向に、或いはワード線１２からＭＯＳトランジスタ３Ａへ向かう方向に、変えることができる。
これにより、情報記憶素子２の記憶層１６の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
【００４７】
次に、ＴＭＲ素子２への情報の書き込み動作の例について説明する。
カラムデコーダ６は、カラムアドレスに応じて選択されたスイッチング素子のゲート電極の電圧を電源電圧に設定し、選択回路３をオン状態にする。
ローデコーダ７は、ローアドレスに応じて選択されたワード線１２を選択回路３と電気的に接続する。
【００４８】
ローデコーダ７は、データ入力が“１”のとき、記録電圧を出力し、“０”のときグラウンド電圧を出力する。反対に極性設定回路９は、ローデコーダ７のデータ入力が“０”のとき、記録電圧を出力し、“１”のときグラウンド電圧を出力する。このようにするとデータ入力に応じて電流の向きが変わることによって、選択された情報記憶素子２に“０”あるいは“１”の情報の書き込み動作が行える。
【００４９】
次に、ＴＭＲ素子２からの情報の読み出し動作の例について説明する。
ワード線１２の選択は情報の書き込み時と同じである。ローデコーダ７は、ローアドレスに応じて選択されたワード線１２を選択回路３と電気的に接続する。また、ローアドレスに応じてビット線１３をセンスアンプ１０と電気的に接続する。このようにして、センスアンプ１０から選択された情報記憶素子２に一定の読み出し電流を流す。
【００５０】
情報記憶素子２の状態が“１”、すなわち高抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ１とする。同様に、情報記憶素子２の状態が“０”、すなわち低抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ０とする。抵抗値の大小関係よりＶ１＞Ｖ０となる。そこで、Ｖ１よりも小さく、Ｖ０よりも大きいリファレンス電圧をセンスアンプ１０に入力する。
【００５１】
センスアンプ１０は、センス電圧とリファレンス電圧を比較する。ここで、「センス電圧＞リファレンス電圧」となる場合は、情報記憶素子２は、「１状態」、「センス電圧＜リファレンス電圧」となる場合は、情報記憶素子２は、「０状態」であると判断できる。すなわち、情報の読み出し動作が行える。
【００５２】
［記録電圧設定回路の例］
ここで記録電圧を設定する方法として、代表的な３種類の設定方法について説明する。
以下、図３〜図５にそれぞれの設定方法を実現するための回路例を示す。
【００５３】
図３は、情報記憶素子に直接繋がっている駆動用のＭＯＳトランジスタ（破線部）のゲート電圧を制御する方法を実現するための回路例である。
この例では、情報記憶素子４１（情報記憶素子２に対応）がアドレス線の一つ（ここではワード線と呼ぶ）であるワード線４３に、メモリセルの配置に対応して複数個接続されている。図中４つの情報記憶素子４１が記載されているが、代表して一つの情報記憶素子４１と周辺回路について説明する。
【００５４】
図３において、情報記憶素子４１の一端にはワード線４３が接続されている。ワード線４３は、直列接続されたｎ型ＭＯＳトランジスタ４７，４８の接続中点に接続されている。ｎ型ＭＯＳトランジスタ４７のゲート電極には記録回路への信号入力のタイミングを図るバッファとして機能するバッファ回路４９、ｎ型ＭＯＳトランジスタ４８のゲート電極にはＮＯＴ回路（論理否定回路）５０が接続されている。バッファ回路４９及びＮＯＴ回路５０にローデコーダ７からの信号が入力される。
【００５５】
情報記憶素子４１の他端と一方のアドレス線の一つ（ここではビット線と呼ぶ）であるビット線４４との間に、選択用のｎ型ＭＯＳトランジスタ４２が接続されている。同一ビット線に設けられたｎ型ＭＯＳトランジスタ４２のゲート電極は、同じのｎ型ＭＯＳトランジスタ４５のソース電極に接続されている。このｎ型ＭＯＳトランジスタ４５のドレイン電極には記録電圧設定回路１１からの信号が入力されるとともに、ゲート電極にはバッファ回路４６を介してカラムデコーダ６からの信号が入力される。
【００５６】
ビット線４４は、直列接続されたｎ型ＭＯＳトランジスタ５１，５２の接続中点に接続されている。ｎ型ＭＯＳトランジスタ５１のゲート電極にはバッファ回路５３、ｎ型ＭＯＳトランジスタ５２のゲート電極にはＮＯＴ回路５４が接続され、バッファ回路５３及びＮＯＴ回路５４に極性設定回路９からの信号が入力される。
【００５７】
図４は、ワード線の電圧を破線で示した駆動用のＭＯＳトランジスタにより設定する方法を実現するための回路例である。
図中４つの情報記憶素子６１が記載されているが、代表して一つの情報記憶素子６１と周辺回路について説明する。
【００５８】
図４において、情報記憶素子６１の一端にはワード線６３が接続されている。ワード線６３は、直列接続されたｎ型ＭＯＳトランジスタ６６，６７の接続中点に接続されている。ｎ型ＭＯＳトランジスタ６６，６７のゲート電極はそれぞれ、ｎ型ＭＯＳトランジスタ６８，６９のソース電極に接続される。ワード線６３ごとに設けられたｎ型ＭＯＳトランジスタ６８及びｎ型ＭＯＳトランジスタ６９のドレイン電極は接続されており、記録電圧設定回路１１からの信号が入力される。また、ｎ型ＭＯＳトランジスタ６８のゲート電極にはバッファ回路７０、ｎ型ＭＯＳトランジスタ６９のゲート電極にはＮＯＴ回路７１が接続され、バッファ回路７０及びＮＯＴ回路７１にローデコーダ７からの信号が入力される。
【００５９】
情報記憶素子６１の他端と一方のアドレス線の一つ（ここではビット線と呼ぶ）であるビット線６４との間に、選択用のｎ型ＭＯＳトランジスタ６２が接続されている。同一ビット線６４に設けられたｎ型ＭＯＳトランジスタ６２のゲート電極は、同じバッファ回路６５を介してカラムデコーダ６からの信号が入力される。
【００６０】
ビット線６４は、直列接続されたｎ型ＭＯＳトランジスタ７２，７３の接続中点に接続されている。ｎ型ＭＯＳトランジスタ７２のゲート電極にはバッファ回路７４、ｎ型ＭＯＳトランジスタ７３のゲート電極にはＮＯＴ回路７５が接続され、バッファ回路７４及びＮＯＴ回路７５に極性設定回路９からの信号が入力される。
【００６１】
図５は、ビット線の電圧を破線で示した駆動用のＭＯＳトランジスタにより設定する方法を実現するための回路例である。
図中４つの情報記憶素子８１が記載されているが、代表して一つの情報記憶素子８１と周辺回路について説明する。
【００６２】
図５において、情報記憶素子８１の一端にはワード線８３が接続されている。ワード線８３は、直列接続されたｎ型ＭＯＳトランジスタ８６，８７の接続中点に接続されている。ｎ型ＭＯＳトランジスタ８６のゲート電極にはバッファ回路８８、ｎ型ＭＯＳトランジスタ８７のゲート電極にはＮＯＴ回路８９が接続され、バッファ回路８８及びＮＯＴ回路８９にローデコーダ７からの信号が入力される。
【００６３】
情報記憶素子８１の他端と一方のアドレス線の一つ（ここではビット線と呼ぶ）であるビット線８４との間に、選択用のｎ型ＭＯＳトランジスタ８２が接続されている。同一ビット線８４に設けられたｎ型ＭＯＳトランジスタ８２のゲート電極は、同じバッファ回路８５を介してカラムデコーダ６からの信号が入力される。
【００６４】
ビット線８４は、直列接続されたｎ型ＭＯＳトランジスタ９０，９１の接続中点に接続されている。ｎ型ＭＯＳトランジスタ９０，９１のゲート電極はそれぞれ、ｎ型ＭＯＳトランジスタ９２，９３のソース電極に接続される。ビット線８４ごとに設けられたｎ型ＭＯＳトランジスタ９２及びｎ型ＭＯＳトランジスタ９３のドレイン電極は接続されており、記録電圧設定回路１１からの信号が入力される。また、ｎ型ＭＯＳトランジスタ９２のゲート電極にはバッファ回路９４、ｎ型ＭＯＳトランジスタ９３のゲート電極にはＮＯＴ回路９５が接続され、バッファ回路９４及びＮＯＴ回路９５に極性設定回路９からの信号が入力される。
【００６５】
上述した図３〜図５の例は、極性設定回路９で切り替えられる両極性とも電圧で記録する回路である。ここで、図３の回路構成の記録方法を説明する。
図３において、情報記憶素子２の駆動させるためのｎ型ＭＯＳトランジスタ４２のソース電極（あるいはドレイン電極）にかかる電圧を極性設定回路９によって、低電圧レベルあるいは高電圧レベルに設定する。そして、記録しようとしている情報記憶素子４１に接続されたワード線４３の電極の電圧をローデコーダ７のデータに従って決定し、情報記憶素子４１に接続されたｎ型ＭＯＳトランジスタ４２のゲート電極にカラムデコーダ６からの情報に従って、記録しようとする情報記憶素子４１に接続されたｎ型ＭＯＳトランジスタ４２のゲート電極に記録電圧設定回路１１から供給される電圧を供給する。このようにすることで、目的の情報記憶素子４１のみに電流を流すことができる。
【００６６】
図４，図５の回路においても同様の動作を行うが、情報記憶素子６１，８１にかかる電圧をどこで設定するかが異なる。図４，図５の回路ではそれぞれ、ワード線６３側、ビット線８４側で設定する。
【００６７】
これら図３〜図５に示した回路では、極性切り替え用の駆動トランジスタを用いているため、極性切り替え用の駆動トランジスタによる電圧降下が発生する。それゆえ、情報記憶素子にかけられる電圧が制限される。そこで、以下の第１の実施の形態において、より大きな電圧を情報記憶素子にかけられる回路を提案する。
【００６８】
＜１．第１の実施の形態＞
［記録回路の構成］
【００６９】
図６を参照して、第１の実施の形態に係る不揮発性メモリの記録回路（図１の選択回路３）の構成例を示す。本実施の形態は、情報記憶素子に接続された駆動トランジスタを直接あるいは抵抗素子を通して高電圧電位と低電圧電位に接続するように構成したものであり、図３〜図５の回路と全く別構成の回路である。
なお、図６の例では、情報記憶素子１０１（情報記憶素子２に対応）がアドレス線の一つ（ここではワード線と呼ぶ）であるワード線１０５に、メモリセルの配置に対応して複数個接続されている。図中２つの情報記憶素子１０１が記載されているが、代表して一つの情報記憶素子１０１とその周辺回路について説明する。
【００７０】
情報記憶素子１０１の一端にはワード線１０５が接続されていて、ワード線１０５は極性設定回路９によって低電位、高電位に切り替わる。情報記憶素子１０１の他端はｎ型ＭＯＳトランジスタ１０２のソース電極とｎ型ＭＯＳトランジスタ１０３のドレイン電極との接続中点に接続されている。ｎ型ＭＯＳトランジスタ１０２は接続された情報記憶素子１０１の一端の電位を高電位にするためのもので、ｎ型ＭＯＳトランジスタ１０３は情報記憶素子１０１の一端の電位を低電位にするためのものである。各々のｎ型ＭＯＳトランジスタ１０２のドレイン電極は電源の高電位側と、また各々のｎ型ＭＯＳトランジスタ１０３のソース電極は抵抗素子１０４を介して電源の低電位側と接続している。ｎ型ＭＯＳトランジスタ１０２とｎ型ＭＯＳトランジスタ１０３はそれぞれのゲート電極に接続されたアドレス線の一つ（ここではビット線と呼ぶ）であるビット線１０６，１０７に印加される電圧よって制御される。ｎ型ＭＯＳトランジスタ１０２，１０３は不揮発性メモリを構成する各情報記憶素子１０１に対応して設けられる。
【００７１】
図７は、図６の記録回路の周辺回路まで示したものである。図７において、図６に対応する部分には同一符号を付して詳細な説明は割愛する。
図７において、情報記憶素子４１の一端と接続するワード線１０５は、直列接続されたｎ型ＭＯＳトランジスタ１１４，１１５の接続中点に接続されている。ｎ型ＭＯＳトランジスタ１１４のゲート電極にはバッファ回路１１６、ｎ型ＭＯＳトランジスタ１１５のゲート電極にはＮＯＴ回路１１７が接続され、バッファ回路１１６及びＮＯＴ回路１１７にローデコーダ７からの信号が入力される。
【００７２】
またビット線１０６，１０７はそれぞれ、ｎ型ＭＯＳトランジスタ１０８，１０９のソース電極に接続される。ｎ型ＭＯＳトランジスタ１０８及びｎ型ＭＯＳトランジスタ１０９のドレイン電極は接続されており、記録電圧電流設定回路（記録電圧設定回路１１に対応）からの信号が入力される。また、ｎ型ＭＯＳトランジスタ１０８のゲート電極には論理積回路１１０、ｎ型ＭＯＳトランジスタ１０９のゲート電極には論理積回路１１１が接続され、バッファ回路７０及びＮＯＴ回路７１にローデコーダ７からの信号が入力される。
【００７３】
論理積回路１１０の一方の入力端にはカラムデコーダ６からの信号が入力され、他方の入力端にはバッファ回路１１２を介して極性設定回路９からの信号が入力される。また、論理積回路１１１の一方の入力端には上記カラムデコーダ６からの信号が入力され、他方の入力端にはＮＯＴ回路１１３を介して極性設定回路９からの信号が入力される。
【００７４】
このような回路構成において、ビット線１０６を高電位かつビット線１０７を低電位にして、ワード線１０５を低電位にすると、情報記憶素子１０１に下から上（ワード線１０５に向かう方向）に向かって電流が流れる。このとき、ｎ型ＭＯＳトランジスタ１０２はソースフォロワー動作となるので、情報記憶素子１０１に掛かる電圧は定電圧に近く、ビット線１０６の電圧によって情報記憶素子１０１にかかる電圧を制御できる。
【００７５】
これとは反対に情報記憶素子１０１に上から下（ｎ型ＭＯＳトランジスタ１０２，１０３の接続中点に向かう方向）に電流を流したい場合は、ビット線１０６を低電位かつビット線１０７を高電位にして、ワード線１０５を高電位にすればよい。このときｎ型ＭＯＳトランジスタ１０３と電源の低電位側との間に適当な抵抗素子１０４を接続しておくことで、情報記憶素子１０１に流れる電流をビット線１０７の電圧で制御できる定電流に近い動作になる。なお、抵抗素子１０４の代わりに、ｎ型ＭＯＳトランジスタ１０３のソース電極とドレイン電極を接続し、ゲート電極を適当な電位にして用いることもできる。
【００７６】
以上説明した本実施の形態の不揮発性メモリ及びその記録方法によれば、低抵抗状態の情報を記録する場合は定電流的に記録を行い、高抵抗状態の情報を記録する場合は定電圧的に記録を行っている。すなわち図３に示すように、高抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ１０２が定電圧的な動作をし、低抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ１０３が定電流的な動作をする。
【００７７】
また、本実施の形態では、記録される情報を記録電圧の正負の極性において決定する場合、一方の極性を電流制御、もう一方の極性を電圧制御として記録を行っている。
【００７８】
上記構成によれば、情報記憶素子に接続される駆動トランジスタがｎ型ＭＯＳトランジスタ１０２，１０３の２個になる。そのため、図３〜図５の回路と比較して駆動トランジスタの数が多く必要になる。しかし、極性切り替え用の駆動トランジスタを用いず、情報記憶素子に接続された駆動トランジスタを、直接あるいは抵抗素子を通して高電圧電位と低電圧電位に接続できる構成としている。それゆえ、極性切り換え用の駆動トランジスタによる電圧降下がないので、情報記憶素子に対してより大きな電圧までかけることができる。
【００７９】
なお、ｎ型ＭＯＳトランジスタに代えてｐ型ＭＯＳトランジスタを用いる場合には、ｎ型ＭＯＳトランジスタの場合とは逆で低電位電源と高電位電源を入れ替えればよい。
【００８０】
＜２．第２の実施の形態＞
次に、図８を参照して、第２の実施の形態に係る不揮発性メモリの記録回路（図１の選択回路３）の構成例を示す。
本実施の形態は、第１の実施の形態と異なり、ビット線の本数を１本に減らした例である。すなわち、図３の情報記憶素子に接続された駆動トランジスタに別の駆動トランジスタを追加して電流駆動を実現した例である。なお、図８の例では情報記憶素子４１（情報記憶素子２に対応）はアドレス線の一つであるワード線４３に、メモリセルの配置に対応して複数個接続されている。図中２つの情報記憶素子４１が記載されているが、代表して一つの情報記憶素子４１について説明する。
【００８１】
情報記憶素子４１の一端にはワード線４３が接続されていて、ワード線４３は極性設定回路９によって低電位、高電位に切り替わる。情報記憶素子４１の他端と一方のアドレス線の一つであるビット線４４との間に、選択用のｎ型ＭＯＳトランジスタ４２と電流制御用のｎ型ＭＯＳトランジスタ４２Ｔとの直列回路が接続されている。各々のｎ型ＭＯＳトランジスタ４２Ｔのゲート電極とソース電極が接続され、当該ソース電極はビット線４４と接続されている。ｎ型ＭＯＳトランジスタ４２はゲート電極５６に接続されたアドレス線の一つに記録電圧設定回路１１から印加される電圧よって制御される。
【００８２】
ｎ型ＭＯＳトランジスタ４２のゲート電極を高電位にすると、ワード線４３が高電位かつビット線４４が低電位の場合には情報記憶素子４１に上から下（ｎ型ＭＯＳトランジスタ４２に向かう方向）に電流が流れる。これと反対に、ワード線４３が低電位かつビット線４４が高電位の場合には下から上（ワード線４３に向かう方向）に電流が流れる。
【００８３】
ｎ型ＭＯＳトランジスタ４２Ｔは、ビット線４４が高電位の場合、当該ｎ型ＭＯＳトランジスタ４２Ｔに流れる電流は制限されないので、定電圧に近い動作である。一方、ビット線４４が低電位の場合、ｎ型ＭＯＳトランジスタ４２Ｔで電流が制限されるので定電流に近い動作になる。つまり、情報記憶素子４１に下から上に電流を流すときは定電圧的に、上から下に電流を流すときは定電流的な動作となる。なお、電流制限用のｎ型ＭＯＳトランジスタ４２Ｔのゲート電極の接続先をビット線４４から選択用のｎ型ＭＯＳトランジスタ４２のソース電極に変えると、定電流と定電圧の動作が逆になる。
【００８４】
本実施の形態では、高抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ４２Ｔが定電圧的な動作をし、低抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ４２Ｔが定電流的な動作をする。ビット線が１本で済むので回路の構成を簡素化できる。この場合、記録時は２段接続のｎ型ＭＯＳトランジスタ４２，４２Ｔが動作する構成であるため、情報記憶素子４１に供給する電流は減少する。
【００８５】
また、２つのｎ型ＭＯＳトランジスタ４２，４２Ｔの電源と情報記憶素子４１に掛ける電圧の電源が共通なので、情報記憶素子４１に掛けられる電圧が電源電圧以下になる。それゆえ、情報記憶素子４１に掛かる電圧が低く抑えられる。
【００８６】
なお、ｎ型ＭＯＳトランジスタに代えてｐ型ＭＯＳトランジスタを用いる場合には、ｎ型ＭＯＳトランジスタの場合とは逆で低電位電源と高電位電源を入れ替えればよい。
【００８７】
＜３．第３の実施の形態＞
次に、図９を参照して、第３の実施の形態に係る不揮発性メモリの記録回路（図１の選択回路３）の構成例を示す。
本実施の形態は、第１及び第２の実施の形態と異なり、情報記憶素子毎ではなく、ワード線側に定電流用、定電圧用の制御回路を配置した例である。すなわち、図４の情報記憶素子と接続したワード線に駆駆動トランジスタを追加して電流駆動を実現した例である。図９の例では、ワード線６３に定電圧用のｎ型ＭＯＳトランジスタ６６と定電流用のｎ型ＭＯＳトランジスタ６７を接続している。なお、情報記憶素子６１（情報記憶素子２に対応）はアドレス線の一つであるワード線６３に、メモリセルの配置に対応して複数個接続されている。図中２つの情報記憶素子６１が記載されているが、代表して一つの情報記憶素子６１について説明する。
【００８８】
情報記憶素子６１の一端にはワード線６３が接続されていて、ワード線６３は極性設定回路９によって低電位、高電位に切り替わる。情報記憶素子６１の他端と一方のアドレス線の一つであるビット線６４との間に、選択用のｎ型ＭＯＳトランジスタ６２が接続されている。ｎ型ＭＯＳトランジスタ６２はゲート電極に接続されたアドレス線の一つに記録電圧設定回路１１から印加される電圧よって制御される。さらに、ワード線６３は、ｎ型ＭＯＳトランジスタ６６のソース電極とｎ型ＭＯＳトランジスタ６７のドレイン電極との接続中点に接続されている。ｎ型ＭＯＳトランジスタ６６のドレイン電極は電源の高電位側と、またｎ型ＭＯＳトランジスタ６７のソース電極は抵抗素子６７Ｒを介して電源の低電位側と接続している。
【００８９】
ｎ型ＭＯＳトランジスタ６６のゲート電極に高電位電圧を印加し、ｎ型ＭＯＳトランジスタ６７のゲート電極に低電位電圧を印加すると、ｎ型ＭＯＳトランジスタ６６，６７の接続中点及び情報記憶素子６１に接続されたワード線６３は高電位となる。この状態において、選択用のｎ型ＭＯＳトランジスタ６２のゲート電極を高電位にして、ビット線６４を低電位にすると情報記憶素子６１には上から下（ｎ型ＭＯＳトランジスタ６２に向かう方向）に電流が流れる。このとき、ｎ型ＭＯＳトランジスタ６６はソースフォロワー動作となるので、情報記憶素子６１に掛かる電圧は定電圧に近くなる。ｎ型ＭＯＳトランジスタ６６，６７のゲート電極に印加する電圧によって情報記憶素子６１にかかる電圧を制御できる。
【００９０】
これと反対に、ｎ型ＭＯＳトランジスタ６６のゲート電極を低電位、ｎ型ＭＯＳトランジスタ６７のゲート電極を高電位にして、ビット線６４を高電位にすると情報記憶素子６１に下から上（ワード線６３へ向かう方向）に電流が流れる。このときｎ型ＭＯＳトランジスタ６７と電源の低電位側との間に適当な抵抗素子６７Ｒを接続しておくことで、情報記憶素子６１に流れる電流をｎ型ＭＯＳトランジスタ６７のゲート電極の電位で制御できる定電流に近い動作となる。
【００９１】
本実施の形態では、高抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ６６が定電圧的な動作をし、低抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ６７が定電流的な動作をする。そして、定電流用、定電圧用の制御回路を、情報記憶素子毎ではなく一つのワード線に一つ接続する構成としたので、第１及び第２の実施の形態と比較してＭＯＳトランジスタの個数を少なくでき、回路規模が小さく抑えられる。
【００９２】
なお、ｎ型ＭＯＳトランジスタに代えてｐ型ＭＯＳトランジスタを用いる場合には、ｎ型ＭＯＳトランジスタの場合とは逆で低電位電源と高電位電源を入れ替えればよい。
【００９３】
＜４．第４の実施の形態＞
さらに、図１０を参照して、第４の実施の形態に係る不揮発性メモリの記録回路（図１の選択回路３）の構成例を示す。
本実施の形態は、情報記憶素子毎ではなく、ビット線側に定電流用、定電圧用の制御回路を配置した例である。すなわち、図５の情報記憶素子と接続したビット線に駆駆動トランジスタを追加して電流駆動を実現した例である。図１０の例では、ビット線８４に定電圧用のｎ型ＭＯＳトランジスタ８６と定電流用のｎ型ＭＯＳトランジスタ８７を接続している。なお、情報記憶素子８１（情報記憶素子２に対応）はアドレス線の一つであるワード線８３に、メモリセルの配置に対応して複数個接続されている。図中２つの情報記憶素子８１が記載されているが、代表して一つの情報記憶素子８１について説明する。
【００９４】
情報記憶素子８１の一端にはワード線８３が接続されていて、ワード線８３は極性設定回路９からｎ型ＭＯＳトランジスタ８６，８７に供給される駆動電圧によって低電位、高電位に切り替わる。情報記憶素子８１の他端と一方のアドレス線の一つであるビット線８４との間に、選択用のｎ型ＭＯＳトランジスタ８２が接続されている。ｎ型ＭＯＳトランジスタ８２はゲート電極に接続されたアドレス線の一つに記録電圧設定回路１１から印加される電圧よって制御される。さらに、ビット線８４は、ｎ型ＭＯＳトランジスタ８６のソース電極とｎ型ＭＯＳトランジスタ８７のドレイン電極との接続中点に接続されている。ｎ型ＭＯＳトランジスタ８６のドレイン電極は電源の高電位側と、またｎ型ＭＯＳトランジスタ８７のソース電極は抵抗素子８７Ｒを介して電源の低電位側と接続している。
【００９５】
定電流用、定電圧用の制御回路をワード線ではなくビット線に接続すると、ワード線に配置した第３の実施の形態と比べて、定電流と定電圧の動作極性が逆転する。すなわち、ｎ型ＭＯＳトランジスタ８７は、情報記憶素子８１の上から下（ｎ型ＭＯＳトランジスタ８２に向かう方向）に電流が流れるとき定電流的な動作になる。
【００９６】
これと反対に、情報記憶素子８１の下から上（ワード線８３に向かう方向）に電流が流れるとき、ｎ型ＭＯＳトランジスタ８６は定電圧的な動作になる。このとき、ｎ型ＭＯＳトランジスタ８６はソースフォロワー動作となるので、情報記憶素子８１に掛かる電圧は定電圧に近くなる。ｎ型ＭＯＳトランジスタ８６，８７のゲート電極に印加する電圧によって情報記憶素子８１にかかる電圧を制御できる。
【００９７】
本実施の形態では、高抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ８６が定電圧的な動作をし、低抵抗状態の情報を記録する場合はｎ型ＭＯＳトランジスタ８７が定電流的な動作をする。そして、定電流用、定電圧用の制御回路を、情報記憶素子毎ではなく一つのビット線に一つ接続する構成としたので、第１及び第２の実施の形態と比較してＭＯＳトランジスタの個数を少なくでき、回路規模が小さく抑えられる。
【００９８】
なお、上記の説明はｎ型ＭＯＳトランジスタについて適用されるが、ｎ型ＭＯＳトランジスタに代えてｐ型ＭＯＳトランジスタを用いる場合には、ｎ型ＭＯＳトランジスタの場合とは逆で低電位電源と高電位電源を入れ替えれば、同様な動作が可能である。
【００９９】
以上述べた第１〜第４の実施の形態では極力少数のＭＯＳトランジスタから構成した記録回路（制御回路）を示したが、より多くのＭＯＳトランジスタを組み合わせてもよいし、差動アンプや帰還回路を用いて高精度な電圧制御回路、電流制御回路を構成してもよい。また、情報記憶素子に掛かる電圧や流れる電流を基準に情報記憶素子と電源の間にある何れかのＭＯＳトランジスタのゲート電圧を制御してもよい。
【０１００】
また、スピンＭＲＡＭを例に説明したが、他の抵抗変化を有する情報記憶素子から構成される不揮発性メモリに適用できる。例えば、ＲＲＡＭの場合、情報記憶素子が酸化物と金属電極からなり、情報が酸化物のイオン状態あるいは結晶状態に対応し、該情報の記録を上記方法で行う。
【０１０１】
＜その他＞
［測定データの例］
ここで、本発明に係る情報記憶素子の構成において、具体的な記録方法に対して記録および破壊特性がどのようになるか検討を行った。初めにスピンＭＲＡＭの素子について、検証を行った結果を示す。用いた素子は、下地層（図２の下地膜２０）に５ｎｍのＴａ、反強磁性層（反強磁性層２１）に２０ｎｍのＰｔＭｎ、ピン層（強磁性層２２）に２ｎｍのＣｏＦｅ、フェリ結合層（非磁性層２３）に０．８ｎｍのＲｕ、参照層（強磁性層２４）に２ｎｍのＣｏＦｅＢ、トンネルバリア層（トンネル絶縁層２５）に０．８ｎｍのＭｇＯ、記憶層（強磁性層２６）に１．８ｎｍのＣｏＦｅＢ、保護層（トップコート層２７）に５ｎｍのＴａを用いたＴＭＲ素子を用いた。素子サイズは短軸７５ｎｍ、長軸２００ｎｍである。図１１にこのＴＭＲ素子の代表的な電圧−抵抗曲線を示す。
図１１より反転電圧は正負とも０．６Ｖ程度で、反転電圧での抵抗値は低抵抗の場合で約０．９５ｋΩ、高抵抗の場合で約１．４ｋΩである。
【０１０２】
このＴＭＲ素子と同じ構成のＴＭＲ素子を複数個、定電圧記録と定電流記録で反転と破壊の測定を行い、横軸に破壊電圧／反転電圧並びに破壊電流／反転電流を、縦軸に累積破壊確率を表したグラフを図１２に示す。図１２においてＨ（ハイ）→Ｌ（ロー）は高抵抗状態から低抵抗状態への記録、Ｌ→Ｈは低抵抗状態から高抵抗状態への記録である。累積破壊率の値が大きいほど、即ち１に近いほど全壊に近いことを示している。
図１２の例では、定電流のＨ→Ｌ記録の時が最も破壊と記録との間のマージンは広いが、他の記録動作ではあまり大きな違いはない。
【０１０３】
次に、定電圧アンプと可変抵抗素子と情報記憶素子を直列に接続し、可変抵抗の値を変えることで情報記憶素子を駆動する記録回路（図示略）の出力インピーダンスを変化させ、出力インピーダンス（Ｒ）に対する記録可能回数を測定した。図１３に出力インピーダンスに対する記録可能回数の対数を示す。情報記憶素子に掛かる電圧、電流は出力インピーダンスによって変化するので、電圧は定電圧アンプの駆動入力電圧を基準として、定電流の時は専用の回路を使用した。駆動回路に１００ｎｓのパルスを入力し、そのときの各条件での反転入力電圧の１．５倍の電圧で消去を行い、２倍の電圧で記録を行う過程を最大１０１０回繰り返して、情報記憶素子が破壊するまでの回数を記録可能回数とした。
図１３の例では、Ｌ→Ｈの記録可能回数は出力インピーダンスが大きくなると緩やかに減少し、対照的にＨ→Ｌの記録可能回数は出力インピーダンスが大きくなると大きく増加する。つまり、Ｌ→Ｈでは出力インピーダンスが小さい方、Ｈ→Ｌでは出力インピーダンスの大きい方でそれぞれ記録可能回数が大きく好ましい。同じ出力インピーダンスでＬ→Ｈ、Ｈ→Ｌどちらにも記録を行う場合には、出力インピーダンスは高抵抗状態の抵抗値よりも低く低抵抗状態の抵抗値より高い約１〜２ｋΩが比較的良好である。より好ましくはＬ→Ｈの記録は低インピーダンスすなわち定電圧的動作、Ｈ→Ｌの記録は高インピーダンスすなわち定電流的動作と記録条件を変えるのがよい。
【０１０４】
次に、より抵抗変化率の大きな酸化物を金属層で挟んだＲＲＡＭの情報記憶素子を用いて取得したデータ例を示す。酸化物としては厚さ３０ｎｍのＮｉＯ、該酸化物の下部電極が厚さ１０ｎｍのＰｔ、上部電極が厚さ１０ｎｍのＴａを用いて、直径５０ｎｍに形成してＲＲＡＭの情報記憶素子とした。図１４にＲＲＡＭの情報記憶素子の電圧−抵抗曲線を示す。
上記のスピンＭＲＡＭを用いた情報記憶素子に比べて、低抵抗状態と高抵抗状態の抵抗変化は２０〜２００倍と大きい。記録の測定は上記のスピンＭＲＡＭと同様の回路構成で行ったが、消去は記録とは別の回路を用意した。測定にあっては低抵抗状態を記録する場合は高抵抗になるように消去を行った後記録を行い、高抵抗状態に記録する場合は低抵抗になるように消去を行った後に記録した。記録は駆動回路に反転電圧の１．５倍の電圧をかけ、最大１０１０回繰り返して、情報記憶素子が破壊するまでの回数を記録可能回数とした。
【０１０５】
図１５に出力インピーダンスに対する記録可能回数の対数を示す。記録は上記スピンＭＲＡＭの測定で使用したものと同構成の記録回路を使用している。図中Ｈ→Ｌは高抵抗状態から低抵抗状態への記録の際のデータ、Ｌ→Ｈは低抵抗状態から高抵抗状態への記録の際のデータを示したものである。Ｌ→Ｈの記録可能回数は出力インピーダンスが大きくなると減少し、Ｈ→Ｌの記録可能回数は出力インピーダンスが大きくなると大きく増加する。同じ出力インピーダンスでＬ→Ｈ、Ｈ→Ｌどちらにも記録する場合には、高抵抗状態の抵抗値よりも低く低抵抗状態の抵抗値より高い約３ｋΩが比較的良好である。より好ましくはＬ→Ｈの記録は低インピーダンスすなわち定電圧的動作、Ｈ→Ｌの記録は高インピーダンスすなわち定電流的動作と記録条件を変えるのがよい。
【０１０６】
以上測定データを示したように、スピンＭＲＡＭ用の情報記憶素子、ＲＲＡＭ用の情報記憶素子共に低抵抗状態を記録する場合には、記録される低抵抗状態の抵抗値よりも高いインピーダンス、より好ましくは定電流で記録する。一方、高抵抗状態を記録する場合は、記録される高抵抗状態の抵抗値よりも低いインピーダンス、より好ましくは定電圧で記録を行うことで、記録可能回数が大きく増加し、不揮発性メモリの信頼性が向上する。
第１〜第４の実施の形態に代表される本発明の記録方法及びその記録方法を実現する構成を備えた不揮発性メモリは、上記記録動作を実現する構成である。すなわち、低抵抗状態を記録する場合には、記録される低抵抗状態の抵抗値よりも高いインピーダンスで記録（定電流的記録）が行われる。一方、高抵抗状態を記録する場合は、記録される高抵抗状態の抵抗値よりも低いインピーダンス（定電圧的記録）が行われる。このような構成により情報記憶素子への負荷が軽減され情報記憶素子の破壊が抑えられる。それゆえ、記録可能回数が大きく増加し、不揮発性メモリの信頼性が向上する。
【０１０７】
なお、以上に述べた実施の形態は、本発明を実施するための好適な形態の具体例であるから、技術的に好ましい種々の限定が付されている。ただし、本発明は、以上の実施の形態の説明において特に本発明を限定する旨の記載がない限り、これらの実施の形態に限られるものではない。例えば、以上の説明で挙げた使用材料とその使用量、処理時間、処理順序および各パラメータの数値的条件等は好適例に過ぎず、また、説明に用いた各図における寸法、形状および配置関係等も実施の形態の一例を示す概略的なものである。したがって、本発明は、上述した実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【符号の説明】
【０１０８】
１…スピンＭＲＡＭ、２…情報記憶素子、３…選択回路、３Ａ…ＭＯＳトランジスタ、５…セルアレイ、６…カラムデコーダ、７…ローデコーダ、１０…センスアンプ、９…極性設定回路、１１…記録電圧設定部、１２…ワード線、１３…ビット線、１５…磁化固定層、１６…記憶層、１７…接続プラグ、２０…下地膜、２１…反強磁性層、２２…強磁性層、２３…非磁性層、２４…強磁性層、２５…トンネル絶縁層、２６…強磁性層、２７…トップコート層、３０…シリコン基板、３１…ゲート、３２…拡散層、３３…拡散層、４１…情報記憶素子、４２，４２Ｔ…ｎ型ＭＯＳトランジスタ、４３…ワード線、４４…ビット線、６１…情報記憶素子、６２，６６，６７…ｎ型ＭＯＳトランジスタ、６３…ワード線、６４…ビット線、６７Ｒ…抵抗素子、８１…情報記憶素子、８２，８６，８７…ｎ型ＭＯＳトランジスタ、８３…ワード線、８４…ビット線、８７Ｒ…抵抗素子、１０１…情報記憶素子、１０２，１０３…ｎ型ＭＯＳトランジスタ、１０４…抵抗素子、１０５…ワード線、１０６，１０７…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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