(57)【要約】【課題】破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後にダイオードがテストされる（Ｓ２）。【選択図】図７
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【特許請求の範囲】
【請求項１】
ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後に前記ダイオードをテストする制御回路を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイの一部は、ＲＯＭヒューズとして使用され、前記ＲＯＭヒューズを構成するダイオードは、前記ＲＯＭヒューズの読み出し後、テストされることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置を制御するコントローラをさらに有し、
前記コントローラは、前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する前に前記ダイオードをテストするためのコマンドを前記不揮発性半導体記憶装置に供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後に前記ダイオードがテストされることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ダイオードのテストは、ダイソートテストにおいて実行されることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記メモリセルアレイは、複数のマットに分離され、複数のマットの１つ又は全部のダイオードが一括してテストされることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
例えばダイオードと抵抗変化素子を直列に接続した抵抗変化型メモリにより構成された不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＲＡＭ、ＰＲＡＭ以外の抵抗変化材料、動作原理を用いた抵抗変化型メモリも開発が盛んになっており、この抵抗変化型メモリをＲｅＲＡＭ（Resistive ＲＡＭ）と呼んでいる。ＲｅＲＡＭに用いられる抵抗変化材料の１つに金属酸化物がある。金属酸化物を用いた抵抗変化素子には、バイポーラ型と、ノンポーラ型がある。バイポーラ型は、低抵抗状態と高抵抗状態との間を遷移させるのに必要な電圧、電流の極性が異なり、ノンポーラ型は、正負どちらでも可能である。ノンポーラ型の抵抗変化素子は、一方向のみの極性でメモリ動作が可能である。このため、抵抗変化素子とダイオードを直列接続したセルを、ワード線とビット線の交点に配置したクロスポイントセルアレイを構成して動作させることができる。
【０００３】
また、ダイオードと抵抗変化素子を直列に接続した抵抗変化型メモリは、２端子のメモリであるため、３次元セル構造にしやすい特徴を持っている（例えば特許文献１参照）。このため、２つの抵抗変化型メモリを積層した２層構造、４つの抵抗変化型メモリを積層した４層構造、８つの抵抗変化型メモリを積層した８層構造とすることが可能である。
【０００４】
ところで、抵抗変化型メモリは、抵抗値がデータ“０”と“１”とで大幅に変化する。具体的には、データ“０”と“１”の抵抗の比は、材料により変化するがＳＮ比を確保するため、数桁変化するように設定される。このため、抵抗変化型メモリは、データの書き込み後と、消去後に電流値が大きく変化する。
【０００５】
また、抵抗変化型メモリは、ビット線とワード線の交差点に接続され、抵抗変化型メモリを構成するダイオードと抵抗変化素子は、ビット線ドライバから印加される電圧ＶＢＬ（例えば３Ｖ）と、ワード線ドライバから印加される電圧ＶＷＬ（例えば０Ｖ）をシェアしている。このため、抵抗変化型メモリの選択、非選択状態により、抵抗変化型メモリに印加される電圧の比が急激に変わる。これによる影響として、抵抗変化型メモリが高抵抗状態から低抵抗状態に移行したとき、抵抗変化型メモリに急激に電流が流れる可能性がある。
【０００６】
また、抵抗変化型メモリは、大容量化、微細化を進めて低コスト化が図られている。このため、スケーリングに対して将来性があることが重要である。さらに、大容量化するほどデータの入出力時間が遅れるため、高速化することが求められる。しかし、大容量化のため、微細化を進めるほど素子が小さくなるため、電流を大きくできないという問題がある。高速化を実現するためには、メモリセルにより多くの電流を流す必要がある。その場合、素子の断面積当たりの電流値は増大する。また、セルアレイの構造にも依るが、セルアレイが大きい場合、ビット線、ワード線の配線容量、配線抵抗が増大し、ドライバにより制御できない成分による電流も増大する。
【０００７】
このように、セルに過大な電流が流れる可能性のある状況下において、ダイオードに求められる性能は、過電流に対して耐圧が強い構造であることである。また、ビット線ドライバや、ワード線ドライバについては、電流制限機構を付け過電流を抑制するなどの対策が行われている。しかし、このような対策を施しても、製造上のばらつきにより弱いセルが発生し、ダイオードが破壊される可能性がある。このため、破壊されたダイオードを確実に検出し、不良ダイオードを除去する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２６８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置の態様は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後に前記ダイオードをテストする制御回路を具備することを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置の製造方法の態様は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、前記メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後に前記ダイオードがテストされることを特徴とする。
【発明の効果】
【００１２】
本発明は、破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態が適用される抵抗変化型メモリを用いた不揮発性半導体記憶装置を示す構成図。
【図２】図１に示すメモリセルアレイ及びメモリセルの一例を示す回路図。
【図３】図３（ａ）（ｂ）は、それぞれダイオードの特性を示す図。
【図４】ダイオードテストの一例を示すものであり、テスト時の電位の関係を示す図。
【図５】ダイオードテストの他の例を示すものであり、テスト時の電位の関係を示す図。
【図６】ダイオードテストの他の例を示すものであり、テスト時の電位の関係を示す図。
【図７】第１の実施形態を示すフローチャート。
【図８】第１の実施形態の第１の変形例を示すフローチャート。
【図９】第１の実施形態の第２の変形例を示すフローチャート。
【図１０】第１の実施形態の第３の変形例を示すフローチャート。
【図１１】第１の実施形態の第４の変形例を示すフローチャート。
【図１２】第２の実施形態を示すフローチャート。
【図１３】抵抗変化型メモリが適用されるアレイ構造を示す図。
【図１４】第３の実施形態を示すフローチャート。
【図１５】第４の実施形態に適用されるメモリカードを示す構成図。
【図１６】第４の実施形態を示すフローチャート。
【図１７】第５の実施形態を示すフローチャート。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１に示す不揮発性半導体記憶装置１０は、例えばメモリセルアレイ１１、カラムゲート１２、センスアンプ１３、ロウデコーダ１４、アドレスバッファ１５、コマンドバッファ１６、制御回路１７、電圧生成回路１８、入出力バッファ１９、パワーオンリセット回路２０、ヒューズ用レジスタ２１を有している。
【００１６】
メモリセルアレイ１１は、ＲＯＭヒューズ１１−１を含んでいる。このＲＯＭヒューズ１１−１は、後述するように、リダンダンシー情報や最適な電圧設定情報を記憶している。
【００１７】
入出力バッファ１９はデータバスを経由してコマンド、アドレスなどの情報を受け保持する。アドレスバッファ１５は入出力バッファ１９から供給されたアドレスを受け、このアドレスをカラムゲート１２、ロウデコーダ１４に供給する。カラムゲート１２、ロウデコーダ１４は、アドレスに従って、メモリセルアレイのビット線、ワード線をそれぞれ選択する。
【００１８】
コマンドバッファ１６は、入出力バッファ１９から供給されたコマンドを受ける。制御回路１７は、コマンドバッファ１６で受けたコマンドに基づき、制御信号を発生する。電圧発生回路１８は、制御回路７１の制御信号の基づき、セルの基本動作としての書き込み、消去、読み出しなどに必要な電圧を発生する。
【００１９】
パワーオンリセット回路２０は、電源投入時に不揮発性半導体記憶装置１０の動作に必要な初期設定を実行する。ヒューズ用レジスタ２１は、不揮発性半導体記憶装置１０の動作に必要な設定情報を記憶する。
【００２０】
図２は、図１のメモリセルアレイ１１の構成を示している。メモリセルアレイ１１は、例えば２つの抵抗変化型メモリ（以下、単にメモリセルＭＣとも称す）が積層された２層構造とされている。各メモリセルＭＣは、共有のビット線ＢＬ１〜ｎと、ワード線ＷＬ１１〜１ｎ、ワード線ＷＬ２１〜２ｎの交差点に配置されている。また、各メモリセルＭＣは、抵抗可変素子ＲとダイオードＤの直列回路により構成されている。
【００２１】
（第１の実施形態）
図３（ａ）（ｂ）は、正常なダイオードと不良ダイオードのＩ−Ｖ特性を示している。図３（ｂ）は、図３（ａ）の特性を対数スケールで示している。
【００２２】
通常、正常なダイオードは、図３（ａ）（ｂ）に実線で示すように、逆方向バイアス時に数ｐＡ程度の非常に小さいリーク電流が流れ、順方向バイアス時に整流性を示し、電圧を上げるに従って指数関数的に電流が増加する。一般に、ダイオードの順方向電圧ＶＦ（＝約０．７Ｖ）付近を境界として、０〜ＶＦが微小リーク電流領域、ＶＦ以上が大電流となる。
【００２３】
これに対して、破壊されたダイオードは、図３（ａ）（ｂ）に破線で示すように、整流性を示さず、オーミック特性になってしまうことが想定される。このため、ダイオードのテストは、図３（ａ）に示す電圧ＶＰ１（負電圧）又はＶＰ２をメモリセルに印加した時の電流値を検出することにより、ダイオードが正常か不良かを判断することができる。つまり、電圧ＶＰ１又はＶＰ２をセルに印加したときメモリセルに流れる電流値をセンスアンプで検知することにより、検知した電流値が予め設定された規定値よりも多ければ不良、少なければ正常であるとダイオードの状態を判断することができる。このテストを以下ダイオードテストと呼ぶ。
【００２４】
図４、図５、図６は、ダイオードテストにおける電位の関係を示している。図４は、図３に示す電圧ＶＰ２によるダイオードテスト時の電位を示し、図５、図６は、図３に示す電圧ＶＰ１によるダイオードテスト時の電位を示している。但し、図３に示す電圧ＶＰ１は負電圧であるが、図５、図６は、ワード線側の電圧をビット線側の電圧よりも高くすることにより、相対的に負電圧となるようにしている。
【００２５】
図４に示す順方向バイアスによるダイオードテストの場合、選択ビット線の電圧ＶＳＢがＶＰ２に設定され、非選択ビット線の電圧ＶＵＢが０Ｖに設定される。また、選択ワード線電圧ＶＳＸが０Ｖに設定され、非選択ワード線ＶＵＸがＶＰ２に設定される。この状態において、選択セルに流れる電流がカラムゲート１２を介してセンスアンプ１３により検出される。
【００２６】
図５に示す逆方向バイアスによるダイオードテストの場合、選択ビット線の電圧ＶＳＢが０Ｖに設定され、非選択ビット線の電圧ＶＵＢが｜ＶＰ１｜に設定される。また、選択ワード線電圧ＶＳＸが｜ＶＰ１｜に設定され、非選択ワード線ＶＵＸも｜ＶＰ１｜に設定される。すなわち、これらの電位の関係が、ＶＳＸ＝ＶＵＸ＝ＶＵＢ＝｜ＶＰ１｜に設定され、電流をモニタする配線、つまり、選択ワード線と選択ビット線に接続されたセルのみに電流が流れ、それ以外のセルに電流が流れないようにワード線とビット線の電位が設定される。この状態において、選択セルに流れる電流がワード線ドライバ１４を介してモニタ回路２２により検出される。このモニタ回路２２は、例えば図示せぬテスト装置に設けられ、ダイオードテスト時にワード線ドライバ１４に接続される。
【００２７】
図６に示す逆方向バイアスによるダイオードテストの場合、選択ビット線の電圧ＶＳＢが０Ｖに設定され、非選択ビット線の電圧ＶＵＢも０Ｖに設定される。また、選択ワード線電圧ＶＳＸが｜ＶＰ１｜に設定され、非選択ワード線ＶＵＸが０Ｖに設定される。すなわち、これらの電位の関係が、ＶＳＢ＝ＶＵＸ＝ＶＵＢ＝０Ｖに設定され、電流をモニタする配線、つまり、選択ワード線と選択ビット線に接続されたセルのみに電流が流れ、それ以外のセルに電流が流れないようにワード線とビット線の電位が設定される。この状態において、選択セルに流れる電流がカラムゲート１２を介してセンスアンプ１３により検出される。
【００２８】
尚、上記各ダイオードテストにおいて、電圧ＶＰ１の電圧は次のようにして定められる。ダイオード特性により異なるが、−１Ｖ〜０Ｖの電圧に対して正常なダイオードに流れる電流は、数ｐＡ以下である。このため、この電流をモニタすることは困難である。したがって、数ｐＡ以上の電流が流れ、高電圧ではないレベルとして、電圧｜ＶＰ１｜は例えば＋２Ｖに設定される。
【００２９】
また、電圧ＶＰ２は、０〜ＶＦ（０．７Ｖ）の間に設定されるが、ダイオードの特性により順方向電圧ＶＦに誤差が生じる可能性がある。このため、電圧ＶＰ２は、例えばＶＦ／２に設定される。
【００３０】
図７は、第１の実施形態を示している。第１の実施形態は、不揮発性半導体記憶装置の製造工程に含まれる例えばダイソートテストに、ダイオードテストを組み入れた動作シーケンスを示している。
【００３１】
図７に示すように、不揮発性半導体記憶装置に書き込みコマンドが入力されると、書き込みシーケンスが起動され、書き込みアドレス、及び書き込み電圧が設定される（Ｓ１）。通常のダイソートテストの場合、この状態より書き込み動作が実行される。しかし、第１の実施形態の場合、書き込み動作が実行される前にダイオードテストが実行される（Ｓ２）。
【００３２】
このダイオードテストは、図４乃至図６に示す電位関係の１つを用いて実行される。この後、ダイオードテストの結果が判定される（Ｓ３）。この判定の結果、ダイオードの不良が検出されたことを示すフェイルの場合、ステータスデータがフェイルとされ、書き込みができない不良セルであることが外部に通知される（Ｓ４）。
【００３３】
また、ステップＳ３の判定の結果、ダイオードの不良が検出されなかった場合、すなわち、ダイオードテストがパスした場合、書き込み電圧が設定され（Ｓ５）、メモリセルに対して書き込み動作が実行される。すなわち、ループ回数がインクリメントされ（Ｓ６）、書き込み動作が実行される（Ｓ７）。
【００３４】
この後、書き込みができたかどうかを確認するためのベリファイ電圧がセットされ（Ｓ８）、ベリファイリードが実行される（Ｓ９）。次いで、ベリファイの結果、書き込みが不十分かどうかが判別される（Ｓ１０）。すなわち、抵抗変化素子の抵抗値が十分高抵抗であるかどうかが抵抗変化型メモリに流れる電流値に基づき判別される。書き込みが不十分である場合、ループ回数（書き込み回数）が規定値以内かどうか判別される（Ｓ１１）。ループ回数が規定値以内である場合、書き込み電圧Ｖｐｇｍが微小電圧Ｖｓｔｐだけ上昇され（Ｓ１２）、再度書き込みが実行される。
【００３５】
また、ステップＳ１０で書き込みが十分と判断された場合、ダイオードが正常で書き込みが正常に終了される。また、ステップＳ１１において、ループ回数が規定値以上に達した場合、書き込み不良とされる（Ｓ４）。
【００３６】
上記第１の実施形態によれば、ダイソートテストの書き込み時に、抵抗変化型メモリに逆バイアス電圧を印加することにより、抵抗変化型メモリを構成するダイオードの不良を検出している。このため、不揮発性半導体記憶装置の製造時に発生した不良ダイオードを確実に検出することができ、不良ダイオードを除去して、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００３７】
（第１の実施形態の第１の変形例）
図８は、第１の実施形態の第１の変形例を示している。図８において、図７と同一部分には同一符号を付し、異なる部分についてのみ説明する。以下の実施形態、及び変形例においても同一部分には同一符号を付している。
【００３８】
第１の実施形態は、抵抗変化型メモリの書き込み前のみにおいて、ダイオードテストを行った。この場合、ダイオードテスト後の書き込みにおいてダイオードが壊れた場合、ダイオードの不良を検出することができない。
【００３９】
そこで、第１の変形例は、書き込み動作の終了後に再度ダイオードテストを行い、ダイオードが正常かどうかをチェックしている。つまり、書き込みシーケンス内において、書き込み動作が実行されるたびに、ダイオードテストが実行される。
【００４０】
すなわち、図８において、ベリファイリード（Ｓ９）及び判定（Ｓ１０）の後、例えば書き込みが不十分である場合、ダイオードテスト（Ｓ２１）が実行される。このダイオードテストは、ステップＳ２のダイオードテストと同様に行われる。このダイオードテスト後、ダイオードテストの結果がパスかフェイルか判定される（Ｓ２２）。フェイルの場合、書き込みシーケンスが終了され、ステータスデータがフェイルとされ、書き込みができない不良セルであることが外部に通知される（Ｓ４）。
【００４１】
また、ダイオードテストがパスした場合で、ループ回数が規定値以内の場合（Ｓ１１）、プログラム電圧がステップアップされ（Ｓ１２）、再度書き込み動作が行われる。
【００４２】
上記第１の変形例によれば、ダイソートテストによるデータの書き込み動作の後にもダイオードテストを実行している。このため、データの書き込み動作において、ダイオードが破壊された場合、その破壊されたダイオードを検出することができる。したがって、出荷前に不良ダイオードをスクリーニングすることができ、不揮発性半導体記憶装置の信頼性を一層向上させることができる。
【００４３】
（第１の実施形態、第２の変形例）
図９は第１の実施形態の第２の変形例を示している。
【００４４】
上記第１の変形例は、書き込みループ内で書き込み動作を実行する毎にダイオードテストを行った。このため、不揮発性半導体記憶装置のテストに要する時間が長くなる。
【００４５】
そこで、第２の変形例は、書き込み動作を実行する毎にダイオードテストを行うのではなく、書き込み動作前と書き込み動作が終了してからダイオードテストを行う。
【００４６】
すなわち、図９に示すように、ステップ１０のベリファイの結果、書き込みが正常に終了した場合、ダイオードテストが実行される（Ｓ２１）。この結果、テストがパスである場合、書き込み及びダイオードテストが終了し、テストがフェイルの場合、ステータスデータがフェイルとして外部に通知される（Ｓ４）。
【００４７】
上記第２の変形例によれば、書き込み後のダイオードテストが書き込みループ内ではなく、書き込みループ外において行われる。このため、書き込み毎にダイオードテストが行われないため、不揮発性半導体記憶装置のテスト時間を短縮することが可能である。
【００４８】
（第１の実施形態、第３の変形例）
上記第１の実施形態、及び第２、第３の変形例は、書き込み動作において、ダイオードテストを実行する場合について説明した。しかし、書き込みに限らず、メモリセルの消去動作においてもダイオードが破壊されることがある。
【００４９】
そこで、図１０に示す第３の変形例は、消去動作において、ダイオードテストをする場合について説明する。図１０は、図９を変形したものであり、図９の書き込み動作に関するステップＳ１、Ｓ５、Ｓ７〜Ｓ１０、Ｓ１２が、消去動作に関する動作に関するステップＳ３１、Ｓ３２、Ｓ３３〜Ｓ３６、Ｓ３７となっている。すなわち、ステップＳ３１において、消去アドレスが設定される。この後、ダイオードテストＳ２が実行されて、その結果が判別される（Ｓ３）。次いで、消去電圧が設定され（Ｓ３２）、ループ回数がインクリメントされて、消去動作が実行される（Ｓ３３）。この後、消去ベリファイ電圧が設定され（Ｓ３４）、消去ベリファイリードが行われる（Ｓ３５）。次いで、消去が十分かどうか判別され（Ｓ３６）、不十分である場合、ループ回数が規定値以内かどうか判別される（Ｓ１１）。この結果、規定値以内である場合、消去電圧Ｖｅｒｅが微小電圧Ｖｓｔｐだけステップアップされ（Ｓ３７）、再度、消去動作が実行される。この動作が繰り返され、十分に消去された場合、ステップＳ２１、２２において、ダイオードテスト及びテスト結果の判別が行われる。
【００５０】
上記第３の変形例によれば、消去動作に伴いダイオードテストを実行している。このため、消去動作において、発生したダイオードの不良を確実に検出することができ、不揮発性半導体記憶装置の信頼性を向上することができる。
【００５１】
（第１の実施形態、第４の変形例）
図１１は、読み出し動作にダイオードテストを適用したシーケンスを示している。読み出し動作は基本的に高い電圧をメモリセルに印加することはなく、メモリセルに大電流が流れることは少ない。このため、読み出し時にダイオードに不良が生じることは殆どないと考えられる。したがって、読み出し動作（Ｓ４５）の前にのみダイオードテスト（Ｓ４１）、及びテスト結果の判別ステップ（Ｓ４２）を設けている。すなわち、読み出しアドレスが設定された後（Ｓ４１）、ダイオードテスト及びテスト結果の判別が行われる。
【００５２】
上記第４の変形例によれば、読み出し動作においてもダイオードテスト及びテスト結果を実行している。このため、読み出し動作において、発生したダイオードの不良を確実に検出することができ、不揮発性半導体記憶装置の信頼性を向上することができる。
【００５３】
（第２の実施形態）
図１２は、第２の実施形態を示すものであり、図１に示すＲＯＭヒューズ１１−１の読み出し動作がある場合を想定したパワーオンシーケンスを示している。
【００５４】
不揮発性半導体記憶装置は、メモリセルアレイを用いて不良セルを冗長セルに置き換えるためのリダンダンシー情報や、チップ毎の最適な電圧設定情報をＲＯＭヒューズ１１−１に記憶している。これらの情報は、電源投入時にＲＯＭヒューズ１１−１から読み出され、チップが最適な状態に設定される。これをＲＯＭ読み出しと呼ぶことにする。このＲＯＭ読み出しの終了後にも、ダイオードに不良が生じていないかどうか、テストする必要がある。そこで、第２の実施形態は、ＲＯＭ読み出し後、毎回ダイオードテストを実行し、ダイオードに不良がないかチェックする。
【００５５】
すなわち、図１２において、チップの電源オンが検出されると（Ｓ５１）、パワーオンリセット回路２０が起動され（Ｓ５２）、ＲＯＭヒューズ１１−１に記憶されたデータが読み出されてチップの初期設定が実行される（Ｓ５３）。この後、ＲＯＭ読み出しが正常に実行できたかどうかが判別される（Ｓ５４）。この結果、ＲＯＭ読み出しが正常でない場合、スタータスフェイルとして外部に通知される（Ｓ５５）。
【００５６】
また、ＲＯＭ読み出しが正常である場合、ダイオードテストが実行される（Ｓ５６）。この結果、ダイオードの不良が検出された場合、ステータスデータがフェイルとされて外部に通知される。また、ダイオードの不良が検出されなかった場合、次のステップに移行される。
【００５７】
上記第２の実施形態によれば、電源投入後、ＲＯＭヒューズ１１−１のデータが読み出された後、ダイオードテストを実行し、ダイオードの不良を検出している。このため、ＲＯＭヒューズ１１−１の読み出しに伴いダイオードに不良が生じた場合、例えばバッドセル（Bad cell）のマーキングを行い、不良のある領域を不良ブロックとすることができる。あるいは、リダンダンシー置き換え機能を用いて、不良ダイオードを有するメモリセルを冗長セルの置き換え、良品とすることも可能である。
【００５８】
また、チップに上記ダイオードテストの機能を組み込むことも可能である。この場合、ユーザーの使用時に電源投入後、ダイオードの不良が検出された場合、制御回路２０が有するリダンダンシー置き換え機能を用いて、不良ダイオードを有するメモリセルを冗長セルの置き換えることも可能である。
【００５９】
（第３の実施形態）
図１３は、抵抗変化型メモリが適用されるアレイ構造を示している。抵抗変化型メモリは、前述したように電流の変化が大きい。このため、１セル当りの電流量が大きい。また、大容量化に伴うセルアクセスの高速化を図るため、１回のアクセスで多数のセルを同時にアクセスすることが必要である。したがって、チップ全体として消費電流が非常に大きくなる。しかし、近傍に位置する多数のセルをアクセスする場合と、分散している多数のセルをアクセスする場合とでは、配線の寄生抵抗による電位降下に大きな差が出る。すなわち、近傍に位置する多数のセルをアクセスする場合、アクセスセルまでの途中の配線に流れる電流が集中する。また、分散している多数のセルをアクセスする場合、アクセスセルまでの途中の配線に流れる電流が分散する。配線に流れる電流が分散する場合、配線に流れる電流が集中する場合に比べて、配線の寄生抵抗による電位降下が小さくなる。したがって、抵抗変化型メモリのアレイ構成は、電流の集中を抑制して電位降下を小さくすることが主流になると考えられる。
【００６０】
図１３は、電流を分散したアレイ構成の例を示している。図１３に示すように、セルアレイは複数のアレイに分かれている。これをマット（ＭＡＴ）と呼ぶことする。すなわち、チップ６１は、複数のＭＡＴ６２を有している。各ＭＡＴ６２は、８Ｍｂｉｔ、１６Ｍｂｉｔ、３２Ｍｂｉｔといった容量のセルアレイ６３に対して、複数個のカラムゲート６４ａ、６４ｂ、センスアンプ（Ｓ／Ａ）６５ａ、６５ｂが接続されている。
【００６１】
図１３に示すＭＡＴ６２の数が６４個であるとした場合、セルアレイ６３をアクセスするとき、１６個のＭＡＴが同時にアクセスされる、あるいは３２個のＭＡＴが同時にアクセスされる、あるいは６４個のＭＡＴが同時アクセスされる。各ＭＡＴが１６ビットアクセスする場合、チップ全体の合計アクセスセル数は、１６ｂｉｔ×同時アクセスＭＡＴ数となる。合計のアクセスセル数は、消費電流の許容最大値、及びパフォーマンスにより決まる。
【００６２】
図１４は、第３の実施形態に係わり、上記アレイ構成において、ダイオードテストを行う場合を示している。通常のアクセスは、消費電流を考慮して全マットをアクセスする全選択モードは使用しない。これに対して、ダイオードの不良検出は、テスト時間を短縮することが重要である。但し、不良頻度により検出精度が変わることに留意してテストを行う必要がある。
【００６３】
図１４において、先ず、例えば１つのＭＡＴ内の全セルを選択するＭＡＴ内全選択モードが設定される（Ｓ７１）。この後、ダイオードテストのアドレスが設定される（Ｓ７２）。次いで、ダイオードテストが実行される（Ｓ７３）、テスト結果が判別される（Ｓ７４）。このダイオードテストは、１つのＭＡＴに流れる電流値を検出し、この電流値と基準値とが比較される。この比較の結果、基準値以上の電流が検出された場合、ダイオードに不良があると判断され、ステータスデータがフェイルとして外部に通知される（Ｓ７５）。また、比較の結果ＭＡＴに流れる電流が基準値以内である場合、このＭＡＴのテストが終了される。
【００６４】
上記第３の実施形態によれば、メモリセルアレイが複数のＭＡＴ６２により構成されている場合において、各ＭＡＴのダイオードの不良を検出することができる。しかも、これらＭＡＴ６２に含まれるセル数は、ＭＡＴ毎に分割せず全ＭＡＴのビット線及びワード線を共通接続した場合のメモリセルアレイに比べて格段に少ないため、電流集中を抑制してダイオードを短時間にテストすることができる。
【００６５】
尚、第３の実施形態は図１４に限定されるものではなく、例えば全ＭＡＴを選択する全ＭＡＴ選択モードにおいて、ＭＡＴ内の少数のセルをアクセスすることにより、ダイオードテストを実行することも可能である。
【００６６】
また、図１４に示す例において、ステータスデータがフェイルのＭＡＴに対して、再度ダイオードテストを行い、不良ダイオードを特定することも可能である。
【００６７】
（第４の実施形態）
図１５、図１６は、第４の実施形態を示している。第４の実施形態は、コントローラを有する例えばメモリカードに不揮発性半導体記憶装置を適用した例を示している。
【００６８】
すなわち、図１５に示すように、メモリカード８１は、コントローラ８２と不揮発性半導体記憶装置１０のメモリチップ８３を有している。コントローラ８２はメモリチップ８３の書き込み、消去、読み出し等の基本動作を制御する。さらに、コントローラ８２は、上述したダイオードテストを行う。
【００６９】
図１６において、先ず、コントローラ８２からメモリチップ８３にダイオードテストを行うためのコマンド及びアドレスが供給され、メモリチップ８３においてダイオードテストが実行される（Ｓ８１）。ダイオードテストの結果は、メモリチップ８３からステータスデータとして出力され、コントローラ８２に供給される。コントローラ８２は、ステータスデータを確認する（Ｓ８２，Ｓ８３）。ステータスデータがフェイルを示す場合、コントローラ８２は、不良アドレスを登録し（Ｓ８４）、不良アドレスを使用しないようにする。
【００７０】
上記第４の実施形態によれば、コントローラ８２を有するメモリカード８１において、コントローラ８２の制御の下にダイオードの不良を検出することが可能である。このため、ダイソートテスト時に限らず、出荷後、ユーザーによる使用状態においてもダイオードの不良を検出することが可能である。
【００７１】
尚、第４の実施形態は、不揮発性半導体記憶装置１０がメモリカードに適用される場合について説明したが、メモリカードに限定されるものではなく、コントローラを有する他の電子装置に適用可能なことは言うまでもない。
【００７２】
（第５の実施形態）
図１７は、第５の実施形態を示している。第５の実施形態も第４の実施形態と同様に、コントローラを有するメモリカードの例であり、書き込み、消去、読み出しなどの基本動作の前にダイオードテストを行うときのシーケンスを示している。第４の実施形態と同様にメモリカードに限定されるものではない。
【００７３】
図１７において、コントローラ８２からのコマンド及びアドレスに応じてメモリチップ８３において、ダイオードテストが実行され、その結果としてのステータスデータがコントローラ８２に供給される（Ｓ９１〜Ｓ９３）。コントローラ８２は、ステータスデータがフェイルである場合、リダンダンシー置き換え機能により不良セルを冗長セルに置き換え可能かどうか判断する（Ｓ９４）。この結果、置き換え可能である場合、不良セルが冗長セルに置き換えられる（Ｓ９５）。この後、書き込み、消去、読み出しなどの基本動作が実行される（Ｓ９６）。また、置き換え不可能な場合、ステータスデータがフェイルとして外部に通知される（Ｓ９５）。さらに、上記ステップＳ９３において、ステータスデータがパスである場合、書き込み、消去、読み出しなどの基本動作が実行される（Ｓ９６）。
【００７４】
上記第５の実施形態によれば、書き込み、消去、読み出しなどの基本動作が実行される前にダイオードテストが実行され、この結果、ダイオードの不良が検出された場合、不良の置換が可能かどうか判断され、可能である場合、不良セルが冗長セルに置換される。このため、書き込み、消去、読み出しなどの動作を正常に行うことが可能である。
【００７５】
尚、本発明は、上記各実施形態や変形例に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。
【符号の説明】
【００７６】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１１−１…ＲＯＭヒューズ、１３…センスアンプ、１４…ロウデコーダ、１７…制御回路、２０…パワーオンリセット回路、ＢＬ１〜ＢＬｎ…ビット線、ＷＬ１１〜ＷＬ１ｎ、ＷＬ２１〜ＷＬ２ｎ…ワード線、ＭＣ…メモリセル、８１…メモリカード、８２…コントローラ、８３…メモリチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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