(57)【要約】【課題】高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することが可能な半導体試験装置を実現する。【解決手段】異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイスの試験を行い、被試験対象デバイスからの出力信号に応じて低速側判定結果データと高速側判定結果データを取得し、低速側判定結果データと高速側判定結果データの論理和であるＤＵＴ判定結果データと高速側判定結果データを表示部に表示する半導体試験装置において、低速側パターンデータの区切りを示す低速区切り信号の周期毎に高速側判定結果データに含まれるフェイル数をカウントし、カウント値を記憶するフェイル制御部と、カウント値に従って高速側判定結果データをＤＵＴ判定結果データに同期させて表示部に表示させる演算制御部とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイスの試験を行い、この被試験対象デバイスからの出力信号に応じて低速側判定結果データと高速側判定結果データを取得し、前記低速側判定結果データと前記高速側判定結果データの論理和であるＤＵＴ判定結果データと前記高速側判定結果データを表示部に表示する半導体試験装置において、
前記低速側パターンデータの区切りを示す低速区切り信号の周期毎に前記高速側判定結果データに含まれるフェイル数をカウントし、このカウント値を記憶するフェイル制御部と、
前記低速側判定結果データまたは前記高速側判定結果データにフェイルが存在するサイクルについて、前記カウント値に従って前記高速側判定結果データを前記ＤＵＴ判定結果データに同期させて前記表示部に表示させる演算制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記フェイル制御部は、
前記低速側パターンデータの区切りを示す低速区切り信号の周期毎に前記高速側判定結果データに含まれるフェイル数をカウントしてカウント値を出力するフェイル数カウント回路と、
このフェイル数カウント回路でカウントされた前記カウント値を記憶するメモリと
を有することを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイス（以下、ＤＵＴ（Device Under Test））の試験を行い、ＤＵＴからの出力信号に応じて得られる低速側判定結果データと高速側判定結果データに基づいた判定結果を表示部に表示する半導体試験装置に関し、詳しくは、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみを取り込んだ場合でも、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することが可能な半導体試験装置に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの種類によっては、高速で動作する信号ピンとこの信号よりも低速で動作する信号ピンとをそれぞれ有するデバイスが出てきている。このようなデバイスには、例えば、ＳＯＣ（System On a Chip）と呼ばれ、複数の機能が１つのチップに混載されているデバイスや、液晶ディスプレイの液晶セルを駆動するＬＣＤ（Liquid Crystal Display）ドライバＩＣ（Integrated Circuit）等がある。
【０００３】
このような、動作速度の異なる信号ピンを有する半導体デバイスの試験に対応するため、近年の半導体試験装置は、高速で動作するブロックと低速で動作するブロックとを有している場合が多くなってきている。このような構成をとる理由の１つとして、半導体試験装置の全てのブロック（ピン）を高速信号に対応させてしまうと、装置自体のコストが大幅にアップしてしまうということが挙げられる。
【０００４】
図４は、従来の半導体試験装置の一例を示した構成図である。
図４において、ＤＵＴ１００は、被試験対象デバイスである。スタートトリガ制御回路１は、ＤＵＴ１００を試験するための手順が記述されているテストプログラムに基づいて、高速側スタートトリガ信号と低速側スタートトリガ信号をそれぞれ出力する。
【０００５】
高速パターン発生部２は、メモリ２１、パターンアドレス制御回路２２およびフェイル取込メモリ２３を有している。メモリ２１は、テストプログラムが予め記憶されている。パターンアドレス制御回路２２は、メモリ２１に記憶されているテストプログラムに応じて高速側パターンアドレスおよび低速側パターンデータの区切りを示す低速区切り信号を出力する。フェイル取込メモリ２３は、ＤＵＴ１００の出力信号と期待値の一致または不一致を示す高速側判定結果データを取り込み、記憶する。
【０００６】
低速パターン発生部３は、メモリ３１、パターンアドレス制御回路３２およびフェイル取込メモリ３３を有している。メモリ３１は、テストプログラムが予め記憶されている。パターンアドレス制御回路３２は、メモリ３１に記憶されているテストプログラムに応じて低速側パターンアドレスを出力する。低速側パターンアドレスは、高速側パターンアドレスよりも低速であるとする。フェイル取込メモリ３３は、ＤＵＴ判定結果データを取り込み、記憶する。
【０００７】
高速タイミング発生部４は、パターンメモリ４１および比較判定回路４２を有している。パターンメモリ４１は、ＤＵＴ１００に出力する試験信号や期待値のレベルを決定する高速側パターンデータが予め記憶されており、パターンアドレス制御回路２２から入力される高速側パターンアドレスに応じて、高速側パターンデータを出力する。実際には、ＤＵＴ１００へ出力する試験信号は、この高速側パターンデータをドライバ回路（図示せず）でレベル変換して出力する。
【０００８】
比較判定回路４２は、ＤＵＴ１００からの出力信号とパターンメモリ４１からの期待値がそれぞれ入力される。そして、ＤＵＴ１００からの出力信号を予め設定された比較電圧で比較し、この結果得られたレベル（ハイレベル、ローレベル、またはハイインピーダンスのいずれか）とパターンメモリ４１からの期待値との一致または不一致を判定して高速側判定結果データを出力する。
【０００９】
低速タイミング発生部５は、パターンメモリ５１および比較判定回路５２を有している。パターンメモリ５１は、ＤＵＴ１００に出力する試験信号や期待値のレベルを決定する低速側パターンデータが予め記憶されており、パターンアドレス制御回路３２から入力される低速側パターンアドレスに応じて、低速側パターンデータを出力する。実際には、ＤＵＴ１００へ出力する試験信号は、この低速側パターンデータをドライバ回路（図示せず）でレベル変換して出力する。
【００１０】
比較判定回路５２は、ＤＵＴ１００からの出力信号とパターンメモリ５１からの期待値がそれぞれ入力される。そして、ＤＵＴ１００からの出力信号を予め設定された比較電圧で比較し、この結果得られたレベル（ハイレベル、ローレベル、またはハイインピーダンスのいずれか）とパターンメモリ５１からの期待値との一致または不一致を判定して低速側判定結果データを出力する。
【００１１】
フェイル制御部６は、同期化回路６１およびＤＵＴフェイル回路６２を有している。同期化回路６１は、高速パターン発生部２のパターンアドレス制御回路２２からの低速区切り信号および高速タイミング発生部４からの高速側判定結果データがそれぞれ入力され、高速側判定結果データを低速区切り信号を用いて低速側判定結果データに同期化した同期化高速側判定結果データを出力する。ＤＵＴフェイル回路６２は、同期化回路６１からの同期化高速側判定結果データおよび低速タイミング発生部５の比較判定回路５２からの低速側判定結果データがそれぞれ入力され、低速区切り信号の周期で同期化高速側判定結果データと低速側判定結果データとの論理和をとり、この論理和をＤＵＴ判定結果データとして出力する。
【００１２】
表示部７は、ＣＲＴや液晶ディスプレイ等の表示装置から構成される。演算制御部８は、高速パターン発生部２のフェイル取込メモリ２３からの高速側判定結果データおよびフェイル制御部６のＤＵＴフェイル回路６２からのＤＵＴ判定結果データがそれぞれ入力され、半導体試験装置のユーザの要求に応じてこれらのデータを表示部７に表示させる。なお、ＤＵＴ判定結果データは、高速側判定結果データの情報も含んでいるため、低速区切り信号の周期毎のＤＵＴのパスまたはフェイルを示すサマリ情報として扱われる。
【００１３】
このような半導体試験装置の動作を図５および図６を用いて説明する。
図５は、高速側パターンデータと低速側パターンデータの動作タイムチャートの一例である。図６は、ＤＵＴフェイル回路６２における高速→低速の同期化のタイムチャートの一例である。
【００１４】
半導体試験装置のユーザから試験開始の指示を受けると、スタートトリガ制御回路１は、高速側スタートトリガ信号と低速側スタートトリガ信号をそれぞれ出力する。高速パターン発生部２のパターンアドレス制御回路２２は、高速側スタートトリガ信号を受信すると、メモリ２１からテストプログラムを読み出し、このテストプログラムに応じて高速側パターンアドレスおよび低速区切り信号を出力する。
【００１５】
同様に、低速パターン発生部３のパターンアドレス制御回路３２は、低速側スタートトリガ信号を受信すると、メモリ３１からテストプログラムを読み出し、このテストプログラムに応じて低速側パターンアドレスを出力する。なお、高速パターン発生部２のメモリ２１に記憶されているテストプログラムと、低速パターン発生部３のメモリ３１に記憶されているテストプログラムは異なるが、高速パターン発生部２と低速パターン発生部３の動作が同期するようにハードウェアまたはソフトウェアで制御されるものとする。
【００１６】
高速側パターンデータ、低速側パターンデータ、および、低速区切り信号は、図５に示すように、それぞれ出力される。すなわち、低速区切り信号は、低速側パターンデータの区切りのタイミングでアサートされ、高速側パターンデータの区切りのタイミングと低速側パターンデータの区切りのタイミングは一致している。
【００１７】
高速タイミング発生部４のパターンメモリ４１は、受信した高速側パターンアドレスに応じて、該当するアドレスに記憶されている高速側パターンデータを読み出して出力する。同様に、低速タイミング発生部５のパターンメモリ５１は、受信した低速側パターンアドレスに応じて、該当するアドレスに記憶されている低速側パターンデータを読み出して出力する。
【００１８】
ＤＵＴ１００には、パターンメモリ４１から出力された高速側パターンデータに基づいた高速側試験信号およびパターンメモリ５１から出力された低速側パターンデータに基づいた低速側試験信号がそれぞれ入力される。ＤＵＴ１００は、高速側試験信号に応じた高速側出力信号および低速側試験信号に応じた低速側出力信号をそれぞれ出力する。
【００１９】
一方、高速タイミング発生部４のパターンメモリ４１は、受信した高速側パターンアドレスに応じて、該当するアドレスに記憶されている高速側期待値を読み出して出力する。同様に、低速タイミング発生部５のパターンメモリ５１は、受信した低速側パターンアドレスに応じて、該当するアドレスに記憶されている低速側期待値を読み出して出力する。
【００２０】
そして、高速タイミング発生部４の比較判定回路４２は、ＤＵＴ１００からの高速側出力信号と予め設定されている比較電圧とを比較し、この比較結果とパターンメモリ４１からの高速側期待値との一致または不一致を判定する。具体的には、比較電圧はハイ側比較電圧（以下、ＶＯＨという）とロー側比較電圧（以下、ＶＯＬという）の２種類あり、比較結果は、高速側出力信号の電圧レベルがＶＯＨの電圧レベルよりも高い時はＨ（ハイレベル）、高速側出力信号の電圧レベルがＶＯＬの電圧レベルよりも低い時はＬ（ローレベル）、高速側出力信号の電圧レベルがＶＯＨとＶＯＬの間の電圧レベルの時はＺ（ハイインピーダンス）となる。
【００２１】
高速タイミング発生部４の比較判定回路４２は、比較結果とパターンメモリ４１からの高速側期待値が一致している時には、パス(PASS)と判定して高速側判定結果データをローレベルで出力する。一方、高速タイミング発生部４の比較判定回路４２は、比較結果とパターンメモリ４１からの高速側期待値が一致していない時には、フェイル(FAIL)と判定して高速側判定結果データをハイレベルで出力する。
【００２２】
同様に、低速タイミング発生部５の比較判定回路５２は、ＤＵＴ１００からの低速側出力信号と予め設定されている比較電圧とを比較し、この比較結果とパターンメモリ５１からの低速側期待値との一致または不一致を判定する。低速タイミング発生部５の比較判定回路５２は、比較結果とパターンメモリ５１からの低速側期待値が一致している時には、パス(PASS)と判定して低速側判定結果データをローレベルで出力する。一方、低速タイミング発生部５の比較判定回路５２は、比較結果とパターンメモリ５１からの低速側期待値が一致していない時には、フェイル(FAIL)と判定して低速側判定結果データをハイレベルで出力する。
【００２３】
高速タイミング発生部４のフェイル取込メモリ２３は、高速タイミング発生部４の比較判定回路４２からの高速側判定結果データを取り込む。フェイル制御部６の同期化回路６１は、高速パターン発生部２のパターンアドレス制御回路２２からの低速区切り信号および高速タイミング発生部４からの高速側判定結果データがそれぞれ入力され、高速側判定結果データを低速区切り信号を用いて低速側判定結果データに同期化した同期化高速側判定結果データを出力する。
【００２４】
具体的には、図６に示すように、低速区切り信号の周期毎にその周期内の高速側判定結果データの論理和をとり、同期化高速側判定結果データとして出力する。ＤＵＴフェイル回路６２は、同期化回路６１からの同期化高速側判定結果データおよび低速タイミング発生部５の比較判定回路５２からの低速側判定結果データがそれぞれ入力され、低速区切り信号の周期で同期化高速側判定結果データと低速側判定結果データとの論理和をとり、この論理和をＤＵＴ判定結果データとして出力する。
【００２５】
低速パターン発生部３のフェイル取込メモリ３３は、ＤＵＴフェイル回路６２からのＤＵＴ判定結果データを順次取り込む。演算制御部８は、高速パターン発生部２のフェイル取込メモリ２３からの高速側判定結果データおよびフェイル制御部６のＤＵＴフェイル回路６２からのＤＵＴ判定結果データがそれぞれ入力され、半導体試験装置のユーザの要求に応じてこれらのデータを表示部７に表示させる。
【００２６】
特許文献１には、比較的低速なＬＳＩテスタを基本に安価な構成で、チャネル数の減少及びパターンの発生に関して制約を伴わずにより高速な試験モードを可能とし、且つ、フォーマット・オンザフライも可能とするＬＳＩテスタが記載されている。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平５−８７８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
しかし、図４に示す従来例では、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみをフェイル取込メモリ２３またはフェイル取込メモリ３３に取り込んだ場合、フェイル取込メモリ２３とフェイル取込メモリ３３はそれぞれ独立して取り込みを行っており、それぞれ取り込んだ高速側判定結果データとＤＵＴ判定結果データを対応付ける情報を持たないため、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することができないという問題があった。
【００２９】
具体的に図７を用いて説明する。図７は、従来例における低速側判定結果データと高速側判定結果データの取り込み例である。図７（ａ）は、比較判定回路４２から出力される高速側判定結果データと比較判定回路５２から出力される低速側判定結果データを時系列に示している。図７（ａ）において、低速側判定結果データは、FAIL→PASS(No.1)→PASS(No.2)となっている。一方、高速側判定結果データは、低速側判定結果データがFAILのサイクル中に、FAIL(No.1)→PASS→FAIL(No.2)と変化している。これは、低速側判定結果データの１サイクル中に、高速側では３サイクルの動作が行われていることを示している。
【００３０】
さらに、高速側判定結果データは、低速側判定結果データがPASS(No.1)のサイクル中に、FAIL(No.3)→PASSと変化し、低速側判定結果データがPASS(No.2)のサイクル中に、FAIL(No.4)→FAIL(No.5)→PASS→FAIL(No.6)と変化している。
【００３１】
図７（ｂ）は、フェイル取込メモリ２３およびフェイル取込メモリ３３が、それぞれ取り込んだ高速側判定結果データおよびＤＵＴ判定結果データを示している。図７（ｂ）において、フェイル取込メモリ３３には、FAIL(A)→FAIL(B)→FAIL(C)が取り込まれる。FAIL(A)〜FAIL(C)がＤＵＴ判定結果データである。ここで、FAIL(B)は、低速側判定結果データがPASS(No.1)のサイクル中に高速側判定結果データにFAIL(No.3)が存在しているため、ＤＵＴフェイル回路６２で論理和がとられてFAILとなっている。同様に、FAIL(C)は、低速側判定結果データがPASS(No.2)のサイクル中に高速側判定結果データにFAIL(No.4)〜FAIL(No.6)が存在しているため、ＤＵＴフェイル回路６２で論理和がとられてFAILとなっている。
【００３２】
一方、図７（ｂ）において、フェイル取込メモリ２３には、FAIL(No.1)〜FAIL(No.6)が順次取り込まれる。図７（ｃ）は、ユーザが期待するフェイル表示の例を示している。このように、フェイル取込メモリ３３に取り込まれたフェイルのサイクル毎に高速側判定結果データのフェイルを同期して表示させたいのだが、従来例においては、取り込んだ高速側判定結果データとＤＵＴ判定結果データを対応付ける情報を持たないため、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することができなかった。
【００３３】
そこで本発明の目的は、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみを取り込んだ場合でも、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００３４】
請求項１記載の発明は、
異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイスの試験を行い、この被試験対象デバイスからの出力信号に応じて低速側判定結果データと高速側判定結果データを取得し、前記低速側判定結果データと前記高速側判定結果データの論理和であるＤＵＴ判定結果データと前記高速側判定結果データを表示部に表示する半導体試験装置において、
前記低速側パターンデータの区切りを示す低速区切り信号の周期毎に前記高速側判定結果データに含まれるフェイル数をカウントし、このカウント値を記憶するフェイル制御部と、
前記低速側判定結果データまたは前記高速側判定結果データにフェイルが存在するサイクルについて、前記カウント値に従って前記高速側判定結果データを前記ＤＵＴ判定結果データに同期させて前記表示部に表示させる演算制御部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記フェイル制御部は、
前記低速側パターンデータの区切りを示す低速区切り信号の周期毎に前記高速側判定結果データに含まれるフェイル数をカウントしてカウント値を出力するフェイル数カウント回路と、
このフェイル数カウント回路でカウントされた前記カウント値を記憶するメモリと
を有することを特徴とするものである。
【発明の効果】
【００３５】
本発明によれば、以下のような効果がある。
異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイスの試験を行い、被試験対象デバイスからの出力信号に応じて低速側判定結果データと高速側判定結果データを取得し、低速側判定結果データと高速側判定結果データの論理和であるＤＵＴ判定結果データと高速側判定結果データを表示部に表示する半導体試験装置において、低速側パターンデータの区切りを示す低速区切り信号の周期毎に高速側判定結果データに含まれるフェイル数をカウントし、このカウント値を記憶するフェイル制御部と、低速側判定結果データまたは高速側判定結果データにフェイルが存在するサイクルについて、カウント値に従って高速側判定結果データをＤＵＴ判定結果データに同期させて表示部に表示させる演算制御部とを備えたことにより、ＤＵＴ判定結果データと、同じサイクルに発生した高速側判定結果データとを対応付けられるので、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみを取り込んだ場合でも、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体試験装置の一実施例を示した構成図である。
【図２】フェイル数カウント回路の動作を説明するタイムチャートの一例である。
【図３】本発明における低速側判定結果データと高速側判定結果データの取り込み例である。
【図４】従来の半導体試験装置の一例を示した構成図である。
【図５】高速側パターンデータと低速側パターンデータの動作タイムチャートの一例である。
【図６】ＤＵＴフェイル回路における高速→低速の同期化のタイムチャートの一例である。
【図７】従来例における低速側判定結果データと高速側判定結果データの取り込み例である。
【発明を実施するための形態】
【００３７】
以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体試験装置の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図１において、図４に示す構成と異なる点は、フェイル制御部６の代わりにフェイル制御部９が設けられている点、演算制御部８の代わりに演算制御部１０が設けられている点である。
【００３８】
フェイル制御部９は、同期化回路６１、ＤＵＴフェイル回路６２、フェイル数カウント回路９１およびメモリ９２を有している。フェイル数カウント回路９１は、高速パターン発生部２のパターンアドレス制御回路２２からの低速区切り信号および高速タイミング発生部４からの高速側判定結果データがそれぞれ入力され、低速区切り信号の周期毎、すなわち、低速側判定結果データのサイクル毎に高速側判定結果データに含まれるフェイル数をカウントしてカウント値を出力する。メモリ９２は、フェイル数カウント回路９１でカウントされたカウント値を記憶する。
【００３９】
演算制御部１０は、高速パターン発生部２のフェイル取込メモリ２３からの高速側判定結果データ、低速パターン発生部３のフェイル取込メモリ３３からのＤＵＴ判定結果データおよびフェイル制御部９のメモリ９２からのカウント値がそれぞれ入力される。演算制御部１０は、低速側判定結果データまたは高速側判定結果データにフェイルが存在するサイクルのみ取り込みを行った場合に、メモリ９２に記憶されているカウント値を用いて、低速側判定結果データのサイクル毎にカウント値に従って高速側判定結果データを表示部７に表示させる。
【００４０】
このような半導体試験装置の動作を図２および図３を用いて説明する。
図２は、フェイル数カウント回路９１の動作を説明するタイムチャートの一例である。図３は、本発明における低速側判定結果データと高速側判定結果データの取り込み例である。
【００４１】
スタートトリガ制御回路１、高速パターン発生部２、低速パターン発生部３、高速タイミング発生部４、低速タイミング発生部５、同期化回路６１およびＤＵＴフェイル回路６２の各動作は、図４に示す従来例と同じため、説明を省略する。
【００４２】
フェイル数カウント回路９１は、図２に示すように、低速区切り信号の周期毎に高速側判定結果データに含まれるフェイル数をカウントする。フェイル数カウント回路９１は、低速区切り信号がアサートされる（図２の例ではハイレベルになる）と、１つ前のアサート時から今回のアサート時の期間における高速側判定結果データに含まれるフェイル数（カウント値）をメモリ９２に記憶させ、自身が保持しているカウント値を０にする。
【００４３】
図２に示す例では、フェイル数カウント回路９１は、低速区切り信号の期間Ａにおいて、高速側判定結果データに含まれるフェイルが１個なので、カウント値１を出力する。その後、フェイル数カウント回路９１は、低速区切り信号がアサートされると、カウント値を０にし、低速区切り信号の期間Ｂにおいて、高速側判定結果データに含まれるフェイルが３個なので、カウント値３を出力する。
【００４４】
図３（ａ）は、比較判定回路４２から出力される高速側判定結果データと比較判定回路５２から出力される低速側判定結果データを時系列に示しており、図７（ａ）に示す従来例と同じである。図３（ｂ）は、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみをフェイル取込メモリ２３またはフェイル取込メモリ３３に取り込んだ場合において、フェイル取込メモリ２３およびフェイル取込メモリ３３が、それぞれ取り込んだ高速側判定結果データおよびＤＵＴ判定結果データと、メモリ９２に記憶されているカウント値がそれぞれ示されている。
【００４５】
図３（ｂ）において、フェイル取込メモリ２３およびフェイル取込メモリ３３が、それぞれ取り込んだ高速側判定結果データおよびＤＵＴ判定結果データは、図７（ｂ）に示す従来例と同じである。図３（ｂ）において、ＤＵＴ判定結果データがFAIL(A)のサイクルでは、高速側判定結果データにFAIL(No.1)とFAIL(No.2)の２個のフェイルが含まれているため、メモリ９２に記憶されているカウント値が２となっている。同様に、ＤＵＴ判定結果データがFAIL(B)のサイクルでは、高速側判定結果データにFAIL(No.3)の１個のフェイルが含まれているため、メモリ９２に記憶されているカウント値が１となっており、ＤＵＴ判定結果データがFAIL(C)のサイクルでは、高速側判定結果データにFAIL(No.4)〜FAIL(No.6)の３個のフェイルが含まれているため、メモリ９２に記憶されているカウント値が３となっている。
【００４６】
図３（ｃ）は、演算制御部１０が、メモリ９２に記憶されているカウント値を用いて、低速側判定結果データのサイクル毎にカウント値に従って高速側判定結果データを表示部７に表示させた表示例である。具体的には、演算制御部１０は、ＤＵＴ判定結果データがFAIL(A)のサイクルでは、メモリ９２に記憶されているカウント値が２となっているので、このサイクル中に２個のフェイルが存在すると認識し、高速側判定結果データのFAIL(No.1)とFAIL(No.2)を同じサイクルに発生したフェイルとして対応付ける。
【００４７】
同様に、演算制御部１０は、ＤＵＴ判定結果データがFAIL(B)のサイクルでは、メモリ９２に記憶されているカウント値が１となっているので、このサイクル中に１個のフェイルが存在すると認識し、高速側判定結果データのFAIL(No.3)を同じサイクルに発生したフェイルとして対応付け、ＤＵＴ判定結果データがFAIL(C)のサイクルでは、メモリ９２に記憶されているカウント値が３となっているので、このサイクル中に３個のフェイルが存在すると認識し、高速側判定結果データのFAIL(No.4)〜FAIL(No.6)を同じサイクルに発生したフェイルとして対応付ける。
【００４８】
そして、演算制御部１０は、ＤＵＴ判定結果データと、対応付けした高速側判定結果データとを図３（ｃ）に示すように表示部７に表示させる。
【００４９】
このように、フェイル数カウント回路９１が、低速区切り信号の周期毎に高速側判定結果データに含まれるフェイル数をカウントしてカウント値をメモリ９２に記憶させ、演算制御部１０が、メモリ９２に記憶されているカウント値を用いて、低速側判定結果データのサイクル毎にカウント値に従って高速側判定結果データを表示部７に表示させることにより、ＤＵＴ判定結果データと、同じサイクルに発生した高速側判定結果データとを対応付けられるので、高速側判定結果データまたは低速側判定結果データにフェイルが存在するサイクルのみを取り込んだ場合でも、高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することができる。
【００５０】
なお、図３に示す実施例と図７に示す従来例において、説明を分かりやすくするために、FAILの後に(A)や(No.1)等を付加しているが、通常は、付加しなくてもよい。さらに、表示部７への表示は、「PASS」または「FAIL」に限定されるものでなく、「PASS」または「FAIL」と同じ意味がユーザに伝わるものであればよい。例えば、「PASS」の表示をフェイルがないということで「なし」にすると共に、「FAIL」の表示をフェイルがあるということで「あり」にしてもよい。
【符号の説明】
【００５１】
７  表示部
９  フェイル制御部
１０  演算制御部
９１  フェイル数カウント回路
９２  メモリ
【図１】
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【図２】
2011232195.tif 000004
【図３】
2011232195.tif 000005
【図４】
2011232195.tif 000006
【図５】
2011232195.tif 000007
【図６】
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【図７】
2011232195.tif 000009