(57)【要約】【課題】高アスペクト比を有する下部電極を備えたキャパシタを提供する。【解決手段】本発明の半導体装置の製造方法は、第１キャパシタホール１２１内壁にクラウン形状の第１電極１５１を形成する工程と、第１キャパシタホール１２１に連通する第２キャパシタホール１８１を上層の絶縁膜に形成する工程と、第２キャパシタホール内壁に第２電極膜１９１を形成し、第２キャパシタホールの底部の第２電極膜を除去して第２電極２０１を形成することで、第１電極の内壁面と第２電極の内壁面とを連続させる工程を有する。【選択図】図１０
2011181664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上方にキャパシタを有する半導体装置の製造方法であって、
第１キャパシタコア絶縁膜を含む第１絶縁層に、該第１絶縁層を貫通する第１キャパシタホールを形成する工程、
第１キャパシタホール内に導電体からなるクラウン形状の第１電極を形成する工程、
第１絶縁層上に、第２キャパシタコア絶縁膜を含む第２絶縁層を形成し、第２絶縁層を貫通し、第１電極上面を露出する第２シリンダホールを形成する工程、
第２シリンダホール内に、第１電極に接続される導電体からなるクラウン形状の第２電極を形成する工程、
第２電極の底部の導電体を除去する工程、
第１キャパシタコア絶縁膜及び第２キャパシタコア絶縁膜を除去して、第１電極及び第２電極の外壁面及び内壁面を露出させる工程、
露出する第１電極及び第２電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程
とを備える半導体装置の製造方法。
【請求項２】
半導体基板上方にキャパシタを有する半導体装置の製造方法であって、
第１キャパシタコア絶縁膜及び第１支持体膜を形成する工程、
第１キャパシタコア絶縁膜及び第１支持体膜を貫通する第１キャパシタホールを形成する工程、
第１キャパシタホールの内壁に第１電極を形成し、残りの第１キャパシタホール内を第１埋め込み膜で充填する工程、
第１支持体膜に第１支持体膜開口部を形成する工程、
第１支持体膜上に、第２キャパシタコア絶縁膜及び第２支持体膜を形成する工程、
第２キャパシタコア絶縁膜及び第２支持体膜を貫通し、第１キャパシタホールに連通する第２キャパシタホールを形成する工程、
第２支持体膜上及び第２キャパシタホール内壁に第２電極膜を形成する工程、
ドライエッチングにより、第２支持体膜上の第２電極膜を除去するとともに、第１埋め込み膜上の第２電極膜を除去して第１埋め込み膜の上面を露出させ、第２電極を形成する工程、
第２支持体膜に第２支持体開口部を形成する工程、
第２支持体開口部及び第１支持体開口部を介して第２キャパシタコア絶縁膜及び第１キャパシタコア絶縁膜を除去して第１電極及び第２電極の外壁面を露出させ、第１埋め込み膜を除去して、第１電極及び第２電極の内壁を露出させる工程、及び
露出する第１電極及び第２電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程
とを備える半導体装置の製造方法。
【請求項３】
第１電極は、第１支持体膜上面及び第１キャパシタホール内壁に第１電極膜を堆積し、残りの第１キャパシタホール内を第１埋め込み膜で充填した後、第１支持体膜状の第１電極膜を除去して形成される請求項２に記載の半導体装置の製造方法。
【請求項４】
第１埋め込み膜は、第１及び第２キャパシタコア絶縁膜を除去するエッチング剤で除去可能な材料で構成される請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
ドライエッチングにより第２電極を形成した後、残りの第２キャパシタホール内に第２埋め込み膜を充填し、第２電極の上面と第２支持体膜上面の高さを揃える工程を有する請求項２乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
第２埋め込み膜は、第１及び第２キャパシタコア絶縁膜を除去するエッチング剤で除去可能な材料で構成され、第１及び第２キャパシタコア絶縁膜を除去する工程において除去される請求項５に記載の半導体装置の製造方法。
【請求項７】
第２支持体膜に形成する第２支持体開口部は、第２電極上端の一部側面を露出するように形成する請求項２乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
第１支持体膜に形成する第１支持体開口部は、第１電極上端の側面を露出しないように形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
第１支持体膜に形成する第１支持体開口部は、第１電極上端の一部側面を露出するように形成する請求項７に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上方に、下部電極と、該下部電極の内壁及び外壁に容量絶縁膜を介して上部電極の形成されたキャパシタを有する半導体装置であって、
前記下部電極は、内壁面、外壁面及び底部を有するクラウン形状の第１電極と、該第１電極の上面に接続され、第１電極の内壁面及び外壁面にそれぞれ連続する内壁面及び外壁面を有するシリンダ形状の第２電極との積層構造を有し、
第１電極の上部外壁面に接する第１支持体膜と第２電極の上部外壁面に接する第２支持体膜を有する半導体装置。
【請求項１１】
第１電極は、全周で第１支持体膜と接している請求項１０に記載の半導体装置。
【請求項１２】
第１電極は、全周の一部で第１支持体膜と接している請求項１０に記載の半導体装置。
【請求項１３】
第２電極は、全周の一部で第２支持体膜と接している請求項１０乃至１２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくはキャパシタを有する半導体装置のキャパシタ下部電極の形成方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダ型（円筒型）または柱型に形成して、側壁部分をキャパシタの電極として利用することで表面積を拡大することが可能となる。
【０００３】
メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、シリンダ型のキャパシタの外壁を露出させて電極として使用する場合に、製造工程の途中で下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献１、２）。
【０００４】
また、キャパシタ電極の表面積を増加させるために、複数の電極を積層して１つの下部電極とする手法も提案されている（特許文献３）。
【０００５】
これらとは別に、キャパシタホールを多段で形成することで、各段毎はアスペクト比の低いホールとなり、ボーイング形状が形成されず、キャパシタ電極同士の短絡を抑制して、所定の静電容量を備えたキャパシタ電極を形成できる方法が、特許文献４に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００８−２８３０２６号公報
【特許文献３】特開２００４−３１１９１８号公報
【特許文献４】特開２００４−３９６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の積層構造のキャパシタは、下部電極として、１段目をプラグ構造とし、２段目をクラウン構造（シリンダ構造）としている。したがって、キャパシタの容量として使用できるのは、１段目のプラグ構造下部電極の外壁と、２段目のクラウン構造下部電極の外壁と内壁となる。さらに多段に形成する場合も、クラウン構造として形成できるのは最上層の一層のみとなる。このため、キャパシタの容量は、積層構造を形成しても下層プラグ構造の外壁面の増加分しか見込めなかった。
【０００８】
一方、特許文献４のようにキャパシタホールを多段に形成し、深いキャパシタホールに下部電極を形成する方法では、下部電極の内壁面を有効に利用できるため、所定の静電容量を備えたキャパシタが形成できる。しかしながら、アスペクト比の高いホール内にカバレッジ良く下部電極を成膜することは容易でないため、下部電極の機械的強度が低下しやすい。そのため、特許文献４では、キャパシタホールを形成するコア絶縁膜を下部電極形成後に除去し、下部電極の外壁面を露出させて容量として用いることは言及されていない。
【課題を解決するための手段】
【０００９】
本発明では、クラウン構造の電極を積層し、上層クラウン構造の底を抜くことにより、下層の内壁面も容量として利用できるようにする製造方法が提供される。
【００１０】
すなわち、本発明の一実施形態によれば、
半導体基板上方にキャパシタを有する半導体装置の製造方法であって、
第１キャパシタコア絶縁膜を含む第１絶縁層に、該第１絶縁層を貫通する第１キャパシタホールを形成する工程、
第１キャパシタホール内に導電体からなるクラウン形状の第１電極を形成する工程、
第１絶縁層上に、第２キャパシタコア絶縁膜を含む第２絶縁層を形成し、第２絶縁層を貫通し、第１電極上面を露出する第２シリンダホールを形成する工程、
第２シリンダホール内に、第１電極に接続される導電体からなるクラウン形状の第２電極を形成する工程、
第２電極の底部の導電体を除去する工程、
第１キャパシタコア絶縁膜及び第２キャパシタコア絶縁膜を除去して、第１電極及び第２電極の外壁面及び内壁面を露出させる工程、
露出する第１電極及び第２電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程
とを備える半導体装置の製造方法が提供される。
【００１１】
また、本発明の一実施形態によれば、
半導体基板上方にキャパシタを有する半導体装置の製造方法であって、
第１キャパシタコア絶縁膜及び第１支持体膜を形成する工程、
第１キャパシタコア絶縁膜及び第１支持体膜を貫通する第１キャパシタホールを形成する工程、
第１キャパシタホールの内壁に第１電極を形成し、残りの第１キャパシタホール内を第１埋め込み膜で充填する工程、
第１支持体膜に第１支持体膜開口部を形成する工程、
第１支持体膜上に、第２キャパシタコア絶縁膜及び第２支持体膜を形成する工程、
第２キャパシタコア絶縁膜及び第２支持体膜を貫通し、第１キャパシタホールに連通する第２キャパシタホールを形成する工程、
第２支持体膜上及び第２キャパシタホール内壁に第２電極膜を形成する工程、
ドライエッチングにより、第２支持体膜上の第２電極膜を除去するとともに、第１埋め込み膜上の第２電極膜を除去して第１埋め込み膜の上面を露出させ、第２電極を形成する工程、
第２支持体膜に第２支持体開口部を形成する工程、
第２支持体開口部及び第１支持体開口部を介して第２キャパシタコア絶縁膜及び第１キャパシタコア絶縁膜を除去して第１電極及び第２電極の外壁面を露出させ、第１埋め込み膜を除去して、第１電極及び第２電極の内壁を露出させる工程、及び
露出する第１電極及び第２電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程
とを備える半導体装置の製造方法が提供される。
【００１２】
また、本発明の一実施形態によれば、
半導体基板上方に、下部電極と、該下部電極の内壁及び外壁に容量絶縁膜を介して上部電極の形成されたキャパシタを有する半導体装置であって、
前記下部電極は、内壁面、外壁面及び底部を有するクラウン形状の第１電極と、該第１電極の上面に接続され、第１電極の内壁面及び外壁面にそれぞれ連続する内壁面及び外壁面を有するシリンダ形状の第２電極との積層構造を有し、
第１電極の上部外壁面に接する第１支持体膜と第２電極の上部外壁面に接する第２支持体膜を有する半導体装置
が提供される。
【発明の効果】
【００１３】
本発明によれば、クラウン形状（コップ状）の第１電極上にシリンダ形状（筒状）の第２電極が積層される構造が形成でき、第１電極と第２電極とでアスペクト比の高い一つのクラウン形状の下部電極が形成できる。この結果、下部電極の内壁及び外壁の面積が増加し、高容量のメモリを得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図２】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図３】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図４】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図５】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図６】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図７】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図８】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図９】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図１０】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図１１】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図１２】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【図１３】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図１４】本発明の一実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図１５】本発明の一実施形態例に係る半導体装置の概略縦断面図である。
【図１６】本発明の別の実施形態例に係る半導体装置の製造工程を説明する概略縦断面図（Ａ）及び概略横断面図（Ｂ）である。
【図１７】本発明の別の実施形態例に係る半導体装置の製造工程を説明する概略縦断面図である。
【発明を実施するための形態】
【００１５】
以下、具体的な実施形態例を挙げて本発明を説明するが、本発明はこれらの実施形態例のみに限定されず、本明細書に記載の範囲内で当業者が可能な変更を行うことができる。
【００１６】
〔実施形態例１〕
図１〜図１５は実施形態例１を説明するための図であり、図１、図２（Ａ）、図３〜図５、図６（Ａ）、図７、図８（Ａ）、図９〜図１２、図１３（Ａ）、図１４（Ａ）、図１５は半導体基板１１に対して垂直方向の平面で切った概略縦断面図、図２（Ｂ）、図６（Ｂ）、図８（Ｂ）、図１３（Ｂ）、図１４（Ｂ）は半導体基板１１に対して平行な平面で切った概略横断面図である。
【００１７】
半導体基板１１に対して平行な平面におけるＸ方向、Ｙ方向を図２（Ｂ）のように定義する。各縦断面図はＸ方向の線に沿って切った断面図である。
【００１８】
以下、実施形態例１について、図面を参照して説明する。
【００１９】
〔図１工程〕
半導体基板１１上に、素子分離層１４を形成する。半導体基板１１に対して平行な平面で見て、素子部分離層１４が形成される領域を素子分離領域１３と呼び、素子分離領域１３で区画された領域に素子形成領域１２が画定される。素子形成領域１２は、トランジスタなどの素子が形成される領域に相当する。図１ではＤＲＡＭのメモリセル領域の一部を抜き出した断面形状が示されているが、これに限定されず、本発明に係わる半導体装置は、メモリセル領域と、メモリセル領域の周辺に配置される周辺回路領域を有するものであってもよい。ここでは、本発明の特徴となるメモリセル領域を示す図面を用いて説明している。
【００２０】
半導体基板１１上に、ゲート絶縁膜１５、ゲートシリコン膜１６、ゲートＷＳｉ膜１７、ゲートマスク窒化膜１８を順次形成した後、パターニングを行い、ゲート電極１９を形成する。
【００２１】
ゲート電極１９をマスクにイオン注入を行い、ソース／ドレイン拡散層を形成する。ビット線２８が接続されるソース／ドレイン拡散層を第１ソース／ドレイン拡散層２０、キャパシタが接続されるソース／ドレイン拡散層を第２ソース／ドレイン拡散層２１と呼ぶ。
【００２２】
窒化膜を成長した後、エッチバックを行いゲート電極１９の側壁にサイドウォール状のゲート側壁窒化膜２２を形成する。さらに、ゲート電極１９上に第１層間絶縁膜２３を形成する。
【００２３】
第１層間絶縁膜２３を貫き第１ソース／ドレイン拡散層２０、第２ソース／ドレイン拡散層２１に接続するセルコンタクトプラグを形成する。ビット線２８と接続するセルコンタクトプラグを第１セルコンタクトプラグ２４、キャパシタの下部電極と接続するセルコンタクトプラグを第２セルコンタクトプラグ２５と呼ぶ。
【００２４】
第１セルコンタクトプラグ２４、第２セルコンタクトプラグ２５上に第２層間絶縁膜２６を形成する。第２層間絶縁膜２６を貫いて、第１セルコンタクトプラグ２４上と接続するビット線コンタクトプラグ２７を形成する。ビット線コンタクトプラグ２７に接続されるビット線２８を形成する。ビット線２８上に第３層間絶縁膜２９を形成する。
【００２５】
第３層間絶縁膜２９を貫いて、第２セルコンタクトプラグ２５に接続する第１キャパシタコンタクトプラグ３０を形成する。第１キャパシタコンタクトプラグ３０上に第４層間絶縁膜３１を形成する。材料にはシリコン酸化膜を用いた。
【００２６】
第４層間絶縁膜３１を貫いて第１キャパシタコンタクトプラグ３０に接続する第２キャパシタコンタクトプラグ３２を形成する。第２キャパシタコンタクトプラグ３２はチタン膜、窒化チタン膜、タングステン膜を順次成長した後、ＣＭＰ法を用いて第４層間絶縁膜３１上の部分を研磨除去して形成した。材料はこれに限定されず、不純物ドープトポリシリコン膜などを用いても良い。
【００２７】
第２キャパシタコンタクトプラグ３２上にストッパ絶縁膜３３を形成する。材料はシリコン窒化膜で、膜厚は１００ｎｍで形成した。材料はこれに限定されず、図１４工程のキャパシタコア絶縁膜除去エッチング工程において、第１キャパシタコア絶縁膜３４及び第２キャパシタコア絶縁膜１７１よりもエッチングレートが遅い膜を用いることができる。
【００２８】
第１キャパシタコア絶縁膜３４を形成する。材料にはシリコン酸化膜を用いた。シリコン酸化膜としてはＢＰＳＧ膜、ＳＯＤ膜などを用いても良い。厚さは１．５μｍに形成した。
【００２９】
第１支持体膜３５を形成する。材料にはシリコン窒化膜を用いた。材料はこれに限定されず、図１４工程のキャパシタコア絶縁膜除去エッチング工程において、第１キャパシタコア絶縁膜３４及び第２キャパシタコア絶縁膜１７１よりもエッチングレートが遅い膜を用いることができる。膜厚は１００ｎｍで形成した。
【００３０】
〔図２工程〕
続いて、フォトリソグラフィー技術とドライエッチング技術を用いて、第１支持体膜３５、第１キャパシタコア絶縁膜３４を貫き、第２キャパシタコンタクトプラグ３２上面を露出させる第１キャパシタホール１２１を形成する。第１キャパシタホール１２１のパターンは、平面で見て、Ｘ方向に長径、Ｙ方向に短径を持つ楕円状を用いた。第１キャパシタホール１２１の開口幅は、長径が１００ｎｍ、短径が８０ｎｍ、Ｘ方向の第１キャパシタホール１２１分離幅は１００ｎｍで形成した。
【００３１】
図２（Ｂ）は、半導体基板１１に対して平行な平面で切った断面図で、図２（Ａ）の２Ａ−２Ａ’で切った断面図に相当する。また、図２（Ａ）は図２（Ｂ）の２Ｂ−２Ｂ’で切った断面図に相当する。
【００３２】
〔図３工程〕
第１キャパシタホール１２１内の底面及び側面から第１支持体膜３５上を覆う第１電極膜１３１を形成する。材料には窒化チタン膜を用い、ＣＶＤ法を用いて成長した。材料は、これに限定されず、チタン膜やその他の高融点金属膜、ドープトシリコン膜、またこれらの積層膜などを用いてもよい。膜厚は、第１キャパシタホール１２１内を埋め込まないような膜厚で形成する。ここでは、膜厚１５ｎｍで形成した。
【００３３】
第１キャパシタホール１２１内を埋め込み、第１支持体膜３５上の第１電極膜１３１上を覆う第１埋め込み膜１４１を形成する。材料には、シリコン酸化膜を用いた。シリコン酸化膜材料にはＢＰＳＧ膜、ＳＯＤ膜などを用いてもよい。
【００３４】
〔図４工程〕
ＣＭＰ法を用いて、第１埋め込み膜１４１を研磨除去して、第１キャパシタホール１２１内に、第１埋め込み膜１４１を埋め込む。第１支持体膜３５上の第１電極膜１３１上面が露出する。尚、ドライエッチング技術を用いて形成しても良い。
【００３５】
〔図５工程〕
ＣＭＰ法を用いて、第１電極膜１３１を研磨除去して、第１支持体膜３５上面を露出させる。これにより、第１キャパシタホール１２１内の底面、側面を覆い、第１電極膜１３１から成る第１電極１５１が形成される。尚、ドライエッチング技術を用いて形成してもよい。
【００３６】
〔図６工程〕
平面で見て、Ｘ方向に隣接する第１電極１５１の間が開口された第１フォトレジストマスク１６１を形成する。開口部は、Ｘ方向に開口幅５０ｎｍ、Ｙ方向に１００ｎｍのパターンを有し、Ｘ方向に隣接する第１電極１５１間に形成された。
【００３７】
第１フォトレジストマスク１６１を用いて、第１支持体膜３５をエッチングして、第１支持体膜３５に第１支持体膜開口部１６２を形成する。この第１支持体膜開口部１６２は、図１４工程のキャパシタコア絶縁膜エッチングでのエッチング剤を第１支持体膜３５の下に流通させるため、及び図１５工程でキャパシタ絶縁膜２５１、上部電極２５２膜をＣＶＤ法で形成するための化学反応用原料ガスを第１支持体膜３５の下に流通させるために形成される。
【００３８】
図６（Ａ）は図６（Ｂ）の６Ｂ−６Ｂ’で切った断面図に相当し、図６（Ｂ）は図６（Ａ）の６Ａ−６Ａ’で切った断面図に相当する。
【００３９】
〔図７工程〕
第１フォトレジストマスク１６１を除去する。続いて、第２キャパシタコア絶縁膜１７１を形成する。材料にはシリコン酸化膜を用いた。シリコン酸化膜にはＢＰＳＧ膜、ＳＯＤ膜などを用いても良い。厚さは１．５μｍ形成した。
【００４０】
第２支持体膜１７２を形成する。材料にはシリコン窒化膜を用いた。材料はこれに限定されず、図１４工程のキャパシタコア絶縁膜除去エッチング工程において、第１キャパシタコア絶縁膜３４及び第２キャパシタコア絶縁膜１７１よりもエッチングレートが遅い膜を用いることができる。膜厚は１００ｎｍで形成した。
【００４１】
〔図８工程〕
フォトリソグラフィー技術とドライエッチング技術を用いて、第２支持体膜１７２、第２キャパシタコア絶縁膜１７１を貫き、第１電極１５１上面を露出させる第２キャパシタホール１８１を形成する。第２キャパシタホール１８１の平面のパターン形状は、第１キャパシタホール１２１と略同じ形状のパターンを用い、平面上において第１キャパシタホール１２１と略同じ場所に形成された。第２キャパシタホール１８１底部では第１電極１５１の上面と、第１埋め込み膜１４１の上面が露出された。
【００４２】
尚、第２キャパシタホール１８１の平面パターンとその配置場所はこれに限定されず、第２キャパシタホール１８１の底部に、第１電極１５１の上面、及び第１埋め込み膜１４１の上面が露出するように形成される平面パターン及び配置場所を用いることができる。
【００４３】
このエッチングでは、第１キャパシタホールと第２キャパシタホールとの目合わせずれにより第１電極１５１の外周縁に接する第１支持体膜３５がエッチングにさらされる場合があるが、エッチングによる第１支持体膜３５の膜減りが抑えられるよう、第１支持体膜３５のエッチング速度が、第２キャパシタコア絶縁膜１７１のエッチング速度よりも遅い条件を用いるのが好ましい。また、第１電極１５１の上面が確実に露出されるように、オーバーエッチングすることが好ましい。図８では、オーバーエッチングにより第１埋め込み膜１４１が少しエッチングされた形態を示している。
【００４４】
図８（Ａ）は図８（Ｂ）の８Ｂ−８Ｂ’で切った断面図に相当し、図８（Ｂ）は図８（Ａ）の８Ａ−８Ａ’で切った断面図に相当する。
【００４５】
〔図９工程〕
第２キャパシタホール１８１の底面、側面から第２支持体膜１７２を覆う第２電極膜１９１を形成する。材料は、窒化チタン膜を用い、ＣＶＤ法で形成した。材料は、これに限定されず、チタン膜やその他の高融点金属膜、ドープトシリコン膜、またこれらの積層膜などを用いてもよい。ここで、第２電極膜１９１の形成は、第２キャパシタホール１８１内を埋め込まず、且つ、平面で見て第２キャパシタホール１８１の側壁に形成された第２電極膜１９１が、第１埋め込み膜１８１上面と重複しない部分を有すると共に、第１電極１５１上面と重複する部分を有するように形成する。本実施形態例では、第２電極膜１９１の膜厚は１５ｎｍで形成した。
【００４６】
〔図１０工程〕
第２電極膜１９１をエッチバックして、第２支持体膜１７２上面と、第２キャパシタホール１８１の底に第１埋め込み膜１４１上面とを露出させ、且つ、第２キャパシタホール１８１の内壁にサイドウォール状の第２電極膜１９１を形成する。この第２電極膜１９１から成り、サイドウォール状に形成された電極を第２電極２０１と呼ぶ。第２電極２０１は第１電極１５１とは少なくとも一部分が接続される。
【００４７】
〔図１１工程〕
第２電極膜１９１内を埋め込み、第２支持体膜１７２上を覆う第２埋め込み膜２１１を形成する。材料には、シリコン酸化膜を用いた。シリコン酸化膜材料にはＢＰＳＧ膜、ＳＯＤ膜などを用いてもよい。
【００４８】
〔図１２工程〕
ＣＭＰ法を用いて、第２埋め込み膜２１１を研磨除去して第２支持体膜１７２上面を露出させると共に、第２電極２０１内部に第２埋め込み膜２１１を埋め込む。尚、ドライエッチング技術を用いても形成しても良い。
【００４９】
〔図１３工程〕
第２支持体膜１７２上面が開口された第２フォトレジストマスク２３１を形成する。開口部のパターンは、Ｘ方向に開口幅１００ｎｍを持ち、Ｙ方向に延在する形状を持ち、Ｘ方向に隣接する開口部の間隔は１００ｎｍで形成され、Ｘ方向に２００ｎｍピッチで並列して配置された。第２フォトレジストマスク２３１のマスク部分のパターンは、各第２電極２０１の上面のそれぞれの少なくとも一部を覆うように形成される。
【００５０】
第２フォトレジストマスク２３１を用いて、第２支持体膜１７２をエッチングして、第２支持体膜１７２に第２支持体膜開口部２３２を形成する。この第２支持体膜開口部２３２は、図１４工程のキャパシタコア絶縁膜エッチングでのエッチング剤を第２支持体膜１７２の下に流通させるため、及び図１５工程でキャパシタ絶縁膜２５１、上部電極２５２膜をＣＶＤ法で形成するための化学反応用原料ガスを第２支持体膜１７２の下に流通させるために形成される。
【００５１】
図１３（Ａ）は図１３（Ｂ）の１３Ｂ−１３Ｂ’で切った断面図に相当し、図１３（Ｂ）は図１３（Ａ）の１３Ａ−１３Ａ’で切った断面図に相当する。
【００５２】
〔図１４工程〕
第２フォトレジストマスク２３１を除去する。続いて、第１電極１５１，第２電極２０１、ストッパ絶縁膜３３、第１支持体膜３５、第２支持体膜１７２に対して選択比がとれるエッチングを行い、第１及び２埋め込み膜、第１及び２キャパシタコア絶縁膜を除去する（このエッチングをキャパシタコア絶縁膜エッチングと呼ぶ）。エッチングには、フッ酸を含む薬液を用いて行った。本エッチングにより、第１電極１５１，第２電極２０１、第１支持体膜３５、第２支持体膜１７２の内壁及び外壁が露出する。
【００５３】
図１４（Ａ）は図１４（Ｂ）の１４Ｂ−１４Ｂ’で切った断面図に相当し、図１４（Ｂ）は図１４（Ａ）の１４Ａ−１４Ａ’で切った断面図に相当する。
【００５４】
以上の工程を経て、内外壁が露出されたクラウン型の第１電極１５１と、内外壁が露出されたシリンダ型の第２電極２０１が積層された電極が形成される。この積層されて形成された電極は、キャパシタの下部電極２５１として働く。
【００５５】
〔図１５工程〕
容量絶縁膜２５２を成長する。材料には、タンタル酸化膜を用い、ＣＶＤ法で成膜した。膜厚は１０ｎｍで形成した。材料にこれに限定されず、アルミナ、ジルコニウム酸化膜、ハフニウム酸化膜、シリコン窒化膜、チタン酸化膜、ＳＴＯ（ストロンチウム−チタン酸化膜）膜などの高誘電率膜や、これら膜の積層膜などを用いることができる。
【００５６】
上部電極２５３を形成する。上部電極２５３は、窒化チタン膜、ドープトシリコン膜、タングステン膜を順次成長した後、パターニングをして形成した。
【００５７】
さらに、第５層間絶縁膜２５４を形成する。
【００５８】
周辺回路領域等において、ビット線２８等と接続するコンタクトプラグ（不図示）を形成する。さらに、コンタクトプラグに接続する上部配線２５７を形成する。上部配線２５７は、窒化チタン膜から成る上部配線バリア層２５５とアルミニウム膜から成る上部配線主配線層２５６を順次成長した後、パターニングをして形成した。
【００５９】
この後、必要に応じて、層間絶縁膜、コンタクト、配線、保護膜が形成されて半導体装置が完成する。
【００６０】
本発明の半導体装置は、キャパシタの下部電極２５１が、内外壁及び内底部が露出されたクラウン型の第１電極１５１と、内外壁が露出されたシリンダ型の第２電極２０１が積層された構造で形成される。キャパシタの下部電極は、微細化が進むに従い、高アスペクトを持つキャパシタホールのエッチングが難しくなり、キャパシタの高さが制限されるという問題があるが、本発明を用いればエッチングできる高さに制限されていたキャパシタの高さをさらに高くすることが可能となる。
【００６１】
積層されて形成された電極は、第１電極１５１と第２電極２０１のフォトリソ工程での重ね合わせずれの発生により、第１電極１５１と第２電極２０１間で接続面積が減少し、機械的強度が不足することが懸念される。本発明では、第１電極１５１に第１支持体膜３５を接続する構造をとっており、機械的強度が不足するという問題は解消される。
【００６２】
なお、本実施形態においては、第１埋め込み膜及び第２埋め込み膜は、キャパシタコア絶縁膜エッチングで同時に除去するためにキャパシタコア絶縁膜のエッチング剤で除去が可能な材料を用いているが、これに限定されず、例えば、有機溶剤などのその他薬液や酸素プラズマアッシングで除去可能な有機膜等を用いても良い。このようにキャパシタコア絶縁膜と異なる方法で除去する場合、一方を有機膜とし、他方をキャパシタコア絶縁膜とともに除去できる埋め込み膜としても良い。
【００６３】
〔実施形態例２〕
実施形態例１の図６工程で形成する第１支持体膜開口部１６２のパターンは、Ｘ方向に隣接する第１電極１５１の間を開口するパターンを用いており、最小開口幅は５０ｎｍが用いられた。本実施形態例２では、第１支持体膜開口部を開口幅が広いパターンで形成する方法を説明する。開口幅が広いパターンを用いることにより、フォトリソ工程で用いる露光機に必要とされる解像度を低くでき、安価な露光機を用いることが可能となり、また、パターンの形成における歩留まりを向上できるという利点を持つ。
【００６４】
図１６、１７は本実施形態例２を説明する図であり、図１６（Ａ）、図１７は半導体基板１１に対して垂直方向の平面で切った概略縦断面図、図１６（Ｂ）は半導体基板１１に対して平行な平面で切った概略横断面図である。半導体基板１１に対して平行な平面でみて、Ｘ方向、Ｙ方向を図２（Ｂ）と同様に定義する。図１６（Ａ）、図１７はＸ方向の線に沿って切った断面図である。
【００６５】
〔図１６工程〕
実施形態例１の図５工程までは同じ工程を経る。
【００６６】
続いて、実施形態例１の図６工程と同様に第１フォトレジストマスクを形成する。本実施形態例２の第１フォトレジストマスクのパターンは、実施形態例１の図１３工程の第２フォトレジストマスク２３１と同様の形状、配置で形成する。本実施形態例２の第１フォトレジストマスクの図面上の符号を第１フォトレジストマスク２６１と表す。第１フォトレジストマスク２６１のパターンは、マスク部分が、各第１電極１５１の上面の少なくとも一部を覆うように形成される。開口部は、Ｘ方向に開口幅１００ｎｍを持ち、Ｙ方向に延在して開口されるラインパターン状に形成される。Ｘ方向に隣接する開口部の間隔は１００ｎｍで形成され、２００ｎｍピッチで並列して配置された。
【００６７】
実施形態例１の図６工程と同様に、第１フォトレジストマスク２６１をマスクにして、第１支持体膜３５をエッチングして、第１支持体膜３５に第１支持体膜開口部を形成する。本実施形態例２の第１支持体膜開口部の図面上の符号を第１支持体膜開口部２６２と表す。実施形態例１の第１支持体膜３５は、第１電極１５１の上部の外周縁を一周取り囲むように形成されていたが、本実施形態例２の第１支持体膜開口部２６２では、第１電極１５１の上部の外周縁のうち半分程度が第１支持体膜２６２で囲まれ、第１支持体膜２６２が除去された部分では第１電極１５１の外周縁が露出する。
【００６８】
図１６（Ａ）は図１６（Ｂ）の１６Ｂ−１６Ｂ’で切った断面図に相当し、図１６（Ｂ）は図１６（Ａ）の１６Ａ−１６Ａ’で切った断面図に相当する。
【００６９】
〔図１７工程〕
続いて、実施形態例１の図７工程と同様の工程を経て、第２キャパシタコア絶縁膜１７１、第２支持体膜１７２を順次積層し、実施形態例１の図８工程と同様に第２キャパシタホールを形成する。実施形態例２の第２キャパシタホールの図面上の符号を第２キャパシタホール２７１と表す。このエッチングは、実施形態例１の図８工程同様に、第１支持体膜３５のエッチング速度が、第２キャパシタコア絶縁膜１７１のエッチング速度よりも遅い条件を用いるのが好ましい。
【００７０】
この後の工程は、実施形態例１の図９工程以降と同様に行う。
【００７１】
本実施形態例２では、第１電極１５１と第１支持体膜３５とは、第１電極１５１上部外周縁のうちのおよそ半分の部分で接触する構造となり、実施形態例１に比べると第１電極１５１と第１支持体膜３５の接触面積が減少する。つまり、その分、実施形態例１に比べると容量として使用できる面積が増加することとなる。第１支持体膜３５による第１電極１５１の支持強度に問題がない場合に、本実施形態例は適用することができる。
【００７２】
なお、第１支持体膜と、第２支持体膜の開口部の配置は上記実施形態例１，２の場合のみに限定されるものではなく、効果的に第１電極及び第２電極を支持できる支持体膜を残せる配置であればよい。
【符号の説明】
【００７３】
１１  半導体基板
１２  素子形成領域
１３  素子分離領域
１４  素子分離層
１５  ゲート絶縁膜
１６  ゲートシリコン膜
１７  ゲートＷＳｉ膜
１８  ゲートマスク窒化膜
１９  ゲート電極
２０  第１ソース／ドレイン拡散層
２１  第２ソース／ドレイン拡散層
２２  ゲート側壁窒化膜
２３  第１層間絶縁膜
２４  第１セルコンタクトプラグ
２５  第２セルコンタクトプラグ
２６  第２層間絶縁膜
２７  ビット線コンタクトプラグ
２８  ビット線
２９  第３層間絶縁膜
３０  第１キャパシタコンタクトプラグ
３１  第４層間絶縁膜
３２  第２キャパシタコンタクトプラグ
３３  ストッパ絶縁膜
３４  第１キャパシタコア絶縁膜
３５  第１支持体膜
１２１  第１キャパシタホール
１３１  第１電極膜
１４１  第１埋め込み膜
１５１  第１電極
１６１、２６１  第１フォトレジストマスク
１６２、２６２  第１支持体膜開口部
１７１  第２キャパシタコア絶縁膜
１７２  第２支持体膜
１８１、２７１  第２キャパシタホール
１９１  第２電極膜
２０１  第２電極
２１１  第２埋め込み膜
２３１  第２フォトレジストマスク
２３２  第２支持体膜開口部
２５１  下部電極
２５２  キャパシタ絶縁膜
２５３  上部電極
２５４  第５層間絶縁膜
２５５  上部配線バリア層
２５６  上部配線主配線層
２５７  上部配線
【図１６】
2011181664.tif 000003
【図１７】
2011181664.tif 000004
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011181664.tif 000009
【図６】
2011181664.tif 000010
【図７】
2011181664.tif 000011
【図８】
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【図９】
2011181664.tif 000013
【図１０】
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【図１１】
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【図１２】
2011181664.tif 000016
【図１３】
2011181664.tif 000017
【図１４】
2011181664.tif 000018
【図１５】
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