(57)【要約】【課題】小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。【解決手段】各グループＧNにおいて、全ての入力端子ＩＮが共通のドレインソース線ＤＳＬに接続されている。各グループＧNにおいて、全ての出力端子ＯＵＴが入力端子ＩＮに非接続のドレインソース線ＤＳＬに、他の出力端子ＯＵＴと非共有で接続されている。さらに、一のグループＧNにおける共通のドレインソース線ＤＳＬと、他のグループＧNにおける共通のドレインソース線ＤＳＬとが互いに異なっている。【選択図】図１
2011222547.tif 000002
【特許請求の範囲】
【請求項１】
１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第１信号線と
を備え、
前記複数の評価用セルのうち複数の第１評価用セルからなる第１グループにおいて、全ての第１評価用セルの入力端子が前記複数の第１信号線のうち１つの信号線である第２信号線に共通に電気的に接続されるとともに、全ての第１評価用セルの出力端子が前記複数の第１信号線のうち前記第２信号線以外の複数の第３信号線のうちの１つの信号線に、他の第１評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第１評価用セルとは異なる１または複数の第２評価用セルからなる第２グループにおいて、全ての第２評価用セルの入力端子が前記複数の第３信号線のうち１つの信号線である第４信号線に共通に電気的に接続されるとともに、全ての第２評価用セルの出力端子が前記複数の第３信号線のうち前記第４信号線以外の１つの信号線に、他の第２評価用セルと非共有で電気的に接続されている
テストエレメントグループ。
【請求項２】
前記評価用セルは、１または複数の電界効果トランジスタ、１または複数の静電誘導型トランジスタ、１または複数のバイポーラトランジスタ、または、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの単位画素セルである
請求項１に記載のテストエレメントグループ。
【請求項３】
１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含むΣ[ｋ＝１，ｎ−１]ｋ個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[ｋ＝１，ｎ−１]ｋ本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたｎ本の第１信号線と
を備え、
前記Σ[ｋ＝１，ｎ−１]ｋ個の評価用セルは、ｎ−１個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Ｎは、グループごとに互いに異なるとともに、１つからｎ−１つの範囲内であり、
各グループに割り当てられる第１信号線の数は、Ｎ＋１であり、
各グループに含まれる全ての入力端子が、ｎ本の第１信号線のうち他のグループに含まれる入力端子と非接続の第１信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、ｎ本の第１信号線のうち自身のグループに含まれる入力端子と非接続の第１信号線に非共有で電気的に接続されている
テストエレメントグループ。
【請求項４】
半導体基板上に、
１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第１信号線と
を備え、
前記複数の評価用セルのうち複数の第１評価用セルからなる第１グループにおいて、全ての第１評価用セルの入力端子が前記複数の第１信号線のうち１つの信号線である第２信号線に共通に電気的に接続されるとともに、全ての第１評価用セルの出力端子が前記複数の第１信号線のうち前記第２信号線以外の複数の第３信号線のうちの１つの信号線に、他の第１評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第１評価用セルとは異なる１または複数の第２評価用セルからなる第２グループにおいて、全ての第２評価用セルの入力端子が前記複数の第３信号線のうち１つの信号線である第４信号線に共通に電気的に接続されるとともに、全ての第２評価用セルの出力端子が前記複数の第３信号線のうち前記第４信号線以外の１つの信号線に、他の第２評価用セルと非共有で電気的に接続されている
半導体装置。
【請求項５】
前記複数の選択線の中から１または複数の選択線を選択する第１選択回路を備えた
請求項４に記載の半導体装置。
【請求項６】
前記複数の第１信号線の中から１または複数の第１信号線を選択する第２選択回路を備えた
請求項４または請求項５に記載の半導体装置。
【請求項７】
半導体基板上に、
１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含むΣ[ｋ＝１，ｎ−１]ｋ個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[ｋ＝１，ｎ−１]ｋ本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたｎ本の第１信号線と
を備え、
前記Σ[ｋ＝１，ｎ−１]ｋ個の評価用セルは、ｎ−１個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Ｎは、グループごとに互いに異なるとともに、１つからｎ−１つの範囲内であり、
各グループに割り当てられる第１信号線の数は、Ｎ＋１であり、
各グループに含まれる全ての入力端子が、ｎ本の第１信号線のうち他のグループに含まれる入力端子と非接続の第１信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、ｎ本の第１信号線のうち自身のグループに含まれる入力端子と非接続の第１信号線に非共有で電気的に接続されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の素子が結線されたテストエレメントグループ（Test Element Group : TEG）およびそれを半導体基板上に備えた半導体装置に関する。
【背景技術】
【０００２】
近年、素子の微細化に伴い、素子特性のレイアウト依存性が顕著化し、加えて、ウェハ内の素子特性のバラツキが増大しており、これらが回路製造時の課題となっている。例えば、ＭＯＳＦＥＴの閾値電圧や電流電圧特性等のレイアウト依存性およびウェハ面内バラツキが、半導体装置の信頼性、および製造時の歩留まりに大きく影響している。
【０００３】
半導体装置の信頼性、製造時の歩留まりを向上させる方法として、例えば、製造ラインにおける素子特性のレイアウト依存性および素子特性のバラツキを予め把握し、それらを許容した回路設計が一般に行われている。また、半導体装置の製造ラインにおいて、素子特性のレイアウト依存性および特性バラつきをモニターするとともに、それらの数値を管理することは、半導体装置の歩留まりを安定化することに繋がる。
【０００４】
従来、素子特性のレイアウト依存性や素子特性のバラツキを測定する方法として、ウェハ内に複数のＴＥＧを設け、各ＴＥＧに含まれる単体素子の特性を評価する方法が知られている。ＴＥＧには、半導体装置で使用される実動作素子と同様の素子が搭載されているので、ＴＥＧを評価することで、半導体装置内の実動作素子の特性のレイアウト依存性や特性バラツキを推定することができる。ただし、世代が進むごとに、レイアウトが複雑化し、回路設計に必要な素子特性のデータが大量となっており、それに応じて、評価が必要な素子数も大量となってきている。
【０００５】
そのため、１個または数個の素子が評価可能な複数のＴＥＧを半導体チップ内に搭載する従来の評価方法では、必要とするＴＥＧを半導体チップ内に搭載するための面積が非常に大きくなってしまう。そこで、近年では、図１２に示したように、大量の素子（図中のＤ（１，１），Ｄ（１，２），…，Ｄ（１，ｎ），Ｄ（２，１），Ｄ（２，２），…，Ｄ（２，ｎ），…）をマトリックスに配置して素子の搭載密度を向上させ、大量の素子の特性を小規模のＴＥＧ面積で取得する方法が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０３９４６号公報
【特許文献２】特開平１１−８４４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載の方法では、例えば、１行に含まれる全ての素子（Ｄ（１，１），Ｄ（１，２），…，Ｄ（１，ｎ））のドレインが共通のドレイン線ＤＬに接続されている。そのため、１つの素子Ｄ（１，１）を測定する際に、素子Ｄ（１，１）に流れる電流と、その他の全ての素子（Ｄ（１，２），…，Ｄ（１，ｎ））のオフリーク電流（トランジスタが完全にオフできずにドレイン-ソース間に流れる電流）との合成電流が、ドレイン線ＤＬに検出されてしまう。従って、オフリーク電流が、測定対象の素子Ｄ（１，１）に流れる電流との関係で無視できない程大きい場合には、測定対象の素子Ｄ（１，１）の素子特性を正確に測定できないという問題があった。
【０００８】
そこで、上記の方法に代わる方法として、例えば、特許文献２に記載されているＸ−Ｙアドレス方式を応用することが考えられる。具体的には、１行に含まれる全ての素子（Ｄ（１，１），Ｄ（１，２），…，Ｄ（１，ｎ））のドレインを互いに別個のドレイン線ＤＬに接続し、さらに、１列に含まれる全ての素子（Ｄ（１，１），Ｄ（２，２），…）のドレインを共通のドレイン線ＤＬに接続する方法が考えられる。これにより、確かに、１つの素子Ｄ（１，１）を測定する際に、素子Ｄ（１，１）に流れる電流と、その他の全ての素子（Ｄ（１，２），…，Ｄ（１，ｎ），Ｄ（２，１），Ｄ（２，２），…，Ｄ（２，ｎ），…）のオフリーク電流とが互いに合成されることがないので、測定対象の素子Ｄ（１，１）の素子特性を正確に測定することができる。
【０００９】
ところが、そのようにした場合には、ドレイン線ＤＬおよびソース線ＳＬの合計本数が膨大となり、それに伴って、これらに接続するパッド電極の数（ＰＡＤ数）も膨大となる。従って、ＴＥＧに搭載する素子の数が多くなるにつれて、ＴＥＧの面積が非常に大きくなってしまうという問題がある。
【００１０】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１のテストエレメントグループは、１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含む複数の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続された複数の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第１信号線とを備えている。ここで、複数の評価用セルのうち複数の第１評価用セルからなる第１グループにおいて、全ての第１評価用セルの入力端子が複数の第１信号線のうち１つの信号線である第２信号線に共通に電気的に接続されている。さらに、第１グループにおいて、全ての第１評価用セルの出力端子が複数の第１信号線のうち第２信号線以外の複数の第３信号線のうちの１つの信号線に、他の第１評価用セルと非共有で電気的に接続されている。また、複数の評価用セルのうち第１評価用セルとは異なる１または複数の第２評価用セルからなる第２グループにおいて、全ての第２評価用セルの入力端子が複数の第３信号線のうち１つの信号線である第４信号線に共通に電気的に接続されている。さらに、第２グループにおいて、全ての第２評価用セルの出力端子が複数の第３信号線のうち第４信号線以外の１つの信号線に、他の第２評価用セルと非共有で電気的に接続されている。
【００１２】
本発明の第１の半導体装置は、半導体基板上に第１のテストエレメントグループを備えたものである。
【００１３】
本発明の第１のテストエレメントグループおよび第１の半導体装置では、第１グループおよび第２グループの各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【００１４】
本発明の第２のテストエレメントグループは、１または複数のトランジスタを含むとともに、１または複数の選択端子と、１つの入力端子と、１つの出力端子とを含むΣ[ｋ＝１，ｎ−１]ｋ個の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続されたΣ[ｋ＝１，ｎ−１]ｋ本の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続されたｎ本の第１信号線とを備えている。ここで、Σ[ｋ＝１，ｎ−１]ｋ個の評価用セルは、ｎ−１個のグループのいずれかに分類されている。各グループに含まれる評価用セルの数Ｎは、グループごとに互いに異なるとともに、１つからｎ−１つの範囲内となっている。各グループに割り当てられる第１信号線の数は、Ｎ＋１となっている。各グループに含まれる全ての入力端子は、ｎ本の第１信号線のうち他のグループに含まれる入力端子と非接続の第１信号線に共通に電気的に接続されている。各グループに含まれる全ての出力端子は、ｎ本の第１信号線のうち自身のグループに含まれる入力端子と非接続の第１信号線に非共有で電気的に接続されている。
【００１５】
本発明の第２の半導体装置は、半導体基板上に第２のテストエレメントグループを備えたものである。
【００１６】
本発明の第２のテストエレメントグループおよび第２の半導体装置では、各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【発明の効果】
【００１７】
本発明の第１および第２のテストエレメントグループならびにおよび第１および第２の半導体装置によれば、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくするようにしたので、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る半導体装置の一例を表す回路図である。
【図２】図１のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図３】図１のテストエレメントグループの一例を表す回路図である。
【図４】図１の選択回路の一例を表す回路図である。
【図５】図１の半導体装置と比較例に係る半導体装置との効果を比較するための図である。
【図６】図１のテストエレメントグループの一変形例を表す回路図である。
【図７】図１のテストエレメントグループの他の変形例を表す回路図である。
【図８】本発明の第２の実施の形態に係る半導体装置の一例を表す回路図である。
【図９】図８のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図１０】図１、図８の半導体装置の一変形例を表す回路図である。
【図１１】図１０の選択回路の一例を表す回路図である。
【図１２】従来の半導体装置の一例を表す回路図である。
【図１３】従来の半導体装置の他の例を表す回路図である。
【発明を実施するための形態】
【００１９】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図７）
評価用セルが３端子素子からなる例
２．第２の実施の形態（図８、図９）
評価用セルが４端子素子からなる例
３．変形例（図１０、図１１）
信号線に選択回路が設けられている例
４．従来技術の説明（図１２、図１３）
【００２０】
＜第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係る半導体装置１の全体構成の一例を表したものである。半導体装置１は、半導体基板（図示せず）上に、テストエレメントグループ１０と、選択回路２０とを備えたものである。
【００２１】
（テストエレメントグループ１０）
テストエレメントグループ１０は、実装評価用の多数の素子が２次元配置されるとともに、結線されたものである。テストエレメントグループ１０は、例えば、図１に示したように、Σ[ｋ＝１，ｎ−１]ｋ個の素子（Ｄ（１，１），Ｄ（１，２），…，Ｄ（１，ｎ−１），Ｄ（２，１），…，Ｄ（２，ｎ−２），…，Ｄ（ｎ−２，１），Ｄ（ｎ−２，２），Ｄ（ｎ−１，１））を備えている。ｎは３以上の正数である。また、Σ[ｋ＝１，ｎ−１]ｋは、１＋２＋３＋……＋ｎ−１を意味している。以下では、テストエレメントグループ１０に含まれる素子の総称として、素子Ｄ（図示せず）を用いるものとする。なお、素子Ｄが本発明の「評価用セル」の一具体例に相当する。
【００２２】
テストエレメントグループ１０に含まれるΣ[ｋ＝１，ｎ−１]ｋ個の素子Ｄは、ｎ−１個のグループ（Ｇ1     ，Ｇ2，…，Ｇn-2，Ｇn-1）のいずれかに分類されている。以下では、グループの総称として、グループＧN（Ｎは１以上、ｎ−１以下の正数）を用いるものとする。グループＧNは、Ｎ個の素子Ｄを含んでいる。例えば、グループＧ1は１個の素子Ｄを含んでおり、グループＧ2は２個の素子Ｄを含んでいる。また、例えば、グループＧn-2はｎ−２個の素子Ｄを含んでおり、グループＧn-1はｎ−１個の素子Ｄを含んでいる。つまり、各グループＧNに含まれる素子Ｄの数Ｎは、グループＧNごとに互いに異なるとともに、１つからｎ−１つの範囲内となっている。
【００２３】
素子Ｄは、例えば、図１に示したように、３端子の素子であり、例えば、図２に示したように、単一のトランジスタＴｒを含んで構成されている。トランジスタＴｒは、例えば、電界効果トランジスタ、静電誘導型トランジスタ、またはバイポーラトランジスタである。素子Ｄは、１つの選択端子Ｓと、１つの入力端子ＩＮと、１つの出力端子ＯＵＴとを有している。選択端子ＳはトランジスタＴｒのゲートに接続されており、入力端子ＩＮはトランジスタＴｒのドレインまたはソースに接続されており、出力端子ＯＵＴはトランジスタＴｒのドレインおよびソースのうち入力端子ＩＮに未接続の端子に接続されている。
【００２４】
テストエレメントグループ１０は、さらに、複数のドレインソース線ＤＳＬ（図示せず）と、複数のゲート線ＧＬとを備えている。以下では、各ドレインソース線の総称として、上述のドレインソース線ＤＳＬを用いるものとする。なお、ゲート線ＧＬが本発明の「選択線」の一具体例に相当し、ドレインソース線ＤＳＬが本発明の「第１信号線」、「第２信号線」、「第３信号線」、「第４信号線」の一具体例に相当する。
【００２５】
テストエレメントグループ１０は、例えば、図１に示したように、ｎ本のドレインソース線（ＤＳＬ1，ＤＳＬ2，ＤＳＬ3，…，ＤＳＬn-2，ＤＳＬn-1，ＤＳＬn）と、Σ[ｋ＝１，ｎ−１]ｋ個のゲート線ＧＬとを備えている。各ゲート線ＧＬは、素子Ｄの選択端子Ｓに１本ずつ電気的に接続されている。各ドレインソース線ＤＳＬは、素子Ｄの入力端子ＩＮまたは出力端子ＯＵＴに電気的に接続されている。
【００２６】
各グループＧNに割り当てられるドレインソース線ＤＳＬの数は、Ｎ＋１となっている。例えば、グループＧ1には２本のドレインソース線ＤＳＬが割り当てられ、グループＧ2には３本のドレインソース線ＤＳＬが割り当てられる。また、例えば、グループＧn-2にはｎ−１本のドレインソース線ＤＳＬが割り当てられ、グループＧn-1はｎ本のドレインソース線ＤＳＬが割り当てられる。つまり、各グループＧNに割り当てられるドレインソース線ＤＳＬの数は、グループＧNごとに互いに異なるとともに、２本からｎ本の範囲内となっている。
【００２７】
各グループＧNに含まれる全ての入力端子ＩＮは、ｎ本のドレインソース線ＤＳＬのうち他のグループＧNに含まれる入力端子ＩＮと非接続のドレインソース線ＤＳＬに共通に電気的に接続されている。例えば、グループＧ1に含まれる１つの入力端子ＩＮは、他のグループＧN（Ｇ2〜Ｇn-1）に含まれる入力端子ＩＮと非接続のドレインソース線ＤＳＬnに電気的に接続されている。また、例えば、グループＧ2に含まれる２つの入力端子ＩＮは、他のグループＧN（Ｇ1、Ｇ3〜Ｇn-1）に含まれる入力端子ＩＮと非接続の１本のドレインソース線ＤＳＬn-2に共通に電気的に接続されている。また、例えば、グループＧn-2に含まれるｎ−２個の入力端子ＩＮは、他のグループＧN（Ｇ1〜Ｇn-3、Ｇn-1）に含まれる入力端子ＩＮと非接続の１本のドレインソース線ＤＳＬ2に共通に電気的に接続されている。また、例えば、グループＧn-1に含まれるｎ−１個の入力端子ＩＮは、他のグループＧN（Ｇ1〜Ｇn-2）に含まれる入力端子ＩＮと非接続の１本のドレインソース線ＤＳＬ1に共通に電気的に接続されている。
【００２８】
各グループＧNに含まれる全ての出力端子ＯＵＴは、ｎ本のドレインソース線ＤＳＬのうち自身のグループに含まれる入力端子ＩＮと非接続のドレインソース線ＤＳＬに非共有で（１本ずつ）電気的に接続されている。例えば、グループＧ1に含まれる１つの出力端子ＯＵＴは、自身のグループＧ1に含まれる入力端子ＩＮと非接続のドレインソース線ＤＳＬnに電気的に接続されている。また、例えば、グループＧ2に含まれる２つの出力端子ＯＵＴは、自身のグループＧ2に含まれる２つの入力端子ＩＮと非接続の２本のドレインソース線ＤＳＬn-1，ＤＳＬnに非共有で（１本ずつ）電気的に接続されている。また、例えば、グループＧn-2に含まれるｎ−２個の出力端子ＯＵＴは、自身のグループＧn-2に含まれるｎ−２個の入力端子ＩＮと非接続のｎ−２本のドレインソース線ＤＳＬ3〜ＤＳＬnに非共有で（１本ずつ）電気的に接続されている。また、例えば、グループＧn-1に含まれるｎ−１個の出力端子ＯＵＴは、自身のグループＧn-1に含まれるｎ−１個の入力端子ＩＮと非接続のｎ−１本のドレインソース線ＤＳＬ2〜ＤＳＬnに非共有で（１本ずつ）電気的に接続されている。
【００２９】
テストエレメントグループ１０に含まれる全てのグループＧNのうち２つのグループＧN（グループＧX1，グループＧX2）（図示せず）に着目すると、テストエレメントグループ１０内の結線は、次のように説明することができる。
【００３０】
複数の素子Ｄの中から任意に選択された複数の素子Ｄ（第１評価用セル）からなるグループＧX1（第１グループ）において、全ての素子Ｄの入力端子ＩＮが複数のドレインソース線ＤＳＬ（第１信号線）のうちの１つのドレインソース線ＤＳＬ（第２信号線）に共通に電気的に接続されている。さらに、グループＧX1において、全ての素子Ｄの出力端子ＯＵＴが複数のドレインソース線ＤＳＬ（第１信号線）のうちドレインソース線ＤＳＬ（第２信号線）以外の複数のドレインソース線ＤＳＬ（第３信号線）のうちの１つのドレインソース線ＤＳＬに、他の素子Ｄ（第１評価用セル）と非共有で電気的に接続されている。
【００３１】
また、複数の素子Ｄのうち、グループＧX1に含まれる素子Ｄとは異なる１または複数の素子Ｄ（第２評価用セル）からなるグループＧX2（第２グループ）において、全ての素子Ｄの入力端子ＩＮが複数のドレインソース線ＤＳＬ（第３信号線）のうちの１つのドレインソース線ＤＳＬ（第４信号線）に共通に電気的に接続されている。さらに、グループＧX2において、全ての素子Ｄの出力端子ＯＵＴが複数のドレインソース線ＤＳＬ（第３信号線）のうちドレインソース線ＤＳＬ（第４信号線）以外の１つのドレインソース線ＤＳＬに、他の素子Ｄ（第２評価用セル）と非共有で電気的に接続されている。
【００３２】
図３は、テストエレメントグループ１０に、Σ[ｋ＝１，４]ｋ個の素子Ｄと、５本のドレインソース線ＤＳＬと、Σ[ｋ＝１，４]ｋ個のゲート線ＧＬとが設けられている場合の、テストエレメントグループ１０内のレイアウトの一例を表したものである。この場合には、テストエレメントグループ１０内に４つのグループＧNが設けられており、グループＧ4に４個の素子Ｄが、グループＧ3に３個の素子Ｄが、グループＧ2に２個の素子Ｄが、グループＧ1に１個の素子Ｄがそれぞれ分類されている。また、グループＧ4の４つの入力端子ＩＮの共通線がドレインソース線ＤＳＬ1となっており、グループＧ3の３つの入力端子ＩＮの共通線がドレインソース線ＤＳＬ2となっている。さらに、グループＧ2の２つの入力端子ＩＮの共通線がドレインソース線ＤＳＬ3となっており、グループＧ1の１の入力端子ＩＮがドレインソース線ＤＳＬ1に接続されている。また、グループＧ4の４つの出力端子ＯＵＴがドレインソース線ＤＳＬ2〜ＤＳＬ5に非共有で（１本ずつ）接続されており、グループＧ3の３つの出力端子ＯＵＴがドレインソース線ＤＳＬ3〜ＤＳＬ5に非共有で（１本ずつ）接続されている。さらに、グループＧ2の２つの出力端子ＯＵＴがドレインソース線ＤＳＬ4，ＤＳＬ5に非共有で（１本ずつ）接続されており、グループＧ1の１つの出力端子ＯＵＴがドレインソース線ＤＳＬ5に接続されている。
【００３３】
（選択回路２０）
選択回路２０は、テストエレメントグループ１０内の１つの素子Ｄを選択するものである。選択回路２０は、例えば、図１に示したように、デコーダ回路２１およびスイッチ回路２２を備えている。
【００３４】
スイッチ回路２２は、例えば、図４に示したように、素子Ｄごとにスイッチ素子２２Ａを備えている。スイッチ素子２２Ａは、デコーダ回路２１から入力された制御信号に応じて、パッドＰs1に入力されている選択ゲート電圧（オン電圧）およびパッドＰs2に入力されている非選択ゲート電圧（オフ電圧）のいずれかを素子Ｄの選択端子Ｓに出力するようになっている。スイッチ素子２２Ａは、例えば、デコーダ回路２１から選択信号が入力されると、選択ゲート電圧を素子Ｄの選択端子Ｓに出力し、デコーダ回路２１から非選択信号が入力されると、非選択ゲート電圧を素子Ｄの選択端子Ｓに出力するようになっている。
【００３５】
デコーダ回路２１は、例えば、図４に示したように、スイッチ素子２２Ａごとにデコード素子２１Ａを備えている。デコード素子２１Ａは、例えば、パッドＰd1，Ｐd2に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ素子２２Ａに出力するようになっている。なお、図４には、２つのパッドＰd1，Ｐd2が記載されているが、これは、２ビットで全てのスイッチ素子２２Ａを選択することが可能な場合（スイッチ素子２２Ａが４つの場合）に限定されるものである。従って、２ビットでは全てのスイッチ素子２２Ａを選択することができない場合には、全てのスイッチ素子２２Ａを選択することができるだけのパッド数が必要となる。
【００３６】
[動作]
次に、図３を参照して、本実施の形態の半導体装置１の動作の一例について説明する。
【００３７】
まず、半導体装置１を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、例えば、素子Ｄ（１，１）に対応するスイッチ素子２２Ａから、素子Ｄ（１，１）の選択端子Ｓに対して選択ゲート電圧（オン電圧）が出力される。このとき、評価装置（図示せず）からパッドＰt1〜Ｐt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子Ｄ（１，１）の入力端子ＩＮが接続されたパッドＰt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子Ｄ（１，１）の出力端子ＯＵＴが接続されたパッドＰt2に対して、パッドＰt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドＰt2に対しては、０ボルトが印加される。また、素子Ｄ（１，１）の入力端子ＩＮおよび出力端子ＯＵＴとは非接続のパッドＰt3〜Ｐt5に対しては、例えば、０ボルトが印加される。なお、このときに、パッドＰt3〜Ｐt5が、電気的にフローティングとなっていてもよい。
【００３８】
これにより、選択ゲート電圧が入力された素子Ｄ（１，１）がアクティブとなり（例えばトランジスタＴｒがオンし）、素子Ｄ（１，１）を介してパッドＰt1からパッドＰt2へ電流Ｉ1が流れる。このとき、アクティブとなっていない他の素子（Ｄ（１，２），Ｄ（１，２），…，Ｄ（１，ｎ−１），Ｄ（２，１），…，Ｄ（２，ｎ−２），…，Ｄ（ｎ−２，１），Ｄ（ｎ−２，２），Ｄ（ｎ−１，１））を介した電流は、パッドＰt2で検出される電流Ｉ1には加算されない。従って、評価装置は、パッドＰt2で検出される電流Ｉ1に基づいて、測定対象の素子Ｄ（１，１）の素子特性を正確に測定することができる。
【００３９】
同様にして、例えば、素子Ｄ（２，１）が選択され、素子Ｄ（２，１）の入力端子ＩＮが接続されたパッドＰt2に対して正のバイアス電圧が印加され、素子Ｄ（２，１）の出力端子ＯＵＴが接続されたパッドＰt3に対して、パッドＰt3の電圧よりも低いバイアス電圧が印加された場合には、素子Ｄ（２，１）がアクティブとなり、素子Ｄ（２，１）を介してパッドＰt2からパッドＰt3へ電流Ｉ2が流れる。このとき、アクティブとなっていない他の素子（Ｄ（１，１），Ｄ（１，２），Ｄ（１，２），…，Ｄ（１，ｎ−１），…，Ｄ（２，ｎ−２），…，Ｄ（ｎ−２，１），Ｄ（ｎ−２，２），Ｄ（ｎ−１，１））を介した電流は、パッドＰt3で検出される電流Ｉ2には加算されない。従って、評価装置は、パッドＰt3で検出される電流Ｉ2に基づいて、測定対象の素子Ｄ（２，１）の素子特性を正確に測定することができる。
【００４０】
[効果]
ところで、本実施の形態の半導体装置１では、各グループＧNにおいて、全ての入力端子ＩＮが共通のドレインソース線ＤＳＬに接続されている。これにより、テストエレメントグループ１０のドレインソース線ＤＳＬの数を、素子Ｄの数（Σ[ｋ＝１，ｎ−１]ｋ）よりも大幅に少ないｎ本に抑えることができる。その結果、ドレインソース線ＤＳＬに接続されたパッドＰt1〜Ｐtnの数もｎ本に抑えることができるので、半導体装置１の面積をＸ−Ｙアドレス方式のものよりも大幅に小さくすることができる。
【００４１】
また、本実施の形態では、各グループＧNにおいて、全ての出力端子ＯＵＴが入力端子ＩＮに非接続のドレインソース線ＤＳＬに、他の出力端子ＯＵＴと非共有で接続されている。さらに、一のグループＧNにおける共通のドレインソース線ＤＳＬと、他のグループＧNにおける共通のドレインソース線ＤＳＬとが互いに異なっている。これにより、ドレインソース線ＤＳＬを共通化しつつ、測定対象の素子Ｄを流れる電流と非測定対象の素子Ｄを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【００４２】
以上のことから、本実施の形態では、小さな面積でより多くの素子Ｄを搭載することができ、さらに、素子特性を精度良く測定することができる。
【００４３】
[実施例]
次に、ドレインソース線ＤＳＬの本数を２本から５０本の範囲で変えたときの本実施の形態の半導体装置１の優位性について、比較例に係る半導体装置と対比しつつ説明する。
【００４４】
図５は、ドレインソース線ＤＳＬの本数を２本から５０本の範囲で変えたときの、本実施の形態の半導体装置１および比較例に係る半導体装置のレイアウトの相違についてまとめたものである。ここで、比較例に係る半導体装置と言っているのは、具体的には、図１３に記載のＸ−Ｙアドレス方式のテストエレメントグループ２００を含んで構成されたものを指している。
【００４５】
図５中の「最大ＤＵＴ数」とは、テストエレメントグループ内に搭載できる素子数の最大値を指している。「選択回路ＰＡＤ数」とは、テストエレメントグループ内に最大ＤＵＴ数の素子を搭載したときに、各素子を選択可能な選択回路を構成したときに、必要となるＰＡＤ数の最小値を指している。「全ＰＡＤ数」とは、ドレインソース線に接続されるパッドの総数と、選択回路に接続されるパッドの総数との和を指している。「最大ＤＵＴ数／全ＰＡＤ数」とは、１パッドあたりの素子の数を指している。「最大ＤＵＴ数／全ＰＡＤ数」が大きい場合には、１パッドあたり、より多くの素子を搭載することができることを意味する。「ＤＵＴ数差分」とは、本実施の形態の半導体装置１に搭載された素子数から、比較例に係る半導体装置に搭載された素子数を減じることにより得られた値を指している。「ＰＡＤ数差分」とは、本実施の形態の半導体装置１に搭載されたパッド数から、比較例に係る半導体装置に搭載されたパッド数を減じることにより得られた値を指している。
【００４６】
図５の「ＤＵＴ数差分」から、ドレインソース線ＤＳＬの本数が同数の場合に、本実施の形態の半導体装置１は、比較例に係る半導体装置よりも、より多くの素子を搭載することができることわかる。また、図５の「最大ＤＵＴ数／全ＰＡＤ数」から、本実施の形態の半導体装置１は、比較例に係る半導体装置よりも、１パッドあたり、より多くの素子を搭載することができることがわかる。
【００４７】
[第１の実施の形態の変形例] 
上記実施の形態では、グループＧNごとに割り当てられた素子Ｄの数が、グループナンバー（サフィックスに相当するＮ）の増加とともに、１つずつ増加するようになっていたが、そのようになっていなくてもよい。例えば、図６に示したように、グループＧ3において、１つの素子Ｄが欠落していたり、グループＧ4において、１つの素子Ｄが欠落していたりしていてもよい。
【００４８】
また、上記実施の形態では、グループＧNの数が、ｎ−１個となっていたが、それよりも少なくてもよい。例えば、図７に示したように、１つのグループ（グループＧ3）が欠落していてもよい。
【００４９】
＜第２の実施の形態＞
[構成]
図８は、本発明の第２の実施の形態に係る半導体装置２の全体構成の一例を表したものである。半導体装置２は、上記実施の形態の半導体装置１と同様、半導体基板（図示せず）上に、テストエレメントグループ１０と、選択回路２０とを備えたものである。半導体装置２は、素子Ｄとして４端子の素子がテストエレメントグループ１０内に搭載されている点で、上記実施の形態の半導体装置１の構成と相違する。そこで、以下では、上記実施の形態の半導体装置１との相違点について主に説明し、上記実施の形態の半導体装置１との共通点についての説明を適宜省略するものとする。
【００５０】
上述したように、本実施の形態では、素子Ｄとして４端子の素子がエレメントグループ１０内に搭載されている。そのような素子Ｄとしては、例えば、図９に示したように、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの単位画素セルが挙げられる。このとき、素子Ｄは、２つの選択端子Ｓ，Ｓ2と、１つの入力端子ＩＮと、１つの出力端子ＯＵＴとを備えている。
【００５１】
イメージセンサの単位画素セルには、例えば、図９に示したように、３つのトランジスタＴｒ1〜Ｔｒ3と、１つのフォトダイオードＰＤが設けられている。トランジスタＴｒ1のゲートが選択端子Ｓに接続されており、トランジスタＴｒ1のドレインまたはソースと、直列接続された２つのトランジスタＴｒ2，Ｔｒ3のうちの一方のトランジスタＴｒ2のドレインまたはソースとが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ3のゲートが２つ目の選択端子Ｓ2に接続されており、トランジスタＴｒ3のドレインまたはソースが出力端子ＯＵＴに接続されている。
【００５２】
本実施の形態では、スイッチ回路２２は、１つの素子Ｄに対して２つのゲート線ＧＬ，ＧＬ2を備えている。ゲート線ＧＬが選択端子Ｓに接続されており、ゲート線ＧＬ2が選択端子Ｓ2に接続されている。デコーダ回路２１は、１つのスイッチ回路２２に対して１つのデコーダ回路２１が割り当てられている。
【００５３】
[動作]
次に、本実施の形態の半導体装置２の動作の一例について説明する。
【００５４】
まず、半導体装置２を評価する評価装置（図示せず）からデコーダ回路２１に対してゲート選択信号が入力される。すると、例えば、素子Ｄ（１，１）に対応するスイッチ素子２２Ａから、素子Ｄ（１，１）の選択端子Ｓに対して２つの選択ゲート電圧（オン電圧）が別個に出力される。このとき、評価装置（図示せず）からパッドＰt1〜Ｐt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子Ｄ（１，１）の入力端子ＩＮが接続されたパッドＰt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子Ｄ（１，１）の出力端子ＯＵＴが接続されたパッドＰt2に対して、パッドＰt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドＰt2に対しては、０ボルトが印加される。また、素子Ｄ（１，１）の入力端子ＩＮおよび出力端子ＯＵＴとは非接続のパッドＰt3〜Ｐt5に対しては、例えば、０ボルトが印加される。なお、このときに、パッドＰt3〜Ｐt5が、電気的にフローティングとなっていてもよい。
【００５５】
これにより、選択ゲート電圧が入力された素子Ｄ（１，１）がアクティブとなり（例えばトランジスタＴｒ2，Ｔｒ3がオンし）、素子Ｄ（１，１）を介してパッドＰt1からパッドＰt2へ電流Ｉ1が流れる。このとき、アクティブとなっていない他の素子（Ｄ（１，２），Ｄ（１，２），…，Ｄ（１，ｎ−１），Ｄ（２，１），…，Ｄ（２，ｎ−２），…，Ｄ（ｎ−２，１），Ｄ（ｎ−２，２），Ｄ（ｎ−１，１））を介した電流は、パッドＰt2で検出される電流Ｉ1には加算されない。従って、評価装置は、パッドＰt2で検出される電流Ｉ1に基づいて、測定対象の素子Ｄ（１，１）の素子特性を正確に測定することができる。
【００５６】
[効果]
ところで、本実施の形態の半導体装置２では、各グループＧNにおいて、全ての入力端子ＩＮが共通のドレインソース線ＤＳＬに接続されている。これにより、テストエレメントグループ１０のドレインソース線ＤＳＬの数を、素子Ｄの数（Σ[ｋ＝１，ｎ−１]ｋ）よりも大幅に少ないｎ本に抑えることができる。その結果、ドレインソース線ＤＳＬに接続されたパッドＰt1〜Ｐtnの数もｎ本に抑えることができるので、半導体装置１の面積をＸ−Ｙアドレス方式のものよりも大幅に小さくすることができる。
【００５７】
また、本実施の形態では、各グループＧNにおいて、全ての出力端子ＯＵＴが入力端子ＩＮに非接続のドレインソース線ＤＳＬに、他の出力端子ＯＵＴと非共有で接続されている。さらに、一のグループＧNにおける共通のドレインソース線ＤＳＬと、他のグループＧNにおける共通のドレインソース線ＤＳＬとが互いに異なっている。これにより、ドレインソース線ＤＳＬを共通化しつつ、測定対象の素子Ｄを流れる電流と非測定対象の素子Ｄを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【００５８】
以上のことから、本実施の形態では、小さな面積でより多くの素子Ｄを搭載することができ、さらに、素子特性を精度良く測定することができる。
【００５９】
＜変形例＞
上記の第１および第２の実施の形態において、ドレインソース線ＤＳＬに選択回路が設けられていてもよい。例えば、図１０に示したように、ドレインソース線ＤＳＬに選択回路３０が設けられている。この選択回路３０は、例えば、デコーダ回路３１およびスイッチ回路３２を備えている。
【００６０】
スイッチ回路３２は、例えば、図１１に示したように、１６個のスイッチ素子ＳＷ１〜ＳＷ１６がケルビンセンス接続された回路構成となっている。ここで、ケルビンセンス接続とは、１６個のスイッチ素子ＳＷ１〜ＳＷ１６の寄生抵抗による電圧降下の影響を受けずに素子ＤのＩ−Ｖ測定を行う方法であり、各ドレインソース線ＤＳＬを、センス線とフォース線に分岐させた構成にした結線方法である。なお、図１１において、スイッチ素子ＳＷ１〜ＳＷ４、ＳＷ９〜ＳＷ１２の部分がセンス線に相当し、スイッチ素子ＳＷ５〜ＳＷ８、ＳＷ１３〜ＳＷ１６の部分がフォース線に相当する。
【００６１】
デコーダ回路３１は、例えば、図１１に示したように、スイッチ回路３２内のスイッチＳＷ１〜ＳＷ８の制御を行うデコーダ回路３１Ａと、スイッチ回路３２内のスイッチＳＷ９〜ＳＷ１６の制御を行うデコーダ回路３１Ｂとを備えている。なお、デコーダ回路３１は、例えば、スイッチ回路３２内のスイッチＳＷ１〜ＳＷ１６の制御を行う１つのデコーダ回路によって構成されていてもよい。
【００６２】
本変形例では、例えば、スイッチ素子ＳＷ１，ＳＷ５をオンさせ、スイッチ素子ＳＷ２〜ＳＷ４、ＳＷ６〜ＳＷ８をオフさせる。さらに、スイッチ素子ＳＷ９，ＳＷ１３をオンさせ、スイッチ素子ＳＷ１０〜ＳＷ１２、ＳＷ１４〜ＳＷ１６をオフさせる。これにより、スイッチ素子ＳＷ５に接続されたパッドＰb1がドレインソース線ＤＳＬ1に接続され、スイッチ素子ＳＷ１に接続されたパッドＰb3がドレインソース線ＤＳＬ1に接続される。さらに、スイッチ素子ＳＷ１３に接続されたパッドＰb2がドレインソース線ＤＳＬ2に接続され、スイッチ素子ＳＷ９に接続されたパッドＰb4がドレインソース線ＤＳＬ2に接続される。このとき、パッドＰb1に正のバイアス電圧が印加され、パッドＰb2に、パッドＰb1に印加された電圧よりも低いバイアス電圧（例えば０ボルト）が印加される。このときに、素子Ｄ（１，１）が選択されていた場合には、素子Ｄ（１，１）を介して、パッドＰb1からパッドＰb2に電流が流れる。このとき、スイッチ素子ＳＷ１に接続されたパッドＰb3およびスイッチ素子ＳＷ９に接続されたパッドＰb4には、電圧計が接続されており、インビーダンスが無限大となっているので、スイッチ素子ＳＷ１，ＳＷ９には電流が流れず、スイッチ素子ＳＷ１，ＳＷ９によって電圧降下は起こらない。従って、この場合でも、素子特性を精度良く測定することができる。
【００６３】
なお、スイッチ素子ＳＷ５〜ＳＷ８、ＳＷ１３〜ＳＷ１６における電圧降下が無視できる場合には、スイッチ素子ＳＷ１〜ＳＷ４、ＳＷ９〜ＳＷ１２を省略し、パッドＰb1とパッドＰb2との電位差を測定することにより、素子特性を評価するようにしてもよい。
【符号の説明】
【００６４】
１，２…半導体装置、１０，１００，２００…テストエレメントグループ、２０，３０…選択回路、２１、３１，３１Ａ，３１Ｂ…デコーダ回路、２１Ａ…デコード素子、２２，３２…スイッチ回路，２２Ａ…スイッチ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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