(57)【要約】【課題】高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供する。【解決手段】故障検出回路は、入力信号を目標遅延量に従って遅延して、検証対象信号を出力する遅延処理回路と、前記入力信号を前記検証対象信号の遅延量の最小許容量だけ遅延した第１基準信号と、前記入力信号を前記検証対象信号の前記遅延量の最大許容量だけ遅延した第２基準信号と、の少なくとも何れかを出力する基準遅延処理回路と、前記検証対象信号と、前記第１基準信号と前記第２基準信号との少なくとも何れかと、を入力し、前記遅延量が前記最小許容量より小さい場合と、前記遅延量が前記最大許容量より大きい場合とに、前記遅延処理回路が故障していることを検出する故障検出部と、を備えることを特徴とする。【選択図】図４
2011196828.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を目標遅延量に従って遅延して、検証対象信号を出力する遅延処理回路と、
前記入力信号を前記検証対象信号の遅延量の最小許容量だけ遅延した第１基準信号と、前記入力信号を前記検証対象信号の前記遅延量の最大許容量だけ遅延した第２基準信号と、の少なくとも何れかを出力する基準遅延処理回路と、
前記検証対象信号と、前記第１基準信号と前記第２基準信号との少なくとも何れかと、を入力し、前記遅延量が前記最小許容量より小さい場合と、前記遅延量が前記最大許容量より大きい場合とに、前記遅延処理回路が故障していることを検出する故障検出部と、
を備えることを特徴とする故障検出回路。
【請求項２】
複数の前記遅延処理回路を備え、
前記故障検出部は、
前記各遅延処理回路が出力する前記各検証対象信号のうちの最小遅延量を有する検証対象信号が遷移してから、前記各検証対象信号のうちの最大遅延量を有する検証対象信号が遷移するまでのパルス幅を有するパルスを発生するパルス発生部を備え、
前記故障検出部は、前記パルスが、前記第１基準信号が遷移する時と前記第２基準信号が遷移する時との少なくとも何れかに発生している場合に、故障検出信号を出力することを特徴とする請求項１に記載の故障検出回路。
【請求項３】
前記複数の遅延処理回路から少なくとも２つの検証対象を選択する検証対象選択部と、
前記検証対象の前記遅延処理回路が出力する前記検証対象信号を、前記パルス発生部に入力する信号マスク部と、
をさらに備えることを特徴とする請求項２に記載の故障検出回路。
【請求項４】
遅延設定値に基づいて、前記遅延処理回路に前記目標遅延量を設定し、前記基準遅延処理回路に前記最大許容量と前記最小許容量とを設定する遅延設定部をさらに備え、
各々の前記遅延処理回路と前記基準遅延処理回路とは、
直列に接続された複数の第１遅延素子と、
前記入力信号を、前記複数の第１遅延素子のうちの、前記遅延設定部の設定に基づいた第１の個数の第１遅延素子を介して遅延させる遅延制御部と、
を備えることを特徴とする請求項１から請求項３の何れかに記載の故障検出回路。
【請求項５】
前記遅延設定部は、
入力したクロック信号を、直列に接続された複数の第２遅延素子のうちの第２の個数の第２遅延素子を介して遅延させて出力する遅延回路と、前記遅延回路からの出力信号の位相と前記クロック信号の位相との位相差を検出する位相比較回路と、前記位相差が無くなるように前記第２の個数を制御して前記クロック信号を遅延させる遅延設定回路と、を有するＤＬＬ回路と、
前記第２の個数と前記第１の個数との比が、前記クロック信号の周期と前記遅延設定値が表す遅延量との比に等しくなるように、前記第１の個数を演算する演算回路と、
をさらに備えることを特徴とする請求項４に記載の故障検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延故障を検出する故障検出回路に関する。
【背景技術】
【０００２】
製造されたＬＳＩ回路が正常に動作するか否かを量産時等に検証する為に、ロジックスキャンテストが実施されている。しかし、遅延処理ブロックに対してロジックスキャンテストで実行できる遅延検証は、ロジックスキャンクロックのサイクル単位（例えば、約４ｎｓ）の遅延検証になっている。
【０００３】
高速に動作するＬＳＩ回路では、遅延処理ブロックの遅延量が小さくなっている。この様な遅延処理ブロックの遅延検証では、ロジックスキャンクロックのサイクル単位での遅延故障検出より細かい単位（例えば、数十ｐｓ）での遅延量の測定が求められる。そのため、遅延処理ブロックの遅延量をＬＳＩ回路の外部で測定する必要が有り、ＬＳＩ回路の外部の検証装置（例えば、ＬＳＩテスター等）に遅延故障を検出できるだけの高い測定精度が必要になっていた。
【０００４】
なお、上記技術に関連して、例えば、特許文献１に記載される故障検出回路が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、入力信号を目標遅延量に従って遅延して、検証対象信号を出力する遅延処理回路と、前記入力信号を前記検証対象信号の遅延量の最小許容量だけ遅延した第１基準信号と、前記入力信号を前記検証対象信号の前記遅延量の最大許容量だけ遅延した第２基準信号と、の少なくとも何れかを出力する基準遅延処理回路と、前記検証対象信号と、前記第１基準信号と前記第２基準信号との少なくとも何れかと、を入力し、前記遅延量が前記最小許容量より小さい場合と、前記遅延量が前記最大許容量より大きい場合とに、前記遅延処理回路が故障していることを検出する故障検出部と、を備えることを特徴とする故障検出回路が提供される。
【発明の効果】
【０００８】
本発明によれば、高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供できる。
【図面の簡単な説明】
【０００９】
【図１】遅延処理回路を有するシステムの概略図である。
【図２】ＤＤＲコントローラの概略図である。
【図３】ＤＤＲ−ＳＤＲＡＭへの書き込み信号と、ＤＤＲ−ＳＤＲＡＭからの読み出し信号とを示す波形図である。
【図４】本発明の第１の実施形態に係る故障検出回路の回路図である。
【図５】本発明の第１の実施形態に係る故障検出回路の動作波形図である。
【図６】本発明の第２の実施形態に係る故障検出回路の回路図である。
【図７】本発明の第２の実施形態に係る故障検出回路の動作波形図である。
【図８】本発明の第３の実施形態に係る故障検出回路の回路図である。
【図９】本発明の第３の実施形態に係る故障検出回路のパスの場合の動作波形図である。
【図１０】本発明の第３の実施形態に係る故障検出回路のフェイルの場合の動作波形図である。
【図１１】本発明の第４の実施形態に係る故障検出回路の回路図である。
【図１２】本発明の第４の実施形態に係る故障検出回路の最小許容量設定での動作波形図である。
【図１３】本発明の第４の実施形態に係る故障検出回路の最大許容量設定での動作波形図である。
【図１４】本発明の第５の実施形態に係る故障検出回路の回路図である。
【図１５】本発明の第５の実施形態に係るリーフディレイ回路のブロック図である。
【図１６】本発明の第５の実施形態に係る遅延設定部とリーフディレイ回路とのブロック図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態の説明に先立ち、図１から図３を参照して、遅延処理回路を有するシステムの一例について説明する。
【００１１】
本発明の実施形態は、例えば、以下のシステムで用いられている様な遅延処理回路の故障を検出する故障検出回路に関する。
【００１２】
図１は、遅延処理回路を有するシステムの概略図である。
【００１３】
このシステム２００は、ＨＤ（High Definition）のＨ．２６４規格の動画（音声付き）をマルチメディアエンジン２０１でエンコードして所定のメモリに録画可能なものである。また、自ら録画したＨＤのＨ．２６４規格の動画を再生可能である。また、地上波デジタルテレビチューナ２０２を接続することで、１２セグメント放送を録画及び視聴可能である。
【００１４】
カメラ２０３は、最大１０Mpixelの静止画とＨＤ動画との撮影が可能である。撮影で得たデータは、ＣＡＭ受信部２０４で取り込まれ、マルチメディアエンジン２０１でエンコードされて記録される。ＣＡＭ受信部２０４で取り込まれたデータは、同時に、ＬＣＤ送信部２０５を用いて外部のＬＣＤ（液晶ディスプレイ）２０６に送信され、ＬＣＤ２０６に画像が表示される。
【００１５】
マルチメディアエンジン２０１で処理されたデータは、ＳＤＲＡＭコントローラ２０７やＤＤＲコントローラ２０８を介して、内部のＳＤＲ−ＳＤＲＡＭ２０９やＤＤＲ−ＳＤＲＡＭ２１０に一時保存される。このＤＤＲコントローラ２０８には、以下に説明するように遅延処理回路が用いられている。
【００１６】
図２は、ＤＤＲコントローラの概略図である。
【００１７】
ＤＤＲ−ＳＤＲＡＭ２１０は、クロックの１サイクル中にデータの書き込み又は読み出しを２回行う。ＤＤＲコントローラ２０８は、ＤＤＲ−ＳＤＲＡＭ２１０との間でデータを受け渡すために、データｄｑとタイミング信号ｄｑｓとを一緒に入出力する。
【００１８】
図３（ａ）は、ＤＤＲ−ＳＤＲＡＭへの書き込み信号を示す波形図である。
【００１９】
書き込み動作では、ＤＤＲコントローラ２０８は、データｄｑとして図２のデータｗｒｉｔｅ＿ｄａｔａを出力する場合、タイミング信号ｄｑｓを遅延処理回路（リーフディレイ回路）２１１により９０度遅延させて（遅延ｘ）、データｄｑと共にＤＤＲ−ＳＤＲＡＭ２１０に出力する。
【００２０】
ＤＤＲ−ＳＤＲＡＭ２１０は、タイミング信号ｄｑｓの立ち上がりタイミングでのデータｄｑと、立ち下がりタイミングでのデータｄｑとを内部に取り込む。
【００２１】
図３（ｂ）は、ＤＤＲ−ＳＤＲＡＭからの読み出し信号を示す波形図である。
【００２２】
読み出し動作では、ＤＤＲ−ＳＤＲＡＭ２１０からＤＤＲコントローラ２０８に、図３（ｂ）のタイミングのデータｄｑとタイミング信号ｄｑｓとが入力される。
【００２３】
ＤＤＲＩＦ内部では、遅延処理回路（リーフディレイ回路）２１２，２１３により、タイミング信号ｄｑｓの立ち上がりタイミングと立ち下がりタイミングとをそれぞれ９０度遅延させる（遅延ｙ１，ｙ２）。遅延させた信号を用いて、フリップフロップ２１４，２１５によりデータｄｑを別々に取り込む（タイミングｔａ，ｔｂ）。
【００２４】
このシステム２００では、例えば、クロックの周期が６ｎｓである場合、９０度遅延させたタイミング信号ｄｑｓは１．５ｎｓの遅延量を有する。このため、遅延検証を行うためには数十ｐｓの遅延量の検出が必要となる。
【００２５】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２６】
以下の実施形態では、遅延故障テストモードでの回路接続について説明する。つまり、例えば、前述したシステム２００における遅延処理回路２１１〜２１３は、遅延故障テストモードでは以下で説明する回路のように接続され、故障検出が行われる。
【００２７】
（第１の実施形態）
本実施形態は、入力信号を検証対象信号の遅延量の最大許容量だけ遅延した基準信号と、最小許容量だけ遅延した基準信号とを用いて、遅延処理回路からの検証対象信号の遅延量が最小許容量と最大許容量との間に入っているか判定するものである。
【００２８】
図４は、本発明の第１の実施形態に係る故障検出回路の回路図である。
【００２９】
図４に示す様に、故障検出回路は、遅延設定部１０と、遅延処理回路１１，１２（基準遅延処理回路）と、検証対象となるｎ（ｎは２以上の整数）個の遅延処理回路１３−１〜１３−ｎと、検証対象選択部１４と、信号マスク部１５と、最小−最大パルス発生部１６と、フェイルフラグ処理部１７とを備える。最小−最大パルス発生部１６とフェイルフラグ処理部１７とは、故障検出部として機能する。
【００３０】
クロック入力端子１は、遅延処理回路１１，１２と遅延処理回路１３−１〜１３−ｎとの各入力端子に共通に接続される。遅延処理回路１１，１２の各出力端子は、クロック出力端子２，３に各々接続される。クロック入力端子１には、入力信号ＣＬＫＩＮが入力される。
【００３１】
遅延設定部１０は、入力された遅延設定値に基づいて、遅延処理回路１１，１２と、遅延処理回路１３−１〜１３−ｎに、遅延量を設定可能なものとして構成されている。
【００３２】
信号マスク部１５は、ｎ個の論理積回路１５ａ−１〜１５ａ−ｎと、ｎ個の論理和回路１５ｂ−１〜１５ｂ−ｎとを有する。論理和回路１５ｂ−１〜１５ｂ−ｎの一方の入力端子は反転入力端子である。
【００３３】
検証対象選択部１４からのマスク信号Mask_Signalsの１番目のビットが、論理積回路１５ａ−１の第１入力端子と、論理和回路１５ｂ−１の反転入力端子とに入力される。同様に、マスク信号Mask_Signalsのｎ番目のビットが、論理積回路１５ａ−ｎの第１入力端子と、論理和回路１５ｂ−ｎの反転入力端子とに入力される。遅延処理回路１３−１の出力信号が、論理積回路１５ａ−１の第２入力端子と、論理和回路１５ｂ−１の入力端子とに入力される。同様に、遅延処理回路１３−ｎの出力信号が、論理積回路１５ａ−ｎの第２入力端子と、論理和回路１５ｂ−ｎの入力端子とに入力される。
【００３４】
最小−最大パルス発生部１６は、論理和回路１６ａと、論理積回路１６ｂと、排他的論理和回路１６ｃとを有する。信号マスク部１５の各論理積回路１５ａ−１〜１５ａ−ｎの出力信号は、論理和回路１６ａのｎ個の入力端子に入力される。信号マスク部１５の各論理和回路１５ｂ−１〜１５ｂ−ｎの出力信号は、論理積回路１６ｂのｎ個の入力端子に入力される。論理和回路１６ａの出力信号と、論理積回路１６ｂの出力信号とは、排他的論理和回路１６ｃの２つの入力端子に各々入力される。排他的論理和回路１６ｃは、最小−最大パルスMin-Max_Pulseを出力する。
【００３５】
フェイルフラグ処理部１７は、フリップフロップ１７ａ，１７ｂと、論理和回路１７ｃとを有する。排他的論理和回路１６ｃからの最小−最大パルスMin-Max_Pulseは、各フリップフロップ１７ａ，１７ｂの各信号入力端子に入力される。遅延処理回路１１の出力信号はフリップフロップ１７ａのクロック信号入力端子に入力される。遅延処理回路１２の出力信号は、フリップフロップ１７ｂのクロック信号入力端子に入力される。各フリップフロップ１７ａ，１７ｂの各出力信号は、論理和回路１７ｃの２つの入力端子に入力される。論理和回路１７ｃはフェイルフラグ（故障検出信号）Fail_Flagを出力する。
【００３６】
次に、故障検出回路の動作を説明する。
【００３７】
まず、ＬＳＩ回路の遅延故障テストモードで、遅延量が外部からの設定で変更可能な遅延処理回路１１と遅延処理回路１２とに、遅延設定部１０により遅延量を各々設定する。ここでは、遅延処理回路１１に遅延量の最大許容量を設定し、遅延処理回路１２に遅延量の最小許容量を設定する。
【００３８】
これにより、以下に説明するように、遅延処理回路１３−１〜１３−ｎを遅延検証対象とするとき、それらの各遅延量が最小許容量と最大許容量との間に入っているか検出する。
【００３９】
遅延処理回路１１は、入力信号ＣＬＫＩＮを検証対象信号の遅延量の最大許容量だけ遅延して基準信号ＣＬＫＯＵＴ［０］を出力する。遅延処理回路１２は、入力信号ＣＬＫＩＮを検証対象信号の遅延量の最小許容量だけ遅延して基準信号ＣＬＫＯＵＴ［１］を出力する。なお、本明細書では、基準信号ＣＬＫＯＵＴ［０］と基準信号ＣＬＫＯＵＴ［１］のうち、最小許容量の信号を第１基準信号とし、最大許容量の信号を第２基準信号とする。
【００４０】
最大許容量と最小許容量との設定には、例えば、シミュレーションによって求めた遅延設定値を用いる。または、クロック入力端子１とクロック出力端子２，３とを用いて、ＬＳＩ回路の外部の測定装置により入力信号ＣＬＫＩＮに対する各基準信号ＣＬＫＯＵＴ［０］，ＣＬＫＯＵＴ［１］の遅延量を測定して、所望の遅延量となるように遅延設定値を調節しても良い。
【００４１】
各遅延処理回路１３−１〜１３−ｎは、入力信号ＣＬＫＩＮを、遅延設定部１０により設定された目標遅延量に従って遅延して、各検証対象信号を出力する。
【００４２】
信号マスク部１５は、検証対象選択部１４からのマスク信号により、遅延処理回路１３−１〜１３−ｎから少なくとも２つの検証対象を選択して、検証対象の遅延処理回路が出力する検証対象信号を最小−最大パルス発生部１６に入力する。図４の回路では、遅延処理回路１３−１〜１３−ｎのうち、ハイレベルのマスク信号を入力した論理積回路１５ａ−１〜１５ａ−ｎに接続されている回路が、検証対象となる。
【００４３】
最小−最大パルス発生部１６は、検証対象の各遅延処理回路が出力する各検証対象信号のうちの最小遅延量を有する検証対象信号ＣＬＫＯＵＴｍｉｎが遷移してから、各検証対象信号のうちの最大遅延量を有する検証対象信号ＣＬＫＯＵＴｍａｘが遷移するまでのパルス幅を有する最小−最大パルスMin-Max_Pulseを発生する。
【００４４】
フェイルフラグ処理部１７は、最小−最大パルスMin-Max_Pulseを、基準信号ＣＬＫＯＵＴ［０］と、基準信号ＣＬＫＯＵＴ［１］とでラッチして、フェイルフラグFail_Flagを生成する。フェイルフラグFail_Flagは、遅延故障がある場合にはハイレベルに立ち上がり、遅延故障が無い場合には立ち上がらない。
【００４５】
つまり、フェイルフラグ処理部１７は、最小−最大パルスMin-Max_Pulseが、基準信号ＣＬＫＯＵＴ［０］が遷移する時と基準信号ＣＬＫＯＵＴ［１］が遷移する時との少なくとも何れかに発生している場合に、フェイルフラグFail_Flagを出力する。
【００４６】
このように、最小−最大パルス発生部１６とフェイルフラグ処理部１７とは、検証対象信号の遅延量が最小許容量より小さい場合と、検証対象信号の遅延量が最大許容量より大きい場合とに、選択された遅延処理回路が故障していることを検出する。
【００４７】
次に、具体的な動作波形の一例を、パスの場合とフェイルの場合とについて説明する。
【００４８】
図５（ａ）は、本発明の第１の実施形態に係る故障検出回路のパスの場合の動作波形図である。
【００４９】
基準信号ＣＬＫＯＵＴ［１］の立ち上がりエッジ（時刻ｔ１）から、基準信号ＣＬＫＯＵＴ［０］の立ち上がりエッジ（時刻ｔ２）までがパス（Ｐａｓｓ）領域を規定する。
【００５０】
検証対象信号ＣＬＫＯＵＴｍｉｎ，ＣＬＫＯＵＴｍａｘの立ち上がりタイミングは、基準信号ＣＬＫＯＵＴ［１］の立ち上がりタイミングより遅く、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより早い。つまり、検証対象信号ＣＬＫＯＵＴｍｉｎの最小遅延量と、検証対象信号ＣＬＫＯＵＴｍａｘの最大遅延量とは、基準信号ＣＬＫＯＵＴ［１］の最小許容量と、基準信号ＣＬＫＯＵＴ［０］の最大許容量との間にある。
【００５１】
最小−最大パルスMin-Max_Pulseは、最小遅延量の検証対象信号ＣＬＫＯＵＴｍｉｎの立ち上がりで立ち上がり、最大遅延量の検証対象信号ＣＬＫＯＵＴｍａｘの立ち上がりで立ち下がる。
【００５２】
最小−最大パルスMin-Max_Pulseは、基準信号ＣＬＫＯＵＴ［１］の立ち上がりと、基準信号ＣＬＫＯＵＴ［０］の立ち上がりとで、ラッチされる。同図では、最小−最大パルスMin-Max_Pulseはラッチされる時刻ｔ１，ｔ２においてローレベルである。そのため、ラッチにより得られるフェイルフラグFail_Flagは、立ち上がらずにローレベルを保持する。よって、選択された全ての遅延処理回路に遅延故障は無いと判定できる。
【００５３】
図５（ｂ）は、本発明の第１の実施形態に係る故障検出回路のフェイルの場合の動作波形図である。
【００５４】
図５（ｂ）では、検証対象信号ＣＬＫＯＵＴｍｉｎの立ち上がりタイミングが、基準信号ＣＬＫＯＵＴ［１］の立ち上がりタイミングより早い点が、図５（ａ）と異なる。つまり、検証対象信号ＣＬＫＯＵＴｍｉｎの最小遅延量は、基準信号ＣＬＫＯＵＴ［１］の最小許容量よりも小さい。
【００５５】
最小−最大パルスMin-Max_Pulseは、基準信号ＣＬＫＯＵＴ［１］の立ち上がりで時刻ｔ１にラッチされる。この時、最小−最大パルスMin-Max_Pulseはハイレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、立ち上がってハイレベルとなる。よって、選択された遅延処理回路の何れかに遅延故障があると判定できる。
【００５６】
このようにして、遅延処理回路１３−１〜１３−ｎのうち、その遅延量が最小許容量と最大許容量との間にない回路を特定できる。つまり、遅延処理回路１３−１〜１３−ｎが少なくとも３つあれば、全ての遅延処理回路を検証対象として遅延故障検出を行った後に、検証対象の遅延処理回路を１つ減らして遅延故障検出を行うことで、故障している遅延処理回路を特定できる。
【００５７】
また、複数回の遅延故障検出を、各回で異なる遅延量を設定して行うことで、各遅延処理回路１３−１〜１３−ｎの内部の故障している部分を特定できる。例えば、遅延処理回路１３−１の目標遅延量を１０ｎｓに設定し、最大許容量を１２ｎｓに設定し、最小許容量を８ｎｓに設定するとパスし、遅延処理回路１３−１の目標遅延量を１２ｎｓに設定し、最大許容量を１４ｎｓに設定し、最小許容量を１０ｎｓに設定するとフェイルした場合を考える。この場合、遅延処理回路１３−１における遅延量を１０ｎｓから１２ｎｓに増加させる部分が故障していることを特定できる。
【００５８】
また、前述した説明とは逆に、遅延処理回路１１の遅延量を最小許容量に設定し、遅延処理回路１２の遅延量を最大許容量に設定して、再度故障検出を行い、結果が変わらないことを確認しても良い。結果が変わらなければ、遅延処理回路１１，１２が故障していないことを確認できるので、故障検出精度を向上できる。
【００５９】
以上で説明した様に、本実施形態によれば、最小許容量の遅延量を有する基準信号の立ち上がりと、最大許容量の遅延量を有する基準信号の立ち上がりとで、最小遅延量の検証対象信号が立ち上がってから最大遅延量の検証対象信号が立ち上がるまでのパルス幅を有する最小−最大パルスをラッチするようにしたので、全ての検証対象信号の遅延量が最小許容量と最大許容量との間に入っているか判定できる。これにより、高精度な検証装置を用いずに、精度良く遅延故障を検出できる。
【００６０】
つまり、複数の遅延処理回路を有するＬＳＩ回路において、ＬＳＩ回路の内部で生成されるフェイルフラグで遅延故障を精度良く検出できるので、ＬＳＩ回路の外部の検証装置に遅延故障を検出できるだけの測定精度が不要となる。
【００６１】
また、検証対象選択部１４によって複数の遅延処理回路１３−１〜１３−ｎから検証対象の遅延処理回路を選択できるようにしたので、遅延故障が発生している遅延処理回路を特定できる。
【００６２】
なお、検証対象である遅延処理回路１３−１〜１３−ｎは遅延量を変更可能な回路として説明したが、遅延量が一定な回路であっても良い。
【００６３】
（第２の実施形態）
本実施形態は、１つの遅延処理回路の遅延検証を行えるようにした点が、第１の実施形態と異なる。
【００６４】
図６は、本発明の第２の実施形態に係る故障検出回路の回路図である。
【００６５】
図６に示す様に、この故障検出回路は、最小−最大パルス発生部１６を備えていない点と、信号マスク部１５０の構成と、フェイルフラグ処理部１７０の構成とが、図４の第１の実施形態と異なる。
【００６６】
信号マスク部１５０は、論理和回路を備えていない点と、論理和回路１６ａを備える点とが、第１の実施形態の信号マスク部１５と異なる。各論理積回路１５ａ−１〜１５ａ−ｎの出力信号は、論理和回路１６ａのｎ個の入力端子に入力される。
【００６７】
論理和回路１６ａの出力信号は、フェイルフラグ処理部１７０のフリップフロップ１７ａ，１７ｂの各信号入力端子に入力される。
【００６８】
フェイルフラグ処理部１７０は、フリップフロップ１７ｂの出力端子と、論理和回路１７ｃの入力端子との間に、インバータ１７ｄを備える点が、第１の実施形態のフェイルフラグ処理部１７と異なる。
【００６９】
その他の回路構成は、図４の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００７０】
次に、具体的な動作波形の一例を、パスの場合とフェイルの場合とについて説明する。
【００７１】
図７（ａ）は、本発明の第２の実施形態に係る故障検出回路のパスの場合の動作波形図である。
【００７２】
検証対象の遅延処理回路の検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングは、基準信号ＣＬＫＯＵＴ［１］の立ち上がりタイミングより遅く、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより早い。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［１］の最小許容量と、基準信号ＣＬＫＯＵＴ［０］の最大許容量との間にある。
【００７３】
検証対象信号ＣＬＫＯＵＴは、基準信号ＣＬＫＯＵＴ［１］の立ち上がりと、基準信号ＣＬＫＯＵＴ［０］の立ち上がりとで、ラッチされる。同図では、検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ１においてローレベルであり、ラッチされる時刻ｔ２においてハイレベルである。そのため、ラッチにより得られるフェイルフラグFail_Flagは、ローレベルを保持する。よって、選択された遅延処理回路に遅延故障は無いと判定できる。
【００７４】
図７（ｂ）は、本発明の第２の実施形態に係る故障検出回路のフェイルの場合の動作波形図である。
【００７５】
図７（ｂ）では、検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングが、基準信号ＣＬＫＯＵＴ［１］の立ち上がりタイミングより早い点が、図７（ａ）と異なる。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［１］の最小許容量よりも小さい。
【００７６】
検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ１においてハイレベルである。そのため、ラッチにより得られるフェイルフラグFail_Flagは、立ち上がってハイレベルとなる。よって、選択された遅延処理回路に遅延故障があると判定できる。
【００７７】
以上で説明した様に、本実施形態によれば、最小許容量の遅延量を有する基準信号の立ち上がりと、最大許容量の遅延量を有する基準信号の立ち上がりとで、１つの遅延処理回路からの検証対象信号をラッチするようにしたので、検証対象信号の遅延量が最小許容量と最大許容量との間に入っているか判定できる。これにより、高精度な検証装置を用いずに、精度良く遅延故障を検出できる。
【００７８】
（第３の実施形態）
本実施形態は、最大許容量の遅延量を有する基準信号と、最小許容量の遅延量を有する基準信号との何れか一方を用いて、遅延処理回路の検証対象信号の遅延量が最小許容量より大きいか、又は、最大許容量より小さいか判定するようにした点が、第１の実施形態と異なる。
【００７９】
図８は、本発明の第３の実施形態に係る故障検出回路の回路図である。
【００８０】
この故障検出回路は、１つの遅延処理回路１１のみを備える点と、フェイルフラグ処理部１７１の構成とが、図４の第１の実施形態と異なる。
【００８１】
フェイルフラグ処理部１７１は、フリップフロップ１７ａを有する。最小−最大パルス発生部１６からの最小−最大パルスMin-Max_Pulseは、フリップフロップ１７ａの信号入力端子に入力される。遅延処理回路１１の出力信号は、フリップフロップ１７ａのクロック信号入力端子に入力される。フリップフロップ１７ａはフェイルフラグFail_Flagを出力する。その他の回路構成は、図４の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００８２】
次に、具体的な動作波形の一例を、パスの場合とフェイルの場合とについて説明する。
【００８３】
図９（ａ）は、本発明の第３の実施形態に係る故障検出回路の最小許容量設定でのパスの場合の動作波形図である。
【００８４】
図９（ａ）では、第１の実施形態の図５（ａ）と異なり、基準信号ＣＬＫＯＵＴ［１］が存在しない。基準信号ＣＬＫＯＵＴ［０］の遅延量は最小許容量に設定されている。つまり、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングが最小遅延量のパス／フェイルを規定する。
【００８５】
他の信号の波形は、第１の実施形態の図５（ａ）と同一である。つまり、検証対象信号ＣＬＫＯＵＴｍｉｎの最小遅延量は、基準信号ＣＬＫＯＵＴ［０］の最小許容量よりも大きい。
【００８６】
最小−最大パルスMin-Max_Pulseは、基準信号ＣＬＫＯＵＴ［０］の立ち上がりでラッチされる。最小−最大パルスMin-Max_Pulseはラッチされる時刻ｔ１においてローレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、ローレベルを保持する。よって、選択された全ての遅延処理回路に遅延故障は無いと判定できる。
【００８７】
図９（ｂ）は、本発明の第３の実施形態に係る故障検出回路の最大許容量設定でのパスの場合の動作波形図である。
【００８８】
基準信号ＣＬＫＯＵＴ［０］の遅延量は最大許容量に設定されている。つまり、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングが最大遅延量のパス／フェイルを規定する。
【００８９】
他の信号の波形は、図９（ａ）と同一である。つまり、検証対象信号ＣＬＫＯＵＴｍａｘの最大遅延量は、基準信号ＣＬＫＯＵＴ［０］の最大許容量よりも小さい。
【００９０】
最小−最大パルスMin-Max_Pulseはラッチされる時刻ｔ２においてローレベルである。そのため、ラッチにより得られるフェイルフラグFail_Flagは、ローレベルを保持する。よって、選択された全ての遅延処理回路に遅延故障は無いと判定できる。
【００９１】
図１０は、本発明の第３の実施形態に係る故障検出回路のフェイルの場合の動作波形図である。
【００９２】
図１０では、検証対象信号ＣＬＫＯＵＴｍｉｎの立ち上がりタイミングが、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより早い点が、図９（ａ）と異なる。つまり、検証対象信号ＣＬＫＯＵＴｍｉｎの最小遅延量は、基準信号ＣＬＫＯＵＴ［０］の最小許容量よりも小さい。
【００９３】
最小−最大パルスMin-Max_Pulseはラッチされる時刻ｔ１においてハイレベルである。そのため、ラッチにより得られるフェイルフラグFail_Flagは、立ち上がってハイレベルとなる。よって、選択された遅延処理回路の何れかに遅延故障があると判定できる。
【００９４】
以上で説明した様に、本実施形態によれば、最小許容量の遅延量を有する基準信号の立ち上がりと、最大許容量の遅延量を有する基準信号の立ち上がりとの何れかで、最小遅延量の検証対象信号が立ち上がってから最大遅延量の検証対象信号が立ち上がるまでのパルス幅を有する最小−最大パルスをラッチするようにしたので、全ての検証対象信号の遅延量が最小許容量より大きいか、又は、最大許容量より小さいか判定できる。これにより、高精度な検証装置を用いずに、精度良く遅延故障を検出できる。
【００９５】
また、遅延処理回路１１を１つだけ用いるので、第１の実施形態よりも回路規模を縮小できる。
【００９６】
（第４の実施形態）
本実施形態では、最大許容量の遅延量を有する基準信号と、最小許容量の遅延量を有する基準信号との何れか一方を用いて、遅延処理回路の検証対象信号の遅延量が最小許容量より大きいか、又は、最大許容量より小さいか判定するようにした点が、第２の実施形態と異なる。
【００９７】
図１１は、本発明の第４の実施形態に係る故障検出回路の回路図である。
【００９８】
この故障検出回路は、１つの遅延処理回路１１のみを備える点と、フェイルフラグ処理部１７１の構成とが、図６の第２の実施形態と異なる。
【００９９】
フェイルフラグ処理部１７１は、フリップフロップ１７ａを有する。信号マスク部１５０からの信号は、フリップフロップ１７ａの信号入力端子に入力される。遅延処理回路１１の出力信号は、フリップフロップ１７ａのクロック信号入力端子に入力される。フリップフロップ１７ａはフェイルフラグFail_Flagを出力する。その他の回路構成は、図６の第２の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【０１００】
この故障検出回路では、遅延処理回路１１に最大許容量を設定した場合、フェイルフラグFail_Flagのパスを表す極性が最小許容量を設定した場合と異なる。
【０１０１】
次に、具体的な動作波形の一例を、パスの場合とフェイルの場合とについて説明する。
【０１０２】
図１２（ａ）は、本発明の第４の実施形態に係る故障検出回路の最小許容量設定でのパスの場合の動作波形図である。
【０１０３】
基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングが最小遅延量のパス／フェイルを規定する。
【０１０４】
検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングは、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより遅い。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［０］の最小許容量より大きい。
【０１０５】
検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ１においてローレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、ローレベルを保持する。よって、選択された遅延処理回路に遅延故障は無いと判定できる。
【０１０６】
図１２（ｂ）は、本発明の第４の実施形態に係る故障検出回路の最小許容量設定でのフェイルの場合の動作波形図である。
【０１０７】
図１２（ｂ）では、検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングが、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより早い点が、図１２（ａ）と異なる。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［０］の最小許容量より小さい。
【０１０８】
検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ１においてハイレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、ハイレベルとなる。よって、選択された遅延処理回路に遅延故障があると判定できる。
【０１０９】
図１３（ａ）は、本発明の第４の実施形態に係る故障検出回路の最大許容量設定でのパスの場合の動作波形図である。
【０１１０】
前述のように、最大許容量を設定した場合には、最小許容量を設定した場合とは異なり、フェイルフラグFail_Flagがハイレベルでパスとなり、ローレベルでフェイルとなる。
【０１１１】
検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングは、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより早い。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［０］の最大許容量より小さい。
【０１１２】
検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ２においてハイレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、ハイレベルとなる。よって、選択された遅延処理回路に遅延故障は無いと判定できる。
【０１１３】
図１３（ｂ）は、本発明の第４の実施形態に係る故障検出回路の最小許容量設定でのフェイルの場合の動作波形図である。
【０１１４】
図１３（ｂ）では、検証対象信号ＣＬＫＯＵＴの立ち上がりタイミングが、基準信号ＣＬＫＯＵＴ［０］の立ち上がりタイミングより遅い点が、図１３（ａ）と異なる。つまり、検証対象信号ＣＬＫＯＵＴの遅延量は、基準信号ＣＬＫＯＵＴ［０］の最大許容量より大きい。
【０１１５】
同図では、検証対象信号ＣＬＫＯＵＴはラッチされる時刻ｔ２においてローレベルであるため、ラッチにより得られるフェイルフラグFail_Flagは、ハイレベルとなる。よって、選択された遅延処理回路に遅延故障があると判定できる。
【０１１６】
以上で説明した様に、本実施形態によれば、最小許容量の遅延量を有する基準信号の立ち上がりと、最大許容量の遅延量を有する基準信号の立ち上がりとの何れかで、１つの遅延処理回路からの検証対象信号をラッチするようにしたので、検証対象信号の遅延量が最小許容量より大きいか、又は、最大許容量より小さいか判定できる。これにより、高精度な検証装置を用いずに、精度良く遅延故障を検出できる。
【０１１７】
また、遅延処理回路１１を１つだけ用いるので、第２の実施形態よりも回路規模を縮小できる。
【０１１８】
（第５の実施形態）
本実施形態では、遅延処理回路としてリーフディレイ回路を用い、遅延設定部において、ディレイロックループ（Delay Locked Loop：以下、ＤＬＬと称す）回路のロック条件を表す信号も用いてリーフディレイ回路の遅延量を制御するようにした点が、第１の実施形態と異なる。
【０１１９】
図１４は、本発明の第５の実施形態に係る故障検出回路の回路図である。
【０１２０】
この故障検出回路は、遅延設定部１００の構成と、基準遅延処理回路としてリーフディレイ回路１１０，１２０を用いている点と、遅延処理回路としてリーフディレイ回路１３０−１〜１３０−ｎを用いている点とが、第１の実施形態と異なる。第１の実施形態と異なるこれらの部分について、以下に説明する。その他の構成は、第１の実施形態の図４と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【０１２１】
図１５（ａ）は、本発明の第５の実施形態に係るリーフディレイ回路のブロック図である。
【０１２２】
同図に示すように、リーフディレイ回路は、第１遅延素子２０−１〜２０−１２と、セレクタ（遅延制御部）２１−１〜２１−１２とを備える。説明を分かり易くするため、第１遅延素子が１２個の一例を示している。各々の第１遅延素子とセレクタは、交互に配置される。各セレクタの第１入力端子には、入力信号ＣＬＫＩＮが入力される。各セレクタの出力信号は、後段の第１遅延素子に入力される。各セレクタの第２の入力端子には、前段の第１遅延素子の出力信号が入力される。初段のセレクタ２１−１の第２の入力端子は接地される。最終段の第１遅延素子２０−１２から、出力信号ＣＬＫＯＵＴが出力される。
【０１２３】
遅延設定部１００からの設定信号Ｃ０〜Ｃ３（Column）と、設定信号Ｒ０〜Ｒ２（Row）とで選択された位置のセレクタが切り替わり、遅延量が決まる。
【０１２４】
セレクタが設定値“０”で選択される場合を考える。図１５（ｂ）に示すように、例えば、設定信号Ｃ０＝“０”、Ｃ１，Ｃ２，Ｃ３＝“１”、Ｒ０，Ｒ１＝“１”、Ｒ２＝“０”の設定では、入力信号ＣＬＫＩＮは、各々のセレクタ２１−４〜２１−１２と第１遅延素子２０−４〜２０−１２とを介して伝播され、所定の遅延量の出力信号ＣＬＫＯＵＴが出力される。
【０１２５】
つまり、セレクタ２１−１〜２１−１２は、入力信号ＣＬＫＩＮを、複数の第１遅延素子２０−１〜２０−１２のうちの、遅延設定部１００の設定に基づいた第１の個数の第１遅延素子を介して遅延させる。
【０１２６】
図１６は、本発明の第５の実施形態に係る遅延設定部とリーフディレイ回路とのブロック図である。
【０１２７】
図１６に示すように、遅延設定部１００は、ＤＬＬ回路１００ａと、設定値演算回路１００ｂ（演算回路）とを備える。
【０１２８】
ＤＬＬ回路１００ａは、遅延回路１００ｃと、位相比較回路１００ｄと、遅延設定回路１００ｅとを備える。遅延回路１００ｃは、リーフディレイ回路１０１と同じ回路であり、図１５の構成を有する。
【０１２９】
遅延回路１００ｃは、ＤＬＬ回路１００ａに入力されたシステムクロック信号System_Clockを、直列に接続された複数の第２遅延素子のうちの、遅延設定信号ＤＳに基づく第２の個数の第２遅延素子を介して遅延させて出力する。位相比較回路１００ｄは、遅延回路１００ｃからの出力信号Ｄの位相とシステムクロック信号System_Clockの位相との位相差を検出する。遅延設定回路１００ｅは、入力された位相差が無くなるように遅延設定信号ＤＳを出力して上記第２の個数を制御する。このようにして、システムクロック信号System_Clockを通過させる第２遅延素子の個数をフィードバック制御する。出力信号Ｄがシステムクロック信号System_Clockの１周期分だけ遅延して、システムクロック信号System_Clockと出力信号Ｄとの位相が合わされた状態はロック状態と称される。このとき、電源電圧の変動や温度の変化等により遅延回路１００ｃを構成する各遅延素子の遅延量が変化しても、ＤＬＬ回路１００ａで生成された出力信号Ｄの遅延量はほとんど変化しない。
【０１３０】
ＤＬＬ回路１００ａがロック状態の時、遅延回路１００ｃに設定される遅延設定信号ＤＳが、遅延設定回路１００ｅからＤＬＬ回路１００ａの外部の設定値演算回路１００ｂにも入力される。設定値演算回路１００ｂには遅延設定値（例えば９０度）も入力される。遅延設定値は、０度〜３６０度の位相（つまり、遅延量）をリーフディレイ回路１０１に設定する信号である。設定値演算回路１００ｂは、遅延設定値が１周期分の何分の一か（例えば、遅延設定値が９０度の場合、１／４）を計算して、リーフディレイ回路１０１に設定信号Ｒ，Ｃを出力する。
【０１３１】
つまり、設定値演算回路１００ｂは、第２の個数と第１の個数との比が、システムクロック信号System_Clockの周期と遅延設定値が表す遅延量との比に等しくなるように、第１の個数を演算する。
【０１３２】
リーフディレイ回路１０１は、図１５を参照して説明した様に、設定信号Ｒ，Ｃで決められた遅延量を入力信号ＣＬＫＩＮに付加して、出力信号ＣＬＫＯＵＴとして出力する。
【０１３３】
ＤＬＬ回路１００ａは、電源電圧の変動や温度の変化等により遅延回路１００ｃに設定される遅延設定信号ＤＳが変化すると、この遅延設定信号ＤＳに従って遅延設定回路１００ｅを通して設定信号Ｒ，Ｃを変更する。このため、設定信号Ｒ，Ｃは、常に遅延設定値で設定された遅延量（例えば、遅延設定値が９０度の場合、システムクロック信号の周期の１／４の遅延量）になるように調整される。
【０１３４】
例えば、ＤＬＬ回路１００ａが、１２段の遅延素子を用いて遅延量が６ｎｓでロック状態にある場合について、以下に具体的に説明する。
【０１３５】
遅延設定値を９０°（遅延量１．５ｎｓ）とすると、設定値演算回路１００ｂは、リーフディレイ回路１０１における必要な遅延素子の段数を３（＝１２／４）段と演算する。
【０１３６】
ここで、温度等の変化により遅延回路１００ｃの各遅延素子の遅延量が変化して、ＤＬＬ回路１００ａが８段の遅延素子を用いて６ｎｓの遅延量でロックするようになった場合を考える。この場合、設定値演算回路１００ｂは、１．５ｎｓの遅延量を設定するために必要なリーフディレイ回路１０１の遅延素子の段数を２（＝８／４）段と演算する。
【０１３７】
図１４の故障検出回路は、複数のリーフディレイ回路１１０，１２０，１３０−１〜１３０−ｎを備える。そのため、遅延設定部１００は、各リーフディレイ回路に個別に設定信号Ｒ，Ｃを設定できるように、複数の設定値演算回路１００ｂを備える。リーフディレイ回路１３０−１〜１３０−ｎのうち、共通に遅延量を設定可能な回路については、共通の設定値演算回路１００ｂを用いても良い。
【０１３８】
このような故障検出回路において、第１の実施形態で説明したように、最大許容量と最小許容量とをリーフディレイ回路１１０，１２０に設定して、検証対象選択部１４により選択した所定のリーフディレイ回路の遅延故障を検出できる。動作波形は、図４の第１の実施形態と同様である。
【０１３９】
以上で説明した様に、本実施形態によれば、遅延設定部１００における遅延量の設定にＤＬＬ回路１００ａのロック条件も反映させるようにしたので、実際の使用条件に近い条件で遅延故障検出が可能になる。本実施形態でも、第１の実施形態と同様に、リーフディレイ回路１３０−１〜１３０−ｎのうち、遅延量が最小許容量と最大許容量との間に入っていない回路を特定できる。
【０１４０】
また、遅延処理回路をリーフディレイ回路で構成するようにしたので、遅延故障テストモードでリーフディレイ回路の一部を遅延処理回路として用いることもできる。これにより、ＬＳＩ回路に新規に遅延処理回路を追加する必要がない。
【０１４１】
なお、第２の実施形態から第４の実施形態においても、遅延処理回路としてリーフディレイ回路を用いるようにしても良い。また、遅延設定部に第５の実施形態のＤＬＬ回路１００ａを備えても良い。
【０１４２】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【０１４３】
例えば、各信号の極性は上述した極性と逆でも良い。
【符号の説明】
【０１４４】
１１，１２，１３−１〜１３−ｎ  遅延処理回路
１１０，１２０，１３０−１〜１３０−ｎ  リーフディレイ回路
１０，１００  遅延設定部
１４  検証対象選択部
１５，１５０  信号マスク部
１６  最小−最大パルス発生部
１７，１７０，１７１  フェイルフラグ処理部
２０−１〜２０−１２  遅延素子
２１−１〜２１−１２  セレクタ
１００ａ  ＤＬＬ回路
１００ｂ  設定値演算回路
１００ｃ  遅延回路
１００ｄ  位相比較回路
１００ｅ  遅延設定回路
【図１】
2011196828.tif 000003
【図２】
2011196828.tif 000004
【図３】
2011196828.tif 000005
【図４】
2011196828.tif 000006
【図５】
2011196828.tif 000007
【図６】
2011196828.tif 000008
【図７】
2011196828.tif 000009
【図８】
2011196828.tif 000010
【図９】
2011196828.tif 000011
【図１０】
2011196828.tif 000012
【図１１】
2011196828.tif 000013
【図１２】
2011196828.tif 000014
【図１３】
2011196828.tif 000015
【図１４】
2011196828.tif 000016
【図１５】
2011196828.tif 000017
【図１６】
2011196828.tif 000018