(57)【要約】【課題】  サージ電圧等に対するバイパス用の保護部を備え、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を提供する。【解決手段】  支持基体上にオーミック接触するＧａＮ層を有するｎ＋型ＧａＮ基板１と、第１領域Ｒ１上におけるｎ−型ＧａＮドリフト層２を有するＦＥＴと、第２領域Ｒ２においてｎ−型ＧａＮドリフト層２にショットキー接触するアノード電極を有するＳＢＤとを備え、ＦＥＴとＳＢＤとは並列配置されており、ｎ＋型ＧａＮ基板１の裏面に、ＦＥＴのドレイン電極ＤおよびＳＢＤのカソード電極Ｃを備えることを特徴とする。【選択図】        図１
2011135094.tif 000002
【特許請求の範囲】
【請求項１】
支持基体上にオーミック接触するＧａＮ層を有する基板の第１領域上においてスイッチング素子を構成し、第１導電型ドリフト層を有するＦＥＴ(Field  Effect  Transistor)と、
前記基板の第２領域上に位置する第１導電型層にショットキー接触する電極を有するＳＢＤ（Schottky  Barrier  Diode)とを備え、
前記ＦＥＴと前記ＳＢＤとは並列配置されており、
前記基板の裏面に、前記ＦＥＴの裏面電極および前記ＳＢＤの裏面電極を備えることを特徴とする、半導体装置。
【請求項２】
前記第１領域の第１導電型ドリフト層上に開口部が設けられた第２導電型層及び第１導電型キャップ層を備え、該開口部内側面に接して該ＦＥＴのチャネル形成部が筒状に位置し、前記開口部における前記第２導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が位置し、前記第２導電型層は前記第１領域から前記第２領域へと延在しており、前記ＳＢＤのショットキー電極と接触していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記チャネル部は、キャリアが走行する第１のＧａＮ系半導体層と、該第１のＧａＮ系半導体層よりもバンドギャップが大きい第２のＧａＮ系半導体層とを備えた、再成長層であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記ＦＥＴにおけるゲート電極を被覆する層間絶縁膜を備え、該層間絶縁膜に被覆されていないＦＥＴの上面電極、および、該ＦＥＴに対応する前記ＳＢＤのショットキー電極が、共通の配線層で電気的に接続されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ＦＥＴの第１導電型ドリフト層上に畝状に延びる開口部が設けられた第２導電型層及び第１導電型キャップ層を備え、該畝状に延びる開口部内側面に接して該ＦＥＴのチャネル形成部が延在し、前記畝状開口部における前記第２導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が延在しており、平面的に見て、前記延在するゲート電極を挟むように２本のソース電極が延在し、その２本のソース電極に沿うように、前記ＳＢＤのショットキー電極が延在しており、該ＳＢＤのショットキー電極に前記第２導電型層が接触していることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
第１チップ及び該第１チップとは別体の第２チップを備えた、直流電力と３相交流電力とを相互に変換するインバータであって、前記第１チップおよび第２チップは、ともに、第１相に対応する請求項１〜５のいずれか１項に記載の半導体装置におけるＦＥＴを１つ以上及び前記ＳＢＤを１つ以上有し、第２相に対応する請求項１〜５のいずれか１項に記載の半導体装置におけるＦＥＴを１つ以上及び前記ＳＢＤを１つ以上有し、かつ第３相に対応する請求項１〜５のいずれか１項に記載の半導体装置におけるＦＥＴを１つ以上及び前記ＳＢＤを１つ以上有し、前記第１相〜第３相のそれぞれにおいて、第１チップの裏面電極と第２チップの上面電極とが配線で接続されていることを特徴とする、半導体装置。
【請求項７】
支持基体上にオーミック接触するＧａＮ層を有するＧａＮ基板を準備する工程と、
前記ＧａＮ基板上に、第１導電型ＧａＮ系ドリフト層／第２導電型ＧａＮ系層／第１導電型ＧａＮ系キャップ層、のエピタキシャル積層体を形成する工程と、
前記ＧａＮ基板上の第１領域の前記エピタキシャル積層体をエッチングすることで、前記第１導電型ＧａＮ系ドリフト層に到達するＦＥＴ開口部を設ける工程と、
前記開口部の内側面に接してチャネル形成層を形成する工程と、
前記第１領域をレジスト膜でマスクして、第２領域の前記チャネル形成層および前記エピタキシャル積層体をエッチングすることで、前記第１導電型ＧａＮ系ドリフト層に到達するＳＢＤ開口部を設ける工程と、
前記ＳＢＤ開口部内の前記第１導電型ＧａＮ系ドリフト層にショットキー接触する電極を形成することを特徴とする、半導体装置の製造方法。
【請求項８】
支持基体上にオーミック接触するＧａＮ層を有するＧａＮ基板を準備する工程と、
前記ＧａＮ基板上に、第１導電型ＧａＮ系ドリフト層／第２導電型ＧａＮ系層／第１導電型ＧａＮ系キャップ層、のエピタキシャル積層体を形成する工程と、
前記ＧａＮ基板の第１領域および第２領域の前記エピタキシャル積層体をエッチングすることで、該第１領域に前記第１導電型ＧａＮ系ドリフト層に到達するＦＥＴ開口部を設ける工程と、
前記ＦＥＴ開口部および未エッチングの前記エピタキシャル積層体を覆うようにＨＥＭＴ(High  Electron  Mobility  Transistor)構造を形成する工程と、
前記ＦＥＴ開口部において、前記第２導電型ＧａＮ系層の開口部内側面と、前記ＨＥＭＴ構造を挟むようにゲート電極を形成する工程と、
前記ＧａＮ基板の第１領域および第２領域の前記エピタキシャル積層体およびＨＥＭＴ構造をエッチングすることで、かつ第２領域に前記第１導電型ＧａＮ系ドリフト層に達するＳＢＤ開口部を設ける工程と、
前記ＳＢＤ開口部において、前記絶縁膜を貫通する孔をあけて、前記第１導電型ＧａＮ系ドリフト層にショットキー接触する電極を形成することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、小型で、優れた耐圧性と、低いオン電圧とを実現することができる、半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。スイッチング素子としてのパワーＦＥＴ(Field  Effect  Transistor)に付随させて、サージ電圧等に対する保護のために、ショットキーダイオード（ＳＢＤ:Schottky  Barrier  Diode）を当該パワーＦＥＴのソース・ドレイン間に並列配置する提案がなされている（特許文献１）。パワーＦＥＴ（特許文献１では具体的な構造は一切開示されず）に付随するＳＢＤは、サファイア基板上に成膜されたＧａＮ系半導体層において、ＡｌＧａＮ層にショットキー接触するアノード電極と、ＧａＮ層にオーミック接触するカソード電極とを備え、ＧａＮ層とＡｌＧａＮ層との界面に２次元電子ガスが生成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１９０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の装置によれば、オン抵抗と耐圧性能は向上するかもしれないが、装置全体の構造が複雑になる。また、大電流のスイッチング素子では、電流を半導体積層体の厚み方向に流す縦型素子が用いられる趨勢にあるが、縦型の素子とした場合、保護素子のＳＢＤの周長で電流容量が決まるため、電流容量を増大させにくく、大電流のサージ電圧等が印加されたとき十分な電流を逃がすことができない。
【０００５】
本発明は、サージ電圧等に対するバイパス用の保護部を備え、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、第１導電型の基板と、基板の第１領域上においてスイッチング素子を構成し、第１導電型ドリフト層を有するＦＥＴと、基板の第２領域上に位置する第１導電型層にショットキー接触する電極を有するＳＢＤとを備える。そして、ＦＥＴとＳＢＤとは並列配置されており、基板がＧａＮ基板であり、該ＧａＮ基板の裏面に、ＦＥＴの裏面電極およびＳＢＤの裏面電極（ショットキー電極と対をなす）を備えることを特徴とする。ここで、本発明の半導体装置は、弱電関係の電子機器、重電関係の電気装置、カーエレクトロニクス関係の電気装置、電車等の電気装置など、すべての電気装置を含むことを意図している。
【０００７】
上記の構成によって、同一のＧａＮ基板上に、スイッチング素子の縦型ＦＥＴと縦型ＳＢＤとが並列配置されており、ＳＢＤはサージ電圧等に対してＦＥＴの保護素子として機能する。ＧａＮ基板は導電性であり、裏面に直接、オーミック接触する裏面電極、たとえばＦＥＴのドレイン電極やＳＢＤのカソード電極を設けることができる。裏面電極が同じ機会に成膜された一体物であって、上記のドレイン電極およびカソード電極の共通電極であってもよく、この場合、簡単構造および小型化が推進される。上記のＦＥＴは、チャネルをＭＯＳ構成としてもよいし、２次元電子ガス等を生じるＨＥＭＴ(High  Electron  Mobility  Transistor)構成としてもよい。
また、ＧａＮ基板に、直接、ＧａＮ系ドリフト層等を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一ＧａＮ基板へのＦＥＴとＳＢＤの搭載および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。
また、ＧａＮ基板上に形成されるＧａＮ系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネルをＨＥＭＴ構成とする場合、ワイドギャップ半導体の中で、ＳｉＣ等と比較して、ＧａＮは、ヘテロデバイスを形成することが容易であり（エピタキシャル成長するバンドギャップが異なる多くの結晶が備わっている）、２次元電子ガス層等のチャネルを容易に形成することができる。このため、非常に低いオン抵抗を得ることが可能になる。
なお、ＳＢＤの第１導電型層はドリフト層と呼ぶことができるが、ＦＥＴの第１導電型ドリフト層と区別するために、ここでの説明では「ドリフト」は付さずに単に第１導電型層と記している。製造方法等の説明では、所定の製造方法において、ＦＥＴとＳＢＤとに共通の第１導電型ドリフト層を形成する場合があるので、その場合には両方に「ドリフト」を付す。
ＳＢＤの第１導電型層と、ＦＥＴの第１導電型ドリフト層とは、同じ成膜機会に成膜されたものであってもいし、また別の機会に成膜したものであってもよい。また、後で説明するように同じ成膜機会に成膜した場合でも、ＦＥＴとＳＢＤとの間に、電流の出入りを防止したり、または出入りの障害となるものを配置してもよい。
【０００８】
第１領域の第１導電型ドリフト層上に開口部が設けられた第２導電型層及び第１導電型キャップ層を備え、該開口部内側面に接して該ＦＥＴのチャネル形成部が筒状に位置し、開口部における第２導電型層の内側面と、チャネル形成部を挟むようにゲート電極が位置し、第２導電型層は第１領域から第２領域へと延在しており、ＳＢＤのショットキー電極と接触している構成をとることができる。これによって、延在する第２導電型層によって、ＳＢＤのショットキー電極に対するガードリングを形成することができ、ＳＢＤの耐圧性能を向上させることができる。第２導電型層とＳＢＤのショットキー電極とは、オーミック接触でなくてもよいが、オーミック接触によって耐圧性能はより一層向上する。なお、チャネル形成部は、ＨＥＭＴ構成の場合は再成長層であり、チャネル形成部自身がチャネルを含む場合（ＨＥＭＴ構成）と、チャネル形成部自身はチャネルを含まず、第２導電型層に反転層のチャネルを形成するための絶縁膜の場合（ＭＯＳ構成）との両方の場合を含む。
【０００９】
チャネル部を、キャリアが走行する第１のＧａＮ系半導体層と、該第１のＧａＮ系半導体層よりもバンドギャップが大きい第２のＧａＮ系半導体層とを備えた、再成長層とすることができる。これによって、チャネル部を、高移動度の２次元電子ガスにより構成することができ、オン抵抗を低下させることができる。
【００１０】
第２領域上の第１導電型層が第１領域に延在してＦＥＴのドリフト層を構成し、該第１導電型層の第１領域と第２領域との間に、（ｄ１）電流の障害物を配置せず連続体とするか、（ｄ２）ｉ型ＧａＮ系層を介在させるか、（ｄ３）絶縁層を介在させるか、又は（ｄ４）溝を配置することができる。これによって、信頼性、サージに対する耐性等の各種要求レベルに応じられるように、ＦＥＴとＳＢＤとの電気的分離を、強弱任意のレベルで行うことができる。
【００１１】
ＧａＮ基板に、ＦＥＴが２つ以上まとまって位置するＦＥＴ領域と、ＳＢＤが２つ以上まとまって位置するＳＢＤ領域とが、境界を接して配置され、ＦＥＴは、各別に、またはグループ別に、対応するいずれかのＳＢＤと並列接続される構成をとることができる。ここで、同じグループに属するＦＥＴに並列接続されるＳＢＤは、当該同じグループに属する。これによって、大電流に対応しながら、配線を簡単な構成にすることができる。たとえば、複数のＦＥＴを要する大電流を扱う装置において、その１グループの複数のＦＥＴおよび１つ又は複数のＳＢＤを、上記の境界に交差する方向に沿って配置する（境界を挟むＳＢＤとＦＥＴの上面電極（アノード、ソース電極）を導電接続させる）ことで、その大電流の電流経路を簡単に成膜することができ、製造工程を簡単化することができる。
【００１２】
ＧａＮ基板に、ＦＥＴが２つ以上まとまって位置するＦＥＴ領域が２領域以上、およびＳＢＤが２つ以上まとまって位置するＳＢＤ領域が１領域以上、設けられ、２領域以上のＦＥＴと１領域以上のＳＢＤとが、一方の領域間に他方の領域が介在するように配置され、ＦＥＴは、各別に、またはグループ別に、対応するいずれかのＳＢＤと並列接続される構成をとることができる。これによれば、ＦＥＴとＳＢＤとを合わせてグループ分けし易いので、並列接続される同じグループを、複数、選ぶことが容易になる。さらに同じグループ内で、同じ位相でオンオフする同位相サブグループへの区分けも容易にできる。このため、複数のＦＥＴを同位相でオンオフするような大電流に対応する電流経路および信号線の区分けを、ともに簡単な構造で実現しやすくなる。さらに、ＦＥＴ領域とＳＢＤ領域とが隣り合って位置するので、ＦＥＴ領域およびＳＢＤ領域で発生する熱が、隣接する領域に伝達されやすい。このため、大電流に対して簡単な構造で対応しながら、局所的に高温にならず、耐熱性を向上させることができる。
【００１３】
ＧａＮ基板に、ＦＥＴが２つ以上およびＳＢＤが１つ以上配置され、各ＦＥＴの隣接位置の少なくとも１つにＳＢＤが位置し、ＦＥＴは、各別に、またはグループ別に、対応するいずれかのＳＢＤと並列接続される構成をとることができる。これによって、ＦＥＴを流れる大電流によって発生する熱を放散させることができる。また、サージ電圧等によってＳＢＤに発生する熱の放散にも有利である。
【００１４】
複数のＦＥＴにおけるゲート電極を被覆する層間絶縁膜を備え、該層間絶縁膜に被覆されていないＦＥＴの上面電極、および、該ＦＥＴに対応するＳＢＤのショットキー電極が、各別に、またはグループ別に、共通の配線層で電気的に接続される構成とすることができる。これによって、大電流の電流経路を、ゲート電極に接続される信号配線と確実に絶縁をとりながら、まとめて簡単構造にして、簡単な製造工程によって容易に形成することができる。
【００１５】
ＦＥＴの第１導電型ドリフト層上に畝状に延びる開口部が設けられた第２導電型層及び第１導電型キャップ層を備え、該畝状に延びる開口部内側面に接して該ＦＥＴのチャネル形成部が延在し、畝状開口部における第２導電層の内側面と、チャネル形成部を挟むようにゲート電極が延在しており、平面的に見て、延在するゲート電極を挟むように２本のソース電極が延在し、その２本のソース電極に沿うように、ＳＢＤのショットキー電極が延在しており、該ＳＢＤのショットキー電極に第２導電型層が接触する構成とすることができる。これによって、ＦＥＴの上面電極（ソース電極）とゲート電極とを、たとえば櫛歯状に形成することができる。ショットキー電極は、ＦＥＴの上面電極と電気的に連続するように配置する。たとえば、平面的に見て、２本の相対向する根本部電極の間にＦＥＴおよびＳＢＤを形成するとして、一方の根本部電極からＦＥＴの２本の上面電極（ソース電極）と、その脇のＳＤＢのショットキー電極とを櫛歯状に延ばし、他方の根本部電極からＦＥＴのゲート電極を、１本または２本、上面電極の間に挿入するように延在させる構造をとることができる。ＦＥＴのゲート電極および上面電極を密に配置することで、高い電流密度を保持しながら大電流を厚み方向に流すことができる。そして、ＳＢＤのショットキー電極にはＦＥＴの第２導電型層が延在して接触するので、第２導電型層がガードリングと同様の作用を得ることができる。
【００１６】
第１チップ及び該第１チップとは別体の第２チップを備えた、直流電力と３相交流電力とを相互に変換するインバータであって、第１チップおよび第２チップは、ともに、第１相（Ｕ相）に対応する上記のいずれかの半導体装置におけるＦＥＴを１つ以上及びＳＢＤを１つ以上有し、第２相（Ｖ相）に対応する上記のいずれかの半導体装置におけるＦＥＴを１つ以上及びＳＢＤを１つ以上有し、かつ第３相（Ｗ相）に対応する上記のいずれかの半導体装置におけるＦＥＴを１つ以上及びＳＢＤを１つ以上有し、第１相（Ｕ相）〜第３相（Ｗ相）のそれぞれにおいて、第１チップの裏面電極と第２チップの上面電極とが配線で接続される構成とすることができる。これによって、優れた耐圧性能および低いオン抵抗を持つ、３相ＡＣ−ＤＣインバータの構造を簡単化し、かつ装置全体を小型化することができる。
【００１７】
本発明の半導体装置の製造方法は、ＧａＮ基板を準備する工程と、ＧａＮ基板上に、第１導電型ＧａＮ系ドリフト層／第２導電型ＧａＮ系層／第１導電型ＧａＮ系キャップ層、のエピタキシャル積層体を形成する工程と、ＧａＮ基板上の第１領域のエピタキシャル積層体をエッチングすることで、第１導電型ＧａＮ系ドリフト層に到達するＦＥＴ開口部を設ける工程と、開口部の内側面に接してチャネル形成層を形成する工程と、第１領域をレジスト膜でマスクして、第２領域のチャネル形成層およびエピタキシャル積層体をエッチングすることで、第１導電型ＧａＮ系ドリフト層に到達するＳＢＤ開口部を設ける工程と、ＳＢＤ開口部内の第１導電型ＧａＮ系ドリフト層にショットキー接触する電極を形成することを特徴とする。
【００１８】
上記の方法によって、ＧａＮ基板上に、保護回路付きのＦＥＴを形成することができる。ＧａＮ系半導体層は、バンドギャップの異なるＧａＮ系半導体を積層してヘテロ界面を形成することが容易であり（エピタキシャル成長するバンドギャップが異なる多くのＧａＮ系半導体が存在する）、チャネルをＨＥＭＴによって構成しやすいためオン抵抗を非常に低くすることが可能である。また、ＧａＮ系半導体は、耐圧性能に優れている。この結果、耐圧性能およびオン抵抗に優れたスイッチング素子を、簡単な構造で、小型化して形成することができる。このＦＥＴは、電流をエピタキシャル積層体の厚み方向に流す縦型素子であるので、大電流を流すことができる。
【００１９】
本発明の別の半導体装置の製造方法は、ＧａＮ基板を準備する工程と、ＧａＮ基板上に、第１導電型ＧａＮ系ドリフト層／第２導電型ＧａＮ系層／第１導電型ＧａＮ系キャップ層、のエピタキシャル積層体を形成する工程と、ＧａＮ基板の第１領域および第２領域のエピタキシャル積層体をエッチングすることで、該第１領域に第１導電型ＧａＮ系ドリフト層に到達するＦＥＴ開口部を、かつ該第２領域に第１導電型ＧａＮ系ドリフト層に到達するＳＢＤ開口部を、設ける工程と、ＦＥＴ開口部、ＳＢＤ開口部および未エッチングのエピタキシャル積層体を覆うように絶縁膜を形成する工程と、ＦＥＴ開口部において、第２導電型ＧａＮ系層の開口部内側面と、絶縁膜を挟むようにゲート電極を形成する工程と、ＳＢＤ開口部において、絶縁膜を貫通する孔をあけて、第１導電型ＧａＮ系ドリフト層にショットキー接触する電極を形成することを特徴とする。
【００２０】
これによって保護回路付きＭＩＳＦＥＴを、共通のＧａＮ基板上に、簡単な構造で、小型化して形成することができる。このＦＥＴは、電流をエピタキシャル積層体の厚み方向に流す縦型素子であるので、大電流を流すことができる。ＧａＮ系半導体層は、耐圧性能が高く、かつオン抵抗を低くすることが可能である。また、上記の方法によれば、ＭＩＳのゲート絶縁膜をマスクとして用いて、能率良く、ＦＥＴおよびＳＢＤを形成することができる。
【発明の効果】
【００２１】
本発明によれば、サージ電圧等に対するバイパス用のＳＢＤ保護部を備え、耐圧性能および低いオン抵抗（低いオン電圧）を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１における半導体装置を示し、（ａ）は断面図、（ｂ）は平面図、また（ｃ）は回路図である。
【図２】図１の半導体装置のＦＥＴのチャネル形成層を説明するための図である。
【図３】図１の半導体装置のＳＢＤを説明するための図であり、（ａ）は平面図、（ｂ）はＩＩＩＢ−ＩＩＩＢ線に沿う断面図である。
【図４】図１の半導体装置の製造工程を説明する図であり、（ａ）はエピタキシャル積層体を形成した状態、（ｂ）はＦＥＴ用の開口部を設けた状態、（ｃ）はチャネル形成層（ＨＥＭＴ構成）を形成した状態、（ｄ）はＳＢＤ用の開口部を設けた状態、（ｅ）はレジストパターンを形成した後、ソース電極を形成する前の状態、を示す図である。
【図５】本発明の実施の形態２における半導体装置を示す図である。
【図６】本発明の実施の形態２の変形例１における半導体装置を示す図である。
【図７】本発明の実施の形態２の変形例２における半導体装置を示す図である。
【図８】本発明の実施の形態２の変形例３における半導体装置を示す図である。
【図９】本発明の実施の形態３の半導体装置におけるＦＥＴのチャネル部を示す図である。
【図１０】本発明の実施の形態３の半導体装置の製造方法を示し、（ａ）は、ＦＥＴ用の開口部およびＳＢＤ用の開口部を設けた状態、（ｂ）はゲート絶縁膜で表面を被覆した状態、を示す図である。
【図１１】本発明の実施の形態４における半導体装置の平面図である。
【図１２】図１１に示す半導体装置における配線を示す断面図である。
【図１３】本発明の実施の形態５における半導体装置の平面図である。
【図１４】本発明の実施の形態６における半導体装置の平面図である。
【図１５】本発明の実施の形態６の変形例１における半導体装置の平面図である。
【図１６】本発明の実施の形態６の変形例２における半導体装置の平面図である。
【図１７】本発明の実施の形態６の変形例３における半導体装置の平面図である。
【図１８】本発明の実施の形態６の変形例４における半導体装置の平面図である。
【図１９】本発明の実施の形態７における半導体装置の平面図である。
【図２０】本発明の実施の形態７の変形例における半導体装置の平面図である。
【図２１】（ａ）は、本発明の実施の形態８における半導体装置であるＤＣ−３相ＡＣインバータの平面図であり、（ｂ）は回路図である。
【発明を実施するための形態】
【００２３】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置１０を示す図である。  また、図１（ｂ）は、図１（ａ）の半導体装置の平面図である。この半導体装置１０は、基板とその上にオーミック接触するＧａＮ層に形成されており、スイッチング素子を構成するＦＥＴと、そのＦＥＴの保護素子となるＳＢＤとを備えている。ｎ＋型ＧａＮ基板１のキャリア濃度は、たとえば約３×１０１８ｃｍ−３である。ＦＥＴは第１領域Ｒ１に、またＳＢＤは第２領域Ｒ２に形成されている。ｎ＋型ＧａＮ基板１上に、順に、ｎ−型ＧａＮドリフト層２／ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体が形成されている。ｐ型ＡｌＧａＮ層３は、チャネルのバックポテンシャルを上昇するよう機能してＦＥＴのノーマリーオフを実現する。
ＦＥＴが形成される第１領域Ｒ１では、上記のエピタキシャル積層体２，３，４の上面から、ｎ−型ＧａＮドリフト層２にまで届く開口部が設けられ、その開口部の内側面にチャネル形成層５が形成されている。製造工程の都合上、チャネル形成層５は、ＳＢＤが形成される第２領域Ｒ２にまで形成されているが、大きな意味はない。ＦＥＴのチャネル形成層５は、開口部内側面にエピタキシャル成長するＧａＮ系半導体層と、そのＧａＮ系半導体層よりバンドギャップが大きい他のＧａＮ系半導体層とによって形成され、ゲート電極Ｇに印加される信号の電圧によって２次元電子ガスを生じる。ＦＥＴのソース電極Ｓは表面全面に形成されているが、必要な部分（ＦＥＴのゲート領域Ｇ、ＳＢＤのアノード領域Ａ）は開口されて除かれている。
オン状態では、キャリアである電子は、ソース電極Ｓ→ｎ＋型ＧａＮキャップ層４→チャネル形成層５（２次元電子ガス層）→ｎ−型ＧａＮドリフト層２→ｎ＋型ＧａＮ基板１→裏面電極であるドレイン電極Ｄ、の経路で流れる。この電子流経路は、エピタキシャル積層体等の厚み方向に沿っており、縦型素子を構成する。
ＳＢＤのショットキー接触する電極はアノードＡであり、電子は、アノードＡ→ｎ−型ＧａＮドリフト層２→ｎ＋型ＧａＮ基板１→裏面電極であるカソードＣ、の経路を通る。このＳＢＤでは、ＦＥＴのｐ型ＡｌＧａＮ層３が第１領域Ｒ１から第２領域Ｒ２へと延在して、アノードＡを囲むように接触している点に特色を持つ。ｐ型ＡｌＧａＮ層３と、アノードＡとの接触は、耐圧性能をより大きく向上させる上でオーミック接触であることが望ましいが、オーミック接触でなくてもよい。ＳＢＤのアノードＡと、ＦＥＴのソース電極Ｓとは、配線層Ｋ１によって導電接続されている。また、裏面電極のカソードＣは、ドレインＤとは、一体に、同じ成膜機会に導電層を形成されたものであり、一体であり、当然、導電接続されている。
【００２４】
図１（ｃ）は、図１の半導体装置の回路図である。スイッチング素子を構成するＦＥＴと、ＳＢＤとが、電気回路上、並列接続されている。ＳＢＤは、たとえばＦＥＴのゲート電極へのオン信号の有無にかかわらず、ソース電極Ｓまたはドレイン電極にサージ電圧等が印加された場合、オン状態となって電流を流し、ＦＥＴのサージ電圧が所定時間かからないように、バイパス保護素子として機能する。ＧａＮにショトキー接触するＮｉ／Ａｕからなるショットキー電極は、１Ｖ程度の順方向電圧により、電流を立ち上げることができる。この点、ｐｎ接合によるｐｎダイオードの場合の同様の電圧は、ＧａＮの場合、３Ｖ程度ある。したがって、ショットキーダイオードのほうが、ｐｎダイオードよりも、サージ電圧立ち上がりのより早い時点で、サージ電流をバイパスさせることができる。
【００２５】
図２は、ＦＥＴのチャネル形成層５を説明するための図である。チャネル形成層５は、ノンドープＧａＮ層またはノンドープＩｎＧａＮ層からなる電子走行層５ｂと、電子走行層５ｂよりもバンドギャップが大きく、電子を供給するＡｌＧａＮ層５ａとで構成される。図２では図示しないが、電子走行層５ｂと電子供給層５ａとの間にＡｌＮ等の絶縁体からなる中間層を配置してもよい。電子走行層５ｂ、電子供給層５ａ等は、再成長によって、同じ成長チャンバ内で連続して形成された層である。ゲート電極Ｇに信号電圧をかけることで、電子走行層５ｂ／電子供給層５ａの界面に２次元電子ガス層を形成し、チャネルをオン状態にすることができる。ｐ型ＡｌＧａＮバリア層３があるため、チャネル形成層５をオン状態にしない限り、電子は、ｎ＋型ＧａＮキャップ層４からｎ−型ＧａＮドリフト層２に移動することはなく、ノーマリーオフが実現される。このｐ型ＡｌＧａＮバリア層３は、図３（ａ），（ｂ）に示すように、ＳＢＤのショットキー電極（アノード電極）Ａの周縁に接触して、アノード電極Ａに対するガードリングとして機能する。アノード電極Ａは開口部周縁のｐ型ＡｌＧａＮバリア層３の上に乗り上げるように設けられる。このガードリングの働きによりＳＢＤのアノード電極Ａの耐圧性能を向上することができる。電子を供給するＡｌＧａＮ層５ａには、ｎ型不純物をドープしてもよく、ｎ型不純物のドープによってオン抵抗をさらに低下させることができる。ｎ型不純物としてはＳｉを１×１０１８ｃｍ−３程度ドープするのがよい。
【００２６】
図１に示す半導体装置では、ＧａＮ基板はｎ導電型であり、裏面に直接、オーミック接触する裏面電極、たとえばＦＥＴのドレイン電極ＤやＳＢＤのカソード電極Ｃを、共通に設けることができる。また、ＧａＮ基板１に、直接、ＧａＮ系ドリフト層等を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。
この結果、同一ＧａＮ基板へのＦＥＴとＳＢＤの搭載、裏面電極の直接形成、および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、ＧａＮ基板上に形成されるＧａＮ系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、本実施の形態では、チャネルをＨＥＭＴ構成とするので、ワイドギャップ半導体の中で、ＳｉＣ等と比較して、ＧａＮはエピタキシャル成長するバンドギャップが異なる多数の結晶を有するので、２次元電子ガス層等のチャネル形成層５を容易に形成することができる。図１に示すＦＥＴでは、このＨＥＭＴ構成のチャネル形成層５によって、非常に低いオン抵抗を得ることが可能になる。
さらに延在するｐ型ＡｌＧａＮ層３によって、ＳＢＤのショットキー電極Ａに対するガードリングを形成することができ、ＳＢＤの耐圧性能を向上させることができる。
【００２７】
次に、図１に示す半導体装置１０の製造方法について説明する。まず、図４（ａ）に示すように、ｎ＋型ＧａＮ基板１上に、ｎ−型ＧａＮドリフト層２／ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体を成膜する。成膜法は、ＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法によって、成長温度１０５０℃程度で行うのがよいが、ＭＢＥ(Molecular Beam Epitaxy)法によって成膜してもよい。厚みおよびキャリア濃度を例示すると、次のようになる。ｎ−型ＧａＮドリフト層２は、厚み５μｍ、キャリア濃度１．０×１０１６ｃｍ−３であり、ｐ型ＡｌＧａＮ層３は、厚み０．５μｍ、キャリア濃度５．０×１０１６ｃｍ−３であり、ｎ＋型ＧａＮキャップ層４は、厚み０．３μｍ、キャリア濃度５．０×１０１７ｃｍ−３である。ｐ型ＡｌＧａＮ層３のＳＢＤにおけるガードリングとしての機能を重視する場合には、キャリア濃度５．０×１０１６ｃｍ−３を高めて、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３としてもよい。
次いで、図４（ｂ）に示すように、エッチングによって第１領域に開口部Ｈ１を設ける。開口部Ｈ１に合わせた開口部を持つレジストパターンを形成する。このあと、塩素系ガスを用いてＲＩＥ(Reactive Ion Etching)法によって、エピタキシャル積層体２，３，４に上記の開口部Ｈ１を設ける。これによって、開口部Ｈ１の内側面（壁面）には、結晶面が露出するので、チャネル形成層５のエピタキシャル成長が可能になる。開口部Ｈ１の内側面は、ＧａＮ基板表面に対して約２０°の傾斜角を有するが、傾斜角は、ＲＩＥのガス種や混合ガスにおける各ガス種間の流量比によって変えることができる。  
【００２８】
次いで、図４（ｃ）に示すように、電子走行層５ｂ／電子供給層５ａによって構成されるチャネル形成層５を再成長させる。まず、電子走行層５ｂのｉ型ＧａＮ層をＭＯＣＶＤ法により成長温度１０２０℃程度で、厚み５０ｎｍ程度に成膜するのがよく、また、次いでＡｌＧａＮ電子供給層５ａを厚み３０ｎｍ程度に成長するのがよい。ｉ型ＧａＮ層５ｂとＡｌＧａＮ層５ａとの間に、ＡｌＮ中間層を、成長温度１０８０℃程度で、２ｎｍ程度成膜してもよい。
この再成長層の形成では、成膜速度の確保のために、エピタキシャル積層体の形成時の成長温度よりも低い温度で、かつ高いＶ／ＩＩＩ比を保つのが好ましい。上記の成膜では、ＭＯＶＰＥ法に代えて、ＭＢＥ法で行ってもよい。次いで、上記ＦＥＴの開口部Ｈ１と同様の手順で、レジストのマスクパターンを用いて、図４（ｄ）に示すように、ＳＢＤの開口部Ｈ２を設ける。次いで、ソース電極Ｓに対応する位置に開口部を持つレジストパターンを、図４（ｅ）に示すように形成して、Ｔｉ／Ａｌによりソース電極を形成する。Ｔｉ／Ａｌ以外にも、ｎ＋型ＧａＮキャップ層４とオーミック接触する合金であれば用いることができる。このあと、上面の配線層Ｋ１を形成し、裏面電極Ｄ，ＣをＴｉ／Ａｌ／Ｔｉ／Ａｌにより形成する。このとき、合金化熱処理を施すのがよい。次いで、ゲート電極Ｇに対応する箇所に開口部を有するレジストパターンを形成し、チャネル形成層５の電子供給層５ａ上に、Ｎｉ／Ａｕからなるゲート電極Ｇを形成する。Ｎｉ／Ａｕ以外にも、たとえばＰｔ／Ａｕ、Ｐｄ／Ａｕ、Ｍｏ／Ａｕ等によってゲート電極を形成してもよい。
このあと、アノード電極Ａに対応する箇所に開口部を有するレジストパターンを形成し、Ｎｉ／Ａｕからなるショットキー電極Ａを形成する。場合によってはＦＥＴのゲートと共通でもよい。これによって図１に示す半導体装置を得ることができる。
【００２９】
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置１０を示す図である。本実施の形態では、ｎ＋型ＧａＮ基板１に、スイッチング素子を構成するＦＥＴと、そのＦＥＴの保護素子となるＳＢＤとを備えている点で、実施の形態１と同じである。しかし、ＦＥＴにおけるｐ型ＡｌＧａＮ層３は、ＳＢＤにまで延在せず、ＦＥＴのバリア層としてのみ機能する。このため、ＳＢＤのショットキー電極Ａに対するガードリングとなる層は配置されず、保護層２３がショットキー電極の回りおよびＦＥＴのソース電極Ｓの回りを被覆している。
図５の半導体装置１０では、ＦＥＴのｐ型ＡｌＧａＮ層３は、ＳＢＤの領域にまで延在していない。このため、次の２つの製造方法がある。どちらの製造方法も、常用されている手段を用いて実施することができる。
（ｓ１）：ｎ＋型ＧａＮ基板１上に、順に、ｎ−型ＧａＮドリフト層２／ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体が形成した後、ＳＢＤの部分をＲＩＥによって、ｎ−型ＧａＮドリフト層２が露出するまで除去する製造方法
（ｓ２）：ｎ＋型ＧａＮ基板１全体にｎ−型ＧａＮドリフト層２を形成した後、ＦＥＴ部分のみ、ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４を選択成長する製造方法
上記（ｓ２）の製造方法では、選択成長用絶縁マスクパターンを用いる。なお、図５の半導体装置１０では、ｎ−型ＧａＮドリフト層２がＦＥＴとＳＢＤとに連続して共通しているが、ｎ−型ＧａＮドリフト層２がＦＥＴとＳＢＤとで、別個に形成される場合もある（図８参照）。
【００３０】
図５に示す構造によれば、サージ電圧等からスイッチング素子のＦＥＴを保護するＳＢＤの作用という点では、同じ効果を得ることができる。すなわち、ＳＢＤのショットキー電極Ａについてのガードリングがないという点を除いて、他の作用効果は、実施の形態１の半導体装置と同じである。すなわち同一のＧａＮ基板１上に、縦型ＦＥＴと縦型ＳＢＤとが並列配置されており、ＳＢＤはサージ電圧等に対してＦＥＴの保護素子として機能する。ＧａＮ基板１はｎ＋導電型であり、裏面に直接、オーミック接触する裏面電極、ＦＥＴのドレイン電極ＤやＳＢＤのカソード電極Ｃが、共通に配置されている。また、ＧａＮ基板に、直接、ｎ−型ＧａＮドリフト層２を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一ＧａＮ基板１へのＦＥＴとＳＢＤの搭載等による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、ＧａＮ基板１上に形成されるｎ−型ＧａＮ層２、ｐ型ＡｌＧａＮ層３等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネル形成層５に形成される２次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。
【００３１】
（実施の形態２の変形例１）
図６は、図５に示す半導体装置の変形例１であり、本発明の実施の一形態である。図６に示す半導体装置１０は、図５の半導体装置と同じ基本構成を有し、２次元電子ガス形成の有無によりスイッチングをするＦＥＴと、その保護素子であるＳＢＤとを備える。図５との相違点は、ＦＥＴとＳＢＤとで共通するｎ−型ＧａＮドリフト層２において、ＦＥＴとＳＢＤとの境界部にｉＧａＮ領域１３を設けた点にある。ｉＧａＮ領域１３の配置によって、ＦＥＴのドリフト層とＳＢＤのドリフト層とは分離される。この分離によって、サージに対する耐性等を高め、また故障を少なくすることができる。
その他の利点は、実施の形態２（図５）の半導体装置と同様である。すなわち同一のＧａＮ基板１上に、縦型ＦＥＴと縦型ＳＢＤとが並列配置されており、ＳＢＤはサージ電圧等に対してＦＥＴの保護素子として機能する。ＧａＮ基板１はｎ＋導電型であり、裏面に直接、オーミック接触する裏面電極、ＦＥＴのドレイン電極ＤやＳＢＤのカソード電極Ｃが、共通に配置されている。また、ＧａＮ基板に、直接、ｎ−型ＧａＮドリフト層２を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一ＧａＮ基板１へのＦＥＴとＳＢＤの搭載による効果等と合わせて、全体の構造を簡単化し、小型化することができる。また、ＧａＮ基板１上に形成されるｎ−ＧａＮ層２、ｐ型ＡｌＧａＮ層３等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネル形成層５に形成される２次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。
【００３２】
（実施の形態２の変形例２）
図７は、図５に示す半導体装置の変形例２であり、本発明の実施の一形態である。図７に示す半導体装置１０は、図５の半導体装置と同じ基本構成を有し、２次元電子ガス形成の有無によりスイッチングをするＦＥＴと、その保護素子であるＳＢＤとを備える。図５との相違点は、ＦＥＴとＳＢＤとで共通するｎ−型ＧａＮドリフト層２において、ＦＥＴとＳＢＤとの境界部に溝１４を設けた点にある。この溝１４の配置によって、ＦＥＴのドリフト層とＳＢＤのドリフト層とは分離される。
その他の利点は、実施の形態２の変形例１（図６）の半導体装置と同じであり、記述を省略する。
【００３３】
（実施の形態２の変形例３）
図８は、図５に示す半導体装置の変形例３であり、本発明の実施の一形態である。また、図７に示す変形例２の半導体装置の溝１４に加えて、溝１４の底部に選択成長用絶縁マスク１５を残した点で、変形例２の変形例と言うこともできる。変形例３（図８）の半導体装置については、上記（ｓ２）と同じ方法を少し変形した方法（ｓ３）によって製造することができる。
本変形例３では、図５の半導体装置と同じ基本構成を有し、２次元電子ガス形成の有無によりスイッチングをするＦＥＴと、その保護素子であるＳＢＤとを備える。図５との相違点は、ＦＥＴとＳＢＤとで共通するｎ−型ＧａＮドリフト層２において、ＦＥＴとＳＢＤとの境界部に、溝１４、および当該溝１４の底部に絶縁膜１５を設けた点にある。この溝１４および絶縁膜１５の配置によって、ＦＥＴのドリフト層とＳＢＤのドリフト層とは分離される。
その他の利点は、実施の形態２の変形例１（図６）の半導体装置と同じであり、記述を省略する。
【００３４】
（実施の形態３）
図９は、本発明の実施の形態３の半導体装置におけるＦＥＴのチャネル部を示す図である。ＳＢＤは、図１に示す半導体装置におけるＳＢＤと同じ構造を有する。本実施の形態では、ＦＥＴのチャネルをＭＯＳ構成とする点に特徴を有する。すなわちｎ−型ＧａＮドリフト層２／ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４、ｉ−ＧａＮ電子走行層５ｂ/ｉ−ＡｌＧａＮ電子走行層５ａ、のエピタキシャル積層体の開口部の内面にゲート絶縁膜７を形成し、その上にゲート電極Ｇが位置するようにする。また、ソース電極Ｓはｐ−ＡｌＧａＮ層に接して形成する。なお、ｎ＋ＧａＮ層に接してもよい。チャネルは、ゲート電極Ｇにプラス電位を印可することでｐ型ＡｌＧａＮ層に形成される反転層である。
【００３５】
本実施の形態では、ＦＥＴにおけるチャネルの構成が、実施の形態１における２次元電子ガス層などによるＨＥＭＴ構成から、ＭＩＳ構成に変わっただけで、他の構成は実施の形態１と同じである。同一のＧａＮ基板１上に、縦型ＦＥＴと縦型ＳＢＤとが並列配置されており、ＳＢＤはサージ電圧等に対してＦＥＴの保護素子として機能する。ＧａＮ基板１の裏面には、直接、オーミック接触する裏面電極、ＦＥＴのドレイン電極ＤやＳＢＤのカソード電極Ｃが共通に配置されている。また、ＧａＮ基板に、直接、ｎ−型ＧａＮドリフト層２を形成し、バッファ層等を用いる必要がないので、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一ＧａＮ基板１へのＦＥＴとＳＢＤの搭載による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、ＧａＮ基板１上に形成されるｎ−ＧａＮ層２、ｐ型ＡｌＧａＮ層３等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。
【００３６】
チャネル部をＭＩＳ構成によって形成する場合の製造方法は、次の点で、図４に示す方法と相違する。すなわちｎ＋型ＧａＮ基板１上に、順に、ｎ−型ＧａＮドリフト層２／ｐ型ＡｌＧａＮ層３／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体を形成し、次いで、図１０（ａ）に示すように、ＦＥＴおよびＳＢＤに対応する位置に、ＦＥＴ開口部Ｈ１およびＳＢＤＨ２を設ける。次いで、図１０（ｂ）に示すように、ＦＥＴ開口部Ｈ１にｉ−ＧａＮ電子走行層５ｂ、ｉ−ＡｌＧａＮ電子供給層５ａの順に再成長層を形成し、次いでゲート絶縁膜７によって全表面を被覆する。このあとは、常用される手法によりＦＥＴを形成し、次いで、ＳＢＤを形成すればよい。
【００３７】
（実施の形態４）
図１１は、本発明の実施の形態４における半導体装置の平面図である。本実施の形態では、ＧａＮ基板に、ＦＥＴが２つ以上およびＳＢＤが１つ以上配置され、各ＦＥＴの隣接位置の少なくとも１つにＳＢＤが位置し、ＦＥＴは、各別に、またはグループ別に、対応するいずれかのＳＢＤと並列接続されている。ここで、同じグループ内のＦＥＴは、並列接続されている。したがって同じグループ内のＦＥＴに並列接続するＳＢＤは、すべて並列接続されている。しかし、同一ＧａＮ基板に形成されるＦＥＴ／ＳＢＤが、すべて並列接続されている必要はない。
【００３８】
図１２は、並列接続された（同じグループに属する）、隣り合う１つのＦＥＴおよび１つのＳＢＤについての電気配線形態を示す図である。同じグループに属するＦＥＴおよびＳＢＤは、ＦＥＴにおけるゲート電極Ｇを層間絶縁膜３１で被覆した上で、ソース電極Ｓおよびアノード電極（ショットキー電極）Ａが、配線Ｋ１および共通配線Ｋによって、電気的に接続されている。裏面電極のＦＥＴのドレイン電極ＤおよびＳＢＤのカソードＣについても、同じグループ内では、同様に、共通に導電接続されている。このような配線形態をとることで、簡単な構造によって、複数のＦＥＴを稼働させる電流容量の大きい配線を、簡単な製造工程で作製することができる。この配線構造では、図示しない信号線および当該信号線が接続されるゲート電極Ｇが、確実に大電流から保護される。このため、大電流のオンオフを、信号線／ゲート電極Ｇによって、確実に、高い安定を維持しながら実行することができる。
【００３９】
構造的には、図１２に示すように、ＦＥＴは、図１に示す半導体装置におけるＦＥＴと同じ構成を有し、また、ＳＢＤは、図１の半導体装置中のＳＢＤと同じ構成を有する。同じグループ内の複数のＦＥＴは、図１の半導体装置の１つのＦＥＴの代わりに複数のＦＥＴが並列配置されているとすればよい。そして、図１２に示すように、ゲート電極Ｇを層間絶縁膜３１で被覆しながら共通配線Ｋによってソース電極Ｓ等は導電接続されている。この場合の並列配置は、空間的に隣に配置されている必要はなく、共通配線Ｋによって並列接続していればよい。同じ１つのＦＥＴまたは同じグループ内の複数のＦＥＴに並列配置されるＳＢＤについても、同様である。
【００４０】
これまで説明してきたＧａＮ基板は、ｃ面（｛０００１｝面）基板である。図１１では、ＦＥＴおよびＳＢＤの輪郭をｍ面（｛１−１００｝面）によって表示して、６角形としているが、実際の半導体装置では、６角形ではなく４角形にしてもよい。６角形または４角形とすることで、隙間なく密に平面に配置することができる。
【００４１】
本実施の形態の半導体装置は、ＦＥＴとＳＢＤとが隣り合って位置するので、ＦＥＴおよびＳＢＤで発生する熱が、隣接する領域に伝達されやすい。このため、局所的に高温にならず、耐熱性を向上させることができる。
また、同一のＧａＮ基板１上において、ＳＢＤはサージ電圧等に対してＦＥＴの保護素子として機能する。ＧａＮ基板１はｎ＋導電型であり、裏面に直接、オーミック接触する裏面電極、ＦＥＴのドレイン電極ＤやＳＢＤのカソード電極Ｃが配置されている。また、ＧａＮ基板に、直接、ｎ−型ＧａＮドリフト層２を形成し、バッファ層等を用いる必要がないので、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。また、ＧａＮ基板１上に形成されるｎ−ＧａＮ層２、ｐ型ＡｌＧａＮ層３等は、耐圧性能が高く、オン抵抗を低くすることができる。複数の縦型素子を用いることによって、小型の装置で大電流を流すことができる。また、チャネル形成層５に形成される２次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。
ＳＢＤのショットキー電極Ａは、ｐ型ＡｌＧａＮ層３に囲まれて当該ｐ型ＡｌＧａＮ層３と接触するので、ｐ型ＡｌＧａＮ層３によるガードリング効果により、耐圧性能を高めることができる。
【００４２】
（実施の形態５）
図１３は、本発明の実施の形態５における半導体装置の平面図である。本実施の形態では、ＧａＮ基板に、ＦＥＴが２つ以上まとまって位置するＦＥＴ領域と、ＳＢＤが２つ以上まとまって位置するＳＢＤ領域とが、境界を接して配置されている。そして、ＦＥＴは、各別、またはグループ別に、対応するいずれかのＳＢＤと並列接続されている。ＳＢＤのアノードＡとＦＥＴのソースとはとくに断らない限り連続している。
これによって、大電流に対応しながら、配線を簡単な構成にすることができる。たとえば、複数のＦＥＴを要する大電流を扱う装置において、その１グループの複数のＦＥＴおよび１つ又は複数のＳＢＤを、上記の境界に交差する方向に沿って配置する（境界を挟むＳＢＤとＦＥＴの上面電極（アノード、ソース電極）を導電接続させる）ことで、その大電流の電流経路を簡単に成膜することができ、製造工程を簡単化することができる。
その他の利点等は、実施の形態４と共通する。
【００４３】
（実施の形態６）
図１４は、本発明の実施の形態６における半導体装置の平面図である。本実施の形態では、ＧａＮ基板に、ＦＥＴが２つ以上まとまって位置するＦＥＴ領域が２領域以上、およびＳＢＤが２つ以上まとまって位置するＳＢＤ領域が１領域以上、設けられ、２領域以上のＦＥＴと１領域以上のＳＢＤとが、一方の領域間に他方の領域が介在するように配置されている。そして、ＦＥＴは、各別、またはグループ別に、対応するいずれかのＳＢＤと並列接続されている。
図１４の形態によれば、ＦＥＴとＳＢＤとを合わせてグループ分けし易いので、並列接続される同じグループを、複数、選ぶことが容易になる。さらに同じグループ内で、同じ位相でオンオフする同位相サブグループへの区分けも容易にできる。このため、複数のＦＥＴを同位相でオンオフするような大電流に対応する電流経路および信号線の区分けを、ともに簡単な構造で実現しやすくなる。
【００４４】
本実施の形態の半導体装置は、ＦＥＴ領域とＳＢＤ領域とが隣り合って位置するので、ＦＥＴ領域およびＳＢＤ領域で発生する熱が、隣接する領域に伝達されやすい。このため、大電流に対して簡単な構造で対応しながら、局所的に高温にならず、耐熱性を向上させることができる。
その他の利点等は、実施の形態４と共通する。
【００４５】
（実施の形態６の変形例１）
図１５は、実施の形態６の変形例１であり、本発明の実施の一形態である。図１５に示す半導体装置は、実施の形態６の変形例とみることもできるし、また実施の形態４の変形例とみることもできる。この半導体装置では、１つのＳＢＤの周囲にＦＥＴが配置され、そのＳＢＤとＦＥＴとは、大きさが異なり、ＳＢＤの大きさがＦＥＴに比べて大きい。
上記の構造によれば、各素子を最も高密度に配置することができ、チップ面積を縮小するのに適している。また、ＦＥＴとＳＢＤとが混在しているため、オン状態で発生した素子の熱が、オフ状態の素子に拡散しやすい。このため、急激な温度上昇を緩和することができる。
【００４６】
（実施の形態６の変形例２）
図１６は、実施の形態６の変形例２であり、本発明の実施の一形態である。図１６に示す半導体装置についても、実施の形態６の変形例とみることもできるし、また実施の形態４の変形例とみることもできる。この半導体装置では、大きな１つのＳＢＤの周囲に６０度の角度をなして放射状にＦＥＴが配置されている。
上記の構造によれば、図１５に示す変形例１と比べると、チップは大きくなる。しかし、直線部分が多くなる（短い直線部分が屈曲部で連続する構造がほとんどない）ので、製造が容易となり歩留まりを向上させることができる。
【００４７】
（実施の形態６の変形例３）
図１７は、実施の形態６の変形例３であり、本発明の実施の一形態である。図１７に示す半導体装置については、実施の形態６の変形例とみることもできるし、また実施の形態４もしくは５の変形例とみることもできる。この半導体装置では、ＦＥＴのゲート電極Ｇを同一方向に並列させてフィンガー状に配置して、大きなＳＢＤを横に配置している。
上記の構造によれば、配線が容易となるので、歩留まりを向上させることができる。
【００４８】
（実施の形態６の変形例４）
図１８は、実施の形態６の変形例４であり、本発明の実施の一形態である。図１８に示す半導体装置については、実施の形態６の変形例とみることもできるし、また実施の形態４もしくは５の変形例とみることもできる。この半導体装置では、微細なＦＥＴを集積し、その周囲を取り囲むようにＳＢＤを設けている。
この構造によれば、高密度なＦＥＴの配置によってチップ面積の縮小が可能となる。また、ＦＥＴとＳＢＤとが分離されているので、配線が容易であり、歩留まりを向上させることができる。
【００４９】
（実施の形態７）
図１９は、本発明の実施の形態７における半導体装置１０の平面図である。この半導体装置が、ｎ＋型ＧａＮ基板上に、ｎ−型ＧａＮドリフト層／ｐ型ＡｌＧａＮ層／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体を有し、そこにＦＥＴとＳＢＤとが形成されている点では、実施の形態１〜６の半導体装置と共通するが、ＦＥＴおよびＳＢＤの電極の構造が異なる。ＦＥＴにおけるｐ型ＡｌＧａＮ層がＳＢＤのショットキー電極のガードリングになるように延在している。
図１９に示す半導体装置では、ＦＥＴおよびＳＢＤの開口部は、ともに畝状に形成されている。すなわちｎ−型ＧａＮドリフト層／ｐ型ＡｌＧａＮ層／ｎ＋型ＧａＮキャップ層４、のエピタキシャル積層体に、ｎ−型ＧａＮドリフト層に届く深さの溝が掘られる。この畝状または溝状の開口部内側面に、ＦＥＴのチャネルが溝に沿うように形成され、ＳＢＤでは、溝の底部に延びるｎ−型ＧａＮドリフト層にショットキー接触するアノード電極ＡがＦＥＴに並行するように設けられる。
ＦＥＴにおいて、ゲート電極Ｇの根本部とソース電極Ｓの根本部とは、相対向して、櫛歯状の、１本のゲート電極Ｇと、それを挟む２本のソース電極Ｓとを、相互に延ばしている。櫛歯は、上記の畝または溝に沿っている。そして、ソース電極Ｓの根本部から、ＳＢＤのアノード電極Ａが並行している。ＦＥＴの裏面電極であるドレイン電極およびＳＢＤのカソード電極は、出力の区分に応じて、溝またはスリットを入れて、分離することができる。
これらの櫛歯の横断面は、図１に示す半導体装置の、周期的な繰り返し配置になる。ＦＥＴにおけるチャネルは、ｉＧａＮ／ＡｌＧａＮのＨＥＭＴ構成でもよいし、またはＭＩＳ構成でもよい。
ＦＥＴのゲート電極および上面電極を密に配置することで、高い電流密度を保持しながら大電流を厚み方向に流すことができる。そして、ＳＢＤのショットキー電極にはＦＥＴのｐ型ＡｌＧａＮ層が延在して接触するので、ガードリングの作用を得ることができる。
【００５０】
（実施の形態７の変形例）
図２０は、実施の形態７の変形例であり、本発明の実施の一形態である。この半導体装置では、図１９の半導体装置のＦＥＴに比べて、ゲート電極のフィンガー先端の角部を落としている。この構造によって、ソース電極Ｓの表面積を大きくすることができ、より一層大きな電流を流すことができる。
【００５１】
（実施の形態８）
図２１（ａ）は、本発明の実施の形態８における半導体装置１０を示す図である。また図２１（ｂ）は、電気回路図である。本実施の形態における半導体装置は、直流−３相交流間の電力変換を行うインバータを構成する。このインバータ１０は、第１チップａと第２チップｂとを備えている。第１チップａおよび第２チップｂは、ともに、それぞれのｎ＋型ＧａＮ基板１ａ，１ｂ上に、Ｕ相、Ｖ相およびＷ相のそれぞれ対応するＦＥＴを１つ、かつＳＢＤを１つ有する。各相における、１つのＦＥＴおよび１つのＳＢＤは、図１の半導体装置１０に対応する。図２１（ｂ）の回路図に示すように、出力電位以上の電位をカバーする、Ｕ相、Ｖ相、Ｗ相に対応する、ＦＥＴ／ＳＢＤは、第１チップａに配置され、また、出力電位以下の電位をカバーする、Ｕ相、Ｖ相、Ｗ相に対応する、ＦＥＴ／ＳＢＤは、第２チップｂに配置される。図２１（ｂ）に示すように、各相において、出力電位以下のＦＥＴのソース電極Ｓは、同じ相の出力電位以上のＦＥＴのドレイン電極Ｄに電気的に接続される。すなわち、各相において、図２１（ａ）に示すように、第１チップａの裏面電極は、第２チップｂの上面電極と電気的に接続される。
【００５２】
図２１に示す３相ＡＣ−ＤＣインバータによれば、オン抵抗が低く、大電流を流すことができ、かつ簡単な構造により、小型に構成することができる。この結果、製造歩留まりを高めて、安価で、消費電力が小さい、小型で高品質の３相ＡＣ−ＤＣインバータを提供することができる。
【００５３】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００５４】
本発明によれば、オン抵抗が低く、高い耐圧性能を有し、大電流を流すことができ、かつ簡単な構造により、小型に構成することができるインバータ等を得ることができる。この結果、たとえば製造歩留まりを高めて、安価で、消費電力が小さい、小型で、高品質の半導体装置、たとえば３相ＡＣ−ＤＣインバータ等を提供することができる。
【符号の説明】
【００５５】
１  ｎ＋型ＧａＮ基板、１ａ，１ｂ  チップのｎ＋型ＧａＮ基板、２  ｎ−型ＧａＮドリフト層、３  ｐ型ＡｌＧａＮ層、４  ｎ＋型ＧａＮキャップ層、５  チャネル形成層（ＨＥＭＴ構成）、５ａ  電子供給層、５ｂ  電子走行層、７  ゲート絶縁膜、１０  半導体装置、１３  ｉＧａＮ領域、１４  溝、１５  絶縁層、２３  保護絶縁層、３１  層間絶縁膜、４１  レジストパターン、ａ，ｂ  チップ、Ａ  アノード、Ｃ  カソード、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｈ１  ＦＥＴ開口部、Ｈ２  ＳＢＤ開口部、Ｋ  共通配線、Ｋ１  配線、Ｒ１  第１領域（ＦＥＴ）、Ｒ２  第２領域（ＳＢＤ）、Ｓ  ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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