(57)【要約】【課題】専用のセレクタトランジスタが不要な自己選択式ＰＣＭデバイスを提供する。【解決手段】原子層堆積法（ＡＬＤ）を使用して、亜鉛酸化物（ＺｎＯ）を層変化材料の上に堆積させることで、自己選択型記憶デバイスが形成される。ＺｎＯ／ＧＳＴ界面に形成されるダイオードは、ＰＣＭアーキテクチャ内で、整流能力と記憶能力の両方を示す。【選択図】図７
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【特許請求の範囲】
【請求項１】
相変化メモリ（ＰＣＭ）記憶素子と一体に埋め込まれたダイオードが形成されるようにｎ型半導体層をｐ型カルコゲニド材料に直接接触させて構成されているＰＣＭ記憶素子において、前記ダイオードはＰＣＭ記憶素子を選択するのに使用されている、ＰＣＭ記憶素子。
【請求項２】
前記ＰＣＭ記憶素子は、ヒータ素子の有無にかかわらず、状態を変化させる、請求項１に記載のＰＣＭ記憶素子。
【請求項３】
前記ｎ型半導体層は、酸化物を主材とする半導体層であり、ｐ型カルコゲニド相は、相変化合金である、請求項１に記載のＰＣＭ記憶素子。
【請求項４】
前記酸化物を主材とする半導体層は、亜鉛酸化物（ＺｎＯ）層である、請求項３に記載のＰＣＭ記憶素子。
【請求項５】
前記相変化合金は、Ｇｅ、Ｓｂ、Ｔｅ（ＧＳＴ）合金である、請求項３に記載のＰＣＭ記憶素子。
【請求項６】
前記ダイオードにバイアスを掛けることで、前記ＰＣＭ記憶素子の２つの状態を、前記ＧＳＴ合金の抵抗を読み取ることによって検出できるようになる、請求項５に記載のＰＣＭ記憶素子。
【請求項７】
前記ＺｎＯ層は、前記ＧＳＴ合金の直接上に在る、請求項５に記載のＰＣＭ記憶素子。
【請求項８】
前記ＧＳＴ合金は、前記ＺｎＯ層の直接上に在る、請求項５に記載のＰＣＭ記憶素子。
【請求項９】
亜鉛酸化物（ＺｎＯ）層を相変化メモリ層に直接接触させて形成されているセレクタダイオードを備えている記憶セルにおいて、前記記憶セルの状態を、前記ＰＣＭ層の抵抗を読み取ることによって検出できるようにするために、前記セレクタダイオードがバイアスされる、記憶セル。
【請求項１０】
前記記憶セルは、ヒータ素子の有無にかかわらず、実現されている、請求項９に記載の記憶セル。
【請求項１１】
前記記憶素子を選択するのに用いられるセレクタダイオードを形成するためには、前記ＰＣＭ層は、自然的にｐ型であり、前記ＺｎＯ層はｎ型である、請求項９に記載の記憶セル。
【請求項１２】
前記ＺｎＯ層は、原子層堆積法（ＡＬＤ）を使用して、堆積されている、請求項９に記載の記憶セル。
【請求項１３】
前記ＺｎＯ層は、前記ＰＣＭ層の上へ直接堆積されている、請求項９に記載の記憶セル。
【請求項１４】
前記ＰＣＭ層は、前記ＺｎＯ層の上へ直接堆積されている、請求項９に記載の記憶セル。
【請求項１５】
前記ＰＣＭ材料は、カルコゲニド材料である、請求項９に記載の記憶セル。
【請求項１６】
相変化メモリ（ＰＣＭ）において、
天然のｐ型結晶質ＰＣＭ材料に埋め込まれたダイオードを形成するために、ｎ型亜鉛酸化物（ＺｎＯ）層を当該ＰＣＭ材料に直接接触して堆積させたメモリセルと、
前記ＺｎＯ層と前記ＰＣＭ材料と一体に積層を形成するための、前記ＺｎＯ層に隣接するキャップ層と、を備えているＰＣＭ。
【請求項１７】
前記ＰＣＭ材料の記憶は、ヒータ素子の有無にかかわらず、成し遂げられる、請求項１６に記載のＰＣＭ。
【請求項１８】
前記ＰＣＭ材料の抵抗を読み取ることによる前記メモリセルの状態の検出を可能にするために、２ボルト以下の正バイアスが前記ダイオード接合部を順バイアスする、請求項１６に記載のＰＣＭ。
【請求項１９】
前記ＺｎＯ層は、原子層堆積法（ＡＬＤ）を使用して堆積されている、請求項１６に記載のＰＣＭ。
【請求項２０】
前記ＺｎＯ層は、前記ＰＣＭ材料の上へ直接堆積されている、請求項１５に記載のＰＣＭ。
【請求項２１】
前記ＰＣＭ材料は、ＺｎＯ層の上へ直接堆積されている、請求項１５に記載のＰＣＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、専用のセレクタトランジスタが不要な自己選択式ＰＣＭデバイスに関する。
【背景技術】
【０００２】
フローティングゲートメモリは、選択機能と記憶機能が固有のデバイスに実現されている自己選択型デバイスである。しかしながら、この種の不揮発性メモリは、次世代用の相変化メモリ（ＰＣＭ）に、それらが、書き込み速度に優れ、セル寸法がより小さく、回路構成がより単純で、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスと製法的互換性があることから、取って代わられようとしている。現在のＰＣＭは、読み取り及び書き込みのためにメモリセルを選択するのに、大抵はＭＯＳ又はＢＪＴといった専用の選択デバイスを使用している。選択デバイスは、追加のマスクを必要とし、プロセスが複雑になってしまい、従ってメモリセルを選択するための選択デバイスには改良が必要である。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明と見なされる主題は、特に、本明細書の結び部分に指し示され、明確に主張されている。しかしながら、本発明は、編成と動作方法の両方に関し、本発明の目的、特徴、及び利点も併せ、以下の詳細な説明を添付図面に照らして読みながら参照して頂ければ最も深く理解されるであろう。
【０００４】
説明を簡潔明瞭にする上で、図に示されている要素は必ずしも縮尺が合わされているわけではないことが理解されるであろう。明解さを期して、例えば、要素のうち幾つかの寸法は他の要素に比較して過大に表されている。また、適切と考えられる場合、参照番号は、図面の間で対応する要素又は類似要素を表すのに繰り返し用いられている。
【図面の簡単な説明】
【０００５】
【図１】記憶デバイスを示しており、第１の視野面方向Ａ−Ａ’と第２の視野面方向Ｂ−Ｂ'が示されている。
【図２】Ａ−Ａ’軸に沿った、堆積されている銅ワード線の図と、Ｂ−Ｂ’軸に沿って見た他のワード線の図である。
【図３】本発明による、ｎ型ＺｎＯ、ｐ型ＧＳＴ、及びＴｉＮを含む堆積させた材料の積層を、Ａ−Ａ’軸及びＢ−Ｂ'軸に沿って見た断面図を示している。
【図４】本発明により、亜鉛酸化物（ＺｎＯ）を原子層堆積法（ＡＬＤ）でＧＳＴ材料に隣接して堆積させて製作されているＰＣＭメモリ記憶デバイスでの画定されているドットの断面を示している。
【図５】本発明による、積層の堆積に続くセルシーリング及び誘電体充填を示している。
【図６】本発明による、ビット線の形成と画定を示している。
【図７】本発明による、ＰＣＭアーキテクチャのランス型ヒータの画定を示している。
【図８】図７に示されているヒータ素子を利用したメモリデバイスの実施形態でのＧＳＴ／ＺｎＯヘテロ接合のＩ−Ｖ電気特性を示している。
【図９】自己選択型デバイスのＩ−Ｖ電気特性を示しており、メモリデバイスの抵抗検出での非選択領域と選択領域が示されている。
【発明を実施するための形態】
【０００６】
以下の詳細な説明では、本発明が十分に理解されるようにするため、多くの特定の詳細事項が述べられている。しかしながら、当業者には理解されるように、本発明はこれらの特定の詳細事項無しに実用されてもよい。本発明が曖昧にならないようにするため、場合によっては、よく知られている方法、手続き、構成要素、及び回路は説明されていない。
【０００７】
用語「連結されている」及び「接続されている」並びにそれらの派生語は、互いの同義語とする意図はないものと理解されたい。むしろ、特定の実施形態では、「接続されている」は、２つ又はそれ以上の要素が互いに直接に物理的又は電気的に接触していることを表すのに使用されることになる。「連結されている」は、２つ又はそれ以上の要素が互いに直接又は間接（それらの間に他の要素を介在させて）の何れかで物理的又は電気的に接触していること、及び／又は２つ又はそれ以上の要素が互いに協働又は相互作用していること（例えば、因果関係などの場合）を表すのに使用されることになる。
【０００８】
図１は、記憶デバイスの上面図を示しており、Ａ−Ａ'軸に沿った第１の視野面方向と、Ｂ−Ｂ'軸に沿った第２の直交する視野面方向が示されている。これら２つの視野面方向は、図２−図６で、ＰＣＭデバイスを相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに投入する上での製法的互換性を示すために使用されている。具体的には、図２は、Ａ−Ａ’軸とＢ−Ｂ'軸に沿った側面図であり、堆積させた銅ワード線を示している側面図である。なお、これらの図は、ＣＭＯＳ論理ゲートを製作するＣＭＯＳプロセスに続く、ＰＣＭ記憶素子の製作における初期プロセスの段階を示している。
【０００９】
図３は、本発明により、ｎ型ＺｎＯ３０２、ｐ型ＧＳＴ３０４、及びＴｉＮ３０８を積層させた堆積材料の、Ａ−Ａ’軸及びＢ−Ｂ'軸に沿った断面図を示している。本図は、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）材料３０４を、ＧＳＴ材料の記憶能力を喪失すること無く、亜鉛酸化物（ＺｎＯ）層３０２の上に直接堆積させて製作されている、自己加熱型ＰＣＭ記憶デバイス３００を示している。積層は、ｐ型ＧＳＴ材料３０４とｎ型ＺｎＯ層の接合部にヘテロ接合ダイオード３０６を形成している。
【００１０】
図３に示されている製造プロセスを使用すると、温度の変化により相遷移を示す、相変化材料を有するシステムメモリを製作することができる。カルコゲニド又はカルコゲン系材料と呼ばれる、周期表のＶＩ群の元素の合金を含むことにより、電流パルスを用いた抵抗加熱で、メモリセルを高抵抗状態（非晶質相、リセット状態）と低抵抗状態（結晶質相、セット状態）の間で遷移させることによって、メモリセルをプログラムすることができる。こうして、図示されているプロセスでは、不揮発性メモリから電力が取り去られた後でさえ安定した状態を保つ相変化メモリセルのデータ保持を提供するのに、好都合にもカルコゲニドを利用することができる。
【００１１】
ＣＭＯＳ／ＰＣＭ製作プロセスでは、原子スケールの堆積制御を可能にする、表面の反応に基づく自己限定性の薄膜成長を提供する原子層堆積法（ＡＬＤ）を使用して、ＺｎＯ被覆を堆積させることができる。製作時、この被覆プロセスでは、処理室にガスが導入され、そのガスがウェーハ表面に単層になって堆積する。当該室に導入された第２のガスが最初の前駆体と反応して、基板上に単層の薄膜層を作り出し、基板の層厚さは堆積のサイクル数により精密に制御される。よって、ＡＬＤプロセスは、比較的低い温度で実施することができ、ピンホールの無い超共形薄膜を用いたオングストロームレベルの厚さ制御を提供することができる。
【００１２】
これまでに述べられている様に、ＧＳＴ層３０４を、ＺｎＯ層３０２に接触するように加工することにより、界面はＧＳＴ／ＺｎＯヘテロ接合を形成する。結晶質ＧＳＴ材料３０４は、自然的にｐ型であり、ＺｎＯ材料３０２はｎ型であり、その結果得られるダイオード３０６は優れた整流性質を有する。ダイオード３０６は、ＧＳＴメモリセル記憶素子を選択するのに用いることができ、それによりＰＣＭアレイのそれぞれのメモリセル毎に専用の選択トランジスタを使用しなくて済む。よって、ｐ型結晶質ＧＳＴ層３０４を、ｎ型亜鉛酸化物（ＺｎＯ）層３０２の上へ直接堆積させることで、ＰＣＭ記憶素子に埋め込まれたＧＳＴ／ＺｎＯ接合が形成され、こうして形成されるダイオードのおかげで、積層を小さくすることができ、その後に続くプロセスの複雑性を軽減することができ、また選択デバイスの製作に関連する多数のマスクを省略することもできる。
【００１３】
図４は、ｐ型ＧＳＴ材料３０４をｎ型ＺｎＯ層３０２に隣接させて製作されている自己加熱型ＰＣＭ記憶デバイス３００での画定されているドット４０２の断面を示している。図５は、本発明による積層の堆積に続くセルシーリングＳｉＮ５０２及び誘電体充填５０４を示している。図６は、ビット線６０２の形成と画定を示している。下接点（ＷB）に対して上接点（ＷT）に正のバイアスが掛けられると、半導体デバイスが通電する。
【００１４】
図７は、ヒータ７１０と相変化に係わるＧＳＴドット領域７１２を有するＰＣＭ記憶デバイス７００の或る実施形態を示している。ＰＮ接合が形成されるように、ｎ型ＺｎＯ層７０４がＧＳＴ層７０２を覆っている。ランス型を基本にしたセルが記載されているが、例えば、壁型デバイス、孔隙型デバイス、又はトレンチ型デバイス、の様な他のＰＣＭセルアーキテクチャを、本発明の特徴に組み込むこともできることに留意されたい。よって、他のＰＣＭセルアーキテクチャでは、ＧＳＴ層７０２を堆積させた後にＺｎＯ層７０４とキャップ層７０８を堆積させてもよく、その場合は、次に積層全体がエッチングされる。ＧＳＴドット領域７１２は、ヒータ素子に近接して形成されていて、相変化に関与すると同時に、ＧＳＴ層７０２とＺｎＯ層７０４により構成されている整流接合部の一部を成している。ＧＳＴ層７０２は、同時に、選択と記憶を兼ねた素子の一部を成し、こうして自己選択型デバイスを実現させていることが明らかである。
【００１５】
図８は、ｐ型ＧＳＴ層とｎ型ＺｎＯのヘテロ接合のＩ−Ｖ電気特性を表している。接合部の電気的性質は、ＺｎＯ層７０４に接地電位を印加し、ＧＳＴ層７０２に正電圧を印加した場合、そしてまた、ＧＳＴ層に負電圧を印加して接合部を逆バイアスした場合、について示されている。Ｘ軸の電圧は、下接点電圧と上接点電圧の差である。Ion／Ioffで表わされる「オン」電流対「オフ」電流の比は、面積が１００ｎｍｘ１００ｎｍのダイオードで、１ｍＡの「Ion」電流が３ボルトでバイアスされる場合、大凡１０９という値を有する。電流Ion／Ioffのデータは一例として提供されており、特許請求対象の主題を制限すること無く、他の比が使用されてもよい。
【００１６】
図９は、自己選択型デバイスのＩ−Ｖ電気特性を説明している。ＧＳＴ／ＺｎＯ接合部に形成されているダイオードが逆バイアスされた状態では、ＰＣＭ記憶デバイス７００の状態は共に、非選択領域９０２によって表されている様に非選択になっている。正電圧が供給されてダイオードが２ボルト限界より下（領域９０４で画定）で順バイアスされた状態では、デバイスの抵抗を読み取ることによって、ＰＣＭ記憶デバイス７００の２つの状態を検出することができる。限界として表されている２ボルトの正バイアス電圧は、調整されることもあると予想される。また、ダイオード７０６の電気特性は、バイアス電圧が２ボルト限界を上回った時には、プログラミング領域にずれ込むことに留意されたい。
【００１７】
ここまでの間に、相変化材料ＧＳＴをＺｎＯ層に隣接して堆積させると自己選択型記憶デバイスが形成されることが明らかになったはずである。ＺｎＯ／ＧＳＴ界面に形成されるダイオードは、本ＰＣＭアーキテクチャ内で整流能力と記憶能力の両方を明白に示す。
【００１８】
ここでは本発明の特定の特徴を示し、説明してきたが、当業者には、多くの修正、代替、変更、及び等価物が想起されることであろう。従って、付随の特許請求の範囲は、本発明の真髄の範囲に入るあらゆるその様な修正及び変更を網羅することを意図しているものと理解されたい。
【符号の説明】
【００１９】
３００  自己加熱型ＰＣＭ記憶デバイス
３０２  ｎ型ＺｎＯ層
３０４  ｐ型ＧＳＴ層
３０６  ヘテロ接合ダイオード
３０８  ＴｉＮ層
４０２  ドット
５０２  セルシーリングＳｉＮ
５０４  誘電体充填
６０２  ビット線
７００  ＰＣＭ記憶デバイス
７０２  ＧＳＴ層
７０４  ｎ型ＺｎＯ層
７０６  ダイオード
７０８  キャップ層
７１０  ヒータ
７１２  ＧＳＴドット領域
９０２  非選択領域
９０４  ２ボルト限界より下の領域
ＷT  上接点
ＷB  下接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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