(57)【要約】【課題】  工程を複雑にすることなく、多結晶シリコン膜に回路特性に適したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成することができる薄膜半導体装置及び差動増幅回路及び表示装置の提供。【解決手段】  入力対に与えられた信号電圧を差動で受ける差動対（１０１、１０２）と、前記差動対の出力対と第１の電源間に接続される負荷素子対（１０３、１０４）と、前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源（１０６）と、を有する差動段（２３）を備えた差動増幅回路において、前記差動対、及び／又は、前記負荷素子対は、相対的に低閾値のトランジスタよりなり、前記差動段の電流パスに挿入され、前記電流パスの導通・遮断を制御するスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御される少なくとも１つのトランジスタ（５０３）を備える。【選択図】  図８
2011103648.tif 000002
【特許請求の範囲】
【請求項１】
入力対に与えられた信号電圧を差動で受ける差動対と、
前記差動対の出力対と第１の電源間に接続される負荷素子対と、
前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源と、
を有する差動段を備え、
前記差動対、及び／又は、前記負荷素子対は、相対的に低閾値のトランジスタよりなり、
前記差動段の電流パスに挿入され、前記電流パスの導通・遮断を制御するスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御される少なくとも１つのトランジスタを備えている、ことを特徴とする差動増幅回路。
【請求項２】
前記スイッチ機能として、前記差動対と前記第２の電源間に、前記電流源と直列形態に接続され、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタを備えるか、又は、
前記電流源を、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタで構成してなる、ことを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記スイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフされ、前記負荷素子対の活性化・非活性化を制御するトランジスタを含む、ことを特徴とする請求項１記載の差動増幅回路。
【請求項４】
入力対に与えられた信号電圧を差動で受ける差動対と、
前記差動対の出力対と第１の電源間に接続される負荷素子対と、
前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源と、
を有する差動段と、
前記差動対の出力を受けて出力端子から出力信号を出力する出力増幅段と、
を備え、
前記差動対、及び／又は、前記負荷素子対が、相対的に低閾値のトランジスタ対よりなり、
前記差動段の活性化・非活性化を制御する第１のスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、前記差動対と前記第２の電源間に前記電流源と直列形態に接続され、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタを備えるか、又は、前記電流源を、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタで構成し、
前記出力増幅段が、前記出力端子と前記第１の電源間に接続され、前記差動対の出力を制御端子に受ける出力段トランジスタを有し、
前記出力増幅段の活性化・非活性化を制御する第２のスイッチ機能として、前記出力段トランジスタの制御端子と前記第１又は第２の電源間に、前記制御信号にしたがって、第１のスイッチ機能のトランジスタとは逆相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする差動増幅回路。
【請求項５】
入力対に与えられた信号電圧を差動で受ける差動対と、
前記差動対の出力対と第１の電源間に接続され、前記差動対を構成するトランジスタ対と逆導電型のトランジスタ対よりなる負荷素子対と、
前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源と、
を有する差動段と、
前記差動対の出力を受けて出力端子から出力信号を出力する出力増幅段と、
を備え、
前記差動対、及び／又は、前記負荷素子対が、相対的に低閾値のトランジスタ対よりなり、
前記差動段の活性化・非活性化を制御する第１のスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、前記差動対と前記第２の電源間に前記電流源と直列形態に接続され、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタを備えるか、又は、前記電流源を、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御されるトランジスタで構成し、
前記出力増幅段は、前記第１の電源と前記出力端子間に接続され、制御端子に前記差動対の出力を受ける、相対的に低閾値の出力段トランジスタと、
前記第１の電源と前記出力端子間に、前記出力段トランジスタと直列形態に接続され、前記制御信号にしたがって前記第１のスイッチ機能のトランジスタと同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする差動増幅回路。
【請求項６】
前記出力増幅段が、前記出力端子と前記第２の電源間に、前記制御信号にしたがってオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする請求項４又は５記載の差動増幅回路。
【請求項７】
前記出力段トランジスタが、前記差動対と逆導電型のトランジスタよりなる、ことを特徴とする請求項４又は５記載の差動増幅回路。
【請求項８】
前記出力増幅段が、前記出力端子と前記第２の電源間に直列形態に接続された、電流源と、前記制御信号にしたがってオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタと、を備えている、ことを特徴とする請求項４又は５記載の差動増幅回路。
【請求項９】
第１、第２の入力端子からの入力信号電圧を差動で受ける第１の差動対と、前記第１の差動対の出力対と第１の電源間に接続され、前記第１の差動対と逆導電型の第１の負荷素子対と、前記第１の差動対と第２の電源間に接続され前記第１の差動対に定電流を与える第１の電流源と、を有する第１の差動段と、
前記第１、第２の入力端子からの入力信号電圧を差動で受け、前記第１の差動対と逆導電型の第２の差動対と、前記第２の差動対の出力対と前記第２の電源間に接続され、前記第２の差動対と逆導電型の第２の負荷素子対と、前記第２の差動対と前記第１の電源間に接続され前記第２の差動対に定電流を与える第２の電流源と、を有する第２の差動段と、
前記第１の差動対の出力を受け出力端子より出力信号を出力する第１の出力増幅段と、
前記第２の差動対の出力を受け前記出力端子より出力信号を出力する第２の出力増幅段と、
を有し、
前記第１の差動対、及び／又は、前記第１の負荷素子対が、相対的に低閾値のトランジスタよりなり、
前記第２の差動対、及び／又は、前記第２の負荷素子対が、相対的に低閾値のトランジスタよりなり、
前記第１の差動段の活性化・非活性化を制御する第１のスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、前記第１の差動対と前記第２の電源間に前記第１の電流源と直列形態に接続され、制御端子に入力される第１の制御信号によってオン・オフ制御されるトランジスタを備えるか、又は、前記第１の電流源を、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される第１の制御信号によってオン・オフ制御されるトランジスタで構成し、
前記第２の差動段の活性化・非活性化を制御する第２のスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、前記第２の差動対と前記第１の電源間に前記第２の電流源と直列形態に接続され、前記制御端子に入力される第２の制御信号によってオン・オフ制御されるトランジスタを備えるか、又は、前記第２の電流源を、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される第２の制御信号によってオン・オフ制御される１つのトランジスタで構成したことを特徴とする差動増幅回路。
【請求項１０】
前記第１の出力増幅段が、前記第１の電源と前記出力端子間に接続され、前記第１の差動対の出力を制御端子に受け、相対的に低閾値の第１の出力段トランジスタを有し、
前記第２の出力増幅段が、前記第２の電源と前記出力端子間に接続され、前記第２の差動対の出力を制御端子に受け、相対的に低閾値の第２の出力段トランジスタを有し、
前記第１の出力増幅段の活性化・非活性化を制御する第３のスイッチ機能として、前記出力端子と前記第１の電源間に、前記第１の出力段トランジスタと直列形態に接続され、前記第１の制御信号にしたがって、前記第１のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備え、
前記第２の出力増幅段の活性化・非活性化を制御する第４のスイッチ機能として、前記出力端子と前記第２の電源間に、前記第２の出力段トランジスタと直列形態に接続され、前記第２の制御信号にしたがって前記第２のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする請求項９記載の差動増幅回路。
【請求項１１】
前記第１の出力増幅段が、前記出力端子と前記第２の電源間に、前記第１の制御信号にしたがって前記第１のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備え、
前記第２の出力増幅段が、前記出力端子と前記第１の電源間に、前記第２の制御信号にしたがって前記第２のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする請求項９又は１０記載の差動増幅回路。
【請求項１２】
前記第１の出力段トランジスタが、前記第１の差動対と逆導電型のトランジスタよりなり、
前記第２の出力段トランジスタが、前記第２の差動対と逆導電型のトランジスタよりなる、ことを特徴とする請求項９乃至１１のいずれか一に記載の差動増幅回路。
【請求項１３】
前記出力端子から出力信号が出力される前に、前記出力端子を充電又は放電する回路をさらに備えている、ことを特徴とする請求項９又は１０記載の差動増幅回路。
【請求項１４】
前記第１の出力増幅段が、前記出力端子と前記第２の電源間に直列形態に接続された、第１の電流源と、前記第１の制御信号にしたがって前記第１のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタと、を備え、
前記第２の出力増幅段が、前記出力端子と前記第１の電源間に直列形態に接続された、第２の電流源と、前記制御信号にしたがって前記第２のスイッチ機能と同相でオン・オフされ、前記低閾値のトランジスタよりも高い閾値のトランジスタと、を備えている、ことを特徴とする請求項９又は１０記載の差動増幅回路。
【請求項１５】
入力対に与えられた入力信号を差動で受ける差動対と、
前記差動対の出力対と電源間に接続されている負荷素子対と、
前記差動対に流す電流を与える電流源と、
を有し、
前記差動対、及び／又は、前記負荷素子対が、相対的に低閾値のトランジスタ対よりなり、
前記電流源が、制御端子に入力される制御信号によってオン・オフが制御され、前記低閾値のトランジスタよりも高い閾値のトランジスタよりなる、ことを特徴とする差動増幅回路。
【請求項１６】
入力対に与えられた入力信号を差動で受ける差動対と、
前記差動対の出力対と電源間に接続されている負荷素子対と、
前記差動対に流す電流を与える電流源と、
を有し、
前記差動対、及び／又は、前記負荷素子対が、相対的に低閾値のトランジスタ対よりなり、
前記電源と前記負荷素子対間に接続され、制御端子に入力される制御信号によってオン・オフが制御され、前記低閾値のトランジスタよりも高い閾値の少なくとも１つのトランジスタを有し、前記負荷素子対の活性化・非活性化を制御するスイッチ回路を備えている、ことを特徴とする差動増幅回路。
【請求項１７】
前記負荷素子対は、制御端子同士が共通接続されたトランジスタ対よりなり、
前記スイッチ回路が、前記電源と、前記負荷素子対の共通接続された前記制御端子に接続され、低閾値のトランジスタよりも高い閾値のトランジスタよりなる第１のスイッチと、
前記負荷素子対の一方のトランジスタの出力端と、前記共通接続された前記制御端子との間に接続され、低閾値のトランジスタよりも高い閾値のトランジスタよりなる第２のスイッチと、を備え、前記第１及び第２のスイッチは、前記第１及び第２のスイッチを構成するトランジスタの制御端子に入力される制御信号により共通にオン・オフ制御される、ことを特徴とする請求項１６記載の差動増幅回路。
【請求項１８】
入力信号を制御端子に入力し出力端子からの信号電圧が前記制御端子電圧に追従するフォロワ構成のトランジスタを有し、
前記フォロワ構成のトランジスタが、相対的に低閾値のトランジスタよりなり、
前記出力端子と電源間に、前記フォロワ構成のトランジスタと直列形態に接続され、制御信号にしたがってオン・オフされ、前記低閾値のトランジスタよりも閾値の高いトランジスタを備えている、ことを特徴とする増幅回路。
【請求項１９】
前記出力端子と第２の電源間に、前記制御信号にしたがってオン・オフ制御され、前記低閾値のトランジスタよりも高い閾値のトランジスタを備えている、ことを特徴とする請求項１８記載の増幅回路。
【請求項２０】
前記トランジスタの閾値が負値の場合、閾値の高低は、閾値の絶対値の大小に対応する、ことを特徴とする請求項１乃至１７のいずれか一に記載の差動増幅回路。
【請求項２１】
前記トランジスタの閾値が負値の場合、閾値の高低は、閾値の絶対値の大小に対応する、ことを特徴とする請求項１８又は１９に記載の増幅回路。
【請求項２２】
前記トランジスタが、絶縁性基板上に、結晶性シリコン膜を活性層とする薄膜トランジスタよりなる、ことを特徴とする請求項１乃至１７のいずれか一に記載の差動増幅回路。
【請求項２３】
前記トランジスタが、絶縁性基板上に、結晶性シリコン膜を活性層とする薄膜トランジスタよりなる、ことを特徴とする請求項１８又は１９に記載の増幅回路。
【請求項２４】
請求項１乃至１７のいずれか一記載の差動増幅回路を備えたセンスアンプを有するメモリ装置。
【請求項２５】
データ信号を入力して表示パネルのデータ線を駆動するデータドライバを有する表示装置において、請求項１乃至１７のいずれか一記載の差動増幅回路を備えた表示装置。
【請求項２６】
請求項１乃至１７のいずれか一記載の差動増幅回路を備え、前記トランジスタが、絶縁性基板上に設けられ、結晶性シリコン膜を活性層とする薄膜トランジスタよりなる、半導体装置。
【請求項２７】
請求項１８又は１９記載の増幅回路を備え、前記トランジスタが、絶縁性基板上に設けられ、結晶性シリコン膜を活性層とする薄膜トランジスタよりなる、半導体装置。
【請求項２８】
同一導電型のトランジスタが、閾値電圧の異なる複数種のトランジスタを含み、異なる導電型のトランジスタが、同一のドーパントがチャネル領域に略等しい濃度で導入されたトランジスタを含む、ことを特徴とする請求項２６又は２７記載の半導体装置。
【請求項２９】
前記閾値の異なるトランジスタとして、チャネル領域に、Ｐ型又はＮ型の一方のドーパントを含むトランジスタと、チャネル領域にドーパントを含まないトランジスタとを含む、ことを特徴とする請求項２６又は２７記載の半導体装置。
【請求項３０】
前記閾値の異なるトランジスタとして、チャネル領域にＰ型又はＮ型の一方のドーパントを含むトランジスタと、チャネル領域にＰ型及びＮ型の双方のドーパントを含むトランジスタを含む、ことを特徴とする請求項２６又は２７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置に関し、特に、閾値電圧（ＶＴ）の異なる薄膜トランジスタ（ＴＦＴ：Thin film transistor）を用いて少なくともアナログ回路部とスイッチとを含んで構成される薄膜半導体装置及び差動増幅回路並びに表示装置に関する。
【背景技術】
【０００２】
携帯電話やモバイル機器等の携帯端末機器やノートパソコン等のモニタとして、ＣＲＴに比べて薄型、軽量を特徴とする液晶表示装置や有機ＥＬ表示装置などの画像表示装置が用いられている。これらの液晶表示装置や有機ＥＬ表示装置は、薄膜形成技術を用いてガラス基板等の絶縁性基板上にマトリクス状に配列された画素を有する表示部を形成し、外付けされたゲートドライバやデータドライバ等の駆動回路より表示に対応した信号を各画素に与えることにより、液晶の配向方向や有機ＥＬ素子の発光を制御して画像を表示していた。近年、薄膜形成技術の向上に伴い、表示部と同じ基板上に多結晶シリコンを用いてＴＦＴを形成することができるようになり、駆動回路の一部を多結晶シリコンを用いたＴＦＴ回路で形成することができるようになってきた。
【０００３】
携帯端末機器では、小型化、低消費電力化、高性能化を図ることが重要であり、それに伴って画像表示装置にも小型化、低消費電力化が求められている。画像表示装置の小型化を実現する方法として、表示部と駆動回路をガラス基板等に一体的に形成することで外付け部品点数が削減され、小型化を実現することができる。また、表示部と駆動回路が一体で形成されることで、外付け時の接続抵抗や外付け接続端子への配線の引き回し等による負荷容量が減り、低消費電力化も実現できる。また近年、画像表示装置は高精細で鮮明な表示が要求されており、各画素が独立に形成されたアクティブマトリクス型表示装置の需要も高まっている。アクティブマトリクス型表示装置は、各画素毎にスイッチング素子が設けられ、駆動回路から供給される画像に対応した信号とスイッチング素子を制御する信号によって、スイッチング素子がオン状態となるときに各画素に画像に対応した信号が与えられて表示が行われる。なお、アクティブマトリクス型表示部と駆動回路をガラス基板等に一体的に形成する場合には、各画素のスイッチング素子（ＴＦＴ）は、同一基板上に形成される駆動回路のＴＦＴとが同時に作り込まれることになる。
【０００４】
上記ＴＦＴはｎチャネル型、ｐチャネル型の２種類のＴＦＴを用いて構成されるが、一般に活性層となる多結晶シリコン膜はｎ型化する傾向にあるため、ｎチャンネル型ＴＦＴはややディプレッションとなり、相対的に駆動電力が増大し、オフ電流が増加してしまう。画像表示装置、特に、携帯端末機器に用いられる画像表示装置では、消費電力を低減するために少なくともスイッチＴＦＴにおいてはオフ電流は低いことが要求されるため、ＴＦＴの製造に際してｎチャネル型ＴＦＴのチャネル領域にドーピングを行い、ＶＴの制御が行われている。
【０００５】
このチャネルドープは、通常、複数のＴＦＴのチャネル領域に対して一括して行われるため、複数のＴＦＴに注入されるドーパントのドーズ量は略等しくなるが、一回のドーピングで各々のＴＦＴのドーズ量を変化させることもできる。例えば、特開平８−２６４７９８号公報には、ドーパントの注入量を制御するための制御膜（酸化珪素膜）の厚さを領域毎に変え、その上からドーピングを施すことにより、制御膜の薄い部分でドーズ量を多く、制御膜の厚い部分でドーズ量を少なくする方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２６４７９８号公報（第４−７頁、第５図）
【非特許文献】
【０００７】
【非特許文献１】原  央  編著、「ＭＯＳ集積回路の基礎」、超ＬＳＩ入門シリーズ５、第６４頁、近代科学社出版、１９９２年５月３０日発行
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に関連技術の分析を与える。
【０００９】
ＴＦＴを用いて形成される回路は様々であり、ロジック回路等のローレベルとハイレベルの２値レベルを用いたデジタル処理を行う回路もあれば、増幅回路等の連続量を扱うことのできるアナログ処理を行う回路もある。尚スイッチは、２つの端子間の導通、非導通を切り替える素子であり、２端子間の電流を遮断したり、容量との組み合わせで電荷を閉じ込めたり等が可能であり、使用目的に応じてロジック回路やアナログ回路に組み込まれて用いられる。
【００１０】
しかしながら、このような回路の種別に対してＴＦＴに求められる性能は異なる。例えば、ロジック回路やスイッチに用いられるＴＦＴでは、オン状態で十分な電流駆動能力があり、オフ状態では電流が流れないことが必要である。特に消費電力の低減が強く求められる場合にはオフリーク電流が十分小さいことが重要である。この場合、閾値電圧が高めに設定される。一方、アナログ回路で用いられるＴＦＴの場合は、アイドリング電流が流れている回路部のＴＦＴは常にオン状態であり、アナログ回路の動作はＴＦＴの制御電圧によってドレイン電流を小さい値から大きい値まで精度よく制御できることが重要である。
【００１１】
オフリーク電流が大きいと、回路停止状態でもリーク電流によって電力を消費してしまうため、特にバッテリーの寿命が重要な性能のひとつであるモバイル機器の駆動回路にとっては重大な問題であり、また、昨今の省エネルギー化の要請からも、モバイル機器以外においても、動作時の消費電力の低減や停止時の待機電力の低減のニーズが高まっている。このような要請から、従来は回路に用いるＴＦＴは全てオフリーク電流が十分小さく（例えば１ｐＡ以下）なるように閾値電圧ＶＴが高めに制御されていた。
【００１２】
しかしながら、従来のチャネルドープは、全てのｎチャネル型（又はｐチャネル型）ＴＦＴのチャネル領域に一括してドーピングを行うものであるため、例えば、ｎチャネル型ＴＦＴにチャネルドープを行う場合は、全てのｎチャネル型ＴＦＴのＶＴが同じように制御される。従って、オフリーク電流を小さく抑えるためにＴＦＴの閾値電圧を高く設定した場合には、電源電圧範囲におけるＴＦＴオン領域が狭くなり、ＴＦＴ電流駆動能力の上限が下がるため回路の動作速度の低下やアナログ回路のダイナミックレンジ（電源電圧範囲に対する出力電圧範囲）が狭くなるなどの別の問題も生じてしまう。
【００１３】
また、ｎチャネル型又はｐチャネル型の一方にドーピングを行う方法では、一方のチャネル型のＴＦＴのみゲート−ソース電圧に対するドレイン電流の変化量が変わってしまうために、ｎチャネル型ＴＦＴのＶＴとｐチャネル型ＴＦＴのＶＴの対称性が崩れてしまい、例えばＣＭＯＳ回路を形成する場合には、その動作速度が特性の劣っているＴＦＴにより決まってしまい、良好な回路特性が得られなくなってしまうという問題が生じる。
【００１４】
上記ＶＴの対称性の崩れを抑制するために、ｎチャネル型又はｐチャネル型の双方に別々にチャネルドープを行う方法もあるが、この方法でも同一のチャネル型ＴＦＴに関しては同一のＶＴを有するために、ＶＴを高くするとアナログ回路の動作速度やダイナミックレンジが劣化し、一方ＶＴを低くするとロジックやスイッチ回路のオフ電流が大きくなるという問題を解決することはできず、また、ドーピングの精度等の製造上の誤差により厳密にはＶＴの対称性を維持することができず、ＶＴのバランスのよい薄膜半導体装置を製造することができない。更にチャネルドープを複数回に分けて行うために工程が複雑化してしまうという問題もある。また、このチャネルドープを、特開平８−２６４７９８号公報記載の方法を用いて行ったとしても、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々について少なくとも１回づつチャネルドープを行わなければならなず、工程が複雑になるという問題を解決することはできない。
【００１５】
このような問題は液晶表示装置や有機ＥＬ表示装置等の画像表示装置に用いられる回路に限らず、多結晶シリコン膜を活性層とするｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを備える回路全般について当てはまる問題である。
【００１６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、工程を複雑にすることなく、各々の回路に適したＶＴを有するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを形成し、消費電力を増加させることなくアナログ回路の性能を向上させることのできる薄膜半導体装置を提供することにある。また、本発明は、消費電流の増大を抑止しながらダイナミックレンジ等の特性を向上させる差動増幅回路と表示装置を提供することも目的の１つである。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明によれば、入力対に与えられた信号電圧を差動で受ける差動対と、前記差動対の出力対と第１の電源間に接続される負荷素子対と、前記差動対と第２の電源間に接続され、前記差動対に定電流を供給する電流源と、を有する差動段を備え、前記差動対、及び／又は、前記負荷素子対は、相対的に低閾値のトランジスタよりなり、前記差動段の電流パスに挿入され、前記電流パスの導通・遮断を制御するスイッチ機能として、前記低閾値のトランジスタよりも高い閾値を有し、制御端子に入力される制御信号によってオン・オフ制御される少なくとも１つのトランジスタを備えた差動増幅回路が提供される。
【００１８】
本発明の他のアスペクトに係る薄膜半導体装置は、絶縁基板上に、少なくとも、多結晶シリコン膜を活性層とするｎチャネル型の薄膜トランジスタ（ＴＦＴ）及びｐチャネル型のＴＦＴを備える薄膜半導体装置において、同一チャネル型の中に、閾値電圧の異なる複数種のＴＦＴを含み、異なるチャネル型の中に、同一のドーパントがチャネル領域に略等しい濃度で導入されたＴＦＴを含むものである。
【００１９】
本発明においては、前記閾値電圧の異なる複数種のＴＦＴは、チャネル領域にＰ型又はＮ型の一方のドーパントを含むＴＦＴと、チャネル領域にドーパントを含まないＴＦＴと、又は、チャネル領域にＰ型又はＮ型の一方のドーパントを含むＴＦＴと、チャネル領域にＰ型及びＮ型の双方のドーパントを含むＴＦＴとにより構成されるものとすることができる。
【００２０】
また、本発明においては、薄膜半導体装置を構成する回路は、回路動作時にアイドリング電流を必要とするアナログ回路と、スイッチと、を少なくとも備え、前記アナログ回路は、前記閾値電圧の異なる複数種のＴＦＴのうちの閾値電圧の低いＴＦＴを前記アイドリング電流の電流パス上に含んで構成され、前記スイッチは、前記閾値電圧の異なる複数種のＴＦＴのうちの閾値電圧の高いＴＦＴで構成されることが好ましい。
【００２１】
また、本発明においては、前記アナログ回路は、前記アイドリング電流の電流パス上に前記スイッチを含み、該スイッチにより前記アイドリング電流が遮断される構成とすることもでき、前記アナログ回路は、前記スイッチによる前記アイドリング電流の導通、遮断により該回路の動作、停止が制御されることが好ましい。
【００２２】
また、本発明においては、前記アナログ回路部は、入力端子、出力端子及び電源端子の各端子間の前記アイドリング電流の電流パス経路に前記閾値電圧の低いＴＦＴを含む場合には、該電流パス経路上に前記スイッチを含む構成とすることが好ましい。
【００２３】
また、本発明においては、前記アナログ回路は、少なくとも差動対に前記閾値電圧の低いＴＦＴを含み、該差動対の電流パス経路上に前記スイッチを含む差動増幅回路とすることもできる。
【００２４】
また、本発明の表示装置は、絶縁性基板上に、表示部と該表示部を駆動するための回路部とが一体で形成され、前記回路部に、上記アナログ回路とスイッチとを含むものである。
【００２５】
また、本発明の画像表示装置は、絶縁基板上の多結晶シリコン膜上に形成されたＴＦＴを使用して構成されるアナログ回路部、ロジック回路部、スイッチからなる回路部と表示部とを備え、前記アナログ回路部は前記ロジック回路部に使用されるＴＦＴの閾値電圧よりも低い閾値電圧を有するＴＦＴを含んで構成されているものである。
【００２６】
本発明においては、前記アナログ回路部は前記スイッチを介して電源が供給され、前記スイッチは前記ロジック回路部に使用されるＴＦＴと同じ閾値電圧のＴＦＴからなる構成、又は、前記表示部の画素スイッチは前記ロジック回路部に使用されるＴＦＴと同じ閾値電圧のＴＦＴからなる構成とすることもできる。
【００２７】
本発明において、絶縁性基板上に、少なくとも、多結晶シリコン膜を用いてｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを形成する薄膜半導体装置の製造方法において、前記ｎチャネル型ＴＦＴの一部及び前記ｐチャネル型ＴＦＴの一部のチャネル領域に、同時にＰ型又はＮ型のドーパントを導入する工程を含むものである。
【００２８】
また、本発明において、絶縁性基板上に、少なくとも多結晶シリコン膜を用いてｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを形成する薄膜半導体装置の製造方法において、
全面にＰ型又はＮ型の一方のドーパントを導入する工程と、
前記ｎチャネル型ＴＦＴの一部及び前記ｐチャネル型ＴＦＴの一部のチャネル領域に、同時に前記Ｎ型又は前記Ｐ型の他方のドーパントを導入する工程とを含むものである。
【００２９】
このように、本発明は上記構成により、製造工程を複雑にすることなく、ガラス等の絶縁基板上に形成した多結晶シリコン膜に、ロジック回路やスイッチに関してはオフ電流が小さくなるようにＶＴが高く制御されたＴＦＴを、アナログ回路に関しては動作速度を速くダイナミックレンジが大きくなるようにＶＴが低く制御されたＴＦＴを形成することができ、また、チャネルドープを行うＴＦＴに関してはｎチャネル型及びｐチャネル型共に同一のドーパントが略等しい濃度で導入されるために、ＶＴの対称性を維持することができ、各々の回路に適した特性のＴＦＴを作り込むことができる。
【００３０】
本発明によれば、絶縁性基板上に、少なくとも、結晶性シリコン膜を活性層とするｎチャネル型の薄膜トランジスタ（ＴＦＴ）及びｐチャネル型のＴＦＴを備える薄膜半導体装置において、ｎチャネル型及びｐチャネル型のうち少なくとも１方のチャネル型のＴＦＴが、閾値電圧の異なる複数種のＴＦＴを含み、異なるチャネル型の中に同一のドーパントがチャネル領域に略等しい濃度で導入されたＴＦＴを含む構成としてもよい。
【００３１】
本発明においては、前記ＴＦＴのチャネル領域にドーパントを含むものと含まないものとの２種類のＴＦＴを含む構成としてもよい。
【００３２】
本発明においては、絶縁性基板上に、結晶性シリコン膜を活性層とするｎチャネル型及びｐチャネル型の薄膜トランジスタを有し、ｎチャネル型及びチャネル型のうち少なくとも一方のチャネル型の複数の薄膜トランジスタは，閾値電圧が互いに異なる複数種に分けられる、薄膜半導体装置において、電源電流の経路の１部を構成し、直列形態に接続されている、少なくとも１つの相対的に閾値電圧の低いＴＦＴと、少なくとも１つの相対的に閾値電圧の高いＴＦＴを有し、前記閾値電圧の高いＴＦＴは、該ＴＦＴの制御端子に加える制御信号により、オン・オフ制御される構成としてもよい。
【発明の効果】
【００３３】
本発明によれば下記記載の効果を奏する。
【００３４】
本発明の第１の効果は、工程数を増加させることなく、ｎチャネル型、ｐチャネル型の各々について、異なるＶＴを有するＴＦＴを形成することができる、ということである。
【００３５】
その理由は、本発明によれば、チャネルドープを行う際に、ｎチャネル型ＴＦＴ又はｐチャネル型ＴＦＴのいずれか一方の領域にドーピングを行うのではなく、ｎチャネル型ＴＦＴの全部又は一部とｐチャネル型ＴＦＴの全部又は一部に一括してドーピングを行うため、ｎとｐを同時にドーピングできると共に、同一チャネル型においてもドーピング有／無でＶＴを変化させることができるからである。
【００３６】
また、本発明の第２の効果は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのＶＴの対称性の崩れを防止することができ、回路設計の最適化が可能となるということである。
【００３７】
その理由は、本発明においては、ｎチャネル型ＴＦＴのドーピングとｐチャネル型ＴＦＴのドーピングとを別々に行うのではなく、同一の工程で同一のドーパントを等しい濃度で導入するため、ＶＴの対称性を維持することができるからである。
【００３８】
また、本発明の第３の効果は、良好なオフ特性のロジックやスイッチと、良好な動作速度及びダイナミックレンジのアナログ回路とを備える回路を容易に形成することができるということである。
【００３９】
その理由は、本発明においては、ロジックやスイッチなどオフ特性を必要とするＴＦＴとオフ特性を必要としないアナログ回路用のＴＦＴを適宜選択してチャネルドープする領域を設定し、回路に求められる特性に応じてＮ型又はＰ型のドーパントを導入しＶＴを制御しているからである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る薄膜半導体装置の構成を示す断面図である。
【図２】本発明の一実施形態に係る薄膜半導体装置の製造方法（Ｂドーピング）を示す工程断面図である。
【図３】本発明の一実施形態に係る薄膜半導体装置の製造方法（Ｂドーピング）を示す工程断面図である。
【図４】本発明の一実施形態に係る薄膜半導体装置の他の製造方法（Ｐドーピング）を示す工程断面図である。
【図５】本発明の一実施形態に係る薄膜半導体装置の他の製造方法（Ｂ全面ドーピング及びＰ打ち返し）を示す工程断面図である。
【図６】本発明の一実施形態に係る薄膜半導体装置の他の製造方法（Ｐ全面ドーピング及びＢ打ち返し）を示す工程断面図である。
【図７】本発明の一実施形態に係るアナログ回路の構成を示す回路図である。
【図８】本発明の第１の実施例に係る差動増幅回路の構成を示す回路図である。
【図９】本発明の第２の実施例に係る差動増幅回路の他の構成を示す回路図である。
【図１０】本発明の第３の実施例に係る差動増幅回路の他の構成を示す回路図である。
【図１１】本発明の第４の実施例に係る駆動回路の構成を示す回路図である。
【図１２】本発明の第５の実施例に係る液晶表示装置の駆動回路の構成を示す図である。
【図１３】本発明の第５の実施例に係る有機ＥＬ表示装置の駆動回路の構成を示す図である。
【図１４】本発明の第５の実施例に係るデータドライバの具体的構成を示す図である。
【図１５】本発明の第５の実施例に係るメモリの具体的構成を示す図である。
【図１６】本発明の効果を説明するための回路図である。
【図１７】本発明の第６の実施例に係る差動増幅回路の回路構成を示す図である。
【図１８】本発明の第７の実施例に係るソースフォロワ増幅回路の回路構成を示す図である。
【図１９】本発明の第８の実施例に係る差動回路の回路構成を示す図である。
【図２０】本発明の第９の実施例に係る差動回路の回路構成を示す図である。
【発明を実施するための形態】
【００４１】
本発明に係る薄膜半導体装置及びその製造方法を実施するための形態の一つについて、図面を参照して以下に説明する。以下の形態の説明において、アナログ回路は、連続量を扱う回路であって、動作安定時に動作点においてアイドリング電流を必要とする回路を意味する。ロジック回路は、ハイレベル又はローレベルの２値電圧を扱う回路を意味する。スイッチは２点間の導通、非導通を切り替える素子を意味するものとする。
【００４２】
関連技術において説明したように、多結晶シリコン膜からなるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが形成される薄膜半導体装置では、ＴＦＴのオフ電流を低減するためにｎチャネル型ＴＦＴ（又はｐチャネル型ＴＦＴ）にチャネルドープを行っていたが、この方法では、同一チャネル型のＴＦＴに関しては同一のＶＴを有することになる。そして、ＴＦＴのオフリーク電流を十分小さく抑えて低消費電力化を実現するためにＶＴを高めに設定すると、アナログ回路の動作速度やダイナミックレンジが劣化するという問題やＶＴの対称性の崩れにより良好な回路特性が得られないという問題が生じていた。
【００４３】
一方、シリコン基板上に形成した回路（シリコン回路と記す。）の場合には、例えばメモリ回路のセンスアンプは高速応答やリーク電流抑制のため２種類のＶＴを用いる例があり、各々の回路に応じてウェル電位を調整してＶＴを制御する方法等が用いられている。しかしながら、シリコン回路ではバックゲートが存在するため、ウェル電位制御などの方法を利用することができるが、絶縁基板上に設けられたＴＦＴではこのような方法を用いることができず、シリコン回路の技術を応用することはできない。
【００４４】
絶縁基板上に形成した薄膜半導体装置において、ロジック回路およびスイッチとアナログ回路とで別々にＶＴを制御するために、同一のチャネル型ＴＦＴについても個別にチャネルドープを行えばＶＴを個別に制御することはできるが、この方法ではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々について少なくとも１回づつチャネルドープを行わなければならず、薄膜半導体装置の製造工程が複雑になってしまい、特に、携帯端末機器等の低価格化が求められている装置では工程の増加による価格上昇は重大な問題となる。
【００４５】
また、特開平８−２６４７９８号公報に記載された方法により、同一チャネル内で異なるＶＴを持たせることはできるが、上記公報はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの双方に同時にドーピングを行うことを目的とするものではなく、アクティブマトリクス表示装置のゲイト線の配線抵抗による電圧降下を考慮して、ゲイト線駆動回路から遠いＴＦＴほどＶＴを小さくするための方法を提供するものであるため、個別にチャネルドープを行う方法と同様に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々について少なくとも１回づつチャネルドープを行わなければならない。
【００４６】
また、これらの方法では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで別々にチャネルドープを行うため、各々のチャネル型のＶＴの対称性が崩れてしまい、ＣＭＯＳ回路等を構成する場合に所望の回路特性が得られないという問題を解決することができない。
【００４７】
また、本願発明者は、各々の回路のＶＴを制御するにあたり、アナログ回路の動作においてはＴＦＴのオフ電流特性を特に必要としないことに着目した。すなわち、アナログスイッチのような電流を遮断しなければならないアナログ回路を除けば、アナログ回路は一般に動作時にアイドリング電流が流れているためＴＦＴはオン状態であり、オフ状態のリーク電流の大きさはアナログ回路の動作の性能や消費電力とは無関係である。一方、ＴＦＴのＶＴが低いほどアナログ回路の動作速度は向上し、ダイナミックレンジも広くなる。従ってアナログ回路はその動作において、ＴＦＴのオフ電流が多少大きくても問題はなく、ＶＴが低いほど高性能となる。
【００４８】
このアナログ回路の特質を考慮して、ドーピング工程を複雑にすることなく、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々について回路に適したＶＴに制御するために、同一のドーパントをｎチャネル型ＴＦＴの一部とｐチャネル型ＴＦＴの一部に同時に導入する方法を案出した。なお、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々に異なるドーパントを導入する方法は従来より行われているが、異なるチャネル型のＴＦＴに同一のドーパントを導入してＶＴを制御する方法は本願発明者が案出した新規な手法である。
【００４９】
以下、図１乃至図６を参照して、本発明の実施形態の薄膜半導体装置の構造及びその製造方法について説明する。図１乃至図６では、絶縁性基板上にＶＴが各々異なるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ（計４つのＴＦＴ）を形成する場合について示すが、本発明は図の構成に限定されるものではなく、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが混在し、少なくとも一方のチャネル型を複数備える構成に適用することができる。
【００５０】
図１に示すように、本発明の一実施形態に係る薄膜半導体装置は、ガラス、プラスティック等の絶縁性基板１上にアンダーコート層２を介して形成された多結晶シリコン膜３に、Ｂ（硼素）が略等しい濃度で導入されたチャネル領域を有するＶＴの低いｐチャネル型ＴＦＴ（以下、低ＶＴ−ｐ型ＴＦＴ（1））及びＶＴの高いｎチャネル型ＴＦＴ（以下、高ＶＴ−ｎ型ＴＦＴ（4））と、ドーピングされていないＶＴの高いｐチャネル型ＴＦＴ（以下、高ＶＴ−ｐ型ＴＦＴ（2））及びＶＴの低いｎチャネル型ＴＦＴ（以下、低ＶＴ−ｎ型ＴＦＴ（3））が形成されている。すなわち、異なるチャネル型のみならず、同一チャネル型においてもＶＴの異なるＴＦＴが形成されていることを特徴としている。上記において、高ＶＴ又は低ＶＴとは電位の絶対値としての大小関係を示すものである。このような構成の薄膜半導体装置の製造方法について、図２及び図３の工程断面図を参照して説明する。
【００５１】
まず、図２（ａ）に示すように、ガラス、プラスティック等の絶縁性基板１上に、アンダーコート層２となるシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）等をＬＰＣＶＤ（減圧ＣＶＤ）法、ＰＣＶＤ（プラズマＣＶＤ）法、スパッタ法等を用いて３００ｎｍ程度の膜厚で形成する。このアンダーコート層２は、絶縁性基板１から活性層に不純物が拡散するのを防止するために設けるものであり、不純物の影響が問題とならない場合には必ずしも設ける必要はない。その後、活性層となるアモルファスシリコン（以下、ａ−Ｓｉと略す）膜３ａをＬＰＣＶＤ法、ＰＣＶＤ法、スパッタ法等を用いて２０ｎｍ〜１００ｎｍ程度の膜厚で形成する。ＰＣＶＤ法を用いた場合は成膜後に脱水素処理を行う。
【００５２】
次に、図２（ｂ）に示すように、ａ−Ｓｉ膜３ａ上に、フォトリソグラフィ工程を用いてドーピングを行う領域に開口を設けたレジストパターン１０ａを形成し、イオン注入法もしくはイオンドーピング法を用いてチャネルドープを行う。ここで、従来の薄膜半導体装置の製造方法では、同一チャネル型ＴＦＴの全部（例えば、図２（ａ）の右側の２つのｎチャネル型ＴＦＴ）にドーピングを行っていたが、本発明では、１回のドーピングで、ｎチャネル型及びｐチャネル型の双方のＶＴを制御するためにｎチャネル型ＴＦＴの少なくとも一部（図では右側のｎチャネル型ＴＦＴ）及びｐチャネル型ＴＦＴの少なくとも一部（図では左側のｐチャネル型ＴＦＴ）のみに選択的にＢ（硼素）をドーピングする。このイオン注入法もしくはイオンドーピング法で導入する不純濃度は設定しようとするＶＴによって変わるが、通常２Ｅ＋１１〜５Ｅ＋１２／ｃｍ２の範囲が好適である。
【００５３】
なお、ここでは、上記４種類のＴＦＴを同時に形成する場合について記載するため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各々についてＢをドーピングするＴＦＴとドーピングしないＴＦＴとを設けているが、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの一方のみＶＴの異なるＴＦＴを形成する場合には、そのチャネル型のみ部分的にＢをドーピングすればよい。また、本形態では、ＶＴの異なるＴＦＴをＶＴの高いＴＦＴとＶＴの低いＴＦＴの２種類のＴＦＴに分類しているが、ＶＴを３種以上に分類することもできる。その場合には、ドーパントの種類やドーズ量の異なるドーピング工程を追加すればよい。
【００５４】
その後、図２（ｃ）に示すように、ｎチャネル型ＴＦＴの一部及びｐチャネル型ＴＦＴの一部にドーピングを行ったａ−Ｓｉ膜３ａをエキシマレーザ光を用いてアニール（ＥＬＡ）して結晶化し、ノンドープ領域８とＢドープ領域９とを有する多結晶シリコン膜３を形成する。
【００５５】
次に、図２（ｄ）に示すように、多結晶シリコン膜３をフォトリソグラフィ工程を用いてアイランドパターンにエッチングした後、図２（ｅ）に示すように、ＬＰＣＶＤ法、ＰＣＶＤ法、スパッタ法等を用いてゲート絶縁膜４としてシリコン酸化膜を形成する。このゲート絶縁膜４の膜厚は電源電圧、ＶＴなどＴＦＴの特性、仕様によって異なるが、通常３０ｎｍ〜２００ｎｍ程度の範囲が好適である。その後、ＰＣＶＤ法、スパッタ法等を用いて、メタル、シリコン、シリサイド等の導電材を堆積し、導電材をフォトリソグラフィ工程を用いてパターニングしてゲート電極５を形成する。
【００５６】
次に、図３（ａ）に示すように、レジストパターン１０ｂを用いてｐチャネル型ＴＦＴ形成領域を覆い、ゲート電極５をマスクとしてｎチャネル型ＴＦＴにＰ（燐）をドーピングし、続いて、レジストパターン１０ｃを用いてｎチャネル型ＴＦＴ形成領域を覆い、同様にゲート電極５をマスクとしてｐチャネル型ＴＦＴにＢをドーピングし、ソース／ドレイン領域を形成する。なお、ｎチャネル型ＴＦＴのドーピングとｐチャネル型ＴＦＴのドーピングの順番は任意であり、逆であっても良い。
【００５７】
ここで、ドレイン近傍の高電界領域におけるデバイスの信頼性低下を防止するためにＬＤＤ（Lightly Doped Drain）構造を形成する場合は、レジストパターンを用いてゲートにオフセットをつけて不純物を注入した後、ゲート電極５をマスクとして低濃度にＰを注入し、その後、活性化を行う。活性化の方法としてはオーソドックスな熱活性化、レーザを用いたレーザ活性化に加えてランプや高温Ｎ２を用いたＲＴＡ（Rapid Thermal Anneal）等があり、ゲートメタルなどの構造に最も適した活性化工程を選択する。
【００５８】
その後、水素プラズマ処理を行った後、図３（ｃ）に示すように、層間絶縁膜６としてシリコン酸化膜、シリコン窒化膜等を堆積し、ゲート及びソース／ドレイン上にコンタクトホールを形成し、電極７としてメタルを形成して電極配線を行う。このメタルとしては通常Ａｌが用いられる。その後、図示しないが、シリコン窒化膜等のパッシベーションを成膜してパッドコンタクトホールを形成して薄膜半導体装置を形成する。
【００５９】
このように、本発明では、ｎチャネル型の一部にＢをドーピングする際に、同時に一部のｐチャネル型ＴＦＴ形成領域にもＢをドーピングすることにより、工程を増加させることなく同一チャネル型内でＶＴの異なる２種類のＴＦＴを作成することができる。また、低ＶＴ−ｎ型ＴＦＴと高ＶＴ−ｐ型ＴＦＴのチャネル領域には同一のドーパント（Ｂ）が略等しい濃度で導入されるため、ＶＴの対称性を確保することができる。
【００６０】
上記説明では、基本的にＢによりｎチャネル型ＴＦＴのＶＴを制御する手法をｐチャネル型ＴＦＴで利用することにより、ｎ、ｐのＶＴを制御する方法について述べたが、他の方法でｎ、ｐのＶＴを制御する方法においても同様の考え方で同一チャネル型で２種類のＶＴを有するＴＦＴを作成することができる。例えば、図４に示すように、図２（ｂ）の工程でＢをドーピングする代わりに、中央のＴＦＴ（高ＶＴ−ｐ型ＴＦＴ及び低ＶＴ−ｎ型ＴＦＴ）が露出するようにレジストパターン１０ａを形成し、Ｐをドープする方法によっても、Ｐをドープしたｐチャネル型ＴＦＴのＶＴを高く、ｎチャネル型ＴＦＴのＶＴを低くし、ｎ、ｐ共に２種類のＶＴを有するＴＦＴを作成することができる。
【００６１】
また、これらの方法よりもドーピング工程が一工程分増加するが、反対導電型のドーパントを打ち返す方法によってもｎ、ｐ共に２種類のＶＴを有するＴＦＴを作成することができる。例えば、図５に示すように、図２（ｂ）の工程で両端の２つのＴＦＴにＢをドーピングする代わりに、全面（ｎ、ｐ共に）Ｂをドープした後（図５（ａ））、中央のＴＦＴ（高ＶＴ−ｐ型ＴＦＴ（2）及び低ＶＴ−ｎ型ＴＦＴ（3））が露出するようにレジストパターン１０ａを形成し、Ｐをドーピングする（図５（ｂ））方法を用いることもできる。この場合、低ＶＴ−ｎ型ＴＦＴ（3）ではｎ型不純物濃度が実質的に低下し、高ＶＴ−ｐ型ＴＦＴ（2）ではｐ型不純物濃度が増加し、ｎ型、ｐ型共に２種類のＶＴのＴＦＴを作成することができる。また、図６に示すように、全面（ｎ、ｐ共に）Ｐをドープした後（図６（ａ））、両端のＴＦＴ（低ＶＴ−ｐ型ＴＦＴ及び高ＶＴ−ｎ型ＴＦＴ）が露出するようにレジストパターン１０ａを形成し、Ｂをドーピングする（図６（ｂ））方法を用いることもできる。この場合、高ＶＴ−ｎ型ＴＦＴ（4）ではｎ型不純物濃度が増加し、低ＶＴ−ｐ型ＴＦＴ（1）ではｐ型不純物濃度が実質的に低下し、同様にｎ型、ｐ型共に２種類のＶＴのＴＦＴを作成することができる。
【００６２】
このようにｎチャネル型ＴＦＴのＶＴ制御するためのＢをｐチャネル型ＴＦＴに利用する構成、ｐチャネル型ＴＦＴのＶＴ制御するためのＰをｎチャネル型ＴＦＴに利用する構成、又は、一部のｎチャネル型ＴＦＴ又はｐチャネル型ＴＦＴにＢ又はＰをドーピングしない構成を組み合わせることにより、同一のチャネル型について複数種類の異なるＶＴを有するＴＦＴを作成することができる。そして、オフ電流特性が必要なスイッチ、ロジック系回路と低ＶＴが必要でオフ特性を必要としないアナログ系回路とを異なるＶＴを持つＴＦＴで構成することにより、双方の回路特性を向上させることができる。
【００６３】
上記方法を用いて形成したＴＦＴを含むアナログ回路の具体例について説明する。低ＶＴ−ＴＦＴでアナログ回路を構成することにより動作速度を向上させ、ダイナミックレンジを広くすることができるが、アナログ回路を低ＶＴのＴＦＴのみで構成するとアナログ回路停止時にはリーク電流によって電力を消費してしまうという問題が生じる。そこで回路停止時に低ＶＴのＴＦＴによるリーク電流を遮断する高ＶＴのＴＦＴで構成したスイッチを設け、回路停止時に高ＶＴのＴＦＴスイッチをオフとし、アナログ回路停止時のリーク電流による電力消費を抑えることにより、上記問題の解決を図っている。
【００６４】
具体的には、本発明の一実施形態の回路は、図７に示すように、入力端子１１、出力端子１２、高電位側電源端子１３、低電位側電源端子１４と低ＶＴ−ＴＦＴを含むアナログ回路２０、高ＶＴ−ＴＦＴで構成したスイッチ２１、２２とからなり、アナログ回路２０は入力端子１１に入力された入力電圧Ｖｉｎに応じて出力電圧Ｖｏｕｔを出力端子１２より出力する。スイッチ２１、２２はそれぞれ高電位側電源端子１３、低電位側電源端子１４とアナログ回路２０との間に設けられ、制御信号Ｓ１とその反転信号Ｓ１Ｂにより制御され、制御信号Ｓ１がハイレベル、Ｓ１Ｂがローレベルのときアナログ回路２０を活性（動作可能）とし、制御信号Ｓ１がローレベル、Ｓ１Ｂがハイレベルのときアナログ回路２０を非活性（停止）とする。
【００６５】
上記構成において、高ＶＴ−ＴＦＴで構成したスイッチ２１、２２により、入力端子１１、出力端子１２、高電位側電源端子１３、低電位側電源端子１４の各端子間の電流パス経路上に低ＶＴ−ＴＦＴを含んでいるときに、その電流パスを遮断して回路を停止させるとともに、停止時のリーク電流による電力消費を抑えることができる。また、回路停止時にリーク電流による入力端子１１や出力端子１２への電位変動などの影響も抑えることができる。
【００６６】
例えば、入力端子１１と低電位側電源端子１４との間に低ＶＴ−ＴＦＴを含んだ電流パス経路が存在してもスイッチ２２により電流パスを遮断することができ、高電位側電源端子１３と出力端子１２との間に低ＶＴ−ＴＦＴを含んだ電流パス経路が存在してもスイッチ２１により電流パスを遮断することができる。また、高電位側電源端子１３から低電位側電源端子１４との間に電流パス経路が存在してもスイッチ２１またはスイッチ２２のいずれか一方で電流パスを遮断することができる。
【００６７】
このように、本発明の方法を用いて低ＶＴ−ＴＦＴを含むアナログ回路２０と高ＶＴ−ＴＦＴで構成したスイッチ２１、２２を形成することにより、アナログ回路の高性能化（動作速度の向上、ダイナミックレンジの拡大）が実現することができると共に、リーク電流による電力の消費を防止することができる。このリーク電流の防止構造によって、本発明の構造を低消費電力化が求められるモバイル機器の駆動回路に適用する場合であっても、アナログ回路に用いる低ＶＴ−ＴＦＴのオフ時のリーク電流の制限を緩和することができる。具体的には、高ＶＴ−ＴＦＴのオフ時のリーク電流は通常閾値電圧における電流（約１０−７Ａ）の１万分の１（約１０−１１Ａ）以下が求められるのに対し、低ＶＴ−ＴＦＴのオフ時のリーク電流は閾値電圧における電流（約１０−７Ａ）以下であればよく設計の自由度を大きくすることができる。なお、上記に示した電流値はおよその目安である。
【００６８】
このアナログ回路２０の構成は、増幅回路、電源回路、比較器、駆動回路等、様々な回路のアナログ回路部に適用することができる。また、低ＶＴ−ＴＦＴはエンハンスメント型であることが望ましいが、わずかにディプレッション型となる場合があっても構わない。
【実施例】
【００６９】
上記した形態に係る回路の具体適構成について以下に説明する。なお、以下の回路構成では、説明を簡単にするためにＶＴの高いＴＦＴとＶＴの低いＴＦＴの２種類のＴＦＴを備える構成としているが、更にこの２種類のＴＦＴとＶＴの異なる第３のＴＦＴを備える構成としても良い。一般に、低ＶＴの方が高ＶＴのＴＦＴよりもオフリーク電流が大きくなる。
【００７０】
［実施例１］
まず、本発明の第１の実施例に係る２種類のＶＴのＴＦＴを備えるアナログ回路について、図８を参照して説明する。図８は、本発明の構造を差動増幅回路に適用した例を示す回路図である。以下の説明にあたって、ＴＦＴは高ＶＴ、低ＶＴとも絶縁ゲート型トランジスタとする。
【００７１】
図８に示すように、本実施例の回路は、差動段と増幅段からなる最も簡単な差動増幅回路であり、低ＶＴ−ＴＦＴを差動段（図８の２３）に適用し、差動対１０１、１０２を低ＶＴ−ＴＦＴで形成し、差動対１０１、１０２の電流パスを遮断するスイッチ５０１を高ＶＴ−ＴＦＴで形成した差動増幅回路である。差動対１０１、１０２以外は全てスイッチ５０１と同様の高ＶＴ−ＴＦＴで形成されている。差動段、増幅段ともにそれぞれアイドリング電流が流れるアナログ回路部であるが、本実施例では差動対１０１、１０２だけを低ＶＴ−ＴＦＴで形成した実施例について説明する。以下、図８について詳細に説明すると、差動段がｎチャネルトランジスタからなる差動対１０１、１０２と、差動対を駆動し、差動対と低電位側電源端子１４との間にトランジスタスイッチ５０１を介して接続された電流源１０５と、差動対の負荷回路をなし、差動対と高電位側電源端子１３との間に接続されたｐチャネルトランジスタからなるカレントミラー回路１０３、１０４とで構成されている。
【００７２】
カレントミラー回路の入力端（トランジスタ１０４のドレインとゲートとの接続点）が差動対のトランジスタ１０２のドレインと接続され、出力端が差動対のトランジスタ１０１のドレインと接続され、トランジスタ１０１のドレインが差動段の出力をなしている。増幅段は、ゲートに差動段の出力が入力され、ソースが高電位側電源端子１３と接続され、ドレインが出力端子１２と接続されたｐチャネルトランジスタ１０６と、出力端子１２と低電位側電源端子１４との間に直列形態で接続された電流源１０７及びトランジスタスイッチ５０２と、ｐチャネルトランジスタ１０６のゲートと高電位側電源端子１３との間に接続されたトランジスタスイッチ５０３とで構成されている。トランジスタスイッチ５０１、５０２、５０３には制御信号Ｓ１がそれぞれ入力される。なお、本実施例では、２つの差動入力端子は絶縁ゲート型トランジスタのゲート端子であるため、差動入力端子と電源端子や出力端子との間に電流パスは生じない構成となっている。
【００７３】
この差動増幅回路は、動作時には制御信号Ｓ１をハイレベルとして、スイッチ５０１、５０２をオン、スイッチ５０３をオフとする。これにより２つの差動入力電圧Ｖｉｎ（＋）、Ｖｉｎ（−）の電圧差に応じて差動段の出力が変化し、ｐチャネルトランジスタ１０６のゲートの変化によってｐチャネルトランジスタ１０６のドレイン電流が制御され、電流源１０７の電流とのバランスによって出力電圧Ｖｏｕｔが決定される。一例としては、差動対の反転入力端子（トランジスタ１０２のゲート）を出力端子１２と接続すると、非反転入力端子（トランジスタ１０１のゲート）の入力電圧と等しい電圧を出力するボルテージフォロワ回路が形成できる。なお、動作時において、差動段では差動対１０１、１０２およびカレントミラー回路１０３、１０４に電流源１０５で制御されたアイドリング電流が流れる。一方増幅段では、ｐチャネルトランジスタ１０６に流れるアイドリング電流は出力端子１２に接続される回路によって異なり、出力端子１２から外部回路へ一定の放電電流がある場合には、ｐチャネルトランジスタ１０６に流れるアイドリング電流は放電電流と電流源１０７で制御された電流との合計電流が流れる。また出力端子１２に容量性負荷が接続された場合は、容量の充放電が完了した安定動作状態において、ｐチャネルトランジスタ１０６には電流源１０７で制御されたアイドリング電流がそのまま流れる。
【００７４】
一方、停止時には制御信号Ｓ１をローレベルとして、スイッチ５０１、５０２をオフ、スイッチ５０３をオンとする。差動段はスイッチ５０１がオフとなるため低電位側電源端子１４に流れ込む電流が遮断され、差動段の出力は高位電源電圧ＶＤＤ側へ変化する。増幅段は、スイッチ５０３がオンとなるためｐチャネルトランジスタ１０６のゲートが高位電源電圧ＶＤＤに引上げられ、ｐチャネルトランジスタ１０６はオフとなる。また、スイッチ５０２がオフとなるため、出力端子１２と低電位側電源端子１４との間の電流パスも遮断される。このように制御信号Ｓ１により差動増幅回路の動作、停止が制御される。
【００７５】
この差動増幅回路のダイナミックレンジ（電源電圧範囲に対する出力電圧範囲）は、上限が高位電源電圧ＶＤＤで、下限が低位電源電圧ＶＳＳからｎチャネルトランジスタ１０１、１０２の閾値電圧だけ狭い範囲である。このため、図８の構成では、差動対１０１、１０２を低ＶＴ−ＴＦＴで形成することにより、差動段２３の動作レンジが広がり、差動増幅回路のダイナミックレンジを拡大することができる。なお、この差動増幅回路は、動作停止時に、低ＶＴ−ＴＦＴで構成された差動対１０１、１０２の電流パスが高ＶＴ−ＴＦＴで形成したスイッチ５０１で遮断されるためリーク電流によって消費電力が増加することはない。
【００７６】
［実施例２］
次に、本発明の第２の実施例に係る２種類のＶＴのＴＦＴを備えるアナログ回路について、図９を参照して説明する。図９は低ＶＴ−ＴＦＴを差動段（図９の２３）に適用し、差動対１０１、１０２およびカレントミラー回路１０３、１０４を低ＶＴ−ＴＦＴで形成し、差動対およびカレントミラー回路の電流パスを遮断するスイッチ５０１を高ＶＴ−ＴＦＴで形成した差動増幅回路である。差動対１０１、１０２およびカレントミラー回路１０３、１０４以外は全てスイッチ５０１と同様の高ＶＴ−ＴＦＴで形成されている。
【００７７】
差動対１０１、１０２を低ＶＴ−ＴＦＴで形成することにより、図８と同様に差動段２３の動作レンジを広げ、差動増幅回路のダイナミックレンジを拡大することができる。また、カレントミラー回路１０３、１０４を低ＶＴ−ＴＦＴで形成することにより、差動対に対する負荷回路としての負荷が小さくなるため、カレントミラー回路の動作応答が速くなり、差動増幅回路の動作を速めることができる。なお、低ＶＴ−ＴＦＴをカレントミラー回路１０３、１０４のみに適用し、差動対の電流パスを遮断するスイッチ５０１を高ＶＴ−ＴＦＴで形成した差動増幅回路としてもよい。この場合も図８の増幅回路と同様に、低ＶＴ−ＴＦＴを利用して差動増幅回路の性能を向上させることができ、高ＶＴ−ＴＦＴで形成したスイッチ５０１を設けることによって低ＶＴ−ＴＦＴのリーク電流による消費電力の増加も防ぐことができる。
【００７８】
［実施例３］
次に、本発明の第３の実施例に係る２種類のＶＴのＴＦＴを備えるアナログ回路について、図１０を参照して説明する。図１０は本発明の構造を差動増幅回路に適用した別の例を示す回路図である。
【００７９】
図１０に示すように、本実施例の回路は、低ＶＴ−ＴＦＴを差動段（図１０の２３）と増幅段（図１０の２４）に適用した差動増幅回路で、差動対１０１、１０２およびカレントミラー回路１０３、１０４を低ＶＴ−ＴＦＴで形成し、差動対およびカレントミラー回路の電流パスを遮断するスイッチ５０１を高ＶＴ−ＴＦＴで形成し、さらに増幅段のｐチャネルトランジスタ１０６を低ＶＴ−ＴＦＴで形成し、ｐチャネルトランジスタ１０６が設けられている高電位側電源端子１３と出力端子１２の間の電流パスを遮断するスイッチ５０４を高ＶＴ−ＴＦＴで形成した差動増幅回路である。
【００８０】
トランジスタスイッチ５０４は、高電位側電源端子１３と出力端子１２の間にｐチャネルトランジスタ１０６と直列形態で接続されるが、これは、トランジスタスイッチ５０４が、ｐチャネルトランジスタ１０６と直列形態で接続されないと、差動増幅回路が停止時に低ＶＴ−ＴＦＴのｐチャネルトランジスタ１０６のリーク電流により、出力端子１２の電圧が上昇するなどの影響を与える場合があるからである。このトランジスタスイッチ５０４のゲートには制御信号Ｓ１の反転信号Ｓ１Ｂが入力され、差動増幅回路の動作時にはスイッチ５０１、５０２とともにオン、停止時にはスイッチ５０１、５０２とともにオフとされる。
【００８１】
本実施例の効果のうち、差動段（図１０の２３）に低ＶＴ−ＴＦＴを適用した場合については図９と同様に差動段２３の動作レンジを広げ、差動増幅回路のダイナミックレンジを拡大することができる。さらに本実施例では増幅段（図１０の２４）のｐチャネルトランジスタ１０６を低ＶＴ−ＴＦＴで形成することにより、電源電圧範囲におけるｐチャネルトランジスタ１０６のオン領域が広がり、差動段出力（トランジスタ１０６のゲート電圧）変化範囲におけるトランジスタ電流駆動能力の上限も上がるため、差動増幅回路の動作速度を向上させることができる。このように本実施例でも、消費電力の増加を招かずに差動増幅回路の性能を向上させることができる。
【００８２】
［実施例４］
次に、本発明の第４の実施例に係る２種類のＶＴのＴＦＴを備えるアナログ回路について、図１１を参照して説明する。図１１は、本発明の構造を差動増幅回路に適用した例を示す回路図である。
【００８３】
本実施例は、図１０の差動増幅回路と、トランジスタ極性において図１０と対称の構成の差動増幅回路との２つの差動増幅回路（図１１の３０と４０）を組み合わせて構成した差動増幅回路である。図１１の２つの差動増幅回路３０、４０はそれぞれ非反転入力端子Ｖｉｎ（＋）を入力端子１１と接続し、更にそれぞれの出力端子を出力端子１２に共通接続し、また、２つの差動増幅回路はそれぞれ反転入力端子Ｖｉｎ（−）を出力端子１２に共通接続したボルテージフォロワ構成となっている。２つの差動増幅回路は制御信号Ｓ１、Ｓ２およびそれぞれの反転信号Ｓ１Ｂ、Ｓ２Ｂにより個別に動作および停止の制御が可能である。
【００８４】
図１１の差動増幅回路は、差動増幅回路３０が制御信号Ｓ１、Ｓ１Ｂにより活性とされて動作するとき、ｐチャネルトランジスタ１０６により高速充電動作が可能であり、差動増幅回路４０が制御信号Ｓ２、Ｓ２Ｂにより活性とされて動作するとき、ｎチャネルトランジスタ２０６により高速放電動作が可能である。制御信号Ｓ１、Ｓ１Ｂ、Ｓ２、Ｓ２Ｂ（Ｓ１Ｂ、Ｓ２ＢはそれぞれＳ１、Ｓ２の反転信号）を制御することにより、高速充電動作と高速放電動作を適宜切り替えて動作させることができる。このため図１１の差動増幅回路は、電流源１０７および２０７に流す電流を抑えて低電力化を図っても高速動作が可能である。
【００８５】
また、出力端子１２は、信号ＰＣおよびＰＣＢで制御される相補型スイッチ１３１、１３２を介して電源ＶＣＣと接続される。これにより必要に応じて出力端子１２の電圧を電源電圧ＶＣＣに予備充電または予備放電することもできる。図１１を構成する２つの差動増幅回路３０、４０の動作範囲はそれぞれ差動対を構成するトランジスタの閾値電圧分だけ狭くなっているが、電源ＶＣＣによる予備充電または予備放電により図１１の駆動回路は電源電圧範囲に等しい動作範囲を実現することができる。なお、電源ＶＣＣは複数の電圧レベルをもつ可変電源であってもよい。
【００８６】
［実施例５］
次に、本発明の第５の実施例に係る２種類のＶＴのＴＦＴを備える絶縁基板上に形成した画像表示装置用回路について、図１２乃至図１５を参照して説明する。図１２は、本発明を液晶表示装置に適用した例を示す図であり、図１３は、有機ＥＬ表示装置に適用した例を示す図である。又、図１４及び図１５は、その具体的な回路構成を示す図である。
【００８７】
図１２は、同じ絶縁基板上に表示部および表示コントローラ、ドライバ等の表示部を駆動するに必要な駆動回路や周辺回路を形成したＴＦＴ基板側の回路ブロック図の実施例を示している。図１２において、ＴＦＴ基板３１の外部よりシステム電源およびデジタル映像信号、制御信号が入力される。これらの信号が表示コントローラ３６に送られ、デジタル映像信号はメモリ３７に送られる。なお、デジタル映像信号の送り方は、アドレス信号と対応させて送る方法やシリアルまたはパラレルで送るなど様々な方法が可能であり、送り方に応じて必要な信号や必要な回路を備えているものとする。各ブロックは表示コントローラ３６から送られる制御信号に基づいて動作制御される。電源回路３５はシステム電源を元に各ブロックで必要とされる電源電圧を発生させる。デジタル映像信号はメモリ３７に記憶され、メモリ３７からタイミングに応じて読み出された映像信号はデータドライバ３４に送られる。データドライバ３４は階調電圧発生回路、データラッチ、デコーダ、出力アンプ等で構成され、デジタル映像信号に応じて選択された階調電圧を出力アンプで増幅してデータ線４３に出力する。ゲートドライバ３３は各ゲート線４２を順次選択する走査信号を出力する。表示部３２はゲート線４２とデータ線４３が交差して配置される。なお、メモリ３７は１フレームまたは複数フレームの画像データを記憶できるのが好ましい。
【００８８】
図１２では表示部３２がアクティブマトリクス型の構成を示している。アクティブマトリクス型の表示部は、画素がマトリクス状に配置され、各画素ごとにＴＦＴ４１が設けられ、ＴＦＴ４１は制御端がゲート線４２に、ドレインがデータ線４３に、ソースが画素電極に接続される。図１２では省略しているが、ＴＦＴ基板３１と対向するように透明電極を設けた対向基板があり、ＴＦＴ基板３１と対向基板の間に液晶が封入される構成となる。画素と対向基板の電極（コモン線４４）の間の液晶は液晶容量４５を形成し、蓄積容量４６とともに容量の両端に印加された電圧差を保持することにより液晶透過率を制御して階調表示を行うことができる。なお、コモンドライバ３８は対向基板の電極に印加する電圧信号を発生させ、ＴＦＴ基板側から対向基板の電極（コモン線４４）に送られる。
【００８９】
図１２に示すＴＦＴ基板３１は表示部３２とその駆動回路および周辺回路とが一体として形成されているため、一回の工程でＴＦＴや配線を形成することができ、本発明においては絶縁基板（ＴＦＴ基板３１）上に形成するＴＦＴは、極性ごとに異なるＶＴを有するＴＦＴ（高ＶＴ−ＴＦＴと低ＶＴ−ＴＦＴ）を同時に形成することができる。そして低ＶＴ−ＴＦＴは回路動作時にアイドリング電流を必要とするアナログ回路部に適用し、高ＶＴ−ＴＦＴはロジック回路およびスイッチに適用することにより、消費電力を増加させることなくアナログ回路部の動作速度の向上やダイナミックレンジの拡大が実現でき、これにより表示装置の性能を向上させることができる。
【００９０】
図１３は、図１２と同様に絶縁基板上に表示部およびその駆動回路および周辺回路を一体として形成した表示装置の回路ブロック図であり、代表的な有機ＥＬ表示装置のＴＦＴ基板側の回路ブロック図を示している。図１３において、図１２と同様の機能については同じ素子番号を用いる。図１３も表示部３２がアクティブマトリクス型の構成を示している。有機ＥＬ表示装置のアクティブマトリクス型の表示部は、画素がマトリクス状に配置され、各画素ごとにスイッチングＴＦＴ５１、電流制御ＴＦＴ５４、有機薄膜で形成された発光ダイオードＯＬＥＤ５５(Organic Light Emitting Diode)が設けられ、ＴＦＴ５１は制御端がゲート線５２に、ドレインがデータ線５３に、ソースがＴＦＴ５４の制御端に接続される。ＴＦＴ５４はソースが高位電源ＶＤＤに、ドレインがＯＬＥＤの一端に接続され、ＯＬＥＤの他端は低位電源ＶＳＳが与えられている。なお、低位電源ＶＳＳは図１３に示していないが、陰極基板側に形成された電極に与えられる。ＴＦＴ５１がオン状態となって画像信号に対応した電圧がＴＦＴ５４に与えられると、ＴＦＴ５４は高位電源ＶＤＤとの電圧差に応じた電流をＯＬＥＤ５５に流し、ＯＬＥＤ５５は電流の大きさに応じた輝度で発光する。このようにＯＬＥＤ５５に流す電流を制御することにより階調表示を行うことができる。なお、図１３のコモンドライバ３８は陰極基板側の電極に与える電圧ＶＳＳを発生させる回路であるが、電圧ＶＳＳがＧＮＤのときは設けなくともよい。
【００９１】
図１３に示すＴＦＴ基板３１は表示部３２とその駆動回路および周辺回路とが一体として形成されているため、一回の工程でＴＦＴや配線を形成することができ、本発明においては絶縁基板（ＴＦＴ基板３１）上に形成するＴＦＴは、極性ごとに異なるＶＴを有するＴＦＴ（高ＶＴ−ＴＦＴと低ＶＴ−ＴＦＴ）を同時に形成することができる。そして低ＶＴ−ＴＦＴは回路動作時にアイドリング電流を必要とするアナログ回路部に適用し、高ＶＴ−ＴＦＴはロジック回路およびスイッチに適用することにより、図１２と同様に消費電力を増加させることなくアナログ回路部の動作速度の向上やダイナミックレンジの拡大が実現でき、これにより表示装置の性能を向上させることができる。
【００９２】
図１２および図１３について更に詳細に説明すると、図１２および図１３のアナログ回路の具体例としては、データドライバ３４の出力アンプや、電源回路３５のレギュレータ、メモリ３７のセンスアンプ等があり、それらの一部の素子を低ＶＴ−ＴＦＴで形成することによりダイナミックレンジの拡大や高速動作の性能を向上させ、表示装置の性能を向上させることができる。例えば、本発明によりデータドライバ３４の出力アンプの動作速度が向上すれば、各データ線４３への階調電圧出力が短い時間できるため、短時間でのデータ線駆動が要求される高精細パネルを実現することもできる。
【００９３】
ロジック回路やスイッチの具体例としては、ゲートドライバ３３、表示コントローラ３６や表示部３２の画素部のスイッチ（図中のＴＦＴ４１）などが該当し、これらの回路を構成するＴＦＴは、リーク電流による消費電力の増加や誤動作を防ぐため高ＶＴ−ＴＦＴで形成する。またデータドライバ３４やメモリ３７等にもロジック回路やスイッチは多く含まれている。すなわち、いずれの回路ブロックとも、ロジック回路が主体であっても一部アナログ回路を含んでいる場合もありうる。そのような回路ブロックの代表例を図１４と図１５に示す。
【００９４】
図１４はデータドライバ３４の構成例を示した図である。図１４のデータドライバは階調電圧発生回路２００、ラッチ４００、デコーダ３００、増幅回路１００、出力端子群５００で構成され、階調電圧発生回路２００は両端に電源電圧ＶＨおよびＶＬが与えられた抵抗ストリングで構成され、抵抗ストリングの各タップから生成された階調電圧（多値レベル電圧）を出力し、ラッチ４００ではデータドライバ３４に入力された映像デジタルデータを取り込んで、所定のタイミングでデコーダ３００に出力し、デコーダ３００はラッチ４００から出力されたデジタルデータに対応した階調電圧を選択して増幅回路１００に出力し、増幅回路１００は入力された階調電圧を増幅してデータ線（図１２の４３、図１３の５３）に接続された出力端子に出力する。なお、データドライバ外部からラッチ４００に送られる映像デジタルデータは、図１２や図１３のメモリ３７から読み出され、パラレル形式で直接ラッチ４００に入力されるのが好ましいが、もしシリアル形式でデータが送られてくる場合には、シフトレジスタを設けてクロックと同期させて順次ラッチ４００に取り込む構成としてもよい。図１４においては、ラッチ４００がロジック回路に該当する。またデコーダ３００は多値レベルを処理する回路ではあるがスイッチで構成された回路であり、ラッチ４００とともに高ＶＴ−ＴＦＴで形成する。一方、増幅回路１００はアナログ回路であり、図８乃至図１１で示したようなの差動増幅回路を適用することができる。増幅回路１００に本発明を適用することにより消費電力を増加させることなく、増幅回路１００の動作速度の向上やダイナミックレンジの拡大を実現することができる。なお図１４の階調電圧発生回路２００はＴＦＴを含んでいないため説明は省略する。
【００９５】
また、図１５は、上記非特許文献１（「近代科学社出版、超ＬＳＩ入門シリーズ５「ＭＯＳ集積回路の基礎」、ｐ６４」）のスタティックＲＡＭを絶縁基板上に形成したメモリ３４の構成例を示した図であり、メモリセルアレイ６００、データ入力バッファ７００、データ出力バッファ８００、センスアンプ９００等で構成されている。図１５のメモリは、行アドレスと列アドレスによりメモリセル６００を指定し、ライトイネーブル信号のレベル（ローレベル、ハイレベル）により指定したメモリセル６００への書き込みや読み出しが行われる。センスアンプ９００はメモリセル６００から読み出されたデータを増幅し、読み出し動作を速やかに行う作用をしている。図１５において、メモリセル６００はフリップフロップ構成であり、データ入力バッファ７００、データ出力バッファ８００とともにロジック回路に該当し、それぞれ高ＶＴ−ＴＦＴで形成する。一方、センスアンプ９００は図８乃至図１０の差動段（各図の２１）とほぼ同じ構成であり、図８乃至図１０の差動段のように差動対やカレントミラー回路を低ＶＴ−ＴＦＴで形成し、それらの電流パスを遮断する高ＶＴ−ＴＦＴで形成したスイッチを設けることにより、消費電力を増加させることなく、センスアンプ９００の動作速度の向上や動作レンジの拡大を実現することができる。
【００９６】
なお、アナログ回路は絶縁基板上の任意の回路に構成することが可能であり、それに対して本発明を適用することが可能である。例えば、図１２、図１３では画素部にスイッチＴＦＴしか用いていないが、画素部にも様々な機能回路を設けることは可能で、それにアナログ回路を用いた場合に本発明を適用して性能を向上させることもできる。
【００９７】
また、図１４のデータドライバや図１５のメモリ等の回路ブロックを単独で絶縁基板上に形成して個々にチップ化するような場合でも、アナログ回路に本発明を適用することによりチップの消費電力を増加させることなく従来よりも高性能化が実現できることは言うまでもない。
【００９８】
上記各実施例で示したように本発明の方法で形成した低ＶＴ−ＴＦＴと高ＶＴ−ＴＦＴとを配置して回路を構成することにより、低ＶＴ−ＴＦＴによりアナログ回路としての性能を向上させ、かつ、高ＶＴ−ＴＦＴにより電流の漏洩を防止することができる。この本発明の効果を明確にするために、低ＶＴ−ＴＦＴをインバータやスイッチ等のロジック回路に適用した構成（本発明に含まれないケース）における問題点を説明する。
【００９９】
図１６（ａ）は、低ＶＴ−ＴＦＴで形成したインバータの回路構成を示す図である。図１６（ａ）のインバータは、高位側電源ＶＤＤにソースが接続されたｐチャネルトランジスタ９０１と、ドレインがｐチャネルトランジスタ９０１のドレインとともに出力端子１２に接続され、ゲートがｐチャネルトランジスタ９０１のゲートとともに入力端子１１に接続されたｎチャネルトランジスタ９０２とで構成されている。インバータの動作は、入力Ｖｉｎがローレベル（ＶＳＳ）のとき、ｐチャネルトランジスタ９０１がオン、ｎチャネルトランジスタ９０２がオフとなり、出力Ｖｏｕｔがハイレベル（ＶＤＤ）となり、入力Ｖｉｎがハイレベル（ＶＤＤ）のとき、ｐチャネルトランジスタ９０１がオフ、ｎチャネルトランジスタ９０２がオンとなり、出力Ｖｏｕｔがローレベル（ＶＳＳ）となる。
【０１００】
このようにｐチャネルトランジスタ９０１、ｎチャネルトランジスタ９０２の一方はオフしている。しかしながら、ｐチャネルトランジスタ９０１、ｎチャネルトランジスタ９０２を低ＶＴ−ＴＦＴで形成し、そのオフリーク電流が比較的大きいとき、インバータとしての動作は高速化されるが、オフしているトランジスタのリーク電流により消費電力が増加するという問題が生じる。これに対して、本発明では低ＶＴ−ＴＦＴをアナログ回路に適用し、その動作は高速化されるが消費電力は増加しない。
【０１０１】
図１６（ｂ）は低ＶＴ−ＴＦＴをクロックトインバータに適用した構成（本発明に含まれないケース）を示す図である。図１６（ｂ）では、図１６（ａ）の低ＶＴ−ＴＦＴで形成したインバータと高電位側電源端子１３との間にトランジスタスイッチ９０３が接続され、図１６（ａ）のインバータと低電位側電源端子１４との間にトランジスタスイッチ９０４が接続され、トランジスタ９０３、９０４のそれぞれのゲートに制御信号Ｓ３およびＳ４が入力されている。
【０１０２】
図１６（ｂ）の構成では、高ＶＴ−ＴＦＴのトランジスタ９０３、９０４が共にオフのときは完全に電流パスが遮断されるため、低ＶＴ−ＴＦＴで形成したトランジスタ９０１、９０２のリーク電流が高くても動作に影響はないが、高ＶＴ−ＴＦＴのトランジスタ９０３、９０４の少なくとも一方がオンのときは動作に影響を与える場合がある。例えば、トランジスタ９０１、９０２、９０３、９０４がそれぞれオフ、オン、オン、オフのとき、トランジスタ９０１のリーク電流が高いと、高電位側電源端子１３から電荷が出力端子１２に流入し、誤動作を生じる場合がある。
【０１０３】
図１６（ｃ）は、低ＶＴ−ＴＦＴをスイッチに適用した構成（本発明に含まれないケース）を示す図である。図１６（ｃ）は、図８の差動段と類似の構成で、高ＶＴのトランジスタスイッチ５０１の代わりに低ＶＴ−ＴＦＴスイッチ９５１を設けた差動段である。この構成では低ＶＴ−ＴＦＴの差動対９１１、９１２を含む電流パス経路上に高ＶＴ−ＴＦＴで構成したスイッチが設けられていない構成である。従って、Ｓ１をローレベルとして差動段の動作を停止させた場合でも、差動段には電流源９１５で制御される電流が流れようとするため、低ＶＴ−ＴＦＴスイッチ９５１のリーク電流が高いと、それによって差動段の停止時における消費電力が増加する。このようにアナログ回路においてもスイッチに対して低ＶＴ−ＴＦＴを適用すると消費電力が増加するという問題が生じる。これに対して、本発明では低ＶＴ−ＴＦＴをアナログ回路の所定の内部電流が流れる回路部に適用し、スイッチには適用しない。また、電流パス経路において、低ＶＴ−ＴＦＴを含む電流パス経路上には高ＶＴ−ＴＦＴで構成したスイッチも含んで構成するため消費電力は増加しない。
【０１０４】
［実施例６］
さらに追加して本発明の第６の実施例に係る２種類のＶＴのＴＦＴを備えるアナログ回路について、図１７を参照して説明する。図１７は、本発明を差動増幅器に適用した別の実施例の回路構成を示す図である。
【０１０５】
図１７に示すように、本実施例の差動増幅回路は、差動段２３が、低ＶＴ−ＴＦＴを有し、増幅段２４が低ＶＴ−ＴＦＴを有する。すなわち、差動段２３において、差動対を構成するトランジスタ対１０１、１０２、電流源５０１と電源ＶＳＳ間に挿入されるスイッチトランジスタ５０１を、高ＶＴ−ＴＦＴで構成し、差動対の能動負荷回路をなすカレントミラー回路を構成するトランジスタ対１０３、１０４を、低ＶＴ−ＴＦＴで形成している。増幅段２４のｐチャネルトランジスタ１０６を低ＶＴ−ＴＦＴで形成し、ｐチャネルトランジスタ１０６とソースと高電位側電源端子１３間に挿入されるトランジスタ５０４を高ＶＴ−ＴＦＴで構成し、出力端子１２と低電位側電源端子１３間に、電流源１０７と直列に接続されるｎチャネルトランジスタ５０２を高ＶＴ−ＴＦＴで形成している。なお電流源１０５、１０７をトランジスタで形成する場合、電流源１０５、１０７はそれぞれトランジスタ５０１、５０２と直列形態に接続されていることから、低ＶＴ−ＴＦＴおよび高ＶＴ−ＴＦＴのいずれで形成してもよい。スイッチ素子として機能するトランジスタ５０１、５０２のゲートには制御信号Ｓ１が入力され、トランジスタ５０４のゲートには制御信号Ｓ１の反転信号Ｓ１Ｂが入力される。差動増幅回路の動作時（活性化時）には、トランジスタ５０１、５０２、５０４はオン状態とされ、停止時（非活性化時）には、トランジスタ５０１、５０２、５０４はオフ状態とされる。
【０１０６】
図１７に示す回路において、信号Ｓ１がハイレベルとされ、差動段２３及び増幅段（出力増幅段）２４が活性状態のとき、例えば非反転入力端子１１ｂの信号電圧Ｖｉｎ（＋）が反転入力端子１１ａの信号電圧Ｖｉｎ（−）に対してより大の方向に変化すると、Ｎチャネルトランジスタ１０１のゲート・ソース電圧が増大してドレイン電流が増大し、トランジスタ１０３のオン抵抗の電圧ドロップにより、差動段２３の出力ノード電圧が下がり、Ｐチャネルトランジスタ１０６のゲート・ソース間電位がより大となり、このためＰチャネルトランジスタ１０６のドレイン電流（ソース電流）が増大し、定電流源１０７の電流（シンク電流）との差から、出力端子電圧Ｖｏｕｔは、非反転入力端子１１ｂの信号電圧Ｖｉｎ（＋）に同相で上昇する（例えば容量性負荷等の場合、出力端子１２に接続される負荷容量の蓄積電荷が増大する）。非反転入力端子１１ｂの信号電圧Ｖｉｎ（＋）が反転入力端子１１ａの信号電圧Ｖｉｎ（−）に対してより小の方向に変化すると、Ｎチャネルトランジスタ１０１のゲート・ソース電圧が小さくなりドレイン電流が減少し、トランジスタ１０３のオン抵抗の電圧ドロップにより、差動段２３の出力ノード電圧が上昇し、Ｐチャネルトランジスタ１０６のゲート・ソース間電位がより小となり、このためＰチャネルトランジスタ１０６のドレイン電流（ソース電流）が減少し、定電流源１０７の電流（シンク電流）との差から、出力端子電圧Ｖｏｕｔは、非反転入力端子１１ｂの信号電圧Ｖｉｎ（＋）に同相で下降し、Ｐチャネルトランジスタ１０６がカット・オフすると、出力端子１２の電荷は放電され、電圧Ｖｏｕｔは、低位の電源電圧ＶＳＳ側の下限に達する。
【０１０７】
本実施例は、図１０において、差動段１０１、１０２を低ＶＴ−ＴＦＴで構成する代わりに、高ＶＴ−ＴＦＴで構成している。この場合、差動段２３の、動作レンジは広がらないが、カレントミラー回路１０３、１０４および、出力増幅段２４のトランジスタ１０６を低ＶＴ−ＴＦＴで形成することにより、図１０と同様に、差動増幅回路の動作速度を向上させることができる。また、カレントミラー回路１０３、１０４は、一段構成であるが、複数段のカスコード型カレントミラー回路の全て又は一部を低ＶＴ−ＴＦＴで形成した構成においても、同様の効果を実現できることは勿論である。
【０１０８】
なお、図８乃至図１０および図１７では、差動増幅回路に低ＶＴ−ＴＦＴを用いて高性能化を実現する実施例を示したが、低ＶＴ−ＴＦＴを適用する箇所（素子）と、差動増幅回路の性能への影響についてさらに詳しく説明する。
【０１０９】
上記各実施例で説明したように、差動増幅回路の差動対を低ＶＴ−ＴＦＴで形成した場合（それ以外は、高ＶＴ−ＴＦＴで形成）、入出力電圧範囲を拡大することができる。また、カレントミラー回路や、出力増幅段のトランジスタを低ＶＴ−ＴＦＴで形成した場合には動作速度を向上させることができる。
【０１１０】
ただし、差動対を低ＶＴ−ＴＦＴで形成した場合は、差動増幅回路の動作速度が低下する場合もある。これは、差動対を構成する低ＶＴ−ＴＦＴの閾値電圧が高ＶＴ−ＴＦＴの閾値電圧に比べて十分小さい場合で、このとき、高電位側電源電圧ＶＤＤ付近の入力電圧に対して、差動増幅回路の動作速度が低下する。
【０１１１】
これについて、図８を参照して説明すると、差動対１０１、１０２の入力電圧Ｖｉｎ（＋）が高電位側電源電圧ＶＤＤ付近になると、差動対１０１、１０２の共通ソース電位もＶＤＤ側に上昇する。このとき、差動対の出力電圧（トランジスタ１０１のドレイン電圧）の振れ幅の最大は、電源電圧ＶＤＤと、差動対１０１、１０２の共通ソース電位との間の電圧範囲である。したがって、低ＶＴ−ＴＦＴの差動対１０１、１０２の閾値電圧が十分小さいと、差動対の出力電圧の振れ幅が小さくなり、増幅トランジスタ１０６の増幅作用が小さくなり、その結果、差動増幅回路の動作速度が低下する。ただし、差動増幅回路の入出力電圧範囲の上限が、高電位側電源電圧ＶＤＤよりも十分低い場合には、問題はない。したがって、入出力電圧範囲を拡大するために、差動対に低ＶＴ−ＴＦＴを用いる場合には、入出力電圧範囲の上限および動作速度を考慮して、低ＶＴ−ＴＦＴの閾値電圧を設定する必要がある。すなわち、図８に示した差動増幅回路は、入出力電圧範囲を拡大することができるが、動作速度が低下する可能性もある。
【０１１２】
図１０に示した差動増幅回路は入出力電圧範囲を拡大することができ、図８に示した差像増幅回路よりも、動作速度を向上させることができる。
【０１１３】
また図１７の差動増幅回路は、入出力電圧範囲は、変わらないが、動作速度を、最も向上させることができる。
【０１１４】
以上のように低ＶＴ−ＴＦＴを適用する箇所（素子）を選択することで、必要な性能を向上させることができる。
【０１１５】
［実施例７］
次に、低ＶＴ−ＴＦＴと高ＶＴ−ＴＦＴの構成を、差動増幅回路以外の増幅回路について適用した実施例について説明する。図１８は、本発明の第７の実施例のソースフォロワ増幅回路の実施例の回路構成を示す図である。図１８を参照すると、本実施例のソースフォロワ増幅回路は、高電位側電源端子１３と出力端子１２との間に直列形態で接続されたｎチャネルトランジスタ１１１とｐチャネルスイッチトランジスタ５１１と、低電位側電源端子１４と出力端子１２との間に直列形態で接続した電流源１１２とｎチャネルスイッチトランジスタ５１２とを備えている。ｎチャネルトランジスタ１１１のゲートには入力電圧Ｖｉｎが与えられ、トランジスタ５１２、５１１のゲートには、制御信号Ｓ１およびその反転信号Ｓ１Ｂがそれぞれ与えられる。このソースフォロワ増幅回路は、制御信号Ｓ１、Ｓ１Ｂがそれぞれハイレベル、ローレベルのとき、活性化され、制御信号Ｓ１、Ｓ１Ｂがそれぞれローレベル、ハイレベルのとき、非活性化される。図１８の増幅回路の作用は、Ｖｉｎが上昇すると、ｎチャネルトランジスタ１１１がソースフォロワ動作して出力電圧Ｖｏｕｔを引き上げ、入力電圧Ｖｉｎからトランジスタ１１１のゲート・ソース間電圧だけずれた電圧で安定する。またＶｉｎが低下すると、ｎチャネルトランジスタ１１１は一旦オフ状態となり、出力電圧Ｖｏｕｔは電流源１１２の放電作用により引き下げられ、電圧ＶｉｎとＶｏｕｔの電位差がトランジスタ１１１の閾値電圧を超えたところで再びトランジスタ１１１がオンとなり、入力電圧Ｖｉｎからトランジスタ１１１のゲート・ソース間電圧だけずれた電圧で安定する。図１８の増幅回路ではトランジスタ１１１が低ＶＴ−ＴＦＴで形成され、他のトランジスタは高ＶＴ−ＴＦＴで形成される。これによる効果は、トランジスタ１１１の閾値電圧が下がるため増幅回路のダイナミックレンジが拡大するとともにソースフォロワの動作速度も向上する。一方、トランジスタスイッチ５１１、５１２は高ＶＴ−ＴＦＴで形成されるので、増幅回路停止時でもリーク電流による消費電力増加は生じない。
【０１１６】
［実施例８］
次に本発明の第８の実施例について、図１９を参照して説明する。低ＶＴ−ＴＦＴを適用した図８乃至図１１、図１７、図１８に示す差動増幅回路の各実施例では、高電位側電源端子１３から低電位側電源端子１４への電流パスを遮断するための専用のスイッチトランジスタが個別に設けられている。これに対して、本実施例は、高ＶＴ−ＴＦＴに、スイッチ機能を併せて持たせたものである。
【０１１７】
図１９は、図８に示した差動段２３における電流源１０５を構成するトランジスタ１０５に、図８のスイッチ５０１の機能を持たせたものであり、図８のスイッチトランジスタ５０１が取り去られている。
【０１１８】
図１９は、差動段２３を代表例として示しており、増幅段２４については示されていない。電流源１０５は、高ＶＴ−ＴＦＴで形成され、そのゲートにはバイアス電圧ＶＢ１が印加される。そして差動増幅回路を活性化させる場合には、バイアス電圧ＶＢ１を所定の電圧に設定し、差動増幅回路を非活性化させる場合には、バイアス電圧ＶＢ１を電源電圧ＶＳＳに設定する。差動増幅回路の非活性化時には、高ＶＴ−ＴＦＴで形成された電流源１０５がオフするため、リーク電流によって、消費電力が増加することはない。このように、本実施例は、トランジスタで構成した電流源１０５にスイッチ機能を設けることで、図８に示した差動段２３と同じ作用・効果を実現することができる。
【０１１９】
図２０は、図１９に示した構成の変形例を示す図である。図２０を参照すると、図８に示した差動段２３における、差動対の能動負荷をなすカレントミラー回路を構成するトランジスタ１０３、１０４に、スイッチの機能も備えたものである。図２０に示す例では、図８の差動段２３からスイッチ用のトランジスタ５０１が除去されており、高ＶＴ−ＴＦＴのｐチャネルトランジスタ１０８、１０９が追加されている。ｐチャネルトランジスタ１０８は、カレントミラー回路を構成するトランジスタ１０３、１０４の共通ゲートとトランジスタ１０４のドレインとの間に接続され、ゲートに制御信号Ｓ１Ｂ（制御信号Ｓ１の反転信号）が入力され、トランジスタ１０９は、カレントミラー回路１０３、１０４を構成するトランジスタの共通ゲートと、高電位側電源端子１３との間に接続され、ゲートに制御信号Ｓ１が入力される。差動増幅回路を活性化させる場合には、制御信号Ｓ１、Ｓ１Ｂを、それぞれハイレベル、ローレベルとする。このとき、トランジスタ１０８、１０９は、それぞれオン、オフとなり、トランジスタ１０３、１０４はカントミラー回路を構成する。一方、差動増幅回路を非活性化させる場合には、制御信号Ｓ１、Ｓ１Ｂをそれぞれローレベル、ハイレベルとする。このとき、トランジスタ１０８、１０９はそれぞれオフ、オンとなり、トランジスタ１０３、１０４の共通ゲートが高電位側電源電圧ＶＤＤとなってオフ状態とされ、トランジスタ１０４のドレインとゲート間も、オフ状態のトランジスタ１０８により、非導通状態とされる。
【０１２０】
高ＶＴ−ＴＦＴで形成されたトランジスタ１０３、１０４、１０８が共にオフするため、アイドリング電流は、完全に遮断され、リーク電流によって消費電力が増加することはない。このように、本実施例においては、トランジスタ１０３、１０４よりなるカレントミラー回路にスイッチ機能を付加することで、図８に示した実施例の差動段２３と同様の作用効果を実現することができる。
【０１２１】
以上、図８を参照して説明したが、本実施例と同様に、本発明の他の実施例についても、アイドリング電流を遮断する高ＶＴ−ＴＦＴで形成されたスイッチは、必ずしも、電流遮断専用のスイッチである必要はなく、スイッチ機能と他の機能を同時に併せ持つようにした任意の構成で構わない。
【０１２２】
また、図８等の変形例として、増幅段のＰチャネルトランジスタ１０６を、ソースフォロワ構成（Ｎチャネルトランジスタ）で構成してもよい。この場合、スイッチ５０３は、ソースが低位側電源端子１３に接続され、ドレインがソースフォロワトランジスタのゲートに接続され、ゲートに制御信号Ｓ１の相補信号Ｓ１Ｂが入力される構成とされる。また図１０等の増幅段２４を、図１８に示したソースフォロワ構成としてもよいことは勿論である。なお、増幅段のトランジスタをフォロワ構成とした場合、反転入力信号Ｖｉｎ（−）と、非反転入力信号Ｖｉｎ（＋）は、図１０に示したものと入れ替わり、入力端子１１ａが信号電圧Ｖｉｎ（＋）を受ける非反転入力端子となり、入力端子１１ｂが信号電圧Ｖｉｎ（−）を受ける反転入力端子Ｖｉｎ（−）となる。
【０１２３】
上記実施例において、５Ｖ系において、高ＶＴ−ＴＦＴの閾値は、例えば±１．０〜±１．２、低ＶＴ−ＴＦＴの閾値は、例えば±０．０〜±０．２程度とされる。ただし、＋はｎチャネル型ＴＦＴ、−はｐチャネル型ＴＦＴの閾値（ｐチャネル型ＴＦＴがオンするときのゲート・ソース間電圧）である。ｐチャネル型ＴＦＴの閾値の高低については、符号をとった絶対値で比較し、閾値０．２（−０．２の絶対値）の方が閾値１．２（−１．２の絶対値）よりも低いという。
【０１２４】
以上本発明について図面を参照して実施例を説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の範囲内で当業者であればなしうるであろう各種変形、修正を含むことはもちろんである。
【０１２５】
例えば、上記実施例では、多結晶シリコン薄膜トランジスタ（polycrystalline silicon TFT）を例に説明したが、本発明において、トランジスタのチャネル領域は多結晶シリコン薄膜に限定されるものでないことは勿論である。例えばシリコン結晶粒径の拡大により、トランジスタのチャネル領域が一つの粒内に位置するような場合も、本発明は含む。
【０１２６】
また、レーザー結晶化による多結晶シリコン膜の形成は、固相成長による結晶化であっても構わない。
【０１２７】
なお、本発明の作用効果は、薄膜半導体装置の製造方法によってのみ限定的に実現可能とされるものではない。上記実施例では、少ない工程数で実現する製造方法と併せて本発明を説明したが、チャネルドープを複数回に分けて同一チャネル型で異なるＶＴのＴＦＴを形成することも可能である。この場合には、工程数が増加する（製造コストが上昇）が、例えば製造コストよりも、回路性能が重視される場合には、本発明の実施例（図７〜図１１、図１７〜図２０）で説明したような構成とすることにより、回路性能を向上することができる。他の製造方法で構成した場合についても同様である。
【０１２８】
しかしながら、上記実施例で説明した製造方法を用いることで、製造コストの上昇を抑止しながら、回路性能の向上を実現することができる。
【符号の説明】
【０１２９】
１  絶縁性基板
２  アンダーコート層
３  多結晶シリコン膜
３ａ  アモルファスシリコン膜
４  ゲート絶縁膜
５  ゲート電極
６  層間絶縁膜
７  電極
８  ノンドープ領域
９ａ、９ｄ  Ｂドープ領域
９ｂ、９ｃ  Ｐドープ領域
１０ａ、１０ｂ、１０ｃ  レジストパターン
１１、１１ａ、１１ｂ  入力端子
１２  出力端子
１３  高電位側電源端子
１４  低電位側電源端子
２０  低ＶＴ−ＴＦＴを含むアナログ回路
２１  低ＶＴ−ＴＦＴで構成したスイッチ
２２  高ＶＴ−ＴＦＴで構成したスイッチ
２３  差動段
２４  差動段
３０  差動増幅回路
３１  絶縁基板（ＴＦＴ基板）
３２  表示部
３３  ゲートドライバ
３４  データドライバ
３５  電源回路
３６  表示コントローラ
３７  メモリ
３８  コモンドライバ
４０  差動増幅回路
４１  ＴＦＴ
４２  ゲート線
４３  データ線
４４  コモン線
４５  液晶容量
４６  蓄積容量
５１  スイッチングＴＦＴ
５２  ゲート線
５３  データ線
５４  電流制御ＴＦＴ
５５  ＯＬＥＤ
１００  増幅回路
１０１、１０２、２０１、２０２  差動対
１０３、１０４、２０３、２０４、９１３、９１４  カレントミラー回路
１０５、１０７、２０５、２０７、９１５  電流源
１０６、９０１  Ｐチャネルトランジスタ
１３１、１３２  相補型スイッチ
２００  階調電圧発生回路
２０６、９０２  Ｎチャネルトランジスタ
３００  デコーダ
４００  ラッチ
５００  出力端子群
５０１〜５０３、６０１、６０２、９０３、９０４  トランジスタスイッチ
５０４、６０４  トランジスタスイッチ
５１１  Ｐチャネルトランジスタ
５１２  Ｎチャネルトランジスタ
６００  メモリセルアレイ
７００  データ入力バッファ
８００  データ出力バッファ
９００  センスアンプ
９５１  低ＶＴ−ＴＦＴスイッチ
【図１】
2011103648.tif 000003
【図２】
2011103648.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011103648.tif 000009
【図８】
2011103648.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2011103648.tif 000018
【図１７】
2011103648.tif 000019
【図１８】
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【図１９】
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【図２０】
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