(57)【要約】【課題】ライン毎に異なるフィードスルー電圧の差を減少させ、ライン毎に輝度が異なることにより生じるスジ状のムラやフリッカ等を防止し、画質を向上させることが可能な表示装置を提供することである。【解決手段】  複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタと、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とし、前記画素がマトリクス状に形成される領域を表示領域とする表示装置であって、前記第１基板の前記表示領域を除く領域に形成され  前記ゲート線間を短絡する短絡スイッチを備える表示装置である。【選択図】  図２
2011164236.tif 000002
【特許請求の範囲】
【請求項１】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタと、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とし、前記画素がマトリクス状に形成される領域を表示領域とする表示装置であって、
前記第１基板の前記表示領域を除く領域に形成され  前記ゲート線間を短絡する短絡スイッチを備えることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
一対のゲート線間に２つ以上の前記短絡スイッチが配置され、２つ以上の前記短絡スイッチで前記ゲート線を短絡することを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記短絡スイッチは２つ以上の短絡スイッチ群に分割され、前記短絡スイッチ群毎に当該短絡スイッチの短絡を制御する制御線が配置されることを特徴とする表示装置。
【請求項４】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、前記ゲート線に順次入力されるパルス信号により前記ドレイン線からの読み込みを制御する前記複数の薄膜トランジスタとを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とし、前記画素がマトリクス状に形成される領域を表示領域とする表示装置であって、
前記パルス信号の立ち下がりに同期し、前記パルス信号が入力されたゲート線を他のゲート線と短絡させ、前記パルス信号が入力されたゲート線の電圧レベルを他のゲート線の電圧レベルに低下させる短絡スイッチを備えることを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
一対のゲート線間に２つ以上の前記短絡スイッチが配置され、
前記２つ以上の短絡スイッチにより、前記パルス信号が入力されたゲート線を他のゲート線と短絡することを特徴とする表示装置。
【請求項６】
請求項４又は５に記載の表示装置において、
前記短絡スイッチは２つ以上の短絡スイッチ群に分割され、
前記短絡スイッチ群毎に、前記パルス信号が入力されたゲート線を他のゲート線に短絡させることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、スイッチング素子に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ)を用いたアクティブマトリクス方式の表示装置に関し、フィードスルー電圧のバラツキを抑えて画質の改善を意図した表示装置に関する。
【背景技術】
【０００２】
液晶表示パネルは、ドライバＩＣから有効表示領域内の各ゲート線を駆動することで薄膜トランジスタをスイッチングさせ、画像出力の制御をしている。各ゲート線は、ドライバＩＣからの経路によって寄生負荷をもつ。この寄生負荷の大きさは、配線距離、配線材料の物性値に大きく依存する。また、特に物性値の異なる配線材料を用いて多層化し、狭額縁化を行なっている。ドライバＩＣから出力されたゲート信号は、寄生負荷の影響を受け、負荷が大きい程立ち上り、立ち下りの波形に歪みが生じたいわゆるなまった状態で薄膜トランジスタをスイッチングさせている。薄膜トランジスタは、構造上、ゲートパルスの立ち下りにおいてフィードスルー電圧が発生し、画素に書き込まれる電圧をドレイン電圧よりも低下させる。フィードスルー電圧の大きさは、配線負荷が大きくなりゲートパルスの立ち下りがなまってくる程、小さくなる。
【０００３】
一方、液晶表示パネル内でゲート線の配線負荷に差があると、ゲート信号の立ち下り時間に差が生じ、フィードスルー電圧にも差が生じる。このフィードスルー電圧の差は、画素に書き込まれる電圧に差を生むため、スジ状のムラやフリッカ等の画質の劣化が生じる。
【０００４】
この問題を解決する方法として、例えば、特許文献１に開示される液晶パネルがある。この特許文献１に記載の技術には、各ゲート線の末端側に薄膜トランジスタのしきい値電圧よりも低い定電位が供給される第１配線を形成し、各ゲート線と第１配線との間にスイッチ要素を配置し、ゲート信号の立ち下がりに同期してスイッチ要素をオン動作させる構成となっている。このスイッチ要素のオン動作により、オン動作されたスイッチ要素に接続されるゲート線を第１配線の電位に低下させ、同一のゲート線におけるゲート信号の入力側から一番離れた末端側からもゲート線に薄膜トランジスタをオフ動作させる電圧を供給し、該ゲート線に起因する抵抗及び容量並びに薄膜トランジスタのゲート容量に起因するゲート信号のなまりを解消し、フィードスルー電圧の差により生じるスジ状のムラやフリッカ等の画質の劣化を防止する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−３９２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、携帯電話に代表される携帯情報端末にも高画質化が要望され、画素数も増加している。特に、携帯電話に搭載される表示装置では、短辺側の下部にドライバＩＣ等が搭載され、その出力は表示領域の周辺部に形成される接続配線を介してゲート線と接続されている。
【０００７】
一方、携帯電話に搭載される表示装置では、縦長の表示装置が使用されており、表示画面の大型化に伴って、最上段の画素に接続されるゲート線とドライバＩＣとを接続する接続配線の配線長が非常に長くなっている。さらには、挟額縁化の進展と共に、高画素化も急速に進展しており、接続配線数も増加し、その配線幅も非常に細く形成する必要がある。このため、接続配線の配線長に起因する配線負荷が最上段のゲート線と最下段のゲート線とでは大きく異なり、フィードスルー電圧にも大きな差が生じることが懸念されている。すなわち、最上段の画素と最下段の画素に書き込まれる電圧に大きな電圧差が生じ、ライン毎に輝度が異なりスジ状のムラやフリッカ等の画質の劣化が生じてしまうことが懸念され、接続配線の配線長に起因するフィードスルー電圧の差を低減する技術が要望されている。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、ライン毎に異なるフィードスルー電圧の差を減少させ、ライン毎に輝度が異なることにより生じるスジ状のムラやフリッカ等を防止し、画質を向上させることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、複数の薄膜トランジスタと、前記ドレイン線及び前記ゲート線に駆動信号を供給する駆動部と、該駆動部に外部から制御信号を入力する電極端子とを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とし、前記画素がマトリクス状に形成される領域を表示領域とする表示装置であって、前記第１基板の前記表示領域を除く領域に形成され  前記ゲート線間を短絡する短絡スイッチを備える表示装置である。
【００１０】
（２）前記課題を解決すべく、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線と、前記ゲート線に順次入力されるパルス信号により前記ドレイン線からの読み込みを制御する前記複数の薄膜トランジスタとを備え、前記ドレイン線と前記ゲート線とに囲まれた領域を画素の領域とし、前記画素がマトリクス状に形成される領域を表示領域とする表示装置であって、前記パルス信号の立ち下がりに同期し、前記パルス信号が入力されたゲート線を他のゲート線と短絡させ、前記パルス信号が入力されたゲート線の電圧レベルを他のゲート線の電圧レベルに低下させる短絡スイッチを備える表示装置である。
【発明の効果】
【００１１】
本発明によれば、ライン毎に異なるフィードスルー電圧の差を減少させ、ライン毎に輝度が異なることにより生じるスジ状のムラやフリッカ等を防止し、画質を向上させることができる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の表示装置の全体構成を説明するための図である。
【図２】本発明の実施形態１の表示装置における詳細構成を説明するための拡大図である。
【図３】本発明の実施形態１の表示装置におけるゲート信号と制御信号の波形タイミングを説明するための図である。
【図４】図３に示す波形タイミング図の拡大図である。
【図５】本発明の実施形態２の表示装置における詳細構成を説明するための拡大図である。
【図６】本発明の実施形態３の表示装置における詳細構成を説明するための拡大図である。
【図７】本発明の実施形態４の表示装置における詳細構成を説明するための拡大図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１５】
〈実施形態１〉
図１は本発明の実施形態１の表示装置の全体構成を説明するための図であり、以下、図１に基づいて、実施形態１の表示装置の全体構成を説明する。ただし、図１において、Ｘ、ＹはそれぞれＸ軸、Ｙ軸を示し、ｋは任意の自然数でありゲート線数に対応する。なお、以下の説明では、画素電極と共通電極とが同一の透明基板上に形成されるＩＰＳ方式の液晶表示装置に本願発明を適用した場合について説明するが、画素電極と共通電極とが異なる透明基板に形成されるＶＡ方式等の他の液晶表示装置にも適用可能である。また、有機ＥＬ表示装置等の自発光型の表示装置にも適用可能である。
【００１６】
図１に示す実施形態１の表示装置は画素電極等が形成される図示しない第１基板と、カラーフィルタやブラックマトリクス（遮光膜）が形成され、第１基板に対向して配置される図示しない第２基板と、第１基板と第２基板とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、この液晶表示パネルＰＮＬと光源となる図示しないバックライトユニットとを組み合わせることにより、液晶表示装置が構成されている。第１基板と第２基板との固定及び液晶の封止は、第２基板の周辺部に環状に塗布された図示しないシール材で固定され、液晶も封止される構成となっている。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記す。
【００１７】
第１基板及び第２基板としては、例えば周知のガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。たとえば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１８】
また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
【００１９】
また、実施形態１の液晶表示装置では第１基板の液晶側の面であって表示領域ＡＲ内には、図中Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬが形成されている。また、図中Ｙ方向に延在しＸ方向に並設される図示しないドレイン線が形成されている。ドレイン線とゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されるようになる。また、第２基板の画素の領域には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの図示しないカラーフィルタが形成される構成となっており、このＲＧＢの各画素でカラー表示用の単位画素を形成する構成となっている。なお、画素の構成については後に詳述する。
【００２０】
また、実施形態１の液晶表示装置では、表示領域ＡＲの図中の上側領域に形成される各ゲート線ＧＬはその右端において図示しないシール材を越えて延在され、液晶表示パネルＰＮＬの図中右側の額縁領域ＦＡに形成される接続配線ＧＰＬを介して駆動回路ＬＤＲの有する走査信号駆動回路（ゲートドライバ）の一つの出力端子に接続されている。一方、表示領域ＡＲの図中の下側領域に形成される各ゲート線ＧＬはその左端において図示しないシール材を越えて延在され、液晶表示パネルＰＮＬの図中左側の額縁領域ＦＡに形成される接続配線ＧＰＬを介して走査信号駆動回路の一つの出力端子に接続されている。さらには、図示しないドレイン線はその下端において図示しないシール材を越えて延在され、映像信号駆動回路（ドレインドライバ）の一つの出力端子に接続されている。また、実施形態１の液晶表示装置では、駆動回路ＬＤＲは後に詳述する図示しない短絡スイッチを制御する制御信号を生成する短絡スイッチ駆動回路も備える構成となっており、該制御信号も液晶表示パネルＰＮＬに入力される構成となっている。なお、ＩＰＳ方式の液晶表示装置では、ゲート線ＧＬと接続配線ＧＰＬとは同層の金属薄膜で形成されることが一般的であるが、本明細書中においては、表示領域ＡＲ内の部分をゲート線ＧＬ、表示領域ＡＲ外の部分を接続配線ＧＰＬと記す。
【００２１】
なお、実施形態１の液晶表示装置では、フレキシブルプリント基板に駆動回路ＬＤＲを搭載し、該フレキシブルプリント基板を介して走査信号（ゲート信号）及び映像信号（ドレイン信号）並びに制御信号が入力される構成となっている。ただし、本願発明は、この構成に限定されることはなく、フレキシブルプリント基板又は液晶表示パネルＰＮＬのいずれかに映像信号駆動回路及び走査線駆動回路並びに短絡スイッチ駆動回路を搭載する構成であってもよい。
【００２２】
図２は本発明の実施形態１の表示装置における詳細構成を説明するための拡大図であり、特に、図１に示す液晶表示パネルの下側領域の拡大図である。ただし、図２に示す表示装置は、短絡スイッチＳＷ及び制御線ＣＳＬを除く他の構成は、従来の液晶表示装置と同様の構成である。従って、以下の説明では、短絡スイッチＳＷ及び制御線ＣＳＬについて詳細に説明する。なお、図中におけるｎ、ｍは任意の自然数である。
【００２３】
図２に示すように、実施形態１の表示装置では、ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域に点線で示す画素ＰＡが形成されており、各画素ＰＡは等価回路で示している。各画素ＰＡは、ゲート線ＧＬからのゲート信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからのドレイン信号が供給される画素電極と基準となる共通信号ＣＯＭが供給される共通電極とで形成される画素容量Ｃｓｔと、薄膜トランジスタＴＦＴのゲート容量Ｃｇｓとを備える構成となっている。
【００２４】
マトリクス状に配列される画素ＰＡの内、Ｙ軸方向に配列される画素ＰＡの薄膜トランジスタＴＦＴのドレイン端子は、当該画素ＰＡの図中左側に形成され、Ｙ軸方向に伸延するドレイン線ＤＬに接続される構成となっている。従って、図中の１列目の各画素ＰＡの薄膜トランジスタＴＦＴのドレイン端子は、ドレイン信号Ｄｍ−２が入力される１本のドレイン線ＤＬに接続される。同様にして、図中２列目の各画素ＰＡの薄膜トランジスタＴＦＴのドレイン端子はドレイン信号Ｄｍ−１が入力されるドレイン線ＤＬに接続され、図中３列目の各画素ＰＡの薄膜トランジスタＴＦＴのドレイン端子はドレイン信号Ｄｍが入力されるドレイン線ＤＬに接続される。
【００２５】
また、Ｘ軸方向に配列される画素ＰＡの薄膜トランジスタＴＦＴのゲート端子は、当該画素ＰＡの図中下側に形成され、Ｘ軸方向に伸延するゲート線ＧＬに接続される構成となっている。従って、図中の最上段（１行目）の各画素ＰＡの薄膜トランジスタＴＦＴのゲート端子は、ゲート信号Ｄｎ−１が入力される１本のゲート線ＧＬに接続される。同様にして、図中２行目の各画素ＰＡの薄膜トランジスタＴＦＴのゲート端子はゲート信号Ｄｎが入力されるゲート線ＧＬに接続され、図中３行目の各画素ＰＡの薄膜トランジスタＴＦＴのゲート端子はゲート信号Ｄｎ＋１が入力されるゲート線ＧＬに接続される。このとき、実施形態１においては、各ゲート線ＧＬに入力されるゲート信号Ｇｎ−１〜Ｇｎ＋１は、接続配線ＧＰＬを介して表示領域ＡＲ内に形成されるゲート線ＧＬに入力される。
【００２６】
また、実施形態１の液晶表示装置では、表示領域ＡＲを除く領域として、表示領域ＡＲの外側領域（額縁領域ＦＡ）に例えば周知の薄膜トランジスタからなる短絡スイッチＳＷが配置されている。各短絡スイッチＳＷは図中上側から下側方向に並設されるゲート線ＧＬ（接続配線ＧＰＬ）毎に配置される構成となっており、特に実施形態１では、Ｙ軸方向に隣接するゲート線ＧＬとの間に各短絡スイッチＳＷが配置され、隣接するゲート線ＧＬ間の短絡と開放を制御する構成となっている。例えば、ゲート信号Ｇｎ−１が入力されるゲート線ＧＬとゲート信号Ｇｎが入力されるゲート線ＧＬとの間に配置される短絡スイッチＳＷでは、当該短絡スイッチＳＷを構成する薄膜トランジスタのドレイン端子にゲート信号Ｇｎ−１が入力されるゲート線ＧＬが接続され、ソース端子にゲート信号Ｇｎが入力されるゲート線ＧＬが接続されている。同様にして、ゲート信号Ｇｎが入力されるゲート線ＧＬとゲート信号Ｇｎ＋１が入力されるゲート線ＧＬとの間に配置される短絡スイッチＳＷでは、当該短絡スイッチＳＷのドレイン端子にゲート信号Ｇｎが入力されるゲート線ＧＬが接続され、ソース端子にゲート信号Ｇｎ＋１が入力されるゲート線ＧＬが接続されている。
【００２７】
また、各短絡スイッチＳＷを構成する薄膜トランジスタのゲート端子は制御信号ＣＮＴが入力される１本の制御線ＣＳＬに接続されており、この制御信号ＣＮＴにより全ての短絡スイッチＳＷの短絡と開放とが制御される構成となっている。従って、実施形態１の表示装置では、短絡スイッチＳＷの短絡時には全てのゲート線ＧＬの電圧レベルが同じ電圧レベルとなり、開放時には各ゲート線ＧＬに接続される接続配線ＧＰＬによって入力される電圧レベルとなる。
【００２８】
次に、図３に本発明の実施形態１の表示装置におけるゲート信号と制御信号の波形タイミングを、図４に図３に示す波形タイミング図の拡大図を示し、以下、図１〜図４に基づいて、実施形態１の表示装置の動作を説明する。ただし、以下の説明では、ゲート信号及び制御信号がハイ（ｈｉｇｈ）レベルの時に薄膜トランジスタＴＦＴ及び短絡スイッチＳＷがオン動作となる場合について説明する。また、図３においては、ゲート信号のハイ期間と制御信号のハイ期間とが同じ場合について説明するが、制御信号のハイ期間は後述するように、ゲート信号のハイ期間よりも短い期間でよい。
【００２９】
図３に示すように、１フレーム期間内の時刻ｔ０〜ｔ１の期間において、ハイ状態となり他の期間はロー状態となるゲート信号Ｇ１が第１番目のゲート線ＧＬに入力され、このゲート信号のハイ期間に薄膜トランジスタＴＦＴがオン状態となり、ドレイン線ＤＬに出力されるドレイン信号が薄膜トランジスタＴＦＴを介して各画素容量Ｃｓｔに書き込まれる。
【００３０】
次の時刻ｔ１〜ｔ２の期間においては、制御信号ＣＳＬがロー状態からハイ状態となり、短絡スイッチＳＷがオン状態となる。ここで、実施形態１においては、全ての短絡スイッチＳＷに同じ制御信号ＣＳＬが入力される構成となっているので、全ての短絡スイッチＳＷがオン状態となり、全てのゲート線ＧＬが短絡スイッチＳＷを介して接続される。このとき、図３から明らかなように、ゲート信号Ｇ１が入力されたゲート線ＧＬを除く他のゲート線Ｇ２〜Ｇｋはロー状態となっているので、短絡スイッチＳＷのオン動作すなわち短絡動作によりゲート線Ｇ１の信号レベルは直ちにロー状態となる。
【００３１】
このときの動作を図４に示す拡大図に基づいて詳細に説明する。ただし、図４に示すゲート信号Ｇ１は図２に示すように接続配線ＧＰＬの入力側に入力される信号すなわち走査線駆動回路の出力を示し、ゲート信号Ｇ１’はゲート線ＧＬの入力端すなわち接続配線とＧＰＬとゲート線ＧＬとが接続される部分での信号を示す。
【００３２】
図２に示すように、ゲート線ＧＬの入力端においては接続配線ＧＰＬの配線抵抗Ｒや図示しない寄生容量が存在すると共に、ゲート配線ＧＬに起因する寄生容量等も存在する。このために、図４に示すように、走査線駆動回路から出力されるゲート信号Ｇ１は矩形状のパルス信号となっているが、パルス信号の立ち上がりエッジ（時刻ｔ０）及び立ち下がりエッジ（時刻ｔ１）では配線抵抗Ｒ及び寄生容量に起因する波形歪み（いわゆる、波形なまり）が生じることとなる。ここで、時刻ｔ１における波形なまりは、フィードスルー電圧の差を生じさせる大きな原因となっている。例えば、時刻ｔ１にゲート信号Ｇ１が立ち下がった場合であっても、ゲート線ＧＬの入力端におけるゲート信号（図４中にＧ１’で示す。）は、前述する寄生容量に充電される電荷を放電させるために時刻ｔ１から時刻ｔ６に点線で示すように、所定の時定数の波形なまりが生じることとなる。
【００３３】
実施形態１では、ゲート信号Ｇ１の立ち下がりに同期して制御信号ＣＮＴが入力され、ゲート線ＧＬと接続配線ＧＰＬとの接続部分に配置される短絡スイッチＳＷがオン状態（短絡状態）となる。このとき、図３から明らかなように、他のゲート線ＧＬの電圧レベルはローレベルとなっている。従って、図４に示すように、時刻ｔ５における短絡スイッチＳＷの短絡動作により、第１のゲート線ＧＬの入力端における電圧レベルは波形なまりの影響を受けることなくローレベルとなる。特に、実施形態１では、ゲート信号Ｇ１の立ち下がり時刻ｔ０よりも微少時間Δｔだけ立ち上がりが早い時刻ｔ５となっている。このとき、時刻ｔ５〜ｔ１の期間、ゲート線ＧＬの入力端には接続配線ＧＰＬを介してハイレベルの電圧が供給されることとなるが、接続配線ＧＰＬの配線抵抗Ｒによりゲート線ＧＬの入力端はローレベルとなる。
【００３４】
これにより、実施形態１の表示装置では、ゲート線ＧＬと駆動回路ＬＤＲとを接続する接続配線ＧＰＬの長さが異なる場合であっても、接続配線ＧＰＬの配線長が異なることに伴うゲート信号の波形歪み（波形なまり）を大幅に改善することが可能となる。その結果、ゲート毎に異なるフィードスルー電圧の差を減少させ、ゲート線毎に輝度が異なることにより生じるスジ状のムラやフリッカ等を防止でき、画質を向上させることができる。なお、実施形態１では、時刻ｔ１よりも早い時刻ｔ５に短絡スイッチＳＷを短絡させる構成としたが、これに限定されることはなく、時刻ｔ６よりも前の時刻に短絡スイッチＳＷを短絡させることにより、前述する効果を得ることが可能となる。
【００３５】
特に、実施形態１の表示装置では、表示領域ＡＲを除く領域に短絡スイッチＳＷを形成しているので、開口率を低下させることはない。なお、表示領域ＡＲ内に短絡スイッチＳＷを設けることも可能である。
【００３６】
〈実施形態２〉
図５は本発明の実施形態２の表示装置における詳細構成を説明するための拡大図である。ただし、図５に示す表示装置は、短絡スイッチＳＷを除く他の構成は、実施形態１の液晶表示装置と同様の構成である。従って、以下の説明では、短絡スイッチＳＷについて詳細に説明する。
【００３７】
図５に示すように、実施形態２の表示装置では、接続配線ＧＰＬとゲート線ＧＬとの接続側に短絡スイッチＳＷを形成すると共に、並設されるゲート線ＧＬの開放端側にも各ゲート線ＧＬとの間に短絡スイッチＳＷを形成する構成としている。この短絡スイッチＳＷの制御信号ＣＮＴは実施形態１と同様にゲート信号の立ち下がりに同期した信号となっている。このような構成とすることにより、前述する実施形態１の効果に加え、実施形態２の表示装置では、ゲート線ＧＬの配線抵抗及び該ゲート線ＧＬの配線容量並びに該ゲート線ＧＬに接続される薄膜トランジスタＴＦＴのゲート容量Ｃｇｓに起因するゲート線ＧＬでの波形歪み（波形なまり）を大幅に低減させることができるという格別の効果を得ることができる。その結果、実施形態２の表示装置では、ゲート線の延在方向すなわちゲート線の延在方向（Ｘ軸方向）毎に対するフィードスルー電圧の差を減少させ、接続配線ＧＰＬの接続側と開放側で輝度が異なることにより生じるスジ状のムラやフリッカ等を防止でき、画質をさらに向上させることができる。
【００３８】
〈実施形態３〉
図６は本発明の実施形態３の表示装置における詳細構成を説明するための拡大図である。ただし、図６に示す表示装置は、短絡スイッチＳＷを除く他の構成は、実施形態１の液晶表示装置と同様の構成である。従って、以下の説明においても、短絡スイッチＳＷについて詳細に説明する。
【００３９】
図６に示すように、実施形態３の短絡スイッチＳＷにおいても、実施形態１と同様に、Ｘ軸方向に延在しＹ軸方向に並設されるゲート線ＧＬの内で、Ｙ軸方向に隣接するゲート線ＧＬの間を短絡スイッチＳＷにより適宜短絡させる構成となっている。このとき、実施形態３では、短絡スイッチＳＷが２つの短絡スイッチ群にグループ分けされており、短絡スイッチ群毎に短絡と開放とが制御される構成となっている。図６から明らかなように、実施形態３では、ゲート信号Ｇｎ−１が入力されるゲート線ＧＬとゲート信号Ｇｎが入力されるゲート線ＧＬとを短絡する短絡スイッチＳＷを含む第１の短絡スイッチ群と、ゲート信号Ｇｎが入力されるゲート線ＧＬとゲート信号Ｇｎ＋１が入力されるゲート線ＧＬとを短絡する短絡スイッチＳＷを含む第２の短絡スイッチ群との２つの短絡スイッチ群に分割されている。このとき、第１の短絡スイッチ群の短絡スイッチＳＷのゲート端子には制御線ＣＳＬ１を介して制御信号ＣＮＴ１が入力され、第２の短絡スイッチ群の短絡スイッチＳＷのゲート端子には制御線ＣＳＬ２を介して制御信号ＣＮＴ２が入力される。また、制御信号ＣＮＴ１と制御信号ＣＮＴ２とは同相の制御信号であり、それぞれ別々の短絡スイッチ駆動回路出力に接続されている。
【００４０】
このような構成とすることにより、前述する実施形態１の効果に加えて、実施形態３の絵表示装置では、短絡スイッチ駆動回路の出力段の出力容量を小さくすることが可能となるので、短絡スイッチ駆動回路を小型化できると共に、制御線ＣＳＬ１、ＣＳＬ２の配線抵抗及び寄生容量に伴う制御信号の波形歪み（波形なまり）を低減できるという格別の効果を得ることができる。
【００４１】
〈実施形態４〉
図７は本発明の実施形態４の表示装置における詳細構成を説明するための拡大図である。ただし、図７に示す表示装置は、短絡スイッチＳＷが接続されるゲート線と、制御信号の出力を除く他の構成は、実施形態３の液晶表示装置と同様の構成である。従って、以下の説明においては、短絡スイッチＳＷとゲート線との接続構成及び制御信号について詳細に説明する。
【００４２】
図７に示すように、実施形態４の表示装置は、実施形態３と同様に、短絡スイッチＳＷが２つの短絡スイッチ群に分かれており、一方の第１の短絡スイッチ群の各短絡スイッチＳＷのゲート端子には制御線ＣＳＬ１を介して制御信号ＣＮＴ１が入力される。また、他方の短絡スイッチ群の各短絡スイッチＳＷのゲート端子には制御線ＣＳＬ２を介して制御信号ＣＮＴ２が入力される。このとき、例えば制御信号ＣＮＴ１は奇数行目のゲート信号の立ち下がりに同期すると共に、制御信号ＣＮＴ２は偶数行目のゲート信号の立ち下がりに同期する構成となっている。
【００４３】
また、Ｙ軸方向に並設されるゲート線ＧＬの内で、Ｙ軸方向に隣接しない画素ＰＡに対応したゲート線ＧＬすなわち隣接しないゲート線ＧＬを短絡する構成となっている。例えば、ゲート信号Ｇｎ−２が入力されるゲート線ＧＬにドレイン端子が接続される短絡スイッチＳＷでは、そのソース端子はゲート信号Ｇｎが入力されるゲート線ＧＬに接続されている。同様にして、ゲート信号Ｇｎ−１が入力されるゲート線ＧＬにドレイン端子が接続される短絡スイッチＳＷでは、そのソース端子はゲート信号Ｇｎ＋１が入力されるゲート線ＧＬに接続されている。
【００４４】
このような構成とすることにより、Ｙ軸方向に隣接する画素のゲート線ＧＰＬに供給されるゲート信号の内で、例えばゲート信号Ｇｎ−２の立ち下がりと、次のゲート信号Ｇｎ−１の立ち上がりとが一致するような場合であっても、本願発明を適用することができるので、実施形態１と同様の効果が得られると共に、実施形態４と同様の効果を得ることができる。
【００４５】
なお、本実施形態では、短絡スイッチＳＷとして、薄膜トランジスタを用いる構成としたが、これに限定されることはなく、他のスイッチ素子を用いてもよい。
【００４６】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００４７】
ＰＮＬ……液晶表示パネル、ＡＲ……表示領域、ＧＬ……ゲート線、ＧＰＬ……接続配線
ＬＤＲ……駆動回路、ＦＡ……額縁領域、ＰＡ……画素、ＴＦＴ……薄膜トランジスタ
ＤＬ……ドレイン線、Ｃｓｔ……画素容量、Ｃｇｓ……ゲート容量
ＣＳＬ、ＣＳＬ１、ＣＳＬ２……制御線、ＳＷ……短絡スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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