(57)【要約】【課題】本発明は、積層セラミックキャパシタ及びその製造方法に関する。【解決手段】本発明の実施例によると、ｔｄの厚さを有する誘電体層と、前記誘電体層を介して互いに対向するｔｅの厚さを有する第１内部電極及び前記第１内部電極と同一の厚さを有する第２内部電極とが一対以上交互に積層されて形成されたキャパシタ本体と、前記キャパシタ本体の上面及び下面のうち少なくとも一面に誘電体物質層がｔｃの厚さを有するように積層されて形成された保護層と、を含み、前記第１内部電極と前記第２内部電極が互いに対向する領域の端部から前記キャパシタ本体の側端部までの厚さをａとするとき、下記式１を満足させる積層セラミックキャパシタ及びその製造方法を提供する。  １０＜ｔｃ／（ｔｅ＋ｔｄ）＜３０【選択図】図３
2011135035.tif 000002
【特許請求の範囲】
【請求項１】
ｔｄの厚さを有する誘電体層と、前記誘電体層を介して互いに対向するｔｅの厚さを有する第１内部電極及び前記第１内部電極と同一の厚さを有する第２内部電極とが一対以上交互に積層されて形成されたキャパシタ本体と、
前記キャパシタ本体の上面及び下面のうち少なくとも一面に誘電体物質層がｔｃの厚さを有するように積層されて形成された保護層と、を含み、
下記式１を満足させる積層セラミックキャパシタ。
［数１］
１０＜ｔｃ／（ｔｅ＋ｔｄ）＜３０
【請求項２】
前記第１内部電極と前記第２内部電極が互いに対向する領域の端部から前記キャパシタ本体の側端部までの厚さをａとするとき、下記式２を満足させる請求項１に記載の積層セラミックキャパシタ。
［数２］
０．２＜ｔｃ／ａ＜０．８
【請求項３】
前記誘電体層の積層数は、１００〜１０００であることを特徴とする請求項１または２に記載の積層セラミックキャパシタ。
【請求項４】
ｔｄの厚さを有する誘電体層と、前記誘電体層を介して互いに対向するようにｔｅの厚さを有する第１内部電極及び前記第１内部電極と同一の厚さを有する第２内部電極とを一対以上交互に積層してキャパシタ本体を形成するステップと、
前記キャパシタ本体の上面及び下面のうち少なくとも一面に誘電体物質層がｔｃの厚さを有するように第２誘電体層を積層して保護層を形成するステップと、
前記キャパシタ本体を加圧するステップと、
前記キャパシタ本体を焼成するステップと、
を含み、
下記式１を満足させる積層セラミックキャパシタの製造方法。
［数１］
１０＜ｔｃ／（ｔｅ＋ｔｄ）＜３０
【請求項５】
前記第１内部電極と前記第２内部電極が互いに対向する領域の端部から前記キャパシタ本体の側端部までの厚さをａとするとき、下記式２を満足させる請求項４に記載の積層セラミックキャパシタの製造方法。
［数２］
０．２＜ｔｃ／ａ＜０．８
【請求項６】
前記キャパシタ本体を形成するステップにおいて、
前記誘電体層の積層数は、１００〜１０００であることを特徴とする請求項４または５に記載の積層セラミックキャパシタの製造方法。
【請求項７】
前記加圧ステップと前記焼成ステップとの間に、個別単位を形成するように前記キャパシタ本体を切断するステップをさらに含むことを特徴とする請求項４から６の何れか１項に記載の積層セラミックキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びその製造方法に関し、より詳しくは、安定した静電容量を確保し、且つ熱膨張係数の差によるクラック（ｃｒａｃｋ）及びデラミネーションを防止することができる積層セラミックキャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、多層セラミックキャパシタは、複数のセラミック誘電体シートと該複数のセラミック誘電体シートの間に挿入された内部電極とを含む。このような多層セラミックキャパシタは、小型でありながらも、高い静電容量を具現することができ、基板上に容易に実装できるため、多様な電子装置の容量性部品として広く使用されている。
【０００３】
最近、電子製品の小型化と多機能化により、チップ部品も小型化及び高機能化される傾向であるため、多層セラミックキャパシタも小型で高容量の製品が要求されている。従って、近年は誘電体層の厚さが２μｍ以下で、かつ積層数が５００層以上の積層セラミックキャパシタが製造されている。
【０００４】
ところで、このようなセラミック誘電体層の薄膜化と高積層化により内部電極層が占める体積比率が増加し、焼成及びリフローソルダリング等による回路基板への実装工程等で加えられる熱衝撃により、セラミック積層体にクラックまたは絶縁破壊が発生するという問題がある。
【０００５】
具体的に、クラックとは、セラミック層と内部電極層を形成する材料の熱膨張係数の差による応力がセラミック積層体に作用して発生することを意味し、特に、積層セラミックキャパシタの上部及び下部の両側縁に多く発生するようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような問題点を解決するためになされたもので、本発明の目的は、安定した静電容量を確保し、且つ熱膨張係数の差によるセラミック積層体のクラック及びデラミネーションを効果的に防止することができる積層セラミックキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例による積層セラミックキャパシタは、ｔｄの厚さを有する誘電体層と、上記誘電体層を介して互いに対向するｔｅの厚さを有する第１内部電極及び上記第１内部電極と同一の厚さを有する第２内部電極とが一対以上交互に積層されて形成されたキャパシタ本体と、上記キャパシタ本体の上面及び下面のうち少なくとも一面に誘電体物質層がｔｃの厚さを有するように積層されて形成された保護層と、を含み、下記式１を満足させる。
【０００８】
［数１］
１０＜ｔｃ／（ｔｅ＋ｔｄ）＜３０
【０００９】
ここで、上記第１内部電極と上記第２内部電極が互いに対向する領域の端部から上記キャパシタ本体の側端部までの厚さをａとするとき、上記積層セラミックキャパシタは、下記式２を満足させることもできる。
【００１０】
［数２］
０．２＜ｔｃ／ａ＜０．８
【００１１】
ここで、上記誘電体層の積層数は、１００〜１０００であることができる。
【００１２】
本発明の他の実施例による積層セラミックキャパシタの製造方法は、ｔｄの厚さを有する誘電体層と、上記誘電体層を介して互いに対向するようにｔｅの厚さを有する第１内部電極及び上記第１内部電極と同一の厚さを有する第２内部電極とを一対以上交互に積層してキャパシタ本体を形成するステップと、上記キャパシタ本体の上面及び下面のうち少なくとも一面に誘電体物質層がｔｃの厚さを有するように第２誘電体層を積層して保護層を形成するステップと、上記キャパシタ本体を加圧するステップと、上記キャパシタ本体を焼成するステップと、を含み、下記式１を満足させる。
【００１３】
［数１］
１０＜ｔｃ／（ｔｅ＋ｔｄ）＜３０
【００１４】
ここで、上記第１内部電極と上記第２内部電極が互いに対向する領域の端部から上記キャパシタ本体の側端部までの厚さをａとするとき、上記積層セラミックキャパシタの製造方法は、下記式２を満足させることもできる。
【００１５】
［数２］
０．２＜ｔｃ／ａ＜０．８
【００１６】
上記キャパシタ本体を形成するステップにおいて、上記誘電体層の積層数は１００〜１０００であることができる。
【００１７】
上記加圧ステップと上記焼成ステップとの間に、個別単位を形成するように上記キャパシタ本体を切断するステップをさらに含むことができる。
【発明の効果】
【００１８】
本発明の実施例によると、安定した静電容量を確保し、且つ熱膨張係数の差によるクラック及びデラミネーションを防止することができる積層セラミックキャパシタ及びその製造方法を提供することができる。
【００１９】
また、本発明の実施例によると、積層セラミックキャパシタの信頼性と誘電体物質層の厚さとの相関関係を提示することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例による積層セラミックキャパシタを概略的に示した斜視図である。
【図２】図１のＡ−Ａ'に沿って切断した断面図である。
【図３】図１のＢ−Ｂ'に沿って切断した断面図である。
【図４ａ】本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【図４ｂ】本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【図４ｃ】本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【発明を実施するための形態】
【００２１】
以下、添付された図面を参照して本発明が属する技術分野において通常の知識を有する者が本発明を容易に実施することができるように好ましい実施例を詳しく説明する。但し、本発明を説明するに当たって、関連する公知機能または構成についての具体的な説明が本発明の旨を不明確にする虞があると判断される場合はその詳細な説明を省略する。
【００２２】
また、類似した機能及び作用をする部分については、図面全体において同一の符号を使用する。
【００２３】
なお、明細書全般において、ある部分が他の部分と「連結」されているというのは、「直接的に連結」されている場合だけでなく、その中間に他の素子を介して「間接的に連結」されている場合も含む。また、ある構成要素を「含む」というのは、反対の記載が特に無ければ、他の構成要素を除くのではなく、他の構成要素をさらに含むことができるということを意味する。
【００２４】
以下では、図１から図４ｃを参照し、本発明の実施例による積層セラミックキャパシタ及びその主要製造工程について説明する。
【００２５】
図１は、本発明の実施例による積層セラミックキャパシタを概略的に示した斜視図であり、図２は、図１のＡ−Ａ'に沿って切断した断面図であり、図３は、図１のＢ−Ｂ'に沿って切断した断面図であり、図４ａ〜図４ｃは、本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【００２６】
図１を参照すると、本発明の一実施例による積層セラミックキャパシタは、キャパシタ本体１と外部電極２とを含むことができる。
【００２７】
上記キャパシタ本体１は、その内部に複数のｔｄの厚さを有する誘電体層６が積層され、複数の上記誘電体層６を介してｔｅの厚さを有する第１内部電極４ａと第２内部電極４ｂとが互いに対向するように交互に積層されることができる。この際、誘電体層６はチタン酸バリウム（Ｂａ２ＴｉＯ３）を利用して形成されることができ、第１及び第２内部電極４ａ、４ｂはニッケル（Ｎｉ）、タングステン（Ｗ）、またはコバルト（Ｃｏ）等を利用して形成されることができる。
【００２８】
上記外部電極２は、上記キャパシタ本体１の両側面に形成されることができる。上記外部電極２は、上記キャパシタ本体１の外表面に露出した第１及び第２内部電極４ａ、４ｂと電気的に連結されるように形成されることで外部端子の役割をすることができる。この際、上記外部電極２は、銅（Ｃｕ）により形成されることができる。
【００２９】
図２及び図３を参照すると、本発明の一実施例による積層セラミックキャパシタは、内部に誘電体層６と第１及び第２内部電極４ａ、４ｂとが交互に積層された有効層２０を含むことができる。また、上記有効層２０の上面及び下面には、誘電体物質層が積層されて形成された保護層１０を含むことができる。
【００３０】
上記保護層１０は、上記有効層２０の上面及び下面のうち少なくとも一面、好ましくは、上面及び下面に同一の厚さを有するように複数の誘電体物質層が連続積層して形成されることによって、上記有効層２０を外部の衝撃等から保護することができる。
【００３１】
上記有効層２０の第１及び第２内部電極４ａ、４ｂがニッケル（Ｎｉ）で形成された場合、その熱膨張係数は約１３×１０−６／℃であり、セラミックで形成された誘電体層６の熱膨張係数は約８×１０−６／℃となる。このような誘電体層６と内部電極４との間の熱膨張係数の差により、焼成及びリフローソルダリング等による回路基板への実装工程等で熱衝撃が加えられる場合、誘電体層６には応力が加えられるようになる。従って、熱衝撃を受けるとき、応力によって誘電体層６にクラック及びデラミネーション等の内部構造に欠陥が発生し、耐熱特性、耐湿特性が低下して、製品の信頼性が低下する可能性が高い。
【００３２】
ここで、第１及び第２内部電極４ａ、４ｂの厚さに比べて保護層１０の厚さの比が大きいほど、熱膨張係数の差による焼成収縮率の差が大きくなり、内部構造の欠陥の可能性はさらに増加する。
【００３３】
従って、図２に示したように、本発明の一実施例による積層セラミックキャパシタにおいては、第１内部電極４ａまたは第２内部電極４ｂと有効層２０とが成す１層当たりの保護層１０の厚さの比（ｔｃ／（ｔｅ＋ｔｄ））を１０〜３０と従来より薄く製作した。このように、保護層１０が従来より薄くなることによって積層数も増加させ、さらに静電容量も増大させることができる。
【００３４】
また、積層セラミックキャパシタの側端部に比べて保護層１０の厚さの比を０．２〜０．８と、従来より薄く製作した。このように、保護層１０が従来より薄くなることによって積層数も増加させ、さらに静電容量も増大させることができる。
【００３５】
一方、積層セラミックキャパシタの静電容量は、第１及び第２内部電極４ａ、４ｂの間に位置する誘電体層６の厚さに反比例するため、外側部の誘電体物質層の厚さｔｃが薄くなるほど、積層セラミックキャパシタの静電容量は増加するようになる。また、誘電体層６の厚さを厚く形成する外側部の厚さａが薄くなるほど、積層セラミックキャパシタの静電容量は増加するようになる。
【００３６】
安定した静電容量を確保し、且つ熱衝撃によるクラック及びデラミネーション現象も防止することが重要であるため、第１内部電極４ａまたは第２内部電極４ｂと有効層２０とが成す１層に比べて保護層１０の誘電体物質層の厚さｔｃをどれほど厚く形成するか、または、保護層１０の誘電体物質層の厚さｔｃを外側部の厚さａに比べてどれほど厚く形成するかを試験を通じて決めることができる。
【００３７】
【表１】
2011135035.tif 000003
【００３８】
【表２】
2011135035.tif 000004
【００３９】
表１は、積層セラミックキャパシタの１層当たりの保護層１０の厚さの比に対して、積層数、静電容量、及びクラックの発生数を測定した結果である。
【００４０】
表２は、積層セラミックキャパシタの側端部の厚さの比に対して、積層数、静電容量、及びクラックの発生数を測定した結果である。
【００４１】
上記表１及び表２を参照すると、積層セラミックキャパシタの１層当たりの保護層１０の厚さの比が１０から３０の範囲である場合、クラックが発生せず、静電容量も従来に比べて５％〜１０％増加したことが分かる。
【００４２】
一方、側端部に比べた保護層１０の厚さの比が０．２〜０．８の範囲である場合、クラックが発生せず、静電容量も従来に比べて５％〜１０％増加したことが分かる。また、減少するにつれても、製品信頼性に影響を及ぼすことが分かる。
【００４３】
これに対し、積層セラミックキャパシタの１層当たりの保護層１０の厚さの比が３５以上、積層セラミックキャパシタの側端部に比べた保護層１０の厚さの比が０．９以上と厚い場合、クラックが発生し、積層セラミックキャパシタの１層当たりの保護層１０の厚さの比が５以下、積層セラミックキャパシタの側端部に比べた保護層１０の厚さの比が０．１以下と薄い場合、内部電極の保護機能が確実に具現されず、耐湿特性等の低下によりクラックが発生し、信頼性が低下する原因となる。
【実施例】
【００４４】
図４ａのように、キャパシタ本体１の誘電体層６は、バインダー、可塑剤及び残量の誘電体物質を含むように形成する。上記の構成物質を含むスラリーを成型して得られた誘電体層６に導電性内部電極４を印刷した。積層セラミックキャパシタの１層当たりの保護層１０の厚さの比は１０〜３０の範囲であり、また、側端部に比べた保護層１０の厚さの比は０．２〜０．８の範囲になるように多様に変更した。次いで、一定温度で図４ｂのように加圧し、図４ｃのように切断した後、外部電極の付着、焼成及びめっき工程を行って積層セラミックキャパシタを製作した。
【００４５】
上記したように、本発明の実施例によると、安定した静電容量を確保し、且つ熱膨張係数の差によるクラック及びデラミネーションを防止することができる積層セラミックキャパシタ及びその製造方法を提供することができる。
【００４６】
また、積層セラミックキャパシタの信頼性と誘電体物質層の厚さとの相関関係を提示することができる。
【００４７】
本発明は、上述した実施例及び添付された図面によって限定されるものではなく、本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明である。
【符号の説明】
【００４８】
１    キャパシタ本体
２    外部電極
４ａ、４ｂ    内部電極
６    誘電体層
１０    保護層
２０    有効層
【図１】
2011135035.tif 000005
【図２】
2011135035.tif 000006
【図３】
2011135035.tif 000007
【図４ａ】
2011135035.tif 000008
【図４ｂ】
2011135035.tif 000009
【図４ｃ】
2011135035.tif 000010