(57)【要約】【課題】半導体記憶装置において、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することを目的とする。【解決手段】各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、リード時に選択される前記第１のワード線を駆動する第１のドライバと、ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、前記第１及び第２のドライバは、互いに異なる駆動能力を有するように構成する。【選択図】図５
2011008858.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、
リード時に選択される前記第１のワード線を駆動する第１のドライバと、
ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、
前記第１及び第２のドライバは、互いに異なる駆動能力を有する、半導体記憶装置。
【請求項２】
前記第１のドライバの駆動能力は、前記第２のドライバの駆動能力より大きい、請求項１記載の半導体記憶装置。
【請求項３】
前記第１のドライバの占有面積は、前記第２のドライバの占有面積より大きく、
前記占有面積とは、前記半導体記憶装置が形成される基準面に対して垂直な方向から見た場合の平面図上の面積である、請求項２記載の半導体記憶装置。
【請求項４】
前記第１のドライバの駆動能力は、前記半導体記憶装置の動作速度に応じて設定されている、請求項１乃至３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１のワード線は２以上の分割ワード線に分割され、
前記第１のドライバは、前記第１のワード線を駆動する第３のドライバと、各分割ワード線を駆動する第４のドライバを有し、
前記第３及び第４のドライバの組み合わせの駆動能力は、前記第２のドライバの駆動能力より大きい、請求項１記載の半導体記憶装置。
【請求項６】
前記第２のドライバの駆動能力は、前記半導体記憶装置のライト動作のタイムマージンに応じて設定されている、請求項１乃至４のいずれか１項記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは、１Ｒ１Ｗ（1-Read 1-Write）−ＳＲＡＭを形成する、請求項１乃至６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に高速動作に適した半導体記憶装置に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）に内蔵されるメモリには、ＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置が含まれる。ＳＲＡＭには、リードポート及びライトポートの構成として、１Ｒ１Ｗ（1-Read 1-Write）−ＳＲＡＭや２Ｒ１Ｗ（2-Read 1-Write）−ＳＲＡＭ等が含まれる。
【０００３】
図１は、従来の２Ｒ１Ｗ−ＳＲＡＭの一例の構成を示す図である。図１において、ＢＬ＿０Ｌ，ＢＬ＿０Ｒ，ＢＬ＿１Ｌ，ＢＬ＿１Ｒはビット線（Bit Line）、ＷＬ＿０Ｌ，ＷＬ＿０Ｒ，ＷＬ＿１Ｌ，ＷＬ＿１Ｒはワード線（Word Line）、１−００，１−０１，１−１０，１−１１（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）はメモリセルアレイ１内のメモリセル、２−０Ｌ，２−０Ｒ，２−１Ｌ，２−１Ｒはワード線ＷＬ＿０Ｌ，ＷＬ＿０Ｒ，ＷＬ＿１Ｌ，ＷＬ＿１Ｒを駆動するワード線ドライバを示す。図１では説明の便宜上、メモリセルアレイ１内の４個のメモリセル１−００，１−０１，１−１０，１−１１のみを示す。各メモリセルＭＣに対して、２本のワード線ＷＬ＿ｘＬ，ＷＬ＿ｘＲ及び２本のビット線ＢＬ＿ｘＬ，ＢＬ＿ｘＲが接続されている。例えばメモリセル１−００に対しては、２本のワード線ＷＬ＿０Ｌ，ＷＬ＿０Ｒ及び２本のビット線ＢＬ＿０Ｌ，ＢＬ＿０Ｒが接続されている。ワード線ドライバ２−０Ｌ，２−０Ｒ，２−１Ｌ，２−１Ｒは、同じ構成及び同じ占有面積を有する。
【０００４】
図２は、図１のメモリセル１−００の構成を示す図である。図２中、Ｖｄｄは電源電圧、Ｖｓｓは接地電圧を示す。他のメモリセル１−０１，１−１０，１−１１は、メモリセル１−００と同じ構成を有する。メモリセル１−００は、６個のトランジスタＴｒ１〜Ｔｒ６を有する。
【０００５】
図３は、従来の１Ｒ１Ｗ−ＳＲＡＭの一例の構成を示す図である。図３において、ＢＬ＿０Ｌ，ＢＬ＿０Ｒ，ＢＬ＿１Ｌ，ＢＬ＿１Ｒはビット線（Bit Line）、ＷＬ＿０，ＷＬ＿１はワード線（Word Line）、１１−００，１１−０１，１１−１０，１１−１１（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）はメモリセルアレイ１１内のメモリセル、１２−０，１２−１はワード線ＷＬ＿０，ＷＬ＿１を駆動するワード線ドライバを示す。図３では説明の便宜上、メモリセルアレイ１１内の４個のメモリセル１１−００，１１−０１，１１−１０，１１−１１のみを示す。各メモリセルＭＣに対して、１本のワード線ＷＬ＿ｘ及び２本のビット線ＢＬ＿ｘＬ，ＢＬ＿ｘＲが接続されている。例えばメモリセル１１−００に対しては、１本のワード線ＷＬ＿０及び２本のビット線ＢＬ＿０Ｌ，ＢＬ＿０Ｒが接続されている。ワード線ドライバ１２−０，１２−１は、同じ構成及び同じ占有面積を有する。
【０００６】
図４は、図３のメモリセル１１−００の構成を示す図である。図４中、Ｖｄｄは電源電圧、Ｖｓｓは接地電圧を示す。他のメモリセル１１−０１，１１−１０，１１−１１は、メモリセル１１−００と同じ構成を有する。メモリセル１１−００は、６個のトランジスタＴｒ１１〜Ｔｒ１６を有する。
【０００７】
図２のメモリセル１−００は、図４のメモリセル１１−００と同様の構成を有し、メモリセル１−００が占有するセル面積はメモリセル１１−００が占有するセル面積と同じである。リード動作は、１本のワード線と１本のビット線の対を用いてメモリセル１−００へアクセスすることで行われる。2-Read動作の場合は２本のワード線と２本のビット線を使用し、1-Read動作の場合は１本のワード線と１本のビット線を使用する。図２のメモリセル１−００の場合、ワード線（ＷＬ＿０Ｌ又はＷＬ＿０Ｒ）にはメモリセル１−００の１つのトランスファゲート（Ｔｒ５又はＴｒ６）の容量だけが負荷としてかかるので、1-Read動作のＳＲＡＭとして動作する場合には、図３に示す１Ｒ１Ｗ−ＳＲＡＭと比較するとリード動作の消費電力を削減することができ、ワード線を駆動するワード線ドライバ２−０Ｌ，２−０Ｒの占有面積を図３のワード線ドライバ１２−０に比べて削減することができる。
【０００８】
しかし、図１及び図２に示す如き構成を有するＳＲＡＭの動作を高速化、特にリード動作を高速化するには、ワード線の電位の立ち上がりを急峻にする必要がある。そこで、ワード線の電位の立ち上がりを急峻にするため、ワード線ドライバの物理的サイズの拡大、若しくは、メモリセルアレイの分割による１個のワード線ドライバ当たりの負荷の軽減が必要となるが、いずれの対策を取った場合にもＳＲＡＭ全体の面積が増大し、ＳＲＡＭの消費電力が増大してしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２６９０２３号公報
【特許文献２】特開平５−２１８３５４号公報
【特許文献３】特開平６−２９５５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の半導体記憶装置では、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することが難しいという問題があった。
【００１１】
そこで、本発明は、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、リード時に選択される前記第１のワード線を駆動する第１のドライバと、ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、前記第１及び第２のドライバは、互いに異なる駆動能力を有する半導体記憶装置が提供される。
【発明の効果】
【００１３】
開示の半導体記憶装置によれば、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】従来の２Ｒ１Ｗ−ＳＲＡＭの一例の構成を示す図である。
【図２】図１のメモリセルの構成を示す図である。
【図３】従来の１Ｒ１Ｗ−ＳＲＡＭの一例の構成を示す図である。
【図４】図３のメモリセルの構成を示す図である。
【図５】第１実施例における半導体記憶装置の一例の構成を示す図である。
【図６】ワード線の電位を説明する図である。
【図７】ドライバ部分のレイアウトの一例を説明する平面図である。
【図８】ドライバ部分のレイアウトの他の例を説明する平面図である。
【図９】第２実施例における半導体記憶装置の一例の構成を示す図である。
【図１０】ワード線の電位を説明する図である。
【図１１】第３実施例における半導体記憶装置の一例の構成を示す図である。
【図１２】ワード線の電位を説明する図である。
【図１３】ドライバ部分のレイアウトの一例を説明する平面図である。
【図１４】ドライバ部分のレイアウトの他の例を説明する平面図である。
【発明を実施するための形態】
【００１５】
開示の半導体記憶装置では、求められる動作速度（又は、動作周波数）に応じて、リード動作で活性化するワード線ドライバのサイズと、ライト動作のみで活性化するワード線ドライバのサイズを、互いに異なるサイズに形成する。つまり、リード動作で活性化するワード線ドライバの駆動能力と、ライト動作で活性化するワード線ドライバの駆動能力は、互いに異なる駆動能力に設定される。
【００１６】
又、ワード線の分割を行う際には、リード動作で活性化するワード線にのみ分割を施すようにする。
【００１７】
このように、マルチワード線を使用する形態の中で、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することができる。
【００１８】
以下に、開示の半導体記憶装置の各実施例を図面と共に説明する。
【実施例】
【００１９】
（第１実施例）
図５は、第１実施例における半導体記憶装置の一例の構成を示す図である。本実施例では、本発明が１Ｒ１Ｗ−ＳＲＡＭに適用されている。
【００２０】
図５において、ＢＬ＿０Ｌ，ＢＬ＿０Ｒ，ＢＬ＿１Ｌ，ＢＬ＿１Ｒはビット線（Bit Line）、ＷＬ＿０Ｌ，ＷＬ＿０Ｒ，ＷＬ＿１Ｌ，ＷＬ＿１Ｒはワード線（Word Line）、２１−００，２１−０１，２１−１０，２１−１１（ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１）はメモリセルアレイ２１内のメモリセル、２２−０Ｌ，２２−０Ｒ，２２−１Ｌ，２２−１Ｒはワード線ＷＬ＿０Ｌ，ＷＬ＿０Ｒ，ＷＬ＿１Ｌ，ＷＬ＿１Ｒを駆動するワード線ドライバを示す。図５では説明の便宜上、メモリセルアレイ２１内の４個のメモリセル２１−００，２１−０１，２１−１０，２１−１１のみを示す。各メモリセルＭＣに対して、２本のワード線ＷＬ＿ｘＬ，ＷＬ＿ｘＲ及び２本のビット線ＢＬ＿ｘＬ．ＢＬ＿ｘＲが接続されている。例えばメモリセル２１−００に対しては、２本のワード線ＷＬ＿０Ｌ，ＷＬ＿０Ｒ及び２本のビット線ＢＬ＿０Ｌ，ＢＬ＿０Ｒが接続されている。ワード線ドライバ２２−０Ｌ，２２−１Ｌは、同じ構成及び同じ占有面積を有する。ワード線ドライバ２２−０Ｒ，２２−１Ｒは、同じ構成及び同じ占有面積を有する。尚、占有面積とは、ＳＲＡＭが形成される基板表面（図示せず）、即ち、基準面、に対して垂直な方向から見た場合の平面図上の面積を言う。
【００２１】
各メモリセル２１−０１，２１−０１，２１−１０，２１−１１は、例えば図１に示すメモリセル１−００、或いは、図４に示すメモリセル１１−００と同じｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びｎチャネルＭＯＳトランジスタが接続された構成を有するため、その図示及び説明は省略する。
【００２２】
本実施例では、１Ｒ１Ｗ−ＳＲＡＭに求められる動作速度（又は、動作周波数）に応じて、各メモリセルＭＣに対して接続された２本のワード線ＷＬ＿ｘＬ，ＷＬ＿ｘＲのうち、リード動作で活性化（即ち、選択）される一方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ２２−ｘＬのサイズを他方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ２２−ｘＲのサイズより大きく形成する。尚、サイズとは、上記占有面積の大きさを言う。つまり、リード動作で活性化されるワード線ドライバ２２−ｘＬの駆動能力は、ワード線ドライバ２２−ｘＲより高く設定される。
【００２３】
図６は、ワード線の電位を説明する図である。図６中、縦軸はワード線ＷＬ＿ｘＬの電位を任意単位で示し、横軸は時間を任意単位で示す。図６において、（ａ）は図１の例えばワード線ＷＬ＿０Ｌの選択時の電位を示し、（ｂ）は図５の例えばワード線ＷＬ＿０Ｌの選択時の電位を示す。図６（ａ）、（ｂ）の比較からも明らかなように、（ａ）ではワード線ドライバ２−０Ｌの駆動能力に応じて電位が最大値の約半分のレベルに達するのが時刻ｔ１ａであるが、（ｂ）ではワード線ドライバ２２−０Ｌのサイズ及び駆動能力がワード線ドライバ２−０Ｌより大きいため電位が最大値の約半分のレベルに達するのが時刻ｔ１ｂに早まる。
【００２４】
ＳＲＡＭの動作を高速化、特にリード動作を高速化するには、ワード線の電位の立ち上がりを急峻にする必要がある。そこで、ワード線の電位の立ち上がりを急峻にするため、本実施例では一方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ２２−ｘＬのサイズを他方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ２２−ｘＲのサイズより大きく形成することで、ＳＲＡＭ全体の面積を増大させることなく、又、ＳＲＡＭの消費電力を増大させることなく、ＳＲＡＭに求められる高速動作を実現することができる。
【００２５】
一方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ２２−ｘＬのサイズを拡大することによるＳＲＡＭ全体としての占有面積の増加は、他方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ２２−ｘＲのサイズを拡大しないので（即ち、縮小しても良いので）、最小限に抑えられる。要は、一方のワード線ドライバ２２−ｘＬのサイズが図１のワード線ドライバ２−ｘＬのサイズより大きければ良く、他方のワード線ドライバ２２−ｘＲのサイズはワード線ドライバ２２−ｘＬのサイズより小さければ良く図１のワード線ドライバ２−ｘＲのサイズと同じであっても多少異なっても（即ち、大きくて小さくても）良い。ワード線ドライバ２２−ｘＲのサイズを図１のワード線ドライバ２−ｘＲのサイズと比べて大きくするか、小さくするか、或いは、同じにするかは、ワード線ドライバ２２−ｘＬのサイズをワード線ドライバ２２−ｘＲのサイズより大きく形成する際にＳＲＡＭに求められる動作速度及びＳＲＡＭ全体としての占有面積の増加の許容範囲に応じて決定すれば良い。特に、１対のワード線ドライバ２２−ｘＬ，２２−ｘＲのサイズが、例えば図３に示すような１本のワード線を用いてリード動作及びライト動作を行うＳＲＡＭの１個のワード線ドライバ１２−ｘのサイズより小さい場合には、占有面積対効果が高い。つまり、本実施例によれば、ドライバ部分の占有面積の増大、或いは、ＳＲＡＭ全体の消費電力の増大を招くことなく高速動作を実現することが可能となる。
【００２６】
図７は、ドライバ部分のレイアウトの一例を説明する平面図である。図７において、（ａ）は図１の例えばワード線ドライバ２−０Ｌ，２−０Ｒで形成されるドライバ部分を示し、（ｂ）は図５の例えばワード線ドライバ２２−０Ｌ，２２−０Ｒで形成されるドライバ部分を示す。ワード線ドライバ２−０Ｌは、ｐチャネルＭＯＳトランジスタが形成されたｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌと、ｎチャネルＭＯＳトランジスタが形成されたｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌを有する。一方、ワード線ドライバ２２−０Ｌは、ｐチャネルＭＯＳトランジスタが形成されたｐチャネルＭＯＳトランジスタ領域２２ｐ−０Ｌと、ｎチャネルＭＯＳトランジスタが形成されたｎチャネルＭＯＳトランジスタ領域２２ｎ−０Ｌを有する。図６（ａ）、（ｂ）の比較からも明らかなように、この例ではワード線ドライバ２２−０ＬのｐチャネルＭＯＳトランジスタ領域２２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２２ｎ−０Ｌのサイズは、対応するワード線ドライバ２−０ＬのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌと比較して大きい。又、ワード線ドライバ２２−０ＲのｐチャネルＭＯＳトランジスタ領域２２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２２ｎ−０Ｒのサイズは、対応するワード線ドライバ２−０ＲのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｒと比較して小さい。
【００２７】
図７の例では、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｐ−０Ｒの横方向の長さと、各ＭＯＳトランジスタ領域２２ｐ−０Ｌ，２２ｐ−０Ｒの横方向の長さが同じである。又、各ＭＯＳトランジスタ領域２ｎ−０Ｌ，２ｎ−０Ｒの横方向の長さと、各ＭＯＳトランジスタ領域２２ｎ−０Ｌ，２２ｎ−０Ｒの横方向の長さが同じである。しかし、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｎ−０Ｌの縦方向の長さと各ＭＯＳトランジスタ領域２ｐ−０Ｒ，２ｎ−０Ｒの縦方向の長さの比率は１．０：１．０（いずれも任意単位）である。一方、各ＭＯＳトランジスタ領域２２ｐ−０Ｌ，２２ｎ−０Ｌの縦方向の長さと各ＭＯＳトランジスタ領域２２ｐ−０Ｒ，２２ｎ−０Ｒの縦方向の長さの比率は１．５：０．５（いずれも任意単位）である。図７の例では、（ａ）のドライバ部分のサイズは（ｂ）のドライバ部分のサイズと同じである。
【００２８】
図８は、ドライバ部分のレイアウトの他の例を説明する平面図である。図８中、図７と同一部分には同一符号を付し、その説明は省略する。図７ではワード線ドライバ２−ｘＬ，２−ｘＲ及びワード線ドライバ２２−ｘＬ，２２−ｘＲが縦方向に配置されているが、図８ではワード線ドライバ２−ｘＬ，２−ｘＲ及びワード線ドライバ２２−ｘＬ，２２−ｘＲが横方向に配置されている。
【００２９】
ワード線ドライバ２２−０ＬのｐチャネルＭＯＳトランジスタ領域２２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２２ｎ−０Ｌのサイズは、対応するワード線ドライバ２−０ＬのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌと比較して大きい。ワード線ドライバ２２−０ＲのｐチャネルＭＯＳトランジスタ領域２２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２２ｎ−０Ｒのサイズは、対応するワード線ドライバ２−０ＲのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｒと比較して小さい。
【００３０】
図８の例では、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｎ−０Ｌ，２ｐ−０Ｒ，２ｎ−０Ｒの縦方向の長さと、各ＭＯＳトランジスタ領域２２ｐ−０Ｌ，２２ｎ−０Ｌ，２２ｐ−０Ｒ，２２ｎ−０Ｒの縦方向の長さが同じである。又、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｐ−０Ｒの横方向の長さと、各ＭＯＳトランジスタ領域２ｎ−０Ｌ，２ｎ−０Ｒの横方向の長さが同じである。しかし、各ＭＯＳトランジスタ領域２２ｐ−０Ｌ，２２ｎ−０Ｌ，２２ｐ−０Ｒ，２２ｎ−０Ｒの横方向の長さは互いに異なる。更に、ワード線ドライバ２−０Ｌ，２−０Ｒの横方向の長さの比率は１．０：１．０（いずれも任意単位）であり、ワード線ドライバ２２−０Ｌ，２２−０Ｒの横方向の長さの比率は１．５：０．５（いずれも任意単位）である。図８の例では、（ａ）のドライバ部分のサイズは（ｂ）のドライバ部分のサイズと同じである。
【００３１】
図７及び図８に示す例の場合、（ａ）のドライバ部分のサイズと（ｂ）のドライバ部分のサイズは同じであるが、（ｂ）のドライバ部分の方がリード動作で活性化されるワード線ＷＬ＿ｘＬを駆動するワード線ドライバ２２−ｘＬの駆動能力がワード線ドライバ２−ｘＬより大きく設定され、ワード線ＷＬ＿ｘＲを駆動するワード線ドライバ２２−ｘＲの駆動能力がワード線ドライバ２−ｘＲ以下に設定されるので、ドライバ部分の占有面積の増大、或いは、ＳＲＡＭ全体の消費電力の増大を招くことなく高速動作を実現することができる。
【００３２】
（第２実施例）
図９は、第２実施例における半導体記憶装置の一例の構成を示す図である。本実施例では、本発明が１Ｒ１Ｗ−ＳＲＡＭに適用されている。図９中、図５と同一部分には同一符号を付し、その説明は省略する。
【００３３】
本実施例では、ワード線にかかる負荷を分散するために、ワード線を分割する。具体的には、１対のワード線ＷＬ＿ｘＬ，ＷＬ＿ｘＲのうち、リード動作で活性化するワード線ＷＬ＿ｘＬのみを２つに分割する。図９の例では、ワード線ＷＬ＿０Ｌを分割ワード線ＷＬ＿０ＬＬ，ＷＬ＿０ＬＲに２分割している。又、ワード線ＷＬ＿０Ｌはワード線ドライバ３２−０Ｌ１で駆動され、分割ワード線ＷＬ＿０ＬＬは対応するワード線ドライバ３２−０Ｌ２で更に駆動され、分割ワード線ＷＬ＿０ＬＲは対応するワード線ドライバ３２−０Ｌ３で更に駆動される。このように、１対のワード線ＷＬ＿０Ｌ，ＷＬ＿０Ｒに対するドライバ部分は、ワード線ドライバ３２−０Ｌ１，３２−０Ｌ２，３２−０Ｌ３，２２−０Ｒで形成されている。
【００３４】
尚、ワード線の分割数は、図９の例では２であるが、図９においてメモリセル３１内のメモリセルＭＣが横方向に３個以上設けられている場合には、ワード線の分割数は２以上の適切な値に設定すれば良い。
【００３５】
ワード線ドライバ３２−０Ｌ１，３２−０Ｌ２の組み合わせ、又は、ワード線ドライバ３２−０Ｌ１，３２−０Ｌ３の組み合わせの駆動能力は、例えば図１のワード線ドライバ２−０Ｌより大きく設定することで、ＳＲＡＭの動作を高速化、特にリード動作を高速化することができる。又、ワード線ドライバ３２−０Ｌ１，３２−０Ｌ２，３２−０Ｌ３は、リード動作で活性化されるワード線ＷＬ＿０Ｌに対してのみ設けられ、他方のワード線ＷＬ＿０Ｒに対してはワード線ドライバ２２−０Ｒのみを設ければ良い。つまり、ワード線ＷＬ＿ｘＬに対して３個のワード線ドライバ３２−ｘＬ１，３２−ｘＬ２，３２−ｘＬ３を設けることによるＳＲＡＭ全体としての占有面積の増加は、他方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ２２−ｘＲのサイズを拡大しないので（即ち、縮小しても良いので）、最小限に抑えられる。このため、ドライバ部分の占有面積の増大、或いは、ＳＲＡＭ全体の消費電力の増大を招くことなく高速動作を実現することができる。
【００３６】
図１０は、ワード線の電位を説明する図である。図１０中、縦軸はワード線ＷＬ＿ｘＬの電位を任意単位で示し、横軸は時間を任意単位で示す。図１０において、（ａ）は図１の例えばワード線ＷＬ＿０Ｌの選択時の電位を示し、（ｂ）は図９の例えばワード線ＷＬ＿０Ｌの選択時の電位を示す。図１０（ａ）、（ｂ）の比較からも明らかなように、（ａ）ではワード線ドライバ２−０Ｌの駆動能力に応じて電位が最大値の約半分のレベルに達するのが時刻ｔ１ａであるが、（ｂ）ではワード線ドライバ３２−０Ｌ１，３２−０Ｌ２の組み合わせの駆動能力がワード線ドライバ２−０Ｌより大きいため分割ワード線ＷＬ＿０ＬＬの電位が最大値の約半分のレベルに達するのが時刻ｔ２ｂに早まる。図１０において、（ｂ）に示すｔ２ａは、分割ワード線ＷＬ＿０ＬＬの電位が最大値に達する時刻を示す。
【００３７】
ドライバ部分のレイアウトは、ワード線ＷＬ＿ｘＬに対して３個のワード線ドライバ３２−ｘＬ１，３２−ｘＬ２，３２−ｘＬ３が設けられる点を除けば、基本的には図７又は図８と共に説明した例のように決定することができる。
【００３８】
（第３実施例）
図１１は、第３実施例における半導体記憶装置の一例の構成を示す図である。本実施例では、本発明が１Ｒ１Ｗ−ＳＲＡＭに適用されている。図１１中、図５と同一部分には同一符号を付し、その説明は省略する。
【００３９】
本実施例では、１Ｒ１Ｗ−ＳＲＡＭに求められる動作速度（又は、動作周波数）に応じて、各メモリセルＭＣに対して接続された２本のワード線ＷＬ＿ｘＬ，ＷＬ＿ｘＲのうち、ライト動作で活性化（即ち、選択）される一方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ４２−ｘＲのサイズを他方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ４２−ｘＬのサイズより小さく形成する。つまり、ライト動作で活性化されるワード線ドライバ４２−ｘＲの駆動能力は、ワード線ドライバ４２−ｘＬより低く設定される。これは、ライト動作にある程度の時間的余裕（即ち、タイムマージン）がある場合、ワード線の立ち上がりを遅くすることができるからである。そこで、可能な限りライト動作で活性化されるワード線ドライバ４２−ｘＲのサイズを縮小し、ドライバ部分の占有面積の削減とライト動作における消費電力の削減を図る。
【００４０】
図１２は、ワード線の電位を説明する図である。図１２中、縦軸はワード線ＷＬ＿ｘＲの電位を任意単位で示し、横軸は時間を任意単位で示す。図１２において、（ａ）は図１の例えばワード線ＷＬ＿０Ｒの選択時の電位を示し、（ｂ）は図１１の例えばワード線ＷＬ＿０Ｒの選択時の電位を示す。図１２（ａ）、（ｂ）の比較からも明らかなように、（ａ）ではワード線ドライバ２−０Ｒの駆動能力に応じて電位が最大値の約半分のレベルに達するのが時刻ｔ１ａであるが、（ｂ）ではワード線ドライバ４２−０Ｒのサイズ及び駆動能力がワード線ドライバ２−０Ｒより小さいため電位が最大値の約半分のレベルに達するのが時刻ｔ３ｂまで遅れる。
【００４１】
ＳＲＡＭのライト動作にタイムマージンがある場合には、ライト動作で活性化されるワード線の電位の立ち上がりを急峻にする必要はない。そこで、ワード線の電位の立ち上がりを緩やかにするため、本実施例では一方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ４２−ｘＲのサイズを他方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ４２−ｘＬのサイズより小さく形成することで、ＳＲＡＭ全体の面積を増大させることなく、又、ＳＲＡＭの消費電力を増大させることなく、ＳＲＡＭに求められる周波数動作を実現することができる。
【００４２】
一方のワード線ＷＬ＿ｘＲを駆動するワード線ドライバ４２−ｘＲのサイズを縮小することによるＳＲＡＭ全体としての占有面積の増加は、他方のワード線ＷＬ＿ｘＬを駆動するワード線ドライバ４２−ｘＬのサイズを拡大しないので（即ち、縮小しても良いので）、発生することがない。要は、一方のワード線ドライバ４２−ｘＲのサイズが図１のワード線ドライバ２−ｘＲのサイズより小さければ良く、他方のワード線ドライバ４２−ｘＬのサイズはワード線ドライバ４２−ｘＲのサイズより小さければ良く図１のワード線ドライバ２−ｘＬのサイズと同じであっても多少異なっても（即ち、大きくて小さくても）良い。ワード線ドライバ４２−ｘＬのサイズを図１のワード線ドライバ２−ｘＬのサイズと比べて大きくするか、小さくするか、或いは、同じにするかは、ワード線ドライバ４２−ｘＲのサイズをワード線ドライバ４２−ｘＬのサイズより小さく形成する際にＳＲＡＭに求められる動作速度及びＳＲＡＭ全体としての占有面積の増加の許容範囲に応じて決定すれば良い。ライト動作にタイムマージンがあれば、ワード線ドライバ４２−ｘＲのサイズをワード線ドライバ２−ｘＲより小さく形成することで、ワード線ドライバ４２−ｘＬのサイズをワード線ドライバ２−ｘＬと同じであっても、ＳＲＡＭの性能を変えずにドライバ部分の占有面積を縮小し、且つ、ＳＲＡＭ全体の消費電力を削減できる。特に、１対のワード線ドライバ４２−ｘＬ，４２−ｘＲのサイズが、例えば図３に示すような１本のワード線を用いてリード動作及びライト動作を行うＳＲＡＭの１個のワード線ドライバ１２−ｘのサイズより小さい場合には、占有面積対効果が高い。つまり、本実施例によれば、ドライバ部分の占有面積の増大、或いは、ＳＲＡＭ全体の消費電力の増大を招くことなく高速動作を実現することが可能となる。
【００４３】
図１３は、ドライバ部分のレイアウトの一例を説明する平面図である。図１３において、（ａ）は図１の例えばワード線ドライバ２−０Ｌ，２−０Ｒで形成されるドライバ部分を示し、（ｂ）は図１１の例えばワード線ドライバ４２−０Ｌ，４２−０Ｒで形成されるドライバ部分を示す。ワード線ドライバ２−０Ｌは、ｐチャネルＭＯＳトランジスタが形成されたｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌと、ｎチャネルＭＯＳトランジスタが形成されたｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌを有する。一方、ワード線ドライバ４２−０Ｌは、ｐチャネルＭＯＳトランジスタが形成されたｐチャネルＭＯＳトランジスタ領域４２ｐ−０Ｌと、ｎチャネルＭＯＳトランジスタが形成されたｎチャネルＭＯＳトランジスタ領域４２ｎ−０Ｌを有する。図１３（ａ）、（ｂ）の比較からも明らかなように、この例ではワード線ドライバ４２−０ＲのｐチャネルＭＯＳトランジスタ領域４２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域４２ｎ−０Ｒのサイズは、対応するワード線ドライバ２−０ＲのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｒと比較して小さい。又、ワード線ドライバ４２−０ＬのｐチャネルＭＯＳトランジスタ領域４２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域４２ｎ−０Ｌのサイズは、対応するワード線ドライバ２−０ＬのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌと同じである。
【００４４】
図１３の例では、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｐ−０Ｒの横方向の長さと、各ＭＯＳトランジスタ領域４２ｐ−０Ｌ，４２ｐ−０Ｒの横方向の長さが同じである。又、各ＭＯＳトランジスタ領域２ｎ−０Ｌ，２ｎ−０Ｒの横方向の長さと、各ＭＯＳトランジスタ領域４２ｎ−０Ｌ，４２ｎ−０Ｒの横方向の長さが同じである。しかし、各ＭＯＳトランジスタ領域４２ｐ−０Ｒ，４２ｎ−０Ｒの縦方向の長さは、各ＭＯＳトランジスタ領域２ｐ−０Ｒ，２ｎ−０Ｒの縦方向の長さより短い。ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｐ−０Ｒ（又は、２ｎ−０Ｌ，２ｎ−０Ｒ）の組み合わせの縦方向の長さを任意単位で１．０とすると、ＭＯＳトランジスタ領域４２ｐ−０Ｌ，４２ｐ−０Ｒ（又は、４２ｎ−０Ｌ，４２ｎ−０Ｒ）の組み合わせの縦方向の長さは任意単位で０．８である。図１３の例では、（ｂ）のドライバ部分のサイズは（ａ）のドライバ部分のサイズより小さい。
【００４５】
図１４は、ドライバ部分のレイアウトの他の例を説明する平面図である。図１４中、図１３と同一部分には同一符号を付し、その説明は省略する。図１３ではワード線ドライバ２−ｘＬ，２−ｘＲ及びワード線ドライバ４２−ｘＬ，４２−ｘＲが縦方向に配置されているが、図１４ではワード線ドライバ２−ｘＬ，２−ｘＲ及びワード線ドライバ４２−ｘＬ，４２−ｘＲが横方向に配置されている。
【００４６】
ワード線ドライバ４２−０ＬのｐチャネルＭＯＳトランジスタ領域４２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域４２ｎ−０Ｌのサイズは、対応するワード線ドライバ２−０ＬのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｌ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｌと同じである。ワード線ドライバ４２−０ＲのｐチャネルＭＯＳトランジスタ領域４２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域４２ｎ−０Ｒのサイズは、対応するワード線ドライバ２−０ＲのｐチャネルＭＯＳトランジスタ領域２ｐ−０Ｒ及びｎチャネルＭＯＳトランジスタ領域２ｎ−０Ｒと比較して小さい。
【００４７】
図１４の例では、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｎ−０Ｌ，２ｐ−０Ｒ，２ｎ−０Ｒの縦方向の長さと、各ＭＯＳトランジスタ領域４２ｐ−０Ｌ，４２ｎ−０Ｌ，４２ｐ−０Ｒ，４２ｎ−０Ｒの縦方向の長さが同じである。又、各ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｐ−０Ｒの横方向の長さと、ＭＯＳトランジスタ領域４２ｐ−０Ｌの横方向の長さが同じであり、各ＭＯＳトランジスタ領域２ｎ−０Ｌ，２ｎ−０Ｒの横方向の長さと、ＭＯＳトランジスタ領域４２ｎ−０Ｌの横方向の長さが同じである。しかし、各ＭＯＳトランジスタ領域４２ｐ−０Ｌ，４２ｎ−０Ｌ，４２ｐ−０Ｒ，４２ｎ−０Ｒの横方向の長さは互いに異なる。更に、ＭＯＳトランジスタ領域２ｐ−０Ｌ，２ｎ−０Ｌ，２ｐ−０Ｒ，２ｎ−０Ｒの組み合わせの横方向の長さを任意単位で１．０とすると、ＭＯＳトランジスタ領域４２ｐ−０Ｌ，４２ｎ−０Ｌ，４２ｐ−０Ｒ，４２ｎ−０Ｒの組み合わせの横方向の長さは任意単位で０．８である。図１４の例では、（ｂ）のドライバ部分のサイズは（ａ）のドライバ部分のサイズより小さい。
【００４８】
図１３及び図１４に示す例の場合、（ｂ）のドライバ部分のサイズは（ａ）のドライバ部分のサイズより小さく、（ｂ）のドライバ部分の方がライト動作で活性化されるワード線ＷＬ＿ｘＲを駆動するワード線ドライバ４２−ｘＲの駆動能力がワード線ドライバ２−ｘＲより小さく設定され、ワード線ＷＬ＿ｘＬを駆動するワード線ドライバ４２−ｘＬの駆動能力がワード線ドライバ２−ｘＬ以下に設定されるので、ドライバ部分の占有面積のは縮小され、ＳＲＡＭ全体の消費電力の増大を招くことなくライト動作のタイムマージンの範囲内で高速動作を実現することができる。
【００４９】
（第４実施例）
上記第１〜第３実施例は１Ｒ１Ｗ−ＳＲＡＭを前提としているが、使用するメモリセルは図２に示す２Ｒ１Ｗ−ＳＲＡＭ用のメモリセルと同じメモリセルを使用可能である。このため、１Ｒ１Ｗ−ＳＲＡＭと２Ｒ１Ｗ−ＳＲＡＭの両方を開発する場合には、メモリセルを１Ｒ１Ｗ−ＳＲＡＭ用と２Ｒ１Ｗ−ＳＲＡＭ用に夫々独自に開発する必要はなく、開発（即ち、設計及び実際の製造工程の工数）に要する時間を削減可能となる。従って、１Ｒ１Ｗ−ＳＲＡＭと２Ｒ１Ｗ−ＳＲＡＭのコストを削減することが可能となる。尚、２Ｒ１Ｗ−ＳＲＡＭではリードで２本のワード線、ライトでも２本のワード線を活性化させるが、上記実施例の如き１Ｒ１Ｗ−ＳＲＡＭではリードで１本のワード線、ライトで２本のワード線を活性化させる。
【００５０】
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、
リード時に選択される前記第１のワード線を駆動する第１のドライバと、
ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、
前記第１及び第２のドライバは、互いに異なる駆動能力を有する、半導体記憶装置。
（付記２）
前記第１のドライバの駆動能力は、前記第２のドライバの駆動能力より大きい、付記１記載の半導体記憶装置。
（付記３）
前記第１のドライバの占有面積は、前記第２のドライバの占有面積より大きく、
前記占有面積とは、前記半導体記憶装置が形成される基準面に対して垂直な方向から見た場合の平面図上の面積である、付記２記載の半導体記憶装置。
（付記４）
前記第１のドライバの駆動能力は、前記半導体記憶装置の動作速度に応じて設定されている、付記１乃至３のいずれか１項記載の半導体記憶装置。
（付記５）
前記第１のワード線は２以上の分割ワード線に分割され、
前記第１のドライバは、前記第１のワード線を駆動する第３のドライバと、各分割ワード線を駆動する第４のドライバを有し、
前記第３及び第４のドライバの組み合わせの駆動能力は、前記第２のドライバの駆動能力より大きい、付記１記載の半導体記憶装置。
（付記６）
前記第３及び第４のドライバの組み合わせの占有面積は、前記第２のドライバの占有面積より大きく、
前記占有面積とは、前記半導体記憶装置が形成される基準面に対して垂直な方向から見た場合の平面図上の面積である、付記５記載の半導体記憶装置。
（付記７）
前記第３及び第４のドライバの駆動能力は、前記半導体記憶装置の動作速度に応じて設定されている、付記５又は６記載の半導体記憶装置。
（付記８）
前記第２のドライバの駆動能力は、前記第１のドライバの駆動能力より小さい、付記１記載の半導体記憶装置。
（付記９）
前記第２のドライバの占有面積は、前記第１のドライバの占有面積より小さく、
前記占有面積とは、前記半導体記憶装置が形成される基準面に対して垂直な方向から見た場合の平面図上の面積である、付記８記載の半導体記憶装置。
（付記１０）
前記第２のドライバの駆動能力は、前記半導体記憶装置の動作速度に応じて設定されている、付記８又は９記載の半導体記憶装置。
（付記１１）
前記第２のドライバの駆動能力は、前記半導体記憶装置のライト動作のタイムマージンに応じて設定されている、付記８乃至１０のいずれか１項記載の半導体記憶装置。
（付記１２）
前記メモリセルアレイは、１Ｒ１Ｗ（1-Read 1-Write）−ＳＲＡＭを形成する、付記１乃至１１のいずれか１項記載の半導体記憶装置。
【００５１】
以上、開示の半導体記憶装置を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【符号の説明】
【００５２】
２１，３１，４１      メモリセルアレイ
２１−００，２１−０１，２１−１０，２１−１１      メモリセル
２２−０Ｌ，２２−１Ｌ      ワード線ドライバ
２２−０Ｒ，２２−１Ｒ      ワード線ドライバ
３２−０Ｌ１，３２−０Ｌ２，３２−０Ｌ３      ワード線ドライバ
４２−０Ｌ，４２−１Ｌ      ワード線ドライバ
４２−０Ｒ，４２−１Ｒ      ワード線ドライバ
ＢＬ＿０Ｌ，ＢＬ＿０Ｒ，ＢＬ＿１Ｌ，ＢＬ＿１Ｒ      ビット線
ＷＬ＿０Ｌ，ＷＬ＿０Ｒ，ＷＬ＿１Ｌ，ＷＬ＿１Ｒ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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