(57)【要約】      （修正有）【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。【選択図】図３
2011232933.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置のレイアウト情報を受け取る入力部と、
前記入力部から供給される前記レイアウト情報を格納する記憶部と、
前記記憶部に格納された前記レイアウト情報を読み込み、第１及び第２の配線層の配線が平面的に互いに重なる領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの前記第１の配線層中の第１の領域に対して、前記第１の領域内の前記複数のスルーホールを包含する矩形である枠図形を設定し、前記複数のスルーホールの各々の位置に応じて前記枠図形を分割せずに、前記枠図形を１つの領域として、又は、前記枠図形をそれぞれが前記複数のスルーホールのうちの対応する複数のスルーホールを含む複数の枠領域に分割して、前記第１の領域の配線抵抗を算出する演算部と、
を含む、装置。
【請求項２】
前記演算部は、前記枠図形を前記複数の枠領域に分割して前記第１の領域の配線抵抗を算出する場合には、前記枠図形を前記複数の枠領域に分割し、前記複数の枠領域の各枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールを設定し、前記複数の枠領域の各枠領域に含まれるスルーホールを１つとし、前記枠図形に対応する前記第１及び第２の配線層の配線抵抗を、前記各枠領域毎１つに設定されたスルーホールに基づき分割した抵抗値と、前記各枠領域毎１つに設定されたスルーホールの抵抗値とを用いて、抵抗回路網を作成し、前記抵抗回路網を１つの抵抗に合成する、請求項１に記載の装置。
【請求項３】
前記演算部は、前記枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールの位置を、前記枠領域の中心とし、前記枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールの抵抗値を、前記枠領域内の前記複数のスルーホールの抵抗値の合成抵抗とする、請求項２に記載の装置。
【請求項４】
前記枠図形は、電流方向をｘ軸とし、前記電流方向に直交する方向をｙ軸とし、前記領域内での前記複数のスルーホールの配置位置のｘ座標の最小値と最大値、及び、ｙ座標の最小値と最大値に基づき区画される矩形領域を含む、請求項２又は３に記載の装置。
【請求項５】
前記演算部は、前記枠図形を、電流方向に、前記複数の枠領域に分割する、請求項２乃至４のいずれか１項に記載の装置。
【請求項６】
前記演算部は、前記枠図形を、電流方向に直交する方向に所定量拡大する、請求項２、３、５のいずれか１項に記載の装置。
【請求項７】
前記複数の枠領域が、前記領域を流れる電流の向きに直交する方向の幅が互いに異なる少なくとも２つの枠領域を含む、請求項２乃至５のいずれか１項に記載の装置。
【請求項８】
前記演算部は、前記第１及び第２の配線層の一方の配線層の配線と、前記第１及び第２の配線層の他方の配線層の配線とが、平面的に少なくとも第１及び第２の領域で重なる場合、前記第１及び第２の領域に対して、前記枠図形を個別に設定する、請求項２乃至５のいずれか１項に記載の装置。
【請求項９】
前記演算部は、前記第１及び第２の配線層の少なくとも一方の配線層の配線において、１つの前記枠領域内で、電流方向に直交する方向の幅が変化する場合、前記一方の配線層の配線の幅を、前記枠領域において前記電流方向で平均化した値を、前記枠領域の電流方向に直交する方向の幅として設定する、請求項２乃至４のいずれか１項に記載の装置。
【請求項１０】
前記演算部は、前記枠図形及び前記枠領域を、前記第２の配線層の前記領域に設定する、請求項２乃至９のいずれか１項に記載の装置。
【請求項１１】
前記演算部は、前記枠図形を１つの領域として前記第１の領域の配線抵抗を算出する場合には、前記枠図形に対応する前記第１の配線層の領域の層抵抗値を前記第２の配線層との重なりに応じて補正して前記第１の領域の配線抵抗を算出する、請求項１乃至１０のいずれか１項に記載の装置。
【請求項１２】
前記演算部は、前記第１の領域と前記枠図形との面積比とに基づいて、前記枠図形に対応する前記第１の配線層の領域の層抵抗値を前記第２の配線層の層抵抗によって補正する、請求項１１に記載の装置。
【請求項１３】
前記演算部は、前記第１の領域と前記枠図形との面積比とに基づいて、当該枠図形に対応する前記第１の配線層の領域の層抵抗値を前記第２の配線層の層抵抗値によって補正が可能か否か判定し、当該補正の判定の結果が前記可能の場合には、前記枠図形を１つの領域として前記第１の領域の配線抵抗を算出し、当該補正の判定の結果が前記否の場合には、前記枠図形を前記複数の枠領域に分割して前記第１の領域の配線抵抗を算出する、請求項１乃至１２のいずれか１項に記載の装置。
【請求項１４】
前記第２の配線層が、前記第１の配線層よりも高抵抗の配線材料を含む、請求項１乃至１３のいずれか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配線抵抗を算出する装置に関する。
【背景技術】
【０００２】
本明細書で用いられる用語のうち代表的なものについて概説しておく。なお、以下の概説は、あくまで、関連技術等の技術内容の理解の容易化に資するためのものであり、本発明を限定するものと解釈すべきではないことは勿論である。
【０００３】
＜台形・矩形＞
業界では正方形、長方形の４つの角が直角の矩形以外、台形、平行四辺形等４つの角が直角以外の四辺形、あるいは三角形を総称して台形という。しかしデータの大半が矩形であり一般的な台形も微細な矩形に分割近似して処理できるので以下では台形と矩形は同義で用いる。レイアウト図形を重なりの無い矩形に分割する図形処理を矩形分割という。矩形分割はレイアウト検証プログラムやパラメータ抽出プログラムが有する図形処理機能である。矩形分割は、図形における折れ曲がり箇所、分岐箇所、幅変更箇所、スルーホール配置箇所毎、さらに非常に長い矩形を適正長に分割する場合に行われる。
【０００４】
＜単体抵抗値、層抵抗値＞
矩形１個を抵抗素子としてその抵抗値を単体抵抗値という。単体抵抗値は、層抵抗値（シート抵抗値）（ρｓ）を用いて、以下のように算出される。
単体抵抗値＝ρｓ×Ｌ／Ｗ          ・・・（１）
ただし、Ｌは長さ（電流方向の辺）、Ｗは幅（電流方向に直角の辺）である。
【０００５】
層抵抗値とは、膜厚が一定の層における図形の抵抗値算出のため比抵抗値を、２次元（長さ、幅）に帰着したパラメータであり層毎に一定である。層抵抗値とは、厚さが均一な平面膜状抵抗材料の正方形パターンの向かい合う辺の間で測定した電気抵抗であり、オームパースクエア（Ω／□）で表される。層抵抗値は、例えば、抵抗材料の種類によって値が異なる。
【０００６】
＜配線層、一般配線層、特殊配線層＞
金属（例えばアルミニウム、銅等、あるいはこれらの合金）層による低抵抗値の層で電源線、信号線の主たる部分に使用されるレイアウトパターンを形成する層とする。通常、配線層は２層以上となる。
【０００７】
層抵抗が相対的に低い材料で構成された配線層を一般配線層という、層抵抗が相対的に非常に高い材料で構成された配線層を特殊配線層という。
【０００８】
特殊配線層は、例えばタングステン、ポリシリコン、ポリサイド等の高抵抗（層抵抗が一般配線層の１０倍〜５０倍程度）の層である。特に制限されないが、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等における特殊配線層として、以下が挙げられる。
ａ）ＭＯＳトランジスタへの媒介層
製造工程やレイアウト等の制約で配線層からＭＯＳトランジスタのソース、ドレイン、ゲートへ接続する場合、特殊配線層を介する（後述される図１２参照）。ＤＲＡＭレイアウトにおける周辺回路に存在する。
ｂ）メモリセルのコンデンサ電極を形成するセルプレート（後述される図１４参照）。ＤＲＡＭレイアウトにおけるメモリセルアレイ部に存在する。
【０００９】
以下、半導体装置の配線抵抗算出について説明する。
【００１０】
半導体装置では、一般に、層抵抗値の異なる複数の配線層で構成される多層の配線層が用いられている。このような多層の配線層を用いる半導体装置においては、一般配線層と特殊配線層が混在している。一般配線層と特殊配線層を接続する場合、特殊配線層上での電圧低下を防ぐために、一般配線層と特殊配線層との間にスルーホールを複数形成し、一般配線層と特殊配線層とを接続することが一般的である。
【００１１】
＜半導体装置の設計検証＞
ところで、半導体装置の設計では、所望の機能を有する半導体装置を設計した後に、その設計図面（レイアウトデータ）からＣＡＤシステムを用いたシミュレーションによって、各配線経路の抵抗が所望の抵抗値であるか否かの検証が行われる。すなわち、ＣＡＤシステムを用いた、配線抵抗の算出が行なわれる。
【００１２】
＜配線抵抗算出の関連技術＞
このようなシミュレーションの一例として、特許文献１には、半導体装置の配線抵抗の演算方法として、配線を複数の分割要素（直線配線要素、コーナ配線要素、分岐要素、コンタクト分岐要素等）に分割し、各々の分割要素の抵抗値を求め、これらを積算して配線の抵抗値を求める配線抵抗の算出方法が開示されている。
【００１３】
また、高精度な配線抵抗算出手法として、特許文献２には、複数の配線層と、異なる配線層間の配線を接続するコンタクトホールとを有する半導体回路における配線経路の抵抗値を算出する配線抵抗算出機能を有する半導体回路用ＣＡＤシステムであって、コンタクトホールの抵抗値として、第１層抵抗値と第２層抵抗値と層間抵抗値との組み合わせを算出及び記憶する構成が開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭６３−２５７０６２号公報
【特許文献２】特開平９−２４６３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
＜関連技術の課題の分析＞
特殊配線層と多数のスルーホールで接続された一般配線層の抵抗値をＣＡＤシステムを用いて算出する場合、次のような問題があることが、本発明者によって見出された。
【００１６】
ＣＡＤシステムにおいて、一般的に、抵抗値を求める場所（観測点）は、一般配線層上である。従って、以下の説明では、観測点を、一般配線層上にあるものとして説明する。
【００１７】
図１、図２は、この問題点を説明するための図面である。なお、図１、図２は、問題点を説明するために本発明者によって作成されたものである。
【００１８】
図１は、半導体装置の配線構造（レイアウト）の一部分を抽出して模式的に示した図である。図１には、一般配線層Ｌ１、特殊配線層Ｌ２、及び、一般配線層Ｌ１と特殊配線層Ｌ２とを接続する複数のスルーホールＴｈ１（内部にハッチングを施した正方形）が示されている。
【００１９】
図１に示す例では、一般配線層Ｌ１は上層配線であり、特殊配線層Ｌ２は下層配線であり（特殊配線層Ｌ２とその上層配線層である一般配線層Ｌ１間には図示されない層間絶縁膜が配設されている）、一般配線層Ｌ１と特殊配線層Ｌ２とは平面的に見て重なり合う領域を有している。図１に示すように、一般配線層Ｌ１は、図面横方向に直線状に延在されたパターン形状とされている。特殊配線層Ｌ２は、一般配線層Ｌ１直下を図面横方向に所定長さ延在した両端の中央部にて図面下側に突設延在されるとともに、該両端部はそれぞれ９０度折曲されて図面上側に平行に延在されたパターン形状とされる。なお、図１では、ｘ軸は配線Ｌ１を流れる電流の向きに平行とする。
【００２０】
図２は、特許文献１等に記載されている関連技術の配線抵抗の算出方法を、図１の配線構造に適用した場合の配線抵抗算出方法を示す模式図である。図２は、特許文献１に記載された方法の理解を容易とするため、図１の配線構造をもとに、本発明者によって新たに作成されたものである。図２を参照すると、この関連技術の配線抵抗の算出方法では、配線に複数のスルーホールが存在する場合、配線上の各スルーホールから、配線上の電流方向に沿って一定値だけスルーホールから離れたところで配線上の電流方向に垂直な切線を配置し、各スルーホール分岐要素を切り出している。なお、特許文献１では、「スルーホール分岐要素」は用いられず、「コンタクト分岐要素」と記載されている。
【００２１】
図２（ａ）、図２（ｂ）は、関連技術にしたがい、スルーホール分岐要素の切り出しを行い、図１の一般配線層Ｌ１と特殊配線層Ｌ２をスルーホール分岐要素に切り分けた図である。図２（ｃ）は、図２（ａ）、図２（ｂ）の各スルーホール分岐要素を含む複数の分割要素の抵抗値をそれぞれ単体抵抗として、図１の配線構造の単体抵抗回路網を構成した場合の構成を模式的に示す図である。図２（ｃ）において、上側のＮ１〜Ｎ２間の直列接続された単位抵抗の列は一般配線層Ｌ１をスルーホール分岐要素で切り分けた配線抵抗を表しており、下側の直列接続された単位抵抗の列は、特殊配線層Ｌ２をスルーホール分岐要素で切り分けた配線抵抗を表しており、これらの抵抗列間に並列に接続された単位抵抗はスルーホールの抵抗を表している。
【００２２】
図２（ｃ）に示したように、多数のスルーホールが配置された一般配線Ｌ１の配線抵抗を算出する場合、特許文献１等の関連技術の配線抵抗算出方法を用いると、分割要素の数が膨大となる。
【００２３】
その結果、各々の分割要素の抽出や各分割要素の抵抗値の算出、各分割要素の抵抗値を合成する計算等に多大の処理時間が必要となり、配線抵抗の算出に膨大の時間を要する。
後述のように電流方向を考慮すると時間が増大する割に計算精度は向上しない。
【課題を解決するための手段】
【００２４】
本発明によれば、前記した１つ又は複数の課題の解決を図るべく、以下のような装置が提案される。
【００２５】
本発明によれば、半導体装置のレイアウト情報を受け取る入力部と、
前記入力部から供給される前記レイアウト情報を格納する記憶部と、
前記記憶部に格納された前記レイアウト情報を読み込み、第１及び第２の配線層の配線が平面的に互いに重なる領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの前記第１の配線層中の第１の領域に対して、前記第１の領域内の前記複数のスルーホールを包含する矩形である枠図形を設定し、前記複数のスルーホールの各々の位置に応じて前記枠図形を分割せずに、前記枠図形を１つの領域として、又は、前記枠図形をそれぞれが前記複数のスルーホールのうちの対応する複数のスルーホールを含む複数の枠領域に分割して、前記第１の領域の配線抵抗を算出する演算部と、を含む、装置が提供される。
【００２６】
本発明によれば、前記演算部は、前記枠図形を前記複数の枠領域に分割して前記第１の領域の配線抵抗を算出する場合には、前記枠図形を前記複数の枠領域に分割し、前記複数の枠領域の各枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールを設定し、前記複数の枠領域の各枠領域に含まれるスルーホールを１つとし、前記枠図形に対応する前記第１及び第２の配線層の配線抵抗を、前記各枠領域毎１つに設定されたスルーホールに基づき分割した抵抗値と、前記各枠領域毎１つに設定されたスルーホールの抵抗値とを用いて、抵抗回路網を作成し、前記抵抗回路網を１つの抵抗に合成する構成としてもよい。
【発明の効果】
【００２７】
本発明によれば、配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮することができる。
【００２８】
また、本発明によれば、高抵抗の配線層の抵抗値を高速かつ高精度で抽出することができる。
【００２９】
さらに、本発明によれば、複数のスルーホールの位置に応じて第１、第２の配線層の重なり合う領域を矩形分割せずに、前記第１の配線層矩形領域を１つの領域として、前記第２の配線層との重なりに応じて前期矩形の層抵抗値を補正することにより、第１、第２の配線層に複数のスルーホールが存在する場合においても、第１の配線層が多数に分割されることはなく、配線抵抗の算出時間を短縮することができる。
【図面の簡単な説明】
【００３０】
【図１】配線レイアウトの一例を模式的に示す図である。
【図２】関連技術による配線抵抗算出を用いた場合の課題を説明する図である。
【図３】本発明の一実施例を説明する図である。
【図４】本発明の一実施例の装置構成の一例を示す図である。
【図５】本発明の一実施例の処理手順の一例を示す流れ図である。
【図６】本発明の一実施例の変形例１を説明する図である。
【図７】本発明の一実施例の変形例２を説明する図である。
【図８】本発明の一実施例の変形例３を説明する図である。
【図９】本発明の一実施例の変形例４を説明する図である。
【図１０】本発明の第２の実施例の処理手順の一例を示す流れ図である。
【図１１】本発明の一実施例を半導体メモリの構成を模式的に示す図である。
【図１２】図１１の部分拡大図である。
【図１３】図１１のメモリアレイの構成を模式的に示す図である。
【図１４】図１３の領域Ａの部分拡大図である。
【発明を実施するための形態】
【００３１】
本発明の課題を解決する本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の代表的な一例は、以下に示される。但し、本願の請求内容はこの好ましい態様に限られず、本願の請求項に記載の内容であることは言うまでもない。本発明の好ましい態様の１つにおいて、第１の配線層（例えば一般配線層）の配線及び第２の配線層（例えば特殊配線層）の配線の互いに重なる領域に対して、前記第１の配線層と前記第２の配線層の配線を電気的に接続する複数のスルーホールを有する領域の少なくとも１つの領域に、複数のスルーホール（Ｔｈ１）の外周である枠図形（矩形領域）（図３（ｂ）のＦＦ１）を設定し、前記枠図形を複数の枠領域（ＦＲ１、ＦＲ２、ＦＲ３）に分割する。各枠領域（ＦＲ１、ＦＲ２、ＦＲ３）内の複数のスルーホールを合成して１つのスルーホールにまとめ、前記各枠領域（ＦＲ１、ＦＲ２、ＦＲ３）内にはそれぞれ１つの合成スルーホール（ＣＴ１、ＣＴ２、ＣＴ３）が設定される。各枠領域に１つに設定されたスルーホール（ＣＴ１、ＣＴ２、ＣＴ３）の位置を基準として、第１の配線層、第２の配線層における枠図形（ＦＦ１）に対応する配線抵抗を分割した抵抗値（ＲＬ１１、ＲＬ１２、ＲＬ１３、ＲＬ１４）、（ＲＬ２１、ＲＬ２２）と、各枠領域内で１つに設定されたスルーホール（ＣＴ１、ＣＴ２、ＣＴ３）の抵抗値（ＲＣＴ１、ＲＣＴ２、ＲＣＴ３）とを用いて、抵抗回路網を作成し、前記抵抗回路網を１つの抵抗（ＲＳ）に合成する。
【００３２】
本明細書において、スルーホールの合成とは、複数のスルーホールの抵抗をまとめて抵抗値が同等の１つのスルーホールを作成することをいう。その際、合成前の複数のスルーホールの範囲における上下配線層の配線の抵抗値は無視する。１つにまとめられた合成スルーホールの抵抗値は個別のスルーホールの抵抗値の合成抵抗として求められる。配線抵抗の計算においては、合成スルーホール（仮想的に１つにまとめたスルーホール）の抵抗値と該合成スルーホールの抵抗の接続位置が必要とされるだけであり、システムが、実際に合成スルーホールのレイアウトパターンを生成することはない。以下では、複数のスルーホールを１つにまとめた合成スルーホール（ＣＴ１等）を枠領域の中心に配置したレイアウトパターンが図示されるが、これは、単に説明の容易化のためである。
【００３３】
＜実施例＞
図３、本発明の一実施例に係る配線抵抗算出方法を説明するための図である。図３（ａ）は、図１の一般配線層Ｌ１の一部を抜き出した図である。
【００３４】
＜一般配線層＞
一般配線層Ｌ１は、請求項発明の第１の配線層に対応し、金属（例えば、アルミニウムや銅等の金属、又はこれらの合金）で構成される配線層である。一般配線層Ｌ１において、Ｎ１からＮ２の間の領域が配線抵抗を算出する領域であり、この領域は、図１の特殊配線層Ｌ２と平面的に見て重なっている。つまり、一般配線層Ｌ１のＮ１からＮ２の間の領域が、第１の領域に対応する。
【００３５】
＜特殊配線層＞
図３（ｂ）は、図１の特殊配線層Ｌ２を示す図である。特殊配線層Ｌ２は、請求項発明の第２の配線層に対応し、例えば、タングステン、ポリシリコン、ポリサイド等の高抵抗な材料で構成され、具体的には、特殊配線層Ｌ２の層抵抗値は、一般配線層Ｌ１の層抵抗値の１０〜５０倍程度である。
【００３６】
＜スルーホール＞
複数のスルーホールＴｈ１は、一般配線層Ｌ１と特殊配線層Ｌ２を電気的に接続する。一点破線の四角で示した合成スルーホールＣＴ１〜ＣＴ３、及びＬ１１〜Ｌ１４については後述する。
【００３７】
なお、以下では、説明の簡易化のため、一般配線層Ｌ１と特殊配線層Ｌ２を、一般配線層Ｌ１の配線（一般配線層Ｌ１をパターンニングした配線）と、特殊配線層Ｌ２の配線（特殊配線層Ｌ２をパターンニングした配線）の意味で使用する。
【００３８】
＜枠図形＞
枠図形ＦＦ１は、複数のスルーホールＴｈ１の各々のｘ座量、ｙ座標のうち、ｘ座標の最小値及び最大値とｙ座標の最小値及び最大値によって規定される矩形である。
【００３９】
＜枠領域＞
枠領域ＦＲ１、ＦＲ２、ＦＲ３は、枠図形ＦＦ１を、一般配線層Ｌ１を流れる電流方向（ｘ方向）に垂直な方向（ｙ方向）で、任意の個数に分割した矩形である。図３（ｂ）では、１つの枠領域ＦＦ１を３つの枠図形ＦＲ１、ＦＲ２、ＦＲ３に分割した例を示す。
【００４０】
＜スルーホールの合成＞
図３（ｃ）は、図１の特殊配線層Ｌ２を示す図である。合成スルーホールＣＴ１、ＣＴ２、ＣＴ３は、それぞれ、図３（ｂ）に示した枠領域ＦＲ１〜ＦＲ３において、各々の枠領域に含まれる複数のスルーホールＴｈ１を合成して１つにまとめたものである。
【００４１】
合成スルーホールの位置は、各枠領域ＦＲの中心、つまり、各枠領域ＦＲのｘ座標の最小値と最大値との中点のｘ座標を持ち、各枠領域ＦＲのｙ座標の最小値と最大値との中点のｙ座標を持つ。
【００４２】
合成スルーホールの抵抗値は、各枠領域ＦＲに含まれるスルーホールの抵抗値を合成した値である。本明細書では、一般配線層Ｌ１の配線を電流が流れる方向をｘ方向とし、ｘ方向に直交する方向をｙ方向とする。
【００４３】
＜単体抵抗回路網＞
図３（ｄ）は、一般配線層Ｌ１と特殊配線層Ｌ２が平面的に重なる領域の配線部分の抵抗を模式的に図である（単体抵抗回路網）。
【００４４】
図３（ｄ）において、抵抗値ＲＬ１１〜ＲＬ１４は、一般配線層Ｌ１のＮ１からＮ２までの領域の配線抵抗であり、図３（ａ）のＬ１１〜Ｌ１４の領域の配線抵抗を表している。領域Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４は、一般配線層Ｌ１において、Ｎ１とＣＴ１の中点の間の領域、ＣＴ１の中点とＣＴ２の中点の間の領域、ＣＴ２の中点とＣＴ３の中点の間の領域、ＣＴ３の中点とＮ２の間の領域にそれぞれ対応する。したがって、抵抗値ＲＬ１１〜ＲＬ１４は、図３（ａ）の一般配線層Ｌ１のＮ１からＮ２の領域の配線抵抗を、図３（ｃ）に示した合成スルーホールＣＴ１〜ＣＴ３（図３（ａ）に一点鎖線で示す）のｘ座標に応じて、分割することで求められ、Ｎ１からＣＴ１の中点、ＣＴ１の中点からＣＴ２の中点、ＣＴ２の中点からＣＴ３の中点、ＣＴ３の中点からＮ２の各領域の配線抵抗を表している。
【００４５】
抵抗値ＲＣＴ１、ＲＣＴ２、ＲＣＴ３は、合成スルーホールＣＴ１、ＣＴ２、ＣＴ３の合成抵抗値である。
【００４６】
抵抗値ＲＬ２１、ＲＬ２２は、特殊配線層Ｌ２の一部の配線抵抗を示す。具体的には、抵抗値ＲＬ２１、ＲＬ２２は、それぞれ図３（ｅ）の特殊配線層Ｌ２のＬ２１、Ｌ２２の領域（ＣＴ１の中点とＣＴ２の中点間、ＣＴ２の中点とＣＴ３の中点間）の配線抵抗を示す。
【００４７】
抵抗値ＲＬ２１、ＲＬ２２は、図３（ｂ）の枠図形ＦＦ１の配線抵抗を求め、図３（ｃ）に示した合成スルーホールＣＴ１とＣＴ２、ＣＴ２とＣＴ３（図３（ａ）に一点鎖線で記載）のｘ座標に応じて、分割することで求める。
【００４８】
図３（ｅ）は、図３（ｄ）の抵抗値を合成した図である。合成抵抗値ＲＳは、図３（ｄ）の抵抗値ＲＬ１１−ＲＬ１４、ＲＣＴ１−ＲＣＴ３、ＲＬ２１、ＲＬ２２を合成したものに等しい。この合成抵抗値ＲＳが、図３（ａ）の一般配線層Ｌ１のＮ１からＮ２までの領域の抵抗値（単体抵抗）となる。図３（ｄ）の抵抗網の合成抵抗値は、簡単な並列合成、直列合成では算出されず、Ｋｉｒｃｈｈｏｆｆの電流則及び電圧則の方程式をたて、数値演算等で導出される。
【００４９】
なお、特に制限されないが、図３（ｄ）のＲＬ１２、ＲＬ１３、（ＲＣＴ１＋ＲＬ２１）、（ＲＣＴ１３＋ＲＬ２２）からなる抵抗ブリッジにおいて、
ＲＬ１２：ＲＬ１３＝（ＲＣＴ１＋ＲＬ２１）：（ＲＣＴ３＋ＲＬ２３）
が成り立つとすると、該抵抗ブリッジは平衡状態となり、抵抗ＲＬ１２とＲＬ１３の接続点と、抵抗ＲＬ２１とＲＬ２３の接続点の間の電位差は０となり、該抵抗ブリッジの合成抵抗は（ＲＬ１２＋ＲＬ１３）と｛（ＲＣＴ１＋ＲＬ２１）＋（ＲＣＴ３＋ＲＬ２２）｝の並列合成抵抗となる。この場合の合成抵抗Ｒｓは、
RS = RL11 + [(RL12 + RL13) + {(RCT1 + RL21) + (RCT3 + RL22)}]/[(RL12 + RL13)x{(RCT1 + RL21) + (RCT3 + RL22)}] + RL14      ・・・（２）
で与えられる。
【００５０】
＜システム構成＞
図４は、レイアウト検証のための配線抵抗演算に用いるシステム（レイアウト検証システム）の構成の一例を示すブロック図である。図４に示すように、共通バス１６０に接続された演算部１１０、入力部１２０、表示部１３０、入出力部１４０、記憶部１５０を備えている。
【００５１】
演算部１１０は、ＣＰＵ１１１を有する。入力部１２０は、キーボード１２１、キーボード・インターフェース１２２を有する。表示部１３０は、モニター１３１、モニター・インターフェース１３２を有する。入出力部１４０は、Ｉ／Ｏポート１４１を有する。記憶部１５０は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１５１、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１５２、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）インターフェース１５３、ＨＤＤ１５４を有する。
【００５２】
ＣＰＵ１１１は、ＨＤＤ１５４に格納されている配線抵抗演算プログラム（実行モジュール）をＲＡＭ１５１等にロードし、実行することで、配線抵抗を求める。ＣＰＵ１１１で実行される配線抵抗演算プログラムは、ＨＤＤ１５４等に格納されたレイアウト情報を入力し、表示部１３０のモニター１３１の画面に出力する。ユーザが、配線抵抗演算対象の配線層、該当箇所をモニター１３１の画面上で指定することで、配線抵抗演算プログラムは、配線層を矩形（枠領域）に分割し、枠領域の抵抗を算出し、図３（ｄ）のような抵抗回路網を自動生成する。
【００５３】
＜配線抵抗演算の全体フロー＞
図５は、本実施例の配線抵抗演算の手順を説明するフローチャートである。図５（ａ））は、配線抵抗演算の全体の流れを示す。
【００５４】
ステップＳ１のデータ読み込み・格納工程において、レイアウトデータ１１とその他のデータ１２を、図４の入力部１２０又は入出力部１４０を介して入力（読み込み）し、図４の記憶部１５０にレイアウトデータとその他のデータを格納する。なお、レイアウトデータ１１は、レイアウト編集装置等の他システム１０（本実施例の検証システムとは別のシステム）で生成される。
【００５５】
ステップＳ２の演算工程は、図４の記憶部１５０に格納されたレイアウトデータとその他のデータ１２（例えば、各配線層の材料の層抵抗の値など、配線抵抗演算に用いるパラメータ）とに応じて、図４の演算部１１０で演算を行う。ステップＳ２の演算工程の詳細は、後に図３（ｄ）を参照して説明される。
【００５６】
ステップＳ３の演算結果格納・表示工程では、ステップＳ２の演算工程において算出された演算結果を図４の記憶部１６０に格納し、場合によっては、図４の表示部１３０に表示する。演算結果データ（結果データ）１３は、図４の入出力部１４０を介して取り出され、例えば、他のシステム１４に読み込まれる。
【００５７】
＜演算フロー＞
図５（ｂ）は、図５（ａ）のステップＳ２の演算工程の詳細な手順を示すフローチャートである。
【００５８】
＜配線層矩形分割工程＞
ステップＳ２１の配線層矩形分割工程では、図４の記憶部１５０に格納されたレイアウトデータのうち、各々の配線層の矩形分割を行う。通常、半導体装置は、複数の配線層を有しており、このため、レイアウトデータも、複数の配線層のレイアウトデータを有している。
【００５９】
本実施例においては、特殊配線層（図１の特殊配線層Ｌ２に対応する）にスルーホールを介して直接接続された一般配線層（図１の一般配線層Ｌ１に対応する）の矩形分割は、関連技術の矩形分割方法（例えば特許文献１等に開示されている方法）のうち、スルーホールの位置に応じた矩形分割は行わない。
【００６０】
その他の配線層、つまり、他の一般配線層にのみ直接接続され、特殊配線層には直接接続されていない一般配線層の矩形分割は、関連技術と同様の方法（例えば特許文献１に記載の方法）を用いて行ってもよい。あるいは、長距離の直線配線に対して、所定のピッチで領域の分割を行い、１つの矩形が所定のサイズ以下のサイズになるように矩形分割を行ってもよい。
【００６１】
＜単体抵抗算出工程＞
ステップＳ２２の単体抵抗算出工程では、ステップＳ２１の配線矩形分割工程で切り出された複数の矩形の各々について、抵抗値（単体抵抗値）を算出する。
【００６２】
他の一般配線層にのみ直接接続され、特殊配線層には直接接続されていない一般配線層の矩形については、関連技術と同様の方法で、例えば、層抵抗値と矩形の幅Ｗ、長さＬとから矩形の抵抗値を算出する。図１の一般配線層Ｌ１に対応する配線層の抵抗値の算出方法の詳細は、後に、図５（ｃ）を参照して説明される。
【００６３】
＜全体抵抗回路網作成工程＞
ステップＳ２３の全体抵抗回路網作成工程では、ステップＳ２２の単体抵抗算出工程において算出された各矩形の抵抗値を、図４の記憶部１５０に格納されたレイアウトデータに応じて接続し、配線層の全体抵抗回路網を作成する。
【００６４】
全体抵抗回路網、又は、該全体抵抗回路網に、所定の処理結果、例えば、全体抵抗回路網上の所定の経路の単体抵抗の抵抗値を合成し、この所定の経路に対応する配線の配線抵抗を求める処理結果を、演算結果とする。
【００６５】
＜単体抵抗算出工程の詳細＞
図５（ｃ）は、図５（ｂ）のステップＳ２２の単体抵抗算出工程の処理の詳細の一例を示す流れ図である。図５（ｃ）を参照して図１の一般配線層Ｌ１に対応する配線層の抵抗値の算出方法を説明する。以下では、図３（ａ）に示した矩形（図３（ａ）のＮ１からＮ２までの領域の矩形）を代表例として、単体抵抗算出工程（図５（ｃ））の詳細を説明する。
【００６６】
＜枠図形作成・枠領域分割工程＞
ステップＳ２２１の枠図形作成・枠領域分割工程は、図３（ｂ）に示した特殊配線層Ｌ２に、枠図面ＦＦ１とこの枠図面ＦＦ１を分割した枠領域ＦＲ１〜ＦＲ３を設定する。
【００６７】
＜枠図形設定＞
枠図形の設定は、図１の一般配線層Ｌ１に対応する配線層上に、図５（ｂ）の配線層矩形分割工程（ステップＳ２１）で切り出された複数の矩形のうち、平面的に見て、特殊配線層Ｌ２と重なる領域を備え、特に、自身（矩形）と特殊配線層Ｌ２とを接続する複数のスルーホールＴｈ１を含む矩形に対して実行される。
【００６８】
その他の領域、つまり、平面的に見て特殊配線層Ｌ２と重なる領域を持たない領域については、関連技術と同様の方法で、例えば、層抵抗値と矩形の幅Ｗ、長さＬとから矩形の抵抗値を算出する。
【００６９】
枠図形の設定は、まず、図３（ａ）のＮ１からＮ２までの領域の矩形上に形成された複数のスルーホールＴｈ１の各々について、ｘ座標とｙ座標とを抽出し、特殊配線層Ｌ２上で、図３（ａ）のＮ１からＮ２までの領域の矩形に重なる領域において、複数のスルーホールＴｈ１の各々のｘ座量、ｙ座標のうち、ｘ座標の最小値及び最大値とｙ座標の最小値及び最大値によって規定される矩形を特殊配線層Ｌ２上に、枠図形として設定する。
【００７０】
＜枠領域設定＞
枠領域の設定は、枠図形を任意の個数の枠領域に分割することで行う。好ましくは、各々の枠領域は、複数のスルーホールＴｈ１のうちの少なくとも２個以上のスルーホールを含むようにする。
【００７１】
１つの枠領域内に２個以上のスルーホールＴｈ１が含まれる枠領域に対して、以下のスルーホール合成工程で、当該枠領域内の複数のスルーホールＴｈ１を合成して１つにまとめたスルーホールを設定し、前記複数の枠領域の各枠領域に含まれるスルーホールを１つとする。
【００７２】
＜スルーホール合成工程＞
ステップＳ２２２のスルーホール合成工程では、各々の枠領域内の各々のスルーホールを合成し、合成スルーホールＣＴを設定する。
【００７３】
合成スルーホールの位置は、各枠領域ＦＲのｘ座標の最小値と最大値との中点を、合成スルーホールのｘ座標とし、各枠領域ＦＲのｙ座標の最小値と最大値との中点を合成スルーホールのｙ座標とする。
【００７４】
合成スルーホールの抵抗値は、各枠領域ＦＲに含まれるスルーホールの抵抗値を合成して求める。なお、前述したように、合成スルーホールの合成抵抗値と、その接続位置（仮想の接続位置）の算出が行われ、これらの値が配線抵抗算出のために記憶保持されるだけであり、実際に合成スルーホールのレイアウトパターンが生成されるわけではない。
【００７５】
本実施例において、前述したように、枠図形を分割した複数の枠領域の各々が全て複数のスルーホールを含む構成が好ましいが、１つの枠領域内に１個のスルーホールＴｈ１しか含まれない枠領域が存在してもよいことは勿論である。この場合、当該枠領域内の該１個のスルーホールＴｈ１を枠領域の合成スルーホールとして扱うようにしてもよい。その際、合成スルーホールの位置は、例えば、複数のスルーホールを合成する場合と同様、枠領域の中点に設定し、抵抗値は、もとの１個のスルーホールＴｈ１の抵抗値とする。
【００７６】
＜要素抵抗値算出工程＞
ステップＳ２２３の要素抵抗値算出工程では、図３（ｄ）の抵抗値ＲＬ１１−ＲＬ１４、ＲＣＴ１−ＲＣＴ３、ＲＬ２１、ＲＬ２２を求める。
【００７７】
抵抗値ＲＬ１１−ＲＬ１４は、図３（ａ）の一般配線層Ｌ１のＮ１からＮ２の領域の配線抵抗を、図３（ｃ）に示した合成スルーホールＣＴ１、ＣＴ２、ＣＴ３（図３（ａ）に一点鎖線で記載）のｘ座標に応じて分割することで求める。
【００７８】
抵抗値ＲＣＴ１、ＲＣＴ２、ＲＣＴ３は、各々合成スルーホールＣＴ１、ＣＴ２、ＣＴ３の合成抵抗値である。抵抗値ＲＬ２１、ＲＬ２２は、特殊配線層Ｌ２の一部の配線抵抗を示す。抵抗値ＲＬ２１、ＲＬ２２は、それぞれ図３（ｃ）の特殊配線層Ｌ２のＬ２１、Ｌ２２の領域（ＣＴ１の中点とＣＴ２の中点間、ＣＴ２の中点とＣＴ３の中点間）の配線抵抗を示す。抵抗値ＲＬ２１、ＲＬ２２は、図３（ｂ）の枠図形ＦＦ１の配線抵抗を求め、図３（ｃ）に示した合成スルーホールＣＴ１、ＣＴ２、ＣＴ３（図３（ａ）に一点鎖線で記載）のｘ座標に応じて分割することで求める。
【００７９】
＜単体抵抗回路網作成工程＞
ステップＳ２２４の単体抵抗回路網作成工程では、要素抵抗算出工程で算出された抵抗値に基づいて、図３（ｄ）に示した単体抵抗回路網を作成する。
【００８０】
＜単体合成抵抗計算工程＞
ステップＳ２２５の単体合成抵抗計算工程では、ステップＳ２２４の単体抵抗回路網作成工程で作成された単体抵抗回路網中の各抵抗値を合成し、図３（ｅ）の合成抵抗値ＲＳを算出する。この合成抵抗値ＲＳが、図３（ｂ）の矩形ＦＦ１の単体抵抗値となる。
【００８１】
本実施例において、図３、図５に示したような近似が行なえる理由を以下に説明する。特殊配線層Ｌ２の層抵抗値が一般配線層Ｌ１の層抵抗値に比べ、少なくとも１０倍以上であり、特殊配線層Ｌ２の抵抗値の誤差が単体抵抗値の誤差への影響が少ない。特殊配線層Ｌ２は高抵抗であり、且つ、一般配線層Ｌ１と特殊配線層Ｌ２とを接続するスルーホールＴｈ１が全て枠図形内に配置されており、特殊配線層Ｌ２上の枠図形の領域外に回りこむ電流量は極めて小さい、ためである。
【００８２】
＜変形例１＞
図６は、前記第１の実施例の変形例１を説明する図である。図６に示す例では、図３（ｂ）の枠図形ＦＦ１（図６にＦＦ１で示す）を、ｙ方向（一般配線層Ｌ１上を電流が流れる方向と直交する方向、すなわち配線の幅方向）に所定量拡大した枠図形ＦＦ２としている。このように、幅を拡大した枠図形ＦＦ２を用いることで、電流の周り込み効果の影響（ｙ方向へ電流がまわり込む影響）を反映することができ、より精密な近似が可能となる。
【００８３】
＜変形例２＞
図７は、前記第１の実施例の変形例２を説明する図である。図７に示すように、枠領域毎に、スルーホールのｙ座標の最小値・最大値が異なる場合には、各枠領域毎に、ｙ方向の長さ（幅）を異ならせるようにしている。
【００８４】
図７に示す例では、枠領域ＦＲ２１、ＦＲ２１、ＦＲ３１のｙ方向の長さ（幅）が相違している。枠領域毎に、スルーホールの位置が異なる場合の一般配線層の抵抗値をより正確に算出することができる。
【００８５】
＜変形例３＞
図８は、前記第１の実施例の変形例３を説明する図である。この変形例３では、一般配線層Ｌ１上の一つの矩形が、複数の異なる特殊配線層と、平面的にみて重なる場合に、各々の特殊配線層上にそれぞれ枠図形を設定する。図８では、一般配線層Ｌ１上の一つの矩形が２つの異なる特殊配線層Ｌ２１、Ｌ２２と重なっており、各々の特殊配線層Ｌ２１、Ｌ２２上に、枠図形ＦＦＬ２１、ＦＦＬ２２が設定される。
【００８６】
＜変形例４＞
図９は、前記第１の実施例の変形例４を説明する図である。１つの枠領域内で、特殊配線層Ｌ２の電流方向に直交する方向の長さ（幅が）変化する場合、枠領域毎に、特殊配線層Ｌ２の幅を平均したものを、枠領域の幅として設定する。枠領域の内側に特殊配線層Ｌ２が食い込む場合の抵抗値を反映できる。
【００８７】
図９（ａ）は、枠図形（一点鎖線）と、幅が変化する特殊配線層Ｌ２（いくつかの箇所で枠図形をはみ出す）が示されている。図９（ｂ）は、図９（ａ）の枠図形（一点鎖線）と特殊配線層Ｌ２の重なり図形が示されている。図９（ｃ）は、図９（ａ）の枠図形を長手方向に３つに分割した枠領域の各々において、特殊配線層Ｌ２の幅を電流方向に平均化したものを、枠領域の幅としたもの（破線）が示されている。図９（ｃ）に示す例では、特殊配線層Ｌ２の配線パターンの形状にしたがって、枠領域の幅は、枠領域毎に相違している。
【００８８】
＜第２の実施例＞
図１０は、第２の実施例の配線抵抗演算の流れを示す図である。第２の実施例は、図５の第１の実施例の配線抵抗演算と比較して、単体抵抗算出工程の詳細（図５（ｃ）と図１０（ｃ）、（ｄ））が相違している。
【００８９】
本実施例は、特殊配線層との重なり具合により一般配線層の層抵抗値を一般配線層矩形ごとに補正することで実現している。ここでは、第１の実施例での枠領域分割やスルーホール合成および単体抵抗回路網作成は不要である。枠図形は補正の判定のため使用する。
【００９０】
一般配線層Ｌ１と特殊配線層Ｌ２の重なりが大部分であり、且つ、スルーホールの数が多く、スルーホール抵抗値が、特殊配線層Ｌ２と比して無視できる場合に、特に有効である。本実施例は、第１の実施例に比べて、処理は単純になる。
【００９１】
図１０（ｃ）のステップＳ２２’−１の枠図形作成工程は、前記第１の実施例と同様の手法で行なう。単体抵抗回路網は、図３（ｄ）において、
ＲＬ１１＝ＲＬ１４＝０、
ＲＣＴ１＝ＲＣＴ２＝ＲＣＴ３＝０  
とした状態と等価である。
【００９２】
こうすると、Ｒｓは、図３（ｄ）において、抵抗ＲＬ１２＋ＲＬ１３と、抵抗ＲＬ２１＋ＲＬ２２の並列抵抗の合成であるため、結果として、一般配線層Ｌ１の層抵抗値と特殊配線層Ｌ２の層抵抗値とを合成（つまり一般配線層の層抵抗値を変更）したことになる。
【００９３】
補正後（配線層の合成後）の一般配線層Ｌ１の層抵抗値をρｓ２、一般配線層Ｌ１の元の層抵抗値をρｓ１、特殊配線層Ｌ２の層抵抗値をρｓｗとすると、ρｓ２は、ρｓ１とρｓｗの並列合成抵抗として与えられる。
【００９４】
ρｓ２＝（ρｓ１×ρｓｗ）／（ρｓ１＋ρｓｗ）      ・・・（３）
【００９５】
ρｓ２は、最初に１回計算するだけである。配線図形の各矩形抵抗値は、ρｓ２を用いて計算すればよい。すなわち、算出すべき枠図形に対応する一般配線層矩形の単体抵抗値は上記式（１）にしたがって、ρｓ２×Ｌ／Ｗ（ただし、Ｌは一般配線層矩形の長さ（電流方向の辺）、Ｗは一般配線層矩形幅（電流方向に直角の辺）で求まる。
【００９６】
図１０（ｄ）に示すように、個々の一般配線層矩形毎に、層抵抗値の補正が可能か判定し（ステップＳ２２６）、層抵抗値の補正が可能である場合、その配線矩形の抵抗値計算は、並列合成した層抵抗値ρｓ２を用いて算出する（ステップＳ２２７）。
【００９７】
層抵抗値の補正が不可の場合、一般配線層Ｌ１の元の層抵抗値ρｓ１を用いて算出する（ステップＳ２２８）。
【００９８】
図１０（ｄ）のステップＳ２２６における層抵抗値の補正が可能か否かの判定は、例えば、枠図形と配線矩形の面積を比較し、同等だったら層抵抗の補正とする。判定を厳密に行う場合、これに、スルーホール数が多いか少ないかの条件を加える。
【００９９】
枠図形と配線矩形の面積が同等であり、且つ、スルーホール数が一定数以上なら層抵抗補正を行う。
【０１００】
＜変形例２＞
本発明の第２の実施例では、一般配線層矩形の層抵抗値の補正を特殊配線層Ｌ２と重なるか否かで決定していた。この層抵抗値補正を一般化して重なりの大小で算出する場合、以下のような計算式を使用する。
【０１０１】
ρｓ２＝（ρｓ１×ｋ×ρｓｗ）／（ρｓ１＋ｋ×ρｓｗ）      ・・・（４）
【０１０２】
ここで、ｋは、重なりを表す係数であり、完全に重なる場合、ｋ＝１、全く重ならない場合には無限大（ｋ＝∞）となる。式（３）は、式（４）において、ｋ＝１とした場合に対応する。
【０１０３】
ｋは、例えば、一般配線層矩形と対応する枠図形の面積比を使用する。
【０１０４】
ｋ＝一般配線層矩形面積／枠図形面積
【０１０５】
この場合、一般配線層矩形ごとに、ｋ、さらにρｓ２を計算するので、図１０（ｄ）における判定（Ｓ２２６）、ρｓ１による矩形抵抗値の計算（Ｓ２２８）は不要である。
【０１０６】
本実施例によれば、複数のスルーホール（Ｔｈ）の位置に応じて一般配線層Ｌ１の所定の領域（特殊配線層Ｌ２と平面上重なる領域）を矩形分割せずに、前記領域を１つの領域として、一般配線層Ｌ１のもとの層抵抗値ρｓ１と特殊配線層Ｌ２の層抵抗値ρｓｗとに応じて、前記領域の配線抵抗を算出することで、一般配線層Ｌ１に多数のスルーホールが存在する場合においても、一般配線層Ｌ１が多数のスルーホール分割要素に分割されることはない。配線抵抗の算出時間を短縮することができる。
【０１０７】
＜半導体装置の具体例＞
図１１は、上記した本発明の配線抵抗演算が適用可能な具体的な半導体装置の一例を示す図である。ＤＲＡＭのレイアウトが示されている。複数のメモリセルアレイ（ＡＲＹ）、複数のメモリセルアレイ（ＡＲＹ）間に配設された複数の周辺回路領域（ＰＥＲＩ）、複数の電源パッド（Ｐａｄ）を備える。特に制限されないが、図１１では、４個のメモリセルアレイ（ＡＲＹ）が設けられ、図面上下のメモリセルアレイ（ＡＲＹ）間、図面左右のメモリセルアレイ（ＡＲＹ）間に、それぞれ、周辺回路領域（ＰＥＲＩ）が設けられており、上下のメモリセルアレイ（ＡＲＹ）間に配設された２つの周辺回路領域（ＰＥＲＩ）のそれぞれに複数の電源パッド（Ｐａｄ）を備える。
【０１０８】
図１２は、図１２の周辺回路領域（ＰＥＲＩ）の一部を拡大して模式的に示した図である。
【０１０９】
Ｘ方向に配設された電源配線ＰＬ１、
電源引き込み配線ＬＬ１、
複数のＭＯＳトランジスタＴｒ１、Ｔｒ２、
電源配線ＰＬ１と電源引き込み配線ＬＬ１とを接続する複数のスルーホールＴｈ１、
電源引き込み配線ＬＬ１と各々のＭＯＳトランジスタＴｒ１、Ｔｒ２の一方の拡散層とを接続するスルーホールＴｈ２、
不図示の一般配線（信号配線等）に接続される引き込み配線ＬＬ２、
引き込み配線ＬＬ２、ＬＬ３とトランジスタＴｒ１、Ｔｒ２とを接続するスルーホールＴｈ３、とを備える。
【０１１０】
トランジスタＴｒ１、Ｔｒ２は、それぞれ、スルーホールＴｈ２に接続される拡散層ＤＬ１、スルーホールＴｈ３に接続される拡散層ＤＬ２、ゲート電極Ｇを備える。
【０１１１】
電源配線ＰＬ１は、図１の一般配線層Ｌ１に対応する層に形成された配線であり、例えば、アルミニウムで構成される配線である。電源配線ＰＬ１は、図１１の電源パッドＰａｄに接続されている。
【０１１２】
電源引き込み配線ＬＬ１は、図１の特殊配線層Ｌ２に対応する層に形成された配線であり、例えば、タングステンで構成される。
【０１１３】
ＤＲＡＭの周辺回路部（ＰＥＲＩ）においては、種々の周辺回路を構成する複数のトランジスタの各々の電源が供給されるべき側の拡散層ＤＬ１上に、全ての電源配線ＰＬ１を配置することは不可能である。従って、電源配線ＰＬ１からさらに下層の配線層である、電源引き込み配線ＬＬ１を介して、種々の周辺回路を構成する複数のトランジスタの少なくとも一部のトランジスタにおいて、各々のトランジスタの電源が供給されるべき側の拡散層ＤＬ１に電源を供給する。
【０１１４】
図１２の電源配線ＰＬ１上の矩形（Ｎ１からＮ２までの領域）の配線抵抗の算出に、上記実施例として説明した配線抵抗演算を用いることができる。図１２において、電源引き込み配線ＬＬ１に、枠図形ＦＦ３が設定され、枠図形ＦＦ３はそれぞれが複数のスルーホールを有する複数の枠領域ＦＲ３１、３２に分割されている。図１２の枠図形ＦＦ３の配線抵抗は、図４、図５、図１１等を参照して説明した第１、第２の実施例にしたがって算出される。
【０１１５】
図１３は、図１２の１つのメモリセルアレイＡＲＹを拡大して模式的に示した図である。図１３を参照すると、メモリセルアレイＡＲＹは、複数のセンスアンプ配置領域ＳＡ、複数のメモリセルマットＭＡＴ、複数のワード線駆動回路領域、プレート電極ＰＬＴＥ、複数のプレート電極電源線ＰＬ２、ロウデコーダ、カラムデコーダを備える。
【０１１６】
図１３において、プレート電極ＰＬＴＥは、図１の特殊配線層Ｌ２に対応する層であり、例えば、タングステンで形成される。複数のプレート電極電源線ＰＬ２の各々は、図１の一般配線層Ｌ１に形成される配線であり、例えば、銅で形成される。
【０１１７】
複数のプレート電極電源線ＰＬ２は、プレート電極ＰＥＴＥにプレート電源電位を供給する電源線である。メモリセルＭＡＴには、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線とビット線との交点に配置された複数のメモリセルとを備える。メモリセルは、キャパシタを備え、このキャパシタの一方の電極がプレート電極ＰＬＴＥである。
【０１１８】
図１４は、図１３のＡ領域を拡大して示した図である。図１４を参照すると、プレート電極電源線ＰＬ２とプレート電極ＰＬＴＥとは、複数のスルーホールＴｈ４で接続される。電源配線ＰＬ２上の矩形（Ｎ１からＮ２までの領域）の配線抵抗の算出に、前記した実施例の配線抵抗演算を用いることができる。図１４において、Ｎ１とＮ２間に枠図形ＦＦ４が設定され、枠図形ＦＦ４は、それぞれが複数のスルーホールを有する複数の枠領域ＦＲ４１、４２に分割されている。図１４の枠図形ＦＦ４の配線抵抗は、図４、図５、図１１等を参照して説明した第１、第２の実施例にしたがって算出される。
【０１１９】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば図１１乃至図１４を参照して説明したＤＲＡＭデバイス以外にも、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の不揮発性半導体装置の制御方法全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する不揮発性半導体装置に対して本発明を適用することができる。
【０１２０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２１】
以下、本発明のその他の諸態様を付記としてまとめて記載する。なお、本発明は、以下の態様によって制限されるものでないことは勿論である。
（付記１）
データ処理装置を用いて半導体装置の配線抵抗を算出する方法であって、
前記半導体装置のレイアウト情報を読み込み、第１及び第２の配線層の配線が平面的に互いに重なる領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの領域に対して、前記領域内の前記複数のスルーホールを含む枠図形を設定し、
前記複数のスルーホールの各々の位置に応じて前記枠図形を分割せずに、前記枠図形を１つの領域として、又は、前記枠図形をそれぞれが前記複数のスルーホールのうちの対応する複数のスルーホールを含む複数の枠領域に分割して、前記枠図形の配線抵抗を算出する、配線抵抗算出方法。
（付記２）
前記枠図形を前記複数の枠領域に分割し、
前記複数の枠領域の各枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールを設定し、前記複数の枠領域の各枠領域に含まれるスルーホールを１つとし、
前記枠図形に対応する前記第１及び第２の配線層の配線抵抗を、前記各枠領域毎１つに設定されたスルーホールに基づき分割した抵抗値と、前記各枠領域毎１つに設定されたスルーホールの抵抗値とを用いて、抵抗回路網を作成し、
前記抵抗回路網を１つの抵抗に合成する、付記１記載の配線抵抗算出方法。
（付記３）
前記枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールの位置を、前記枠領域の中心とし、
前記枠領域内の前記複数のスルーホールを合成して１つにまとめたスルーホールの抵抗値を、前記枠領域内の前記複数のスルーホールの抵抗値の合成抵抗とする、付記２記載の配線抵抗算出方法。
（付記４）
前記枠図形は、電流方向をｘ軸とし、前記電流方向に直交する方向をｙ軸とし、前記領域内での前記複数のスルーホールの配置位置のｘ座標の最小値と最大値、及び、ｙ座標の最小値と最大値に基づき区画される矩形領域を含む、付記２又は３に記載の配線抵抗算出方法。
（付記５）
前記枠図形を、電流方向に、前記複数の枠領域に分割する、付記２乃至４のいずれか一に記載の配線抵抗算出方法。
（付記６）
前記枠図形を、電流方向に直交する方向に、所定量拡大する、付記２、３、５のいずれか一に記載の配線抵抗算出方法。
（付記７）
前記複数の枠領域が、電流方向に直交する方向の幅が互いに異なる少なくとも２つの枠領域を含む、付記２乃至６のいずれか一に記載の配線抵抗算出方法。
（付記８）
前記第１及び第２の配線層の一方の配線層の配線と、前記第１及び第２の配線層の他方の配線層の配線とが、平面的に、少なくとも第１及び第２の領域で重なる場合、前記第１及び第２の領域に対して、前記枠図形を個別に設定する、付記２乃至５のいずれか一に記載の配線抵抗算出方法。
（付記９）
前記第１及び第２の配線層の少なくとも一方の配線層の配線において、１つの前記枠領域内で、電流方向に直交する方向の幅が変化する場合、前記一方の配線層の配線の幅を、前記枠領域内で前記電流方向に平均化した値を、前記枠領域の電流方向に直交する方向の幅として設定する、付記２乃至４のいずれか一に記載の配線抵抗算出方法。
（付記１０）
前記枠図形及び前記枠領域を、前記第２の配線層の前記領域に設定する、付記２乃至９のいずれか一に記載の配線抵抗算出方法。
（付記１１）
前記枠図形に対して、当該枠図形内の前記第１の配線層の層抵抗を前記第２の配線層の層抵抗によって補正が可能か否か判定し、当該層抵抗の補正の判定の結果が前記可能の場合には、前記枠図形を１つの領域として前記第１の配線層の層抵抗値を前記第２の配線層の層抵抗値により補正した層抵抗値を用いて前記枠図形の配線抵抗を算出し、当該層抵抗の合成の判定の結果が前記否の場合には、前記枠図形を前記複数の枠領域に分割して前記枠図形の配線抵抗を算出する、付記１乃至１０のいずれか一に記載の配線抵抗算出方法。
（付記１２）
前記第１の配線層と前記枠図形との面積比とに基づいて、前記第１の配線層の層抵抗を前記第２の配線層の層抵抗によって補正が可能か否かを判定する、付記１１記載の配線抵抗算出方法。
（付記１３）
前記第２の配線層が、前記第１の配線層よりも高抵抗の配線材料を含む、付記１乃至１２のいずれか一に記載の配線抵抗算出方法。
（付記１４）
データ処理装置を用いて半導体装置の配線抵抗を算出する方法であって、
前記半導体装置のレイアウト情報を読み込み、第１及び第２の配線層の配線が平面的に互いに重なる矩形領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの領域に対して、前記第１の配線層の層抵抗と前記第２の配線層の層抵抗による層抵抗の合成が可能か否か判定し、層抵抗の合成が可能な場合には、前記第１の配線層の層抵抗値と前記第２の配線層の層抵抗値を合成した層抵抗値を用いて、前記矩形領域の配線抵抗を算出する、配線抵抗算出方法。
（付記１５）
半導体装置の配線抵抗を算出する処理を実行するコンピュータに、
前記半導体装置のレイアウト情報を読み込む処理と、
第１及び第２の配線層の配線が平面的に互いに重なる領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの領域に対して、前記領域内の前記複数のスルーホールを含む枠図形を設定し、
前記複数のスルーホールの各々の位置に応じて前記枠図形を分割せずに、前記枠図形を１つの領域として、又は、前記枠図形をそれぞれが前記複数のスルーホールのうちの対応する複数のスルーホールを含む複数の枠領域に分割して、前記枠図形の配線抵抗を算出する処理と、
を実行させるプログラム。
（付記１６）
半導体装置の配線抵抗を算出する処理を実行するコンピュータに、
前記半導体装置のレイアウト情報を読み込む処理と、
第１及び第２の配線層の配線が平面的に互いに重なる矩形領域であって、前記第１及び第２の配線層の配線を電気的に接続する複数のスルーホールを有する少なくとも１つの領域に対して、前記第１の配線層の層抵抗と前記第２の配線層の層抵抗による層抵抗の合成が可能か否か判定する処理と、
層抵抗の合成が可能な場合には、前記第１の配線層の層抵抗値と前記第２の配線層の層抵抗値を合成した層抵抗値を用いて、前記矩形領域の配線抵抗を算出する処理と、
を実行させるプログラム。
【符号の説明】
【０１２２】
１０  他システム（レイアウト編集装置等）
１１  レイアウトデータ
１２  その他データ
１３  結果データ
１４  他システム
１１０  演算部
１１１  ＣＰＵ
１２０  入力部
１２１キーボード
１２２  キーボード・インターフェース
１３０  表示部
１３１  モニター
１３２  モニター・インターフェース
１４０  入出力部
１４１  Ｉ／Ｏポート
１５０  記憶部
１５１  ＲＡＭ  
１５２  ＲＯＭ
１５３  ＨＤＤインターフェース
１５４  ＨＤＤ
１６０  共通バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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