(57)【要約】      （修正有）【課題】高容量・高精度なＭＩＭ静電容量素子を少ない工程で製造する技術を提供する。【解決手段】第１層間絶縁膜１７上に静電容量素子の下部電極２１と第２層配線２２とを同時に形成した後、第１層間絶縁膜１７上に堆積した第２層間絶縁膜２４に開口部３４を形成する。次に、開口部３４内を含む第２層間絶縁膜２４上に順次堆積した容量絶縁膜２７、第２金属膜および保護金属膜２９を順次堆積し、第２層間絶縁膜２４上の保護金属膜２９、第２金属膜および容量絶縁膜２７をＣＭＰ法で研磨・除去することによって、開口部３４内に容量絶縁膜２７、第２金属膜からなる上部電極２８および保護金属膜２９を残す。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＩＭ構造の静電容量素子を備えた半導体装置であって、
半導体基板上の第１層間絶縁膜上に形成された第１金属膜を有してなる下部電極と、
前記第１層間絶縁膜および前記下部電極の上部に形成された第２層間絶縁膜と、
前記第２層間絶縁膜の一部に形成され、その底面に前記下部電極の表面が露出する開口部と、
前記開口部の側壁および前記底面を覆うように形成された容量絶縁膜と、
前記容量絶縁膜の上部に形成された第２金属膜を有してなる上部電極と、
前記上部電極の上部に形成され、かつ前記開口部を埋め込むように形成された保護金属膜と、
を備え、
前記開口部内に形成された前記容量絶縁膜、前記上部電極および前記保護金属膜は、それぞれの上面が前記第２層間絶縁膜の表面と同じ高さになるように平坦化されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記下部電極を構成する前記第１金属膜は、前記第１層間絶縁膜に形成された配線溝の内部に埋め込まれていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記配線溝の内部に埋め込まれた前記第１金属膜は、銅を含む金属膜を有してなり、
前記開口部の前記底面を除く前記第１層間絶縁膜上には、前記銅の拡散を防止する絶縁膜がさらに形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２層間絶縁膜の上部に形成された第３層間絶縁膜と、前記第３層間絶縁膜の上部に形成された第１上層配線とをさらに備え、
前記第１上層配線は、前記第３層間絶縁膜に形成された第１コンタクトホール内の金属プラグを介して、前記開口部内の前記保護金属膜に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第３層間絶縁膜の上部に形成された第２上層配線をさらに備え、
前記第２上層配線は、前記第３層間絶縁膜および前記第２層間絶縁膜に形成された第２コンタクトホール内の金属プラグを介して、前記下部電極に電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記開口部の近傍の前記第２層間絶縁膜の表面には、前記開口部の内部に埋め込まれた前記容量絶縁膜の一部は、前記開口部の周囲の前記第２層間絶縁膜の表面に延在していることを特徴とする半導体装置。
【請求項７】
半導体基板上に形成された下部電極と容量絶縁膜と上部電極とを有するＭＩＭ構造の静電容量素子を備えた半導体装置の製造方法であって、
前記静電容量素子を形成する工程は、
（ａ）半導体基板上の第１層間絶縁膜上に形成した第１金属膜をパターニングして前記下部電極を形成する工程と、
（ｂ）前記第１層間絶縁膜および前記下部電極の上部に第２層間絶縁膜を形成する工程と、
（ｃ）前記第２層間絶縁膜の一部に開口部を形成し、前記開口部の底面に前記下部電極の表面を露出させる工程と、
（ｄ）前記第２層間絶縁膜の上部、前記開口部の側壁および前記底面を覆うように前記容量絶縁膜を形成する工程と、
（ｅ）前記容量絶縁膜の上部に第２金属膜および保護金属膜を順次形成し、前記開口部を前記保護金属膜で埋め込む工程と、
（ｆ）前記第２層間絶縁膜の上部の前記保護金属膜、前記第２金属膜および前記容量絶縁膜を化学的機械研磨法で研磨・除去することにより、前記開口部の内部に前記容量絶縁膜、前記第２金属膜を有してなる前記上部電極および前記保護金属膜を残す工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｆ）の工程で前記開口部内に残された前記容量絶縁膜、前記上部電極および前記保護金属膜は、それぞれの上面が前記第２層間絶縁膜の表面と同じ高さになるように平坦化されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ａ）の工程は、前記第１金属膜をパターニングすることによって、前記第１層間絶縁膜上に下層配線を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記（ｆ）の工程では、前記第２層間絶縁膜の上部の前記保護金属膜および前記第２金属膜を化学的機械研磨法で研磨・除去し、前記第２層間絶縁膜の上部に前記容量絶縁膜を残すことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記開口部の上部を覆うフォトレジスト膜をマスクにして、前記第２層間絶縁膜の上部に残った前記容量絶縁膜をエッチングする工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記（ａ）の工程は、
（ａ−１）前記第１層間絶縁膜の一部に配線溝を形成する工程と、
（ａ−２）前記第１層間絶縁膜の上部および前記配線溝の内部に前記第１金属膜を堆積し、前記配線溝の内部を前記第１金属膜で埋め込む工程と、
（ａ−３）前記第１層間絶縁膜の上部の前記第１金属膜を化学的機械研磨法で研磨・除去することにより、前記配線溝の内部に前記第１金属膜を有してなる前記下部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１金属膜は、銅を含む金属膜を有してなり、
前記（ａ−３）の工程の後、前記第１層間絶縁膜の上部に前記銅の拡散を防止する絶縁膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項７記載の半導体装置の製造方法において、
前記（ｆ）の工程の後、
（ｇ）前記第２層間絶縁膜の上部に第３層間絶縁膜を形成する工程と、
（ｈ）前記第３層間絶縁膜に第１コンタクトホールを形成し、前記第１コンタクトホールの内部に金属プラグを形成する工程と、
（ｉ）前記第３層間絶縁膜上に第１上層配線を形成し、前記第１コンタクトホールの内部の前記金属プラグを介して前記第１上層配線と前記開口部内の前記保護金属膜とを電気的に接続する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｈ）の工程は、前記第３層間絶縁膜および前記第２層間絶縁膜に第２コンタクトホールを形成し、前記第２コンタクトホールの内部に金属プラグを形成する工程をさらに含み、
前記（ｉ）の工程は、前記第３層間絶縁膜上に第２上層配線を形成し、前記第２コンタクトホールの内部の前記金属プラグを介して前記第２上層配線と前記下部電極とを電気的に接続する工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、集積回路内にＭＩＭ(Metal Insulator Metal)構造の静電容量素子を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、アナログ−ディジタルＬＳＩ(Large Scale Integrated circuit)に内蔵される種々のフィルタ回路やアナログ−ディジタルコンバータ回路、ＲＦ（RadioFreauency）送受信ＬＳＩに内蔵される送受信回路などにおいて、高容量・高精度で、かつリーク電流の少ない静電容量素子が要求されている。また、ＬＳＩのコスト低減のために、静電容量素子の高集積化も要求されている。
【０００３】
この種の静電容量素子として、半導体基板上に形成した金属膜からなる一対の電極（下部電極および上部電極）間に容量絶縁膜を配置する、いわゆるＭＩＭ構造の静電容量素子が知られている。
【０００４】
例えば非特許文献１には、半導体基板上に下部電極用金属膜、容量絶縁膜および上部電極用金属膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、平行平板型ＭＩＭ構造の静電容量素子を形成する技術が記載されている。
【０００５】
特許文献１および特許文献２には、半導体基板上に形成した下部電極の上部の層間絶縁膜に開口部を設け、この開口部内に容量絶縁膜層と上部電極とを形成する静電容量素子の製造技術が記載されている。
【０００６】
上記特許文献１に記載された静電容量素子の製造方法は、半導体基板の第１層間絶縁膜上に第１金属膜（例えばアルミニウム合金膜）を形成する工程と、上記第１金属膜上に第１上層バリア膜（例えばチタン膜と窒化チタン膜との積層膜）を形成する工程と、上記第１金属膜と第１上層バリア膜の積層膜を加工して、第１金属配線と静電容量素子の下部電極とを同時に形成する工程と、上記第１金属配線および下部電極を覆う第２層間絶縁膜を形成する工程と、上記第２層間絶縁膜を部分的に除去し、上記下部電極の一部を構成する第１上層バリア膜の上面の一部を露出する工程と、露出した上記下部電極の第１バリア膜上に静電容量素子の容量絶縁膜（例えば窒化シリコン膜）を形成する工程と、上記第２層間絶縁膜および静電容量絶縁膜上に第２金属膜（例えばアルミニウム合金膜）を形成する工程と、上記第２金属膜上に第２上層バリア膜（例えばチタン膜と窒化チタン膜との積層膜）を形成する工程と、上記第２金属膜と第２上層バリア膜の積層膜を加工して、第２金属配線と静電容量素子の上部電極とを同時に形成する工程とを有している。
【０００７】
また、上記特許文献２に記載された静電容量素子の製造方法は、半導体基板上の絶縁膜の表面に第１層金属膜（例えばＴｉＮ膜−ＡｌＣｕ膜−ＴｉＮ膜）の積層膜からなる静電容量素子の第１電極（下部電極）を形成する工程と、上記第１電極上に第１層間絶縁膜を形成する工程と、上記第１層間絶縁膜の一部をエッチングし、第１電極の表面が露出する開口部を形成する工程と、上記開口部内を含む第１層間絶縁膜上に誘電体膜（例えば窒化シリコン膜）および第２層金属膜（例えばＡｌＣｕ膜−ＴｉＮ膜の積層膜）を堆積する工程と、上記第２層金属膜および誘電体膜を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish)法で研磨し、開口部内に誘電体膜および静電容量素子の第２電極（上部電極）を形成する工程とを有している。
【０００８】
特許文献３は、ＭＩＳ(Metal Insulator Silicide)構造の静電容量素子の形成方法に関するものであるが、半導体基板上に金属シリサイド膜（例えばＮｉシリサイド）からなる静電容量素子の下部電極を形成した後、上記下部電極上の凹部（周囲が酸化膜で囲まれた凹部）内に例えば窒化膜からなる容量絶縁膜と金属膜（例えばＮｉ膜）からなる上部電極とを形成する方法を開示している。
【０００９】
上記静電容量素子は、金属シリサイド膜／容量絶縁膜／金属膜の積層構造を有するＮ型ＭＩＳトランジスタのゲート電極を形成する工程で同時に形成される。また、静電容量素子の容量絶縁膜と上部電極は、下部電極上の凹部内を含む酸化膜上に堆積した容量絶縁膜と金属膜とをＣＭＰ法で研磨し、この容量絶縁膜と金属膜とを開口部内に残すことによって形成される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２１０９９６号公報
【特許文献２】特開２００５−１４２４３５号公報
【特許文献３】特開２００７−２０１０６２号公報
【非特許文献】
【００１１】
【非特許文献１】アイビーエム  ジャーナル・リサーチ・アンド・ディベロップメント２００３年  ４７号(IBM J.RES & DEV. Vol. 47 No. 2/3 MARCH/MAY 2003) pp101-135
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図２９は、上述した非特許文献１に開示された技術であり、下部電極上に容量絶縁膜と上部電極用金属膜を順次積層して形成した静電容量素子構造（平行平板型ＭＩＭ容量素子）である。本発明者らは、図２９に示す素子構造を図３０に示す製造方法を適用することで形成し、検証を行った。
【００１３】
まず、図３０（ａ）に示すように、半導体基板５０上に酸化シリコン膜のような絶縁膜５１を堆積した後、絶縁膜５１上に下部電極用の第１金属膜５２ａ、容量絶縁膜５３、上部電極用の第２金属膜５４ａを順次堆積する。
【００１４】
次に、図３０（ｂ）に示すように、フォトレジスト膜１００をマスクにしたドライエッチングで第２金属膜５４ａをパターニングすることによって、上部電極５４を形成する。この工程では、第２金属膜５４ａをパターニングする際のエッチングで下部電極用の第１金属膜５２ａがエッチングされないことが要求されるため、容量絶縁膜５３上でエッチングの進行が止まるようにする必要がある。ここで、高容量な容量素子を形成するためには、容量絶縁膜５３の膜厚を薄くすることが有効な手法であるが、容量絶縁膜５３が薄くなるにつれて前述のドライエッチングが困難となる。この点が非特許文献１が内在する問題点の一つである。
【００１５】
次に、図３０（ｃ）に示すように、フォトレジスト膜１０１をマスクにしたドライエッチングで容量絶縁膜５３および第１金属膜５２ａをパターニングすることによって、下部電極５２および第１層配線５６、５７を形成する。ここまでの工程で、下部電極５２、容量絶縁膜５３および上部電極５４からなる静電容量素子５５が完成する。
【００１６】
一般に、ＬＳＩは、配線層数が少ない程、その製造コストを削減できるため、配線層数は出来るだけ少なくすることが要求される。また、配線層毎の集積度を上げることもＬＳＩのコスト削減には有効である。係る点から、下部電極５２は、電源配線や信号配線などの一般配線（第１層配線５６、５７）と同時に形成することが望ましい。また、一般配線は、高集積度も要求される。配線を高集積する手法として、配線幅と間隔を縮減すること、いわゆる微細加工技術が必要となる。微細加工を行うためには、フォトリソグラフィ技術の物理的制約から、フォトレジスト膜の厚さを薄くすることが要求される。従って、第１金属膜５２ａをパターニングするフォトレジスト膜１０１は、上部電極５４を完全に覆い、エッチング中に上部電極５４が露出しない程度のエッチング耐性を考慮した十分な膜厚を確保しなければならず、係る点において製造方法の確立が困難になるという問題が生じる。
【００１７】
次に、図３０（ｄ）に示すように、上部電極５４、下部電極５２および第１層配線５７を覆う層間絶縁膜５８にコンタクトホール６０、６１、６２を形成して、上部電極５４、下部電極５２、第１層配線５７のそれぞれの表面を露出させた後、コンタクトホール６０、６１、６２の内部に金属プラグ６３を埋め込む。その後、層間絶縁膜５８の上部に第２層配線６４、６５、６６を形成することにより、図２９に示す構造が完成する。
【００１８】
上記した平行平板型静電容量素子構造においては、上部電極５４と下部電極５２との物理的距離が容量絶縁膜５３の膜厚分しか確保できないので、電極端部に電界が集中し、電界強度が増大する。しかし、静電容量素子において電界強度の増加は、リーク電流の増加を引き起こし、耐圧特性を低下させる要因となる。従って、このような構造では、容量絶縁膜の薄膜化による高容量・高安定の高い静電容量素子を実現することは困難である。
【００１９】
図３１は、下部電極の上部の層間絶縁膜に開口部を設け、この開口部内に容量絶縁膜層と上部電極とを形成する特許文献１の静電容量素子構造（溝型ＭＩＭ容量素子）である。本発明者らは、図３１の構造を図３２および図３３に示す製造方法を適用することで形成し、検証を行った。
【００２０】
まず、図３２（ａ）に示すように、半導体基板５０上に堆積した第１層間絶縁膜７０上に下部電極用の第１金属膜７１ａを堆積した後、図３２（ｂ）に示すように、フォトレジスト膜１０３をマスクにしたドライエッチングで第１金属膜７１ａをパターニングすることによって、下部電極７１および下層配線７２、７３、７４を形成する。
【００２１】
ここでは、下部電極７１と下層配線７２、７３、７４とが同時に形成されるが、下層配線７２、７３、７４のみを形成する場合と比べてプロセスを変更する必要がないので、前述した平行平板型静電容量素子を形成する場合とは異なり、下部電極７１の加工性が低下することはない。
【００２２】
次に、図３２（ｃ）に示すように、下部電極７１および下層配線７２、７３、７４を覆う第２層間絶縁膜７５を堆積する。ここで、第２層間絶縁膜７５は、下部電極７１および下層配線７２、７３、７４を完全に覆うことができるような膜厚で堆積する必要がある。
【００２３】
次に、図３２（ｄ）に示すように、フォトレジスト膜１０４をマスクにしたドライエッチングで第２層間絶縁膜７５に開口部７６を形成し、下部電極７１の上面の一部を露出させる。
【００２４】
次に、図３３（ａ）に示すように、開口部７６の内部を含む第２層間絶縁膜７５上に容量絶縁膜７７、上部電極用の第２金属膜７８ａを順次積層した後、図３３（ｂ）に示すように、フォトレジスト膜１０５をマスクにしたドライエッチングで第２金属膜７８ａおよび容量絶縁膜７７をパターニングすることによって、開口部７６を覆う上部電極７８および容量絶縁膜７７を形成する。ここまでの工程で、下部電極７１、容量絶縁膜７７および上部電極７８からなる静電容量素子７９が完成する。
【００２５】
ここでは、フォトリソグラフィ技術を用いて第２金属膜７８ａおよび容量絶縁膜層７７をパターニングするので、フォトレジスト膜１０５と開口部７６との合わせずれを考慮し、フォトレジスト膜１０５の径を開口部７６の径よりも大きくする必要がある。従って、開口部７６内に形成された容量絶縁膜７７および上部電極７８は、それらの端部が開口部７６の外側（第２層間絶縁膜７５の上部）に位置することになる。
【００２６】
次に、図３３（ｃ）に示すように、第２層間絶縁膜７５にコンタクトホール８０、８１を形成して、下部電極７１、下層配線７４のそれぞれの表面を露出させた後、コンタクトホール８０、８１の内部に金属プラグ８２を埋め込む。その後、層間絶縁膜５８の上部に第２層配線８３、８４、８５を形成することにより、図３１に示す構造が完成する。
【００２７】
上記した溝型静電容量素子の製造方法においては、開口部７６の外側（第２層間絶縁膜７５の上部）に位置する上部電極７８の下方の層間絶縁膜５８が容量絶縁膜の機能を果たし、第２層間絶縁膜７５上の上部電極７８とその下方の下部電極７１との間に寄生容量が発生する。この寄生容量は、静電容量素子７９に並列接続された容量と見なすことができるので、特に微細な静電容量素子７９、すなわち開口部７６の面積が小さい静電容量素子７９において、単位面積あたりの静電容量（容量密度）が大きく見えることとなる。また、このような寄生容量は、フォトリソグラフィ工程での製造ばらつきに応じて変動するため、誤差精度を見積もることが不可能であり、微細な静電容量素子７９を高精度に形成することは困難である。
【００２８】
特許文献２には、上述した図３３（ａ）に示す工程の後、化学的機械研磨法を用いて第２層間絶縁膜７５上の第２金属膜７８ａおよび容量絶縁膜７７を研磨・除去し、開口部７６内に容量絶縁膜７７および上部電極７８を形成する技術が記載されている。しかし、この技術の場合、第２層間絶縁膜７５の平坦性が不十分であったり、第２層間絶縁膜７５に大きさの異なる開口部７６が存在したりする場合には、第２層間絶縁膜７５上に第２金属膜７８ａが残留したり、開口部７６内の上部電極７８（第２金属膜７８ａ）が必要以上に研磨されたりするという問題が生じる。
【００２９】
特許文献３に開示されたＭＩＳ構造の静電容量素子は、下部電極材料に金属シリサイド膜を用いている。しかし、この金属シリサイド膜は、多結晶シリコン膜とその上部に形成した金属膜とを反応させて形成するので、多晶質シリコン膜表面の凹凸などにより容量密度のばらつきが大きくなるという問題がある。
【００３０】
本発明の目的は、高容量・高精度なＭＩＭ静電容量素子を少ない工程で製造する技術を提供することにある。
【００３１】
本発明の他の目的は、高容量・高精度なＭＩＭ静電容量素子の微細化を推進する技術を提供することにある。
【００３２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３４】
本発明の好ましい一態様である半導体装置の製造方法は、半導体基板上に形成された下部電極と容量絶縁膜と上部電極とを有するＭＩＭ構造の静電容量素子を備えた半導体装置の製造方法であって、前記静電容量素子を形成する工程は、
（ａ）半導体基板上の第１層間絶縁膜上に形成した第１金属膜をパターニングして前記下部電極を形成する工程と、
（ｂ）前記第１層間絶縁膜および前記下部電極の上部に第２層間絶縁膜を形成する工程と、
（ｃ）前記第２層間絶縁膜の一部に開口部を形成し、前記開口部の底面に前記下部電極の表面を露出させる工程と、
（ｄ）前記第２層間絶縁膜の上部、前記開口部の側壁および前記底面を覆うように容量絶縁膜を形成する工程と、
（ｅ）前記容量絶縁膜の上部に第２金属膜および保護金属膜を順次形成し、前記開口部を前記保護金属膜で埋め込む工程と、
（ｆ）前記第２層間絶縁膜の上部の前記保護金属膜、前記第２金属膜および前記容量絶縁膜を化学的機械研磨法で研磨・除去することにより、前記開口部の内部に前記容量絶縁膜、前記第２金属膜からなる前記上部電極および前記保護金属膜を残す工程とを含んでいる。
【発明の効果】
【００３５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００３６】
本発明の好ましい一態様である半導体装置の製造方法によれば、高容量・高精度なＭＩＭ静電容量素子を少ない工程で製造することができる。
【００３７】
本発明の好ましい一態様である半導体装置の製造方法によれば、高容量・高精度なＭＩＭ静電容量素子の微細化を推進することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１における半導体装置を示す断面図である。
【図２】本発明の実施の形態１における半導体装置の要部を示す平面図である。
【図３】本発明の実施の形態１における半導体装置の要部を示す斜視図である。
【図４】本発明の実施の形態１における半導体装置の要部を示す断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】（ａ）、（ｂ）、（ｃ）は、本発明のＭＩＭ容量素子と、比較例１および比較例２の容量素子のミスマッチ特性を示すグラフである。
【図１８】平行平板型ＭＩＭ容量素子と溝型ＭＩＭ容量素子の絶縁破壊耐力をプロットしたグラフである。
【図１９】本発明の実施の形態２における半導体装置の要部を示す断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】本発明者が検討した従来の平行平板型ＭＩＭ容量素子を示す断面図である。
【図３０】（ａ）〜（ｄ）は、本発明者が検討した従来の平行平板型ＭＩＭ容量素子の製造方法を示す断面図である。
【図３１】本発明者が検討した従来の溝型ＭＩＭ容量素子を示す断面図である。
【図３２】（ａ）〜（ｄ）は、本発明者が検討した従来の溝型ＭＩＭ容量素子の製造方法を示す断面図である。
【図３３】（ａ）〜（ｃ）は、図３２に続く溝型ＭＩＭ容量素子の製造方法を示す断面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００４０】
（実施の形態１）
図１は、本実施の形態における半導体装置の要部を示す断面図である。図１に示すように、シリコン単結晶よりなる半導体基板１０には、ｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effective Transistor)Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されており、ｎチャネル型ＭＩＳＦＥＴＱｎおよびＰチャネル型ＭＩＳＦＥＴＱｐの上部には、絶縁膜１１を介して第１層配線１２、１３、１４、１５、１６が形成されている。また、第１層配線１２〜１６の上部には第１層間絶縁膜１７を介して第２層配線２０、２２、２３および下部電極２１が形成されている。
【００４１】
第２層配線２０、２２、２３および下部電極２１の上部には第２層間絶縁膜２４が形成されており、下部電極２１の上部の第２層間絶縁膜２４には、底面に下部電極２１が露出する開口部３４が形成されている。また、この開口部３４の内部には、下層から順に容量絶縁膜２７、上部電極２８および保護金属膜２９が埋め込まれている。
【００４２】
上記開口部３４の下層に形成された下部電極２１、開口部３４の内部に形成された容量絶縁膜２７、上部電極２８および保護金属膜２９は、ＭＩＭ構造の静電容量素子２５を構成している。
【００４３】
第２層間絶縁膜２４および開口部３４の上部には第３層間絶縁膜３０が形成されており、開口部３４に埋め込まれた保護金属膜２９の上部の第３層間絶縁膜３０には、コンタクトホール３５が形成されている。保護金属膜２９は、このコンタクトホール３５内に形成された金属プラグ３８を介して第３層間絶縁膜３０上の第３層配線３１に接続されている。
【００４４】
また、第３層間絶縁膜３０の上部には、上記第３層配線３１と共に第３層配線３２、３３が形成されている。静電容量素子２５の上部電極２８および保護金属膜２９は、第２層間絶縁膜２４によって第３層配線３１と隔てられているため、静電容量素子２５の上方に第３層配線３１以外の配線（第３層配線３２、３３）が配置されていても支障はない。
【００４５】
第３層配線３２の下層の第３層間絶縁膜３０および第２層間絶縁膜２４には２個のコンタクトホール３６、３７が形成されている。第３層配線３２は、コンタクトホール３６内の金属プラグ３８を介して静電容量素子２５の下部電極２１に接続され、かつコンタクトホール３７の金属プラグ３８を介して第２層配線に接続されている。
【００４６】
以下の図においては、上記第１層間絶縁膜１７よりも下層の領域の図示を省略し、第１層間絶縁膜１７およびその上層の領域のみを図示するものとする。
【００４７】
図２は、上記第２層配線２１、静電容量素子２５および第３層配線３１、３２を上方から見た平面図である。図２には、上記静電容量素子２５と同一の構造を有する３個の静電容量素子２５が示されており、図１は、そのうちの１個が形成された領域を示している。静電容量素子２５が形成される開口部３４の平面形状は、正方形あるいは長方形など、第２層配線２０〜２３のレイアウトに応じて適宜変更することができる。また、図３は、上記第２層配線２１、静電容量素子２５、コンタクトホール３５および第３層配線３１を上方から見た斜視図、図４は、図１の一部を拡大して示す断面図である。
【００４８】
次に、上記静電容量素子２５を有する半導体装置の製造方法について、図５〜図１６を参照しながら工程順に説明する。なお、前記図１に示したｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの形成工程から第１層配線１２〜１６の形成工程までは常法に従って行えばよいので、その説明は省略する。
【００４９】
図５は、前記図１に示した第１層配線１２〜１６の上部に第１層間絶縁膜１７を堆積した状態を示している。第１層間絶縁膜１７は、例えばＣＶＤ(Chemical Vapor Deposition)法で堆積した酸化シリコン膜からなる。
【００５０】
次に、図６に示すように、第１層間絶縁膜１７上に第１金属膜４０を堆積した後、第１金属膜４０上にＢＡＲＬ(Bottom Anti Reflection Layer)膜４１を堆積する。第１金属膜４０は、例えばスパッタリング法で堆積した窒化チタン膜、アルミニウム合金膜および窒化チタン膜からなる。ＢＡＲＬ膜４１は、次の工程で第１金属膜４０上に形成するフォトレジスト膜を露光する際、フォトレジスト膜を透過して第１金属膜４０の表面で反射した露光光によるフォトレジスト膜の異常露光を防ぐための反射防止膜である。ＢＡＲＬ膜４１は、例えばＣＶＤ法で堆積した酸窒化シリコン膜からなる。また、ＢＡＲＬ膜４１に代えて、もしくはＢＡＲＬ膜４１と共にＢＡＲＣ(Bottom Anti Refelction Coat)膜やＴＡＲＣ(Top Anti Reflection Coat)膜などを使用しても同様の効果が得られる。また、上記したフォトレジスト膜の異常露光が無視できる場合は、これらの反射防止膜を使用しなくともよい。
【００５１】
次に、図７に示すように、ＢＡＲＬ膜４１の上部に塗布したフォトレジスト膜１０６を露光・現像することによって、第１層配線形成領域および下部電極形成領域にフォトレジスト膜１０６を残す。続いて、図８に示すように、フォトレジスト膜１０６をマスクにしたドライエッチングでＢＡＲＬ膜４１および第１金属膜４０をパターニングすることによって、下部電極２１および第２層配線２２を形成する。
【００５２】
次に、フォトレジスト膜１０６を除去した後、図９に示すように、下部電極２１および第２層配線２２の上部に第２層間絶縁膜２４を堆積し、続いて、ＣＭＰ法を用いて第２層間絶縁膜２４の表面を平坦化する。第２層間絶縁膜２４は、例えばＣＶＤ法で堆積した酸化シリコン膜からなる。
【００５３】
次に、図１０に示すように、第２層間絶縁膜２４の上部に形成したフォトレジスト膜１０７をマスクにして下部電極２１の上部の第２層間絶縁膜２４およびＢＡＲＬ膜４１をドライエッチングすることにより、下部電極２１の表面が露出する開口部３４を形成する。開口部３４は上に開いた略Ｕ字型の断面形状を有する窪みであり、その深さは、下部電極２１の表面から平坦な第２層間絶縁膜２４の表面までの高さに等しい。ここまでの工程で、半導体基板１０の表面は、開口部３４が形成された領域のみに窪みを有する平坦な構造になっている。
【００５４】
次に、フォトレジスト膜１０７を除去した後、図１１に示すように、第２層間絶縁膜２４の上部、開口部３４の底面および側面を覆うように容量絶縁膜２７を堆積する。容量絶縁膜２７は、例えばＣＶＤ法で堆積した窒化シリコン膜からなる。また、容量絶縁膜２７は、窒化シリコン膜よりも誘電率の高い絶縁膜、例えば酸化タンタル膜や酸化ハフニウム膜などで構成してもよい。
【００５５】
次に、図１２に示すように、容量絶縁膜２７の上部に上部電極用の第２金属膜４２を堆積し、続いて、第２金属膜４２の上部に保護金属膜２９を堆積する。第２金属膜４２は、例えばスパッタリング法で堆積した窒化チタン膜からなり、保護金属膜２９は、例えばＣＶＤ法で堆積したタングステン膜からなる。また、保護金属膜２９は、開口部３４の内部を完全に埋め込むような厚い膜厚で堆積する。
【００５６】
上部電極用の第２金属膜４２は、窒化チタン膜に代えて、窒化タンタルなどの金属化合物膜、あるいは銅、アルミニウム、タングステンなどの金属膜を用いてもよいが、高精度なＭＩＭ容量素子を形成するためには、下部電極２１と同程度の抵抗率を有する材料を用いることが望ましい。また、保護金属膜２９は、タングステン膜に代えて、アルミニウム、銅などの金属膜、あるいは窒化チタンなど金属化合物膜を用いてもよいが、次のＣＭＰ処理工程で第２金属膜４２と共に研磨・除去できる性質を有する材料を使用する。
【００５７】
次に、図１３に示すように、ＣＭＰ法を用いて第２層間絶縁膜２４の上部の保護金属膜２９、第２金属膜４２および容量絶縁膜２７を研磨・除去し、これらの膜を開口部３４の内部のみに残す。このとき、開口部３４の内部に残った保護金属膜２９、第２金属膜４２および容量絶縁膜２７は、それぞれの上面が第２層間絶縁膜２４の表面と同じ高さになる。ここまでの工程で、開口部３４の下層に形成された下部電極２１、開口部３４の内部に形成された容量絶縁膜２７、上部電極２８（第２金属膜４２）および保護金属膜２９からなるＭＩＭ構造の静電容量素子２５が完成する。
【００５８】
次に、図１４に示すように、第２層間絶縁膜２４および静電容量素子２５の上部に第３層間絶縁膜３０を堆積する。第３層間絶縁膜３０は、例えばＣＶＤ法で堆積した酸化シリコン膜からなる。第３層間絶縁膜３０は、平坦な第２層間絶縁膜２４の上部に堆積されるので、ＣＭＰ処理を施さなくともその表面が平坦になる。
【００５９】
次に、図１５に示すように、第３層間絶縁膜３０の上部に形成したフォトレジスト膜１０８をマスクにして保護金属膜２９の上部の第３層間絶縁膜３０をドライエッチングし、コンタクトホール３５を形成する。また、このとき、下部電極２１の上部の第３層間絶縁膜３０、第２層間絶縁膜およびＢＡＲＬ膜４１をドライエッチングしてコンタクトホール３６を形成し、第２層配線２２の上部の第３層間絶縁膜３０、第２層間絶縁膜およびＢＡＲＬ膜４１をドライエッチングしてコンタクトホール３７を形成する。その後、コンタクトホール３５、３６、３７の内部に金属プラグ３８を形成する。金属プラグ３８を形成するには、例えば第３層間絶縁膜３０の上部およびコンタクトホール３５、３６、３７の内部にスパッタリング法またはＣＶＤ法でタングステン膜または窒化チタン膜からなる金属膜を堆積し、続いて第３層間絶縁膜３０の上部の金属膜をＣＭＰ法で研磨、除去する。
【００６０】
次に、図１６に示すように、第３層間絶縁膜３０の上部に第３層配線３１、３２を形成する。第３層配線３１、３２の材料および形成方法は、下部電極２１および第２層配線２２と同じでよい。第３層間絶縁膜３０の表面は十分に平坦であるため、微細なエッチングを行う際に障害となる凹凸がない。従って、第３層配線３１、３２の配線密度を高めることができる。ここまでの工程により、前記図１に示した半導体装置が完成する。
【００６１】
次に、本発明の効果を説明する。図１７は、上記の方法で製造した本発明のＭＩＭ容量素子、比較例１（図２９、図３０を用いて説明した平行平板型ＭＩＭ容量素子）および比較例２（図３１〜図３３を用いて説明した溝型ＭＩＭ容量素子）のミスマッチ特性を示すグラフである。グラフ（ａ）は比較例１のミスマッチ係数、グラフ（ｂ）は比較例２のミスマッチ係数、グラフ（ｃ）は、本発明のＭＩＭ容量素子のミスマッチ係数である。
【００６２】
各グラフ（ａ）、（ｂ）、（ｃ）において、横軸は、ＭＩＭ容量素子の設計上の面積の自乗根の逆数である。また、縦軸は、隣接するＭＩＭ容量素子の静電容量の差分をその平均値で除した値（容量ミスマッチ）をプロットしたものである。すなわち、隣接するＭＩＭ容量素子のばらつきが小さいほど容量ミスマッチは小さくなる。各グラフ内の点は、種々の面積のＭＩＭ容量素子において、容量ミスマッチを測定し、プロットした値を示している。また、各グラフにおいて、横軸（面積の自乗根の逆数）に対する縦軸（容量ミスマッチ）の傾きを容量ミスマッチ係数と称する。容量ミスマッチ係数は、容量素子のばらつき精度の評価指標として一般的に用いられ、前述の容量ミスマッチ係数が小さい値である程ばらつきが小さい高性能な容量素子であることを意味する。
【００６３】
グラフ（ａ）、（ｂ）、（ｃ）に示すように、比較例１（平行平板型ＭＩＭ容量素子）のミスマッチ係数は０．４８、比較例２（溝型ＭＩＭ容量素子）のミスマッチ係数は０．７４、本発明に係るＭＩＭ容量素子のミスマッチ係数は０．４１である。比較例２のミスマッチ係数が著しく大きい理由は、前述したように、フォトリソグラフィー技術とドライエッチング技術で形成することにより生じるマスク位置精度のばらつきによって、上部電極の端部が開口部の外側の層間絶縁膜上に位置し、層間絶縁膜を介して下層の配線との間に寄生容量が発生するためである、（図３３参照）。そして、溝（開口部）の径が小さくなるにつれてＭＩＭ容量素子の容量値は小さくなり、相対的にＭＩＭ容量素子の容量値に対する寄生容量の影響が大きくなるため、寄生容量のばらつきが無視できない大きな値となる。
【００６４】
従来の溝型ＭＩＭ容量素子における寄生容量値は、製造するＭＩＭ容量素子の面積、すなわち溝（開口部）の低面積と上部電極の加工精度によるが、本発明者らが検討した構造では、最大３〜４％程度の影響を持つことが分かった。
【００６５】
これに対し、ＭＩＭ容量素子を形成する領域以外の領域で上部電極と下部電極とが対向しない平行平板型ＭＩＭ容量素子および本発明構造では、上記のような寄生容量が生じないため、ばらつきの小さい高精度なＭＩＭ容量素子を形成することが可能となる。
【００６６】
図１８は、平行平板型ＭＩＭと溝型ＭＩＭ容量素子の絶縁破壊耐力をプロットしたグラフである。横軸は、ＭＩＭ容量素子に印加された容量絶縁膜厚１ｃｍあたりの電界強度を示している。縦軸は、ＭＩＭ容量素子に直流電圧を印加した際に容量絶縁膜が絶縁破壊に至ったＭＩＭ容量素子面積の累積値である。横軸は破壊電圧と称し、縦軸は累積欠陥密度と称する。すなわち、図１８は、電圧が印加されたときに破壊に至るＭＩＭ容量素子の面積をプロットした図であり、同じ破壊電圧において累積欠陥密度が小さい素子ほど、高い安定性を有するＭＩＭ容量素子であることを示している。
【００６７】
図１８に示すように、破壊電圧が５．５ＭＶ／ｃｍ以下の場合において、平行平板ＭＩＭ容量素子と本発明の溝型ＭＩＭ容量素子とで累積欠陥密度に大きな差がある。例えば、破壊電圧５．０Ｖで比較した場合、平行平板ＭＩＭ容量素子の累積欠陥密度は１．７４／ｃｍ２であるのに対して、本発明の溝型ＭＩＭ容量素子は０．４２／ｃｍ２である。
【００６８】
図２９に示すように、平行平板型ＭＩＭ容量素子において、電界集中を起こし得る上部電極５４の端部と下部電極層５２の表面との物理的な距離は、容量絶縁膜５３の膜厚分しか確保できない。また、静電容量素子５５を層間絶縁膜５８で被覆したとき、上部電極５４の端部と下部電極５２の表面は、絶縁性に劣る同一の絶縁膜界面に接しているので、リーク電流が増える一因となる。
【００６９】
一方、本発明の構造においては、図４に示すように、上部電極２８の端部が下部電極２１と接することはなく、両者の物理的距離は、開口部３４の段差分、すなわち上部電極２８の表面と層間絶縁膜２４の上面の高さ分だけ確保されている。絶縁破壊に至り易い電極端部が物理的に十分に離れる構造となるため、絶縁破壊耐力は良好であるといえる。
【００７０】
以上の２点が本発明における容量素子構造の効果である。さらに、付加的な効果として、次の２点も挙げることができる。
【００７１】
溝型ＭＩＭ容量素子の容量絶縁膜は、その製造方法から明らかなように、膜厚、膜質に対する制約が少ない。一方、本発明者らが検討した前記平行平板型ＭＩＭ容量素子は、上部電極の端部での電界集中、および前述した上部電極の加工時の制約があるため、容量絶縁膜の膜厚に制約が生じる。この点から、溝型ＭＩＭ容量素子の方が高い静電容量を有する容量素子を形成することが可能である。
【００７２】
また、上述の通り、下部電極は、同層の配線を加工する工程で形成することができるので、特別な配線層などを形成する必要がない。そのため、ＬＳＩの高集積化、および配線層数の抑制が期待でき、ＬＳＩの製造コストの低減を図ることができる。
【００７３】
アナログ−ディジタル回路を搭載した半導体措置には、一般的によく知られているパイプライン型アナログ−ディジタルコンバータ回路や、逐次比較型アナログ−ディジタルコンバータ回路が搭載されるが、このようなアナログ−ディジタルコンバータ回路の性能改善には、高精度で高容量な静電容量素子が不可欠である。従って、本発明の容量素子構造は、このような回路に搭載する容量素子に適用することが有効といえる。
【００７４】
（実施の形態２）
前記実施の形態１では、第１金属膜４０（例えば窒化チタン膜、アルミニウム合金膜、窒化チタン膜の積層膜）を同時に加工して静電容量素子２５の下部電極２１と第２層配線２２を形成したが、本発明の特徴の一つは、静電容量素子２５を形成するに際して、下部電極２１と同層の配線（第２層配線２２）および上層の配線（第３層配線３１、３２）の形成過程に影響を与えないことにある。従って、下部電極２１、第２層配線２２および第３層配線３１、３２を第１金属膜４０と異なる金属材料で形成してもよい。
【００７５】
図１９は、ＣＭＰ法を利用した、いわゆるダマシンプロセスによって下部電極２１、第２層配線２２および第３層配線３１、３２を形成した断面図である。以下、図２０〜図２４を参照しながら、ダマシンプロセスによって配線を形成する方法を説明する。前記実施の形態１と同様、以下の図においては、第１層間絶縁膜１７よりも下層の領域の図示を省略し、第１層間絶縁膜１７およびその上層の領域のみを図示するものとする。
【００７６】
まず、図２０に示すように、第１層間絶縁膜１７に配線溝４３、４４を形成した後、第１層間絶縁膜１７の上部および配線溝４３、４４の内部にバリア金属膜４５を堆積し、続いてバリア金属膜４５の上部にメッキ法を用いて銅膜４６を形成する。配線溝４３、４４は、図示しないフォトレジスト膜をマスクにして第１層間絶縁膜１７をドライエッチングすることによって形成する。バリア金属膜４５は、例えばスパッタリング法で堆積した窒化タンタル膜からなる。また、銅膜４６は、配線溝４３、４４の内部を完全に埋め込むような厚い膜厚で形成する。
【００７７】
次に、図２１に示すように、ＣＭＰ法を用いて第１層間絶縁膜１７の上部の銅膜４６およびバリア金属膜４５を研磨・除去し、これらの膜を配線溝４３、４４の内部のみに残す。このとき、配線溝４３、４４の内部に残った銅膜４６およびバリア金属膜４５は、それぞれの上面が第１層間絶縁膜１７の表面と同じ高さになる。これにより、配線溝４３の内部にバリア金属膜４５と銅膜４６の積層膜からなる下部電極２１が形成され、配線溝４４の内部にバリア金属膜４５と銅膜４６の積層膜からなる第２層配線２２が形成される。
【００７８】
次に、図２２に示すように、第１層間絶縁膜１７、下部電極２１および第２層配線２２の上部に拡散防止膜４７を堆積した後、拡散防止膜４７の上部に第２層間絶縁膜２４を堆積する。拡散防止膜４７は、下部電極２１および第２層配線２２のそれぞれの一部を構成する銅成分が第２層間絶縁膜２４中に拡散するのを防ぐ絶縁膜であり、例えばＣＶＤ法で堆積した窒化シリコン膜や、酸素を添加した炭化シリコン膜などからなる。第２層間絶縁膜２４は、例えばＣＶＤ法で堆積した酸化シリコン膜や、炭素を添加した酸化シリコン膜などからなる。第２層間絶縁膜２４は、平坦な第１層間絶縁膜１７の上部に堆積されるので、ＣＭＰ処理を施さなくともその表面が平坦になる。
【００７９】
次に、図２３に示すように、下部電極２１の上部の第２層間絶縁膜２４および拡散防止膜４７に開口部３４を形成した後、開口部３４の内部に容量絶縁膜２７、上部電極２８および保護金属膜２９からなるＭＩＭ構造の静電容量素子２５を形成する。開口部３４を形成する方法および静電容量素子２５を形成する方法は、前記実施の形態１で説明した方法と同じでよい（図１０〜図１３参照）。静電容量素子２５の容量絶縁膜２７は、前記実施の形態１で例示した材料を用いるが、下部電極２１中の銅成分の拡散を防止できる材料が望ましい。上部電極２８および保護金属膜２９は、前記実施の形態１で例示した材料を用いる。
【００８０】
次に、図２４に示すように、第２層間絶縁膜２４および静電容量素子２５の上部に第３層間絶縁膜３０を堆積した後、第３層間絶縁膜３０に配線溝４８、４９を形成する。また、配線溝４８の下部の第３層間絶縁膜３０にコンタクトホール３５を形成し、配線溝４９の下部の第３層間絶縁膜３０、第２層間絶縁膜２４および拡散防止膜４７にコンタクトホール３６、３７を形成する。配線溝４８、４９およびコンタクトホール３５、３６、３７は、それぞれ図示しないフォトレジスト膜をマスクにしたドライエッチングで形成する。また、配線溝４８、４９とコンタクトホール３５、３６、３７は、いずれを先に形成してもよい。また、静電容量素子２５の保護金属膜２９を銅で構成した場合は、銅成分が第３層間絶縁膜３０中に拡散するのを防ぐため、第３層間絶縁膜３０の下層に前記拡散防止膜４７と同じ組成の拡散防止膜を堆積する。
【００８１】
その後、ダマシンプロセスによって配線溝４８、４９およびコンタクトホール３５、３６、３７の内部に第３層配線３１、３２を埋め込むことにより、前記図１９に示した配線構造が完成する。第３層配線３１、３２の材料および形成方法は、前述した下部電極２１、第２層配線２２の材料および形成方法と同じでよい。
【００８２】
（実施の形態３）
前記実施の形態１、２では、静電容量素子２５の容量絶縁膜２７、上部電極２８および保護金属膜２９を開口部３４の内部に埋め込んだが、本実施の形態では、容量絶縁膜２７の一部を開口部３４の外側（第２層間絶縁膜２４の表面）に残すプロセスを説明する。
【００８３】
まず、図２５に示すように、下部電極２１の上部の第２層間絶縁膜２４に開口部３４を形成した後、第２層間絶縁膜２４の上部、開口部３４の底面および側面を覆うように容量絶縁膜２７を堆積し、続いて容量絶縁膜２７の上部に上部電極用の第２金属膜４２を堆積した後、第２金属膜４２の上部に保護金属膜２９を堆積する。ここまでの工程は、前記実施の形態１の図５〜図１２に示した工程と同じである。
【００８４】
次に、図２６に示すように、ＣＭＰ法を用いて第２層間絶縁膜２４の上部の保護金属膜２９および第２金属膜４２を研磨・除去する。このＣＭＰ処理では、第２層間絶縁膜２４上の第２金属膜４２が研磨・除去された時点で研磨を停止し、容量絶縁膜２７を第２層間絶縁膜２４上に残す。ここまでの工程で、開口部３４の内部に容量絶縁膜２７、上部電極２８（第２金属膜４２）および保護金属膜２９が埋め込まれ、ＭＩＭ構造の静電容量素子２５が完成する。
【００８５】
上記した容量素子２５の形成方法では、第２層間絶縁膜２４の表面に容量絶縁膜２７が残留するが、第２層間絶縁膜２４の表面の保護金属膜２９および第２金属膜４２は除去されるので、前述した特許文献１の溝型ＭＩＭ容量素子構造において生じるような寄生容量の問題は生じない。従って、第２層間絶縁膜２４の表面に容量絶縁膜２７を残したまま、その後の工程（前記実施の形態１の図１４以降の工程）を進めてもよい。
【００８６】
しかし、第２層間絶縁膜２４の表面に容量絶縁膜２７が残留していると、その後、コンタクトホール３６、３７を形成する工程（図１５参照）で第２層間絶縁膜２４のエッチングが煩雑になる。また、２層間絶縁膜２４の表面に誘電率の高い容量絶縁膜２７が残留していると、第２層配線２２と第３層配線３２との間の寄生容量が増加する。
【００８７】
そこで、このような問題が懸念される場合は、図２７に示すように、フォトレジスト膜１０８をマスクにしたドライエッチングで第２層間絶縁膜２４上の容量絶縁膜２７を除去した後、その後の工程を進めればよい。ただし、この場合は、フォトリソグラフィ技術を用いて第２層間絶縁膜２４上の容量絶縁膜２７を除去するので、フォトレジスト膜１０８と開口部３４との合わせずれを考慮し、フォトレジスト膜１０８の径を開口部３４の径よりも大きくする必要がある。そのため、開口部３４の周囲の第２層間絶縁膜２４上に僅かに容量絶縁膜２７が残留するが、コンタクトホール３６、３７の形成が煩雑になることはない。また、第２層配線２２と第３層配線３２との間の寄生容量の増加は、極めて僅かである。
【００８８】
その後、図２８に示すように、前記実施の形態１と同じ方法で第３層間絶縁膜３０、コンタクトホール３５、３６、３７および金属プラグ３８を形成した後、第３層間絶縁膜３０上に第３層配線３１、３２を形成する。
【００８９】
上記の容量素子構造において、第２層間絶縁膜２４の表面に残る容量絶縁膜２７は、開口部３４の近傍のみであるため、大きな寄生容量は発生せず、寄生容量を小さくできるという本発明の特徴は維持されている。
【００９０】
近年は、より高容量なＭＩＭ容量素子の開発が望まれており、容量絶縁膜材料として、ハフニウム酸化物やタンタル酸化物のような低誘電率の材料を用いる場合、上部電極材料（第２金属膜４２）や保護金属膜２９と共に研磨・除去することが困難なため、層間絶縁膜２４上に容量絶縁膜が残存する場合がある。
【００９１】
この場合、容量素子２５の上層にコンタクトホール３５〜３７を形成する際に、第２層配線２２および下部電極２１を露出させるためには、第３層間絶縁膜３０、容量絶縁膜２７、第２層間絶縁膜２４からなる積層膜を加工しなくてはならない。また、上下の配線層間に形成する層間絶縁膜は、一般に、配線層間の寄生容量を低減する目的で低誘電率の材料を選択するのが一般的である。他方、ＭＩＭ容量素子の容量増加を実現するためには、高誘電率の層間絶縁膜を選択することが望ましい。従って、多くの場合、上層の層間絶縁膜、容量絶縁膜、下層の層間絶縁膜からなる積層膜は、異なった絶縁材料が積層されることになる。そのため、ドライエッチング技術を用いてコンタクトホール３５〜３７を形成する工程において、ドライエッチングに用いるガスなどを加工途中で変更する手法や、異なった膜を同時にドライエッチングできる手法を用いる必要が生じ、加工が著しく煩雑になる。
【００９２】
本実施の形態の上記容量素子構造は、このような不具合を解消する効果を有する。また、前述した上下の配線層間の寄生容量を低減するためには、配線層間に設ける層間絶縁膜の誘電率を下げることが効果的であるが、上記容量素子構造においては、第２層間絶縁膜２４の表面の容量絶縁膜２７を開口部３４の近傍のみに残すので、配線層間の寄生容量を低減できる効果もある。前記実施の形態１の場合、係る効果を求めるためには、ＣＭＰ法を用いて保護金属膜２９、上部電極用の第２金属膜４２および容量絶縁膜２７を研磨する際、保護金属膜２９および第２金属膜４２と同時に研磨可能な容量絶縁膜２７を選択しなければならないので、容量絶縁膜２７の材料選択の自由度が狭められる。従って、本実施の形態の上記容量素子構造は、このような問題を解消できる効果もある。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９４】
本発明は、例えばアナログ−ディジタルＬＳＩのように、高容量・高精度なＭＩＭ静電容量素子を必要とする半導体装置に適用することができる。
【符号の説明】
【００９５】
１０  半導体基板、
１１  絶縁膜、
１２、１３、１４、１５、１６  第１層配線、
１７  第１層間絶縁膜、
２０、２２、２３  第２層配線、
２４  第２層間絶縁膜、
２１  下部電極、
２５  静電容量素子、
２７  容量絶縁膜、
２８  上部電極、
２９  保護金属膜、
３０  第３層間絶縁膜、
３１、３２、３３  第３層配線、
３４  開口部、
３５、３６、３７  コンタクトホール、
３８  金属プラグ、
４０  第１金属膜、
４１  ＢＡＲＬ膜、
４２  第２金属膜、
４３、４４  配線溝、
４５  バリア金属膜、
４６  銅膜、
４７  拡散防止膜、
４８、４９  配線溝、
５０  半導体基板、
５１  絶縁膜、
５２ａ  第１金属膜、
５２  下部電極、
５３  容量絶縁膜、
５４ａ  第２金属膜、
５４  上部電極、
５５  静電容量素子、
５６、５７  第１層配線、
５８  層間絶縁膜、
６０、６１、６２  コンタクトホール、
６３  金属プラグ、
６４、６５、６６  第１層配線、
７０  第１層間絶縁膜、
７１ａ  第１金属膜、
７１  下部電極、
７２、７３、７４  下層配線、
７５  第２層間絶縁膜、
７６  開口部、
７７  容量絶縁膜、
７８ａ  第２金属膜、
７８  上部電極、
７９  静電容量素子、
８０、８１  コンタクトホール、
８２  金属プラグ、
８３、８４、８５  第２層配線、
１００〜１０８  フォトレジスト膜、
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ、
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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