(57)【要約】【課題】静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。【解決手段】本発明に係る半導体装置は、ソース・ドレイン領域と、ソース・ドレイン領域の上方に形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォールと、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、ゲート電極の上面に、サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース・ドレイン領域と、
前記ソース・ドレイン領域の上方に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記ソース・ドレイン領域の上面に、前記サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、
前記ゲート電極の上面に、前記サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える半導体装置。
【請求項２】
前記ゲート電極上に形成された前記シリサイド膜と、前記ソース・ドレイン領域上に形成された前記シリサイド膜は、前記サイドウォール側のそれぞれの端面が、絶縁膜により規制されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、酸化膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上に、ソース・ドレイン領域、及びゲート電極を形成し、
前記ゲート電極の側面にサイドウォールを形成し、
前記ソース・ドレイン領域の上面に、前記サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜を形成し、
前記ゲート電極の上面に、前記サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電気などサージから内部回路を保護する保護トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置は、素子サイズの微細化に伴い、各層の膜厚も薄くなり、回路抵抗が全てにおいて増加する傾向にある。その結果、回路の動作スピードの低下を招いている。そのため、トランジスタの各要素であるゲート、ソースおよびドレインのそれぞれの上部表面に、チタンやコバルト等の金属を蒸着させ、熱処理を施し、合金化させて、素子の抵抗成分を減少させるというサリサイドプロセスを用いた拡散工程を用いて半導体装置の製造を行い、回路動作の高速化を実現している。
【０００３】
しかしながら、半導体装置の外部入出力端子に設けられる静電破壊保護素子は、保護トランジスタのドレイン部がシリサイド化により低抵抗化されるため、静電気による放電電流がドレイン部に流れる場合においては、ゲート電極側面に近いシリサイド膜直下のドレイン端に電荷が集中し易く、局所的な熱破壊が生じやすくなる。
【０００４】
その結果、上記のサリサイドプロセスで製造された半導体装置の静電破壊耐量は、格段に低いと言わざるを得ない。
【０００５】
このような背景のもと、静電破壊耐量が高く、且つ高速動作が可能な半導体装置が種々検討されている（特許文献１、２参照）。
【０００６】
例えば、特許文献１には、入出力部に用いられる保護トランジスタにおいてシリサイドゲートを有し、高静電破壊耐圧を保持させる半導体装置に関する発明が記載されている。
【０００７】
図４に、特許文献１にかかる半導体装置の構造断面図を示す。
半導体基板１０１上にゲート酸化膜を介して多結晶シリコンゲート１１６、ドレイン領域１１７、ソース領域１１８からなるＮｃｈＭＯＳトランジスタが形成されている。さらに、多結晶シリコンゲート１１６、ドレイン領域１１７、ソース領域１１８上には、Ｔｉシリサイド膜１１９、１２０、１２２、１２１、１２３が形成されている。Ｔｉシリサイド膜１２２、１２３上には、それぞれ金属配線１２４、１２５とのコンタクトが形成されており、金属配線１２４は入出力端子に、金属配線１２５は、ＶＳＳ（ＧＮＤ）端子に接続されている。
【０００８】
ここで、Ｔｉシリサイド膜１２０、１２２下のドレイン領域の間に拡散抵抗１３５を設けるために、Ｔｉシリサイド膜１２０と１２２は互いに分離させている。同様に、ソース領域１１８上のＴｉシリサイド膜１２１と１２３も分離させている。
【０００９】
上記のような半導体装置の構成では、ドレイン領域１１７およびソース領域１１８上のＴｉシリサイド膜１２０、１２２および１２１、１２３がそれぞれ分離されている。このため、入出力端子にサージが印加されても、Ｔｉシリサイド膜１２０、１２２間の拡散抵抗１３５および１２１、１２３間の拡散抵抗１３６がサージ放電のエネルギーを吸収し、高い静電破壊耐圧が得られる。
【００１０】
さらに、多結晶シリコンゲート１１６上に形成されているＴｉシリサイド膜１１９によって、低抵抗なゲート電極が得られ、高速な回路動作が可能になる。すなわち、高静電破壊耐圧を保持し、且つゲート上にシリサイド膜を有する保護トランジスタが得られる。
【００１１】
一方、特許文献２には、半導体装置で発生した熱を放熱しやすくすることによって、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐圧を高めた半導体装置が記載されている。図５に、特許文献２にかかる半導体装置の構造断面図を示す。
【００１２】
拡散層領域２０３に形成されたチャネル２１１の上に、ゲート絶縁膜２０７を介してゲート電極２０８を設けている。また、ゲート電極２０８の側壁部には、サイドウォール２０９が形成され、ゲート電極２０８上とソース・ドレイン領域２０５上の一部に、ゲート電極２０８およびサイドウォール２０９を被覆するように、シリサイドプロテクション膜２１０が形成されている。シリサイドプロテクション膜２１０が設けられていないソース・ドレイン領域２０５上には、シリサイドプロテクション膜２１０に隣接して金属シリサイド膜２０６が形成されている。このシリサイドプロテクション膜２１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものである。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平７−１０６５６７号公報
【特許文献２】特開２００６−１５６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、発明者は、上記の半導体装置には、改善すべき点があると考えた。まず、図４に係る半導体装置は、保護トランジスタの面積増大により、半導体装置そのものの面積が増大し、その結果、製造コストを増大させるという問題点がある。
【００１５】
ここで、図４に係る半導体装置は、ドレイン部のシリサイド膜を寸断する様な構造を有している。すなわち、外部端子に接続される金属配線１２４は、シリサイド膜１２２を介してドレイン領域１１７に接続する。金属配線１２４は、このドレインの抵抗成分である拡散抵抗１３５を介して、さらに、シリサイド膜１２０に接続され、ゲート電極のドレイン側の側面の直下のドレイン部、つまり、チャネル方向へと繋がって接続される構造を有している。
【００１６】
次に、図６を参照して、図４の半導体装置の課題を具体的に説明する。ドレイン領域において、Ｔｉシリサイド膜１２０、１２２間に拡散抵抗１３５を設け、Ｔｉシリサイド膜１２０と１２２を互いに分離させる構造をとるためには、ドレインの領域にＴｉシリサイド膜１２０、拡散抵抗１３５、Ｔｉシリサイド膜１２２を並べた距離（サイズ）が必要となる。ソース側についても同様に、Ｔｉシリサイド膜１２１、１２３間に拡散抵抗１３６を設け、Ｔｉシリサイド膜１２１と１２３を互いに分離させる構造をとるために、ソースの領域にＴｉシリサイド膜１２１、拡散抵抗１３６、Ｔｉシリサイド膜１２３を並べた距離（サイズ）が必要となる。このため、保護トランジスタの素子サイズを大きくとらなければならない。
【００１７】
すなわち、ゲート電極１１６上にＴｉシリサイド膜を形成し、ソース・ドレイン領域１１７、１１８に拡散抵抗１３５、１３６を形成するために、特許文献１では、図示しないＴｉ膜を成膜した後、ソース・ドレイン領域１１７、１１８上のＴｉシリサイド膜を形成しない領域に形成されたＴｉ膜をエッチングで除去してから、熱処理してＴｉシリサイド膜を形成している。このため、Ｔｉ膜のエッチングを行う際のレジストマスクの目あわせズレ等のマージンを考慮する必要がないように、Ｔｉ膜を除去する領域（すなわち、拡散抵抗１３５、１３６を形成する領域）は、ゲート電極１１６の両サイドの段差周辺を避けている。つまり、ドレイン領域１１７側にはＬ１、ソース領域１１８側にはＬ２の余裕を持たせているため、Ｔｉシリサイド膜１２０、１２１のサイズであるＬ１＋Ｌ２分、素子サイズを大きくとる必要が出てくる。
【００１８】
一方、図５に係る半導体装置では、ゲート電極２０８上には金属シリサイド膜を設けず、ソース・ドレイン領域２０５の金属シリサイド膜２０６が、ゲート電極２０８のサイドウォール２０９から離して形成されている。したがって、上述したＬ１＋Ｌ２分のシリサイド膜形成エリアが無いため、素子サイズは小さくなる。しかし、この半導体装置は、ゲート電極２０８上に金属シリサイド膜を全く設けていないので、ゲート抵抗成分が増大し、回路動作スピードの低下を招くという問題点がある。
【００１９】
上述のように、特許文献１にかかる半導体装置は、保護トランジスタの素子サイズを小さくすることが難しく、保護トランジスタの面積増大により、半導体装置の面積が増大し、製造コストを増大させるという問題点がある。一方、特許文献２にかかる半導体装置は、特許文献１のような保護トランジスタの面積増大は無いものの、ゲート電極に金属シリサイド膜を設けないので、回路動作スピードの低下を招くという問題点があった。
【課題を解決するための手段】
【００２０】
本発明に係る半導体装置は、ソース・ドレイン領域と、前記ソース・ドレイン領域の上方に形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォールと、前記ソース・ドレイン領域の上面に、前記サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、前記ゲート電極の上面に、前記サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。
【００２１】
このように、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけシリサイド膜を形成しない領域を設け、ゲート電極の上面に、サイドウォールから所定の距離だけシリサイド膜を形成しない領域を設ける構成により、回路動作スピードの低下を防ぎ、保護トランジスタの素子サイズを小さくすることが可能である。また、電荷集中を緩和し、静電破壊耐量の向上が可能となる結果、静電破壊耐量を高めることができる。
【発明の効果】
【００２２】
本発明によれば、保護トランジスタの素子サイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を高めることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置のレイアウト平面図である。
【図２】本発明の実施の形態１に係る半導体装置を簡略化した一部レイアウト平面図である。
【図３】図１のＸ−Ｘ'線における断面図である。
【図４】特許文献１に係る半導体装置の断面図である。
【図５】特許文献２に係る半導体装置の断面図である。
【図６】図４の課題を説明する断面図である。
【発明を実施するための形態】
【００２４】
本発明者は、時定数が増加することなく、保護トランジスタの回路動作スピードの低下を防ぐとともに、サイズが増大しないような保護トランジスタについて鋭意検討を行った。特に、ゲート電極上をシリサイド化してゲート抵抗を低減しつつ、静電破壊で電荷集中しやすいソース・ドレイン部のゲート電極側面の直下周辺において、シリサイド化しないことで、静電破壊耐量の劣化を防ぐ点を両方満足するような保護トランジスタについて検討を重ねた。
【００２５】
その結果、本発明者は、保護トランジスタの素子サイズを従来技術の図４よりも縮小することができ、ゲート抵抗を従来技術の図５よりも低くし、従来技術の図４に迫る程度に抑える半導体装置を発明した。これにより、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を高めることができる半導体装置を提供することができる。
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００２７】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置のレイアウト平面図であり、図２は、図１におけるＸ２の範囲を簡略化した一部レイアウト平面図であり、図３は、図１のＸ−Ｘ'における断面図である。本発明の半導体装置は、入出力部のみならず、入力部または出力部にも適用可能である。
【００２８】
図１および図３に示すように、例えばＰ型半導体基板１上に、Ｐウェル２を設置して保護トランジスタを形成する。隣接する保護トランジスタは、ほぼ中心に位置するＮ型ドレイン領域７を共用するように配置される。このＮ型ドレイン領域７の左右の位置に、保護トランジスタを並列に配設するように、ゲート電極９、１０、Ｎ型ソース領域６、８が配置される。当該保護トランジスタの外周には、Ｐウェル２への電圧供給のため、Ｐ型拡散層であるＰウェルタップ５が配置される。ゲート電極９、１０の側面に、ゲート電極サイドウォール部２１、２２が配設される。また、Ｎ型ソース領域６、８のＮ型ドレイン領域７とは反対側の位置に隣接して、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）酸化膜３が形成される。また、ＳＴＩ酸化膜３の上方に、ＰＳＧ等絶縁膜４を配設する。そして、Ｐウェルタップ５、Ｎ型ソース領域６、８、Ｎ型ドレイン領域７、ゲート電極９、１０の表面に、シリサイド膜１５、１６、２０、１８、１７、１９を形成する。なお、基板１は、Ｐ型半導体基板に限らず、Ｎ型半導体基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でもよい。シリサイド膜１７、１９は、ゲート電極サイドウォール部２１、２２から一定の距離だけ離して形成されている。
【００２９】
図１、図２に示すように、シリサイド化抑制エリア２３、２４、２５、２６を形成する。具体的には、図２に示すように、シリサイド化抑制エリア２３、２４の一部である、シリサイド化抑制エリア２７（すなわち、ソース・ドレイン領域６，７の上部表面）はシリサイド化させない。また、シリサイド化抑制エリア２３、２４の一部である、シリサイド化抑制エリア２８（すなわち、ゲート電極９の上部表面はシリサイド化させない。
【００３０】
図３に示すように、Ｎ型ドレイン領域７は、シリサイド膜１８とオーミック接続され、コンタクトプラグ１３および配線（図示せず）により、外部入出力端子と接続される。Ｎ型ソース領域６、８は、それぞれシリサイド膜１６、２０とオーミック接続され、コンタクトプラグ１２、１４および配線（図示せず）によりＧＮＤ（接地）電位が接続される。また、保護トランジスタのバックゲートは、Ｐウェルタップ５により与えられ、シリサイド膜１５とオーミック接続され、コンタクトプラグ１１を介してＧＮＤ電位が接続される。
【００３１】
次に、本実施の形態に係る半導体装置について、より具体的に説明する。
上述の通り、保護トランジスタは、図３に示されるように、シリサイド膜１８とコンタクトプラグ１３を中心に、並列に配設され、同等に並列接続される。
【００３２】
次に、本実施の形態に係る半導体装置の製造方法について説明する。Ｐウェル２内に、ＳＴＩ酸化膜３を形成し、ゲート絶縁膜を形成して、その上にゲート電極９、１０をパターニングする。次に、ゲート電極９、１０に対して自己整合的に、浅い低不純物濃度のＮ型ソース・ドレイン領域を形成する。次に、例えばＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法にて全面に酸化膜を形成した後、エッチバックすることにより、ゲート電極９、１０の側面にゲート電極サイドウォール部２１，２２を形成する。次に、ゲート電極９、１０およびゲート電極サイドウォール部２１，２２に対して自己整合的に、Ｎ型のソース・ドレイン領域６、７、８を形成する。一方、ＳＴＩ酸化膜３に挟まれた領域のＰウェル２には、Ｐウェルタップ５が形成される。
【００３３】
次に、例えばＣＶＤ法にて全面に酸化膜を形成し、パターニングすることにより、シリサイド化抑制エリア２３、２４、２５、２６に酸化膜を残す。具体的には、ゲート電極９、１０およびゲート電極サイドウォール部２１、２２を含む全面に酸化膜をＣＶＤ法にて成膜した後、シリサイド化抑制エリア２３、２４、２５、２６に図示しないフォトレジスト膜を形成し、当該フォトレジスト膜をマスクとして当該酸化膜をエッチングすることにより、シリサイド化抑制エリア２３、２４、２５、２６に酸化膜を残す。次に、シリサイド膜を形成するための金属膜（例えばＴｉ）を堆積し、さらにアニール処理によりシリサイド化を行い、シリサイド化されない金属膜は、例えばウェットエッチングにより除去する。
【００３４】
この時、ＳＴＩ酸化膜３（図３参照）およびゲート電極サイドウォール部２１、２２となる酸化膜上に形成された金属膜はシリサイド化されないため、除去される。したがって、図２に示すように、Ｎ型ドレイン領域７の表面のうち、シリサイド化抑制エリア２７（斜線部）の範囲にはシリサイド膜は形成されず、その範囲外のＮ型ドレイン領域７の表面にのみ、シリサイド膜１８が形成される。Ｎ型ソース領域６の表面においても、同様に、シリサイド化抑制エリア２７（斜線部）の範囲外にシリサイド膜１６が形成される。
【００３５】
また、ゲート電極９の表面においても、同様に、シリサイド化抑制エリア２８（斜線部）の範囲外にシリサイド膜１７が形成される。
【００３６】
ゲート電極１０側のＮ型ドレイン領域７、ゲート電極１０およびＮ型ソース領域８の表面においても、シリサイド化抑制エリア２５、２６の範囲外にシリサイド膜１８、１９、２０が形成される。
【００３７】
以上により、図３に示すように、シリサイド膜１６、１７、１８、１９、２０は、ゲート電極９、１０の側面のサイドウォール２１、２２から一定の距離だけ離れた領域に形成される。
【００３８】
ここで、シリサイド化抑制エリア２７、２８のゲート長方向の距離（サイズ）Ｌ３、Ｌ４、Ｌ５、Ｌ６は、マスクパターンを形成する際の目ズレやシリサイド膜のサイズ増加等のマージンを考慮して決定される。つまり、シリサイド化抑制エリア２３、２４の形成位置がずれたとしても、ゲート電極サイドウォール部２１、２２が露出しないようにする。且つ、ゲート電極９、１０の中心に残すシリサイド膜は、一定程度以上の幅を持つように形成される。
【００３９】
これにより、シリサイド化抑制エリア２３、２４を形成するための酸化膜のエッチング工程において、フォトレジスト膜の目合わせズレ等があったとしても、ソース・ドレイン領域のシリサイド膜６、７をゲート電極サイドウォール部２１、２２から一定の距離だけ離して形成し、且つ、ゲート電極９、１０にも一定の幅のシリサイド膜１７、１９を形成することが可能となる。その結果、図６の半導体装置におけるＬ１、Ｌ２分の距離（サイズ）を小さくしつつ、ソース・ドレイン領域に拡散抵抗を形成することができるとともに、ゲート抵抗を小さくすることができる。
【００４０】
上記の保護トランジスタのゲート酸化膜厚が、例えば８ｎｍ程度の製造プロセスである場合においては、目ズレ等を考慮して、ゲート電極に被せるオーバーラップマージンを、０．２μｍ程度と仮定し、素子サイズを比較してみると、特許文献１（図４）の保護トランジスタ一個の素子サイズ（図６のＸ１）は４．０μｍ程度の長さと見積もられる。一方、シリサイド膜１２０，１２１の長さＬ１，Ｌ２は、０．５μｍ程度必要であるので、本実施の形態に係る半導体装置によれば、この部分を削除することにより、１．０μｍ程度小さくすることができる。
【００４１】
一方、本実施の形態に係る半導体装置のゲート上の中心の位置に残すシリサイド膜の幅を、特許文献１と同等に取ろうとすれば、ゲート長（ゲート電極の幅）は、オーバーラップ分を両側で合わせて０．４μｍ程度増加することになる。このようにゲート長が増加したとしても、本実施の形態における保護トランジスタ一個の素子サイズ（図１のＸ２）は高々３．４μｍ程度の長さで製造することができ、結局１保護トランジスタ当たり、０．６μｍ程度小さく製造できることになる。
【００４２】
ここで、上記のように、ゲート上の中心の位置に残すシリサイド膜の幅を、関連する技術（特許文献１）と同等に取る理由としては、残存させるシリサイド膜幅を両者とも同程度の幅にすることにより、ゲート抵抗も同程度となり、両者の立上、立下り時の回路動作遅延時間を同等にするためである。
【００４３】
さらに、静電破壊で一番電荷集中しやすいドレイン部のゲート電極側面の直下周辺や、ソース部のゲート電極側の面直下周辺を、シリサイド化させず、ドレイン、ソース部の拡散抵抗成分を持たせることで、静電破壊耐量の劣化を防ぐことができる。また、ゲート電極上部の中心部にシリサイド膜を残すことにより、ゲート電極の抵抗成分を低く抑えることが可能となる。その結果、時定数が増加することなく、保護トランジスタの回路動作スピードを落とすことのない静電保護素子によって、素子サイズの小さい半導体装置を提供することが可能となる。ここで、ゲート電極側面の「直下周辺」とは、ゲート電極の側面の直下部分のみならず、その周辺部分も含む意味である。
【００４４】
本実施の形態に係る半導体装置によれば、ソース、ドレイン上のシリサイド膜をそれぞれ一箇所のみ残存させ、不必要なエリアに設けないことにより、最小限の構成要素で半導体装置の製造が可能となる。これにより、静電保護トランジスタの素子サイズを小さくすることが可能となる。
【００４５】
また、ゲート端子の中心部に、関連する技術に設置されているゲート端子のシリサイド膜で構成される抵抗値に見合う同等程度のシリサイド膜を残存させるため、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができる。
【００４６】
さらに、ゲート電極側面の直下周辺のソース、ドレイン部は、一番電荷が集中し易い箇所であるが、そのソース、ドレイン部周辺にシリサイド膜を設けないことで、電荷集中を緩和し、静電破壊耐量の向上が可能となるため、静電破壊耐量を向上することができる。
【００４７】
また、本発明の実施の形態では、シリサイド膜１７、１９を、ゲート電極サイドウォール部２１、２２から一定の距離だけ離して形成している。これにより、シリサイド膜１７、１９の形成の際に目ズレが生じても、ゲート電極サイドウォール部２１、２２の幅分は、隣接するシリサイド膜１６、１７、１８、１９、２０との間の距離を確保することができる。
【００４８】
また、ゲート電極９、１０上部のシリサイド膜が形成されない領域の幅（図２の２８の幅Ｌ５、Ｌ６）、すなわち、シリサイド膜１７、１９と、ゲート電極サイドウォール部２１、２２との間の距離は、小さければ小さいほどゲート抵抗値が小さくなり動作スピードが向上する。そのため、シリサイド膜１７、１９を、目ズレを考慮してゲート電極サイドウォール部２１、２２から一定の距離だけ離して形成している。一方、ソース・ドレイン領域６，７の上部のシリサイドが形成されない領域の幅（図２の２７の幅Ｌ３、Ｌ４）、すなわち、シリサイド膜１６、１８、２０と、ゲート電極サイドウォール部２１、２２との間の距離は、必要な静電破壊耐量が得られるだけの幅が必要である。しかし、本発明によれば、図６における幅Ｌ１、Ｌ２を無くすことができるので、素子サイズを小さくできる。従って、シリサイド膜が形成されない領域の幅を最小値とすることで、信頼性を確保したまま、保護素子の素子サイズを縮小することができる。
【００４９】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【００５０】
例えば、上述の説明では、Ｐウェル２にＮ型ソース・ドレイン領域を形成する例を示して説明したが、導電型を逆にしても良い。また、シリサイド膜を形成するための金属膜として例えばＴｉを例示したが、Ｗ、Ｍｏ、Ｃｏ、Ｔａなどの他の金属膜としても良い。また、シリサイド化抑制エリアを形成する絶縁膜として酸化膜を例示したが、ＳｉＯＮ膜やＳｉＮ膜等でも良い。また、シリサイド化されない金属膜の除去は、ウェットエッチングに限られず、ドライエッチングでも良い。
【符号の説明】
【００５１】
１      Ｐ型半導体基板
２      Ｐウェル
３      ＳＴＩ酸化膜
４      ＰＳＧ等絶縁膜
５      Ｐウェルタップ
６      Ｎ型ソース領域
７      Ｎ型ドレイン領域
８      Ｎ型ソース領域
９      ゲート電極
１０      ゲート電極
１１      コンタクトプラグ
１２      コンタクトプラグ
１３      コンタクトプラグ
１４      コンタクトプラグ
１５      シリサイド膜
１６      シリサイド膜
１７      シリサイド膜
１８      シリサイド膜
１９      シリサイド膜
２０      シリサイド膜
２１      ゲート電極サイドウォール部
２２      ゲート電極サイドウォール部
２３      シリサイド化抑制エリア
２４      シリサイド化抑制エリア
２５      シリサイド化抑制エリア
２６      シリサイド化抑制エリア
２７      シリサイド化抑制エリア
２８      シリサイド化抑制エリア
１０１      半導体基板
１０２      素子分離絶縁膜
１１６      多結晶シリコンゲート
１１７      ドレインサイド膜
１１８      ソース領域
１１９      Ｔｉシリサイド膜
１２０      Ｔｉシリサイド膜
１２１      Ｔｉシリサイド膜
１２２      Ｔｉシリサイド膜
１２３      Ｔｉシリサイド膜
１２４      金属配線
１２５      金属配線
１２６      絶縁膜
１３５      拡散抵抗
１３６      拡散抵抗
【図１】
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【図２】
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【図３】
2011222955.tif 000005
【図４】
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【図５】
2011222955.tif 000007
【図６】
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