(57)【要約】      （修正有）【課題】接続端子の大きさに関係なく、薄型化を実現し、かつ、電気特性の低下を防止することが可能な半導体素子収納用パッケージ及びそれを用いた半導体装置を提供する。【解決手段】半導体素子収納用パッケージ１１は、上表面を有し、上表面の一部が下側に凹んだ凹部３７を有するベースプレート２１と、ベースプレートの上表面に設けられた周壁２２と、周壁の上側に設けられ、ベースプレート及び周壁とともに半導体素子収納用空間を形成する蓋２３と、下端を有し、下端がベースプレートの凹部以外の上表面より下側に位置する状態で、凹部に固定された外部接続用のフィードスルー端子２５とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
上表面と、前記上表面の一部が下側に凹んだ凹部を有するベースプレートと、
前記ベースプレートの前記上表面に設けられた周壁と、
前記周壁の上側に設けられ、前記ベースプレート及び前記周壁とともに半導体素子収納用空間を形成する蓋と、
下端を有し、下端が前記凹部以外の前記ベースプレートの前記上表面よりも下に位置するように前記凹部に固定されたフィードスルー端子と、
を備えることを特徴とする半導体素子収納用パッケージ。
【請求項２】
前記フィードスルー端子は、それぞれ絶縁部材から形成され、それぞれ上表面を有する上側構成体及び下側構成体と、前記下側構成体の上表面に設けられ、前記半導体素子収納用空間の内部と外部とを貫通するメタライズ配線層とを備えることを特徴とする請求項１に記載の半導体素子収納用パッケージ。
【請求項３】
前記ベースプレートは、複数の層から構成される積層構造を有し、
前記凹部は、少なくとも最も上層の１つの前記層を厚さ方向に貫通する孔部を備えることを特徴とする請求項１に記載の半導体素子収納用パッケージ。
【請求項４】
前記ベースプレートは焼結合金から構成される１つの層から形成され、
前記層の上表面に前記凹部が設けられている
ことを特徴とする請求項１に記載の半導体収納用パッケージ。
【請求項５】
前記周壁は前記凹部に対応する位置で前記蓋に向かった切り欠き部を有し、前記上側構成体は前記切り欠き部に挿入され、前記下側構成体は前記凹部に挿入されていることを特徴とする請求項２に記載の半導体素子収納用パッケージ。
【請求項６】
前記ベースプレートは、さらに中央部に前記上表面が下側に凹んだ他の凹部を有し、前記凹部の底面は前記他の凹部の底面よりも下に位置し、前記フィードスルー端子の前記上側構成体と前記下側構成体は前記凹部に挿入されていることを特徴とする請求項１記載の半導体素子収納用パッケージ。
【請求項７】
請求項１乃至請求項５のいずれか１に係る半導体素子収納用パッケージと、
前記半導体素子収納用空間内で、前記ベースプレートの前記上表面上に配置された内部基板と、
前記半導体素子収納用空間内で、前記ベースプレートの前記上表面上に配置された半導体素子と、
前記フィードスルー端子と前記内部基板とを接続する第１の配線と、および
前記内部基板と前記半導体素子とを接続する第２の配線と、
を備えることを特徴とする半導体装置。
【請求項８】
前記第１の配線が前記フィードスルー端子へ接続される位置と前記第１の配線が前記内部基板へ接続される位置とが略同一の高さにあることを特徴とする請求項７に記載の半導体素子収納用パッケージ。
【請求項９】
請求項２に係る半導体素子収納用パッケージと、
前記半導体素子収納用空間内で前記ベースプレートの前記上表面に配置された上表面とこの上表面に形成された回路を有する内部基板と、
前記半導体素子収納用空間内で前記ベースプレートの前記上表面に配置された半導体素子と、
前記フィードスルー端子と前記内部基板の回路とを接続する第１の配線と
前記半導体素子と前記内部基板の回路とを接続する第１の配線と
を有し、
前記下側構成体の前記上表面と前記内部基板の前記上表面とが略同一の高さに位置するように前記下側構成体が前記凹部に固定され、
前記下側構成体の前記上表面に設けられた前記メタライズ配線層に前記第１の配線が前記フィードスルー端子へ接続される位置が設けられていることを特徴とする半導体装置。
【請求項１０】
上表面と、中央部で前記上表面の下側に凹んだ第１凹部と、周辺部で前記上表面の一部が下側に凹んだ第２凹部を有するベースプレートであって、前記第２凹部の底面は前記第１凹部の底面よりを下に位置するベースプレートと、
前記第１凹部を覆い、前記ベースプレートとともに半導体素子収納用空間を形成する前記ベースプレートに固定された蓋と、
下端を有し、下端が前記第２凹部以外の前記ベースプレートの前記上表面よりも下に位置するように前記第２凹部に固定されたフィードスルー端子と、
を備えることを特徴とする半導体素子収納用パッケージ。
【請求項１１】
請求項１０に係る半導体素子収納用パッケージと、
前記半導体素子収納用空間内で、前記第1凹部の前記底面に配置された内部基板と、
前記半導体素子収納用空間内で、前記第1凹部の前記底面に配置された半導体素子と、
前記フィードスルー端子と前記内部基板とを接続する第１の配線と、および
前記内部基板と前記半導体素子とを接続する第２の配線と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子収納用パッケージ、及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、半導体素子と、この半導体素子を収納するパッケージとを備える半導体装置を開示している。このパッケージは、基体と、基体の上表面に半導体素子を囲む状態で設けられる周壁と、周壁の上側に設けられる蓋を有する。基体、周壁及び蓋が半導体素子を収納する空間を形成している。半導体素子収納用空間には、半導体素子、整合回路が配置された内部基板が基体の上表面に固定されている。また、パッケージの周壁には、２つの切欠き部が設けられている。周壁の切欠き部には、内部基板とパッケージの外部に設けられる周辺電子部品と接続するためのフィードスルー端子が固定されている。フィードスルー端子と内部基板がワイヤボンディング等の配線により接続されている。また内部基板と半導体素子がワイヤボンディング等の配線により接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の小型軽量化の要求から、半導体素子収納用パッケージの厚さ方向の寸法を薄くすることが要望されている。しかし、半導体装置が使用する電圧、周波数によりフィードスルー端子の大きさや絶縁抵抗値が制約を受け、フィードスルー端子の厚さ方向の寸法が大きくなる場合がある。この場合、特許文献１に記載された半導体素子収納用パッケージでは、フィードスルー端子の厚さ方向の大きい寸法のために、パッケージの薄型化が困難である。
【０００５】
また、半導体装置では、半導体素子及び内部基板が薄くなる傾向がある。このため、特許文献１に記載された半導体素子収納用パッケージでは、フィードスルー端子の厚さ方向の寸法が大きい場合、フィードスルー端子と内部基板とを接続する配線がフィードスルー端子へ接続される位置と、その配線が内部基板へ接続される位置との間に高低差が生じる。高低差は、内部基板とフィードスルー端子とを接続する配線が長くし、不要なインダクタンス（Ｌ）を発生させる。これにより、内部基板とフィードスルー端子間のインピーダンス整合が崩れ、半導体装置の出力、効率等の電気特性が低下する。
【０００６】
本発明が解決しようとする課題は、接続端子の大きさに関係なく、薄型化を実現し、かつ、電気特性の低下を防止することが可能な半導体素子収納用パッケージ及びそれを用いた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体素子収納用パッケージは、上表面を有し、上表面の一部が下側に凹んだ凹部を有するベースプレートと；ベースプレートの上表面に設けられた周壁と；周壁の上側に設けられ、ベースプレート及び周壁とともに半導体素子収納用空間を形成する蓋と；及び下端を有し、下端が凹部以外のベースプレートの上表面よりも下に位置するように凹部に固定されたフィードスルー端子とを備える。
【０００８】
実施形態の半導体装置は、上記半導体素子収納用パッケージと；半導体素子収納用空間内で、ベースプレートの上表面に配置された内部基板と；半導体素子収納用空間内で、ベースプレートの上表面に配置された半導体素子と；フィードスルー端子と内部基板との間を接続する第１の配線と；および内部基板と半導体素子との間を接続する第２の配線とを備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置を用いた電気回路装置の構成を示す斜視図。
【図２】第１の実施の形態に係る半導体装置を示す斜視図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】第１の実施の形態に係る半導体装置の半導体素子収納用パッケージのベースプレートを層ごとに分解した状態を示す斜視図。
【図５】第１の実施の形態に係る半導体素子の半導体素子収納用パッケージの周壁を示す斜視図。
【図６】従来例に係る半導体装置を示す断面図。
【図７】第１の実施形態の第１の変形例に係る半導体装置を示す断面図。
【図８】第１の実施形態の第２の変形例に係る半導体装置を示す断面図。
【図９】第１の実施形態の第３の変形例に係る半導体装置を示す断面図。
【図１０】第１の実施形態の第４の変形例に係る半導体装置を示す断面図。
【図１１】第１の実施形態の第５の変形例に係る半導体素子収納用パッケージを示す分解斜視図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿った半導体装置の断面図。
【図１３】第１の実施形態の第６の変形例に係る半導体装置を示す断面図。
【発明を実施するための形態】
【００１０】
［第１の実施の形態］  
第１の実施形態を、図１乃至図５を参照して説明する。  
図１は、半導体装置１０を用いた電気回路装置１の構成を示す。電気回路装置１は、放熱板であるヒートシンク２と、ヒートシンク２に取り付けられる複数の周辺回路基板３とを備える。周辺回路基板３は、固定ネジ３ａによってヒートシンク２に固定されている。周辺回路基板３の上表面には、表面実装型の薄い周辺電子部品３Ｂが、ろう付け等により固定されている。また、ヒートシンク２には、複数の半導体装置１０が固定ネジ１０ａによって固定されている。
【００１１】
図２及び図３は、半導体装置１０の構成を示す。半導体装置１０は、半導体素子１３、整合回路を形成した内部基板１４Ａ，１４Ｂを収納するための半導体素子収納用空間Ｔを形成する半導体素子収納用パッケージ１１を備える。半導体素子収納用パッケージ１１は、半導体素子１３が発生する熱を放熱する等の理由から、主に金属で形成されている。半導体素子収納用パッケージ１１は、基体であるベースプレート２１と、ベースプレート２１の上表面に半導体素子１３、内部基板１４Ａ，１４Ｂを囲むように設けられる周壁２２と、周壁２２の上側に設けられる蓋２３とを備える。
【００１２】
図４は、ベースプレート２１の構成を示す。図３及び図４に示すように、ベースプレート２１は上側から順に第１の層３１、第２の層３２、第３の層３３の積層構造を有する。これら３つの層３１〜３３はろう付け等により一体に形成されている。第１の層３１の上表面には、半導体素子１３と複数の薄い内部基板１４Ａ，１４Ｂがろう付け等により固定されている。内部基板１４Ａ、１４Ｂは、セラミック等の絶縁部材とその上に設けられた整合回路から形成され、整合回路はベースプレート２１から絶縁されている。
【００１３】
第１の層３１及び第３の層３３は銅（Ｃｕ）等の熱伝導率の高い部材から形成され、半導体素子からの熱を容易にヒートシンク２（図１を参照）に伝導する。また、第２の層３２はモリブデン（Ｍｏ）等の熱膨張率の低い部材で形成され、ベープレート２１の熱膨張率が半導体素子１３の熱膨張率、内部基板１４Ａ，１４Ｂの熱膨張率と略同等になるように制御している。ベースプレート２１の熱膨張率と半導体素子１３、内部基板１４Ａ，１４Ｂの熱膨張率との間の大きな差は、半導体素子１３、内部基板１４Ａ，１４Ｂの破損等の原因となる。第２の層３２は、ベースプレート２１の熱膨張率と半導体素子１３、内部基板１４Ａ，１４Ｂの熱膨張率との間の差を小さくし、半導体素子１３、内部基板１４Ａ，１４Ｂの破損を防止している。
【００１４】
図２及び図４に示すように、ベースプレート２１は、ベースプレート２１を厚さ方向に貫通する２つの孔部３５を有する。孔部３５に挿通される固定ネジ１０ａ（図１参照）によって、半導体装置１０がヒートシンク２に固定される。
【００１５】
また、図３及び図４に示すように、ベースプレート２１は、ベースプレート２１の上表面から第１の層３１の厚さ分だけ凹んだ２つの凹部３７を有する。凹部３７は、第２の層３２にろう付けされる前の第１の層３１に厚さ方向に貫通する孔部を設けることにより、形成される。
【００１６】
図５は、半導体素子収納用パッケージ１１の周壁２２の構成を示す。図２及び図５に示すように、周壁２２は２つの切欠き部４１を有する。切欠き部４１は、ベースプレート２１の凹部３７に対応する位置に設けられている。また実施形態では、切欠き部４１は、一対の対向する壁のそれぞれに設けられる。
【００１７】
図２及び図３に示すように、半導体素子収納用パッケージ１１は、内部基板１４Ａ，１４Ｂと半導体素子収納用パッケージ１１の外部に設けられる周辺電子部品３Ｂ（図１を参照）とを接続するためのフィードスルー端子２５を備える。フィードスルー端子２５は、ベースプレート２１の凹部３７及び周壁２２の切欠き部４１に配置されている。
【００１８】
図３及び図５に示すように、フィードスルー端子２５は、ベースプレート２１の凹部３７に配置される下側構成体５１と、周壁２２の切欠き部４１に配置される上側構成体５２とを備える。上側構成体５２の上表面及び２つの側面には、金属コーティング処理によりメタライズ接合部５５が形成されている。
【００１９】
下側構成体５１の上表面には、金属コーティング処理によりメタライズ配線層５６が設けられている。メタライズ配線層５６で、下側構成体５１と上側構成体５２とが接合される。メタライズ配線層５６には、メタライズ配線層５６を周辺電子部品３Ｂ（図１を参照）に接続するためのリード端子５３が接続されている。メタライズ配線層５６は、周壁２２の内側と外側を貫通する。即ち、メタライズ配線層５６は、半導体素子収納空間Ｔの内部と外部を貫通するする。また、下側構成体５１の底面及び２つの側面には、金属コーティング処理によりメタライズ接合部５７が形成されている。
【００２０】
周壁２２がベースプレート２１にろう付け等によって固定される際に、フィードスルー端子２５は、ベースプレート２１の凹部３７及び周壁２２の切欠き部４１に配置される。上側構成体５２が周壁２２の切欠き部４１に挿入された状態で、メタライズ接合部５５が周壁２２にろう付けにより接合されて、上側構成体５２が周壁２２に固定される。また下側構成体５１がベースプレート２１の凹部３７に挿入された状態で、メタライズ接合部５７がベースプレート２１にろう付けにより接合されて、下側構成体５１がベースプレート２１に固定される。なお、下側構成体５１及び上側構成体５２は、メタライズ接合部５５，５７及びメタライズ配線層５６以外の部分はセラミック等の絶縁部材で形成されている。このため、下側構成体５１によりメタライズ配線層５６はベースプレート２１から絶縁され、また上側構成体５２によりメタライズ配線層５６は周壁２２から絶縁されている。
【００２１】
図３に示すように、フィードスルー端子２５の下側構成体５１の厚さは、内部基板１４Ａ，１４Ｂの厚さよりも大きい。下側構成体５１の底面は、ベースプレート２１の第２の層３２の上表面に固定されている。すなわち、フィードスルー端子２５の下側構成体５１は凹部３７の底面に固定され、フィードスルー端子２５の下端がベースプレート２１の上表面よりも下側に位置している。また下側構成体５１の上表面と内部基板１４Ａ，１４Ｂの上表面は、略同一の高さに位置している。
【００２２】
図３に示すように、半導体装置１０では、フィードスルー端子２５と内部基板１４Ａ，１４Ｂとの間がワイヤボンディング等の配線４３により接続され、内部基板１４Ａ，１４Ｂと半導体素子１３との間がワイヤボンディング等の配線４４により接続されている。すなわち、配線４３の一端が接続位置Ａでフィードスルー端子２５に接続され、配線４３の他端が接続位置Ｂで内部基板１４Ａに接続されている。配線４３のフィードスルー端子２５への接続位置Ａは、下側構成体５１の上表面に設けられたメタライズ配線層５６に設けられている。周辺電子部品３Ｂからの電流は、リード端子５３、メタライズ配線層５６及び配線４３を介して、内部基板１４Ａ，配線４４、半導体素子１３へと流れる。また半導体素子１３で増幅された電流は、配線４４、内部基板１４Ｂ、配線４３、メタライズ配線層５６、およびリード端子５３を介して周辺回路部品３Ｂへ出力される。下側構成体５１の上表面と内部基板１４Ａの上表面が略同一の高さに位置しているため、配線４３のフィードスルー端子２５への接続位置Ａと配線４３の内部基板１４Ａ，１４Ｂへの接続位置Ｂは略同一の高さに位置する。
【００２３】
次に、本実施形態に係る半導体素子収納用パッケージ１１及び半導体装置１０の作用を、従来の半導体装置と比較して説明する。図６は、従来の半導体装置１０´の構成を示す。従来の半導体装置１０´のベースプレート２１´は、凹部３７を備えていない。また、フィードスルー端子２５´の下側構成体５１´が、第１の層３１´の上表面に固定されている。このため、厚さが厚いフィードスルー端子２５´が使用されると、半導体素子収納用パッケージ１１´の厚さも大きくなる。
【００２４】
また、従来の半導体装置１０´では、内部基板１４Ａ´，１４Ｂ´の厚さよりも厚さが厚いフィードスルー端子２５´を用いた場合、下側構成体５１´の上表面が内部基板１４Ａ´，１４Ｂ´の上表面より高くなる。このため、配線４３´のフィードスルー端子２５´への接続位置Ａ´と配線４３´の内部基板１４Ａ´，１４Ｂ´への接続位置Ｂ´との間に高低差が生じ、配線４３´の長さが長くなる。
【００２５】
これに対して、図３に示すように、本実施形態の半導体装置１０では、半導体素子収納用パッケージ１１のベースプレート２１が凹部３７を備え、凹部３７の底面にフィードスルー端子２５の下側構成体５１の底面が固定されている。このため、フィードスルー端子２５の下端面が、第１の層３１の厚さ（凹部３７の深さ）だけベースプレート２１の上表面より下側に位置する。これにより、フィードスルー端子２５の厚さに関係なく、半導体素子収納用パッケージ１１の厚さを小さくすることができる。
【００２６】
また、半導体装置１０では、ベースプレート２１の凹部３７の底面にフィードスルー端子２５の下側構成体５１の底面を固定することにより、下側構成体５１の上表面と内部基板１３の上表面が略同一の高さに配置される。このため、配線４３のフィードスルー端子２５への接続位置Ａと配線４３の内部基板１４Ａ，１４Ｂへの接続位置Ｂは略同一の高さに位置する。すなわち、内部基板１４Ａ，１４Ｂの厚さよりも厚さが厚いフィードスルー端子２５を用いた場合、配線４３のフィードスルー端子２５への接続位置Ａと配線４３の内部基板１４Ａ，１４Ｂへの接続位置Ｂとの間の高低差は、従来の半導体装置１０´よりも、小さくすることができる。これにより、フィードスルー端子２５と内部基板１４Ａ，１４Ｂとの間の配線４３が短くなり、発生するインダクタンス（Ｌ）の値を小さくできる。
【００２７】
上記構成の本実施形態による半導体素子収納用パッケージ１１及び半導体装置１０では、以下の効果を奏する。フィードスルー端子２５の厚さに関係なく、半導体素子収納用パッケージ１１の厚さを小さくすることができる。これにより、薄い半導体素子収納用パッケージ１１及び薄い半導体装置１０が実現できる。
【００２８】
また、内部基板１４Ａ，１４Ｂの厚さより厚さが厚いフィードスルー端子２５を用いた場合、実施形態による半導体装置１０は、従来の半導体装置１０´と比較して、フィードスルー端子２５と内部基板１４Ａ，１４Ｂとの間の配線４３が短くなり、発生するインダクタンス（Ｌ）の値が小さくできる。これにより、整合回路とフィードスルー端子２５との間のインピーダンス整合の崩れを防止でき、半導体装置１０出力、効率等の電気特性の低下を防止することができる。
【００２９】
なお、上記実施形態では、フィードスルー端子２５の下側構成体５１の上表面と内部基板１４Ａ，１４Ｂの上表面が略同一の高さに位置している。この場合、配線４３の長さがより短くなり、電気特性が低下をより有効に防止することができる。
【００３０】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例を、図７乃至図１３を参照して説明する。なお、第１の実施形態と同一の部分及び同一の機能を有する部分については同一の符号を付して、その説明は省略する。
【００３１】
図７は第１の変形例に係る半導体素子収納用パッケージ１１及び半導体装置６０を示す。第１の層３１の厚さと第２の層３２の厚さとの合計と同一の深さを有する凹部６１がベースプレート２１に設けられている。フィードスルー端子２５の下端は第３の層３３の上表面に固定される。実施形態１よりも厚さが大きいフィードスルー端子２５を用いる場合でも、薄い半導体素子収納用パッケージ１１及び薄い半導体装置１０を実現できる。
【００３２】
図８は第２の変形例に係る半導体素子収納用パッケージ１１及び半導体装置６５を示す。凹部６６がベースプレート２１を厚さ方向に貫通する孔部により形成されている。凹部６６の深さは第１の層３１の厚さ、第２の層３２の厚さ及び第３の層３３の厚さの合計と等しい。フィードスルー端子２５は、ベースプレート２１の側面と固定される。なお、フィードスルー端子２５の下端はヒートシンク２の上表面に固定されてもよい。
【００３３】
図９は第３の変形例に係る半導体素子収納用パッケージ１１及び半導体装置７０を示す。ベースプレート７１は１つの層から構成され、積層構造を有していない。ベースプレート７１は、銅とダイヤモンドの焼結合金、アルミと炭化珪素の焼結合金等の熱伝導率が高い部材と熱膨張率が低い部材との焼結合金から形成されている。ベースプレート７１には、２つの溝状の凹部７３が形成されている。凹部７３の底面には、フィードスルー端子２５の下端が固定されている。すなわち、凹部７３は、例えば第１の層３１を厚さ方向に貫通する孔部ではなく、ベースプレート７１に設けられる溝部により形成されている。
【００３４】
図１０は第４の変形例に係る半導体素子収納用パッケージ１１及び半導体装置７５を示す。凹部７６の深さが第１の層３１の厚さよりも浅い。すなわち、凹部７６は、第１の層３１を厚さ方向に貫通する孔部ではなく、溝部により形成されている。ただし、ろう付けする前に第１の層３１に厚さ方向に貫通する孔部を設けて凹部３７を形成する第１の実施形態１に比べて、この変形例はベースプレート２１の製造に手間がかかる。実施形態１、変形例１及び変形例２では、ベースプレート２１が積層構造を有し、少なくとも１つの層を厚さ方向に貫通する孔部により凹部３７、６６、６７が形成される。これにより、実施形態１、変形例１及び変形例２は、第４の変形例に比べて、ベースプレート２１を容易に製造できる。
【００３５】
図１１は第５の変形例に係る半導体素子収納用パッケージ１１の分解斜視図を示す。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿った半導体装置８０の断面図を示す。上述の実施形態および各変形例では、周壁２２は切欠き部４１を有し、フィードスルー端子２５の上部構成体５２が周壁２２の切欠き部４１に配置されている。しかし、この変形例では、周壁２２には切欠き部４１が設けられていない。ベースプレート２１は、周縁部で凹部８２を有する。凹部８２はフィードスルー端子２５の厚さに相当する深さを有する。フィードスルー端子２５の下側構成体５１および上側構成体５２がベースプレート２１の凹部８２内に配置されている。なお、図１１では、もう一つのフィードスルー端子２５は省略されている。
【００３６】
ベースプレート２１は、第1の層３１、第２の層３２及び第３の層３３の積層構造を有する。フィードスルー端子２５の厚さに相当する凹部８２の深さは、第１の層３１の厚さと第２の層３２厚さの合計と等しい。フィードスルー端子２５の下側構成体５１の底面が凹部８２の底、つまり第３の層３３の上表面に固定されている。また第1の層３１は中央部が除去され、第２の層３２の上表面が露出する。すなわち、ベースプレート２１は、中央部に凹部８４を有する。凹部８２の底面は凹部８４の底面より下に位置する。凹部８２は凹部８４に繋がっている。周壁２２が第1の層３１の上表面に固定され、さらに蓋２３が周壁２２の上側に固定される。半導体素子収納用パッケージ１１はこのように構成されている。半導体素子１３および内部基板１４Ａ、１４Ｂが凹部８４において露出した第２の層３２の上表面に載置される。フィードスルー端子２５の下部構成体５２の上表面は、半導体素子１３および内部基板１４Ａ、１４Ｂの上表面と略同一の高さになる。
【００３７】
図１３は、第６の変形例の半導体素子収納用パッケージ１１及び半導体装置８５の断面図を示す。半導体素子収納用パッケージ１１は、第５の変形例の半導体素子収納用パッケージ１１から周壁２２が取り除かれた構造を持つ。蓋２３は、第1の層３１に直接接合されている。半導体素子３の厚さおよび内部基板１４Ａ、１４Ｂの厚さが薄い場合に、変形例５の半導体素子収納用パッケージ１１が用いられる。
【００３８】
各変形例の半導体素子収納用パッケージ及び半導体装置６０、６５、７０、７５、８０、８５では、ベースプレート２１は上表面より下側に凹んだ凹部３７、６１、６６、７３、７６，８２を有する。
【００３９】
ベースプレート２１の上表面よりもフィードスルー端子２５の下端が下に位置するように、フィードスルー端子２５が凹部３７、６１、６６、７３、７６，８２に固定される。これにより、フィードスルー端子２５の大きさに関係なく、半導体素子収納用パッケージ１１の厚さ、及び半導体装置６０、６５、７０、７５、８０、８５の厚さを薄くできる。
【００４０】
各変形例の半導体装置６０、６５、７０、７５、８０、８５では、凹部にフィードスルー端子を固定することにより、内部基板の厚さより厚さが厚いフィードスルー端子を用いた場合、フィードスルー端子と内部基板とを接続する配線のフィードスルー端子への接続位置とその配線の内部基板への接続位置との間の高低差が小さくできる。このため、フィードスルー端子と内部基板上の回路との間の配線が短くなり、発生するインダクタンス（Ｌ）の値を小さくできる。これにより、電気回路のインピーダンス整合の崩れを防止でき、出力、効率等の電気特性の低下を防止することができる。
【００４１】
また、各変形例では、フィードスルー端子２５の下側構成体５１の上表面と内部基板１４Ａ，１４Ｂの上表面が略同一の高さに位置している。この場合、配線４３の長さがより短くなり、電気特性が低下をより有効に防止することができる。
【００４２】
本実施の形態によれば、フィードスルー端子の厚さに関係なく、薄い半導体素子収納用パッケージ、及び薄い半導体装置を提供できる。また、本実施の形態によれば、電気特性が優れた半導体装置を提供できる。
【００４３】
本実施形態およびその変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１０，６０，６５，７０，７５…半導体装置、１１…半導体素子収納用パッケージ、１３…内部基板、２１…ベースプレート、２２…周壁、２３…蓋部、２５…接続端子、３１…第１の層、３２…第２の層、３３…第３の層、３７，６１，６６，７３，７６…凹部、４３…配線、５１…下側構成体、５２…上側構成体、５３…リード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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