(57)【要約】【課題】高周波動作向けの半導体装置を高性能化させる。【解決手段】シリコン基板Ｓ１上に形成された抵抗素子ＴＤＲ１および不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板Ｓ１上に埋め込み酸化層ＢＯＸ１を介して配置されたシリコン層ＳＯＩ１に形成されている。特に、抵抗素子ＴＤＲ１と不揮発性メモリＮＶＭ１とは互いに電気的に接続され、不揮発性メモリＮＶＭ１のオン状態またはオフ状態により、抵抗素子ＴＤＲ１の導通状態または非導通状態が切り替わる。【選択図】図２
2011181843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された補正用素子および不揮発性メモリを有し、
前記不揮発性メモリは、前記半導体基板上に埋め込み酸化層を介して形成されたシリコン層に形成され、
前記補正用素子および前記不揮発性メモリは、互いに電気的に接続され、
前記不揮発性メモリのオン状態またはオフ状態により、前記補正用素子の導通状態または非導通状態が切り替わることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記補正用素子は、高周波用集積回路を構成する抵抗素子であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記高周波用集積回路は高周波パワーアンプであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記シリコン層の厚さは１００ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板の抵抗率は７５０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記不揮発性メモリは、前記シリコン層上にゲート絶縁膜を隔てて形成された一層の浮遊ゲート電極を有し、
前記浮遊ゲート電極は、他の導電部材と電気的に接続していない浮遊状態であって、
前記浮遊ゲート電極の荷電状態によって、前記不揮発性メモリのオン状態またはオフ状態が切り換わることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記不揮発性メモリは、前記シリコン層上に順に形成された下部酸化シリコン膜、窒化シリコン膜および上部酸化シリコン膜を隔てて形成された制御ゲート電極を有し、
前記窒化シリコン膜の荷電状態によって、前記不揮発性メモリのオン状態またはオフ状態が切り換わることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記補正用素子は、高周波用集積回路を構成する容量素子であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記高周波用集積回路は、高周波ＳＰＤＴ回路であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記不揮発性メモリは、浮遊ゲート電極、読み出し部、書込み部および容量部を備えており、
前記読み出し部、前記書込み部および前記容量部は、前記シリコン層に形成された素子分離領域によって各々分離されており、
前記浮遊ゲート電極は、前記読み出し部、前記書込み部および前記容量部に延在するように形成されており、
前記容量部の前記シリコン層には前記不揮発性メモリのコントロールゲートとして機能する不純物領域が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記不揮発性メモリのオン動作時において、前記読み出し部の前記シリコン層は完全空乏化していることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記シリコン層は、第１シリコン層と、前記第１シリコン層よりも膜厚の厚い第２及び第３シリコン層とを有し、
前記読み出し部は前記第１シリコン層に形成されており、
前記書込み部は前記第２シリコン層に形成されており、
前記容量部は前記第３シリコン層に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記不揮発性メモリのオン動作時において、前記読み出し部の前記第１シリコン層は完全空乏化していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板上に形成された集積回路を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
アナログ回路では、抵抗素子や容量素子などの受動素子の精度が回路の特性を決定することが多く、製造歩留まりもこのばらつきに左右される。そこで、抵抗素子や容量素子の特性が、歩留まりの許容範囲から外れるばらつきを有する場合、外付けの部品によって補正することがある。また、レーザーや過電流による溶断によって、ばらつきの大きい素子をトリミングすることもある。しかしながら、例えば外付けの部品によって補正する場合、回路規模の増大が懸念される。また、例えば溶断によって素子をトリミングする場合、上部パッシベーションを破壊する必要があり、信頼性の低下が懸念される。また、過電流を流す方法は、ある程度の配線太さの制限があることや、元々大きな電流を流すデバイスには向かないことなど、アナログデバイスには適用し難い方法である。
【０００３】
例えば、特開２００４−１１９９９０号公報（特許文献１）には、不揮発性記憶素子をＣＭＯＳ（Complementary Metal Oxide Semiconductor）ヒューズとして用い、抵抗をトリミングする技術が開示されている。ここでは、不揮発性記憶素子として、１層ゲート構造のＭＯＳトランジスタ型のメモリをバルクシリコン基板上に形成した素子を適用している。
【０００４】
また、特開２００９−１７０５９０号公報（特許文献２）には、ＳＯＩ基板に複数のトランジスタを形成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１９９９０号公報
【特許文献２】特開２００９−１７０５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記受動素子を有する半導体装置においては、受動素子の精度を劣化させることなく、半導体装置の性能を向上させることが重要な課題となっている。
【０００７】
本発明の目的は、半導体装置を高性能化させる技術を提供することにある。特に、ＳＯＩ基板上に形成された受動素子を有する半導体装置を高性能化させる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願においては、複数の発明が開示されるが、そのうちの代表的な発明の概要を簡単に説明すれば以下の通りである。
【００１０】
半導体基板上に形成された補正用素子および不揮発性メモリを有する半導体装置であって、不揮発性メモリは半導体基板上に埋め込み酸化層を介して形成されたシリコン層に形成され、かつ、補正用素子および不揮発性メモリは互いに電気的に接続されている。そして、不揮発性メモリのオン状態またはオフ状態により、補正用素子の導通状態または非導通状態が切り替わる。
【発明の効果】
【００１１】
本願において開示される複数の発明のうち、代表的な発明により得られる効果を簡単に説明すれば以下の通りである。
【００１２】
即ち、半導体装置を高性能化させることができる。特に、ＳＯＩ基板上に形成された受動素子を有する半導体装置を高性能化させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体装置を示す要部平面図である。
【図２】図１の要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【図３】図１の要部平面図のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。
【図４】本発明の実施の形態１である半導体装置の動作を示す説明図である。
【図５】本発明の実施の形態１である半導体装置の他の動作を示す説明図である。
【図６】本発明の実施の形態１である半導体装置の更に他の動作を示す説明図である。
【図７】本発明の実施の形態１である半導体装置の更に他の動作を示す説明図である。
【図８】本発明の実施の形態１である半導体装置を示す回路図である。
【図９】本発明の実施の形態１である半導体装置の特性を示す説明図である。
【図１０】本発明の実施の形態１である他の半導体装置を示す要部平面図である。
【図１１】図１０の要部平面図のＡ２−Ａ２線に沿って矢印方向に見た要部断面図である。
【図１２】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図１３】本発明の実施の形態２である半導体装置を示す回路図である。
【図１４】本発明の実施の形態２である半導体装置の特性を示す説明図である。
【図１５】本発明の実施の形態３である半導体装置を示す要部断面図である。
【発明を実施するための形態】
【００１４】
まず、本発明者らは、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ、以下単にＭＩＳトランジスタ）構造を有する不揮発性メモリを受動素子に直列に接続し、当該受動素子のトリミングに用いる技術を検討した。ここでは、受動素子として抵抗素子を用いた場合を検討している。例えば、特性ばらつきの検証などから不要と判断された抵抗素子は、それに直列に繋がる不揮発性メモリをオフ状態で記憶保持させることで、当該抵抗素子を非導通状態とすることができる。不要でない抵抗素子は、それに直列に繋がる不揮発性メモリをオン状態で記憶保持させることで、当該抵抗素子を導通状態とすることができる。このように、不揮発性メモリによってオープンとショートとを切り換えることで、抵抗素子のトリミングを行うことができる。
【００１５】
しかしながら、上述のような不揮発性メモリによるトリミング技術を、高周波動作向けの半導体装置に適用することについて本発明者らが検討したところ、以下で説明するような課題を生じることが分かった。
【００１６】
ＭＩＳトランジスタ構造の不揮発性メモリをバルクシリコン基板上に形成する場合、ソース・ドレイン拡散層とシリコン基板との間に寄生容量が存在する。また、シリコン基板の接地電位への電流パスが存在することになる。高周波信号を扱うデバイスに適用するスイッチとして、上述のように寄生容量成分や接地電位への電流パスを有する不揮発性メモリは適さない。即ち、抵抗素子をトリミングするために、バルクシリコン基板上に形成したＭＩＳトランジスタ構造の不揮発性メモリを適用した場合、寄生容量やリーク電流が懸念され、高周波信号の処理を目的とした半導体装置に適用し難くなってしまうことが分かった。以降の実施の形態は、このような課題を解決すべく、本発明者らが検討したものである。
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態１では、受動素子（補正用素子）として抵抗素子ＴＤＲ１を用いた場合について説明する。
【００１９】
図１には、本実施の形態１の半導体装置が有する抵抗素子ＴＤＲ１および不揮発性メモリＮＶＭ１の要部平面図を示している。また、図２には、図１の要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図を示しており、図３には、図１の要部平面図のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図を示している。本実施の形態１の半導体装置は、シリコン基板（半導体基板）Ｓ１上に形成された抵抗素子ＴＤＲ１、不揮発性メモリＮＶＭ１、および、補正対象素子を有しているが、以下では、まず、抵抗素子ＴＤＲ１と不揮発性メモリＮＶＭ１の構造に関して詳しく説明する。
【００２０】
抵抗素子ＴＤＲ１および不揮発性メモリＮＶＭ１が配置されているシリコン基板Ｓ１上には、埋め込み酸化層ＢＯＸ１を介して、シリコン層ＳＯＩ１，ＳＯＩ２が配置されている。埋め込み酸化層ＢＯＸ１は例えば酸化シリコンを主体とする絶縁体からなり、ＢＯＸ（Buried Oxide）層とも言う。また、シリコン層ＳＯＩ１，ＳＯＩ２は例えばシリコンを主体とする半導体からなり、絶縁体である埋め込み酸化層ＢＯＸ１上に形成され、単にＳＯＩ（Silicon on Insulator）層とも言う。シリコン層ＳＯＩ１，ＳＯＩ２には、その表面から埋め込み酸化層ＢＯＸ１に達するような、浅溝に例えば絶縁膜が埋め込まれた分離部ＳＴＩ１が形成されている。分離部ＳＴＩ１はシリコン層ＳＯＩ１，ＳＯＩ２を平面的に区画規定している。分離部ＳＴＩ１によって規定されたシリコン層ＳＯＩ１，ＳＯＩ２の各々を、活性領域（またはアクティブ領域）と呼ぶこともある。このように、本実施の形態１の半導体装置は、シリコン基板Ｓ１、埋め込み酸化層ＢＯＸ１およびシリコン層ＳＯＩ１，ＳＯＩ２からなるＳＯＩ基板を有する。
【００２１】
そして、抵抗素子ＴＤＲ１は分離部ＳＴＩ１上に形成され、不揮発性メモリＮＶＭ１は、シリコン層ＳＯＩ１，ＳＯＩ２のアクティブ領域に形成されている。抵抗素子ＴＤＲ１および不揮発性メモリＮＶＭ１上には層間絶縁膜ＩＬ１が形成されている。所望の抵抗素子ＴＤＲ１およびシリコン層ＳＯＩ１，ＳＯＩ２には、タングステン、アルミニウム、銅、またはそれらの化合物などを主体とする導体からなるコンタクトプラグＣＰ１が電気的に接続され、これを介して、同様の導体からなる第１配線Ｍ１に電気的に接続されている。第１配線Ｍ１上には、更に、同様のビアプラグや配線が繰り返し形成されていても良い（図示しない）。これらのコンタクトプラグＣＰ１や第１配線Ｍ１などは、例えば酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬ１内に形成されている。
【００２２】
不揮発性メモリＮＶＭ１は、シリコン層ＳＯＩ１，ＳＯＩ２上にゲート絶縁膜ＩＧ１を隔てて形成された浮遊ゲート電極ＦＧ１を有している。浮遊ゲート電極ＦＧ１は、所望の濃度の不純物を含んだ多結晶シリコンを主体とする一層の導体からなり、ゲート絶縁膜ＩＧ１は酸化シリコンを主体とする絶縁体からなる。このように、不揮発性メモリＮＶＭ１は、導体の浮遊ゲート電極ＦＧ１、絶縁体のゲート絶縁膜ＩＧ１、および、半導体のシリコン層ＳＯＩ１，ＳＯＩ２のＭＩＳ構造を基本構造としている。そして、浮遊ゲート電極ＦＧ１の側方下部に位置するシリコン層ＳＯＩ１，ＳＯＩ２には、それと逆導電型の半導体領域（不純物領域）であるソース領域ＳＣ１またはドレイン領域ＤＲ１が形成されている。このようなＭＩＳ構造とソース・ドレイン構造とにより、ＭＩＳトランジスタ構造を実現している。ソース領域ＳＣ１またはドレイン領域ＤＲ１はコンタクトプラグＣＰ１を介して第１配線Ｍ１に電気的に接続される。
【００２３】
また、浮遊ゲート電極ＦＧ１に対しては、コンタクトプラグＣＰ１のような他の導体部と電気的に接続されていない浮遊状態（フローティング状態）となっている。そして、不揮発性メモリＮＶＭ１では、この浮遊ゲート電極ＦＧ１に電荷を出し入れすることで、記憶状態を制御する。より具体的に以下で説明する。
【００２４】
不揮発性メモリＮＶＭ１は、浮遊ゲート電極ＦＧ１に電荷を出し入れするために、書込み部として書き込みトランジスタＱＷ１を有している。書き込みトランジスタＱＷ１は、浮遊ゲート電極ＦＧ１の側方下部のシリコン層ＳＯＩ２に形成された、上述のソース領域ＳＣ１およびドレイン領域ＤＲ１を有する。書き込みトランジスタＱＷ１では、浮遊ゲート電極ＦＧ１下のシリコン層ＳＯＩ２に反転層（チャネル）を生じさせ、ＦＮトンネル現象によって浮遊ゲート電極ＦＧ１にキャリアを注入する。浮遊ゲート電極ＦＧ１は浮遊状態にあるから、注入されたキャリアは保持される。
【００２５】
ここで、上述のようにシリコン層ＳＯＩ２に反転層を形成するためには、浮遊ゲート電極ＦＧ１の電位を制御する必要がある。そのために、浮遊ゲート電極ＦＧ１の一部には、他の部分よりも平面的な面積が大きい容量部分ＣＣ１が備えられている。この浮遊ゲート電極ＦＧ１の容量部分ＣＣ１の下には、これと平面的に重なるようにして、シリコン層ＳＯＩ２が配置されている。この浮遊ゲート電極ＦＧ１の容量部分ＣＣ１とシリコン層ＳＯＩ２とが、ゲート絶縁膜ＩＧ１を介して容量結合を形成している。この容量結合は、面積の大きい浮遊ゲート電極ＦＧ１によるものであることから、他の箇所よりも電気容量が大きい。また、容量部分ＣＣ１のシリコン層ＳＯＩ２には、シリコン層ＳＯＩ２と同じ導電型の不純物領域ＣＧが形成されている。この不純物領域ＣＧは不揮発性メモリＮＶＭ１のコントロールゲートとして機能している。従って、不純物領域（半導体領域）ＣＧを介して、シリコン層ＳＯＩ２の電位を制御することで、浮遊ゲート電極ＦＧ１全体の電位を制御することができる。このようにして、容量部分ＣＣ１を用いて浮遊ゲート電極ＦＧ１の電位を制御することで、書き込みトランジスタＱＷ１において、上述のような浮遊ゲート電極ＦＧ１へのキャリアの注入を実現する。
【００２６】
浮遊ゲート電極ＦＧ１の電荷の保持状態は、読み出しトランジスタＱＲ１によって読み出される。不揮発性メモリＮＶＭ１の読み出し部として形成される読み出しトランジスタＱＲ１も、上述の書き込みトランジスタＱＷ１と同様のソース領域ＳＣ１およびドレイン領域ＤＲ１を有している。通常、ＭＩＳトランジスタでは、ゲート電極（ここでは浮遊ゲート電極ＦＧ１）の電位によってソース・ドレイン間の電流値が変化する。即ち、読み出しトランジスタＱＲ１のゲート電極にあたる浮遊ゲート電極ＦＧ１における電荷の保持状態によって、読み出しトランジスタＱＲ１のソース・ドレイン間の電流値を制御することができる。言い換えれば、読み出しトランジスタＱＲ１のソース・ドレイン間の電流値は浮遊ゲート電極ＦＧ１の電位を反映しており、このソース・ドレイン間電流によって浮遊ゲート電極ＦＧ１の荷電状態を判別できる。このようにして、不揮発性メモリＮＶＭ１の記憶状態を読み出すことができる。
【００２７】
ここでは、特に、上述の書き込み動作によって浮遊ゲート電極ＦＧ１にキャリアが注入された状態ではソース・ドレイン間に電流が流れ（オン状態）、キャリアが注入されていない状態ではソース・ドレイン間に電流が流れない（オフ状態）となるように、閾値電圧を設定して読み出しトランジスタＱＲ１を形成する。これにより、不揮発性メモリＮＶＭ１の記憶状態を、読み出しトランジスタＱＲ１のオン／オフ状態によって判別することができる。即ち、不揮発性メモリＮＶＭ１の記憶状態によって、読み出しトランジスタＱＲ１のスイッチング動作を実現することができる。なお、浮遊ゲート電極ＦＧ１におけるキャリアの注入状態と、読み出しトランジスタＱＲ１のオン／オフ状態との関係は、上記と逆であっても良い。
【００２８】
そして、本実施の形態１の半導体装置では、上述の不揮発性メモリＮＶＭ１を構成する読み出しトランジスタＱＲ１と直列に接続するようにして、受動素子（補正用素子）として抵抗素子ＴＤＲ１が形成されている。抵抗素子ＴＤＲ１は、導体膜からなり、例えば、多結晶シリコンからなる。抵抗素子ＴＤＲ１は、コンタクトプラグＣＰ１および第１配線Ｍ１によって、不揮発性メモリＮＶＭ１を構成する読み出しトランジスタＱＲ１と電気的に接続されている。上述のように、読み出しトランジスタＱＲ１は、オン／オフを切り換えるスイッチング機能を有し、そのオン／オフ状態は、不揮発性メモリＮＶＭ１によって記憶保持されている。
【００２９】
図４には、不揮発性メモリＮＶＭ１の読み出しトランジスタＱＲ１であるスイッチＳＷ１と、抵抗素子ＴＤＲ１とが、上述のように直列接続された様子を表した説明図を示す。このように、抵抗素子ＴＤＲ１は、不揮発性メモリＮＶＭ１の読み出しトランジスタＱＲ１であるスイッチＳＷ１のオン／オフ状態によって、導通／非導通状態を切り換えられる。そして、スイッチＳＷ１のオン／オフ状態は、不揮発性メモリＮＶＭ１によって記憶保持されている。これにより、抵抗素子ＴＤＲ１のトリミングを実現できる。即ち、半導体装置の製造後、補正対象となる素子に接続される抵抗素子ＴＤＲ１において、製造ばらつきの補正のために抵抗素子ＴＤＲ１の接続が必要であれば読み出しトランジスタＱＲ１をオン状態とし、不要であれば読み出しトランジスタＱＲ１をオフ状態とする。この読み出しトランジスタＱＲ１のオン／オフ状態は不揮発性メモリＮＶＭ１によって保持される。そして、不揮発性メモリＮＶＭ１の書き換えは上述のような電気的な動作によって、半導体装置の製造後に施すことができる。このように、本実施の形態１の半導体装置では、レーザーや過電流などによる溶断によらず、抵抗素子ＴＤＲ１のトリミングを施すことができる。実際のトリミング技術に関しては、後に具体的に説明する。
【００３０】
ここで、図４のようなスイッチＳＷ１付きの抵抗素子ＴＤＲ１の場合、Ａ’−Ｂ間が理想的な抵抗のＡ−Ｂ間と同様の振る舞いをする必要がある。図５に示すように、たとえ大きな抵抗ＲＡであっても、Ａ’側に接地電位ＧＮＤへのパスが出来ていることは好ましくない。即ち、少なくともスイッチＳＷ１としての不揮発性メモリＮＶＭ１を形成する基板は、ボディフローティングであることが望ましい。この点で、上述のようなスイッチＳＷ１としての不揮発性メモリＮＶＭ１を、例えばバルクシリコン基板上に形成した場合、ゲート下のウェルが拡散層を通して接地電位ＧＮＤに繋がってしまい、ボディフローティングとならない。一方、本実施の形態１の半導体装置では、スイッチＳＷ１としての不揮発性メモリＮＶＭ１は、シリコン基板Ｓ１とは埋め込み酸化層ＢＯＸ１で絶縁されたシリコン層ＳＯＩ１に形成されており、接地電位ＧＮＤへのパスがない。言い換えれば、本実施の形態１の半導体装置では、ＳＯＩ基板上に形成した不揮発性メモリＮＶＭ１をスイッチＳＷ１として適用しているため、接地電位ＧＮＤへの直接のパスがなく、より好適である。
【００３１】
この観点から、本実施の形態１の半導体装置では、不揮発性メモリＮＶＭ１を形成するシリコン層ＳＯＩ１の厚さは１００ｎｍ以下であることが好ましく、５０ｎｍ以下である方が、より好ましい。なぜなら、シリコン層ＳＯＩ１を１００ｎｍ以下とすることで、読み出しトランジスタＱＲ１を完全空乏（Fully Depleted：ＦＤ）型とすることができるからである。即ち、読み出しトランジスタＱＲ１のオン動作時において、ゲート下のシリコン層ＳＯＩ１を完全空乏化できる。これにより、抵抗素子ＴＤＲ１を完全に独立させることができる。
【００３２】
すなわち、本実施の形態の不揮発性メモリＮＶＭ１では、読み出しトランジスタＱＲ１が形成されるシリコン層ＳＯＩ１の厚さは、他のシリコン層ＳＯＩ２（書き込みトランジスタＱＷ１、容量部分ＣＣ１）の厚さよりも薄くなるように形成されている。そして、読み出しトランジスタＱＲ１が形成されるシリコン層ＳＯＩ１の厚さは、読み出しトランジスタＱＲ１のオン動作時において、シリコン層ＳＯＩ１が完全空乏化する厚さであり、１００ｎｍ以下（より好ましくは５０ｎｍ以下）が望ましい。
【００３３】
ここで、本実施の形態１の半導体装置は、高周波用途の集積回路を備えているとする。この場合、以下の新たな課題が生じ得る。即ち、図６に示すように、抵抗素子ＴＤＲ１が埋め込み酸化層ＢＯＸ１によってシリコン基板Ｓ１と絶縁されていたとしても、この構造自体が容量Ｃ１となり、高周波信号は通過してしまう。言い換えれば、抵抗素子ＴＤＲ１は埋め込み酸化層ＢＯＸ１で絶縁されているだけでは、高周波信号は完全に遮断することができず、接地電位ＧＮＤへ通り抜けてしまう。
【００３４】
この対策として、図７に示すように、埋め込み酸化層ＢＯＸ１と接地電位ＧＮＤとの間に、更に高い抵抗ＲＢを挟むことが効果的である。これにより、容量Ｃ１を抜ける高周波成分を極力小さくすることができる。そこで、本実施の形態１の半導体装置では、埋め込み酸化層ＢＯＸ１と接地電位ＧＮＤとの間の導通部分、即ちシリコン基板Ｓ１を高抵抗基板とした。より具体的には、本発明者らの検証によれば、シリコン基板Ｓ１の抵抗率を７５０Ωｃｍ以上とすることで、高周波成分の接地電位ＧＮＤへの漏れを効果的に抑制できることが確かめられている。
【００３５】
次に、上述のような構造のスイッチＳＷ１としての不揮発性メモリＮＶＭ１と接続された抵抗素子ＴＤＲ１を用いた、トリミング技術への適用例を説明する。ここでは、図８に示す回路図のような、高周波パワーアンプＨＰＡへの適用例を説明する。
【００３６】
高周波パワーアンプＨＰＡの中で、動作点抵抗ＲＰ１，ＲＰ２，ＲＰ３は、ＭＯＳの動作点を決める抵抗であり、動作点をピンポイントで決定する必要がある。即ち、この動作点抵抗ＲＰ１，ＲＰ２，ＲＰ３の抵抗値のばらつきは、高周波パワーアンプＨＰＡの性能、歩留まりを大きく左右する。従って、製造工程を経て完成された後に、動作点抵抗ＲＰ１，ＲＰ２，ＲＰ３の抵抗値が要求されるばらつきの範囲内に収まるように、当該動作点抵抗ＲＰ１，ＲＰ２，ＲＰ３をトリミングする技術が望まれる。そこで、上述のような構造のスイッチＳＷ１としての不揮発性メモリＮＶＭ１と接続された抵抗素子ＴＤＲ１を用い、動作点抵抗ＲＰ１，ＲＰ２，ＲＰ３をトリミングする方法を説明する。以下では、特に動作点抵抗ＲＰ１について説明するが、動作点抵抗ＲＰ２，ＲＰ３のトリミング方法も同様である。
【００３７】
例えば、動作点抵抗ＲＰ１に要求される特性が、３００Ω、かつ、ばらつき５％以下、即ち、２８５〜３１５Ωであるとする。通常のＬＳＩプロセスでは、装置限定などを考慮してもばらつきは１０％程度（２７０〜３３０Ω）が見込まれる。即ち、製造工程を経て完成された回路では、要求されたばらつき範囲から外れる抵抗が含まれる可能性があり、歩留まり低下の一原因となる。特に、高周波用途の集積回路では、抵抗素子の特性ばらつきの影響は大きい。
【００３８】
これに対し、本実施の形態１の半導体装置では、以下のようにして要求されたばらつき範囲内の特性を実現する。
【００３９】
本実施の形態１の半導体装置が有する高周波パワーアンプＨＰＡの動作点抵抗ＲＰ１では、図９に示すように、互いに直列に接続された第１抵抗Ｒ１および第２抵抗Ｒ２からなる。第２抵抗Ｒ２は、並列接続された５つの抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５からなる。また、第２抵抗Ｒ２を構成する並列接続された抵抗のうち、３つの抵抗Ｒ２３，Ｒ２４，Ｒ２５は、上述の抵抗素子ＴＤＲ１およびスイッチＳＷ１としての不揮発性メモリＮＶＭ１からなり、導通／非導通状態を適宜切り換えることができる。このような、スイッチＳＷ１としての不揮発性メモリＮＶＭ１を備え、導通／非導通を切り換えられる抵抗Ｒ２３，Ｒ２４，Ｒ２５を、特に、トリミング用抵抗ＴＲＡと称する。
【００４０】
ここで、第１抵抗Ｒ１の抵抗値は２２５Ωとして設計されている。しかしながら、上述のような１０％のばらつきが見込まれるため、実際の抵抗値は２０２．５〜２４７．５Ωの範囲内でばらつく。また、第２抵抗Ｒ２は、それを構成する個々の抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５の抵抗値は３００Ωとして設計されている。即ち、第２抵抗Ｒ２を構成する全ての抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５が並列接続しているとした場合の合成抵抗値は、６０Ωとなる。しかしながら、個々の抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５は上述のような１０％のばらつきが見込まれるため、実際の抵抗値はそれぞれ２７０〜３３０Ωの範囲内でばらつく。
【００４１】
２２５Ωとして設計した第１抵抗Ｒ１の抵抗値が、想定されるばらつき下限の２０２．５Ωであった場合を説明する。このとき、第２抵抗Ｒ２のうちのトリミング用抵抗ＴＲＡを、一つのみ導通状態とする。言い換えれば、第２抵抗Ｒ２は、抵抗値が２７０〜３３０Ωである３つの抵抗が、並列に接続された状態となる。即ち、第２抵抗Ｒ２の合成抵抗値は９０〜１１０Ωとなる。従って、第１抵抗Ｒ１と第２抵抗Ｒ２との直列接続からなる動作点抵抗ＲＰ１の抵抗値は、２９２．５〜３１２．５Ωとなり、要求された抵抗値３００Ω、ばらつき５％以下を実現できる。
【００４２】
また、２２５Ωとして設計した第１抵抗Ｒ１の抵抗値が、想定されるばらつき上限の２４７．５Ωであった場合を説明する。このとき、第２抵抗Ｒ２のうちのトリミング用抵抗ＴＲＡを、三つとも導通状態とする。言い換えれば、第２抵抗Ｒ２は、抵抗値が２７０〜３３０Ωである５つの抵抗が、並列に接続された状態となる。即ち、第２抵抗Ｒ２の合成抵抗値は５４〜６６Ωとなる。従って、第１抵抗Ｒ１と第２抵抗Ｒ２との直列接続からなる動作点抵抗ＲＰ１の抵抗値は、３０１．５〜３１３．５Ωとなり、要求された抵抗値３００Ω、ばらつき５％以下を実現できる。
【００４３】
以上のように、本実施の形態１の半導体装置では、不揮発性メモリＮＶＭ１をスイッチング素子として抵抗素子ＴＤＲ１に接続し、これをトリミング用抵抗ＴＲＡに適用することで、高周波パワーアンプＨＰＡの動作点抵抗ＲＰ１を所望の特性にトリミングすることができる。そして、本実施の形態１では、上記の構成をＳＯＩ基板上に形成することで、上述のように、高周波回路に適したトリミング用素子を実現できる。
【００４４】
次に、実施の形態１の変形例について図１０および図１１を用いて説明する。
【００４５】
図１０および図１１に示すように、抵抗素子（補正用素子）ＴＤＲ２の導通／非導通を切り換えるスイッチＳＷ１としての不揮発性メモリＮＶＭ２は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の電荷蓄積構造を有するトランジスタであっても良い。ここで、図１０は、スイッチＳＷ１としてＭＯＮＯＳ型の不揮発性メモリＮＶＭ２を備えた半導体装置の要部平面図であり、図１１は、図１０のＡ２−Ａ２線に沿って矢印方向に見た要部断面図である。不揮発性メモリＮＶＭ２は、上記図１〜図３を用いて説明した不揮発性メモリＮＶＭ１と同様、シリコン基板Ｓ１上に埋め込み酸化層ＢＯＸ１を介して形成されたシリコン層ＳＯＩ１に形成されている。
【００４６】
不揮発性メモリＮＶＭ２は、ゲート絶縁膜以外において通常のＭＩＳトランジスタと同様の構造を有している。即ち、分離部ＳＴＩ１によって規定されたシリコン層ＳＯＩ１上に、積層絶縁膜ＯＮＯを隔てて形成された制御ゲート電極ＣＧ１を有し、その側方下部に、シリコン層ＳＯＩ１と逆導電型のソース領域ＳＣ２およびドレイン領域ＤＲ２を有する。ドレイン領域ＤＲ２には、コンタクトプラグＣＰ１および第１配線Ｍ１を介して抵抗素子ＴＤＲ２が電気的に接続されている。抵抗素子ＴＤＲ２は、上記図１〜図３を用いて説明した抵抗素子ＴＤＲ１と同様の構成を有している。
【００４７】
ここで、積層絶縁膜ＯＮＯは、シリコン層ＳＯＩ１上に順に形成された、下部酸化シリコン膜ＯＸＢ、窒化シリコン膜ＮＴＲおよび上部酸化シリコン膜ＯＸＴによって構成されている。この積層絶縁膜ＯＮＯを構成する窒化シリコン膜ＮＴＲは電荷を捕獲することができる。そして、この窒化シリコン膜ＮＴＲの上下を上下部酸化シリコン膜ＯＸＢ，ＯＸＴで挟むことで、捕獲された電荷が制御ゲート電極ＣＧ１やシリコン層ＳＯＩ１に漏れるのを防ぐことができる。このようにして、積層絶縁膜ＯＮＯは電荷を蓄積する機能を有する。
【００４８】
また、積層絶縁膜ＯＮＯをゲート絶縁膜と見立てれば、不揮発性メモリＮＶＭ２は、それ自体が、制御ゲート電極ＣＧ１、積層絶縁膜ＯＮＯ、および、シリコン層ＳＯＩ１からなるＭＩＳ構造を有する、電界効果トランジスタの構成を有していることになる。そこで、制御ゲート電極ＣＧ１に電圧を印加してシリコン層ＳＯＩ１に反転層を形成し、ソース領域ＳＣ２とドレイン領域ＤＲ２間にバイアスを加えることで、反転層にキャリアをドリフトさせることができる。この状態で、ソース・ドレイン間電圧および制御ゲート電圧を調節することで、反転層をドリフトするキャリアをホットキャリア化させ、積層絶縁膜ＯＮＯに注入することができる。注入されたキャリアは、上述のように積層絶縁膜ＯＮＯ内に蓄積される。
【００４９】
積層絶縁膜ＯＮＯ内にキャリアが蓄積された状態と蓄積されていない状態とでは、制御ゲート電極ＣＧ１がシリコン層ＳＯＩ１にもたらす電界効果に差が生じる。例えば、制御ゲート電極ＣＧ１に正電位を印加した場合を想定する。ここで、積層絶縁膜ＯＮＯが電子を蓄積することで負に帯電している場合には、帯電していない場合と比べて、制御ゲート電極ＣＧ１の正電界が弱められることになる。即ち、積層絶縁膜ＯＮＯ下のシリコン層ＳＯＩ１を反転させるのに、より高い正電圧を制御ゲート電極ＣＧ１に印加しなければならない。言い換えれば、積層絶縁膜ＯＮＯに電子が蓄積されることで、不揮発性メモリＮＶＭ２の電界効果トランジスタとしての閾値電圧が上昇する。閾値電圧が上昇したことは、トランジスタ特性上ではソース・ドレイン間電流が低下することによって判断できる。従って、不揮発性メモリＮＶＭ２に流れるソース・ドレイン間電流の大小によって、積層絶縁膜ＯＮＯの荷電状態を識別することができる。
【００５０】
ここでは、特に、積層絶縁膜ＯＮＯにキャリアが注入されていない状態ではソース・ドレイン間に電流が流れ（オン状態）、キャリアが注入された状態ではソース・ドレイン間に電流が流れない（オフ状態）となるように、初期の閾値電圧を設定して不揮発性メモリＮＶＭ２を形成する。これにより、不揮発性メモリＮＶＭ２の記憶状態を、オン／オフ状態によって判別することができる。即ち、不揮発性メモリＮＶＭ２の記憶状態によって、スイッチング動作を実現することができる。なお、積層絶縁膜ＯＮＯにおけるキャリアの注入状態と、不揮発性メモリＮＶＭ２のオン／オフ状態との関係は、上記と逆であっても良い。
【００５１】
そして、上述のように、不揮発性メモリＮＶＭ２には、抵抗素子ＴＤＲ２が直列に接続されている。従って、不揮発性メモリＮＶＭ２のオン状態またはオフ状態によって、抵抗素子ＴＤＲ２を導通状態または非導通状態に切り換えることができる。即ち、上記図１〜図９を用いて説明した半導体装置に適用して、同様に効果的な抵抗素子のトリミング機能を実現できる。
【００５２】
ＭＯＮＯＳ構造の不揮発性メモリＮＶＭ２を適用することで、例えば、上記図１〜図３を用いて説明した浮遊ゲート電極ＦＧ１を有する不揮発性メモリＮＶＭ１を適用した場合と比較して、素子面積を縮小することができる。一方、製造工程の観点からは、一層の浮遊ゲート電極ＦＧ１を有する不揮発性メモリＮＶＭ１は、通常のＭＩＳトランジスタなどと同様の工程で形成することができるので、ＭＯＮＯＳ構造の不揮発性メモリＮＶＭ２よりも少ない製造工程、及び、少ないマスクで形成することができる。
【００５３】
本実施の形態１の半導体装置に適用する不揮発性メモリは、上記の他に、例えば、フラッシュメモリや、デュアルゲート型のＭＯＮＯＳメモリなどを適用しても、同様に効果的である。
【００５４】
（実施の形態２）
上記実施の形態１ではトリミングの対象を抵抗素子として説明したが、他の受動素子に用いた場合でも適用することができる。本実施の形態では、他の受動素子として容量素子をトリミングした場合について説明する。
【００５５】
図１２には、本実施の形態２の半導体装置の要部断面図を示す。本実施の形態２の半導体装置は、容量素子（補正用素子）ＴＤＣ１，ＴＤＣ２、および、不揮発性メモリＮＶＭ３を有する。これら容量素子ＴＤＣ１，ＴＤＣ２および不揮発性メモリＮＶＭ３は、シリコン基板Ｓ１上に埋め込み酸化層ＢＯＸ１を介して形成されたシリコン層ＳＯＩ１に形成されている。
【００５６】
本実施の形態２の不揮発性メモリＮＶＭ３は、上記実施の形態１で説明した不揮発性メモリＮＶＭ１，ＮＶＭ２と同様の構成を有する。図１２では、本実施の形態２の不揮発性メモリＮＶＭ３は、上記図１〜図３を用いて説明した、一層の浮遊ゲート電極ＦＧ１を有する不揮発性メモリＮＶＭ１と同様であるとして図示している。これは、上記図１０、図１１を用いて説明したＭＯＮＯＳ構造の不揮発性メモリＮＶＭ２であっても良く、他の概念の不揮発性メモリを適用しても良い。
【００５７】
また、容量素子ＴＤＣ１，ＴＤＣ２は、容量電極ＣＥ１とシリコン層ＳＯＩ１とを双極とし、間にゲート絶縁膜ＩＧ１を挟んだ構造の電気容量となっている。より具体的には、シリコン層ＳＯＩ１上に、ゲート絶縁膜ＩＧ１を介して容量電極ＣＥ１が形成され、このようなＭＩＳ構造によって容量素子ＴＤＣ１，ＴＤＣ２を構成している。シリコン層ＳＯＩ１には、低抵抗通電領域ＤＣ１が形成され、コンタクトプラグＣＰ１および第１配線Ｍ１などを介して電気的に導通できるようになっている。低抵抗通電領域ＤＣ１は、それが形成されているシリコン層ＳＯＩ１と同じ導電型あり、かつ、シリコン層ＳＯＩ１よりも不純物濃度が高く、抵抗値の低い半導体領域である。また、容量電極ＣＥ１は、例えば、不揮発性メモリＮＶＭ３の浮遊ゲート電極ＦＧ１などと同様の、多結晶シリコンを主体とする導体からなる。容量電極ＣＥ１は平面的に幅広な引き出し部を有し、その部分でコンタクトプラグＣＰ１などを介して電気的に接続できるようになっている（図示しない）。
【００５８】
本実施の形態２の半導体装置では、例えば、シリコン層ＳＯＩ１のうち、同一の活性領域に、２つの容量素子ＴＤＣ１，ＴＤＣ２および不揮発性メモリＮＶＭ３が形成されている。言い換えれば、２つの容量素子ＴＤＣ１，ＴＤＣ２および不揮発性メモリＮＶＭ３は、同一のシリコン層ＳＯＩ１を共有する形で、互いに電気的に接続されている。特に、２つの容量素子ＴＤＣ１，ＴＤＣ２の間に挟まれるようにして、不揮発性メモリＮＶＭ３が配置されている。これにより、不揮発性メモリＮＶＭ３をスイッチＳＷ１として機能させることで、容量素子ＴＤＣ１，ＴＤＣ２の導通状態または非導通状態を切り換えることができ、集積回路を構成する電気容量のトリミングに適用することができる。以下では、本図１２で説明した構造の二つの容量素子ＴＤＣ１，ＴＤＣ２を備えたトリミング用の容量素子を、まとめて補償容量ＣＳ１と表記する。ここでは、図１３の回路図に示すような、高周波ＳＰＤＴ（Single Pole, Dual Throw）回路ＨＦＢに補償容量ＣＳ１を適用する例について説明する。
【００５９】
高周波ＳＰＤＴ回路ＨＦＢは、送信信号切り換え部ＳＴ１および受信信号切り換え部ＳＲ１から構成されている。送信信号切り換え部ＳＴ１は、複数の切り替え用トランジスタＱＴＸおよび複数の抵抗ＲＴＸから構成されている。また、受信信号切り換え部ＳＲ１は、複数の切り替え用トランジスタＱＲＸ、複数の抵抗ＲＲＸ、および、複数の容量素子ＣＲＸから構成されている。
【００６０】
切り替え用トランジスタＱＴＸ，ＱＲＸは、例えばＭＩＳトランジスタからなる。また、切り替え用トランジスタＱＴＸ，ＱＲＸの一方の接続部はアンテナ用端子ＡＮＴに接続され、アンテナなどに導通している。また、抵抗ＲＴＸ，ＲＲＸは、切り替え用トランジスタＱＴＸ，ＱＲＸの制御信号供給用抵抗として用いられる。また、容量素子ＣＲＸは、切り替え用トランジスタＱＲＸの耐電力用容量素子として用いられる。
【００６１】
ここで、本実施の形態２の半導体装置が有する高周波ＳＰＤＴ回路ＨＦＢでは、受信信号切り換え部ＳＲ１の容量素子ＣＲＸは、補償容量ＣＳ１を介して、アンテナ用端子ＡＮＴに接続されている。この補償容量ＣＳ１は、上記図１２を用いて説明した構造を有し、切り替え用トランジスタＱＲＸのソース・ドレイン間に接続されている。このような補償容量ＣＳ１によって、製造工程を経て形成された高周波ＳＰＤＴ回路ＨＦＢにおいて容量素子ＣＲＸに許容できない特性ばらつきが生じた場合に、その特性をトリミングすることができる。
【００６２】
以下で、図１４の説明図を用いて、補償容量ＣＳ１を用いた容量トリミング方法の一例を説明する。基準となる容量素子Ｃ０に対し、二つの補償容量ＣＳ１（ここでは、補償容量ＣＳＡ，ＣＳＢとする）を並列に接続する。各補償容量ＣＳＡ，ＣＳＢは、スイッチング機能を有する不揮発性メモリＮＶＭ３と、そのソース・ドレイン間に接続された容量素子ＣＡ，ＣＢを有している。
【００６３】
例えば、補償容量ＣＳＡにおいて、不揮発性メモリＮＶＭ３がオン状態の場合、不揮発性メモリＮＶＭ３が導通状態となるから、容量素子ＣＡへの充放電は起こらない。言い換えれば、不揮発性メモリＮＶＭ３がオン状態の場合は、補償容量ＣＳＡの静電容量値は０となる。一方、不揮発性メモリＮＶＭ３がオフ状態の場合、不揮発性メモリＮＶＭ３が非導通状態となるから、容量素子ＣＡへの充放電が起こる。言い換えれば、不揮発性メモリＮＶＭ３がオフ状態の場合は、補償容量ＣＳＡの静電容量値は容量素子ＣＡの値となる。以上の説明は、補償容量ＣＳＢにおいても同様である。このように、不揮発性メモリＮＶＭ３のオン／オフ状態を切り換えることによって、トリミング用の補償容量ＣＳＡ，ＣＳＢの接続状態を切り換えることができる。補償容量ＣＳＡ，ＣＳＢの接続状態によって、容量素子Ｃ０，ＣＡ，ＣＢの合成容量である見かけ上の電気容量Ｃの大きさを制御することができる。
【００６４】
例えば、静電容量素子に要求される特性が１０ｐＦ、かつ、ばらつき５％以下、即ち、
９．５〜１０．５ｐＦであるとする。通常のＬＳＩプロセスでは、装置限定などを考慮してもばらつきは１０％程度（９〜１１ｐＦ）が見込まれる。即ち、製造工程を経て完成された回路では、要求されたばらつき範囲から外れる容量が含まれる可能性があり、歩留まり低下の一原因となる。特に、高周波用途の集積回路では、容量素子の特性ばらつきの影響は大きい。
【００６５】
これに対し、本実施の形態２の半導体装置では、以下のようにして要求されたばらつき範囲内の特性を実現する。
【００６６】
図１４に示した合成容量において、容量素子Ｃ０を９ｐＦ、補正用の容量素子ＣＡ，ＣＢを１ｐＦとして設計する。製造工程を経て形成された各静電容量値は１０％のばらつきを含み、容量素子Ｃ０が８．１〜９．９ｐＦ、補正用の容量素子ＣＡ，ＣＢが０．９〜１．１ｐＦとなる。これらの容量の合成により、上記のように、見かけ上の電気容量Ｃが１０ｐＦ、かつ、ばらつき５％以下の静電容量素子を実現する。
【００６７】
初期状態として、補償容量ＣＳＡまたは補償容量ＣＳＢいずれか一方の不揮発性メモリＮＶＭ３をオン状態、他方の不揮発性メモリＮＶＭ３をオフ状態とする。例えば、補償容量ＣＳＡの不揮発性メモリＮＶＭ３のみをオン状態とする。このとき、補償容量ＣＳＡは接続状態に無く、補償容量ＣＳＢが接続状態となり、見かけ上の電気容量Ｃは、互いに並列接続された２つの容量素子Ｃ０，ＣＢの合成容量、即ち、９．０〜１１．０ｐＦとなる。
【００６８】
ここで、上記初期状態の合成容量が、想定されるばらつき下限の９．０ｐＦであった場合を説明する。この場合には、補償容量ＣＳＡの不揮発性メモリＮＶＭ３をオフ状態、即ち、容量素子ＣＡを接続状態とすれば良い。これにより、見かけ上の電気容量Ｃには並列接続状態となった容量素子ＣＡの分も加わり、９．９〜１０．１ｐＦとなる。このように、要求された容量値１０ｐＦ、ばらつき５％以下を実現できる。
【００６９】
また、上記初期状態の合成容量が、想定されるばらつき上限の１１．０ｐＦであった場合を説明する。この場合には、補償容量ＣＳＢの不揮発性メモリＮＶＭ３をオン状態、即ち、容量素子ＣＢを非接続状態とすれば良い。これにより、見かけ上の電気容量Ｃには並列接続状態ではなくなった容量素子ＣＢの分を差し引き、９．９〜１０．１ｐＦとなる。このように、要求された容量値１０ｐＦ、ばらつき５％以下を実現できる。
【００７０】
以上のように、本実施の形態２の半導体装置では、不揮発性メモリＮＶＭ３をスイッチング素子として容量素子ＣＡ，ＣＢに接続し、これを補償容量ＣＳＡ，ＣＳＢとすることで、所望の静電容量値にトリミングすることができる。そして、本実施の形態２では、上記の構成をＳＯＩ基板上に形成することで、上述のように、高周波回路に適したトリミング用素子を実現できる。
【００７１】
（実施の形態３）
実施の形態１の不揮発性メモリＮＶＭ１では、読み出しトランジスタＱＲ１が形成される領域を薄いシリコン層ＳＯＩ１とし、書き込みトランジスタＱＷ１および容量部分ＣＣ１が形成される領域を厚いシリコン層ＳＯＩ２としていた。これに対し、本実施の形態では、薄いシリコン層ＳＯＩ１のみで形成した場合について説明する。
【００７２】
図１５に示すように、不揮発性メモリＮＶＭ１の読み出しトランジスタＱＲ１、書き込みトランジスタＱＷ１および容量部分ＣＣ１は、薄いシリコン層ＳＯＩ１に形成されている。すなわち、前述の実施の形態１のようにシリコン層ＳＯＩ１とシリコン層ＳＯＩ２とを作り分けず、全領域をシリコン層ＳＯＩ１としている。シリコン層ＳＯＩ１の厚さは、例えば１００ｎｍ以下、より好ましくは５０ｎｍ以下としている。
【００７３】
本実施の形態においても、実施の形態１と同様に、読み出しトランジスタＱＲ１のオン動作時において、ゲート下のシリコン層ＳＯＩ１を完全空乏化できる。これにより、実施の形態１と同様の効果を得ることができる。
【００７４】
なお、トリミングする受動素子は、前述の実施の形態１の抵抗素子の代わりに、前述の実施の形態２の容量素子を使用してもよい。この場合も、実施の形態２と同様の効果を得ることができる。
【００７５】
また、実施の形態１、２と異なり、シリコン層ＳＯＩ１とシリコン層ＳＯＩ２とを作り分ける必要がないので、製造工程の簡略化を図ることができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、集積回路を有する半導体装置の製造業に幅広く適用できる。
【符号の説明】
【００７８】
ＡＮＴ  アンテナ用端子
ＢＯＸ１  埋め込み酸化層
Ｃ  見かけ上の電気容量
Ｃ０，Ｃ１  容量
ＣＣ１  容量部分
ＣＥ１  容量電極
ＣＧ１  制御ゲート電極
ＣＰ１  コンタクトプラグ
ＣＲＸ  容量素子
ＣＳ１，ＣＳＡ，ＣＳＢ  補償容量
ＤＣ１  低抵抗通電領域
ＤＲ１，ＤＲ２  ドレイン領域（不純物領域）
ＦＧ１  浮遊ゲート電極
ＧＮＤ  接地電位
ＨＰＡ  高周波パワーアンプ
ＨＦＢ  高周波ＳＰＤＴ回路
ＩＧ１  ゲート絶縁膜
ＩＬ１  層間絶縁膜
ＩＭ１  積層絶縁膜
Ｍ１  第１配線
ＮＴＲ  窒化シリコン膜
ＮＶＭ１，ＮＶＭ２，ＮＶＭ３  不揮発性メモリ
ＯＮＯ  積層絶縁膜
ＯＸＢ  下部酸化シリコン膜
ＯＸＴ  上部酸化シリコン膜
ＱＲ１  読み出しトランジスタ
ＱＲＸ，ＱＴＸ  切り替え用トランジスタ
ＱＷ１  書き込みトランジスタ
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５  抵抗
ＲＡ，ＲＢ  抵抗
ＲＰ１，ＲＰ２，ＲＰ３  動作点抵抗
ＲＲＸ，ＲＴＸ  抵抗
Ｓ１  シリコン基板（半導体基板）
ＳＣ１，ＳＣ２  ソース領域（不純物領域）
ＳＯＩ１，ＳＯＩ２  シリコン層
ＳＲ１  受信信号切り換え部
ＳＴ１  送信信号切り換え部
ＳＴＩ１  分離部
ＳＷ１  スイッチ
ＴＤＣ１，ＴＤＣ２  容量素子（受動素子、補正用素子）
ＴＤＲ１，ＴＤＲ２  抵抗素子（受動素子、補正用素子）
ＴＲＡ  トリミング用抵抗
【図１】
2011181843.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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