(57)【要約】【課題】期待値を予め準備することなく、またテストパターンの数が制限されることなく半導体集積回路のテストを行う。【解決手段】ＰＲＰＧ２０で、タップ及びシード（設定値）をセットして、ランダムな入力パターンを大量に発生し、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ、及びテスト対象の半導体集積回路３４へ発生した入力パターンを入力する。期待値生成回路２２で、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの出力パターンに基づいて期待値パターンを生成し、判定回路２４で、期待値生成回路２２で生成された期待値パターンとテスト対象の半導体集積回路３４の出力パターンとを比較することにより、テスト対象の半導体集積回路３４のパス／フェイル判定を行う。フェイル判定の場合には、入力パターン発生時の設定値をメモリ２６に記憶する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の信号からなる入力パターンをランダムに複数発生して、複数の基準の半導体集積回路及びテスト対象の半導体集積回路に、該入力パターンの各々を入力する入力パターン発生回路と、
前記入力パターン発生回路から入力された入力パターンに対する前記複数の基準の半導体集積回路の出力パターンに基づいて、前記テスト対象の半導体集積回路が出力すべき期待値パターンを生成する期待値生成回路と、
前記入力パターン発生回路から入力された入力パターンに対する前記テスト対象の半導体集積回路の出力パターンと、前記期待値生成回路により生成された期待値パターンとを比較して、前記テスト対象の半導体集積回路が異常か否かを判定する判定回路と、
を含む半導体集積回路のテスト回路。
【請求項２】
前記期待値生成回路は、前記複数の基準の半導体集積回路の出力パターンの出力値の各々が一致する場合に、該出力値を期待値とする期待値パターンを生成するか、または前記複数の基準の半導体集積回路の出力パターンの出力値の各々を多数決処理した値を期待値とする期待値パターンを生成する請求項１記載の半導体集積回路のテスト回路。
【請求項３】
前記判定回路により異常と判定されたときの入力パターン、該入力パターンに対して前記期待値生成回路により生成された期待値パターン、または前記入力パターンと期待値パターンとを対にしたテストパターンを出力する出力回路を含む請求項１または請求項２記載の半導体集積回路のテスト回路。
【請求項４】
請求項３記載の半導体集積回路のテスト回路の出力回路から出力されたテストパターンを用いて、半導体集積回路の故障を診断する故障診断手段を含む半導体集積回路の故障診断回路。
【請求項５】
請求項１〜請求項３のいずれか１項記載の半導体集積回路のテスト回路を組み込んだ半導体集積回路のテスト装置。
【請求項６】
入力テストパターンと該入力テストパターンに対する正常な出力である出力テストパターンとの対からなる第１のテストパターンを複数発生するテストパターン発生手段と、
請求項３記載の半導体集積回路のテスト回路の出力回路から出力された第２のテストパターンを、前記テストパターン発生手段により発生する複数の第１のテストパターンに追加する追加手段と、
を含む半導体集積回路のテスト装置。
【請求項７】
請求項１〜請求項３のいずれか１項記載の半導体集積回路のテスト回路と、
前記複数の基準の半導体集積回路及び前記テスト対象の半導体集積回路の各々と前記半導体集積回路のテスト回路とを接続するための接続線と、
を含む半導体集積回路のテストボード。
【請求項８】
コンピュータを、
複数の信号からなる入力パターンをランダムに複数発生して、複数の基準の半導体集積回路及びテスト対象の半導体集積回路に、該入力パターンの各々を入力する入力パターン発生手段、
前記入力パターン発生手段から入力された入力パターンに対する前記複数の基準の半導体集積回路の出力パターンに基づいて、前記テスト対象の半導体集積回路が出力すべき期待値パターンを生成する期待値生成手段、及び
前記入力パターン発生手段から入力された入力パターンに対する前記テスト対象の半導体集積回路の出力パターンと、前記期待値生成手段により生成された期待値パターンとを比較して、前記テスト対象の半導体集積回路が異常か否かを判定する判定手段
として機能させるための半導体集積回路のテストプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト回路、故障診断回路、テスト装置、テストボード、及びテストプログラムに関する。
【背景技術】
【０００２】
従来、テスト対象の半導体集積回路に対してテストパターンの信号を入力し、半導体集積回路から出力された出力値と、入力したテストパターンに対する期待値とを比較して、テスト対象の半導体集積回路の故障の有無等を検査することが行われている。
【０００３】
例えば、多入力シフトレジスタ、期待値格納回路、及び期待値参照回路を有する半導体集積回路に組み込まれる自己検査回路が提案されている（特許文献１参照）。特許文献１の検査回路では、入力パターンに対する期待値を予め論理シミュレーションにより算出し、期待値格納回路に設定している。
【０００４】
また、ＡＴＰＧ（Automatic Test Pattern Generator）を用いて、所定の故障検証用の入力テストパターンを生成し、順序回路を組合せ回路で置換する前の論理回路に上記入力テストパターンを入力して期待値テストパターンを生成し、この入力テストパターン及び期待値テストパターンからなる故障検証用テストパターンを用いて論理回路の検証を行う故障検証方法が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２５０６３４号公報
【特許文献２】特開２００５−２０７９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の技術では、予め論理シミュレーションにより算出した期待値を期待値格納回路に設定する必要があるため、回路規模等の制限により連続して測定可能なパターンのサイズが制限されてしまう、という問題がある。上記特許文献１記載の技術のように、半導体集積回路内に期待値格納回路を設けている場合だけでなく、外部テスタを用いる場合であってもテスタメモリの制限により同様の問題が生じる。また、上記特許文献１に記載の技術のように、組み込み自己検査（ＢＩＳＴ:Built-In Self-Test）回路の技術を用いて、データを圧縮して必要なメモリ容量を削減することは可能であるが、この場合には、ＢＩＳＴ回路専用のテストパターンを使用しなければならない、という問題がある。
【０００７】
また、上記特許文献２に記載の技術においても、予めＡＴＰＧにより期待値テストパターンを生成しておく必要がある、という問題がある。また、上記特許文献２に記載の技術では、ＡＴＰＧ等のツールを用いて所定の故障検証用の入力テストパターンを生成しているが、より精度よく故障等を検出するためには、膨大な数の入力テストパターンを生成する必要がある。しかし、膨大な数の入力テストパターンを用いてテストする場合には、上述のようにメモリ制限の問題や、テスト時間が長時間化する、という問題がある。
【０００８】
本発明は上記問題点を解決するためになされたものであり、入力テストパターン及び期待値を予め準備することなく、またテストパターンの数が制限されることなく半導体集積回路のテストを行うことができる半導体集積回路のテスト回路、故障診断回路、テスト装置、テストボード、及びテストプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体集積回路のテスト回路は、複数の信号からなる入力パターンをランダムに複数発生して、複数の基準の半導体集積回路及びテスト対象の半導体集積回路に、該入力パターンの各々を入力する入力パターン発生回路と、前記入力パターン発生回路から入力された入力パターンに対する前記複数の基準の半導体集積回路の出力パターンに基づいて、前記テスト対象の半導体集積回路が出力すべき期待値パターンを生成する期待値生成回路と、前記入力パターン発生回路から入力された入力パターンに対する前記テスト対象の半導体集積回路の出力パターンと、前記期待値生成回路により生成された期待値パターンとを比較して、前記テスト対象の半導体集積回路が異常か否かを判定する判定回路と、を含んで構成されている。
【００１０】
本発明の半導体集積回路のテスト回路によれば、入力パターン発生回路が、複数の信号からなる入力パターンをランダムに複数発生して、複数の基準の半導体集積回路及びテスト対象の半導体集積回路に、入力パターンの各々を入力する。そして、期待値生成回路が、入力パターン発生回路から入力された入力パターンに対する複数の基準の半導体集積回路の出力パターンに基づいて、テスト対象の半導体集積回路が出力すべき期待値パターンを生成し、判定回路が、入力パターン発生回路から入力された入力パターンに対するテスト対象の半導体集積回路の出力パターンと、期待値生成回路により生成された期待値パターンとを比較して、テスト対象の半導体集積回路が異常か否かを判定する。
【００１１】
このように、テスト時にリアルタイムで入力パターンを発生させ、基準の半導体集積回路及びテスト対象の半導体集積回路に入力パターンを入力し、リアルタイムに期待値パターンを生成するため、入力パターン及び期待値を予め準備する必要がない。そのため、入力パターン及び期待値を予め準備する場合には必要となるメモリ等の制限もないため、ランダムに複数発生される入力パターンを用いて、テストパターンの数が制限されることなく半導体集積回路のテストを行うことができる。
【００１２】
また、前記期待値生成回路は、前記複数の基準の半導体集積回路の出力パターンの出力値の各々が一致する場合に、該出力値を期待値とする期待値パターンを生成するか、または前記複数の基準の半導体集積回路の出力パターンの出力値の各々を多数決処理した値を期待値とする期待値パターンを生成するようにすることができる。
【００１３】
また、本発明の半導体集積回路のテスト回路は、前記判定回路により異常と判定されたときの入力パターン、該入力パターンに対して前記期待値生成回路により生成された期待値パターン、または前記入力パターンと前記期待値パターンとを対にしたテストパターンを出力する出力回路を含んで構成することができる。
また、本発明の半導体集積回路の故障診断回路は、上記半導体集積回路のテスト回路の出力回路から出力されたテストパターンを用いて、半導体集積回路の故障を診断する故障診断手段を含んで構成されている。例えば、ＡＴＰＧツール等で生成されたテストパターンをロードして測定を実施するＬＳＩテスタに本発明を適用して、上記半導体集積回路のテスト回路の出力回路から出力されたテストパターンをロードして用いることができる。
【００１４】
また、本発明の半導体集積回路のテスト装置は、上記半導体集積回路のテスト回路を組み込んだテスト装置である。
【００１５】
また、本発明の半導体集積回路のテスト装置は、入力テストパターンと該入力テストパターンに対する正常な出力である出力テストパターンとの対からなる第１のテストパターンを複数発生するテストパターン発生手段と、上記半導体集積回路のテスト回路の出力回路から出力された第２のテストパターンを、前記テストパターン発生手段により発生する複数の第１のテストパターンに追加する追加手段と、を含んで構成することができる。これにより、例えばＡＴＰＧツールのようなテストパターン発生手段で発生した第１のテストパターンのみで故障検出を行う場合よりも、半導体集積回路のテスト回路で検出され、出力された第２のテストパターンを追加した場合の方が故障検出率を向上させることができる。
【００１６】
また、本発明の半導体集積回路のテストボードは、上記半導体集積回路のテスト回路と、前記複数の基準の半導体集積回路及び前記テスト対象の半導体集積回路の各々と前記半導体集積回路のテスト回路とを接続するための接続線と、を含んで構成されている。
【００１７】
また、本発明の半導体集積回路のテストプログラムは、コンピュータを、複数の信号からなる入力パターンをランダムに複数発生して、複数の基準の半導体集積回路及びテスト対象の半導体集積回路に、該入力パターンの各々を入力する入力パターン発生手段、前記入力パターン発生手段から入力された入力パターンに対する前記複数の基準の半導体集積回路の出力パターンに基づいて、前記テスト対象の半導体集積回路が出力すべき期待値パターンを生成する期待値生成手段、及び前記入力パターン発生手段から入力された入力パターンに対する前記テスト対象の半導体集積回路の出力パターンと、前記期待値生成手段により生成された期待値パターンとを比較して、前記テスト対象の半導体集積回路が異常か否かを判定する判定手段として機能させるためのプログラムである。
【発明の効果】
【００１８】
本発明によれば、テスト時にリアルタイムで入力パターンを発生させ、基準の半導体集積回路及びテスト対象の半導体集積回路に入力パターンを入力し、リアルタイムに期待値パターンを生成するため、入力パターン及び期待値を予め準備する必要がなく、入力パターン及び期待値を予め準備する場合には必要となるメモリ等の制限もないため、ランダムに複数発生される入力パターンを用いて、テストパターンの数が制限されることなく半導体集積回路のテストを行うことができる、という効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係る半導体集積回路のテスト回路の概略構成を示すブロック図である。
【図２】第１の実施の形態の半導体集積回路のテスト回路に用いられるＰＲＰＧの概略構成を示すブロック図である。
【図３】第１の実施の形態における半導体集積回路のテスト処理ルーチンの内容を示すフローチャートである。
【図４】第２の実施の形態に係る半導体集積回路のテスト装置の概略構成を示すブロック図である。
【図５】第２の実施の形態における故障診断処理ルーチンの内容を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、図面を参照しながら本発明の実施の形態を詳細に説明する。
【００２１】
図１は、第１の実施の形態に係る半導体集積回路のテスト回路１０の概略構成を示すブロック図である。図１に示すように、第１の実施の形態の半導体集積回路のテスト回路１０は、入力パターンを発生し、複数（ここでは、３つ）の基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ、及びテスト対象の半導体集積回路３４へ発生した入力パターンを入力する擬似ランダムパターン発生回路（ＰＲＰＧ：Pseudo Random Pattern Generator）２０と、複数の基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの出力パターンに基づいて期待値パターンを生成する期待値生成回路２２と、期待値パターンとテスト対象の半導体集積回路３４の出力パターンとを比較することにより、テスト対象の半導体集積回路３４のパス／フェイル判定を行う判定回路２４と、判定回路２４での判定結果に応じて、ＰＲＰＧ２０にセットされた設定値を記憶するメモリ２６と、を含んで構成されている。
【００２２】
なお、本実施の形態では、テスト対象の半導体集積回路３４は、ＬＳＩテスタを用いた半導体集積回路の選別試験においてパスとなり、実使用状態または実使用状態を想定したテスト環境（以下、「実使用状態または実使用状態を想定したテスト環境」を「実機」ともいう）においてはフェイルとなった半導体集積回路を用い、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃは、ＬＳＩテスタを用いた半導体集積回路の選別試験においても実機においてもパスしたいわゆる良品の半導体集積回路を用いる。
【００２３】
ＰＲＰＧ２０は、図２に示すように、例えば３２ビットの線形帰還シフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Register）２０Ａと、排他的論理和ＸＯＲを挿入する位置（タップ）をセットするためのタップレジスタ２０Ｂと、ＬＦＳＲ２０Ａに与える初期値（シード）をセットするためのシードレジスタ２０Ｃと、シードを変更する際のインクリメント幅をセットするためのインクリメントレジスタ２０Ｄと、を含んで構成されている。ＰＲＰＧ２０にクロックが入力されると、セットされたタップ及びシード（以下、これら２つを合わせて「設定値」と呼ぶ）に応じた複数の信号値（”０”または”１”）の列で構成された入力パターンが、ＬＦＳＲ２０Ａより出力され、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ、及びテスト対象の半導体集積回路３４に同時に入力される。
【００２４】
また、本実施の形態の構成のＰＲＰＧ２０は、適切なタップレジスタ２０Ｂの値と、適切なシードレジスタ２０Ｃの値と、適切なインクリメントレジスタ２０Ｄの値と、を設定することで、最大で約４３億(２＾３２−１)の長さの入力パターンを、最大で約４３億(２＾３２−１)個発生させることができる。ここでは、１つの入力パターンのパターン長を２７０００とする場合について説明する。なお、ＰＲＰＧの構成は、上記の構成に限定されるものではなく、入力パターンをランダムに複数発生するものであればよい。
【００２５】
期待値生成回路２２は、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの各々で、回路構成に従って入力パターンを処理して出力された出力パターンに基づいて、テスト対象の半導体集積回路３４が出力すべき期待値パターンを生成する。具体的には、出力パターンの出力値の各々について基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ間での出力値を比較して期待値を生成する。例えば、表１に示すように、いずれの出力値も「１」であれば期待値「Ｈ」を生成し、いずれの出力も「０」であれば期待値「Ｌ」を生成する。また、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ間で出力値が異なる場合には、ドントケア扱いの期待値「Ｘ」を生成する。
【００２６】
【表１】
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【００２７】
このように、各出力値に基づいて生成された期待値の列を期待値パターンとする。ここでは簡単のため、期待値パターンのパターン長も２７０００とする。
【００２８】
判定回路２４は、テスト対象の半導体集積回路３４から出力された出力パターンの出力値の各々と、期待値生成回路２２で生成された期待値パターンの期待値の各々とを比較し、一致する場合にはパス判定、一致しない場合にはフェイル判定を行う。なお、期待値がＸの場合には、パス判定とする。出力パターンの出力値毎に判定を行うため、ここでは２７０００回のパス／フェイル判定が行われることになる。１つの出力パターンの中で１回でもフェイル判定が発生した場合には、その出力パターンはフェイルとして扱う。
【００２９】
また、判定回路２４で、フェイル判定となった場合には、その判定結果がＰＲＰＧ２０に通知され、タップレジスタ２０Ｂ及びシードレジスタ２０Ｃにセットされている設定値をメモリ２６に記憶する。
【００３０】
次に、図３を参照して、第１の実施の形態の半導体集積回路のテスト回路１０において実行される半導体集積回路のテスト処理ルーチンについて説明する。
【００３１】
ステップ１００で、ＰＲＰＧ２０において、タップレジスタ２０Ｂ及びシードレジスタ２０Ｃに設定値をセットして、入力パターンを発生させ、次に、ステップ１０２で、発生させた入力パターンを基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ、及びテスト対象の半導体集積回路３４に同時に入力する。
【００３２】
次に、ステップ１０４で、期待値生成回路２２で、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの各々から出力された出力パターンに基づいて、テスト対象の半導体集積回路３４が出力すべき期待値パターンを生成する。
【００３３】
次に、ステップ１０６で、判定回路２４で、期待値生成回路２２で生成された期待値パターンと、テスト対象の半導体集積回路３４から出力された出力パターンとを比較して、一致しているか否かによりパス／フェイル判定を行う。出力パターンの出力値の各々と期待値パターンの期待値の各々との比較におけるパス／フェイル判定において、１つの出力パターンの中で１つでもフェイル判定があった場合には、ステップ１０８へ移行し、全てパス判定であった場合には、ステップ１１０へ移行する。
【００３４】
ステップ１０８では、フェイル判定となった出力パターンに対応する入力パターン発生時にタップレジスタ２０Ｂ及びシードレジスタ２０Ｃにセットされていた設定値をメモリ２６に記憶する。
【００３５】
ステップ１１０では、全ての入力パターンについてテストが終了したか否かを判定する。例えば、本実施の形態のように３２ビットのＬＦＳＲ２０Ａを用いたＰＲＰＧ２０では、最大で約４３億パターンの入力パターンを発生することができる。この全ての入力パターンについてテストを行うようにしてもよいし、この中から必要な数だけ選択した入力パターンについてテストを行うようにしてもよい。テストすべき全ての入力パターンについてテストが終了した場合には、ステップ１１４へ移行し、未処理の入力パターンが存在する場合には、ステップ１１２へ移行する。
【００３６】
ステップ１１２では、シードレジスタ２０Ｃにセットされているシードを、インクリメントレジスタ２０Ｄにセットされているインクリメント幅分インクリメントした値に変更して、ステップ１００へ戻り、ステップ１００〜１１０の処理を繰り返す。
【００３７】
ステップ１１４では、メモリ２６に記憶されたフェイル判定となった入力パターンの設定値をテスト結果として出力して、処理を終了する。
【００３８】
以上説明したように、第１の実施の形態の半導体集積回路のテスト回路によれば、入力パターンに対して基準の半導体集積回路から出力された出力パターンに基づいて期待値パターンを生成するため、事前に期待値パターンを生成及び格納しておく必要がない。また、入力パターンをＰＲＰＧで発生させることにより、期待値パターン分だけでなく入力パターン分のメモリも削減できる。また、ＰＲＰＧで生成された入力パターンは基準の半導体集積回路及びテスト対象の半導体集積回路に同時入力されるため、期待値パターンをリアルタイムに生成することができ、またパス／フェイル判定もリアルタイムに行うことができる。このように、期待値パターンや入力パターンのためのメモリが不要であること、及びリアルタイムに期待値の生成を行えることで、ＰＲＰＧによって膨大な数の入力パターンを発生させてテストすることができ、故障検出率を向上させることができる。
また、本実施の形態の構成のＰＲＰＧにより発生される入力パターンの数は、上述の通り最大約４３億パターンであり、ＬＳＩテスタで実施されるパターン数（回路構成にもよるが、概ね数万程のパターン数か、またはそれ以下のパターン数であることが多い。）と比較して非常に多い。また、ＬＦＳＲのビット長に対し、入力パターン数の最大値は指数関数的に変化する。例えば、タップレジスタのビット幅と、シードレジスタのビット幅と、インクリメントレジスタのビット幅をそれぞれ８ビットずつ増やし、４０ビットのＬＦＳＲを使用すれば、入力パターン数の最大値は約１兆９９５億パターン（２＾４０−１）となり、１兆を超える。このように、例えばＬＦＳＲのビット長を増やすなど、ＰＲＰＧの構成を変更することで、入力パターンのパターン数を略無制限に増やすことができる。
【００３９】
なお、第１の実施の形態の半導体集積回路のテスト回路を、基準の半導体集積回路及びテスト対象の半導体集積回路を装着するためのソケットと共に搭載したテストボードとして構成してもよい。
【００４０】
次に、第２の実施の形態の半導体集積回路の故障診断回路１２について説明する。第２の実施の形態の半導体集積回路の故障診断回路１２は、第１の実施の形態の半導体集積回路のテスト回路１０においてフェイル判定となったテストパターンを用いて、半導体集積回路の故障診断を行うものである。なお、第１の実施の形態の半導体集積回路のテスト回路１０と同一の構成については、同一の符号を付して説明を省略する。
【００４１】
図４は、第２の実施の形態に係る半導体集積回路の故障診断回路１２の概略構成を示すブロック図である。図４に示すように、第２の実施の形態の半導体集積回路の故障診断回路１２は、ＰＲＰＧ２０と、期待値生成回路２２と、判定回路２４と、故障診断用不良ログを生成する故障診断用不良ログ生成回路４０と、ＰＲＰＧ２０から出力された入力パターンを記憶する入力パターン保存用メモリ４２と、期待値生成回路２２から出力された期待値パターンを記憶する期待値パターン保存用メモリ４４と、判定回路２４でフェイル判定されたときの入力パターン、期待値パターン、及び故障診断用不良ログがインプットされ、半導体集積回路の故障診断を行うソフトウェアで構成された故障診断部４６と、故障診断部４６の診断結果に対して統計処理を行う統計処理部４８と、を含んで構成されている。
【００４２】
故障診断用不良ログ生成回路４０は、判定回路２４でフェイル判定となった場合に、どのサイクルでフェイルしたかが記載された故障診断用不良ログを生成する。
【００４３】
入力パターン保存用メモリ４２は少なくとも１つの入力パターンを、期待値パターン保存用メモリ４４は少なくとも１つの期待値パターンを記憶できる容量とし、判定回路２４でフェイル判定されたときの入力パターン及び期待値パターンが取得できるようにする。
【００４４】
故障診断部４６は、判定回路２４でフェイル判定されたときの入力パターン、期待値パターン、故障診断用不良ログ、及び予めインプットされたテスト対象の半導体集積回路３４の構成を示す回路構成情報に基づいて、故障と判定されたテスト対象の半導体集積回路３４の内部の箇所、故障状態、及びその確度などを診断結果として出力する。例えば、簡易的に「レジスタｘｘ：１−＞０遷移、レジスタｙｙ：０縮退」と出力したり、より詳細に「セルＡ出力：０縮退  確度８０％」のような診断結果を出力したりしてもよい。
【００４５】
統計処理部４８は、フェイル判定となった複数のパターンに対する複数の診断結果を統計処理して、例えば診断結果のヒストグラムを生成する。また、故障診断用不良ログから得られるフェイルとなったサイクル番号を抽出して、ヒストグラムを生成してもよい。
【００４６】
次に、図５を参照して、第２の実施の形態の半導体集積回路の故障診断回路１２において実行される故障診断処理ルーチンについて説明する。本ルーチンは、故障診断部４６にテスト対象の半導体集積回路３４の回路構成情報がインプットされた状態でスタートする。なお、第１の実施の形態と同一の処理については、同一の符号を付して説明を省略する。
【００４７】
ステップ１００で、ＰＲＰＧ２０で、入力パターンを発生させ、次に、ステップ２００で、発生させた入力パターンを基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃ、及びテスト対象の半導体集積回路３４に同時に入力すると共に、入力パターンを入力パターン保存用メモリ４２に記憶する。
【００４８】
次に、ステップ２０２で、期待値生成回路２２で、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの各々から出力された出力パターンに基づいて、テスト対象の半導体集積回路３４が出力すべき期待値パターンを生成して出力すると共に、期待値パターンを期待値パターン保存用メモリ４４に記憶する。
【００４９】
次に、ステップ１０６で、判定回路２４で、パス／フェイル判定を行い、フェイル判定の場合には、ステップ２０４へ移行し、パス判定の場合には、ステップ１１０へ移行する。
【００５０】
ステップ２０４では、故障診断用不良ログ生成回路４０で、どのサイクルでフェイルしたかが記載された故障診断用不良ログを生成する。次に、ステップ２０６で、故障診断部４６に、上記ステップ２００で入力パターン保存用メモリ４２に記憶した入力パターン、上記ステップ２０２で期待値パターン保存用メモリ４４に記憶した期待値パターン、及び上記ステップ２０４で生成した故障診断用不良ログを故障診断部４６にインプットし、故障診断を実行し、診断結果を出力する。
【００５１】
次に、ステップ２０８で、統計処理部４８で、故障診断部４６から出力された診断結果、及びこれまでの診断結果を統計処理し、統計処理結果を出力して、表示装置（図示省略）に表示する。
【００５２】
以上説明したように、第２の実施の形態の半導体集積回路の故障診断回路によれば、ＰＲＰＧにより生成した膨大な数の入力パターンを用いたテストによりフェイル判定となったテストパターンを用いて故障診断を行うため、通常のＬＳＩテスタでは検出することができなかったケースについても故障診断を行うことができる。
【００５３】
なお、第２の実施の形態では、入力パターン保存用メモリ及び期待値パターン保存用メモリに入力パターン及び期待値パターンを記憶しておく場合について説明したが、第１の実施の形態と同様に、フェイル判定となったときのＰＲＰＧの設定値を記憶するメモリと、メモリに記憶された設定値であるタップ及びシードを指定して入力パターンを復元する復元部とを含んで構成するようにしてもよい。この場合、復元部をＰＲＰＧに適用されているＬＦＳＲのエミュレータソフトで構成することができ、メモリに記憶された設定値を用いて、フェイル判定となったときの入力パターンを復元する。復元された入力パターンは、基準の半導体集積回路に入力され、各回路からの出力に基づいて、期待値生成回路で期待値パターンが生成される。このようにして復元された入力パターン及びそれに対する期待値パターンを故障診断部にインプットするようにすればよい。これにより、入力パターン及び期待値パターン保存用のメモリを削減することができる。
【００５４】
また、第２の実施の形態では、フェイル判定となったテストパターンを用いて故障診断を行う場合について説明したが、本実施の形態においてフェイル判定となったテストパターンを出力して、故障診断以外の他の用途に用いてもよい。例えば、ＡＴＰＧツールにより生成されたテストパターンをロードしてテストを実行するＬＳＩテスタに、本実施の形態においてフェイル判定となったテストパターンを追加するようにしてもよい。ＡＴＰＧは、テスト対象となる半導体集積回路のネットリストや検出したい故障のリスト等を入力することにより、その故障を検出するためのテストパターンを自動的に生成する。一般的に、ＡＴＰＧツールを用いて生成されたテストパターンは、少ないパターン数で高い故障検出率を実現しているが、故障検出率が１００％となることはない。また、ＡＴＰＧの設定ミスなどのヒューマンエラーにより、故障検出率が下がってしまう場合もある。そのため、ＬＳＩテスタではパスした半導体集積回路であっても、実機においてフェイルとなる場合がある。そこで、本実施の形態のように膨大なパターン数の入力パターンでテストして、フェイル判定となったテストパターンを追加することで、故障検出率を向上させることができる。
【００５５】
また、テストパターン（入力パターンと期待値パターンとの対）を出力する場合だけでなく、フェイル判定となった入力パターンのみ、または期待値パターンのみを出力するようにしてもよい。
【００５６】
また、第１及び第２の実施の形態では、基準の半導体集積回路を３つ用いる場合について説明したが、これに限定されるものではなく、２つでもよいし、４つ以上でもよい。基準の半導体集積回路の数が多くなるほど、生成される期待値の精度が向上する。また、基準の半導体集積回路の出力値が全て一致する場合にその値を期待値とする場合について説明したが、多数決判定など、他のアルゴリズムを用いて期待値を生成するようにしてもよい。
【００５７】
また、第１及び第２の実施の形態では、テスト対象の半導体集積回路が１つの場合について説明したが、テスト対象の半導体集積回路は複数であってもよい。例えば、基準の半導体集積回路を１０個、テスト対象の半導体集積回路を３個などのように構成してもよい。
【００５８】
また、第１及び第２の実施の形態における処理の内容をプログラムとして規定して所定の記憶領域に格納しておき、ＣＰＵによりこのプログラムを実行して、上記処理を行うようにしてもよい。
【符号の説明】
【００５９】
１０   半導体集積回路のテスト回路
１２   半導体集積回路の故障診断回路
２０   ＰＲＰＧ
２２   期待値生成回路
２４   判定回路
２６   メモリ
３２Ａ、３２Ｂ、３２Ｃ  基準の半導体集積回路
３４   テスト対象の半導体集積回路
４０   故障診断用不良ログ生成回路
４２   入力パターン保存用メモリ
４４   期待値パターン保存用メモリ
４６   故障診断部
４８   統計処理部
【図１】
2011232235.tif 000004
【図２】
2011232235.tif 000005
【図３】
2011232235.tif 000006
【図４】
2011232235.tif 000007
【図５】
2011232235.tif 000008