(57)【要約】 【課題】  チップ内の任意の位置のトランジスタの特性をモニタすることが可能な半導体集積回路を提供する。【解決手段】  テスト回路13-1、13-2は、複数のトランジスタを含む機能ブロック12-1〜12-nの近傍の領域に配置され、第１のフリップフロップ回路13aと、第２のフリップフロップ回路13bと、第１、第２のフリップフロップ回路間に接続された少なくとも１つのインバータ回路21,31,41とを含んでいる。信号生成回路14は、第１のクロックパルスと第２のクロックパルスを含むクロックパルスを生成し、かつ、第１、第２のクロックパルスのパルス間隔を制御可能とされている。テスト時、第１のフリップフロップ回路は、信号生成回路の第１のクロックパルスに同期してデータを出力し、第２のフリップフロップ回路は、信号生成回路の第２のクロックパルスに同期してデータをラッチする。【選択図】図１
2011196855.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを含む機能ブロックと、
前記機能ブロックの近傍の領域に配置され、第１のフリップフロップ回路と、第２のフリップフロップ回路と、前記第１のフリップフロップ回路の出力及び前記第２のフリップフロップ回路の入力の間に接続された、少なくとも１つのインバータ回路とを含むテスト回路と、
第１のクロックパルスと第２のクロックパルスを含むクロックパルスを生成し、かつ、第１のクロックパルスと第２のクロックパルスのパルス間隔を制御可能な信号生成回路とを備え、
テスト時に、前記第１のフリップフロップ回路は、前記信号生成回路の第１のクロックパルスに同期してデータを出力し、前記第２のフリップフロップ回路は、前記信号生成回路の第２のクロックパルスに同期してデータをラッチすること
を特徴とする半導体集積回路。
【請求項２】
前記少なくとも１つのインバータ回路は、直列に接続された複数のインバータ回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記テスト回路は、前記第２のフリップフロップ回路の入力と接地電位の間に接続されたキャパシタ回路を備え、
前記少なくとも１つのインバータ回路は、前記第２のフリップフロップ回路の入力と接地電位の間に電気的に接続された第１導電型のＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第２のフリップフロップ回路の入力と電源電位の間に接続されたキャパシタ回路をさらに備え、
前記少なくとも１つのインバータ回路は、前記第２のフリップフロップ回路の入力と接地電位の間に電気的に接続された第２導電型のＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記第１のフリップフロップ回路及び前記第２のフリップフロップ回路は、前記機能ブロックの入力端及び出力端に設けられたフリップフロップ回路に接続されていることを特徴とする請求項１乃至４いずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係わり、特に、トランジスタの特性を評価することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
従来、トランジスタの電流駆動能力等の特性をテストする場合、ダイシングライン上に搭載されたトランジスタＴＥＧ（test element group）の特性を評価することで、チップ内のトランジスタの特性を推定していた。
【０００３】
しかし、素子の微細化により、トランジスタの特性のローカルばらつきが大きくなり、ダイシングライン上のトランジスタＴＥＧを代表的にテストし、その結果により、チップ内のトランジスタの特性を推定することが困難となってきている。すなわち、ダイシングライン上のトランジスタＴＥＧの特性が、必ずしもチップ内の全てのトランジスタの特性を代表しない状況となっている。
【０００４】
そこで、ＴＥＧをチップ内に設けることも考えられる。しかし、ＴＥＧは、トランジスタのゲート、ドレイン、ソース、バックゲートにそれぞれ接続されたパッドを有し、これらパッドにプローブを接触させてテストする。このように、少なくとも４つのパッドを有し、大きな占有面積を有するＴＥＧをチップ内に複数個設けることは現実的に困難である。
【０００５】
このため、現状において、チップ内の任意の位置のトランジスタの特性を評価することは困難である。したがって、半導体チップをパッケージングした後、チップ内の任意の位置のトランジスタの特性を評価することができれば、不良品の解析に役立つことが期待される。
【０００６】
尚、関連技術として、特許文献１には、記憶素子を含んだ論理回路を搭載した半導体集積回路において、論理回路に対して高速にロジックＢＩＳＴ（Built-In Self Test）を実施とし、テストコストを低減することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３０７５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、チップ内の任意の位置のトランジスタの特性を評価することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体集積回路の態様は、複数のトランジスタを含む機能ブロックと、前記機能ブロックの近傍の領域に配置され、第１のフリップフロップ回路と、第２のフリップフロップ回路と、前記第１のフリップフロップ回路の出力及び前記第２のフリップフロップ回路の入力の間に接続された、少なくとも１つのインバータ回路とを含むテスト回路と、第１のクロックパルスと第２のクロックパルスを含むクロックパルスを生成し、かつ、第１のクロックパルスと第２のクロックパルスのパルス間隔を制御可能な信号生成回路とを備え、テスト時に、前記第１のフリップフロップ回路は、前記信号生成回路の第１のクロックパルスに同期してデータを出力し、前記第２のフリップフロップ回路は、前記信号生成回路の第２のクロックパルスに同期してデータをラッチすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チップ内の任意の位置のトランジスタの特性を評価することが可能な半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る半導体装置としての半導体チップを概略的に示す図。
【図２】図１に示すＰＬＬ回路の一例を概略的に示す図。
【図３】テスト回路の一例を示す回路図。
【図４】テスト回路の他の例を示す回路図。
【図５】図４の動作を説明するために示す図。
【図６】テスト回路の他の例を示す回路図。
【図７】図６の動作を説明するために示す図。
【図８】テスト装置の動作の一例を示すフローチャート。
【図９】本実施形態に係る半導体装置の変形例を概略的に示す図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１３】
図１は、本実施形態に係る半導体装置のテスト時の構成の一例を示している。半導体チップ１１は、複数の機能ブロック１２−１、１２−２〜１２−ｎを有している。これら機能ブロック１２−１、１２−２〜１２−ｎは、例えば図示せぬ複数のトランジスタ等により構成された多数の組み合わせ回路により構成されている。これら機能ブロック１２−１，１２−２〜１２−ｎは、通常動作時、例えばクロック信号及び入力データに基づき所定の動作を実行する。
【００１４】
また、これら機能ブロック１２−１、１２−２〜１２−ｎの入力端及び出力端には、例えばフリップフロップ回路（Ｆ／Ｆ）が配置されている。これらフリップフロップ回路（Ｆ／Ｆ）は、スキャン端子（クロック信号入力端子）を有し、各フリップフロップ回路（Ｆ／Ｆ）のスキャン端子には、マルチプレクサ１５により選択されたクロック信号が供給される。
【００１５】
半導体チップ１１の任意の位置には、テスト回路１３−１，１３−２が配置されている。例えば機能ブロックを構成するトランジスタの特性（例えば、電流駆動能力、遅延量）を知りたい場合、その機能ブロックの近傍の領域に、テスト回路１３−１，１３−２が配置される。テスト回路１３−１は、例えば機能ブロック１２−１と機能ブロック１２−２の間に配置され、テスト回路１３−２は、例えば機能ブロック１２−２と機能ブロック１２−ｎの間に配置されている。
【００１６】
テスト回路１３−１，１３−２は、例えば第１、第２のフリップフロップ回路１３ａ、１３ｂと、これら第１のフリップフロップ回路１３ａと第２のフリップフロップ回路１３ｂとの間に配置された少なくとも１つのインバータ回路を含む論理回路１３ｃにより構成されている。より具体的には、論理回路１３ｃは、第１のフリップフロップ回路１３ａの出力と、第２のフリップフロップ回路１３ｂの入力の間に接続されている。
【００１７】
また、半導体チップ１１は、少なくとも入力端子１１−１，１１−２、１１−３、及び出力端子１１−４を有している。テスト時、入力端子１１−１，１１−２、１１−３、及び出力端子１１−４にテスト装置５１が接続される。入力端子１１−１は、テスト装置５１から供給されるテストデータ（Scan in）を受け、機能ブロック１２−１の入力段に接続されたフリップフロップ回路（Ｆ／Ｆ）にテストデータを供給する。入力端子１１−２は、テスト装置５１から供給されるリファレンスクロック信号（Ref）を受け、ＰＬＬ回路１４に供給する。入力端子１１−３はテスト装置５１から供給されるスキャンクロック信号（Scan clock）を受け、マルチプレクサ１５に供給する。出力端子１１−４は、半導体チップ１１内からのテスト結果(Scan out)を受け、テスト装置５１に供給する。
【００１８】
ＰＬＬ(Phase Locked Loop)回路１４は、後述する第１、第２のクロックパルスＣＬ１、ＣＬ２を出力する。ＰＬＬ回路１４は、第１のクロックパルスＣＬ１と第２のクロックパルスＣＬ２のパルス間隔Ｔを調整可能である。ＰＬＬ回路１４から出力される第１、第２のクロックパルスＣＬ１、ＣＬ２は、マルチプレクサ１５に供給される。
【００１９】
マルチプレクサ１５は、テスト時に、テスト装置５１から供給されるテストデータ（Scan in）を各フリップフロップ回路（Ｆ／Ｆ）にセットする場合、テスト装置５１から供給されるスキャンクロック信号（Scan clock）を選択する。また、マルチプレクサ１５は、テスト時に、第１のフリップフロップ回路１３ａにセットされたテストデータを、論理回路１３ｃに出力させ、第２のフリップフロップ回路１３ｂに論理回路１３ｃから出力されたデータをラッチさせる場合、すなわち、論理回路１３ｃの特性（電流駆動能力、遅延量等）をテストする場合、ＰＬＬ回路１４から供給される第１、第２のクロックパルスＣＬ１、ＣＬ２を選択する。
【００２０】
なお、テスト回路１３−１、１３−２は、機能ブロックと接続せず、テスト回路のみを機能ブロックの近傍に配置することも可能である。
【００２１】
次に、図２を参照して、ＰＬＬ回路（信号生成回路）について説明する。図２は、信号生成回路としてのＰＬＬ回路１４の一例を示している。図２において、ＰＬＬ回路の主要な構成としての位相比較回路、電圧制御発振器等は省略している。このＰＬＬ回路１４は、例えば逓倍回路１４−１と、セレクタ１４−２を有している。
【００２２】
テスト時、逓倍回路１４−１は、テスト装置５１から供給されるリファレンスクロック信号（Ref）を受け、このリファレンスクロック信号（Ref）を例えば１０倍の周波数の信号に逓倍する。この逓倍回路１４−１の出力信号は、例えばセレクタ１４−２に供給される。このセレクタ１４−２は、例えばテスト装置５１から供給される選択信号（Sel）に基づき、逓倍回路１４−１から供給される信号から２つのクロック信号、第１、第２のクロックパルスＣＬ１、ＣＬ２を出力する。すなわち、セレクタ１４−２は、選択信号（Sel）が供給されると、逓倍回路１４−１の出力信号から、第１、第２のクロックパルスＣＬ１、ＣＬ２を連続的に出力する。第１、第２のクロックパルスＣＬ１、ＣＬ２の間隔をパルス間隔Ｔとする。
【００２３】
テスト時に、リファレンスクロック信号（Ref）の周波数を調整することにより、パルス間隔Ｔを調整可能である。例えば、リファレンスクロック信号(Ref)の周波数が低いとき、パルス間隔Ｔは広くなり、リファレンスクロック信号（Ref）を高くすることにより、パルス間隔Ｔを狭くすることが可能である。このようにリファレンスクロック信号(Ref)の周波数を制御することで、第１、第２のクロックパルスＣＬ１、ＣＬ２のパルス間隔Ｔを調整することが可能である。
【００２４】
尚、上記説明は、逓倍回路１４−１の逓倍数を一定として、リファレンスクロック信号の周波数を制御することでパルス間隔Ｔを調整した。しかし、これに限らず、リファレンスクロック信号の周波数を一定とし、逓倍回路１４−１の逓倍数を、制御する（例えば１１倍、１２倍、…というように制御）することで、第１、第２のクロックパルスＣＬ１、ＣＬ２のパルス間隔Ｔを調整することが可能である。
【００２５】
次に、図３を参照して、テスト回路について説明する。図３は、テスト回路の一例を示している。図３に示すように、論理回路１３ｃは、直列接続された、例えば、偶数個のインバータ回路２１ａを含むインバータチェーン２１により構成される。インバータチェーン２１の入力は、第１のフリップフロップ１３ａの出力に接続され、インバータチェーン２１の出力は、第２のフリップフロップ１３ｂの入力に接続されている。
【００２６】
次に、上記構成において、テスト時の動作について説明する。テスト時、まず、スキャンクロック信号に同期して、第１のフリップフロップ回路１３ａに例えばデータ“０”がセットされ、第２のフリップフロップ回路１３ｂに例えばデータ“１”がセットされる。
【００２７】
次に、第１のフリップフロップ回路１３ａ及び第２のフリップフロップ回路１３ｂに第１のクロックパルスＣＬ１が入力することにより、第１のクロックパルスＣＬ１に同期して、第１のフリップフロップ回路１３ａにセットされたデータ“０”がインバータチェーン２１に出力される。
【００２８】
さらに、第１のフリップフロップ回路１３ａ及び第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力することにより、第２のクロックパルスＣＬ２に同期して、第２のフリップフロップ回路１３ｂが、インバータチェーン２１から出力されるデータをラッチする。このとき、インバータチェーン２１に含まれるインバータ回路２１ａの遅延量が十分小さい場合、第１のフリップフロップ回路１３ａから出力されたデータ“０”は、インバータチェーン２１を伝播し、第２のクロックパルスＣＬ２に同期して第２のフリップフロップ回路１３ｂによりラッチされる。これにより、第２のフリップフロップ回路１３ｂに保持されるデータは、データ“１”からデータ“０”へ変化する。
【００２９】
一方、インバータチェーンに含まれるインバータ回路２１ａの遅延量が大きい場合、第１のフリップフロップ回路１３ａから出力されたデータ“０”が第２のフリップフロップ回路１３ｂに到達する前に、第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力する。これにより、第２のフリップフロップ回路１３ｂは、第１のフリップフロップ回路１３ａから出力されるデータ“０”をラッチしない。このため、第２のフリップフロップ回路１３ｂに保持されるデータは“１”から変化しない。
【００３０】
さらに、第１のクロックパルスＣＬ１と第２のクロックパルスＣＬ２のパルス間隔Ｔを調整し上記と同様の動作が実行される。例えば、広いパルス間隔Ｔから狭いパルス間隔Ｔに徐々に変化させながら上記の動作を実行する。この結果、第２のフリップフロップ回路１３ｂのデータが変化しなくなるパルス間隔Ｔをモニタすることにより、インバータチェーン２１に含まれるインバータ回路２１ａの遅延量を評価することができる。
【００３１】
尚、インバータ回路の数は偶数個に限定されるものではなく、奇数個とすることも可能である。偶数個とした場合、上記のように、第１、第２のフリップフロップ回路１３ａ，１３ｂに異なるデータを設定し、奇数個とした場合、第１、第２のフリップフロップ回路１３ａ，１３ｂに同一のデータを設定する。
【００３２】
図３に示すインバータチェーン２１を含むテスト回路によれば、そのテスト回路の近傍に配置された機能ブロックに含まれるトランジスタの遅延量を評価することができる。
【００３３】
次に、図４を参照して、テスト回路の一例を説明する。図４は、ＮＭＯＳの電流駆動能力を評価するためのテスト回路を示している。
【００３４】
テスト回路の論理回路１３ｃは、インバータ回路３１とＮＭＯＳキャパシタ３２により構成される。インバータ回路３１は、電源と接地間に接続された例えば１つのＰチャネルトランジスタ３３と、例えば３つのＮＭＯＳ３４，３５，３６とにより構成される。ＮＭＯＳの数は３個に限定されるものではない。すなわち、ＮＭＯＳの数は、第１、第２のクロックパルスＣＬ１，ＣＬ２のパルス間隔に対して、インバータ回路３１及びＮＭＯＳキャパシタ３２の動作を十分に評価可能な動作速度となるように設定すればよい。
【００３５】
ＰＭＯＳ３３、ＮＭＯＳ３４，３５，３６のゲートは、第１のフリップフロップ回路１３ａの出力端に接続され、ＰＭＯＳ３３とＮＭＯＳ３４の接続ノードと接地間には、ＮＭＯＳキャパシタ３２が接続されている。さらに、ＰＭＯＳ３３とＮＭＯＳ３４の接続ノードは、第２のフリップフロップ回路１３ｂの入力端に接続されている。
【００３６】
次に、上記構成において、図５を参照して、テスト時の動作について具体的に説明する。ここで、第１、第２のフリップフロップ回路１３ａ、１３ｂに保持されているデータを、それぞれＡ、Ｂとする。
【００３７】
先ず、スキャンクロック信号(Scan clock)に同期して、フリップフロップ回路１３ａ，１３ｂに初期値がセットされる。この場合、Ａ、Ｂは、それぞれ“０”“１”に設定される。この状態において、ＮＭＯＳキャパシタ３２が充電されている。
【００３８】
次に、第１のフリップフロップ回路１３ａ及び第２のフリップフロップ回路１３ｂに第１のクロックパルスＣＬ１が入力することにより、第１のクロックパルスＣＬ１に同期して、フリップフロップ回路１３ａにセットされたデータ“０”がインバータ回路３１に出力される。インバータ回路３１にデータ“０”が入力することで、ＮＭＯＳキャパシタ３２に充電された電荷がＮＭＯＳ３４、３５、３６を介して放電し始める。
【００３９】
次に、第１のフリップフロップ回路１３ａ及び第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力することにより、第２のクロックパルスＣＬ２に同期して、第２のフリップフロップ回路１３ｂが、インバータ回路３１から出力されるデータ（ＮＭＯＳキャパシタ３２の電位）をラッチする。このとき、インバータ回路３１のＮＭＯＳ３４，３５，３６の電流駆動能力が十分高い場合、インバータ回路３１のＮＭＯＳ３４，３５，３６がＮＭＯＳキャパシタ３２に充電された電荷を放電し、インバータ回路３１の出力（ＮＭＯＳキャパシタ３２の電位）が“０”となった後に、第２のフリップフロップ回路１３に第２のクロックパルスＣＬ２が入力する。これにより、第２のフリップフロップ回路１３ｂに保持されるデータは、データ“１”からデータ“０”へ変化する。
【００４０】
一方、インバータ回路３１のＮＭＯＳ３４，３５，３６の電流駆動能力が低い場合、インバータ回路３１のＮＭＯＳ３４，３５，３６がＮＭＯＳキャパシタ３２に充電された電荷を放電する前に、第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力する。これにより、第２のフリップフロップ回路１３ｂは、第１のフリップフロップ回路１３ａから出力されるデータ“０”をラッチしない。このため、第２のフリップフロップ回路１３ｂに保持されるデータは“１”から変化しない。
【００４１】
さらに、第１のクロックパルスＣＬ１と第２のクロックパルスＣＬ２のパルス間隔Ｔを調整し上記と同様の動作が実行される。例えば、広いパルス間隔Ｔから狭いパルス間隔Ｔに徐々に変化させながら上記と動作を実行する。この結果、第２のフリップフロップ回路１３ｂのデータが変化しなくなるパルス間隔Ｔをモニタすることにより、インバータ回路３１に含まれるＮＭＯＳトランジスタ（ＮＭＯＳ３４，３５，３６）の電流駆動能力を評価することができる。
【００４２】
図４に示すインバータ回路３１、ＮＭＯＳキャパシタ３２を含むテスト回路によれば、そのテスト回路の近傍に配置された機能ブロックに含まれるＮＭＯＳの電流駆動能力を評価することができる。
【００４３】
次に、図６を参照して、テスト回路の一例を説明する。図６は、ＰＭＯＳの電流駆動能力をモニタするためのテスト回路を示している。
【００４４】
テスト回路の論理回路１３ｃは、インバータ回路４１とＰＭＯＳキャパシタ４２により構成される。インバータ回路４１は、電源と接地間に接続された例えば３つのＰＭＯＳ４３，４４，４５と、１つのＮＭＯＳ４６とにより構成される。ＰＭＯＳの数は、３個に限定されるものではない。すなわち、ＰＭＯＳの数は、第１、第２のクロックパルスＣＬ１，ＣＬ２の間隔に対して、インバータ回路４１及びＰＭＯＳキャパシタ４２の動作を十分にモニタ可能な動作速度となるように設定すればよい。
【００４５】
ＰＭＯＳ４３，４４，４５と、ＮＭＯＳ４６のゲートは、第１のフリップフロップ回路１３ａの出力端に接続され、ＰＭＯＳ４５とＮＭＯＳ４６の接続ノードと電源電位間には、ＰＭＯＳキャパシタ４２が接続されている。さらに、ＰＭＯＳ４５とＮＭＯＳ４６の接続ノードは第２のフリップフロップ回路１３ｂの入力端に接続されている。
【００４６】
次に、上記構成において、図７を参照して、テスト時の動作について具体的に説明する。ここで、第１、第２のフリップフロップ回路１３ａ、１３ｂに保持されているデータを、それぞれＡ、Ｂとする。
【００４７】
先ず、スキャンクロック信号(Scan clock)に同期して、各フリップフロップ回路１３ａ，１３ｂに初期値がセットされる。この場合、Ａ，Ｂは、それぞれ“１”，“０”に設定される。この状態において、ＰＭＯＳキャパシタ４２は充電されていない。
【００４８】
次に、第１のクロックパルスＣＬ１に同期して、フリップフロップ回路１３ａにセットされたデータ“１”がインバータ回路４１に出力される。インバータ回路４１にデータ“１”が入力することで、ＰＭＯＳ４３、４４、４５を介してＰＭＯＳキャパシタ４２が充電され始める。
【００４９】
次に、第２のクロックパルスＣＬ２に同期して、第２のフリップフロップ回路１３ｂが、インバータ回路３１から出力されるデータ（ＰＭＯＳキャパシタ４２の電位）をラッチする。このとき、インバータ回路４１のＰＭＯＳ４３，４４，４５の電流駆動能力が十分高い場合、インバータ回路４１のＰＭＯＳ４３，４４，４５がＰＭＯＳキャパシタ４２を充電し、インバータ回路４１の出力（ＰＭＯＳキャパシタ４２の電位）が“１”となった後に、第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力する。これにより、第２のフリップフロップ回路１３ｂに保持されるデータは、データ“０”からデータ“１”へ変化する。
【００５０】
一方、インバータ回路４１のＰＭＯＳ４３，４４，４５の電流駆動能力が低い場合、インバータ回路４１のＰＭＯＳ４３，４４，４５がＰＭＯＳキャパシタ４２を充電する前に、第２のフリップフロップ回路１３ｂに第２のクロックパルスＣＬ２が入力する。これにより、第２のフリップフロップ回路１３ｂは、第１のフリップフロップ回路１３ａから出力されるデータ“０”をラッチしない。このため、第２のフリップフロップ回路１３ｂに保持されるデータは“０”から変化しない。
【００５１】
さらに、第１のクロックパルスＣＬ１と第２のクロックパルスＣＬ２のパルス間隔Ｔを調整し上記と同様の動作が実行される。例えば、広いパルス間隔Ｔから狭いパルス間隔Ｔに徐々に変化させながら上記と動作を実行する。この結果、第２のフリップフロップ回路１３ｂのデータが変化しなくなるパルス間隔Ｔをモニタすることにより、インバータ回路３１に含まれるＰＭＯＳトランジスタ（ＰＭＯＳ４３，４４，４５）の電流駆動能力を評価することができる。
【００５２】
図６に示すインバータ回路３１、ＰＭＯＳキャパシタ４２を含むテスト回路によれば、そのテスト回路の近傍に配置された機能ブロックに含まれるＰＭＯＳの電流駆動能力を評価することができる。
【００５３】
図８は、テスト装置５１の動作を示している。テスト装置５１は、テスト時において、先ず、半導体チップ１１に含まれるテスト回路に対応したテストデータを生成する（Ｓ１１）。すなわち、テストデータは、図３、図４、図５に示すテスト回路に対応して生成される。この後、スキャンクロック信号(Scan clock)に同期して、テストデータを各フリップフロップ回路に初期値として設定する（Ｓ１２）。
【００５４】
次いで、前述のように、第１、第２のクロックパルスＣＬ１，ＣＬ２を用いて、テスト回路に含まれる論理回路のテストを実行する（Ｓ１３）。次いで、例えばスキャンクロック信号(Scan clock)に基づき、第２のフリップフロップ回路１３ｂを含む各フリップフロップ回路のデータがテスト装置５１に転送される（Ｓ１４）。この転送されたデータは、第２のフリップフロップ回路１３ｂにラッチされたデータと、テストデータに対応して予め設置された期待値とが比較される（Ｓ１５）。この比較結果が予め設定された基準値以内かどうかが判別される（Ｓ１６）。この結果、基準値以内である場合、第１、第２のクロックパルスＣＬ１、ＣＬ２のパルス間隔が短縮され、再度、テストデータが各フリップフロップ回路にセットされて、上記動作が繰り返される（Ｓ１２−Ｓ１５）。
【００５５】
一方、ステップＳ１６において、比較結果が予め設定された基準値を超えている場合、テスト装置５１に転送されたデータに基づき、半導体チップ１１内の特性が劣化している箇所が判断される（Ｓ１８）。具体的には、例えばテスト回路１３−２がクロック信号の周波数２６０ＭＨｚ以上において、正しい出力結果を得ることができず、テスト回路１３−１がクロック信号の周波数３００ＭＨｚ以上において、正しい出力結果を得ることができなかった場合、テスト回路１３−２の近傍の機能ブロックのトランジスタの電流駆動能力がテスト回路１３−１の近傍の機能ブロックのトランジスタの電流駆動能力より低く、動作速度が低下していると判断することができる。
【００５６】
したがって、第１、第２のクロックパルスのパルス間隔とテスト結果に基づき、特性劣化の様子を半導体チップに対応したマップとすることにより、半導体チップ内の特性が劣化している機能ブロックの箇所を判断することができる。
【００５７】
上記実施形態によれば、テスト回路１３−１、１３−２が配置された領域の近傍に位置する機能ブロックのトランジスタの遅延量や、ＮＭＯＳ、ＰＭＯＳの特性としての電流駆動能力を推定することができる。
【００５８】
すなわち、従来のロジックＢＩＳＴのように、単に機能ブロックを通過したデータを検証するだけでは、機能ブロックに設定された機能の動作により得られた結果であるのか、機能ブロックを構成するトランジスタの特性に基づき得られた結果であるのかを判別することが困難であった。しかし、本実施形態によれば、半導体チップ１１内の所定の領域に同一構成のテスト回路１３−１、１３−２を配置し、これらテスト回路１３−１、１３−２により得られた結果に基づき、テスト回路１３−１，１３−２の近傍の機能ブロックのトランジスタの特性を評価することができる。このため、機能ブロックの論理回路の動作の影響を除去して機能ブロックのトランジスタの特性を評価することができる。
【００５９】
さらに、本実施形態の場合、各テスト回路はテストパッドを持たず、しかも、各テスト回路は、第１、第２のフリップフロップ回路１３ａ、１３ｂと、論理回路１３ｃにより構成され、従来のＴＥＧに比べて極めて僅かな回路規模である。したがって、テスト回路の増加に伴うチップに対する占有面積の増大を抑制することができ、チップサイズの増大を防止することができる。
【００６０】
尚、上記実施形態は、図１に示すように、半導体チップ全体に亘り１つのスキャンチェーンを構成した。しかし、これに限定されるものではない。
【００６１】
図９は、本実施形態の変形例を示すものであり、例えばＡＳＩＣ(Application Specific Integrated Circuit)の例を示している。半導体チップ１１には、メモリやマイクロプロセッサ、ＤＳＰ（Digital Signal Processor）などの機能ブロックＦＡ〜ＦＦが配置されている。複数のテスト回路１３−１，１３−２（図示せず）を含むスキャンチェーンは、１又は複数の機能ブロック毎に配置されている。すなわち、スキャンチェーンＳＣ１は、機能ブロックＦＡに配置され、スキャンチェーンＳＣ２は、機能ブロックＦＢに配置され、スキャンチェーンＳＣ３は、機能ブロックＦＣ，ＦＤ，ＦＦに配置され、スキャンチェーンＳＣ４は、機能ブロックＦＥに配置されている。
【００６２】
上記構成によれば、１つの機能ブロック単位、或いは複数の機能ブロック単位に遅延回路やトランジスタの特性をモニタすることが可能である。したがって、機能ブロックの構成に対応して最適なモニタを行うことができる。
【００６３】
しかも、各スキャンチェーンの長さが短いため、テストデータの生成、及びテスト後のデータの検証が容易である。
【００６４】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００６５】
１１…半導体チップ、１２−１〜１２−ｎ…機能ブロック、１３−１、１３−２…テスト回路、１３ａ、１３ｂ、Ｆ／Ｆ…フリップフロップ回路、１３ｃ…論理回路、１４…ＰＬＬ回路、２１…インバータチェーン、３１…インバータ回路、３２…ＮＭＯＳキャパシタ、４１…インバータ回路、４２…ＰＭＯＳキャパシタ、５１…テスト装置、ＣＬ１、ＣＬ２…第１、第２のクロックパルス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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