(57)【要約】      （修正有）【課題】インターポーザー基板の多層化に伴うコスト増大を改善できる高速動作用半導体パッケージ構造を提供する。【解決手段】半導体パッケージにおいて、半導体デバイス１の周囲に導体バンプ４が形成された導体平板２、３を配置させ、導体平板を導体バンプを介してインターポーザー基板のグランドライン、または電源ラインと接続させる。さらに、インターポーザー基板のグランドラインと接続された導体平板、およびインターポーザー基板の電源ラインと接続された導体平板の両方にまたがるようにデカップリングコンデンサを電気的に接続させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、当該基板に電気的に接続された半導体デバイスと、複数の支持体とを有し、
前記複数の支持体のそれぞれは前記半導体デバイスの周りに配され、前記複数の支持体の少なくとも１つは導体で形成されるとともに、前記基板に配された前記半導体デバイスの電源と接続されている配線、または、前記基板に配された前記半導体デバイスのグランドと接続されている配線のいずれかに電気的に接続されていることを特徴とする半導体パッケージ。
【請求項２】
前記基板はインターポーザー基板であることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記複数の支持体のそれぞれは平板状であることを特徴とする請求項１または２に記載の半導体パッケージ。
【請求項４】
前記複数の支持体により、キャビティが形成されていることを特徴とする請求項１から３のいずれか一に記載の半導体パッケージ。
【請求項５】
前記複数の支持体の少なくとも２つは導体で形成された支持体であり、当該支持体の１つは前記電源と接続されている配線に電気的に接続され、
前記導体で形成された支持体の他の１つは前記グランドと接続されている配線に電気的に接続されていることを特徴とする請求項１から４のいずれか一に記載の半導体パッケージ。
【請求項６】
前記電源と接続されている配線に電気的に接続されている支持体と、前記グランドと接続されている配線に電気的に接続されている支持体とが、デカップリングコンデンサを介して電気的に接続されていることを特徴とする請求項５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に高速で動作する半導体チップを用いた半導体パッケージ技術に関するものである。
【背景技術】
【０００２】
近年、電子回路の高機能化、高性能化に伴い、多数の外部電極を有する半導体パッケージが開発されており、その代表的なものとしてＦｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ（以下、ＦＣＢＧＡと略す）がある。図１４は、従来技術の一例を示す半導体パッケージであり、いわゆるＦＣＢＧＡを示す断面図である。図１４に示す半導体パッケージは、半導体デバイス２０１が配線パターン２０７を有するインターポーザー基板２０８とはんだバンプ２０４を介して電気的に接続され、はんだバンプ２０４の周囲はアンダーフィル樹脂２０５により封止されている。また半導体デバイス２０１が実装されている側のインターポーザー基板２０８の表面で、半導体デバイス２０１の外周部には、インターポーザー基板２０８の平坦性を維持するために支持体２０２が接着剤２０３を介して接着されている。さらにインターポーザー基板２０８において、半導体デバイス２０１が実装されていない側の面には、はんだボール２０６が実装されている。
【０００３】
また図１５は、図１４に示す従来技術の一例を示す半導体パッケージに放熱機能を持たせるため、支持体２０２と半導体デバイス２０１にヒートスプレッダー２０９を接着させた構造の半導体パッケージを示すものであり、多くの電子機器に搭載されている。
【０００４】
これらのような従来の半導体パッケージでは、高速動作を要するＣＰＵ（中央演算処理装置）やＤＲＡＭ向けのパッケージに適している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１４や図１５に示す従来の半導体パッケージでは、高速動作を要するＣＰＵ、ＤＲＡＭなどの半導体デバイスが用いられており、高速電気信号をクロストークなどのノイズに妨げられることなく配線に通す必要があるため、インターポーザー基板２０８におけるグランドラインを強化（面積を増やす）が必要不可欠になっている。また最近では高速動作を要するＤＲＡＭでは発熱量を下げるために低電圧で動作させる必要あり、こちらも電源ラインの強化（面積を増やす）が必要不可欠となっている。そこでインターポーザー基板２０８を多層化し、例えば１層をほとんど全てグランドラインまたは電源ラインにする等の工夫がされているが、それに伴う配線の多層化によりインターポーザー基板２０８のコストが高くなるという課題がある。
【０００６】
本発明では、このようなインターポーザー基板のコスト増大、あるいはパッケージ組み立てコストの増大という課題を解決できる半導体パッケージ構造を提案するものである。  
【０００７】
また一般に、例えば０．５ＧＨｚ以上で動作するＣＰＵやＤＲＡＭを用いた半導体パッケージではスイッチングノイズなど瞬時の電圧低下を防止するために半導体パッケージが搭載されている周囲のマザーボード上に多数のデカップリングコンデンサが実装されており、これらのデカップリングコンデンサの実装面積を含めた半導体パッケージの実装に必要な面積が大きいという課題がある。
【課題を解決するための手段】
【０００８】
本発明では、上記の課題を解決する手段として、基板と、当該基板に電気的に接続された半導体デバイスと、複数の支持体とを有し、前記複数の支持体のそれぞれは前記半導体デバイスの周りに配され、前記複数の支持体の少なくとも１つは導体で形成されるとともに、前記基板に配された前記半導体デバイスの電源と接続されている配線、または、前記基板に配された前記半導体デバイスのグランドと接続されている配線のいずれかに電気的に接続させることにより、インターポーザー基板の配線層数を増やすことなく、半導体パッケージのグランド、および電源ラインの強化を実現させるという構造にした。
【０００９】
またさらには、スイッチングノイズなど瞬時の電圧低下を防止するため、インターポーザー基板のグランドラインと接続された導体で形成された支持体、およびインターポーザー基板の電源ラインと接続された導体で形成された支持体の両方にまたがるようにデカップリングコンデンサを電気的に接続するという構造を用いている。
【００１０】
本発明では、導体で形成された支持体をグランドライン、および電源ラインの一部として用いているので、インターポーザー基板の配線層数を増やし、これらをグランドや電源の層として用い、半導体パッケージのグランドライン、および電源ラインを強化させるという手段を用いる必要が無い。
【００１１】
また半導体パッケージのグランドライン、および電源ラインの強化に用いている導体で形成された支持体上にデカップリングコンデンサを実装することにより、半導体パッケージの周囲にデカップリングコンデンサを実装する必要が無くなる。
【発明の効果】
【００１２】
本発明の半導体パッケージを用いれば、安価な導体で形成された支持体をグランド、および電源ラインの一部として用いることができるので、容易にグランドラインと電源ラインの強化を行なうことができる。従来のようにインターポーザー基板の配線層数を増やす必要が無くなるので、配線層数の増大によるインターポーザー基板のコスト増大を回避することができ、より低コストの高速半導体パッケージを実現することができる。
【００１３】
また半導体パッケージ上にデカップリングコンデンサを搭載するので、半導体パッケージの周囲にデカップリングコンデンサを実装する必要が無くなり、電子機器の小型化を実現できるとともにより高性能な高速半導体パッケージを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係わる半導体パッケージを示す断面図である。
【図２】本発明の実施の形態１に係わる半導体パッケージにおいて、導体平板として貫通穴が形成された導体平板を１枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図３】本発明の実施の形態１に係わる半導体パッケージにおいて、導体平板として『コの字』形状の導体平板を２枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図４】本発明の実施の形態１に係わる半導体パッケージにおいて、導体平板として『Ｌ字』形状の導体平板を４枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図５】本発明の実施の形態２に係わる半導体パッケージを示す断面図である。
【図６】本発明の実施の形態２に係わる半導体パッケージにおいて、導体平板として貫通穴が形成された導体平板を１枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図７】本発明の実施の形態２に係わる半導体パッケージにおいて、導体平板を２枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図８】本発明の実施の形態２に係わる半導体パッケージにおいて、導体平板を４枚用いた場合であり、半導体デバイスの回路面とは反対側の面の真上からから見た図である。
【図９】本発明の実施の形態３に係わる半導体パッケージを示す断面図である。
【図１０】本発明の実施の形態４に係わる半導体パッケージを示す断面図である。
【図１１】本発明の実施の形態５に係わる半導体パッケージを示す断面図である。
【図１２】本発明の実施の形態６に係わる半導体パッケージで導体平板を２つ用いたものであり、半導体デバイス１の回路面とは反対側の面（裏面）の真上から見た図である。
【図１３】本発明の実施の形態６に係わる半導体パッケージで導体平板を４つ用いたものであり、半導体デバイス１の回路面とは反対側の面（裏面）の真上から見た図である。
【図１４】従来技術の一例を示す半導体パッケージの断面図である。
【図１５】従来技術の他の一例を示す半導体パッケージの断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、本発明の実施の形態について詳しく述べる。
（実施の形態１）
図１は本発明の実施の形態１を示す半導体パッケージを示す断面図である。図１に示す本発明の半導体パッケージは、半導体デバイス１と厚さ５〜１８μｍのＣｕ、Ａｌ等の導体パターン６を有する配線数が１層のインターポーザー基板１０と、Ｃｕ、Ａｌ、ステンレス等、電気抵抗が小さい金属で作製され、中心部に半導体デバイス１を実装できるサイズの貫通穴が設けられた１枚の導体平板２、３とを備えている。図２は本発明の実施の形態１の半導体パッケージを半導体デバイス１の回路面とは反対側の面の真上から見た図を示している。
【００１６】
図１では配線層数が１層のインターポーザー基板１０を用いた場合を示しているが、配線ピッチが狭ピッチの場合で配線の引き回しが１層では困難な場合は、配線層数として最大２層までのインターポーザー１０を用いる場合もある。導体平板２、３の厚みは半導体デバイス１の厚みと同じにしてある。
【００１７】
本発明の実施の形態１では、半導体パッケージのグランドラインを特に強化したい場合は、はんだバンプ（Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等）やＡｕスタッドバンプ等の導体バンプ４を介して、インターポーザー基板１０のグランド用配線パターン７と導体平板２とを接続している。また半導体パッケージの電源ラインを特に強化したい場合は、同様にはんだバンプやＡｕスタッドバンプ等の導体バンプ４を介して、インターポーザー基板１０の電源用配線パターン８と導体平板３とを接続している。
【００１８】
また半導体デバイス１とインターポーザー基板１０との接続に関しても、導体平板２、３との接続と同様にはんだバンプ（Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等）やＡｕスタッドバンプ等の導体バンプ４を介して両者をフリップチップ接続している。
【００１９】
半導体デバイス１および導体平板２、３とインターポーザー基板１０とを接続した後は、両者の隙間、および半導体デバイス１と導体平板２、３との隙間にはエポキシ系樹脂などの熱硬化性樹脂５を充填させている。
【００２０】
また図１に示す本発明の実施形態１の半導体パッケージでは、はんだボール９を実装する側の配線パターン６、７、８の表面に、めっき法、スパッタ法等によってＡｕ、Ｎｉ／Ａｕ、Ｐｄ、Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｐｂ等の材料で構成された導体が形成されている（図１（ａ）中では省略している）。
【００２１】
また図１と図２とを用いた本発明の実施の形態１の説明では、導体平板として図２に示すような中心部に半導体デバイス１を実装できるサイズの貫通穴が設けられた１枚の導体平板２、３を用いていると述べたが、この場合、グランドラインの強化、または電源ラインの強化のどちらかしか実現できない。そこでグランドラインと電源ラインの強化の両者を実現させたい場合は、例えば導体平板として図３に示すような『コの字』形状の導体平板を２枚用いる、あるいは図４に示すような『Ｌ字』形状の導体平板を４枚用いる。
【００２２】
本発明の実施の形態１の説明では、図２、図３、図４に示すようにそれぞれ１枚、２枚、４枚の導体平板を用いると述べたが、平板の使用枚数はこれらの枚数に限定されるわけではなく、３枚、もしくは５枚以上の場合もあることや、導体平板に用いる材料が１種類だけに限定されるわけではなく、複数の種類を用いる場合もあることは言うまでも無い。
（実施の形態２）
図５は本発明の実施の形態４を示す半導体パッケージを示す断面図である。図５に示す実施の形態２の半導体パッケージは、図１に示す本発明の実施の形態１の半導体パッケージと類似している構造であるが、半導体デバイス１をインターポーザー基板１０上に複数個（図５中では２つの半導体デバイスを記載）、平面的に実装しているところだけが異なっている。半導体デバイス１の外形寸法が小さい場合は、複数の半導体デバイス１をインターポーザー基板１０上に平面的に実装し、図５に示すような実施の形態２の半導体パッケージを作製することもできる。図６、７、８に本発明の実施の形態２の例を示す。図６、７、８はそれぞれ、半導体デバイス１を２つ用い、貫通穴が形成された導体平板２、３を１枚用いた場合、導体平板２、３を２枚用いた場合、導体平板２、３を４枚用いた場合の半導体パッケージを半導体デバイス１の回路面とは反対側の面の真上からみた図を示している。
【００２３】
図６、７、８の実施の形態２では、それぞれ１枚、２枚、４枚の導体平板を用いている例を示しているが、平板の使用枚数はこれらの枚数に限定されるわけではなく、３枚、もしくは５枚以上の場合もあることや、導体平板に用いる材料が１種類だけに限定されるわけではなく、複数の種類を用いる場合もあることは言うまでも無い。
（実施の形態３）
図９は本発明の実施の形態３を示す半導体パッケージを示す断面図である。図９に示す実施の形態３の半導体パッケージは、図１に示す本発明の実施の形態１の半導体パッケージと類似している構造であるが、インターポーザー基板１０の配線パターン６、７、８上に形成されている樹脂に熱硬化性樹脂ではなく熱可塑性樹脂、または異方性導電樹脂を用いているところが異なっている。実施の形態２に用いているインターポーザー基板１０は、実施の形態１で述べたインターポーザー基板１０の配線パターン６、７、８上に厚さが１５μｍ〜５０μｍでシート状の熱可塑性樹脂または異方性導電樹脂が貼り合わされている。
【００２４】
半導体デバイス１とインターポーザー基板１０とは、Ａｕスタッドバンプ、またははんだバンプ（Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等）などで構成された導体バンプ４を用いてフリップチップ接続されている。
【００２５】
インターポーザー基板１０に熱可塑性樹脂シートを貼り合わせている場合は、熱可塑性樹脂１２にあらかじめ炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー、またはエキシマレーザーなどを用いて導体バンプ４と接続する箇所に穴が開けられている。また、導体バンプ４にＡｕスタッドバンプを用いる場合は、Ａｕスタッドバンプが加熱によって軟化した熱可塑性樹脂を突き破ってインターポーザー基板１０の配線パターン６、７、８と接続されると同時にＡｕスタッドバンプが熱可塑性樹脂１２によって封止される。
【００２６】
インターポーザー基板１０に異方性導電樹脂シートを貼り合わせている場合は、導体バンプ４にＡｕスタッドバンプを用い、異方性導電樹脂にＡｕスタッドバンプを突き刺すことにより、インターポーザー基板１０の配線パターン６、７、８と半導体デバイス１の各電極パッドとを電気的に接続させる。
【００２７】
図９に示す本発明の実施の形態２の場合では、半導体デバイス１とインターポーザー基板１０とがフリップチップ接続されると同時に導体バンプ４が熱可塑性樹脂、または異方性導電樹脂によって封止されるという、『接続、封止一括』プロセスを用いているところが特徴である。
【００２８】
以上、図９を用いて述べた本発明の実施の形態３の説明では、半導体デバイス１が１つ実装されている例を示しているが、１つに限定されるものではなく複数の半導体デバイスが実装される場合もあることは言うまでも無い。
（実施の形態４）
図１０は本発明の実施の形態４を示す半導体パッケージを示す断面図である。図１０に示す実施の形態４の半導体パッケージは図１に示す本発明の実施の形態１の半導体パッケージと類似している構造であるが、導体平板として半導体デバイス１を収納できるだけのスペース分、キャビティが形成された平板１１を用いているところだけが異なっている。
【００２９】
キャビティが形成された平板１１を用いることによって、半導体デバイス１の回路面とは反対側の面（以後、裏面と称す）を外部に曝すことが無いので、実施の形態１の半導体パッケージと比べて半導体パッケージの２次実装の際に想定される機械的な外力による半導体デバイス１の裏面の損傷を防止することができるというメリットがある。
（実施の形態５）
図１１は本発明の実施の形態５を示す半導体パッケージを示す断面図である。図１１に示す実施の形態５の半導体パッケージは図９に示す本発明の実施の形態３の半導体パッケージと類似している構造であるが、導体平板としてキャビティが形成された平板１１を用いているところだけが異なっている。キャビティが形成された平板１１を用いることにより、実施の形態３の半導体パッケージと比べて機械的な損傷から半導体デバイス１の裏面を守ることができるというメリットがある。
（実施の形態６）
図１２は本発明の実施の形態６を示す半導体パッケージを半導体デバイス１の裏面の真上から見た図であり、インターポーザー基板１０のグランドと接続された導体平板２と電源と接続された導体平板３とをそれぞれ１枚ずつ合計２枚の導体平板を用いた例を示すものである。
【００３０】
図１２に示す本発明の実施の形態６ではチップコンデンサや薄膜コンデンサなどのデカップリングコンデンサの外部電極がインターポーザー基板１０のグランドと接続された導体平板２、及びインターポーザー基板１０の電源と接続された導体平板３とＳｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ｚｎ等の材料で構成されたはんだによって接続されている。
【００３１】
また、図１２中では特に記載していないが、Ｃｕ、Ａｌ、ステンレスなどの材料からなる導体平板２、３の表面には、はんだの拡散を防止するためにＮｉ／Ａｕなどのバリアメタルが電解メッキ法、無電解メッキ法などによって成膜されている。
【００３２】
チップコンデンサや薄膜コンデンサからなるデカップリングコンデンサ１３は外部電極に例えば上記の材料からなるはんだペーストを塗布した後、従来の表面実装マウンターを用いて導体平板２、３と仮接着され、最後はリフロー炉を用いてはんだを溶融させ、デカップリングコンデンサ１３と導体平板２、３とを接続させている。
【００３３】
図１２では導体平板２、３を合計２つ用いた場合を示しているが、図１３に示すようにインターポーザー基板１０のグランドと接続された導体平板２と電源と接続された導体平板３とをそれぞれ２枚ずつ合計４枚用いる場合もあることは言うまでもない。図１３に示すように導体平板２、３を増やすことによって、より多くのデカップリングコンデンサ１３を実装することが可能となるので、デカップリングコンデンサの容量を増やしたい場合には図１３に示すような構造が有効である。
また、図１２、図１３では、導体平板をそれぞれ２枚、４枚用いた場合について説明したが、さらにデカップリングコンデンサの実装数量を増やしたい場合は、導体平板をさらに増やした場合もあることは言うまでも無い。
（発明の実施例）
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。
【実施例１】
【００３４】
図１と図３を用いて本発明の実施例１を説明する。半導体デバイス１として外形寸法９ｍｍ×１１ｍｍの高速ＤＲＡＭを１チップ用いた。ＤＲＡＭの厚さは１５０μｍに研磨加工され、ＤＲＡＭ電極パッド上にはＡｕスタッドバンプ（図１中では導体バンプ４）をバンプボンダーにより形成した。
【００３５】
インターポーザー基板１０は、厚さ２５μｍのポリイミド上に厚さ１２μｍのＣｕを材料とした導体パターン６、ランド用導体パターン７、電源用導体パターン８を形成した片面テープ基板を用いた。ポリイミドには、はんだバンプ９が実装できるように炭酸ガスレーザーで所定の箇所に穴を開け、デスミア処理後、インターポーザー基板の両面のＣｕ表面上に電解メッキ法によりＮｉ（２μｍ）／Ａｕ（０．５μｍ）を成膜した。
【００３６】
このようにして作製したインターポーザー基板１０とＤＲＡＭチップとを超音波フリップチップマウンターを用いて接続させた（Ａｕ−Ａｕ接合）。導体平板２、３としてはＣｕを基材とした厚さ１５０μｍの『コの字』形状の導体平板２、３を２枚用いた。Ｃｕ平板２、３の表面上にはあらかじめ電解メッキ法を用いてＮｉ（２μｍ）／Ａｕ（０．５μｍ）を成膜しておき、Ｃｕ平板上にはＳｎ−Ａｇ−Ｃｕを材料としたはんだバンプ（図１中では導体バンプ４）を形成した。はんだバンプは、インターポーザー基板１０のグランド、および電源のパッドと接続する位置に形成した。はんだバンプをあらかじめ表面上に形成したＣｕ平板２とインターポーザー基板１０のグランドパッド、およびＣｕ平板３とインターポーザー基板１０の電源パッドとをフリップチップマウンターを用いて実装し、リフロー炉に投入することによりＣｕ平板とインターポーザー基板１０とをはんだ接続させた。
【００３７】
図３は、本発明の実施例１をＤＲＡＭチップの裏面側から見た図である。その後、インターポーザー基板１０とＤＲＡＭチップ、およびＣｕ平板との隙間にエポキシ系のアンダーフィル樹脂を充填させ、熱硬化させた。
【００３８】
従来の高速チップ向け半導体パッケージであればインターポーザー基板１０を２層配線、または３層配線構造にして１層分は全てグランド、または電源、あるいはグランドと電源の両方にしなければならなかったため基板のコストが高くなってしまうという課題があったが、このようにして得られた本発明の実施例１の半導体パッケージでは、配線層数が１層の安価なインターポーザー基板１０と安価な導体平板２、３を用いて実現できるため、より低コストの半導体パッケージを実現することができた。
【００３９】
実施例１ではインターポーザー基板１０に配線層数が１層の基板を用いた例を示したが、配線ピッチの制限により１層配線基板では基板の作製が不可能である場合は、インターポーザー基板１０に２層配線基板を用いる場合もあることは言うまでもない。ただしその場合、本発明を用いない場合は、少なくとも３層以上の配線層数を有する多層配線基板が必要となり本発明の半導体パッケージよりも製造コストが明らかに高くなってしまうことは言うまでも無い。
【００４０】
また、実施例１では導体平板２、３を２枚用いた場合を示したが、使用する導体平板の枚数は２枚に限定されるものでは無いことは言うまでも無い。例えばグランドラインだけ、または電源ラインだけを強化させたい場合は、図２に示すような貫通穴が形成された１枚の導体平板２、３を用いる場合もある。また図４に示すように導体平板２、３を４枚用いる場合や、以上述べた以外の複数枚使用する場合もあることは言うまでも無い。
【００４１】
また実施例１では半導体デバイス１を１つ用いた例を示したが、図５に示すように半導体デバイス１を２つ用いる例や３つ以上用いる場合もあることは言うまでも無い。半導体デバイス１を２つ用いた場合の本発明の半導体パッケージを半導体デバイス１の回路面とは反対側の面からみた図を図６、７、８に示す。図６、７、８は、それぞれ導体平板２、３を１枚、２枚、４枚用いた場合を示すものである。
【実施例２】
【００４２】
図９を用いて本発明の実施例２を説明する。図９に示す実施例２の半導体パッケージは、図１に示す実施例１の半導体パッケージと類似しているが、組み立てに用いているインターポーザー基板１０の構造が異なっている。具体的には配線パターン６、７、８上に、シリコーン変成のポリイミドと可撓性エポキシ樹脂とを複合させた材料から成る厚さ２５μｍのシート状の熱可塑性ポリイミドを貼り合わせたインターポーザー基板１０を用いているところが実施例１（熱硬化性樹脂を用いている）と異なっている。
【００４３】
半導体デバイス１には実施例１で説明したものと同じ高速ＤＲＡＭチップを用いた。ＤＲＡＭチップとインターポーザー基板１０とはフリップチップマウンターを用い、Ａｕスタッドバンプで接続した。
【００４４】
また、平板には実施例１と同様にＣｕから成る『コの字』形状の平板２、３（図３参照）を用い、Ｃｕ平板の表面にはあらかじめ電解メッキ法を用いてＮｉ／Ａｕを成膜し、所定の位置にインターポーザー基板１０上のグランド、または電源パッドと接続するためのＡｕスタッドバンプを形成した。このようにして作製したＡｕスタッドバンプ付きＣｕ平板２、３をフリップチップマウンターを用いてインターポーザー基板２、３のグランドパッド、および電源パッドに接続させた。
【００４５】
実施例２では配線パターン上に熱可塑性樹脂シート１２（熱可塑性ポリイミド）を形成しているが、熱可塑性樹脂シート１２には特に貫通穴は形成せず、インターポーザー基板１０をフリップチップマウンターのヒーターステージ上に真空吸着によって固定し、約２００℃に加熱した後、軟化した熱可塑性ポリイミドをＡｕスタッドバンプにより突き破ってＡｕメッキ膜とＤＲＡＭ上、およびＣｕ平板上のＡｕバンプとを接続させた。このようなプロセスを用いることにより、フリップチップ接続とＡｕバンプ周りの封止とを同時一括で行なった。フリップチップ接続プロセスと樹脂封止プロセスの同時一括プロセスは、約５秒で行なった。実施例１では封止樹脂にエポキシ系の熱硬化性樹脂を用いており、樹脂硬化に１〜２時間を要しているが、実施例２では樹脂封止プロセスに要する時間を大幅に短縮でき、製造コストを大幅に削減することができた。
【００４６】
また実施例２の構造の場合、詳細説明は省略するが熱可塑性樹脂シートの代わりに異方性導電樹脂シートを配線パターン６、７、８の表面に貼り合わせたインターポーザー基板１０を用いる場合もある。
【００４７】
その場合、Ａｕスタッドバンプと接続する側の配線パターンの表面にＮｉ／Ａｕメッキを形成する必要は無くなり、異方性導電樹脂が媒介となりＡｕバンプとインターポーザー基板１０との接続を行なう。
【実施例３】
【００４８】
図１０を用いて本発明の実施例３を説明する。図１０に示す実施例３の半導体パッケージは、図１に示す実施例１の半導体パッケージと類似しているが、導体平板２、３にキャビティ（溝）を形成したものを用いているところが異なっている。半導体デバイス１には実施例１、２と同じ厚さ１５０μｍのＤＲＡＭを用いており、導体平板２、３には厚さ３００μｍのＣｕを材質とし、中心部に深さ１７５μｍのキャビティをエッチングにより形成したものを用いた。
【００４９】
組み立て方法としては、先ずＣｕ板のキャビティ内にエポキシ系の熱硬化性接着剤１４をディスペンサーを用いて塗布し、その後ＤＲＡＭチップをマウンターを用いてキャビティ内部に搭載した。その後、熱硬化性接着剤１４を加熱することにより完全に硬化させた。ここで熱硬化性接着剤の量は、あらかじめ熱硬化後の厚さが２５μｍになるように条件出しを行なった。
【００５０】
その後、ＤＲＡＭチップの外部電極パッド上とＣｕ板（あらかじめ電解メッキ法によりＮｉ／Ａｕを成膜しておいた）の所定の位置（インターポ−ザー基板１０のグランドパッドに対応する箇所）にバンプボンダーを用いてＡｕスタッドバンプを形成し、ＤＲＡＭチップとＣｕ平板とが一体となったワークをフリップチップマウンターを用いてインターポーザー基板１０と接続させた。Ｃｕ平板はインターポーザー基板１０のグランドパッドと接続した。最後にワークとインターポーザー基板１０との隙間にエポキシ系のアンダーフィル樹脂を充填させ、熱硬化させた。
【００５１】
このようにして得られた本発明の実施例３の半導体パッケージは、キャビティが形成された平板１１を用いることによって、ＤＲＡＭチップの裏面を外部に曝すことが無いので、半導体パッケージの２次実装の際に想定される機械的な外力によるチップ裏面の損傷を防止できる半導体パッケージを実現することができた。
【実施例４】
【００５２】
図１２および図１３を用いて本発明の実施例４を説明する。半導体デバイス１には、７ｍｍ×７ｍｍで厚さ１５０μｍのＣＰＵを用いた。また導体平板２、３には厚さ１５０μｍで『コの字』形状のＣｕ板を２枚用いた。実施例４の半導体パッケージの組み立て方法は、ここまで述べた実施例１〜３の半導体パッケージとほぼ同じなので一部省略するが、最後にデカップリングコンデンサをＣｕ板上に接続させたところだけが異なっている。
【００５３】
デカップリングコンデンサには外形寸法が１．６ｍｍ×０．８ｍｍで厚さが０．５ｍｍ、静電容量が１．０μＦのチップ積層セラミックコンデンサを用いた。
【００５４】
図１２は、本発明の実施例４の半導体パッケージをＣＰＵチップの裏面側の真上から見た図を示している。積層セラミックコンデンサの実装方法であるが、表面実装マウンターを用いて積層セラミックコンデンサの２つの外部電極にＳｎ−Ａｇ−Ｃｕはんだペーストを塗布した後、２つの外部電極がそれぞれインターポーザー基板１０のグランドパッドと接続されたＣｕ板２と電源パッドと接続されたＣｕ板３とに接続されるように搭載した。その後、リフロー炉を用いてはんだを溶融させ、接続させた。
【００５５】
このようにして本発明の実施例４に示す半導体パッケージを作製することにより、実施例１〜３よりもスイッチングノイズに強い半導体パッケージを実現することができた。また、実施例４に示す半導体パッケージをノートＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｅｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）などの電子機器に搭載することにより、性能を低下させることなく、且つより低コスト化を実現することができた。
【００５６】
また、実施例４ではＣｕ板を２枚用いた例を示したが、これが２枚に限定されるわけではなく、例えば図１３に示すように４枚用いる場合もあることが言うまでも無い。４枚用いる場合は、２枚用いる場合よりも多くのデカップリングコンデンサを実装させた半導体パッケージを実現できる。また、導体平板の枚数は２枚、４枚以外にも複数用いる場合があることは言うまでも無い。
【産業上の利用可能性】
【００５７】
以上、本発明の実施例について種々述べてきたが、本名発明は前記実施例に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
【符号の説明】
【００５８】
１  半導体デバイス
２  導体平板
３  導体平板
４  導体バンプ
５  熱硬化性樹脂
６  導体パターン
７  グランド用導体パターン
８  電源用導体パターン
９  はんだボール
１０  インターポーザー基板
１１  キャビティが形成された平板
１２  熱可塑性樹脂シート
１３  デカップリングコンデンサ
１４  接着剤
２０１  半導体デバイス
２０２  支持体
２０３  接着剤
２０４  はんだバンプ
２０５  アンダーフィル樹脂
２０６  はんだボール
２０７  配線パターン
２０８  インターポーザー基板
２０９  ヒートスプレッダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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