(57)【要約】【課題】複数の素子を含むセラミック多層基板の製造コストを低減できるセラミック多層基板の製造方法、及びセラミック多層基板を得ること。【解決手段】セラミック多層基板の製造方法は、第１の面積を有するセラミック層が第１の層数で積層されるとともに回路パターンが形成された未焼成の下地積層体に、前記第１の面積より小さい第２の面積を有するセラミック層が前記第１の層数より少ない第２の層数で積層されるとともに第１の素子が形成された未焼成の第１の素子積層体と、前記第１の面積より小さい第３の面積を有するセラミック層が前記第１の層数より少ない第３の層数で積層されるとともに第２の素子が形成された未焼成の第２の素子積層体とを圧着する圧着工程と、前記下地積層体と圧着された前記第１の素子積層体及び前記第２の素子積層体とを焼成して一体化する焼成工程とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の面積を有するセラミック層が第１の層数で積層されるとともに回路パターンが形成された未焼成の下地積層体に、前記第１の面積より小さい第２の面積を有するセラミック層が前記第１の層数より少ない第２の層数で積層されるとともに第１の素子が形成された未焼成の第１の素子積層体と、前記第１の面積より小さい第３の面積を有するセラミック層が前記第１の層数より少ない第３の層数で積層されるとともに第２の素子が形成された未焼成の第２の素子積層体とを圧着する圧着工程と、
前記下地積層体と圧着された前記第１の素子積層体及び前記第２の素子積層体とを焼成して一体化する焼成工程と、
を備えたことを特徴とするセラミック多層基板の製造方法。
【請求項２】
前記圧着工程では、前記下地積層体と前記第１の素子積層体及び前記第２の素子積層体のそれぞれとの間に導体材料、ガラス材料、又は素子材料のペーストを介在させた状態で圧着する
ことを特徴とする請求項１に記載のセラミック多層基板の製造方法。
【請求項３】
第１の面積を有するセラミック層が第１の層数で積層されるとともに回路パターンが形成された下地積層体に、導体材料、ガラス材料、又は素子材料のペーストを介して、前記第１の面積より小さい第２の面積を有するセラミック層が前記第１の層数より少ない第２の層数で積層されるとともに第１の素子が形成された第１の素子積層体と、前記第１の面積より小さい第３の面積を有するセラミック層が前記第１の層数より少ない第３の層数で積層されるとともに第２の素子が形成された第２の素子積層体とを接着する接着工程と、
前記下地積層体と接着された前記第１の素子積層体及び前記第２の素子積層体とを焼成して一体化する焼成工程と、
を備えたことを特徴とするセラミック多層基板の製造方法。
【請求項４】
第１の面積を有するセラミック層が第１の層数で積層されるとともに回路パターンが形成された下地基板と、
前記第１の面積より小さい第２の面積を有するセラミック層が前記第１の層数より少ない第２の層数で積層されるとともに第１の素子が形成された第１の素子基板と、
前記第１の面積より小さい第３の面積を有するセラミック層が前記第１の層数より少ない第３の層数で積層されるとともに第２の素子が形成された第２の素子基板と
を備え、
前記第１の素子基板及び前記第２の素子基板は、それぞれ、前記下地基板の上に配され前記下地基板と一体化されている
ことを特徴とするセラミック多層基板。
【請求項５】
導体材料、ガラス材料、又は素子材料で形成され、前記第１の素子基板を前記下地基板に接合する第１の接合層と、
導体材料、ガラス材料、又は素子材料で形成され、前記第２の素子基板を前記下地基板に接合する第２の接合層と、
をさらに備えた
ことを特徴とする請求項４に記載のセラミック多層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック多層基板の製造方法、及びセラミック多層基板に関する。
【背景技術】
【０００２】
セラミック多層基板は、複数層の焼成前グリーンシートに回路パターンを形成した後、プレスによって１つの積層体を形成後、焼成して基板として完成する。各種受動素子、たとえばキャパシタや抵抗等を使用する場合に、それらの受動素子をセラミック多層基板における内部又は表面近傍に形成することがある。
【０００３】
特許文献１には、セラミック配線基板（多層配線基板）において、内層に抵抗体を形成することが記載されている。具体的には、グリーンシートを作製した後、グリーンシートの表面に配線回路層、抵抗体層を順に形成する。その後、配線シートを積層圧着して積層体を作成する。この積層体を配線回路層や抵抗体層を形成する金属の融点より低い温度で同時焼成する。これにより、特許文献１によれば、精度の高い抵抗を同時焼成にて内層に形成するので、セラミック配線基板の小型化が可能になるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−０６８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
規格化された大きさのグリーンシートを用いてセラミック多層基板内に受動素子を形成する場合、セラミック多層基板の面積に対し受動素子を形成するための面積が相対的に小さいことが多い。また、回路設計で複数の受動素子をセラミック多層基板内に取り込む場合、複数の受動素子の間で必要層数が異なることが多い。面積や層数の少ないほうが材料や工程数が少なくて済むが、一部でも必要な面積や層数が多い設計があれば、面積や層数の多い方に合わせる必要がある。これにより、無駄な領域や工程が発生するため、異なる複数の素子を有するセラミック配線基板の製造コストが増大する。
【０００６】
本発明は、上記に鑑みてなされたものであって、異なる複数の素子を含むセラミック多層基板の製造コストを低減できるセラミック多層基板の製造方法、及びセラミック多層基板を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかるセラミック多層基板の製造方法は、第１の面積を有するセラミック層が第１の層数で積層されるとともに回路パターンが形成された未焼成の下地積層体に、前記第１の面積より小さい第２の面積を有するセラミック層が前記第１の層数より少ない第２の層数で積層されるとともに第１の素子が形成された未焼成の第１の素子積層体と、前記第１の面積より小さい第３の面積を有するセラミック層が前記第１の層数より少ない第３の層数で積層されるとともに第２の素子が形成された未焼成の第２の素子積層体とを圧着する圧着工程と、前記下地積層体と圧着された前記第１の素子積層体及び前記第２の素子積層体とを焼成して一体化する焼成工程とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、必要層数の異なる素子積層体を別々に多面付け製造した後にそれらを下地積層体とともに焼成して一体化する。これにより、セラミック多層基板内に受動素子を形成する場合に比べて、セラミック多層基板の層数及び／又は面積を低減できるので、異なる複数の素子を含むセラミック多層基板の製造コストを低減できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態にかかるセラミック多層基板の構成を示す図である。
【図２】図２は、実施の形態にかかるセラミック多層基板の製造方法を示す図である。
【図３】図３は、実施の形態にかかるセラミック多層基板の製造方法を示す図である。
【図４】図４は、実施の形態の変形例にかかるセラミック多層基板の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明にかかるセラミック多層基板の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１１】
実施の形態．
実施の形態にかかるセラミック多層基板１００の断面構成について図１を用いて説明する。
【００１２】
セラミック多層基板１００は、ベース基板（下地基板）１０、及び複数の部品基板（第１の素子基板、第２の素子基板）２０、３０、４０を備える。図１（ａ）は、複数の部品基板２０、３０、４０がベース基板１０の上に接合された構成を示しており、図１（ｂ）は、ベース基板１０と複数の部品基板２０、３０、４０とのそれぞれの構成を示している。
【００１３】
ベース基板１０は、ベースとなるセラミック多層基板である。ベース基板１０は、面積Ａ１０を有している。ベース基板１０には、回路パターンＣＰが形成されている。ベース基板１０における回路パターンＣＰを除く基体部分は、セラミックスで形成されている。回路パターンＣＰは、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成されている。回路パターンＣＰは、特に基体部分の焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスによって形成されている場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属を使用することが可能である。
【００１４】
ベース基板１０では、第１層１１、第２層１２、第３層１３、第４層１４、第５層１５、第６層１６が順に積層されている。すなわち、ベース基板１０の層数は、６層である。回路パターンＣＰは、所定の導電パターンから第１層１１〜第６層１６の少なくとも一部を貫通し他の所定の導電パターンまで延びている。図１には、回路パターンＣＰが、第４層１４の表面の導電パターンや第６層１６の表面の導電パターンから第３層１３〜第６層１６を貫通し第２層１２の表面の導電パターンまで延びている場合が例示されている。
【００１５】
第４層１４は、その露出された表面に、部品基板３０が接合されるための導電パターン１４ａと、部品基板４０が接合されるための導電パターン１４ｂとを有している。導電パターン１４ａ及び導電パターン１４ｂは、それぞれ、回路パターンＣＰの一部となっている。第５層１５は、部品基板３０が配されるべき領域に形成された開口パターン１５ａと、部品基板４０が配されるべき領域に形成された開口パターン１５ｂとを有している。第６層１６は、部品基板３０が配されるべき領域に形成された開口パターン１６ａと、部品基板４０が配されるべき領域に形成された開口パターン１６ｂと、部品基板２０が接合されるための導電パターン１６ｃと、他の導電パターン１６ｄとを有している。導電パターン１６ｃ及び導電パターン１６ｄは、回路パターンＣＰの一部となっている。
【００１６】
すなわち、ベース基板１０は、第４層１４の露出された表面と開口パターン１５ａ、１６ａとで形成された凹部（キャビティ）１０ａと、第４層１４の露出された表面と開口パターン１５ｂ、１６ｂとで形成された凹部（キャビティ）１０ｂとを有している。凹部１０ａでは、その底面の導電パターン１４ａに部品基板３０が接合されている。凹部１０ｂでは、その底面の導電パターン１４ｂに部品基板４０が接合されている。また、ベース基板１０の表面の導電パターン１６ｃには、部品基板２０が接合されている。
【００１７】
複数の部品基板２０、３０、４０は、部品用のセラミック多層基板である。複数の部品基板２０、３０、４０は、ベース基板１０の上に配されている。複数の部品基板２０、３０、４０は、それぞれ、ベース基板１０に焼結結合されベース基板１０と一体化されている。
【００１８】
部品基板２０には、所定の素子ＥＬ２０及び配線パターンＷＰ２０が形成されている。部品基板２０は、ベース基板１０の面積（Ａ１０）より小さい面積Ａ２０を有している。部品基板２０における配線パターンＷＰ２０を除く基体部分は、セラミックスで形成されている。配線パターンＷＰ２０は、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成されている。配線パターンＷＰ２０は、特に基体部分の焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスによって形成されている場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属を使用することが可能である。
【００１９】
部品基板２０では、第１層２１、第２層２２、第３層２３、第４層２４が順に積層されている。すなわち、部品基板２０の層数は、ベース基板１０の層数（６層）より少ない４層である。素子ＥＬ２０は、例えば、電磁コイルである。配線パターンＷＰ２０は、素子ＥＬ２０から第１層２１〜第４層２４の少なくとも一部を貫通し、ベース基板１０に接合されるべき導電パターンまで延びている。図１には、素子ＥＬ２０が部品基板２０の表面に形成され、接合されるべき導電パターンが部品基板２０の裏面に形成され、配線パターンＷＰ２０が第１層２１〜第４層２４の全てを貫通する場合が例示されている。
【００２０】
第１層２１は、その露出した裏面に、導電パターン２１ｃを有している。導電パターン２１ｃは、ベース基板１０における導電パターン１６ｃと対応した位置に形成されている。第４層２４は、その露出した表面に、導電パターン２４ａを有している。導電パターン２４ａは、素子ＥＬ２０が電磁コイルである場合、第４層２４の露出した表面に沿って例えば渦巻状に延びている。
【００２１】
部品基板３０は、所定の素子ＥＬ３０及び配線パターンＷＰ３０が形成されている。部品基板３０は、ベース基板１０の面積（Ａ１０）より小さい面積Ａ３０を有している。部品基板３０における配線パターンＷＰ３０を除く基体部分は、セラミックスで形成されている。配線パターンＷＰ３０は、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成されている。配線パターンＷＰ３０は、特に基体部分の焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスによって形成されている場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属を使用することが可能である。
【００２２】
部品基板３０では、第１層３１、絶縁膜３３、第２層３２が順に積層されている。すなわち、部品基板３０の層数は、ベース基板１０の層数（６層）より少ない２層である。素子ＥＬ３０は、例えば、キャパシタである。配線パターンＷＰ３０は、素子ＥＬ３０から第１層３１及び第２層３２の少なくとも一方を貫通し、ベース基板１０に接合されるべき導電パターンまで延びている。図１には、素子ＥＬ３０が第１層３１と第２層３２との間に形成され、接合されるべき導電パターンが部品基板３０の裏面に形成され、配線パターンＷＰ３０が第１層３１を貫通する場合が例示されている。
【００２３】
第１層３１は、その内部に導電パターン３１ｂを有しているとともに、その露出された裏面に導電パターン３１ａを有している。導電パターン３１ａは、ベース基板１０における導電パターン１４ａと対応した位置に形成されている。第２層３２は、その内部に導電パターン３２ｂを有している。絶縁膜３３が導電パターン３１ｂと導電パターン３２ｂとにより挟まれて形成された素子ＥＬ３０は例えばキャパシタとして機能する。
【００２４】
部品基板４０は、所定の素子ＥＬ４０及び配線パターンＷＰ４０が形成されている。部品基板４０は、ベース基板１０の面積（Ａ１０）より小さい面積Ａ４０を有している。部品基板４０における配線パターンＷＰ４０を除く基体部分は、セラミックスで形成されている。配線パターンＷＰ４０は、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成されている。配線パターンＷＰ４０は、特に基体部分の焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスによって形成されている場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属を使用することが可能である。
【００２５】
部品基板４０では、第１層４１、抵抗膜４３、第２層４２が順に積層されている。すなわち、部品基板４０の層数は、ベース基板１０の層数（６層）より少ない２層である。素子ＥＬ４０は、例えば、抵抗である。配線パターンＷＰ４０は、素子ＥＬ４０から第１層４１及び第２層４２の少なくとも一方を貫通し、ベース基板１０に接合されるべき導電パターンまで延びている。図１には、素子ＥＬ４０が第１層４１と第２層４２との間に形成され、接合されるべき導電パターンが部品基板４０の裏面に形成され、配線パターンＷＰ４０が第１層４１を貫通する場合が例示されている。
【００２６】
第１層４１は、その露出された裏面に導電パターン４１ｂを有している。導電パターン４１ｂは、ベース基板１０における導電パターン１４ｂと対応した位置に形成されている。第２層４２は、その内部に導電パターン４２ａ及び導電パターン４２ｂを有している。一端が導電パターン４２ａに接続され他端が導電パターン４２ｂに接続された抵抗膜４３により形成された素子ＥＬ４０は例えば抵抗として機能する。
【００２７】
次に、実施の形態にかかるセラミック多層基板１００の製造方法について、図２及び図３を用いて説明する。
【００２８】
図２（ａ）に示す工程では、焼成前のベース基板１０ｉを形成する。すなわち、（図１に示す回路パターンＣＰに対応した）回路パターンを金属の導電ペースト等で形成しながら、第１層１１ｉ、第２層１２ｉ、第３層１３ｉ、第４層１４ｉ、第５層１５ｉ、第６層１６ｉを順に積層する。その後、第１層１１ｉ、第２層１２ｉ、第３層１３ｉ、第４層１４ｉ、第５層１５ｉ、第６層１６ｉを圧着（プレス）することにより、未焼成のベース基板１０ｉを成形する。また、図３に示すように、ベース基板１０ｉの表面や凹部１０ａ、１０ｂにおける接合予定面には、回路パターン形成用の導体パターン１４ａ、１４ｂ、１６ｃ、１６ｄが露出した構造を形成する。
【００２９】
このとき、ベース基板１０ｉにおける回路パターンＣＰｉ（図３参照）を除く基体部分は、セラミックスで形成する。回路パターンＣＰｉは、基体部分の焼成温度よりも高い融点を有する金属で形成することが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成する。回路パターンＣＰｉは、特に基体部分を焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスで形成する場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属で形成する。
【００３０】
図２（ｂ）に示す工程では、焼成前の複数の部品基板２０ｉ、３０ｉ、４０ｉを形成する。すなわち、配線パターンＷＰ３０ｉ（図３参照）等を金属の導電ペースト等で形成しながら、第１層３１ｉを含む第１層、絶縁膜３３ｉのパターン、第２層３２ｉを含む第２層を順に積層する。その後、第１層、絶縁膜３３ｉのパターン、第２層を圧着（プレス）することにより、第１層３１ｉ、絶縁膜３３ｉ、第２層３２ｉが順に積層された部品基板３０ｉへ個片化されるべき未焼成の積層基板ＳＢを成形する。同様に、第１層２１ｉ、第２層２２ｉ、第３層２３ｉ、第４層２４ｉが順に積層された部品基板２０ｉへ個片化されるべき未焼成の積層基板や、第１層４１ｉ、抵抗膜４３ｉ、第２層４２ｉが順に積層された部品基板４０ｉへ個片化されるべき未焼成の積層基板も形成される。
【００３１】
このとき、各部品基板における配線パターンＷＰ２０ｉ、ＷＰ３０ｉ、ＷＰ４０ｉ（図３参照）を除く基体部分は、セラミックスで形成する。配線パターンＷＰ２０ｉ、ＷＰ３０ｉ、ＷＰ４０ｉは、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成する。配線パターンＷＰ２０ｉ、ＷＰ３０ｉ、ＷＰ４０ｉは、特に基体部分を焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスで形成する場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属で形成する。
【００３２】
図２（ｃ）に示す工程では、積層基板ＳＢを分割して個片化することにより、未焼成の部品基板３０ｉを得る。同様にして、未焼成の部品基板２０ｉ、４０ｉ（図２（ｄ）参照）も得る。
【００３３】
図２（ｄ）に示す工程（圧着工程）では、ベース基板１０ｉに複数の部品基板２０ｉ、３０ｉ、４０ｉを圧着する。すなわち、ベース基板１０ｉ、及び複数の部品基板２０ｉ、３０ｉ、４０ｉを圧着（プレス）することにより、複数の部品基板２０ｉ、３０ｉ、４０ｉがベース基板１０ｉの上に固定された構造体ＳＴを得る。
【００３４】
図２（ｅ）に示す工程（焼成工程）では、ベース基板１０ｉと圧着された複数の部品基板２０ｉ、３０ｉ、４０ｉとを焼成（同時焼成）して一体化する。例えば、図２（ｄ）に示す工程で得られた構造体ＳＴを８００〜１０００℃で焼成する。これにより、ベース基板１０と複数の部品基板２０、３０、４０とがそれぞれ焼結するとともに、ベース基板１０と複数の部品基板２０、３０、４０とが焼結結合する。この結果、ベース基板１０と複数の部品基板２０、３０、４０とが一体化されたセラミック多層基板１００ｉが得られる。
【００３５】
その後、このセラミック多層基板１００ｉにめっき等の必要な処理を行い、所望のセラミック多層基板１００（図１参照）を得ることができる。
【００３６】
ここで、仮に、セラミック多層基板内に異なる複数の受動素子を形成する場合について考える。この場合、セラミック多層基板の面積に対し各受動素子を形成するための面積が相対的に小さいことが多い。また、回路設計で異なる複数の受動素子をセラミック多層基板内に取り込む場合、複数の受動素子の間で必要層数が異なることが多い。面積や層数の少ないほうが材料や工程数が少なくて済むが、一部でも必要な面積や層数が多い設計があれば、面積や層数の多い方に合わせる必要があるため、無駄な領域や工程が発生する。
【００３７】
具体的には、セラミック多層基板は規格化された大きさの１シート内に多面付け形成することが一般的であるが、セラミック多層基板内に受動素子を１個形成するのも１００個形成するのも同等の工程数とコストとが必要になってしまう。あるいは、例えば、層間容量を用いてキャパシタ機能を実現する場合、重ねるグリーンシート層数が増加し、セラミック多層基板の大きさ（面積）が大きくなる。これにより、複数の素子を有するセラミック配線基板の製造コストが増大する。
【００３８】
例えば、仮に、素子ＥＬ２０、ＥＬ３０、ＥＬ４０をそれぞれベース基板１０の内部に形成する場合について考える。この場合、素子ＥＬ２０、ＥＬ３０、ＥＬ４０がそれぞれ内部に形成された３つのベース基板１０が得られる。例えば、この３つのベース基板を横に並べて接続することによりセラミック多層基板を構成した場合、セラミック多層基板の面積はＡ１０の３倍の面積になる。あるいは、例えば、この３つのベース基板を垂直に並べて接続することによりセラミック多層基板を構成した場合、セラミック多層基板の層数は６層の３倍すなわち１８層になる。
【００３９】
それに対して、実施の形態では、複数の部品基板２０、３０、４０のそれぞれの層数は、ベース基板１０の層数より少ない。また、複数の部品基板のそれぞれの面積は、ベース基板の面積より小さい。この場合でも、ベース基板と複数の部品基板とを別々に積層体として形成し、複数の部品基板をベース基板に設置して圧着した上で同時焼成して一体化する。すなわち、必要層数の異なる部品基板を別々に多面付け製造した後にそれらをベース基板とともに焼成して一体化する。これにより、セラミック多層基板内に受動素子を形成する場合に比べて、セラミック多層基板の層数及び／又は面積を低減できるので、セラミック配線基板の製造コストを低減できる。
【００４０】
また、セラミック多層基板内に受動素子を形成する場合、素子材料や電極材料が重なり合うため、セラミック多層基板の露出した表面の一部に段差が生じ、ベース基板の回路パターンの厚さ・形状の均一性が失われる場合がある。
【００４１】
それに対して、実施の形態では、ベース基板と複数の部品基板（複数の素子）とを別々に製作するため、ベース基板には素子形成による段差が生じることは無く、ベース基板の回路パターンの厚さ・形状を均一に形成できる利点がある。
【００４２】
さらに、セラミック多層基板内に受動素子を形成する場合、セラミック多層基板の材料の誘電率は一定でありグリーンシートの厚さも自由自在に変更できるものではないため、所望の容量値を有するキャパシタを形成できない場合も多い。
【００４３】
それに対して、実施の形態では、ベース基板と複数の部品基板（複数の素子）とを別々に製作するため、所望の容量値を有するキャパシタを形成することが容易である。この結果、例えば、所望の電気諸元値を最小の寸法で設計・形成できるためセラミック多層基板に占める素子の面積を最小化できる効果がある。
【００４４】
あるいは、仮に、ベース基板にはんだを介して複数の部品基板を接合することによりベース基板と複数の部品基板とを一体化する場合を考える。この場合、ベース基板と複数の部品基板とが一体化されたセラミック多層基板を高温下で使用したときにはんだが再溶融したり、セラミック多層基板が所定以上の温度に繰り返しさらされる温度サイクルによる接合材劣化等が発生したりする。これにより、部品基板（素子）の高信頼実装が困難となる。
【００４５】
それに対して、実施の形態では、ベース基板と複数の部品基板とを焼結結合で接合するため接合強度はセラミック基板単体と同等の高強度になる。これにより、はんだ実装のような高温下での再溶融や温度サイクルによる接合材劣化等が無く、部品基板（素子）の高信頼実装が可能となる。
【００４６】
なお、複数の部品基板２０、３０、４０は、図１に示すように、複数の接合層（第１の接合層、第２の接合層）５０、６０、７０を介してベース基板１０の上に接合されていてもよい。この場合、複数の接合層５０、６０、７０は、複数の部品基板２０、３０、４０をベース基板１０に接合する。各接合層５０、６０、７０は、例えば、導体ペーストが焼結された部材である。例えば、接合層５０は、ベース基板１０の導電パターン１６ｃにおける部品基板２０の導電パターン２１ｃが接合されるべき領域に導電ペーストが塗布された後、部品基板２０の導電パターン２１ｃが載置された状態で焼成されることにより、部品基板２０をベース基板１０に接合するように形成される。例えば、接合層６０は、ベース基板１０の導電パターン１４ａにおける部品基板３０の導電パターン３１ａが接合されるべき領域に導電ペーストが塗布された後、部品基板３０の導電パターン３１ａが載置された状態で焼成されることにより、部品基板３０をベース基板１０に接合するように形成される。例えば、接合層７０は、ベース基板１０の導電パターン１４ｂにおける部品基板４０の導電パターン４１ｂが接合されるべき領域に導電ペーストが塗布された後、部品基板４０の導電パターン４１ｂが載置された状態で焼成されることにより、部品基板４０をベース基板１０に接合するように形成される。
【００４７】
また、この場合、図２（ｄ）に示す工程（圧着工程、接着工程）では、ベース基板１０ｉに、導電材料のペーストを介して複数の部品基板２０ｉ、３０ｉ、４０ｉを圧着（接着）する。すなわち、ベース基板１０の導電パターン１６ｃにおける部品基板２０の導電パターン２１ｃが接合されるべき領域に導電ペーストが焼成前の接合層５０ｉとして塗布される。ベース基板１０の導電パターン１４ａにおける部品基板３０の導電パターン３１ａが接合されるべき領域に導電ペーストが焼成前の接合層６０ｉとして塗布される。ベース基板１０の導電パターン１４ｂにおける部品基板４０の導電パターン４１ｂが接合されるべき領域に導電ペーストが焼成前の接合層７０ｉとして塗布される。
【００４８】
このとき、導電ペーストの材料は、基体部分の焼成温度よりも高い融点を有する金属であることが後述の同時焼成を行う上で必要であり、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ、Ｍｎから選ばれる１種、または２種以上の混合物や合金で形成する。導電ペーストの材料は、特に基体部分を焼成温度が８００〜１０００℃のガラスセラミックスなどの低温焼成セラミックスで形成する場合、例えば、Ｃｕ、Ａｇ、Ａｌ、Ａｕ、Ｎｉ、ＰｔおよびＰｄ又はそれらの混合物や合金などの低抵抗金属とする。
【００４９】
そして、接合層５０ｉ、接合層６０ｉ、接合層７０ｉの上に、それぞれ、部品基板２０ｉ、３０ｉ、４０ｉを載置する。その後、ベース基板１０ｉ、及び複数の部品基板２０ｉ、３０ｉ、４０ｉを圧着（プレス）することにより、複数の部品基板２０ｉ、３０ｉ、４０ｉがベース基板１０ｉの上に接着され固定された構造体ＳＴが得られる。その後、構造体ＳＴを８００〜１０００℃で焼成する。これにより、ベース基板１０と複数の接合層５０、６０、７０と複数の部品基板２０、３０、４０とがそれぞれ焼結するとともに、ベース基板１０と複数の接合層５０、６０、７０とが焼結結合し、複数の接合層５０、６０、７０と複数の部品基板２０、３０、４０とが焼結結合する。この結果、ベース基板１０と複数の部品基板２０、３０、４０とが複数の接合層５０、６０、７０を介して一体化されたセラミック多層基板１００ｉが得られる。
【００５０】
この場合でも、ベース基板部材と素子部材を焼結材料（接合層、すなわち導電ペーストが焼結された部材）で接合するため接合強度はセラミック基板と同等の高強度が得られる。
【００５１】
また、上記の実施の形態ではベース基板の面積よりも部品基板の面積が小さい場合を例に挙げているが、部品基板の面積がベース基板の面積と同等の場合でも接合させることは可能である。あるいは、上記の実施の形態では多面付け前提で説明したが、多数を面付けせず、１面当り１個の単品でも製造可能である。あるいは、ベース基板と部品基板とを別々に形成するのは、ベース基板の層数より部品基板の層数が少ない場合を想定しているが、同一積層体内にベース基板と部品基板とを異種多面付けしても製造可能である。
【００５２】
あるいは、上記の実施の形態では、ベース基板と複数の部品基板とを焼成して一体化することが、部品基板の配線パターンとベース基板の回路パターンと電気的に接続することを目的としているが、ベース基板と複数の部品基板とを単に結合することを目的としても問題ない。すなわち、図４（ａ）、（ｂ）に示すように、部品基板４０ｊ、２０ｊの配線パターンＷＰ４０ｊ、ＷＰ２０ｊとベース基板１０ｊの回路パターンＣＰｊとの電気的な接続をワイヤＷ１、Ｗ２によるワイヤボンド等で形成することを前提として、部品基板４０ｊ、２０ｊの表面にパッドＰＡＤ１、ＰＡＤ２を形成している場合にも適用可能である。
【００５３】
また、この場合、複数の部品基板は、図１に示す構成と同様に、複数の接合層を介してベース基板１０の上に接合されていてもよい。この場合、各接合層は、例えば、導体ペーストが焼結された部材である。あるいは、各接合層となるべきペーストは、基本的にセラミック多層基板の焼成で焼結し、かつセラミックや導体との密着性が良い材料なら他の材料であっても基板間の接合に使用できる。例えば、各接合層となるべきペーストは、多層セラミック用のガラスペースト等であってもよい。あるいは、例えば、各接合層となるべきペーストは、素子材料（例えば、キャパシタの絶縁膜の材料、又は抵抗膜の材料）のペーストであってもよい。
【００５４】
ベース基板、部品基板ともに積層体の状態で接合面に接合用の導体パターンを露出させているのは、その部分（導体パターン）において電気的接合を要する場合に適用する。
【００５５】
また、上記の実施の形態では焼成前にベース基板と部品基板とを圧着（プレス）により固定する例を挙げているが、ベース基板と部品基板を圧着（プレス）しなくても、接合面に導体材料、ガラス材料、素子材等多層セラミック用のペーストを塗布して固定することも可能である。更に、焼成済の基板間（複数の部品基板間、ベース基板−部品基板間）や、片方が焼成済で片方が未焼成の基板間に導体材料、ガラス材料、素子材等多層セラミック用のペーストを塗布して再焼成しても接合可能である。この場合でも、低コストで高機能なセラミック多層基板を形成することができる。
【産業上の利用可能性】
【００５６】
以上のように、本発明にかかるセラミック多層基板の製造方法、及びセラミック多層基板は、複数の素子を含むセラミック多層基板に有用である。
【符号の説明】
【００５７】
１０、１０ｉ、１０ｊ  ベース基板
１０ａ、１０ｂ  凹部
２０、３０、４０、２０ｉ、３０ｉ、４０ｉ、２０ｊ、４０ｊ  部品基板
ＣＰ、ＣＰｉ、ＣＰｊ  回路パターン
ＰＡＤ１、ＰＡＤ２  パッド
ＳＢ  積層基板
ＳＴ  構造体
Ｗ１、Ｗ２  ワイヤ
ＷＰ２０、ＷＰ３０、ＷＰ４０、ＷＰ２０ｉ、ＷＰ３０ｉ、ＷＰ４０ｉ、ＷＰ２０ｊ、ＷＰ４０ｊ  配線パターン
５０、６０、７０、５０ｉ、６０ｉ、７０ｉ  接合層
【図１】
2011222662.tif 000003
【図２】
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【図３】
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【図４】
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