(57)【要約】【課題】ＬＣＤダイレクトドライブのための制御にハードウェアを用いることで、ユーザプログラム作成の負担軽減を図る。【解決手段】クロック信号を形成可能なタイマパルスユニット（１０３）と、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）と、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを設ける。また上記セレクタの選択状態を設定可能なレジスタ（１０６）と、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理（１０７）とを設ける。ユーザプログラムにおいては、ＬＣＤダイレクトドライブのための制御に関して上記レジスタへの設定を行うだけで良いので、ユーザプログラム作成の負担を軽減できる。【選択図】図１
2011232800.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を形成可能なタイマパルスユニットと、
上記タイマパルスユニットからの割り込み要求に応じて起動され、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラと、
上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタと、
上記セレクタの選択状態を設定可能なレジスタと、
上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理と、を含むことを特徴とするマイクロコンピュータ。
【請求項２】
上記制御論理は、上記レジスタの設定情報に基づいて、ＤＭＡ転送開始時とＤＭＡ転送終了時に上記セレクタの選択状態を切り替える請求項1記載のマイクロコンピュータ。
【請求項３】
上記ＤＭＡコントローラから出力された信号の論理を反転してから上記セレクタに伝達可能な論理反転回路を含む請求項２記載のマイクロコンピュータ。
【請求項４】
上記レジスタは、上記ＤＭＡコントローラから出力された信号の論理反転を指示するためのビットを含み、上記論理反転回路は、上記ビットの論理状態に従って、上記ＤＭＡコントローラから出力された信号の論理を反転する請求項３記載のマイクロコンピュータ。
【請求項５】
液晶ディスプレイと、
表示用データを格納可能なメモリと、
上記メモリ内の表示用データを上記液晶ディスプレイにＤＭＡ転送して表示させる機能を有するマイクロコンピュータと、を含む画像表示装置であって、
上記マイクロコンピュータは、
クロック信号を形成可能なタイマパルスユニットと、
上記タイマパルスユニットからの割り込み要求に応じて起動され、上記表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラと、
上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタと、
上記セレクタの選択状態を設定可能なレジスタと、
上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理と、を含むことを特徴とする画像表示装置。
【請求項６】
上記制御論理は、上記レジスタの設定情報に基づいて、ＤＭＡ転送開始時とＤＭＡ転送終了時に上記セレクタの選択状態を切り替える請求項５記載の画像表示装置。
【請求項７】
上記ＤＭＡコントローラから出力された信号の論理を反転してから上記セレクタに伝達可能な論理反転回路を含む請求項６記載の画像表示装置。
【請求項８】
上記レジスタは、上記ＤＭＡコントローラから出力された信号の論理反転を指示するためのビットを含み、上記論理反転回路は、上記ビットの論理状態に従って、上記ＤＭＡコントローラから出力された信号の論理を反転する請求項７記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータからＬＣＤ（Liquid Crystal Display；液晶ディスプレイ）へ表示用データをＤＭＡ（Direct Memory Access）転送して表示する技術に関する。
【背景技術】
【０００２】
特許文献１には、データバスの使用に関する制御回路を内蔵した集積回路において入出力ピン数を削減するための技術が記載されている。それによれば、パラレル・シリアル変換部１０はＤＭＡデバイス４が出力するリクエスト信号ＤＲＥＱ０〜３を直列化リクエスト信号ＳＲＥＱに変換してＬＳＩ１６に入力する。ＬＳＩ１６ではシリアル・パラレル変換部１４がこの直列化リクエスト信号ＳＲＥＱより各ＤＭＡデバイス４に対応するリクエスト信号ＣＲＥＱ０〜３を生成しＤＭＡコントローラ１２に供給する。一方、ＤＭＡコントローラ１２が出力するアクノリッジ信号ＣＡＣＫ０〜３は、エンコード部２４により２ビットデジタル信号ＥＡＣＫに変換されてＬＳＩ１６より出力され、デコード部２６はこのデジタル信号より各ＤＭＡデバイス４へのアクノリッジ信号ＤＡＣＫ０〜３を生成する。
【０００３】
特許文献２には、表示データの転送方式を改善し、低消費電力が少く大容量表示に適したマトリクス型表示制御装置を提供するための技術が記載されている。それによれば、モジュール・コントローラ１００は、低周波発振回路１１０、その低周波クロックｆLを基に走査スタート信号ＹＤ等を生成するタイミング信号発生回路１２０、ホストＭＰＵ１０との通信とシステムバス１４ａを監視しＶＲＡＭ１２内の表示データ更新に対し間欠動作開始制御信号ＳＴを作成するスタンバイ回路１３０を有する。そして低周波クロックｆL に位相同期する高周波クロックを作成する高周波発振回路１４０、ＶＲＡＭ１２から専用バス１４ｂを介して表示データをダイレクトメモリアクセスで読み出し、データバス１７を介してＸドライバ２５０−１〜２５０−Ｎのフレームメモリ２５２へ転送するＤＭＡ回路１５０を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２５０００２号公報
【特許文献２】特開平０６−１３０９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、ＬＣＤコントローラを使わずにマイクロコンピュータからＬＣＤへデータをＤＭＡ転送して表示する技術（「ＬＣＤダイレクトドライブ」という）について検討した。ＬＣＤダイレクトドライブ機能を有するマイクロコンピュータは、内部データ転送用のＤＭＡＣとは別に、ＬＣＤへの画像データ転送と同時にＣＰＵによる制御／処理を可能にするＤＭＡＣ（これを「ＥＸＤＭＡＣ」という）を搭載し、このＥＸＤＭＡＣを使うことで、内部バスと外部バスをそれぞれ独立に動作させ、ＬＣＤコントローラを使わずにＬＣＤを制御することが可能となる。このようなＬＣＤダイレクトドライブ機能を有するマイクロコンピュータは、所定の端子を介してＬＣＤへのデータ転送と、当該データのＬＣＤへの表示との制御を行うようにしている。
【０００６】
ＬＣＤダイレクトドライブのための制御においては、表示用データをＬＣＤにＤＭＡ転送する場合のクロック信号と、転送された表示用データを表示するためのクロック信号とを、マイクロコンピュータ側で切り替える必要がある。マイクロコンピュータからＬＣＤに供給されるクロック信号の周波数は、マイクロコンピュータに結合されるＬＣＤの仕様によって異なるため、ＬＣＤに供給されるクロック信号の切り替えは、マイクロコンピュータで実行されるソフトウェア（ユーザプログラム）によって行われる。このため、ユーザプログラムの作成において、ＬＣＤダイレクトドライブのための制御を考慮しなければならず、ユーザプログラム作成に手間がかかった。尚、このような課題は、特許文献１，２記載の技術では解決することはできない。
【０００７】
本発明の目的は、ＬＣＤダイレクトドライブのための制御にハードウェアを用いることで、ユーザプログラム作成の負担軽減を図ることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、マイクロコンピュータには、クロック信号を形成可能なタイマパルスユニットと、上記タイマパルスユニットからの割り込み要求に応じて起動され、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラと、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタとを設ける。また上記マイクロコンピュータは、上記セレクタの選択状態を設定可能なレジスタと、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理とを設ける。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、ＬＣＤダイレクトドライブのための制御にハードウェアを用いることで、ユーザプログラム作成の負担軽減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明にかかるマイクロコンピュータの構成例を示すブロック図である。
【図２】上記マイクロコンピュータを含む画像表示装置の構成例ブロック図である。
【図３】上記マイクロコンピュータに含まれるＰＦＣＲレジスタの設定例の説明図である。
【図４】上記マイクロコンピュータに含まれるＥＸＤＭＡＣの構成例ブロック図である。
【図５】上記マイクロコンピュータに含まれるＴＰＵの構成例ブロック図である。
【図６】上記ＴＰＵの設定例を示すフローチャートである。
【図７】上記ＴＰＵにおけるコンペアマッチによる信号出力例の説明図である。
【図８】上記画像表示装置におけるＬＣＤ表示のタイミング図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（１０）は、クロック信号を形成可能なタイマパルスユニット（１０３）と、上記タイマパルスユニットからの割り込み要求に応じて起動され、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）とを含む。また上記マイクロコンピュータは、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを含む。さらに上記マイクロコンピュータは、上記セレクタの選択状態を設定可能なレジスタ（１０６）と、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理（１０７）とを含む。
【００１６】
上記の構成によれば、上記レジスタの設定により、ＬＣＤのクロック入力端子に供給されるクロック信号の周波数を、当該ＬＣＤの仕様に対応させることができるので、ユーザプログラムにおいては、ＬＣＤダイレクトドライブのための制御に関して上記レジスタへの設定を行うだけで良いので、ユーザプログラム作成の負担が軽減される。
【００１７】
〔２〕上記〔１〕において、上記制御論理（１０７）は、上記レジスタの設定情報に基づいて、ＤＭＡ転送開始時とＤＭＡ転送終了時に上記セレクタ（１０５）の選択状態を切り替えるように構成することができる。これにより、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを適切に切り替えることができる。
【００１８】
〔３〕上記〔２〕において、上記ＤＭＡコントローラ（１１０）から出力された信号の論理を反転してから上記セレクタに伝達可能な論理反転回路（１０４）を設けることができる。これにより、上記ＤＭＡコントローラ（１１０）から出力された信号の論理をＬＣＤの仕様に対応させることができる。
【００１９】
〔４〕上記〔３〕において、上記レジスタ（１０６）は、上記ＤＭＡコントローラから出力された信号の論理反転を指示するためのビットを含み、上記論理反転回路は、上記ビットの論理状態に従って、上記ＤＭＡコントローラから出力された信号の論理を反転するように構成することができる。このようにすることで、上記ＤＭＡコントローラ（１１０）から出力された信号の論理を上記レジスタ（１０６）の設定により容易に行うことができる。
【００２０】
〔５〕本発明の代表的な実施の形態に係る画像表示装置（２００）は、液晶ディスプレイ（１１）と、表示用データを格納可能なメモリ（１２）と、上記メモリ内の表示用データを上記液晶ディスプレイにＤＭＡ転送して表示させる機能を有するマイクロコンピュータ（１０）とを含む。このとき、上記マイクロコンピュータ（１０）には、クロック信号を形成可能なタイマパルスユニット（１０３）と、上記タイマパルスユニットからの割り込み要求に応じて起動され、上記表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）とを含む。また、上記マイクロコンピュータには、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを設けることができる。さらに上記マイクロコンピュータ（１０）には、上記セレクタの選択状態を設定可能なレジスタ（１０６）と、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理（１０７）とを設けることができる。
【００２１】
上記の構成によれば、上記レジスタの設定により、ＬＣＤのクロック入力端子に供給されるクロック信号の周波数を、当該ＬＣＤの仕様に対応させることができるので、ユーザプログラムにおいては、ＬＣＤダイレクトドライブのための制御に関して上記レジスタへの設定を行うだけで良いので、ユーザプログラム作成の負担が軽減される。
【００２２】
〔６〕上記〔５〕において、上記制御論理（１０７）は、上記レジスタの設定情報に基づいて、ＤＭＡ転送開始時とＤＭＡ転送終了時に上記セレクタの選択状態を切り替えるように構成することができる。これにより、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを適切に切り替えることができる。
【００２３】
〔７〕上記〔６〕において、上記ＤＭＡコントローラ（１１０）から出力された信号の論理を反転してから上記セレクタに伝達可能な論理反転回路（１０４）を設けることができる。これにより、上記ＤＭＡコントローラ（１１０）から出力された信号の論理をＬＣＤの仕様に対応させることができる。
【００２４】
〔８〕上記〔７〕において、上記レジスタ（１０６）は、上記ＤＭＡコントローラから出力された信号の論理反転を指示するためのビットを含み、上記論理反転回路（１０４）は、上記ビットの論理状態に従って、上記ＤＭＡコントローラ（１１０）から出力された信号の論理を反転するように構成することができる。このようにすることで、上記ＤＭＡコントローラ（１１０）から出力された信号の論理を上記レジスタ（１０６）の設定により容易に行うことができる。
【００２５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２６】
《実施の形態１》
図２には、本発明にかかる画像表示装置の構成例が示される。図２に示される画像表示装置２００は、特に制限されないが、プリンターや冷蔵庫などの各種家電製品に搭載することができ、マイクロコンピュータ１０、ＬＣＤ（Liquid Crystal Display；液晶ディスプレイ）１１、ＳＲＡＭ（Static Random Access Memory）１２、タッチパネル１３、及び入力回路１４を含んで成る。
【００２７】
マイクロコンピュータ１０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などのひとつの半導体基板に形成され、ＳＲＡＭ１２内の表示用データをＬＣＤ１１にＤＭＡ（Direct Memory Access）転送して表示させる機能（ＬＣＤダイレクトドライブ機能）を有する。ＳＲＡＭ１２内の表示用データは、マイクロコンピュータ１０によって更新される。マイクロコンピュータ１０は、表示用データＤ〔１５：０〕の出力端子、アドレス信号ＡＤＤＲＥＳＳの出力端子、ライトイネーブル信号ＷＥの出力端子、チップセレクト信号ＣＳの出力端子、ＬＣＤダイレクトドライブ信号ＬＤＤの出力端子、イネーブル信号ＥＮＡＢＬＥの出力端子、クロック信号ＴＩＯＣＢ３の出力端子、垂直同期信号Ｖｓｙｎｃの出力端子、アナログ信号ＡＮ０〜ＡＮ３の入力端子を含む。表示用データＤ〔１５：０〕は、ＲＧＢに対応するデータ群Ｄ１５−Ｄ１１,Ｄ１０−Ｄ５, Ｄ４−Ｄ０を含む。データ群Ｄ１５−Ｄ１１,Ｄ１０−Ｄ５, Ｄ４−Ｄ０は、ＬＣＤ１１における表示用入力データ群Ｒ５−Ｒ１，Ｇ５−Ｇ０，Ｂ５−Ｂ１に対応する。ＬＣＤ１１のピクセルデータは、Ｒ（５ｂｉｔ）、Ｇ（６ｂｉｔ）、Ｂ（５ｂｉｔ）であり、上記表示用入力データ群Ｒ５−Ｒ１，Ｇ５−Ｇ０，Ｂ５−Ｂ１に対応する。アドレス信号ＡＤＤＲＥＳＳは、ＳＲＡＭ１２へのデータ書き込みや、ＳＲＡＭ１２からのデータ読み出しの際に、ＳＲＡＭ１２に伝達される。マイクロコンピュータ１０によってチップセレクト信号ＣＳがアサートされることにより、ＳＲＡＭ１２が選択される。マイクロコンピュータ１０によってライトイネーブル信号ＷＥがアサートされることで、ＳＲＡＭ１２への表示用データの書き込みが指示される。マイクロコンピュータ１０によってライトイネーブル信号ＷＥがネゲートされた状態では、ＳＲＡＭ１２からのデータ読み出しが可能とされる。ＬＣＤダイレクトドライブ信号ＬＤＤは、ＬＣＤ１１におけるクロック信号ＣＬＫの入力端子に伝達される。ＬＣＤダイレクトドライブ信号ＬＤＤは、上記ＤＭＡ転送に用いられるクロック信号と、上記ＬＣＤ１１への画像表示に用いられるクロック信号とを含む。上記ＤＭＡ転送に用いられるクロック信号は、上記ＤＭＡ転送に適切な周波数に設定される。上記ＬＣＤ１１への表示に用いられるクロック信号は、ＬＣＤ１１での画像表示に適切な周波数に設定される。イネーブル信号ＥＮＡＢＬＥは、ＬＣＤ１１におけるイネーブル信号ＥＮＡＢＬＥの入力端子に伝達される。このイネーブル信号ＥＮＡＢＬＥがマイクロコンピュータ１０によってイネーブル状態にされることで、ＬＣＤ１１への表示用データの転送や当該データの表示が可能とされる。クロック信号ＴＩＯＣＢ３は、水平同期信号Ｈｓｙｎｃとして、ＬＣＤ１１における水平同期信号Ｈｓｙｎｃの入力端子に伝達され、垂直同期信号Ｖｓｙｎｃは、ＬＣＤ１１における垂直同期信号Ｖｓｙｎｃの入力端子に伝達される。また、ＬＣＤ１１には、グランドＧＮＤを基準とする電源電圧Ｖｃｃが供給される。
【００２８】
タッチパネル１３は、特に制限されないが、ＬＣＤ１１の表示画面に重ねて配置され、操作者の指のタッチにより、マイクロコンピュータ１２に対する情報入力が可能とされる。このマイクロコンピュータ１２に対する情報入力は、アナログ信号ＡＮ０〜ＡＮ３の形式で行われる。入力回路１４は、タッチパネル１３からのアナログ信号ＡＮ０〜ＡＮ３の入力を可能にするための直流電圧を印加する回路や、アナログ信号ＡＮ０〜ＡＮ３へのノイズ混入を阻止するためのノイズフィルタが含まれる。
【００２９】
図１には、マイクロコンピュータ１０の構成例が示される。
【００３０】
マイクロコンピュータ１０は、ＤＭＡＣ１０１、割り込みコントローラ１０２、ＴＰＵ（タイマパルスユニット）１０３、論理反転回路１０４、セレクタ１０５、ＰＦＣＲレジスタ１０６、制御論理１０７、スイッチ１０８、バスコントローラ１０９、ＥＸＤＭＡＣ１１０、ＣＰＵ（中央処理装置）１１１、ＡＤＣ（アナログデジタル変換器）１１２を含む。マイクロコンピュータ１０は、更にＲＯＭ（リードオンリーメモリ）１１３、ＲＡＭ（ランダムアクセスメモリ）１１４を含む。ＤＭＡＣ１０１、ＣＰＵ１１１、ＡＤＣ１１２、ＲＯＭ１１３、ＲＡＭ１１４は、マイクロコンピュータ１０の内部に設けられたデータバス（「内部データバス」という）１１５によって互いに結合されている。ＣＰＵ１１１は、ユーザプログラムを実行する。ＡＤＣ１１２は、入力されたアナログ信号をデジタル信号に変換する。タッチパネル１３からのアナログ信号は、ＡＤＣ１１２によってデジタル信号に変換される。ＲＯＭ１１３は、上記ＣＰＵ１１１で実行されるユーザプログラムを格納するために設けられる。特に制限されないが、このＲＯＭ１１３には、フラッシュメモリを適用することができる。ＲＡＭ１１４は、ＣＰＵ１１１でユーザプログラムが実行される際の作業領域などに利用される。
【００３１】
ＴＰＵ１０３は、それぞれ所定の条件でタイマパルスを形成可能な複数のタイマチャネルを有する。ＴＰＵ１０３は、所定の条件が成立したとき、ＥＸＤＭＡＣ１１０の起動割り込み要求を発生させる。また、ＴＰＵ１０３における複数チャネルのうちの特定チャネル、例えばチャネル３,４,５によって形成されたクロック信号ＴＩＯＣＢ３,ＴＩＯＣＢ４,ＴＩＯＣＢ５が出力されるようになっている。クロック信号ＴＩＯＣＢ３は、ＬＣＤ１１の水平同期信号Ｖｓｙｎｃとして、ＬＣＤ１１に伝達される。クロック信号ＴＩＯＣＢ４,ＴＩＯＣＢ５は、セレクタ１０５に伝達される。
【００３２】
ＤＭＡＣ１０１は、マイクロコンピュータ１０内で、内部データバス１１５を介して行われるＤＭＡ転送を制御する。割り込みコントローラ１０２は、各種デバイスからの割り込み要求を所定の優先順位に従って調整してからＣＰＵ１１１に通知する。ＥＸＤＭＡＣ１１０は、マイクロコンピュータ１０の外部に配置されたバス（「外部バス」という）を用いて行われるデータ転送専用のＤＭＡＣであり、内部データバス１１５に結合されたＤＭＡＣ１０１とは別に設けられている。このＥＸＤＭＡＣ１１０は、ＥＤＡＣＫ（ＤＭＡ転送通知）付き外部デバイスと外部メモリとの間の転送をＣＰＵ１１１に代わって高速に行うことができる。本例において、ＬＣＤ１１は、上記ＥＤＡＣＫ（ＤＭＡ転送通知）付き外部デバイスの一例とされる。また本例において、ＳＲＡＭ１２は、上記外部メモリの一例とされる。ＥＸＤＭＡＣ１１０は、転送モードとして、デュアルアドレスモードとシングルアドレスモードとを有する。ＥＸＤＭＡＣ１１０は、シングルアドレスモードにおいて、シングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３を出力する。このシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３は、ＥＸＤＭＡＣ１１０から出力された状態ではローアクティブの信号であるが、後段の論理反転回路１０４で信号の論理が反転されることにより、ハイアクティブの信号に変更することができる。論理反転回路１０４は、ＥＸＤＭＡＣ１１０から出力されたシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３の論理を反転して出力するインバータ１０４Ａと、このインバータ１０４Ａの入出力信号を選択するためのセレクタ１０４Ｂとを含んで成る。論理反転回路１０４から出力されるシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３は、セレクタ１０４Ｂによってインバータ１０４Ａの入力信号が選択された場合にはローアクティブの信号になり、セレクタ１０４Ｂによってインバータ１０４Ａの出力信号が選択された場合にはハイアクティブの信号となる。セレクタ１０４Ｂの選択状態は、ＰＦＣＲレジスタ１０６における所定ビット設定に基づく制御信号ＥＤＡＣＫＲＳよって決定される。
【００３３】
セレクタ１０５は、制御論理１０７の出力に基づいて、ＴＰＵ１０３からのクロック信号ＴＩＯＣＢ４,ＴＩＯＣＢ５と、論理反転回路１０４からのシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３の中からひとつの信号を選択し、それをＬＣＤダイレクトドライブ信号ＬＤＤとして、ＬＣＤ１１におけるクロック信号ＣＬＫの入力端子に伝達する。セレクタ１０５の選択状態は、制御論理１０７からの制御信号によって決定される。制御論理１０７は、ＥＸＤＭＡＣ１１０から出力されるシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３の出力開始タイミングを示す選択制御信号ＥＤＡＣＫ＿ｓｅｌと、ＥＸＤＭＡ転送終了を示す信号ＥＴＥＮＤと、ＰＦＣＲレジスタ１０６における特定ビットに基づいて形成されたＬＣＤダイレクト制御信号ＬＣＤＤＩＲＥＣＴ〔１：０〕とに基づいて上記セレクタ１０５の選択動作を制御する。
【００３４】
バスコントローラ１０９は、マイクロコンピュータ１０の外部に配置されたバス（「外部バス」という）を管理する。バスコントローラ１０９は、ＥＸＤＭＡＣ１１０からのバス権要求に応じて外部バスの使用をＥＸＤＭＡＣ１１０に許可する。外部バスには、データＤ〔１５：０〕を伝達するためのデータバス、アドレス信号ＡＤＤＲＥＳＳを伝達するためのアドレスバス、チップセレクト信号ＣＳやライトイネーブル信号ＷＥを伝達するためのコントロールバスが含まれる。上記外部バスは、ＬＣＤ１１やＳＲＡＭ１２に結合される。上記チップセレクト信号ＣＳは、スイッチ１０８によって切り替えられる。ＳＲＡＭ１２への表示用データの書き込みにおいては、バスコントローラ１０９から出力されたチップセレクト信号ＣＳがスイッチ１０８によって選択されてＳＲＡＭ１２に伝達される。また、ＬＣＤダイレクトモードにおいては、ＬＣＤダイレクトドライブ信号ＬＤＤに同期してＳＲＡＭ１２を選択する必要があるため、セレクタ１０５の選択出力がスイッチ１０８によって選択され、それがチップセレクト信号ＣＳとしてＳＡＭ１２に伝達される。
【００３５】
尚、ＬＣＤ１１に供給される垂直同期信号Ｖｓｙｎｃやイネーブル信号ＥＮＡＢＬＥは、ＣＰＵ１１１の制御下で形成される。
【００３６】
図３には、ＰＦＣＲレジスタ１０６の構成例が示される。
【００３７】
ＰＦＣＲレジスタ１０６は、８ビット構成とされる。ＰＦＣＲレジスタ１０６のビット５は、ＥＤＡＣＫＲＳ信号の論理設定に割り当てられる。ビット５が論理値“０”の場合、シングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３はローアクティブとされ、ビット５が論理値“１”の場合、シングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３はハイアクティブとされる。ＰＦＣＲレジスタ１０６のビット５の初期値は論理値“０”とされる。
【００３８】
ＰＦＣＲレジスタ１０６のビット６とビット７は、ＬＣＤダイレクト制御信号ＬＣＤＤＩＲＥＣＴ〔１：０〕の論理設定に割り当てられる。ＰＦＣＲレジスタ１０６のビット６とビット７が論理値“０” “０”の場合、セレクタ１０５による切り替えは行われない。ＰＦＣＲレジスタ１０６のビット６とビット７が論理値“０” “１”に設定された場合、制御論理１０７の制御により、セレクタ１０５による選択状態は、ＥＸＤＭＡＣ転送開始時にＴＩＯＣＢ４からＥＤＡＣＫ３に切り替えられ、ＥＸＤＭＡＣ転送終了時にＥＤＡＣＫ３からＴＩＯＣＢ４に戻される。ＰＦＣＲレジスタ１０６のビット６とビット７が論理値“１” “０”に設定された場合、制御論理１０７の制御により、セレクタ１０５による選択状態は、ＥＸＤＭＡＣ転送開始時にＴＩＯＣＢ４からＴＩＯＣＢ５に切り替えられ、ＥＸＤＭＡＣ転送終了時にＴＩＯＣＢ５からＴＩＯＣＢ４に戻される。尚、本例において、ＰＦＣＲレジスタ１０６のビット０からビット４はリザーブビットとされる。
【００３９】
図４には、ＥＸＤＭＡＣ１１０の構成例が示される。
【００４０】
ＥＸＤＭＡＣ１１０は、データバッファ１１０１、アドレスバッファ１１０２、演算器１１０３、コントロールロジック１１０５、及び各種レジスタＥＤＳＡＲ，ＥＤＤＡＲ，ＥＤＴＣＲを含み、複数の転送チャネルを有する。アドレスバッファ１１０２、演算器１１０３、及び各種レジスタＥＤＳＡＲ，ＥＤＤＡＲ，ＥＤＴＣＲは、モジュールデータバス１１０４によって互いに結合される。データバッファ１１０１及びアドレスバッファ１１０２は、バスコントローラ１０９に結合される。ＥＤＳＡＲは転送元のアドレスを指定するためのＸＤＭＡソースアドレスレジスタ、ＥＤＤＡＲは転送先のアドレスを指定するためのＥＸＤＭＡデスティネーションアドレスレジスタ、ＥＤＴＣＲは転送回数を設定するためのＥＸＤＭＡ転送カウントレジスタである。コントロールロジック１１０５は、レジスタＥＤＭＤＲ、ＥＤＡＣＲを含む。ＥＤＭＤＲは、ＥＸＤＭＡＣ１１０の動作を制御するＥＸＤＭＡモードコントロールレジスタである。ＥＤＡＣＲは、アドレスレジスタの増減、リピートエリア機能を指定するＥＸＤＭＡアドレスコントロールレジスタである。コントロールロジック１１０５には、外部デバイスからのリクエスト信号ＥＤＲＥＱが伝達される。コントロールロジック１１０５は、転送要求を受け付けたことを確認する信号ＥＤＡＲＫ、ＥＸＤＭＡ転送終了を示す信号ＥＴＥＮＤ、シングルアドレス転送アクノレッジ信号ＥＤＡＣＫ、及びＥＸＤＭＡＣ１１０から出力されるシングルアドレス転送アクノリッジ信号ＥＤＡＣＫ３の出力開始タイミングを示す選択制御信号ＥＤＡＣＫ＿ｓｅｌが出力される。また、コントロールロジック１１０５からは、チャネル毎にＣＰＵ１１１への割り込み要求信号が出力される。
【００４１】
図５には、ＴＰＵ１０３の構成例が示される。
【００４２】
ＴＰＵ１０３は、チャネル０〜５に対応する６チャネルの１６ビットタイマユニット５０〜５５と、そのコントロールロジック５４,５５と、共通回路５６とを含む。コントロールロジック５４は、１６ビットタイマユニット５０〜５２の動作を制御し、コントロールロジック５５は、１６ビットタイマユニット５３〜５５の動作を制御する。１６ビットタイマユニット５０は、タイマコントローラレジスタＴＣＲ、タイマＩ／ＯコントロールレジスタＴＩＯＲＨ、タイマインタラプトイネーブルレジスタＴＩＥＲ、タイマモードレジスタＴＭＤＲ、タイマＩ／ＯコントロールレジスタＴＩＯＲＬ、タイマステータスレジスタＴＳＲ、タイマカウンタＴＣＮＴ、タイマジェネラルレジスタＴＧＲＡ, ＴＧＲＢ, ＴＧＲＣ, ＴＧＲＤを含む。１６ビットタイマユニット５１は、タイマコントローラレジスタＴＣＲ、タイマＩ／ＯコントロールレジスタＴＩＯＲ、タイマインタラプトイネーブルレジスタＴＩＥＲ、タイマモードレジスタＴＭＤＲ、タイマステータスレジスタＴＳＲ、タイマカウンタＴＣＮＴ、タイマジェネラルレジスタＴＧＲＡ, ＴＧＲＢを含む。１６ビットタイマユニット５３は、１６ビットタイマユニット５０と同一構成とされる。１６ビットタイマユニット５２，５４，５５は、１６ビットタイマユニット５１と同一構成とされる。共通回路５６は、コントロールロジック５６１、タイマスタートレジスタＴＳＴＲ、タイマシンクロレジスタＴＳＹＲ、及びバスインタフェース５６２を含む。上記１６ビットタイマユニット５０〜５５や共通回路５６は、モジュールデータバス５７を介して互いに結合されている。共通回路５６には、内部クロック信号φ／１，φ／４，φ／１６，φ／６４，φ／２５６，φ／１０２４，φ／４０９６や、外部クロックＴＣＬＫＡ，ＴＣＬＫＢ，ＴＣＬＫＣ，ＴＣＬＫＤが入力される。バスインタフェース５６２は、内部データバス１１５に結合される。共通回路５６は、Ａ／Ｄ変換開始要求信号やＰＰＧ出力トリガ信号を出力する。また、チャネル毎に信号を取り込むための複数の入力端子、及び割り込み要求信号を出力するための複数の出力端子が設けられる。本例では、特に制限されないが、１６ビットタイマユニット５３，５４，５５が使用される。１６ビットタイマユニット５３の出力信号ＴＩＯＣＢ３によってＬＣＤ１１における水平同期信号Ｈｓｙｎｃが形成される。１６ビットタイマユニット５４，５５は、クロック信号生成に用いられ、それらの出力信号ＴＩＯＣＢ４，ＴＩＯＣＢ５がセレクタ１０５に伝達される。
【００４３】
図６には、ＴＰＵ１０３の設定例が示される。
【００４４】
ＴＰＵ１０３への各種設定は、ユーザプログラムの記述に基づいてＣＰＵ１１１が実行する。
【００４５】
先ず、ＴＩＥＲに割り込み要求（ＴＧＩＥＢ）許可が設定される（６０１）。ＴＩＯＲにより初期値の論理値“０”出力又は論理値“１”出力又はトグル出力が選択される（６０２）。最初のコンペアマッチが発生するまでの期間、ＴＩＯＣ端子には、設定された初期値が出力される。ＴＧＲＢにコンペアマッチを発生させるタイミングが設定される（６０３）。そしてＴＳＴＲのＣＳＴビットを論理値“１”にセットしてカウント動作が開始される（６０４）。
【００４６】
図７にはＴＰＵ１０３におけるコンペアマッチによる信号出力例が示される。
【００４７】
ＴＧＲＢにコンペアマッチを発生させるタイミングが設定され（６０３）、ＴＳＴＲのＣＳＴビットが論理値“１”にセットされてカウント動作が開始されると（６０４）、ＴＧＲＢのコンペアマッチでカウンタクリアが行われ、ＴＩＯＣＢのトグル出力（クロック信号出力）が行われる。このようにして、１６ビットタイマユニット５３，５４，５５によって、ＴＩＯＣＢ３，ＴＩＯＣＢ４，ＴＩＯＣＢ５（クロック信号）が得られる。ＴＩＯＣＢ３，ＴＩＯＣＢ４，ＴＩＯＣＢ５の周波数は、対応するＴＧＲＢの設定値によって決定される。つまり、接続されるＬＣＤ１１の仕様に応じて、ＴＧＲＢを設定することで、ＴＩＯＣＢ３，ＴＩＯＣＢ４，ＴＩＯＣＢ５の周波数をＬＣＤ１１の仕様に容易に合わせることができる。
【００４８】
図８には、ＬＣＤ表示タイミングが示される。
【００４９】
ＬＣＤ１１における１フレーム表示動作は、垂直同期信号Ｖｓｙｎｃと、水平同期信号Ｈｓｙｎｃとに同期して行われる。バックポーチとフロントポーチとの間に１フレームデータ転送期間が設けられる。この１フレームデータ転送は、ＳＲＡＭ１２からＬＣＤ１１へのＥＸＤＭＡ転送によって行われる。つまり、ＳＲＡＭ１２から表示用データが外部データバスＤ〔１５：０〕に出力されるのと同じバスサイクルでそのデータがＬＣＤに取り込まれる。１フレームデータ転送期間において、複数回の1ラインデータ転送が行われる。１ラインデータ転送期間においては、図８において拡大して示されるように、ＬＣＤ１１のクロック信号ＣＬＫ入力端子に伝達されるクロック信号の切り替え（マイクロコンピュータ１０におけるポート切り替え）が行われる。この切り替えは、次のように行われる。
【００５０】
ＴＰＵ１０３におけるタイマユニット５３（チャネル３）でのＴＧＲＢコンペアマッチにより、ＥＸＤＭＡＣ１１０の起動割り込み要求が発生される。このＥＸＤＭＡＣ１１０の起動割り込み要求に基づくＣＰＵ１１１での割り込み処理により、ＥＸＤＭＡＣ１１０が起動されて、表示用データ１ライン分のＥＸＤＭＡ転送が開始される。ＥＸＤＭＡＣ１１０が起動され、ＥＸＤＭＡＣ１１０からＥＤＡＣＫ３が出力されるタイミングに同期して、制御論理１０７によりセレクタ１０５の選択状態の切り替えが行われる。
【００５１】
例えばＰＦＣＲレジスタ１０６のビット６とビット７が論理値“０” “１”に設定されている場合、制御論理１０７の制御により、セレクタ１０５による選択状態は、ＥＸＤＭＡＣ転送開始時（８０１のタイミング）にＴＩＯＣＢ４からＥＤＡＣＫ３に切り替えられ、ＥＸＤＭＡＣ転送終了時（８０２のタイミング）にＥＤＡＣＫ３からＴＩＯＣＢ４に戻される。この場合、表示用データ１ライン分のＥＸＤＭＡ転送は、ＥＤＡＣＫ３に基づいて行われる。このとき、ＥＤＡＣＫ３の論理は、ＰＦＣＲレジスタ１０６におけるビット５の設定により決定される。
【００５２】
また、ＰＦＣＲレジスタ１０６のビット６とビット７が論理値“１” “０”に設定されている場合、制御論理１０７の制御により、セレクタ１０５による選択状態は、ＥＸＤＭＡＣ転送開始時（８０１のタイミング）にＴＩＯＣＢ４からＴＩＯＣＢ５に切り替えられ、ＥＸＤＭＡＣ転送終了時（８０２のタイミング）にＴＩＯＣＢ５からＴＩＯＣＢ４に戻される。この場合、表示用データ１ライン分のＥＸＤＭＡ転送は、ＴＩＯＣＢ５に基づいて行われる。
【００５３】
このようにＰＦＣＲレジスタ１０６の設定により、ＬＣＤ１１のクロック信号ＣＬＫの入力端子に供給されるクロック信号の周波数を、ＬＣＤ１１の仕様に対応させることができるので、ユーザプログラムにおいては、ＬＣＤダイレクトドライブのための制御に関してＰＦＣＲレジスタ１０６への設定を行うだけで良いので、ユーザプログラム作成の負担が軽減される。
【００５４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００５５】
１０  マイクロコンピュータ
１１  ＬＣＤ
１２  ＳＲＡＭ
１３  タッチパネル
１４  入力回路
１０１  ＤＭＡＣ
１０２  割り込みコントローラ
１０３  ＴＰＵ
１０４  論理反転回路
１０４Ａ  インバータ
１０４Ｂ  セレクタ
１０５  セレクタ
１０６  ＰＦＣＲレジスタ
１０７  制御論理
１０８  スイッチ
１０９  バスコントローラ
１１０  ＥＸＤＭＡＣ
１１１  ＣＰＵ
１１２  ＡＤＣ
１１３  ＲＯＭ
１１４  ＲＡＭ
１１５  内部データバス
２００  画像表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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