(57)【要約】【課題】露光領域から遮光領域へのブルーミングを抑制する。【解決手段】画素が垂直方向と水平方向に２次元配列され、露光領域と遮光領域とを備える画素アレイ部１１を有する、ローリングシャッタ方式のイメージセンサにおいて、制御部１４は、画素アレイ部１１において、露光領域と遮光領域との境界と平行に並ぶ画素列であって、境界を含む複数の画素列である境界画素列のアドレスを設定し、アドレスが設定された境界画素列に、所定の時間間隔でシャッタを行わせる。本発明は、例えば、CMOSイメージセンサに適用することができる。【選択図】図１
2011103530.tif 000002
【特許請求の範囲】
【請求項１】
画素が垂直方向と水平方向に２次元配列され、露光領域と遮光領域とを備える画素アレイ部を有する、ローリングシャッタ方式のイメージセンサにおいて、
前記画素アレイ部において、前記露光領域と前記遮光領域との境界と平行に並ぶ画素列であって、前記境界を含む複数の前記画素列である境界画素列のアドレスを設定し、アドレスが設定された前記境界画素列に、所定の時間間隔でシャッタを行わせる制御手段
を備えるイメージセンサ。
【請求項２】
前記制御手段は、アドレスが設定された前記境界画素列に、前記境界と平行に並ぶ画素列の１走査期間毎にシャッタを行わせる
請求項１に記載のイメージセンサ。
【請求項３】
前記境界画素列は、前記境界から前記遮光領域側に並ぶ所定数の画素列である
請求項１に記載のイメージセンサ。
【請求項４】
前記境界は、前記画素アレイ部において、垂直方向または水平方向に形成される
請求項１に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に、露光領域から遮光領域へのブルーミングを抑制するようにするイメージセンサに関する。
【背景技術】
【０００２】
CMOS(Complementary Metal Oxide Semiconductor)イメージセンサやCCD(Charge Coupled Device）イメージセンサの画素アレイ部には、全画素の中で、撮像信号を出力可能な画素の領域である露光領域（有効画素領域、有効領域等ともいう）の他に、黒レベルの基準を規定する遮光領域（光学的黒画素、オプティカルブラック等ともいう）を備えるものがある。
【０００３】
遮光領域によれば、露光領域における信号成分と、遮光領域における信号成分との差分をとることで、入射光に寄らず熱によって発生する暗電流に起因するノイズを除去することができる。
【０００４】
ところで、イメージセンサにおいては、入射光が非常に強かったり、長い時間画素が読み出されない場合等に、過剰に蓄積された電荷が画素（フォトダイオード）からあふれ出し、隣接画素や信号線等に漏れ込んでしまう、いわゆるブルーミングが発生することがある。
【０００５】
そこで、所定時間読み出されない画素に対して、蓄積される電荷をリセットするためのシャッタを行うことで、ブルーミングの発生を回避するようにしたものがある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、露光領域と遮光領域とを有する画素アレイ部において発生する、露光領域から遮光領域へのブルーミングに対する効果的な対策は提案されていない。
【０００８】
露光領域から遮光領域へのブルーミングが発生すると、正しい黒レベルの基準を得ることができなくなってしまう。
【０００９】
本発明は、このような状況に鑑みてなされたものであり、特に、露光領域から遮光領域へのブルーミングを抑制するようにするものである。
【課題を解決するための手段】
【００１０】
本発明の一側面のイメージセンサは、画素が垂直方向と水平方向に２次元配列され、露光領域と遮光領域とを備える画素アレイ部を有する、ローリングシャッタ方式のイメージセンサであって、前記画素アレイ部において、前記露光領域と前記遮光領域との境界と平行に並ぶ画素列であって、前記境界を含む複数の前記画素列である境界画素列のアドレスを設定し、アドレスが設定された前記境界画素列に、所定の時間間隔でシャッタを行わせる制御手段を備える。
【００１１】
前記制御手段には、アドレスが設定された前記境界画素列に、前記境界と平行に並ぶ画素列の１走査期間毎にシャッタを行わせることができる。
【００１２】
前記境界画素列は、前記境界から前記遮光領域側に並ぶ所定数の画素列とすることができる。
【００１３】
前記境界は、前記画素アレイ部において、垂直方向または水平方向に形成されるようにすることができる。
【００１４】
本発明の一側面においては、画素アレイ部において、露光領域と遮光領域との境界と平行に並ぶ画素列であって、境界を含む複数の画素列である境界画素列のアドレスが設定され、アドレスが設定された境界画素列に、所定の時間間隔でシャッタが行われる。
【発明の効果】
【００１５】
本発明の一側面によれば、露光領域から遮光領域へのブルーミングを抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
【図２】画素アレイ部の遮光領域と露光領域の境界について説明する図である。
【図３】画素アレイ部に対するリードおよびシャッタの動作制御について説明する図である。
【図４】本発明を適用したイメージセンサの他の実施の形態の構成例を示すブロック図である。
【図５】画素アレイ部の遮光領域と露光領域の境界について説明する図である。
【図６】画素アレイ部に対するリードおよびシャッタの動作制御について説明する図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（行単位でリードおよびシャッタを行うイメージセンサ）
２．第２の実施の形態（列単位でリードおよびシャッタを行うイメージセンサ）
【００１８】
＜１．第１の実施の形態＞
［イメージセンサのブロック図］
図１は、本発明を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
【００１９】
図１のイメージセンサは、例えば、CMOSイメージセンサとして構成される。
【００２０】
図１のイメージセンサは、画素アレイ部１１、画素駆動アドレスデコーダ１２、水平選択回路１３、および制御部１４により構成される。
【００２１】
画素アレイ部１１には、画素としての光電変換素子（図示せず）が垂直方向にＮ行、水平方向にＭ列（Ｎ行×Ｍ列）の２次元に配置されている。画素アレイ部１１の各画素は、そこに入射された光を光電変換し、その結果得られる撮像信号を出力する。画素アレイ部１１は、全画素の中で、撮像信号を出力可能な画素の領域である露光領域と、黒レベルの基準を規定する遮光領域を備える。図１に示されるように、画素アレイ部１１における遮光領域は、露光領域の上下左右４方向を取り囲むように設けられている。
【００２２】
画素駆動アドレスデコーダ１２は、制御部１４の制御に基づいて、画素アレイ部１１の画素の電荷の読み出し動作（以下、リードともいう）および掃き出し動作（以下、シャッタともいう）を行単位で行う。画素アレイ部１１のリードおよびシャッタが行われる行は、時間とともに順次シフトする。すなわち、図１のイメージセンサは、ローリングシャッタ方式のイメージセンサである。画素駆動アドレスデコーダ１２によって選択された行の各画素から出力された撮像信号は、水平選択回路１３に供給される。
【００２３】
水平選択回路１３は、その内部に、画素アレイ部１１の水平方向の画素の数Ｍと同じだけのA/D（Analog to Digital）変換回路を備えており、A/D変換回路それぞれは、画素アレイ部１１の画素から供給される撮像信号に対して、CDS（Correlated Double Sampling：相関２重サンプリング）処理およびA/D変換処理を行う。水平選択回路１３は、A/D変換回路それぞれの撮像信号を順次選択して読み出し、図示せぬ出力アンプ回路に供給する。図示せぬ出力アンプ回路は、供給された撮像信号を増幅して出力する。
【００２４】
なお、水平選択回路１３のA/D変換回路ではCDS処理のみを行うようにして、アナログ信号をデジタル信号に変換するADコンバータを図示せぬ出力アンプ回路の前段に設けるようにしてもよい。
【００２５】
制御部１４は、画素駆動アドレスデコーダ１２および水平選択回路１３などの動作タイミングを制御する。例えば、制御部１４は、画素駆動アドレスデコーダ１２によって行われる画素アレイ部１１のリードおよびシャッタの対象となる行の行アドレスを設定し、その行アドレスの画素に対して、所定のタイミングで、画素駆動アドレスデコーダ１２にリードおよびシャッタを行わせる。
【００２６】
［遮光領域と露光領域の境界］
次に、図２を参照して、画素アレイ部１１の遮光領域と露光領域の境界について説明する。
【００２７】
図２は、図１に示される画素アレイ部１１の左上部を拡大した図である。図２の破線で示されるように、画素アレイ部１１において、露光領域と遮光領域との水平方向（行方向）の境界と平行に並ぶ画素列であって、その境界を含む複数の画素列（境界画素列）からなる領域を境界領域とする。
【００２８】
図２においては、画素アレイ部１１における各画素は図示されないが、画素駆動アドレスデコーダ１２からの入力（矢印）が水平方向の１画素列に対応するとすれば、境界領域をなす境界画素列は、境界に隣接する、遮光領域の１画素列および露光領域の１画素列となる。ただし、露光領域の１画素列は、その両端が遮光領域に含まれる。
【００２９】
なお、境界領域をなす境界画素列は、上述した例に限らず、露光領域と遮光領域との境界を含む複数の画素列から構成されていればよく、例えば、境界に隣接する、遮光領域の３画素列および露光領域の３画素列などとしてもよい。また、境界から遮光領域側に並ぶ数画素列としてもよい。
【００３０】
また、図２においては、図示されないが、図１の画素アレイ部１１の下側における露光領域と遮光領域との境界においても、図２と同様に境界領域が存在する。
【００３１】
［画素アレイ部に対するリードおよびシャッタの動作制御］
次に、図３を参照して、画素アレイ部１１に対するリードおよびシャッタの動作制御について説明する。
【００３２】
図３は、制御部１４から画素駆動アドレスデコーダ１２に供給される、画素駆動アドレスデコーダ１２が画素アレイ部１１に対してリードおよびシャッタを行うための信号および行方向の画素列のアドレス（行アドレス）を示している。
【００３３】
図３の上から１番目には、垂直走査期間の同期に用いられる垂直同期信号Ｖが示されており、図３の上から２番目には、水平走査期間の同期に用いられる水平同期信号Ｈが示されている。図３においては、２水平走査期間分の水平同期信号Ｈが示されており、この期間に、水平方向（行方向）の２画素列の走査が行われる。また、１垂直走査期間で、行方向の全画素列の走査が行われる。
【００３４】
図３の上から３番目には、画素駆動アドレスデコーダ１２がリード（画素の電荷の読み出し動作）を行う行アドレスであるリード行アドレスが示されている。リード行アドレスは、画素アレイ部１１の行方向の一番上の画素列を示す行アドレスから、一番下の画素列を示す行アドレスまで、水平同期信号Ｈの１水平走査期間毎に１ずつインクリメントされる（図３においては、行アドレスｎＲから１インクリメントされている）。
【００３５】
図３の上から４番目には、画素駆動アドレスデコーダ１２がシャッタ（画素の電荷の掃き出し動作）を行う行アドレスである通常シャッタ行アドレスが示されている。通常シャッタ行アドレスは、画素アレイ部１１の行方向の一番上の画素列を示す行アドレスから、一番下の画素列を示す行アドレスまで、水平同期信号Ｈの１水平走査期間毎に１ずつインクリメントされる（図３においては、行アドレスｎＳから１インクリメントされている）。所定の行アドレスｎＳの画素列に対して行われる通常のシャッタは、リードが行われる時刻より、電荷（光）の蓄積時間（露光時間）分だけ前の時刻に行われる。すなわち、図３の例では、画素アレイ部１１において、行アドレスｎＳが示す画素列より行アドレスｎＲが示す画素列の方が下にあることになる。
【００３６】
図３の上から５乃至８番目には、画素駆動アドレスデコーダ１２がシャッタ（画素の電荷の掃き出し動作）を行う行アドレスであって、境界領域の境界画素列の行アドレスである境界領域シャッタ行アドレスが示されている。境界領域シャッタ行アドレスは、水平同期信号Ｈの水平走査期間に関わらず固定とされる。このように、図２で説明した境界領域をなす境界画素列は、境界領域シャッタ行アドレスによって設定される。また、境界領域シャッタ行アドレスは、ユーザによって任意に設定されるようにできる。
【００３７】
なお、図３において、行アドレスＮＢは、境界から遮光領域側の１画素列目の行アドレスを示しており、行アドレスＮＥは、境界から露光領域側の１画素列目の行アドレスを示している。すなわち、図３の境界領域シャッタ行アドレスによって設定される境界画素列は、境界に隣接する、遮光領域の２画素列および露光領域の２画素列からなる。なお、上述したように、境界画素列を構成する画素列数は、図３の例に限定されない。
【００３８】
ここで、通常シャッタ行アドレスと境界領域シャッタ行アドレスとを特に区別する必要がない場合、これらを合わせて、以下、単にシャッタ行アドレスともいう。
【００３９】
図３の上から９番目（下から２番目）には、リード（画素の電荷の読み出し動作）を画素駆動アドレスデコーダ１２に指示するための画素リード信号が示されている。画素リード信号は、水平同期信号Ｈの１水平走査期間毎に１回、Highレベルとなる。
【００４０】
すなわち、画素駆動アドレスデコーダ１２は、１水平走査期間毎に１回のタイミングで、そのときに設定されているリード行アドレスの画素に対して、リードを行う。リード行アドレスは、水平同期信号Ｈの１水平走査期間毎に１ずつインクリメントされるので、画素駆動アドレスデコーダ１２は、水平同期信号Ｈの１水平走査期間毎に１行ずつリードを行う。
【００４１】
図３の上から１０番目（下から１番目）には、シャッタ（画素の電荷の掃き出し動作）を画素駆動アドレスデコーダ１２に指示するための画素シャッタ信号が示されている。画素シャッタ信号は、水平同期信号Ｈの１水平走査期間毎に１回、Highレベルとなる。
【００４２】
すなわち、画素駆動アドレスデコーダ１２は、１水平走査期間毎に１回のタイミングで、そのときに設定されているシャッタ行アドレスの画素に対して、シャッタを行う。通常シャッタ行アドレスは、水平同期信号Ｈの１水平走査期間毎に１ずつインクリメントされるので、画素駆動アドレスデコーダ１２は、水平同期信号Ｈの１水平走査期間毎に１行ずつシャッタを行う。
【００４３】
また、境界領域シャッタ行アドレスは、水平同期信号Ｈの水平走査期間に関わらず固定とされるので、画素駆動アドレスデコーダ１２は、水平同期信号Ｈの１水平走査期間毎に、境界領域をなす境界画素列の全画素に対してシャッタを行う。
【００４４】
以上の構成によれば、遮光領域と露光領域の境界領域に含まれる画素の電荷は、ある一定の間隔（例えば、１水平走査期間）毎に掃き出されるので、入射光が非常に強い環境等により、露光領域の画素において電荷があふれ出した場合でも、遮光領域の画素への電荷の漏れ込み、すなわち、ブルーミングを抑制することができる。これにより、正しい黒レベルの基準を安定して得ることが可能となる。
【００４５】
なお、上述した説明では、制御部１４が、水平同期信号Ｈの１水平走査期間毎に、境界領域の全画素に対してシャッタを行わせるようにしたが、境界領域の画素に対してシャッタを行わせる時間間隔はこれに限定されない。より具体的には、図３においては、画素シャッタ信号は、水平同期信号Ｈの１水平走査期間毎に１回、Highレベルとなるようにしたが、これに限らず、１水平走査期間毎に複数回、Highレベルとなるようにしてもよいし、複数の水平走査期間毎に１回、Highレベルとなるようにしてもよい。また、画素シャッタ信号を、通常シャッタ行アドレスの画素に対してシャッタを行うものと、境界領域シャッタ行アドレスの画素に対してシャッタを行うものとに分けるようにしてもよい。
【００４６】
また、上述した説明では、リード行アドレスを、画素アレイ部１１の行方向の一番上の画素列を示す行アドレスから、一番下の画素列を示す行アドレスまで、１ずつインクリメントすることで、画素アレイ部１１の全画素を読み出すようにした。しかしながら、境界領域においては、例えば１水平走査期間毎にシャッタが行われるので、境界領域のうちの露光領域に含まれる画素には、十分な電荷の蓄積がされない。したがって、境界領域をなす境界画素列については、リードを行わないようにしてもよい。
【００４７】
以上においては、画素アレイ部のリードおよびシャッタを、行単位で行う構成について説明してきたが、以下においては、画素アレイ部のリードおよびシャッタを、列単位で行う構成について説明する。なお、以下の説明において、上述で説明した機能および構成と基本的に同一なものについては、その説明を適宜省略する。
【００４８】
＜２．第２の実施の形態＞
［イメージセンサのブロック図］
図４は、本発明を適用したイメージセンサの他の実施の形態の構成例を示すブロック図である。
【００４９】
図４のイメージセンサは、例えば、CMOSイメージセンサとして構成される。
【００５０】
図４のイメージセンサは、画素アレイ部１１１、画素駆動アドレスデコーダ１１２、垂直選択回路１１３、および制御部１１４により構成される。
【００５１】
画素アレイ部１１１は、図１で説明した画素アレイ部１１と同様の構成を有するので、その説明は省略する。
【００５２】
画素駆動アドレスデコーダ１１２は、制御部１１４の制御に基づいて、画素アレイ部１１１の画素の電荷の読み出し動作（リード）および掃き出し動作（シャッタ）を列単位で行う。画素アレイ部１１１のリードおよびシャッタが行われる列は、時間とともに順次シフトする。すなわち、図４のイメージセンサは、ローリングシャッタ方式のイメージセンサである。画素駆動アドレスデコーダ１１２によって選択された列の各画素から出力された撮像信号は、垂直選択回路１１３に供給される。
【００５３】
垂直選択回路１１３は、その内部に、画素アレイ部１１１の垂直方向の画素の数Ｎと同じだけのA/D変換回路を備えており、A/D変換回路それぞれは、画素アレイ部１１１の画素から供給される撮像信号に対して、CDS処理およびA/D変換処理を行う。垂直選択回路１１３は、A/D変換回路それぞれの撮像信号を順次選択して読み出し、図示せぬ出力アンプ回路に供給する。図示せぬ出力アンプ回路は、供給された撮像信号を増幅して出力する。
【００５４】
なお、垂直選択回路１１３のA/D変換回路ではCDS処理のみを行うようにして、アナログ信号をデジタル信号に変換するADコンバータを図示せぬ出力アンプ回路の前段に設けるようにしてもよい。
【００５５】
制御部１１４は、画素駆動アドレスデコーダ１１２および垂直選択回路１１３などの動作タイミングを制御する。例えば、制御部１１４は、画素駆動アドレスデコーダ１１２によって行われる画素アレイ部１１１のリードおよびシャッタの対象となる列の列アドレスを設定し、その列アドレスの画素に対して、所定のタイミングで、画素駆動アドレスデコーダ１１２にリードおよびシャッタを行わせる。
【００５６】
［遮光領域と露光領域の境界］
次に、図５を参照して、画素アレイ部１１１の遮光領域と露光領域の境界について説明する。
【００５７】
図５は、図４に示される画素アレイ部１１１の左上部を拡大した図である。図５の破線で示されるように、画素アレイ部１１１において、露光領域と遮光領域との垂直方向（列方向）の境界と平行に並ぶ画素列であって、その境界を含む複数の画素列（境界画素列）からなる領域を境界領域とする。
【００５８】
図５においては、画素アレイ部１１１における各画素は図示されないが、画素駆動アドレスデコーダ１１２からの入力（矢印）が垂直方向の１画素列に対応するとすれば、境界領域をなす境界画素列は、境界に隣接する、遮光領域の１画素列および露光領域の１画素列となる。ただし、露光領域の１画素列は、その両端が遮光領域に含まれる。
【００５９】
なお、境界領域をなす境界画素列は、上述した例に限らず、露光領域と遮光領域との境界を含む複数の画素列から構成されていればよい。
【００６０】
また、図５においては、図示されないが、図４の画素アレイ部１１１の右側における露光領域と遮光領域との境界においても、図５と同様に境界領域が存在する。
【００６１】
［画素アレイ部に対するリードおよびシャッタの動作制御］
次に、図６を参照して、画素アレイ部１１１に対するリードおよびシャッタの動作制御について説明する。
【００６２】
図６は、制御部１１４から画素駆動アドレスデコーダ１１２に供給される、画素駆動アドレスデコーダ１１２が画素アレイ部１１１に対してリードおよびシャッタを行うための信号および列方向の画素列のアドレス（列アドレス）を示している。
【００６３】
図６の上から１番目には、水平走査期間の同期に用いられる水平同期信号Ｈが示されており、図６の上から２番目には、垂直走査期間の同期に用いられる垂直同期信号Ｖが示されている。図６においては、２垂直走査期間分の垂直同期信号Ｖが示されており、この期間に、垂直方向（列方向）の２画素列の走査が行われる。また、１水平走査期間で、列方向の全画素列の操作が行われる。
【００６４】
図６の上から３番目には、画素駆動アドレスデコーダ１１２がリード（画素の電荷の読み出し動作）を行う列アドレスであるリード列アドレスが示されている。リード列アドレスは、画素アレイ部１１１の列方向の一番左の画素列を示す列アドレスから、一番右の画素列を示す列アドレスまで、垂直同期信号Ｖの１垂直走査期間毎に１ずつインクリメントされる（図６においては、列アドレスｍＲから１インクリメントされている）。
【００６５】
図６の上から４番目には、画素駆動アドレスデコーダ１１２がシャッタ（画素の電荷の掃き出し動作）を行う列アドレスである通常シャッタ列アドレスが示されている。通常シャッタ列アドレスは、画素アレイ部１１１の列方向の一番左の画素列を示す列アドレスから、一番右の画素列を示す列アドレスまで、垂直同期信号Ｖの１垂直走査期間毎に１ずつインクリメントされる（図６においては、列アドレスｍＳから１インクリメントされている）。所定の列アドレスｍＳの画素列に対して行われる通常のシャッタは、リードが行われる時刻より、電荷（光）の蓄積時間（露光時間）分だけ前の時刻に行われる。すなわち、図６の例では、画素アレイ部１１１において、列アドレスｍＳが示す画素列より列アドレスｍＲが示す画素列の方が右にあることになる。
【００６６】
図６の上から５乃至８番目には、画素駆動アドレスデコーダ１１２がシャッタ（画素の電荷の掃き出し動作）を行う列アドレスであって、境界領域の境界画素列の列アドレスである境界領域シャッタ列アドレスが示されている。境界領域シャッタ列アドレスは、垂直同期信号Ｖの垂直走査期間に関わらず固定とされる。このように、図５で説明した境界領域をなす境界画素列は、境界領域シャッタ列アドレスによって設定される。また、境界領域シャッタ列アドレスは、ユーザによって任意に設定されるようにできる。
【００６７】
なお、図６において、列アドレスＭＢは、境界から遮光領域側の１画素列目の列アドレスを示しており、列アドレスＮＥは、境界から露光領域側の１画素列目の列アドレスを示している。すなわち、図６の境界領域シャッタ列アドレスによって設定される境界画素列は、境界に隣接する、遮光領域の２画素列および露光領域の２画素列からなる。なお、境界画素列を構成する画素列数は、図６の例に限定されない。
【００６８】
ここで、通常シャッタ列アドレスと境界領域シャッタ列アドレスとを特に区別する必要がない場合、これらを合わせて、以下、単にシャッタ列アドレスともいう。
【００６９】
図６の上から９番目（下から２番目）には、リード（画素の電荷の読み出し動作）を画素駆動アドレスデコーダ１１２に指示するための画素リード信号が示されている。画素リード信号は、垂直同期信号Ｖの１垂直走査期間毎に１回、Highレベルとなる。
【００７０】
すなわち、画素駆動アドレスデコーダ１１２は、１垂直走査期間毎に１回のタイミングで、そのときに設定されているリード列アドレスの画素に対して、リードを行う。リード列アドレスは、垂直同期信号Ｖの１垂直走査期間毎に１ずつインクリメントされるので、画素駆動アドレスデコーダ１１２は、垂直同期信号Ｖの１垂直走査期間毎に１列ずつリードを行う。
【００７１】
図６の上から１０番目（下から１番目）には、シャッタ（画素の電荷の掃き出し動作）を画素駆動アドレスデコーダ１１２に指示するための画素シャッタ信号が示されている。画素シャッタ信号は、垂直同期信号Ｖの１垂直走査期間毎に１回、Highレベルとなる。
【００７２】
すなわち、画素駆動アドレスデコーダ１１２は、１垂直走査期間毎に１回のタイミングで、そのときに設定されているシャッタ列アドレスの画素に対して、シャッタを行う。通常シャッタ列アドレスは、垂直同期信号Ｖの１垂直走査期間毎に１ずつインクリメントされるので、画素駆動アドレスデコーダ１１２は、垂直同期信号Ｖの１垂直走査期間毎に１列ずつシャッタを行う。
【００７３】
また、境界領域シャッタ列アドレスは、垂直同期信号Ｖの垂直走査期間に関わらず固定とされるので、画素駆動アドレスデコーダ１１２は、垂直同期信号Ｖの１垂直走査期間毎に、境界領域をなす境界画素列の全画素に対してシャッタを行う。
【００７４】
以上の構成によれば、遮光領域と露光領域の境界領域に含まれる画素の電荷は、ある一定の間隔（例えば、１垂直走査期間）毎に掃き出されるので、露光領域の画素において電荷があふれ出した場合でも、遮光領域の画素への電荷の漏れ込み、すなわち、ブルーミングを抑制することができる。これにより、正しい黒レベルの基準を安定して得ることが可能となる。
【００７５】
なお、上述した説明では、制御部１１４が、垂直同期信号Ｖの１垂直走査期間毎に、境界領域の全画素に対してシャッタを行わせるようにしたが、境界領域の画素に対してシャッタを行わせる時間間隔はこれに限定されない。より具体的には、図６においては、画素シャッタ信号は、垂直同期信号Ｖの１垂直走査期間毎に１回、Highレベルとなるようにしたが、これに限らず、１垂直走査期間毎に複数回、Highレベルとなるようにしてもよいし、複数の垂直走査期間毎に１回、Highレベルとなるようにしてもよい。また、画素シャッタ信号を、通常シャッタ列アドレスの画素に対してシャッタを行うものと、境界領域シャッタ列アドレスの画素に対してシャッタを行うものとに分けるようにしてもよい。
【００７６】
また、上述した説明では、リード列アドレスを、画素アレイ部１１１の列方向の一番左の画素列を示す列アドレスから、一番右の画素列を示す列アドレスまで、１ずつインクリメントすることで、画素アレイ部１１１の全画素を読み出すようにした。しかしながら、境界領域においては、例えば１垂直走査期間毎にシャッタが行われるので、境界領域のうちの露光領域に含まれる画素には、十分な電荷の蓄積がされない。したがって、境界領域をなす境界画素列については、リードを行わないようにしてもよい。
【００７７】
以上においては、イメージセンサに、行単位でリードおよびシャッタを行う画素駆動アドレスデコーダ、または、列単位でリードおよびシャッタを行う画素駆動アドレスデコーダのいずれか一方を備える構成について説明したが、これら両方の画素駆動アドレスデコーダを備えるようにしてもよい。
【００７８】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００７９】
１１  画素アレイ部，  １２  画素駆動アドレスデコーダ，  １３  水平選択回路，  １４  制御部，  １１１  画素アレイ部，  １１２  画素駆動アドレスデコーダ，  １１３  垂直選択回路，  １１４  制御部
【図１】
2011103530.tif 000003
【図２】
2011103530.tif 000004
【図３】
2011103530.tif 000005
【図４】
2011103530.tif 000006
【図５】
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【図６】
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