(57)【要約】【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。【選択図】図２
2011103332.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル形成領域に形成されたメモリセルを備え、
前記メモリセルは、
（ａ）前記半導体基板と、
（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｄ）前記コントロールゲート電極上に形成された第１絶縁膜と、
（ｅ）前記第１絶縁膜上に形成されたブーストゲート電極と、
（ｆ）前記コントロールゲート電極と前記ブースゲート電極の側壁および前記半導体基板上に形成された第１電位障壁膜と、
（ｇ）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｈ）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｉ）前記第２電位障壁膜上に形成されたメモリゲート電極と、
（ｊ）前記半導体基板に形成された第１ソース領域と、
（ｋ）前記半導体基板に形成された第１ドレイン領域とを有し、
前記半導体基板の表面から前記コントロールゲート電極の表面までの高さは、前記半導体基板の表面から前記メモリゲート電極の表面までの高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記半導体基板の表面から前記ブーストゲート電極の表面までの高さと、前記半導体基板の表面から前記メモリゲート電極の表面までの高さとは揃っていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記メモリゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記ブーストゲート電極は、容量カップリングにより前記メモリゲート電極に印加される電圧の絶対値を大きくする昇圧機能を有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記ブーストゲート電極の前記昇圧機能は、前記メモリゲート電極に第１電圧を印加した後、前記メモリゲート電極をフローティング状態にし、その後、前記メモリゲート電極をフローティング状態に維持したまま、前記ブーストゲート電極に第２電圧を印加することにより、前記メモリゲート電極の電圧を前記第１電圧よりも絶対値の大きい第３電圧にすることにより実現されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記ブーストゲート電極の前記昇圧機能は、前記メモリセルに情報を書き込む書き込み動作の際に使用されることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記ブーストゲート電極の前記昇圧機能は、前記メモリセルに書き込まれている情報を消去する消去動作の際に使用されることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記半導体基板には複数の前記メモリセルが形成されており、
複数の前記メモリセルのそれぞれに形成されている前記メモリゲート電極は電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記半導体基板には複数の前記メモリセルが形成されており、
複数の前記メモリセルのそれぞれに形成されている前記メモリゲート電極は電気的に分離されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記第１絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１絶縁膜の膜厚は、前記半導体基板と前記メモリゲート電極との間に形成されている前記第１電位障壁膜の膜厚と前記電荷蓄積膜の膜厚と前記第２電位障壁膜の膜厚とを合わせた厚さ以上であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第１絶縁膜は、積層膜から形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記コントロールゲート電極、前記ブーストゲート電極、および、前記メモリゲート電極は、それぞれ、ポリシリコン膜から形成されており、
前記ブーストゲート電極を構成するポリシリコン膜の表面と、前記メモリゲート電極を構成するポリシリコン膜の表面には、シリサイド膜が形成されている一方、
前記コントロールゲート電極を構成するポリシリコン膜では、プラグと接続する引き出し領域の表面だけにシリサイド膜が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置であって、
前記第１電位障壁膜、および、前記第２電位障壁膜は、酸化シリコン膜から形成され、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置であって、
前記半導体基板の容量素子形成領域には積層容量素子が形成されており、
前記積層容量素子は、
（ｌ１）下部電極と前記第１絶縁膜と中間電極からなる第１容量素子と、
（ｌ２）前記中間電極と前記第１絶縁膜と上部電極からなる第２容量素子とを有し、
前記下部電極と前記コントロールゲート電極は同一の膜から形成され、
前記中間電極と前記ブーストゲート電極は同一の膜から形成され、
前記上部電極と前記メモリゲート電極は同一の膜から形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置であって、
前記半導体基板の周辺回路形成領域にはＭＩＳＦＥＴが形成されており、
前記ＭＩＳＦＥＴは、
（ｍ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｍ２）前記第２ゲート絶縁膜上に形成されたゲート電極と、
（ｍ３）前記半導体基板に形成された第２ソース領域と、
（ｍ４）前記半導体基板に形成された第２ドレイン領域とを有し、
前記ゲート電極は、前記コントロールゲート電極と同層であることを特徴とする半導体装置。
【請求項１８】
請求項１記載の半導体装置であって、
前記コントロールゲート電極の厚さ、および、前記ブーストゲート電極の厚さは、前記メモリゲート電極のゲート長よりも大きいことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記ブーストゲート電極の厚さは、前記コントロールゲート電極の厚さ以下であることを特徴とする半導体装置。
【請求項２０】
（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に第２導体膜を形成する工程と、
（ｅ）前記第２導体膜、前記第１絶縁膜、前記第１導体膜、および、前記第１ゲート絶縁膜を加工することにより、前記第２導体膜からなるブーストゲート電極と、前記第１導体膜からなるコントロールゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板上に電荷蓄積膜を含む積層絶縁膜を形成する工程と、
（ｇ）前記積層絶縁膜上に第３導体膜を形成する工程と、
（ｈ）前記第３導体膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極と前記ブーストゲート電極の側壁上、および、前記半導体基板上に、前記積層絶縁膜を介して、前記第３導体膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記半導体基板内にソース領域とドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記第１導体膜、前記第２導体膜、および、前記第３導体膜は、ポリシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法であって、
前記第１絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記第１絶縁膜の膜厚は、前記積層絶縁膜の膜厚以上であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２０記載の半導体装置の製造方法であって、
前記（ｆ）工程は、第１酸化シリコン膜を形成した後、前記第１酸化シリコン膜上に前記電荷蓄積膜となる窒化シリコン膜を形成し、その後、前記窒化シリコン膜上に第２酸化シリコン膜を形成することにより前記積層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２５】
半導体基板のメモリセル形成領域にメモリセルを形成し、前記半導体基板の容量素子形成領域に積層容量素子を形成し、さらに、前記半導体基板の周辺回路形成領域にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の前記メモリセル形成領域に第１ゲート絶縁膜を形成し、前記半導体基板の前記周辺回路形成領域に第２ゲート絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の主面の全面に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に第２導体膜を形成する工程と、
（ｅ）前記メモリセル形成領域において、前記第２導体膜、前記第１絶縁膜、前記第１導体膜、および、前記第１ゲート絶縁膜を加工することにより、前記第２導体膜からなるブーストゲート電極と、前記第１導体膜からなるコントロールゲート電極とを形成し、かつ、前記容量素子形成領域において、前記第２導体膜、前記第１絶縁膜、前記第１導体膜を加工することにより、前記第２導体膜からなる中間電極と、前記第１導体膜からなる下部電極とを形成し、前記周辺回路形成領域において、前記第２導体膜と前記第１絶縁膜を除去する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板の主面の全面に電荷蓄積膜を含む積層絶縁膜を形成する工程と、
（ｇ）前記積層絶縁膜上に第３導体膜を形成する工程と、
（ｈ）前記メモリセル形成領域において、前記第３導体膜を異方性エッチングすることにより、前記コントロールゲート電極と前記ブーストゲート電極の側壁上、および、前記半導体基板上に、前記積層絶縁膜を介して、前記第３導体膜からなるメモリゲート電極を形成し、かつ、前記容量素子形成領域において、前記第３導体膜を加工することより、前記第３導体膜からなる上部電極を形成し、前記周辺回路形成領域において、前記第３導体膜と前記積層絶縁膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記周辺回路形成領域において、前記第１導体膜、および、前記第２ゲート絶縁膜を加工することにより、前記第１導体膜からなるゲート電極を形成する工程と、
（ｊ）前記メモリセル形成領域において、前記半導体基板内に導電型不純物を導入することにより、第１ソース領域と第１ドレイン領域を形成し、かつ、前記周辺回路形成領域において、前記半導体基板内に導電型不純物を導入することにより、第２ソース領域と第２ドレイン領域とを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２６】
半導体基板のメモリセル形成領域にメモリセルを形成し、前記半導体基板の容量素子形成領域に積層容量素子を形成し、さらに、前記半導体基板の周辺回路形成領域にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の前記メモリセル形成領域に第１ゲート絶縁膜を形成し、前記半導体基板の前記周辺回路形成領域に第２ゲート絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の主面の全面に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に第２導体膜を形成する工程と、
（ｅ）前記メモリセル形成領域において、前記第２導体膜、前記第１絶縁膜、前記第１導体膜、および、前記第１ゲート絶縁膜を加工することにより、前記第２導体膜からなるブーストゲート電極と、前記第１導体膜からなるコントロールゲート電極とを形成し、かつ、前記容量素子形成領域において、前記第２導体膜、前記第１絶縁膜、前記第１導体膜を加工することにより、前記第２導体膜からなる中間電極と、前記第１導体膜からなる下部電極とを形成し、前記周辺回路形成領域において、前記第２導体膜と前記第１絶縁膜を除去し、前記第１導体膜、および、前記第２ゲート絶縁膜を加工することにより、前記第１導体膜からなるゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板の主面の全面に電荷蓄積膜を含む積層絶縁膜を形成する工程と、
（ｇ）前記積層絶縁膜上に第３導体膜を形成する工程と、
（ｈ）前記メモリセル形成領域において、前記第３導体膜を異方性エッチングすることにより、前記コントロールゲート電極と前記ブーストゲート電極の側壁上、および、前記半導体基板上に、前記積層絶縁膜を介して、前記第３導体膜からなるメモリゲート電極を形成し、かつ、前記容量素子形成領域において、前記第３導体膜を加工することより、前記第３導体膜からなる上部電極を形成し、前記周辺回路形成領域において、前記第３導体膜と前記積層絶縁膜を除去する工程と、
（ｉ）前記メモリセル形成領域において、前記半導体基板内に導電型不純物を導入することにより、第１ソース領域と第１ドレイン領域を形成し、かつ、前記周辺回路形成領域において、前記半導体基板内に導電型不純物を導入することにより、第２ソース領域と第２ドレイン領域とを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電気的に書き換え可能な不揮発性メモリを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０００−１３８３００号公報（特許文献１）には、ワード線上にプルアップゲートが設けられた不揮発性メモリの構造が開示されている。この不揮発性メモリでは、書き込み動作時に、ワード線を予め８Ｖでプリチャージした後、ワード線をフローティングにする。その後、プルアップゲートに８Ｖを印加してワード線を昇圧するとしている。
【０００３】
特開２００３−３０９１９３号公報（特許文献２）には、コントロールゲート電極の高さをメモリゲート電極の高さよりも低くしているスプリットゲート型の不揮発性メモリが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１３８３００号公報
【特許文献２】特開２００３−３０９１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００７】
このようなＭＯＮＯＳ型トランジスタの一例としてスプリットゲート型不揮発性メモリがある。このスプリットゲート型不揮発性メモリは、メモリセルを選択する選択トランジスタの側壁に情報を記憶するメモリトランジスタが形成されている。具体的に、半導体基板にゲート絶縁膜を介してコントロールゲート電極が形成されており、このコントロールゲート電極の側壁に電荷蓄積膜を含む積層絶縁膜を介してメモリゲート電極が形成されている。
【０００８】
スプリットゲート型不揮発性メモリでは、情報を書き込む書き込み動作や情報を消去する消去動作の際、メモリゲート電極に絶対値の大きな電圧を印加する。すなわち、スプリットゲート型不揮発性メモリに代表される不揮発性メモリでは、書き込み動作時や消去動作時に絶対値の大きな電圧を使用する。このため、不揮発性メモリを形成した半導体チップには、この不揮発性メモリを動作させるための制御回路が形成されており、この制御回路の一部として書き込み動作や消去動作で使用する絶対値の大きな電圧を生成する昇圧回路が存在する。
【０００９】
近年、半導体チップの小型化が要求されており、この要求に応えるため、半導体チップに形成される不揮発性メモリの微細化が進められている。この不揮発性メモリの微細化によって、メモリセル自体の微細化は進められているが、周辺回路の一部を構成する昇圧回路の縮小化は充分に進められていない。この理由として、不揮発性メモリの動作電圧を下げることができないことが挙げられる。つまり、不揮発性メモリでは、書き込み動作時や消去動作時に絶対値の大きな高電圧が必要であるため、昇圧回路の縮小化を充分に進めることができないのである。絶対値の大きな高電圧を生成する昇圧回路では、高電圧に耐えうる高耐圧ＭＩＳＦＥＴを使用して、ゲート絶縁膜を厚くするなどの構造にする必要があるからである。このため、必然的に昇圧回路を構成する高耐圧ＭＩＳＦＥＴの縮小化が困難となる。以上のように、不揮発性メモリでは、動作電圧に絶対値の大きな高電圧を使用するため、高耐圧が要求される昇圧回路のサイズを縮小化することができず、結果として、不揮発性メモリを形成した半導体チップを充分に縮小化することができないという問題点がある。
【００１０】
本発明の目的は、不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供することにある。
【００１１】
また、本発明の他の目的は、不揮発性メモリの信頼性を確保することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態における半導体装置は、半導体基板のメモリセル形成領域に形成されたメモリセルを備える。前記メモリセルは、（ａ）前記半導体基板と、（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｃ）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、（ｄ）前記コントロールゲート電極上に形成された第１絶縁膜とを有する。そして、（ｅ）前記第１絶縁膜上に形成されたブーストゲート電極と、（ｆ）前記コントロールゲート電極と前記ブースゲート電極の側壁および前記半導体基板上に形成された第１電位障壁膜と、（ｇ）前記第１電位障壁膜上に形成された電荷蓄積膜とを有する。さらに、（ｈ）前記電荷蓄積膜上に形成された第２電位障壁膜と、（ｉ）前記第２電位障壁膜上に形成されたメモリゲート電極と、（ｊ）前記半導体基板に形成された第１ソース領域と、（ｋ）前記半導体基板に形成された第１ドレイン領域とを有する。このとき、前記半導体基板の表面から前記コントロールゲート電極の表面までの高さは、前記半導体基板の表面から前記メモリゲート電極の表面までの高さよりも低いことを特徴とするものである。
【００１５】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程とを備える。そして、（ｄ）前記第１絶縁膜上に第２導体膜を形成する工程と、（ｅ）前記第２導体膜、前記第１絶縁膜、前記第１導体膜、および、前記第１ゲート絶縁膜を加工することにより、前記第２導体膜からなるブーストゲート電極と、前記第１導体膜からなるコントロールゲート電極を形成する工程とを備える。その後、（ｆ）前記（ｅ）工程後、前記半導体基板上に電荷蓄積膜を含む積層絶縁膜を形成する工程と、（ｇ）前記積層絶縁膜上に第３導体膜を形成する工程とを備える。次に、（ｈ）前記第３導体膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極と前記ブーストゲート電極の側壁上、および、前記半導体基板上に、前記積層絶縁膜を介して、前記第３導体膜からなるメモリゲート電極を形成する工程と、（ｉ）前記半導体基板内にソース領域とドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
不揮発性メモリを形成した半導体チップを充分に縮小化することができる。
【００１８】
また、不揮発性メモリの信頼性を確保することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１における半導体装置の構成を示す断面図である。
【図３】容量カップリングによる昇圧動作を説明するためのタイミングチャートである。
【図４】実施の形態１におけるメモリセルの構造を示す図である。
【図５】複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成を示す平面図である。
【図６】積層容量素子を上から見た平面図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】図６のＢ−Ｂ線で切断した断面図である。
【図９】複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成例を示す平面図であり、複数のメモリセルを示す平面図である。
【図１０】書き込み動作時に、複数のメモリセルに印加する電圧条件の一例を示す表である。
【図１１】複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成例を示す平面図であり、複数のメモリセルを示す平面図である。
【図１２】書き込み動作時に、複数のメモリセルに印加する電圧条件の他の一例を示す表である。
【図１３】消去動作時の電圧条件の一例を示す表である。
【図１４】消去動作時の昇圧動作を説明するためのタイミングチャートである。
【図１５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
（実施の形態１）
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有し、半導体集積回路装置を構成している。
【００２６】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２７】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２８】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２９】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３０】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００３１】
次に、本実施の形態１における不揮発性メモリの構成について説明する。本実施の形態１における不揮発性メモリは、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリである。図２は、本実施の形態１における不揮発性メモリの断面を示す図である。図２では、メモリセル形成領域ＡＲ１、引出領域ＡＲ２、容量素子形成領域ＡＲ３、および、周辺回路形成領域ＡＲ４が図示されており、メモリセル形成領域ＡＲ１には、２つのメモリセルが示されている。そして、容量素子形成領域ＡＲ３には、積層容量が示されており、周辺回路形成領域ＡＲ４には、周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が図示されている。
【００３２】
なお、周辺回路形成領域ＡＲ４に形成されるＭＩＳＦＥＴと同等のＭＩＳＦＥＴにより、ＣＰＵ１、ＲＡＭ２、アナログ回路３、Ｉ／Ｏ回路６が構成される。
【００３３】
まず、メモリセル形成領域ＡＲ１に形成されているメモリセルの構成について説明する。図２に示すように、メモリセル形成領域ＡＲ１において、半導体基板１Ｓ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
【００３４】
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にコントロールゲート電極（制御電極）ＣＧが形成されている。さらに、本実施の形態１におけるメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１が形成されており、この絶縁膜ＩＦ１上にブーストゲート電極ＢＧが形成されている。
【００３５】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、導電膜であるポリシリコン膜ＰＦ１から形成されている。絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成されており、ブーストゲート電極ＢＧは、例えば導電膜であるポリシリコン膜ＰＦ２とシリサイド膜ＣＳから形成されている。シリサイド膜ＣＳは、ブーストゲート電極ＢＧの低抵抗化のために形成され、例えば、コバルトシリサイド膜あるいはニッケルシリサイド膜で構成されている。
【００３６】
上述したコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３７】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの片側の側壁には絶縁膜からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜ＰＦ３とポリシリコン膜ＰＦ３上に形成されているシリサイド膜ＣＳから形成されている。シリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成され、例えば、コバルトシリサイド膜あるいはニッケルシリサイド膜で構成されている。
【００３８】
コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの片側の側壁とメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層絶縁膜が形成されている。この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＢ１と、電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＢ２から構成されている。電位障壁膜ＥＢ１は、例えば、酸化シリコン膜等の絶縁膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜ＥＢ１は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＢ１は、トンネル絶縁膜として機能する。
【００３９】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００４０】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ＥＣは、シリコンナノドットから構成してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００４１】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＢ１あるいは電位障壁膜ＥＢ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４２】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＢ１や電位障壁膜ＥＢ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４３】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００４４】
また、電位障壁膜ＥＢ２は、電荷蓄積膜ＥＣとメモリゲート電極ＭＧとの間の絶縁性を確保するための絶縁膜である。この電位障壁膜ＥＢ２は、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。
【００４５】
次に、コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧおよびブーストゲート電極ＢＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４６】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ１上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＢ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＢ２からなる積層絶縁膜とこの積層絶縁膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４７】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように窒化シリコン膜ＳＮ１および酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通してソース領域やドレイン領域を構成するシリサイド膜ＣＳに達するコンタクトホールＣＮＴ１が形成されている。シリサイド膜ＣＳは、例えばコバルトシリサイド膜あるいはニッケルシリサイド膜で構成されている。シリサイド膜ＣＳは、半導体基板１Ｓ上に形成されたエピタキシャル層にサリサイド処理をすることで形成してもよい。エピタキシャル層は、例えばシリコンあるいはシリコンゲルマニウムで構成される。以下のシリサイド膜ＣＳは、コバルトシリサイドを例示して説明する。
【００４８】
コンタクトホールＣＮＴ１の内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴ１を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴ１にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に配線溝ＷＤ１が形成されている。この配線溝ＷＤ１を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧ１と電気的に接続されるようになっている。
【００４９】
ここで、本実施の形態１におけるメモリセルの特徴は、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている点にある。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本実施の形態１では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する点に特徴がある。このようにメモリゲート電極ＭＧの昇圧動作の際に、ブーストゲート電極ＢＧとメモリゲート電極ＭＧの容量カップリングを使用するには、以下に示す理由による。
【００５０】
例えば、不揮発性メモリを形成した半導体チップには、この不揮発性メモリを動作させるための制御回路が形成されており、この制御回路の一部として書き込み動作や消去動作で使用する絶対値の大きな電圧を生成する昇圧回路が存在する。すなわち、この昇圧回路によって、メモリセルのメモリゲート電極ＭＧに印加する高電圧が生成される。
【００５１】
絶対値の大きな高電圧を生成するこのような昇圧回路では、高電圧に耐えうる高耐圧ＭＩＳＦＥＴを使用して、ゲート絶縁膜を厚くするなどの構造にする必要がある。このため、必然的に昇圧回路を構成する高耐圧ＭＩＳＦＥＴの縮小化が困難となる。つまり、昇圧回路で使用されている高耐圧ＭＩＳＦＥＴでは、耐圧を充分に確保するため、ゲート絶縁膜を厚くする必要があり、ゲート絶縁膜を厚くすると、スケーリング則により、高耐圧ＭＩＳＦＥＴのサイズが大きくなってしまうのである。以上のように、不揮発性メモリでは、動作電圧に絶対値の大きな高電圧を使用するため、高耐圧が要求される昇圧回路のサイズを縮小化することができず、結果として、不揮発性メモリを形成した半導体チップを充分に縮小化することができないという問題点が発生する。
【００５２】
そこで、本実施の形態１では、メモリゲート電極ＭＧに印加する高電圧を昇圧回路だけで生成するのではなく、補助的に、容量カップリングも使用することにしたものである。例えば、メモリゲート電極ＭＧに１１．２Ｖの高電圧を印加する場合を考える。このとき、昇圧回路だけで１１．２Ｖの高電圧を生成する場合、昇圧回路を構成しているＭＩＳＦＥＴには、少なくとも、１１．２Ｖの高電圧に耐えうる高耐圧ＭＩＳＦＥＴを使用する必要がある。これに対し、メモリゲート電極ＭＧに印加する高電圧（１１．２Ｖ）のうち、８Ｖを昇圧回路で生成し、この８Ｖの電圧を容量カップリングで１１．２Ｖに昇圧させれば、昇圧回路を構成するＭＩＳＦＥＴの耐圧を８Ｖ程度に低くすることができる。このことは、昇圧回路を構成している高耐圧ＭＩＳＦＥＴのゲート絶縁膜を薄くすることができることを意味しており、この結果、スケーリング則により、昇圧回路を構成する高耐圧ＭＩＳＦＥＴのサイズを縮小化することができる。つまり、メモリゲート電極ＭＧに印加する高電圧を昇圧回路だけで生成するのではなく、補助的に、容量カップリングを使用することにより、昇圧回路を構成する高耐圧ＭＩＳＦＥＴのサイズを小さくすることができるのである。この結果、昇圧回路を小さくすることができるので、不揮発性メモリを形成した半導体チップを充分に縮小化するという顕著な効果を得ることができるのである。
【００５３】
上述した容量カップリングによる昇圧は以下に示す関係によって示すことができる。つまり、メモリゲート電極ＭＧの昇圧電位＝（メモリゲート電極ＭＧのブーストゲート電極ＢＧに対する容量結合比）×（ブーストゲート電極ＢＧの電位変化）という関係式によって、容量カップリングは示される。この関係式からわかることは、メモリゲート電極ＭＧのブーストゲート電極ＢＧに対する容量結合比が必要となることから、メモリゲート電極ＭＧとブーストゲート電極ＢＧによって容量素子が形成される必要があるという点である。このため、本実施の形態１では、図２に示すように、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧを形成し、このブーストゲート電極ＢＧの側壁に積層絶縁膜を介してメモリゲート電極ＭＧを形成している。このとき、コントロールゲート電極ＣＧとブーストゲート電極ＢＧの側壁にわたってメモリゲート電極ＭＧを形成し、かつ、コントロールゲート電極ＣＧの高さをメモリゲート電極ＭＧの高さよりも低くすることにより、ブーストゲート電極とメモリゲート電極との間に、容量カップリングを実現するための容量素子を形成することができるのである。すなわち、ブーストゲート電極ＢＧと、メモリゲート電極ＭＧと、ブーストゲート電極ＢＧとメモリゲート電極ＭＧで挟まれた積層絶縁膜により容量素子が形成されることになる。
【００５４】
このように構成されたメモリセルにおいて、ブーストゲート電極ＢＧを使用した容量カップリングの動作について図面を参照しながら説明する。図３は、容量カップリングによる昇圧動作を説明するためのタイミングチャートである。図３において、横軸は時間を示しており、縦軸は電圧を示している。まず、図３に示すように、時間ｔ１以前において、ブーストゲート電極ＢＧとメモリゲート電極ＭＧには０Ｖが印加されている。このとき、図３の実線がメモリゲート電極ＭＧに印加される電圧ＶＭＧを示しており、図３の破線がブーストゲート電極ＢＧに印加される電圧ＶＢＧを示している。
【００５５】
続いて、時間ｔ１において、メモリゲート電極ＭＧに８Ｖを印加する。このとき、ブーストゲート電極ＢＧには０Ｖが印加されたままである。その後、時間ｔ１後、メモリゲート電極ＭＧをフローティング状態とする。そして、時間ｔ２において、ブーストゲート電極ＢＧに８Ｖを印加する。すなわち、時間ｔ２において、ブーストゲート電極ＢＧの電圧が０Ｖから８Ｖに変化する。すると、フローティング状態にあるメモリゲート電極ＭＧの電圧が容量カップリングにより、例えば、１１．２Ｖに上昇する。このようにして、メモリゲート電極ＭＧに印加される電圧を容量カップリングにより昇圧することができる。つまり、昇圧回路によってメモリゲート電極ＭＧに印加される電圧が８Ｖであっても、上述した容量カップリングを使用することにより、メモリゲート電極ＭＧに印加される電圧を１１．２Ｖに昇圧することができるのである。
【００５６】
次に、具体的な数値を使用して昇圧回路から出力される電圧をどの程度低くすることができるか検討した結果について図面を参照しながら説明する。図４は、本実施の形態１におけるメモリセルの構造を示す図である。図４において、ブーストゲート電極ＢＧの高さをＸ、コントロールゲート電極ＣＧの高さをＹ、メモリゲート電極ＭＧのゲート長（横幅）をＺとしている。メモリゲート電極ＭＧに電圧ＶＭＧを印加した後、メモリゲート電極ＭＧをフローティング状態にし、その後、ブーストゲート電極ＢＧに電圧ＶＢＧを印加した場合、メモリゲート電極ＭＧと半導体基板１Ｓの間には、電圧ＶＭＧ＋電圧ＶＢＧ×Ｘ／（Ｘ＋Ｙ＋Ｚ）の電圧が印加されることになる。ここで、Ｘ／（Ｘ＋Ｙ＋Ｚ）は、メモリゲート電極ＭＧのブーストゲート電極ＢＧに対する容量結合比を示している。つまり、メモリゲート電極ＭＧは、ブーストゲート電極ＢＧだけでなく、コントロールゲート電極ＣＧや半導体基板１Ｓとの間にも容量素子が形成されており、これらの容量素子のうちのブーストゲート電極ＢＧによる容量素子の割合がＸ／（Ｘ＋Ｙ＋Ｚ）で表され、Ｘ／（Ｘ＋Ｙ＋Ｚ）がメモリゲート電極ＭＧのブーストゲート電極ＢＧに対する容量結合比を示していることになる。
【００５７】
例えば、Ｘ＝１００ｎｍ、Ｙ＝１００ｎｍ、Ｚ＝５０ｎｍとした場合、容量カップリングによりメモリゲート電極ＭＧに印加される電圧は、電圧ＶＢＧ×Ｘ／（Ｘ＋Ｙ＋Ｚ）＝電圧ＶＢＧ×０．４となる。さらに、電圧ＶＭＧ＝電圧ＶＢＧとすると、メモリゲート電極ＭＧに印加される電圧は、１．４×ＶＭＧ≒１．５×ＶＭＧとなる。したがって、容量カップリングを使用した場合の昇圧回路からの出力電圧は、容量カップリングを使用しない場合の昇圧回路からの出力電圧に対して、約２／３程度に低減することができる。このことから、本実施の形態１によれば、昇圧回路を小さくすることができるので、不揮発性メモリを形成した半導体チップを充分に縮小化するという顕著な効果を得ることができる。すなわち、本実施の形態１においては、コントロールゲート電極ＣＧの厚さ（Ｙ）、および、ブーストゲート電極ＢＧの厚さ（Ｘ）を、メモリゲート電極ＭＧのゲート長（Ｚ）よりも大きく形成することが効果的である。つまり、Ｘ，Ｙ＞Ｚとすることが望ましい。
【００５８】
以上のように、ブーストゲート電極ＢＧには高電圧が印加されることから、ブーストゲート電極ＢＧとコントロールゲート電極ＣＧの間に形成されている絶縁膜ＩＦ１には充分な絶縁耐性が要求される。したがって、例えば、絶縁膜ＩＦ１の膜厚は、ゲート絶縁膜ＧＯＸ１の膜厚よりも厚くする必要がある。つまり、ゲート絶縁膜ＧＯＸ１は、半導体基板１Ｓとコントロールゲート電極ＣＧの間に形成されているが、コントロールゲート電極ＣＧには１．５Ｖ程度の電圧しか印加されない。これに対し、ブーストゲート電極ＢＧには、例えば、８Ｖ程度の電圧が印加されることから、絶縁膜ＩＦ１に要求される絶縁耐性は、ゲート絶縁膜ＧＯＸ１に要求される絶縁耐性よりも大きくなる。このため、絶縁膜ＩＦ１の膜厚は、ゲート絶縁膜ＧＯＸ１の膜厚よりも厚くする必要があるのである。
【００５９】
さらに、絶縁膜ＩＦ１の膜厚は、ブーストゲート電極ＢＧとメモリゲート電極ＭＧの間に形成されている積層絶縁膜の膜厚以上となっている。なお、絶縁膜ＩＦ１は、例えば、酸化シリコン膜等の絶縁膜から形成されているが、積層絶縁膜と同様に、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の積層の絶縁膜から構成してもよい。
【００６０】
また、ブーストゲート電極ＢＧの厚さ（Ｘ）が厚すぎると、メモリセル内の段差が大きくなることから、ソース領域、ドレイン領域および各ゲート電極に接続するコンタクトホールを形成する際のエッチング制御が困難になるおそれがある。以下に、図２のメモリセル形成領域ＡＲ１のコンタクトホールＣＮＴ１と、引出領域ＡＲ２のコンタクトホールＣＮＴ２、ＣＮＴ３、ＣＮＴ４を参照して説明する。コンタクトホールＣＮＴ１〜ＣＮＴ４は同時に形成するが、コンタクトホールＣＮＴ３が引出電極ＢＧＳ（ブーストゲート電極ＢＧの引出電極）に到達した後も、コンタクトホールＣＮＴ１、ＣＮＴ２、ＣＮＴ４を形成する間はエッチングを続ける必要がある。この時、長いエッチングに耐えられるように、レジストパターンの高さも高くする必要がある。すると、アスペクト比が厳しくなることから、特に、コンタクトホールＣＮＴ１のエッチングが難しくなってしまう。したがって、コンタクトホールＣＮＴ３の深さを、なるべくコンタクトホールＣＮＴ１、ＣＮＴ２、ＣＮＴ４の深さに近づける必要がある。このことから、ブーストゲート電極ＢＧの厚さは、なるべく厚くならないように形成することが望ましい。すなわち、ブーストゲート電極ＢＧの厚さ（Ｘ）は、コントロールゲート電極ＣＧの厚さ（Ｙ）と同じか、あるいは、薄いことが望ましい。以上から、Ｘ、Ｙ＞Ｚの関係を満たすと共に、Ｙ≧Ｘの関係を満たすことが望ましい。
【００６１】
本実施の形態１では、図２に示すように、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧを形成している。したがって、コントロールゲート電極ＣＧに電圧を印加するための引出電極構造を工夫する必要がある。以下では、メモリセルのコントロールゲート電極ＣＧ、ブーストゲート電極ＢＧ、および、メモリゲート電極ＭＧのそれぞれにおける引出電極構造について図２を参照しながら説明する。
【００６２】
図２には引出領域ＡＲ２が図示されている。この引出領域ＡＲ２の構成について説明する。引出領域ＡＲ２において、半導体基板１Ｓ上にはｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上に引出電極ＣＧＳが形成されている。この引出電極ＣＧＳは、メモリセルのコントロールゲート電極ＣＧと同一の膜（ポリシリコン膜ＰＦ１）から構成されており、コントロールゲート電極ＣＧが素子分離領域ＳＴＩ上に延在して引出電極ＣＧＳとなっている。
そして、この引出電極ＣＧＳ上には、絶縁膜ＩＦ１を介して引出電極ＢＧＳが形成されている。この絶縁膜ＩＦ１と引出電極ＢＧＳは、完全に引出電極ＣＧＳを覆うように形成されているのではなく、引出電極ＣＧＳの端部を露出するように形成されている。つまり、引出電極ＣＧＳの端部上には絶縁膜ＩＦ１および引出電極ＢＧＳが形成されておらず階段状になっている。引出電極ＢＧＳは、メモリセルのブーストゲート電極ＢＧと同一の膜（ポリシリコン膜ＰＦ２とコバルトシリサイド膜（シリサイド膜ＣＳ））から構成されており、ブーストゲート電極ＢＧが素子分離領域ＳＴＩ上に延在して引出電極ＢＧＳとなっている。さらに、素子分離領域ＳＴＩ上から引出電極ＣＧＳの端部に乗り上げるように積層絶縁膜が形成されており、この積層絶縁膜上に引出電極ＭＧＳが形成されている。このとき、積層絶縁膜は、絶縁膜ＩＦ２、絶縁膜ＩＦ３および絶縁膜ＩＦ４の積層膜から構成されている。絶縁膜ＩＦ２はメモリセルの電位障壁膜ＥＢ１となる膜であり、絶縁膜ＩＦ３はメモリセルの電荷蓄積膜ＥＣとなる膜である。そして、絶縁膜ＩＦ４はメモリセルの電位障壁膜ＥＢ２となる膜である。引出電極ＭＧＳは、メモリセルのメモリゲート電極ＭＧと同一の膜（ポリシリコン膜ＰＦ３とコバルトシリサイド膜（シリサイド膜ＣＳ））から構成されており、メモリゲート電極ＭＧが素子分離領域ＳＴＩ上に延在して引出電極ＭＧＳとなっている。
【００６３】
このように構成されている引出電極ＢＧＳと引出電極ＭＧＳの側壁にはサイドウォールＳＷが形成されている。
【００６４】
さらに、引出領域ＡＲ２において、引出電極ＣＧＳ、引出電極ＢＧＳおよび引出電極ＭＧＳを覆うように窒化シリコン膜ＳＮ１および酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、まず、コンタクト層間絶縁膜ＣＩＬを貫通して引出電極ＣＧＳの端部と接続するコンタクトホールＣＮＴ２が形成されている。このコンタクトホールＣＮＴ２の内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴ２を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴ２にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ２が形成されている。つまり、引出電極ＣＧＳは、プラグＰＬＧ２と電気的に接続されていることになる。このとき、引出電極ＣＧＳの端部にはコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されており、このコバルトシリサイド膜（シリサイド膜ＣＳ）上にプラグＰＬＧ２が接続している。つまり、本実施の形態１では、メモリセルにおいて、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧが形成されているため、コントロールゲート電極ＣＧの表面にコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されていない。しかし、引出領域ＡＲ２では、コントロールゲート電極ＣＧと電気的に接続されている引出電極ＣＧＳの端部上に引出電極ＢＧＳが形成されていないため、引出電極ＣＧＳの端部にコバルトシリサイド膜（シリサイド膜ＣＳ）を形成することができる。この結果、引出電極ＣＧＳとプラグＰＬＧ２との接触抵抗を低減することができる。
【００６５】
次に、コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して引出電極ＢＧＳと接続するコンタクトホールＣＮＴ３が形成されている。このコンタクトホールＣＮＴ３の内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴ３を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴ３にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ３が形成されている。つまり、引出電極ＢＧＳは、プラグＰＬＧ３と電気的に接続されていることになる。
【００６６】
さらに、コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して引出電極ＭＧＳと接続するコンタクトホールＣＮＴ４が形成されている。このコンタクトホールＣＮＴ４の内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴ４を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴ４にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ４が形成されている。つまり、引出電極ＭＧＳは、プラグＰＬＧ４と電気的に接続されていることになる。
【００６７】
コンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧ２〜プラグＰＬＧ４と電気的に接続されるようになっている。
【００６８】
このように本実施の形態１では、コントロールゲート電極ＣＧは、引出電極ＣＧＳを介してプラグＰＬＧ２と接続されており、プラグＰＬＧ２上の配線Ｌ１からコントロールゲート電極ＣＧに電圧を供給できるようになっている。同様に、ブーストゲート電極ＢＧは、引出電極ＢＧＳを介してプラグＰＬＧ３と接続されており、プラグＰＬＧ３上の配線Ｌ１からブーストゲート電極ＢＧに電圧を供給できるようになっている。また、メモリゲート電極ＭＧは、引出電極ＭＧＳを介してプラグＰＬＧ４と接続されており、プラグＰＬＧ４上の配線Ｌ１からメモリゲート電極ＭＧに電圧を供給できるようになっている。
【００６９】
続いて、メモリセルのコンロールゲート電極ＣＧ、ブーストゲート電極ＢＧ、および、メモリゲート電極ＭＧのそれぞれにおける引出電極構造の他の一例について図５を参照しながら説明する。図５は、複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成を示す平面図である。図５において、例えば、半導体基板に６つの素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上を通ってＹ方向に延在する４本のコントロールゲート電極ＣＧとブーストゲート電極ＢＧが形成されている。このとき、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧが形成されている。そして、コントロールゲート電極ＣＧとブーストゲート電極ＢＧの側壁にメモリゲート電極ＭＧが形成されており、メモリゲート電極ＭＧもＹ方向に延在している。さらに、半導体基板には、ソース領域ＳＲとドレイン領域ＤＲが形成されている。
【００７０】
このように構成されている不揮発性メモリにおいて、図５の上端部でコントロールゲート電極ＣＧにプラグが接続している。つまり、図５の上端部では、コントロールゲート電極ＣＧ上のブーストゲート電極が除去されて、コントロールゲート電極ＣＧが露出している。これにより、コントロールゲート電極ＣＧとプラグとを接続することができる。一方、図５の下端部では、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧが形成されており、このブーストゲート電極ＢＧにプラグが接続している。さらに、メモリゲート電極ＭＧの端部において、メモリゲート電極ＭＧにプラグが接続している。また、ソース領域ＳＲおよびドレイン領域ＤＲもプラグと接続されている。以上のことから、この例においても、メモリセルのコンロールゲート電極ＣＧ、ブーストゲート電極ＢＧ、および、メモリゲート電極ＭＧのそれぞれに電圧を印加できるようになっていることがわかる。
【００７１】
次に、容量素子形成領域ＡＲ３に形成されている積層容量素子の構成について図２を参照しながら説明する。図２の容量素子形成領域ＡＲ３において、半導体基板１Ｓ上にはｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上に下部電極ＢＥが形成されている。この下部電極ＢＥは、ポリシリコン膜ＰＦ１から形成されている。したがって、下部電極ＢＥは、メモリセル形成領域ＡＲ１に形成されているコントロールゲート電極ＣＧと同一の膜から形成されていることになる。次に、下部電極ＢＥ上には絶縁膜ＩＦ１が形成されており、この絶縁膜ＩＦ１上に中間電極ＭＥが形成されている。この中間電極ＭＥは、ポリシリコン膜ＰＦ２から形成されている。したがって、中間電極ＭＥは、メモリセル形成領域ＡＲ１に形成されているブーストゲート電極ＢＧと同一の膜から形成されていることになる。このように構成されている下部電極ＢＥと、容量絶縁膜となる絶縁膜ＩＦ１と、中間電極ＭＥにより第１容量素子が構成される。
【００７２】
さらに、中間電極ＭＥを覆う素子分離領域ＳＴＩ上には積層絶縁膜が形成されており、この積層絶縁膜上に上部電極ＵＥが形成されている。この上部電極ＵＥは、ポリシリコン膜ＰＦ３とコバルトシリサイド膜（シリサイド膜ＣＳ）から形成されている。したがって、上部電極ＵＥは、メモリセル形成領域ＡＲ１に形成されているメモリゲート電極ＭＧと同一の膜から形成されていることになる。なお、上部電極ＵＥの側壁にはサイドウォールＳＷが形成されている。また、積層絶縁膜は、絶縁膜ＩＦ２と、絶縁膜ＩＦ３と、絶縁膜ＩＦ４から構成されている。絶縁膜ＩＦ２はメモリセルの電位障壁膜ＥＢ１となる膜であり、絶縁膜ＩＦ３はメモリセルの電荷蓄積膜ＥＣとなる膜である。そして、絶縁膜ＩＦ４はメモリセルの電位障壁膜ＥＢ２となる膜である。
【００７３】
このように構成されている中間電極ＭＥと、容量絶縁膜となる積層絶縁膜と、上部電極ＵＥにより第２容量素子が構成される。これにより、容量素子形成領域ＡＲ３では、第１容量素子と第２容量素子からなる積層容量素子が形成されていることになる。
【００７４】
本実施の形態１では、メモリセル形成領域ＡＲ１のメモリセルにブーストゲート電極ＢＧを形成している。このため、コントロールゲート電極ＣＧを形成するポリシリコン膜ＰＦ１と、ブーストゲート電極ＢＧを形成するポリシリコン膜ＰＦ２と、メモリゲート電極ＭＧを形成するポリシリコン膜ＰＦ３が必要となる。このことから、容量素子形成領域ＡＲ３においても、これらのポリシリコン膜ＰＦ１〜ＰＦ３を利用して、積層容量素子を形成することができる。つまり、ブーストゲート電極ＢＧを形成しない場合、ポリシリコン膜ＰＦ２は不要となるため、容量素子として、コントロールゲート電極ＣＧを形成するポリシリコン膜ＰＦ１と、メモリゲート電極ＭＧを形成するポリシリコン膜ＰＦ３だけを利用することになる。このとき、容量素子形成領域ＡＲ３に形成される容量素子は、コントロールゲート電極ＣＧと同層の下部電極ＢＥと、積層絶縁膜と、メモリゲート電極ＭＧと同層の上部電極ＵＥからなる単層の容量素子となる。
【００７５】
これに対し、ブーストゲート電極ＢＧを形成する場合、コントロールゲート電極ＣＧを形成するポリシリコン膜ＰＦ１と、ブーストゲート電極ＢＧを形成するポリシリコン膜ＰＦ２と、メモリゲート電極ＭＧを形成するポリシリコン膜ＰＦ３が必要となる。このため、容量素子として、コントロールゲート電極ＣＧを形成するポリシリコン膜ＰＦ１と、メモリゲート電極ＭＧを形成するポリシリコン膜ＰＦ３だけでなく、ブーストゲート電極ＢＧを形成するポリシリコン膜ＰＦ２も利用することができる。このとき、容量素子形成領域ＡＲ３に形成される容量素子は、コントロールゲート電極ＣＧと同層の下部電極ＢＥと絶縁膜ＩＦ１とブーストゲート電極ＢＧと同層の中間電極ＭＥとからなる第１容量素子と、この中間電極ＭＥと積層絶縁膜とメモリゲート電極ＭＧと同層の上部電極ＵＥとからなる第２容量素子となる。このように本実施の形態１では、メモリセル形成領域ＡＲ１にブーストゲート電極ＢＧを形成することを利用して、容量素子形成領域ＡＲ３に積層容量素子を形成することができる。
【００７６】
次に、容量素子形成領域ＡＲ３に形成されている積層容量素子のそれぞれの電極における引出電極構造について図６〜図８を参照しながら説明する。
【００７７】
図６は、積層容量素子を上から見た平面図である。図６に示すように、半導体基板には、矩形形状の下部電極ＢＥと中間電極ＭＥと上部電極ＵＥが形成されている。このとき、下部電極ＢＥにはプラグＰＬＧ（Ｂ）が接続されており、中間電極ＭＥにはプラグＰＬＧ（Ｍ）が接続されている。また、上部電極ＵＥにはプラグＰＬＧ（Ｕ）が接続されている。
【００７８】
図７は、図６のＡ−Ａ線で切断した断面図である。図７において、半導体基板１Ｓ上にはｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上に下部電極ＢＥが形成されている。この下部電極ＢＥは、ポリシリコン膜ＰＦ１から形成されている。次に、下部電極ＢＥ上には絶縁膜ＩＦ１が形成されており、この絶縁膜ＩＦ１上に中間電極ＭＥが形成されている。この中間電極ＭＥは、ポリシリコン膜ＰＦ２から形成されている。
【００７９】
さらに、中間電極ＭＥを覆う素子分離領域ＳＴＩ上には積層絶縁膜が形成されており、この積層絶縁膜上に上部電極ＵＥが形成されている。この上部電極ＵＥは、ポリシリコン膜ＰＦ３とコバルトシリサイド膜（シリサイド膜ＣＳ）から形成されている。なお、上部電極ＵＥの側壁にはサイドウォールＳＷが形成されている。また、積層絶縁膜は、絶縁膜ＩＦ２と、絶縁膜ＩＦ３と、絶縁膜ＩＦ４から構成されている。
【００８０】
次に、上部電極ＵＥを覆うように窒化シリコン膜ＳＮ１および酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、まず、コンタクト層間絶縁膜ＣＩＬを貫通して、素子分離領域ＳＴＩ上に形成された上部電極ＵＥ（引出領域）と接続するコンタクトホールが形成されている。このコンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ（Ｕ）が形成されている。つまり、上部電極ＵＥ（引出領域）は、プラグＰＬＧ（Ｕ）と電気的に接続されていることになる。このとき、上部電極ＵＥ（引出領域）にはコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されており、このコバルトシリサイド膜（シリサイド膜ＣＳ）上にプラグＰＬＧ（Ｕ）が接続している。
【００８１】
続いて、図８は、図６のＢ−Ｂ線で切断した断面図である。図８において、半導体基板１Ｓ上にはｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上に下部電極ＢＥが形成されている。この下部電極ＢＥは、ポリシリコン膜ＰＦ１から形成されている。
【００８２】
そして、下部電極ＢＥの端部に乗り上げるように絶縁膜ＩＦ１が形成されており、この絶縁膜ＩＦ１上に中間電極ＭＥが形成されている。この中間電極ＭＥは、ポリシリコン膜ＰＦ２から形成されている。
【００８３】
下部電極ＢＥに乗り上げた中間電極ＭＥ上には、積層絶縁膜が形成されており、この積層絶縁膜上に上部電極ＵＥが形成されている。この上部電極ＵＥは、ポリシリコン膜ＰＦ３とコバルトシリサイド膜（シリサイド膜ＣＳ）から形成されている。なお、上部電極ＵＥおよび中間電極ＭＥの側壁にはサイドウォールＳＷが形成されている。また、積層絶縁膜は、絶縁膜ＩＦ２と、絶縁膜ＩＦ３と、絶縁膜ＩＦ４から構成されている。
【００８４】
上部電極ＵＥ、中間電極ＭＥおよび下部電極ＢＥを覆うように窒化シリコン膜ＳＮ１および酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、まず、コンタクト層間絶縁膜ＣＩＬを貫通して、素子分離領域ＳＴＩ上に形成された下部電極ＢＥ（引出領域）と接続するコンタクトホールが形成されている。このコンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ（Ｂ）が形成されている。つまり、下部電極ＢＥ（引出領域）は、プラグＰＬＧ（Ｂ）と電気的に接続されていることになる。このとき、下部電極ＢＥ（引出領域）にはコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されており、このコバルトシリサイド膜（シリサイド膜ＣＳ）上にプラグＰＬＧ（Ｂ）が接続している。
【００８５】
さらに、コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して、素子分離領域ＳＴＩ上に形成された中間電極ＭＥ（引出領域）と接続するコンタクトホールが形成されている。このコンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ（Ｍ）が形成されている。つまり、中間電極ＭＥ（引出領域）は、プラグＰＬＧ（Ｍ）と電気的に接続されていることになる。このとき、中間電極ＭＥ（引出領域）にはコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されており、このコバルトシリサイド膜（シリサイド膜ＣＳ）上にプラグＰＬＧ（Ｍ）が接続している。
【００８６】
このようにして、積層容量素子の下部電極ＢＥ、中間電極ＭＥおよび上部電極ＵＥのそれぞれに電圧を印加できるようになっていることがわかる。
【００８７】
次に、周辺回路形成領域ＡＲ４に形成されているＭＩＳＦＥＴの構成について図２を参照しながら説明する。周辺回路形成領域ＡＲ４とは周辺回路が形成されている領域を示している。具体的に、不揮発性メモリ（不揮発性半導体記憶装置）は、メモリセルがアレイ状（行列状）に形成されたメモリセル形成領域ＡＲ１と、このメモリセル形成領域ＡＲ１に形成されているメモリセルを制御する周辺回路が形成された周辺回路形成領域ＡＲ４から構成されている。そして、この周辺回路形成領域ＡＲ４に形成された周辺回路には、メモリセルのコントロールゲート電極ＣＧなどに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路（昇圧回路を含む）などから構成されている。したがって、図２に示す周辺回路形成領域ＡＲ４には、例えば、ワードドライバ、センスアンプあるいは制御回路（昇圧回路を含む）などを構成するＭＩＳＦＥＴが図示されている。以下に、この周辺回路を構成するｎチャネル型ＭＩＳＦＥＴについて説明する。
【００８８】
図２に示すように、周辺回路形成領域ＡＲ４では、半導体基板１Ｓ上にウェル分離層ＮＩＳＯ（ｎ型半導体領域）が形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ２が形成されている。ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００８９】
次に、ｐ型ウェルＰＷＬ２（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、例えば、ポリシリコン膜ＰＦ１とこのポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜（シリサイド膜ＣＳ）から形成されている。ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１には、ゲート電極Ｇ１の空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極Ｇ１の一部を構成するコバルトシリサイド膜（シリサイド膜ＣＳ）はゲート電極Ｇ１の低抵抗化のために形成されている。
【００９０】
ゲート電極Ｇ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極Ｇ１に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＮＲ２が形成されている。この深い高濃度不純物拡散領域ＮＲ２もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲ２の表面には低抵抗化のためのコバルトシリサイド膜（シリサイド膜ＣＳ）が形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりドレイン領域が形成される。このようにして、周辺回路形成領域ＡＲ４にｎチャネル型ＭＩＳＦＥＴが形成されている。
【００９１】
なお、周辺回路形成領域ＡＲ４には、ｐチャネル型ＭＩＳＦＥＴも形成されており、このｐチャネル型ＭＩＳＦＥＴの構成は、ｎチャネル型ＭＩＳＦＥＴを構成する半導体領域の導電型を逆にしたものである。
【００９２】
続いて、周辺回路形成領域ＡＲ４に形成されているＭＩＳＦＥＴと接続する配線構造について説明する。ＭＩＳＦＥＴ上には、ＭＩＳＦＥＴを覆うように窒化シリコン膜ＳＮ１と、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜（シリサイド膜ＣＳ）に達するコンタクトホールＣＮＴ５が形成されている。コンタクトホールＣＮＴ５の内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴ５を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴ５にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ５が形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧ５と電気的に接続されるようになっている。
【００９３】
このように周辺回路形成領域ＡＲ４に形成されているＭＩＳＦＥＴのゲート電極Ｇ１は、メモリセル形成領域ＡＲ１に形成されているメモリセルのコントロールゲート電極ＣＧと同一のポリシリコン膜ＰＦ１から形成されている。つまり、ＭＩＳＦＥＴのゲート電極Ｇ１とコントロールゲート電極ＣＧとは同層で形成されている。したがって、ＭＩＳＦＥＴのゲート電極Ｇ１の高さと、コントロールゲート電極ＣＧの高さは同一となっている。
【００９４】
ここで、本実施の形態１では、容量カップリングを利用するため、コントロールゲート電極ＣＧの上部にブーストゲート電極ＢＧを形成しているが、このブーストゲート電極ＢＧを形成することにより、別の効果も奏する。この効果について説明する。
【００９５】
後述の製造方法において詳細に記載するが、例えば、ブーストゲート電極ＢＧを形成しない場合、メモリセルのメモリゲート電極ＭＧは、コントロールゲート電極ＣＧの側壁に形成される。このとき、コントロールゲート電極ＣＧの高さは、周辺回路形成領域ＡＲ４に形成されているＭＩＳＦＥＴのゲート電極Ｇ１と同じ高さになっている。近年では、ＭＩＳＦＥＴの微細化が進んでおり、ＭＩＳＦＥＴのゲート電極Ｇ１の高さも低くなってきている。したがって、このＭＩＳＦＥＴのゲート電極Ｇ１と同層で形成されているメモリセルのコントロールゲート電極ＣＧの高さも低くなる。この場合、コントロールゲート電極ＣＧの側壁にメモリゲート電極ＭＧが作りにくくなるのである。つまり、コントロールゲート電極ＣＧの高さが低くなると、このコントロールゲート電極ＣＧの側壁にサイドウォールが作りにくくなるのである。すなわち、メモリゲート電極ＭＧはポリシリコン膜ＰＦ３を異方性エッチングで形成しているため、コントロールゲート電極ＣＧの高さが低いと、メモリゲート電極ＭＧの高さ、および、ゲート長方向の長さも小さくなってしまう。すると、本来メモリゲート電極ＭＧに必要なゲート長を確保することができなくなってしまう。
【００９６】
これに対し、本実施の形態１では、コントロールゲート電極ＣＧの上部にブーストゲート電極ＢＧを形成しており、このコントロールゲート電極ＣＧとブーストゲート電極ＢＧの側壁にサイドウォール状のメモリゲート電極ＭＧを形成している。すなわち、本実施の形態１では、コントロールゲート電極ＣＧの高さとブーストゲート電極ＢＧの高さを合わせた高さの側壁を利用してメモリゲート電極ＭＧを形成することができるのである。これにより、本実施の形態１では、サイドウォール形状のメモリゲート電極ＭＧを加工しやすいという利点がある。つまり、本実施の形態１で形成するブーストゲート電極ＢＧは、容量カップリングに使用するという本来の目的の他に、サイドウォール形状のメモリゲート電極ＭＧを加工しやすくするという副次的な効果も奏するのである。すなわち、本実施の形態１では、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧを形成することで、メモリゲート電極ＭＧのゲート長を確保できるようにしている。これにより、不揮発性メモリの信頼性を確保することができる。
【００９７】
本実施の形態１における半導体装置は上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極ＣＧに印加する電圧を電圧ＶＣＧ、メモリゲート電極ＭＧに印加する電圧を電圧ＶＭＧ、ブーストゲート電極ＢＧに印加する電圧を電圧ＶＢＧとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧を電圧ＶＳ、電圧ＶＤとしている。電荷蓄積膜ＥＣである窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００９８】
まず、書き込み動作について説明する。図９は、複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成を示す平面図であり、メモリセルＳＬおよびメモリセルＡ〜メモリセルＣが示されている。ここで、メモリセルＳＬが書き込みの対象となっている選択メモリセルを示しており、メモリセルＡ〜メモリセルＣは書き込み対象とはなっていない非選択メモリセルを示している。
【００９９】
図１０は、メモリセルＳＬおよびメモリセルＡ〜メモリセルＣに印加する電圧条件を示す表である。メモリセルＳＬおよびメモリセルＡ〜メモリセルＣにおいて、ブーストゲート電極ＢＧ、メモリゲート電極ＭＧおよびソース領域ＳＲは、それぞれ電気的に接続されており、電圧ＶＢＧは８Ｖ、電圧ＶＭＧは８Ｖ、電圧ＶＳは５Ｖとなっている。一方、メモリセルＳＬおよびメモリセルＡ〜メモリセルＣにおいて、コントロールゲート電極ＣＧとドレイン領域ＤＲには異なる電圧が印加されるようになっている。具体的に、メモリセルＳＬとメモリセルＡのコントロールゲート電極ＣＧには１Ｖが印加され、メモリセルＢとメモリセルＣのコントロールゲート電極ＣＧには０Ｖが印加されている。さらに、メモリセルＳＬとメモリセルＢのドレイン領域ＤＲには０．５Ｖが印加され、メモリセルＡとメモリセルＣのドレイン領域ＤＲには１．５Ｖが印加されている。この図１０に示す電圧条件により、メモリセルＳＬが選択され、その他のメモリセルＡ〜メモリセルＣが非選択となる。
【０１００】
書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。本明細書では、書き込み動作時に高電圧を印加する半導体領域をソース領域と呼び、書き込み動作時に低電圧を印加する半導体領域をドレイン領域と統一して呼ぶことにする。
【０１０１】
まず、容量カップリングを使用してメモリゲート電極ＭＧに印加する電圧ＶＭＧを昇圧する。具体的に、図３に示すように、時間ｔ１において、メモリゲート電極ＭＧに８Ｖを印加する。このとき、ブーストゲート電極ＢＧには０Ｖが印加されたままである。その後、時間ｔ１後、メモリゲート電極ＭＧをフローティング状態とする。そして、時間ｔ２において、ブーストゲート電極ＢＧに８Ｖを印加する。すなわち、時間ｔ２において、ブーストゲート電極ＢＧの電圧が０Ｖから８Ｖに変化する。すると、フローティング状態にあるメモリゲート電極ＭＧの電圧が容量カップリングにより、例えば、１１．２Ｖに上昇する。このようにして、メモリゲート電極ＭＧに印加される電圧を容量カップリングにより昇圧することができる。
【０１０２】
続いて、ソース領域ＳＲに印加する電圧ＶＳとドレイン領域ＤＲに印加する電圧ＶＤの間に電位差を与えることにより、ソース領域ＳＲとドレイン領域ＤＲとの間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域ＳＲとドレイン領域ＤＲとの間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（ＶＭＧ＝１１．２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにしてメモリセルＳＬへの書き込み動作が行なわれる。
【０１０３】
次に、異なる構成での書き込み動作について説明する。図１１は、複数のメモリセル形成領域と複数の引出領域を含む不揮発性メモリのレイアウト構成を示す平面図であり、メモリセルＳＬおよびメモリセルＡ〜メモリセルＧが示されている。ここで、メモリセルＳＬが書き込みの対象となっている選択メモリセルを示しており、メモリセルＡ〜メモリセルＧは書き込み対象とはなっていない非選択メモリセルを示している。ここで、図１１では、図９と異なり、メモリセルＳＬ、メモリセルＡ、メモリセルＦ、メモリセルＧのメモリゲート電極ＭＧと、メモリセルＢ〜メモリセルＥのメモリゲート電極ＭＧが互いに分離されており、異なる電圧を印加することができるようになっている。
【０１０４】
図１２は、メモリセルＳＬおよびメモリセルＡ〜メモリセルＧに印加する電圧条件を示す表である。メモリセルＳＬおよびメモリセルＡ〜メモリセルＧにおいて、ブーストゲート電極ＢＧおよびソース領域ＳＲは、それぞれ電気的に接続されており、電圧ＶＢＧは８Ｖ、電圧ＶＳは５Ｖとなっている。一方、メモリセルＳＬおよびメモリセルＡ〜メモリセルＧにおいて、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧとドレイン領域ＤＲには異なる電圧が印加されるようになっている。具体的に、メモリセルＳＬ、メモリセルＡ、メモリセルＦ、メモリセルＧのメモリゲート電極ＭＧには、８Ｖが印加され、メモリセルＢ〜メモリセルＥのメモリゲート電極ＭＧには３．５Ｖが印加される。このように非選択メモリセルであるメモリセルＢ〜メモリセルＥのメモリゲート電極ＭＧに印加する電圧を低くすることにより、非選択メモリセルへの誤書き込み（ディスターブ）を抑制することができる。
【０１０５】
また、メモリセルＳＬとメモリセルＡのコントロールゲート電極ＣＧには１Ｖが印加され、メモリセルＢ〜メモリセルＧのコントロールゲート電極ＣＧには０Ｖが印加されている。さらに、メモリセルＳＬとメモリセルＢとメモリセルＤとメモリセルＦのドレイン領域ＤＲには０．５Ｖが印加され、メモリセルＡとメモリセルＣとメモリセルＥとメモリセルＧのドレイン領域ＤＲには１．５Ｖが印加されている。この図１２に示す電圧条件により、メモリセルＳＬが選択され、その他のメモリセルＡ〜メモリセルＧが非選択となる。
【０１０６】
まず、この書き込み動作では、容量カップリングを使用してメモリゲート電極ＭＧに印加する電圧ＶＭＧを昇圧する。具体的に、図３に示すように、時間ｔ１において、メモリゲート電極ＭＧに８Ｖを印加する。このとき、ブーストゲート電極ＢＧには０Ｖが印加されたままである。その後、時間ｔ１後、メモリゲート電極ＭＧをフローティング状態とする。そして、時間ｔ２において、ブーストゲート電極ＢＧに８Ｖを印加する。すなわち、時間ｔ２において、ブーストゲート電極ＢＧの電圧が０Ｖから８Ｖに変化する。すると、フローティング状態にあるメモリゲート電極ＭＧの電圧が容量カップリングにより、例えば、１１．２Ｖに上昇する。このようにして、メモリゲート電極ＭＧに印加される電圧を容量カップリングにより昇圧することができる。
【０１０７】
なお、メモリセルＢ〜メモリセルＥのメモリゲート電極ＭＧはフローティング状態とされずに３．５Ｖが印加されたままであり、容量カップリングが生じない。したがって、非選択メモリセルであるメモリセルＢ〜メモリセルＥのメモリゲート電極ＭＧに印加される電圧ＶＭＧを低くすることができるので、誤書き込み（ディスターブ）を抑制することができる。
【０１０８】
続いて、ソース領域ＳＲに印加する電圧ＶＳとドレイン領域ＤＲに印加する電圧ＶＤの間に電位差を与えることにより、ソース領域ＳＲとドレイン領域ＤＲとの間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域ＳＲとドレイン領域ＤＲとの間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（ＶＭＧ＝１１．２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにしてメモリセルＳＬへの書き込み動作が行なわれる。
【０１０９】
続いて、消去動作について説明する。消去動作は、例えば、トンネル電流を使用したＦＮ消去や、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。
【０１１０】
図１３は、消去動作時における電圧条件を示す表である。図１３では、ＦＮ消去での動作条件とＢＴＢＴ消去での動作条件が示されている。
【０１１１】
ＦＮ消去の動作について説明する。具体的に、図１３に示すように、ブーストゲート電極ＢＧには１０Ｖが印加され、メモリゲート電極ＭＧには、１０Ｖが印加される。また、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲには０Ｖが印加される。
【０１１２】
まず、容量カップリングを使用してメモリゲート電極ＭＧに印加する電圧ＶＭＧを昇圧する。具体的に、図１４に示すように、時間ｔ１において、メモリゲート電極ＭＧに１０Ｖを印加する。このとき、ブーストゲート電極ＢＧには０Ｖが印加されたままである。その後、時間ｔ１後、メモリゲート電極ＭＧをフローティング状態とする。そして、時間ｔ２において、ブーストゲート電極ＢＧに１０Ｖを印加する。すなわち、時間ｔ２において、ブーストゲート電極ＢＧの電圧が０Ｖから１０Ｖに変化する。すると、フローティング状態にあるメモリゲート電極ＭＧの電圧が容量カップリングにより、例えば、１４Ｖに上昇する。このようにして、メモリゲート電極ＭＧに印加される電圧を容量カップリングにより昇圧することができる。
【０１１３】
その後、メモリゲート電極ＭＧに印加されている電圧（１４Ｖ）によって、電荷蓄積膜に蓄積されている電子が電位障壁膜をトンネルして（ＦＮトンネル電流）、メモリゲート電極ＭＧへ引き抜かれる。これにより、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【０１１４】
次に、ＢＴＢＴ消去の動作について説明する。具体的に、図１３に示すように、ブーストゲート電極ＢＧには０Ｖが印加され、メモリゲート電極ＭＧには、−６Ｖが印加される。また、ソース領域ＳＲには６Ｖが印加され、コントロールゲート電極ＣＧには０Ｖが印加される。ドレイン領域ＤＲには１．５Ｖが印加される。
【０１１５】
これにより、ソース領域ＳＲとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域端部においてバンド間トンネリング現象でホットホールが生成する。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、電荷蓄積膜である窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【０１１６】
最後に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶＤをＶｄｄ（１Ｖ）、ソース領域に印加する電圧ＶＳを０Ｖ、コントロールゲート電極ＣＧに印加する電圧ＶＣＧをＶｄｄ（１．５Ｖ）、メモリゲート電極ＭＧに印加する電圧ＶＭＧを０Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧ＶＤとソース領域に印加する電圧ＶＳを入れ替え、それぞれ０Ｖ、１Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【０１１７】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【０１１８】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。図１５〜図２３は、本実施の形態１における半導体装置の製造工程を説明する断面図であり、図１５〜図２３では、それぞれメモリセル形成領域ＡＲ１、引出領域ＡＲ２、容量素子形成領域ＡＲ３および周辺回路形成領域ＡＲ４が示されている。
【０１１９】
まず、図１５に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に絶縁膜（酸化シリコン膜等）を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ絶縁膜（酸化シリコン膜等）を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１２０】
続いて、周辺回路形成領域ＡＲ４の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。その後、半導体基板１Ｓに不純物を導入することにより、メモリセル形成領域ＡＲ１にｐ型ウェルＰＷＬ１を形成し、周辺回路形成領域ＡＲ４にｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１およびｐ型ウェルＰＷＬ２は、例えば、ボロン（ホウ素）などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１２１】
次に、図１６に示すように、メモリセル形成領域ＡＲ１の半導体基板１Ｓ上にゲート絶縁膜ＧＯＸ１を形成し、周辺回路形成領域ＡＲ４の半導体基板１Ｓ上にゲート絶縁膜ＧＯＸ２を形成する。ゲート絶縁膜ＧＯＸ１やゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸ１やゲート絶縁膜ＧＯＸ２は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸ１やゲート絶縁膜ＧＯＸ２を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１、ＧＯＸ２を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１２２】
また、ゲート絶縁膜ＧＯＸ１やゲート絶縁膜ＧＯＸ２は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１、ＧＯＸ２として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１２３】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１２４】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１２５】
続いて、半導体基板１Ｓの主面の全面にポリシリコン膜ＰＦ１を形成する。具体的に、メモリセル形成領域ＡＲ１では、ゲート絶縁膜ＧＯＸ１上にポリシリコン膜ＰＦ１が形成され、引出領域ＡＲ２では、素子分離領域ＳＴＩ上にポリシリコン膜ＰＦ１が形成される。さらに、容量素子形成領域ＡＲ３では、素子分離領域ＳＴＩ上にポリシリコン膜ＰＦ１が形成され、周辺回路形成領域ＡＲ４では、ゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦ１が形成される。
【０１２６】
その後、ポリシリコン膜ＰＦ１上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上にポリシリコン膜ＰＦ２を形成する。絶縁膜ＩＦ１は、例えば、酸化シリコン膜等の絶縁膜から形成することができるが、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層の絶縁膜（ＯＮＯ膜）から形成してもよい。
【０１２７】
次に、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１を順次加工する。具体的に、メモリセル形成領域ＡＲ１では、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１、ポリシリコン膜ＰＦ１を加工することにより、ポリシリコン膜ＰＦ２からなるブーストゲート電極ＢＧと、ポリシリコン膜ＰＦ１よりなるコントロールゲート電極ＣＧを形成する。また、引出領域ＡＲ２でも、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１を加工する。このとき、ポリシリコン膜ＰＦ１を加工することにより、引出電極ＣＧＳが形成される。さらに、容量素子形成領域ＡＲ３では、ポリシリコン膜ＰＦ２を加工して中間電極ＭＥを形成し、ポリシリコン膜ＰＦ１を加工して下部電極ＢＥを形成する。この下部電極ＢＥと中間電極ＭＥに挟まれた絶縁膜ＩＦ１が容量絶縁膜となる。一方、周辺回路形成領域ＡＲ４では、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１の加工は行なわない。これにより、周辺回路形成領域ＡＲ４では、ポリシリコン膜ＰＦ１、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ２が堆積したままの状態で残存することになる。
【０１２８】
続いて、図１８に示すように、さらに、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２と絶縁膜ＩＦ１を加工する。具体的に、引出領域ＡＲ２において、引出電極ＣＧＳ上に形成されている絶縁膜ＩＦ１とポリシリコン膜ＰＦ２を加工して引出電極ＢＧＳを形成する。このとき、引出電極ＢＧＳの下層に形成されている引出電極ＣＧＳの端部が露出する。また、周辺回路形成領域ＡＲ４に形成されているポリシリコン膜ＰＦ２と絶縁膜ＩＦ１は除去される。
【０１２９】
その後、図１９に示すように、半導体基板１Ｓの全面に後述する電位障壁膜ＥＢ１となる絶縁膜として絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上に後述する電荷蓄積膜ＥＣとなる絶縁膜として絶縁膜ＩＦ３を形成する。そして、絶縁膜ＩＦ３上に後述する電位障壁膜ＥＢ２となる絶縁膜として絶縁膜ＩＦ４を形成し、この絶縁膜ＩＦ４上にポリシリコン膜ＰＦ３を形成する。例えば、絶縁膜ＩＦ２は酸化シリコン膜から形成されており、例えば、熱酸化法やＩＳＳＧ酸化法を使用して形成することができる。絶縁膜ＩＦ３は、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。絶縁膜ＩＦ４は酸化シリコン膜から形成されており、例えば、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ３は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１３０】
具体的に、メモリセル形成領域ＡＲ１においては、半導体基板１Ｓ上に形成されたコントロールゲート電極ＣＧおよびブーストゲート電極ＢＧを覆うように、絶縁膜ＩＦ２〜絶縁膜ＩＦ４とポリシリコン膜ＰＦ３が形成される。また、引出領域ＡＲ２においては、素子分離領域ＳＴＩ上に形成された引出電極ＣＧＳと引出電極ＢＧＳを覆うように、絶縁膜ＩＦ２〜絶縁膜ＩＦ４とポリシリコン膜ＰＦ３が形成される。さらに、容量素子形成領域ＡＲ３においては、下部電極ＢＥと中間電極ＭＥを覆うように、絶縁膜ＩＦ２〜絶縁膜ＩＦ４とポリシリコン膜ＰＦ３が形成される。一方、周辺回路形成領域ＡＲ４においては、ポリシリコン膜ＰＦ１上に絶縁膜ＩＦ２〜ＩＦ４とポリシリコン膜ＰＦ３が形成される。
【０１３１】
次に、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ３と絶縁膜ＩＦ２〜絶縁膜ＩＦ４を加工する。具体的に、メモリセル形成領域ＡＲ１では、異方性エッチングを使用することにより、半導体基板１Ｓ上に形成されているポリシリコン膜ＰＦ３を加工する。これにより、コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ３が残存する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域ＡＲ１において、コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ３を除去する。これにより、コントロールゲート電極ＣＧとブーストゲート電極ＢＧの片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ３が残存する。さらに、露出している積層絶縁膜（絶縁膜ＩＦ２、絶縁膜ＩＦ３、絶縁膜ＩＦ４）を除去することにより、コントロールゲート電極ＣＧとブーストゲート電極ＢＧの片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層絶縁膜は、絶縁膜ＩＦ２〜絶縁膜ＩＦ４からなるが、例えば、絶縁膜ＩＦ２が電位障壁膜ＥＢ１となり、絶縁膜ＩＦ３が電荷蓄積膜ＥＣとなる。さらに、絶縁膜ＩＦ４が電位障壁膜ＥＢ２となる。
【０１３２】
また、引出領域ＡＲ２においては、引出電極ＣＧＳの端部に一部が乗り上げるように絶縁膜ＩＦ２〜絶縁膜ＩＦ４とポリシリコン膜ＰＦ３を加工する。これにより、一部が素子分離領域ＳＴＩ上に形成され、かつ、一部が引出電極ＣＧＳの端部に乗り上げた引出電極ＭＧＳを形成することができる。
【０１３３】
このとき、サイドウォール形状のメモリゲート電極ＭＧのゲート長は、コントロールゲート電極ＣＧとブーストゲート電極ＢＧの高さに依存している。例えば、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧが形成されていない場合、メモリゲート電極ＭＧはコントロールゲート電極ＣＧの側壁に形成される。しかし、メモリゲート電極ＭＧはポリシリコン膜ＰＦ３を異方性エッチングで形成しているため、コントロールゲート電極ＣＧの高さが低いと、メモリゲート電極ＭＧの高さ、および、ゲート長方向の長さも小さくなってしまう。すると、本来メモリゲート電極ＭＧに必要なゲート長を確保することができなくなってしまう。このことから、本実施の形態１では、コントロールゲート電極ＣＧ上にブーストゲート電極ＢＧを形成することで、メモリゲート電極ＭＧのゲート長を確保できるようにしている。これにより、不揮発性メモリの信頼性を向上させることができる。
【０１３４】
さらに、容量素子形成領域ＡＲ３においては、ポリシリコン膜ＰＦ３を加工することにより上部電極ＵＥを形成する。このとき、上部電極ＵＥと中間電極ＭＥの間に挟まれた積層絶縁膜（絶縁膜ＩＦ２〜絶縁膜ＩＦ４）が容量絶縁膜となる。このようにして、容量素子形成領域ＡＲ３では、下部電極ＢＥ、絶縁膜ＩＦ１および中間電極ＭＥからなる第１容量素子と、中間電極ＭＥ、積層絶縁膜（絶縁膜ＩＦ２〜絶縁膜ＩＦ４）および上部電極ＵＥからなる第２容量素子が形成される。
【０１３５】
一方、周辺回路形成領域ＡＲ４においては、ポリシリコン膜ＰＦ３と絶縁膜ＩＦ２〜絶縁膜ＩＦ４が除去され、ポリシリコン膜ＰＦ１が露出する。
【０１３６】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、周辺回路形成領域ＡＲ４のポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。そして、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＡＲ４に形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＡＲ４に、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ１を形成することができる。
【０１３７】
続いて、図２２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路形成領域ＡＲ４では、ゲート電極Ｇ１に整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。
【０１３８】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域ＡＲ１においては、コントロールゲート電極ＣＧおよびブーストゲート電極ＢＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。また、引出領域ＡＲ２では、引出電極ＢＧＳおよび引出電極ＭＧＳの側壁にサイドウォールＳＷが形成され、容量素子形成領域ＡＲ３では、上部電極ＵＥの側壁にサイドウォールＳＷが形成される。同様に、周辺回路形成領域ＡＲ４においては、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１３９】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１４０】
一方、周辺回路形成領域ＡＲ４にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ２を形成する。深い高濃度不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２によって、ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。このとき、周辺回路形成領域ＡＲ４の深い高濃度不純物拡散領域ＮＲ２は、メモリセル形成領域ＡＲ１の深い高濃度不純物拡散領域ＮＲ１と共通にして同時に形成することも可能である。
【０１４１】
このようにして、深い高濃度不純物拡散領域ＮＲ１、ＮＲ２を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１４２】
次に、図２３に示すように、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル形成領域ＡＲ１においては、ブーストゲート電極ＢＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ２、ＰＦ３とコバルト膜を反応させて、コバルトシリサイド膜（シリサイド膜ＣＳ）を形成する。これにより、ブーストゲート電極ＢＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ２、ＰＦ３とコバルトシリサイド膜（シリサイド膜ＣＳ）の積層構造となる。同様に、深い高濃度不純物拡散領域ＮＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。
【０１４３】
引出領域ＡＲ２においては、引出電極ＢＧＳの表面および引出電極ＭＧＳの表面にコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。このとき、露出している引出領域ＣＧＳの一部領域にもコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。
【０１４４】
また、容量素子形成領域ＡＲ３においては、上部電極ＵＥの表面にコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。さらに、周辺回路形成領域ＡＲ４においても、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。これにより、ゲート電極Ｇ１はポリシリコン膜ＰＦ１とコバルトシリサイド膜（シリサイド膜ＣＳ）から構成されることになる。同様に、深い高濃度不純物拡散領域ＮＲ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜（シリサイド膜ＣＳ）が形成される。なお、本実施の形態１では、コバルトシリサイド膜を形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【０１４５】
以上のようにして、半導体基板１Ｓのメモリセル形成領域ＡＲ１に複数のメモリセルを形成し、引出領域ＡＲ２に引出電極ＣＧＳ、ＢＧＳ、ＭＧＳを形成することができる。そして、容量素子形成領域ＡＲ３に積層容量素子を形成し、周辺回路形成領域ＡＲ４にＭＩＳＦＥＴを形成することができる。
【０１４６】
次に、配線工程について図２を参照しながら説明する。図２に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮ１とコンタクト層間絶縁膜ＣＩＬを形成する。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１４７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴ１〜５を形成する。例えば、メモリセル形成領域ＡＲ１にコンタクトホールＣＮＴ１が形成され、引出領域ＡＲ２にコンタクトホールＣＮＴ２〜ＣＮＴ４が形成される。さらに、周辺回路形成領域ＡＲ４にコンタクトホールＣＮＴ５が形成される。このとき、上述のカップリング容量とエッチング制御の問題を考慮して、ブーストゲート電極ＢＧの厚さ（Ｘ）、コントロールゲート電極ＣＧの厚さ（Ｙ）およびメモリゲート電極ＭＧのゲート長（Ｚ）の関係は、Ｘ、Ｙ＞Ｚの条件を満たすと共に、Ｙ≧Ｘの条件を満たしていることが望ましい。
【０１４８】
その後、コンタクトホールＣＮＴ１〜ＣＮＴ５の底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４９】
そして、コンタクトホールＣＮＴ１〜ＣＮＴ５を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ１〜ＰＬＧ５を形成することができる。
【０１５０】
次に、プラグＰＬＧ１〜ＰＬＧ５を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する。その後、配線溝ＷＤ１内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、配線溝ＷＤ１の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された配線溝ＷＤ１内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１５１】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ１〜ＰＬＧ５上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１５２】
（実施の形態２）
前記実施の形態１では、メモリセル形成領域ＡＲ１にメモリセルのコントロールゲート電極ＣＧ、ブーストゲート電極ＢＧおよびメモリゲート電極ＭＧを形成した後、周辺回路形成領域ＡＲ４にＭＩＳＦＥＴのゲート電極Ｇ１を形成する例について説明した。本実施の形態２では、メモリセルのコントロールゲート電極ＣＧを形成する工程で、周辺回路形成領域ＡＲ４にゲート電極Ｇ１を形成する例について説明する。
【０１５３】
まず、本実施の形態２でも、図１５〜図１６に示す工程は、前記実施の形態１と同様である。次に、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１を順次加工する。具体的に、メモリセル形成領域ＡＲ１では、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１、ポリシリコン膜ＰＦ１を加工することにより、ポリシリコン膜ＰＦ２からなるブーストゲート電極ＢＧと、ポリシリコン膜ＰＦ１よりなるコントロールゲート電極ＣＧを形成する。また、引出領域ＡＲ２でも、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１を加工する。このとき、ポリシリコン膜ＰＦ１を加工することにより、引出電極ＣＧＳが形成される。さらに、容量素子形成領域ＡＲ３では、ポリシリコン膜ＰＦ２を加工して中間電極ＭＥを形成し、ポリシリコン膜ＰＦ１を加工して下部電極ＢＥを形成する。この下部電極ＢＥと中間電極ＭＥに挟まれた絶縁膜ＩＦ１が容量絶縁膜となる。一方、周辺回路形成領域ＡＲ４でも、ポリシリコン膜ＰＦ２、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ１を加工する。これにより、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ１を形成する。
【０１５４】
続いて、図２５に示すように、さらに、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２と絶縁膜ＩＦ１を加工する。具体的に、引出領域ＡＲ２において、引出電極ＣＧＳ上に形成されている絶縁膜ＩＦ１とポリシリコン膜ＰＦ２を加工して引出電極ＢＧＳを形成する。このとき、引出電極ＢＧＳの下層に形成されている引出電極ＣＧＳの端部が露出する。また、周辺回路形成領域ＡＲ４に形成されているポリシリコン膜ＰＦ２と絶縁膜ＩＦ１は除去することにより、ゲート電極Ｇ１が露出する。その後の工程は、前記実施の形態１とほぼ同様であるため省略する。このようにして本実施の形態２における半導体装置を製造することができる。
【０１５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５７】
１  ＣＰＵ
１Ｓ  半導体基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
Ａ  メモリセル
ＡＲ１  メモリセル形成領域
ＡＲ２  引出領域
ＡＲ３  容量素子形成領域
ＡＲ４  周辺回路形成領域
Ｂ  メモリセル
ＢＥ  下部電極
ＢＧ  ブーストゲート電極
ＢＧＳ  引出電極
Ｃ  メモリセル
ＣＧ  コントロールゲート電極
ＣＧＳ  引出電極
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ１  コンタクトホール
ＣＮＴ２  コンタクトホール
ＣＮＴ３  コンタクトホール
ＣＮＴ４  コンタクトホール
ＣＮＴ５  コンタクトホール
ＣＳ  シリサイド膜
Ｄ  メモリセル
ＤＲ  ドレイン領域
Ｅ  メモリセル
ＥＢ１  電位障壁膜
ＥＢ２  電位障壁膜
ＥＣ  電荷蓄積膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
Ｆ  メモリセル
Ｇ  メモリセル
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
Ｇ１  ゲート電極
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＩＦ３  絶縁膜
ＩＦ４  絶縁膜
ＩＬ１  層間絶縁膜
Ｌ１  配線
ＭＥ  中間電極
ＭＧ  メモリゲート電極
ＭＧＳ  引出電極
ＮＩＳＯ  ウェル分離層
ＮＲ１  深い高濃度不純物拡散領域
ＮＲ２  深い高濃度不純物拡散領域
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＦ３  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＬＧ４  プラグ
ＰＬＧ５  プラグ
ＰＬＧ（Ｂ）  プラグ
ＰＬＧ（Ｍ）  プラグ
ＰＬＧ（Ｕ）  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＳＬ  メモリセル
ＳＮ１  窒化シリコン膜
ＳＲ  ソース領域
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＵＥ  上部電極
ＶＢＧ  電圧
ＶＣＧ  電圧
ＶＤ  電圧
ＶＭＧ  電圧
ＶＳ  電圧
ＷＤ１  配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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