(57)【要約】      （修正有）【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。【解決手段】メモリストリングは、垂直方向に延びるメモリ柱状半導体層と、メモリ柱状半導体層の側面を取り囲む電荷蓄積層と、電荷蓄積層を取り囲む複数層のワード線導電層とを備える。制御回路は、ワード線導電層と同層に形成された導電層と、導電層７１ａ〜７１ｄを垂直方向に貫通するように形成された層間絶縁層５６Ａと、１つの層間絶縁層５６Ａを垂直方向に貫通するように形成された２つのプラグ層５３ｅとを備える。層間絶縁層５６Ａは、水平方向において２つの括れＡ１をもつ長方形状の断面Ｂ１を有する。括れＡ１は、断面Ｂ１の長辺に位置する。【選択図】図６
2011181823.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、
前記制御回路は、
前記第１導電層と同層に形成された複数の第２導電層と、
複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、
１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、
前記絶縁層は、前記基板に対する水平方向において括れをもつ矩形状の断面を有し、
前記括れは、前記断面の長辺に位置する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、
前記制御回路は、
複数の前記第１導電層と同層に形成された複数の第２導電層と、
複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、
１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、
前記絶縁層は、
前記基板に対する水平方向において矩形状の断面を有し、
前記断面の中心に位置するボイドを備え、
前記断面の短辺の長さをＬａとし、前記ボイドの幅をＷとした場合に、複数の前記プラグ層は、前記短辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも前記短辺側に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、
前記制御回路は、
複数の前記第１導電層と同層に形成された複数の第２導電層と、
複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、
１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、
前記絶縁層は、
前記基板に対する水平方向において矩形状の断面を有し、
前記断面の中心に位置するボイドを備え、
前記断面の短辺の長さをＬａとし、前記ボイドの幅をＷとした場合に、複数の前記プラグ層は、前記長辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも前記長辺側に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
複数の前記プラグ層は、前記括れが設けられた前記断面の長辺と平行な方向の位置を避けるように配置されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
２つの前記プラグ層は、各々、前記括れよりも前記断面の短辺に近い位置に形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記括れは、前記断面の長辺の中点近傍に形成されている
ことを特徴とする請求項１、４、５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
２つの前記プラグ層は、各々、前記断面の２つの長辺から略等しい位置に形成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項８】
複数の前記プラグ層は、前記断面の長辺と平行な方向、及び前記断面の短辺と平行な方向に並んで配置されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【０００３】
例えば、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタは、柱状の柱状半導体層、メモリゲート絶縁層、及びゲート電極となる多層に積層された導電層を有する。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。メモリゲート絶縁層は、柱状半導体層の周りに形成され、電荷を蓄積可能に構成される。導電層は、メモリゲート絶縁層を介して柱状半導体層を取り囲むように形成される。このような３次元構造は、微細化ではなく多層化により大容量化可能であり、従来技術の延長線上の技術でプロセス構築が可能である。
【０００４】
上記円柱構造のトランジスタの製造工程において、そのトランジスタの制御回路に用いられる上部配線、下部配線、及びプラグ層が形成される。上部配線は導電層の上部に設けられ、下部配線は導電層の下部に設けられ、プラグ層は、垂直方向に延び上部配線及び下部配線を接続するように形成される。
【０００５】
そして、プラグ層は、以下のように形成される。すなわち、先ず、一部の領域において導電層を貫通するように貫通孔を形成する。次に、貫通孔を埋めるように層間絶縁層を形成する。続いて、層間絶縁層を貫通するように複数のホールを形成し、それぞれのホール内にプラグ層を形成する。しかしながら、層間絶縁層を形成する際に、その埋め込み材料のカバレッジが十分でなければボイド（間隙）が形成され、その後に形成される複数の貫通孔は、ボイドを介して互いに連結される。すなわち、複数のプラグ層は、ボイドを介してショートし、不揮発性半導体記憶装置の動作の安定性が損なわれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、前記制御回路は、前記第１導電層と同層に形成された複数の第２導電層と、複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、前記絶縁層は、前記基板に対する水平方向において括れをもつ矩形状の断面を有し、前記括れは、前記断面の長辺に位置することを特徴とする。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、前記制御回路は、複数の前記第１導電層と同層に形成された複数の第２導電層と、複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、前記絶縁層は、前記基板に対する水平方向において矩形状の断面を有し、前記断面の中心に位置するボイドを備え、前記断面の短辺の長さをＬａとし、前記ボイドの幅をＷとした場合に、複数の前記プラグ層は、前記短辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも前記短辺側に形成されていることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングと、前記メモリストリングを制御する制御回路とを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の第１導電層とを備え、前記制御回路は、複数の前記第１導電層と同層に形成された複数の第２導電層と、複数の前記第２導電層を前記垂直方向に貫通するように形成された絶縁層と、１つの前記絶縁層を前記垂直方向に貫通するように形成された複数のプラグ層とを備え、前記絶縁層は、前記基板に対する水平方向において矩形状の断面を有し、前記断面の中心に位置するボイドを備え、前記断面の短辺の長さをＬａとし、前記ボイドの幅をＷとした場合に、複数の前記プラグ層は、前記長辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも前記長辺側に形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の概略斜視図である。
【図３】図２に示すメモリセルアレイ１１の回路図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の断面図である。
【図５】図４の拡大図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の断面図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図、及び概略上面図である。
【図１１】第１実施形態の効果を説明する図である。
【図１２】第１実施形態の変形例を示す概略上面図である。
【図１３】第１実施形態の変形例を示す概略上面図である。
【図１４】第１実施形態の変形例を示す概略上面図である。
【図１５】第１実施形態の変形例を示す概略上面図である。
【図１６】第１実施形態の変形例を示す概略上面図である。
【図１７】第１実施形態の変形例を示す概略上面図である。
【図１８】本発明の第２実施形態を示す概略上面図である。
【図１９】第２実施形態の効果を説明する図である。
【図２０】本発明の第３実施形態を示す概略上面図である。
【図２１】本発明の第４実施形態を示す概略上面図である。
【図２２】第４実施形態の効果を説明する図である。
【図２３】本発明の第５実施形態を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１４】
［第１実施形態］
［構成］
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図であり、図２は、不揮発性半導体記憶装置の概略斜視図である。
【００１５】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１６】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリング（メモリストリング）ＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。
【００１７】
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１８】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りマトリクス状に設けられている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
【００１９】
図３に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２〜ＭＴｒ４の制御ゲートは、各々、ワード線ＷＬ２〜ＷＬ４に共通接続されている。
【００２０】
図３に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に延びるように、且つ１つのメモリブロックＭＢの中においてカラム方向に所定ピッチで複数本設けられている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられている。
【００２１】
図３に示すように、１つのメモリブロックＭＢにおいて、全てのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、ソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
【００２２】
上記のような不揮発性半導体記憶装置の回路構成は、図４に示す積層構造により実現されている。図４は、第１実施形態に係る不揮発性半導体記憶装置の断面図である。
【００２３】
第１実施形態に係る不揮発性半導体記憶装置は、図４に示すように、半導体基板Ｂａ上のメモリ領域ＡＲ１、及び周辺領域ＡＲ２に積層されている。メモリ領域ＡＲ１は、メモリセルアレイ１１として機能する。周辺領域ＡＲ２は、メモリ領域ＡＲ１の周辺に設けられ、各種制御回路（１２〜１６）として機能する。
【００２４】
先ず、図４を参照して、メモリ領域ＡＲ１について説明する。メモリ領域ＡＲ１は、図４に示すように、各メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
【００２５】
メモリ領域ＡＲ１における半導体基板Ｂａは、ソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
【００２６】
半導体基板Ｂａは、その上面に拡散層Ｂａ１を有する。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
【００２７】
ソース側選択トランジスタ層２０は、図４に示すように、半導体基板Ｂａ上に順次積層された絶縁層２１、ソース側導電層２２、及び絶縁層２３を有する。ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２２は、１つのメモリブロックＭＢの全体に亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
【００２８】
絶縁層２１、２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２４を有する。ソース側ホール２４は、絶縁層２１、ソース側導電層２２、及び絶縁層２３を貫通するように形成されている。ソース側ホール２４は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３０】
さらに、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側柱状半導体層２６は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
【００３１】
ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２６は、ソース側ゲート絶縁層２５の側面に接し、ソース側ホール２４を埋めるように形成されている。ソース側柱状半導体層２６は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。
【００３２】
ソース側ゲート絶縁層２５は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３３】
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側ゲート絶縁層２５は、ソース側柱状半導体層２６を取り囲むように形成されている。ソース側導電層２２は、ソース側ゲート絶縁層２５を介してソース側柱状半導体層２６を取り囲むように形成されている。
【００３４】
メモリトランジスタ層３０は、図４に示すように、ソース側選択トランジスタ層２０上に順次積層されたワード線導電層３１ａ〜３１ｄ、絶縁層３２ａ〜３２ｄ、及び保護層３３を有する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
【００３５】
ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
【００３６】
また、ワード線導電層３１ａ〜３１ｄ及び絶縁層３２ａ〜３２ｄは、図４に示すように、周辺領域ＡＲ２に対向するそのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成された階段部ＳＴを構成する。階段部ＳＴは、周辺領域ＡＲ２へと、ロウ方向に下るように形成されている。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ１〜ＳＴ４を有する。ステップＳＴ１〜ＳＴ４は、各々、図４に示すように、１つのワード線導電層３１ａ〜３１ｄの端部と１つの絶縁層３２ａ〜３２ｄの端部にて構成されている。保護層３３は、ステップＳＴ１〜ＳＴ４を覆う。なお、保護層３３の上には、層間絶縁層５６が形成されている。
【００３７】
ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。絶縁層３２ａ〜３２ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。保護層３３は、窒化シリコン（ＳｉＮ）にて構成されている。
【００３８】
また、メモリトランジスタ層３０は、図４に示すように、メモリホール３４を有する。メモリホール３４は、ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄを貫通するように形成されている。メモリホール３４は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３４は、ソース側ホール２４と整合する位置に形成されている。
【００３９】
また、メモリトランジスタ層３０は、図４に示すように、メモリゲート絶縁層３５、及びメモリ柱状半導体層３６を有する。メモリ柱状半導体層３６は、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
【００４０】
メモリゲート絶縁層３５は、メモリホール３４に面する側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３６は、メモリゲート絶縁層３５の側面に接し、メモリホール３４を埋めるように形成されている。メモリ柱状半導体層３６は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３６の下面は、ソース柱状半導体層２６の上面に接するように形成されている。
【００４１】
ここで、図５を参照して、メモリゲート絶縁層３５の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３５は、メモリホール３４の側面側からメモリ柱状半導体層３６側へと、ブロック絶縁層３５ａ、電荷蓄積層３５ｂ、及びトンネル絶縁層３５ｃを有する。電荷蓄積層３５ｂは、電荷を蓄積可能に構成されている。
【００４２】
ブロック絶縁層３５ａは、図５に示すように、メモリホール３４に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３５ｂは、ブロック絶縁層３５ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３５ｃは、電荷蓄積層３５ｂの側壁に所定の厚みをもって形成されている。
【００４３】
ブロック絶縁層３５ａ、及びトンネル絶縁層３５ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３６は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４４】
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３５ｃは、メモリ柱状半導体層３６を取り囲むように形成されている。電荷蓄積層３５ｂは、トンネル絶縁層３５ｃを取り囲むように形成されている。ブロック絶縁層３５ａは、電荷蓄積層３５ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３５ａを取り囲むように形成されている。
【００４５】
ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側導電層４１、及び保護層４２を有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
【００４６】
ドレイン側導電層４１は、メモリトランジスタ層３０の上に積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３６が形成された直上に形成されている。ドレイン側導電層４１は、ロウ方向に延び、カラム方向に所定ピッチをもってストライプ状に形成されている。また、ドレイン側導電層４１のロウ方向の端部の位置は、ワード線導電層３１ｄのロウ方向の端部の位置と異なるように形成され、ステップＳＴ５を構成する。
【００４７】
保護層４２は、ドレイン側導電層４１を覆うように形成され、保護層３３と連続して一体に形成されている。なお、保護層４２の上には、層間絶縁層５６が形成されている。
【００４８】
ドレイン側導電層４１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。保護層４２は、窒化シリコン（ＳｉＮ）にて構成されている。
【００４９】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４３を有する。ドレイン側ホール４３は、ドレイン側導電層４１、及び保護層４２を貫通するように形成されている。ドレイン側ホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４３は、メモリホール３４に整合する位置に形成されている。
【００５０】
さらに、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４４、及びドレイン側柱状半導体層４５を有する。ドレイン側柱状半導体層４５は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００５１】
ドレイン側ゲート絶縁層４４は、ドレイン側ホール４３に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４５は、ドレイン側ゲート絶縁層４４に接し、ドレイン側ホール４３を埋めるように形成されている。ドレイン側柱状半導体層４５は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４５の下面は、メモリ柱状半導体層３６の上面に接するように形成されている。
【００５２】
ドレイン側ゲート絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５３】
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側ゲート絶縁層４４は、ドレイン側柱状半導体層４５を取り囲むように形成されている。ドレイン側導電層４１は、ドレイン側ゲート絶縁層４４を介してドレイン側柱状半導体層４５を取り囲むように形成されている。
【００５４】
配線層５０は、図４に示すように、第１配線層５１、第２配線層５２（５２ａ〜５２ｄ）を有する。第１配線層５１は、ビット線ＢＬとして機能する。第２配線層５２は、ワード線ＷＬ１〜ＷＬ４に接続される各種配線として機能する。
【００５５】
第１配線層５１、及び第２配線層５２ａ〜５２ｄは、ドレイン側選択トランジスタ層４０の上層に設けられている。第１配線層５１は、ドレイン側柱状半導体層４５の上面に接するように形成されている。第１配線層５１は、カラム方向に延びるようにロウ方向に所定ピッチをもって形成されている。第２配線層５２ａ〜５２ｄは、ロウ方向に延びるようにカラム方向に所定ピッチをもって形成されている。
【００５６】
プラグ層５３ａ〜５３ｄ、貫通孔５５ａ〜５５ｄは、層間絶縁層５６、保護層３３、及び各々の絶縁層３２ａ〜３２ｄを貫通するように形成されている。プラグ層５３ａ〜５３ｄは、各々、貫通孔５５ａ〜５５ｄを埋めるように形成されている。プラグ層５３ａ〜５３ｄは、各々の第２配線層５２ａ〜５２ｄの下面と各々のワード線導電層３１ａ〜３１ｄの上面とを接続するように形成されている。第１配線層５１、第２配線層５２、及びプラグ層５３ａ〜５３ｄは、タングステン（Ｗ）にて構成されている。
【００５７】
続いて、図４を参照して、周辺領域ＡＲ２について説明する。周辺領域ＡＲ２は、図４に示すように、半導体基板Ｂａ上に順次積層された、周辺配線層６０、第１ダミー層７０、第２ダミー層８０、及び配線層５０を有する。
【００５８】
周辺領域ＡＲ２における半導体基板Ｂａには、ローデコーダ１２などを構成するトランジスタのソース／ドレインと、及びその他の配線が形成される。周辺配線層６０は、ローデコーダ１２などを構成するトランジスタのゲート、及びその他の配線として機能する。第１ダミー層７０、及び第２ダミー層８０は、それらの上層から周辺配線層６０又は半導体基板Ｂａまで延びるプラグ層５３ｅが形成される層であり、各種配線としては機能しない。
【００５９】
半導体基板Ｂａは、その表面に拡散層Ｂａ２を有する。拡散層Ｂａ２は、ローデコーダ１２などを構成するトランジスタのソース／ドレイン、及びその他の配線として機能する。
【００６０】
周辺配線層６０は、図４に示すように、ソース側選択トランジスタ層２０と同層に形成されている。第１ダミー層７０は、メモリトランジスタ層３０と同層に形成されている。第２ダミー層８０は、ドレイン側選択トランジスタ層４０と同層に形成されている。周辺配線層６０、第１ダミー層７０、及び第２ダミー層８０は、形成過程においてはそれぞれソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０と同一の層であったものをエッチングにより分断して形成された層である。なお、配線層５０は、メモリ領域ＡＲ１と周辺領域ＡＲ２において共通の構成である。
【００６１】
周辺配線層６０は、半導体基板Ｂａ上に順次積層された絶縁層６１、導電層６２、及び絶縁層６３を有する。導電層６２は、ローデコーダ１２を構成するトランジスタのゲート、及びその他の配線として機能する。絶縁層６１は、絶縁層２１と同層に形成されている。導電層６２は、ソース側導電層２２と同層に形成されている。絶縁層６３は、絶縁層２３と同層に形成されている。
【００６２】
また、周辺配線層６０は、貫通孔５５Ａ、及び層間絶縁層５６Ａを有する。貫通孔５５Ａ、層間絶縁層５６Ａは、絶縁層６１、導電層６２、及び絶縁層６３を貫通するように形成されている。貫通孔５５Ａは、拡散層Ｂａ２と整合する位置に形成されている。層間絶縁層５６Ａは、貫通孔５５Ａを埋めるように形成されている。なお、後述するように、貫通孔５５Ａ、及び層間絶縁層５６Ａは、周辺配線層６０、第１ダミー層７０、第２ダミー層８０に共通に設けられている。層間絶縁層５６Ａは、層間絶縁層５６と連続して一体に形成されている。
【００６３】
第１ダミー層７０は、図４に示すように、周辺配線層６０上に順次積層された導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄ、及び保護層７３を有する。
【００６４】
導電層７１ａ〜７１ｄは、ワード線導電層３１ａ〜３１ｄと同層に形成されている。絶縁層７２ａ〜７２ｄは、絶縁層３２ａ〜３２ｄと同層に形成されている。また、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄは、メモリ領域ＡＲ１に対向するそのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄのロウ方向の端部は、階段状に形成された階段部ＳＴａを構成する。階段部ＳＴａは、メモリ領域ＡＲ１へと、ロウ方向に下るように形成されている。階段部ＳＴａは、ロウ方向に１列に並ぶステップ（段）ＳＴ１ａ〜ＳＴ４ａを有する。ステップＳＴ１ａ〜ＳＴ４ａは、図４に示すように、各々、１つの導電層７１ａ〜７１ｄの端部と１つの絶縁層７２ａ〜７２ｄの端部にて構成されている。保護層７３は、ステップＳＴ１ａ〜ＳＴ４ａのロウ方向の端部を覆う。なお、保護層７３の上には、層間絶縁層５６が形成されている。
【００６５】
また、第１ダミー層７０は、貫通孔５５Ａ、及び層間絶縁層５６Ａを有する。貫通孔５５Ａ、層間絶縁層５６Ａは、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄを貫通するように形成されている。
【００６６】
第２ダミー層８０は、図４に示すように、第１ダミー層７０上に積層された導電層８１、及び保護層８２を有する。
【００６７】
導電層８１は、ドレイン側導電層４１と同層に形成されている。ドレイン側導電層８１のロウ方向の端部の位置は、導電層７１ｄのロウ方向の端部の位置と異なるように形成され、ステップＳＴ５ａを構成する。
【００６８】
保護層８２は、導電層８１を覆うように形成され、保護層７３と連続して一体に形成されている。なお、保護層８２の上には、層間絶縁層５６が形成されている。
【００６９】
また、第２ダミー層８０は、貫通孔５５Ａ、及び層間絶縁層５６Ａを有する。貫通孔５５Ａ、層間絶縁層５６Ａは、導電層８１及び保護層８２を貫通するように形成されている。
【００７０】
配線層５０は、第２配線層５２ｅ、プラグ層５３ｅ、及び貫通孔５５ｅを有する。プラグ層５３ｅ、貫通孔５５ｅは、層間絶縁層５６Ａを貫通するように形成されている。プラグ層５３ｅは、貫通孔５５ｅを埋めるように形成されている。プラグ層５３ｅは、垂直方向に延び、第２配線層５２ｅと拡散層Ｂａ２を電気的に接続する。
【００７１】
次に、図６を参照して、プラグ層５３ｅ、及び貫通孔５５Ａについて詳しく説明する。図６は、プラグ層５３ｅ、貫通孔５５Ａ、及び層間絶縁層５６Ａのロウ方向断面図（ａ）、カラム方向断面図（ｂ）、及び概略上面図（ｃ）を示す。なお、図６の概略上面図（ｃ）は、保護層８２以上の層を省略して示している。
【００７２】
図６の（ｃ）に示すように、層間絶縁層５６Ａ（貫通孔５５Ａ）は、半導体基板Ｂａに対する水平方向において２つの括れＡ１をもつ長方形状の断面Ｂ１を有する。断面Ｂ１は、カラム方向に延びる一対の長辺、及びロウ方向に延びる一対の短辺を持つ。２つの括れＡ１は、断面Ｂ１の長辺の中点近傍に、互いに対向するように形成されている（断面Ｂ１の短辺と平行な方向に揃って形成されている）。２つの括れＡ１は、この図６（ｃ）では、三角形状の形状を有する。
【００７３】
図６の（ｂ）及び（ｃ）に示すように、プラグ層５３ｅは、１つの層間絶縁層５６Ａ（断面Ｂ１）に２つ形成されている。２つのプラグ層５３ｅは、括れＡ１が設けられた断面Ｂ１の長辺と平行な方向の位置を避けるように配置されている。２つのプラグ層５３ｅは、各々断面Ｂ１の２つの長辺から略等しい距離の位置に形成される。２つのプラグ層５３ｅは、各々、括れＡ１よりも短辺に近い位置に形成されている。また、２つのプラグ層５３ｅは、断面Ｂ１の長辺と平行な方向に一列に並んで配置されている。
【００７４】
[製造方法]
次に、図７〜図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７〜図１０は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。詳しくは、図７〜図１０は、周辺領域ＡＲ２の配線層５０を形成する工程の断面を示している。
【００７５】
先ず、図７に示すように、周辺配線層６０、第１ダミー層７０、及び第２ダミー層８０を形成する。
【００７６】
次に、図８に示すように、周辺配線層６０、第１ダミー層７０、及び第２ダミー層８０を貫通するように貫通孔５５Ａを形成する。貫通孔５５Ａは、拡散層Ｂａ２に整合する位置に形成する。貫通孔５５Ａは、水平方向において２つの括れＡ１をもつ長方形状に形成される。貫通孔５５Ａは、カラム方向に延びる一対の長辺、及びロウ方向に延びる一対の短辺をもつ。２つの括れＡ１は、断面Ｂ１の長辺の中点近傍に、互いに対向するように形成される。
【００７７】
続いて、図９に示すように、貫通孔５５Ａを埋めるように酸化シリコンを堆積させ、層間絶縁層５６Ａを形成する。すなわち、層間絶縁層５６Ａは、水平方向において２つの括れＡ１をもつ長方形状の断面Ｂ１を有するように形成される。なお、層間絶縁層５６Ａは、化学蒸着（CVD: Chemical Vapor Deposition）により成膜される。
【００７８】
ここで、１つの層間絶縁層５６Ａには、その断面Ｂ１の形状によって、上面から下方に延びるボイド９１が括れＡ１を挟むように２つ形成される。２つのボイド９１は、括れＡ１近傍で分断されて形成される。２つのボイド９１は、各々断面Ｂ１の短辺の中点付近を通る線に沿って、断面Ｂ１の長辺と平行な方向を長軸として持つように形成される。また、２つのボイド９１は、互いに断面Ｂ１の２つの長辺から略等距離に形成される。図９の（ｃ）に示すように、２つのボイド９１が形成される前においては、括れＡ１付近でもボイド９１１が形成され得る。しかし、ボイド９１１の周辺から成膜ガスが侵入し、ボイド９１１は最終的に埋まる。従って、２つのボイド９１は、互いに連結されず、分断された状態で形成される。
【００７９】
次に、図１０に示すように、層間絶縁層５６Ａを貫通するように、ホール５５ｅを形成する。ここで、ホール５５ｅは、１つの層間絶縁層５６Ａ内に２つ形成する。この後、ホール５５ｅを埋めるようにタングステン等の金属を堆積させ、プラグ層５５ｅを形成する。
【００８０】
［効果］
次に、図１１を参照して、比較例と共に第１実施形態を示し、その第１実施形態の効果を説明する。ここで、第１実施形態において、図１１の（ａ）に示すように、層間絶縁層５６Ａ（貫通孔５５Ａ）は、水平方向において２つの括れＡ１をもつ矩形状の断面Ｂ１を有する。一方、比較例において、図１１の（ｂ）に示すように、層間絶縁層５６Ａ’（貫通孔５５Ａ’）は、水平方向において単なる矩形状の断面Ｂ１’を有するものとする。すなわち、断面Ｂ１’は、括れＡ１を持たないものとする。
【００８１】
比較例の製造工程においては、図１１の（ｂ）に示すように、水平方向において長方形状の貫通孔５５Ａ’の側面から層間絶縁層５６Ａ’は順次形成され、最終的に１つのボイド９１’が残る。ボイド９１’は、断面Ｂ１’の中心付近を通り、第１実施形態よりもカラム方向（断面Ｂ１’の長辺と平行な方向）に長く延びる楕円形状をもつ。しがたって、比較例において、１つの層間絶縁層５６Ａ’に２つのホール５５ｅを形成する場合、２つのホール５５ｅは、ボイド９１’を介してつながる。すなわち、２つのホール５５ｅ内に金属を堆積させてプラグ層５３ｅを形成する際、２つのプラグ層５３ｅは、ボイド９１’に堆積された金属によって、ショートする。
【００８２】
一方、第１実施形態の製造工程において、図１１（ａ）に示すように、水平方向において２つの括れＡ１を有する長方形状の貫通孔５５Ａの側面から層間絶縁層５６Ａは順次形成され、最終的に２つのボイド９１が残る。２つのボイド９１は、括れＡ１近傍で分断されて形成される。しがたって、第１実施形態において、１つの層間絶縁層５６Ａに２つのホール５５ｅを形成する場合、２つのホール５５ｅは、ボイド９１を介してつながることはない。すなわち、２つのホール５５ｅ内に金属を堆積させてプラグ層５３ｅを形成する際、２つのプラグ層５３ｅは離間して設けられ、それらはショートしない。
【００８３】
[第１実施形態の変形例]
次に、図１２〜図１７を参照して、第１実施形態の変形例について説明する。変形例において、層間絶縁層５６Ａ（貫通孔５５Ａ）は、水平方向において括れＡ１（Ａ２、Ａ３）をもつ長方形状の断面Ｂ２〜Ｂ６を有する点で上記第１実施形態と同様であり、これにより第１実施形態と同様の効果を奏する。変形例においては、断面Ｂ２〜Ｂ６において、括れの数、その括れの位置、及び形状について、上記第１実施形態と異なる。
【００８４】
例えば、図１２に示す断面Ｂ２のように、２つの括れＡ１は、互いに断面Ｂ２の長辺と平行な方向（カラム方向）にずれて位置しても良い。例えば、図１３に示す断面Ｂ３のように、括れＡ１は、１つだけでもよい。例えば、図１４に示す断面Ｂ４のように、括れＡ２は、矩形状であってもよい。例えば、図１５に示す断面Ｂ５のように、括れＡ３は、半円形状であってもよい。例えば、図１６に示す断面Ｂ６のように、対向する２対の括れＡ１（４つの括れＡ１）を設けても良い。
【００８５】
また、図１７の第１実施形態と同様の断面Ｂ１に示すように、プラグ層５３ｅは、１つの層間絶縁層５６Ａに対して、２つだけではなく、例えば４つ設けてもよい。図１７に示す例において、４つのプラグ層５３ｅは、断面Ｂ１の長辺と平行な方向、及び断面Ｂ１の短辺と平行な方向に並んで形成されている。
【００８６】
[第２実施形態]
［構成］
次に、図１８を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００８７】
第２実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図５）と同様である。第２実施形態においては、層間絶縁層５６Ａ（貫通孔５５Ａ）が、水平方向において括れＡ１を有しない長方形状の断面Ｂ７を有する点で第１実施形態と異なる。第２実施形態は、ボイド９１Ｂにかからないように、プラグ層５３ｅ（ホール５５ｅ）の位置を決定している点に特徴を有する。
【００８８】
断面Ｂ７は、ロウ方向に延びる長さＬａの一対の短辺、及びカラム方向に延びる長さＬｂの一対の長辺をもつ。ボイド９１Ｂは、断面Ｂ７の中心に位置し、水平方向において楕円形状に形成されている。ボイド９１Ｂは、カラム方向に長軸、ロウ方向に長さＷの短軸を持つ。
【００８９】
２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ７の短辺（カラム方向の端部）から長さＬａ／２−Ｗ／２だけ離れた位置よりも短辺側に形成されている。２つのプラグ層５３ｅ（ホール５５ｅ）は、ボイド９１Ｂの長軸の延長線上に形成されている。２つプラグ層５３ｅの一方が、２つの内の一方の短辺の近傍に形成され、他方のプラグ層５３ｅが、他方の短辺の近傍に形成されている。すなわち、複数のプラグ層５３ｅは、２つの短辺の近傍に形成されている。
【００９０】
［効果］
次に、図１９を参照して、第２実施形態の効果について説明する。図１９は、層間絶縁層５６Ａの製造工程を示す。層間絶縁層５６Ａは、図１９の（ａ）〜（ｃ）に示すように、ＣＶＤによって、貫通孔５５Ａの側面から順に形成される。従って、図１９の（ｃ）に示すように、ボイド９１Ｂは、少なくとも断面Ｂ７の短辺からカラム方向に長さＬａ／２だけ離れた位置よりも短辺に近い側には形成されない。しかしながら、ボイド９１Ｂは、不均一に成長した層間絶縁層５６Ａによって形成されるので、ボイド９１Ｂの大きさは、所定のバラツキを持つ。このバラツキを考慮して、本実施形態の２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ７の短辺（カラム方向の端部）から長さＬａ／２−Ｗ／２だけ離れた位置よりも短辺側に形成されている。これにより、２つのプラグ層５３ｅ（ホール５５ｅ）は、ボイド９１Ｂにかかることなく形成され、ボイド９１Ｂによってショートすることはない。
【００９１】
［第３実施形態］
［構成］
次に、図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第３実施形態において、第１、第２実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００９２】
第３実施形態の不揮発性半導体記憶装置において、その全体構成は、第２実施形態と同様である。また、第３実施形態において、層間絶縁層５６Ａ（貫通孔５５Ａ）は、水平方向において括れＡ１を有しない長方形状の断面Ｂ７、ボイド９１Ｂを有し、更にボイド９１Ｂにかからないようにプラグ層５３ｅ（ホール５５ｅ）の位置が決定されており、この点も第２実施形態と同様である。一方、第３実施形態は、第２実施形態と異なる領域にプラグ層５３ｅ（ホール５５ｅ）を形成している。
【００９３】
２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ７の長辺（ロウ方向の端部）から長さＬａ／２−Ｗ／２だけ離れた位置よりも長辺側に形成されている。２つのプラグ層５３ｅは、共に２つの内の一方の長辺の近傍にのみ形成され、他方の長辺の近傍に形成されていない。なお、２つのプラグ層５３ｅの一方が、２つの内の一方の長辺の近傍に形成され、他方のプラグ層５３ｅが、他方の長辺の近傍に形成されていてもよい。すなわち、複数のプラグ層５３ｅは、２つの長辺の近傍に形成されていてもよい。
【００９４】
［効果］
次に、第３実施形態の効果について説明する。上記図１９（第２実施形態）に示したように、ボイド９１Ｂは、少なくとも断面Ｂ７の長辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも長辺に近い側には形成されない。これを考慮して、本実施形態の２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ７の長辺から長さＬａ／２−Ｗ／２だけ離れた位置よりも長辺側に形成されている。すなわち、２つのプラグ層５３ｅ（ホール５５ｅ）は、ボイド９１Ｂにかかることはなく形成され、ボイド９１Ｂによってショートすることはない。
【００９５】
[第４実施形態]
［構成］
次に、図２１を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第４実施形態において、第１乃至第３実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００９６】
第４実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図５）と同様である。第４実施形態においては、層間絶縁層５６Ａ（貫通孔５５Ａ）が、水平方向において括れＡ１を有しない正方形状の断面Ｂ８を有する点で第１実施形態と異なる。第４実施形態は、ボイド９１Ｃにかからないように、プラグ層５３ｅ（ホール５５ｅ）の位置を決定している点に特徴を有し、この点は、第２実施形態と同様である。
【００９７】
断面Ｂ７は、カラム方向及びロウ方向に延びる長さＬの一辺をもつ。ボイド９１Ｃは、断面Ｂ８の中心に位置し、水平方向において直径Ｗをもつ円形状に形成されている。
【００９８】
２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ８の一辺（ロウ方向又はカラム方向の端部）から長さＬ−Ｗ／２だけ離れた位置よりも一辺側に形成されている。
【００９９】
［効果］
次に、図２２を参照して、第４実施形態の効果について説明する。図２２は、層間絶縁層５６Ａの製造工程を示す。層間絶縁層５６Ａは、図２２の（ａ）〜（ｃ）に示すように、正方形状の貫通孔５５Ａの側面から順に形成される。従って、図２２の（ｃ）に示すように、ボイド９１Ｃは、最終的に層間絶縁層５６Ａの断面Ｂ８の中心のみに略形成される。よって、ボイド９１Ｃは、少なくとも断面Ｂ８のロウ方向（カラム方向）の端部からロウ方向（カラム方向）に長さＬ／２−Ｗ／２だけ離れた位置よりも一辺側には形成されない。これを考慮して、本実施形態の２つのプラグ層５３ｅ（ホール５５ｅ）は、断面Ｂ８の一辺から長さＬ−Ｗ／２だけ離れた位置よりも一辺側に形成されている。すなわち、２つのプラグ層５３ｅ（ホール５５ｅ）は、ボイド９１Ｃにかかることはなく形成され、ボイド９１Ｃによってショートすることはない。
【０１００】
［第５実施形態］
［構成］
次に、図２３を参照して、第５実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２３は、第５実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第５実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１０１】
ここで、上記第１実施形態において、メモリ柱状半導体層３６は、ロウ方向からみて積層方向に延びるＩ字状に形成されている。これに対して、第５実施形態に係るメモリ柱状半導体層３６Ｄは、図２３に示すように、ロウ方向からみてＵ字状に形成されている。すなわち、メモリ柱状半導体層３６Ｄは、積層方向に延びる一対の柱状部３６Ｄａと、それら一対の柱状部３６Ｄａの下端を連結する連結部３６Ｄｂを有する。ワード線導電層３１Ｄａ〜３１Ｄｄ、及び絶縁層３２Ｄａ〜３２Ｄｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成され、メモリゲート絶縁層３５Ｄを介して柱状部３６Ｄａを取り囲むように形成されている。
【０１０２】
また、第５実施形態は、メモリゲート絶縁層３５Ｄを介して連結部３６Ｄｂを取り囲むように形成されたバックゲート導電層３７Ｄを有する。バックゲート導電層３７Ｄは、ポリシリコンにて構成されている。
【０１０３】
また、第５実施形態において、ソース側柱状半導体層２６Ｄは、一対の柱状部３６Ｄａの内の一方の柱状部３６Ｄａの上面から積層方向に延びるように形成され、ドレイン側柱状半導体層４５Ｄは、他方の柱状部３６Ｄａの上面から積層方向に延びるように形成されている。ソース側導電層２２Ｄ、及びドレイン側導電層４１Ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２２Ｄは、ソース側ゲート絶縁層２５Ｄを介してソース側柱状半導体層２６Ｄを取り囲むように形成され、ドレイン側導電層４１Ｄは、ドレイン側ゲート絶縁層４４Ｄを介してドレイン側柱状半導体層４５Ｄを取り囲むように形成されている。
【０１０４】
ソース側柱状半導体層２６Ｄの上面は、第３配線層５７Ｄに接続されている。第３配線層５７Ｄは、ソース線ＳＬとして機能する。ドレイン側柱状半導体層４５Ｄの上面は、プラグ層５８Ｄを介して、第１配線層５１Ｄ（ビット線ＢＬ）に接続されている。
【０１０５】
なお、図示は省略するが、第５実施形態は、第１実施形態と同様の貫通孔５５Ａ、及び層間絶縁層５６Ａを有する。
【０１０６】
［効果］
第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、第１実施形態と同様の効果を奏する。
【０１０７】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第５実施形態に係る構成は、第１実施形態の変形例、第２乃至第４実施形態にも適用可能である。例えば、上記第１〜第５実施形態において、プラグ層５３ａ〜５３ｅは、半導体基板Ｂａに対して水平方向において円形状の断面を有するが、その断面は楕円形状であってもよい。
【符号の説明】
【０１０８】
２０…ソース側選択トランジスタ層、  ３０…メモリトランジスタ層、  ４０…ドレイン側選択トランジスタ層、  ６０…周辺配線層、７０…第１ダミー層、  ８０…第２ダミー層、  Ｂａ…半導体基板、  ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ。
【図１】
2011181823.tif 000003
【図２】
2011181823.tif 000004
【図３】
2011181823.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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