(57)【要約】【課題】本発明は、プローブテストが行われてから、プローブテストのためのロジック回路を除去し得る半導体装置を提供する。【解決手段】本発明の半導体製造装置は、第１のチップ；前記第１のチップの周囲に配置されるスクライブレーン；及び、前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１のチップ；
前記第１のチップの周囲に配置されるスクライブレーン；及び、
前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、
前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置することを特徴とする、半導体装置。
【請求項２】
前記第１のチップは、
複数のメモリバンク；及び、
前記複数のメモリバンクの動作に係る第１のチップ動作ロジック回路を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１のチップ動作ロジック回路は、前記複数のメモリバンクの少なくとも一つのリペア回路を含むことを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第１のチップ動作ロジック回路は、前記第１のチップのＴＳＶ連結のためのロジック回路を含むことを特徴とする、請求項２に記載の半導体装置。
【請求項５】
第１のチップ；
第２のチップ；
前記第１及び第２のチップの周囲に配置されるスクライブレーン；及び、
前記第１及び第２のチップ間の周辺部に配置され、前記第１及び第２のチップのプローブテストのために用いられるプローブテストロジック回路を含み、
前記プローブテストロジック回路は、スクライブレーンに配置されてプローブテストが終了してから除去されることを特徴とする、半導体装置。
【請求項６】
前記第１のチップ及び前記プローブテストロジック回路の電気的な連結と、前記第２のチップ及び前記プローブテストロジック回路の電気的な連結とは、論理的に正反対であることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記第１のチップは、
複数のメモリバンク；及び、
前記複数のメモリバンクの動作に係る第１のチップ動作ロジック回路を含むことを特徴とする、請求項５に記載の半導体装置。
【請求項８】
前記第１のチップ動作ロジック回路は、前記複数のメモリバンクの少なくとも一つのリペア回路を含むことを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第１のチップ動作ロジック回路は、前記第１のチップのＴＳＶ連結のためのロジック回路を含むことを特徴とする、請求項７に記載の半導体装置。
【請求項１０】
前記第２のチップは、
複数のメモリバンク；及び、
前記複数のメモリバンクの動作に係る第２のチップ動作ロジック回路を含むことを特徴とする、請求項７に記載の半導体装置。
【請求項１１】
前記第２のチップ動作ロジック回路は、前記複数のメモリバンクの少なくとも一つのリペア回路を含むことを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記第２のチップ動作ロジック回路は、前記第２のチップのＴＳＶ連結のためのロジック回路を含むことを特徴とする、請求項１０に記載の半導体装置。
【請求項１３】
前記第１のチップのリペア回路及びロジック回路と、前記第２のチップのリペア回路及びロジック回路とは、前記プローブテストロジック回路と隣接して配置されていることを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
前記第１のチップの複数のメモリバンクの配置順序と、前記第２のチップの複数のメモリバンクの配置順序とは、１８０°回転対称であることを特徴とする、請求項１０に記載の半導体装置。
【請求項１５】
ウェハー上のチップ；
前記チップを前記ウェハー上の隣接しているチップから分離するために、前記チップと隣接して前記ウェハー上に配置されるスクライブレーン；及び、
前記チップのプローブテストを行うロジック回路を含み、
前記ロジック回路は、前記スクライブレーンに配置され、前記チップが前記隣接しているチップから分離されるように、前記ウェハーが前記スクライブレーンに沿ってカットされる時に除去されることを特徴とする、半導体装置。
【請求項１６】
前記ロジック回路は、前記チップ及び前記隣接しているチップの両方に共有されて前記プローブテストを行うことを特徴とする、請求項１５に記載の半導体装置。
【請求項１７】
プローブテストロジック回路を共有する第１及び第２のチップを含む半導体装置を提供する段階；
第１のチップ選択信号に応じて、前記第１のチップのプローブテストを行う段階；
第２のチップ選択信号に応じて、前記第２のチップのプローブテストを行う段階；
前記第１のチップのプローブテスト結果により、前記第１のチップをリペアする段階；
前記第２のチップのプローブテスト結果により、前記第２のチップをリペアする段階；及び、
前記プローブテストロジック回路を除去する段階を含むことを特徴とする、半導体装置のプローブテスト方法。
【請求項１８】
前記第２のチップをリペアする段階の後に、前記第１のチップ選択信号に応じて、前記第１のチップのプローブテストを再度行う段階；及び、
前記第２のチップ選択信号に応じて、前記第２のチップのプローブテストを再度行う段階をさらに含むことを特徴とする、請求項１７に記載のプローブテスト方法。
【請求項１９】
前記第１及び第２のチップ選択信号は、コマンド信号から生成されることを特徴とする、請求項１７に記載のプローブテスト方法。
【請求項２０】
ウェハー上の第１及び第２のチップを提供する段階；
前記第１及び第２のチップ間のスクライブレーンに配置され、前記第１及び第２のチップのプローブテストを行うロジック回路を提供する段階；
前記ロジック回路を用いて、前記第１及び第２のチップのプローブテストを行う段階；及び、
前記第１のチップと前記第２のチップとが互いに分離されるように、前記スクライブレーンに沿って前記ウェハーをカットする段階を含み、
前記ロジック回路は、前記ウェハーが前記スクライブレーンに沿ってカットされる時に除去されることを特徴とする、半導体装置の製造方法。
【請求項２１】
前記プローブテストの結果により、前記第１及び第２のチップの少なくとも一つをリペアする段階をさらに含むことを特徴とする、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
リペアの後に、前記第１及び第２のチップの少なくとも一つのプローブテストを繰返す段階をさらに含むことを特徴とする、請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置、そのプローブテスト方法及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に、メモリ装置は、データを格納するためのメモリコア(Memory Core)を備え、メモリコアの周辺部に半導体装置のノーマル動作及びテストのためのロジック回路が配置される。テストのためのロジック回路のうち、内部電圧レベルを測定したり、不良の発生したセルを検出したりするプローブテスト(Probe Test)のために用いられるプローブテストロジック回路がある。一般に、プローブテストは、半導体チップがウェハー上にある時に行われる。
【０００３】
図１は、従来技術による半導体装置のチップの配置構造を概略的に示す図である。単一のチップのプローブテストのためのプローブテストロジック回路１５は、チップの周辺部(ＰＥＲＩ)に位置する。周辺部(ＰＥＲＩ)は、複数のメモリバンク(ＢＡＮＫ０〜ＢＡＮＫ７)からなるメモリコアで囲まれており、チップのエッジ領域はスクライブレーン(Scribe Lane)からなる。したがって、ウェハー上でチップのプローブテストが行われてから、エッジ領域のスクライブレーンをカットし、チップをパッケージングすることで、半導体装置が製造できる。
【０００４】
プローブテストを行うためのプローブテストロジック回路は、チップがウェハー上でテストされる時を除いては、不要な回路である。しかしながら、従来技術では、プローブテストロジック回路が、半導体装置のノーマル動作のためのロジック回路及びパッドのボンディング(Bonding)などが含まれている周辺部(ＰＥＲＩ)に配置されているので、プローブテストロジック回路の除去が不可能であった。
【０００５】
一方、最近、半導体装置の集積度を高めるために、単一のパッケージ内に複数のチップを積層してパッケージングする方式の３Ｄ(３-Dimensional)半導体装置が開発された。３Ｄ半導体装置は、二つ又はそれ以上のチップを厚さ方向に積層して、同一の空間で最大の集積度を実現し得る。特に、積層された複数のチップにシリコンビア(Via)を貫通させ、全てのチップを電気的に連結しているＴＳＶ(Through Silicon Via)方式が用いられている。ＴＳＶを用いる半導体装置は、それぞれのチップを厚さ方向に貫通して連結しているので、ワイヤを用いた端部配線を介してそれぞれのチップを連結している半導体装置よりも、パッケージ面積を一層効率よく減少させることができる。
【０００６】
ＴＳＶを用いる場合、同一の構造を持つ複数のチップを積層させて、単一の半導体装置を構成することもできるが、一般に、半導体装置の動作を全般的に制御する一つのメーンチップと、データの格納動作を行う複数のスレーブチップとからなる。メーンチップは、図１のチップにおいて、周辺部(ＰＥＲＩ)に位置するロジック回路及びパッドを全部備えており(或いは、メモリコアをさらに含むことができる)、スレーブチップは、メモリコア、リペアのためのロジック回路及びＴＳＶ連結のためのロジック回路のみを具備すれば充分である。
【０００７】
半導体装置の製造の価格競争力を向上させるために、一つのウェハー上に配置されるチップの個数を増加させることが必須である。しかしながら、従来技術によりスレーブチップを生産する場合、ウェハー上のチップの総数を減少させるので、非効率的である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−０２２８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、前記問題点を解決するためのもので、その目的は、プローブテストが行われてから、プローブテストのためのロジック回路を除去し得る半導体装置、そのプローブテスト方法及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置は、第１のチップ；前記第１のチップの周囲に配置されるスクライブレーン；及び、前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置する。
【００１１】
本発明の他の態様による半導体装置は、第１のチップ；第２のチップ；前記第１及び第２のチップの周囲に配置されるスクライブレーン；及び、前記第１及び第２のチップ間の周辺部に配置され、前記第１及び第２のチップのプローブテストのために用いられるプローブテストロジック回路を含み、前記プローブテストロジック回路は、スクライブレーンに配置されてプローブテストが終了してから除去される。
【００１２】
本発明のさらに他の態様による半導体装置は、ウェハー上のチップ；前記チップを前記ウェハー上の隣接しているチップから分離するために、前記チップと隣接して前記ウェハー上に配置されるスクライブレーン；及び、前記チップのプローブテストを行うロジック回路を含み、前記ロジック回路は、前記スクライブレーンに配置され、前記チップが前記隣接しているチップから分離されるように、前記ウェハーが前記スクライブレーンに沿ってカットされる時に除去される。
【００１３】
本発明の一態様による半導体装置のプローブテスト方法は、プローブテストロジック回路を共有する第１及び第２のチップを含む半導体装置を提供する段階；第１のチップ選択信号に応じて、前記第１のチップのプローブテストを行う段階；第２のチップ選択信号に応じて、前記第２のチップのプローブテストを行う段階；前記第１のチップのプローブテスト結果により、前記第１のチップをリペアする段階；前記第２のチップのプローブテスト結果により、前記第２のチップをリペアする段階；及び、前記プローブテストロジック回路を除去する段階を含む。
【００１４】
本発明の一態様による半導体装置の製造方法は、ウェハー上の第１及び第２のチップを提供する段階；前記第１及び第２のチップ間のスクライブレーンに配置され、前記第１及び第２のチップのプローブテストを行うロジック回路を提供する段階；前記ロジック回路を用いて、前記第１及び第２のチップのプローブテストを行う段階；及び、前記第１のチップと前記第２のチップとが互いに分離されるように、前記スクライブレーンに沿って前記ウェハーをカットする段階を含み、前記ロジック回路は、前記ウェハーが前記スクライブレーンに沿ってカットされる時に除去される。
【発明の効果】
【００１５】
本発明によれば、プローブテストロジック回路をスクライブレーンに位置させることで、一つのウェハー上に配置されるチップの総数を増加させることができる。
【００１６】
また、本発明によれば、複数のチップが、プローブテストのためのロジック回路を共有することで、一つのウェハー上に配置されるチップの総数を増加させることができる。
【００１７】
したがって、半導体装置の製造費用を減少させることができる。
【図面の簡単な説明】
【００１８】
【図１】従来技術による半導体装置のチップの配置構造を概略的に示す図である。
【図２】本発明の一実施形態に係る半導体装置のチップの配置構造を概略的に示す図である。
【図３】本発明の他の実施形態に係る半導体装置のチップの配置構造を概略的に示す図である。
【図４】本発明の一実施形態に係る半導体装置のプローブテスト方法を説明するための図である。
【発明を実施するための形態】
【００１９】
図２は、本発明の一実施形態に係る半導体装置の第１のチップの配置構造を概略的に示す図である。図２に示すように、第１のチップ(Ｃ１)は、複数のメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)を含む。メモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)には、メモリバンクの動作に係るロジック回路である第１のチップ動作ロジック回路１１０、１２０が隣接して配置される。第１のチップ動作ロジック回路１１０、１２０は、
例えば、メモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)のリペア回路及びＴＳＶの連結のためのロジック回路を含むが、これに限定されるものではない。
【００２０】
第１のチップ動作ロジック回路１１０、１２０には、プローブテストロジック回路１３０が隣接して配置される。プローブテストロジック回路１３０は、半導体装置を構成するチップがウェハー上に配置されるときに行われるプローブテストのための回路である。プローブテストには、多様な方式のテストが存在する。例えば、内部電圧(internal Bias)テスト及びメモリセルリペアテストなどがあるが、これに限定されるものではない。したがって、プローブテストロジック回路１３０には、データパッド(０〜１５)及び電圧パッドなどが含まれる。
【００２１】
メモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)及び第１のチップ動作ロジック回路１１０、１２０の周囲は、スクライブレーンにより囲まれている。スクライブレーンは、ウェハー上に位置する第１のチップ(Ｃ１)と他のチップとを分離するための切断部である。
【００２２】
本実施形態において、プローブテストロジック回路１３０は、プローブテストが行われた後、第１のチップ(Ｃ１)と他のチップとを分離するための切断部、すなわち、スクライブレーンになる。
【００２３】
前述したように、３Ｄ半導体装置は、複数のチップが積層される構造からなり、積層されたチップ間の電気的な連結は、ＴＳＶを介して行われる。よって、積層されるチップの全部がノーマル動作のためのロジック回路を備える必要はない。複数のチップが単一の半導体装置にパッケージングされた時、マスターチップ(Master Chip)のみにノーマル動作のための回路を具備すればよく、マスターチップを除いたスレーブチップ(Slave Chip)等にはデータの格納のためのメモリバンク及びマスターチップと通信し得る最小限のロジック回路が具備されれば充分である。したがって、スレーブチップ等には、マスターチップと連結しているＴＳＶ及びＴＳＶを制御するためのロジック回路、メモリバンクの不良セルをリペアするためのフューズ回路などが配置される。一方、パッドを含むプローブテストロジック回路１３０は不要である。
【００２４】
しかしながら、チップらが製造される際、ウェハー上でパッドを含むプローブテストロジック回路は、チップの信頼性を確保するためのプローブテストのために必ず具備されなければならない。したがって、本実施形態は、プローブテストが終了した後には除去されるように、プローブテストロジック回路１３０をスクライブレーンに配置することで、ウェハー上に配置され得るチップの総数を増加させることができる。
【００２５】
図３は、本発明の他の実施例による半導体装置のチップの配置構造を概略的に示す図である。図３は、第１のチップ(Ｃ１)及び第２のチップ(Ｃ２)が、プローブテストロジック回路２５０を共有して配置される構造を示す。
【００２６】
第１のチップ(Ｃ１)は、複数のメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)及び第１のチップ(Ｃ１)の動作に係る第１のチップ動作ロジック回路２１０、２２０を含む。同様に、第２のチップ(Ｃ２)は、複数のメモリバンク(ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ)及び第２のチップ動作に係る第２のチップ動作ロジック回路２３０、２４０を含む。プローブテストロジック回路２５０は、第１のチップ動作ロジック回路２１０、２２０及び第２のチップ動作ロジック回路２３０、２４０と隣接し、第１及び第２のチップ(Ｃ１、Ｃ２)間の中央部に配置される。プローブテストロジック回路２５０は、プローブテストが行われた後、第１のチップ(Ｃ１)と第２のチップ(Ｃ２)とを分離するための切断部、すなわち、スクライブレーン(Ｓｃｒｉｂｅ Ｌａｎｅ＿ｐ)になる。第１のチップ(Ｃ１)及び第２のチップ(Ｃ２)の周囲にはスクライブレーンが存在する。スクライブレーンは、第１及び第２のチップ(Ｃ１、C２)及びもう一つのチップ間の切断部になる。
【００２７】
プローブテストロジック回路２５０は、第１及び第２のチップ(Ｃ１、Ｃ２)のプローブテストを共に行うことができる。すなわち、プローブテストロジック回路２５０は、第１及び第２のチップ(Ｃ１、Ｃ２)のプローブテストに共に利用されることで、第１及び第２のチップ(Ｃ１、Ｃ２)により共有できる。
【００２８】
一方、第１のチップ(Ｃ１)を構成するメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)と、第２のチップ(Ｃ２)を構成するメモリバンク(ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ)とは、１８０°回転対称に位置することが好ましい。すなわち、第１のチップ(Ｃ１)のメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)と、第２のチップ(Ｃ２)のメモリバンク(ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ)とは、ミラー構造であるのが好ましい。
【００２９】
すなわち、第２のチップ(Ｃ２)の第１のメモリバンク(ＢＡＮＫ０＿Ｂ)は、第１のチップ(Ｃ１)が１８０度回転した時、第１のチップ(Ｃ１)の第１のメモリバンク(ＢＡＮＫ０＿Ａ)が位置する領域に該当する領域に位置する。第２のチップ(Ｃ２)の残りのメモリバンク(ＢＡＮＫ１＿Ｂ〜ＢＡＮＫ７＿Ｂ)も、それぞれ第１のチップ(Ｃ１)のメモリバンク(ＢＡＮＫ１＿Ａ〜ＢＡＮＫ７＿Ａ)と対応するように位置する。
【００３０】
第１のチップ(Ｃ１)と第２のチップ(Ｃ２)とがプローブテストロジック回路２５０を共有する時、第１のチップ(Ｃ１)と第２のチップ(Ｃ２)とのメモリバンクをそれぞれ対応させて配置する場合、良品が得られる比率を一層向上できるためである。よって、第１のチップ(Ｃ１)のメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)とプローブテストロジック回路２５０との電気的な連結は、第２のチップ(Ｃ２)のメモリバンク(ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ)とプローブテストロジック回路２５０との電気的な連結に対し、論理的に正対称であるのが好ましい。
【００３１】
例えば、図２に示すように、プローブテストのためのパッドが、１〜４番目、５〜８番目、９〜１２番目、１３〜１６番目が位置するとすれば、第１のチップ(Ｃ１)の第１及び第５のメモリバンク(ＢＡＮＫ０＿Ａ、ＢＡＮＫ４＿Ａ)は、第１〜第４番目のパッド(０〜３)と順次電気的に連結しており、第２のチップ(Ｃ２)の第１及び第５のメモリバンク(ＢＡＮＫ０＿Ｂ、ＢＡＮＫ４＿Ｂ)は、第１６〜第１３番目のパッド(１５〜１２)と順次連結している。同様に、第１のチップ(Ｃ１)の第２及び第６のメモリバンク(ＢＡＮＫ１＿Ａ 、ＢＡＮＫ５＿Ａ)は、第５〜第８番目のパッド(４〜７)と順次電気的に連結しており、第２のチップ(Ｃ２)の第２及び第６のメモリバンク(ＢＡＮＫ１＿Ｂ、ＢＡＮＫ５＿Ｂ)は、第１２〜第９番目のパッド(１１〜８)と順次電気的に連結している。
【００３２】
また、第１のチップ(Ｃ１)の第３及び第７のメモリバンク(ＢＡＮＫ２＿Ａ、ＢＡＮＫ６＿Ａ)は、第９〜第１２番目のパッド(８〜１１)と順次電気的に連結しており、第２のチップ(Ｃ２)の第３及び第７のメモリバンク(ＢＡＮＫ２＿Ｂ、ＢＡＮＫ６＿Ｂ)は、第８〜第５番目のパッド(７〜４)と順次電気的に連結しており、第１のチップ(Ｃ１)の第４及び第８のメモリバンク(ＢＡＮＫ３＿Ａ、ＢＡＮＫ７＿Ａ)は、第１３〜第１６番目のパッド(１２〜１５)と順次電気的に連結しており、第２のチップ(Ｃ２)の第４及び第８のメモリバンク(ＢＡＮＫ３＿Ｂ、ＢＡＮＫ７＿Ｂ)は、第４〜第１番目のパッド(３〜０)と順次電気的に連結している。
【００３３】
前述した連結により、第１のチップ(Ｃ１)と第２のチップ(Ｃ２)とのメモリバンクは、ミラー構造を持つことができる。これにより、第１のチップ(Ｃ１)と第２のチップ(Ｃ２)とは、プローブテストロジック回路２５０を共有しても、互いに同一の構造を持つチップとして生産し得る。したがって、ウェハー上において、本発明の実施例のようにチップを配置する場合、全部同一の構造を持つチップを生産し得ることが分かる。
【００３４】
図４は、本発明の実施例による半導体装置のプローブテスト方法を示す図である。図２及び図３を参照して、本発明の実施例による半導体装置のプローブテスト方法を説明すれば、次の通りである。まず、第１のチップ選択信号に応じて第１のチップ(Ｃ１)が活性化され、第１のチップ(Ｃ１)のプローブテストが行われる。第１のチップ(Ｃ１)のメモリバンク(ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ)は、第１〜第１６番目のパッド(０〜１５)とそれぞれ連結してプローブテストが行われる。第１のチップ(Ｃ１)のプローブテストが終了すれば、第２のチップ選択信号に応じて第２のチップ(Ｃ２)が活性化され、第２のチップ(Ｃ２)のプローブテストが行われる。第２のチップ(Ｃ２)のメモリバンク(ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ)は、第１６〜第１番目のパッド(１５〜０)とそれぞれ連結してプローブテストが行われる。第１及び第２のチップ選択信号は、外部から印加されるコマンド信号から生成された信号である。
【００３５】
第１及び第２のチップ(Ｃ１、Ｃ２)のプローブテストが終了すれば、第１のチップ(Ｃ１)のプローブテスト結果により、リペアが行われる。リペアに係るロジック回路は、図２の第１のチップ動作ロジック回路２１０、２２０に含まれる。したがって、第１のチップ(Ｃ１)の内部電圧を補正したり、不良の発生したメモリセルをリペアするためのリペア動作が行われる。リペア動作は、第１のチップ動作ロジック回路に含まれるフューズ回路をカットする方式により行われる。第１のチップ(Ｃ１)のリペアが終了すれば、第２のチップ(Ｃ２)のリペアが行われる。同様に、リペアに係るロジック回路は、第２のチップ動作ロジック回路２３０、３４０に含まれる。
【００３６】
一方、第１及び第２のチップ(Ｃ１、Ｃ２)のプローブテストが行われてから、第１及び第２のチップ(Ｃ１、Ｃ２)のリペアが行われるのが好ましい。すなわち、テスト及びリペアのためには、プローブテストによる測定のためのテスト装備及びリペアのためのテスト装備が必要であるが、装備をセットして用いるのに必要とする費用及び時間が少なくないためである。
【００３７】
第１及び第２のチップ(Ｃ１、Ｃ２)のリペアが完了すれば、第１及び第２のチップ(Ｃ１、Ｃ２)のプローブテストが再度行われる。第１及び第２のチップ(Ｃ１、Ｃ２)の一番目のプローブテストは、第１及び第２のチップ(Ｃ１、Ｃ２)の不良情報を分析するためのものであり、二番目のプローブテストは、第１及び第２のチップ(Ｃ１、Ｃ２)のリペアが正常に行われた否かを検査するためのものである。
【００３８】
前述したプローブテストが終了すれば、プローブテストのためのプローブテストロジック回路２５０は、スクライブレーンになって除去され、第１及び第２のチップ(Ｃ１、Ｃ２)は分割される。第１及び第２のチップ(Ｃ１、Ｃ２)は、物理的な構造が同一であるので、同一の構造を持つチップになり、パッケージングをする際、別途の分類が不要になる。
【００３９】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００４０】
０〜１５  リペア回路
１１０、１２０、２１０、２２０  第１のチップ動作ロジック回路
１３０、２５０  プローブテストロジック回路
２３０、２４０  第２のチップ動作ロジック回路
Ｃ１  第１のチップ
Ｃ２  第２のチップ
ＢＡＮＫ０＿Ａ〜ＢＡＮＫ７＿Ａ，ＢＡＮＫ０＿Ｂ〜ＢＡＮＫ７＿Ｂ  メモリバンク
【図１】
2011139040.tif 000003
【図２】
2011139040.tif 000004
【図３】
2011139040.tif 000005
【図４】
2011139040.tif 000006