(57)【要約】【課題】ダイアタッチ工程を行う場合に、ダイアタッチ専用の認識マークを、ＩＣ素子が電気的に接続されるポスト（電極）が配置される第１領域内に形成していた。この場合、認識マークの表面状態を他のポストと変えることが必要となる。このように表面状態を変えたポストは、ダイアタッチやワイヤーボンディングには不向きな状態となり、一つの半導体装置のアレイからの取れ数が少なくなるという課題があった。【解決手段】ダイアタッチ用のマーク７を、ＩＣ素子５１や電極となるポスト４０が配置されない第２領域２０ｂに配置した。そのため、第１領域２０ａ内での実装密度を高めることが可能となり、一つの半導体装置のアレイ３００からの半導体装置１００の取れ数を高めることが可能となった。【選択図】図１
2011103371.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域の少なくとも一部を平面的に囲む第２領域とを有する第１面と、前記第１面と反対側に位置する第２面とを備えた基板を用意する工程と、
前記第１領域内の前記第１面の第１方向に複数の列、そして前記第１方向と交差する第２方向に複数の行が並ぶように、同一形状を備える複数の第１マスク材を、隣りあう前記複数の第１マスク材の間隔がそれぞれ同一となるように前記第１領域内に形成する工程と、
前記複数の第１マスク材をマスクとして、前記基板をエッチングして複数の凸部を形成する工程と、
前記第２方向に沿って前記複数の第１マスク材の少なくとも一部と並行し、前記第２領域内に位置してなる、複数のマークを形成する工程と、
半導体素子と前記複数の凸部との位置合わせを前記複数のマークを用いて行い、前記半導体素子を前記複数の凸部のうちの第１凸部に搭載する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、前記複数のマークを形成する工程は、
前記第２領域内に第２マスク材を形成する工程と、
前記第２マスク材をマスクとして前記基板をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、前記複数の第１マスク材と前記第２マスク材は同じ構成を備え、且つ同時に形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または請求項３のいずれかに記載の半導体装置の製造方法であって、前記基板をエッチングする工程は、前記複数の凸部を形成する工程と同時に行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか一項に記載の半導体装置の製造方法であって、前記マークを形成する工程では、
前記基板の前記マークを囲う領域に凹部が設けられ、かつ、前記マークの第１の面と、前記凸部の第１の面とが同一平面上に位置するように、前記マークが設けられることを特徴とする半導体装置の製造方法。
【請求項６】
請求項２から５のいずれか一項に記載の半導体装置の製造方法であって、前記第１マスク材と前記第２マスク材は、フォトレジスト、前記基板と異なる物質のメッキ層、又はこれらを積層した材質であることを特徴とする半導体装置の製造方法。
【請求項７】
第１面側にある第１領域内に設けられ、前記第１面側での平面視で第１方向に複数の列、前記第１方向と交差する第２方向に複数の行をなし、前記第１方向及び前記第２方向に沿ってそれぞれ同一の間隔で隣り合う複数の凸部と、
前記第１面側での平面視で前記第１領域の少なくとも一部と隣接する第２領域内に位置し、前記第２方向に沿って前記複数の凸部の少なくとも一部と並行して並ぶ、複数のマークと、を備えたことを特徴とする基板。
【請求項８】
第１面側にある第１領域内に設けられ、前記第１面側での平面視で第１方向に複数の列、前記第１方向と交差する第２方向に複数の行をなし、前記第１方向及び前記第２方向に沿ってそれぞれ同一の間隔で隣り合う、電気的に分離され、且つ機械的にそれぞれ固定された複数の凸部と、前記第１領域の少なくとも一部と平面的に隣接する第２領域内に配置され、前記複数の半導体素子と並行して並ぶ複数のマークと、を有する基板と、
前記複数の凸部のうちの少なくとも一つの前記凸部に搭載された半導体素子と、
を備えたことを特徴とする半導体装置のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、基板および半導体装置のアレイに関する。
【背景技術】
【０００２】
半導体素子としてのＩＣ素子を搭載した半導体装置としては、外部端子をパッケージ周辺に配置したペリフェラル型と、外部端子をパッケージ下面に配置したエリア型とに大別される。ペリフェラル型とは、図２４（ａ）〜（ｃ）に示すように、ＤＩＰ、ＳＯＰ、ＱＦＰに代表されるパッケージのことである。図２４（ｄ）に示すように、ペリフェラル型は、ダイパッド２０１といわれるチップ搭載部にＩＣ素子２１０を搭載し、ＩＣ素子２１０が備えるパッド電極とリードフレームのリード２０３とを金線等で接続し、その後、リード２０３の外周部の一部を残し、それ以外の全てを樹脂封止することで製造される。リード２０３のうちの樹脂パッケージ内側の部分は内部端子と呼ばれ、樹脂パッケージ外側の部分は外部端子とも呼ばれている。
【０００３】
また、エリア型とは、図２５（ａ）及び（ｂ）、並びに、図２６（ａ）及び（ｂ）に示すように、ＢＧＡに代表されるパッケージのことであり、基板２１１の上にＩＣ素子２１０を搭載し、金線もしくは半田、金のバンプにより基板２１１とＩＣ素子２１０を電気的に接続させ、更にＩＣ素子２１０等を樹脂封止することにより製造される。図２５（ａ）及び（ｂ）に示すように、基板２１１とＩＣ素子２１０とが金線２１３で接続されているものは金線型ＢＧＡとも呼ばれている。ここで、図２５（ｂ）は、図２５（ａ）の断面図である。
【０００４】
また、図２６（ａ）及び（ｂ）に示すように、基板２１１とＩＣ素子２１０とがバンプ２２３で接続されているものはバンプ型ＢＧＡとも呼ばれている。特に、バンプ型ＢＧＡでは、図２６（ａ）及び（ｂ）に示すように樹脂封止を行わないタイプのものもある。ここで、図２６（ｂ）は図２６（ａ）の断面図である。図２６（ａ）及び（ｂ）に示すように、エリア型の外部端子はリードではなく、基板２１１の裏面に搭載された電極（又は、半田ボール）２２５となっている。上記した構造は、典型的には、複数のＩＣ素子を基板に搭載した半導体装置のアレイを形成した後分割することで形成される。
【０００５】
ここで、以下に示す説明では、半導体素子や、電子部品を装着する際の目印となる領域を認識マークとして定義する。複数のＩＣ素子を基板に搭載する手法としては、特許文献１に含まれる図２７（特許文献１における図１）に示されるように、母基板の外周部に母基板と同一の組成を含み、且つ母基板１０１と主成分が同一で、色調が異なる組成を備えるセラミック製の絶縁層１０４を備える捨代領域１０３を備え、捨代領域１０３には、捨代領域１０３を貫通させて母基板１０１の表面を露出させた開口パターン１０４ａを有している。この技術を用いることで、開口パターン４ａを用いてダイシングを行う際での位置合わせを行うことが可能となる。また、電子部品を実装する領域には、典型的には凹部形状を備える搭載部５を備えている。電子部品は搭載部５が備える凹部の内側、周辺等に配置される。
【０００６】
また、特許文献２に示すように、銅基板に貴金属をマスクとして形成した後、エッチングを行うことで銅基板の一部で繋がるポストを形成し、認識マーク、ダイシングマークの形成等を行う技術が開示されている。以下、図面を用いて説明を行う。図２８（ａ）〜（ｅ）は、ポストを形成してからの製造工程を示す断面図であり、図２９は、認識マーク、ダイシングマークを形成した状態での平面図である。
【０００７】
図２８（ａ）に示すように、まず始めに、基板１０の表面に認識マーク８を形成する。認識マーク８は、例えばインクジェット工法を用いて形成する。認識マーク８は、例えばＩＣ固定領域の外側に配置している。
【０００８】
次に、図２８（ｂ）に示すように、認識マーク８を目印にＩＣ固定領域を認識し、認識したＩＣ固定領域にＩＣ素子１１を位置合わせし、位置合わせした状態で、ＩＣ固定領域にある複数本のポスト５上にＩＣ素子１１を取り付ける。なお、このダイアタッチ（ＩＣ素子１１の搭載）工程では、ＩＣ素子１１とポスト５とを接着剤１２で取り付ける。使用する接着剤１２は、例えば熱硬化ペースト又はシート状のものである。図２９は、この状態に対応する平面図である。
【０００９】
次に、図２８（ｃ）に示すように、ＩＣ素子１１の直下から外れた領域にあるポスト５の上面と、ＩＣ素子１１の能動面に設けられているパッド端子とを例えば金線１３で接続する。ここでは、認識マーク８を目印に、外部端子となるポスト５を認識し、認識したポスト５に金線１３の一端を接続する。
【００１０】
次に、図２８（ｄ）に示すように、ＩＣ素子１１、金線１３及びポスト５を含む基板１０のＩＣ素子１１が固定された面側全面をモールド樹脂１４で封止する。モールド樹脂１４は、例えば熱硬化性のエポキシ樹脂等である。その後、ポスト５同士を連結している連結部６をＩＣ素子１１が搭載された面と反対側からエッチングして取り除く。これにより、図２８（ｅ）に示すように、隣り合うポスト５同士を電気的に切り離すことができ、金線１３に繋がるポスト５をそれぞれ電気的に独立した外部端子として使用することが可能となる。そしてモールド樹脂で封止される前にダイシングマーク９を参照することで得られた位置情報をもとにダイシングを行い、個々の半導体装置として分離する。
【００１１】
このような製造方法を用いることで、ポスト５をＩＣ素子１１の固定領域と、ＩＣ素子１１が備えるパッド電極と、に対して共用することが可能となる。即ち、ＩＣ素子１１を固定するための専用パターンが不要となり、寸法が異なるＩＣ素子１１を、同じ構成を備える基板１０を用いて実装することが可能となる。そのため、基板１０を形成するフォトマスク等の種類を減らすことが可能となり、製造コストを下げることができる。また、新規のＩＣ素子１１を扱う場合に、基板１０をそのまま用いることができることから、ＴＡＴを短縮することが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−１８５９７８号公報
【特許文献２】特開２００９−５５０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の技術を用いた場合、例えばチップサイズや端子数が異なるＩＣ素子を搭載するには、異なったパターン（開口パターン４ａの位置が異なる等）を有する基板が必要となる。即ち、各々のＩＣ素子の寸法に合わせて専用のフォトマスクが必要となる。そのため、少量多品種のＩＣ素子を扱う場合には、基板形成用の高額なフォトマスクを多種類備えておく必要があり、コスト的に不利になるという課題がある。また、新規のＩＣ素子を扱う場合には、新規のフォトマスクを作成することが必要となり、ＴＡＴが長くなるという課題もある。
【００１４】
次に、特許文献２に記載の技術を用いた場合の課題について、図２８（ｄ）を用いて説明する。認識マーク８は、ポスト５の頂点に形成されることが必要となる。認識マーク８の形成にはフォトリソグラフ法や、インクジェット法による直接描画等の手法が用いられるが、このような方法では認識マーク形成に独立した工程を導入する必要があり、製造工程が増加するという課題がある。また、認識マーク８が形成されたポスト５は、その表面状態が変質するため、パッド電極や、ＩＣ素子１１を固定する電極としては不向きである。そのため、認識マーク８として表面状態が変質したポスト５はＩＣ素子１１の搭載や、パッド電極として適切ではない。認識マーク８は各々のＩＣ素子１１と対応する数だけ基板１０内に配置されるが、認識マーク８を残した状態では、認識マーク８起因の不純物がＩＣ素子１１や金線１３の領域にまで拡散し、半導体装置１００の信頼性を落とす可能性がある。そのため、高い信頼性を確保するためには、認識マーク８を半導体装置１００内部に残らないようにする必要がある。そのため、レイアウト上の制限が生じるという課題がある。
【課題を解決するための手段】
【００１５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。
【００１６】
［適用例１］本適用例にかかる半導体装置の製造方法は、第１領域と、前記第１領域の少なくとも一部を平面的に囲む第２領域とを有する第１面と、前記第１面と反対側に位置する第２面とを備えた基板を用意する工程と、前記第１領域内の前記第１面の第１方向に複数の列、そして前記第１方向と交差する第２方向に複数の行が並ぶように、同一形状を備える複数の第１マスク材を、隣りあう前記複数の第１マスク材の間隔がそれぞれ同一となるように前記第１領域内に形成する工程と、前記複数の第１マスク材をマスクとして、前記基板をエッチングして複数の凸部を形成する工程と、前記第２方向に沿って前記複数の第１マスク材の少なくとも一部と並行し、前記第２領域内に位置してなる、複数のマークを形成する工程と、半導体素子と前記複数の凸部との位置合わせを前記複数のマークを用いて行い、前記半導体素子を前記複数の凸部のうちの第１凸部に搭載する工程と、を含むことを特徴とする。
【００１７】
これによれば、マークをインク印刷、レーザー加工等の製造方法を用いることなく形成できる。そのため、マークの形成に特化した製造装置は不要となり、設備投資を抑制することが可能となる。なお、「間隔」とは、凸部の中央から隣接する凸部中央との距離と定義する。
【００１８】
［適用例２］上記適用例にかかる半導体装置の製造方法であって、前記複数のマークを形成する工程は、前記第２領域内に第２マスク材を形成する工程と、前記第２マスク材をマスクとして前記基板をエッチングする工程と、を含むことを特徴とする。
【００１９】
上記した適用例によれば、第２マスク材をマスクとしてエッチングするため、当該エッチングにより生じる凸部と、第２マスク材との位置には合わせずれが原理的に発生しなくなるため、極めて高い精度で半導体素子を搭載することが可能となる。
【００２０】
［適用例３］上記適用例にかかる半導体装置の製造方法であって、前記複数の第１マスク材と前記第２マスク材は同じ構成を備え、且つ同時に形成されていることを特徴とする。
【００２１】
上記した適用例によれば、例えばメッキ法等を用いることで、第１マスク材と第２マスク材とを同時に形成することができる。そのため、製造工程を短縮することが可能となる。また、第１マスク材と第２マスク材を同一のフォトマスクを用いて露光する方法が適用でき、この場合凸部とマークとの位置には合わせずれが原理的に発生しなくなるため、極めて高い精度で半導体素子を搭載することが可能となる。
【００２２】
［適用例４］上記適用例にかかる半導体装置の製造方法であって、前記基板をエッチングする工程は、前記複数の凸部を形成する工程と同時に行われることを特徴とする。
【００２３】
上記した適用例によれば、一回のエッチングで、凸部とマークを形成することができる。そのため、製造工程を短縮することが可能となる。
【００２４】
［適用例５］上記適用例にかかる半導体装置の製造方法であって、前記マークを形成する工程では、前記基板の前記マークを囲う領域に凹部が設けられ、かつ、前記マークの第１の面と、前記凸部の第１の面とが同一平面上に位置するように、前記マークが設けられることを特徴とする。
【００２５】
上記した適用例によれば、マークと凸部〔凹部に囲われた領域）とを撮像する際に、撮像装置の焦点位置を変えることなく撮像することが可能となる。そのため、微細化が進み高い拡大倍率（焦点深度は浅くなる）を必要とする場合でも容易に合焦させることが可能となり、半導体素子とマークとを、高い精度で位置あわせを行うことが可能となる。
【００２６】
［適用例６］上記適用例にかかる半導体装置の製造方法であって、前記第１マスク材と前記第２マスク材は、フォトレジスト、前記基板と異なる物質のメッキ層、又はこれらを積層した材質であることを特徴とする。
【００２７】
上記した適用例によれば、次のマークを探索する際、撮像装置の焦点位置を変えることなく探索することが可能となる。そのため、微細化が進み高い拡大倍率（焦点深度は浅くなる）を必要とする場合でも容易に次のマークを探索させることが可能となり、半導体素子とマークとを、高い速度で位置あわせを行うことが可能となる。
【００２８】
［適用例７］本適用例にかかる基板は、第１面側にある第１領域内に設けられ、前記第１面側での平面視で第１方向に複数の列、前記第１方向と交差する第２方向に複数の行をなし、前記第１方向及び前記第２方向に沿ってそれぞれ同一の間隔で隣り合う複数の凸部と、前記第１面側での平面視で前記第１領域の少なくとも一部と隣接する第２領域内に位置し、前記第２方向に沿って前記複数の凸部の少なくとも一部と並行して並ぶ、複数のマークと、を備えたことを特徴とする。
【００２９】
これによれば、マークは規則的に配置されることとなるため、マークの発見が容易となり、短い時間でマークを探索することが可能となる。また、第１領域内にはマークがないため、第１領域内にマークを設ける場合と比べ、第１領域の利用率を向上させることが可能となる。
【００３０】
［適用例８］本適用例にかかる半導体装置のアレイは、第１面側にある第１領域内に設けられ、前記第１面側での平面視で第１方向に複数の列、前記第１方向と交差する第２方向に複数の行をなし、前記第１方向及び前記第２方向に沿ってそれぞれ同一の間隔で隣り合う、電気的に分離され、且つ機械的にそれぞれ固定された複数の凸部と、前記第１領域の少なくとも一部と平面的に隣接する第２領域内に配置され、前記複数の半導体素子と並行して並ぶ複数のマークと、を有する基板と、前記複数の凸部のうちの少なくとも一つの前記凸部に搭載された半導体素子と、を備えたことを特徴とする。
【００３１】
これによれば、マークは規則的に配置されることとなるため、マークの発見が容易となり、半導体素子を短時間でかつ位置ずれを起こすことなく搭載することが可能となる。また、上記の構成であれば、マークをＩＣ素子と電気的に接続させる有効領域外に配置することが可能となり、半導体素子の実効密度を向上させることが可能となる。
【図面の簡単な説明】
【００３２】
【図１】（ａ）は、第１の実施形態を説明するための半導体装置のアレイの平面図、（ｂ）は、（ａ）のＡ−Ａ’線断面図、（ｃ）は、マークの裏面（第２面）側の形状を示す拡大平面図。
【図２】マークと別に位置合わせマークを形成した場合におけるＩＣ素子のレイアウト例。
【図３】（ａ）は、第１の変形例にかかる、半導体装置の構成例を示す平面図、（ｂ）は、（ａ）のＡ−Ａ’線断面図。
【図４】（ａ）は、第２の実施形態にかかる、基板の平面図、（ｂ）は、（ａ）のＡ−Ａ’線断面図。
【図５】（ａ）、（ｃ）、（ｅ）は、第３の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第３の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図６】（ａ）、（ｃ）、（ｅ）は、第３の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第３の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図７】（ａ）、（ｃ）、（ｅ）は、第３の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第３の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図８】（ａ）、（ｃ）、（ｅ）は、第３の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第３の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図９】半導体装置のアレイのダイシング工程を示す平面図。
【図１０】（ａ）、（ｃ）、（ｅ）は、第２の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第２の変形例にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１１】（ａ）は、第２の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）は第２の変形例にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１２】（ａ）、（ｃ）は、第３の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）は、第３の変形例にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１３】（ａ）、（ｃ）は、第３の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）は、第３の変形例にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１４】（ａ）は、第４の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）は、第４の変形例にかかる、図１（ａ）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１５】（ａ）、（ｃ）は、第４の変形例にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｅ）は、第４の変形例にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１６】（ａ）、（ｃ）、（ｅ）は、第４の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第４の実施形態にかかる、基板の平面図。
【図１７】（ａ）、（ｃ）、（ｅ）は、第４の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第４の実施形態にかかる、基板の表面（第１面）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１８】（ａ）、（ｃ）、（ｅ）は、第５の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第５の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図１９】（ａ）、（ｃ）は、第５の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）は、第５の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図２０】（ａ）はダイアタッチ工程に対応する断面図、（ｂ）は平面図。
【図２１】（ａ）、（ｃ）、（ｅ）は、第６の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）、（ｆ）は、第６の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図２２】（ａ）、（ｃ）、（ｄ）、（ｅ）は、第６の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｆ）は、第６の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図２３】（ａ）、（ｃ）は、第６の実施形態にかかる、図１（ａ）のＡ−Ａ’線に対応する工程断面図、（ｂ）、（ｄ）は、第６の実施形態にかかる、図１（ａ）に示す領域Ｂに対応する工程を示す平面図。
【図２４】（ａ）〜（ｃ）は背景技術を説明するための斜視図、（ｄ）は背景技術を説明するための断面図。
【図２５】（ａ）は背景技術を説明するための斜視図、（ｂ）は（ａ）の断面図。
【図２６】（ａ）は背景技術を説明するための斜視図、（ｂ）は（ａ）の断面図。
【図２７】背景技術を説明するための平面図。
【図２８】（ａ）〜（ｅ）は、背景技術を説明するための工程断面図。
【図２９】認識マーク、ダイシングマークを形成した状態での平面図。
【発明を実施するための形態】
【００３３】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。
（第１の実施形態：半導体装置のアレイ及び半導体装置）
【００３４】
以下、第１の実施形態としての半導体装置のアレイについて、図面を参照して説明する。図１（ａ）は、本実施形態にかかる半導体装置のアレイの、半導体素子としてのＩＣ素子を搭載した表面（第１面）の平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は、マークの裏面（第２面）側の形状を示す拡大平面図である。ここで、図１（ａ）では視認性の向上のため、モールド樹脂６１を除いた状態で図示している。また、図１（ｂ）では、ポスト４０が円柱形状をとるよう記載しているが、後述する製造方法の特性により円柱形状とは異なる形状を備える場合がある。
【００３５】
半導体装置のアレイ３００は、モールド樹脂６１、金線５３、ＩＣ素子５１、ポスト４０、メッキ層３ａ、メッキ層３ｂ、第１領域２０ａ、第２領域２０ｂ、マーク７と、を備えている。ここで、複数のマーク７が並んでいる方向と並行する方向（本実施形態では平行に並んでいる）を第１方向とし、第１方向と交差（本実施形態では直交している）する方向を第２方向として扱う。
【００３６】
第１領域２０ａはＩＣ素子５１や、ＩＣ素子５１が電気的に接続されるポスト４０が収められ、ダイシングにより点線で示した領域で切り離すことで半導体装置１００を得る領域である。第２領域２０ｂは、第１領域２０ａの少なくとも一部を囲んでいる領域である。第２の領域２０ｂは、マーク７を備えている。このマーク７の位置を参照することで、ＩＣ素子５１の実装位置情報を得ることができる。また、マーク７はダイシング位置を示すマークとしての機能を備えている。モールド樹脂６１は、ポスト４０を支えている。そして、ポスト４０はＩＣ素子５１を固定すると共に、例えば金線５３を介して、ＩＣ素子５１を囲う位置にあるポスト４０とＩＣ素子５１とを電気的に接続する機能（ワイヤーボンディング機能）を備えている。ポスト４０は、第１方向及び第２方向に対し等間隔に配置されており、ポスト基材４１、メッキ層３ａ、メッキ層３ｂを含んでいる。なお、”間隔”とはポスト４０の中央と、隣接するポスト４０の中央との距離とを示す。以下、ピッチとも呼ぶ。
【００３７】
メッキ層３ａは、ポスト基材４１の表面（第１面）に位置し、ポスト基材４１の酸化等の影響を避けるべく、ＩＣ素子５１の固定や、ＩＣ素子５１を囲う領域に位置するポスト４０と、ＩＣ素子５１とのワイヤーボンディングの強度を確保する機能を備えている。メッキ層３ｂは、ポスト基材４１の裏面（第２面）に位置している。そして、ポスト基材４１の酸化等の影響を避けて半導体装置１００を搭載する回路基板（図示せず）との半田密着性を確保すべく形成されている。なお、メッキ層３ａ、メッキ層３ｂは、後述する半導体装置の製造工程で自己整合型マスクとして用いられる場合がある。
【００３８】
図１（ｃ）は、マーク７周辺を裏面から見た場合の平面形状を示す拡大平面図である。このように、ＩＣ素子５１等を搭載し、モールド樹脂６１により封入した後でも、マーク７は裏面から見ることができる。そのため、マーク７を目印としてダイシング工程を行うことが可能となり、製造工程中で生じた半導体装置のアレイ３００の寸法ずれ等を補正してダイシングすることが可能となり、より位置精度が高いダイシングを行うことが可能となる（製造方法については後述する）。なお、裏面側にマーク７を貫通させて形成せず表面側にのみマーク７を形成しても良い。
【００３９】
続けて、マーク７と別に位置合わせマークを用いた場合とを比較した例について説明する。図２は、マークと別に位置合わせマークを形成した場合におけるＩＣ素子のレイアウト例である。図２に示すように、ＩＣ素子５１は、ポスト４０を例えば６×６個使用して一つの半導体装置１００を構成している。ここで、位置合わせマーク７ａを導入すると、一つの半導体装置１００を構成するためには、７×７個のポスト４０を必要とするこことなる。そのため、半導体装置１００の取れ数は減少する。例えば、図１（ａ）と図２とを比較した場合には、位置合わせマーク７ａを入れることで、この場合では、半導体装置１００の取れ数は９個から６個に減ってしまう。特に、半導体装置１００が小さい場合には、取れ数の減少が大きくなるが、マーク７を位置合わせマークとして用いることで、半導体装置のアレイ３００中の半導体装置１００の密度を高めることが可能となる。
【００４０】
本実施形態では、第１方向と並行な方向にマーク７を形成する実施形態について説明したが、これは第１方向と交差する第２方向に対してマークを配置する構成を用いても良い。特に、ダイシング装置が、第１方向と第２方向にマークが形成されることでダイシング精度を向上できる構成を備えている場合には、好適である。
【００４１】
（第１の変形例：半導体装置の構成）
上記した実施形態では、例えば図１に示したように、半導体装置１００として、ＩＣ素子５１を１つだけ用いた実施形態について説明したが、本発明はこれに限られることはなく、例えば複数のＩＣ素子を用いた（マルチチップモジュール：ＭＣＭ）を用いた場合にも適用可能である。
【００４２】
図３（ａ）は、本発明の変形例にかかる半導体装置の構成例を示す平面図である。図３（ｂ）は、図３（ａ）をＡ−Ａ’線で切断したときの断面図である。図３（ａ）では、図面の複雑化を回避するためにモールド樹脂６１の記入を省略している。なお、図３（ａ）、（ｂ）において、上記した実施形態で説明したものと同一構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００４３】
図３（ａ）、（ｂ）に示すように、本発明では、一つの半導体装置１００に２個のＩＣ素子５１、ＩＣ素子５１’が配置されている。ＩＣ素子５１、ＩＣ素子５１’は同一種類でも良いし、互いに外形やパッド端子の数が異なる異種類でも良い。このように、複数個のＩＣ素子５１、ＩＣ素子５１’をモールド樹脂６１で封止した半導体装置１００を備えた半導体装置のアレイ３００を構成することも好適であり、半導体装置１００を搭載する回路基板（図示せず）の実装密度を等価的に向上させることが可能となる。
【００４４】
このような半導体装置のアレイ３００に対しても、上記の実施形態と同様の方法でマーク７によりＩＣ素子５１、ＩＣ素子５１’の位置合わせを行い、ダイアタッチ、ワイヤーボンド、ダイシング等をして得ることができる。
【００４５】
即ち、図３（ａ）に示すように、まず始めに、マーク７を目印に、第１のＩＣ固定領域と第２のＩＣ固定領域をそれぞれ探索する。次に、第１のＩＣ固定領域のポスト４０に第１のＩＣ素子５１を取り付けると共に、第２のＩＣ固定領域のポスト４０に第２のＩＣ素子５１’を取り付ける（所謂ダイアタッチ工程）。そして、ＩＣ固定領域以外の領域に配置されているポスト４０と、ＩＣ素子５１、ＩＣ素子５１’のパッド端子とを金線５３等で接続する。ここでは、マーク７を目印に、外部端子となるポスト４０を探索し、探索したポスト４０に金線５３の一端を接続するようにしても良い。
【００４６】
この場合においてマーク７を裏面側に貫通させて形成することは必須ではなく、表面にのみ配置しても良い。この構成を備えていれば、ＩＣ素子５１の実装精度を向上することが可能となる。また、表面加工用と裏面加工用に異なるフォトマスクを用いる場合、裏面加工用マスクには、マーク７のパターン形成を省略できることからより汎用性が高く、しかもＴＡＴを短縮して裏面加工用マスクを提供することが可能となる。
【００４７】
次に、図３（ｂ）に示すように、ＩＣ素子５１、ＩＣ素子５１’、金線５３及びポスト４０を例えば熱硬化性のエポキシ樹脂等を用いたモールド樹脂６１で封止する。その後、ＩＣ素子５１、ＩＣ素子５１’が同一の半導体装置１００内に含まれるように半導体装置のアレイ３００をダイシングすることによって、個々の半導体装置１００に分割する。即ち、ＩＣ素子５１、ＩＣ素子５１’と、金線５３でＩＣ素子５１、ＩＣ素子５１’と電気的に結合されたポスト４０とを含む矩形の形状と認識させることで、２つのＩＣ素子５１、ＩＣ素子５１’を一つのＩＣ素子と等価なものとして扱うことが可能となり、ＭＣＭに対応することが可能となる。なお、ここでは２つのＩＣ素子５１、ＩＣ素子５１’をＭＣＭに対応させる例について説明したが、これは３つ以上のＩＣ素子を用いた場合でも同様に展開可能である。
【００４８】
このように、本変形例によれば、上記した実施形態と同様に、ポスト４０はダイパッドにもなるし外部端子にもなる。従って、ＭＣＭを組み立てる際においても、ＩＣ素子５１、ＩＣ素子５１’の種類毎に、固有のダイパッドや固有のリードフレーム、固有の基板（インターポーザ等）を用意する必要はなく、その製造コストの低減が可能である。また、この場合でも上記したように、ＩＣ固定領域以外の領域のポスト４０を金線５３の中継端子として使用しても良い。即ち、金線５３を介してＩＣ素子５１のパッド端子に接続されているポスト４０を、金線５３を介して他のポスト４０に接続しても良い。このような方法によれば、ポスト４０の配置位置を変えなくても、ＩＣ素子５１、ＩＣ素子５１’のパッド端子を任意の位置まで引き出すことができるので、半導体装置１００の外部端子位置を実質的に変更することができる。また、上記したように、半導体装置１００の側面にポスト４０が残留しないようダイシングすることができ、半導体装置１００を実装した回路基板（図示せず）の配線パターンと、半導体装置１００の回りに残ったポスト４０との間でのショートする等に起因する不良発生や、配線パターンをレイアウトする際に生じる制限を抑えることが可能となる。
【００４９】
さらに、図３（ａ）に示すように、ＩＣ素子５１、ＩＣ素子５１’が備えるパッド端子同士を金線５３及びポスト４０を介して電気的に接続しても良い。これにより、ＩＣ素子５１、ＩＣ素子５１’間の配線を半導体装置１００内で行えることから、半導体装置１００を実装した回路基板（図示せず）の配線パターンを減らすことができ、配線パターンの自由度を高めることが可能となる。
（第２の実施形態：半導体素子を搭載する基板）
【００５０】
以下、第２の実施形態について、図面を参照して説明する。図４（ａ）は、本実施形態にかかる基板の表面（第１面）の平面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ’線での断面図である。
【００５１】
基板６は、ＩＣ素子５１（点線で示す）の搭載や、金線５３のワイヤーボンディングを行える構造を備えている。ここで、図４（ａ）では、ポスト４０が円柱形状をとるよう記載しているが、後述する製造方法の特性により円柱形状とは異なる形状を備える場合がある。
【００５２】
基板６は、ポスト４０、ポスト基材４１、メッキ層３ａ、メッキ層３ｂ、第１領域２０ａ、第２領域２０ｂ、マーク７と、を備えている。ポスト４０は、ポスト基材４１、メッキ層３ａ、メッキ層３ｂを備えている。ここで、複数のマーク７が並んでいる方向と並行する方向（本実施形態では平行）を第１方向とし、第１方向と交差（本実施形態では直交している）する方向を第２方向として扱う
【００５３】
第１領域２０ａは、基板６におけるＩＣ素子５１が搭載される面（第１面）や、ＩＣ素子５１が電気的に接続される、前述したポスト４０が収められ、ダイシングにより点線で示した領域で切り離すことで半導体装置１００を得る領域である。第２領域２０ｂは、第１領域２０ａの少なくとも一部を囲んでいる領域である。第２の領域２０ｂは、マーク７を備えている。このマーク７の位置を参照することで、ＩＣ素子５１の実装位置情報を得ることができる。また、マーク７はダイシング位置を示すマークとしての機能を備えている。複数のポスト基材４１は、第１方向及び第２方向に対し等間隔に配置されており、ポスト基材４１を前述したように加工してえられるポスト４０の探索を容易に行えるようになっている。
【００５４】
この場合においてマーク７を裏面側に貫通させて形成することは必須ではなく、表面にのみ配置しても良い。この構成を備えていれば、ＩＣ素子５１の実装精度を向上することが可能となる。また、表面加工用と裏面加工用に異なるフォトマスクを用いる場合、裏面加工用マスクには、マーク７のパターン形成を省略できることからより汎用性が高く、しかもＴＡＴを短縮して裏面加工用マスクを提供することが可能となる。
【００５５】
メッキ層３ａは、ポスト基材４１の表面（第１面）に位置し、ＩＣ素子５１の固定や、ＩＣ素子５１とのワイヤーボンディング工程で加えられる熱や応力に耐える機能を備えている。メッキ層３ｂは、ポスト基材４１の裏面（第２面）に位置している。そして、ポスト基材４１の裏面側（第２面側）の酸化等の影響を避けて半導体装置１００を搭載する回路基板（図示せず）への搭載時に用いられる半田等との密着性を確保すべく形成されている。なお、メッキ層３ａ、メッキ層３ｂは、後述する半導体装置の製造工程で自己整合型マスクとして用いられる場合がある。このような基板を用いることで、ＩＣ素子５１の装着位置を高速且つ高精度に検出することが可能となる。また、前述した位置合わせマーク７ａを用いる場合と比べ、半導体装置１００の実装密度を向上させることが可能となる。また、マーク７の並びと交差する第２方向に対して、マーク７を並べることでＩＣ素子５１の実装位置精度を高められる場合には、第２方向に対してもマーク７を並べることが好適となる。
【００５６】
（第３の実施形態：半導体装置の製造方法−１）
以下、第３の実施形態として、上記した半導体装置の製造方法について図面を参照しながら説明する。本実施形態では、上記した半導体装置のアレイ３００をダイシングして半導体装置１００を製造する第１の製造方法について説明する。ここで上記したものと類似した構成を備えるものについては、同一の符号を割り当てるものとする。図５（ａ）、（ｃ）、（ｅ）、図６（ａ）、（ｃ）、（ｅ）、図７（ａ）、（ｃ）、（ｅ）、図８（ａ）、（ｃ）、（ｅ）は、図１（ａ）のＡ−Ａ’線に対応する工程断面図である。そして図５（ｂ）、（ｄ）、（ｆ）、図６（ｂ）、（ｄ）、（ｆ）、図７（ｂ）、（ｄ）、（ｆ）、図８（ｂ）、（ｄ）、（ｆ）、は、本実施形態にかかる基板の表面（第１面）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図である。なお、裏面（第２面）側に特徴がある場合には、その旨明記し、裏面の平面図を示す。そして、図９は、半導体装置のアレイ３００のダイシング工程を示す平面図である。
【００５７】
まず、工程１として、図５（ａ）、（ｂ）に示す基板としての基板１を用意する。基板１は、例えば材料が銅からなる銅板であってもよい。基板１の平面視での寸法は、基板１から作成される半導体装置１００の第１領域２０ａにかかるパッケージ外形２つ分と、第２領域２０ｂにかかる領域２つ分よりも大きいものであれば良い。また、基板１の厚さは、例えば０．１０〜０．３０ｍｍ程度である。
【００５８】
次に、工程２として、図５（ｃ）、（ｄ）に示すように、基板１の第１面（以下、「表面」とも記載する）及び第２面（以下、「裏面」とも記載する）にそれぞれフォトレジスト層２ａ’、フォトレジスト層２ｂ’を形成する。このフォトレジスト層２ａ’、フォトレジスト層２ｂ’は例えばポジ型でも、ネガ型でも良い。なお、図面の煩雑化を避けるため、例えば凸部４０ｐ等、平面図における小さな円形領域内のハッチングは省略している。
【００５９】
次に、工程３として、図５（ｅ）、（ｆ）に示すように、基板１の表面に位置するフォトレジスト層２ａ’、フォトレジスト層２ｂ’を露光・現像処理する。具体的には、第１領域２０ａ内では複数本のポスト４０（図１（ａ）参照）に対応するパターンを備え、第２領域２０ｂ内ではマーク７（図１（ａ）参照）と対応するマーク前駆体７’を備えたレジストパターン２ａを形成する。レジストパターン２ｂは、フォトレジスト層２ｂ’をそのまま残した状態とする。なお、第１領域２０ａ及び第２領域２０ｂと離れた領域では、フォトレジスト層２ｂ’になんらかのパターンを割り当てても良い。
【００６０】
なお、ここではレジストパターン２ａを形成した後フォトレジストを形成し、硬化させることで、裏面にレジストパターン２ｂを形成しても良い。また、順序を変えて、裏面にレジストパターン２ｂを形成してからレジストパターン２ａを形成しても良い。
【００６１】
次に、工程４として、図６（ａ）、（ｂ）に示すように、例えば塩化第２鉄溶液、又はアルカリ性のエッチング溶液（以下、アルカリ溶液とも記載する）を用いて、ディップ式やスプレー式のウェットエッチング法により、レジストパターン２ａ、２ｂをマスクとして基板１のエッチングを行い、凸部４０ｐと、マーク７とを形成する。ここで、マーク７は、このエッチングでは、基板１の一部分で凸部４０ｐが繋がる、即ちハーフエッチングとなるようにエッチング時間や、エッチング液の温度、濃度を制御してエッチングを行う。本実施形態では、マーク７は、凹部６３ｘが形成された領域である。
【００６２】
次に、工程５として、図６（ｃ）、（ｄ）に示すように、レジストパターン２ａ、２ｂを一旦除去し、改めてフォトレジスト層をそれぞれ表側、裏側に形成した後、表側のフォトレジスト層を露光・現像処理して、凸部４０ｐが形成された領域と、マーク７に形成された凹部６３ｘを囲う領域とを露出させたレジストパターン１６ａを形成すると共に、基板１の裏面を覆うレジストパターン１６ｂを形成する。なお、表面にレジストパターン１６ａを形成した後フォトレジスト層を形成し、硬化させることで裏面にレジストパターン１６ｂを形成しても良い。また、順序を変えて、裏面にレジストパターン１６ｂを形成してから表面にレジストパターン１６ａを形成しても良い。
【００６３】
次に、工程６として、図６（ｅ）、（ｆ）に示すように、レジストパターン１６ａ、１６ｂをマスクとして、電界メッキ等の方法を用いて凸部４０ｐが露出された領域と、マーク前駆体７の凹部６３ｘを囲う領域と、に例えば表面に近い方からＮｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の多層メッキを行い、メッキ層３ａを形成する。メッキ層３ａとしては、Ｎｉ／Ｐｄ／Ａｕに代えてＮｉ／Ａｕの２層構造や、Ａｇ（銀）単層を用いても良い。また、Ｒｈ（ロジウム）やＲｕ（ルテニウム）等を含む金属を用いても良い。基板１を用いる場合には、銅と選択比が取れる金属をメッキすることが好適である。メッキ層３ａは、全層の厚さが、例えば３μｍ程度の値を有している。
【００６４】
次に、工程７として、図７（ａ）、（ｂ）に示すように、レジストパターン１６ａ、１６ｂを一旦除去し、改めてフォトレジスト層をそれぞれ表側、裏側に形成した後、裏面側のフォトレジスト層を露光・現像処理して、平面視で第１領域２０ａ内では、表面側から見て基板１がエッチングされている領域に合わせ、第２領域２０ｂ内では凹部６３ｘを囲うようにフォトレジスト層を残したレジストパターン１７ｂを形成すると共に、基板１の表面全面にレジストパターン１７ａを形成する。ここでマーク７は、平面的に凹部６３ｘで囲われた領域を示す。この場合、マーク７が位置する領域ではフォトレジストを残し、後述する図９で示される工程でマーク７の認識が容易に行えるようレジストパターン１７ｂを形成することが好適である。なお、ここではレジストパターン１７ｂを形成した後フォトレジスト層を形成し、硬化させることで全面にレジストパターン１７ａを形成しても良い。また、順序を変えて、全面にレジストパターン１７ａを形成してからレジストパターン１７ｂを形成しても良い。ここで、図７（ｂ）は裏面から見た平面図である。
【００６５】
次に、工程８として、図７（ｃ）、（ｄ）に示すように、レジストパターン１７ａ、１７ｂをマスクとして、例えばＮｉ（ニッケル：表面寄り）／Ｐｄ（パラジウム：中層）／Ａｕ（金：表面から離れた位置）の多層メッキを行い、メッキ層３ｂを形成する。メッキ層３ｂとしては、Ｎｉ／Ｐｄ／Ａｕに代えてＮｉ（表面寄り）／Ａｕ（表面から離れた位置）の２層構造や、Ａｇ（銀）単層を用いても良い。また、Ｒｈ（ロジウム）やＲｕ（ルテニウム）等を含む金属を用いても良い。銅を材料として用いた基板１を用いる場合には、材料としての銅と選択比が取れる金属をメッキすることが好適である。メッキ層３ｂは、全層の厚さが、例えば３μｍ程度の値を有している。ここで、図７（ｄ）は裏面から見た平面図である。
【００６６】
次に、工程９として、図７（ｅ）、（ｆ）に示すようにそして、レジストパターン１７ａ，１７ｂを除去する。ここで、図７（ｆ）は裏面から見た平面図である。ここで、図７（ｅ）、（ｆ）に示されるものは、基板６としての構造を備えている。
【００６７】
次に、工程１０として、図８（ａ）、（ｂ）に示すように、接着剤２３をＩＣ素子５１に塗布し、マーク７を目印として凸部４０ｐに装着する（ダイアタッチ）。なお、接着剤２３はＩＣ素子５１に塗布するのではなく、凸部４０ｐ上に載置した後に、マーク７を目印としてＩＣ素子５１を接着剤２３上に装着してもよい。このとき、接着剤２３を載置する際にもマーク７を目印として、接着剤２３を凸部４０ｐ上に載置してもよい。そして、ＩＣ素子５１が装着された凸部４０ｐを囲む領域にある凸部４０ｐと、ＩＣ素子５１が備えるパッド端子（電極）とを、金線５３を用いて電気的に接続する（ワイヤーボンディング）。
【００６８】
次に、工程１１として、図８（ｃ）、（ｄ）に示すように、表面側を、例えば熱硬化性のエポキシ樹脂等の樹脂を含むモールド樹脂６１によって封入する（覆う）。この工程では、凸部４０ｐ、ＩＣ素子５１、金線５３を覆うようにモールド樹脂６１を設ける。。この工程は、減圧雰囲気で行っても良い。この場合、エポキシ樹脂による封入工程において、空隙を発生させることなく表面側を封入することが可能となる。ここで、図８（ｄ）は裏面側からの平面図を示している。
【００６９】
次に、工程１２として、図８（ｅ）、（ｆ）に示すように、メッキ層３ｂをマスクとして、例えば塩化第２鉄溶液や、アルカリ溶液を用いて、裏面側から基板１をエッチングし、凸部４０ｐを各々切り離し、ポスト４０を形成する。各ポスト４０は、モールド樹脂６１によって支持されており、基板１による固定が解かれてもその位置を保持できる。そして、同時に第２領域中に残された基板１に対応する金属板３０１をエッチングし、凹部６３ｘを介してマーク７の裏面側からモールド樹脂６１を露出させる。ここで、基板１をエッチングする前に、ここまでの製造工程で付随的に形成された金属酸化膜を除去すべく、硫酸系の洗浄液を用いて洗浄する工程を挿入することも好適である。また、基板１をエッチングした後には、マスクとなるメッキ層３ｂがバリとなって残留してしまう。そこで、ホーニング（バリ取り）工程を行うことが好適である。具体的には、水等の液体を噴流状にメッキ層３ｂのバリにあてることで機械的に除去する。モールド樹脂６１は、周囲の金属層と光学的な特性が大きくことなるため、裏面からでも良好に認識可能であり、ダイシング用のマークとしても好適に用いることができる。
【００７０】
次に、工程１３として、図９に示すように、例えば半導体装置のアレイ３００のモールド樹脂６１側に図示せぬ紫外線硬化フィルム（紫外線を照射することで脆性化し、容易に剥がすことが可能となるフィルム）を用いて固定し、裏面からブレード３０２を用いて、マーク７の位置をリアルタイムで参照しながらダイシングすることで、高いダイシング位置精度を得ることが可能となる。なお、図９中の太線は、ダイシングラインがこの領域を切断していくことを示す線であり、実在する線ではない。ここで、この切断方向は第１方向に沿って行われている。そして、同様の操作を第２方向に対して行った後、紫外線照射を行い、紫外線硬化フィルムを脆性化させて分離することで半導体装置１００を形成することが可能となる。なお、場合によっては、紫外線硬化フィルムに固定された状態で完成品としても良い。
【００７１】
以下、第１の実施形態に示すようにダイシングを行うことで半導体装置１００が形成される。上記したように、直接マーク７を見ながらダイシングを行うことができるため、モールド樹脂６１等を切断する際に、ダイシングラインを補正することができる。また、マーク７は、裏面側では平面視で基板１中にモールド樹脂６１を露出させた構成を備えている。基板１とモールド樹脂６１とでは、光学的特性（例えば、光反射率）が大きく異なるため、高いコントラストが得られる。そのため、容易且つ高精度でダイシングラインの補正をより正確に行うことが可能となる。
【００７２】
（第２の変形例：半導体装置の製造方法）
以下、第３の実施形態における変形例について説明する。第３の実施形態を用いる場合、メッキ層３ａ（図６（ｅ）参照）は、第１領域２０ａと、第２領域２０ｂとで同じメッキ材を用いて形成しているが、第１領域で必要となるメッキ層は耐酸化性が強く、信頼性に優れた物質を用いることが好適であるのに対し、第２領域２０ｂでは、第２領域２０ｂに形成されるマーク７（図６（ｅ）参照）は、光学的な特性が周囲と異なるものが好適であることから、別のメッキ層を形成することが好適な場合がある。以下、この場合における変形例について説明する。工程的には、第３の実施形態と類似している部分が多いので、適宜引用し、説明の重複を避けるものとする。ここで、図１０（ａ）、（ｃ）、（ｅ）、図１１（ａ）は、図１（ａ）のＡ−Ａ’線に対応する工程断面図、図１０（ｂ）、（ｄ）、（ｆ）、図１１（ｂ）は本実施形態にかかる基板の表面（第１面）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図である。なお、裏面（第２面）側に特徴がある場合には、その旨明記し、裏面の平面図を示す。
【００７３】
まず、第３の実施形態として工程１〜工程４を行う。次に、工程５Ａとして、図１０（ａ）、（ｂ）に示すように第２領域２０ｂを覆うパターンを備え、第１領域２０ａの凸部４０ｐの頂部が開口したレジストパターン１６ｃ、裏面側にレジストパターン１６ｄ（第１領域２０ａと、第２領域２０ｂを共に覆う）を形成する。ここでマーク７は、平面的に凹部６３ｘで囲われた領域を示す。
【００７４】
次に、図１０（ｃ）、（ｄ）に示すように工程６ＡとしてＮｉ／Ｐｄ／Ａｕメッキを行い、メッキ層３ａを形成する。
【００７５】
次に、工程７Ａとして、図１０（ｅ）、（ｆ）に示すように、レジストパターン１６ｃ、レジストパターン１６ｄを除去した後、新たに裏面側に位置する第１領域２０ａと、第２領域２０ｂを共に覆うレジストパターン１６ｆと、表面に位置し、第２領域２０ｂのマーク７と第１領域とを覆うレジストパターン１６ｅを形成する。
【００７６】
次に、工程８Ａとして、図１１（ａ）、（ｂ）に示すように、メッキ層３ｃを第２領域２０ｂに、マーク７を除く領域に形成する。メッキ層３ｃは、光学的に光反射率に優れた、例えばＡｇ（銀）等を用いることが好適である。そして、レジストパターン１６ｅと、レジストパターン１６ｆとを除去した後、第３の実施形態に示す工程１０から１３を行うことで半導体装置１００が形成される。この場合、信頼性に優れた金系の物質を第１領域２０ａに用い、反射率に優れた銀系の物質を第２領域２０ｂに用いたことで、高い信頼性と、優れた合わせ精度とを兼ね備えた製造方法を提供することが可能となる。なお、工程５Ａ、６Ａの組と、工程７Ａ、８Ａの組とを組にした状態であれば、プロセス順序を入れ替えても良い。また、後述する半導体装置の製造方法−２、３に対しても適用可能であり、第１領域２０ａと、第２領域２０ｂを別々に覆うレジストパターンを形成する工程を挿入することで対応できる。
【００７７】
（第３の変形例：半導体装置の製造方法）
以下、第３の実施形態における別の変形例について説明する。第３の実施形態では、工程４に示すように、凸部４０ｐと、マーク７とを同一工程で形成しているが、この場合、凸部４０ｐと、マーク７とのエッチング深さを変えることができず、例えばマーク７のエッチング量を多くして貫通させ、裏面側でのダイシングマークと兼任させる等の扱いができず、プロセス条件に関する自由度が低下してしまうという懸念があり、凸部４０ｐと、マーク７とを独立した深さに対応しうるエッチングを行うことが好適な場合がある。以下、この場合における変形例について説明する。工程的には、第３の実施形態と類似している部分が多いので、適宜引用し、説明の重複を避けるものとする。ここで、図１２（ａ）、（ｃ）、図１３（ａ）、（ｃ）は、図１（ａ）のＡ−Ａ’線に対応する工程断面図、図１２（ｂ）、（ｄ）、図１３（ｂ）、（ｄ）は本実施形態にかかる基板の表面（第１面）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図である。なお、裏面（第２面）側に特徴がある場合には、その旨明記し、裏面の平面図を示す。
【００７８】
まず、工程１と工程２とを行う。次に、工程３Ｂとして、図１２（ａ）、（ｂ）に示すように、基板１の表面に位置するフォトレジスト層２ａ’、フォトレジスト層２ｂ’を露光・現像処理する。具体的には、第１領域２０ａ内では複数本のポスト４０（図１（ａ）参照）に対応するパターンを備え、第２領域２０ｂを覆うレジストパターン２ａを形成する。レジストパターン２ｂは、フォトレジスト層２ｂ’をそのまま残した状態とする。なお、第１領域２０ａ及び第２領域２０ｂと離れた領域では、フォトレジスト層２ｂ’になんらかのパターンを割り当てても良い。なお、レジストパターン２ａを形成した後フォトレジストを形成し、硬化させることで、裏面にレジストパターン２ｂを形成しても良い。また、順序を変えて、裏面にレジストパターン２ｂを形成してからレジストパターン２ａを形成しても良い。
【００７９】
次に、工程４Ｂとして、図１２（ｃ）、（ｄ）に示すように、例えば塩化第２鉄溶液、又はアルカリ性のエッチング溶液（以下、アルカリ溶液とも記載する）を用いて、ディップ式やスプレー式のウェットエッチング法により、レジストパターン２ａ、２ｂをマスクとして基板１のエッチングを行い、凸部４０ｐを形成する。このエッチングでは、基板１の一部分で凸部４０ｐが繋がる、即ちハーフエッチングとなるようにエッチング時間や、エッチング液の温度、濃度を制御してエッチングを行う。ここでマーク７は、平面的に凹部６３ｘで囲われた領域を示す。
【００８０】
次に、工程５Ｂとして、図１３（ａ）、（ｂ）に示すように、レジストパターン２ａ、２ｂを一旦除去し、改めてフォトレジスト層をそれぞれ表側、裏側に形成した後、表側のフォトレジスト層を露光・現像処理して、凸部４０ｐが形成された領域（第１領域２０ａ）を覆い、マーク７（図１３（ｃ）、（ｄ）参照）に対応する第２領域２０ｂにレジストパターン２ｃを形成すると共に、基板１の裏面を覆うレジストパターン２ｄを形成する。なお、表面にレジストパターン２ｃを形成した後フォトレジスト層を形成し、硬化させることで裏面にレジストパターン２ｄを形成しても良い。また、順序を変えて、裏面にレジストパターン２ｄを形成してから表面にレジストパターン２ｃを形成しても良い。
【００８１】
次に、工程６Ｂとして、図１３（ｃ）、（ｄ）に示すように、マーク７をエッチングにより形成する。本変形例では、貫通孔形状を備えるマーク７を形成している。この場合、裏面側からでのマーク７の位置を検出することができるため、ダイシング工程における精度をより高くすることが可能である。なお、マーク７を貫通孔にした場合には、後述するモールド樹脂６１での封入工程では、裏面側にテープ等を貼って、はみ出しを防止することが好ましい。そして、第３の実施形態における工程５の、”レジストパターン２ａ、２ｂを一旦除去し”を”レジストパターン２ｃ、２ｄを一旦除去し”、と読み替えて第３の実施形態に従ってプロセスを続けていくことで、半導体装置１００が形成される。この場合、マーク７の深さと凸部４０ｐの深さとを独立して変えられることから、裏面までマーク７を通したり、又はマーク７のエッチング量を減らしたりする等、構造の自由度を向上させることが可能となる。
【００８２】
（第４の変形例：半導体装置の製造方法）
以下、第３の実施形態における更に別の変形例について説明する。第３の実施形態では、マーク７は凹形状を備えたものを用いていたが、これは凸形状のものを用いても良い。以下、この場合における変形例について説明する。工程的には、第３の実施形態と類似している部分が多いので、適宜引用し、説明の重複を避けるものとする。この変形例で異なるものは第２領域２０ｂを覆うマスクが主であるため、工程上主な差異を示す部分について説明する。ここで、図１４（ａ）、図１５（ａ）、（ｃ）は、図１（ａ）のＡ−Ａ’線に対応する工程断面図、図１４（ｂ）、図１５（ｂ）、（ｄ）、（ｅ）は本実施形態にかかる基板の表面（第１面）の図１（ａ）に示す領域Ｂに対応する工程を示す平面図である。なお、裏面（第２面）側に特徴がある場合には、その旨明記し、裏面の平面図を示す。
【００８３】
まず、工程１、２を行う。次に、工程３Ｃとして、図１４（ａ）、（ｂ）に示すように、基板１の表面に位置するフォトレジスト層２ａ’、フォトレジスト層２ｂ’を露光・現像処理する。具体的には、第１領域２０ａ内では複数本のポスト４０（図１（ａ）参照）に対応するパターンを備え、第２領域２０ｂ内でもポスト４０（図１の第１領域内に位置するポスト４０参照）と同等な形状を備えるマーク７を形成すべく、第１領域２０ａ内と同様なレジストパターン２ｅを形成する。また、裏面はレジストパターン２ｆにより第１領域２０ａ、第２領域２０ｂで覆っている。
【００８４】
次に、図１５（ａ）、（ｂ）に示すように工程４を行う。ここでレジストパターンに割り当てた名称は異なっているが、例えば同じレジストを用いることで、同様な工程を用いることができる。なお、以下の工程では、レジストパターン名が異なる場合でも、同一工程として扱い、特記しない。
【００８５】
次に、工程５Ｃとして、図１５（ｃ）、（ｄ）に示すように、レジストパターン２ａ、２ｂを一旦除去し、改めてフォトレジスト層をそれぞれ表側、裏側に形成した後、表側のフォトレジスト層を露光・現像処理して、凸部４０ｐの頂部と、マーク７の頂部とを露出させたレジストパターン２ｇを形成すると共に、基板１の裏面に位置する第１領域２０ａと第２領域２０ｂとを覆うレジストパターン２ｈを形成する。次に工程６以下を行うことで、図１（ａ）に示す半導体装置１００を得ることができる。この場合、第３の実施形態における図８（ａ）、（ｂ）に示す接着剤２３をＩＣ素子５１に塗布し、マーク７を目印として凸部４０ｐに装着する（ダイアタッチ）工程を行う場合に特徴を備える。ここで、凸部４０ｐとマーク７とは同じ高さを備えている（言い換えると凸部４０ｐの表面とマーク７の表面が同一平面上にある）ため、ダイアタッチ工程で容易に光学観察系の焦点を合わせられる。従って、高速且つ正確な位置精度を持って、ダイアタッチやワイヤーボンディングを行うことが可能となる。なお、この場合、ポスト４０と、マーク７とは同じ形状で同じ間隔を持って配列されている。この構成を用いた場合に、マーク７の位置認識が困難になる場合には、図１５（ｅ）に示すように、マーク７の並びを明示的に示せるよう、メッキ層３ａにより囲われた（部分図を示しており、全体では囲われている）マーク７を形成し、明示化しても良い。また、他の方法でマーク７を明示化しても良く、例えばマーク７の並びに一つ大きさの違うマーク７を配置したり、マーク７を明示化する線等を配置したりすることも好ましい。また、後述する半導体装置の製造方法−２、３に対しても適用可能であり、第１領域２０ａと、第２領域２０ｂを別々に覆うレジストパターンを形成する工程を挿入することで対応できる。
【００８６】
（第４の実施形態：半導体装置の製造方法−２）
以上、半導体装置の製造方法に関して説明したが、半導体装置の製造方法としては上記した方法以外にも例示することができる。以下、本発明の第４の実施形態としての半導体装置の製造方法を、図面を参照しながら説明する。ここで、図１６（ａ）、（ｃ）、（ｅ）、図１７（ａ）、（ｃ）、（ｅ）は本実施形態にかかる半導体装置の製造方法を説明するための工程断面図、図１６（ｂ）、（ｄ）、（ｆ）、図１７（ｂ）、（ｄ）、（ｆ）は、本実施形態にかかる半導体装置の製造方法を説明するための平面図である。最終的な形状は図１（ａ）、（ｂ）と類似したものとなるため、工程断面図は、図１（ａ）にかかるＡ−Ａ’線についてのものを用い、平面図は図１（ａ）に示す領域Ｂ内についてのものを用いている。
【００８７】
まず、図１６（ａ）、（ｂ）に示す、基板としての基板１を用意する。基板１の平面視での寸法は、基板１から作成される半導体装置１００の第１領域２０ａにかかるパッケージ外形２つ分と、第２領域２０ｂにかかる領域２つ分よりも大きいものであれば良い。また、基板１の厚さは、例えば０．１０〜０．３０ｍｍ程度である。
【００８８】
次に、図１６（ｃ）、（ｄ）に示すように、基板１の第１面（以下、「表面」とも記載する）及び第２面（以下、「裏面」とも記載する）にそれぞれフォトレジスト層１８ａ’、フォトレジスト層１８ｂ’を形成する。このフォトレジスト層１８ａ’、フォトレジスト層１８ｂ’は例えばポジ型でも、ネガ型でも良い。
【００８９】
次に、図１６（ｅ）、（ｆ）に示すように、基板１の表面及び裏面に位置するフォトレジスト層１８ａ’、フォトレジスト層１８ｂ’を露光・現像処理して、複数本の凸部（以下、ポストとも記載する）が形成される第１領域２０ａと、第１領域２０ａを囲う第２領域２０ｂ内に位置するマーク７（図１（ａ）参照）に対応するパターン形状に形成したレジストパターン１８ａ、１８ｂを形成する。
【００９０】
次に、図１７（ａ）、（ｂ）に示すように、レジストパターン１８ａ、１８ｂをマスクとして、電界メッキ等の方法を用いて表面側の第１領域２０ａには凸部４０ｐ（図１７（ｅ）参照）を覆うメッキ層３ａが形成される。そして、第２領域２０ｂには凹状の形状を備えるマーク７（図１７（ｅ）参照）を囲うメッキ層３ａが形成される。
【００９１】
そして、裏面側の第１領域２０ａには、表面側と同様に凸部４０ｐ（図１７（ｅ）参照）と平面視で重なる領域を覆うメッキ層３ｂが形成される。そして、第２領域２０ｂには平面視でマーク７を裏面からも観察可能とすべくメッキ層３ｂが形成される。メッキ工程では、例えば基板１の表面に近い方からＮｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の多層メッキを行い、メッキ層３ａ、３ｂを形成する。メッキ層３ａ、３ｂとしては、Ｎｉ／Ｐｄ／Ａｕに代えてＮｉ／Ａｕの２層構造や、Ａｇ（銀）単層を用いても良い。また、Ｒｈ（ロジウム）やＲｕ（ルテニウム）等を含む金属を用いても良い。基板１の材料として銅を用いる場合には、銅と選択比が取れる金属をメッキすることが好適である。メッキ層３ａ、３ｂは、全層の厚さが、例えば３μｍ程度の値を有している。
【００９２】
次に、図１７（ｃ）、（ｄ）に示すようにレジストパターン１８ａ、１８ｂを除去する。そして図１７（ｅ）、（ｆ）に示すように、表面側では、メッキ層３ａをマスクに基板１を表面側からエッチングして第１領域２０ａに複数本の凸部４０ｐと、平面視でマーク７を形成すると共に、裏面側では、メッキ層３ｂをマスクとして、複数本の凸部４０ｐと平面視で重なる領域と対応する位置に凸部４０ｑを形成する。ここで、マーク７は、平面的に凹部６３ｘで囲われた領域である。そして各領域を形成する際には、基板１で一部が繋がっているハーフエッチングとなるようにエッチング時間や、エッチング液の温度、濃度を制御してエッチングを行う。基板１のハーフエッチングは、例えばディップ式又はスプレー式のウェットエッチングで行う。また、エッチング液には、例えば塩化第２鉄溶液又は、アルカリ溶液を用いる。この状態は、基板６として図示せぬ半導体素子等を搭載することが可能な構成を備えている。
【００９３】
なお、基板１の表面及び裏面のエッチング量は、同じ深さに形成しても良いし、異なる深さに形成しても良い。例えば、スプレー式のウェットエッチングを行う場合には、表面側のエッチング時間を裏面側のエッチング時間の２倍に設定する。これにより、例えば表面側のエッチング量を０．１ｍｍとし、裏面側のエッチング量を０．０５ｍｍに設定することができる。本実施形態では、異なる深さとなるようプロセスを行っている。
【００９４】
この場合、図１７（ｃ）、（ｄ）に示す第２領域２０ｂをメッキ層３ｂで被覆していても良い。この場合、図１７（ｅ）、（ｆ）の工程を行うと、マーク７は表面に形成される。このマーク７があることで図示せぬＩＣ素子等の位置をマーク７により認識させて精密なダイアタッチ工程を行うことが可能となる。また、表面加工用と裏面加工用に異なるフォトマスクを用いる場合、裏面加工用マスクには、マーク７のパターン形成を省略できることからより汎用性が高く、しかもＴＡＴを短縮して裏面加工用マスクを提供することが可能となる。
【００９５】
ここで、ウェットエッチング工程を終えた後、エッチング液の影響により基板１の露出した面が酸化して黒ずむ場合がある。そこで、ウェットエッチング終了後酸化層を除去すべく酸洗浄を行う工程を用いても良い。この場合、酸化層に含まれる不純物により生じる信頼性の低下等を防ぐことが可能となる。そして、上記した第３の実施形態に示す工程１０から１３の工程を続けて行うことで、半導体装置１００が形成される。
【００９６】
この製造方法を用いることで、半導体装置の製造方法−１と比べ、エッチング工程を１回減らすことができる。また、メッキ工程を１回減らすことができる。また、両面同時にエッチングするため、片側ずつエッチングする場合と比べ、フォトレジスト塗布工程を２回減らすことができる。また、レジストパターンの除去回数を３回減らすことができる。そのため、製造に必要とする時間を短縮できると共に、フォトレジストの使用量を削減することが可能となる。
【００９７】
また、図１７（ａ）、（ｂ）において、基板１をエッチングする前に基板１の表面及び裏面にそれぞれメッキ保護用のフォトレジスト（図示せず）を新たに形成しておいても良い。基板１のエッチング工程では当該フォトレジストで覆われたメッキ層３ａ及び３ｂをマスクに基板１をエッチングすることになるので、メッキ層３ａ及び３ｂをエッチング液から保護することができる。なお、このフォトレジストは表面、裏面のどちらか片側だけに形成しても良い。例えば表面側に形成することで、良好な密着性を持ってワイヤーボンディングを行うことが可能となる。
【００９８】
ここで、基板１をエッチングする前に、ここまでの製造工程で付随的に形成された金属酸化膜を除去すべく、硫酸系の洗浄液を用いて洗浄する工程を挿入することも好適である。また、基板１をエッチングした後、マスクとして用いたメッキ層３ａ、３ｂがバリとして残留することとなる。そのため、ホーニング（バリ取り）工程を行うことも好適である。具体的には、水等の液体を噴流状にメッキ層３ａ、３ｂのバリにあてることで機械的に除去する。この場合には、両面にホーニング工程を行うことが好適となる。
【００９９】
（第５の実施形態：半導体装置の製造方法−３）
以上、半導体装置の製造方法に関して説明したが、半導体装置の製造方法としては上記した方法以外にも例示することができる。以下、本発明の第５の実施形態としての半導体装置の製造方法を、図面を参照しながら説明する。ここで、図１８（ａ）、（ｃ）、（ｅ）、図１９（ａ）、（ｃ）は本実施形態にかかる半導体装置の製造方法を説明するための工程断面図、図１８（ｂ）、（ｄ）、（ｆ）、図１９（ｂ）、（ｄ）は、本実施形態にかかる半導体装置の製造方法を説明するための平面図である。最終的な形状は図１（ａ）、（ｂ）と類似したものとなるため、工程断面図は、図１（ａ）にかかるＡ−Ａ’線についてのものを用い、平面図は図１（ａ）に示す領域Ｂ内についてのものを用いている。
【０１００】
まず、図１８（ａ）、（ｂ）に示す基板１を用意する。基板１の平面視での寸法は、基板１から作成される半導体装置１００の第１領域２０ａにかかるパッケージ外形２つ分と、第２領域２０ｂにかかるマーク７とを含む領域よりも大きいものであれば良い。また、基板１の厚さは、例えば０．１０〜０．３０ｍｍ程度である。
【０１０１】
次に、図１８（ｃ）、（ｄ）に示すように、基板１の第１面（以下、「表面」とも記載する）及び第２面（第１の面とは反対側の面。以下、「裏面」とも記載する）に、電界メッキ等の方法を用いてメッキを行う。メッキ工程では、例えば表面に近い方からＮｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の多層メッキを行い、メッキ層３ａ、３ｂを形成する。メッキ層３ａ、３ｂとしては、Ｎｉ／Ｐｄ／Ａｕに代えてＮｉ／Ａｕの２層構造や、Ａｇ（銀）単層を用いても良い。また、Ｒｈ（ロジウム）やＲｕ（ルテニウム）等を含む金属を用いても良い。基板１を用いる場合には、銅と選択比が取れる金属をメッキすることが好適である。表面側に形成されたメッキ層３ａ、裏面側に形成されたメッキ層３ｂは、全層の厚さが、例えば３μｍ程度の値を有している。本実施形態では、Ｎｉ／Ｐｄ／Ａｕを用いた場合について説明を続ける。
【０１０２】
次に、図１８（ｅ）、（ｆ）に示すように、表面側と裏面側にそれぞれフォトレジスト層１８ａ’、フォトレジスト層１８ｂ’を形成する。このフォトレジスト層１８ａ’、フォトレジスト層１８ｂ’は例えばポジ型でも、ネガ型でも良い。
【０１０３】
次に、図１９（ａ）、（ｂ）に示すように、フォトレジスト層１８ａ’、フォトレジスト層１８ｂ’を露光・現像処理を行い、基板１の表面及び裏面にレジストパターン１８ａ、レジストパターン１８ｂを形成する。
【０１０４】
この場合、図１９（ａ）、（ｂ）に示す領域２０ｂをメッキ層３ｂで被覆していても良い。この場合、図１７（ｅ）、（ｆ）の工程を行うと、マーク７は表面に形成される。このマーク７があることで図示せぬＩＣ素子等の位置をマーク７により認識させて精密なダイアタッチ工程を行うことが可能となる。また、表面加工用と裏面加工用に異なるフォトマスクを用いる場合、裏面加工用マスクには、マーク７のパターン形成を省略できることからより汎用性が高く、しかもＴＡＴを短縮して裏面加工用マスクを提供することが可能となる。
【０１０５】
次に、図１９（ｃ）、（ｄ）に示すように、レジストパターン１８ａとレジストパターン１８ｂとをマスクとして、基板１を残し、基板１により一部が繋がるようにエッチングを行う（所謂ハーフエッチング）ことで、表面側の第１領域２０ａには凸部４０ｐとなる領域が形成される。そして、第２領域２０ｂにはマーク７が形成される。そして、裏面側の第１領域２０ａには、表面側と同様に凸部４０ｐと平面的に重なる凸部４０ｑとなる領域が形成される。そして、第２領域２０ｂには平面視でマーク７の周囲にメッキされた領域が残される。メッキ工程では、例えば表面に近い方からＮｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の多層メッキを行い、メッキ層３ａ、３ｂを形成する。メッキ層３ａ、３ｂとしては、Ｎｉ／Ｐｄ／Ａｕに代えてＮｉ／Ａｕの２層構造や、Ａｇ（銀）単層を用いても良い。また、Ｒｈ（ロジウム）やＲｕ（ルテニウム）等を含む金属を用いても良い。基板１の材料として銅を用いる場合には、銅と選択比が取れる金属をメッキすることが好適である。メッキ層３ａ、３ｂは、全層の厚さが、例えば３μｍ程度の値を有している。
【０１０６】
ここで各領域の形成する際には、基板１で一部が繋がっているハーフエッチングとなるようにエッチング時間や、エッチング液の温度、濃度を制御してエッチングを行う。基板１のハーフエッチングは、例えばディップ式又はスプレー式のウェットエッチングで行う。また、メッキ層３ａ、３ｂのエッチング液としては、Ａｕを溶解できる王水を用い、メッキ層３ａ、３ｂをエッチングした後には、エッチング液を、例えば塩化第２鉄溶液又は、アルカリ溶液に切り替えることで対応できる。
【０１０７】
なお、基板１の表面及び裏面のエッチング量は、同じ深さに形成しても良いし、異なる深さに形成しても良い。例えば、スプレー式のウェットエッチングを行う場合には、表面側のエッチング時間を裏面側のエッチング時間の２倍に設定する。これにより、例えば表面側のエッチング量を０．１ｍｍとし、裏面側のエッチング量を０．０５ｍｍに設定することができる。本実施形態では、異なる深さとなるようプロセスを行っている。
【０１０８】
基板１のエッチング工程ではメッキ層３ａ及び３ｂを覆うレジストパターン１８ａ、１８ｂをマスクにメッキ層３ａ、３ｂ及び基板１をエッチングすることになるので、レジストパターン１８ａ、１８ｂに覆われたメッキ層３ａ及び３ｂをエッチング液から保護することができる。ここで、ウェットエッチング終了後、酸洗浄を行う工程を用いても良い。また、ウェットエッチング等の化学的加工手段でエッチングすることに代えて、物理的なエッチングを行っても良い。例えばガラス粒子等を吹き付けて削るサンドブラスト処理を行うことで機械的に加工することも可能である。
【０１０９】
次に、図１９（ｅ）、（ｆ）に示すように、レジストパターン１８ａ、１８ｂを除去し、第３の実施形態に示す工程１０から１３を続けて行うことで、半導体装置１００が形成される。
【０１１０】
この製造方法を用いることで、第３の実施形態で説明した半導体装置の製造方法と比べ、エッチング工程を１回減らすことができる。また、メッキ工程を１回減らすことができる。また、両面同時にエッチングするため、片側ずつエッチングする場合と比べ、フォトレジスト塗布工程を２回減らすことができる。また、レジストパターンの除去回数を３回減らすことができる。そのため、製造に必要とする時間を短縮できると共に、フォトレジストの使用量を削減することが可能となる。
【０１１１】
また、第４の実施形態と比べ、メッキ保護用のレジストマスクを形成することなく、メッキ層３ａ、３ｂをエッチング液に晒すことなくエッチングを行うことができる。即ち、工程を増やすことなく良質なメッキ層３ａ、３ｂを保持することが可能となる。
【０１１２】
ここで、基板１をエッチングする前に、ここまでの製造工程で付随的に形成された金属酸化膜を除去すべく、硫酸系の洗浄液を用いて洗浄する工程を挿入することも好適である。また、基板１をエッチングした後、マスクとして用いたメッキ層３ａ、３ｂがバリとして残留することとなる。そのため、ホーニング（バリ取り）工程を行うことも好適である。具体的には、水等の液体を噴流状にメッキ層３ａ、３ｂのバリにあてることで機械的に除去する。この場合には、両面にホーニング工程を行うことが好適となる。
【０１１３】
（第５の変形例：半導体装置の製造方法）
以下、上記した実施形態、変形例に対し別の変形例について説明する。上記した実施形態、変形例では、ワイヤーボンディング工程を用いて半導体素子とポストとを結合させていたが、これは半導体素子の固定と電気的接続とを同時に行う工程（所謂フェースダウン工程）を用いても良い。具体的には、第３の実施形態の程１０で示され、図８（ａ）、（ｂ）で図示されるダイアタッチ工程が別の構成をとる。図２０（ａ）、（ｂ）はそれぞれダイアタッチ工程に対応する断面図、及び平面図である。ここで上記した実施形態との主たる差異は、ワイヤーボンディングに代えて、ＩＣ素子５１の電極とメッキ層３ａ（凸部４０ｐを覆うメッキ層３）とが直接固定を兼ねて電気的に結合していることである。この工程の後は、第３の実施形態の工程１０から１３のプロセスを行うことでフェースダウン工程を用いた半導体装置の製造方法に対応することが可能となる。
【０１１４】
（第６の実施形態：半導体装置の製造方法−４）
以上、半導体装置の製造方法に関して説明したが、半導体装置の製造方法としては上記した方法以外にも例示することができる。以下、本発明の第６の実施形態としての半導体装置の製造方法を、図面を参照しながら説明する。なお、本実施形態では、第４の変形例に示したようにマーク７が凸形状を備えている場合について説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
【０１１５】
図２１〜図２３は、本発明の第６実施形態にかかる基板６の製造方法を示す図である。詳しく説明すると、図２１（ａ）、（ｃ）、（ｅ）、図２２（ａ）、（ｃ）、（ｄ）、（ｅ）、図２３（ａ）、（ｃ）は図１（ａ）にかかるＡ−Ａ’線工程断面図であり、図２１（ｂ）、（ｄ）、（ｆ）、図２２（ｂ）、（ｆ）、図２３（ｂ）、（ｄ）は図１（ａ）におけるＡ−Ａ’線における断面図であり、図２１（ｂ）、図２２（ｂ）、図２３（は、図１（ａ）における領域Ｂ内の平面図である。最終的な構成は類似しているため、図１で用いた領域を用いている。
【０１１６】
まず始めに、図２１（ａ）、（ｂ）に示すような基板１を用意する。基板１の平面視での寸法は、基板１から作成される半導体装置１００の第１領域２０ａにかかるパッケージ外形２つ分と、第２領域２０ｂにかかる領域２つ分よりも大きいものであれば良い。また、基板１の厚さは、例えば０．１０〜０．３０ｍｍ程度である。
【０１１７】
次に、図２１（ｃ）、（ｄ）に示すように、基板１の表面（第１面）をレジストパターン１９ａで全面的に覆うと共に、基板１の裏面にはその表面を部分的に露出するレジストパターン１９ｂを形成する。レジストパターン１９ｂの隣接する孤立パターン同士中心間の距離（即ち、ピッチ）は例えば０．５〜１．０ｍｍ程度、孤立パターンの形状は、例えば直径φは０．２〜０．３ｍｍ程度の正円形である。
【０１１８】
ここで、領域２０ｂにあたる領域をレジストパターン１９ｂで覆っても良い。この場合、後工程では基板１の裏面は塞がれ、基板１の表面にマーク７（図２３参照）が形成されることとなる。ここで、表面加工用と裏面加工用に異なるフォトマスクを用いる場合、裏面加工用マスクには、マーク７のパターン形成を省略できることからより汎用性が高く、しかもＴＡＴを短縮して裏面加工用マスクを提供することが可能となる。
【０１１９】
次に、図２１（ｅ）、（ｆ）に示すように、正円形のパターンを備えたレジストパターン１９ｂをマスクに、基板１の裏面をハーフエッチング（即ち、基板１の厚み方向の途中までエッチング）して、基板１の裏面側に凸部４０ｐを形成する。基板１のエッチングには、例えば塩化第２鉄溶液を使用する。
【０１２０】
次に、レジストパターン１９ａとレジストパターン１９ｂを取り除く。そして、図２２（ａ）、（ｂ）に示すように、基板１の表面及び裏面にそれぞれ銀（Ａｇ）又はパラジウム（Ｐｄ）等の金属を用いたメッキ層３ａ、３ｂ（説明の便宜上、表面側を３ａ、裏面側を３ｂとする）を形成する。なお、メッキ層３ａ、３ｂの形成は、基板１のエッチングの前に行ってもよい。基板１の裏面に凸部４０ｐを形成し、メッキ層３を形成した後は、そこに複数個の正円形が浮かび上がることとなる。
【０１２１】
また、このようなメッキ処理等と前後して或いは同時に、図２２（ｃ）に示すような、接着剤２５が塗布された支持基板２１を用意する。
【０１２２】
次に、図２２（ｄ）に示すように、メッキ処理が施された基板１の裏面を、接着剤２５が塗布された支持基板２１の表面に押し当てて接着する。
【０１２３】
次に、図２２（ｅ）、（ｆ）に示すように、凸部４０ｐと平面的に重なるレジストパターン１９ｃを基板１の表面に形成する。
【０１２４】
次に、図２３（ａ）、（ｂ）に示すように、正円形のレジストパターン１９ｃをマスクに、基板１をその表面側から裏面側にかけて貫通するまでエッチングして、ポスト４０を形成する。ポスト４０を形成した後は、図２３（ｃ）、（ｄ）に示すように、ポスト４０の表面からレジストパターン１９ｃを除去する。これにより、基板６が完成する。なお、第２領域２０ｂに形成されたポスト４０は、マーク７として機能する。
【０１２５】
以下、第３の実施形態のプロセスＡのモールド樹脂６１の封入までを行い、接着剤２５が塗布された支持基板２１を接着剤２５ごと剥がす。そして、紫外線硬化フィルム（紫外線を照射することで脆性化し、容易に剥がすことが可能となるフィルム）を用いて表面側を固定し、裏面からブレード３０２を用いてダイシングすることで半導体装置１００を形成することができる。樹脂パッケージから露出しているポスト４０の裏面側は、メッキ層３ｂで覆われたままでも良いし、メッキ層３ｂを覆うように半田ボール等を載せても良い。
【符号の説明】
【０１２６】
１…基板、２ａ…レジストパターン、２ａ'…フォトレジスト層、２ｂ'…フォトレジスト層、２ｂ…レジストパターン、２ｃ…レジストパターン、２ｄ…レジストパターン、２ｅ…レジストパターン、２ｆ…レジストパターン、２ｇ…レジストパターン、２ｈ…レジストパターン、３ａ…メッキ層、３ｂ…メッキ層、５…ポスト、６…基板、７…マーク、７'…マーク前駆体、７ａ…位置合わせマーク、８…認識マーク、９…ダイシングマーク、１０…基板、１１…ＩＣ素子、１２…接着剤、１３…金線、１４…モールド樹脂、１６ａ…レジストパターン、１６ｂ…レジストパターン、１６ｃ…レジストパターン、１６ｄ…レジストパターン、１６ｅ…レジストパターン、１６ｆ…レジストパターン、１７ａ…レジストパターン、１７ｂ…レジストパターン、１８ａ…レジストパターン、１８ａ'…フォトレジスト層、１８ｂ…レジストパターン、１８ｂ'…フォトレジスト層、１９ａ…レジストパターン、１９ｂ…レジストパターン、１９ｃ…レジストパターン、２０ａ…第１領域、２０ｂ…第２領域、２１…支持基板、２３…接着剤、２５…接着剤、４０…ポスト、４０ｐ…凸部、４０ｑ…凸部、４１…ポスト基材、５１…ＩＣ素子、５３…金線、６１…モールド樹脂、６３ｘ…凹部、１００…半導体装置、１０１…母基板、１０２…配線基板領域、１０３…捨代領域、１０４…絶縁層、１０４ａ…開口パターン、１０５…搭載部、１０９…複数個取り配線基板、２０１…ダイパッド、２１０…ＩＣ素子、２０３…リード、２１１…基板、２１３…金線、２２３…バンプ、２２５…電極、３００…半導体装置のアレイ、３０１…金属板、３０２…ブレード。
【図１】
2011103371.tif 000003
【図２】
2011103371.tif 000004
【図３】
2011103371.tif 000005
【図４】
2011103371.tif 000006
【図５】
2011103371.tif 000007
【図６】
2011103371.tif 000008
【図７】
2011103371.tif 000009
【図８】
2011103371.tif 000010
【図９】
2011103371.tif 000011
【図１０】
2011103371.tif 000012
【図１１】
2011103371.tif 000013
【図１２】
2011103371.tif 000014
【図１３】
2011103371.tif 000015
【図１４】
2011103371.tif 000016
【図１５】
2011103371.tif 000017
【図１６】
2011103371.tif 000018
【図１７】
2011103371.tif 000019
【図１８】
2011103371.tif 000020
【図１９】
2011103371.tif 000021
【図２０】
2011103371.tif 000022
【図２１】
2011103371.tif 000023
【図２２】
2011103371.tif 000024
【図２３】
2011103371.tif 000025
【図２４】
2011103371.tif 000026
【図２５】
2011103371.tif 000027
【図２６】
2011103371.tif 000028
【図２７】
2011103371.tif 000029
【図２８】
2011103371.tif 000030
【図２９】
2011103371.tif 000031