(57)【要約】【課題】有機ＥＬ表示装置のカラーバランス調整回路を小型化する。【解決手段】表示部に配列されたＲＧＢの３種類の有機ＥＬ素子それぞれについて、階調電圧の上限値に応じた第１の階調基準電圧と、下限値に応じた第２の階調基準電圧とを生成する。各階調基準電圧は電子ボリュームを用いて調整される。有機ＥＬ表示装置の組み立て後、好適な画質が得られるように電子ボリュームを調整する。その際の電子ボリュームの制御データを保存するためにヒューズメモリ素子３００を用いる。有機ＥＬ表示装置２の表示動作では、ヒューズメモリ素子３００から制御データが調整値レジスタ群３０４に読み出され、電子ボリュームの制御に供される。【選択図】図１０
2011164425.tif 000002
【特許請求の範囲】
【請求項１】
発光色が異なる複数の種類を含み、画素に対応して配列され、それぞれ画素信号電圧に応じた光量で発光する複数の発光素子と、
前記各発光素子に対する画素データに基づいて前記画素信号電圧を生成する画素信号電圧生成回路と、
ヒューズメモリを用いて、前記発光色毎に設定される設定値を記憶し前記画素信号電圧生成回路での利用に供するメモリ回路と、
を有し、
前記画素信号電圧生成回路は、前記発光色毎の前記設定値に基づいて前記画素信号電圧の生成を前記発光色毎に制御すること、
を特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記画素信号電圧生成回路は、
前記発光色毎に、前記画素データの上限値に応じた第１の階調基準電圧、及び前記画素データの下限値に応じた第２の階調基準電圧を生成する回路であって、前記発光色毎に、当該発光色についての第１の前記設定値に基づいて制御され前記第１の階調基準電圧を変化させる電子ボリューム、及び当該発光色についての第２の前記設定値に基づいて制御され前記第２の階調基準電圧を変化させる電子ボリュームを有する回路と、
前記画素データの取り得る値に対応した複数レベルの階調電圧を、当該発光素子の前記発光色に対応する前記第１及び第２の階調基準電圧に基づいて前記発光色毎に生成する回路と、
を有し、前記各発光素子に対する前記画素データに対応した前記階調電圧を前記画素信号電圧として出力すること、を特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置において、
前記発光色毎の前記第１の設定値は、白に対応する画像データの表示時の色バランス調整により設定される白バランス調整値であり、
前記発光色毎の前記第２の設定値は、黒に対応する画像データの表示時の色バランス調整により設定される黒バランス調整値であること、
を特徴とする画像表示装置。
【請求項４】
請求項２に記載の画像表示装置において、
前記画素毎に設けられ、前記画素信号電圧と黒レベルを定める発光基準電圧との差に応じた光量で前記発光素子を発光させる画素回路と、
前記発光基準電圧を生成する回路であって、第３の設定値に基づいて制御され、前記発光基準電圧を変化させる電子ボリュームを有する発光基準電圧生成回路と、
を有し、
前記メモリ回路は、ヒューズメモリを用いて、さらに前記第３の設定値を記憶し前記発光基準電圧生成回路での利用に供すること、
を特徴とする画像表示装置。
【請求項５】
請求項２に記載の画像表示装置において、
前記メモリ回路は、
前記設定値を格納し、前記電子ボリュームを当該設定値に応じた状態に設定するレジスタと、
前記レジスタに格納された前記設定値を前記ヒューズメモリに書き込む動作、及び、前記ヒューズメモリに保存された前記設定値を前記レジスタへ読み出す動作を制御する制御回路と、
を有することを特徴とする画像表示装置。
【請求項６】
請求項１に記載の画像表示装置において、
前記画素信号電圧生成回路は、
前記各発光色の前記画素データの組からなり所定の基準色空間にて目的色を表す入力画像データを線形変換して、前記各発光色の前記発光素子により表示される表示色空間にて前記目的色を再現する補償画像データを生成する色補償回路を有し、前記補償画像データを構成する画素データに基づいて前記画素信号電圧を生成し、
前記メモリ回路は、前記線形変換を表す行列の各要素を前記設定値として記憶すること、
を特徴とする画像表示装置。
【請求項７】
請求項１から請求項６のいずれか１つに記載の画像表示装置において、
前記発光素子は、有機発光ダイオードであること、を特徴とする画像表示装置。
【請求項８】
請求項１から請求項６のいずれか１つに記載の画像表示装置において、
前記メモリ回路は、前記複数の設定値を１又は複数の書き込み群に分類し、当該書き込み群毎に一括して前記設定値を前記ヒューズメモリへ書き込み、
前記ヒューズメモリは、
前記書き込み群に属する前記設定値それぞれについて、当該設定値のビット数に応じた数のメモリセルを含み、当該書き込み群に対して予め定められた書き込み可能回数に応じた個数設けられる設定値記憶用ブロックと、
前記書き込み群それぞれについて、前記書き込み可能回数に応じた数のメモリセルを含む管理情報記憶用ブロックと、
を有することを特徴とする画像表示装置。
【請求項９】
請求項８に記載の画像表示装置において、
前記メモリ回路は、
前記各書き込み群の前記管理情報記憶用ブロックに、当該書き込み群に関して既に書き込まれた回数を表す管理情報を記録し、
前記ヒューズメモリへ前記設定値を記憶させる際には、前記管理情報に基づいて未書き込みの前記設定値記憶用ブロックを特定し、当該設定値記憶用ブロックに前記設定値を書き込み、
前記設定値を前記電子ボリュームの状態設定に供する際には、前記管理情報に基づいて最新の前記設定値が保存されている前記設定値記憶用ブロックを特定し、当該設定値記憶用ブロックから前記設定値を読み出すこと、
を特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の有機ＥＬ（Electro-Luminescence）素子等、発光色が異なる複数の種類の発光素子が配列された画像表示装置に関する。
【背景技術】
【０００２】
従来より、有機ＥＬ素子を用いた表示装置である有機ＥＬディスプレイが提案されている。有機ＥＬ素子は自発光素子であるため、液晶表示装置では必要となるバックライトが不要であり薄型化に適すると共に、視野角が１８０°に近いという特長を有する。そのため、有機ＥＬディスプレイは次世代の表示装置としてその実用化が大きく期待されている。
【０００３】
有機ＥＬ素子の発光層に異なる発光材料を用いることにより、それぞれ特定の色の光を発する複数種類の画素を形成することができる。例えば、互いに別々にＲＧＢの３原色光を発光する３種類の画素を表示部に配列して画像表示装置を構成することができる。このような目的とする色の光を直接発光させる素子は発光効率が高く、低消費電力で明るい画像を得ることが可能である。
【０００４】
その一方で、有機ＥＬ材料はＲＧＢの材料毎に輝度特性が異なるため、ＲＧＢの画素毎に輝度に差異が生じ得る。そのため、画像の色バランスがずれ、映像信号に対して正確な色再現ができないという問題がある。
【０００５】
有機ＥＬ表示装置の駆動方式としては、単純マトリクスを使用するパッシブ型と薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を使用するアクティブ型の２種類がある。アクティブ方式で用いるＴＦＴは、非単結晶半導体を活性層に用いており、その特性上、単結晶を活性層に用いたトランジスタに比べて素子間のばらつきが大きい。また、当該ばらつきは近接的にも相関性を保証されない。具体的には、ＴＦＴの閾値やキャリア移動度、製造プロセス（例えば、ゲートのＷ／Ｌ）等のばらつきにより、駆動ＴＦＴの電圧電流変換ゲインが素子間、或いは、製造するガラス基板間、着工ロット間などで異なり得る。その結果、駆動ＴＦＴが画像信号に応じて有機ＥＬ素子に供給する電流値が画素間でばらつく。すなわち、有機ＥＬ素子が画像信号から期待される輝度で発光することができず、これは表示領域、パネル間において輝度のばらつきとなって表れるという問題を生じ得る。
【０００６】
上述の問題に対して、有機ＥＬパネルを組み立てた後に、画像の表示品質（表示輝度、色バランス、コントラスト）が最適となるように調整することを可能とした画像表示装置が提案されている。下記特許文献１，２はこのような組み立て後の調整を可能とする技術を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３５４６８４号公報
【特許文献２】特開２００７−１０８２４８号公報
【特許文献３】特開２００８−１９１３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、画像表示装置は、より小型・集積化を要望されており、有機ＥＬ表示パネルも例外ではない。ここで、カラーバランスがカラーフィルタにより定まる液晶表示パネルと異なり、有機ＥＬ表示パネルでは上述のようにカラーバランスの調整は本質的に必要である。その分、調整パラメータも多くなるので、小型・集積化を図るには、調整のための回路・装置構成は簡素なものとする必要がある。また調整パラメータが多い分、調整作業も複雑化し調整時間が長くなり得るので、当該作業のコストが低減されるような構成とすることも求められる。
【０００９】
例えば、そのため、調整のために半固定抵抗器を用いる構成が存在するが、当該半固定抵抗器は外付け部品として設けられ、その実装スペースは比較的大きくなる。この点、半固定抵抗器に代えて電子ボリュームを使用すれば、電子ボリュームは駆動回路（ドライバ）の中に内蔵され、パネル基板上に集積化することができるので、小型化に資する。また、電子ボリュームを用いることにより、半固定抵抗器を用いる構成より低コスト化を図ることが可能となる。
【００１０】
電子ボリュームを用いる構成では、その調整値を電子ボリュームが内蔵される駆動回路のメモリ回路に記憶する必要がある。このメモリ回路として、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable PROM）を使用すると、テストコストが増大するという問題点があった。
【００１１】
本発明は上記問題点を解決するためになされたものであり、有機ＥＬ素子等、発光色が異なる複数の種類を含み、それぞれ階調電圧に応じた光量で発光する複数の発光素子が配列された画像表示装置において、より小型・集積化が容易で、また調整に要するコストの低減が図られる構成でカラーバランス等の画像品質の調整を可能とすることにある。
【課題を解決するための手段】
【００１２】
本発明に係る画像表示装置は、発光色が異なる複数の種類を含み、画素に対応して配列され、それぞれ画素信号電圧に応じた光量で発光する複数の発光素子と、前記各発光素子に対する画素データに基づいて前記画素信号電圧を生成する画素信号電圧生成回路と、ヒューズメモリを用いて、前記発光色毎に設定される設定値を記憶し前記画素信号電圧生成回路での利用に供するメモリ回路と、を有し、前記画素信号電圧生成回路が、前記発光色毎の前記設定値に基づいて前記画素信号電圧の生成を前記発光色毎に制御する。
【００１３】
本発明の第１の好適な態様は、前記画素信号電圧生成回路が、前記発光色毎に、前記画素データの上限値に応じた第１の階調基準電圧、及び前記画素データの下限値に応じた第２の階調基準電圧を生成する回路であって、前記発光色毎に、当該発光色についての第１の前記設定値に基づいて制御され前記第１の階調基準電圧を変化させる電子ボリューム、及び当該発光色についての第２の前記設定値に基づいて制御され前記第２の階調基準電圧を変化させる電子ボリュームを有する回路と、前記画素データの取り得る値に対応した複数レベルの階調電圧を、当該発光素子の前記発光色に対応する前記第１及び第２の階調基準電圧に基づいて前記発光色毎に生成する回路と、を有し、前記各発光素子に対する前記画素データに対応した前記階調電圧を前記画素信号電圧として出力する画像表示装置である。この構成において、例えば、前記発光色毎の前記第１の設定値は、白に対応する画像データの表示時の色バランス調整により設定される白バランス調整値であり、前記発光色毎の前記第２の設定値は、黒に対応する画像データの表示時の色バランス調整により設定される黒バランス調整値である。
【００１４】
上記第１の好適な態様は、前記画素毎に設けられ、前記画素信号電圧と黒レベルを定める発光基準電圧との差に応じた光量で前記発光素子を発光させる画素回路と、前記発光基準電圧を生成する回路であって、第３の設定値に基づいて制御され、前記発光基準電圧を変化させる電子ボリュームを有する発光基準電圧生成回路と、を有し、前記メモリ回路が、ヒューズメモリを用いて、さらに前記第３の設定値を記憶し前記発光基準電圧生成回路での利用に供する構成とすることができる。
【００１５】
また上記第１の好適な態様は、前記メモリ回路が、前記設定値を格納し、前記電子ボリュームを当該設定値に応じた状態に設定するレジスタと、前記レジスタに格納された前記設定値を前記ヒューズメモリに書き込む動作、及び、前記ヒューズメモリに保存された前記設定値を前記レジスタへ読み出す動作を制御する制御回路と、を有する構成とすることができる。
【００１６】
本発明の第２の好適な態様は、前記画素信号電圧生成回路が、前記各発光色の前記画素データの組からなり所定の基準色空間にて目的色を表す入力画像データを線形変換して、前記各発光色の前記発光素子により表示される表示色空間にて前記目的色を再現する補償画像データを生成する色補償回路を有し、前記補償画像データを構成する画素データに基づいて前記画素信号電圧を生成し、前記メモリ回路が、前記線形変換を表す行列の各要素を前記設定値として記憶する画像表示装置である。
【００１７】
本発明に係る上記各画像表示装置において、前記発光素子は、有機発光ダイオードとすることができる。
【００１８】
本発明の他の好適な態様は、前記メモリ回路が、前記複数の設定値を１又は複数の書き込み群に分類し、当該書き込み群毎に一括して前記設定値を前記ヒューズメモリへ書き込み、前記ヒューズメモリが、前記書き込み群に属する前記設定値それぞれについて、当該設定値のビット数に応じた数のメモリセルを含み、当該書き込み群に対して予め定められた書き込み可能回数に応じた個数設けられる設定値記憶用ブロックと、前記書き込み群それぞれについて、前記書き込み可能回数に応じた数のメモリセルを含む管理情報記憶用ブロックと、を有する画像表示装置である。
【００１９】
この態様において、前記メモリ回路は、前記各書き込み群の前記管理情報記憶用ブロックに、当該書き込み群に関して既に書き込まれた回数を表す管理情報を記録し、前記ヒューズメモリへ前記設定値を記憶させる際には、前記管理情報に基づいて未書き込みの前記設定値記憶用ブロックを特定し、当該設定値記憶用ブロックに前記設定値を書き込み、前記設定値を前記電子ボリュームの状態設定に供する際には、前記管理情報に基づいて最新の前記設定値が保存されている前記設定値記憶用ブロックを特定し、当該設定値記憶用ブロックから前記設定値を読み出す構成とすることができる。
【発明の効果】
【００２０】
本発明によれば、有機ＥＬ素子等、発光色が異なる複数の種類を含み、それぞれ階調電圧に応じた光量で発光する複数の発光素子が配列された画像表示装置において、より小型・集積化を容易とし、また調整に要するコストの低減を図りつつ、カラーバランス等の画像品質の調整が可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る有機ＥＬ表示装置の概略の構成を示す模式図である。
【図２】有機ＥＬ表示装置の主に表示基板に形成される部分の概略の構成を示す模式的な回路図である。
【図３】図２に示す有機ＥＬ表示パネルの表示部に配列される画素回路の概略の回路図である。
【図４】画素回路の動作を説明する模式的なタイミング図である。
【図５】書き込み期間の主要なタイミングでの画素回路の状態を示す模式的な回路図である。
【図６】発光期間の主要なタイミングでの画素回路の状態を示す模式的な回路図である。
【図７】駆動回路の概略構成を示すブロック図である。
【図８】階調電圧生成回路の一例の概略の回路図である。
【図９】発光基準信号生成回路の一例を示す模式的な回路図である。
【図１０】調整用メモリ回路の構成の一例を示す模式的なブロック図である。
【図１１】ヒューズメモリ素子の１つのメモリセルの構成の一例を示す回路図である。
【図１２】ヒューズ素子をカットした状態のメモリセルを模式的に表す回路図である。
【図１３】ヒューズ素子を未カットの状態に維持したメモリセルを模式的に表す回路図である。
【図１４】ヒューズメモリ素子のビット割付の一例を示す模式図である。
【図１５】ヒューズメモリ素子からの調整値の読み出し動作を説明するためのフロー図である。
【図１６】ヒューズメモリ素子からの調整値の読み出し動作の一例を示すタイミング図である。
【図１７】ヒューズメモリ素子への調整値の書き込み動作を説明するためのフロー図である。
【図１８】ヒューズメモリ素子へのデータ（＊ＶＤ）の調整値の書き込み動作の一例を示すタイミング図である。
【図１９】ヒューズメモリ素子へのデータ（＊ＡＭＰ０）の調整値の書き込み動作の一例を示すタイミング図である。
【図２０】ヒューズメモリ素子へのデータ（ＢＬＡＶ）の調整値の書き込み動作の一例を示すタイミング図である。
【図２１】本発明の第２の実施形態に係る有機ＥＬ表示装置に設けられるカラーマネジメントブロックの概略の構成を示す模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態（以下実施形態という）である画像表示装置について、図面に基づいて説明する。各実施形態は、有機ＥＬ素子を発光素子として備えたアクティブマトリックス方式の有機ＥＬ表示装置である。
【００２３】
［第１の実施形態］
図１は、第１の実施形態に係る有機ＥＬ表示装置２の概略の構成を示す模式図である。有機ＥＬ表示装置２は、本体回路４、表示基板６及び接続基板８を有する。本体回路４は、画像信号を処理する信号処理回路やフレームメモリなどを含み、例えば、ガラスエポキシ基板等のリジッド基板を用いて形成される。
【００２４】
表示基板６には、表示画像のドット（画素）に対応して画素回路が配列された表示部１０が形成される。各画素回路は、発光素子として有機ＥＬ素子を備え、表示部１０には、発光色がＲの有機ＥＬ素子、Ｇの有機ＥＬ素子、Ｂの有機ＥＬ素子の３種類が規則的に配列される。各ドットは、これら異なる発光色に対応する画素回路（サブ画素）で構成される。例えば、表示画像の１ドットに対して、ＲＧＢそれぞれに対応した３種類の画素回路２０が水平方向に隣接して配置される。この場合、表示部１０には水平方向には水平ドット数×３個の画素回路が並び、垂直方向には垂直ドット数に相当する個数の画素回路が並ぶ。有機ＥＬ素子は例えば、本実施形態では有機発光ダイオード（Organic light-emitting diode：ＯＬＥＤ）とする。なお、以下の説明で特に問題がない場合には、サブ画素を単に画素と記述することがある。
【００２５】
表示基板６上には、表示部１０を駆動する駆動回路１２も設けられる。駆動回路１２は、その主要部を一又は複数の半導体チップに集積し、当該チップを表示基板６上に搭載することにより形成される。また、駆動回路１２として、低温ポリシリコンからなる半導体層を用いたＴＦＴ等で構成された回路を表示基板６上に直接形成することもできる。
【００２６】
接続基板８は、本体回路４と表示基板６とを接続し、例えば、本体回路４側に設けられるグラフィックコントローラなどから駆動回路１２へ表示データや表示コントロール信号を入力する。例えば、図１において、ＤＩは、本体回路４側から駆動回路１２に対する表示データインターフェース（ＲＧＢインターフェース）を意味し、グラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。この表示データインターフェース（ＤＩ）では、駆動回路１２は、従来のパーソナルコンピュータに使用されるドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。接続基板８は、フレキシブル配線基板で構成することができる。なお、駆動回路１２の一部又は全部を、接続基板８上に配置することもできる。
【００２７】
図２は、有機ＥＬ表示装置２の主に表示基板６（有機ＥＬ表示パネル）に形成される部分の概略の構成を示す模式的な回路図である。表示基板６には画素回路２０がマトリクス状に配置された表示部１０が設けられる他、駆動回路１２としてゲート駆動回路３０、信号線駆動回路３２及び発光基準信号生成回路３４が設けられる。
【００２８】
ゲート駆動回路３０は表示部１０の画素回路２０の行（ライン）毎に制御信号を出力する。具体的には、本実施形態では、後述するように画素回路２０がそれぞれＴＦＴからなる２つのスイッチ（点灯スイッチ及びリセットスイッチ）を備えることに対応して、画素回路２０の行それぞれに２本の制御信号線（点灯制御線４０及びリセット制御線４２）が設けられ、ゲート駆動回路３０は、各行の制御線４０，４２に制御信号を供給する。
【００２９】
信号線駆動回路３２は選択された行の各画素（サブ画素）の画像信号を表すデータ（画素データ）を入力され、当該データをＤ／Ａ変換器でアナログ電圧に変換して画像信号に応じた画素信号電圧を生成する画素信号電圧生成回路として機能する。信号線駆動回路３２は当該画素信号電圧を表示部１０の画素回路２０の列毎に生成する。画素回路２０の列それぞれには信号線４４が設けられ、信号線駆動回路３２は各列の信号線４４に、選択された行の各画素の画素信号電圧を並列して出力する。
【００３０】
信号線４４にはスイッチＳＷa，ＳＷbが設けられる。これらスイッチＳＷa，ＳＷbを用いて、信号線駆動回路３２に代えて発光基準信号生成回路３４を信号線４４に接続することが可能である。具体的には、スイッチＳＷaがオン状態にあるとき、信号線４４に信号線駆動回路３２が接続される。スイッチＳＷbがオン状態にあるときは、信号線４４に発光基準信号生成回路３４が接続される。これらスイッチＳＷa，ＳＷbの切り換えは制御回路（図示せず）により行われる。
【００３１】
発光基準信号生成回路３４は画素回路２０の発光基準信号ＶＲＥＦを生成する。発光基準信号生成回路３４の出力電圧は信号線４４を介して各画素回路２０に供給される。
【００３２】
各画素回路２０は、ＯＬＥＤ駆動電圧源４６から電源線４８を介して正電圧ＶＯＬＥＤを供給される。また、各画素回路２０は共通接地線を介して接地電位（ＧＮＤ）を供給される。
【００３３】
ゲート駆動回路３０はシフトレジスタを用いた垂直走査回路と行毎の論理回路とを有する。垂直走査回路は表示部１０にて動作対象となる画素回路の行を列方向（例えば、画面上側から下側への向き）に順番に選択し、当該選択した行に対するタイミング信号を生成し、当該行の論理回路へ出力する。論理回路は、垂直走査回路が出力する行毎のタイミング信号、及び制御回路からの各行に共通のタイミング信号に基づいて動作し、点灯制御信号及びリセット制御信号を生成し、それぞれ点灯制御線４０、リセット制御線４２へ出力する。
【００３４】
図３は、図２に示す有機ＥＬ表示パネルの表示部１０に配列される画素回路２０の概略の回路図である。各画素回路２０は、発光素子としてＯＬＥＤ９０を有する。具体的にはＯＬＥＤ９０はアノード層及びカソード層と、有機系の材料によってアノード層とカソード層との間に形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。上述したように、発光層に異なる材料を用いることで、発光色が異なる３種類のＯＬＥＤ９０が表示部１０に形成される。ＯＬＥＤ９０のカソード電極は共通接地線に接続される。また、ＯＬＥＤ９０のアノード電極は、ｎ型ＴＦＴからなる点灯スイッチ９２と、ｐ型ＴＦＴ（以下、駆動ＴＦＴという。）９４を介して電源線４８に接続される。
【００３５】
また、駆動ＴＦＴ９４のゲート電極は、記憶容量９６を介して信号線４４に接続され、駆動ＴＦＴ９４のドレイン電極とゲート電極との間には、ｎ型ＴＦＴからなるリセットスイッチ９８が設けられる。なお、リセットスイッチ９８のゲート電極は、リセット制御線４２に接続される。また、点灯スイッチ９２のゲート電極は、点灯制御線４０に接続される。
【００３６】
なお、既に述べたように画素回路２０の各ＴＦＴは例えば、半導体層にポリシリコンを用いる多結晶シリコン薄膜トランジスタであり、表示基板６上に形成されている。
【００３７】
次に、図４〜図６を用いて、画素回路動作を説明する。図４は画素回路２０の動作を説明する模式的なタイミング図であり、垂直走査期間の１周期（１Ｖ）における各種信号の波形が示されている。具体的には、図４には、垂直同期信号（ＶＳＹＮＣ）、スイッチＳＷaに対する制御信号Ｓa、スイッチＳＷbに対する制御信号Ｓb、点灯制御信号ＳＩＬＭ、リセット制御信号ＳＲＳＴ、電源線４８の電圧ＶＤ、信号線４４の電圧ＶＳ、駆動ＴＦＴ９４のゲート電圧ＶＧが示されている。ここで、点灯制御信号ＳＩＬＭ、リセット制御信号ＳＲＳＴ及び駆動ＴＦＴ９４のゲート電圧ＶＧは任意の１ラインである第ｎ行に関する波形を示している。ＶＳＹＮＣの垂直同期パルス１００の立ち上がりタイミング間の期間が１Ｖに相当し、当該期間に１フレームの画像についての表示処理が行われる。１フレームの表示処理では、まず書き込み期間ＰＷにて、１ラインずつ画素回路２０へ画素信号電圧を書き込む処理が行われ、続く発光期間ＰＥにて全ラインを一斉に発光させる。
【００３８】
図５は、書き込み期間ＰＷの主要なタイミングでの画素回路２０の状態を示す模式的な回路図であり、図６は、発光期間ＰＥの主要なタイミングでの画素回路２０の状態を示す模式的な回路図である。
【００３９】
書き込み期間ＰＷの先頭の期間Ｐ１は、第（ｎ−１）行までの書き込み動作の期間である。当該期間Ｐ１では、スイッチＳＷaがオンし、信号線４４に１行目の画素から順に画素信号電圧が印加される。この期間Ｐ１にて書き込み対象ではない第ｎ行の画素回路２０に対しては、ゲート駆動回路３０は点灯制御信号ＳＩＬＭ及びリセット制御信号ＳＲＳＴを所定の低電位であるＬｏｗレベル（以下、Ｌレベル）に維持する。これにより、点灯スイッチ９２及びリセットスイッチ９８はオフ状態に保たれ、駆動ＴＦＴ９４のゲート電極は前フレームの書き込み動作にて設定された電荷蓄積状態を維持する。なお、当該駆動ＴＦＴ９４のゲート電圧ＶＧは、記憶容量９６を介して信号線４４の電位にカップリングし、信号線４４に印加される他の行の画素信号電圧Ｖｄａｔａ(x)の影響を受けて変動するが、図４では図示を省略している。
【００４０】
期間Ｐ２，Ｐ３は第ｎ行への書き込み動作の期間であり、信号線駆動回路３２から信号線４４に第ｎ行の画素信号電圧Ｖｄａｔａ（ｎ）が印加される。期間Ｐ２では、ゲート駆動回路３０が点灯制御信号ＳＩＬＭ及びリセット制御信号ＳＲＳＴを所定の高電位であるＨｉｇｈレベル（以下、Ｈレベル）にする。これにより点灯スイッチ９２及びリセットスイッチ９８がオン状態となり、駆動ＴＦＴ９４のゲート側に前フレームの画素信号電圧に応じて蓄積された電荷がＯＬＥＤ９０を介して接地電位（ＧＮＤ）へ排出される。この動作をリセット動作と呼び、現フレームの画素信号電圧Ｖｄａｔａ（ｎ）に応じた信号を記憶容量９６へ書き込む準備が行われる。なお、このとき、駆動ＴＦＴ９４のゲートからの放電と、ゲート電位ＶＧが下がり駆動ＴＦＴ９４がオンすることにより、ＯＬＥＤ９０には電流が流れる。これにより、発光期間に比べればごく僅かではＯＬＥＤ９０は発光し、当該発光は画像の黒浮きの原因となり得るが、これを回避するように画素回路２０を構成することも可能である。
【００４１】
期間Ｐ３では、点灯制御信号ＳＩＬＭがＬレベルとされ、点灯スイッチ９２がオフ状態となる。リセットスイッチ９８はオン状態を維持し、駆動ＴＦＴ９４のゲートとドレインとを接続する。駆動ＴＦＴ９４は期間Ｐ３の初めにはゲート電圧ＶＧが低いことによりオン状態にあり、ドレイン電流をゲートへ供給する。ゲート電圧ＶＧがソース電圧に対して、駆動ＴＦＴ９４の閾値電圧だけ高くなると駆動ＴＦＴ９４はオフする。このときのゲート電圧ＶＧをＶｔｈと表すと、記憶容量９６の端子間には電位差（Ｖｄａｔａ（ｎ）−Ｖｔｈ）が設定される。
【００４２】
期間Ｐ３が終了すると、リセット制御信号ＳＲＳＴがＬレベルとされ、リセットスイッチ９８がオフ状態となり、駆動ＴＦＴ９４のゲート及び記憶容量９６の一方端子はフローティングの状態となり、記憶容量９６は第ｎ行の画素信号電圧に応じた電位差（Ｖｄａｔａ（ｎ）−Ｖｔｈ）を記憶する。
【００４３】
期間Ｐ２，Ｐ３での第ｎ行への書き込み動作に引き続いて期間Ｐ４にて第（ｎ＋１）行以降の書き込み動作が行われる。当該期間においては、第ｎ行の点灯スイッチ９２及びリセットスイッチ９８はオフ状態に維持される。なお、当該期間では期間Ｐ１と同様、駆動ＴＦＴ９４のゲート電圧ＶＧは、記憶容量９６を介して信号線４４の電位にカップリングし、信号線４４に印加される他の行の画素信号電圧Ｖｄａｔａ（ｘ）の影響を受けて変動するが、図４では図示を省略している。
【００４４】
発光期間ＰＥに入るとスイッチＳＷａがオフする。発光期間ＰＥの先頭の期間Ｐ５ではスイッチＳＷｂがオンし、信号線４４に発光基準信号生成回路３４から発光基準信号ＶＲＥＦが供給される。電圧ＶＲＥＦは表示部１０の各画素回路２０の記憶容量９６の一方端子に共通に印加される。各画素回路２０のリセットスイッチ９８はオフしており、記憶容量９６の他方端子はフローティング状態であるので、当該他方端子の電位は一方端子に印加されるＶＲＥＦに応じてシフトする。例えば、上述の電位差（Ｖｄａｔａ（ｎ）−Ｖｔｈ）を記憶している第ｎ行の記憶容量９６の他方端子の電位は、当該電位差を設定された時点の電位Ｖｔｈから電位（ＶＲＥＦ−Ｖｄａｔａ（ｎ）＋Ｖｔｈ）に変化する。しかる後、期間Ｐ６にてスイッチＳＷｂがオフすることにより、記憶容量９６の他方端子の電位は（ＶＲＥＦ−Ｖｄａｔａ（ｎ）＋Ｖｔｈ）に維持され、当該電位が駆動ＴＦＴ９４のゲート電極に印加される。
【００４５】
このように駆動ＴＦＴ９４のゲート電圧ＶＧが電位（ＶＲＥＦ−Ｖｄａｔａ（ｎ）＋Ｖｔｈ）に設定された状態で、点灯スイッチ９２がオンし（期間Ｐ７）、駆動ＴＦＴ９４には、そのゲート−ソース間電圧に応じたドレイン電流が流れる。当該ドレイン電流はＯＬＥＤ９０に供給され、ＯＬＥＤ９０は電流量に応じて発光する。
【００４６】
ここで、ＶＲＥＦはＯＬＥＤ９０が発光する画素信号電圧Ｖｄａｔａの閾値を定めるものであることが理解される。すなわち、Ｖｄａｔａ（ｎ）≧ＶＲＥＦであれば、駆動ＴＦＴ９４はオンしＯＬＥＤ９０は発光するが、Ｖｄａｔａ（ｎ）＜ＶＲＥＦであれば、駆動ＴＦＴ９４はオンせずＯＬＥＤ９０は発光しない。
【００４７】
図７は、駆動回路１２の概略構成を示すブロック図である。駆動回路１２は、上述したゲート駆動回路３０（図７では図示省略）、発光基準信号生成回路３４の他、画像データインターフェース回路２００、Ｄ／Ａ変換回路２０２、コントロールレジスタ回路用のシリアルインターフェース回路２０４、調整用メモリ回路２０６、コントロールレジスタ回路２０８、階調電圧生成回路２１０、画素信号電圧出力回路２１２を含む。上述した信号線駆動回路３２は、図７に示す階調電圧生成回路２１０、画像データインターフェース回路２００、Ｄ／Ａ変換回路２０２、画素信号電圧出力回路２１２を含んで構成される。
【００４８】
本実施形態では、表示データインターフェース（ＤＩ）から入力される表示データ（Ｄａｔａ）はＲ，Ｇ，Ｂの各色について６ビットで構成されるものとし、これに対応して階調電圧生成回路２１０は６４階調の階調電圧を生成する。
【００４９】
画像データインターフェース回路２００内のシフトレジスタ回路は外部から入力されるドットクロック（ＤＣＬＫ）に基づき、ドットクロック（ＤＣＬＫ）に同期した取込みパルスを生成する。画像データインターフェース回路２００のラッチ回路は、シフトレジスタ回路から出力される取込みパルスに基づき、外部から入力される表示データを取り込む。
【００５０】
Ｄ／Ａ変換回路２０２は、階調電圧生成回路２１０で生成された６４階調の階調電圧の中から、画像データインターフェース回路２００のラッチ回路に格納された表示データに対応する階調電圧を選択して出力する。
【００５１】
画素信号電圧出力回路２１２は、Ｄ／Ａ変換回路２０２から出力される階調電圧を画素信号電圧としてそれぞれ対応する信号線４４へ出力する。
【００５２】
発光基準信号生成回路３４は発光基準信号ＶＲＥＦを生成する。
【００５３】
上述の駆動回路１２の各部の動作は、コントロールレジスタ回路２０８の指示・制御の下に実行される。コントロールレジスタ回路２０８は、その制御のうちに、調整用メモリ回路２０６に調整値を書き込んだり、また調整用メモリ回路２０６から調整値を読み出して、階調電圧生成回路２１０や発光基準信号生成回路３４を調整する動作を含む。
【００５４】
図８は階調電圧生成回路２１０の一例の概略の回路図である。階調電圧生成回路２１０はＲ，Ｇ，Ｂそれぞれに対して、６４階調の階調電圧を生成する。図８には、ＲＧＢのうちＲ用の回路を示している。図８に示す階調電圧生成回路２１０は、所定の正電圧を有する基準電圧源（ＶＤＨ）と接地電位（ＧＮＤ）との間を抵抗分割して６４段階の電圧Ｖ０〜Ｖ６３を生成する。抵抗分割を行うラダー抵抗は３段構成として、１次ラダー抵抗２２０、２次ラダー抵抗２２２、３次ラダー抵抗２２４の順に段階的に電圧が分割される。ラダー抵抗回路は電子ボリュームを含んで構成され、レジスタに設定されたデータ（ＲＶＤ，ＲＡＭＰ０〜ＲＡＭＰ１４）に応じて電子ボリュームの抵抗値を変化させることで、所望の階調特性となるように６４段階の階調電圧を調整することができる。例えば、１次ラダー抵抗２２０の最も正電源（ＶＤＨ）寄りの抵抗を構成する電子ボリューム２３０は、レジスタ２３２に格納されるデータ（ＲＶＤ）に応じた抵抗値に制御される。また、２次ラダー抵抗２２２の最も接地電位（ＧＮＤ）寄りの抵抗を構成する電子ボリューム２３４は、レジスタ２３６に格納されるデータＲＡＭＰ０に応じた抵抗値に制御される。電子ボリューム２３０の出力電圧は、階調電圧を設定可能な電圧範囲の上限を規定し、電子ボリューム２３４の出力電圧は当該範囲の下限を規定する。すなわち、データ（ＲＶＤ）は、発光色Ｒの最高階調電圧Ｖ０を調整するパラメータであり、データ（ＲＡＭＰ０）は最低階調電圧Ｖ６３を調整するパラメータとなる。階調電圧生成回路２１０は他の発光色Ｇ，Ｂについても発光色Ｒと同様に構成され、発光色Ｇ，Ｂについての最高階調電圧Ｖ０はそれぞれデータ（ＧＶＤ，ＢＶＤ）によって調整され、最低階調電圧Ｖ６３はそれぞれデータ（ＧＡＭＰ０，ＢＡＭＰ０）によって調整される。
【００５５】
ここで、白に対応する画像データの表示時の色バランス調整、すなわち白バランスの調整は各色の最高階調電圧Ｖ０を操作することで行われる。また、黒に対応する画像データの表示時の色バランス調整、すなわち黒バランスの調整は各色の最高階調電圧Ｖ６３を操作することで行われる。データ（ＲＶＤ，ＧＶＤ，ＢＶＤ）は白バランスのための調整パラメータであり、データ（ＲＡＭＰ０，ＧＡＭＰ０，ＢＡＭＰ０）は、黒バランスのための調整パラメータである。以下、表記を簡素化するため、ＲＶＤ，ＧＶＤ，ＢＶＤを包括的に表現する際には記号“＊ＶＤ”を用い、ＲＡＭＰ０，ＧＡＭＰ０，ＢＡＭＰ０を包括的に表現する際には記号“＊ＡＭＰ０”を用いる。
【００５６】
図９は、発光基準信号生成回路３４の一例を示す模式的な回路図である。発光基準信号生成回路３４は電源（ＶＤＨ）と接地電位（ＧＮＤ）とを抵抗分割して発光基準信号ＶＲＥＦを生成する。生成された発光基準信号ＶＲＥＦはバッファ回路２５４を介して出力される。抵抗分割回路２５０は電子ボリューム２５２を有する。当該電子ボリューム２５２は、レジスタ２５６に格納されるデータ（ＢＬＡＶ）に応じた抵抗値に制御される。上述したように、ＶＲＥＦはＯＬＥＤ９０が発光する画素信号電圧Ｖｄａｔａの閾値を定めるものであり、黒レベルを規定する。このＶＲＥＦを操作することで、有機ＥＬ表示装置２に表示される画像のコントラストを調節することができる。
【００５７】
本実施形態の有機ＥＬ表示装置２は、データ（＊ＶＤ，＊ＡＭＰ０，ＢＬＡＶ）を、有機ＥＬ表示装置２の組み立て後に調整でき、調整結果は調整用メモリ回路２０６に記憶される。例えば、有機ＥＬ表示装置２の組み立て後の工程にて、試験画像を表示させて白バランス、黒バランス、コントラストを測定し、それらが好適となるようにデータ（＊ＶＤ，＊ＡＭＰ０，ＢＬＡＶ）を調整する。そして、調整値を調整用メモリ回路２０６内の記憶素子に書き込み保存する。有機ＥＬ表示装置２の起動時には、コントロールレジスタ回路２０８がこれら調整値を記憶素子から読み出してレジスタ２３２，２３６，２５６に設定し、階調電圧生成回路２１０及び発光基準信号生成回路３４の利用に供する。これにより有機ＥＬ表示装置２は好適な画質が得られる状態に設定される。
【００５８】
上記データを記憶する記憶素子として、調整用メモリ回路２０６は、ＯＴＰ（One-Time-Program）−ＲＯＭであるヒューズメモリ素子を備える。
【００５９】
図１０は、調整用メモリ回路２０６の構成の一例を示す模式的なブロック図である。図１０には、ヒューズメモリ素子３００、制御回路３０２、調整値レジスタ群３０４、バンク制御レジスタ群３０６が示されている。
【００６０】
ヒューズメモリ素子３００は、１ビットの情報を記憶可能なメモリセルの集合体である。本実施形態ではＲＶＤ，ＧＶＤ，ＢＶＤはそれぞれ６ビットのバイナリデータであり、１セットの＊ＶＤを記憶するために１８個のメモリセルからなるブロック（設定値記憶用ブロック）が設けられる。また、ＲＡＭＰ０，ＧＡＭＰ０，ＢＡＭＰ０はそれぞれ３ビットのバイナリデータであり、１セットの＊ＡＭＰ０を記憶するために９個のメモリセルからなるブロックが設けられる。ＢＬＡＶは７ビットのバイナリデータであり、７個のメモリセルからなるブロックが設けられる。
【００６１】
ここで、ヒューズメモリの各セルは書き換えができない。そこで、各調整値の書き換え、更新を可能とするために、ヒューズメモリ素子３００には、調整値それぞれについて複数個のブロックが用意される。調整用メモリ回路２０６は、＊ＶＤ，＊ＡＭＰ０，ＢＬＡＶをそれぞれ書き込み群とし、当該書き込み群毎に一括して設定値を前記ヒューズメモリへ書き込む。ここでは書き込み群に対応するメモリセル群をバンクと称する。ヒューズメモリ素子３００には、既に書き込まれた回数を表す管理情報を記憶するためのメモリセルブロック（管理情報記憶用ブロック）も用意される。この管理情報を参照することで、どのバンクに最新の値が書き込まれているかを把握することができる。本実施形態では、＊ＶＤ，＊ＡＭＰ０，ＢＬＡＶそれぞれについて３つのバンクが設けられる。そして、＊ＶＤについての３つのバンクを識別するために３ビットの管理情報が用いられ、当該管理情報を記憶するために３個のメモリセルからなるブロックが用意される。＊ＡＭＰ０，ＢＬＡＶについても同様に３個のメモリセルからなるブロックが用意される。
【００６２】
以上の調整値及び管理情報は合計１１１ビットであるので、ヒューズメモリ素子３００の容量は１２８ビットあれば足り、この場合、各メモリセルは７ビットのアドレスＡ［６：０］で識別できる。
【００６３】
調整値レジスタ群３０４は、白バランス調整値レジスタ３２０、黒バランス調整値レジスタ３２２、コントラスト調整値レジスタ３２４を包含している。白バランス調整値レジスタ３２０は、１セットの＊ＶＤを格納するためのレジスタである。黒バランス調整値レジスタ３２２は、１セットの＊ＡＭＰ０を格納するためのレジスタである。コントラスト調整値レジスタ３２４は、ＢＬＡＶを格納するためのレジスタである。調整値レジスタ群３０４に格納された調整値は、上述した階調電圧生成回路２１０や発光基準信号生成回路３４の電子ボリュームの制御に利用される。
【００６４】
バンク制御レジスタ群３０６は、白バランス用バンク制御レジスタ３３０、黒バランス用バンク制御レジスタ３３２、コントラスト調整値用バンク制御レジスタ３３４を包含している。白バランス用バンク制御レジスタ３３０は、＊ＶＤについての上記管理情報を格納するためのレジスタである。黒バランス用バンク制御レジスタ３３２は、＊ＡＭＰ０についての管理情報を格納するためのレジスタである。コントラスト調整値用バンク制御レジスタ３３４は、ＢＬＡＶについての管理情報を格納するためのレジスタである。有機ＥＬ表示装置２の組み立て後の調整作業では、調整値レジスタ群３０４に設定される調整値を操作することで画質調整が行われる。この調整作業で得られた好適な調整値は調整値レジスタ群３０４からヒューズメモリ素子３００に書き込まれる。その際、バンク制御レジスタ群３０６に格納された管理情報に基づいて、未使用のバンクが選択され、当該バンクに調整値が書き込まれる。
【００６５】
図１１は、ヒューズメモリ素子３００の１つのメモリセル３５０の構成の一例を示す回路図である。メモリセル３５０は、書き込み信号（ＰＲＯＧＲＡＭ）をレベルシフトするレベルシフト回路（ＲＥＳ）と、ポリシリコンで構成されるヒューズ素子（ＦＵＳＥ）と、ヒューズ素子（ＦＵＳＥ）のオン（溶断）・オフ（非溶断）を制御するＮＭＯＳトランジスタ（ＮＭＳ）と、ヒューズ素子（ＦＵＳＥ）の状態を検知するレベルセンス回路（ＲＳＣ）と、レベルセンス回路（ＲＳＣ）の出力に挿入されるインバータ（ＩＮＢ）と、読み出し信号（ＲＥＡＤ）によりオンとなり、レベルセンス回路（ＲＳＣ）の出力を読み出すトランスファーゲート回路（ＴＦＧ）と、ラッチ回路（ＲＣＨ）とで構成される。
【００６６】
プログラム時（書き込み時）には、ヒューズメモリ素子３００の各メモリセル３５０にヒューズ素子溶断用の電源電圧（ＶＦＳ）と、ヒューズ素子オン・オフ制御用電源電圧（ＶＰＰ）と、ロジック電源電圧（ＶＤＤ）を印加する。そして、アドレス信号（Ａ［６：０］）でヒューズメモリ素子３００の各メモリセル３５０を１アドレスずつ順次、選択してプログラムを行う。論理値“１”を表すＨレベルをプログラムするメモリセルに対しては、書き込み信号（ＰＲＯＧＲＡＭ）をＨレベルとし、ＮＭＯＳトランジスタ（ＮＭＳ）をオンとして、ヒューズ素子（ＦＵＳＥ）に電流を流し、ヒューズ素子（ＦＵＳＥ）を溶断する。図１２はこのヒューズ素子をカットした状態のメモリセル３５０を模式的に表す回路図である。一方、論理値“０”を表すＬレベルをプログラムするメモリセルに対しては、書き込み信号（ＰＲＯＧＲＡＭ）をＬレベルとすることにより、ヒューズ素子（ＦＵＳＥ）を溶断させない。図１３はこのヒューズ素子を未カットの状態に維持したメモリセル３５０を模式的に表す回路図である。
【００６７】
メモリセル３５０からプログラムされた値を読み出す際には、読み出し信号（ＲＥＡＤ）にＨレベルを印加してトランスファーゲート回路（ＴＦＧ）をオンする。図１２の状態のメモリセル３５０では、ＮＭＯＳトランジスタ（ＮＭＳ）のドレインはフローティング状態となるので、レベルセンス回路（ＲＳＣ）はフローティング状態を検知して、Ｈレベル（＝ＶＤＤ）を出力する。このＨレベルの電位は、インバータ（ＩＮＢ）で反転され、さらに、ラッチ回路（ＲＣＨ）で反転されるので、出力（ＤＯＵＴ）はＨレベル（＝ＶＤＤ）となる。すなわち、図１２のメモリセル３５０からは論理値“１”が読み出される。
【００６８】
一方、図１３の状態のメモリセル３５０、ＮＭＯＳトランジスタ（ＮＭＳ）のドレインは、ヒューズ素子（ＦＵＳＥ）と抵抗素子（Pull-Down抵抗）を介して接地電位（ＧＮＤ）にプルダウンされるので、レベルセンス回路（ＲＳＣ）は接地電位（ＧＮＤ）を検知して、Ｌレベル（＝ＧＮＤ）を出力する。このＬレベルの電位は、インバータ（ＩＮＢ）で反転され、さらに、ラッチ回路（ＲＣＨ）で反転されるので、出力（ＤＯＵＴ）はＬレベル（＝ＧＮＤ）となる。すなわち、図１３のメモリセル３５０からは論理値“０”が読み出される。
【００６９】
このようにして、ヒューズメモリ素子３００に“１”、“０”の２値で表されるデジタルデータがプログラムされ、そのプログラム状態をデジタル信号（ＤＯＵＴ［１２７：０］）として出力することができる。
【００７０】
図１４は、ヒューズメモリ素子３００のビット割付の一例を示す模式図である。例えば、１２８ビットのうち第０ビットから第１１０ビットまでの領域が調整値及び管理情報に割り当てられる。管理情報を記憶する管理情報記憶用ブロックとして、［８：０］ビット（第０ビットから第８ビットまでのアドレスを表す。以下、同様の表記を用いる。）のメモリセルが用いられる。そして、残りの［１１０：９］ビットのメモリセルが、電子ボリュームの調整値を記憶する調整値記憶用ブロック（設定値記憶用ブロック）とされる。
【００７１】
調整用メモリ回路２０６は、＊ＶＤ，＊ＡＭＰ０，ＢＬＡＶをそれぞれ書き込み群とし、当該書き込み群毎に一括して設定値を前記ヒューズメモリへ書き込む。これに対応して、管理情報記憶用ブロックは３つの書き込み群それぞれに１つずつ設けられる。図１４に示す［２：０］ビットからなるＢａｎｋ１は、ＢＬＡＶに対する管理情報（ＢＬＦＢ［２：０］）を格納する管理情報記憶用ブロックであり、［５：３］ビットからなるＢａｎｋ２は、＊ＶＤに対する管理情報（ＷＦＢ［２：０］）を格納する管理情報記憶用ブロックであり、［８：６］ビットからなるＢａｎｋ３は、＊ＡＭＰ０に対する管理情報（ＢＦＢ［２：０］）を格納する管理情報記憶用ブロックである。
【００７２】
ＢＬＡＶについてのバンクとして、初期値設定用に［１５：９］ビット、第１の書き換え用に［２２：１６］ビット、第２の書き換え用に［２９：２３］ビットが割り当てられる。＊ＶＤについてのバンクとして、初期値設定用に［４７：３０］ビット、第１の書き換え用に［６５：４８］ビット、第２の書き換え用に［８３：６６］ビットが割り当てられる。＊ＡＭＰ０についてのバンクとして、初期値設定用に［９２：８４］ビット、第１の書き換え用に［１０１：９３］ビット、第２の書き換え用に［１１０：１０２］ビットが割り当てられる。
【００７３】
次に、ヒューズメモリ素子３００からの調整値の読み出し動作について説明する。図１５は、ヒューズメモリ素子３００からの調整値の読み出し動作を説明するためのフロー図である。初めに、電源がオンとなり（ステップ４００）、シーケンスビットオンとなると（ステップ４０２）、制御回路３０２は読み出し信号（ＲＥＡＤ）を生成する（ステップ４０４）。そして、ヒューズメモリ素子３００から、ヒューズメモリ素子３００の各メモリセルに格納されているデータ（ＤＯＵＴ［１２７：０］）を読み出す（ステップ４０６）。
【００７４】
制御回路３０２は読み出したデータ（ＤＯＵＴ［１２７：０］）の中の［８：０］ビットの管理情報に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択する（ステップ４０８）。前述のステップで選択された調整値記憶用ブロックから調整値が読み出され、調整値レジスタ群３０４内の対応するレジスタ３２０，３２２，３２４に格納される（ステップ４１０）。
【００７５】
その後、階調電圧生成回路２１０は、白バランス調整値レジスタ３２０，黒バランス調整値レジスタ３２２に格納された調整値＊ＶＤ，＊ＡＭＰ０に基づき電子ボリューム２３０，２３４を調整して６４階調の階調電圧を生成する。また、発光基準信号生成回路３４は、コントラスト調整値レジスタ３２４に格納された調整値ＢＬＡＶに基づき電子ボリューム２５２を調整してＶＲＥＦを生成する。これら調整された階調電圧及びＶＲＥＦを用いて表示動作が行われる（ステップ４１２）。
【００７６】
図１６は、ヒューズメモリ素子３００からの調整値の読み出し動作の一例を示すタイミング図である。図１６において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号である。水平同期信号（ＨＳＹＮＣ）に同期する信号（ＨＳＹＮＣ１＿Ｐ）に基づき、制御回路３０２は、イネーブル信号（ＥＮＢ＿Ｎ）を、Ｔ１の期間有効にする。次に、制御回路３０２は、読み出し信号（ＲＥＡＤ＿Ｐ）をヒューズメモリ素子３００へ出力し、ヒューズメモリ素子３００からデータ（ＤＯＵＴ［１２７：０］）を読み出す。
【００７７】
次に、制御回路３０２は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をバンク制御レジスタ群３０６へ出力する。白バランス用バンク制御レジスタ３３０、黒バランス用バンク制御レジスタ３３２、コントラスト調整値用バンク制御レジスタ３３４は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）に同期して動作し、読み出したデータ（ＤＯＵＴ［１２７：０］）の中の［８：０］ビットの管理情報（ＷＦＢ［２：０］，ＢＦＢ［２：０］，ＢＬＦＢ［２：０］）を格納する。なお、図１０では、これら管理情報（ＷＦＢ［２：０］，ＢＦＢ［２：０］，ＢＬＦＢ［２：０］）をまとめて“Ｄ＿ＢＡＮＫ”と表している。当該管理情報は制御回路３０２へ渡される。
【００７８】
制御回路３０２は、管理情報に基づき、最新の調整値が記憶されている調整値記憶用ブロックを選択し、当該選択した調整値記憶用ブロックのアドレス情報（ＩＮ＿ＡＤＪ＿Ｐ）と、レジスタクロック（ＩＮ＿ＳＲＥＧ２＿Ｐ）を調整値レジスタ群３０４へ出力する。
【００７９】
白バランス調整値レジスタ３２０、黒バランス調整値レジスタ３２２、コントラスト調整値レジスタ３２４はレジスタクロック（ＩＮ＿ＳＲＥＧ２＿Ｐ）に同期して動作し、指示された調整値記憶用ブロックの調整値を読み出して格納する。各レジスタ３２０，３２２，３２４は、格納した調整値（Ｒ／Ｇ／ＢＶＤ［５：０］，Ｒ／Ｇ／ＢＡＭＰ０［２：０］，ＢＬＡＶ［６：０］）を電子ボリュームへ出力する。なお、図１０ではこれら調整値をまとめて“Ｄ＿ＡＤＪ”と表している。
【００８０】
次に、ヒューズメモリ素子３００への調整値の書き込み動作について説明する。図１７は、ヒューズメモリ素子３００への調整値の書き込み動作を説明するためのフロー図である。
【００８１】
初めに、有機ＥＬ表示装置２に画像を表示し（ステップ５００）、その表示中の画像を視認しながら、レジスタに設定される調整値を増減することにより電子ボリューム２３０，２３２，２５２を調整して、コントラスト調整、白バランス調整、黒バランス調整を行う。調整の結果、調整値レジスタ群３０４には、所望の画質が得られた状態での調整値が格納される（ステップ５０２）。
【００８２】
制御回路３０２は、読み出し信号（ＲＥＡＤ）を生成し（ステップ５０４）、ヒューズメモリ素子３００からデータ（ＤＯＵＴ［１２７：０］）を読み出す（ステップ５０６）。
【００８３】
制御回路３０２は読み出したデータ（ＤＯＵＴ［１２７：０］）の中の［８：０］ビットの管理情報に基づき、新たな調整値を書き込むための調整値記憶用ブロックを選択し、当該ブロックのアドレス初期値を設定する（ステップ５０８）。当該選択された調整値記憶用ブロックのアドレスを順次指定して、調整値レジスタ群３０４に格納された調整値をヒューズメモリ素子３００に書き込み（ステップ５１０）、ヒューズメモリ素子３００への調整値の書き込み動作を終了する（ステップ５１２）。
【００８４】
なお、新たな調整値を発光基準信号生成回路３４、階調電圧生成回路２１０に反映させる手順としては、一つには図１７にて手順５１４に示すように、調整値レジスタ群３０４に現在既に格納されている調整値を用いて直ちに行うという方法が可能である。また、別の方法では、ヒューズメモリ素子３００に書き込んだ最新の調整値を再オンシーケンスでロードした後、発光基準信号生成回路３４、階調電圧生成回路２１０に反映させ、新たな画質での表示動作を行わせるということも可能である（ステップ５１６）。
【００８５】
図１８〜図２０は、ヒューズメモリ素子３００への調整値の書き込み動作の一例を示すタイミング図であり、図１８は＊ＶＤの書き込み動作、図１９は＊ＡＭＰ０の書き込み動作、図２０はＢＬＡＶの書き込み動作を示している。
【００８６】
制御回路３０２は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）をバンク制御レジスタ群３０６へ出力する。白バランス用バンク制御レジスタ３３０、黒バランス用バンク制御レジスタ３３２、コントラスト調整値用バンク制御レジスタ３３４は、レジスタクロック（ＦＡＤＣＫ＿Ｐ）に同期して動作し、それぞれ格納している管理情報（ＷＦＢ［２：０］，ＢＦＢ［２：０］，ＢＬＦＢ［２：０］）を制御回路３０２へ出力する。
【００８７】
制御回路３０２は、バンク制御レジスタ群３０６から得た管理情報に基づき、新規の調整値を記憶する調整値記憶用ブロックの初期アドレス（Ａ［６：０］）を設定する。
【００８８】
制御回路３０２は、垂直同期信号（ＶＳＹＮＣ）に同期して、イネーブル信号（ＥＮＢ＿Ｎ）をＴ２の期間有効にする。さらに、１垂直走査期間内に、アドレス信号（Ａ［６：０］）により、１アドレスずつプログラムするメモリセルを指定し、書き込み信号（ＰＲＯＧＲＡＭ）に基づき、調整値レジスタ群３０４に設定された新たな調整値をヒューズメモリ素子３００に書き込む。
【００８９】
具体的には、図１８に示す＊ＶＤの書き込みでは、白バランス用バンク制御レジスタ３３０に格納された調整値が、管理情報（ＷＦＢ［２：０］）に基づいてアドレスが指定される調整値記憶用ブロックに書き込まれる。この書き込み動作では、制御回路３０２はカウント値（ＦＦＣＮＴ）を初期値２０から信号（ＨＳＹＮＣ１＿Ｐ）に同期して１ずつカウントダウンする。ＦＦＣＮＴ＝２０にて得た管理情報（ＷＦＢ［２：０］）に基づいて、ＦＦＣＮＴ＝１９にて書き込む調整値記憶用ブロックの先頭アドレス（ｎ）が指定され、以降、ＦＦＣＮＴのカウントダウンに連動してアドレスもカウントダウンされる。このように指定されるアドレスのメモリセルが順次、書き込み対象とされる。アドレス（ｎ〜ｎ−５）のメモリセルにはＲＶＤ、アドレス（ｎ−６〜ｎ−１１）のメモリセルにはＧＶＤ、アドレス（ｎ−１２〜ｎ−１７）のメモリセルにはＢＶＤがそれぞれ書き込まれる。ＦＦＣＮＴ＝１では、３ビットの管理情報（ＷＦＢ［２：０］）のうち今回書き込んだバンクを示すビットに対応するメモリセル（アドレスα）のヒューズ素子（ＦＵＳＥ）の溶断が行われる。
【００９０】
なお、書き込み信号（ＰＲＯＧＲＡＭ）は、ヒューズ素子（ＦＵＳＥ）を溶断するビットに対してはＨレベルのパルスを生じ、一方、溶断しないビットに対してはＬレベルに維持される。図１８において、書き込み信号（ＰＲＯＧＲＡＭ）の破線部分は、溶断しないビットに対応しており、当該部分で書き込み信号（ＰＲＯＧＲＡＭ）がＬレベルに維持されることを表している。
【００９１】
同様に、図１９に示す＊ＡＭＰ０の書き込みでは、黒バランス用バンク制御レジスタ３３２に格納された調整値が、管理情報（ＢＦＢ［２：０］）に基づいてアドレスが指定される調整値記憶用ブロックに書き込まれる。この場合には、ＦＦＣＮＴは１１からカウントダウンされ、ＦＦＣＮＴ＝１０にて書き込む調整値記憶用ブロックの先頭アドレス（ｎ）が指定され、アドレス（ｎ〜ｎ−２）のメモリセルにはＲＡＭＰ０、アドレス（ｎ−３〜ｎ−５）のメモリセルにはＧＡＭＰ０、アドレス（ｎ−６〜ｎ−８）のメモリセルにはＢＡＭＰ０がそれぞれ書き込まれる。ＦＦＣＮＴ＝１では、管理情報（ＢＦＢ［２：０］）のうち今回書き込んだバンクを示すビットに対応するメモリセル（アドレスα）のヒューズ素子（ＦＵＳＥ）の溶断が行われる。
【００９２】
図２０に示すＢＬＡＶの書き込みでは、コントラスト調整値用バンク制御レジスタ３３４に格納された調整値が、管理情報（ＢＬＦＢ［２：０］）に基づいてアドレスが指定される調整値記憶用ブロックに書き込まれる。この場合には、ＦＦＣＮＴは９からカウントダウンされ、ＦＦＣＮＴ＝８にて書き込む調整値記憶用ブロックの先頭アドレス（ｎ）が指定され、アドレス（ｎ〜ｎ−６）のメモリセルにＢＬＡＶが書き込まれる。ＦＦＣＮＴ＝１では、管理情報（ＢＬＦＢ［２：０］）のうち今回書き込んだバンクを示すビットに対応するメモリセル（アドレスα）のヒューズ素子（ＦＵＳＥ）の溶断が行われる。
【００９３】
なお、ホワイトバランスやコントラストなどについて上述したヒューズメモリ素子を用いた調整は、有機ＥＬ表示装置２における他のパラメータの調整に適用することもできる。例えば、発光期間の規定や、ＥＬ素子駆動電圧（ＶＯＬＥＤ）などを、有機ＥＬ表示装置２の組み立て後に調整し、その調整値をヒューズメモリ素子に記憶させるようにすることができる。
【００９４】
また、書き込み可能回数は３回に限られず、例えば、より多くの回数の書き込みを可能としてもよい。また、有機ＥＬ表示装置２の使用環境（例えば、温度）など、有機ＥＬ表示装置２の画質に影響を及ぼし得る状況を予め想定し、当該想定した複数の状況それぞれについての調整を有機ＥＬ表示装置２の組み立て後に行って、ヒューズメモリ素子に格納してもよい。カラーバランスの調整には複数のパラメータが関係するため、その調整は容易ではない。しかし、個々の製品毎に予め状況に応じた好適な調整値をヒューズメモリ素子に保存しておけば、ユーザはバンク値を切り換えるだけで状況に応じた調整状態を容易に再現することができる。
【００９５】
また、ＯＴＰメモリであるヒューズメモリ素子は、ＭＴＰ（Muli-Time-Programming）メモリに比べて低い電圧で動作可能である。大きな電圧を用いない分、低耐圧の回路構成とすることができるので、駆動回路のレイアウト面積を小さくできるメリットも期待できる。検査コストについても、ＭＴＰメモリは書き換え精度の検査のためベーク工程やＵＶ照射など工程が必要となるが、ＯＴＰメモリではこれらの工程を必要としない。
【００９６】
［第２の実施形態］
以下、上記第１の実施形態と同様の機能を有する構成要素は、第１の実施形態と同じ符号を付してその旨を示し、それら構成要素については基本的に上記第１の実施形態の説明を援用する。
【００９７】
第２の実施形態に係る有機ＥＬディスプレイ２は、基本的に第１の実施形態の有機ＥＬディスプレイ２にさらにカラーマネジメント機能を搭載したものである。例えば、デジタルスチルカメラ用やＤＴＰ（Desktop Publishing）用のディスプレイ等においては、色再現性においてもＡｄｏｂｅ  ＲＧＢ規格対応など高色純度化への要求が高まっている。この点、有機ＥＬディスプレイは液晶ディスプレイと比較して広い色域を有するので高色純度化を図ることが可能である。一方、有機ＥＬディスプレイの発色は上述したように、有機ＥＬ材料の特性差によりＲＧＢの画素間で輝度に差異が生じ得る。また、製造ばらつきなどによるディスプレイ間の個体差が生じ得る。また、同じディスプレイでも経時変化を生じ得る。そこで、本実施形態の有機ＥＬディスプレイ２は高色純度の特性を十分に活用するためカラーマネジメント機能を備え、色再現範囲をＡｄｏｂｅ  ＲＧＢ規格やｓＲＧＢ規格に合わせることを可能にしている。
【００９８】
図２１は、本実施形態に係る有機ＥＬディスプレイ２に設けられるカラーマネジメントブロック６００の概略の構成を示す模式図である。カラーマネジメントブロック６００は駆動回路１２に設けられ、画素信号電圧生成回路の一部を構成し得る。なお、カラーマネジメントブロック６００は駆動回路１２以外の部分、例えば、本体回路４に設けることもできる。
【００９９】
カラーマネジメントブロック６００は例えば、Ａｄｏｂｅ  ＲＧＢ規格やｓＲＧＢ規格等の色空間（基準色空間）からＲＧＢ各色のＯＬＥＤ９０により表示される表示色空間への変換を行う。その際、カラーマネジメントブロック６００は色補償を行う。具体的には、カラーマネジメントブロック６００は、画像データインターフェース回路２００に入力された表示データ（入力画像データ）に対し線形変換を行って新たな表示データ（補償画像データ）を生成する。その際、カラーマネジメントブロック６００は、当該変換の前後で画像データが表す色を基本的に同一に保つ。
【０１００】
各画素に対応する入力画像データはＲ，Ｇ，Ｂの各色のサブ画素に対応する画素データの組（Ｒｉｎ，Ｇｉｎ，Ｂｉｎ）からなる。同様に、補償画像データはＲ，Ｇ，Ｂの各色のサブ画素に対応する画素データの組（Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔ）からなる。カラーマネジメントブロック６００は、乗算回路６０２及び加算回路６０４を備え、原理的には次式で表される線形変換を行う。
Ｒｏｕｔ＝Ａ１１・Ｒｉｎ＋Ａ１２・Ｇｉｎ＋Ａ１３・Ｂｉｎ
Ｇｏｕｔ＝Ａ２１・Ｒｉｎ＋Ａ２２・Ｇｉｎ＋Ａ２３・Ｂｉｎ        ・・・（１）
Ｂｏｕｔ＝Ａ３１・Ｒｉｎ＋Ａ３２・Ｇｉｎ＋Ａ３３・Ｂｉｎ
【０１０１】
式（１）の右辺のＡｉｊは線形変換の係数である。当該係数Ａｉｊは色補償機能を実現する補正係数であり、当該補正係数Ａｉｊは、変換によって得られる補償画像データが、入力画像データによって表される基準色空間内の色（目的色）と同じ色を表示色空間にて再現するように定められる。
【０１０２】
各補正係数Ａｉｊは第１の実施形態の各種調整値と同様に、ヒューズメモリ素子に書き込まれる。本実施形態では調整用メモリ回路２０６のヒューズメモリ素子３００の容量を第１の実施形態より増やし、当該ヒューズメモリ素子３００に各補正係数を格納する。
【０１０３】
ヒューズメモリ素子３００は、Ｒに対する設定値として補正係数Ａ１１，Ａ１２，Ａ１３を記憶し、Ｇに対する設定値として補正係数Ａ２１，Ａ２２，Ａ２３を記憶し、Ｂに対する設定値として補正係数Ａ３１，Ａ３２，Ａ３３を記憶する。調整用メモリ回路２０６は、これら補正係数をカラーマネジメントブロック６００での線形変換処理に供する。これら補正係数をヒューズメモリ素子に書き込み、またヒューズメモリ素子から読み出す構成及び手順は第１の実施形態と同様である。例えば、調整用メモリ回路２０６には補正係数毎のレジスタ６０６からなる補正係数レジスタ群６０８が設けられる。カラーマネジメントブロック６００での利用に供される補正係数はヒューズメモリ素子３００から読み出してレジスタ６０６に格納され、カラーマネジメントブロック６００はレジスタ６０６に格納された補正係数を読み出して上述の色空間変換処理に用いる。
【０１０４】
また、補正係数の経時変化等による書き換え・更新を想定して、第１の実施形態と同様、複数のバンクをヒューズメモリ素子３００に設けることができる。この場合、第１の実施形態と同様、既に書き込まれた回数を表す管理情報を記憶するための管理情報記憶用のメモリセルが設けられ、またバンクレジスタが設けられる。
【０１０５】
なお、式（１）は、入力画像データ（Ｒｉｎ，Ｇｉｎ，Ｂｉｎ）を列ベクトルＰｉｎ、補償画像データ（Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔ）を列ベクトルＰｏｕｔとすると、線形変換の係数Ａｉｊを第ｉ行第ｊ列の要素とする行列［Ａ］を用いて次のように表現できる。
Ｐｏｕｔ＝［Ａ］・Ｐｉｎ        ・・・（２）
【０１０６】
行列［Ａ］は基準色空間毎に定められる。よって、カラーマネジメントブロック６００がＡｄｏｂｅ  ＲＧＢ規格とｓＲＧＢ規格に対応する構成では、ヒューズメモリ素子３００にはＡｄｏｂｅ  ＲＧＢ規格に対応する行列［Ａ］とｓＲＧＢ規格に対応する行列［Ａ］とをそれぞれ格納する領域が設けられる。
【０１０７】
一般に補正係数Ａｉｊは小数部分を有する実数となり、行列［Ａ］の対角要素となる補正係数は基本的に正で、非対角要素よりも大きな絶対値を有する。例えば、対角要素の補正係数は１に比較的近い値となる。一方、非対角要素の補正係数の絶対値は０に比較的近くなり、また正負いずれの可能性もある。
【０１０８】
カラーマネジメントブロック６００の乗算回路６０２及び加算回路６０４や調整用メモリ回路２０６の構成を簡単にする上では、調整用メモリ回路２０６には整数化した補正係数Ａｉｊを格納する構成が好適である。例えば、小数で表される本来の補正係数をκ倍し、その整数部分を調整用メモリ回路２０６に格納する。この場合、カラーマネジメントブロック６００は、加算回路６０４の出力値をκで除算するように構成される。
【０１０９】
ここでは一例としてκを６４（＝２６）に設定した構成を具体的に説明する。対角要素の本来の値は１程度の正数であるので、整数化した各対角要素は基本的に符号なしの７ビットのバイナリデータで表現可能であり、その調整範囲の幅を考慮しても７ビットで基本的に足りるであろう。整数化した非対角要素は基本的に符号ビットを用意する必要があるが、絶対値が小さいので対角要素より少ないビット数で表現できるであろう。このように９つの補正係数を格納するために必要なビット数をそれら補正係数の調整可能とする幅を考慮に入れて見積もり、当該ビット数のメモリセルを調整用メモリ回路２０６のヒューズメモリ素子に用意する。
【０１１０】
加算回路６０４の後段での６４で除す除算は、６ビットの右シフト演算で実現できる。
【０１１１】
カラーマネジメントブロック６００での色空間変換処理で求められた補償画像データ（Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔ）はＤ／Ａ変換回路２０２に入力される。以降は第１の実施形態と同様であり、Ｄ／Ａ変換回路２０２は、入力された補償画像データに対応する階調電圧を選択し、選択された階調電圧が画素信号電圧として画素信号電圧出力回路２１２から信号線４４を介し、対応する画素回路２０へ供給される。
【０１１２】
以上、本発明を、実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではない。すなわち、上記実施形態以外の画像表示装置であっても、発光色が異なる複数の種類を含み、画素に対応して配列され、それぞれ画素信号電圧に応じた光量で発光する複数の発光素子と、前記各発光素子に対する画素データに基づいて前記画素信号電圧を生成する画素信号電圧生成回路とを有するものに本発明を適用することができる。本発明の要旨は、画像表示装置に、ヒューズメモリを用いて、前記発光色毎に設定される設定値を記憶し前記画素信号電圧生成回路での利用に供するメモリ回路を設け、前記画素信号電圧生成回路が、前記発光色毎の前記設定値に基づいて前記画素信号電圧の生成を前記発光色毎に制御する点に存在する。本発明はこのような要旨を逸脱しない範囲において種々変更可能である。
【産業上の利用可能性】
【０１１３】
本発明に係る画像表示装置及びその駆動方法は、例えば、アクティブマトリクス型の有機ＥＬディスプレイに用いることができ、ひいては、テレビ、カーナビゲーションシステム、ＰＣモニタ、ノートＰＣ、携帯電話、ＤＳＣ、ＰＤＡ等に利用することができる。
【符号の説明】
【０１１４】
２  有機ＥＬ表示装置、４  本体回路、６  表示基板、８  接続基板、１０  表示部、１２  駆動回路、２０  画素回路、３０  ゲート駆動回路、３２  信号線駆動回路、３４  発光基準信号生成回路、４０  点灯制御線、４２  リセット制御線、４４  信号線、４６  ＯＬＥＤ駆動電圧源、４８  電源線、６０  垂直走査回路、６２  論理回路、７０，７２，７４，７６  タイミング信号線、９０  ＯＬＥＤ、９２  点灯スイッチ、９４  駆動ＴＦＴ、９６  記憶容量、９８  リセットスイッチ、２００  画像データインターフェース回路、２０２  Ｄ／Ａ変換回路、２０４  シリアルインターフェース回路、２０６  調整用メモリ回路、２０８  コントロールレジスタ回路、２１０  階調電圧生成回路、２１２  画素信号電圧出力回路、２２０  １次ラダー抵抗、２２２  ２次ラダー抵抗、２２４  ３次ラダー抵抗、２３０，２３４，２５２  電子ボリューム、２３２，２３６  レジスタ、２５０  抵抗分割回路、３００  ヒューズメモリ素子、３０２  制御回路、３０４  調整値レジスタ群、３０６  バンク制御レジスタ群、３２０  白バランス調整値レジスタ、３２２  黒バランス調整値レジスタ、３２４  コントラスト調整値レジスタ、３３０  白バランス用バンク制御レジスタ、３３２  黒バランス用バンク制御レジスタ、３３４  コントラスト調整値用バンク制御レジスタ、３５０  メモリセル、６００  カラーマネジメントブロック、６０２  乗算回路、６０４  加算回路、６０６  レジスタ、６０８  補正係数レジスタ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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