(57)【要約】【課題】入出力範囲を電源電圧まで可能とする。【解決手段】入力段に第１の演算増幅器５１が、出力段に第２の演算増幅器５２が、それぞれ配されると共に、第１の演算増幅器５１の帰還路に第１のトランスコンダクタンス増幅器５３が、第１及び第２の演算増幅器５１，５２の間に、第２のトランスコンダクタンス増幅器５４が、それぞれ配されてなり、第１の演算増幅器５１には第１の抵抗器６１を介して入力信号を印加可能とし、その第１の抵抗器５１に流れる電流と、第１の演算増幅器５１の負帰還電流を等しくする一方、第２の演算増幅器５２の入出力端子間に第２の抵抗器６２を設けると共に、第２の演算増幅器５２には、その終段がフルスイング可能に構成されたものを用い、第２の抵抗器６２に流れる電流と第２のトランスコンダクタンス増幅器５４の出力電流を等しくすることで、入出力範囲が電源電圧まで広げられたものとなっている。【選択図】図１
2011135478.tif 000002
【特許請求の範囲】
【請求項１】
入力段に第１の演算増幅器が、出力段に第２の演算増幅器が、それぞれ配されると共に、前記第１の演算増幅器の帰還路に第１のトランスコンダクタンス増幅器が、前記第１及び第２の演算増幅器の間に、第２のトランスコンダクタンス増幅器が、それぞれ配されてなる可変利得増幅回路であって、
前記第１の演算増幅器は、第１の抵抗器を介して反転入力端子に入力信号が印加可能に設けられる一方、非反転入力端子はアースに接続され、
前記第１の演算増幅器の出力端子は、前記第１及び第２のトランスコンダクタンス増幅器の非反転入力端子に接続され、
前記第１及び第２のトランスコンダクタンス増幅器の反転入力端子は、共にアースに接続され、
前記第１のトランスコンダクタンス増幅器の出力端子は、前記第１の演算増幅器の反転入力端子に接続され、
前記第２のトランスコンダクタンス増幅器の出力端子は前記第２の演算増幅器の反転入力端子に接続され、
前記第２の演算増幅器は、非反転入力端子がアースに接続される一方、反転入力端子と出力端子との間には、第２の抵抗器が接続され、
前記第２の演算増幅器は、フルスイング可能な出力段を有してなり、
前記第１の抵抗器を介して入力フルスイングを可能とすると共に、前記第２の演算増幅器の出力端子からフルスイング出力を可能としてなることを特徴とする可変利得増幅回路。
【請求項２】
請求項１記載の可変利得増幅回路が複数縦続接続されてなることを特徴とする可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信機などのＡＧＣ(Automatic Gain Control )回路に用いられる可変利得増幅回路に係り、特に、入出力範囲の拡大等を図ったものに関する。
【背景技術】
【０００２】
通信分野、特に、直交振幅ディジタル変調信号を受信する受信器などにおいては、その受信信号の振幅の大きさを一定にするため、可変利得増幅回路を用いたＡＧＣ回路が使用される。
図５には、従来の可変利得増幅回路の一構成例が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
この従来の可変利得増幅回路は、差動対をなすｎチャンネルＭＯＳトランジスタＭｎ１１，Ｍｎ１２と、テール電流源を構成するｎチャンネルＭＯＳトランジスタ１３とを主たる構成要素として構成されてなるものである。
【０００３】
かかる回路は、テール電流源をなすｎチャンネルＭＯＳトランジスタ１３のバイアス電流を電圧Ｖｃ５にて制御することで、差動対をなすｎチャンネルＭＯＳトランジスタＭｎ１１，Ｍｎ１２のトランスコンダクタンス値を可変可能に構成され、そのため、電圧利得の制御ができるものとなっている。
かかる回路は、実際には、図６に示されたように、複数段縦続接続されて、所望する利得と可変利得範囲を得る構成とするのが一般的である。
【０００４】
図５に示された可変利得増幅回路においては、差動対をなすｎチャンネルＭＯＳトランジスタＭｎ１１，Ｍｎ１２、及び、テール電流源を構成するｎチャンネルＭＯＳトランジスタ１３は、飽和領域で動作するように設計されるものとなっている。
この場合の同相入力電圧範囲Ｖincom5-6は、下記する式１で表されるものとなる。
【０００５】
Ｖds11＞Ｖincom5-6−Ｖds13−Ｖthn＞０・・・式１
【０００６】
ここで、Ｖds11は、ＭＯＳトランジスタＭｎ１１のドレイン・ソース間電圧、Ｖds13は、ＭＯＳトランジスタＭｎ１３のドレイン・ソース間電圧、Ｖthnは、ｎチャンネルＭＯＳトランジスタの閾値電圧である。
ＶDDを電源電圧として、この式１を変形すると、下記する式１Ａを得ることができる。
【０００７】
ＶDD＞Ｖds11＋Ｖds13＋Ｖthn＞Ｖincom5-6＞Ｖds13＋Ｖthn・・・式１Ａ
【０００８】
ここで、閾値電圧は、製造プロセスにもよるが、大凡２００ｍＶ〜７００ｍＶの範囲をとり、ＭＯＳトランジスタが飽和領域で動作するために必要なドレイン・ソース間電圧は、大凡１００ｍＶ〜４００ｍＶ程度である。設計上、Ｖds11＋Ｖds13＋Ｖthnの値を、電源電圧ＶDDよりも大きな値に設定することは可能であるが、そのようにすると、図５に示された回路の入力段に接続される前段の回路（図示せず）も電源電圧以上の値が出力できなければならなくなるが、これは一般的ではないため、通常は、Ｖds11＋Ｖds13＋Ｖthnの値は、電源電圧ＶDDの値未満に設定する。このため、先の式１Ａにより、図５に示された従来回路では、同相入力電圧範囲は、フルスイングにはならない。
【０００９】
次に、図５に示された従来回路において、電源電圧をＶDDとした場合の出力電圧範囲Ｖout2-3は、下記する式２により表される。
【００１０】
ＶDD＞Ｖout2-3＞Ｖds11＋Ｖds13＞０・・・式２
【００１１】
この式２は、出力電圧範囲がフルスイングにならないことを意味する。
なお、この種の可変利得増幅回路としては、例えば、特許文献１等に開示されたものなどが従来より知られている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−９４７３５号公報（第４−７頁、図１−図４）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、近年、半導体製造技術における微細加工技術の進歩により、単位面積当たりの素子数が増加した反面、素子の耐圧が低下してきている。このため、微細な素子を使用する場合は、回路の電源電圧を低くしなければならないが、通信機器、特に、受信器の場合は、電源電圧の低下は、受信信号として扱える信号の最大値の低下を意味し、扱える信号振幅の大きさの低下を招くこととなる。
【００１４】
図５に示された従来回路の場合、式１Ａと式２による制約があるため、電源電圧の低下と共に、決められた通信規格の信号対雑音比（Ｓ／Ｎ比）を確保することが困難となるという問題を招来することとなる。
【００１５】
本発明は、上記実状に鑑みてなされたもので、入出力範囲が電源電圧まで可能な可変利得増幅回路を提供するものである。
【課題を解決するための手段】
【００１６】
上記本発明の目的を達成するため、本発明に係る可変利得増幅回路は、
入力段に第１の演算増幅器が、出力段に第２の演算増幅器が、それぞれ配されると共に、前記第１の演算増幅器の帰還路に第１のトランスコンダクタンス増幅器が、前記第１及び第２の演算増幅器の間に、第２のトランスコンダクタンス増幅器が、それぞれ配されてなる可変利得増幅回路であって、
前記第１の演算増幅器は、第１の抵抗器を介して反転入力端子に入力信号が印加可能に設けられる一方、非反転入力端子はアースに接続され、
前記第１の演算増幅器の出力端子は、前記第１及び第２のトランスコンダクタンス増幅器の非反転入力端子に接続され、
前記第１及び第２のトランスコンダクタンス増幅器の反転入力端子は、共にアースに接続され、
前記第１のトランスコンダクタンス増幅器の出力端子は、前記第１の演算増幅器の反転入力端子に接続され、
前記第２のトランスコンダクタンス増幅器の出力端子は前記第２の演算増幅器の反転入力端子に接続され、
前記第２の演算増幅器は、非反転入力端子がアースに接続される一方、反転入力端子と出力端子との間には、第２の抵抗器が接続され、
前記第２の演算増幅器は、フルスイング可能な出力段を有してなり、
前記第１の抵抗器を介して入力フルスイングを可能とすると共に、前記第２の演算増幅器の出力端子からフルスイング出力を可能としてなるものである。
【発明の効果】
【００１７】
本発明によれば、電源電圧の大きさの入力が可能となると共に、電源電圧の大きさの出力が可能となるという効果を奏するものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における可変利得増幅回路の一回路構成例を示す回路図である。
【図２】図１に示された可変利得増幅回路を複数段縦続接続して構成された回路例を示す回路図である。
【図３】本発明の実施の形態における可変利得増幅回路に用いられる演算増幅器の回路構成例を示す回路図である。
【図４】本発明の実施の形態における可変利得増幅回路に用いられるトランスコンダクタンス増幅器の回路構成例を示す回路図である。
【図５】従来の可変利得増幅回路の回路構成例を示す回路図である。
【図６】図５に示された可変利得増幅回路を複数段縦続接続して構成された回路例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における可変利得増幅回路の構成例について、図１を参照しつつ説明する。
本発明の実施の形態における可変利得増幅回路５０は、入力段に設けられた第１の演算増幅器５１と、出力段に設けられた第２の演算増幅器５２と、第１の演算増幅器５１の帰還ループ（帰還路）に設けられた第１のトランスコンダクタンス増幅器５３と、入力段と出力段の段間に設けられた第２のトランスコンダクタンス増幅器５４とを主たる構成要素として構成されてなるものである。
【００２０】
以下、まず、具体的な回路接続について説明する。
第１の演算増幅器(図１においては「ｏｐ１」と表記)５１は、その反転入力端子に、第１の抵抗器（図１においては「Ｒ１」と表記）６１を介して、入力電圧Ｖｉｎが印加されるようになっている一方、非反転入力端子は、アースに接続されたものとなっている。
そして、第１の演算増幅器５１の出力端子は、第１のトランスコンダクタンス増幅器（図１においては「Ｇｍ１」と表記）５３の非反転入力端子及び第２のトランスコンダクタンス増幅器（図１においては「Ｇｍ２」と表記）５４の非反転入力端子に接続されたものとなっている。
【００２１】
第１及び第２のトランスコンダクタンス増幅器５３，５４の反転入力端子は、共にアースに接続される一方、第１のトランスコンダクタンス増幅器５３の出力端子は、第１の演算増幅器５１の反転入力端子に接続されている。
また、第２のトランスコンダクタンス増幅器５４の出力端子は、第２の演算増幅器(図１においては「ｏｐ２」と表記)５２の反転入力端子に接続されている。
【００２２】
そして、第２の演算増幅器５２の反転入力端子と出力端子との間には、帰還抵抗器として第２の抵抗器（図１においては「Ｒ２」と表記）６２が接続される一方、非反転入力端子はアースに接続されたものとなっている。
かかる第２の演算増幅器５２の出力端子には、増幅出力Ｖｏｕｔが得られるものとなっている。
なお、第１のトランスコンダクタンス増幅器５３は、外部から制御電圧Ｖｃ１が印加可能となっており、この制御電圧によって利得制御ができるようになっている。
同様に、第２のトランスコンダクタンス増幅器５４は、外部から印加される制御電圧Ｖｃ２によって利得制御ができるようになっている。
【００２３】
次に、かかる構成における動作について説明する。
まず、第１の演算増幅器５１の反転入力端子に流れ込む電流について、下記する式３が成立する。
【００２４】
（Ｖin−Ｖ’）／Ｒ１＋ｇｍ１×Ｖop1＝０・・・式３
【００２５】
ここで、Ｖinは、入力信号の電圧であり、Ｖ’は、第１の演算増幅器５１の非反転入力端子と反転入力端子間の電圧で、Ｒ１は、第１の抵抗器６１の抵抗値、ｇｍ１は、第１のトランスコンダクタンス増幅器５３のトランスコンダクタンス、Ｖop1は、第１の演算増幅器５１の出力電圧である。
【００２６】
また、第１の演算増幅器５１は負帰還を行っており、Ｖ’≒０が成立するため、式３は、下記する式４に書き改められる。
【００２７】
Ｖop1＝−Ｖin／（ｇｍ１×Ｒ１）・・・式４
【００２８】
一方、第２の演算増幅器５２において、その反転入力端子に流れ込む電流について、下記する式５の関係が成立する。
【００２９】
ｇｍ２×Ｖop1＋(Ｖout−Ｖ”)／Ｒ２・・・式５
【００３０】
ここで、ｇｍ２は、第１のトランスコンダクタンス増幅器５３のトランスコンダクタンス、Ｖ”は、第２の演算増幅器５２非反転入力端子と反転入力端子間の電圧、Ｒ２は、第２の抵抗器６２の抵抗値である。
【００３１】
また、第２の演算増幅器５２は負帰還を行っており、Ｖ”≒０が成立するため、式５は、下記する式６に書き改められる。
【００３２】
Ｖout＝−ｇｍ２×Ｒ２×Ｖop1・・・式６
【００３３】
この式６を先の式４に代入すると、下記する式７を得ることができる。
【００３４】
Ｖout＝ｇｍ２×Ｒ２×Ｖin／（ｇｍ１×Ｒ１）・・・式７
【００３５】
この式７により、図１に示された回路は、トランスコンダクタンスｇｍ１、ｇｍ２によって利得が変化する可変利得増幅回路であることが理解できる。
【００３６】
次に、図１に示された回路の入出力範囲が、電源電圧まで可能である理由について説明すれば、第１の演算増幅器５１の負帰還により、第１の抵抗器６１に流れる電流は、第１のトランスコンダクタンス増幅器５３の出力電流と等しくなる。このため、入力電圧Ｖinは、電源電圧の大きさまで入力可能となっている。
【００３７】
また、第２の演算増幅器５２の負帰還により、第２のトランスコンダクタンス増幅器５４の出力電流と第２の抵抗器６２に流れる電流が等しくなるが、第２の演算増幅器５２にフルスイング可能な出力段を有するものを用いることで、出力範囲を電源電圧の大きさまで広げることができるものとなっている。
かかる構成の可変利得増幅回路５０は、複数縦続接続して用いるようにしても好適である。
図２には、６個の可変利得増幅回路（図２においては、それぞれ「Ａ１」、「Ａ２」、「Ａ３」、「Ａ４」、「Ａ５」、「Ａ６」と表記）５０−１〜５０−６を縦続接続した例が示されており、最終段の可変利得増幅回路５０−６から最終出力電圧Ｖｏが得られるようになっている。
【００３８】
次に、本発明の実施の形態における第１及び第２の演算増幅器５１，５２の具体回路構成例について、図３を参照しつつ説明する。
本発明の実施の形態における第１及び第２の演算増幅器５１，５２は、いずれも同一の回路構成を有してなるもので、差動対を構成する第１及び第２のｎチャンネルＭＯＳトランジスタ（図３においては、それぞれ「Ｍｎ１」、「Ｍｎ２」と表記）２１，２２を主たる構成要素として構成されてなるものである。
【００３９】
すなわち、第１及び第２のｎチャンネルＭＯＳトランジスタ２１，２２は、それぞれソースとサブストレートが、共にアースに接続される一方、ドレイン側には、第１及び第２のｐチャンネルＭＯＳトランジスタ（図３においては、それぞれ「Ｍｐ１」、「Ｍｐ２」と表記）１，２によるカレントミラー回路が能動負荷として接続されたものとなっている。
【００４０】
第１及び第２のｐチャンネルＭＯＳトランジスタ１，２は、相互にゲートが接続されると共に、第１のｐチャンネルＭＯＳトランジスタ１のゲートとドレインとが接続されたものとなっている。
また、第１及び第２のｐチャンネルＭＯＳトランジスタ１，２のソース及びサブストレートは、共に所定の電源電圧が印加されるようになっている。
一方、第１のｐチャンネルＭＯＳトランジスタ１のドレインには、第１のｎチャンネルＭＯＳトランジスタ２１のドレインが、第２のｐチャンネルＭＯＳトランジスタ２のドレインには、第２のｎチャンネルＭＯＳトランジスタ２２のドレインが、それぞれ接続されている。
【００４１】
そして、第１のｎチャンネルＭＯＳトランジスタ２１のゲートは、外部からの電圧Ｖ２が印加される反転入力端子とされており、一方、第２のｎチャンネルＭＯＳトランジスタ２２のゲートは、外部からの電圧Ｖ１が印加される非反転入力端子とされている。
【００４２】
さらに、第２のｐチャンネルＭＯＳトランジスタ２のドレインと第２のｎチャンネルＭＯＳトランジスタ２２のドレインの接続点には、第３のｐチャンネルＭＯＳトランジスタ（図３においては「Ｍｐ３」と表記）３のゲートが接続されている。
この第３のｐチャンネルＭＯＳトランジスタ３のソース及びサブストレートは、共に所定の電源電圧が印加されるようになっている一方、ドレインとアースとの間には、定電流源１２が設けられたものとなっている。
【００４３】
そして、第２のｐチャンネルＭＯＳトランジスタ２のドレインと第２のｎチャンネルＭＯＳトランジスタ２２のドレインの接続点と、第３のｐチャンネルＭＯＳトランジスタ３のドレインの間には、第２のｐチャンネルＭＯＳトランジスタ２側から順に、抵抗器（図３においては「Ｒｃ」と表記）３１とコンデンサ（図３においては「Ｃｃ」と表記）３２が直列接続されており、第３のｐチャンネルＭＯＳトランジスタ３のドレインは、出力電圧Ｖｏを得る出力端子となっている。
かかる演算増幅器の構成は、従来から良く知られているものと基本的に同一であるので、回路動作について、ここでの詳細な説明は省略することとなる。
【００４４】
次に、本発明の実施の形態における第１及び第２のトランスコンダクタンス増幅器５３，５４の具体回路構成例について、図４を参照しつつ説明する。
本発明の実施の形態における第１及び第２のトランスコンダクタンス増幅器５３，５４は、いずれも同一の回路構成を有してなるもので、その回路構成は、以下の通りである。
この図４に示された回路構成例において、トランスコンダクタンス増幅器は、差動対をなす第３及び第４のｎチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｎ３」、「Ｍｎ４」と表記）２３，２４を主たる構成要素として非反転入力端子側の入力段が、差動対をなす第９及び第１０のｎチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｎ９」、「Ｍｎ１０」と表記）２９，３０を主たる構成要素として反転入力端子側の入力段が、それぞれ構成されると共に、カレントミラーをなす第６及び第７のｎチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｎ６」、「Ｍｎ７」と表記）２６，２７を主たる構成要素として出力段が構成されたものとなっている。
【００４５】
まず、第３及び第４のｎチャンネルＭＯＳトランジスタ２３，２４は、それぞれソースとサブストレートが、共にアースに接続される一方、ドレイン側には、第４及び第５のｐチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｐ４」、「Ｍｐ５」と表記）４，５によるカレントミラー回路が能動負荷として接続されたものとなっている。
【００４６】
第４及び第５のｐチャンネルＭＯＳトランジスタ４，５は、相互にゲートが接続されると共に、第４のｐチャンネルＭＯＳトランジスタ４のゲートとドレインとが接続されたものとなっている。
また、第４及び第５のｐチャンネルＭＯＳトランジスタ４，５のソース及びサブストレートは、共に所定の電源電圧が印加されるようになっている。
一方、第４のｐチャンネルＭＯＳトランジスタ４のドレインには、第３のｎチャンネルＭＯＳトランジスタ２３のドレインが、第５のｐチャンネルＭＯＳトランジスタ５のドレインには、第４のｎチャンネルＭＯＳトランジスタ２４のドレインが、それぞれ接続されている。
【００４７】
さらに、第５のｐチャンネルＭＯＳトランジスタ５のドレインと第４のｎチャンネルＭＯＳトランジスタ２４のドレインの接続点には、第６のｐチャンネルＭＯＳトランジスタ（図４においては「Ｍｐ６」と表記）６のゲートが接続されている。
第６のｐチャンネルＭＯＳトランジスタ６は、そのソース及びサブストレートに所定の電源電圧が印加されるようになっている一方、そのドレインには、第５のｎチャンネルＭＯＳトランジスタ（図４においては「Ｍｎ５」と表記）２５のドレイン及び先の第３のｎチャンネルＭＯＳトランジスタ２３のゲートが接続されている。
【００４８】
そして、第５のｎチャンネルＭＯＳトランジスタ２５ソース及びサブストレートは、アースに接続される一方、ゲートは、非反転入力端子として、外部からの入力電圧Ｖ３が印加されるようになっている。
また、先の第５のｐチャンネルＭＯＳトランジスタ５のドレインと第６のｐチャンネルＭＯＳトランジスタ６のドレインの間には、第５のｐチャンネルＭＯＳトランジスタ５側から抵抗器（図４においては「Ｒｃ１」と表記）３３とコンデンサ（図４においては「Ｃｃ１」と表記）３４が順に直列接続されて設けられている。
【００４９】
一方、第９及び第１０のｎチャンネルＭＯＳトランジスタ２９，３０は、それぞれソースとサブストレートが、共にアースに接続される一方、ドレイン側には、第１０及び第１１のｐチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｐ１０」、「Ｍｐ１１」と表記）１０，１１によるカレントミラー回路が能動負荷として接続されたものとなっている。
そして、第９のｎチャンネルＭＯＳトランジスタ２９のゲートは、先の第４のｎチャンネルＭＯＳトランジスタ２４のゲートに接続されたものとなっており、この接続点は、外部からの制御電圧Ｖｃが印加される制御電圧印加端子となっている。
【００５０】
第１０及び第１１のｐチャンネルＭＯＳトランジスタ１０，１１は、相互にゲートが接続されると共に、第１１のｐチャンネルＭＯＳトランジスタ１１のゲートとドレインとが接続されたものとなっている。
また、第１０及び第１１のｐチャンネルＭＯＳトランジスタ１０，１１のドレイン及びサブストレートは、共に所定の電源電圧が印加されるようになっている。
【００５１】
一方、第１０のｐチャンネルＭＯＳトランジスタ１０のドレインには、第９のｎチャンネルＭＯＳトランジスタ２９のドレインが、第１１のｐチャンネルＭＯＳトランジスタ１１のドレインには、第１０のｎチャンネルＭＯＳトランジスタ３０のドレインが、それぞれ接続されている。
さらに、第１０のｐチャンネルＭＯＳトランジスタ１０のドレインと第９のｎチャンネルＭＯＳトランジスタ２９のドレインの接続点には、第９のｐチャンネルＭＯＳトランジスタ（図４においては「Ｍｐ９」と表記）９のゲートが接続されている。
【００５２】
第９のｐチャンネルＭＯＳトランジスタ９は、そのソース及びサブストレートに所定の電源電圧が印加されるようになっている一方、そのドレインには、第８のｎチャンネルＭＯＳトランジスタ（図４においては「Ｍｎ８」と表記）２８のドレイン及び先の第１０のｎチャンネルＭＯＳトランジスタ３０のゲートが接続されている。
【００５３】
そして、第８のｎチャンネルＭＯＳトランジスタ２８ソース及びサブストレートは、アースに接続される一方、ゲートは、反転入力端子として、外部からの入力電圧Ｖ４が印加されるようになっている。
また、先の第１０のｐチャンネルＭＯＳトランジスタ１０のドレインと第９のｐチャンネルＭＯＳトランジスタ９のドレインの間には、第１０のｐチャンネルＭＯＳトランジスタ１０側から抵抗器（図４においては「Ｒｃ２」と表記）３５とコンデンサ（図４においては「Ｃｃ２」と表記）３６が順に直列接続されて設けられている。
【００５４】
次に、第７及び第８のｐチャンネルＭＯＳトランジスタ７，８は、それぞれソースとサブストレートが、共に所定の電源電圧が印加されるようになっている一方、それぞれのドレイン側には、第６及び第７のｎチャンネルＭＯＳトランジスタ（図４においては、それぞれ「Ｍｎ６」、「Ｍｎ７」と表記）２６，２７によるカレントミラー回路が能動負荷として接続されたものとなっている。
すなわち、第７のｐチャンネルＭＯＳトランジスタ７のドレインには、第６のｎチャンネルＭＯＳトランジスタ２６のドレインが、第８のｐチャンネルＭＯＳトランジスタ８のドレインには、第７のｎチャンネルＭＯＳトランジスタ２７のドレインが、それぞれ接続されたものとなっている。
【００５５】
また、第７のｐチャンネルＭＯＳトランジスタ７のゲートは、先の第６のｐチャンネルＭＯＳトランジスタ６のゲートに、第８のｐチャンネルＭＯＳトランジスタ８のゲートは、先の第９のｐチャンネルＭＯＳトランジスタ９のゲートに、それぞれ接続されている。
そして、第７のｐチャンネルＭＯＳトランジスタ７のドレインと第６のｎチャンネルＭＯＳトランジスタ２６のドレインとの接続点は、出力電流Ｉｏ１を得る出力端子とされている。
【００５６】
一方、第６及び第７のｎチャンネルＭＯＳトランジスタ２６，２７は、相互にゲートが接続されると共に、第７のｎチャンネルＭＯＳトランジスタ２７のゲートとドレインとが接続されたものとなっている。
かかる構成においては、非反転入力端子に印加された電圧Ｖ３と反転入力端子に印加された電圧Ｖ４との差分に応じた増幅出力ｌｏ１が第６のｎチャンネルＭＯＳトランジスタ２６のドレインに得られるものとなっている。
【産業上の利用可能性】
【００５７】
入出力範囲を電源電圧まで拡張可能としたので、低い電源電圧でフルスイングが要求されるような可変利得増幅器に適用できる。
【符号の説明】
【００５８】
５０…可変利得増幅回路
５１…第１の演算増幅器
５２…第２の演算増幅器
５３…第１のトランスコンダクタンス増幅器
５４…第２のトランスコンダクタンス増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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