(57)【要約】      （修正有）【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。【選択図】図５
2011222940.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層によってベース基板から分離された半導体材料の薄層を備える半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加するための第１および第２の端子の間に、第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、前記トランジスタの各々は、前記薄層におけるドレイン領域およびソース領域と、前記ソース領域と前記ドレイン領域間に延びるチャネルと、前記チャネル上方に配置されたフロント・コントロール・ゲートとを備え、
各トランジスタが、前記トランジスタの前記チャネルの下方の前記ベース基板に形成され、かつ前記トランジスタの閾値電圧を調整するためにバイアスされることの可能なバック・コントロール・ゲートを有し、
前記トランジスタのうちの少なくとも１つが、その閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成されていることを特徴とする回路。
【請求項２】
前記バック・コントロール・ゲートが同一のバックゲート信号によってバイアスされる、請求項１に記載の回路。
【請求項３】
電源電位を印加するための前記第１の端子が前記バックゲート信号の相補信号によってバイアスされるのに対して、電源電位を印加するための前記第２の端子はオフ状態にバイアスされる、請求項２に記載の回路。
【請求項４】
第２のチャネル型の前記トランジスタが、前記バックゲート信号がオン状態の場合に空乏モードで動作するように構成されている、請求項３に記載の回路。
【請求項５】
電源電位を印加するための前記第２の端子が、前記バックゲート信号の相補信号によってバイアスされるのに対して、電源電位を印加するための前記第１の端子はオン状態にバイアスされる、請求項２に記載の回路。
【請求項６】
第１のチャネル型の前記トランジスタが、前記バックゲート信号がオフ状態の場合に空乏モードで動作するように構成されている、請求項５に記載の回路。
【請求項７】
電源電位を印加するための前記第１の端子がオン状態にバイアスされるのに対して、電源電位を印加するための前記第２の端子はオフ状態にバイアスされる、請求項１に記載の回路。
【請求項８】
前記トランジスタの各々の前記フロント・コントロール・ゲートに接続された入力ノードと、前記トランジスタの直列接続の中間点に接続された出力ノードとを含む、請求項１乃至７のいずれかに記載の回路。
【請求項９】
第１のチャネル型の前記トランジスタがＰＦＥＴトランジスタであり、第２のチャネル型の前記トランジスタがＮＦＥＴトランジスタである、請求項１乃至８のいずれかに記載の回路。
【請求項１０】
前記トランジスタが完全空乏化している、請求項１乃至９のいずれかに記載の回路。
【請求項１１】
並列に配置された請求項３〜４による少なくとも１対の回路を備えるワードライン・ドライバ回路であって、
前記１対の各回路は、行アドレスデコーダから入力信号を受信することを意図しており、かつ１行に配置された複数のメモリセルのローカル・ワードラインとしての使用が意図された信号をその出力に供給する、
ワードライン・ドライバ回路。
【請求項１２】
請求項１１に記載のワードライン・ドライバ回路を内蔵するメモリ。
【請求項１３】
アクティブモードでは、１対の回路の前記第１の回路の前記バックゲートをバイアスするための信号は、前記１対の回路の前記第２の回路の前記バックゲートをバイアスするための信号と相補的であり、
非アクティブモードでは、電源電位を印加するための前記第１の端子と、前記１対の回路の各々の前記バックゲートをバイアスするための信号とは、オフ状態にある、請求項１１に記載のドライバ回路を制御するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、絶縁層によってベース基板から分離された半導体材料の薄層を備える半導体・オン・インシュレータ基板（ＳｅＯＩ基板）に形成された半導体デバイスである。
【０００２】
本発明は具体的には、印加される入力に応じて論理ＩＮＶ（反転）、ＮＯＲおよびＮＡＮＤ関数を提供できる疑似インバータＳｅＯＩ回路に関し、ＣＭＯＳセルの標準ライブラリ全体が本発明の単一回路に基づいて説明可能である。
【０００３】
本発明の優先的用途は、メモリセルのネットワーク用のワードライン・ドライバ回路の製造に関する。
【背景技術】
【０００４】
従来のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）メモリセルが、トランジスタと、電荷を蓄積するためのキャパシタンスとを関連付けることによって形成される。最近では、トランジスタ１つのみからなるＤＲＡＭメモリセルが提案されている。このセルは、電荷を蓄積するために浮遊チャネル効果（floating channel effect）を利用し、さらなるキャパシタンスを必要としない。
【０００５】
メモリセルは従来メモリアレイに配置されるため、メモリアレイのラインに沿って配置されたセルのトランジスタのゲートは１つのワードラインを共有し、メモリアレイの列に沿って配置されたセルのトランジスタのソースは１つのビットラインを共有する。メモリセルに蓄積されたデータは、ワードラインによって表された単一の行アドレスと、ビットラインによって表された単一の列アドレスとによってアクセスできる。
【０００６】
各ワードラインはワードライン・ドライバ回路を介して制御され、ワードライン・ドライバ回路自体は行アドレスデコーダによって駆動される。
【０００７】
実際、ＤＲＡＭメモリセルのアクセス・トランジスタは、可能な限り長く情報を維持するために漏洩を極めて少なくしなければならない。したがって、この閾値電圧は比較的高くすべきである。このことは、比較的高い電圧が、ゲートを導通状態にするためにゲートに印加されなければならないことを示している。ワードラインの電圧もまた、「ボディ効果（body effect）」として知られているメモリセルのトランジスタの閾値電圧のソース依存変化を考慮すべきである点に留意されたい。したがって、トランジスタのゲートを駆動するワードラインは、名目の電圧より一般的に１．５〜２倍高い電圧を送出すべきである。
【０００８】
したがって、従来のワードライン・ドライバ回路は、特にメモリセルのサイズに対して比較的大きく、このことは概して集積化に関する問題をもたらす（とりわけ、メモリセルのいくつかの隣接するラインをアドレス指定するために、相互にいくつかのドライバ回路に対して、スタッキング技術、いわゆる「スタガリング（ｓｔａｇｇｅｒｉｎｇ）」技術を用いるための要件）。
【０００９】
図１において、特許文献１に示されているような、従来技術によるワードライン・ドライバ回路３００が図示されている。
【００１０】
ドライバ回路３００は、ワードワインＷＬを介して１ラインのメモリセル１００にアドレス指定する。回路３００の全ノードは、ライン（行）アドレスデコーダ３３０からの入力信号ＹｉおよびＹｉ＃以外、高電圧を有している。ドライバ回路３００のトランジスタ、とりわけトランジスタ３０３および３１３は、したがって、高電圧をサポートしなければならない。
【００１１】
異なる相互作用を考慮することによって、出願人は、図１のドライバ回路３００の面積がトランジスタ３０３の面積の約６倍に対応することを推定できた。したがって回路３００は、とりわけ単一のトランジスタで形成されたメモリセルの面積と比較して、特に面積を必要とするものであることがわかる。
【００１２】
そして、相互に複数のドライバ回路３００をスタガリングすることは、ピッチの差を考慮するために必要であるとわかる。
【００１３】
より簡単なワードライン・ドライバ回路が図２ａおよび２ｂに図示されている。図２ａは、この回路によって提供される論理関数を図示しているが、図２ｂはこの回路の可能な実施形態を図示している。
【００１４】
この回路は、共通入力ＭＷＬ＃を有し、また単一信号Ａまたはこの相補的Ａ＃をもう１つの入力として有する、平行な２つの論理ＮＯＲゲート２、３を含むことにまず留意されたい。出力は、ローカル・ワードラインＬＷＬＥおよびＬＷＬ０によって形成される。
【００１５】
図１の回路とは異なり、図２ａおよび２ｂの回路には、ライン（行）アドレスデコーダ１によって提供された高電圧の主ワードライン信号ＭＷＬ＃が供給されることが注目されるであろう。この結果は、図１の回路よりも（約２〜４倍）多く電力消費するものである。
【００１６】
図１のトランジスタ３０３の幅を指定する基準Ｗ３０３に対するトランジスタの各々のサイズに関して出願人によってなされた推定は図２ｂで報告されている。この結果は、サイズ全体は６Ｗ３０３オーダーであるということである。したがって、図２ａおよび２ｂの回路は、面積を必要とするにもかかわらず、図１の回路よりも実際には簡単であることがわかる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許出願公開第ＵＳ２００７／０１０９９０６号
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の第１の目的は、上記の欠陥を有していない回路、とりわけ、メモリアレイのワードライン・ドライバ回路として使用できる、それほど大きくなく、かつ消費電力が少ない回路を提案することである。
【００１９】
本発明の別の目的は、異なる論理関数を提供するために使用できる、とりわけ簡単で、かつそれほど大きくない回路を提案することである。
【課題を解決するための手段】
【００２０】
この点に関し、第１の態様による本発明は、絶縁層によってベース基板から分離された半導体材料の薄層を備える半導体・オン・インシュレータ（ＳｅＯＩ）基板に形成された回路であって、電源電位を印加するための第１および第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々は薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、
各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整するためにバイアスされることの可能なバック・コントロール・ゲートを有することを特徴とし、
トランジスタのうちの少なくとも１つが、その閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成されていることを特徴とする回路を提案する。
【００２１】
このデバイスの特定の好ましくかつ非制限的な態様は以下のとおりである。
【００２２】
−バック・コントロール・ゲートが同一のバックゲート信号によってバイアスされる、
−電源電位を印加するための第１の端子が、バックゲート信号の相補信号によってバイアスされるのに対して、電源電位を印加するための第２の端子は「オフ」状態にバイアスされる、
−第２のチャネル型のトランジスタが、バックゲート信号が「オン」状態の場合に、空乏モードで動作するように構成される、
−電源電位を印加するための第２の端子がバックゲート信号の相補信号によってバイアスされるのに対して、電源電位を印加するための第１の端子は「オン」状態にバイアスされる、
−第１のチャネル型のトランジスタが、バックゲート信号が「オフ」状態である場合に、空乏モードで動作するように構成される、
−電源電位を印加するための第１の端子がオン状態にバイアスされるのに対して、電源電位を印加するための第２の端子は「オフ」状態にバイアスされる、
−トランジスタの各々のフロント・コントロール・ゲートに接続された入力ノードと、トランジスタの直列接続の中間点に接続された出力ノードとを含む、
−第１のチャネル型のトランジスタがＰＦＥＴトランジスタであり、第２のチャネル型のトランジスタがＮＦＥＴトランジスタである、
−トランジスタが、完全空乏化しているＳｅＯＩトランジスタである。
【００２３】
第２の態様によると、本発明は、並列に配置された本発明の第１の態様による少なくとも１対の回路を備えるワードライン・ドライバ回路に関し、該１対の各回路は、行アドレスデコーダから入力信号を受信することを意図しており、かつ１行に配置された複数のメモリセルのローカル・ワードラインとしての使用を意図した信号を出力に供給する。
【００２４】
さらに別の態様によると、本発明は、本発明の第２の態様によるワードライン・ドライバ回路を内蔵するメモリに関する。
【００２５】
さらに別の態様によると、本発明は、本発明の第２の態様によるドライバ回路を制御する方法に関し、
アクティブモードでは、１対の回路の第１の回路のバックゲートをバイアスするための信号は、１対の回路の第２の回路のバックゲートをバイアスするための信号の相補信号であり、
非アクティブモードでは、電源電位を印加するための第１の端子と、１対の回路の各々のバックゲートをバイアスするための信号とは、「オフ」状態にある。
【図面の簡単な説明】
【００２６】
本発明の他の態様、目的および利点は、上述されている図１、２ａおよび２ｂに加えて、非制限的例としてなされ、かつ添付の図面を参照してなされた好ましい実施形態に関する以下の詳細な説明を読めばより明らかになるであろう。
【図１】従来技術によるワードライン・ドライバ回路３００を図示している。
【図２ａ】ワードライン・ドライバ回路を示している。
【図２ｂ】図２ａのワードライン・ドライバ回路の可能な実施形態を示している。
【図３ａ】バック・コントロール・ゲートを有するトランジスタの例を図示している。
【図３ｂ】バック・コントロール・ゲートを有するトランジスタの例を図示している。
【図４】バック・コントロール・ゲートのバイアスに応じたトランジスタの閾値電圧の調整を図示している。
【図５】論理ＮＯＲ関数を提供する本発明の第１の態様による回路について可能性のある実施形態を図示している。
【図６】本発明の第２の態様によるワードライン・ドライバ回路について可能性のある実施形態を図示している。
【図７】論理ＮＡＮＤ関数を提供する本発明の第１の態様による回路について可能性のある実施形態を図示している。
【発明の詳細な説明】
【００２７】
第１の態様による本発明は、絶縁層によってベース基板から分離された半導体材料の薄層を備える半導体・オン・インシュレータ基板に形成された回路に関する。
【００２８】
この回路は、電源電位を印加するための第１および第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、このトランジスタの各々は、薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備える。
【００２９】
図５〜７に図示されている実施形態では、回路は、ソースが電源電位を印加するための第１の端子に接続されているＰ型チャネルトランジスタＴＰと、ソースが電源電位を印加するための第２の端子に接続されているＮ型チャネルトランジスタＴＮとを備えている。
【００３０】
回路のトランジスタＴＰ、ＴＮのゲートは共通の入力（図５および７のＢ、図６のＭＷＬ＃）に接続される。トランジスタＴＰ、ＴＮの直列接続の中間点は回路の出力（図５および７のＯＵＴ、図６のＬＷＬＥおよびＬＷＬ０）を形成する。
【００３１】
本発明の第１の態様による回路は、ＣＭＯＳインバータの標準構造を有する点で疑似インバータと言われる。しかしながら、以下さらに説明されるように、この回路に印加される入力に応じて、この回路は他の論理関数を生成することができる。
【００３２】
論理反転関数はさらに、電源電位を印加するための第１の端子を標準的な方法で高状態ＶＤＤに設定することによって、また電源電位を印加するための第２の端子を低状態ＧＮＤに設定することによって達成可能である点が注目される。
【００３３】
本発明の範囲内では、トランジスタの各々は、チャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整するためにバイアスされることの可能なバック・コントロール・ゲートを有する。
【００３４】
フロント・コントロール・ゲートＧに面して置かれるように絶縁層ＢＯＸの下のベース基板にバック・コントロール・ゲートＢＧＰを配置したＰ型チャネル・トランジスタが図３ａに図示されている。バック・コントロール・ゲートＢＧＰは、Ｎ型伝導性ウェルＣＮによってベース基板から分離されたＰ型ドープ領域によってここに形成される。
【００３５】
フロント・コントロール・ゲートＧに面して置かれるように絶縁層の下のベース基板にバック・コントロール・ゲートＢＧＮを配置したＮ型チャネルトランジスタが図３ｂに図示されている。バック・コントロール・ゲートＢＧＮは、Ｐ型伝導性ウェルＣＰによってベース基板から絶縁された型ドープ領域によってここに形成される。
【００３６】
図３ａおよび３ｂにおいて、トランジスタは、（通常の電圧条件下の）トップコントロールゲートによって誘導された電界が埋め込み酸化層ＢＯＸに達することができる程度に十分薄いチャネル／ボディ領域によって定義された完全空乏化したＳｅＯＩトランジスタである。
【００３７】
Ｎ型伝導性のチャネルと、Ｐ型伝導性のバック・コントロール・ゲートとを有するトランジスタは、非常に高い閾値電圧を有する。次いで、バック・コントロール・ゲートに正電圧を印加することによって、この閾値電圧を低下させることができる。Ｎ型伝導性のチャネルと、Ｎ型伝導性のバック・コントロール・ゲートとを有するトランジスタは、バック・コントロール・ゲートに正電圧を印加することによって低下させることのできる名目閾値電圧を有する。
【００３８】
バック・コントロール・ゲートを介するトランジスタの閾値電圧のこの変動はＶｔｈ＝Ｖｔ０−α・ＶＢＧと定式化することができる。ここで、Ｖｔｈはトランジスタの閾値電圧を表し、ＶＢＧはバック・コントロール・ゲートに印加された電圧を表し、Ｖｔ０は（ＮまたはＰ型のいずれのバック・コントロール・ゲートが使用されるかに応じて仕事関数によってシフト可能な）名目閾値電圧を表し、αはトランジスタの形状に関する係数を表している。
【００３９】
Ｇｅｒｍａｉｎ  Ｂｏｓｓｕ  ｉｎ  Ｊｕｎｅ  ２００９  ａｔ  ｔｈｅ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｐｒｏｖｅｎｃｅ  Ａｉｘ  Ｍａｒｓｅｉｌｌｅ  Ｉによって定義された論文「Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｉｎｎｏｖａｎｔｅｓ  ｄｅ  Ｍｅｍｏｉｒｅ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｅｍｂａｒｑｕｅｅ  ｓｕｒ  ｆｉｌｍ  ｍｉｎｃｅ  ｄｅ  ｓｉｌｉｃｉｕｍ」（Ｉｎｎｏｖａｔｉｎｇ  ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｏｆ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｅｍｂｅｄｄｅｄ  ｏｎ  ａ  ｔｈｉｎ  ｆｉｌｍ  ｏｆ  ｓｉｌｉｃｏｎ）に示されているように、係数αはとりわけ、α＝３・ｔｏｘ／（ｔＳｉ＋３・ｔＢＯＸ）として近似可能である。ここで、Ｔｏｘは、チャネルからフロント・コントロール・ゲートを分離する誘電ゲート層の厚さを示しており、ｔＢＯＸは、チャネルからバック・コントロール・ゲートを分離する絶縁層の厚さを示しており、ｔＳｉは、薄層の厚さを示している。
【００４０】
したがって、トランジスタと関連したバック・コントロール・ゲートのドーピングの型は名目閾値電圧をシフトするか否か、またバック・コントロール・ゲートのバイアスが閾値電圧の調整を可能にすることが理解される。
【００４１】
本態様において、図４は、バック・コントロール・ゲートのバイアスＶＢＧに応じたトランジスタの閾値電圧ＶＴＨの調整を図示している。このバイアスは通常０Ｖ〜ＶＤＤの範囲にある。
【００４２】
Ｎ型トランジスタは名目閾値電圧ＶＴＮ０を有する。このトランジスタの有効閾値電圧は、バック・コントロール・ゲートのバイアスＶＢＧを大きくすることによって、名目閾値電圧ＶＴＮ０から低下させることができ、これは、トランジスタの形状に関する係数αに対応する傾斜にしたがって全体的に線形である。
【００４３】
Ｎ型チャネルトランジスタの閾値電圧ｖｓ形状係数αについて考えられる変動が、それぞれ実線および点線で図４に図示されている。十分大きなバイアスがバック・コントロール・ゲートに印加される場合にトランジスタが空乏モード（depletion mode）（負の閾値電圧）になるように、トランジスタの形状を採用することが可能である（点線曲線を参照）とわかる点に注目する。
【００４４】
Ｐ型チャネルトランジスタが名目閾値電圧ＶＴＰ０を有する。このトランジスタの有効閾値電圧は、バック・コントロール・ゲートのバイアスＶＢＧを低下させることによって名目閾値電圧ＶＴＰ０から増大させることができ、これは、トランジスタの形状に関する係数αに対応する傾斜にしたがって全体的に線形である。
【００４５】
Ｐ型チャネルトランジスタの閾値電圧ｖｓ形状係数αについて考えられる変動が、それぞれ実線および点線で図４に図示されている。十分小さなバイアスがバック・コントロール・ゲートに印加される場合にトランジスタが空乏モード（正の閾値電圧）になるように、トランジスタの形状を採用することが可能である（点線曲線を参照）とわかる点に留意されたい。
【００４６】
優先的に、本発明の第１の態様に従った回路のトランジスタが完全に空乏化されるように準備される。この利点はしたがって、このようなトランジスタは不純物のばらつき（ＲＤＦ（Random Dopant Fluctuation）：不純物ランダムばらつき）が非常に小さいということによるものである、つまり、名目閾値電圧、ならびに閾値電圧ｖｓバック・コントロール・ゲートのバイアスの変化が極めて具体的に定義される。
【００４７】
本発明の説明を再度参照すると、回路のトランジスタのうちの少なくとも１つが、閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成されてもよい。
【００４８】
トランジスタＴＰおよびＴＮのバック・コントロール・ゲートが同一のバックゲート信号によって（場合によっては、バックゲート信号の振幅を修正することによって）バイアスされることが好都合に条件とされてもよい。
【００４９】
この段階で、想定されている用途に応じて、名目閾値電圧（ＶＴＮ０およびＶＴＰ０）が（絶対値が）同一ではないトランジスタが選択可能であるため、この回路の２つのトランジスタのうちの１つのみが空乏モードで動作可能であるという点に注目する。代替的に、同一の振幅を有していないバックゲート信号はまた、トランジスタＴＰおよびＴＮの各々のバック・コントロール・ゲートに適用されてもよい。
【００５０】
図５に図示されている本発明の第１の態様による回路の第１の可能な実施形態によると、疑似インバータ回路が論理ＮＯＲ関数を提供する。
【００５１】
図５において、バック・コントロール・ゲートは同一のバックゲート信号Ａ＃によってバイアスされる。電源電位を印加するための第１の端子はバックゲート信号の相補信号Ａによってバイアスされるが、電源電位を印加するための第２の端子はオフ状態（低状態ＧＮＤ）にバイアスされる。これに関して、第２のチャネル型のトランジスタＴＮは、バックゲート信号Ａ＃がオン状態（高状態Ｈ）の場合に空乏モードで動作するように構成されている。
【００５２】
特許請求の範囲においては、「オン状態」という用語が「高状態」よりも好まれ、「オフ状態」という用語が「低状態」よりも好まれるが、高／低の概念はＮ型チャネルトランジスタについてはこのままであるが、Ｐ型チャネルトランジスタについては反対になる点に注目する。
【００５３】
ゆえにオンは、トランジスタがブーストされており漏洩しやすいという意味である。閾値電圧調整の大きさが十分な場合は、オンとは空乏のこともある。オフは、トランジスタの閾値電圧がバックゲートコントロールによって高められることを意味する、つまりトランジスタは漏洩が少なく、かつ駆動が少ない。バック・コントロール・ゲートによる電圧効果はＰチャネルおよびＮチャネルで対称的である。
【００５４】
図５の回路の動作は、入力ＡおよびＢの高状態Ｈまたは低状態Ｌに応じて以下のとおりである。
【００５５】
Ｂ＝ＨおよびＡ＝Ｈ
疑似インバータの入力Ｂが高状態の場合、トランジスタＴＮは導通しているが、トランジスタＴＰはブロックされている。
【００５６】
電源電位を印加するための第１の端子に印加された信号Ａが高（high）の場合、回路は電源投入される。
【００５７】
バックゲートに印加された相補信号Ａ＃は、トランジスタＴＰが増強モード（enhancement mode）のままであるためにブロックされているということである。
【００５８】
代替的に、（パラメータｔｏｘ、ｔＢＯＸおよびｔＳｉによる）トランジスタ形状は、Ａ＃＝０Ｖの場合にＴＰが増強モードであるように採用されてもよい。この代替例は当然、トランジスタＴＮが他の場合にも有するはずの特性と矛盾しないはずである。
【００５９】
よって、回路の出力ＯＵＴは低状態になる。
【００６０】
Ｂ＝ＨおよびＡ＝Ｌ
疑似インバータ回路の入力Ｂが高状態の場合、トランジスタＴＮは導通しているが、トランジスタＴＰはブロックされている。
【００６１】
電源電位を印加するための第１の端子に印加された信号Ａが（十分）小さい場合、回路は電源投入されない。
【００６２】
バックゲート信号Ａ＃が高状態の場合、トランジスタＴＰはブロックされ、電流ＩＯＦＦの漏洩は非常に小さい。
【００６３】
バックゲート信号Ａ＃が高状態の場合、トランジスタＴＮは伝導電流が強力であるため、回路の出力ＯＵＴにおいて低状態を完全に維持する。
【００６４】
Ｂ＝ＬおよびＡ＝Ｈ
疑似インバータ回路の入力Ｂが低状態の場合、トランジスタＴＮはブロックされるが、トランジスタＴＰは導通している。
【００６５】
電源電位を印加するための第１の端子に印加された信号Ａが高の場合、回路は電源投入される。
【００６６】
バック・コントロール・ゲートに印加された相補信号Ａ＃は、トランジスタＴＰが増強モードにあるために、強力な伝導電流によって導通しているということである。高状態はしたがって、回路の出力ＯＵＴに完全に維持される。
【００６７】
Ｂ＝ＬおよびＡ＝Ｌ
疑似インバータ回路の入力Ｂが低状態の場合、トランジスタＴＮはブロックされるが、トランジスタＴＰは導通している。
【００６８】
電源電位を印加するための第１の端子に印加された信号Ａが（十分小さい）場合、回路は電源投入されない。
【００６９】
バックゲート信号Ａ＃が高状態の場合、トランジスタＴＰはブロックされ、電流ＩＯＦＦの漏洩は非常に少ない。これに関して、パラメータｔｏｘ、ｔＢＯＸおよびｔＳｉの組み合わせが、トランジスタが空乏モードで動作するためのものである限り、トランジスタＴＮは伝導電流が非常に良好であり、導通状態のままである。よって、回路の出力ＯＵＴは低状態になる。
【００７０】
図５の回路の真理値表は以下のとおりである。
【表１】
2011222940.tif 000003
【００７１】
信号ＡおよびＢはそれぞれバック・コントロール・ゲートおよびフロント・コントロール・ゲートに作用し、これについては、トランジスタのチャネルからゲートを分離する酸化物の厚さが同一でない点に注目する（埋め込み絶縁ＢＯＸ層の厚さは一般的に、フロント・コントロール・ゲートをチャネルから分離する誘電ゲート層より大きい）。結果として、入力ＡおよびＢは等しくない、つまり、Ａは低速な入力であり、Ｂは比較的高速な入力である。
【００７２】
図２ａの回路と同じ論理関数を実現する図５のＮＯＲ回路について考えられる用途、つまり２つの並列ＮＯＲゲートの実施形態が図６に図示されている。
【００７３】
この用途において、並列に配置された図５による少なくとも１対の回路４、５を備えるメモリアレイのワードライン・ドライバ回路が提供されており、この対の各回路は行アドレスデコーダ１から入力信号（主ワードライン信号ＭＷＬ＃）を受信し、かつ１列に配置された複数のメモリセルのローカル・ワードラインとしての使用を目的とした信号ＬＷＬＥ、ＬＷＬ０を出力することを意図している。
【００７４】
図６に図示されているドライバ回路の制御は以下のように行われる。
【００７５】
アクティブモードにおいて、１対の回路の第１の回路４のバックゲートバイアス信号Ａ＃が、１対の回路の第２の回路５のバックゲート信号Ａの相補信号である。
【００７６】
このように、主ワードライン信号ＭＷＬ＃が高状態の場合に、第１および第２の回路４、５の両方が出力を低状態にする（ＬＷＬＥ＝ＬＷＬ０＝Ｌ）。他方、主ワードライン信号ＭＷＬ＃が低状態の場合、第１の回路４は高状態を提供するが（ＬＷＬＥ＝Ｈ）、第２の回路５は低状態を提供する（ＬＷＬ０＝Ｌ）。
【００７７】
非アクティブモード（スタンバイモード）において、電源電位を印加するための第１の端子と、１対の回路の各々のバックゲートのバイアス信号は低状態である。
【００７８】
非アクティブモードにおいて、主ワードライン信号ＭＷＬ＃は高状態である。回路４、５のトランジスタＴＮは導通しているが、回路４、５のトランジスタＴＰはブロックされる。
【００７９】
電源電位を印加するための第１の端子と、１対の回路の各々のバックゲートのバイアス信号が低状態にある限り、ドライバ回路は電源投入されないため、漏洩は観察されない。出力（ローカル・ワードラインＬＷＬＥおよびＬＷＬ０）はしたがって両方とも低状態である。
【００８０】
図６のドライバ回路の真理値表はしたがって以下のとおりである。
【表２】
2011222940.tif 000004
【００８１】
図６のワードライン・ドライバ回路は、消費電力が小さいという利点を有する。事実、スタンバイモードにおいて、ドライバ回路は電源投入されない。さらに、ドライバ回路は少数のコンポーネント（トランジスタ２つだけ）を備えるため、アクティブモードでは、少数のコンポーネントに対するスイッチングのみが観察される。
【００８２】
図７に図示されている本発明の第１の態様による回路について考えられる第２の実施形態によると、疑似インバータ回路は論理ＮＡＮＤ関数を提供する。
【００８３】
図７において、バック・コントロール・ゲートは同一のバックゲート信号Ａによってバイアスされる。電源電位を印加するための第１の端子は高状態ＶＤＤにバイアスされるが、電源電位を印加するための第２の端子はバックゲート信号の相補信号Ａ＃によってバイアスされる。これに関して、第１のチャネル型のトランジスタＴＰは、バックゲート信号Ａが低状態Ｌの場合に空乏モードで動作するように構成されている。
【００８４】
図７の回路の動作は、入力ＡおよびＢの高状態Ｈまたは低状態Ｌに応じて以下のとおりである。
【００８５】
Ｂ＝ＬおよびＡ＝Ｌ
バックゲート信号が低状態であるため、トランジスタＴＰは導通しており、伝導電流が大きい。
【００８６】
トランジスタＴＮはブロックされ、ほとんど漏洩はない（低状態のバックゲート信号ゆえに漏洩電流が少ない）。いずれの場合も、トランジスタは電源投入されない。
【００８７】
よって、出力ＯＵＴは高状態である。
【００８８】
Ｂ＝ＨおよびＡ＝Ｌ
トランジスタＴＮはブロックされ、ほとんど漏洩はない（低状態のバックゲート信号ゆえに漏洩電流が少ない）。いずれの場合も、トランジスタは電源投入されない。
【００８９】
低状態のバックゲートのバイアス信号の作用の下、空乏モードで動作する限り、トランジスタＴＰは導通している。
【００９０】
よって、出力ＯＵＴは高状態である。
【００９１】
Ｂ＝ＬおよびＡ＝Ｈ
トランジスタＴＰは導通している（が、バックゲート信号に印加された高状態ゆえにブーストされない）。
【００９２】
トランジスタＴＮはブロックされる（ここでは空乏モードではない）。
【００９３】
出力ＯＵＴはしたがって高状態である、
Ｂ＝ＨおよびＡ＝Ｈ
トランジスタＴＰはブロックされる（そして、バックゲート信号に印加された高状態ゆえにブーストされない）。
【００９４】
トランジスタＴＮは導通している（ここでは空乏モードではない）。
【００９５】
出力ＯＵＴはしたがって低状態である。
【００９６】
図７の回路の真理値表はしたがって以下のとおりである。
【表３】
2011222940.tif 000005
【００９７】
本発明の範囲内では、トランジスタＴＮおよびＴＰは、バック・コントロール・ゲートのバイアスゆえに所望の場合にはブーストされる（伝導電流が増大する）。
【００９８】
図６のドライバ回路の例を参照すると、ローカル・ワードラインに必要とされる比較的高い電圧が、標準的なドライバ手段で使用されるものより全体的に２倍小さいトランジスタを使用することにより取得可能である。
【００９９】
したがって、トランジスタＴＰのサイズは、図１のトランジスタ３０３のサイズの３分の１程度であるのに対して、トランジスタＴＮのサイズは、（トランジスタ３０３の大きさとほぼ同じ）図１のトランジスタ３１３のサイズの３分の１程度である。
【０１００】
したがって、ドライバ回路は、全体的に、トランジスタ３０３のサイズ（Ｗ３０３）に等しいサイズを有する。
【０１０１】
本発明によって提案された解決手段はしたがって、標準的なドライバ手段よりもかなり密度が高い（金属化に関する制限を考慮すると４倍程度）。
【０１０２】
上述のように、消費電力もまた削減される。
【０１０３】
このような回路の集積化は、適用するのにさらに簡単である。周辺コンポーネントを簡略化することによって、スタッキング（スタガリング）の採用を必要とせず、また表面積４Ｆ２のメモリセルの導入を容易にする。
【０１０４】
さらに、本発明の利点は、印加される入力に応じて、論理ＩＮＶ、ＮＯＲおよびＮＡＮＤ関数を提供可能な回路を利用可能にすることであり、そのため、本発明の単一の回路に基づいて、ＣＭＯＳセルの標準ライブラリ全体を説明可能である。
【０１０５】
とりわけ論理ＮＯＲおよびＮＡＮＤ関数を提供するために、本発明は、従来のＯＶおよびＶＤＤの電力供給ではなく、電源電位を印加するための端子にディジタル信号を印加することによって、（疑似）インバータのオリジナルコマンドを提供することが理解されるであろう。
【０１０６】
このディジタル信号は、とりわけ、バックゲート信号に対し相補的であってもよい。
【０１０７】
上記のように、とりわけ速度に観点から入力は等しくないが、このような回路は、例えば復号回路やドライバ回路のような特定の文脈（context）では非常に興味深いものである。
【符号の説明】
【０１０８】
１，３３０  行（ライン）アドレスデコーダ
４  第１の回路
５  第２の回路
１００  メモリセル
３０３, ３１３  トランジスタ
３００  ワードライン・ドライバ回路
【図１】
2011222940.tif 000006
【図２ａ】
2011222940.tif 000007
【図２ｂ】
2011222940.tif 000008
【図３ａ】
2011222940.tif 000009
【図３ｂ】
2011222940.tif 000010
【図４】
2011222940.tif 000011
【図５】
2011222940.tif 000012
【図６】
2011222940.tif 000013
【図７】
2011222940.tif 000014