(57)【要約】【課題】過書き込み状態のメモリセルを容易に特定することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。【解決手段】  不揮発性半導体記憶装置は、ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、前記複数のワード線のうちの１つに前記第２の非選択ワード線電圧を印加し、それ以外のワード線に前記第１の非選択ワード線電圧を印加する制御回路と、を具備する。【選択図】図１２
2011222085.tif 000002
【特許請求の範囲】
【請求項１】
ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、
前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、
読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、
前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、
前記複数のワード線のうちの１つに前記第２の非選択ワード線電圧を印加し、それ以外のワード線に前記第１の非選択ワード線電圧を印加する制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
読み出し動作時に選択ワード線に印加される選択ワード線電圧を生成する選択ワード線用電源を更に具備し、
前記第１及び第２の非選択ワード線用電源は、前記選択ワード線用電源よりも高い電圧を発生させることが可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の非選択ワード線用電源と前記第２の非選択ワード線用電源とは、実質的に同一の構成を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、を具備する不揮発性半導体記憶装置の試験方法であって、
検査対象メモリセルに接続されたワード線に前記第２の非選択ワード線電圧を印加し、それ以外のメモリセルに接続されたワード線に前記第１の非選択ワード線電圧を印加するステップと、
前記検査対象メモリセルトランジスタの閾値が所定値以上であるか否かを判断するステップと、
前記検査対象メモリセルトランジスタの閾値が所定値以上と判断された場合に、前記検査対象メモリセルを過書き込み状態と判定するステップと、
を備えることを特徴とする不揮発性半導体記憶装置の試験方法。
【請求項５】
前記第２の非選択ワード線用電圧は、前記第１の非選択ワード線用電圧よりも高いことを特徴とする請求項４に記載の不揮発性半導体記憶装置の試験方法。
【請求項６】
ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、を具備する不揮発性半導体記憶装置の試験方法であって、
検査対象メモリセルに接続されたワード線に前記第２の非選択ワード線電圧を印加し、この前記第２の非選択ワード線電圧を上昇させ、それ以外のメモリセルに接続されたワード線に前記第１の非選択ワード線電圧を印加するステップと、
前記検査対象メモリセルトランジスタの閾値を測定するステップと、
を備えることを特徴とする不揮発性半導体記憶装置の試験方法。
【請求項７】
前記第２の非選択ワード線電圧は、０Ｖから、少なくとも前記第１の非選択ワード線電圧の設定値に等しい電圧まで上昇させることを特徴とする請求項６に記載の不揮発性半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその試験方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとして、複数のメモリセルトランジスタをそれらのソース、ドレインを共有する形で直列接続したＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタを構成する浮遊ゲートに電子を注入し、または浮遊ゲートの電子を放出することにより閾値電圧が変動することを利用して、データ“１”、“０”の記憶を行う。従って、ＮＡＮＤ型フラッシュメモリの書き込み特性の評価には、個々のメモリセルトランジスタの閾値分布を測定することが重要である。
【０００３】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体メモリにおいて、個々のメモリセルトランジスタの閾値分布を評価する手法として、例えば、ビット線の電流変化を検出する閾値検出回路ユニットを備えたテスト回路を用いて、閾値の最小値検出を行い、あるいは最大値検出を行う手法が開示されている（例えば、特許文献１参照。）。
【０００４】
また、ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体メモリにおいて、個々のメモリセルトランジスタの書き込み特性のばらつきによって発生する現象として、過書き込み（オーバープログラム）不良が知られている。ＮＡＮＤストリング内に過書き込み状態のメモリセルトランジスタが存在すると、当該メモリセルトランジスタが非選択の場合でも常にオフ状態となるため、選択されたメモリセルトランジスタのデータを正しく読み出すことができない場合がある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１７６９９号公報
【特許文献２】特開２００９−１５１９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、過書き込み状態のメモリセルを容易に特定することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施例に係る不揮発性半導体記憶装置は、
ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、
前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、
読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の
非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、前記複数のワード線のうちの１つに前記第２の非選択ワード線電圧を印加し、それ以外のワード線に前記第１の非選択ワード線電圧を印加する制御回路と、を具備することを特徴とする。
【０００８】
本発明の実施例に係る不揮発性半導体記憶装置の試験方法は、ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、を具備する不揮発性半導体記憶装置の試験方法であって、検査対象メモリセルに接続されたワード線に前記第２の非選択ワード線電圧を印加し、それ以外のメモリセルに接続されたワード線に前記第１の非選択ワード線電圧を印加するステップと、
前記検査対象メモリセルトランジスタの閾値が所定値以上であるか否かを判断するステップと、前記検査対象メモリセルトランジスタの閾値が所定値以上と判断された場合に、前記検査対象メモリセルを過書き込み状態と判定するステップと、を備えることを特徴とする。
【０００９】
本発明の実施例に係る不揮発性半導体記憶装置の試験方法は、ソース及びドレインを共有して直列接続された複数のメモリセルトランジスタと、前記メモリセルトランジスタの制御ゲートに接続された複数のワード線と、読み出し動作時に非選択ワード線に印加される第１の非選択ワード線電圧を生成する第１の非選択用電源と、前記第１の非選択ワード線電圧以上の第２の非選択ワード線電圧を生成することが可能な第２の非選択用電源と、を具備する不揮発性半導体記憶装置の試験方法であって、検査対象メモリセルに接続されたワード線に前記第２の非選択ワード線電圧を印加し、この前記第２の非選択ワード線電圧を上昇させ、それ以外のメモリセルに接続されたワード線に前記第１の非選択ワード線電圧を印加するステップと、前記検査対象メモリセルトランジスタの閾値を測定するステップと、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、過書き込み状態のメモリセルを容易に特定することが可能な不揮発性半導体記憶装置及びその試験方法を提供できる。
【図面の簡単な説明】
【００１１】
【図１】ＮＡＮＤ型フラッシュメモリの機能構成を示すブロック図。
【図２】メモリセルアレイ内の一つのブロックの構成例を示す等価回路図。
【図３】メモリセルトランジスタの閾値分布の設定例を示す図。
【図４】メモリセルトランジスタの読み出しを行う場合の動作原理を示す図。
【図５】過書き込み現象を説明する概念図。
【図６】読み出し不具合を説明する概念図。
【図７】比較例に係るＣＧドライバの回路構成を示す図。
【図８】転送スイッチのゲート電圧を制御するための比較例に係る論理回路図。
【図９】読み出し時の各信号のレベルを示す波形図。
【図１０】比較例に係る過書き込み状態解析方法を実施する場合における各ワード線の電圧関係を示す図。
【図１１】メモリセルトランジスタの閾値分布の設定例を示す図。
【図１２】本実施例に係るＣＧドライバの回路構成を示す図。
【図１３】転送スイッチのゲート電圧を制御するための実施例に係る論理回路図。
【図１４】第１の過書き込み状態解析方法を実施する場合における各ワード線の電圧関係を示す図。
【図１５】第１の過書き込み状態解析方法を実施する場合の各信号のレベルを示す波形図。
【図１６】第１の過書き込み状態解析方法を示すフローチャート。
【図１７】第２の過書き込み状態解析方法を実施する場合における各ワード線の電圧関係を示す図。
【図１８】第２の過書き込み状態解析方法を実施する場合の各信号のレベルを示す波形図。
【図１９】第２の過書き込み状態解析方法を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について、図面を参照しながら説明する。本実施例に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。
【００１３】
図１は、ＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、入出力コントロール回路１０、動作ロジックコントロール回路１１、レディ／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウアドレスデコーダ１８、カラムアドレスバッファ１９、カラムアドレスデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、制御回路２４、ロムフューズ２５を有する。
【００１４】
入出力コントロール回路１０は、８個の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力されるコマンド及びアドレスの転送を制御する。また、入出力コントロール回路１０は、８個の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介したデータ入出力を制御する。入力されるコマンドは、例えば、書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなどである。
【００１５】
動作ロジックコントロール回路１１は、外部から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力コントロール回路１０、制御回路２４を制御する。
【００１６】
レディ／ビジー制御回路１２は、制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディ／ビジー端子から、レディ／ビジー信号を出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っている期間は、レディ／ビジー端子の信号レベルは“ロウ”であり、内部動作が終了すると、レディ／ビジー端子の信号レベルは“ハイ”となる。
【００１７】
ステータスレジスタ１３は、制御回路２４によって制御され、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を実行した結果、この内部動作が正常に終了した（Ｐａｓｓ）か、または、正常に終了しなかったか（Ｆａｉｌ）に対応する情報を取り込み、一時的に保持する。
【００１８】
アドレスレジスタ１４は、入出力コントロール回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスをロウアドレスバッファ１７に、カラムアドレスをカラムアドレスバッファ１９に転送する。
【００１９】
コマンドレジスタ１５は、入出力コントロール回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、制御回路２４に転送する。
【００２０】
高電圧生成回路１６は、制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウアドレスデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。
【００２１】
ロウアドレスバッファ１７は、アドレスレジスタ１４を介して入力されるロウアドレスを一時的に保持し、ロウアドレスデコーダ１８に転送する。
【００２２】
ロウアドレスデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線を制御し、書き込み、読み出し動作において、ワード線に対して選択的に電圧を印加する。
【００２３】
カラムアドレスバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムアドレスデコーダ２０に転送する。
【００２４】
カラムアドレスデコーダ２０は、カラムアドレスバッファ１９を介して入力されるカラムアドレスに基づきビット線を制御し、書き込み、読み出し動作において、ビット線に対して選択的に電圧を印加する。
【００２５】
データレジスタ２１は、入出力コントロール回路１０を介して入力された一定量の書き込みデータ、または、センスアンプ２２により判定された一定量の読み出しデータを一時的に保持する。
【００２６】
センスアンプ２２は、メモリセルアレイ２３から読み出したデータを判定・増幅する。センスアンプ２２は、例えば、ビット線毎に対応するセンスアンプ回路を有している。
【００２７】
メモリセルアレイ２３は、複数のブロックから構成されており、複数のメモリセルトランジスタ（以下、メモリセルと称する）が行列上に配置された構造を有している。それぞれのブロックは、データ消去の最小単位である。メモリセルは、例えば、浮遊ゲートに蓄えられた電荷量に応じて定まるトランジスタの閾値電圧の差によって２値データまたは多値データを保持する。尚、メモリセルは、電荷蓄積層としての窒化膜に電荷を捕獲するＭＯＮＯＳ構造を有するものであっても良い。
【００２８】
図２は、メモリセルアレイ２３内の一つのブロックの構成例を示している。各ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは、０以上の整数）。（ｐ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２９】
各メモリセルＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートを含んでいる。メモリセルＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。
【００３０】
各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。即ち、複数のメモリセルＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００３１】
最もドレイン側に位置するメモリセルＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００３２】
ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルＭＴはページとして取り扱われ、このページごとに読み出し／書き込みが行われる。
【００３３】
ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック間内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００３４】
図３は、２値データを記憶可能なメモリセルの閾値分布の設定例を示している。メモリセルＭＴに書き込むデータは、閾値電圧が０Ｖよりも小さい値であるか、０Vよりも大きい値であるかをそれぞれデータの“１”、“０”に対応させて定義している。“１”データは、初期レベルの消去状態のメモリセルに対応する。“０”データの設定は、外部から入力された書き込みコマンド、書き込みアドレス、および書き込みデータをもとに、“０”データに対応するアドレスのメモリセルの浮遊ゲートに電子を注入させることにより閾値電圧を上げることで行われる。
【００３５】
ここで、データ読み出し時に、外部から入力された読み出しコマンド、読み出しアドレスによって指定される選択ワード線に印加される選択ワード線電圧ＶＳＥＬは、例えば、０Ｖであり、選択ワード線以外の非選択ワード線に印加される非選択ワード線電圧ＶＵＳＥＬは、例えば、５Ｖに設定される。“０”データの閾値定義には上限があり、非選択電圧ＶＵＳＥＬを超えないように書き込みが行われる必要がある。
【００３６】
図４は、データ読み出し時の電圧設定を１つのＮＡＮＤストリングについて示している。ソース線ＳＬに印加される電圧ＳＲＣは、例えば０Ｖ固定である。選択トランジスタＳＴ１、ＳＴ２は、外部入力アドレスによって選択されたＮＡＮＤストリングの電流経路を開閉するスイッチとして機能する。選択されたＮＡＮＤストリングの選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧ＶＳＧは、例えば３Ｖ程度である。メモリセルＭＴ０〜ＭＴ３は、それぞれが、図３の閾値定義の“１”、“０”どちらかの範囲内に設定されることで情報を記憶している。
【００３７】
各メモリセルＭＴ０〜ＭＴ３の制御ゲートに接続されたワード線ＷＬ０〜ＷＬ３は、メモリセルアレイ２３内で共通の、各ワード線に対応する制御ゲート駆動回路（ＣＧドライバ）で駆動されている。ＣＧドライバは、例えば、ロウアドレスデコーダ１８に含まれる。ＣＧドライバがワード線ＷＬ０〜ＷＬ３に印加する電圧を、それぞれＣＧ０〜ＣＧ３と表記する。ＣＧドライバは、選択ワード線に対応する場合はＶＳＥＬ（０Ｖ）、非選択ワード線に対応する場合はＶＵＳＥＬ（５Ｖ）を印加する。
【００３８】
ここで図４は、メモリセルＭＴ２を選択して読み出しを行う場合の動作原理を示している。メモリセルＭＴ０〜３の閾値電圧は全て非選択ワード線電圧ＶＵＳＥＬ（５Ｖ）未満であるから、メモリセルＭＴ０、ＭＴ１、ＭＴ３はオンする。一方、メモリセルＭＴ２は、閾値電圧が選択ワード線電圧ＶＳＥＬ（０Ｖ）より小さい場合はオン、ＶＳＥＬ（０Ｖ）より大きい場合はオフとなり、このメモリセルＭＴ２の閾値電圧のみでＮＡＮＤストリングを流れるセル電流Ｉｃｅｌｌが定まる。セル電流Ｉｃｅｌｌを各ビット線に接続されたセンスアンプ２２で判定することにより、読み出しが行われている。例えば、センスアンプ２２は、Ｉｃｅｌｌ≒０の場合は“０”データ、Ｉｃｅｌｌ＞０の場合は“１”データと判定する。
【００３９】
図５は、メモリセルの書き込みにおいて生じる過書き込み現象を説明するものである。ここでは、メモリセルＭＴ１の閾値がＶＵＳＥＬ（５Ｖ）を超え、６Ｖになってしまった状態を示している。このように、読み出し時の非選択ワード線電圧ＶＵＳＥＬを超えた閾値電圧を有するメモリセルが存在する状態を過書き込み状態と定義する。通常はこのようなメモリセルが発生しないよう、各種条件（読み出し時の非選択ワード線電圧、書き込み時のワード線電圧、パルス幅設定、ワード線電圧ステップアップ幅等）が、読み出し速度、書き込み速度、消費電力、信頼性、チップ面積等の観点と共に最適条件に設定されている。しかしながら、数１０億個以上もあるメモリセルアレイ２３内のメモリセルには、書き込みが速い特異セル、または他のメモリセルの書き込みや自身も含めた読み出し時に弱い書き込みが生じることにより電子が少しずつ注入され、過書き込み状態になる場合がある。
【００４０】
図６は、図５に示すように、メモリセルＭＴ１が“０”データの閾値定義の上限である非選択ワード線電圧ＶＵＳＥＬ（５Ｖ）を超え、６Ｖになってしまった場合の読み出し不具合を説明するものである。この場合、メモリセルＭＴ０〜ＭＴ３の何れを読み出す場合であっても、メモリセルＭＴ１が常にオフになるため、セル電流Ｉｃｅｌｌ≒０となり、読み出し結果は常に“０”となってしまう。従って、メモリセルＭＴ０、ＭＴ２、ＭＴ３が“１”データを保持している場合に、読み出し不良が生じる。
【００４１】
図７は、比較例における、１つのワード線に印加する電圧を生成するためのＣＧドライバと呼ばれる回路の構成を示す。高電圧発生回路１６は、例えば、図７に示す３種類の電源、すなわち、選択用電源（ＶＣＧＲＶ）３０、非選択用電源（ＶＲＥＡＤ）３１、リセット用電源（ＶＲＳＴ）３２を有している。図７では１つのワード線に対応するＣＧドライバのみ図示しているが、電源は複数のＣＧドライバに対して共通である。比較例に係る電源構成では、非選択用電源は１つしか用意されていない。
【００４２】
選択用電源３０は選択ワード線駆動用電源であり、２値記憶を行う場合は例えば０Ｖ、多値記憶を行う場合は例えば０〜４Ｖ程度の可変幅がある。メモリセルの閾値電圧には温度特性があり、その温度特性分を補正したり、ワード線依存のわずかな閾値分布のズレを補正したりするためにも複雑な電源回路となっており、通常は非選択ワード線駆動用電源よりもその電圧可変幅は狭いが、刻み間隔は細かくなっているという特徴がある。例えば、選択用電源３０は、５０ｍＶ刻みに電圧設定が可能である。本比較例では、選択用電源３０は、選択ワード線電圧ＶＳＥＬとして、例えば０Ｖを発生させる。
【００４３】
一方、非選択用電源３１は非選択ワード線駆動用電源であり、２値記憶を行う場合は例えば３〜８Ｖ、多値記憶を行う場合は例えば３〜１０Ｖの可変幅である。非選択用電源３１は、選択用電源３０よりも高い電圧を出力することが可能な電源回路となっているが、選択用電源３０ほどの電圧精度は必要でないため、刻み間隔は粗くなっているという特徴がある。例えば、非選択用電源３１は、２００ｍＶ刻みに電圧設定が可能である。本比較例では、非選択用電源３１は、非選択ワード線電圧ＶＵＳＥＬとして、例えば５Ｖを発生させる。
【００４４】
リセット用電源３２は、ワード線電圧を接地電位ＶＳＳにリセットするための電源である。制御回路２４は、転送スイッチＳ１、Ｓ２、Ｓ３のゲートにそれぞれ印加するゲート信号Ｇ＿ＶＳＥＬ、ゲート信号Ｇ＿ＶＵＳＥＬ、ゲート信号Ｇ＿ＶＳＳを制御することによって、ワード線ＷＬｎに印加する電圧ＣＧｎを決定する。転送スイッチＳ１、Ｓ２、Ｓ３は、例えば、ＣＧドライバに含まれる。
【００４５】
図８は、例えば、ロウアドレスデコーダ１８が含む、転送スイッチＳ１、Ｓ２、Ｓ３のゲート信号Ｇ＿ＶＳＥＬ、Ｇ＿ＶＵＳＥＬ、Ｇ＿ＶＳＳを制御するための比較例に係る論理回路であり、ＣＧドライバ単位で設けられている。比較例に係る論理回路は、ＮＡＮＤ回路２００−１、２００−２、２００−３、ＮＯＴ回路３００−１、３００−２、３００−３、３００−４、レベルシフタ（Ｌ／Ｓ）４００−１、４００−２、ＯＲ回路５００−１を含む。ＮＡＮＤ回路２００−１には、ロウアドレス信号Ａ０、Ａ１が入力される。
【００４６】
ここで、ロウアドレス信号Ａ０、Ａ１は、ＣＧドライバの各々に組み合わせて入力される。すなわち、ＷＬ０に対して設けられたＣＧドライバでは／Ａ０、／Ａ１が、ＷＬ１に対して設けられたＣＧドライバではＡ０、／Ａ１が、ＷＬ２に対して設けられたＣＧドライバでは／Ａ０、Ａ１が、ＷＬ３に対して設けられたＣＧドライバではＡ０、Ａ１が、ＮＡＮＤ回路２００−１の第１の入力端及び第２の入力端にそれぞれ入力され、外部から入力されたロウアドレスに対応するＣＧドライバでのみＮＡＮＤ回路２００−１の出力は“Ｌ”となる。
【００４７】
ＮＡＮＤ回路２００−２の第１の入力端には、活性化信号ＡＣＴ＿ＶＳＥＬが、第２の入力端には、ＮＯＴ回路３００−１を介して、ＮＡＮＤ回路２００−１の出力信号が入力される。ＮＡＮＤ回路２００−３の第１の入力端には、ＮＡＮＤ回路２００−１の出力信号が、第２の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬが入力される。ＯＲ回路５００−１の第１の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬが、第２の入力端には、活性化信号ＡＣＴ＿ＶＳＥＬが入力される。
【００４８】
活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬは複数のＣＧドライバに対して共通であり、それぞれ、ゲート電圧Ｇ＿ＶＳＥＬ、Ｇ＿ＶＵＳＥＬを活性化する信号であり、例えば、制御回路２４から入力される。ＮＯＴ回路３００−４は、ＯＲ回路５００−１の出力信号を反転してゲート信号Ｇ＿ＶＳＳを出力する。活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬがどちらも“Ｌ”の場合は、ゲート信号Ｇ＿ＶＳＳ＝“Ｈ”となり、転送スイッチＳ３がオンし、ＣＧドライバは、リセット用電源３２から供給される接地電位ＶＳＳを電圧ＣＧｎとして転送し、ワード線ＷＬｎをリセットする。
【００４９】
レベルシフタ４００−１には、ＮＯＴ回路３００−２を介して、ＮＡＮＤ回路２００−２の出力信号が入力される。レベルシフタ４００−１は、ゲート信号Ｇ＿ＶＳＥＬを出力する。レベルシフタ４００−２には、ＮＯＴ回路３００−３を介して、ＮＡＮＤ回路２００−３の出力信号が入力される。レベルシフタ４００−２は、ゲート信号Ｇ＿ＶＵＳＥＬを出力する。レベルシフタ４００−１、４００−２は、転送スイッチＳ１、Ｓ２のゲート電圧を、選択ワード線電圧ＶＳＥＬまたは非選択ワード線電圧ＶＵＳＥＬを十分転送できるだけの高電圧とするための回路である。
【００５０】
図９は、読み出し時の各信号のレベルを示す波形図である。ここでは、ワード線ＷＬ１が選択され、ワード線ＷＬ０、ＷＬ２、ＷＬ３が非選択の場合を示している。ワード線ＷＬ１のＣＧドライバを活性化するため、ロウアドレス信号Ａ０＝“Ｈ”、Ａ１＝“Ｌ”が入力される。活性化信号ＡＣＴ＿ＶＳＥＬ＝“Ｈ”、活性化信号ＡＣＴ＿ＶＵＳＥＬ＝“Ｈ”であるため、ワード線ＷＬ１に対応するＣＧドライバは選択電圧ＶＳＥＬ（０Ｖ）を出力し、ワード線ＷＬ０、ＷＬ２、ＷＬ３に対応するＣＧドライバは非選択電圧ＶＵＳＥＬ（５Ｖ）を出力する。ロウアドレスで選択された選択ワード線ＷＬ１にのみ選択電圧ＶＳＥＬが印加され、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３には非選択電圧ＶＵＳＥＬが印加されることで、ワード線ＷＬ１に接続されたメモリセルＭＴ１の保持するデータを読み出すことが可能となる。
【００５１】
図１０は、過書き込み状態のメモリセルを検出する場合の比較例に係る解析方法を示す。比較例に係る解析方法によれば、全ワード線を非選択ワード線電圧ＶＵＳＥＬとして同時に昇圧していくことで、メモリセルＭＴ０〜ＭＴ３の最大の閾値を調べることができる。しかしながら、比較例に係る解析方法では、どのメモリセルが最大の閾値になっているのかを調べることができない。非選択ワード線電圧ＶＵＳＥＬを昇圧させていくとある電圧で全てのメモリセルがオンしてセル電流Ｉｃｅｌｌ＞０となるが、どのメモリセルが最後にオンしたかを検知できないからである。また、図８に示す比較例に係る論理回路においては、ロウアドレスで選択されたワード線には選択ワード線電圧ＶＳＥＬが、その他のワード線には非選択ワード線電圧ＶＵＳＥＬが印加されるので、図１０のように、全ワード線に対して非選択ワード線電圧ＶＵＳＥＬを印加すること自体が困難であった。
【００５２】
以下、図面を参照しながら、過書き込み状態のメモリセルを特定するための本実施例に係る電源構成及び解析方法について具体的に説明する。
【００５３】
図１１は、２値データを記憶可能なメモリセルの閾値分布の設定例を示している。ここで、データ読み出し時に選択ワード線に印加される選択ワード線電圧ＶＳＥＬは、例えば、０Ｖであり、データ読み出し時に非選択ワード線に印加される第１の非選択ワード線電圧ＶＵＳＥＬは、例えば、５Ｖに設定される。更に、本実施例では、過書き込み状態のメモリセルを特定するため、第１の非選択ワード線電圧ＶＵＳＥＬに加えて、第２の非選択ワード線電圧ＶＵＳＥＬＨが、例えば、７Ｖに設定されている。第２の非選択ワード線電圧ＶＵＳＥＬＨは、想定され得る最悪の過書き込みセルの閾値に対して余裕を持った電圧を設定する。
【００５４】
図１２は、本実施例における、１つのワード線に印加する電圧を生成するためのＣＧドライバと呼ばれる回路の構成を示す。高電圧発生回路１６は、例えば、図７で示した比較例に係る回路構成と同様に、３種類の電源、すなわち、選択用電源（ＶＣＧＲＶ）４０、非選択用電源（ＶＲＥＡＤ）４２、リセット用電源（ＶＲＳＴ）４３を有している。選択用電源４０、非選択用電源４２、リセット用電源４３は、比較例における選択用電源３０、非選択用電源３１、リセット用電源３２と同様である。ただし図１２では、非選択用電源（ＶＲＥＡＤ）４２と同様の電源回路である、非選択用電源（ＶＲＥＡＤＫ）４１を新たに設け、この電圧でもワード線を駆動できるようにしている。
【００５５】
制御回路２４は、転送スイッチＳ１０、Ｓ２０、Ｓ３０、Ｓ４０のゲートにそれぞれ印加するゲート信号Ｇ＿ＶＳＥＬ、ゲート信号Ｇ＿ＶＵＳＥＬＨ、ゲート信号Ｇ＿ＶＵＳＥＬ、ゲート信号Ｇ＿ＶＳＳを制御することによって、ワード線ＷＬｎに印加する電圧ＣＧｎを決定する。転送スイッチＳ１０、Ｓ２０、Ｓ３０、Ｓ４０は、例えば、ＣＧドライバに含まれる。
【００５６】
図１３は、例えば、ロウアドレスデコーダ１８が含む、転送スイッチのゲート信号Ｇ＿ＶＳＥＬ、Ｇ＿ＶＵＳＥＬ、Ｇ＿ＶＵＳＥＬＨ、Ｇ＿ＶＳＳを制御するための本実施例に係る論理回路であり、ＣＧドライバ単位で設けられている。本実施例では、比較例に対して、ゲート信号Ｇ＿ＶＵＳＥＬＨと、活性化信号ＡＣＴ＿ＶＵＳＥＬＨを追加し、活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬＨ、ＡＣＴ＿ＶＵＳＥＬの全てが“Ｌ”の場合は、ゲート信号Ｇ＿ＶＳＳ＝“Ｈ”となり、ＣＧドライバにて、ワード線を接地電位ＶＳＳにリセットする。
【００５７】
本実施例に係る論理回路は、ＮＡＮＤ回路６００−１、６００−２、６００−３、６００−４、ＮＯＴ回路７００−１、７００−２、７００−３、７００−４、７００−５、レベルシフタ（Ｌ／Ｓ）８００−１、８００−２、８００−３、ＯＲ回路９００−１を含む。ＮＡＮＤ回路６００−１には、ロウアドレス信号Ａ０、Ａ１が入力される。ロウアドレス信号Ａ０、Ａ１は、比較例と同様に、ＣＧドライバの各々に組み合わせて入力される。
【００５８】
ＮＡＮＤ回路６００−２の第１の入力端には、活性化信号ＡＣＴ＿ＶＳＥＬが、第２の入力端には、ＮＯＴ回路７００−１を介して、ＮＡＮＤ回路６００−１の出力信号が入力される。ＮＡＮＤ回路６００−３の第１の入力端には、ＮＯＴ回路７００−１を介して、ＮＡＮＤ回路６００−１の出力信号が、第２の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬＨが入力される。ＮＡＮＤ回路６００−４の第１の入力端には、ＮＡＮＤ回路６００−１の出力信号が、第２の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬが入力される。ＯＲ回路９００−１の第１の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬが、第２の入力端には、活性化信号ＡＣＴ＿ＶＵＳＥＬＨが、第３の入力端には、活性化信号ＡＣＴ＿ＶＳＥＬが入力される。
【００５９】
活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬ、ＡＣＴ＿ＶＵＳＥＬＨは複数のＣＧドライバに対して共通であり、それぞれ、ゲート電圧Ｇ＿ＶＳＥＬ、Ｇ＿ＶＵＳＥＬ、Ｇ＿ＶＵＳＥＬＨを活性化する信号であり、例えば、制御回路２４から入力される。ＮＯＴ回路７００−５は、ＯＲ回路９００−１の出力信号を反転してゲート信号Ｇ＿ＶＳＳを出力する。活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬ、ＡＣＴ＿ＶＵＳＥＬＨが全て“Ｌ”の場合は、ゲート信号Ｇ＿ＶＳＳ＝“Ｈ”となり、転送スイッチＳ４０がオンする。ＣＧドライバは、リセット用電源43から供給される接地電位ＶＳＳをＣＧｎとして転送し、ワード線ＷＬｎをリセットする。
【００６０】
レベルシフタ８００−１には、ＮＯＴ回路７００−２を介して、ＮＡＮＤ回路６００−２の出力信号が入力される。レベルシフタ８００−１は、ゲート信号Ｇ＿ＶＳＥＬを出力する。レベルシフタ８００−２には、ＮＯＴ回路７００−３を介して、ＮＡＮＤ回路６００−３の出力信号が入力される。レベルシフタ８００−２は、ゲート信号Ｇ＿ＶＵＳＥＬＨを出力する。レベルシフタ８００−３には、ＮＯＴ回路７００−４を介して、ＮＡＮＤ回路６００−４の出力信号が入力される。レベルシフタ８００−３は、ゲート信号Ｇ＿ＶＵＳＥＬを出力する。レベルシフタ８００−１、８００−２、８００−３は、転送スイッチＳ１０、Ｓ２０、Ｓ３０のゲート電圧を、選択ワード線電圧ＶＳＥＬ、第１の非選択ワード線電圧ＶＵＳＥＬ、または第２の非選択ワード線電圧ＶＵＳＥＬＨを十分転送できるだけの高電圧とするための回路である。
【００６１】
上記論理回路によれば、活性化信号ＡＣＴ＿ＶＳＥＬ、ＡＣＴ＿ＶＵＳＥＬ、ＡＣＴ＿ＶＵＳＥＬＨを制御することで、ロウアドレスによって選択されたワード線に対して第２の非選択ワード線電圧ＶＵＳＥＬＨを、それ以外のワード線に対して第１の非選択ワード線電圧ＶＵＳＥＬを印加するように、ＣＧドライバを制御することが可能となる。
【００６２】
（第１の過書き込み状態解析方法）
図１４乃至図１６は、本実施例に係る第１の過書き込み状態解析方法を説明するためのものである。
【００６３】
図１４は、第１の過書き込み状態解析方法を実施する場合における各ワード線の電圧関係を示すものである。第１の過書き込み状態解析方法では、過書き込み状態のメモリセルを特定するため、例えば、解析対象として着目するメモリセル（検査対象メモリセル）ＭＴ０に接続されたワード線（検査対象ワード線）ＷＬ０に第２の非選択ワード線電圧ＶＵＳＥＬＨとして７Ｖを印加し、それ以外のワード線ＷＬ１、ＷＬ２、ＷＬ３に第１の非選択ワード線電圧ＶＵＳＥＬとして５Ｖを印加する。
【００６４】
更に、検査対象メモリセルをＭＴ０から、ＭＴ１、ＭＴ２、ＭＴ３の順に変える、すなわち第２の非選択ワード線電圧ＶＵＳＥＬＨを印加する検査対象ワード線をＷＬ０から、ＷＬ１、ＷＬ２、ＷＬ３の順に変える。このように、第２の非選択ワード線電圧ＶＵＳＥＬＨを印加するワード線を変化させながら、それ以外のワード線には第１の非選択ワード線電圧ＶＵＳＥＬを印加することで、セル電流がＩｃｅｌｌ≒０からＩｃｅｌｌ＞０に変化した時に選択していた検査対象ワード線に接続されるメモリセルが過書き込み状態であることを知ることができる。
【００６５】
図１５は、第１の過書き込み状態解析方法を実施する場合における各信号のレベルを示す波形図である。ここでは、ワード線ＷＬ０を検査対象とするため、ロウアドレスとしてＡ０＝“Ｌ”、Ａ１＝“Ｌ”が入力される。また、選択電圧ＶＳＥＬ＝３Ｖ、第１の非選択ワード線電圧ＶＵＳＥＬ＝５Ｖ、第２の非選択ワード線電圧ＶＵＳＥＬＨ＝７Ｖに設定する。選択電圧ＶＳＥＬは不使用であるため、活性化信号ＡＣＴ＿ＶＳＥＬ＝“Ｌ”とする。選択用電源４０は不使用であるため、発生させる電圧は任意であるが、例えば３Ｖとする。
【００６６】
活性化信号ＡＣＴ＿ＶＵＳＥＬ＝“Ｈ”、活性化信号ＡＣＴ＿ＶＵＳＥＬＨ＝“Ｈ”であるため、ロウアドレスで選択された検査対象ワード線ＷＬ０には、非選択用電源４１から、第２の非選択電圧ＶＵＳＥＬＨとして７Ｖが印加され、それ以外のワード線ＷＬ１、ＷＬ２、ＷＬ３には、非選択用電源４２から、第１の非選択用電源ＶＵＳＥＬとして５Ｖが印加される。
【００６７】
図１６は、第１の過書き込み状態解析方法を示すフローチャートである。図１６に示す各ステップは、ＮＡＮＤ型フラッシュメモリ１００に接続された外部テスタからテストコマンド及びアドレスを入力することで実施しても良いし、ＮＡＮＤ型フラッシュメモリ１００に備えられた図示せぬＢＩＳＴ（Built In Self Test）回路の指示に従い、制御回路２４が実施しても良い。ここでは仮に、制御回路２４が第１の過書き込み状態解析方法を実施するとして説明する。
【００６８】
制御回路２４は、検査対象メモリセルの番号ｎをｎ＝０に初期化する。（ステップＳ１００）。
【００６９】
制御回路２４は、検査対象メモリセルをＭＴｎに設定する。（ステップＳ１０１）。
【００７０】
制御回路２４は、ＣＧドライバを制御し、検査対象メモリセルＭＴｎに第２の非選択ワード線電圧ＶＵＳＥＬHを印加し、それ以外のメモリセルに第１の非選択ワード線電圧ＶＵＳＥＬを印加する（ステップＳ１０２）。
【００７１】
制御回路２４は、センスアンプ２２によって、ビット線ＢＬに流れるセル電流Ｉｃｅｌｌ＞０であるか否かを判定する（ステップＳ１０３）。
【００７２】
制御回路２４は、ステップＳ１０３でセル電流Ｉｃｅｌｌ＞０と判定された場合は、現在選択されている検査対象メモリセルＭＴｎが過書き込み状態のメモリセルであると特定し、解析を終了する（ステップＳ１０４）。
【００７３】
一方、ステップＳ１０３でセル電流Ｉｃｅｌｌ＞０でないと判定された場合は、制御回路２４は、検査対象メモリセルＭＴｎがＮＡＮＤストリング内の最後のメモリセルＭＴｑであるか否か、すなわち、ｎ＝ｑであるか否かを判定する（ステップＳ１０５）。
【００７４】
ステップＳ１０５で最後のメモリセルではないと判定された場合は、制御回路２４は、ｎ＝ｎ＋１とし、検査対象メモリセルを次のメモリセルに変える（ステップＳ１０６）。
【００７５】
一方、ステップＳ１０５で最後のメモリセルであると判定された場合は、制御回路２４は、ＮＡＮＤストリング内に過書き込み状態のメモリセルが特定できないと判断し、解析を終了する。なおこの場合、図示しないが、第１の非選択ワード線電圧ＶＵＳＥＬ、第２の非選択ワード線電圧ＶＵＳＥＬＨの設定をより高い電圧として、同様のステップを再試行しても良い。
【００７６】
以上述べたように、第１の過書き込み状態解析方法によれば、非選択のワード線に印加する電圧を生成するための電源が複数設けられることにより、過書き込み状態のメモリセルトランジスタを容易に特定することが可能である。
【００７７】
（第２の過書き込み状態解析方法）
図１７乃至図１９は、本実施例に係る第２の過書き込み状態解析方法を説明するためのものである。第１の過書き込み測定方法では、ＮＡＮＤストリング中に、過書き込み状態のメモリセルが１つまでの場合にのみ適用可能であるが、第２の過書き込み状態解析方法では、その様な制限がないことを特徴とする。
【００７８】
図１７は、第２の過書き込み状態解析方法を実施する場合における各ワード線の電圧関係を示すものである。第２の過書き込み状態解析方法は、第１の過書き込み状態解析方法を改良したもので、例えば、解析対象として着目するメモリセル（検査対象メモリセル）ＭＴ０に接続されたワード線（検査対象ワード線）ＷＬ０の電圧を第２の非選択ワード線電圧ＶＵＳＥＬＨとして徐々に昇圧し、それ以外のワード線ＷＬ１、ＷＬ２、ＷＬ３に第１の非選択ワード線電圧ＶＵＳＥＬとして７Ｖを印加する。
【００７９】
ここで、第２の過書き込み状態解析方法を実施する場合には、第１の非選択ワード線電圧ＶＵＳＥＬを、想定され得る最悪の過書き込みセルの閾値に対して余裕を持った電圧に設定する。このように検査対象ワード線以外のワード線に印加する電圧を高く設定することで、過書き込み状態のメモリセルが複数あっても、その閾値が第１の非選択ワード線電圧ＶＵＳＥＬ以下であれば良く、必要に応じて、第１の非選択ワード線電圧ＶＵＳＥＬを上げることもできる。
【００８０】
図１８は、第２の過書き込み状態解析方法を実施する場合における各信号のレベルを示す波形図である。ここでは、ワード線ＷＬ０を検査対象とするため、ロウアドレスとしてＡ０＝“Ｌ”、Ａ１＝“Ｌ”が入力される。また、選択電圧ＶＳＥＬ＝３Ｖ、第１の非選択ワード線電圧ＶＵＳＥＬ＝７Ｖ、第２の非選択ワード線電圧ＶＵＳＥＬＨ＝７Ｖに設定する。選択電圧ＶＳＥＬは不使用であるため、活性化信号ＡＣＴ＿ＶＳＥＬ＝“Ｌ”とする。選択用電源４０は不使用であるため、発生させる電圧は任意であるが、例えば３Ｖとする。
【００８１】
活性化信号ＡＣＴ＿ＶＵＳＥＬ＝“Ｈ”、活性化信号ＡＣＴ＿ＶＵＳＥＬＨ＝“Ｈ”であるため、ロウアドレスで選択された検査対象ワード線ＷＬ０には、非選択用電源４１から、第２の非選択電圧ＶＵＳＥＬＨが印加され、それ以外のワード線ＷＬ１、ＷＬ２、ＷＬ３には、非選択用電源４２から、第１の非選択用電源ＶＵＳＥＬとして７Ｖが印加される。非選択用電源４１は、例えば、３〜８Ｖ程度の電圧を発生させることが可能であるため、制御回路２４は、この設定範囲内で、第２の非選択電圧ＶＵＳＥＬＨを例えば０〜７Ｖまで、可変刻み間隔毎に昇圧させる。
【００８２】
図１９は、第２の過書き込み状態解析方法を示すフローチャートである。
【００８３】
制御回路２４は、検査対象メモリセルの番号ｎをｎ＝０に初期化する。（ステップＳ２００）。
【００８４】
制御回路２４は、検査対象メモリセルをＭＴｎに設定する。（ステップＳ２０１）。
【００８５】
制御回路２４は、ＣＧドライバを制御し、検査対象メモリセルＭＴｎに第２の非選択ワード線電圧ＶＵＳＥＬＨを印加し、これを０Ｖから７Ｖまで上昇させる。それ以外のメモリセルに第１の非選択ワード線電圧ＶＵＳＥＬとして７Ｖを印加する（ステップＳ２０２）。
【００８６】
制御回路２４は、センスアンプ２２によって、ビット線ＢＬに流れるセル電流Ｉｃｅｌｌ＞０を検知する。（ステップＳ２０３）。
【００８７】
制御回路２４は、ステップＳ２０３でセル電流Ｉｃｅｌｌ＞０と検知したとき、現在選択されている検査対象メモリセルＭＴｎの閾値を、その時点のＶＵＳＥＬＨの設定値として所定の記憶領域に格納する。または、検査対象メモリセルＭＴｎの閾値を、外部テスタに出力する（ステップＳ２０４）。
【００８８】
ステップＳ２０３でセル電流Ｉｃｅｌｌ＞０にならない場合、または、ステップＳ２０４で、メモリセルＭＴｎの閾値の登録が終了した場合、制御回路２４は、検査対象メモリセルＭＴｎがＮＡＮＤストリング内の最後のメモリセルＭＴｑであるか否か、すなわち、ｎ＝ｑであるか否かを判定する（ステップＳ２０５）。
【００８９】
ステップＳ２０５で最後のメモリセルではないと判定された場合は、制御回路２４は、ｎ＝ｎ＋１とし、検査対象メモリセルを次のメモリセルに変える（ステップＳ２０６）。一方、ステップＳ２０５で最後のメモリセルであると判定された場合は、制御回路２４は解析を終了する。
【００９０】
以上述べたように、第２の過書き込み状態解析方法によれば、非選択のワード線に印加する電圧を生成するための電源が複数設けられることにより、各メモリセルの過書き込み有無の状態に関わらず、各メモリセルトランジスタの閾値を測定することができるため、過書き込み状態のメモリセルトランジスタを容易に特定することが可能である。また、ＮＡＮＤストリング中に過書き込み状態のメモリセルが２つ以上存在する場合であっても特定が可能である。
【００９１】
なお、本実施例では、非選択のワード線に印加する電圧を生成するための電源を新たに設けるとしたが、ＮＡＮＤ型フラッシュメモリ内部に予め複数の非選択ワード線用電源が設けられている場合は、これを利用しても良い。この場合、ＣＧドライバに含まれる転送スイッチのゲート信号を制御するための論理回路を修正することで本実施例に係る第１及び第２の過書き込み状態解析方法を実施することが可能である。
【００９２】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００９３】
１００    ＮＡＮＤ型フラッシュメモリ
１０    入出力コントロール回路
１１    動作ロジックコントロール回路
１２    レディ／ビジー制御回路
１３    ステータスレジスタ
１４    アドレスレジスタ
１５    コマンドレジスタ
１６    高電圧発生回路
１７    ロウアドレスバッファ
１８    ロウアドレスデコーダ
１９    カラムアドレスバッファ
２０    カラムアドレスデコーダ
２１    データレジスタ
２２    センスアンプ
２３    メモリセルアレイ
２４    制御回路
ＷＬ    ワード線
ＢＬ    ビット線
ＳＧＳ、ＳＧＤ    選択ゲート線
ＳＬ    ソース線
３０、４０    選択用電源
３１、４１、４２    非選択用電源
３２、４３    リセット用電源
Ｓ１、Ｓ２、Ｓ３、Ｓ１０、Ｓ２０、Ｓ３０、Ｓ４０    転送スイッチ
２００−１、２、３、６００−１、２、３、４    ＮＡＮＤ回路
３００−１、２、３、４、７００−１、２、３、４、５    ＮＯＴ回路
４００−１、２、８００−１、２、３    レベルシフタ
５００−１、９００−１    ＯＲ回路
【図１】
2011222085.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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