(57)【要約】【課題】回路サイズを抑えつつ、出力段に内蔵されるトランジスタに対して十分なゲート電圧を印加できる共通電極駆動回路及び同回路を用いた液晶表示装置を提供すること。【解決手段】出力段トランジスタＴ３のゲートにその一方電極が接続される保持容量Ｃ１と、互いに重複しないハイ期間がこの順で順に到来する第１、第２及び第３ゲート信号Ｇｎ−２，Ｇｎ−１，Ｇｎのうち、前記第１ゲート信号Ｇｎ−２に応じて保持容量Ｃ１を放電させる放電回路（Ｔ５，Ｔ６）と、前記第２ゲート信号Ｇｎ−１に応じて保持容量Ｃ１を充電する充電回路（Ｔ１，Ｔ２，Ｔ７）と、保持容量Ｃ１の前記他方電極と昇圧用電源ＶＧＨとの間に設けられ、前記第３ゲート信号Ｇｎに応じてオン／オフされる昇圧用トランジスタＴ１３と、前記ブート用ストラップトランジスタＴ１３のゲート電圧を保持するとともに前記第１又は第２ゲート信号に応じて放電される保持容量Ｃ１１と、を含む昇圧回路と、を含む。【選択図】図３
2011039144.tif 000002
【特許請求の範囲】
【請求項１】
共通電極に対してハイ電圧及びロー電圧を交互に印加し、前記共通電極と画素電極との間に掛ける電界の方向を定期的に反転させる共通電極駆動回路において、
前記共通電極と基準電圧源との間に設けられる出力段トランジスタと、
前記出力段トランジスタのゲートにその一方電極が接続される第１保持容量と、
互いに重複しないハイ期間がこの順で順に到来する第１、第２及び第３ゲート信号のうち、前記第１ゲート信号に応じて前記第１保持容量を放電させる放電回路と、
前記第２ゲート信号に応じて前記第１保持容量を充電する充電回路と、
前記第１保持容量の前記他方電極と昇圧用電源との間に設けられ、前記第３ゲート信号に応じてオン／オフされる昇圧用トランジスタと、前記ブート用ストラップトランジスタのゲート電圧を保持するとともに前記第１又は第２ゲート信号に応じて放電される第２保持容量と、を含む昇圧回路と、
を含むことを特徴とする共通電極駆動回路。
【請求項２】
請求項１に記載の共通電極駆動回路において、
前記第２保持容量の一方電極は、前記昇圧用トランジスタのゲート、及び第３ゲート信号が入力される整流手段に接続され、他方電極はドレインが基準電圧に接続されるスイッチングトランジスタのソースに接続される、
ことを特徴とする共通電極駆動回路。
【請求項３】
請求項１に記載の共通電極駆動回路において、
前記第２保持容量の一方電極は、前記昇圧用トランジスタのゲート、第３ゲート信号が入力される整流手段、及び前記第１又は第２ゲート信号に応じてオン／オフされるとともに、ドレインが基準電圧に接続されるスイッチングトランジスタのソースに接続され、他方電極は前記昇圧用トランジスタのドレインに接続される、
ことを特徴とする共通電極駆動回路。
【請求項４】
請求項３に記載の共通電極駆動回路において、
前記第２保持容量の前記一方電極と前記スイッチングトランジスタのドレインとの間には、オン電圧を供給する電源にそのゲートが接続されたバッファトランジスタが設けられる、
ことを特徴とする共通電極駆動回路。
【請求項５】
共通電極に対してハイ電圧及びロー電圧を交互に印加し、前記共通電極と画素電極との間に掛ける電界の方向を定期的に反転させる共通電極駆動回路において、
前記共通電極とハイ側基準電圧源との間に設けられるハイ側出力段トランジスタと、
前記共通電極とロー側基準電圧源との間に設けられるロー側出力段トランジスタと、
前記ハイ側出力段トランジスタのゲートにその一方電極が接続されるハイ側第１保持容量と、
前記ロー側出力段トランジスタのゲートにその一方電極が接続されるロー側第１保持容量と、
互いに重複しないハイ期間がこの順で順に到来する第１、第２及び第３ゲート信号のうち、前記第１ゲート信号に応じて前記ハイ側第１保持容量を放電させるハイ側放電回路と、
前記第１ゲート信号に応じて前記ロー側第１保持容量を放電させるロー側放電回路と、
前記第２ゲート信号に応じて前記ハイ側第１保持容量を充電するハイ側充電回路と、
前記第２ゲート信号に応じて前記ロー側第１保持容量を充電するロー側充電回路と、
前記ハイ側第１保持容量の前記他方電極並びに前記ロー側第１保持容量の前記他方電極と昇圧用電源との間に設けられ、前記第３ゲート信号に応じてオン／オフされる昇圧用トランジスタと、前記ブート用ストラップトランジスタのゲート電圧を保持するとともに前記第１又は第２ゲート信号に応じて放電される第２保持容量と、を含む昇圧回路と、
を含むことを特徴とする共通電極駆動回路。
【請求項６】
請求項１乃至５のいずれかに記載の共通電極駆動回路を備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は共通電極駆動回路及びそれを用いた液晶表示装置に関し、特に、液晶表示装置の共通電極にハイ電圧及びロー電圧を交互に印加する回路に関する。
【背景技術】
【０００２】
液晶表示装置では、共通電極と画素電極との間に電界が掛けられ、この電界により液晶分子の配向が制御される。液晶に対して長時間にわたり同じ方向の電界が印加されると残像現象が起こり、結果として液晶の寿命が縮まってしまう。そこで、共通電極に対して高電圧及び低電圧を交互に印加し、これにより液晶に掛ける電界方向を定期的に反転させる、いわゆるコモン反転法が採用されることがある。
【０００３】
共通電極に上述のような高電圧及び低電圧を交互に供給する共通電極駆動回路としては、出力段にＣＭＯＳトランジスタを用いるものが知られているが、ＣＭＯＳトランジスタは複雑な製造プロセスを要求するという難がある。そこで、下記特許文献１及び２では、単チャネルトランジスタを用いた共通電極駆動回路が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７６５４１号公報
【特許文献２】特開平９−２４６９３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、液晶表示装置の各画素領域に設けられる画素トランジスタを低温ポリシリコンで構成すると解像度や透過率の向上を図ることができ、また、共通電極駆動回路に用いる半導体として低温ポリシリコンを採用すると、ガラス基板の額縁領域に同回路を形成することが可能となることから、現在、低温ポリシリコンを利用した液晶表示装置の開発が進められている。低温ポリシリコンでは、その製造過程において結晶構造を多結晶質に変化させるためにレーザアニールが行われるが、低温ポリシリコンのスループットを高めるためには、レーザアニールのショット数を低減できるようにすることが好ましい。しかしながら、レーザアニールのショット数を低減すると、共通電極駆動回路の出力段に内蔵されるトランジスタの駆動能力が低下し、表示品質に悪影響を与えるという問題がある。
【０００６】
この点、上記特許文献１に記載の回路では、コンデンサとトランジスタスイッチを含む昇圧回路（図１０参照）で、より高いゲート電圧を発生させている。しかしながら、高いゲート電圧を維持するために容量を多用しなければならず、回路サイズが増大するという問題がある。また、上記特許文献２に記載の回路では、差動入力を必要とするために、やはり回路サイズが大きくなるという問題がある。
【０００７】
本発明は上記課題に鑑みてなされたものであって、その目的は、回路サイズを抑えつつ、出力段に内蔵されるトランジスタに対して十分なゲート電圧を印加できる共通電極駆動回路及び同回路を用いた液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る共通電極駆動回路は、共通電極に対してハイ電圧及びロー電圧を交互に印加し、前記共通電極と画素電極との間に掛ける電界の方向を定期的に反転させる共通電極駆動回路において、前記共通電極と基準電圧源との間に設けられる出力段トランジスタと、前記出力段トランジスタのゲートにその一方電極が接続される第１保持容量と、互いに重複しないハイ期間がこの順で順に到来する第１、第２及び第３ゲート信号のうち、前記第１ゲート信号に応じて前記第１保持容量を放電させる放電回路と、前記第２ゲート信号に応じて前記第１保持容量を充電する充電回路と、前記第１保持容量の前記他方電極と昇圧用電源との間に設けられ、前記第３ゲート信号に応じてオン／オフされる昇圧用トランジスタと、前記ブート用ストラップトランジスタのゲート電圧を保持するとともに前記第１又は第２ゲート信号に応じて放電される第２保持容量と、を含む昇圧回路と、を含むことを特徴とする。
【０００９】
また、本発明の一態様においては、前記第２保持容量の一方電極は、前記昇圧用トランジスタのゲート、及び第３ゲート信号が入力される整流手段に接続され、他方電極はドレインが基準電圧に接続されるスイッチングトランジスタのソースに接続されてよい。
【００１０】
また、本発明の一態様においては、前記第２保持容量の一方電極は、前記昇圧用トランジスタのゲート、第３ゲート信号が入力される整流手段、及び前記第１又は第２ゲート信号に応じてオン／オフされるとともに、ドレインが基準電圧に接続されるスイッチングトランジスタのソースに接続され、他方電極は前記昇圧用トランジスタのドレインに接続されてよい。前記第２保持容量の前記一方電極と前記スイッチングトランジスタのドレインとの間には、オン電圧を供給する電源にそのゲートが接続されたバッファトランジスタが設けられてよい。
【００１１】
また、本発明に係る共通電極駆動回路は、共通電極に対してハイ電圧及びロー電圧を交互に印加し、前記共通電極と画素電極との間に掛ける電界の方向を定期的に反転させる共通電極駆動回路において、前記共通電極とハイ側基準電圧源との間に設けられるハイ側出力段トランジスタと、前記共通電極とロー側基準電圧源との間に設けられるロー側出力段トランジスタと、前記ハイ側出力段トランジスタのゲートにその一方電極が接続されるハイ側第１保持容量と、前記ロー側出力段トランジスタのゲートにその一方電極が接続されるロー側第１保持容量と、互いに重複しないハイ期間がこの順で順に到来する第１、第２及び第３ゲート信号のうち、前記第１ゲート信号に応じて前記ハイ側第１保持容量を放電させるハイ側放電回路と、前記第１ゲート信号に応じて前記ロー側第１保持容量を放電させるロー側放電回路と、前記第２ゲート信号に応じて前記ハイ側第１保持容量を充電するハイ側充電回路と、前記第２ゲート信号に応じて前記ロー側第１保持容量を充電するロー側充電回路と、前記ハイ側第１保持容量の前記他方電極並びに前記ロー側第１保持容量の前記他方電極と昇圧用電源との間に設けられ、前記第３ゲート信号に応じてオン／オフされる昇圧用トランジスタと、前記ブート用ストラップトランジスタのゲート電圧を保持するとともに前記第１又は第２ゲート信号に応じて放電される第２保持容量と、を含む昇圧回路と、を含むことを特徴とする。
【００１２】
また、本発明に係る液晶表示装置は、上記いずれかの共通電極駆動回路を備える液晶表示装置である。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る液晶表示装置の全体回路図である。
【図２】本発明の実施形態に係る液晶表示装置の動作タイミング図である。
【図３】本発明の実施形態に係る共通電極駆動回路の部分回路図である。
【図４】変形例に係る共通電極駆動回路の部分回路図である。
【図５】変形例に係る共通電極駆動回路の部分回路図である。
【図６】変形例に係る共通電極駆動回路の部分回路図である。
【図７】変形例に係る共通電極駆動回路の部分回路図である。
【図８】共通電極駆動回路の参考部分回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面に基づき詳細に説明する。
【００１５】
図１は、本発明の実施形態に係る液晶表示装置の全体回路図である。同図に示すように、この液晶表示装置は、いわゆるＩＰＳ（In Plane Switching）方式を採用するアクティブマトリクス型液晶表示装置であり、液晶を介して互いに対向配置される一対のガラス基板のうち一方に、Ｘ方向（図中左右方向）に延びるＮ本のゲート線ＧＬ１〜ＧＬＮ、Ｎ本のコモン線ＣＬ１〜ＣＬＮが設けられ、Ｘ方向とは垂直なＹ方向（図中上下方向）に延びるＭ本のドレイン線（ＤＬ１〜ＤＬＭ）が設けられる。
【００１６】
ゲート線ＧＬｎとドレイン線ＤＬｍで囲まれた領域が画素領域Ｐｎｍであり、画素領域Ｐｎｍには、薄膜トランジスタＴｒｎｍ、画素電極ＴＰｎｍ、共通電極ＴＣｎｍが設けられる。薄膜トランジスタＴｒｎｍのドレインはドレイン線ＤＬｎに接続され、ゲートはゲート線ＧＬｍに接続され、ソースは画素電極ＴＰｎｍに接続されている。また、画素電極ＴＰｎｍと離間して共通電極ＴＣｎｍが設けられており、この共通電極ＴＣｎｍはコモン線ＣＬｍに接続されている。
【００１７】
液晶表示装置は、左右額縁部に共通電極駆動回路３００Ｌ，３００Ｒが設けられており、これら共通電極駆動回路３００Ｌ，３００Ｒにより、互いに平行に左右方向に延伸するコモン線ＣＬ１〜ＣＬＭが左右両端から駆動される。左右額縁部にはゲート駆動回路２００Ｌ，２００Ｒも設けられており、これらのゲート駆動回路２００Ｌ，２０Ｒにより、互いに平行に左右方向に延伸するゲート線ＧＬ１〜ＧＬＭが左右両端から駆動される。さらに、液晶表示装置の下額縁部にはドレイン駆動回路４００が設けられており、同ドレイン駆動回路４００により、互いに平行に上下方向に延伸するドレイン線ＤＬ１〜ＤＬＮが下端から駆動される。
【００１８】
なお、本実施形態に係る液晶表示装置に用いられるトランジスタは、いずれも低温ポリシリコンにより構成されており、ゲート駆動回路２００Ｌ，２００Ｒ、共通電極駆動回路３００Ｌ，３００Ｒ、ドレイン駆動回路４００は、ガラス基板の額縁領域に形成される。
【００１９】
図２は、図１に示す液晶表示装置の動作タイミング図である。同図では、画素書き込みの極性がライン毎に反転するライン毎反転駆動の例を示している。ゲート線ＧＬ１に印加されるゲート信号Ｇ１はフレーム期間Ｔｆの周期で変化する信号であり、フレーム期間Ｔｆに含まれる１番目の水平期間Ｔｗｇにおいてハイ状態をとり、それ以外の（Ｍ−１）×Ｔｗｇの期間においてロー状態をとる。同様に、ゲート線ＧＬｍに印加されるゲート信号Ｇｍもフレーム期間Ｔｆの周期で変化する信号であり、フレーム期間Ｔｆに含まれるｍ番目の水平期間Ｔｗｇにおいてハイ状態をとり、それ以外の（Ｍ−１）×Ｔｗｇの期間においてロー状態をとる。つまり、ゲート信号Ｇ１〜ＧＭは、順番に水平期間Ｔｗｇにわたりハイ状態をとる信号である。
【００２０】
コモン線ＣＬ１に印加されるコモン信号Ｃ１は２×Ｔｆの周期で変化する信号であり、対応するゲート信号Ｇ１の立ち上がりタイミングで電圧レベルが反転する。同様に、コモン線ＣＬｍに印加されるコモン信号Ｃｍも２×Ｔｆの周期で変化する信号であり、対応するゲート信号Ｇｍの立ち上がりタイミングで電圧レベルが反転する。なお、同じフレーム期間Ｔｆにおいて、奇数番目のコモン線ＣＬ１，Ｃｌ３，・・・に印加されるコモン信号Ｃ１，Ｃ３，・・・と、偶数番目のコモン線ＣＬ２，ＣＬ４，・・・に印加されるコモン信号Ｃ２，Ｃ４，・・・とは、電圧レベルが反転する向きが反対となる。つまり、あるフレーム期間Ｔｆにおいて、コモン信号Ｃ１，Ｃ３，・・・が高電圧から低電圧に変化する場合、コモン信号Ｃ２，Ｃ４，・・・は低電圧から高電圧に変化する。逆に、コモン信号Ｃ１，Ｃ３，・・・が低電圧から高電圧に変化する場合、コモン信号Ｃ２，Ｃ４，・・・は高電圧から低電圧に変化する。
【００２１】
ドレイン信号Ｄｎは、映像データに基づいて生成され、画素領域Ｐｎ１〜ＰｎＭにそれぞれ設けられる画素電極ＴＰｎ１〜ＴＰｎＭに印加される電圧に対応する。このドレイン信号Ｄｎは、画素領域Ｐｎ１〜ＰｎＭに表示させるべき映像データに応じて水平期間Ｔｗｇ毎に変化する。また、ドレイン信号Ｄｎは、各画素領域Ｐｎ１〜ＰｎＭに対応するコモン信号Ｃ１〜ＣＭの大きさを基準として生成されており、画素領域Ｐｎｍに生じる電界は、映像データに応じた大きさを有し、且つフレーム期間Ｔｆ毎に極性が反転する。また、画素領域Ｐｎｍに生じる電界の極性は、上下左右に隣接する画素領域に生じる電界の極性と反対となる。
【００２２】
ここで、コモン信号Ｃ１〜ＣＭを生成する共通電極駆動回路３００Ｌ，３００Ｒの具体的構成について説明する。図３は、本発明の実施形態に係る共通電極駆動回路３００Ｌ，３００Ｒの部分回路図である。共通電極駆動回路３００Ｌ及び３００Ｒは同一の回路構成を有しており、コモン信号Ｃ１〜ＣＭをそれぞれ出力する複数の回路部分から構成されている。図３には、共通電極駆動回路３００Ｌ，３００Ｒのうち、コモン信号Ｃｎを出力する回路部分が示されている。また、図４は、連続する２×Ｔｆ期間における、図３に示される回路の動作タイミング図である。
【００２３】
図３に示すように、コモン信号Ｃｎを出力する出力段には交互に駆動される薄膜トランジスタＴ３及びＴ３ｂが並列に設けられており、これら薄膜トランジスタＴ３及びＴ３ｂのドレインにコモン線ＣＬｎが接続されている。薄膜トランジスタＴ３のソースはコモン信号Ｃ１〜Ｃｍの高電圧（基準高電圧）を供給する高電圧ＶＣＯＭＨに接続されており、薄膜トランジスタＴ３ｂはコモン信号Ｃ１〜Ｃｍの低電圧（基準高電圧）を供給する低電圧ＶＣＯＭＬに接続されている。薄膜トランジスタＴ３のゲートは保持容量Ｃ１の一方電極が接続されており、薄膜トランジスタＴ３Ｂのゲートは保持容量Ｃ１ｂの一方電極が接続されている。
【００２４】
保持容量Ｃ１の他方電極は薄膜トランジスタＴ５のソースに接続されており、該薄膜トランジスタＴ５のドレインは基準低電圧を供給する基準低電圧ＶＣＯＭＬに接続されている。薄膜トランジスタＴ５のゲートはゲート信号Ｇｎ−２を供給するゲート線ＧＬｎ−２に接続されている。また、保持容量Ｃ１の一方電極は薄膜トランジスタＴ６のソースに接続されており、該薄膜トランジスタＴ６のドレインも基準低電圧を供給する基準低電圧ＶＣＯＭＬに接続されている。薄膜トランジスタＴ６のゲートもゲート線ＧＬｎ−２に接続されており、薄膜トランジスタＴ５，Ｔ６は、ゲート信号Ｇｎ−２のハイ期間に保持容量Ｃ１を放電させる放電回路を構成している。すなわち、図４に示すように、ゲート信号Ｇｎ−２のハイ期間において、保持容量Ｃ１の両電極の電圧Ｖａ，Ｖｂは基準低電圧ＶＧＬになる。
【００２５】
同様に、保持容量Ｃ１ｂの他方電極は薄膜トランジスタＴ５ｂのソースに接続されており、該薄膜トランジスタＴ５ｂのドレインは基準低電圧を供給する基準低電圧ＶＣＯＭＬに接続されている。薄膜トランジスタＴ５ｂのゲートはゲート信号Ｇｎ−２を供給するゲート線ＧＬｎ−２に接続されている。また、保持容量Ｃ１ｂの一方電極は薄膜トランジスタＴ６ｂのソースに接続されており、該薄膜トランジスタＴ６ｂのドレインも基準低電圧を供給する基準低電圧ＶＣＯＭＬに接続されている。薄膜トランジスタＴ６ｂのゲートもゲート線ＧＬｎ−２に接続されており、薄膜トランジスタＴ５ｂ，Ｔ６ｂは、ゲート信号Ｇｎ−２のハイ期間に応じて保持容量Ｃ１ｂを放電させる放電回路を構成している。すなわち、図４に示すように、ゲート信号Ｇｎ−２のハイ期間において、保持容量Ｃ１ｂの両電極の電圧Ｖｃ，Ｖｄは基準低電圧ＶＧＬになる。
【００２６】
保持容量Ｃ１の他方電極は薄膜トランジスタＴ７のソースにも接続されており、該薄膜トランジスタＴ７のドレインは基準低電圧ＶＣＯＭＬに接続されている。また、薄膜トランジスタＴ７のゲートはゲート線ＧＬｎ−１に接続されている。保持容量Ｃ１の一方電極はダイオード接続された薄膜トランジスタＴ２のドレイン（カソード側）に接続されており、薄膜トランジスタＴ２のソース（アノード側）には薄膜トランジスタＴ１のドレインが接続されている。薄膜トランジスタＴ１のソースには、水平期間Ｔｗｇ毎に交互にハイ状態となる交流化信号Ｍ及び反転交流化信号ＭＢのうち、交流化信号Ｍが供給されており、ゲートは、ゲート線ＧＬｎ−１に接続されている。これにより、ゲート信号Ｇｎ−１のハイ期間に、交流化信号Ｍがハイ状態であれば、交流化信号Ｍのハイ電圧に応じた電圧が保持容量Ｃ１の一方電極に、基準低電圧ＶＣＯＭＬに応じた電圧が他方電極に、それぞれ印加される。こうして、トランジスタＴ１，Ｔ２，Ｔ７は、２×Ｔｆ毎に、ゲート信号Ｇｎ−１のハイ期間に保持容量Ｃ１を充電する充電回路として機能する。すなわち、図４に示すように、ゲート信号Ｇｎ−１がハイ期間であり、且つ交流化信号Ｍがハイ期間であれば、保持容量Ｃ１の一方電極はＶａ１（＝ＶＧＨ−２Ｖｔｈ）にまで高くなる。このとき、他方電極は基準低電圧ＶＣＯＭＬに維持される。
【００２７】
同様に、保持容量Ｃ１ｂの他方電極は薄膜トランジスタＴ７ｂのソースに接続されており、該薄膜トランジスタＴ７ｂのドレインは基準低電圧ＶＣＯＭＬに接続されている。また、薄膜トランジスタＴ７ｂのゲートはゲート線ＧＬｎ−１に接続されている。保持容量Ｃ１ｂの一方電極はダイオード接続された薄膜トランジスタＴ２ｂのドレイン（カソード側）に接続されており、薄膜トランジスタＴ２ｂのソース（アノード側）には薄膜トランジスタＴ１ｂのドレインが接続されている。薄膜トランジスタＴ１ｂのソースには、交流化信号ＭＢが供給されており、ゲートは、ゲート線ＧＬｎ−１に接続されている。これにより、ゲート信号Ｇｎ−１のハイ期間に、反転交流化信号ＭＢがハイ状態であれば、反転交流化信号ＭＢのハイ電圧に応じた電圧が保持容量Ｃ１ｂの一方電極に、基準低電圧ＶＣＯＭＬに応じた電圧が他方電極に、それぞれ印加される。こうして、トランジスタＴ１ｂ，Ｔ２ｂ，Ｔ７ｂは、２×Ｔｆ毎に、ゲート信号Ｇｎ−１のハイ期間に保持容量Ｃ１ｂを充電する充電回路として機能する。すなわち、図４に示すように、ゲート信号Ｇｎ−１がハイ期間であり、且つ反転交流化信号ＭＢがハイ期間であれば、保持容量Ｃ１ｂの一方電極はＶａ１にまで高くなる。このとき、他方電極は基準低電圧ＶＣＯＭＬに維持される。
【００２８】
保持容量Ｃ１の他方電極は薄膜トランジスタＴ４のドレインに接続されており、該薄膜トランジスタＴ４のゲートは保持容量Ｃ１の一方電極に接続されている。これにより、保持容量Ｃ１が充電されている間、薄膜トランジスタＴ４はオン状態となる。薄膜トランジスタＴ４のソースは、トランジスタＴ１１，Ｔ１２，Ｔ１３，保持容量Ｃ１１から構成される昇圧回路に接続されている。同様に、保持容量Ｃ１ｂの他方電極は薄膜トランジスタＴ４ｂのドレインに接続されており、該薄膜トランジスタＴ４ｂのゲートは保持容量Ｃ１ｂの一方電極に接続されている。これにより、保持容量Ｃ１ｂが充電されている間、薄膜トランジスタＴ４ｂはオン状態となる。薄膜トランジスタＴ４ｂのソースも昇圧回路に接続されている。
【００２９】
上記昇圧回路は、ソースに基準高電圧ＶＧＨが印加されるとともに、ドレインが薄膜トランジスタＴ４のソースに接続される薄膜トランジスタＣ１３を中心に構成されている。薄膜トランジスタＣ１３は、基準高電圧ＶＧＨに応じた電圧を保持容量Ｃ１の他方電極に印加するバッファとして機能する。薄膜トランジスタＴ１３のゲートには、保持容量Ｃ１１の一方電極が接続され、該保持容量Ｃ１１の他方電極には基準低電圧ＶＧＬが印加される。これにより、保持容量Ｃ１１は薄膜トランジスタＴ１３のゲート電圧を保持する機能を有する。後述するように保持容量Ｃ１１からは電流漏れが生じにくく、それ故に保持容量Ｃ１１の容量値は、薄膜トランジスタＴ３，Ｔ３ｂのゲート容量の半分以下でよい。
【００３０】
保持容量Ｃ１１の一方電極、すなわち薄膜トランジスタＴ１３のゲート側の電極は、薄膜トランジスタＴ１２のソースに接続されており、該薄膜トランジスタＴ１２のドレインには基準低電圧ＶＧＬが印加されている。また、薄膜トランジスタＴ１２のゲートはゲート線ＧＬｎ−２に接続されている。これにより、図４に示すように、ゲート信号Ｇｎ−２のハイ期間に保持容量Ｃ１１が放電されて、保持容量Ｃ１１の一方電極の電圧Ｖｆが基準低電圧ＶＧＬとなり、ゲート信号Ｇｎのハイ期間に保持容量Ｃ１が充電され、電圧ＶｆがＶｆ１（＝ＶＧＨ−Ｖｔｈ）まで上昇する。そして、保持容量Ｃ１１が充電されてから放電されるまでの間、薄膜トランジスタＴ１３はオン状態となる。
【００３１】
上述のように、２×Ｔｆ毎に、保持容量Ｃ１はゲート信号Ｇｎ−１のハイ期間に充電されており、このように保持容量Ｃ１が充電されていると薄膜トランジスタＴ４はオン状態となる。この状態で、薄膜トランジスタＴ１３がオン状態となると、図４に示すように、保持容量Ｃ１の他方電極は、基準高電圧ＶＧＨに応じた電圧Ｖｂ１（＝Ｖｆ１−Ｖｔｈ＝ＶＧＨ−２Ｖｔｈ）に上昇することになる。この場合、図４に示すように、保持容量Ｃ１の一方電極の電圧Ｖａも電圧Ｖａ２（＝Ｖａ１＋Ｖｂ１（Ｃ１／（Ｃ１＋Ｃｇ３））になり、出力段の薄膜トランジスタＴ３がオンされて、コモン信号Ｃｎの電圧はハイ電圧になる。なお、上記Ｃｇ３は、薄膜トランジスタＴ３のゲート容量である。同様に、２×Ｔｆ毎に、保持容量Ｃ１ｂはゲート信号Ｇｎ−１のハイ期間に充電されており、このように保持容量Ｃ１ｂが充電されていると薄膜トランジスタＴ４ｂはオン状態となる。この状態で、薄膜トランジスタＴ１３がオン状態となると、図４に示すように、保持容量Ｃ１ｂの他方電極は、基準高電圧ＶＧＨに応じた電圧Ｖｄ１に上昇することになる。この場合、図４に示すように、保持容量Ｃ１ｂの一方電極の電圧Ｖｃも電圧Ｖｃ２になり、出力段の薄膜トランジスタＴ３ｂがオンされて、コモン信号Ｃｎの電圧はロー電圧となる。
【００３２】
薄膜トランジスタＴ３のゲートには薄膜トランジスタＴ９のゲートが接続されており、薄膜トランジスタＴ９のソースは基準低電圧ＶＧＬに接続され、ドレインは薄膜トランジスタＴ３ｂのゲートに接続されている。同様に、薄膜トランジスタＴ３ｂのゲートには薄膜トランジスタＴ９ｂのゲートが接続されており、薄膜トランジスタＴ９ｂのソースは基準低電圧ＶＧＬに接続され、ドレインは薄膜トランジスタＴ３のゲートに接続されている。こうして、薄膜トランジスタＴ３及びＴ３ｂが交互に駆動されるようにしている。
【００３３】
次に、変形例に係る共通電極駆動回路３００Ｌ，３００Ｒについて説明する。図５は、変形例１に係る共通電極駆動回路３００Ｌ，３００Ｒの部分回路図である。同図に示す回路は、図３に示す回路に比して、薄膜トランジスタＴ１２のゲートにゲート信号Ｇｎ−１が印加されている点が異なる。このようにしても、ゲート信号Ｇｎにより薄膜トランジスタＴ１３のゲートにハイ電圧が印加される以前に、保持容量Ｃ１１を放電しておくことができる。
【００３４】
次に、図６は、変形例２に係る共通電極駆動回路３００Ｌ，３００Ｒの部分回路図である。同図に示す回路は、図３に示す回路に比して、薄膜トランジスタＴ１３のゲート電圧を保持する容量として、同薄膜トランジスタＴ１３のゲートドレイン間に設けられる保持容量Ｃ１２が用いられる点が異なる。変形例２に係る回路によると、ゲート信号Ｇｎのオン電圧により薄膜トランジスタＴ１３がオンするとともに、ゲートドレイン間の電圧は保持容量Ｃ１２により保持される。薄膜トランジスタＴ１３がオンすると、徐々にドレイン電圧が上昇し、これに伴ってゲート電圧Ｖｆも上昇する。結果、薄膜トランジスタＴ１３のドレイン電圧、すなわち昇圧回路の出力電圧はＶＧＨにまで達する。なお、ゲート電圧Ｖｆは、Ｖｆ１（＝ＶＧＨ＋（ＶＧＨ−Ｖｔｈ）×（Ｃｇ３／（Ｃ１２＋Ｃｇ３）））まで上昇することになる。Ｖｂ１＝Ｖｆ１−Ｖｔｈ＝ＶＧＨであり、Ｖａ２＝Ｖａ１＋Ｖｂ１（Ｃ１／（Ｃ１＋Ｃｇ３））であるから、例えばＶＧＨ＝１２、ＶＧＬ＝０、Ｖｔｈ＝３、Ｃ１＝Ｃｇ３＝Ｃ１２の場合、Ｖａ２＝１２となり、これは後述する参考回路に比して、１．５Ｖ高い。
【００３５】
次に、図７は、変形例３に係る共通電極駆動回路３００Ｌ，３００Ｒの部分回路図である。同図に示す回路は、図６に示す回路に比して、保持容量Ｃ１２と薄膜トランジスタＴ１２の間に、ゲートに基準高電圧ＶＧＨが印加される（カスケード接続された）薄膜トランジスタＴ１４が設けられる点、保持容量Ｃ１の一方電極と薄膜トランジスタＴ６との間に、ゲートに基準高電圧ＶＧＨが印加される（カスケード接続された）薄膜トランジスタＴ１５が設けられる点、保持容量Ｃ１ｂの一方電極と薄膜トランジスタＴ６ｂとの間に、ゲートに基準高電圧ＶＧＨが印加される（カスケード接続された）薄膜トランジスタＴ１５ｂが設けられる点が異なる。薄膜トランジスタＴ１４，Ｔ１５，Ｔ１５ｂにより、ノードＶｇ，Ｖｈ，Ｖｉの電圧は、最大でもＶＧＨ−Ｖｔｈとなり、薄膜トランジスタＴ１２，Ｔ６，Ｔ６ｂのソースドレイン間の電圧上昇を抑制できる。
【００３６】
ここで、共通電極駆動回路３００Ｌ，３００Ｒの参考回路図を説明する。図８は、共通電極駆動回路３００Ｌ，３００Ｒの部分回路の参考例を示す図である。同図に示す参考回路では、ゲート信号Ｇｎ−２により放電されるとともに、ゲート信号Ｇｎにより充電される保持容量Ｃ２が設けられる点、ゲート信号Ｇｎ−２により放電されるとともに、ゲート信号Ｇｎにより充電される保持容量Ｃ２ｂが設けられる点が特徴である。この参考回路によると、保持容量Ｃ２，Ｃ２ｂの一方電極（保持容量Ｃ１，Ｃ１ｂ側の電極）の電圧は、ゲート信号ＧｎによりＶＧＨ−Ｖｔｈ（＝Ｖｂ１，Ｖｄ１）まで高まる。これにより、保持容量Ｃ１，Ｃ１ｂの一方電極は、Ｖａ１＋Ｖｂ１（Ｃ１／（Ｃ１＋Ｃｇ３））まで高まる。上記変形例２に係る回路と同様、ＶＧＨ＝１２、ＶＧＬ＝０、Ｖｔｈ＝３、Ｃ１＝Ｃｇ３とすると、Ｖａ２＝１０．５となり、上記変形例２に係る回路と比して、１．５Ｖ低い。このように、変形例２に係る回路は、薄膜トランジスタＴ３，Ｔ３ｂに対し、効率的に高いゲート電圧を掛けることができる利点がある。また、保持容量Ｃ２，Ｃ２ｂからは、薄膜トランジスタＴ５，Ｔ５ｂ，Ｔ７，Ｔ４，Ｔ４ｂを介して比較的大きな光リーク電流が生じることから、保持容量Ｃ１，Ｃ１ｂの電圧を維持するためには、大きな容量値をとらざるを得ない。これに対して、本実施形態に係る各回路によると、比較的小さな容量の保持容量Ｃ１１，Ｃ１２を用いることができ、回路サイズを抑えることができる。
【００３７】
以上説明した本発明の実施形態によると、基準高電圧ＶＧＨにより保持容量Ｃ１，Ｃ１ｂの電圧を上昇させることができ、薄膜トランジスタＴ３，Ｔ３ｂに十分なゲート電圧を掛けることができる。このため、薄膜トランジスタＴ３，Ｔ３ｂに駆動能力の低いトランジスタを用いることができるようになる。また、共通電極駆動回路３００Ｌ，３００Ｒの出力抵抗を低減できるので、横スメアなどの画質劣化を防ぐことができる。また、薄膜トランジスタＴ３，Ｔ３ｂに十分なゲート電圧を掛けることができるので、ゲート電極幅を狭くして、液晶表示装置の狭額縁化を図ることができる。
【００３８】
さらに、従来技術のようにチャージポンプ回路を用いて保持容量Ｃ１，Ｃ１ｂの一方電極の電圧を高めるには、保持容量Ｃ１，Ｃ１ｂに対してそれぞれ昇圧用の容量を設ける必要が生じるが、本実施形態に係る共通電極駆動回路３００Ｌ，３００Ｒによると、昇圧用の容量は保持容量Ｃ１１のみで済む。しかも、液晶表示装置ではバックライトにより各薄膜トランジスタに光リーク電流が生じるが、保持容量Ｃ１１については、主なリーク経路が薄膜トランジスタＴ１１及びＴ１２のみであることから、薄膜トランジスタＴ１３のゲート電圧を保持するための保持容量Ｃ１１の大きさは小さいもので済み、回路サイズを抑えることができる。
【符号の説明】
【００３９】
Ｔｒｎｍ，Ｔｎ  薄膜トランジスタ、ＣＬｍ  コモン線、Ｃｍ  コモン信号、ＤＬｎ  ドレイン線、Ｄｎ  ドレイン信号、ＧＬｍ  ゲート線、Ｇｎ  ゲート信号、ＴＰｎｍ  画素電極、ＴＣｎｍ  共通電極、Ｐｎｍ  画素領域、２００Ｌ，２００Ｒ  ゲート駆動回路、３００Ｌ，３００Ｒ  共通電極駆動回路、４００  ドレイン駆動回路、Ｔｆ  フレーム期間、Ｔｗｇ  水平期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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