(57)【要約】【課題】画素内に光センサ素子と暗電流補償素子を備えるものにあって、当該画素の開口率を向上させ、製造工数の増大を回避させた構成とする表示装置の提供。【解決手段】基板上に光センサ素子および暗電流補償素子が備えられた画素を備え、  前記光センサ素子および前記暗電流補償素子は、それぞれ、ボトムゲート構造のＭＩＳ型薄膜トランジスタからなり、微結晶半導体と非晶質半導体の順次積層体からなる半導体層の上面に、互いに対向する一対の電極を備えて構成され、  少なくとも、前記暗電流補償素子は、ゲート電極が、平面的に観て、前記半導体層の形成領域をはみ出るように形成され、前記一対の電極は、平面的に観て、前記半導体層の形成領域をはみ出るように構成され、  前記暗電流補償素子の前記一対の電極の離間幅は、前記光センサ素子の前記一対の電極離間幅よりも小さく形成され、  前記前記暗電流補償素子の前記一対の電極の離間部に入射する光を遮光する遮光膜を備える。【選択図】図１
2011039125.tif 000002
【特許請求の範囲】
【請求項１】
基板上に光センサ素子および暗電流補償素子が備えられた画素を備え、
前記光センサ素子および前記暗電流補償素子は、それぞれ、ボトムゲート構造のＭＩＳ型薄膜トランジスタからなり、微結晶半導体と非晶質半導体の順次積層体からなる半導体層の上面に、互いに対向する一対の電極を備えて構成され、
少なくとも、前記暗電流補償素子は、ゲート電極が、平面的に観て、前記半導体層の形成領域をはみ出るように形成され、前記一対の電極は、平面的に観て、前記半導体層の形成領域をはみ出るように構成され、
前記暗電流補償素子の前記一対の電極の離間幅は、前記光センサ素子の前記一対の電極離間幅よりも小さく形成され、
前記前記暗電流補償素子の前記一対の電極の離間部に入射する光を遮光する遮光膜を備えることを特徴とする表示装置。
【請求項２】
所定の電圧を供給する電源供給線と、接地電圧を供給する接地線と、容量素子とを有し、
前記一対の電極は、第１の電極と第２の電極とからなり、
前記光センサ素子の前記第２の電極と前記光センサ素子のゲート電極とが接続され、
前記暗電流補償素子の前記第２の電極と前記暗電流補償素子のゲート電極とが接続され、
前記光センサ素子の前記第1の電極は、前記暗電流補償素子の前記第２の電極と接続され、
前記光センサ素子の前記第２の電極は、前記接地線と接続され、
前記暗電流補償素子の前記第1の電極は、前記電源供給線と接続され、
前記容量素子は一対の端子を有し、一方端子には前記光センサ素子の前記第１の電極と前記暗電流補償素子の前記第２の電極との接続点に接続され、前記一方の端子とは異なる他方の端子には前記接地電圧が供給され、
前記光センサ素子の第1の電極と前記暗電流補償素子の前記第２の電極との前記接続点の電圧を前記光センサ素子の出力として取り出すことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記遮光膜は、前記暗電流補償素子を被う絶縁膜の上面に、少なくとも前記前記暗電流補償素子の前記一対の電極の離間部に重ねられて形成されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
表示装置は液晶表示装置であって、前記基板を第１基板とし前記基板と液晶を挟持して対向配置される基板を第２基板とした場合、
前記遮光膜は、前記第２基板の前記液晶側の面に形成されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項５】
前記光センサ素子のゲート電極は、平面的に観て、前記半導体層の形成領域をはみ出るように形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記光センサ素子の前記一対の電極は、平面的に観て、前記半導体層の形成領域をはみ出るように形成されていることを特徴とする請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項７】
表示領域を構成するマトリックス状に配置された複数の画素を有し、
前記光センサ素子および前記暗電流補償素子が備えられた前記画素は、前記表示領域内に散在されていることを特徴とする請求項１から請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記光センサ素子および前記暗電流補償素子は、前記複数の画素の全てに形成されていることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記光センサ素子および前記暗電流補償素子は、前記表示領域内の互いに隣接されてグループ化された複数の画素のうちの一つに形成されていることを特徴とする請求項７に記載の表示装置。
【請求項１０】
表示領域を構成するマトリックス状に配置された複数の画素を有し、
前記光センサ素子および前記暗電流補償素子が備えられた前記画素は、前記表示領域の一部の領域内に散在されていることを特徴とする請求項１から請求項６のいずれか１項に記載の表示装置。
【請求項１１】
前記光センサ素子および前記暗電流補償素子は、前記一部の領域内の画素の全てに形成されていることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記光センサ素子および前記暗電流補償素子は、前記一部の領域内の互いに隣接されてグループ化された複数の画素のうちの一つに形成されていることを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記表示装置は液晶表示装置であることを特徴とする請求項１、２、３、５ないし１２のいずれか１項に記載の表示装置。
【請求項１４】
表示装置は有機ＦＬ表示装置であることを特徴とする請求項１、２、３、５ないし１２のいずれか１項に記載の表示装置。
【請求項１５】
前記微結晶半導体は微結晶シリコンであり、前記非晶質半導体はアモルファスシリコンであることを特徴とする請求項１から請求項１４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、光センサ素子を具備する表示装置に関する。
【背景技術】
【０００２】
たとえば液晶表示装置（パネル）は、表示領域内にマトリックス状に配置された各画素の光透過率を制御させることによって画像表示を行うようになっている。
【０００３】
また、近年、液晶表示装置は、それらの各画素に光センサ素子（ホトセンサ素子）を具備させたホトセンサ回路を形成し、このホトセンサ回路によってたとえば、抵抗膜方式や静電容量方式のタッチパネルに代える機能を持たせるものが知られるに至っている。すなわち、液晶表示装置の表示領域にたとえば指等の遮光体を接触（あるいは近づけ）させることによって、光センサ素子がこれを感知し、ホトセンサ回路によって前記遮光体の位置のｘ、ｙ座標を演算し、この演算結果を画像表示された情報に反映させるようになっている。
【０００４】
この場合、光センサ素子は、ＭＩＳ（Metal Insulator Semiconductor）型の薄膜トランジスタのダイオード接続構造として構成されるのが通常となる。これは、液晶表示装置の各画素において、いわゆる画素選択用スィッチング素子と称される薄膜トランジスタが形成されるので、光センサ素子においても、この薄膜トランジスタと並行して製造することが種々の点で都合がよいからである。
【０００５】
なお、本願発明に関連する文献としては、たとえば下記特許文献１がある。特許文献１は、液晶表示装置において、薄膜トランジスタのダイオード接続構造の光センサ素子を含むホトセンサ回路に、前記光センサ素子と同一構造からなり遮光膜によって光の照射が回避された暗電流補償素子を具備させることによって、光センサ素子に生じる暗電流を補正し、高精度な光検出を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１７９０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、本出願人によって、前記光センサ素子として、ボトムゲートのＭＩＳ型構造であって、半導体層として微結晶半導体層と非晶質半導体層の順次積層体を用いた構造を用いる試みがなされてきている。
【０００８】
このような光センサ素子は、光の入射による電子−正孔対の発生は非晶質半導体層内で、電子、正孔の分離は微結晶半導体層内で行われるメカニズムを構成することができ、非晶質半導体層内では長波長の光によっても電子−正孔対の充分な発生がなされ、微結晶半導体層内では発生した電子−正孔通の充分な分離がなされるようになり、光電変換効率に優れたものを得ることができるからである。
【０００９】
しかし、このような光センサ素子においても、熱励起による暗電流が発生することが免れず、その対策が望まれるに至った。この場合、前記特許文献１に記載の技術を適用させ、光センサ素子に隣接させて暗電流補償素子を形成し、前記光センサ素子に生じる暗電流を補正することによって高精度な光検出を図ることが考えられる。
【００１０】
しかし、特許文献１に開示される暗電流補償素子は、その暗電流補償素子が形成される一方の基板側に、この基板を通して入射される光を遮光する遮光膜を形成するとともに、液晶を介して配置される他方の基板側にも、この基板を通して入射される光を遮光する遮光膜を形成する構成となっている。
【００１１】
このため、それぞれの遮光膜は、暗電流補償素子を充分被って形成しなくてはならないことから、比較的大きな面積で形成せざるを得ず、画素の開口率を低下させる原因となる。また、液晶を挟持する各基板のいずれにも遮光膜を形成する構成となっているため、製造工程数の増大をともなうものとなっている。
【００１２】
本発明の目的は、画素内に光センサ素子と暗電流補償素子を備えるものにあって、当該画素の開口率を向上させ、製造工数の増大を回避させた構成とする表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１４】
（１）本発明の表示装置は、基板上に光センサ素子および暗電流補償素子が備えられた画素を備え、前記光センサ素子および前記暗電流補償素子は、それぞれ、ボトムゲート構造のＭＩＳ型薄膜トランジスタからなり、微結晶半導体と非晶質半導体の順次積層体からなる半導体層の上面に、互いに対向する一対の電極を備えて構成され、少なくとも、前記暗電流補償素子は、ゲート電極が、平面的に観て、前記半導体層の形成領域をはみ出るように形成され、前記一対の電極は、平面的に観て、前記半導体層の形成領域をはみ出るように構成され、前記暗電流補償素子の前記一対の電極の離間幅は、前記光センサ素子の前記一対の電極離間幅よりも小さく形成され、前記前記暗電流補償素子の前記一対の電極の離間部に入射する光を遮光する遮光膜を備えることを特徴とする。
【００１５】
（２）本発明の表示装置は、（１）において、所定の電圧を供給する電源供給線と、接地電圧を供給する接地線と、容量素子とを有し、前記一対の電極は、第１の電極と第２の電極とからなり、前記光センサ素子の前記第２の電極と前記光センサ素子のゲート電極とが接続され、前記暗電流補償素子の前記第２の電極と前記暗電流補償素子のゲート電極とが接続され、前記光センサ素子の前記第1の電極は、前記暗電流補償素子の前記第２の電極と接続され、前記光センサ素子の前記第２の電極は、前記接地線と接続され、前記暗電流補償素子の前記第1の電極は、前記電源供給線と接続され、前記容量素子は一対の端子を有し、一方端子には前記光センサ素子の前記第１の電極と前記暗電流補償素子の前記第２の電極との接続点に接続され、前記一方の端子とは異なる他方の端子には前記接地電圧が供給され、前記光センサ素子の第1の電極と前記暗電流補償素子の前記第２の電極との前記接続点の電圧を前記光センサ素子の出力として取り出すことを特徴とする。
【００１６】
（３）本発明の表示装置は、（１）または（２）において、前記遮光膜は、前記暗電流補償素子を被う絶縁膜の上面に、少なくとも前記前記暗電流補償素子の前記一対の電極の離間部に重ねられて形成されていることを特徴とする。
【００１７】
（４）本発明の表示装置は、（１）または（２）において、表示装置は液晶表示装置であって、前記基板を第１基板とし前記基板と液晶を挟持して対向配置される基板を第２基板とした場合、前記遮光膜は、前記第２基板の前記液晶側の面に形成されていることを特徴とする。
【００１８】
（５）本発明の表示装置は、（１）から（４）において、前記光センサ素子は、ゲート電極が、平面的に観て、前記半導体層の形成領域をはみ出るように形成されていることを特徴とする。
【００１９】
（６）本発明の表示装置は、（１）から（５）において、前記光センサ素子の前記一対の電極は、平面的に観て、前記半導体層の形成領域をはみ出るように形成されていることを特徴とする。
【００２０】
（７）本発明の表示装置は、（１）から（６）において、表示領域を構成するマトリックス状に配置された複数の画素を有し、前記光センサ素子および前記暗電流補償素子が備えられた前記画素は、前記表示領域内に散在されていることを特徴とする。
【００２１】
（８）本発明の表示装置は、（７）において、前記光センサ素子および前記暗電流補償素子は、前記複数の画素の全てに形成されていることを特徴とする。
【００２２】
（９）本発明の表示装置は、（７）において、前記光センサ素子および前記暗電流補償素子は、前記表示領域内の互いに隣接されてグループ化された複数の画素のうちの一つに形成されていることを特徴とする。
【００２３】
（１０）本発明の表示装置は、（１）から（６）において、表示領域を構成するマトリックス状に配置された複数の画素を有し、前記光センサ素子および前記暗電流補償素子が備えられた前記画素は、前記表示領域の一部の領域内に散在されていることを特徴とする。
【００２４】
（１１）本発明の表示装置は、（１０）において、前記光センサ素子および前記暗電流補償素子は、前記一部の領域内の画素の全てに形成されていることを特徴とする。
【００２５】
（１２）本発明の表示装置は、（１０）において、前記光センサ素子および前記暗電流補償素子は、前記一部の領域内の互いに隣接されてグループ化された複数の画素のうちの一つに形成されていることを特徴とする。
【００２６】
（１３）本発明の表示装置は、液晶表示装置であることを特徴とする。
【００２７】
（１４）本発明の表示装置は、有機ＦＬ表示装置であることを特徴とする。
【００２８】
（１５）本発明の表示装置は、（１）から（１４）において、前記微結晶半導体は微結晶シリコンであり、前記非晶質半導体はアモルファスシリコンであることを特徴とする。
【００２９】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００３０】
このような構成の表示装置によれば、画素内に光センサ素子と暗電流補償素子を備えるものにあって、当該画素の開口率を向上させ、製造工数の増大を回避させた構成とすることができる。
【００３１】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００３２】
【図１】本発明の表示装置の実施例１の光センサ素子および暗電流補償素子を示した断面図である。
【図２】本発明の表示装置の実施例１の概略を示した平面図である。
【図３】本発明の表示装置の実施例１のホトセンサ回路のセンサ部を示す等価回路図である。
【図４】前記ホトセンサ回路の信号処理部を示す等価回路図である。
【図５】本発明の表示装置の光センサ素子の光電変換効率を示すグラフである。
【図６】本発明の表示装置の光センサ素子に発生する暗電流を示すグラフである。
【図７】本発明の表示装置の実施例２の光センサ素子および暗電流補償素子を示した断面図である。
【図８】本発明の表示装置の実施例４を示す説明図である。
【発明を実施するための形態】
【００３３】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００３４】
図２は、本発明の表示装置の実施例１の概略平面図である。図２は液晶表示装置（パネル）を示している。
【００３５】
図２において、液晶（図示せず）を挟持して対向配置される一対の基板ＳＵＢ１、ＳＵＢ２がある。基板ＳＵＢ２（以下、第２基板ＳＵＢ２と称する）は、基板ＳＵＢ１（以下、第１基板ＳＵＢ１と称する）よりも面積が小さく形成され、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。これは、第１基板ＳＵＢ１の当該辺部に、半導体装置（チップ）ＳＥＣを搭載させるようにするためである。半導体チップＳＥＣは、後述の表示領域ＡＲにおける各画素を駆動させるようになっている。
【００３６】
第２基板ＳＵＢ２の周辺において第１基板ＳＵＢ１との間にシール材（図示せず）が形成され、このシール材で囲まれた領域（図中点線で囲まれた領域）は表示領域ＡＲを構成するようになっている。
【００３７】
この表示領域ＡＲ内であって第１基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するようになっている。これにより、表示領域ＡＲにはマトリックス状に配置された多数の画素を有することになる。
【００３８】
各画素の領域には、実線丸枠Ａの拡大図で示すように、ゲート信号線ＧＬからの信号（走査信号）によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを通してドレイン信号線ＤＬから信号（映像信号）が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じせしめる対向電極ＣＴとが形成されている。なお、対向電極ＣＴにはコモン信号線ＣＬを通して映像信号に対して基準となる信号（基準信号）が供給されるようになっている。このように構成された各画素は、画素電極ＰＸと対向電極ＣＴとの間に発生する電界によって、当該画素の液晶を駆動させ、通過する光の透過率を制御できるようになっている。なお、画素の上述した構成は、いわゆるＩＰＳ（In Plane Switching）方式のものであるが、これに限定されることなく、たとえば、ＴＮ（Twisted Nematic）、あるいはＶＡ（Vertical Alignment）方式のものであってもよい。
【００３９】
そして、図２では図示していないが、本発明による表示装置は、ホトセンサ回路を構成する素子のうち、たとえば光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥ、および容量素子ＣＰＥが、たとえば各画素に組み込まれて形成されている。この場合、表示装置の各画素において、その領域を幾何学的に２分割し、一方の領域を表示領域として、薄膜トランジスタＴＦＴ、画素電極ＰＸ、対向電極ＣＴを配置させ、他方の領域を光検知領域として、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥ、容量素子ＣＰＥを配置させるようにしてもよい。
【００４０】
図３は、画素の領域内に形成される光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥ、容量素子ＣＰＥの等価回路を示した図である。これら光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥ、容量素子ＣＰＥは、ホトセンサ回路のセンサ部として構成されるようになっている。図３において、電源供給線ＶＤＤと接地電圧を供給する接地線ＧＮＤとの間に暗電流補償素子ＤＣＥと光センサ素子ＬＳＥが直列接続され、この直列接続体の中間接続部と接地線ＧＮＤの間には容量素子ＣＰＥが接続されている。このホトセンサ回路の出力は、暗電流補償素子ＤＣＥと光センサ素子ＬＳＥの中間接続部から信号Ｖｉｎとして取り出されるようになっている。図３において、暗電流補償素子ＤＣＥには暗電流Ｉｄｋが流れ、光センサ素子ＬＳＥは暗電流Ｉｄｋと光電流Ｉｐｈとの和が流れていることを示している。
【００４１】
また、図４は、図３に示した回路の出力である信号Ｖｉｎが入力される電流電圧変換回路を示している。この電圧変換回路はオペアンプとして構成され、ホトセンサ回路の信号処理部として構成されるようになっている。この電流電圧変換回路は、動作の安定を図るため、たとえば液晶表示装置の表示領域ＡＲの外側に搭載される半導体装置（チップ）として形成し、この半導体装置は、図２に示す半導体装置ＳＥＣであってもよい。また、第１基板ＳＵＢ１の表示領域ＡＲの周辺において、多結晶シリコンによって形成された薄膜トランジスタによって駆動回路を構成する場合、この駆動回路内に前記電圧変換回路を具備させるようにしてもよい。
【００４２】
図１は、液晶表示装置（パネル）の画素の領域に形成された光センサ素子ＬＳＥと暗電流補償素子ＤＣＥを示した構成図である。図１中、上側の図は断面図を、下側の図は平面図を示している。画素の領域には、上述したように前記薄膜トランジスタＴＦＴ、前記画素電極ＰＸ等も形成され、これらの形成にともない信号線、層間絶縁膜等も形成されるが、図１は、説明の便宜のため、これらの描画は省略している。
【００４３】
液晶ＬＣを挟持して対向配置される第１基板ＳＵＢ１、第２基板ＳＵＢ２のうち、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥは、第１基板ＳＵＢ１の液晶ＬＣ側の面（表面）に形成されている。ここで、図示していないが、第１基板ＳＵＢ１の液晶ＬＣと反対側の面にはバックライトが配置されているものとする。
【００４４】
光センサ素子ＬＳＥは次のようにして形成されている。まず、第１基板ＳＵＢ１の表面にゲート電極ＧＴ１が形成されている。このゲート電極ＧＴ１は、第１基板ＳＵＢ１を通して入射されるバックライトからの光が光センサ素子ＬＳＥに入射されるのを遮光するため、幅が比較的大きく形成されている。そして、第１基板ＳＵＢ１上には、ゲート電極ＧＴをも被ってゲート絶縁膜ＧＩが形成されている。
【００４５】
ゲート絶縁膜ＧＩの上面であってゲート電極ＧＴと重畳する領域に、たとえば微結晶シリコン（平均粒径１００ｎｍ以下）からなる微結晶半導体層μＰＳ１とたとえばアモルファスシリコンからなる非結晶半導体層ＡＳ１との順次積層体からなる半導体層ＳＣＬ１が形成されている。この場合、半導体層ＳＣＬ１はゲート電極ＧＴ１のほぼ中央の領域に形成され、ゲート電極ＧＴ１は、平面的に観て、半導体層ＳＣＬ１からはみ出るようにして形成されるようになっている。これにより、ゲート電極ＧＴ１は、第１基板ＳＵＢ１を通して入射されるバックライトからの光が半導体層ＳＣＬ１に入射するのをほぼ完全に遮光できるようになっている。この実施例における光センサ素子ＬＳＥは、たとえばタッチパネルとしての機能をもつホトセンサ回路のセンサ部として用いられ、第２基板ＳＵＢ２を通して入射される光を検知できればよく、この検知において、バックライトからの光は不都合となるからである。この場合、ゲート電極ＧＴ１は、第１基板ＳＵＢ１を通して入射される光の遮光を兼用させた構成としていることから、別個に遮光膜を形成する場合と比べて、製造の工数の増大を回避できる効果を奏する。
【００４６】
半導体層ＳＣＬ１の上面には、互いに対向するように配置されたドレイン電極ＤＴ１、ソース電極ＳＴ１が形成されている。ドレイン電極ＤＴ１は、平面的に観て、半導体層ＳＣＬ１の形成領域をはみ出るように構成され、また、ソース電極ＳＴ１も、平面的に観て、半導体層ＳＣＬ１の形成領域をはみ出るように構成されている。ここで、ドレイン電極ＤＴ１とソース電極ＳＴ１は距離Ｗ１を隔てて離間され、ドレイン電極ＤＴ１とソース電極ＳＴ１の間から露呈される半導体層ＳＣＬ１の表面は、第２基板ＳＵＢ２を通して入射される光Ｌを検出する検出面として構成されている。このことから、光センサ素子ＬＳＥにおいて、ドレイン電極ＤＴ１とソース電極ＳＴ１との距離Ｗ１を大きくすることによって、大きな面積からなる検出面を形成することができる。
【００４７】
なお、図示されていないが、半導体層ＳＣＬ１の表面であって、ドレイン電極ＤＴ１とソース電極ＳＴ１との界面には、高濃度の不純物がドープされた非晶質半導体層が形成され、この層をコンタクト層として機能させている。また、ＭＩＳ（Metal Insulator Semiconductor）型のトランジスタにおいて、ドレイン電極ＤＴ１、ソース電極ＳＴ１は、バイアスの印加状態によって入れ替わるのが通常であるが、この明細書においては、説明の便宜から、図中左側の電極をドレイン電極ＤＴ１、図中右側の電極をソース電極ＳＴ１と命名する。
【００４８】
このように構成された光センサ素子ＬＳＥは、図５の曲線αで示すように、光が照射されることにより光電流を発生する。図５に示すグラフの横軸はバックライトからの輝度（ｃｄ／ｍ２）を示し、縦軸は光電流（ｐＡ）を示している。図５に示す光電流は、光センサ素子ＬＳＥのゲート電極にオフ電圧が印加されている状態での値である。図５では、比較のために、半導体層をアモルファスシリコンのみで構成し、他の構成は光センサ素子ＬＳＥと同じ構成の素子における光電流の発生量を曲線βで示している。図５によれば、上述した構成の光センサ素子ＬＳＥは光電流の発生量が極めて多いことが判明する。この理由は、入射される光によって、非晶質半導体層ＡＳ１内で発生する光電子と正孔が、非晶質半導体層ＡＳ１と積層している微結晶半導体層μＰＳ１内で効率よく分離されるからだと考えられる。
【００４９】
また、暗電流補償素子ＤＣＥは次のようにして形成されている。第１基板ＳＵＢ１の表面にゲート電極ＧＴ２が形成されている。このゲート電極ＧＴ２は、光センサ素子ＬＳＥのゲート電極ＧＴ１の形成の際に同時に形成されるようになっている。このゲート電極ＧＴ２は、第１基板ＳＵＢ１を通して入射されるバックライトからの光が暗電流補償素子ＤＣＥに入射されるのを遮光するため、幅が比較的大きく形成されている。
【００５０】
そして、第１基板ＳＵＢ１上には、ゲート電極ＧＴ２をも被ってゲート絶縁膜ＧＩが形成されている。さらに、ゲート絶縁膜ＧＩの上面であってゲート電極ＧＴ２と重畳する領域に、たとえば微結晶シリコンからなる微結晶半導体層μＰＳ２とたとえばアモルファスシリコンからなる非結晶半導体層ＡＳ２との順次積層体からなる半導体層ＳＣＬ２が形成されている。この場合、半導体層ＳＣＬ２はゲート電極ＧＴ２のほぼ中央の領域に形成され、ゲート電極ＧＴ２は、平面的に観て、半導体層ＳＣＬ２からはみ出るようにして形成されるようになっている。これにより、ゲート電極ＧＴ２は、第１基板ＳＵＢ１を通して入射されるバックライトからの光が半導体層ＳＣＬ２に入射するのをほぼ完全に遮光できるようになっている。この場合、ゲート電極ＧＴ２は、第１基板ＳＵＢ１を通して入射される光の遮光を兼用させた構成としていることから、別個に遮光膜を形成する場合と比べて、製造の工数の増大を回避できる効果を奏する。この半導体層ＳＣＬ２は、光センサ素子ＬＳＥの半導体層ＳＣＬ２の形成の際に同時に形成されるようになっている。
【００５１】
半導体層ＳＣＬ２の上面には、互いに対向するように配置されたドレイン電極ＤＴ２、ソース電極ＳＴ２が形成されている。これらドレイン電極ＤＴ２、ソース電極ＳＴ２は、光センサ素子ＬＳＥのドレイン電極ＤＴ１、ソース電極ＳＴ１の形成の際に同時に形成されるようになっている。ドレイン電極ＤＴ２は、平面的に観て、半導体層ＳＣＬ２の形成領域をはみ出るように構成され、また、ソース電極ＳＴ２も、平面的に観て、半導体層ＳＣＬ２の形成領域をはみ出るように構成されている。ここで、ドレイン電極ＤＴ２とソース電極ＳＴ２は距離Ｗ２（＜Ｗ１）を隔てて離間され、この距離Ｗ２はドレイン電極ＤＴ２とソース電極ＳＴ２との電気的絶縁が図れる程度に小さく形成されている。これは、暗電流補償素子ＤＣＥにおいて、第２基板ＳＵＢ２を通して入射される光を半導体層ＳＣＬ２にできるだけ照射させないように構成するためである。これにより、後述する遮光膜ＳＨＬによって、暗電流補償素子ＤＣＥを、第２基板ＳＵＢ２を通して入射される光に対しても遮光する場合に、前記遮光膜ＳＨＬの面積を小さく構成することができる。
【００５２】
なお、図示されていないが、光センサ素子ＬＳＥの場合と同様、半導体層ＳＣＬ２の表面であって、ドレイン電極ＤＴ２とソース電極ＳＴ２との界面には、高濃度の不純物がドープされた非晶質半導体層が形成され、この層をコンタクト層として機能させている。
【００５３】
第２基板ＳＵＢ２の暗電流補償素子ＤＣＥに対向する面には、第２基板ＳＵＢ２を通して光が暗電流補償素子ＤＣＥの半導体層ＳＣＬ２に照射されるのを回避させる遮光膜ＳＨＬが形成されている。この遮光膜ＳＨＬはたとえば前記薄膜トランジスタＴＦＴ等を被うためのブラックマトリックスと同時に形成される。遮光膜ＳＨＬは、前記光が暗電流補償素子ＤＣＥのドレイン電極ＤＴ２とソース電極ＳＴ２の間から露出されている半導体層ＳＣＬ２へ照射されるのを回避させるに充分な大きさとなっている。この場合、暗電流補償素子ＤＣＥのドレイン電極ＤＴ２とソース電極ＳＴ２の間の距離Ｗ２は、光センサ素子ＬＳＥのドレイン電極ＤＴ１とソース電極ＳＴ１の間の距離Ｗ１よりも小さく構成され、前記遮光膜ＳＨＬの面積を小さく構成することができる。このことは、画素の領域に及んで形成しなければならない遮光膜ＳＨＬを必要以上に大きく形成しなくて済み、画素の開口率を向上させる効果を奏するようになる。
【００５４】
図６は、図１に示した暗電流補償素子ＤＣＥにおいて、暗電流Ｉｄｋが発生することを示すグラフである。図６に示すグラフの横軸は、暗電流補償素子ＤＣＥのゲート電極ＧＴ２に印加されるゲート電圧ＶＧ、縦軸は暗電流補償素子ＤＣＥに流れる電流Ｉｄを示している。図６において、たとえばゲート電極ＧＴ２に逆バイアス電圧（たとえば-５Ｖ）が印加されている場合でも、所定の電流（暗電流）が流れていることが分かる。また、バックライト光は、ゲート電極ＧＴ２によって遮光されているので、バックライト光の輝度を変化させても、発生する電流（暗電流）はほぼ一定であった。このことから、この暗電流補償素子ＤＣＥを光センサ素子ＬＳＥと図３に示すよう接続することにより、暗電流分を補償することができる。よって、暗電流に影響されることのないホトセンサ回路を構成することができる。
【００５５】
以上、説明したことから明らかなように、実施例１によれば、暗電流補償素子ＤＣＥは、そのゲート電極ＧＴ２が、第１基板ＳＵＢ１を通して入射される光の遮光を兼用させた構成としていることから、別個に遮光膜を形成する場合と比べて、製造の工数の増大を回避できる効果を奏する。また、暗電流補償素子ＤＣＥのドレイン電極ＤＴ２とソース電極ＳＴ２の間の距離Ｗ２は小さく構成されている（光センサ素子ＬＳＥのドレイン電極ＤＴ１とソース電極ＳＴ１の間の距離Ｗ１よりも小さい）ことから、画素の領域に及んで形成しなければならない遮光膜ＳＨＬを必要以上に形成しなくて済み、画素の開口率を向上させる効果を奏するようになる。さらに、暗電流補償素子ＤＣＥを、光センサ素子ＬＳＥと同様に、いわゆるボトムゲート型とすることにより、上述した構成とすることを容易にでき、光センサ素子ＬＳＥの製造と並行して製造することができるようになる。この場合においても、光センサ素子ＬＳＥにおいて、そのゲート電極ＧＴ１を、第１基板ＳＵＢ１を通して入射される光の遮光を兼用させた構成とでき、別個に遮光膜を形成する場合と比べて、製造の工数の増大を回避できる効果を奏する。
【実施例２】
【００５６】
実施例１では、表示装置として液晶表示装置を例に挙げ、図１に示したように暗電流補償素子ＤＣＥを遮光するための遮光膜ＳＨＬを、第２基板ＳＵＢ２側に形成するようにしたものである。しかし、これに限定されることはなく、第１基板ＳＵＢ１側に形成するようにしてもよい。
【００５７】
図７は、遮光膜を第１基板ＳＵＢ１側に形成した実施例を示す構成図で、図１に対応づけて描いた図となっている。図７において、第１基板ＳＵＢ１の表面には、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥをも被って絶縁膜ＩＮが形成され、この絶縁膜ＩＮの上面に遮光膜ＳＨＬが形成され、この遮光膜ＳＨＬは、少なくとも暗電流補償素子ＤＣＥのドレイン電極ＤＴ２およびソース電極ＳＴ２の間隙部に重ねられて形成されている。なお、絶縁膜ＩＮは、材質の異なる複数の絶縁膜の積層体であってもよい。また、このような積層体の間に信号線等が介在されていてもよく、さらに前記信号線の延在部等によって前記遮光膜ＳＨＬの機能をもたせるようにしてもよい。このように構成した場合、遮光膜ＳＨＬは、暗電流補償素子ＤＣＥに近接させて（第１基板ＳＵＢ１の垂直方向に近接させて）形成できることから、面積をより小さい状態で形成できる効果を奏する。
【実施例３】
【００５８】
実施例１では、表示領域ＡＲ内の各画素の領域に、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥを組み込んだ構成としたものである。しかし、互いに隣接されてグループ化された複数の画素のうちの一つに光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥを組み込んだ構成としてもよい。すなわち、表示領域ＡＲにおいて、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥが粗の状態で散在されて配置されることになる。これは、光センサ素子ＬＳＥを具備するホトセンサ回路にタッチパネルの機能を持たせる場合、隣接する光センサ素子ＬＳＥのピッチを大きくして表示領域ＡＲ内に散在させるようにしても、充分な機能を発揮し得るからである。
【実施例４】
【００５９】
実施例１、実施例２では、光センサ素子ＬＳＥを、表示領域ＡＲの全域にわたって均等に散在させるように配置させたものである。しかし、表示領域ＡＲの一部の領域において、光センサ素子ＬＳＥを散在させて配置させるようにしてもよい。
【００６０】
図８は、光センサ素子ＬＳＥを散在させて配置させた領域を示した図で、図２に対応づけて描いた図となっている。図８において、液晶表示装置の表示領域ＡＲのうちたとえば図中下側の辺部の領域（図中一点鎖線枠Ｂで示す）に、光センサ素子ＬＳＥを散在させて配置させるようにしたものである。この場合、図中一点鎖線枠Ｂ内の各画素において、光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥを組み込ませるようにしてもよい。また、図中一点鎖線枠Ｂ内において、互いに隣接されてグループ化された複数の画素のうちの一つに光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥを組み込ませるようにしてもよい。
【００６１】
このように構成する理由は、表示領域ＡＲには、たとえば図中一点鎖線枠Ｂで示す領域に、複数の並設されたいわゆるソフトスイッチを表示する場合が多く、これらソフトスイッチを指等のタッチで選択する場合には、図中一点鎖線枠Ｂで示す領域にタッチパネルの機能をもたせればよいからである。
【００６２】
なお、本発明の適用する表示領域ＡＲの一部は、図８に示した部分に限定されることはなく、他の部分であってもよいことはいうまでもない。
【実施例５】
【００６３】
上述した実施例では、液晶表示装置を例に挙げて説明したものである。しかし、これに限らず、たとえば有機ＥＬ表示装置等の他の表示装置にも適用することができる。
【００６４】
有機ＥＬ表示装置は、表示用の画素として自発光の発光素子を用いている点において液晶表示装置と大きく異なる。これにより、有機ＥＬ表示装置はバックライトを有しない構成となっている。このため、図１に示す光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥにおいて、それぞれのゲート電極ＧＴ１、ＧＴ２は、平面的に観て、半導体層ＳＣＬ１、ＳＣＬ２からはみ出すように形成する必要はなく、半導体層ＳＣＬ１、ＳＣＬ２がゲート電極ＧＴ１、ＧＴ２からはみ出すように構成するようにしてもよい。これは、バックライトが存在しないことから、その影響が光センサ素子ＬＳＥ、暗電流補償素子ＤＣＥの半導体層ＳＣＬ１、ＳＣＬ２に及ぶことがないからである。
【００６５】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００６６】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＡＲ……表示領域、ＳＥＣ……半導体装置（チップ）、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＣＬ……コモン信号線、ＬＳＥ……光センサ素子、ＧＴ１……ゲート電極、ＧＩ……ゲート絶縁膜、μＰＳ１……微結晶半導体層、ＡＳ１……非晶質半導体層、ＳＣＬ１……半導体層、ＤＴ１……ドレイン電極、ＳＴ１……ソース電極、ＤＣＥ……暗電流補償素子、ＧＴ２……ゲート電極、ＧＩ……ゲート絶縁膜、μＰＳ２……微結晶半導体層、ＡＳ２……非晶質半導体層、ＳＣＬ２……半導体層、ＤＴ２……ドレイン電極、ＳＴ２……ソース電極、ＣＰＥ……容量素子、ＳＨＬ……遮光膜、ＩＮ……絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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