(57)【要約】【課題】静電容量が小さく且つ放電特性、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成された小型で高性能な複合電子部品の製造方法を提供する。【解決手段】複合電子部品の製造方法は、第１及び第２の磁性基体１１ａ、１１ｂの間に静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａを形成する工程を備え、静電気対策素子層１２ｂを形成する工程は、下地絶縁層２７を形成する工程と、下地絶縁層２７の表面においてギャップを介して相互に対向位置された電極を形成する工程と、少なくとも電極間に静電気吸収層３０を形成する工程を含む。静電気吸収層３０は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、電極が形成された下地絶縁層の表面に島状に点在した導電性無機材料の層と、導電性無機材料を覆う絶縁性無機材料の層との積層構造である。【選択図】図３
2011181512.tif 000002
【特許請求の範囲】
【請求項１】
２つの磁性基体の間に静電気対策素子層及びコモンモードフィルタ層を形成する工程を備え、
前記静電気対策素子層を形成する工程は、
下地絶縁層を形成する工程と、
前記下地絶縁層の表面においてギャップを介して相互に対向位置された電極を形成する工程と、
少なくとも前記電極間に静電気吸収層を形成する工程を含み、
前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴とする複合電子部品の製造方法。
【請求項２】
前記静電気吸収層を形成する工程は、
前記導電性無機材料をスパッタリングして前記下地絶縁層の表面を部分的に成膜する工程と、
前記導電性無機材料をスパッタリングして前記導電性無機材料を覆う工程を含むことを特徴とする請求項１に記載の複合電子部品の製造方法。
【請求項３】
前記コモンモードフィルタ層を形成する工程は、樹脂からなる絶縁層及び導体パターンを交互に形成する工程を含み、
前記絶縁層、前記導体パターン、前記下地絶縁層及び前記電極を薄膜工法によって形成することを特徴とする請求項１又は２に記載の複合電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合電子部品の製造方法に関し、特に、インダクタ素子と静電気対策素子とを組み合わせて構成された複合電子部品の製造方法に関するものである。
【背景技術】
【０００２】
近年、高速な信号伝送インターフェースとしてＵＳＢ２．０やＨＤＭＩなどの規格が広く普及し、パーソナルコンピュータやデジタルハイビジョンテレビなど数多くのデジタル機器に用いられている。これらのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号ラインを用いて差動信号（ディファレンシャルモード信号）を伝送する差動信号方式が採用されている。
【０００３】
差動伝送方式は、シングルエンド伝送方式と比べて信号ラインから発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。
【０００４】
図１３は、一般的な差動伝送回路の回路図である。
【０００５】
図１３に示す差動伝送回路は、一対の信号ライン１，２と、信号ライン１，２にディファレンシャルモード信号を供給する出力バッファ３と、信号ライン１，２からのディファレンシャルモード信号を受ける入力バッファ４とを備えている。かかる構成により、出力バッファ３に与えられる入力信号ＩＮは、一対の信号ライン１，２を経由して入力バッファ４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号ライン１，２から発生する放射電磁界が少ないという特徴を有しているが、信号ライン１，２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図１３に示すように、信号ライン１，２にコモンモードチョークコイル５を挿入することが有効である。
【０００６】
コモンモードチョークコイル５は、信号ライン１，２を伝わる差動成分（ディファレンシャルモード信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号ライン１，２にコモンモードチョークコイル５を挿入することにより、ディファレンシャルモード信号を実質的に減衰させることなく、一対の信号ライン１，２を伝わるコモンモードノイズを遮断することができる。
【０００７】
ＨＤＭＩのような最新の高速デジタルインターフェースでは、高転送レートの微小信号を取り扱うため、静電気に対して非常に敏感なＩＣが使用され、静電気が大きな問題となる。静電気によるＩＣの破壊を防止するため、信号ラインとグランドとの間に静電気対策部品としてのバリスタが使用されている。しかし、バリスタを使用すると信号波形が鈍り、信号品質が劣化することから、より低容量の静電気対策部品が求められている。例えば、特許文献１では、図１４に示すように、ＩＣ６に接続された信号ライン７，７上にコイル部品８を直列接続すると共に、各信号ライン７とグランドとの間に静電気対策部品９を接続し、静電気対策部品９の静電容量を０．３ｐＦ以下とした静電気対策回路が提案されている（特許文献１図８参照）。
【０００８】
また、特許文献２には、コモンモードノイズフィルタと静電気保護機能をワンパッケージに収めた複合電子部品において、静電気保護機能を有する電圧依存性抵抗材料を最上部に設けた構造が開示されている。この構造によれば、多数の絶縁層を含む積層体の焼成後に電圧依存性抵抗材料を設けることができ、これにより、焼成時に電圧依存性抵抗材料の酸化、分解などにより静電気保護機能が低下してしまうことを防止でき、その結果、静電気保護機能を向上させることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２８２１４号公報
【特許文献２】特開２００７−２１４１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載されたコモンモードフィルタにおいては、静電気対策素子を構成する電圧依存性抵抗材料に樹脂が含まれているため、製造工程上の制約から静電気対策素子を最上部に設けなければならならず、設計上の制約が大きいという問題があった。また、電圧依存性抵抗材料は１０μｍ程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層の多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに、その最上層に静電気対策素子を形成する場合には、製造工程も複雑化し、製造コストも増加するという問題があった。
【００１１】
したがって、本発明の目的は、静電容量が小さく且つ放電特性、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成された小型で高性能な複合電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明による複合電子部品の製造方法は、２つの磁性基体の間に静電気対策素子層及びコモンモードフィルタ層を形成する工程を備え、前記静電気対策素子層を形成する工程は、下地絶縁層を形成する工程と、前記下地絶縁層の表面においてギャップを介して相互に対向位置された電極を形成する工程と、少なくとも前記電極間に静電気吸収層を形成する工程を含み、前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴とする。
【００１３】
本発明による複合電子部品の製造方法において、前記静電気吸収層を形成する工程は、前記導電性無機材料をスパッタリングして前記下地絶縁層の表面を部分的に成膜する工程と、前記導電性無機材料をスパッタリングして前記導電性無機材料を覆う工程を含むことが好ましい。さらに、前記コモンモードフィルタ層を形成する工程は、樹脂からなる絶縁層及び導体パターンを交互に形成する工程を含み、前記絶縁層、前記導体パターン、前記下地絶縁層及び前記電極を薄膜工法によって形成することが好ましい。
【００１４】
また、上記課題を解決するため、本発明による複合電子部品は、２つの磁性基体の間にインダクタ素子と静電気対策素子とを有する複合電子部品であって、インダクタ素子は、樹脂からなる絶縁層と、絶縁層上に形成された導体パターンとを備え、静電気対策素子は、下地絶縁層と、下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも電極間に配置された静電気吸収層とを備え、静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴としている。
【００１５】
本発明によれば、静電容量が非常に小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧放電タイプの静電気対策素子を備えるので、静電気対策を行っていない場合の信号と同等の信号を伝送することができ、特性インピーダンスの低下を抑制することができる。しかも、静電気保護材料として絶縁性無機材料と導電性無機材料とのコンポジットを構成しているので、耐圧性が格段に高められるとともに、温度や湿度等の外部環境への耐候性が格段に高められる。また、インダクタ素子と静電気対策素子がワンチップ化されていることから、非常に小型で高機能な電子部品を提供することができる。
【００１６】
なお、本明細書において、「コンポジット」とは、絶縁性無機材料のマトリックス中に導電性無機材料が分散した状態を意味し、絶縁性無機材料のマトリックス中に導電性無機材料が一様に或いはランダムに分散した状態のみならず、絶縁性無機材料のマトリックス中に導電性無機材料の集合体が分散した状態、すなわち一般に海島構造と呼ばれる状態を含む概念である。また、本明細書において「絶縁性」とは、０．１Ωｃｍ以上を、「導電性」とは、０．１Ωｃｍ未満を意味し、所謂「半導電性」は、その比抵抗が０．１Ωｃｍ以上である限り、前者の絶縁性に含まれる。
【００１７】
本発明において、インダクタ素子は、積層方向と垂直な平面にそれぞれ形成された第１及び第２のスパイラル導体を含み、第１及び第２のスパイラル導体は、互いに磁気結合するコモンモードフィルタを構成していることが好ましい。これによれば、静電気を防止しながらコモンモードノイズを除去することができるので、静電気対策が必要な高速デジタル信号ラインのノイズ除去に好ましく使用することができる。
【００１８】
本発明において、静電気対策素子の静電容量の値が０．３５ｐＦ以下であることが好ましい。静電気対策素子の静電容量が０．３５ｐＦ以下であれば、ＤＶＩやＨＤＭＩなどの高速差動伝送ラインの差動伝送インピーダンス規格（１００±１５Ω）を満足することができる。したがって、信号品質に実質的な影響を与えることなく、静電気によるＩＣの破壊を確実に防止することができる。
【００１９】
本発明において、樹脂の材料はポリイミド樹脂又はエポキシ樹脂であり、絶縁性無機材料は、Ａｌ2Ｏ3、ＴｉＯ2、ＳｉＯ2、ＺｎＯ、Ｉｎ2Ｏ3、ＮｉＯ、ＣｏＯ、ＳｎＯ2、Ｖ2Ｏ5、ＣｕＯ、ＭｇＯ、ＺｒＯ2、ＡｌＮ、ＢＮ及びＳｉＣよりなる群から選択される少なくとも１種であることが好ましい。これらの金属酸化物は、絶縁性、耐熱性及び耐候性に優れるので、コンポジットの絶縁性マトリックスを構成する素材として有効に機能し、その結果、放電特性、耐熱性及び耐候性に優れる高機能な静電気対策素子を実現することができる。その上さらに、これらの金属酸化物は、低コストで入手可能であり、しかも、スパッタリング法の適用が可能なので、生産性及び経済性も高められる。
【００２０】
本発明において、導電性無機材料は、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔよりなる群から選択される少なくとも１種の金属又はこれらの金属化合物であることが好ましい。絶縁性無機材料のマトリックス中にこれらの金属又は金属化合物を不連続に分散した状態で配合することにより、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。
【００２１】
本発明において、静電気吸収層は、絶縁性無機材料と導電性無機材料とを逐次スパッタリングして形成されたコンポジットであるか、これらを同時スパッタリングして形成されたコンポジットであることが好ましい。このようにすると、絶縁性無機材料のマトリックス中に導電性無機材料を不連続に分散した状態で含むコンポジットを、再現性よく簡便に得ることができ、生産性及び経済性が高められる。
【００２２】
また、本発明による複合電子部品は、２つの磁性基体の間に設けられたコモンモードフィルタ層及び静電気対策素子層とを備え、コモンモードフィルタ層は、樹脂からなる第１及び第２の絶縁層と、第１の絶縁層上に形成された第１のスパイラル導体と、第２の絶縁層上に形成された第２のスパイラル導体とを備え、静電気対策素子層は、第１のスパイラル導体の一端に接続された第１の静電気対策素子と、第２のスパイラル導体の一端に接続された第２の静電気対策素子とを備え、第１及び第２のスパイラル導体は、積層方向と垂直な平面方向に形成され、互いに磁気結合するように配置され、第１及び第２の静電気対策素子は、下地絶縁層と、下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも電極間に配置された静電気吸収層とを備え、静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴としている。
【００２３】
本発明による複合電子部品は、第１のスパイラル導体の他端に接続された第３の静電気対策素子と、第２のスパイラル導体の他端に接続された第４の静電気対策素子とをさらに備え、第３及び第４の静電気対策素子は、第１及び第２の静電気対策素子と同一の構成を有することが好ましい。これによれば、複合電子部品の一対の入力端と出力端の両方に静電気対策素子が接続されているので、一対の信号ラインに対する接続の向きを意識することなく複合電子部品を実装することができ、製造時の取り扱いを容易にすることができる。
【００２４】
さらに、本発明の上記目的は、第１のスパイラル導体の一端に第１の静電気対策素子が接続され、第２のスパイラル導体の一端に第２の静電気対策素子が接続された構成を有する複合電子部品と一対の信号ラインとの接続構造であって、第１のスパイラル導体の一端及び第２のスパイラル導体の一端が一対の信号ラインの入力側にそれぞれ接続されることを特徴とする複合電子部品の接続構造によっても達成される。信号ラインの入力側に第１及び第２のスパイラル導体の一端を接続した場合には、第１及び第２のスパイラル導体の前段に第１及び第２の静電気対策素子が設けられることになるが、第１及び第２のスパイラル導体で反射した信号が入力波形に重畳してより高い電圧となって静電気対策素子に吸収されると考えられることから、静電気の吸収を確実に行うことができる。
【発明の効果】
【００２５】
このように、本発明によれば、静電容量が小さく且つ放電特性、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成された小型で高性能な複合電子部品の製造方法を提供することができる。特に、本発明による複合電子部品は、信号伝送量が大きく伝送速度も非常に高速なＨＤＭＩ等の高速信号インターフェースに対して顕著な効果を有するものである。さらに、本発明によれば、そのような複合電子部品を効果的に機能させることが可能な信号ラインとの接続構造を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。
【図２】複合電子部品１００の構成を示す回路図である。
【図３】複合電子部品１００の層構造の一例を示す略分解斜視図である。
【図４】ギャップ電極２８，２９と他の導体パターンとの位置関係を示す略平面図である。
【図５】静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。
【図６】静電気対策素子の原理を説明するための模式図である。
【図７】複合電子部品１００の製造工程を示すフローチャートである。
【図８】静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の他の例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。
【図９】本発明の第２の実施形態による複合電子部品２００の層構造を示す略斜視図である。
【図１０】本発明の第３の実施形態による複合電子部品３００の層構造を示す略斜視図である。
【図１１】本発明の第４の実施形態による複合電子部品４００の構成を示す回路図である。
【図１２】複合電子部品４００の層構造の一例を示す略分解斜視図である。
【図１３】一般的な差動伝送回路の回路図である。
【図１４】従来の静電気対策回路の構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２８】
図１は、本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。
【００２９】
図１に示すように、本実施形態による複合電子部品１００は、静電気保護機能を備えた薄膜コモンモードフィルタであって、第１及び第２の磁性基体１１ａ、１１ｂと、第１の磁性基体１１ａと第２の磁性基体１１ｂに挟まれた機能層１２とを備えている。また、第１の磁性基体１１ａ、機能層１２及び第２の磁性基体１１ｂからなる積層体の外周面には、第１〜第６の端子電極１３ａ〜１３ｆが形成されている。このうち、第１及び第２の端子電極１３ａ，１３ｂは第１の側面１０ａに形成され、第３及び第４の端子電極１３ｃ、１３ｄは第１の側面１０ａと対向する第２の側面１０ｂに形成され、第５の端子電極１３ｅは第１及び第２の側面１０ａ，１０ｂと直交する第３の側面１０ｃに形成され、第６の端子電極１３ｆは第３の側面と対向する第４の側面１０ｄに形成されている。
【００３０】
第１及び第２の磁性基体１１ａ，１１ｂは、機能層１２を物理的に保護すると共に、コモンモードフィルタの閉磁路としての役割を果たすものである。第１及び第２の磁性基体１１ａ，１１ｂの材料としては、焼結フェライト、複合フェライト（粉状のフェライトを含有した樹脂）等を用いることができる。
【００３１】
図２は、複合電子部品１００の構成を示す回路図である。
【００３２】
図２に示すように、複合電子部品１００は、コモンモードチョークコイルとして機能するインダクタ素子１４ａ、１４ｂと、静電気対策素子１５ａ、１５ｂとを備えており、インダクタ素子１４ａ、１４ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第３及び第４の端子電極１３ｃ、１３ｄにそれぞれ接続されている。また、静電気対策素子１５ａ，１５ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。図１３に示したように、複合電子部品１００は一対の信号ライン上に実装されるが、このとき第１及び第２の端子電極１３ａ，１３ｂは信号ラインの入力側に接続され、第３
及び第４の端子電極１３ｃ，１３ｄは信号ラインの出力側に接続される。また、第５及び第６の端子電極１３ｅ，１３ｆはグランドラインに接続される。
【００３３】
図３は、複合電子部品１００の層構造の一例を示す略分解斜視図である。
【００３４】
図３に示すように、複合電子部品１００は、第１及び第２の磁性基体１１ａ、１１ｂと、第１及び第２の磁性基体１１ａ、１１ｂに挟まれた機能層１２とを備えており、機能層１２はコモンモードフィルタ層１２ａと静電気対策素子層１２ｂによって構成されている。
【００３５】
コモンモードフィルタ層１２ａは、絶縁層１６ａ〜１６ｅと、磁性層１６ｆと、接着層１６ｇと、絶縁層１６ｂ上に形成された第１のスパイラル導体１７と、絶縁層１６ｃ上に形成された第２のスパイラル導体１８と、絶縁層１６ａ上に形成された第１の引き出し導体１９と、絶縁層１６ｄ上に形成された第２の引き出し導体２０とを備えている。
【００３６】
絶縁層１６ａ〜１６ｅは、各導体パターン間、或いは導体パターンと磁性層１６ｆとを絶縁すると共に、導体パターンが形成される下地面の平坦性を確保する役割を果たす。絶縁層１６ａ〜１６ｅの材料としては、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂を用いることが好ましく、ポリイミド樹脂やエポキシ樹脂を用いることが好ましい。導体パターンとしては、導電性及び加工性に優れたＣｕ、Ａｌ等を用いることが好ましい。導体パターンの形成は、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により行うことができる。
【００３７】
絶縁層１６ｂ〜１６ｅの中央領域であって第１及び第２のスパイラル導体１７，１８の内側には、絶縁層１６ｂ〜１６ｅを貫通する開口２５が設けられており、開口２５の内部には、第１の磁性基体１１ａと第２の磁性基体１１ｂとの間に閉磁路を形成するための磁性体２６が充填されている。磁性体２６としては、複合フェライト等を用いることが好ましい。
【００３８】
さらに、絶縁層１６ｅの表面には磁性層１６ｆが形成されている。開口２５内の磁性体２６は、複合フェライト（磁性粉含有樹脂）のペーストを硬化させて形成しているが、硬化時に樹脂の収縮が発生し、開口部分に凹凸が生じる。この凹凸をできるだけ少なくするためには、開口２５の内部のみならず絶縁層１６ｅの表面全体にもペーストを塗布することが好ましく、磁性層１６ｆはそのような平坦性の確保を目的として形成される。
【００３９】
接着層１６ｇは磁性基体１１ｂを磁性層１６ｆ上に貼り付けるために必要な層である。また、磁性基体１１ｂ及び磁性層１６ｆの表面の凹凸を緩和し、密着性を高める役割を果たす。特に限定されるものではないが、接着層１６ｇの材料としては、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等を用いることができる。
【００４０】
第１のスパイラル導体１７は、図２に示したインダクタ素子１４ａに対応するものである。第１のスパイラル導体１７の内周端は、絶縁層１６ｂを貫通する第１のコンタクトホール導体２１及び第１の引き出し導体１９を介して、第１の端子電極１３ａに接続されている。また、第１のスパイラル導体１７の外周端は、第３の引き出し導体２３を介して第３の端子電極１３ｃに接続されている。
【００４１】
第２のスパイラル導体１８は、図２に示したインダクタ素子１４ｂに対応するものである。第２のスパイラル導体１８の内周端は、絶縁層１６ｄを貫通する第２のコンタクトホール導体２２及び第２の引き出し導体２０を介して、第２の端子電極１３ｂに接続されている。また、第２のスパイラル導体１８の外周端は、第４の引き出し導体２４を介して第４の端子電極１３ｄに接続されている。
【００４２】
第１及び第２のスパイラル導体１７，１８は共に同一の平面形状を有しており、しかも平面視で同じ位置に設けられている。第１及び第２のスパイラル導体１７，１８は完全に重なり合っていることから、両者の間には強い磁気結合が生じている。以上の構成により、コモンモードフィルタ層１２ａ内の導体パターンはコモンモードフィルタを構成している。
【００４３】
静電気対策素子層１２ｂは、下地絶縁層２７と、下地絶縁層２７の表面に形成された第１及び第２のギャップ電極２８，２９と、第１及び第２のギャップ電極２８，２９を覆う静電気吸収層３０とを備えている。第１のギャップ電極２８付近の層構造は、図２に示した第１の静電気対策素子１５ａとして機能する部分であり、第２のギャップ電極２９付近の層構造は、第２の静電気対策素子１５ｂとして機能する部分である。第１のギャップ電極２８の一端は第１の端子電極１３ａに接続されており、他端は第５の端子電極１３ｅに接続されている。また、第２のギャップ電極２９の一端は第２の端子電極１３ｂに接続されており、他端は第６の端子電極１３ｆに接続されている。
【００４４】
図４は、ギャップ電極２８，２９と他の導体パターンとの位置関係を示す略平面図である。
【００４５】
図４に示すように、ギャップ電極２８，２９が有するギャップ２８Ｇ，２９Ｇは、コモンモードフィルタを構成する第１及び第２のスパイラル導体１７，１８及び第１及び第２の引き出し導体１９，２０と平面的に重ならない位置に設けられている。特に限定されるものではないが、本実施形態においては、スパイラル導体１７，１８の内側であって、スパイラル導体１７，１８と開口２５との間の空き領域にギャップ２８Ｇ，２９Ｇが設けられている。詳細は後述するが、静電気対策素子は静電気の吸収によって部分的に破損、変形するため、静電気対策素子と重なる位置に導体パターンが配置されている場合にはそれらも一緒に破損するおそれがある。しかし、静電気対策素子のギャップ２８Ｇ，２９Ｇが導体パターンを避けた位置に設けられていることから、静電気によって破壊されたときの上下層の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。
【００４６】
図５（ａ）及び（ｂ）は、静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。なお、第２のギャップ電極２９の構成は第１のギャップ電極２８と同一であるため、重複する説明を省略する。
【００４７】
静電気対策素子層１２ｂは、磁性基体１１ａの表面に形成された下地絶縁層２７と、第１のギャップ電極２８を構成する一対の電極２８ａ，２８ｂと、これらの電極２８ａ，２８ｂの間に配設された静電気吸収層３０とを備えている。この静電気対策素子層１２ｂにおいて、静電気吸収層３０は低電圧放電タイプの静電気保護材料として機能し、静電気などの過電圧が印加された際に、この静電気吸収層３０を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている。
【００４８】
下地絶縁層２７は絶縁性材料からなり、本実施形態においては製造上の容易さから磁性基体１１ａの全面を覆っているが、少なくとも電極２８ａ，２８ｂ及び静電気吸収層３０の下地となっていればよく、必ずしも全面を覆う必要はない。
【００４９】
下地絶縁層２７の具体例としては、例えば、第１の磁性基体１１ａの表面に、ＮｉＺｎフェライトやアルミナ、シリカ、マグネシア、窒化アルミ等の誘電率が５０以下、好ましくは２０以下の低誘電率材料からなる絶縁膜を形成したものも、好適に用いることができる。なお、下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の膜厚は、適宜設定可能である。
【００５０】
下地絶縁層２７の表面には、一対の電極２８ａ，２８ｂが相互に離間して配設されている。本実施形態では、一対の電極２８ａ，２８ｂは、下地絶縁層２７上の所定の位置にギャップ距離△Ｇを置いて、対向配置されている。
【００５１】
電極２８ａ，２８ｂを構成する素材としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ及びＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、これらに特に限定されない。なお、本実施形態では、電極２８ａ，２８ｂは、平面視で矩形状に形成されているが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。
【００５２】
電極２８ａ，２８ｂ間のギャップ距離△Ｇは、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．1〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。なお、電極２８ａ，２８ｂの厚みは、適宜設定することができ、特に限定されないが、通常、０．０５〜１０μｍ程度である。
【００５３】
上記の電極２８ａ，２８ｂ間には、静電気吸収層３０が配設されている。本実施形態では、上述した下地絶縁層２７の表面及び電極２８ａ，２８ｂ上に、静電気吸収層３０が積層された構成となっている。この静電気吸収層３０の寸法形状及びその配設位置は、過電圧が印加された際に自身を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている限り、特に限定されない。
【００５４】
静電気吸収層３０は、絶縁性無機材料３２のマトリックス中に島状の導電性無機材料３３の集合体が不連続に点在した海島構造のコンポジットである。本実施形態では、静電気吸収層３０は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、導電性無機材料３３をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３２をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３３の層とこれを覆う絶縁性無機材料３２の層との積層構造のコンポジットが形成されている。
【００５５】
マトリックスを構成する絶縁性無機材料３２の具体例としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ２Ｏ３、ＴｉＯ２、ＳｉＯ2、ＺｎＯ、Ｉｎ2Ｏ3、ＮｉＯ、ＣｏＯ、ＳｎＯ2、Ｖ2Ｏ5、ＣｕＯ、ＭｇＯ、ＺｒＯ2、ＡｌＮ、ＢＮ及びＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ2Ｏ3やＳｉＯ2等を用いることがより好ましい。一方、絶縁性マトリックスに半導体性を付与する観点からは、ＴｉＯ2やＺｎＯを用いることがより好ましい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧及びクランプ電圧に優れる静電気対策素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ2やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料３２と併用すればよい。特に、ＴｉＯ2は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ2を用いることが特に好ましい。絶縁性無機材料３２は、上層に位置する任意の層（例えば絶縁層１６ａ）から一対の電極２８ａ，２８ｂや導電性無機材料３３を保護する保護層としても機能するものである。
【００５６】
導電性無機材料３３の具体例としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔ、或いは、これらの合金が好ましい。
【００５７】
静電気吸収層３０を構成する電極２８、絶縁性無機材料３２及び導電性無機材料３３の組み合わせとしては、Ｃｕ、ＳｉＯ２及びＡｕの組み合わせが特に好ましい。これらの材料で構成された静電気対策素子は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料３３の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。
【００５８】
静電気吸収層３０の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５〜５００ｎｍであることがより好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料３３の層と絶縁性無機材料３２のマトリックスの層とを形成する場合、導電性無機材料３３の層の厚みは、１〜１０ｎｍであることが好ましく、絶縁性無機材料３２の層の厚みは、１０ｎｍ〜１０μｍであることが好ましく、より好ましくは１０ｎｍ〜１μｍであり、より好ましくは１０〜５００ｎｍである。
【００５９】
静電気吸収層３０の形成方法は、上述したスパッタリング法に限定されるものではない。下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、公知の薄膜形成方法を適用して、上述した絶縁性無機材料３２及び導電性無機材料３３を付与することにより、静電気吸収層３０を形成することができる。
【００６０】
本実施形態の静電気対策素子層１２ｂにおいては、絶縁性無機材料３２のマトリックス中に不連続に点在した島状の導電性無機材料３３を含む静電気吸収層３０が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成を採用することにより、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れる、高性能な静電気対策素子が実現される。しかも、低電圧放電タイプの静電気保護材料として機能する静電気吸収層３０として、少なくとも絶縁性無機材料３２と導電性無機材料３３とから構成されるコンポジットが採用されている。そのため、上記従来の有機−無機複合膜のものに比して、耐熱性が高められ、また、温度や湿度等の外部環境により特性が変動し難いものとなり、その結果、信頼性が高められる。その上さらに、スパッタリング法により静電気吸収層３０が形成可能であり、これにより、生産性及び経済性がより一層高められる。なお、本実施形態の静電気対策素子は、電極２８ａ，２８ｂ間に電圧を印加することにより静電気吸収層３０中へ電極２８ａ，２８ｂの一部が飛散した結果、静電気吸収層３０が電極２８ａ，２８ｂを構成する素材を含む構成であってもよい。
【００６１】
図６は、静電気対策素子の原理を説明するための模式図である。
【００６２】
図６に示すように、一対の電極２８ａ，２８ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料３２のマトリックス中に不連続に点在した島状の導電性無機材料３３によって構成される任意の経路を通って電極２８ａから電極２８ｂ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料３３は絶縁性無機材料３２と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料３３によって多数の電流経路が形成されているため、複数回の静電気吸収が可能である。
【００６３】
以上説明したように、本実施形態による複合電子部品１００は、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性、耐熱性及び耐候性に優れた低電圧タイプの静電気対策素子を内蔵しているので、高性能な静電気保護機能を備えたコモンモードフィルタとして機能する複合電子部品を実現することができる。
【００６４】
また、本実施形態によれば、静電気対策素子層１２ｂの材料として絶縁性無機材料３２及び導電性無機材料３３が使用され、静電気対策素子層１２ｂを構成する各種材料に樹脂が含まれていないことから、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、さらにその上にコモンモードフィルタ層１２ａを形成することができる。コモンモードフィルタ層１２ａをいわゆる薄膜工法で形成する場合には３５０℃以上、導体パターンが形成されたセラミックシートを順次積層するいわゆる積層工法で形成する場合には８００℃の熱処理工程が必要となるが、静電気対策素子層の材料として絶縁性無機材料３２及び導電性無機材料３３を使用した場合には、熱処理工程に耐えることができ、正常に機能する静電気対策素子を確実に形成することができる。さらに、磁性基板上の十分に平坦な面に静電気対策素子を形成することができ、ギャップ電極の微小なギャップを安定的に形成することができる。
【００６５】
また、本実施形態によれば、ギャップ電極の形成位置がコモンモードフィルタを構成する第１及び第２のスパイラル導体等と平面的に重ならず、それらの導体パターンを避けた位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。
【００６６】
さらに、本実施形態によれば、図２に示したように、複合電子部品１００は一対の信号ライン上に実装され、静電気対策素子１５ａ，１５ｂは、コモンモードフィルタ１４ａよりも信号ラインの入力側に設けられていることから、静電気対策素子による過電圧の吸収効率を高めることができる。通常、静電気による過電圧は、インピーダンス整合のとれていない異常な電圧であるため、コモンモードフィルタの入力端で一回反射する。この反射信号は元の信号波形に重畳され、電圧が上昇した信号は、静電気対策素子で一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。
【００６７】
次に、本実施形態による複合電子部品１００の製造方法について詳細に説明する。
【００６８】
図７は、複合電子部品１００の製造工程を示すフローチャートである。
【００６９】
複合電子部品１００の製造では、まず第１の磁性基体１１ａを用意し（ステップＳ１０１）、第１の磁性基体１１ａの表面に静電気対策素子層１２ｂを形成し（ステップＳ１０２〜Ｓ１０４）、静電気対策素子層１２ｂの表面にコモンモードフィルタ層１２ａを形成した後（ステップＳ１０５〜Ｓ１１１）、第２の磁性基体１１ｂを積層する（ステップＳ１１２）。その後、外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、第１及び第２の磁性基体１１ａ，１１ｂに挟まれたコモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂを有する複合電子部品１００が完成する。
【００７０】
本実施形態による複合電子部品１００の製造方法は、コモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂをいわゆる薄膜工法で一貫して形成することを特徴としている。ここで、薄膜工法とは、感光性樹脂を塗布し、これを露光及び現像して絶縁層を形成した後、絶縁層の表面に導体パターンを形成する工程を繰り返すことにより、絶縁層及び導体層が交互に形成された多層膜を形成する方法である。以下、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａの形成工程について詳細に説明する。
【００７１】
静電気対策素子層１２ｂの形成では、まず磁性基体１１ａの表面に下地絶縁層２７（ステップＳ１０２）を形成する。下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の層厚は、適宜設定可能である。
【００７２】
次に、下地絶縁層２７の表面にギャップ電極２８，２９を形成する（ステップＳ１０３）。ギャップ電極２８，２９は、下地絶縁層２７の全面に電極材料を成膜した後、電極材料をパターニングすることにより形成することができる。一対の電極間のギャップ距離ΔＧは０．１〜５０μｍ程度と非常に微細であることから、高精度なパターニングが要求され、下地面の平坦性も要求される。ここで、下地絶縁層２７は平坦性の高い磁性基体１１ａ上に形成され、下地絶縁層２７の平坦性も高いことから、微細なギャップ幅を高精度に制御することができる。
【００７３】
次に、ギャップ電極２８，２９が形成された下地絶縁層２７の表面に静電気吸収層３０を形成する（ステップＳ１０４）。詳細には、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、導電性無機材料３３をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３２をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３３の層とこれを覆う絶縁性無機材料３２の層との積層構造のコンポジットを形成する。以上により、静電気対策素子層１２ｂが完成する。
【００７４】
コモンモードフィルタ層１２ａの形成では、絶縁層及び導体パターンを交互に形成することにより、絶縁層１６ａ〜１６ｅ、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０を形成する（ステップＳ１０５〜Ｓ１０９）。詳細には、静電気対策素子層１２ｂ上にまず絶縁層１６ａを形成した後、絶縁層１６ａ上に第１の引き出し導体１９を形成する（ステップＳ１０５）。次に、絶縁層１６ａ上に絶縁層１６ｂを形成した後、絶縁層１６ｂ上に第１のスパイラル導体１７を形成すると共に、絶縁層１６ｂを貫通するコンタクトホール２１を形成する（ステップＳ１０６）。次に、絶縁層１６ｂ上に絶縁層１６ｃを形成した後、絶縁層１６ｃ上に第２のスパイラル導体１８を形成する（ステップＳ１０７）。次に、絶縁層１６ｃ上に絶縁層１６ｄを形成した後、絶縁層１６ｄ上に第２の引き出し導体２０を形成すると共に、絶縁層１６ｄを貫通するコンタクトホール２２を形成し（ステップＳ１０８）、さらに絶縁層１６ｄ上に絶縁層１６ｅを形成する（ステップＳ１０９）。
【００７５】
ここで、各絶縁層１６ａ〜１６ｅは、下地面に感光性樹脂をスピンコートし、これを露光及び現像することにより形成することができる。特に、絶縁層１６ｂ〜１６ｅは開口２５を有する絶縁層として形成される。また、スパイラル導体等の導体パターンは、蒸着法又はスパッタリング法により導体層を形成した後、パターニングを行うことにより形成することができる。
【００７６】
次に、開口２５内に磁性体２６を充填し、さらに絶縁層１６ｅの表面にも磁性層１６ｆを形成する（ステップＳ１１０）。その後、接着層１６ｇを形成し（ステップＳ１１１）、接着層１６ｇを介して第２の磁性基体１１ｂを貼り合わせた後（ステップＳ１１２）、積層体の外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、複合電子部品１００が完成する。
【００７７】
以上説明したように、本実施形態による複合電子部品の製造方法は、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａを一貫して薄膜工法で形成するので、特別な製造工程を経由することなく複合電子部品を製造することができる。また、本実施形態による複合電子部品の製造方法は、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、静電気対策素子層１２ｂ上にコモンモードフィルタ層１２ａを形成するので、静電気対策素子を比較的平坦な磁性基体１１ａの表面に形成することができ、高品質な静電気対策素子とコモンモードフィルタとを組み合わせた複合電子部品を製造することができる。
【００７８】
次に、静電気対策素子層１２ｂの他の例について説明する。
【００７９】
図８（ａ）及び（ｂ）は、静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の他の例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。
【００８０】
図８（ａ）及び（ｂ）に示すように、この静電気対策素子層１２ｂは、静電気吸収層３０に代えて静電気吸収層３４を有する他は、上述した第１実施形態の静電気対策素子層と同じ構成を有する。
【００８１】
静電気吸収層３４は、絶縁性無機材料３２のマトリックス中に導電性無機材料３３が不連続に分散したコンポジットである。本実施形態では、静電気吸収層３４は、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、絶縁性無機材料３２を含むターゲット（又は、絶縁性無機材料３２及び導電性無機材料３３を含むターゲット）を用いてスパッタリング（又は、同時スパッタリング）した後、電極２８ａ，２８ｂ間に電圧を印加して電極２８ａ，２８ｂの一部を絶縁性無機材料３２中へランダムに飛散させることにより、形成されている。したがって、本実施形態の静電気吸収層３４は、導電性無機材料３３として少なくとも電極２８ａ，２８ｂを構成する素材を含むものとなっている。
【００８２】
静電気吸収層３４の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、より好ましくは１０ｎｍ〜１μｍであり、より好ましくは１０〜５００ｎｍである。
【００８３】
本実施形態の静電気対策素子層１２ｂにおいては、低電圧放電タイプの静電気保護材料として機能する静電気吸収層３４として、絶縁性無機材料３２のマトリックス中に粒子状の導電性無機材料３３が不連続に分散したコンポジットが採用されている。このように構成しても、上記第１実施形態と同様の作用効果が奏される。
【００８４】
図９は、本発明の第２の実施形態による複合電子部品２００の層構造を示す略斜視図である。
【００８５】
図９に示すように、この複合電子部品２００の特徴は、コモンモードフィルタ層１２ａにおける第１及び第２の引き出し導体１９，２０が共通の絶縁層１６ａ上に形成されている。そのため、第１の実施形態において第２の引き出し導体２０が形成された絶縁層は省略されており、絶縁層が１層分不要となっている。したがって、コモンモードフィルタ層１２ａの層厚を薄くすることができ、複合電子部品２００の低背化及び製造工程の簡素化を図ることができる。
【００８６】
図１０は、本発明の第３の実施形態による複合電子部品３００の層構造を示す略斜視図である。
【００８７】
図１０に示すように、この複合電子部品３００の特徴は、コモンモードフィルタ層１２ａが下層、静電気対策素子層１２ｂが上層に設けられている点にある。コモンモードフィルタ層１２ａの構成や静電気対策素子層１２ｂの構成に変更はないため、同一の構成要素に同一の符号を付して重複する説明を省略する。本実施形態によれば、第１の実施形態と同様、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性、耐熱性及び耐候性に優れた低電圧タイプの静電気対策素子を内蔵しているので、高性能な静電気保護機能を備えたコモンモードフィルタとして機能する複合電子部品を実現することができる。尚、静電気対策素子層１２ｂがコモンモードフィルタ層１２ａの上面に形成されることから、下地面となるコモンモードフィルタ層１２ａの上面が十分な平坦性を有することが必要となる。
【００８８】
図１１は、本発明の第４の実施形態による複合電子部品４００の構成を示す回路図である。
【００８９】
図１１に示すように、複合電子部品４００は、コモンモードチョークコイルとして機能するインダクタ素子１４ａ、１４ｂと、静電気対策素子１５ａ〜１５ｄとを備えており、インダクタ素子１４ａ、１４ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第３及び第４の端子電極１３ｃ、１３ｄにそれぞれ接続されている。また、静電気対策素子１５ａ，１５ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。さらに、静電気対策素子１５ｃ，１５ｄの一端は第３及び第４の端子電極１３ｃ，１３ｄにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。図１３に示したように、複合電子部品４００は一対の信号ライン上に実装されるが、第１の実施形態と異なり、一対の静電気対策素子が入力側と出力側の両方に設けられた対称型の回路であることから、第１及び第２の端子電極１３ａ，１３ｂを信号ラインの入力側に接続しても出力側に接続しても回路構成は同じになる。
【００９０】
図１２は、複合電子部品４００の層構造の一例を示す略分解斜視図である。
【００９１】
図１２に示すように、複合電子部品４００では、静電気対策素子層１２ｂ内の下地絶縁層２７の表面に形成されたギャップ電極の形状に特徴があり、第１及び第２のギャップ電極２８，２９のみならず、第３及び第４のギャップ電極３６，３７を備えている。第１のギャップ電極２８付近の層構造は、図１１に示した第１の静電気対策素子１５ａとして機能する部分であり、第２のギャップ電極２９付近の層構造は、第２の静電気対策素子１５ｂとして機能する部分であり、第３のギャップ電極３６付近の層構造は、第３の静電気対策素子１５ｃとして機能する部分であり、第４のギャップ電極３７付近の層構造は、第４の静電気対策素子１５ｄとして機能する部分である。第１のギャップ電極２８の一端は第１の端子電極１３ａに接続されており、他端は第５の端子電極１３ｅに接続されている。また、第２のギャップ電極２９の一端は第２の端子電極１３ｂに接続されており、他端は第６の端子電極１３ｆに接続されている。第３のギャップ電極３６の一端は第３の端子電極１３ｃに接続されており、他端は第５の端子電極１３ｅに接続されている。また、第４のギャップ電極３７の一端は第４の端子電極１３ｄに接続されており、他端は第６の端子電極１３ｆに接続されている。
【００９２】
以上説明したように、本実施形態による複合電子部品４００は、入力側と出力側の両方に一対の静電気対策素子が設けられた対称型の回路であることから、実装方向の制約がないチップ部品として提供することができる。
【００９３】
以上、本発明の好ましい実施の形態について説明したが、本発明は上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
【００９４】
例えば、上記実施形態においては、静電気対策素子層１２ｂを下層、コモンモードフィルタ層１２ａを上層としているが、静電気対策素子層１２ｂを上層、コモンモードフィルタ層１２ａを下層としてもよい。この場合、静電気対策素子層１２ｂがコモンモードフィルタ層１２ａの上面に形成されることから、コモンモードフィルタ層の上面が十分な平坦性を有することが必要となる。
【００９５】
また、上記実施形態においては、略矩形状のスパイラル導体（直線によって形作られる角パターン）を用いているが、略円形状のスパイラル導体（曲線によって形作られる丸パターン）を用いて構成してもよい。丸パターンの場合、当該パターンが形成されていない空き領域にギャップ電極を形成しやすいという利点がある。
【符号の説明】
【００９６】
１，２    信号ライン
３    出力バッファ
４    入力バッファ
５    コモンモードチョークコイル
６    ＩＣ
７    信号ライン
８    コイル部品
９    静電気対策部品
１０ａ    第１の側面
１０ｂ    第２の側面
１０ｃ    第３の側面
１０ｄ    第４の側面
１１ａ    第１の磁性基体
１１ｂ    第２の磁性基体
１２    機能層
１２ａ    コモンモードフィルタ層
１２ｂ    静電気対策素子層
１３ａ-１３ｆ    端子電極
１４ａ，１４ｂ    インダクタ素子
１５ａ-１５ｄ    静電気対策素子
１６ａ-１６ｅ    絶縁層
１６ｆ    磁性層
１６ｇ    接着層
１７    第１のスパイラル導体
１８    第２のスパイラル導体
１９    第１の引き出し導体
２０    第２の引き出し導体
２１    第１のコンタクトホール導体
２２    第２のコンタクトホール導体
２３    第３の引き出し導体
２４    第４の引き出し導体
２５    開口
２６    磁性体
２７    下地絶縁層
２８，２９    ギャップ電極
２８Ｇ，２９Ｇ    ギャップ
２８ａ，２８ｂ    電極
２９ａ、２９ｂ    電極
３０    静電気吸収層
３２    絶縁性無機材料
３３    導電性無機材料
３４    静電気吸収層
３６，３７    ギャップ電極
１００    複合電子部品
２００    複合電子部品
３００    複合電子部品
４００    複合電子部品
【図１】
2011181512.tif 000003
【図２】
2011181512.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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