(57)【要約】【課題】配線効率が向上した半導体装置を提供する。【解決手段】本発明の半導体装置は、第１の配線層と、その上方に形成された第２の配線層と、第２の配線層で第１の方向に平行離間して形成されると共にその方向に略直交する第２の方向に延在する第１及び第２の電源線で、第１及び第２の電源線には第１の電源電位が供給され、第１の電源線は第１のトランジスタの上方に配置してその第１の拡散層に接続され、第２の電源線は第２のトランジスタの上方に配置してその第１の拡散層に接続されている第１及び第２の電源線と、第１のトランジスタの第２の拡散層と第２のトランジスタの第１のゲート電極との間、又は、第１及び第２のトランジスタの第１のゲート電極の間のいずれか一方に配置された信号経路であって、信号経路は第１及び第２の電源線の間に第２の配線層に形成された第１の部分を含む信号経路とを備えたことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に形成された第１及び第２の拡散層と前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極とをそれぞれ備える第１の導電型の第１及び第２のトランジスタであって、互いに第１の方向に並んで形成された前記第１及び第２のトランジスタと、
前記半導体基板上に形成された第１の配線層と、
前記第１の配線層の上方に形成された第２の配線層と、
前記第２の配線層において前記第１の方向に平行に離間して形成されると共に該第１の方向に略直交する第２の方向に延在する第１及び第２の電源線であって、該第１及び第２の電源線には第１の電源電位が供給され、前記第１の電源線は前記第１のトランジスタの上方に配置して該第１のトランジスタの前記第１の拡散層に電気的に接続され、前記第２の電源線は前記第２のトランジスタの上方に配置して該第２のトランジスタの前記第１の拡散層に電気的に接続されている第１及び第２の電源線と、
前記第１のトランジスタの前記第２の拡散層と前記第２のトランジスタの前記第１のゲート電極との間、又は、前記第１のトランジスタの前記第１のゲート電極と前記第２のトランジスタの前記第１のゲート電極との間のいずれか一方に配置された信号経路であって、当該信号経路は、前記第１の電源線と前記第２の電源線との間において前記第２の配線層に形成された第１の部分を含む信号経路とを備えていることを特徴とする半導体装置。
【請求項２】
前記信号経路が前記第１のトランジスタの前記第２の拡散層と前記第２のトランジスタの前記第１のゲート電極とを接続する信号経路であって、当該信号経路が、平面視して少なくとも前記第２の電源線と交差する領域において前記第１の配線層に形成された第２の部分を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板中に形成された第３及び第４の拡散層と前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極とをそれぞれ備える前記第１の導電型と異なる第２の導電型の第３及び第４のトランジスタと、
前記第２の配線層において前記第１の方向に平行に離間して形成されると共に前記第２の方向に延在する第３及び第４の電源線であって、前記第３及び第４の電源線には前記第１の電源電位と異なる第２の電源電位が供給され、前記第３の電源線は前記第３のトランジスタの前記第３の拡散層に電気的に接続され、前記第４の電源線は前記第４のトランジスタの第３の拡散層に電気的に接続される前記第３及び第４の電源線と、を備え、
前記第１及び第２のトランジスタは、前記第１の方向において前記第３及び第４のトランジスタに挟まれて配置され、
前記第１及び第２の電源線は、前記第１の方向において前記第３及び第４の電源線に挟まれて配置されていることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
【請求項４】
前記第１の電源線が前記第１のトランジスタの前記第１及び第２の拡散層の前記第１の方向における略中央部分を通過し、前記第２の電源線が前記第第２のトランジスタの前記第１及び第２の拡散層の前記第１の方向における略中央部分を通過するように配置することを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に配線の効率が向上した半導体装置に関する。
【背景技術】
【０００２】
半導体装置はパソコン、通信機器、家電、玩具等のいろいろな分野に利用されている。ここで用いられる半導体装置では、演算や記憶や制御などの論理回路を構成するセルを配列し、複数のセル同士を配線して接続することでより大きな回路を構成する。
【０００３】
このセルの規模や大きさは様々であるが、配置や配線をしやすいようにセルの信号端子や電源端子などには一定のルールを用いて設計されている。このセルを配置し、セル間を配線することをレイアウト設計という。
近年、半導体素子が微細化、高集積化するにしたがって半導体装置を構成する回路も大規模化している。そのため、人手によるレイアウト設計はほとんど不可能であり、専用の自動レイアウト装置を用いて行われている。
【０００４】
特許文献１には、自動レイアウト設計において、一つのセル棚における回路セルの配線例が示されている。
【０００５】
図１４及び図１５を参照して、自動レイアウト設計を用いて設計した従来の半導体装置について説明する。
図１４は従来の半導体装置の一部の例であって、回路セルＡに形成したインバータＡと、回路セルＢに形成したインバータBとが直列に接続された箇所のレイアウトを示す図である。また、図１４は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いている。
図１５は、図１４のＣ１−Ｃ２線に沿った断面図である。
なお、内部構成を図示していない回路セルには、所定の回路パターンが形成されているものとする。
【０００６】
一般に自動レイアウト設計では、それぞれがｘ方向に沿って延伸する複数の領域であって、ｘ方向に直交するｙ方向に並んで形成される複数のセル棚１０１、１０１’とよばれる領域のそれぞれに、複数の回路セル１０２、１０２’を配置する。
図示しているように、回路セルのｘ方向の長さ（幅）は各セルの種類毎に異なってもよい。
【０００７】
それぞれのセル棚１０１、１０１’に配置される複数の回路セル１０２、１０２’には、ｘ方向に延伸する、電源電位を供給する電源線ＶＤＤと接地電位を供給する電源線ＶＳＳとから電源電圧が供給される。これらの電源線ＶＤＤと電源線ＶＳＳとはセル棚ごとに設けられる。
【０００８】
各回路セルは、P型トランジスタが配置されるPチャネル領域１０３、１０３’とN型トランジスタが配置されるNチャネル領域１０４、１０４’とを備える。
【０００９】
一般的な自動レイアウト設計においては、各セル棚のPチャネル領域１０３、１０３’の端部に第３の電源線ＶＤＤ１、第４の電源線ＶＤＤ２が配置され、Nチャネル領域の端部１０４ａ、１０４ａ’に第１の電源線ＶＳＳ１、第２の電源線ＶＳＳ２が配置される。すなわち、第１の電源線及び第２の電源線は、隣接するセル棚間の境界１０５、１０５’、１０５’’近傍に配置される。
【００１０】
１つのセル棚中の第１の電源線と第２の電源線とに挟まれた領域には、このセル棚に配置された複数の回路セル間を接続する信号線１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇが配置される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−６８０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで、自動レイアウト設計において、所定の機能を示す回路ブロックごとにその回路ブロックを構成する回路セルを配置できるエリアが制限されている。通常、このエリアは、複数のセル棚を含むエリアである。このように、制限されたエリア内に所定個数の回路セルを配置し、これらの回路セル間を所定の入出力関係で接続する場合、異なるセル棚に配置された回路セル間を接続しなければならない場合が生じる。
【００１３】
異なるセル棚に配置された回路セル間を接続しようとした場合、信号線がこれらのセル棚の境界近傍に配置された電源線と交差する。
【００１４】
一般の半導体装置では、複数の配線層を用いて電源線や信号線を形成する。この場合、下層の配線層ほど配線抵抗が高く、上層の配線層ほど抵抗が低くなるように配線層が形成される。
【００１５】
従来は、電源線と信号線とが交差する場合、少なくとも交差する部分において、信号線を電源線との上層の配線層に形成していた。電源線と信号線のうち、信号線の方を別の配線層に移す理由は、電源線を移した場合には配線層間を接続するスルーホールプラグ（スルーホール内を充填するプラグ）の抵抗によって電源電圧が低下するからであり、それを防ぐために信号線の方を別の配線層に移すことにしている。また、信号線を上層の配線層に移す理由は、下層の配線層に移した場合、信号線の抵抗値が増加し、信号品質や信号伝播速度に悪影響があるからである。
【００１６】
ここで、特に自動レイアウト設計において、１つの回路ブロックを形成する回路セル群内の配線（セルレベル配線と呼ぶ）は、基板側から数えて１層目の第１配線層（例えば、タングステン（Ｗ）配線層）と２層目の第２配線層（例えば、アルミニウム（Ａｌ）や銅（Ｃｕ））を用いて配線する。これは、より上層の配線層は、より配線層が長くなる複数の回路ブロック間を接続する配線（レイアウト配線と呼ぶ）に使用するためである。
【００１７】
従って、上述のとおり、電源線と信号線とが交差する部分において、信号線をより上層の配線層に移した場合、この配線層には信号線に直交するレイアウト配線が配置できなくなるため、レイアウト配線の配線効率低下を招くこととなり、その結果、半導体装置全体として、チップ面積を拡大するおそれがあるという問題があった。
この問題について、図１及び図２を参照して詳細に説明する。
【００１８】
まず、半導体装置１０１は、半導体基板１０２と、半導体基板１０２中に形成された拡散層と半導体基板１０２上にゲート絶縁膜１１７を介して形成されたゲート電極とを具備するトランジスタＰ１、Ｎ１、Ｎ２、Ｐ２と、半導体基板１０２上に形成された第１の配線層と、第１の配線層の上方に形成された第２の配線層と、第２の配線層の上方に形成された第３の配線層とを備えている。
【００１９】
次に、各トランジスタ及び配線について説明する。
（P型トランジスタＰ１及び配線）
P型トランジスタＰ１の拡散層（ソース）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ１に電気的に接続されている。このタングステン配線W１は、第１スルーホールに充填された導電プラグを介して第３の電源線ＶＤＤ１に接続されている。第３の電源線ＶＤＤ１はインバータＡに電源電位を供給する。
また、P型トランジスタＰ１の拡散層（ドレイン）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。
また、P型トランジスタＰ１のゲート電極Ｇ１は、ゲート配線G１ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎに接続されている。
【００２０】
（Ｎ型トランジスタＮ１及び配線）
Ｎ型トランジスタＮ１の拡散層（ソース）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４１に電気的に接続されている。このタングステン配線W４１は、第１スルーホールに充填された導電プラグを介して第１の電源線ＶＳＳ１に接続されている。第１の電源線ＶＳＳ１はインバータＡに接地電位を供給する。
また、Ｎ型トランジスタＮ１の拡散層（ドレイン）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。つまり、Ｎ型トランジスタＮ１の拡散層（ドレイン）とP型トランジスタＰ１の拡散層（ドレイン）Ｄ２とは、タングステン配線W２を介して電気的に接続され、インバータＡの出力信号を出力する。この出力信号は、後述する信号線を介してインバータＢに入力される。
さらにまた、Ｎ型トランジスタＮ１のゲート電極Ｇ２は、ゲート配線G２ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎに接続されている。
【００２１】
（Ｎ型トランジスタＮ２及び配線）
Ｎ型トランジスタN２の拡散層（ソース）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４２に電気的に接続されている。このタングステン配線W４２は、第１スルーホールに充填された導電プラグを介して第２の電源線ＶＳＳ２に接続されている。第２の電源線ＶＳＳ２はインバータＢに接地電位を供給する。
また、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。さらに、タングステン配線Ｗ５は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ２に接続されている。
さらにまた、Ｎ型トランジスタＮ２のゲート電極Ｇ３は、ゲート配線G３ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W６、第１スルーホールに充填された導電プラグ、第３配線層に形成された信号経路１２０、第１スルーホールに充填された導電プラグを介してタングステン配線W２に接続されている。つまり、Ｎ型トランジスタＮ２のゲート電極Ｇ３は、ゲート配線G３ａと第３配線層に形成された信号経路１２０とタングステン配線W２とを介してＰ型トランジスタＰ１の拡散層及びＮ型トランジスタＮ１の拡散層に接続されている。
【００２２】
（P型トランジスタＰ２及び配線）
P型トランジスタＰ２の拡散層（ソース）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ７に電気的に接続されている。このタングステン配線W７は、第１スルーホールに充填された導電プラグを介して第４の電源線ＶＤＤ２に接続されている。第４の電源線ＶＤＤ２はインバータＢに電源電位を供給する。
また、P型トランジスタＰ２の拡散層（ドレイン）は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。つまり、P型トランジスタＰ２の拡散層（ドレイン）とＮ型トランジスタＮ２の拡散層（ドレイン）とは、タングステン配線W５を介して電気的に接続されている。さらにまた、P型トランジスタＰ２の拡散層（ドレイン）は、タングステン配線W５と第１スルーホールに充填された導電プラグとを介して出力信号線Ｏｕｔ２に接続されている。
さらにまた、P型トランジスタＰ２のゲート電極Ｇ４は、ゲート配線G４ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W６、第４の電源線ＶＤＤ２１スルーホールに充填された導電プラグ、第３配線層に形成された信号経路１２０、第１スルーホールに充填された導電プラグを介してタングステン配線W２に接続されている。つまり、P型トランジスタＰ２のゲート電極Ｇ４は、ゲート配線G４ａと第３配線層に形成された信号経路１２０とタングステン配線W２とを介してＰ型トランジスタＰ１の拡散層及びＮ型トランジスタＮ１の拡散層に接続されている。
【００２３】
各配線層について説明する。
まず、第１の配線層１１９は、ゲート絶縁膜１１７及びゲート電極を覆うように形成された層間絶縁膜１１８上に形成されている。第１の配線層は例えば、タングステンからなるものが用いられる。第１配線層１１９の配線パターンには、タングステン配線Ｗ１０２をはじめ、コンタクトホールに充填されたコンタクトプラグを介して各トランジスタの拡散層に電気的に接続するタングステン配線が含まれる。
【００２４】
第２の配線層１２２は、第１の配線層１１９上に形成された層間絶縁膜１２１上に形成されている。第２の配線層は例えば、アルミニウムや銅からなるものが用いられる。
第２の配線層１２２の配線パターンには、拡散層（ソース）に電気的に接続するタングステン配線と第１スルーホールに充填された導電プラグを介して接続する第１の電源線ＶＳＳ１、ＶＳＳ２をはじめ、拡散層（ドレイン）に電気的に接続するタングステン配線と第１スルーホールに充填された導電プラグを介して接続する第３の電源線ＶＤＤ１、第４の電源線ＶＤＤ２が含まれる。
【００２５】
第３の配線層１２４は、第２の配線層１２２上に形成された層間絶縁膜１２３上に形成されている。第３の配線層は例えば、アルミニウムや銅からなるものが用いられる。
第３の配線層１２４の配線パターンには、信号経路（信号線）１２０が含まれる。
【００２６】
ここで、インバータＡの出力信号を、異なるセル棚に配置するインバータＢに入力するのに用いられる信号経路（信号線）１２０が第３の配線層に形成されるのは、第２の配線層には第１の電源線ＶＳＳ１、第２の電源線ＶＳＳ２がセル棚の境界部に配置するため、第２の配線層に形成することができないである。上述の通り、電源線と信号線とが交差する場合、少なくとも交差する部分において、信号経路（信号線）１２０を電源線（第１の電源線ＶＳＳ１、第２の電源線ＶＳＳ２）の上層の配線層に形成せざるを得なかった。
【００２７】
すなわち、従来の半導体装置は、トランジスタの拡散層にコンタクトプラグを介して電気的に接続されるタングステン配線を配線パターンの一部とする第１配線層と、第１配線層内の配線と導電プラグを介して電気的に接続される電源線を配線パターンの一部とする第２配線層以外に、異なるセル棚に配置された回路セル間を接続する信号線（信号経路）については第３配線層に形成せざるを得ない状況であった。
そのため、第３配線層には信号線（信号経路）と交差する方向の配線を行うことができず、配線の配線効率の低下を招くこととなり、その結果、半導体装置全体として、チップ面積の拡大するおそれがあった。
【課題を解決するための手段】
【００２８】
本発明者は、上記目的を達成すべく鋭意検討し、異なるセル棚に配置された回路セル間を接続する信号線（信号経路）を第２配線層に形成できる構成に想到し、以下に示す本発明を完成させた。
【００２９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板中に形成された第１及び第２の拡散層と前記半導体基板上に第１のゲート絶縁膜を介在して形成された第１のゲート電極とをそれぞれ備える第１の導電型の第１及び第２のトランジスタであって、互いに第１の方向に並んで形成された前記第１及び第２のトランジスタと、前記半導体基板上に形成された第１の配線層と、前記第１の配線層の上方に形成された第２の配線層と、前記第２の配線層において前記第１の方向に平行に離間して形成されると共に該第１の方向に略直交する第２の方向に延在する第１及び第２の電源線であって、該第１及び第２の電源線には第１の電源電位が供給され、前記第１の電源線は前記第１のトランジスタの上方に配置して該第１のトランジスタの前記第１の拡散層に電気的に接続され、前記第２の電源線は前記第２のトランジスタの上方に配置して該第２のトランジスタの前記第１の拡散層に電気的に接続されている第１及び第２の電源線と、前記第１のトランジスタの前記第２の拡散層と前記第２のトランジスタの前記第１のゲート電極との間、又は、前記第１のトランジスタの前記第１のゲート電極と前記第２のトランジスタの前記第１のゲート電極との間のいずれか一方に配置された信号経路であって、当該信号経路は、前記第１の電源線と前記第２の電源線との間において前記第２の配線層に形成された第１の部分を含む信号経路とを備えていることを特徴とする。
【発明の効果】
【００３０】
以上説明した本発明に係る半導体装置によれば、異なるセル棚に配置された回路セル間を接続する信号線（信号経路）を、タングステン配線層の上の配線層に形成されているので、配線の効率が向上し、その結果、半導体装置全体としてチップ面積の縮小を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体装置（半導体チップ）全体のレイアウトを概念的に示した平面透視図である
【図２】（ａ）本発明の第１の実施形態に係る半導体装置の平面透視図である。（ｂ）（ａ）の回路構成図である。
【図３】図２で示した半導体装置のトランジスタの拡散層とゲート電極、ゲート配線のレイアウトを示す平面図である。
【図４】図３において、第１配線層の配線と接続するコンタクトプラグ、及び、ゲート配線と第１配線層の配線とを接続するコンタクトプラグのレイアウトを重ねた図である
【図５】図２で示した半導体装置の第１配線層の配線パターンを示す平面図である。
【図６】図２で示した半導体装置の第２配線層の配線パターンを示す平面図である。
【図７】図５において、第１配線層配線と第２配線層配線とを接続する導電プラグのレイアウトを重ねた図である。
【図８】（ａ）図２（ａ）のＡ１−Ａ２線に沿った断面図である。（ｂ）図２（ａ）のＢ１−Ｂ２線に沿った断面図である。
【図９】（ａ）本発明の第２の実施形態に係る半導体装置の平面透視図である。（ｂ）（ａ）の回路構成図である。
【図１０】本発明の第２の実施形態に係る半導体装置のトランジスタの拡散層とゲート電極、ゲート配線、及び、第１配線層の配線と接続するコンタクトプラグのレイアウトを示す平面図である。
【図１１】図１０で示した半導体装置の第１配線層の配線パターンを示す平面図である。
【図１２】図１０で示した半導体装置の第２配線層の配線パターンを示す平面図である。
【図１３】図１１で示した第１配線層の配線パターンに導電プラグのレイアウトを重ねた図である
【図１４】（ａ）従来の半導体装置の平面透視図である。（ｂ）（ａ）の回路構成図である。
【図１５】図１４のＣ１−Ｃ２線に沿った断面図である。
【発明を実施するための形態】
【００３２】
以下に、本発明を適用した一実施形態である半導体装置について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。また、実際には見えない構成についても構成の理解を容易にするために描いている場合がある。
【００３３】
図１は、本発明に係る半導体装置（半導体チップ）全体のレイアウトを概念的に示した平面透視図である。
半導体チップ１は、半導体基板２上に複数のメモリセルアレイ３と、メモリセルアレイ３の周辺部に設けられた周辺回路配置領域４とを有している。周辺回路配置領域４はパッド配置領域５と、複数の配線層とを有し、各配線層には金属配線が形成されている。
【００３４】
さらに詳細には、周辺回路配置領域４には、半導体装置外部とメモリセルアレイ中のメモリセルとのデータのやり取りを制御する複数の書込み読み出し制御回路、内部電源発生回路等、半導体装置の動作を制御する回路が配置される領域である。これら複数の書き込み読み止し制御回路、内部電源発生回路等の夫々は、周辺回路配置領域の予め位置やサイズが定められた対応するエリアに配置される。また、これら複数の書き込み読み止し制御回路、内部電源発生回回路等の少なくとも一部は、自動レイアウト設計を用いて設計される。
【００３５】
パッド配置領域５は、不図示のクロック端子用パッド、アドレス端子用パッド、コマンド端子用パッド、データ入出力端子用パッド、電源端子用パッド等の複数のパッドを配置する領域。
【００３６】
複数の配線層において、半導体基板の側から数えて第１配線層は例えば、トランジスタの拡散層にコンタクトホールに充填されたコンタクトプラグを介して接続される複数の金属配線を含む。
また、第２配線層６は、複数の電源線と複数の信号線とを含む。これらの配線は例えば、アルミニウムや銅等の金属で形成される。
さらにまた、第３配線層７は、複数の電源線と複数の信号線とを含む。これらの配線は例えば、アルミニウムや銅等の金属で形成される。第３配線層は、第２配線層の上方に絶縁膜を介在して形成され、第３配線層の配線と第２配線層の配線とを接続する場合には、絶縁膜中にスルーホールを形成して対象となる第３層配線と第２層配線とを接続する。
【００３７】
以下では、第１の導電型をＮ型とし、第１及び第２のトランジスタをＮ型トランジスタ、第１及び第２の電源線をＶＳＳとし、第２の導電型をＰ型とし、第３及び第４のトランジスタをＰ型トランジスタ、第３及び第４の電源線をＶＤＤとして説明しているが、第１の導電型がＰ型で、第２の導電型がＮ型のときはすべてを逆にして同様の作用効果を奏する構成にしてもよい。
また、第１の拡散層及び第３の拡散層をＭＯＳトランジスタのソースとして、第２の拡散層及び第４の拡散層をＭＯＳトランジスタのドレインとして説明しているが、ソース及びドレインの位置を逆にして同様の作用効果を奏する構成にしてもよい。
【００３８】
［第１の実施形態］
図２（ａ）に、周辺回路領域３に配置される回路ブロックの一部のレイアウトであって本発明の第１の実施形態である半導体装置の一部を示す。より具体的には、回路セルＡに形成したインバータＡと、回路セルＢに形成したインバータBとが直列に接続された箇所のレイアウトを示す図である。また、図２（ａ）は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。
図２（ｂ）にインバータＡ及びインバータＢの回路構成図を示す。
図３から図７は、図２（ａ）で示した箇所について各層ごとの平面図を示す。図８（ａ）及び（ｂ）はそれぞれ、図２（ａ）のＡ１−Ａ２線に沿った断面図、Ｂ１−Ｂ２線に沿った断面図である。
第１の実施形態では、２個のインバータを直列にしているが、３個以上でも構わない。
なお、内部構成を図示していない回路セルには、所定の回路パターンが形成されているものとする。
【００３９】
図２（ａ）に示すように、本発明の第１の実施形態に係る半導体装置１は、半導体基板２と、半導体基板２中に形成された拡散層と半導体基板２上にゲート絶縁膜を介して形成されたゲート電極とを具備するトランジスタＰ１、Ｎ１、Ｎ２、Ｐ２、Ｐ３と、半導体基板２上に形成された第１の配線層と、第１の配線層の上方に形成された第２の配線層とを備えている。また、第２の配線層中には、トランジスタＰ１、Ｎ１、Ｎ２、Ｐ２に電源電位を供給する電源線及び接地電位を供給する電源線が形成されると共に、トランジスタＮ１の拡散層とトランジスタＮ２のゲート電極を接続する信号経路２０の少なくとも一部が形成されている。
電源線ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２が拡散層の電源線に直交する方向（ｙ方向）の中心部分に配置する。
【００４０】
セル棚１１、１１’にはそれぞれ、７個の回路セル、６個の回路セルが図示されている。各回路セルはｙ方向に沿って配置するPチャネル領域とNチャネル領域を有する。セル棚内において、Pチャネル領域とNチャネル領域との境界は、ＰＮ分離として図中に長２点鎖線で表示している。特に、セル棚１１とセル棚１１’とは、Pチャネル領域とNチャネル領域とがセル棚１１及び１１’の境界に対してミラー配置された構成となっている。
【００４１】
それぞれのセル棚１１、１１’に配置する複数の回路セル１２、１２’（セル棚１１に配置する回路セルについて符号１２を割り当て、セル棚１１’に配置する回路セルについて符号１２’を割り当てている）。回路セル１２、１２’には、ｘ方向に延伸する電源電位を供給する第１の電源線ＶＤＤと接地電位を供給する第２の電源線ＶＳＳとから電源電圧が供給される。第１の電源線ＶＤＤ及び第２の電源線ＶＳＳはセル棚ごとに設けられる。
【００４２】
以下、図３から図６を用いて、図２（ａ）に示した本発明の第１の実施形態に係る半導体装置１の構成について詳細に説明する。
【００４３】
図３は、半導体基板中のトランジスタの拡散層、ゲート電極及びゲート配線のレイアウトを示す。
図３に示すように、半導体基板２は、ｘ方向に沿って延伸する複数の領域であって、ｘ方向に直交するｙ方向に並んで配置する複数のセル棚１１、１１’を有する。セル棚１１、１１’はそれぞれ、ｘ方向にさらに延伸していてもよい。セル棚１１、１１’の他にさらにｙ方向に並べられたセル棚が配置されていてもよい。
【００４４】
回路セルのｘ方向の幅及びｙ方向の長さは各セルの種類毎に異なってもよい。
【００４５】
それぞれのセル棚１１、１１’に配置する複数の回路セル１２、１２’には、ｘ方向に延伸する電源電位を供給する電源線ＶＤＤと接地電位を供給する電源線ＶＳＳとから電源電圧が供給される。電源電位を供給する電源線ＶＤＤ及び接地電位を供給する電源線ＶＳＳはセル棚ごとに設けられる。
【００４６】
Pチャネル領域１３、…、１３’、…はそれぞれ、P型トランジスタＰ１、Ｐ２、Ｐ３、…を有し、Nチャネル領域１４、…、１４’、…はそれぞれ、N型トランジスタＮ１、Ｎ２、…を有する（セル棚１１に配置するPチャネル領域、Nチャネル領域についてそれぞれ、符号１３、符号１４を割り当てて、セル棚１１’に配置するPチャネル領域、Nチャネル領域についてそれぞれ、符号１３’、符号１４’を割り当てている）。
インバータＡはP型トランジスタＰ１及びN型トランジスタＮ１からなり、インバータＢはP型トランジスタＰ２及びN型トランジスタＮ２からなる。
【００４７】
各トランジスタＰ１、Ｐ２、Ｐ３、…、Ｎ１、Ｎ２、…は例えば、ＭＯＳトランジスタであって、それぞれ、半導体基板２中に形成されたソース及びドレインに対応する拡散層と半導体基板２上にゲート絶縁膜を介して形成されたゲート電極とを有する。
すなわち、Ｐ型トランジスタＰ１は、半導体基板２中に形成された第３の拡散層Ｄ１及び第４の拡散層Ｄ２と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ１とを有する。
Ｎ型トランジスタＮ１は、半導体基板２中に形成された第１の拡散層Ｄ３及び第２の拡散層Ｄ４と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ２とを有する。
Ｎ型トランジスタＮ２は、半導体基板２中に形成された第１の拡散層Ｄ５及び第２の拡散層Ｄ６と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ３とを有する。
Ｐ型トランジスタＰ２は、半導体基板２中に形成された第３の拡散層Ｄ７及び第４の拡散層Ｄ８と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ４とを有する。
Ｐ型トランジスタＰ３は、半導体基板２中に形成された第３の拡散層Ｄ８及び第４の拡散層Ｄ９と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ５とを有する。
ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、…の端部近傍からｘ方向に延伸するゲート配線Ｇ１ａ、Ｇ２ａ、Ｇ３ａ、Ｇ４ａ、…が形成されている。
各トランジスタの拡散層及びゲート電極の長さ、幅、深さ若しくは厚さは異なってもよい。
【００４８】
図４は、図３において、各トランジスタの拡散層と配線層のうち半導体基板２に最も近い第１配線層の配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグ、並びに、ゲート配線と第１配線層の配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグのレイアウトを重ねた図である。
【００４９】
Ｐ型トランジスタＰ１の第３の拡散層Ｄ１及び第４の拡散層Ｄ２のそれぞれには、コンタクトホール及びそれに充填されたコンタクトプラグが１０個づつ配設されている。Ｎ型トランジスタＮ１の第１の拡散層Ｄ３及び第２の拡散層Ｄ４のそれぞれには、コンタクトホール及びそれに充填されたコンタクトプラグが６個づつ配設されている。Ｎ型トランジスタＮ２の第１の拡散層Ｄ５及び第２の拡散層Ｄ４のそれぞれには、コンタクトホール及びそれに充填されたコンタクトプラグが６個づつ配設されている。Ｐ型トランジスタＰ２の第３の拡散層Ｄ７及び第４の拡散層Ｄ８のそれぞれには、コンタクトホール及びそれに充填されたコンタクトプラグが１０個づつ配設されている。Ｐ型トランジスタＰ３の第３の拡散層Ｄ９及び第４の拡散層Ｄ１０のそれぞれには、コンタクトホール及びそれに充填されたコンタクトプラグが８個づつ配設されている。
【００５０】
Ｐ型トランジスタＰ１のゲート配線Ｇ１ａのｘ方向の端部、Ｎ型トランジスタＮ１のゲート配線Ｇ２ａのｘ方向の端部、Ｎ型トランジスタＮ２のゲート配線Ｇ３ａのｘ方向の端部、Ｐ型トランジスタＰ２のゲート配線Ｇ４ａのｘ方向の端部にはそれぞれ、コンタクトホール及びそれに充填されたコンタクトプラグが１個配設されている。
【００５１】
図５は、配線層のうち半導体基板２に最も近い第１配線層の配線パターンを示すものである。この第１配線層の配線は例えば、タングステンからなるものが用いられる。
図６は、第１配線層の上方に配置する第２配線層の配線パターンを示すものである。この第２配線層の配線は例えば、アルミニウムや銅からなるものが用いられる。
図７は、図５に示した第１配線層の配線パターンに、第１配線層の配線と第２配線層の配線とを接続する第１スルーホール及びそれに充填された導電プラグのレイアウトを重ねた図である。
以下、各トランジスタと、第１配線層の配線及び第２配線層の配線との接続について、主に図５〜図７を参照して詳細に説明する。
【００５２】
（P型トランジスタＰ１及び配線）
P型トランジスタＰ１の第３の拡散層（ソース）Ｄ１は、図４で示した複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ１に電気的に接続されている。このタングステン配線W１は、第１スルーホールに充填された導電プラグを介して第３の電源線ＶＤＤ１に接続されている。第３の電源線ＶＤＤ１はインバータＡに電源電位を供給する。
【００５３】
また、P型トランジスタＰ１の第４の拡散層（ドレイン）Ｄ２は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。
【００５４】
さらにまた、P型トランジスタＰ１のゲート電極Ｇ１は、ゲート配線G１ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎに接続されている。
【００５５】
（Ｎ型トランジスタＮ１及び配線）
Ｎ型トランジスタＮ１の第１の拡散層（ソース）Ｄ３は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４に電気的に接続されている。このタングステン配線W４は、第１スルーホールに充填された導電プラグを介して第１の電源線ＶＳＳ１に接続されている。第１の電源線ＶＳＳ１はインバータＡに接地電位を供給する。
【００５６】
また、Ｎ型トランジスタＮ１の第２の拡散層（ドレイン）Ｄ４は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。つまり、Ｎ型トランジスタＮ１の第２の拡散層（ドレイン）Ｄ４とP型トランジスタＰ１の第２の拡散層（ドレイン）Ｄ２とは、タングステン配線W２を介して電気的に接続され、インバータＡの出力信号を出力する。この出力信号は、後述する信号線を介してインバータＢに入力される。
【００５７】
さらにまた、Ｎ型トランジスタＮ１のゲート電極Ｇ２は、ゲート配線G２ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎに接続されている。
【００５８】
（Ｎ型トランジスタＮ２及び配線）
Ｎ型トランジスタN２の第１の拡散層（ソース）Ｄ５は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４に電気的に接続されている。つまり、Ｎ型トランジスタN２の第１の拡散層（ソース）Ｄ５とＮ型トランジスタＮ１の第１の拡散層（ソース）Ｄ３とは、タングステン配線W４を介して電気的に接続されている。このタングステン配線W４は、第１スルーホールに充填された導電プラグを介して第２の電源線ＶＳＳ２に接続されている。第２の電源線ＶＳＳ２はインバータＢに接地電位を供給する。
【００５９】
また、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。さらに、タングステン配線Ｗ５は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ２に接続されている。
【００６０】
さらにまた、Ｎ型トランジスタＮ２のゲート電極Ｇ３は、ゲート配線G３ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W６、第１スルーホールに充填された導電プラグ、第２配線層に形成された信号経路の一部２０ａ、第１スルーホールに充填された導電プラグ（これらのうち、ゲート配線Ｇ３ａを除く部分を信号経路２０という）を介してタングステン配線W２に接続されている。つまり、Ｎ型トランジスタＮ２のゲート電極Ｇ３は、ゲート配線G３ａと信号経路２０とタングステン配線W２とを介してＰ型トランジスタＰ１及びＮ型トランジスタＮ１の第２の拡散層Ｄ２及びＤ４に接続されている。
【００６１】
（P型トランジスタＰ２及び配線）
P型トランジスタＰ２の第３の拡散層（ソース）Ｄ７は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ７に電気的に接続されている。このタングステン配線W７は、第１スルーホールに充填された導電プラグを介して第４の電源線ＶＤＤ２に接続されている。第４の電源線ＶＤＤ２はインバータＢに電源電位を供給する。
【００６２】
また、P型トランジスタＰ２の第４の拡散層（ドレイン）Ｄ８は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。つまり、P型トランジスタＰ２の第４の拡散層（ドレイン）Ｄ８とＮ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６とは、タングステン配線W５を介して電気的に接続されている。さらにまた、P型トランジスタＰ２の第４の拡散層（ドレイン）Ｄ８は、タングステン配線W５と第１スルーホールに充填された導電プラグとを介して出力信号線Ｏｕｔ２に接続されている。
【００６３】
さらにまた、P型トランジスタＰ２のゲート電極Ｇ４は、ゲート配線G４ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W６、第４の電源線ＶＤＤ２１スルーホールに充填された導電プラグ、第２配線層に形成された信号経路の一部２１、第１スルーホールに充填された導電プラグ（これらのうち、ゲート配線Ｇ３ａを除く部分を信号経路２０という）を介してタングステン配線W２に接続されている。つまり、P型トランジスタＰ２のゲート電極Ｇ４は、ゲート配線G４ａと信号経路２０とタングステン配線W２とを介してＰ型トランジスタＰ１及びＮ型トランジスタＮ１の第２の拡散層Ｄ２及びＤ４に接続されている。
【００６４】
（P型トランジスタＰ３及び配線）
P型トランジスタＰ３の第３の拡散層（ソース）Ｄ９は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ８に電気的に接続されている。このタングステン配線W８は、第１スルーホールに充填された導電プラグを介して第３の電源線ＶＤＤ１に接続されている。
【００６５】
また、P型トランジスタＰ３の第４の拡散層（ドレイン）Ｄ３は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ９に電気的に接続されている。
【００６６】
図６に示すように、第１配線層の上方に配置する第２配線層の配線としてはまず、電源線すなわち、第３の電源線ＶＤＤ１、第４の電源線ＶＤＤ２、第１の電源線ＶＳＳ１、第２の電源線ＶＳＳ２がある。
また、第２配線層の配線として、同一セル棚内の回路セル間を接続する信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６、及びＳＬ７があり、さらに、入力信号線Ｉｎ及び出力信号線Ｏｕｔ２がある。
【００６７】
さらにまた、第２配線層の配線として、異なるセル棚に配置された回路セル間を接続する信号経路２０の一部がある。
従来、異なるセル棚に配置された回路セル間を接続する信号経路はその少なくとも一部については、セル棚間の境界近傍に配置する電源線と交差するために、第２配線層の上方に配置する配線層に形成する必要があったが、本発明ではセル棚間の境界近傍には電源線を配置していないために、信号経路２０（少なくともその一部）を第２配線層内に形成することが可能となっている。
【００６８】
図７に示すように、導電プラグＤＰ１は、タングステン配線Ｗ１と第３の電源線ＶＤＤ１とを電気的に接続する。導電プラグＤＰ２は、タングステン配線Ｗ３と入力信号線Ｉｎとを電気的に接続する。導電プラグＤＰ３は、タングステン配線Ｗ４と第１の電源線ＶＳＳ１とを電気的に接続する。導電プラグＤＰ４は、タングステン配線Ｗ４と第２の電源線ＶＳＳ２とを電気的に接続する。導電プラグＤＰ５は、タングステン配線Ｗ７と第４の電源線ＶＤＤ２とを電気的に接続する。導電プラグＤＰ６は、タングステン配線Ｗ５と出力信号線Ｏｕｔ２とを電気的に接続する。導電プラグＤＰ７は、タングステン配線Ｗ２と信号経路２０の第２配線層に配置する一部とを電気的に接続する。導電プラグＤＰ９は、タングステン配線Ｗ９と第３の電源線ＶＤＤ１とを電気的に接続する。
【００６９】
図８（ａ）は先述の通り、図２のＡ１−Ａ２線に沿った断面図である。
半導体基板２側から上方に説明すると、まず、半導体基板２中に、素子分離領域１６、１６間に形成された第３の拡散層（Ｄ１）及び第４の拡散層（Ｄ２）と半導体基板２上にゲート絶縁膜１７を介して形成されたゲート電極Ｇ１とをそれぞれ備えるＰ型（第２導電型）トランジスタＰ１が形成されている。
【００７０】
ゲート電極Ｇ１及びゲート絶縁膜１７を覆う層間絶縁膜１８上に、第１配線層１９が形成されており、第１配線層１９内に形成された配線パターンの一部としてタングステン配線Ｗ１及びＷ２を有する。タングステン配線Ｗ１及びＷ２はそれぞれ、複数のコンタクトホール及びそれを充填するコンタクトプラグを介して第３の拡散層（Ｄ１）及び第４の拡散層（Ｄ２）に電気的に接続されている。
【００７１】
タングステン配線Ｗ１は、第１スルーホールに充填された導電プラグＤＰ１を介して、タングステン配線Ｗ１、Ｗ２及び導電プラグＤＰ１を覆う層間絶縁膜２１上に形成された第２配線層の配線パターンの一部である第３の電源線ＶＤＤ１に電気的に接続されている。
図８（ａ）に示すように、第１の電源線及び第２の電源線は第２配線層２２内に形成される。
【００７２】
図８（ｂ）は先述の通り、図２（ａ）のＢ１−Ｂ２線に沿った断面図である。
タングステン配線Ｗ２及びＷ４はＢ１−Ｂ２線に沿った位置まで延在しているが、第１の拡散層（Ｄ３）及び第２の拡散層（Ｄ４）はそれより短いため、Ｂ１−Ｂ２線に沿った位置においてはタングステン配線Ｗ２及びＷ４の真下には第１の拡散層（Ｄ３）及び第２の拡散層（Ｄ４）はない。
【００７３】
ゲート電極Ｇ２及びゲート絶縁膜１７を覆う層間絶縁膜１８上に、第１配線層１９が形成されており、第１配線層１９内に形成された配線パターンの一部としてタングステン配線Ｗ２及びＷ４を有する。
【００７４】
タングステン配線Ｗ２は、第１スルーホールに充填された導電プラグＤＰ７を介して、タングステン配線Ｗ２、Ｗ４及び導電プラグＤＰ７を覆う層間絶縁膜２１上に形成された第２配線層の配線パターンの一部である信号経路２０（信号経路２０の一部２０ａ）に電気的に接続されている。信号経路２０（信号経路２０の一部２０ａ）は第１スルーホールに充填された導電プラグＤＰ８、タングステン配線W６及びコンタクトホールに充填されたコンタクトプラグ、ゲート配線G３ａを介して、インバータＢのＮ型トランジスタＮ２のゲート電極Ｇ３に接続されている。
すなわち、セル棚１に配置する回路セルＡに形成されたインバータＡと、セル棚２に配置する回路セルＢに形成されたインバータＢとは、第２配線層２２内に配置する信号線である信号経路２０（信号経路２０の一部２０ａ）を介して接続されている。
【００７５】
このように、本発明に係る半導体装置では、セル棚の端部に電源線を配置しない構成を採用したため、異なるセル棚に配置された回路セル間を第２配線層に配置する信号線（信号経路）によって電気的に接続できるので、信号経路２０を覆う層間絶縁膜２３上に第３配線層を配置することが可能となる。すなわち、異なるセル棚に配置された回路セル間を接続する信号線（信号経路）を有する第２配線層の上にもレイアウト配線を配置することができる。そのため、従来に比べてレイアウト配線の配線効率が向上し、その結果、半導体装置全体として、チップ面積を縮小することができる。
【００７６】
本発明に係る半導体装置では、図２（ａ）に示すように、電源線が拡散層の電源線に直交する方向（ｙ方向）の中心部分に配置するのが好ましい。すなわち、電源線は拡散層の電源線に直交する方向（ｙ方向）の中心に対して対称に配置するのが好ましい。
この理由は以下の通りである。
拡散層は電源線に直交する方向（ｙ方向）に配置する複数のコンタクトプラグを介してタングステン配線に接続されるが、タングステン配線を構成するタングステンの抵抗が電源線からの距離に比例して増大することに起因して、電源線に近い側に配置するコンタクトプラグを介して接続される拡散層の部分と電源線から遠い側に配置するコンタクトプラグを介して接続される拡散層の部分とではトランジスタに供給する電位に差が出てしまうためであり、電源線を拡散層の中心部分に配置することにより、このトランジスタへの供給電位差の影響を低減することができるからである。
【００７７】
具体的には、第３の電源線ＶＤＤ１は、P型トランジスタＰ１の第３の拡散層（ソース）Ｄ１及び第４の拡散層（ドレイン）Ｄ２、並びに、P型トランジスタＰ３の第３の拡散層（ソース）Ｄ９及び第４の拡散層（ドレイン）Ｄ１０のｙ方向において中心部分に配置するのが好ましい。
同様に、第４の電源線ＶＤＤ２は、P型トランジスタＰ２の第３の拡散層（ソース）Ｄ７及び第４の拡散層（ドレイン）Ｄ８のｙ方向において中心部分に配置するのが好ましい。
さらに、第１の電源線ＶＳＳ１は、Ｎ型トランジスタＮ１の第１の拡散層（ソース）Ｄ３及び第４の拡散層（ドレイン）Ｄ４のｙ方向において中心部分に配置するのが好ましい。
また、第２の電源線ＶＳＳ２は、Ｎ型トランジスタＮ２の第１の拡散層（ソース）Ｄ５及び第２の拡散層（ドレイン）Ｄ６のｙ方向において中心部分に配置するのが好ましい。
【００７８】
このように電源線がトランジスタの拡散層の中心部分を通過することで、拡散層のｙ方向での電源電圧の低下が緩和される。
また、従来の半導体装置では、電源線から最も遠いトランジスタ部分では近い部分に比べてタングステン配線の抵抗がかなり大きくなっていたが、電源線がトランジスタの拡散層の中心部分を通過する構成を採用することにより、従来の最大抵抗のものより抵抗が低くなり、容量も低く接続が可能となるため、トランジスタサイズを小さくすることが可能となり、チップサイズの縮小化に有効である。
【００７９】
［第２の実施形態］
図９（ａ）に、周辺回路領域３に配置される回路ブロックの一部のレイアウトであって本発明の第２の実施形態である半導体装置の一部を示す。より具体的には、回路セルＡとしてインバータＡと、回路セルＢとしてインバータBと、回路セルＣとしてインバータＣとが並列に接続された箇所のレイアウトを示す図である。また、図９（ａ）は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。
図９（ｂ）にインバータＡ、インバータＢ及びインバータＣの部分回路構成図を示す。
図１０から図１３は、図９（ａ）で示した箇所について各層ごとの平面図を示す。
第２の実施形態では、３個のインバータを並列にしているが、２個でも構わないし、４個以上でも構わない。
なお、内部構成を図示していない回路セルには、所定の回路パターンが形成されているものとする。
【００８０】
本発明の第２の実施形態に係る半導体装置と本発明の第１の実施形態に係る半導体装置との差異は、本発明の第１の実施形態に係る半導体装置は、異なる回路セルの同一の導電型のトランジスタ間の拡散層とゲート電極とを接続する信号経路の少なくとも一部が第２の配線層内に形成された構成であったが、本発明の第２の実施形態に係る半導体装置は、異なる回路セルのトランジスタのゲート電極間を電気的に接続する信号経路の少なくとも一部が２の配線層に形成された構成である点である。
【００８１】
すなわち、図９（ａ）に示す本発明の第２の実施形態に係る半導体装置３１は、半導体基板３２と、半導体基板３２中に形成された拡散層と半導体基板３２上にゲート絶縁膜を介して形成されたゲート電極とを具備するトランジスタＰ１、Ｎ１、Ｎ２、Ｐ２、Ｎ４、Ｐ４と、半導体基板３２上に形成された第１の配線層と、第１の配線層の上方に形成された第２の配線層とを備えている。また、第２の配線層中には、トランジスタＰ１、Ｎ１、Ｎ２、Ｐ２、Ｎ４、Ｐ４に電源電位を供給する電源線及び接地電位を供給する電源線が形成されると共に、トランジスタＰ１、Ｎ１、Ｎ２、Ｐ２、Ｎ４、Ｐ４のゲート電極間を電気的に接続する信号経路４０の少なくとも一部が形成されている。
電源線ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２が拡散層の電源線に直交する方向（ｙ方向）の中心部分に配置する。
【００８２】
以下、図１０から図１２を用いて、図９（ａ）に示した本発明の第２の実施形態に係る半導体装置３１の構成について詳細に説明する。
【００８３】
図１０は、半導体基板中のトランジスタの拡散層、ゲート電極及びゲート配線のレイアウト、各トランジスタの拡散層と第１配線層の配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグ、及び、ゲート配線と第１配線層の配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグレイアウトを重ねた図である。
【００８４】
図１０に示すように、セル棚及び回路セルのレイアウトは図３と同様であり、半導体基板３２は、ｘ方向に沿って延伸する複数の領域であって、ｘ方向に直交するｙ方向に並んで配置する複数のセル棚１１、１１’を有する。セル棚１１、１１’はそれぞれ、ｘ方向にさらに延伸していてもよい。セル棚１１、１１’の他にさらにｙ方向に並べられたセル棚が配置されていてもよい。
また、セル棚１１とセル棚１１’とはPチャネル領域とNチャネル領域とがセル棚１１及び１１’の境界に対してミラー配置された構成となっている点も図３と同様である。
【００８５】
各トランジスタＰ１、Ｐ２、Ｐ４、…、Ｎ１、Ｎ２、Ｎ４、…は第１の実施形態と同様に、例えば、ＭＯＳトランジスタであって、それぞれ、半導体基板２中に形成されたソース及びドレインに対応する拡散層と半導体基板２上にゲート絶縁膜を介して形成されたゲート電極とを有する。
図３で示した構成と異なるＮ型トランジスタＮ４は、半導体基板２中に形成された第１の拡散層Ｄ１１及び第２の拡散層Ｄ１２と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ６とを有する。Ｐ型トランジスタＰ４は、半導体基板２中に形成された第３の拡散層Ｄ８及び第４の拡散層Ｄ９と、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ５とを有する。
ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ６、Ｇ７、…の端部近傍からｘ方向に延伸するゲート配線Ｇ１ａ、Ｇ２ａ、Ｇ３ａ、Ｇ４ａ、Ｇ６ａ、Ｇ７ａ、…が形成されている。
各トランジスタの拡散層及びゲート電極の長さ、幅、深さ若しくは厚さは第１の実施形態と同様に、異なってもよい。
【００８６】
それぞれのセル棚１１、１１’に配置する複数の回路セル１２、１２’には、ｘ方向に延伸する電源電位を供給する第１の電源線ＶＤＤと接地電位を供給する第２の電源線ＶＳＳとから電源電圧が供給される。第１の電源線ＶＤＤ及び第２の電源線ＶＳＳはセル棚ごとに設けられる。
電源線ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２が拡散層の電源線に直交する方向（ｙ方向）の中心部分に配置する。
【００８７】
図１１は、配線層のうち半導体基板２に最も近い第１配線層の配線パターンを示すものである。この第１配線層の配線は例えば、タングステンからなるものが用いられる。
図１２は、第１配線層の上方に配置する第２配線層の配線パターンを示すものである。この第２配線層の配線は例えば、アルミニウムや銅からなるものが用いられる。
図１３は、図１１に示した第１配線層の配線パターンに、第１配線層の配線と第２配線層の配線とを接続する第１スルーホール及びそれに充填された導電プラグのレイアウトを重ねた図である。
以下、各トランジスタと、第１配線層の配線及び第２配線層の配線との接続について、主に図１１〜図１３を参照して詳細に説明する。
【００８８】
（P型トランジスタＰ１及び配線）
P型トランジスタＰ１の第３の拡散層（ソース）Ｄ１は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ１に電気的に接続されている。このタングステン配線W１は、第１スルーホールに充填された導電プラグを介して第３の電源線ＶＤＤ１に接続されている。第３の電源線ＶＤＤ１はインバータＡに電源電位を供給する。
【００８９】
また、P型トランジスタＰ１の第４の拡散層（ドレイン）Ｄ２は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。このタングステン配線Ｗ２がＮ型トランジスタＮ１の第２の拡散層（ドレイン）Ｄ４にも接続されている点は第１の実施形態の半導体装置と同様であるが、タングステン配線W２は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ１に接続され、出力信号線Ｏｕｔ１からインバータＡの出力信号が出力される点が第１の実施形態の半導体装置とは異なる。
【００９０】
さらに第１の実施形態の半導体装置と異なるのは、P型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａに電気的に接続されたタングステン配線W１３が後述するＮ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａだけでなく、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａ、P型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａにも接続している点である。
【００９１】
さらにまた、このP型トランジスタＰ１のゲート電極Ｇ１は、ゲート配線G１ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されている点は第１の実施形態の半導体装置と同様であるが、入力信号線Ｉｎ’が後述するＮ型トランジスタＮ２のゲート電極Ｇ３、P型トランジスタＰ２のゲート電極Ｇ４、Ｎ型トランジスタＮ４のゲート電極Ｇ６、及び、P型トランジスタＰ４のゲート電極Ｇ７にも接続されている点が第１の実施形態の半導体装置と異なる。
【００９２】
（Ｎ型トランジスタＮ１及び配線）
Ｎ型トランジスタＮ１の第１の拡散層（ソース）Ｄ３は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４に電気的に接続されている。このタングステン配線W４は、第１スルーホールに充填された導電プラグを介して第１の電源線ＶＳＳ１に接続されている。第１の電源線ＶＳＳ１はインバータＡに接地電位を供給する。
【００９３】
また、Ｎ型トランジスタＮ１の第２の拡散層（ドレイン）Ｄ４は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ２に電気的に接続されている。上述の通り、Ｎ型トランジスタＮ１の第２の拡散層（ドレイン）Ｄ４はP型トランジスタＰ１の第２の拡散層（ドレイン）Ｄ２とタングステン配線W２を介して電気的に接続され、タングステン配線W２は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ１に接続され、出力信号線Ｏｕｔ１からインバータＡの出力信号が出力される点が第１の実施形態の半導体装置とは異なる。
【００９４】
さらに第１の実施形態の半導体装置と異なるのは、Ｎ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａに電気的に接続されたタングステン配線W１３は上述の通り、Ｐ型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａに接続するだけでなく、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａ、P型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａにも接続している点である。
さらにまた、このＮ型トランジスタＮ１のゲート電極Ｇ２は、ゲート配線G２ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されている点は第１の実施形態の半導体装置と同様であるが、入力信号線Ｉｎ’が後述するＮ型トランジスタＮ２のゲート電極Ｇ３、P型トランジスタＰ２のゲート電極Ｇ４、Ｎ型トランジスタＮ４のゲート電極Ｇ６、及び、P型トランジスタＰ４のゲート電極Ｇ７にも接続されている点が第１の実施形態の半導体装置と異なる。
【００９５】
（Ｎ型トランジスタＮ２及び配線）
Ｎ型トランジスタN２の第１の拡散層（ソース）Ｄ５は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ４に電気的に接続されている。つまり、Ｎ型トランジスタN２の第１の拡散層（ソース）Ｄ５とＮ型トランジスタＮ１の第１の拡散層（ソース）Ｄ３とは、タングステン配線W４を介して電気的に接続されている。このタングステン配線W４は、第１スルーホールに充填された導電プラグを介して第２の電源線ＶＳＳ２に接続されている。第２の電源線ＶＳＳ２はインバータＢに接地電位を供給する。
【００９６】
また、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。後述の通り、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６はP型トランジスタＰ２の第２の拡散層（ドレイン）Ｄ８とタングステン配線W５を介して電気的に接続され、タングステン配線W５は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ２に接続され、出力信号線Ｏｕｔ２からインバータＢの出力信号が出力される。
【００９７】
第１の実施形態の半導体装置と異なるのは、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａに電気的に接続されたタングステン配線W１３は上述の通り、Ｐ型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａに接続するだけでなく、Ｎ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａ、P型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａにも接続している点である。
【００９８】
さらにまた、このＮ型トランジスタＮ２のゲート電極Ｇ３は、ゲート配線G３ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されており、この入力信号線Ｉｎ’は、Ｎ型トランジスタＮ１のゲート電極Ｇ２、P型トランジスタＰ１のゲート電極Ｇ１、Ｎ型トランジスタＮ４のゲート電極Ｇ６、及び、P型トランジスタＰ４のゲート電極Ｇ７にも接続されている点が第１の実施形態の半導体装置と異なる。
【００９９】
（P型トランジスタＰ２及び配線）
P型トランジスタＰ２の第３の拡散層（ソース）Ｄ７は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ７に電気的に接続されている。このタングステン配線W７は、第１スルーホールに充填された導電プラグを介して第４の電源線ＶＤＤ２に接続されている。はインバータＢに電源電位を供給する。
【０１００】
また、P型トランジスタＰ２の第２の拡散層（ドレイン）Ｄ８は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線Ｗ５に電気的に接続されている。上述の通り、P型トランジスタＰ２の第２の拡散層（ドレイン）Ｄ８は、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ６とタングステン配線W５を介して電気的に接続され、タングステン配線W５は第１スルーホールに充填された導電プラグを介して出力信号線Ｏｕｔ２に接続され、出力信号線Ｏｕｔ２からインバータＢの出力信号が出力される。
【０１０１】
第１の実施形態の半導体装置と異なるのは、P型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａに電気的に接続されたタングステン配線W１３は上述の通り、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａに接続するだけでなく、Ｎ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａ、P型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａにも接続している点である。
【０１０２】
さらにまた、このP型トランジスタＰ２のゲート電極Ｇ４は、ゲート配線G４ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１３、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されており、この入力信号線Ｉｎ’は、Ｎ型トランジスタＮ１のゲート電極Ｇ２、P型トランジスタＰ１のゲート電極Ｇ１、Ｎ型トランジスタＮ４のゲート電極Ｇ６、及び、P型トランジスタＰ４のゲート電極Ｇ７にも接続されている点が第１の実施形態の半導体装置と異なる。
【０１０３】
（Ｎ型トランジスタＮ４及び配線）
Ｎ型トランジスタN４の第１の拡散層（ソース）Ｄ１１は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線（図示せず）に電気的に接続されている。このタングステン配線（図示せず）は、第１スルーホールに充填された導電プラグを介して第２の電源線ＶＳＳ２に接続されている。第２の電源線ＶＳＳ２はインバータＣに接地電位を供給する。
【０１０４】
また、Ｎ型トランジスタＮ４の第２の拡散層（ドレイン）Ｄ１２は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線（図示せず）に電気的に接続されている。後述の通り、Ｎ型トランジスタＮ２の第２の拡散層（ドレイン）Ｄ１２はP型トランジスタＰ４の第２の拡散層（ドレイン）Ｄ１４とタングステン配線（図示せず）を介して電気的に接続され、タングステン配線（図示せず）は第１スルーホールに充填された導電プラグを介して出力信号線（図示せず）に接続され、この出力信号線からインバータＣの出力信号が出力される。
【０１０５】
Ｎ型トランジスタＮ４のゲート電極Ｇ６から延伸するゲート配線G６ａに電気的に接続されたタングステン配線W１３は上述の通り、Ｐ型トランジスタＰ４のゲート電極Ｇ７から延伸するゲート配線G７ａに接続するだけでなく、Ｎ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａ、P型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａ、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａ、P型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａにも接続している。
【０１０６】
このＮ型トランジスタＮ４のゲート電極Ｇ６は、ゲート配線G６ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１０、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されており、この入力信号線Ｉｎ’は、Ｎ型トランジスタＮ１のゲート電極Ｇ２、P型トランジスタＰ１のゲート電極Ｇ１、Ｎ型トランジスタＮ２のゲート電極Ｇ３、及び、P型トランジスタＰ２のゲート電極Ｇ４にも接続されている。
【０１０７】
（P型トランジスタＰ４及び配線）
P型トランジスタＰ４の第３の拡散層（ソース）Ｄ１３は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線（図示せず）に電気的に接続されている。このタングステン配線（図示せず）は、第１スルーホールに充填された導電プラグを介して第４の電源線ＶＤＤ２に接続されている。第４の電源線ＶＤＤ２はインバータＣに電源電位を供給する。
【０１０８】
また、P型トランジスタＰ４の第２の拡散層（ドレイン）Ｄ１４は、複数のコンタクトホールに充填されたコンタクトプラグを介してタングステン配線（図示せず）に電気的に接続されている。P型トランジスタＰ４の第２の拡散層（ドレイン）Ｄ１４は、Ｎ型トランジスタＮ４の第２の拡散層（ドレイン）Ｄ１３とタングステン配線（図示せず）を介して電気的に接続され、タングステン配線（図示せず）は第１スルーホールに充填された導電プラグを介して出力信号線（図示せず）に接続され、この出力信号線（図示せず）からインバータＣの出力信号が出力される。
【０１０９】
P型トランジスタＰ４のゲート電極Ｇ７から延伸するゲート配線G７ａに電気的に接続されたタングステン配線W１０は上述の通り、Ｎ型トランジスタＮ４のゲート電極Ｇ６から延伸するゲート配線G６ａに接続するだけでなく、Ｎ型トランジスタＮ１のゲート電極Ｇ２から延伸するゲート配線G２ａ、P型トランジスタＰ１のゲート電極Ｇ１から延伸するゲート配線G１ａ、Ｎ型トランジスタＮ２のゲート電極Ｇ３から延伸するゲート配線G３ａ、P型トランジスタＰ２のゲート電極Ｇ４から延伸するゲート配線G４ａにも接続している。
【０１１０】
P型トランジスタＰ４のゲート電極Ｇ７は、ゲート配線G７ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１０、第１スルーホールに充填された導電プラグを介して入力信号線Ｉｎ’に接続されており、この入力信号線Ｉｎ’は、Ｎ型トランジスタＮ１のゲート電極Ｇ２、P型トランジスタＰ１のゲート電極Ｇ１、Ｎ型トランジスタＮ４のゲート電極Ｇ６、及び、P型トランジスタＰ４のゲート電極Ｇ７にも接続されている。
【０１１１】
図１２に示すように、第１配線層の上方に配置する第２配線層の配線としてはまず、電源線すなわち、第３の電源線ＶＤＤ１、第４の電源線ＶＤＤ２、第１の電源線ＶＳＳ１、第２の電源線ＶＳＳ２がある。
また、第２配線層の配線として、同一セル棚内の回路セル間を接続する信号線ＳＬ１１、ＳＬ１２、ＳＬ１３、ＳＬ１４、ＳＬ１５及びＳＬ１６があり、さらに、入力信号線Ｉｎ’及び出力信号線Ｏｕｔ１、出力信号線Ｏｕｔ２がある。
【０１１２】
ここで、第２の実施形態に係る半導体装置では、入力信号線Ｉｎ’、第１スルーホールに充填された導電プラグ、タングステン配線W１３、コンタクトホールに充填されたコンタクトプラグ、ゲート配線G２ａを介してＮ型トランジスタＮ１のゲート電極Ｇ２に入力信号が供給される。また、入力信号線Ｉｎ’、第１スルーホールに充填された導電プラグ、タングステン配線W８、コンタクトホールに充填されたコンタクトプラグ、ゲート配線G６ａを介してＮ型トランジスタＮ４のゲート電極Ｇ６に入力信号が供給される。
すなわち、第２の実施形態に係る半導体装置では、Ｎ型トランジスタＮ１のゲート電極Ｇ２とＮ型トランジスタＮ４のゲート電極Ｇ６との間に配置された信号経路３０であって、信号経路３０は第１の電源線ＶＳＳ１と第２の電源線ＶＳＳ２との間において第２の配線層に形成された部分（入力信号線Ｉｎ’）を含む。
ここで、信号経路３０は、ゲート配線G２ａ、コンタクトホールに充填されたコンタクトプラグ、タングステン配線W１３、第１スルーホールに充填された導電プラグ、入力信号線Ｉｎ’、第１スルーホールに充填された導電プラグ、タングステン配線W８、コンタクトホールに充填されたコンタクトプラグ、ゲート配線G６ａと接続される経路のうち、ゲート配線G２ａとゲート配線G６ａとを除く部分をいう。
【０１１３】
図１３に示すように、導電プラグＤＰ１１は、タングステン配線Ｗ１と第３の電源線ＶＤＤ１とを電気的に接続する。導電プラグＤＰ１２は、タングステン配線Ｗ２と出力信号線Ｏｕｔ１とを電気的に接続する。導電プラグＤＰ１３は、タングステン配線Ｗ４と第１の電源線ＶＳＳ１とを電気的に接続する。導電プラグＤＰ１４は、タングステン配線Ｗ４と第２の電源線ＶＳＳ２とを電気的に接続する。導電プラグＤＰ１５は、タングステン配線Ｗ５と出力信号線Ｏｕｔ２とを電気的に接続する。導電プラグＤＰ１６は、タングステン配線Ｗ７と第４の電源線ＶＤＤ２とを電気的に接続する。導電プラグＤＰ１７は、タングステン配線Ｗ１３と入力信号線Ｉｎ’とを電気的に接続する。導電プラグＤＰ１８は、タングステン配線Ｗ１０と入力信号線Ｉｎ’とを電気的に接続する。
【０１１４】
以上の通り、本発明に係る半導体装置である第２の実施形態では、セル棚の端部に電源線を配置しない構成を採用したため、異なるセル棚に配置された回路セル間に共有する入力信号線Ｉｎ’を、セル棚間の境界部の第２配線層に配置することができるので、入力信号線Ｉｎ’を覆う層間絶縁膜上に第３配線層を配置することが可能となる。すなわち、異なるセル棚に配置された回路セル間を接続する信号線（信号経路）を有する第２配線層の上にもレイアウト配線を配置することができる。そのため、従来に比べてレイアウト配線の配線効率が向上し、その結果、半導体装置全体として、チップ面積を縮小することができる。
【０１１５】
本発明に係る半導体装置である第２の実施形態の場合も、電源線が拡散層の電源線に直交する方向（ｙ方向）の中心部分に配置する構成、すなわち、電源線は拡散層の電源線に直交する方向（ｙ方向）の中心に対して対称に配置する構成が好ましい点は同様である。
【産業上の利用可能性】
【０１１６】
本発明は、配線の効率が向上した半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【０１１７】
１  半導体装置
２  半導体基板  
Ｎ１  Ｎ型トランジスタ（第１のトランジスタ）  
Ｎ２  Ｎ型トランジスタ（第２のトランジスタ）  
Ｐ１  Ｐ型トランジスタ（第３のトランジスタ）  
Ｐ２  Ｐ型トランジスタ（第４のトランジスタ）  
Ｄ３、Ｄ５、Ｄ１１  第１の拡散層  
Ｄ４、Ｄ６、Ｄ１２  第２の拡散層  
Ｄ１、Ｄ７、Ｄ９、Ｄ１３  第３の拡散層  
Ｄ４、Ｄ６、Ｄ１０、Ｄ１４  第４の拡散層  
Ｇ２、Ｇ３  第１のゲート電極  
Ｇ１、Ｇ４  第２のゲート電極  
１９  第１の配線層  
２２  第２の配線層  
２０、３０  信号経路  
ＶＳＳ１  第１の電源線  
ＶＳＳ２  第２の電源線  
ＶＤＤ１  第３の電源線  
ＶＤＤ２  第４の電源線  
【図１】
2011222864.tif 000003
【図２】
2011222864.tif 000004
【図３】
2011222864.tif 000005
【図４】
2011222864.tif 000006
【図５】
2011222864.tif 000007
【図６】
2011222864.tif 000008
【図７】
2011222864.tif 000009
【図８】
2011222864.tif 000010
【図９】
2011222864.tif 000011
【図１０】
2011222864.tif 000012
【図１１】
2011222864.tif 000013
【図１２】
2011222864.tif 000014
【図１３】
2011222864.tif 000015
【図１４】
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【図１５】
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