(57)【要約】【課題】メモリセルが記憶するデータを誤センスする確率を低減する。【解決手段】不揮発性半導体記憶装置１は、閾値電圧の差に応じてデータを記憶するメモリセルと、メモリセルのゲートに接続されたワード線ＷＬと、メモリセルの電流経路の一端に接続されたビット線ＢＬと、メモリセルのデータを検知するセンスアンプＳＡと、ビット線ＢＬとセンスアンプＳＡとの間に設けられた電荷転送トランジスタ２０と、電荷転送トランジスタ２０のゲートにクランプ電圧を印加する電圧生成回路２１とを含む。ビット線ＢＬを一旦プリチャージした後、ワード線ＷＬの電圧を変化させ、その度にセンス動作を行う連続センス動作において、電圧生成回路２１は、第１のセンス動作と、第１のセンス動作の後の第２のセンス動作とで、クランプ電圧を変える。【選択図】      図３
2011181157.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の差に応じてデータを記憶するメモリセルと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルの電流経路の一端に接続されたビット線と、
前記メモリセルのデータを検知するセンスアンプと、
前記ビット線と前記センスアンプとの間に設けられた電荷転送トランジスタと、
前記電荷転送トランジスタのゲートにクランプ電圧を印加する電圧生成回路と、
を具備し、
前記ビット線を一旦プリチャージした後、前記ワード線の電圧を変化させ、その度にセンス動作を行う連続センス動作において、前記電圧生成回路は、第１のセンス動作と、前記第１のセンス動作の後の第２のセンス動作とで、前記クランプ電圧を変えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のセンス動作時のクランプ電圧は、前記第１のセンス動作時のクランプ電圧より低いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧生成回路は、
定電流源と、
一端が出力ノードを介して前記定電流源に接続され、前記電荷転送トランジスタの閾値電圧と同じ電圧を前記出力ノードに付加する抵抗成分と、
一端が前記抵抗成分の他端に接続され、他端が接地された可変抵抗器と、
を含み、
前記クランプ電圧は、前記可変抵抗器の抵抗値に応じて変化することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧生成回路は、レプリカビット線と、前記レプリカビット線に接続されたレプリカリーク源とを含み、かつ前記レプリカビット線の電圧に基づいて前記クランプ電圧を生成することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧生成回路は、
第１及び第２の定電流源と、
一端が前記第１の定電流源及び前記レプリカビット線に接続され、他端が接地された可変抵抗器と、
一端が出力ノードを介して前記第２の定電流源に接続され、他端が前記レプリカビット線に接続され、前記電荷転送トランジスタの閾値電圧と同じ電圧を前記出力ノードに付加する抵抗成分と、
を含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記出力ノードと前記抵抗成分との間に接続された第１のスイッチと、
前記出力ノードと接地端子との間に接続された第２のスイッチと、
をさらに具備することを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の定電流源と前記可変抵抗器との間に接続された第３のスイッチと、
前記可変抵抗器と接地端子との間に接続された第４のスイッチと、
をさらに具備することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電気的に書き換えが可能なメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換えが可能で、かつ高集積化が可能な不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。また、ＮＡＮＤ型フラッシュメモリ等に使用される電荷転送型センスアンプが知られている（例えば、特許文献１）。
【０００３】
このＮＡＮＤ型フラッシュメモリは、ビット線とセンスノードとの間にクランプトランジスタを備え、このクランプトランジスタのゲート電圧を制御することで、ビット線をプリチャージ電圧に充電したり、ビット線電圧をセンスしたりする。
【０００４】
多値メモリセルにおいて、複数の読み出しレベルがある場合を考える。多値のレベルを消去側から順にセンスする場合、各レベルのセンス動作ごとにビット線のプリチャージと放電を繰り返すと時間がかかる。一方、１回だけのプリチャージと放電だけで済む連続センスの場合は、トータルの読み出し時間が短縮されるので高速化に有効である。しかしながら、後段のセンス時点で、最初にプリチャージされたビット線の電圧がリーク電流によって下がっていた場合、オフセル（“０”データを記憶しているセル）をオンセル（“１”データを記憶しているセル）と誤センスする可能性がでてくる。
【０００５】
連続センス動作は、オフセルに繋がるビット線の電位は元のプリチャージ電圧のままできるだけ保たれていることを前提としているが、その前提が守られなくなるので誤センスの可能性が高まる。特に大容量化が進み、一つのビット線につながるセル数が増えるに従い、非選択ブロックからのオフリーク成分の影響が大きくなる。この結果、連続センス動作が不可能になり、ひいては高速化ができないという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１６４８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルが記憶するデータを誤センスする確率を低減することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、閾値電圧の差に応じてデータを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルの電流経路の一端に接続されたビット線と、前記メモリセルのデータを検知するセンスアンプと、前記ビット線と前記センスアンプとの間に設けられた電荷転送トランジスタと、前記電荷転送トランジスタのゲートにクランプ電圧を印加する電圧生成回路とを具備し、前記ビット線を一旦プリチャージした後、前記ワード線の電圧を変化させ、その度にセンス動作を行う連続センス動作において、前記電圧生成回路は、第１のセンス動作と、前記第１のセンス動作の後の第２のセンス動作とで、前記クランプ電圧を変える。
【発明の効果】
【０００９】
本発明によれば、メモリセルが記憶するデータを誤センスする確率を低減することが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＮＡＮＤフラッシュメモリ１の構成を示すブロック図。
【図２】メモリセルアレイ１０の構成を示す回路図。
【図３】ビット線制御回路１１の主要部の構成を示す回路図。
【図４】メモリセルの閾値電圧分布を示す概略図。
【図５】読み出し動作におけるＮＡＮＤフラッシュメモリ１のタイミングチャート。
【図６】第２の実施形態に係るＢＬクランプ電圧生成回路２１の構成を示す回路図。
【図７】読み出し動作におけるＮＡＮＤフラッシュメモリ１のタイミングチャート。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置としてのＮＡＮＤフラッシュメモリ１の構成を示すブロック図である。メモリセルアレイ１０は、電気的に書き換え可能なフラッシュメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ１０には、カラム方向に延在する複数のビット線ＢＬ、ロウ方向に延在する複数のワード線ＷＬ、及びロウ方向に延在するソース線ＣＥＬＳＲＣが配設されている。
【００１３】
ビット線ＢＬには、ビット線制御回路１１が接続されている。ビット線制御回路１１は、ビット線ＢＬを選択し、ビット線ＢＬの電圧を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。ビット線制御回路１１は、カラムデコーダ、センスアンプＳＡ、ページバッファ、データキャッシュなどを含んでいる。
【００１４】
ワード線ＷＬには、ワード線制御回路１２が接続されている。ワード線制御回路１２は、ワード線ＷＬを選択し、また、消去、書き込み及び読み出しに必要な電圧をワード線ＷＬに印加する。ワード線制御回路１２は、ロウデコーダ、ワード線ドライバなどを含んでいる。
【００１５】
ソース線制御回路１３は、ソース線ＣＥＬＳＲＣの電圧を制御する。Ｐウェル制御回路１４は、メモリセルアレイ１０が形成されるｐ型ウェルの電圧を制御する。
【００１６】
データ入出力バッファ１５は、外部のホストコントローラ２にＩ／Ｏ線を介して接続されており、書き込みデータの受け取り、読み出しデータの出力、アドレスやコマンドの受け取りを行う。データ入出力バッファ１５は、受け取った書き込みデータをビット線制御回路１１に送り、ビット線制御回路１１から読み出された読み出しデータを受け取る。また、データ入出力バッファ１５は、メモリセルを選択するために、外部からのアドレスをビット線制御回路１１やワード線制御回路１２に制御部１７を介して送る。さらに、データ入出力バッファ１５は、ホストコントローラ２からのコマンドをコマンドインターフェイス１６に送る。
【００１７】
コマンドインターフェイス１６は、ホストコントローラ２からの制御信号を受け、データ入出力バッファ１５に入力されたデータが書き込みデータ、コマンド及びアドレスのいずれであるかを判断し、コマンドであればこれを受け取り、コマンド信号として制御部１７に送る。
【００１８】
制御部１７は、ＮＡＮＤフラッシュメモリ１全体の管理を行う。制御部１７は、ホストコントローラ２からのコマンドを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。そして、制御部１７は、これらの動作に必要な制御信号を各回路に送る。
【００１９】
図２は、メモリセルアレイ１０の構成を示す回路図である。メモリセルアレイ１０は、ｊ個（ｊは、１以上の整数）のブロックＢＬＫ０〜ＢＬＫｊ−１を備えている。ブロックＢＬＫは、データ消去の最小単位である。
【００２０】
０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込み及び読み出しが行われる。１本のワード線ＷＬに繋がる２ｍ個（ｍは、１以上の整数）のメモリセルのうち、ビット線ＢＬｅに接続されるｍ個のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。各メモリセルが記憶する１ビットデータがｍ個のメモリセル分集まって、ページという単位を構成する。ページは、書き込み及び読み出しの最小単位である。１個のメモリセルが２ビットデータを記憶する場合、ｍ個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続されるｍ個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込み及び読み出しが行われる。
【００２１】
各ブロックＢＬＫは、ロウ方向に沿って順に配列された２ｍ個のＮＡＮＤストリングを備えている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線ＣＥＬＳＲＣに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２２】
各メモリセルトランジスタ（メモリセルとも言う）ＭＴは、ｐ型ウェル上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。積層ゲート構造は、ｐ型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、例えば、２ビット以上のデータ（多値データ）を記憶する。
【００２３】
メモリセルトランジスタＭＴは、浮遊ゲート電極を有するフローティングゲート構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。
【００２４】
各ＮＡＮＤストリングにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。
【００２５】
各ＮＡＮＤストリングにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。
【００２７】
また、ビット線ＢＬは、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２８】
偶数番目のビット線ＢＬｅ０と奇数番目のビット線ＢＬｏ０とは、ビット線制御回路１１に含まれる選択回路１８を介して電荷転送トランジスタ２０に接続されている。他の偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとのペアについても同様である。偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとの選択動作は、選択線ＢＬＳｅ及びＢＬＳｏによって行われる。
【００２９】
なお、図２は、２本のビット線に対して１個のセンスアンプＳＡを配置する構成例であるが、各ビット線ＢＬに１個のセンスアンプＳＡを配置するようにしてもよい。この場合、共通のワード線に接続されたメモリセルトランジスタＭＴは、同時にデータの書き込み及び読み出しが行われる。
【００３０】
図３は、ビット線制御回路１１の主要部の構成を示す回路図である。ビット線制御回路１１は、ＢＬクランプ電圧生成回路２１、センスアンプＳＡ、及び電荷転送トランジスタ２０を備えている。なお、図３は、１本のビット線に接続されるＢＬクランプ電圧生成回路２１、センスアンプＳＡ、及び電荷転送トランジスタ２０の構成について示しており、よって、図３の回路は、ビット線の本数分用意されている。
【００３１】
電荷転送トランジスタ２０は、例えばＮチャネルＭＯＳＦＥＴから構成される。電荷転送トランジスタ２０の電流経路の一端は、選択回路１８（図示せず）を介してビット線ＢＬに接続されている。電荷転送トランジスタ２０の電流経路の他端は、センスアンプＳＡに接続されている。電荷転送トランジスタ２０のゲートは、ＢＬクランプ電圧生成回路２１に接続されている。
【００３２】
ＢＬクランプ電圧生成回路２１は、ビット線ＢＬの電圧を制御するためのＢＬクランプ電圧ＢＬＣＬＡＭＰを生成し、このＢＬクランプ電圧ＢＬＣＬＡＭＰを電荷転送トランジスタ２０のゲートに印加する。ＢＬクランプ電圧生成回路２１は、定電流源２４、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）２２及び２３、電荷転送トランジスタ２０と同じ閾値電圧を有するＮＭＯＳＦＥＴ（抵抗成分）２５、及び可変抵抗器２６を備えている。
【００３３】
ＮＭＯＳＦＥＴ２５は、ダイオード接続されており、ゲートが接続されたドレインがアノードに対応し、ソースがカソードに対応する。ＮＭＯＳＦＥＴ２５は、可変抵抗器２６にかかる電圧に、自身の電圧降下分（電荷転送トランジスタ２０の閾値電圧に対応する）を付加する役割を担う。抵抗成分２５としては、ＮＭＯＳＦＥＴ以外にダイオードなどを用いてもよい。
【００３４】
ＮＭＯＳＦＥＴ２２の電流経路の一端は、ノードＯＵＴに接続されている。ＮＭＯＳＦＥＴ２２の電流経路の他端は、定電流源２４、及びＮＭＯＳＦＥＴ２５のドレインに接続されている。ＮＭＯＳＦＥＴ２２のゲートには、制御部１７から信号ＳＷ１が供給されている。ＮＭＯＳＦＥＴ２２は、信号ＳＷ１に応じてターンオン／ターンオフする。
【００３５】
可変抵抗器２６の一端は、ＮＭＯＳＦＥＴ２５のソースに接続されている。可変抵抗器２６の他端は、接地されている（接地端子ＶＳＳに接続されている）。可変抵抗器２６は、制御部１７からの信号ＤＡＣに応じて抵抗値が変化する。
【００３６】
ＮＭＯＳＦＥＴ２３のドレインは、ノードＯＵＴに接続されている。ＮＭＯＳＦＥＴ２３のソースは、接地されている。ＮＭＯＳＦＥＴ２３のゲートには、制御部１７から信号ＳＷ２が供給されている。ＮＭＯＳＦＥＴ２３は、信号ＳＷ２に応じてターンオン／ターンオフする。
【００３７】
このように構成されたＢＬクランプ電圧生成回路２１は、ノードＯＵＴからビット線クランプ電圧ＢＬＣＬＡＭＰを出力する。具体的には、ＢＬクランプ電圧生成回路２１は、ＮＭＯＳＦＥＴ２２がオン時、ＢＬクランプ電圧ＢＬＣＬＡＭＰを“ＶＲ＋Ｖｔｈ”に設定する。ＶＲは、可変抵抗器２６の電圧降下であり、可変抵抗器２６の抵抗を変化させることで任意に設定可能である。Ｖｔｈは、電荷転送トランジスタ２０及びＮＭＯＳＦＥＴ２５の閾値電圧である。また、ＢＬクランプ電圧生成回路２１は、ＮＭＯＳＦＥＴ２３がオン時、ＢＬクランプ電圧ＢＬＣＬＡＭＰを０Ｖに設定する。
【００３８】
センスアンプＳＡは、キャパシタ２７、ＮＭＯＳＦＥＴ２８、及びラッチ回路２９を備えている。ＮＭＯＳＦＥＴ２８のドレインは、電源ノードＶＤＤ／ＶＳＳに接続されている。ＮＭＯＳＦＥＴ２８のソースは、センスノードＴＤＣに接続されている。ＮＭＯＳＦＥＴ２８のゲートには、制御部１７から信号ＰＲＥが供給されている。電源ノードＶＤＤ／ＶＳＳは、制御部１７によって、電源電圧ＶＤＤ及び接地電圧ＶＳＳのいずれかに設定される。よって、ＮＭＯＳＦＥＴ２８は、センスノードＴＤＣを電源電圧ＶＤＤ及び接地電圧ＶＳＳのいずれかに設定する。
【００３９】
キャパシタ２７の一方の電極は、センスノードＴＤＣに接続されている。キャパシタ２７の他方の電極は、接地されている。センスノードＴＤＣは、電荷転送トランジスタ２０に接続されている。
【００４０】
ラッチ回路２９は、センスノードＴＤＣの電圧をデータとして保持する。ラッチ回路２９に保持されたデータは、データ入出力バッファ１５に送られる。また、ラッチ回路２９は、データ入出力バッファ１５から送られたデータを保持し、この保持したデータをセンスノードＴＤＣに転送する。
【００４１】
（動作）
このように構成されたＮＡＮＤフラッシュメモリ１の動作について説明する。メモリセルからデータを読み出す場合、読み出し対象であるメモリセル（選択メモリセル）に接続された選択ワード線に、選択メモリセルのデータを判定するための読み出し電圧Ｖｃｇｒｖを印加し、この読み出し電圧Ｖｃｇｒｖに対して選択メモリセルがオンするか、オフするかを判定する。読み出し電圧Ｖｃｇｒｖは、ワード線制御回路１２によって生成される。
【００４２】
メモリセルは、多値データを記憶可能であり、メモリセルの閾値電圧は、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、・・・と順に高くなるものとする。複数の閾値電圧はそれぞれ、データに割り当てられる。図４は、メモリセルの閾値電圧分布を示す概略図である。図４の横軸はメモリセルの閾値電圧ＶＴＣ、縦軸はメモリセルの数（セル数）である。Ａレベルは、例えば、消去状態のメモリセルの閾値電圧である。図４に示した読み出しパス電圧Ｖｒｅａｄは、記憶データによらずメモリセルをオンさせることができる電圧であり、どの閾値電圧よりも高い。読み出し電圧Ｖｃｇｒｖを適宜設定することで、メモリセルのデータを判定することができる。
【００４３】
図５は、読み出し動作におけるＮＡＮＤフラッシュメモリ１のタイミングチャートである。読み出し動作では、最初に、ＢＬクランプ電圧生成回路２１によってビット線ＢＬがプリチャージ電圧ＶＰＲＥに充電される。具体的には、信号ＳＷ１がハイレベル、信号ＳＷ２がローレベルになり、ＮＭＯＳＦＥＴ２２がオン、ＮＭＯＳＦＥＴ２３がオフする。可変抵抗器２６の抵抗値は、信号ＤＡＣによって、その電圧降下がプリチャージ電圧ＶＰＲＥになるように設定される。これにより、ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“ＶＰＲＥ＋Ｖｔｈ”を印加する。この時、電荷転送トランジスタ２０のドレインに対応するセンスノードＴＤＣは、ＮＭＯＳＦＥＴ２８によって電源電圧ＶＤＤに充電されている。電荷転送トランジスタ２０は、ビット線ＢＬがプリチャージ電圧ＶＰＲＥになった時点でオフする。
【００４４】
続いて、信号ＳＷ１がローレベル、信号ＳＷ２がハイレベルになり、ＮＭＯＳＦＥＴ２２がオフ、ＮＭＯＳＦＥＴ２３がオンする。これにより、ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして０Ｖを印加する。よって、電荷転送トランジスタ２０はオフし、ビット線ＢＬはフローティング状態になる。
【００４５】
続いて、図３に示すように、選択ワード線（Selected ＷＬ）には選択メモリセルのデータを判定するための読み出し電圧Ｖｃｇｒｖが印加され、非選択ワード線には読み出しパス電圧Ｖｒｅａｄが印加される。選択ゲート線ＳＧＤ及びＳＧＳには例えば電源電圧ＶＤＤが印加され、選択トランジスタＳＴ１及びＳＴ２はオンする。ソース線ＣＥＬＳＲＣは、例えば０Ｖである。
【００４６】
本実施形態では、ビット線ＢＬをプリチャージ電圧ＶＰＲＥに一回充電した後、選択メモリセルのデータが判定されるまで、Ａレベルから順に読み出し電圧Ｖｃｇｒｖを上げていく、いわゆる連続センス動作を実行する。
【００４７】
選択メモリセルの閾値電圧が読み出し電圧Ｖｃｇｒｖより大きい、すなわち、選択メモリセルが“０”データを記憶している場合には、選択メモリセルがオフし、ビット線ＢＬは放電されない。一方、選択メモリセルの閾値電圧が読み出し電圧Ｖｃｇｒｖより小さい、すなわち、選択メモリセルが“１”データを記憶している場合には、選択メモリセルがオンし、ＮＡＮＤストリングにセル電流Ｉｃｅｌｌが流れる。これにより、選択メモリセルを介してビット線ＢＬが放電される。
【００４８】
ここで、充電されたビット線ＢＬには、リーク電流が発生するため、連続センス動作中にビット線ＢＬの電圧は、プリチャージ電圧ＶＰＲＥから漸次下がっていく。リーク電流の原因は、トランジスタのジャンクションリークなどである。この対策として、本実施形態では、図５に示すように、センス動作のステージが増えるごとに、すなわち、読み出し電圧Ｖｃｇｒｖが高くなるごとに、センス電圧Ｖｓｅｎを漸次低くする。センス電圧Ｖｓｅｎは、選択メモリセルの記憶データが“１”データであるか、“０”データであるかを判定するための電圧である。ステージごとにセンス電圧Ｖｓｅｎを下げる量は、ビット線ＢＬがフローティング状態の時にリーク電流によって電圧降下する量に等しくするのが理想的である。センス電圧は、以下の関係を満たす。
【００４９】
ＶＰＲＥ  ＞  Ｖｓｅｎ_Ａ  ＞  Ｖｓｅｎ_Ｂ  ＞  Ｖｓｅｎ_Ｃ
以下に、選択メモリセルの閾値電圧がＣレベルであるものとし、この場合の連続センス動作を一例として説明する。まず、図５に示すように、読み出し電圧ＶｃｇｒｖがＡレベルを判定するための電圧に設定される。ＢＬクランプ電圧生成回路２１は、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして電圧“Ｖｓｅｎ_Ａ＋Ｖｔｈ”を生成する。これは、可変抵抗器２６の電圧降下をセンス電圧Ｖｓｅｎ_Ａに設定することで実現される。この時、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ａより高いので、電荷転送トランジスタ２０はオフし、ビット線ＢＬからセンスノードＴＤＣに電荷が転送されない。
【００５０】
続いて、読み出し電圧ＶｃｇｒｖがＢレベルを判定するための電圧に設定される。ＢＬクランプ電圧生成回路２１は、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして電圧“Ｖｓｅｎ_Ｂ＋Ｖｔｈ”を生成する。これは、可変抵抗器２６の電圧降下をセンス電圧Ｖｓｅｎ_Ｂに設定することで実現される。この時、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ｂより高いので、電荷転送トランジスタ２０はオフし、ビット線ＢＬからセンスノードＴＤＣに電荷が転送されない。
【００５１】
続いて、読み出し電圧ＶｃｇｒｖがＣレベルを判定するための電圧に設定される。ＢＬクランプ電圧生成回路２１は、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして電圧“Ｖｓｅｎ_Ｃ＋Ｖｔｈ”を生成する。これは、可変抵抗器２６の電圧降下をセンス電圧Ｖｓｅｎ_Ｃに設定することで実現される。この時、選択メモリセルがオンし、ビット線ＢＬが放電される。よって、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ｃ以下になり、電荷転送トランジスタ２０がオンする。電荷転送トランジスタ２０がオンすると、電源電圧ＶＤＤに充電されていたセンスノードＴＤＣが放電される。よって、センスアンプＳＡによって、選択メモリセルの記憶データが“１”データであると判定される。この判定結果は、ラッチ回路２９によって保持される。
【００５２】
これにより、連続センス動作中にビット線ＢＬの電圧がプリチャージ電圧ＶＰＲＥから漸次下がっていく場合でも、オフセル（“０”データを記憶しているセル）をオンセル（“１”データを記憶しているセル）と誤センスする確率を低減することができる。
【００５３】
なお、第１の実施形態では、読み出し動作を例に挙げて説明しているが、メモリセルにデータを書き込んだ後、メモリセルに所望のデータが書き込まれたか否かを判定するベリファイ動作についても、同じく適用可能である。
【００５４】
（効果）
以上詳述したように第１の実施形態では、一旦ビット線ＢＬを充電した後、選択ワード線に印加する読み出し電圧Ｖｃｇｒｖを後段のステージに進むほど上げていく連続センス動作を実行する。そして、連続センス動作中に、リーク電流によってビット線ＢＬの電圧が下がっても、その分、メモリセルのオン／オフを判定するセンス電圧Ｖｓｅｎを補正するようにしている。すなわち、連続センス動作において、任意の第１のセンス動作と、この第１のセンス動作の後の第２のセンス動作とで、センス電圧Ｖｓｅｎを変えるようにしている。より具体的には、センス動作が後段のステージに進むにつれて、センス電圧Ｖｓｅｎを漸次低くするようにしている。
【００５５】
従って第１の実施形態によれば、連続センス動作において、オフセルをオンセルと誤センスする確率を低減することができる。これにより、ＮＡＮＤフラッシュメモリ１が記憶するデータを正確に読み出すことが可能となり、結果として、ＮＡＮＤフラッシュメモリ１が記憶するデータの信頼性を向上できる。
【００５６】
また、連続センス動作と、高精度なデータ読み出し動作との両立が可能である。例えば、センス動作ごとにビット線ＢＬの充電と放電を繰り返す方式である場合、読み出し時間、及びベリファイ時間が長くなる。一方、本実施形態では、１回の充電と放電だけで済む連続センス動作を採用しているため、読み出し動作、及びベリファイ動作の高速化が可能となり、ひいては読み出し時間、及びベリファイ時間を短縮することができる。
【００５７】
（第２の実施形態）
第２の実施形態は、リーク電流によってビット線ＢＬの電圧が漸次下がる現象と同じ現象を擬似的に再現することで、センス電圧Ｖｓｅｎの精度を向上させるようにしている。
【００５８】
図６は、本発明の第２の実施形態に係るＢＬクランプ電圧生成回路２１の構成を示す回路図である。スイッチ素子としてのＮＭＯＳＦＥＴ３０のドレインは、定電流源２４に接続されている。ＮＭＯＳＦＥＴ３０のソースは、ノードＮ１を介して、ＮＭＯＳＦＥＴ２２及び２５に接続されている。ＮＭＯＳＦＥＴ３０のゲートには、制御部１７から信号ＳＷ３が供給されている。ＮＭＯＳＦＥＴ３０は、信号ＳＷ３に応じてターンオン／ターンオフする。
【００５９】
スイッチ素子としてのＮＭＯＳＦＥＴ３２のドレインは、定電流源３１に接続されている。ＮＭＯＳＦＥＴ３２のソースは、ボルテージフォロワ３３の入力、可変抵抗器２６の一端、及びレプリカビット線Ｒｅ_ＢＬの一端に接続されている。ＮＭＯＳＦＥＴ３２のゲートには、制御部１７から信号ＳＷ４が供給されている。ＮＭＯＳＦＥＴ３２は、信号ＳＷ４に応じてターンオン／ターンオフする。
【００６０】
ボルテージフォロワ３３の出力は、ＮＭＯＳＦＥＴ２５に接続されている。可変抵抗器２６の他端は、スイッチ素子としてのＮＭＯＳＦＥＴ３４のドレインに接続されている。ＮＭＯＳＦＥＴ３４のソースは、接地されている。ＮＭＯＳＦＥＴ３４のゲートには、制御部１７から信号ＳＷ５が供給されている。ＮＭＯＳＦＥＴ３４は、信号ＳＷ５に応じてターンオン／ターンオフする。
【００６１】
レプリカビット線Ｒｅ_ＢＬには、キャパシタ３５、及びレプリカリーク源（擬似リーク源）３６が接続されている。キャパシタ３５は、レプリカビット線Ｒｅ_ＢＬの容量が１本のビット線ＢＬの容量と同じになるように付加されるものであり、従って、キャパシタ３５とレプリカビット線Ｒｅ_ＢＬとの合成容量が１本のビット線ＢＬと同じ容量になる。レプリカリーク源３６は、ビット線ＢＬのリーク電流を擬似的に再現する役割を担っており、ビット線ＢＬのリーク源と同じ構成を有する。例えば、レプリカリーク源３６としては、ＭＯＳＦＥＴのジャンクションが用いられる。あるいは、定電流回路や抵抗素子でレプリカリーク源を構成することも可能である。
【００６２】
（動作）
このように構成されたＮＡＮＤフラッシュメモリ１の動作について説明する。図５は、読み出し動作におけるＮＡＮＤフラッシュメモリ１のタイミングチャートである。
【００６３】
読み出し動作では、最初に、ＢＬクランプ電圧生成回路２１によってビット線ＢＬがプリチャージ電圧ＶＰＲＥに充電される。具体的には、信号ＳＷ４及びＳＷ５がハイレベルになり、ＮＭＯＳＦＥＴ３２及び３４がオンする。可変抵抗器２６の抵抗値は、信号ＤＡＣによって、その電圧降下がプリチャージ電圧ＶＰＲＥになるように設定される。これにより、ボルテージフォロワ３３の出力がプリチャージ電圧ＶＰＲＥとなり、従って、ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“ＶＰＲＥ＋Ｖｔｈ”を印加する。
【００６４】
電荷転送トランジスタ２０のドレインに対応するセンスノードＴＤＣは、ＮＭＯＳＦＥＴ２８によって電源電圧ＶＤＤに充電されている。電荷転送トランジスタ２０は、ビット線ＢＬがプリチャージ電圧ＶＰＲＥになった時点でオフする。その後、ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして０Ｖを印加する。よって、電荷転送トランジスタ２０はオフし、ビット線ＢＬはフローティング状態になる。
【００６５】
続いて、選択ワード線（Selected ＷＬ）には読み出し電圧ＶｃｇｒｖとしてＡレベルを判定するための電圧が印加され、非選択ワード線には読み出しパス電圧Ｖｒｅａｄが印加される。選択ゲート線ＳＧＤ及びＳＧＳには例えば電源電圧ＶＤＤが印加され、選択トランジスタＳＴ１及びＳＴ２はオンする。ソース線ＣＥＬＳＲＣは、例えば０Ｖである。
【００６６】
第１の実施形態と同様に、センス電圧は、以下の関係を満たす。
【００６７】
ＶＰＲＥ  ＞  Ｖｓｅｎ_Ａ  ＞  Ｖｓｅｎ_Ｂ  ＞  Ｖｓｅｎ_Ｃ
選択メモリセルの閾値電圧は、Ｃレベルであるものとする。まず、可変抵抗器２６の抵抗値は、信号ＤＡＣによって、その電圧降下がセンス電圧Ｖｓｅｎ_Ａになるように設定される。これにより、ボルテージフォロワ３３の出力がセンス電圧Ｖｓｅｎ_Ａとなり、従って、ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“Ｖｓｅｎ_Ａ＋Ｖｔｈ”を印加する。また、レプリカビット線Ｒｅ_ＢＬは、センス電圧Ｖｓｅｎ_Ａに充電される。この時、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ａより高いので、電荷転送トランジスタ２０はオフし、ビット線ＢＬからセンスノードＴＤＣに電荷が転送されない。
【００６８】
続いて、信号ＳＷ４及びＳＷ５がローレベルになり、ＮＭＯＳＦＥＴ３２及び３４がオフする。この後、レプリカビット線Ｒｅ_ＢＬには、レプリカリーク源３６によってリーク電流が発生する。これにより、レプリカビット線Ｒｅ_ＢＬの電圧は、ビット線ＢＬとほぼ同じ割合で漸次下がっていく。
【００６９】
続いて、読み出し電圧ＶｃｇｒｖがＢレベルを判定するための電圧に設定される。ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“Ｖｓｅｎ_Ｂ＋Ｖｔｈ”を印加する。センス電圧Ｖｓｅｎ_Ｂは、この時点でのレプリカビット線Ｒｅ_ＢＬの電圧に対応する。この時、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ｂより高いので、電荷転送トランジスタ２０はオフし、ビット線ＢＬからセンスノードＴＤＣに電荷が転送されない。
【００７０】
続いて、読み出し電圧ＶｃｇｒｖがＣレベルを判定するための電圧に設定される。ＢＬクランプ電圧生成回路２１は、電荷転送トランジスタ２０のゲートに、ＢＬクランプ電圧ＢＬＣＬＡＭＰとして“Ｖｓｅｎ_Ｃ＋Ｖｔｈ”を印加する。センス電圧Ｖｓｅｎ_Ｃは、この時点でのレプリカビット線Ｒｅ_ＢＬの電圧に対応する。この時、選択メモリセルがオンし、ビット線ＢＬが放電される。よって、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ_Ｃ以下になり、電荷転送トランジスタ２０はオンする。電荷転送トランジスタ２０がオンすると、電源電圧ＶＤＤに充電されていたセンスノードＴＤＣが放電される。よって、センスアンプＳＡによって、選択メモリセルの記憶データが“１”データであると判定される。この判定結果は、ラッチ回路２９によって保持される。
【００７１】
これにより、連続センス動作中にビット線ＢＬの電圧がプリチャージ電圧ＶＰＲＥから漸次下がっていく場合でも、オフセル（“０”データを記憶しているセル）をオンセル（“１”データを記憶しているセル）と誤判定する確率を低減することができる。
【００７２】
（効果）
以上詳述したように第２の実施形態では、ビット線ＢＬの電圧がリーク電流によって漸次下がっていく現象を、レプリカビット線Ｒｅ_ＢＬを用いて擬似的に再現している。そして、レプリカビット線Ｒｅ_ＢＬの電圧をセンス電圧として用いて連続センス動作を実行するようにしている。そして、センス動作が後段のステージに進むにつれて、センス電圧Ｖｓｅｎを漸次低くするようにしている。
【００７３】
従って第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、連続センス動作中において、センス電圧ＶｓｅｎをＢＬクランプ電圧生成回路２１内で自動的に生成することができる。これにより、可変抵抗器２６の抵抗値をセンス動作ごとに設定する必要がなくなり、回路設計が容易となる。
【００７４】
また、仕様ごとに変化するビット線ＢＬの特性に応じて、最適なセンス電圧Ｖｓｅｎを生成することができる。これにより、連続センス動作において、オフセルをオンセルと誤センスする確率をより低減することができる。
【００７５】
なお、第２の実施形態では、読み出し動作を例に挙げて説明しているが、ベリファイ動作についても、同じく適用可能である。
【００７６】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００７７】
ＢＬ…ビット線、ＷＬ…ワード線、ＣＥＬＳＲＣ…ソース線、ＳＧＤ…選択ゲート線、ＳＧＳ…選択ゲート線、選択線…ＢＬＳ、ＢＬＫ…ブロック、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＡ…センスアンプ、ＴＤＣ…センスノード、Ｒｅ_ＢＬ…レプリカビット線、１…ＮＡＮＤフラッシュメモリ、２…ホストコントローラ、１０…メモリセルアレイ、１１…ビット線制御回路、１２…ワード線制御回路、１３…ソース線制御回路、１４…Ｐウェル制御回路、１５…データ入出力バッファ、１６…コマンドインターフェイス、１７…制御部、１８…選択回路、２０…電荷転送トランジスタ、２１…ＢＬクランプ電圧生成回路、２１…定電流源、２２，２３，２５，２８，３０，３２，３４…ＮチャネルＭＯＳＦＥＴ、２４，３１…定電流源、２６…可変抵抗器、２７，３５…キャパシタ、２９…ラッチ回路、３３…ボルテージフォロワ、３６…レプリカリーク源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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