(57)【要約】【課題】テストのプログラムが簡単である画素アレイ及びその駆動方法、並びに表示パネルを提供することを目的とする。【解決手段】スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）及びＰ（２ｍ＋２，ｎ）の制御端に接続され、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）及びＰ（２ｍ＋１，ｎ）の制御端に接続され、データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）及びＰ（２ｍ，ｎ）のデータ端に接続され、ソース駆動回路は複数のデータ線に接続され、第ｔフレーム期間において、ソース駆動回路は、データ線Ｘ（ｍ）を通じて、それぞれ「正、負、負、正、負、正、正、負」の極性で、画素Ｐ（２ｍ−１，ｎ）、Ｐ（２ｍ，ｎ）、Ｐ（２ｍ−１，ｎ＋１）、Ｐ（２ｍ，ｎ＋１）、Ｐ（２ｍ−１，ｎ＋２）、Ｐ（２ｍ，ｎ＋２）、Ｐ（２ｍ−１，ｎ＋３）及びＰ（２ｍ，ｎ＋３）を順次に駆動する（変数は全て整数である）。【選択図】図３
2011065153.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素、複数のスキャン線、複数のデータ線及び１つのソース駆動回路を備える画素アレイにおいて、
第２ｍ番目の列と第ｎ番目の行とにより特定される画素をＰ（２ｍ，ｎ）と表示し、第２ｎ番目のスキャン線をＧ（２ｎ）と表示し、第ｍ番目のデータ線をＸ（ｍ）と表示した場合、
スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）の制御端及び画素Ｐ（２ｍ＋２，ｎ）の制御端に接続され、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）の制御端及び画素Ｐ（２ｍ＋１，ｎ）の制御端に接続され、前記データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）のデータ端及び画素Ｐ（２ｍ，ｎ）のデータ端に接続され、前記ソース駆動回路は、複数のデータ線に接続され、
第ｔフレーム期間において、前記ソース駆動回路は、前記データ線Ｘ（ｍ）を通して、それぞれ「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順次に駆動する（その中で、ｎ、ｍ、ｔは、全て整数である）ことを特徴とする画素アレイ。
【請求項２】
第ｔフレーム期間において、前記ソース駆動回路は、データ線Ｘ（ｍ＋１）を通して、それぞれ「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」で、画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）を順に駆動することを特徴とする請求項１に記載の画素アレイ。
【請求項３】
第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、前記ソース駆動回路は、データ線Ｘ（ｍ）を通して、それぞれ「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順に駆動することを特徴とする請求項１に記載の画素アレイ。
【請求項４】
第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、前記ソース駆動回路は、データ線Ｘ（ｍ＋１）を通して、画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）を順に駆動することを特徴とする請求項３に記載の画素アレイ。
【請求項５】
前記画素アレイは、前記複数のスキャン線に接続するゲート駆動回路をさらに備え、
前記ゲート駆動回路は前記ソース駆動回路のタイミングに従って前記複数のスキャン線を駆動することを特徴とする請求項４に記載の画素アレイ。
【請求項６】
請求項１に記載されている画素アレイの駆動方法は、
第ｔフレーム期間において、データ線Ｘ（ｍ）を通して、それぞれ「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順次に駆動する（その中で、ｔは、整数である）ことを特徴とする請求項４に記載の画素アレイの駆動方法。
【請求項７】
前記画素アレイの駆動方法は、
第ｔフレーム期間において、データ線Ｘ（ｍ＋１）を通して、それぞれ「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」で、画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）を順に駆動するステップをさらに備えることを特徴とする請求項６に記載の画素アレイの駆動方法。
【請求項８】
前記画素アレイの駆動方法は、
第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、データ線Ｘ（ｍ）を通して、それぞれ「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順に駆動するステップをさらに備えることを特徴とする請求項６に記載の画素アレイの駆動方法。
【請求項９】
前記画素アレイの駆動方法は、
第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、データ線Ｘ（ｍ＋１）を通して、画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）を順に駆動するステップをさらに備えることを特徴とする請求項８に記載の画素アレイの駆動方法。
【請求項１０】
複数の画素、複数のスキャン線及び複数のデータ線を備える表示パネルにおいて、
第２ｍ番目の列と第ｎ番目の行とにより特定される画素をＰ（２ｍ，ｎ）と表示し、第２ｎ番目のスキャン線をＧ（２ｎ）と表示し、第ｍ番目のデータ線をＸ（ｍ）と表示した場合、
スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）の制御端及び画素Ｐ（２ｍ＋２，ｎ）の制御端に接続され、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）の制御端及び画素Ｐ（２ｍ＋１，ｎ）の制御端に接続され、前記データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）のデータ端及び画素Ｐ（２ｍ，ｎ）のデータ端に接続され、前記データ線Ｘ（ｍ＋１）は、画素Ｐ（２ｍ＋１，ｎ）のデータ端及び画素Ｐ（２ｍ＋２，ｎ）のデータ端に接続されたことを特徴とする表示パネル。
【請求項１１】
前記表示パネルは、
複数のデータ線に接続するソース駆動回路と、
前記複数のスキャン線に接続するゲート駆動回路と
をさらに備え、
前記ゲート駆動回路は前記ソース駆動回路のタイミングに従って前記複数のスキャン線を駆動することを特徴とする請求項１０に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素アレイ及びその駆動方法、並びに該画素アレイを備えた表示パネルに関し、特にデュアルゲート（Ｄｕａｌ  Ｇａｔｅ）の画素アレイ及びその駆動方法、並びに該画素アレイを備えた表示パネルに関するものである。
【背景技術】
【０００２】
大きい寸法の液晶表示パネルは、デュアルゲート型画素アレイを採用する。前記デュアルゲート型画素アレイにおいて、同じ画素行に２つのスキャン線を配置する。同じ画素行において、隣接する２つの画素が１つのデータ線を用いて、データ線の数量を半分にするので、ソース駆動装置のコストが低減される。典型的な技術において、１つのデータ線を用いる隣接する２つの画素は、同極性でソース駆動装置によって駆動される。
【０００３】
しかし、液晶表示パネルの輝度明滅（Ｆｌｉｃｋｅｒｉｎｇ）のテストにおいて、デュアルゲート型画素アレイと非デュアルゲート型画素アレイとではテスト方法が相異するので、テストのプログラムが複雑になるという問題が存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以上の問題点に鑑みて、本発明は、テストのプログラムが簡単である画素アレイ及びその駆動方法、並びに該画素アレイを用いる表示パネルを提供することを目的とする。
【課題を解決するための手段】
【０００５】
以上の問題点に鑑みて、本発明に係る画素アレイは、複数の画素、複数のスキャン線、複数のデータ線及び１つのソース駆動回路を備え、第２ｍ番目の列と第ｎ番目の行とにより特定される画素をＰ（２ｍ，ｎ）と表示し、第２ｎ番目のスキャン線をＧ（２ｎ）と表示し、第ｍ番目のデータ線をＸ（ｍ）と表示した場合、スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）の制御端及び画素Ｐ（２ｍ＋２，ｎ）の制御端に接続され、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）の制御端及び画素Ｐ（２ｍ＋１，ｎ）の制御端に接続され、前記データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）のデータ端及び画素Ｐ（２ｍ，ｎ）のデータ端に接続され、前記ソース駆動回路は、複数のデータ線に接続され、第ｔフレーム期間において、前記ソース駆動回路は、前記データ線Ｘ（ｍ）を通して、それぞれ「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順次に駆動する（その中で、ｎ、ｍ、ｔは、全て整数である）。
【０００６】
また、上述した画素アレイの駆動方法は、第ｔフレーム期間において、データ線Ｘ（ｍ）を通して、それぞれ「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」で、画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）を順次に駆動する（その中で、ｔは、整数である）。
【０００７】
また、本発明に係る表示パネルは、複数の画素、複数のスキャン線及び複数のデータ線を備え、第２ｍ番目の列と第ｎ番目の行とにより特定される画素をＰ（２ｍ，ｎ）と表示し、第２ｎ番目のスキャン線をＧ（２ｎ）と表示し、第ｍ番目のデータ線をＸ（ｍ）と表示した場合、スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）の制御端及び画素Ｐ（２ｍ＋２，ｎ）の制御端に接続され、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）の制御端及び画素Ｐ（２ｍ＋１，ｎ）の制御端に接続され、前記データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）のデータ端及び画素Ｐ（２ｍ，ｎ）のデータ端に接続され、前記データ線Ｘ（ｍ＋１）は、画素Ｐ（２ｍ＋１，ｎ）のデータ端及び画素Ｐ（２ｍ＋２，ｎ）のデータ端に接続される。
【発明の効果】
【０００８】
本発明に係る画素アレイ及びその駆動方法によれば、ソース駆動回路及びゲート駆動回路の設計を変更しない前提下で、デュアルゲート型画素アレイで「１＋２ラインドット反転」なる極性反転技術を実現することができる。本発明に係るデュアルゲート型画素アレイの設計は非デュアルゲート型画素アレイのテスト方法に応用されて、デュアルゲート型画素アレイの輝度明滅（フリッカー）をテストすることができるため、テストのプログラムが簡単である。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る平面表示装置のシステムのブロック図である。
【図２】第ｔフレーム期間Ｆ（ｔ）での複数の信号のタイミング波形図である。
【図３】第ｔフレーム期間Ｆ（ｔ）でのデュアルゲート型表示パネルの複数の画素の駆動順序を示す図である。
【図４】第ｔ＋１フレーム期間Ｆ（ｔ＋１）での複数の信号のタイミング波形図である。
【図５】第ｔ＋１フレーム期間Ｆ（ｔ＋１）でのデュアルゲート型表示パネルの複数の画素の駆動順序を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて、本発明に係る画素アレイ及びその駆動方法、並びに該画素アレイを備えた表示パネルについて詳細に説明する。
【００１１】
図１は、本発明に係る平面表示装置のシステムのブロック図である。
【００１２】
図１を参照すると、本発明に係る平面表示装置１００は、タイミング制御器１１０と、ソース駆動回路１２０と、ゲート駆動回路１３０と、デュアルゲート型表示パネル１４０と、を備える。
【００１３】
本実施例において、前記デュアルゲート型表示パネル１４０は、液晶表示パネルである。
【００１４】
前記ソース駆動回路１２０及び／又は前記ゲート駆動回路１３０は、印刷電気回路基板（ＰＣＢ）、フレキシブル電気回路基板又は前記デュアルゲート型表示パネル１４０のガラス基板に配置することができる。本実施例において、前記ソース駆動回路１２０は、前記デュアルゲート型表示パネル１４０のガラス基板に配置されて、１つの画素アレイを形成する。
【００１５】
前記画素アレイ（又は前記デュアルゲート型表示パネル１４０）は、複数の画素、複数のデータ線及び複数のスキャン線をさらに備える。図１において、Ｐ（２ｍ，ｎ）は複数の画素における第２ｍ番目の列（ｃｏｌｕｍｎ）第ｎ番目の行（ｒｏｗ）の画素を表し、Ｇ（２ｎ）は複数のスキャン線における第２ｎ番目のスキャン線を表し、Ｘ（ｍ）は複数のデータ線における第ｍ番目のデータ線を表し、且つ前記ｎ及びｍは全て整数である。データ線Ｘ（ｍ）は、前記デュアルゲート型表示パネル１４０における何れか１つのデータ線であり、スキャン線Ｇ（２ｎ−１）及びスキャン線Ｇ（２ｎ）は、前記デュアルゲート型表示パネル１４０における相隣する何れか２つのスキャン線である。
【００１６】
スキャン線Ｇ（２ｎ−１）は、画素Ｐ（２ｍ−１，ｎ）の制御端及び画素Ｐ（２ｍ＋２，ｎ）の制御端に接続し、スキャン線Ｇ（２ｎ）は、画素Ｐ（２ｍ，ｎ）の制御端及び画素Ｐ（２ｍ＋１，ｎ）の制御端に接続する。データ線Ｘ（ｍ）は、画素Ｐ（２ｍ−１，ｎ）のデータ端及び画素Ｐ（２ｍ，ｎ）のデータ端に接続し、データ線Ｘ（ｍ＋１）は、画素Ｐ（２ｍ＋１，ｎ）のデータ端及び画素Ｐ（２ｍ＋２，ｎ）のデータ端に接続する。前記画素Ｐ（２ｍ−１，ｎ）〜画素Ｐ（２ｍ＋２，ｎ）のように、他の画素Ｐ（２ｍ＋３，ｎ）〜画素Ｐ（２ｍ＋１０，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）〜画素Ｐ（２ｍ＋１０，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）〜画素Ｐ（２ｍ＋１０，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）〜画素Ｐ（２ｍ＋１０，ｎ＋３）はそれぞれ対応するスキャン線及びデータ線に接続する。
【００１７】
図２は、第ｔフレーム期間Ｆ（ｔ）内での複数の信号のタイミング波形図であり、図４は、第ｔ＋１フレーム期間Ｆ（ｔ＋１）での複数の信号のタイミング波形図である。図２〜図５において、「＋」は正極性を代表し、「−」は負極性を表す。
【００１８】
図１及び図２を参照すると、前記ゲート駆動回路１３０は、前記タイミング制御器１１０の制御によって、前記複数のスキャン線を順次に駆動する。図２は、スキャン線Ｇ（２ｎ−１）〜スキャン線Ｇ（２ｎ＋６）の信号の波形である。前記スキャン線Ｇ（２ｎ−１）〜スキャン線Ｇ（２ｎ＋６）が出力するパルスは、前記デュアルゲート型表示パネル１４０における対応する画素を起動する。前記タイミング制御器１１０によって制御される前記ソース駆動回路１２０が前記ゲート駆動回路１３０のタイミングに従ってデータ線Ｘ（ｍ）〜Ｘ（ｍ＋５）を駆動することで、複数の階調（Ｇｒａｙ  Ｌｅｖｅｌ）データを対応する画素にそれぞれライト(write)する。
【００１９】
前記タイミング制御器１１０が出力した極性制御信号ＰＯＬに基づいて、前記ソース駆動回路１２０はデータ線Ｘ（ｍ）〜Ｘ（ｍ＋５）の階調データの極性を決定することができる。図２に示す極性制御信号ＰＯＬは、ただ１つのフレーム期間の全体を示し、他の部分は前記１つのフレーム期間の全体を参照して得ることができる。
【００２０】
第ｔフレーム期間Ｆ（ｔ）において、前記タイミング制御器１１０から前記ソース駆動回路１２０に出力する極性制御信号ＰＯＬは、「１、０、０、１、０、１、１、０、１、０、０、１、０、１、１、０、・・・」である。前記ソース駆動回路１２０が前記極性制御信号ＰＯＬに基づいて決定するデータ線Ｘ（ｍ）の階調データの極性は、「＋ − − ＋ − ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ・・・」であり、前記ソース駆動回路１２０が前記極性制御信号ＰＯＬに基づいて決定するデータ線Ｘ（ｍ＋１）の階調データの極性は、「− ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ＋ − − ＋ ・・・」である。その中で、「＋」は正極性を指し、「−」は負極性を指す。データ線Ｘ（ｍ＋２）及びデータ線Ｘ（ｍ＋４）の極性の変化は、データ線Ｘ（ｍ）の極性の変化と同じであり、データ線Ｘ（ｍ＋３）及びデータ線Ｘ（ｍ＋５）の極性の変化は、データ線Ｘ（ｍ＋１）の極性の変化と同じである。従って、図２に示したスキャン線Ｇ（２ｎ−１）〜Ｇ（２ｎ＋６）のパルスに基づいて、前記ソース駆動回路１２０は、データ線Ｘ（ｍ）を通して、「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」である階調データをそれぞれ画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）に順次にライトすると共に、データ線Ｘ（ｍ＋１）を通して、「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」の階調データを、それぞれ画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）に順次にライトする。
【００２１】
図３は、第ｔフレーム期間Ｆ（ｔ）でのデュアルゲート型表示パネルの複数の画素の階調データのライト順序（駆動順序）を示す図である。上述したように、前記ゲート駆動回路１３０のタイミングに従って、前記ソース駆動回路１２０は、データ線Ｘ（ｍ）を通して、極性が「＋ − − ＋ − ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ・・・」である階調データをそれぞれ対応する画素に順次にライトすると共に、データ線Ｘ（ｍ＋１）を通して、極性が「− ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ＋ − − ＋ ・・・」である階調データをそれぞれ対応する画素に順次にライトする。画素行Ｙ（ｎ）〜Ｙ（ｎ＋７）の中の何れの１つの画素行において、各々の画素の極性はそれぞれ「＋ − ＋ − ＋ − ＋ − ・・・」又は「− ＋ − ＋ − ＋ − ＋ ・・・」である。何れの１つの画素列において、各々の画素の極性はそれぞれ「＋ − − ＋ ＋ − − ＋ ・・・」又は「− ＋ ＋ − − ＋ ＋ − ・・・」である。従って、前記ソース駆動回路１２０及び前記ゲート駆動回路１３０の設計を変更しない前提下で、前記デュアルゲート型表示パネルで「１＋２ラインドット反転（１＋２  ｌｉｎｅ  Ｄｏｔ  ｉｎｖｅｒｓｉｏｎ）」なる極性反転技術を実現することができる。
【００２２】
本発明に係るデュアルゲート型画素アレイの設計を非デュアルゲート型画素アレイの輝度明滅（フリッカー）のテスト方法に応用することができる。
【００２３】
図１及び図４を参照すると、第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、前記タイミング制御器１１０から前記ソース駆動回路１２０に出力する極性制御信号ＰＯＬは、「０、１、１、０、１、０、０、１、０、１、１、０、１、０、０、１、・・・」である。前記ソース駆動回路１２０が前記極性制御信号ＰＯＬに基づいて決定するデータ線Ｘ（ｍ）の階調データの極性は、「− ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ＋ − − ＋ ・・・」であり、前記ソース駆動回路１２０が前記極性制御信号ＰＯＬに基づいて決定するデータ線Ｘ（ｍ＋１）の階調データの極性は、「＋ − − ＋ − ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ・・・」である。従って、図４に示したスキャン線Ｇ（２ｎ−１）〜Ｇ（２ｎ＋６）のパルスに基づいて、前記ソース駆動回路１２０は、データ線Ｘ（ｍ）を通して、「負極性、正極性、正極性、負極性、正極性、負極性、負極性、正極性」である階調データをそれぞれ画素Ｐ（２ｍ−１，ｎ）、画素Ｐ（２ｍ，ｎ）、画素Ｐ（２ｍ−１，ｎ＋１）、画素Ｐ（２ｍ，ｎ＋１）、画素Ｐ（２ｍ−１，ｎ＋２）、画素Ｐ（２ｍ，ｎ＋２）、画素Ｐ（２ｍ−１，ｎ＋３）及び画素Ｐ（２ｍ，ｎ＋３）に順次にライトすると共に、データ線Ｘ（ｍ＋１）を通して、「正極性、負極性、負極性、正極性、負極性、正極性、正極性、負極性」の階調データを、それぞれ画素Ｐ（２ｍ＋２，ｎ）、画素Ｐ（２ｍ＋１，ｎ）、画素Ｐ（２ｍ＋２，ｎ＋１）、画素Ｐ（２ｍ＋１，ｎ＋１）、画素Ｐ（２ｍ＋２，ｎ＋２）、画素Ｐ（２ｍ＋１，ｎ＋２）、画素Ｐ（２ｍ＋２，ｎ＋３）及び画素Ｐ（２ｍ＋１，ｎ＋３）に順次にライトする。
【００２４】
図５は、第ｔ＋１フレーム期間Ｆ（ｔ＋１）でのデュアルゲート型表示パネルの複数の画素の階調データのライト順序（駆動順序）を示す図である。上述したように、前記ゲート駆動回路１３０のタイミングに従って、前記ソース駆動回路１２０は、データ線Ｘ（ｍ）を通して、極性が「− ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ＋ − − ＋ ・・・」である階調データをそれぞれ対応する画素に順次にライトすると共に、データ線Ｘ（ｍ＋１）を通して、極性が「＋ − − ＋ − ＋ ＋ − ＋ − − ＋ − ＋ ＋ − ・・・」である階調データをそれぞれ対応する画素に順次にライトする。画素行Ｙ（ｎ）〜Ｙ（ｎ＋７）の中の何れか１つの画素行において、各々の画素の極性はそれぞれ「− ＋ − ＋ − ＋ − ＋ ・・・」又は「＋ − ＋ − ＋ − ＋ − ・・・」である。何れか１つの画素列において、各々の画素の極性はそれぞれ「− ＋ ＋ − − ＋ ＋ − ・・・」又は「＋ − − ＋ ＋ − − ＋ ・・・」である。従って、第ｔ＋１フレーム期間Ｆ（ｔ＋１）において、前記デュアルゲート型表示パネルで「１＋２ラインドット反転」なる極性反転技術をやはり実現することができる。
【００２５】
以上、本発明の好適な実施例について詳細に説明したが、本発明は前記実施例に限定されるものではなく、本発明の範囲内で種々の変形又は修正が可能であり、該変形又は修正も又、本発明の特許請求の範囲内に含まれるものであることは、いうまでもない。
【符号の説明】
【００２６】
１００  平面表示装置
１１０  タイミング制御器
１２０  ソース駆動回路
１３０  ゲート駆動回路
１４０  デュアルゲート型表示パネル
【図１】
2011065153.tif 000003
【図２】
2011065153.tif 000004
【図３】
2011065153.tif 000005
【図４】
2011065153.tif 000006
【図５】
2011065153.tif 000007