(57)【要約】      （修正有）【課題】オン抵抗の低いパワーＭＯＳ等の半導体装置を提供する。【解決手段】ゲート酸化膜を介しゲート電極２２を形成するゲート電極形成工程と、ゲート電極間よりも広い第１の開口部を有する第１のレジストパターンを形成する工程と、第１の開口部において露出している表面に第１の導電型の不純物元素をイオン注入する第１のイオン注入工程と、ゲート電極間よりも狭い第２の開口部３１を有する層間絶縁膜３０を形成する層間絶縁膜形成工程と、第２の開口部よりも広い第３の開口部を有する第２のレジストパターン３２を形成する工程と、第３の開口部３３において露出している表面に第２の導電型の不純物元素をイオン注入する第２のイオン注入工程と、を有し、第２のイオン注入工程において注入される第２の導電型の不純物元素の濃度は、第１のイオン注入工程において注入される第１の導電型の不純物元素の濃度の２倍以上であることを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるソース領域は、第２の導電型の半導体領域が第１の導電型の半導体領域により挟まれた形状のストライプ状に形成されており、ソース電極が前記第２の導電型の半導体領域に物理的に接続されるとともに、電気的には前記第１の導電型の半導体領域にも接続されている構造の半導体装置の製造方法において、
前記半導体基板上に、ゲート酸化膜を介しゲート電極を形成するゲート電極形成工程と、
前記ゲート電極間を含む領域であって、前記ゲート電極間よりも広い第１の開口部を有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、
前記第１の開口部において露出している前記半導体基板の表面に第１の導電型の不純物元素をイオン注入する第１のイオン注入工程と、
前記ゲート電極間において、前記ゲート電極間よりも狭い第２の開口部を有する層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第２の開口部を含む領域であって、前記第２の開口部よりも広い第３の開口部を有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、
前記第３の開口部において露出している前記半導体基板の表面に第２の導電型の不純物元素をイオン注入する第２のイオン注入工程と、
を有し、
前記第２のイオン注入工程において注入される第２の導電型の不純物元素の濃度は、前記第１のイオン注入工程において注入される第１の導電型の不純物元素の濃度の２倍以上であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のイオン注入工程において注入される第２の導電型の不純物元素の注入エネルギーは、前記第１のイオン注入工程において注入される第１の導電型の不純物元素の注入エネルギーよりも高い値であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のイオン注入工程と前記層間絶縁膜形成工程との間に行われ、前記半導体基板の前記ゲート電極間にシリサイド層を形成するシリサイド層形成工程と、
前記第２のイオン注入工程の後に、前記シリサイド層が露出している領域に前記ソース電極を形成するソース電極形成工程と、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
車載用デバイスにおいて用いられるパワーＭＯＳ（Metal  Oxide  Semiconductor）−ＦＥＴ（Field  effect  transistor）としては、ＬＤＭＯＳ（Laterally  Diffused  ＭＯＳ）が用いられている。
【０００３】
ＬＤＭＯＳの構成の一例は、特許文献１に記載されている。具体的には、図１にＬＤＭＯＳのソース部の断面図を示す。ＬＤＭＯＳは、半導体基板１０１の深い側から順に、Ｎ型層１０２、Ｐ型ボディ層１０３を形成し、更に半導体基板１０１の表面にＮ＋層１０４とＰ＋層１０５を形成し、半導体基板１０１の表面に形成された絶縁膜１０６に開口部を形成し、Ｐ＋層１０５と接続されるソース電極１０７が形成されている構造のものである。尚、絶縁膜１０６内には、絶縁膜１０６の一部をゲート絶縁膜とするゲート電極１０８が形成されている。
【０００４】
一方、ＬＤＭＯＳでは、車載用デバイスにおける低損失化を目的として、低オン抵抗化が求められている。このような低オン抵抗化を達成するためには、ＬＤＭＯＳの素子サイズを縮小化する方法が考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６５３８２８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、引用文献１に記載されている構造のＬＤＭＯＳを製造する場合、半導体基板１０１の表面にＮ＋層１０４となる領域とＰ＋層１０５となる領域とを形成する必要がある。図２は、半導体基板１０１の表面に形成されるＮ＋層１０４となる領域とＰ＋層１０５となる領域を示すものである。このようにＮ＋層１０４となる領域とＰ＋層１０５となる領域とを形成する場合、一般的には、半導体基板１０１の表面に、Ｎ＋層１０４となる領域が形成される部分に開口部を有するレジストパターンを形成し、Ｎ＋層１０４を形成するための不純物元素のイオン注入を行う。この後、このレジストパターンを除去し、Ｐ＋層１０５となる領域が形成される部分に開口部を有する別のレジストパターンを形成し、Ｐ＋層１０５を形成するための不純物元素のイオン注入を行う。即ち、基板１０１の表面にＮ＋層１０４となる領域とＰ＋層１０５となる領域とを形成する場合、２回レジストパターンを形成する必要がある。尚、レジストパターンは、基板１０１表面に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成される。このようなレジストパターンを形成する際、形成されるレジストパターンの位置の位置合せ精度により、図３に示すように、Ｎ＋層１０４となる領域とＰ＋層１０５となる領域との間に、Ｎ＋層１０４を形成するための不純物元素とＰ＋層１０５を形成するための不純物元素とが共に注入された無効領域１１０が形成されてしまう。このため、実際の設計では、無効領域１１０を考慮して大きめに設計する必要があり、このような設計によりＬＤＭＯＳが大型化してしまい、オン抵抗を低減させることができなかった。尚、無効領域１１０の幅Ａは、通常、露光装置による精度マージンが２乗平均を用いて見積もられているため、露光装置による位置合せ精度をＢとした場合、Ａ＝Ｂ×２１／２×２として見積もられる。よって、位置合せ精度の高い露光装置を用いることにより対応する方法も考えられるが、位置合せ精度の高い露光装置は極めて高価であり、製造される半導体装置のコストアップにつながるため、望まし方法とはいえない。
【０００７】
よって、本発明は、製造される半導体装置をコストアップさせることなく、無効領域が形成されることのない、オン抵抗の低い半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板上に形成されるソース領域は、第２の導電型の半導体領域が第１の導電型の半導体領域により挟まれた形状のストライプ状に形成されており、ソース電極が前記第２の導電型の半導体領域に物理的に接続されるとともに、電気的に前記第１の導電型の半導体領域にも接続されている構造の半導体装置の製造方法において、前記半導体基板上に、ゲート酸化膜を介しゲート電極を形成するゲート電極形成工程と、前記ゲート電極間を含む領域であって、前記ゲート電極間よりも広い第１の開口部を有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、前記第１の開口部において露出している前記半導体基板の表面に第１の導電型の不純物元素をイオン注入する第１のイオン注入工程と、前記ゲート電極間において、前記ゲート電極間よりも狭い第２の開口部を有する層間絶縁膜を形成する層間絶縁膜形成工程と、前記第２の開口部を含む領域であって、前記第２の開口部よりも広い第３の開口部を有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、前記第３の開口部において露出している前記半導体基板の表面に第２の導電型の不純物元素をイオン注入する第２のイオン注入工程と、を有し、前記第２のイオン注入工程において注入される第２の導電型の不純物元素の濃度は、前記第１のイオン注入工程において注入される第１の導電型の不純物元素の濃度の２倍以上であることを特徴とする。
【０００９】
また、本発明は、前記第２のイオン注入工程において注入される第２の導電型の不純物元素の注入エネルギーは、前記第１のイオン注入工程において注入される第１の導電型の不純物元素の注入エネルギーよりも高い値であることを特徴とする。
【００１０】
また、本発明は、前記第１のイオン注入工程と前記層間絶縁膜形成工程との間に行われ、前記半導体基板の前記ゲート電極間にシリサイド層を形成するシリサイド層形成工程と、前記第２のイオン注入工程の後に、前記シリサイド層が露出している領域に前記ソース電極を形成するソース電極形成工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、製造される半導体装置をコストアップさせることなく、無効領域が形成されることのない半導体装置の製造方法を提供することができる。これにより、製造される半導体装置を小型化させることができ、オン抵抗を低くすることができる。
【図面の簡単な説明】
【００１２】
【図１】ＬＤＭＯＳの構造図
【図２】ＬＤＭＯＳに形成されるＮ＋層とＰ＋層の配置図
【図３】Ｎ＋層とＰ＋層との間に形成される無効領域の説明図
【図４】本実施の形態における半導体装置の製造方法の工程図（１）
【図５】本実施の形態における半導体装置の製造方法の工程図（２）
【図６】本実施の形態における半導体装置の製造方法の工程図（３）
【図７】本実施の形態における半導体装置の製造方法の工程図（４）
【発明を実施するための形態】
【００１３】
本発明を実施するための形態について、以下に説明する。
【００１４】
本実施の形態は、半導体装置の製造方法であり、小型化されたＯＮ抵抗の低いＬＤＭＯＳの製造方法である。
【００１５】
図４から図７に基づき、本実施の形態における半導体装置の製造方法について説明する。
【００１６】
最初に、図４（ａ）に示すように、ＳＯＩ（Silicon  on  Insulator）基板１０を準備する。ＳＯＩ基板１０は、支持基板１１上に、酸化シリコンからなるＢＯＸ層１２が形成され、更に、その上に、Ｎ＋型埋め込み層１３、Ｎ−型活性層１４が形成されている。尚、本実施の形態の説明の都合上、ＳＯＩ基板１０を用いた場合について説明するが、ＳＯＩ基板以外の通常のシリコン基板等の半導体基板を用いた場合においても、本実施の形態を実施することは可能である。
【００１７】
次に、図４（ｂ）に示すように、ＳＯＩ基板１０の表面、即ち、Ｎ−型活性層１４の表面の一部に、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）１５構造の素子分離領域を形成する。ＬＯＣＯＳ１５は、Ｎ−型活性層１４の表面の一部を熱酸化することにより形成する。尚、素子分離領域は、上述したＬＯＣＯＳ１５構造以外にも、ＳＴＩ（Shallow  Trench  Isolation）構造により形成してもよい。
【００１８】
次に、図４（ｃ）に示すように、ＳＯＩ基板１０の表面、即ち、Ｎ−型活性層１４のＬＯＣＯＳ１５が形成されていない領域に犠牲酸化膜１６を形成し、不純物元素のイオン注入及び熱処理を行うことにより、Ｎ型ドリフト層１７、Ｐ型ボディ層１８、ＬＶＰＷ（Low  Voltage  P-Well）領域１９、ＬＶＮＷ（Low  Voltage  N-Well）領域２０を形成する。
【００１９】
次に、図４（ｄ）に示すように、犠牲酸化膜１６を除去し、ゲート酸化膜２１及びゲートポリサイドからなるゲート電極２２を形成する。具体的には、犠牲酸化膜１６を除去した後に、ゲート酸化膜となる酸化膜を形成し、さらに、ポリシリコンの成膜及びＷＳｉのスパッタリング成膜を行う。この後、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート酸化膜２１及びポリシリコンとＷＳｉからなるゲート電極２２が形成される領域に開口部を有するレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等によるドライエッチングを行うことにより、ゲート酸化膜２１及びゲート電極２２を形成する。尚、ドライエッチングを行った後に、レジストパターンは除去される。
【００２０】
次に、図５（ｅ）に示すように、サイドウォール２３を形成する。具体的には、サイドウォール形成前に、不純物元素のイオン注入（ＬＤＤ注入）を行うことにより、ＬＤＤ（Lightly  Doped  Drain）構造を形成する（図中のＬＤＤ拡散層は省略されている。）。そして、ゲート電極２２の側面に酸化シリコン等の絶縁膜からなるサイドウォール２３を形成する。
【００２１】
次に、図５（ｆ）に示すように、Ｎ型の不純物元素のイオン注入するためのレジストパターン（第１のレジストパターン）２４を形成する。具体的には、ＳＯＩ基板１０上のゲート電極２２の形成されている面に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、後にＮ型の不純物元素をイオン注入するための開口部（第１の開口部）２５を有するレジストパターン２４を形成する。尚、レジストパターン２４の開口部２５は、サイドウォール２３の形成されているゲート電極２２間よりも広い領域であって、サイドウォール２３の形成されているゲート電極２２間を含む領域に形成される。よって、レジストパターン２４の開口部２５には、ゲート電極２２とサイドウォール２３の一部が露出している。
【００２２】
次に、図５（ｇ）に示すように、イオン注入を行いＮ＋型ソース領域２６及びＮ＋型ドレイン領域２７を形成する。具体的には、不純物元素としてＡｓを２×１０１５ｃｍ−２、７０ＫｅＶでイオン注入する。これにより、Ｎ＋型ソース領域２６及びＮ＋型ドレイン領域２７を形成する。尚、実際にイオン注入される領域は、レジストパターン２４の開口部２５よりも狭く、ゲート電極２２とサイドウォール２３の形成されている領域間の領域である。よって、レジストパターン２４が形成される位置の位置合せ精度が多少ずれたとしても、形成されるＮ＋型ソース領域２６の位置に影響を与えることはない。また、Ｎ＋型ドレイン領域２７についても同様であり、図に示すように、ＬＯＣＯＳ１５の外側の領域に形成されるため、レジストパターン２４が形成される位置の位置合せ精度が多少ずれたとしても、形成されるＮ＋型ドレイン領域２７の位置に影響を与えることはない。
【００２３】
次に、図５（ｈ）に示すように、Ｎ＋型ソース領域２６及びＮ＋型ドレイン領域２７上にシリサイド層２８及び２９を形成する。シリサイド層２８及び２９を形成するシリサイド材料としては、ＴｉＳｉ、ＣｏＳｉ等のＷＳｉ以外の材料が好ましい。これらのシリサイド材料は、これらのシリサイド材料を介して、イオン注入を行うことが可能であるからである。
【００２４】
次に、図６（ｉ）に示すように、層間絶縁膜３０を形成する。層間絶縁膜３０は、ＳＯＩ基板１０上のゲート電極２２の形成されている面に成膜する。具体的には、層間絶縁膜３０は、ＣＶＤ（Chemical  Vapor  Deposition）により酸化シリコン等の絶縁膜をゲート電極２２の高さよりも十分厚く成膜し、この後、酸化膜ＣＭＰ（Chemical  Mechanical  Polishing）により平坦化を行うことにより形成する。
【００２５】
次に、図６（ｊ）に示すように、層間絶縁膜３０に開口部（第２の開口部）３１を形成する。具体的には、層間絶縁膜３０上に開口部３１の形成される領域に開口領域を有する不図示のマスクを形成し、ＲＩＥ等のドライエッチングにより、マスクの開口領域における層間絶縁膜３０を除去する。ＲＩＥ等による層間絶縁膜３０のドライエッチングは、シリサイド層２８及び２９の表面が露出するまで行う。これにより層間絶縁膜３０に開口部３１を形成する。
【００２６】
次に、図６（ｋ）に示すように、Ｐ型の不純物元素のイオン注入するためのレジストパターン（第２のレジストパターン）３２を形成する。具体的には、ＳＯＩ基板１０上の層間絶縁膜３０の形成されている面に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、後の工程においてＰ型の不純物元素をイオン注入するための開口部（第３の開口部）３３を有するレジストパターン３２を形成する。尚、レジストパターン（第２のレジストパターン）３２に形成される開口部（第３の開口部）３３は、層間絶縁膜３０に形成される開口部（第２の開口部）３１よりも広い領域であって、開口部（第２の開口部）３１を含む領域に形成される。このため、開口部（第３の開口部）３３において、層間絶縁膜３０の一部が露出している。
【００２７】
次に、図６（ｌ）に示すように、イオン注入を行いＰ＋型バックゲート領域３４を形成する。具体的には、不純物としてＢＦ２を１×１０１６ｃｍ−２、１００ＫｅＶでイオン注入する。これにより、Ｐ＋型バックゲート領域３４を形成する。尚、実際にイオン注入される領域は、レジストパターン３２の開口部３３よりも狭い、層間絶縁膜３０の開口部３１である。よって、レジストパターン３２が形成される位置の位置合せ精度が多少ずれたとしても、Ｐ＋型バックゲート領域３４の形成される位置に影響を与えることはない。また、Ｐ＋型バックゲート領域３４は、Ｎ＋型ソース領域２６が形成されている領域の一部に形成されるものであるため、Ｎ＋型ソース領域２６を形成するために注入された不純物濃度の２倍以上の不純物元素をイオン注入することが好ましい。少なくとも２倍以上であれば、イオン注入された領域は、Ｐ＋型の領域とすることができるものと考えられるからである。また、より好ましくは５倍以上の不純物元素をイオン注入することが好ましい。５倍以上であれば、ほぼ確実にＰ＋型の領域とすることができるものと考えられるからである。また、Ｐ＋型バックゲート領域３４は、Ｎ＋型ソース領域２６よりも深い位置に形成されることが好ましいため、Ｐ＋型バックゲート領域３４を形成するためのイオン注入のエネルギーは、Ｎ＋型ソース領域２６を形成するためのイオン注入のエネルギーよりも高い値であることが好ましい。尚、Ｎ＋型ソース領域２６とＰ＋型バックゲート領域３４とによりソース領域３５が形成される。これによりソース領域３５は、Ｐ＋型バックゲート領域３４がＮ＋型ソース領域２６により挟まれたストライプ状に形成される。
【００２８】
次に、図７（ｍ）に示すように、Ｗ（タングステン）プラグコンタクト層３６及び３７を形成する。具体的には、レジストパターン３２を除去した後、ＳＯＩ基板１０上の層間絶縁膜３０の形成されている面に、ＣＶＤにより開口部３１が完全に埋め込まれるまでＷ膜を成膜し、この後、ＣＭＰ（Chemical  Mechanical  Polishing）により層間絶縁膜３０の表面に形成されているＷ膜を除去する。これにより、層間絶縁膜３０の開口部３１に、埋め込みＷ層となるＷプラグコンタクト層３６及び３７を形成する。このようにして、シリサイド層２８を介しソース領域３５におけるＰ＋型バックゲート領域３４と物理的に接続され、電気的にはＮ＋型ソース領域２６とも接続されているＷプラグコンタクト層３６と、シリサイド層２９を介しＮ＋型ドレイン領域２７と接続されるＷプラグコンタクト層３７とが形成される。
【００２９】
次に、図７（ｎ）に示すように、Ｗプラグコンタクト層３６と接続されるソース電極３８及びＷプラグコンタクト層３７と接続されるドレイン電極３９を形成する。ソース電極３８及びドレイン電極３９は、例えば、アルミニウム（Ａｌ）により形成されるものであり、Ａｌの成膜工程とフォトレジストと露光装置を用いたフォトリソグラフィ工程とエッチング等の工程とを組み合わせた工程により形成することができる。
【００３０】
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
【００３１】
本実施の形態における半導体装置では、レジストパターンの形成を２回行うことにより、Ｎ＋型ソース領域２６及びＰ＋型バックゲート領域３４を形成するものであるが、図５（ｇ）、図６（ｌ）に示されるように、Ｎ＋型ソース領域２６及びＰ＋型バックゲート領域３４の形成される領域は、形成されたレジストパターンにより画定されるものではない。即ち、Ｎ＋型ソース領域２６については、ＬＯＣＯＳ１５、ゲート電極２２及びサイドウォール２３の形成されていない領域に自己整合的に形成され、Ｐ＋型バックゲート領域３４については、層間絶縁膜３０の形成されていない開口部３１に自己整合的に形成される。
【００３２】
よって、本実施の形態では、形成されるレジストパターンの位置の位置合せ精度に依存することなく、所望の領域に正確にＮ＋型ソース領域２６及びＰ＋型バックゲート領域３４を形成することができ無効領域が形成されない。従って、従来技術に記載されているような無効領域を考慮した半導体装置の設計をする必要がなく、オン抵抗の低い半導体装置を製造することが可能である。
【００３３】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【符号の説明】
【００３４】
１０    ＳＯＩ基板
１１    支持基板
１２    ＢＯＸ層
１３    Ｎ＋型埋め込み層
１４    Ｎ−型活性層
１５    ＬＯＣＯＳ
１６    犠牲酸化膜
１７    Ｎ型ドリフト層
１８    Ｐ型ボディ層
１９    ＬＶＰＷ領域
２０    ＬＶＮＷ領域
２１    ゲート酸化膜
２２    ゲート電極
２３    サイドウォール
２４    レジストパターン（第１のレジストパターン）
２５    開口部（第１の開口部）
２６    Ｎ＋型ソース領域
２７    Ｎ＋型ドレイン領域
２８    シリサイド層
２９    シリサイド層
３０    層間絶縁膜
３１    開口部（第２の開口部）
３２    レジストパターン（第２のレジストパターン）
３３    開口部（第３の開口部）
３４    Ｐ＋型バックゲート領域
３５    ソース領域
３６    Ｗプラグコンタクト層
３７    Ｗプラグコンタクト層
３８    ソース電極
３９    ドレイン電極
【図１】
2011181582.tif 000003
【図２】
2011181582.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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