(57)【要約】【課題】  メモリセルの書き換え動作を高速に行うことができる不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性メモリセルの複数をマトリクス状に配列してなる第１サブバンク及び第２サブバンクを備えてなるメモリセルアレイと、第１サブバンク及び第２サブバンクに共通して設けられた行デコーダと、第１サブバンク及び第２サブバンクに各別に設けられた第１列デコーダ及び第２列デコーダと、第１サブバンクに対する書き込み動作及び第２サブバンクに対する書き込みベリファイ動作のための読み出し動作を行う第１動作サイクルと、第１サブバンクに対する書き込みベリファイ動作のための読み出し動作及び第２サブバンクに対する書き込み動作を行う第２動作サイクルと、を交互に実行する制御回路を備える。【選択図】        図４
2011065745.tif 000002
【特許請求の範囲】
【請求項１】
電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、
前記第１サブバンク及び前記第２サブバンクに共通して設けられ、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、
前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、
前記制御回路が、前記第１サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第２サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第１動作サイクルと、
前記第１サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記書き込み動作または前記消去動作を行う第２動作サイクルと、を交互に実行し、
前記第１動作サイクルと前記第２動作サイクルが、対象動作の種類に拘わらず同じ長さであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路が、前記第１動作サイクルにおいて、前記第１サブバンクに対する前記再書き込み動作または前記再消去動作、及び、前記第２サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作を行い、
前記第２動作サイクルにおいて、前記第１サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記再書き込み動作または前記再消去動作を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路が、前記第１サブバンク及び前記第２サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイが、前記第１サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第２サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路が、１つの書き込み命令により、所定数のメモリセルからなる単位メモリセル群に対する前記書き込み動作及び前記書き込みベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記書き込み動作において、前記書き込み命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第１サブバンク及び前記第２サブバンクに自動的に振り分けて設定し、
前記第１動作サイクル或いは前記第２動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路が、１つの消去命令により、所定数のメモリセルからなる単位メモリセル群に対する前記消去動作及び前記消去ベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記消去動作において、前記消去命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第１サブバンク及び前記第２サブバンクに自動的に振り分けて設定し、
前記第１動作サイクル或いは前記第２動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、
前記第１サブバンク及び前記第２サブバンクに共通して設けられ、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、
前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、
前記第１サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第２サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第１動作工程と、
前記第１サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記書き込み動作または前記消去動作を行う第２動作工程と、を交互に実行し、
前記第１動作工程と前記第２動作工程が、対象動作の種類に拘わらず同じ長さであることを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項８】
前記制御回路が、前記第１サブバンク及び前記第２サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置の制御方法。
【請求項９】
前記メモリセルアレイが、前記第１サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第２サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（不揮発性メモリ）は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられている。尚、上述したコンピュータ等で用いられるアプリケーションソフトウェアは、バグ修正やアップグレードが可能であることが望ましいことから、データの書き換えが可能な不揮発性メモリが利用されている。不揮発性メモリには、例えば、フラッシュメモリや、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０００３】
フラッシュメモリ及びＲＲＡＭ夫々の構成及び動作について説明する。
先ず、フラッシュメモリについて説明する。フラッシュメモリとしては、例えば、ＥＴＯＸ（米国インテル社登録商標）型フラッシュメモリがある。
【０００４】
ここで、図８は、ＥＴＯＸ型フラッシュメモリのメモリセルアレイＡＴの概略構成例を示しており、メモリセルアレイＡＴは、複数のメモリセル（ＥＴＯＸセル）を備えて構成されている。図８に示すメモリセルアレイＡＴは、ｍ×ｎ個のＥＴＯＸセルＭＴがマトリクス状に配置され、同一行のメモリセルＭＴのゲート端子が同一のワード線ＷＬｉ（ｉ＝１〜ｍ、例えば、ｍ＝２０４８）に、同一列のメモリセルＭＴのドレイン端子が同一のビット線ＢＬｊ（ｊ＝１〜ｎ、例えば、ｎ＝５１２）に、全てのメモリセルＭＴのソース端子が共通のソース線ＳＬに、夫々接続されている。ＥＴＯＸ型フラッシュメモリは、更に、メモリセルアレイＡＴの周辺回路として、行アドレス信号に基づいてワード線ＷＬｉ（ｉ＝１〜ｍ）に電圧を印加する行デコーダと、列アドレス信号に基づいてビット線ＢＬｊ（ｊ＝１〜ｎ）に電圧を印加する列デコーダと、消去信号に基づいてソース線ＳＬに高電圧Ｖｐｐ（例えば１２Ｖ）を印加する消去回路を備えている。
【０００５】
図９は、ＥＴＯＸ型フラッシュメモリを構成するメモリセルであるＥＴＯＸセルの構成を示している。ＥＴＯＸセルは、図９に示すように、半導体基板１０１内に形成された半導体基板１０１とは異なる極性のソース１０３及びドレイン１０２、半導体基板１０１上に形成されたゲート絶縁膜１０４、ゲート絶縁膜１０４の上部領域であって、ソース・ドレイン間領域に対応する領域に形成されたフローティングゲート１０５、層間絶縁膜１０６、及び、コントロールゲート１０７で構成されている。
【０００６】
以下、ＥＴＯＸセルの書き込み動作、読み出し動作、及び、消去動作の夫々について簡単に説明する。尚、フラッシュメモリでは、ここでは、メモリセルの閾値電圧が高い状態を書き込み状態“０”とし、メモリセルの閾値電圧が低い状態を消去状態“１”としている。
【０００７】
先ず、ＥＴＯＸセルＭＴの書き込み動作について説明する。ＥＴＯＸセルＭＴの書き込み動作は、書き込み対象のメモリセルＭＴである書き込み対象セルＭＴに対し、ソース１０３に低電圧のソース電圧Ｖｓ（例えば０Ｖ）を、ドレイン１０２にソース電圧Ｖｓより高いドレイン電圧Ｖｄ（例えば６Ｖ）を、コントロールゲート１０７に高電圧のゲート電圧Ｖｇ（例えば１２Ｖ）を夫々印加して行なう。このとき、半導体基板１０１のソース・ドレイン間領域にホットエレクトロンが発生し、フローティングゲートに注入され、ＥＴＯＸセルの閾値電圧が上昇する。
【０００８】
尚、ＥＴＯＸセル等のメモリセルは、製造プロセスのばらつきから、書き込み特性にばらつきが生じるため、書き込み動作後、書き込み対象セルＭＴの閾値電圧が所定の書き込み判定用閾値電圧Ｖｔｈｐ（例えば５．３Ｖ）以上となっているか否かを判定する書き込みベリファイ動作を行う。書き込みベリファイ動作では、書き込み対象セルＭＴと閾値電圧が書き込み判定用閾値電圧であるリファレンスセルに、所定の書き込みベリファイ電圧条件で電圧を印加し、書き込み対象セルＭＴの閾値電圧がリファレンスセルの閾値電圧以上であると判定された場合に、書き込み動作が正常に終了したと判定する。書き込み動作が正常に終了したと判定されなかった場合には、再書き込み動作と再書き込み動作後に書き込みベリファイ動作を行う。尚、再書き込み後に書き込み動作が正常に終了したと判定された書き込み対象セルＭＴについては、閾値電圧を過剰書き込み判定用閾値電圧と比較して、書き込み過剰状態となっていないか否かを確認する。
【０００９】
続いて、ＥＴＯＸセルＭＴの読み出し動作について説明する。ＥＴＯＸセルＭＴの読み出し動作は、読み出し対象のメモリセルＭＴである読み出し対象セルＭＴに対し、ソース１０３に低電圧のソース電圧Ｖｓ（例えば０Ｖ）を、ドレイン１０２にソース電圧Ｖｓより少し高いドレイン電圧Ｖｄ（例えば１Ｖ）を、コントロールゲート１０７にドレイン電圧Ｖｄより高いゲート電圧Ｖｇ（例えば５Ｖ）を夫々印加し、読み出し対象セルＭＴのソース・ドレイン間に流れる電流の過多によって読み出し対象セルＭＴの状態が書き込み状態であるか消去状態であるかを判定する。具体的には、読み出し対象セルＭＴのソース・ドレイン間に流れる電流の電流値が、所定の判定電流値より小さい場合は書き込み状態“０”であると判定し、判定電流値より大きい場合は消去状態“１”であると判定する。
【００１０】
引き続き、ＥＴＯＸセルＭＴの消去動作について説明する。ＥＴＯＸセルＭＴの消去動作は、消去対象のメモリセルＭＴである消去対象セルＭＴに対し、ソース１０３に高電圧のソース電圧Ｖｓ（例えば１２Ｖ）を、コントロールゲート１０７に低電圧のゲート電圧Ｖｇ（例えば０Ｖ）を印加し、ドレイン１０２をフローティング状態にして行う。このとき、消去対象セルＭＴのトンネル酸化膜１０４を介してフローティングゲート・ソース間にファウラーノルドハイム電流が流れ、フローティングゲート１０５から電子が抜き取られて消去対象セルＭＴの閾値電圧が低下する。
【００１１】
消去動作後、消去対象セルＭＴの閾値電圧が所定の消去判定用閾値電圧Ｖｔｈｅ（例えば３．１Ｖ）以下となっているか否かを判定する消去ベリファイ動作を行う。消去ベリファイ動作では、消去対象セルＭＴと閾値電圧が消去判定用閾値電圧であるリファレンスセルに、所定の消去ベリファイ電圧条件で電圧を印加し、消去対象セルＭＴの閾値電圧がリファレンスセルの閾値電圧以下であると判定された場合に、消去動作が正常に終了したと判定する。消去動作が正常に終了したと判定されなかった場合には、再消去動作と再消去動作後に消去ベリファイ動作を行う。
【００１２】
ところで、消去動作の消去速度は、一般的に０．６〜１秒であり、書き込み動作の書き込み速度等に比べて遅い。このため、実際のデバイスでは、複数、例えば、６４ｋバイトのメモリセルからなるブロック単位で行われる。
【００１３】
次に、ＲＲＡＭについて説明する。ＲＲＡＭは、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリである。
【００１４】
ここで、図１０は、ＲＲＡＭのメモリセルアレイＡＲの概略構成例を示しており、メモリセルアレイＡＲは、メモリセルＭＲを複数備えて構成されている。メモリセルＭＲは、１つのトランジスタＴと１つの可変抵抗素子Ｒを備えて構成され、トランジスタＴのドレイン端子に可変抵抗素子Ｒの一端が接続されている。図１０に示すメモリセルアレイＡＲは、ｍ×ｎ個のメモリセルＭＲがマトリクス状に配置され、同一行のトランジスタＴのゲート端子が同一のワード線ＷＬｉ（ｉ＝１〜ｍ）に、同一列の可変抵抗素子Ｒの他端が同一のビット線ＢＬｊ（ｊ＝１〜ｎ）に、全てのメモリセルＭＲのソース端子が共通のソース線ＳＬに、夫々接続されている。ＲＲＡＭは、更に、メモリセルアレイＡＲの周辺回路として、行アドレス信号に基づいてワード線ＷＬｉ（ｉ＝１〜ｍ）に電圧を印加する行デコーダと、列アドレス信号に基づいてビット線ＢＬｊ（ｊ＝１〜ｎ）に電圧を印加する列デコーダと、消去信号に基づいてソース線ＳＬに電圧を印加する消去回路を備えている。
【００１５】
図１１は、可変抵抗素子Ｒの概略構成例を示している。図１１に示すように、可変抵抗素子Ｒの構造は極めて単純であり、下部電極２１１と可変抵抗体２１２と上部電極２１３とがこの順に積層された構造となっている。可変抵抗素子Ｒは、上部電極２１３と下部電極２１１との間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」という）により抵抗状態を変化させることにより、データを記憶できる。尚、ここでは、可変抵抗素子Ｒが低抵抗状態にある場合を書き込み状態、高抵抗状態にある場合を消去状態として説明する。
【００１６】
図１２は、図１０におけるメモリセルアレイＡＲを構成する一メモリセルＭＲの断面模式図である。メモリセルＭＲは、上述したように、トランジスタＴと可変抵抗素子Ｒとで一つのメモリセルを形成している。
【００１７】
トランジスタＴは、半導体基板２０１上に積層されたゲート絶縁膜２０３とゲート電極２０４、半導体基板２０１内に形成されたドレイン拡散領域２０５とソース拡散領域２０６から構成されており、トランジスタＴ間には、各トランジスタＴを電気的に分離するための素子分離領域２０２が形成されている。図１２では、半導体基板１０１及びトランジスタＴ上に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる第１層間絶縁膜２０７が形成されている。
【００１８】
可変抵抗素子Ｒは、図１２では、第１層間絶縁膜２０７上に形成されており、図１１と同様に、膜厚１００ｎｍのＴｉＮ膜２１１ｂと膜厚５０ｎｍのＴｉ膜２１１ａで構成された下部電極２１１、膜厚５〜５０ｎｍの酸化コバルトで構成された可変抵抗体２１２、膜厚１００ｎｍのＴａ膜で構成された上部電極２１３がこの順に積層されて構成されている。また、下部電極２１１が、導電性金属で形成されたコンタクト電極２０８を介してトランジスタＴのドレイン拡散領域２０５と電気的に接続している。尚、可変抵抗体２１２は、酸化コバルトではなく、酸化ニッケルや酸化タンタルで構成しても良いし、酸化亜鉛、酸化ニオブ等の繊維金属元素の酸化物で構成しても良い。また、下部電極２１１及び上部電極２１３は、窒化チタンやＰｔ、Ｉｒ、Ｏｓ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｌ、Ｗ等の材料で構成されていても良い。図１２では、第１層間絶縁膜２０７及び可変抵抗素子Ｒ上に、膜厚５０〜６０ｎｍの第２層間絶縁膜２０９が形成されている。
【００１９】
更に、図１２では、トランジスタＴのゲート電極２０４がワード線ＷＬｉを構成している。また、ソース線ＳＬを構成するソース線配線２１５が、第２層間絶縁膜２０９上にＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉを用いて形成され、コンタクト電極２１４を介してトランジスタＴのソース拡散領域２０６と電気的に接続している。また、ビット線ＢＬｉを構成するビット線配線２１７が、第２層間絶縁膜２０９上に形成され、コンタクト電極２１６を介して可変抵抗素子Ｒの上部電極２１３と電気的に接続している。更に、ソース配線２１５、ビット線配線２１７及び第２層間絶縁膜２０９上に第３層間絶縁膜２１８が、第３層間絶縁膜２１８上に第４層間絶縁膜２１９が、第４層間絶縁膜２１９上にＳｉＮ膜で構成された表面保護膜２２０が形成されている。
【００２０】
図１２に示すように、トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線ＷＬｉの電圧変化によって選択されたメモリセルＭＲのトランジスタＴがオン状態となり、更に、ビット線ＢＬｉの電圧変化によって選択されたメモリセルＭＲの可変抵抗素子Ｒのみに選択的に書き込み、または、消去を行うことができる構成となっている。
【００２１】
以下、可変抵抗素子の書き込み動作、読み出し動作、及び、消去動作の夫々について説明する。尚、ここでは、可変抵抗素子Ｒの構造や材料を特性が非対称になるように構成し、書き込み動作と消去動作で極性の異なる電圧パルスを印加する場合について説明する。
【００２２】
先ず、メモリセルＭＲを構成する可変抵抗素子Ｒの書き込み動作について説明する。可変抵抗素子Ｒの書き込み動作では、書き込み対象のメモリセルＭＲである書き込み対象セルＭＲに接続するワード線ＷＬｉ（ｉ＝１〜ｍ）に所定の書き込み行電圧、例えば、２Ｖを、書き込み対象セルＭＲに接続するワード線ＷＬｉ以外のワード線ＷＬｉに０Ｖを夫々印加する。また、書き込み対象セルＭＲに接続するビット線ＢＬｊ（ｊ＝１〜ｎ）に所定の書き込み列電圧、例えば、２Ｖを、書き込み対象セルＭＲに接続するビット線ＢＬｊ以外のビット線ＢＬｊに０Ｖを夫々印加する。更に、ソース線ＳＬに０Ｖを印加する。尚、書き込み対象セルＭＲに接続するワード線ＷＬｉに印加する書き込み行電圧は、可変抵抗素子Ｒが低抵抗状態となるように、可変抵抗素子Ｒの両端間電圧差が可変抵抗素子Ｒの抵抗値を変化させる値（スイッチング動作の閾値電圧値）より大きくなるように設定する。
【００２３】
これにより、書き込み対象セルＭＲの可変抵抗素子Ｒに正極性の電圧が印加され、抵抗値が減少して低抵抗状態となる。尚、書き込み対象セルＭＲ以外のメモリセルＭＲである非書き込み対象セルＭＲには、電圧が印加されず、書き込みは行われない。
【００２４】
尚、ＲＲＡＭのメモリセルＭＲは、ＥＴＯＸセルと同様に、製造プロセスのばらつきから書き込み特性にばらつきが生じるため、書き込み動作後、書き込みベリファイ動作を行う。
【００２５】
続いて、メモリセルＭＲを構成する可変抵抗素子Ｒの読み出し動作について説明する。可変抵抗素子Ｒの読み出し動作では、読み出し対象のメモリセルＭＲである読み出し対象セルＭＲに接続するワード線ＷＬｉ（ｉ＝１〜ｍ）に所定の読み出し行電圧、例えば、２Ｖを、読み出し対象セルＭＲに接続するワード線ＷＬｉ以外のワード線ＷＬｉに０Ｖを夫々印加する。また、読み出し対象セルＭＲに接続するビット線ＢＬｊ（ｊ＝１〜ｎ）に所定の読み出し列電圧、例えば、０．７Ｖを、読み出し対象セルＭＲに接続するビット線ＢＬｊ以外のビット線ＢＬｊに０Ｖを夫々印加する。更に、ソース線ＳＬに０Ｖを印加する。尚、読み出し対象セルＭＲに接続するワード線ＷＬｉに印加する読み出し列電圧は、可変抵抗素子Ｒの抵抗値が変化しないように、可変抵抗素子Ｒの両端間電圧差がスイッチング動作の閾値電圧値より小さくなるように設定する。
【００２６】
読み出し対象セルＭＲの可変抵抗素子Ｒが低抵抗状態の場合は、メモリセルＭＲを流れる電流の電流値が大きくなり、可変抵抗素子Ｒが高抵抗状態の場合は、メモリセルＭＲを流れる電流の電流値が小さくなることから、メモリセルＭＲを流れる電流の電流値を検出することにより、メモリセルの状態を検出することができる。
【００２７】
引き続き、メモリセルＭＲの消去動作について説明する。可変抵抗素子Ｒの消去動作では、例えば、消去対象のメモリセルＭＲである消去対象セルＭＲに接続するワード線ＷＬｉ（ｉ＝１〜ｍ）に所定の消去行電圧、例えば、２Ｖを、消去対象セルＭＲに接続するワード線ＷＬｉ以外のワード線ＷＬｉに０Ｖを夫々印加する。また、消去対象セルＭＲに接続するビット線ＢＬｊ（ｊ＝１〜ｎ）に０Ｖを、消去対象セルＭＲに接続するビット線ＢＬｊ以外のビット線ＢＬｊに２Ｖを夫々印加する。更に、ソース線ＳＬに所定のソース電圧、例えば、２Ｖを印加する。
【００２８】
これにより、消去対象セルＭＲの可変抵抗素子Ｒに負極性の電圧が印加され、抵抗値が増加して高抵抗状態となる。尚、消去対象セルＭＲ以外のメモリセルＭＲである非消去対象セルＭＲには、可変抵抗素子Ｒに電圧が印加されず、消去は行われない。尚、消去対象セルＭＲに接続するワード線ＷＬｉに印加する消去行電圧は、消去対象セルＭＲを構成するトランジスタＴがＯＮ状態となる電圧に、ソース線ＳＬに印加するソース電圧は、消去対象セルＭＲを構成する可変抵抗素子Ｒの両端間電圧差がスイッチング動作の閾値電圧値より大きくなるように、夫々設定する。
【００２９】
尚、ＲＲＡＭの書き込み動作及び消去動作について、極性の異なる電圧パルスを印加する場合について説明したが、ＲＲＡＭのメモリセルＭＲを構成する可変抵抗素子Ｒの抵抗値を変化させる他の方法として、例えば、書き込み動作と消去動作でパルス幅の異なる電圧パルスを印加する方法がある。
【００３０】
更に、ＲＲＡＭのメモリセルＭＲを構成する可変抵抗素子Ｒの抵抗値を変化させる他の方法としては、行デコーダ、列デコーダ、負荷抵抗特性可変回路、及び、これらの回路間を接続する信号配線の寄生抵抗等の合成回路で規定される負荷回路の負荷抵抗特性を、書き込み動作時と消去動作時で切り替えることにより、メモリセルＭＲを構成する可変抵抗素子Ｒの値を変化させる不揮発性半導体記憶装置がある（例えば、特許文献２参照）。
【００３１】
特許文献２に記載の不揮発性半導体記憶装置では、電圧発生回路と行デコーダの間に負荷抵抗特性可変回路を設け、選択メモリセルに電気的に直列に接続する負荷回路の負荷抵抗特性を書き込み動作時と消去動作時で切り替えている。尚、詳細な原理・動作については、特許文献２に記載されている。
【００３２】
ところで、ＲＲＡＭの書き込み速度及び消去速度は、可変抵抗素子Ｒに１．５Ｖ〜３Ｖの電圧を印加した場合、数十ｎ秒であり、フラッシュメモリと比べて高速である。このため、ＲＲＡＭの消去動作は、フラッシュメモリとは異なり、ブロック単位で行う必要がなく、ビット単位で行える。これにより、例えば、特許文献２に記載のＲＲＡＭのように、書き込み動作と消去動作を同時に行えるＲＲＡＭでは、書き込み動作、読み出し動作及び消去動作を同一サイクル中に行うことが可能になる。
【００３３】
【特許文献１】特表２００２−５３７６２７号公報
【特許文献２】特開２００７−１８８６０３号公報
【非特許文献１】H.Pagniaほか、“Bistable Switching in Electroformed Metal-Insulator-Metal Devices”,Phys.Stat.Sol.(a),vol.108,pp.11-65,1988年
【特許文献２】特開平９−９７２１８号公報
【特許文献３】特開２００１−６７２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
近年、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、上述したフラッシュメモリやＲＲＡＭ等の不揮発性メモリにおいて、データの書き換え動作を高速化することが課題となっている。
【００３５】
尚、フラッシュメモリには、複数の書き込み命令による書き込み動作を連続して行うバースト機能を備えるものがあるが、バースト機能を備えるフラッシュメモリでは、バースト機能で扱う書き込み命令数に比例して書き込み動作全体にかかる時間が増大することになる。そうすると、上述したように、近年、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、バースト機能で扱う書き込み命令数が増大化する傾向にあり、今後、書き換え動作全体における時間の増大がより顕著になると考えられる。このことから、特に、バースト機能を備えるフラッシュメモリでは、書き換え動作にかかる時間の短縮化が望まれている。
【００３６】
これに対し、ＲＲＡＭでは、フラッシュメモリと比較して書き換え動作にかかる時間は短い。しかしながら、フラッシュメモリの場合と同様に、特に、バースト機能を備える構成の場合には、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、今後、書き換え動作全体における時間が増大することが予想される。このため、バースト機能を備えるＲＲＡＭにおいても、フラッシュメモリの場合と同様に、書き換え動作にかかる時間の短縮化が望まれている。
【００３７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルの書き換え動作を高速に行うことができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００３８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、前記第１サブバンク及び前記第２サブバンクに共通して設けられ、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、前記制御回路が、前記第１サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第２サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第１動作サイクルと、前記第１サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記書き込み動作または前記消去動作を行う第２動作サイクルと、を交互に実行し、前記第１動作サイクルと前記第２動作サイクルが、対象動作の種類に拘わらず同じ長さであることを第１の特徴とする。
【００３９】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、前記第１動作サイクルにおいて、前記第１サブバンクに対する前記再書き込み動作または前記再消去動作、及び、前記第２サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作を行い、前記第２動作サイクルにおいて、前記第１サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記再書き込み動作または前記再消去動作を行うことを第２の特徴とする。
【００４０】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、前記第１サブバンク及び前記第２サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを第３の特徴とする。
【００４１】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイが、前記第１サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第２サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを第４の特徴とする。
【００４２】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、１つの書き込み命令により、所定数のメモリセルからなる単位メモリセル群に対する前記書き込み動作及び前記書き込みベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記書き込み動作において、前記書き込み命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第１サブバンク及び前記第２サブバンクに自動的に振り分けて設定し、前記第１動作サイクル或いは前記第２動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを第５の特徴とする。
【００４３】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、１つの消去命令により、所定数のメモリセルからなる単位メモリセル群に対する前記消去動作及び前記消去ベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記消去動作において、前記消去命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第１サブバンク及び前記第２サブバンクに自動的に振り分けて設定し、前記第１動作サイクル或いは前記第２動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを第６の特徴とする。
【００４４】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、所定の前記サブバンク対の前記第１動作サイクルと前記第２動作サイクルの間の中間サイクルに、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第１動作サイクルと他方の前記サブバンクに対する前記第２動作サイクルの少なくとも何れか一方を実行し、並行して、前記中間サイクルに、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再消去動作と他方の前記サブバンクに対する前記再消去動作に対する前記消去ベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行するように構成されていることを第７の特徴とする。
【００４５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、前記第１サブバンク及び前記第２サブバンクに共通して設けられ、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、前記第１サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第２サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第１動作工程と、前記第１サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第２サブバンクに対する前記書き込み動作または前記消去動作を行う第２動作工程と、を交互に実行し、前記第１動作工程と前記第２動作工程が、対象動作の種類に拘わらず同じ長さであることを第１の特徴とする。
【００４６】
上記特徴の本発明に係る不揮発性半導体記憶装置の制御方法は、前記制御回路が、前記第１サブバンク及び前記第２サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを第２の特徴とする。
【００４７】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の制御方法は、前記メモリセルアレイが、前記第１サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第２サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを第３の特徴とする。
【発明の効果】
【００４８】
上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第１サブバンク及び第２サブバンクに共通に設け、同じサイクル中に、一方のサブバンクに対する書き込み動作と、他方のサブバンクに対する書き込みベリファイ動作のための読み出し動作を実行するように構成することにより、メモリセルアレイに対する書き込み動作及び書き込みベリファイ動作の全体で、書き込み時間の短縮化を図ることが可能になる。
【００４９】
また、上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第１サブバンク及び第２サブバンクに共通に構成したので、読み出し動作にかかるセンスアンプを共用でき、簡単な装置構成で、メモリセルアレイに対する書き込み動作及び書き込みベリファイ動作の全体で、書き込み時間の短縮化を図ることが可能になる。
【００５０】
更に、上記特徴の不揮発性半導体記憶装置によれば、同じサイクル中に、書き込み動作及び書き込みベリファイ動作のための読み出し動作を実行するので、消費電力が平準化される。
【００５１】
また、上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第１サブバンク及び第２サブバンクに共通に設け、同じサイクル中に、一方のサブバンクに対する消去動作と、他方のサブバンクに対する消去ベリファイ動作のための読み出し動作を実行するように構成することにより、メモリセルアレイに対する消去動作及び消去ベリファイ動作の全体で、消去時間の短縮化を図ることが可能になる。また、１つのサブバンク中に書き込み対象セルと消去対象セルが混在する場合に、特に、書き込み動作と消去動作をビット単位で同時に並行して行える不揮発性半導体記憶装置、例えば、書き込み動作と消去動作で負荷回路の負荷抵抗特性を変化させるＲＲＡＭでは、書き込み動作及び消去動作の全体で、動作時間の短縮化を図ることが可能になる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００５３】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図４を基に説明する。ここで、図１は、本発明装置１の概略構成例を示しており、図２は、本発明装置１のメモリセルアレイの構成を示している。尚、本実施形態では、本発明装置１がＲＲＡＭである場合を想定して説明する。
【００５４】
本発明装置１は、図１に示すように、第１サブバンクＳＢ１及び第２サブバンクＳＢ２の２つのサブバンクを備えて構成されるメモリセルアレイ、後述する制御回路１０からの指示に基づいて第１サブバンクＳＢ１及び第２サブバンクＳＢ２のワード線ＷＬ１〜ＷＬｍに電圧を印加する行デコーダＤＲ、後述する制御回路１０からの指示に基づいて第１サブバンクＳＢ１のビット線ＢＬ１１〜ＢＬ１ｎに電圧を印加する第１列デコーダＤＣ１、後述する制御回路１０からの指示に基づいて第２サブバンクＳＢ２のビット線ＢＬ２１〜ＢＬ２ｎに電圧を印加する第２列デコーダＤＣ２、及び、書き込み動作及び書き込みベリファイ動作を含む各動作の制御を行う制御回路１０を備えて構成されている。また、本発明装置１は、本実施形態では、複数の書き込み命令を連続的に実行するバースト機能を備えている。
【００５５】
メモリセルアレイの第１サブバンクＳＢ１は、図２に示すように、１つのトランジスタＴと１つの可変抵抗素子Ｒを備え、トランジスタＴのドレイン端子に可変抵抗素子Ｒの一端が接続されてなるメモリセルＭＲを複数備えて構成されている。第１サブバンクＳＢ１は、ｍ×ｎ個のメモリセルＭＲがマトリクス状に配置され、同一行のメモリセルＭＲを構成するトランジスタＴのゲート端子（第１端子に相当）が同一のワード線ＷＬｉ（ｉ＝１〜ｍ）に、同一列のメモリセルＭＲを構成する可変抵抗素子Ｒの一端（第２端子に相当）が同一のビット線ＢＬ１ｊ（ｊ＝１〜ｎ）に、第１サブバンクＳＢ１の全てのメモリセルＭＲを構成するトランジスタＴのソース端子が共通のソース線ＳＬ１に、夫々接続されている。本実施形態の第１サブバンクＳＢ１は、トランジスタＴのゲート端子（第１端子）への電圧印加状態によって、メモリセルＭＲの選択・非選択を切り替え、可変抵抗素子Ｒの一端（第２端子）への電圧印加状態によってメモリセルＭＲの動作（書き込み動作、読み出し動作、消去動作）を切り替えるように構成されている。尚、書き込み動作及び消去動作の切り替えは、極性の異なる電圧パルスを印加する方法、パルス幅の異なる電圧パルスを印加する方法、負荷回路の負荷抵抗特性を切り替える方法等があるが、何れの方法を利用するかは任意である。書き込み動作及び消去動作の切り替えについては、本発明の要旨ではなく、詳細は、上記特許文献２に記載されている。
【００５６】
メモリセルアレイの第２サブバンクＳＢ２は、図２に示すように、第１サブバンクＳＢ１と同様に、メモリセルＭＲを複数備えて構成されており、ｍ×ｎ個のメモリセルＭＲがマトリクス状に配置され、同一行のメモリセルＭＲを構成するトランジスタＴのゲート端子（第１端子に相当）が同一のワード線ＷＬｉ（ｉ＝１〜ｍ）に、同一列のメモリセルＭＲを構成する可変抵抗素子Ｒの一端（第２端子に相当）が同一のビット線ＢＬ２ｊ（ｊ＝１〜ｎ）に、第２サブバンクＳＢ２の全てのメモリセルＭＲを構成するトランジスタＴのソース端子が共通のソース線ＳＬ２に、夫々接続されている。また、第１サブバンクＳＢ１と同様に、第２サブバンクＳＢ２は、トランジスタＴのゲート端子（第１端子）への電圧印加状態によって、メモリセルＭＲの選択・非選択を切り替え、可変抵抗素子Ｒの一端（第２端子）への電圧印加状態によってメモリセルＭＲの動作（書き込み動作、読み出し動作、消去動作）を切り替えるように構成されている。
【００５７】
本実施形態では、第１サブバンクＳＢ１に偶数アドレス（ＡＣ１、ＡＣ１＋２、ＡＣ２、ＡＣ２＋２）が、第２サブバンクＳＢ２に奇数アドレス（ＡＣ１＋１、ＡＣ１＋３、ＡＣ２＋１、ＡＣ２＋３）が割り当てられている。尚、アドレスの割り当ては、これに限られるものではなく、例えば、２アドレス毎に交互にアドレスを割り当てる（第１サブバンクＳＢ１にＡＣ１、ＡＣ１＋１を、第２サブバンクＳＢ２にＡＣ１＋２、ＡＣ１＋３を割り当てる）等、所定数毎に交互にアドレスを割り当てるように構成しても良い。
【００５８】
制御回路１０は、外部入力されたコマンドを受け付けて各回路部を制御する命令制御部１１、外部入力されたアドレス信号を格納するバッファ１２、第１サブバンクＳＢ１または第２サブバンクＳＢ２から出力された出力データの出力制御を行う出力制御部１３、出力データ及び外部入力された外部入力データを格納するバッファ１４、バッファ１２に格納されたアドレス信号の内の行アドレスを格納する行アドレスバッファ１５、読み出し動作の制御を行う読み出し部１６、出力データと書き込みデータ（外部入力データの期待値）を比較する比較部１７、読み出し部１６からのアドレス信号ＡｄｄＣｒを格納するバッファ１８、書き込み動作、書き込みベリファイ動作、消去動作及び消去ベリファイ動作の制御を行う書き込み／消去部１９、動作切り替え制御部２０、及び、サブバンク制御部２１を備えて構成されている。
【００５９】
書き込み／消去部１９は、比較部１７から出力される信号Ｃｏｍｐが、書き込み動作が正常に終了しなかったことを示す場合に、書き込み動作が正常に終了しなかった書き込み対象セルＭＲのアドレス及び書き込みデータをサブバンク別に蓄積し、書き込み動作が正常に行われなかったことを示す信号ＷＥ、書き込み対象セルＭＲのアドレスを示す信号ＡｄｄＯＷ、及び、書き込みデータを示す信号ＤＡｔＯｗをサブバンク制御部２１に出力する。
【００６０】
サブバンク制御部２１は、第１サブバンクＳＢ１の第１列デコーダＤＣ１に対し、実行する動作が、書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号ＲＷＡ、信号ＲＷＡが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号ＷＥＡ、列アドレスを示す信号ＡＤＡ、書き込みデータを示す信号ＤＷＡを出力し、第１列デコーダＤＣ１から読み出しデータを示す信号ＤＲＡを受け付けるように構成されている。
【００６１】
尚、本実施形態では、説明のために、第１サブバンクＳＢ１及び第２サブバンクＳＢ２の全てのメモリセルＭＲが消去状態“１”であり、書き込み状態“０”に書き込む場合について説明する。また、外部入力データの期待値とメモリセルＭＲの値が異なる場合に、書き込みデータがあると判断して、書き込み動作または消去動作を行うものとし、本実施形態では、全てのメモリセルＭＲが消去状態“１”の場合を想定しているので、外部入力データの期待値が書き込み状態“０”であるメモリセルＭＲを書き込み対象セルとして、書き込み動作を実行する。具体的には、例えば、本実施形態の場合、外部入力データＤ０〜Ｄ７が“０００００００１”であるとすると、第２サブバンクＳＢ２のアドレスＡＣ２＋３が割り当てられたメモリセルＭＲが書き込み対象セルとなり、信号ＡＤＡが列アドレスＡＣ２＋３の場合に、信号ＤＷＡが書き込み状態“０”となる。
【００６２】
同様に、サブバンク制御部２１は、第２サブバンクＳＢ２の第２列デコーダＤＣ２に対し、実行する動作が書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号ＲＷＢ、信号ＲＷＡが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号ＷＥＢ、列アドレスを示す信号ＡＤＢ、書き込みデータを示す信号ＤＷＢを出力し、第１列デコーダＤＣ１から読み出しデータを示す信号ＤＲＢを受け付けるように構成されている。
【００６３】
以下、本発明装置１の処理動作について、図３及び図４を基に説明する。ここで、図３は、本発明装置１の第１サブバンクＳＢ１に対する書き込み動作及び書き込みベリファイ動作の動作手順を、図４は、本発明装置１の書き込み動作及び書き込みベリファイ動作のタイミングチャートを、夫々示している。
【００６４】
尚、本発明装置１は、本実施形態では、第１サブバンクＳＢ１に対する書き込み動作と第２サブバンクＳＢ２に対する書き込みベリファイ動作における読み出し動作を行う第１動作サイクル、第１サブバンクＳＢ１に対する書き込みベリファイ動作における読み出し動作と第２サブバンクＳＢ２に対する書き込み動作を行う第２動作サイクルとを交互に実行するように構成されている。図３では、第１サブバンクＳＢ１の動作手順を示しているが、第２サブバンクＳＢ２の動作手順は、第１サブバンクＳＢ１の動作手順における各サイクルと各動作の対応関係が、第１サイクルと第２サイクルを入れ替えた構成となっている。
【００６５】
また、図４では、バースト機能により、４つの書き込みデータを連続して書き込む（バースト長が４の）書き込み命令ＷＢ４が入力された場合を示している。尚、本実施形態では、説明のために、書き込みデータが１ビット構成である場合について説明する。より詳しくは、図４では、バースト機能により、行アドレスＡＲ１、書き込みアドレス（列アドレス）ＡＣ１で示される第１サブバンクＳＢ１のメモリセルＭＲに対し書き込みデータＤ０〜Ｄ３を書き込む書き込み命令ＷＢ４と、行アドレスＡＲ１、書き込みアドレスＡＣ２で示される第２サブバンクＳＢ２のメモリセルＭＲに対し書き込みデータＤ４〜Ｄ７を書き込む書き込み命令ＷＢ４が連続して入力される場合を示している。尚、書き込みデータＤ１〜Ｄ３の列アドレスは、バースト機能により、自動的に、ＡＣ１＋１、ＡＣ１＋２、ＡＣ１＋３が設定され、書き込みデータＤ５〜Ｄ７の列アドレスは、バースト機能により、自動的に、ＡＣ２＋１、ＡＣ２＋２、ＡＣ２＋３が設定される。また、図４では、書き込みデータＤ０〜Ｄ７が、クロック信号に同期して、各クロック信号の立ち上がりのタイミングで変化しないように、順次バッファ１４に入力される。
【００６６】
図４において、信号ＲＷＡ、信号ＲＷＢの“Ｗ”は書き込み動作を、“Ｖ”は書き込みベリファイ動作のための読み出し動作を、“ＷＲ”は書き込みベリファイ結果が“Ｆａｉｌ”の場合の再書き込み動作を、“ＶＲ”は再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を、夫々示している。
【００６７】
本実施形態の本発明装置１は、バースト機能による書き込みコマンドＡが入力され、行アドレスを示すアドレスＡＲ１がバッファ１２に入力されると、書き込み動作を開始する（時間ｔ２、ステップ＃１０１）。行アドレスバッファ１５は、バッファ１２に入力されたアドレスＡＲ１を行デコーダＤＲに出力する。続いて、最初の書き込みコマンドＷが命令制御部１１に入力され、書き込みアドレス（列アドレス）がバッファ１２に、外部入力データがバッファ１４に夫々格納される。具体的には、図４では、時間ｔ３〜時間ｔ４のクロックの立ち下がりで、書き込みコマンドＷが命令制御部１１に、書き込みアドレスＡＣ１がバッファ１２に、書き込みデータＤ０がバッファ１４に、夫々入力される。
【００６８】
本発明装置１のサブバンク制御部２１は、初期サイクル（図４の時間ｔ７〜時間ｔ８）において、第１サブバンクＳＢ１に対する書き込み動作を行う（ステップ＃１０２）。具体的には、図４の時間ｔ７において、書き込みアドレスＡＣ１によって示される第１サブバンクＳＢ１の書き込み対象セルＭＲのトランジスタＴをＯＮ状態にし、書き込みデータＤ０に応じて可変抵抗素子Ｒの抵抗値を書き込み状態に変化させる書き込み電圧を印加する。
【００６９】
本発明装置１のサブバンク制御部２１は、最初の第２サイクル（第２動作サイクルに相当、図４の時間ｔ８〜時間ｔ９）において、第１サブバンクＳＢ１の書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行う（ステップ＃１０３）。具体的には、書き込みアドレスＡＣ１によって示される第１サブバンクＳＢ１の書き込み対象セルＭＲを読み出し、読み出しデータＱ０をデータＤａｔＣとして出力する。
【００７０】
このとき、更に、並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２の書き込み対象セルＭＲに対する書き込み動作を行う（ステップ＃１０２）。具体的には、書き込みアドレスＡＣ１＋１によって示される第２サブバンクＳＢ２の書き込み対象セルＭＲに対し、書き込みデータＤ１に応じた書き込み電圧を印加する。
【００７１】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（第１動作サイクルに相当、図４の時間ｔ９〜時間ｔ１０）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ１＋２に対する最初の書き込み動作であるので、書き込みアドレスＡＣ１＋２によって示される書き込み対象セルＭＲに対し、書き込みデータＤ２に応じた電圧を印加して、書き込み動作を行う（ステップ＃１１２でＹＥＳ分岐）。また、本発明装置１の比較部１７は、直前の第２サイクルにおいて読み出したデータＤａｔＣの値と、信号ＤａｔＯの値、図４の時間ｔ９〜時間ｔ１０ではデータＱ０とデータＤ０の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ９〜時間ｔ１０では、データＱ０とデータＤ０の値が合っていないことを示す“Ｅｒｒ０”が結果信号Ｃｏｍｐとして出力されている。
【００７２】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ１＋１によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ１をデータＤａｔＣとして出力する（ステップ＃１０３）。
【００７３】
本発明装置１のサブバンク制御部２１は、次の第２サイクル（第２動作サイクルに相当、図４の時間ｔ１０〜時間ｔ１１）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ１＋２によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ２をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐに基づいて、書き込み対象セルＭＲに対する書き込み動作が正常に終了したか否かを判定し（ステップ＃１２１）、正常に終了しなかったと判定した場合は、サブバンク制御部２１に対し、書き込み動作が正常に終了しなかったことを示す信号ＷＥ、書き込み対象セルＭＲのアドレスを示す信号ＡｄｄＯｗ、書き込みデータを示す信号ＤａｔＯｗを出力する。具体的には、図４の時間ｔ１０〜時間ｔ１１では、書き込み／消去部１９は、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｅｒｒ０”となっているので、書き込みベリファイの結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡＣ１を示す信号ＡｄｄＯｗ、データＤ０を示す信号ＤａｔＯｗを出力する。
【００７４】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ１＋３に対する最初の書き込み動作であるので、書き込みアドレスＡＣ１＋３によって示される書き込み対象セルＭＲに対し、書き込みデータＤ３に応じた書き込み電圧を印加して、書き込み動作を行う（ステップ＃１１２でＹＥＳ分岐）。また、本発明装置１の比較部１７は、直前の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ１）の値と信号ＤａｔＯ（データＤ１）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１０〜時間ｔ１１では、データＱ１とデータＤ１の値が合っていないことを示す“Ｅｒｒ１”が結果信号Ｃｏｍｐとして出力されている。
【００７５】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（第１動作サイクルに相当、図４の時間ｔ１１〜時間ｔ１２）において、第１サブバンクＳＢ１に対する動作として、再書き込み動作の対象となる再書き込み対象セルＭＲがある場合には、再書き込み対象セルＭＲに対する再書き込み動作を、再書き込み対象セルＭＲが無い場合において、他の書き込み対象セルＭＲに対する書き込みデータがある場合には、書き込み対象セルＭＲに対する書き込み動作を行う（ステップ＃１１２でＹＥＳ分岐）。具体的には、図４の時間ｔ１１〜時間ｔ１２では、直前の第２サイクルにおいて、書き込み／消去部１９から、信号ＷＥ、アドレスＡＣ１を示す信号ＡｄｄＯｗ、データＤ０を示す信号ＤａｔＯｗが出力されているので、再書き込み対象セルＭＲがあると判定し、書き込みアドレスＡＣ１によって示される第１サブバンクＳＢ１の再書き込み対象セルＭＲに対し、書き込みデータＤ０に応じて、再書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第２サイクルにおいて読み出したデータＤａｔＣ（データＱ２）の値と信号ＤａｔＯ（データＤ２）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１１〜時間ｔ１２では、データＱ２とデータＤ２の値が合っていることを示す“Ｐａｓｓ２”が結果信号Ｃｏｍｐとして出力されている。
【００７６】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ１＋３によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ３をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１１〜時間ｔ１２では、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｅｒｒ１”となっているので、書き込みベリファイの結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡＣ１＋１を示す信号ＡｄｄＯｗ、データＤ１を示す信号ＤａｔＯｗを出力する。
【００７７】
本発明装置１のサブバンク制御部２１は、次の第２サイクル（第２動作サイクルに相当、図４の時間ｔ１２〜時間ｔ１３）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ１によって示される再書き込み対象セルＭＲに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ０をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１２〜時間ｔ１３では、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ２”となっているので、書き込みアドレスＡＣ１＋２によって示される書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００７８】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、直前の第１サイクルにおいて、書き込み／消去部１９から、信号ＷＥ、アドレスＡＣ１＋１を示す信号ＡｄｄＯｗ、データＤ１を示す信号ＤａｔＯｗが出力されているので、再書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、書き込みアドレスＡＣ１＋１によって示される第２サブバンクＳＢ２の再書き込み対象セルＭＲに対し、書き込みデータＤ１に応じて、再書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ３）の値と信号ＤａｔＯ（データＤ３）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１２〜時間ｔ１３では、データＱ３とデータＤ３の値が合っていないことを示す“Ｅｒｒ３”が結果信号Ｃｏｍｐとして出力されている。
【００７９】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（第１動作サイクルに相当、図４の時間ｔ１３〜時間ｔ１４）において、第１サブバンクＳＢ１に対する動作として、直前の第２サイクルにおいて、書き込み／消去部１９から信号ＷＥが出力されていないことから、再書き込み対象セルＭＲはないと判定する。更に、サブバンク制御部２１は、バースト機能により連続してアドレスＡＣ２に対するデータＤ４〜Ｄ７の書き込み命令ＷＢ４が入力されていることから、書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、アドレスＡＣ２によって示される第１サブバンクＳＢ１の書き込み対象セルＭＲに対し、書き込みデータＤ４に応じて、書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第２サイクルにおいて読み出したデータＤａｔＣ（データＱ０）の値と信号ＤａｔＯ（データＤ０）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１３〜時間ｔ１４では、データＱ０とデータＤ０の値が合っていることを示す“Ｐａｓｓ０”が結果信号Ｃｏｍｐとして出力されている。
【００８０】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ１＋１によって示される再書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ１をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１３〜時間ｔ１４では、直前の第２サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｅｒｒ３”となっているので、書き込みベリファイの結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡＣ１＋３を示す信号ＡｄｄＯｗ、データＤ３を示す信号ＤａｔＯｗを出力する。
【００８１】
本発明装置１のサブバンク制御部２１は、次の第２サイクル（第２動作サイクルに相当、図４の時間ｔ１４〜時間ｔ１５）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ２によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ４をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１４〜時間ｔ１５では、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ０”となっているので、書き込みアドレスＡＣ１によって示される再書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００８２】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、直前の第１サイクルにおいて、書き込み／消去部１９から、信号ＷＥ、アドレスＡＣ１＋３を示す信号ＡｄｄＯｗ、データＤ３を示す信号ＤａｔＯｗが出力されているので、再書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、書き込みアドレスＡＣ１＋３によって示される第２サブバンクＳＢ２の再書き込み対象セルＭＲに対し、書き込みデータＤ３に応じて、再書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ１）の値と信号ＤａｔＯ（データＤ１）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１４〜時間ｔ１５では、データＱ１とデータＤ１の値が合っていることを示す“Ｐａｓｓ１”が結果信号Ｃｏｍｐとして出力されている。
【００８３】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（第１動作サイクルに相当、図４の時間ｔ１５〜時間ｔ１６）において、第１サブバンクＳＢ１に対する動作として、直前の第２サイクルにおいて、書き込み／消去部１９から信号ＷＥが出力されていないことから、再書き込み対象セルＭＲはないと判定する。更に、サブバンク制御部２１は、バッファ１２に書き込みアドレスＡＣ２＋２が、バッファ１４にデータＤ６が格納されていることから、書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、書き込みアドレスＡＣ２＋２によって示される第１サブバンクＳＢ１の書き込み対象セルＭＲに対し、書き込みデータＤ６に応じて、書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第２サイクルにおいて読み出したデータＤａｔＣ（データＱ４）の値と信号ＤａｔＯ（データＤ４）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１５〜時間ｔ１６では、データＱ４とデータＤ４の値が合っていることを示す“Ｐａｓｓ４”が結果信号Ｃｏｍｐとして出力されている。
【００８４】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ１＋３によって示される第２サブバンクＳＢ２の再書き込み対象セルＭＲに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ３をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１５〜時間ｔ１６では、直前の第２サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ４”となっているので、書き込みアドレスＡＣ２によって示される書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００８５】
本発明装置１のサブバンク制御部２１は、次の第２サイクル（第２動作サイクルに相当、図４の時間ｔ１６〜時間ｔ１７）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ２＋２によって示される第１サブバンクＳＢ１の書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ６をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１６〜時間ｔ１７では、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ４”となっているので、書き込みアドレスＡＣ２によって示される書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００８６】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、直前の第１サイクルにおいて、書き込み／消去部１９から信号ＷＥが出力されていないことから、第２サブバンクＳＢ２には再書き込み対象セルＭＲはないと判定する。更に、サブバンク制御部２１は、バッファ１２にアドレスＡＣ２＋１が、バッファ１４にデータＤ５が格納されていることから、書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、書き込みアドレスＡＣ２＋１によって示される第２サブバンクＳＢ２の書き込み対象セルＭＲに対し、書き込みデータＤ５に応じて、書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。また、本発明装置１の比較部１７は、直前の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ３）の値と信号ＤａｔＯ（データＤ３）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１６〜時間ｔ１７では、データＱ３とデータＤ３の値が合っていることを示す“Ｐａｓｓ３”が結果信号Ｃｏｍｐとして出力されている。
【００８７】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（図４の時間ｔ１７〜時間ｔ１８）において、第１サブバンクＳＢ１に対する動作として、直前の第２サイクルにおいて、書き込み／消去部１９から信号ＷＥが出力されていないことから、第１サブバンクＳＢ１には再書き込み対象セルＭＲはないと判定する。更に、サブバンク制御部２１は、バッファ１２にサブバンクＳＢ１に割り当てられているアドレスが格納されていないことから、第１サブバンクＳＢ１には書き込み対象セルＭＲがないと判定する（ステップ＃１１２でＮＯ分岐）。また、本発明装置１の比較部１７は、直前の第２サイクルにおいて読み出したデータＤａｔＣ（データＱ６）の値と信号ＤａｔＯ（データＤ６）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１７〜時間ｔ１８では、データＱ６とデータＤ６の値が合っていないことを示す“Ｅｒｒ６”が結果信号Ｃｏｍｐとして出力されている。
【００８８】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ２＋１によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ５をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１７〜時間ｔ１８では、直前の第２サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ３”となっているので、書き込みアドレスＡＣ１＋３によって示される再書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００８９】
本発明装置１の書き込み／消去部１９は、次の第２サイクル（図４の時間ｔ１８〜時間ｔ１９）において、第１サブバンクＳＢ１に対する動作として、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｅｒｒ６”となっているので、書き込みベリファイの結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡＣ２＋２を示す信号ＡｄｄＯｗ、データＤ６を示す信号ＤａｔＯｗを出力する。更に、サブバンク制御部２１は、第１サブバンクＳＢ１に対する書き込み動作が完了したか否かを判定する。図４の時間ｔ１８〜時間ｔ１９の時点では、アドレスＡＣ２＋２によって示される書き込み対象セルＭＲに対する書き込み動作が完了していないので、第１サブバンクＳＢ１に対する書き込み動作は完了していないと判定する（ステップ＃１２３でＮＯ分岐）。
【００９０】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ２＋３によって示される書き込み対象セルＭＲに対し、書き込みデータＤ７に応じた書き込み電圧を印加して、書き込み動作を行う（ステップ＃１１２でＹＥＳ分岐）。また、本発明装置１の比較部１７は、前回の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ５）の値と信号ＤａｔＯ（データＤ５）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ１８〜時間ｔ１９では、データＱ５とデータＤ５の値が合っていることを示す“Ｐａｓｓ５”が結果信号Ｃｏｍｐとして出力されている。
【００９１】
本発明装置１のサブバンク制御部２１は、次の第１サイクル（第１動作サイクルに相当、図４の時間ｔ１９〜時間ｔ２０）において、第１サブバンクＳＢ１に対する動作として、直前の第２サイクルにおいて書き込み／消去部１９から信号ＷＥが出力されていることから、再書き込み対象セルＭＲがあると判定し（ステップ＃１１２でＹＥＳ分岐）、書き込みアドレスＡＣ２＋２によって示される再書き込み対象セルＭＲに対し、書き込みデータＤ６に応じて、再書き込み動作のための書き込み電圧を印加する（ステップ＃１１３）。
【００９２】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、書き込みアドレスＡＣ２＋３によって示される書き込み対象セルＭＲに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ７をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ１９〜時間ｔ２０では、直前の第１サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ５”となっているので、書き込みアドレスＡＣ２＋３によって示される書き込み対象セルＭＲの書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００９３】
本発明装置１のサブバンク制御部２１は、次の第２サイクル（図４の時間ｔ２０〜時間ｔ２１）において、第１サブバンクＳＢ１に対する動作として、書き込みアドレスＡＣ２＋２によって示される再書き込み対象セルＭＲに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータＱ６をデータＤａｔＣとして出力する（ステップ＃１２２）。また、本発明装置１の書き込み／消去部１９は、図４の時間ｔ２０〜時間ｔ２１では、直前の第１サイクルにおいて比較部１７から結果信号Ｃｏｍｐが出力されていないので、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。
【００９４】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、直前の第１サイクルにおいて、書き込み／消去部１９から信号ＷＥが出力されていないことから、第２サブバンクＳＢ２には再書き込み対象セルＭＲはないと判定する。更に、サブバンク制御部２１は、バッファ１２に書き込みアドレスが格納されていないことから、第２サブバンクＳＢ２には書き込み対象セルＭＲがないと判定する（ステップ＃１１２でＮＯ分岐）。また、本発明装置１の比較部１７は、直前の第１サイクルにおいて読み出したデータＤａｔＣ（データＱ７）の値と信号ＤａｔＯ（データＤ７）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ２０〜時間ｔ２１では、データＱ７とデータＤ７の値が合っていることを示す“Ｐａｓｓ７”が結果信号Ｃｏｍｐとして出力されている。
【００９５】
本発明装置１の比較部１７は、次のサイクル（図４の時間ｔ２１〜時間ｔ２２）において、第１サブバンクＳＢ１に対する動作として、直前の第２サイクルにおいて読み出したデータＤａｔＣ（データＱ６）の値と信号ＤａｔＯ（データＤ６）の値を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する（ステップ＃１１１）。図４の時間ｔ２１〜時間ｔ２２では、データＱ６とデータＤ６の値が合っていることを示す“Ｐａｓｓ６”が結果信号Ｃｏｍｐとして出力されている。
【００９６】
並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２に対する動作として、直前の第２サイクルにおいて、第２サブバンクＢ２には再書き込み対象セルＭＲ及び書き込み対象セルＭＲがないと判定されているので、第２サブバンクＳＢ２に対する書き込み動作が完了したか否かを判定する。図４の時間ｔ２０〜時間ｔ２１では、直前の第２サイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ７”となっているので、書き込みアドレスＡＣ２＋３によって示される再書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、第２サブバンクＳＢ２の全ての書き込み対象セルＭＲに対する書き込み動作が完了していると判定し（ステップ＃１２３でＹＥＳ分岐）、第２サブバンクＳＢ２に対する書き込み動作を終了する。
【００９７】
引き続き、本発明装置１の書き込み／消去部１９は、第１サブバンクＳＢ１に対する動作として、時間ｔ２１〜時間ｔ２２において比較部１７から出力された結果信号Ｃｏｍｐが“Ｐａｓｓ６”となっているので、書き込みアドレスＡＣ２＋２によって示される書き込み対象セルＭＲに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行わない。引き続き、本発明装置１のサブバンク制御部２１は、信号ＷＥが出力されていないことから第１サブバンクＳＢ１には再書き込み対象セルＭＲはないと判定し、更に、バッファ１２に書き込みアドレスが格納されていないことから、第１サブバンクＳＢ１には書き込み対象セルＭＲがないと判定する（ステップ＃１１２でＮＯ分岐）。更に、サブバンク制御部２１は、図４の時間ｔ２２〜時間ｔ２１では、第１サブバンクＳＢ１の全ての書き込み対象セルＭＲに対する書き込み動作が完了していると判定し（ステップ＃１２３でＹＥＳ分岐）、第１サブバンクＳＢ１に対する書き込み動作を終了する。これにより、メモリセルアレイの第１サブバンクＳＢ１及び第２サブバンクＳＢ２に対する書き込み動作を終了する。
【００９８】
図４から分かるように、本実施形態では、第１サブバンクＳＢ１に対する書き込み動作及び書き込みベリファイ動作の期間内に、第２サブバンクＳＢ２に対する書き込み動作及び書き込みベリファイ動作が終了しており、第１サブバンクＳＢ１及び第２サブバンクＳＢ２に対する書き込み動作及び書き込みベリファイ動作を順次行う場合に比べ、メモリセルアレイ全体で、第２サブバンクＳＢ２に対する書き込み動作及び書き込みベリファイ動作の時間分、書き込み動作及び書き込みベリファイ動作にかかる時間が短縮されている。
【００９９】
〈第２実施形態〉
本発明装置１の第２実施形態について図５及び図６を基に説明する。尚、本実施形態では、上記第１実施形態とは、メモリセルアレイのサブバンクの構成が異なる場合について説明する。
【０１００】
ここで、図５は、本実施形態の本発明装置１の概略構成例を示している。本実施形態の本発明装置１は、図５に示すように、第１サブバンクＳＢ１〜第４サブバンクＳＢ４の４つのサブバンクを備えて構成されるメモリセルアレイ、第１サブバンクＳＢ１及び第３サブバンクＳＢ３のワード線に電圧を印加する第１行デコーダＤＲ１、第２サブバンクＳＢ２及び第４サブバンクＳＢ４のワード線に電圧を印加する第２行デコーダＤＲ２、後述する制御回路１０からの指示に基づいて第１サブバンクＳＢ１のビット線に電圧を印加する第１列デコーダＤＣ１、後述する制御回路１０からの指示に基づいて第２サブバンクＳＢ２のビット線に電圧を印加する第２列デコーダＤＣ２、後述する制御回路１０からの指示に基づいて第３サブバンクＳＢ３のビット線に電圧を印加する第３列デコーダＤＣ３、後述する制御回路１０からの指示に基づいて第４サブバンクＳＢ４のビット線に電圧を印加する第４列デコーダＤＣ４、及び、書き込み動作及び書き込みベリファイ動作を含む各動作の制御を行う制御回路１０を備えて構成されている。また、本実施形態の本発明装置１は、上記第１実施形態と同様に、複数の書き込み命令を連続的に実行するバースト機能を備えている。
【０１０１】
尚、第１サブバンクＳＢ１、第２サブバンクＳＢ２、第１列デコーダＤＣ１及び第２列デコーダＤＣ２の構成は、上記第１実施形態と同じである。また、第３サブバンクＳＢ３及び第４サブバンクＳＢ４の構成は、上記第１実施形態の第１サブバンクＳＢ１及び第２サブバンクＳＢ２の構成と同じである。本実施形態では、第１サブバンクＳＢ１と第３サブバンクＳＢ３が１つのサブバンク対を構成し、共通の第１行デコーダＤＲ１が設けられる構成となっている。また、第２サブバンクＳＢ２と第４サブバンクＳＢ４が１つのサブバンク対を構成し、共通の第２行デコーダＤＲ２が設けられる構成となっている。
【０１０２】
本実施形態では、図５に示すように、第１サブバンクＳＢ１に４の倍数のアドレス（ＡＣ１、ＡＣ２、・・・）が、第２サブバンクＳＢ２に４の倍数＋１のアドレス（ＡＣ１＋１、ＡＣ２＋１、・・・）が、第３サブバンクＳＢ３に４の倍数＋２のアドレス（ＡＣ１＋２、ＡＣ２＋２、・・・）が、第４サブバンクＳＢ４に４の倍数＋３のアドレス（ＡＣ１＋３、ＡＣ２＋３、・・・）が、夫々割り当てられている。
【０１０３】
制御回路１０は、図示しないが、外部入力されたコマンドを受け付けて各回路部を制御する命令制御部１１、外部入力されたアドレス信号を格納するバッファ１２、第１サブバンクＳＢ１または第２サブバンクＳＢ２から出力された出力データの出力制御を行う出力制御部１３、出力データ及び外部入力された外部入力データを格納する得バッファ１４、バッファ１２に格納されたアドレス信号の内の行アドレスを格納する行アドレスバッファ１５、読み出し動作の制御を行う読み出し部１６、出力データと書き込みデータを比較する比較部１７、読み出し部１６からのアドレス信号ＡｄｄＣｒを格納するバッファ１８、書き込み動作、書き込みベリファイ動作及び消去動作の制御を行う書き込み／消去部１９、動作切り替え制御部２０、及び、サブバンク制御部２１を備えて構成されている。
【０１０４】
以下、本実施形態の本発明装置１の処理動作について、図６を基に説明する。ここで、図６は、本実施形態における書き込み動作及び書き込みベリファイ動作のタイミングチャートを示している。
【０１０５】
本実施形態では、図６に示すように、４つのサイクルを順次繰り返すように構成され、第１サイクルでは、第１サブバンクＳＢ１に対する書き込み動作及び第３サブバンクＳＢ３に対する書き込みベリファイ動作のための読み出し動作を行う。第２サイクルでは、第２サブバンクＳＢ２に対する書き込み動作及び第４サブバンクＳＢ４に対する書き込みベリファイ動作のための読み出し動作を行う。第３サイクルでは、第１サブバンクＳＢ１に対する書き込みベリファイ動作のための読み出し動作及び第３サブバンクＳＢ３に対する書き込動作を行う。第４サイクルでは、第２サブバンクＳＢ２に対する書き込みベリファイ動作のための読み出し動作及び第４サブバンクＳＢ４に対する書き込動作を行う。
【０１０６】
そして、第１サブバンクＳＢ１に対する再書き込み動作を第２サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第４サイクルで行う。同様に、第３サブバンクＳＢ３に対する再書き込み動作を第４サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第２サイクルで行う。第２サブバンクＳＢ２に対する再書き込み動作を第３サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第１サイクルで行う。第４サブバンクＳＢ４に対する再書き込み動作を第１サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第３サイクルで行う。
【０１０７】
このように、図６では、再書き込み処理及び再書き込み処理に対する書き込みベリファイ動作のための読み出し動作を、書き込み処理及び書き込みベリファイ動作のための読み出し動作を行うサイクルの間の中間サイクルで行う構成となっており、メモリセルアレイ全体で書き込み動作及び書き込みベリファイ動作にかかる時間の短縮を図ることが可能になる。
【０１０８】
〈別実施形態〉
〈１〉上記第１実施形態では、メモリセルアレイが２つのサブバンクを備える場合について、第２実施形態では、メモリセルアレイが４つのサブバンクを備える場合について説明したが、これに限られるものではない。メモリセルアレイは、サブバンクの数が偶数であれば、更に多くのサブバンクを備えていても良い。この場合には、サブバンク対毎に共通の行デコーダを、サブバンク毎に列デコーダを構成する。
【０１０９】
〈２〉上記第１実施形態及び第２実施形態では、説明のために、第１サブバンクＳＢ１及び第２サブバンクＳＢ２の全てのメモリセルＭＲが消去状態であり、書き込み状態に書き込む場合について説明したが、これに限るものではない。
【０１１０】
例えば、特許文献２に記載の負荷回路の負荷抵抗特性を書き込み動作時と消去動作時で切り替えるＲＲＡＭのように、書き込み動作と消去動作を同時に行えるＲＲＡＭでは、第１動作サイクルにおいて、第１サブバンクの書き込み対象セルＭＲに対する書き込み動作と消去対象セルＭＲに対する消去動作の少なくとも何れか一方、及び、第２サブバンクの書き込み対象セルＭＲに対する書き込みベリファイ動作のための読み出し動作と消去対象セルＭＲに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方を実行するように構成し、第２動作サイクルにおいて、第１サブバンクの書き込み対象セルＭＲに対する書き込みベリファイ動作のための読み出し動作と消去対象セルＭＲに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方、及び、第２サブバンクの書き込み対象セルＭＲに対する書き込みベリファイ動作のための読み出し動作と消去対象セルＭＲに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方を実行するように構成しても良い。
【０１１１】
〈３〉上記第１及び第２実施形態では、書き込み動作にかかる書き込み時間と読み出し動作にかかる読み出し時間がほぼ同じであり、読み出し動作以降の他の書き込みベリファイ動作を、読み出し動作の次のサイクルで実行する場合について説明したが、これに限るものではない。読み出し時間が書き込み時間より相当短い場合には、一方のサブバンクに対する書き込み動作と同じサイクルで、他方のサブバンクに対する書き込みベリファイ動作の読み出し動作以降の動作を前倒しして行うように構成しても良い。
【０１１２】
〈４〉上記第１実施形態及び第２実施形態では、説明のために、１つの書き込みデータが１ビット構成の場合について示したが、これに限るものではない。複数ビット構成の場合は、例えば、図１３に示すように、対応するビット毎にサブバンク対を設ける、即ち、書き込みデータのデータ長と同じ数のサブバンク対を設ける構成にしても良い。尚、図１３において、ｊは書き込みデータのデータ長−１となっている。
【０１１３】
また、例えば、書き込みデータの各ビットに対応するアドレスを、先頭アドレスに（ビットの序数−１）を加算して設定することで、複数ビット構成の書き込みデータに対応するように構成しても良い。この場合において、バースト機能を備える場合には、自動的に生成する各書き込みデータの列アドレスの先頭アドレスを、書き込み命令で指定された列アドレスに（書き込みデータのデータ長×（書き込みデータの序数−１））を加算して設定するように構成する。
【図面の簡単な説明】
【０１１４】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成例を示す概略部分ブロック図
【図２】本発明に係る不揮発性半導体記憶装置を構成するメモリセルアレイの概略構成例を示す概略部分ブロック図
【図３】本発明に係る不揮発性半導体記憶装置の書き込み動作及び書き込みベリファイ動作の動作手順を示すフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の書き込み動作及び書き込みベリファイ動作の動作を示すタイミングチャート
【図５】本発明に係る不揮発性半導体記憶装置の第２実施形態における概略構成例を示す概略部分ブロック図
【図６】本発明に係る不揮発性半導体記憶装置の第２実施形態における書き込み動作及び書き込みベリファイ動作の動作を示すタイミングチャート
【図７】本発明に係る不揮発性半導体記憶装置の別実施形態における構成するメモリセルアレイの概略構成例を示す概略部分ブロック図
【図８】ＥＴＯＸ型フラッシュメモリのメモリセルアレイの概略構成例を示す概略部分回路図
【図９】ＥＴＯＸ型フラッシュメモリを構成するＥＴＯＸセルの概略構成例を示す概略部分ブロック図
【図１０】ＲＲＡＭのメモリセルアレイの概略構成例を示す概略部分回路図
【図１１】ＲＲＡＭのメモリセルを構成する可変抵抗素子の概略構成例を示す概略部分ブロック図
【図１２】ＲＲＡＭのメモリセルの概略構成例を示す概略部分断面図
【図１３】本発明に係る不揮発性半導体記憶装置の別実施形態における概略構成例を示す概略部分ブロック図
【符号の説明】
【０１１５】
１        本発明に係る不揮発性半導体記憶装置
１０      制御回路
１１      命令制御部
１２      バッファ
１３      出力制御部
１４      バッファ
１５      行アドレスバッファ
１６      読み出し部
１７      比較部
１８      バッファ
１９      書き込み／消去部
２０      動作切り替え制御部
２１      サブバンク制御部
１０１    半導体基板
１０２    ドレイン
１０３    ソース
１０４    ゲート絶縁膜
１０５    フローティングゲート
１０６    層間絶縁膜
１０７    コントロールゲート
２０１    半導体基板
２０２    素子分離領域
２０３    ゲート絶縁膜
２０４    ゲート電極
２０５    ドレイン拡散領域
２０６    ソース拡散領域
２０７    第１層間絶縁膜
２０８    コンタクト電極
２０９    第２層間絶縁膜
２１１    下部電極
２１１ａ  Ｔｉ膜
２１１ｂ  ＴｉＮ膜
２１２    可変抵抗体
２１３    上部電極
２１４    コンタクト電極
２１５    ソース線配線
２１６    コンタクト電極
２１７    ビット線配線
２１８    第３層間絶縁膜
２１９    第４層間絶縁膜
２２０    表面保護膜
ＤＣ１    第１列デコーダ
ＤＣ２    第２列デコーダ
ＤＣ３    第３列デコーダ
ＤＣ４    第４列デコーダ
ＤＲ      行デコーダ
ＤＲ１    第１行デコーダ
ＤＲ２    第２行デコーダ
ＳＢ１    第１サブバンク
ＳＢ２    第２サブバンク
ＳＢ３    第３サブバンク
ＳＢ４    第４サブバンク
ＢＬ      ビット線
ＳＬ      ソース線
ＷＬ      ワード線
Ａ        メモリセルアレイ
Ｔ        トランジスタ
Ｒ        可変抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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