(57)【要約】 【課題】  隣接セル間の干渉を低減でき、チップ面積の増大を抑制することが可能な半導体記憶装置を提供する。【解決手段】  メモリセルアレイ１には、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。センスアンプは、各ビット線に接続される。制御回路７は、ワード線と、ビット線の電圧を制御し、メモリセルにデータを書き込み、メモリセルからデータを読み出す。第１、第４の選択トランジスタＢＬＳ１、ＢＬＳ４は、第１、第４のビット線ＢＬ１、ＢＬ４と第１のセンスアンプの間に設けられ、第１、第４のビット線を第１のセンスアンプ２ａに接続する。第２、第３の選択トランジスタＢＬＳ２、ＢＬ３は、第２、第３のビット線ＢＬ２、ＢＬ３と第２のセンスアンプの間に設けられ、第２、第３のビット線を第２のセンスアンプに接続する。【選択図】図１
2011181131.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記各ビット線に接続されるセンスアンプと、
前記ワード線と、ビット線の電圧を制御し、前記メモリセルにデータを書き込み、又は前記メモリセルからデータを読み出す制御回路とを有し、
前記複数のビット線は、互いに隣接する少なくとも第１、第２、第３、第４のビット線を含み、前記センスアンプは少なくとも第１、第２のセンスアンプを含み、
前記第１、第４のビット線と前記第１のセンスアンプの間に設けられ、前記第１、第４のビット線を前記第１のセンスアンプに接続する第１、第４の選択トランジスタと、
前記第２、第３のビット線と前記第２のセンスアンプの間に設けられ、前記第２、第３のビット線を前記第２のセンスアンプに接続する第２、第３の選択トランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記第１乃至第４の選択トランジスタを制御し、前記第１、第３のビット線を第１、第２のセンスアンプに接続し、第２、第４のビット線を第１、第２のセンスアンプに接続する偶数／奇数プログラムと、前記第１、第２のビット線を第１、第２のセンスアンプに接続し、第３、第４のビット線を第１、第２のセンスアンプに接続するペアプログラムを切り換えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、書き込み動作の初期において、前記偶数／奇数プログラムによりデータをメモリセルに書き込み、プログラム回数が規定値を超えた場合、前記ペアプログラムによりデータをメモリセルに書き込むことを特徴とする前記請求項２の半導体記憶装置。
【請求項４】
前記制御回路は、プログラムベリファイ時、前記第１乃至第４の選択トランジスタを制御し、前記第１乃至第４のビット線と前記第１、第２のセンスアンプを前記偶数／奇数プログラムにおける接続に設定することを特徴とする前記請求項３の半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルからデータを読み出すとき、前記第１乃至第４の選択トランジスタを制御し、前記第１乃至第４のビット線と前記第１、第２のセンスアンプを前記偶数／奇数プログラムにおける接続に設定することを特徴とする請求項１乃至４記載の半導体記憶装置。
【請求項６】
前記制御回路は、データの読み出し時、前記第１、第３の選択トランジスタをオンとして前記第１、第３のビット線を前記第１、第２のセンスアンプに接続して前記メモリセルからデータを読み出し、前記第２、第４の選択トランジスタをオンとして前記第２、第４のビット線を前記第１、第２のセンスアンプに接続して前記メモリセルからデータを読み出ことを特徴とする請求項５の半導体記憶装置。
【請求項７】
前記第１、第２のセンスアンプのそれぞれに並列接続された第１、第２のラッチ回路群をさらに有し、前記第１、第２のラッチ回路群は、それぞれ複数のラッチ回路により構成されていることを特徴とする請求項１乃至６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、２種類の書き込み、又は読み出し方式を有している。第１は、選択されたワード線に接続された複数のセルのうち、偶数番目のセルと奇数番目のセルを交互に選択して半数ずつ対応するビット線に接続するEven/Odd方式（以下、Ｅ／Ｏ方式と称す）である。第２は、選択されたワード線に接続された複数のセル全てを対応するビット線に接続して一括してデータの書き込み、又は読み出しを行うAll Bit Line方式（以下、ＡＢＬ方式と称す）である。
【０００３】
Ｅ／Ｏ方式は、奇数番目と偶数番目のビット線に接続されたセルを同時に書き込めないため、ペアプログラム動作を行うことができない。このため、隣接セルとのカップリングによる閾値変化を受ける確率が高くなるという問題がある。
【０００４】
また、ＡＢＬ方式は、ペアプログラムと偶数／奇数プログラムの両動作が可能であるが、センスアンプを各ビット線に接続する必要があるため、チップ面積が増大し、消費電流も増加する。
【０００５】
尚、関連技術として、センスアンプ１に接続するビット線とセンスアンプ２に接続するビット線を交互に配置し、ビット線間の容量結合に起因する雑音を低減する技術がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−５９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、隣接セル間の干渉を低減でき、チップ面積の増大を抑制することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明半導体記憶装置の態様は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記各ビット線に接続されるセンスアンプと、前記ワード線と、ビット線の電圧を制御し、前記メモリセルにデータを書き込み、又は前記メモリセルからデータを読み出す制御回路とを有し、前記複数のビット線は、互いに隣接する少なくとも第１、第２、第３、第４のビット線を含み、前記センスアンプは少なくとも第１、第２のセンスアンプを含み、前記第１、第４のビット線と前記第１のセンスアンプの間に設けられ、前記第１、第４のビット線を前記第１のセンスアンプに接続する第１、第４の選択トランジスタと、前記第２、第３のビット線と前記第２のセンスアンプの間に設けられ、前記第２、第３のビット線を前記第２のセンスアンプに接続する第２、第３の選択トランジスタとを具備することを特徴とする。
【発明の効果】
【０００９】
本発明は、隣接セル間の干渉を低減でき、チップ面積の増大を抑制することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に適用される半導体記憶装置の一例を示す構成図。
【図２】図１に示すメモリセルアレイ及びビット線制御回路の一例を示す回路図。
【図３】図３（ａ）は本実施形態に係る偶数／奇数プログラム及びベリファイ動作を概略的に示し、図３（ｂ）は本実施形態に係るペアプログラム及びベリファイ動作を概略的に示す図。
【図４】本実施形態に係る偶数／奇数プログラムの動作を示す波形図。
【図５】本実施形態に係る偶数／奇数プログラムのベリファイ動作を示す波形図。
【図６】本実施形態に係るペアプログラムの動作を示す波形図。
【図７】本実施形態に係るペアプログラムのベリファイ動作を示す波形図。
【図８】図８（ａ）（ｂ）は、オーバープログラムが生じるプログラム動作の一例を示す図。
【図９】図９（ａ）（ｂ）は、誤書き込みが生じるプログラム動作の一例を示す図。
【図１０】本実施形態に係るプログラム動作の一例を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
図１は、本発明の実施形態に適用される半導体記憶装置、例えば４値（２ビット）を記憶することが可能なＮＡＮＤ型フラッシュメモリの構成を示している。
【００１３】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御線回路２とワード線制御回路６が接続されている。
【００１４】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えばメモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１５】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１６】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。
【００１７】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、読み出し回路及び消去回路を構成している。
【００１８】
図２は、図１のメモリセルアレイ１とビット線制御回路２の構成を示している。
【００１９】
メモリセルアレイ１には複数のＮＡＮＤストリングが配置されている。１つのＮＡＮＤストリングは、直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、ダミーセルＤＣＳ、ＤＣＤと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ１に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。他のＮＡＮＤストリングは、ビット線、ＢＬ２…とソース線ＳＲＣに接続されている。
【００２０】
各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３（ＷＬ０は図示していない）に共通接続されて、ダミーセルＤＣＳ、ＤＣＤはダミーワード線ＷＬＤＳ、ＷＬＤＤにそれぞれ接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００２１】
ビット線制御回路２は、ビット線選択回路１１と複数のデータ記憶回路１０＿１、１０＿２…１０＿ｉを有している。各データ記憶回路１０＿１、１０＿２…１０＿ｉは、ビット線選択回路１１を介して対応するビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、…に接続される。
【００２２】
ビット線選択回路１１は、隣接する４つのビット線を２つのデータ記憶回路に選択的に接続する。各ビット線には、ビット線選択トランジスタとバイアス用トランジスタが接続されている。例えばビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４には、ビット線選択トランジスタＢＬＳ１、ＢＬＳ２、ＢＬＳ３、ＢＬＳ４の電流通路の一端が接続されるとともに、バイアス用トランジスタＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３、ＢＩＡＳ４の電流通路の一端が接続されている。バイアス用トランジスタＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３、ＢＩＡＳ４の電流通路の他端は、信号ＢＬＣＲＬが供給される配線に共通接続されている。
【００２３】
また、ビット線選択トランジスタＢＬＳ１、ＢＬＳ４の電流通路の他端は、データ記憶回路１０＿１に接続され、ビット線選択トランジスタＢＬＳ２、ＢＬＳ３の電流通路の他端は、データ記憶回路１０＿２に接続されている。他のビット線選択トランジスタとデータ記憶回路との関係も同様である。
【００２４】
ビット線選択トランジスタＢＬＳ１〜ＢＬＳ２ｎ、バイアス用トランジスタＢＩＡＳ１〜ＢＩＡＳ２ｎの各ゲートには、制御信号及び制御電圧発生回路７から出力される信号が供給される。
【００２５】
前記データ記憶回路１０＿１、１０＿２…１０＿ｉは、それぞれセンスアンプ（Ｓ／Ａ）２ａと、ラッチ回路群２ｂ、２ｃにより構成されている。センスアンプ２ａは、メモリセルから読み出されたデータを検出する。ラッチ回路群２ｂ、２ｃは、センスアンプ２ａに並列接続されている。ラッチ回路群２ｂ、２ｃは、それぞれ例えば３つのラッチ回路ＬＤＬ、ＵＤＬ、ＸＤＬを有し、各ラッチ回路ＬＤＬ、ＵＤＬ、ＸＤＬは、メモリセルに書き込むためのデータを保持するとともに、メモリセルから読み出され、センスアンプ２ａにより検出されたデータを保持する。このうち、ラッチ回路ＸＤＬは、データ入出力バッファ４に接続され、入出力データを保持する。
【００２６】
各センスアンプ２ａ、ラッチ回路群２ｂ、２ｃは、図１に示すカラムデコーダ３及び制御信号及び制御電圧発生回路７により制御される。
【００２７】
図２において、データ記憶回路はラッチ回路群２ｂ、２ｃにより構成したが、これに限定されるものではない。例えばメモリセルに書き込まれるデータのビット数に応じてラッチ回路群の数を増加することが可能である。
【００２８】
一般に、Ｅ／Ｏ方式は、データ記憶回路１０＿１のセンスアンプ２ａにビット線ＢＬ１とＢＬ２が接続され、データ記憶回路１０＿２のセンスアンプ２ａにビット線ＢＬ３とＢＬ４が接続される。このため、ビット線ＢＬ１とＢＬ３を選択して書き込んだ後、ビット線ＢＬ２とＢＬ４を選択して書き込む偶数／奇数プログラムは可能であるが、ビット線ＢＬ１とＢＬ２を選択して書き込んだ後、ビット線ＢＬ３とＢＬ４を選択して書き込むペアプログラムは、隣同士のビット線が同一センスアンプへと接続されているため不可能である。
【００２９】
しかし、図２に示すように、本実施形態によれば、偶数／奇数プログラムとペアプログラムの両方を実現することが可能となる。例えばビット線選択トランジスタＢＬＳ１とＢＬＳ３をオンし、ビット線選択トランジスタＢＬＳ２とＢＬＳ４をオフして書き込んだ後、ビット線選択トランジスタＢＬＳ２とＢＬＳ４をオンし、ビット線選択トランジスタＢＬＳ１とＢＬＳ３をオフし書き込むことにより、偶数／奇数プログラムが可能である。
【００３０】
また、ビット線選択トランジスタＢＬＳ１とＢＬＳ２をオンし、ＢＬＳ３とＢＬＳ４をオフして書き込んだ後、ビット線選択トランジスタＢＬＳ３とＢＬＳ４をオンし、ＢＬＳ１とＢＬＳ２をオフして書き込むことにより、ペアプログラムが可能となる。
【００３１】
このように、本実施形態によれば、偶数／奇数プログラムとペアプログラムの両方が可能となる。
【００３２】
次に、図３（ａ）（ｂ）、図４、図５を参照してプログラムとベリファイ動作の詳細と、データラッチ回路群の関係について説明する。
【００３３】
この実施形態においては、説明を簡単化するため、２値データを記憶する場合について説明する。データの書き込み時、データ記憶回路１０＿１の例えばラッチ回路群２ｂにおいて、ラッチ回路ＬＤＬは、第１のビット線ＢＬ１に接続されたメモリセルに書き込まれるデータを保持し、データ記憶回路１０＿２の例えばラッチ回路群２ｂにおいて、ラッチ回路ＬＤＬは、第３のビット線ＢＬ３に接続されたメモリセルに書き込まれるデータを保持する。また、データ記憶回路１０＿１の例えばラッチ回路群２ｃにおいて、ラッチ回路ＬＤＬは、第４のビット線ＢＬ４に接続されたメモリセルに書き込まれるデータを保持し、データ記憶回路１０＿２の例えばラッチ回路群２ｃにおいて、ラッチ回路ＬＤＬは、第２のビット線ＢＬ２に接続されたメモリセルに書き込まれるデータを保持する。
【００３４】
図３（ａ）に示すように、偶数／奇数プログラムは、先ず、奇数ビット線ＢＬ１とＢＬ３を選択して奇数プログラムが行われ、次に、偶数ビット線ＢＬ２とＢＬ４を選択して偶数プログラムが実行される。
【００３５】
この後、奇数ビット線ＢＬ１とＢＬ３を選択して奇数ベリファイが行われ、次に、偶数ビット線ＢＬ２とＢＬ４を選択して偶数ベリファイが実行される。
【００３６】
すなわち、図４に示す動作波形のように、ビット線選択トランジスタＢＬＳ１とＢＬＳ３をオンし、ＢＬＳ２とＢＬＳ４をオフとし、ＳＧＤに電圧Ｖｓｇｄを印加した後、選択ワード線にプログラム電圧Ｖｐｇｍを印加することにより、ビット線ＢＬ１とＢＬ３に接続されたセルにデータが書き込まれる。
【００３７】
この時、バイアス用トランジスタＢＩＡＳ２とＢＩＡＳ４をオンとすることにより、非選択ビット線ＢＬ２とＢＬ４には、電圧ＢＬＣＲＬ（Ｖｄｄ）が供給される。このため、非選択ビット線ＢＬ２とＢＬ４に接続されたセルは、非書込みとなる。
【００３８】
この後、ビット線選択トランジスタＢＬＳ２とＢＬＳ４をオンとし、ＢＬＳ１とＢＬＳ３をオフとしてビット線ＢＬ２とＢＬ４に接続されたセルにデータが書き込まれる。
【００３９】
次に、図５に示す動作波形に従いベリファイ動作が実行される。
【００４０】
先ず、ビット線選択トランジスタＢＬＳ１とＢＬＳ３をオンとし、ＢＬＳ２とＢＬＳ４をオフとして選択ワード線ＷＬにベリファイ電圧Ｖverifyを印加することにより、ビット線ＢＬ１とＢＬ３に接続されたセルがベリファイされる。
【００４１】
この時、バイアス用トランジスタＢＩＡＳ２とＢＩＡＳ４をオンとすることにより、電圧ＢＬＣＲＬ（Ｖｓｓ）が非選択ビット線ＢＬ２とＢＬ４に供給される。このため、非選択ビット線ＢＬ２とＢＬ４に接続されたセルは、ベリファイされない。
【００４２】
次に、ビット線選択トランジスタＢＬＳ２とＢＬＳ４をオンとし、ＢＬＳ１とＢＬＳ３をオフとすることにより、ビット線ＢＬ２とＢＬ４に接続されたセルがベリファイされる。
【００４３】
偶数／奇数プログラム、ベリファイの場合、プログラムとベリファイにおいて、センスアンプに接続されるビット線は同一である。前述したように、図２に示すデータ記憶回路１０＿１のラッチ回路群２ｂのラッチ回路ＬＤＬにはビット線ＢＬ１用の書き込みデータが保持され、ラッチ回路群２ｃのラッチ回路ＬＤＬにはビット線ＢＬ４用の書き込みデータが保持されている。さらに、データ記憶回路１０＿２のラッチ回路群２ｂのラッチ回路ＬＤＬにはビット線ＢＬ３用の書き込みデータがラッチされ、データ記憶回路１０＿２のラッチ回路群２ｃのラッチ回路ＬＤＬにはビット線ＢＬ２用の書き込みデータが保持されている。ベリファイ時、各ビット線から読み出されたデータは、対応するラッチ回路群に保持されたデータと操作され、書き込みが完了しているかどうかが判定される。この結果、書き込みが完了していない場合、プログラム電圧をステップアップして書き込み動作が繰り返される。
【００４４】
一方、図３（ｂ）に示すペアプログラムは、先ず、ビット線ＢＬ１とＢＬ２に接続されたセルがプログラムされ、次いで、ビット線ＢＬ３とＢＬ４に接続されたセルがプログラムされる。
【００４５】
すなわち、図６に示す動作波形に示すように、先ず、ビット線選択トランジスタＢＬＳ１とＢＬＳ２をオンし、ＢＬＳ３とＢＬＳ４をオフとして、ＳＧＤに電圧Ｖｓｇｄを印加した後、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを印加することにより、ビット線ＢＬ１とＢＬ２に接続されたセルにデータが書き込まれる。この時、バイアス用トランジスタＢＩＡＳ３とＢＩＡＳ４をオンとすることにより、ＢＬＣＲＬ＝Ｖｄｄが非選択ビット線ＢＬ３とＢＬ４に供給される。このため、非選択ビット線ＢＬ３とＢＬ４は、非書込みとなる。
【００４６】
次に、ビット線選択トランジスタＢＬＳ３とＢＬＳ４をオンし、ＢＬＳ１とＢＬＳ２をオフとして、ビット線ＢＬ３とＢＬ４に接続されたセルにデータが書き込まれる。
【００４７】
この後、図７に示す動作波形に従ってベリファイ動作が行われる。ペアプログラムのベリファイ動作は、隣接セルをシールドするため、偶数／奇数プログラムにおけるビット線とセンスアンプの接続関係でベリファイする。
【００４８】
先ず、ビット線選択トランジスタＢＬＳ１とＢＬＳ３をオンし、ＢＬＳ２とＢＬＳ４をオフとして、選択ワード線ＷＬにベリファイ電圧Ｖverifyを印加することにより、ビット線ＢＬ１とＢＬ３に接続されたセルがベリファイされる。
【００４９】
この時、バイアス用トランジスタＢＩＡＳ２とＢＩＡＳ４をオンとすることにより、ＢＬＣＲＬ＝Ｖｓｓが非選択ビット線ＢＬ２とＢＬ４に供給される。このため、非選択ビット線ＢＬ２とＢＬ４に接続されたセルは、ベリファイされない。
【００５０】
次に、ビット線選択トランジスタＢＬＳ２とＢＬＳ４をオンし、ＢＬＳ１とＢＬＳ３をオフとすることにより、ビット線ＢＬ２とＢＬ４に接続されたセルがベリファイされる。
【００５１】
上記のように、ペアプログラム及びベリファイの場合、プログラムとベリファイ時にセンスアンプと接続されるビット線が異なってしまう。しかし、前述したように、各ラッチ回路群２ｂ、２ｃのラッチ回路ＬＤＬには、書き込みデータが保持されているため、このデータと、対応するビット線から読み出されたデータとを比較することにより、書き込みが完了したかどうかを判定することができる。この結果、書き込みが完了していない場合、プログラム電圧をステップアップして書き込み動作が繰り返される。
【００５２】
次に、偶数／奇数プログラムとペアプログラムの切り換えについて説明する。
【００５３】
プログラム時、書き込みセルは隣接セルとのカップリングによるオーバープログラムと、非書き込みセルのブースト不足による誤書き込みの二つの問題がある。
【００５４】
図８（ａ）（ｂ）は、上記オーバープログラムの様子を示している。図８（ａ）は選択ワード線に接続された３つのセルのプログラム時の様子を示している。この後、図８（ｂ）に示すように、書き込みセルの両隣のセルが書き終わり、非書き込みとなったとき、隣接セルのフローティングゲート電位が例えば１０Ｖから１３Ｖに上昇する。このため、カップリングにより書き込みセルのチャネルとフローティングゲート間の電界が増加し、プログラム電圧Ｖｐｇｍが増加したと等価となり、オーバープログラムとなる。この隣接セルの書き込み状態から非書き込み状態への変化の影響を受けないためには、偶数／奇数プログラムにより、隣接セルをシールドする必要がある。
【００５５】
一方、図９（ａ）（ｂ）は、非書き込みセルのブースト不足による誤書き込み非書き込みの様子を示している。
【００５６】
図９（ａ）に示すように、非書き込みセルの両隣のセルが書き込み状態のとき、非書き込みセルのチャネル電位がカップリングにより例えば６Ｖから５Ｖに低下する。このため、チャネルのブースト電圧が不足し、等価的に書き込み電圧Ｖｐｇｍが増加し、非書き込みセルが誤書き込みされてしまう。
【００５７】
この誤書き込み対策として、図９（ｂ）に示すように、ペアプログラムを用い、非書き込みセルの少なくとも片側を常に非書き込み状態とすることにより、ブースト不足を補い誤書き込みの発生頻度を低減させることが可能である。
【００５８】
そこで、本実施形態は、ペアプログラムと偶数／奇数プログラムの切り換えることにより、上記書き込みセルのオーバープログラムと、非書き込みセルの誤書き込みを防止可能としている。
【００５９】
非書き込みセルのブースト不足による誤書き込みは、プログラム電圧Ｖｐｇｍの電圧が高い状態で発生頻度が高く、Ｖｐｇｍの電圧が低い状態において、書き込みセルのオーバープログラムの発生頻度が高くなる。このため、ペアプログラムと偶数／奇数プログラムの切り換えタイミングは、プログラムのループ回数により指定する。すなわち、書き込み動作は、書き込みセルにプログラム電圧Ｖｐｍｇを印加してセルの閾値電圧を高め、ベリファイ動作により、セルの閾値電圧が所定のレベルに達したかどうかが判別される。この結果、セルの閾値電圧が所定のレベルに達していない場合、プログラム電圧ＶｐｍｇをΔＶｐｍｇだけステップアップして再度書き込みが行われ、この書き込み、ベリファイ、プログラム電圧のステップアップがセルの閾値電圧が所定のレベルに達するまで繰り返される。本実施形態は、この繰り返しのループ回数によりペアプログラムと偶数／奇数プログラムを切り換える。
【００６０】
図１０は、プログラム回数（ループ回数）とワード線のレベル（プログラム電圧）の関係を示している。
【００６１】
図１０に示すように、プログラム回数の少ない書き込みの初期段階において、書き込みセルと隣接セルとのカップリングによるオーバープログラムを防止するため、偶数／奇数プログラムを行う。この後、プログラム回数が増加し、非書き込みセルのブースト不足による誤書き込みの問題が顕著となるプログラム回数に達した場合、偶数／奇数プログラムからペアプログラムに切り換えられる。すなわち、プログラム回数が規定値に達した場合、偶数／奇数プログラムからペアプログラムに切り換えられる。
【００６２】
ペアプログラムに切り換えられた場合、隣接するビット線に接続されたメモリセルの書き込み状態により、カップリングの影響が生じる。このため、プログラム電圧Ｖｐｇｍは単にステップアップ電圧ΔＶｐｍｇを付加するだけではなく、ステップアップ電圧ΔＶｐｍｇにオフセット電圧が付加される。このオフセット電圧は、正又は負の値であり、カップリングの影響に応じて設定される。
【００６３】
具体的には、例えば偶数／奇数プログラムからペアプログラムへ切り換え後、書き込みセルに隣接するセルが非書き込みから書き込み状態になることにより、隣接セルのフローティングゲートの電位が下がり、書き込みセルのフローティングゲートの電位もカップリングにより下がってしまう。このため、正のオフセット電圧が必要となる。
【００６４】
一方、書き込みセルに隣接するセルが非書き込みである場合、前述したように、非書き込みセルのブースト不足による誤書込みが生じる。これを防止するため、プログラム電圧Ｖｐｇｍは低いほうが良い。したがって、負のオフセットが必要となる。しかし、この場合、負電圧を発生する回路が必要となるため、例えばステップアップ電圧ΔＶｐｇｍの電圧値が低減される。尚、オフセット電圧は、例えば製品毎に設定される。
【００６５】
また、プログラムが、ペアプログラムで行われたか偶数／奇数プログラムで行われたかで、ベリファイ時のアドレスが変化する。このため、規定のループ回数で偶数／奇数プログラムからペアプログラムに切り換えられた場合、ベリファイ時のアドレスも切り換えられる。
【００６６】
一方、上記のようにしてメモリセルに書き込まれたデータを読み出す場合、ビット線とセンスアンプの接続は、例えば偶数／奇数ビット線プログラムにおける接続を用いることが可能である。すなわち、偶数／奇数ビット線プログラムによる場合、例えばビット線ＢＬ１、ＢＬ３とデータ記憶回路１０＿１、１０＿２のセンスアンプ２ａとを接続した状態において、読み出し動作が行われ、次いで、ビット線ＢＬ２、ＢＬ４とデータ記憶回路１０＿１、１０＿２のセンスアンプ２ａとを接続した状態において、読み出し動作が行われる。各センスアンプ２ａにより検出されたデータは、ラッチ回路ＸＤＬに保持される。このラッチ回路ＸＤＬのデータは、カラムアドレスに従って動作するカラムデコーダ３により選択され、出力される。
【００６７】
また、ラッチ回路群２ｂ、２ｃは、センスアンプ２ａに並列接続されている。このため、ラッチ回路群２ｂのラッチ回路ＸＤＬに例えば偶数ビット線に読み出されたデータを保持し、このラッチ回路ＸＤＬに保持されたデータを出力しているとき、奇数ビット線に読み出されたデータをラッチ回路群２ｃのラッチ回路ＸＤＬに保持し、ラッチ回路ＸＤＬに保持されたデータを出力しているとき、偶数ビット線に読み出されたデータをラッチ回路群２ｂのラッチ回路ＸＤＬに保持するというような動作とすることにより、読み出し速度の高速化を図ることが可能である。
【００６８】
上記実施形態によれば、ビット線選択トランジスタを設け、偶数／奇数プログラムとペアプログラムを切り換え可能とし、偶数／奇数プログラムとペアプログラムをプログラムのループ回数に基づき切り換えている。このため、書き込みセルと隣接セルとのカップリングによるオーバープログラムを防止することができるとともに、非書き込みセルのブースト不足による誤書き込みを防止することが可能である。
【００６９】
また、センスアンプに接続されるビット線を切り換えることにより、偶数／奇数プログラムとペアプログラムを可能としている。このため、従来のように、各ビット線にセンスアンプを配置する必要がないため、回路規模の増大を防止でき、チップ面積の増大を抑制することが可能である。
【００７０】
上記実施形態は、メモリセルに２値（１ビット）のデータを記憶させる場合について説明したが、２値に限らず、２ビット（４値）以上のデータを記憶する場合においても同様に実施可能である。
【００７１】
尚、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００７２】
１…メモリセルアレイ、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、ＢＬＳ１、ＢＬＳ２、ＢＬＳ３、ＢＬＳ４、〜…ビット線選択トランジスタ、１０＿１〜１０＿ｉ…データ制御回路、２ａ…センスアンプ、２ｂ、２ｃ…ラッチ回路群、ＬＤＬ，ＵＤＬ，ＸＤＬ…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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