(57)【要約】【課題】一回だけ書込み可能な不揮発性メモリー（ライトワンスＰＲＯＭ）について、書込み前に書込み実施後の動作不良品を事前に取り除き、不良確率を低減したライトワンスＰＲＯＭを提供する。【解決手段】ＰＲＯＭコア複数Ｂｉｔと、ＰＲＯＭ状態確認回路と、それらを制御するＰＲＯＭ制御回路とで構成されるライトワンスＰＲＯＭであり、前記ＰＲＯＭ状態確認回路が、各前記ＰＲＯＭコアについて、未書込みのＢｉｔは、ライトワンスメモリー素子が正常に未書込みの状態であることを確認する動作と、既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であることを確認する動作と、未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が既書込みの場合の出力を出すことを確認する動作とを有し、それぞれの動作の制御を前記ＰＲＯＭ制御回路で行うことができる。【選択図】図１
2011181162.tif 000002
【特許請求の範囲】
【請求項１】
ライトワンスメモリー素子を内蔵し前記ライトワンスメモリー素子の状態により出力のＨ／Ｌが決定されるプログラマブルＲＯＭ（以下、ＰＲＯＭ）コアを複数Ｂｉｔと、前記ＰＲＯＭコア複数Ｂｉｔそれぞれに接続されているＰＲＯＭ状態確認回路と、前記ＰＲＯＭコア複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路それぞれに接続されており入力する任意のＤＡＴＡとＣＬＫのデジタル信号により前記ＰＲＯＭコア複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路を制御する制御信号を出力するＰＲＯＭ制御回路とで構成され、前記ＰＲＯＭ状態確認回路が、前記ＰＲＯＭコアそれぞれについて、前記ライトワンスメモリー素子が未書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に未書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が未書込みの場合の出力を出すことを確認する動作と、前記ライトワンスメモリー素子が既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認する動作と、前記ライトワンスメモリー素子が未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認する動作とを有し、それぞれの動作の制御を前記ＰＲＯＭ制御回路で行う高信頼性ライトワンスＰＲＯＭ。
【請求項２】
請求項１に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ＰＲＯＭコアが、一端が第１の基準電位に接続された前記ライトワンスメモリー素子と、一端が前記ライトワンスメモリー素子の他端と接続され他端が第２の基準電位に接続された第１の定電流源と、一端が前記ライトワンスメモリー素子の他端と前記第１の定電流源の一端に接続され前記ＰＲＯＭ制御回路からの制御信号によりＯＮ／ＯＦＦを制御される第１のスイッチと、一端が前記ＰＲＯＭコアの外部に出力され他端が前記第１のスイッチの他端と接続され前記ＰＲＯＭ制御回路からの制御信号によりＯＮ／ＯＦＦを制御される第２のスイッチと、一端の入力が前記第１のスイッチ及び前記第２のスイッチの他端に共通で接続され他端の入力が前記ＰＲＯＭコアの外部に出力され出力が前記ＰＲＯＭコアの出力である第１の差動コンパレータとで構成され、前記ＰＲＯＭ状態確認回路が、それぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくとも電位が前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値と既書込み状態限界値の中間値の場合に前記第１のスイッチの一端に発生する電位と等価である電位と前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位と前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位とに可変する第１の参照電源と、それぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続され電位が前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である第２の参照電源とで構成されている高信頼性ライトワンスＰＲＯＭ。
【請求項３】
請求項２に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ＰＲＯＭ状態確認回路が、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と既書込み状態限界値の中間値である第１の参照抵抗と、一端が前記第１の参照抵抗の他端と他端が前記第２の基準電位に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくとも電流値が前記第１の定電流源と等価の電流値と前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位が前記第１の参照抵抗の他端に発生する電流値と前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位が前記第１の参照抵抗の他端に発生する電流値とに可変する第１の参照電流源と、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値と等価である第２の参照抵抗と、一端が前記第２の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が前記第１の定電流源と等価である第２の参照電流源とで構成されていることが、請求項２に記載の高信頼性ライトワンスＰＲＯＭと異なる高信頼性ライトワンスＰＲＯＭ。
【請求項４】
請求項２に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ＰＲＯＭ状態確認回路が、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくともインピーダンスが前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と既書込み状態限界値の中間値と前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値とに可変する第３の参照抵抗と、一端が前記第３の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が第１の電流源と等価である第３の参照電流源と、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値と等価である第２の参照抵抗と、一端が前記第２の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が前記第１の定電流源と等価である第２の参照電流源とで構成されていることが、請求項２に記載の高信頼性ライトワンスＰＲＯＭと異なる高信頼性ライトワンスＰＲＯＭ。
【請求項５】
請求項１及至４に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ライトワンスメモリー素子が、ヒューズ素子である高信頼性ライトワンスＰＲＯＭ。
【請求項６】
請求項１及至４に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ライトワンスメモリー素子が、ザップ素子である高信頼性ライトワンスＰＲＯＭ。
【請求項７】
請求項１及至４に記載の高信頼性ライトワンスＰＲＯＭであって、
前記ライトワンスメモリー素子が、ＥＰＲＯＭである高信頼性ライトワンスＰＲＯＭ。
【請求項８】
請求項１及至７に記載の高信頼性ライトワンスＰＲＯＭであって、
それぞれの前記ＰＲＯＭコアの出力に接続され前記ＰＲＯＭコアの出力信号をラッチし、入力されるＣＬＫ信号に同期して前記ＰＲＯＭコアのＨ／Ｌ出力をデジタル信号として順次出力する出力ラッチ回路を付加した構成であることが、請求項１及至７に記載の高信頼性ライトワンスＰＲＯＭと異なる高信頼性ライトワンスＰＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一回だけ書込み可能な不揮発性メモリー（ライトワンスＰＲＯＭ）にかかり、その用途は不良の少ないライトワンスＰＲＯＭを提供することに関する。
【背景技術】
【０００２】
近年、各種センサー商品の高精度化に伴い、各種センサー素子と組合せて使いそのセンサー素子を制御するＩＣにも、その特性を高精度に調整する必要性が高まっている。
【０００３】
ここで、個々のセンサー素子やセンサー制御ＩＣの特性バラツキに合わせてＩＣの特性を調整するために、ＩＣに不揮発性メモリーを内蔵し、そのメモリーの書込み値によりＩＣの特性を変化させて調整する方法があるが、この不揮発性メモリーとして一回だけしか書込みが可能ではないが、一度書込みを実施すれば、その値が経年変化により反転する可能性が極めて低く信頼性が高いライトワンスＰＲＯＭを使用する場合がある。
【０００４】
ライトワンスＰＲＯＭを内蔵したＩＣを提供し、ユーザ工程でライトワンスＰＲＯＭを書き込んでＩＣ特性を調整する場合、ライトワンスＰＲＯＭは、一度しか書込みができないため、出荷前に実際に書込みを実施して不良Ｂｉｔを検出することができない。そこで、文献１に示されているように、冗長Ｂｉｔを設けておき、書込み実施後に不良Ｂｉｔが発生した場合は、冗長Ｂｉｔを書き込んで補完する構成とするか、従来例の様に出荷前にライトワンスＰＲＯＭに不良要素が無いか出来る限り検査をして、不良率を下げるようにしている。図８に従来のライトワンスＰＲＯＭの一例を示す。これは、アノードが電源ＶＤＤに接続された第１のダイオード１９と一端が前記第１のダイオード１９のカソードに接続されそのインピーダンスがＲｍであるライトワンスメモリー素子６と、一端が前記ライトワンスメモリー素子６に接続され他端が接地されておりその電流値がＩ０である定電流源７と、一端が前記ライトワンスメモリー素子６の他端と前記定電流源７の一端に接続され他端が接地されておりＰＲＯＭ制御回路５からの制御信号によりＯＮ／ＯＦＦを制御される第１のスイッチ２０と、一端が前記ライトワンスメモリー素子６の他端と前記定電流源７の一端に接続されＰＲＯＭ制御回路５からの制御信号によりＯＮ／ＯＦＦを制御される第２のスイッチ２２と、一端の入力が前記第２のスイッチ２２の他端に接続され他端の入力が参照電源２１に接続されその出力がＰＲＯＭコア１の出力である差動コンパレータ８とで構成されるＰＲＯＭコア１を複数Ｂｉｔ有し、前記複数のＰＲＯＭコア１それぞれの前記ライトワンスメモリー素子６の一端が前記ＰＲＯＭコア１の外部で共通に接続され、そのノードにカソードが接続された第２のダイオード２３のアノードをメモリー素子状態確認端子として出している構成である。
【０００５】
ここで、前記ライトワンスメモリー素子６が未書込み状態のインピーダンスＲｍは小さく、書込み状態のインピーダンスＲｍは大きくなるヒューズ素子の様な素子であるとし、正常な未書込み状態のインピーダンスＲｍの上限値をＲｎ、正常な書込み状態のインピーダンスＲｍの下限値をＲｗ（Ｒｎ＜Ｒｗ）とした場合、前記第１のダイオード１９の降下電圧をＶＤとすると、前記差動コンパレータの一端の入力の電位Ｖｍは、Ｖｍ＝ＶＤＤ−ＶＤ−Ｉ０・Ｒｍとなり、前記参照電源２１の電位Ｖｒｅｆを
ＶＤＤ−ＶＤ−Ｉ０・Ｒｗ＜Ｖｒｅｆ＜ＶＤＤ−ＶＤ−Ｉ０・Ｒｎ
となるようにしておけば、前記ライトワンスメモリー素子６が未書込み状態の場合は、前記ＰＲＯＭコア１の出力ＰＲＯＭＯＵＴ１はＬ、前記ライトワンスメモリー素子６が書込み状態の場合は、前記ＰＲＯＭコア１の出力ＰＲＯＭＯＵＴ１はＨを出力する動作をする。
【０００６】
各前記ＰＲＯＭコア１内の前記ライトワンスメモリー素子６の状態の確認は、確認する前記ＰＲＯＭコア１内の前記第１のスイッチ２０を前記ＰＲＯＭ制御回路５の制御信号によりＯＮすると同時に前記第２のスイッチ２２を前記ＰＲＯＭ制御回路５の制御信号によりＯＦＦし、前記ライトワンスメモリー素子６の他端を接地電位にした状態で、前記メモリー素子状態確認端子より電流もしくは電圧を印加し、前記メモリー素子状態確認端子の電流・電圧特性を測定して、前記ライトワンスメモリー素子６のインピーダンスＲｍを測定する。そして、前記ライトワンスメモリー素子６が未書込みの場合、Ｒｍ＜Ｒｎであれば正常な未書込み状態であり、書込み済の場合、Ｒｍ＞Ｒｗであれば正常な書込み状態であると確認できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２００５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の文献１のライトワンスＰＲＯＭでは、書込みを実施したＢｉｔが不良Ｂｉｔになった場合、冗長Ｂｉｔで不良を補完することができるが、搭載するＢｉｔ数分と同じ数だけ冗長Ｂｉｔを搭載しなければならず、ＩＣチップ内のＰＲＯＭの面積が増えることになり、ＩＣチップ小型化の障害になるという問題があった。
【０００９】
また、上述した従来のライトワンスＰＲＯＭでは、ライトワンスメモリー素子が、正常な未書込み状態もしくは正常な書込み済状態であるかを確認でき、ライトワンスメモリー素子が正常な未書込み状態もしくは正常な書込み済状態である場合のＰＲＯＭコアの出力がそれぞれ正常な出力を出すかを確認できるが、ライトワンスメモリー素子を実際に書き込む前に、書込み実施後にＰＲＯＭコアの出力が、どのような出力を出すかを確認することができないため、書込み実施後にライトワンスメモリー素子が正常に書込み状態になったのに、ＰＲＯＭコアの出力が正常な書込み状態の出力を出さないという不良Ｂｉｔを検査で取り除くことができないという課題があった。
【００１０】
本発明は前記実情に鑑みてなされたもので、ライトワンスＰＲＯＭにおいて、ライトワンスメモリー素子が未書込みのＢｉｔは、ライトワンスメモリー素子が正常に未書込みの状態であり且つＰＲＯＭコアの出力はライトワンスメモリー素子が未書込みの場合の出力を出すことを確認でき、ライトワンスメモリー素子が既書込みのＢｉｔは、ライトワンスメモリー素子が正常に既書込みの状態であり且つＰＲＯＭコアの出力は前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認でき、ライトワンスメモリー素子が未書込みのＢｉｔで、仮想的にライトワンスメモリー素子を既書込みの状態にして、書込み後にＰＲＯＭコアの出力がライトワンスメモリー素子が既書込みの場合の出力を出すことを確認できる高信頼性ライトワンスＰＲＯＭを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係る高信頼性ライトワンスＰＲＯＭは、ライトワンスメモリー素子を内蔵し前記ライトワンスメモリー素子の状態により出力のＨ／Ｌが決定されるプログラマブルＲＯＭ（以下、ＰＲＯＭ）コアを複数Ｂｉｔと、前記ＰＲＯＭコア複数Ｂｉｔそれぞれに接続されているＰＲＯＭ状態確認回路と、前記ＰＲＯＭコア複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路それぞれに接続されており入力する任意のＤＡＴＡとＣＬＫのデジタル信号により前記ＰＲＯＭコア複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路を制御する制御信号を出力するＰＲＯＭ制御回路とで構成され、前記ＰＲＯＭ状態確認回路が、前記ＰＲＯＭコアそれぞれについて、前記ライトワンスメモリー素子が未書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に未書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が未書込みの場合の出力を出すことを確認する動作と、前記ライトワンスメモリー素子が既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認する動作と、前記ライトワンスメモリー素子が未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認する動作とを有し、それぞれの動作の制御を前記ＰＲＯＭ制御回路で行うことを特徴とする。
【００１２】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ＰＲＯＭコアが、一端が第１の基準電位に接続された前記ライトワンスメモリー素子と、一端が前記ライトワンスメモリー素子の他端と接続され他端が第２の基準電位に接続された第１の定電流源と、一端が前記ライトワンスメモリー素子の他端と前記第１の定電流源の一端に接続され前記ＰＲＯＭ制御回路からの制御信号によりＯＮ／ＯＦＦを制御される第１のスイッチと、一端が前記ＰＲＯＭコアの外部に出力され他端が前記第１のスイッチの他端と接続され前記ＰＲＯＭ制御回路からの制御信号によりＯＮ／ＯＦＦを制御される第２のスイッチと、一端の入力が前記スイッチ１及び前記スイッチ２の他端に共通で接続され他端の入力が前記ＰＲＯＭコアの外部に出力され出力が前記ＰＲＯＭコアの出力である第１の差動コンパレータとで構成され、前記ＰＲＯＭ状態確認回路が、それぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくとも電位が前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値と既書込み状態限界値の中間値の場合に前記第１のスイッチの一端に発生する電位と等価である電位と前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位と前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位とに可変する第１の参照電源と、それぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続され電位が前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である第２の参照電源とで構成されていることを特徴とする。
【００１３】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ＰＲＯＭ状態確認回路が、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と既書込み状態限界値の中間値である第１の参照抵抗と、一端が前記第１の参照抵抗の他端と他端が前記第２の基準電位に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくとも電流値が前記第１の定電流源と等価の電流値と前記ライトワンスメモリー素子のインピーダンスが未書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位が前記第１の参照抵抗の他端に発生する電流値と前記ライトワンスメモリー素子のインピーダンスが既書込み状態限界値の場合に前記第１のスイッチの一端に発生する電位と等価である電位が前記第１の参照抵抗の他端に発生する電流値とに可変する第１の参照電流源と、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値と等価である第２の参照抵抗と、一端が前記第２の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が前記第１の定電流源と等価である第２の参照電流源とで構成されていることを特徴とする。
【００１４】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ＰＲＯＭ状態確認回路が、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第１の差動コンパレータの他端と共通に接続され前記ＰＲＯＭ制御回路からの制御信号により少なくともインピーダンスが前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と既書込み状態限界値の中間値と前記ライトワンスメモリー素子のインピーダンスの未書込み状態限界値と前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値とに可変する第３の参照抵抗と、一端が前記第３の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が第１の電流源と等価である第３の参照電流源と、一端が前記第１の基準電位に接続され他端がそれぞれの前記ＰＲＯＭコアの外部に出力されている前記第２のスイッチの一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子のインピーダンスの既書込み状態限界値と等価である第２の参照抵抗と、一端が前記第２の参照抵抗の他端と他端が前記第２の基準電位に接続され電流値が前記第１の定電流源と等価である第２の参照電流源とで構成されていることを特徴とする。
【００１５】
また、本発明の高信頼性ライトワンスＰＲＯＭは、全ての前記ＰＲＯＭコアの出力に出力ラッチ回路が接続され前記ＰＲＯＭコアの出力信号をラッチし、入力されるＣＬＫ信号に同期して前記ＰＲＯＭコアのＨ／Ｌ出力をデジタル信号として順次出力する構成であることを特徴とする。
【００１６】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ライトワンスメモリー素子が、ヒューズ素子であることを特徴とする。
【００１７】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ライトワンスメモリー素子が、ザップ素子であることを特徴とする。
【００１８】
また、本発明の高信頼性ライトワンスＰＲＯＭは、前記ライトワンスメモリー素子が、ＥＰＲＯＭであることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、信頼性の高いライトワンスＰＲＯＭを供給することにおいて、出荷前もしくは使用前の検査で、前記ＰＲＯＭコアそれぞれの出力を評価することで、前記ライトワンスＰＲＯＭ内の前記ライトワンスメモリー素子が未書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に未書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が未書込みの場合の出力を出すことを確認でき、前記ライトワンスメモリー素子が既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であり且つ前記ＰＲＯＭコアの出力は前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認でき、前記ライトワンスメモリー素子が未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認でき、従来回路からの追加回路も少ないので、各モードの不良品を事前に取り除くことができ不良確立を低減し且つＰＲＯＭのチップ面積増加も少ない高信頼性ライトワンスＰＲＯＭを提供することができるという効果がある。
【００２０】
また、本発明によれば、信頼性の高いライトワンスＰＲＯＭを供給することにおいて、前記出荷前もしくは使用前の各不良モード確認検査で、前記ＰＲＯＭコアそれぞれの出力を出力ラッチ回路でラッチし、入力されるＣＬＫ信号に同期して前記ＰＲＯＭコアのＨ／Ｌ出力をデジタル信号として順次出力できるので、確認検査がデジタル信号処理で簡易にでき且つ各モードの不良品を事前に取り除くことができ不良確率を低減し且つＰＲＯＭのチップ面積増加も少ない高信頼性ライトワンスＰＲＯＭを提供することができるという効果がある。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例１における高信頼性ライトワンスＰＲＯＭの概略構成を示すブロック図
【図２】本発明の実施例１における高信頼性ライトワンスＰＲＯＭの一例の回路図
【図３】本発明の実施例１における高信頼性ライトワンスＰＲＯＭの別例の回路図
【図４】本発明の実施例１における高信頼性ライトワンスＰＲＯＭの別例の回路図
【図５】本実施例１の各動作時におけるＰＲＯＭコアの特性を示す図
【図６】本発明の実施例２における高信頼性ライトワンスＰＲＯＭの概略構成を示すブロック図
【図７】本実施例２の各動作時における出力ラッチ回路の特性を示す図
【図８】従来のライトワンスＰＲＯＭの一例の回路図
【発明を実施するための形態】
【００２２】
以下、本発明の実施例における高信頼性ライトワンスＰＲＯＭについて、図面を参照しながら説明する。
【００２３】
（実施例１）
図１は、実施例１の高信頼性ライトワンスＰＲＯＭの概略構成を示すブロック図である。
【００２４】
実施例１の高信頼性ライトワンスＰＲＯＭは、ライトワンスメモリー素子を内蔵し前記ライトワンスメモリー素子の状態により出力のＨ／Ｌが決定されるＰＲＯＭコア１〜３を複数Ｂｉｔと、前記ＰＲＯＭコア１〜３複数Ｂｉｔそれぞれに接続されているＰＲＯＭ状態確認回路４と、前記ＰＲＯＭコア１〜３複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路４それぞれに接続されており入力する任意のＤＡＴＡとＣＬＫのデジタル信号により前記ＰＲＯＭコア１〜３複数Ｂｉｔ及び前記ＰＲＯＭ状態確認回路４を制御する制御信号を出力するＰＲＯＭ制御回路５とで構成されている。尚、前記ＰＲＯＭコア１は１Ｂｉｔ目のＰＲＯＭコア、前記ＰＲＯＭコア２は２Ｂｉｔ目のＰＲＯＭコア、前記ＰＲＯＭコア３はＮＢｉｔ目のＰＲＯＭコアである。前記ＰＲＯＭ状態確認回路４は、前記ＰＲＯＭコア１〜３に対して以下の３つの確認動作を行う機能を有している。１つ目は、前記ライトワンスメモリー素子が未書込みのＢｉｔに対して、前記ライトワンスメモリー素子が正常に未書込みの状態であり且つ前記ＰＲＯＭコア１〜３の出力は前記ライトワンスメモリー素子が未書込みの場合の出力を出すことを確認する動作、２つ目は、前記ライトワンスメモリー素子が既書込みのＢｉｔに対して、前記ライトワンスメモリー素子が正常に既書込みの状態であり且つ前記ＰＲＯＭコア１〜３の出力は前記ライトワンスメモリー素子が既書込みの場合の出力を出すことを確認する動作、３つ目は、前記ライトワンスメモリー素子が未書込みのＢｉｔに対して、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコア１〜３の出力は前記ライトワンスメモリー素子が既書込みの出力を出すことを確認する動作である。これら３つの動作は前記ＰＲＯＭ制御回路５からの制御信号で前記ＰＲＯＭ状態確認回路４と前記ＰＲＯＭコア１〜３を制御して行う。
【００２５】
以上のように構成された高信頼性ライトワンスＰＲＯＭについて、以下、動作を説明する。
【００２６】
通常動作時、前記ＰＲＯＭコア１〜３は、内部の比較器により前記ライトワンスメモリー素子のインピーダンスＲｍ、もしくは前記インピーダンスＲｍを電圧または電流に等価変換した値が、適切に設定された参照値より大きいか小さいかを比較し、その大小により、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴ１〜３のＨ／Ｌを決定し出力する。ここで、前記参照値は、前記ライトワンスメモリー素子が正常に未書込み状態の時のインピーダンスの限界抵抗値Ｒｎと前記ライトワンスメモリー素子が正常に既書込み状態の時のインピーダンスの限界抵抗値Ｒｗとの間の抵抗値Ｒｒｅｆ、もしくは前記抵抗値Ｒｒｅｆを電圧または電流に等価変換した値である。また、前記参照値は、前記ＰＲＯＭ状態確認回路４から各前記ＰＲＯＭコア１〜３に印加される。
【００２７】
次に、前記１つ目のＰＲＯＭ状態確認動作時、前記ＰＲＯＭ制御回路５からの制御信号により前記ＰＲＯＭ状態確認回路４内の前記参照値が前記抵抗値Ｒｒｅｆから前記未書込み状態の時のインピーダンスの限界値Ｒｎ、もしくは前記未書込み状態の限界抵抗値Ｒｎを電圧または電流に等価変換した値に変更されて前記ＰＲＯＭコア１〜３に印加される。これにより、前記ＰＲＯＭコア１〜３は、内部の比較器により前記ライトワンスメモリー素子のインピーダンスＲｍ、もしくは前記インピーダンスＲｍを電圧または電流に等価変換した値が、前記未書込み状態の限界抵抗値Ｒｎ、もしくは前記未書込み状態の限界抵抗値Ｒｎを電圧または電流に等価変換した値より大きいか小さいかを比較し、その大小により、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴ１〜３のＨ／Ｌを決定し出力する。つまり、前記１つ目のＰＲＯＭ状態確認動作を前記ライトワンスメモリー素子が未書込みのＢｉｔに実施することにより、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が未書込みの場合の出力を出していれば、前記ライトワンスメモリー素子のインピーダンスＲｍが前記未書込み状態の限界抵抗値Ｒｎを超えていない正常な未書込み状態であり且つ前記ライトワンスメモリー素子のインピーダンスＲｍが正常な未書込み状態である時、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が未書込み状態の時の正常な出力を出す良品Ｂｉｔであることを確認でき、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が既書込みの場合の出力を出していれば、前記ライトワンスメモリー素子のインピーダンスＲｍが前記未書込み状態の限界抵抗値Ｒｎを超えている不良素子であるか、もしくは前記ライトワンスメモリー素子のインピーダンスＲｍが正常な未書込み状態でも、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が未書込み状態の時の正常な出力を出せない不良Ｂｉｔであることを確認できる。
【００２８】
次に、前記２つ目のＰＲＯＭ状態確認動作時、前記ＰＲＯＭ制御回路５からの制御信号により前記ＰＲＯＭ状態確認回路４内の前記参照値が前記抵抗値Ｒｒｅｆから前記既書込み状態の時のインピーダンスの限界値Ｒｗ、もしくは前記既書込み状態の限界抵抗値Ｒｗを電圧または電流に等価変換した値に変更されて前記ＰＲＯＭコア１〜３に印加される。これにより、前記ＰＲＯＭコア１〜３は、内部の比較器により前記ライトワンスメモリー素子のインピーダンスＲｍ、もしくは前記インピーダンスＲｍを電圧または電流に等価変換した値が、前記既書込み状態の限界抵抗値Ｒｗ、もしくは前記未書込み状態の限界抵抗値Ｒｗを電圧または電流に等価変換した値より大きいか小さいかを比較し、その大小により、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴ１〜３のＨ／Ｌを決定し出力する。つまり、前記２つ目のＰＲＯＭ状態確認動作を前記ライトワンスメモリー素子が既書込みのＢｉｔに実施することにより、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が既書込みの場合の出力を出していれば、前記ライトワンスメモリー素子のインピーダンスＲｍが前記既書込み状態の限界抵抗値Ｒｗを超えていない正常な既書込み状態であり且つ前記ライトワンスメモリー素子のインピーダンスＲｍが正常な既書込み状態である時、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が既書込み状態の時の正常な出力を出す良品Ｂｉｔであることを確認でき、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が未書込みの場合の出力を出していれば、前記ライトワンスメモリー素子のインピーダンスＲｍが前記既書込み状態の限界抵抗値Ｒｗを超えている不良素子であるか、もしくは前記ライトワンスメモリー素子のインピーダンスＲｍが正常な既書込み状態でも、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が既書込み状態の時の正常な出力を出せない不良Ｂｉｔであることを確認できる。
【００２９】
次に、前記３つ目のＰＲＯＭ状態確認動作時、前記ＰＲＯＭ制御回路５からの制御信号により前記ＰＲＯＭ状態確認回路４内の前記参照値は前記抵抗値Ｒｒｅｆ、もしくは前記抵抗値Ｒｒｅｆを電圧または電流に等価変換した値を前記ＰＲＯＭコア１〜３に印加し、前記ＰＲＯＭ制御回路５からの制御信号により前記ＰＲＯＭコア１〜３内で前記参照値と比較器で比較する前記ライトワンスメモリー素子のインピーダンスＲｍ、もしくは前記インピーダンスＲｍを電圧または電流に等価変換した値を、前記ライトワンスメモリー素子が既書込み状態の時のインピーダンスの限界値Ｒｗ、もしくは前記既書込み状態の限界抵抗値Ｒｗを電圧または電流に等価変換した値に置換する。よって、この時、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴ１〜３は、正常に動作していれば、前記ライトワンスメモリー素子が既書込み状態の時の出力を出す。つまり、前記３つ目のＰＲＯＭ状態確認動作を前記ライトワンスメモリー素子が未書込みのＢｉｔに実施することにより、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が既書込みの場合の出力を出していれば、書込み実施後に前記ライトワンスメモリー素子のインピーダンスＲｍが正常な既書込み状態になった時、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が既書込み状態の時の正常な出力を出す良品Ｂｉｔであることを確認でき、該当Ｂｉｔの前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴが、前記ライトワンスメモリー素子が未書込みの場合の出力を出していれば、書込み実施後に前記ライトワンスメモリー素子のインピーダンスＲｍが正常な既書込み状態になった時でも、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、前記ライトワンスメモリー素子が既書込み状態の時の正常な出力を出せない不良Ｂｉｔであることを確認できる。
【００３０】
図２は、上述した各動作を実現する前記高信頼性ライトワンスＰＲＯＭの回路の一例であり、前記ＰＲＯＭコア１〜３それぞれが、一端が電源電圧ＶＤＤに接続された前記ライトワンスメモリー素子６と、一端が前記ライトワンスメモリー素子６の他端と接続され他端が接地され電流値がＩ０である第１の定電流源７と、一端が前記ライトワンスメモリー素子６の他端と前記第１の定電流源７の一端に接続され前記ＰＲＯＭ制御回路５からの制御信号によりＯＮ／ＯＦＦを制御される第１のスイッチ９と、一端が前記ＰＲＯＭコア１〜３の外部に出力され他端が前記第１のスイッチ９の他端と接続され前記ＰＲＯＭ制御回路からの制御信号によりＯＮ／ＯＦＦを制御される第２のスイッチ１０と、負入力が前記第１のスイッチ９及び前記第２のスイッチ１０の他端に共通で接続され正入力が前記ＰＲＯＭコア１〜３の外部に出力され出力が前記ＰＲＯＭコア１〜３の出力である第１の差動コンパレータ８とで構成され、前記ＰＲＯＭ状態確認回路４が、それぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第１の差動コンパレータ８の正入力と共通に接続され前記ＰＲＯＭ制御回路５からの制御信号により少なくとも電位Ｖｒｅｆが前記ライトワンスメモリー素子６のインピーダンスＲｍが未書込み状態限界値Ｒｎと既書込み状態限界値Ｒｗの中間値の場合に前記第１のスイッチ９の一端に発生する電位と等価である電位Ｖｃと前記ライトワンスメモリー素子６のインピーダンスが未書込み状態限界値Ｒｎの場合に前記第１のスイッチ９の一端に発生する電位と等価である電位Ｖｎと前記ライトワンスメモリー素子６のインピーダンスが既書込み状態限界値Ｒｗの場合に前記第１のスイッチ９の一端に発生する電位と等価である電位Ｖｗとに可変する第１の参照電源１１と、それぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第２のスイッチ１０の一端に共通に接続され電位が前記ライトワンスメモリー素子６のインピーダンスが既書込み状態限界値Ｒｗの場合に前記第１のスイッチ９の一端に発生する電位と等価である第２の参照電源１２とで構成される高信頼性ライトワンスＲＯＭである。
【００３１】
上記の構成において、前記第１のスイッチ９がＯＮ、前記第２のスイッチがＯＦＦの時には、前記作動コンパレータ８の負入力には、前記ライトワンスメモリー素子６と前記第１の定電流源７の接続点の電圧、すなわち前記ライトワンスメモリー素子６のインピーダンスＲｍを電圧に等価変換した電圧Ｖｍが発生しており、
Ｖｍ＝ＶＤＤ−Ｉ０・Ｒｍ
である。ここで、前記ライトワンスメモリー素子６が未書込み状態のインピーダンスＲｍは小さく、既書込み状態のインピーダンスＲｍは大きくなるヒューズ素子の様な素子であるとした場合、前記未書込み状態限界値Ｒｎは、正常な未書込み状態のインピーダンスＲｍの上限値、既書込み状態限界値Ｒｗは、正常な既書込み状態のインピーダンスＲｍの下限値（Ｒｎ＜Ｒｗ）ということになり、上記より、前記ライトワンスメモリー素子６のインピーダンスＲｍが未書込み状態上限値Ｒｎの場合の等価変換した前記電圧Ｖｎ、前記ライトワンスメモリー素子６のインピーダンスＲｍが既書込み状態下限値Ｒｗの場合の等価変換した前記電圧Ｖｗ、前記ライトワンスメモリー素子６のインピーダンスＲｍが未書込み状態上限値Ｒｎと既書込み状態下限値Ｒｗの中間値の場合の等価変換した前記電圧Ｖｃはそれぞれ、
Ｖｎ＝ＶＤＤ−Ｉ０・Ｒｎ
Ｖｗ＝ＶＤＤ−Ｉ０・Ｒｗ
Ｖｗ＜Ｖｃ＜Ｖｎ
である。また、上記回路構成より、前記ＰＲＯＭコアの出力ＰＲＯＭＯＵＴは、
Ｖｍ＞Ｖｒｅｆ時    ＰＲＯＭＯＵＴ＝Ｌ
Ｖｍ＜Ｖｒｅｆ時    ＰＲＯＭＯＵＴ＝Ｈ
となる。
【００３２】
図５は、本実施例１の回路の各動作時における前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍの分布と前記参照電圧１１の電圧Ｖｒｅｆの関係と前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴの関係を表したものである。
【００３３】
まず、図５（ａ）は通常動作時の特性で、この時、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の正入力に入る前記ＰＲＯＭ状態確認回路４内の前記第１の参照電源１１の電圧Ｖｒｅｆは、前記ＰＲＯＭ制御回路５からの制御信号により、
Ｖｒｅｆ＝Ｖｃ
となっており、前記ＰＲＯＭコア１〜３内の前記第１のスイッチ９と前記第２のスイッチ１０は、前記ＰＲＯＭ制御回路５からの制御信号により、それぞれ前記第１のスイッチがＯＮ、前記第２のスイッチがＯＦＦとなっているので、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の負入力に入る前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＝ＶＤＤ−Ｉ０・Ｒｍ
となっている。よって、前記ライトワンスメモリー素子６が正常な未書込み状態の場合、前記ライトワンスメモリー素子６のインピーダンスＲｍは、Ｒｍ＜Ｒｎであるので、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｒｅｆ＝Ｖｃ＜Ｖｎ＜Ｖｍ
となる領域に分布し、前記ライトワンスメモリー素子６が正常な既書込み状態の場合、前記ライトワンスメモリー素子６のインピーダンスＲｍは、Ｒｍ＞Ｒｗであるので、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＜Ｖｗ＜Ｖｒｅｆ＝Ｖｃ
となる領域に分布する。これらのことと前記ＰＲＯＭコア１〜３の構成より、前記ライトワンスメモリー素子６が未書込みの場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｌ
前記ライトワンスメモリー素子６が既書込みの場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｈ
が、出力される。
【００３４】
次に、図５（ｂ）はライトワンスメモリー素子未書込み状態確認動作時の特性で、この時、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の正入力に入る前記ＰＲＯＭ状態確認回路４内の前記第１の参照電源１１の電圧Ｖｒｅｆは、前記ＰＲＯＭ制御回路５からの制御信号により、
Ｖｒｅｆ＝Ｖｎ
となっており、前記ＰＲＯＭコア１〜３内の前記第１のスイッチ９と前記第２のスイッチ１０は、前記ＰＲＯＭ制御回路５からの制御信号により、それぞれ前記第１のスイッチがＯＮ、前記第２のスイッチがＯＦＦとなっているので、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の負入力に入る前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＝ＶＤＤ−Ｉ０・Ｒｍ
となっている。よって、前記ライトワンスメモリー素子６のインピーダンスＲｍが、Ｒｍ＜Ｒｎとなる正常な未書込み状態の場合、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｒｅｆ＝Ｖｎ＜Ｖｍ
となる領域に分布し且つ前記ＰＲＯＭコア１〜３が正常に動作している場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｌ
となり、前記ライトワンスメモリー素子６のインピーダンスＲｍが、Ｒｍ＞Ｒｎとなる正常な未書込み状態ではない場合、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＜Ｖｒｅｆ＝Ｖｎ
となる領域に分布し、あるいはＲｍ＜Ｒｎであっても前記ＰＲＯＭコア１〜３が正常に動作していない場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｈ
となる。つまり、前記ライトワンスメモリー素子６が未書込みのＢｉｔに対して、本モードの確認動作を実施した場合、
ＰＲＯＭＯＵＴ＝Ｌ  であれば、正常な未書込みＢｉｔ
ＰＲＯＭＯＵＴ＝Ｈ  であれば、不良Ｂｉｔ
ということになる。
【００３５】
次に、図５（ｃ）はライトワンスメモリー素子既書込み状態確認動作時の特性で、この時、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の正入力に入る前記ＰＲＯＭ状態確認回路４内の前記第１の参照電源１１の電圧Ｖｒｅｆは、前記ＰＲＯＭ制御回路５からの制御信号により、
Ｖｒｅｆ＝Ｖｗ
となっており、前記ＰＲＯＭコア１〜３内の前記第１のスイッチ９と前記第２のスイッチ１０は、前記ＰＲＯＭ制御回路５からの制御信号により、それぞれ前記第１のスイッチがＯＮ、前記第２のスイッチがＯＦＦとなっているので、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の負入力に入る前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＝ＶＤＤ−Ｉ０・Ｒｍ
となっている。よって、前記ライトワンスメモリー素子６のインピーダンスＲｍが、Ｒｍ＞Ｒｗとなる正常な既書込み状態の場合、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｍ＜Ｖｒｅｆ＝Ｖｗ
となる領域に分布し且つ前記ＰＲＯＭコア１〜３が正常に動作している場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｈ
となり、前記ライトワンスメモリー素子６のインピーダンスＲｍが、Ｒｍ＜Ｒｗとなる正常な既書込み状態ではない場合、上記の関係より前記ライトワンスメモリー素子６のインピーダンス等価変換電圧Ｖｍは、
Ｖｒｅｆ＝Ｖｗ＜Ｖｍ
となる領域に分布し、あるいはＲｍ＞Ｒｗであっても前記ＰＲＯＭコア１〜３が正常に動作していない場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｌ
となる。つまり、前記ライトワンスメモリー素子６が既書込みのＢｉｔに対して、本モードの確認動作を実施した場合、
ＰＲＯＭＯＵＴ＝Ｌ  であれば、不良Ｂｉｔ
ＰＲＯＭＯＵＴ＝Ｈ  であれば、正常な既書込みＢｉｔ
ということになる。
【００３６】
次に、図５（ｄ）はライトワンスメモリー素子仮想書込み済状態確認動作時の特性で、この時、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の正入力に入る前記ＰＲＯＭ状態確認回路４内の前記第１の参照電源１１の電圧Ｖｒｅｆは、前記ＰＲＯＭ制御回路５からの制御信号により、
Ｖｒｅｆ＝Ｖｃ
となっており、前記ＰＲＯＭコア１〜３内の前記第１のスイッチ９と前記第２のスイッチ１０は、前記ＰＲＯＭ制御回路５からの制御信号により、それぞれ前記第１のスイッチがＯＦＦ、前記第２のスイッチがＯＮとなっているので、前記ＰＲＯＭコア１〜３内の前記差動コンパレータ８の負入力には、前記第２の参照電源１２が入っており、
Ｖｍ＝Ｖｗ
となっている。よって、前記ライトワンスメモリー素子６のインピーダンスＲｍとは関係なく、
Ｖｍ＝Ｖｗ＜Ｖｒｅｆ＝Ｖｃ
となるので、前記ＰＲＯＭコア１〜３が正常に動作している場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｈ
となり、前記ＰＲＯＭコア１〜３が正常に動作していない場合、前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴは、
ＰＲＯＭＯＵＴ＝Ｌ
となる。つまり、前記ライトワンスメモリー素子６が未書込みのＢｉｔに対して、本モードの確認動作を実施した場合、
ＰＲＯＭＯＵＴ＝Ｌ  であれば、不良Ｂｉｔ
ＰＲＯＭＯＵＴ＝Ｈ  であれば、書込み済状態時、正常に動作するＢｉｔ
ということになる。
【００３７】
また、前記ライトワンスメモリー素子６が、ＥＰＲＯＭの様な未書込み状態のＯＮ抵抗が小、既書込み状態のＯＮ抵抗が大となる素子の場合、上記で説明した動作及び特性と同様になり、得られる効果は同様である。
【００３８】
また、前記ライトワンスメモリー素子６が、ザップ素子の様な未書込み状態のインピーダンスが大、既書込み状態のインピーダンスが小となる素子の場合、上記で説明した動作及び特性と未書込み状態と既書込み状態の各電圧、電流、抵抗値、及び各出力のＨ／Ｌの大・小関係が反対の動作及び特性となるが、得られる効果は同様である。
【００３９】
図３は、上述した各動作を実現する前記高信頼性ライトワンスＰＲＯＭの回路の別例であり、前記ＰＲＯＭ状態確認回路４が、一端が電源電圧ＶＤＤに接続され他端がそれぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第１の差動コンパレータ８の正入力と共通に接続されインピーダンスＲｒｅｆが前記ライトワンスメモリー素子６のインピーダンスＲｍの未書込み状態限界値Ｒｎと既書込み状態限界値Ｒｗの中間値である第１の参照抵抗１３と、一端が前記第１の参照抵抗１３の他端と接続され他端が接地され前記ＰＲＯＭ制御回路５からの制御信号により少なくとも電流値Ｉｒｅｆが前記第１の定電流源７と等価の電流値Ｉ０と前記ライトワンスメモリー素子６のインピーダンスＲｍが未書込み状態限界値Ｒｎの場合に前記第１のスイッチ９の一端に発生する電位Ｖｎと等価である電位が前記第１の参照抵抗１３の他端に発生する電流値Ｉｎと前記ライトワンスメモリー素子６のインピーダンスＲｍが既書込み状態限界値Ｒｗの場合に前記第１のスイッチ９の一端に発生する電位Ｖｗと等価である電位が前記第１の参照抵抗１３の他端に発生する電流値Ｉｗとに可変する第１の参照電流源１４と、一端が電源電圧ＶＤＤに接続され他端がそれぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第２のスイッチ１０の一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子６のインピーダンスＲｍの既書込み状態限界値Ｒｗと等価である第２の参照抵抗１５と、一端が前記第２の参照抵抗１５の他端と他端が接地され電流値が前記第１の定電流源７と等価である第２の参照電流源１６とで構成されていることが、図２の高信頼性ライトワンスＰＲＯＭの回路例と異なる高信頼性ライトワンスＲＯＭである。
【００４０】
上記の構成において、前記第１の参照抵抗１３と前記第１の参照電流源１４の接続点に発生する電圧を前記第１の参照電圧Ｖｒｅｆとすると、
Ｖｒｅｆ＝ＶＤＤ−Ｒｒｅｆ・Ｉｒｅｆ
となり、通常動作時及びライトワンスメモリー素子仮想書込み済状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第１の参照電流源１４の電流Ｉｒｅｆが、Ｉｒｅｆ＝Ｉ０となり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｒｅｆ・Ｉ０＝ＶＣ
となり、ライトワンスメモリー素子未書込み状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第１の参照電流源１４の電流Ｉｒｅｆが、Ｉｒｅｆ＝Ｉｎとなり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｒｅｆ・Ｉｎ＝ＶＤＤ−Ｒｎ・Ｉ０＝Ｖｎ
となり、ライトワンスメモリー素子既書込み状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第１の参照電流源１４の電流Ｉｒｅｆが、Ｉｒｅｆ＝Ｉｗとなり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｒｅｆ・Ｉｗ＝ＶＤＤ−Ｒｗ・Ｉ０＝Ｖｗ
となり、前記第２の参照抵抗１５と前記第２の参照電流源１６の接続点に発生する電圧を前記第２の参照電圧とすると、前記第２の参照電圧は、
Ｖｗ＝ＶＤＤ−Ｒｗ・Ｉ０
となるので、本高信頼性ライトワンスＰＲＯＭの回路の別例の動作及び特性の詳細は、図２及び図５で説明される高信頼性ライトワンスＰＲＯＭの回路の一例と同様であり、得られる効果も同様である。
【００４１】
図４は、上述した各動作を実現する前記高信頼性ライトワンスＰＲＯＭの回路の別例であり、前記ＰＲＯＭ状態確認回路４が、一端が電源電圧ＶＤＤに接続され他端がそれぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第１の差動コンパレータ８の他端と共通に接続され前記ＰＲＯＭ制御回路５からの制御信号により少なくともインピーダンスＲｒｅｆが前記ライトワンスメモリー素子６のインピーダンスＲｍの未書込み状態限界値Ｒｎと既書込み状態限界値Ｒｗの中間値Ｒｃと前記ライトワンスメモリー素子６のインピーダンスＲｍの未書込み状態限界値Ｒｎと前記ライトワンスメモリー素子６のインピーダンスの既書込み状態限界値Ｒｗとに可変する第３の参照抵抗１７と、一端が前記第３の参照抵抗１７の他端と接続され他端が接地され電流値Ｉ０が第１の電流源７と等価である第３の参照電流源１８と、一端が電源電圧ＶＤＤに接続され他端がそれぞれの前記ＰＲＯＭコア１〜３の外部に出力されている前記第２のスイッチ１０の一端に共通に接続されインピーダンスが前記ライトワンスメモリー素子６のインピーダンスＲｍの既書込み状態限界値Ｒｗと等価である第２の参照抵抗１５と、一端が前記第２の参照抵抗１５の他端と他端が接地され電流値が前記第１の定電流源７と等価である第２の参照電流源１６とで構成されていることが、図２の高信頼性ライトワンスＰＲＯＭの回路例と異なる高信頼性ライトワンスＲＯＭである。
【００４２】
上記の構成において、前記第３の参照抵抗１７と前記第３の参照電流源１８の接続点に発生する電圧を前記第１の参照電圧Ｖｒｅｆとすると、
Ｖｒｅｆ＝ＶＤＤ−Ｒｒｅｆ・Ｉ０
となり、通常動作時及びライトワンスメモリー素子仮想書込み済状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第３の参照抵抗１７の抵抗値Ｒｒｅｆが、Ｒｒｅｆ＝Ｒｃとなり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｃ・Ｉ０＝ＶＣ
となり、ライトワンスメモリー素子未書込み状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第３の参照抵抗１７の抵抗値Ｒｒｅｆが、Ｒｒｅｆ＝Ｒｎとなり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｎ・Ｉ０＝Ｖｎ
となり、ライトワンスメモリー素子既書込み状態確認動作時には、前記ＰＲＯＭ制御回路５の制御信号により、前記第３の参照抵抗１７の抵抗値Ｒｒｅｆが、Ｒｒｅｆ＝Ｒｗとなり、前記第１の参照電圧Ｖｒｅｆは、
Ｖｒｅｆ＝ＶＤＤ−Ｒｗ・Ｉ０＝Ｖｗ
となり、前記第２の参照抵抗１５と前記第２の参照電流源１６の接続点に発生する電圧を前記第２の参照電圧とすると、前記第２の参照電圧は、
Ｖｗ＝ＶＤＤ−Ｒｗ・Ｉ０
となるので、本高信頼性ライトワンスＰＲＯＭの回路の別例の動作及び特性の詳細は、図２及び図５で説明される高信頼性ライトワンスＰＲＯＭの回路の一例と同様であり、得られる効果も同様である。
【００４３】
以上のように、本実施例１によれば、前記ＰＲＯＭコア１〜３それぞれの出力を評価することで、前記ライトワンスＰＲＯＭ内の前記ライトワンスメモリー素子６が未書込みのＢｉｔは、前記ライトワンスメモリー素子６が正常に未書込みの状態であり且つ前記ＰＲＯＭコア１〜３の出力は前記ライトワンスメモリー素子６が未書込みの場合の出力を出すことを確認でき、前記ライトワンスメモリー素子６が既書込みのＢｉｔは、前記ライトワンスメモリー素子６が正常に既書込みの状態であり且つ前記ＰＲＯＭコア１〜３の出力は前記ライトワンスメモリー素子６が既書込みの場合の出力を出すことを確認でき、前記ライトワンスメモリー素子６が未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子６を既書込みの状態にして、書込み後に前記ＰＲＯＭコア１〜３の出力が前記ライトワンスメモリー素子６が既書込みの場合の出力を出すことを確認でき、従来回路からの追加回路も少なく、各モードの不良品を事前に取り除くことができ不良確率を低減し且つＰＲＯＭのチップ面積増加も少ない高信頼性ライトワンスＰＲＯＭを提供することができるという効果を奏する。
【００４４】
（実施例２）
以下、本発明の実施例２における高信頼性ライトワンスＰＲＯＭについて、図面を参照しながら説明する。
【００４５】
図６は、実施例２の高信頼性ライトワンスＰＲＯＭの概略構成を示すブロック図である。
【００４６】
実施例２の高信頼性ライトワンスＰＲＯＭは、それぞれの前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴに接続され前記ＰＲＯＭコア１〜３の出力信号をラッチし、入力されるＣＬＫ信号に同期して前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴのＨ／Ｌ出力をデジタル信号として順次出力する出力ラッチ回路１９を実施例１の高信頼性ライトワンスＲＯＭに付加した構成であることが、高信頼性ライトワンスＰＲＯＭの実施例１と異なる高信頼性ライトワンスＲＯＭである。
【００４７】
上記構成の高信頼性ライトワンスＰＲＯＭは、実施例１の高信頼性ライトワンスＰＲＯＭと同様の動作、特性及び効果を有しており、且つ各動作モードでの前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴのＨ／Ｌ出力を前記出力ラッチ回路１９にラッチし、前記出力ラッチ回路１９に入力されるＣＬＫ信号に同期して前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴのＨ／Ｌ出力を前記出力ラッチ回路１９のデータ出力端子ＤＡＴＡ−ＯＵＴにデジタル信号として順次出力させて、各Ｂｉｔの良品、不良品の確認を、デジタル信号で確認できる。
【００４８】
図７は、前記ライトワンスメモリー素子６が未書込み状態のインピーダンスＲｍは小さく、既書込み状態のインピーダンスＲｍは大きくなるヒューズ素子の様な素子であるとした場合の前記本実施例２の回路の各動作時における前記出力ラッチ回路１９のデータ出力端子ＤＡＴＡ−ＯＵＴの特性を表したものである。
【００４９】
図７（ａ）は、ライトワンスメモリー素子未書込み状態確認動作時の特性で、この時、全Ｂｉｔの前記ライトワンスメモリー素子６が未書込みの場合、全Ｂｉｔが良品であれば、全Ｂｉｔの前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴはＬであり、これら全Ｂｉｔの出力ＰＲＯＭＯＵＴの値は、前記出力ラッチ回路１９にラッチされる。ここで、出力ラッチ回路１９に、全Ｂｉｔ数分のＣＬＫ信号を入力すると、前記出力ラッチ回路１９のデータ出力端子ＤＡＴＡ−ＯＵＴに、ＣＬＫに同期して、先頭Ｂｉｔから１Ｂｉｔずつラッチされた前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴの値を出力していく。図７（ａ）の例では、先頭から４ＣＬＫ目のＤＡＴＡ−ＯＵＴ値のみがＨであり、その他のＣＬＫではＬである。これは、４Ｂｉｔ目の前記ＰＲＯＭコア内の前記ライトワンスメモリー素子６が、正常な未書込み状態ではないか、前記ライトワンスメモリー素子６が正常な未書込み状態だが、該当Ｂｉｔの前記ＲＰＯＭコアが正常な出力を出せない不良Ｂｉｔであることを表している。
【００５０】
図７（ｂ）は、ライトワンスメモリー素子既書込み状態確認動作時の特性で、この時、全Ｂｉｔの前記ライトワンスメモリー素子６が既書込みの場合、全Ｂｉｔが良品であれば、全Ｂｉｔの前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴはＨであり、これら全Ｂｉｔの出力ＰＲＯＭＯＵＴの値は、前記出力ラッチ回路１９にラッチされる。ここで、出力ラッチ回路１９に、全Ｂｉｔ数分のＣＬＫ信号を入力すると、前記出力ラッチ回路１９のデータ出力端子ＤＡＴＡ−ＯＵＴに、ＣＬＫに同期して、先頭Ｂｉｔから１Ｂｉｔずつラッチされた前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴの値を出力していく。図７（ｂ）の例では、先頭から３ＣＬＫ目のＤＡＴＡ−ＯＵＴ値のみがＬであり、その他のＣＬＫではＨである。これは、３Ｂｉｔ目の前記ＰＲＯＭコア内の前記ライトワンスメモリー素子６が、正常な既書込み状態ではないか、前記ライトワンスメモリー素子６が正常な既書込み状態だが、該当Ｂｉｔの前記ＲＰＯＭコアが正常な出力を出せない不良Ｂｉｔであることを表している。
【００５１】
図７（ｃ）は、ライトワンスメモリー素子仮想書込み済状態確認動作時の特性で、この時、全Ｂｉｔの前記ライトワンスメモリー素子６が未書込みの状態でも、全Ｂｉｔが良品であれば、全Ｂｉｔの前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴはＨであり、これら全Ｂｉｔの出力ＰＲＯＭＯＵＴの値は、前記出力ラッチ回路１９にラッチされる。ここで、出力ラッチ回路１９に、全Ｂｉｔ数分のＣＬＫ信号を入力すると、前記出力ラッチ回路１９のデータ出力端子ＤＡＴＡ−ＯＵＴに、ＣＬＫに同期して、先頭Ｂｉｔから１Ｂｉｔずつラッチされた前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴの値を出力していく。図７（ｃ）の例では、先頭から７ＣＬＫ目のＤＡＴＡ−ＯＵＴ値のみがＬであり、その他のＣＬＫではＨである。これは、７Ｂｉｔ目の前記ＰＲＯＭコアが、前記ライトワンスメモリー素子６が既書込み状態になった時に、正常な出力であるＨを出せない不良Ｂｉｔであることを表している。
【００５２】
また、前記ライトワンスメモリー素子６が、ＥＰＲＯＭの様な未書込み状態のＯＮ抵抗が小、既書込み状態のＯＮ抵抗が大となる素子の場合、上記で説明した動作及び特性と同様になり、得られる効果は同様である。
【００５３】
また、前記ライトワンスメモリー素子６が、ザップ素子の様な未書込み状態のインピーダンスが大、既書込み状態のインピーダンスが小となる素子の場合、上記で説明した動作及び特性と未書込み状態と既書込み状態の各電圧、電流、抵抗値、及び各出力のＨ／Ｌの大・小関係が反対の動作及び特性となるが、得られる効果は同様である。
【００５４】
以上のように、本実施例２によれば、実施例１で得られる動作、特性及び効果に加えて、各不良モード確認検査で、前記ＰＲＯＭコア１〜３それぞれの出力ＰＲＯＭＯＵＴを出力ラッチ回路１９でラッチし、入力されるＣＬＫ信号に同期して前記ＰＲＯＭコア１〜３の出力ＰＲＯＭＯＵＴのＨ／Ｌ出力をデジタル信号として順次出力できるので、確認検査がデジタル信号処理で簡易にでき且つ各モードの不良品を事前に取り除くことができ不良確率を低減し且つＰＲＯＭのチップ面積増加も少ない高信頼性ライトワンスＰＲＯＭを提供することができるという効果を奏する。
【産業上の利用可能性】
【００５５】
本発明に係るライトワンスＰＲＯＭは、出荷前もしくは使用前の検査において、未書込みＢｉｔのメモリー素子の状態の確認及びＰＲＯＭ動作の確認、既書込みＢｉｔのメモリー素子の状態の確認及びＰＲＯＭ動作の確認、未書込みＢｉｔについて、仮想既書込み状態のＰＲＯＭ動作の確認を実施でき、提供後もしくは使用後の不良確率を低減した高信頼性ライトワンスＰＲＯＭであるので、製品個々にＰＲＯＭによる特性調整が必要だが、一度書込みを実施すれば、その値が経年変化により反転する可能性が極めて低い高信頼性が求められる各種高精度センサー等の制御用ＩＣの特性調整用ライトワンスＰＲＯＭとして有用である。
【符号の説明】
【００５６】
１  １Ｂｉｔ目のＰＲＯＭコア
２  ２Ｂｉｔ目のＰＲＯＭコア
３  ＮＢｉｔ目のＰＲＯＭコア
４  ＰＲＯＭ状態確認回路
５  ＰＲＯＭ制御回路
６  ライトワンスメモリー素子
７  第１の定電流源
８  差動コンパレータ
９  第１のスイッチ
１０  第２のスイッチ
１１  第１の参照電源
１２  第２の参照電源
１３  第１の参照抵抗
１４  第１の参照電流源
１５  第２の参照抵抗
１６  第２の参照電流源
１７  第３の参照抵抗
１８  第３の参照電流源
１９  出力ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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