(57)【要約】【課題】高速応答・高コントラストな表示特性を得ようとすると保持容量のサイズが大きく高精細化できない。【解決手段】書込みトランジスターと駆動トランジスターを分離し、画素電極への印加電圧を走査線、容量線のいずれかから直接供給することによって、画素電極に電荷が安定して供給されるようにする。【選択図】図５
2011039135.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、
前記複数の走査線と交差する複数のデータ線と、
前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、
を備えた表示装置であって、
前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第１トランジスターと、第２トランジスターとを有し、
前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極に、それぞれ電気的に接続され、
前記第２トランジスターのソース電極またはドレイン電極のうち、一方の電極が前記走査線または前記容量線に、他方の電極が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記画素回路において、前記第１トランジスターがオンして、前記第２トランジスターのゲート電極に前記第２トランジスターがオンする電圧が印加されたのち、前記一方の電極に接続されている前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする表示装置。
【請求項３】
請求項１または２に記載の表示装置であって、
前記第２トランジスターを２つ備え、
前記２つの第２トランジスターの一方はｐチャンネルトランジスターで、他方はｎチャンネルトランジスターであり、
前記ｐチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、
前記ｎチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
【請求項４】
請求項１ないし３のいずれか一項に記載の表示装置であって、
前記第２トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする表示装置。
【請求項５】
請求項１ないし４のいずれか一項に記載の表示装置であって、
記憶性表示素子を備え、
前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置であって、
前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【請求項７】
請求項１ないし６のいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、及び当該表示装置を備える電子機器に関する。
【背景技術】
【０００２】
電気泳動ディスプレー（Electrophoresis Display、以下「ＥＰＤ」と表記）などのメモリー性（記憶性）を有する表示素子を用いた表示装置は、応答速度は遅いものの、電源を切ったあとも同じ表示状態を保持し続けるため、紙の印刷物にかわる画像の表示手段として、電子ブック・電子ポスター・電子チラシなどの分野で普及が始まっている。これらの表示装置において、コントラストなどの表示性能を高めるためには、画素ごとに配置形成され、薄膜トランジスターなどのアクティブ素子を用いた画素回路で表示素子を駆動することが有効である。本明細書では、このような画素回路が形成された基板をアクティブマトリックス基板と称する。
【０００３】
アクティブマトリックス基板に形成される画素回路の具体的な構成としては、例えば前述した特許文献１における図５に記載されているように、１トランジスター１コンデンサーの画素回路を用いるのが一般的である。しかしながら、このような画素回路が形成されたアクティブマトリックス基板によって、応答速度の遅い表示素子を駆動する場合、高精細化の妨げとなった。すなわち、表示シーケンスで画素電極に所望の電圧（電位）を印加しても、アクティブ素子がオフ（ＯＦＦ）して高インピーダンス状態となった後、表示素子内の電荷の移動によって画素電極の電圧（電位）が低下するため、本来の表示状態まで至らない書込み不足となってコントラストの低下をまねく。この電圧（電位）低下（書込み不足）を防止するためには、コンデンサーの容量（保持容量）を大きくする必要がある。その結果、コンデンサーの面積を大きくしなければならず、高精細化の妨げとなっているのである。
【０００４】
この課題の解決策として、例えば、特許文献２に開示されているように画素回路にＣＭＯＳのＳＲＡＭ構成を用いたメモリー回路を設け、表示シーケンス中、画素電極に対して所望の電位が安定して供給されるように構成すれば、画素電極の電圧（電位）低下を防止でき、このような不具合は生じない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７１９１７２号公報
【特許文献２】特開２００３−８４３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このようなメモリー回路を設けると、トランジスターの数が多くなるため、やはり高精細化が難しくなるという課題がある。また、ＣＭＯＳプロセスを必要とするので、ＮＭＯＳまたはＰＭＯＳのいずれかのプロセスで製造する場合と比較して、コストが高くなるという課題がある。従って、メモリー性を有する表示素子を用いた表示装置（例えば、ＥＰＤ）において、高精細であってコントラストなどの表示性能の低下が抑制された表示装置を、できるだけコストの上昇が抑制された技術で提供することが望まれていた。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【０００８】
［適用例１］複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、を備えた表示装置であって、前記画素回路は、前記走査線に沿って設けられた容量線と、画素電極と、第１トランジスターと、第２トランジスターとを有し、前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極に、それぞれ電気的に接続され、前記第２トランジスターのソース電極またはドレイン電極のうち、一方が前記走査線または前記容量線に、他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【０００９】
この構成によれば、第１トランジスターによってオンオフが制御される第２トランジスターによって、走査線または容量線から画素電極に対して電圧を印加することができる。この結果、画素電極に対して安定した電圧を印加することができるので、書き込み不足などの不具合が生じる確率が低くなる。従って、コントラストなどの表示性能の低下が抑制された表示装置を提供することができる。また、第２トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【００１０】
［適用例２］上記表示装置であって、前記画素回路において、前記第１トランジスターがオンして、前記第２トランジスターのゲート電極に前記第２トランジスターがオンする電圧が印加されたのち、前記走査線もしくは前記容量線のいずれかから、前記画素が表示する画像に応じた電圧が前記画素電極に印加されるように駆動されることを特徴とする。
【００１１】
この構成によれば、走査線とデータ線に印加する電圧を制御することによって、第１トランジスターによって第２トランジスターのオンオフを制御するとともに、走査線または容量線の電圧を制御することによって、画素に表示する画像に応じた電圧を画素電極に対して安定して印加することができる。また、第２トランジスターのための電源配線を別に必要としないため、高精細な表示装置が実現できる。
【００１２】
［適用例３］上記表示装置であって、前記第２トランジスターを２つ備え、前記２つの第２トランジスターの一方はｐチャンネルトランジスターで、他方はｎチャンネルトランジスターであり、前記ｐチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記容量線に他方が前記画素電極に、それぞれ電気的に接続され、前記ｎチャンネルトランジスターのソース電極またはドレイン電極のうち、一方が前記走査線に他方が前記画素電極に、それぞれ電気的に接続されていることを特徴とする。
【００１３】
この構成によれば、ｐチャンネルとｎチャンネルのトランジスターによってインバーター回路を構成し、画素に表示する電圧を、走査線または容量線から画素電極に対して安定して印加することができる。
【００１４】
［適用例４］上記表示装置であって、前記第２トランジスターのゲート電極と前記容量線との間に保持容量が電気的に接続されていることを特徴とする。
【００１５】
この構成によれば、第１トランジスターのリークによるゲート電圧の低下を抑制して、第２トランジスターの動作状態を維持することが可能となる。
【００１６】
［適用例５］上記表示装置であって、記憶性表示素子を備え、前記画素電極は、前記記憶性表示素子に対して電圧を印加するための電極であることを特徴とする。
【００１７】
記憶性表示素子は、容量を有して電荷が移動することから表示動作において安定した電圧の供給を必要とする。したがって上記表示装置は画素電極に安定して電圧を供給するので、記憶性表示素子に対して印加される電圧の低下が生じないように電荷を供給することができる。
【００１８】
［適用例６］上記表示装置であって、前記記憶性表示素子は、電気泳動素子であることを特徴とする。
【００１９】
電気泳動素子は薄くまた消費電力が少ないことから、薄型で低消費電力の表示素子となる。従って、記憶性表示素子として電気泳動素子を備えた上記表示装置は、高精細・高品質でかつコスト上昇が抑制された表示装置を実現することができる。
【００２０】
［適用例７］上記表示装置を備えたことを特徴とする電子機器。
【００２１】
この構成によれば、画素に表示する画像に応じた電圧が書込み不足になることなく、安定した高品質の画像を表示する電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】実施形態に係る表示装置を示す図で、（ａ）は斜視構成図、（ｂ）は部分断面図。
【図２】実施形態に係るアクティブマトリックス基板の構成図。
【図３】実施形態に係る電子機器を説明するブロック図。
【図４】従来例のアクティブマトリックス基板の画素回路図。
【図５】第１実施例のアクティブマトリックス基板の画素回路図。
【図６】第１実施例での消去シーケンスを説明するためのタイミングチャート。
【図７】第１実施例での表示シーケンスを説明するためのタイミングチャート。
【図８】第１実施例の画素回路において、保持容量素子を取り除いた回路図。
【図９】第２実施例のアクティブマトリックス基板の画素回路図。
【図１０】第２実施例での消去シーケンスを説明するためのタイミングチャート。
【図１１】第２実施例での表示シーケンスを説明するためのタイミングチャート。
【図１２】第２実施例の画素回路において、保持容量素子を取り除いた回路図。
【発明を実施するための形態】
【００２３】
以下、本発明を具体化した実施形態について図面に基づいて説明する。なお、以降の説明において使用する図面は、説明の都合上構成要素の寸法を誇張して図示している場合もあり、必ずしも実際の大きさを示すものでないことは勿論である。
【００２４】
（表示装置）
図１は本実施形態に係る表示装置９１０を示す図で、（ａ）は斜視構成図であり、（ｂ）は部分断面図である。図示するように、表示装置９１０は、画素電極を有し、この画素電極にトランジスターを介して電位を印加するように構成された画素回路が配置形成されたアクティブマトリックス基板１０１と、記憶性表示素子である電気泳動素子９２１と、保護シート９２２とを備えている。電気泳動素子９２１は、アクティブマトリックス基板１０１と保護シート９２２との間に挟持された構造を有している。
【００２５】
ここで電気泳動素子９２１は５０μｍ程度の粒径を有し、光透過可能な高分子樹脂によって形成されたカプセルを、隙間無く一層に充填したものである。カプセルの内部には、有機溶剤と水と界面活性剤からなる分散剤と、分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。
【００２６】
また保護シート９２２は厚さ３００μｍ程度のＰＥＴ（Poly Ethylene Terephthalate）樹脂よりなり、電気泳動素子９２１との接触面にはＩＴＯ（Indium Tin Oxide）薄膜よりなる共通電極ＣＯＭが形成されている。保護シート９２２は電気泳動素子９２１より１辺が長くなっており、電気泳動素子９２１が存在しない突き出し部位に導電ペースト９３１が塗布され、共通電極ＣＯＭとアクティブマトリックス基板１０１上の共通電極パット（後述の図２、共通電極パット３３０参照）と電気的に接続（短絡）されている。
【００２７】
また、アクティブマトリックス基板１０１は電気泳動素子９２１及び保護シート９２２よりも面積が広くなっており、この広くなった張り出し部に可撓性基板としての第１のＦＰＣ９５１と可撓性基板としての第２のＦＰＣ９６１が実装されている。第１のＦＰＣ９５１上にはゲートドライバー９５２が、第２のＦＰＣ９６１上にはソースドライバー９６２が、それぞれＣＯＦ（Chip On Film）実装されている。
【００２８】
なお、本実施形態では第１のＦＰＣ９５１、ゲートドライバー９５２、第２のＦＰＣ９６１、ソースドライバー９６２を各１個で構成したが、それぞれ複数個であっても構わないし、ゲートドライバー９５２とソースドライバー９６２を一つのＩＣに統合したワンチップドライバーを用いてもよい。また、ゲートドライバー９５２やソースドライバー９６２をアクティブマトリックス基板１０１上に形成する駆動回路内蔵型アクティブマトリックス基板を用いても良い。
【００２９】
次に、アクティブマトリックス基板１０１について説明する。図２はアクティブマトリックス基板１０１の構成図である。アクティブマトリックス基板１０１上には４８０本の走査線２０１（２０１−１〜２０１−４８０）と１９２０本のデータ線２０２（２０２−１〜２０２−１９２０）が交差して形成されており、４８０本の容量線２０３（２０３−１〜２０３−４８０）は走査線２０１に沿う方向で、かつ走査線２０１と交互に配置されている。容量線２０３−１〜２０３−４８０は配線３３５を介して実装端子３２０と接続され、共通電極パット３３０は共通電位配線３３６を介して実装端子３２１と接続される。なお、図２において二点鎖線で示した領域は、表示装置として構成した時に図１で示した電気泳動素子９２１が平面的に重なる領域であり、表示領域Ａに相当する。
【００３０】
走査線２０１−１〜２０１−４８０はそれぞれ、実装端子３０１−１〜３０１−４８０に接続され、第１のＦＰＣ９５１を介してゲートドライバー９５２に接続されて、所定のタイミングで電圧信号が供給される。同様にデータ線２０２−１〜２０２−１９２０はそれぞれ、実装端子３０２−１〜３０２−１９２０に接続され、第２のＦＰＣ９６１を介してソースドライバー９６２に接続されて、画像信号に応じた電圧信号が供給される。実装端子３２０および実装端子３２１も同様に第２のＦＰＣ９６１を介してソースドライバー９６２と接続されて、所定の電圧信号が供給される。
【００３１】
さらに、本実施形態の表示装置９１０は、ゲートドライバー９５２やソースドライバー９６２に供給する電圧と、この電圧が画素回路に供給されるタイミングとを制御する制御回路が備えられている。制御回路は、第１のＦＰＣ９５１および第２のＦＰＣ９６１と電気的に接続された別基板（不図示）に形成されている。なお、制御回路は、アクティブマトリックス基板１０１上に形成されることとしてもよい。
【００３２】
（電子機器）
図３は本実施形態に係る電子機器１０００の具体的な構成を示すブロック図である。電子機器１０００は、電圧生成回路７８４、画像処理回路７８０、中央演算回路７８１、外部Ｉ／Ｆ（インターフェイス）回路７８２、および入出力機器７８３を備えている。なお、表示装置９１０は図１で説明した表示装置である。
【００３３】
画像処理回路７８０は画像信号を、電圧生成回路７８４は生成した電圧信号を、第１のＦＰＣ９５１を介してゲートドライバー９５２に、および第２のＦＰＣ９６１を介してソースドライバー９６２に、それぞれ供給する。中央演算回路７８１は、外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データ（表示データ）を取得する。ここで入出力機器７８３とは、例えば、キーボード、マウス、トラックボール、タッチパネル、ＬＥＤ、スピーカー、アンテナなどである。
【００３４】
中央演算回路７８１が外部Ｉ／Ｆ回路７８２を介して入力された表示データをもとに各種演算処理を行い、結果をコマンドとして画像処理回路７８０へ転送する。そして画像処理回路７８０が中央演算回路７８１からのコマンドに基づき画像情報を更新し、ゲートドライバー９５２およびソースドライバー９６２に対して画像情報に応じた新しい画像信号を供給する。この結果、画素回路に供給される電圧が制御されることによって、表示装置９１０の表示領域Ａにおける電気泳動素子９２１（図１参照）に印加される電圧が制御され、表示装置９１０は表示画像が変化する。
【００３５】
電子機器１０００の具体例としては、図示しないが、例えば、携帯ドキュメントリーダー、電子ブック、電子ポスター、電子チラシ、モニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどがあげられる。
【００３６】
ここで、表示装置９１０の表示原理について説明する。図１に示すように、電気泳動素子９２１中には分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。従って、共通電極ＣＯＭの電位が画素電極の電位より高ければ白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動し、保護シート９２２側からみると白表示になる。共通電極ＣＯＭの電位が画素電極の電位より低ければ逆に各顔料粒子が動き、保護シート９２２側からみると黒表示になる。各顔料粒子の移動速度は共通電極ＣＯＭの電位と画素電極の電位との差に比例する。また、共通電極ＣＯＭの電位と画素電極の電位が等しければ各顔料粒子の移動はないように調整されているので、直前の表示状態を保持する。
【００３７】
従って、例えば共通電極ＣＯＭを０Ｖに保ち、各画素電極にプラスの電位を与えれば黒表示、マイナス電位を与えれば白表示を行うことができる。また、その際に共通電極ＣＯＭと各画素電極の電位差が低下せず保持されていれば顔料粒子の移動は遅くならず、かつ最終的な表示コントラストも高くなる。なお、本実施形態では白黒表示の電気泳動素子９２１を用いたが、画素ごとに異なる色の顔料を封入したカプセルを用いてカラー表示を行う電気泳動素子９２１を用いることとしても差し支えない。
【００３８】
また、本実施形態では現在の表示している画像を白で塗りつぶして画像の表示領域Ａ全面を白表示状態にする消去シーケンスと、表示したい画像が黒に相当する画素を白表示から黒表示に書き換える表示シーケンスを連続して行うことで画像表示を行う。このように消去シーケンスと表示シーケンスを別々にすることで、耐圧の低いトランジスターでも十分な電位を印加し、応答速度とコントラストを高めることができることについては特許文献１などに記載されている通りである。
【００３９】
さて、本実施形態の表示装置９１０では、画像表示に際して、コントラストなどの表示性能の低下を抑制する電気泳動素子９２１の駆動が行われるが、この駆動技術を説明する前に、従来例の駆動技術について説明する。これは、表示装置９１０において、後述する本実施形態における駆動技術の第１実施例および第２実施例が奏する効果についての理解を容易にするためである。
【００４０】
（従来例）
図４は、従来の画素回路を示す回路図で、一例として、ｍ番目のデータ線２０２−ｍ（ｍ＝１〜１９２０の整数）とｎ番目の走査線２０１−ｎ（ｎ＝１〜４８０の整数）の交差部付近に配置形成された画素回路を示している。走査線２０１−ｎとデータ線２０２−ｍの交点にはｎチャンネル電界効果型トランジスターよりなる書込みトランジスター４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに接続される。また、ソース電極はデータ線２０２−ｍと、ドレイン電極は第１の保持容量素子４０３−ｎ−ｍの一端と画素電極４０５−ｎ−ｍとに接続される。第１の保持容量素子４０３−ｎ−ｍの他端は容量線２０３−ｎに接続される。また、画素電極４０５−ｎ−ｍと保護シート９２２上の共通電極ＣＯＭは電気泳動素子９２１を介して対向し、容量を形成する。
【００４１】
このように構成された従来の画素回路において、前述したように書込み不足が生ずる。これを表示シーケンスにおける黒表示の書込み動作を例に挙げ説明する。表示シーケンスでは、各走査線２０１−１〜２０１−４８０はゲートドライバー９５２により順次選択される。すなわち、本実施形態では、走査線２０１−ｎは３０μ秒間＋２０Ｖになった（選択された）後、０Ｖに戻る電圧信号が供給される。このとき、共通電極ＣＯＭの電位は０Ｖを保ち、容量線２０３−ｎの電位は０Ｖである。
【００４２】
走査線２０１−ｎが選択された際、黒表示に対応する場合はデータ線２０２−ｍには１５Ｖが供給され、画素電極４０５−ｎ−ｍに１５Ｖが書き込まれる。このとき、書き込まれた画素電極４０５−ｎ−ｍの電位１５Ｖは容量線２０３−ｎとの間に挿入された第１の保持容量素子４０３−ｎ−ｍによって保持される。
【００４３】
すると、共通電極ＣＯＭの電位＜画素電極４０５−ｎ−ｍの電位となるので粒子の移動が発生し、黒表示状態へと変化する。その後、書込みトランジスター４０１−ｎ−ｍはオフして高インピーダンス状態になるためデータ線２０２−ｍから電荷が供給されない状態となるが、第１の保持容量素子４０３−ｎ−ｍに保持された電荷が画素電極４０５−ｎ−ｍに供給される。
【００４４】
しかしながら、第１の保持容量素子４０３−ｎ−ｍに保持された電荷は有限であることから、粒子の移動に伴って画素電極４０５−ｎ−ｍの電位低下が発生し、コントラストの低下やさらに顔料粒子の移動速度つまり応答速度が低下する。従って、このような電位低下を抑制するためには、第１の保持容量素子４０３−ｎ−ｍに保持された電荷が多くなるように容量を大きくすればよいことは明らかであるが、第１の保持容量素子４０３−ｎ−ｍの形成領域（平面積）が大きくなるため、高精細化ができなくなってしまう。
【００４５】
そこで、本実施形態では顔料粒子の移動による電位低下防止のため、安定した電圧の供給を第１の保持容量素子４０３−ｎ−ｍからではなく、走査線２０１−ｎあるいは、容量線２０３−ｎから行えるようにする。こうすることによって、電荷が安定して画素電極４０５−ｎ−ｍに供給されるようになるので、画素電極４０５−ｎ−ｍの電圧低下が抑制され、応答速度の低下が抑制された高い応答速度を可能とする表示装置が提供できる。従って、第１の保持容量素子４０３−ｎ−ｍの容量を大きくすることなく、従来の１トランジスター・１コンデンサー構成の場合と比べ、高コントラストの表示が可能な表示装置が提供できる。さらに、電源の供給のために新たな配線を必要としないため、高精細な表示装置とすることができる。
【００４６】
（第１実施例）
次に図５〜図７を用いて第１実施例の駆動技術を説明する。なお、図５は本実施例の画素回路図であり、図６は本実施例の消去シーケンスのタイミングチャートである。また、図７は本実施例の表示シーケンスのタイミングチャートである。
【００４７】
図５に示した画素回路は、ｍ番目のデータ線２０２−ｍ（ｍ＝１〜１９２０の整数）とｎ番目の走査線２０１−ｎ（ｎ＝１〜４８０の整数）の交差部付近の画素回路である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはｎチャンネル電界効果型トランジスターよりなる書込みトランジスター４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと中間電極４０２−ｎ−ｍに接続される。なお、書込みトランジスター４０１−ｎ−ｍは適用例に記載の第１トランジスターに相当する。
【００４８】
中間電極４０２−ｎ−ｍはｎチャネル電界効果型トランジスターよりなる第１の駆動トランジスター４０４−ｎ−ｍのゲート電極とｐチャンネル電界効果型トランジスターよりなる第２の駆動トランジスター４０６−ｎ−ｍのゲート電極と第１の保持容量素子４０３−ｎ−ｍの一端に接続され、第１の駆動トランジスター４０４−ｎ−ｍと第２の駆動トランジスター４０６−ｎ−ｍのドレイン電極は画素電極４０５−ｎ−ｍに接続される。なお、第１の駆動トランジスター４０４−ｎ−ｍと第２の駆動トランジスター４０６−ｎ−ｍは、適用例に記載の第２トランジスターに相当する。
【００４９】
画素電極４０５−ｎ−ｍと保護シート９２２上の共通電極ＣＯＭは電気泳動素子９２１を介して対向し、容量を形成する。第１の駆動トランジスター４０４−ｎ−ｍのソース電極は走査線２０１−ｎに接続され、第２の駆動トランジスター４０６−ｎ−ｍのソース電極は容量線２０３−ｎに接続される。第１の保持容量素子４０３−ｎ−ｍの他端も容量線２０３−ｎに接続される。
【００５０】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて、説明する。本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置９１０が得られるのである。
【００５１】
まず消去シーケンスについて図６を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線２０１−１〜２０１−４８０に、同時に＋２０Ｖが２０μ秒間印加されその後０Ｖを保つ電圧信号が、ゲートドライバー９５２より供給される。共通電極ＣＯＭ及び全てのデータ線２０２−１〜２０２−１９２０には、走査線２０１−１〜２０１−４８０が＋２０Ｖになるのと同時に＋１５Ｖになり、約２００ｍ秒後（詳しくは２００．０２ｍ秒後）に０Ｖとなる電圧信号が、ソースドライバー９６２より供給される。この間、容量線２０３−１〜４８０には０Ｖの電位を保つ電圧信号が供給される。
【００５２】
このように電圧信号が供給されて画素回路が駆動すると、走査線２０１−１〜２０１−４８０に＋２０Ｖが２０μ秒間印加される間、全ての書込みトランジスター４０１−ｎ−ｍはＯＮして全ての中間電極４０２−ｎ−ｍに１５Ｖが書き込まれる。すると、全ての第１の駆動トランジスター４０４−ｎ−ｍはＯＮし、全ての第２の駆動トランジスター４０６−ｎ−ｍはＯＦＦする。この結果、画素電極４０５−ｎ−ｍの電位は走査線２０１−１〜２０１−４８０が０Ｖに反転した以降は０Ｖが書き込まれて２００ｍ秒間保持される。
【００５３】
つまり、共通電極ＣＯＭの電位より全画素電極４０５−ｎ−ｍの電位が１５Ｖ小さくなるので、表示領域全体で白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動を始める。このとき、第１の駆動トランジスター４０４−ｎ−ｍを介して走査線２０１−ｎより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極４０５−ｎ−ｍの電位（電圧）が変化することが無く、コントラストや応答速度が低下しない。本実施例ではこの状態を２００ｍ秒間保持することで、顔料粒子が十分移動するように駆動するのである。この結果、表示領域全体で白となって消去が完了する。なお、本実施例では、画素電極４０５−ｎ−ｍの電圧保持時間を２００ｍ秒としたが、もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【００５４】
次に表示シーケンスについて図７を用いて説明する。表示シーケンスは消去シーケンスに引き続いて実施される。図示するように、表示シーケンスでは各走査線２０１−１〜２０１−４８０を順次選択する電圧信号が、ゲートドライバー９５２より供給される。すなわち、走査線２０１−１は３０μ秒間＋２０Ｖになった（選択された）後、０Ｖに戻る。走査線２０１−２は走査線２０１−１より３４．６μ秒だけ遅れたタイミングで同様に３０μ秒間選択される。以下、全ての走査線２０１−ｎが３４．６μ秒ずつ位相をかえて順次選択される。また、共通電極ＣＯＭには、電位が０Ｖを保つ電圧信号が供給され、容量線２０３−１〜２０３−４８０には、最初の走査線２０１−１が選択されるのと同時に電位が１５Ｖになって、この電位を走査線２０１−４８０がＯＦＦしてから２００ｍ秒間保った後、０Ｖに戻る電圧信号が供給される。
【００５５】
走査線２０１−ｎが選択される際、データ線２０２−１〜２０２−１９２０には、画素電極４０５−ｎ−１〜４０５−ｎ−１９２０の画像電位の反極性に対応する電位がソースドライバー９６２によって供給される。すなわち、画素電極４０５−ｎ−ｍが白表示に対応する場合はデータ線２０２−ｍに１５Ｖを供給する。すると中間電極４０２−ｎ−ｍには１５Ｖが印加され、第１の駆動トランジスター４０４−ｎ−ｍはＯＮし、第２の駆動トランジスター４０６−ｎ−ｍはＯＦＦする。この状態で、走査線２０１−ｎが０Ｖに戻った後は画素電極４０５−ｎ−ｍには０Ｖ電位が印加され、共通電極ＣＯＭの電位＝画素電極４０５−ｎ−ｍの電位＝０Ｖとなるので、直前の表示状態、すなわち白表示状態を保持する。なお、走査線２０１−ｎが選択される間、画素電極４０５−ｎ−ｍは＋１５Ｖへと近づくが、期間が短いので粒子はほとんど移動せず、表示には影響しない。
【００５６】
一方、画素電極４０５−ｎ−ｍが黒表示に対応する場合は、データ線２０２−ｍに０Ｖの電圧信号を供給する。すると第１の駆動トランジスター４０４−ｎ−ｍはＯＦＦし、第２の駆動トランジスター４０６−ｎ−ｍはＯＮするから、画素電極４０５−ｎ−ｍには容量線２０３−ｍを介して＋１５Ｖの電位が印加され、共通電極ＣＯＭの電位＜画素電極４０５−ｎ−ｍの電位となって粒子の移動が発生し、黒表示状態へと変化する。このとき、第２の駆動トランジスター４０６−ｎ−ｍを介して容量線２０３−ｍより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極４０５−ｎ−ｍの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして２００ｍ秒後には所望の画像が表示される。
【００５７】
表示シーケンスが終了した時、中間電極４０２−ｎ−ｍはフローティング状態であるので、各トランジスターのリーク電流によってゆっくりと電位が変動する。このため、白表示されている画素の第２の駆動トランジスター４０６−ｎ−ｍが微妙にＯＮしてしまい、ゆっくりと黒表示になっていくことがある。そこで、本実施例では、粒子の移動が凡そ終了した２００ｍ秒後に容量線２０３−ｍの電位を全て０Ｖに戻すことでこのような現象を防止している。
【００５８】
このように、本実施例では顔料粒子の移動による電位低下防止のための電荷の供給を、第１の保持容量素子４０３−ｎ−ｍからではなく、容量線２０３−ｎや走査線２０１−ｎを経由して行う。従って、第１の保持容量素子４０３−ｎ−ｍの容量値は従来の１トランジスター・１コンデンサー構成の場合と比べ小さくすることが可能である。また、電荷を供給するための配線を容量線および走査線と共用しているため、画素回路面積は大きくならずに済む。従って高精細で高コントラスト、また応答速度の低下を抑制する表示装置が提供できるのである。
【００５９】
本実施例では説明を簡便にするため、消去シーケンスと表示シーケンスを１回ずつとしたが、それぞれ複数回行うことでより高い応答速度・高いコントラストが得られるようにしてもよい。また、消去の際に残像を消すために直前に表示されている画像の反転画像を書き込んでもよい。また、素子の耐圧が十分高い、あるいは表示素子に印加する電位差が低くてもよい場合は消去シーケンスを省略し、表示シーケンスのみを実施してもよい。例えば本実施例の表示シーケンスで走査線に印加する選択電位を３５Ｖ、データ線に印加する電位振幅を０／３０Ｖ、ＣＯＭの電位を＋１５Ｖとすれば消去シーケンスを省略することが可能である。また例えば表示素子に印加される電位差が±７．５Ｖで動作する場合、本実施例の表示シーケンスで走査線・データ線に印加する電位はそのままで、ＣＯＭの電位を＋７．５Ｖとすればこの場合も消去シーケンスを省略できる。
【００６０】
なお、本実施例の画素回路では第１の保持容量素子４０３−ｎ−ｍを用いたが、トランジスターの保持特性が良好でリーク電流が小さければ不要である。このような画素回路の構成例を図８に示す。
【００６１】
図８は、図５に示した本実施例の画素回路において、第１の保持容量素子４０３−ｎ−ｍを取り除いた画素回路を示す回路図である。図８において、例えば書込みトランジスター４０１−ｎ−ｍのソース・ドレイン間のリーク電流が小さければ、中間電極４０２−ｎ−ｍの電位変化小さいので、第１の保持容量素子４０３−ｎ−ｍは不要である。この結果、画素回路の占有面積は小さくできるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【００６２】
（第２実施例）
次に図９〜図１１を用いて第２実施例の駆動技術を説明する。なお、図９は本実施例の画素回路図であり、図１０は本実施例の消去シーケンスのタイミングチャートである。また、図１１は本実施例の表示シーケンスのタイミングチャートである。なお、第１実施例の画素回路と同じ構成要素については同じ番号を付与している。
【００６３】
図９に示した本実施例の画素回路は、上記第１実施例の画素回路に比べて、第２の駆動トランジスター４０６−ｎ−ｍが存在しない。また、第１の駆動トランジスター４０４−ｎ−ｍのソース電極は、走査線２０１−ｎではなく容量線２０３−ｎに接続される。一方、第２の保持容量素子４０７−ｎ−ｍが追加され、一端は画素電極４０５−ｎ−ｍに、もう一端は容量線２０３−ｎにそれぞれ接続される。それ以外の構成は第１実施例（図５）と同じであるので説明は省略する。
【００６４】
次に、このような構成を有する本実施例の画素回路によって行われる消去シーケンスと表示シーケンスについて説明する。上記第１実施例と同様、本実施例の消去シーケンスおよび表示シーケンスによって、高いコントラストの表示が得られ、また応答速度の低下を抑制する表示装置９１０が得られるのである。
【００６５】
まず消去シーケンスについて図１０を用いて説明する。図示するように、本実施例の消去シーケンスでは、全ての走査線２０１−１〜２０１−４８０に、同時に＋２０Ｖが２００ｍ秒間印加される電圧信号が、ゲートドライバー９５２より供給される。全てのデータ線２０２−１〜２０２−１９２０には、走査線２０１−１〜２０１−４８０が＋２０Ｖになるのと同時に＋１５Ｖとなり、走査線２０１−１〜２０１−４８０が０Ｖに戻るより１００μ秒早く０Ｖに戻る電圧信号がソースドライバー９６２より供給される。共通電極ＣＯＭも同じタイミングで＋１５Ｖとなり、２００ｍ秒間保持される電圧信号が供給される。また容量線２０３−１〜２０３−４８０には、全て０Ｖに固定される電圧信号が供給される。
【００６６】
このように電圧信号が供給されて、画素回路が駆動すると、全ての書込みトランジスター４０１−ｎ−ｍは２００ｍ秒間ＯＮして全ての中間電極４０２−ｎ−ｍには１５Ｖの電位が書き込まれる。すると、全ての第１の駆動トランジスター４０４−ｎ−ｍはＯＮし、画素電極４０５−ｎ−ｍには、容量線２０３−１〜２０３−４８０の電位、すなわち０Ｖが書き込まれて２００ｍ秒間保持される。
【００６７】
つまり共通電極ＣＯＭの電位より全画素電極４０５−ｎ−ｍの電位が１５Ｖ小さくなるので、表示領域全体で白色顔料粒子が保護シート９２２側に、黒色顔料粒子がアクティブマトリクス基板１０１側に移動を始める。本実施例ではこの状態を１９９．９ｍ秒間保持することで粒子が十分移動するように駆動するので、表示領域全体で白となって消去が完了する。なお、本実施例において、画素電極４０５−ｎ−ｍの電圧保持時間を１９９．９ｍＳｅｃとしたが、上記第１実施例と同様、電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【００６８】
この後、データ線２０２−１〜２０２−１９２０は０Ｖに戻るので、中間電極４０２−ｎ−ｍの電位も０Ｖに戻り、全ての第１の駆動トランジスター４０４−ｎ−ｍはＯＦＦした状態で、画素電極４０５−ｎ−ｍの電位は０Ｖを保ったまま消去シーケンスを終える。
【００６９】
次に表示シーケンスについて図１１を用いて説明する。本実施例では表示シーケンスは必ず消去シーケンスに引き続いて実施される。従って、表示シーケンス開始時点において画素電極４０５−ｎ−ｍの電位は０Ｖ以下であり（０Ｖより低くなる理由は後述）、全ての第１の駆動トランジスター４０４−ｎ−ｍはＯＦＦした状態である。図示するように、本実施例の表示シーケンスでは、容量線２０３−１〜２０３−４８０に供給される電圧信号が、１５Ｖよりも低い１０Ｖの電位が３００ｍ秒間印加される信号である以外は、図７と同様の電圧信号が供給される。ただし、データ線２０２−ｍに供給される電圧信号は第１の実施例における図６とは逆の電位関係になる。
【００７０】
すなわち、画素電極４０５−ｎ−ｍが白表示に対応する場合は、データ線２０２−ｍに０Ｖが供給される。すると中間電極４０２−ｎ−ｍには０Ｖが書き込まれ、第１の駆動トランジスター４０４−ｎ−ｍはＯＦＦのままであるから、画素電極４０５−ｎ−ｍの電位は第２の保持容量素子４０７−ｎ−ｍによって保持されて消去シーケンス終了時の０Ｖを保っている。従って、共通電極ＣＯＭの電位と画素電極４０５−ｎ−ｍの電位は等しくなり、顔料粒子の移動は生じず、白表示のままとなる。
【００７１】
なお、実際には消去シーケンスの終わりで共通電極ＣＯＭが１５⇒０Ｖに反転することによる第２の保持容量素子４０７−ｎ−ｍの容量結合で画素電極４０５−ｎ−ｍの電位は０Ｖより低下する。また第１の保持容量素子４０３−ｎ−ｍの容量結合で中間電極４０２−ｎ−ｍも同様に０Ｖより低下する。次に表示シーケンス中に容量線２０３−ｎが０⇒１０Ｖに反転することによる容量結合で画素電極４０５−ｎ−ｍ及び中間電極４０２−ｎ−ｍの電位は上昇する。このとき、前者の下降分と後者の上昇分が同等になり、かつ消去と表示シーケンス間で時間をあけず連続に行うように、電圧信号の供給タイミングと第２の保持容量素子４０７−ｎ−ｍのサイズを調整し、容量線２０３−ｎが０⇒１０Ｖに反転したタイミングにおいて、画素電極４０５−ｎ−ｍがおおむね０Ｖとなっているように設計することが好ましい。
【００７２】
次に画素電極４０５−ｎ−ｍが黒表示に対応する場合は、電位が１５Ｖの電圧信号がデータ線２０２−ｍに供給される。すると中間電極４０２−ｎ−ｍには１５Ｖが書き込まれ、第１の駆動トランジスター４０４−ｎ−ｍはＯＮするから、画素電極４０５−ｎ−ｍは容量線２０３−ｎと同じ電位、すなわち１０Ｖが書き込まれる。この結果、共通電極ＣＯＭの電位＜画素電極４０５−ｎ−ｍの電位となって顔料粒子の移動が発生し、黒表示状態へと変化する。
【００７３】
このとき、第１の駆動トランジスター４０４−ｎ−ｍを介して容量線２０３−ｍより電荷が常に供給されるので、顔料粒子の移動に伴って画素電極４０５−ｎ−ｍの電位が下がることが無く、コントラストや応答速度が低下しない。このようにして３００ｍ秒後には所望の画像が表示される。なお、３００ｍ秒後に容量線２０３−ｍの電位を全て０Ｖに戻すことで、リーク電流による画像の劣化を防ぐ。これについては、上記第１実施例における図７についての説明と同じである。
【００７４】
なお、本実施例では画素電極４０５−ｎ−ｍに電位を印加するのにｎチャネル型トランジスターを用いるので、その閾値（Ｖｔｈ）分、画素電極４０５−ｎ−ｍの電位が下がってしまう。ちなみに、本実施例では第１の駆動トランジスター４０４−ｎ−ｍの閾値を５Ｖとし、画素電極４０５−ｎ−ｍへの印加電位を１０Ｖとしている。すなわち、消去シーケンスと表示シーケンスで電気泳動素子９２１に印加される電位差が異なるため、顔料粒子の移動速度も異なる。そこで、本実施例では、画素電極４０５−ｎ−ｍへの印加電位が１０Ｖのときに顔料粒子が十分移動するまでの時間を、電位差が１５Ｖ印加される消去シーケンスでは２００ｍ秒とし、電位差が１５Ｖ印加される消去シーケンスでは３００ｍ秒とし、それぞれのシーケンスでの画素電極４０５−ｎ−ｍの電圧保持時間を設定している。もとより電圧保持時間は、顔料粒子が実際に十分移動する時間に応じて設定することが好ましい。
【００７５】
ところで、本実施例の画素回路においても、トランジスターの保持特性が十分であれば、上記第１実施例における説明と同じ理由により、第１の保持容量素子４０３−ｎ−ｍは不要である。また第２の保持容量素子４０７−ｎ−ｍについても同様に不要である。このような構成例を図１２に示す。
【００７６】
図１２は、図９に示した本実施例の画素回路において、第１の保持容量素子４０３−ｎ−ｍおよび第２の保持容量素子４０７−ｎ−ｍを取り除いた画素回路を示す回路図である。図１２において、例えば書込みトランジスター４０１−ｎ−ｍのソース・ドレイン間のリーク電流が小さければ、中間電極４０２−ｎ−ｍの電位変化が小さいので、第１の保持容量素子４０３−ｎ−ｍは不要である。また、第１の駆動トランジスター４０４−ｎ−ｍのソース・ドレイン間のリーク電流が小さければ、画素電極４０５−ｎ−ｍの電位変化が小さいので、第２の保持容量素子４０７−ｎ−ｍは不要である。この結果、画素回路の占有面積を小さくすることができるので、高精細化できる可能性がある。また、容量の形成プロセスが不要であるので、コストの上昇も抑制できる。
【００７７】
本実施例では上記第１の実施例における画素回路（図５）で説明した構成と比較して、第２の駆動トランジスター４０６−ｎ−ｍが存在しないことから、ますます高精細化に適する。またｐチャンネル型トランジスターが画素回路において不要になるので、ＣＭＯＳプロセスでなく、ＮＭＯＳプロセスでアクティブマトリックス基板１０１を製造できる。従って、製造コストの上昇を抑制する点で上記第１実施例より優れる。なお、本実施例はｎチャンネル型トランジスターで画素回路を構成したが、ｐチャンネル型トランジスターで画素回路を構成しても無論差し支えない。この場合、駆動信号は全て逆極性で与えられる。
【００７８】
一方、上記第１実施例に対して、画素電極４０５−ｎ−ｍに電位を印加するのに常にｎチャネル型トランジスターを用いるので、前述するように、その閾値（Ｖｔｈ）分、画素電極４０５−ｎ−ｍの電位が下がってしまう。すなわち、本実施例において、白表示から黒表示に移る際の電位差が第１実施例より小さくなる（ちなみに本実施例では５Ｖ）ため、応答速度およびコントラストでは不利となる。従って、以上のようなメリットとデメリットを勘案して、第１実施例の画素回路あるいは第２実施例の画素回路を選択すればよい。
【００７９】
以上、本発明について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。
【００８０】
例えば、上記実施形態の表示装置９１０は、記憶性表示素子として電気泳動素子を用いることとしたが、これに限らず、記憶性表示素子として例えば強誘電性液晶など記憶性を有する液晶素子であってもよい。さらには、応答速度が遅く、印加された電圧の保持性能が低い表示素子であれば、記憶性表示素子でなくても本発明を適用することができる。
【符号の説明】
【００８１】
１０１…アクティブマトリックス基板、２０１…走査線、２０２…データ線、２０３…容量線、３０１，３０２，３２０，３２１…実装端子、３３０…共通電極パット、３３５…配線、３３６…共通電位配線、４０１…書込みトランジスター、４０２…中間電極、４０３…第１の保持容量素子、４０４…第１の駆動トランジスター、４０５…画素電極、４０６…第２の駆動トランジスター、４０７…第２の保持容量素子、７８０…画像処理回路、７８１…中央演算回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…電圧生成回路、９１０…表示装置、９２１…電気泳動素子、９２２…保護シート、９３１…導電ペースト、９５１…第１のＦＰＣ、９５２…ゲートドライバー、９６１…第２のＦＰＣ、９６２…ソースドライバー、１０００…電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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