(57)【要約】【課題】小型のアクティブ領域ピッチを有するメモリアレイを提供する。【解決手段】アクティブ領域210を基板に形成し、隣接するアクティブ領域210の間にトランジスタを形成することで、アクティブ領域210がトランジスタのソースおよびドレインを形成する。誘電体層330はトランジスタ全体を覆うように形成される。ワード線222はアクティブ領域210と垂直に形成され、トランジスタのゲート220にワード線接点224で電気的に接続される。アクティブ領域210上かつワード線222上にビット線ＢＬ−１〜ＢＬ−４を形成し、ソースおよびドレインの領域と電気的に接続する。ワード線接点224は、ワード線222とゲート220との間の誘電体層330中に形成される。【選択図】図２
2011103488.tif 000002
【特許請求の範囲】
【請求項１】
基板に存在する第１のアクティブ領域と、
前記基板に存在し、前記第１のアクティブ領域の長手方向軸とほぼ平行な長手方向軸を有する第２のアクティブ領域と、
前記第１のアクティブ領域と前記第２のアクティブ領域がソースとドレインの領域として動作するように、前記第１のアクティブ領域と前記第２のアクティブ領域との間に位置し、対応する前記ソースとドレインの領域の間にゲートを有する複数のトランジスタと、
前記各トランジスタの全体を覆う誘電体層と、
長手方向軸が前記第１のアクティブ領域および前記第２のアクティブ領域の長手方向軸と直交するように広がり、前記ゲートの上に配置されて前記ゲートとワード線接点で電気的に接続されるワード線と、
前記第１のアクティブ領域および前記第２のアクティブ領域の長手方向軸とそれぞれ平行な長手方向軸を有し、前記第１のアクティブ領域および前記第２のアクティブ領域の上にそれぞれ配置され、前記ワード線の上に配置される第１のビット線および第２のビット線とを備え、
前記ワード線接点は、前記ワード線と前記ゲートとの間の前記誘電体層中に形成されることを特徴とするメモリデバイス。
【請求項２】
前記トランジスタが、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）トランジスタであることを特徴とする請求項１記載のメモリデバイス。
【請求項３】
それぞれが、ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域の間に配置されるゲートとを有し、前記ソース領域が第１の共通アクティブ領域を共有し、前記ドレイン領域が第２の共通アクティブ領域を共有し、前記第１の共通アクティブ領域と前記第２の共通アクティブ領域がほぼ平行な長手方向軸を有する複数のトランジスタと、
前記各トランジスタの全体を覆う誘電体層と、
前記ゲートの上に配置され、前記誘電体層中で前記ゲートとの間に形成されるワード線接点で前記ゲートに電気的に接続され、前記第１の共通アクティブ領域と前記第２の共通アクティブ領域の長手方向軸とほぼ垂直な長手方向軸を有するワード線と、
前記第１の共通アクティブ領域および前記第２の共通アクティブ領域の長手方向軸とそれぞれ平行な長手方向軸を有し、前記第１の共通アクティブ領域および前記第２の共通アクティブ領域の上にそれぞれ配置され、前記ワード線の上に配置される第１のビット線および第２のビット線とを備えることを特徴とするメモリデバイス。
【請求項４】
前記トランジスタが、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）トランジスタであることを特徴とする請求項３記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関するものであり、とりわけ、集積回路用のメモリセルの配置に関するものである。
【背景技術】
【０００２】
一般的に、メモリチップは、ビット線とワード線により相互に接続されたメモリセル・アレイから構成される。ワード線とビット線は、各メモリセルの２進値を読み書きするために使用される。各メモリセルは、１ビット分の情報を表している。従来のメモリセルは、各ビットの情報を表すのに、トランジスタおよび／またはコンデンサを組み合わせたものを、通常は使用していた。メモリ・サイズが減少するにつれて、２ビットの情報を、それぞれのメモリセルにストア（蓄積）可能にする別の型のメモリが開発されつつある。
【０００３】
メモリセルの一つの型に、シリコン−酸化物−窒化物−酸化物―シリコン（ＳＯＮＯＳ）フラッシュ・メモリセルがある。従来のＳＯＮＯＳメモリセルは、多層ゲート電極を有するトランジスタに基づいており、この多層ゲート電極が、ソースとドレインの各領域の近傍に、論理的な「１」または「０」を表す電荷を捕捉し蓄積するための酸化物−窒化物−酸化物（ＯＮＯ）構造を用いることで、１セル毎に２ビットの蓄積を行なうようになっている。しかしながら、従来のこの種のＳＯＮＯＳメモリセルは、チャンネル領域の寸法を小さくすることができないため、メモリセルの寸法低減に限界がある。
【０００４】
近年の進歩により、ゲートと平行に形成された窒化物スペーサに電荷を捕捉する側壁（sidewall）ＳＯＮＯＳメモリセルが出現している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この種のＳＯＮＯＳメモリセルは、チャンネル寸法を短くすることは可能であるが、ビット線とソース／ドレイン領域との間の接触に必要とされるアクティブ領域が大きいため、メモリセルのサイズが大きくなる。
【０００６】
例えば、図１は、側壁ＳＯＮＯＳメモリアレイのレイアウトを示している。このＳＯＮＯＳメモリアレイは、ワード線14およびワード線16により交差されるアクティブ領域10，12を有し、これによりトランジスタ20，22，24，26を形成している。各トランジスタ20，22，24，26は、ソース／ドレイン領域30を有する。ビット線ＢＬ−１，ＢＬ−２，ＢＬ−３およびＢＬ−４は、ソース領域またはドレイン領域のどちらか一方に、接点（ビット線上の「Ｘ」を有する四角で示されている）を経由して電気的に接続される。上述のように、例えば、フローティングゲート或いはスペーサのような、電荷捕捉窒化層のソースとドレインの各側に、１ビットの情報を蓄積することができる。
【０００７】
しかしながら、図１に説明するように、アクティブ領域10，12は、比較的広くする必要がある。幅の広いアクティブ領域10，12は、２本のビット線に対して接触を持つ必要があり、この２本のビット線の各々は、ソース領域とドレイン領域に接触する必要がある。これらのアクティブ領域が大きくなる程、メモリアレイの寸法は大きくなり、ＳＯＮＯＳメモリアレイの寸法を小さくし、縮小することを制限する。
【０００８】
従って、必要とする面積が少なく、さらに縮小が可能なＳＯＮＯＳ型メモリアレイにおけるメモリセルの配置が要求される。
【課題を解決するための手段】
【０００９】
本発明の実施例は、集積回路用のメモリセル配置部を提供するものであり、これにより上記若しくはその他の問題が、概ね低減され、解決され、或いは回避され、技術的利点が広く達成される。
【００１０】
一つの実施例において、メモリアレイは、基板に形成されるアクティブ領域と、近接するアクティブ領域の間に形成されるトランジスタとを有し、アクティブ領域によりトランジスタのソース／ドレイン領域が形成されるようになっている。この実施例では、ほぼ平行な長手方向軸を有するアクティブ領域が提供されると共に、近接するアクティブ領域がトランジスタのソース／ドレイン領域として動作するように、２ビットの情報を蓄積可能なＳＯＮＯＳ型トランジスタのような、複数のトランジスタが、近接するアクティブ領域の間に形成される。誘電体層がトランジスタの全体を覆うように形成される。ワード線が、アクティブ領域と垂直に形成されると共に、トランジスタのゲートにワード線接点で電気的に接続され、ビット線が、アクティブ領域上かつワード線上に形成され、ソース／ドレイン領域との電気的な接続が行われる。ワード線接点は、ワード線とゲートとの間の誘電体層中に形成される。
【００１１】
1つの実施例においては、誘電体層がトランジスタの上部に形成され、ワード線がこの誘電体層の上部に形成される。ワード線は、多結晶シリコンから形成される。この誘電体層は、ワード線を形成する前に平坦化されるか、さもなければ誘電体層は、非平坦な表面を有していてもよい。また他の実施例において、ワード線は、金属層の上に形成される。
【００１２】
当業者であれば、この構想と開示した特定の実施例は、本発明と同様な目的を実行するための他の構造，或いは処理法を一部変更し、または設計するための基礎として、容易に利用できることを認識するであろう。また、当業者であれば、このような均等な構成は、添付の請求項において述べているように、本発明の精神と範囲から逸脱するものではないことを理解するであろう。
【発明の効果】
【００１３】
複数のトランジスタを、長手方向のアクティブ領域間に設置することにより、このアクティブ領域のピッチとメモリセルの寸法を小さくすることができる。この結果、従来の技術と比較して、メモリアレイのさらなる縮尺が可能になる。
【発明を実施するための最良の形態】
【００１４】
好ましい本実施例の製造方法と利用に関して、下記に詳細に説明する。本発明は、種々様々な特定の状況において具体化が可能な、多くの応用可能な進歩性を、提供するものである。特に、本発明の手法は、窒化物スペーサを捕捉領域として使用するＳＯＮＯＳメモリセルのメモリアレイと関連して説明する。当業者であれば、ここに説明する本発明の特徴は、捕捉層として動作するゲート電極における、窒化物層を有するプレーナーＳＯＮＯＳメモリセルのような、他の種類の装置を形成するために、使用されることを認識するであろう。さらに、本発明の実施例は、単体のメモリデバイスや、他の集積回路と一体になったメモリデバイスなどとして使用可能である。従って、ここで検討する特定の実施例は、本発明を作成し使用するための特定の方法を説明しているに過ぎず、本発明の範囲を限定するものではない。
【００１５】
図２を参照すると、本発明の実施例に基づいて、メモリアレイ配置部200の平面図が示されている。メモリアレイ配置部200は、アクティブ領域210を備え、各アクティブ領域210のそれぞれは、ほぼ平行に配置された長手方向軸を有している。アクティブ領域210の対応する部分は、近接するアクティブ領域に向けて広がっており、例えばゲート220のようなトランジスタのゲートと交差する。ワード線222は、このワード線222の長手方向軸が、アクティブ領域210の長手方向軸とほぼ直交するように、メモリアレイ配置部200上に広がっている。ワード線接点224が、ワード線222とその下側にあるゲート220との間に形成されており、図では「Ｘ」を内部に含む四角により示されている。ビット線ＢＬ−１，ＢＬ−２，ＢＬ−３およびＢＬ−４は、その下側にあるアクティブ領域210の長手方向軸とほぼ平行な長手方向軸を有している。ビット線接点228が、ビット線ＢＬ−１，ＢＬ−２，ＢＬ−３，ＢＬ−４とその下側にあるアクティブ領域210との間に形成され、図では「Ｘ」を内部に含む四角により示されている。
【００１６】
この実施例では、各側のゲート220に、一つのビット情報を蓄積することができる。例えば、１ビットの情報が、ビット線ＢＬ‐１に沿った各ゲート220に蓄積され、もう一つの１ビットの情報が、ビット線ＢＬ−２に沿った各ゲート220に蓄積される。このようなメモリの配置は、上述した既存のメモリの配置よりも小さなアクティブ領域寸法を可能にし、所定のメモリに対してより小さなメモリアレイ寸法を可能にする。
【００１７】
図３ａ〜図３ｅと、図４ａ〜図４ｄと、図５ａ〜図５ｅは、本発明の実施例に基づく上述のメモリアレイ配置部を形成するために使用される３つの実施例を、説明するものである。
【００１８】
図３ａ〜図３ｅを参照すると、図３ａは、その上部にトランジスタ312が形成される基板310を示している。基板310は、ドープされたバルクシリコン，ドープされていないバルクシリコン，或いはシリコンオンインシュレータ（ＳＯＩ）基板のアクティブ層で構成してもよい。通常、このＳＯＩは、絶縁層上に形成されたシリコンなどの半導体材料の層からなる。当該絶縁層は、例えば埋め込まれた酸化物（ＢＯＸ）層や酸化シリコン層とすることができる。この絶縁層は、一般にはシリコンまたはガラス基板のような基板上に設けられる。また、多層基板や傾斜（gradient）基板などの他の基板を使用してもよい。
【００１９】
当技術分野では周知のように、基板310上にはゲート誘電体層314とゲート電極316が形成され、パターン化される。ゲート誘電体314は、酸化シリコン，シリコンオキシナイトライド，窒化シリコン，酸化物，窒素含有酸化物，またはこれらの合成物などのような、高誘電率（high-k）材料であるのが好ましい。こうした材料の別な例では、酸化アルミニウム，酸化ランタン，酸化ハフニウム，酸化ジルコニウム，ハフニウムオキシナイトライド、またはこれらの合成物を含むものである。
【００２０】
好ましい実施例において、ゲート誘電体層314は酸化層から構成され、その場合のゲート誘電体層314は、酸化物，Ｈ２Ｏ，ＮＯ，またはこれらの合成物から成る雰囲気中の湿式熱酸化または乾式熱酸化のように、任意の酸化処理によって、或いは、テトラ・エチル・オルソ・シリケート（ＴＥＯＳ）および酸素を、前駆体として使用する化学気相堆積法（ＣＶＤ）技術によって形成される。
【００２１】
ゲート電極316は、金属（例えば、タンタル，チタン，モリブデン，タングステン，プラチナ，アルミニウム，ハフニウム，ルテニウム）や、金属シリサイド（例えば、チタンシリサイド，コバルトシリサイド，ニッケルシリサイド，タンタルシリサイド）や、窒化金属（例えば、窒化チタン，窒化タンタル）や、ドープされた多結晶シリコンや、その他の導電材料や、これらの合成物のような、導電材料から構成するのが好ましい。一例では、アモルファスシリコンを堆積し、再結晶することで、多結晶シリコン（ポリシリコン）を生成する。
【００２２】
硬質マスク317は、エッチング処理中にその下側にあるゲート電極316を保護するものであるが、窒化シリコン（Ｓｉ３Ｎ４）層のような窒素含有層から構成できる。このＳｉ３Ｎ４層は、シランとアンモニアを前駆体として使用する化学気相堆積（ＣＶＤ）技術を用いて、形成することができる。オキシ窒化シリコンＳｉＯｘＮｙ，シリコンオキシム（silicon oxime）ＳｉＯｘＮｙ：Ｈ２，またはこれらの合成物のように、その他の材料を同様に硬質マスク317を形成するのに使用してもよい。
【００２３】
ゲート誘電体314，ゲート電極316，硬質マスク317は、この技術分野で周知のフォトリソグラフィによりパターン化される。通常、フォトリソグラフィは、フォトレジスト材料を堆積することが必要であり、このフォトレジスト材料は、その後でマスクで覆われて、露光され、現像される。フォトレジストマスクがパターン化された後、エッチング処理が行われ、ゲート誘電体とゲート電極材料の不要な部分が除去され、図３ａに示すように、ゲート誘電体314とゲート電極316が形成される。ゲート電極材料が多結晶シリコンであり、ゲート誘電体が酸化物である好ましい実施例においては、エッチング処理は、湿式（ウェット）または乾式（ドライ）の等方性または異方性エッチングプロセスで行われるが、異方性ドライエッチング処理が好ましい。
【００２４】
ライナー318とスペーサ320は、ゲート電極316と平行して形成される。好ましくは、酸化物，Ｈ２Ｏ，ＮＯ，またはこれらの合成物から成る雰囲気中の湿式熱酸化または乾式熱酸化のように、任意の酸化処理によって、或いは、テトラ・エチル・オルソ・シリケート（ＴＥＯＳ）および酸素を、前駆体として使用する化学気相堆積（ＣＶＤ）技術によって、ライナー318が形成される。スペーサ320は、窒化シリコン（Ｓｉ３Ｎ４）から構成するか、さもなければ、ＳｉｘＮｙ，オキシ窒化シリコンＳｉＯｘＮｙ，シリコンオキシムＳｉＯｘＮｙ：Ｈ２，またはこれらの合成物のように、窒化シリコンＳｉ３Ｎ４以外の層を含む窒素から構成するのが好ましい。好ましい実施例において、スペーサ320は、窒化シリコンＳｉ３Ｎ４から成る層で形成され、この窒化シリコンＳｉ３Ｎ４は、シランとアンモニアを前駆体として使用する化学気相堆積法（ＣＶＤ）技術を用いて形成される。
【００２５】
ソース／ドレイン領域322は、イオン注入法により形成される。ソース／ドレイン領域322には、ＮＭＯＳデバイスを製作するために、リン，窒素，砒素，アンチモン等のｎ型ドーパントを注入し、或いはＰＭＯＳデバイスを製作するために、ボロン，アルミニウム，インジウム等のｐ型ドーパントを注入する。状況に応じて、ＮＭＯＳデバイスは、ＰＭＯＳデバイスのように同一チップ上に製作することもある。この状況に応じた実施例において、当該技術分野では周知のように、ｎ型および／またはｐ型のイオンを特定の領域のみに注入するような複数のマスキングとイオン注入ステップを、利用する必要がある。
【００２６】
ここでは、シリサイデーション処理が実施されることが注目される。シリサイデーション処理は、ソース／ドレイン領域322における接触抵抗を低減すると共に、導電ゲート電極316の導電度を改善するために使用される。シリサイドは、プラズマ気相堆積（ＰＶＤ）法により、チタン，ニッケル，タングステン，またはコバルトのような金属層を堆積することで形成してもよい。焼きなまし（アニール）処理により、金属層を、導電性ゲート電極316とソース／ドレイン領域322とに反応させて、金属シリサイドを形成する。絶縁スペーサ320の上に在る金属層の部分は、反応しないでそのまま残る。金属層の非反応部は、例えばウエットエッチング手段により、選択的な除去を行なってもよい。シリサイド領域の相を変更したい場合は、さらに、アニールサイクルを行なうことで、シリサイド領域の抵抗が下がる結果をもたらす。
【００２７】
上記の説明は、本発明の実施例で使用するトランジスタ312の一例に過ぎないことに注目されたい。その他のトランジスタおよび半導体デバイスも、同様に利用することができる。例えば、このトランジスタは、隆起したソース／ドレインを有してもよく、またトランジスタは、スプリットゲート型のトランジスタや、フィンＦＥＴ設計としてもよく、異なった材料と厚さを使用してもよいし、複数のライナーやスペーサなどを使用してもよい。
【００２８】
図３ｂは、本発明の実施例に基づく、トランジスタ312の全体を覆う誘電体層330の形成を説明している。本実施例において、誘電体層330は、酸化物，Ｈ２Ｏ，ＮＯ，またはこれらの合成物から成る雰囲気中の湿式熱酸化または乾式熱酸化のように、任意の酸化処理によって、或いは、テトラ・エチル・オルソ・シリケート（ＴＥＯＳ）および酸素を、前駆体として使用する化学気相堆積（ＣＶＤ）技術によって、形成される酸化物である。好ましくは、誘電体層330は、ゲート電極316と硬質マスク317の高さと少なくとも同程度の寸法の厚さに形成される。
【００２９】
図３ｃにおいて、本発明の実施例に基づき、化学的機械研磨（ＣＭＰ）処理のような平坦化処理が行われる。平坦化処理は、硬質マスク317上で停止させるのが好ましく、ほぼ平坦な表面を生成する。
【００３０】
図３ｄは、本発明の実施例に基づく硬質マスク317の除去を説明している。硬質マスク317が窒化シリコンにより形成される実施例では、リン酸（Ｈ２ＰＯ４）溶液中にウエット・ディップすることにより、硬質マスク317が除去される。図３ｄに示すように、硬質マスク317を除去することで、ゲート電極316が露出する。
【００３１】
その後、図３ｅにおいて、本発明の実施例に基づき導電層340が形成され、パターン化される。導電層340は、ドープされた多結晶シリコンからなることが好ましい。この導電層340は、本技術分野では周知のフォトリソグラフィによりパターン化され、図２におけるワード線222が形成される。
【００３２】
その後、層間誘電体（ＩＬＤｓ）と金属層が、本技術分野では周知のように形成してもよい。金属層の内の１つが、図２のビット線ＢＬ−１，ＢＬ−２，ＢＬ−３，ＢＬ−４を形成する。さらに、ビアやその他の配線構造が形成され、製作が終了する。
【００３３】
図４ａ〜図４ｄは、本発明の第２実施例を示している。先ず、図４ａを参照すると、図３ａと同じ要素に対して同じ参照番号を引用したトランジスタが示されている。図４ａに示す実施例において、硬質マスク317を必要としないことを除いては、図４ａが図３ａと概ね同じになっている。以下に説明するように、図４ａ〜図４ｄで説明する実施例は、エッチング停止層として前記硬質マスク317を利用しない。
【００３４】
図４ｂを参照すると、本発明の実施例に基づき、誘電体層430がトランジスタ312の上部を覆って形成される。１つの実施例において、図３ｂにおける誘電体層330の厚さが、好ましくはゲート電極316の高さよりも少なくとも大きな寸法であるのに対して、図４ｂの誘電体層430はそれよりも厚さが薄いことを除いては、誘電体層430は、図３ｂにおける誘電体層330と同じ酸化物である。誘電体層430は、約300Å（１オングストローム＝１０−１０ｍ）〜約500Åの間の厚さを有していることが好ましい。図３ａにおいては、誘電体層330が平坦化されているが、本実施例では誘電体層430が非平坦な表面を有することに注目すべきである。
【００３５】
図４ｃにおいては、本発明の実施例に基づき、ゲート電極316上を覆う誘電体層430に、ビア432が形成される。ビア432は、ゲート電極316の一部分を露出させ、次の各ステップで形成されるワード線用の接触点を形成する。１つの実施例において、ビア432は、本技術分野では周知のフォトリソグラフィ技術により形成される。
【００３６】
その後、図４ｄにおいては、本発明の実施例に基づいて、導電層440が形成され、パターン化される。導電層440は、ドープされた多結晶シリコンからなることが好ましい。図２におけるワード線222を形成するために、本技術分野では周知のフォトリソグラフィ技術により、導電層440をパターン化してもよい。本実施例において、ワード線222（例えば、図４ｄの導電層440）は非平坦な表面を有している。
【００３７】
図５ａ〜図５ｅは、本発明の第３実施例を示している。先ず、図５ａを参照すると、図３ａおよび図４ａと同じ要素に対して同じ参照番号を引用したトランジスタが示されている。
【００３８】
図５ｂを参照すると、本発明の実施例に基づき、誘電体層530がトランジスタ312上を覆って形成される。１つの実施例において、誘電体層530は、図３ｂにおける誘電体層330と同様な酸化物であり、ゲート電極316よりも上方にあって、約2000Åより大きな厚さを有している。
【００３９】
化学的機械研磨法（ＣＭＰ）処理のような平坦化処理が、ほぼ平坦な平面を生成するために実施される。しかしながら、平坦化処理が完了した後、ゲート電極の上方に位置する処理後の残りの誘電体層530は、約1000Åより大きな厚さを有することが好ましい。
【００４０】
図５ｃにおいて、本発明の実施例に基づき、ゲート電極316上を覆う誘電体層530に、ビア532が形成される。ビア532は、ゲート電極316の一部分を露出させ、次の各ステップで形成されるワード線用の接触点を形成する。１つの実施例において、ビア532は、本技術分野では周知のフォトリソグラフィ技術により形成される。
【００４１】
その後、図５ｄにおいては、本発明の実施例に基づいて、ビア532が導電材料538によって充填される。１つの実施例において、ビア532は、ドープされた多結晶シリコンを堆積し、ほぼ平坦な表面を生成するための平坦化処理（例えば、ＣＭＰ）を実施することで充填される。
【００４２】
図5ｅは、本発明の実施例に基づいて、導電層540の形成とパターン化を示している。導電層540は、ドープされた多結晶シリコンからなることが好ましい。図２のワード線222を形成するために、本技術分野では周知のフォトリソグラフィ技術により、導電層540をパターン化してもよい。この実施例において、ワード線222（例えば、図５ｅの導電層540）がほぼ平坦な表面を有していることに注目すべきである。
【００４３】
当業者ならば理解するとおり、蓄積トランジスタを、長手方向のアクティブ領域間に設置することにより、このアクティブ領域のピッチとメモリセルの寸法を小さくすることができる。この結果、従来の技術と比較して、メモリアレイのさらなる縮尺が可能になる。
【００４４】
本発明の実施例は、種々の処理法を利用する。例えばワード線222は、金属（例えば、タンタル，チタン，モリブデン，タングステン，プラチナ，アルミニウム，ハフニウム，ルテニウム，銅）や、金属シリサイド（例えば、チタンシリサイド，コバルトシリサイド，ニッケルシリサイド，タンタルシリサイド）や、窒化金属（例えば、窒化チタン，窒化タンタル）などの、多結晶シリコン以外の導電材料から形成してもよい。これらのいくつかの実施例においては、各ワード線を金属１の層に形成し、ビット線を金属２の層に形成するのが好ましい。
【００４５】
本発明とその利点について、詳細な説明を行ってきたが、添付の請求項により規定されるごとく、種々の変更，置換，代替が、本発明の精神と範囲を逸脱せずに実行可能であることを、理解すべきである。さらに、本明細書の範囲を、本明細書に記述されたプロセスや、機械や、製造や、物質，手段，方法，またはステップの複合に対して、限定する意図は無い。当業者ならば、ここで述べた本発明の開示内容から容易に理解するであろうが、ここで説明した実施例に対応するものとして、ほぼ同一の機能を実行しほぼ同一の結果を達成する、現存し、或いは、これ以後に開発されるであろうプロセスや、機械や、製造や、物質，手段，方法，またはステップの複合が、本発明に従って利用可能であろう。従って、添付の請求項は、このような、機械や、製造や、物質，手段，方法，またはステップの複合を、発明の範囲内で包含するように意図されている。
【図面の簡単な説明】
【００４６】
【図１】一般的なＳＯＮＯＳメモリアレイ配置部の平面図である。
【図２】本発明の一実施例に基づくＳＯＮＯＳメモリアレイ配置部の平面図である。
【図３ａ】本発明の第１実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図３ｂ】本発明の第１実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図３ｃ】本発明の第１実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図３ｄ】本発明の第１実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図３ｅ】本発明の第１実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図４ａ】本発明の第２実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図４ｂ】本発明の第２実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図４ｃ】本発明の第２実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図４ｄ】本発明の第２実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図５ａ】本発明の第３実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図５ｂ】本発明の第３実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図５ｃ】本発明の第３実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図５ｄ】本発明の第３実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【図５ｅ】本発明の第３実施例に基づく種々の処理ステップを実施した後のウェハの断面図である。
【符号の説明】
【００４７】
210 アクティブ領域（第１のアクティブ領域，第２のアクティブ領域，第１の共通アクティブ領域，第２の共通アクティブ領域）
220 ゲート
222 ワード線
224 ワード線接点
310 基板
312 トランジスタ
322 ソース／ドレイン領域（ソース領域、ドレイン領域）
ＢＬ−１，ＢＬ−２，ＢＬ−３，ＢＬ−４ ビット線
330 誘電体層
【図１】
2011103488.tif 000003
【図２】
2011103488.tif 000004
【図３ａ】
2011103488.tif 000005
【図３ｂ】
2011103488.tif 000006
【図３ｃ】
2011103488.tif 000007
【図３ｄ】
2011103488.tif 000008
【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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