(57)【要約】【課題】終端抵抗のオンオフの切り替え時に外部端子にインピーダンスの急激な変化が生じることを低減する。【解決手段】外部端子（図２のＤＱに相当）と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路（図２の２１に相当）と、外部端子に終端抵抗をオンオフ可能に接続する終端回路（図２の２２に相当）と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路（図２の２３ａに相当）と、を備える。【選択図】図２
2011135436.tif 000002
【特許請求の範囲】
【請求項１】
外部端子と、
前記外部端子に接続され、出力信号を前記外部端子に出力可能とする出力回路と、
前記外部端子に終端抵抗をオンオフ可能に接続する終端回路と、
前記終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に前記出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
外部端子と、
前記外部端子に接続され、出力信号を前記外部端子に出力可能とする出力回路と、
前記外部端子に終端抵抗をオンオフ可能に接続する終端回路と、
前記終端抵抗のオンオフ切り替えにおけるスルーレートを前記出力信号のスルーレート以下となるように制御する第１のスルーレート制御回路と、
を備えることを特徴とする半導体装置。
【請求項３】
前記出力回路を駆動する第２のスルーレート制御回路をさらに備え、
前記第１のスルーレート制御回路は、前記終端回路を駆動する回路であって、駆動能力を前記第２のスルーレート制御回路の駆動能力に比べ小さくすることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタのサイズを、前記第２のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタのサイズに比べて小さくすることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタの個数を、前記第２のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタの個数に比べて少なくすることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記終端回路は、終端モードの場合に前記終端抵抗をオンオフ可能とし、出力モードの場合に前記終端抵抗を介して前記出力信号を前記外部端子に出力可能とすることを特徴とする請求項１または２記載の半導体装置。
【請求項７】
前記終端回路を駆動する第３のスルーレート制御回路をさらに備え、
前記第１のスルーレート制御回路は、終端モードの場合に前記終端抵抗をオンオフ可能とするように前記終端回路を駆動し、出力モードの場合に前記第３のスルーレート制御回路と同期して前記終端抵抗を介して前記出力信号を前記外部端子に出力可能とするように前記終端回路を駆動することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、外部端子を終端する終端抵抗を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置等の間をインタフェースする際に、信号の反射などを防ぐように終端抵抗を含む終端回路によってインピーダンス整合を取ることが行われる。この場合、終端抵抗が必要か否かに応じて、オンオフ機能を持つ終端回路が用いられることがある。
【０００３】
このような終端抵抗のオンオフ機能を持つ半導体集積回路が特許文献１に開示されている。この半導体集積回路は、出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、出力ドライバ駆動信号に応答して出力データを半導体集積回路の外部に伝送する出力ドライバと、少なくとも一つの終端抵抗を含むオンチップターミネータと、出力イネーブル信号に応答してオンチップターミネータのオン／オフを制御するターミネータ制御回路とを備える。このような半導体集積回路によれば、半導体チップ内部に存在する信号を用いて正確な時点でオンチップターミネータを制御することによりデータ伝送の効率を高め、不要な時間損失を減らすことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３４７９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、特許文献１に記載の半導体装置のように、半導体装置内に設けられた終端抵抗のオンオフを所望のタイミングで単に切り替える場合、終端抵抗のオンオフの切り替えによって終端抵抗を有する外部端子が接続される外部配線から見込んだインピーダンスが急激に変化してしまう。このため、外部配線上にノイズが発生し、その結果、外部配線上の信号品質を劣化させる虞があった。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクト（側面）に係る半導体装置は、外部端子と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路と、外部端子に終端抵抗をオンオフ可能に接続する終端回路と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路と、を備える。
【０００８】
本発明の他のアスペクト（側面）に係る半導体装置は、外部端子と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路と、外部端子に終端抵抗をオンオフ可能に接続する終端回路と、終端抵抗のオンオフ切り替えにおけるスルーレートを出力信号のスルーレート以下となるように制御する第１のスルーレート制御回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、終端抵抗のオンオフの切り替え時に外部端子にインピーダンスの急激な変化が生じることを低減する。したがって、終端抵抗のオンオフの切り替えによる外部配線上の信号品質の劣化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るデータ入出力バッファ部の例を示す回路図である。
【図３】本発明の第１の実施例に係るデータ入出力バッファ部の他の例を示す回路図である。
【図４】本発明の第１の実施例に係るスルーレート調整部の回路図である。
【図５】本発明の第１の実施例に係る半導体装置の動作を示すタイミングチャートである。
【図６】本発明の第２の実施例に係るデータ入出力バッファ部の回路図である。
【図７】本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。
【図８】本発明の第３の実施例に係るデータ入出力バッファ部の回路図である。
【図９】本発明の第３の実施例に係る半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る半導体装置は、外部端子（図２のＤＱに相当）と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路（図２の２１に相当）と、外部端子に終端抵抗をオンオフ可能に接続する終端回路（図２の２２に相当）と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路（図２の２３ａに相当）と、を備える。
【００１２】
また、本発明の実施形態に係る半導体装置は、外部端子（図２のＤＱに相当）と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路（図２の２１に相当）と、外部端子に終端抵抗をオンオフ可能に接続する終端回路（図２の２２に相当）と、終端抵抗のオンオフ切り替えにおけるスルーレートを出力信号のスルーレート以下となるように制御する第１のスルーレート制御回路（図２の２３ａに相当）と、を備える。
【００１３】
半導体装置において、出力回路を駆動する第２のスルーレート制御回路（図２の２３ｂに相当）をさらに備え、第１のスルーレート制御回路は、終端回路を駆動する回路であって、駆動能力を第２のスルーレート制御回路の駆動能力に比べ小さくすることが好ましい。
【００１４】
半導体装置において、第１のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタのサイズを、第２のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタのサイズに比べて小さくするようにしてもよい。
【００１５】
半導体装置において、第１のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタの個数を、第２のスルーレート制御回路を構成して駆動能力の決定に係るトランジスタの個数に比べて少なくするようにしてもよい。
【００１６】
半導体装置において、終端回路は、終端モードの場合に終端抵抗をオンオフ可能とし、出力モードの場合に終端抵抗を介して出力信号を外部端子に出力可能とするようにしてもよい。
【００１７】
半導体装置において、終端回路を駆動する第３のスルーレート制御回路（図８のＳＬＲＰ２、ＳＬＲＮ２に相当）をさらに備え、第１のスルーレート制御回路は、終端モードの場合に終端抵抗をオンオフ可能とするように終端回路を駆動し、出力モードの場合に第３のスルーレート制御回路と同期して終端抵抗を介して出力信号を外部端子に出力可能とするように終端回路を駆動するようにしてもよい。
【００１８】
ここで、「終端抵抗のオンオフのスルーレート」とは、終端抵抗がオフの状態の出力端子の抵抗値を０％とし、終端抵抗がオンの状態、つまり、出力端子が終端抵抗に要求される所望の抵抗値となっている場合を１００％とした場合に、出力端子の抵抗値が単位時間当たり何％変化するかを示す変化量であるとする。また、「データ信号のスルーレート」とは、データ出力時に出力端子が一方の論理レベルであるときの出力端子の電位を０％とし、出力端子が他方の論理レベルにあるときの出力端子の電位を１００％とした場合に、出力端子の電位が単位時間当たり何％変化するかを示す変化量であるとする。
【００１９】
以上のような半導体装置によれば、終端抵抗のオンオフ切り替えにおけるスルーレートを出力信号のスルーレート以下となるように制御するので、終端抵抗のオンオフの切り替え時に生じる外部端子の急激なインピーダンスの変化を抑えることができる。したがって、インピーダンスの変化に伴う外部端子に接続される外部配線における信号品質の劣化を抑制することができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、一例としてＤＲＡＭを示し、メモリセルアレイ１０、書き込み読み出し制御回路１１、複数のデータ入出力バッファ部１３＿０〜１３＿ｎ、データ入出力端子ＤＱ０〜ＤＱｎ、データストローブ信号入出力バッファ部１４＿１、１４＿２、データストローブ信号入出力端子ＤＱＳ、／ＤＱＳ、コマンドアドレス入力端子ＣＭＤ（ＡＤＤ）、クロック入力端子ＣＫ（／ＣＫ）、終端抵抗活性化信号入力端子ＯＤＴを備える。
【００２２】
メモリセルアレイ１０は、不図示の複数のメモリセルを備え、各々のメモリセルに所望のデータを保持する。
【００２３】
書き込み読み出し制御回路１１は、外部からクロック入力端子ＣＫを介して入力されるクロック信号に同期して、外部からコマンドアドレス入力端子ＣＭＤ（ＡＤＤ）を介して供給されるコマンドアドレス信号によって要求される動作を実行する。具体的には、要求された動作が読み出し動作である場合には、外部から供給されるアドレスに対応するメモリセルのデータをメモリセルアレイ１０から読み出し、読み出されたデータＩｄａｔａ＿０〜Ｉｄａｔａ＿ｎをそれぞれデータ入出力バッファ１３＿０〜１３＿ｎに供給し、データ入出力端子ＤＱ０〜ＤＱｎを介して外部に出力する。この際、データストローブ信号入出力バッファ部１４＿１、１４＿２に対して、データ出力のタイミングを示す信号であるデータストローブ信号ＤＱＳ、／ＤＱＳを出力する。
【００２４】
また、要求された動作が書き込み動作である場合には、書き込み読み出し制御回路１１は、外部からデータ入出力端子ＤＱ０〜ＤＱｎを介して書き込みデータをデータ入出力バッファ１３＿０〜１３＿ｎに入力し、アドレスに対応するメモリセルアレイ１０中のメモリセルに書き込む。書き込み動作は、本発明と直接係らないので、以下、読み出し動作の場合に限定して説明する。
【００２５】
書き込み読み出し制御回路１１は、終端抵抗活性化信号入力端子ＯＤＴを介して入力される終端抵抗活性化信号に応じて、データ入出力バッファ部１３＿０〜１３＿ｎ及びデータストローブ信号入出力バッファ部１４＿１、１４＿２に含まれる終端抵抗回路（後述する）のオンオフを制御する内部終端活性化信号ＩＯＤＴを供給する。
【００２６】
データ入出力バッファ部１３＿０〜１３＿ｎとデータストローブ信号入出力バッファ部１４＿１、１４＿２とは、データ入出力バッファ部に供給される信号が、データ信号Ｉｄａｔａ＿０〜Ｉｄａｔａ＿ｎかデータストローブ信号ＤＱＳ、／ＤＱＳかが異なるだけであって、実質的な構成は同一である。データ入出力バッファ部１３＿０〜１３＿ｎの詳細な構成については、後述する。なお、以下では、データ入出力バッファ部のみを例として記載するが、データ信号Ｉｄａｔａ＿０〜Ｉｄａｔａ＿ｎをデータストローブ信号ＤＱＳ、／ＤＱＳに置き換えるとデータストローブ信号入出力バッファ部１４＿１、１４＿２となり、データ入出力バッファ部と同様に構成され機能する。
【００２７】
書き込み読み出し制御回路１１に含まれるスルーレート情報保持部１２は、データ入出力バッファ部の出力バッファ（詳細を後述する）と終端回路（詳細を後述する）とのスルーレートを制御するスルーレート調整コードＳ＿ａｄｊをデータ入出力バッファ部１３＿０〜１３＿ｎ、データストローブ信号入出力バッファ部１４＿１、１４＿２に供給する。具体的には、スルーレート情報保持部１２は、例えば、ヒューズ等の不揮発性メモリで構成する。スルーレート情報保持部１２には、例えば、半導体装置製造後のテスト時に、データ出力時に出力データが一方の論理レベルから他方の論理レベルへ変化するまでの時間（データ遷移時間）と終端抵抗のオンオフの切り替えに要する時間（終端抵抗切り替え時間）とが所望の値となるようなスルーレート調整コードＳ＿ａｄｊが設定される。
【００２８】
図２は、本発明の第１の実施例に係るデータ入出力バッファ部の例を示す回路図である。データ入出力バッファ部１３ａは、データ用のスルーレート制御回路２３ｂ、出力バッファ２１、ＯＤＴ（オン・ダイ・ターミネション）用のスルーレート制御回路２３ａ、終端回路（ＯＤＴ回路）２２、ＡＮＤ回路ＡＮＤ１、ＯＲ回路ＯＲ１、インバータ回路ＩＮＶ１を備える。
【００２９】
ＡＮＤ回路ＡＮＤ１は、データ信号Ｉｄａｔａと出力イネーブル信号ＯＥとの論理積をとってデータ信号Ｉｄａｔａ＿Ｐとしてスルーレート制御回路２３ｂ中のインバータ回路ＩＮＶ１１に出力する。ＯＲ回路ＯＲ１は、データ信号Ｉｄａｔａと出力イネーブル信号ＯＥの論理反転信号との論理和をとってデータ信号Ｉｄａｔａ＿Ｎとしてスルーレート制御回路２３ｂ中のインバータ回路ＩＮＶ１２に出力する。インバータ回路ＩＮＶ１は、内部終端活性化信号ＩＯＤＴの論理反転信号をスルーレート制御回路２３ａ中のインバータ回路ＩＮＶ１４に出力する。
【００３０】
スルーレート制御回路２３ｂは、出力バッファ２１のプルアップ側のＰＭＯＳトランジスタＭＰ２を駆動するインバータ回路ＩＮＶ１１と、出力バッファ２１のプルダウン側のＮＭＯＳトランジスタＭＮ２を駆動するインバータ回路ＩＮＶ１２とを備える。インバータ回路ＩＮＶ１１、ＩＮＶ１２は、電源線ＶＤＤとの間にそれぞれスルーレート調整部２５ｐ、２５ｎを備え、グランド線ＶＳＳとの間にそれぞれスルーレート調整部２６ｐ、２６ｎを備える。
【００３１】
スルーレート制御回路２３ｂは、図１に示したスルーレート情報保持部１２から供給されるスルーレート調整コードＳ＿ａｄｊに応じて、スルーレート調整部２５ｐ、２５ｎ、２６ｐ、２６ｎにおける抵抗値を所望の値に設定する。抵抗値の設定により、データ出力時のデータ信号Ｉｄａｔａのスルーレートを制御し、出力バッファ２１が出力端子ＤＱをハイ（Ｈ）レベル又はロー（Ｌ）レベルの一方から他方へ駆動するまでの時間、つまり、データ出力時に出力データが一方の論理レベルから他方の論理レベルへ変化するまでの時間（データ遷移時間）を所望の時間となるように設定することができる。
【００３２】
スルーレート制御回路２３ａは、終端回路２２の電源側に設けられた終端抵抗Ｒ１と電源線ＶＤＤＱとの接続を切り替えるＰＭＯＳトランジスタＭＰ１を制御するインバータ回路ＩＮＶ１３と、終端回路２２の接地側に設けられた終端抵抗Ｒ２と接地線ＶＳＳＱとの接続を切り替えるＮＭＯＳトランジスタＭＮ１を制御するインバータ回路ＩＮＶ１４とを備える。インバータ回路ＩＮＶ１３、ＩＮＶ１４は、電源線ＶＤＤとの間にそれぞれスルーレート調整部２７ｐ、２７ｎを備え、グランド線ＶＳＳとの間にそれぞれスルーレート調整部２８ｐ、２８ｎを備える。
【００３３】
スルーレート制御回路２３ａは、図１に示したスルーレート情報保持部１２から供給されるスルーレート調整コードＳ＿ａｄｊに応じて、スルーレート調整部における抵抗値を所望の値に設定することで、終端抵抗Ｒ１、Ｒ２のオンオフの切り替えに要する時間（終端抵抗切り替え時間）を所望の時間に設定することができる。
【００３４】
ここで、スルーレート制御回路２３ａ中のスルーレート調整部２７ｐ、２７ｎ、２８ｐ、２８ｎの抵抗値が、スルーレート制御回路２３ｂのスルーレート調整部２５ｐ、２５ｎ、２６ｐ、２６ｎの抵抗値よりも大きくなるようにする。このため、スルーレート制御回路２３ｂ中のスルーレート調整部の構成とスルーレート制御回路２３ａ中のスルーレート調整部の構成とを異ならせる。
【００３５】
つまり、同一のスルーレート調整コードＳ＿ａｄｊが入力された際に、スルーレート制御回路２３ａ中のスルーレート調整部２７ｐ、２７ｎ、２８ｐ、２８ｎの抵抗値がスルーレート制御回路２３ｂ中のスルーレート調整部２５ｐ、２５ｎ、２６ｐ、２６ｎの抵抗値よりも大きくなるように各々のスルーレート制御回路中のスルーレート調整部を構成する。
【００３６】
あるいは、ルーレート制御回路２３ａ中のスルーレート調整部２７ｐ、２７ｎ、２８ｐ、２８ｎの抵抗値が、スルーレート制御回路２３ｂのスルーレート調整部２５ｐ、２５ｎ、２６ｐ、２６ｎの抵抗値よりも小さくなるようにするために、各々のスルーレート制御回路中のスルーレート調整部を互いに異なるスルーレート調整コードＳ＿ａｄｊ＿ｄａｔａ、Ｓ＿ａｄｊ＿ｏｄｔでそれぞれ調整するように構成すればよい（図３参照）。
【００３７】
出力バッファ２１は、ソースを電源ＶＤＤＱに接続し、ドレインを出力端子ＤＱに接続し、ゲートにインバータ回路ＩＮＶ１１の出力であるデータ信号Ｉｄａｔａ＿ＰＢを入力するＰＭＯＳトランジスタＭＰ２、ソースを接地ＶＳＳＱに接続し、ドレインを出力端子ＤＱに接続し、ゲートにインバータ回路ＩＮＶ１２の出力であるデータ信号Ｉｄａｔａ＿ＮＢを入力するＮＭＯＳトランジスタＭＮ２を備える。
【００３８】
出力バッファ２１は、データ信号ＩｄａｔａがＨレベルであって、出力イネーブル信号ＯＥがＨレベルである場合、データ信号Ｉｄａｔａ＿ＰＢ、Ｉｄａｔａ＿ＮＢのそれぞれの論理レベルがＬレベルとなってＰＭＯＳトランジスタＭＰ２がオンし、出力端子ＤＱをＨレベルに駆動する。また、データ信号ＩｄａｔａがＬレベルであって、出力イネーブル信号ＯＥがＨレベルである場合、データ信号Ｉｄａｔａ＿ＰＢ、Ｉｄａｔａ＿ＮＢのそれぞれの論理レベルがＨレベルとなってＮＭＯＳトランジスタＭＮ２がオンし、出力端子ＤＱをＬレベルに駆動する。さらに、出力イネーブル信号ＯＥがＬレベルである場合、データ信号Ｉｄａｔａ＿ＰＢ、Ｉｄａｔａ＿ＮＢのそれぞれの論理レベルがＨレベル、ＬレベルとなってＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２の双方がオフし、出力端子ＤＱをハイインピーダンス状態とする。
【００３９】
終端回路２２は、ソースを電源ＶＤＤＱに接続し、ドレインを終端抵抗Ｒ１を介して出力端子ＤＱに接続し、ゲートにインバータ回路ＩＮＶ１３の出力であるデータ信号ＩＯＤＴ＿ＰＢを入力するＰＭＯＳトランジスタＭＰ１、ソースを接地ＶＳＳＱに接続し、ドレインを終端抵抗Ｒ２を介して出力端子ＤＱに接続し、ゲートにインバータ回路ＩＮＶ１４の出力であるデータ信号ＩＯＤＴ＿ＮＢを入力するＮＭＯＳトランジスタＭＮ２を備える。
【００４０】
終端回路２２は、活性状態、つまり、内部終端活性化信号ＩＯＤＴがＨレベルの場合、データ信号ＩＯＤＴ＿ＰＢ、ＩＯＤＴ＿ＮＢがそれぞれＬレベル、Ｈレベルとなって、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１が共にオンとなり、出力端子ＤＱが終端抵抗Ｒ１、Ｒ２を介してそれぞれ電源ＶＤＤＱ及び接地ＶＳＳＱに接続されている状態となる。一方、非活性状態、つまり、内部終端活性化信号ＩＯＤＴがＬレベルの場合、データ信号ＩＯＤＴ＿ＰＢ、ＩＯＤＴ＿ＮＢがそれぞれＨレベル、Ｌレベルとなって、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１が共にオフとなり、出力端子ＤＱと終端抵抗Ｒ１、Ｒ２とが電源ＶＤＤＱ及び接地ＶＳＳＱから切り離されている状態となる。
【００４１】
次に、スルーレート調整部について説明する。図４は、スルーレート調整部の回路図である。図４において、スルーレート制御回路２３ａ、２３ｂに含まれるインバータＩＮＶ１１（ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４）とこのインバータの電源側および接地側にそれぞれ接続されるスルーレート調整部２５ｐ（２５ｎ、２７ｐ，２７ｎ）、２６ｐ（２６ｎ、２８ｐ，２８ｎ）の構成の例を示す。
【００４２】
電源ＶＤＤとインバータ回路ＩＮＶ１１の電源側との間に配置されたスルーレート調整部２５ｐは、各々スルーレート調整コードＳ＿ａｄｊの異なるビットをそれぞれインバータＩＮＶ２１〜ＩＮＶ２５を介してゲートに受けるＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５で構成される。接地ＶＳＳとインバータ回路ＩＮＶ１１の接地側との間に配置されたスルーレート調整部２６ｐは、各々スルーレート調整コードＳ＿ａｄｊの異なるビットをそれぞれゲートに受けるＮＭＯＳトランジスタＭＮ１１〜ＭＮ１５で構成される。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５は、ソースを共通に電源ＶＤＤに接続し、ドレインを共通にインバータ回路ＩＮＶ１１の電源側に接続する。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１５は、ソースを共通に接地ＶＳＳに接続し、ドレインを共通にインバータ回路ＩＮＶ１１の接地側に接続する。
【００４３】
スルーレート調整部２５ｐ、２６ｐは、スルーレート調整コードＳ＿ａｄｊに応じて、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１５を選択的にオンオフすることで、それ自身の抵抗値を調整する。例えば、スルーレート調整部２７ｐ、２８ｐの抵抗値が高く設定される場合、インバータ回路ＩＮＶ１３の駆動能力を低下させる。これによって、インバータ回路ＩＮＶ１３で駆動されるＰＭＯＳトランジスタＭＰ１のオンオフ時間が長くなる。
【００４４】
ここで、スルーレート制御回路２３ａ中のスルーレート調整部とスルーレート制御回路２３ｂ中のスルーレート調整部の構成とを異ならせるためには、互いに対応するトランジスタのサイズを異ならせるようにしてもよい。特に、スルーレート制御回路２３ａ中のスルーレート調整部の各々のトランジスタサイズをスルーレート制御回路２３ｂ中のスルーレート調整部の対応するトランジスタサイズよりも小さくすることで、図２のように共通のスルーレート調整コードＳ＿ａｄｊを用いても、スルーレート制御回路２３ａ中のスルーレート調整部の抵抗値を大きくすることができる。この場合、終端抵抗Ｒ１、Ｒ２がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力データが一方の論理レベルから他方の論理レベルへ変化するまでの時間よりも長く設定することができる。つまり、終端回路２２のスルーレートが出力バッファ２１のスルーレートよりも小さく設定することができる。
【００４５】
図５は、本発明の第１の実施例に係る半導体装置の動作を示すタイミングチャートである。図５において、タイミングＴ０でコマンドアドレス信号ｒｅａｄがアクティブとなり、リードレイテンシが７とする。この場合、タイミングＴ０からレイテンシ分遅れたタイミングＴ７以降のクロック信号（ＣＬＫ）の半周期のタイミング毎にデータ信号Ｉｄａｔａが８ビットに亘ってデータ入出力バッファを介してデータ入出力端子ＤＱから出力される。なお、この間、出力イネーブル信号ＯＥは、Ｈレベルであって、データ入出力端子ＤＱから出力可能とされる。
【００４６】
一方、タイミングＴ７からタイミングＴ１２まで信号ＯＤＴがＨレベルに変化し、ＯＤＴターンオンレイテンシおよびＯＤＴターンオフレイテンシが共に５とする。この場合、タイミングＴ７からレイテンシ分遅れたタイミングＴ１２からタイミングＴ１７の間、内部終端活性化信号ＩＯＤＴがＨレベルに変化し、終端回路２２が活性状態とされ、データ入出力端子ＤＱは、終端抵抗Ｒ１、Ｒ２が接続された状態とされる。
【００４７】
ここで、データ入出力端子ＤＱがハイインピーダンス状態から終端抵抗接続状態に変化する時間および終端抵抗接続状態からハイインピーダンス状態に変化する時間は、スルーレート制御回路２３ａによって、データ入出力端子ＤＱから出力される出力信号がローレベルからハイレベルに変化する時間およびハイレベルからローレベルに変化する時間に比べて長くなるように設定される。したがって、終端抵抗Ｒ１、Ｒ２のオンオフの切り替えに伴って生じるデータ入出力端子ＤＱにおけるインピーダンスの急激な変化を抑えることができる。
【実施例２】
【００４８】
図６は、本発明の第２の実施例に係るデータ入出力バッファ部の回路図である。図６において、図２と同一の符号は、同一物を表し、その説明を省略する。図６のデータ入出力バッファ部１３ｃは、インバータＩＮＶ１３に内部終端活性化信号ＩＯＤＴを入力する替わりに、ＡＮＤ回路ＡＮＤ１の出力と内部終端活性化信号ＩＯＤＴとを入力してインバータＩＮＶ１３に出力するＯＲ回路ＯＲ２を備える。また、インバータＩＮＶ１４にインバータＩＮＶ１の出力を入力する替わりに、ＯＲ回路ＯＲ１の出力とインバータＩＮＶ１の出力とを入力してインバータＩＮＶ１４に出力するＡＮＤ回路ＡＮＤ２を備える。また、出力バッファ２１ａは、ＰＭＯＳトランジスタＭＰ２と端子ＤＱ間に抵抗素子Ｒ３、トランジスタＭＮ２と端子ＤＱ間に抵抗素子Ｒ４をさらに備える。
【００４９】
このような構成のデータ入出力バッファ部１３ｃは、内部終端活性化信号ＩＯＤＴがＬレベルである場合、ＡＮＤ回路ＡＮＤ１の出力信号Ｉｄａｔａ＿ＰがＯＲ回路ＯＲ２およびインバータＩＮＶ１３を介してＰＭＯＳトランジスタＭＰ１を駆動し、ＯＲ回路ＯＲ１の出力信号Ｉｄａｔａ＿ＮがＡＮＤ回路ＡＮＤ２およびインバータＩＮＶ１４を介してトランジスタＭＮ１を駆動する。
【００５０】
したがって、内部終端活性化信号ＩＯＤＴがＬレベルであるデータ出力時において、終端回路２２は、出力バッファ２１ａと共に出力バッファとしても機能する。なお、抵抗素子Ｒ３、Ｒ４は、終端回路２２が出力バッファとして機能する場合に、出力バッファ２１ａと終端回路２２とにおける出力インピーダンスの極端なアンバランスの発生を防ぐためのものである。
【実施例３】
【００５１】
図７は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図７において、図１と同一の符号は、同一物を表し、その説明を省略する。スルーレート情報保持部１２ａは、図１のスルーレート情報保持部１２が出力するスルーレート調整コードＳ＿ａｄｊに対し、スルーレート調整コードＳ＿ａｄｊ１〜Ｓ＿ａｄｊ３の複数のコードを保持してデータ入出力バッファ部１３＿０〜１３＿ｎに出力する点が異なる。
【００５２】
図８は、本発明の第３の実施例に係るデータ入出力バッファ部の回路図である。図８において、図６と同一の符号は、同一物を表し、その説明を省略する。図８のデータ入出力バッファ部１３ｄは、図６のスルーレート制御回路２３ａに替えてスルーレート制御回路２３ｃを備え、さらにＡＮＤ回路ＡＮＤ２を備える。
【００５３】
図８におけるスルーレート制御回路２３ｂは、図２および図６と同様の構成であるが、ここでは、電源線及び接地線と自身との間に各々スルーレート調整部を有するインバータ回路ＳＬＲＰ１、ＳＬＲＮ１として表示する。
【００５４】
スルーレート制御回路２３ｃは、電源線及び接地線と自身との間に各々スルーレート調整部を有するインバータ回路ＳＬＲＰ２、ＳＬＲＰ３、ＳＬＲＮ２、ＳＬＲＮ３を備える。
【００５５】
インバータ回路ＳＬＲＰ２は、図４と同様に構成されるが、図４のインバータＩＮＶ１１がクロックドインバータとされる。インバータ回路ＳＬＲＰ２は、インバータＩＮＶ１がＨレベルを出力する場合、データ信号Ｉｄａｔａ＿Ｐの論理反転信号であるデータ信号ＩｄＯＤＴ＿ＰＢをＰＭＯＳトランジスタＭＰ１のゲートに与える。インバータ回路ＳＬＲＰ２は、インバータＩＮＶ１がＬレベルを出力する場合、出力をハイインピーダンスとする。
【００５６】
インバータ回路ＳＬＲＮ２は、図４と同様に構成されるが、図４のインバータＩＮＶ１１がクロックドインバータとされる。インバータ回路ＳＬＲＮ２は、インバータＩＮＶ１がＨレベルを出力する場合、データ信号Ｉｄａｔａ＿Ｎの論理反転信号であるデータ信号ＩｄＯＤＴ＿ＮＢをトランジスタＭＮ１のゲートに与える。インバータ回路ＳＬＲＮ２は、インバータＩＮＶ１がＬレベルを出力する場合、出力をハイインピーダンスとする。
【００５７】
また、インバータ回路ＳＬＲＰ３は、図６のスルーレート制御回路２３ａのインバータＩＮＶ１３に係る回路と同等であり、インバータ回路ＳＬＲＮ３は、図６のスルーレート制御回路２３ａのインバータＩＮＶ１４に係る回路と同等である。
【００５８】
Ｓ＿ａｄｊ１は、インバータ回路ＳＬＲＰ１、ＳＬＲＮ１内のスルーレート調整部のスルーレートを調整するインバータ調整コードである。Ｓ＿ａｄｊ２は、インバータ回路ＳＬＲＰ２、ＳＬＲＮ２内のスルーレート調整部のスルーレートを調整するインバータ調整コードである。Ｓ＿ａｄｊ３は、インバータ回路ＳＬＲＰ３、ＳＬＲＮ３内のスルーレート調整部のスルーレートを調整するインバータ調整コードである。
【００５９】
本実施例では、インバータ回路ＳＬＲＰ１、ＳＬＲＮ１内のスルーレート調整部のスルーレートが、インバータ回路ＳＬＲＰ２、ＳＬＲＮ２内のスルーレート調整部のスルーレートとインバータ回路ＳＬＲＰ３、ＳＬＲＮ３内のスルーレート調整部のスルーレートとの和と略等しくなるように、各インバータのスルーレート調整部のスルーレートを設定する。
【００６０】
通常のデータ出力時には、出力イネーブル信号ＯＥがＨレベルであって、内部終端活性化信号ＩＯＤＴがＬレベルとなる。したがって、データ信号Ｉｄａｔａの論理レベルに応じて、インバータ回路ＳＬＲＰ１〜ＳＬＲＰ３又はインバータ回路ＳＬＲＮ１〜ＳＬＲＮ３のどちらか一方が全て活性化される。つまり、出力バッファ機能と終端抵抗機能を共用している終端回路２２は、出力バッファ２１ａと略同一のスルーレートで動作する。
【００６１】
一方、ＯＤＴ動作時は、出力イネーブル信号ＯＥがＬレベルであって、内部終端活性化信号ＩＯＤＴがＨレベルとなる。したがって、インバータ回路ＳＬＲＰ１、ＳＬＲＰ２、ＳＬＲＮ１、ＳＬＲＮ２がすべて非活性状態となり、インバータ回路ＳＬＲＰ３、ＳＬＲＮ３が活性状態となる。つまり、ＯＤＴ動作時には、終端回路２２は、インバータ回路ＳＬＲＰ２、ＳＬＲＮ２が非活性化した分だけ遅いスルーレートで終端抵抗Ｒ１、Ｒ２がオンオフ制御されることとなる。
【００６２】
図９は、本発明の第３の実施例に係る半導体装置の動作を示すタイミングチャートである。図９において、図５と同一のタイミングの信号に関し、その説明を省略する。図９では、タイミングＴ７以降のクロック信号（ＣＬＫ）の半周期のタイミング毎に、データ信号Ｉｄａｔａ＿ＰＢとデータ信号ＩｄＯＤＴ＿ＰＢとが同期し、データ信号Ｉｄａｔａ＿ＮＢとデータ信号ＩｄＯＤＴ＿ＮＢとが同期して８ビットに亘って出力バッファ２１ａおよび終端回路２２を介してデータ入出力端子ＤＱから出力される。
【００６３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６４】
１０  メモリセルアレイ
１１  書き込み読み出し制御回路
１２、１２ａ  スルーレート情報保持部
１３＿０〜１３＿ｎ  データ入出力バッファ部
１４＿１、１４＿２  データストローブ信号入出力バッファ部
２１  出力バッファ
２２  終端回路（ＯＤＴ回路）
２３ａ、２３ｂ、２３ｃ  スルーレート制御回路
２５ｐ、２５ｎ、２６ｐ、２６ｎ、２７ｐ、２７ｎ、２８ｐ、２８ｎ  スルーレート調整部
ＡＮＤ１、ＡＮＤ２  ＡＮＤ回路
ＣＫ（／ＣＫ）  クロック入力端子
ＣＭＤ（ＡＤＤ）  コマンドアドレス入力端子
ＤＱ０〜ＤＱｎ  データ入出力端子
ＤＱＳ、／ＤＱＳ  データストローブ信号入出力端子
ＩＮＶ１、ＩＮＶ１１〜ＩＮＶ１４、ＳＬＲＮ１、ＳＬＲＮ２、ＳＬＲＮ３、ＳＬＲＰ１、ＳＬＲＰ２、ＳＬＲＰ３  インバータ回路
ＭＮ１、ＭＮ２、ＭＮ１１〜ＭＮ１５  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ１１〜ＭＰ１５  ＰＭＯＳトランジスタ
ＯＤＴ  終端抵抗活性化信号入力端子
ＯＲ１、ＯＲ２  ＯＲ回路
Ｒ１、Ｒ２  終端抵抗
Ｒ３、Ｒ４  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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