(57)【要約】【課題】半導体集積回路の試験を、電源電圧のオーバーシュートを生じることなく行うことができる半導体集積回路の試験方法および試験装置、並びに、半導体集積回路の提供を図る。【解決手段】異なる駆動周波数ｆ（ｆt，ｆs，０）で駆動して試験を行う半導体集積回路の試験方法であって、前記駆動周波数を変化させるとき、該駆動周波数を段階的に変化させるように構成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
異なる駆動周波数で駆動して試験を行う半導体集積回路の試験方法であって、
前記駆動周波数を変化させるとき、該駆動周波数を段階的に変化させることを特徴とする半導体集積回路の試験方法。
【請求項２】
請求項１に記載の半導体集積回路の試験方法において、
前記試験は、第１周波数で動作するスキャンシフトモードと、該第１周波数よりも高い第２周波数で動作するテストクロックモードとを交互に繰り返すようになっており、
最後の前記スキャンシフトモードにおいて、前記駆動周波数を前記第１周波数から段階的に低くすることを特徴とする半導体集積回路の試験方法。
【請求項３】
試験対象である半導体集積回路に電源電圧を供給する電源電圧供給部と、前記半導体集積回路にテストパターンを供給するテストパターン供給部と、前記半導体集積回路にクロックを供給するクロック供給部と、を有し、
前記テストパターン供給部および前記クロック供給部は、前記テストパターンの周期を、前記クロックの周期に対して段階的に長くするテストパターン制御部を有することを特徴とする半導体集積回路の試験装置。
【請求項４】
外部から供給されるクロックの周波数を段階的に低くなるように制御して内部クロックを生成する内部クロック生成回路を有することを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記内部クロック生成回路は、前記外部クロックを分周する分周器と、前記分周期器の出力を順次選択して前記内部クロックを生成するセレクタと、を含むことを特徴とする半導体集積回路。
【請求項６】
請求項４に記載の半導体集積回路において、
前記内部クロック生成回路は、制御信号により分周率が制御されるＰＬＬ回路であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験方法および試験装置、並びに、半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路（ＬＳＩ）に対して、例えば、出荷前にＬＳＩテスタ等の試験装置を使用した試験が行われている。
【０００３】
図１は半導体集積回路の試験装置の一例を概略的に示すブロック図である。図１において、参照符号１は試験装置（ＬＳＩテスタ）、２は試験ボード、そして、３は半導体集積回路（ＬＳＩ）を示している。
【０００４】
図１に示されるように、ＬＳＩテスタ１は、電源電圧供給部１１、クロック供給部１２およびテストパターン供給部１３を有する。
【０００５】
電源電圧供給部１１は、試験対象となるＬＳＩ３に対して電源電圧Ｖddを供給し、また、クロック供給部１２は、ＬＳＩ３に対してクロックＣＬＫを供給する。さらに、テストパターン供給部１３は、ＬＳＩ３に対して、テストパターンＴＰを供給し、ＬＳＩ３をクロックＣＬＫで動作させて各種試験を行う。
【０００６】
なお、図示していないが、ＬＳＩテスタ１は、さらに、試験対象のＬＳＩ３を制御する制御部、或いは、ＬＳＩ３からの試験結果を受け取って処理する処理部等の様々な構成を有している。
【０００７】
ＬＳＩテスタ１を使用して出荷前に行う試験（出荷試験）としては、例えば、ＴＤＴ（Transition Delay Test）が行われる。このＴＤＴは、実速度（実際に使用される動作周波数）の試験であるアットスピードテスト（At-Speed試験）の一手法である。
【０００８】
また、試験手法としては、例えば、スキャンシフトモードおよびテストクロックモードにより試験を行うＢＩＳＴ（Build In Self Test）が適用される。
【０００９】
スキャンシフトモードは、ＬＳＩ３の試験対象のフリップフロップ（スキャンフリップフロップ）にテストデータ（テストパターンＴＰ）を読み込んで試験内容の設定を行うモードである。また、テストクロックモードは、ＬＳＩ３を実際の動作周波数で動作させて試験を行うモードである。
【００１０】
ここで、スキャンシフトモードは、通常、テストクロックモードよりも遅い周波数（クロックＣＬＫの周波数）で処理する。なお、後述する各実施例が適用されるＬＳＩの試験は、出荷前に行われるＴＤＴ等のAt-Speed試験、或いは、ＢＩＳＴを適用した試験に限定されるものではない。
【００１１】
ところで、従来、ＬＳＩ（半導体集積回路）の試験を行う方法および装置、或いは、試験機能を内蔵した半導体集積回路としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−３０７５５１号公報
【特許文献２】特開２００８−２１６１８５号公報
【特許文献３】特開２００１−２８４５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来、ＬＳＩの試験において、テストクロックモード時のクロックの周波数（例えば、数百ＭＨz程度）は、スキャンシフトモード時のクロックの周波数（例えば、数ＭＨz〜数十ＭＨz程度）よりも遥かに高くなっている。
【００１４】
そのため、例えば、テストクロックモードからスキャンシフトモードへの変化個所では、クロックの周波数が急激に下降するため、電源電圧供給部からの電力が消費しきれず、電源電圧の急激な上昇がみられる。
【００１５】
そして、例えば、最後のスキャンシフトモードが終了する個所では、クロックの周波数が零になるために、例えば、電源電圧の急激な上昇による正のピークが許容限界を超えるオーバーシュートが生じることにもなりかねない。
【００１６】
このような電源電圧のオーバーシュートの問題を解決するために、様々な手法が提案されているが、その効果が限定的であり、また、テスタの制御機能に悪影響を与え、或いは、費用が嵩むことになっていた。
【課題を解決するための手段】
【００１７】
一実施形態によれば、異なる駆動周波数で駆動して試験を行う半導体集積回路の試験方法であって、前記駆動周波数を変化させるとき、該駆動周波数を段階的に変化させることを特徴とする半導体集積回路の試験方法が提供される。
【発明の効果】
【００１８】
開示の半導体集積回路の試験方法および試験装置、並びに、半導体集積回路は、半導体集積回路の試験を、電源電圧のオーバーシュートを生じることなく行うことができるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】半導体集積回路の試験装置の一例を概略的に示すブロック図である。
【図２】半導体集積回路の試験における課題を説明するための図である。
【図３】第１実施例の半導体集積回路の要部を示すブロック図である。
【図４】図３の半導体集積回路における内部クロック生成回路の一例を示すブロック図である。
【図５】第１実施例の半導体集積回路の試験動作を説明するための図（その１）である。
【図６】第１実施例の半導体集積回路の試験動作を説明するための図（その２）である。
【図７】第１実施例の半導体集積回路による効果を説明するための図である。
【図８】第２実施例の半導体集積回路の試験装置の要部を示すブロック図である。
【図９】第２実施例の半導体集積回路の試験装置の試験動作を説明するための図である。
【図１０】第３実施例の半導体集積回路の要部を示すブロック図である。
【図１１】第３実施例の半導体集積回路の試験動作を説明するための図である。
【図１２】第１実施例の変形例を示す図である。
【発明を実施するための形態】
【００２０】
まず、実施例を詳述する前に、半導体集積回路の試験装置の一例およびその課題を、図１および図２を参照して説明する。
【００２１】
図２は半導体集積回路（ＬＳＩ３）の試験における課題を説明するための図であり、スキャンシフトモード（ＳＳ）とテストクロックモード（ＴＣ）を繰り返して試験を行ったときの課題を示すものである。
【００２２】
なお、図２（ａ）は時間に対する電源電圧Ｖddの変化を示し、また、図２（ｂ）は時間に対するクロックＣＬＫの周波数ｆの変化を示している。
【００２３】
図２（ｂ）に示されるように、ＬＳＩ３の試験において、テストクロックモードＴＣ時のクロックＣＬＫの周波数（実際の動作周波数）ｆtは、スキャンシフトモードＳＳ時のクロックＣＬＫの周波数ｆsよりも遥かに高くなっている。
【００２４】
具体的に、テストクロックモードＴＣ時のクロックＣＬＫの周波数ｆtは、例えば、数百ＭＨz程度であるのに対して、スキャンシフトモードＳＳ時のクロックＣＬＫの周波数ｆsは、例えば、数ＭＨz〜数十ＭＨz程度である。
【００２５】
そのため、図２（ａ）に示されるように、最初のスキャンシフトモードＳＳaでは、ＬＳＩテスタ１の電源電圧供給部１１から十分な電力を供給することができずに電源電圧Ｖddの急激な低下がみられる。すなわち、ＣＬＫの周波数ｆが零からｆsになるために、電源電圧Ｖddが急激に低下する負のピークが生じる。
【００２６】
また、スキャンシフトモードＳＳ（ＳＳa）からテストクロックモードＴＣへの変化個所でも、ＣＬＫの周波数ｆがｆsからｆtへ急に上昇するために、電源電圧Ｖddが急激に低下する負のピークが生じる。
【００２７】
一方、テストクロックモードＴＣからスキャンシフトモード（ＳＳおよびＳＳz）への変化個所では、ＣＬＫの周波数ｆがｆtからｆsへ下降するために、電源電圧供給部１１からの電力が消費しきれず、電源電圧Ｖddの急激な上昇がみられる。すなわち、ＣＬＫの周波数ｆがｆtらｆsになるために、正のピークが生じる。
【００２８】
そして、最後のスキャンシフトモードＳＳzが終了する個所では、ＣＬＫの周波数ｆがｆsから零（停止）になるために、例えば、電源電圧Ｖddの急激な上昇による正のピークが許容限界（許容限界電圧Ｖx）を超えるオーバーシュートが生じることにもなる。このオーバーシュートが発生すると、ＬＳＩ３を破壊してしまうことにもなりかねない。
【００２９】
これは、ＣＬＫの周波数ｆが急に変化すると、それに対応してＬＳＩ３の電力消費も急激に変化するが、ＬＳＩテスタ１の電源電圧供給部１１がそのＬＳＩ３の電力消費の急激な変化に追従した電源電圧Ｖddの制御ができないためである。
【００３０】
上述した電源電圧のオーバーシュートは、例えば、At-Speed試験（ＴＤＴ）において、ＣＬＫの周波数ｆがｆtからｆsに下降し、さらに、零になるといった試験の終盤において生じる虞がある。
【００３１】
もちろん、電源電圧のオーバーシュートの問題は、試験の終盤に限定されるものではなく、例えば、テストクロックモードＴＣが、長時間が経過してから次のスキャンシフトモードＳＳＣが開始する場合等でも発生し得る。
【００３２】
そのため、電源電圧Ｖddが許容限界電圧Ｖxを超えることがないように、様々な手法が提案されている。
【００３３】
例えば、試験対象であるＬＳＩ３とＬＳＩテスタ１（電源電圧供給部１１）との間に容量（バイパスコンデンサ：パスコン）を挿入し、或いは、電圧保護装置を設けることが考えられる。
【００３４】
しかしながら、パスコンの挿入等による効果は限定的であり、また、容量の付け過ぎによりテスタの制御機能に悪影響を与えるといった新たな問題が生じる虞もある。
【００３５】
また、例えば、ＤＬＭ（Dummy Load Module）といったテスタメーカからオプションとして提供される装置を付加して電圧変動を抑制することも考えられるが、試験対象LSI毎の対応（専用試験ボードの作製と特性合わせ込み）が必要になる。さらに、ＤＬＭ自体も電力を消費電流や入手のための試験の費用が嵩むことにもなる。
【００３６】
このように、オーバーシュートを生じないＬＳＩテスタは、費用が嵩むことになり、また、ＡＳＩＣ（Application Specific Integrated Circuit）といった多様性品に対する一般展開が困難であった。
【００３７】
以下、添付図面を参照して、半導体集積回路の試験方法および試験装置、並びに、半導体集積回路の実施例を詳述する。
【００３８】
図３は第１実施例の半導体集積回路の要部を示すブロック図である。図３に示されるように、本第１実施例の半導体集積回路は、ＬＳＩ（半導体集積回路）３が内部クロック生成回路３１を有している。
【００３９】
内部クロック生成回路３１は、ＬＳＩテスタ１のクロック供給部１１からのクロックＣＬＫおよびクロック制御信号ＣＳ１を受け取って、ＬＳＩ３に対して内部クロックＣＬＫiを供給するようになっている。
【００４０】
なお、ＬＳＩテスタ（試験装置）１および試験ボード２は、例えば、図１を参照して説明したものをそのまま適用することができる。
【００４１】
図４は図３の半導体集積回路における内部クロック生成回路の一例を示すブロック図である。図４に示されるように、内部クロック生成回路３１は、３つのフリップフロップ（ＦＦ）３１１〜３１３，選択信号生成回路３１４および選択回路３１５を有する。
【００４２】
ＦＦ３１１，３１２および３１３は、それぞれクロック供給部１１からのクロックＣＬＫの周波数ｆ0を２分周，４分周および８分周した周波数ｆ0／２，ｆ0／４およびｆ0／８の信号を選択回路３１５に供給する。
【００４３】
選択信号生成回路３１４は、クロックＣＬＫおよびクロック制御信号ＣＳ１を受け取って、選択回路３１５に供給する選択信号Ｓ１を生成する。選択回路３１５は、選択信号Ｓ１に従って、例えば、試験の終盤において、周波数が緩やかに（次第に）低くなるような内部クロックＣＬＫiを出力する。
【００４４】
すなわち、通常の試験動作時（試験の終盤以外）において、選択信号生成回路３１４は、周波数ｆ0のクロックＣＬＫを選択してそのまま内部クロックＣＬＫiとして出力する。
【００４５】
そして、選択信号生成回路３１４は、試験の終盤の初期段階では周波数ｆ0／２のクロック（ＦＦ３１１のＱ出力）を選択して内部クロックＣＬＫiとして出力する。また、選択信号生成回路３１４は、試験の終盤の中期段階では周波数ｆ0／４のクロック（ＦＦ３１２のＱ出力）を選択して内部クロックＣＬＫiとして出力する。
【００４６】
さらに、選択信号生成回路３１４は、試験の終盤の後期段階では周波数ｆ0／８のクロック（ＦＦ３１３のＱ出力）を選択して内部クロックＣＬＫiとして出力する。
【００４７】
これにより、試験の終盤において、選択回路３１５から出力される内部クロックＣＬＫiの周波数は、ｆ0→ｆ0／２→ｆ0／４→ｆ0／８と緩やかに低くなるように制御される。
【００４８】
ここで、内部クロックＣＬＫiの周波数を緩やかに低くなるように制御する試験の終盤としては、例えば、最後のスキャンシフトモードＳＳzが考えられる。
【００４９】
図５および図６は第１実施例の半導体集積回路の試験動作を説明するための図であり、図５は通常動作時における試験動作を示し、また、図６は試験の終盤における試験動作を示している。
【００５０】
まず、図５に示されるように、通常の試験動作時において、選択回路３１５から出力される内部クロックＣＬＫiの周波数は、ＬＳＩテスタ１（クロック供給部１１）からのクロックＣＬＫと同じ周波数ｆ0とされている。
【００５１】
この図５は、内部クロック生成回路３１を持たない半導体集積回路の試験の終盤における動作にも対応している。すなわち、最後のスキャンシフトモードＳＳzにおいて、ＬＳＩ３は、テストパターンＴＰ１〜ＴＰ１５を同一周期（周波数ｆ0のクロック周期）で実施する。これにより、電源電圧Ｖddのオーバーシュートが生じる虞があるのは図２を参照して説明した通りである。
【００５２】
これに対して、本第１実施例のＬＳＩ３は、最後のスキャンシフトモードＳＳz(試験の終盤)において、内部クロックＣＬＫiの周期が緩やかに長くなるように、すなわち、周波数が緩やかに低くなるように制御される。
【００５３】
すなわち、図６に示されるように、内部クロック生成回路３１は、ＬＳＩテスタ１（クロック供給部１２）からのクロックＣＬＫの８周期ごとに内部クロックＣＬＫiの周波数を順次半分になるように（ｆ0→ｆ0／２→ｆ0／４→ｆ0／８）制御する。
【００５４】
図７は第１実施例の半導体集積回路による効果を説明するための図であり、前述した図２に対応したものでスキャンシフトモード（ＳＳ）とテストクロックモード（ＴＣ）を繰り返して試験を行うものを示している。
【００５５】
なお、図７（ａ）は時間に対する電源電圧Ｖddの変化を示し、また、図７（ｂ）は時間に対するクロックＣＬＫの周波数ｆの変化を示している。
【００５６】
図７（ｂ）と前述した図２（ｂ）との比較から明らかなように、図７（ｂ）では、上述したように、最後のスキャンシフトモードＳＳzにおいて、内部クロックＣＬＫiの周波数がｆ0→ｆ0／２→ｆ0／４→ｆ0／８と順次半分になるように制御されている。
【００５７】
これにより、図７（ａ）と前述した図２（ａ）との比較から明らかなように、図２（ｂ）における許容限界電圧Ｖxを超えるオーバーシュートがなくなり、電源電圧Ｖddは、最後のスキャンシフトモードＳＳzでも緩やかに変化（上昇）することが分かる。
【００５８】
なお、試験対象のＬＳＩ３を駆動するクロック（内部クロックＣＬＫi）の周波数の制御により、例えば、スキャン入力およびスキャン出力のデータタイミングおよび制御等が必要な場合には、適宜変更することができる。
【００５９】
このように、本第１実施例によれば、電源電圧のオーバーシュートを生じることなく、低廉なＬＳＩテスタを使用してＡＳＩＣ等の様々なＬＳＩを試験することが可能になる。
【００６０】
以上において、最後のスキャンシフトモードＳＳzにおいて、内部クロックＣＬＫiの周波数をｆ0→ｆ0／２→ｆ0／４→ｆ0／８と順次半分になるように制御するのは単なる例であり、様々に変形して制御することができる。
【００６１】
また、本第１実施例の半導体集積回路の適用は、スキャンシフトモード（ＳＳ）とテストクロックモード（ＴＣ）を繰り返して行う試験において、最後のスキャンシフトモードＳＳzのときに特に適用されるものではあるが、他の様々な試験動作において、電源電圧の過剰なオーバーシュートが発生する個所に対して適用することができる。以下に述べる第２および第３実施例は、他の実施例である。
【００６２】
図８は第２実施例の半導体集積回路の試験装置の要部を示すブロック図であり、また、図９は第２実施例の半導体集積回路の試験装置の試験動作を説明するための図である。
【００６３】
図８および図９に示されるように、本第２実施例の半導体集積回路の試験装置は、クロック供給部１２がテストパターン制御部（ＣＬＫ側）１２１を有し、また、テストパターン供給部１３がテストパターン制御部１３１（ＴＰ側）を有する。これにより、試験の終盤において、クロック信号ＣＬＫおよびテストパターンＴＰの周期を緩やかに長くするようになっている。
【００６４】
すなわち、第１実施例の半導体集積回路では、試験の終盤において、内部クロックＣＬＫiの周期を緩やかに長くするのに対して、本第２実施例では、クロックＣＬＫ（内部クロックＣＬＫi）の周期はそのままで、テストパターンの周期を緩やかに長くする。
【００６５】
例えば、テストパターン制御部１３１に供給されるテストパターン制御信号ＣＳ２により、最後のスキャンシフトモードＳＳzにおけるテストパターンＴＰ’（ＴＰa〜ＴＰd）を、順次２倍の周期となるようにＬＳＩ３に与えるように制御する。
【００６６】
すなわち、試験対象であるＬＳＩ３は、クロック供給部１２からのクロックＣＬＫ（周波数ｆ0）により駆動されるが、例えば、最後のスキャンシフトモードＳＳzでは、試験装置１から供給されるクロック（ＣＬＫ’）と、テストパターン（ＴＰ’）の周期を緩やかに長くするようになっている。
【００６７】
従って、ＬＳＩ３が実際に電力を消費する動作タイミングは、テストパターンＴＰa〜ＴＰdの周期と共に長くなるため、前述した第１実施例と同様の効果が得られることになる。
【００６８】
なお、ＬＳＩテスタ１によっては、テストパターン制御信号ＣＳ２を使用することなく、単に試験の終盤で与えるテストパターンを緩やかに長いサイクルに渡って与えるようにテストパターンの設定を行うだけでもよい。
【００６９】
図１０は第３実施例の半導体集積回路の要部を示すブロック図である。本第３実施例の半導体集積回路３は、本来的に、ＬＳＩテスタ１からの周波数ｆ0のクロックＣＬＫを、その２倍の周波数２×ｆ0の周波数の内部クロックＣＬＫiに変換してＬＳＩ３を駆動するＰＬＬ回路３２を有している。
【００７０】
すなわち、本第３実施例のＬＳＩ３は、元々有しているＰＬＬ回路３２の機能を利用して、試験の終盤における内部クロック（ＰＬＬ回路３２の出力信号）ＣＬＫi’の周波数を緩やかに低くなるように制御するものである。
【００７１】
図１１は第３実施例の半導体集積回路の試験動作を説明するための図である。この図１１に示す例は、本来的に、ＬＳＩ３に設けられたＰＬＬ回路３２によりＬＳＩテスタ１（クロック供給部１２）からの周波数ｆ0のクロックＣＬＫを２倍の周波数２×ｆ0の内部クロックＣＬＫiに変換して試験を行うようになっている。
【００７２】
そして、本第３実施例のＬＳＩ３では、制御信号ＣＳ３により分周率（逓倍率）を制御して、試験の終盤において、ＰＬＬ回路３２からの内部クロックＣＬＫi’の周波数を２×ｆ0→ｆ0→ｆ0／２（→ｆ0／４）となるように制御する。これにより、前述した第１実施例の半導体集積回路と同様の効果を得ることができる。
【００７３】
図１２は第１実施例の変形例を示す図である。図１２に示されるように、本変形例では、図３に示す内部クロック生成回路３１に相当する回路を試験ボード２上に設けるようになっている。
【００７４】
この変形例のように構成することにより、ＬＳＩ３に対して内部クロック生成回路３１を設ける必要がなくなる。このような変形は、実施する試験や試験対象となるＬＳＩの種類、或いは、試験を行うクロック周波数等により様々な手法を適用することができる。
【符号の説明】
【００７５】
１    試験装置（ＬＳＩテスタ）
２    試験ボード
２    半導体集積回路（ＬＳＩ）
１１    電源供給部
１２    クロック供給部
１３    テストパターン供給部
３１    内部クロック生成回路
３２    ＰＬＬ回路
１２１    テストパターン制御部（ＣＬＫ側）
１３１    テストパターン制御部（ＴＰ側）
３１１〜３１３    フリップフロップ（ＦＦ）
３１４    選択信号生成回路
３１５    選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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