(57)【要約】【課題】容易に不良ブロック登録が可能な不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。【選択図】図４
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【特許請求の範囲】
【請求項１】
消去単位であるブロックを複数有するメモリセルアレイと、
前記ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、
バッドブロックコマンドの入力を受けた時に、前記レディ／ビジー制御回路がビジー信号を出力している場合は、前記ブロックを不良ブロックとして登録する制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記レディ／ビジー制御回路は、前記ブロックを不良ブロックとして登録した後に、レディー信号を出力することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記バッドブロックコマンドの入力を受けた時に、前記レディ／ビジー制御回路がレディ信号を出力している場合は、更に、前記内部動作が正常に終了したか否かを判定し、正常に終了していないと判定した場合は、前記ブロックを不良ブロックとして登録することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記内部動作は、書き込み、読み出し、及び消去動作の少なくとも一つであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記レディ／ビジー制御回路がレディ信号、ビジー信号のどちらを出力している場合であっても、前記バッドブロックコマンドの入力を許可することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
消去単位であるブロックを複数有する不揮発性半導体記憶装置に、前記ブロックに対する内部動作を実行させるコマンドを入力し、
前記コマンドを入力した後、前記不揮発性半導体記憶装置にバッドブロックコマンドを入力し、
前記不揮発性半導体記憶装置が、レディ信号、ビジー信号のどちらを出力しているかを判定し、
前記ビジー信号を出力していると判定された場合に、前記ブロックを不良ブロックとして登録する、
ことを特徴とする不揮発性半導体記憶装置の試験方法。
【請求項７】
前記レディ信号を出力していると判定された場合に、前記内部動作が正常に終了したか否かを判定し、
正常に終了していないと判定された場合に、前記ブロックを不良ブロックとして登録することを特徴とする請求項６に記載の不揮発性半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその試験方法に関する。
【背景技術】
【０００２】
近年、大容量、低価格のＮＡＮＤ型フラッシュメモリをノートブック型ＰＣ（Personal Computer）などの二次記憶装置として採用する動きが活発化している。ＮＡＮＤ型フラッシュメモリなどの大容量メモリでは、出荷前の試験工程に要する時間、費用が増大する傾向にあり、これを解決するための手段が求められている。
【０００３】
例えば、コマンドの受け付けが不可能と判定された数（Ｕｎｍａｔｃｈ回数）が設定値以上になった場合に、そのブロックが終了するまで被試験デバイスを試験対象外にして被試験デバイスに対するコマンド信号の印加を早期に再開する半導体試験装置が開示されている（例えば、特許文献１参照）。
【０００４】
また、アドレスのＵｎｍａｔｃｈ回数が所定の値に達した場合に、そのブロックを強制的に不良ブロックと判定するＩＣ試験装置が開示されている（例えば、特許文献２参照）。また、Ｕｎｍａｔｃｈの発生回数が所定の値に達した場合に、そのブロックを強制的に試験対象外とする信号を出力する半導体集積回路試験装置が開示されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６１２５号公報
【特許文献２】特開２００８−２８７８１３号公報
【特許文献３】特開２００８−１６１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、容易に不良ブロック登録が可能な不揮発性半導体記憶装置及びその試験方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施例に係る不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、前記ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、前記レディ／ビジー制御回路がビジー信号を出力している場合は、前記ブロックを不良ブロックとして登録する制御部と、を具備することを特徴とする。
【０００８】
本発明の実施例に係る不揮発性半導体記憶装置の試験方法は、消去単位であるブロックを複数有する不揮発性半導体記憶装置に、前記ブロックに対する内部動作を実行させるコマンドを入力し、前記コマンドを入力した後、前記不揮発性半導体記憶装置にバッドブロックコマンドを入力し、前記不揮発性半導体記憶装置が、レディ信号、ビジー信号のどちらを出力しているかを判定し、前記ビジー信号を出力していると判定された場合に、前記ブロックを不良ブロックとして登録する、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、容易に不良ブロック登録が可能な不揮発性半導体記憶装置及びその試験方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】ＮＡＮＤ型フラッシュメモリとフラッシュコントローラとの接続関係を示すブロック図。
【図２】ＮＡＮＤ型フラッシュメモリの機能構成を示すブロック図。
【図３】バッドブロックコマンドの概要について説明する波形図。
【図４】不良ブック登録動作を示すフローチャート。
【図５】ＮＡＮＤ型フラッシュメモリの内部動作を説明する波形図。
【図６】書き込みコマンドを入力した場合のレディ／ビジー端子、Ｉ／Ｏ端子の挙動を示す波形図。
【図７】書き込み時間の同時測定試験を行った場合の結果を示す表。
【発明を実施するための形態】
【００１１】
ＮＡＮＤ型フラッシュメモリのデザインルールが微細化されるに伴い、メモリセルのウェハ面内ばらつきやチップ内ばらつきは増大する傾向にある。これに伴い、ＮＡＮＤ型フラッシュメモリの書き込み、読み出し、及び消去速度も、チップ間、またはブロック間でのばらつきが増大する傾向にある。
【００１２】
一方、ＮＡＮＤ型フラッシュメモリに求められるパフォーマンス(データ転送速度)は、高速化の一途を辿っている。例えば、今後大きな需要が見込まれるＳＳＤ（Solid State Drive）などの大容量ストレージデバイスにおいては、ＨＤＤ（Hard Disk Drive）に対する優位性を確保するために、データ転送速度の向上は必須条件である。
【００１３】
チップとして要求されるパフォーマンスを達成するためには、チップ内に要求仕様（スペック）を満たさない特性の悪いブロックが存在してはならない。そこで、出荷前の試験でスペックを満たさないブロックをスクリーニングし、チップ内部に不良ブロックとして登録（マーキング）することで、出荷後にユーザ側システムでの使用対象から除外することを可能としている。
【００１４】
ここで、スペックは、例えば、所定のデータ単位における書き込み（Program）、読み出し（Read）、及び消去（Erase）に要する時間の上限値として規定される。書き込み動作の場合、ＮＡＮＤ型フラッシュメモリに一連の書き込みコマンドシーケンスを入力した後、アドレス指定されたページへのデータ書き込みが終了し、次のコマンド入力が可能となるまでの時間（ビジー時間）が上限値を超える場合、当該ページを含むブロックは不良ブロックとして登録される。
【００１５】
出荷前の試験工程でビジー時間を測定する方法としては、大きく分けて下記２種類が考えられる。
【００１６】
（１）レディ／ビジー端子を直接監視する。
【００１７】
（２）ステータスリードコマンドを入力する。
【００１８】
図６は、書き込みコマンドを入力する場合のレディ／ビジー端子、Ｉ／Ｏ端子の挙動を示す波形図である。「コマンド」はＩ／Ｏ端子を介して入出力される信号の意味を示す。「Ｉ／Ｏ」はＩ／Ｏ端子を介して入出力される信号を示す。ここで、ｈは１６進数を意味する。「Ｒ／Ｂ」はレディ／ビジー端子の信号レベルを示している。レディ／ビジー端子が“ハイ”の場合をレディ、“ロウ”の場合をビジーと定義する。
【００１９】
図示せぬデータ入力コマンド、アドレス、及びデータがＮＡＮＤ型フラッシュメモリのＩ／Ｏ端子から入力された後、書き込み（Program）コマンド “１０ｈ”が入力される。書き込みコマンドが入力されると、アドレス指定されたページへのデータ書き込みが開始され、レディ／ビジー端子は“ハイ”から“ロウ”へ遷移する。これにより、ＮＡＮＤ型フラッシュメモリはビジー状態となる。ビジー状態においては、次の書き込み、読み出し、消去コマンドを入力しても受け付けず、内部動作は実行されない。
【００２０】
次に、ステータスリード（Status Read）コマンド“７０ｈ” がＮＡＮＤ型フラッシュメモリのＩ／Ｏ端子から入力される。ステータスリードコマンドは、ＮＡＮＤ型フラッシュメモリがビジー状態であっても受け付けが可能とされている。ステータスリードコマンドを受け付けたＮＡＮＤ型フラッシュメモリは、所定のＩ／Ｏ端子から、レディ／ビジー情報を出力（Output）する。Ｉ／Ｏ端子から出力されるレディ／ビジー情報は、レディ／ビジー端子の信号レベルと対応している。
【００２１】
ＮＡＮＤ型フラッシュメモリは、アドレス指定されたページへのデータ書き込み中である場合、即ちレディ／ビジー端子が“ロウ”の場合には、ステータスリードコマンドに対してビジー(Busy)“８０ｈ”を出力する。一方、アドレス指定されたページへのデータ書き込みが終了し、次のコマンド入力が可能である場合、即ちレディ／ビジー端子が“ハイ”の場合には、ステータスリードコマンドに対してレディ(Ready) “Ｅ０ｈ”を出力する。
【００２２】
どちらの方法でも、ビジー時間を測定するには、Ｉ／Ｏ端子もしくはレディ／ビジー端子をテスタに接続して測定する必要がある。ＮＡＮＤ型フラッシュメモリの試験工程では、複数のチップ（例えば、ウェハ全面）に針当てを行うことで同時測定が行われるが、同時測定対象の個々のチップについて、テスタ側でビジー時間のパス／フェイル判定を行い、スペックを満たさないブロックに対しては不良ブロック化処理を施してから出荷する必要がある。
【００２３】
図７は、４つのチップ（ｃｈｉｐ−１〜４）について書き込み時間の同時測定試験を行った場合の結果を示す表である。個々のチップは８つのブロック（Ｂｌｏｃｋ０〜７）を備え、同一のブロック番号に属するページについて書き込み時間、即ちビジー時間を同時測定した場合を想定している。スペック（書き込み時間の上限値）は２．９０ｍｓとし、ビジー時間がこの値を超えるブロックについては、不良ブロックとして登録することを目的としている。
【００２４】
例えば、ブロック０の測定結果は、ｃｈｉｐ１で２．４５ｍｓ、ｃｈｉｐ２で２．８８ｍｓ、ｃｈｉｐ３で２．３６ｍｓ、ｃｈｉｐ４で２．５７ｍｓである。各チップにおいてブロック０のビジー時間の測定が終了した後、ブロック１の試験が行われるため、テスタでの処理時間は最も書き込みが遅いチップによって律速される。ブロック０に関して言えば、ｃｈｉｐ２の２．８８ｍｓが最もビジー時間が長いため、少なくともこの時間の経過後、次のブロック１の試験が行われる。
【００２５】
同時測定対象のブロック中にスペックを満たさないブロックが存在する場合（例えば、ｃｈｉｐ４のブロック７）、処理時間の伸びはより顕著になる。また、レディ／ビジー端子が“ハイ”に戻るまでは、ステータスリードコマンド以外のコマンド入力を受け付けないため、次のブロックの測定までの待ち時間を多めに見積もる必要がある。更に、スペックを満たさず、かつ、レディ／ビジー端子が“ロウ”に固定され戻らない不良ブロックが存在する場合、以降の試験を正常に行うことができず、実際には不良ブロック数が許容範囲以下に収まるチップであっても、不良品として処理される可能性がある。
【００２６】
また、上述のように、ＮＡＮＤ型フラッシュメモリは大容量化の一途を辿っているため、チップ内の全ブロックに対して、ｔＰＲＯＧ(書き込み時間)、ｔＲＥＡＤ(読み出し時間)、及びｔＥＲＡＳＥ(消去時間)がスペックを満たすか否かを測定し、スペックを満たさないブロックを不良ブロックとして登録してから出荷するには、多大なテスト時間(テストコスト)が必要となる。しかしながら、試験対象とするブロックを限定してしまうと、チップとしてのデータ転送速度を保証することが困難となる。
【００２７】
従って、所望のデータ転送速度（パフォーマンス）を保証するために、ＮＡＮＤ型フラッシュメモリを構成する全てのブロックに対して効率的かつ正確に試験を実行し、スペックを満たさないブロックを確実に不良ブロックとして登録してから出荷する手法が求められている。このような手法は、上述したＳＳＤのみでなく、データ転送速度をスピードクラスとして保証するＳＤカードなどにおいても重要である。
【００２８】
以下、本発明の実施例について、図面を参照しながら説明する。
【００２９】
本実施例に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。図１は、ＮＡＮＤ型フラッシュメモリとフラッシュコントローラとの接続関係を示すブロック図である。本実施例に係るＮＡＮＤ型フラッシュメモリ１００は、図１に示すように、例えば、フラッシュコントローラ２００により制御される。フラッシュコントローラ２００は、外部ホストシステムから受けたコマンドに基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。ＮＡＮＤ型フラッシュメモリ１００とフラッシュコントローラ２００を接続する信号線については、後述する。
【００３０】
図２は、ＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、入出力制御回路１０、ロジック制御回路１１、レディ／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウデコーダ１８、カラムアドレスバッファ１９、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、主制御回路２４、及びＲＯＭフューズ２５を有する。
【００３１】
入出力制御回路１０は、８個（あるいは１６個）の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力されるコマンド及びアドレスの転送を制御する。また、入出力制御回路１０は、８個（あるいは１６個）の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介したデータ入出力を制御する。入力されるコマンドは、例えば、書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド、及び後述するバッドブロックコマンドである。
【００３２】
ロジック制御回路１１は、フラッシュコントローラ２００から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力制御回路１０、主制御回路２４を制御する。
【００３３】
レディ／ビジー制御回路１２は、主制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディ／ビジー端子から、レディ／ビジー信号を出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っている期間は、レディ／ビジー端子の信号レベルは“ロウ”であり、内部動作が終了すると、レディ／ビジー端子の信号レベルは“ハイ”となる。
【００３４】
ステータスレジスタ１３は、ＮＡＮＤ型フラッシュメモリ１００の起動時（パワーオンリード時）に、ＲＯＭフューズ２５に格納されている各種パラメータ情報などを取り込み、一時的に保持する。
【００３５】
アドレスレジスタ１４は、入出力制御回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスバッファ１７、及びカラムアドレスバッファ１９に転送する。
【００３６】
コマンドレジスタ１５は、入出力制御回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、主制御回路２４に転送する。
【００３７】
高電圧生成回路１６は、主制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。
【００３８】
ロウアドレスバッファ１７は、アドレスレジスタ１４を介して入力されるロウアドレスを一時的に保持し、ロウデコーダ１８に転送する。
【００３９】
ロウデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線を制御し、書き込み、読み出し動作において、ワード線に対して選択的に電圧を印加する。
【００４０】
カラムアドレスバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムデコーダ２０に転送する。
【００４１】
カラムデコーダ２０は、カラムアドレスバッファ１９を介して入力されるカラムアドレスに基づきビット線を制御し、書き込み、読み出し動作において、ビット線に対して選択的に電圧を印加する。
【００４２】
データレジスタ２１は、入出力制御回路１０を介して入力された一定量の書き込みデータ、または、センスアンプ２２により判定された一定量の読み出しデータを一時的に保持する。
【００４３】
センスアンプ２２は、メモリセルアレイ２３から読み出したデータを判定・増幅する。センスアンプ２２は、例えば、ビット線毎に対応するセンスアンプ回路を有している。
【００４４】
メモリセルアレイ２３は、複数のメモリセルトランジスタが行列上に配置された構造を有している。メモリセルトランジスタは、例えば、浮遊ゲートに蓄えられた電荷量に応じて定まるトランジスタの閾値電圧の差によって多値データ、または二値データを保持する。尚、メモリセルトランジスタは、電荷蓄積層としての窒化膜に電荷を捕獲するＭＯＮＯＳ構造を有するものであっても良い。
【００４５】
メモリセルアレイ２３は、消去単位としてのブロックを複数配列して構成されている。個々のブロックは、書き込み、読み出し単位としてのページを複数配列して構成されている。個々のページは、例えば、同一のワード線に接続されたメモリセルの集合として規定される。
【００４６】
本実施例に係るＮＡＮＤ型フラッシュメモリは、レディ期間中及びビジー期間中共にバッドブロックコマンドを受け付けて、選択ブロックへの内部動作実行中（ビジー期間中）であれば、当該選択ブロックを不良ブロックとして登録することを特徴としている。バッドブロックコマンドの入力は、ユーザ使用時の誤動作を避けるために、テストモードでのみ許可するものとする。
【００４７】
バッドブロックコマンドを使用した不良ブロック登録動作は、出荷前の試験工程でテスタが行ってもよいし、フラッシュコントローラ２００がテストモードへの遷移コマンドを発行し、システム起動時、あるいは任意のタイミングで行ってもよい。バッドブロックコマンドを受けて、主制御回路２４は他の機能部と協働して、後述する不良ブロック登録動作を行う。なお、図示せぬ自己テスト回路が不良ブロック登録動作を行うこととしてもよく、その様な変形は本発明の範疇に含まれる。
【００４８】
図３は、バッドブロックコマンドの概要について説明する波形図である。図３は、４つのチップ（ｃｈｉｐ１〜４）のレディ／ビジー端子の信号レベルと、各チップに共通に入力されるコマンドを示している。まず、各チップに書き込み（Program）コマンドが入力されると、レディ／ビジー制御回路１２は、レディ／ビジー端子を“ハイ”から“ロウ”に遷移させる。ビジー期間中、各チップ内部ではアドレス指定されたページにデータ書き込みが行われている。
【００４９】
次に、所定の待ち時間（Wait Time）、即ち、スペックとして規定された書き込み時間の上限値（ｔＰＲＯＧ）が経過した後、バッドブロックコマンド“ＢＢｈ”を各チップに入力する。なお、バッドブロックコマンドとして用いた“ＢＢｈ”は一例であり、他のコマンドと重複しなければ任意の値を割り当てることができる。バッドブロックコマンドを受けた各チップ内の主制御回路２４は、後述する所定の内部動作を実行し、スペックを満たさないブロックを不良ブロックとして登録する。その後、レディ／ビジー制御回路１２は、レディ／ビジー端子を強制的に“ハイ”に遷移させる。
【００５０】
例えば、ｃｈｉｐ１、ｃｈｉｐ２、及びｃｈｉｐ４の場合、ｔＰＲＯＧ経過後にバッドブロックコマンドを入力した時点でレディ／ビジー端子は“ハイ”、即ちレディ状態であるから、主制御回路２４は不良ブロックの登録動作を実行しない。一方、ｃｈｉｐ３の場合、ｔＰＲＯＧ経過後にバッドブロックコマンドを入力した時点でレディ／ビジー端子は“ロウ”、即ちビジー状態であるから、主制御回路２４は書き込み対象のページを含む選択ブロックを、不良ブロックとして登録する。
【００５１】
選択ブロックを不良ブロックとして登録する方法は特に限定しないが、例えば、ロウデコーダ１８内部のブロックデコーダを電気的に処理し、当該ブロックを選択不可（非選択）とする、あるいは、ブロック内部の所定ページにバッドブロックであることを示すフラグデータを書き込み、システム側（フラッシュコントローラ２００など）で当該ブロックを使用しないようにする、などの方法が採用され得る。ブロックデコーダを電気的に処理する手法については、例えば、同出願人による特願２０００−３０３８５４号に説明されている。
【００５２】
図４は、主制御回路２４が行う不良ブック登録動作の詳細を示すフローチャートである。テスタ、またはフラッシュコントローラ２００は、書き込み（Program）、読み出し（Read）、消去（Erase）などのコマンド（Command 1）を、ＮＡＮＤ型フラッシュメモリ１００のＩ／Ｏ端子から入力する（ステップＳ１００）。
【００５３】
テスタ、またはフラッシュコントローラ２００は、書き込み、読み出し、消去などステップＳ１００で入力したコマンドの種類に応じて、スペックとして規定された時間待機する。即ち、書き込みコマンドを入力した後であれば、書き込み時間の上限値（ｔＰＲＯＧ）だけ待機する。読み出しコマンドを入力した後であれば、読み出し時間の上限値（ｔＲｅａｄ）だけ待機する。消去コマンドを入力した後であれば、消去時間の上限値（ｔＥｒａｓｅ）だけ待機する（ステップＳ２００）。
【００５４】
各コマンドのスペックとして規定された時間の経過後、テスタ、またはフラッシュコントローラ２００は、バッドブロックコマンドをＮＡＮＤ型フラッシュメモリ１００のＩ／Ｏ端子から入力する。バッドブロックコマンド入力時点でのレディ／ビジー端子の信号レベルは“ハイ”、“ロウ”どちらであってもよい。主制御回路２４は、バッドブロックコマンドの入力を受けて、選択ブロックの良否判定を実行する（Ｓ３００）。
【００５５】
ステップＳ１００で入力したコマンドについて、チップ内の試験対象全ブロックの試験が終了していれば、別のコマンドについての試験を行うため、ステップＳ１００に戻る。ステップＳ１００で入力したコマンドについて、チップ内の試験対象全ブロックについて試験が終了していなければ、同じコマンドについて別のブロックの試験を行うため、ステップＳ１００に戻る。試験項目として登録された全てのコマンド、全てのブロックについて試験が済んだ場合は、不良ブック登録動作を終了する（ステップＳ４００）。
【００５６】
次に、ステップＳ３００で述べたバッドブロックコマンドの入力を受けて、主制御回路２４が実行する選択ブロックの良否判定について、図５を参照して説明する。図５は、バッドブロックコマンドを受けたＮＡＮＤ型フラッシュメモリ１００の内部動作を説明する波形図である。図５中に示されたｃａｓｅ１〜３は、それぞれ、図４中に破線枠で示されたステップＳ３００におけるｃａｓｅ１〜３に対応している。
【００５７】
ＮＡＮＤ型フラッシュメモリ１００がバッドブロックコマンドを受けると、主制御回路２４は、レディ／ビジー制御回路２４の出力信号を確認し、チップが内部動作を実行中であるか（ビジー状態）、内部動作が終了し、次のコマンド入力が可能であるか（レディ状態）を判定する（ステップＳ３１０）。
【００５８】
ステップＳ３１０でビジーと判定された場合、主制御回路２４は、内部動作の対象である選択ブロックを、不良ブロックとして登録する。例えば、主制御回路２４は、当該ブロックに対するブロックデコーダを電気的に処理し、当該ブロックを選択不可にする（Ｓ３２０）。
【００５９】
選択ブロックを不良ブロックとして登録した後、主制御回路２４はレディ／ビジー制御回路１２と協働して、レディ／ビジー端子を強制的に“ハイ”に遷移させる（ステップＳ３３０）。
【００６０】
上記、ステップＳ３１０（Busy）、Ｓ３２０、Ｓ３３０を経由する場合の内部動作が、ｃａｓｅ１として図５に示されている。ｃａｓｅ１は、例えば、書き込みコマンドの入力後、アドレス指定されたページへの書き込みが長引き、ビジー時間がスペックを満たさなかった場合であって、かつ、レディ／ビジー端子の信号レベルが“ロウ”に固定されてしまうような場合に対応する。
【００６１】
一方、ステップＳ３１０でレディと判定された場合、主制御回路２４は、ステップＳ１００で入力されたコマンドに対応する内部動作が正常終了したか（パス）、異常終了したか（フェイル）を判定する。これは、ビジー時間はスペックを満たす場合であっても、書き込み、読み出し、及び消去動作が正常終了していない可能性があるためである。（Ｓ３４０）。
【００６２】
ステップＳ３４０でのパス／フェイル情報は、ステータスリードコマンドを入力した時に、レディ／ビジー情報を出力する端子以外の所定の端子から出力される情報と同じ内容であって、例えば、内部動作終了時にレジスタに保持される。ステップＳ３４０でフェイルと判定された場合、ＮＡＮＤ型フラッシュメモリ１００は、選択ブロックを不良ブロックとして登録する（Ｓ３５０）。
【００６３】
上記、ステップＳ３１０（Ready）、Ｓ３４０（Fail）、Ｓ３５０を経由する場合の内部動作が、ｃａｓｅ２として図５に示されている。ｃａｓｅ２は、例えば、書き込みコマンドの入力後、アドレス指定されたページへの書き込みが異常終了したことによってレディ／ビジー端子の信号レベルが“ハイ”に戻るような場合に対応する。
【００６４】
一方、ステップＳ３４０でパスと判定された場合、選択ブロックはスペックを満たし、かつ、内部動作も正常終了しているため、主制御回路２４は、選択ブロックについて不良ブロックとして登録することはせず、ステップＳ４００へ進む。
【００６５】
上記、ステップＳ３１０（Ready）、Ｓ３４０（Pass）を経由する場合の内部動作が、ｃａｓｅ３として図５に示されている。ｃａｓｅ３は、例えば、書き込みコマンドの入力後、アドレス指定されたページへの書き込みが正常終了したことによってレディ／ビジー端子の信号レベルが“ハイ”に戻るような場合に対応する。
【００６６】
本実施例に係るＮＡＮＤ型フラッシュメモリ及びその試験方法によれば、以下（１）〜（３）に記載の効果が得られる。
【００６７】
（１）ＮＡＮＤ型フラッシュメモリのパフォーマンス保証
ＮＡＮＤ型フラッシュメモリの試験工程において、書き込み／読み出し／消去時間を効率的かつ正確にテストでき、同時に、スペックを満たさない選択ブロックを不良ブロックとして登録することができる。これにより、出荷されるＮＡＮＤ型フラッシュメモリのパフォーマンス(データ転送速度)をより正確にコントロールできる。
【００６８】
（２）試験時短
不良ブロック登録動作において、書き込みが遅いブロックやチップがあることを想定して、次のコマンドを入力するまでに余裕を持たせた待ち時間を設定していた。本実施例に係るＮＡＮＤ型フラッシュメモリによれば、試験時におけるビジー待ち時間をスペック通りに設定することができ、試験時間を大幅に短縮できる。
【００６９】
（３）歩留まり向上
コマンド入力後にビジー状態に遷移したまま固定されるブロックがあった場合に、それ以降のブロックがコマンドを受け付けないため、そのチップが不良品となる可能性があった。本実施例に係るＮＡＮＤ型フラッシュメモリによれば、このような選択ブロックを不良ブロックとして登録した後、レディ／ビジー端子の信号レベルを強制的にレディに復帰させるため、残りのブロックも正しく試験可能となり、歩留まり向上が期待される。
【００７０】
なお、本実施例ではＮＡＮＤ型フラッシュメモリに限定して説明したが、これに限らず、ＮＯＲ型、ＡＮＤ型など、種々の形態のフラッシュメモリに対して適用してもよいし、フラッシュメモリ以外であっても、出荷時の不良ブロックが一定数まで許容されている不揮発性半導体記憶装置であれば、本実施例を適用することが可能である。
【００７１】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７２】
１００    ＮＡＮＤ型フラッシュメモリ
２００    フラッシュコントローラ
１０    入出力制御回路
１１    ロジック制御回路
１２    レディ／ビジー制御回路
１３    ステータスレジスタ
１４    アドレスレジスタ
１５    コマンドレジスタ
１６    高電圧発生回路
１７    ロウアドレスバッファ
１８    ロウデコーダ
１９    カラムアドレスバッファ
２０    カラムデコーダ
２１    データレジスタ
２２    センスアンプ
２３    メモリセルアレイ
２４    主制御回路
２５    ＲＯＭフューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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