(57)【要約】【課題】水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１０上にトランジスタＴを形成した後、第１の絶縁膜１２１を形成する。次に、第１の絶縁膜１２１上に強誘電体キャパシタ１３０を形成し、その上に第２の絶縁膜１３１ａを形成する。次に、第２の絶縁膜１３１ａの上面を平坦化して強誘電体キャパシタ１３０の上部電極１２８ａの上面と連続するようにした後、トランジスタＴの不純物領域１１８に接続するプラグ１３３を形成する。その後、酸化アルミニウム等により水素バリア層１３４を形成し、その上に第３の絶縁膜１３１ｂを形成する。次いで、強誘電体キャパシタ１３０及びプラグ１３３に接続する配線１３７を形成する。【選択図】図２５
2011135116.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上を覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタに連絡する第２のコンタクトホールと、
前記第３の絶縁膜の上面から前記プラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜の上に形成され、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線と
を有し、
前記第２の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続していることを特徴とする半導体装置。
【請求項２】
前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第２のコンタクトホールを形成する工程と、
前記強誘電体キャパシタに対し回復アニールを実施する工程と、
前記第３の絶縁膜の上面から前記プラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第１のプラグと、
前記第１のプラグの上に配置され、その下部電極が前記第１のプラグに電気的に接続された強誘電体キャパシタと、
前記第１の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第２のコンタクトホールと、
前記第２のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第２のプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記第２のプラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜上に形成されて前記第３のコンタクトホールを介して前記第２のプラグと電気的に接続された配線と
を有すること特徴とする半導体装置。
【請求項５】
更に、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第３のコンタクトホールと、
前記第３のコンタクトホール内に導体を埋め込んで形成された第３のプラグと、
前記第３の絶縁膜の上面から前記第３のプラグに連絡する第４のコンタクトホールと、
前記第３の絶縁膜の上に形成されて前記第４のコンタクトホールを介して前記第３のプラグに電気的に接続された第２の配線と
を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第１のプラグを形成する工程と、
前記第１の絶縁膜の上に、前記第１のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記第２のプラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第３のコンタクトホールを介して前記第２のプラグに電気的に接続される配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを備えたメモリ（Ferroelectric Random Access Memory：以下、「ＦｅＲＡＭ」という）の開発が進められている。ＦｅＲＡＭは電源を切っても情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。
【０００３】
強誘電体キャパシタの強誘電体膜材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）などのペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの強誘電体酸化物の残留分極量は、１０〜３０μＣ／ｃｍ2程度である。
【０００４】
ところで、上述した酸化物からなる強誘電体膜は、シリコン酸化膜等により形成される層間絶縁膜を介して外部から侵入する水分により、強誘電体特性が劣化することが知られている。すなわち、シリコン酸化膜等により形成された層間絶縁膜に水分が侵入すると、成膜工程やその他の高温プロセスにおいて水分が分解されて水素と酸素とが発生する。その水分の分解により発生した水素が強誘電体膜中に侵入し、強誘電体膜中の酸素と反応して酸素欠陥が発生して、強誘電体膜の結晶性が低下する。その結果、強誘電体膜の残留分極量や誘電率が低下して強誘電体キャパシタの性能が劣化する。極端な場合には、水分や水素の侵入により、強誘電体キャパシタだけでなくトランジスタ等の性能が劣化することもある。また、ＦｅＲＡＭを長期間使用すると、同様に強誘電体膜中に水素が侵入して強誘電体キャパシタの性能が劣化することが知られている。
【０００５】
このような性能劣化を回避するために、強誘電体キャパシタを備えた半導体装置では、従来から強誘電体キャパシタや配線層の上に水素及び水分の侵入を阻止するバリア層を形成している。このバリア層としては、例えば酸化アルミニウム（Ａｌ2Ｏ3：アルミナ）膜が用いられる。
【０００６】
特許文献１には、強誘電体キャパシタを覆う層間絶縁膜の上方に、ＳｉＮ（窒化シリコン）又はＳｉＯＮ（酸窒化シリコン）からなる水分拡散防止膜を形成すること、及び水分拡散防止膜の上又は下に酸化タンタル（Ｔａ2Ｏ3）又はアルミナからなる水素拡散防止膜を形成することが記載されている。
【０００７】
特許文献２には、層間絶縁膜の上に耐湿性保護膜（ＳｉＮ膜又はＳｉＯ2膜）が形成された強誘電体メモリにおいて、層間絶縁膜と耐湿性保護膜との間にイリジウム又はアルミナ等からなる保護膜を形成することが記載されている。この保護膜は、耐湿性保護膜と配線層との接触により発生する応力が強誘電体膜に与える影響を緩和するためのものである。
【０００８】
特許文献３には、層間絶縁膜の上にＳｉＮ又はＳｉＯＮからなる水分拡散防止膜を形成した強誘電体メモリが記載されている。この特許文献３では、水分拡散防止膜の上にトランジスタと接続される配線を形成することにより、配線形成時における強誘電体膜への水分の侵入を防止している。
【０００９】
特許文献４には、強誘電体キャパシタを覆う第１の水素拡散防止膜と、水素拡散防止膜の上に形成されて表面が平坦化処理された層間絶縁膜と、その層間絶縁膜の上に形成された第２の水素拡散防止膜とを有する半導体装置が記載されている。この特許文献４では、第１及び第２の水素拡散防止膜を酸化アルミニウムにより形成することが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１００９９４号公報
【特許文献２】特開２０００−１６４８１７号公報
【特許文献３】特開２００５−１９１３２５号公報
【特許文献４】特開２００６−４９７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、本願発明者等は、従来技術には以下に示す問題点があると考えている。すなわち、従来は、例えば強誘電体キャパシタの上に直接酸化アルミニウムからなるバリア層を形成し、このバリア層により強誘電体膜への水素及び水分の侵入を防止している。この場合、バリア層には必然的に段差が発生する。しかし、酸化アルミニウムは被覆性が悪いので、バリア層の段差部分に水素又は水分が侵入する隙間が発生しやすい。このため、強誘電体キャパシタの性能劣化を防止する効果が十分ではない。
【００１２】
強誘電体キャパシタの上だけでなく、配線層の上にもバリア層を形成することもある。しかし、この場合も、配線層による段差によりバリア層に水素や水分が侵入する隙間が発生し、強誘電体キャパシタの特性劣化を十分に防止することができない。
【００１３】
また、従来のＦｅＲＡＭでは、通常、半導体基板の表面の不純物領域（トランジスタのソース／ドレイン）と接続するＷ（タングステン）プラグを形成した後、強誘電体キャパシタを形成している。この場合、強誘電体膜をアニールする工程においてＷプラグが酸化してしまうことが考えられるので、アニール前にＷプラグの上に絶縁膜を形成する工程と、アニール後に絶縁膜を除去する工程とが必要となる。従って、工程数が多くなる。
【００１４】
前述した特許文献４では、強誘電体キャパシタの上に直接第１のバリア層を形成するとともに、その上の層間絶縁膜の表面を平坦化して第２のバリア層を形成している。第２のバリア層がない場合は、強誘電体膜をアニールするときに層間絶縁膜中の水分は外部に放出される。しかし、第２のバリア層があると、層間絶縁膜中の水分を除去することができなくなって、強誘電体キャパシタの特性が劣化する原因となる。
【００１５】
また、特許文献４では、層間絶縁膜の表面から強誘電体キャパシタの上部電極に到達する浅いコンタクトホールと、層間絶縁膜の表面から下層のプラグに到達する深いコンタクトホールとを同時に形成している。このコンタクトホール形成工程において、強誘電体膜にエッチングによるダメージが発生し、強誘電体キャパシタの特性が劣化することが考えられる。
【００１６】
以上から、本願発明の目的は、水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上を覆う上面が平坦化された第２の絶縁膜と、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上面から前記強誘電体キャパシタに連絡する第２のコンタクトホールと、前記第３の絶縁膜の上面から前記プラグに連絡する第３のコンタクトホールと、前記第３の絶縁膜の上に形成され、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線とを有し、前記第２の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続している半導体装置が提供される。
【００１８】
本発明においては、強誘電体キャパシタの上に形成された第２の絶縁膜の上面が平坦化されており、この第２の絶縁膜の上に水素バリア層を形成している。つまり、本発明においては、水素バリア層の下地となる第２の絶縁膜の上面に段差がないため、水素バリア層を例えば酸化アルミニウム等のように被覆性が悪い材料により形成しても、水素及び水分が侵入する隙間の発生が回避される。その結果、強誘電体キャパシタの水素及び水分による特性劣化が抑制され、半導体装置の信頼性が向上する。
【００１９】
本発明の他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面を平坦化する工程と、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第２のコンタクトホールを形成する工程と、前記強誘電体キャパシタに対し回復アニールを実施する工程と、前記第３の絶縁膜の上面から前記プラグに到達する第３のコンタクトホールを形成する工程と、前記第３の絶縁膜の上に、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程とを有する半導体装置の製造方法が提供される。
【００２０】
本発明においては、強誘電体キャパシタを形成した後、この強誘電体キャパシタの上を被覆する第２の絶縁膜を形成する。そして、この第２の絶縁膜の上面を平坦化した後、第２の絶縁膜の上面からトランジスタの不純物領域（ソース／ドレイン領域）に到達するコンタクトホールを形成し、このコンタクトホール内に導体を埋め込んでプラグを形成する。つまり、本発明においては、プラグを形成するときには強誘電体キャパシタの形成が完了しているので、強誘電体膜のアニール時にプラグが酸化することを防止するための絶縁膜の形成工程及び除去工程が不要になる。
【００２１】
また、本発明においては、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層がないため、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを容易に形成することができる。なお、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が１層だけある場合も、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを比較的容易に形成することができる。しかし、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が２層以上ある場合は、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールの形成が困難になる。
【００２２】
本発明の更に他の観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第１のプラグと、前記第１のプラグの上に配置され、その下部電極が前記第１のプラグに電気的に接続された強誘電体キャパシタと、前記第１の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第２の絶縁膜と、前記第２の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第２のコンタクトホールと、前記第２のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第２のプラグと、前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上面から前記第２のプラグに連絡する第３のコンタクトホールと、前記第３の絶縁膜上に形成されて前記第３のコンタクトホールを介して前記第２のプラグと電気的に接続された配線とを有する半導体装置が提供される。
【００２３】
本発明においても、強誘電体キャパシタを被覆する第２の絶縁膜の上面が平坦化されており、この第２の絶縁膜の上に水素バリア層が形成されている。このため、水素バリア層に段差がなく、水素及び水分が侵入する隙間の発生が回避される。
【００２４】
本発明の更に他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第１のプラグを形成する工程と、前記第１の絶縁膜の上に、前記第１のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面を平坦化する工程と、前記第２の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第２のコンタクトホールを形成する工程と、前記第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する工程と、前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上面から前記第２のプラグに到達する第３のコンタクトホールを形成する工程と、前記第３の絶縁膜の上に、前記第３のコンタクトホールを介して前記第２のプラグに電気的に接続される配線を形成する工程とを有する半導体装置の製造方法が提供される。
【００２５】
本発明においては、トランジスタを被覆する第１の絶縁膜を形成した後、この第１の絶縁膜の上面からトランジスタの不純物領域（ソース／ドレイン領域）に到達する第１のコンタクトホールを形成し、この第１のコンタクトホール内に導体を埋め込んで第１のプラグを形成する。そして、この第１のプラグの上に強誘電体キャパシタの下部電極を形成し、更にその上に強誘電体膜及び上部電極を形成して、強誘電体キャパシタとする。この強誘電体キャパシタの形成時のアニール工程では、第１のプラグの上には下部電極が形成されているので、第１のプラグの酸化が回避される。
【００２６】
次に、強誘電体キャパシタを被覆する第２の絶縁膜を形成した後、この第２の絶縁膜の上面を平坦化する。そして、この第２の絶縁膜の上面から強誘電体キャパシタの上部電極に到達する第２のコンタクトホールを形成し、この第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する。第２のプラグは強誘電体キャパシタが形成された後に形成するので、強誘電体キャパシタのアニールによる酸化は発生しない。
【００２７】
次いで、第２の絶縁膜の上に酸化アルミニウム等により水素バリア層を形成し、その上に第３の絶縁膜を形成する。その後、第３の絶縁膜の上面から第２のプラグに到達する第３のコンタクトホールを形成し、第３の絶縁膜上に第３のコンタクトホールを介して第２のプラグと電気的に接続した配線を形成する。
【００２８】
本発明においては、強誘電体キャパシタ形成工程におけるアニールによりプラグが酸化されるおそれがないので、アニール前にプラグの上に酸化防止用絶縁膜を形成したり、アニール後に酸化防止用絶縁膜を除去する工程が不要であり、従来に比べて製造工程が簡略化される。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
【図２】図２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図３】図３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図４】図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図５】図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図６】図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。
【図１５】図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。
【図１６】図１６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。
【図１７】図１７は、本発明の第２の実施形態に係る半導体装置を示す模式図である。
【図１８】図１８は、本発明の第３の実施形態に係る半導体装置を示す模式図である。
【図１９】図１９は、本発明の第４の実施形態に係る半導体装置を示す模式図である。
【図２０】図２０は、本発明の第５の実施形態に係る半導体装置を示す模式図である。
【図２１】図２１は、本発明の第６の実施形態に係る半導体装置を示す模式図である。
【図２２】図２２は、本発明の第７の実施形態に係る半導体装置を示す模式図である。
【図２３】図２３は、本発明の第８の実施形態に係る半導体装置を示す模式図である。
【図２４】図２４は、本発明の第９の実施形態に係る半導体装置を示す模式図である。
【図２５】図２５は、本発明の第１０の実施形態に係る半導体装置を示す模式図である。
【図２６】図２６は、本発明の第１１の実施形態に係る半導体装置を示す模式図である。
【図２７】図２７は、本発明の第１２の実施形態に係る半導体装置を示す模式図である。
【図２８】図２８は、本発明の第１３の実施形態に係る半導体装置を示す模式図である。
【図２９】図２９は、本発明の第１４の実施形態に係る半導体装置を示す模式図である。
【図３０】図３０は、本発明の第１５の実施形態に係る半導体装置を示す模式図である。
【図３１】図３１は、本発明の第１６の実施形態に係る半導体装置を示す模式図である。
【図３２】図３２は、本発明の第１７の実施形態に係る半導体装置を示す模式図である。
【図３３】図３３は、本発明の第１８の実施形態に係る半導体装置を示す模式図である。
【図３４】図３４は、本発明の第１９の実施形態に係る半導体装置を示す模式図である。
【図３５】図３５は、本発明の第２０の実施形態に係る半導体装置を示す模式図である。
【図３６】図３６は、本発明の第２１の実施形態に係る半導体装置を示す模式図である。
【図３７】図３７は、本発明の第２２の実施形態に係る半導体装置を示す模式図である。
【図３８】図３８は、本発明の第２３の実施形態に係る半導体装置の構造を示す模式図である。
【図３９】図３９は、第２３の実施形態の半導体装置の製造方法を示す断面図である。
【図４０】図４０は、本発明の第２４の実施形態に係る半導体装置を示す模式図である。
【図４１】図４１は、本発明の第２５の実施形態に係る半導体装置を示す模式図である
【図４２】図４２は、本発明の第２６の実施形態に係る半導体装置を示す模式図である。
【図４３】図４３は、水素バリア層を半導体基板上の一部分のみに配置した例を示す上面図である。
【図４４】図４４は、半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、スクライブ領域の水素バリア層をエッチングにより除去した例を示す上面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。半導体基板１１０は素子分離膜１１１により複数の素子領域に分離されている。トランジスタＴは、半導体基板１１０に不純物を選択的に注入して形成された一対の高濃度不純物領域１１８と、それら一対の高濃度不純物領域１１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極１１４とにより構成されている。半導体基板１１０の上にはストッパ層１２０が形成されており、トランジスタＴ及び素子分離膜１１１はこのストッパ層１２０に覆われている。また、ストッパ層１２０の上には層間絶縁膜（第１の絶縁膜）１２１が形成されている。この層間絶縁膜１２１の上面は平坦化処理されている。
【００３２】
層間絶縁膜１２１の上には、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを下からこの順で積層した構造の強誘電体キャパシタ１３０が形成されている。この強誘電体キャパシタ１３０は、層間絶縁膜（第２の絶縁膜）１３１ａにより覆われている。この層間絶縁膜１３１ａの表面は平坦化されており、その上には水素及び水分の侵入を防止するためのバリア層（以下、「水素バリア層」という）１３４が形成されている。本実施形態においては、水素バリア層１３４は酸化アルミニウムにより形成されているものとする。
【００３３】
本実施形態の半導体装置では、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域１１８に到達するＷ（タングステン）プラグ１３３が形成されている。また、水素バリア層１３４の上には層間絶縁膜（第３の絶縁膜）１３１ｂが形成されており、その層間絶縁膜１３１ｂの上には第１配線層の複数の配線１３７が形成されている。これらの配線１３７のうちの一つは層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａに連絡するコンタクトホールに埋め込まれた導体（配線材料）を介して上部電極１２８ａに電気的に接続され、他の一つは層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の下部電極１２６ａに連絡するコンタクトホールに埋め込まれた導体（配線材料）を介して下部電極１２６ａに電気的に接続され、更に他の一つは層間絶縁膜１３１ｂ及び水素バリア層１３４を貫通するコンタクトホールに埋め込まれた導体（配線材料）を介してＷプラグ１３３に電気的に接続されている。
【００３４】
第１配線層の配線１３７及び層間絶縁膜１３１ｂの上には層間絶縁膜１４０が形成されている。この層間絶縁膜１４０内には、層間絶縁膜１４０を上下方向に貫通して第１配線層の配線１３７に電気的に接続する複数のＷプラグ１４１が形成されている。また、層間絶縁膜１４０の上には、第２配線層の複数の配線１４２が形成されている。図１に示すように、これらの配線１４２のうちの所定の配線はＷプラグ１４１を介して第１配線層の配線１３７に電気的に接続されている。
【００３５】
第２の配線層の配線１４２及び層間絶縁膜１４０の上には、層間絶縁膜１４６が形成されている。この層間絶縁膜１４６内には、層間絶縁膜１４６を上下方向に貫通して第２配線層の配線１４２に電気的に接続した複数（図１では一つのみ図示）のＷプラグ１４７が形成されている。また、層間絶縁膜１４６の上には、第３配線層の配線１４８及び端子１４９が形成されている。これらの第３配線層の配線１４８のうちの所定の配線は、Ｗプラグ１４７を介して第２配線層の配線１４２に電気的に接続されている。
【００３６】
第３配線層の配線１４８及び層間絶縁膜１４６の上には、第１のパッシベーション膜１５１、第２のパッシベーション膜１５２及び保護膜１５３が下からこの順に積層されている。そして、端子１４９の上の第１のパッシベーション膜１５１、第２のパッシベーション膜１５２及び保護膜１５３は選択的に除去され、端子１４９の表面が露出している。
【００３７】
このように、本実施形態の半導体装置は、強誘電体キャパシタ１３０を被覆する層間絶縁膜１３１ａの表面が平坦化されていること、その層間絶縁膜１３１ａの上に酸化アルミニウムからなる水素バリア層１３４が形成されていること、第１の配線層の配線１３７のうち所定の配線がコンタクトホールを介して強誘電体キャパシタ１３０の上部電極１２８ａと下部電極１２６ａに電気的に接続されていること、及び層間絶縁膜１３１ａ，１２１を貫通して第１の配線層の配線１３７と半導体基板１１０の表面の高濃度不純物領域１１８との間を電気的に接続するＷプラグ１３３が形成されていることを特徴としている。
【００３８】
本実施形態の半導体装置は、表面が平坦な層間絶縁膜１３１ａの上に酸化アルミニウムからなる水素バリア層１３４が形成されているので、水素バリア層１３４に水分や水素が透過する隙間が発生するおそれがない。これにより、外部からの水分や水素の侵入による強誘電体キャパシタ１３０の特性劣化が回避される。
【００３９】
また、本実施形態においては、層間絶縁膜１２１，１３１ａを貫通して半導体基板１１０の表面の高濃度不純物領域１１８と電気的に接続するＷプラグ１３３が形成されているので、層間絶縁膜１３１ａに強誘電体キャパシタ１３０に連絡するコンタクトホールを形成するときに、強誘電体キャパシタ１３０までの深さによりエッチング条件を決定することができる。これにより、過度のエッチングによる強誘電体キャパシタ１３０の特性劣化が回避される。
【００４０】
図２〜図１６は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、以下の説明では、本発明をプレーナー型ＦｅＲＡＭの製造に適用した例について説明する。また、図２〜図１６では、周辺回路形成領域、メモリセル形成領域及び端子形成領域における断面を示している。更に、本実施形態では、メモリセルがｎ型トランジスタにより構成されているものとする。
【００４１】
まず、図２に示す構造を形成するまでの工程を説明する。半導体基板（シリコン基板）１１０の所定の領域に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜１１１を形成し、この素子分離膜１１１により半導体基板１１０を複数の素子領域に分離する。素子分離膜１１１は、公知のＳＴＩ（Shallow Trench Isolation）法により形成してもよい。
【００４２】
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル形成領域及び周辺回路形成領域のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（周辺回路形成領域のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。
【００４３】
次に、ｐウェル１１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜（図示せず）を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極（ポリシリコン配線）１１４を形成する。
【００４４】
なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（図示せず）の上方にはｐ型不純物を導入したゲート電極を形成することが好ましい。また、図２に示すように、メモリセル形成領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
【００４５】
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を浅くイオン注入して、ｎ型低濃度不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を浅くイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。
【００４６】
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法により半導体基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からな る絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。
【００４７】
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入し、ｎ型高濃度不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain）構造のソース／ド レインを有するトランジスタＴが形成される。
【００４８】
なお、ゲート電極１１４及びｎ型高濃度不純物領域１１８の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。
【００４９】
次に、プラズマＣＶＤ法により、半導体基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にプラズマＣＶＤ法によりストッパ層１２０の上に層間絶縁膜１２１として例えばＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass：ＳｉＯ）膜を６００ｎｍの厚さに形成する。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により層間絶縁膜１２１を約２００ｎｍ研磨して表面を平坦化する。
【００５０】
次に、図３に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１２１の表面を平坦化した後、層間絶縁膜１２１の上に強誘電体キャパシタの下部電極となる導電体膜１２６を形成する。この導電体膜１２６は、例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及びＰｄ（パラジウム）等の金属、又はこれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、層間絶縁膜１２１の上に、ＰＶＤ（Physical Vapor Deposition）法によりＰｔを１５５ｎｍの厚さに堆積させて導電体膜１２６を形成するものとする。
【００５１】
次に、導電体膜１２６の上に強誘電体膜１２７を形成する。強誘電体膜１２７は、ＰＺＴ、ＰＬＺＴ、ＢＬＴ、又はＳＢＴ等により形成すればよい。本実施形態では、導電体膜１２６の上に、ＰＶＤ法によりＰＺＴを１５０〜２００ｎｍの厚さに堆積させて強誘電体膜１２７を形成するものとする。
【００５２】
このようにして強誘電体膜１２７を形成した後、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing）処理して強誘電体膜１２７を結晶化する。本実施形態では、ＲＴＡ装 置内に酸素ガスを０．０２５リットル／分の流量で供給し、５８５℃の温度で９０秒間加熱するものとする。
【００５３】
その後、強誘電体膜１２７の上に、強誘電体キャパシタの上部電極となる導電体膜１２８を形成する。導電体膜１２８は、例えばＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属、又はそれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、強誘電体膜１２７の上に、ＩｒＯ2膜を２回堆積して導電体膜１２８を形成する。すな わち、強誘電体膜１２７の上に、ＰＶＤ法によりＩｒＯ2を５０ｎｍの厚さに堆積させて 第１のＩｒＯ2膜を形成する。その後、半導体基板１１０をＲＴＡ装置内に載置し、酸素 ガスの供給量が０．０２５リットル／分、温度が７２５℃、処理時間が２０秒の条件でＲＴＡ処理を実施する。次に、第１のＩｒＯ2膜の上に、ＰＶＤ法によりＩｒＯ2を２００ｎｍの厚さに堆積させて第２のＩｒＯ2膜を形成する。このようにして、第１及び第２のＩｒＯ2膜を積層した構造の導電体膜１２８を形成する。
【００５４】
次に、図４に示す構造を形成するまでの工程について説明する。上記の工程で導電体膜１２８を形成した後、フォトリソグラフィ法により、強誘電体キャパシタの上部電極形成領域の上を覆うレジスト膜を形成する。その後、このレジスト膜をマスクとして導電体膜１２８をエッチングして、上部電極１２８ａを形成する。次いで、上部電極１２８ａの上のレジスト膜を除去する。
【００５５】
次に、強誘電体膜１２７の回復アニールを実施する。すなわち、半導体基板１１０を加熱炉内に載置し、酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で熱処理を行う。
【００５６】
強誘電体膜１２７の回復アニール処理後、フォトリソグラフィ法により、強誘電体キャパシタ形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして強誘電体膜１２７をエッチングする。その後、残存した強誘電体膜１２７の上方のレジスト膜を除去する。
【００５７】
次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２７の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が３５０℃、処理時間が６０分間の条件で行う。
【００５８】
次に、図５に示す構造を形成するまでの工程について説明する。上記の工程で強誘電体膜１２７をパターニングした後、フォトリソグラフィ法により、強誘電体キャパシタの下部電極形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして導電体膜１２６をエッチングし、下部電極１２６ａを形成する。その後、下部電極１２６ａの上方のレジスト膜を除去する。
【００５９】
次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２７の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で行う。このようにして、強誘電体キャパシタ１３０が完成する。
【００６０】
次に、半導体基板１１０の上側全面に、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを１５００ｎｍの厚さに堆積させて層間絶縁膜１３１ａを形成し、この層間絶縁膜１３１ａにより強誘電体キャパシタ１３０を覆う。その後、ＣＭＰ研磨により層間絶縁膜１３１ａの上面を平坦化する。
【００６１】
次に、図６に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜１３１ａの表面を平坦化した後、層間絶縁膜１３１ａの上にフォトレジストを塗布してフォトレジスト膜１３２を形成する。そして、このフォトレジスト膜１３２を露光及び現像処理して、所定の位置に開口部１３２ａを形成する。その後、このフォトレジスト膜１３２をマスクとしてエッチング処理を実施して、層間絶縁膜１３１ａの上面から高濃度不純物領域１１８（トランジスタのソース／ドレイン）に到達するコンタクトホール１３２ｂを形成する。この場合、層間絶縁膜１３１ａ，１２１がいずれもＳｉＯ（ＴＥＯＳ−ＮＳＧ）により形成されているため、層間絶縁膜１３１ａの上面から半導体基板１１０の表面の高濃度不純物領域１１８に到達するコンタクトホール１３２ｂを容易に形成することができる。
【００６２】
なお、図６では、周辺回路形成領域において、コンタクトホール１３２ｂと同時に、層間絶縁膜１３１ａの上面から素子分離膜１１１上のゲート電極（ポリシリコン配線）１１４に到達するコンタクトホール１３２ｃを形成している。コンタクトホール１３２ｂ，１３２ｃ形成後、フォトレジスト膜１３２を除去する。
【００６３】
次に、図７に示す構造を形成するまでの工程について説明する。上記の工程でコンタクトホール１３２ｂ，１３２ｃを形成した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷ （タングステン）を堆積させて、層間絶縁膜１３１ａ上にＷ膜を形成するとともに、コンタクトホール１３２ｂ，１３２ｃ内にＷを充填する。
【００６４】
次に、ＣＭＰ法により、層間絶縁膜１３１ａ上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、コンタクトホール１３２ｂ，１３２ｃ内にＷが充填されてなるＷプラグ１３３が形成される。その後、ＰＶＤ法により、半導体基板１１０の上側全面に酸化アルミニウムを約２０ｎｍの厚さに堆積させて、水素バリア層１３４を形成する。水素バリア層１３４は、上述した酸化アルミニウム以外の材料、例えば酸化チタン（ＴｉＯｘ）、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル又は酸窒化アルミニウム等により形成してもよい。
【００６５】
次に、水素バリア層１３４の上に、例えばＣＶＤ法によりＳｉＯ2からなる層間絶縁膜 １３１ｂを５０〜１００ｎｍの厚さに形成する。
【００６６】
次に、図８，図９，図１０，図１１に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上にフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施して所定の位置に層間絶縁膜１３１ｂが露出する開口部を形成する。その後、フォトレジスト膜をマスクとしてエッチングを施して、図８に示すように、層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａにそれぞれ連絡するコンタクトホール１３５ａを形成する。その後、コンタクトホール１３５ａの形成に使用したフォトレジスト膜を除去する。次いで、エッチングによる強誘電体膜１２７のダメージを回復させるために、例えば酸素雰囲気中で、５５０〜６５０℃の温度で約６０分間加熱する回復アニールを実施する。
【００６７】
次に、層間絶縁膜１３１ｂの上に再びフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施して、所定の位置に層間絶縁膜１３１ｂが露出する開口部を形成する。次いで、フォトレジスト膜をマスクとしてエッチングを施して、図９に示すように、層間絶縁膜１３１ｂの上面からＷプラグ１３３に到達するコンタクトホール１３５ｂを形成する。コンタクトホール１３５ｂを形成した後、フォトレジスト膜を除去する。
【００６８】
次に、図１０に示すように、例えばＰＶＤ法により、半導体基板１１０の上側全面にＴｉＮを１５０ｎｍ、Ａｌ−Ｃｕ合金を５５０ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１５０ｎｍの厚さに順次堆積させて、アルミニウム膜１３６を形成するとともに、コンタクトホール１３５ａ，１３５ｂ内にアルミニウムを充填する。
【００６９】
次に、フォトリソグラフィ法及びエッチング法によりアルミニウム膜１３６をパターニングして、図１１に示すように、第１配線層の配線１３７を形成する。この例では、強誘電体キャパシタ１３０の上部電極１２８ａは、配線１３７及びタングステンプラグ１３３を介してトランジスタ（高濃度不純物領域１１８）に接続されている。第１配線層の配線１３７を形成した後、例えば窒素供給量が２０リットル／分、温度が３５０℃、処理時間が３０分間の条件で熱処理を実施する。
【００７０】
次に、図１２に示す構造を形成するまでの工程について説明する。上記の工程で第１配線層の配線１３７を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２６００ｎｍの厚さに堆積させて、第１配線層の配線１３７を覆う層間絶縁膜１４０を形成する。その後、ＣＭＰ法により、層間絶縁膜１４０の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４０の上面から第１配線層の配線１３７に到達するコンタクトホール１４０ａを形成する。
【００７１】
次に、図１３に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜１４０にコンタクトホール１４０ａを形成した後、半導体基板１１０の上側全面にＴｉ膜（図示せず）を２０ｎｍ、ＴｉＮ膜（図示せず）を５０ｎｍの厚さに順次形成する。その後、半導体基板１１０の上側全面にＷを堆積させて、層間絶縁膜１４０の上にＷ膜を形成するとともに、コンタクトホール１４０ａ内にＷを充填する。次いで、ＣＭＰ法により、層間絶縁膜１４０の上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、コンタクトホール１４０ａ内にＷ（タングステン）プラグ１４１が形成される。
【００７２】
次に、第１配線層の配線形成時と同様の方法により、半導体基板１１０の上側全面にアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングして、第２配線層の配線１４２を形成する。
【００７３】
次に、図１４に示す構造を形成するまでの工程について説明する。上記の工程で第２配線層の配線１４２を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２２００ｎｍの厚さに堆積させて、第２配線層の配線１４２を覆う層間絶縁膜１４６を形成する。その後、ＣＭＰ法により、層間絶縁膜１４６の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４６の上面から第２配線層の配線１４２に到達するコンタクトホールを形成し、このコンタクトホールにＷを埋め込んでＷプラグ１４７を形成する。その後、半導体基板１１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして、第３配線層の配線１４８及び端子１４９を形成する。
【００７４】
次に、図１５に示す構造を形成するまでの工程について説明する。上記の工程で第２配線層の配線１４８及び端子１４９を形成した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳ−ＮＳＧを約１００ｎｍの厚さに堆積させて、配線１４８及び端子１４９を覆う第１のパッシベーション膜１５１を形成する。そして、この第１のパッシベーション膜１５１に対し、窒素雰囲気中でプラズマアニールを実施する。アニール時の温度は例えば３５０℃、処理時間は例えば２分間とする。
【００７５】
その後、第１のパッシベーション膜１５１の上に、例えばプラズマＣＶＤ法によりＳｉＮを３５０ｎｍの厚さに堆積させて、第２のパッシベーション膜１５２を形成する。
【００７６】
次に、図１６に示す構造を形成するまでの工程について説明する。上記の工程で第１及び第２のパッシベーション膜１５１，１５２を形成した後、フォトリソグラフィ法及びエッチング法を用いて端子１４９の上の第１及び第２のパッシベーション膜１５１，１５２を除去する。その後、保護膜１５３として、半導体基板１１０の上側全面に感光性ポリイミドを約３ｎｍの厚さに塗布する。そして、露光及び現像処理を実施して、保護膜１５３に端子１４９が露出する開口部１５３ａを形成する。その後、例えば窒素雰囲気中で３１０℃の温度で４０分間熱処理して、保護膜１５３を構成するポリイミド膜を硬化させる。このようにして、本実施形態に係る半導体装置（ＦｅＲＡＭ）が完成する。なお、保護膜１５３は、非感光性ポリイミドにより形成してもよい。
【００７７】
本実施形態では、図６〜図８に示すように、強誘電体膜１２７のアニールを行った後にＷプラグ１３３を形成する。従来は、半導体基板の表面の不純物領域（ソース／ドレイン）と接続するＷプラグを形成した後に、強誘電体膜を形成し、その強誘電体膜をアニール処理している。この場合、強誘電体膜のアニール時の温度によりＷプラグが酸化されてしまうことを回避するために、アニール前にＷプラグの上をＳｉＮ等の絶縁膜で覆う工程と、アニール後にＷプラグの上の絶縁膜を除去する工程とが必要となり、工程数の増加の原因となっていた。
【００７８】
これに対し、本実施形態では、Ｗプラグ１３３の形成時には強誘電体膜１２７のアニールが完了しているので、上述の絶縁膜形成工程及び絶縁膜除去工程が不要となる。これにより、ＦｅＲＡＭの製造工程が簡略化され、ＦｅＲＡＭの製造に要する時間が短縮されるという効果を奏する。
【００７９】
また、本実施形態においては、強誘電体キャパシタ１３０を被覆する層間絶縁膜１３１ａの表面を平坦化し、その上に酸化アルミニウムからなる水素バリア層１３４を形成している。酸化アルミニウム膜は、被覆性がよくないため、強誘電体キャパシタ１３０の上に直接形成すると、段差部分で隙間が発生して、水素及び水分を十分に遮断できないことがある。しかし、本実施形態では、上述したように平坦な層間絶縁膜１３１ａの上に水素バリア層１３４を形成しているので、水素及び水分を通す隙間の発生が回避される。これにより、外部からの水素及び水分の侵入を十分に遮断することができて、ＦｅＲＡＭの信頼性が向上する。
【００８０】
（第２の実施形態）
図１７は、本発明の第２の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１７において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１７では、第１配線層よりも上の配線構造の図示を省略している。
【００８１】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成し、この水素バリア層１６２により強誘電体キャパシタ１３０の上を被覆する。その後、第１の実施形態と同様に層間絶縁膜１３１ａを形成し、その層間絶縁膜１３１ａの表面を平坦化する。そして、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域（ソース／ドレイン）１１８に到達するコンタクトホールを形成する。この場合、層間絶縁膜１３１ａの上面から半導体基板１１０の表面の高濃度不純物領域１１８までの間に酸化アルミニウム膜（水素バリア層１６２）が存在するが、１層だけであるため、比較的容易にコンタクトホールを形成することができる。このコンタクトホール内にＷを埋め込んでＷプラグ１３３を形成する。
【００８２】
次いで、第１の実施形態と同様にして、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３に到達するコンタクトホールをそれぞれ形成し、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。
【００８３】
本実施形態の半導体装置においては、第１の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できるという効果を奏する。
【００８４】
（第３の実施形態）
図１８は、本発明の第３の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１８において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１８においても、第１配線層よりも上の配線構造の図示を省略している。
【００８５】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に絶縁膜１６１を例えば５０〜１００ｎｍの厚さに形成する。この絶縁膜１６１は、例えばＳｉＯ2のように被覆性がよい絶縁体により形成することが好ましい。その後、絶縁膜１６１の上に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。
【００８６】
次に、第１の実施形態と同様に層間絶縁膜１３１ａを形成し、その層間絶縁膜１３１ａの表面を平坦化する。そして、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域（ソース／ドレイン）１１８に到達するコンタクトホールを形成し、そのコンタクトホール内にＷを埋め込んでＷプラグ１３３を形成する。
【００８７】
次いで、第１の実施形態と同様にして、水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。そして、層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に到達するコンタクトホールを形成した後、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。
【００８８】
図１７に示す第２の実施形態では強誘電体キャパシタ１３０の上に直接水素バリア層１６２を形成している。この場合、水素バリア層１６２の段差部に水素又は水分が侵入する隙間が発生するおそれがあり、水素及び水分を遮断する効果が十分に得られないことが考えられる。一方、本実施形態においては、強誘電体キャパシタ１３０の上に絶縁膜１６１を形成し、その上に水素バリア層１６２を形成しているので、水素バリア層１６２の段差が緩くなり、水素及び水分が侵入する隙間の発生が防止される。
【００８９】
（第４の実施形態）
図１９は、本発明の第４の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１を形成したことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１９において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１９においても、第１配線層よりも上の配線構造の図示を省略している。
【００９０】
本実施形態においては、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、水素バリア層１３４と、水分バリア層１７１と、層間絶縁膜１３１ｂとをこの順で形成する。水分バリア層１７１は下方への水分の侵入を十分阻止できるものであることが必要である。本実施形態では、水分バリア層１７１として、ＳｉＮ又はＳｉＯＮ膜を５０〜１００ｎｍの厚さに形成している。
【００９１】
本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１を形成しているので、強誘電体膜１２７への水素及び水分の侵入を第１の実施形態よりも更に確実に防止することができる。
【００９２】
また、酸化アルミニウム膜（水素バリア層１３４）により強誘電体膜１２７に加わるストレスがＳｉＮ又はＳｉＯＮ膜（水分バリア層１７１）により緩和されるため、第１の実施形態に比べて強誘電体キャパシタ１３０の特性が向上するという利点もある。
【００９３】
（第５の実施形態）
図２０は、本発明の第５の実施形態に係る半導体装置を示す模式図である。本実施形態体が第４の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第４の実施形態と同様であるので、図２０において図１９と同一物には同一符号を付してその詳しい説明は省略する。
【００９４】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成し、この水素バリア層１６２により強誘電体キャパシタ１３０の上を被覆する。その後、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び層間絶縁膜１３１ｂを順番に形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びプラグ１３３に到達するコンタクトホールを形成し、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。次いで、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。
【００９５】
本実施形態の半導体装置においては、第４の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第４の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。
【００９６】
（第６の実施形態）
図２１は、本発明の第６の実施形態に係る半導体装置を示す模式図である。本実施形態が第４の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第４の実施形態と同様であるので、図２１において図１９と同一物には同一符号を付して、その詳しい説明は省略する。
【００９７】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に、ＳｉＯ2のように被覆性がよい絶縁体により絶縁膜１６１を例えば５０〜１００ｎｍの厚さに形成する。その後、絶縁膜１６１の上に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。
【００９８】
次に、第４の実施形態と同様に層間絶縁膜１３１ａ及びＷプラグ１３３を形成し、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１及び層間絶縁膜１３１ｂを形成する。
【００９９】
本実施形態においては、第４の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ１３０と水素バリア層１６２との間に絶縁膜１６１を形成しているので、水素バリア層１６２の段差が緩和され、水素バリア層１６２の水素及び水分に対するバリア性がより一層向上する。
【０１００】
なお、第４〜第６の実施形態（図１９〜図２１参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４を形成し、その上に水分バリア層１７１を形成しているが、層間絶縁膜１３１ａの上に水分バリア層１７１を形成し、その上に水素バリア層１３４を形成してもよい。
【０１０１】
（第７の実施形態）
図２２は、本発明の第７の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１と水素バリア層１７２とを形成したことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２２において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図２２においても、第１配線層よりも上の配線構造の図示を省略している。
【０１０２】
本実施形態においては、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａ及びＷプラグ１３３の上に、水素バリア層１３４と、水分バリア層１７１と、水素バリア層１７２と、層間絶縁膜１３１ｂとをこの順で形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１７２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。
【０１０３】
本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１及び水素バリア層１７２を形成しているので、強誘電体膜１２７への水素及び水分の侵入を第１の実施形態よりも更に確実に防止することができる。
【０１０４】
（第８の実施形態）
図２３は、本発明の第８の実施形態に係る半導体装置を示す模式図である。本実施形態体が第７の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第７の実施形態と同様であるので、図２３において図２２と同一物には同一符号を付してその詳しい説明は省略する。
【０１０５】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを順番に形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びプラグ１３３に到達するコンタクトホールを形成し、これらのコンタクトホール内にアルミニウムを埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。
【０１０６】
本実施形態においては、第７の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第７の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。
【０１０７】
（第９の実施形態）
図２４は、本発明の第９の実施形態に係る半導体装置を示す模式図である。本実施形態体が第７の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第７の実施形態と同様であるので、図２４において図２２と同一物には同一符号を付して、その詳しい説明は省略する。
【０１０８】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に、ＳｉＯ2のように被覆性がよい絶縁体により絶縁膜１６１を例えば５０〜１００ｎｍの厚さに形成する。その後、絶縁膜１６１の上に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。
【０１０９】
次に、第７の実施形態と同様に層間絶縁膜１３１ａ及びＷプラグ１３３を形成し、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。
【０１１０】
本実施形態においては、第７の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ１３０と水素バリア層１６２との間に絶縁膜１６１を形成しているので、水素バリア層１６２の段差が緩和される。これにより、水素バリア層１６２の水素及び水分に対するバリア性がより一層向上する。
【０１１１】
なお、第７〜第９の実施形態（図２２〜図２４参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び水素バリア層１７２をこの順で形成する場合について説明したが、層間絶縁膜１３１ａの上に第１の水分バリア層を形成し、その上に水素バリア層及び第２の水分バリア層を形成してもよい。
【０１１２】
（第１０の実施形態）
図２５は、本発明の第１０の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上面が層間絶縁膜１３１ａの上面と連続している（すなわち、強誘電体キャパシタ１３０の上面と層間絶縁膜１３１ａの上面とが同一平面上にある）ことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２５において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図２５においても、第１配線層よりも上の配線構造の図示を省略している。
【０１１３】
本実施形態においては、強誘電体キャパシタ１３０及び層間絶縁膜１３１ａを形成した後、層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１３８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４を形成する。
【０１１４】
前述したように、強誘電体キャパシタ１３０の強誘電体膜１２７は、層間絶縁膜に含まれる水分や水素により特性が劣化する。本実施形態においては、層間絶縁膜１３１ａの膜厚をできる限り薄くしているので、第１の実施形態よりも更に強誘電体キャパシタ１３０の特性劣化が抑制される。また、本実施形態のように平坦な酸化アルミニウム膜（水素バリア層１３４）を強誘電体キャパシタ１３０の近くに配置することにより、ＨＴＳ（High Temperature Storage）特性が向上するという利点もある。
【０１１５】
（第１１の実施形態）
図２６は、本発明の第１１の実施形態に係る半導体装置を示す模式図である。本実施形態が第１０の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１０の実施形態と同様であるので、図２６において図２５と同一物には同一符号を付して、その詳しい説明は省略する。
【０１１６】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、第１０の実施形態と同様に、層間絶縁膜１３１ａを形成した後、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまで層間絶縁膜１３１ａをＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。
【０１１７】
本実施形態においては、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１０の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できるという効果を奏する。
【０１１８】
（第１２の実施形態）
図２７は本発明の第１２の実施形態に係る半導体装置を示す模式図である。本実施形態が第１０の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１を形成したことにあり、その他の構成は基本的に第１０の実施形態と同様であるので、図２７において図２５と同一物には同一符号を付して、その詳しい説明は省略する。
【０１１９】
本実施形態においては、層間絶縁膜１３１ａを形成した後、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまで層間絶縁膜１３１ａをＣＭＰ研磨する。その後、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び水分バリア層１７１を形成する。水分バリア層１７１は、例えばＳｉＮ又はＳｉＯＮにより５０〜１００ｎｍの厚さに形成する。
【０１２０】
本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１を形成しているので、強誘電体膜１２７への水分の侵入を第１０の実施形態よりも更に確実に防止することができる。
【０１２１】
（第１３の実施形態）
図２８は、本発明の第１３の実施形態に係る半導体装置を示す模式図である。本実施形態が第１２の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１２の実施形態と同様であるので、図２８において図２７と同一物には同一符号を付して、その詳しい説明は省略する。
【０１２２】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａを形成した後、層間絶縁膜１３１ａを、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び水分バリア層１７１及び層間絶縁膜１３１ｂを形成する。
【０１２３】
本実施形態においては、第１２の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも水素バリア層１６２を形成しているので、第１２の実施形態よりも強誘電体キャパシタ１３０の劣化をより確実に防止できる。
【０１２４】
なお、第１２，１３の実施形態（図２７，図２８参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４を形成し、その上に水分バリア層１７１を形成しているが、層間絶縁膜１３１ａの上に水分バリア層１７１を形成し、その上に水素バリア層１３４を形成してもよい。
【０１２５】
（第１４の実施形態）
図２９は、本発明の第１４の実施形態に係る半導体装置を示す模式図である。本実施形態が第１２の実施形態と異なる点は、水素バリア層１３４の上に水分バリア層１７１及び水素バリア層１７２が形成されていることにあり、その他の構成は基本的に第１２の実施形態と同様であるので、図２９において図２７と同一物には同一符号を付してその詳しい説明は省略する。
【０１２６】
本実施形態においては、層間絶縁膜１３１ａを形成した後、その層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１７２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。
【０１２７】
本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１及び水素バリア層１７２を形成しているので、第１２の実施形態に比べて強誘電体膜１２７への水素及び水分の侵入をより確実に防止することができる。
【０１２８】
（第１５の実施形態）
図３０は、本発明の第１５の実施形態に係る半導体装置を示す模式図である。本実施形態が第１４の実施形態と異なる点は、強誘電体キャパシタ１３０の上に水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１４の実施形態と同様であるので、図３０において図２９と同一物には同一符号を付してその詳しい説明は省略する。
【０１２９】
本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａを形成した後、その層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。
【０１３０】
本実施形態においては、第１４の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１４の実施形態に比べて強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。
【０１３１】
なお、第１４及び第１５の実施形態（図２９，図３０参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び水素バリア層１７２をこの順で形成する場合について説明したが、層間絶縁膜１３１ａの上に第１の水分バリア層を形成し、その上に水素バリア層及び第２の水分バリア層を形成してもよい。
【０１３２】
（第１６の実施形態）
図３１は、本発明の第１６の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第１の実施形態と同様であるので、図３１において図１と同一物には同一符号を付してその詳しい説明は省略する。なお、図３１においても、第１の実施形態よりも上の配線構造の図示を省略している。
【０１３３】
本実施形態においては、水素バリア層１３４及び層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上面から上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。そして、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷを堆積させて、層間絶縁膜１３１ｂ上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。
【０１３４】
次に、ＣＭＰ法により、層間絶縁膜１３１ｂの上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３にそれぞれ接続するＷプラグ１８１を形成する。その後、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして、第１配線層の配線１３７を形成する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【０１３５】
（第１７の実施形態）
図３２は、本発明の第１７の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、層間絶縁膜１３１ｂ及び第１配線層の配線１３７の上に水素バリア層１７３が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図３２において図１と同一物には同一符号を付してその詳しい説明は省略する。
【０１３６】
本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に水素バリア層１７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。その後、第１の実施形態と同様に、半導体基板１１０の上側全面に例えばＳｉＯ2 からなる層間絶縁膜１４０を形成する。
【０１３７】
本実施形態においては、第１配線層の配線の上にも水素バリア層１７３を形成しているので、第１の実施形態に比べて強誘電体キャパシタ１３０の特性劣化をより確実に防止することができる。
【０１３８】
なお、図１、図１７〜図３１に示す半導体装置においても、本実施形態と同様に、第１配線層の配線を形成した後、半導体基板の上側全面に例えば酸化アルミニウムにより水素バリア層を形成してもよい。
【０１３９】
（第１８の実施形態）
図３３は、本発明の第１８の実施形態に係る半導体装置を示す模式図である。本実施形態が第１７の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第１７の実施形態と同様であるので、図３３において図３２と同一物には同一符号を付してその詳しい説明は省略する。
【０１４０】
本実施形態においては、水素バリア層１３４及び層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上面から上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。そして、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷを堆積させて、層間絶縁膜１３１ｂ上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。
【０１４１】
次に、ＣＭＰ法により、層間絶縁膜１３１ｂの上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３にそれぞれ接続するＷプラグ１８１を形成する。
【０１４２】
次いで、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第１配線層の配線１３７を形成する。その後、半導体基板１１０の上側全面に水素バリア層１７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。本実施形態においても、第１７の実施形態と同様の効果を得ることができる。
【０１４３】
（第１９の実施形態）
図３４は、本発明の第１９の実施形態に係る半導体装置を示す模式図である。本実施形態が第１７の実施形態と異なる点は、水素バリア層１７３に替えてＳｉＯ（酸化シリコン）膜を形成したことにあり、その他の構成は基本的に第１７の実施形態と同様であるので、図３４において図３２と同一物には同一符号を付してその詳しい説明は省略する。
【０１４４】
本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に、スパッタ法によりＳｉＯ膜１７４を例えば２０〜５０ｎｍの厚さに形成する。その後、半導体基板１１０の上側全面に例えばＳｉＯ2からなる層間絶縁 膜１４０をプラズマＣＶＤ法により形成する。
【０１４５】
第１配線層の配線１３７の上にプラズマＣＶＤ法により層間絶縁膜１４０を形成すると、強誘電体キャパシタ１３０の特性が劣化することがある。しかし、本実施形態においては、上述したように第１配線層の配線１３７の上にスパッタ法によりＳｉＯ膜を形成し、その上にプラズマＣＶＤ法により層間絶縁膜１４０を形成しているので、強誘電体キャパシタ１３０の特性劣化を回避できる。
【０１４６】
（第２０の実施形態）
図３５は、本発明の第２０の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、第１配線層と第２配線層との間の層間絶縁膜が２層構造を有していることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図３５において図１と同一物には同一符号を付してその詳しい説明は省略する。
【０１４７】
本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に塗布型の絶縁材料、例えばＳＯＧ（Spin-On-Glass）を２００ｎｍの厚さに塗布して絶縁膜１４０ａを形成する。その後、プラズマＣＶＤ法により、絶縁膜１４０ａの上に例えばＳｉＯからなる絶縁膜１４０ｂを２５００ｎｍの厚さに形成する。
【０１４８】
本実施形態においては、塗布型の絶縁材料により層間絶縁膜１４０ａを形成した後、プラズマＣＶＤ法により絶縁膜１４０ｂを形成するので、層間絶縁膜１４０ｂの形成時のストレスにより強誘電体キャパシタ１３０の特性が劣化することを回避できる。
【０１４９】
（第２１の実施形態）
図３６は、本発明の第２１の実施形態に係る半導体装置を示す模式図である。本実施形態が第２０の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第２０の実施形態と同様であるので、図３６において図３５と同一物には同一符号を付してその詳しい説明は省略する。
【０１５０】
本実施形態においては、水素バリア層１３４及び層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上面から上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷを堆積させて、層間絶縁膜１３１ｂ上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。
【０１５１】
次に、ＣＭＰ法により、層間絶縁膜１３１ｂの上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３にそれぞれ接続するＷプラグ１８１を形成する。
【０１５２】
次いで、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第１配線層の配線１３７を形成する。その後、半導体基板１１０の上側全面にＳＯＧ（Spin-On-Glass）を塗布して絶縁膜１４０ａを形成する。次いで、プラズマＣＶＤ法により、絶縁膜１４０ａの上に例えばＳｉＯからなる絶縁膜１４０ｂを形成する。本実施形態においても、第２０の実施形態と同様の効果を得ることができる。
【０１５３】
（第２２の実施形態）
図３７は、本発明の第２２の実施形態に係る半導体装置を示す模式図である。本実施形態が第２１の実施形態と異なる点は、強誘電体キャパシタ１３０の下方に水素バリア層１６４が形成されていることにあり、その他の構成は基本的に第２１の実施形態と同様であるので、図３７において図３６と同一物には同一符号を付してその詳しい説明は省略する。
【０１５４】
本実施形態においては、トランジスタＴ及びストッパ層１２０を形成した後、例えばプラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳを６００ｎｍの厚さに堆積させて、層間絶縁膜１２１ａを形成する。その後、層間絶縁膜１２１ａの上に、例えばＰＶＤ法により酸化アルミニウムを堆積させて、厚さが約２０ｎｍの水素バリア層１６４を形成する。
【０１５５】
次に、水素バリア層１６４の上に、例えばプラズマＣＶＤ法によりＴＥＯＳを１００ｎｍの厚さに堆積させて、層間絶縁膜１２１ｂを形成する。
【０１５６】
本実施形態においては、強誘電体キャパシタ１３０の下方にも水素バリア層１６４を設けているので、強誘電体キャパシタ１３０の下方からの水素及び水分の侵入を防止することができる。これにより、強誘電体キャパシタ１３０の特性劣化をより確実に回避することができる。
【０１５７】
なお、他の実施形態においても、本実施形態と同様に強誘電体キャパシタ１３０の下方に水素バリア層を形成してもよい。
【０１５８】
（第２３の実施形態）
図３８は、本発明の第２３の実施形態に係る半導体装置の構造を示す模式図である。半導体基板２１０は、素子分離膜２１１により複数の素子領域に分離されている。トランジスタＴは、半導体基板２１０に不純物を選択的に注入して形成された一対の高濃度不純物領域２１８と、それら一対の高濃度不純物領域２１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極２１４とにより構成されている。半導体基板２１０の上にはストッパ層２２０が形成されており、トランジスタＴ及び素子分離膜２１１はこのストッパ層２２０に覆われている。また、ストッパ層２２０の上には層間絶縁膜（第１の絶縁膜）２２１が形成されている。
【０１５９】
層間絶縁膜２２１の上には、下部電極２２６ａ、強誘電体膜２２７及び上部電極２２８ａを下からこの順で積層した構造の強誘電体キャパシタ２３０が形成されている。この強誘電体キャパシタ２３０の下部電極２２６ａは、その下方に形成されたＷプラグ２２３を介してトランジスタＴの高濃度不純物領域２１８に電気的に接続されている。
【０１６０】
層間絶縁膜２２１及び強誘電体キャパシタ２３０の上には、上面が平坦化処理された層間絶縁膜（第２の絶縁膜）２３１ａが形成されている。この層間絶縁膜２３１ａには、層間絶縁膜２３１ａの上面から強誘電体キャパシタ２３０の上部電極２１８ａに通じるコンタクトホールが形成されており、このコンタクトホールに埋め込まれたＷ（タングステン）によりＷプラグ２３５が形成されている。
【０１６１】
層間絶縁膜２３１ａの上には酸化アルミニウムからなる水素バリア層２３４が形成されている。水素バリア層２３４の上には層間絶縁膜（第３の絶縁膜）２３１ｂが形成されており、この層間絶縁膜２３１ｂの上には第１配線層の配線２３７が形成されている。第１配線層の配線２３７のうちの所定の配線は、層間絶縁膜２３１ｂ及び水素バリア層２３４をエッチングして形成されたコンタクトホールを介してＷプラグ２３５に電気的に接続されている。
【０１６２】
層間絶縁膜２３１ｂ及び第１配線層の配線２３７の上には層間絶縁膜１４０が形成されている。第１配線よりも上の配線構造は第１の実施形態と同様であるので、ここでは説明を省略する。
【０１６３】
図３９は、上述した構造をスタック型ＦｅＲＡＭに適用した例を示す断面図である。この図３９を参照して、本実施形態の半導体装置の製造方法を説明する。なお、図３９はメモリセル部分の構造のみを図示している。
【０１６４】
まず、第１の実施形態と同様にして素子分離膜２１１を形成し、半導体基板２１０を複数の素子領域に分離する。そして、半導体基板２１０に不純物を導入して、ウェル領域２１２を形成する。その後、半導体基板２１０上にゲート絶縁膜（図示せず）及びゲート電極２１４を形成し、半導体基板２１０に不純物を導入して、トランジスタＴのソース／ドレインとなる高濃度不純物領域２１８を形成する。
【０１６５】
次に、半導体基板２１０の上側全面に例えばＳｉＯＮからなるストッパ層２２０を約２００ｎｍの厚さに形成し、更にその上に層間絶縁膜２２１を約６００ｎｍの厚さに形成する。そして、層間絶縁膜２２１を約２００ｎｍ研磨して、表面を平坦化する。その後、後工程で実施する酸素回復アニール時の保護膜として、ＳｉＯＮ膜２２５を例えば１００ｎｍの厚さに形成する。
【０１６６】
次に、フォトリソグラフィ法及びエッチング法を使用して、強誘電体キャパシタ形成領域の層間絶縁膜２２１の上面から高濃度不純物領域２１８ａに到達するコンタクトホールし、それらのコンタクトホール内にＷ（タングステン）を埋め込んで、Ｗプラグ２２３を形成する。
【０１６７】
次に、半導体基板２１０の上側全面に、強誘電体キャパシタ２３０の下部電極２２６ａとなる導電体膜及び強誘電体膜２２７を形成する。その後、酸素雰囲気中でＲＴＡ処理して、強誘電体膜２２７を結晶化する。次いで、強誘電体膜２２７の上に強誘電体キャパシタ２３０の上部電極２２８ａとなる導電体膜を形成した後、これらの導電体膜及び強誘電体膜２２７をパターニングして、強誘電体キャパシタ２３０を形成する。その後、強誘電体膜２２７の回復アニールを施す。この回復アニールは、例えば酸素雰囲気中で３５０℃の温度に加熱することにより行われる。
【０１６８】
次に、半導体基板２１０の上側全面に層間絶縁膜２３１ａを形成する。そして、この層間絶縁膜２３１ａをＣＭＰ研磨して、表面を平坦化する。その後、層間絶縁膜２３１ａの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜２３１ａが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜２３１ａの上面から強誘電体キャパシタ２３０の上部電極２３８ａに到達するコンタクトホールを形成する。次に、フォトレジスト膜を除去した後、エッチングによる強誘電体膜２２７のダメージを回復させる回復アニールを実施する。
【０１６９】
次に、再度層間絶縁膜２３１ａの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜２３１ａが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜２３１ａの上面から半導体基板２１０の表面の所定の高濃度不純物領域２１８に到達するコンタクトホールを形成する。そして、フォトレジスト膜を除去した後、これらのコンタクトホールにそれぞれＷ（タングステン）を埋め込んで、強誘電体キャパシタ２３０の上部電極２２８ａに接続したＷプラグ２３５と、半導体基板２１０の表面の高濃度不純物領域２１８に接続したＷプラグ２３３とを形成する。
【０１７０】
次に、層間絶縁膜２３１ａ及びＷプラグ２３３，２３５の上に、水素バリア層２３４として酸化アルミニウム膜を例えば２０ｎｍの厚さに形成し、更にその上に層間絶縁膜２３１ｂを１００ｎｍの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜２３１ｂの上面からＷプラグ２３３，２３５に到達するコンタクトホールを形成する。
【０１７１】
次いで、全面にアルミニウム膜を形成し、そのアルミニウム膜をパターニングして、第１配線層の配線２３７を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
【０１７２】
本実施形態においても、Ｗプラグ２３３の形成時には強誘電体膜２２７のアニールが完了しているので、Ｗプラグ２３３の酸化を防止するための絶縁膜を形成する工程、及びその絶縁膜を除去する工程が不要となり、従来に比べてＦｅＲＡＭ製造工程が簡略化されるという効果を奏する。
【０１７３】
また、本実施形態においても、強誘電体キャパシタ２３０を被覆する層間絶縁膜２３１ａの表面を平坦化し、その上に水素バリア層２３４を形成しているので、外部からの水素及び水分の侵入を十分に阻止することができて、ＦｅＲＡＭの信頼性が向上する。
【０１７４】
なお、本実施形態においても、第１９の実施形態（図３４参照）で説明したように層間絶縁膜２３１ｂの上にスパッタ法によりＳｉＯ膜を形成したり、第２０の実施形態で（図３５参照）で説明したように層間絶縁膜２３１ｂの上に塗布型絶縁材料により絶縁膜を形成し、その上にプラズマＣＶＤ法により層間絶縁膜を形成してもよい。
【０１７５】
（第２４の実施形態）
図４０は、本発明の第２４の実施形態に係る半導体装置を示す模式図である。本実施形態が第２３の実施形態と異なる点は、強誘電体キャパシタ２３０の上に水素バリア層２６２を形成するともに、層間絶縁膜２３１ｂ及び第１配線層の配線２３７の上にも水素バリア層２７１を形成したこととあり、その他の構成は基本的に第２３の実施形態と同様であるので、図４０において図３８と同一物には同一符号を付して、その詳しい説明は省略する。
【０１７６】
本実施形態においては、強誘電体キャパシタ２３０を形成した後、半導体基板２１０の上側全面に水素バリア層２６２として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。その後、第２３の実施形態と同様にして、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）、水素バリア層２３４、層間絶縁膜２３１ｂ及び第１配線層の配線２３７を形成した後、半導体基板２１０の上側全面に水素バリア層２７１として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。
【０１７７】
本実施形態においては、第２３の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ２３０を覆う水素バリア層２６２と、層間絶縁膜２３１ｂ及び第１配線層の配線２３７を覆う水素バリア層２７１とが設けられているため、第２３の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に回避することができる。
【０１７８】
（第２５の実施形態）
図４１は、本発明の第２５の実施形態に係る半導体装置を示す模式図である。本実施形態が第２４の実施形態と異なる点は、水素バリア層２３４の上に水分バリア層２７２が形成されていることにあり、その他構成は第２４の実施形態と同様であるので、図４１において図４０と同一物には同一符号を付して、その詳しい説明は省略する。
【０１７９】
本実施形態においては、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）を形成した後、水素バリア層２３４を形成し、その上に水分バリア層２７２として例えばＳｉＮ又はＳｉＯＮ膜を５０ｎｍの厚さに形成する。その後、層間絶縁膜２３１ｂを形成し、層間絶縁膜２３１ｂの上面からＷプラグ２３５（及びＷプラグ２３３：図３９参照）に到達するコンタクトホールを形成する。そして、半導体基板２１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第１配線層の配線２３７を形成する。
【０１８０】
本実施形態においては、水素バリア層２３４に加えて水分バリア層２７２を形成しているので、第２４の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に防止することができる。
【０１８１】
なお、本実施形態においては水素バリア層２３４の上に水分バリア層２７２を形成しているが、水分バリア層２７２を形成し、その上に水素バリア層２３４を形成してもよい。
【０１８２】
（第２６の実施形態）
図４２は、本発明の第２６の実施形態に係る半導体装置を示す模式図である。本実施形態が第２４の実施形態と異なる点は、水素バリア層２３４の上に水分バリア層２７２及び水素バリア層２７３が形成されていることにあり、その他構成は第２４の実施形態と同様であるので、図４２において図４０と同一物には同一符号を付して、その詳しい説明は省略する。
【０１８３】
本実施形態においては、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）を形成した後、水素バリア層２３４を形成し、その上に水分バリア層２７２として例えばＳｉＮ又はＳｉＯＮ膜を５０ｎｍの厚さに形成する。その後、水分バリア層２７２の上に、水素バリア層２７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。
【０１８４】
次いで、水素バリア層２７３の上に層間絶縁膜２３１ｂを形成し、層間絶縁膜２３１ｂの上面からＷプラグ２３５（及びＷプラグ２３３：図３９参照）に到達するコンタクトホールを形成する。そして、半導体基板２１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第１配線層の配線２３７を形成する。
【０１８５】
本実施形態においては、水素バリア層２３４に加えて水分バリア層２７２及び水素バリア層２７３を形成しているので、第２４の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に防止することができる。
【０１８６】
（その他の実施形態）
第１〜第２６の実施形態では、いずれも水素バリア層をパターニングする工程がなく、水素バリア層が半導体基板の上側全面に形成されているものとしている。しかしながら、図４３に示すように、水素バリア層を半導体基板上の一部分のみに配置してもよい。図４３は半導体基板の１チップ分のチップ形成領域３１０を示す上面図であり、３１１はメモリセル形成領域、３１２は周辺回路領域、３１３は端子形成領域を示している。この図４３では図中網掛けした部分、すなわちメモリセル形成領域３１１のみに水素バリア層を配置した例を示している。
【０１８７】
また、図４４に示すように、半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、スクライブ領域３２０の水素バリア層をエッチングにより除去してもよい。
【０１８８】
複数の水素バリア層を形成する場合、及び水素バリア層に加えて水分バリア層を形成する場合も、これと同様に半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、メモリセル領域以外の領域又はスクライブ領域以外の領域の水素バリア層（又は水素バリア層と水分バリア層）をエッチングにより除去してもよい。
【０１８９】
以下、本発明の諸態様を、付記としてまとめて記載する。
【０１９０】
（付記１）半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上を覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタに連絡する第２のコンタクトホールと、
前記第３の絶縁膜の上面から前記プラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜の上に形成され、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線と
を有することを特徴とする半導体装置。
【０１９１】
（付記２）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記１に記載の半導体装置。
【０１９２】
（付記３）前記強誘電体キャパシタと前記第２の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第４の絶縁膜を有することを特徴とする付記２に記載の半導体装置。
【０１９３】
（付記４）前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層を有することを特徴とする付記１に記載の半導体装置。
【０１９４】
（付記５）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記４に記載の半導体装置。
【０１９５】
（付記６）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層と、
前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層と
を有することを特徴とする付記１に記載の半導体装置。
【０１９６】
（付記７）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記６に記載の半導体装置。
【０１９７】
（付記８）前記強誘電体キャパシタと前記第２の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第４の絶縁膜を有することを特徴とする付記６に記載の半導体装置。
【０１９８】
（付記９）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、水素及び水分の侵入を阻止する第２の水素バリア層とが配置されていることを特徴とする付記１に記載の半導体装置。
【０１９９】
（付記１０）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記９に記載の半導体装置。
【０２００】
（付記１１）前記第２の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続していることを特徴とする付記１に記載の半導体装置。
【０２０１】
（付記１２）前記第２及び第３のコンタクトホール内に、前記配線を構成する導体と同じ導体が埋め込まれていることを特徴とする付記１に記載の半導体装置。
【０２０２】
（付記１３）前記第２及び第３のコンタクトホール内に、前記配線を構成する導体と異なる導体が埋め込まれていることを特徴する付記１に記載の半導体装置。
【０２０３】
（付記１４）前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成されていることを特徴とする付記１に記載の半導体装置。
【０２０４】
（付記１５）前記強誘電体キャパシタの下方に、水素及び水分の侵入を阻止する第２の水素バリア層が形成されていることを特徴とする付記１に記載の半導体装置。
【０２０５】
（付記１６）半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第２のコンタクトホールを形成する工程と、
前記強誘電体キャパシタに対し回復アニールを実施する工程と、
前記第３の絶縁膜の上面から前記プラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２０６】
（付記１７）前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０２０７】
（付記１８）前記第３の絶縁膜の上に、スパッタ法により第４の絶縁膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０２０８】
（付記１９）前記第３の絶縁膜の上に、塗布型絶縁材料により第４の絶縁膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０２０９】
（付記２０）半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第１のプラグと、
前記第１のプラグの上に配置され、その下部電極が前記第１のプラグに電気的に接続された強誘電体キャパシタと、
前記第１の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第２のコンタクトホールと、
前記第２のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第２のプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記第２のプラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜上に形成されて前記第３のコンタクトホールを介して前記第２のプラグと電気的に接続された配線と
を有すること特徴とする半導体装置。
【０２１０】
（付記２１）更に、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第３のコンタクトホールと、
前記第３のコンタクトホール内に導体を埋め込んで形成された第３のプラグと、
前記第３の絶縁膜の上面から前記第３のプラグに連絡する第４のコンタクトホールと、
前記第３の絶縁膜の上に形成されて前記第４のコンタクトホールを介して前記第３のプラグに電気的に接続された第２の配線と
を有することを特徴とする付記２０に記載の半導体装置。
【０２１１】
（付記２２）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記２０に記載の半導体装置。
【０２１２】
（付記２３）前記第３の絶縁膜の上並びに前記配線の上部及び側部を覆い下方への水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記２０に記載の半導体装置。
【０２１３】
（付記２４）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層が配置されていることを特徴とする付記２０に記載の半導体装置。
【０２１４】
（付記２５）前記水分バリア層が、窒化シリコン又は酸窒化シリコンにより形成されていることを特徴とする付記２４に記載の半導体装置。
【０２１５】
（付記２６）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、下方への水素及び水分の侵入を阻止する第２の水素バリア層とが配置されていることを特徴とする付記２０に記載の半導体装置。
【０２１６】
（付記２７）前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成されていることを特徴とする付記２０に記載の半導体装置。
【０２１７】
（付記２８）半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第１のプラグを形成する工程と、
前記第１の絶縁膜の上に、前記第１のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記第２のプラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第３のコンタクトホールを介して前記第２のプラグに電気的に接続される配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２１８】
（付記２９）前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成することを特徴とする付記２８に記載の半導体装置。
【０２１９】
（付記３０）前記第３の絶縁膜の上に、スパッタ法により第４の絶縁膜を形成することを特徴とする付記２８に記載の半導体装置の製造方法。
【０２２０】
（付記３１）前記第３の絶縁膜の上に、塗布型絶縁材料により第４の絶縁膜を形成することを特徴とする付記２８に記載の半導体装置の製造方法。
【符号の説明】
【０２２１】
１１０，２１０…半導体基板、
１１１，２１１…素子分離膜、
１１２，２１２…ウェル、
１１４，２１４…ゲート電極、
１１６…低濃度不純物領域、
１１７…サイドウォール、
１１８，２１８…高濃度不純物領域、
１２０，２２０…ストッパ層、
１２１，１３１ａ，１３１ｂ，１４０，１４０ａ，１４０ｂ，１４６，２２１，２３１ａ，２３１ｂ…層間絶縁膜、
１２６，１２８…導電体膜、
１２６ａ，２２６ａ…下部電極、
１２７，２２７…強誘電体膜、
１２８ａ，２２８ａ…上部電極
１３０，２３０…強誘電体キャパシタ、
１３２…フォトレジスト膜、
１３３，１４１，１４７，１８１，２２３，２３５…Ｗプラグ、
１３４，１６２，１６４，１７２，１７３，２３４，２６２，２７１，２７３…水素バリア層、
１３６…アルミニウム膜、
１３７，１４２，１４８，２３７…配線、
１４９…端子、
１５１，１５２…パッシベーション膜、
１５３…保護膜、
１６１…絶縁膜、
１７１，２７２…水分バリア層、
１７４…ＳｉＯ膜、
３１０…チップ形成領域、
３１１…メモリセル形成領域、
３１２…周辺回路形成領域、
３１３…端子形成領域、
３２０…スクライブ領域。
【図１】
2011135116.tif 000003
【図２】
2011135116.tif 000004
【図３】
2011135116.tif 000005
【図４】
2011135116.tif 000006
【図５】
2011135116.tif 000007
【図６】
2011135116.tif 000008
【図７】
2011135116.tif 000009
【図８】
2011135116.tif 000010
【図９】
2011135116.tif 000011
【図１０】
2011135116.tif 000012
【図１１】
2011135116.tif 000013
【図１２】
2011135116.tif 000014
【図１３】
2011135116.tif 000015
【図１４】
2011135116.tif 000016
【図１５】
2011135116.tif 000017
【図１６】
2011135116.tif 000018
【図１７】
2011135116.tif 000019
【図１８】
2011135116.tif 000020
【図１９】
2011135116.tif 000021
【図２０】
2011135116.tif 000022
【図２１】
2011135116.tif 000023
【図２２】
2011135116.tif 000024
【図２３】
2011135116.tif 000025
【図２４】
2011135116.tif 000026
【図２５】
2011135116.tif 000027
【図２６】
2011135116.tif 000028
【図２７】
2011135116.tif 000029
【図２８】
2011135116.tif 000030
【図２９】
2011135116.tif 000031
【図３０】
2011135116.tif 000032
【図３１】
2011135116.tif 000033
【図３２】
2011135116.tif 000034
【図３３】
2011135116.tif 000035
【図３４】
2011135116.tif 000036
【図３５】
2011135116.tif 000037
【図３６】
2011135116.tif 000038
【図３７】
2011135116.tif 000039
【図３８】
2011135116.tif 000040
【図３９】
2011135116.tif 000041
【図４０】
2011135116.tif 000042
【図４１】
2011135116.tif 000043
【図４２】
2011135116.tif 000044
【図４３】
2011135116.tif 000045
【図４４】
2011135116.tif 000046