(57)【要約】【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。【選択図】図１
2011181653.tif 000002
【特許請求の範囲】
【請求項１】
信号端子と内部回路とを接続する信号ラインと、
前記信号ラインから分岐して接続されるヒューズ素子と、
前記ヒューズ素子を介して前記信号ラインと接続し、正電源または負電源が直接接続される通電端子と、
前記ヒューズ素子の前記通電端子側に接続され、該信号ラインと正電源または負電源との間をそれぞれ逆方向に接続する保護ダイオードと、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記信号ラインの許容電流値をＩｓｉｇ、前記通電端子に供給する正電源または負電源によって生じる電流値をＩｉｎ、前記ヒューズ素子が溶断する電流値をＩｆｕｓｅ、当該半導体集積回路への静電気放電によって発生し得る電流値をＩｅｓｄとすると、
Ｉｓｉｇ＞Ｉｉｎ＞Ｉｆｕｓｅ＞Ｉｅｓｄ
の関係を満たすことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路を備え、
前記通電端子と正電源または負電源とを接続するスイッチ部を、前記半導体集積回路を保護して外部と接続するパッケージ基板上、または該半導体集積回路が実装されるシステムボード上に設けることを特徴とする電子回路。
【請求項４】
前記スイッチ部は回路パターン上の近接したランドであって、リフローによるハンダブリッジによって接続可能であることを特徴とする請求項３に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊から回路素子を保護可能な半導体集積回路および電子回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の内部では、同一の基板上に複数の能動素子や受動素子などの回路素子が形成されている。近年、回路素子が微細化されることで、半導体集積回路は高速化および低消費電力化を実現している。一方、回路素子は微細化されることで、過電流および過電圧に対して非常に脆弱な構造となっている。
【０００３】
半導体集積回路への静電気放電（ＥＳＤ：Electrostatic Discharge）は、回路素子に過電流および過電圧を発生させる大きな要因である。静電気によって起こる回路素子の破壊は、静電破壊（ＥＳＤ破壊）と呼ばれている。静電破壊は、半導体集積回路が外部と接触する際に発生しやすい現象である。現在では、回路素子の静電破壊を防ぐために、半導体集積回路の製造工程においてだけでなく、半導体集積回路の内部においても、様々な対策が行われている。
【０００４】
一般に、半導体集積回路の内部では、回路素子の静電破壊からの保護（ＥＳＤ保護）を行うための保護素子として、保護ダイオードが使用されている。例えば保護ダイオードを、回路素子等で構成される内部回路より手前の信号ラインと正電源（電圧ＶＤＤ）の間、および信号ラインと負電源（電圧ＶＳＳ）の間に接続する。保護ダイオードの順電圧を、正電源側をＶFD、負電源側をＶFSとすると、信号ラインに静電気等の過大な外部入力が生じても、上記の保護ダイオードによって、信号ラインを通過する外部入力はＶＳＳ−ＶFSからＶＤＤ＋ＶFDの電圧範囲内に制限される。この電圧範囲を、内部回路の耐電圧以下に設定することで内部回路の静電破壊を防ぐことができる。
【０００５】
しかし、保護ダイオードは寄生容量が比較的大きく、半導体集積回路の高速動作を妨げてしまうことが懸念されている。また、半導体集積回路が実装されて接続される電子回路等は、通常は他の保護素子を備えている。そのため、電子回路等への実装後において、半導体集積回路が備える保護ダイオードは不要な要素となってしまう。そこで、最近では、半導体集積回路の備える保護ダイオードを任意な時点で切り離す技術が提案されている。
【０００６】
例えば特許文献１には、入力保護ダイオード（保護ダイオード）と信号入力端子とをヒューズ素子で接続し、外部からの操作（プローブを接触させて電圧を印加する操作）によってヒューズ素子を切断することで、保護ダイオードを信号入力端子から切り離すことが可能な半導体集積回路が開示されている。特許文献１によれば、半導体集積回路の回路基板への実装後に、ヒューズ素子および保護ダイオードが接続されている信号入力端子と電源線との間に、保護ダイオードの順電圧を印加することでヒューズ素子を切断できるとされている。
【０００７】
また、特許文献２には、内部回路に接続された外部端子のうち、電源端子にＥＳＤ保護回路（保護ダイオード等）を接続し、信号端子にヒューズ素子を接続し、ＥＳＤ保護回路とヒューズ素子とを放電線にて接続する半導体集積回路が開示されている。特許文献２によれば、ヒューズ素子が切断されることで、信号端子が扱う高周波信号を、変化させることなく正確に処理することが可能であるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２４４３３８号公報
【特許文献２】特開２００５−１３６０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１では、例えば、入力信号端子の経路上に複数の保護ダイオードが存在していた場合、切り離す対象とする保護ダイオードと接続するヒューズ素子を適切に切断できなくなるおそれがある。切り離す対象の保護ダイオードよりも低い順電圧をもつ他の保護ダイオードが同一経路上に存在していた場合、ヒューズ素子を切断するために印加した電流は他の保護ダイオードへ向かって流れてしまうからである。このような場合、切り離す対象の保護ダイオードと他の保護ダイオードとの間の経路を、ヒューズ素子を切断するための電流を印加する前に遮断するなど、新たな工程や設定が必要となってしまう。
【００１０】
また、特許文献２では、ＥＳＤ保護回路を内部回路の外部に備える構成となっている。一般的に、半導体集積回路の静電破壊は、その製造工程におけるウェハーテストなどの各種性能試験や梱包を行う工程で発生しやすい現象である。そのため、特許文献２の構成では、内部回路が単体で扱われる工程においては静電破壊からの保護を適切に行うことができなくなるおそれがある。
【００１１】
本発明は、このような課題に鑑み、簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明にかかる半導体集積回路の代表的な構成は、信号端子と内部回路とを接続する信号ラインと、信号ラインから分岐して接続されるヒューズ素子と、ヒューズ素子を介して信号ラインと接続し、正電源または負電源が直接接続される通電端子と、ヒューズ素子の通電端子側に接続され、信号ラインと正電源または負電源との間をそれぞれ逆方向に接続する保護ダイオードと、を備えることを特徴とする。
【００１３】
上記構成によれば、ヒューズ素子を切断するための経路が形成されるため、通電素子に直接印加する正電源および負電源の入力値を制御するだけで、保護ダイオードを信号ラインから適切に切り離すことができる。これにより、簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能となる。
【００１４】
上記の半導体集積回路は、信号ラインの許容電流値をＩｓｉｇ、通電端子に供給する正電源または負電源によって生じる電流値をＩｉｎ、ヒューズ素子が溶断する電流値をＩｆｕｓｅ、当該半導体集積回路への静電気放電によって発生し得る電流値をＩｅｓｄとすると、Ｉｓｉｇ＞Ｉｉｎ＞Ｉｆｕｓｅ＞Ｉｅｓｄの関係を満たすとよい。
【００１５】
上記構成であれば、保護ダイオードによって内部回路の静電破壊を防ぎつつ、保護ダイオードを任意な時点で確実に内部回路から切り離すことが可能となる。
【００１６】
本発明にかかる電子回路の代表的な構成は、上記の半導体集積回路を備え、通電端子と正電源または負電源とを接続するスイッチ部を、半導体集積回路を保護して外部と接続するパッケージ基板上、または半導体集積回路が実装されるシステムボード上に設けることを特徴とする。
【００１７】
上記構成によれば、スイッチ部によって、通電端子に正電源または負電源を任意な時点で接続させることができる。例えば、スイッチ部を未接続状態にさせておくことで、信号ラインも正電源または負電源とは未接続となるため、保護ダイオードによるＥＳＤ保護を有効にしながら、信号ラインを利用して半導体集積回路の各種性能試験を実施することが可能となる。また、性能試験の終了後にはスイッチ部を接続させることで、保護ダイオードを切り離すための経路を形成することができる。
【００１８】
上記のスイッチ部は回路パターン上の近接したランドであって、リフローによるハンダブリッジによって接続可能であるとよい。これによれば、スイッチ部の接続を、他の回路素子のプリント基板上へのハンダ接合と同時に行うことができる。
【発明の効果】
【００１９】
本発明によれば、簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態にかかる電子回路および半導体集積回路の構成を説明する図である。
【図２】図１のスイッチ部を説明する図である。
【図３】図２のスイッチ部と置換可能な他のスイッチ部の構成例を説明する図である。
【図４】図１に示す第１実施形態の変形例を示す図である。
【図５】図１の半導体集積回路のヒューズ素子の切断後を例示する図である。
【図６】本発明の第２実施形態にかかる電子回路および半導体集積回路の構成を説明する図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００２２】
［第１実施形態］
図１は、本発明の第１実施形態にかかる電子回路１００および半導体集積回路１０２の構成を説明する図である。図１に示すように、電子回路１００は、システムボード１０４上に実装された半導体集積回路１０２、および他の半導体集積回路１０６、１０８を含んで構成されている。
【００２３】
半導体集積回路１０２は、パッケージ基板１１０に実装されている。パッケージ基板１１０は、外部の電気回路と接続するための外部端子１１２、１１４、１１６、１１８を有している。パッケージ基板１１０は、半導体集積回路１０２を保護するとともに、半導体集積回路１０２を外部の電気回路に接続させている。
【００２４】
半導体集積回路１０２は、信号端子１２０、１２２を有している。信号端子１２０は外部端子１１２を介して半導体集積回路１０６と接続し、信号端子１２２は外部端子１１４を介して半導体集積回路１０８と接続している。また、半導体集積回路１０２が有する電源端子１２４は外部端子１１８を介して電源１２６と接続していて、電源端子１２８は外部端子１１６を介して基準電位点１３０に接続している。
【００２５】
信号端子１２０、１２２にはそれぞれヒューズ素子Ｆ１、Ｆ２が接続している。ヒューズ素子Ｆ１、Ｆ２は、信号端子１２０、１２２から内部回路１３２に接続する信号ライン１３４を分岐させ、信号端子１２０、１２２をそれぞれ通電端子１３６、１３８に接続させている。ヒューズ素子Ｆ１、Ｆ２は、定格以上の電流が流れると、その電流によって発生したジュール熱によって溶けて切断（溶断）し、接続している電気回路を遮断する。
【００２６】
通電端子１３６、１３８は、それぞれヒューズ素子Ｆ１、Ｆ２を介して信号ライン１３４と接続している。通電端子１３６、１３８には、それぞれ保護回路１４０、１４２および正電源ＶＤＤからの電源ライン１４４が接続されている。以下では、通電端子１３６および保護回路１４０を例に挙げて説明を行う。
【００２７】
保護回路１４０は、２つの保護ダイオードＤ１、Ｄ２からなり、内部回路１３２をＥＳＤ破壊から保護している。２つの保護ダイオードＤ１、Ｄ２は、信号ラインと正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する。例えば、保護ダイオードＤ１は、信号ライン側にアノード、正電源ＶＤＤ側にカソードを向けて配置されていて、信号ラインに印加した正のＥＳＤの電荷を正電源ＶＤＤに放電している。また、保護ダイオードＤ２は、信号ライン側にカソード、負電源ＶＳＳ側にアノードを向けて配置されていて、信号ラインに印加した負のＥＳＤの電荷を負電源ＶＳＳに放電している。
【００２８】
なお、保護回路１４０は、信号ライン上において、ヒューズ素子Ｆ１よりも通電端子１３６側に接続されていればよい。この位置であれば、ヒューズ素子Ｆ１の切断に伴って、保護回路１４０を信号ライン１３４から切り離すことが可能となる。
【００２９】
通電端子１３６には、電源ライン１４４によって、電源１２６からの正電源ＶＤＤが直接接続されている。これにより、本実施形態の半導体集積回路１０２では、通電端子１３６からシステムボード１０４上の端子１４６にかけて、保護回路１４０を信号ライン１３４から切り離すための経路が形成されている。なお、通電端子１３６、１３８には、正電源ＶＤＤに限らず、負電源ＶＳＳを直接接続することで保護回路１４０を信号ライン１３４から切り離すための経路を形成してもよい。
【００３０】
電源ライン１４４は、パッケージ基板１１０上に設けられていて、その経路上にはスイッチ部ＳＷ１（通電端子１３８側にはスイッチ部ＳＷ２）が設けられている。以下では、スイッチ部を代表してスイッチ部ＳＷ１を例に挙げて説明を行う。
【００３１】
図２は、図１のスイッチ部ＳＷ１を説明する図である。スイッチ部ＳＷ１を設けることで、通電端子１３６と正電源ＶＤＤとを未接続状態にさせ、かつ任意な時点で通電端子１３６と正電源ＶＤＤとを接続状態にさせることができる。
【００３２】
図２（ａ）に示すように、スイッチ部ＳＷ１は、回路パターン上の近接したランド１４８、１５０によって構成されている。図２（ｂ）は、図２（ａ）のスイッチ部の側面図である。ランド１４８、１５０の周囲にはレジストが塗布されているため、通常はランド１４８、１５０以外の場所はハンダがはじかれてしまう。しかし、ランド１４８、１５０同士を極めて近接させて配置することにより、図２（ｂ）に示すように、ランド１４８、１５０は、リフローによるハンダブリッジ１５２によって接続可能である。したがって、ランド１４８、１５０の接続は、他の回路素子のプリント基板上へのハンダ接合と同時に行うことができる。例えば、プリント基板上にハンダペーストを供給した後、リフロー炉によって加熱することで、プリント基板上におけるランド１４８、１５０の接続と、他の回路素子の実装とを一括して行うことが可能である。
【００３３】
図３は、図２のスイッチ部ＳＷ１と置換可能な他のスイッチ部ＳＷ３の構成例を説明する図である。図３に示すように、スイッチ部ＳＷ３は、ビアホール（接続孔）として設けることも可能である。例えば図３（ａ）には、ビアホール１５４を有する配線１５６を例示している。また、図３（ｂ）では、ビアホール１５８を有する配線１６０を例示している。図３（ｃ）は、図３（ａ）の配線１５６と図３（ｂ）の配線１６０とによるスイッチ部ＳＷ３の、ビアホールの位置で重ねた状態における側面図である。この構成によるスイッチ部ＳＷ３であっても、ビアホール１５４、１５８を介して配線１５６と配線１６０とをハンダブリッジ１６２によって接続することが可能である。
【００３４】
図４は、図１に示す第１実施形態の変形例を示す図である。図４では、スイッチ部ＳＷ１、ＳＷ２をシステムボード２０８上に設けた電子回路２００および半導体集積回路２０２を例示している。図４に示すように、通電端子１３６、１３８はそれぞれパッケージ基板２１０上の外部端子２０４、２０６を介し、システムボード２０８上に設けられた正電源ＶＤＤを接続する電源ライン２４４と接続している。電源ライン２４４の経路上にはスイッチ部ＳＷ１、ＳＷ２が設けられている。このように、電源ライン２４４およびスイッチ部ＳＷ１、ＳＷ２を、パッケージ基板２１０上ではなくシステムボード２０８上に設けることも可能である。この構成のスイッチ部ＳＷ１、ＳＷ２によっても、通電端子１３６、１３８と正電源ＶＤＤとを任意の時点で接続することができる。
【００３５】
上記説明したスイッチ部ＳＷ１、ＳＷ２、ＳＷ３は、未接続状態にさせておくことで、通電端子１３６、１３８も正電源ＶＤＤまたは負電源ＶＳＳと未接続となる。この未接続状態とは、信号ライン１３４が短絡していない状態である。そのため、保護回路１４０、１４２によるＥＳＤ保護を有効にしながら、信号ライン１３４を利用して半導体集積回路１０２の各種性能試験を実施することが可能となる。例えば、ＥＳＤ保護を有効にしながら、半導体集積回路１０２を構成するウェハー単体での試験や、半導体集積回路１０２の組立て後の試験を行うことができる。そして、性能試験の終了後（基板実装後）にはスイッチ部ＳＷ１、ＳＷ２、ＳＷ３を接続させることで、保護回路１４０、１４２を切り離すための経路を形成することができる。
【００３６】
なお、スイッチ部ＳＷ１、ＳＷ２、ＳＷ３は必ずしも必要であるとは限らない。例えば、前述した各性能試験を行う必要がない場合には、スイッチ部ＳＷ１、ＳＷ２、ＳＷ３を設けることなく通電端子１３６、１３８と正電源ＶＤＤとを接続させておくことも可能である。具体例としては、パッケージ基板１１０のシステムボード１０４に対する接続ピンの一つを通電端子１３６に割り当て、パッケージ基板１１０をシステムボード１０４に実装することによって接続されるように構成してもよい。
【００３７】
（ヒューズ素子の切断）
図１に示すように、他の半導体集積回路１０６、１０８は、従来のＥＳＤ保護素子として保護回路１６４、１６６を有している。そのため、各半導体集積回路のシステムボード１０４への実装後において、半導体集積回路１０２が備える保護回路１４０、１４２は、電子回路１００にとって不必要かつ冗長な要素となっている。しかし、前述のように、ヒューズ素子Ｆ１、Ｆ２を切断することで、保護回路１４０、１４２を信号ライン１３４から切り離すことができる。
【００３８】
ヒューズ素子Ｆ１、Ｆ２は、電源１２６から通電端子１３６、１３８に正電源ＶＤＤを印加し、端子１４６にプローブ１７０（図５参照）を接触させて基準電位（ＶＳＳ＝０Ｖ）にすることで、ヒューズ素子Ｆ１、Ｆ２に電流を流れさせて切断することができる。
【００３９】
このとき、通電端子１３６、１３８に印加する正電源ＶＤＤの電流値をＩｉｎとして、信号ライン１３４の許容電流値（内部回路１３２の耐電流値）をＩｓｉｇ、ヒューズ素子Ｆ１、Ｆ２が溶断する電流値をＩｆｕｓｅ、半導体集積回路１０２への静電気放電によって発生し得る電流値をＩｅｓｄとすると、各電流値は、Ｉｓｉｇ＞Ｉｉｎ＞Ｉｆｕｓｅ＞Ｉｅｓｄの関係を満たすとよい。
【００４０】
上記構成であれば、保護回路１４０、１４２によって内部回路１３２の静電破壊を防ぎつつ、保護回路１４０、１４２を任意な時点で確実に内部回路１３２から切り離すことが可能となる。
【００４１】
図５は、図１の半導体集積回路１０２のヒューズ素子Ｆ１、Ｆ２の切断後を例示する図である。図５に示すように、ヒューズ素子Ｆ１、Ｆ２の切断後の半導体集積回路１０２は、保護ダイオードの有する寄生容量が内部回路１３２から分離されているため、高速化を実現することが可能となっている。
【００４２】
上記説明したように、本実施形態の電気回路１００および半導体集積回路１０２によれば、ヒューズ素子Ｆ１、Ｆ２を切断するための経路が形成されるため、通電素子１３６、１３８に直接印加する正電源ＶＤＤおよび負電源ＶＳＳの入力値を制御するだけで、保護回路（保護ダイオード）を信号ライン１３４から切り離すことができる。
【００４３】
なお、ヒューズ素子Ｆ１、Ｆ２を切断するに当たっては、電圧印加に限らず、電流印加やパルス印加によっても切断可能である。
【００４４】
また、ヒューズ素子Ｆ１、Ｆ２の位置を変更することで、保護回路１４０、１４２だけでなく他の回路素子を内部回路１３２から切り離すこともできる。これにより、内部回路１３２の抵抗、容量、インダクタの調節など、ヒューズ素子の切断を利用したインピーダンス整合を行うことも可能である。
【００４５】
［第２実施形態］
図６は、本発明の第２実施形態にかかる電子回路３００および半導体集積回路３０２の構成を説明する図である。電子回路３００は、システムボード３０４上に実装された半導体集積回路３０２、および他の半導体集積回路３０６、１０８を含んで構成されている。図６に示すように、本実施形態にかかる半導体集積回路３０２は、オープンコレクタ出力方式の半導体集積回路として例示している。また、信号端子１２０の接続先である他の半導体集積回路として、オープンドレイン出力方式の半導体集積回路３０６を例示している。
【００４６】
半導体集積回路３０２は、信号端子１２２側の信号ライン１３４上にオープンコレクタ回路３０４を有している。オープンコレクタ回路３０４にはバイポーラトランジスタ（ＰＮＰ型）が含まれていて、エミッタ端子を正電源ＶＤＤに接続させ、ベース端子に出力信号を与え、コレクタ端子から増幅させた電流を信号ライン１３４に出力している。
【００４７】
オープンコレクタ回路３０４はスイッチとしても機能していて、ベース端子に出力信号が与えられるとＯＮの状態となり、エミッタ端子とコレクタ端子との間もＯＮとなってコレクタ端子から電流が出力される。このとき、信号ライン１３４からヒューズ素子Ｆ２を含んで、パッケージ基板３１０上の電源ライン３４４へ結ばれる経路は、オープンコレクタ回路３０４と基準電位点１３０とが短絡した状態となる。したがって、半導体集積回路３０２は、オープンコレクタ回路３０４の動作と共にヒューズ素子Ｆ２に大きな電流を流し、ヒューズ素子Ｆ２を切断させることが可能となる。
【００４８】
半導体集積回路３０６は、オープンドレイン回路３０８を含んでいる。オープンドレイン回路３０８には電界効果トランジスタ（Ｎチャンネル）が用いられていて、ソース端子を負電源ＶＳＳに接続させ、ゲート端子に出力信号を与え、ドレイン端子から増幅させた電流を出力している。
【００４９】
オープンドレイン回路３０８はスイッチとしても機能していて、ゲート端子に出力信号が与えられるとＯＮの状態となり、ソース端子とドレイン端子との間もＯＮとなってドレイン端子から電流が出力される。このとき、半導体集積回路３０６から半導体集積回路３０２のヒューズ素子Ｆ１を含んで電源ライン１４４へ結ばれる経路は、オープンドレイン回路３０８と電源１２６とが短絡した状態となる。したがって、半導体集積回路３０２は、半導体集積回路３０６の動作と共にヒューズ素子Ｆ１に大きな電流を流し、ヒューズ素子Ｆ１を切断させることが可能となる。
【００５０】
上記説明したように、電子回路３００では、半導体集積回路３０２、３０６の動作と共に、換言すれば電子回路３００への電源投入と共にヒューズ素子Ｆ１、Ｆ２を切断することができる。そのため、プローブを端子に接触させて電圧を印加する操作が不要となり、より簡易な工程で保護回路１４０、１４２を信号ライン１３４から切り離すことが可能となる。
【００５１】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５２】
本発明は、静電破壊から回路素子を保護可能な半導体集積回路および電子回路に利用することができる。
【符号の説明】
【００５３】
Ｆ１、Ｆ２   …ヒューズ素子
ＳＷ１、ＳＷ２、ＳＷ３  …スイッチ部
Ｄ１、Ｄ２     保護ダイオード
１００、２００、３００  …電子回路
１０２、１０６、１０８、２０２、３０２、３０６  …半導体集積回路
１０４、２０８、３０４  …システムボード
１１０、２１０、３１０  …パッケージ基板
１１２、１１４、１１６、１１８、２０４、２０６  …外部端子
１２０、１２２  …信号端子
１２４、１２８  …電源端子
１２６  …電源
１３０  …基準電位点
１３２  …内部回路
１３４  …信号ライン
１３６、１３８  …通電端子
１４０、１４２、１６４、１６６  …保護回路
１４４、２４４、３４４  …電源ライン
１４６  …端子
１４８、１５０  …ランド
１５２、１６２  …ハンダブリッジ
１５４、１５８  …ビアホール
１５６、１６０  …配線
１７０  …プローブ
３０４  …オープンコレクタ回路
３０８  …オープンドレイン回路
【図１】
2011181653.tif 000003
【図２】
2011181653.tif 000004
【図３】
2011181653.tif 000005
【図４】
2011181653.tif 000006
【図５】
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【図６】
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