(57)【要約】【課題】トランジスタの高耐圧特性を維持しながらオン抵抗を低減する。【解決手段】第１高濃度拡散層１０９及び第２高濃度拡散層１０８はそれぞれ第１導電型であり、平面視においてゲート電極１０６を介して互いに対向している。第１低濃度拡散層１０３は第１導電型であり、第１高濃度拡散層１０９を内側に含むように形成されている。第１高濃度拡散層１０９は、平面視でゲート電極１０６から離間しており、第１低濃度拡散層１０３は、平面視において第１高濃度拡散層１０９よりもゲート電極の近くまで形成されている。第１埋込層１１４は第１導電型であり、第１高濃度拡散層１０９の下方からゲート電極１０６に向けて延在している。第２埋込層１１２は第１導電型であり、第１埋込層１１４とゲート電極１０６とを接続している。【選択図】図１
2011103376.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板に形成され、平面視において前記ゲート電極を介して互いに対向している第１導電型の第１高濃度拡散層及び第１導電型の第２高濃度拡散層と、
前記第１高濃度拡散層を内側に含むように、前記第１高濃度拡散層より広くかつ深く形成された第１導電型の第１低濃度拡散層と、
を備え、
前記第１高濃度拡散層は、平面視で前記ゲート電極から離間しており、
前記第１低濃度拡散層は、平面視において前記第１高濃度拡散層よりも前記ゲート電極の近くまで形成されており、
さらに、
前記第１低濃度拡散層の中に前記第１高濃度拡散層より深い領域で、前記第１高濃度拡散層の下方から前記ゲート電極に向けて延在しており、前記第１低濃度拡散層より不純物濃度が高い第１導電型の第１埋込層と、
前記第１低濃度拡散層の中に形成され、前記第１埋込層と前記第１高濃度拡散層とを接続する第１導電型の第２埋込層と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１高濃度拡散層はドレインであり、前記第２高濃度拡散層はソースである半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１低濃度拡散層は、平面視で前記ゲート絶縁膜の一部と重なっており、
前記第１埋込層は、平面視で前記ゲート絶縁膜の一部と重なっている半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
平面視において前記基板のうち前記ゲート絶縁膜が形成されている領域と前記第１高濃度拡散層が形成されている領域とを相互に分離する素子分離領域をさらに備える半導体装置。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置において、
前記第２高濃度拡散層を内側に含むように、前記第２高濃度拡散層より広くかつ深く形成された第２導電型の第２低濃度拡散層をさらに備える半導体装置。
【請求項６】
基板に第１導電型の第１低濃度拡散層を形成する工程と、
前記第１低濃度拡散層に、第１導電型の第１埋込層を形成する工程と、
前記基板に、平面視において前記第１低濃度拡散層と隣り合うようにゲート絶縁膜及びゲート電極を形成する工程と、
前記第１低濃度拡散層に、下端が前記第１埋込層に接続していて前記第１埋込層の上方に向けて延伸している第１導電型の第２埋込層を形成する工程と、
前記第１低濃度拡散層の中に第１導電型の第１高濃度拡散層を、前記第１低濃度拡散層より浅く、底面が前記第２埋込層に接続するように、かつ平面視で前記ゲート電極から離間するように形成するとともに、前記ゲート電極を介して前記第１高濃度拡散層とは逆側に第２高濃度拡散層を形成する工程と、
を備え、
前記第１埋込層は、平面視で前記第１高濃度拡散層より前記ゲート電極の近くまで延在するように形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの高耐圧特性を維持しながらオン抵抗を低減することが可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高電圧、大電流を制御するパワー半導体装置では、ソース／ドレイン間の耐圧が数１０〜数１００Ｖと高い高耐圧のＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）が用いられている。高耐圧のＭＯＳ型ＦＥＴにおいては、高耐圧を得るためにドレインを特殊な構造としており、その結果として低耐圧ＭＯＳ型ＦＥＴに比べて素子サイズが非常に大きくなっている。そのため、高耐圧のＭＯＳ型ＦＥＴでは、オン抵抗が高くなりやすい。
【０００３】
例えば特許文献１には、ドレイン拡散層の下に埋め込み拡散層を形成することにより、オン電流を増加させることができる、と記載されている。特許文献１において埋め込み拡散層は、コンタクトの下方にのみ形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７９２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の技術では、埋め込み拡散層はコンタクトの下方にのみ形成されているため、ドレイン抵抗を十分低抵抗にすることは難しかった。ドレイン抵抗を低くする方法の一つに、ドレインを形成する拡散層の濃度を高くする方法がある。しかしこの方法では、ソース／ドレイン間の耐圧が低くなってしまう。このように、トランジスタの高耐圧特性を維持しながらオン抵抗を低減することは難しかった。
【課題を解決するための手段】
【０００６】
本発明によれば、基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板に形成され、平面視において前記ゲート電極を介して互いに対向している第１導電型の第１高濃度拡散層及び第１導電型の第２高濃度拡散層と、
前記第１高濃度拡散層を内側に含むように、前記第１高濃度拡散層より広くかつ深く形成された第１導電型の第１低濃度拡散層と、
を備え、
前記第１高濃度拡散層は、平面視で前記ゲート電極から離間しており、
前記第１低濃度拡散層は、平面視において前記第１高濃度拡散層よりも前記ゲート電極の近くまで形成されており、
さらに、
前記第１低濃度拡散層の中に前記第１高濃度拡散層より深い領域で、前記第１高濃度拡散層の下方から前記ゲート電極に向けて延在しており、前記第１低濃度拡散層より不純物濃度が高い第１導電型の第１埋込層と、
前記第１低濃度拡散層の中に形成され、前記第１埋込層と前記第１高濃度拡散層とを接続する第１導電型の第２埋込層と、
を備える半導体装置が提供される。
【０００７】
本発明によれば、第１埋込層は、第１低濃度拡散層の中で、第１高濃度拡散層の下方からゲート電極に向けて延在している。そして第１埋込層は、第２埋込層を介して第１高濃度拡散層に接続している。このため、第１高濃度拡散層と第２高濃度拡散層の間を流れる電流は、第１低濃度拡散層を流れるときに、第１埋込層及び第２埋込層を経由する成分が多くなる。すなわち第１高濃度拡散層と第２高濃度拡散層の間を流れる電流は、第１低濃度拡散層の表層のみではなく底部まで広がりやすくなる。従って、第１埋込層及び第２埋込層を設けない場合と比較して、第１低濃度拡散層を電流が流れるときの抵抗を低くすることができる。
【０００８】
一方、第１埋込層は、第１高濃度拡散層より深い領域に形成されているため、第１埋込層とゲート電極の間には第１低濃度拡散層が位置する。このため、第１埋込層がゲート電極に向けて延在していても、トランジスタの耐圧が低くなることを抑制できる。
【０００９】
このように本発明によれば、トランジスタの高耐圧特性を維持しながらオン抵抗を低減することができる。
【００１０】
本発明によれば、基板に第１導電型の第１低濃度拡散層を形成する工程と、
前記第１低濃度拡散層に、第１導電型の第１埋込層を形成する工程と、
前記基板に、平面視において前記第１低濃度拡散層と隣り合うようにゲート絶縁膜及びゲート電極を形成する工程と、
前記第１低濃度拡散層に、下端が前記第１埋込層に接続していて前記第１埋込層の上方に向けて延伸している第１導電型の第２埋込層を形成する工程と、
前記第１低濃度拡散層の中に第１導電型の第１高濃度拡散層を、前記第１低濃度拡散層より浅く、底面が前記第２埋込層に接続するように、かつ平面視で前記ゲート電極から離間するように形成するとともに、前記ゲート電極を介して前記第１高濃度拡散層とは逆側に第２高濃度拡散層を形成する工程と、
を備え、
前記第１埋込層は、平面視で前記第１高濃度拡散層より前記ゲート電極の近くまで延在するように形成される半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、トランジスタの高耐圧特性を維持しながらオン抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である
【図３】図１に示した半導体装置の製造方法を示す断面図である
【図４】図１に示した半導体装置の製造方法を示す断面図である
【図５】図１に示した半導体装置の製造方法を示す断面図である
【図６】図１に示した半導体装置の製造方法を示す断面図である
【図７】図１に示した半導体装置の製造方法を示す断面図である
【図８】図１に示した半導体装置の製造方法を示す断面図である
【図９】図１に示した半導体装置の製造方法を示す断面図である
【図１０】第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は基板１０１、ゲート絶縁膜１０５、ゲート電極１０６、第１高濃度拡散層１０９、第２高濃度拡散層１０８、第１低濃度拡散層１０３、第１埋込層１１４、及び第２埋込層１１２を備えている。基板１０１は例えば第１導電型（例えばｎ−−）のシリコン基板である。ゲート絶縁膜１０５は例えばシリコン酸化膜であり、基板１０１上に形成されている。ゲート電極１０６はゲート絶縁膜１０５上に形成されている。第１高濃度拡散層１０９及び第２高濃度拡散層１０８はそれぞれ第１導電型（例えばｎ＋＋）であり、平面視においてゲート電極１０６を介して互いに対向している。第１低濃度拡散層１０３は第１導電型（例えばｎ−）であり、第１高濃度拡散層１０９を内側に含むように、第１高濃度拡散層１０９より広くかつ深く形成されている。第１高濃度拡散層１０９は、平面視でゲート電極１０６から離間しており、第１低濃度拡散層１０３は、平面視において第１高濃度拡散層１０９よりもゲート電極の近くまで形成されている。第１埋込層１１４は第１導電型（例えばｎ＋）であり、第１低濃度拡散層１０３の中に第１高濃度拡散層１０９より深い領域で、第１高濃度拡散層１０９の下方からゲート電極１０６に向けて延在している。第１埋込層１１４は第１低濃度拡散層１０３より不純物濃度が高い。第２埋込層１１２は第１導電型（たとえばｎ＋）であり、第１低濃度拡散層１０３の中に形成され、第１埋込層１１４とゲート電極１０６とを接続している。
【００１５】
本図に示す例において第１高濃度拡散層１０９はドレイン拡散層であり、第２高濃度拡散層１０８はソース拡散層である。第１高濃度拡散層１０９とゲート絶縁膜１０５の間は、素子分離膜１０２によって離間されている。すなわち素子分離膜１０２は、基板１０１のうちゲート絶縁膜１０５が形成されている領域と第１高濃度拡散層１０９が形成されている領域とを相互に分離している。素子分離膜１０２は、例えばＬＯＣＯＳ法により形成されているが、ＳＴＩ法により形成されていても良い。なおゲート電極１０６は、ゲート絶縁膜１０５上から素子分離膜１０２上まで延在している。
【００１６】
第１低濃度拡散層１０３はドレインドリフト拡散層であり、素子分離膜１０２の下方にも形成されており、平面視で縁がゲート絶縁膜１０５の一部と重なっている。そして第１埋込層１１４は、平面視で縁がゲート絶縁膜１０５の縁と重なっている。すなわち第１埋込層１１４は、ゲート絶縁膜１０５の縁の下方から第１高濃度拡散層１０９の下方まで延在している。
【００１７】
また基板１０１には、第２導電型（例えばｐ）の第２低濃度拡散層１０４が形成されている。第２低濃度拡散層１０４は、ソース拡散層である第２高濃度拡散層１０８を内側に含むように、第２高濃度拡散層１０８より広くかつ深く形成されている。第２低濃度拡散層１０４の不純物濃度は、基板１０１より高い。第２低濃度拡散層１０４は、縁がゲート絶縁膜１０５及びゲート電極１０６の下方まで延在しているが、第１低濃度拡散層１０３からは離間している。なお第２低濃度拡散層１０４は、第１低濃度拡散層１０３及び第１埋込層１１４より浅く形成されている。
【００１８】
図１に示した半導体装置は、ゲート絶縁膜１０５、ゲート電極１０６、第１高濃度拡散層１０９、第２高濃度拡散層１０８、第１低濃度拡散層１０３、第２低濃度拡散層１０４、第１埋込層１１４、及び第２埋込層１１２によって高耐圧のＭＯＳ型のトランジスタが形成されている。そしてこのトランジスタ及び素子分離膜１０２上には、層間絶縁膜１１０が形成されている。層間絶縁膜１１０上には配線１１３ａ，１１３ｂが形成されている。配線１１３ａは層間絶縁膜１１０に埋め込まれたコンタクト１１１ａを介して第１高濃度拡散層１０９に接続しており、配線１１３ｂは、層間絶縁膜１１０に埋め込まれたコンタクト１１１ｂを介して第２高濃度拡散層１０８に接続している。
【００１９】
なお層間絶縁膜１１０にはコンタクト１１１ｃも埋め込まれている。コンタクト１１１ｃは、第２低濃度拡散層１０４に形成された第２導電型（例えばｐ＋）の拡散層１０７と配線１１３ｂとを接続している。拡散層１０７は、第２導電型のバックゲート拡散層であり、第２高濃度拡散層１０８に隣接している。
【００２０】
図２〜図９は、図１に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有する。まず基板１０１に第１低濃度拡散層１０３を形成する。次いで第１低濃度拡散層１０３に第１埋込層１１４を形成する。次いで、基板１０１に、平面視において第１低濃度拡散層１０３と隣り合うようにゲート絶縁膜１０５及びゲート電極１０６を形成する。次いで、第１低濃度拡散層１０３に第２埋込層１１２を形成する。次いで、第１低濃度拡散層１０３の中に第１高濃度拡散層１０９を形成するとともに、ゲート電極１０６を介して第１高濃度拡散層１０９とは逆側に第２高濃度拡散層１０８を形成する。以下、詳細に説明する。
【００２１】
まず図２に示すように、基板１０１上にレジストパターン１１５を形成し、レジストパターン１１５をマスクとして基板１０１に第１導電型の不純物（例えばリン）を導入する。第１導電型の不純物は、例えば注入エネルギーが異なる複数回のイオン注入により、基板１０１に導入される。これにより、基板１０１には第１低濃度拡散層１０３が形成される。基板１０１の不純物濃度は、例えば１×１０14 ｃｍ-3以上３×１０15ｃｍ-3以下であり、第１低濃度拡散層１０３の不純物濃度は、例えば２×１０16ｃｍ-3以上８×１０16ｃｍ-3以下である。第１低濃度拡散層１０３は、例えば深さが２〜３μｍの深さを有しており、かつ素子分離膜１０２が形成される領域の下方にも形成される。
【００２２】
その後図３に示すように、レジストパターン１１５を除去する。次いでマスクパターン１２０を形成し、マスクパターン１２０を用いてＬＯＣＯＳ酸化法を行うことにより、素子分離膜１０２を形成する。素子分離膜１０２の厚さは、例えば０．３μｍ以上１μｍ以下である。
【００２３】
その後図４に示すように、マスクパターン１２０を除去する。次いでレジストパターン１２２を形成し、レジストパターン１２２をマスクとして基板１０１に第２導電型の不純物（例えばボロン）を導入する。第２導電型の不純物は、例えばイオン注入法により基板１０１に導入される。これにより基板１０１には第２低濃度拡散層１０４が形成される。第２低濃度拡散層１０４の不純物濃度は例えば１×１０16 ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００２４】
その後図５に示すように、レジストパターン１２２を除去する。次いでレジストパターン１２４を形成し、レジストパターン１２４をマスクとして基板１０１に第１導電型の不純物（例えばリン）をイオン注入する。これにより、第１埋込層１１４が形成される。第１埋込層１１４の不純物濃度は、例えば１×１０16 cm-3以上１×１０17cm-3以下である。
【００２５】
その後図６に示すように、レジストパターン１２４を除去する。次いでゲート絶縁膜１０５を熱酸化法により形成する。次いでゲート絶縁膜１０５上にゲート電極１０６を形成する。ゲート電極１０６は、例えばポリシリコンにより形成されるが、後工程により、表層にシリサイド（図示せず）が形成される。
【００２６】
次いで図７に示すように、レジストパターン１２６を形成し、レジストパターン１２６をマスクとして基板１０１に第１導電型の不純物（例えば砒素）をイオン注入する。これにより、基板１０１には第２埋込層１１２が形成される。第２埋込層１１２の不純物濃度は、例えば１×１０18 ｃｍ-3以上１×１０19ｃｍ-3 以下である。
【００２７】
次いで図８に示すように、レジストパターン１２６を除去する。次いでレジストパターン１２８を形成し、レジストパターン１２８をマスクとして基板１０１に第２導電型の不純物（例えばボロン）をイオン注入する。これにより、基板１０１には拡散層１０７が形成される。拡散層１０７の不純物濃度は、例えば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
【００２８】
次いで図９に示すように、レジストパターン１２８を除去する。次いでレジストパターン１３０を形成し、レジストパターン１３０及びゲート電極１０６をマスクとして基板１０１に第１導電型の不純物（例えばリン）をイオン注入する。これにより、基板１０１には第１高濃度拡散層１０９及び第２高濃度拡散層１０８が形成される。第１高濃度拡散層１０９及び第２高濃度拡散層１０８の不純物濃度は、例えば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
【００２９】
その後、レジストパターン１３０を除去する。ゲート電極１０６の表層、第１高濃度拡散層１０９の表層、第２高濃度拡散層１０８の表層、及び拡散層１０７の表層それぞれにシリサイド（図示せず）を形成する。そして層間絶縁膜１１０、コンタクト１１１ａ，１１１ｂ，１１１ｃ、及び配線１１３ａ，１１３ｂを形成する。これにより、図１に示した半導体装置が形成される。
【００３０】
なお上記した製造方法において、各拡散層を形成するタイミングは適宜変更されても良い。
【００３１】
次に、本実施形態の作用及び効果について、図１を用いて説明する。本実施形態において、半導体装置は第１埋込層１１４及び第２埋込層１１２を有している。第１埋込層１１４は、第１低濃度拡散層１０３の中で、第１高濃度拡散層１０９の下方からゲート電極１０６に向けて延在している。そして第１埋込層１１４は、第２埋込層１１２を介してゲート電極１０６に接続している。このため、第１高濃度拡散層１０９と第２高濃度拡散層１０８の間を流れる電流は、第１低濃度拡散層１０３を流れるときに第１低濃度拡散層１０３の表層のみではなく底部まで広がりやすくなる。従って、第１埋込層１１４及び第２埋込層１１２を設けない場合と比較して、第１低濃度拡散層１０３を電流が流れるときの抵抗を低くすることができる。この効果は、本実施形態のように、第１低濃度拡散層１０３が平面視でゲート絶縁膜１０５の一部と重なっており、かつ第１埋込層１１４が平面視でゲート絶縁膜１０５の一部と重なっている場合に、特に顕著になる。
【００３２】
一方、第１埋込層１１４は、第１高濃度拡散層１０９より深い領域に形成されているため、第１埋込層１１４とゲート電極１０６の間には第１低濃度拡散層１０３が位置する。このため、第１埋込層１１４がゲート電極１０６に向けて延在していても、トランジスタの耐圧が低くなることを抑制できる。
【００３３】
詳細には、ドレイン領域となる第１高濃度拡散層１０９と基板１０１に対して逆バイアスとなる電圧が印加されると、第１高濃度拡散層１０９と基板１０１との接合部から空乏層が拡がり、電界分布は第１高濃度拡散層１０９と基板１０１との接合部、及びドレインドリフト拡散層である第１低濃度拡散層１０３の表層部のゲート絶縁膜１０５付近で大きくなる。この時、一般的なＭＯＳ型の半導体装置では、第１低濃度拡散層１０３の表層部で電界分布が急峻となり、トランジスタの耐圧が決まる。本実施形態では、第１埋込層１１４の耐圧が第１低濃度拡散層１０３の表層部の耐圧と同程度となるまで第１埋込層１１４を高濃度化することにより、耐圧を維持しつつオン抵抗の低減を実現することができる。
【００３４】
図１０は、第２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１導電型がｐ型であり、第２導電型がｎ型である点を除いて、第１の実施形態に係る半導体装置と同様の構成である。すなわち基板としてｐ−−の基板２０１を用いている。そして第１高濃度拡散層１０９及び第２高濃度拡散層１０８はそれぞれｐ＋＋である。第１低濃度拡散層１０３はｐ−であり、第１埋込層１１４及び第２埋込層１１２はｐ＋である。また第２低濃度拡散層１０４はｎであり、拡散層１０７はｎ＋である。
【００３５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお本実施形態において、基板としてｎ−−の基板１０１を用いても良い。またｎ−−の基板１０１を使用した上で、本実施形態と同様に、第１高濃度拡散層１０９及び第２高濃度拡散層１０８をそれぞれｐ＋＋として、第１低濃度拡散層１０３をｐ−として、第１埋込層１１４及び第２埋込層１１２をｐ＋として、第２低濃度拡散層１０４をｎとして、拡散層１０７をｎ＋としてもよい。
【００３６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３７】
１０１   基板
１０２   素子分離膜
１０３   第１低濃度拡散層
１０４   第２低濃度拡散層
１０５   ゲート絶縁膜
１０６   ゲート電極
１０７   拡散層
１０８   第２高濃度拡散層
１０９   第１高濃度拡散層
１１０   層間絶縁膜
１１１ａ  コンタクト
１１１ｂ  コンタクト
１１１ｃ  コンタクト
１１２   第２埋込層
１１３ａ  配線
１１３ｂ  配線
１１４   第１埋込層
１１５   レジストパターン
１２０   マスクパターン
１２２   レジストパターン
１２４   レジストパターン
１２６   レジストパターン
１２８   レジストパターン
１３０   レジストパターン
２０１   基板
【図１】
2011103376.tif 000003
【図２】
2011103376.tif 000004
【図３】
2011103376.tif 000005
【図４】
2011103376.tif 000006
【図５】
2011103376.tif 000007
【図６】
2011103376.tif 000008
【図７】
2011103376.tif 000009
【図８】
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【図９】
2011103376.tif 000011
【図１０】
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