(57)【要約】【課題】非オーミック素子の厚さを薄くする。【解決手段】本発明の例に係わる抵抗変化メモリは、第１方向に延びる第１の配線と、第２方向に延びる第２の配線と、第１の配線と第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子２０と非オーミック素子３０とが直列接続されたセルユニットセルユニットＣＵと、を具備し、非オーミック素子３０Ａは、メタル層３１と、第１の半導体層３３と、半導体層３３とメタル層３１との間に設けられ、第１のメタル層３１との界面に偏在層３８ｂを有する第２の半導体層３８とを含む。【選択図】図１５Ａ
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１の配線と、
前記第１方向に交差する第２方向に延びる第２の配線と、
前記第１の配線と前記第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、
前記非オーミック素子は、
メタル層と、
第１の不純物を含む第１の半導体層と、
前記第１の半導体層と前記メタル層との間に設けられ、前記第１のメタル層との界面に偏在層を有する第２の半導体層と、
を含むことを特徴とする抵抗変化メモリ。
【請求項２】
前記偏在層は、前記第１の不純物と反対の伝導型の第２の不純物を含むことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の半導体層は、ｐ型半導体層であることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記偏在層の不純物濃度は、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第１のメタル層は、ＴｉＣｘ、ＴｉＢｘ、ＴｉＮｘ、ＴｉＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＴａＮｘ、ＷＳｉｘ、ＴａＳｉｘ、Ｌａ、ＬａＢｘ、ＬａＮ、ＨｆＳｉｘ、Ｈｆ、ＹＳｉｘ、ＥｒＳｉｘ、ＺｒＣの中から選択される１種類から構成される（但し、ｘ＞０）ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
【請求項６】
前記非オーミック素子は、前記第１の半導体の前記第２の半導体層に接触する側に対向する側に設けられる導電層と、
前記第１の半導体層と前記導電層との間に設けられたシリサイド層と、をさらに含むことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化メモリ。
【請求項７】
前記非オーミック素子は、前記メモリ素子の抵抗状態を変化させる電流を、前記メモリ素子に対して双方向に供給することを特徴とする請求項１乃至６のいずれか１項に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある。
【０００４】
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのＮＡＮＤフラッシュメモリとワークメモリとしてのＤＲＡＭとを、この抵抗変化メモリで置き換えることも可能である。
【０００５】
例えば、クロスポイント型メモリセルアレイにおいて、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される（例えば、特許文献１を参照）。
【０００６】
整流素子の構成部材の膜厚が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。そのため、整流素子の膜厚を薄くすることが、望まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２８１２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非オーミック素子の厚さを薄くすることができる技術について提案する。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係わる抵抗変化メモリは、第１方向に延びる第１の配線と、前記第１方向に交差する第２方向に延びる第２の配線と、前記第１の配線と前記第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、前記非オーミック素子は、メタル層と、第１の不純物を含む第１の半導体層と、前記第１の半導体層と前記メタル層との間に設けられ、前記第１のメタル層との界面に偏在層を有する第２の半導体層とを含む。
【図面の簡単な説明】
【００１０】
【図１】抵抗変化メモリの構成例を示す図。
【図２】クロスポイント型メモリセルアレイを示す図。
【図３】セルユニットを示す図。
【図４】メモリ素子と整流素子との接続関係を示す図。
【図５Ａ】第１及び第２制御回路のレイアウトを示す図。
【図５Ｂ】第１及び第２制御回路のレイアウトを示す図。
【図６】第１及び第２制御回路のレイアウトを示す図。
【図７Ａ】抵抗変化メモリの動作を説明する図。
【図７Ｂ】抵抗変化メモリの動作を説明する図。
【図７Ｃ】抵抗変化メモリの動作を説明する図。
【図８】第１の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図９】第１の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図１０Ａ】非オーミック素子の動作原理を説明するための図。
【図１０Ｂ】非オーミック素子の動作原理を説明するための図。
【図１０Ｃ】非オーミック素子の動作原理を説明するための図。
【図１０Ｄ】非オーミック素子の動作原理を説明するための図。
【図１１Ａ】非オーミック素子の電気的特性を説明するための図。
【図１１Ｂ】非オーミック素子の電気的特性を説明するための図。
【図１２】セルユニットの実施例を示す図。
【図１３】セルユニットの実施例を示す図。
【図１４】セルユニットの実施例を示す図。
【図１５Ａ】セルユニットの実施例を示す図。
【図１５Ｂ】偏在層の不純物濃度の分布を説明するための図。
【図１６】セルユニットの実施例を示す図。
【図１７】セルユニットの実施例を示す図。
【図１８】導電体の実効仕事関数を示す図。
【図１９Ａ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１９Ｂ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１９Ｃ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１９Ｄ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１９Ｅ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１９Ｆ】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図２０】第２の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図２１】第２の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図２２】セルユニットの実施例を示す図。
【図２３】セルユニットの実施例を示す図。
【図２４】セルユニットの実施例を示す図。
【図２５】セルユニットの実施例を示す図。
【図２６】セルユニットの実施例を示す図。
【図２７】セルユニットの実施例を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１２】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【００１３】
［実施形態］
＜１＞  第１の実施形態  
（１）  抵抗変化メモリ  
（ａ）  全体構成  
図１乃至図１０を用いて、本発明の第１の実施形態に係る抵抗変化メモリについて、説明する。
【００１４】
図１は、抵抗変化メモリの主要部を示している。
【００１５】
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
【００１６】
例えば、クロスポイント型メモリセルアレイ２の第１方向の一端に、第１制御回路３が配置され、第１方向に交差する第２方向の一端に、第２制御回路４が配置される。
【００１７】
第１制御回路３は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ２のロウを選択する。第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【００１８】
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００１９】
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【００２０】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２１】
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
【００２２】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路６は、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００２３】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【００２４】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【００２５】
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを、所定のタイミングで出力する。電位供給回路１０は、例えば、パルスジェネレータ１０Ａを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
【００２６】
図２は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【００２７】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
【００２８】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００２９】
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００３０】
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００３１】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００３２】
また、基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
【００３３】
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
【００３４】
基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。
【００３５】
これらの配線は、ワード線又はビット線として用いられる。
【００３６】
最下層の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３７】
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３８】
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３９】
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４０】
ここで、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
【００４１】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第１及び第２方向に延在する配線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての配線が、それぞれ設けられる。
【００４２】
図３は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。  
図３において、図２における２つのメモリセルアレイＭ１，Ｍ２内のセルユニットＣＵ１，ＣＵ２が示されている。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
【００４３】
積層されたセルユニットＣＵ１，ＣＵ２は、１つの配線Ｌ２（ｉ）を共有する。
【００４４】
セルユニットＣＵ１の電流経路の一端が、配線Ｌ１（ｊ）に接続され、セルユニットＣＵ１の電流経路の他端が、配線Ｌ２（ｉ）に接続される。セルユニットＣＵ２の電流経路の一端が配線Ｌ２（ｉ）に接続され、セルユニットＣＵ２の電流経路の他端が配線Ｌ３（ｊ）に接続される。
【００４５】
セルユニットＣＵ１，ＣＵ２のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
【００４６】
メモリ素子及び非オーミック素子としての整流素子の接続関係は、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットは、メモリ素子と整流素子との接続関係が同じであることが必要である。
【００４７】
図４は、メモリ素子と整流素子との接続関係を示している。  
１つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。図４のａ〜ｐは、この１６通りの接続関係を表している。本発明の実施形態は、これら１６通りの接続関係の全てに対して適用可能である。
【００４８】
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
【００４９】
図５ＡのメモリセルアレイＭｓは、図２で示したメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当する。図５Ａに示すように、メモリセルアレイＭｓは、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【００５０】
図５Ｂに示すように、メモリセルアレイＭｓ＋１は、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【００５１】
但し、図５Ａ及び図５Ｂにおいて、ｓは、１，３，５，７，…とする。
【００５２】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端に、スイッチ素子ＳＷ１を介して、第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号Ｚｓ＋１（ｉ−１），Ｚｓ＋１（ｉ），Ｚｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタ(FET : Field Effect Transistor)から構成される。
【００５３】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号Ｚｓ（ｊ−１），Ｚｓ（ｊ），Ｚｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５４】
配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２’を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号Ｚｓ＋２（ｊ−１），Ｚｓ＋２（ｊ），Ｚｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５５】
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
【００５６】
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。但し、図６のｓは、１，５，９，１３，…とする。
【００５７】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端に、スイッチ素子ＳＷ１を介して、第１制御回路３がそれぞれ接続される。スイッチ素子ＳＷ１は、例えば、制御信号Ｚｓ＋１（ｉ−１），Ｚｓ＋１（ｉ），Ｚｓ＋１（ｉ＋１），Ｚｓ＋３（ｉ−１），Ｚｓ＋３（ｉ），Ｚｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５８】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端に、スイッチ素子ＳＷ２を介して、第２制御回路４がそれぞれ接続される。スイッチ素子ＳＷ２は、例えば、制御信号Ｚｓ（ｊ−１），Ｚｓ（ｊ），Ｚｓ（ｊ＋１），Ｚｓ＋２（ｊ−１），Ｚｓ＋２（ｊ），Ｚｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５９】
（ｂ）  動作  
図７Ａ乃至図７Ｃを参照して、本実施形態の抵抗変化メモリの動作について、説明する。
【００６０】
図７Ａ及び図７Ｂを用いて、ユニポーラ動作又はバイポーラ動作のメモリ素子を用いた場合における、クロスポイント型メモリセルアレイを含む抵抗変化メモリの基本動作について、説明する。
【００６１】
抵抗変化メモリに用いられるメモリ素子の一例として、ユニポーラ動作又はバイポーラ動作とよばれる動作モードで駆動するメモリ素子が存在する。ユニポーラ動作のメモリ素子は、メモリ素子に供給される電圧（又は電流）の大きさに依存して、その抵抗状態が変化する。バイポーラ動作のメモリ素子は、メモリ素子に供給される電圧（又は電流）の極性に依存して、その抵抗値が変化する。
【００６２】
図７Ａは、ユニポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【００６３】
図７Ａに示されるように、ユニポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、動作対象のセルユニット（以下では、選択セルユニットとよぶ）９０（ｓｅｌ）に対して、選択セルユニット９０の非オーミック素子（例えば、ダイオード）に順バイアスが印加されるように、選択された配線Ｌ１（ｊ），Ｌ２（ｉ）の電位が設定される。例えば、選択セルユニット９０が接続された一方の配線Ｌ（ｊ）には、選択電位Ｖｓが印加され、選択セルユニット９０が接続された他方の配線Ｌ２（ｉ）には、選択電位として０Ｖが印加される。この選択電位の電位差は、メモリ素子の抵抗状態を変化させるために必要な電圧である。
【００６４】
ユニポーラ動作のメモリ素子の抵抗値を変化させる場合には、高抵抗状態（リセット）又は低抵抗状態（セット）のどちらに変化させるかに応じて、配線Ｌ１（ｊ），Ｌ２（ｉ）間の電位差又は電位の印加期間の少なくとも一方が、変化される。これによって、選択セルユニット９０に対して、ユニポーラ動作のメモリ素子の抵抗状態を変化させる電流／電圧が、供給される。
【００６５】
また、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）間に接続されたセルユニット（以下では、非選択セルユニットとよぶ）９９（ｕｎｓｅｌ）に対して、ダイオードに逆バイアスが印加されるように、非選択の配線の電位が制御される。つまり、非選択の一方の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）には、電位Ｖ１Ａ（例えば、０Ｖ）が印加され、非選択の他方の配線Ｌ２（ｉ−１），Ｌ２（ｉ＋１）には、電位Ｖ１Ｂ（例えば、Ｖｓ）が印加される。
【００６６】
ここで、１つのメモリセルアレイ内において、選択された配線Ｌ１（ｊ），Ｌ２（ｉ）と選択されない配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）との間に接続されたセルユニット（以下では、半選択セルユニットとよぶ）９５（ｈｓｅｌ）が、存在する。半選択セルユニット９５に対して、半選択セルユニット９５の端子間の電位差が、メモリ素子の抵抗値を変化させない大きさの電圧、例えば、実質的に０Ｖになるように、非選択の配線に印加される電位Ｖ１Ａ，Ｖ１Ｂの大きさ（ここでは、電位Ｖｓ又は０Ｖ）が適宜設定される。
【００６７】
これによって、選択セルユニット以外のセルユニットにおいて、それらのメモリ素子の抵抗値が変化することが抑制される。
【００６８】
図７Ｂは、バイポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【００６９】
図７Ｂに示されるように、バイポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、選択セルユニットに対して、ユニポーラ動作のメモリ素子と同様に、選択された配線Ｌ１（ｊ），Ｌ２（ｉ）間に、選択セルユニット９０のメモリ素子の抵抗状態を変化させる電圧／電流を生成するために、選択電位Ｖｓ，０Ｖがそれぞれ印加される。
【００７０】
バイポーラ動作のメモリ素子の抵抗状態を変化させる場合には、高抵抗状態又は低抵抗状態のどちらに変化させるかに応じて、配線Ｌ１（ｊ）及び配線Ｌ２（ｉ）のいずれか一方が高電位（例えば、電位Ｖｓ）に設定され、他方が低電位（例えば、０Ｖ）に設定される。つまり、バイポーラ動作のメモリ素子は、変化させる抵抗状態に応じて、メモリ素子の一端から他端へ、あるいは、メモリ素子の他端から一端へ、双方向に電流が流される。これによって、選択セルユニット９０に対して、バイポーラ動作のメモリ素子の抵抗状態を変化させる電圧／電流が、供給される。
【００７１】
バイポーラ動作のメモリ素子がクロスポイント型メモリセルアレイに用いられた場合、ユニポーラ動作のメモリ素子と同様に同じ大きさの逆バイアスが印加されるように非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）の電位が設定されると、バイポーラ動作のメモリ素子の抵抗状態が変化してしまう。そのため、非選択セルユニット９９に対して、その端子間の電位差は、実質的に０Ｖになるように、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）の電位（ここでは、Ｖｓ／２）が、それぞれ設定される。
【００７２】
また、半選択セルユニット９５に対して、メモリ素子の抵抗値を変化させない大きさになるように、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）の電位が設定される。それゆえ、図７Ｂに示されるように、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１），Ｌ２（ｉ−１），Ｌ２（ｉ＋１）の電位は、例えば、Ｖｓ／２に設定される。
【００７３】
これによって、非選択セルユニットの端子間の電位差は、実質的に０Ｖになり、半選択セルユニットの端子間の電位差は、Ｖｓ／２になる。ここで、電位差Ｖｓ／２及びこの電位差によって生じる電流は、バイポーラ動作のメモリ素子の抵抗値をほとんど変化させない大きさであることが必要である。
【００７４】
図７Ａ及び図７Ｂのように、配線の電位を適宜設定することによって、選択セルユニット９０にメモリ素子の抵抗状態を変化させる電圧／電流を与えることができ、選択セルユニット９０以外のセルユニット９５，９９において、それらのメモリ素子の抵抗値が変化するのを抑制できる。
【００７５】
図７Ｃを用いて、複数のメモリセルアレイを含むクロスポイント型メモリセルアレイに対する動作について、説明する。
【００７６】
図７Ｃは、２つのメモリセルアレイを示している。  
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のａに相当する。
【００７７】
ここでは、ユニポーラ動作のメモリ素子が用いられた場合を例示して、２つのメモリセルアレイに対する動作について、説明する。
【００７８】
Ａ.  セット動作  
メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作が実行される場合について説明する。
【００７９】
選択セルユニットＣＵ１-selの初期状態は、例えば、消去（リセット）状態である。  
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
【００８０】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）が低電位側の電源電位Ｖｓｓ（例えば、グランド電位）に接続される。
【００８１】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【００８２】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【００８３】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からのセット電流Ｉ-setは選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【００８４】
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流値は、例えば、１μＡ程度で、その電流密度は、１×１０３〜１×１０６Ａ/ｃｍ２の範囲内の値にされる。
【００８５】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【００８６】
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【００８７】
Ｂ.  リセット動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
【００８８】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【００８９】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）を除いた非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【００９０】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【００９１】
この時、選択セルユニットＣＵ１-sel内の整流素子には、順バイアスが印加されるため、定電流源１２からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【００９２】
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０４〜１×１０７Ａ/ｃｍ2の範囲内の値にされる。
【００９３】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。
【００９４】
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【００９５】
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニットＣＵ１-sel内のメモリ素子に印加される電圧値、電流値又は期間（パルス幅）は、メモリ素子を構成する材料に依存する。
【００９６】
セット／リセット動作において、図４のａ〜ｐに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は０Ｖの電位差を印加できる接続関係を有していれば、非選択セルユニットに接続された非選択の配線に低電位側の電源電位Ｖｓｓより大きい電位を印加して、その配線を次の動作のためにあらかじめ充電してもよい。これによって、次の動作サイクルにおける配線を充電するための時間が削減され、メモリの動作を高速化できる。
【００９７】
Ｃ.  読み出し動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
【００９８】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【００９９】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０１００】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０１０１】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
【０１０２】
したがって、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
【０１０３】
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定されることが必要である。
【０１０４】
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子にも、逆バイアスが印加される。
【０１０５】
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
【０１０６】
尚、抵抗変化メモリは、メモリ素子の特性に応じて、ユニポーラ動作の動作とバイポーラ動作の動作とを組み合わせてメモリセルアレイを駆動させることもできる。例えば、リセット動作時にメモリ素子及びメモリセルアレイがユニポーラ動作の動作モードで駆動され、セット動作時にメモリ素子及びメモリセルアレイがバイポーラ動作の動作モードで駆動される。
【０１０７】
本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、順バイアスが印加された時の電流（フォワード電流）が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、逆バイアスが印加された時、ある逆バイアス電圧（絶対値）未満の動作領域における電流（リバース電流またはオフ電流）を十分小さくでき、ある逆バイアス電圧以上の動作領域における電流（オン電流）を大きくできる。これによって、本実施形態のｐｉｍダイオード３０Ａは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
（２）  基本例  
図８乃至図１１Ｂを用いて、第１の実施形態の抵抗変化メモリの基本例について、説明する。
【０１０８】
（ａ）  構造  
図８は、本実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図を示している。図９は、本実施形態の抵抗変化メモリに用いられるセルユニットの断面構造を示している。図８及び図９において、図４のａに示されるセルユニットＣＵ１の接続関係が示されているが、本発明の実施形態は、図４のａの例に限定されない。
【０１０９】
図８及び図９に示されるセルユニットＣＵにおいて、メモリ素子２０は、非オーミック素子３０Ａ上に直列接続されている。メモリ素子２０と非オーミック素子３０Ａとから構成される積層体が、１つのセルユニットＣＵとして、２つの配線Ｌ１（ｊ），Ｌ２（ｉ）に挟まれている。尚、図８及び図９に示されるセルユニットＣＵの構造は一例であって、図４に示されるセルユニットの接続関係に応じて、非オーミック素子３０Ａが、メモリ素子２０上に積層されてもよい。
【０１１０】
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶層の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が変化する材料からなる素子のことである。
【０１１１】
相変化（相転移）とは以下のものを含む。
【０１１２】
・  金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移  
・  量子状態の相変化（金属-超伝導体転移など）  
・  常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移  
・  常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移  
・  以上の転移の組み合わせからなる転移  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
【０１１３】
本実施形態において、メモリ素子２０は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物、カーボン、カーボンナノチューブなどから構成される。
【０１１４】
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【０１１５】
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【０１１６】
バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に所定の大きさの電流が流れることが必要である。
【０１１７】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間（パルス幅）又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆的に変化させる。
【０１１８】
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これらの積層膜が用いられる。
【０１１９】
本実施形態において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜２１は、与えられたエネルギーによって、その膜の抵抗値が変化する性質、又は、その膜の結晶相が変化する性質を有する材料からなる。これに対して、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされて、メモリ素子の抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせによって決まる。
【０１２０】
また、抵抗変化膜２１は、欠陥準位を形成する不純物原子を含む材料、又は、半導体／メタルドット（量子ドット）を含む材料から構成される場合もある。
【０１２１】
例えば、抵抗変化膜２１の抵抗状態は、抵抗変化膜２１を形成するイオンの移動、抵抗変化膜２１内に形成される微細な電流経路（フィラメントとよばれる）の生成又は消失、抵抗変化膜２１内のトラップの生成又は消失、或いは、上述の相転移（相変化）に起因する抵抗変化膜の特性変化によって、変化する。
【０１２２】
電極層２５，２６は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子３０Ａや配線Ｌ２（ｉ）に起因する不純物がメモリ素子２０に拡散するのを防止する、又は、メモリ素子２０に起因する不純物が下層の素子３０Ａや配線Ｌ２（ｉ）に拡散するのを防止する。また、電極層２５，２６は、メモリ素子２０が下方の素子３０Ａや配線Ｌ２（ｉ）から剥離するのを防止する接着層としての機能を有していてもよい。
【０１２３】
非オーミック素子３０Ａは、その入出力特性（電圧−電流特性）に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
【０１２４】
本実施形態の非オーミック素子３０Ａは、１つの導電層３１と２つの半導体層３２，３３とから構成される積層構造を有し、この積層構造が非オーミック特性を得るための主要な構成要素となる。
【０１２５】
非オーミック素子３０Ａは、その第３方向（積層方向）の一端及び他端に、導電層３１，３９Ａを有する。非オーミック素子３０Ａの底部には、導電層３１が設けられている。導電層３１は、例えば、配線Ｌ１（ｊ）上に設けられている。
【０１２６】
導電層３１は、金属又は金属化合物から構成される。以下では、非オーミック素子３０Ａの構成要素としての導電層３１のことを、メタル層３１とよぶ。一例として、メタル層３１は、例えば、窒化チタン（ＴｉＮ）から構成される。メタル層３１の膜厚は、例えば、１０ｎｍ程度である。
【０１２７】
メタル層３１は、非オーミック素子３０Ａの電極としても用いられる。メタル層３１は、非オーミック素子３０Ａと配線とを電気的に接続する。メタル層３１は、例えば、配線Ｌ１（ｊ）に直接接触する。
【０１２８】
メタル層３１上に、半導体層３２が設けられる。半導体層３２は、例えば、真性（intrinsic）の半導体層である。真性半導体層とは、不純物が添加されない半導体層又は真性キャリア密度に対して無視できる程度の微量の不純物を含む半導体層のことである。以下では、非オーミック素子３０Ａの構成要素としての真性の半導体層３２のことを、ｉ型層３２とよぶ。
【０１２９】
ｉ型層３２は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン錫（ＳｉＳｎ）等、から構成される。但し、ｉ型層３２は、Ｓｉを主成分とする半導体層に限定されず、ガリウムヒ素（ＧａＡｓ）、酸化物や窒化物などの化合物半導体から構成されてもよい。  
ｉ型層３２の膜厚は、例えば、６０ｎｍ〜１２０ｎｍ程度である。
【０１３０】
ｉ型層３２上には、半導体層３３が設けられる。半導体層３３は、例えば、ｐ型の半導体層である。以下では、非オーミック素子３０Ａの構成要素としてのｐ型の半導体層３３のことを、ｐ型層３３とよぶ。
【０１３１】
ｐ型層３３は、例えば、ボロン（Ｂ）が不純物（アクセプタ）として添加されたＳｉ層である。但し、半導体層３３は、ｐ型の半導体層であれば、ＳｉＧｅなどのＳｉを主成分とする半導体層や、化合物半導体層であってもよい。
【０１３２】
例えば、ｐ型層３３のアクセプタの不純物濃度は、例えば、１０１９／ｃｍ３〜１０２２／ｃｍ３程度である。ｐ型層３３の膜厚は、例えば、３ｎｍ〜１５ｎｍ程度である。
【０１３３】
導電層３９Ａは、ｐ型層３３上に、設けられている。非オーミック素子３０Ａは、例えば、導電層３９Ａを介して、メモリ素子２０の電極層２５に電気的に接続される。これによって、非オーミック素子３０Ａとメモリ素子２０とが、直列に接続される。導電層３９Ａは、シリサイド、金属、金属化合物、導電性の半導体、これらの積層体の中から選択される１つから構成される。
【０１３４】
図８及び図９に示される非オーミック素子３０Ａにおいて、ｐ型層３３が、非オーミック素子のアノード（陽極層）として用いられ、メタル層３１が非オーミック素子のカソード（陰極層）として用いられる。
【０１３５】
以下では、ｐ型層−ｉ型層−メタル層から構成される非オーミック素子３０Ａのことを、ｐｉｍダイオード３０Ａとよぶ。
【０１３６】
本実施形態で述べるｐｉｍダイオード３０Ａにおいて、メタル層３１のフェルミ準位が、ｉ型層３２の伝導帯側に位置することが好ましい。これに加えて、メタル層３１の仕事関数は、ｉ型層３２の仕事関数以下であることが好ましい。例えば、ｉ型層が真性Ｓｉから構成される場合、仕事関数が３．５ｅＶ〜４．７ｅＶ程度の材料（導電体）が、メタル層３１に用いられる。
【０１３７】
尚、ダイオード３０Ａの整流性が損なわれない位置であれば、抵抗変化膜２１の形成位置は限定されない。
【０１３８】
本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、後述の動作メカニズムにより、順バイアスが印加された時の電流（フォワード電流）が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、逆バイアスが印加された時、ある逆バイアス電圧（絶対値）未満でのダイオードの動作領域における出力電流（リバース電流またはオフ電流）を十分小さくでき、ある逆バイアス電圧以上でのダイオードの動作領域における出力電流（オン電流）を大きくできる。これによって、本実施形態のｐｉｍダイオード３０Ａは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
（ｂ）  動作メカニズム  
図１０Ａ乃至図１０Ｄを用いて、本実施形態の抵抗変化メモリに用いられる非オーミック素子（ｐｉｍダイオード）３０Ａの動作メカニズムについて説明する。
【０１３９】
図１０Ａは、本実施形態のｐｉｍダイオード３０Ａにバイアスが印加されていない場合における、ｐｉｍダイオードのバンド構造を示している。図１０Ａにおいて、ｐｉｍダイオード３０Ａのメタル層３１の仕事関数の大きさは、“φＭ”で示されている。図１０Ａにおいて、ｐｉｍダイオード３０Ａのｉ型層３２のフェルミ準位は、“Ｅｆｉ”で示され、ｐｉｍダイオード３０Ａのｐ型層３３のフェルミ準位は、“Ｅｆｐ”で示されている。また、メタル層３１とｉ型層３２との間に生じるショットキー障壁は、“φＢ”で示されている。
【０１４０】
ｐｉｍダイオード３０Ａのように、ｐ型半導体層（ｐ型層）、真性半導体層（ｉ型層）及びメタル層が接合された構造において、ダイオード３０Ａに電圧が印加される前、つまり、そのバンドが変調する前のバンド構造は、図１０Ａに示す構造になる。ｐｉｍダイオード３０Ａにバイアスが印加されない場合において、ｉ型層３２は空乏状態になっている。
【０１４１】
図１０Ｂは、本実施形態のｐｉｍダイオード３０Ａに順バイアスが印加された場合における、ｐｉｍダイオード３０Ａのバンド構造を示している。本実施形態のｐｉｍダイオード３０Ａにおいて、ｐ型層３３に高電位が印加され、メタル層３１に低電位が印加された状態を、順バイアスとする。
【０１４２】
ダイオード３０Ａに順バイアスが印加されている時、ｐ型層３３とｉ型層３２との間の障壁の高さが、メタル層３１側に向かって小さくなる。アノード（陽極層）としてのｐ型層３３に、正孔が供給され、カソード層（陰極層）としてのメタル層３１に、電子が供給される。そして、正孔がｐ型層３３からｉ型層３２の価電子帯に注入され、電子がメタル層３１からｉ型層３２の伝導帯に注入される。ｉ型層３２内に注入された正孔及び電子は、ｉ型層３２内で再結合する。ダイオード３０Ａに印加される順バイアスが大きくなると、拡散電流（または、高注入電流）が支配的になり、より大きな電流がｐ型層３１からメタル層３３に向かって流れる。
【０１４３】
これによって、本実施形態のｐｉｍダイオード３０Ａに順バイアスが印加されている時、電流（フォワード電流）がｐｉｍダイオード３０Ａから出力される。
【０１４４】
図１０Ｃは、本実施形態のｐｉｍダイオード３０Ａに逆バイアスが印加された場合における、ｐｉｍダイオードのバンド構造を示している。本実施形態のｐｉｍダイオード３０Ａにおいて、ｐ型層３３に低電位が印加され、メタル層３１に高電位が印加された状態を、逆バイアスとする。
【０１４５】
図１０Ｃに示されるように、ｐｉｍダイオード３０Ａに逆バイアスが印加された場合、ｐ型層３３とｉ型層３２との間の障壁の高さが、ｐ型層３３側に向かって大きくなり、ｉ型層３２内に、空乏層が形成される。空乏層の大きさは、印加された逆バイアス電圧の大きさに応じて、変調する。そのため、空乏層は、ｐ型層３３内まで拡大する場合もある。
【０１４６】
ｐｉｍダイオード３０Ａにおいて、ｐ型層３３とメタル層３１との間に、ｉ型層３２が設けられていることによって、端子間の電界が緩和され、バンド間の曲がりが抑制される。そのため、ある電圧値より低い逆バイアスが印加されている場合、キャリア（電子）のトンネリングは抑制され、電流はほとんど流れない。
【０１４７】
それゆえ、本実施形態のｐｉｍダイオード３０Ａに、低電圧の逆バイアスが印加されている時、ｐｉｍダイオード３０Ａの出力電流（リバース電流）は、低減される。
【０１４８】
尚、本実施形態のｐｉｍダイオード３０Ａの動作の安定化のため、逆バイアス印加時の空乏層が、ｐｉｍダイオード３０Ａのｐ型層３３の全体に形成されないように、ｉ型層３２及びｐ型層３３の膜厚やｐ型層３３の不純物濃度が、適宜設定されることが、好ましい。
【０１４９】
図１０Ｄは、図１０Ｃより大きい逆バイアスがｐｉｍダイオード３０Ａに印加された場合における、ｐｉｍダイオードのバンド構造を示している。
【０１５０】
図１０Ｄに示されるように、逆バイアスの電圧値（絶対値）を大きくしていき、ある電圧値を超えると、トンネル現象が生じる。例えば、ｉ型層３２又はｐ型層の価電子帯中の電子が、直接トンネリングやバンド間トンネリングによって、メタル層３１へ移動する。これによって、キャリアが、ｉ型層３２をトンネリングして、ｐ型層３３とメタル層３１との間で移動する。その結果として、ｐｉｍダイオード３０Ａは、大きいリバース電流（トンネル電流）を出力する。
【０１５１】
このように、逆バイアス印加時において、所定の電圧以上の逆バイアスが印加されると、ｐｉｍダイオード３０Ａは、急激に大きいリバース電流を出力する。
【０１５２】
図１０Ｃ及び図１０Ｄに示されるように、本実施形態のｐｉｍダイオードは、逆バイアス印加時において、リバース電流がほとんど出力されない動作領域と、しきい値以上の逆バイアスの印加によって大きなリバース電流が出力される動作領域とを有する。以下では、リバース電流がほとんど出力されない動作領域（又は動作状態）を、オフ領域（オフ状態）とよび、大きなリバース電流が出力される動作領域（又は動作状態）を、オン領域（オン状態）とよぶ。ｐｉｍダイオードに対する逆バイアス印加時において、オフ領域におけるリバース電流をオフ電流とよび、オン領域におけるリバース電流をオン電流とよぶ。ｐｉｍダイオードに対する逆バイアス印加時において、ダイオードがオン状態となるしきい値のことを、オン電圧ともよぶ。
【０１５３】
図１１Ａ及び図１１Ｂは、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオードの電気的特性のシミュレーション結果を示している。図１１Ａ及び図１１Ｂは、ｐｉｍダイオードのＶ−Ｉ特性が示されている。図１１Ａ及び図１１Ｂにおいて、グラフの横軸は電圧（図１１Ａ及び図１１Ｂ中において、“Ａ”で表記）に対応し、グラフの縦軸は、電流（図１１Ａ及び図１１Ｂ中において、“Ｂ”で表記）に対応している。
【０１５４】
図１１Ａに示される複数のＶ−Ｉ特性は、ｐｉｍダイオードのｉ型層とメタル層との接合に生じるショットキー障壁高さφＢの大きさを変化させて行われたシミュレーション結果をそれぞれ示している。また、図１１Ａにおいて、素子の動作環境の温度が、２５℃の場合のＶ−Ｉ特性と８５℃の場合のＶ−Ｉ特性とが、それぞれ示されている。尚、図１１Ａにおいて、逆バイアス側の出力特性のシミュレーション結果の個数が順バイアス側の出力特性のシミュレーション結果の個数より少なくなっているように示されているが、これは、各条件における逆バイアス側の出力特性のシミュレーション結果がほとんど同じ電流値になっており、各シミュレーション結果が重複しているためである。
【０１５５】
図１１Ａに示されるシミュレーションに用いられたｐｉｍダイオードにおいて、ｐ型層の膜厚は５ｎｍ、ｉ型層の膜厚は５５ｎｍに設定されている。
【０１５６】
図１１Ａには、本実施形態のｐｉｍダイオードのＶ−Ｉ特性に対する比較例として、ｐｉｎダイオードのＶ−Ｉ特性ｆ−Ｄｐｉｎ，ｒ−Ｄｐｉｎが、示されている。ｐｉｎダイオードとは、ｐ型半導体層とｎ型半導体層（以下、ｎ型層とよぶ）との間に、ｉ型半導体層が挟まれたダイオードのことである。図１１Ａに示されるシミュレーションに用いられたｐｉｎダイオードにおいて、ｐ型層の膜厚は５ｎｍ、ｉ型層の膜厚は５０ｎｍ、ｎ型層の膜厚は５ｎｍに設定されている。尚、ｐｉｎダイオードの一端（ｐ型層表面）及び他端（ｎ型層表面）には、ダイオードの電極層として、導電体が設けられる。そのため、本実施形態のｐｉｍダイオードは、ｐｉｎダイオードのｎ型層が省略された構造に相当する。
【０１５７】
図１１Ａに示されるように、本実施形態のｐｉｍダイオードに対して順バイアスが印加された場合、ｐｉｍダイオードのＶ−Ｉ特性は、ショットキー障壁高さφＢが小さくなるにつれて、印加電圧（フォワード電圧）に対する出力電流（フォワード電流）が、増大する。この傾向は、ｐｉｍダイオードの動作温度が変化しても、同様である。
【０１５８】
ショットキー障壁高さφＢが小さくなるにつれて、本実施形態のｐｉｍダイオードのフォワード電流の電流値は、比較例のｐｉｎダイオードのフォワード電流ｆ−Ｄｐｉｎの電流値と同程度のレベルになる。換言すると、オーミック接触がｉ型層とメタル層との間に形成されることによって、順バイアス印加時におけるｐｉｍダイオードのフォワード電流が、増大される。
【０１５９】
このように、本実施形態で述べられたｐｉｍダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の順バイアス特性が得られる。
【０１６０】
図１１Ａに示されるように、ｐｉｍダイオードに対して逆バイアスが印加された場合、ショットキー障壁高さφＢが小さくなるにつれて、リバース電圧に対する出力電流（リバース電流）は、低減する。
【０１６１】
本実施形態のｐｉｍダイオードのオフ状態におけるリバース電流は、比較例のｐｉｎダイオードのリバース電流ｒ−Ｄｐｉｎよりも２桁程度小さい。
【０１６２】
このように、本実施形態で述べられたｐｉｍダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の逆バイアス特性が得られる。
【０１６３】
また、ｐｉｍダイオードの構成要素としてのｉ型層とメタル層との間のショットキー障壁の高さが小さいとき、素子の整流特性が向上する。このことから、本実施形態のｐｉｍダイオードの整流特性がｉ型層とメタル層とのショットキー接合に起因するものではないことが、示される。
【０１６４】
図１１Ｂは、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオードに対する逆バイアス印加時の電気的特性の測定結果を示している。図１１Ｂにおいて、本実施形態のｐｉｍダイオードのＶ−Ｉ特性ｆ−Ｄｐｉｍ，ｒ−Ｄｐｉｍに対する比較例として、ｐｉｎダイオードのＶ−Ｉ特性ｆ−Ｄｐｉｎ，ｒ−Ｄｐｉｎが、示されている。なお、図１１Ｂは、図１１Ａよりも印加される逆バイアスを大きくした領域で測定している。
【０１６５】
図１１Ｂの本実施形態のｐｉｍダイオードの逆バイアス特性ｒ−Ｄｐｉｍに示されるように、逆バイアスが印加されている場合、ある電圧値（オン電圧）Ｖｏｎまでのオフ領域において、リバース電流は小さい。そして、ｐｉｍダイオードに印加される逆バイアスの大きさがオン電圧Ｖｏｎ以上になると、リバース電流の電流値が急激に増加する。ｐｉｍダイオードの逆バイアス印加時において、オン電圧Ｖｏｎ以上のオン領域内で出力されるリバース電流の大きさは、メモリ素子の抵抗状態が変化するメモリ素子の動作領域（図１１Ｂ内の斜線で示される領域）に達する。
【０１６６】
一方、ｐｉｎダイオードの逆バイアス特性ｒ−Ｄｐｉｎは、図１１Ｂに示されるように、電圧Ｖｏｎ以上の電圧値（絶対値）が印加されても、メモリ素子の動作領域に達するリバース電流は出力されない。
【０１６７】
このように、本実施形態のｐｉｍダイオード３０Ａは、その逆バイアス特性において、リバース電流（オフ電流）が十分小さいオフ領域が得られるとともに、ｐｉｎダイオードより小さなオン電圧で、バイポーラ動作のメモリ素子の抵抗状態を変化させるリバース電流（オン電流）を出力できる。
【０１６８】
以上のように、本実施形態の抵抗変化メモリにおいて、メモリの構成素子としてのｐｉｍダイオードは、順バイアスが印加された時の電流（フォワード電流）が大きく、絶縁耐圧が十分大きい、という特性を実現できる。本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、逆バイアスが印加された時、オン電圧（絶対値）より小さい動作領域におけるリバース電流（オフ電流）が十分小さく、オン電圧以上の動作領域におけるリバース電流（オン電流）を大きくできる。
【０１６９】
また、本実施形態のｐｉｍダイオードは、ｐｉｎダイオードのｎ型層が省略された構造（但し、偏在層は含まれてもよい）に相当するため、ｐｉｍダイオード３０Ａの厚さ（高さ）を、ｐｉｎダイオードの厚さよりも薄くできる。その結果、整流素子を加工した後に形成される溝のアスペクト比が小さくなり、メモリセルアレイの３次元化に有利になる。
【０１７０】
また、例えば、ｐｉｍダイオードの厚さをｐｉｎダイオードの厚さと同じにしても、真性半導体層（ｉ型層）の膜厚を厚くできるため、電子の湧き（発生・供給）が抑制される。このため、ｐｉｍダイオードのオフ特性（リーク電流の抑制）及び逆バイアス特性（リバース電流の抑制）が改善され、非オーミック素子の特性を向上できる。
【０１７１】
また、ｐｉｎダイオードのｐ型層ではなく、ｎ型層をメタル層に置き換えることによって、ｎ型層が有する電子数と同等、又は、それ以上の電子数を有するメタル層からｉ型層へ電子を供給することができる。それゆえ、非オーミック素子のフォワード電流を増大できる。
【０１７２】
さらに、本実施形態におけるｐｉｍダイオード３０Ａは、あるしきい値以上の逆バイアスが印加された場合、大きいリバース電流（トンネル電流）を出力する。これによって、本実施形態のｐｉｍダイオード３０Ａは、バイポーラ動作のメモリ素子の抵抗状態を変化させるために、双方向に流れる電流をメモリ素子に供給できる。すなわち、バイポーラ動作のメモリ素子に対する動作に対しても、ｐｉｍダイオード３０Ａは動作特性を向上できる。
【０１７３】
バイポーラ動作のメモリ素子において、セルユニットＣＵを形成するダイオードは、順バイアス時及び逆バイアス時の両方において出力電流（オフ電流）が低減されるオフ領域が存在し、順バイアス時及び逆バイアス時の両方において動作領域に達する電流（オン電流）が出力されることが好ましい。即ち、バイポーラ動作のメモリ素子に対するダイオードは、順バイアス時及び逆バイアス時の両方において、オン電流とオフ電流との比（オン／オフ比）が大きくなることが好ましい。本実施形態において、オン／オフ比は、（オン電流の電流値）÷（オフ電流の電流値）で、定義される。
【０１７４】
ｐｉｎダイオードは、大きいフォワード電流を出力でき、逆バイアス時のオフ状態におけるリバース電流を抑えることは可能であるが、逆バイアス時のオン状態において、大きいオン電流（メモリ素子の動作に必要な電流）をメモリ素子に供給することは難しい。また、ｐｉｎダイオードは、ｉ型層、ｐ型層及びｎ型層の各条件を変えても、オフ電流を抑えながらメモリ素子をバイポーラ動作させる電流を出力することが難しい。ｐｉｎダイオードにおいて、逆バイアス時のオン電流を増加させる条件では、オン／オフ比が劣化する。その結果として、ｐｉｎダイオードがバイポーラ動作のメモリ素子を含むセルユニットに用いられた場合、デバイスの消費電力の増加、読み書き時の誤動作が生じてしまう。
【０１７５】
本実施形態のｐｉｍダイオード３０Ａは、ｐｉｎダイオードと動作原理が異なるため、図１１Ｂに示されるように、逆バイアス時にオフ領域が存在し、且つ、順バイアス時及び逆バイアス時の両方において動作領域に達する電流を出力できる。それゆえ、本実施形態のｐｉｍダイオード３０Ａは、ユニポーラ動作のメモリ素子に加え、バイポーラ動作のメモリ素子とセルユニットを形成するのに適している。
【０１７６】
上述したように、ｐｉｍダイオード３０Ａは、ｎ型層が存在しないため、ｉ型層の幅（膜厚）を大きくすることも可能である。ｉ型層３２の幅を大きくすることによって、オフ領域の電流の抑制できる。そして、ｐｉｍダイオード３０Ａは、逆バイアス印加時において、しきい値電圧（オン電圧）より小さい電圧ではオフ状態になり、しきい値電圧以上でオン状態になり、大きいリバース電流が流れる。それゆえ、本実施形態のｐｉｍダイオード３０Ａは、駆動時に流れる電流のオン／オフ比を向上できる。
【０１７７】
（３）  実施例  
図１２乃至図１８を参照して、本発明の第１の実施形態に係る抵抗変化メモリの実施例について説明する。
【０１７８】
図１２乃至図１７は、本実施形態の抵抗変化メモリに用いられるセルユニットの実施例の断面構造を示している。ｐｉｍダイオード３０Ａは、非オーミック特性（整流性）を示していれば、抵抗変化メモリの構成及び動作に応じて、ｐｉｍダイオード３０Ａの構成は様々な変更が可能である。
【０１７９】
図１２に示すように、ｐｉｍダイオード３０Ａを構成する部材（膜）の積層順序が、図８及び図９に示される積層順序と反対になっていてもよい。  
つまり、図１２に示されるように、導電層３９Ａ上に、ｐ型層３３が設けられる。ｐ型層３３上に、ｉ型層３２が設けられる。ｉ型層３２上に、メタル層３１が設けられる。導電層３９Ａは、配線上に設けられている。
【０１８０】
図１３に示されるように、不純物濃度が低いｎ型の半導体層３５が、ｉ型層の代わりに、用いられてもよい。以下では、不純物濃度が低いｎ型の半導体層３５のことを、低濃度ｎ型層３５とよぶ。低濃度ｎ型層３５のドナーの不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度である。
【０１８１】
低濃度ｎ型層３５は、例えば、リン（Ｐ）又はヒ素（Ａｓ）が不純物（ドナー）として添加されたＳｉ層である。尚、低濃度ｎ型層３５は、ｎ型の半導体層であれば、ＳｉＧｅなどのＳｉを主成分とする半導体層や、化合物半導体層であってもよい。但し、ｐ型層３３と低濃度ｎ型層３５は、同じ材料を主成分とすることが好ましい。
【０１８２】
図１４に示すように、不純物濃度が低いｐ型の半導体層３３ｂが、ｉ型層又はｎ型層の代わりに用いられてもよい。ここでは、不純物濃度が低いｐ型の半導体層３３ｂのことを、低濃度ｐ型層３３ｂとよぶ。低濃度ｐ型層３３ｂは、ｐ型層３３ａとメタル層３１ｂとの間に設けられる。低濃度ｐ型層３３ｂのアクセプタの不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度である。
【０１８３】
尚、低濃度ｐ型層３３ｂは、ｐ型の半導体層であれば、ＳｉＧｅなどのＳｉを主成分とする半導体層や、化合物半導体層であってもよい。但し、ｐ型層３３と低濃度ｐ型層３３ｂは、製造工程の簡略化、材料間の整合性の観点から、同じ材料を主成分とすることが好ましい。
【０１８４】
図１５Ａに示されるように、メタル層３１と接合を形成する半導体層３８が、偏在層３８ｂを有していてもよい。
【０１８５】
偏在層３８ｂは、ｉ型層又は低濃度ｎ型層など、不純物濃度が低い領域（以下、低濃度領域とよぶ）とメタル層４１との間に形成されている。
【０１８６】
例えば、偏在層３８ｂは、ｉ型層３８ａとメタル層３１との界面近傍において、例えば、０．５ｎｍ〜１０ｎｍほどの微小な領域で、不純物（例えば、Ａｓ又はＰ）がｉ型層又は低濃度の不純物濃度よりも高濃度（例えば、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下）を有して、偏在（偏析）した層である。ここで、偏在層３８ｂは、ｉ型層３８ａとメタル層３１との界面近傍に不純物が偏在していないｐｉｎダイオードのｎ型層とは異なるものである。
【０１８７】
ここで、図１５Ｂを用いて、ｐｉｎダイオードのｎ型層とｐｉｍダイオード３０Ａの偏在層の違いについて説明する。図１５Ｂは、ｐｉｎダイオードのｎ型層とｐｉｍダイオードの偏在層の不純物濃度を、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）を用いて測定した結果である。図１５Ｂにおいて、グラフの横軸は素子の表面からの深さを示し、グラフの縦軸は不純物濃度を示している。なお、図１５Ｂにおいて、便宜上、不純物濃度のピーク位置が一致するように、横軸を調整してある。
【０１８８】
図１５Ｂの分布“Ａ”が、ｐｉｎダイオードのｎ型層の不純物濃度分布に対応し、分布“Ｂ”がｐｉｍダイオードの偏在層の不純物濃度分布に対応している。
【０１８９】
図１５Ｂの分布“Ａ”及び分布“Ｂ”の比較からわかるように、ｎ型層と偏在層との不純物濃度の最大値が異なっている。
【０１９０】
分布“Ａ”（ｎ型層）の不純物濃度の最大値は１×１０２０ｃｍ−３以上であるが、分布“Ｂ”（偏在層）の不純物濃度の最大値は１×１０１８ｃｍ−３以下である。すなわち、分布“Ｂ”の不純物濃度の最大値は１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下の範囲内に存在する。
【０１９１】
また、分布“Ｂ”の不純物濃度の分布幅は、分布“Ａ”の不純物濃度の分布幅より狭い。すなわち、ｐｉｍダイオード３０Ａの偏在層の幅（深さ方向の寸法）は、ｐｉｎダイオードのｎ型層の幅よりも狭いと言える。
【０１９２】
この分布の違いから、偏在層３８ｂは、電子の供給源であるメタル層４１からの電子が半導体層３８内に供給され易くする機能を有する。すなわち、偏在層３８ｂは、電子を供給する機能が主となるのではなく、メタル層４１の界面抵抗を実効的に低減する機能を主とした機能として、有している。また、偏在層３８ｂは、偏在できる不純物元素、例えば、Ａｓ又はＰにより構成され、メタル層４１の界面に、それらの不純物が溜められることによって、形成されている。
【０１９３】
一方、ｐｉｎダイオードのＮ型層は、電子の供給を行うものであり、電極との界面抵抗を実効的に低減するものではない。
【０１９４】
偏在層３８ｂは、メタル層４１の界面に偏在（界面がエネルギー的に安定しやすく、結晶中のシリコンより不純物が高活性化、高濃度化して溜まること）する。一方、ｐｉｎダイオードのＮ型層は、メタル層４１の界面近傍に不純物が偏在せず、そのＮ型層がメタル層４１の界面抵抗を低減する効果は、偏在層が設けられた場合に比較して、小さい。
【０１９５】
図１５Ａに示されるように、本実施形態のｐｉｍダイオードが偏在層３８ｂを有することによって、順バイアス印加時におけるダイオードの出力電流（フォワード電流）が大きくなる。
【０１９６】
偏在層３８ｂはメタル層４１の界面に不純物が偏析することによって形成されるため、これとは反対に、ｉ型層３８ａに不純物が拡散しにくく、ｉ型層３８ａの高さ（厚さ）を大きくできる。
【０１９７】
また、本実施形態のｐｉｍダイオードにおいて、ダイオード内部に供給される電子は、メタル層４１から供給されるので、偏在層３８ｂは電子を供給する機能を有していなくてもよい。すなわち、偏在層３８ｂが、メタル層４１の界面抵抗を低減する機能を有していれば、ダイオードのフォワード電流を大きくできる。
【０１９８】
さらに、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下の不純物濃度の偏在層３８ｂが、メタル層３１に隣接するようにｉ型層３２内に設けられることによって、逆バイアス印加時において、ｐｉｍダイオード３０Ａのオン電流を大きくできる。それゆえ、本実施形態のｐｉｍダイオード３０Ａは、バイポーラ動作のメモリ素子に適した出力特性を得られる。なお、本実施形態のｐｉｍダイオード３０Ａは、偏在層３８ｂが存在しなくても、しきい値以上の逆バイアスの印加によって、大きなリバース電流（オン電流）を出力することができる。
【０１９９】
偏析する不純物は、ｉ型層に対してドナーとなる不純物でもよいし、ｉ型層に対してアクセプタとなる不純物でもよい。
【０２００】
このように、メタル層３１と半導体層（ｎ型層又はｉ型層）３８との界面に、偏在層３８ｂが形成されることによって、図１０Ａに示されるメタル層と半導体層との間のショットキー障壁φＢを低減できる。尚、偏在層３８ｂが設けられることによって、メタル層３１とｉ型層３８との間のショットキー障壁高さが、実効的に０ｅＶに近づくことが好ましい。
【０２０１】
ｐｉｍダイオード３０Ａがｐ型層３３を有する場合、メタル層３１と偏在層３８ｂを有する半導体層３８の接合は、ショットキー接合からオーミック接合に近づく。これは、半導体層３８の界面付近のフェルミ準位が偏在層３８ｂのフェルミ準位及び不純物濃度の影響を受けるため、界面付近のフェルミ準位がｉ型層３２のフェルミ準位“Ｅｆｉ”より高くなり、界面付近の電子の濃度が増加し、メタル層−半導体層間の接合の障壁が実効的に下がるためである。
【０２０２】
さらに、オン電流とオフ電流との比率（ｏｎ／ｏｆｆ比）の観点においても、偏在層３８ｂを設けることによって、２つの半導体層３３，３８間を伝導するキャリア数を増大できるため、偏在層を有する半導体層３８及びｐ型層３３（または、後述のｎ型層４３）を含むｐｉｍダイオードは、その構成要素としての半導体層３３と反対の伝導型の偏在層を有することが好ましい。
【０２０３】
これによって、ｐｉｍダイオード３０Ａに順バイアスが印加された場合において、メタル層から半導体層（例えば、ｉ型層）に注入される電子の移動が、ショットキー障壁φＢによって阻害されることが低減される。  
したがって、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａに順バイアスが印加された場合において、ｐｉｍダイオード３０Ａのフォワード電流を増大できる。また、逆バイアス印加時のオン状態において、ｐｉｎダイオード３０Ａのリバース電流を増大できる。
【０２０４】
尚、ｐ型層３３と導電層３９Ａとの間の半導体層には、アクセプタ不純物が偏析した偏在層を有する低濃度ｐ型層が、用いられてもよい。
【０２０５】
図１６に示されるように、ｐｉｍダイオードを構成する層が、図１５Ａに示されるｐｉｍダイオードの構成と反対の順序で、積層されてもよい。
【０２０６】
図１６に示されるｐｉｍダイオード３０Ａにおいて、下側（基板側）から順に、導電層３９Ａ、ｐ型層３３、偏在層３８ｂを有するｉ型層（又は、ｎ型層）３８及びメタル層３１の順序で、構成部材が積層される。この場合、偏在層３８ｂは、低濃度領域３８ａ上部に位置し、ｐｉｍダイオード３０Ａの上側のメタル層３１に接触する。
【０２０７】
図１６に示されたｐｉｍダイオード３０Ａにおいても、図１５Ａに示されたダイオードと同様に、メタル層３１とｉ型層３８とのショットキー障壁φＢを低減でき、ｐｉｍダイオード３０Ａのフォワード電流を増大できる。
【０２０８】
図１７に示すように、導電層３９Ａとｐ型層３３との間に、シリサイド層３６が設けられてもよい。この場合、例えば、導電層３９Ａには、ＴｉＮなどの金属化合物が用いられる。ｐ型層３３と金属化合物からなる導電層３９Ａとの間に、シリサイド層３６が設けられることによって、ｐ型層３３と導電層３９Ａとの界面に生じる抵抗（界面抵抗）を低減できる。但し、図８及び図９、図１２乃至図１６に示される構成において、導電層３９Ａがシリサイド層であってもよいのは、もちろんである。
【０２０９】
尚、図８及び図９、図１２乃至図１７に示される各セルユニットＣＵにおいて、メモリ素子２０とｐｉｍダイオード３０Ａとの積層順序が反対であってもよい。
【０２１０】
ここで、図１８を用いて、非オーミック素子としてのｐｉｍダイオード３０Ａを構成するメタル層３１に用いられる材料について、説明する。
【０２１１】
図１８は、非オーミック素子を構成するメタル層３１に用いられる材料の実効的な仕事関数を示している。実効仕事関数とフェルミ準位とに関して、フェルミ準位が高いと、実効仕事関数が小さくなり、フェルミ準位が低いと、実効仕事関数が大きくなる。
【０２１２】
本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａにおいて、その構成要素であるメタル層３１はカソード層として用いられるため、メタル層３１は仕事関数が小さい材料からなることが好ましい。つまり、メタル層３１のフェルミ準位が、ｉ型層の伝導帯近傍に位置し、メタル層３１のフェルミ準位が、ｎ型半導体層（例えば、ｎ型Ｓｉ）のフェルミ準位以上であることが好ましい。
【０２１３】
例えば、シリコン（Ｓｉ）がｐ型層３３及びｉ型層３２に用いられる場合、３．５ｅＶ〜４．７ｅＶ程度の仕事関数を有する材料が、メタル層３１を構成するための材料に用いられる。  
この場合、図１８に示される例では、ｐｉｍダイオード３０Ａのメタル層３１に用いられる材料例として、ＴｉＳｉｘ、ＴａＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＹＳｉｘ、ＥｒＳｉｘ及びＨｆＳｉｘなどのシリサイドや、ＴｉＣｘ、ＴｉＢｘ、ＴｉＮｘ、ＴａＢｘ、ＴａＣｘ、ＴａＮｘ、ＴａＮｘ、Ｌａ、ＬａＢｘ、ＬａＮｘ、ＨｆＳｉＮｘ及びＺｒＣなどの導電性化合物、Ｈｆなどの金属の中から選択される材料が、挙げられる（但し、ｘ＞０）。
【０２１４】
但し、ここで例示された材料以外の導電体が、ｐｉｍダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【０２１５】
これによって、半導体層（ｉ型層又は低濃度ｎ型層）とメタル層との間に生じるショットキー障壁の高さφＢを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａに順バイアスが印加された場合、メタル層からｉ型層に注入される電子の移動が、ショットキー障壁によって阻害されることが低減される。
【０２１６】
したがって、メタル層に用いられる材料に、仕事関数が小さい導電体が用いられることによって、ｐｉｍダイオード３０Ａのフォワード電流を増大できる。
【０２１７】
図１２乃至図１８を用いて説明した例のように、ｐｉｍダイオード３０Ａに偏在層３８ｂを設けたり、メタル層３１に用いられる材料の仕事関数を調整したりすることによって、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａの電気的特性を、向上できる。
【０２１８】
（４）  製造方法  
図１９Ａ乃至図１９Ｆを用いて、本発明の実施形態の抵抗変化メモリの製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示する。しかし、本製造方法は、非オーミック素子がメモリ素子上に積層された構造にも適用できるのは、もちろんである。
【０２１９】
図１９Ａは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
【０２２０】
図１９Ａに示されるように、配線となる導電層６０Ｘが、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜）１１上に堆積される。
【０２２１】
導電層６０Ｘ上に、セルユニットの非オーミック素子を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法を用いて、順次堆積される。本実施形態の製造方法において、形成される非オーミック素子は、ｐ型半導体層とメタル層との間に真性半導体層が設けられたｐｉｍダイオードである。
【０２２２】
導電層６０Ｘ上には、メタル層３１Ｘが、堆積される。メタル層３１Ｘは、金属、２種類以上の金属元素からなる合金、導電性の金属化合物、それらの積層膜から選択されるいずれか１つから構成される。
【０２２３】
メタル層３１Ｘ上には、半導体層３２Ｘが、堆積される。半導体層３２Ｘは、例えば、真性（intrinsic-type）のシリコンなどからなる、ｉ型層である。ｉ型層３２Ｘの膜厚は、例えば、６０ｎｍ〜１２０ｎｍ程度である。ｉ型層３２Ｘは、不純物を含まない半導体層でもよいし、ｐ型層など不純物を含む半導体層に比較して、十分に低濃度のアクセプタ又はドナーとなる不純物（dopant）を含む半導体層であってもよい。尚、ｉ型層３２Ｘの代わりに、不純物濃度が低いｎ型層（低濃度ｎ型層）が、メタル層３１Ｘ上に形成されてもよい。
【０２２４】
ｉ型層（又は、低濃度ｎ型層）３２Ｘとメタル層３１Ｘとの界面に偏在層３８Ｘが形成される場合、偏在層３８Ｘは、例えば、イオン注入や加熱による不純物の偏析効果によって、ｉ型層３２Ｘと導電層３１Ｘとの界面近傍に形成される。
【０２２５】
ｉ型層３２Ｘ上には、半導体層３３Ｘが、堆積される。半導体層３３Ｘは、ｐ型半導体層（ｐ型層）である。例えば、ｐ型層３３Ｘは、ボロン（Ｂ）がドーピングされたシリコン層であり、その膜厚は、３ｎｍ〜１５ｎｍ程度である。不純物（アクセプタ）は、ｐ型層３３Ｘの堆積時にｉｎ−ｓｉｔｕで層内にドーピングされてもよいし、層の堆積後に、イオン注入法によって、層内にドーピングされてもよい。
【０２２６】
ｐ型層３３Ｘ上には、導電層３９Ｘが、例えば、ＣＶＤ法やスパッタ法などを用いて、堆積される。導電層３９Ｘは、例えば、金属、合金、金属化合物、シリサイド層、及びこれらの積層構造の中から選択されたいずれか１つから構成される。半導体層３３Ｘが、シリコン層である場合、主に、導電層３９Ｘは、シリサイド層の単層構造、又は、シリサイド層と金属化合物の積層構造からなる。
【０２２７】
導電層３９Ｘが含むシリサイド層は、以下の工程で形成される。金属膜（例えば、ニッケル（Ｎｉ）又はチタン（Ｔｉ））が、ｐ型層３３Ｘとしてのシリコン層上に堆積される。そして、金属膜とシリコン層とに対して加熱処理が施され、金属とシリコンとの加熱による化学反応（ここでは、シリサイド反応とよぶ）によって、ｐ型層３３Ｘ上に、シリサイド層３９Ｘが形成される。
【０２２８】
尚、上記の工程に加えて、半導体層の結晶化のため、例えば、５００℃から８００℃程度の加熱処理が実行されてもよい。この結晶化のための加熱処理には、ＲＴＡ（Rapid Thermal Annealing）法が、用いられる。
【０２２９】
抵抗変化メモリの非オーミック素子が、ｐｉｍダイオードである場合、メタル層を形成するための材料は、その材料のフェルミ準位がｉ型層の導電体近傍に位置している材料であることが好ましい。ｉ型層３２Ｘ及びｐ型層３３Ｘがシリコンからなる場合、メタル層３１Ｘを形成するための材料は、３．５ｅＶ〜４．７ｅＶ程度の仕事関数を有していることが好ましい。
【０２３０】
図１９Ｂは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
【０２３１】
図１９Ｂに示されるように、メモリ素子の構成部材として、第１の電極層２５Ｘ、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、導電層３９Ｘ上に順次堆積される。
【０２３２】
電極層２５Ｘ，２６Ｘは、例えば、ＣＶＤ法又はスパッタ法を用いて、形成される。抵抗変化膜２１Ｘは、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。
【０２３３】
抵抗変化膜２１Ｘは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
【０２３４】
抵抗変化膜２１Ｘ自体が、外部から与えられたエネルギー（例えば、電圧又は熱）によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を不揮発に維持する材料であれば、電極層２５Ｘ，２６Ｘの材料は限定されない。但し、抵抗変化膜２１Ｘの抵抗値の可逆的且つ不揮発な変化が、抵抗変化膜２１Ｘと電極層の組み合わせによって得られる場合には、電極層２５Ｘ，２６Ｘ及び抵抗変化膜２１Ｘの材料は、その特性が得られる組み合わせで、適宜選択される。
【０２３５】
電極層２５Ｘと導電層３９Ｘとの間に、拡散防止層や接着層が別途に設けられてもよい。電極層２５Ｘ及び導電層３９Ｘが、拡散防止層及び接着層としての機能を有していてもよい。
【０２３６】
尚、図１９Ａ及び図１９Ｂに示す工程において、シリコン層とシリサイド反応しなかった金属膜を除去せずに、その金属膜が、メモリ素子の底部側の電極層として用いられてもよい。例えば、ｐ型のシリコン層３３Ｘと金属膜とのシリサイド反応により、ｐ型層３３Ｘと金属膜との間に、シリサイド層３９Ｘが形成される。この後、シリサイド反応しなかった金属膜を除去せずに、その金属膜上に、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、順次堆積される。この結果として、シリサイド反応しなかった金属膜をメモリ素子の下部電極層として用いることができ、抵抗変化メモリの製造工程を簡略化できる。
【０２３７】
図１９Ｃは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
【０２３８】
図１９Ｃに示される工程において、電極層２６Ｙ上に、所定の形状を有するマスク（図示せず）が形成される。マスクは、例えば、タングステン（Ｗ）を用いて形成される。そして、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いたエッチングによって、マスクの下方の各層が、順次加工される。
【０２３９】
マスクの形状に応じて、電極層２５Ｙ，２６Ｙ、抵抗変化膜２１Ｙ、シリサイド層３９Ｙ、ｐ型層３３Ｙ、ｉ型層３２Ｙ及び金属層３１Ｙが、形成される。これによって、基板１１上に、複数の積層体１００が形成される。複数の積層体１００は、所定の間隔を有して、セルユニット毎に第１方向に互いに分割され、第１方向に隣接する２つの積層体１００間に、溝が形成される。形成された積層体１００は、第２方向に延在する。
【０２４０】
積層体１００が加工及び形成されるのと同時に、基板１１上の導電層が加工され、基板１１上に、第２方向に延在する配線６０が形成される。この後、層間絶縁膜６９が、例えば、ＣＶＤ法や塗布法によって、第１方向に隣接する積層体１００間の溝に埋め込まれる。
【０２４１】
尚、マスクが金属からなる場合、そのマスクを剥離せずに、電極層２６Ｙ上に残存させてもよい。
【０２４２】
この工程において、さらに積層体１００を第２方向に分割して、セルユニットを形成し、そのセルユニット上に第１方向に延在する配線を形成して、図２に示される第１のメモリセルアレイＭ１を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図１９Ｃに示される工程の直後に、積層体１００を第２方向に分割して、セルユニット（メモリセルアレイ）を形成する工程を行わずに、以下の図１９Ｄ乃至図１９Ｆに示される工程を用いて、複数のセルユニット及び複数のメモリセルアレイを形成することが、製造工程の簡略化の観点から好ましい。
【０２４３】
図１９Ｄは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。図１９Ｅは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
【０２４４】
図１９Ｄ及び図１９Ｅに示されるように、第２方向に延在する積層体１００及び層間絶縁膜６９上に、第２の配線となる導電層６５Ｘが、堆積される。そして、第２のメモリセルアレイのセルユニットを構成するための各層が、導電層６５Ｘ上に、順次堆積される。
【０２４５】
導電層６５Ｘ上に堆積される層の積層順序は、１つの配線（導電層６５Ｘ）を挟んでスタックされた２つのセルユニットが、図４のａ〜ｐに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。
【０２４６】
ここでは、説明の簡単化のため、図４のａに示される接続関係を有する場合について、述べる。つまり、図１９Ｄ及び図１９Ｅに示される例では、導電層６５Ｘ上に積層される各層３５Ｘ’、３１Ｘ’，３２Ｘ’，３３Ｘ’，３６Ｘ’，２５Ｘ’，２１Ｘ’，２６Ｘ’の積層順序は、積層体１００を構成する各層の積層順序と同じである。導電層６５Ｘ上に積層される各層は、積層体１００を構成する各層と同じ製造工程によって、形成される。
【０２４７】
図１９Ｆは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
【０２４８】
配線６０に対するエッチング選択比を確保し、フォトリソグラフィ技術及びＲＩＥ法によって、図１９Ｄ及び図１９Ｅに示される各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘ及びその下方に位置する積層体１００が加工される。  
この工程において、各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘ及び第２方向に延在する積層体が、第２方向に分割される加工が実行される。
【０２４９】
それゆえ、図１９Ｆに示されるように、第１方向に延在する配線６５（Ｌ２ｉ）が形成され、その配線６５（Ｌ２ｉ）と第２方向に延在する配線６０（Ｌ１ｊ）との間に、セルユニットＣＵ１が形成される。第１及び第２の配線６０，６５は、一方がビット線として用いられ、他方がワード線として用いられる。
【０２５０】
セルユニットＣＵ１において、非オーミック素子としてのｐｉｍダイオード３０Ａが配線６０上に形成される。上述のように、ｐｉｍダイオード３０Ａは、メタル層３１、ｉ型層３２及びｐ型層３３の積層構造を有する。ｐｉｍダイオード３０Ａの導電層３９Ａ上に、メモリ素子２０が形成される。
【０２５１】
また、エッチングは上層から順次実行されるため、積層体１００’が配線６５を挟んで、セルユニットＣＵ１上に形成される。複数の積層体１００’は、第２方向に互いに分割されている。
【０２５２】
図１９Ｆに示される工程において、セルユニットＣＵ１の第１方向に沿う断面構造は、図１９Ｄに示される断面構造と同じになっており、積層体１００’は、第１方向に延在している。
【０２５３】
そして、第２方向に隣接するセルユニットＣＵ１間の溝、第２方向に隣接する積層体１００’間の溝に、層間絶縁膜が埋め込まれる。
【０２５４】
クロスポイント型メモリセルアレイにおいて、図１９Ｆに示される工程の後、積層体１００’は、積層体１００’の第１方向に対する加工が実行されることによって、図２の１層目のメモリセルアレイＭ１の上層（２層目）のメモリセルアレイＭ２のセルユニットＣＵ２になる。
【０２５５】
積層体１００’上に、メモリセルアレイがさらに設けられる場合、図１９Ｄ乃至図１９Ｆに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【０２５６】
尚、アモルファスシリコンをポリシリコンへ結晶化させるための加熱処理は、各層（メモリセルアレイ）ごとに行わずに、所定の積層数のメモリセルアレイが形成されてから、１度の加熱処理によって、実行されてもよい。
【０２５７】
図１９Ｄ乃至図１９Ｆに示されるように、基板１１上に、１層目のメモリセルアレイに対する加工と２層目のメモリセルアレイに対する加工が同時に行われる。  
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを形成するため加工が共通化されることによって、図２に示されるクロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層（各配線レベル）のメモリセルアレイ毎に第１及び第２方向に対する加工を行う製造工程に比較して、簡便になり、且つ、その製造コストが低減する。
【０２５８】
以上の工程によって、図２及び図３に示されるクロスポイント型メモリセルアレイ及びセルユニットを含む本実施形態の抵抗変化メモリが作製される。
【０２５９】
本実施形態の製造方法によって、ユニポーラ動作又はバイポーラ動作のメモリ素子が用いられた抵抗変化メモリに要求される順バイアス特性／逆バイアス特性を満たす非オーミック素子（ｐｉｍダイオード）を形成できる。
【０２６０】
本実施形態に係る抵抗変化メモリの製造方法において、形成される非オーミック素子は、メタル層、ｉ型層及びｐ型層から構成されるｐｉｍダイオードである。本実施形態のｐｉｍダイオード３０Ａは、配線６０上に、メタル層３１と２つの半導体層とが積層された構造を有する。
【０２６１】
例えば、抵抗変化メモリのセルユニットにｐｉｎダイオードが用いられた場合、配線６０上に、メタル層（導電層）と３つの半導体層とが積層された構造になる。
【０２６２】
そのため、ｐｉｎダイオードに比較して、本実施形態のｐｉｍダイオード３０Ａは、第３の方向（層の積層方向）における非オーミック素子の寸法を、１つの半導体層の膜厚の分、削減できる。つまり、本実施形態の抵抗変化メモリのｐｉｍダイオードにおいて、セルユニットを構成する非オーミック素子の厚さ（高さ）を、小さくできる。
【０２６３】
それゆえ、例えば、図１９Ｃに示された工程のように、セルユニットを形成するための加工の際に、隣接する積層体（セルユニット）間の溝のアスペクト比を低減でき、アスペクト比に起因する積層体の加工の制約を緩和できる。
【０２６４】
このようなアスペクト比の低減は、図１９Ｄ乃至図１９Ｆに示される工程のように、２つの積層体ＣＵ１，１００’を同時に形成する製造方法によって、クロスポイント型メモリセルアレイを有する抵抗変化メモリが形成される場合、２つのメモリセルアレイの厚さに対する加工になるので、より有効になる。また、セルユニットのセルサイズが３０ｎｍ以下になった場合にも有効である。
【０２６５】
これに伴って、本実施形態の抵抗変化メモリにおいて、非オーミック素子の厚さに起因してそのアスペクト比が大きくなるのを抑制するために、基板表面に対して水平方向（第１又は第２方向）の寸法を大きくせずともよくなる。それゆえ、本実施形態の抵抗変化メモリは、あるチップの面積に対する１つのセルユニットの占有面積を小さくでき、クロスポイント型メモリセルアレイの記憶密度を向上できる。
【０２６６】
また、本実施形態の抵抗変化メモリのように、ｐｉｍダイオード３０Ａ及びそれを含むセルユニットの厚さを低減できることによって、図１９Ｄ及び図１９Ｆに示される工程のように、隣接する積層体間の溝に対する層間絶縁膜６９の埋め込み性も改善される。
【０２６７】
溝（積層体）のアスペクト比が大きい場合、下側の層の基板表面に対して水平方向（第１又は第２方向）の寸法が、上側の層の第１又は第２方向の寸法が大きくなる傾向がある。このため、図１９Ｄ乃至図１９Ｆに示される工程のように、２つの積層体（セルユニット）ＣＵ１，１００’を同時に形成する製造方法の場合、大きいアスペクト比に起因して、下側のセルユニットと上側のセルユニットとで第１又は第２方向の大きさが異なり、セルユニットを構成する素子の電気的特性がばらつく可能性がある。
【０２６８】
しかし、本実施形態の抵抗変化メモリによれば、セルユニット及びセルユニット間のアスペクト比を小さくできるため、形成される非オーミック素子及びメモリ素子の電気的特性が、大きなアスペクト比に起因して、ばらつくのを抑制できる。
【０２６９】
以上のように、本発明の第１の実施形態に係る抵抗変化メモリの製造方法によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くできる抵抗変化メモリを提供できる。
【０２７０】
（５）  効果  
本発明の第１の実施形態の抵抗変化メモリにおいて、図８及び図９に示されるように、クロスポイント型メモリセルアレイ内のセルユニットに含まれる非オーミック素子３０Ａは、ｐ型半導体（ｐ型層）、真性半導体層（ｉ型層）及びメタル層から構成されるｐｉｍダイオードである。
【０２７１】
ｐｉｍダイオード３０Ａを抵抗変化メモリの非オーミック素子（整流素子）として利用することによって、図１１Ａ及び図１１Ｂに示されるように整流性を維持しつつ、その厚さを小さくできる。
【０２７２】
例えば、ｐｉｎダイオードと本実施形態のｐｉｍダイオード３０Ａとを、比較した場合、図１０Ａ乃至図１１Ｂを用いて説明したように、本実施形態のｐｉｍダイオード３０Ａは、ｎ型半導体層が無くとも、ｐｉｎダイオードと実質的に同じ動作を実現できる。また、ｐｉｍダイオード３０Ａは、ユニポーラ動作のメモリ素子だけでなく、バイポーラ動作のメモリ素子にも適用することができる。
【０２７３】
図１１Ａに示される例では、本実施形態のｐｉｍダイオードのフォワード電流の上限値は、ｐｉｎダイオードのフォワード電流の上限値とほぼ同程度のレベルとなっている。逆バイアス印加時のオフ状態における本実施形態のｐｉｍダイオードのリバース電流は、ｐｉｎダイオードのリバース電流より２桁程度、低減される。また、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａは、逆バイアス印加時におけるｐｉｍダイオード３０Ａのオン状態において、バイポーラ動作のメモリ素子の抵抗状態を変化させる電流を出力できる。逆バイアス印加時におけるｐｉｍダイオード３０Ａのオン電流の出力特性は、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下の不純物濃度の偏在層がｉ型層３２内に設けられることによって、さらに向上できる。
【０２７４】
したがって、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオードによれば、抵抗変化メモリに要求される電気的特性を得られる。
【０２７５】
上述のように、比較例としてのｐｉｎダイオードは、ｐ型半導体層とｎ型半導体層との間に、真性半導体層が挟まれた構造を有し、ｐ型半導体層及びｎ型半導体層にそれぞれ接続された電極層を、別途に含んでいる。ユニポーラ動作のメモリ素子が用いられた場合において、セット／リセット動作を実現するために、セット／リセット動作時に逆バイアスが印加されるｐｉｎダイオードのリバース電流（オフ電流）が、抑制されることが好ましい。そのため、電極層を含むｐｉｎダイオードの第３方向の寸法（厚さ）は、１００ｎｍ程度の範囲の値に設定される。このうち、ｐｉｎダイオードのｎ型層の厚さは、５〜１５ｎｍ程度である。さらに、比較例としてのｐｉｎダイオードは、バイポーラ動作のメモリ素子には適用しにくい。なぜなら、ｐｉｎダイオードは、逆バイアスの印加時において大きなリバース電流（オン電流）が流れないためである。
【０２７６】
本実施形態のｐｉｍダイオード３０Ａは、ｉ型層３２とメタル層３１との間にｎ型半導体層が設けられること無しに、メタル層３１からｉ型層３２に電子が供給される。そして、本実施形態のｐｉｍダイオード３０Ａは、メタル層３１がダイオード３０Ａの電極層として用いられるため、別途に電極層を設ける必要がない。このため、本実施形態のｐｉｍダイオード３０Ａは、ｐｉｎダイオードに比較して、厚さを薄くできる。
【０２７７】
また、半導体層の不純物拡散及び半導体層の空乏化を考慮する場合、本実施形態のｐｉｍダイオード３０Ａの２つの端子（カソード／アノード）のうち、一方の端子はメタル層であるため、ｐｉｍダイオード３０Ａのｐ型層に対してのみ、不純物拡散領域及び空乏化を考慮すればよい。即ち、本実施形態のｐｉｍダイオード３０Ａのメタル層は、不純物拡散及び空乏化を考慮せずともよく、その膜厚を薄くできる。
【０２７８】
これによって、本実施形態の抵抗変化メモリに用いられるｐｉｍダイオード３０Ａによれば、ｎ型層が無くともｐｉｎダイオードと実質的に同じ特性を有するダイオードを、ｐｉｎダイオードに比較して薄い厚さで実現できる。
【０２７９】
素子の微細化が進むにつれて、各半導体層が含む不純物の個数（不純物濃度）の揺らぎが、大きくなる。このため、ｎ型層とｐ型層の２つの半導体層を含むダイオード（例えば、ｐｉｎダイオード）は、不純物の個数の揺らぎに起因して、素子毎の素子特性のばらつきが大きくなる。  
これに対して、本実施形態のｐｉｍダイオード３０Ａにおいて、ドーパントとしての不純物を含む半導体層は、主として、ｐ型層のみである。このため、本実施形態のｐｉｍダイオード３０Ａは、半導体層が含む不純物の個数に起因して、非オーミック素子（ｐｉｍダイオード）の電気的特性がばらつくのを、抑制できる。それゆえ、抵抗変化メモリに要求される非オーミック素子の特性を改善できる。
【０２８０】
抵抗変化メモリのプロセス的な観点において、ダイオードの厚さ（高さ）を薄くできることによって、メモリセルアレイ内において第１又は第２方向に隣接するセルユニット間の間隔（溝）のアスペクト比が大きくなるのを抑制でき、メモリセルアレイ及びセルユニットの加工が容易になる。
【０２８１】
また、ｐｉｍダイオード３０Ａを用いることによって、アスペクト比を大きくせずに、セルユニット間の間隔を小さくできるため、本実施形態の抵抗変化メモリは、所定のチップ面積に対するセルユニットの個数を増大でき、メモリセルアレイの記憶密度を高くできる。
【０２８２】
以上のように、本発明の第１の実施形態によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【０２８３】
＜２＞  第２の実施形態  
図２０乃至図２６を参照して、本発明の第２の実施形態に係る抵抗変化メモリについて、説明する。尚、本実施形態において、第１の実施形態で述べた構成部材と同じ部材に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。
【０２８４】
（１）  基本例  
図２０及び図２１を用いて、本発明の第２の実施形態の抵抗変化メモリの基本例について、説明する。  
図２０は、第２の実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図であり、図２１は、本基本例のセルユニットの断面構造図である。
【０２８５】
図２０及び図２１に示されるように、本実施形態の抵抗変化メモリに用いられる非オーミック素子４０Ａにおいて、ｎ型半導体層４３（以下、ｎ型層とよぶ）が、ｐｉｍダイオードのｐ型層の代わりに用いられている。
【０２８６】
本実施形態の非オーミック素子４０Ａにおいて、ｉ型層４２は、ｎ型層４３とメタル層４１との間に設けられている。このように、ｉ型層４２がｎ型層４３とメタル層４１との間に挟まれた構造のダイオードのことを、以下では、ｎｉｍダイオード４０Ａとよぶ。
【０２８７】
本実施形態のｎｉｍダイオード４０Ａにおいて、第１の実施形態で述べたｐｉｍダイオードとの相違点は、半導体からなるｎ型層４３がカソード層として用いられ、導電体からなるメタル層４１がアノード層として用いられる点である。
【０２８８】
このため、ｎｉｍダイオード４０Ａに順バイアスが印加される場合、ｎ型層４３に負の電位が印加され、メタル層４１に正の電位が印加される。これとは反対に、ｎｉｍダイオード４０Ａに逆バイアスが印加される場合、ｎ型層４３に正の電位が印加され、メタル層４１に負の電位が印加される。
【０２８９】
ｎ型層は、例えば、１０２１／ｃｍ３程度のドナー不純物濃度を有している。ｎ型層４３の膜厚は、例えば、５ｎｍ〜１５ｎｍ程度である。ｎ型層４３は、例えば、リン（Ｐ）又はヒ素（Ａｓ）をドナー不純物として含んでいるシリコン層である。尚、ｎ型層４３上には、電極としての導電層４９Ａが設けられている。
【０２９０】
ｎｉｍダイオードにおいてメタル層４１は、半導体に対する正孔注入能力が高い導電体が好ましい。それゆえ、ｎｉｍダイオード４０Ａに用いられるメタル層４１に用いられる材料は、仕事関数の大きい導電体（金属、金属化合物又は合金など）であることが好ましい。
【０２９１】
また、ｎｉｍダイオード４０Ａを構成するメタル層４１に用いられる材料は、そのフェルミ準位が、ｉ型層の価電子帯側に位置し、ｐ型半導体（例えば、ｐ型Ｓｉ）のフェルミ準位以下であることが好ましい。このような導電体をｎｉｍダイオード４０Ａのメタル層４１に用いることによって、メタル層４１とｉ型層４２との間に生じる正孔に対するショットキー障壁高さを、低減できる。
【０２９２】
これによって、メタル層４１とｉ型層４２との間の正孔の移動が、ショットキー障壁によって、阻害されるのを抑制できる。
【０２９３】
本実施形態のｎｉｍダイオード４０Ａの動作メカニズムは、ｎｉｍダイオード４０Ａに対する電子の供給源がｎ型層４３であり、ｎｉｍダイオード４０Ａに対する正孔の供給源がメタル層４１であることが、第１の実施形態のｐｉｍダイオード３０Ａと異なるのみで、実質的な動作メカニズムは、第１の実施形態と同じである。そのため、第２の実施形態において、ｎｉｍダイオード４０Ａの具体的な動作の説明は、省略する。
【０２９４】
また、本実施形態の抵抗変化メモリにおいて、非オーミック素子としてのｎｉｍダイオード４０Ａを用いた抵抗変化メモリの製造方法は、非オーミック素子を構成する１つの半導体層が、ｐ型層であるか又はｎ型層であるかが異なるのみで、第１の実施形態で述べた例と実質的に同じである。そのため、第２の実施形態において、第２の実施形態の抵抗変化メモリの製造方法についての説明は、省略する。
【０２９５】
以上のように、本発明の第２の実施形態に係る抵抗変化メモリによれば、第１の実施形態で述べた抵抗変化メモリと同様に、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【０２９６】
（２）  実施例  
図２２乃至図２７を用いて、本発明の第２の実施形態の抵抗変化メモリの実施例について、説明する。図２２乃至図２７は、本実施形形態の実施例の抵抗変化メモリに用いられるセルユニットの断面構造図を示している。
【０２９７】
図２２に示すように、ｎｉｍダイオード４０Ａを構成する部材（膜）の積層順序が、図２０及び図２１に示される積層順序と反対になっていてもよい。  
図２２に示されるように、導電層４９Ａ上に、ｎ型層４３が設けられる。ｎ型層４３上に、ｉ型層４２が設けられる。ｎ型層４２上に、メタル層４１が設けられる。導電層４９Ａは、配線上に設けられる。
【０２９８】
図２３に示されるように、不純物濃度が低いｐ型の半導体層４５が、ｉ型層の代わりに、用いられてもよい。このｐ型の半導体層４５を、低濃度ｐ型層とよぶ。ｎ型層がＳｉ層である場合、低濃度ｐ型層４５は、例えば、ボロン（Ｂ）が不純物（アクセプタ）として添加されたＳｉ層である。低濃度ｐ型層４５内のアクセプタの不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度である。
【０２９９】
尚、低濃度ｐ型層４５は、ｐ型の半導体層であれば、ＳｉＧｅなどのＳｉを主成分とする半導体層や、化合物半導体層であってもよい。但し、ｎ型層４３と低濃度ｐ型層４５は、同じ材料を主成分とする半導体層であることが好ましい。
【０３００】
図２４に示すように、不純物濃度がｎ型層４３より低いｎ型の半導体層４３ｂが、ｉ型層又は低濃度ｐ型層の代わりに用いられてもよい。ここでは、不純物濃度が低いｎ型の半導体層４３ｂのことを、低濃度ｎ型層４５とよぶ。
【０３０１】
低濃度ｎ型層４３ｂは、ｎ型層４３とメタル層４１との間に設けられる。低濃度ｎ型層４３ｂ内のドナー不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度である。
【０３０２】
尚、低濃度ｎ型層４３ｂは、ｎ型の半導体層であれば、ＳｉＧｅなどのＳｉを主成分とする半導体層や、化合物半導体層であってもよい。但し、ｎ型層４３と低濃度ｎ型層４３ｂは、同じ材料を主成分とすることが好ましい。
【０３０３】
図２５に示すように、ｉ型層（又は低濃度ｐ型層）４８は、その層が含む不純物が高濃度に偏析している偏在層４８ｂを有していてもよい。偏在層４８ｂは、メタル層４１に接触する。
【０３０４】
例えば、偏在層４８ｂは、ｉ型層４８ａとメタル層４１との界面近傍において、不純物（例えば、Ｂ、Ｐ又はＡｓなど）が、高濃度に偏析した層である。偏析する不純物は、ｉ型層に対してドナーとなる不純物でもよいし、ｉ型層に対してアクセプタとなる不純物でもよい。偏在層４８ｂの膜厚は、例えば、１ｎｍ程度である。
【０３０５】
このように、メタル層４１と半導体層（ｎ型層又はｉ型層）４８との界面に、偏在層４８ｂが形成されることによって、メタル層４１と半導体層４８との間のショットキー障壁φＢを低減できる。尚、偏在層４８ｂが設けられることによって、メタル層４１とｉ型層４８との間のショットキー障壁高さが、０ｅＶに実効的に近づくことが好ましい。
【０３０６】
これによって、ｎｉｍダイオード４０Ａに順バイアスが印加された場合において、メタル層から半導体層（例えば、ｉ型層）に注入される電子の移動が、ショットキー障壁φＢによって阻害されることが低減される。  
したがって、偏在層４８ｂが低濃度ｐ型層（又はｉ型層）４８とメタル層４１との界面に設けられることによって、順バイアス印加時におけるｎｉｍダイオード４０Ａのフォワード電流を増大できる。
【０３０７】
ｎ型層４３と導電層４９Ａとの間の半導体層には、ドナー不純物が偏析した偏在層を有する低濃度ｎ型層が、用いられてもよい。
【０３０８】
尚、図２６に示されるように、ｎｉｍダイオード４０Ａは、下側（基板側）から順に、導電層４９Ａ、ｎ型層４３、低濃度ｐ型層（又はｉ型層）４８及びメタル層４１の順序で、構成部材が積層されてもよい。偏在層４８ｂが低濃度ｐ型層４８内に設けられる場合、偏在層４８ｂは、低濃度領域４８ａ上部に形成され、ｎｉｍダイオード４０Ａの上側のメタル層４１に接触する。
【０３０９】
また、図２７に示されるように、ｎ型層４３と導電層４９Ａとの間に、シリサイド層４６が設けられてもよい。この場合、例えば、導電層４９Ａには、ＴｉＮなどの金属化合物が用いられる。ｎ型層４３と金属化合物からなる導電層４９Ａとの間に、シリサイド層４６が設けられることによって、ｎ型層４３と導電層４９Ａとの界面に生じる抵抗（界面抵抗）を低減できる。但し、図２０乃至図２６に示されるｎｉｍダイオード４０Ａにおいて、導電層４９Ａがシリサイド層であってもよいのは、もちろんである。
【０３１０】
図２１乃至図２７に示される各セルユニットＣＵにおいて、メモリ素子２０とｎｉｍダイオード４０Ａとの積層順序が反対であってもよいのは、もちろんである。
【０３１１】
ここで、ｎｉｍダイオード４０Ａを構成するメタル層４１に用いられる材料について、上述の図１８を用いて、説明する。
【０３１２】
本実施形態の抵抗変化メモリに用いられるｎｉｍダイオードにおいて、メタル層４１は、アノード層として用いられ、真性又は不純物を含む半導体層に正孔を注入するための層である。
【０３１３】
そのため、ｎｉｍダイオード４０Ａに用いられるメタル層４１は、半導体層に対する正孔注入能力の高い導電体が好ましく、メタル層４１の仕事関数が大きい材料が好ましい。つまり、メタル層４１のフェルミ準位が、半導体層の価電子帯側の近くに位置し、ｐ型半導体層（例えば、ｐ型Ｓｉ）のフェルミ準位以下であることが好ましい。
【０３１４】
例えば、ｎ型Ｓｉがｎｉｍダイオード４０Ａのｎ型層に用いられる場合、４．６ｅＶ〜５．３ｅＶ程度の仕事関数を有する材料が、メタル層に用いられることが好ましい。ｎｉｍダイオード４０Ａのメタル層４１に用いられる材料例として、ＴｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＷＳｉｘ及びＩｒＳｉｘなどのシリサイドや、ＴｉＮｘ、ＴｉＣｘ、ＨｆＮｘ、ＬａＢｘ、ＷＢｘ、ＷＮｘ、ＷＣｘ及びＲｕＯｘなどの導電性化合物、Ｗ、Ｐｄ、Ｐｔ、Ｉｒ及びＲｕなどの純金属などの中から選択される材料が、挙げられる（但し、ｘ＞０）。
【０３１５】
尚、ここで例示された材料以外の導電体が、ｎｉｍダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【０３１６】
これによって、半導体層（例えば、ｉ型層４２）とメタル層４１との間に生じるショットキー障壁の高さを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるｎｉｍダイオード４０Ａに対して順バイアスが印加された場合に、メタル層４１から半導体層４２に注入される正孔の移動が、メタル層４１と半導体層４２とのショットキー障壁によって阻害されることが低減される。
【０３１７】
したがって、メタル層に用いられる材料に、仕事関数が大きい導電体が用いられることによって、順バイアス印加時におけるｎｉｍダイオード４０Ａの出力電流を増大できる。
【０３１８】
尚、本実施形態のｎｉｍダイオード４０Ａに用いられる各層の膜厚や半導体層の不純物濃度は、抵抗変化メモリの非オーミック素子に要求される特性に応じて、適宜変更可能である。また、本実施形態のｎｉｍダイオード４０Ａは、上述のｐｉｍダイオードと同様に、逆バイアス印加時において、０Ｖからオン電圧までの電圧値までにおいて出力されるリバース電流は小さく、オン電圧以上になると、トンネル現象により大きなリバース電流（オン電流）を出力する。それゆえ、本実施形態のｎｉｍダイオード４０Ａも、ユニポーラ動作及びバイポーラ動作のメモリ素子を用いた抵抗変化メモリに適用できる。
【０３１９】
＜３＞  材料例  
以下、本実施形態の抵抗変化メモリのセルユニットに用いられる材料例を説明する。
【０３２０】
上述においては、非オーミック素子を構成する半導体層として、シリコンを主に例示して、本発明の実施形態の抵抗変化メモリについて説明した。但し、セルユニットの構成部材としての半導体層は、半導体材料であれば、シリコンを主成分とする材料以外でもよい。つまり、シリコン及びシリコンゲルマニウム以外に、Ｃ、ＧａＡｓ、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択することもできる。
【０３２１】
ｐ型半導体層は、ｐ型Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、ｐ型ＺｎＯ、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ−ＳｎＯ２の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
【０３２２】
ｎ型半導体層は、ｎ型Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｉｎを含むＺｎＯ、Ｌａ２ＣｕＯ４の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
【０３２３】
ｐｉｍ又はｎｉｍダイオードを含むセルユニット内に、絶縁体（絶縁層）が含まれる場合がある。セルユニット内に含まれる絶縁層は、例えば、以下の材料から選択される。  
ａ）  酸化物  
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｂ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ  
・  ＡＢ２Ｏ４ 
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅの中から選択される１つ又は複数の組み合わせである。
【０３２４】
例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘなど
・  ＡＢＯ３ 
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎの中から選択される１つ又は複数の複数の組み合わせである。
【０３２５】
例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳＲＴｉＯ３など
ｂ）  酸窒化物  
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ  
・  上述のａ）の酸化物の酸素元素の一部を窒素元素で置換した材料
ＳｉＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８／ｃｍ３以上であるものを含む。
【０３２６】
ワード線／ビット線として機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＸｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなど（但し、ｘ＞０）から選択される１つ又は複数の組み合わせから構成される。尚、導電線が複数の材料を用いて形成される場合、導電線の構成部材は、複数の材料の混晶層から構成される場合がある。
【０３２７】
ｐｉｍ／ｎｉｍダイオード又はメモリ素子の電極層及び導電層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。具体的には、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｌ、Ｒｈ、ＲｕＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＳｒＲｕＯｘ、ＬａＮｉＯｘ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は複数の組み合わせからなる材料を用いて、電極層及び導電層は構成される。電極層及び導電層が複数の材料を用いて形成される場合、電極層及び導電層の構成部材は、複数の材料の混晶層から構成される場合がある。
【０３２８】
尚、ｐ型シリコン層（ｐ型層）に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ、ＰｄＳｉｘ、ＩｒＳｉｘ、ＰｔＳｉｘ、ＲｈＳｉｘ、ＲｅＳｉｘ、ＯｓＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、Ｐ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、ｐ型シリコン層（ｐ型層）に対する電極層（導電層）を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。
【０３２９】
また、ｎ型シリコン層（ｎ型層）に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＹＳｉｘ、ＹｂＳｉｘ、ＥｒＳｉｘ、ＨｏＳｉｘ、ＤｙＳｉｘ、ＧｄＳｉｘ、ＴｂＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、ｎ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、ｎ型シリコン層（ｎ型層）に対する電極層（導電層）を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。
【０３３０】
電極層（導電層）は、拡散防止層又は接着層としての機能を有していてもよい。
【０３３１】
ｐｉｍダイオード（又はｎｉｍダイオード）を構成するメタル層は、図１８に示される材料以外に、例えば、  
ａ）. 単一元素または複数の金属元素の混合物、  
ｂ）. 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、  
ｃ）. ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＴｉＳｉｘ、ＷＣｘ、ＷＢｘ、Ｗ、ＷＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＴａＳｉｘ、ＬａＢｘ、ＬａＮｘ、ＬｓＳｉｘ、ＨｆＳｉｘ、Ｈｆ、ＹＳｉｘ、ＥｒＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＭｎＳｉｘ、ＣｒＳｉｘ、ＦｅＳｉｘ  （但し、ｘ＞０）
のうちの一つまたは複数の組み合わせから構成されるてもよい。
【０３３２】
＜４＞  適用例  
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、ＮＡＮＤフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
【０３３３】
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
【０３３４】
＜５＞  むすび  
本発明によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さも十分に薄くすることができる。
【０３３５】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０３３６】
１：抵抗変化メモリ、２：クロスポイント型メモリセルアレイ、１１：基板、２０：メモリ素子、２１：抵抗変化膜、２５，２６：電極層、３０Ａ，４０Ａ：非オーミック素子、３１，４１：メタル層、３２，３３，４２，４３：半導体層、３８ｂ，４８ｂ：偏在層。
【図１】
2011222952.tif 000003
【図２】
2011222952.tif 000004
【図３】
2011222952.tif 000005
【図４】
2011222952.tif 000006
【図５Ａ】
2011222952.tif 000007
【図５Ｂ】
2011222952.tif 000008
【図６】
2011222952.tif 000009
【図７Ａ】
2011222952.tif 000010
【図７Ｂ】
2011222952.tif 000011
【図７Ｃ】
2011222952.tif 000012
【図８】
2011222952.tif 000013
【図９】
2011222952.tif 000014
【図１０Ａ】
2011222952.tif 000015
【図１０Ｂ】
2011222952.tif 000016
【図１０Ｃ】
2011222952.tif 000017
【図１０Ｄ】
2011222952.tif 000018
【図１１Ａ】
2011222952.tif 000019
【図１１Ｂ】
2011222952.tif 000020
【図１２】
2011222952.tif 000021
【図１３】
2011222952.tif 000022
【図１４】
2011222952.tif 000023
【図１５Ａ】
2011222952.tif 000024
【図１５Ｂ】
2011222952.tif 000025
【図１６】
2011222952.tif 000026
【図１７】
2011222952.tif 000027
【図１８】
2011222952.tif 000028
【図１９Ａ】
2011222952.tif 000029
【図１９Ｂ】
2011222952.tif 000030
【図１９Ｃ】
2011222952.tif 000031
【図１９Ｄ】
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【図１９Ｅ】
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【図１９Ｆ】
2011222952.tif 000034
【図２０】
2011222952.tif 000035
【図２１】
2011222952.tif 000036
【図２２】
2011222952.tif 000037
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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