(57)【要約】【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の信号線に信号を出力する第１の回路と、
ゲート電極が第１のノードに接続され、ソース電極とドレイン電極の一方又は両方に駆動信号が印加され、前記第１のノードの電位と前記駆動信号の電位との電位差に応じてゲート容量が制御される第１のＦＥＴと、
ゲート電極に印加される第１の制御信号に応じて、前記第１の信号線と前記第１のノードとの間の接続を制御する第２のＦＥＴと、
ゲート電極が前記第１のノードに接続され、前記第１のノードの信号電圧をセンシングし増幅する第３のＦＥＴと、
前記第１の信号線に第３の電位を与える第２の回路と、
前記第１の信号線及び電気的に導通状態の前記第２のＦＥＴを介して前記第１の回路から前記第１のノードに前記第１の回路の信号に対応する信号電圧が伝送された後に前記第２のＦＥＴが電気的に非導通に制御された状態で、前記駆動信号の電位を第１の電位から第２の電位に遷移させる電圧制御回路と、
を備え、
前記電圧制御回路は、前記第１のＦＥＴの閾値電圧の変動量を補償するように、少なくとも前記第１の電位、及び前記第３の電位のいずれか一方をオフセット制御する、ことを特徴とする半導体装置。
【請求項２】
前記電圧制御回路は、更に、前記第１のＦＥＴの閾値電圧の変動量を補償するように、前記第２の電位を前記第１の電位と同一のオフセット量でオフセット制御する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の電位の前記オフセット量は、前記第１のＦＥＴの閾値電圧の変動量と絶対値が同一であり、
前記第１及び第２の電位の前記オフセット制御の方向は、前記第１のＦＥＴの閾値電圧の変動方向と反対の方向である、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電圧制御回路は、前記第１のＦＥＴと同一の特性を有するレプリカ素子を含み、前記レプリカ素子の閾値電圧をモニタし、モニタされた前記レプリカ素子の閾値電圧と補正量とに基づいて、前記第１及び第２の電位のオフセット量及び前記第３の電位のオフセット量のいずれか一方を制御する、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の回路は、前記第１の信号線であるビット線、及び前記ビット線に接続する選択的に接続される複数のメモリセルを含み、
前記第２の回路は、前記第３のＦＥＴを含むセンスアンプの出力データを所定の電圧振幅に変換し、その変換したデータを元に前記ビット線を駆動して前記メモリセルに再書き込みする書き込み回路を含み、
前記電圧制御回路は、前記少なくとも第１の電位のオフセット制御に代えて、前記第１のＦＥＴの閾値電圧の変動量を補償するように、前記書き込み回路の前記電圧振幅をオフセット制御する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記書き込み回路は、前記所定の電圧を、前記ビット線を駆動する電圧にレベル変換するレベルシフタを含む、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記メモリセルの情報を蓄積電荷として保持するキャパシタの一端にプレート電圧が印加され、
前記電圧制御回路は、更に、前記第１のＦＥＴの閾値電圧の変動量を補償するように、前記プレート電圧をオフセット制御する、ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第２の回路は、第１のプリチャージ信号に対応して、前記第１の信号線を前記第３の電位である第１のプリチャージ電圧にプリチャージする第１のプリチャージ回路を含み、
前記電圧制御回路は、前記少なくとも第１の電位のオフセット制御に代えて、前記第１のＦＥＴの閾値電圧の変動量を補償するように、前記第１のプリチャージ電圧をオフセット制御する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項９】
前記第１のプリチャージ電圧は、前記第２のノードをプリチャージするプリチャージ電圧よりも低い電圧である、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
更に、前記駆動信号がゲート電極に供給され、前記センシングし増幅された信号を出力する出力ノードである第２のノードと第３のノードとの間に前記第３のＦＥＴと直列に接続する第４のＦＥＴを備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
更に、第２のプリチャージ信号に対応して、前記第２のノードを第２のプリチャージ電圧にプリチャージする第２のプリチャージ回路を備える、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
更に、前記第２のノードを介して、当該第２のノードの出力信号を保持するラッチ回路を備える、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１の回路は、前記第１の信号線であるビット線、及び前記ビット線に接続する選択的に接続される複数のメモリセルを含む、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１の回路は、前記第１の信号線であるデータ線に増幅されたデータを出力するセンスアンプを含み、
前記第３のＦＥＴは、前記センスアンプが増幅したデータを更に増幅するデータアンプである、ことを特徴とする請求項１乃至４、８乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１の回路は、
第２の信号線に信号を出力する第３の回路と、
ゲート電極が第４のノードに接続され、ソース電極とドレイン電極の一方又は両方に第２の駆動信号が印加され、前記第４のノードの電位と前記第２の駆動信号の電位との電位差に応じてゲート容量が制御される第５のＦＥＴと、
ゲート電極に印加される第２の制御信号に応じて、前記第２の信号線と前記第４のノードとの間の接続を制御する第６のＦＥＴと、
ゲート電極が前記第４のノードに接続され、前記第４のノードの信号電圧をセンシングし増幅する第７のＦＥＴと、
前記第２の信号線に第６の電位を与える第４の回路と、
前記第３の回路から前記第２の信号線及び電気的に導通状態の前記第６のＦＥＴを介して前記第４のノードに前記第３の回路の信号に対応する信号電圧が伝送された後に前記第６のＦＥＴが電気的に非導通に制御された状態で、前記第２の駆動信号の電位を第４の電位から第５の電位に遷移させる第２の電圧制御回路と、を含み、
前記第２の電圧制御回路は、前記第５のＦＥＴの閾値電圧の変動量を補償するように、少なくとも前記第４の電位、及び前記第６の電位のいずれか一方をオフセット制御する、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
更に、前記第３のＦＥＴによってセンシングし増幅された信号を第２の信号線に伝送する第３の回路と、
ゲート電極が第４のノードに接続され、ソース電極とドレイン電極の一方又は両方に第２の駆動信号が印加され、前記第４のノードの電位と前記第２の駆動信号の電位との電位差に応じてゲート容量が制御される第５のＦＥＴと、
ゲート電極に印加される第２の制御信号に応じて、前記第２の信号線と前記第４のノードとの間の接続を制御する第６のＦＥＴと、
ゲート電極が前記第４のノードに接続され、前記第４のノードの信号電圧をセンシングし増幅する第７のＦＥＴと、
前記第２の信号線に第６の電位を与える第４の回路と、
前記第３の回路から前記第２の信号線及び電気的に導通状態の前記第６のＦＥＴを介して前記第４のノードに前記第３の回路の信号に対応する信号電圧が伝送された後に前記第６のＦＥＴが電気的に非導通に制御された状態で、前記第２の駆動信号の電位を第４の電位から第５の電位に遷移させる第２の電圧制御回路と、を備え、
前記第２の電圧制御回路は、前記第５のＦＥＴの閾値電圧の変動量を補償するように、少なくとも前記第４の電位、及び前記第６の電位のいずれか一方をオフセット制御する、ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２の電圧制御回路は、更に、前記第５のＦＥＴの閾値電圧の変動量を補償するように、前記第５の電位を前記第４の電位と同一のオフセット量でオフセット制御する、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第４及び第５の電位の前記オフセット量は、前記第５のＦＥＴの閾値電圧の変動量と絶対値が同一であり、
前記第４及び第５の電位の前記オフセット制御の方向は、前記第５のＦＥＴの閾値電圧の変動方向と反対の方向である、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記電圧制御回路は、前記第５のＦＥＴと同一の特性を有する第２のレプリカ素子を含み、前記第２のレプリカ素子の閾値電圧をモニタし、モニタされた前記第２のレプリカ素子の閾値電圧と補正量とに基づいて、前記第４及び第５の電位のオフセット量及び前記第６の電位のオフセットのいずれか一方を制御する、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
請求項１から１９のいずれかに記載の半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備える、ことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線を伝送される信号電圧をセンス増幅するアンプを備えた半導体装置に関する。例えば、メモリセルに保持される情報をビット線に読み出してセンスアンプによりセンス増幅するシングルエンド型のセンスアンプや、センスアンプのデータをデータ線に読み出してデータアンプによりセンス増幅するシングルエンド型のデータアンプを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置の微細化と大容量化が進んでいることから、例えばセンスアンプやデータアンプなどの各種アンプとして、小さい回路規模で高密度配置が可能なシングルエンド型の回路構成を採用することが望ましい。例えば、微小信号を効率的に増幅することが可能なシングルエンド型のアンプとして、いわゆるゲーテッドダイオードを用いたアンプが提案されている（例えば、特許文献１〜３、非特許文献１参照）。例えば、ゲーテッドダイオードとして機能する電界効果トランジスタ（ＦＥＴ）のゲート電極をアンプの入力ノードに接続し、ゲーテッドダイオードの駆動電圧を適切に制御することにより、ゲーテッドダイオードの容量とアンプの入力容量との間の電荷転送に基づき入力ノードの信号電圧をブーストさせることができるので（非特許文献のＦｉｇ．５参照）、微小信号のセンス増幅に適したアンプを実現可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第2005/0145895号明細書
【特許文献２】米国特許出願公開第2006/0050581号明細書
【特許文献２】米国特許出願公開第2009/0103382号明細書
【非特許文献】
【０００４】
【非特許文献１】W. K. Luk, and R.H. Dennard “Gated-Diode Amplifiers,”IEEE Transactions on Circuits and Systems, vol.52, No. 5, pp. 266-270, May 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、チップ内に構成される多数の電界効果トランジスタ（ＦＥＴ）は、プロセス変動や温度変動の影響によって閾値電圧が変動する。そして、上記ゲーテッドダイオードとして機能する電界効果トランジスタ（ＦＥＴ）は、その閾値電圧が製造プロセスや温度依存性により変動した場合、センスマージンが低下するという問題がある。特に、半導体装置のプロセスの加工寸法が微細化した大容量ＤＲＡＭ等の高集積メモリにおいては、ゲーテッドダイオードとして機能するＦＥＴの閾値電圧のランダムなばらつきが増大し、このばらつきが上記閾値電圧の変動に加算されるので、上記従来の構成を適用したセンスアンプやデータアンプの所望の特性を実現できないという問題がある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、第１の信号線に信号を出力する第１の回路と、ゲート電極が第１のノードに接続され、ソース電極とドレイン電極の一方又は両方に駆動信号が印加され、第１のノードの電位と駆動信号の電位との電位差に応じてゲート容量が制御される第１のＦＥＴと、ゲート電極に印加される第１の制御信号に応じて、第１の信号線と第１のノードとの間の接続を制御する第２のＦＥＴと、ゲート電極が第１のノードに接続され、第１のノードの信号電圧をセンシングし増幅する第３のＦＥＴと、第１の信号線に第３の電位を与える第２の回路と、第１の信号線及び電気的に導通状態の第２のＦＥＴを介して第１の回路から第１のノードに第１の回路の信号に対応する信号電圧が伝送された後に第２のＦＥＴが電気的に非導通に制御された状態で、駆動信号の電位を第１の電位から第２の電位に遷移させる電圧制御回路と、を備え、電圧制御回路は、第１のＦＥＴの閾値電圧の変動量を補償するように、少なくとも第１の電位、及び第３の電位のいずれか一方をオフセット制御する、ことを特徴とする。
【０００７】
本発明の半導体装置によれば、ゲーテッドダイオードとしての第１のＦＥＴは駆動信号の電位に応じてゲート容量が制御され、第１の回路から第１の信号線を経由して第１のノードに伝送された信号電圧を第３のセンスアンプによりセンス増幅する際、第１のＦＥＴの閾値電圧の変動に対応して駆動信号の第１の電位がオフセット制御される。電圧制御回路が駆動信号の電位の遷移量を制御することにより、第１のＦＥＴの閾値電圧がプロセス変動や温度変動の影響によって変動したときにおいても、第１の信号線、第１のＦＥＴ、及び第３のＦＥＴの３つの電位関係を一定に保つように制御でき、ゲーテッドダイオードのゲート容量による第１のノードに伝送された信号電圧の増幅効果を利用したセンス増幅時のセンスマージンの低下を抑止することができる。
【０００８】
本発明は、例えば、メモリセルからビット線に読み出された信号をセンス増幅するセンスアンプを含む構成に対して適用することができる。また例えば、センスアンプからデータ線に伝送される出力データをセンス増幅するデータアンプを含む構成に対して適用することができる。さらに本発明は、前記半導体装置に加えて、前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラとを備えて構成される情報処理システムに対しても適用することができる。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、アンプの入力ノードである第１のノードに接続されるゲーテッドダイオード（第１のＦＥＴ）の閾値電圧の変動に対応して、ゲーテッドダイオードの駆動信号の電位を適切に制御するようにしたので、閾値電圧の変動に起因するセンスマージンの低下を防止することができる。特に、ＤＲＡＭ等の半導体装置の微細化と大容量化により閾値電圧のランダムばらつきが増大した場合であっても、製造プロセスや温度依存性に起因する変動を確実に補償し、良好なセンスマージンを確保することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態のＤＲＡＭの概略の構成を示すブロック図である。
【図２】第１実施形態のセンスアンプ及びその周辺部の回路構成を示す図である。
【図３】第１実施形態のセンスアンプにおいてメモリセルに保持される情報を読み出す場合の第１の動作波形図である。
【図４】第１実施形態のセンスアンプにおいてメモリセルに保持される情報を読み出す場合の第２の動作波形図である。
【図５】第１実施形態のセンスアンプにおいてメモリセルに保持される情報を読み出す場合の第３の動作波形図である。
【図６】図１の閾値電圧モニタ回路の回路構成例を示す図である。
【図７】図１のδＶｔ発生回路の回路構成例を示す図である。
【図８】図１のＶＳＨ発生回路及びＶＳＬ発生回路の回路構成例を示す図である。
【図９】図１の駆動信号発生回路の回路構成例を示す図である。
【図１０】第２実施形態のセンスアンプにおいてメモリセルに保持される情報を読み出す場合の第１の動作波形図である。
【図１１】第２実施形態のセンスアンプにおいてメモリセルに保持される情報を読み出す場合の第２の動作波形図である。
【図１２】第２実施形態のδＶｔ発生回路の回路構成例を示す図である。
【図１３】第３実施形態のデータアンプ及びその周辺部の回路構成を示す図である。
【図１４】第３実施形態のデータアンプにおいてメモリセルに保持される情報を読み出す場合の第１の動作波形図である。
【図１５】第３実施形態のデータアンプにおいてメモリセルに保持される情報を読み出す場合の第２の動作波形図である。
【図１６】第３実施形態のデータアンプにおいてメモリセルに保持される情報を読み出す場合の第３の動作波形図である。
【図１７】第４実施形態のデータアンプにおいてメモリセルに保持される情報を読み出す場合の第１の動作波形図である。
【図１８】第４実施形態のデータアンプにおいてメモリセルに保持される情報を読み出す場合の第２の動作波形図である。
【図１９】第４実施形態のδＶｔ発生回路の回路構成例を示す図である。
【図２０】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１２】
本発明の技術思想の一例は、半導体装置に含まれるセンスアンプやセンスアンプの出力データを更に増幅するデータアンプなどの各種アンプにおいて、第１の信号線から第２のＦＥＴによりサンプリングされた第１のノードの信号電圧を第３のＦＥＴでセンシングし増幅する場合、駆動電圧に応じてゲート容量が制御される第３のＦＥＴのゲート電極に接続する第１のＦＥＴをゲーテッドダイオードとして機能させてセンシングすべき情報にそれぞれ関連する第１の信号電圧の電位に対応してカップリングブーストさせる構成を採用し、第１のＦＥＴの閾値電圧の変動に応じて駆動電圧の電位をオフセットさせることにより、センシング時の第１のＦＥＴの閾値電圧の変動を補償し、これにより、第３のＦＥＴを増幅素子として含むセンスアンプやデータアンプ等のセンスマージンの低下を抑止するものである。
【００１３】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の第１〜第４実施形態においては、本発明を適用した半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）について説明する。
【００１４】
［第１実施形態］
本発明を適用した第１実施形態のＤＲＡＭについて説明する。図１は、第１実施形態のＤＲＡＭの概略の構成を示すブロック図であり、メモリセルアレイ領域１０と、その周辺のロウ系回路１１及びカラム系回路１２と、データ入出力回路１３と、制御回路１４と、電圧制御回路１５とを含む半導体装置１００が示されている。メモリセルアレイ領域１０には、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣが形成されている。ロウ系回路１１はワード線ＷＬに関連する回路群を含み、例えば、複数のワード線ＷＬを駆動する複数のワードドライバ（不図示）等が設けられている。カラム系回路１２はビット線ＢＬに関連する回路群を含み、例えば、複数のビット線ＢＬにそれぞれ接続された複数のセンスアンプＳＡからなるセンスアンプ群１２ａや、複数のデータ線／ＤＬを介してそれぞれのセンスアンプＳＡと接続された複数のデータアンプＤＡからなるデータアンプ群１２ｂが設けられている。データ入出力回路１３は、カラム系回路領域１２に入出力されるデータの転送を制御し、外部との間でデータ入出力（ＤＱ）を行う。
【００１５】
制御回路１４は、外部からの制御信号（コマンド）に応じてＤＲＡＭ全体の動作を制御する多様な回路群を含む。例えば、コマンドデコーダ等の回路に加えて、外部クロックに基づき内部クロックを生成するクロックジェネレータ（不図示）や、外部から入力されるアドレスを保持するアドレスバッファ（不図示）等も制御回路１４に含まれるが、本願の請求対象の本質には関連しないのでその説明は省略する。
【００１６】
電圧制御回路１５は、第１実施形態における後述の回路に供給される各種電圧の発生回路群やそれらに付随する各種回路を含む。例えば、後述のＦＥＴ(Field Effect Transistor)の閾値電圧をモニタしてモニタ信号Ｓｍを出力する閾値電圧モニタ回路３０、モニタ信号Ｓｍに基づき後述の閾値電圧の変動量であるδＶｔを発生するδＶｔ発生回路３１、後述の電圧ＶＳＨ、ＶＳＬを発生するＶＳＨ発生回路３２及びＶＳＬ発生回路３３、ゲーデッドダイオード駆動用の駆動信号ＳＥＴを発生する駆動信号発生回路３４などが設けられているが、詳細については後述する。なお、図１の電圧制御回路１５の構成は一部を示したものであり、他にも多様な回路が電圧制御回路１５に設けられているが、その説明を省略する。なお、以後の説明において、Field Effect Transistorを単にＦＥＴと称する。例えば、ＦＥＴＱ１は、符号Ｑ１のField Effect Transistorを示す。
【００１７】
次に図２は、第１実施形態のセンスアンプＳＡ及びその周辺部の回路構成を示す図である。図２においては、１本のワード線ＷＬと１本のビット線ＢＬ（本発明の第１の信号線）の交点に配置されるメモリセルＭＣ（本発明の第１の回路）と、ビット線ＢＬに接続されるシングルエンド型のセンスアンプＳＡとを示している。メモリセルＭＣは、ＮＭＯＳ型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成される。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとプレート電圧ＶＰＬＴとの間に接続されている。また、ビット線ＢＬにはビット線容量Ｃｂが寄生容量として存在している。このビット線容量Ｃｂは、関連する配線の寄生容量やメモリセルＭＣの接続数に依存して定まる。なお、図２では１個のメモリセルＭＣのみを示しているが、実際には１本のビット線ＢＬに複数のメモリセルＭＣが接続される。
【００１８】
センスアンプＳＡは、ＮＭＯＳ型のＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ７、Ｑ８と、ＰＭＯＳ型のＦＥＴＱ６、Ｑ９と、ラッチ２０（ラッチ回路）と、レベルシフタ２１とを含んで構成されるシングルエンド型のセンスアンプである。ＦＥＴＱ１（本発明の第１のＦＥＴ）は、ゲート電極がノードＮ１（本発明の第１のノード）に接続され、ソース電極及びドレイン電極に駆動信号ＳＥＴが印加され、ノードＮ１の電位と駆動信号ＳＥＴの電位との電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能する。ゲート容量は、主にノードＮ１の電位と駆動信号ＳＥＴの電位との電位差に応じて形成されるＦＥＴＱ１の反転チャネル層に関連する容量である。なお、以後の説明において、トランジスタの動作に関連する反転チャネル層を、単にチャネルと称する。なお、図２の例ではＦＥＴＱ１のソース電極とドレイン電極の両方に駆動信号ＳＥＴが印加されるが、ＦＥＴＱ１のソース電極とドレイン電極の少なくともいずれか一方に駆動信号ＳＥＴを印加するようにしてもよい。
【００１９】
ＦＥＴＱ１は、駆動信号ＳＥＴの電位を基準として、ノードＮ１の電位がＦＥＴＱ１の閾値電圧Ｖｔ１より高いときはチャネルが形成されてゲート容量値が増大し、ノードＮ１の電位がＦＥＴＱ１の閾値電圧Ｖｔ１より低いときはチャネルが形成されずにゲート容量値が減少する。この場合、駆動信号ＳＥＴをＦＥＴＱ１に印加したとき（第１の電位から第２の電位へ遷移させたとき）、ノードＮ１の電位が閾値電圧Ｖｔ１より高い場合はＦＥＴＱ１のゲート容量が大きくなってノードＮ１の電位が増幅される（大きなカップリングブースト値）のに対し、ノードＮ１の電位が閾値電圧Ｖｔ１より低い場合はＦＥＴＱ１のゲート容量が小さいためノードＮ１の電位はほとんど増幅されない（小さなカップリングブースト値）。駆動信号ＳＥＴの電位のうち、ローレベルは電圧ＶＳＬ（本発明の第１の電位）で与えられ、ハイレベルは電圧ＶＳＨ（本発明の第２の電位）で与えられるが、これらの電圧ＶＳＬ、ＶＳＨについては後述する。
【００２０】
ＦＥＴＱ２（本発明の第２のＦＥＴ）は、ゲートに印加される制御信号ＴＧに応じて、ビット線ＢＬとノードＮ１との間の電気的な接続を制御する。制御信号ＴＧをハイにすると、ＦＥＴＱ１を介してビット線ＢＬの信号がノードＮ１にてサンプリングされ、その後、制御信号ＴＧをローに変化させると、ビット線ＢＬとノードＮ１が切り離され、駆動信号ＳＥＴによる増幅動作の際にＦＥＴＱ１からビット線容量Ｃｂが見えない状態に制御される。
【００２１】
ＦＥＴＱ３（本発明の第３のＦＥＴ）は、ゲートがノードＮ１に接続され、ノードＮ１の電位とＦＥＴＱ３の閾値電圧Ｖｔ３との大小関係に応じて導通制御される。すなわち、ノードＮ１の電位が閾値電圧Ｖｔ３より高いとＦＥＴＱ３がオンし、ノードＮ１の電位が閾値電圧Ｖｔ３より低いとＦＥＴＱ３がオフする。
【００２２】
ＦＥＴＱ４（本発明の第４のＦＥＴ）は、センスタイミング制御用スイッチとして機能し、ゲートに上記駆動信号ＳＥＴが印加される。ＦＥＴＱ４は、駆動信号ＳＥＴがハイに駆動されたとき、ＦＥＴＱ３と出力側のノードＮ２（本発明の第２のノード）との間を接続する。
【００２３】
ＦＥＴＱ５は、ビット線ＢＬのプリチャージ回路として機能し、該ゲートに印加されたプリチャージ信号ＰＣがハイのときにビット線ＢＬをグランド電位ＶＳＳにプリチャージする。プリチャージ信号ＰＣは、メモリセルＭＣへのアクセスが実行されない所謂半導体装置がスタンバイの状態時に活性化する信号である。なお、プリチャージ期間中は、制御信号ＴＧがハイに制御されるので、ビット線ＢＬと同様、ノードＮ１もグランド電位ＶＳＳにプリチャージされる。また、ＦＥＴＱ６は、ノードＮ２のプリチャージ回路として機能し、ゲートに印加された反転プリチャージ信号／ＰＣがローのときにノードＮ２を電源電圧ＶＤＤにプリチャージする。
【００２４】
ラッチ２０は、ノードＮ２とノードＮ３との間にそれぞれ並列に接続され、互いの出力ノードと入力ノードとがそれぞれ接続された一対のインバータＩＮ１、ＩＮ２により構成され、センスアンプＳＡのレベルキーパーとして機能する。インバータＩＮ１の出力は、ノードＮ３（センスアンプＳＡの出力端子）からセンスアンプ出力信号ＳＡＯとして出力される。
【００２５】
レベルシフタ２１は、入力側がノードＮ２に接続され、電源電圧ＶＤＤ及びグランド電位ＶＳＳの入力振幅を、電圧ＶＳＮＨ、ＶＳＮＬの出力振幅に変換する回路である。一対のＦＥＴＱ８、Ｑ９はインバータを構成し、レベルシフタ２１から出力される信号を反転する（レベルシフタ２１とインバータ（ＦＥＴＱ８、Ｑ９）が本発明の第２の回路に相当する）。このインバータから出力される反転信号は、ＦＥＴＱ７のドレインに印加される。ＦＥＴＱ７は、メモリセルＭＣへの書き込み制御用スイッチとして機能し、ゲートに書き込み制御信号ＷＴが印加され、ソースがビット線ＢＬに接続されている。故に、レベルシフタ２１とインバータ（ＦＥＴＱ８、Ｑ９）は、メモリセルＭＣに情報を直接書き込むライトアンプである。半導体装置１００の外部から供給された書き込みデータは、ノードＮ３及びラッチ回路２０を介してライトアンプに入力される。また、後述するように、センスアンプＳＡ（第３と第４のＦＥＴを含む）で増幅されたメモリセルＭＣの情報を、メモリセルＭＣに再書き込み（リストア）する機能をも有する。書き込み制御信号ＷＴは、メモリセルＭＣが破壊読出しである場合、ＦＥＴＱ３がセンシングして出力側のノードＮ２に出力したセンシング情報を、そのセンシング情報とは反対の電位である反転電位に置き換えてメモリセルＭＣへ出力する。シングルエンド型のセンスアンプＳＡに対応した１本のビット線ＢＬだからである。
【００２６】
次に、図２のセンスアンプＳＡにおいて、メモリセルＭＣに保持される情報を読み出す場合の動作について、図３〜図５を用いて説明する。図３〜図５では、センスアンプＳＡにおいてメモリセルＭＣのハイデータ「１」を読み出す場合と、メモリセルＭＣのローデータ「０」を読み出す場合の動作波形図を示している。それぞれ、動作温度Ｔ、製造プロセス、ＦＥＴＱ１の閾値電圧Ｖｔ１のばらつき範囲Ｒａに関し、異なる３条件を比較して示している。なお、チップ内には多数のセンスアンプＳＡが存在するため、それぞれのＦＥＴＱ１が同じプロセス条件で製造されていたとしても、チャネル不純物濃度のランダムなばらつきや、加工寸法のばらつき等により、閾値電圧Ｖｔ１のランダムなばらつきが存在する。図３〜図５では、ＦＥＴＱ１の閾値電圧Ｖｔ１のばらつき範囲Ｒａをハッチングで表している。
【００２７】
図３は、動作温度Ｔが標準（ＴＹＰ：例えば５０℃）で製造プロセスも標準（ＴＹＰ）であって、閾値電圧Ｖｔ１のばらつき範囲Ｒａも標準（ＴＹＰ）の範囲である場合の動作波形図を示している。図３の左側はメモリセルＭＣからのハイデータの読み出し動作であり、初期時点でメモリセルＭＣのキャパシタＣｓの一方の電極（選択トランジスタＱ０とキャパシタＣｓを接続するノード）はハイデータに対応する電圧ＶＳＮＨとなっている。プリチャージ解除期間Ｔ１に至る前は、プリチャージ信号ＰＣがハイ（反転プリチャージ信号／ＰＣがロー）に制御され、ビット線ＢＬ及びノードＮ１がグランド電位ＶＳＳにプリチャージされ、ノードＮ２（図２）が電源電圧ＶＤＤにプリチャージされ、ノードＮ３（センスアンプ出力信号ＳＡＯ）はグランド電位ＶＳＳに保たれている。プリチャージ解除期間Ｔ１になると、プリチャージ信号ＰＣがロー（反転プリチャージ信号／ＰＣがハイ）に制御され、ビット線ＢＬとノードＮ１はともにグランド電位ＶＳＳを保ったままフローティング状態となり、ノードＮ２はラッチ２０により電源電圧ＶＤＤを保った状態となる。このとき、ラッチ２０により、ノードＮ３はグランド電位ＶＳＳを保ち続ける。
【００２８】
次いで、メモリセル選択期間Ｔ２において、ワード線ＷＬが負電圧ＶＫＫから昇圧電圧ＶＰＰに駆動されて選択トランジスタＱ０がオンし、ビット線ＢＬにメモリセルＭＣのハイデータに対応する信号電圧が読み出される。このとき、制御信号ＴＧはハイであるので、ビット線ＢＬに読み出された信号電圧はＦＥＴＱ２を介してノードＮ１に伝送される。続いて、センス期間Ｔ３において、制御信号ＴＧがローに制御されてビット線ＢＬとノードＮ１が切り離された後、駆動信号ＳＥＴの電位がグランド電位ＶＳＳから電源電圧ＶＤＤに駆動される。このとき、閾値電圧Ｖｔ１のランダムなばらつき範囲Ｒａを図３の動作波形図に重ねて示すように、ノードＮ１の電位がばらつき範囲Ｒａの上限より高くなる。そのため、ＦＥＴＱ１にチャネルが形成されるためゲート容量が増大し、ノードＮ１の電位がカップリングブーストより大きく上昇する。その結果、ノードＮ１の電位がＦＥＴＱ３の閾値電圧Ｖｔ３より高くなってＦＥＴＱ３がオンするので、ノードＮ２の電位はグランド電位ＶＳＳまで急速に低下し、ノードＮ３の電位は電源電圧ＶＤＤまで上昇し、ハイデータのセンスアンプ出力信号ＳＡＯが読み出される。なお、ビット線ＢＬはＦＥＴＱ２によりノードＮ１から切り離されているので、同じ電位を保ち続ける。
【００２９】
続いて、リストア期間Ｔ４において、書き込み制御信号ＷＴが昇圧電圧ＶＰＰに制御され、ノードＮ２の電位がレベルシフタ２１及びＦＥＴＱ８、Ｑ９により電圧ＶＳＮＨに反転され、ＦＥＴＱ７を介してビット線ＢＬが電圧ＶＳＮＨに駆動され、メモリセルＭＣにハイデータが再書き込みされる。なお、図３の例では、電圧ＶＳＮＨが電源電圧ＶＤＤと等しくなるように設定されている。
【００３０】
次に図３の右側はメモリセルＭＣからのローデータの読み出し動作であり、初期時点でメモリセルＭＣのキャパシタＣｓの一方の電極はローデータに対応する電圧ＶＳＮＬとなっている。プリチャージ解除期間Ｔ１に至る前とプリチャージ解除期間Ｔ１における動作波形については、図３の左側と同様であるので省略する。一方、メモリセル選択期間Ｔ２において、ワード線ＷＬが負電圧ＶＫＫから昇圧電圧ＶＰＰに駆動されて選択トランジスタＱ０がオンし、ビット線ＢＬにメモリセルＭＣのローデータに対応する信号電圧が読み出される。続いて、センス期間Ｔ３において、制御信号ＴＧがローに制御されてビット線ＢＬとノードＮ１が切り離された後、駆動信号ＳＥＴが電源電圧ＶＤＤに駆動される。このとき、ノードＮ１の電位が閾値電圧Ｖｔ１のばらつき範囲Ｒａの下限より低いので、ＦＥＴＱ１にチャネルが形成されないため、ノードＮ１の電位は僅かに上昇するだけである。僅かに上昇とは、該ソース電極とゲート電極との物理的な寄生容量によるものである。その結果、ノードＮ１の電位がＦＥＴＱ３の閾値電圧Ｖｔ３より低く、ＦＥＴＱ３がオフの状態にとどまるので、ノードＮ２の電位は電源電圧ＶＤＤを保持し、ノードＮ３の電位はグランド電位ＶＳＳを保持し、ローデータのセンスアンプ出力信号ＳＡＯが読み出される。なお、ビット線ＢＬはＦＥＴＱ２によりノードＮ１から切り離されているので、同じ電位を保ち続ける。本発明の特徴の一つは、電圧制御回路１５によってオフセット量がそれぞれオフセット制御された第１の電位と第２の電位によって、データ「０」を読み出す場合において、ＦＥＴＱ１にチャネルが形成されない点にある。
【００３１】
続いて、リストア期間Ｔ４において、書き込み制御信号ＷＴが昇圧電圧ＶＰＰに制御され、ノードＮ２の電位がレベルシフタ２１及びＦＥＴＱ８、Ｑ９により電圧ＶＳＮＬに反転され、ＦＥＴＱ７を介してビット線ＢＬが電圧ＶＳＮＬに駆動され、メモリセルＭＣにローデータが再書き込みされる。なお、図３の例では、電圧ＶＳＮＬがグランド電位ＶＳＳと等しくなるように設定されている。
【００３２】
次に図４は、動作温度Ｔが上限（ＭＡＸ：例えば１２５℃）で製造プロセスが高速（ＦＡＳＴ）であって、閾値電圧Ｖｔ１のばらつき範囲Ｒａが標準から下方にシフトする場合の動作波形図を示している。具体的には、図４のばらつき範囲Ｒａは、図３の条件（ＴＹＰ）からδＶｔだけ低い条件（ＴＹＰ−δＶｔ）にシフトしている。このような条件に対し、第１実施形態では、後述するように、駆動信号ＳＥＴの電位をばらつき範囲Ｒａに連動してオフセット制御させる制御を行うものである。
【００３３】
図４の動作波形のうち図３と異なるのは、駆動信号ＳＥＴのローレベルの電位が図３のグランド電位ＶＳＳよりδＶｔだけ上方にオフセット制御した電位ＶＳＳ＋δＶｔに制御される点と、駆動信号ＳＥＴのハイレベルの電位が図３の電源電圧ＶＤＤよりδＶｔだけ上方にオフセット制御した電圧ＶＤＤ＋δＶｔに制御される点である。従って、図４の左側と右側の各センス期間Ｔ３においてビット線ＢＬに信号電圧が読み出されたとき、駆動信号ＳＥＴの電位に対するばらつき範囲Ｒａの相対的な位置関係は、図３の場合と同条件になる。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ１のばらつき範囲Ｒａのシフトを補償することが可能となる。
【００３４】
次に図５は、動作温度Ｔが下限（ＭＩＮ：例えば−２５℃）で製造プロセスが低速（ＳＬＯＷ）であって、閾値電圧Ｖｔ１のばらつき範囲Ｒａが標準から上方にシフトする場合の動作波形図を示している。具体的には、図５のばらつき範囲Ｒａは、図３の条件（ＴＹＰ）からδＶｔだけ高い条件（ＴＹＰ＋δＶｔ）にシフトしている。このような条件に対し、第１実施形態では、図４のケースと同様、駆動信号ＳＥＴの電位をばらつき範囲Ｒａに連動してオフセット制御させる制御を行うものである。
【００３５】
図５の動作波形のうち図３と異なるのは、駆動信号ＳＥＴのローレベルの電位が図３のグランド電位ＶＳＳよりδＶｔだけ下方にオフセット制御した電位ＶＳＳ−δＶｔに制御される点と、駆動信号ＳＥＴのハイレベルの電位が図３の電源電圧ＶＤＤよりδＶｔだけ下方にオフセット制御した電圧ＶＤＤ−δＶｔに制御される点である。従って、図５の左側と右側の各センス期間Ｔ３においてビット線ＢＬに信号電圧が読み出されたとき、駆動信号ＳＥＴの電位に対するばらつき範囲Ｒａの相対的な位置関係は、図３及び図４の場合と同条件になる。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ１のばらつき範囲Ｒａのシフトを補償することが可能となる。
【００３６】
図６は、図１の閾値電圧モニタ回路３０の回路構成例を示す図である。図６に示すように閾値電圧モニタ回路３０は、レプリカＦＥＴＱ１Ｒと、定電流源４０と、オペアンプ４１とを含んで構成され、正負の定電圧電源である正電圧ＶＤＬ／負電圧ＶＥＬが供給されている。レプリカＦＥＴＱ１Ｒは、モニタ対象であるＦＥＴＱ１のレプリカ素子として機能し、ＦＥＴＱ１とほぼ同形状かつ同サイズとなるように形成され、ＦＥＴＱ１と同一の特性を有している。レプリカＦＥＴＱ１Ｒと負電圧ＶＥＬの間には一定の電流Ｉｂが流れる定電流源４０が接続されている。オペアンプ４１には、マイナス側入力端子にレプリカＦＥＴＱ１Ｒのソース電圧が抵抗を介して入力され、プラス側入力端子がグランド電位ＶＳＳに接続される。オペアンプ４１の出力端子は抵抗を介してレプリカＦＥＴＱ１Ｒのゲートに接続される。これにより、オペアンプ４１により、定電流Ｉｂが流れる状態でレプリカＦＥＴＱ１Ｒのソース電圧がグランド電位ＶＳＳに一致するようにフィードバック制御が行われる。従って、閾値電圧モニタ回路３０から出力されるモニタ信号Ｓｍは、グランド電位ＶＳＳを基準としたレプリカＦＥＴＱ１Ｒの閾値電圧Ｖｔ１Ｒに一致する。
【００３７】
図７は、図１のδＶｔ発生回路３１の回路構成例を示す図である。図７に示すように、δＶｔ発生回路３１は、補正量設定回路４２と、タップ選択回路４３と、ローパスフィルタ４４と、２つのオペアンプ４５、４６とを含んで構成されている。補正量設定回路４２は、正電圧ＶＤＬと負電圧ＶＥＬの間の多数の中間電位の中から抵抗分割により選択された所望の電位をセレクタ４２ａで選択して補正量Ｖｃとして出力する。セレクタ４２ａにおける選択は、選択可能な中間電位の情報がプログラムされたタップ選択回路４３の出力信号に基づいて行われる。補正量設定回路４２では、プロセスがＴＹＰ、温度５０℃のときにδＶｔ＝０Ｖとなるように補正量Ｖｃが設定される。このように補正量Ｖｃを設定することにより、温度５０℃における製造プロセスの変動に起因する閾値電圧Ｖｔ１の変動が補償されるように、補正量ＶｃがδＶｔの値に反映される。なお、タップ選択回路４３のプログラム手段としては、レーザーヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子などを用いることができる。
【００３８】
初段のオペアンプ４５は、増幅率１倍の反転増幅回路／レベルシフト回路として機能し、マイナス側入力端子に、閾値電圧モニタ回路３０（図６）から出力されるモニタ信号Ｓｍ（電圧Ｖｔ１Ｒ）が印加され、プラス側入力端子に、抵抗とキャパシタからなるローパスフィルタ４４を通って平滑化された上述の補正量Ｖｃがシフト電圧として印加される。オペアンプ４５からは、出力電圧−Ｖｔ１Ｒ＋２Ｖｃが出力される。２段目のオペアンプ４６は、ドライバ回路として機能するボルテージフォロアであり、初段のオペアンプ４５の出力電圧に一致する出力電圧−Ｖｔ１Ｒ＋２Ｖｃを電圧δＶｔとして出力する。
【００３９】
図８は、図１のＶＳＨ発生回路３２及びＶＳＬ発生回路３３の回路構成例を示す図である。なお、ＶＳＨ発生回路３２及びＶＳＬ発生回路３３は回路構成が共通であるが、後述するように電圧値の設定が異なる。図８に示すように、ＶＳＨ（ＶＳＬ）発生回路３２（３３）は、３つのオペアンプ４７、４８、４９を含んで構成されている。初段のオペアンプ４７は、基準電圧ＶｒｅｆとδＶｔ発生回路から出力される電圧δＶｔとを加算して反転する。２段目のオペアンプ４８は、オペアンプ４７の出力をさらに反転する。３段目のオペアンプ４９はボルテージフォロアであり、前段のオペアンプ４８の出力の電流駆動能力を高め、電圧Ｖｒｅｆ＋δＶｔを出力する。基準電圧Ｖｒｅｆの値は、例えば、ＶＳＨ発生回路３２の場合がＶｒｅｆ＝１Ｖ、ＶＨＬ発生回路３３の場合がＶｒｅｆ＝０Ｖにそれぞれ設定される。電圧δＶｔの値は、ＶＳＨ発生回路３２及びＶＳＬ発生回路３３の両方で、例えば、δＶｔ＝±０．１Ｖの値が得られる。この場合、ＶＳＨ発生回路３２及びＶＳＬ発生回路３３において、ＶＳＨ＝１±０．１Ｖ、ＶＳＬ＝０±０．１Ｖが得られ、これらが後述の駆動信号（ＳＥＴ）発生回路３４に供給される。
【００４０】
図９は、図１の駆動信号（ＳＥＴ）発生回路３４の回路構成例を示す図である。図９に示すように、駆動信号発生回路３４は、レベルシフタ５０と、２段のインバータ５１、５２を含んで構成されている。レベルシフタ５０は、電源電圧ＶＤＤ及びグランド電位ＶＳＳの入力振幅を有する制御信号ＳＳＥＴを入力し、それを電圧ＶＳＨ、ＶＳＬの出力振幅に変換する。２段のインバータ５１、５２はドライバとして機能し、レベルシフタ５０の出力信号が初段のインバータ５１に入力され、次段のインバータ５２から駆動信号ＳＥＴが出力される。
【００４１】
以上説明したように、第１実施形態のセンスアンプＳＡでは、ゲート電極がノードＮ１に接続されるゲーテッドダイオードとしてのＦＥＴＱ１に対し、その閾値電圧Ｖｔ１のばらつき範囲ＲａがδＶｔだけ変動したとき、ＦＥＴＱ１の駆動電圧ＶＳＥＴのローレベルをグランド電位ＶＳＳから−δＶｔだけオフセット制御させ、かつ駆動電圧ＶＳＥＴのハイレベルを電源電圧ＶＤＤから−δＶｔだけオフセット制御させるように制御を行う。よって、ビット線ＢＬの信号電圧に対するＦＥＴＱ１とＦＥＴＱ３の電位関係を同一に保ち、プロセス変動や温度変動に起因する閾値電圧Ｖｔ１の変動を補償し、センスアンプＳＡにおけるセンスマージンの低下を防止可能となる。なお、第１実施形態では、ＦＥＴＱ１に印加される駆動信号ＳＥＴのローレベルとハイレベルの両方のオフセット制御を行って、オフセット制御前の駆動信号ＳＥＴの振幅を維持する場合を説明したが、駆動信号ＳＥＴのローレベルのみを上述のようにオフセット制御してもよく、この場合でも閾値電圧Ｖｔ１の変動を補償することができる。以上述べた効果については、以下に述べる第２実施形態においても共通である。
【００４２】
［第２実施形態］
次に、本発明を適用した第２実施形態のＤＲＡＭについて説明する。第２実施形態では、電圧制御条件が第１実施形態とは異なるが、図１のＤＲＡＭの全体構成及び図２のセンスアンプＳＡ及びその周辺部の回路構成については、第１実施形態と同様であるので説明を省略する。以下、第２実施形態のセンスアンプＳＡにおいて、メモリセルＭＣに保持される情報を読み出す場合の動作について、図１０及び図１１を用いて説明する。
【００４３】
図１０は、図４と同様、動作温度Ｔが上限（ＭＡＸ：例えば１２５℃）で製造プロセスが高速（ＦＡＳＴ）であって、閾値電圧Ｖｔ１のばらつき範囲Ｒａが標準からδＶｔだけ低くシフトする場合の動作波形図を示している。第１実施形態では、駆動信号ＳＥＴのローレベル及びハイレベルの各電位をオフセット制御させる制御を行うのに対し（図４）、第２実施形態では、駆動信号ＳＥＴに代えて、電圧ＶＳＮＨ、ＶＳＮＬ、プレート電圧ＶＰＬＴのそれぞれを所定量だけオフセット制御させる制御を行う点が特徴的である。具体的には、電圧δＶｔに対し、電圧ＶＳＮＨ、ＶＳＮＬ、プレート電圧ＶＰＬＴをＴＲ・δＶｔだけ低い値にオフセット制御する。ここで、ＴＲは、ビット線容量ＣｂとキャパシタＣｓ（その容量Ｃｓ）を用いて、ＴＲ＝（Ｃｓ＋Ｃｂ）／Ｃｓと表される。この関係により、図１０に示すように、ビット線ＢＬに読み出される信号電圧は、−δＶｂだけシフトする。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ１のばらつき範囲Ｒａのシフトを補償することが可能となる。なお、第２実施形態では、少なくとも電圧ＶＳＮＨ、ＶＳＮＬのオフセット制御であればよい。ベストモードとして、電圧ＶＳＮＨ、ＶＳＮＬに加えて、プレート電圧ＶＰＬＴも同様にオフセット制御させる理由は、キャパシタＣｓに印加される電圧を一定に保って、キャパシタ誘電体膜の信頼性の劣化を防止するためである。
【００４４】
図１１は、図５と同様、動作温度Ｔが下限（ＭＩＮ：例えば−２５℃）で製造プロセスが低速（ＳＬＯＷ）であって、閾値電圧Ｖｔ１のばらつき範囲Ｒａが標準からδＶｔだけ高くシフトする場合の動作波形図を示している。図１０の場合と同様、駆動信号ＳＥＴの電位をδＶｔだけ高くオフセット制御させる制御（図５）に代え、電圧ＶＳＮＨ、ＶＳＮＬ、プレート電圧ＶＰＬＴのそれぞれを、ＴＲ・δＶｔだけ高い値にオフセット制御する。上述したようにＴＲ＝（Ｃｓ＋Ｃｂ）／Ｃｓと表される。この場合、ビット線ＢＬに読み出される信号電圧は、＋δＶｂだけシフトする。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ１のばらつき範囲Ｒａのシフトを補償することが可能となる。
【００４５】
図１２は、第２実施形態のδＶｔ発生回路３１の回路構成例を示す図である。なお、第１実施形態の閾値電圧モニタ回路３０（図６）については、第２実施形態においても共通である。図１２のδＶｔ発生回路３１において、補正量設定回路４２と、タップ選択回路４３と、ローパスフィルタ４４については、第１実施形態の図７と同様であるため説明を省略する。図１２のδＶｔ発生回路３１においては、３つのオペアンプ６０、６１、６２の部分の構成が図７と異なっている。初段のオペアンプ６０は、増幅率がＴＲ倍の反転増幅回路として機能し、マイナス側入力端子に、閾値電圧モニタ回路３０（図６）から出力される出力電圧Ｖｔ１Ｒがシフト電圧として印加され、プラス側入力端子はグランド電位ＶＳＳに接続される。オペアンプ６０の抵抗比が、Ｒ４／Ｒ５＝Ｃｓ／（Ｃｓ＋Ｃｂ）＝ＴＲに設定されるので、その出力電圧は−Ｖｔ１Ｒ×ＴＲとなる。
【００４６】
２段目のオペアンプ６１は、増幅率が−１倍の反転増幅回路／レベルシフト回路として機能し、マイナス側入力端子にオペアンプ６０の出力信号が印加され、プラス側入力端子に上述の補正量Ｖｃがシフト電圧として印加される。オペアンプ６１からは、出力電圧Ｖｔ１Ｒ×ＴＲ＋２Ｖｃが出力される。３段目のオペアンプ６２は、ドライバ回路として機能するボルテージフォロアであり、オペアンプ６１の出力電圧に一致する出力電圧Ｖｔ１Ｒ×ＴＲ＋２Ｖｃを電圧δＶｔとして出力する。
【００４７】
第２実施形態においては、第１実施形態の図８と同様の回路構成を、ＶＳＮＨ発生回路、ＶＳＮＬ発生回路、ＶＰＬＴ発生回路のそれぞれに適用する。ただし、これらの各回路における基準電圧Ｖｒｅｆの設定については第１実施形態とは異なる。すなわち、基準電圧Ｖｒｅｆの値は、例えば、ＶＳＮＨ発生回路の場合がＶｒｅｆ＝１Ｖ、ＶＳＮＬ発生回路の場合がＶｒｅｆ＝０Ｖ、ＶＰＬＴ発生回路の場合がＶｒｅｆ＝０．５Ｖにそれぞれ設定される。電圧δＶｔの値は、ＶＳＮＨ発生回路、ＶＳＮＬ発生回路、ＶＰＬＴ発生回路のそれぞれにおいて、例えば、δＶｔ＝±０．１Ｖが得られる。この場合、それぞれの回路において、ＶＳＮＨ＝１±０．１Ｖ、ＶＳＮＬ＝０±０．１Ｖ、ＶＰＬＴ＝０．５±０．１が得られる。
【００４８】
［第３実施形態］
本発明を適用した第３実施形態のＤＲＡＭについて説明する。第１及び第２実施形態では、ＤＲＡＭのセンスアンプＳＡに対して本発明を適用する場合を説明したが、第３実施形態では、ＤＲＡＭのデータアンプＤＡに対して本発明を適用する場合を説明する。図１のＤＲＡＭの全体構成については、第１実施形態と同様であるので説明を省略する。更に、第３実施形態では、第１実施形態と技術思想が類似しているので、異なる部分を除き説明を省略する。
【００４９】
図１３は、第３実施形態のデータアンプＤＡ及びその周辺部の回路構成を示す図である。図１３においては、センスアンプＳＡの読み出し回路部ＳＡＲ（本発明の第１の回路）と、データ線／ＤＬ（本発明の第１の信号線）を介して読み出し回路部ＳＡＲに接続されるシングルエンド型のデータアンプＤＡとを示している。センスアンプＳＡの読み出し回路部ＳＡＲは、データ線／ＤＬとグランド電位ＶＳＳとの間に直列接続された２つのＮＭＯＳ型のＦＥＴＱ１１、Ｑ１２から構成される。ＦＥＴＱ１１のゲートには上述のセンスアンプ出力信号ＳＡＯが印加され、ＦＥＴＱ１２のゲートにはセンスアンプ選択信号ＹＳが印加される。データ線／ＤＬにはデータ線容量Ｃｄが形成されている。このデータ線容量Ｃｄは、配線の寄生容量やセンスアンプＳＡの接続数に依存して定まる。なお、図１３では１個の読み出し回路部ＳＡＲのみを示しているが、実際には１本のデータ線／ＤＬが複数のセンスアンプＳＡで共有されるので、データ線／ＤＬに複数の読み出し回路部ＳＡＲが接続される。
【００５０】
読み出し回路部ＳＡＲは、第１実施形態を含んでいてもよい。具体的には、センスアンプＳＡに対して第１及び第２実施形態並びに後述する第４実施形態のいずれか一方を適用し、データアンプＤＡに対して第３実施形態を適用する。
【００５１】
データアンプＤＡは、ＮＭＯＳ型のＦＥＴＱ２１、Ｑ２２、Ｑ２３、Ｑ２４と、ＰＭＯＳ型のＦＥＴＱ２５、Ｑ２６と、ラッチ２２とを含んで構成されるシングルエンド型のデータアンプである。ＦＥＴＱ２１（本発明の第１のＦＥＴ）はゲーテッドダイオードとして機能し、ゲート電極がノードＮ２１（本発明の第１のノード）に接続され、ソース電極及びドレイン電極に駆動信号ＳＥＴが印加されている。この駆動信号ＳＥＴは図２の駆動信号ＳＥＴと同様であり、ＦＥＴＱ２１は図２のＦＥＴＱ１に対応する。駆動信号ＳＥＴの駆動に伴うＦＥＴＱ２１への作用及びノードＮ２１の信号電圧のセンス増幅ついては、第１実施形態で説明した通りである。
【００５２】
ＦＥＴＱ２２（本発明の第２のＦＥＴ）は、ゲートに印加される制御信号ＣＴに応じて、データ線／ＤＬとノードＮ２１との間の接続を制御する。制御信号ＣＴをハイにすると、ＦＥＴＱ２２を介してデータ線／ＤＬの信号がノードＮ２１にてサンプリングされ、その後、制御信号ＣＴをローに変化させると、データ線／ＤＬとノードＮ２１が切り離され、駆動信号ＳＥＴの駆動時にＦＥＴＱ２１からデータ線容量Ｃｄが見えない状態に制御される。
【００５３】
ＦＥＴＱ２３（本発明の第３のＦＥＴ）は、ゲートがノードＮ２１に接続され、ノードＮ２１の電位とＦＥＴＱ２３の閾値電圧Ｖｔ２３との大小関係に応じて導通制御される。すなわち、ノードＮ２１の電位が閾値電圧Ｖｔ２３より高いとＦＥＴＱ２３がオンし、ノードＮ２１の電位が閾値電圧Ｖｔ２３より低いとＦＥＴＱ２３がオフする。また、ＦＥＴＱ２４（本発明の第４のＦＥＴ）は、センスタイミング制御用スイッチとして機能し、ゲートに上記駆動信号ＳＥＴが印加される。ＦＥＴＱ２４は、駆動信号ＳＥＴがハイに駆動されたとき、ＦＥＴＱ２３と出力側のノードＮ２２（本発明の第２のノード）との間を接続する。
【００５４】
ＦＥＴＱ２５は、データ線／ＤＬのプリチャージ回路（本発明の第２の回路）として機能し、ゲートに印加された反転プリチャージ信号／ＰＣがローのときにデータ線／ＤＬをプリチャージ電圧ＶＰＣにプリチャージする。なお、プリチャージ期間中は、制御信号ＣＴがハイに制御されるので、データ線／ＤＬと同様、ノードＮ２１もプリチャージ電圧ＶＰＣにプリチャージされる。データアンプＤＡにおいては、プリチャージ電圧ＶＰＣを電源電圧ＶＤＤより低く設定できるので、多数のデータ線／ＤＬを同時に高速読み出しする際の消費電力を低減することができる。
【００５５】
一方、ＦＥＴＱ２６は、ノードＮ２２のプリチャージ回路として機能し、ゲートに印加された反転プリチャージ信号／ＰＣがローのときにノードＮ２２を電源電圧ＶＤＤにプリチャージする。また、ラッチ２２は、ノードＮ２２に接続され、図２のラッチ２０と同様の構成を有するレベルキーパーとして機能する。ノードＮ２２の信号は、データアンプ出力信号ＤＯとして出力される。
【００５６】
次に、図１３のデータアンプＤＡにおけるデータ読み出し時の動作について、図１４〜図１６を用いて説明する。図１４〜図１６では、データアンプＤＡにおいてデータ線／ＤＬに読み出されたハイデータを読み出す場合と、データ線／ＤＬに読み出されたローデータを読み出す場合の動作波形図を示している。動作温度Ｔ、製造プロセス、ＦＥＴＱ２１の閾値電圧Ｖｔ２１のばらつき範囲Ｒｂの各条件の意味は、第１実施形態の図３〜図５と共通である。また、図１４〜図１６では、ＦＥＴＱ２１の閾値電圧Ｖｔ２１のばらつき範囲Ｒｂをハッチングで表しているが、この意味についても第１実施形態のばらつき範囲Ｒａと共通である。
【００５７】
図１４は、動作温度Ｔが標準（ＴＹＰ：例えば５０℃）で製造プロセスも標準（ＴＹＰ）であって、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂも標準（ＴＹＰ）の範囲である場合の動作波形図を示している。図１４の左側はセンスアンプＳＡからのハイデータの読み出し動作であり、初期時点でセンスアンプ出力信号ＳＡＯ（図１３）は電源電圧ＶＤＤとなっている。プリチャージ解除期間Ｔ１に至る前は、反転プリチャージ信号／ＰＣがローに制御され、データ線／ＤＬ及びノードＮ２１がともにプリチャージ電圧ＶＰＣにプリチャージされ、ノードＮ２２（図１３）が電源電圧ＶＤＤにプリチャージされている。プリチャージ解除期間Ｔ１になると、反転プリチャージ信号／ＰＣがハイに制御され、データ線／ＤＬとノードＮ２１はともにプリチャージ電圧ＶＰＣを保ったままフローティング状態となり、データアンプ出力信号ＤＯはラッチ２２により電源電圧ＶＤＤを保ち続ける。
【００５８】
次いで、センスアンプ選択期間Ｔ２において、センスアンプ選択信号ＹＳがハイに制御されると、電源電圧ＶＤＤを保持するセンスアンプ出力信号ＳＡＯにより、データ線／ＤＬがグランド電位ＶＳＳに駆動される。このとき、制御信号ＣＴはハイであるので、データ線／ＤＬのグランド電位ＶＳＳはＦＥＴＱ２２を介してノードＮ２１に伝送される。続いて、増幅期間Ｔ３において、制御信号ＣＴがローに制御されてデータ線／ＤＬとノードＮ２１が切り離された後、駆動信号ＳＥＴの電位がグランド電位ＶＳＳから電源電圧ＶＤＤに駆動される。このとき、閾値電圧Ｖｔ２１のランダムなばらつき範囲Ｒｂを図１４の動作波形図に重ねて示すように、ノードＮ２１の電位がばらつき範囲Ｒｂの下限より低くなる。そのため、ＦＥＴＱ２１にチャネルが形成されないため、ノードＮ２１の電位が僅かに上昇するだけである。その結果、ノードＮ２１の電位がＦＥＴＱ２３の閾値電圧Ｖｔ２３より低く、ＦＥＴＱ２３がオフの状態にとどまるので、ノードＮ２２の電位は電源電圧ＶＤＤを保持し、ハイデータのデータアンプ出力信号ＤＯが読み出される。なお、データ線／ＤＬはＦＥＴＱ２２によりノードＮ２１から切り離されているので、グランド電位ＶＳＳを保ち続ける。
【００５９】
次に図１４の右側はセンスアンプＳＡからからのローデータの読み出し動作であり、初期時点でセンスアンプ出力信号ＳＡＯ（図１３）はグランド電位ＶＳＳとなっている。プリチャージ解除期間Ｔ１に至る前とプリチャージ解除期間Ｔ１における動作波形については、図１４の左側と同様であるので省略する。一方、センスアンプ選択期間Ｔ２において、センスアンプ選択信号ＹＳがハイに制御されると、センスアンプ出力信号ＳＡＯがグランドＶＳＳを保持しているので、データ線／ＤＬ及びノードＮ２１はプリチャージ電圧ＶＰＣを保ち続ける。続いて、増幅期間Ｔ３において、制御信号ＣＴがローに制御されてデータ線／ＤＬとノードＮ２１が切り離された後、駆動信号ＳＥＴが電源電圧ＶＤＤに駆動される。このとき、ノードＮ２１の電位がプリチャージ電圧ＶＰＣであるため、ＦＥＴＱ２１のばらつき範囲Ｒｂの上限より高くなる。そのため、ＦＥＴＱ２１にチャネルが形成されるためゲート容量が増大し、ノードＮ２１の電位が大きく上昇する。その結果、ノードＮ２１の電位がＦＥＴＱ２３の閾値電圧Ｖｔ２３より高くなってＦＥＴＱ２３がオンするので、ノードＮ２１の電位はグランド電位ＶＳＳまで低下し、ノードＮ２２の電位はグランド電位ＶＳＳまで低下し、ローデータのデータアンプ出力信号ＤＯが読み出される。なお、データ線／ＤＬはＦＥＴＱ２２によりノードＮ２１から切り離されているので、プリチャージ電圧ＶＰＣを保ち続ける。
【００６０】
次に図１５は、動作温度Ｔが上限（ＭＡＸ：例えば１２５℃）で製造プロセスが高速（ＦＡＳＴ）であって、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂが標準から下方にシフトする場合の動作波形図を示している。具体的には、図１５のばらつき範囲Ｒｂは、図１４の条件（ＴＹＰ）からδＶｔだけ低い条件（ＴＹＰ−δＶｔ）にシフトしている。このような条件に対し、第３実施形態では、後述するように、駆動信号ＳＥＴの電位をばらつき範囲Ｒｂに連動してシフトさせる制御を行うものである。
【００６１】
図１５の動作波形のうち図１４と異なるのは、駆動信号ＳＥＴのローレベルの電位が図１４のグランド電位ＶＳＳよりδＶｔだけ上方にオフセット制御した電位ＶＳＳ＋δＶｔに制御される点と、駆動信号ＳＥＴのハイレベルの電位が図１４の電源電圧ＶＤＤよりδＶｔだけ上方にオフセット制御した電圧ＶＤＤ＋δＶｔに制御される点である。従って、図１５の左側と右側の各増幅期間Ｔ３においてデータ線／ＤＬに信号電圧が読み出されたとき、駆動信号ＳＥＴの電位に対するばらつき範囲Ｒｂの相対的な位置関係は、図１４の場合と同条件になる。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ２１のばらつき範囲Ｒｂのシフトを補償することが可能となる。
【００６２】
次に図１６は、動作温度Ｔが下限（ＭＩＮ：例えば−２５℃）で製造プロセスが低速（ＳＬＯＷ）であって、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂが標準から上方にシフトする場合の動作波形図を示している。具体的には、図１６のばらつき範囲Ｒｂは、図１４の条件（ＴＹＰ）からδＶｔだけ高い条件（ＴＹＰ＋δＶｔ）にシフトしている。このような条件に対し、第３実施形態では、図１５のケースと同様、駆動信号ＳＥＴの電位をばらつき範囲Ｒｂに連動してシフトさせる制御を行うものである。
【００６３】
図１６の動作波形のうち図１４と異なるのは、駆動信号ＳＥＴのローレベルの電位が図１４のグランド電位ＶＳＳよりδＶｔだけ下方にオフセット制御した電位ＶＳＳ−δＶｔに制御される点と、駆動信号ＳＥＴのハイレベルの電位が図１４の電源電圧ＶＤＤよりδＶｔだけ下方にオフセット制御した電圧ＶＤＤ−δＶｔに制御される点である。従って、図１６の右側と左側の各増幅期間Ｔ３においてデータ線／ＤＬに信号電圧が読み出されたとき、駆動信号ＳＥＴの電位に対するばらつき範囲Ｒｂの相対的な位置関係は、図１４及び図１５の場合と同条件になる。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ２１のばらつき範囲Ｒｂのシフトを補償することが可能となる。
【００６４】
第３実施形態において、図６の閾値電圧モニタ回路３０、図７のδＶｔ発生回路３１、図８のＶＳＨ発生回路３２及びＶＳＬ発生回路３３、図９の駆動信号発生回路３４については、第１実施形態と同様の回路構成を適用することができる。ただし、図６の閾値電圧モニタ回路３０におけるレプリカＦＥＴＱ１Ｒは、図１３のＦＥＴＱ２１と同一の特性を有するレプリカＦＥＴＱ２１Ｒで置き換え、他の図のおける閾値電圧Ｖｔ１ＲをＶｔ２１Ｒで置き換えるものとする。第１実施形態と第３実施形態を１つの半導体装置１００で両方適用する場合、それぞれ対応する両者のレプリカトランジスタ及びそれらのレプリカトランジスタに関連するＶＳＨ発生回路３２及びＶＳＬ発生回路３３、並びに駆動信号発生回路３４等を備えてもよい。または、いずれかのレプリカトランジスタとそれに関連する回路で代用してもよい。
【００６５】
以上説明したように、第３実施形態のデータアンプＤＡでは、ゲート電極がノードＮ２１に接続されるゲーテッドダイオードとしてのＦＥＴＱ２１に対し、その閾値電圧Ｖｔ２１のばらつき範囲ＲｂがδＶｔだけ変動したとき、ＦＥＴＱ２１の駆動電圧ＶＳＥＴのローレベルＶＳＳ及びハイレベルＶＤＤをそれぞれ−δＶｔだけオフセット制御させるように制御を行う。よって、データ線／ＤＬの信号電圧に対するＦＥＴＱ２１とＦＥＴＱ２３の電位関係を同一に保ち、プロセス変動や温度変動に起因する閾値電圧Ｖｔ２１の変動を補償し、データアンプＤＡにおけるセンスマージンの低下を防止可能となる。なお、駆動信号ＳＥＴのローレベルのみをオフセット制御してもよい点については第１実施形態と同様である。以上の効果は、以下に述べる第４実施形態においても共通である。
【００６６】
［第４実施形態］
次に、本発明を適用した第４実施形態のＤＲＡＭについて説明する。第４実施形態では、電圧制御条件が第３実施形態とは異なるが、図１のＤＲＡＭの全体構成及び図１３のデータアンプＤＡ及びその周辺部の回路構成については、第３実施形態と同様であるので説明を省略する。以下、第４実施形態のデータアンプＤＡにおいて、センスアンプＳＡからデータ線／ＤＬに読み出されるデータを読み出す場合の動作について、図１７及び図１８を用いて説明する。
【００６７】
図１７は、図１５と同様、動作温度Ｔが上限（ＭＡＸ：例えば１２５℃）で製造プロセスが高速（ＦＡＳＴ）であって、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂが標準からδＶｔだけ低くシフトする場合の動作波形図を示している。第３実施形態では、駆動信号ＳＥＴのローレベル及びハイレベルの各電位をオフセット制御させる制御を行うのに対し（図１５）、第４実施形態では、駆動信号ＳＥＴに代えて、プリチャージ電圧ＶＰＣをδＶｔだけ低い値にオフセット制御する点が特徴的である。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ２１のばらつき範囲Ｒｂのシフトを補償することが可能となる。なお、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂは、ＴＹＰ−δＶｔの条件のときでも、その下限がグランド電位ＶＳＳより高くたもたれることが望ましい。
【００６８】
図１８は、図１６と同様、動作温度Ｔが下限（ＭＩＮ：例えば−２５℃）で製造プロセスが低速（ＳＬＯＷ）であって、閾値電圧Ｖｔ２１のばらつき範囲Ｒｂが標準からδＶｔだけ高くシフトする場合の動作波形図を示している。図１７の場合と同様、駆動信号ＳＥＴの電位をδＶｔだけ高くオフセット制御させる制御（図１６）に代え、プリチャージ電圧ＶＰＣをδＶｔだけ低い値にオフセット制御する。その結果、温度変動やプロセス変動に起因する閾値電圧Ｖｔ２１のばらつき範囲Ｒｂのシフトを補償することが可能となる。
【００６９】
図１９は、第４実施形態のδＶｔ発生回路３１の回路構成例を示す図である。図１９のδＶｔ発生回路３１は、第２実施形態の図１２のδＶｔ発生回路とほぼ同様の回路構成を有する。図１９において、図１２との違いは、初段のオペアンプ６０に２個の同一の抵抗Ｒ４が付加され、その増幅率が１になっている点のみである。
【００７０】
第４実施形態においては、第１実施形態の図８と同様の回路構成を、ＶＰＣ発生回路に対して適用する。ただし、ＶＰＣ発生回路における基準電圧Ｖｒｅｆの設定は第１実施形態とは異なり、例えば、Ｖｒｅｆ＝０．４Ｖに設定される。よって、δＶｔ＝±０．１Ｖが得られる場合、ＶＰＣ発生回路において、ＶＰＣ＝０．４±０．１Ｖが得られる。
【００７１】
第４実施形態は、ビット線ＢＬのプリチャージ回路にも適用できる。具体的には、ビット線ＢＬのプリチャージ回路であるＦＥＴＱ５のソース電極をグランド電位ＶＳＳから制御電位ＶＢＬＣに置き換え、第１実施形態の図８と同様の回路構成を、ＶＢＬＣ発生回路に対して適用する。ただし、ＶＰＣ発生回路における基準電圧Ｖｒｅｆの設定は第１実施形態とは異なり、例えば、Ｖｒｅｆ＝０．０Ｖに設定される。よって、δＶｔ＝±０．１Ｖが得られる場合、ＶＰＣ発生回路において、ＶＰＣ＝０．０±０．１Ｖが得られる。第４実施形態においては、ＶＰＣ発生回路及びＶＢＬＣ発生回路の少なくともいずれか一方に適用することができ、両者に適用してもよい。
【００７２】
［情報処理システム］
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図２０は、本実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【００７３】
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、本実施形態のメモリセルＭＣが多数配置されている。バックエンド・インターフェース１０２には、本実施形態のセンスアンプ群１２ａ、データアンプ群１２ｂ及びその周辺の回路が含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスをそれぞれ経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図２０では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【００７４】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図２０のコントローラ２００自体に含まれる構成であってもよい。
【００７５】
図２０の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明には、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正が含まれる。本発明は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等に適用可能である。あるいは、センスアンプＳＡやデータアンプＤＡ等の回路形式は、本実施形態で開示した回路形式には限られずに採用することができる。更に、各種制御信号を生成する回路は、実施形態に開示された回路形式には限られない。
【００７７】
本発明は、半導体装置としてのＤＲＡＭに限られることなく、それぞれが内部に伝送線とその伝送線に接続するアンプを含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、これらＣＰＵ等にそれぞれ含まれる記憶機能部に適用してもよい。
【００７８】
また、本実施形態の各ＦＥＴとしては、様々な材料、構造の電界効果トランジスタ（Field Effect Transistor : FET）を用いることができる。例えば、ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。ＮＭＯＳ型のＦＥＴは第１導電型のＦＥＴの代表例であり、ＰＭＯＳ型のＦＥＴは第２導電型のＦＥＴの代表例である。また、本実施形態では、グランド電位ＶＳＳを基準とする電位関係を有する構成を説明したが、高電位側の電源電圧ＶＤＤを基準として電位関係を逆転させた構成を採用しても本発明を適用することができる。この場合、本実施形態の回路構成に含まれるＮＭＯＳ型のＦＥＴをＰＭＯＳ型のＦＥＴ等に置換してもよい。
【符号の説明】
【００７９】
１０…メモリセルアレイ領域
１１…ロウ系回路
１２…カラム系回路
１３…データ入出力回路
１４…制御回路
１５…電圧制御回路
２０、２２…ラッチ（ラッチ回路）
２１…レベルシフタ
３０…閾値電圧モニタ回路
３１…δＶｔ発生回路
３２…ＶＳＨ発生回路
３３…ＶＳＬ発生回路
３４…駆動信号発生回路
４０…定電流源
４１、４５、４６、４７、４８、４９、６０、６１、６２…オペアンプ
４２…補正量設定回路
４２ａ…セレクタ
４３…タップ選択回路
４４…ローパスフィルタ
５０…レベルシフタ
５１、５２…インバータ
１００…半導体装置
１０１…メモリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＢＬ…ビット線
Ｃｂ…ビット線容量
Ｃｄ…データ線容量
Ｃｓ…キャパシタ
ＣＴ…制御信号
ＤＡ…データアンプ
／ＤＬ…データ線
ＤＯ…データアンプ出力信号
ＩＮ１、ＩＮ２…インバータ
ＭＣ…メモリセル
Ｎ１、Ｎ２、Ｎ３、Ｎ２１、Ｎ２２…ノード
ＰＣ…プリチャージ信号
／ＰＣ…反転プリチャージ信号
Ｑ０…選択トランジスタ
Ｑ１〜Ｑ９、Ｑ１１、Ｑ１２、Ｑ２１〜Ｑ２６…ＦＥＴ
Ｑ１Ｒ…レプリカＦＥＴ
Ｒａ、Ｒｂ…閾値電圧のばらつき範囲
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６…抵抗
ＳＡ…センスアンプ
ＳＡＯ…センスアンプ出力信号
ＳＡＲ…回路部
ＳＥＴ…駆動信号
Ｓｍ…モニタ信号
ＴＧ…制御信号
Ｖｃ…補正量
ＶＤＤ…電源電圧
ＶＤＬ…正電圧
ＶＥＬ…負電圧
ＶＫＫ…負電圧
ＶＰＣ…プリチャージ電圧
ＶＰＬＴ…プレート電圧
ＶＰＰ…昇圧電圧
ＶＳＨ、ＶＳＬ、ＶＳＮＨ、ＶＳＮＬ…電圧
ＶＳＳ…グランド電位
ＷＬ…ワード線
ＷＴ…書き込み制御信号
ＹＳ…センスアンプ選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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