(57)【要約】【課題】５００℃酸化処理でも導電性を失わず、仕事関数がＴｉＮ以上であって、しかも貴金属よりも安価な配線材料を提供する。【解決手段】ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である配線材料を用い、この配線材料を５００℃以上の高温酸化プロセスによりＮｉとＴｉＯ２とを含む混合膜に変換する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である半導体用配線。
【請求項２】
前記Ｔｉ含有量が６０−７５ａｔ．％なる組成比である請求項１に記載の半導体用配線。
【請求項３】
前記ＮｉＴｉ混合膜は、ＮｉとＴｉＯ２とを含む混合膜である請求項１又は２に記載の半導体用配線。
【請求項４】
前記ＮｉとＴｉＯ２とを含む混合膜は、前記Ｔｉ含有量のＮｉＴｉ合金膜を５００℃以上で酸化して得られる請求項３に記載の半導体用配線。
【請求項５】
アモルファスＮｉＯをさらに含む請求項３又は４に記載の半導体用配線。
【請求項６】
Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比であるＮｉＴｉ混合膜からなる半導体用配線の製造方法であって、
前記Ｔｉ含有量のＮｉＴｉ合金膜を５００℃以上で酸化する製造方法。
【請求項７】
前記Ｔｉ含有量が６０−７５ａｔ．％なる組成比である請求項６に記載の半導体用配線の製造方法。
【請求項８】
前記酸化は、前記ＮｉＴｉ合金膜上に５００℃以上の酸化プロセスにより結晶化する酸化膜を形成することにより行われる請求項６又は７に記載の半導体用配線の製造方法。
【請求項９】
下部電極、該下部電極上の容量絶縁膜、該容量絶縁膜上の上部電極を備えるキャパシタであって、
前記下部電極が、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である材料で形成され、
前記容量絶縁膜が、５００℃以上の酸化プロセスにより結晶化した膜であるキャパシタ。
【請求項１０】
前記Ｔｉ含有量が６０−７５ａｔ．％なる組成比である請求項９に記載のキャパシタ。
【請求項１１】
前記容量絶縁膜形成後の下部電極が、ＮｉとＴｉＯ２とを含む混合膜である請求項９又は１０に記載のキャパシタ。
【請求項１２】
前記混合膜は、アモルファスＮｉＯをさらに含む請求項１１に記載のキャパシタ。
【請求項１３】
半導体基板上に形成されたスイッチング素子と
該スイッチング素子に電気的に接続される、下部電極、該下部電極上の容量絶縁膜、該容量絶縁膜上の上部電極を備えるキャパシタと、
を備える半導体装置であって、
前記キャパシタの下部電極が、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量６０−８０ａｔ．％なる組成比である配線材料で形成され、
前記キャパシタの容量絶縁膜が、５００℃以上の酸化プロセスにより結晶化した膜である半導体装置。
【請求項１４】
前記Ｔｉ含有量が６０−７５ａｔ．％なる組成比である請求項１３に記載の半導体装置。
【請求項１５】
前記容量絶縁膜形成後の下部電極が、ＮｉとＴｉＯ２とを含む混合膜である請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記混合膜は、アモルファスＮｉＯをさらに含む請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に使用される配線材料に関し、特に高温酸化プロセスに曝されても導電性が失われない半導体用配線に関する。また、本発明は、当該配線を下部電極として用いたキャパシタ及び該キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
通常、配線は高温酸化プロセスによって酸化して絶縁体化してしまう。このようなプロセスを受ける配線としてはキャパシタの下部電極がある。
【０００３】
従来から用いられている下部電極材料としてはＴｉＮがあり、耐酸化性も比較的高い。図８は、このＴｉＮ膜を酸素（ファーネス１０分）アニールした時のＸＲＤ測定結果である。（ｍ）は成膜時のＴｉＮ、（ｎ）は３００℃アニール後のＴｉＮ、（ｏ）〜（ｔ）はさらに５０℃ごとにアニール温度を上げた場合のＴｉＮである。図に四角で囲っているようにＴｉＮの結晶ピークは２θ＝４２．６°にあり、ＴｉＯ２は２θ＝２５．３°（アナターゼ結晶）と２７．４°（ルチル結晶）にある。なお、２θ＝３２．８°付近の大きなピークは、基板Ｓｉのピークである。
【０００４】
図８を見ると、４００℃までの酸素アニール（（ｍ）、（ｎ）、（ｏ）、（ｐ））はＴｉＮピーク強度に変化がないが、４５０℃酸素アニール（（ｑ））になると少し小さくなり始め、５００℃以上の酸素アニール（（ｒ）、（ｓ）、（ｔ））では完全に消えてしまい、代わりにＴｉＯ２の結晶ピークが見えてくる。つまり、酸素アニール温度４００℃あたりまでが限度である。従って、それ以上の温度で結晶化するような酸化絶縁膜に対しては使うことが出来ない。
【０００５】
また、キャパシタ素子の電極としての使用であれば、仕事関数が高いほどフェルミ準位と絶縁体伝導帯とのオフセットが大きくなって電流リークが抑えられるメリットがある。この場合、ＴｉＮ電極（仕事関数４．８ｅＶ）よりも高い仕事関数の電極材料であればなお望ましいことになる。
【０００６】
Ｐｔ（仕事関数５．４ｅＶ）などの貴金属は仕事関数が高い。しかも、これら貴金属は耐酸化性が極めて高いか、高温酸化された酸化物（たとえば酸化ルテニウムや酸化イリジジウム）となっても導電性を失わないことから、これら貴金属をキャパシタ電極材料として使用することが多く提案されている。しかしながら、これら貴金属は他の金属材料と比較して極めて高価である。
【０００７】
Ｎｉは価格が安く、仕事関数が５．０５ｅＶとＴｉＮ電極よりも高く有望である。そこでこの材料を調べてみると、ＮｉはＴｉＮよりかなり酸化し易く、酸化したＮｉＯ結晶はほぼ絶縁体であるということがわかった。
【０００８】
ステンレスに代表されるように、酸化しやすい金属に他の金属元素を添加することにより耐酸化性を改良する方法が知られている。例えば、ステンレスの場合、主成分である鉄（Ｆｅ）の耐酸化性を改良するためにＣｒを添加し、表面にクロム酸化物の保護皮膜が形成されることで、内部の金属の腐食を防止している。
【０００９】
Ｎｉについても、合金化することで耐酸化性が改良されることが知られている。例えば、特許文献１では、Ｎｉ系合金で形成された保護膜を最表層に備えた光学素子が開示されている。ＮｉにＣｒ，Ｔｉ，Ｃｕ、Ａｌ、Ｃｏ、Ｆｅ等を含む合金は、水分や酸素により光学素子が浸食されることを確実に防止でき、光学素子の反射率が浸食に伴って徐々に低下することが防止できるとされている。具体例として、Ｎｉ５０ｗｔ％とＴｉ５０ｗｔ％の合金などが示されている。
【００１０】
しかしながら、これらは、合金の表面に酸素透過性の低い保護皮膜が形成されることで、内部の金属の腐食を防止するというもので、材料の導電性は考慮されていない。また、キャパシタの下部電極のように高温酸化プロセスに曝される場合は、保護皮膜がさらに厚くなることが予測され、このような保護皮膜は金属酸化物であることから一般的には絶縁体である。そして、半導体装置に使用される配線材料は、半導体装置の微細化によって極めて薄い膜（数十〜数百ｎｍ）であり、薄くなればなるほど、全膜厚が酸化されてしまう確率が高まる。さらに、下部電極上に形成される容量絶縁膜は、さらに薄い膜厚であり、高温酸化プロセスにおいては容易に酸素を透過してしまう。加えて、下部電極の表面が酸化されて容量値が所期の設計値からずれてしまう場合もある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１７３５０２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、５００℃酸化処理でも導電性を失わず、仕事関数がＴｉＮ以上であって、しかも貴金属よりも安価な配線材料を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の一実施形態によれば、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である半導体用配線が提供される。
【００１４】
また、本発明の別の実施形態によれば、
下部電極、該下部電極上の容量絶縁膜、該容量絶縁膜上の上部電極を備えるキャパシタであって、
前記下部電極が、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である材料で形成され、
前記容量絶縁膜が、５００℃以上の酸化プロセスにより結晶化した膜であるキャパシタが提供される。
【００１５】
本発明のさらに別の実施形態によれば、
半導体基板上に形成されたスイッチング素子と
該スイッチング素子に電気的に接続される、下部電極、該下部電極上の容量絶縁膜、該容量絶縁膜上の上部電極を備えるキャパシタと、
を備える半導体装置であって、
前記キャパシタの下部電極が、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量６０−８０ａｔ．％なる組成比である配線材料で形成され、
前記キャパシタの容量絶縁膜が、５００℃以上の酸化プロセスにより結晶化した膜である半導体装置が提供される。
【発明の効果】
【００１６】
ＴｉＮが絶縁体化してしまう酸素アニール温度より高温でも導電性を維持し、仕事関数もＴｉＮを上回る。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るＮｉＴｉ混合膜中のＴｉ含有量による抵抗率変化（成膜時及び酸素アニール後）を示すグラフである。
【図２】本発明に係る酸素アニール後のＮｉＴｉ混合膜のｉｎｐｌａｎｅ  ＸＲＤ測定結果を示す図である。
【図３】従来例になるＰｔの仕事関数を測定した結果を示す図である。
【図４】従来例になるＴｉＮの仕事関数を測定した結果を示す図である。
【図５】従来例になるＮｉの仕事関数を測定した結果を示す図である。
【図６】アモルファスＮｉＯの仕事関数を測定した結果を示す図である。
【図７】本発明に係る酸素アニール後のＮｉＴｉ混合膜の仕事関数を測定した結果を示す図である。
【図８】ＴｉＮ膜を酸化（ファーネス１０分）アニールした時のＸＲＤ測定結果である。
【図９】本発明に係るＮｉＴｉ混合膜をキャパシタに適用した例を示す模式的断面図である。
【図１０】本発明に係るＮｉＴｉ混合膜をキャパシタの下部電極材料として適用するＤＲＡＭメモリセルの平面レイアウトの一例を示す図である。
【図１１】ＤＲＡＭメモリセルの断面構造を示す図であり、図１０のＡ−Ａ’線での垂直断面図である。
【図１２】図１１に示すキャパシタ部分の製造工程を示す工程断面図である。
【図１３】図１１に示すキャパシタ部分の製造工程を示す工程断面図である。
【図１４】図１１に示すキャパシタ部分の製造工程を示す工程断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態例について説明するが、本発明はこれらの例のみに限定されるものではない。
【００１９】
本発明に係る半導体用配線は、主にキャパシタ素子の下部電極に用いられる電極配線であり、ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比であることを特徴とする。なお、本発明において「ＮｉＴｉ混合膜」とは、特にことわりがない限りは、成膜時のＮｉＴｉ合金膜と酸素アニール後のＮｉとＴｉＯ２とを含む混合膜の両方を意味し、「酸素アニール後」等のことわりがある場合は、後者のＮｉとＴｉＯ２とを含む混合膜を意味する。
【００２０】
（実験例）
本発明に係る半導体用配線について、以下の実験を行った。
サンプルとして、ＳｉＯ２上にＮｉＴｉ合金膜を多元スパッタ法により成膜した。ターゲットのＮｉとＴｉを同時スパッタして合金化する。基板温度３００℃、Ａｒガス１００ｓｃｃｍでトータル圧力５Ｐａとした。ＮｉとＴｉ各ターゲットをＲＦ放電しＲＦパワーを変えることで各付着量を制御して膜の組成比をＴｉ（Ｎｉ）量０から１００％まで変えた。
【００２１】
図１は、このようにして作製したＮｉＴｉ合金膜を４端子抵抗測定で抵抗値を測定し、それを抵抗率に変換したものである。図中（黒◇）が成膜時点での抵抗率である。その後５００℃で１０分間酸素アニールし、再度４端子抵抗測定した。図中（黒□）がアニール後の抵抗率である。結果を見ると、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％において膜の導電性が残り、それ以外では絶縁体化した。特に６０−７５ａｔ．％では抵抗率が、酸素アニール前の４００μΩ・ｃｍ以上から１００μΩ・ｃｍ前後まで低下しており、これは、酸素アニール前のＴｉＮ電極と同レベルである。
【００２２】
図２は、酸素アニール後のサンプルをｉｎｐｌａｎｅ  ＸＲＤ測定したもので、それぞれのＴｉ含有量（Ｔｉ／（Ｔｉ＋Ｎｉ）×１００（ａｔ．％：以下、「％」と表示する））におけるＸＲＤ測定結果である。（ａ）はＴｉ＝０％、（ｂ）はＴｉ＝１０％、（ｃ）はＴｉ＝２０％、（ｄ）はＴｉ＝４０％、（ｅ）はＴｉ＝７０％である。
【００２３】
Ｔｉ含有量４０％以下（（ａ）、（ｂ）、（ｃ）、（ｄ））では、ＮｉＯ（ピーク黒△印）が明確に生じており、それ故に絶縁体化した。これに対して導電体であったＴｉ含有量７０％サンプル（（ｅ））は全く違っており、結晶ピークはＮｉ（黒□印）とルチルＴｉＯ２（黒○印）結晶である。Ｎｉは酸化されずＴｉのみ優先的に酸化されている。この過程でＮｉとＴｉが分離して導電性の良いＮｉメタルと絶縁体であるＴｉＯ２の混合膜として導電性が残ったものと考えられる。なお、わずかにＮｉＯのブロードなピーク（黒△印位置）が見られ、アモルファスＮｉＯが生じている。しかし、ＮｉＯ結晶は絶縁体であるが、アモルファスＮｉＯはやや抵抗の高い導電体であることを確認しており、これによって導電性が失われる事は無い。
【００２４】
図３〜図７は、ＸＰＳにより本発明に関連する各種配線材料の光電子強度を測定した結果を示している。正確を期すために、これらは同一ＸＰＳ装置により測定しており、装置が違うことによる差などは含まれない。縦軸はログスケールで、光電子が（ノイズ以上）カウントされ始める境目の運動エネルギー位置が概ね仕事関数値である。最終的には、光電子強度測定値をＦｏｗｌｅｒ関数によりカーブフィテッィングして求めることで正確な仕事関数値が得られる。図３はＰｔ、図４はＴｉＮ、図５はＮｉ、図６はアモルファスＮｉＯ、図７は本発明のＮｉＴｉ混合膜（Ｔｉ含有量７０％のＮｉＴｉ合金膜を５００℃で１０分間酸素アニールした膜）についての結果である。本発明のＮｉＴｉ混合膜は仕事関数５．１７ｅＶとなりＴｉＮ（４．８ｅＶ）よりも高い数値が得られた。なお、この数値はＮｉの５．０５ｅＶより高く、アモルファスＮｉＯの５．２４ｅＶよりも低い。その理由としては、ＮｉとアモルファスＮｉＯの混じった表面となっているためと思われる。
【００２５】
このように、本発明に係る半導体用配線は、高温酸化アニールしても導電性が失われず、ＴｉＮよりも高い仕事関数を有する材料である。
【００２６】
次に、本発明の配線材料をキャパシタの下部電極に適用する例を示す。図９は、キャパシタの構造を模式的に示す縦断面図である。
【００２７】
本発明に係るキャパシタは、下部電極１および上部電極３の間に、容量絶縁膜２を挟んだ構造を有する。上部電極３は金属膜によって形成され、Ｒｕ、Ｐｔ、Ｉｒ、Ｔｉ、Ｗ、Ｔａ等の金属膜やその窒化物（ＴｉＮ、ＷＮ、ＴａＮなど）を用いることができる。また、本発明では、下部電極１として本発明のＮｉＴｉ混合膜を使用する。すなわち、本発明に係るキャパシタは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタである。
【００２８】
容量絶縁膜２としては、公知の材料が使用できるが、中でも比誘電率の高い材料が好ましい。高い誘電率を備えたキャパシタ用絶縁材料として、ＴｉＯ２（酸化チタン）を挙げることができる。ＴｉＯ２には、良く知られた結晶構造としてアナターゼ型とルチル型の２種類が存在している。アナターゼ結晶は低温で形成されやすい低温相で、比誘電率が４０弱程度と低い。一方、ルチル結晶は通常高温で形成される高温相で、比誘電率が８０以上と高く、特にキャパシタ用絶縁材料として使用した場合、高容量のキャパシタが製造可能である。
【００２９】
ＴｉＯ２膜はスパッタやＣＶＤ（Chemical Vapor Deposition；化学気相蒸着）、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法等、様々な方法で形成できる。半導体装置に用いる場合には、微細化の観点から現在ＡＬＤ法が主流である。しかし、半導体装置に使用するＴｉＯ２膜を形成する場合には、ＡＬＤ法も含めて、どの方法でも、４００℃以下の低温で高誘電率のルチル結晶を形成することは困難であった。
【００３０】
このように、ルチル結晶構造を有するＴｉＯ２膜の製造工程では、４００℃以上、好ましくは、５００℃以上の高温酸化プロセスが必要となる。また、ＴｉＯ２膜は比誘電率については優れているが、バンドギャップ幅が狭く、耐圧リークの点で他の材料に劣る。本発明に係る酸素アニール後のＮｉＴｉ混合膜は、ＴｉＮよりも仕事関数に優れた材料であるため、ＴｉＮを下部電極とした場合よりも、耐圧リークの向上が図れる。
【００３１】
次に、本発明を適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子（容量素子）の下部電極に用いた場合について説明する。
【００３２】
図１０は、本発明を適用した半導体装置であるＤＲＡＭについて、メモリセル部の平面レイアウトを示す概念図である。図１０の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタの記載は図１０においては省略し、断面図にのみ記載した。
【００３３】
図１１は、メモリセル部（図１０）のＡ−Ａ’線に対応する断面模式図である。なお、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００３４】
メモリセル部は、図１１に示すように、メモリセル用のＭＯＳトランジスタＴｒ１などのスイッチング素子と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタＣａｐとから概略構成されている。
【００３５】
図１０、図１１において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００３６】
本実施形態では図１０に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００３７】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
【００３８】
図１０の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１０の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１０の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１０の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１１に示されるゲート電極１０５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００３９】
図１１の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００４０】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００４１】
また、図１１に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００４２】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図１０に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００４３】
図１１に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００４４】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００４５】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１及びシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。
【００４６】
第３の層間絶縁膜１１１及び第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタＣａｐが形成されている。
【００４７】
キャパシタＣａｐは、本発明の配線材料を適用した下部電極１１３と上部電極１１５の間に容量絶縁膜１１４を挟んだ構造となっており、下部電極１１３が容量コンタクトプラグ１０７Ａと導通している。
【００４８】
上部電極１１５上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。
【００４９】
キャパシタＣａｐの上部電極１１５には、所定の電位が与えられており、キャパシタＣａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００５０】
次に、キャパシタＣａｐの具体的な形成方法について説明する。
図１２〜１４に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載した。
【００５１】
まず、図１２に示したように、第３の層間絶縁膜１１１及び第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタＣａｐを形成するための開孔１１２Ａを形成する。
【００５２】
下部電極１１３として、ＮｉＴｉ合金膜を、上記実験例に示すように多元スパッタ法により成膜した。ドライエッチング技術またはＣＭＰ（Chemical Mechanical Polishing）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。
【００５３】
ここでは、下部電極１１３としてＴｉを７０％含有するＮｉＴｉ合金膜を用いた。
【００５４】
次に、図１３に示したように容量絶縁膜１１４として、ＡＬＤ法を用い、アナターゼ結晶構造のＴｉＯ２膜を、６〜１０ｎｍの厚さに堆積する。この後に５００℃に設定した酸素雰囲気中でアニール処理を行い、ルチル結晶構造のＴｉＯ２膜とした。酸素雰囲気としては、１００％酸素である必要はなく、ここでは、空気を用いた。また、第３の層間絶縁膜１１１を耐酸化性を有するシリコン窒化膜で形成したことによりキャパシタ下の配線材料や素子の酸化が防止される。
【００５５】
本発明の配線材料を用いた下部電極は、容量絶縁膜形成時に高温酸化アニールを受けることによって、図１に示すように、成膜時のＮｉＴｉ合金膜より抵抗率が低いＮｉＴｉ混合膜に変換される。
【００５６】
次に、図１４に示したように、容量絶縁膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、金属膜を堆積して、上部電極１１５を形成する。ここでは、Ｒｕ膜を堆積して、パターニングを行い、上部電極１１５を形成した。また、耐酸化性の劣る材料を用いてもよい。上部電極１１５を形成するための他の材料としては、Ｐｔ、Ｔｉ、Ｉｒ、Ｗ、Ｔａ等の金属膜やこれらの窒化物も例示できる。また複数の材料の積層膜として上部電極を形成してもよい。これにより、キャパシタ素子Ｃａｐが完成する。
【００５７】
本実施例ではキャパシタＣａｐは、下部電極の内壁のみを電極として利用するシリンダー型としたが、下部電極の外壁と内壁の双方を電極として利用するクラウン型や、下部電極の外壁のみを電極として利用するペデスタル型のキャパシタを形成することも可能である。
【００５８】
容量絶縁膜としては、他の元素、例えば、ランタノイド系元素などを添加したＴｉＯ２膜を用いてもよい。その他、Ａｌ２Ｏ３，Ｔａ２Ｏ５、ＬａＯ２，ＨｆＯ２膜なども挙げられる。
【符号の説明】
【００５９】
１  下部電極
２  容量絶縁膜
３  上部電極
１０１  半導体基板
１０３  素子分離領域
１０４  第１の層間絶縁膜
１０４Ａ  ビット線コンタクトプラグ
１０５  ゲート電極
１０６  ビット配線
１０７  第２の層間絶縁膜
１０７Ａ  容量コンタクトプラグ
１０８  不純物拡散層
１０９  基板コンタクトプラグ
１１１  第３の層間絶縁膜
１１２  第４の層間絶縁膜
１１３  下部電極
１１４  容量絶縁膜
１１５  上部電極
１２０  第５の層間絶縁膜
１２１  金属配線層
１２２  表面保護層
Ｔｒ  ＭＯＳトランジスタ
Ｃａｐ  キャパシタ
【図１２】
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【図１３】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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