(57)【要約】【課題】バイポーラ駆動でセット動作、リセット動作を確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。【解決手段】第１電極であるワード線ＷＬと、第２電極であるビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの間に設けられ、第１抵抗状態と第２抵抗状態とのあいだを遷移する抵抗変化部２５と、抵抗変化部２５とワード線ＷＬとの間に設けられ、ｐ形半導体を含むｐ層２２ｐと真性半導体を含むｉ層２２ｉとｎ形半導体を含むｎ層２２ｎとを有し、真性半導体よりもバンドギャップエネルギーの小さい不純物２２０であって、ｉ層２２ｉにおける濃度のピークがｉ層２２ｉの層厚における中央部にある不純物２２０を含む選択素子２２と、を備える。【選択図】図１
2011222929.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１抵抗状態と第２抵抗状態とのあいだを遷移する抵抗変化部と、
前記抵抗変化部と前記第１電極との間に設けられ、ｐ形半導体を含むｐ層と真性半導体を含むｉ層とｎ形半導体を含むｎ層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記ｉ層における濃度のピークが前記ｉ層の層厚における中央部にある不純物を含む選択素子と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
第１の方向に延びる前記第１電極が複数設けられ、前記第１の方向と交差する第２の方向に延びる前記第２電極が複数設けられ、前記複数の第１電極と前記複数の第２電極との間に、それぞれ前記抵抗変化部及び前記選択素子が設けられたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１電極及び前記第２電極に電圧を与える制御部をさらに備え、
前記制御部は、
前記抵抗変化部を、前記第１抵抗状態から前記第２抵抗状態へと遷移させる際、前記選択素子に順方向バイアスを印加し、
前記抵抗変化部を、前記第２抵抗状態から前記第１抵抗状態へと遷移させる際、前記選択素子に逆方向バイアスを印加することを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記制御部は、
前記抵抗変化部を、前記第２抵抗状態から前記第１抵抗状態へと遷移させる際、前記抵抗変化部に、前記選択素子をブレークダウンさせる電圧を印加することを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
前記制御部は、
前記抵抗変化部の抵抗状態を維持させる際、前記抵抗変化部に前記選択素子をブレークダウンさせる電圧以外の電圧を印加することを特徴とする請求項４記載の不揮発性記憶装置。
【請求項６】
前記真性半導体は、シリコンであり、
前記不純物は、ゲルマニウムであることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記抵抗変化部における前記第１抵抗状態は、前記抵抗変化部における前記第２抵抗状態に比べて低抵抗であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記選択素子のブレークダウン電圧は、前記抵抗変化部の抵抗状態が遷移する電圧を基準に設定されたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記第１電極と、前記第２電極と、は互いに交差して設けられたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１０】
前記選択素子は、ポリシリコンによって形成されたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１１】
前記ｉ層における不純物のピークの濃度は、１×１０２１ｃｍ−３以上であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１２】
前記選択素子には、前記ｉ層における前記ｎ層側、及び前記ｉ層における前記ｐ層側に、それぞれノンドープの半導体層が設けられたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１３】
基板に第１電極を設ける工程と、
前記第１電極の上に、ｎ形半導体を含むｎ層を形成し、前記ｎ層の上に、真性半導体を含むｉ層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記ｉ層における濃度のピークが前記ｉ層の層厚における中央部になるよう添加し、前記ｉ層の上に、ｐ形半導体を含むｐ層を形成して、選択素子を設ける工程と、
前記選択素子の上に、抵抗変化部を設ける工程と、
前記抵抗変化部の上に、第２電極を設ける工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、低抵抗状態と高抵抗状態との２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワード線）とＢＬ（ビット線）との交点に抵抗変化部を含むメモリセルを配置した３次元クロスポイント構造が提案されている（例えば、特許文献１参照）。
【０００３】
３次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまう。そこで、各メモリセルには抵抗変化部と共に選択素子が設けられている。選択素子としては、例えば、ｐ形不純物が導入されたシリコン層（ｐ層）、不純物が導入されていない、または低濃度の不純物が導入されたシリコン層（ｉ層）及びｎ形不純物が導入されたシリコン層（ｎ層）を積層したＰＩＮ型のシリコンダイオードが用いられている。
【０００４】
しかしながら、このような不揮発性記憶装置において、セット動作時と、リセット動作時と、で電流電圧が反対極性になるバイポーラ駆動をさせる場合、選択素子の逆方向バイアス時の特性として、比較的低い電圧でブレークダウンを発生させる必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、第１抵抗状態と第２抵抗状態とのあいだを遷移する抵抗変化部と、前記抵抗変化部と前記第１電極との間に設けられ、ｐ形半導体を含むｐ層と真性半導体を含むｉ層とｎ形半導体を含むｎ層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記ｉ層における濃度のピークが前記ｉ層の層厚における中央部にある不純物を含む選択素子と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【０００８】
また、本発明の他の一態様によれば、基板に第１電極を設ける工程と、前記第１電極の上に、ｎ形半導体を含むｎ層を形成し、前記ｎ層の上に、真性半導体を含むｉ層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記ｉ層における濃度のピークが前記ｉ層の層厚における中央部になるよう添加し、前記ｉ層の上に、ｐ形半導体を含むｐ層を形成して、選択素子を設ける工程と、前記選択素子の上に、抵抗変化部を設ける工程と、前記抵抗変化部の上に、第２電極を設ける工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
【図２】第１の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
【図３】選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
【図４】選択素子の電圧（Ｖ）−電流（Ｉ）特性を例示するグラフ図である。
【図５】本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
【図６】抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
【図７】セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図８】リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図９】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１０】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１１】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１２】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１３】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１４】他の選択素子の構成例を説明する模式的断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
図２は、第１の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図１に表したように、本実施の形態の係る不揮発性記憶装置１は、ワード線（第１電極）ＷＬと、ビット線（第２電極）ＢＬと、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化部２５と、抵抗変化部２５とワード線ＷＬとの間に設けられた選択素子２２と、を備える。
【００１３】
図２に表したように、不揮発性記憶装置１において、ワード線ＷＬと、ビット線ＢＬと、は交差している。抵抗変化部２５及び選択素子２２は、ワード線ＷＬとビット線ＢＬとの交差位置に設けられている。抵抗変化部２５は、印加される電界及び流される電流の少なくともいずれかによって、第１抵抗状態と第２抵抗状態とのあいだを遷移する。
本実施の形態に係る不揮発性記憶装置１では、第１抵抗状態として相対的に低い電気抵抗になる状態（低抵抗状態）、第２抵抗状態として相対的に高い電気抵抗になる状態（高抵抗状態）を例とする。
【００１４】
選択素子２２は、ｐ形半導体を含むｐ層２２ｐと真性半導体を含むｉ層２２ｉとｎ形半導体を含むｎ層２２ｎとを有する。ここで、ｉ層２２ｉには、真性半導体よりもバンドギャップエネルギーの小さい不純物２２０が含まれている。この不純物２２０のｉ層２２ｉにおける濃度のピークは、ｉ層２２ｉの層厚における中央部に設けられている。なお、ｉ層２２ｉの膜厚における中央部とは、ｎ層２２ｎの不純物濃度のピーク及びｐ層２２ｐの不純物濃度のピークよりも内側の範囲のことを言う。
【００１５】
本実施の形態に係る不揮発性記憶装置１では、このような選択素子２２によって、バイポーラ駆動におけるセット動作及びリセット動作が確実に行われる。すなわち、選択素子２２のｉ層２２ｉに上記のような濃度のピークをもつ不純物２２０が含まれることにより、ｉ層２２ｉにおけるバンドギャップは、ｎ層２２ｎ側及びｐ層２２ｐ側の端部から中央部にかけて狭くなる。
これにより、選択素子２２の逆方向バイアス時のブレークダウン電圧の絶対値は、不純物２２０が含まれない場合に比べて低くなる。
【００１６】
不揮発性記憶装置１のバイポーラ駆動では、選択素子２２に逆方向バイアスが印加されたとき、選択素子２２のブレークダウン電圧によって抵抗変化部２５の抵抗状態が遷移する。選択素子２２のｉ層２２ｉに不純物２２０を添加し、ｉ層２２ｉの層厚の中央部に濃度のピークを設定することで、選択素子２２のブレークダウン電圧を適宜設定できる。したがって、選択素子２２のブレークダウン電圧を、抵抗変化部２５の状態遷移の電圧を基準にして設定すれば、不揮発性記憶装置１におけるセット動作及びリセット動作を確実に行うことができるようになる。
【００１７】
次に、本実施の形態に係る不揮発性記憶装置１について詳細に説明する。
図２に表したように、不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部ＭＣＵが設けられている。
【００１８】
メモリセル部ＭＣＵにおいては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１９】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルＭＣが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルＭＣが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、例えばシリコン酸化物からなる層間絶縁膜１７（図１参照）によって埋め込まれている。
【００２０】
以下、図１を参照して、ピラー１６の構成例を説明する。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーの２種類がある。図１においては、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６が示されている。このピラー１６においては、下方（ワード線ＷＬ側）から上方（ビット線ＢＬ側）に向かって、下部電極膜２１、選択素子２２、中間電極膜２３、バリアメタル２４、抵抗変化部２５、上部電極膜２６及びストッパ膜２７がこの順に積層されている。
【００２１】
下部電極膜２１はワード線ＷＬに接し、ストッパ膜２７はビット線ＢＬに接している。下部電極膜２１は例えば窒化チタン（ＴｉＮ）からなり、膜厚は例えば５〜１０ｎｍである。
【００２２】
抵抗変化部２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値を取り得る。本実施の形態に係る不揮発性記憶装置１では、例えば第１抵抗状態及び第２抵抗状態である。抵抗変化部２５は、所定の電気信号の入力によって抵抗状態の切り替えがなされる。
【００２３】
選択素子２２としては、例えばポリシリコンが用いられる。選択素子２２は、下層側から順に、導電型がｎ＋形のｎ層２２ｎ、真性半導体を含むｉ層２２ｉ、及び導電型がｐ＋形のｐ層２２ｐを有する。
【００２４】
なお、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６においては、選択素子２２におけるｎ層２２ｎ、ｉ層２２ｉ及びｐ層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線ＷＬが配置されたピラー１６と同様である。
【００２５】
中間電極膜２３は、例えば、チタン、シリコン及び窒素を含有しており、例えば、チタン、シリコン及び窒素からなる化合物によって形成されている。中間電極膜２３の上に形成されるバリアメタル２４としては、例えば、チタンが用いられる。バリアメタル２４によって、例えば界面抵抗の低減を図る。
【００２６】
抵抗変化部２５の上には、上部電極膜２６が設けられる。上部電極膜２６としては、例えば窒化チタン（ＴｉＮ）が用いられる。また、上部電極膜２６の上には、ストッパ膜２７が設けられる。ストッパ膜２７としては、例えばタングステン（Ｗ）が用いられる。
【００２７】
図３は、選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
図３において、横軸は選択素子２２の深さ（上下方向の位置）、縦軸は不純物濃度を示している。
図３では、横軸の左から右にかけて、選択素子２２のｎ層２２ｎ、ｉ層２２ｉ及びｐ層２２ｐの順に対応している。ここで、図３に例示したｎ層２２ｎの不純物濃度は、シリコンに導入された燐（Ｐ）の濃度である。また、図３に例示したｉ層２２ｉの不純物濃度は、シリコンに導入されたゲルマニウム（Ｇｅ）の濃度である。また、図３に例示したｐ層２２ｐの不純物濃度は、シリコンに導入されたボロン（Ｂ）の濃度である。なお、図３において、ｎ層２２ｎとｉ層２２ｉとの境界線及びｐ層２２ｐとｉ層２２ｉとの境界線は、説明の便宜上設けられたものである。
【００２８】
選択素子２２のｉ層２２ｉでは、不純物２２０として、シリコンよりもバンドギャップエネルギーの小さいゲルマニウム（Ｇｅ）が導入される。ｉ層２２ｉにおいて、不純物２２０であるゲルマニウム（Ｇｅ）の濃度のピークＰＫは、ｉ層２２ｉの層厚における中央部に設けられている。すなわち、ｉ層２２ｉの層厚において、中央部では不純物濃度が高く、端部（ｎ層２２ｎ側及びｐ層２２ｐ側）では不純物濃度が低くなる。
【００２９】
ｉ層２２ｉにおけるこのような不純物濃度プロファイルにより、ｉ層２２ｉでのバンドギャップは、不純物２２０の濃度が高くなるほど狭くなる。つまり、ｉ層２２ｉでは、層厚の端部から中央部にかけてバンドギャップが狭くなる。これにより、選択素子２２の逆方向バイアス時のブレークダウン電圧は、ｉ層２２ｉに不純物２２０が含まれない場合に比べて低電圧化される。
【００３０】
選択素子２２のブレークダウン電圧は、ｉ層２２ｉに導入する不純物２２０の濃度及び濃度プロファイルで設定される。したがって、ｉ層２２ｉの膜厚を変更せずに、不純物２２０の導入によって選択素子２２のブレークダウン電圧を調整できることになる。
【００３１】
ここで、ゲルマニウム（Ｇｅ）による不純物２２０の濃度プロファイルの一例は、次のようになる。
ｉ層２２ｉの不純物（ゲルマニウム（Ｇｅ））の濃度プロファイルと、ｐ層２２ｐの不純物（ボロン（Ｂ））の濃度プロファイルと、の交差点Ｃｐでの濃度、及びｉ層２２ｉの不純物（ゲルマニウム（Ｇｅ））の濃度プロファイルと、ｎ層２２ｎの不純物（燐（Ｐ））の濃度プロファイルと、の交差点Ｃｎでの濃度が、１×１０１９ｃｍ−３以下であり、ｉ層２２ｉの不純物（ゲルマニウム（Ｇｅ））のピークＰＫの濃度が、１×１０２１ｃｍ−３以上である。
【００３２】
図４は、選択素子の電圧（Ｖ）−電流（Ｉ）特性を例示するグラフ図である。
図４では、本実施の形態に係る不揮発性記憶装置１で用いられる選択素子２２でのＶ−Ｉ特性及び比較例に係る選択素子２２’でのＶ−Ｉ特性をそれぞれ例示している。
ここで、比較例に係る選択素子２２’では、ｉ層に不純物が導入されていない。
このグラフ図において、横軸は電圧（Ｖ）、縦軸は電流（Ｉ）を示している。横軸では、原点から右側が正電圧（順方向バイアス）、原点から左側が負電圧（逆方向バイアス）を示している。
【００３３】
選択素子２２及び選択素子２２’において、順方向バイアスが印加された場合の電流特性は、あまり変化していない。一方、逆方向バイアスが印加された場合、選択素子２２’ではブレークダウンしないが、選択素子２２では、ブレークダウン電圧Ｖbkを超える逆方向バイアスが印加されるとブレークダウンする。このように、ｉ層２２ｉに不純物２２０を導入することで、順方向バイアス時の特性を維持しつつ、逆方向バイアス時の所定の電圧でブレークダウンを発生させることができる。
【００３４】
図５は、本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
同図では、説明のため、一例として、縦３個×横３個の合計９個のメモリセルＭＣについての等価回路を示している。
【００３５】
図５に表したように、不揮発性記憶装置１は、メモリセル部ＭＣＵと、制御部３００と、を含む。メモリセル部ＭＣＵには、複数のメモリセルＭＣがマトリクス状に配置されている。
【００３６】
制御部３００は、ワード線ＷＬ（ＷＬ１１〜ＷＬ１３）及びビット線ＢＬ（ＢＬ１１〜ＢＬ１３）に電圧を与える。制御部３００は、例えば、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３に接続されたワード線回路３１０と、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３に接続されたビット線回路３２０と、を含む。ワード線回路３１０は、例えばロウデコーダを含み、ビット線回路３２０は、例えばセンスアンプ回路を含む。ワード線ＷＬは、ワード線回路３１０によって選択される。ビット線回路３２０は、読み出し時にはデータの検出を行い、データ書き込み時には書き込みデータを保持して、これに応じてビット線ＢＬの電圧の制御を行う。
【００３７】
制御部３００によって印加される種々の電気信号が、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３と、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３と、が３次元的に交差するクロスポイントに設けられた、抵抗変化部２５及び選択素子２２に印加される。
【００３８】
そして、制御部３００からワード線ＷＬ１１、ＷＬ１２及びＷＬ１３に出力される電気信号によって、抵抗変化部２５の抵抗状態が、第１抵抗状態及び第２抵抗状態のいずれかに制御され、この異なる抵抗状態が、情報を記憶するデータとして利用される。
【００３９】
ここで、抵抗変化部２５の抵抗を第２抵抗状態（高抵抗状態）から第１抵抗状態（低抵抗状態）に移行させる動作を、セット動作ということにする。一方、抵抗変化部２５の抵抗を第１抵抗状態（低抵抗状態）から第２抵抗状態（高抵抗状態）に移行させる動作を、リセット動作ということにする。
【００４０】
なお、以下では、説明を簡単にするために、抵抗変化部２５の抵抗状態が高抵抗状態及び低抵抗状態の２つである場合として説明するが、抵抗変化部２５の抵抗状態は３つ以上や４つ以上でも良く、すなわち、不揮発性記憶装置１は、多値のメモリであっても良い。
【００４１】
（セット動作及びリセット動作）
図６は、抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
同図において、横軸は、抵抗変化部２５に印加される電圧（Ｖ）、縦軸は、抵抗変化部２５に流れる電流（Ｉ）を示している。
同図では、第１抵抗状態（低抵抗状態）Ｒ１のＶ−Ｉ特性を実線で示し、第２抵抗状態（高抵抗状態）Ｒ２のＶ−Ｉ特性を破線で示している。
抵抗変化部２５の抵抗状態は、第１抵抗状態Ｒ１と、第２抵抗状態Ｒ２と、のあいだで遷移する。
【００４２】
本実施の形態に係る不揮発性記憶装置１では、セット動作及びリセット動作の電流電圧を反対極性にしたバイポーラ駆動が行われる。
例えば、リセット動作では、抵抗変化部２５に正極側の＋Ｖresetが印加されることで、抵抗変化部２５の抵抗状態は、第１抵抗状態Ｒ１から第２抵抗状態Ｒ２へと遷移する。一方、セット動作では、抵抗変化部２５に負極側の−Ｖsetが印加されることで、抵抗変化部２５の抵抗状態は、第２抵抗状態Ｒ２から第１抵抗状態Ｒ１へと遷移する。
【００４３】
ここで、縦３個×横３個の合計９個のメモリセルＭＣの等価回路を用いて、セット動作時及びリセット動作時の各メモリセルへの電圧印加の状態を説明する。
図７は、セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図８は、リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図７及び図８において、メモリセルＭＣ２２は、セット動作、リセット動作の遷移対象となる選択メモリセルである。また、メモリセルＭＣ２２以外のメモリセルは、セット動作、リセット動作の遷移対象でない非選択メモリセルである。なお、いずれのメモリセルが選択メモリセル及び非選択メモリセルになっても同様である。セット動作及びリセット動作の各動作において、メモリセルＭＣに印加される電圧は、制御部３００によって制御される。
【００４４】
図７に表したように、セット動作では、選択対象メモリセルＭＣ２２と導通するワード線ＷＬ１２の電位ＶＷ１をＶset、ビット線ＢＬ１２の電位ＶＢ１を、例えば０（Ｖ）にする。一方、選択対象メモリセルＭＣ２２と導通していないワード線ＷＬ１１及びＷＬ１３の電位ＶＷ２を、例えば１／２Ｖset、ビット線ＢＬ１１及びＢＬ１３の電位ＶＢ４を、例えば１／２Ｖsetにする。
ここで、電位ＶＷ２及びＶＢ２は、同じ値である。また、電位ＶＷ２及びＶＢ２は、Ｖsetと同じ極性で、Ｖsetよりも絶対値の小さい値である。電位ＶＷ２及びＶＢ２として、好ましくは、Ｖsetの１／２、すなわち１／２Ｖsetである。これは、ＶＢ２−ＶＷ１と、ＶＢ１−ＶＷ２と、を等しくするためである。
【００４５】
このようなセット動作では、選択対象メモリセルＭＣ２２の選択素子２２には、ＶＢ１−ＶＷ１、すなわち逆方向バイアスの−Ｖsetが印加される。これにより、選択素子２２はブレークダウンする。選択対象メモリセルＭＣ２２の抵抗変化部２５には、ブレークダウンした選択素子２２を介して−Ｖsetが印加され、抵抗変化部２５の抵抗状態が、第２抵抗状態から第１抵抗状態へと遷移する。すなわち、選択対象メモリセルＭＣ２２に対してセット動作が行われる。
【００４６】
一方、非選択対象メモリセルのうち、メモリセルＭＣ１１、ＭＣ１３、ＭＣ３１及びＭＣ３３の選択素子２２には、ＶＢ２−ＶＷ２、すなわち０（Ｖ）の電位が与えられる。したがって、抵抗変化部２５に電圧が印加されず、セット動作は行われない。
【００４７】
また、非選択対象メモリセルのうち、メモリセルＭＣ１２及びＭＣ３２の選択素子２２には、ＶＢ１−ＶＷ２、すなわち逆方向バイアスの−１／２Ｖsetが印加される。選択素子２２は、逆方向バイアスの−１／２Ｖsetではブレークダウンしない。したがって、抵抗変化部２５に電圧は印加されず、セット動作は行われない。
【００４８】
また、非選択対象メモリセルのうち、メモリセルＭＣ２１及びＭＣ２３の選択素子２２には、ＶＢ２−ＶＷ１、すなわち逆方向バイアスの−１／２Ｖsetが印加される。選択素子２２は、逆方向バイアスの−１／２Ｖsetではブレークダウンしない。したがって、抵抗変化部２５に電圧は印加されず、セット動作は行われない。
【００４９】
次に、図８に表したように、リセット動作では、選択対象メモリセルＭＣ２２と導通するワード線ＷＬ１２の電位ＶＷ３を、例えば０（Ｖ）、ビット線ＢＬ１２の電位ＶＢ３をＶresetにする。一方、選択対象メモリセルＭＣ２２と導通していないワード線ＷＬ１１及びＷＬ１３の電位ＶＷ４をＶreset、ビット線ＢＬ１１及びＢＬ１３の電位ＶＢ４を、例えば０（Ｖ）にする。
ここで、電位ＶＷ３及びＶＢ４は、同じ値である。また、Ｖresetは、図７に例示したセット動作時に用いる電位ＶＢ２と電位ＶＷ１との差（ＶＢ２−ＶＷ１）の絶対値、または電位ＶＢ１と電位ＶＷ２との差（ＶＢ１−ＶＷ２）の絶対値、よりも小さい。これは、選択素子２２に逆方向バイアスである−Ｖresetが印加されても、選択素子２２のブレークダウン電圧に達しないようにするためである。
【００５０】
このようなリセット動作では、選択対象メモリセルＭＣ２２の選択素子２２には、ＶＢ３−ＶＷ３、すなわち順方向バイアスの＋Ｖresetが印加される。これにより、選択素子２２には順方向電流が流れる。選択対象メモリセルＭＣ２２の抵抗変化部２５には、選択素子２２を介して＋Ｖresetが印加され、抵抗変化部２５の抵抗状態が、第１抵抗状態から第２抵抗状態へと遷移する。すなわち、選択対象メモリセルＭＣ２２に対してリセット動作が行われる。
【００５１】
一方、非選択対象メモリセルのうち、メモリセルＭＣ１２、ＭＣ２１、ＭＣ２３及びＭＣ３２の選択素子２２については、ＶＢ３−ＶＷ４またはＶＢ４−ＶＷ３、すなわち０（Ｖ）の電位が与えられる。したがって、抵抗変化部２５に電圧が印加されず、リセット動作は行われない。
【００５２】
また、非選択対象メモリセルのうち、メモリセルＭＣ１１、ＭＣ１３、ＭＣ３１及びＭＣ３３の選択素子２２には、ＶＢ４−ＶＷ４、すなわち逆方向バイアスの−Ｖresetが印加される。選択素子２２は、逆方向バイアスの−Ｖresetではブレークダウンしない。したがって、抵抗変化部２５に電圧は印加されず、リセット動作は行われない。
【００５３】
このようなバイポーラ駆動を行うにあたり、選択素子２２では、セット動作及びリセット動作の両極性の電圧（−Ｖset及び＋Ｖreset）について、抵抗変化部２５に対して遷移動作に必要な電流を与えられる特性が必要になる。
【００５４】
具体的には、選択素子２２には、少なくとも次に示す（１）〜（３）の特性が必要になる。
（１）順方向バイアスの＋Ｖresetが印加された際、十分な導通特性が得られること。
（２）逆方向バイアスの−Ｖsetが印加された際、ブレークダウンによる十分な導通特性が得られること。
（３）逆方向バイアスの−１／２Ｖsetが印加された際、十分な絶縁特性が得られること。
【００５５】
図４に表した選択素子２２のＶ−Ｉ特性は、上記（１）〜（３）の特性を全て満たしている。
すなわち、選択素子２２に、順方向バイアスである＋Ｖresetが印加された場合、選択素子２２はＯＮ状態であり、十分な導通特性を発揮する。すなわち、選択素子２２のＯＮ電圧Ｖfは、リセット動作で用いる電位＋Ｖresetよりも小さい。
また、選択素子２２に、逆方向バイアスである−１／２Ｖｓｅｔが印加された場合、選択素子２２はＯＦＦ状態であり、十分な絶縁特性を発揮する。すなわち、選択素子２２のブレークダウン電圧Ｖbkは、電位−１／２Ｖsetよりも小さい。なお、逆方向バイアスである−Ｖresetは、−１／２Ｖsetよりも絶対値が小さいため、選択素子２２はＯＦＦ状態であり、十分な絶縁特性を発揮する。
また、選択素子２２に、逆方向バイアスである−Ｖsetが印加された場合、選択素子２２はブレークダウン電圧Ｖbkに達している。すなわち、選択素子２２はＯＮ状態であり、十分な導通特性を発揮する。
【００５６】
不揮発性記憶装置１のメモリセルＭＣに用いられる選択素子２２では、ｉ層２２ｉに導入する不純物２２０の濃度及び濃度プロファイルの設定によって、ブレークダウン電圧Ｖbkが調整される。すなわち、ｉ層２２ｉに導入する不純物２２０の濃度及び濃度プロファイルの設定によって、選択素子２２のブレークダウン電圧Ｖbkが、ＶＢ２−ＶＷ２（例えば、−１／２Ｖset）よりも低く、ＶＢ１−ＶＷ１（例えば、−Ｖset）よりも高くなるよう調整される。
これにより、不揮発性記憶装置１においてバイポーラ駆動を行う際、確実にセット動作、リセット動作を行うことができるようになる。
【００５７】
（第２の実施の形態）
次に、第２の実施の形態に係る不揮発性記憶装置１の製造方法の一例を説明する。
図９〜図１３は、本実施の形態に係る不揮発性記憶装置１の製造方法を例示する工程断面図である。
先ず、図２に表したように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００５８】
次に、図９に表したように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば５〜１０ｎｍの厚さに堆積させて、下部電極膜２１を形成する。下部電極膜２１は、ワード線ＷＬを形成するタングステンと選択素子２２を形成するシリコンとの反応を抑制するバリア膜である。
【００５９】
次に、下部電極膜２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ層２２ｎ、ｉ層２２ｉ及びｐ層２２ｐを連続的に形成する。
【００６０】
すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン（Ｐ）を導入することによりｎ層２２ｎを形成する。
続いて、不純物２２０として、例えばゲルマニウム（Ｇｅ）を添加してアモルファスシリコンを堆積させ、ｉ層２２ｉを形成する。ここで、ゲルマニウム（Ｇｅ）の添加量は、例えば５重量％以上、３０重量％以下である。
続いて、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）を導入することによりｐ層２２ｐを形成する。
【００６１】
これにより、ＰＩＮ型のシリコンダイオードによる選択素子２２が形成される。一例として、ｎ層２２ｎの膜厚は、例えば２ｎｍ以上、１５ｎｍ以下である。リン濃度は、例えば１×１０２０以上、１×１０２１ｃｍ−３以下である。ｉ層２２ｉの膜厚は、例えば５０ｎｍ以上、１２０ｎｍ以下である。ｐ層２２ｐの膜厚は、例えば２ｎｍ以上、１５ｎｍ以下である。ボロン濃度は、例えば１×１０２０以上、２×１０２１ｃｍ−３以下である。
【００６２】
なお、ｎ層２２ｎ、ｉ層２２ｉ及びｐ層２２ｐに不純物を導入する方法として、イオン注入法を用いてもよい。すなわち、ｎ層２２ｎとしてポリシリコンを成膜した後に、リン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。また、ｉ層２２ｉとしてポリシリコンを成膜した後に、ゲルマニウム（Ｇｅ）をイオン注入する。また、ｐ層２２ｐとしてポリシリコンを成膜した後、ボロン（Ｂ）をイオン注入するようにしてもよい。
【００６３】
この選択素子２２の形成において、ｉ層２２ｉに導入する不純物２２０の濃度のピークが、ｉ層２２ｉの膜厚における中央部になるよう調整する。これにより、選択素子２２のブレークダウン電圧Ｖbkを調整する。
【００６４】
また、いずれの不純物注入法であっても、ｐ層２２ｐを形成後、ｐ層２２ｐの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、ｐ層２２ｐよりも不純物（ボロン：Ｂ）の濃度が低い領域も含む。
また、いずれの不純物注入法であっても、ｎ層２２ｎを形成後、ｎ層２２ｎの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、ｎ層２２ｎよりも不純物（燐：Ｐまたはヒ素：Ａｓ）の濃度が低い領域も含む。
【００６５】
次に、図１０に表したように、選択素子２２上に、チタン（Ｔｉ）からなるチタン層３１を形成する。このとき、選択素子２２の上面が還元され、自然酸化膜が除去される。チタン層３１の厚さは、例えば、０．５〜２ｎｍとする。次に、チタン層３１上に、チタン窒化物（ＴｉＮ）からなるチタン窒化物層３２を形成する。チタン窒化物層３２の厚さは、例えば、１０ｎｍとする。
【００６６】
次に、図１１に表したように、熱処理を施す。例えば、この熱処理の温度は５００℃以上、７００℃以下とし、例えば、６００℃とする。また、時間は例えば１分間とする。これにより、チタン層３１中に、選択素子２２からシリコンが拡散し、チタン窒化物層３２から窒素が拡散して、それぞれシリコンと反応する。この結果、ＴｉＳｉＮからなる中間電極膜２３が形成される。また、チタン窒化物層３２の一部は反応後も残留し、チタン窒化物（ＴｉＮ）からなるバリアメタル２４となる。
なお、中間電極膜２３は、ｐ層２２ｐの上のほか、ｎ層２２ｎと下部電極膜２１との間に形成してもよい。
【００６７】
次に、図１２に表したように、バリアメタル２４上に抵抗変化部２５を形成する。次に、抵抗変化部２５の上に、上部電極膜２６を形成し、その上に、例えばタングステンによるストッパ膜２７を形成する。次に、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。
【００６８】
次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、ストッパ膜２７、上部電極膜２６、抵抗変化部２５、バリアメタル２４、中間電極膜２３、選択素子２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６が形成される。ピラー１６のアスペクト比は、例えば４以上とする。
【００６９】
次に、図１３に表したように、例えば、ピラー１６を埋め込むように、絶縁膜、例えばＴＥＯＳを原料とするＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン酸化膜を堆積させる。
【００７０】
次に、ストッパ膜２７をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、シリコン酸化膜の上面を平坦化する。これにより、ピラー１６間にシリコン酸化物からなる層間絶縁膜１７が形成される。このとき、層間絶縁膜１７の上面においてストッパ膜２７の上面が露出する。
【００７１】
次に、図１に示すように、層間絶縁膜１７上に、さらに層間絶縁膜（図示せず）を形成し、ダマシン法によりビット線ＢＬを形成する。すなわち、層間絶縁膜におけるビット線ＢＬを形成する予定の領域に溝を形成し、配線材料、例えばタングステンを堆積させて溝内を埋め込み、ＣＭＰにより溝の外部に堆積されたタングステンを除去する。これにより、タングステンからなるビット線ＢＬが形成される。また、これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、かつ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００７２】
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、選択素子２２におけるｎ層２２ｎ、ｉ層２２ｉ及びｐ層２２ｐの積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、図２に示すような構造体が作製される。
【００７３】
次に、温度が例えば７００℃以上、９００℃以下、時間が例えば３秒以上、８０秒以下の熱処理を施す。これにより、選択素子２２を形成するシリコンが結晶化してポリシリコンになると共に、このシリコンに含まれる不純物が活性化する。このようにして、メモリセル部ＭＣＵが形成される。また、これにより、本実施の形態に係る不揮発性記憶装置１が製造される。
【００７４】
（他の選択素子の構成例）
図１４は、他の選択素子の構成例を説明する模式的断面図である。
同図（ａ）は、下層から、ｎ層、ｉ層及びｐ層の順に積層された選択素子２２Ａの構成例を示している。同図（ｂ）は、下層から、ｐ層、ｉ層及びｎ層の順に積層された選択素子２２Ｂの構成例を示している。
【００７５】
選択素子２２Ａ及び２２Ｂでは、ｉ層２２ｉにおけるｎ層２２ｎ側、及びｉ層２２ｉにおけるｐ層２２ｐ側に、それぞれノンドープのシリコン層２２ｓが設けられている。すなわち、ｉ層２２ｉには、例えばゲルマニウム（Ｇｅ）である不純物２２０が導入された中央部分と、不純物が導入されていない端部（シリコン層２２ｓ）とが設けられている。
【００７６】
ｉ層２２ｉにシリコン層２２ｓが設けられることで、ｉ層２２ｉにおける不純物２２０の濃度のピークを、ｉ層２２ｉの層厚における中央部に、より的確に設定できるようになる。すなわち、シリコン層２２ｓの層厚を調整することで、ｉ層２２ｉにおける不純物２２０の濃度プロファイルの拡がりを調整できる。これにより、選択素子２２におけるｉ層２２ｉのバンドギャップを正確に調整し、ブレークダウン電圧を精度良く調整できるようになる。
【００７７】
このようにして製造した不揮発性記憶装置１では、選択素子２２の形成の際、ｉ層２２ｉに不純物２２０を添加し、ｉ層２２ｉの層厚の中央部に濃度のピークを設定することで、選択素子２２のブレークダウン電圧を適宜設定できことになる。したがって、選択素子２２のブレークダウン電圧を、抵抗変化部２５の状態遷移の電圧を基準にして設定すれば、セット動作及びリセット動作を確実に行うことができる不揮発性記憶装置１が製造される。
【００７８】
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００７９】
１…不揮発性記憶装置、１１…シリコン基板、１２…層間絶縁膜、１３…メモリセル部、１４…ワード線配線層、１５…ビット線配線層、１６…ピラー、１７…層間絶縁膜、２１…下部電極膜、２２，２２Ａ，２２Ｂ…選択素子、２２ｉ…ｉ層、２２ｎ…ｎ層、２２ｐ…ｐ層、２２ｓ…シリコン層、２３…中間電極膜、２４…バリアメタル、２５…抵抗変化部、２６…上部電極膜、２７…ストッパ膜、３１…チタン層、３２…チタン窒化物層、２２０…不純物、３００…制御部、３１０…ワード線回路、３２０…ビット線回路、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＣＵ…メモリセル部、ＷＬ…ワード線
【図１】
2011222929.tif 000003
【図２】
2011222929.tif 000004
【図３】
2011222929.tif 000005
【図４】
2011222929.tif 000006
【図５】
2011222929.tif 000007
【図６】
2011222929.tif 000008
【図７】
2011222929.tif 000009
【図８】
2011222929.tif 000010
【図９】
2011222929.tif 000011
【図１０】
2011222929.tif 000012
【図１１】
2011222929.tif 000013
【図１２】
2011222929.tif 000014
【図１３】
2011222929.tif 000015
【図１４】
2011222929.tif 000016