(57)【要約】【課題】低消費電力化と高速化の両立が可能な連想記憶装置を提供する。【解決手段】マッチアンプＡは、マッチラインＭＬＡの電圧に応じて、メモリアレイＡのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する。マッチアンプＢは、マッチラインＭＬＢの電圧に応じて、メモリアレイＢのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する。  ブロックＢ制御回路２１０は、メモリアレイＡでの検索を開始してから、２サイクル後に、メモリアレイＢでの検索を開始させる。ブロックＢ活性化制御回路２０７は、メモリアレイＡの検索後のマッチラインＭＬＡの電圧に応じて、メモリアレイＢでの検索動作を中止させる。【選択図】図１
2011181147.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
各々が、前記第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、
各々が、前記第１のマッチ線の電圧に応じて、前記第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、
行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、
各々が、前記第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、
各々が、前記第２のマッチ線の電圧に応じて、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、
前記第１のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第２のメモリアレイでの検索を開始させ、前記第１のメモリアレイの検索後の前記第１のマッチ線の電圧に応じて、前記第２のメモリアレイでの検索動作を中止させる制御回路とを備えた、連想記憶装置。
【請求項２】
前記連想記憶装置は、さらに、
各々が、前記第１のメモリアレイ内の１つの列の複数の連想メモリセルと接続する複数の第１のサーチ線と、
検索データに応じて、前記第１のサーチ線を活性化または非活性化する第１のサーチ線ドライバと、
各々が、前記第２のメモリアレイ内の１つの列の複数の連想メモリセルと接続する第２のサーチ線と、
検索データに応じて、前記第２のサーチ線を活性化または非活性化する第２のサーチ線ドライバと、
複数ビットからなる検索データを第１のデータと第２のデータとに分割して、前記第１のデータを前記第１のサーチ線ドライバに与え、前記第２のデータを前記第２のサーチ線ドライバに与える検索データ入力回路とを備え、
前記検索データ入力回路は、前記第１のサーチ線ドライバへ前記第１のデータを与えた後、２サイクル以上後に、前記第２のサーチ線ドライバへ前記第２のデータを与える、請求項１記載の連想記憶装置。
【請求項３】
前記制御回路は、前記第１のメモリアレイのすべてのエントリの検索結果が不一致の場合に、前記第２のメモリアレイでの検索動作を中止させる、請求項２記載の連想記憶装置。
【請求項４】
前記第２判定回路は、同一のエントリを対象とする前記第１判定回路の出力を受けて、前記第１判定回路で判定した結果と、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致の判定結果に基づいて、前記第１のメモリアレイおよび前記第２のメモリアレイの全体として検索結果を出力する、請求項３記載の連想記憶装置。
【請求項５】
前記第１のメモリアレイのエントリの検索結果をラッチし、前記ラッチした検索結果が不一致の場合に、前記第２のメモリアレイにおける、前記エントリと同一のエントリの前記第２のマッチ線をディスチャージするディスチャージ回路を備える、請求項３記載の連想記憶装置。
【請求項６】
前記複数の第２判定回路は、前記第１のメモリアレイのすべてのエントリの検索結果が不一致の場合に、前記第２のメモリアレイのすべてのエントリの検索結果を不一致にする、請求項４または５記載の連想記憶装置。
【請求項７】
前記制御回路は、前記第１のメモリアレイでの検索を開始してから、２サイクル後に、前記第２のメモリアレイでの検索を開始させ、
前記検索データ入力回路は、前記第１のサーチ線ドライバへ前記第１のデータを与えた後、２サイクル後に、前記第２のサーチ線ドライバへ前記第２のデータを与える、請求項２記載の連想記憶装置。
【請求項８】
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
各々が、前記第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、
各々が、前記第１のマッチ線の電圧に応じて、前記第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、
行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、
各々が、前記第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、
各々が、前記第２のマッチ線の電圧に応じて、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、
行列状に配置された複数の連想メモリセルを含む第３のメモリアレイと、
各々が、前記第３のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第３のマッチ線と、
各々が、前記第３のマッチ線の電圧に応じて、前記第３のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第３判定回路と、
行列状に配置された複数の連想メモリセルを含む第４のメモリアレイと、
各々が、前記第４のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第４のマッチ線と、
各々が、前記第４のマッチ線の電圧に応じて、前記第４のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第４判定回路と、
前記第１のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第２のメモリアレイ、前記第３のメモリアレイ、および前記第４のメモリアレイでの検索を開始させ、前記第１のメモリアレイの検索後の前記第１のマッチ線の電圧に応じて、前記第２のメモリアレイ、前記第３のメモリアレイ、および前記第４のメモリアレイでの検索動作を中止させる制御回路とを備えた、連想記憶装置。
【請求項９】
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
各々が、前記第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、
各々が、前記第１のマッチ線の電圧に応じて、前記第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、
行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、
各々が、前記第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、
各々が、前記第２のマッチ線の電圧に応じて、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、
行列状に配置された複数の連想メモリセルを含む第３のメモリアレイと、
各々が、前記第３のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第３のマッチ線と、
各々が、前記第３のマッチ線の電圧に応じて、前記第３のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第３判定回路と、
行列状に配置された複数の連想メモリセルを含む第４のメモリアレイと、
各々が、前記第４のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第４のマッチ線と、
各々が、前記第４のマッチ線の電圧に応じて、前記第４のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第４判定回路と、
前記第２のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第３のメモリアレイおよび前記第４のメモリアレイでの検索を開始させ、前記第２のメモリアレイの検索後の前記第２のマッチ線の電圧に応じて、前記第３のメモリアレイ、および前記第４のメモリアレイでの検索動作を中止させる制御回路とを備えた、連想記憶装置。
【請求項１０】
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
各々が、前記第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、
各々が、前記第１のマッチ線の電圧に応じて、前記第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、
行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、
各々が、前記第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、
各々が、前記第２のマッチ線の電圧に応じて、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、
行列状に配置された複数の連想メモリセルを含む第３のメモリアレイと、
各々が、前記第３のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第３のマッチ線と、
各々が、前記第３のマッチ線の電圧に応じて、前記第３のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第３判定回路と、
行列状に配置された複数の連想メモリセルを含む第４のメモリアレイと、
各々が、前記第４のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第４のマッチ線と、
各々が、前記第４のマッチ線の電圧に応じて、前記第４のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第４判定回路と、
前記第１のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第２のメモリアレイ検索を開始させ、前記第１のメモリアレイの検索後の前記第１のマッチ線の電圧に応じて、前記第２のメモリアレイの検索動作を中止させ、
前記第２のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第３のメモリアレイおよび前記第４のメモリアレイ検索を開始させ、前記第１のメモリアレイの検索後の前記第１のマッチ線の電圧および前記第２のメモリアレイの検索後の前記第２のマッチ線の電圧に応じて、前記第３のメモリアレイおよび前記第４のメモリアレイの検索動作を中止させる制御回路とを備えた、連想記憶装置。
【請求項１１】
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
各々が、前記第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、
各々が、前記第１のマッチ線の電圧に応じて、前記第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、
行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、
各々が、前記第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、
各々が、前記第２のマッチ線の電圧に応じて、前記第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、
行列状に配置された複数の連想メモリセルを含む第３のメモリアレイと、
各々が、前記第３のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第３のマッチ線と、
各々が、前記第３のマッチ線の電圧に応じて、前記第３のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第３判定回路と、
行列状に配置された複数の連想メモリセルを含む第４のメモリアレイと、
各々が、前記第４のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第４のマッチ線と、
各々が、前記第４のマッチ線の電圧に応じて、前記第４のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第４判定回路と、
前記第１のメモリアレイおよび前記第３のメモリアレイでの検索を同時に開始させ、前記第１のメモリアレイおよび前記第３のメモリアレイでの検索を開始してから、２サイクル以上後に、前記第２のメモリアレイおよび前記第４のメモリアレイでの検索を開始させ、前記第１のメモリアレイの検索後の前記第１のマッチ線の電圧および前記第３のメモリアレイの検索後の第３のマッチ線の電圧に応じて、前記第２のメモリアレイおよび前記第４のメモリアレイでの検索動作を中止させる制御回路とを備えた、連想記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想記憶装置に関する。
【背景技術】
【０００２】
内容参照メモリ（ＣＡＭ：Content Addressable Memory）アレイは、データの読出／書込機能に加えて、その記憶データと与えられた検索データとの一致判定を行なう機能を有する。検索データワードを格納する１エントリが、複数のＣＡＭセルで構成され、これらのＣＡＭセルに、検索候補のワードビットが格納される。各エントリには、対応のＣＡＭセルが並列に結合されるマッチ線が設けられる。検索データワードとエントリの格納データワードとが一致した場合には、対応のマッチ線が“１”の状態に維持され、不一致のときには対応のマッチ線が“０”の状態に駆動される。
【０００３】
このマッチ線の電圧レベルを識別することにより、検索データに対応するデータが、たとえばテーブルなどに格納されているかの判定を行なうことができる。このような内容参照メモリは、たとえば、通信用途のルータおよびキャッシュメモリにおけるキャッシュミス／ヒットの判定などにおいて用いられている。ネットワークルータなどで行なわれるＩＰパケットのルーティングは、ルータ内に設けられる内容参照メモリに格納されているＩＰアドレスと外部から入力されるＩＰアドレスとを照合することにより行なわれる。たとえば、このルータ内の内容参照メモリにおいて一致状態のマッチ線情報に基づいて、次の行き先アドレスを示す値をＩＰパケットに書込んで、対応のポートから送出する。
【０００４】
ＣＡＭの検索動作では検索データ（例えば８０ビット幅）とＣＡＭアレイの記憶データ（検索データと同一ビット幅）の一致/不一致の状態を示すマッチ線がプリチャージ期間に電源電圧ＶＤＤにプリチャージされる。検索動作により検索データと記憶データが不一致（以下Ｍｉｓｓという）である場合はＣＡＭセル内のトランジスタによりマッチ線がグランド電圧ＧＮＤへ放電される。一方、一致（以下Ｈｉｔという）した場合はマッチ線からの放電は起こらずプリチャージ電圧ＶＤＤレベルを維持する、このような２状態を持つことで記憶データと検索データが一致するか否かを判定する。
【０００５】
同時に大量のデータ検索ができる大規模ＣＡＭアレイ、たとえば２０Ｍビット(２５６Ｋエントリ×８０ビット）のＣＡＭアレイの場合について、検索時に消費される電流について説明する。
【０００６】
検索結果がＭｉｓｓの場合に１エントリで消費する電流をＩ＿ＭＬ（つまり１本のマッチ線の充放電電流）とすると、上述の大規模ＣＡＭアレイでは、Ｉ＿ＭＬ×２５６Ｋの電流が消費される。
【０００７】
さらに、検索動作時、検索データの状態を示すサーチ線は、検索データが「１」（ＨＩＧＨ）の場合はＶＤＤレベルに充電され、検索動作が終わるとＧＮＤレベルに放電される。検索データ１ビット、１エントリ分のサーチ線で消費される電流をＩ＿ＳＬとすると、上述大規模アレイでは、Ｉ＿ＳＬ×２５６Ｋ×８０の電流が消費される。
【０００８】
さらに、検索動作時、全エントリのマッチ線の状態を判定するマッチアンプ回路もまた同時に活性化される。１エントリ分のマッチアンプ回路で消費する電流をＩ＿ｍａとすると、上述の大規模ＣＡＭアレイでは、Ｉ＿ｍａ×２５６Ｋの電流が消費される。
【０００９】
このように上述の大規模CAMアレイでは、マッチ線とサーチ線とマッチアンプ回路が消費する電流は、Ｉ＿ＭＬ×２５６Ｋ＋Ｉ＿ＳＬ×２５６Ｋ×８０＋Ｉ＿ｍａ×２５６Ｋである。この消費電流の値は非常に大きく、この消費電流が全体の消費電流の大半を占めており、大規模容量化、高速化に比例して増加する。
【００１０】
特許文献１（米国特許第６１９１９６９号明細書）には、ＣＡＭアレイにおけるマッチ線での消費電流Ｉ＿ＭＬを低減する構成が開示されている。すなわち、特許文献１には、FIG4、特許文献２（米国特許第６４３００７４号明細書）のFIG3に示される構成においてはCAMアレイのマッチ線を複数に分割して、１段目の検索結果がＭｉｓｓの場合に２段目を検索しないように制御し、２段目以降のマッチ線をプリチャージ（またはディスチャージ）する。これによって、プリチャージ電流を低減し低電力化を図っている。
【００１１】
特許文献２にも、ＣＡＭアレイにおけるマッチ線での消費電流Ｉ＿ＭＬを低減する構成が開示されている。すなわち、特許文献２には、FIG10AではCAMアレイのマッチ線を3つ以上に分割して、３段目のブロックのマッチ線プリチャージが１段目のブロックの検索結果（Hit、Ｍｉｓｓ）に応じて制御されることで、パイプライン化、クロックの高速化を容易にしつつ、プリチャージ電流を低減し低電力化を図っている。
【００１２】
特許文献３（特開２００３−２７２３８６号公報）には、ＣＡＭアレイにおけるサーチ線での消費電流(Ｉ＿ＳＬ)を低減する構成が開示されている。すなわち、特許文献３では、ＣＡＭアレイのマッチ線を３つ以上に分割して、１段目の検索結果により２段目のプリチャージを制御することでプリチャージ電流を削減する。さらに、１段目のブロックで全てのエントリが不一致の場合に３段目のブロック以降のサーチ線を非活性にする。これにより、でサーチ線の消費電流を低減して低電力化を図っている。
【００１３】
また、特許文献４（特開２００９−１５８０２７号公報）にも、ＣＡＭアレイにおけるマッチ線での消費電流Ｉ＿ＭＬを低減する構成が開示されている。すなわち、特許文献４では、メモリアレイごとに検索を実行し、検索データがメモリセルアレイに記憶されているデータのいずれかと一致した場合には、サーチ線ドライバ部を非活性とし、以後のメモリセルアレイを対象として検索を実行しない。これにより、スタンバイ状態に戻る際に充電を必要とするマッチラインの数を減らし、消費電流の低減化を図ることができる。
【００１４】
さらに、検索データ８０ビットと記憶データ８０ビットとを比較して不一致（Ｍｉｓｓ）になる場合を考えると、不一致となるビット数は、１ビット〜８０ビットである。８０ビット全てが不一致の場合、サーチトランジスタ８０ビットでマッチ線をＧＮＤ側に引き抜くので、駆動能力が大きくアクセスは早い。一方、１ビットだけが不一致の場合、サーチトランジスタ１ビットでマッチ線をＧＮＤ側に引抜くため、その速度は遅い。したがって、検索動作のワーストアクセスはこの１ビットの不一致（以下１ビットＭｉｓｓという）である。つまり、ＣＡＭアレイの検索時の動作周波数は、このアクセスで決まることがほとんどである。
【００１５】
特許文献５（米国特許第６９６５５１９号明細書）には、ＣＡＭアレイにおける１ビットＭｉｓｓ時の高速化を図る構成が開示されている。すなわち、特許文献５のＦＩＧ．１に示される構成においては、ＣＡＭアレイのマッチ線を複数に分割してマッチ線の寄生容量を低減し、パイプライン構成をとることで高速化を図っている。
【００１６】
さらに、特許文献６（特開２００７−３１７３４２号公報）には、マッチ線のアンプ回路に差動アンプを用いることによって、マッチ線の微小な振幅を検知し、１ビットＭｉｓｓ時のアクセスの高速化を図っている。また、  特許文献６には、ＣＡＭアレイにおけるマッチ線での消費電流Ｉ＿ＭＬを低減する構成が開示されている。すなわち、特許文献６に示される構成においては、マッチ線のプリチャージレベルをＶＤＤ／２以下の中間電圧レベルに低電圧化し、中間電圧とＧＮＤレベルの電圧の２状態を検知できるセンスアンプを用いる。これによって、マッチ線のプリチャージ電流を低減する。
【００１７】
特許文献７（特開平５−１２７８７２号公報）には、対応するグループのビット比較回路の各出力が纏められるサブセンス線と、各サブセンス線が各駆動素子を介して共通に接続された比較結果出力用の１本のメインセンス線からなる半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許第６１９１９６９号明細書
【特許文献２】米国特許第６４３００７４号明細書
【特許文献３】特開２００３−２７２３８６号公報
【特許文献４】特開２００９−１５８０２７号公報
【特許文献５】米国特許第６９６５５１９号明細書
【特許文献６】特開２００７−３１７３４２号公報
【特許文献７】特開平５−１２７８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
近年、３００Ｍｓｐｓ(search per second)を越える高速化が要求されているため、従来技術のようにマッチ線を分割しパイプライン構成をとって高速化を実現しているが、高速化に伴うパイプライン段数の増加によって動作するマッチアンプ回路が増加し、消費電流を増加させている。
【００２０】
高速動作に対応するＣＡＭメモリでの消費電流の内訳は概ねマッチアンプ回路：サーチ線：マッチ線=１：２：４程度の割合となっており、マッチアンプ回路、サーチ線、マッチ線の電流をそれぞれ１Ｉ、２Ｉ、４Ｉとすると、特許文献１のＦＩＧ．４および特許文献２のＦＩＧ．３のようにパイプライン段数を２段にしてマッチ線のプリチャージ電流を低減する方法では、マッチ線のプリチャージ電流は４Ｉから２Ｉに減少するが、マッチアンプ回路での消費電流が１Ｉから２Ｉに増加するため、全体としては７Ｉから６Ｉに減少し、削減効果が少ない。
【００２１】
特許文献２のＦＩＧ．１０Ａのようなパイプライン段数を４段にして高速化を図りつつマッチ線のプリチャージ電流の低減する方法では、マッチ線のプリチャージ電流は４Ｉから２Ｉに減少するが、マッチアンプ回路での消費電流は１Ｉから４Ｉに増加するため、全体としては７Ｉから８Ｉに増加し、削減効果がない。
【００２２】
特許文献３では、マッチ線のプリチャージ電流が４Ｉから１Ｉに減少し、サーチ線の充放電電流は２Ｉから１Ｉに減少するが、マッチアンプ回路での消費電流が１Ｉから４Ｉに増加するため、全体として７Ｉから６Ｉに減少し、削減効果が少ない。
【００２３】
さらに、ネットワークの高速化に伴い、ＣＡＭに要求される性能が高くなり、近い将来には５００Ｍｓｐｓ以上で検索動作させる必要があると予測される。そのため特許文献１のＦＩＧ．３、特許文献２では、（次のクロック）のプリチャージ（またはディスチャージ）動作が困難となってきている。たとえば、５００Ｍｓｐｓの場合、１／２サイクル（１ｎｓ）以内にマッチアンプ回路を活性化して、Ｍｉｓｓ／Ｈｉｔの判定を行った後、次段のマッチ線プリチャージまたはディスチャージを完了させる必要があり、これを実現するための設計は非常に困難である。
【００２４】
また、特許文献３および４も、低電力化と高速化の両立を図ることについて記載されていない。
【００２５】
それゆえに、本発明の第１の目的は、低消費電力化と高速化の両立が可能な連想記憶装置を提供することである。
【００２６】
また、特許文献５のＦＩＧ．１に示される構成においては、ＣＡＭアレイのマッチ線を複数に分割してマッチ線の寄生容量を低減し、パイプライン構成をとることで高速化を図っているが、パイプライン構成による制御回路、ラッチ、フリップフロップなどの回路の増加、および回路の増加によるレイアウトが増加するという問題がある。
【００２７】
また、特許文献６の図１に示される構成においては、マッチ線のアンプ回路に差動アンプを用いることによって、マッチ線の微小な振幅を検知し１ビットＭｉｓｓのアクセスの高速化を図っているが、今後の先端プロセスではさらなる高速化が困難と考えられる。困難になる理由は、今後微細化していった場合に、マッチ線と隣接する配線との線間容量が増加するためであり、マッチ線の寄生容量は減らず（もしくは増える）、微細化によってサーチトランジスタの駆動能力は減るために、１ビットＭｉｓｓのアクセスは遅くなる。また微細化によってトランジスタのローカルばらつき量が大きくなり、差動アンプなどで構成されるマッチ線のアンプの感度が劣化するため、結果としてアクセスが劣化することが考えられる。これを回避するためには。アンプ回路を大きくするか、１ビットＭｉｓｓ時のマッチ線の振幅を大きくするためにサーチトランジスタを大きくする必要があるため、レイアウトが大幅に増加する。
【００２８】
また、特許文献７の構成では、マッチ線を階層的に構成するので、ローカルなマッチ線をプリチャージするためのトランジスタ、およびそのトランジスタを制御する回路が必要となる。
【００２９】
それゆえに、本発明の第２の目的は、回路およびレイアウトの大幅な増加を伴うことなく、１ビットＭｉｓｓ時の高速アクセスが可能な連想記憶装置を提供することである。
【００３０】
また、特許文献６においては、マッチ線のプリチャージレベルを低電圧化することでマッチ線の消費電流の低減を図っているが、これによって低振幅のマッチ線をアンプするための高感度なアンプやリファレンス電圧が必要となる。そのため、従来に比べてアンプ制御が複雑となり、これらが原因で高速化、高集積化が困難となる問題がある。
【００３１】
それゆえに、本発明の第３の目的は、回路およびレイアウトの大幅な増加を伴うことなく、低消費電力化が可能な連想記憶装置を提供することである。
【課題を解決するための手段】
【００３２】
本発明の一実施形態の連想記憶装置は、行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、各々が、第１のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第１のマッチ線と、各々が、第１のマッチ線の電圧に応じて、第１のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第１判定回路と、行列状に配置された複数の連想メモリセルを含む第２のメモリアレイと、各々が、第２のメモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数の第２のマッチ線と、各々が、第２のマッチ線の電圧に応じて、第２のメモリアレイのエントリ内の連想メモリに記憶されたデータと検索データとの一致または不一致を判定する複数の第２判定回路と、第１のメモリアレイでの検索を開始してから、２サイクル以上後に、第２のメモリアレイでの検索を開始させ、第１のメモリアレイの検索後の第１のマッチ線の電圧に応じて、第２のメモリアレイでの検索動作を中止させる制御回路とを備える。
【発明の効果】
【００３３】
本発明の一実施形態によれば、低消費電力化と高速化の両立が可能な連想記憶装置が実現できる。
【図面の簡単な説明】
【００３４】
【図１】第１の実施形態の連想記憶装置の全体の構成を概略的に表わす図である。
【図２】ユニットセルＵＣの構成を表わす図である。
【図３】メモリアレイＡのエントリおよびそのエントリに接続されるマッチアンプＡの構成を表わす図である。
【図４】ブロックＢ活性化制御回路の構成を表わす図である。
【図５】メモリアレイＢのエントリおよびそのエントリに接続されるマッチアンプＢの構成を表わす図である。
【図６】ブロックＡとブロックＢの検索タイミングを説明するための図である。
【図７】第１の実施形態の連想記憶装置の動作波形を表わす図である。
【図８】従来の連想記憶装置の全体の構成を概略的に表わす図である。
【図９】図８のマッチアンプＡ帯のマッチアンプＡの構成を表わす図である。
【図１０】図８のブロックＡとブロックＢの検索タイミングを説明するための図である。
【図１１】図８の連想記憶装置の動作波形の概略を表わす図である。
【図１２】第２の実施形態の連想記憶装置の構成を表わす図である。
【図１３】メモリアレイＡのエントリおよびそのエントリに接続されるマッチアンプＡおよびドライバＢの構成を表わす図である。
【図１４】メモリアレイＢのエントリおよびそのエントリに接続されるマッチアンプＢの構成を表わす図である。
【図１５】第２の実施形態の連想記憶装置の動作波形を表わす図である。
【図１６】図１５の動作波形の一部を拡大した図である。
【図１７】第３の実施形態の連想記憶装置の構成を表わす図である。
【図１８】ブロックＤのマッチアンプＤの構成を表わす図である。
【図１９】第３の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【図２０】第４の実施形態の連想記憶装置の構成を表わす図である。
【図２１】第４の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【図２２】第５の実施形態の連想記憶装置の構成を表わす図である。
【図２３】第５の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【図２４】第６の実施形態の連想記憶装置の構成を表わす図である。
【図２５】第６の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【図２６】第７の実施形態の連想記憶装置の全体の構成を概略的に表わす図である。
【図２７】第７の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路１４およびマッチアンプ部１０の構成を表わす図である。
【図２８】従来の連想記憶装置の１つのエントリと、そのエントリに対応するマッチアンプの構成を示す。
【図２９】図２８に示す従来の連想記憶装置の動作波形を表わす図である。
【図３０】第７の実施形態におけるＡ側エントリがＭｉｓｓ、Ｂ側エントリがＨｉｔする場合の動作波形である。
【図３１】第７の実施形態におけるＡ側エントリがＨｉｔ、Ｂ側エントリがＭｉｓｓする場合の動作波形である。
【図３２】第８の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【図３３】第８の実施形態の連想記憶装置の動作波形を表わす図である。
【図３４】第９の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【図３５】第９の実施形態の連想記憶装置の動作波形を表わす図である。
【図３６】第１０の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【図３７】第１０の実施形態の連想記憶装置の動作波形を表わす図である。
【図３８】第１１の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【図３９】第１１の実施形態の連想記憶装置の検索のタイミングを表わす図である。
【図４０】第１１の実施形態の連想記憶装置の動作波形を表わす図である。
【図４１】第１２の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【図４２】第１３の実施形態の連想記憶装置の構成を表わす図である。
【図４３】スイッチ制御回路の一例を表わす図である。
【図４４】第１３の実施形態の連想記憶装置の動作波形を表わす図である。
【図４５】従来の連想記憶装置の動作波形を示す図である。
【図４６】第１３の実施形態の電流波形を表わす図である。
【図４７】第１４の実施形態の連想記憶装置の構成を表わす図である。
【図４８】第１５の実施形態の連想記憶装置の構成を表わす図である。
【図４９】第１６の実施形態のスイッチ制御回路の構成を表わす図である。
【図５０】第１７の実施形態の連想記憶装置の構成を表わす図である。
【図５１】第１８の実施形態の連想記憶装置の構成を表わす図である。
【図５２】第１９の実施形態の連想記憶装置の構成を表わす図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態について、図面を参照して説明する。
［第１の実施形態］
（構成）
図１は、第１の実施形態の連想記憶装置の全体の構成を概略的に表わす図である。
【００３６】
図１を参照して、この連想記憶装置は、アレイブロックと、クロック制御回路２００と、検索データ入力回路９９０と、プライオリティエンコーダ２０１とを備える。
【００３７】
クロック制御回路２００は、検索コマンドＧＳＥおよびクロックｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜５＞を生成する。
【００３８】
検索データ入力回路９９０は、８０ビットからなる検索データｄｂ＜７９：０＞を第１データ＜３９：０＞と第２データ＜７９：４０＞とに分割して、第１データをサーチ線ドライバＡ帯２０４に与え、第２データを所定時間（２サイクル）遅延させた上で、サーチ線ドライバＢ帯２０９に与える。
【００３９】
検索データ入力回路９９０は、ラッチ回路２１１およびラッチ回路９７０からなる遅延回路９８０を含む。
【００４０】
ラッチ回路９７０は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜７９：４０＞をラッチする。ラッチ回路２１１は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路９７０の出力をラッチする。
【００４１】
アレイブロック（８０ビット×２５６エントリ）は、ブロックＡ（前半４０ビット×２５６エントリ）と、ブロックＢ（後半４０ビット×２５６エントリ）に分割されている。
【００４２】
ブロックＡは、メモリアレイＡと、メモリアレイＡに対して行方向に隣接するマッチアンプＡ帯２０６と、メモリアレイＡに対して列方向に隣接するサーチ線ドライバＡ帯２０４と、マッチアンプＡ帯２０６およびサーチ線ドライバＡ帯２０４とに隣接するブロックＡ制御回路２０５と、マッチアンプＡ帯２０６およびブロックＡ制御回路２０５に対して行方向に隣接するブロックＢ活性化制御回路２０７からなる。
【００４３】
メモリアレイＡは、内部参照メモリセル（ＣＡＭセル）であるユニットセルＵＣが行列状に配列される。
【００４４】
メモリアレイＡは、行を単位として複数のエントリＥＲＹに分割され、各エントリＥＲＹに対しては、対応のエントリ内のユニットセルＵＣが並列に結合されるマッチラインＭＬＡが設けられる。また、メモリアレイＡの列方向に、検索データを伝達するサーチライン対ＳＬＡ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＡとマッチラインＭＬＡの交差部に対応してユニットセルＵＣが設けられる。
【００４５】
マッチアンプＡ帯２０６は、エントリＥＲＹそれぞれに対応して設けられるマッチアンプＡを含む。マッチアンプＡは、対応のエントリＥＲＹのマッチラインＭＬＡに結合され、メモリアレイＡにおける検索データと各エントリの記憶データとの一致／不一致の判定を行なう。
【００４６】
サーチ線ドライバＡ帯２０４は、サーチラインＳＬごとにサーチ線ドライバを含む。サーチ線ドライバＡ帯は、外部から４０ビットの検索データｄｂ＜３９：０＞を受ける。サーチ線ドライバは、外部からの検索データｄｂ＜ｉ＞に従って、対応のサーチラインＳＬにＶＤＤ電圧またはグランド電圧を与える。
【００４７】
ブロックＡ制御回路２０５は、ブロックＡ内の構成要素を制御する。
ブロックＢ活性化制御回路２０７は、メモリアレイＡの検索結果に基づいて、ブロックＢの検索活性を制御する。
【００４８】
ブロックＢは、メモリアレイＢと、メモリアレイＢに対して行方向に隣接するマッチアンプＢ帯２０８と、メモリアレイＢに対して列方向に隣接するサーチ線ドライバＢ帯２０９と、マッチアンプＢ帯２０８およびサーチ線ドライバＢ帯２０９とに隣接するブロック制御回路Ｂ２１０とからなる。
【００４９】
メモリアレイＢは、内部参照メモリセル（ＣＡＭセル）であるユニットセルＵＣが行列状に配列される。
【００５０】
メモリアレイＢは、行を単位として複数のエントリＥＲＹに分割され、各エントリＥＲＹに対しては、対応のエントリ内のユニットセルＵＣが並列に結合されるマッチラインＭＬＢが設けられる。また、メモリアレイＢの列方向に、検索データを伝達するサーチライン対ＳＬＢ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＢとマッチラインＭＬＢの交差部に対応してユニットセルＵＣが設けられる。
【００５１】
マッチアンプＢ帯２０８は、エントリＥＲＹそれぞれに対応して設けられるマッチアンプＢを含む。マッチアンプＢは、対応のエントリＥＲＹのマッチラインＭＬＢに結合され、メモリアレイＢにおける検索データと各エントリの記憶データとの一致／不一致の判定を行ない、メモリアレイＡおよびメモリアレイＢの全体での検索結果を表わす検索判定信号をｍａｏ＿ｎを出力する。
【００５２】
サーチ線ドライバＢ帯２０９は、サーチラインＳＬごとにサーチ線ドライバを含む。サーチ線ドライバＢ帯は、外部から遅延回路２１０を介して４０ビットの検索データｄｂ＜７９：４０＞を受ける。サーチ線ドライバは、外部からの検索データｄｂ＜ｉ＞に従って、対応のサーチラインＳＬにＶＤＤ電圧またはグランド電圧を与える。
【００５３】
ブロックＢ制御回路２１０は、ブロックＢ内の構成要素を制御する。
プライオリティエンコーダ２０１は、すべてのエントリから検索判定信号ｍａｏ＿ｎ［０］〜ｍａｏ＿ｎ［２５５］を受ける。プライオリティエンコーダ２０１は、「Ｌ」レベルの検索判定信号を出力したエントリのうちの優先度の高いエントリのアドレスを出力する。
【００５４】
（ユニットセル）
図２は、ユニットセルＵＣの構成を表わす図である。
【００５５】
図２は、図１のメモリアレイＡおよびメモリアレイＢ内のユニットセルＵＣの構成の一例を示す図である。図２において、ユニットセルＵＣは、１ビットのデータを記憶するＳＲＡＭセルＳＭＣと、マッチラインＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）ＴＲ１およびＴＲ２と、マッチラインＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＲ３およびＴＲ４を含む。ＭＯＳトランジスタＴＲ１およびＴＲ３は、それぞれのゲートが、サーチラインＳＬおよび／ＳＬに結合される。ＭＯＳトランジスタＴＲ２およびＴＲ４は、サーチトランジスタであって、それぞれのソースが、グランド電源に接続される。
【００５６】
ＭＯＳトランジスタＴＲ２およびＴＲ４のそれぞれのゲートは、ＳＲＡＭセルＳＭＣの内部記憶ノードを／ＤおよびＤに結合される。これらの内部記憶ノードＤおよび／Ｄには、互いに相補なデータビットが格納される。ＳＲＡＭセルＳＭＣが“１”を記憶しているとき、内部記憶ノードＤがＨレベル、内部記憶ノード／ＤがＬレベルである。従って、この状態においては、ＭＯＳトランジスタＴＲ２が導通状態、ＭＯＳトランジスタＴＲ４が、非導通状態である。ＳＲＡＭセルＳＭＣがデータ“０”を記憶している場合には、逆の状態となる。
【００５７】
サーチラインＳＬおよび／ＳＬは、図１示すサーチライン対ＳＬＡまたはＳＬＢを構成し、検索動作時、相補データが伝達される。図２に示すユニットセルＵＣにおいては、ＳＲＡＭセルＳＭＣに対するデータの書込および読出を行なうためのワード線およびビット線対が設けられるが、これらのワード線およびビット線対は示していない。
【００５８】
検索動作時、ＳＲＡＭセルＳＭＣが“１”を記憶しているとき（内部記憶ノードＤがＨレベル）、検索データ“１”が与えられたとする。この場合、サーチラインＳＬがＨレベル、相補のサーチライン／ＳＬがＬレベルである。したがって、ＭＯＳトランジスタＴＲ２およびＴＲ３が非導通状態であり、マッチラインＭＬは、プリチャージ電圧レベルを維持する。一方、ＳＲＡＭセルＳＭＣの内部記憶ノードＤがＨレベルの電位のときに、サーチラインＳＬに“０”の検索データが転送されたときには、サーチラインＳＬはＬレベル、相補のサーチライン／ＳＬがＨレベルとなる。この場合には、ＭＯＳトランジスタＴＲ３およびＴＲ４が導通し、サーチトランジスタであるＭＯＳトランジスタＴＲ４によって、マッチラインＭＬは、プリチャージ電圧レベルから接地電圧レベルに放電される。
【００５９】
したがって、この図２に示すユニットセルＵＣを用いた場合、検索データとエントリの記憶データの一致／不一致の２値判定を行なうことができる。マッチラインＭＬには、対応のエントリのユニットセルＵＣが並列に結合されており、エントリＥＲＹのユニットセルＵＣがすべて一致状態の場合に、マッチラインＭＬは、プリチャージ電圧レベルを維持する。一方、エントリにおいて少なくとも１ビットのユニットセルが不一致状態のときには、この不一致状態のユニットセルを介してマッチラインＭＬが放電され、このマッチラインＭＬの電位がプリチャージ電圧レベルから低下する。したがって、このマッチラインＭＬの電位レベルをマッチアンプＡまたはマッチアンプＢで増幅することにより、検索データと各エントリの記憶データとの一致／不一致を判定する２値判定を行なうことができる。
【００６０】
（ブロックＡのエントリ）
図３は、メモリアレイＡのエントリおよびそのエントリに接続されるマッチアンプＡの構成を表わす図である。
【００６１】
図３を参照して、マッチアンプＡは、ＰチャネルＭＯＳトランジスタ２１４を備える。
ＰチャネルＭＯＳトランジスタ２１４は、反転プリチャージ信号／ＭＬＰＲＥＡが「Ｌ」レベルに活性化されたときに、マッチラインＭＬＡをＶＤＤ電圧にプリチャージする。
【００６２】
マッチアンプＡは、マッチアンプ回路２１２と、インバータＩＶ１と、ラッチ回路２１６とを備える。
【００６３】
マッチアンプ回路２１２は、マッチラインＡの電圧と、基準電圧ＶＲＥＦとが入力される差動アンプ１２ａと、差動アンプ１２ａとグランド電源とを接続するためのＮチャネルＭＯＳトランジスタ２１２ｂとを備える。マッチアンプ回路１２ａは、マッチアンプ活性化信号ＭＡＥＡが「Ｈ」レベルに活性化されたときに、マッチラインＡの電圧と基準電圧ＶＲＥＦとの差の電圧を増幅する。
【００６４】
インバータＩＶ１は、マッチアンプ回路２１２の出力を反転して、ラッチ回路２１６へ出力する。ラッチ回路２１６は、マッチアンプ活性化信号ＭＡＥＡに従って、インバータＩＶ１の出力をラッチし、ブロックＡ検索判定信号ｍａｏａ＿ｎを出力する。ブロックＡ検索判定信号ｍａｏａ＿ｎは、メモリアレイＡの対応のエントリのすべてのユニットセルＵＣがＨｉｔの場合に、「Ｌ」レベルとなり、メモリアレイＡの対応のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓの場合に、「Ｈ」レベルとなる。
【００６５】
（ブロックＢ活性化制御回路）
図４は、ブロックＢ活性化制御回路の構成を表わす図である。
【００６６】
図４を参照して、ブロックＢ活性化制御回路２０７は、マッチＯＲ回路２９９と、ラッチ回路２２０とを備える。
【００６７】
マッチＯＲ回路２９９は、階層的に構成される複数のＯＲ回路ＯＲ１０１〜ＯＲ１１０を備える。マッチＯＲ回路２９９は、検索用クロックｓｃｌｋ＜３＞によって活性化され、ブロックＡ検索判定信号ｍａｏａ＿ｎ＜０＞〜ｍａｏａ＜２５５＞の反転論理積信号ｍａｔｃｈ＿ｏｒを出力する。マッチＯＲ回路２９９は、検索用クロックｓｃｌｋ＜３＞のタイミングで反転論理積信号ｍａｔｃｈ＿ｏｒを出力する。
【００６８】
ラッチ回路２２０は、反転論理積信号ｍａｔｃｈ＿ｏｒをラッチして、検索活性化信号ｓｒｃｈ＿ａｃｔを出力する。ブロックＡの全エントリがＭｉｓｓであれば、ブロックＢを検索する必要がないため、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルの非活性となり、ブロックＢは、検索動作を実行しない。一方、ブロックＡの少なくとも１つのエントリにＨｉｔがあれば検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化され、ブロックＢは、検索動作を実行する。
【００６９】
（ブロックＢのエントリ）
図５は、メモリアレイＢのエントリおよびそのエントリに接続されるマッチアンプＢの構成を表わす図である。
【００７０】
図５を参照して、マッチアンプＢは、ＰチャネルＭＯＳトランジスタ３１４を備える。
ＰチャネルＭＯＳトランジスタ３１４は、反転プリチャージ信号／ＭＬＰＲＥＢが「Ｌ」レベルに活性化されたときに、マッチラインＭＬＢをＶＤＤ電圧にプリチャージする。
【００７１】
マッチアンプＢは、マッチアンプ回路３１２と、インバータＩＶ２と、ラッチ回路３１６とを備える。
【００７２】
マッチアンプ回路３１２は、マッチラインＭＬＢの電圧と、基準電圧ＶＲＥＦとが入力される差動アンプ３１２ａと、差動アンプ３１２ａとグランド電源とを接続するためのＮチャネルＭＯＳトランジスタ３１２ｂとを備える。マッチアンプ回路３１２ａは、マッチアンプ活性化信号ＭＡＥＢが「Ｈ」レベルに活性化されたときに、マッチラインＭＬＢの電圧と基準電圧ＶＲＥＦとの差の電圧を増幅する。
【００７３】
インバータＩＶ２は、マッチアンプ回路３１２の出力を反転して、ラッチ回路３１６へ出力する。ラッチ回路３１６は、マッチアンプ活性化信号ＭＡＥＢに従って、インバータＩＶ２の出力をラッチし、ブロックＢ検索判定信号ｍａｏａ＿ｂを出力する。ブロックＢ検索判定信号ｍａｏｂ＿ｎは、メモリアレイＢの対応のエントリのすべてのユニットセルＵＣがＨｉｔの場合に、「Ｌ」レベルとなり、メモリアレイＢの対応のエントリ少なくとも１つのユニットセルＵＣがＭｉｓｓの場合に、「Ｈ」レベルとなる。
【００７４】
反転論理和回路３１８は、ブロックＡ検索判定信号ｍａｏａ＿ｎとブロック検索判定信号ｍａｏｂ＿ｎとの反転論理和を出力する。
【００７５】
反転論理積回路３２０は、反転論理和回路３１８の出力と、検索活性化信号ｓｒｃｈ＿ａｃｔとの反転論理積を検索判定信号ｍａｏ＿ｎとして出力する。
【００７６】
つまり、検索判定信号ｍａｏ＿ｂは、検索活性信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルのときには、Ｍｉｓｓを表わす「Ｈ」レベルとなる。検索判定信号ｍａｏ＿ｎは、検索活性信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベル、ブロックＡ検索判定信号ｍａｏａ＿ｎが「Ｌ」レベル（つまりＨｉｔ）、ブロックＢ検索判定信号ｍａｏｂ＿ｎが「Ｌ」レベル（つまりＨｉｔ）のときには、Ｈｉｔを表わす「Ｌ」レベルとなる。
【００７７】
（検索タイミング）
図６は、ブロックＡとブロックＢの検索タイミングを説明するための図である。
【００７８】
図６に示すように、クロック制御回路２００は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、クロックｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜５＞を生成する。ブロックＡは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢは、検索用クロックｓｃｌｋ＜０＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜４＞の立ち上がりのタイミングで検索を実行する。つまり、３サイクルの期間に、２つのブロックの検索が実行される。
【００７９】
（動作）
図７は、第１の実施形態の連想記憶装置の動作波形を表わす図である。
【００８０】
図７を参照して、まず、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃１のタイミングで検索コマンドＧＳＥが活性化されたことを受けて、検索用クロックｓｃｌｋ＜０＞を「Ｈ」レベルに変化させる。ブロックＡ制御回路２０５は、検索用クロックｓｃｌｋ＜０＞が「Ｈ」レベルに変化したことに応じて、プリチャージ信号ＭＬＰＲＥＡを「Ｈ」レベルに活性化する。ＰチャネルＭＯＳトランジスタ２１４は、プリチャージ信号ＭＬＰＲＥＡが「Ｈ」レベルに活性化されたことに応じて、メモリアレイＡのマッチラインＭＬＡをプリチャージする。
【００８１】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃１Ｂのタイミングで検索用クロックｓｃｌｋ＜１＞を「Ｈ」レベルに変化させる。ブロックＡのサーチ線ドライバは、検索用クロックｓｃｌｋ＜１＞が「Ｈ」レベルに変化したことに応じて、ブロックＡのサーチラインＳＬＡを活性化する。
【００８２】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃２のタイミングで検索用クロックｓｃｌｋ＜１＞を「Ｌ」レベルに変化させ、検索用クロックｓｃｌｋ＜２＞を「Ｈ」レベルに変化させる。ブロックＡ制御回路２０５は、検索用クロックｓｃｌｋ＜１＞が「Ｌ」レベルに変化したことに応じて、マッチアンプ活性化信号ＭＡＥＡを「Ｈ」レベルに活性化する。マッチアンプ回路２１２は、マッチアンプ活性化信号ＭＡＥＡを「Ｈ」レベルに活性化されたことに応じて、マッチラインＭＬＡの電圧を増幅し、ラッチ回路２１６は、マッチアンプ回路２１２の出力をラッチして、ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］（第０番目のエントリの場合）を出力する。ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］が「Ｌ」レベルの場合には、ブロックＡの第０番目のエントリのすべてのユニットセルＵＣがＨｉｔしたことを表わす。ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］が「Ｈ」レベルの場合には、ブロックＡの第０番目のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。ブロックＡ制御回路２０５は、マッチアンプ活性化信号ＭＡＥＡを、一定時間「Ｈ」レベルに活性化した後、「Ｌ」レベルに非活性化する。サーチラインＳＬＡは、マッチアンプ活性化信号ＭＡＥＡが活性化された後、ブロックＡのサーチ線ドライバによって非活性化される。サーチラインＳＬＡが非活性化された後、ブロックＡ制御回路２０５は、プリチャージ信号ＭＬＰＲＥＡを「Ｈ」レベルに活性化する。ＰチャネルＭＯＳトランジスタ２１４は、プリチャージ信号ＭＬＰＲＥＡが「Ｈ」レベルに活性化された（したがって、反転プリチャージ信号／ＭＬＰＲＥＡが「Ｌ」レベルに活性化された）ことに応じて、ブロックＡのマッチラインＭＬＡをプリチャージする。
【００８３】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃２Ｂのタイミングで検索用クロックｓｃｌｋ＜３＞を「Ｈ」レベルに変化させる。ブロックＢ活性化制御回路２０７のマッチＯＲ回路２９９は、検索用クロックｓｃｌｋ＜３＞を「Ｈ」レベルに変化したことに応じて、ブロックＡの全エントリのラッチ回路２１６が出力するブロックＡ検索判定信号ｍａｏａ＿ｎ＜０＞〜ｍａｏａ＿ｎ＜２５５＞の反転論理積を算出して、反転論理積信号ｍａｔｃｈ＿ｏｒを出力する。反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｈ」レベルの場合には、ブロックＡの少なくとも１つのエントリにおいて、すべてのユニットセルＵＣがＨｉｔしたことを表わす。反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｌ」レベルの場合には、ブロックＡのすべてのエントリにおいて、少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。
【００８４】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃３のタイミングで、検索用クロックｓｃｌｋ＜４＞を「Ｈ」レベルに変化させる。ブロックＢ活性化制御回路２０７のラッチ回路２２０は、検索用クロックｓｃｌｋ＜４＞が「Ｈ」レベルに変化したことに応じて、反転論理積信号ｍａｔｃｈ＿ｏｒをラッチし、検索活性化信号ｓｒｃｈ＿ａｃｔをブロックＢへ出力する。ブロックＢ制御回路２１０は、ブロックＡから出力された反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｈ」レベルに活性化されている場合には、プリチャージ信号ＭＬＰＲＥＢを「Ｈ」レベルに活性化する。一方、ブロックＢ制御回路２１０は、反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｌ」レベルに非活性化されている場合には、プリチャージ信号ＭＬＰＲＥＢを「Ｈ」レベルに活性化しない。
【００８５】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃３Ｂのタイミングで、検索用クロックｓｃｌｋ＜５＞を「Ｈ」レベルに変化させる。ブロックＢのサーチ線ドライバは、検索用クロックｓｃｌｋ＜５＞が「Ｈ」レベルに変化したことに応じて、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されている場合には、ブロックＢのサーチラインＳＬＢを活性化する。一方、ブロックＢのサーチ線ドライバは、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されている場合には、ブロックＢのサーチラインＳＬＢを活性化しない。
【００８６】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃４のタイミングで、検索用クロックｓｃｌｋ＜５＞を「Ｌ」レベルに変化させる。ブロックＢ制御回路２１０は、検索用クロックｓｃｌｋ＜５＞が「Ｌ」レベルに変化したことに応じて、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されている場合には、マッチアンプ活性化信号ＭＡＥＢを「Ｈ」レベルに活性化する。マッチアンプ回路３１２は、マッチアンプ活性化信号ＭＡＥＢが「Ｈ」レベルに活性化されたことに応じて、マッチラインＭＬＢの電圧を増幅し、ラッチ回路３１６は、マッチアンプ回路３１２の出力をラッチして、ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］（第０番目のエントリの場合）を出力する。ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］が「Ｌ」レベルの場合には、ブロックＢの第０番目のエントリのすべてのユニットセルＵＣがＨｉｔしたことを表わす。ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］が「Ｈ」レベルの場合には、ブロックＢの第０番目のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。反転論理和回路３１８は、ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］とブロック検索判定信号ｍａｏｂ＿ｎ［０］の反転論理和信号を出力する。この反転論理和信号は、ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］とブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］のいずれもが「Ｌ」レベルのとき、すなわち、ブロックＡ、Ｂの第０番目のエントリのすべてのユニットセルがＨｉｔしたときに限り、「Ｈ」レベルとなる。反転論理積回路３２０は、反転論理和回路３１８が出力する反転論理和信号と、検索活性化信号ｓｒｃｈ＿ａｃｔの反転論理積を検索判定信号ｍａｏ＿ｎとして出力する。ブロックＡ、Ｂの第０番目のエントリのすべてのＣＡＭセルがＨｉｔし、かつ検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベル（つまり、ブロックＡの少なくとも１つのエントリにおいて、すべてのＣＡＭセルがＨｉｔ）したときに限り、検索判定信号ｍａｏ＿ｎ［０］がＨｉｔを表わす「Ｌ」レベルとなる。
【００８７】
一方、ブロックＢ制御回路２１０は、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されている場合には、マッチアンプ活性化信号ＭＡＥＢを「Ｈ」レベルに活性化しない。この場合には、反転論理積回路３２０によって、すべてのエントリの検索判定信号ｍａｏ＿ｎ［ｎ］（ｎ＝０〜２５５）がＭｉｓｓを表わす「Ｈ」レベルとなる。
【００８８】
プライオリティエンコーダ２０１は、すべてのエントリから検索判定信号ｍａｏ＿ｎ［０］〜ｍａｏ＿ｎ［２５５］を受ける。プライオリティエンコーダ２０１は、「Ｌ」レベルの検索判定信号を出力したエントリのうちの優先度の高いエントリのアドレスを出力する。
【００８９】
（参考）
図８は、従来の連想記憶装置の全体の構成を概略的に表わす図である。図９は、図８のマッチアンプＡ帯のマッチアンプＡの構成を表わす図である。
【００９０】
図１０は、図８のブロックＡとブロックＢの検索タイミングを説明するための図である。
【００９１】
図１０に示すように、クロック制御回路１２００は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、クロックｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜３＞を生成する。ブロックＡは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢは、検索用クロックｓｃｌｋ＜０＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜２＞の立ち上がりのタイミングで検索を実行する。つまり、２サイクルの期間に、２つのブロックの検索が実行される。
【００９２】
図１１は、図８の連想記憶装置の動作波形の概略を表わす図である。
図１１に示すように、検索用クロックｓｃｌｋ＜２＞に基づいて、プリチャージ信号ＭＬＰＲＥＢが「Ｈ」レベルに活性化されるので、１／２サイクルよりも短い期間ΔｔでマッチラインＭＬＢをプリチャージまたはディスチャージしなければならない。クロックｃａｍｃｌｋの周波数が高くなると、Δｔの期間でマッチラインＭＬＢをプリチャージまたはディスチャージを完了するのは困難となる。
【００９３】
（効果）
ＣＡＭメモリでの消費電流の内訳は、概ね、マッチアンプ：サーチライン：マッチライン=１：２：４程度の割合である。マッチアンプ、サーチライン、マッチラインの電流をそれぞれ１Ｉ、２Ｉ、４Ｉとした場合に、本実施の形態では、マッチラインのプリチャージ電流は４Ｉから２Ｉに削減され、マッチアンプでの消費電流の増分はなく、サーチラインの充放電電流は２Ｉから１Ｉに削減されるため、全体として消費電流は７Ｉから４Ｉに削減される。
【００９４】
本実施の形態では、ブロックＡに検索結果がＨｉｔのエントリがある場合にはブロックＢの検索動作を行うが、通常のＣＡＭでは、ほとんどのエントリの検索はＭｉｓｓであるため（たとえば、２０ＭバイトのＣＡＭアレイでは２５６Ｋエントリのうち数本がＨｉｔ）、チップ全体のほとんどのブロックＡはＭｉｓｓとなり、ほとんどのブロックＢが非活性となるため、チップ全体ではおおよそ消費電流は４／７程度となり、大幅な削減効果が得られる。
【００９５】
［第２の実施形態］
（構成）
図１２は、第２の実施形態の連想記憶装置の構成を表わす図である。
【００９６】
図１２を参照して、この連想記憶装置が、図１の第１の実施形態の連想記憶装置と相違する点は、マッチアンプＡ＋ドライバ帯３０６と、マッチアンプＢ帯３０８である。
【００９７】
マッチアンプＡ＋ドライバＢ帯３０６は、エントリＥＲＹそれぞれに対応して設けられるマッチアンプＡとドライバＢを含む。マッチアンプＡは、対応のエントリＥＲＹのマッチラインＭＬＡに結合され、検索データと各エントリの記憶データとの一致／不一致の判定を行なう。ドライバＢは、マッチアンプＡでの判定結果に応じて、マッチラインＭＬＢをプリチャージまたはディスチャージする。
【００９８】
マッチアンプＢ帯３０８は、エントリＥＲＹそれぞれに対応して設けられるマッチアンプＢを含む。マッチアンプＢは、対応のエントリＥＲＹのマッチラインＭＬＢに結合され、メモリアレイＢにおける検索データと各エントリの記憶データとの一致／不一致の判定を行ない、メモリアレイＡおよびメモリアレイＢの全体での検索結果を表わす検索判定信号をｍａｏ＿ｎを出力する。
【００９９】
（ブロックＡのエントリ）
図１３は、メモリアレイＡのエントリおよびそのエントリに接続されるマッチアンプＡおよびドライバＢの構成を表わす図である。
【０１００】
図１３を参照して、マッチアンプＡは、図３にマッチアンプＡと同様である。
ラッチ回路１８１は、検索用クロックｓｃｌｋ＜３＞に従って、マッチアンプＡの出力をラッチする。
【０１０１】
ドライバＢ（１８２）は、ラッチ回路１８１の出力である遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔと、反転プリチャージ信号／ＭＬＰＲＥＢの論理和を出力する論理和回路ＯＲ１８２と、ソースがＶＤＤ電圧と接続し、ゲートが論理和回路ＯＲ１８２の出力と接続し、ドレインがマッチラインＭＬＢに接続するＰチャネルＭＯＳトランジスタＴＲ１８０とを備える。
【０１０２】
反転プリチャージ信号／ＭＬＰＲＥＢが「Ｌ」レベルに活性化され、遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔが「Ｌ］レベル（Ｈｉｔを示す）ときには、ドライバＢ（１８２）によって、マッチラインＭＬＢはＶＤＤ電圧でプリチャージされる。
【０１０３】
ドライバＢ（１８２）は、ラッチ回路１８１の出力である遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔと、反転プリチャージ信号／ＭＬＰＲＥＢの反転信号の論理積を出力する論理積回路ＡＮＤ１８２と、ソースがグランド電源と接続し、ゲートが論理積回路ＡＮＤ１８２の出力と接続し、ドレインがマッチラインＭＬＢに接続するＮチャネルＭＯＳトランジスタＴＲ１８１とを備える。
【０１０４】
反転プリチャージ信号／ＭＬＰＲＥＢが「Ｌ」レベルに活性化され、遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔが「Ｈ］レベル（Ｍｉｓｓを示す）ときには、ドライバＢ（１８２）によって、マッチラインＭＬＢは０Ｖにディスチャージされる。
【０１０５】
（ブロックＢのエントリ）
図１４は、メモリアレイＢのエントリおよびそのエントリに接続されるマッチアンプＢの構成を表わす図である。
【０１０６】
図１４を参照して、マッチアンプＢは、マッチアンプ回路３１２と、インバータＩＶ２と、ラッチ回路３１６と、反転論理積回路３２０とを備える。
【０１０７】
マッチアンプ回路３１２は、マッチラインＭＬＢの電圧と、基準電圧ＶＲＥＦとが入力される差動アンプ３１２ａと、差動アンプ３１２ａとグランド電源とを接続するためのＮチャネルＭＯＳトランジスタ３１２ｂとを備える。マッチアンプ回路３１２ａは、マッチアンプ活性化信号ＭＡＥＢが「Ｈ」レベルに活性化されたときに、マッチラインＭＬＢの電圧と基準電圧ＶＲＥＦとの差の電圧を増幅する。
【０１０８】
インバータＩＶ２は、マッチアンプ回路３１２の出力を反転して、ラッチ回路３１６へ出力する。ラッチ回路３１６は、マッチアンプ活性化信号ＭＡＥＢに従って、インバータＩＶ２の出力をラッチし、ブロックＢ検索判定信号ｍａｏｂ＿ｎを出力する。ブロックＢ検索判定信号ｍａｏｂ＿ｎは、メモリアレイＢ内の対応のエントリのすべてのユニットセルＵＣがＨｉｔの場合に、「Ｌ」レベルとなり、少なくとも１つのユニットセルＵＣがＭｉｓｓの場合に、「Ｈ」レベルとなる。
【０１０９】
反転論理積回路３２０は、ブロックＢ検索判定信号ｍａｏｂ＿ｎの反転信号と、検索活性化信号ｓｒｃｈ＿ａｃｔとの反転論理積を検索判定信号ｍａｏ＿ｎとして出力する。検索判定信号ｍａｏ＿ｎは、検索活性信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルで（ブロックＡの少なくとも１つのエントリでＨｉｔ）、かつブロックＢ検索判定信号ｍａｏｂ＿ｎが「Ｌ」レベル（ブロックＢのエントリでＨｉｔ）のときのみ、Ｈｉｔを表わす「Ｌ」となる。
【０１１０】
（動作）
図１５は、第２の実施形態の連想記憶装置の動作波形を表わす図である。
【０１１１】
図１５を参照して、まず、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃１のタイミングで検索コマンドＧＳＥが活性化されたことを受けて、検索用クロックｓｃｌｋ＜０＞を「Ｈ」レベルに変化させる。ブロックＡ制御回路２０５は、検索用クロックｓｃｌｋ＜０＞が「Ｈ」レベルに変化したことに応じて、プリチャージ信号ＭＬＰＲＥＡを「Ｈ」レベルに活性化する。ＰチャネルＭＯＳトランジスタ２１４は、プリチャージ信号ＭＬＰＲＥＡが「Ｈ」レベルに活性化されたことに応じて、ブロックＡのマッチラインＭＬＡをプリチャージする。
【０１１２】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃１Ｂのタイミングで検索用クロックｓｃｌｋ＜１＞を「Ｈ」レベルに変化させる。サーチ線ドライバは、検索用クロックｓｃｌｋ＜１＞が「Ｈ」レベルに変化したことに応じて、ブロックＡのサーチラインＳＬＡを活性化する。
【０１１３】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃２のタイミングで検索用クロックｓｃｌｋ＜１＞を「Ｌ」レベルに変化させ、検索用クロックｓｃｌｋ＜２＞を「Ｈ」レベルに変化させる。ブロックＡ制御回路２０５は、検索用クロックｓｃｌｋ＜１＞が「Ｌ」レベルに変化したことに応じて、マッチアンプ活性化信号ＭＡＥＡを「Ｈ」レベルに活性化する。マッチアンプ回路２１２は、マッチアンプ活性化信号ＭＡＥＡを「Ｈ」レベルに活性化されたことに応じて、マッチラインＭＬＡの電圧を増幅し、ラッチ回路２１６は、マッチアンプ回路２１２の出力をラッチして、ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］（第０番目のエントリの場合）を出力する。ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］が「Ｌ」レベルの場合には、ブロックＡの第０番目のエントリのすべてのユニットセルＵＣがＨｉｔしたことを表わす。ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］が「Ｈ」レベルの場合には、ブロックＡの第０番目のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。ブロックＡ制御回路２０５は、マッチアンプ活性化信号ＭＡＥＡを、一定時間「Ｈ」レベルに活性化した後、「Ｌ」レベルに非活性化する。サーチラインＳＬＡは、マッチアンプ活性化信号ＭＡＥＡが活性化された後、ブロックＡのサーチ線ドライバによって非活性化される。サーチラインＳＬＡが非活性化された後、ブロックＡ制御回路２０５は、プリチャージ信号ＭＬＰＲＥＡを「Ｈ」レベルに活性化する。ＰチャネルＭＯＳトランジスタ２１４は、プリチャージ信号ＭＬＰＲＥＡが「Ｈ」レベルに活性化された（したがって、反転プリチャージ信号ＭＬＰＲＥＡが「Ｌ」レベルに活性化された）ことに応じて、ブロックＡのマッチラインＭＬＡをプリチャージする。
【０１１４】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃２Ｂのタイミングで検索用クロックｓｃｌｋ＜３＞を「Ｈ」レベルに変化させる。ブロックＢ活性化制御回路２０７のマッチＯＲ回路２９９は、検索用クロックｓｃｌｋ＜３＞を「Ｈ」レベルに変化したことに応じて、ブロックＡの全エントリのラッチ回路２１６が出力するブロックＡ検索判定信号ｍａｏａ＿ｎ＜０＞〜ｍａｏａ＿ｎ＜２５５＞の反転論理積を算出して、反転論理積信号ｍａｔｃｈ＿ｏｒを出力する。反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｈ」レベルの場合には、ブロックＡの少なくとも１つのエントリにおいて、すべてのユニットセルＵＣがＨｉｔしたことを表わす。反転論理積信号ｍａｔｃｈ＿ｏｒが「Ｌ」レベルの場合には、ブロックＡのすべてのエントリにおいて、少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。ラッチ回路１８１は、検索用クロックｓｃｌｋ＜３＞に従って、マッチアンプ回路２１２の出力するブロックＡ検索判定信号ｍａｏａ＿ｎ［０］をラッチして、遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔ［０］（第０番目のエントリの場合）を出力する。
【０１１５】
次に、クロック制御回路２００は、ｃａｍｃｌｋのＣＬＫ＃３のタイミングで、検索用クロックｓｃｌｋ＜４＞を「Ｈ」レベルに変化させる。ブロックＢ活性化制御回路２０７のラッチ回路２２０は、検索用クロックｓｃｌｋ＜４＞が「Ｈ」レベルに変化したことに応じて、反転論理積信号ｍａｔｃｈ＿ｏｒをラッチし、検索活性化信号ｓｒｃｈ＿ａｃｔとしてブロックＢへ出力する。ブロックＢ制御回路２１０は、検索用クロックｓｃｌｋ＜４＞が「Ｈ」レベルに変化したことに応じて、プリチャージ信号ＭＬＰＲＥＢを「Ｈ」レベルに活性化する。ドライバＢは、プリチャージ信号ＭＬＰＲＥＢが「Ｈ」レベルに活性化され、かつ遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔ［０］が「Ｈ」レベルのときには、マッチラインＭＬＢを０Ｖにディスチャージする。つまり、各エントリのマッチラインＭＬＢは、ブロックＡの同一のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓしたときには、０Ｖにディスチャージされる。これによって、ブロックＡでＭｉｓｓしたことをブロックＢに伝えることができる。マッチラインＭＬＢの電圧は、ブロックＢでＨｉｔしたときでも、Ｍｉｓｓを表わす電圧となる。
【０１１６】
一方、ドライバＢは、プリチャージ信号ＭＬＰＲＥＢが「Ｈ」レベルに活性化され、かつ遅延ブロックＡ検索判定信号ｍａｏａ＿ｎ＿ｌａｔ［０］が「Ｌ」レベルのときには、マッチラインＭＬＢをＶＤＤにプリチャージする。つまり、ブロックＡの同一のエントリのすべてのユニットセルＵＣがＨｉｔしたときには、ＶＤＤにプリチャージされる。
【０１１７】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃３Ｂのタイミングで、検索用クロックｓｃｌｋ＜５＞を「Ｈ」レベルに変化させる。ブロックＢのサーチ線ドライバは、検索用クロックｓｃｌｋ＜５＞が「Ｈ」レベルに変化したことに応じて、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されている場合には、ブロックＢのサーチラインＳＬＢを活性化する。一方、ブロックＢのサーチ線ドライバは、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されている場合には、ブロックＢのサーチラインＳＬＢを活性化しない。
【０１１８】
次に、クロック制御回路２００は、クロックｃａｍｃｌｋのＣＬＫ＃４のタイミングで、検索用クロックｓｃｌｋ＜５＞を「Ｌ」レベルに変化させる。ブロックＢ制御回路２１０は、検索用クロックｓｃｌｋ＜５＞が「Ｌ」レベルに変化したことに応じて、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されている場合には、マッチアンプ活性化信号ＭＡＥＢを「Ｈ」レベルに活性化する。マッチアンプ回路３１２は、マッチアンプ活性化信号ＭＡＥＢが「Ｈ」レベルに活性化されたことに応じて、マッチラインＭＬＢの電圧を増幅し、ラッチ回路３１６は、マッチアンプ回路３１２の出力をラッチして、ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］（第０番目のエントリの場合）を出力する。ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］が「Ｌ」レベルの場合には、ブロックＡおよびブロックＢの第０番目のエントリのすべてのユニットセルＵＣがＨｉｔしたことを表わす。ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］が「Ｈ」レベルの場合には、ブロックＡおよびブロックＢの第０番目のエントリの少なくとも１つのユニットセルＵＣがＭｉｓｓしたことを表わす。
【０１１９】
反転論理積回路３２０は、ラッチ回路３１６が出力するブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］の反転信号と、検索活性化信号ｓｒｃｈ＿ａｃｔの反転論理積を検索判定信号ｍａｏ＿ｎとして出力する。ブロックＡ、Ｂの第０番目のエントリのすべてのユニットセルＵＣがＨｉｔし、かつ検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベル（つまり、ブロックＡの少なくとも１つのエントリにおいて、すべてのユニットセルＵＣがＨｉｔ）したときに限り、検索判定信号ｍａｏ＿ｎ［０］がＨｉｔを表わす「Ｌ」レベルとなる。
【０１２０】
一方、ブロックＢ制御回路２１０は、ブロックＡから出力された検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されている場合には、マッチアンプ活性化信号ＭＡＥＢを「Ｈ」レベルに活性化しない。この場合には、反転論理積回路３２０によって、すべてのエントリの検索判定信号ｍａｏ＿ｎ［ｎ］（ｎ＝０〜２５５）がＭｉｓｓを表わす「Ｈ」レベルとなる。
【０１２１】
プライオリティエンコーダ２０１は、すべてのエントリから検索判定信号ｍａｏ＿ｎ［０］〜ｍａｏ＿ｎ［２５５］を受ける。プライオリティエンコーダ２０１は、「Ｌ」レベルの検索判定信号を出力したエントリのうちの優先度の高いエントリのアドレスを出力する。
【０１２２】
図１６は、図１５の動作波形の一部を拡大した図である。
図１６に示すように、検索用クロックｓｃｌｋ＜４＞に基づいて、プリチャージ信号ＭＬＰＲＥＢが「Ｈ」レベルに活性化されるので、１／２サイクルでマッチラインＭＬＢをプリチャージまたはディスチャージすればよく、クロックｃａｍｃｌｋの周波数が高くなっても、マッチラインＭＬＢをプリチャージまたはディスチャージすることができる。
【０１２３】
（効果）
以上のように、本実施の形態では、メモリアレイＡのエントリ毎の検索結果を用いてメモリアレイＢのマッチラインをプリチャージを制御する回路を追加する。メモリアレイＡのうちのＨｉｔのエントリは、メモリアレイＢの同一エントリのマッチラインをプリチャージし、メモリアレイＡのうちのＭｉｓｓのエントリは、メモリアレイＢの同一エントリのマッチラインをプリチャージしない。
【０１２４】
本実施の形態では、メモリアレイＡの検索から２サイクルのレーテンシィを持たせてメモリアレイＢの検索を行うため、従来技術の高速化によるプリチャージ制御が困難になってきている問題が解決され低消費電力化と高速化の両立が可能となる。
【０１２５】
［第３の実施形態］
（構成）
図１７は、第３の実施形態の連想記憶装置の構成を表わす図である。
【０１２６】
図１７を参照して、この連想記憶装置は、基本アレイブロック（８０ビット）を２０ビット単位に４分割してできるブロックＡ、Ｂ、Ｃ、Ｄのブロック単位で検索する。
【０１２７】
ブロックＡは、メモリアレイＡと、メモリアレイＡに対して行方向に隣接するマッチアンプＡ帯４３９と、メモリアレイＡに対して列方向に隣接するサーチ線ドライバＡ帯４４４と、マッチアンプＡ帯４３９およびサーチ線ドライバＡ帯４４４とに隣接するブロックＡ制御回路４４５と、マッチアンプＡ帯４３９およびブロックＡ制御回路４４５に対して行方向に隣接するブロックＢＣＤ活性化制御回路４４３からなる。
【０１２８】
ブロックＢは、メモリアレイＢと、メモリアレイＢに対して行方向に隣接するマッチアンプＢ帯４４０と、メモリアレイＢに対して列方向に隣接するサーチ線ドライバＢ帯４４６と、マッチアンプＢ帯４４０およびサーチ線ドライバＢ帯４４６とに隣接するブロックＢ制御回路４４７とからなる。
【０１２９】
ブロックＣは、メモリアレイＣと、メモリアレイＣに対して行方向に隣接するマッチアンプＣ帯４４１と、メモリアレイＣに対して列方向に隣接するサーチ線ドライバＣ帯４４８と、マッチアンプＣ帯４４１およびサーチ線ドライバＣ帯４４８とに隣接するブロックＣ制御回路４４９とからなる。
【０１３０】
ブロックＤは、メモリアレイＤと、メモリアレイＤに対して行方向に隣接するマッチアンプＤ帯４４２と、メモリアレイＤに対して列方向に隣接するサーチ線ドライバＤ帯４５０と、マッチアンプＤ帯４４２およびサーチ線ドライバＤ帯４５０とに隣接するブロックＤ制御回路４５１とからなる。
【０１３１】
ブロックＢＣＤ活性化制御回路４４３は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、ブロックＢ、Ｃ、Ｄへ検索活性化信号ｓｒｃｈ＿ａｃｔおよび反転論理積信号ｍａｔｃｈ＿ｏｒを出力する。
【０１３２】
ブロックＢ、Ｃ、Ｄは、第１の実施形態のブロックＢと同様に、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されているときに動作し、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されているときに動作しない。
【０１３３】
ブロックＢの検索データを遅延させる遅延回路４１０は、ラッチ回路４１６、およびラッチ回路４１８を含む。ラッチ回路４１８は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜３９：２０＞をラッチする。ラッチ回路４１６は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路４１６の出力をラッチする。
【０１３４】
ブロックＣの検索データを遅延させる遅延回路４１２は、ラッチ回路４２４、ラッチ回路４２２、およびラッチ回路４２０を含む。ラッチ回路４２４は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜５９：４０＞をラッチする。ラッチ回路４２２は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路４２４の出力をラッチする。ラッチ回路４２０は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路４２２の出力をラッチする。
【０１３５】
ブロックＤの検索データを遅延させる遅延回路４１４は、ラッチ回路４３２、ラッチ回路４３０、ラッチ回路４２８およびラッチ回路４２６を含む。
【０１３６】
ラッチ回路４３２は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜７９：６０＞をラッチする。ラッチ回路４３０は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路４３２の出力をラッチする。ラッチ回路４２８は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路４３０の出力をラッチする。ラッチ回路４２６は、検索用クロックｓｃｌｋ＜６＞に従って、ラッチ回路４２８の出力をラッチする。
【０１３７】
サーチ線ドライバＡ帯４４４、サーチ線ドライバＢ帯４４６、サーチ線ドライバＣ帯４４８、およびサーチ線ドライバＤ帯４５０は、第１の実施形態のサーチ線ドライバＡ帯およびサーチ線ドライバＢ帯と同様の機能を有する。
【０１３８】
ブロックＡ制御回路４４５、ブロックＢ制御回路４４７、ブロックＣ制御回路４４９、ブロックＤ制御回路４５１は、第１の実施形態のブロックＡ制御回路２０５およびブロックＢ制御回路２１０と同様の構成を有する。
【０１３９】
マッチアンプＡ、マッチアンプＢ、マッチアンプＣは、第１の実施形態のマッチアンプＡと同様の構成を有する。
【０１４０】
図１８は、ブロックＤのマッチアンプＤの構成を表わす図である。
図１８を参照して、マッチアンプＤが、第１の実施形態のマッチアンプＢと相違する点は、反転論理和回路９１８である。
【０１４１】
反転論理和回路９１８は、ブロックＡ検索判定信号ｍａｏａ＿ｎ［０］、ブロックＢ検索判定信号ｍａｏｂ＿ｎ［０］、ブロックＣ検索判定信号ｍａｏｃ＿ｎ［０］、ブロックＤ検索判定信号ｍａｏｄ＿ｎ［０］の反転論理和を出力する。
【０１４２】
（検索タイミング）
図１９は、第３の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【０１４３】
図１９に示すように、クロック制御回路４３４は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、ｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜９＞を生成する。ブロックＡは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢは、検索用クロックｓｃｌｋ＜０＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜４＞の立ち上がりのタイミングで検索を実行する。ブロックＣは、検索用クロックｓｃｌｋ＜４＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜６＞の立ち上がりのタイミングで検索を実行する。ブロックＤは、検索用クロックｓｃｌｋ＜６＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜８＞の立ち上がりのタイミングで検索を実行する。
【０１４４】
（効果）
以上のように、本実施の形態によれば、基本アレイブロックを４個のブロックに分割して、分割したブロック単位で検索することで高速化を図ることができる。また、本実施の形態によれば、１段目のブロックの検索結果に応じて、２、３、４段目のブロックの検索活性を制御することによって、消費電流を最大１／４程度にすることができる。
【０１４５】
［第４の実施形態］
（構成）
図２０は、第４の実施形態の連想記憶装置の構成を表わす図である。
【０１４６】
図２０を参照して、この連想記憶装置は、基本アレイブロック（８０ビット）を２０ビット単位に４分割してできるブロックＡ、Ｂ、Ｃ、Ｄのブロック単位で検索する。
【０１４７】
ブロックＡは、メモリアレイＡと、メモリアレイＡに対して行方向に隣接するマッチアンプＡ帯と、メモリアレイＡに対して列方向に隣接するサーチ線ドライバＡ帯と、マッチアンプＡ帯およびサーチ線ドライバＡ帯とに隣接するブロックＡ制御回路５４５とからなる。
【０１４８】
ブロックＢは、メモリアレイＢと、メモリアレイＢに対して行方向に隣接するマッチアンプＢ帯と、メモリアレイＢに対して列方向に隣接するサーチ線ドライバＢ帯と、マッチアンプＢ帯およびサーチ線ドライバＢ帯とに隣接するブロックＢ制御回路５４７と、マッチアンプＢ帯およびブロックＢ制御回路５４７に対して行方向に隣接するブロックＣＤ活性化制御回路５４３からなる。
【０１４９】
ブロックＣは、メモリアレイＣと、メモリアレイＣに対して行方向に隣接するマッチアンプＣ帯と、メモリアレイＣに対して列方向に隣接するサーチ線ドライバＣ帯と、マッチアンプＣ帯およびサーチ線ドライバＣ帯とに隣接するブロックＣ制御回路５４９とからなる。
【０１５０】
ブロックＤは、メモリアレイＤと、メモリアレイＤに対して行方向に隣接するマッチアンプＤ帯と、メモリアレイＤに対して列方向に隣接するサーチ線ドライバＤ帯と、マッチアンプＤ帯およびサーチ線ドライバＤ帯とに隣接するブロックＤ制御回路５５１とからなる。
【０１５１】
ブロックＣＤ活性化制御回路５４３は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、ブロックＢ、Ｃ、Ｄへ反転論理積信号ｍａｔｃｈ＿ｏｒおよび検索活性化信号ｓｒｃｈ＿ａｃｔを出力する。
【０１５２】
ブロックＣ、Ｄは、第１の実施形態のブロックＢと同様に、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｈ」レベルに活性化されているときに動作し、検索活性化信号ｓｒｃｈ＿ａｃｔが「Ｌ」レベルに非活性化されているときに動作しない。
【０１５３】
ブロックＢの検索データを遅延させる遅延回路４１０は、ラッチ回路５１６を含む。
ラッチ回路５１６は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜３９：２０＞をラッチする。
【０１５４】
ブロックＣの検索データを遅延させる遅延回路５１２は、ラッチ回路５２２、ラッチ回路５２０、およびラッチ回路５１８を含む。ラッチ回路５２２は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜５９：４０＞をラッチする。ラッチ回路５２０は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路５２２の出力をラッチする。ラッチ回路５１８は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路５２０の出力をラッチする。
【０１５５】
ブロックＤの検索データを遅延させる遅延回路５１４は、ラッチ回路５３０、ラッチ回路５２８、ラッチ回路５２６およびラッチ回路５２４を含む。ラッチ回路５３０は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜７９：６０＞をラッチする。ラッチ回路５２８は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路５３０の出力をラッチする。ラッチ回路５２６は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路５２８の出力をラッチする。ラッチ回路５２４は、検索用クロックｓｃｌｋ＜６＞に従って、ラッチ回路５２６の出力をラッチする。
【０１５６】
マッチアンプＡ、マッチアンプＢ、マッチアンプＣは、第１の実施形態のマッチアンプＡと同様の構成を有する。マッチアンプＤは、図１７の第３の実施形態のマッチアンプＤと同様の構成を有する。
【０１５７】
（検索タイミング）
図２１は、第４の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【０１５８】
図２１に示すように、クロック制御回路５３４は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、ｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜９＞を生成する。ブロックＡは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢは、検索用クロックｓｃｌｋ＜０＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜２＞の立ち上がりのタイミングで検索を実行する。ブロックＣは、検索用クロックｓｃｌｋ＜２＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜６＞の立ち上がりのタイミングで検索を実行する。ブロックＤは、検索用クロックｓｃｌｋ＜６＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜８＞の立ち上がりのタイミングで検索を実行する。
【０１５９】
（効果）
以上のように、本実施の形態によれば、基本アレイブロックを４個のブロックに分割して、分割したブロック単位で検索することで高速化を図ることができる。また、本実施の形態によれば、１段目および２段目のブロックの検索結果に応じて３、４段目のブロックの検索活性を制御することによって、消費電流を最大１／２程度にすることができる。
【０１６０】
［第５の実施形態］
（構成）
図２２は、第５の実施形態の連想記憶装置の構成を表わす図である。
【０１６１】
図２２を参照して、この連想記憶装置は、基本アレイブロック（８０ビット）を２０ビット単位に４分割してできるブロックＡ、Ｂ、Ｃ、Ｄのブロック単位で検索する。
【０１６２】
ブロックＡは、メモリアレイＡと、メモリアレイＡに対して行方向に隣接するマッチアンプＡ帯と、メモリアレイＡに対して列方向に隣接するサーチ線ドライバＡ帯と、マッチアンプＡ帯およびサーチ線ドライバＡ帯とに隣接するブロックＡ制御回路６５０と、マッチアンプＡ帯およびブロックＡ制御回路６５０に対して行方向に隣接するブロックＢＣＤ活性化制御回路６４７からなる。
【０１６３】
ブロックＢは、メモリアレイＢと、メモリアレイＢに対して行方向に隣接するマッチアンプＢ帯と、メモリアレイＢに対して列方向に隣接するサーチ線ドライバＢ帯と、マッチアンプＢ帯およびサーチ線ドライバＢ帯とに隣接するブロックＢ制御回路６５２と、マッチアンプＢ帯およびブロックＢ制御回路６５２に対して行方向に隣接するブロックＣＤ活性化制御回路６４８からなる。
【０１６４】
ブロックＣは、メモリアレイＣと、メモリアレイＣに対して行方向に隣接するマッチアンプＣ帯と、メモリアレイＣに対して列方向に隣接するサーチ線ドライバＣ帯と、マッチアンプＣ帯およびサーチ線ドライバＣ帯とに隣接するブロックＣ制御回路６５４とからなる。
【０１６５】
ブロックＤは、メモリアレイＤと、メモリアレイＤに対して行方向に隣接するマッチアンプＤ帯と、メモリアレイＤに対して列方向に隣接するサーチ線ドライバＤ帯と、マッチアンプＤ帯およびサーチ線ドライバＤ帯とに隣接するブロックＤ制御回路６５６とからなる。
【０１６６】
ブロックＢＣＤ活性化制御回路６４７は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、検索活性化信号ｓｒｃｈ＿ａｃｔ０および反転論理積信号ｍａｔｃｈ＿ｏｒ０をブロックＢへ出力するとともに、ＯＲ回路６５７へ出力する。
【０１６７】
ブロックＣＤ活性化制御回路６４８は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、検索活性化信号ｓｒｃｈ＿ａｃｔ１および反転論理積信号ｍａｔｃｈ＿ｏｒ１を論理積回路６５７へ出力する。
【０１６８】
論理積回路６５７は、検索活性化信号ｓｒｃｈ＿ａｃｔ０と検索活性化信号ｓｒｃｈ＿ａｃｔ１の論理積である検索活性化信号ｓｒｃｈ＿ａｃｔ０１と、反転論理積信号ｍａｔｃｈ＿ｏｒ０と反転論理積信号ｍａｔｃｈ＿ｏｒ１の論理積である反転論理積信号ｍａｔｃｈ＿ｏｒ０１をブロックＣおよびＤへ出力する。
【０１６９】
ブロックＢは、第１の実施形態のブロックＢと同様に、検索活性化信号ｓｒｃｈ＿ａｃｔ０が「Ｈ」レベルに活性化されているときに動作し、検索活性化信号ｓｒｃｈ＿ａｃｔ１が「Ｌ」レベルに非活性化されているときに動作しない。
【０１７０】
ブロックＣおよびブロックＤは、第１の実施形態のブロックＢと同様に、検索活性化信号ｓｒｃｈ＿ａｃｔ０１が「Ｈ」レベル（つまり、検索活性化信号ｓｒｃｈ＿ａｃｔ０および検索活性化信号ｓｒｃｈ＿ａｃｔ１がいずれも「Ｈ」レベル）に活性化されているときに動作し、検索活性化信号ｓｒｃｈ＿ａｃｔ０１が「Ｌ」レベルに非活性化されているときに動作しない。
【０１７１】
ブロックＢの検索データを遅延させる遅延回路６１０は、ラッチ回路６１８、およびラッチ回路６１６を含む。ラッチ回路６１８は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜３９：２０＞をラッチする。ラッチ回路６１６は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路６１８の出力をラッチする。
【０１７２】
ブロックＣの検索データを遅延させる遅延回路６１２は、ラッチ回路６２６、ラッチ回路６２４、ラッチ回路６２２、およびラッチ回路６２０を含む。ラッチ回路６２６は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜５９：４０＞をラッチする。ラッチ回路６２４は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路６２６の出力をラッチする。ラッチ回路６２２は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路６２４の出力をラッチする。ラッチ回路６２０は、検索用クロックｓｃｌｋ＜６＞に従って、ラッチ回路６２２の出力をラッチする。
【０１７３】
ブロックＤの検索データを遅延させる遅延回路６１４は、ラッチ回路６３６、ラッチ回路６３４、ラッチ回路６３２、ラッチ回路６３０およびラッチ回路６２８を含む。
【０１７４】
ラッチ回路６３６は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜７９：６０＞をラッチする。ラッチ回路６３４は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路６３６の出力をラッチする。ラッチ回路６３２は、検索用クロックｓｃｌｋ＜４＞に従って、ラッチ回路６３４の出力をラッチする。ラッチ回路６３０は、検索用クロックｓｃｌｋ＜６＞に従って、ラッチ回路６３２の出力をラッチする。ラッチ回路６２８は、検索用クロックｓｃｌｋ＜８＞に従って、ラッチ回路６３０の出力をラッチする。
【０１７５】
マッチアンプＡ、マッチアンプＢ、マッチアンプＣは、第１の実施形態のマッチアンプＡと同様の構成を有する。マッチアンプＤは、第１７の実施形態のマッチアンプＤと同様の構成を有する。
【０１７６】
（検索タイミング）
図２３は、第５の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【０１７７】
図２３に示すように、クロック制御回路６３８は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、ｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜１１＞を生成する。ブロックＡは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢは、検索用クロックｓｃｌｋ＜０＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜４＞の立ち上がりのタイミングで検索を実行する。ブロックＣは、検索用クロックｓｃｌｋ＜４＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜８＞の立ち上がりのタイミングで検索を実行する。ブロックＤは、検索用クロックｓｃｌｋ＜８＞よりも１サイクル遅れた検索用クロックｓｃｌｋ＜１０＞の立ち上がりのタイミングで検索を実行する。
【０１７８】
（効果）
以上のように、本実施の形態によれば、基本アレイブロックを４個のブロックに分割して、分割したブロック単位で検索することで高速化を図ることができる。また、本実施の形態によれば、１段目のブロックの検索結果に応じて２、３、４段目のブロックの検索活性を制御し、かつ１段目および２段目のブロックの検索結果に応じて、３、４段目のブロックの検索活性を制御することによって、消費電流を最大１／４程度にすることができる。
【０１７９】
［第６の実施形態］
（構成）
図２４は、第６の実施形態の連想記憶装置の構成を表わす図である。
【０１８０】
図２４を参照して、この連想記憶装置は、２つの基本アレイブロック（８０ビット）をそれぞれ４０ビット単位に分割してできるブロックＡ、Ｂ、Ｃ、Ｄをブロック単位で検索する。
【０１８１】
ブロックＡは、メモリアレイＡと、メモリアレイＡに対して行方向に隣接するマッチアンプＡ帯と、メモリアレイＡに対して列方向に隣接するサーチ線ドライバＡ帯と、マッチアンプＡ帯およびサーチ線ドライバＡ帯とに隣接するブロックＡ制御回路７１９と、マッチアンプＡ帯およびブロックＡ制御回路７１９に対して行方向に隣接するブロックＢＤ活性化制御回路７１６からなる。
【０１８２】
ブロックＢは、メモリアレイＢと、メモリアレイＢに対して行方向に隣接するマッチアンプＢ帯と、メモリアレイＢに対して列方向に隣接するサーチ線ドライバＢ帯と、マッチアンプＢ帯およびサーチ線ドライバＢ帯とに隣接するブロックＢ制御回路７２１とからなる。
【０１８３】
ブロックＣは、メモリアレイＣと、メモリアレイＣに対して行方向に隣接するマッチアンプＣ帯と、メモリアレイＣに対して列方向に隣接するサーチ線ドライバＣ帯と、マッチアンプＣ帯およびサーチ線ドライバＣ帯とに隣接するブロックＣ制御回路７２３と、マッチアンプＣ帯およびブロックＣ制御回路７２３に対して行方向に隣接するブロックＢＤ活性化制御回路７１７からなる。
【０１８４】
ブロックＤは、メモリアレイＤと、メモリアレイＤに対して行方向に隣接するマッチアンプＤ帯と、メモリアレイＤに対して列方向に隣接するサーチ線ドライバＤ帯と、マッチアンプＤ帯およびサーチ線ドライバＤ帯とに隣接するブロックＤ制御回路７２５とからなる。
【０１８５】
ブロックＢＤ活性化制御回路７１６は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、検索活性化信号ｓｒｃｈ＿ａｃｔ０および反転論理積信号ｍａｔｃｈ＿ｏｒ０を論理積回路７２６へ出力する。
【０１８６】
ブロックＢＤ活性化制御回路７１７は、第１の実施形態のブロックＢ活性化制御回路２０７と同様の構成を有し、検索活性化信号ｓｒｃｈ＿ａｃｔ１および反転論理積信号ｍａｔｃｈ＿ｏｒ１を論理積回路７２６へ出力する。
【０１８７】
論理積回路７２６は、検索活性化信号ｓｒｃｈ＿ａｃｔ０および検索活性化信号ｓｒｃｈ＿ａｃｔ１の論理積である検索活性化信号ｓｒｃｈ＿ａｃｔ０１と、反転論理積信号ｍａｔｃｈ＿ｏｒ０と反転論理積信号ｍａｔｃｈ＿ｏｒ１の論理積である反転論理積信号ｍａｔｃｈ＿ｏｒ０１をブロックＢおよびブロックＣへ出力する。
【０１８８】
ブロックＢおよびブロックＤは、第１の実施形態のブロックＢと同様に、検索活性化信号ｓｒｃｈ＿ａｃｔ０１が「Ｈ」レベル（つまり、検索活性化信号ｓｒｃｈ＿ａｃｔ０および検索活性化信号ｓｒｃｈ＿ａｃｔ１がいずれも「Ｈ」レベル）に活性化されているときに動作し、検索活性化信号ｓｒｃｈ＿ａｃｔ０１が「Ｌ」レベルに非活性化されているときに動作しない。
【０１８９】
ブロックＢの検索データを遅延させる遅延回路７０１は、ラッチ回路７０４、およびラッチ回路７０３を含む。ラッチ回路７０４は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜７９：４０＞をラッチする。ラッチ回路７０３は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路７０４の出力をラッチする。ブロックＤの検索データを遅延させる遅延回路７０２は、ラッチ回路７０６、およびラッチ回路７０５を含む。ラッチ回路７０６は、検索用クロックｓｃｌｋ＜０＞に従って、外部からの検索データｄｂ＜１５９：１２０＞をラッチする。ラッチ回路７０５は、検索用クロックｓｃｌｋ＜２＞に従って、ラッチ回路７０６の出力をラッチする。
【０１９０】
マッチアンプＡ、マッチアンプＢ、マッチアンプＣは、第１の実施形態のマッチアンプＡと同様の構成を有する。マッチアンプＤは、第３の実施形態のマッチアンプＤと同様の構成を有する。
【０１９１】
（検索タイミング）
図２５は、第６の実施形態のブロックＡ〜Ｄの検索タイミングを説明するための図である。
【０１９２】
図２５に示すように、クロック制御回路７０７は、検索コマンドＧＳＥが「Ｈ」レベルに活性化されているときには、ｃａｍｃｌｋに基づいて、検索用クロックｓｃｌｋ＜０＞〜ｓｃｌｋ＜５＞を生成する。ブロックＡおよびブロックＣは、検索用クロックｓｃｌｋ＜０＞の立ち上がりのタイミングで検索を実行する。ブロックＢおよびブロックＤは、検索用クロックｓｃｌｋ＜０＞よりも２サイクル遅れた検索用クロックｓｃｌｋ＜４＞の立ち上がりのタイミングで検索を実行する。
【０１９３】
（効果）
以上のように、本実施の形態によれば、２つの基本アレイブロックをそれぞれ２個のブロックに分割して、分割したブロック単位で検索することで高速化を図ることができる。
また、本実施の形態によれば、２つの１段目のブロックの検索結果（論理積）に応じて、２つの２段目のブロックの検索活性を制御することによって、消費電流を最大１／２程度にすることができる。
【０１９４】
［第７の実施形態］
（構成）
図２６は、第７の実施形態の連想記憶装置の全体の構成を概略的に表わす図である。
【０１９５】
図２６を参照して、この連想記憶装置は、アレイブロック１と、制御回路８と、検索データ入力回路４を備える。
【０１９６】
制御回路８は、サーチデータＧＳＥおよびクロックｃａｍｃｌｋに基づいて、全体を制御するとともに、プリチャージ信号ＰＲＥ、反転プリチャージ信号／ＰＲＥ、サーチライン活性化信号ＳＬｄ、反転サーチライン活性化信号ＳＬｄ＿ｎ、マッチアンプ活性化信号ＭＡＥを生成する。
【０１９７】
アレイブロック１（８０ビット×２５６エントリ）は、メモリアレイＡ（前半４０ビット×２５６エントリ）と、転送制御部６６１と、メモリアレイＢ（後半４０ビット×２５６エントリ）と、一致判定部２とを備える。
【０１９８】
メモリアレイＡおよびメモリアレイＢは、内部参照メモリセル（ＣＡＭセル）であるユニットセルＵＣが行列状に配列される。
【０１９９】
メモリアレイＡおよびメモリアレイＢは、行を単位として複数のエントリＥＲＹに分割される。１つのエントリＥＲＹは、メモリアレイＡおよびメモリアレイＢの１つの行のユニットセルＵＣを含む。１つのエントリＥＲＹは、メモリアレイＡに属するユニットセルＵＣを含むＡ側エントリと、メモリアレイＢ側に属するユニットセルＵＣを含むＢ側エントリに分割される。
【０２００】
Ａ側エントリには、属する複数のユニットセルＵＣが並列に結合されるマッチラインＭＬＡが設けられる。同様に、Ｂ側エントリには、属する複数のユニットセルＵＣが並列に結合されるマッチラインＭＬＢが設けられる。
【０２０１】
また、メモリアレイＡおよびメモリアレイＢの列方向に、検索データを伝達するサーチライン対ＳＬＰ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＰとマッチラインＭＬＡ，ＭＬＢの交差部に対応してユニットセルＵＣが設けられる。
【０２０２】
転送制御部６６１は、対応のエントリＥＲＹごとに設けられる転送回路１４を備える。転送回路１４は、検索時にＡ側エントリＥＲＹに設けられたマッチラインＭＬＡと、対応のＢ側エントリＥＲＹに設けられたマッチラインＭＬＢと分離するとともに、マッチラインＭＬＡの電圧をマッチラインＭＬＢに伝送する。転送回路１４は、検索時以外にＡ側エントリＥＲＹに設けられたマッチラインＭＬＡと、対応のＢ側エントリＥＲＹに設けられたマッチラインＭＬＢとを接続する。
【０２０３】
一致判定部２は、Ｂ側エントリＥＲＹそれぞれに対応して設けられるマッチアンプ部１０を含む。マッチアンプ部１０は、対応のＢ側エントリＥＲＹのマッチラインＭＬＢに結合される。
【０２０４】
図２７は、第７の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路１４およびマッチアンプ部１０の構成を表わす図である。
【０２０５】
図２７を参照して、Ａ側エントリの４０個のユニットセルＵＣ０〜ＵＣ３９は、マッチラインＭＬＡと接続する。同様に、Ｂ側エントリの４０個のユニットセルＵＣ４０〜ＵＣ７９は、マッチラインＭＬＢと接続する。
【０２０６】
転送回路１４は、ＰチャネルＭＯＳトランジスタＰＭ１と、ＰチャネルＭＯＳトランジスタＰＭ２と、ＰチャネルＭＯＳトランジスタＰＭ３と、ＮチャネルＭＯＳトランジスタＮＭ１と、ＮチャネルＭＯＳトランジスタＮＭ２と、ＮチャネルＭＯＳトランジスタＮＭ３とを備える。
【０２０７】
ＰチャネルＭＯＳトランジスタＰＭ１は、サーチ期間にはサーチライン活性化信号ＳＬｄが「Ｈ」レベルに活性化されるので、オフとなり、マッチラインＡとマッチラインＢとの接続を分離する。ＰチャネルＭＯＳトランジスタＰＭ１は、サーチ期間以外にはサーチライン活性化信号ＳＬｄが「Ｌ」レベルに非活性化されるので、オンとなり、マッチラインＡとマッチラインＢとを接続する。
【０２０８】
ＰチャネルＭＯＳトランジスタＰＭ３と、ＮチャネルＭＯＳトランジスタＮＭ１とは、インバータを構成する。このインバータは、マッチラインＭＬＡの電圧を増幅する。
【０２０９】
ＰチャネルＭＯＳトランジスタＰＭ２は、ＰチャネルＭＯＳトランジスタＰＭ３のソースとＶＤＤ電源との間に設けられ、ゲートに反転サーチライン活性化信号／ＳＬｄを受ける。
【０２１０】
ＮチャネルＭＯＳトランジスタＮＭ２は、インバータの出力とグランド電源との間に設けられ、ゲートに反転サーチライン活性化信号／ＳＬｄを受ける。
【０２１１】
ＮチャネルＭＯＳトランジスタＮＭ３は、ディスチャージ回路であって、マッチラインＭＬＢの一端とグランド電源の間に設けられ、ゲートにインバータの出力を受ける。
【０２１２】
反転サーチライン活性化信号／ＳＬｄは、サーチ期間には「Ｌ」レベルに非活性化されるので、ＰチャネルＭＯＳトランジスタＰＭ２はオンとなり、ＮチャネルＭＯＳトランジスタＮＭ２はオフとなる。このとき、Ａ側エントリの検索結果がＭｉｓｓとなりマッチラインＭＬＡの電圧が「Ｌ」レベル（０Ｖ）の場合には、インバータによって、ＮチャネルＭＯＳトランジスタＮＭ３のゲート電圧が「Ｈ」レベル（ＶＤＤ）となるので、ＮチャネルＭＯＳトランジスタＮＭ３がオンとなり、マッチラインＭＬＢを「Ｌ」レベル（０Ｖ）にディスチャージする。ＮチャネルＭＯＳトランジスタＮＭ３は、ＮＭＯＳトランジスタ２段で構成されるサーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)よりも大きい駆動能力を有するので、マッチラインＭＬＡの「Ｌ」レベルの電圧を高速にマッチラインＭＬＢに伝搬させることができる。
【０２１３】
一方、Ａ側エントリの検索結果がＨｉｔとなりマッチラインＭＬＡの電圧が「Ｈ」レベル（０Ｖ）の場合には、インバータによって、ＮチャネルＭＯＳトランジスタＮＭ３のゲート電圧が「Ｌ」レベル（ＶＤＤ）となるので、ＮチャネルＭＯＳトランジスタＮＭ３がオフとなり、マッチラインＭＬＢを「Ｌ」レベル（０Ｖ）にディスチャージしない。
【０２１４】
マッチアンプ部１０は、ＶＤＤプリチャージ回路１９と、マッチアンプ回路２０からなる。
【０２１５】
ＶＤＤプリチャージ回路１０は、マッチラインＭＬＢに接続されたＰチャネルＭＯＳトランジスタＰＭ４を備える。
【０２１６】
サーチ期間以外に、反転プリチャージ信号／ＰＲＥが「Ｌ」レベルに活性化されると、にＰチャネルＭＯＳトランジスタＰＭ４は、マッチラインＭＬＢを「Ｈ」レベル（ＶＤＤ）にプリチャージする。サーチ期間以外には、ＰチャネルＭＯＳトランジスタＰＭ１はオンしているので、ＰチャネルＭＯＳトランジスタＰＭ４は、マッチラインＭＬＡも「Ｈ」レベル（ＶＤＤ）にプリチャージする。
【０２１７】
マッチアンプ回路２０は、マッチラインＭＬＢに接続され、２段のインバータＩＶ１、ＩＶ２からなる。インバータＩＶ１，ＩＶ２は、ＶＤＤ電源に接続され、ＶＤＤ電圧で動作する。マッチアンプ回路２０は、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化されると、マッチラインＭＬＢ２０の電圧を増幅して、検索判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。
【０２１８】
マッチアンプ回路２０は、Ａ側エントリがＭｉｓｓの場合には、転送回路１４によってマッチラインＭＬＢが「Ｌ」レベルにディスチャージされるので、Ｍｉｓｓを表わす「Ｌ」レベルの検索判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。また、マッチアンプ回路２０は、Ｂ側エントリがＭｉｓｓの場合には、ＮＭＯＳトランジスタ２段で構成されるサーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)によって、マッチラインＭＬＢが「Ｌ」レベルにディスチャージされるので、Ｍｉｓｓを表わす「Ｌ」レベルの検索判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。マッチアンプ回路２０は、Ａ側エントリがＨｉｔで、かつＢ側エントリがＨｉｔの場合には、マッチラインＭＬＢがディスチャージされないので、Ｈｉｔを表わす「Ｈ」レベルの検索判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。
【０２１９】
（参考：従来の構成）
参考までに、図２８に、従来の連想記憶装置の１つのエントリと、そのエントリに対応するマッチアンプの構成を示す。
【０２２０】
図２８では、メモリアレイは分割されておらず、マッチラインＭＬは、８０ビットのユニットセルＵＣと接続するため、マッチラインＭＬの寄生容量が大きくなる。その結果、Ｍｉｓｓ時のマッチラインＭＬの電圧変化は小振幅となるため、マッチアンプ回路１９２０として、小振幅レベルを増幅することのできる差動アンプやクロスカップルなどを用いている。インバータなどの回路では高速に増幅することが困難だからである。
【０２２１】
これに対して、本実施の形態では、従来に比べてマッチラインの負荷が半分になることで振幅レベルが２倍になるためインバータなどの簡単な構成のアンプでも高速に増幅することができる。
【０２２２】
（参考：従来の動作）
図２９は、図２８に示す従来の連想記憶装置の動作波形を表わす図である。
【０２２３】
図２９を参照して、メモリアレイを検索する前に、マッチラインＭＬは、ＶＤＤプリチャージ回路によって、ＶＤＤにプリチャージされる。
【０２２４】
サーチライン活性化信号ＳＬｄが活性化されると、サーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。対応のエントリにＭｉｓｓがあった場合には、マッチラインＭＬは、サーチトランジスタＴＲ２またはＴＲ４によって、「Ｌ」レベル（０Ｖ）にディスチャージされる。エントリの１つのユニットセルＵＣがＭｉｓｓの場合の、マッチラインＭＬがディスチャージされる時間をＴｃｎｖ（数ｎｓオーダ）とする。
【０２２５】
マッチラインＭＬの電圧が０Ｖにディスチャージされた後、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化され、マッチアンプ回路１９２０によって、マッチラインＭＬが増幅されて、検索判定信号ＭＡＴＣＨ＿ＯＵＴが出力される。
【０２２６】
（本実施の形態の動作）
図３０および図３１は、第７の実施形態の連想記憶装置の動作波形を表わす図である。
【０２２７】
図３０は、第７の実施形態におけるＡ側エントリがＭｉｓｓ、Ｂ側エントリがＨｉｔする場合の動作波形である。
【０２２８】
図３０を参照して、メモリアレイを検索する前に、マッチラインＭＬＡおよびＭＬＢは、ＶＤＤプリチャージ回路１８によって、ＶＤＤにプリチャージされる。
【０２２９】
サーチライン活性化信号ＳＬｄが活性化されると、サーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。対応のＡ側エントリにＭｉｓｓがあると、マッチラインＭＬＡは、サーチトランジスタＴＲ２またはＴＲ４によって、「Ｌ」レベル（０Ｖ）にディスチャージされる。本実施の形態のマッチラインＭＬＡは、従来よりも寄生容量が半分であるため、振幅レベルが２倍となり、従来の２倍の速度でマッチラインＭＬＡの電圧が「Ｌ」レベル（０Ｖ）に引抜かれるため、エントリの１つのユニットセルＵＣがＭｉｓｓの場合の、マッチラインＭＬＡがディスチャージされる時間は、Ｔｃｎｖ／２となる。
【０２３０】
その後、ＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ１からなるインバータによって、マッチラインＭＬＡの電圧が増幅される。このインバータの動作時間をＴｉｎｖとする。
【０２３１】
さらに、ＮチャネルＭＯＳトランジスタＮＭ３によって、マッチラインＭＬＢの電圧が「Ｌ」レベル（０Ｖ）にディスチャージされる。このディスチャージ時間は、ＮチャネルＭＯＳトランジスタＮＭ３の駆動能力をＮＭＯＳトランジスタ２段で構成されるサーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)の駆動能力の４倍にした場合、マッチラインＭＬＢは、従来よりも寄生容量が半分であるため、Ｔｃｎｖ／８となる。
【０２３２】
マッチラインＭＬＢの電圧が０Ｖにディスチャージされた後、マッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化され、マッチアンプ回路２０によって、マッチラインＭＬＢが増幅されて、検索判定信号ＭＡＴＣＨ＿ＯＵＴが出力される。
【０２３３】
したがって、図２９に示すように、従来では、サーチラインＳＬが活性化されてから、マッチアンプ回路１９２０が増幅を開始するまでの時間がＴｃｎｖ（数ｎｓオーダー）であったのに対して、本実施の形態では、サーチラインＳＬが活性化されてから、マッチアンプ回路２０が増幅を開始するまでの時間が（５／８）×Ｔｃｎｖ＋Ｔｉｎｖ（Tinvは数百ｐｓオーダー）となる。つまり、本発明の実施形態では、従来に比べて概ね１．５倍程度の高速化を図ることができる。
【０２３４】
図３１は、第７の実施形態におけるＡ側エントリがＨｉｔ、Ｂ側エントリがＭｉｓｓする場合の動作波形である。
【０２３５】
メモリアレイを検索する前に、マッチラインＭＬＡおよびＭＬＢは、ＶＤＤプリチャージ回路１８によって、ＶＤＤにプリチャージされる。
【０２３６】
サーチライン活性化信号ＳＬｄが活性化されると、サーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。対応のＢ側エントリにＭｉｓｓがあると、マッチラインＭＬＢは、サーチトランジスタＴＲ２またはＴＲ４によって、「Ｌ」レベル（０Ｖ）にディスチャージされる。本実施の形態のマッチラインＭＬＢは、従来よりも寄生容量が半分であるため、振幅レベルが２倍となり、従来の２倍の速度でマッチラインＭＬＢの電圧が「Ｌ」レベル（０Ｖ）に引抜かれるため、エントリの１つのユニットセルＵＣがＭｉｓｓの場合の、マッチラインＭＬＢがディスチャージされる時間は、Ｔｃｎｖ／２となる。
【０２３７】
その後Ｔｃｎｖ／８＋Ｔｉｎｖの時間が経過した後、Ａ側エントリがＭｉｓｓした場合と同一のタイミングでマッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化され、マッチアンプ回路２０によって、マッチラインＭＬＢが増幅されて、検索判定信号ＭＡＴＣＨ＿ＯＵＴが出力される。
【０２３８】
（効果）
以上のように、本実施の形態によれば、サーチ期間中にマッチラインの負荷容量を半分にして検索動作の高速化を図ることができる。
【０２３９】
また、図２８の従来の装置では、マッチラインの振幅レベルが小さいため、高速化およびローカルなばらつきを考慮したようなレイアウト面積の大きいアンプ回路が必要となるとともに、アンプ回路の制御信号が複雑となる問題があった。これに対して、本発明の実施形態では、マッチラインの振幅レベルが大きくなるため、インバータなどの簡単なアンプ回路でマッチラインの電圧を増幅できるので、レイアウト面積が小さくできる。さらに、アンプ回路の制御もシンプルであるため、アンプ回路を制御する信号を生成する回路も小さくすることができる。その結果、全体的にレイアウトおよび回路規模を小さくすることができる。
【０２４０】
また、本発明の実施形態によって追加された転送回路を制御する信号は、従来から用いられているサーチライン活性化信号ＳＬｄと、その負論理である／ＳＬｄである。したがって、転送回路を制御する信号を生成するための特別な回路を設ける必要がない。
【０２４１】
なお、本実施の形態では、ＶＤＤプリチャージ回路をマッチラインＭＬＢに接続したが、これに限定するものではなく、マッチラインＭＬＡに接続してもよい。
【０２４２】
［第８の実施形態］
（構成）
図３２は、第８の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【０２４３】
図３２の構成が、図２７の第７の実施形態の構成と相違する点は、マッチアンプ回路３０である。
【０２４４】
図３２のマッチアンプ回路３０は、マッチアンプ活性化信号ＭＡＥによって活性化されるクロスカップルタイプの差動アンプＤＡ１を備える。差動アンプＤＡ１は、ＶＤＤ電源に接続され、ＶＤＤ電圧で動作する。差動アンプＤＡ１は、活性化時に、基準電圧ＶＲＥＦと、マッチラインＭＬＢの電圧を受けて、これらの電圧の差を増幅して、判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。基準電圧ＶＲＥＦとしては、たとえば、ＶＤＤ−０．１Ｖに設定することができる（ＶＤＤ＝１．０Ｖとする）。
【０２４５】
（動作）
図３３は、第８の実施形態の連想記憶装置の動作波形を表わす図である。
【０２４６】
図２９の第７の実施形態では、マッチラインＭＬＢが０Ｖに達する時点で、マッチアンプ活性化信号ＭＡＥが活性化され、マッチアンプ回路２０がマッチラインＭＬＢの増幅を開始する。
【０２４７】
これに対して、本実施形態では、マッチアンプ回路３０は、マッチラインＭＬＢの電圧の振幅が小さくても、増幅することができるので、図３３に示すように、マッチラインＭＬＢが０Ｖに達するよりも前の時点で、マッチアンプ活性化信号ＭＡＥが活性化され、マッチアンプ回路３０がマッチラインＭＬＢの差動増幅を開始する。
【０２４８】
（効果）
本実施の形態では、判定信号ＭＡＴＣＨ＿ＯＵＴが出力されるタイミングを、第７の実施形態よりも早くすることができる。
【０２４９】
［第９の実施形態］
（構成）
図３４は、第９の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【０２５０】
図３４の構成が、図３２の第８の実施形態の構成と相違する点は、メモリアレイの分割の仕方である。
【０２５１】
第８の実施形態では、メモリアレイＡとメモリアレイＢの列数は、いずれも４０個である。つまり、Ａ側エントリとＢ側エントリは、いずれも４０個のユニットセルＵＣを含む。
【０２５２】
これ対して、本実施の形態では、メモリアレイＡの列数は２０であり、メモリアレイＢの列数は６０である。つまり、Ａ側エントリは、２０個のＣＡＭセルＣＣを含み、Ｂ側エントリセルは、６０個のＣＡＭセルＣＣを含む。これによって、本実施の形態では、第８の実施形態よりも、マッチラインＭＬＡに接続されるユニットセルＵＣの個数が半分となり、マッチラインＭＬＡの長さも半分となるので、ミス時には電圧が高速に０Ｖにディスチャージする。
【０２５３】
（動作）
図３５は、第９の実施形態の連想記憶装置の動作波形を表わす図である。
【０２５４】
本実施の形態では、第８の実施形態よりも、マッチラインＭＬＡに接続されるユニットセルＵＣの個数が半分となり、マッチラインＭＬＡの長さも半分となるので、ミス時には電圧が高速に０Ｖにディスチャージする。ディスチャージのための時間は、Ｔｃｎｖ／４である。
【０２５５】
また、本実施の形態では、第８の実施形態よりも、マッチラインＭＬＢに接続されるユニットセルＵＣの個数が増加し、マッチラインＭＬＢの長さも増加するが、差動アンプＤＡ１は、小振幅でも増幅可能であるため、増幅に要する時間の増加は、ほぼ無視できる。
【０２５６】
（効果）
本実施の形態では、判定信号ＭＡＴＣＨ＿ＯＵＴが出力されるタイミングを、第８の実施形態よりもさらに早くすることができる。
【０２５７】
［第１０の実施形態］
（構成）
図３６は、第１０の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【０２５８】
図３６の構成が、図２７の第７の実施形態の構成と相違する点は、転送回路３６である。
【０２５９】
この転送回路３６は、第７の実施形態の転送回路１４の構成要素に加えて、ＮチャネルＭＯＳトランジスタＮＭＯＳ１を備える。
【０２６０】
ＮチャネルＭＯＳトランジスタＭＮＯＳ１は、ドレインがＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ１とからなるインバータの入力に接続され、ソースがグランドに接地され、ゲートが、インバータの出力であるノードＡに接続され。
【０２６１】
（動作）
図３７は、第１０の実施形態の連想記憶装置の動作波形を表わす図である。
【０２６２】
図３７を参照して、サーチライン活性化信号ＳＬｄが活性化されると、サーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。対応のＡ側エントリにＭｉｓｓがあると、マッチラインＭＬＡは、サーチトランジスタＴＲ２またはＴＲ４によって、徐々にディスチャージされる。マッチラインＭＬＡの電圧が、インバータの閾値に達すると（（１）に示す）、インバータによってノードＡの電圧は徐々に増加する（（２）に示す）。その後、ノードＡの電圧がＮチャネルＭＯＳトランジスタＮＭＯＳ１の閾値に達すると（（３）に示す）、ＮチャネルＭＯＳトランジスタＮＭＯＳ１によって、マッチラインＭＬＡの電圧は、急激にディスチャージされる。
【０２６３】
（効果）
本実施の形態では、判定信号ＭＡＴＣＨ＿ＯＵＴが出力されるタイミングを、第７の実施形態よりも早くすることができる。
【０２６４】
［第１１の実施形態］
（構成）
図３８は、第１１の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【０２６５】
図３８で、構成要素を垂直方向の２段で表わしているが、実際には、すべての構成要素水平方向に伸びている。
【０２６６】
本実施の形態では、アレイブロック（８０ビット×２５６エントリ）は、２０ビットを単位としてメモリアレイＡ、メモリアレイＢ、メモリアレイＣ、メモリアレイＤに分割される。
【０２６７】
図３８を参照して、Ａ側エントリの２０個のユニットセルＵＣ０〜ＵＣ１９は、マッチラインＭＬＡと接続する。同様に、Ｂ側エントリの２０個のユニットセルＵＣ２０〜ＵＣ３９は、マッチラインＭＬＢと接続する。同様に、Ｃ側エントリの２０個のユニットセルＵＣ４０〜ＵＣ５９は、マッチラインＭＬＣと接続する。同様に、Ｄ側エントリの２０個のユニットセルＵＣ６０〜ＵＣ７９は、マッチラインＭＬＤと接続する。
【０２６８】
転送回路６４は、マッチラインＭＬＡとマッチラインＭＬＢとを接続または分離とともに、Ａ側エントリの検索結果がＭｉｓｓとなり、マッチラインＭＬＡの電圧が「Ｌ」レベル（０Ｖ）の場合には、マッチラインＭＬＢを「Ｌ」レベル（０Ｖ）にディスチャージする。転送回路６４は、第７の実施形態の転送回路１４と同様の構成である。ただし、転送回路６４には、サーチライン活性化信号ＳＬａｂおよび反転サーチライン活性化信号／ＳＬａｂによって制御される。
【０２６９】
転送回路６３は、マッチラインＭＬＣとマッチラインＭＬＤとを接続または分離するとともに、Ｃ側エントリの検索結果がＭｉｓｓとなり、マッチラインＭＬＣの電圧が「Ｌ」レベル（０Ｖ）の場合には、マッチラインＭＬＤを「Ｌ」レベル（０Ｖ）にディスチャージする。転送回路６３は、第７の実施形態の転送回路１４と同様の構成である。ただし、転送回路６３には、サーチライン活性化信号ＳＬｃｄおよび反転サーチライン活性化信号／ＳＬｃｄによって制御される。
【０２７０】
ラッチ回路７２は、マッチアンプ回路７０の出力をラッチして、検索判定信号ＭＡＴＣＨ＿ＯＵＴａｂを出力する。ラッチ回路７３は、マッチアンプ回路６９の出力をラッチして、検索判定信号ＭＡＴＣＨ＿ＯＵＴを出力する。
【０２７１】
ＶＤＤプリチャージ回路６８は、マッチラインＭＬＢに接続する。ＶＤＤプリチャージ回路６８は、第７の実施形態のＶＤＤプリチャージ回路１８と同様の構成を有する。ただし、ＶＤＤプリチャージ回路６８内のＰチャネルＭＯＳトランジスタＰＭ４は、反転プリチャージ信号／ＰＲＥａｂによって活性化される。
【０２７２】
ＶＤＤプリチャージ回路６８は、マッチラインＭＬＤに接続する。ＶＤＤプリチャージ回路６８は、反転論理積回路ＮＡＮＤ６７と、ＰチャネルＭＯＳトランジスタＰＭ４と、ＮチャネルＭＯＳトランジスタＮＭ６７を備える。
【０２７３】
反転論理積回路ＮＡＮＤ６７は、反転プリチャージ信号／ＰＲＥｃｄの反転信号と、ラッチ回路７２の出力であるＭＡＴＣＨ＿ＯＵＴａｂとの反転論理積を出力する。ＰチャネルＭＯＳトランジスタＰＭ４は、ソースが電源ＶＤＤに接続され、ゲートが反転論理積回路ＮＡＮＤ６７の出力を受けて、ドレインがマッチラインＭＬＤに接続される。
【０２７４】
ＶＤＤプリチャージ回路６８は、反転プリチャージ信号／ＰＲＥｃｄが「Ｌ」レベルに活性化され、かつＭＡＴＣＨ＿ＯＵＴａｂが「Ｈ」レベルのとき（つまり、マッチラインＬＢがディスチャージされていないときに、マッチラインＭＬＤをＶＤＤ電圧でプリチャージする。
【０２７５】
ＮチャネルＭＯＳトランジスタＮＭ６７は、ディスチャージ回路であって、ソースがグランドに接続され、ゲートがディスチャージ信号Ｄｉｓｃｄに接続され、ドレインがマッチラインＭＬＤに接続される。ＮチャネルＭＯＳトランジスタＮＭ６７は、ディスチャージ信号ＤＩＳｃｄが「Ｈ」レベルに活性化されたときに、マッチラインＭＬＤを「Ｌ」レベル（０Ｖ）にディスチャージする。
【０２７６】
（動作）
図３９は、第１１の実施形態の連想記憶装置の検索のタイミングを表わす図である。
【０２７７】
Ａ側エントリおよびＢ側エントリをサーチするときには、サーチライン活性化信号ＳＬａｂが活性化される。Ａ側エントリおよびＢ側エントリのサーチ後、サーチライン活性化信号ＳＬｃｄが活性化される。Ｃ側エントリおよびＤ側エントリのサーチが行われる。
【０２７８】
図４０は、第１１の実施形態の連想記憶装置の動作波形を表わす図である。
図４０は、Ａ側エントリがＭｉｓｓ、Ｂ側エントリ、Ｃ側エントリ、およびＤ側エントリがＨｉｔする場合の動作波形である。
【０２７９】
図４０を参照して、メモリアレイを検索する前に、マッチラインＭＬＡおよびＭＬＢは、ＶＤＤプリチャージ回路６８によって、ＶＤＤにプリチャージされる。
【０２８０】
サーチライン活性化信号ＳＬａｂが活性化されると、Ａ側エントリとＢ側エントリのサーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。対応のＡ側エントリにＭｉｓｓがあると、マッチラインＭＬＡは、サーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)によって、「Ｌ」レベル（０Ｖ）にディスチャージされる。その後、ＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ１からなるインバータによって、マッチラインＭＬＡの電圧が増幅される。さらに、ＮチャネルＭＯＳトランジスタＮＭ３によって、マッチラインＭＬＢの電圧が「Ｌ」レベル（０Ｖ）にディスチャージされる。
【０２８１】
マッチラインＭＬＢの電圧が０Ｖにディスチャージされた後、マッチアンプ活性化信号ＭＡＥａｂが「Ｈ」レベルに活性化され、マッチアンプ回路７０によって、マッチラインＭＬＢの電圧が増幅されて、ラッチ回路７２から「Ｌ」レベルの検索判定信号ＭＡＴＣＨ＿ＯＵＴａｂが出力される。
【０２８２】
次に、ディスチャージ信号Ｄｉｓｃｄが「Ｈ」レベルに活性化されると、ディスチャージ回路であるＮＭＯＳトランジスタＮＭ６７によって、マッチラインＭＬＤがグランドレベルにディスチャージされる。さらに、反転プリチャージ信号／ＰＲＥｃｄが「Ｌ」レベルに活性化されると、反転論理積回路ＮＡＮＤ６７とＰチャネルＭＯＳトランジスタＰＭ４によって、検索判定信号ＭＡＴＣＨ＿ＯＵＴａｂが「Ｈ」レベルであれば、マッチラインＭＬＤがＶＤＤ電圧にプリチャージされ、検索判定信号ＭＡＴＣＨ＿ＯＵＴａｂが「Ｌ」レベルであれば、プリチャージしない。上述のようにＡ側エントリでＭｉｓｓの場合には、検索判定信号ＭＡＴＣＨ＿ＯＵＴａｂが「Ｌ」レベルであるから、マッチラインＭＬＤがＶＤＤにプリチャージせれずに、グランドレベルを維持する。
【０２８３】
その後、サーチライン活性化信号ＳＬｃｄが活性化されると、Ｃ側エントリとＤ側エントリのサーチラインＳＬは、「Ｈ」レベル（ＶＤＤ）に活性化される。Ｃ側エントリとＤ側エントリがＨｉｔかＭｉｓｓかに係らず、上述のようにマッチラインＭＬＤは、グランドレベルを維持している。
【０２８４】
その後、マッチアンプ活性化信号ＭＡＥｃｄが「Ｈ」レベルに活性化され、マッチアンプ回路６９によって、マッチラインＭＬＤの電圧が増幅されて、ラッチ回路７３から「Ｌ」レベルの検索判定信号ＭＡＴＣＨ＿ＯＵＴｃｄが出力され、マッチラインＭＬＡ，ＭＬＢ，ＭＬＣ，ＭＬＤから構成されるこのエントリはＭｉｓｓであると判定することができる。
【０２８５】
（効果）
本実施の形態では、アレイブロックを４個のメモリアレイＡ、Ｂ、Ｃ，Ｄに分割し、サーチ期間には、分割単位で検索することで高速化を図ることができる。さらに、かつメモリアレイＡおよびメモリアレイＢの検索結果から、メモリアレイＣおよびメモリアレイＤのブロックのマッチラインのプリチャージ／ディスチャージを制御することで、高速化を実現しつつ消費電流を最大１／２程度にすることができる。
【０２８６】
［第１２の実施形態］
（構成）
図４１は、第１２の実施形態の連想記憶装置の、１つのエントリと、そのエントリに対応する転送回路およびマッチアンプ部の構成を表わす図である。
【０２８７】
図４１の構成が、図２７の第７の実施形態の構成と相違する点は、転送回路４０と、１／２ＶＤＤプリチャージ回路３８である。
【０２８８】
図４１に示すように、１／２ＶＤＤプリチャージ回路３８は、ソースがＶＤＤ／２の大きさの電源に接続されるＰチャネルＭＯＳトランジスタＰＭ４を備える。
【０２８９】
１／２ＶＤＤプリチャージ回路３８によって、マッチラインＭＬＢは、ＶＤＤ／２の大きさにプリチャージされる。
【０２９０】
転送回路４０内のＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ１のサイズは、ＶＤＤ／２の大きさの電圧が入力されたときに、これらのトランジスタで構成されるインバータが「Ｌ」レベルを出力するように設定される。
【０２９１】
転送回路４０は、ＰチャネルＭＯＳトランジスタＰＭ４０とＮチャネルＭＯＳトランジスタ４１からなるトランスファゲートを含む。このトランスファゲートは、サーチライン活性化信号ＳＬｄと反転サーチライン活性化信号／ＳＬｄとによって制御されて、マッチラインＭＬＡとマッチラインＢとを接続、または分離する。
【０２９２】
（効果）
本実施の形態では、マッチラインＭＬＡおよびＭＬＢのプリチャージレベルが下がるので低電力化が図れる。また、マッチラインＭＬＢの振幅レベルが小さくなるが、差動アンプＤＡ１を用いることによって、マッチラインＭＬＢの小振幅な電圧を高速に増幅することができる。
【０２９３】
なお、本実施の形態では、インバータを構成するＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ１のサイズを調整することによって、ＶＤＤ／２の大きさの電圧が入力されたときに、これらのトランジスタで構成されるインバータが「Ｌ」レベルを出力するように設定されることとしたが、これに限定するものではなく、たとえば、インバータの電源電圧をＶＤＤ／２にしてもよい。
【０２９４】
［第１３の実施形態］
（構成）
図４２は、第１３の実施形態の連想記憶装置の構成を表わす図である。
【０２９５】
図４２を参照して、サーチラインＳＬ［０］〜ＳＬ［ｍ］、／ＳＬ［０］〜／ＳＬ［ｍ］を総称して、サーチラインＳＬと呼ぶ。また、マッチラインＭＬ［０］〜ＭＬ［ｎ］を総称してマッチラインＭＬと呼ぶ。フローティング用ラインＶＳ［０］〜ＶＳ［ｎ］を総称してフローティング用ラインＶＳと呼ぶ。
【０２９６】
ＣＡＭセルアレイは、内部参照メモリセル（ＣＡＭセル）であるユニットセルＵＣが行列状に配列される。
【０２９７】
メモリアレイは、行を単位として複数のエントリＥＲＹに分割される。各エントリＥＲＹに対しては、そのエントリ内のユニットセルＵＣが並列に結合されるマッチラインＭＬおよびフローティング用ラインＶＳが設けられる。また、メモリアレイの列方向に、検索データを伝達するサーチラインＳＬが設けられる。このサーチラインＳＬとマッチラインＭＬの交差部に対応してユニットセルＵＣが設けられる。
【０２９８】
共通ノードＶＭＡは、マッチラインＭＬと垂直方向に配線され、マッチラインＭＬの一端と接続する第１の配線部８１０と、サーチラインＳＬと垂直方向に配線され、サーチラインＳＬの一端と接続する第２の配線部８１２とを含む。
【０２９９】
各サーチラインＳＬに対して、各サーチラインＳＬをドライブするＳＬドライバ１１０が設けられている。
【０３００】
ＳＬドライバ１１０は、外部からの検索データに従って、対応のサーチラインＳＬにＶＤＤ電圧（活性化）またはグランド電圧（非活性化）を与える。
【０３０１】
ＳＬドライバ１１０は、反転論理積回路ＮＡＮＤ１０１と、電源ＶＤＤに接続されるＰチャネルＭＯＳトランジスタＴＲ１０４と、ＮチャネルＭＯＳトランジスタＴＲ１０５と、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを受けるＮチャネルＭＯＳトランジスタＴＲ１０６とを備える。
【０３０２】
反転論理積回路ＮＡＮＤ１０１は、サーチライン活性化信号ＳＬＥと、サーチデータＧＳＬとの反転論理積を、ＰチャネルＭＯＳトランジスタＴＲ１０４とＮチャネルＭＯＳトラジスタＴＲ１０６およびＮチャネルＭＯＳトラジスタＴＲ１０５とからなるインバータへ出力する。
【０３０３】
ＮチャネルＭＯＳトランジスタＴＲ１０６は、ＮチャネルＭＯＳトランジスタＴＲ１０５とグランド電源との間に設けられ、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化されると、オフとなる。ＮチャネルＭＯＳトランジスタＴＲ１０６は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルに非活性化されると、オンとなる。
【０３０４】
ＳＬドライバ１１０は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルで、サーチライン活性化信号ＳＬＥが「Ｌ」のときに、サーチラインＳＬをＨｉ−Ｚ状態にする。
【０３０５】
ＳＬドライバ１１０は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルで、サーチライン活性化信号ＳＬＥが「Ｈ」で、サーチデータＧＳＬが「Ｈ」レベルのときには、サーチラインＳＬに「Ｈ」レベルの電圧を与えて、サーチラインＳＬを活性化する。
【０３０６】
ＳＬドライバ１１０は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルで、サーチライン活性化信号ＳＬＥが「Ｈ」で、サーチデータＧＳＬが「Ｌ」レベルのときには、サーチラインＳＬに「Ｌ」レベルの電圧を与えて、サーチラインＳＬを非活性化する。
【０３０７】
各サーチラインＳＬに対して、各サーチラインＳＬと共通ノードＶＭＡとの接続のためのＳＬスイッチ１１２が設けられている。
【０３０８】
ＳＬスイッチ１１２は、スイッチ活性化信号ＳＬ２ＭＬおよびサーチデータＧＳＬを受ける反転論理積回路ＮＡＮＤ１０２と、反転論理積回路ＮＡＮＤ１０２の出力を受けるＰチャネルＭＯＳトランジスタＴＲ２１２で構成される。
ＰチャネルＭＯＳトランジスタＴＲ２１２は、スイッチ活性化信号ＳＬ２ＭＬおよびサーチデータＧＳＬがＨレベルに活性化されると、オンとなり、活性化されたサーチラインＳＬと、共通ノードＶＭＡとを接続する。活性化されたサーチラインＳＬのみ共通ノードＶＭＡと接続することにしたのは、非活性のサーチライン（電圧はグランドレベル)を接続すると電荷分配効率悪くなるためである。
【０３０９】
各マッチラインＭＬに対して、各マッチラインＭＬをプリチャージするためのＰチャネルＭＯＳトランジスタＴＲ１０１が設けられている。
【０３１０】
ＰチャネルＭＯＳトランジスタＴＲ１０１は、ソースが電源電圧ＶＤＤに接続され、ドレインがマッチラインＭＬに接続され、ゲートに反転プリチャージ信号／ＭＬＰＲＥが入力される。ＰチャネルＭＯＳトランジスタＴＲ１０１は、反転プリチャージ信号／ＭＬＰＲＥが「Ｌ」レベルに活性化されたときに、マッチラインＭＬを電源電圧ＶＤＤでプリチャージする。
【０３１１】
各マッチラインＭＬに対して、各マッチラインＭＬの電圧を増幅するためのマッチアンプ１０６が設けられている。
【０３１２】
マッチアンプ１０６は、対応のエントリＥＲＹのマッチラインＭＬに結合され、検索データと各エントリの記憶データとの一致／不一致の判定を行なう。
【０３１３】
マッチアンプ１０６は、マッチラインＭＬに接続するインバータＩＮＶ１０２と、インバータＩＮＶ１０２の出力を受けるインバータＩＮＶ１０３と、インバータＩＮＶ１０３の出力を受けて、検索判定信号ＭＬ＿ＯＵＴを出力するラッチ回路１１４とを備える。
【０３１４】
各マッチラインＭＬに対して、各マッチラインＭＬと共通ノードＶＭＡとの接続のためのＭＬスイッチ１１８が設けられている。
【０３１５】
ＭＬスイッチ１１８は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを受けるインバータＩＮＶ１０１と、インバータＩＮＶ１０１の出力を受けるＮチャネルＭＯＳトランジスタＴＲ１１２で構成される。
【０３１６】
ＮチャネルＭＯＳトランジスタＴＲ１１２は、ゲートにインバータＩＮＶ１０１の出力を受け、マッチラインＭＬの一端と共通ノードＶＭＡとの間に設けられる。
【０３１７】
ＮチャネルＭＯＳトランジスタＴＲ１１２は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化されると、オンとなり、マッチラインＭＬと、共通ノードＶＭＡとを接続する。
【０３１８】
各フローティング用ラインＶＳに対して、ＮチャネルＭＯＳトランジスタＴＲ１０３が設けられている。
【０３１９】
ＮチャネルＭＯＳトランジスタＴＲ１０３は、ドレインが対応のフローティング用ラインＶＳと接続し、ソースがグランドに接続し、ゲートに反転スイッチ活性化制御信号ＳＬ２ＭＬ＿ｎを受ける。
【０３２０】
ＮチャネルＭＯＳトランジスタＴＲ１０３は、反転スイッチ活性化制御信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルに非活性化されているとき、すなわち、マッチラインＭＬとサーチラインＳＬが共通ノードＶＭＡを介して接続中でないとき（サーチ期間など）には、マッチラインＭＬをディススチャージすることができるように、サーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)のソースをグランドレベルに接続する。
【０３２１】
ＮチャネルＭＯＳトランジスタＴＲ１０３は、反転スイッチ活性化制御信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化されているとき、すなわち、マッチラインＭＬとサーチラインＳＬが共通ノードＶＭＡを介して接続中には、サーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)のソースがフローティングになる。
【０３２２】
この理由は、サーチラインＳＬとマッチラインＭＬとを接続することによって、サーチラインＳＬの電圧が中間電位Ｖｍａになるため、マッチラインＭＬからグランドへの貫通電流パスができ、マッチラインＭＬと接続しているサーチラインＳＬにもグランドへの貫通パスができてしまうからである。これを防ぐために、ＮチャネルＭＯＳトランジスタＴＲ１０３を設けて、サーチトランジスタＴＲ１とＴＲ２(またはＴＲ３とＴＲ４)のソースをフローティングにする。サーチラインＳＬを活性している間、検索結果がＭｉｓｓの場合、マッチラインＭＬをグランドレベルまで放電する時間は、１ビットのサーチトランジスタでマッチラインＭＬをグランドレベルまで放電させる時がワーストケースである。この１ビットのサーチトランジスタの駆動能力よりも十分大きいトランジスタＴＲ１０３を用意することで、検索結果がＭｉｓｓの場合のマッチラインＭＬをグランドレベルまで放電する時間は従来と同等となり、従来のサーチトランジスタの特性を劣化させることはなく実現できる。
【０３２３】
制御回路８１５は、クロックＣＡＭＣＬＫとサーチデータＧＳＬに基づいて、プリチャージ信号ＭＬＰＲＥ、反転プリチャージ信号／ＭＬＰＲＥ、サーチライン活性化信号ＳＬＥを出力する。制御回路８１５は、図４３に示すようなスイッチ制御回路を含む。
【０３２４】
スイッチ制御回路１６１は、論理和回路ＯＲ１０１と、インバータＩＮＶ１６１を含む。論理和回路ＯＲ１０１は、クロックＣＡＭＣＬＫ(サーチライン活性化信号ＳＬＥ)と、プリチャージ信号ＭＬＰＲＥとの論理和を生成して、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎとして出力する。インバータＩＮＶ１６１は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを反転して、スイッチ活性化信号ＳＬ２ＭＬとして出力する。
【０３２５】
スイッチ制御回路１６１は、クロックＣＡＭＣＬＫ(サーチライン活性化信号ＳＬＥ)が「Ｌ」になった後、プリチャージ信号ＭＬＰＲＥが「Ｈ」レベルに活性化されるまでの間、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを「Ｌ」レベルに活性化し、少し遅れて（インバータを経由するため）、スイッチ活性化信号ＳＬ２ＭＬを「Ｈ」レベルに活性化する。これはサーチ期間とプリチャージ期間以外の時間でスイッチ活性化信号ＳＬ２ＭＬを活性化させる論理であり、その期間にマッチラインＭＬとサーチラインＳＬを接続する。
【０３２６】
（動作波形）
図４４は、第１３の実施形態の連想記憶装置の動作波形を表わす図である。
【０３２７】
図４４を参照して、ＳＬドライバ１００は、サーチライン活性化信号ＳＬＥが「Ｈ」レベルのときに、「Ｈ」レベルのサーチデータが与えられた場合に、サーチラインＳＬをＶＤＤに活性化する。サーチラインＳＬが活性化されているときに、マッチラインＭＬに接続されているユニットセルＵＣのいずれかの検索結果がＭｉｓｓの場合に、そのマッチラインＭＬは放電し、「Ｌ」レベル（グランドレベル）に変化する。
【０３２８】
その後、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが所定期間（数百ps程度の期間）「Ｌ」レベルに活性化されると、ＭＬスイッチ１１８によって、マッチラインＭＬと共通ノードＶＭＡとが接続される。ＳＬドライバ１１０は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルのときにサーチラインＳＬをＨｉ−Ｚ状態にする。
【０３２９】
サーチラインＳＬをＨｉ−Ｚ状態になった後、スイッチ活性化信号ＳＬ２ＭＬが所定期間（数百ps程度の期間）「Ｈ」レベルに活性化され、ＳＬスイッチ１１２によって「Ｈ」レベル（ＶＤＤレベル）に活性化されたサーチラインＳＬ（つまり、サーチ線ドライバ１１０によって「Ｈ」レベルのサーチデータＧＳＬが与えられたサーチライン）と共通ノードＶＭＡとが接続される。
【０３３０】
したがって、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルで、かつスイッチ活性化信号ＳＬ２ＭＬが「Ｈ」レベルのときには、活性化されたサーチラインＳＬとすべてのマッチラインＭＬとが共通ノードを介して接続され、これらのラインはすべて同電位Ｖｍａとなる。
【０３３１】
サーチラインＳＬとすべてのマッチラインＭＬとが同電位になった後、プリチャージ信号ＭＬＰＲＥが「Ｈ」レベルに活性化されると、ＰチャネルＭＯＳトランジスタＴＲ１０１は、マッチラインＭＬを共通電位ＶｍａからＶＤＤにプリチャージする。また、サーチ線ドライバ１１０は、サーチラインＳＬを共通電位Ｖｍａから「Ｌ」レベル（グランドレベル）に非活性化する。
【０３３２】
（参考：従来の連想記憶装置の動作）
比較のため、図４５に、従来の連想記憶装置の動作波形を示す。
【０３３３】
図４５を参照して、ＳＬドライバは、サーチライン活性化信号ＳＬＥが「Ｈ」レベルのときに、「Ｈ」レベルのサーチデータが与えられた場合に、サーチラインＳＬをＶＤＤに活性化する。サーチラインＳＬが活性化されているときに、マッチラインＭＬに接続されているユニットセルＵＣのいずれかの検索結果がＭｉｓｓの場合に、そのマッチラインＭＬは放電し、「Ｌ」レベル（グランドレベル）に変化する。
【０３３４】
その後、サーチライン活性化信号ＳＬＥが「Ｌ」レベルに変化すると、サーチ線ドライバは、サーチラインＳＬをＶＤＤから「Ｌ」レベル（グランドレベル）に非活性化する。
【０３３５】
その後、プリチャージ信号ＭＬＰＲＥが「Ｈ」レベルに活性化されると、ＰチャネルＭＯＳトランジスタは、マッチラインＭＬをグランドレベルからＶＤＤにプリチャージする。
【０３３６】
図４５では、マッチラインＭＬが、サーチラインＳＬと接続されないため、中間の共通電圧Ｖｍａを経ずに、「Ｈ」レベル（ＶＤＤ）に充電されるため、消費される電流が本実施の形態よりも、大きい。
【０３３７】
（電流削減効果）
本実施の形態の電流削減効果について説明する。
【０３３８】
すべてのマッチラインＭＬがＭｉｓｓである場合、つまり、消費電流が最大となる場合について比較する。マッチラインＭＬの寄生容量をＣＭＬとし、サーチラインＳＬの寄生容量をＣＳＬとする。
【０３３９】
従来では、消費電流は、ＣＭＬ×ＶＤＤとなる。
これに対して、本実施の形態では、ＶＤＤレベルに充電されたサーチラインＳＬ（したがって電荷（ＣＳＬ×ＶＤＤ）を有する）をグランドレベルのマッチラインＭＬと接続することによって、マッチラインＭＬの電圧Ｖｍａは、ＣＳＬ／（ＣＳＬ＋ＣＭＬ）×ＶＤＤとなる。この後、マッチラインＭＬをＶＤＤまで充電するのに必要な消費電流ＩｃはＣＭＬ×｛１−ＣＳＬ／（ＣＳＬ＋ＣＭＬ）｝×ＶＤＤとなる。
【０３４０】
マッチラインＭＬの寄生容量ＣＭＬとサーチラインＳＬの寄生容量ＣＳＬが同一の場合には、Ｉｃ＝（ＣＭＬ／２）×ＶＤＤである。これは、従来の半分である。
【０３４１】
マッチラインＭＬの寄生容量ＣＭＬが、サーチラインＳＬの寄生容量ＣＳＬの１／２倍の場合には、Ｉｃ＝（ＣＭＬ／３）×ＶＤＤである。これは従来の１／３である。
【０３４２】
（電流変化量（ｄＩ／ｄｔ）削減効果）
電流変化量ｄＩ／ｄｔ削減効果は、以下のように考えられる。
【０３４３】
マッチラインＭＬの寄生容量ＣＭＬとサーチラインＳＬの寄生容量ＣＳＬが同一の場合には、従来では、マッチラインＭＬは０ＶかＶＤＤにプリチャージされる。これに対して、本実施の形態では、マッチラインＭＬは（ＶＤＤ／２）からＶＤＤにプリチャージされる。つまり、本実施の形態でのマッチラインＭＬのｄＩ／ｄｔは、従来の１／２倍に緩和される。
【０３４４】
また、従来では、サーチラインＳＬがＶＤＤから０Ｖにディスチャージされる。これに対して、本実施の形態では、サーチラインＳＬは、（ＶＤＤ／２）から０Ｖにディスチャージされる。つまり、本実施の形態でのサーチラインＳＬのｄＩ／ｄｔは、従来の１／２倍に緩和される。
【０３４５】
図４６は、第１３の実施形態の電流波形を表わす図である。
図４６に示すように、ＶＤＤ電流は、３３％緩和され、ＶＳＳ電流は６７％緩和されている。
【０３４６】
（効果）
以上のように、本実施の形態によれば、活性化されたサーチラインＳＬの電圧をマッチラインＭＬのプリチャージに用いるので、消費電流および電流変化量を削減することができる。
【０３４７】
また、ＭＬスイッチは１本のマッチラインＭＬについて１個設け、ＳＬスイッチも１本サーチラインＳＬについても１個設ければよいので、従来レイアウトからの大幅変更なしで実現可能である。
【０３４８】
［第１４の実施形態］
（構成）
図４７は、第１４の実施形態の連想記憶装置の構成を表わす図である。
【０３４９】
図４７の構成が、図４２の第１３の実施形態の構成と相違する点は、ＭＬスイッチ１０８である。
【０３５０】
すなわち、第１３の実施形態では、ＭＬスイッチ１１８は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを受けるインバータＩＮＶ１０１と、インバータＩＮＶ１０１の出力を受けるＮチャネルＭＯＳトランジスタＴＲ１１２で構成されていた。
【０３５１】
これに対して、第１４の実施形態では、ＭＬスイッチ１０８は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを受けるＰチャネルＭＯＳトランジスタＴＲ１０２で構成される。
【０３５２】
ＰチャネルＭＯＳトランジスタ１０２は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化されると、オンとなり、マッチラインＭＬと、共通ノードＶＭＡとを接続する。
【０３５３】
（効果）
以上のように、本実施の形態によれば、ＮチャネルＭＯＳトランジスタに代えて、ＰチャネルＭＯＳトランジスタでＭＬスイッチを構成することによって、第１３の実施形態と同様の効果を得ることができる。
【０３５４】
［第１５の実施形態］
（構成）
図４８は、第１５の実施形態の連想記憶装置の構成を表わす図である。
【０３５５】
図４８の構成が、図４２の第１３の実施形態の構成と相違する点は、ＳＬスイッチ１２２である。
【０３５６】
すなわち、第１３の実施形態では、ＳＬスイッチ１１２は、スイッチ活性化信号ＳＬ２ＭＬおよびサーチデータＧＳＬを受ける反転論理積回路ＮＡＮＤ１０２と、反転論理積回路ＮＡＮＤ１０２の出力を受けるＰチャネルＭＯＳトランジスタＴＲ２１２で構成されていた。
【０３５７】
これに対して、第１５の実施形態では、ＳＬスイッチ１２２は、スイッチ活性化信号ＳＬ２ＭＬおよびサーチデータＧＳＬを受ける論理積回路ＡＮＤ１０２と、論理積回路ＡＮＤ１０２の出力を受けるＮチャネルＭＯＳトランジスタＴＲ２１３で構成される。
【０３５８】
ＮチャネルＭＯＳトランジスタＴＲ２１３は、スイッチ活性化信号ＳＬ２ＭＬおよびサーチデータＧＳＬがＨレベルに活性化されると、オンとなり、マッチラインＭＬと、共通ノードＶＭＡとを接続する。
【０３５９】
（効果）
以上のように、本実施の形態によれば、ＰチャネルＭＯＳトランジスタに代えて、ＮチャネルＭＯＳトランジスタでＳＬスイッチを構成することによって、第１３の実施形態と同様の効果を得ることができる。
【０３６０】
［第１６の実施形態］
（構成）
第１６の実施形態の構成を表わす図である。
【０３６１】
図４９は、第１６の実施形態のスイッチ制御回路の構成を表わす図である。
図４９を参照して、スイッチ制御回路１６２は、クロックＣＡＭＣＬＫを遅延させるインバータなどの遅延回路１６３と、クロックＣＡＭＣＬＫの反転信号と、クロックＣＡＭＣＬＫの反転論理積を反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎとして出力する反転論理積回路１６４とを備える。さらに、スイッチ制御回路１６２は、反転論理積回路１６４の出力を反転して、スイッチ活性化信号ＳＬ２ＭＬを出力するインバータＩＮＶ１６２を備える。つまり、スイッチ制御回路１６２は、クロックＣＡＭＣＬＫが「Ｌ」になった後、遅延回路１６３での遅延時間だけ、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを「Ｌ」レベルに活性化し、少し遅れて（インバータを経由するため）、スイッチ活性化信号ＳＬ２ＭＬを「Ｈ」レベルに活性化する。
【０３６２】
さらに、スイッチ制御回路１６２は、スイッチ活性化信号ＳＬ２ＭＬの反転信号と、従来のプリチャージ信号ＭＬＰＲＥＭとの論理積をプリチャージ信号ＭＬＰＲＥとして出力する論理積回路１６５を備える。
【０３６３】
（効果）
以上のように、本実施の形態によれば、図４３のスイッチ制御回路に代えて図４９のスイッチ制御回路を用いることによって、第１３の実施形態と同様の効果が得られる。
【０３６４】
［第１７の実施形態］
（構成）
図５０は、第１７の実施形態の連想記憶装置の構成を表わす図である。
【０３６５】
図５０の構成が、図４２の第１３の実施形態の構成と相違する点は、ＭＬスイッチ１２８である。
【０３６６】
このＭＬスイッチ１２８は、マッチラインＭＬと接続され、マッチラインＭＬの電圧を受けるインバータＩＮＶ１２８を含む。
【０３６７】
ＭＬスイッチ１２８は、さらに、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎの反転信号およびインバータＩＮＶ１２８の出力を受ける論理積回路ＡＮＤ１２８と、論理積回路１２８の出力を受けるＮチャネルＭＯＳトランジスタＴＲ１１２とを備える。
【０３６８】
ＮチャネルＭＯＳトランジスタＴＲ１１２は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化され、かつマッチラインＭＬの電圧がＬレベルのとき（すなわち、検索結果がＭｉｓｓのとき）に、オンとなり、マッチラインＭＬと、共通ノードＶＭＡとを接続する。
【０３６９】
（効果）
以上のように、本実施の形態では、検索結果がＭｉｓｓで、０ＶにディスチャージされたマッチラインＭＬのみが活性化されたサーチラインＳＬと接続されるため、活性化されたサーチラインＳＬに充電された電荷の分配効率を増加させることができる。
【０３７０】
［第１８の実施形態］
（構成）
図５１は、第１８の実施形態の連想記憶装置の構成を表わす図である。
【０３７１】
図５１の構成が、図４２の第１３の実施形態の構成と相違する点は、マッチラインＭＬをプリチャージするＰチャネルＭＯＳトランジスタＴＲ１９１である。
【０３７２】
図５１では、各マッチラインＭＬに対して、各マッチラインＭＬをプリチャージするためのＰチャネルＭＯＳトランジスタＴＲ１９１が設けられている。
【０３７３】
ＰチャネルＭＯＳトランジスタＴＲ１９１は、ソースが電源電圧（ＶＤＤ／２）に接続され、ドレインがマッチラインＭＬに接続され、ゲートに反転プリチャージ信号／ＭＬＰＲＥが入力される。ＰチャネルＭＯＳトランジスタＴＲ１９１は、反転プリチャージ信号／ＭＬＰＲＥが「Ｌ」レベルに活性化されたときに、マッチラインＭＬを電源電圧（ＶＤＤ／２）でプリチャージする。
【０３７４】
（効果）
以上のように、本実施の形態によれば、サーチラインＳＬとマッチラインＭＬとを接続するときの電荷の分配効率が上がり、低消費電力化が可能である。
【０３７５】
［第１９の実施形態］
（構成）
図５２は、第１９の実施形態の連想記憶装置の構成を表わす図である。
【０３７６】
図５２の構成が、図４２の第１３の実施形態の構成と相違する点は、ＳＬドライバ１３０である。
【０３７７】
ＳＬドライバ１３０は、反転論理積回路ＮＡＮＤ１０１と、スイッチ活性化信号ＳＬ２ＭＬを受けるＰチャネルＭＯＳトランジスタＴＲ１３０と、ＰチャネルＭＯＳトランジスタＴＲ１０４と、ＮチャネルＭＯＳトランジスタＴＲ１０５と、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎを受けるＮチャネルＭＯＳトランジスタＴＲ１０６とを備える。
【０３７８】
ＰチャネルＭＯＳトランジスタＴＲ１０４と、ＮチャネルＭＯＳトランジスタＴＲ１０５とは、インバータを構成し、ＰチャネルＭＯＳトランジスタＴＲ１３０と、ＰチャネルＭＯＳトランジスタＴＲ１０４と、ＮチャネルＭＯＳトランジスタＴＲ１０５と、ＮチャネルＭＯＳトランジスタＴＲ１０６とは、クロックドインバータを構成する。
【０３７９】
反転論理積回路ＮＡＮＤ１０１は、サーチライン活性化信号ＳＬＥと、サーチデータＧＳＬとの反転論理積を、ＰチャネルＭＯＳトランジスタＴＲ１０４とＮチャネルＭＯＳトラジスタＴＲ１０６とからなるインバータへ出力する。
【０３８０】
ＰチャネルＭＯＳトランジスタＴＲ１３０は、スイッチ活性化信号ＳＬ２ＭＬが「Ｌ」レベルに非活性化されると、オンとなる。ＰチャネルＭＯＳトランジスタＴＲ１３０は、スイッチ活性化信号ＳＬ２ＭＬが「Ｈ」レベルに活性化されると、オフとなる。
【０３８１】
ＮチャネルＭＯＳトランジスタＴＲ１０６は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルに活性化されると、オフとなる。ＮチャネルＭＯＳトランジスタＴＲ１０６は、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルに非活性化されると、オンとなる。
【０３８２】
ＳＬドライバ１３０は、スイッチ活性化信号ＳＬ２ＭＬが「Ｈ」レベル、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｌ」レベルのときに、サーチラインＳＬをＨｉ−Ｚ状態にする。
【０３８３】
ＳＬドライバ１３０は、スイッチ活性化信号ＳＬ２ＭＬが「Ｌ」レベル、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルで、サーチライン活性化信号ＳＬＥが「Ｈ」で、サーチデータＧＳＬが「Ｈ」レベルのときには、サーチラインＳＬに「Ｈ」レベルの電圧を与える（サーチラインを活性化）。
【０３８４】
ＳＬドライバ１３０は、スイッチ活性化信号ＳＬ２ＭＬが「Ｌ」レベル、反転スイッチ活性化信号ＳＬ２ＭＬ＿ｎが「Ｈ」レベルで、サーチライン活性化信号ＳＬＥが「Ｈ」で、サーチデータＧＳＬが「Ｌ」レベルのときには、サーチラインＳＬに「Ｌ」レベルの電圧を与える（サーチラインを非活性化）。
【０３８５】
（効果）
以上のように、本実施の形態によれば、ＳＬドライバとしてクロックドインバータを用いることによって、第１３の実施形態と同様の効果を得ることができる。さらに、第１３の実施形態よりも、サーチラインＳＬが共通ノードＶＭＡに接続する前により確実にサーチラインＳＬをＨＩ−Ｚ状態にすることができる。
【０３８６】
（変形例）
（１）  マッチアンプ
なお、第３〜第６の実施形態で説明したマッチアンプＡ、マッチアンプＢ、マッチアンプＣに代えて、第２の実施形態で説明したように、マッチアンプＡ＋ドライブＢ、マッチアンプＢ＋ドライブＣ、マッチアンプＣ＋ドライブＤを用いることとしてもよい。ドライブＢ、ドライブＣ、ドライブＤは、第２の実施形態のドライブＢと同様の構成を有し、それぞれマッチラインＭＬＢ、ＭＬＣ、ＭＬＤをマッチラインＭＬＡ、ＭＬＢ、ＭＬＣの電圧に基づいて、プリチャージまたはディスチャージする。この場合には、第３〜第６の実施形態のマッチアンプＤに変えて、第２の実施形態で説明したマッチアンプＢを用いることになる。
【０３８７】
（２）  本発明の別の局面に係る連想記憶装置は、以下である。
（請求項１）
連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
行列上に配置された複数の連想メモリセルを含む第２のメモリアレイと、
前記第１のメモリアレイ内の１つの行の複数の連想メモリセルに接続される第１のマッチ線と、
前記第２のメモリアレイ内の１つの行の複数の連想メモリセルに接続される第２のマッチ線と、
前記第１のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第１のマッチ線をディスチャージするサーチトランジスタを含み、
前記第２のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第２のマッチ線をディスチャージするサーチトランジスタを含み、
前記連想記憶装置は、さらに、
前記第１のメモリアレイおよび前記第２のメモリアレイの検索時に前記第１のマッチ線と前記第２のマッチ線とを分離するとともに、前記第１のマッチ線の電圧を前記第２のマッチ線に伝送する転送回路とを備えた、連想記憶装置。
【０３８８】
（請求項２）
前記第１のマッチ線および前記第２のマッチ線のいずれかと接続されたプリチャージ回路を備え、
前記転送回路は、前記検索時以外に前記第１のマッチ線と前記第２のマッチ線とを接続し、
前記プリチャージ回路は、前記検索時以外の所定の期間に前記第１のマッチ線と前記第２のマッチ線とをプリチャージする、請求項１記載の連想記憶装置。
【０３８９】
（請求項３）
前記転送回路は、
前記検索時に、前記第１のマッチ線の電圧を増幅する第１のアンプ回路と、
前記第１のアンプ回路の出力に応じて、前記第２のマッチ線をグランド電圧にディスチャージするディスチャージ回路とを備える、請求項２記載の連想記憶装置。
【０３９０】
（請求項４）
前記第１のアンプ回路は、インバータである、請求項３記載の連想記憶装置。
【０３９１】
（請求項５）
前記転送回路は、さらに、
前記第１のマッチ線とグランド電源との間に設けられ、ゲートが前記インバータの出力に接続されるＮチャネルＭＯＳトランジスタを備える、請求項４記載の連想記憶装置。
【０３９２】
（請求項６）
前記第２のマッチ線の電圧を増幅する第２のアンプ回路をさらに備え、
前記第２のアンプ回路は、クロスカップルタイプのアンプである、請求項２記載の連想記憶装置。
【０３９３】
（請求項７）
前記プリチャージ回路は、前記第２のアンプ回路を動作させる電圧の半分の大きさの電圧で前記第１のマッチ線および前記第２のマッチ線をプリチャージする、請求項６記載の連想記憶装置。
【０３９４】
（請求項８）
前記転送回路は、
サーチ線を活性化する信号および前記サーチ線を活性化する信号を反転した信号に基づいて、前記第１のマッチ線と前記第２のマッチ線とを接続、または分離するトランスファゲートを備える、請求項１記載の連想記憶装置。
【０３９５】
（請求項９）
前記第１のメモリアレイの列数は、前記第２のメモリアレイの列数よりも小さい、請求項１記載の連想記憶装置。
【０３９６】
（請求項１０）
連想記憶装置であって、
行列状に配置された複数の連想メモリセルを含む第１のメモリアレイと、
行列上に配置された複数の連想メモリセルを含む第２のメモリアレイと、
前記第１のメモリアレイ内の１つの行の複数の連想メモリセルに接続される第１のマッチ線と、
前記第２のメモリアレイ内の１つの行の複数の連想メモリセルに接続される第２のマッチ線と、
前記第１のマッチ線および前記第２のマッチ線のいずれかと接続された第１のプリチャージ回路と
前記第１のメモリアレイおよび前記第２のメモリアレイの検索時以外に前記第１のマッチ線と前記第２のマッチ線とを接続し、前記第１のメモリアレイおよび前記第２のメモリアレイの検索時に前記第１のマッチ線と前記第２のマッチ線とを分離するとともに、前記第１のマッチ線の電圧を前記第２のマッチ線に伝送する第１の転送回路とを備え、
前記第１のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第１のマッチ線をディスチャージするサーチトランジスタを含み、
前記第２のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第２のマッチ線をディスチャージするサーチトランジスタを含み、
前記第１のプリチャージ回路は、前記第１のメモリアレイおよび前記第２のメモリアレイの検索時以外の所定の期間に前記第１のマッチ線と前記第２のマッチ線とをプリチャージし、
前記連想記憶装置は、さらに、
行列状に配置された複数の連想メモリセルを含む第３のメモリアレイと、
行列上に配置された複数の連想メモリセルを含む第４のメモリアレイと、
前記第３のメモリアレイ内の１つの行の連想メモリセルに接続される第３のマッチ線と、
前記第４のメモリアレイ内の１つの行の連想メモリセルに接続される第４のマッチ線と、
前記第３のマッチ線および前記第４のマッチ線のいずれかと接続された第２のプリチャージ回路と、
前記第４のマッチ線に接続されたディスチャージ回路と、
前記第３のメモリアレイおよび前記第４のメモリアレイの検索時以外に前記第３のマッチ線と前記第４のマッチ線とを接続し、前記第３のメモリアレイおよび前記第４のメモリアレイの検索時に前記第３のマッチ線と前記第４のマッチ線とを分離するとともに、前記第３のマッチ線の電圧を前記第４のマッチ線に伝送する第２の転送回路とを備え、
前記第３のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第３のマッチ線をディスチャージするサーチトランジスタを含み、
前記第４のメモリアレイは、前記連想メモリセル内のデータと検索データとが不一致のときに、前記連想メモリセルに接続されている前記第４のマッチ線をディスチャージするサーチトランジスタを含み、
前記第２のプリチャージ回路は、前記第３のメモリアレイおよび前記第４のメモリアレイの検索時以外の所定の期間に、前記第２のマッチ線の電圧がディスチャージされていない場合に、前記第３のマッチ線と前記第４のマッチ線とをプリチャージする、連想記憶装置。
【０３９７】
（３）  本発明のさらに別の局面に係る連想記憶装置は、以下である。
（請求項１）
行列状に配置された複数の連想メモリセルを含むメモリアレイと、
前記第１のメモリアレイ内の１つの列の複数の連想メモリセルに接続されるサーチ線と、
前記サーチ線を活性化、または非活性化するサーチ線ドライバと、
前記第１のメモリアレイ内の１つの行の複数の連想メモリセルに接続され、検索結果に応じて、電圧の大きさが相違するマッチ線と、
前記サーチ線を非活性にする前に、前記マッチ線を共通ノードに接続する第１のスイッチ回路と、
前記サーチ線を非活性にする前に、前記サーチ線を前記共通ノードに接続する第２のスイッチ回路とを備えた、連想記憶装置。
【０３９８】
（請求項２）
前記第１のスイッチ回路は、前記マッチ線を共通ノードに接続してから所定期間経過後に、前記マッチ線と前記共通ノードとの接続を切り離し、
前記第２のスイッチ回路は、前記サーチ線を前記共通ノードに接続してから前記所定期間経過後に、前記サーチ線と前記共通ノードとの接続を切り離し、
前記マッチ線と前記共通ノードとの接続が切り離された後、前記マッチ線をプリチャージするプリチャージ回路とを備え、
前記サーチ線ドライバは、前記サーチ線と前記共通ノードとの接続が切り離された後、前記サーチ線を非活性化する、請求項１記載の連想記憶装置。
【０３９９】
（請求項３）
前記第１のスイッチ回路は、グランド電圧にディスチャージされたマッチ線と前記共通ノードとを接続する、請求項２記載の連想記憶装置。
【０４００】
（請求項４）
前記第２のスイッチ回路は、活性化されたサーチ線と前記共通ノードとを接続する、請求項２記載の連想記憶装置。
【０４０１】
（請求項５）
前記メモリアレイは、前記連想メモリセル内のデータと前記サーチ線に与えられた検索データとが不一致のときに、前記連想メモリセルに接続されている前記マッチ線をディスチャージするサーチトランジスタを含み、
前記連想記憶装置は、
前記サーチ線を前記共通ノードに接続する前に、前記サーチトランジスタのソースをグランド電源から切り離すための第３のスイッチ回路を備える、請求項２記載の連想記憶装置。
【０４０２】
（請求項６）
前記第１のスイッチ回路は、前記共通ノードと前記マッチ線の一端との間に設けられたＮチャネルＭＯＳトランジスタを含み、
前記第２のスイッチ回路は、前記共通ノードと前記サーチ線の一端との間に設けられたＰチャネルＭＯＳトランジスタを含む、請求項２記載の連想記憶装置。
【０４０３】
（請求項７）
前記第１のスイッチ回路は、前記共通ノードと前記マッチ線の一端との間に設けられたＰチャネルＭＯＳトランジスタを含み、
前記第２のスイッチ回路は、前記共通ノードと前記サーチ線の一端との間に設けられたＰチャネルＭＯＳトランジスタを含む、請求項２記載の連想記憶装置。
【０４０４】
（請求項８）
前記第１のスイッチ回路は、前記共通ノードと前記マッチ線の一端との間に設けられたＮチャネルＭＯＳトランジスタを含み、
前記第２のスイッチ回路は、前記共通ノードと前記サーチ線の一端との間に設けられたＮチャネルＭＯＳトランジスタを含む、請求項２記載の連想記憶装置。
【０４０５】
（請求項９）
前記連想記憶装置は、さらに、
クロック信号と、前記マッチ線のプリチャージを制御するプリチャージ信号とに基づいて、前記第１のスイッチおよび前記第２のスイッチを制御するためのスイッチ活性化信号および／または反転スイッチ活性化信号を生成するスイッチ制御回路を備える、請求項２記載の連想記憶装置。
【０４０６】
（請求項１０）
前記連想記憶装置は、さらに、
クロック信号と、前記クロック信号を遅延させた信号とに基づいて、ワンショットパルスを生成して、前記ワンショットパルスに基づいて、前記第１のスイッチおよび前記第２のスイッチを制御するためのスイッチ活性化信号および／または反転スイッチ活性化信号を生成するスイッチ制御回路を備える、請求項２記載の連想記憶装置。
【０４０７】
（請求項１１）
前記サーチ線ドライバは、
ＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタからなるインバータを含み、前記インバータは、前記サーチ線の活性化を制御する信号と検索データに応じて論理が変化する信号を受け、前記インバータの出力は、前記サーチ線に接続し、
前記第１のＮチャネルＭＯＳトランジスタのソースと、グランド電源との間に設けられ、制御電極に前記スイッチ活性化信号の反転信号を受ける第２のＮチャネルＭＯＳトランジスタを含み、
前記スイッチ制御回路は、前記スイッチ活性化信号がハイレベルとなることによって前記サーチ線と前記共通ノードとが接続されるよりも前に、前記スイッチ活性化信号の反転信号の論理をローレベルとする、請求項２記載の連想記憶装置。
【０４０８】
（請求項１２）
前記サーチ線ドライバは、
第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタからなるインバータを含み、前記インバータは、前記サーチ線の活性化を制御する信号と検索データに応じて論理が変化する信号を受け、前記インバータの出力は、前記サーチ線に接続し、
前記第１のＮチャネルＭＯＳトランジスタのソースと、グランド電源との間に設けられ、制御電極に前記スイッチ活性化信号の反転信号を受ける第２のＮチャネルＭＯＳトランジスタをと、
前記第１のＰチャネルＭＯＳトランジスタのソースと、第１の電源との間に設けられ、制御電極に前記スイッチ活性化信号を受ける第２のＰチャネルＭＯＳトランジスタとを含み、
前記スイッチ制御回路は、前記スイッチ活性化信号がハイレベルとなることによって前記サーチ線と前記共通ノードとが接続されるよりも前に、前記スイッチ活性化信号の反転信号の論理をローレベルとする、請求項２記載の連想記憶装置。
【０４０９】
（請求項１３）
前記プリチャージ回路は、サーチ線を駆動する電圧の半分の大きさの電圧で前記マッチ線をプリチャージする、請求項２記載の連想記憶装置。
【０４１０】
（請求項１４）
前記共通ノードは、
前記マッチ線と垂直方向に配線され、前記マッチ線の一端と接続する第１の配線部と、    
前記サーチ線と垂直方向に配線され、前記サーチ線の一端と接続する第２の配線部とを含む、請求項２記載の連想記憶装置。
【符号の説明】
【０４１１】
１  アレイブロック、２  一致判定部、８，８１５  制御回路、１０  マッチアンプ部、１２，３２，６２  Ａ側エントリ、１４，３６，４０，６３，６４  転送回路、１６，３４，６６  Ｂ側エントリ、６１  Ｃ側エントリ、６５  Ｄ側エントリ、１８，６７，６８  ＶＤＤプリチャージ回路、３８  １／２ＶＤＤプリチャージ回路、１２ａ，３１２ａ，ＤＡ１  差動アンプ、１０２  ＣＡＭセルアレイ＆周辺回路、１０６  マッチアンプ、１１０，１３０  ＳＬドライバ、１１２  ＳＬスイッチ、１０８，１１８，１２８  ＭＬスイッチ、１５０  マッチアンプＢ、１５２  マッチアンプＡ、１８２  ドライバＢ、２００，４３４，５３４，６３８，７０７，１２００  クロック制御回路、２０１  プライオリティエンコーダ、２０２，４３５，５３５，６３９，７０８，１２０２  メモリアレイＡ、２０３，４３６，５３６，６４０，７０９，１２０３  メモリアレイＢ、４３７，５３７，６４１，７１０  メモリアレイＣ、４３８，５３８，６４２，７１１  メモリアレイＤ、２０４，２０９，４４４，４４６，４４８，４５０，５４４，５４６，５４８，５５０，７１８，７２０，７２２，７２４，１２０４，１２０９  サーチ線ドライバ帯、２０５，４４５，５４５，６５０，７１９，１２０５  ブロックＡ制御回路、２０６，４３９，５３９，６４３，７１２，１２０６  マッチアンプＡ帯、２０７，１２０７  ブロックＢ活性化制御回路、２０８，３０８，４４０，５４０，６４４，７１３，１２０８  マッチアンプＢ帯、２１０，４４７，５４７，６５２，７２１，１２１０  ブロックＢ制御回路、４４１，５４１，６４５，７１４  マッチアンプＣ帯、４４２，５４２，６４６，７１５  マッチアンプＤ帯、４４９，５４９，６５４，７２３  ブロックＣ制御回路、４５１，５５１，６５６，７２５  ブロックＤ制御回路、４４３，６４７  ブロックＢＣＤ制御回路、５４３，６４８  ブロックＣＤ活性化制御回路、７１６，７１７  ブロックＢＤ活性化制御回路、１１４，１８１，２１１，２１６，２２０，３１６，４１６，４１８，４２０，４２２，４２４，４２６，４２８，４３０，４３２，５１６，５１８，５２０，５２２，５２４，５２６，５２８，５３０，６１６，６１８，６２０，６２２，６２４，６２６，６２８，６３０，６３２，６３４，６３６，７０３，７０４，７０５，７０６，９７０，１２１１  ラッチ回路、２０，３０，６９，７０，２１２，３１２  マッチアンプ回路、２９９  マッチＯＲ回路、３０６  マッチアンプＡ＋ドライバＢ帯、６６１  転送制御部、３１８，９１８  反転論理和回路、３２０，ＮＡＮＤ１０１，ＮＡＮＤ１０２  反転論理積回路、４１０，４１２，４１４，５１０，５１２，５１４，６１０，６１２，６１４，７０１，７０２，９８０，９８１，１６３  遅延回路、４，９１３，９９０，９９１，９９２，９９７，９９８  検索データ入力回路、ＴＲ１〜ＴＲ４，ＴＲ１０４，ＴＲ１０５，ＴＲ１０６，ＴＲ１３０，ＴＲ１１２，ＴＲ１８０，ＴＲ１８１，ＴＲ１９１，ＴＲ２１２，ＴＲ２１３，２１２ｂ，２１４，３１２ｂ，３１４，ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４、ＰＭ４０，ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４１，ＮＭＯＳ１  トランジスタ、ＳＭＣ  ＳＲＡＭセル、ＵＣ，ＵＣ０��７９  ユニットセル、ＩＶ１，ＩＶ２，ＩＶ１１，ＩＮＶ１０１，ＩＮＶ１０２，ＩＮＶ１０３，ＩＮＶ１２８  インバータ、ＯＲ１０１〜ＯＲ１１０，ＯＲ１８２  論理和回路、１６４，１６５，６５７，７２６，ＡＮＤ１０２，ＡＮＤ１２８，ＡＮＤ１８２  論理積回路、８１０  第１の配線部、８１２  第２の配線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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