(57)【要約】【課題】フリップフロップ回路において、消費電力を削減し、最高動作周波数を向上させることを目的とする。【解決手段】フリップフロップ回路の構成要素である、マスター側要素（１００）の第１のデータ保持回路（１８）とスレーブ側要素（２００）の第２のデータ保持回路（１９）の各々に対して、それらの動作のＯＮ／ＯＦＦ動作状態を切り替える機能を備え、タイミング制御することにより、不要な電流を削減すると共に、寄生容量の影響を無くし、低消費電力で動作し、且つ高い最高動作周波数を持つフリップフロップ回路を提供することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１のデータ読み込み回路と第１のデータ保持回路とを備えるマスター側要素及び、第２のデータ読み込み回路と第２のデータ保持回路とを備えるスレーブ側要素で構成されるフリップフロップ回路であって、
前記第１のデータ保持回路と前記第２のデータ読み込み回路の電源は外部から入力される正相クロック信号により制御され、前記第１のデータ読み込み回路と前記第２のデータ保持回路の電源は前記正相クロック信号に対して逆相となる逆相クロック信号により制御されるよう構成されたフリップフロップ回路。
【請求項２】
前記第１のデータ読み込み回路と前記第２のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と第２のデータ保持回路はインバータ回路で構成された請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と前記第２のデータ読み込み回路と第２のデータ保持回路はインバータ回路で構成された請求項１に記載のフリップフロップ回路。
【請求項４】
前記第１のデータ保持回路は、第１のＮＭＯＳを有するとともに、第１のインバータの入力端と出力端を第２のインバータの出力端と入力端に相互接続して構成されており、
前記第１のインバータ及び前記第２のインバータの各接地端が前記第１のＮＭＯＳを介して低電位側電源に接続され、前記第１のインバータ及び前記第２のインバータの各電源端が高電位側電源に接続されて構成された請求項１乃至３のいずれか一項に記載のフリップフロップ回路。
【請求項５】
前記第１のデータ読み込み回路は、第１のＰＭＯＳと第２のＰＭＯＳと第２のＮＭＯＳと第３のＮＭＯＳと第４のＮＭＯＳとを有して構成され、
前記第１のデータ保持回路における前記第１のインバータの入力端が、前記第１のＰＭＯＳを介して前記高電位側電源に接続され、且つ前記第２のＮＭＯＳと前記第３のＮＭＯＳを介して低電位側電源に接続されており、
前記第１のデータ保持回路における前記第２のインバータの入力端が、前記第２のＰＭＯＳを介して高電位側電源に接続され、且つ、前記第４のＮＭＯＳと前記第３のＮＭＯＳを介して低電位側電源に接続されて構成された請求項４に記載のフリップフロップ回路。
【請求項６】
前記第２のデータ保持回路は、第５のＮＭＯＳを有するとともに、第３のインバータの入力端と出力端を第４のインバータの出力端と入力端に相互接続して構成されており、
前記第３のインバータ及び前記第４のインバータの各接地端が前記第５のＮＭＯＳを介して低電位側電源に接続され、前記第３のインバータ及び前記第４のインバータの電源端が高電位側電源に接続されて構成された請求項５に記載のフリップフロップ回路。
【請求項７】
前記第２のデータ読み込み回路は、第３のＰＭＯＳと第４のＰＭＯＳと第６のＮＭＯＳと第７のＮＭＯＳと第８のＮＭＯＳとを有して構成され、
前記第２のデータ保持回路における前記３のインバータの入力端が、前記第４のＰＭＯＳを介して前記高電位側電源に接続され、且つ前記第８のＮＭＯＳと前記第７のＮＭＯＳを介して低電位側電源に接続されており、
前記第２のデータ保持回路における前記第４のインバータの入力端が、前記第３のＰＭＯＳを介して高電位側電源に接続され、且つ、前記第６のＮＭＯＳと前記第７のＮＭＯＳを介して低電位側電源に接続されており、
前記マスター側要素の一方の出力端である前記第１のインバータの出力端が、前記スレーブ側要素の一方の入力端である前記第８のＮＭＯＳのゲート端子に接続され、
前記マスター側要素の他方の出力端である前記第２のインバータの出力端が、前記スレーブ側要素の他方の入力端である前記第６のＮＭＯＳのゲート端子に接続されて構成された請求項６に記載のフリップフロップ回路。
【請求項８】
前記第２のデータ読み込み回路は、第５のインバータと第６のインバータと第７のＮＭＯＳを有して構成され、
前記第２のデータ保持回路における前記第３のインバータの入力端が前記第５のインバータの出力端に接続され、前記第２のデータ保持回路における前記第４のインバータの入力端が前記第６のインバータの出力端に接続されており、
前記第５のインバータ及び前記第６のインバータの各接地端が前記第７のＮＭＯＳを介して低電位側電源に接続され、前記第５のインバータ及び前記第６のインバータの各電源端が高電位側電源に接続されて構成された請求項６に記載のフリップフロップ回路。
【請求項９】
正相クロック信号を前記第１のＰＭＯＳと前記第２のＰＭＯＳと前記第１のＮＭＯＳと前記第７のＮＭＯＳの各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号を前記第３のＰＭＯＳと第４のＰＭＯＳと前記第３のＮＭＯＳと前記第５のＮＭＯＳの各ゲート端子に入力するよう構成された請求項７に記載のフリップフロップ回路。
【請求項１０】
正相クロック信号を前記第１のＰＭＯＳと前記第２のＰＭＯＳと前記第１のＮＭＯＳと前記第７のＮＭＯＳの各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号を前記第３のＮＭＯＳと前記第５のＮＭＯＳの各ゲート端子に入力するよう構成された請求項８に記載のフリップフロップ回路。
【請求項１１】
正相データ信号が入力される入力端子が前記第２のＮＭＯＳのゲート端子であり、前記正相データ信号に対して逆相となる逆相データ信号の入力端子が前記第４のＮＭＯＳのゲート端子であるとともに、
当該フリップフロップ回路の出力端子において、前記第３のインバータの出力端が正相出力信号を出力する正相出力信号端子であり、前記第４のインバータの出力端が前記正相出力信号に対して逆相となる逆相出力信号を出力する逆相出力端子である請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１２】
前記マスター側要素及び前記スレーブ側要素にリセット要素をさらに備えるフリップフロップ回路であって、
前記リセット要素は、
前記マスター側要素の出力端である前記第２のインバータの出力端と高電位側電源との間に設けられた第１のリセット回路と、
前記第１のデータ保持回路における前記第１のＮＭＯＳのドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第２のリセット回路と、
前記第２のデータ保持回路における前記第７のＮＭＯＳのドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第３のリセット回路と、
当該フリップフロップ回路の逆相の出力信号端子である前記第４のインバータの出力端と高電位側電源との間に設けられた第４のリセット回路と、を有して構成され
正相リセット信号が前記第２のリセット回路及び前記第３のリセット回路の各制御端子に入力され、前記正相リセット信号に対して逆相となる逆相リセット信号が前記第１のリセット回路及び前記第４のリセット回路の各制御端子に入力されるよう構成された請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１３】
前記マスター側要素における前記第１のデータ読み込み回路と前記第１のデータ保持回路、及び前記スレーブ側要素における前記第２のデータ読み込み回路と前記第２のデータ保持回路のそれぞれに、電源を遮断するためのパワーダウン信号が入力されるパワーダウン要素がさらに設けられ、
前記パワーダウン要素は、前記マスター側要素の前記第１のデータ読み込み回路における第１のＰＭＯＳ及び第２のＰＭＯＳの各ソースと高電位電源との間に設けられた第１のパワーダウン回路と、
前記マスター側要素の前記第１のデータ保持回路における第１のインバータ及び第２のインバータの各電源端と高電位電源との間に設けられた第２のパワーダウン回路と、
前記スレーブ側要素の前記第２のデータ読み込み回路における第３のＰＭＯＳ及び第４のＰＭＯＳの各ソースと高電位電源との間に設けられた第３のパワーダウン回路と、
前記スレーブ側要素の前記第２のデータ保持回路における第３のインバータ及び第４のインバータの各電源端と高電位電源との間に設けられた第４のパワーダウン回路と、を備え
電源を遮断するためのパワーダウン信号が第１のパワーダウン回路、第２のパワーダウン回路、第３のパワーダウン回路、第４のパワーダウン回路の各制御端子に入力されるよう構成された請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１４】
第１のデータ読み込み回路と第１のデータ保持回路とを備えるマスター側要素及び、第２のデータ読み込み回路と第２のデータ保持回路とを備えるスレーブ側要素で構成されるフリップフロップ回路であって、
前記第２のデータ読み込み回路の電源は外部から入力される正相クロック信号により制御され、前記第１のデータ読み込み回路の電源は前記正相クロック信号に対して逆相となる逆相クロック信号により制御されるよう構成され、
前記第１のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と前記第２のデータ読み込み回路と第２のデータ保持回路はインバータ回路で構成されたリップフロップ回路。
【請求項１５】
前記第２のデータ保持回路は、第３のインバータの入力端と出力端を第４のインバータの出力端と入力端に相互接続して構成されており、
前記第３のインバータ及び前記第４のインバータの各接地端が低電位側電源に接続され、前記第３のインバータ及び前記第４のインバータの電源端が高電位側電源に接続されて構成された請求項１４に記載のフリップフロップ回路。
【請求項１６】
前記第２のデータ読み込み回路は、第５のインバータと第６のインバータと第７のＮＭＯＳを有して構成され、
前記第２のデータ保持回路における前記第３のインバータの入力端が前記第５のインバータの出力端に接続され、前記第２のデータ保持回路における前記第４のインバータの入力端が前記第６のインバータの出力端に接続されており、
前記第５のインバータ及び前記第６のインバータの各接地端が前記第７のＮＭＯＳを介して低電位側電源に接続され、前記第５のインバータ及び前記第６のインバータの各電源端が高電位側電源に接続されて構成された請求項１５に記載のフリップフロップ回路。
【請求項１７】
請求項１乃至１６のいずれか一項に記載されたフリップフロップ回路と論理回路とを有して構成された分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は移動体通信機器等に用いられる、無線通信用半導体装置の構成要素であるフリップフロップ回路及びそのフリップフロップ回路を用いた分周回路に関し、特に低消費電力及び高速動作の回路構成を有するフリップフロップ回路及び分周回路に関するものである。
【背景技術】
【０００２】
従来、無線通信用半導体装置に用いられていたフリップフロップ回路においては、図２５に示すような回路構成を有していた。図２５は、特許文献１（特開平５−３４７５５４号公報）に開示されている従来のフリップフロップ回路を示している。
【０００３】
図２５を用いて、従来のフリップフロップ回路について説明する。
図２５において、符号１０２，１０３，２１０，２１１はインバータ、符号１０４，１０８，２１２，２１４はＰＭＯＳトランジスタ（以下、ＰＭＯＳと略称）、符号１０５，１０６，１０７，２１３，２１５，２１６はＮＭＯＳトランジスタ（以下、ＮＭＯＳと略称）を示す。また、図２５において、ＶＤＤは高電位側電源、ＶＳＳは低電位側電源、ＣＫは正相のクロック信号（以下、単にクロック信号）、ＣＫＢは逆相のクロック信号（以下、逆相クロック信号）、Ｄは正相データ信号（以下、単にデータ信号）、ＤＢは逆相のデータ信号（以下、逆相データ信号）、Ｑは正相出力信号（以下、単に出力信号）、ＱＢは逆相の出力信号（以下、逆相出力信号）である。図２５に示すフリップフロップ回路において、インバータ１０２，１０３、ＰＭＯＳ１０４，１０８、及びＮＭＯＳ１０５，１０６，１０７を有する前段の回路がマスター側要素１０１であり、インバータ２１０，２１１、ＰＭＯＳ２１２，２１４、及びＮＭＯＳ２１３，２１５，２１６を有する後段の回路がスレーブ側要素２０１である。
【０００４】
図２５に示すフリップフロップ回路のマスター側要素１０１において、インバータ１０２の入力端と出力端は、インバータ１０３の出力端と入力端に相互接続して前段のフリップフロップ回路が構成されている。インバータ１０２の入力端はクロック信号ＣＫで駆動されるＰＭＯＳ１０４を介して高電位側電源ＶＤＤに接続されている。また、インバータ１０２の入力端はＰＭＯＳ１０４に直列接続されたＮＭＯＳ１０５及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ１０６を介して低電位側電源ＶＳＳに接続されている。
一方、インバータ１０３の入力端はクロック信号ＣＫで駆動されるＰＭＯＳ１０８を介して高電位側電源ＶＤＤに接続されている。また、インバータ１０３の入力端はＰＭＯＳ１０８に直列接続されたＮＭＯＳ１０７及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ１０６を介して低電位側電源ＶＳＳに接続されている。
【０００５】
図２５に示すフリップフロップ回路のスレーブ側要素２０１において、インバータ２１１の入力端と出力端は、インバータ２１０の出力端と入力端に相互接続して後段のフリップフロップ回路が構成されている。インバータ２１１の入力端は逆相クロック信号ＣＫＢで駆動されるＰＭＯＳ２１２を介して高電位側電源ＶＤＤに接続されている。また、インバータ２１１の入力端はＰＭＯＳ２１２に直列接続されたＮＭＯＳ２１３及びクロック信号ＣＫで駆動されるＮＭＯＳ２１６を介して低電位側電源ＶＳＳに接続されている。
一方、インバータ２１０の入力端は逆相クロック信号ＣＫＢで駆動されるＰＭＯＳ２１４を介して高電位側電源ＶＤＤに接続されている。また、インバータ２１０の入力端はＰＭＯＳ２１４に直列接続されたＮＭＯＳ２１５及びクロック信号ＣＫで駆動されるＮＭＯＳ２１６を介して低電位側電源ＶＳＳに接続されている。
【０００６】
マスター側要素１０１の出力端であるインバータ１０２の出力端とインバータ１０３の出力端は、各々スレーブ側要素２０１の入力端であるＮＭＯＳ２１５とＮＭＯＳ２１３のゲート端子にそれぞれ接続されている。
図２５に示すフリップフロップ回路においては、（正相）データ信号Ｄの入力端子がＮＭＯＳ１０５のゲート端子であり、逆相データ信号ＤＢの入力端子がＮＭＯＳ１０７のゲート端子である。また、（正相）出力信号Ｑの出力端子がインバータ２１０の出力端であり、逆相出力信号ＱＢの出力端子がインバータ２１１の出力端である。
【０００７】
図２５に示す従来のフリップフロップ回路におけるインバータ１０２，１０３，２１０，２１１は同じ構成を有している。図２６はインバータ１０２，１０３，２１０，２１１の具体的な回路構成を示す図である。図２６において、（ａ）はインバータ１０２，１０３，２１０，２１１への入出力関係を示すブロック図であり、（ｂ）はインバータ１０２，１０３，２１０，２１１の具体的な回路構成である。
【０００８】
図２６の（ａ）において、ＩＩＮＶは入力端、ＯＩＮＶは出力端、ＶＰは電源端、ＶＳは接地端である。図２５に示す従来のフリップフロップ回路において、各インバータ１０２，１０３，２１０，２１１の電源端ＶＰは高電位側電源ＶＤＤに接続されており、接地端ＶＳは低電位側電源ＶＳＳに接続されている。
図２６の（ｂ）に示す回路構成において、ＰＭＯＳ３１とＮＭＯＳ３２が設けられており、ＰＭＯＳ３１のソース端子が電源端ＶＰであり、ＮＭＯＳ３２のソース端子が接地端ＶＳである。ＰＭＯＳ３１のゲート端子とＮＭＯＳ３２のゲート端子が接続されて入力端ＩＩＮＶとし、ＰＭＯＳ３１のドレイン端子とＮＭＯＳ３２のドレイン端子が接続されて出力端ＯＩＮＶとして構成されている。
【０００９】
以上のように構成された従来のフリップフロップ回路について、その動作を図２５及び図２７を用いて説明する。図２７は、図２５に示した従来のフリップフロップ回路の動作を示すタイミングチャートである。
【００１０】
図２７のタイミングチャートは、（正相）データ信号Ｄ、逆相データ信号ＤＢ、（正相）クロック信号ＣＫ、逆相クロック信号ＣＫＢ、インバータ１０２の出力、インバータ１０３の出力、（正相）出力信号Ｑ、逆相出力信号ＱＢ、マスター側要素１０１の動作（ＯＮ／ＯＦＦ）状態、及びスレーブ側要素の動作（ＯＮ／ＯＦＦ）状態を示す。
【００１１】
まず、クロック信号ＣＫがＬレベルの場合の動作について説明する。
クロック信号がＬレベルの場合、マスター側要素１０１のＮＭＯＳ１０６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ１０４及びＰＭＯＳ１０８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＬレベルである。このため、マスター側要素１０１はＯＮ状態にある。なお、マスター側要素１０１におけるインバータ１０２，１０３は、その電源端ＶＰが高電位側電源ＶＤＤに常に接続されており、接地端ＶＳが低電位側電源ＶＳＳに常に接続されているため、それぞれのインバータ１０２，１０３は常にＯＮ状態である。
【００１２】
一方、スレーブ側要素２０１のＮＭＯＳ２１６のゲート端子には、クロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ２１２及びＰＭＯＳ２１４の各ゲート端子には逆相クロック信号ＣＫＢが入力されるため、それらのゲート電圧はＨレベルである。このため、スレーブ側要素２０１はＯＦＦ状態にある。但し、スレーブ側要素２０１におけるインバータ２１０，２１１は、その電源端ＶＰが高電位側電源ＶＤＤに常に接続されており、接地端ＶＳが低電位側電源ＶＳＳに常に接続されているため、それぞれのインバータ２１０，２１１は常にＯＮ状態である。
【００１３】
上記のように、クロック信号ＣＫがＬレベルの場合、マスター側要素１０１は、ＯＮ状態にあるため、各入力端子から入力されるデータ信号Ｄ及び逆相データ信号ＤＢが読み込まれて、データ信号Ｄ及び逆相データ信号ＤＢの状態がインバータ１０２及びインバータ１０３の出力に反映される。マスター側要素１０１のインバータ１０２，１０３はクロック信号ＣＫ及び逆相クロック信号ＣＫＢのタイミングに関係なく、常にＯＮ状態であり、インバータ１０２及びインバータ１０３は変化したレベルを保持している。
【００１４】
このとき、スレーブ側要素２０１はＯＦＦ状態にあるが、スレーブ側要素２０１におけるインバータ２１０及びインバータ２１１は常にＯＮ状態にあるため、クロック信号ＣＫがＨレベルであった１つ前のタイミングでスレーブ側要素２０１が出力した出力信号Ｑ、及び逆相出力信号ＱＢを保持し、出力している。
【００１５】
図２７に示すように、データ信号Ｄは、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＢの時点において、マスター側要素１０１では、インバータ１０２の出力をＨレベルに変化させ、インバータ１０３の出力をＬレベルに変化させている。
【００１６】
次に、クロック信号ＣＫがＨレベルの場合の動作について説明する。
クロック信号ＣＫがＨレベルの場合、マスター側要素１０１のＮＭＯＳ１０６のゲート端子には、逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ１０４及びＰＭＯＳ１０８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＨレベルである。このため、マスター側要素１０１はＯＦＦ状態にある。なお、マスター側要素１０１におけるインバータ１０２，１０３は、前述のように常にＯＮ状態である。
【００１７】
一方、スレーブ側要素２０１のＮＭＯＳ２１６のゲート端子には、クロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ２１２及びＰＭＯＳ２１４の各ゲート端子には逆相クロック信号ＣＫＢが入力されるため、それらのゲート電圧はＬレベルである。このため、スレーブ側要素２０１はＯＮ状態にある。なお、スレーブ側要素２０１におけるインバータ２１０，２１１は、前述のように常にＯＮ状態である。
【００１８】
スレーブ側要素２０１は、ＯＮ状態にあるため、インバータ１０２及びインバータ１０３の出力信号が読み込まれて、スレーブ側要素２０１の出力信号Ｑ及び逆相出力信号ＱＢに反映される。スレーブ側要素２０１のインバータ２１０，２１１はクロック信号ＣＫ及び逆相クロック信号ＣＫＢのタイミングに関係なく、常にＯＮ状態であり、出力信号Ｑ及び逆相出力信号ＱＢは変化したレベルを保持する。
【００１９】
図２７に示すように、インバータ１０２の出力は、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＢの１つ後のタイミングであるタイミングＣ（立ち上がり）の時点において、スレーブ側要素２０１では、出力信号ＱをＨレベルに変化させ、逆相出力信号ＱＢをＬレベルに変化させている。スレーブ側要素２０１におけるインバータ２１０，２１１は、前述のようにクロック信号ＣＫ及び逆相クロック信号ＣＫＢのタイミングに関係なく、常にＯＮ状態にあり、出力信号Ｑ及び逆相出力信号ＱＢの変化したレベルを保持する。
【００２０】
以上の動作により、フリップフロップ回路が実現されている。
図２５に示した従来のフリップフロップ回路において、構成要素のマスター側要素１０１及びスレーブ側要素２０１がクロック信号ＣＫ及び逆相クロック信号ＣＫＢによりＯＮ／ＯＦＦ状態が切り替えられる構成であるが、マスター側要素１０１及びスレーブ側要素２０１におけるインバータ１０２，１０３，２１０，２１１は、クロック信号ＣＫ及び逆相クロック信号ＣＫＢのタイミングに関係なく、常にＯＮ状態である。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平５−３４７５５４号公報
【特許文献２】特開平４−２５８０１２号公報
【非特許文献】
【００２２】
【非特許文献１】谷口研二著、「ＣＭＯＳアナログ回路入門」、第４版、ＣＱ出版株式会社、２００６年８月１日、ｐ３３−ｐ３６
【発明の概要】
【発明が解決しようとする課題】
【００２３】
前述のように、従来のフリップフロップ回路においては、マスター側要素１０１におけるインバータ１０２，１０３、及びスレーブ側要素２０１におけるインバータ２１０，２１１は常にＯＮ状態であるため、実質的に機能していないときにもＯＮ状態であり、不要な消費電流を発生させるという問題を有しており、且つインバータ１０２，１０３，２１０，２１１の常時ＯＮ状態に起因して動作速度が遅くなるという問題を有していた。
【００２４】
従来のフリップフロップ回路では、マスター側要素１０１においてデータ保持機能を有するインバータ１０２，１０３、及びスレーブ側要素２０１においてデータ保持機能を有するインバータ２１０，２１１が常にＯＮ状態にあるため、データ信号Ｄ及び逆相データ信号ＤＢがＬレベルからＨレベル、またはその逆に変化したときに、インバータ１０２，１０３，２１０，２１１においては電流が消費されることになる。
【００２５】
さらに、各インバータに存在するゲート・ソース間の寄生容量が、それらの前段にあるＰＭＯＳ，ＮＭＯＳで構成された回路の負荷として作用して、動作速度を遅くし、最高動作周波数を低下させるという問題を有していた。
【００２６】
本発明は、前記のような従来のフリップフロップ回路における各種問題を解決することを課題とするものであり、フリップフロップ回路の構成要素であるデータ保持機能を有する回路をＯＮ／ＯＦＦ動作状態に切り替えられるように構成して、低消費電力であり、且つ高速動作で実行できるフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
以下の課題を解決するための手段においては、後述する実施例との関連性を示すと共に、発明を理解しやすくするために括弧内に後述する実施例において用いた参照符号等を記載した。但し、これらの参照符号等は本発明を後述する実施例の構成に限定するものではなく、本発明には後述する実施例に記載した機能、構成と同様の機能、構成を示す各種要素が含まれる。
本発明の第１の観点のフリップフロップ回路は、第１のデータ読み込み回路（１７）と第１のデータ保持回路（１８）とを備えるマスター側要素（１００）及び、第２のデータ読み込み回路（１９、１９Ａ）と第２のデータ保持回路（２０）とを備えるスレーブ側要素（２００）で構成されるフリップフロップ回路であって、
前記第１のデータ保持回路（１８）と前記第２のデータ読み込み回路（１９、１９Ａ）の電源は外部から入力される正相クロック信号（ＣＫ）により制御され、前記第１のデータ読み込み回路（１７）と前記第２のデータ保持回路（２０）の電源は前記正相クロック信号に対して逆相となる逆相クロック信号（ＣＫＢ）により制御されるよう構成されている。このように構成された第１の観点のフリップフロップ回路は、データ保持機能を有する回路をＯＮ／ＯＦＦ動作状態に切り替えられるように構成されており、低消費電力であり、且つ最高動作周波数を向上させることができる。
【００２８】
本発明の第２の観点のフリップフロップ回路は、前記の第１の観点において、前記第１のデータ読み込み回路（１７）と前記第２のデータ読み込み回路（１９）が差動回路で構成され、前記第１のデータ保持回路（１８）と第２のデータ保持回路（２０）がインバータ回路で構成されている。
【００２９】
本発明の第３の観点のフリップフロップ回路は、前記の第１の観点において、前記第１のデータ読み込み回路（１７）が差動回路で構成され、前記第１のデータ保持回路（１８）と前記第２のデータ読み込み回路（１９Ａ）と第２のデータ保持回路（２０）がインバータ回路で構成されている。
【００３０】
本発明の第４の観点のフリップフロップ回路は、前記の第１乃至第３の観点において、前記第１のデータ保持回路（１８）が、第１のＮＭＯＳ（１）を有するとともに、第１のインバータ（２）の入力端と出力端を第２のインバータ（３）の出力端と入力端に相互接続して構成されており、
前記第１のインバータ（１）及び前記第２のインバータ（３）の各接地端が前記第１のＮＭＯＳ（１）を介して低電位側電源（ＶＳＳ）に接続され、前記第１のインバータ及び前記第２のインバータの各電源端が高電位側電源（ＶＤＤ）に接続されて構成されている。
【００３１】
本発明の第５の観点のフリップフロップ回路は、前記の第４の観点において、前記第１のデータ読み込み回路（１７）が、第１のＰＭＯＳ（４）と第２のＰＭＯＳ（８）と第２のＮＭＯＳ（５）と第３のＮＭＯＳ（６）と第４のＮＭＯＳ（７）とを有して構成され、
前記第１のデータ保持回路における前記第１のインバータ（２）の入力端が、前記第１のＰＭＯＳ（４）を介して前記高電位側電源（ＶＤＤ）に接続され、且つ前記第２のＮＭＯＳ（５）と前記第３のＮＭＯＳ（６）を介して低電位側電源（ＶＳＳ）に接続されており、
前記第１のデータ保持回路（１８）における前記第２のインバータ（３）の入力端が、前記第２のＰＭＯＳ（８）を介して高電位側電源（ＶＤＤ）に接続され、且つ、前記第４のＮＭＯＳ（７）と前記第３のＮＭＯＳ（６）を介して低電位側電源（ＶＳＳ）に接続されて構成されている。
【００３２】
本発明の第６の観点のフリップフロップ回路は、前記の第５の観点において、前記第２のデータ保持回路（２０）が、第５のＮＭＯＳ（９）を有するとともに、第３のインバータ（１０）の入力端と出力端を第４のインバータ（１１）の出力端と入力端に相互接続して構成されており、
前記第３のインバータ（１０）及び前記第４のインバータ（１１）の各接地端が前記第５のＮＭＯＳ（９）を介して低電位側電源（ＶＳＳ）に接続され、前記第３のインバータ（１０）及び前記第４のインバータ（１１）の電源端が高電位側電源（ＶＤＤ）に接続されて構成されている。
【００３３】
本発明の第７の観点のフリップフロップ回路は、前記の第６の観点において、前記第２のデータ読み込み回路（１９）が、第３のＰＭＯＳ（１２）と第４のＰＭＯＳ（１４）と第６のＮＭＯＳ（１３）と第７のＮＭＯＳ（１６）と第８のＮＭＯＳ（１５）とを有して構成され、
前記第２のデータ保持回路（２０）における前記３のインバータ（１０）の入力端が、前記第４のＰＭＯＳ（１４）を介して前記高電位側電源（ＶＤＤ）に接続され、且つ前記第８のＮＭＯＳ（１５）と前記第７のＮＭＯＳ（１６）を介して低電位側電源（ＶＳＳ）に接続されており、
前記第２のデータ保持回路（２０）における前記第４のインバータ（１１）の入力端が、前記第３のＰＭＯＳ（１２）を介して高電位側電源（ＶＤＤ）に接続され、且つ、前記第６のＮＭＯＳ（１３）と前記第７のＮＭＯＳ（１６）を介して低電位側電源（ＶＳＳ）に接続されており、
前記マスター側要素の一方の出力端である前記第１のインバータ（２）の出力端が、前記スレーブ側要素の一方の入力端である前記第８のＮＭＯＳ（１５）のゲート端子に接続され、
前記マスター側要素の他方の出力端である前記第２のインバータ（３）の出力端が、前記スレーブ側要素の他方の入力端である前記第６のＮＭＯＳ（１３）のゲート端子に接続されて構成されている。
【００３４】
本発明の第８の観点のフリップフロップ回路は、前記の第６の観点において、前記第２のデータ読み込み回路（１９Ａ）が、第５のインバータ（２１）と第６のインバータ（２２）と第７のＮＭＯＳ（１６）を有して構成され、
前記第２のデータ保持回路（２０）における前記第３のインバータ（１０）の入力端が前記第５のインバータ（２１）の出力端に接続され、前記第２のデータ保持回路における前記第４のインバータ（１１）の入力端が前記第６のインバータ（２２）の出力端に接続されており、
前記第５のインバータ（２１）及び前記第６のインバータ（２２）の各接地端が前記第７のＮＭＯＳ（１６）を介して低電位側電源（ＶＳＳ）に接続され、前記第５のインバータ（２１）及び前記第６のインバータ（２２）の各電源端が高電位側電源（ＶＤＤ）に接続されて構成されている。
【００３５】
本発明の第９の観点のフリップフロップ回路は、前記の第７の観点において、正相クロック信号（ＣＫ）を前記第１のＰＭＯＳ（４）と前記第２のＰＭＯＳ（８）と前記第１のＮＭＯＳ（１）と前記第７のＮＭＯＳ（１６）の各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号（ＣＫＢ）を前記第３のＰＭＯＳ（１２）と第４のＰＭＯＳ（１４）と前記第３のＮＭＯＳ（６）と前記第５のＮＭＯＳ（９）の各ゲート端子に入力するよう構成されている。
【００３６】
本発明の第１０の観点のフリップフロップ回路は、前記の第８の観点において、正相クロック信号（ＣＫ）を前記第１のＰＭＯＳ（４）と前記第２のＰＭＯＳ（８）と前記第１のＮＭＯＳ（１）と前記第７のＮＭＯＳ（１６）の各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号（ＣＫＢ）を前記第３のＮＭＯＳ（６）と前記第５のＮＭＯＳ（９）の各ゲート端子に入力するよう構成されている。
【００３７】
本発明の第１１の観点のフリップフロップ回路は、前記の第９又は１０の観点において、正相データ信号（Ｄ）が入力される入力端子が前記第２のＮＭＯＳ（５）のゲート端子であり、前記正相データ信号に対して逆相となる逆相データ信号の入力端子が前記第４のＮＭＯＳ（７）のゲート端子であるとともに、
当該フリップフロップ回路の出力端子において、前記第３のインバータ（１０）の出力端が正相出力信号を出力する正相出力信号端子であり、前記第４のインバータ（１１）の出力端が前記正相出力信号に対して逆相となる逆相出力信号を出力する逆相出力端子である。
【００３８】
本発明の第１２の観点のフリップフロップ回路は、前記の第９又は１０の観点において、前記マスター側要素及び前記スレーブ側要素にリセット要素（３００Ａ〜３００Ｄ）をさらに備えるフリップフロップ回路であって、
前記リセット要素は、前記マスター側要素の出力端である前記第２のインバータ（３）の出力端と高電位側電源（ＶＤＤ）との間に設けられた第１のリセット回路（ＰＭＯＳ２３）と、
前記第１のデータ保持回路（１８）における前記第１のＮＭＯＳ（１）のドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第２のリセット回路（ＮＭＯＳ２４）と、
前記第２のデータ保持回路（２０）における前記第７のＮＭＯＳ（１６）のドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第３のリセット回路（ＮＭＯＳ２５）と、
当該フリップフロップ回路の逆相の出力信号端子である前記第４のインバータ（１１）の出力端と高電位側電源（ＶＤＤ）との間に設けられた第４のリセット回路（ＰＭＯＳ２６）と、を有して構成され
正相リセット信号（Ｒ）が前記第２のリセット回路（ＮＭＯＳ２４）及び前記第３のリセット回路（ＮＭＯＳ２５）の各制御端子に入力され、前記正相リセット信号に対して逆相となる逆相リセット信号（ＲＢ）が前記第１のリセット回路（ＰＭＯＳ２３）及び前記第４のリセット回路（ＰＭＯＳ２６）の各制御端子に入力されるよう構成されている。
【００３９】
本発明の第１３の観点のフリップフロップ回路は、前記の第９又は１０の観点において、前記マスター側要素における前記第１のデータ読み込み回路（１７）と前記第１のデータ保持回路（１８）、及び前記スレーブ側要素における前記第２のデータ読み込み回路（１９、１９Ａ）と前記第２のデータ保持回路（２０）のそれぞれに、電源を遮断するためのパワーダウン信号ＰＤが入力されるパワーダウン要素（４００Ａ〜４００Ｄ）がさらに設けられ、
前記パワーダウン要素は、前記マスター側要素の前記第１のデータ読み込み回路（１７）における第１のＰＭＯＳ（４）及び第２のＰＭＯＳ（８）の各ソースと高電位電源との間に設けられた第１のパワーダウン回路（ＰＭＯＳ２７）と、
前記マスター側要素の前記第１のデータ保持回路（１８）における第１のインバータ（２）及び第２のインバータ（３）の各電源端と高電位電源との間に設けられた第２のパワーダウン回路（ＰＭＯＳ２８）と、
前記スレーブ側要素の前記第２のデータ読み込み回路（１９）における第３のＰＭＯＳ（１２）及び第４のＰＭＯＳ（１４）の各ソースと高電位電源との間に設けられた第３のパワーダウン回路（ＰＭＯＳ２９）と、
前記スレーブ側要素の前記第２のデータ保持回路（２０）における第３のインバータ（１０）及び第４のインバータ（１１）の各電源端と高電位電源との間に設けられた第４のパワーダウン回路（ＰＭＯＳ３０）と、を備え
電源を遮断するためのパワーダウン信号が第１のパワーダウン回路（ＰＭＯＳ２７）、第２のパワーダウン回路（ＰＭＯＳ２８）、第３のパワーダウン回路（ＰＭＯＳ２９）、第４のパワーダウン回路（ＰＭＯＳ３０）の各制御端子に入力されるよう構成されている。
【００４０】
本発明の第１４の観点のフリップフロップ回路は、第１のデータ読み込み回路（１７）と第１のデータ保持回路（１８Ａ）とを備えるマスター側要素（１００）及び、第２のデータ読み込み回路（１９Ａ）と第２のデータ保持回路（２０Ａ）とを備えるスレーブ側要素（２００）で構成されるフリップフロップ回路であって、
前記第２のデータ読み込み回路（１９Ａ）の電源は外部から入力される正相クロック信号（ＣＫ）により制御され、前記第１のデータ読み込み回路（１７）の電源は前記正相クロック信号に対して逆相となる逆相クロック信号（ＣＫＢ）により制御されるよう構成され、
前記第１のデータ読み込み回路（１７）は差動回路で構成され、前記第１のデータ保持回路（１８Ａ）と前記第２のデータ読み込み回路（１９Ａ）と第２のデータ保持回路（２０Ａ）はインバータ回路で構成されている。このように構成された第１４の観点のフリップフロップ回路は、スレーブ側要素の第２のデータ読み込み回路をインバータ回路で構成されているため、低消費電力であり、且つ最高動作周波数を向上させることができる。
【００４１】
本発明の第１５の観点のフリップフロップ回路は、前記の第１４の観点において、前記第２のデータ保持回路（２０Ａ）が、第３のインバータ（１０）の入力端と出力端を第４のインバータ（１１）の出力端と入力端に相互接続して構成されており、
前記第３のインバータ（１０）及び前記第４のインバータ（１１）の各接地端が低電位側電源（ＶＳＳ）に接続され、前記第３のインバータ（１０）及び前記第４のインバータ（１１）の電源端が高電位側電源（ＶＤＤ）に接続されて構成されている。
【００４２】
本発明の第１６の観点のフリップフロップ回路は、前記の第１５の観点において、前記第２のデータ読み込み回路（１９Ａ）が、第５のインバータ（２１）と第６のインバータ（２２）と第７のＮＭＯＳ（１６）を有して構成され、
前記第２のデータ保持回路（２０Ａ）における前記第３のインバータ（１０）の入力端が前記第５のインバータ（２１）の出力端に接続され、前記第２のデータ保持回路（２０Ａ）における前記第４のインバータ（１１）の入力端が前記第６のインバータ（２２）の出力端に接続されており、
前記第５のインバータ（２１）及び前記第６のインバータ（２２）の各接地端が前記第７のＮＭＯＳ（１６）を介して低電位側電源（ＶＳＳ）に接続され、前記第５のインバータ（２１）及び前記第６のインバータ（２２）の各電源端が高電位側電源（ＶＤＤ）に接続されて構成されている。
【００４３】
本発明の第１７の観点の分周回路は、上記の第１乃至１６の観点のフリップフロップ回路と論理回路とを有して構成されており、分周切り替え信号（Ｍ）により分周比を制御するよう構成してもよい。このように構成された分周回路は、所望の分周比において、低消費電力で、高速動作の実行が可能という優れた効果を奏する。
【発明の効果】
【００４４】
本発明においては、フリップフロップ回路の構成要素であるデータ保持機能を有する回路がＯＮ／ＯＦＦ動作状態に切り替えられるように構成され、機能しているときにのみＯＮ状態となるよう構成されているため、低消費電力であり、且つ高速動作を実行できるフリップフロップ回路を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る実施例１のフリップフロップ回路の構成を示すブロック図
【図２】実施例１のフリップフロップの回路図
【図３】実施例１のフリップフロップ回路における各部の動作を示すタイミングチャート
【図４】従来のフリップフロップ回路におけるインバータの寄生容量を説明する図
【図５】実施例１のフリップフロップ回路におけるインバータの寄生容量を説明する回路図
【図６】本発明に係る実施例１と実施例２、及び従来例のフリップフロップ回路における消費電流に関する比較図
【図７】本発明に係る実施例１と実施例２、及び従来例のフリップフロップ回路における最高動作周波数に関する比較図
【図８】本発明に係る実施例２のフリップフロップ回路の構成を示す回路図
【図９】実施例２と従来例のフリップフロップ回路における入出力特性の比較図
【図１０】本発明に係る実施例３のフリップフロップ回路の構成を示す回路図
【図１１】実施例３のフリップフロップ回路における各部の動作を示すタイミングチャート
【図１２】本発明に係る実施例４のフリップフロップ回路の構成を示す回路図
【図１３】本発明に係る実施例５のフリップフロップ回路の構成を示す回路図
【図１４】本発明に係る実施例６のフリップフロップ回路の構成を示す回路図
【図１５】本発明に係る実施例７のフリップフロップ回路の構成を示す回路図
【図１６】本発明に係る実施例８の÷４／÷５可変分周回路の構成を示すブロック図
【図１７】実施例８の÷４／÷５可変分周回路及び実施例９の÷２／÷３可変分周回路において用いられる論理回路ＮＯＲの具体的な構成を示す回路図
【図１８】実施例８の÷４／÷５可変分周回路における÷４動作時の各部の動作を示すタイミングチャート
【図１９】実施例８の÷４／÷５可変分周回路における÷５動作時の各部の動作を示すタイミングチャート
【図２０】実施例８の÷４／÷５可変分周回路において用いられるＮＯＲ機能付きフリップフロップ回路の具体的な構成を示す回路図
【図２１】実施例８の÷４／÷５可変分周回路において用いられる別のＮＯＲ機能付きフリップフロップ回路の具体的な構成を示す回路図
【図２２】本発明に係る実施例９の÷２／÷３可変分周回路の構成を示すブロック図
【図２３】実施例９の÷２／÷３可変分周回路における÷２動作時の各部の動作を示すタイミングチャート
【図２４】実施例９の÷２／÷３可変分周回路における÷３動作時の各部の動作を示すタイミングチャート
【図２５】従来のフリップフロップ回路の構成を示す回路図
【図２６】インバータ回路の構成を示す図
【図２７】従来のフリップフロップ回路における各部の動作を示すタイミングチャート
【発明を実施するための形態】
【００４６】
以下、本発明のフリップフロップ回路の好適な実施例について、添付の図面を参照しながら説明する。なお、以下の実施例の説明において同じ符号を付した構成要素は実質的に同様の機能、構成、動作を示すものであり、記載が重複するときにはその説明を省略する場合がある。また、実施例の説明は例示として示したものであり、同様の技術的思想に基づく同様のフリップフロップ回路、及びそのフリップフロップ回路を用いた分周回路は本発明に含まれるものである。
【実施例１】
【００４７】
図１は、本発明に係る実施例１のフリップフロップ回路の構成を示すブロック図である。図１に示すように、実施例１のフリップフロップ回路は、マスター側要素１００及びスレーブ側要素２００を有して構成されている。マスター側要素１００は第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９及び第２のデータ保持回路２０を備えている。
【００４８】
マスター側要素１００において、第１のデータ読み込み回路１７はデータ信号Ｄ及び逆相データ信号が入力され、第１のデータ保持回路１８は第１のデータ読み込み回路１７で読み込まれたデータ信号及び逆相データ信号を保持する機能を有する。
一方、スレーブ側要素２００において、第２のデータ読み込み回路１９はマスター側要素１００の第１のデータ保持回路１８において保持されていたデータ信号及び逆相データ信号を読み込み、第２のデータ保持回路２０は第２のデータ読み込み回路１９で読み込まれたデータ信号及び逆相データ信号を保持する機能を有し、それらのデータ信号及び逆相データ信号を出力する。
【００４９】
実施例１のフリップフロップ回路において、第１のデータ読み込み回路１７と第２のデータ読み込み回路１９は差動回路で構成されており、第１のデータ保持回路１８と第２のデータ保持回路２０はインバータ回路で構成されている。また、第１のデータ保持回路１８と第２のデータ読み込み回路１９の駆動電源は、外部から入力されるクロック信号により制御されており、第１のデータ読み込み回路１７と第２のデータ保持回路２０の駆動電源は、クロック信号に対して逆相となる逆相クロック信号により制御されて、フリップフロップ回路の動作が実現されている。
【００５０】
上記のように構成された実施例１のフリップフロップ回路においては、マスター側要素１００の第１のデータ読み込み回路１７がＯＮ状態にある場合にはマスター側要素１００の第１のデータ保持回路１８はＯＦＦ状態にあり、スレーブ側要素２００の第２のデータ読み込み回路１９がＯＮ状態にある場合にはスレーブ側要素２００の第２のデータ保持回路２０はＯＦＦ状態にある、という動作を実現している。
【００５１】
上記の動作を行うことにより、実施例１のフリップフロップ回路は、第１及び第２のデータ読み込み回路１７，１９の出力がＬレベルからＨレベル、またはその逆に変化したとき、第１及び第２のデータ保持回路１８，２０の構成要素であるインバータ回路に流れる消費電流を削減する効果を奏する。
【００５２】
以下、実施例１のフリップフロップ回路の更に詳細な構成及び動作について具体的に説明する。
図２は実施例１のフリップフロップ回路の具体的な構成を示す回路図である。図２において、符号２，３，１０，１１はインバータ、符号４，８，１２，１４はＰＭＯＳトランジスタ（以下、ＰＭＯＳと略称）、符号１，５，６，７，９，１３，１５，１６はＮＭＯＳトランジスタ（以下、ＮＭＯＳと略称）を示す。実施例１のフリップフロップ回路におけるインバータ２，３，１０，１１のそれぞれは同じ構成を有しており、例えば前述の図２６に示したインバータと同様の回路構成を有していてもよい。
【００５３】
また、図２において、ＶＤＤは高電位側電源、ＶＳＳは低電位側電源、ＣＫは正相のクロック信号（以下、単にクロック信号）、ＣＫＢは逆相のクロック信号（以下、逆相クロック信号）、Ｄは正相データ信号（以下、単にデータ信号）、ＤＢは逆相のデータ信号（以下、逆相データ信号）、Ｑは正相出力信号（以下、単に出力信号）、ＱＢは逆相の出力信号（以下、逆相出力信号）である。図２に示す実施例１のフリップフロップ回路において、インバータ２，３、ＰＭＯＳ４，８、及びＮＭＯＳ５，６，７を有する前段の回路がマスター側要素１００であり、インバータ１０，１１、ＰＭＯＳ１２，１４、及びＮＭＯＳ１３，１５，１６を有する後段の回路がスレーブ側要素２００である。
【００５４】
図２に示すように、マスター側要素１００において、データ信号Ｄ及び逆相データ信号ＤＢが入力される第１のデータ読み込み回路１７は、ＰＭＯＳ４，８、及びＮＭＯＳ５，６，７を有して構成されている。マスター側要素１００において、データ保持機能を有する第１のデータ保持回路１８は、インバータ２，３、及びＮＭＯＳ１を有して構成されている。
【００５５】
一方、スレーブ側要素２００において、マスター側要素１００において保持されていたデータを読み込む第２のデータ読み込み回路１９は、ＰＭＯＳ１２，１４、及びＮＭＯＳ１３，１５，１６を有して構成されている。スレーブ側要素２００において、データ保持機能を有し、出力する第２のデータ保持回路２０は、インバータ１０，１１、及びＮＭＯＳ９を有して構成されている。
【００５６】
実施例１のフリップフロップ回路のマスター側要素１００の第１のデータ保持回路１８において、インバータ２の入力端と出力端は、インバータ３の出力端と入力端に相互接続されている。インバータ２の入力端は、第１のデータ読み込み回路１７において、クロック信号ＣＫで駆動されるＰＭＯＳ４を介して高電位側電源ＶＤＤに接続されている。また、インバータ２の入力端は、第１のデータ読み込み回路１７において、ＰＭＯＳ４に直列接続されたＮＭＯＳ５及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【００５７】
一方、インバータ３の入力端は、第１のデータ読み込み回路１７において、クロック信号ＣＫで駆動されるＰＭＯＳ８を介して高電位側電源ＶＤＤに接続されている。また、インバータ３の入力端は、第１のデータ読み込み回路１７において、ＰＭＯＳ８に直列接続されたＮＭＯＳ７及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【００５８】
第１のデータ保持回路１８にはＮＭＯＳ１が設けられており、インバータ２，３のそれぞれの接地端ＶＳ（図２６の（ａ）参照）がＮＭＯＳ１を介して低電位側電源ＶＳＳに接続されている。なお、インバータ２，３のそれぞれの電源端ＶＰ（図２６の（ａ）参照）は高電位側電源ＶＤＤに接続されている。
【００５９】
実施例１のフリップフロップ回路のスレーブ側要素２００の第２のデータ保持回路２０において、インバータ１１の入力端と出力端は、インバータ１０の出力端と入力端に相互接続されている。インバータ１１の入力端は、第２のデータ読み込み回路１９において、逆相クロック信号ＣＫＢで駆動されるＰＭＯＳ１２を介して高電位側電源ＶＤＤに接続されている。また、インバータ１１の入力端は、第２のデータ読み込み回路１９において、ＰＭＯＳ１２に直列接続されたＮＭＯＳ１３及びクロック信号ＣＫで駆動されるＮＭＯＳ１６を介して低電位側電源ＶＳＳに接続されている。
【００６０】
一方、インバータ１０の入力端は、第２のデータ読み込み回路１９において、逆相クロック信号ＣＫＢで駆動されるＰＭＯＳ１４を介して高電位側電源ＶＤＤに接続されている。また、インバータ１０の入力端は、第２のデータ読み込み回路１９において、ＰＭＯＳ１４に直列接続されたＮＭＯＳ１５及びクロック信号ＣＫで駆動されるＮＭＯＳ１６を介して低電位側電源ＶＳＳに接続されている。
【００６１】
マスター側要素１００の出力端であるインバータ２の出力端とインバータ３の出力端は、各々スレーブ側要素２００の入力端であるＮＭＯＳ１５とＮＭＯＳ１３のゲート端子にそれぞれ接続されている。
実施例１のフリップフロップ回路においては、（正相）データ信号Ｄの入力端子が第１のデータ読み込み回路１７におけるＮＭＯＳ５のゲート端子であり、逆相データ信号ＤＢの入力端子が第１のデータ読み込み回路１７におけるＮＭＯＳ７のゲート端子である。また、（正相）出力信号Ｑの出力端子は、第２のデータ保持回路２０におけるインバータ１０の出力端であり、逆相出力信号ＱＢの出力端子が第２のデータ保持回路２０におけるインバータ１１の出力端である。
【００６２】
以上のように構成された実施例１のフリップフロップ回路の動作について、図２及び図３を用いて説明する。図３は、図２に示した実施例１のフリップフロップ回路の動作を示すタイミングチャートである。
図３のタイミングチャートは、（正相）データ信号Ｄ、逆相データ信号ＤＢ、（正相）クロック信号ＣＫ、逆相クロック信号ＣＫＢ、第１のデータ保持回路１８におけるインバータ２の出力、第１のデータ保持回路１８におけるインバータ３の出力、（正相）出力信号Ｑ、逆相出力信号ＱＢ、マスター側要素１００の第１のデータ読み込み回路１７におけるＯＮ／ＯＦＦ動作状態、マスター側要素１００の第１のデータ保持回路１８におけるＯＮ／ＯＦＦ動作状態、スレーブ側要素２００の第２のデータ読み込み回路１９におけるＯＮ／ＯＦＦ動作状態、及びスレーブ側要素２００の第２のデータ保持回路２０におけるＯＮ／ＯＦＦ動作状態を示す。
【００６３】
まず、クロック信号ＣＫがＬレベルの場合の動作について説明する。
クロック信号ＣＫがＬレベルの場合、第１のデータ読み込み回路１７において、ＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ読み込み回路１７はＯＮ状態にある。
また、クロック信号ＣＫがＬレベルの場合、第１のデータ保持回路１８におけるＮＭＯＳ１のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルである。このため、マスター側要素１００の第２のデータ保持回路１８はＯＦＦ状態にある。
【００６４】
さらに、クロック信号ＣＫがＬレベルの場合、第２のデータ読み込み回路１９のＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ１２及びＰＭＯＳ１４の各ゲート端子には逆相クロック信号ＣＫＢが入力されるため、それらのゲート電圧はＨレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９はＯＦＦ状態にある。
また、クロック信号ＣＫがＬレベルの場合、第２のデータ保持回路２０におけるＮＭＯＳ９のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルである。このため、スレーブ側要素２００の第２のデータ保持回路２０はＯＮ状態にある。
【００６５】
上記のように、クロック信号ＣＫがＬレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７がＯＮ状態にあるため、各入力端子から入力されるデータ信号Ｄ及び逆相データ信号ＤＢが読み込まれて、これらのデータ信号Ｄ及び逆相データ信号ＤＢの状態が、マスター側要素１００の第１のデータ保持回路１８の入出力であるインバータ２の出力、及びインバータ３の出力に反映される。
クロック信号ＣＫがＬレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９はＯＦＦ状態にあるが、スレーブ側要素２００の第２のデータ保持回路２０は、ＯＮ状態にあり、クロック信号ＣＫがＨレベルであった１つ前のタイミングでスレーブ側要素２００の第２のデータ読み込み回路１９により出力された出力信号Ｑ、及び逆相出力信号ＱＢを保持し、出力する。
【００６６】
図３に示すように、（正相）データ信号Ｄは、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＢの時点において、マスター側要素１００の第１のデータ読み込み回路１７のＯＮ状態により、第１のデータ保持回路１８におけるインバータ２の出力をＨレベル、インバータ３の出力をＬレベルにそれぞれ変化させている。
【００６７】
次に、クロック信号ＣＫがＨレベルの場合の動作について説明する。
クロック信号ＣＫがＨレベルの場合、マスター側要素１００における第１のデータ読み込み回路１７のＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫがそれぞれ入力されるため、それらのゲート電圧はＨレベルである。このため、マスター側要素１００における第１のデータ読み込み回路１７はＯＦＦ状態にある。
また、クロック信号ＣＫがＨレベルの場合、マスター側要素１００における第１のデータ保持回路１８のＮＭＯＳ１のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルである。このため、マスター側要素１００の第１のデータ保持回路１８はＯＮ状態にある。
【００６８】
さらに、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００における第２のデータ読み込み回路１９のＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ１２及びＰＭＯＳ１４の各ゲート端子には逆相クロック信号ＣＫＢが入力されるため、それらゲート電圧はＬレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９はＯＮ状態にある。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００における第２のデータ保持回路２０のＮＭＯＳ９のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルである。このため、スレーブ側要素２００の第２のデータ保持回路２０はＯＦＦ状態にある。
【００６９】
上記のように、クロック信号ＣＫがＨレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７はＯＦＦ状態にあるが、マスター側要素１００の第１のデータ保持回路１８はＯＮ状態にある。このため、第１のデータ保持回路１８は、クロック信号ＣＫがＬレベルであった１つ前のタイミングでマスター側要素１００の第１のデータ読み込み回路１７により出力されたインバータ２の出力、及びインバータ３の出力を保持する。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９がＯＮ状態にあるため、インバータ２及びインバータ３の出力信号が読み込まれ、スレーブ側要素２００の第２のデータ保持回路２０の入出力であるインバータ１１の出力（ＱＢ）、及びインバータ１０の出力（Ｑ）に反映される。
【００７０】
図３に示すように、インバータ２の出力は、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＣの時点において、スレーブ側要素２００の第２のデータ読み込み回路１９のＯＮ状態により、第２のデータ保持回路２０におけるインバータ１０の出力（Ｑ）をＨレベル、インバータ１１の出力（ＱＢ）をＬレベルにそれぞれ変化させている。
以上の動作により、実施例１のフリップフロップ回路が実現されている。
【００７１】
実施例１のフリップフロップ回路においては、上記の構成を有しているため、マスター側要素１００の第１のデータ読み込み回路１７がＯＮ状態にある場合には、マスター側要素１００の第１のデータ保持回路１８はＯＦＦ状態にある。また、スレーブ側要素２００の第２のデータ読み込み回路１９がＯＮ状態にある場合には、スレーブ側要素２００の第２のデータ保持回路２０はＯＦＦ状態にある。
【００７２】
実施例１のフリップフロップ回路における上記のような動作においては、第１及び第２のデータ読み込み回路１７，１９の出力がＬレベルからＨレベル、またはその逆に変化したとき、第１及び第２のデータ保持回路１８，２０の構成要素であるインバータ２，３，１０，１１に流れる消費電流を削減する効果を有する。
【００７３】
次に、従来のフリップフロップ回路において課題となっていた、インバータに存在するゲート・ソース間の寄生容量に関する問題が、実施例１のフリップフロップ回路においては解消する理由について説明する。
【００７４】
図４は、インバータ２を用いた場合の従来のインバータ回路を示しており、従来のフリップフロップ回路において課題となっていた、ゲート・ソース間の寄生容量について説明するための回路図である。図４において、（ａ）は従来のフリップフロップ回路におけるインバータ回路１１８の入出力関係を示すブロック図であり、（ｂ）は図４の（ａ）に示すインバータ回路１１８の具体的な回路構成図である。図４の（ａ）に示したインバータ回路１１８は、前述の図２６に示したインバータ１０２と同じ構成であり、インバータ回路１１８の電源端ＶＰは高電位側電源ＶＤＤに接続されており、接地端ＶＳは低電位側電源ＶＳＳに接続されている。図４の（ｂ）において、符号５４はゲート・ソース間の寄生容量を示しており、ＮＭＯＳ３２のゲートとソースの間に形成されている。
上記のように、図４に示したインバータ回路１１８においては、ＮＭＯＳ３２のソースが直接、低電位側電源ＶＳＳに接続されているため、例えば実施例１の構成において図４のインバータ回路１１８を用いた場合は、その前段となる第１のデータ読み込み回路（１７）の負荷としてゲート・ソース間の寄生容量が作用することになる。この結果、図４に示すインバータ回路を用いた場合には最高動作周波数を低下させるという問題を有しる。
【００７５】
図５は、実施例１のフリップフロップ回路において、第１のデータ保持回路１８にインバータ２及びＮＭＯＳ１を用いた場合を示す回路図である。図５において、（ａ）は第１のデータ保持回路１８におけるインバータ２への入出力関係を示すブロック図であり、（ｂ）はインバータ２及びＮＭＯＳ１を用いた第１のデータ保持回路１８の具体的な回路構成図である。図５の（ｂ）において、インバータ２の寄生容量を符号５４で示している。
【００７６】
図５の（ｂ）に示すように、第１のデータ保持回路１８においては、ＰＭＯＳ３１とＮＭＯＳ３２が設けられており、ＰＭＯＳ３１のソース端子が電源端ＶＰであり、ＮＭＯＳ３２のソース端子が接地端ＶＳである。ＰＭＯＳ３１のゲート端子とＮＭＯＳ３２のゲート端子が接続されて入力端ＩＩＮＶとなっており、ＰＭＯＳ３１のドレイン端子とＮＭＯＳ３２のドレイン端子が接続されて出力端ＯＩＮＶとなるよう構成されている。
【００７７】
図５の（ｂ）に示すように、インバータ２におけるＮＭＯＳ３２のゲート・ソース間に寄生容量５４が存在している。しかし、ＮＭＯＳ３２のソース端子（ＶＳ）は、（正相）クロック信号ＣＫによりＯＮ／ＯＦＦ動作に駆動されるＮＭＯＳ１を介して低電位側電源ＶＳＳに接続される構成であるため、クロック信号ＣＫがＬレベルにあるタイミングではゲート・ソース間の寄生容量５４と低電位側電源ＶＳＳとの間にＯＦＦ状態のＮＭＯＳ１を介することになる。この結果、第１のデータ読み込み回路１７の負荷として、ＮＭＯＳ３２のゲート・ソース間の寄生容量５４が作用しない状態となり、フリップフロップ回路における最高動作周波数を向上させる効果を有する。
【００７８】
次に、実施例１のフリップフロップ回路によれば、消費電流削減と最高動作周波数向上の効果を奏することについて、詳細に説明する。
実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路についてシミュレーションにより得られた結果を、表１〜表４、図６、及び図７を用いて説明する。
【００７９】
【表１】
2011135297.tif 000003
【００８０】
表１は、実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路をシミュレーションした条件を示している。表１に示すように、シミュレーションにおいては、高電位側電源ＶＤＤは１．２Ｖ、環境温度は２７℃、クロック信号ＣＫ／逆相クロック信号ＣＫＢの振幅は１．２Ｖｐｐ、データ信号Ｄ／逆相データ信号ＤＢの振幅は１．２Ｖｐｐで実施した。
【００８１】
【表２】
2011135297.tif 000004
【００８２】
表２は、実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路をシミュレーションした各ＣＭＯＳトランジスタのサイズである。
Ｌ値はＣＭＯＳトランジスタのゲート長［μｍ］であり、Ｗ値はＣＭＯＳトランジスタのゲート幅［μｍ］である。なお、Ｌ値はすべてのＣＭＯＳトランジスタを０．１μｍとした。Ｗ値は、ＮＭＯＳ１，ＮＭＯＳ６（１０６），ＮＭＯＳ９，ＮＭＯＳ１６（２１６）は８μｍとし、ＰＭＯＳ４（１０４），ＰＭＯＳ８（１０８），ＰＭＯＳ１２（２１２），ＰＭＯＳ１４（２１４）は１μｍとし、ＮＭＯ５（１０５），ＮＭＯＳ７（１０７），ＮＭＯＳ１３（２１３），ＮＭＯＳ１５（２１５），ＰＭＯＳ３１は４μｍとし、そしてＮＭＯＳ３２は２μｍとした。なお、（  ）内の番号は図２５に示した従来のフリップフロップ回路におけるＣＭＯＳトランジスタを示している。
【００８３】
図６は実施例１のフリップフロップ回路（□）、後述する実施例２のフリップフロップ回路（▲）、及び図２５に示した従来のフリップフロップ回路（◆）における消費電流の比較を示すグラフである。
図６の片対数グラフは、横軸に示す入力クロック周波数［ＧＨｚ］のクロック信号ＣＫ及び逆相クロック信号ＣＫＢにおいて、データ信号Ｄ及び逆相データ信号ＤＢをＬレベルからＨレベルに変化させて、出力信号Ｑ及び逆相出力信号ＱＢに伝達するまでの動作をシミュレーションして、当該フリップフロップ回路において消費される平均電流を消費電流として縦軸にプロットしたものである。図６において、符号５８は従来のフリップフロップ回路における消費電流のシミュレーション結果（◆）であり、符号５９は実施例１のフリップフロップ回路における消費電流のシミュレーション結果（□）である。なお、符号６０は後述する実施例２のフリップフロップ回路における消費電流のシミュレーション結果（▲）である。
【００８４】
図６に示す結果から明らかなように、実施例１のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路におけるシミュレーション結果に比べ、消費電流が削減されている。
【００８５】
【表３】
2011135297.tif 000005
【００８６】
表３は、実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路における消費電流の比較表である。図６に示したシミュレーション結果から、５．５６ＧＨｚ入力時の具体的な消費電流値を比較した表である。従来のフリップフロップ回路における消費電流のシミュレーション結果は２０４μＡであるのに対して、実施例１のフリップフロップ回路におけるシミュレーション結果は２０１μＡであり、従来のフリップフロップ回路に比べて２％の削減が実現されている。
【００８７】
図７は、実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路における最高動作周波数の比較図である。
図７の比較図は、横軸に示す入力クロック周波数［ＧＨｚ］のクロック信号ＣＫ及び逆相クロック信号ＣＫＢにおいて、データ信号Ｄ及び逆相データ信号ＤＢをＬレベルからＨレベルに変化させて、出力信号Ｑ及び逆相出力信号ＱＢに伝達するまでの動作をシュミレーションし、データ信号Ｄ及び逆相データ信号ＤＢの入力から出力信号Ｑ及び逆相出力信号ＱＢの出力を変化させる動作が正常に行える最も高い動作周波数を最高動作周波数としてプロットしたものである。
【００８８】
図７において、符号６１は従来のフリップフロップ回路における最高動作周波数のシミュレーション結果（◆）、符号６２は実施例１のフリップフロップ回路における最高動作周波数のシミュレーション結果（□）である。なお、符号６３は実施例２のフリップフロップ回路における最高動作周波数のシミュレーション結果（▲）である。
図７に示す結果から明らかなように、実施例１のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路におけるシミュレーション結果に比べ、最高動作周波数が高くなっている。
【００８９】
【表４】
2011135297.tif 000006
【００９０】
表４は、実施例１のフリップフロップ回路、後述する実施例２のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路における最高動作周波数の比較表である。図７に示すシミュレーション結果から、具体的な最高動作周波数の数値を比較した表である。従来のフリップフロップ回路における最高動作周波数のシミュレーション結果は５．８８ＧＨｚであるのに対して、実施例１のフリップフロップ回路におけるシミュレーション結果は６．６７ＧＨｚであり、従来のフリップフロップ回路に比べて１３％の向上を実現している。
【００９１】
以上のように、実施例１のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路と比較して、消費電流を２％削減した上で、最高動作周波数を１３％向上させるという優れた効果を、実施例１のフリップフロップ回路が有していることを立証している。
【実施例２】
【００９２】
本発明に係る実施例２のフリップフロップ回路は、前述の図１のブロック図に示すように、マスター側要素１００が第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９Ａ（図８参照）及び第２のデータ保持回路２０を備えている。但し、実施例２のフリップフロップ回路においては、第１のデータ読み込み回路１７が差動回路で構成され、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａと第２のデータ保持回路２０がインバータ回路で構成されている。実施例２のフリップフロップ回路においては、実施例１のフリップフロップ回路と同様に、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａの電源は外部から入力されるクロック信号ＣＫにより制御され、第１のデータ読み込み回路１７と第２のデータ保持回路２０の電源はクロック信号ＣＫに対して逆相となる逆相信号ＣＫＢにより制御されて、フリップフロップ回路の動作が実現されている。
【００９３】
上記のように、実施例２のフリップフロップ回路は、スレーブ側要素２００の第２のデータ読み込み回路１９Ａがインバータ回路により構成されているため、第２のデータ読み込み回路１９Ａにおいてはインバータ回路を構成するＣＭＯＳトランジスタが飽和特性領域で動作する時間のみ消費電流が流れ、線形特性領域で動作している状態では消費電流が非常に少なくなる。この結果、実施例２のフリップフロップ回路においては、平均消費電流を削減する効果を奏する。
さらに、実施例２のフリップフロップ回路は、スレーブ側要素２００の第２のデータ読み込み回路１９Ａをインバータ回路で構成することにより、入力電圧の変化量に対する出力の変化量である増幅率が高くなり、入力信号に対する出力信号の動作速度が向上し、最高動作周波数が向上する効果を有する。
【００９４】
以下、実施例２のフリップフロップ回路の更に詳細な構成及び動作について具体的に説明する。
図８は実施例２のフリップフロップ回路の具体的な構成を示す回路図である。図８において、前述の図２に示した実施例１のフリップフロップ回路における構成要素と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。実施例２のフリップフロップ回路の構成において、実施例１のフリップフロップ回路の構成との相違点は、スレーブ側要素２００の第２のデータ読み込み回路１９Ａの構成、及びスレーブ側要素２００の第２のデータ読み込み回路１９Ａに対するマスター側要素１００の第１のデータ保持回路１８とスレーブ側要素２００の第２のデータ保持回路２０との接続関係である。
【００９５】
図８に示すように、実施例２のフリップフロップ回路における第２のデータ読み込み回路１９Ａは、インバータ２１，２２、及び（正相）クロック信号ＣＫがゲート端子に入力されて駆動されるＮＭＯＳ１６を有して構成されている。第２のデータ読み込み回路１９Ａにおいては、インバータ２１，２２の各接地端が（正相）クロック信号で駆動されるＮＭＯＳ１６を介して低電位側電源ＶＳＳに接続されており、インバータ２１，２２の各電源端が高電位側電源ＶＤＤに接続されている。
【００９６】
インバータ２１の入力端は、マスター側要素１００の第１のデータ保持回路１８の構成要素であるインバータ２の出力端に接続されている。インバータ２１の出力端は、スレーブ側要素２００の第２のデータ保持回路２０の構成要素であるインバータ１１の出力端、即ち逆相出力信号ＱＢの出力端子に接続されている。
一方、インバータ２２の入力端は、マスター側要素１００の第１のデータ保持回路１８の構成要素であるインバータ３の出力端に接続されている。インバータ２２の出力端は、スレーブ側要素２００の第２のデータ保持回路２０の構成要素であるインバータ１０の出力端、即ち出力信号Ｑの出力端子に接続されている。
【００９７】
実施例２のフリップフロップ回路における、マスター側要素１００の第１のデータ読み込み回路１７、マスター側要素１００の第１のデータ保持回路１８、スレーブ側要素２００の第２のデータ保持回路２０については、前述の図２に示した実施例１と同じであるため、これらの回路の説明はここでは省略する。また、インバータ２１，２２の具体的な構成は、例えば前述の図２６に示したインバータ回路の構成と同じでもよい。
【００９８】
以上のように構成された実施例２のフリップフロップ回路について、その動作を図８及び実施例１の説明において用いた図３のタイミングチャートを参照して説明する。実施例２のフリップフロップ回路の動作は、実施例１のフリップフロップ回路の動作と実質的に同じ動作であるため、図３に示したタイミングチャートを用いて、実施例２のフリップフロップ回路の動作について説明する。図３に記載した各符号で示す動作は、実施例１及び実施例２のそれぞれのフリップフロップ回路において同じである。
【００９９】
まず、クロック信号ＣＫがＬレベルの場合の動作について説明する。
クロック信号ＣＫがＬレベルの場合、第１のデータ読み込み回路１７において、ＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ４，ＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ読み込み回路１７はＯＮ状態にある。
また、クロック信号ＣＫがＬレベルの場合、第１のデータ保持回路１８におけるＮＭＯＳ１のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ保持回路１８はＯＦＦ状態にある。
【０１００】
さらに、クロック信号ＣＫがＬレベルの場合、第２のデータ読み込み回路１９Ａにおいて、ＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＦＦ状態にある。
また、クロック信号ＣＫがＬレベルの場合、第２のデータ保持回路２０におけるＮＭＯＳ９のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルである。このため、スレーブ側要素２００の第２のデータ保持回路２０はＯＮ状態にある。
【０１０１】
上記のように、クロック信号ＣＫがＬレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７がＯＮ状態にあるため、各入力端子から入力されたデータ信号Ｄ及び逆相データ信号ＤＢが読み込まれて、これらのデータ信号Ｄ及び逆相データ信号ＤＢの状態が、マスター側要素１００の第１のデータ保持回路１８の入出力であるインバータ２の出力、及びインバータ３の出力に反映される。
【０１０２】
クロック信号ＣＫがＬレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＦＦ状態にあるが、スレーブ側要素２００の第２のデータ保持回路２０は、ＯＮ状態にあり、クロック信号ＣＫがＨレベルであった１つ前のタイミングでスレーブ側要素２００の第２のデータ読み込み回路１９Ａにより出力された出力信号Ｑ、及び逆相出力信号ＱＢを保持し、出力する。
【０１０３】
図３に示すように、（正相）データ信号Ｄは、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＢの時点において、マスター側要素１００の第１のデータ読み込み回路１７のＯＮ状態により、第１のデータ保持回路１８におけるインバータ２の出力をＨレベル、インバータ３の出力をＬレベルにそれぞれ変化させている。
【０１０４】
次に、クロック信号ＣＫがＨレベルの場合の動作について説明する。
クロック信号ＣＫがＨレベルの場合、マスター側要素１００における第１のデータ読み込み回路１７のＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫがそれぞれ入力されるため、それらのゲート電圧はＨレベルである。このため、マスター側要素１００における第１のデータ読み込み回路１７はＯＦＦ状態にある。
また、クロック信号ＣＫがＨレベルの場合、マスター側要素１００における第１のデータ保持回路１８のＮＭＯＳ１のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルである。このため、マスター側要素１００の第１のデータ保持回路１８はＯＮ状態にある。
【０１０５】
さらに、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００における第２のデータ読み込み回路１９ＡのＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＮ状態にある。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００における第２のデータ保持回路２０のＮＭＯＳ９のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルである。このため、スレーブ側要素２００の第２のデータ保持回路２０はＯＦＦ状態にある。
【０１０６】
上記のように、クロック信号ＣＫがＨレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７はＯＦＦ状態にあるが、マスター側要素１００の第１のデータ保持回路１８はＯＮ状態にある。このため、第１のデータ保持回路１８は、クロック信号ＣＫがＬレベルであった１つ前のタイミングでマスター側要素１００の第１のデータ読み込み回路１７により出力されたインバータ２の出力、及びインバータ３の出力を保持する。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９ＡがＯＮ状態にあるため、インバータ２及びインバータ３の出力信号が読み込まれ、スレーブ側要素２００の第２のデータ保持回路２０の入出力であるインバータ１１の出力（ＱＢ）、及びインバータ１０の出力（Ｑ）に反映される。
【０１０７】
図３に示すように、インバータ２の出力は、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＣの時点において、スレーブ側要素２００の第２のデータ読み込み回路１９ＡのＯＮ状態により、第２のデータ保持回路２０におけるインバータ１０の出力（Ｑ）をＨレベル、インバータ１１の出力（ＱＢ）をＬレベルにそれぞれ変化させている。
以上の動作により、実施例２のフリップフロップ回路が実現されている。
【０１０８】
上記のように、実施例２のフリップフロップ回路においては、スレーブ側要素２００の第２のデータ読み込み回路１９Ａがインバータ２１及びインバータ２２を有するインバータ回路により構成されており、各々のインバータ２１，２２が、例えば図２６に示すようにＰＭＯＳ３１及びＮＭＯＳ３２で構成されている。このため、実施例２のフリップフロップ回路は、ＰＭＯＳ３１及びＮＭＯＳ３２が飽和特性領域で動作する時間のみ消費電流が流れ、線形特性領域で動作している状態では消費電流が非常に少なくなる。この結果、実施例２のフリップフロップ回路は、平均消費電流を削減する効果を奏する。
【０１０９】
また、実施例２のフリップフロップ回路は、スレーブ側要素２００の第２のデータ読み込み回路１９Ａをインバータ２１及びインバータ２２を有するインバータ回路で構成することにより、入力電圧の変化量に対する出力電圧の変化量を示す増幅率が高くなり、入力信号に対する出力信号の動作速度が向上し、最高動作周波数が向上するという効果を有する。
【０１１０】
次に、本発明に係る実施例２のフリップフロップ回路の効果について数式を用いて説明する。
まず、実施例２のフリップフロップ回路におけるスレーブ側要素２００の第２のデータ読み込み回路１９Ａについて、消費電流と動作速度に関して数式を用いて比較説明する。
【０１１１】
下記の式（１）及び式（２）は、非特許文献１に示されている、公知のＣＭＯＳトランジスタの電気的特性に関する式である。式（１）はＣＭＯＳトランジスタのドレイン・ソース間電圧（ＶＤＳ）がゲート・ソース間電圧（ＶＧＳ）からしきい値電圧（Ｖｔ）を引いた値よりも小さい場合に適用する線形特性の数式である。
【０１１２】
【数１】
2011135297.tif 000007
【０１１３】
式（１）において、「ＩＤ」はドレイン電流、「ＶＧＳ」はゲート・ソース間電圧、「Ｖｔ」はしきい値電圧、「ＶＤＳ」はドレイン・ソース間電圧を示す。なお、β＝（Ｗ／Ｌ）μ・Ｃｏｘ、であり、「Ｌ」はゲート長、「Ｗ」はゲート幅、「μ」はキャリアの移動度、「Ｃｏｘ」はゲート酸化膜の単位面積あたりのキャパシタンス、である。
【０１１４】
【数２】
2011135297.tif 000008
【０１１５】
式（２）は、ＣＭＯＳトランジスタのドレイン・ソース間電圧（ＶＤＳ）がゲート・ソース間電圧（ＶＧＳ）からしきい値電圧（Ｖｔ）を引いた値よりも大きい場合に適用する飽和特性の数式である。
【０１１６】
なお、式（２）において式（１）と同じ要素には同じ符号を付し、その説明は省略する。式（２）において、「λ」はドレイン電流の変化量を表す出力コンダクタンスの大きさを示す。
以降、数式の要素に使用する符号は、公知の数式を説明する場合以外は、実施例の図面に用いた符号を付して説明する。また、説明を簡潔にするため、各々のＣＭＯＳトランジタの特性は同じとし、数式の要素である「β」、「Ｖｔ」は同じであるとする。
【０１１７】
図８に示した実施例２のフリップフロップ回路における構成要素である第２のデータ読み込み回路１９Ａのインバータ２１に関して説明する。以降の説明はインバータとして簡潔な説明を行うため、図２６に示したＰＭＯＳ３１及びＮＭＯＳ３２によるインバータ回路を用いる。
図２６に示すインバータ回路において、入力端子ＩＩＮＶに入力される電圧をＶＩＩＮＶ、出力端子ＯＩＮＶに出力される電圧をＶＯＩＮＶとして示す。
【０１１８】
ＮＭＯＳ３２のゲート電圧となる入力電圧ＶＩＩＮＶがしきい値電圧Ｖｔよりも小さい場合、ＮＭＯＳ３２のドレイン電流はほとんど流れない。したがって、ＮＭＯＳ３２に接続されるＰＭＯＳ３１には、ＮＭＯＳ３２のドレイン電流と同量の電流しか流れないため、ＰＭＯＳ３１のドレイン電流は、式（１）より式（３）が与えられる。ＰＭＯＳ３１は線形動作領域に入り、ＰＭＯＳ３１のソース・ドレイン間電圧（ＶＤＳ）はきわめて小さくなる。結果、インバータ回路の消費電流はほとんど流れず、出力電圧ＶＯＩＮＶは電源電圧ＶＤＤとほぼ等しくなる。
【０１１９】
【数３】
2011135297.tif 000009
【０１２０】
入力電圧ＶＩＩＮＶを高くするとＮＭＯＳ３２は飽和特性領域に入るが、そのドレイン電流がＰＭＯＳ３１の飽和ドレイン電流にまで達しない段階では、ＰＭＯＳ３１は線形特性領域で動作することになる。このときのＮＭＯＳ３２に流れる電流とＰＭＯＳ３１に流れる電流が等しいため、式（１）及び式（２）より、下記式（４）が成り立つ。この条件下でもＰＭＯＳ３１が線形特性領域にあるため、消費電流はほとんど流れず、ＰＭＯＳ３１のソース・ドレイン間電圧（ＶＤＳ＝ＶＯＩＮＶ−ＶＤＤ）は小さく、出力電圧ＶＯＩＮＶは電源電圧ＶＤＤ程度となる。
【０１２１】
【数４】
2011135297.tif 000010
【０１２２】
さらに入力電圧ＶＩＩＮＶを高くして、ＮＭＯＳ３２とＰＭＯＳ３１の双方が飽和特性領域に入ると、その電流が釣り合い、式（２）より、式（５）が与えられる。この時、インバータ回路は、電流を消費し、出力電圧ＶＯＩＮＶが入力電圧ＶＩＩＮＶに比例して変化する、動作を行う。
【０１２３】
【数５】
2011135297.tif 000011
【０１２４】
続けて、入力電圧ＶＩＩＮＶを高くしていくと、式（３）及び式（４）でＰＭＯＳ３１とＮＭＯＳ３２を入れ替えた動作となる。
式（３）、式（４）、及び式（５）によれば、インバータ回路が電流を消費する条件は、式（５）のみであり、入力電圧ＶＩＩＮＶが時間と共にＬレベルからＨレベル、またはその逆に推移する場合には、インバータ回路が電流を消費するのは限られた短い時間となる。
【０１２５】
また、インバータ回路が出力電圧ＶＯＩＮＶを、入力電圧ＶＩＩＮＶに比例して変化させる条件も式（５）のみであり、限られた入力条件の中で出力振幅をＨレベルからＬレベル、またはその逆に変化させて終えるため、増幅率は高いものとなる。入力電圧ＶＩＩＮＶが時間と共にＬレベルからＨレベル、またはその逆に推移する場合、インバータ回路はその増幅率の高さから、限られた短い時間で出力振幅をＨレベルからＬレベル、またはその逆に変化させて終えるため、動作速度は速いものとなる。
【０１２６】
前述の実施例１のフリップフロップ回路において、第２のデータ読み取り回路１９のＮＭＯＳ１３及びＮＭＯＳ１５の各ソース端子が接続されて、ＮＭＯＳ１６がＮＭＯＳ１３及びＮＭＯＳ１５のソース電流を供給する差動増幅回路の入力段にかかる動作について説明する。
ＮＭＯＳ１３、ＮＭＯＳ１５、及びＮＭＯＳ１６の各ドレイン電流をＩ１３、Ｉ１５、Ｉ１６として示すと、下記の式（６）が与えられる。
【０１２７】
【数６】
2011135297.tif 000012
【０１２８】
ＮＭＯＳ１３及びＮＭＯＳ１５における入力電圧と電流との関係は、式（２）の飽和特性の数式より、式（７）及び式（８）で与えられる。式（７）において、「ＶＧＳ１３」は、ＮＭＯＳ１３のゲート・ソース間電圧である。また、式（８）において、「ＶＧＳ１５」は、ＮＭＯＳ１５のゲート・ソース間電圧である。
【０１２９】
【数７】
2011135297.tif 000013
【０１３０】
【数８】
2011135297.tif 000014
【０１３１】
式（７）及び式（８）より、ＶＧＳ１３とＶＧＳ１５の差電圧である差動入力電圧（ＶＩＮ）を下記の式（９）により定義する。
【０１３２】
【数９】
2011135297.tif 000015
【０１３３】
式（６）と式（９）から下記の式（１０）に示すＮＭＯＳ１３及びＮＭＯＳ１５のドレイン電流が与えられる。
【０１３４】
【数１０】
2011135297.tif 000016
【０１３５】
式（１０）によれば、ＮＭＯＳ１３及びＮＭＯＳ１５の入力電圧に差がない場合、双方のドレイン電流はＮＭＯＳ１６のドレイン電流の半分が流れ、入力電圧に差がある場合、それぞれのドレイン電流の差（Ｉ１３−Ｉ１５）は入力電圧差ＶＩＮに比例して大きくなる。さらに入力電圧差ＶＩＮが大きくなると、下記の式（１１）の条件で一方のＣＭＯＳトランジスタが遮断され、他方のＣＭＯＳトランジスタにすべての電流Ｉ１６が流れる。
【０１３６】
【数１１】
2011135297.tif 000017
【０１３７】
上記の動作は、入力条件によらず常に消費電流としてＮＭＯＳ１６のドレイン電流Ｉ１６を消費していることになる。
また、差動増幅回路が出力電流Ｉ１３、Ｉ１５を入力電圧差ＶＩＮに比例して変化させる条件としては、式（１１）より式（１２）で示される範囲である。
【０１３８】
【数１２】
2011135297.tif 000018
【０１３９】
以上の数式を用いた動作説明より、前述の実施例１のフリップフロップ回路におけるスレーブ側要素２００の第２のデータ読み込み回路１９では、入力条件によらず常に電流としてＩ１６を消費するのに対し、図８に示す実施例２のフリップフロップ回路におけるスレーブ側要素２００の第２のデータ読み込み回路１９Ａでは、式（５）の条件においてのみ電流を消費している。これは、入力電圧ＶＩＩＮＶが時間と共にＬレベルからＨレベル、またはその逆に推移する限られた期間において消費電流が発生するよう構成されていることを示している。この結果、実施例２のフリップフロップ回路においては時間平均の消費電流を削減するという効果を有している。
【０１４０】
また、前述の実施例１のフリップフロップ回路のスレーブ側要素２００の第２のデータ読み込み回路１９における差動増幅回路が出力電流Ｉ１３及びＩ１５を入力電圧差ＶＩＮに比例して変化させる条件は、式（１２）で示される範囲として与えられており、この範囲で入力電圧差ＶＩＮに対して出力を変化させ終ることになる。
【０１４１】
実施例１における第２のデータ読み込み回路１９の差動増幅回路の動作と比較して、図８に示す実施例２におけるスレーブ側要素２００の第２のデータ読み込み回路１９Ａを構成するインバータ２１，２２は、出力電圧ＶＯＩＮＶを、入力電圧ＶＩＩＮＶに比例して変化させる条件が式（５）のみであり、限られた入力条件の中で出力振幅を変化させ終える動作である。このため、実施例２のフリップフロップ回路のデータ読み込み回路１９Ａは、実施例１のフリップフロップ回路の第２のデータ読み込み回路１９に比べて増幅率が高いといえる。また、実施例２のフリップフロップ回路においては、入力電圧が時間と共に推移する場合、インバータ回路はその増幅率の高さから限られた短い時間で出力振幅を変化させ終えるため、実施例１のフリップフロップ回路における第１のデータ読み込み回路１９の差動増幅回路よりも動作速度が速いといえる。
【０１４２】
図９は、実施例２における第２のデータ読み込み回路１９Ａのインバータ回路の入出力特性曲線（実線にて示す曲線）５５、実施例１における第２のデータ読み込み回路１９の作動増幅回路の入出力特性曲線（破線にて示す曲線）５６、及び第２のデータ読み込み回路１９と１９Ａへの入力信号（一点鎖線にて示す曲線）５７を示している。
実施例２における第２のデータ読み込み回路１９Ａのインバータ回路の入出力特性曲線５５は、前述の式（３）、式（４）、及び式（５）から得られるインバータ回路の入出力特性を示している。実施例１における第２のデータ読み込み回路１９の差動増幅回路の入出力特性曲線５６は、式（１０）及び式（１１）から得られる差動増幅回路の入出力特性を示している。
【０１４３】
図９に示すように、実施例２における第２のデータ読み込み回路１９Ａ（インバータ回路）の入出力特性曲線５５は、実施例１における第２のデータ読み込み回路１９（作動増幅回路）の入出力特性曲線５６に比べて変化が急峻であるため、非常に短時間で同じ出力振幅を出力することが可能である。
図９において、「ｔ０」は入力信号５７の時間起点を示しており、「ｔ１」は第２のデータ読み込み回路１９Ａ（インバータ回路）の出力時間であり、「ｔ２」は第２のデータ読み込み回路１９（差動増幅回路）の出力時間である。
【０１４４】
上記のように、実施例２における第２のデータ読み込み回路１９Ａであるインバータ回路の入出力特性は急峻に変化しており、入力信号５７の時間起点ｔ０に対して、所望の出力振幅を出す時間ｔ１は、差動増幅回路が同じ出力振幅を出す時間ｔ２に比べて非常に短い時間である。これは、入力電圧の変化量に対する出力電圧の変化量である増幅率が高く、入力信号５７に対して信号を出力する動作速度が向上していることを表している。このように、実施例２における第２のデータ読み込み回路１９Ａのインバータ回路は、差動増幅回路に比べて最高動作周波数が大幅に向上するという優れた効果を有している。
【０１４５】
次に、実施例２のフリップフロップ回路に関して、前述の実施例１のフリップフロップ回路、及び図２５に示した従来のフリップフロップ回路についてシミュレーションにより得られた結果を、前述の実施例１で用いた表１〜表４、図６、及び図７を参照して説明する。シミュレーションの条件及びＣＭＯＳトランジスタのサイズは、前述の実施例１において説明した表１及び表２と同じであるため、ここではそれらの説明は省略する。
【０１４６】
前述のように、図６は実施例１のフリップフロップ回路（□）、実施例２のフリップフロップ回路（▲）、及び図２５に示した従来のフリップフロップ回路（◆）における消費電流の比較を示すグラフである。図６において、符号６０が実施例２のフリップフロップ回路における消費電流のシミュレーション結果（▲）である。
図６に示す結果から明らかなように、実施例２のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路及び実施例１のフリップフロップ回路に比べて、消費電流が大幅に削減されている。
【０１４７】
前述の表３に示すように、５．５６ＧＨｚ入力において、従来のフリップフロップ回路における消費電流のシミュレーション結果は２０４μＡであるのに対して、実施例２のフリップフロップ回路におけるシミュレーション結果は１１４μＡであり、従来のフリップフロップ回路に比べて４５％という大幅な削減が実現されている。
【０１４８】
また、図７に示すように、実施例２のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路におけるシミュレーション結果に比べ、最高動作周波数が高くなっている。
前述の表４は、図７に示したシミュレーション結果から、具体的な最高動作周波数の数値を比較した表であり、従来のフリップフロップ回路における最高動作周波数のシミュレーション結果は５．８８ＧＨｚであるのに対して、実施例２のフリップフロップ回路におけるシミュレーション結果は８．３３ＧＨｚであり、従来のフリップフロップ回路に比べて４１％の向上を実現している。
【０１４９】
以上のように、実施例２のフリップフロップ回路におけるシミュレーション結果は、従来のフリップフロップ回路と比較して、消費電流を４５％削減した上で、最高動作周波数を４１％向上させるという優れた効果を、実施例２のフリップフロップ回路が有していることを立証している。また、実施例２のフリップフロップ回路は実施例１のフリップフロップ回路に対しても消費電流及び最高動作周波数の点で優れた効果を有している。
【実施例３】
【０１５０】
図１０は本発明に係る実施例３のフリップフロップ回路を示す回路図である。図１０において、前述の図８に示した実施例２のフリップフロップ回路と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
【０１５１】
実施例３のフリップフロップ回路は、実施例２のフリップフロップ回路と同様に、第１のデータ読み込み回路１７が差動回路で構成され、第１のデータ保持回路１８Ａと第２のデータ読み込み回路１９Ａと第２のデータ保持回路２０Ａがインバータ回路で構成されている。実施例３のフリップフロップ回路において、実施例２のフリップフロップ回路の構成と異なる点は、マスター側要素１００の第１のデータ保持回路１８Ａとスレーブ側要素２００の第２のデータ保持回路２０Ａの構成である。
【０１５２】
以下、実施例３のフリップフロップ回路と実施例２のフリップフロップ回路との相違点について図１０を用いて説明する。
実施例３のフリップフロップ回路において、マスター側要素１００の第１のデータ保持回路１８Ａは、インバータ２，３の各接地端が低電位側電源ＶＳＳに接続されており、各電源端が高電位側電源ＶＤＤに接続されている。また、第１のデータ保持回路１８Ａは、インバータ２の入力端と出力端が、インバータ３の出力端と入力端にそれぞれが相互接続されて、構成されている。
スレーブ側要素２００の第２のデータ保持回路２０Ａは、インバータ１０，１１の各接地端が低電位側電源ＶＳＳに接続されており、各電源端が高電位側電源ＶＤＤに接続されている。また、第２のデータ保持回路２０Ａは、インバータ１０の入力端と出力端が、インバータ１１の出力端と入力端にそれぞれが相互接続されて、構成されている。
【０１５３】
上記のように、実施例３のフリップフロップ回路においては、第１のデータ保持回路１８Ａ及び第２のデータ保持回路２０Ａがインバータ回路で構成されており、マスター側要素１００の第１のデータ読み込み回路１７とスレーブ側要素２００の第２のデータ読み込み回路１９Ａについては、実施例２のフリップフロップ回路と同じである。このため、第１のデータ読み込み回路１７及び第２のデータ読み込み回路１９Ａについての説明は省略する。また、実施例３のフリップフロップ回路におけるインバータ２，３，１０，１１，２１，２２の具体的な構成は、前述の図２６に示したインバータ回路の構成と同じでもよい。
【０１５４】
以上のように構成された実施例３のフリップフロップ回路について、その動作を図１０及び図１１を参照して説明する。図１１は、実施例３のフリップフロップ回路の動作を示すタイミングチャートである。
図１１のタイミングチャートは、（正相）データ信号Ｄ、逆相データ信号ＤＢ、（正相）クロック信号ＣＫ、逆相クロック信号ＣＫＢ、第１のデータ保持回路１８Ａにおけるインバータ２の出力、第１のデータ保持回路１８Ａにおけるインバータ３の出力、（正相）出力信号Ｑ、逆相出力信号ＱＢ、マスター側要素１００の第１のデータ読み込み回路１７のＯＮ／ＯＦＦ動作状態、マスター側要素１００の第１のデータ保持回路１８ＡのＯＮ／ＯＦＦ動作状態、スレーブ側要素２００の第２のデータ読み込み回路１９ＡのＯＮ／ＯＦＦ動作状態、及びスレーブ側要素２００の第２のデータ保持回路２０ＡのＯＮ／ＯＦＦ動作状態を示す。
図１１に示すように、マスター側要素１００の第１のデータ保持回路１８Ａ、及びスレーブ側要素２００の第２のデータ保持回路２０Ａは、クロック信号ＣＫのタイミングに関係なく、常にＯＮ状態にある。
【０１５５】
まず、クロック信号ＣＫがＬレベルの場合の動作について説明する。
クロック信号ＣＫがＬレベルの場合、第１のデータ読み込み回路１７において、ＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ読み込み回路１７はＯＮ状態にある。なお、マスター側要素１００の第１のデータ保持回路１８Ａは常にＯＮ状態にある。
【０１５６】
また、クロック信号ＣＫがＬレベルの場合、第２のデータ読み込み回路１９ＡのＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＦＦ状態にある。なお、スレーブ側要素２００の第２のデータ保持回路２０Ａは常にＯＮ状態にある。
【０１５７】
上記のように、クロック信号ＣＫがＬレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７がＯＮ状態にあるため、各入力端子から入力されたデータ信号Ｄ及び逆相データ信号ＤＢが読み込まれて、これらのデータ信号Ｄ及び逆相データ信号ＤＢの状態が、マスター側要素１００の第１のデータ保持回路１８Ａの入出力であるインバータ２の出力及びインバータ３の出力に反映される。
クロック信号ＣＫがＬレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＦＦ状態にあるが、スレーブ側要素２００の第２のデータ保持回路２０ＡはＯＮ状態にあり、クロック信号ＣＫがＨレベルであった１つ前のタイミングでスレーブ側要素２００の第２のデータ読み込み回路１９Ａにより出力された出力信号Ｑ、及び逆相出力信号ＱＢを保持し、出力する。
【０１５８】
図１１に示すように、（正相）データ信号Ｄは、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＢの時点において、マスター側要素１００の第１のデータ読み込み回路１７のＯＮ状態により、第１のデータ保持回路１８Ａにおけるインバータ２の出力をＨレベル、インバータ３の出力をＬレベルにそれぞれ変化させている。
【０１５９】
次に、クロック信号ＣＫがＨレベルの場合の動作について説明する。
クロック信号ＣＫがＨレベルの場合、マスター側要素１００における第１のデータ読み込み回路１７のＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＬレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＨレベルである。このため、マスター側要素１００の第１のデータ読み込み回路１７はＯＦＦ状態にある。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００における第２のデータ読み込み回路１９ＡのＮＭＯＳ１６のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＨレベルである。このため、スレーブ側要素２００の第２のデータ読み込み回路１９ＡはＯＮ状態にある。
【０１６０】
上記のように、クロック信号ＣＫがＨレベルの場合、マスター側要素１００の第１のデータ読み込み回路１７はＯＦＦ状態にあるが、マスター側要素１００の第１のデータ保持回路１８ＡはＯＮ状態にある。このため、第１のデータ保持回路１８Ａは、クロック信号ＣＫがＬレベルであった１つ前のタイミングでマスター側要素１００の第１のデータ読み込み回路１７により出力されたインバータ２の出力、及びインバータ３の出力を保持する。
また、クロック信号ＣＫがＨレベルの場合、スレーブ側要素２００の第２のデータ読み込み回路１９ＡがＯＮ状態にあるため、インバータ２及びインバータ３の出力信号が読み込まれ、スレーブ側要素２００の第２のデータ保持回路２０Ａの入出力であるインバータ１１の出力（ＱＢ）、及びインバータ１０の出力（Ｑ）に反映される。
【０１６１】
図１１に示すように、インバータ２の出力は、クロック信号ＣＫのタイミングＡ（立ち上がり）以前はＬレベルにあったが、タイミングＢ（立ち下がり）以降はＨレベルである。このため、タイミングＣの時点において、スレーブ側要素２００の第２のデータ読み込み回路１９ＡのＯＮ状態により、第２のデータ保持回路２０Ａにおけるインバータ１０の出力（Ｑ）をＨレベル、インバータ１１の出力（ＱＢ）をＬレベルにそれぞれ変化させている。
以上の動作により、実施例３のフリップフロップ回路が実現されている。
【０１６２】
上記のように、実施例３のフリップフロップ回路においては、従来のフリップフロップ回路と比較した場合、スレーブ側要素２００の第２のデータ読み込み回路１９Ａがインバータ２１及びインバータ２２を有するインバータ回路により構成されているため、インバータ回路を構成するインバータ２１，２２が、例えば図２６に示したＰＭＯＳ３１及びＮＭＯＳ３２が飽和特性領域で動作する時間のみ消費電流が流れ、線形特性領域で動作している状態では消費電流が非常に少なくなる。この結果、実施例３のフリップフロップ回路においては、平均消費電流を削減する効果を奏する。
【０１６３】
また、実施例３のフリップフロップ回路は、スレーブ側要素２００の第２のデータ読み込み回路１９Ａをインバータ２１及びインバータ２２を有するインバータ回路で構成することにより、入力電圧の変化量に対する出力電圧の変化量を示す増幅率が高くなり、入力信号に対する出力信号の動作速度が向上し、最高動作周波数が向上するという効果を有する。
【実施例４】
【０１６４】
図１２は、本発明に係る実施例４のフリップフロップ回路の構成を示す回路図である。実施例４のフリップフロップ回路において前述の実施例１のフリップフロップ回路と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
図１２に示すように、実施例４のフリップフロップ回路は、前述の実施例１のフリップフロップ回路と同様に、マスター側要素１００及びスレーブ側要素２００を有して構成されている。マスター側要素１００は第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９及び第２のデータ保持回路２０を備えている。
【０１６５】
実施例４のフリップフロップ回路においては、図２に示した実施例１のフリップフロップ回路と同様に、第１のデータ読み込み回路１７と第２のデータ読み込み回路１９は差動回路で構成されており、第１のデータ保持回路１８と第２のデータ保持回路２０はインバータ回路で構成されている。また、第１のデータ保持回路１８と第２のデータ読み込み回路１９の駆動電源は、外部から入力されるクロック信号ＣＫにより制御されており、第１のデータ読み込み回路１７と第２のデータ保持回路２０の駆動電源は、逆相クロック信号ＣＫＢにより制御されている。
【０１６６】
実施例４のフリップフロップ回路において、実施例１のフリップフロップ回路と異なる点は、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）を設けた点である。
図１２に示すように、第１のリセット回路３００ＡはＰＭＯＳ２３で構成され、第２のリセット回路３００ＢはＮＭＯＳ２４で構成され、第３のリセット回路３００ＣはＮＭＯＳ２５で構成され、第４のリセット回路３００ＤはＰＭＯＳ２６で構成されている。第１のリセット回路３００ＡのＰＭＯＳ２３、及び第４のリセット回路３００ＤのＰＭＯＳ２６のゲート端子には正相リセット信号に対して逆相となるリセット信号（以下、逆相リセット信号）ＲＢが入力され、第２のリセット回路３００ＢのＮＭＯＳ２４、及び第３のリセット回路３００ＣのＮＭＯＳ２５には正相のリセット信号（以下、単にリセット信号）Ｒが入力されるよう構成されている。
上記のように、実施例４のフリップフロップ回路は、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）を設けることにより、フリップフロップ回路にリセット機能を付加し、間欠動作を可能としている。
【０１６７】
次に、実施例４のフリップフロップ回路において、実施例１のフリップフロップ回路との相違点であるリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）について説明する。
第１のリセット回路３００Ａにおいては、マスター側要素１００の出力端であるインバータ３の出力端が、ＰＭＯＳ２３を介して高電位側電源ＶＤＤに接続されている。第２のリセット回路３００Ｂにおいては、マスター側要素１００における第１のデータ保持回路１８のＮＭＯＳ１のドレイン端子とソース端子にＮＭＯＳ２４のドレイン端子とソース端子がそれぞれ接続されている。
【０１６８】
第３のリセット回路３００Ｃにおいては、スレーブ側要素２００における第２のデータ読み込み回路１９のＮＭＯＳ１６のドレイン端子とソース端子にＮＭＯＳ２５のドレイン端子とソース端子がそれぞれ接続されている。第４のリセット回路３００Ｄにおいては、当該フリップフロップ回路の逆相出力信号ＱＢの出力端子であるインバータ１１の出力端が、ＰＭＯＳ２６を介して高電位側電源ＶＤＤに接続されている。
上記のように接続されたリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）において、（正相）リセット信号ＲがＮＭＯＳ２４及びＮＭＯＳ２５の各ゲート端子に入力され、逆相リセット信号ＲＢがＰＭＯＳ２３及びＰＭＯＳ２６の各ゲート端子に入力されて、リセット動作が行われるよう構成されている。
【０１６９】
次に、上記のように構成された実施例４のフリップフロップ回路におけるリセット動作について説明する。
実施例４のフリップフロップ回路において、ＮＭＯＳ２４，２５のゲート端子にＨレベルのリセット信号Ｒを入力し、ＰＭＯＳ２３，２６のゲート端子にＬレベルの逆相リセット信号ＲＢを入力することにより、（正相）出力信号Ｑの出力電圧はＬレベル、逆相出力信号ＱＢの出力電圧はＨレベルとなる。このように、ＮＭＯＳ２４，２５及びＰＭＯＳ２３，２６にリセット信号Ｒ及び逆相リセット信号ＲＢを入力することにより、インバータ２，１０の出力端はＬレベル、インバータ３，１１の出力端はＨレベルに各々固定され、第１及び第２のデータ保持回路１８，２０の各出力に初期値を設定することができる。
【０１７０】
特に、実施例４のフリップフロップ回路においては、クロック信号ＣＫ及び逆相クロック信号ＣＫＢの入力が無い場合、マスター側要素１００の第１のデータ保持回路１８、スレーブ側要素２００の第２のデータ読み込み回路１９、スレーブ側要素２００の第２のデータ保持回路２０がすべて停止状態にあるため、リセット機能を働かせてリセット動作を行うことにより、それぞれの回路が動作状態となり、第１及び第２の保持回路１８，２０の各出力に初期値を設定することができる。
【０１７１】
図１２に示す実施例４のフリップフロップ回路は、前述の実施例１のフリップフロップ回路の効果を奏すると共に、リセット動作を実現することができるという特徴を持つ回路構成である。
上記のように構成された実施例４のフリップフロップ回路は、前述の実施例１のフリップフロップ回路にリセット機能を付加することにより、電源が遮断された後、再通電した時に、クロック信号ＣＫ、逆相クロック信号ＣＫＢ、データ信号Ｄ、逆相データ信号ＤＢの入力が無くても、第１及び第２の保持回路１８，２０の出力に初期値を設定することが可能となる。
【実施例５】
【０１７２】
図１３は、本発明に係る実施例５のフリップフロップ回路の構成を示す回路図である。実施例５のフリップフロップ回路において前述の実施例１及び実施例２のフリップフロップ回路と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
図１３に示すように、実施例５のフリップフロップ回路は、前述の図８に示した実施例２のフリップフロップ回路と同様に、マスター側要素１００及びスレーブ側要素２００を有しており、マスター側要素１００は第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９Ａ及び第２のデータ保持回路２０を備えている。
【０１７３】
実施例５のフリップフロップ回路においては、図８に示した実施例２のフリップフロップ回路と同様に、第１のデータ読み込み回路１７は差動回路で構成されており、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａと第２のデータ保持回路２０はインバータ回路で構成されている。また、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａの駆動電源は、外部から入力されるクロック信号ＣＫにより制御されており、第１のデータ読み込み回路１７と第２のデータ保持回路２０の駆動電源は、逆相クロック信号ＣＫＢにより制御されている。
【０１７４】
実施例５のフリップフロップ回路において、実施例２のフリップフロップ回路と異なる点は、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）を設けた点である。
【０１７５】
図１３に示すように、第１のリセット回路３００ＡはＰＭＯＳ２３で構成され、第２のリセット回路３００ＢはＮＭＯＳ２４で構成され、第３のリセット回路３００ＣはＮＭＯＳ２５で構成され、第４のリセット回路３００ＤはＰＭＯＳ２６で構成されている。第１のリセット回路３００ＡのＰＭＯＳ２３、及び第４のリセット回路３００ＤのＰＭＯＳ２６の各ゲート端子には逆相リセット信号ＲＢが入力され、第２のリセット回路３００ＢのＮＭＯＳ２４、及び第３のリセット回路３００ＣのＮＭＯＳ２５の各ゲート端子には（正相）リセット信号Ｒが入力されるよう構成されている。
上記のように、実施例５のフリップフロップ回路は、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）を設けることにより、フリップフロップ回路にリセット機能を付加し、間欠動作を可能としている。
【０１７６】
次に、実施例５のフリップフロップ回路において、図８に示した実施例２のフリップフロップ回路との相違点であるリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）について説明する。
第１のリセット回路３００Ａにおいては、マスター側要素１００の出力端であるインバータ３の出力端が、ＰＭＯＳ２３を介して高電位側電源ＶＤＤに接続されている。第２のリセット回路３００Ｂにおいては、マスター側要素１００における第１のデータ保持回路１８のＮＭＯＳ１のドレイン端子とソース端子にＮＭＯＳ２４のドレイン端子とソース端子がそれぞれ接続されている。
【０１７７】
第３のリセット回路３００Ｃにおいては、スレーブ側要素２００における第２のデータ読み込み回路１９ＡのＮＭＯＳ１６のドレイン端子とソース端子にＮＭＯＳ２５のドレイン端子とソース端子がそれぞれ接続されている。第４のリセット回路３００Ｄにおいては、当該フリップフロップ回路の逆相出力信号ＱＢの出力端子であるインバータ１１の出力端が、ＰＭＯＳ２６を介して高電位側電源ＶＤＤに接続されている。
上記のように接続されたリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）において、（正相）リセット信号ＲがＮＭＯＳ２４及び２５の各ゲート端子に入力され、逆相リセット信号ＲＢがＰＭＯＳ２３及び２６の各ゲート端子に入力されて、リセット動作が行われるよう構成されている。
【０１７８】
次に、上記のように構成された実施例５のフリップフロップ回路におけるリセット動作について説明する。
実施例５のフリップフロップ回路において、ＮＭＯＳ２４，２５のゲート端子にＨレベルのリセット信号Ｒを入力し、ＰＭＯＳ２３，２６のゲート端子にＬレベルの逆相リセット信号ＲＢを入力することにより、（正相）出力信号Ｑの出力電圧はＬレベル、逆相出力信号ＱＢの出力電圧はＨレベルとなる。このように、ＮＭＯＳ２４，２５及びＰＭＯＳ２３，２６にリセット信号Ｒ及び逆相リセット信号ＲＢを入力することにより、インバータ２，１０の出力端はＬレベル、インバータ３，１１の出力端はＨレベルに各々固定され、第１及び第２のデータ保持回路１８，２０の各出力に初期値を設定することができる。
【０１７９】
特に、実施例５のフリップフロップ回路においては、クロック信号ＣＫ及び逆相クロック信号ＣＫＢの入力が無い場合、マスター側要素１００の第１のデータ保持回路１８、スレーブ側要素２００の第２のデータ読み込み回路１９Ａ、スレーブ側要素２００の第２のデータ保持回路２０がすべて停止状態にあるため、リセット機能を働かせてリセット動作を行うことにより、それぞれの回路が動作状態となり、第１及び第２の保持回路１８，２０の各出力に初期値を設定することができる。
図１３に示す実施例５のフリップフロップ回路は、前述の実施例１及び実施例２のフリップフロップ回路の効果を奏すると共に、リセット動作を実現することができるという特徴を持つ回路構成である。
【０１８０】
以上のように構成された実施例５のフリップフロップ回路は、前述の実施例２のフリップフロップ回路にリセット機能を付加することにより、電源が遮断された後、再通電した時に、クロック信号ＣＫ、逆相クロック信号ＣＫＢ、データ信号Ｄ、逆相データ信号ＤＢの入力が無くても、第１及び第２の保持回路１８，２０の出力に初期値を設定することが可能となる。
【実施例６】
【０１８１】
図１４は、本発明に係る実施例６のフリップフロップ回路の構成を示す回路図である。実施例６のフリップフロップ回路において前述の実施例１から実施例５のフリップフロップ回路と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
図１４に示すように、実施例６のフリップフロップ回路は、前述の図１２に示した実施例４と同様に、マスター側要素１００及びスレーブ側要素２００を有して構成されている。マスター側要素１００は第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９及び第２のデータ保持回路２０を備えている。
【０１８２】
また、実施例６のフリップフロップ回路において、図１２に示した実施例４のフリップフロップ回路と同様に、第１のデータ読み込み回路１７と第２のデータ読み込み回路１９は差動回路で構成されており、第１のデータ保持回路１８と第２のデータ保持回路２０はインバータ回路で構成されている。また、第１のデータ保持回路１８と第２のデータ読み込み回路１９の駆動電源は、外部から入力されるクロック信号ＣＫにより制御されており、第１のデータ読み込み回路１７と第２のデータ保持回路２０の駆動電源は、逆相クロック信号ＣＫＢにより制御されている。
さらに、実施例６のフリップフロップ回路においては、前述の実施例４のフリップフロップ回路と同様に、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）が設けられている。
【０１８３】
実施例６のフリップフロップ回路において、実施例４のフリップフロップ回路と異なる点は、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０のそれぞれに電源入力を停止するためのパワーダウン信号ＰＤが入力されるパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）を設けた点である。
【０１８４】
図１４に示すように、第１のデータ読み込み回路１７には第１のパワーダウン回路４００Ａが設けられており、第１のパワーダウン回路４００ＡはＰＭＯＳ２７で構成されている。第１のデータ保持回路１８には第２のパワーダウン回路４００Ｂが設けられており、第２のパワーダウン回路４００ＢはＰＭＯＳ２８で構成されている。第２のデータ読み込み回路１９には第３のパワーダウン回路４００Ｃが設けられており、第３のパワーダウン回路４００ＣはＰＭＯＳ２９で構成されている。第２のデータ保持回路２０には第４のパワーダウン回路４００Ｄが設けられており、第４のパワーダウン回路４００ＤはＰＭＯＳ３０で構成されている。パワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）のＰＭＯＳ２７，２８，２９，３０の各ゲート端子にはパワーダウン信号ＰＤが入力されるよう構成されている。
【０１８５】
上記のように、実施例６のフリップフロップ回路は、パワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）としてＰＭＯＳ２７，２８，２９，３０を設けて、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０の各回路の動作停止を実現するパワーダウン機能をフリップフロップ回路に付加したものである。これにより、実施例６のフリップフロップ回路は、当該フリップフロップ回路全体に対する電源遮断以外で、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０の各回路の動作の停止状態を実現させて間欠動作を可能としている。
【０１８６】
次に、実施例６のフリップフロップ回路において、実施例４のフリップフロップ回路との相違点であるパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）について説明する。
第１のパワーダウン回路４００Ａにおいて、マスター側要素１００の第１のデータ読み込み回路１７におけるＰＭＯＳ４及びＰＭＯＳ８の各ソース端子が、ＰＭＯＳ２７を介して高電位電源ＶＤＤに接続されている。第２のパワーダウン回路４００Ｂにおいては、マスター側要素１００の第１のデータ保持回路１８におけるインバータ２，３の各電源端が、ＰＭＯＳ２８を介して高電位電源ＶＤＤに接続されている。第３のパワーダウン回路４００Ｃにおいては、スレーブ側要素２００の第２のデータ読み込み回路１９におけるＰＭＯＳ１２及びＰＭＯＳ１４の各ソース端子が、ＰＭＯＳ２９を介して高電位電源ＶＤＤに接続されている。第４のパワーダウン回路４００Ｄにおいては、スレーブ側要素２００の第２のデータ保持回路２０におけるインバータ１０，１１の各電源端が、ＰＭＯＳ３０を介して高電位電源ＶＤＤに接続されている。
【０１８７】
上記のように接続されたパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）において、パワーダウン信号ＰＤがＰＭＯＳ２７，２８，２９，３０の各ゲート端子に入力されて、パワーダウン動作が行われるよう構成されている。
【０１８８】
次に、上記のように構成された実施例６のフリップフロップ回路のパワーダウン動作について説明する。
実施例６のフリップフロップ回路においては、リセット状態でないことを条件に、ＰＭＯＳ２７，２８，２９，３０の各ゲート端子にＨレベルのパワーダウン信号ＰＤを入力することにより、すべての構成要素と高電位電源ＶＤＤとの間に、ＯＦＦ状態にあるトランジスタが介挿されることになる。この結果、当該フリップフロップ回路の動作は停止状態となる。
【０１８９】
上記のように構成された実施例６のフリップフロップ回路は、前述の実施例４のフリップフロップ回路にパワーダウン機能を付加することにより、実施例４のフリップフロップ回路の効果を奏すると共に、電源遮断以外で、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０の各要素回路の動作の停止状態を実現させて間欠動作を可能とする効果を奏する。
【０１９０】
なお、実施例６のフリップフロップ回路においては、実施例４のフリップフロップ回路にパワーダウン機能を付加した構成について説明したが、本発明はこのような構成に限定されるものではなく、実施例１、実施例２、及び実施例３のフリップフロップ回路にパワーダウン機能を付加した構成を含むものである。
【実施例７】
【０１９１】
図１５は、本発明に係る実施例７のフリップフロップ回路の構成を示す回路図である。実施例７のフリップフロップ回路において前述の実施例１から実施例６のフリップフロップ回路と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
【０１９２】
図１５に示すように、実施例７のフリップフロップ回路は、前述の図１３に示した実施例５と同様に、マスター側要素１００及びスレーブ側要素２００を有して構成されている。マスター側要素１００は第１のデータ読み込み回路１７及び第１のデータ保持回路１８を備えており、スレーブ側要素２００は第２のデータ読み込み回路１９Ａ及び第２のデータ保持回路２０を備えている。
【０１９３】
また、実施例７のフリップフロップ回路において、図１３に示した実施例５のフリップフロップ回路と同様に、第１のデータ読み込み回路１７は差動回路で構成されており、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａと第２のデータ保持回路２０はインバータ回路で構成されている。また、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａの駆動電源は、外部から入力されるクロック信号ＣＫにより制御されており、第１のデータ読み込み回路１７と第２のデータ保持回路２０の駆動電源は、逆相クロック信号ＣＫＢにより制御されている。
さらに、実施例７のフリップフロップ回路においては、前述の実施例５のフリップフロップ回路と同様に、マスター側要素１００及びスレーブ側要素２００のそれぞれにリセット要素（３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ）が設けられている。
【０１９４】
実施例７のフリップフロップ回路において、実施例５のフリップフロップ回路と異なる点は、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０のそれぞれに電源入力を停止するためのパワーダウン信号ＰＤが入力されるパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）を設けた点である。
【０１９５】
図１５に示すように、第１のデータ読み込み回路１７には第１のパワーダウン要素４００Ａが設けられており、第１のパワーダウン要素４００ＡはＰＭＯＳ２７で構成されている。第１のデータ保持回路１８には第２のパワーダウン要素４００Ｂが設けられており、第２のパワーダウン要素４００ＢはＰＭＯＳ２８で構成されている。第２のデータ読み込み回路１９Ａには第３のパワーダウン要素４００Ｃが設けられており、第３のパワーダウン要素４００ＣはＰＭＯＳ２９で構成されている。第２のデータ保持回路２０には第４のパワーダウン要素４００Ｄが設けられており、第４のパワーダウン要素４００ＤはＰＭＯＳ３０で構成されている。パワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）のＰＭＯＳ２７，２８，２９，３０の各ゲート端子にはパワーダウン信号ＰＤが入力されるよう構成されている。
【０１９６】
上記のように、実施例７のフリップフロップ回路は、パワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）としてＰＭＯＳ２７，２８，２９，３０を設けて、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９Ａ及び第２のデータ保持回路２０の各回路の動作停止を実現するパワーダウン機能をフリップフロップ回路に付加したものである。これにより、実施例７のフリップフロップ回路は、当該フリップフロップ回路全体に対する電源遮断以外で、第１のデータ読み込み回路１７、第１のデータ保持回路１８、第２のデータ読み込み回路１９及び第２のデータ保持回路２０の各回路の動作の停止状態を実現させて間欠動作を可能としている。
【０１９７】
次に、実施例７のフリップフロップ回路において、実施例５のフリップフロップ回路との相違点であるパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）について説明する。
【０１９８】
第１のパワーダウン要素４００Ａにおいて、マスター側要素１００の第１のデータ読み込み回路１７におけるＰＭＯＳ４及びＰＭＯＳ８の各ソース端子が、ＰＭＯＳ２７を介して高電位電源ＶＤＤに接続されている。第２のパワーダウン要素４００Ｂにおいては、マスター側要素１００の第１のデータ保持回路１８におけるインバータ２，３の各電源端が、ＰＭＯＳ２８を介して高電位電源ＶＤＤに接続されている。第３のパワーダウン要素４００Ｃにおいては、スレーブ側要素２００の第２のデータ読み込み回路１９Ａにおけるインバータ２１，２２の各電源端が、ＰＭＯＳ２９を介して高電位電源ＶＤＤに接続されている。第４のパワーダウン要素４００Ｄにおいては、スレーブ側要素２００の第２のデータ保持回路２０におけるインバータ１０，１１の各電源端が、ＰＭＯＳ３０を介して高電位電源ＶＤＤに接続されている。
【０１９９】
上記のように接続されたパワーダウン要素（４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ）において、パワーダウン信号がＰＭＯＳ２７、２８，２９，３０の各ゲート端子に入力されて、パワーダウン動作が行われるよう構成されている。
【０２００】
次に、上記のように構成された実施例７のフリップフロップ回路のパワーダウン動作について説明する。
実施例７のフリップフロップ回路においては、リセット状態でないことを条件に、ＰＭＯＳ２７，２８，２９，３０の各ゲート端子にＨレベルのパワーダウン信号ＰＤを入力することにより、すべての構成要素と高電位電源ＶＤＤとの間に、ＯＦＦ状態にあるトランジスタが介挿されることになる。この結果、当該フリップフロップ回路として動作は停止状態となる。
【０２０１】
上記のように構成された実施例７のフリップフロップ回路は、前述の実施例５のフリップフロップ回路にパワーダウン機能を付加することにより、実施例５のフリップフロップ回路の効果を奏すると共に、電源遮断以外で動作の停止状態を実現させて間欠動作を可能とする効果を奏する。
【実施例８】
【０２０２】
図１６は、本発明に係る実施例８の÷４／÷５可変分周回路の構成を示すブロック図である。実施例８の÷４／÷５可変分周回路は、分周比を「１／４」又は「１／５」に切り替えが可能な分周回路である。以下の説明において、「÷４」は、「１／４」の分周を示し、「÷５」は、「１／５」の分周を示す。また、同様に「÷２」及び「÷３」は、「１／２」及び「１／３」の分周を示すものであり、以降の説明においては分周比を「÷」にて示している。実施例８は、前述の実施例１から実施例７で説明したフリップフロップ回路を用いて構成した÷４／÷５可変分周回路の一例である。
【０２０３】
図１６において、符号３３，３４，３５は実施例１から実施例７のいずれかのフリップフロップ回路であり、符号３６，３７は論理回路ＮＯＲである。論理回路ＮＯＲ３６とフリップフロップ回路３３により第１のブロック３８が構成され、論理回路ＮＯＲ３６の出力（Ｗ１）がフリップフロップ回路３３のデータ信号（Ｄ）として入力される。論理回路ＮＯＲ３７とフリップフロップ回路３５により第２のブロック３９が構成され、論理回路ＮＯＲ３７の出力（Ｗ４）がフリップフロップ回路３５のデータ信号（Ｄ）として入力される。
【０２０４】
出力端子ＯＵＴ４５の信号は、実施例８の÷４／÷５可変分周回路の出力であり、分周切り替え信号Ｍは、÷４／÷５の分周の切り替え設定を行うために入力される信号である。
図１６において、「Ｗ１」は論理回路ＮＯＲ３６の出力、「Ｗ２」はフリップフロップ回路３３の出力（Ｑ）、「Ｗ３」はフリップフロップ回路３４の逆相出力（ＱＢ）、「Ｗ４」は論理回路ＮＯＲ３７の出力、「Ｗ５」はフリップフロップ回路３５の出力（Ｑ）である。また、論理回路ＮＯＲ３６，３７において、「Ａ」は一方の入力端子、「Ｂ」は他方の入力端子、「Ｙ」は出力端子である。図１６に示すフリップフロップ回路３３，３４，３５においては、「ＣＫ」が正相クロック信号の入力端子、「Ｄ」が正相データ信号の入力端子、「Ｑ」が正相出力信号の出力端子、「ＱＢ」が逆相出力信号の出力端子である。
なお、以下の説明においては、「ＣＫ」、「Ｄ」、「Ｑ」、及び「ＱＢ」をフリップフロップ回路に入力／出力する端子として説明する。
【０２０５】
次に、実施例８の÷４／÷５可変分周回路における構成について説明する。
フリップフロップ回路３３の正相出力端子Ｑは、フリップフロップ３４の正相データ入力端子Ｄに接続され、フリップフロップ回路３４の正相出力端子Ｑは、実施例８の÷４／÷５可変分周回路の出力端子ＯＵＴ４５となると共に、論理回路ＮＯＲ３６の入力端子Ａに接続される。フリップフロップ回路３４の逆相出力端子ＱＢは、論理回路ＮＯＲ３７の入力端子Ａに接続され、論理回路ＮＯＲ３７の出力端子Ｙがフリップフロップ回路３５の正相データ入力端子Ｄに接続される。フリップフロップ回路３５の正相出力端子Ｑは、論理回路ＮＯＲ３６の入力端子Ｂに接続され、論理回路ＮＯＲ３６の出力端子Ｙは、フリップフロップ回路３３の正相データ入力端子Ｄに接続される。フリップフロップ回路３３、フリップフロップ回路３４、及びフリップフロップ回路３５の各クロック信号入力端子ＣＫには正相クロック信号が入力され、論理回路ＮＯＲ３７の入力端子Ｂには分周切り替え信号Ｍが入力されて、÷４／÷５の分周の切り替え動作が行われる。
【０２０６】
図１７は、実施例８の÷４／÷５可変分周回路において用いられている論理回路３６，３７の具体的な構成を示す回路図である。
図１７において、符号４０，４１はＰＭＯＳであり、符号４２，４３はＮＭＯＳである。また、「Ａ」は論理回路ＮＯＲの一方の入力端子、「Ｂ」は論理回路ＮＯＲの他方の入力端子、「Ｙ」は論理回路ＮＯＲの出力端子、「ＶＳ」は論理回路ＮＯＲの接地端、「ＶＰ」は論理回路ＮＯＲの電源端である。
【０２０７】
図１７に示す論理回路ＮＯＲにおいては、ＮＭＯＳ４２及びＮＭＯＳ４３のソース端子とドレイン端子を各々接続し、各ソース端子が接地端ＶＳに接続されている。また、ＮＭＯＳ４２及びＮＭＯＳ４３の各ドレイン端子は、出力端子Ｙに接続されており、且つＰＭＯＳ４１及びＰＭＯＳ４０を介して電源端ＶＰに接続されている。ＰＭＯＳ４０及びＮＭＯＳ４２の各ゲート端子を互いに接続すると共に、入力端子Ｂに接続されている。また、ＰＭＯＳ４１及びＮＭＯＳ４３の各ゲート端子を互いに接続すると共に、入力端子Ａに接続されている。
【０２０８】
図１６に示したフリップフロップ回路３３，３４，３５の具体的な構成としては、前述の実施例１から実施例７において説明したフリップフロップ回路のいずれかのフリップフロップ回路を用いる。
なお、図１６においては、逆相データ信号ＤＢ、逆相クロック信号ＣＫＢ、リセット信号Ｒ、逆相リセット信号ＲＢ、及びパワーダウン信号ＰＤの記載を省略している。
【０２０９】
上記のように構成された実施例８の÷４／÷５可変分周回路における動作について説明する。
図１８は、実施例８の÷４／÷５可変分周回路における４分周時の各部のタイミングチャートである。図１８は、図１６に示した÷４／÷５可変分周回路における各部（Ｍ，ＣＫ，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，ＯＵＴ４５）の信号波形を示している。
【０２１０】
図１８において、分周切り替え信号ＭがＨレベルで入力されている時、論理回路ＮＯＲ３７の出力Ｗ４はＬレベル、フリップフロップ回路３５の出力Ｗ５はＬレベルに固定される。このため、論理回路ＮＯＲ３６は、出力端子ＯＵＴ４５から出力され、入力端子Ａに入力される信号を有効な信号として扱い、その信号を反転して出力する（Ｗ１）。その出力信号Ｗ１は、フリップフロップ回路３３のデータ入力端子Ｄに入力され、フリップフロップ回路３３においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号として出力される（Ｗ２）。フリップフロップ回路３３から出力された信号（Ｗ２）は、フリップフロップ回路３４のデータ入力端子Ｄに入力され、フリップフロップ回路３４においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号として出力端子ＯＵＴ４５から出力される。
図１８に示すように、分周切り替え信号ＭがＨレベルで入力されている時、上記の動作の結果、出力端子ＯＵＴ４５には、クロック信号（ＣＫ）を４分周した信号が出力される。
【０２１１】
図１９は、実施例８の÷４／÷５可変分周回路における５分周時の各部のタイミングチャートである。図１９は、図１８と同様に、図１６に示した実施例８の÷４／÷５可変分周回路における各部（Ｍ，ＣＫ，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，ＯＵＴ４５）の信号波形を示している。
【０２１２】
図１９において、分周切り替え信号ＭがＬレベルで入力されている時、論理回路ＮＯＲ３７は、フリップフロップ回路３４の逆相出力端子ＱＢからの出力Ｗ３の信号を有効入力として扱い、その信号を反転して出力する（Ｗ４）。その出力信号Ｗ４はフリップフロップ回路３５のデータ入力端子Ｄに入力され、フリップフロップ回路３５においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号として出力される（Ｗ５）。フリップフロップ回路３５から出力された信号（Ｗ５）は、論理回路ＮＯＲ３６の入力端子Ｂに入力される。論理回路ＮＯＲ３６においては、入力端子Ａから入力される信号（ＯＵＴ４５）と入力端子Ｂから入力される信号（Ｗ５）の論理和の反転信号を出力する（Ｗ１）。論理回路ＮＯＲ３６の出力端子Ｙから出力された信号（Ｗ１）は、フリップフロップ回路３３のデータ入力端子Ｄに入力され、フリップフロップ回路３３においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号を出力する（Ｗ２）。また、フリップフロップ回路３３から出力された信号（Ｗ２）は、フリップフロップ回路３４のデータ入力端子Ｄに入力され、フリップフロップ回路３４においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号を出力する（ＯＵＴ４５）と共に、反転した出力信号Ｗ３を論理回路ＮＯＲ３７の入力端子Ａに出力する。
【０２１３】
図１９に示すように、分周切り替え信号ＭがＬレベルで入力されている時、上記の動作の結果、出力端子ＯＵＴ４５には、クロック信号（ＣＫ）を５分周した信号が出力される。
上記のように構成されて動作する実施例８の÷４／÷５可変分周回路において、低消費電力で高速動作を行う前述の実施例１から実施例７のフリップフロップ回路を用いて構成することにより、実施例８の÷４／÷５可変分周回路は、低消費電力で、高速動作で実行することが可能という優れた効果を奏する。
【０２１４】
図１６に示し実施例８の÷４／÷５可変分周回路において、論理回路ＮＯＲ３６及びフリップフロップ回路３３で構成された第１のブロック３８、並びに論理回路ＮＯＲ３７及びフリップフロップ回路３５で構成された第２のブロック３９は、図１７に示した論理回路ＮＯＲ及び実施例１から実施例７で説明したフリップフロップ回路で構成した例で説明したが、後述する図２０及び図２１に示す回路構成を用いて構成してもよい。
以下、図２０及び図２１に示す回路構成について説明する。
【０２１５】
図２０は、図１６に示したように、論理回路ＮＯＲ３６の出力端子をフリップフロップ回路３３のデータ入力端子に接続する回路構成を持つ第１のブロック３８、若しくは論理回路ＮＯＲ３７の出力端子をフリップフロップ回路３５のデータ入力端子に接続する回路構成を持つ第２のブロック３９を、１つのフリップフロップ回路により構成したＮＯＲ機能付きフリップフロップ回路を示す回路図である。
【０２１６】
図２０において、前述の実施例１から実施例７のフリップフロップ回路における構成要素と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
図２０において、符号４４，４５，４６，４７はＮＭＯＳである。また、図２０において、「Ａ」は論理回路ＮＯＲにおける一方の正相入力端子、「Ｂ」は論理回路ＮＯＲにおける他方の正相入力端子、「ＡＢ」は一方の正相入力端子「Ａ」に入力される信号の逆相の信号が入力される一方の逆相入力端子、「ＢＢ」は他方の正相入力端子「Ｂ」に入力される信号の逆相の信号が入力される他方の逆相入力端子である。
【０２１７】
図２０に示すＮＯＲ機能付きフリップフロップ回路において、前述の図２に示した実施例１のフリップフロップ回路との相違点は、マスター側要素１００の第１のデータ読み込み回路１７にＮＭＯＳ４４、ＮＭＯＳ４５、ＮＭＯＳ４６、及びＮＭＯＳ４７を設けて、マスター側要素１００のデータ読み込み回路１７に論理回路ＮＯＲの機能を付加したことにある。従って、図２０に示すフリップフロップ回路は、第１のデータ読み込み回路１７と第２のデータ読み込み回路１９が差動回路で構成されており、第１のデータ保持回路１８と第２のデータ保持回路２０がインバータ回路で構成されている。
【０２１８】
以下、図２０に示すＮＯＲ機能付きフリップフロップ回路おいて、実施例１のフリップフロップ回路との構成の相違点について詳細に説明する。
第１のデータ保持回路１８のインバータ２の入力端は、第１のデータ読み込み回路１７において、（正相）クロック信号ＣＫで駆動されるＰＭＯＳ４を介して高電位側電源ＶＤＤに接続されている。また、インバータ２の入力端は、第１のデータ読み込み回路１７において、直列接続されたＮＭＯＳ４４とＮＭＯＳ４５、及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【０２１９】
一方、インバータ３の入力端は、第１のデータ読み込み回路１７において、（正相）クロック信号で駆動されるＰＭＯＳ８を介して高電位側電源ＶＤＤに接続されている。また、インバータ３の入力端は、第１のデータ読み込み回路１７において、並列接続されたＮＭＯＳ４６とＮＭＯＳ４７、及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【０２２０】
以上のように構成された図２０に示すＮＯＲ機能付きフリップフロップ回路は、図１６に示したＮＯＲ出力をフリップフロップ回路のデータ入力に接続した第１のブロック３８及び第２のブロック３９と同じ動作を行う。従って、図２０に示したフリップフロップ回路を用いて、実施例８の÷４／÷５可変分周回路を構成することが可能となり、同様の効果を奏する。
【０２２１】
図２１は、図１６に示したように、論理回路ＮＯＲ３６の出力端子をフリップフロップ回路３３のデータ入力端子に接続する回路構成を持つ第１のブロック３８、若しくは論理回路ＮＯＲ３７の出力端子をフリップフロップ回路３５のデータ入力端子に接続する回路構成を持つ第２のブロック３９を、１つのフリップフロップ回路により構成した別のＮＯＲ機能付きフリップフロップの回路図である。
図２１において、前述の実施例１から実施例７のフリップフロップ回路における構成要素と実質的に同じ機能、構成を有するものには同じ符号を付して、それらの説明は省略する。
【０２２２】
図２１において、前述の図２０のＮＯＲ機能付きフリップフロップ回路と同様に、符号４４，４５，４６，４７はＮＭＯＳである。また、図２１において、「Ａ」は論理回路ＮＯＲにおける一方の正相入力端子、「Ｂ」は論理回路ＮＯＲにおける他方の正相入力端子、「ＡＢ」は一方の正相入力端子「Ａ」に入力される信号の逆相の信号が入力される一方の逆相入力端子、「ＢＢ」は他方の正相入力端子「Ｂ」に入力される信号の逆相の信号が入力される他方の逆相入力端子である。
【０２２３】
図２１に示すＮＯＲ機能付きフリップフロップ回路において、前述の図８に示した実施例２のフリップフロップ回路との相違点は、マスター側要素１００のデータ読み込み回路１７にＮＭＯＳ４４、ＮＭＯＳ４５、ＮＭＯＳ４６、及びＮＭＯＳ４７を設けて、マスター側要素１００のデータ読み込み回路１７に論理回路ＮＯＲの機能を付加したことにある。従って、図２１に示すフリップフロップ回路は、第１のデータ読み込み回路１７が差動回路で構成されており、第１のデータ保持回路１８と第２のデータ読み込み回路１９Ａと第２のデータ保持回路２０がインバータ回路で構成されている。
【０２２４】
以下、図２１に示すＮＯＲ機能付きフリップフロップ回路おいて、実施例２のフリップフロップ回路との構成の相違点について詳細に説明する。
第１のデータ保持回路１８のインバータ２の入力端は、第１のデータ読み込み回路１７において、（正相）クロック信号ＣＫで駆動されるＰＭＯＳ４を介して高電位側電源ＶＤＤに接続されている。また、インバータ２の入力端は、第１のデータ読み込み回路１７において、直列接続されたＮＭＯＳ４４とＮＭＯＳ４５、及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【０２２５】
一方、インバータ３の入力端は、第１のデータ読み込み回路１７において、（正相）クロック信号で駆動されるＰＭＯＳ８を介して高電位側電源ＶＤＤに接続されている。また、インバータ３の入力端は、第１のデータ読み込み回路１７において、並列接続されたＮＭＯＳ４６とＮＭＯＳ４７、及び逆相クロック信号ＣＫＢで駆動されるＮＭＯＳ６を介して低電位側電源ＶＳＳに接続されている。
【０２２６】
以上のように構成された図２１に示すＮＯＲ機能付きフリップフロップ回路は、図１６に示したＮＯＲ出力をフリップフロップ回路のデータ入力に接続した第１のブロック３８及び第２のブロック３９と同じ動作を行う。従って、図２１に示したフリップフロップ回路を用いて、実施例８の÷４／÷５可変分周回路を構成することが可能となり、同様の効果を奏する。
【実施例９】
【０２２７】
図２２は、本発明に係る実施例９の÷２／÷３可変分周回路の構成を示すブロック図である。実施例９の÷２／÷３可変分周回路は、分周比を「１／２」又は「１／３」に切り替えが可能な分周回路である。実施例９は、前述の実施例１から実施例７で説明したフリップフロップ回路を用いて構成した÷２／÷３可変分周回路の一例である。
【０２２８】
図２２において、符号４８，４９は実施例１から実施例７のいずれかのフリップフロップ回路であり、符号５０，５１は論理回路ＮＯＲである。論理回路ＮＯＲ５０とフリップフロップ回路４８により第１のブロック５２が構成され、論理回路ＮＯＲ５０の出力（Ｗ６）がフリップフロップ回路４８のデータ信号（Ｄ）として入力される。論理回路ＮＯＲ５１とフリップフロップ回路４９により第２のブロック５３が構成され、論理回路ＮＯＲ５１の出力（Ｗ８）がフリップフロップ回路４９のデータ信号（Ｄ）として入力される。
【０２２９】
出力端子ＯＵＴ２３の信号は、実施例９の÷２／÷３可変分周回路の出力であり、分周切り替え信号Ｍは、÷２／÷３の分周の切り替え設定を行うために入力される信号である。
図２２において、「Ｗ６」は論理回路ＮＯＲ５０の出力、「Ｗ７」はフリップフロップ回路４８の逆相出力（ＱＢ）、「Ｗ８」は論理回路ＮＯＲ５１の出力、「Ｗ９」はフリップフロップ回路４９の出力（Ｑ）である。また、論理回路ＮＯＲ５０，５１において、「Ａ」は一方の入力端子、「Ｂ」は他方の入力端子、「Ｙ」は出力端子である。図２２に示すフリップフロップ回路４８，４９においては、「ＣＫ」が正相クロック信号の入力端子、「Ｄ」が正相データ信号の入力端子、「Ｑ」が正相出力信号の出力端子、「ＱＢ」が逆相出力信号の出力端子である。
なお、以下の説明においては、「ＣＫ」、「Ｄ」、「Ｑ」、及び「ＱＢ」をフリップフロップ回路に入力／出力する端子として説明する。
【０２３０】
次に、実施例９の÷２／÷３可変分周回路における構成について説明する。
フリップフロップ回路４８の正相出力端子Ｑは、実施例９の÷２／÷３可変分周回路の出力端子ＯＵＴ２３となると共に、論理回路ＮＯＲ５０の入力端子Ａに接続される。フリップフロップ回路４８の逆相出力端子ＱＢは、論理回路ＮＯＲ５１の入力端子Ａに接続され、論理回路ＮＯＲ５１の出力端子Ｙがフリップフロップ回路４９の正相データ入力端子Ｄに接続される。フリップフロップ回路４９の正相出力端子Ｑは、論理回路ＮＯＲ５０の入力端子Ｂに接続され、論理回路ＮＯＲ５０の出力端子Ｙは、フリップフロップ回路４８の正相データ入力端子Ｄに接続される。フリップフロップ回路４８、及びフリップフロップ回路４９のクロック信号入力端子ＣＫには正相クロック信号が入力され、論理回路ＮＯＲ５１の入力端子Ｂには分周切り替え信号Ｍが入力されて、÷２／÷３の分周の切り替え動作が行われる。
【０２３１】
図２２に示した実施例９の÷２／÷３可変分周回路において用いられている論理回路５０，５１の具体的な構成は、前述の実施例８において説明した図１７に示す構成と同じである。また、実施例９の÷２／÷３可変分周回路において用いられているフリップフロップ回路４８，４９の具体的な構成としては、前述の実施例１から実施例７において説明したフリップフロップ回路のいずれかのフリップフロップ回路を用いる。
なお、図２２においては、逆相データ信号ＤＢ、逆相クロック信号ＣＫＢ、リセット信号Ｒ、逆相リセット信号ＲＢ、及びパワーダウン信号ＰＤの記載を省略している。
【０２３２】
上記のように構成された実施例９の÷２／÷３可変分周回路における動作について説明する。
図２３は、実施例９の÷２／÷３可変分周回路における２分周時の各部のタイミングチャートである。図２３は、図２２に示した÷２／÷３可変分周回路における各部（Ｍ，ＣＫ，Ｗ６，Ｗ７，Ｗ８，Ｗ９，ＯＵＴ２３）の信号波形を示している。
【０２３３】
図２３において、分周切り替え信号ＭがＨレベルで入力されている時、論理回路ＮＯＲ５１の出力Ｗ８はＬレベル、フリップフロップ回路４９の出力Ｗ９はＬレベルに固定される。このため、論理回路ＮＯＲ５０は、出力端子ＯＵＴ２３から出力され、入力端子Ａに入力される信号を有効な信号として扱い、その信号を反転して出力する（Ｗ６）。その出力信号Ｗ６は、フリップフロップ回路４８のデータ入力端子Ｄに入力され、フリップフロップ４８においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号として出力端子ＯＵＴ２３から出力される。
図２３に示すように、分周切り替え信号ＭがＨレベルで入力されている時、上記の動作の結果、出力端子ＯＵＴ２３には、クロック信号（ＣＫ）を２分周した信号が出力される。
【０２３４】
図２４は、実施例９の÷２／÷３可変分周回路における３分周時の各部のタイミングチャートである。図２４は、図２３と同様に、図２２に示した実施例９の÷２／÷３可変分周回路における各部（Ｍ，ＣＫ，Ｗ６，Ｗ７，Ｗ８，Ｗ９，ＯＵＴ２３）の信号波形を示している。
図２４において、分周切り替え信号ＭがＬレベルで入力されている時、論理回路ＮＯＲ５１は、フリップフロップ回路４８の逆相出力端子ＱＢからの出力Ｗ７の信号を有効入力として扱い、その信号を反転して出力する（Ｗ８）。その出力信号Ｗ８はフリップフロップ回路４９のデータ入力端子Ｄに入力され、フリップフロップ４９においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号として出力される（Ｗ９）。その出力信号Ｗ９は論理回路ＮＯＲ５０の入力端子Ｂに入力される。論理回路ＮＯＲ５０においては、入力端子Ａから入力される信号（ＯＵＴ２３）と入力端子Ｂから入力される信号（Ｗ９）の論理和の反転信号を出力する（Ｗ６）。論理回路ＮＯＲ５０の出力端子Ｙから出力された信号（Ｗ６）は、フリップフロップ回路４８のデータ入力端子Ｄに入力され、フリップフロップ回路４８においてクロック信号（ＣＫ）の１クロック分だけ遅延した信号を出力する（ＯＵＴ２３）と共に、反転した出力信号（Ｗ７）を論理回路ＮＯＲ５１の入力端子Ａに出力する。
図２４に示すように、分周切り替え信号ＭがＬレベルで入力されている時、上記の動作の結果、出力端子ＯＵＴ２３には、クロック信号（ＣＫ）を３分周した信号が出力される。
【０２３５】
上記のように構成されて動作する実施例９の÷２／÷３可変分周回路において、低消費電力で高速動作を行う前述の実施例１から実施例７のフリップフロップ回路を用いて構成することにより、実施例９の÷２／÷３可変分周回路は、低消費電力で、高速動作で実行することが可能という優れた効果を奏する。
【０２３６】
図２２に示し実施例９の÷２／÷３可変分周回路において、論理回路ＮＯＲ５０及びフリップフロップ回路４８で構成された第１のブロック５２、並びに論理回路ＮＯＲ５１及びフリップフロップ回路４９で構成された第２のブロック５３は、前述の実施例８において図１７に示した論理回路ＮＯＲ及び実施例１から実施例７で説明したいずれかのフリップフロップ回路で構成することができる。また、第１のブロック５２、及び第２のブロック５３は、前述の実施例８において説明した図２０及び図２１に示す回路構成のＮＯＲ機能付きフリップフロップ回路を用いて構成してもよく、同様の効果を奏する。
【０２３７】
以上のように、本発明のフリップフロップ回路は、マスター側要素のデータ保持回路及びスレーブ側要素のデータ保持回路をクロック信号で駆動するＮＭＯＳを介して低電位側電源に接続する構成であるため、各データ保持回路のＯＮ／ＯＦＦ動作状態をクロック信号により切り替えられる構成である。この結果、本発明においては、消費電流を削減できる共に、寄生容量の影響を無くして、フリップフロップ回路の消費電流削減と最高動作周波数の向上という効果が得られる。
【０２３８】
また、本発明によれば、スレーブ側要素のデータ読み込み回路をインバータ回路で構成しており、インバータ回路が差動増幅回路に比べて、消費電流が少なく、入力電圧に比例して出力を変化させる増幅率が高いことにより、フリップフロップ回路における動作速度が向上し、消費電流削減と最高動作周波数向上という効果が得られる。
【０２３９】
また、本発明のフリップフロップ回路においては、マスター側要素のデータ保持回路の出力端とスレーブ側要素のデータ保持回路の出力端に、出力レベルを固定するリセット機能を追加している。本発明においては、マスター側要素のデータ保持回路と、スレーブ側要素において差動増幅回路で構成されたデータ読み込み回路とにおけるＯＮ／ＯＦＦ動作状態を切り替える機能の各々に、リセット機能を追加した構成を有する。このように構成された本発明のフリップフロップ回路によれば、リセット信号により出力レベルを固定できることになり、間欠動作時に遅延なくリセット状態を実現することができるという効果が得られる。
【０２４０】
さらに、本発明によれば、マスター側要素のデータ保持回路の出力端とスレーブ側要素のデータ保持回路の出力端とに、出力レベルを固定するリセット機能を付加することが可能である。本発明においては、マスター側要素のデータ保持回路と、スレーブ側要素においてインバータで構成されたデータ読み込み回路とにおけるＯＮ／ＯＦＦ動作状態を切り替える機能の各々に、リセット機能を追加した構成を有する。このように構成された本発明のフリップフロップ回路によれば、リセット信号により出力レベルを固定することができることになり、間欠動作時に遅延なくリセット状態を実現することができるという効果が得られる。
【０２４１】
また、本発明のフリップフロップ回路においては、マスター側要素におけるデータ読み込み回路とデータ保持回路、スレーブ側要素におけるデータ読み込み回路とデータ保持回路、の全ての構成要素と高電位電源ＶＤＤとの間に、ＯＦＦ状態にあるトランジスタが介挿される構成とすることにより、フリップフロップ回路としての動作を停止状態とすることが可能となる。このように構成された本発明によれば、フリップフロップ回路にパワーダウン機能を付加するが可能となり、電源遮断以外で動作の停止状態を実現させて間欠動作を可能とする効果を奏する。
【産業上の利用可能性】
【０２４２】
本発明のフリップフロップ回路は、移動体通信機器等に用いられる、無線通信用半導体装置の構成要素として低消費電力化と最高動作周波数の向上を実現するものとして有用である。
【符号の説明】
【０２４３】
１  ＮＭＯＳ
２  インバータ
３  インバータ
４  ＰＭＯＳ
５  ＮＭＯＳ
６  ＮＭＯＳ
７  ＮＭＯＳ
８  ＰＭＯＳ
９  ＮＭＯＳ
１０  インバータ
１１  インバータ
１２  ＰＭＯＳ
１３  ＮＭＯＳ
１４  ＰＭＯＳ
１５  ＮＭＯＳ
１６  ＮＭＯＳ
１７  第１のデータ読み込み回路
１８  第１のデータ保持回路
１８Ａ  第１のデータ保持回路
１９  第２のデータ読み込み回路
１９Ａ  第２のデータ読み込み回路
２０  第２のデータ保持回路
２０Ａ  第２のデータ保持回路
２１  インバータ
２２  インバータ
２３  ＰＭＯＳ
２４  ＮＭＯＳ
２５  ＮＭＯＳ
２６  ＰＭＯＳ
２７  ＰＭＯＳ
２８  ＰＭＯＳ
２９  ＰＭＯＳ
３０  ＰＭＯＳ
１００  マスター側要素
２００  スレーブ側要素
３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ  リセット要素
４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ  パワーダウン要素
【図１】
2011135297.tif 000019
【図２】
2011135297.tif 000020
【図３】
2011135297.tif 000021
【図４】
2011135297.tif 000022
【図５】
2011135297.tif 000023
【図６】
2011135297.tif 000024
【図７】
2011135297.tif 000025
【図８】
2011135297.tif 000026
【図９】
2011135297.tif 000027
【図１０】
2011135297.tif 000028
【図１１】
2011135297.tif 000029
【図１２】
2011135297.tif 000030
【図１３】
2011135297.tif 000031
【図１４】
2011135297.tif 000032
【図１５】
2011135297.tif 000033
【図１６】
2011135297.tif 000034
【図１７】
2011135297.tif 000035
【図１８】
2011135297.tif 000036
【図１９】
2011135297.tif 000037
【図２０】
2011135297.tif 000038
【図２１】
2011135297.tif 000039
【図２２】
2011135297.tif 000040
【図２３】
2011135297.tif 000041
【図２４】
2011135297.tif 000042
【図２５】
2011135297.tif 000043
【図２６】
2011135297.tif 000044
【図２７】
2011135297.tif 000045
【手続補正書】
【提出日】平成23年3月3日(2011.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
まず、クロック信号ＣＫがＬレベルの場合の動作について説明する。
クロック信号ＣＫがＬレベルの場合、第１のデータ読み込み回路１７において、ＮＭＯＳ６のゲート端子には逆相クロック信号ＣＫＢが入力されるため、そのゲート電圧はＨレベルであり、ＰＭＯＳ４及びＰＭＯＳ８の各ゲート端子にはクロック信号ＣＫが入力されるため、それらのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ読み込み回路１７はＯＮ状態にある。
また、クロック信号ＣＫがＬレベルの場合、第１のデータ保持回路１８におけるＮＭＯＳ１のゲート端子にはクロック信号ＣＫが入力されるため、そのゲート電圧はＬレベルである。このため、マスター側要素１００の第１のデータ保持回路１８はＯＦＦ状態にある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
図９は、実施例２における第２のデータ読み込み回路１９Ａのインバータ回路の入出力特性曲線（実線にて示す曲線）５５、実施例１における第２のデータ読み込み回路１９の差動増幅回路の入出力特性曲線（破線にて示す曲線）５６、及び第２のデータ読み込み回路１９と１９Ａへの入力信号（一点鎖線にて示す曲線）５７を示している。
実施例２における第２のデータ読み込み回路１９Ａのインバータ回路の入出力特性曲線５５は、前述の式（３）、式（４）、及び式（５）から得られるインバータ回路の入出力特性を示している。実施例１における第２のデータ読み込み回路１９の差動増幅回路の入出力特性曲線５６は、式（１０）及び式（１１）から得られる差動増幅回路の入出力特性を示している。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のデータ読み込み回路と第１のデータ保持回路とを備えるマスター側要素及び、第２のデータ読み込み回路と第２のデータ保持回路とを備えるスレーブ側要素で構成されるフリップフロップ回路であって、
前記第１のデータ保持回路と前記第２のデータ読み込み回路の電源は外部から入力される正相クロック信号により制御され、前記第１のデータ読み込み回路と前記第２のデータ保持回路の電源は前記正相クロック信号に対して逆相となる逆相クロック信号により制御されるよう構成されたフリップフロップ回路。
【請求項２】
前記第１のデータ読み込み回路と前記第２のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と第２のデータ保持回路はインバータ回路で構成された請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と前記第２のデータ読み込み回路と第２のデータ保持回路はインバータ回路で構成された請求項１に記載のフリップフロップ回路。
【請求項４】
前記第１のデータ保持回路は、第１のＮＭＯＳを有するとともに、第１のインバータの入力端と出力端を第２のインバータの出力端と入力端に相互接続して構成されており、
前記第１のインバータ及び前記第２のインバータの各接地端が前記第１のＮＭＯＳを介して低電位側電源に接続され、前記第１のインバータ及び前記第２のインバータの各電源端が高電位側電源に接続されて構成された請求項１乃至３のいずれか一項に記載のフリップフロップ回路。
【請求項５】
前記第１のデータ読み込み回路は、第１のＰＭＯＳと第２のＰＭＯＳと第２のＮＭＯＳと第３のＮＭＯＳと第４のＮＭＯＳとを有して構成され、
前記第１のデータ保持回路における前記第１のインバータの入力端が、前記第１のＰＭＯＳを介して前記高電位側電源に接続され、且つ前記第２のＮＭＯＳと前記第３のＮＭＯＳを介して低電位側電源に接続されており、
前記第１のデータ保持回路における前記第２のインバータの入力端が、前記第２のＰＭＯＳを介して高電位側電源に接続され、且つ、前記第４のＮＭＯＳと前記第３のＮＭＯＳを介して低電位側電源に接続されて構成された請求項４に記載のフリップフロップ回路。
【請求項６】
前記第２のデータ保持回路は、第５のＮＭＯＳを有するとともに、第３のインバータの入力端と出力端を第４のインバータの出力端と入力端に相互接続して構成されており、
前記第３のインバータ及び前記第４のインバータの各接地端が前記第５のＮＭＯＳを介して低電位側電源に接続され、前記第３のインバータ及び前記第４のインバータの電源端が高電位側電源に接続されて構成された請求項５に記載のフリップフロップ回路。
【請求項７】
前記第２のデータ読み込み回路は、第３のＰＭＯＳと第４のＰＭＯＳと第６のＮＭＯＳと第７のＮＭＯＳと第８のＮＭＯＳとを有して構成され、
前記第２のデータ保持回路における前記３のインバータの入力端が、前記第４のＰＭＯＳを介して前記高電位側電源に接続され、且つ前記第８のＮＭＯＳと前記第７のＮＭＯＳを介して低電位側電源に接続されており、
前記第２のデータ保持回路における前記第４のインバータの入力端が、前記第３のＰＭＯＳを介して高電位側電源に接続され、且つ、前記第６のＮＭＯＳと前記第７のＮＭＯＳを介して低電位側電源に接続されており、
前記マスター側要素の一方の出力端である前記第１のインバータの出力端が、前記スレーブ側要素の一方の入力端である前記第８のＮＭＯＳのゲート端子に接続され、
前記マスター側要素の他方の出力端である前記第２のインバータの出力端が、前記スレーブ側要素の他方の入力端である前記第６のＮＭＯＳのゲート端子に接続されて構成された請求項６に記載のフリップフロップ回路。
【請求項８】
前記第２のデータ読み込み回路は、第５のインバータと第６のインバータと第７のＮＭＯＳを有して構成され、
前記第２のデータ保持回路における前記第３のインバータの入力端が前記第５のインバータの出力端に接続され、前記第２のデータ保持回路における前記第４のインバータの入力端が前記第６のインバータの出力端に接続されており、
前記第５のインバータ及び前記第６のインバータの各接地端が前記第７のＮＭＯＳを介して低電位側電源に接続され、前記第５のインバータ及び前記第６のインバータの各電源端が高電位側電源に接続されて構成された請求項６に記載のフリップフロップ回路。
【請求項９】
正相クロック信号を前記第１のＰＭＯＳと前記第２のＰＭＯＳと前記第１のＮＭＯＳと前記第７のＮＭＯＳの各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号を前記第３のＰＭＯＳと第４のＰＭＯＳと前記第３のＮＭＯＳと前記第５のＮＭＯＳの各ゲート端子に入力するよう構成された請求項７に記載のフリップフロップ回路。
【請求項１０】
正相クロック信号を前記第１のＰＭＯＳと前記第２のＰＭＯＳと前記第１のＮＭＯＳと前記第７のＮＭＯＳの各ゲート端子に入力し、前記正相クロック信号に対して逆相となる逆相クロック信号を前記第３のＮＭＯＳと前記第５のＮＭＯＳの各ゲート端子に入力するよう構成された請求項８に記載のフリップフロップ回路。
【請求項１１】
正相データ信号が入力される入力端子が前記第２のＮＭＯＳのゲート端子であり、前記正相データ信号に対して逆相となる逆相データ信号の入力端子が前記第４のＮＭＯＳのゲート端子であるとともに、
当該フリップフロップ回路の出力端子において、前記第３のインバータの出力端が正相出力信号を出力する正相出力信号端子であり、前記第４のインバータの出力端が前記正相出力信号に対して逆相となる逆相出力信号を出力する逆相出力端子である請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１２】
前記マスター側要素及び前記スレーブ側要素にリセット要素をさらに備えるフリップフロップ回路であって、
前記リセット要素は、
前記マスター側要素の出力端である前記第２のインバータの出力端と高電位側電源との間に設けられた第１のリセット回路と、
前記第１のデータ保持回路における前記第１のＮＭＯＳのドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第２のリセット回路と、
前記第２のデータ保持回路における前記第７のＮＭＯＳのドレイン端子とソース端子の各々にドレイン端子とソース端子が接続された第３のリセット回路と、
当該フリップフロップ回路の逆相の出力信号端子である前記第４のインバータの出力端と高電位側電源との間に設けられた第４のリセット回路と、を有して構成され
正相リセット信号が前記第２のリセット回路及び前記第３のリセット回路の各制御端子に入力され、前記正相リセット信号に対して逆相となる逆相リセット信号が前記第１のリセット回路及び前記第４のリセット回路の各制御端子に入力されるよう構成された請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１３】
前記マスター側要素における前記第１のデータ読み込み回路と前記第１のデータ保持回路、及び前記スレーブ側要素における前記第２のデータ読み込み回路と前記第２のデータ保持回路のそれぞれに、電源を遮断するためのパワーダウン信号が入力されるパワーダウン要素がさらに設けられ、
前記パワーダウン要素は、前記マスター側要素の前記第１のデータ読み込み回路における第１のＰＭＯＳ及び第２のＰＭＯＳの各ソースと高電位電源との間に設けられた第１のパワーダウン回路と、
前記マスター側要素の前記第１のデータ保持回路における第１のインバータ及び第２のインバータの各電源端と高電位電源との間に設けられた第２のパワーダウン回路と、
前記スレーブ側要素の前記第２のデータ読み込み回路における第３のＰＭＯＳ及び第４のＰＭＯＳの各ソースと高電位電源との間に設けられた第３のパワーダウン回路と、
前記スレーブ側要素の前記第２のデータ保持回路における第３のインバータ及び第４のインバータの各電源端と高電位電源との間に設けられた第４のパワーダウン回路と、を備え
電源を遮断するためのパワーダウン信号が第１のパワーダウン回路、第２のパワーダウン回路、第３のパワーダウン回路、第４のパワーダウン回路の各制御端子に入力されるよう構成された請求項９又は１０のいずれか一項に記載のフリップフロップ回路。
【請求項１４】
第１のデータ読み込み回路と第１のデータ保持回路とを備えるマスター側要素及び、第２のデータ読み込み回路と第２のデータ保持回路とを備えるスレーブ側要素で構成されるフリップフロップ回路であって、
前記第２のデータ読み込み回路の電源は外部から入力される正相クロック信号により制御され、前記第１のデータ読み込み回路の電源は前記正相クロック信号に対して逆相となる逆相クロック信号により制御されるよう構成され、
前記第１のデータ読み込み回路は差動回路で構成され、前記第１のデータ保持回路と前記第２のデータ読み込み回路と第２のデータ保持回路はインバータ回路で構成されたフリップフロップ回路。
【請求項１５】
前記第２のデータ保持回路は、第３のインバータの入力端と出力端を第４のインバータの出力端と入力端に相互接続して構成されており、
前記第３のインバータ及び前記第４のインバータの各接地端が低電位側電源に接続され、前記第３のインバータ及び前記第４のインバータの電源端が高電位側電源に接続されて構成された請求項１４に記載のフリップフロップ回路。
【請求項１６】
前記第２のデータ読み込み回路は、第５のインバータと第６のインバータと第７のＮＭＯＳを有して構成され、
前記第２のデータ保持回路における前記第３のインバータの入力端が前記第５のインバータの出力端に接続され、前記第２のデータ保持回路における前記第４のインバータの入力端が前記第６のインバータの出力端に接続されており、
前記第５のインバータ及び前記第６のインバータの各接地端が前記第７のＮＭＯＳを介して低電位側電源に接続され、前記第５のインバータ及び前記第６のインバータの各電源端が高電位側電源に接続されて構成された請求項１５に記載のフリップフロップ回路。
【請求項１７】
請求項１乃至１６のいずれか一項に記載されたフリップフロップ回路と論理回路とを有して構成された分周回路。