(57)【要約】【課題】  低コストな構成で測定対象の配線遅延時間を測定できる配線遅延時間測定装置および配線遅延時間測定測定方法を提供する。【解決手段】  出力端子と入力端子を有し、入力端子に入力される入力パルスに基づいて出力端子より出力パルスを発生し、一端が開放された測定対象の他端に入力させるパルス発生部と、パルス発生部からの出力パルスに基づく測定対象への入力波と測定対象からの反射波とからなる合成波を検出し、検出信号を入力パルスとしてパルス発生部の入力端子に入力させる入出力波検出部と、パルス発生部からの出力パルスの周期を検出する周期検出部とを備えた。【選択図】図１
2011196926.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と入力端子を有し、入力端子に入力される入力パルスに基づいて出力端子より出力パルスを発生し、一端が開放された測定対象の他端に入力させるパルス発生部と、
前記パルス発生部からの出力パルスに基づく前記測定対象への入力波と前記測定対象からの反射波とからなる合成波を検出し、検出信号を前記入力パルスとして前記パルス発生部の入力端子に入力させる入出力波検出部と、
前記パルス発生部からの出力パルスの周期を検出する周期検出部と、
を備える配線遅延時間測定装置。
【請求項２】
第１電圧と前記第１電圧より低い第２電圧とを前記入出力検出部へ出力する電圧源を更に備え、
前記入力パルスは、前記パルス発生部の出力をＨｉｇｈレベルとするための第１パルスと、前記パルス発生部の出力をＬｏｗレベルとするための第２パルスとがあり、
前記入出力検出部は、
前記合成波と前記第１電圧と前記第２電圧とを比較し、
前記第１電圧より高い範囲で前記合成波が立ち上がる場合、前記第２入力パルスを前記入力端子に入力し、
前記第２電圧より低い範囲で前記合成波が立ち下がる場合、前記第１入力パルスを前記入力端子に入力する
ことを特徴とする請求項１記載の配線遅延時間測定装置。
【請求項３】
前記入出力波検出部は、
前記第１電圧と前記合成波とを比較し、該比較に基づいた信号である第１比較結果を出力する第１比較部と、
前記第２電圧と前記入力波とを比較し、該比較に基づいた信号である第２比較結果を出力する第２比較部と、
前記第１比較結果の立ち上がりエッジを検出し、前記検出信号を前記第２パルスとして前記パルス発生部の入力端子に入力させる第１エッジ検出部と、
前記第２比較結果の立ち下がりエッジを検出し、前記検出信号を前記第１パルスとして前記パルス発生部の入力端子に入力させる第２エッジ検出部と、
を備える請求項２記載の配線遅延時間測定装置。
【請求項４】
外部から入力される初期パルスに応じて前記第１パルスを前記パルス発生部の入力端子に入力させ、前記第２エッジ検出部から入力される前記第１パルスに応じて前記第１パルスを前記パルス発生部の入力端子に入力させるパルス入力部を更に備える請求項３記載の配線遅延時間測定装置。
【請求項５】
所望の遅延量を有する入力パルスを前記パルス発生部の入力端子へ入力させる可変遅延回路と、
前記第１比較結果及び第２比較結果における信号のレベルが所定のレベルであるか否かを判断する判断部と、
前記パルス発生部と前記パルス入力部との接続を前記パルス発生部と前記可変遅延回路との接続に切り替え、前記パルス発生部と前記第１エッジ検出部との接続を前記パルス発生部と前記可変遅延回路との接続に切り替え、前記第１エッジ検出部と前記第１比較部との接続を前記第１比較部と前記判断部との接続に切り替え、前記第２エッジ検出部と前記第２比較部との接続を前記第２比較部と前記判断部との接続に切り替える切替部と、
を更に備える請求項４記載の配線遅延時間測定装置。
【請求項６】
複数のピンを有する検査対象と前記測定対象を介して前記ピンのそれぞれと接続される
、前記検査対象の検査を行う半導体検査装置の複数のピンエレクトロニクスに対し、前記配線遅延時間測定装置がそれぞれ設けられることを特徴とする請求項１乃至請求項５のいずれかに記載の配線遅延時間測定装置。
【請求項７】
出力端子と入力端子を有するパルス発生部が、前記入力端子に入力される第１パルスに基づいて前記出力端子より出力パルスを発生して一端が開放された測定対象の他端に入力し、
入出力波検出部が前記出力パルスに基づく前記測定対象への入力波と前記測定対象からの反射波とからなる合成波を検出し、検出信号を前記入力パルスとして前記パルス発生部の入力端子に入力し、
周期検出部が前記出力パルスの周期を検出する
配線遅延時間測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定対象の配線またはケーブル等の伝送路における信号伝播の遅延時間を測定する配線遅延時間測定装置及び配線遅延時間測定方法に関する。
【背景技術】
【０００２】
従来、ＩＣ（Integrated Circuit）等の検査対象（以後、ＤＵＴ：Device Under Testと称する）の評価を行うピンエレクトロニクスをＩＣのピン毎に有する多ピン構造のＬＳＩ（Large-Scale Integration）テスタ等の半導体検査装置がある。
【０００３】
図５は、従来の半導体検査装置におけるピンエレクトロニクスの構成を示す回路図である。図５に示されるように、ピンエレクトロニクス９は、可変遅延回路９１Ａ及び９１Ｂと、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）９２と、ドライバ（ＤＲＶ）９３と、コンパレータ９４Ａ（ＨＣＭＰ）及び９４Ｂ（ＬＣＭＰ）と、期待値比較回路９５とを有する。ピンエレクトロニクス９は、信号伝播における遅延のタイミングがピン毎に校正されているテスタヘッド９６を介して、ＤＵＴ９８と接続するための伝送路を有するパフォーマンスボード９７と接続されている。以下に、上述した各構成の動作を簡単に説明する。
【０００４】
ＲＳ−フリップフロップ９２は、可変遅延回路９１Ａによりピン毎に所望の遅延量を有するパルスがＳＥＴ端子に入力され、可変遅延回路９１Ｂにより所望の遅延量を有するパルスがＲＥＳＥＴ端子に入力される。ＲＳ−フリップフロップ９２は、ＳＥＴ端子とＲＥＳＥＴ端子とに入力されるパルスに基づいて、ドライバ回路９３を介してＤＵＴ９８に対し、所定レベルの信号を出力する。出力された信号はテスタヘッド９６、パフォーマンスボード９７、及びＤＵＴ９８に順次入力される。ＤＵＴ９８から返された信号は、コンパレータ９４Ａ及び９４Ｂに入力される。コンパレータ９４Ａは基準電圧源８Ａから出力されるスレッショルド電圧ＶｔｈＨに基づき、コンパレータ９４Ｂは基準電圧源８Ｂから出力されるスレッショルド電圧ＶｔｈＬに基づき、それぞれ所定レベルの信号である比較結果を出力する。期待値比較回路９５は、比較結果がコンパレータ９４Ａ及び９４Ｂから入力され、その信号のレベル、即ち、ＨｉｇｈレベルであるかＬｏｗレベルであるかを所定の期待値と比較することでＤＵＴ９８の評価を行う。
【０００５】
ピンエレクトロニクス９は、パフォーマンスボード９７を介してＤＵＴ９８と接続されるため、パフォーマンスボード９７の伝送路における信号伝播の遅延時間（以後、配線遅延時間と称する）が、上述した評価の結果に影響を及ぼす場合がある。パフォーマンスボード９７は、ユーザにより任意に設計され、ＤＵＴ９８により適宜取り替えられて用いられる。したがって、正確なＤＵＴ９８の評価結果を得るためには、パフォーマンスボード９７の両端子間の配線遅延時間を測定する必要がある。
【０００６】
更に、パフォーマンスボード９７の配線遅延時間は、ピン毎にばらつく場合がある。このような場合においても、正確なＤＵＴ９８の評価結果を得るためには、各パフォーマンスボード９７の両端子間の配線遅延時間をそれぞれ測定し、ピン毎の配線遅延差を補正する必要がある。なお、配線遅延差の補正として、例えば、複数のピンエレクトロニクス９それぞれが有する可変遅延回路９１Ａ及び９１Ｂにより、配線遅延差に応じてそれぞれ固有に遅延させたパルスをＤＵＴ９８に入力することで、ＤＵＴ９８の正確な評価結果を得ることができる。
【０００７】
パフォーマンスボード９７の伝送路の両端でプローピングが可能であれば、片方からパルスを入力し、当該伝送路の入出力をオシロスコープ等で観測することにより入出力間の
配線遅延時間を直接的に測定できる。しかしながら、実際の評価系では、パフォーマンスボード９７のＤＵＴ９８側にはＤＵＴ９８のＩＣソケット等があるため、両側のプローピングができない場合がある。このため、図６に示されるようなＴＤＲ（Time Domain Reflectmetry）測定器９９を用いてパフォーマンスボード９７の配線遅延時間を測定するＴＤＲ法がある。
【０００８】
図６は、ＴＤＲ法を説明するための模式図である。ＴＤＲ法は、パフォーマンスボード９７における伝送路のテスタヘッド９６側の端子にＴＤＲ測定器９９を接続し、もう片方のＤＵＴ９８側の端子は開放とし、テスタヘッド９６側の端子に入力した入力波がＤＵＴ９８側の端子で反射され反射波として戻ってくるまでの時間を測定する手法である。この手法により、ＴＤＲ測定器９９は、入力波におけるパルスの立ち上がりから反射波におけるパルスの立ち上がりまでの時間Ｔｄを、テスタヘッド９６側の端子に入力した入力波がＤＵＴ９８側の端子で反射され反射波として戻ってくるまでの時間として得ることができる。
【０００９】
図７は、ＴＤＲ法によりパフォーマンスボード９７の配線遅延時間を測定した場合のパルスの波形を示す模式図である。図７に示される７Ａが入力波におけるパルスの立ち上がりを示し、７Ｂが反射波におけるパルスの立ち上がりを示す。ＴＤＲ法によれば、Ｔｄ／２を当該伝送路の配線遅延時間ｔｐｄ＿Ｌとして求めることができる。
【００１０】
なお、本発明に関連する技術として、測定対象の配線遅延時間の測定を、直流電圧測定を用いて行う技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−４１９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、パフォーマンスボード９７における配線遅延時間の測定は、オシロスコープまたはＴＤＲ測定器９９等の高価な測定器を用いるため、コストが高くなるという問題がある。特に、半導体試験装置は多ピン構造となっていることから、測定対象となる伝送路は非常に多い。配線遅延時間の測定時間を低減するため、並列測定を実施する場合、高価な測定器を複数台用意しなければならない。一方、並列測定を実施せず、順次測定する場合、測定時間が嵩むこととなる。
【００１３】
本発明は上述した問題点を解決するためになされたものであり、低コストな構成で測定対象の配線遅延時間を測定できる配線遅延時間測定装置及び配線遅延時間測定方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した問題点を解決するため、本発明に係る配線遅延時間測定装置は、出力端子と入力端子を有し、入力端子に入力される入力パルスに基づいて出力端子より出力パルスを発生し、一端が開放された測定対象の他端に入力させるパルス発生部と、前記パルス発生部からの出力パルスに基づく前記測定対象への入力波と前記測定対象からの反射波とからなる合成波を検出し、検出信号を前記入力パルスとして前記パルス発生部の入力端子に入力させる入出力波検出部と、前記パルス発生部からの出力パルスの周期を検出する周期検出部とを有する。
【００１５】
また、本発明に係る配線遅延時間測定方法は、出力端子と入力端子を有するパルス発生
部が、前記入力端子に入力される第１パルスに基づいて前記出力端子より出力パルスを発生して一端が開放された測定対象の他端に入力し、入出力波検出部が前記出力パルスに基づく前記測定対象への入力波と前記測定対象からの反射波とからなる合成波を検出し、検出信号を前記入力パルスとして前記パルス発生部の入力端子に入力し、周期検出部が前記出力パルスの周期を検出する。
【発明の効果】
【００１６】
本発明によれば、低コストな構成で測定対象の配線遅延時間を測定できる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１に係る配線遅延時間測定装置の構成を示す回路図である。
【図２】実施の形態１に係るテスタヘッド及びパフォーマンスボードの配線遅延時間を測定した場合における配線遅延時間測定装置の動作を説明するためのタイミングチャートである。
【図３】実施の形態１に係るテスタヘッドの配線遅延時間を測定した場合における配線遅延時間測定装置の動作を説明するためのタイミングチャートである。
【図４】実施の形態２に係る配線遅延時間測定装置の構成を示す回路図である。
【図５】従来の半導体検査装置におけるピンエレクトロニクスの構成を示す回路図である。
【図６】ＴＤＲ法を説明するための模式図である。
【図７】ＴＤＲ法によりパフォーマンスボードの配線遅延時間を測定した場合のパルスの波形を示す模式図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００１９】
＜実施の形態１＞
先ず、実施の形態１に係る配線遅延時間測定装置について説明する。図１は、実施の形態１に係る配線遅延時間測定装置の構成を示す回路図である。図１に示されるように、配線遅延時間測定装置１Ａは、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）９２と、ドライバ（ＤＲＶ）９３と、コンパレータ９４Ａ（ＨＣＭＰ）及び９４Ｂ（ＬＣＭＰ）と、接続点１１と、カウンタ１２と、Ｏｎｅ−ｓｈｏｔ回路１３Ａ及び１３Ｂと、ＯＲゲート１４と、基準電圧源８Ａ及び８Ｂとを有する。配線遅延時間測定装置１Ａは、図示しない半導体検査装置のピンエレクトロニクス毎に設けられており、テスタヘッド９６を介してパフォーマンスボード９７と接続されている。
【００２０】
ＲＳ−フリップフロップ９２は、ＳＥＴ端子及びＲＥＳＥＴ端子の入力端子と出力端子とを有し、これら入力端子に入力される入力パルスに基づいて、出力端子より出力パルスを発生する波形フォーマット作成用のＲＳ−フリップフロップである。ＲＳ−フリップフロップ９２は、ＳＥＴ端子がＯＲゲート１４と接続され、ＲＥＳＥＴ端子がＯｎｅ−ｓｈｏｔ回路１３Ａと接続されている。また、ＲＳ−フリップフロップ９２の出力端子は、ドライバ９３の入力端子に接続されている。
【００２１】
ＲＳ−フリップフロップ９２の出力は、ＳＥＴ端子に入力される入力パルスの立ち上がりエッジに応じて電圧が上昇する、所謂、ＨｉｇｈレベルＶＨとなる。また、ＲＳ−フリップフロップ９２の出力は、ＲＥＳＥＴ端子に入力される入力パルスの立ち上がりエッジに応じて電圧が降下する、所謂、ＬｏｗレベルＶＬとなる。出力パルスは、ドライバ９３を介し、入力波としてテスタヘッド９６及びパフォーマンスボード９７へ順次入力される。
【００２２】
カウンタ１２は、ＲＳ−フリップフロップ９２−ドライバ９３間に接続されており、ＲＳ−フリップフロップ９２が出力するパルスの周期を検出する。なお、カウンタ１２は、ドライバ９３と接続点１１の間、ＲＳ−フリップフロップ９２とＯｎｅ−ｓｈｏｔ回路１３Ａの間またはＲＳ−フリップフロップ９２とＯｒゲート１４の間に接続されてもよい。
【００２３】
ドライバ９３は、出力端子が接続点１１を介してテスタヘッド９６と接続されており、ＲＳ−フリップフロップ９２の出力に基づいて、テスタヘッド９６、パフォーマンスボード９７へ順次入力される入力波を出力する。なお、入力波は、パフォーマンスボード９７の開放された一端により反射された反射波と共に、コンパレータ９４Ａ及び９４Ｂにも入力される。以後、入力波に反射波が加算された信号を合成波と称して説明を行う。
【００２４】
コンパレータ９４Ａは、正入力が接続点１１と接続され、負入力が基準電圧源８Ａと接続されており、出力端子がＯｎｅ−ｓｈｏｔ回路１３Ａの入力端子と接続されている。コンパレータ９４Ｂは、正入力が接続点１１と接続され、負入力が基準電圧源８Ｂと接続されており、出力端子がＯｎｅ−ｓｈｏｔ回路１３Ｂの入力端子と接続されている。
【００２５】
コンパレータ９４Ａ及び９４Ｂは、接続点１１を介して合成波が入力される。コンパレータ９４Ａ及び９４Ｂは、正入力の電位と負入力の電位とを比較し、正入力の電位が負入力の電位以上となった場合、ＨｉｇｈレベルＶＨの信号を比較結果として出力する。一方、コンパレータ９４Ａ及び９４Ｂは、正入力の電位が負入力の電位以下となった場合、ＬｏｗレベルＶＬの信号を比較結果として出力する。
【００２６】
Ｏｎｅ−ｓｈｏｔ回路１３Ａは、出力端子がＲＳ−フリップフロップ９２のＲＥＳＥＴ端子と接続されている。Ｏｎｅ−ｓｈｏｔ回路１３Ａは、コンパレータ９４Ａが出力する比較結果の立ち上がりエッジを検出し、一定パルス幅のワンショットパルスを生成してＲＳ−フリップフロップ９２のＲＥＳＥＴ端子へ出力する。Ｏｎｅ−ｓｈｏｔ回路１３Ｂは、出力端子がＯＲゲート１４の一方の入力端子と接続されている。Ｏｎｅ−ｓｈｏｔ回路１３Ｂは、コンパレータ９４Ｂが出力する比較結果の立ち下がりエッジを検出し、一定パルス幅のワンショットパルスを生成してＯＲゲート１４の一方の入力端子へ出力する。
【００２７】
これらコンパレータ９４Ａ及び９４ＢとＯｎｅ−ｓｈｏｔ回路１３Ａとにより、合成波がスレッショルド電圧ＶｔｈＨより高い範囲で立ち上がる場合、ＲＥＳＥＴ端子へワンショットパルスを入力でき、合成波がスレッショルド電圧ＶｔｈＬより低い範囲で立ち下がる場合、ＳＥＴ端子へワンショットパルスを入力できる。
【００２８】
ＯＲゲート１４は、一方の入力端子がＯｎｅ−ｓｈｏｔ回路１３Ｂと接続され、他方の入力端子が配線遅延時間測定装置１Ａにおける測定開始のトリガとなる初期パルスを生成する外部装置と接続されている。ＯＲゲート１４の出力端子は、ＲＳ−フリップフロップ９２のＳＥＴ端子に接続されている。ＯＲゲート１４は、初期パルスが入力された場合、初期パルスに応じたパルスを、ワンショットパルスが入力された場合、ワンショットパルスに応じたパルスをそれぞれＲＳ−フリップフロップ９２のＳＥＴ端子へ入力する。
【００２９】
なお、図１に示されるｔｐｄ＿ＣＭはテストヘッド９６の配線遅延時間を示し、ｔｐｄ＿Ｌはパフォーマンスボード９７の配線遅延時間を示す。Ｔｄは、テスタヘッド９６及びパフォーマンスボード９７へ入力された入力波がパフォーマンスボード９７の開放されている端子により反射され、反射波となり戻ってくる時間を示す。この時間Ｔｄは、次式で示される。
【００３０】
Ｔｄ＝２×（ｔｐｄ＿ＣＭ＋ｔｐｄ＿Ｌ）・・・（１）
【００３１】
次に、実施の形態１に係る配線遅延時間測定装置１Ａの動作を、図２を用いて詳細に説明する。
【００３２】
図２は、実施の形態１に係るテスタヘッド９６及びパフォーマンスボード９７の配線遅延時間を測定した場合における配線遅延時間測定装置１Ａの動作を説明するためのタイミングチャートである。図２に示される２ＶＨは、入力波及び反射波がＨｉｇｈレベルＨＶであるときの電圧を示す。
【００３３】
まず、（ｂ）に示されるように、ＲＳ−フリップフロップ９２のＳＥＴ端子に初期パルスの入力があると、（ｄ）に示されるように、ＲＳ−フリップフロップ９２の出力はＨｉｇｈレベルＶＨとなる。よって、ＲＳ−フリップフロップ９２及びドライバ９３の出力がＨｉｇｈレベルＶＨとなり、系の遅れ時間ｔｐｄ＿ＤＳ後（ドライバ９３の遅延による遅れ時間）に、入力波の立ち上がりパルスがテストヘッド９６の伝送路及びコンパレータ９４Ａ及び９４Ｂに入力される。
【００３４】
（ａ）に示されるように、テスタヘッダ９６への入力波の入力後、上述したＴｄの時間後に、反射波が接続点１１へ到達し、コンパレータ９４Ａ及び９４Ｂには合成波が入力される。ここで、コンパレータ９４Ａの出力はＨｉｇｈレベルＶＨとなるため、Ｏｎｅ−ｓｈｏｔ回路１３Ａは、ワンショットパルスの生成および出力を行う。なお、ここでの系の遅れ時間（コンパレータ９４Ａ及びＯｎｅ−ｓｈｏｔ回路１３Ａの遅延による遅れ時間）をｔｐｄ＿ＣＲとする。
【００３５】
ＲＳ−フリップフロップ９２は、（ｃ）に示されるように、ＲＥＳＥＴ端子に入力されたワンショットパルスの立ち上がりエッジに応じて出力をＬｏｗレベルＶＬとする。系の遅れ時間（ドライバ９３の遅延による遅れ時間）ｔｐｄ＿ＤＲ後に、テスタヘッダ９６の伝送路に入力される入力波のパルスが立ち下がる。
【００３６】
入力波のパルス立ち下がり後、上述したＴｄの時間後に、反射波が接続点１１へ到達しコンパレータ９４Ａ及び９４Ｂへ合成波が入力される。ここで、コンパレータ９４Ｂの出力はＬｏｗレベルＶＬとなるため、Ｏｎｅ−ｓｈｏｔ回路１３Ｂは、ワンショットパルスの生成および出力を行う。系の遅れ時間（コンパレータ９４Ｂ及びＯｎｅ−ｓｈｏｔ回路１３Ｂの遅延による遅れ時間）ｔｐｄ＿ＣＳ後、ＲＳ−フリップフロップ９２は、ＳＥＴ端子に入力されたパルスの立ち上がりエッジに応じて、出力信号をＨｉｇｈレベルＶＨとする。系の遅れ時間ｔｐｄ＿ＤＳ後に、入力波の立ち上がりパルスがテストヘッド９６の伝送路に入力され、配線遅延時間測定装置１Ａは、これらの動作を繰り返す。これら動作を繰り返すことにより、接続点１１における信号の波形は、図２に示される（ａ）となる。
【００３７】
この測定方法により、配線遅延時間測定装置１Ａの測定系は一定周期で発振状態となるため、上述した各系の遅れ時間、テスタヘッド９６、及びパフォーマンスボード９７の配線遅延時間に応じた出力パルスの周期Ｔ１は次式となる。
【００３８】
Ｔ１＝ｔｐｄ＿ＣＳ＋ｔｐｄ＿ＣＲ＋ｔｐｄ＿ＤＳ＋ｔｐｄ＿ＤＲ＋
４×ｔｐｄ＿ＣＭ＋４×ｔｐｄ＿Ｌ・・・（２）
【００３９】
ここで、パフォーマンスボード９７を除き、テスタヘッド９６のみの状態で同様の測定方法を実施する。
【００４０】
図３は、実施の形態１に係るテスタヘッド９６の配線遅延時間を測定した場合における配線遅延時間測定装置１Ａの動作を説明するためのタイミングチャートである。図３に示
されるように、配線遅延時間測定装置１Ａは、テスタヘッド９６のみを接続した状態であっても、配線遅延時間測定装置１Ａの測定系は一定周期で発振状態となる。したがって、上述した各系の遅れ時間、及びテスタヘッド９６の配線遅延時間に応じた出力パルスの周期Ｔ２は次式となる。
【００４１】
Ｔ２＝ｔｐｄ＿ＣＳ＋ｔｐｄ＿ＣＲ＋ｔｐｄ＿ＤＳ＋ｔｐｄ＿ＤＲ＋
４×ｔｐｄ＿ＣＭ・・・（３）
【００４２】
パフォーマンスボード９７の配線遅延時間ｔｐｄ＿Ｌを算出するため、式（２）及び（３）に基づいてこれら出力パルスの周期の差をとると次式となる。
【００４３】
Ｔ１−Ｔ２＝４×ｔｐｄ＿Ｌ・・・（４）
【００４４】
したがって、Ｔ１−Ｔ２の値を１／４にすることにより、パフォーマンスボード９７の配線遅延時間ｔｐｄ＿Ｌを求めることが可能となる。
【００４５】
また、ＲＳ−フリップフロップ９２の動作を安定させるため、Ｏｎｅ−ｓｈｏｔ回路１３Ａ及び１３Ｂが遅延要素を有していてもよい。Ｏｎｅ−ｓｈｏｔ回路１３Ａ及び１３Ｂが遅延要素を有していたとしても、式（４）により遅延要素は打ち消される。そのため、パフォーマンスボード９７の配線遅延時間ｔｐｄ＿Ｌは問題なく求められる。
【００４６】
実施の形態１によれば、パフォーマンスボード９７の伝送路に入力される入力波とその反射波に基づいてＲＳ−フリップフロップ９２へワンショットパルスを入力し、ＲＳ−フリップフロップ９２の出力をＨｉｇｈ又はＬｏｗレベルと変化させることにより、出力パルスを当該伝送路の配線遅延に比例した周期とすることができる。この出力パルスの周期を計測し、テスタヘッド９６、パフォーマンスボード９７の２種類の当該周期の差をとることにより、系固有の遅延時間をキャンセルすることが可能であるため、測定対象の配線遅延時間を容易に測定することが可能となる。
【００４７】
ＲＳ−フリップフロップ９２、ドライバ９３、コンパレータ９４Ａ及び９４Ｂは、半導体検査装置におけるピンエレクトロニクスの基本構成要素であり、カウンタ１２、Ｏｎｅ−ｓｈｏｔ回路１３Ａ及び１３Ｂ、ＯＲゲート１４は比較的構造が簡素であり低コストな回路である。したがって、オシロスコープやＴＤＲ測定器などの高価な測定器を用いずとも、半導体試験装置のみで測定対象の配線遅延時間を測定可能となる。また、配線遅延時間測定装置１Ａへの負担も少ない。カウンタ１２は、半導体検査装置の種類によっては予め内蔵されているものがあるため、そのカウンタを用いれば、配線遅延時間測定装置１Ａを更に低コストで実現可能となる。
【００４８】
以上のことから、配線遅延時間測定装置１Ａは、オシロスコープやＴＤＲ測定器を用いた場合と比べて安価であり、更に、ＤＵＴの全ピン同時測定が可能であり、測定時間の大幅な短縮が可能となるため、抵コストで測定対象の配線遅延時間を測定できる。
【００４９】
＜実施の形態２＞
実施の形態２では、配線遅延時間測定装置１Ａへ更に可変遅延回路と期待値比較回路とスイッチと当該スイッチを制御する制御部とを設けることで、測定対象の配線遅延時間の測定に加え、ＤＵＴの評価も行えるようにした配線遅延時間測定装置を説明する。
【００５０】
図４は、実施の形態２に係る配線遅延時間測定装置の構成を示す回路図である。図４において、図１及び図５と同一符号のものは、図１及び図５に示されたものと同一のものを示しており、重複する説明は省略する。配線遅延時間測定装置１Ｂは、可変遅延回路９１
Ａ及び９１Ｂと、期待値比較回路９５と、スイッチ２１Ａ〜２１Ｄと、当該スイッチ２１Ａ〜２１Ｄを制御する制御部２２とを更に有する点で図１に示される配線遅延時間測定装置１Ａと異なる。
【００５１】
図４に示されるように、スイッチ２１Ａは、ＯＲゲート１４とＲＳ−フリップフロップ９２との間に設けられ、制御部２２によりＯＲゲート１４とＲＳ−フリップフロップ９２との接続を可変遅延回路９１ＡとＲＳ−フリップフロップ９２との接続に切り替える。スイッチ２１Ｂは、Ｏｎｅ−ｓｈｏｔ回路１３ＡとＲＳ−フリップフロップ９２との間に設けられ、制御部２２によりＯｎｅ−ｓｈｏｔ回路１３ＡとＲＳ−フリップフロップ９２との接続を可変遅延回路９１ＢとＲＳ−フリップフロップ９２との接続に切り替える。
【００５２】
また、スイッチ２１Ｃは、Ｏｎｅ−ｓｈｏｔ回路１３Ａとコンパレータ９４Ａとの間に設けられ、制御部２２によりＯｎｅ−ｓｈｏｔ回路１３Ａとコンパレータ９４Ａとの接続を期待値比較回路９５とコンパレータ９４Ａとの接続に切り替える。スイッチ２１Ｄは、Ｏｎｅ−ｓｈｏｔ回路１３Ｂとコンパレータ９４Ｂとの間に設けられ、制御部２２によりＯｎｅ−ｓｈｏｔ回路１３Ｂとコンパレータ９４Ｂとの接続を期待値比較回路９５とコンパレータ９４Ｂとの接続に切り替える。
【００５３】
制御部２２は、図示しない外部の入力装置を介したユーザからの指示に基づいて、スイッチ２１Ａ〜２１Ｄを切り替える。なお、制御部２２によるスイッチ２１Ａ〜２１Ｄの切り替えは、制御部２２に測定対象の配線遅延時間の測定時刻を設定し、測定時刻後にスイッチ２１Ａ〜２１Ｄを切り替えるようにしてもよい。
【００５４】
なお、実施の形態２では、可変遅延回路９１Ａ及び９１Ｂ、制御部２２を配線遅延時間測定装置１Ｂ内に設けているが、ピンエレクトロニクス毎に設けられる各配線遅延時間測定装置１Ｂで可変遅延回路９１Ａ及び９１Ｂ、制御部２２を共有する構成としてもよい。
【００５５】
実施の形態２によれば、パフォーマンスボード９７の配線遅延時間を算出した後、パフォーマンスボード９７に対しＤＵＴを接続し、制御部２２によりスイッチ２１Ａ〜２１Ｄの接続を切り替えることにより、測定対象の配線遅延時間の測定に加え、ＤＵＴの評価をも行うことが可能となる。
【００５６】
本発明は、その要旨または主要な特徴から逸脱することなく、他の様々な形で実施することができる。そのため、前述の実施の形態１及び２は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、何ら拘束されない。更に、特許請求の範囲の均等範囲に属する全ての変形、様々な改良、代替および改質は、全て本発明の範囲内のものである。
【００５７】
なお、特許請求の範囲に記載の入力端子は、例えば、ＲＳ−フリップフロップ９２のＳＥＴ端子及びＲＥＳＥＴ端子であり、測定対象は、例えば、前述の実施の形態におけるパフォーマンスボード９７である。パルス発生部は、例えば、ＲＳ−フリップフロップ９２であり、検出信号は、例えば、コンパレータ９４Ａ及び９４Ｂが出力する比較結果である。入出力波検出部は、例えば、コンパレータ９４Ａ、９４Ｂ、Ｏｎｅ−ｓｈｏｔ回路１３Ａ及び１３Ｂであり、周期検出部は、例えば、カウンタ１２である。第１電圧は、例えば、スレッショルド電圧ＶｔｈＨであり、第２電圧は、例えば、スレッショルド電圧ＶｔｈＬであり、電圧源は、例えば、基準電圧源８Ａ及び８Ｂである。第１パルスは、例えば、Ｏｎｅ−ｓｈｏｔ回路１３Ｂが出力するワンショットパルスであり、第２パルスは、例えば、Ｏｎｅ−ｓｈｏｔ回路１３Ａが出力するワンショットパルスである。第１比較結果は、例えば、コンパレータ９４Ａが出力する比較結果であり、第２比較結果は、例えば、コンパレータ９４Ｂが出力する比較結果である。第１比較部は、例えば、コンパレータ９４
Ａであり、第２比較部は、例えば、コンパレータ９４Ｂである。第１エッジ検出部は、例えば、Ｏｎｅ−ｓｈｏｔ回路１３Ａであり、第２エッジ検出部は、例えば、Ｏｎｅ−ｓｈｏｔ回路１３Ｂである。パルス入力部は、例えば、Ｏｒゲートであり、可変遅延回路は、例えば、可変遅延回路９１Ａ及び９１Ｂである。判断部は、例えば、期待値比較回路９５であり、切替部は、例えば、スイッチ２１Ａ〜２１Ｄ及び制御部２２である。検査対象は、例えば、ＤＵＴである。
【符号の説明】
【００５８】
１Ａ及び１Ｂ  配線遅延時間測定装置、
８Ａ及び８Ｂ  基準電圧源、
１１  接続点、
１２  カウンタ、
１３Ａ及び１３Ｂ  Ｏｎｅ−ｓｈｏｔ回路、
１４  ＯＲゲート、
２１Ａ〜２１Ｄ  スイッチ、
２２  制御部、
９１Ａ及び９１Ｂ  可変遅延回路、
９２  ＲＳ−フリップフロップ、
９３  ドライバ、
９４Ａ及び９４Ｂ  コンパレータ、
９５  期待値比較回路、
９６  テスタヘッド、
９７  パフォーマンスボード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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