(57)【要約】      （修正有）【課題】実績がある従来のデバイスを用いた状態で新しい機能を追加することが容易であり、また外付け部品を用いずに複数の電圧に対応した半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、第１の電源が接続された複数の第１の入出力装置６１，６２，６３，６４と、第２の電源が接続された複数の第２の入出力装置６５，６６と、第３の電源が接続された複数の第３の入出力装置６７，６８と、を含み、それぞれ前記第１の入出力装置は前記第１の電源の電圧で動作するデバイス５１，５２，５３，５４とインターフェイスし、前記第２の入出力装置は前記第２の電源の電圧で動作するデバイス５５，５６とインターフェイスし、前記第３の入出力装置は前記第３の電源の電圧で動作するデバイス５７，５８とインターフェイスする。入出力装置の変更により、容易に複数電圧への対応を可能とする。【選択図】図１
2011222844.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の入出力装置と、
複数の第２の入出力装置と、
を含み、
前記第１の入出力装置はＩＣ内の第１の領域に配置され、
前記第２の入出力装置は前記ＩＣ内の第２の領域に配置され、
前記第１の入出力装置には第１の電源が接続され、
前記第２の入出力装置には第２の電源が接続され、
前記第１の入出力装置は前記第１の電源の電圧で動作するデバイスとインターフェイスし、
前記第２の入出力装置は前記第２の電源の電圧で動作するデバイスとインターフェイスすることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、前記第１の領域は、前記ＩＣの第１辺の少なくとも一部を含む連続した領域に配置され、
前記第２の領域は、前記ＩＣの前記第１辺または第２辺の少なくとも一部を含む連続した領域に配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置であって、前記ＩＣには第３の電源が接続され、
前記ＩＣは、前記第３の電源の電圧で動作する回路を含み、
前記第３の電源の電圧で動作する回路と、前記第１の入出力装置の入出力端子との間に第１のレベルシフターを備え、
前記第３の電源の電圧で動作する回路と、前記第２の入出力装置の入出力端子との間に第２のレベルシフターを備えていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体集積回路装置であって、
前記半導体集積回路装置のすくなくとも１つの内部信号を、前記第１の電源または前記第２の電源の電圧で選択的に出力する第３の入出力装置を具備することを備えていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、各種の電子機器の設計を短期間で実現するために、実績のあるＩＣやＬＳＩに加え、新しいＩＣやＬＳＩを搭載することで、半導体集積回路装置を高機能化する手法が知られている。電子機器に追加する新しいＩＣやＬＳＩは、最新の製造プロセスで製造されているケースが多く、実績のあるＩＣやＬＳＩにくらべ電圧がより低い場合が多い。
【０００３】
この場合、半導体集積回路装置内には、異なる電源電圧で動作する複数のＩＣやＬＳＩが互いに接続されることとなる。例えば、３Ｖ用のデバイスを含む装置に３．３Ｖ用のマイクロプロセッサーを用いる場合には、信号電圧を変換し、双方向に通信を行わせるレベルシフターを別に備えることで対応する方法が公知である。
【０００４】
図５は、レベルシフターを介し、ＩＣとしてのマイクロプロセッサーとデバイスとをインターフェイスする場合の概略図である。３．３Ｖで動作するマイクロプロセッサー１０は、レベルシフター１１を介して５Ｖで動作するデバイス１２とインターフェイスされている。また、特許文献１に示されるように、マイクロプロセッサーに２種類の電圧を供給し、信号電圧のインターフェイスを行う例が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２８２７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他のデバイスと少ない数の信号線でインターフェイスする場合には、図５に示すように、個別にレベルシフターを備える構成を用いることで対応できる。しかしながら、複数の３Ｖ用のデバイスと３．３Ｖ用のマイクロプロセッサーを繋ぐ際、複数のレベルシフターが必要となる場合がある。この場合一つのレベルシフター毎に３．３Ｖの電源線と、３Ｖの電源線と、イネーブル信号線が接続されることとなり、マイクロプロセッサーを搭載した基板における配線パターンが複雑化し、開発期間の長期化や、製造コストの増大を招くという課題がある。さらに、３Ｖ用のデバイスに加えて５Ｖ用のデバイスを含む場合には、さらに配線パターンが複雑化するという課題がある。
【０００７】
また、特許文献１に記載された構成は、エミュレーターとマイクロプロセッサーとの入出力の評価に特化したものである。そのため、マイクロプロセッサー用の電圧と異なる電圧で駆動される複数のデバイスを扱う構成については、ここで開示された技術を用いても対応できないという課題がある。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。
【０００９】
［適用例１］本適用例にかかる半導体集積回路装置は、複数の第１の入出力装置と、複数の第２の入出力装置と、を含み、前記第１の入出力装置はＩＣ内の第１の領域に配置され、前記第２の入出力装置は前記ＩＣ内の第２の領域に配置され、前記第１の入出力装置には第１の電源が接続され、前記第２の入出力装置には第２の電源が接続され、前記第１の入出力装置は前記第１の電源の電圧で動作するデバイスとインターフェイスし、前記第２の入出力装置は前記第２の電源の電圧で動作するデバイスとインターフェイスすることを特徴とする。
【００１０】
これによれば、外付け部品を用いずに、複数の電圧に対応した半導体集積回路装置を提供することが可能となる。第１の電源の電圧や、第２の電源の電圧を変えることで、動作電圧の異なるデバイスとの入出力を行うことが可能となる。特に、実績がある従来のデバイス（ソフトウェアの信頼性も含む）と組み合わせることが容易となり、信頼性を保ちつつ、かつ新しい機能を追加することが容易に実現可能となる。
【００１１】
［適用例２］上記適用例にかかる半導体集積回路装置であって、前記第１の領域は、前記ＩＣの第１辺の少なくとも一部を含む連続した領域に配置され、前記第２の領域は、前記ＩＣの前記第１辺または第２辺の少なくとも一部を含む連続した領域に配置されていることを特徴とする。
【００１２】
上記した適用例によれば、半導体集積回路装置の入出力装置の内側にＩＣの情報処理部分が配置されるようになる。即ち、入出力装置とＩＣの情報処理部分とを独立させて設計を行うことが可能となるため、開発期間の短縮や、開発負荷の低減が可能となる。また、ＩＣの情報処理部分の外側で入出力処理がなされることとなる。そのため、多数の種類の電源から浸入するノイズは、一旦入出力装置で処理されてからＩＣの情報処理部分に伝えられるため、入出力装置からのノイズの浸入を抑えることが可能となり、情報処理を高い精度で行うことが可能となる。
【００１３】
［適用例３］上記適用例にかかる半導体集積回路装置であって、前記ＩＣには第３の電源が接続され、前記ＩＣは、前記第３の電源の電圧で動作する回路を含み、前記第３の電源の電圧で動作する回路と、前記第１の入出力装置の入出力端子との間に第１のレベルシフターを備え、前記第３の電源の電圧で動作する回路と、前記第２の入出力装置の入出力端子との間に第２のレベルシフターを備えていることを特徴とする。
【００１４】
上記した適用例によれば、半導体集積回路装置の入出力装置と、ＩＣの情報処理部分との間にレベルシフターが設けられる。そのため配線量を抑えて（半導体集積回路装置の面積を抑えて）外部デバイスとインターフェイスすることが可能となる。
【００１５】
［適用例４］上記適用例にかかる半導体集積回路装置であって、前記半導体集積回路装置のすくなくとも１つの内部信号を、前記第１の電源または前記第２の電源の電圧で選択的に出力する第３の入出力装置を具備することを備えていることを特徴とする。
【００１６】
上記した適用例によれば、半導体集積回路装置に、第３電圧で動作する素子を、容易に追加できることから、外部デバイスとのインターフェイスを高い自由度を持って取ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】半導体集積回路装置を説明するための模式図。
【図２】入出力装置の内部構成の一例を示す概略回路図。
【図３】半導体集積回路装置にデバイスを実装した場合における液晶表示システムの模式図。
【図４】（ａ）〜（ｅ）は、半導体集積回路装置の別の形状を示す平面図。
【図５】レベルシフターを介し、ＩＣとデバイスとをインターフェイスした場合の概略図。
【発明を実施するための形態】
【００１８】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。図１は、複数の入出力端子を備えたＩＣとしての半導体集積回路装置の構成を説明するための平面図である。
【００１９】
図１は本実施形態にかかる半導体集積回路装置を説明するための模式図である。ＩＣとしての半導体集積回路装置１００は、３．３Ｖで動作する演算回路１０１と、３．３Ｖ（演算回路１０１と同じ電圧）で動作するデバイスと接続される入出力装置１０１Ａと、３Ｖで動作するデバイスと接続される入出力装置１０１Ｂ、５Ｖで動作するデバイスと接続される入出力装置１０１Ｃ、同じく５Ｖで動作するデバイスと接続される入出力装置１０１Ｄとを含む。
【００２０】
そして、入出力装置１０１（Ａ〜Ｄ）は、入出力端子６１〜６８を含む。また、入出力装置１０１（Ａ〜Ｄ）は、この場合、半導体集積回路装置１００と演算回路１０１との間を等分に、４つに分割した、第１の領域２００Ａ、第２の領域２００Ｂ、第３の領域２００Ｃ、第４の領域２００Ｄ内に位置している。ここで、各々の領域は、図１に示すように半導体集積回路装置１００の４つの辺をそれぞれ含んでいる。
そして、平面的に見て半導体集積回路装置１００の外側には、デバイス５１〜５８が配置されている。
【００２１】
そして、入出力装置１０１Ａには、第３の電源としての電圧源ＶＤＤ_Ａから、３．３Ｖの電圧が供給される。そして、入出力端子６５，６６が備えられ、３．３Ｖで動作するデバイス５５，５６と接続されている。本実施形態では、電圧源ＶＤＤ_Ａは、デバイス５５，５６にも電圧を供給している。なお、図１の煩雑化を防ぐため、デバイス５５，５６に電圧を供給する配線の図示を省いている。そして、以下の配線についても同様に図示を省いている。
同様に、入出力装置１０１Ｂには、第１の電源としての電圧源ＶＤＤ_Ｂから、３Ｖの電圧が供給される。そして、入出力端子６７，６８が備えられ、３Ｖで動作するデバイス５７，５８と接続されている。本実施形態では、電圧源ＶＤＤ_Ｂは、デバイス５７，５８にも電圧を供給している。
同様に、入出力装置１０１Ｃには、第２の電源としての電圧源ＶＤＤ_Ｃから、５Ｖの電圧が供給される。そして、入出力端子６１，６２が備えられ、５Ｖで動作するデバイス５１，５２と接続されている。本実施形態では、電圧源ＶＤＤ_Ｃは、デバイス５１，５２にも電圧を供給している。
同様に、入出力装置１０１Ｄには、別の第２の電源としての電圧源ＶＤＤ_Ｄから、５Ｖの電圧が供給される。そして、入出力端子６３，６４が備えられ、５Ｖで動作するデバイス５３，５４と接続されている。本実施形態では、電圧源ＶＤＤ_Ｄは、デバイス５３，５４にも電圧を供給している。ここで、電圧源ＶＤＤ_Ｃと電圧源ＶＤＤ_Ｄをまとめて一つの電圧源から電圧を供給するようにしても良い。
即ち、別の第２の電源（第３の電源）電圧に応じてインターフェイスを取ることができ、外部デバイスとのインターフェイスを高い自由度を持って取ることが可能となる。
【００２２】
即ち、第１の入出力装置としての入出力装置１０１Ｂにおける入出力端子６７，６８は、デバイス５７，５８と第１の電源としての電圧源ＶＤＤ_Ｂの電圧（３Ｖ）で、入出力装置１０１Ｂを介してインターフェイスしている。
同様に、第２の入出力装置としての入出力装置１０１Ｃにおける入出力端子６１，６２は、デバイス５１，５２と第２の電源としての電圧源ＶＤＤ_Ｃの電圧（５Ｖ）で、入出力装置１０１Ｃを介してインターフェイスしている。
【００２３】
そして、入出力端子６３とデバイス５３、入出力端子６４とデバイス５４、同様に入出力端子６５とデバイス５５、入出力端子６６とデバイス５６、との間でもインターフェイスがなされている。
【００２４】
また、半導体集積回路装置１００を３．３Ｖのみで使う場合には、入出力装置１０１Ａ、入出力装置１０１Ｂ、入出力装置１０１Ｃ、入出力装置１０１Ｄにそれぞれ３．３Ｖを供給することで対応することができる。入出力装置１０１（Ａ〜Ｄ）に用いるトランジスターとしては、使用電圧が最も高い場合に耐えられるよう耐圧設定しておくことで、種々の電圧に対して切り替えが可能となる。また、使用電圧が決まっていて、他の電圧を扱うことがない場合には、それぞれの電圧に耐えられる程度の耐圧設定しておくことで、高速動作が可能となる。
【００２５】
また、同電圧で多数のインターフェイスが必要となる場合には、複数の入出力装置に必要となる電圧をかけることで対応できる。本実施形態では、５Ｖで動作するインターフェイスが多数ある場合を想定し、入出力装置１０１Ｃ、入出力装置１０１Ｄに５Ｖの電圧を与え、５Ｖの外部電圧に対応したインターフェイスを用いることなど、高い自由度を持って設定できる。
【００２６】
図２は、本実施形態にかかる入出力装置の内部構成の一例を示す概略回路図である。点線で囲われた領域は、入出力装置１０１Ｂの内部であることを示している。入出力装置１０１Ｂは、ＮＭＯＳトランジスター１２２、ＰＭＯＳトランジスター１２１、バッファー回路１２３、バッファー回路１２４、コンパレーター１２８、レベルシフター１１２、レベルシフター１１３と、を含む。そして、一点鎖線で囲われた領域は、演算回路１０１の内部であることを示している。
なお、図２においては一つの入出力端子６７とデバイス５７とを例に取って説明しているが、これは、入出力端子６２とデバイス５２でも成立している。さらには入出力端子６１〜６６、デバイス５１〜５６まで同様の構成を取る。即ち、第１の入出力端子（６７）との間に第１のレベルシフター（後述する１１２と１１３）を備えている。
【００２７】
以下、電気的動作について説明する。まず、演算回路１０１から配線１２６を介し、入出力装置１０１Ｂに出力信号が与えられた場合には、レベルシフター１１２によりレベルシフトを行うと共に、バッファー回路１２３、バッファー回路１２４を駆動して、ＰＭＯＳトランジスター１２１のソースと繋がる端子ＶＤＤ＿Ｂに３Ｖ、ＮＭＯＳトランジスター１２２のソースに０Ｖを供給し、３Ｖの信号レベルを必要とするデバイス５７に供給する。
【００２８】
また、デバイス５７から入出力装置１０１Ｂに信号が与えられた場合には、バッファー回路１２４をＬ、バッファー回路１２３をＨに張り付けることで、ＰＭＯＳトランジスター１２１、ＮＭＯＳトランジスター１２２の出力を高抵抗状態にすることができる（フローティング状態とも呼ばれる）。
そのため、デバイス５７の出力は、レベルシフター１１３を通り、ＶＤＤ＿Ａ（第３の電源）から３．３Ｖの電圧を受けたコンパレーター１２８を通して電圧のレベル変更を行った後、３．３Ｖ（第３の電圧）で動作する演算回路１０１に出力される。
【００２９】
即ち、第３の電源の電圧で動作する演算回路１０１と、第１の入出力端子としての入出力端子６７との間に第１のレベルシフター（レベルシフター１１２，１１３）を備えている。
同様に、演算回路１０１と、第２の入出力端子としての入出力端子６１，６２との間には第２のレベルシフターを備えており、それぞれデバイス５１，５２とインターフェイスしている。
【００３０】
また、第１の入出力端子、第２の入出力端子は共に複数個備えていても良く、例えば入出力端子６７に加えて入出力端子６８を備えていても良い。また、例えば入出力端子６１に加えて入出力端子６２を備えていても良い。
【００３１】
ここでは、３．３Ｖを３Ｖに変換する例について説明したが、これは例えば５Ｖと３Ｖ、２．５Ｖと３．３Ｖに示されるように入出力装置１０１（Ａ〜Ｄ）の耐圧範囲であれば対応可能である。また、本実施形態では、異なる電圧間のインターフェイス例に示しているが、これは全て３．３Ｖ用の入出力装置１０１（Ａ〜Ｄ）を用いても良い。この場合は、使用できる電圧幅を確保した状態で、構成の自由度を向上させることが可能となる。
【００３２】
（半導体集積回路装置の実使用例）
以下、本発明を具体化した各実施形態を図面に基づいて説明する。図３は、ＩＣとしての半導体集積回路装置にデバイスを実装した場合における液晶表示システムの模式図である。なお、入出力端子やレベルシフターについては上記した記載で説明しているので図面の簡略化のため、図示を省略する。
【００３３】
半導体集積回路装置１００は、入出力装置１０１Ａが３．３Ｖで駆動されている。そして入出力装置１０１Ｂが３Ｖで、入出力装置１０１Ｃが５Ｖで、入出力装置１０１Ｄが５Ｖで駆動されている。この場合５Ｖで動作する回路が多いので、２つの辺に５Ｖを掛けて対応している。
【００３４】
そして、半導体集積回路装置１００の周辺に種々の回路を配置して、液晶表示システム２５０を構成した例について示している。ここで、半導体集積回路装置１００の演算回路１０１は３．３Ｖで動作するものを用いている。
【００３５】
入出力装置１０１ＢにはＶＤＤ＿Ｂから３Ｖの電圧が印加されており、３Ｖで動作する部品とインターフェイスが取れる状態となっている。この場合、液晶ドライバー１０３は３Ｖで動作する電圧で動作しており、入出力装置１０１Ｂとインターフェイスが取られ、液晶ディスプレイ１０２に信号を送信している。
同様に、入出力装置１０１ＡにはＶＤＤ＿Ａから３．３Ｖの電圧が印加されている。入出力装置１０１ＡにはＳＲＡＭ１０４、Ｆｌａｓｈメモリー１０５、そして半導体集積回路装置１００の演算回路１０１が、ＢＵＳを介して接続されている。
【００３６】
そして、入出力装置１０１ＤはＶＤＤ＿Ｄから５Ｖの電圧が印加されている。そして、５Ｖで動作するタッチパネル１０６とＩ2Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を介して電気的に結合されている。Ｉ2Ｃは長距離の伝送には向かないが、本実施形態のように同一の筐体（図示せず）にタッチパネル１０６と入出力装置１０１Ｄを繋げることで、筐体内でのデータ通信が可能となる。
【００３７】
そして、入出力装置１０１Ｄには、もう一つデバイスが接続されている。ここでは、テンキー１０７がＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ：汎用入出力）を介して入出力装置１０１Ｄと電気的に結合している。ＧＰＩＯは割り込みを生成すると共に、大量のデータのデバイスへの出力／デバイスからの入力を効率的に行うために、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ：直接メモリーと情報を交換する）を使用することが出来るため、高速動作に適した通信方法である。
【００３８】
そして、入出力装置１０１ＣはＶＤＤ＿Ｃより印加された５Ｖで動作する。赤外線発光ダイオードや、赤外光を検出する機能を備えた赤外線通信装置１０８により遠隔操作を可能としている。また、入出力装置１０１Ｄには前述したＧＰＩＯを介して表示装置１０９が接続されている。
【００３９】
５Ｖでインターフェイスされる素子は、比較的古い設計のものも多いが、反面実績があるため、全面的な変更や交換をすることが困難な場合も多い。このようなデバイスを用いたものを信頼性を保ち、かつ高機能化していくためには、複数の電圧に対応しうる半導体集積回路装置１００を使用することが好適である。ここで、ＶＤＤ＿ＣとＶＤＤ＿Ｄとは共用可能である。
【００４０】
そして、入出力装置１０１ＢはＶＤＤ＿Ｂから３Ｖの電圧が印加されている。そして、入出力装置１０１ＢからＤＡコンバーター１１０に、Ｉ2Ｓ規格（Ｉｎｔｅｒ  ＩＣ  Ｓｏｕｎｄ：ＩＣ間でデジタル音声データをシリアル転送するための規格）に合致したケーブルを用い、信号をＤＡコンバーター１１０に伝達する。そして、ＤＡコンバーター１１０でアナログ信号に変換した後、スピーカー１１１により音声に変換する。Ｉ2Ｓ規格は、入出力装置１０１ＢからＤＡコンバーター１１０に伝送するクロックとデータ信号を分けるため、超低ジッタの接続が実現される。そのため、優れた音質を得ることが可能となる。
【００４１】
（変形例）
以上、半導体集積回路装置１００が正方形であり、第１の領域２００Ａ〜第４の領域２００Ｄが演算回路１０１を覆う場合について説明したが、これは種々の形状を備えた場合においても有効である。図４（ａ）〜（ｅ）は、半導体集積回路装置の別の形状を示す平面図である。
【００４２】
図４（ａ）に示すように、演算回路１０１の一辺に第１の領域２００Ａと第２の領域２００Ｂとを配置しても良い。インターフェイスするデバイスがあまり多くない場合には、このような形状をとることで半導体集積回路装置１００の面積を小型化することが可能となる。
また、図４（ｂ）に示すように、外周の一部に第１の領域２００Ａと第２の領域２００Ｂとを配置しても良い。
また、図４（ｃ）に示すように、切り欠きがある形状に対しても対応可能である。
また、図４（ｄ）に示すように、長方形に対しても対応可能である。
また、図４（ｅ）に示すように、周辺以外の領域を用いても対応可能である。
【００４３】
上記した、本実施形態に示した半導体集積回路装置を用いることにより、以下に示す効果を得ることができる。
【００４４】
外付け部品を用いずに、複数の電圧源（ＶＤＤ＿（Ａ〜Ｄ））に対応した半導体集積回路装置１００を提供することが可能となる。電源の電圧をそれぞれ変えることで、動作電圧の異なるデバイスとの入出力を行うことが可能となる。特に、実績がある従来のデバイス（ソフトウェアの信頼性も含む）と組み合わせることが容易となり、信頼性を保ちつつ、かつ新しい機能を追加することが容易に実現可能となる。
【００４５】
半導体集積回路装置１００の入出力装置の内側に演算回路１０１が配置されるようになる。即ち、入出力装置１０１（Ａ〜Ｄ）と演算回路１０１とを独立させて設計を行うことが可能となるため、開発期間の短縮や、開発負荷の低減が可能となる。また、演算回路１０１の外側に入出力装置１０１（Ａ〜Ｄ）が配置される。そのため、多数の種類の電源から浸入するノイズは、一旦入出力装置１０１（Ａ〜Ｄ）で処理されてから演算回路１０１に伝えられることとなり、情報処理を高い精度で行うことが可能となる。
【００４６】
半導体集積回路装置１００の入出力装置１０１（Ａ〜Ｄ）と、演算回路１０１との間にレベルシフターが設けられる。そのため、配線量を抑えて（半導体集積回路装置１００の面積を抑えて）外部デバイスとインターフェイスすることが可能となる。
【００４７】
入出力装置１０１（Ａ〜Ｄ）に用いるトランジスターに対して、使用電圧が最も高い場合に耐えられるよう耐圧設定しておくことで、種々の電圧に対して切り替えが可能となる。
【００４８】
使用電圧が決まっていて、他の電圧を扱うことがない場合には、それぞれの電圧に耐えられる程度の耐圧設定しておくことで、高速動作が可能となる。
【００４９】
同電圧で多数のインターフェイスが必要となる場合には、複数の入出力装置１０１（Ａ〜Ｄ）に必要となる電圧をかけることで多数のインターフェイスを行う場合にも対応可能となる。
【００５０】
入出力装置１０１（Ａ〜Ｄ）に演算回路１０１と同じ電圧をかけることで、使用できる電圧幅を確保した状態で、構成の自由度を向上させることが可能となる。
【００５１】
ＧＰＩＯや、ＤＭＡ、Ｉ2Ｓ規格、Ｉ2Ｃ規格にも対応できるようになるため、広範囲な規格を組み合わせてインターフェイスすることが可能となる。
【符号の説明】
【００５２】
１０…マイクロプロセッサー、１１…レベルシフター、１２…デバイス、５１…デバイス、５２…デバイス、５３…デバイス、５４…デバイス、５５…デバイス、５６…デバイス、５７…デバイス、５８…デバイス、６１…入出力端子、６２…入出力端子、６３…入出力端子、６４…入出力端子、６５…入出力端子、６６…入出力端子、６７…入出力端子、６８…入出力端子、１００…半導体集積回路装置、１０１…演算回路、１０１Ａ…入出力装置、１０１Ｂ…入出力装置、１０１Ｃ…入出力装置、１０１Ｄ…入出力装置、１０２…液晶ディスプレイ、１０３…液晶ドライバー、１０４…ＳＲＡＭ、１０５…Ｆｌａｓｈメモリー、１０６…タッチパネル、１０７…テンキー、１０８…赤外線通信装置、１０９…表示装置、１１０…ＤＡコンバーター、１１１…スピーカー、１１２…レベルシフター、１１３…レベルシフター、１２１…ＰＭＯＳトランジスター、１２２…ＮＭＯＳトランジスター、１２３…バッファー回路、１２４…バッファー回路、１２６…配線、１２８…コンパレーター、２００Ａ…第１の領域、２００Ｂ…第２の領域、２００Ｃ…第３の領域、２００Ｄ…第４の領域、２５０…液晶表示システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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