(57)【要約】【課題】多数枚のＤＳＰカードの全てのフラッシュメモリに対して同じ内容の書込みデータを１回の操作で同時に書込みでき、安価な構成で全フラッシュメモリに対して高速データ書込みを可能としたＤＳＰによるフラッシュメモリデータ更新装置を提供する。【解決手段】記憶装置２１及びシリアル出力装置２２を有する外部コンピュータ６と、第１のシリアル伝送路５を介して外部コンピュータ６からのデータファイルを複製する複製装置４と、複数本の第２のシリアル伝送路３と、インターフェース部２３、外部記憶装置１４、内部メモリ８を有するＮ個のＤＳＰ１０、及びフラッシュメモリ７をそれぞれが有するＤＳＰカード２とを備え、ＤＳＰカード２の枚数に応じて複製装置４がデータファイルを複製し、各ＤＳＰカード２の第１のＤＳＰ１０が各データファイルを用いてフラッシュメモリ７を更新する。【選択図】図１
2011164842.tif 000002
【特許請求の範囲】
【請求項１】
書込み用のデータファイルを記憶する記憶装置、およびこのデータファイルをシリアルデータに変換し高速シリアルデータを出力するシリアル出力装置を有する外部コンピュータと、
この外部コンピュータの前記シリアル出力装置に接続された第１のシリアル伝送路と、
この第１のシリアル伝送路を介して前記外部コンピュータから出力された前記データファイルのシリアルデータを複製する複製装置と、
それぞれこの複製装置に接続された複数の第２のシリアル伝送路と、
前記第２のシリアル伝送路から高速シリアルデータを受信するインターフェース部、このインターフェース部を介して前記複製装置から出力された前記データファイルを記憶する外部記憶装置、それぞれこの外部記憶装置に記憶されたディジタル信号処理用の実行プログラムおよび演算用のテーブルデータを転送される内部メモリを有する複数個のＤＳＰ、および初期化プログラムを記憶するフラッシュメモリをそれぞれが有する複数枚のＤＳＰカードと、を備え、
これらのＤＳＰカードの枚数に応じて前記複製装置が前記シリアルデータを複製し、複製した各データファイルを各第２のシリアル伝送路に出力し、各ＤＳＰカードのいずれかのＤＳＰがこれらのデータファイルを用いて前記フラッシュメモリを更新することを特徴とするディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置。
【請求項２】
前記インターフェース部は、前記第２のシリアル伝送路からの高速シリアルデータを受信するシリアル受信装置と、シリアルデータ伝送側のバスおよび前記ＤＳＰカード側のバスの間をインターフェースするバスブリッジとを備えることを特徴とする請求項１記載のディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置。
【請求項３】
書込み用のデータファイルを記憶する記憶装置、およびこのデータファイルをシリアルデータに変換し高速シリアルデータを出力するシリアル出力装置を有する外部コンピュータを、第１のシリアル伝送路を介して複製装置に接続するステップと、
前記複製装置に第２のシリアル伝送路を介して接続されたインターフェース部、このインターフェース部を介して前記複製装置から出力された前記データファイルを記憶する外部記憶装置、それぞれこの外部記憶装置に記憶されたディジタル信号処理用の実行プログラムおよび演算用のテーブルデータを転送される内部メモリを有する複数個のＤＳＰ、および初期化プログラムを記憶するフラッシュメモリのそれぞれを複数枚のカード基板に搭載し、これらのインターフェース部、外部記憶装置、複数個のＤＳＰおよびフラッシュメモリを接続するステップと、
前記複製装置が、前記外部コンピュータからこの外部コンピュータに用意された前記データファイルの高速シリアルデータを受信してこの高速シリアルデータをカード基板枚数に応じて複製するステップと、
各ＤＳＰカードの前記インターフェース部が前記高速シリアルデータを受信し、この高速シリアルデータを変換して得たデータファイルを前記外部記憶装置に保存するステップと、
前記各ＤＳＰカードのいずれかのＤＳＰが前記データファイルを用いて前記フラッシュメモリを更新するステップと、を備えたことを特徴とするディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法。
【請求項４】
前記フラッシュメモリを更新するステップでは、
更新に先立って、前記ＤＳＰが、前記外部コンピュータから、送信されるべきデータについてのデータサイズおよびチェックサムを受信して前記外部記憶装置に記憶し、
前記ＤＳＰは、前記外部コンピュータから、前記実行プログラム又は前記テーブルデータを受信し、前記実行プログラム又は前記テーブルデータのデータサイズおよびチェックサムを演算し、
前記ＤＳＰは、求めたデータサイズおよびチェックサムと、前記外部記憶装置に記憶された前記データサイズおよび前記チェックサムとの間で比較演算を行い、
前記ＤＳＰは、比較結果によりデータ受信を確認した場合、前記外部記憶装置に記憶された前記実行プログラム又は前記テーブルデータを用いて前記フラッシュメモリを更新することを特徴とする請求項３記載のディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＳＰ（ディジタルシグナルプロセッサ）によるフラッシュメモリデータ更新装置およびＤＳＰによるフラッシュメモリデータ更新方法に関する。
【背景技術】
【０００２】
フラッシュメモリの更新処理は、書込みデータの通信処理とフラッシュメモリ制御処理との２つに分かれる。しかし、ＤＳＰのメモリ容量が小さいことから、ＴＣＰ／ＩＰのような通信ソフトウェアを用いた汎用通信処理は実現できない。従って、ＤＳＰメーカーによる専用のフラッシュメモリ書込み用装置を用いる以外にフラッシュメモリの書込みを行う方法がない。
【０００３】
図５はフラッシュメモリ書込み用装置の一例を示す図である。フラッシュメモリ書込み用装置４９は、市販のＤＳＰカード５０と、更新対象のフラッシュＲＯＭ５５Ａを有する他のＤＳＰカード６９と、拡張スロット５１及び図示しないマザーボードを有するパソコン５２とを備えている。ＤＳＰカード５０は、それぞれ内部メモリを有するＮ個のＤＳＰ５３と、データバス５４と、各ＤＳＰ５３が実行する計算命令を記述したプログラムを記憶するＤＳＰ用フラッシュＲＯＭ５５と、各ＤＳＰ５３による計算の実行結果を一時的に記憶する外部メモリ５６と、パソコン５２側のＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス及びデータバス５４間をインターフェースするＰＣＩバスインターフェース部５７とを備えている。各ＤＳＰ５３は起動時に自身が実行するプログラムをフラッシュＲＯＭ５５より読込み、ＤＳＰカード５０へ入力されたデータに対して信号処理を行うようにしている。
【０００４】
パソコン５２のマザーボードには、拡張スロット５１に接続されたＰＣＩバス５８と、このＰＣＩバス５８に接続されたＰＣＩ−ホストブリッジ５９と、データバス６０を介してこのＰＣＩ−ホストブリッジ５９と接続されたＣＰＵ６１と、データバス６２を介してＰＣＩ−ホストブリッジ５９と接続された外部メモリ６３とが設けられている。ＰＣＩ−ホストブリッジ５９にはデータバス６４を介してＣＰＵ６１用のフラッシュＲＯＭ６５が接続されている。ＣＰＵ６１は、このフラッシュＲＯＭ６５と、ディスプレイコントローラ等の周辺デバイス６６と、ＨＤＤ（ハードディスクドライブ）６７との間でデータを送受信する。ＨＤＤ６７にはＤＳＰカードメーカーが提供するドライバ及びアプリケーションが記憶されている。ＰＣＩバス５８にはＬＡＮコントローラ６８が接続されている。
【０００５】
図５に示すとおり、同一のＤＳＰＩＣから構成された市販のＤＳＰカード５０は、パソコン５２の拡張スロット５１に装着されており、パソコン５２及びＤＳＰ５３の間の通信は、ＨＤＤ６７のドライバ及びアプリケーションをＣＰＵ６１が実行することにより実施される。ＨＤＤ６７からＰＣＩバス５８を経由して、ＤＳＰカード５０上で制御を司る第１のＤＳＰ５３の内部メモリまで、プログラム及び書込みデータファイルが転送される。
【０００６】
次に、ＤＳＰカード５０でのＤＳＰ５３−ＤＳＰ５３間の通信は各ＤＳＰ５３自身が持つ独自通信機能を用いることで行われる。第１のＤＳＰ５３は、プログラム及び書込みデータファイルを、ＤＳＰ間接続ケーブル７０を介して他のＤＳＰカード６９上で制御を司る第１のＤＳＰ５３へ出力する。この第１のＤＳＰ５３が、更新対象のフラッシュＲＯＭ５５Ａへのデータの書込みを行う。
【０００７】
このフラッシュＲＯＭ５５Ａを更新するためには、他のＤＳＰカード６９上のＤＳＰ５３及びＤＳＰカード５０上のＤＳＰ５３間でデータを送受信できる環境が必要である。ＤＳＰメーカーは、ＤＳＰカード単体で、このＤＳＰカード６９上のフラッシュＲＯＭ５５Ａを更新できるようにしたＤＳＰ開発用の装置を提供しているがこの装置は高額である。
【０００８】
一方、パソコン５２の拡張スロット５１に市販のＤＳＰカード５０を挿入し、パソコン５２からＤＳＰカード５０を経由して他のＤＳＰカード６９のフラッシュＲＯＭ５５Ａを更新する場合、ＤＳＰカード５０、６９間を結ぶ専用のＤＳＰ間接続ケーブル７０が必要となる。また、ＤＳＰ間接続ケーブル７０を介してフラッシュＲＯＭ５５Ａに書込まれるデータを、ＤＳＰカード５０を介してＤＳＰカード６９へ送出するためのデータ送出制御用のソフトウェアがパソコン５２側に必要である。ところが、市販のＤＳＰカード５０も高額である。フラッシュＲＯＭ５５Ａを更新するという目的のためだけに、市販のＤＳＰカード５０を購入することは多額の費用がかかる上、納期も長い。ＲＯＭ更新が必要な時に書込み環境が得られない。市販のＤＳＰカード５０の購入が憚られるという点から、フラッシュＲＯＭ５５Ａのプログラムの更新を容易に行うことができない。
【０００９】
そこで、従来、シャーシと、このシャーシ内のバックプレーンの面上に列設した複数個のスロットと、これらのスロットに挿入された複数枚のＤＳＰカードと、いずれかのスロットに挿入されたＣＰＵカードと、各スロット間をバス接続するＶＭＥバスとを備えた装置を構成し、遠隔端末からＣＰＵに指令を送信することによってＤＳＰカード上のフラッシュＲＯＭを更新するようにしたＤＳＰカードのフラッシュＲＯＭ更新方法が提案されている（特許文献１参照）。特許文献１に記載の更新方法は、ＣＰＵが同一のＶＭＥバックプレーンに属する全カードのＣＲ／ＣＳＲ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＲＯＭ  ａｎｄ  Ｃｏｎｔｒｏｌ  Ｓｔａｔｕｓ  Ｒｅｇｉｓｔｅｒ）レジスタからカード種別を収集し、ＣＰＵが、更新すべきフラッシュＲＯＭを設けたＤＳＰカードを選択し、そのフラッシュＲＯＭを更新する方法である。
【００１０】
また、大容量のメモリを使ってこのメモリにフラッシュＲＯＭを更新するために必要な指令を記述したソフトウェアを記憶させることができる場合、ＣＰＵは更新制御用のプログラムを用いてＲＯＭを更新可能である。従来、ＲＯＭに格納されたプログラムの機能修正を効率的に行えるようにしたメモリカードが知られている（例えば特許文献２参照）。フロッピー（登録商標）ディスクドライブが搭載されていない電子機器が、シリアルインターフェースを用いて電子機器のフラッシュメモリの更新を容易に行えるようにしたフラッシュメモリデータ更新方法も知られている（例えば特許文献３参照）。
【００１１】
これらの特許文献２、３に記載の技術は、ホストプロセッサと、フラッシュメモリの書込み制御を行うコントローラとが協調動作することで、フラッシュメモリの更新を実現するようにしている。メモリカードや更新装置は、ＣＰＵが十分な容量を有するメモリを使えるため、基本ソフトウェア（ＯＳ）やフラッシュＲＯＭを更新するために必要なソフトウェアをメモリに記憶させることが可能であり、大容量メモリを使って更新処理を実行するようにしている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−７１１０７号公報
【特許文献２】特開２００６−１２００８２号公報
【特許文献３】特開２０００−１２２８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、多数のＤＳＰカードの各フラッシュＲＯＭのデータ書込みや更新を行う場合、上述した複数枚のＤＳＰカードをシャーシ内でバス接続する手法では、ＣＰＵカードとＤＳＰカードとを接続しＶＭＥメモリ空間の割付け処理を行わなければ、フラッシュＲＯＭを更新することができない。ＤＳＰカード上のフラッシュＲＯＭを更新するという目的のためだけに、ＣＰＵカードやＤＳＰカードのセットを準備し、これらのＣＰＵカード及びＤＳＰカードを収納するシャーシを準備することは費用の点から不利である。ＤＳＰカードの枚数が数百枚など多数枚である場合、努めてパソコンを利用できるようにした更新作業の環境下で、汎用的な更新方法を用いて安価にフラッシュＲＯＭを更新することが求められる。
【００１４】
また、ＤＳＰの使用可能なメモリの容量は少ないため、上述した特許文献２、３に記載の技術では、ＤＳＰカードにＬＡＮを接続しＤＳＰカードとＬＡＮ側端末との間で通信するためのプロトコルソフトウェアを各ＤＳＰが読込みして実行することができない。ＬＡＮ経由でＲＯＭ更新用のプログラムをフラッシュＲＯＭにダウンロードすることができない。
【００１５】
本発明は、上記の課題に鑑み、多数枚のＤＳＰカードの全てのフラッシュメモリに対して同じ内容の書込みデータを１回の操作で同時に書込みすることを可能とし、且つシャーシ等を準備してこれらのＤＳＰカードを接続するといった手間をかけずに安価な構成により全フラッシュメモリに対して高速なデータ書込みを可能としたディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置およびディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
このような課題を解決するため、本発明の一態様によれば、書込み用のデータファイルを記憶する記憶装置、およびこのデータファイルをシリアルデータに変換し高速シリアルデータを出力するシリアル出力装置を有する外部コンピュータと、この外部コンピュータの前記シリアル出力装置に接続された第１のシリアル伝送路と、この第１のシリアル伝送路を介して前記外部コンピュータから出力された前記データファイルのシリアルデータを複製する複製装置と、それぞれこの複製装置に接続された複数の第２のシリアル伝送路と、前記第２のシリアル伝送路から高速シリアルデータを受信するインターフェース部、このインターフェース部を介して前記複製装置から出力された前記データファイルを記憶する外部記憶装置、それぞれこの外部記憶装置に記憶されたディジタル信号処理用の実行プログラムおよび演算用のテーブルデータを転送される内部メモリを有する複数個のＤＳＰ、および初期化プログラムを記憶するフラッシュメモリをそれぞれが有する複数枚のＤＳＰカードと、を備え、これらのＤＳＰカードの枚数に応じて前記複製装置が前記シリアルデータを複製し、複製した各データファイルを各第２のシリアル伝送路に出力し、各ＤＳＰカードのいずれかのＤＳＰがこれらのデータファイルを用いて前記フラッシュメモリを更新することを特徴とするディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置が提供される。
【００１７】
また、本発明の別の一態様によれば、（ａ）書込み用のデータファイルを記憶する記憶装置、およびこのデータファイルをシリアルデータに変換し高速シリアルデータを出力するシリアル出力装置を有する外部コンピュータを、第１のシリアル伝送路を介して複製装置に接続するステップと、（ｂ）インターフェース部、外部記憶装置、それぞれ内部メモリを有する複数個のＤＳＰ、およびフラッシュメモリのそれぞれを複数枚のカード基板に搭載し、これらのインターフェース部、外部記憶装置、複数個のＤＳＰおよびフラッシュメモリを接続するステップと、（ｃ）前記複製装置が、前記外部コンピュータからこの外部コンピュータに用意された前記データファイルの高速シリアルデータを受信してこの高速シリアルデータをカード基板枚数に応じて複製するステップと、（ｄ）各ＤＳＰカードの前記インターフェース部が前記高速シリアルデータを受信し、この高速シリアルデータを変換して得たデータファイルを前記外部記憶装置に保存するステップと、（ｅ）前記各ＤＳＰカードのいずれかのＤＳＰが前記データファイルを用いて前記フラッシュメモリを更新するステップと、を備えたことを特徴とするディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法が提供される。
【発明の効果】
【００１８】
本発明によれば、複数枚のＤＳＰカードの全てのフラッシュメモリに対して同じ内容の書込みデータを１回の操作で同時に書込みすることができるようになり、安価な構成により全フラッシュメモリに対して高速なデータ書込みを行えるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係るディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置の構成図である。
【図２】第１のＤＳＰのブート手順を説明するためのフローチャートである。
【図３】第２のＤＳＰのブート手順を説明するためのフローチャートである。
【図４】外部コンピュータによるフラッシュメモリの更新制御手順を説明するためのフローチャートである。
【図５】従来のフラッシュメモリ書込み用装置の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態に係るディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置およびディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法について、図１乃至図４を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００２１】
（構成）
本実施形態に係るディジタルシグナルプロセッサシステムによるフラッシュメモリデータ更新装置はフラッシュＲＯＭ更新装置である。
【００２２】
図１はフラッシュＲＯＭ更新装置の構成図である。フラッシュＲＯＭ更新装置１は、それぞれＤＳＰプログラムを実行するＭ枚のＤＳＰカード２と、データバス３（第２のシリアル伝送路）によりこれらのＤＳＰカード２に接続された回線データ複製装置４（複製装置）と、データバス５（第１のシリアル伝送路）によりこの回線データ複製装置４に接続されたパソコン６（外部コンピュータ）とを備えている。
【００２３】
フラッシュＲＯＭ更新装置１は、一つの回線データ複製装置４がパソコン６からのデータファイルを倍倍に複製処理し、この回線データ複製装置４がＤＳＰカード２の枚数分の同じデータファイルを各ＤＳＰカード２に対して送り、ＤＳＰカード２上の外部記憶装置に一時的に受信データファイルを格納した後、データファイルをいずれか一個のＤＳＰがフラッシュＲＯＭ（フラッシュメモリ）に対して書込又は更新を行うようにしている。
【００２４】
ＤＳＰカード２はフラッシュＲＯＭ７を有し、このフラッシュＲＯＭ７から信号処理演算用の実行ファイルを読込み、ディジタルフィルタ処理やＦＦＴ処理などの信号処理演算を行う。ＤＳＰカード２は、それぞれ内部メモリ８及びＤＭＡコントローラ９を持つＮ個（Ｎは例えば５）のＤＳＰ１０と、各ＤＭＡコントローラ９に接続される第１のデータバス１１と、このデータバス１１に接続されたバスプロトコル変換機能部１２（バスブリッジ）と、このバスプロトコル変換機能部１２に第２のデータバス１３を介して接続された外部記憶装置１４と、バスプロトコル変換機能部１２に第１のデータバス１１を介して接続されたフラッシュＲＯＭ７と、バスプロトコル変換機能部１２に第３のデータバス１５を介して接続された高速シリアル通信装置１６（シリアル受信装置）とを備えている。
【００２５】
各ＤＳＰ１０の内部メモリ８は小容量の記憶領域を有する。これらの内部メモリ８はプログラム及びデータを格納する。ＤＳＰ１０は初期化された後、内部メモリ８に実行ファイルを取込み、ディジタル信号処理用のＤＳＰソフトウェアを作成し、実行する。ＤＭＡコントローラ９はこの内部メモリ８に記憶されるデータをＤＭＡ転送するものである。ＤＳＰ＿１〜ＤＳＰ＿ＮはＮ個のＤＳＰ１０を表す。
【００２６】
バスプロトコル変換機能部１２はバス幅やデータ転送単位が異なるデータバス１１、１３、１５の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送するバスブリッジである。
【００２７】
外部記憶装置１４はＤＳＰカード２が受信した書込み用あるいは更新用のソフトウェアファイルを一時記憶する揮発性の記憶装置である。この外部記憶装置１４がフラッシュＲＯＭ７用の書き込みデータファイルを第１のＤＳＰ１０に渡す。外部記憶装置１４にはページメモリのような大容量のメモリが用いられる。
【００２８】
フラッシュＲＯＭ７は各ＤＳＰ１０の実行プログラムを保持する。各プログラムはＤＳＰカード２に電源が投入されたときに、各ＤＭＡコントローラ９によりそれぞれの内部メモリ８へ転送されるようになっている。各ＤＳＰ１０は、プログラムの計算命令にしたがって割当てられたＤＳＰソフトウェアの演算処理を行う。
【００２９】
高速シリアル通信装置１６は、データバス３により回線データ複製装置４からのシリアルデータを受信する機能を有する。この高速シリアル通信装置１６、データバス１５及びバスプロトコル変換機能部１２がインターフェース部２３として機能する。インターフェース部２３はデータバス３から高速シリアルデータを受信し、外部記憶装置１４へデータファイルを書込む。
【００３０】
本実施形態では、高速シリアル通信装置１６と、バスプロトコル変換機能部１２とがＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）を使って１チップ化されている。バスプロトコル変換機能部１２が、内部バスであるデータバス１５と、シリアル伝送側のデータバス３との間でシリアルデータ転送を行うための通信処理を行う。バスプロトコル変換機能部１２及び高速シリアル通信装置１６が１パッケージで構成され、ＤＳＰカード２上での集積度を上げるようにされている。
【００３１】
ＤＳＰカード２は、複数のＤＳＰ１０から構成されていることから、ブート対象のＤＳＰ１０は１個又は複数個存在する。Ｍ枚のＤＳＰカード２の構成はいずれも同じである。
【００３２】
また、回線データ複製装置４は、パソコン６の出力データを複製する複製装置であり、例えばＳｅｒｉａｌ  Ｒａｐｉｄ  ＩＯのマルチキャスト機能を実行する。Ｓｅｒｉａｌ  Ｒａｐｉｄ  ＩＯとは、基板間及びチップ間における大容量高速データの伝送インターフェースプロトコル又は規格を指す。
【００３３】
回線データ複製装置４は、データバス５からの書込み用のデータファイルを記憶する入力バッファ１７と、この入力バッファ１７のデータファイルから例えばＭ個の同じデータファイルを複製し、ＤＳＰカード２毎に方路を決定して出力する複製部１８と、それぞれこの複製部１８により複製されたデータファイルを記憶するＭ個の出力バッファ１９とを備える。複製部１８は２倍、４倍、８倍、１６倍、３２倍及び６４倍といった倍倍にデータファイルを複製する処理を行う論理回路である。
【００３４】
また、パソコン６は、ホストＣＰＵとしてのＣＰＵ２０と、データファイルを記憶可能な容量を有する記憶装置２１と、高速シリアルデータを出力する高速シリアル通信装置２２（シリアル出力装置）とを備えている。パソコン６はデータバス３、５をＤＳＰカード２との間で共有する。記憶装置２１にはハードディスクやＲＡＭが用いられる。高速シリアル通信装置２２はＣＰＵ２０及び回線データ複製装置４間でデータ送受信を可能になっている。高速シリアル通信装置２２は、送出すべきデータをシリアル信号列に変換し、高速シリアルデータを伝送出力する。
【００３５】
パソコン６は、拡張スロットに挿入された高速シリアル通信装置２２を利用して、ＤＳＰカード２へフラッシュＲＯＭ７更新用の書込みデータファイルを転送する。その後、ＤＳＰカード２上のＤＳＰ１０がフラッシュＲＯＭ７を更新するようになっている。
【００３６】
本実施形態に係るディジタルシグナルプロセッサによるフラッシュメモリデータ更新方法は、予め、パソコン６をデータバス５により回線データ複製装置４に接続し、インターフェース部２３、外部記憶装置１４、Ｎ個のＤＳＰ１０、及びフラッシュＲＯＭ７をＤＳＰカード基板上で接続する。ファームウェアを常駐させるために用いるフラッシュＲＯＭ７をＤＳＰカード２上に搭載しておく。従来例のようにシャーシ内に複数枚のＤＳＰカードを挿し、これらのＤＳＰカード間をバス接続するといった手間をかけずに、高速シリアル通信が可能にされている。
【００３７】
この状態で、ＣＰＵ２０と通信を行うための高速シリアル通信装置１６を搭載したＤＳＰカード２のフラッシュＲＯＭ７の更新にあたり、パソコン６は、拡張スロットに挿入された高速シリアル通信装置２２を利用して、ＤＳＰカード２へフラッシュＲＯＭ７更新用の書込みデータファイルを転送する。この更新方法は、回線データ複製装置４が、パソコン６から書込みデータファイルの高速シリアルデータを受信して複製するステップと、インターフェース部２３が高速シリアルデータを受信する受信処理を行うステップと、受信した書込みデータファイルを外部記憶装置１４に保存するステップと、Ｎ個のうちの１個のＤＳＰ１０が受信データの確認を行うステップと、このＤＳＰ１０がフラッシュＲＯＭ７を更新するステップとを含む。
【００３８】
（作用）
上述の構成の本実施形態に係るフラッシュＲＯＭ更新装置１のＤＳＰカード２における第１のＤＳＰ１０（ＤＳＰ＿１）から第ＮのＤＳＰ１０（ＤＳＰ＿Ｎ）をブートさせるための動作フローを、図２から図４を参照して説明する。各ＤＳＰＩＣチップは複数本のピンを有し、これらのピンの論理によってチップＩＤの識別を可能にされている。Ｎ個のＤＳＰＩＣの複数本のＩＣピンの論理値を各ＤＳＰ１０自身が読込むことにより、Ｎ個のＤＳＰ１０のうちのいずれかがマスターＤＳＰとして機能し、残りのＤＳＰ１０がスレーブＤＳＰとしてブート後の動作を開始する。
【００３９】
（１）第１のＤＳＰ１０のブート方法
図２は第１のＤＳＰ１０のブート手順を説明するためのフローチャートである。
【００４０】
ステップＡ１において、第１のＤＳＰ１０は、図１中の（１）に示すとおり、フラッシュＲＯＭ７からプログラムを起動する。起動後、ステップＡ２において、このＤＳＰ１０は高速シリアル通信装置１６の受信設定を行う。パソコン６からの書込みデータファイルは、データバス３、５を介し、そのまま送信されるようにされる。
【００４１】
ステップＡ３において、ＤＳＰ１０はフラッシュＲＯＭ７の更新処理を実行する場合に必要な更新指令を受信したかどうかを判定する。更新指令を受信した場合は、Ｙｅｓルートを通り、ステップＡ４において、ＤＳＰ１０は、ＣＰＵ２０からの書込みデータ受信指令を受信したかどうかを判定する。ＤＳＰ１０はパソコン６が送信する処理指令の受信待ちに入る。
【００４２】
ステップＡ４において、図１中の（２）に示すとおり、第１のＤＳＰ１０が高速シリアル通信装置１６より書込みデータの受信指令を受けた場合、Ｙｅｓルートを通り、ステップＡ５において、このＤＳＰ１０は、続いてパソコン６から送信される２種類のデータ（データサイズ、及びチェックサム）を受信する。
【００４３】
最後に、ステップＡ６において、第１のＤＳＰ１０は、パソコン６から送信される書込みデータファイルをデータサイズ分受信し、この書込みデータファイルを外部記憶装置１４に保存する。
【００４４】
この後、ステップＡ７において、ＤＳＰ１０は、データサイズとチェックサムとを比較し、ステップＡ８において、ＤＳＰ１０はこれらを比較した結果に異常があるかどうかを判定する。比較結果が正常であれば、Ｙｅｓルートを通り、ステップＡ９において、ＤＳＰ１０は、受信データを用いて、フラッシュＲＯＭ７の更新処理を行う。異常があるとＤＳＰ１０が判定した場合、ステップＡ８にてＮｏルートを通り、ステップＡ１０において、ＤＳＰ１０は受信データを破棄する。その後、ＤＳＰ１０は、ステップＡ３の処理を行う。
【００４５】
また、ステップＡ４において、第１のＤＳＰ１０が高速シリアル通信装置１６から書込みデータの受信指令を受信しない場合、Ｎｏルートを通り、ステップＡ３に戻る。
【００４６】
また、ステップＡ３において、第１のＤＳＰ１０がパソコン６から更新指令を受信していない場合、ステップＡ３のＮｏルートを通り、ステップＡ１１において、第１のＤＳＰ１０は第２のＤＳＰ１０から第ＮのＤＳＰ１０までのそれぞれをリセットし、ステップＡ１２において、第１のＤＳＰ１０はこの第１のＤＳＰ１０自身のブート処理を行い、第１のＤＳＰ１０は処理を終える。
【００４７】
フラッシュＲＯＭ７が更新された後、次回、ＤＳＰ１０が立上がる時からは、その更新されたデータを第１〜第Ｎの全てのＤＳＰ１０がロードし、ＤＳＰソフトウェアの演算処理が実行される。
【００４８】
Ｍ枚のＤＳＰカード２における各第１のＤＳＰ１０のブート手順は、いずれも図２の一枚目のＤＳＰカード２の例と同じである。
【００４９】
（２）ＤＳＰ２〜Ｎのブート方法
第２のＤＳＰ１０（ＤＳＰ＿２）から第ＮのＤＳＰ１０のブート方法を図３に示す。
【００５０】
図３は第２のＤＳＰ１０のブート手順を説明するためのフローチャートである。バスプロトコル変換機能部１２が、全てのＤＳＰ１０のリセットを解除すると、ステップＢ１において、第２のＤＳＰ１０はフラッシュＲＯＭ７よりプログラムを読出して、これを内部メモリ８にロードする。ステップＢ２において、第２のＤＳＰ１０は、ロードしたプログラムを用いて初期設定を行う。例えばデータの受け渡しをするためのアドレスが設定される。第２のＤＳＰ１０は、所望の演算などの処理を開始できる状態になる。
【００５１】
ステップＢ３において、第２のＤＳＰ１０は、データが入力されるまで待機しており（Ｎｏと付されたルート）、第２のＤＳＰ１０へデータが入力されると、Ｙｅｓルートを通り、ステップＢ４において、第２のＤＳＰ１０は信号処理演算を開始する。ステップＢ５において、第２のＤＳＰ１０は、演算結果を出力する。再度、ステップＢ３に戻り、第２のＤＳＰ１０はデータが入力されることを待つ。
【００５２】
第３〜第Ｎの各ＤＳＰ１０の各ブート方法も第２のＤＳＰ１０のブート方法と同じである。
【００５３】
これにより、第２〜第Ｎの各ＤＳＰ１０はいずれも、図１中の（１）に示すとおりフラッシュＲＯＭ７からプログラムを起動した後、所定の演算処理を実施する。第２〜第Ｎの各ＤＳＰ１０は、フラッシュＲＯＭ７が更新されたかどうかにかかわらず、フラッシュＲＯＭ７からデータを読込みした後、与えられたＤＳＰソフトウェアの演算処理を行う。
【００５４】
（３）パソコン６の書込みデータ送信方法
パソコン６におけるアプリケーションソフトウェアが実行するフラッシュＲＯＭ７更新用の書込みデータの送信方法を図４により説明する。図４はパソコン６によるフラッシュＲＯＭ７の更新制御手順を説明するためのフローチャートである。
【００５５】
ステップＣ１において、パソコン６は、図１中の（２）に示すとおり、データバス５を用いてＤＳＰカード２へ書込みデータ更新指令を送信する。
【００５６】
ステップＣ２において、パソコン６は、書込みデータファイルから、データサイズ及びチェックサムを算出する。その後、ステップＣ３において、パソコン６は、回線データ複製装置４へチェックサム及びデータサイズを送信する。
【００５７】
ステップＣ４において、高速シリアル通信装置２２からの送信完了通知をパソコン６が受信すると、データ送信が完了したと判定し、Ｙｅｓルートを通り、その後、ステップＣ５において、ＤＳＰカード２の高速シリアル通信装置１６へ宛ててパソコン６は書込みデータファイルを送信する。パソコン６の高速シリアル通信装置２２からの送信データはデータバス５経由で回線データ複製装置４に出力される。この回線データ複製装置４によって、シリアルデータは入力バッファ１７にバッファリングされる。バッファリングされたデータファイルはＭ個分同じデータファイルが複製される。
【００５８】
例えばＭが４８である場合、回線データ複製装置４は、受信したデータファイルを、２倍、４倍、８倍、１６倍、３２倍及び６４倍といった倍倍に複製し、６４倍に複製したうちの４８個のデータファイルをそれぞれ４８枚のＤＳＰカード２に接続された出力バッファ１９に書込み、この出力バッファ１９から、データバス３経由で高速シリアル通信装置１６へシリアル伝送が行われる。
【００５９】
ステップＣ６では、送信異常が発生した場合、Ｎｏルートを通り、再度ステップＣ５を実行する。ステップＣ６において、パソコン６が高速シリアル通信装置２２から送信完了通知を受信すると、Ｙｅｓルートを通り、パソコン６は処理を終える。
【００６０】
以上説明したように、パソコン６と高速シリアル通信装置１６とを用いる事により、更新対象となるＤＳＰカード２のフラッシュＲＯＭ７に対して、任意のプログラムによる更新を行う事ができ、通信時間の短縮によって作業効率を良くすることができる。また、回線データ複製装置４を併用することで、複数枚のＤＳＰカード２に対し、同時に同一内容のデータファイルによるフラッシュＲＯＭ７の更新を行うことが出来、作業効率を良くすることができるようになる。
【００６１】
従って、本実施形態に係るＤＳＰによるフラッシュメモリデータ更新装置およびＤＳＰによるフラッシュメモリデータ更新方法によれば、複数枚のＤＳＰカード２の全てのフラッシュＲＯＭ７に対して同じ内容の書込みデータを１回の操作で同時に書込みすることができるようになり、安価な構成により高速にデータ書込みができるようになる。ＤＳＰカード２の枚数に関わらず、書込みや更新を行えるため、カード枚数を拡張することができる。
【００６２】
また、このフラッシュＲＯＭ更新装置１によれば、通信速度の高速化が図れ、フラッシュＲＯＭ７の更新作業の作業効率が向上するため、演算用テーブルデータの容量が年々増大しているという技術的状況に対処できる。また、専用のフラッシュメモリ書込み用装置が不要となることから、コスト低減に寄与できる。
【００６３】
回線データ複製装置４が自動的にデータファイルを複製するため、従来例のようにＤＳＰカード２間をバス接続した場合に生じるＤＳＰカード２のカード枚数の制限がなくなり、回線データ複製装置４を用いることによってカード枚数の拡張性を増大させることができる。回線データ複製装置４を入れることにより、フラッシュＲＯＭ７の更新対象の個数の制限がなくなり、フラッシュＲＯＭ７あるいはＤＳＰカード２の数的な拡張性を高めることができるようになる。倍々装置で複製を実行することにより圧倒的にＲＯＭデータの再配布作業の効率性を上げることができる。
【００６４】
従って、フラッシュＲＯＭ更新装置１によれば、全てのＤＳＰカード２に対してマルチキャスト的にデータファイルを流すことができるため、作業者のコネクタ着脱作業が少なくなり、更新対象を一気に更新できるようになる。
【００６５】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記実施形態では、外部コンピュータにはパソコン６が用いられたが、外部コンピュータにはＣＰＵ２０を搭載した他の端末装置が用いられてもよい。記憶装置２１にはハードディスクが用いられたが、記憶装置２１にはＵＳＢメモリやあるいは光学式に記録された記録媒体を用いてもよい。
【００６６】
また、シリアル伝送インターフェースプロトコルは種々変更可能である。高速シリアル通信装置１６、２２間の伝送インターフェースプロトコルはＳｅｒｉａｌ  Ｒａｐｉｄ  ＩＯの代わりに、ギガビットイーサネット（登録商標）、光ケーブルを使ったイーサネット（登録商標）、ＰＣＩＥｘｐｒｅｓｓなどを用いることができる。
【００６７】
上記フラッシュＲＯＭ更新装置１において、高速シリアル通信装置１６、２２間の伝送インターフェースプロトコルに用いているＳｅｒｉａｌ  Ｒａｐｉｄ  ＩＯは、多数のメーカーによってサポートされている汎用的な規格である。仮にＡＳＩＣやＦＰＧＡの取り扱いベンダーが変更になったとしても伝送インターフェースプロトコルを変更することなく部品変更ができ、設計の自由度が拡がる。
【００６８】
また、高速シリアル通信装置１６、２２間の伝送インターフェースプロトコルは、誤り訂正ビットなどのオーバヘッドを省略して伝送すべきデータだけから成る独自パケットを用いることができる。このようにすれば、転送レートを上げることもできる。
【００６９】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【符号の説明】
【００７０】
１…フラッシュＲＯＭ更新装置（ディジタルシグナルプロセッサによるフラッシュメモリデータ更新装置）、２…ＤＳＰカード、３…データバス（第２のシリアル伝送路）、４…回線データ複製装置（複製装置）、５…データバス（第１のシリアル伝送路）、６…パソコン（外部コンピュータ）、７…フラッシュＲＯＭ（フラッシュメモリ）、８…内部メモリ、９…ＤＭＡコントローラ、１０…ＤＳＰ、１１，１３…データバス、１２…バスプロトコル変換機能部（インターフェース部、バスブリッジ）、１４…外部記憶装置、１５…データバス（インターフェース部）、１６…高速シリアル通信装置（インターフェース部、シリアル受信装置）、１７…入力バッファ、１８…複製部、１９…出力バッファ、２０…ＣＰＵ、２１…記憶装置、２２…高速シリアル通信装置（シリアル出力装置）、２３…インターフェース部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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