(57)【要約】      （修正有）【課題】自発光素子を駆動する駆動素子の書き込み特性の変動や書き込み条件の違いに伴う表示画質の低下を防止することが可能な表示装置とその駆動方法を提供する。【解決手段】自発光素子がマトリクス状に配列された表示部と、表示データに応じた表示信号電圧をデータ線に出力する第１の期間と、駆動素子を制御し前記自発光素子の発光を制御する制御電圧を前記データ線に出力する第２の期間とを有し、画素へ前記表示信号電圧と前記制御電圧を供給するデータ線駆動回路を有する表示装置で、前記データ線駆動回路は、前記第２の期間の後に、前記駆動素子の制御端子に所定電圧を印可する第３の期間を有し、前記第１の期間による表示データに応じた前記表示信号電圧の出力と、前記第２期間による前記自発光素子の発光を制御する制御電圧の出力と、前記第３の期間による前記駆動素子の制御端子を所定電圧に設定する印可電圧の出力を行う表示装置である。【選択図】図２
2011039207.tif 000002
【特許請求の範囲】
【請求項１】
自発光素子と前記自発光素子に電流を供給するための駆動素子とで構成される画素が行方向および列方向にマトリクス状に複数配列され、前記画素へ表示信号電圧を供給する複数のデータ線と前記データ線と交差する複数の走査線とを有する表示部と、
表示データに応じた前記表示信号電圧を前記データ線に出力する第１の期間と、前記駆動素子を制御し前記自発光素子の発光を制御する制御電圧を前記データ線に出力する第２の期間とを有し、前記画素へ前記表示信号電圧と前記制御電圧を供給するデータ線駆動回路とを有する表示装置であって、
前記データ線駆動回路は、前記第２の期間の後に、前記駆動素子の制御端子に所定電圧を印可する第３の期間を有し、
前記第１の期間による表示データに応じた前記表示信号電圧の出力と、前記第２期間による前記自発光素子の発光を制御する制御電圧の出力と、前記第３の期間による前記駆動素子の制御端子を所定電圧に設定する印可電圧の出力とを行うことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記駆動素子は、少なくとも一端が発光用電源を供給する電源供給線に接続され、他端が前記自発光素子に接続され、制御端子が容量素子を介して前記データ線に接続される半導体素子からなり、
前記データ線駆動手段は、前記第３の期間に交流電圧を出力し、前記容量素子を介して前記半導体素子の制御端子を所定電位に設定することを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記駆動素子への前記表示信号電圧の書き込みを制御する走査線制御手段を備え、
前記駆動素子は、少なくとも一端が発光用電源を供給する電源供給線に接続され、他端が前記自発光素子に接続され、制御端子が容量素子を介して前記データ線に接続される半導体素子と、前記半導体素子の制御端子と前記データ線との電気的な接続を制御する１つ以上のスイッチング素子とを有し、
前記データ線駆動手段は、前記第３の期間に所定の定電圧を出力し、
前記走査線制御手段が前記スイッチ素子を制御し、前記半導体素子の制御端子に前記定電圧を印加させることを特徴とする表示装置。
【請求項４】
請求項１乃至３の内の何れかに記載の表示装置において、
前記走査線は、複数本の走査線からなる複数のグループにグループ分けされており、
前記データ線駆動回路は、前記グループ分けされた走査線グループ毎に、前記第１の期間による表示データに応じた前記表示信号電圧の出力と、前記第２期間による前記自発光素子の発光を制御する制御電圧の出力と、前記第３の期間による前記駆動素子の制御端子を所定電圧に設定する印可電圧の出力とを行うことを特徴とする表示装置。
【請求項５】
請求項４に記載の画像表示装置において、
前記走査線は、２本以上の走査線からなる複数のグループにグループ分けされることを特徴とする画像表示装置。
【請求項６】
請求項１乃至５の内の何れかに記載の表示装置において、
前記データ線駆動回路は、前記第３の期間に前記データ線をＧＮＤ信号線に接続するスイッチを備えることを特徴とする表示装置。
【請求項７】
請求項１乃至６の内の何れかに記載の表示装置において、
前記制御電圧が、１フレーム周期で増減する三角波であることを特徴とする表示装置。
【請求項８】
自発光素子と前記自発光素子に電流を供給するための駆動素子とで構成される画素が行方向および列方向にマトリクス状に複数配列され、前記画素へ表示信号電圧を供給する複数のデータ線と前記データ線と交差する複数の走査線とを有する表示装置の駆動方法であって、
表示データに応じた前記表示信号電圧を前記データ線に出力する第１の期間と、
前記駆動素子を制御し前記自発光素子の発光を制御する制御電圧を前記データ線に出力する第２の期間と、
前記駆動素子の制御端子に所定電圧を印可する第３の期間と
を順次繰り返すことを特徴とする表示装置の駆動方法。
【請求項９】
請求項８に記載の表示装置の駆動方法において、
前記駆動素子は、少なくとも一端が発光用電源を供給する電源供給線に接続され、他端が前記自発光素子に接続され、制御端子が容量素子を介して前記データ線に接続される半導体素子からなり、
前記第３の期間は、交流電圧が出力され、前記容量素子を介して前記半導体素子の制御端子が所定電位に設定される工程からなることを特徴とする表示装置の駆動方法。
【請求項１０】
請求項８に記載の表示装置の駆動方法において、
前記駆動素子への前記表示信号電圧の書き込みを制御する走査線制御手段を備え、
前記駆動素子は、少なくとも一端が発光用電源を供給する電源供給線に接続され、他端が前記自発光素子に接続され、制御端子が容量素子を介して前記データ線に接続される半導体素子と、前記半導体素子の制御端子と前記データ線との電気的な接続を制御する１つ以上のスイッチ素子とを有し、
前記第３の期間は所定の定電圧を出力する工程と、前記スイッチ素子を制御し、前記半導体素子の制御端子に前記定電圧を印加させる工程とからなることを特徴とする表示装置の駆動方法。
【請求項１１】
請求項８乃至１０の内の何れかに記載の表示装置の駆動方法において、
前記走査線は、複数本の走査線からなる複数のグループにグループ分けされており、
前記グループ分けされた走査線グループ毎に、
前記第１の期間と、前記第２の期間と、前記第３の期間とを順次繰り返すことを特徴とする表示装置の駆動方法。
【請求項１２】
請求項１１に記載の表示装置の駆動方法において、
前記走査線は、２本以上の走査線からなる複数のグループにグループ分けされることを特徴とする表示装置の駆動方法。
【請求項１３】
請求項８乃至１２の内の何れかに記載の表示装置において、
前記データ線駆動回路は、前記第３の期間に前記データ線をＧＮＤ信号線に接続するスイッチを備えることを特徴とする表示装置。
【請求項１４】
請求項８乃至１３の内の何れかに記載の表示装置の駆動方法において、
前記制御電圧が、１フレーム周期で増減する三角波であることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及びその駆動方法に係わり、特に、ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子その他の自発光タイプの表示素子である自発光素子を搭載した自発光表示装置とその駆動方法に関する。
【背景技術】
【０００２】
ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子等に代表される自発光素子において、その発光輝度は自発光素子を流れる電流量に比例するという性質があり、自発光素子を流れる電流量を制御することで階調表示が可能になる。このような自発光素子を複数配置して表示装置を作成することができる。
【０００３】
一方で、このような自発光素子に流れる電流量を制御するための駆動トランジスタは、製造工程での特性ばらつきを持ち、この特性ばらつきにより駆動電流がばらつき、最終的には輝度ばらつきとなり、画質低下の要因となっている。
【０００４】
この問題を解決する一回路として、一水平期間（１ライン期間）の中で駆動トランジスタの特性を基準として表示データ信号を書き込み、その後、発光タイミングを制御する三角波を入力することにより、駆動トランジスタの特性ばらつきをキャンセルしながら発光時間を制御して階調表示を行う技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示の発明は、データ電圧（信号電圧）と三角波電圧との大小比較によって発光時間を制御する時間変調方式と称する駆動方法であり、表示期間内で信号書き込み期間（信号電圧書き込み期間、データ書き込み期間）と三角波入力期間（三角波電圧入力期間、発光期間、点灯時間）とを分け、例えば一フレーム期間内、あるいは一水平期間内で、信号書き込み期間と発光期間を分けている。
【０００７】
このような駆動において、一フレーム期間内で発光時間を長く確保するためには、フレームメモリを設けることにより表示期間を短縮し、帰線期間を長く確保する必要があるため、周辺回路の規模が大きくなる。また、一水平期間内で発光時間を長く確保するためには、ラインバッファを設けることで実現可能である。しかし、実際には水平帰線期間の全てを発光期間とすることができる訳ではない。後述するように、信号電圧から画素駆動電圧（三角波）に書き換わる間は発光できないため、発光時間を長く確保することができない。さらには、駆動トランジスタの書き込み特性の変動や書き込み条件の違いに伴い、自発光素子の駆動電流がばらつき、最終的には輝度ばらつきとなり、表示画質が低下してしまうことが懸念されている。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、駆動トランジスタの書き込み特性の変動や書き込み条件の違いに伴う表示画質の低下を防止することが可能な表示装置とその駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、自発光素子と前記自発光素子に電流を供給するための駆動素子とで構成される画素が行方向および列方向にマトリクス状に複数配列され、前記画素へ表示信号電圧を供給する複数のデータ線と前記データ線と交差する複数の走査線とを有する表示部と、表示データに応じた前記表示信号電圧を前記データ線に出力する第１の期間と、前記駆動素子を制御し前記自発光素子の発光を制御する制御電圧を前記データ線に出力する第２の期間とを有し、前記画素へ前記表示信号電圧と前記制御電圧を供給するデータ線駆動回路とを有する表示装置であって、前記データ線駆動回路は、前記第２の期間の後に、前記駆動素子の制御端子に所定電圧を印可する第３の期間を有し、前記第１の期間による表示データに応じた前記表示信号電圧の出力と、前記第２期間による前記自発光素子の発光を制御する制御電圧の出力と、前記第３の期間による前記駆動素子の制御端子を所定電圧に設定する印可電圧の出力とを行う表示装置である。
【００１０】
（２）前記課題を解決すべく、自発光素子と前記自発光素子に電流を供給するための駆動素子とで構成される画素が行方向および列方向にマトリクス状に複数配列され、前記画素へ表示信号電圧を供給する複数のデータ線と前記データ線と交差する複数の走査線とを有する表示装置の駆動方法であって、表示データに応じた前記表示信号電圧を前記データ線に出力する第１の期間と、前記駆動素子を制御し前記自発光素子の発光を制御する制御電圧を前記データ線に出力する第２の期間と、前記駆動素子の制御端子に所定電圧を印可する第３の期間とを順次繰り返す表示装置の駆動方法である。
【発明の効果】
【００１１】
本発明によれば、ラインメモリで発光時間の確保ができ、フレームメモリを必要としないため、周辺回路の構成が簡素化され、書き込み特性の変動を補正可能とすることで、ラインまとめによる書き込み条件の違いを補正でき、高輝度の画像表示を得ることができる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の表示装置の概略構成を説明するための図である。
【図２】図２は本発明の実施形態１の表示装置における自発光素子ディスプレイの内部構成を説明するための回路である。
【図３】本発明の実施形態１の表示装置における駆動インバータの信号電圧の基準電圧設定を説明する図である。
【図４】従来の表示装置における一水平期間ごとにデータ書き込みと三角波入力を繰り返す点灯時間制御動作を説明するタイミング図である。
【図５】実施形態１の表示装置に係わる複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す概念を説明する波形図である。
【図６】本発明の実施形態１の表示装置における複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す概念を説明する図である。
【図７】本発明の実施形態１の表示装置における水平画像格納回路による水平帰線期間すなわち発光期間の確保の動作を説明する波形図である。
【図８】本発明の実施形態１の表示装置におけるデータ線駆動回路の内部構成の一例を説明するブロック図である。
【図９】本発明の実施形態１の表示装置における三角波期間データ生成回路の内部構成例を説明するブロック図である。
【図１０】本発明の実施形態１の表示装置におけるデータ駆動回路の動作を説明する波形図である。
【図１１】本発明の実施形態１の表示装置における駆動インバータの発光直後のゲート電圧変動を説明する図である。
【図１２】本発明の実施形態１の表示装置における画素の内部構成の他の構成を説明するための図である。
【図１３】本発明の実施形態１の表示装置における画素の内部構成のその他の構成を説明するための図である。
【図１４】本発明の実施形態２の表示装置におけるデータ駆動回路の動作を説明する波形図である。
【図１５】本発明の実施形態２の表示装置における画素の内部構成を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１５】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の表示装置の概略構成を説明するための図であり、特に、自発光素子を用いた画像表示装置の一実施形態の構成図である。ただし、図１において、１は垂直同期信号、２は水平同期信号、３はデータイネーブル、４は表示データ、５は同期クロック、６は表示制御部、７はデータ線制御信号、８は走査線制御信号、９は格納回路制御信号、１０は格納回路制御アドレス、１１は格納データ、１２は水平画像格納回路、１３は読み出しデータ、１４はデータ線駆動回路、１５はデータ線駆動信号、１６は走査線駆動回路、１７は走査線駆動信号、１８は発光電圧生成回路、１９は自発光素子発光電圧、２０は自発光素子ディスプレイである。
【００１６】
垂直同期信号１は表示一画面周期（１フレーム周期）の信号、水平同期信号２は１水平周期の信号、データイネーブル３は表示データ４が有効である期間（表示有効期間）を示す信号であり、全ての信号が同期クロック５に同期して入力される。ただし、本実施形態では、一画面分の表示データ４は、図中左上端の図示しない画素から順次ラスタスキャン形式で転送され、１画素分の情報は６ビットのデジタルデータから成る。
【００１７】
表示制御部６は、自発光素子ディスプレイ（後に詳述する）の少なくとも２水平分（２ライン分）の表示データ４を格納可能な水平画像格納回路１２へ一旦格納するための格納回路制御信号９を書き込み制御信号、格納回路制御アドレス１０を書き込みアドレスとして生成し、格納データ１１と合わせて出力する。また、自発光素子ディスプレイ２０の表示タイミングに合わせて格納データ１１を読み出しデータ１３として読み出すよう、格納回路制御信号９を読み出し制御信号、格納回路制御アドレスを読出しアドレスとして生成し、読出しデータ１３と合わせて、データ線制御信号７、走査線制御信号８として出力する。ただし、本実施形態では、水平画像格納回路１２は３ライン分の表示データを格納し、順次読み出す構成となっている。
【００１８】
自発光素子ディスプレイ２０は、表示素子として発光ダイオードや有機ＥＬ等を用いたディスプレイ構成となっており、マトリクス状に配置された複数の図示しない自発光素子（画素）を有する。自発光素子ディスプレイ２０の表示動作は、走査線駆動回路１６から出力される走査線駆動信号１７によって選択されたライン上の画素に、データ線駆動回路１４から出力されるデータ線駆動信号１５に従った信号電圧、および三角波信号の印加によって発光時間を制御する。自発光素子は制御された時間に応じて、自発光素子発光電圧１９が印加されることによって発光する。なお、データ線駆動回路１４と走査線駆動回路１６は、各々を別のＬＳＩで実現してもよいし、一つのＬＳＩで実現してもよい。また、画素部と同一のガラス基板上に形成してもよい。本実施形態では、自発光素子ディスプレイ２０は２４０×３２０ドットの解像度を持つ構成である。
【００１９】
〈内部構成〉
図２は本発明の実施形態１の表示装置における自発光素子ディスプレイの内部構成を説明するための回路であり、自発光素子として有機ＥＬ素子を用いた場合の構成を示すものである。ただし、図２において、２１は第１データ線、２２は第２データ線、２３は第１走査線、２４は第３２０走査線、２５は第１発光制御線、２６は第３２０発光制御線、２７は第１補正制御線、２８は第３２０補正制御線、２９は第１列発光電圧供給線、３０は第２列発光電圧供給線、３１は第１行第１列画素、３２は第１行第２列画素、３３は第３２０行第１列画素、３４は第３２０行第２列画素であり、各々の走査線によって選択される行の画素に、各々のデータ線を介して信号電圧と三角波を供給し、信号電圧と三角波の関係に従って発光する時間を制御する。ここでは、画素内部の構成を第１行第１列画素３１のみ示しているが、第１行第２列画素３２をはじめとする他の画素（図示されていない画素も含めて全ての画素）についても同様の構成である。３５はリセットスイッチ、３６は書き込み容量、３７は駆動インバータ、３８は補正スイッチ、３９は発光制御スイッチ、４０は有機ＥＬである。
【００２０】
図２に示すように、実施形態１の自発光素子ディスプレイ２０では、第１列発光電圧供給線２９に駆動素子である駆動インバータ３７の一端が接続され、その他端がスイッチ素子である発光制御スイッチ３９の一端に接続される構成となっている。発光制御スイッチ３９の他端は発光素子である有機ＥＬ４０の陽極（アノード）に接続され、ゲート端子が第１発光制御線２５に接続される構成となっている。有機ＥＬ４０の陰極（カソード）はグランドに接続される。
【００２１】
また、駆動インバータ３７の他端はリセットスイッチ３５の一端に接続される構成となっており、該リセットスイッチ３５の他端が駆動インバータ３７の制御端子（ゲート端子）に接続される構成となっている。このリセットスイッチ３５の他端すなわち駆動インバータ３７のゲート端子は書き込み容量３６の一端に接続され、該リセットスイッチ３５の制御端子（ゲート端子）が第１走査線２３に接続され、書き込み容量３６の他端が第１データ線２１に接続される構成となっている。
【００２２】
ここで、実施形態１の自発光素子ディスプレイ２０の画素毎に形成される駆動回路に特徴的な構成である補正スイッチ３８を備えており、該補正スイッチ３８の一端が駆動インバータ３７の制御端子に接続されると共に、他端が第１データ線に接続される構成となっている。また、補正スイッチ３８の制御端子（ゲート端子）は、第１補正制御線２７に接続される構成となっている。
【００２３】
このように、実施形態１の表示装置では、自発光素子ディスプレイ２０の表示領域内に図中の縦方向に延在し、図中の横方向に並設して形成されるデータ線と発光電圧供給線との間の領域であり、かつ、図中の横方向に延在し、図中の縦方向に並設して形成される走査線（発光制御線及び補正制御線を含む）で囲まれる領域（図２中に点線で示す領域３１〜３４）が画素の領域となる。
【００２４】
次に、図２に基づいて、実施形態１の表示装置における表示動作を説明する。ただし、各画素の構成及び動作は同じとなるので、以下の説明では、点線で示す第１行第１列画素３１の表示動作のみを詳細に説明する。
【００２５】
リセットスイッチ３５は第１走査線２３によってオン状態となり、駆動インバータ３７の入出力が短絡される。このリセットスイッチ３５の“オン”状態により、各々の画素の駆動インバータ３７を形成するトランジスタの特性に従った基準電圧が設定され、この基準電圧を基準として第１データ線２１からの信号電圧が書き込み容量３６に蓄積される、信号電圧書き込みがなされる構成となっている。
【００２６】
駆動インバータ３７は、信号電圧書き込み後に入力される三角波が書き込み容量３６に蓄積された信号電圧より高いときは出力“ロー”状態、低いときは出力“ハイ”状態となり、発光制御スイッチ３９を三角波入力時に全画素“オン”状態とすることにより、有機ＥＬ４０が発光する。発光後、補正スイッチ３８を“オン”状態とし、駆動インバータ３７のゲート電圧を第１データ線２１からの補正電圧とすることにより、先に説明した信号電圧の書き込み動作を、発光直後の信号電圧書き込みと、連続した信号電圧書き込みを同様の特性で行えるようにする。
【００２７】
また、先に説明したとおり、実施形態１の自発光ディスプレイ２０の画素数は、２４０×３２０画素となっている。走査線は、水平方向の線が垂直方向に第１走査線２３から第３２０走査線２４まで３２０本並ぶ構成である。データ線は、垂直方向の線が水平方向に第１データ線２１、第２データ線２２から第７２０データ線（図示せず）まで７２０本（Ｒ、Ｇ、Ｂ３ドットで１画素を構成するものとして）並ぶ構成である。さらに、自発光素子電圧１９は自発光素子ディスプレイ２０の下側から供給される構成となっており、垂直方向（列方向）の線である第１列発光電圧供給線２９、第２列発光電圧供給線３０から第７２０列発光電圧供給線まで、水平方向に７２０本接続される構成である。
【００２８】
図３は本発明の実施形態１の表示装置における駆動インバータの信号電圧の基準電圧設定を説明する図である。ただし、図３において、４１は駆動インバータ３７の入出力特性、４２は入出力短絡条件、４３は駆動インバータ３７の信号電圧書き込み基準電位を示す。
【００２９】
駆動インバータ３７は、データ書き込み時にリセットスイッチ３５が２“オン”状態となり、入出力が短絡される。その結果、駆動インバータ３７における入力、出力の電位が、入出力特性４１とＶｉｎ＝Ｖｏｕｔの直線で示す入出力短絡条件４２の交点である信号電圧書き込み基準電位４３となる。信号電圧の書き込みは、この信号電圧書き込み基準電圧４３を基準として行われることとなる。
【００３０】
〈従来の１ライン毎の発光動作〉
図４は従来の表示装置における一水平期間ごとにデータ書き込みと三角波入力を繰り返す点灯時間制御動作を説明するタイミング図であり、特に、図４（ａ）は１水平期間内における点灯時間制御動作を説明する図であり、図４（ｂ）は１フレーム期間における自発光素子の点消灯動作を説明するための図である。以下、図４（ａ）（ｂ）に基づいて、従来の自発光素子ディスプレイの基本的な回路動作を説明する。
【００３１】
図４（ａ）に示すように、１水平ライン分のデータ書き込みでは、一水平期間をデータ書き込み期間と三角波書き込み期間に分割する。データ書き込み期間では、リセットパルスを“ハイ”状態としてリセットスイッチ３５を“オン”状態とし、発光制御パルスを“ハイ”状態として発光制御スイッチ３９を“オン”状態とする。次の三角波書き込み期間では、三角波電圧に書き換えるための時間となる書き込み期間を設け、その後、発光制御パルスのみ“ハイ”状態とする。
【００３２】
駆動インバータ入力は、データ電圧書き込み期間で信号電圧（Ｖｓｉｇ）とし、リセットパルス、発光制御パルスを“ハイ”状態とすることにより、駆動インバータ３７、および有機ＥＬ４０の特性を基準とした駆動インバータ閾値電圧となる。三角波電圧書き込み期間では、書き込む三角波の電圧が複数ライン分かけて三角波のハイ電圧から三角波のロー電圧まで降下し、再び三角波のハイ電圧まで上昇する。
【００３３】
図４（ａ）（ｂ）に示す従来の表示装置では、三角波が１フレーム期間の周期で三角波ハイ電圧から三角波ロー電圧、三角波ハイ電圧へと変化する。１フレーム期間とは周波数６０Ｈｚの１周期（約１６．７ｍｓ）であるものとして以下説明する。ここで、三角波書き込み期間では、三角波のレベルが駆動インバータの閾値電圧を下回る期間では駆動インバータ出力が“１（発光期間）”となり、上回る期間では“０（非発光期間）”となる。このとき、発光制御パネルが三角波書き込み期間において、“ハイ”状態となり、発光制御スイッチ３９が“オン”状態となるため、発光期間の三角波書き込み期間において有機ＥＬ４０が発光することになる。なお、従来の表示装置では、補正スイッチ３８とこれに関係する制御線は存在しない。
【００３４】
〈２以上の複数ライン毎の発光動作〉
図５は実施形態１の表示装置に係わる複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す概念を説明する波形図であり、特に、図５（ａ）は１水平期間内における点灯時間制御動作を説明する図であり、図５（ｂ）は１フレーム期間における自発光素子の点消灯動作を説明するための図である。以下、図５（ａ）（ｂ）に基づいて、本実施形態１の自発光素子ディスプレイの基本動作である複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す回路動作を説明する。従って、図５（ａ）（ｂ）に示す動作は、後述する実施形態１の動作とは異なり、補正スイッチ３８の動作を除いた形で記載している。ここでは、３ラインをまとめるものとして説明する。
【００３５】
３ライン分連続して（１ライン毎に順次に３ライン分）表示電圧の書き込み期間（データ書き込み期間）とし、リセットパルスを“ハイ”状態としてリセットスイッチ３３を“オン”状態とする。続いて３ライン分まとめて三角波期間（三角波電圧の書き込み期間）とし、発光制御パルスのみ“ハイ”状態とする。このときの駆動インバータ３５の動作は図４と同様なので説明は省略する。ここで、三角波電圧の書き込み期間において、２度目の三角波電圧の書き込みからは三角波電圧の書き換えなので、表示電圧からの書き換え期間（図５（ａ）中の点線の部分５０１、５０２）は不要となり、発光制御パルスが“ハイ”状態となる発光期間を図４の場合と比べて長く確保できることとなる。
【００３６】
〈補正を含む２以上の複数ライン毎の発光動作〉
図６は本発明の実施形態１の表示装置における複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す概念を説明する図であり、特に、図６（ａ）は１水平期間内における３ライン分の点灯時間制御動作を説明する図であり、図６（ｂ）は１フレーム期間における自発光素子の点消灯動作を説明するための図である。ただし、複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す概念を説明する図５に対し、図６は補正スイッチ３８の動作を記載した本発明の実際の動作を説明する波形図である。
【００３７】
図６（ａ）（ｂ）に示すように、実施形態３の表示装置では、３ライン分連続して（１ライン毎に順次に３ライン分）表示電圧の書き込み期間（データ書き込み期間、第１の期間）とし、リセットパルスを“ハイ”状態としてリセットスイッチ３３を“オン”状態とする。続いて３ライン分まとめて三角波期間（三角波電圧の書き込み期間）とし、発光制御パルスのみ“ハイ”状態とするが、終了直前、つまり次の表示電圧書き込みの前で補正スイッチ３８を“オン”状態とするとともに、Ｖｉｎ電圧をＧＮＤとする。この動作により、発光後の駆動インバータ３７のゲート電圧変動を常に一定とし、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みを、同じ特性で行えるようにする。なお、Ｖｉｎ電圧をＧＮＤにするために、実施形態１では、データ線駆動回路１４から表示電圧としてＧＮＤを出力することによって実現可能である。
【００３８】
すなわち、実施形態１の表示装置では、図６（ａ）に示す３ライン分のデータ書き込み期間では、３ライン分のデータ書き込みに対応するために３個のリセットパルス６０３が出力されると共に、３個の発光制御パルス（図中では発光パルスと記す）６０４が出力される。このリセットパルス６０３と発光制御パルス６０４により、駆動インバータ３７のゲート端子の電圧が信号電圧書き込み基準電位４３となる。
【００３９】
この後の３ライン分の書き込み期間、発光割当期間（第２の期間）、補正期間（第３の期間）とからなる三角波期間では、データ書き込み期間の終了から発光制御パルスの立ち上がりまでの期間が書き込み期間であり、この書き込み期間が表示用の信号電圧から三角波電圧への切り替えのための電圧となる。また、書き込み期間の終了後から補正パルスが入力されるまでの期間が発光割当期間であり、補正パルス６０１の入力期間が補正期間となる。
【００４０】
このように、実施形態１では、３ライン分のデータ書き込み期間と三角波期間とを設けると共に、三角波期間の終了直前に補正期間を設けることによって、駆動インバータ３７のゲート電圧変動と、発光直後の有機ＥＬ４０の寄生容量に伴う発光電圧の保持を補正する。
【００４１】
図１１は本発明の実施形態１の表示装置における駆動インバータの発光直後のゲート電圧変動を説明する図であり、特に、図１１（ａ）は駆動インバータにおける発光終了時の電流を示す図であり、図１１（ｂ）は駆動インバータにおける発光直後のゲート電圧変動を説明する図である。
【００４２】
図１１（ａ）に示すように、駆動インバータ３７には、発光時に電流Ｉｄが流れることとなるが、発光が終了した瞬間Ｉｄの波形が図１１（ｂ）に示すように、ΔＩｄ分だけ逆方向に流れることとなるので、その電流が流れなくなるまで（収束するまで）に時間を要する。このΔＩｄにより駆動インバータ３７のゲート電圧が変動することとなり、書き込み容量３６に書き込む信号電圧にも変動が生じることとなることを示している。
【００４３】
しかしながら、実施形態１では、図６（ａ）（ｂ）に示すように、三角波期間の内の補正期間において、補正パルス６０１を入力すると共に、データ線の電圧を補正電圧であるＧＮＤに設定する構成となっているので、次のデータ書き込み期間の前すなわち発光後に、駆動インバータ３７のゲート電圧を一度ＧＮＤ電位（所定の一定電位、補正電圧）とすることができる、すなわち発光後の駆動インバータ３７のゲート電圧変動を一定とすることができるので、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みを、同じ特性で行うことが可能となる。
【００４４】
図７は本発明の実施形態１の表示装置における水平画像格納回路による水平帰線期間すなわち発光期間の確保の動作を説明する波形図であり、特に、図７（ａ）は１水平期間における通常のデータ入力タイミングを示す図であり、図７（ｂ）は１水平期間における通常のデータ入力タイミングを示す図であり、図７（ｃ）は１フレーム期間における表示データと表示シリアルデータとの関係を示す図である。図７（ａ）（ｂ）において、入力される水平同期信号、データクロック信号に対し、データ開始信号（後述）、データクロック（詳細は後述する）が高速化されている。図７（ｃ）から明らかなように、実施形態１では、１．５ライン分の入力期間に３ライン分の書き込みデータを読み出し、残りの１．５ライン分を水平帰線期間、つまり発光割当期間に充てていることを示している。
【００４５】
すなわち、実施形態１の表示装置においても、外部機器からは図７（ａ）に示すように、時刻ｔ０〜時刻ｔ１の１水平期間に１ライン分の表示データ（図中ではｎライン目の表示データ）のデータ入力が行われる構成となっている。このとき、実施形態１の表示装置における水平画像格納回路１２では、外部装置から入力される３ライン分の表示データ（例えば、ｎライン目〜ｎ＋２ライン目までの表示データ）を一時的に格納し、３ライン分の表示データが得る。ここで３ライン分の表示データが得られた場合に、表示制御部６がデータ線駆動回路１４及び走査線駆動回路１６を制御して、該当するラインに１水平期間の半分の期間で、１ライン分の表示データを自発光素子ディスプレイ２０の該当画素に書き込む構成となっている。その結果、図７（ｃ）に示すように、３水平期間の半分の期間である１．５水平期間（時刻ｔ０〜時刻ｔ３までの期間）で、３ライン分の表示データの自発光素子ディスプレイ２０の該当画素への書き込みが完了することとなる。従って、時刻ｔ３〜時刻ｔ４までの１．５水平期間を三角波期間として、当該３ライン分の画素の発光期間に割り当てることが可能となる。
【００４６】
図８は本発明の実施形態１の表示装置におけるデータ線駆動回路の内部構成の一例を説明するブロック図である。図８において、４４はデータシフト回路、４５はデータ開始信号、４６はデータクロック、４７は表示シリアルデータ、４８は表示シフトデータ、４９は１ラインラッチ回路、５０は水平ラッチクロック、５１は１ラインラッチデータ、５２は水平帰線期間信号、５３は階調電圧選択回路、５４は１ライン表示データ、５５は三角波期間データ生成回路、５６は三角波信号、５７は補正電圧、５８は三角波切替信号、５９は補正電圧切替信号、６０は階調電圧／三角波／補正電圧切替回路である。
【００４７】
図８において、データシフト回路４４は、データクロック４６に従い、１ライン分の表示シリアルデータ４７を、データ開始信号４５を取り込み開始の基準として１水平期間中に取り込み、表示シフトデータ４８として出力する。
【００４８】
１ラインラッチ回路４９は表示シフトデータ４８を１ライン分ラッチし、水平ラッチクロック５０に同期して１ラインラッチデータ５１として出力するとともに、１ラインラッチデータ５１を出力しない期間を示す水平帰線期間信号５２を出力する。
【００４９】
階調電圧選択回路５３は、１ラインラッチデータに従って６４レベルの階調電圧のうちの１レベルを選択し、１ライン表示データ５４として出力する。
【００５０】
三角波期間データ生成回路５５は、１フレーム期間を１周期とする三角波信号５６と、発光期間の最後で補正スイッチを介して入力される補正電圧５７を生成するとともに、生成した三角波信号５６を出力するタイミングを示す三角波切替信号５８と、生成した補正電圧５７を出力するタイミングを示す補正電圧切替信号５９を生成する。
【００５１】
階調電圧／三角波／補正電圧切替回路６０は、三角波切替信号５８、補正電圧切替信号５９に従って、１ライン表示データ５４と三角波信号５６と補正電圧５７を切り替えてデータ線駆動信号１５として出力する。
【００５２】
すなわち、実施形態１のデータ線駆動回路１４では、例えば、図７（ａ）〜（ｃ）に示す、データ開始信号４５、データクロック４６、及び表示シリアルデータ４７がデータシフト回路４４に入力されると、データクロック４６に従って１ライン分の表示シリアルデータ４７がデータ開始信号４５を取り込み開始の基準として取り込まれ、１ライン分の表示シリアルデータが揃う毎に、当該データシフト回路４４から表示シフトデータ４８として１ラインラッチ回路４９に出力される。該表示シフトデータ４８は１ライン分毎に１ラインラッチ回路４９でラッチされ、例えばデータ開始信号４５とデータクロック４６に基づいて生成される水平ラッチクロック５０に同期して、当該１ラインラッチ回路４９から１ラインラッチデータ５１として階調電圧選択回路５３に出力される。このとき、１ラインラッチ回路４９からは、１ラインラッチデータ５１を出力しない期間を示す水平帰線期間信号５２が三角波期間データ生成回路５５に出力される。
【００５３】
１ラインラッチデータ５１は階調電圧選択回路５３で１ライン分の画素毎に６４レベルの階調電圧のうちの１レベルが選択され、この１ライン分の画素毎の選択レベルの電圧値が１ライン表示データ５４として階調電圧／三角波／補正電圧切替回路６０に出力される。
【００５４】
一方、  三角波期間データ生成回路５５では、前述するように、１フレーム期間を１周期とする三角波信号５６と、発光期間の最後で補正スイッチを介して入力される補正電圧５７と、生成した三角波信号５６を出力するタイミングを示す三角波切替信号５８と、生成した補正電圧５７を出力するタイミングを示す補正電圧切替信号５９とが生成される。この三角波信号５６、補正電圧５７、三角波切替信号５８、及び補正電圧切替信号５９は階調電圧／三角波／補正電圧切替回路６０に出力される。
【００５５】
階調電圧／三角波／補正電圧切替回路６０では、三角波切替信号５８、補正電圧切替信号５９に従って、１ライン表示データ５４と三角波信号５６と補正電圧５７が切り替えてデータ線駆動信号１５として出力される。
【００５６】
図９は本発明の実施形態１の表示装置における三角波期間データ生成回路の内部構成例を説明するブロック図である。図９において、６１は基準クロック生成回路、６２は基準クロック、６３はアップダウンカウント回路、６４はカウント出力、６５はデジタル／アナログ変換回路、６６は補正電圧格納回路、６７は補正電圧データ、６８は三角波切替信号生成回路、６９は補正電圧切替信号生成回路である。
【００５７】
図９に示す基準クロック生成回路６１は、三角波信号５６を生成するための基準クロック６２を生成する。アップダウンカウント回路６３は、基準クロック６２に同期して任意の初期値からカウントダウンし“０”となった後、再び初期値に戻るまでカウントアップを行い、カウント出力６４を出力する。デジタル／アナログ変換回路６５はカウント出力６４をデジタル／アナログ変換し、三角波信号５６として出力する。
【００５８】
補正電圧格納回路６６は、先に説明した駆動インバータ３７のゲート電圧変動を補正するための電圧レベルを格納しておく場所となり、かつその値を補正電圧データ６７として出力している。補正電圧データ６７も、デジタル／アナログ変換回路６５によりデジタル／アナログ変換し、補正電圧５７として出力する。ここで、本実施形態では、任意の初期値を表示データと同様の６ビットデータの最大値である“６３”とし、カウント出力６４、補正電圧データ６７も６ビットのデジタルデータとして以下説明する。
【００５９】
三角波切替信号生成回路６８と補正電圧切替信号生成回路６９は、各々、三角波信号５６を出力するタイミング、補正電圧の出力タイミングを示す三角波切替信号５８、補正電圧切替信号５９を生成する。
【００６０】
すなわち、実施形態１の三角波期間データ生成回路５５では、１ラインラッチ回路４９から入力された水平帰線期間信号５２に基づいて、基準クロック生成回路６１で三角波信号５６を生成するための基準クロック６２が生成され、アップダウンカウンタ回路６３に出力される。水平帰線期間信号５２と基準クロック６２が入力されたアップダウンカウンタ回路６３では、水平帰線期間信号５２を動作開始の基準とし、基準クロック６２に同期して任意の初期値からカウントダウンし“０”となった後、再び初期値に戻るまでカウントアップを行い、そのカウント出力６４がデジタル／アナログ変換回路６５に出力される。
【００６１】
このカウント出力６４はデジタル／アナログ変換回路６５でデジタル／アナログ変換され、変換されたアナログ電圧が三角波信号５６として出力される。このときデジタル／アナログ変換回路６５では、補正電圧格納回路６６から入力されるゲート電圧変動を補正するための電圧レベルもデジタル／アナログ変換され、補正電圧５７として出力される。
【００６２】
また、水平帰線期間信号５２に基づいて、三角波切替信号生成回路６８では補正電圧の出力タイミングを示す三角波切替信号５８が生成され、出力される。水平帰線期間信号５２に基づいて、補正電圧切替信号生成回路６９では補正電圧切替信号５９が生成され、出力される。
【００６３】
図１０は本発明の実施形態１の表示装置におけるデータ駆動回路の動作を説明する波形図であり、特に、図１０（ａ）は１水平期間における波形を示す図であり、図１０（ｂ）は１フレーム期間における波形を示す図である。
【００６４】
図１０（ａ）に示すように、表示シリアルデータ４７は書き込みデータ開始信号４５が“ハイ”状態となるタイミングを基準にデータクロック４６に従って取り込まれる。例えば、ｎライン目表示シリアル４７は、ｎライン目データ取り込み開始の次の書き込みデータクロック４６の立ち上がりで取り込みを開始する。１ライン分のデータを全て取り込んだ後、水平ラッチクロック５０の立ち上がりから立ち下がりまで１ラインラッチデータ５１が出力されることを示している。例えば、ｎライン目書き込みデータは、全データ取り込み終了後の次のラインの水平ラッチクロック５０の立ち上がりでｎライン目ラッチデータとして出力されることを示している。
【００６５】
また、図１０（ｂ）に示すように、三角波切換え信号５８は、３ライン分の１ラインラッチデータの出力後、例えば１ライン目〜３ライン目までの１ラインラッチデータの出力後に“ハイ”状態となり、三角波信号５６が出力される。発光期間の最後には、補正電圧切替信号５９を“ハイ”状態とし、補正電圧５７を出力する。したがって、データ線駆動信号１５は、データ書き込み期間では１ライン表示データ５４を出力し、三角波書き込み期間では三角波信号５６と補正電圧５７が出力されることになる。また、本実施形態では、１フレーム期間内の垂直帰線期間も、三角波信号を出力する垂直帰線三角波書き込み期間とし、この期間の最後には補正電圧５７を出力する期間を設けることとする。
【００６６】
以上説明したように、実施形態１の表示装置では、自発光素子ディスプレイ２０の画素毎に形成される駆動回路に、該駆動回路を構成する駆動インバータ３７の制御端子であるゲート端子をデータ線に接続するための補正スイッチ３８を設け、発光期間である三角波期間の終わりに補正期間を設け、該補正期間においてデータ線の電位を予め設定した所定電位である補正電位にすると共に、補正スイッチ３８を制御して“オン“状態とすることによって、駆動インバータ３７のゲート端子の電位を一端補正電位に設定した後に、次のデータ書き込みを行う構成となっているので、発光後の駆動インバータ３７のゲート電圧変動を一定とすることができ、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みを、同じ特性で行うことが可能となる。
【００６７】
なお、実施形態１の表示装置では、図２に示すように、補正スイッチ３８の一端を第１データ線２１に接続すると共に、該補正スイッチ３８の他端を駆動インバータ３７の制御端子であるゲート端子に接続すると共に、補正スイッチ３８の“オン”時に第１データ線２２の電位（補正電圧）をＧＮＤとすることによって、駆動インバータ３７のゲート電圧変動を一定としたが、補正スイッチ３８の形成個所はこれに限定されることはない。例えば、後述する図１２及び図１３に示すような形成位置でもよい。
【００６８】
図１２は本発明の実施形態１の表示装置における画素の内部構成の他の構成を説明するための図である。図１２から明らかなように、前述する図２における第１行第１列画素３１の内部構成例の補正スイッチ３８の接続位置が異なる構成となっている。すなわち、図１２に示す構成では、補正スイッチ３８の他端は駆動インバータ３７の他端、リセットスイッチ３５の一端、及び発光制御スイッチ３９の一端に接続される構成となっている。また、補正スイッチ３８の一端は、データ線（図１２中では第１データ線２１）に接続される構成となっている。
【００６９】
また、図１２に示す構成の補正スイッチ３８を用いた場合、図６（ａ）に示す補正スイッチ３８の制御端子へ補正パルス６０１が入力される際には、リセットスイッチ３５の制御端子も“オン”状態とすると共に、Ｖｉｎ電圧をＧＮＤとする。この動作により、発光後の駆動インバータ３７のゲート電圧を一度ＧＮＤ電位（所定の一定電位、補正電圧）とすることができる、すなわち発光後の駆動インバータ３７のゲート電圧変動を一定とすることができるので、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みを、同じ特性で行うことが可能となる。
【００７０】
図１３は本発明の実施形態１の表示装置における画素の内部構成のその他の構成を説明するための図である。
【００７１】
図１３から明らかなように、前述する図２における第１行第１列画素３１の内部構成例の補正スイッチ３８の接続位置が異なる構成となっている。すなわち、図１３に示す構成では、補正スイッチ３８の他端は発光制御スイッチ３９の他端すなわち発光素子である有機ＥＬ４０の陽極（アノード）に接続される構成となっている。また、補正スイッチ３８の一端は、データ線（図１２中では第１データ線２１）に接続される構成となっている。
【００７２】
また、図１２に示す構成の補正スイッチ３８を用いた場合、図６（ａ）に示す補正スイッチ３８の制御端子へ補正パルス６０１が入力される際には、リセットスイッチ３５及び発光制御スイッチ３９の制御端子も“オン”状態とすると共に、Ｖｉｎ電圧を補正電圧であるＧＮＤとする。この動作により、発光後の駆動インバータ３７のゲート電圧を一度ＧＮＤ電位（所定の一定電位、補正電圧）とすることができる、すなわち発光後の駆動インバータ３７のゲート電圧変動を一定とすることができるので、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みを、同じ特性で行うことが可能となる。
【００７３】
さらには、実施形態１の表示装置では、補正パルスの入力タイミングでデータ線の電圧をＧＮＤレベルにする際は、デジタル／アナログ変換回路の出力アンプからＧＮＤレベルの電圧を出力する構成としたが、これに限定されることはない。例えば、データ線をＧＮＤの信号線に接続するためのスイッチを設け、補正パルスの入力タイミングで該スイッチを“オン”させてデータ線の電位をＧＮＤレベルにする構成であってもよい。
【００７４】
（実施形態２）
図１４は本発明の実施形態２の表示装置におけるデータ駆動回路の動作を説明する波形図であり、図１５は本発明の実施形態２の表示装置における画素の内部構成を説明するための図である。特に、図１４（ａ）は１水平期間における波形を示す図であり、図１４（ｂ）は１フレーム期間における波形を示す図である。ただし、補正スイッチを設けない構成及び書き込み容量を介して駆動インバータの制御端子を補正電圧に設定する構成を除く他の構成は、実施形態１の表示装置と同様の構成となる。従って、以下の説明では、補正スイッチを必要としない構成及び書き込み容量を介した補正電圧の制御端子への印加方法について、詳細に説明する。
【００７５】
図１５に示すように、実施形態２の画素は、図示しない発光電圧供給線に駆動インバータ３７の一端が接続され、その他端がスイッチ素子である発光制御スイッチ３９の一端に接続される構成となっている。発光制御スイッチ３９の他端は発光素子である有機ＥＬ４０の陽極（アノード）に接続され、ゲート端子が図示しない発光制御線に接続される構成となっている。有機ＥＬ４０の陰極（カソード）はグランドに接続される構成となっている。
【００７６】
また、駆動インバータ３７の他端はリセットスイッチ３５の一端に接続される構成となっており、該リセットスイッチ３５の他端が駆動インバータ３７のゲート端子に接続される構成となっている。このリセットスイッチ３５の他端すなわち駆動インバータ３７のゲート端子は書き込み容量３６の一端に接続され、該リセットスイッチ３５のゲート端子が図示しない走査線に接続され、書き込み容量３６の他端がデータ線３４に接続される構成となっている。このように、実施形態２の表示装置における画素構成は、従来の表示装置における画素構成と同じ構成となっている。
【００７７】
次に、図１４（ａ）（ｂ）及び図８に基づいて、実施形態２の表示装置におけるデータ駆動回路の動作を説明する。
【００７８】
図１４（ａ）に示すように、実施形態２のデータ駆動回路においても、データシフト回路４４によるｎライン目のデータの取り込み時には、ｎ−１ライン目のデータは１ラインラッチにラッチされている状態となっている。従って、図１４（ｂ）に示すデータ書き込み期間におけるデータ駆動回路の動作は、実施形態１のデータ駆動回路の動作と同じ動作となる。
【００７９】
図１４（ｂ）に示すように、データ書き込み期間が終了すると、次の三角波書き込み期間となる。この三角波書き込み期間では、まず、所定期間の書き込み期間が設けられた後に、発光割当期間が確保される。以上の動作は、実施形態１のデータ駆動回路と同じ動作となる。
【００８０】
実施形態２のデータ駆動回路では、発光割当期間が終了した後に、補正期間１４０１が設けられる構成となっている。この補正期間１４０１では、三角波切替信号５８が“ハイ”から“ロー”になり、データ線にはデータ線駆動信号１５として、予め設定された電圧レベルの信号を複数回連続して出力させる。すなわち、実施形態２のデータ駆動回路では、補正期間１４０１に、データ線に交流電圧を出力する構成としている。
【００８１】
このデータ線駆動信号１５によって、実施形態２の表示装置では、書き込み容量３６のカップリングによって、発光直後の駆動インバータ３７のゲート電圧を所定の電位とし、補正期間１４０１の終了後にデータ書き込み期間を設ける構成とすることにより、発光直後の駆動インバータ３７のゲート電圧変動を一定とする。その結果、発光直後の表示電圧書き込みと、その後の連続した表示電圧書き込みとを、同じ特性で行うことを可能とする。
【００８２】
以上説明したように、実施形態２の表示装置でも、発光期間である三角波期間の終わりに補正期間を設け、該補正期間において、予め設定された電圧レベルの信号を複数回連続して出力させることにより、容量カップリングにより駆動インバータ３７のゲート端子の電位を補正電位に設定した後に、次のデータ書き込みを行う構成となっているので、実施形態１の表示装置と同様の効果を得ることができる。
【００８３】
さらには、実施形態２の表示装置では、データ線駆動回路１４の出力のみで駆動インバータ３７のゲート端子の電位を補正電位に設定できるので、有機ＥＬを駆動する駆動回路すなわち画素の構成を簡易な構成とすることができるという格別の効果を得ることができる。
【００８４】
なお、実施形態１、２の表示装置では、任意の周期で増減する電圧（制御電圧）として三角波を用いる場合について説明したが、これに限定されることはない。例えば、三角波の代わりに、表示直線で漸増、または漸減する非線形波となる電圧を用いることで階調の変化を強調あるいは弱調して表示することも可能である。さらには、三角波による時間変調に限定するものではなく、駆動インバータのゲート電圧レベルで有機ＥＬに流れる電流を制御する構成の表示装置にも適用可能である。
【００８５】
また、実施形態１、２の表示装置における動作により、フレームメモリを必要としない、水平帰線発光による階調制御を行う自発光素子ディスプレイにおいて、発光時間を長くして高輝度の画像表示を得ることが可能となる。
【００８６】
本発明は、携帯電話やＤＳＣ、ＰＤＡといった情報処理端末の表示装置から、ＴＶや情報掲示板といった大型表示装置まで利用可能な技術である。
【００８７】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００８８】
６…表示制御部、１２…水平画像格納回路、１４…データ線駆動回路
１６…走査線駆動回路、１８…発光電圧生成回路、２０…自発光素子ディスプレイ
３５…リセットスイッチ、３６…書き込み容量、３７…駆動インバータ
３８…補正スイッチ、３９…発光制御スイッチ、４０…有機ＥＬ
４１…駆動インバータ入出力特性、４２…入出力短絡条件
４３…駆動インバータ信号電圧書き込み基準電位、４４…データシフト回路
４９…１ラインラッチ回路、５３…階調電圧選択回路、５５…三角波期間データ生成回路
６０…階調電圧／三角波／補正電圧切替回路、６１…基準クロック生成回路
６３…アップダウンカウント回路、６５…デジタル／アナログ変換回路
６６…補正電圧格納回路、６８…三角波切替信号生成回路
６９…補正電圧切替信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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