(57)【要約】【課題】ビット線の充電時に過大な電流が流れることを防止する不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数のプレーンに分割されたメモリチップと、複数のプレーンＰ内にそれぞれ設けられ、且つ、ＮＡＮＤセルユニット１００を配列してなるメモリセルアレイと、ＮＡＮＤセルユニット１００の端部に接続されるビット線ＢＬと、ビット線ＢＬを所定の電圧値に充電した後、不揮発性メモリセルのデータを所定のしきい値電圧分布状態に設定する書き込み動作を制御する制御回路とを備える。制御回路は、複数のプレーン毎にビット線の充電を開始するタイミングを異ならせてビット線を充電する動作を実行可能に構成されている。【選択図】図４
2011065708.tif 000002
【特許請求の範囲】
【請求項１】
複数のプレーンに分割されたメモリチップと、
前記複数のプレーン内にそれぞれ設けられ、且つ、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記ビット線を所定の電圧値に充電した後、前記不揮発性メモリセルのデータを所定のしきい値電圧分布状態に設定する書き込み動作を制御する制御回路と
を備え、
前記制御回路は、
前記書き込み動作において、前記複数のプレーン毎に前記ビット線の充電を開始するタイミングを異ならせて前記ビット線を充電する動作を実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
第１の電源と前記ビット線との間に設けられ、ゲートに印加される電圧に基づいて前記ビット線を所定の電圧値に充電する第１のトランジスタと、
前記第１のトランジスタの前記ゲートに接続されて、前記プレーン内の前記ビット線に対し充電動作を実行する際に、前記第１のトランジスタを導通させる第２の電源とを備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のプレーンに分割されたメモリチップと、
前記複数のプレーン内にそれぞれ設けられ、且つ、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記ビット線を所定の電圧値に充電した後、前記不揮発性メモリセルのデータを所定のしきい値電圧分布状態に設定する書き込み動作を制御する制御回路と
を備え、
前記制御回路は、
前記書き込み動作において、前記複数のプレーン毎に前記ビット線の電圧の立ち上がり速度を異ならせて前記ビット線を充電する動作を実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
第１の電源と前記ビット線との間に設けられ、ゲートに印加される電圧に基づいて前記ビット線を所定の電圧値に充電する第１のトランジスタと、
前記第１のトランジスタの前記ゲートに接続されて、前記プレーン内の前記ビット線に対し充電動作を実行する際に、前記第１のトランジスタを導通させる第２の電源とを備える
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第２の電源へと供給される電流を制御して、前記第２の電源の立ち上がり速度を異ならせるドライバ回路をさらに備える
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置のセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検出することにより、データを判定する。センスアンプは、通常多数のメモリセルが接続されたデータ線（ビット線）に接続されるが、そのセンス方式には大きく分けて、電圧検知型と電流検知型とがある。
【０００４】
電圧検知型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出する。一方、電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但し、この場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づくセンスノードの電圧の相違を検出することになる。
【０００５】
電圧検知型センスアンプと電流検知型センスアンプは、一般に、次のような利害得失がある。電圧検知型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済む。しかし、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。また、セルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。
【０００６】
これに対して電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。センス動作の間中、ビット線とセンスアンプの間に配置するクランプ用トランジスタによって、ビット線電位を常に一定の電圧に固定する制御を行うことにより、隣接ビット線間の影響を排除して、全ビット線を並列検知可能にしたＡＢＬ（Ａｌｌ  Ｂｉｔ  Ｌｉｎｅ）型のセンスアンプが用いられている。また、例えば、センス動作時の隣接チャネルの影響の排除などを目的として、電流検知型センスアンプにおいても、ビット線の読み出しを１つおきにし、データを読み出していないビット線を接地してシールドとして用いる方法も提案されている。
【０００７】
しかし、このような電流検知型センスアンプでは、電流を流しながらセンスする分、電圧検知型センスアンプに比べて消費電力が大きくなる。近年、素子の微細化が進むにつれ、ビット線の容量が大きくなり、ビット線を充電する時に電流を多く消費してしまうという問題がある。電圧検知型では、ビット線の充電時に電流制御回路で電流を制限することが可能である。しかし、電流検知型で全てのビット線に電流を流す動作の際、電流制御回路で制限された電源を使用すると、ビット線を流れる電流がメモリセルのしきい値で決まらずに、電流制御回路の負荷で決まってしまい、データの誤検知を起こしてしまう。そのため、電流検知型のセンスアンプでは、電源を、電流制御回路を介さずに直接接続しなくてはならず、ビット線の充電時に多くの電流を流してしまう。ここで、特許文献１には、不揮発性半導体記憶装置の読み出し動作時において、ビット線のプリチャージ動作を、遅延回路により遅延される制御信号に基づいてメモリバンク毎に所定時間だけ遅延させ、ピーク電流を分散する構成を開示している。
【０００８】
また、ＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、選択ワード線に沿って配列されたメモリセルを１ページとして、ページ単位で行われる。具体的に書き込み動作は、選択ワード線に書き込み電圧を与え、ＦＮトンネリングによりセルチャネルから浮遊ゲート電極に電子を注入するという動作として行われる。この場合、書き込みデータ“０”、“１”に応じて、セルチャネルの電位が制御される。
【０００９】
即ち、“０”データ書き込みの場合は、ビット線に電圧ＶＳＳを与えて、これを導通させた選択ゲートトランジスタを介して選択メモリセルのチャネルまで転送する。このとき、選択メモリセルでは浮遊ゲート電極とチャネルとの間に大きな電界がかかって、浮遊ゲート電極に電子が注入される。これによりしきい値電圧分布が正の方向に移動する。一方、“１”データ書き込み（非書き込み）の場合は、ビット線に電圧ＶＤＤを与えて、セルチャネルを電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電した後、フローティング状態にする。このとき、セルチャネルがワード線との容量結合により電位上昇して、浮遊ゲート電極への電子注入が禁止される。これによりしきい値電圧分布は移動しない。
【００１０】
ＮＡＮＤ型フラッシュメモリの容量が増大するに従いビット線の本数は増大している。また、書き込み動作時にビット線を充電する電圧ＶＤＤは、読み出し動作時にビット線を充電する電圧よりも高い。そのため、メモリへの書き込み動作時において、ビット線を電圧ＶＤＤまで充電する際に、全てのビット線に流れる電流の合計が増大することが問題となっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第０３／０７３４３０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、ビット線の充電時に過大な電流が流れることを防止する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のプレーンに分割されたメモリチップと、前記複数のプレーン内にそれぞれ設けられ、且つ、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、前記ビット線を所定の電圧値に充電した後、前記不揮発性メモリセルのデータを所定のしきい値電圧分布状態に設定する書き込み動作を制御する制御回路とを備え、前記制御回路は、前記書き込み動作において、前記複数のプレーン毎に前記ビット線の充電を開始するタイミングを異ならせて前記ビット線を充電する動作を実行可能に構成されていることを特徴とする。
【００１４】
本発明の別の態様に係る不揮発性半導体記憶装置は、複数のプレーンに分割されたメモリチップと、前記複数のプレーン内にそれぞれ設けられ、且つ、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、前記ビット線を所定の電圧値に充電した後、前記不揮発性メモリセルのデータを所定のしきい値電圧分布状態に設定する書き込み動作を制御する制御回路とを備え、前記制御回路は、前記書き込み動作において、前記複数のプレーン毎に前記ビット線の電圧の立ち上がり速度を異ならせて前記ビット線を充電する動作を実行可能に構成されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ビット線の充電時に過大な電流が流れることを防止する不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプを示す図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のセンスアンプの回路図である。
【図３Ａ】第１の実施の形態に係る不揮発性半導体記憶装置における回路の配置を説明する図である。
【図３Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置における回路の配置を説明する図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の制御回路の回路図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流・電圧波形である。
【図６】比較例の不揮発性半導体記憶装置における回路の配置を説明する図である。
【図７】比較例の不揮発性半導体記憶装置の制御回路の回路図である。
【図８】比較例の不揮発性半導体記憶装置のビット線充電動作を説明するための電流・電圧波形である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流・電圧波形である。
【図１０Ａ】第２の実施の形態に係る不揮発性半導体記憶装置における回路の配置を説明する図である。
【図１０Ｂ】第２の実施の形態に係る不揮発性半導体記憶装置の制御回路の回路図である。
【図１１】第２の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流・電圧波形である。
【図１２】第１、２の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流波形である。
【図１３Ａ】第３の実施の形態に係る不揮発性半導体記憶装置における回路の配置を説明する図である。
【図１３Ｂ】第３の実施の形態に係る不揮発性半導体記憶装置の制御回路の回路図である。
【図１４】第３の実施の形態に係る不揮発性半導体記憶装置の制御回路の回路図である。
【図１５】比較例の不揮発性半導体記憶装置の制御回路の回路図である。
【図１６】第３の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流・電圧波形である。
【図１７】第３の実施の形態に係る不揮発性半導体記憶装置のビット線充電動作を説明するための電流波形である。
【発明を実施するための形態】
【００１７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して、重複する説明を省略する。また、以下の実施の形態において、不揮発性半導体記憶装置は、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１８】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図２を参照して説明する。
【００１９】
図１は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイ及びセンスアンプを示す図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１００は、ドレイン側選択ゲートトランジスタＳＴ１、及びソース側選択ゲートトランジスタＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２の間に直列接続された複数個のメモリセルＭｎ（ｎ＝０〜３１）とを有する。ＮＡＮＤセルユニット１００内において、複数個のメモリセルＭｎは隣接するもの同士でソース／ドレイン領域を共有し、メモリストリングを形成している。メモリセルアレイは、複数のＮＡＮＤセルユニット１００が行列上に設けられることにより構成されている。
【００２０】
メモリセルＭｎは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルＭｎのしきい値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルに記憶する。
【００２１】
図１中Ｘ方向に配列された複数のメモリセルＭｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜３１）により共通接続されている。また、複数のドレイン側選択ゲートトランジスタＳＴ１のゲート電極は、ドレイン側選択ゲート線Ｓ１により共通接続されている。そして、複数のソース側選択ゲートトランジスタＳＴ２のゲート電極は、ソース側選択ゲート線Ｓ２により共通接続されている。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬｎを共有する複数のＮＡＮＤセルユニット１００の集合がブロックを構成する。
【００２２】
ドレイン側選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＣＴが接続されている。このビット線コンタクトＢＣＴは図１中Ｙ方向に伸びるビット線ＢＬに接続されている。また、ソース側選択ゲートトランジスタＳＴ２は、ソース領域を介して図１中Ｘ方向に伸びるソース線ＳＬに接続されている。ビット線ＢＬの端部には、セルデータの読み出し、書き込み、及び消去の各動作に供されるセンスアンプＳＡが配置される。ここで、センスアンプＳＡは、各ビット線ＢＬにつき一つずつ設けられている。また、センスアンプＳＡは、複数本のビット線ＢＬの一の端部（図１中上側の端部）と、他の端部（図１中下側の端部）とに交互に設けられている。すなわち、センスアンプＳＡは、ビット線ＢＬｎ−１の図１中上側の端部に、ビット線ＢＬｎの図１中下側の端部に、ビット線ＢＬｎ＋１の図１中上側の端部に、それぞれ設けられている。なお、図１には図示していないが、ワード線ＷＬ、及び選択ゲート線Ｓ１、Ｓ２の端部には、ワード線ＷＬ、及び選択ゲート線Ｓ１、Ｓ２の選択駆動を行うロウデコーダ／ドライバが配置される。
【００２３】
図２は、本発明の第１の実施の形態に係るセンスアンプＳＡを示す回路図である。このセンスアンプＳＡは、例えばＮＡＮＤ型フラッシュメモリの読み出し回路として使用されるＡＢＬ型のセンスアンプである。
【００２４】
ビット線ＢＬには、複数のＮＡＮＤセルユニット１００が接続されている。センスアンプＳＡは、主としてビット線ＢＬ及びセンスノードＳＥＮを充電する充電回路１と、センスノードＳＥＮに接続されたセンス用キャパシタ２と、センスノードＳＥＮの電位からビット線ＢＬに流れる電流値を検出する電流弁別回路３と、この電流弁別回路３の出力を読み出しデータとして保持するラッチ４とを備えて構成されている。
【００２５】
充電回路１において、電源ＶＤＤとセンスノードＳＥＮとの間に、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５とが直列に接続されている。また、センスノードＳＥＮとＮＡＮＤセルユニット１００との間に、ＮＭＯＳトランジスタ１６と電圧クランプ用のＮＭＯＳトランジスタ１７とが直列に接続されている。更に、ＮＭＯＳトランジスタ１５、１６の直列回路と並列にＮＭＯＳトランジスタ１８が接続されている。これらＮＭＯＳトランジスタ１５、１６、１８は、ビット線ＢＬ及びセンスノードＳＥＮの充放電経路を切り換える機能を有する。充電回路１は、ＮＡＮＤ型フラッシュメモリの読み出し動作時に、ビット線ＢＬに電流を流し続ける機能を有するとともに、書き込み動作時にビット線ＢＬを充電する機能も有する。
【００２６】
電流弁別回路３は、センスノードＳＥＮがゲートに接続されたＰＭＯＳトランジスタ３１と、トランジスタ３１のソースと電源ＶＤＤとの間に接続されたＰＭＯＳトランジスタ３２とを備える。ＰＭＯＳトランジスタ３１のドレイン側に、ＣＭＯＳインバータ４１、４２を逆並列接続してなるラッチ４が接続されている。このラッチ４の出力は、図示しない読み出しバスに繋がっている。トランジスタ３１は、ラッチ４にメモリセルＭｎの保持データをラッチさせるタイミングで導通する。
【００２７】
次に、このセンスアンプＳＡ内の充電回路１を用いたＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。
【００２８】
メモリセルＭｎに対する“０”データの書き込み動作時には、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）が印加される。また、ビット線ＢＬに電圧ＶＳＳを与えて、これを導通させたドレイン側選択ゲートトランジスタＳＴ１を介して選択メモリセルＭｎのチャネルまで転送する。このとき、選択メモリセルＭｎでは浮遊ゲート電極とセルチャネルとの間に大きな電界がかかり、ＦＮトンネリングによりセルチャネルから浮遊ゲート電極に電子が注入される。多値データ記憶の場合、書き込みパルスに印加回数を異ならせ、浮遊ゲートに注入される電子の量を調整することにより、しきい値電圧分布を複数個、設けることができる。
【００２９】
“１”データの書き込み動作（非書き込み）時には、前述のセンスアンプＳＡからビット線ＢＬに電源電圧ＶＤＤを与える。これにより、セルチャネルを電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電した後、フローティング状態にする。この場合、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍが印加されたとしても、セルチャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。その結果、メモリセルＭＣは、“１”データを保持する。
【００３０】
センスアンプＳＡ内の充電回路１は、例えばこの書き込み動作時に、ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１８を介して電源ＶＤＤからビット線ＢＬを充電する。このとき、ＮＭＯＳトランジスタ１７のゲートに接続されるビット線クランプ電圧線ＢＬＣに対し、電圧ＶＴＨが印加される。電圧ＶＴＨの電圧値は、ビット線ＢＬを電圧ＶＤＤまで充電するような電圧を転送することができる値に設定される。例えば、電圧ＶＴＨの電圧値は、ＶＴＨ＝ＶＤＤ＋Ｖｔｎ（ＮＭＯＳトランジスタ１７の閾値）＋０．３Ｖ（マージン）に設定される。この電圧ＶＴＨにより、ビット線ＢＬは電圧ＶＤＤまで充電される。
【００３１】
次に、上述のビット線クランプ電圧線ＢＬＣに、電圧ＶＴＨを印加するための制御回路の配置について説明する。図３Ａは、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおける回路の配置を説明する図である。図３Ｂは、その一部の拡大図である。
【００３２】
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、動作速度を高速化するため、１つのメモリチップを複数のプレーンＰに分割している。本実施の形態においては、１つのメモリチップが、プレーンＰ＜０＞〜＜３＞の４つに分割されている場合を例にとって説明する。各プレーンＰ＜０＞〜＜３＞内には、図１に示すようなメモリセルアレイがそれぞれ設けられている。また、各プレーンＰ＜０＞〜＜３＞の一端及び他端には、図２に示すセンスアンプＳＡ（１）、ＳＡ（２）がそれぞれ設けられている。なお、以下ではプレーンＰ＜ｉ＞（ｉ＝０〜３）の両端部のセンスアンプＳＡ（１）、ＳＡ（２）をそれぞれＳＡ（１）−ｉ、ＳＡ（２）−ｉと称することがある。さらに、プレーンＰ＜０＞とプレーンＰ＜１＞との間、及びプレーンＰ＜２＞とプレーンＰ＜３＞との間には、それぞれデータの読み出し、書き込み、及び消去の各動作に供される制御回路を含む周辺回路＜０＞、＜１＞が配置される。
【００３３】
この周辺回路＜０＞、＜１＞には、ビット線クランプ電圧線ＢＬＣに対して電圧ＶＴＨを印加するビット線クランプ電圧線ドライバ（ＢＬＣドライバ）５が含まれる。プレーンＰ＜０＞及びＰ＜１＞にあるセンスアンプＳＡ（１）、ＳＡ（２）（ＳＡ（１）−０、ＳＡ（２）−０、ＳＡ（１）−１、ＳＡ（２）−１）中のビット線クランプ電圧線ＢＬＣ（ＢＬＣ＜０＞、ＢＬＣ＜０＞’、ＢＬＣ＜１＞、ＢＬＣ＜１＞’）には、周辺回路＜０＞中のビット線クランプ電圧線ドライバ５（Ａ）、５（Ｂ）から電圧が印加される。また、プレーンＰ＜２＞及びＰ＜３＞にあるセンスアンプＳＡ（１）、ＳＡ（２）（ＳＡ（１）−２、ＳＡ（２）−２、ＳＡ（１）−３、ＳＡ（２）−３）中のビット線クランプ電圧線ＢＬＣ（ＢＬＣ＜２＞、ＢＬＣ＜２＞’、ＢＬＣ＜３＞、ＢＬＣ＜３＞’）には、周辺回路＜１＞中のビット線クランプ電圧線ドライバ５（Ｃ）、５（Ｄ）から電圧が印加される。ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）は、それぞれセンスアンプＳＡ（１）用であり、ビット線クランプ電圧線ドライバ５（Ｂ）、５（Ｄ）は、それぞれセンスアンプＳＡ（２）用である。
【００３４】
そして、各プレーンＰ＜０＞〜＜３＞、及び周辺回路＜０＞、＜１＞とセンスアンプＳＡ（２）側で隣接するように、ＮＡＮＤ型フラッシュメモリの各動作に供される周辺回路＜２＞が設けられている。
【００３５】
本実施の形態のＮＡＮＤ型フラッシュメモリでは、全プレーンＰ＜０＞〜Ｐ＜３＞に対し、同時に書き込み動作を実行することができる。ただしその場合、充電電流が全ビット線ＢＬに同時に流れ、ピーク電流が増大することが懸念される。本実施の形態に係るＮＡＮＤ型フラッシュメモリは、このビット線ＢＬの充電時に、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらす動作を実行する。
【００３６】
ビット線ＢＬを充電するタイミングをずらす動作は、センスアンプＳＡ内のビット線クランプ電圧線ＢＬＣに電圧ＶＴＨを印加するタイミングをプレーン毎に制御することにより実行される。ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｂ）は、プレーンＰ＜０＞とプレーンＰ＜１＞とで電圧ＶＴＨを印加するタイミングをずらしてビット線ＢＬを充電する。また、ビット線クランプ電圧線ドライバ５（Ｃ）、５（Ｄ）は、プレーンＰ＜２＞とプレーンＰ＜３＞とで電圧ＶＴＨを印加するタイミングをずらしてビット線ＢＬを充電する。さらに、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｂ）と、ビット線クランプ電圧線ドライバ５（Ｃ）、５（Ｄ）とで、電圧ＶＴＨを印加するタイミングをずらすことにより、全てのプレーンＰ＜０＞〜Ｐ＜３＞でビット線ＢＬを充電するタイミングをずらすことができる。
【００３７】
次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５及び遅延選択回路６の接続状態を説明する。遅延選択回路６は、ビット線クランプ電圧線ドライバ５の制御に用いられる回路である。図３Ｂは、周辺回路＜０＞、＜１＞及び＜２＞内に設けられたビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）及び遅延選択回路６を示している。
【００３８】
図３Ａにおいても示したように、ビット線クランプ電圧線ドライバ５（Ａ）は、周辺回路＜０＞に設けられている。また、ビット線クランプ電圧線ドライバ５（Ｃ）は、周辺回路＜１＞に設けられている。ここで、遅延選択回路６は、周辺回路＜２＞内に１つ設けられている。
【００３９】
ビット線クランプ電圧線ドライバ５（Ａ）は、後述する端子Ａが接地されている。また、ビット線クランプ電圧線ドライバ５（Ａ）には、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが入力される。そして、ビット線クランプ電圧線ドライバ５（Ａ）のドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞は、それぞれ、プレーンＰ＜０＞、Ｐ＜１＞のセンスアンプＳＡ（１）−０、ＳＡ（１）−１内のビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞に接続される。
【００４０】
また、ビット線クランプ電圧線ドライバ５（Ｃ）は、端子Ａが遅延選択回路６に接続されている。また、ビット線クランプ電圧線ドライバ５（Ｃ）にも、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが入力される。そして、ビット線クランプ電圧線ドライバ５（Ｃ）のドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞は、それぞれ、プレーンＰ＜２＞、Ｐ＜３＞のセンスアンプＳＡ（１）−２、ＳＡ（１）−３内のビット線クランプ電圧線ＢＬＣ＜２＞、ＢＬＣ＜３＞に接続される。
【００４１】
図３Ｂでは、ビット線クランプ電圧線ドライバ５（Ｂ）、５（Ｄ）は省略しているが、これらも、それぞれビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）と同様の接続状態で周辺回路＜０＞、＜１＞に設けられている。すなわち、ビット線クランプ電圧線ドライバ５（Ｂ）は、端子Ａが接地され、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞は、それぞれビット線クランプ電圧線ＢＬＣ＜０＞’、ＢＬＣ＜１＞’に接続される。また、ビット線クランプ電圧線ドライバ５（Ｄ）は、端子Ａが遅延選択回路６に接続され、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞は、それぞれビット線クランプ電圧線ＢＬＣ＜２＞’、ＢＬＣ＜３＞’に接続される。
【００４２】
遅延選択回路６には、信号Ｓｋｅｗ＿ｅｎｂ、及び信号ＰＢ＜０＞〜ＰＢ＜３＞が入力される。信号Ｓｋｅｗ＿ｅｎｂは、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらす動作を実行するか否かを制御するための信号である。信号Ｓｋｅｗ＿ｅｎｂが“Ｈ”のとき、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらす動作が実行される。また、信号ＰＢ＜０＞〜ＰＢ＜３＞は、プレーンＰの選択を示す信号で、プレーンＰ＜ｉ＞が選択されるときには信号ＰＢ＜ｉ＞が“Ｈ”となる。遅延選択回路６は、信号Ｓｋｅｗ＿ｅｎｂ、及び信号ＰＢ＜０＞〜ＰＢ＜３＞に基づいて信号Ａを出力する。
【００４３】
次に、ビット線クランプ電圧線ＢＬＣに電圧ＶＴＨを印加するタイミングを制御するビット線クランプ電圧線ドライバ５及び遅延選択回路６の具体的な構成について説明する。
【００４４】
図４は、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５（Ａ）の回路図である。図３Ａに示すビット線クランプ電圧線ドライバ５（Ａ）〜５（Ｄ）の構成は、それぞれ略同一である。また、ビット線クランプ電圧線ドライバ５（Ｂ）５（Ｄ）の接続関係は、図３Ｂに示すビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）の接続関係と同様である。そのため、ここでは、ビット線クランプ電圧線ドライバ５（Ａ）の構成を例にとって説明し、ビット線クランプ電圧線ドライバ５（Ｂ）〜５（Ｄ）の説明は省略する。また、図４には、ビット線クランプ電圧線ドライバ５（Ａ）の制御に用いられる遅延選択回路６の回路図もあわせて示されている。
【００４５】
まず、遅延選択回路６について説明する。遅延選択回路６は、論理ゲート６１からなる。この論理ゲート６１には、信号Ｓｋｅｗ＿ｅｎｂ、及び信号ＰＢ＜０＞〜ＰＢ＜３＞が入力される。論理ゲート６１は、これらの入力信号の論理積を演算し、出力信号Ａを制御する。この出力信号Ａは、信号Ｓｋｅｗ＿ｅｎｂが“Ｈ”であり、且つ、全ての信号ＰＢ＜０＞〜＜３＞が“Ｈ”である時に、“Ｈ”となる。信号Ａが“Ｈ”のとき、プレーンＰ毎にビット線ＢＬの充電を開始するタイミングを異ならせて、全てのプレーンＰ内のビット線ＢＬに対し充電動作が実行される。
【００４６】
ビット線クランプ電圧線ドライバ５は、ビット線クランプ電圧線ＢＬＣへ電圧ＶＴＨを印加する際に、電圧ＶＴＨの印加を開始するための信号を各プレーンＰ＜０＞〜Ｐ＜１＞毎に所定時間遅延させる信号送信部５１と、この電圧印加を開始するための信号に基づいて、ビット線クランプ電圧線ＢＬＣに接続されるドライブ線ＢＬＣＤに電圧を印加する電圧供給部５２とを備える。
【００４７】
ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが、信号送信部５１へ入力される。信号ＢＬＣＶＴＨは、スイッチＰＭＯＳトランジスタ５３ｐ、スイッチＮＭＯＳトランジスタ５３ｎのいずれかを介して、ノードＮ１０に出力される。スイッチトランジスタ５３ｎを介してノードＮ１０に至る経路には、遅延回路ＤＣが２つ直列に設けられている。ここで、遅延回路ＤＣは所定時間、信号ＢＬＣＶＴＨを遅延させて出力するものである。スイッチトランジスタ５３ｐ、５３ｎは、ゲート端子Ａに入力される信号により導通・非導通が制御される。端子Ａに入力される信号が“Ｈ”のときは、スイッチトランジスタ５３ｎが導通し、“Ｌ”のときは、スイッチトランジスタ５３ｐが導通する。図３Ｂに示すように、ビット線クランプ電圧線ドライバ５（Ａ）は、端子Ａが接地されているが、ビット線クランプ電圧線ドライバ５（Ｃ）は、端子Ａに遅延選択回路６の出力信号Ａが入力される。ノードＮ１０に出力された信号ＢＬＣＶＴＨは、信号出力部ＳＯＵＴ＜０＞に入力される。信号出力部ＳＯＵＴ＜０＞は、インバータＩＮＶ０、及び電源ＶＨＩに接続された信号回路ＣＶＴ０からなる。信号出力部ＳＯＵＴ＜０＞は、信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞を出力する。
【００４８】
また、ノードＮ１０に出力された信号ＢＬＣＶＴＨは、スイッチＰＭＯＳトランジスタ５４ｐ、スイッチＮＭＯＳトランジスタ５４ｎのいずれかを介して、信号出力部ＳＯＵＴ＜１＞に入力される。スイッチトランジスタ５４ｎを介して信号出力部ＳＯＵＴ＜１＞に至る経路には、遅延回路ＤＣが１つ設けられている。スイッチトランジスタ５４ｐ、５４ｎは、ゲートに信号Ｓｋｅｗ＿ｅｎｂが入力されている。信号Ｓｋｅｗ＿ｅｎｂが“Ｈ”のときは、スイッチトランジスタ５４ｎが導通し、信号Ｓｋｅｗ＿ｅｎｂが“Ｌ”のときは、スイッチトランジスタ５４ｐが導通する。信号出力部ＳＯＵＴ＜１＞は、インバータＩＮＶ１、及び電源ＶＨＩに接続された信号回路ＣＶＴ１からなる。信号出力部ＳＯＵＴ＜１＞は、スイッチトランジスタ５４ｐ又は５４ｎを介して入力される信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、相補信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞を出力する。
【００４９】
電圧供給部５２は、ビット線クランプ電圧線ＢＬＣに接続されるドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞と、このドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞に電圧を供給する電源ＶＴＨとを有する。ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞は、トランスファーゲートＴＧ＜０＞、ＴＧ＜１＞を介して、それぞれ電源ＶＴＨに接続されている。トランスファーゲートＴＧ＜０＞、ＴＧ＜１＞は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列に接続したものである。上述の相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞がトランスファーゲートＴＧ＜０＞のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートに入力される。また、相補信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞がトランスファーゲートＴＧ＜１＞のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートに入力される。トランスファーゲートＴＧ＜０＞、ＴＧ＜１＞は、この信号に基づいて、導通状態又は非導通状態が制御される。
【００５０】
電圧供給部５２は、相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞、及び相補信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞により、トランスファーゲートＴＧ＜０＞、ＴＧ＜１＞が導通した際、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞に電圧ＶＴＨを印加する。このドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞の電圧が、ビット線クランプ電圧線ＢＬＣに印加される。
【００５１】
ここで、トランスファーゲートＴＧ＜０＞、ＴＧ＜１＞と、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞との間のノードＮ＜０＞、Ｎ＜１＞には、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞の電圧を制御する他の回路が接続されていても良い。例えば、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞の電圧を、電圧ＶＴＨ以外の電圧（例えば、読み出し動作時にドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞に印加する電圧）に設定するために用いる電圧供給回路５２１や、ノードＮ＜０＞、Ｎ＜１＞を接地電圧Ｖｓｓまで放電するための回路５２２が接続される。
【００５２】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、このように構成された制御回路を用いてビット線の充電動作を実行する。次に、図３Ｂ、図４及び図５を参照してＮＡＮＤ型フラッシュメモリのビット線充電動作について説明する。図５は、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
【００５３】
上述のように、本実施の形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作のためのビット線充電動作は、複数のプレーンＰに対し同時に書き込み動作を実行しつつも、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらして実行される。ここで、ＮＡＮＤ型フラッシュメモリのビット線充電動作において、図３Ｂに示すビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）の動作を例にして説明する。しかし、ビット線クランプ電圧線ドライバ５（Ｂ）、５（Ｄ）も、それぞれビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）と同様の動作をする。以下では、ビット線クランプ電圧線ドライバ５（Ｂ）、５（Ｄ）の動作の説明は省略して、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）の動作について説明する。
【００５４】
ＮＡＮＤ型フラッシュメモリのビット線充電動作において、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらす動作を実行するため、図４の遅延選択回路に入力される信号Ｓｋｅｗ＿ｅｎｂは、“Ｈ”に設定される。ここで、全てのプレーンＰ＜０＞〜Ｐ＜３＞を選択して同時に書き込み動作を実行するものとすると、信号ＰＢ＜０＞〜ＰＢ＜３＞も全て“Ｈ”に設定される。その結果、遅延選択回路６は、信号Ａを“Ｈ”として出力する。図５の時刻ｔ１において、ビット線クランプ電圧線ドライバ５（Ｃ）の端子Ａに入力される信号Ａ（Ｃ）は“Ｈ”に変化する。一方、ビット線クランプ電圧線ドライバ５（Ａ）は、図３Ｂに示すように端子Ａが接地されているため、スイッチトランジスタ５３ｐ、５３ｎのゲートに入力される信号Ａ（Ａ）は常に“Ｌ”（接地状態）になる。そのため、図５の時刻ｔ１以降も、信号Ａ（Ａ）は変化しない。
【００５５】
次に、時刻ｔ２において、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）に入力される、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが“Ｈ”にされる。これとともに、時刻ｔ２において、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）の電源ＶＴＨが立ち上げられる。この電源ＶＴＨの立ち上がりの急峻さは、電源ＶＴＨのドライバに入力される信号ＤＡＣの値によって決まる。この電源ＶＴＨのドライバの構成及び動作については、後の実施形態において詳述する。
【００５６】
ビット線クランプ電圧線ドライバ５（Ａ）において、信号Ａ（Ａ）は“Ｌ”である。そのため、図４に示すスイッチトランジスタ５３ｐを介して、遅延なく信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞の状態が変更される（図５の時刻ｔ２）。ビット線クランプ電圧線ドライバ５（Ａ）において、信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞によりトランスファーゲートＴＧ＜０＞が導通し、ドライブ線ＢＬＣＤ＜０＞に電圧ＶＴＨが印加される。
【００５７】
また、ビット線クランプ電圧線ドライバ５（Ａ）において、信号Ｓｋｅｗ＿ｅｎｂは“Ｈ”である。そのため、図４に示すスイッチトランジスタ５４ｎを介して、遅延回路ＤＣ１つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞の状態が変更される（図５の時刻ｔ３）。遅延回路ＤＣ１つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ５（Ａ）において、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞によりトランスファーゲートＴＧ＜１＞が導通し、ドライブ線ＢＬＣＤ＜１＞に電圧ＶＴＨが印加される。
【００５８】
ビット線クランプ電圧線ドライバ５（Ｃ）において、信号Ａ（Ｃ）は“Ｈ”である。そのため、スイッチトランジスタ５３ｎを介して、遅延回路ＤＣ２つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞の状態が変更される（図５の時刻ｔ４）。遅延回路ＤＣ２つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ５（Ｃ）において、信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞によりトランスファーゲートＴＧ＜０＞が導通し、ドライブ線ＢＬＣＤ＜０＞に電圧ＶＴＨが印加される。
【００５９】
また、ビット線クランプ電圧線ドライバ５（Ｃ）において、信号Ｓｋｅｗ＿ｅｎｂは“Ｈ”である。そのため、スイッチトランジスタ５３ｎ、及び５４ｎを介して、遅延回路ＤＣ３つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞の状態が変更される（図５の時刻ｔ５）。遅延回路ＤＣ３つ分の遅延時間が経過した後、ビット線クランプ電圧線ドライバ５（Ｃ）において、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞によりトランスファーゲートＴＧ＜１＞が導通し、ドライブ線ＢＬＣＤ＜１＞に電圧ＶＴＨが印加される。
【００６０】
各プレーンＰ＜０＞〜Ｐ＜３＞のビット線クランプ電圧線ＢＬＣには、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）のドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞を介して、電圧ＶＴＨが印加される。上記のビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）の動作の結果、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞の順に電圧ＶＴＨが印加されることになる。
【００６１】
本実施の形態のビット線充電動作では、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞が立ち上がるタイミングが異なる。そのため、ビット線ＢＬに異なるタイミングで電流が流れることになり、図５の電流波形に実線で示す合計の電流量が過大になることがない。なお、電流波形の破線は、以下に説明する比較例の電流量を示すものである。
【００６２】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作の効果を、比較例を用いて説明する。図６及び図７は、比較例を説明するための図である。図６は、比較例のＮＡＮＤ型フラッシュメモリにおける回路の配置を説明する図である。図７は、比較例のＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５の回路図である。
【００６３】
図６に示すように、比較例のＮＡＮＤ型フラッシュメモリも、メモリセルアレイ及び周辺回路の配置は、実施の形態に係るＮＡＮＤ型フラッシュメモリと同様である。比較例のＮＡＮＤ型フラッシュメモリは、周辺回路＜０＞、＜１＞に設けられるビット線クランプ電圧線ドライバ５の構成が、実施の形態に係るＮＡＮＤ型フラッシュメモリと異なる。
【００６４】
図７に示すように、比較例のＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５は、ビット線クランプ電圧線ＢＬＣへ電圧ＶＴＨを印加する際に、電圧印加を開始するための信号ＢＬＣＶＴＨを出力する信号送信部５１と、この信号ＢＬＣＶＴＨに基づいて、ビット線クランプ電圧線ＢＬＣに接続されるドライブ線ＢＬＣＤに電圧を印加する電圧供給部５２とを備える。
【００６５】
ここで、比較例の信号送信部５１は、遅延回路ＤＣを備えておらず、１つの信号出力回路ＳＯＵＴにより構成されている。ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、信号出力部ＳＯＵＴは、相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨを出力する。
【００６６】
比較例の電圧供給部５２において、信号出力部ＳＯＵＴから出力された相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨが全てのトランスファーゲートＴＧ＜０＞、ＴＧ＜１＞に送られる。比較例のビット線クランプ電圧線ドライバ５では、相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨに基づいて、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞に、同時に電圧ＶＴＨを印加する。この電圧ＶＴＨが各プレーンＰ＜０＞〜Ｐ＜３＞のセンスアンプＳＡ内のビット線クランプ電圧線ＢＬＣに印加される。
【００６７】
次に、図８を参照して、比較例のＮＡＮＤ型フラッシュメモリの動作を説明する。図８は、比較例のＮＡＮＤ型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
【００６８】
図８に示すように、時刻ｔ１において、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）では、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが“Ｈ”にされる。これにより、ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）において、信号出力部ＳＯＵＴを介して、信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨの状態が変化する。また、時刻ｔ１において、電源ＶＴＨが立ち上げられる。前述のように、この電圧の立ち上がりの急峻さは、電源ＶＴＨのドライバに入力される信号ＤＡＣの値によって決まる。
【００６９】
ビット線クランプ電圧線ドライバ５（Ａ）、５（Ｃ）は、信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨに基づいて、ドライブ線ＢＬＣＤ＜０＞、ＢＬＣＤ＜１＞に電圧ＶＴＨを印加する。比較例のＮＡＮＤ型フラッシュメモリにおいて、信号送信部５１に遅延回路ＤＣが設けられていないため、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に同時に電圧ＶＴＨが印加される。すなわち、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬを同時に充電することになる。
【００７０】
図８に示す比較例のビット線充電動作では、全てのプレーンＰ＜０＞〜Ｐ＜３＞のビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に対し、同時に電圧が印加される。そのため、ビット線ＢＬに同じタイミングで電流が流れることになり、電流量が過大になる（図８の電流波形参照）。
【００７１】
これに対し、図５に示す第１の実施の形態のビット線充電動作では、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞を立ち上げるタイミングを異ならせている。図５の電流波形に示すように、破線で示した比較例のビット線ＢＬを充電時に流れる電流よりも、本実施の形態のビット線ＢＬを充電時に流れる電流のほうが電流量の最大値が抑えられている。このため、ＮＡＮＤ型フラッシュメモリのビット線の本数が増大したとしても、書き込み動作時においてビット線ＢＬを充電する際に流れる電流が過大になることを防ぐことができる。
【００７２】
ここで、本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、ビット線ＢＬを充電する際に流れる電流の最大値が、比較例における最大値程度の値まで許容される場合には、電源ＶＴＨの立ち上がりを速くすることができる。
【００７３】
図９は、電源ＶＴＨの立ち上がりを速くした場合における、ＮＡＮＤ型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。図９の電圧波形の破線が、図５に示す電圧波形と対応する。また、図９の電流波形の破線は、比較例の電流量を示すものである。図９の電圧波形に実線で示すように、電源ＶＴＨの立ち上がり速度を早くした場合、ビット線ＢＬを充電する際に流れる電流の最大値は比較例程度まで大きくなる。しかし、電源ＶＴＨの立ち上がり速度を早くしているため、ビット線ＢＬの充電動作が早く終了する。このように、本実施の形態のＮＡＮＤ型フラッシュメモリは、ビット線ＢＬの充電時間を短縮することも可能である。電源ＶＴＨの立ち上がり速度は、許容される電流量の最大値等の要求に従って、トリミング回路（図示せず）を用いて調整することができる。
【００７４】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について、図１０Ａ及び図１０Ｂを参照して説明する。第２の実施の形態に係る不揮発性半導体記憶装置は、ビット線クランプ電圧線ドライバ５の配置及び構成が第１の実施の形態と異なる。また、本実施の形態に係る不揮発性半導体記憶装置は、遅延選択回路６を有さない点においても、第１の実施の形態と異なる。
【００７５】
図１０Ａは、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおける回路の配置を説明する図である。また、図１０Ｂは、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５の回路図である。
【００７６】
図１０Ａに示すように、本実施の形態のビット線クランプ電圧線ドライバ５は、周辺回路＜２＞内に設けられている。また、ビット線クランプ電圧線ドライバ５は、全てのプレーンＰ＜０＞〜Ｐ＜３＞に共通な、１つの回路として設けられている。このビット線クランプ電圧線ドライバ５は、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞を備える。ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞は、それぞれ、プレーンＰ＜０＞〜Ｐ＜３＞のセンスアンプＳＡ（１）−０〜ＳＡ（１）−３及びＳＡ（２）−０〜ＳＡ（２）−３内のビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に接続されている。
【００７７】
図１０Ｂに示すように、ビット線クランプ電圧線ドライバ５は、ビット線クランプ電圧線ＢＬＣへ電圧ＶＴＨを印加する際に、電圧ＶＴＨの印加を開始するための信号をプレーンＰ＜０＞〜Ｐ＜３＞毎に所定時間遅延させる信号送信部５１と、この電圧ＶＴＨの印加を開始するための信号に基づいて、ビット線クランプ電圧線ＢＬＣに接続されるドライブ線ＢＬＣＤに電圧を印加する電圧供給部５２とを備える。
【００７８】
ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨとこの反転信号／ＢＬＣＶＴＨに基づいて、信号出力部ＳＯＵＴ＜０＞は、相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞を出力する。
【００７９】
信号ＢＬＣＶＴＨは、スイッチＰＭＯＳトランジスタ５３ｐ、スイッチＮＭＯＳトランジスタ５３ｎのいずれかを介して、ノードＮ１１に出力される。スイッチトランジスタ５３ｎを介してノードＮ１０に至る経路には、遅延回路ＤＣが設けられている。スイッチトランジスタ５３ｐ、５３ｎは、ゲートに信号ＰＢ＜１＞が入力されている。信号ＰＢ＜１＞が“Ｈ”のときは、スイッチトランジスタ５３ｎが導通し、信号ＰＢ＜１＞が“Ｌ”のときは、スイッチトランジスタ５３ｐが導通する。ノードＮ１１に出力された信号ＢＬＣＶＴＨは、信号出力部ＳＯＵＴ＜１＞に入力される。信号出力部ＳＯＵＴ＜１＞は、ノードＮ１１に出力された信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、相補信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞を出力する。
【００８０】
また、ノードＮ１１に出力された信号ＢＬＣＶＴＨは、スイッチＰＭＯＳトランジスタ５４ｐ、スイッチＮＭＯＳトランジスタ５４ｎのいずれかを介して、ノードＮ１２に出力される。スイッチトランジスタ５４ｎを介してノードＮ１０に至る経路には、遅延回路ＤＣが設けられている。スイッチトランジスタ５４ｐ、５４ｎは、ゲートに信号ＰＢ＜２＞が入力されている。信号ＰＢ＜２＞が“Ｈ”のときは、スイッチトランジスタ５４ｎが導通し、信号ＰＢ＜２＞が“Ｌ”のときは、スイッチトランジスタ５４ｐが導通する。ノードＮ１２に出力された信号ＢＬＣＶＴＨは、信号出力部ＳＯＵＴ＜２＞に入力される。信号出力部ＳＯＵＴ＜２＞は、ノードＮ１２に出力された信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、相補信号ＧＮ＿ＶＴＨ＜２＞、ＧＰ＿ＶＴＨ＜２＞を出力する。
【００８１】
そして、ノードＮ１２に出力された信号ＢＬＣＶＴＨは、スイッチＰＭＯＳトランジスタ５５ｐ、スイッチＮＭＯＳトランジスタ５５ｎのいずれかを介して、信号出力部ＳＯＵＴ＜３＞に入力される。スイッチトランジスタ５５ｎを介して信号出力部ＳＯＵＴ＜３＞に至る経路には、遅延回路ＤＣが設けられている。スイッチトランジスタ５５ｐ、５５ｎは、ゲートに信号ＰＢ＜３＞が入力されている。信号ＰＢ＜３＞が“Ｈ”のときは、スイッチトランジスタ５５ｎが導通し、信号ＰＢ＜３＞が“Ｌ”のときは、スイッチトランジスタ５４ｐが導通する。信号出力部ＳＯＵＴ＜３＞は、スイッチトランジスタ５５ｐ、５５ｎを介して入力される信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、相補信号ＧＮ＿ＶＴＨ＜３＞、ＧＰ＿ＶＴＨ＜３＞を出力する。
【００８２】
なお、信号ＰＢ＜１＞〜ＰＢ＜３＞は、第１の実施の形態と同様に、プレーンＰの選択を示す信号である。プレーンＰ＜ｉ＞（ｉ＝０〜３）が選択されるときには、信号ＰＢ＜ｉ＞が“Ｈ”となる。ＮＡＮＤ型フラッシュメモリにおいて、同時に動作するプレーンＰの数は、１つ、２つ、又は４つの場合がある。プレーンＰを１つ動作させる場合、信号ＰＢ＜０＞が“Ｈ”となる。プレーンＰを２つ動作させる場合、信号ＰＢ＜０＞と、信号ＰＢ＜１＞（又は信号ＰＢ＜２＞）とが“Ｈ”となる。プレーンＰを４つ動作させる場合、信号ＰＢ＜０＞〜ＢＰ＜３＞が“Ｈ”となる。
【００８３】
信号ＰＢ＜１＞〜ＰＢ＜３＞のうち“Ｈ”となった信号に対応するプレーンＰは、ビット線ＢＬの充電を開始するタイミングが遅延する。また、信号ＰＢ＜１＞〜ＰＢ＜３＞のうち“Ｌ”となった信号に対応するプレーンＰは、ビット線ＢＬの充電を開始するタイミングが遅延しない。本実施の形態のビット線クランプ電圧線ドライバ５は、複数のプレーンのうち選択したプレーンＰのビット線ＢＬの充電を開始するタイミングを異ならせてビット線ＢＬを充電することもできる。
【００８４】
電圧供給部５２において、信号出力部ＳＯＵＴ＜０＞〜ＳＯＵＴ＜３＞から出力された相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞〜ＧＮ＿ＶＴＨ＜３＞、ＧＰ＿ＶＴＨ＜３＞が、トランスファーゲートＴＧ＜０＞〜ＴＧ＜３＞にそれぞれ送られる。本実施の形態のビット線クランプ電圧線ドライバ５では、相補信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞〜ＧＮ＿ＶＴＨ＜３＞、ＧＰ＿ＶＴＨ＜３＞に基づいて、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞に電圧ＶＴＨが印加される。この電圧ＶＴＨが各プレーンＰ＜０＞〜Ｐ＜３＞のセンスアンプＳＡ内のビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加される。
【００８５】
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、このように構成された制御回路を用いてビット線の充電動作を実行する。図１１は、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。ここで、全てのプレーンＰ＜０＞〜Ｐ＜３＞を選択して同時に書き込み動作を実行するものとし、信号ＰＢ＜１＞〜ＰＢ＜３＞は全て“Ｈ”に設定されているものとする。
【００８６】
時刻ｔ１１で、ビット線クランプ電圧線ドライバ５において、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが“Ｈ”にされる。また、時刻ｔ１１において、電源ＶＴＨが立ち上げられる。
【００８７】
図１０Ｂに示すビット線クランプ電圧線ドライバ５において、遅延なく信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞の状態が変更される（時刻ｔ１１）。信号ＧＮ＿ＶＴＨ＜０＞、ＧＰ＿ＶＴＨ＜０＞によりトランスファーゲートＴＧ＜０＞が導通し、ドライブ線ＢＬＣＤ＜０＞に電圧ＶＴＨが印加される。
【００８８】
また、図１０Ｂに示すビット線クランプ電圧線ドライバ５において、信号ＰＢ＜１＞が“Ｈ”である。そのため、スイッチトランジスタ５３ｎを介して、遅延回路ＤＣ１つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞の状態が変更される（時刻ｔ１２）。遅延回路ＤＣ１つ分の遅延時間が経過した後、信号ＧＮ＿ＶＴＨ＜１＞、ＧＰ＿ＶＴＨ＜１＞によりトランスファーゲートＴＧ＜１＞が導通し、ドライブ線ＢＬＣＤ＜１＞に電圧ＶＴＨが印加される。
【００８９】
同様に、図１０Ｂに示すビット線クランプ電圧線ドライバ５において、信号ＰＢ＜２＞が“Ｈ”である。そのため、スイッチトランジスタ５３ｎ及び５４ｎを介して、遅延回路ＤＣ２つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜２＞、ＧＰ＿ＶＴＨ＜２＞の状態が変更される（時刻ｔ１３）。遅延回路ＤＣ２つ分の遅延時間が経過した後、信号ＧＮ＿ＶＴＨ＜２＞、ＧＰ＿ＶＴＨ＜２＞によりトランスファーゲートＴＧ＜２＞が導通し、ドライブ線ＢＬＣＤ＜２＞に電圧ＶＴＨが印加される。
【００９０】
そして、信号ＰＢ＜３＞が“Ｈ”であるため、スイッチトランジスタ５３ｎ、５４ｎ及び５５ｎを介して、遅延回路ＤＣ３つ分の遅延をもって、信号ＧＮ＿ＶＴＨ＜３＞、ＧＰ＿ＶＴＨ＜３＞の状態が変更される（時刻ｔ１４）。遅延回路ＤＣ３つ分の遅延時間が経過した後、信号ＧＮ＿ＶＴＨ＜３＞、ＧＰ＿ＶＴＨ＜３＞によりトランスファーゲートＴＧ＜３＞が導通し、ドライブ線ＢＬＣＤ＜３＞に電圧ＶＴＨが印加される。
【００９１】
各プレーンＰ＜０＞〜Ｐ＜３＞のビット線クランプ電圧線ＢＬＣには、ビット線クランプ電圧線ドライバ５のドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞を介して、電圧ＶＴＨが印加される。上記のビット線クランプ電圧線ドライバ５の動作の結果、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞の順に電圧ＶＴＨが印加されることになる。
【００９２】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態のビット線充電動作でも、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞が立ち上がるタイミングが異なる。そのため、図１１に示すように、ビット線ＢＬに異なるタイミングで電流が流れることになり、合計の電流量が過大になることがない。
【００９３】
図１２は、第１及び第２の実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作と、比較例のＮＡＮＤ型フラッシュメモリのビット線充電動作とを実際に実行した場合の結果を表す電流波形図である。
【００９４】
図１２（ａ）は、比較例のＮＡＮＤ型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を示している。ここで、プレーンＰ＜０＞〜Ｐ＜３＞のそれぞれのビット線ＢＬには、同時に電圧が印加されるため、ビット線ＢＬに流れる電流波形は重なっている。
【００９５】
図１２（ｂ）は、第１又は第２の実施の形態のＮＡＮＤ型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を示している。実施の形態のビット線充電動作では、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞、ＢＬＣ＜１＞、ＢＬＣ＜２＞、ＢＬＣ＜３＞が立ち上がるタイミングが異なる。そのため、ビット線に電流が流れ始める時間が、プレーンＰ＜０＞〜Ｐ＜３＞毎に異なる。
【００９６】
図１２（ｃ）は、第１又は第２の実施の形態のＮＡＮＤ型フラッシュメモリにおいて遅延回路ＤＣの遅延時間を図１２（ｂ）の例より長くした場合に、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を示している。この場合、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線に流れる電流が流れ始める時間は、図１２（ｂ）の例よりも大きくずれている。
【００９７】
図１２（ｄ）は、図１２（ａ）〜図１２（ｃ）の電流波形図において、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を足し合わせた波形図である。図１２（ｄ）に示すように、実施の形態のＮＡＮＤ型フラッシュメモリは、比較例よりもプレーンＰ＜０＞〜Ｐ＜３＞の全体に流れる電流の最大値を抑えることができる。ビット線充電動作において、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞を立ち上げるタイミングを大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線ＢＬＣを立ち上げるタイミングをずらすと、ビット線ＢＬの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の許容できる最大値と、ビット線ＢＬの充電に許容できる時間との関係に基づき、遅延回路ＤＣの遅延時間を決定する必要がある。
【００９８】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第１及び第２の実施の形態に係る不揮発性半導体記憶装置は、ビット線充電動作において、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に電圧ＶＴＨを印加するタイミングを異ならせていた。これに対し、第３の実施の形態に係る不揮発性半導体記憶装置は、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加する電圧ＶＴＨの立ち上がり速度を異ならせるものである。
【００９９】
［第３の実施の形態に係る不揮発性半導体記憶装置の構成］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの構成について、図１３Ａ〜図１４を参照して説明する。図１３Ａは、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおける回路の配置を説明する図である。
【０１００】
図１３Ａに示すように、本実施の形態のビット線クランプ電圧線ドライバ５は、周辺回路＜２＞内に設けられている。また、ビット線クランプ電圧線ドライバ５は、全てのプレーンＰ＜０＞〜Ｐ＜３＞に共通な、１つの回路として設けられている。このビット線クランプ電圧線ドライバ５は、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞を備える。ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞は、それぞれ、プレーンＰ＜０＞〜Ｐ＜３＞のセンスアンプＳＡ（１）−０〜ＳＡ（１）−３及びＳＡ（２）−０〜ＳＡ（２）−３内のビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に接続されている。
【０１０１】
図１３Ｂは、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線クランプ電圧線ドライバ５の回路図である。
【０１０２】
ビット線クランプ電圧線ドライバ５は、ビット線クランプ電圧線ＢＬＣへ電圧ＶＴＨを印加する際に、電圧印加を開始するための信号ＢＬＣＶＴＨを送信する信号送信部５１と、この信号ＢＬＣＶＴＨに基づいて、ビット線クランプ電圧線ＢＬＣに接続されるドライブ線ＢＬＣＤに電圧を印加する電圧供給部５２とを備える。
【０１０３】
信号送信部５１において、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨと、この反転信号／ＢＬＣＶＴＨに基づいて、信号出力部ＳＯＵＴは、相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨを出力する。
【０１０４】
電圧供給部５２において、信号出力部ＳＯＵＴから出力された相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨが、トランスファーゲートＴＧ＜０＞〜ＴＧ＜３＞にそれぞれ送られる。本実施の形態のビット線クランプ電圧線ドライバ５では、相補信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨに基づいて、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞と電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞とが接続される。この電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞から転送された電圧ＶＴＨ＜０＞〜ＶＴＨ＜３＞が各プレーンＰ＜０＞〜Ｐ＜３＞のセンスアンプＳＡ内のビット線クランプ電圧線ＢＬＣに印加される。ここで、電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞は、それぞれ立ち上がり速度が異なる。
【０１０５】
次に、電源ＶＴＨの立ち上がり速度を制御するドライバ回路ＤＲＶについて、図１４を参照して説明する。図１４は、ＮＡＮＤ型フラッシュメモリの電源ＶＴＨの立ち上がり速度を制御するドライバ回路ＤＲＶの回路図である。
【０１０６】
図１４に示すドライバ回路ＤＲＶは、図１３Ｂに示す電源ＶＴＨ＜０＞に接続されて、電源ＶＴＨ＜０＞の立ち上がり速度を制御するものである。電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞には、それぞれドライバ回路ＤＲＶが接続される。このドライバ回路の構成は、それぞれ略同一であるため、ここでは、電源ＶＴＨ＜０＞に接続されるドライバ回路ＤＲＶの構成を例にとって説明する。
【０１０７】
ＰＭＯＳトランジスタＴ３、Ｔ４は特性、サイズともに略同一であり、カレントミラー接続されている。トランジスタＴ４から、ＮＭＯＳトランジスタＴ２を介して、ＮＭＯＳトランジスタＴ１３へとリファレンス電圧に基づいた電流が流れる。この電流がミラーされて、トランジスタＴ３からトランジスタＴ１を介して、ＮＭＯＳトランジスタＴ１２へと電流が流れる。このとき、トランジスタＴ１、Ｔ２のサイズを調節することにより、トランジスタＴ１のソース−ドレイン電流を例えば１０μＡに設定することができる。
【０１０８】
また、ドライバ回路ＤＲＶは、カレントミラー接続されたＰＭＯＳトランジスタＴ９、Ｔ１０を有する。トランジスタＴ１０は、ドレインが電源ＶＴＨ＜０＞に接続され、電流Ｉｖｔｈを流す。トランジスタＴ９は、電流Ｉｖｔｈと同一の電流値となる電流Ｉｖｔｈ＿ｒｅｆを流す。ドライバ回路ＤＲＶは、この電流Ｉｖｔｈ＿ｒｅｆの値を変化させることにより、電流Ｉｖｔｈを変化させ、電源ＶＴＨ＜０＞の立ち上がり速度を調節する。
【０１０９】
トランジスタＴ９のドレインには、ＮＭＯＳトランジスタＴ５〜Ｔ８が並列に接続されている。トランジスタＴ５〜Ｔ８のゲートは、トランジスタＴ１のゲート及びドレインと接続されている。ここで、例えばＮＭＯＳトランジスタＴ５のチャネル長をＴ１の１０／８倍にすることによって、Ｔ５の１トランジスタのソース−ドレイン電流は８μＡとなる。同様に、Ｔ６のチャネル長をＴ１の１０／４倍、Ｔ７のチャネル長をＴ１の１０／２倍、Ｔ８のチャネル長をＴ１の１０／１倍にすることによって、それぞれのトランジスタのソース−ドレイン電流は４μＡ、２μＡ、１μＡとなる。
【０１１０】
トランジスタＴ５〜Ｔ８がこのような電流を流すか否かは、トランジスタＴ１４〜Ｔ１７のゲートに入力される信号ＤＡＣ＜３：０＞によって制御される。信号ＤＡＣ＜３：０＞に基づき、電流Ｉｖｔｈ＿ｒｅｆは０μＡ〜１５μＡまで選択できる。なお、この電流を選択する範囲は、トランジスタＴ５〜Ｔ８のチャネル長を変更することによって、適宜変化させることができる。
【０１１１】
ここで、ＰＭＯＳトランジスタＴ１０のチャネル幅をＰＭＯＳトランジスタＴ９のチャネル幅の、例えば１６倍にする。これにより、電流Ｉｖｔｈは信号ＤＡＣ＜３：０＞によって選択した電流Ｉｖｔｈ＿ｒｅｆの１６倍となる。つまり、このようなトランジスタサイズとすることにより、電源ＶＴＨの立ち上がり速度を決める電流Ｉｖｔｈの電流値は、１６×Ｉｖｔｈ＿ｒｅｆ［μＡ］となる。
【０１１２】
そして、本実施の形態のドライバ回路ＤＲＶでは、図１４に示すように、トランジスタＴ９のドレインには、さらにＮＭＯＳトランジスタＴ１１＜０＞が接続されている。電源ＶＴＨの立ち上がり速度を決める電流Ｉｖｔｈには、このトランジスタＴ１１を流れる電流による電流Ｉｖｔｈ＿ｒｅｆの増加分も反映される。トランジスタＴ１１に電流を流すか否かは、トランジスタＴ１８のゲートに入力される信号Ｓｋｅｗ＿ｅｎｂによって、制御される。
【０１１３】
信号Ｓｋｅｗ＿ｅｎｂは、第１及び第２の実施の形態においては、プレーンＰ毎にビット線ＢＬを充電するタイミングをずらす動作を実行するか否かを制御するための信号であった。本実施の形態においては、信号Ｓｋｅｗ＿ｅｎｂは、プレーンＰ毎に電源ＶＴＨを立ち上げる速度を変化させる動作を実行するか否かを制御するための信号として用いる。信号Ｓｋｅｗ＿ｅｎｂが“Ｈ”のとき、電源ＶＴＨを立ち上げる速度を変化させる動作が実行される。
【０１１４】
以上、電源ＶＴＨ＜０＞に接続されるドライバ回路ＤＲＶの構成を説明した。他の電源ＶＴＨ＜１＞〜ＶＴＨ＜３＞に接続されるドライバ回路ＤＲＶの構成は、図１４に示すドライバ回路ＤＲＶとほぼ同一であるが、トランジスタＴ１１のチャネル長が、それぞれ異なる。電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞に接続されるドライバ回路ＤＲＶは、トランジスタＴ１１のチャネル長がＴ１１＜０＞、Ｔ１１＜１＞、Ｔ１１＜２＞、Ｔ１１＜３＞の順に長くなるように構成されている。すなわち、トランジスタＴ１１＜０＞のチャネル長が最も短く、トランジスタＴ１１＜３＞のチャネル長が最も長くなるようにする。
【０１１５】
このようにトランジスタＴ１１＜０＞〜Ｔ１１＜３＞のチャネル長を設定した場合、信号ＤＡＣ＜３：０＞が同一であれば、電源ＶＴＨ＜０＞に接続されたドライバ回路ＤＲＶが、最も大きい電流Ｉｖｔｈ＿ｒｅｆを流す。そのため、この電流Ｉｖｔｈ＿ｒｅｆが反映される電流Ｉｖｔｈに基づき、電源ＶＴＨ＜０＞が最も早く立ち上がる。そして、電源ＶＴＨ＜１＞、ＶＴＨ＜２＞の順に立ち上がり速度が遅くなり、電源ＶＴＨ＜３＞が最も遅く立ち上がる。
【０１１６】
［第３の実施の形態に係る不揮発性半導体記憶装置の動作］
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、このように構成されたドライバ回路ＤＲＶを用いてビット線の充電動作を実行する。本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作を、比較例を参照して説明する。図１５は、比較例のＮＡＮＤ型フラッシュメモリの電源ＶＴＨの立ち上がり速度を制御するドライバ回路ＤＲＶの回路図である。図１６は、本実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作を説明するための電流・電圧波形である。
【０１１７】
ここで、図１５に示す比較例のドライバ回路ＤＲＶは、トランジスタＴ１１が設けられていない点において、図１４に示すドライバ回路ＤＲＶと異なる。そのため、比較例のドライバ回路ＤＲＶは、信号ＤＡＣ＜３：０＞が同一であれば、同一の立ち上がり速度で電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞を立ち上げる。
【０１１８】
図１６に示すように、時刻ｔ２１で、ビット線クランプ電圧線ドライバ５において、ビット線クランプ電圧線ＢＬＣへの電圧ＶＴＨの印加を開始するための信号ＢＬＣＶＴＨが“Ｈ”にされる。ビット線クランプ電圧線ドライバ５において、信号出力回路ＳＯＵＴを介して、遅延なく信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨの状態が変更される。
【０１１９】
ここで、時刻ｔ２１において、電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞が立ち上げられる。この電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞の立ち上がりの急峻さは、電源ＶＴＨのドライバ回路ＤＲＶに入力される信号ＤＡＣ＜３：０＞及びドライバ回路ＤＲＶのトランジスタＴ１１のチャネル長によって決まる。
【０１２０】
本実施の形態のビット線クランプ電圧線ドライバ５は、電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞にそれぞれ接続されたドライバ回路ＤＲＶ内のトランジスタＴ１１のチャネル長がそれぞれ異なる。そのため、このドライバ回路ＤＲＶにより立ち上げられる電源ＶＴＨの立ち上がり速度が、それぞれ異なる（図１６の電圧ＶＴＨ（実施例３）参照）。一方、比較例のビット線クランプ電圧線ドライバ５は、ドライバ回路ＤＲＶにより立ち上げられる電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞の立ち上がり速度が同一である（図１６の電圧ＶＴＨ（比較例）参照）。
【０１２１】
このような立ち上がり速度の電源ＶＴＨから、信号ＧＮ＿ＶＴＨ、ＧＰ＿ＶＴＨにより導通したトランスファーゲートＴＧ＜０＞〜ＴＧ＜３＞を介して、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞に電圧ＶＴＨが印加される。そして、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線クランプ電圧線ＢＬＣには、ドライブ線ＢＬＣＤ＜０＞〜ＢＬＣＤ＜３＞を介して、電圧ＶＴＨ＜０＞〜ＶＴＨ＜３＞が印加される。
【０１２２】
ビット線充電時においては、電圧ＶＴＨの立ち上がり速度が速いほどビット線ＢＬの電圧の立ち上がり速度も速くなる。ビット線ＢＬの立ち上がり速度が速いほど、ビット線ＢＬに大きな電流が流れ、ビット線充電動作が早く終了する。本実施の形態のドライバ回路ＤＲＶの動作により、プレーンＰ＜０＞のビット線ＢＬには最も大きな電流が流れるとともに、ビット線充電動作が早く動作が終了する。そして、プレーンＰ＜１＞、Ｐ＜２＞、Ｐ＜３＞の順にビット線充電動作が終了する（図１６の（実施例３）の電流波形参照）。一方、比較例のドライバ回路ＤＲＶを用いたビット線充電時において、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流は同じ大きさであり、ビット線充電動作は同時に終了する（図１６の（比較例）の電流波形参照）。
【０１２３】
［第３の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態のビット線充電動作では、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加する電圧ＶＴＨの立ち上げ速度を異ならせている。そのため、図１６に示すように、ビット線ＢＬを充電する際に流れる電流の電流値、及びビット線ＢＬの充電動作の終了時が、各プレーンＰ＜０＞〜Ｐ＜３＞で異なる。結果として、各プレーンＰ＜０＞〜Ｐ＜３＞の合計の電流量が過大になることがない。
【０１２４】
図１７は、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリのビット線充電動作と、比較例のＮＡＮＤ型フラッシュメモリのビット線充電動作とを実際に実行した場合の結果を表す電流波形図である。
【０１２５】
図１７（ａ）は、比較例のＮＡＮＤ型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を示している。ここで、プレーンＰ＜０＞〜Ｐ＜３＞のそれぞれのビット線ＢＬには、同時に電圧が印加されるため、ビット線ＢＬに流れる電流波形は重なっている。
【０１２６】
図１７（ｂ）は、第３の実施の形態のＮＡＮＤ型フラッシュメモリにおいてビット線充電動作を実行した場合に、プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を示している。実施の形態のビット線充電動作では、プレーンＰ＜０＞〜Ｐ＜３＞毎に、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加する電圧ＶＴＨの立ち上げ速度を異ならせている。そのため、図１７（ｂ）に示すように、ビット線ＢＬを充電する際に流れる電流の電流値、及びビット線ＢＬの充電動作の終了時が、各プレーンＰ＜０＞〜Ｐ＜３＞で異なる。
【０１２７】
図１７（ｃ）は、図１７（ａ）、及び図１７（ｂ）の電流波形図において、各プレーンＰ＜０＞〜Ｐ＜３＞のビット線ＢＬに流れる電流を足し合わせた波形図である。図１７（ｃ）に示すように、実施の形態のＮＡＮＤ型フラッシュメモリは、比較例よりもプレーンＰ＜０＞〜Ｐ＜３＞の全体に流れる電流の最大値を抑えることができる。ビット線充電動作において、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加する電圧ＶＴＨの立ち上げ速度を大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線ＢＬＣを立ち上げ速度をずらすと、ビット線ＢＬの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の許容できる最大値と、ビット線ＢＬの充電に許容できる時間との関係に基づき、電圧ＶＴＨの立ち上げ速度を決定する必要がある。
【０１２８】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、第３の実施の形態において、電源ＶＴＨ＜０＞〜ＶＴＨ＜３＞に接続されるドライバ回路ＤＲＶは、トランジスタＴ１１＜０＞〜Ｔ１１＜３＞のチャネル長をそれぞれ変化させる構成として説明した。しかし、これは、プレーンＰ＜０＞〜Ｐ＜３＞毎に信号ＤＡＣ＜３：０＞を制御して、電源ＶＴＨの立ち上がり速度を変化させても良い。
【０１２９】
また、ビット線充電動作において、ビット線クランプ電圧線ＢＬＣ＜０＞〜ＢＬＣ＜３＞に印加する電圧ＶＴＨのタイミング、又は立ち上げ速度を大きくずらすほど、プレーン全体に流れる電流の最大値を抑えることが可能である。しかし、ビット線クランプ電圧線ＢＬＣを立ち上げるタイミング、又は立ち上げ速度をずらすと、ビット線ＢＬの充電に必要な時間が長くなる。そのため、プレーン全体に流れる電流の最大値が許容できる値である場合には、ビット線クランプ電圧線ＢＬＣを立ち上げるタイミング、又は立ち上げ速度をずらす動作を行わず、プレーン全体に流れる電流の最大値が所定の値を超えた場合には、ビット線クランプ電圧線ＢＬＣを立ち上げるタイミング、又は立ち上げ速度をずらす動作を実行するように設定しても良い。この場合、プレーン全体に流れる電流の最大値と、ビット線ＢＬの充電に許容できる時間との関係に基づいて、この動作を切り替えることができる。
【０１３０】
さらに、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルＭｎの数は複数（２のべき乗）であればよく、その数は３２個に限定されるものではない。そして、メモリセルに記憶されるデータは２値データに限らず、４値データ、又は８値データ等であってもよい。
【符号の説明】
【０１３１】
１・・・充電回路、  １４・・・ＰＭＯＳトランジスタ、  １５、１６、１７、１８・・・ＮＭＯＳトランジスタ、  ２・・・センス用キャパシタ、  ３・・・電流弁別回路、  ４・・・ラッチ、  ５・・・ビット線クランプ電圧線ドライバ、  ５１・・・信号送信部、  ５２・・・電圧供給部、  ５３、５４、５５・・・スイッチトランジスタ、  ６・・・遅延選択回路、  ６１・・・論理ゲート、  １００・・・ＮＡＮＤセルユニット、  ＳＡ・・・センスアンプ、  Ｍ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＤＣ・・・遅延回路、  Ｐ・・・プレーン。
【図１】
2011065708.tif 000003
【図２】
2011065708.tif 000004
【図３Ａ】
2011065708.tif 000005
【図３Ｂ】
2011065708.tif 000006
【図４】
2011065708.tif 000007
【図５】
2011065708.tif 000008
【図６】
2011065708.tif 000009
【図７】
2011065708.tif 000010
【図８】
2011065708.tif 000011
【図９】
2011065708.tif 000012
【図１０Ａ】
2011065708.tif 000013
【図１０Ｂ】
2011065708.tif 000014
【図１１】
2011065708.tif 000015
【図１２】
2011065708.tif 000016
【図１３Ａ】
2011065708.tif 000017
【図１３Ｂ】
2011065708.tif 000018
【図１４】
2011065708.tif 000019
【図１５】
2011065708.tif 000020
【図１６】
2011065708.tif 000021
【図１７】
2011065708.tif 000022