(57)【要約】【課題】回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路の提供。【解決手段】２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路ＳＣと、サンプリング回路ＳＣによりサンプリングされた入力データとリカバリクロックとの周波数差を検出する周波数検出回路ＦＤと、サンプリング回路ＳＣによりサンプリングされた入力データとリカバリクロックとの位相差を検出する位相検出回路ＰＤと、少なくとも位相検出回路ＰＤにより検出された位相差に基づいて、サンプリング回路ＳＣに対し、リカバリクロックを出力する電圧制御発振回路ＶＣＯと、入力データとして表示データを受信している間、周波数検出回路ＦＤの動作を停止する周波数検出制御回路ＦＤＣと、を備えるクロックデータリカバリ回路。【選択図】図１
2011135149.tif 000002
【特許請求の範囲】
【請求項１】
２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
入力データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備えるクロックデータリカバリ回路。
【請求項２】
前記電圧制御発振回路は、
前記周波数検出回路が動作している間、前記位相検出回路により検出された位相差に加え、前記周波数検出回路により検出された周波数差に基づいて、リカバリクロックを出力することを特徴とする請求項１に記載のクロックデータリカバリ回路。
【請求項３】
前記周波数検出回路が動作している間の入力データは、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定されていることを特徴とする請求項１又は２に記載のクロックデータリカバリ回路。
【請求項４】
前記周波数検出制御回路は、データスタート信号に応じて、前記周波数検出回路の動作を停止することを特徴とする請求項１〜３のいずれか一項に記載のクロックデータリカバリ回路。
【請求項５】
前記表示データの時間は予め定められており、
前記周波数検出回路は、動作を停止してから所定の時間経過後、動作を再開することを特徴とする請求項１〜４のいずれか一項に記載のクロックデータリカバリ回路。
【請求項６】
転送データを送信するタイミングコントローラと、
前記タイミングコントローラから送信された転送データを受信する表示素子駆動回路と、を備えた表示装置用データ転送装置であって、
前記表示素子駆動回路は、
２倍オーバーサンプリングにより、転送データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
転送データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備える表示装置用データ転送装置。
【請求項７】
前記電圧制御発振回路は、
前記周波数検出回路が動作している間、前記位相検出回路により検出された位相差に加え、前記周波数検出回路により検出された周波数差に基づいて、リカバリクロックを出力することを特徴とする請求項６に記載の表示装置用データ転送装置。
【請求項８】
前記周波数検出回路が動作している間の転送データは、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定されていることを特徴とする請求項６又は７に記載の表示装置用データ転送装置。
【請求項９】
タイミングコントローラから表示素子駆動回路へデータを転送する表示装置用データ転送方法であって、
２倍オーバーサンプリングにより、転送データをサンプリングし、
転送データが表示データである間、サンプリングされた転送データとリカバリクロックとの周波数差を検出せずに、位相差を検出し、リカバリクロックを生成し、
転送データが表示データ以外である間、サンプリングされた転送データの周波数差及び位相差を検出し、リカバリクロックを生成する表示装置用データ転送方法。
【請求項１０】
表示データ以外の転送データについては、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定することを特徴とする請求項９に記載の表示装置用データ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法に関する。
【背景技術】
【０００２】
表示装置の大型化によって、表示駆動回路へのデータ転送方法が問題となっている。また、解像度の向上や駆動タイミングの高速化によって、データ転送が高速化している。これらの問題を解決する技術として、非特許文献１には、Point to Pointクロックエンベデッドによる表示装置用高速データ転送システムが開示されている。
【０００３】
図７、８を参照して非特許文献１に係るクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路について説明する。図７は、非特許文献１に係るＣＤＲ回路１のブロック図である。また、図８は、図７のＣＤＲ回路１を駆動回路（Driver）に適用した表示装置のブロック図である。
【０００４】
まず、図７のＣＤＲ回路を適用した図８の表示装置について説明する。図８に示すように、この表示装置は、タイミングコントローラ（Timing Controller）、駆動回路、表示素子（Display Element）を備えている。ここで、タイミングコントローラは、送信回路ＴＸを備えている。また、駆動回路は、ＣＤＲ回路１、表示素子駆動回路２を備えている。
【０００５】
送信回路ＴＸは、パラレル信号である表示データ（Display Data）及びコマンド（Command）をシリアル信号に変換し、ＣＤＲ回路１へデータ転送する。ここで、詳細には後述するように、表示データとコマンドとは交互にデータ転送される。コマンドには、表示データがスタートすることを示すデータスタート信号ＳＯＤをはじめ各種制御信号などが含まれる。
【０００６】
ＣＤＲ回路１は、タイミングコントローラから転送されたシリアル入力データ（Input Data）をパラレルデータへ変換し、クロック信号（Clock）とデータ信号（Data）を再生（Recovery）する。再生されたクロック信号をリカバリクロック（Recovery Clock）という。ここで、データ信号はバスを介して、表示素子駆動回路２へ出力される。
【０００７】
次に、図７のＣＤＲ回路について説明する。図７に示すように、非特許文献１に開示されたＣＤＲ回路では、４倍オーバーサンプリングを用いて周波数検出及び位相検出を実施している。このＣＤＲ回路１は、サンプリング回路ＳＣ、周波数検出回路ＦＤ、位相検出回路ＰＤ、ＦＤ用チャージポンプＣＰ１、ＰＤ用チャージポンプＣＰ２、ループフィルタＬＦ、電圧制御発振回路ＶＣＯを備えている。
【０００８】
サンプリング回路ＳＣは、リカバリクロックを基に、タイミングコントローラから転送されたシリアル入力データをサンプリングする。サンプリングされたデータ信号は、周波数検出回路ＦＤ、位相検出回路ＰＤ、表示素子駆動回路２へ出力される。
【０００９】
周波数検出回路ＦＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する。リカバリクロックの周波数が入力データの周波数よりも低ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を上げるためのＵＰ信号を出力する。リカバリクロックの周波数が入力データの周波数よりも高ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、発振クロックの周波数を下げるためのＤＯＷＮ信号を出力する。
【００１０】
位相検出回路ＰＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの位相差を検出する。リカバリクロックの位相が入力データの位相よりも遅れていれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ１に対し、リカバリクロックの位相を進めるためのＵＰ信号を出力する。リカバリクロックの位相が入力データの位相よりも進んでいれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ２に対し、リカバリクロックの位相を遅らせるためのＤＯＷＮ信号を出力する。
【００１１】
ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２は、入力されたＵＰ信号又はＤＯＷＮ信号に応じたアナログ電流信号を出力する。
ループフィルタＬＦは、ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２から入力されたアナログ電流信号に基づいて制御電圧信号を生成する。
そして、電圧制御発振回路ＶＣＯは、ループフィルタＬＦから入力された制御電圧信号に基づいてクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、データ信号と同様に、表示素子駆動回路へ出力されると共に、サンプリング回路ＳＣへリカバリクロック（Recovery Clock）としてフィードバックされる。
【００１２】
図９は、非特許文献１の図１０．７．３に示された４倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。
最上段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が低い場合を示している。この場合、斜線で示したように、クロック位相２−４及び５−６における信号レベルの遷移が検出される。この結果、周波数検出回路ＦＤにおいて、電圧制御発振回路ＶＣＯの発振周波数が低いと判定される。
【００１３】
一方、最下段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が高い場合を示している。この場合、斜線で示したように、クロック位相０−２及び６−７における信号レベルの遷移と、クロック位相２−６における信号レベルの不遷移が検出される。この結果、周波数検出回路ＦＤにおいて、発振周波数が高いと判定される。
【００１４】
中段の入力データの波形は、入力データ周波数と電圧制御発振回路ＶＣＯの発振周波数とが一致した場合を示している。この場合、周波数検出回路ＦＤでは、発振周波数が高いとも低いとも判定されない。
【００１５】
なお、図１０は、ＰＬＬロック後のクロック位相と入力データとの関係を示している。ＰＬＬロックとは、入力データの周波数及び位相と、電圧制御発振回路ＶＣＯが発振するクロック信号の周波数及び位相と、が一致した状態をいう。４倍オーバーサンプリングでは、図１０に示すように、クロック位相０、４、８・・・の位置に入力データのエッジが同期し、クロック位相２、６、１０・・・（つまりｂｉｔの中央）の位置で入力データをサンプリングする。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】K. Yamaguchi、外5名、"A 2.0Gb/s Clock- Embedded Interface for Full-HD 10b 120Hz LCD Drivers with 1/5-Rate Noise-Tolerant Phase and Frequency Recovery"、2009 IEEE International Solid-State Circuits Conference-Digest of Technical Papers、2009年2月、pp. 192-193
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、非特許文献１に記載のクロックデータリカバリ回路は、４倍オーバーサンプリングを採用しているがゆえに、回路規模、消費電力が大きく、ＥＭＩ特性が悪いという問題があった。
【課題を解決するための手段】
【００１８】
本発明に係るクロックデータリカバリ回路は、
２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
入力データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備えるものである。
【００１９】
本発明に係る表示装置用データ転送装置は、
転送データを送信するタイミングコントローラと、
前記タイミングコントローラから送信された転送データを受信する表示素子駆動回路と、を備えた表示装置用データ転送装置であって、
前記表示素子駆動回路は、
２倍オーバーサンプリングにより、転送データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
転送データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備えるものである。
【００２０】
本発明に係る表示装置用データ転送方法は、
タイミングコントローラから表示素子駆動回路へデータを転送する表示装置用データ転送方法であって、
２倍オーバーサンプリングにより、転送データをサンプリングし、
転送データが表示データである間、サンプリングされた転送データとリカバリクロックとの周波数差を検出せずに、位相差を検出し、リカバリクロックを生成し、
転送データが表示データ以外である間、サンプリングされた転送データの周波数差及び位相差を検出し、リカバリクロックを生成するものである。
【００２１】
本発明では、入力データとして表示データを受信している間、周波数検出回路の動作を停止する周波数検出制御回路を備え、２倍オーバーサンプリングを採用している。そのため、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することができる。
【発明の効果】
【００２２】
本発明によれば、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係るＣＤＲ回路のブロック図である。
【図２】図１のＣＤＲ回路を駆動回路に適用した表示装置のブロック図である。
【図３】２倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。
【図４】２倍オーバーサンプリングでのＰＬＬロック後のクロック位相と入力データとの関係を示す図である。
【図５Ａ】実施の形態１に係るＣＤＲ回路に入力される転送データ及び周波数検出回路の動作状態を示す図である。
【図５Ｂ】図７のＣＤＲ回路に入力される転送データ及び周波数検出回路の動作状態を示す図である。
【図６Ａ】２倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。
【図６Ｂ】４倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。
【図７】非特許文献１に開示されたＣＤＲ回路のブロック図である。
【図８】図７のＣＤＲ回路を駆動回路に適用した表示装置のブロック図である。
【図９】非特許文献１に示された４倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。
【図１０】４倍オーバーサンプリングでのＰＬＬロック後のクロック位相と入力データとの関係を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２５】
（実施の形態１）
図１、２を参照して本発明の第１の実施の形態に係るクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路について説明する。図１は、実施の形態１に係るＣＤＲ回路１００のブロック図である。また、図２は、図１のＣＤＲ回路１００を駆動回路（Driver）に適用した表示装置のブロック図である。
【００２６】
まず、図１のＣＤＲ回路を適用した図２の表示装置について説明する。図２に示すように、この表示装置は、タイミングコントローラ（Timing Controller）、駆動回路、表示素子（Display Element）を備えている。ここで、タイミングコントローラは、送信回路ＴＸを備えている。また、駆動回路は、ＣＤＲ回路１００、表示素子駆動回路２００を備えている。
【００２７】
送信回路ＴＸは、パラレル信号である表示データ（Display Data）及びコマンド（Command）をシリアル信号に変換し、ＣＤＲ回路１００へデータ転送する。ここで、詳細には後述するように、表示データとコマンドとは交互にデータ転送される。コマンドには、表示データがスタートすることを示すデータスタート信号ＳＯＤをはじめ各種制御信号などが含まれる。
【００２８】
ＣＤＲ回路１００は、入力されたシリアル信号をパラレル信号へ変換するとともにクロック信号ＣＬＫを再生する。そして、表示素子駆動回路２００へデータ（Data）及びクロック信号ＣＬＫを出力する。表示素子駆動回路２００は、クロック信号ＣＬＫに応じて、表示素子へ表示データを出力する。
【００２９】
次に、図１のＣＤＲ回路について説明する。図１に示すように、本実施の形態１に係るＣＤＲ回路は、サンプリング回路ＳＣ、周波数検出回路ＦＤ、位相検出回路ＰＤ、ＦＤ用チャージポンプＣＰ１、ＰＤ用チャージポンプＣＰ２、ループフィルタＬＦ、電圧制御発振回路ＶＣＯ、周波数検出制御回路ＦＤＣを備えている。
【００３０】
サンプリング回路ＳＣは、リカバリクロックを基に、タイミングコントローラから転送されたシリアル入力データをサンプリングする。サンプリングされたデータ信号は、周波数検出回路ＦＤ、位相検出回路ＰＤ、表示素子駆動回路２００へ出力される。また、本発明に係るサンプリング回路ＳＣは、４倍オーバーサンプリングでなく、２倍オーバーサンプリングを採用しているため、図７のＣＤＲ回路におけるサンプリング回路ＳＣよりも回路規模を小さくすることができる。
【００３１】
周波数検出回路ＦＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する。リカバリクロックの周波数が入力データの周波数よりも低ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を上げるためのＵＰ信号を出力する。リカバリクロックの周波数が入力データの周波数よりも高ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を下げるためのＤＯＷＮ信号を出力する。
【００３２】
より詳細には、周波数検出回路ＦＤは、積分機能とコンパレータ機能とを兼ね備えている。すなわち、発振周波数が「低い」と検出された回数が所定の頻度を越えた場合、周波数検出回路ＦＤはＵＰ信号を出力する。一方、発振周波数が「低い」と検出された回数が所定の頻度を越えない場合、周波数検出回路ＦＤはＵＰ信号を出力しない。
【００３３】
同様に、発振周波数が「高い」と検出された回数が所定の頻度を越えた場合、周波数検出回路ＦＤはＤＯＷＮ信号を出力する。一方、発振周波数が「高い」と検出された回数が所定の頻度を越えない場合、周波数検出回路ＦＤはＤＯＷＮ信号を出力しない。
【００３４】
ＰＬＬロック後も入力信号のジッタなどにより発振周波数が「低い」又は「高い」と検出されることがある。しかしながら、低頻度であるため、周波数検出回路ＦＤの上記機能によりＵＰ信号やＤＯＷＮ信号が出力されず、ＰＬＬロック状態を維持することができる。
【００３５】
さらに詳細には、例えば所定の期間内に、発振周波数が「低い」又は「高い」と検出された回数が、所定の回数（閾値）を超えるか否かにより、上記頻度を判定することができる。
【００３６】
図３は、２倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。最上段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が低い場合を示している。この場合、斜線で示したように、クロック位相１−２及び２−３における信号レベルの遷移が検出される。この結果、周波数検出回路ＦＤにおいて、電圧制御発振回路ＶＣＯの発振周波数が低いと判定される。
【００３７】
一方、最下段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が高い場合を示している。この場合、斜線で示したように、クロック位相０−１及び３−４における信号レベルの遷移と、クロック位相１−３における信号レベルの不遷移が検出される。この結果、周波数検出回路ＦＤにおいて、発振周波数が高いと判定される。
【００３８】
中段の入力データの波形は、入力データ周波数と電圧制御発振回路ＶＣＯの発振周波数とが一致した場合を示している。この場合、周波数検出回路ＦＤでは、発振周波数が高いとも低いとも判定されない。
【００３９】
なお、図４は、ＰＬＬロック後のクロック位相と入力データとの関係を示している。２倍オーバーサンプリングでは、図４に示すように、クロック位相０、２、４・・・の位置に入力データのエッジが同期し、クロック位相１、３、５・・・（つまりｂｉｔの中央）の位置で入力データをサンプリングする。
【００４０】
位相検出回路ＰＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの位相差を検出する。リカバリクロックの位相が入力データの位相よりも遅れていれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ１に対し、リカバリクロックの位相を進めるためのＵＰ信号を出力する。リカバリクロックの位相が入力データの位相よりも進んでいれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ２に対し、リカバリクロックの位相を遅らせるためのＤＯＷＮ信号を出力する。
【００４１】
ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２は、入力されたＵＰ信号又はＤＯＷＮ信号に応じたアナログ電流信号を出力する。
ループフィルタＬＦは、ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２から入力されたアナログ電流信号に基づいて制御電圧信号を生成する。
【００４２】
そして、電圧制御発振回路ＶＣＯは、ループフィルタＬＦから入力された制御電圧信号に基づいてクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、データ信号と同様に、図２の駆動回路２００へ出力されると共に、リカバリクロック（Recovery Clock）としてサンプリング回路ＳＣへフィードバックされる。また、本発明に係る電圧制御発振回路ＶＣＯは、４倍オーバーサンプリングでなく、２倍オーバーサンプリングを採用しているため、図７のＣＤＲ回路における電圧制御発振回路ＶＣＯよりも回路規模を小さくすることができる。また、リカバリクロック信号の数も４倍オーバーサンプリング時の半分であるため、消費電流もより小さくなり、ＥＭＩ特性も改善される。
【００４３】
周波数検出制御回路ＦＤＣには、サンプリング回路ＳＣから出力されたデータ信号が入力される。そして、データ信号に含まれるＦＤストップ信号に基づいて、周波数検出回路ＦＤを停止する。周波数検出制御回路ＦＤＣは、図７のＣＤＲ回路１に無い回路であり、新たに追加された構成要素である。しかしながら、上述のサンプリング回路ＳＣ及び電圧制御発振回路ＶＣＯの回路規模削減効果の寄与が大きく、全体として回路規模を小さくすることができる。
【００４４】
以下に、周波数検出回路ＦＤの動作について、図を用いて説明する。図５Ａは本実施の形態に係るＣＤＲ回路１００に入力される転送データ及び周波数検出回路の動作状態を示す図である。また、図５Ｂは図７のＣＤＲ回路１に入力される転送データ及び周波数検出回路の動作状態を示す図である。図５Ａ、５Ｂに示すように、サンプリング回路ＳＣへは、表示データとコマンドとが交互に転送データとして転送される。ここで、表示データとは、表示素子に表示されるデータのことであり、コマンドとは制御信号等の表示データ以外の転送データのことである。
【００４５】
図５Ａに示すように、本実施の形態に係るＣＤＲ回路１００では、コマンド受信中は周波数検出回路ＦＤを動作させ、表示データ受信中は周波数検出回路ＦＤを停止させている。具体的には、コマンドに含まれるデータスタート信号ＳＯＤを上記ＦＤストップ信号として用い、周波数検出回路ＦＤを停止させている。また、本実施の形態では、表示データ受信期間は予め決まっているため、周波数検出回路ＦＤを停止させてから所定の時間（クロック数）が経過した後、周波数検出回路ＦＤの動作を自動的に復帰させている。
一方、図５Ｂに示すように、図７のＣＤＲ回路１では、常時、周波数検出回路ＦＤを動作させている。
【００４６】
ここで、コマンド転送中は、駆動回路２００の動作などによりノイズが発生しやすく、ＰＬＬロックが外れやすい期間である。そのため、ＰＬＬロックが外れても復帰可能なように、周波数検出回路ＦＤ及び位相検出回路ＰＤの両方によりＰＬＬロック状態を維持する。一方、表示データ転送中は、ノイズによりＰＬＬロックが外れることのない期間である。そのため、周波数検出回路ＦＤを停止し、位相検出回路ＰＤのみによりＰＬＬロック状態を維持することができる。
【００４７】
他方、２倍オーバーサンプリングの場合、以下の理由から、表示データ転送期間に周波数検出回路ＦＤを停止させる必要があった。具体的には、ＰＬＬロック後、「１，０，０，１」又は「０，１，１，０」のように同レベルの信号が２ｂｉｔのみ連続するパターンが入力された場合、２倍オーバーサンプリングでは、周波数検出回路ＦＤが誤動作するおそれがある。以下に、その理由について説明する。
【００４８】
図６Ａは２倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。図６Ｂは４倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。
【００４９】
図６Ａに示すように、２倍オーバーサンプリングでは、入力信号のジッタやクロックのスキュー差等により、２ｂｉｔの入力データ「１，１」が低周波数の１ｂｉｔの入力データ「１」と誤判定されるおそれがある。この結果、電圧制御発振回路ＶＣＯの発振周波数を下げるように、周波数検出回路ＦＤが誤動作するおそれがある。
一方、図６Ｂに示すように、４倍オーバーサンプリングでは、入力信号のジッタやクロックのスキュー差等があっても、誤判定されるおそれはない。
【００５０】
以上説明したように、発明者らは、表示データ転送期間には、周波数検出回路ＦＤを停止させても問題ないことを見出し、２倍オーバーサンプリングにおける誤判定のおそれを解消した。そして、２倍オーバーサンプリングを適用することにより、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することに成功した。なお、コマンド転送中は周波数検出回路ＦＤが動作している。そのため、周波数検出回路ＦＤが誤動作しないように、同レベルの信号が２ｂｉｔのみ連続するパターンが所定の頻度以下になるように（勿論、当該パターンが全く含まれなくてもよい）、コマンドコードを規定する必要がある。しかしながら、表示装置用のコマンドの種類は限られているため、そのようにコマンドコードを割り当てることが可能である。
【００５１】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５２】
１００    ＣＤＲ回路（２倍オーバーサンプリング）
２００    表示装置駆動回路
ＣＰ１    ＦＤ用チャージポンプ
ＣＰ２    ＰＤ用チャージポンプ
ＦＤ    周波数検出回路
ＦＤＣ    周波数検出制御回路
ＬＦ    ループフィルタ
ＰＤ    位相検出回路
ＳＣ    サンプリング回路
ＴＸ    送信回路
ＶＣＯ    電圧制御発振回路
１    ＣＤＲ回路（４倍オーバーサンプリング）
２    表示装置駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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