(57)【要約】【課題】ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。【解決手段】半導体装置の製造方法は、ｐ型半導体領域１０Ａ及びｎ型半導体領域１０Ｂを有する半導体基板１０１の上に、高誘電率膜１０６、アルミニウムからなる第１のキャップ膜１０７及びハードマスク１０８を順次形成する。次に、第１のキャップ膜１０７及びハードマスク１０８におけるｎ型半導体領域１０Ｂの上に形成された部分を除去する。その後、半導体基板１０１の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、高誘電率膜、アルミニウムからなる第１のキャップ膜及びハードマスクを順次形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１のキャップ膜及びハードマスクにおける前記ｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板に対して熱処理を行う工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上に電極膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記電極膜及び高誘電率膜をパターニングすることにより、前記ｎ型半導体領域の上に第１のゲート絶縁膜及び第１のゲート電極を形成し、前記ｐ型半導体領域の上に第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）よりも後で且つ前記工程（ｆ）よりも前に、前記第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｇ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２のキャップ膜を除去する工程（ｈ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記高誘電率膜は、ハフニウムを含む膜又はジルコニウムを含む膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記電極膜は、窒化チタン膜、窒化タンタル膜、窒化タンタルシリコン膜、窒化チタンアルミニウム膜又は窒化ハフニウム膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２のキャップ膜は、ランタン、イットリウム、マグネシウム又はガドリニウムを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に相補型トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
３２ｎｍ世代の相補型金属絶縁膜半導体（ＣＭＩＳ）における消費電力の低減及び性能の向上のため、ゲート絶縁膜をさらに薄膜化することが求められている。従来のシリコン酸化膜系材料からなるゲート絶縁膜をさらに薄膜化すると、リーク電流の増大が許容範囲を超えてしまう。このため、従来のシリコン酸化膜系材料と比べて高い比誘電率を有する高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜に用いることが検討されている。ハフニウム（Ｈｆ）系の絶縁膜は、１０００℃以上の熱的安定性を有すると共に１３以上の比誘電率を有するため、高誘電率膜の候補として有望視されている。しかし、ゲート絶縁膜にハフニウムシリケート（ＨｆＳｉＯｘ）膜又はハフニウムオキサイド（ＨｆＯｘ）膜を用い且つゲート電極にポリシリコンを用いた構造の場合、空乏化による酸化膜換算膜厚（ＥＯＴ）の増加及びフェルミレベルピニングによる閾値電圧の上昇が無視できない。これは、特にｐ型ＭＩＳトランジスタにおいて問題となる。
【０００３】
このため、ゲート電極としてポリシリコンの代わりに金属を用いたメタルゲート電極の利用が検討されている。バルクＣＭＩＳ向けに、メタルゲートを適用する場合、ｎ型ＭＩＳトランジスタにはＳｉの伝導帯近傍の実効仕事関数（ｅＷＦ）を有する金属を用い、ｐ型ＭＩＳトランジスタにはＳｉの価電子帯近傍のｅＷＦを有する金属を用いればよい。具体的には、ｐ型ＭＩＳトランジスタにはｅＷＦが４．８ｅＶ以上となる金属を用い、ｎ型ＭＩＳトランジスタにはｅＷＦが４．３ｅＶ以下となる金属を用いることが好ましい。
【０００４】
金属材料とｅＷＦとの関係から、ｎ型ＭＩＳトランジスタの場合にはチタン（Ｔｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）といった金属材料が有望であり、ｐ型ＭＩＳトランジスタの場合には白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）又は窒化チタン（ＴｉＮ）といった金属材料が有望である。従って、ＣＭＩＳトランジスタを形成する場合には、これらの材料を用いてデュアルメタルゲートプロセスを構築すればよい。しかし、ｐ型ＭＩＳトランジスタのゲート電極として有望なＰｔ及びＲｕＯ2等は、非常に加工が困難である。ｎ型ＭＩＳトランジスタ用のゲート電極として有望なＴｉ、Ｍｏ及びＴａ等の材料も加工が容易ではない。また、熱不安定性等の問題も有している。このため、デュアルメタルゲートプロセスの構築は容易ではない。
【０００５】
そこで、窒化チタン（ＴｉＮ）等からなるメタルゲート電極をｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方に用いる方法が提案されている。例えば、ランタン（Ｌａ）、イットリウム（Ｙ）又はマグネシウム（Ｍｇ）等の金属からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｎ型ＭＩＳトランジスタに適したｅＷＦを実現することができる。また、酸化アルミニウム（ＡｌＯｘ）からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｐ型ＭＩＳトランジスタに適したｅＷＦを実現することができる（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＡｌＯｘ膜をキャップ膜としてｐ型ＭＩＳトランジスタに適したｅＷＦを実現しようとすると、以下のような問題が生じることを本願発明者らは見出した。
【０００８】
まず、ゲート電極とゲート絶縁膜との間にＡｌＯｘ膜を挿入すると、ＥＯＴが増大し、ゲート容量が低下してしまうという問題があることを見出した。比誘電率が低いＡｌＯｘ膜を高誘電率膜の上に形成すると、高誘電率膜は相対的に低誘電率化する。また、ＡｌＯｘ膜中の余剰酸素成分が高誘電率膜中に拡散するため、後工程の熱処理において界面層の再酸化増膜が生じ、ＥＯＴが増大するということが明らかとなった。
【０００９】
ＥＯＴの増大を抑えるために、ＡｌＯｘを挿入する分だけ高誘電率膜の物理膜厚を薄くすることが考えられる。しかし、ｐ型ＭＩＳトランジスタの形成領域とｎ型ＭＩＳトランジスタの形成領域とに互いに膜厚が異なる高誘電率膜を形成しようとすると、工程が増加し、製造コストが上昇する。
【００１０】
さらに、ＡｌＯｘ膜をキャップ膜として用いた場合には、ｎ型ＭＩＳトランジスタの特性を悪化させるおそれがあることが本願発明者らにより明らかとなった。ＡｌＯｘ膜をｐ型ＭＩＳトランジスタのキャップ膜として用いる場合には、通常はｎ型ＭＩＳトランジスタの形成領域において、高誘電率膜の上に形成されたＡｌＯｘ膜を選択的に除去する必要がある。高誘電率膜にダメージを与えることなく、選択的にＡｌＯｘ膜を除去する方法として、塩酸−過酸化水素系の洗浄が知られている。しかし、高誘電率膜の上にＡｌＯｘ膜を形成すると、塩酸又は塩酸−過酸化水素系の薬剤では十分に除去することができない。
【００１１】
塩酸等の薬剤によりＡｌＯｘ膜が十分にできない理由として、以下のような理由が考えられる。まず、ＡｌＯｘ膜は化学的に安定であり、塩酸等の薬剤に対して除去耐性を有していることが考えられる。また、高誘電率膜上にＡｌＯｘ膜を形成すると、Ａｌが高誘電率膜中へ拡散し、Ａｌと高誘電率膜とが反応してＨｆとＡｌとの結合が形成されることが物理分析により明らかとなっている。Ｈｆと結合したＡｌは化学的に安定となり、塩酸等の薬剤により除去することが困難になると考えられる。
【００１２】
ｎ型ＭＩＳトランジスタの形成領域にＡｌが残存すると、ｎ型ＭＩＳトランジスタのｅＷＦが正方向にシフトし、閾値電圧が上昇してしまう。また、残存するＡｌの影響を抑えるためにＬａＯｘの導入量を多くすると、過剰なＬａによる移動度の低下及びゲート容量の低下等が生じる。一方、ＬａＯｘ膜を先に形成する場合には、ｐ型ＭＩＳトランジスタの形成領域上のＬａＯｘ膜の除去性がＡｌの除去性と同様に問題となる。ＬａＯｘ膜の残存によりｐ型ＭＩＳトランジスタの特性が悪化するため、根本的な解決策とはならない。
【００１３】
本願は、前記の問題を解決し、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置の製造方法を、ｐ型半導体領域にＡｌからなる第１のキャップ膜を形成する構成とする。
【００１５】
具体的に、本発明に係る半導体装置の製造方法は、ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、高誘電率膜、アルミニウムからなる第１のキャップ膜及びハードマスクを順次形成する工程（ａ）と、工程（ａ）よりも後に、第１のキャップ膜及びハードマスクにおけるｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、熱処理を行う工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上に電極膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、電極膜及び高誘電率膜をパターニングすることにより、ｎ型半導体領域の上に第１のゲート絶縁膜及び第１のゲート電極を形成し、ｐ型半導体領域の上に第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えている。
【００１６】
本発明の半導体装置の製造方法は、第１のキャップ膜がＡｌからなる。このため、ｐ型ＭＩＳトランジスタにおける界面シリコン酸化膜の増膜を抑えることができ、ＥＯＴを小さく保つことが可能となる。また、Ａｌからなる第１のキャップ膜は除去性に優れているため、ｎ型ＭＩＳトランジスタの第２のゲート絶縁膜中にＡｌが残存し難い。従って、第２のゲート絶縁膜中に拡散させるｅＷＦを低下させる効果を有する元素を少なくすることができ、ｎ型ＭＩＳトランジスタの駆動力及び移動度を向上させることができる。
【００１７】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｆ）よりも前に、第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｇ）をさらに備えていてもよい。
【００１８】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２のキャップ膜を除去する工程（ｈ）をさらに備えていてもよい。
【００１９】
本発明の半導体装置の製造方法において、高誘電率膜には、ハフニウムを含む膜又はジルコニウムを含む膜を用いることができる。
【００２０】
本発明の半導体装置の製造方法において、電極膜には、窒化チタン膜、窒化タンタル膜、窒化タンタルシリコン膜、窒化チタンアルミニウム膜又は窒化ハフニウム膜を含む膜を用いることができる。
【００２１】
本発明の半導体装置の製造方法において、第２のキャップ膜には、ランタン、イットリウム、マグネシウム又はガドリニウムを含む膜を用いることができる。
【発明の効果】
【００２２】
本発明に係る半導体装置の製造方法によれば、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できる。
【図面の簡単な説明】
【００２３】
【図１】評価用半導体装置を示す断面図である。
【図２】評価用半導体装置の電圧と容量との関係を示す特性図である。
【図３】キャップ膜を除去した後に高誘電率膜に含まれるアルミニウム濃度を測定した結果を示す特性図である。
【図４】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】ｐ型ＭＩＳトランジスタにおけるＡｌの垂直方向の分布である。
【図８】ｎ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【図９】ｐ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【発明を実施するための形態】
【００２４】
まず、ｐ型ＭＩＳトランジスタの酸化膜換算膜厚（ＥＯＴ）の増大を抑えつつ、ｐ型ＭＩＳトランジスタに適した実効仕事関数（ｅＷＦ）を実現できるようにする原理を説明する。
【００２５】
図１は、評価用半導体装置の断面構成を示している。評価用半導体装置は、シリコン（Ｓｉ）基板３０１の上に順次形成された、金属−絶縁膜−半導体（ＭＩＳ）キャパシタであり、界面シリコン酸化膜３０２、高誘電率膜３０３、キャップ膜３０４及び電極膜３０５を有している。界面シリコン酸化膜３０２は、膜厚が１．２ｎｍ程度のＳｉＯ2膜である。高誘電率膜３０３は、膜厚が１．５ｎｍの窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜である。電極膜３０５は、膜厚が１５ｎｍのＴｉＮ膜である。
【００２６】
図２は、評価用半導体装置の容量−電圧（ＣＶ）特性を示している。図２において、印加する電圧の周波数は１００ｋＨｚとした。膜厚が０．５ｎｍのＡｌＯｘ膜又は膜厚が１ｎｍのＡｌ膜からなるキャップ膜３０４を形成した場合には、キャップ膜を形成していない場合よりもフラットバンド電圧（Ｖｆｂ）が正方向にシフトした。これは、ＡｌＯｘ膜からなるキャップ膜３０４を設けることによりｅＷＦが増加したことを示している。しかし、キャップ膜３０４をＡｌＯｘ膜とした場合には、キャップ膜を形成していない場合と比べて蓄積容量が低下した。これは、ＥＯＴが増大していることを示している。一方、キャップ膜３０４をＡｌ膜とした場合には、蓄積容量はキャップ膜を形成していない場合とほぼ同じであり、ＥＯＴの増大はほとんど認められない。
【００２７】
また、金属膜であるＡｌ膜は、酸化膜であるＡｌＯｘ膜と異なり希塩酸により容易に溶解除去することができる。図３は、キャップ膜を除去した後に高誘電率膜に残存するＡｌの量を示している。まず、Ｓｉ基板の上に、ＳｉＯ2からなる界面シリコン酸化膜、ＨｆＳｉＯＮからなる高誘電率膜及びキャップ膜を形成した後、希塩酸によりキャップ膜を除去し、ＴｉＮからなる電極膜を形成した。図３において、キャップ膜を膜厚が０．３ｎｍのＡｌＯｘ膜とした場合を破線で示し、キャップ膜を膜厚が０．３ｎｍのＡｌ膜とした場合を実線で示している。Ａｌ残存量の測定には二次イオン質量分析（ＳＩＭＳ）法を用いた。図３に示すように、キャップ膜をＡｌＯｘ膜とした場合には、高誘電率膜中にＡｌが残存している。しかし、キャップ膜をＡｌ膜とした場合には、Ａｌの残存量は一桁以上低くなることが明らかとなった。
【００２８】
このように、ｐ型ＭＩＳトランジスタのキャップ膜としてＡｌＯｘ膜に代えてＡｌ膜を用いることにより、ｐ型ＭＩＳトランジスタのＥＯＴの増大を抑えることができる。また、ｎ型ＭＩＳトランジスタの高誘電率膜中に残存するＡｌの量を低減し、ｎ型ＭＩＳトランジスタの特性の劣化を抑制することが可能となる。以下に、実施形態を用いてさらに詳細に説明する。
【００２９】
（一実施形態）
図４及び図６は、一実施形態に係る半導体装置の製造方法を工程順に示している。まず、図４（ａ）に示すように、半導体基板１０１に素子分離領域１０２により互いに分離されたｐ型ＭＩＳトランジスタを形成するｐ型半導体領域１０Ａ及びｎ型ＭＩＳトランジスタを形成するｎ型半導体領域１０Ｂを形成する。半導体基板１０１は例えばＳｉ基板とすればよい。ｐ型半導体領域１０Ａにはｎウェル１０３が形成され、ｎ型半導体領域１０Ｂにはｐウェル１０４が形成されている。素子分離領域１０２は、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法等により形成すればよい。
【００３０】
次に、図４（ｂ）に示すように、半導体基板１０１上の全面に、界面シリコン酸化膜１０５を形成する。界面シリコン酸化膜１０５は、シリコン酸化膜（ＳｉＯ2膜）又は酸窒化シリコン膜（ＳｉＯＮ膜）等とすればよい。詳細には、光学膜厚が０．５ｎｍ程度のケミカル酸化膜と、膜厚が０．５ｎｍ〜１．５ｎｍ程度のラジカル酸化膜とすればよい。ケミカル酸化膜は、塩酸及び過酸化水素混合溶液により半導体基板１０１を処理することにより形成すればよい。ラジカル酸化膜は、Ｈ2及びＮ2Ｏ混合ガス雰囲気で６００℃〜８５０℃程度の熱処理を行うことにより形成すればよい。
【００３１】
ラジカル酸化膜を形成した後、若干のリーク電流を改善するために、ラジカル酸化膜のプラズマ窒化処理及びアニール処理を行ってもよい。プラズマ窒化処理は、窒素を含むガスを用いて、圧力を５ｍＴｏｒｒ〜１０００ｍＴｏｒｒ（但し、１Ｔｏｒｒは約１．３３×１０2Ｐａである。）とし、パルス又は連続発振プラズマを用いて、放電パワーが０．１ｋＷ−２ｋＷ程度の条件で行い、界面シリコン酸化膜１０５中に５％〜２０％程度窒素を導入することが望ましい。但し、窒素濃度が高くなるに従い、界面準位の上昇による移動度の低下及びＢＴＩ特性の劣化が生じる傾向が明らかになっている。このため、窒素濃度は１０％程度が適正であると考える。また、アニール処理は、酸素雰囲気にて圧力が０．５Ｔｏｒｒ〜５Ｔｏｒｒ程度で、温度が１０００℃程度の条件において、５秒〜１５秒程度行えばよい。アニール処理を行うことにより、ラジカル酸化膜の膜中に存在している原子状窒素の脱離の促進及び不完全な結合又は欠陥の修復を行うことができる。
【００３２】
続いて、界面シリコン酸化膜１０５の上に、高誘電率膜１０６を形成する。高誘電率膜１０６は、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＯ膜又はＨｆＺｒＯ等のＨｆ系の絶縁膜とすればよい。高誘電率膜１０６は例えば原子層堆積法（ＡＬＤ法）により形成すればよい。この場合、Hf[N(C2H5)CH3]4<テトラキス（エチルメチルアミノ）ハフニウム>等のＨｆを含む有機系材料と、ＳｉＨ4等のＳｉを含むガス又はSiH[N(CH3)2]3トリス（ジメチルアミノ）シラン等のＳｉを含む有機系材料とを原料として形成すればよい。３００℃〜６００℃程度の成膜温度において、短時間交互に堆積を行い、余剰原料のパージを行いながら、酸素（Ｏ2）、オゾン（Ｏ3）又は水蒸気（Ｈ2Ｏ）等を用いて酸化すればよい。
【００３３】
高誘電率膜１０６の膜厚は、ＥＯＴが０．５ｎｍ〜１．５ｎｍ程度の範囲を実現しようとする場合には、ラジカル酸化膜と合わせた物理膜厚を１ｎｍ〜３ｎｍ程度とすればよい。なお、高誘電率膜１０６は酸化ジルコニウム（ＺｒＯ）を含むＨｆ系の膜としてもよく、Ｈｆ系以外に酸化ジルコニウム（ＺｒＯ）単体の膜としてもよい。
【００３４】
続いて、高誘電率膜１０６の結晶化を防止するために、高誘電率膜１０６に対してプラズマ窒化処理を行う。なお、ここでのプラズマ窒化処理において、高誘電率膜１０６中に窒素を５％〜１０％程度導入すればよい。窒素の導入量が多すぎる場合には、トランジスタ界面特性が劣化するおそれがある。また、窒素の導入量が少なすぎる場合には、ゲートリークの増大、部分結晶化による耐圧及び信頼性の低下等が発生するおそれがある。
【００３５】
続いて、高誘電率膜１０６に対して、酸素又は窒素雰囲気において熱処理を行ってもよい。これにより高誘電率膜１０６中の不純物の除去及び欠陥の修復ができる。また、界面シリコン酸化膜１０５との密着性を向上させることができる。
【００３６】
続いて、高誘電率膜１０６の上に、アルミニウム（Ａｌ）からなる第１のキャップ膜１０７を形成する。第１のキャップ膜１０７はＰＶＤ法により形成すればよい。詳細には、アルミニウムターゲットを用いて、希ガス雰囲気におけるスパッタ放電にて、物理膜厚が０．３ｎｍ〜２ｎｍ程度となるように成膜を行う。その後、大気開放せずに、ハードマスク１０８を形成することが望ましい。大気開放を行った場合、Ａｌの酸化が進行し、ｐ型ＭＩＳトランジスタのＥＯＴ及びｅＷＦがばらつくおそれがある。また、Ａｌの除去性が低下しｎ型ＭＩＳトランジスタの特性が劣化するおそれがある。なお、第１のキャップ膜１０７は、極薄膜域における膜厚制御性がよく、有機不純物の残留の抑制が可能であれば、どのような方法により形成してもよい。例えば、ＰＶＤ法に代えて、ＡＬＤ法又はＣＶＤ法等により形成してもよい。
【００３７】
ハードマスク１０８は、ＴｉＮ膜とすればよい。ＴｉＮ膜からなるハードマスク１０８を形成することにより、ｐ型ＭＩＳトランジスタの形成領域においてＬａ系材料が高誘電率膜１０６中へ拡散することを抑えることができる。
【００３８】
ハードマスク１０８は、スパッタ法、ＣＶＤ法又はＡＬＤ法により形成してもよい。スパッタ法を用いて成膜する場合には、Ｔｉをターゲットとして用い、圧力が０．１Ｔｏｒｒ程度、ＤＣパワーが０．３ｋＷ〜２ｋＷ程度、直流電源が１００Ｖ程度、Ｎ2プラズマ雰囲気下の条件にて成膜すればよい。また、膜厚は特に限定されないが、加工上４ｎｍ〜２０ｎｍ以下程度であることが好ましい。
【００３９】
なお、ＣＶＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ4 ）及びアンモニア等の窒化種からなる原料ガスを用いてＴｉ膜を形成した後、窒化する方法を用いればよい。また、ＡＬＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ4 ）等の原料ガスとアンモニア等の窒化種とを交互に供給して成膜すればよい。ＡＬＤ法を用いることにより、膜厚及び不純物含有量の制御性を向上できるのみならず、プロセスの低温化が可能となる等の利点が得られる。
【００４０】
次に、図４（ｃ）に示すように、ハードマスク１０８及び第１のキャップ膜１０７におけるｎ型半導体領域１０Ｂに形成された部分を、リソグラフィ及びエッチング技術を用いて選択的に除去する。ハードマスク１０８及び第１のキャップ膜１０７を除去する際に、高誘電率膜１０６がダメージを受けないように条件を設定する。具体的には、塩酸、塩酸と過酸化水素水との混合溶液（ＨＰＭ）又は硫酸と過酸化水素水との混合溶液（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。Ａｌ膜は、ＡｌＯｘ膜よりも除去性に優れているため、高誘電率膜１０６へのダメージをより低減できるという利点も有する。
【００４１】
次に、図４（ｄ）に示すように、Ｌａを含む第２のキャップ膜１０９を形成する。第２のキャップ膜はスパッタ法又はＡＬＤ法を用いて形成すればよい。スパッタ法を用いる場合には、ランタンからなるターゲットを用い、Ａｒガスを用いた直流放電により形成すれば、Ｌａ膜が形成できる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン（ＬａＯｘ）膜を形成することができる。ＬａＯｘからなるターゲットを用いたＲＦスパッタによってＬａＯｘ膜を形成してもよい。また、Ｌａを含む有機材料を気化させ、堆積した後、パージ処理、酸化処理及び有機物除去処理を順に行って、いわゆるＡＬＤ法によりＬａＯｘ膜を形成してもよい。
【００４２】
以下に、ＲＦスパッタを用いて第２のキャップ膜１０９としてＬａＯｘ膜を形成する場合の具体的な条件を説明する。ＲＦパワーを３００Ｗ〜８００Ｗ程度、放電圧力を０．１Ｔｏｒｒ程度、直流電圧を１００Ｖ程度とすればよい。これにより成膜レートを１ｎｍあたり４０秒〜１００秒程度に制御することができる。このようにして、膜厚が０．１ｎｍ〜２ｎｍ程度の第２のキャップ膜１０９を形成する。
【００４３】
次に、図５（ａ）に示すように、熱処理を行う。これにより、ｎ型半導体領域１０Ｂには、第２のキャップ膜１０９に含まれるＬａが拡散したＬａ拡散高誘電率膜１０６Ｂが形成される。また、ｐ型半導体領域１０Ａにおいては、Ｌａがハードマスク１０８中に拡散し、Ｌａ拡散領域１０８Ａが形成される。熱処理は窒素雰囲気において６００℃〜９００℃程度の温度で行えばよい。熱処理時間は雰囲気の圧力及び熱処理方法に応じて適宜決定すればよい。常圧の急速熱処理法を用いた場合には５秒〜１２０秒、減圧且つ抵抗加熱ヒータを用いた場合には１分〜２１０分程度であれば特性を劣化が生じないことが確認されている。
【００４４】
図５（ｂ）に示すように、高誘電率膜１０６及びハードマスク１０８の上に残存する未反応の第２のキャップ膜１０９を除去する。未反応の第２のキャップ膜１０９を除去することにより、ｎ型ＭＩＳトランジスタにおいて過剰なＬａによる耐圧及び信頼性の低下を抑えることができる。また、ｐ型トランジスタにおいてゲートエッチング時のエッチストップを向上させたり、界面抵抗の上昇によるデバイスの遅延を抑えたりすることができる。
【００４５】
未反応の第２のキャップ膜１０９を洗浄除去する際は、ｎ型半導体領域１０Ｂにおける高誘電率膜１０６にダメージを与えないような条件で行う。具体的には、塩酸、塩酸と過酸化水素水との混合溶液（ＨＰＭ）又は硫酸と過酸化水素水との混合溶液（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。
【００４６】
また、ハードマスク１０８の上部に形成されたＬａ拡散層１０８ａも除去することが好ましい。第２のキャップ膜１０９をＬａＯｘとした場合には、Ｌａ拡散層１０８ａは、酸素を吸収している。このため、第２のキャップ膜１０９を残存させた場合には酸素の供給源となり、後の工程において界面増膜等の原因となるおそれがある。ハードマスク１０８へのＬａの拡散長は熱処理温度に依存し、８００℃の場合には３ｎｍ程度となる。従って、第２のキャップ膜１０９を除去する際に、ハードマスク１０８の表面を３ｎｍ〜５ｎｍ程度オーバーエッチングすることが好ましい。また、ハードマスク１０８を完全に除去してもよい。但し、ハードマスク１０８の少なくとも一部を残存させ、ｐ型ＭＩＳトランジスタのゲート電極の一部とすれば、ｐ型ＭＩＳトランジスタのゲート電極の膜厚とｎ型ＭＩＳトランジスタのゲート電極の膜厚とに差を設けることができ、ｅＷＦを制御することが可能となる。
【００４７】
次に、図５（ｃ）に示すように、半導体基板１０１の全面に、ＴｉＮからなる第１の電極膜１１０を形成する。第１の電極膜１１０は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法により形成すればよい。第１の電極膜１１０の膜厚は、ゲート電極のｅＷＦに影響を与える。従って、第１の電極膜１１０の膜厚は４ｎｍ〜２０ｎｍ程度とすればよい。
【００４８】
続いて、膜厚が８０ｎｍ〜１５０ｎｍのリンがドーピングされたポリシリコンからなる第２の電極膜１１１を堆積する。リンの濃度は１×１０14〜２×１０15／ｃｍ2程度とすればよい。また、ノンドープのポリシリコン膜を形成した後、砒素等を注入してもよい。
【００４９】
次に、図６（ａ）に示すように、リソグラフィ及びエッチング技術を用いて、ｐ型半導体領域１０Ａにおいて、第２の電極膜１１１、第１の電極膜１１０、ハードマスク１０８、高誘電率膜１０６及び界面シリコン酸化膜１０５をエッチングしてｐ型ゲートスタックを形成する。ｐ型ゲートスタックは、第２の電極膜１１１、第１の電極膜１１０及びハードマスク１０８を含むｐ型ゲート電極と、高誘電率膜１０６及び界面シリコン酸化膜１０５を含むｐ型ゲート絶縁膜からなる。また、ｎ型半導体領域１０Ｂにおいて、第２の電極膜１１１、第１の電極膜１１０、高誘電率膜１０６及び界面シリコン酸化膜１０５をエッチングしてｎ型ゲートスタックを形成する。ｎ型ゲートスタックは、第２の電極膜１１１及び第１の電極膜１１０を含むｎ型ゲート電極と、Ｌａを含む高誘電率膜１０６Ｂからなる及び界面シリコン酸化膜１０５を含むｎ型ゲート絶縁膜からなる。
【００５０】
次に、図６（ｂ）に示すように、公知の方法により、ｎウェル１０３及びｐウェル１０４に接合深さが比較的浅いｐ型エクステンション拡散層１１５Ａ及びｎ型エクステンション拡散層１１５Ｂをそれぞれ形成する。続いて、ｐ型ゲートスタック及びｎ型ゲートスタックの側面にサイドウォール１１３を形成する。この後、ｎウェル１０３及びｐウェル１０４にｐ型エクステンション拡散層１１５Ａよりも接合深さが深いｐ型拡散層であるｐ型ソースドレイン拡散層１１６Ａ及びｎ型エクステンション拡散層１１５Ｂよりも接合深さが深いｎ型拡散層であるｎ型ソースドレイン拡散層１１６Ｂをそれぞれ形成する。さらに、シリサイド層１１４を形成する。
【００５１】
次に、図６（ｃ）に示すように、例えばＳｉＯ2膜からなる層間絶縁膜１２１を公知の方法により、ｐ型ゲートスタック及びｎ型ゲートスタックを覆うように半導体基板１０１の上に形成する。続いて、層間絶縁膜１２１を貫通してシリサイド層１１４に到達するタングステン等からなるコンタクトプラグ１２２を形成する。その後、必要に応じて配線等（図示せず）を形成する。
【００５２】
本実施形態においては、Ａｌからなる第１のキャップ膜１０７を拡散させるための熱処理工程は特に設けなかったが、Ａｌ拡散工程を設けてもよい。Ａｌ拡散工程を行わない場合には、図７において破線で示すように、高誘電率膜の上部にＡｌ濃度が高い部分が生じる。一方、Ａｌ拡散工程を行うことにより、図７において実線で示すように、高誘電率膜中へのＡｌの拡散が促進され、高誘電率膜中のＡｌ濃度はより均一となる。Ａｌを高誘電率膜中に十分拡散させ、ＡｌとＨｆとの強固な結合を形成することにより、ｅＷＦを増大させる効果がより大きくなり、ゲートリーク電流（Ｊｇ）を低減したり、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の信頼性を向上したりする効果が得られる。
【００５３】
Ａｌ拡散工程である熱処理は、第１のキャップ膜１０７を形成した後で且つゲートスタックを形成する前であればいつ行ってもよい。しかし、熱処理によりｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７の除去性が低下するおそれがある。このため、ｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７を除去した後にＡｌ拡散工程を行うことが好ましい。また、第２のキャップ膜１０９を拡散するための熱処理を行った後に、Ａｌ拡散工程を実施してもよい。
【００５４】
また、Ａｌ拡散工程は、Ａｌの酸化を抑えるため不活性ガス雰囲気において行うことが好ましい。処理温度は８００℃以上で行えばよいが、温度が高すぎると高誘電率膜の結晶化が進行するため１０００℃以下とすることが好ましい。
【００５５】
以上のような製造方法において、第１のキャップ膜に膜厚が１ｎｍのＡｌ膜を用いた場合には、膜厚が０．５ｎｍのＡｌＯｘ膜を用いた場合と比べてｐ型ＭＩＳトランジスタのｅＷＦを低下させることなく、ＥＯＴを０．２ｎｍ程度小さくすることができる。また、第１のキャップ膜をＡｌ膜とすることにより第２のキャップ膜を拡散するための熱処理の温度を低くすることが可能となる。図８は、第２のキャップ膜を拡散するための熱処理の温度と、ｎ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴの関係を示している。図８に示すように、熱処理温度が高いほどｅＷＦの値を低くすることができる。ｎ型ＭＩＳトランジスタのｅＷＦの値は、４．１ｅＶ程度であればよい。第１のキャップ膜をＡｌＯｘ膜とした場合には、除去性が劣るため８５０℃程度の温度で熱処理を行う必要がある。しかし、第１のキャップ膜をＡｌ膜とした場合には、同程度のｅＷＦを得るための熱処理温度を７００℃〜７５０℃に下げることができる。図８に示すように、第１のキャップ膜がＡｌ膜の場合には、ＡｌＯｘ膜の場合と異なり、熱処理温度が低い方がＥＯＴを小さくできるという効果も得られる。
【００５６】
また、第２のキャップ膜を拡散するための熱処理の温度を低くすることによりｐ型ＭＩＳトランジスタの特性をさらに向上させることも可能となる。図９は第２のキャップ膜を拡散するための熱処理の温度と、ｐ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴとの関係を示している。熱処理の温度を低くしてもｐ型ＭＩＳトランジスタのｅＷＦはほとんど変化しない。しかし、ＥＯＴをさらに小さくすることができる。
【００５７】
本実施形態において、第２のキャップ膜をＬａ又はＬａＯｘとしたが、Ｌａに代えてガドリニウム（Ｇｄ）等の他のランタノイド又はその酸化膜としてもよい。また、イットリウム（Ｙ）若しくはマグネシウム（Ｍｇ）又はこれらの酸化膜等としてもよい。
【００５８】
第１の電極膜は、ＴｉＮに代えて有窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等としてもよい。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置の製造方法は、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を容易に向上させることができ、相補型ＭＩＳトランジスタを備えた半導体装置の製造方法等として有用である。
【符号の説明】
【００６０】
１０Ａ      ｐ型半導体領域
１０Ｂ      ｎ型半導体領域
１０１      半導体基板
１０２      素子分離領域
１０３      ｎウェル
１０４      ｐウェル
１０５      界面シリコン酸化膜
１０６      高誘電率膜
１０６Ｂ    Ｌａ拡散高誘電率膜
１０７      第１のキャップ膜
１０８      ハードマスク
１０８Ａ    Ｌａ拡散層
１０９      第２のキャップ膜
１１０      第１の電極膜
１１１      第２の電極膜
１１３      サイドウォール
１１４      シリサイド層
１１５Ａ    ｐ型エクステンション拡散層
１１５Ｂ    ｎ型エクステンション拡散層
１１６Ａ    ｐ型ソースドレイン拡散層
１１６Ｂ    ｎ型ソースドレイン拡散層
１２１      層間絶縁膜
１２２      コンタクトプラグ
３０１      シリコン基板
３０２      界面シリコン酸化膜
３０３      高誘電率膜
３０４      キャップ膜
３０５      電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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