(57)【要約】【課題】発振器の不安定動作を回避し低消費電力化を実現する発振器複合装置と方法の提供。【解決手段】インダクタ（１１１）と容量（１１２）を含む共振回路（１１０）を備えた発振器（１００）と、前記発振器の発振出力信号を入力し、且つ、電源側からの電流パスを構成し前記電流パスの前記第１の電源と反対側の一端が前記発振器の前記インダクタ（１１１）の中点に接続された差動対を含む分周器（２００）とを、グランドと電源間に縦積みに配置し、分周器（２００）の直流供給電流端子（２３０）からグランド側に流れる直流電源電流を、発振器（１００）の電源電流として再利用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
インダクタと容量の並列回路を含む共振回路を備えた発振器と、
前記発振器の発振出力信号を入力し、且つ、第１の電源側からの第１、第２の電流パスをそれぞれ構成し、前記第１、第２の電流パスの前記第１の電源と反対側の各一端が共通接続され、前記発振器の前記インダクタの中点に接続された差動対を含む回路と、
を、第２の電源と前記第１の電源間に、縦積みに配置した、ことを特徴とする発振器複合回路。
【請求項２】
前記差動対を含む回路が、分周器を構成している、ことを特徴とする請求項１記載の発振器複合回路。
【請求項３】
前記差動対が、制御端子に前記共振回路両端の出力を差動入力する第１のトランジスタ対を備え、
前記第１のトランジスタ対の第２端子は、前記第１、第２の電流パスの前記第１の電源と反対側の各一端を構成し、前記第２端子は共通に接続されて前記発振器のインダクタの中点に接続され、
前記第１のトランジスタ対の第１端子は、前記第１、第２の電流パスの前記第１の電源側の各一端を構成する、ことを特徴とする請求項２記載の発振器複合回路。
【請求項４】
前記発振器が、前記共振回路の両端に第１端子がそれぞれ接続され、前記第２電源に第２端子が共通に接続された第１、第２のトランジスタを備え、前記第１、第２のトランジスタの制御端子は、それぞれ、前記第２、第１のトランジスタの第１端子に交差接続される、ことを特徴とする請求項３記載の発振器複合回路。
【請求項５】
前記第１、第２のトランジスタの制御端子は、それぞれ、前記第２、第１のトランジスタの第１端子にそれぞれ容量を介して交差接続されるとともにバイアス電圧を受ける、ことを特徴とする請求項４記載の発振器複合回路。
【請求項６】
前記発振器において、前記共振回路の前記容量が前記インダクタの両端間に直列に接続された第１、第２の可変容量素子を備え、前記第１、第２の可変容量素子の接続点に制御電圧が印加される、ことを特徴とする請求項４又は５記載の発振器複合回路。
【請求項７】
前記第１のトランジスタ対の制御端子は、前記共振回路両端の出力にそれぞれ交流結合されるとともに、それぞれ第１、第２の抵抗を介して、第１のバイアス電圧供給端子に接続されている、ことを特徴とする請求項３記載の発振器複合回路。
【請求項８】
前記第１のトランジスタ対の制御端子は、それぞれ第１、第２の抵抗を介して第１のバイアス電圧供給端子に接続されており、
前記発振器において、前記第１、第２のトランジスタの制御端子は、前記第２、第１のトランジスタの第１端子にそれぞれ第５、第６の容量を介して交差接続され、前記第１、第２のトランジスタの制御端子は、それぞれ第３、第４の抵抗を介して第２のバイアス電圧供給端子に接続されており、
バイアス及び定電流回路をさらに備え、
前記バイアス及び定電流回路は、
前記発振器の前記第１、第２のトランジスタの共通接続された第２端子と前記第２の電源間に接続された第３のランジスタと、
前記第１の電源に一端が接続された基準電流源と、
前記基準電流源の他端と前記第２の電源間に縦積みに接続された第４乃至第６のトランジスタと、
を備え、前記第４のトランジスタの制御端子は、前記第３のトランジスタの制御端子に接続されるとともに、前記基準電流源の他端と前記第６のトランジスタとの接続点に接続され、
前記第６のトランジスタの制御端子と前記第５のトランジスタの制御端子を、それぞれ前記第１のバイアス電圧供給端子と前記第２のバイアス電圧供給端子とする、ことを特徴とする請求項３乃至７のいずれか１項に記載の発振器複合回路。
【請求項９】
前記分周器は、前記第１のトランジスタ対のそれぞれの前記第１端子に、第２端子同士が結合されたトランジスタ対を含むフリップフロップを少なくとも１つ備えている、ことを特徴とする請求項３乃至８のいずれか１項に記載の発振器複合回路。
【請求項１０】
前記分周器が、第１、第２入力端に制御端子が接続され、第２端子同士が接続されて、前記発振器の前記共振回路のインダクタの中点に接続され、前記第１のトランジスタ対を構成する第９、第１０のトランジスタと、
前記第１０のトランジスタの第１端子に第２端子が共通接続された第１１、第１４のトランジスタと、
前記第９のトランジスタの第１端子に第２端子が共通接続された第１２、第１３のトランジスタと、
前記第９のトランジスタの第１端子に第２端子が共通接続された第１５、第１８のトランジスタと、
前記第１０のトランジスタの第１端子に第２端子が共通接続された第１６、第１７のトランジスタと、
を含み、
前記第１１、第１２のトランジスタの第１端子と、前記第１３、第１８のトランジスタの制御端子は共通接続されて第１の負荷素子の一端に接続され、
前記第１３、第１４のトランジスタの第１端子と、前記第１２、第１５のトランジスタの制御端子は共通接続されて第２の負荷素子の一端に接続され、
前記第１５、第１６のトランジスタの第１端子と、前記第１４、第１７のトランジスタの制御端子は共通接続されて第３の負荷素子の一端に接続され、
前記第１７、第１８のトランジスタの第１端子と、第１１、第１６のトランジスタの制御端子は共通接続されて第４の負荷素子の一端に接続され、
前記第１乃至第４の負荷素子の他端は共通接続され、前記共通接続点が前記分周器の第１給電端子として前記第１の電源に接続され、
前記第３、第４の負荷素子の一端が差動出力端子に接続される、ことを特徴とする請求項３乃至９のいずれか１項に記載の発振器複合回路。
【請求項１１】
前記分周器の出力として、前記第３、第４の負荷素子の一端から同相信号が差動で出力され、前記第１、第２の負荷素子の一端から直交信号が差動で出力される、ことを特徴とする請求項１０記載の発振器複合回路。
【請求項１２】
前記分周器の出力を入力とするバッファ回路を、前記第１の電源と、前記差動対の前記第１の電源と反対側の共通接続された前記一端との間に備えた、請求項２乃至１１のいずれか１項に記載の発振器複合回路。
【請求項１３】
前記第１電源に接続され、前記分周器の差動出力をそれぞれ受け、入力電圧に追従した電圧を出力する第７、第８のトランジスタと、
前記第１のトランジスタ対の第２端子同士の接続点と前記共振回路のインダクタの中点との接続点と前記第７、第８のトランジスタの出力との間にそれぞれ接続された第１９、第２０のトランジスタを備え、
前記第１９、第２０のトランジスタの制御端子はそれぞれ第５、第６の容量を介して前記第８、第７のトランジスタの制御端子に接続されるとともに、第３、第４の抵抗を介して前記第１のバイアス電圧供給端子に接続され、
前記第７及び第１９のトランジスタの接続点、前記第８及び第２０のトランジスタの接続点から差動信号が出力される、ことを特徴とする請求項１０記載の発振器複合回路。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の前記発振器複合回路を備えた半導体装置。
【請求項１５】
請求項１乃至１３のいずれか１項に記載の前記発振器複合回路を備えた通信装置。
【請求項１６】
インダクタと容量の並列回路を含む共振回路を備えた発振器と、
前記発振器の発振出力信号を入力し、且つ、第１の電源側からの第１、第の電流パスを形成し、前記第１、第２の電流パスの前記第１の電源と反対側の各一端が共通接続され、前記発振器の前記インダクタの中点に接続された差動対を含む回路と、
を、第２の電源と前記第１の電源間に、縦積みに配置し、
前記発振器は、前記差動対を含む回路の前記第１、第２の電流パスの共通接続された前記一端から供給される電流を、前記発振器の電源電流として利用する、ことを特徴とする電流再利用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器に関し、特に、周波数シンセサイザ等に適用した場合に低消費電力化に好適な発振器複合回路と半導体装置並びに電流再利用方法に関する。
【背景技術】
【０００２】
通信機、携帯電話端末等に用いられる高周波集積回路においては、局部発振器（Ｌｏｃａｌ  Ｏｓｃｉｌｌａｔｏｒ）でキャリア信号を生成し、位相ロックループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：「ＰＬＬ」と略記される）を使用してキャリア信号の周波数と位相を固定（Ｌｏｃｋ）させる必要がある。
【０００３】
そのための構成として、例えば図１０に示すように、周波数制御電圧に応じて発振周波数を可変させる電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯと略記される）１０の出力信号がバッファアンプ５０を介して分周器２０とミキサ６０に供給される。図１０は、局発信号を生成しミキサに供給する典型的な高周波集積回路の構成の一例を模式的に示す図である。バッファアンプ５０からミキサ６０に供給される信号が局発信号である。分周器２０の出力は基準信号と位相比較器（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ：「ＰＤ」と略記される）で位相差が検出され、チャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ：「ＣＰ」と略記される）で位相検出結果に基づき容量を充放電し、ループフィルタ（ローパスフィルタＬＰＦ）でチャージポンプ（ＣＰ）の出力電圧を平滑化して周波数制御電圧としてＶＣＯ１０に供給する。図１０に示す例では、電圧制御発振器１０は、Ｌ、Ｃ並列共振回路と、Ｌ、Ｃ並列共振回路とグランド間に接続されたＶＣＯクロスペア１２０（ソースがグランドに接続され、ゲートとドレインが交差接続されたトランジスタ対）を備え、共振回路のインダクタ１１１の中点が電源に接続され、共振回路の出力間に直列接続された容量（バラクタダイオード：可変容量素子）１１２ａ、１１２ｂの接続点に周波数制御電圧が供給される。なお、図１０では、ＰＬＬの構成要素であるＰＤ、ＣＰ、ＬＰＦを１つにまとめて符号４０（ＰＬＬの要素）とし、ＶＣＯ１０、バッファアンプ５０、分周器２０、ＰＤ・ＣＰ・ＬＰＦ４０がＰＬＬを構成する。
【０００４】
この構成では、電圧制御発振器１０、分周器２０とミキサ６０を動作させるには、それぞれの直流供給電流が必要である。また、高周波動作であるため、これらの回路には集積回路の全体には比較的に大きな電力を消費する。
【０００５】
一方、携帯電話端末などの移動通信機では、待ち受け時間を長くするため、送受信回路の低消費電力化が要求される。
【０００６】
低消費電力化の手段として、低電圧動作や各機能ブロックの電流を削減するなど様々な方法はあるが、機能ブロックの電流再利用という手法が提案されている。例えば特許文献１（特表２００２−５２９９４９号公報）には、図１１に示すように、発振器（インダクタＬと抵抗Ｒの直列回路に容量Ｃ（可変容量）を並列接続した並列共振回路（Ｒが小さいとき、共振周波数ω０＝１／√（ＬＣ））にクロスペア（Ｍ１、Ｍ２）を接続した構成の出力段に、ギルバートセル構成のミキサ（トランジスタ対（Ｍ７、Ｍ８）、（Ｍ３、Ｍ４）、（Ｍ５、Ｍ６）からなるギルバートマルチプライヤ）を接続し、発振器の電流をミキサと共有させることで電流を再利用するという手法が開示されている。なお、図１１は、特許文献１の図５から引用したものである。図１１において、クロスペアトランジスタＭ１、Ｍ２の結合されたソースは、ソースがグランドに接続され、カレントミラーの出力をなすｎＭＯＳトランジスタ３０（電流源）のドレインに接続されている。ｎＭＯＳトランジスタ３０のゲートはカレントミラーの入力をなすｎＭＯＳトランジスタ３２のゲートとドレインに接続され、トランジスタ３２のドレインは電流源３４に接続され、ソースはトランジスタ３０のソースとともにグランドに接続されている。図１１において、発振器の供給端子が、局部発振器信号電流と直流供給電流とを伝送するように配置され、ミキサ供給端子が、上記発振器供給端子に接続されて直流供給電流と局部発振器の交流電流とを、前記発振器供給端子から受け取る構成とされている。
【０００７】
このようなスタック構成では、発振器の発振信号を交流電流の形でミキサに入力する一方、直流の供給電流も入力され、発振器の直流供給電流はミキサの直流供給電流を共用するため、回路全体から見れば、ミキサの電流は省かれたことになり、低消費電力化が実現されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００２−５２９９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下に関連技術の分析を与える。
【００１０】
図１１に示した関連技術の場合、ミキサ（ギルバート・マルチプライヤ）が発振器と直接接続をされているため、ミキサと発振器間のアイソレーションが悪くなる。例えば、ミキサに強い妨害信号（妨害波）が入力されたとき、該妨害信号が発振器の共振回路にも到達し、発振器にプリング（ｐｕｌｌｉｎｇ：妨害信号によって生じるＶＣＯの周波数偏移）やプッシング（ｐｕｓｈｉｎｇ：ＶＣＯの電源電圧が過渡的に変動したときに発振周波数に生じる変動）効果を起こし、発振器の動作が不安定になることがある。
【課題を解決するための手段】
【００１１】
本発明は、上記問題点の少なくとも１つの解決を図るものである。本発明によれば、インダクタと容量の並列回路を含む共振回路を備えた発振器と、前記発振器の発振出力信号を入力し、且つ、第１の電源側からの第１、第２の電流パスをそれぞれ構成し、前記第１、第２の電流パスの前記第１の電源と反対側の各一端が共通接続され、前記発振器の前記インダクタの中点に接続された差動対を含む回路と、を、第２の電源と前記第１の電源間に、縦積みに配置した発振器複合回路が提供される。
【００１２】
本発明によれば、インダクタと容量の並列共振回路を備えた発振器と、前記発振器の発振出力信号を入力し、且つ、第１の電源側からの第１、第の電流パスを形成し、前記第１、第２の電流パスの前記第１の電源と反対側の各一端が共通接続され、前記発振器の前記インダクタの中点に接続された差動対を含む回路と、を、第２の電源と前記第１の電源間に、縦積みに配置し、前記発振器は、前記差動対を含む回路の前記第１、第２の電流パスの共通接続された前記一端から供給される電流を、前記発振器の電源電流として利用する電流再利用方法が提供される。
【発明の効果】
【００１３】
本発明によれば、発振器と複合される回路とで直流電源電流を共有し、妨害波の影響をなくし発振器の不安定動作を回避し、低消費電力化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の別の実施形態の構成を示す図である。
【図３】（Ａ）、（Ｂ）は図１、図２のクロスペアの構成を示す図である。
【図４】（Ａ）〜（Ｃ）は差動回路の一例を示す図である。
【図５】本発明の第１の実施例の構成を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の一実施例の動作を示す波形図である。
【図１０】局発回路の典型的な構成例を模式的に示す図である。
【図１１】関連技術（特許文献１）の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施形態を説明する。図１は、本発明の一実施形態の構成を示す図である。図１には、発振器と電源からの直流電流を共有する回路として、差動回路３００を備えた例が示されている。差動回路３００の差動対（トランジスタ対）は、電源からの第１、第２の電流パスを構成し、第１、第２の電流パスの前記電源と反対側の一端が共通接続されて発振器１００Ａのインダクタに中点（センタータップ）に接続され、発振器１００Ａに直流供給電流を供給する。
【００１６】
共振回路１１０Ａとクロスペア１２０を備えて構成された発振器１００Ａは、発振信号を差動出力する出力端を有し、差動回路３００の入力端（差動入力端子）２１０に接続される。共振回路１１０Ａは、インダクタ（Ｌ）１１１と、インダクタ（Ｌ）１１１の両端間に、直列に接続された２つの容量（キャパシタ）（Ｃ）を備えている。容量（Ｃ）は容量値が可変な可変容量素子であってもよい。共振回路１１０Ａの出力とグランド間に接続されたクロスペア１２０は、図３（Ａ）に示すように、ソースがグランドに接続され、ゲートが互いに他方トランジスタＭ１２、Ｍ１１のドレインに交差接続された接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２を備えている。ｎＭＯＳトランジスタＭ１１、Ｍ１２のドレインはインダクタ（Ｌ）１１１の両端にそれぞれ接続されている。なお、クロスペア１２０は、トランジスタ対の各一方のトランジスタのゲートが各他方のトランジスタのドレインと交差接続されたトランジスタ対をいい、図２のＶＣＯクロスペア１２０、あるいは、図１１のＭ１、Ｍ２と同一構成である。なお、クロスペア１２０としては、図３（Ａ）の構成に限定されるものでなく、例えば図３（Ｂ）に示すように、ソースがグランドに接続され、ゲートが他のトランジスタのドレインに容量Ｃを介して交差接続され、ゲートは抵抗Ｒを介して直流電圧バイアス（ＤＣ  ｖｏｌｔａｇｅ  ｂｉａｓ）端子に接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２とを備えた構成としてもよい。なお、図３（Ｂ）の構成は、後述される図６の実施例等で用いられる。
【００１７】
発振器１００Ａの出力と差動入力端子２１０間に接続された容量２４０ａ、２４０ｂは直流カットオフ用の容量（カップリング・キャパシタ）である。差動回路３００の差動入力端子２１０は、発振器１００Ａの差動出力にカップリング・キャパシタ２４０ａ、２４０ｂを介して交流結合し、差動出力端子２２０から差動出力信号を出力する。差動回路３００は、一側（高電位側）に電源接続端子２７０を有し、反対側（低電位側）に直流供給電流端子２３０を有する。電源接続端子２７０は電源に接続される。直流供給電流端子２３０は共振回路１１０Ａのインダクタ１１１のセンタータップに接続され、直流供給電流が、インダクタ１１１経由でクロスペア１２０のｎＭＯＳトランジスタＭ１１、Ｍ１２に供給される。
【００１８】
図４（Ａ）は、図１の差動回路３００の構成例を示す図である。差動回路３００は、結合されたソースが直流供給電流端子２３０に接続され、ゲートが差動入力端子２１０にそれぞれ接続されたｎＭＯＳトランジスタ対（差動対）ＭＮ１、ＭＮ２を備えている。ｎＭＯＳトランジスタ対ＭＮ１、ＭＮ２の各ドレインには、電源間で、当該差動回路に縦積みされる回路がそれぞれ接続される。あるいは、ｎＭＯＳトランジスタ対ＭＮ１、ＭＮ２のドレインをそれぞれ差動出力端子（図１の２２０）に接続するとともにそれぞれ負荷抵抗素子を介して電源接続端子に接続した構成としてもよい。直流供給電流端子２３０とｎＭＯＳトランジスタ対ＭＮ１、ＭＮ２の結合されたソース間に定電流源を備えてもよい。あるいは、クロスペア１２０とグランド間に定電流源を備えてもよい。なお、差動回路３００において、ｎＭＯＳトランジスタ対は１対に制限されるものでない。例えば図４（Ｂ）に示すように、差動回路３００は、結合されたソースが直流供給電流端子２３０に接続され、差動入力端子２１０にゲートがそれぞれ接続されたｎＭＯＳトランジスタ対（差動対）を複数組並列に接続した構成としてもよい。図４（Ｂ）において、ｎＭＯＳトランジスタ対ＭＮ１、ＭＮ２、・・・ＭＮ２ｎ＋１、ＭＮ２ｎ＋２の各ドレインと電源間には、当該差動回路に縦積みされる回路をそれぞれ接続する構成としてもよい。あるいは、複数組のｎＭＯＳトランジスタ対を備えた図４（Ｂ）の変形として、例えば図４（Ｃ）に示すように、結合されたソースが直流供給電流端子２３０に共通に接続される複数組のｎＭＯＳトランジスタ対の一部が、差動入力端子２１０とは別の差動入力端子の信号を差動入力する構成としてもよい。
【００１９】
図２は、本発明の別の実施形態の構成を示す図である。図２には、電源からの直流電流を共有（シェア）した分周器２００と電圧制御発振器（ＶＣＯ）１００の一般的な構成（発振器と分周器を一体化した複合回路）が示されている。
【００２０】
図２を参照すると、インダクタＬと容量Ｃを並列接続した共振回路１１０と、共振回路１１０の出力とグランド間に接続されたＶＣＯクロスペア１２０と、を備えて構成されたＶＣＯ回路１００は発振信号を差動出力する出力端（差動出力端子）を有し、差動出力端子は分周器２００の入力端（差動入力端子）２１０に接続される。ＶＣＯクロスペア１２０は、図３（Ａ）又は（Ｂ）に示すように、ソースがグランドに共通に接続され、ゲートが他方のトランジスタＭ１２、Ｍ１１のドレインにそれぞれ交差接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２を備えている。ｎＭＯＳトランジスタＭ１１、Ｍ１２のドレインはインダクタ（Ｌ）１１１の両端にそれぞれ接続されている。
【００２１】
分周器２００は、電源接続端子２７０と、分周信号を差動出力する差動出力端子（分周信号出力端子）２２０と、直流供給電流端子２３０とを有する。電源接続端子２７０は電源に接続され、直流供給電流端子２３０は、ＶＣＯ１００の共振回路のインダクタ１１１のセンタータップに接続され、直流供給電流がインダクタ１１１を経由してＶＣＯクロスペア１２０のｎＭＯＳトランジスタＭ１１、Ｍ１２に供給される。ＶＣＯ１００の差動出力と分周器２００の差動入力端子２１０に直流カットオフ用の容量２４０ａ、２４０ｂ（カップリング・キャパシタ）介して交流結合し、分周器２００は差動出力端子（分周信号出力端子）２２０から分周信号を差動出力する。
【００２２】
なお、図２において、分周器２００は、ソース結合型Ｄフリップフロップで構成された整数分周器全体でもあってよいし、分周器２００の直流供給電流を流出し得る差動ペアで構成された整数分周器あるいは分数分周器の一部でもよい。以下、より具体的な実施例の構成に即して説明する。
【００２３】
＜実施例１＞
図５は、本発明の第１の実施例の構成を示す図である。図５には、図２の分周器２００を、例えばソース結合型のＴ−フリップフロップ（トグルフリップフロップ）で構成した２分周器２００（ＶＣＯ１００の発振出力が入力される度に出力をトグルし、ＶＣＯ発振周波数を２分周）とＶＣＯ１００とが電源電流を共有する構成が示されている。
【００２４】
２分周器２００は、
ソース同士が結合されてインダクタ１１１の中点（センタータップ）に接続され、差動信号入力端２１０ａと２１０ｂにそれぞれゲートが接続されたｎＭＯＳトランジスタＭ９、Ｍ１０と、
ソースが共通接続されてトランジスタＭ９のドレインに接続され、ゲートが相手のトランジスタのドレインに交差接続されたｎＭＯＳトランジスタＭ２、Ｍ３と、
ソースが共通接続されてトランジスタＭ１０のドレインに接続されたＭＯＳトランジスタＭ１、Ｍ４と、
ソースが共通接続されてトランジスタＭ１０のドレインに接続され、ゲートが相手のトランジスタのドレインに交差接続されたｎＭＯＳトランジスタＭ６、Ｍ７と、
ソースが共通接続されてトランジスタＭ９のドレインに接続されたｎＭＯＳトランジスタＭ５、Ｍ８と、を備えている。
【００２５】
ｎＭＯＳトランジスタＭ１、Ｍ２のドレイン、ｎＭＯＳトランジスタＭ３、Ｍ８のゲートは負荷抵抗素子Ｒ１の一端に接続され、負荷抵抗素子Ｒ１の他端は電源に接続されている。
【００２６】
ｎＭＯＳトランジスタトランジスタＭ３、Ｍ４のドレイン、ｎＭＯＳトランジスタＭ２、Ｍ５のゲートは負荷抵抗素子Ｒ２の一端に接続され、負荷抵抗素子Ｒ２の他端は電源に接続されている。
【００２７】
ｎＭＯＳトランジスタトランジスタＭ５、Ｍ６のドレイン、ｎＭＯＳトランジスタＭ７、Ｍ４のゲートは負荷抵抗素子Ｒ３の一端に接続され、負荷抵抗素子Ｒ３の他端は電源に接続されている。
【００２８】
ｎＭＯＳトランジスタトランジスタＭ７、Ｍ８のドレイン、ｎＭＯＳトランジスタＭ６、Ｍ１のゲートは負荷抵抗素子Ｒ４の一端に接続され、負荷抵抗素子Ｒ４の他端は電源に接続されている。負荷抵抗素子Ｒ３、Ｒ４の一端から出力信号２２０が取り出される。
【００２９】
ソース結合型のＴフリップフロップで構成された２分周器２００に、差動信号入力端２１０ａと２１０ｂは、ＶＣＯ１００の共振回路のインダクタ（Ｌ）１１１の両端の端子に容量２４０ａと２４０ｂ経由で接続される。
【００３０】
また、２分周器２００の入力トランジスタＭ９、Ｍ１０はソース結合され、直流供給電流端子２３０に接続され、ＤＣパス（直流電源電流パス）をなし、共振回路１１０のインダクタ１１１のセンタータップに接続される。
【００３１】
図５の回路動作について以下に説明する。直流供給電流は、２分周器２００の負荷抵抗素子Ｒ１〜Ｒ４の経由で、ｎＭＯＳトランジスタＭ１〜Ｍ８のドレインに流入し、ｎＭＯＳトランジスタＭ１〜Ｍ８のソースから流出して、ｎＭＯＳトランジスタＭ９とＭ１０のドレインに流入する。ｎＭＯＳトランジスタＭ９とＭ１０のソースから流出した直流供給電流は、直流供給電流端子（ＤＣパス）２３０を通して、インダクタ１１１のセンタータップに流入し、２分岐して、ＶＣＯクロスペア１２０のｎＭＯＳトランジスタＭ１１とＭ１２のドレインに流入し、ｎＭＯＳトランジスタＭ１１とＭ１２のソースから流出し、グランドに流れる。
【００３２】
直流供給電流を受けたＶＣＯクロスペア１２０は、負性抵抗を形成し、インダクタ１１１とバラクタ（バラクタダイオード：可変容量素子）１１２ａ、１１２ｂから構成された共振回路１１０のエネルギー供給源となり、ＶＣＯ１００の発振を起こす。
【００３３】
ＶＣＯ１００が発振すると、交流の差動発振信号がインダクタ１１１の両端（ＶＣＯ１００の差動出力端子）に現れ、容量２４０ａ、２４０ｂを通して、２分周器２００のｎＭＯＳトランジスタＭ９、Ｍ１０のゲートに印加される。この信号を受けた２分周器２００は、Ｔフリップフロップ（活性状態の入力信号が入力される度に出力の状態を反転する）として動作し、差動出力端子２２０に、ＶＣＯ１００の発振信号周波数の１／２の分周後の差動信号が出力される。
【００３４】
上記動作中に、直流供給電流の大きさは、バイアス端子２５０の印加電圧の大きさに関係する。つまり、バイアス端子２５０に印加されるバイアス電圧で決められる、ＶＣＯ１００の直流供給電流は全て２分周器２００と共用される。
【００３５】
このため、ＶＣＯ１００と２分周器２００の機能から見ると、２分周器２００単体での直流供給電流（電源電流）は０になるため、低消費電力化を図ることが出来る。
【００３６】
また、２分周器２００はソース結合型であるため、差動動作の原理により、結合されたソースノード、即ち、直流供給電流端子（ＤＣパス）２３０には、交流電流が現れず、純粋な直流電流としてＶＣＯ１００に供給することが出来る。
【００３７】
これによって、２分周器２００の動作はＶＣＯ１００の動作に影響しない。さらに、図１１のミキサ＋ＶＣＯの関連技術の構成ではミキサへの外部からの妨害波の影響を受けたが、本実施例において、２分周器２００には、外部からの妨害波は存在しないため、上記した関連技術のような、ＶＣＯ１００のプリングやプッシング現象が存在せず、ＶＣＯ１００の動作安定性に問題は生じない。
【００３８】
図５に示した実施例１の構成では、前述したように、ＶＣＯ１００と分周器２００の直流供給電流はバイアス端子２５０の印加電圧値によって決められる。
【００３９】
実回路において、温度変動や電源電圧変動があっても、回路特性、特に、分周器２００の正常動作が要求されることから、直流供給電流の変動をなるべく小さくする必要がある。バイアス端子２５０のバイアス電圧を適切に生成するには難度がある。
【００４０】
また、ＶＣＯ１００の発振振幅が変化すると、ＶＣＯクロスペア１２０に流れる直流電流が変動するため、分周器２００の供給電流も変動し、動作保証可能な周波数範囲が狭くなる可能性がある。
【００４１】
この問題を回避するための手段として、ＶＣＯクロスペア１２０のソース結合端に、定電流源を取り付けることが考えられる。
【００４２】
しかしながら、こうすると、縦積み接続（ｃａｓｃｏｄｅ−ｃｏｎｎｅｃｔｅｄ）されるトランジスタ段数が増え、各段のトランジスタを正常動作させるため、電源電圧を増やさなければならない。これは、低消費電力化の目的に反する。以下に説明する第２の実施例は、この点を改良する。
【００４３】
＜実施例２＞
図６は、本発明の第２の実施例の構成を示す図である。図６には、図５の構成に対して、電源電圧を増やさず、定電流源で動作可能な構成が示されている。図６に示すように、本実施例においては、ＶＣＯクロスペア１２０のｎＭＯＳトランジスタは容量結合させる。一端が電源に接続された基準電流源３１０の他端とグランド（ＧＮＤ）間に縦積みに接続された（ｃａｓｃｏｄｅ−ｃｏｎｎｅｃｔｅｄ）ｎＭＯＳトランジスタＭ１４〜Ｍ１６と、ソースがグランド（ＧＮＤ）に接続され、ゲートがｎＭＯＳトランジスタＭ１４のゲートに接続され、ドレインが、ＶＣＯクロスペア１２０のｎＭＯＳトランジスタＭ１１、Ｍ１２の結合されたソースに接続されたｎＭＯＳトランジスタＭ１３を備え、ｎＭＯＳトランジスタＭ１４のゲートはｎＭＯＳトランジスタＭ１６のドレインに接続されている。ｎＭＯＳトランジスタＭ１３〜Ｍ１６はカレントミラー回路を形成し、ＶＣＯ１００と、分周器２２０の定電流源として機能する。
【００４４】
また、２分周器１１０の差動入力端子２１０ａ、２１０ｂに接続するｎＭＯＳトランジスタＭ１０、Ｍ９の動作点は、バイアス１の印加電圧（ｎＭＯＳトランジスタＭ１６のゲート電圧）によって決められる。また、ＶＣＯクロスペア１２０のトランジスタＭ１１、Ｍ１２の動作点は、バイアス２の印加電圧（ｎＭＯＳトランジスタＭ１５のゲート電圧）によって決められる。
【００４５】
この結果、例えばＶＣＯ１００の発振出力信号の振幅が変化しても、そのＤＣレベルは、バイアス２で決定されることになる。このため、ＶＣＯクロスペア１２０のｎＭＯＳトランジスタＭ１１、Ｍ１２のソース結合端においてＤＣ電圧変動は発生しない。よって、カレントミラーの出力（定電流源）をなすｎＭＯＳトランジスタＭ１３のドレイン電圧は一定となり、電流（ドレイン・ソース電流）の変動が抑えられる。
【００４６】
本実施例によれば、電源電圧を増やさずに、電流共用のＶＣＯ１００と分周器２００は、直流供給電流の安定化を実現することが可能となる。この結果、分周器２００の動作範囲が容易に確保でき、低消費電力化に対して特に有効である。
【００４７】
＜実施例３＞
図７は、本発明の第３の実施例の構成を示す図である。本実施例においては、図５と図６に示した２分周器１１０を、図７に示した出力構成とすることで、直交の出力信号を得ることが可能になる。
【００４８】
図７を参照すると、分周器２００の負荷抵抗素子Ｒ３とＲ４の出力端２２０＿Ｉから、インフェーズ（Ｉｎ−Ｐｈａｓｅ：同相）の差動信号（相対位相は０度と１８０度）を取り出し、抵抗Ｒ１とＲ２の出力端２２０＿Ｑから、クァッドフェーズ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ：直交）差動信号（相対位相が９０度と２７０度）を取り出している。移動通信機によく使われる、直交変調器、又は直交復調器の直交キャリア信号として使用することができる。かかる構成により、低消費電力の効果がさらに得ることができる。
【００４９】
＜実施例４＞
図８は、本発明の第４の実施例の構成を示す図である。図８を参照すると、本実施例は、図６に示した構成において、２分周器２００の出力側に、バッファアンプ４００を接続したものである。以下では、本実施例について、図６に示した実施例２の構成との相違点について説明する。
【００５０】
図８において、バッファアンプ４００の直流供給電流は２分周器１００の直流供給電流と合わせてＶＣＯ１００のインダクタ１１１のセンタータップに流れる。即ち、ＶＣＯ１００の直流供給電流は、２分周器２００とバッファアンプ４００とで共用されることになる。
【００５１】
２分周器１１０の出力信号は、応用回路の構成によってＰＬＬ（図１０参照）のその他の分周器２０に渡すか、ミキサ（図１０の６０）に渡すことがある。いずれにしても、負荷が付くため、駆動能力が必要となる場合がある。このため、必要に応じて、２分周器１１０の出力に、バッファアンプ（分周器出力バッファアンプ）４００を具備する場合がある。図８に示したバッファアンプ４００は、２分周器２００の動作を、さらに安定させる作用効果がある。
【００５２】
バッファアンプ４００の動作原理を説明する。２分周器２００の出力信号は、ソースフォロアとして動作するｎＭＯＳトランジスタＭ１７、Ｍ１８のゲートに印加されるとともにクロスしてから容量４１１ｂ、４１１ａで容量カップリングして、ソース結合された差動回路として動作するｎＭＯＳトランジスタＭ１９、Ｍ２０のゲートに印加される。バッファアンプ４００のｎＭＯＳトランジスタＭ１９、Ｍ２０のソースの接続点と、２分周器２００のｎＭＯＳトランジスタＭ９、Ｍ１０のソースの接続点とは、直流供給電流端子（ＤＣパス）２３０に共通接続され、インダクタ１１１のセンタータップに接続されている、そして、ｎＭＯＳトランジスタＭ１７のソースとｎＭＯＳトランジスタＭ１９のドレインとの接続ノードを出力端子２８０ａとし、ｎＭＯＳトランジスタＭ１８のソースとｎＭＯＳトランジスタＭ２０のドレインとの接続ノードを出力端子２８０ｂとしている。
【００５３】
ソースフォロワ構成のｎＭＯＳトランジスタＭ１７とｎＭＯＳトランジスタＭ１９はプッシュプルトランジスタとして動作し、ソースフォロワ構成のｎＭＯＳトランジスタＭ１８とｎＭＯＳトランジスタＭ２０はプッシュプルトランジスタとして動作する。
【００５４】
２分周器２００の出力２２０として、ｎＭＯＳトランジスタＭ１８のゲートに立ち上がりパルスが入力されるとき、ｎＭＯＳトランジスタＭ１７のゲートに立ち下がりパルスが入力され、ｎＭＯＳトランジスタＭ１８から出力端子２８０ｂに流れるドレイン・ソース間電流（吐出電流）が増え、ｎＭＯＳトランジスタＭ１７から出力端子２８０ａに流れるドレイン・ソース間電流は減少する。また、このとき、容量４１１ｂの出力（負極性の微分パルス）をゲートに受けるｎＭＯＳトランジスタＭ２０のドレイン・ソース電流（シンク電流）が減少し、ｎＭＯＳトランジスタＭ１８のドレイン・ソース電流による出力端子２８０ｂが充電作用を強化する。一方、容量４１１ａの出力（微分パルス）をゲートに受けるｎＭＯＳトランジスタＭ２０のドレイン・ソース電流が減少し、ｎＭＯＳトランジスタＭ１８のドレイン・ソース電流による出力端子２８０ｂが充電作用を強化する。同様にして、ｎＭＯＳトランジスタＭ１７のゲートに立ち上がりパルスが入力されるとき、ｎＭＯＳトランジスタＭ１８のゲートに立ち下がりパルスが入力され、ｎＭＯＳトランジスタＭ１７のドレイン・ソース電流が増加し、ｎＭＯＳトランジスタＭ１８のドレイン・ソース電流が減少し、容量４１１ａの出力（負極性の微分パルス）をゲートに受けるｎＭＯＳトランジスタＭ１９のドレイン・ソース電流が減少し、容量４１１ｂの出力（正極性の微分パルス）をゲートに受けるｎＭＯＳトランジスタＭ２０のドレイン・ソース電流が増加する。
【００５５】
２分周器２００は、ＶＣＯ１００からの発振出力信号（正弦波信号）が入力されても、２分周器２００のラッチ動作（差動ラッチ回路の動作）で差動出力信号はパルス波形（変形したパルス波）となる。すなわち、２分周器２００出力（差動出力端子２２０の出力信号）には、基本波（ＶＣＯ１００の発振周波数の１／２の周波数）以外に、２倍波、３倍波などの高調波成分が含まれることになる。この信号が容量４１１ａ、４１１ｂで容量カップリング後、ｎＭＯＳトランジスタＭ１９とＭ２０のゲートにそれぞれ印加される。基本波と奇数倍波信号は、ＤＣバイアスを中心にプラス側とマイナス側が対称となるため、ＤＣバイアスに影響を与えない。２倍波等の偶数倍波信号はＤＣバイアスに影響を与える。
【００５６】
２分周器２００の出力振幅（差動出力端子２２０の出力信号の振幅）が大きくなると、偶数倍波信号の存在によって、ＤＣレベルがｎＭＯＳトランジスタＭ１９、Ｍ２０のゲートバイアス電圧よりも大きくなる。そのため、バッファアンプ４００の直流供給電流が増える。
【００５７】
しかし、２分周器２００とバッファアンプ４００のトータル電流は直流供給電流端子２３０の電流、すなわち、ＶＣＯ１００の直流供給電流に相当し、定電流源Ｍ１３の定電流値（一定値）に設定されている。このため、バッファアンプ４００の直流供給電流が増えると、２分周器２００の直流供給電流（ｎＭＯＳトランジスタＭ９、Ｍ１０に流れる電流の和電流）が小さくなる。このため、２分周器２００の出力振幅（差動出力端子２２０の出力信号の振幅）が小さくなる。すなわち、本実施例によれば、バッファアンプ４００を備えたことで、２分周器２００の出力振幅が、より安定に保たれ、動作安定性を向上するという効果を奏する。
【００５８】
因みに、図８に示した２分周器２００を、図７に示したものに変更を施し、インフェーズ（Ｉｎ−Ｐｈａｓｅ）出力と、クァッドフェーズ（Ｑｕａｄｒａｔｕｒｅ−Ｐｈａｓｅ）出力に、それぞれのバッファアンプを接続する構成とした場合、直交変調器あるいは直交復調器（これらは一般に負荷が重いとされる）を駆動するのに特に好適である。
【００５９】
図９に、図５に示した本実施例の回路動作のシミュレーション結果を示す。図９において、（ａ）の波形ａ−１は図５のトランジスタＭ９のドレイン電流Ｍ９＿Ｉｄ、ａ−２は図５のトランジスタＭ１０のドレイン電流Ｍ１０＿Ｉｄ、ａ−３は、トランジスタＭ９のドレイン電流Ｍ９＿ｉｄ＋トランジスタＭ１０のドレイン電流Ｍ１０＿Ｉｄの電流波形である。（ｂ）のｂ−１は図５のインダクタ１１１のセンタータップの電流波形であり、ｂ−２は、インダクタ１１１の発振（共振）電流波形である。（ｃ）のｃ−１は２分周器２００の反転出力（電圧波形）、ｃ−２は２分周器２００の正転出力（電圧波形）である。（ｄ）のｄ−１はＶＣＯ１００の差動出力端子２２０の出力電圧波形、ｄ−２はＶＣＯ１００の反転出力電圧波形である。（ｃ）の２分周器２００の出力が（ｄ）のＶＣＯ１００の出力を２分周していること、トランジスタＭ９、Ｍ１０のソース結合ノードであるＤＣパス２３０から共振回路１１０のインダクタ１１１のセンタータップには、略一定の直流電流が供給されることがわかる。
【００６０】
以上説明したように、本発明によれば、高周波回路には消費電流の大きい電圧制御発振器（ＶＣＯ）と分周器を、電源電圧を増やさずに、直流供給電流を共用させ、低消費電力化に顕著な効果を奏する。
【００６１】
また、ＶＣＯと分周器とが電源電流を共用（ｓｈａｒｅ）しながら、ＶＣＯと分周器がともに安定に動作することができる。
【００６２】
なお、上記実施例では、ＶＣＯクロスペア１２０を構成するトランジスタ、分周器２００を構成するトランジスタ、バイアス及び定電流回路３００を構成するトランジスタをｎＭＯＳトランジスタで構成する例に即して説明したが、極性を替えて、ｐＭＯＳトランジスタで構成してもよい。また、電圧制御発振器の構成は、上記構成等に制限されるものでないことは勿論である。また、上記実施例では、ＭＯＳトランジスタを例に説明したが、バイポーラトランジスタ（バイポーラジャンクショントランジスタ）で構成してもよい。この場合、図５のＭ１〜Ｍ１２は、ｎｐｎ型バイポーラトランジスタで構成され、直流供給電流端子２３０には、バイポーラトランジスタの共通接続されたエミッタが接続される。同様に図６のトランジスタＭ１３〜Ｍ１６もｎｐｎ型バイポーラトランジスタで構成される。さらに、バッファアンプ４００のトランジスタＭ１７〜Ｍ２０も、ｎｐｎ型バイポーラトランジスタで構成され、トランジスタＭ１７、Ｍ１８はエミッタフォロワとして動作する。
【００６３】
以下に、請求項発明と実施形態との対応を説明する。なお、括弧内の参照符号は本発明の構成を説明するためのものであり、本発明を限定するためのものと解釈すべきものでないことは勿論である。
【００６４】
本発明に係る装置は、インダクタ（Ｌ）と容量（Ｃ）とが並列接続された共振回路（１１０、１１０Ａ）を含む発振器と、前記発振器の発振出力信号を入力し、且つ、第１の電源側からの第１、第２の電流パスを構成し前記第１、第２の電流パスの前記第１の電源と反対側の各一端が共通接続され、前記発振器の前記インダクタ（Ｌ）の中点（センタータップ）に接続された差動対（Ｍ９、Ｍ１０）を含む回路（２００、３００）を、第２の電源（ＧＮＤ）と前記第１の電源間に縦積みに配置している。
【００６５】
前記差動対（Ｍ９、Ｍ１０）を含む回路が、分周器（２００）を構成している。
【００６６】
前記差動段を構成する第１のトランジスタ対（Ｍ９、Ｍ１０）は、制御端子（ゲート端子）に前記共振回路両端の出力を差動入力し、前記第１のトランジスタ対の第２端子（ソース端子）は共通に接続されて前記発振器のインダクタ（１１１）の中点に接続され前記電流パスの前記第１の電源と反対側の一端（２３０）を構成し、前記第１のトランジスタ対（Ｍ９、Ｍ１０）の第１端子は前記第１の電源側へのパスに接続される。
【００６７】
発振器（１００）が、前記共振回路（１１０）の両端に第１端子がそれぞれ接続され、前記第２電源に第２端子が共通に接続された第１、第２のトランジスタ（Ｍ１１、Ｍ１２）を備え、前記第１、第２のトランジスタの制御端子（ゲート端子）は、それぞれ、前記第２、第１のトランジスタの第１端子（ドレイン端子）に交差接続される。
【００６８】
発振器（１００）において、共振回路（１１０）の前記容量が前記インダクタ（１１１）の両端間に直列に接続された第１、第２の可変容量素子（１１２ａ、１１２ｂ）を備え、前記第１、第２の可変容量素子の接続点に制御電圧（１１３）が印加される。
前記差動段の前記第１のトランジスタ対（Ｍ９、Ｍ１０）の制御端子（ゲート端子）は、前記共振回路（１１０）両端の出力にそれぞれ交流結合されるとともに、それぞれ第１、第２の抵抗（図５の２６０ａ，２６０ｂ）を介して、第１のバイアス電圧供給端子（図４の２５０）に接続されている。
【００６９】
発振器（１００）においては、第１、第２のトランジスタ（Ｍ１１、Ｍ１２）の制御端子（ゲート端子）は、第２、第１のトランジスタ（Ｍ１２、Ｍ１１）の第１端子（ドレイン端子）にそれぞれ第５、第６の容量（図５の１２１ｂ、１２１ａ）を介して交差接続され、前記第１、第２のトランジスタ（Ｍ１１、Ｍ１２）の制御端子（ゲート端子）は、それぞれ第３、第４の抵抗（図４の１２２ａ、１２２ｂ）を介して第２のバイアス電圧供給端子（バイアス２）に接続されている。分周器（２００）の第１、第２入力端はそれぞれ第１、第２の抵抗（図５の２６０ａ、２６０ｂ）を介して第１のバイアス電圧供給端子（バイアス１）に接続されている。そして、本発明においては、バイアス及び定電流回路（図６の３００）をさらに備えている。
【００７０】
本発明において、バイアス及び定電流回路（図６の３００）は、発振器（１００）の第１、第２のトランジスタ（Ｍ１１、Ｍ１２）の共通接続された第２端子（ソース端子）と第２の電源（ＧＮＤ）間に接続された第３のランジスタ（Ｍ１３）と、第１の電源に一端が接続された基準電流源（３１０）と、基準電流源（３１０）の他端と第２の電源（ＧＮＤ）間に縦積みに接続された第４乃至第６のトランジスタ（Ｍ１４〜Ｍ１６）と、を備え、第４のトランジスタ（Ｍ１４）の制御端子（ゲート端子）は、第３のトランジスタ（Ｍ１３）の制御端子（ゲート端子）に接続されるとともに、基準電流源（３１０）の他端と第６のトランジスタ（Ｍ１６）との接続点に接続されている。第６のトランジスタ（Ｍ１６）の制御端子（ゲート端子）と第５のトランジスタ（Ｍ１５）の制御端子（ゲート端子）を、それぞれ前記第１のバイアス電圧供給端子（バイアス１）と前記第２のバイアス電圧供給端子（バイアス２）とする。
【００７１】
本発明において、分周器（２００）が、前記差動段の第１のトランジスタ対（Ｍ９、Ｍ１０）のそれぞれの前記第１端子（ドレイン端子）に、第２端子（ソース）同士が結合されたトランジスタ対を含むフリップフロップを備えている。
【００７２】
本発明において、分周器（２００）は、前記第１、第２入力端（２１０ｂ、２１０ａ）に制御端子（ゲート端子）が接続され、第２端子同士が結合されて、前記分周器の第２の給電端子として、前記発振器の前記共振回路に接続された第９、第１０のトランジスタ（図５のＭ９、Ｍ１０）と、
第１０のトランジスタ（Ｍ１０）の第１端子（ドレイン端子）に第２端子（ソース端子）が共通接続された第１１、第１４のトランジスタ（図５のＭ１、Ｍ４）と、
前記第９のトランジスタ（Ｍ９）の第１端子（ドレイン端子）に第２端子（ソース端子）が共通接続された第１２、第１３のトランジスタ（図５のＭ２、Ｍ３）と、
前記第９のトランジスタ（Ｍ９）の第１端子（ドレイン端子）に第２端子（ソース端子）が共通接続された第１５、第１８のトランジスタ（図５のＭ５、Ｍ８）と、
前記第１０のトランジスタ（Ｍ１０）の第１端子（ドレイン端子）に第２端子（ソース端子）が共通接続された第１６、第１７のトランジスタ（図５のＭ６、Ｍ７）と、を備えている。
【００７３】
本発明において、第１１、第１２のトランジスタ（Ｍ１１、Ｍ１２）の第１端子（ドレイン端子）と、第１３、第１８のトランジスタ（Ｍ３、Ｍ８）の制御端子（ゲート端子）は共通接続されて第１の負荷素子（図５のＲ１）の一端に接続されている。本発明において、第１３、第１４のトランジスタ（Ｍ３、Ｍ４）の第１端子（ドレイン端子）と、前記第１２、第１５のトランジスタ（Ｍ２、Ｍ５）の制御端子（ゲート端子）は共通接続されて第２の負荷素子（図５のＲ２）の一端に接続されている。本発明において、第１５、第１６のトランジスタ（Ｍ５、Ｍ６）の第１端子（ドレイン端子）と、前記第１４、第１７のトランジスタ（Ｍ４、Ｍ７）の制御端子（ゲート端子）は共通接続されて第３の負荷素子（図５のＲ３）の一端に接続されている。本発明において、第１７、第１８のトランジスタ（Ｍ７、Ｍ８）の第１端子（ドレイン端子）と、第１１、第１６（Ｍ１、Ｍ６）のトランジスタの制御端子（ゲート端子）は共通接続されて第４の負荷素子（図５のＲ４）の一端に接続されている。
【００７４】
本発明において、第１乃至第４の負荷素子（Ｒ１、Ｒ２、Ｒ３、Ｒ４）の他端は共通接続され、前記分周器（２００）の第１給電端子として前記第１の電源に接続されている。前記第３、第４の負荷素子（Ｒ３、Ｒ４）の一端が差動出力対（図５の２２０）に接続されている。
【００７５】
本発明において、第３、第４の負荷素子（Ｒ３、Ｒ４）の一端から同相（Ｉｎ−Ｐｈａｓｅ）信号が差動で出力され、前記第１、第２の負荷素子（Ｒ１、Ｒ２）の一端から直交（Ｑｕａｄｒａｔｕｒｅ）信号が差動で出力される構成としてもよい（図７参照）。
【００７６】
本発明において、分周器（２００）の出力を入力とするバッファアンプ（図６の４００）を、前記第１の電源と、分周器（２００）の第２給電端子（２３０）間に備えた構成としてもよい。バッファアンプ（４００）は、前記第１電源に接続され、分周器（２００）の差動出力をそれぞれ受け、ソースフォロワをなす第７、第８のトランジスタ（図６のＭ１７、Ｍ１８）と、前記第７、第８のトランジスタ（Ｍ１７、Ｍ１８）の出力と、前記分周器の第２の給電端子間に接続された第１９、第２０のトランジスタ（図８のＭ１９、Ｍ２０）を備え、第１９、第２０のトランジスタ（Ｍ１９、Ｍ２０）の制御端子（ゲート端子）はそれぞれ第５、第６の容量（図８の４１１ａ，４１１ｂ）を介して前記第８、第７のトランジスタ（Ｍ８、Ｍ７）の制御端子（ゲート端子）に接続されるとともに、第３、第４の抵抗（図８のＲ５、Ｒ６）を介して第１のバイアス電圧供給端子（バイアス１）に接続される。
【００７７】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７８】
１０  ＶＣＯ（電圧制御発振器）
２０  分周器
４０  ＬＰＦ・ＣＰ・ＰＤ（ＰＬＬの要素）
５０  バッファアンプ
６０  ミキサ
１００  ＶＣＯ（電圧制御発振器）
１００Ａ  発振器
１１０、１１０Ａ  共振回路（ＬＣ共振回路）
１１１  インダクタ
１１２ａ、１１２ｂ  可変容量素子（バラクタダイオード）
１２２ａ、１２２ｂ  抵抗
１１３  周波数制御電圧
１２０  クロスペア（ＶＣＯクロスペア）
２００  分周器（２分周器）
２１０ａ、２１０ｂ  差動信号入力端
２２０  差動信号出力端
２３０  直流供給電流端子（ＤＣパス）
２４０ａ、２４０ｂ  容量
２５０  バイアス端子
２６０ａ、２６０ｂ  抵抗
２７０  電源接続端子
２８０ａ、２８０ｂ  出力端子（バッファアンプ出力端子）
３００  バイアス及び定電流回路
３１０  基準電流源
４００  バッファアンプ
４１１ａ、４１１ｂ  容量
Ｍ１〜Ｍ１６  ｎＭＯＳトランジスタ
Ｒ１〜Ｒ４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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