(57)【要約】【課題】ファイバチャネルアービトレート型ループシステムを複数のファイバチャネルループデバイス間においてスイッチする方法および装置を提供すること。【解決手段】本発明の一局面において、システムは、ＡＲＭ、ＯＰＮおよびＣＬＳを含むアービトレート型ループプリミティブに少なくとも一部は基いてスイッチする。例示的な相互接続システムは、ポート（１２２１，１２３１，１２２５，１２３０）、接続装置、ならびにＡＬＰＡアドレスおよびそれらに関するポートより構成されるルーティングテーブルを含むルート決定装置（１２２６）を含む。ルート決定装置は各ポートと接続装置に結合され、接続装置はアービトレート型ループプリミティブに基づいてポート間の経路を作成する。一実施形態において、システムはフレームが複数のポートに移動され得るようなトランクを含む。【選択図】図２１
2011139542.tif 000002
【特許請求の範囲】
【請求項１】
ファイバチャネルアービトレート型ループデバイスを相互接続するシステムであって、該システムは、
第１のファイバチャネルアービトレート型ループスイッチと、
第２のファイバチャネルアービトレート型ループスイッチと
を含み、
該第１のファイバチャネルアービトレート型ループスイッチおよび該第２のファイバチャネルアービトレート型ループスイッチが、ポートロジック、接続装置、ルート決定ロジックを含み、
該ルート決定ロジックが特定のアービトレート型ループプリミティブの受領に基づいてルートを作成し、
該第１のループスイッチおよび該第２のループスイッチが、両方のポートにおいて複数のインタースイッチリンクおよびトランスファフレームによって相互接続され、
該第１のループスイッチおよび該第２のループスイッチが、異なったポートタイプおよびデバイスアクセスフェアネスアルゴリズムに従って、該ポートに異なったアクセスプライオリティを割り当てるロジックをさらに含み、該システムが、トランクグルーピングテーブルをさらに含む、システム。
【請求項２】
デバイスの第１のグループが第１のインタースイッチリンクを介して接続し、デバイスの第２のグループが第２の異なったインタースイッチリンクを介して接続する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項３】
前記テーブルがルータ内にある、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項４】
前記トランクグルーピングテーブルが前記グルーピングを自動的に学習する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項５】
前記テーブルが、ファイバチャネルアービトレート型ループデバイスイニシエータからの以前のＯＰＮより前記グルーピングを学習する、請求項４に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項６】
前記デバイスイニシエータがＳＣＳＩイニシエータである、請求項５に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項７】
前記ＳＣＳＩイニシエータがサーバである、請求項６に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項８】
前記トランクグルーピングテーブルがＳＣＳＩイニシエータについての情報を含む、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項９】
前記トランクグルーピングテーブルが、イニシエータアービトレート型ループデバイスのための、フレームの経路を決定するためにプライマリポートを識別する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項１０】
前記トランクグルーピングテーブルが、イニシエータアービトレート型ループデバイスのための、フレームの経路を決定するためにバックアップまたは複製ポートを識別する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項１１】
前記トランクグルーピングテーブルがデバイスのために複製ポートを識別する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項１２】
前記トランクグルーピングテーブルがイニシエータＡＬＰＡを識別する、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項１３】
前記複製ポートがフェイルオーバーポートとして使用される、請求項１１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【請求項１４】
前記ＳＣＳＩイニシエータについての前記情報が、前記イニシエータのためのＡＬＰＡアドレス、前記フレームの経路を決定するための割り当てられたプライマリトランクグループ、および前記プライマリトランクグループのエラーの際に前記フレームの経路を決定するための複製ポートのうちの１つ以上を含む、請求項１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（出願関連情報）
本出願は、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｗｉｔｃｈｉｎｇ  Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ａｒｂｉｔｒａｔｅｄ  Ｌｏｏｐ  Ｄｅｖｉｃｅｓ」と題された、２００３年７月１日出願の米国実用新案出願第１０／６１２，７５３号の一部継続出願であり、該実用新案出願は、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓｆｏｒ  Ｓｗｉｔｃｈｉｎｇ  Ｉｎ  ａ  Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｎｅｔｗｏｒｋ」と題された、２００２年７月２日出願の米国仮出願第６０／３９３，１６４号、および「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｍｕｌｔｉｐｌｅ  Ｔｒｕｎｋ  Ｃｏｎｎｅｃｔｉｏｎｓ  Ｂｅｔｗｅｅｎ  Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｓｗｉｔｃｈｅｓ」と題された２００２年７月１０日提出の米国仮出願第６０／３９５，１０７号に対して優先権を主張する。これら全てをここに完全に記載したものとして本明細書に援用する。
【背景技術】
【０００２】
ファイバチャネルとは、ＨＩＰＰＩ、ＩＰＩ、ＳＣＳＩ、ＩＰ、ＡＴＭ、ＦＤＤＩおよびその他のもの等のハイレベルなストレージおよびネットワーキングのプロトコルをサポートしているハイパフォーマンスシリアル伝送プロトコルを記載しているＡｍｅｒｉｃａｎ  Ｎａｔｉｏｎａｌ  Ｓｔａｎｄａｒｄｓ  Ｉｎｓｔｉｔｕｔｅ（ＡＮＳＩ）規格のセットである。ファイバチャネルは、チャンネルユーザおよびネットワークユーザの両方の要求を満たす新規なＩ／Ｏインタフェースを作成するために、チャネル技術の利点をネットワーク技術と統合するべく作成された。チャネル技術は通常、閉じられた（ｃｌｏｓｅｄ）、構造的で予測可能な環境においてＩ／Ｏシステムによって実施され、ネットワーク技術は通常、開かれた（ｏｐｅｎ）、非構造的で予測不可能な環境に当てはまる。
【０００３】
ファイバチャネルの利点には、次のものが含まれる。第１に、ギガビット速度で、現在の、コンピュータとストレージとの間およびコンピュータとコンピュータインターフェースとの間の帯域幅制限を開放するのに重要なハイパフォーマンスを実現する。第２に、光ファイバ技術を利用して、ファイバチャネルは従来のＩ／Ｏチャネルの距離制限を克服し、ギガビット速度で６マイルを超える距離でデバイスを相互接続することができる。第３に、ファイバチャネルは、ハイレベルのプロトコル独立であり、同じ媒体上で様々なプロトコルを運ぶことができる。第４に、ファイバチャネルはノイズ特性が非常に小さいという特性を持つ光ファイバ技術を使用している。最後に、ファイバチャネルは通常扱いにくい銅線を小さくて軽量な光ファイバケーブルに置き換えるため、配線が簡単である。
【０００４】
ファイバチャネルは、ポイントツーポイント、アービトレート型ループ、ファブリック接続という３つの異なるトポロジをサポートしている。ポイントツーポイントトポロジは、２つのデバイスを直接接続する。アービトレート型ループトポロジは、デバイスをループに接続する。ファブリック接続トポロジは、デバイスをファブリックと直接接続する。
【０００５】
ファイバチャネルによるアービトレート型ループトポロジでは、１２６までのデバイスと、ファブリックスイッチへの１つの接続とが単一のアービトレート型ループ物理アドレス（ＡＬＰＡ）空間に存在し得る。ＡＬＰＡ空間内のデータは、デイジーチェーン方式でノードからノードへと物理的に移動し、最終的にループ内を移動する。ループ上のデバイスによるコントロールは、ループアービトレーションのプロセスを通して取得され、その後アービトレーションに勝ったデバイスがデータを送る。半二重モードでは、任意の時点において１つのデバイスのみがデータを送る。全二重モードでは、２つのデバイスが同時に相互に通信することができる。
【０００６】
一般に、アービトレート型ループトポロジの不利な点には次のものが含まれる。第１に、これはブロッキングトポロジである。すなわち、（ブロードキャストモードを除き）任意の時点においてノードペア間で１つの接続のみが許可される。第２に、６ワードバッファを有しているため、各デバイスでデバイスバファリングが発生し、２２５ナノ秒までの遅延が発生する。この遅延は、ループの各デバイスに付加される。多数のデバイスがループに接続される場合、この遅延は通信するデバイスにオーバヘッドをもたらす。第３に、距離によってもループに遅延が付加され、各デバイスに対して付加される。第４に、全てのデバイスが１つのループ上にあるため、任意のデバイスの障害によってループ全体の障害やリセットが発生するという点で強さが問題となる。第５に、利用可能な全帯域幅がループ自体の帯域幅に限定される。
【０００７】
ループデバイスは一般に、ハブを用いてアービトレート型ループに接続される。ハブはパッシブデバイスであるため、ハブ内部にループが存在する。ポートバイパス回路を使用することによってデバイスが取り外されるか、電源を切られるか、あるいは障害が発生した場合、ほとんどの場合においてハブはループの統合性を維持する。ハブは単に信号を受け取り、個々のデバイスに信号を渡す。
【０００８】
ハブの利点としては、低コスト、低い複雑性、使いやすさ、多数のファイバチャネルアービトレート型ループをサポートしているデバイスとの相互動作が可能であることが含まれる。
【０００９】
また、ファイバチャネルアービトレート型ループデバイスとハブとの相互接続には多数の不利点が存在する。第１に、ハブはループトポロジのブロッキングの性質に対応していない。第２に、ジッターがバイパスノードから伝播される。この付加効果によって、多数のデバイスが相互に接続されるときにループの不安定性が生じる。第３に、データが現在転送されていて、ハブに取り付けられたデバイスがオフになっているか、このデバイスに障害が発生しているとき、ループがリセットされることがあり、これは通信中のデバイスにとって破壊的である。第４に、デバイスがライブループに挿入される場合、ループはリセットされ、これは通信中のデバイスにとって破壊的である。
【００１０】
「Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｓｗｉｔｃｈｉｎｇ」と題された、Ｂｅｒｍａｎの米国特許第６，１８５，２０３号において、接続された各デバイスに対して１つの個別のポートコントロールモジュールと、中央ルータモジュールと、スイッチコアモジュールと、ファブリックコントロールモジュールと、ブルータ（ブリッジ／ルータ）モジュールとを備える装置が開示されている。ポートコントロールモジュールは、個別のルート要求接続と個別のルート応答接続とによってルータモジュールに接続される。この構造を通して、ルート要求はポートコントロールモジュールからルータへ提供され得、同時に、ルータはルート要求応答を同じポートコントロールモジュールへ提供する。好ましくは、一般的なルート要求チャネルが利用される。したがって、他のポートがルート要求をアービトレーションし中央ルータに送っているときに、あらかじめ要求したポートへルート応答を返信するための装置が提供される。さらに一般的には、この装置は、複数の要求者からの読み取りリソース提供リソース要求の読み取りを提供し、同時に先の要求者に対してリソース許可応答の返信を提供する。「Ｍｅｔｈｏｄｓ  Ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｆｏｒ  Ｆｉｂｅｒ  Ｃｈａｎｎｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｏｆ  Ｐｒｉｖａｔｅ  Ｌｏｏｐ  Ｄｅｖｉｃｅｓ」と題されたＢｅｒｍａｎの米国特許第６，１１８，７７６号において、ファイバチャネルプライベートループデバイス相互接続システムを通して複数のプライベートループデバイス間におけるファイバチャネル相互接続のための方法および装置が提供されている。好ましい実施形態において、ファイバチャネルプライベートループデバイス相互接続システムは、ファブリックまたはインテリジェントブリッジングハブである。一局面において、ファイバチャネルプライベートループデバイスは、１つ以上のプライベートループデバイスを含む、あるいは含むように適合された、２つ以上のアービトレート型ループと接続される。好ましくは、相互接続システムは、どのファイバチャネルフレームがファブリックを通してルーティングを試行されなければならないかを決めるためにインカミングアービトレート型ループ物理アドレス（ＡＬＰＡ）をフィルタリングする、ルーティングフィルタを含んでいる。相互接続システムの多数のトポロジが実現可能である。別の態様では、論理ループを複数のセットにスイッチングし、各セットを物理アービトレート型ループに割り当て、アービトレート型ループをファイバチャネルプライベートループデバイス相互接続システムに接続することによって、プライベートループデバイスの論理ループを実装する方法が提供される。接続デバイスを一定範囲内のアービトレート型ループ物理アドレスに制限するためのさらなる方法が提供される。さらに、ホストをリセットする方法、一般に最初のアービトレート型ループへのストレージ装置の追加を検出し、その後アービトレート型ループ、または１つまたは複数のホストが２番目のアービトレート型ループに存在するループをリセットする方法が提供される。ＳＣＳＩイニシエータを使用したオペレーションの方法は、アドレスマッチが見つからないか、アドレスマッチが見つかったが宛先ＡＬＰＡを持つデバイスが宛先に対応するアービトレート型ループに存在しない場合、リンクサービス拒否を作成する。
【００１１】
必要なことは、低コストかつ展開しやすい方法でファイバチャネルアービトレート型ループデバイスを相互接続できることである。
【００１２】
したがって、本発明の目標は、これらの問題を低コストで、展開や管理が容易なソリューションによって解決または緩和する方法と装置を提供することである。
【発明の概要】
【課題を解決するための手段】
【００１３】
複数のファイバチャネルループデバイス間でファイバチャネルアービトレート型ループシステムを切り替えるための方法と装置が提供される。本発明の１つの態様においては、システムスイッチは少なくとも一部のアービトレート型ループプリミティブを基にしていた。例示的な相互接続システムは、第１ポートと第２ポートを含み、両方が特定のアービトレート型ループプリミティブをモニタするためのポートロジック、接続装置、ＡＬＰＡアドレスとその関連ポートから構成されるルーティングテーブルを含むルート決定装置、各ポートに接続されたルート決定装置を含み、接続装置がアービトレート型プリミティブを基にしてポート間のパスを作成する。１つの実施形態では、接続装置は、クロスバースイッチである。スイッチにポート間のパスを作成させるアービトレート型ループプリミティブの例は、ＡＲＢ、ＯＰＮ、ＣＬＳの１つまたは複数を含む。
【００１４】
ファイバチャネルアービトレート型ループデバイスを相互接続するさらなる他のシステムは、１つまたは複数のファイバチャネルアービトレート型ループデバイスを含む第１アービトレート型ループ、第２アービトレート型ループデバイス、ファイバチャネルアービトレート型ループ相互接続システム、第１アービトレート型ループと組みになったポートロジックを含む第１ポート、第２アービトレート型ループと組みになったポートロジックを含む第２ポート、ポート間でルートを選択するルート決定装置を含む相互接続システム、ルート決定装置のコントロール下にあるポート間のフレームを切り替えるため第１および第２ポートとルート決定装置と組みになっている接続装置から構成されている。前記ルート決定装置はポートから受け取ったファイバチャネルアービトレート型ループプリミティブを基にしてルートを選択し、ＡＬＰＡアドレスとその関連ポートを含んでいるルーティングテーブルを含む。ここでも、接続装置はクロスバースイッチであり、アービトレート型ループプリミティブはＡＲＢ、Ｏｐｅｎ、Ｃｌｏｓｅである。
【００１５】
本発明のさらなる別の態様では、トランキングのための方法と装置が提供される。例証として、ファイバチャネルアービトレート型ループデバイスを相互接続するシステムに、第１ファイバチャネルアービトレート型ループスイッチと、第２ファイバチャネルアービトレート型ループスイッチが含まれ、両方がポートロジック、接続装置、ルート決定ロジック、ＡＲＢ、ＯＰＮ、ＣＬＳのような特定のアービトレート型ループプリミティブの受取りを基にしてルートを作成し、第１ループスイッチと第２ループスイッチが２つ以上のファイバチャネルアービトレート型ループリンクによって相互接続され、両方のポートでフレームが伝送されるようなルート決定ロジックを含むことがある。
【００１６】
本発明のさらなる別の態様では、システムと方法は、ファイバチャネルアービトレート型ループシステムでのデバイスアクセスフェアネスを保証するように試みる。かかるシステムは、それぞれがポートロジック、ルート決定装置、接続装置、フェアネスを実施するための定義済みループコントロール基準を実装しているロジックを含む、複数のファイバチャネルアービトレート型ループポートを含むことがある。例証として、ロジックによって実装される定義済みループコントロール基準は、接続済み装置が他の装置をオープンする回数を制限することができる。特に、接続済み装置が他の装置をシーケンシャルにオープンする回数を制限することができる。これは、オープンの回数、特にシーケンシャルの回数をカウントするカウンタによって実装されるのが適切である。任意で、システムは進んでデバイスを閉じることができる。フェアネスに関するさらなる他の態様では、ポートには、ポートタイプなどを基にして異なるアクセスプライオリティを割り当てることができる。さらなる他の態様では、プライオリティ順番制がデバイスアクセスフェアネスを保証するのに役立つ。
【００１７】
本発明のさらなる別の態様では、ファイバチャネルアービトレート型ループシステムでデバイスゾーニングが使用される。例示的なシステムは、それぞれがポートロジック、ルート決定装置、接続装置（たとえばいわゆる第１ポートで受け取ったＬＩＰが選択的に１つまたは複数のポートに伝播される特定のファイバチャネルアービトレート型ループプリミティブの受取りを基にしてファイバチャネルアービトレート型ループポートに接続するように調整されたクロスバースイッチ）を含む複数のファイバチャネルアービトレート型ループポートを含む。
（本発明の目的）
したがって、本発明は、ＡＲＢ、ＯＰＮ、ＣＬＳのようなアービトレート型ループプリミティブを少なくとも一部を基にして効果的かつ効率的に切り替えるファイバチャネルアービトレート型ループシステムを提供することを目的としている。
【００１８】
本発明のさらなる一つの目的は、優れたデバイスアクセスフェアネスを持つシステムと方法を提供することである。
【００１９】
本発明のさらなる一つの目的は、フレームが複数のポートで転送されるようなトランキングを持つシステムを提供することである。
【００２０】
さらに本発明は、デバイスゾーニングを使用するシステムと方法を提供することも目的としている。
（項目１）
ファイバチャネルアービトレート型ループデバイスを相互接続するシステムであって、該システムは、
第１のファイバチャネルアービトレート型ループスイッチと、
第２のファイバチャネルアービトレート型ループスイッチとを備え、
該第１の、および第２のファイバチャネルアービトレート型ループスイッチが、ポートロジック、接続装置およびルート決定ロジックを含み、
該ルート決定ロジックが特定のアービトレート型ループプリミティブの受領に基づいてルートを作成し、
それによって該第１の、および第２のループスイッチが、両方のポートにおいて複数のインタースイッチリンクおよびトランスファフレームによって相互接続される、
システム。
（項目２）
デバイスの第１のグループが第１のインタースイッチリンクを介して接続し、デバイスの第２のグループが第２の異なったインタースイッチリンクを介して接続する、項目１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目３）
トランクグルーピングテーブルをさらに含む、項目１に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目４）
上記テーブルがルータ内にある、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目５）
上記トランクグルーピングテーブルが上記グルーピングを自動的に学習する、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目６）
上記テーブルが、ファイバチャネルアービトレート型ループデバイスイニシエータからの以前のＯＰＮより上記グルーピングを学習する、項目５に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目７）
上記デバイスイニシエータがＳＣＳＩイニシエータである、項目６に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目８）
上記ＳＣＳＩイニシエータがサーバである、項目７に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目９）
上記トランクグルーピングテーブルがＳＣＳＩイニシエータについての情報を含む、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１０）
上記トランクグルーピングテーブルが、イニシエータアービトレート型ループデバイスのための、フレームの経路を決定するためにプライマリポートを識別する、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１１）
上記トランクグルーピングテーブルが、イニシエータアービトレート型ループデバイスのための、フレームの経路を決定するためにバックアップまたは複製ポートを識別する、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１２）
上記トランクグルーピングテーブルがデバイスのために複製ポートを識別する、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１３）
上記トランクグルーピングテーブルがイニシエータＡＬＰＡを識別する、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１４）
上記複製ポートがフェイルオーバーポートとして使用される、項目１２に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
（項目１５）
上記ＳＣＳＩイニシエータについての上記情報が、上記イニシエータのためのＡＬＰＡアドレス、上記フレームの経路を決定するための割り当てられたプライマリトランクグループ、および上記プライマリトランクグループのエラーの際に上記フレームの経路を決定するための複製ポートのうちの１つ以上を含む、項目３に記載のファイバチャネルアービトレート型ループデバイスを相互接続するシステム。
【図面の簡単な説明】
【００２１】
【図１】図１は、ファイバチャネルアービトレート型ループで相互接続されるデバイスの図である。
【図２】図２は、ハブエミュレーションモードのループスイッチの図である。
【図３】図３は、デバイスリンクエラーとなっているハブエミュレーションモードのループスイッチの図である。
【図４】図４は、ループスイッチのアーキテクチャのブロック図である。
【図５】図５は、ループスイッチを通した２つの通信中のファイバチャネルデバイスの図である。
【図６】図６は、ループスイッチを通した同時通信中のファイバチャネルデバイスの２つのペアの図である。
【図７】図７は、ファイバチャネルＭＡＣブロックを持つループスイッチのアーキテクチャのブロック図である。
【図８】図８は、ループスイッチのポートロジックのブロック図である。
【図９ａ】図９ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図９ｂ】図９ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図９ｃ】図９ｃは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図９ｄ】図９ｄは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１０ａ】図１０ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１０ｂ】図１０ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１０ｃ】図１０ｃは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１０ｄ】図１０ｄは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１１ａ】図１１ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１１ｂ】図１１ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１１ｃ】図１１ｃは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１１ｄ】（記載なし）
【図１２ａ】図１２ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１２ｂ】図１２ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１２ｃ】図１２ｃは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１３ａ】図１３ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１３ｂ】図１３ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１４ａ】図１４ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１４ｂ】図１４ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１５ａ】図１５ａは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１５ｂ】図１５ｂは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１５ｃ】図１５ｃは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１５ｄ】図１５ｄは、ループスイッチに取り付けられているアービトレート型ループでの通信デバイスの図である。
【図１６ａ】図１６ａは、ループスイッチのストリングカスケードの図である。
【図１６ｂ】図１６ｂは、ループスイッチのツリーカスケードの図である。
【図１６ｃ】図１６ｃは、ループスイッチのストリングカスケードのツリーの図である。
【図１７】図１７は、ループスイッチの重複ツリーカスケードの図である。
【図１８】図１８は、ポートの複数のディスクを持つループスイッチの図である。
【図１９】図１９は、ループスイッチ内のステルスモードＬＩＰアイソレーションの状態図である。
【図２０】図２０は、シングルループスイッチとシングルゾーンステルスＬＩＰアイソレーションの図である。
【図２１】図２１は、複数のＬＩＰゾーンを持つシングルループスイッチの図である。
【図２２】図２２は、複数の重複ＬＩＰゾーンを持つシングルループスイッチの図である。
【図２３】図２３は、複数の重複ＬＩＰゾーンを持つ複数ループスイッチの図である。
【図２４】図２４は、同時ＬＩＰを持つ複数ＬＩＰゾーンの複数ループスイッチの図である。
【図２５】図２５は、同時ＬＩＰを持つ複数ＬＩＰゾーンの複数ループスイッチの図である。
【図２６】図２６は、ＣＰＵポートオペレーションの流れ図である。
【図２７】図２７は、ストレージエンクロージャ内のループスイッチのストリングを示している。
【図２８】図２８は、ループスイッチのストリングを示している。
【図２９】図２９は、ループスイッチのツリーとストリングを示している。
【図３０】図３０は、ループスイッチのストリングを示している。
【図３１】図３１は、ループスイッチのストリングを示している。
【図３２】図３２は、ループスイッチのストリングを示している。
【図３３】図３３は、ループスイッチのストリングを示している。
【図３４】図３４は、ループスイッチのストリングを示している。
【図３５】図３５は、カスケード接続されたループスイッチでのＨＢＡとアービトレーション勝利関連のフローチャートである。
【発明を実施するための形態】
【００２２】
目次
１．  定義
２．  ループスイッチフィーチャセット
３．  機能概要
３．１  ハブエミュレーションモード（共有帯域幅）
３．２  非オーバラップハードゾーニング（複数ループ）
３．３  スイッチング（セグメント化）モード
３．４  オーバラップハードゾーニング（バーチャルループ）
４．  アーキテクチャの説明
４．１  ポートロジック
４．２  ルータ
４．３  スイッチロジック
４．４  ファイバチャネルポート
４．５  内部Ｓｅｒｄｅｓ
５．  機能の説明
５．１  ループスイッチ内部セルフテスト
５．２  内部ループバック
５．３  ポート挿入
５．３．１  ワードシンクの確立
５．３．２  Ｖｉｘｅｌループスイッチへの直接接続の検出
５．３．３  接続でのシリアル番号交換（ＳＥＯＣ）
５．３．４  ＳＥＯＣ障害
５．３．５  ポート挿入の完了
５．３．６  ポート挿入障害
５．４  ポートバイパス
５．５  デバイスディスカバリ
５．５．１  フルループスイッチ初期化時のパッシブデバイスディスカバリ
５．５．２  ＬＩＬＰありシャドーデバイスＡＬＰＡ解決
５．５．３  ＬＩＬＰなしシャドーデバイスＡＬＰＡ解決
５．５．４  デバイスディスカバリエラー
５．５．５  ループ初期化タイムアウト
５．６  ＡＲＢｆｆによるアイドル交換
５．７  スイッチング（セグメント化）モードオペレーション
５．７．１  同じポートのソースノードと宛先ノード
５．７．２  異なるポートでのソースノードと宛先ノード
５．７．３  同時オープン接続要求
５．７．４  非存在デバイスに送られるＯＰＮ
５．７．５  ＯＰＮに続くＲ＿ＲＤＹ
５．７．６  ノード障害
５．７．７  マイクロプロセッサ支援オペレーション
５．８  カスケード接続
５．８．１  シングルカスケード
５．８．２  重複カスケード−トランキング
５．９  ポートフェアネス
５．９．１  シングルループスイッチフェアネス
５．９．２  フェアネスに対する複数ループスイッチシステムの影響
５．９．３  フェアネスに対する反復クロージャ影響
５．１０  ゾーニング
５．１０．１  非オーバラップゾーニング
５．１０．２  オーバラップゾーニング（スイッチングモード）
５．１１  ＬＩＰアイソレーション
５．１１．１  非ステルスモード
５．１１．２  ステルスモード
５．１１．３  ステルスモードアイソレーション。シングルＡＳＩＣ、シングルＬＩＰゾーンのデバイス、ルートブロッキングなし
５．１１．４  ステルスモードアイソレーション。シングルＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートブロックなし
５．１１．５  ステルスモードアイソレーション。シングルＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートブロックあり
５．１１．６  ステルスモードアイソレーション。マルチＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートブロックあり
５．１１．７  ステルスモードアイソレーション、マルチＡＳＩＣ、マルチゾーン、接続でのＨＢＡ  ＃１  ＆  ＨＢＡ  ＃２
５．１１．８  ステルスモードアイソレーション、マルチＡＳＩＣ、マルチＬＩＰゾーンのデバイス、同時ＬＩＰ
５．１２  ＣＰＵポートインタフェース
５．１２．１  ＣＰＵポートの説明と動作
５．１３  ポート管理機能
５．１３．１  ポートコントロール
５．１３．２  ポートステータス
５．１３．３  順序集合定義
５．１３．４  ユーザマッチ機能
５．１３．５  順序集合伝送
５．１３．６  ＧＢＩＣ／ＳＦＰステータスおよびコントロール
５．１３．７  ＦＢＩＣ／ＳＦＰシリアルＩＤ
５．１３．８  エラーカウンタ
５．１３．９  ポートモニタリングモード
５．１３．１０  ポート外部ループバック
５．１３．１１  周波数チェック回路
５．１３．１２  ポートオペレーションポリシー
５．１３．１３  ＡＬＰＡからポートへのマップ
５．１３．１４  トラフィックパターン（スイッチモードのみ）
５．１３．１５  ポート／ループセグメント利用率測定
５．１３．１６  ポートオーバラップハードゾーニング（スイッチモードのみ）
５．１３．１７  ローデータスヌープポート
５．１４  ループスイッチ管理機能
５．１４．１  入力データ信号
５．１５  ループスイッチ管理機能
５．１５．１  環境モニタリング
５．１５．２  ループステート検出とＬＥＤ
５．１５．３  ループ初期化
５．１６  ＦＣポートインタフェース
５．１６．１  ＧＢＩＣ／ＳＦＰピン
５．１６．２  Ｌｏｃｋ−ｔｏ＿Ｒｅｆｅｒｅｎｃｅ
５．１７  システムインタフェース
５．１８  マイクロプロセッサインタフェース
５．１８．１  割込み信号
５．１８．２  Ｉ２Ｃシリアルインタフェース
５．１８．３  パラレルプロセッサインタフェース
５．１９  シリアルＥＥＰＲＯＭインタフェース
６．  Ｖｉｘｅｌ  ＳＯＣ４２２ループスイッチのレジスタ定義
６．１  ルータレジスタ定義
６．１．１  ルータ構成レジスタ
６．１．２  ルータコントロールレジスタ＃１
６．１．３  ルータコントロールレジスタ＃２
６．１．４  リムーブコネクション／ペンディングＯＰＮレジスタ
６．１．５  ストール閾値レジスタ
６．１．６  ルータローカルＳＥＯＣ  ＵＳＥＲレジスタ
６．１．７  ＲＴＲ  ＳＷマトリクス構成レジスタ
６．１．８  ポートアクティブステータスレジスタ
６．１．９  スイッチマトリクスコントロールレジスタ
６．１．１０  スイッチマトリクス選択レジスタ
６．１．１１  Ｒｅｍ  ｃｏｎｎ＿ｃｎｔレジスタ
６．１．１２  ポートアンフェアレジスタ
６．１．１３  ポート１５−０  割込みステータスレジスタ
６．１．１４  フューチャポート３１−２３／ポート２２−１６割込みステータスレジスタ
６．１．１５  ルータステータスレジスタ＃１
６．１．１６  ルータステータスレジスタ＃２（ルータ割込みステータス）
６．１．１７  ルータステータスレジスタ＃３
６．１．１８  ルータステータスレジスタ＃４
６．１．１９  ブロックＡＬＰＡ／ルータループアップカウンタレジスタ
６．１．２０  ルータコントロールレジスタ＃３
６．１．２１  システムＬＥＤオーバライドレジスタ
６．１．２２  ルータ割込みマスクレジスタ
６．１．２３  ポートフェアネスコントロールレジスタ
６．１．２４  バリアブルプライオリティタイマーレジスタ
６．１．２５  ルータオーバラップハードゾーンコントロールレジスタ
６．１．２６  ルータオープンポートマップレジスタ
６．１．２７  ルータＡＬＰＡポートマップレジスタ
６．１．２８  ルータＡＬＰＡポジションマップ（ＬＩＬＰペイロード）レジスタ
６．１．２９  ルータシリアルＥＥＰＲＯＭキャプチャレジスタ
６．１．３０  ループ初期化マスターＷＷＮレジスタ
６．１．３１  ソフトウェアオーバライドイニシエータビットマップ
６．１．３２  キャプチャイニシエータビットマップ
６．１．３３  トランク分類レジスタ
６．１．３４  ラーンドイニシエータポートマップレジスタ
６．１．３５  宛先ＡＬＰＡでのクローズカウントレジスタ
６．１．３６  Ｐｅｒ  ＡＬＰＡオープンカウンタマックスレジスタ
６．１．３７  ステルスアイソレーションコントロールレジスタ＃１
６．１．３８  ステルスアイソレーションコントロールレジスタ＃２
６．１．３９  ストップトラフィックコントロールレジスタ
６．１．４０  ステータスレジスタ＃５
６．１．４１  ステータスレジスタ＃５割込みのためのマスクレジスタ
６．１．４２  ステルスタイムアウトレジスタ
６．１．４３  ステータスレジスタ＃６（ステルス状態）
６．１．４４  ステルスＬＩＰインタースイッチ伝送ペイロードレジスタ
６．１．４５  ステルス受信インタースイッチＡＳＩＣフレームレジスタ
６．１．４６  ＬＩＦＡフレーム修正レジスタ
６．１．４７  ＬＩＲＰフレーム修正レジスタ
６．１．４８  ルートブロッキングレジスタ、グループ０から７まで
６．１．４９  ルートブロッキングレジスタ、グループ８からＥまで
６．１．５０  ＬＩＰアイソレーションゾーンコントロールレジスタ
６．１．５１  ステルスジェネリックインタースイッチフレームへッダレジスタ
６．１．５２  ステルスジェネリックインタースイッチフレーム伝送ペイロードレジスタ
６．１．５３  ステルスジェネリックインタースイッチフレームペイロードレジスタ
６．２  ポートレジスタ定義
６．２．１  ポート構成レジスタ
６．２．２  ポートコントロールレジスタ＃１
６．２．３  ポートユーザ順序集合マッチレジスタ
６．２．４  ポートユーザ順序集合伝送レジスタ
６．２．５  ユーザ１０Ｂワード
６．２．６  ローカル  ＳＥＯＣ  Ｐ＿ＩＮＦＯ
６．２．７  ポート割込みマスクレジスタ＃１
６．２．８  ポート割込みマスクレジスタ＃２
６．２．９  Ｎｏ  Ｃｏｍｍａ  Ｔｉｍｅｒレジスタ
６．２．１０  ＯＳ／ＣＲＣエラー閾値レジスタ
６．２．１１  ポートコントロールレジスタ＃２
６．２．１２  ストールカウンタレジスタ
６．２．１３  ポートエラー／変更ステータスレジスタ＃１
６．２．１４  ポートエラー／変更ステータスレジスタ＃２
６．２．１５  ポートステータスレジスタ＃１
６．２．１６  ポートステータスレジスタ＃２
６．２．１７  ポートディテクタレジスタ＃１
６．２．１８  ポートディテクタレジスタ＃２
６．２．１９  ポートＯＳエラーカウント
６．２．２０  カレント宛先レジスタ
６．２．２１  ポートマッチカウントレジスタ
６．２．２２  ポート利用率レジスタ
６．２．２３  ポートキャプチャ順序集合レジスタ
６．２．２４  無効ＯＰＮ／ブロードキャスト（ＡＲＢｘ）ＡＬＰＡキャプチャレジスタ
６．２．２５  ポート挿入／ルックアップカウンタレジスタ
６．２．２６  ポートＣＲＣエラーＡＬＰＡレジスタ
６．２．２７  ＲＸフレームカウントレジスタ
６．２．２８  ポート接続試行レジスタ
６．２．２９  ポート接続延期レジスタ
６．２．３０  ポートクロックデルタカウントタ
６．２．３１  Ｓｒｃ／Ｄｅｓｔ  ＡＬＰＡレジスタ
６．２．３２  ポートＡＬＰＡビットマップレジスタ
６．２．３３  リモートＳＥＯＣ  Ｐ＿ＩＮＦＯレジスタ
６．２．３４  リモートＳＥＯＣ  ＵＳＥＲレジスタ
６．２．３５  ＧＢＩＣ／ＳＦＰリードアドレスレジスタ
６．２．３６  ポートオープンロックアップマックスカウントレジスタ
６．２．３７  ＧＢＩＣ／ＳＦＰシリアルＩＤデータレジスタ
６．２．３８  ミスマッチＯＰＮのＳｒｃ／Ｄｅｓｔ  ＡＬＰＡレジスタ
６．２．３９  ＯＰＮミスマッチレジスタ上の宛先ＩＤ
６．２．４０  未知のＯＰＮ／ＬｏｓｔノードからのＳｒｃ／Ｄｅｓｔ  ＡＬＰＡレジスタ
６．２．４１  その他のコントロールレジスタ
６．２．４２  ＳＣＳＩ統計情報ＡＬＰＡ
６．２．４３  ＳＣＳＩリードＩＯカウンタ
６．２．４４  ＳＣＳＩライトＩＯカウンタ
６．２．４５  ＳＣＳＩリードバイトカウンタ
６．２．４６  ＳＣＳＩライトバイトカウンタ
６．３  ＣＰＵポートレジスタ
６．３．１  割込みレジスタ
６．３．２  割込みマスクレジスタ
６．３．３  コントロールレジスタ
６．３．４  Ｘｍｔ  ＦＩＦＯリードライトポインタレジスタ
６．３．５  Ｘｍｔ  ＦＩＦＯデータレジスタ
６．３．６  Ｒｃｖ  ＤＭＡサービスタイマーレジスタ
６．３．７  Ｒｃｖ  ＦＩＦＯリートライトポインタレジスタ
６．３．８  Ｒｃｖ  ＦＩＦＯデータレジスタ
６．３．９  統計カウンタレジスタ
６．３．１０  ミリ秒タイムベースコントロールレジスタ
７．  信号の説明
１．  定義
略語と説明
アービトレート型ループ−ループへのアクセスするためにポートがアービトレーションを使用するファイバチャネルトポロジ
ＡＲＢ−ファイバチャネルアービトレートプリミティブ（順序集合）。ループのコントロールを取得するのに使用される
ＡＬ＿ＴＩＭＥ−アービトレート型ループタイマー。ＡＬ標準で定義されているデフォルト値が１５ｍｓのタイマー
ＡＬＰＡまたはＡＬ＿ＰＡ−アービトレート型ループ物理アドレス、ユニークな１バイト（８ビット）値。詳細についてはＦＣＡＬ  Ｔ１１仕様を参照
ＡＰＩ−アプリケーションプログラミングインタフェース
ＡＳＩＣ−アプリケーション固有集積回路
ビーコニング−サービス要員の注意を引き付けるためにポートのＬＥＤが点滅
カスケード−２つのハブの間での名目上の接続。アービトレーションメカニズムは、フェアシステムオペレーションを促進するために修正される
ＣＬＳ−ファイバチャネルプリミティブをクローズ。ループ回路を終端するためにＬ＿Ｐｏｒｔによって使用されるプロシージャ
ＣＲＣ−巡回冗長検査。データフレームのデータ完全性を検査するのに使用される。
【００２３】
ＤＩＴＨ−Ｄｅｅｒ  Ｉｎ  Ｔｈｅ  Ｈｅａｄｌｉｇｈｔｓ。ＳＥＯＣ情報転送がＦＣ−ＡＬ仕様を満たすようにループスイッチＡＳＩＣによって使用されるアルゴリズム
重複カスケード−２つ以上のインタースイッチが存在しているときの、ループスイッチ間のリンク。トランキングとも呼ばれる
動的ロードバランシング−同じ２つのループスイッチ間の２つ以上のリンクでフレームトラフィックを操る能力
ＥＷＲＡＰ−電気的ＷＲＡＰ  トランシーバへのループバック信号
ＥＥＰＲＯＭ  −電気的消去可能プログラマブルＲＯＭ
フェアネスウィンドウ−（またはアクセスフェアネスウィンドウ）フェアＬ＿Ｐｏｒｔが１回だけアービトレーションしループへのアクセスを獲得する期間。詳細についてはＡＮＳＩ  ＦＣＡＬを参照
ＦＣ−ファイバチャネル
ＦＣ−ＡＬ−ファイバチャネル−アービトレート型ループプロトコル
ＦＣ  ＭＡＣ−ファイバチャネルメディアアクセスコントロール。ＦＣ０、ＦＣ１、ＦＣ２−ＡＮＳＩファイバチャネル機能のいくつかを実装。
【００２４】
ＦＰＧＡ−フィールドプログラマブルゲートアレイ
ＦＬ＿Ｐｏｒｔ−ＦＣＡＬによって定義されているループポート状態マシーンを含むＦ＿Ｐｏｒｔ（すなわちファブリックポート）
ＧＢＩＣ−ギガビットインタフェースコンバータ
Ｇｂｐｓ−ギガビット／秒
ハードゾーン−相互に分かれているゾーンまたはエリア（すなわち、ファイバチャネルフレームまたはアービトレート型ループプリミティブはゾーンを通らない）
ＨＢＡ−ホストバスアダプタ
ハブエミュレーションモード−すべてのポートを一緒に配線してハブ接続のようなものよってループスイッチがハブをエミュレートするモード
Ｉ２Ｃ−Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔプロトコル（Ｉ２Ｃ）
ＪＢＯＤ−Ｊｕｓｔ  ａ  Ｂｕｎｃｈ  ｏｆ  Ｄｉｓｋｓ。ポートバイパス手段によって接続された、シングルエンクロージャのＦＣ−ＡＬディスクのグループ
ＬＩＭ−ループ初期化マスター−ループの初期化を担当するＬ＿Ｐｏｒｔ
ＬＩＰ−ループ初期化プリミティブシーケンス−いずれかのＬＩＰプリミティブシーケンス。ＦＣＡＬを参照
ＬＩＰブロッキング−ＬＩＰの伝播をブロックする行為。通信を撹乱しないようにループスイッチのポートで使用される
ＬＩＰゾーン−ゾーンのいずれかの装置によって受け取られた場合、ループスイッチがＬＩＰを伝播するデバイスのリスト
ループ−ＡＮＳＩ  ＦＣＡＬで説明されているアービトレート型ループ
ループ回路−同じループで２つのＬ＿Ｐｏｒｔ間での通信を可能にする双方向パス
ループスイッチ−ＡＲＢ、ＯＰＮ、ＣＬＳのようなＦＣＡＬプリミティブを切り替えるスイッチ。ループスイッチは、クロスバースイッチ、ルータ、ポートロジックを含むことがある
ＬＰＢ−ループポートバイパスプリミティブシーケンス
ＬＰＥ−ループポートバイパスプリミティブシーケンス
Ｌ＿Ｐｏｒｔ−ＡＮＳＩ  Ｘ３、ＦＣＰＨで定義されているＦＬ＿ＰｏｒｔまたはＮＬ＿Ｐｏｒｔのいずれか
ＬＰＳＭ−ループポート状態マシーン
ＮＬ＿Ｐｏｒｔ−ＦＣＡＬで定義されているループポート状態マシーンを含むＮ＿Ｐｏｒｔ（すなわちノードポート）
オープン−ループ回路を確立するためにＬ＿Ｐｏｒｔによって使用されるプロシージャ
ＯＰＮ−ＡＬＰＡによって識別される特定のデバイスへの接続をオープンするのに使用されるオープンファイバチャネルプリミティブ、ＦＣＡＬを参照
ＯＳ−順序集合。ファイバチャネルプリミティブ、長さは４バイト
ＰＯＳＴ−電源投入時セルフテスト
プリミティブシーケンス−プリミティブシーケンスによって伝えられる関数が実行される前の、３つの同じ連続的順序集合、ＡＮＳＩ  ＦＣＰＨを参照
ＲＡＲ−Ｒｅｇｉｓｔｅｒ−Ｓｅｌｅｃｔ−Ｒｅｇｉｓｔｅｒ
ＳＯＣ４２２−シングルＡＳＩＣ製品でのＶｉｘｅｌのループスイッチ
ＳＢＯＤ−Ｓｗｉｔｃｈｅｄ  Ｂｕｎｃｈ  Ｏｆ  Ｄｉｓｋｓ。スイッチによって接続されたシングルエンクロージャでのＦＣ−ＡＬディスクのグループ
スイッチングまたはセグメント化モード−様々なポートに接続されたデバイスへの同時非ブロッキング接続を行うのにクロスバースイッチを利用するループスイッチのモード。接続はＯＰＮで作成され、ＣＬＳループプリミティブによってクローズされる
ＳＥＯＣ−接続時シリアル番号交換。ファイバチャネルＦＣ−ＡＬ相互接続デバイスの接続の前にシリアル番号を交換するのに使用されるプロトコル
Ｓｅｒｄｅｓ−シリアル化／非シリアル化
シリアルＩＤ−構成データを含むシリアルＥＥＰＲＯＭでのＧＢＩＣのタイプ
ＳＦＰ−スモールフォームファクタトランシーバ
スマート挿入アルゴリズム−いつポートを動作中と宣言するかを決めるための選択肢を追加するアルゴリズム
ＳＮ−シリアル番号
Ｓｔａｌｌ−ループスイッチでオープンされたが、一定期間使われていない接続
ステルスモード−すべてのループプリミティブ及び／又はファイバチャネルフレームがすべてのデバイスに伝えられないモード
ステルスＬＩＰアイソレーション−すべてのデバイスへのＬＩＰの伝達を制限
ストリングカスケード−ストリング経由で接続される各ループスイッチが仮想ループでシングル論理デバイスとして扱われるカスケード接続。ＡＲＢｘは、ストリングカスケード全体を巡回し、コントロールを取得してＯＰＮをカスケードに置かなければならない
ツリーカスケード−各ループスイッチがカスケードにＯＰＮを置く前にリンクのコントロールのために直近のループスイッチのみとアービトレーションするカスケード接続
トランキング−ループスイッチ間の複数の接続を使用して帯域幅を増やす
ＵＳＥＲ−ユーザ定義順序集合
２．  ループスイッチフィーチャセット
以下では、Ｖｉｘｅｌベースの製品ＳＯＣ４２２に含まれている実装を取り上げて、ループスイッチの特徴を説明する。先にループスイッチの実装について説明したが、先に説明した実装または発明の精神や範囲から離れることなく、特定の変更や修正を行うことができることは本発明の内容に照らして当業者には明らかである。ループスイッチの実装はＶｉｘｅｌ  ＳＯＣ４２２を含むことに注意しなければならない。
【００２５】
１、２、または４  Ｇｂ／ｓファイバチャネルデータ速度をサポートする、内部ｓｅｒｄｅｓ付きの２２ポートＡＳＩＣ（高いあるいは低いポートＡＳＩＣではポート数は増えるまたは減ることがある）
プロセッサ支援なしでハブエミュレーションモードまたはスイッチング（セグメント化）モードのループスイッチ間のシングルおよびマルチカスケード接続をサポートする。スイッチング（セグメント化）モードで、複製カスケード接続はファームウェアサポートにより動的ロードバランシングをサポートする。ループモードでは、マルチカスケード接続はバイパスされ、プライマリカスケード接続のみがアクティブになる。
【００２６】
１６アドレス、１６データ、ＲＤ、ＷＲ、ＣＳおよび割込みラインとのパラレルプロセッサインタフェースまたはＩ２Ｃインタフェースをサポートする。これらのインタフェースは、内部レジスタセットへの読み書きアクセスを提供する。
【００２７】
オプションのＥＥＰＲＯＭは、プロセッサなしでのオペレーションのためのカスケード、重複カスケードのための構成情報、ｓｅｒｄｅｓ構成、ポート構成を提供する。
【００２８】
ハブエミュレーションモードまたはスイッチング（セグメント化）モードで動作可能。
【００２９】
複数ループスイッチＡＳＩＣのカスケード接続をサポート
プロセッサ支援なしのスイッチモードでのＬＩＰアイソレーション付きの１６の非オーバラップハードゾーンをサポート。
【００３０】
スイッチング（セグメント化）モードでのオーバラップハードゾーンをサポート
ハブエミュレーションモードまたはスイッチング（セグメント化）モードでゾーンアイソレーション（ＬＩＰブロッキング）をサポート
複数のＡＳＩＣシステムにおいて重複ＬＩＰゾーンでステルスＬＩＰアイソレーションをサポート
インバンドインタースイッチフレームをサポート
次のポート機能をサポート
−ハードウェアにスマート挿入アルゴリズムを実装
−各ポートでＯＳ検出回路を実装
ポートＬＥＤ機能。スイッチングモードで、各ポートは、ポートアクティビティＬＥＤを持つ。
【００３１】
ＥＭＩ排出削減のためにＡＲＢｆｆまたはその他のユーザ指定ＡＲＢタイプでアイドルを交換がプログラム可能
管理を通していずれかの他のポートをパッシブにスヌープするようにどのポートでも構成可能である。ポートやループのオペレーションの診断のためにアナライザが使用
スイッチへのリンクが良好かどうか検証するための、接続デバイスの外部ループバックパス
ポート当りの不良伝送キャラクタカウント（２４ビット）を提供
各ポートに関してＣＲＣエラーカウント（８ビット）を提供
ループへの挿入前または後にポートに順序集合を伝送する能力を提供。ループでは、順序集合は指定回数のみあるいは連続して伝送できる。
【００３２】
伸縮性バッファ挿入／削除を使用して周波数チェック機能を提供
Ｉ２ＣインタフェースをサポートするＧＢＩＣｓ／ＳＦＰｓからのシリアルＩＤ読み取りをサポート
ポートループ利用カウンタを提供。データに使用される帯域幅の割合、またはスイッチング接続がアクティブであるまたは要求される時間の割合を測定
各デバイスに等しいポートアクセスを保証するために（ＦＣＡＬアクセスフェアネスアルゴリズムに加えて）ユニークなフェアネス方式を実装
ポートベースでＬＩＰを隔離する能力を提供
奇数パリティを使用して各ポートを通るデータパスの完全性をモニタ。
【００３３】
フレームルーティングを検証するために最後のＯＰＮで宛先ＡＬＰＡへの各フレームでの宛先ＩＤを比較
システム状態信号をモニタするためのレジスタインタフェースを提供
ＬＥＤを駆動するシフトレジスタインタフェースを提供（ピンを保存）
温度センサやファンロータスタックセンサからの入力を受け付け、ＬＥＤを駆動するばかりでなくステータスレジスタでの障害をレポートする環境監視機能
Ｍａｎａｇｅｍｅｎｔ  Ｅｔｈｅｒｎｅｔ（登録商標）  Ａｃｔｉｖｉｅｔｙ  ＬＥＤをコントロール。カードからの入力を取ってＬＥＤを駆動
ループ状態ＬＥＤをコントロールして、ループが立ち上がっているかどうかを示す、または初期化を完了しようとする
リセット後にＬＥＤセルフテストモードを提供し、その際ＬＥＤは２秒間オンになった後２秒間オフになりその後ノーマルモードに戻る
特殊動作モードをコントロールするマネージメントカードの存在を示す外部ステータスビット
ＣＰＵポート（ファイバチャネルＭＡＣ、ＦＣ２）機能
−ファイバチャネルフレームを送受信できるプロセッサインタフェースを提供
−アービトレート型ループ標準に従ってＮＬ＿ＰｏｒｔまたはＦＬ＿Ｐｏｒｔ機能を実行する能力
−ＡＬＰＡまたはいくつかのユーザプログラマブルＡＬＰＡを取るために、ＬＩＭとして、あるいはＬＩＭとしてではなくループ初期化を実行
−プロセッサがＦＩＦＯサービスを提供しなければならなくなる前にバッファ間送受信フレームを実装
３．  機能概要
ループスイッチは、様々なモードで動作する能力を有している。ハブエミュレーションモードとスイッチング（セグメント化）モードは、２つの基本モードである。さらに、各モードのバリエーションにより、ループスイッチが様々なシステム要件の範囲を満たすことが可能になる。
３．１  ハブエミュレーションモード（共有帯域幅）
ファイバチャネルアービトレート型ループ標準は、リング構成で多数のデバイスが相互に接続できるトポロジを定義している。図１を参照。最後のデバイスのトランスミッタが最初のデバイスのレシーバに接続されるまで、あるデバイスのトランスミッタが他のデバイスのレシーバに接続されていく。
【００３４】
当然、この構成では、各相互接続２０、２１、２２、２３、２４、２５、２６と各ノード１０、１１、１２、１３、１４、１５、１６がループ全体の単一障害点になるという問題がある。いずれかのデバイスまたはリンクで障害が発生した場合、すべての通信が停止する。これはハブが展開される場所である。図２を参照。ハブ７０はアービトレート型ループのリングトポロジを、簡単なケーブル設置を可能にするスタートポロジに変換している。
【００３５】
また、ハブは、ループを動作状態に保つために未使用または誤動作ノードまたは相互接続をバイパスするメカニズムを提供する。図３に示されているように、ノード３  ９０は、通常ならばループを動作不能にする、切れたファイバ１００を有している。ハブ１２０は、ノード３が接続されているポート１１２をバイパスし、他のデバイス９１、９２、９３、９４、９５、９６におけるループ１１２、１０１、１０２、１０３、１１３、１０４、１０６、１０５、１１４、１０７、１０８、１１５、１０９、１１０を動作可能状態に保つ。
３．２  非オーバラップハードゾーニング（マルチループ）
ハブエミュレーションモードで動作している間、ループスイッチも各ポートを多数の「ゾーン」の１つに割り当てることができる。各ゾーンは、対応する１２７ノードアドレス空間と別個の初期化空間を持つユニークな隔離ループを表している。これにより、複数の別個のループが１つのループスイッチ内で動作可能になる。このタイプのゾーニングでは、各ループは完全に独立であり、あるループのＬＩＰはいかなる方法でも他のループに影響することはない。
３．３  スイッチング（セグメント化）モード
スイッチングモードでは、ループスイッチはクロスバースイッチを使用し、ファブリックスイッチのようにＦＣ２フレームではなく、ファイバチャネルアービトレート型ループプリミティブに基づいて切り替える。このような切り替えの利点は、接続されたＦＣＡＬデバイスがファイバチャネルファブリックサービスを実装する必要がないということである。ファブリックサービスの実装は、管理と相互運用性をさらに複雑にする。
【００３６】
このスイッチングモードを使用して、個別ノード、多数のノードのストリング、多数のノードが接続された通常のループＦＣ−ＡＬハブを相互に接続することができる。また、ファイバチャネルスイッチファブリックにも接続できる。ほとんどのＦＣ−ＡＬデバイスは、ドライバ、ファームウェア、またはソフトウェアを変更しなくてもループスイッチに接続し、ハブの利点を享受することができる。また、ハブとスイッチの両方の特徴の多数を共用する。ループスイッチ（セグメント化）モードで動作するように構成されているとき、ループスイッチは以下のハブのような特徴のいくつかを示す。
【００３７】
アービトレート型ループでのみ使用することができる。ファブリックアタッチ専用（Ｎ−Ｐｏｒｔ）デバイスでは使えない。
【００３８】
接続可能なデバイスの最大数はゾーン当り１２７である。本物のスイッチとは異なり、ループアドレス空間の拡張には対応していない。
【００３９】
ループスイッチのスイッチング（セグメント化）モードのスイッチと似た特徴は、以下のとおりである。
【００４０】
ループを複数のループセグメントに分割する。
【００４１】
ループ分割により、複数のデバイスペアが同時に通信することができる。１０までのポートペアが２０のポートループスイッチで同時に通信できる。
【００４２】
スイッチと同様に、ループスイッチの各ポートは相互に独立している。２つのノードの間のトラフィックは、関連ノードにサービスを提供するループスイッチポートのみに現れる。他のポートまたは関連のループセグメントではトラフィックは送られない。これは、高い帯域幅カンバセーションの隔離を可能にし、また、他のローカルトラフィックから長いループセグメントを隔離するのに使用することができる。
【００４３】
ループセグメントは、ループ初期化時に相互に隔離することができる。その後、ループスイッチを構成してＬＩＰがあるループから別のループに溢れるのを防止することができる。これにより、非初期化ループセグメントでのシステムダウンタイムが減少する。
【００４４】
ループスイッチのすべてのポートがアイドル状態にあるとき、各ポートは相互に完全に隔離される。図５を参照。ループスイッチ２００は相互にリッスンしており、アービトレーション活動を探している。ポート１  ２３２のノード３  ２０１のようにループについてデバイスがアービトレーションしている場合、ループスイッチはＡＲＢを受け付け、そのままノード３  ２０１に２１０ポート１  ２３２を戻す。ノード３  ２０１は自分のＡＲＢを見て、ＯＰＮを送る（この場合、ＯＰＮはノード６  ２０７向けである）。ループスイッチ２００は宛先デバイスがどのポートにあるかをルックアップし、スイッチングマトリクス２３０、２３１を通した接続を確立してＯＰＮをデバイスに渡す。
【００４５】
図５が示すように、ノード３  ２０１とノード６  ２０７の間にポート１  ２３２とポート８  ２３３を通した接続２３０、２３１が存在している。他のポート２３４、２３５、２３６、２３７、２３８、２３９もまだアイドル状態にある。
【００４６】
他のノードがアービトレーションを試み、ノードが存在するポートがアイドルである場合、ループスイッチは、図６に示すように要求された接続を提供する。図６は、ポートペア３，７  ２９２，２９６と１，８  ２９０，２９７を使用してスイッチ２８３、２８２、２８１、２８０を経由して確立された２つの接続を示している。図６は、ソースノードと同じポート上にある宛先ノードが取り扱われる方法も示している。ポート５  ２９４で、ノード７  ２５５はノード４  ２５４と通信している。ループスイッチ２５０は、この通信を可能にするためにポート２９４を自分に接続しているにすぎない。この例では、３つの同時カンバセーションを持つということは帯域幅合計が回線速度の３倍に増えたということを意味することに注目しなければならない。また、ノード５  ２５６が１０ｋｍ離れたリモートテープバックアップシステムであった場合、ポート３  ２９２とポート７  ２９６のループセグメントのみがロングセグメントによって影響を受けるということにも注目しなければならない。他のポートで発生するカンバセーションは、ずっと小さい待ち時間で、また高い帯域幅で行われうる。
【００４７】
図５では、ノード５  ２０６がすでにノード６  ２０７に接続されているときにノード３  ２０１をＯＰＮしようとした場合、ループスイッチ２００は宛先ポートが開放されるまでＯＰＮを保持する。ソースノードが通過しない場合、ノードが、ＣＬＳを発行するか、ループを再初期化することによって試行を異常終了すると思われる。これにより、チップのすべての接続要求は終了する。
【００４８】
３．４  オーバラップハードゾーニング（バーチャルループ）
ループスイッチがスイッチング（セグメント化）モードに構成されているとき、ループスイッチはオーバラップハードゾーンまたはバーチャルループを作成することができる。これは、スイッチング（セグメント化）モードにあるループスイッチの特定のポートを構成してアクセスを他のいずれかのポートに制限することができるということである。たとえば、これにより、ユーザは３つのＭｉｃｒｏｓｏｆｔ  ＮＴサーバをループスイッチの３のポートに接続し、３のディスクアレイをループスイッチの他の３のポートに接続し、他のアレイは特定のサーバから制限されている間、あるサーバからあるアレイへの関連を作成することができる。同時に、共有テープライブラリをさらに別のポートに接続して、ユーザはすべてのサーバにテープへのアクセスを許可することができる。このようにして、ループをサーバからディスクアレイへの高帯域相互接続として使用し、テープへの共有アクセスを提供することができる。
４．  アーキテクチャの説明
図４は、ループスイッチ１４０のハイレベルアーキテクチャを示している。主なコンポーネントとして、ポートロジック１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８、ルータ１８１、スイッチロジック１５０が含まれる。簡略化し、８ポートループスイッチのみが示されているが、任意の数のポートがサポートされる。たとえば、ＳＯＣ４２２は２２のポートをサポートしている。
４．１  ポートロジック
ポートロジックを構成するいくつかのブロックは、次のものを含む。図８を参照。
【００４９】
１６／２０ビットエンコーダ４１４と２０／１６デコーダ４０９
ＯＳデコード４０３、４２１
伸縮性およびリタイミングバッファ４０７
ＯＳジェネレータ４０１、４１８
パリティチェックロジック４０６、４２０
メインコントロールロジック４２２
周波数チェックロジック４５１
ポートは、ルータに合図を出すループプリミティブのファイバチャネルリンクのモニタを担当する。また、ポートコントロールはループプリミティブを除去、挿入して接続されたループアービトレーションを操作する。
４．２  ルータ
ループスイッチは、ルータモジュールを含む。図４を参照。ルータは各ポートモジュール１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８に接続され、スイッチロジック１８１に接続されている。ポートロジックは、特定の条件が発生したときにルータに合図を出す。信号は、受信したＡＲＢおよびＯＰＮループプリミティブを基にした接続要求を含む。図８の４２６、４２７、４２４、４２５を参照。
４．３  スイッチロジック
図４に示すように、スイッチロジックは各ポート１６０、１６１、１６２、１６３、１６４、１６５、１６６、１６７、１７０、１７１、１７２、１７３、１７４、１７５、１７６、１７７とルータ１８１に接続される。スイッチロジックは、フルＮｘＮノンブロッキングクロスバースイッチを実装している。ここで、Ｎはポートの数である。ＶｉｘｅｌはＳＯＣ４２２製品に２２ｘ２２クロスバースイッチを実装したが、設計は２２のポートに限られるものではない。図８に示すように、ポートロジック４００からスイッチ４３０への、またスイッチからポートロジック４１９へのデータパス４２８は一方向バスである。ポートロジック４００からルータおよびスイッチロジック４３０へのコントロール信号には、アービトレートループプリミティブ接続要求（ａｒｂ＿ｃｏｎｎｅｃｔ＿ｒｅｑ）４２７信号やＯＰＥＮループプリミティブ接続要求（ｏｐｎ＿ｃｏｎｎｅｃｔ＿ｒｅｑ）信号４２６が含まれることがある。ルータおよびスイッチロジック４３０からポートロジック４００へのコントロール信号には、ソース接続（ｓｒｃ＿ｃｏｎｎｅｃｔ）信号４２５や宛先（ｄｅｓｔ＿ｃｏｎｎｅｃｔ）信号４２４が含まれることがある。
４．４  ファイバチャネルポート
ＳＯＣ４２２ループスイッチは、図７に示すようにさらなる機能を追加する。これには、ファイバチャネルＭＡＣモジュール３０２が含まれる。このモジュールは３１７とスイッチクロスバースイッチ３０１とのインタフェースとなり、ＮＬ＿ＰｏｒｔまたはＦＬ＿Ｐｏｒｔインタフェースを備えた、ファイバチャネル端末装置として動作する。ファイバチャネルＭＡＣモジュール３０２は、メモリまたはパラレルインタフェース３１０を通してＣＰＵデバイス３０８とインタフェースを取る。そしてＣＰＵ３０８は、ファイバチャネルワードデコードフレームにアクセスすることができる。ＦＣ  ＭＡＣ３０２は、すべての８Ｂ／１０Ｂエンコードおよびデコードを行い、ＦＣＡＬループポート状態マシーンを実装し、Ｒ＿ＲＤＹやファイバチャネル端末装置に必要なその他の機能を通してバッファ間管理を実装している。
４．５  内部Ｓｅｒｄｅｓ
図７に示すように、ＳＯＣ４２２ループスイッチもまた、各ポート３０３、３０４に一つの内部ファイバチャネルＳｅｒｄｅｓを含んでいる。これは、より総合的でコスト効率の良い解決策を可能にする。
５．  機能の説明
５．１  ループスイッチ内部セルフテスト
ループスイッチは、ループスイッチＡＳＩＣ内の高速データパスのセルフテストを実行するのに使用される状態マシーンを有している。セルフテストは、シリアルＥＥＰＲＯＭが読み込まれた後各リセット後にまたはルータ構成レジスタでＲＵＮ＿ＳＥＬＦＴＥＳＴモードを設定することによって実行される。ＧＢＩＣ／ＳＦＰがインストールされている、あるいはインストールされていないため、このテストの間、Ｒｘ＿ＬＯＳ信号（ＧＢＩＣ／ＳＦＰインタフェース信号）は無視されることに注意しなければならない。状態マシーンはテストされるすべてのポートの完全なループを作成するためにスイッチマトリクスを構成し、シリアルＥＥＰＲＯＭに含まれる検査ポートを有効にする。ルータは約１ｍｓのＩＤＬＥ順序集合を作成してｓｅｒｄｅｓがｓｙｎｃを獲得できるようにする。次に、ルータは固定データパターンを作成し、それを構成済みのループに送る。状態マシーンはループに返されたデータを比較し、データが正確に同じである場合、セルフテスト合格を通知する。ループスイッチＡＳＩＣリセットがハブ障害状態を設定し、このハブ障害状態によりハブ障害ＬＥＤを点灯されることに注意しなければならない。セルフテストに合格した場合、状態マシーンはこの状態をクリアし、ＬＥＤを消灯する。セルフテストに失敗した場合も、ルータステータスレジスタ＃１のハブ障害ビットが設定され、ループスイッチがループに任意のポートを挿入することを阻止する。デバッグのために、この障害条件はルータ構成レジスタのＨ＿Ｆａｕｌｔ上書きビットに書き込むことによって無効にすることができる。
【００５０】
シリアルＥＥＰＲＯＭは、ループスイッチチップの構成ビットを含んでいる。ｐｏｒｔ＿ｅｎビットはどのポートが有効であり、セルフテストに含まれているかを示す。データパターンは、セルフテストフラグの終端として使用される認識可能な終端文字パターンを有している。ループスイッチがパターンをポートを通して渡しカスケードに戻すと、ループスイッチはセルフテストモードをオフにし、ハブエミュレーションに移行する。
【００５１】
以下の表に示されている送信パターンは実際には２セットのパターンであることに注意しなければならない。最初のものが実際のテストパターンである（ワード０〜１８）。これが検証されるパターンである。２番目のパターン（ワード０〜２１）は、最初のパターンが検証された場合にのみ送信される。
このパターンは終端パターンを持つ。
【００５２】
【表１】
2011139542.tif 000003
５．２  内部ループバック
ループスイッチもまた、ルータ構成レジスタのコントロールビットを介して、マイクロプロセッサに内部ループバックモードをコントロールさせる。マイクロプロセッサは、このビットを表明し、ルータスイッチマトリクスコントロールレジスタを使用してスイッチマトリクスを完全なループに構成し、ポートのいずれかの伝送順序集合レジスタを使用して構成済みのループにテストパターンを送り、他のすべてのポートでディテクタをモニタする。
【００５３】
ルータ構成レジスタの内部ループバックコントロールビットを設定すると、すべてのポートのトランシーバはループバックに置かれることに注意しなければならない。
５．３  ポート挿入
ＧＢＩＣ／ＳＦＰがループスイッチに挿入されデバイスがＧＢＩＣ／ＳＦＰに接続されたとき、あるいはループ初期化がすでに接続されているポートで発生したときにポート挿入が発生する。ポートは、入ってくるデータストリームを検証し、ポートのレシーバをループにカットし、ＬＩＰをデバイスにフォースアウトし、ＬＩＰがループに伝播し、トランスミッタに戻ってくるのを待つ。ＬＩＰがポートのトランスミッタサイドで検出されると、ポートは完全にカットされ、通常のループ初期化を継続できる。
５．３．１  ワードシンクの確立
ポートがＧＢＩＣもＳＦＰもインストールしていないとき、ポートロジックは何も送らない。すなわち、特定のＴＸ出力が定常状態に保たれる。ＧＢＩＣまたはＳＦＰがインストールされた場合、ポートは内部ループに存在する情報を送信するか、ＩＤＬＥをソーシングする。チップがループスイッチとして固定されループスイッチに動作中のループが存在している場合、ポートはそのループデータを送信する。ループスイッチがハブエミュレーションモードである場合、またはループスイッチに動作ループが存在しない場合、ＩＤＬＥが送られる。
【００５４】
ポートのレシーバで信号が検出されると、ポートは入ってくるデータストリームをチェックして、ワードシンクが獲得されたことを確認する。ワードシンクが確立されると、ポートはすでにループにあるデータの反復を停止し、ＩＤＬＥのストリームを送り始める。５．３．２  Ｖｉｘｅｌループスイッチへの直接接続を検出
ワードシンクの後、ポートロジックは、接続されているデバイスが他のＶｉｘｅｌループスイッチのように動作しているかどうか調べる。通常、Ｌ＿Ｐｏｒｔが３以上のＬＩＰのストリームを受け取るとき、Ｌ＿Ｐｏｒｔは受け取った同じＬＩＰの少なくとも１２を再送信する。その後、Ｌ＿Ｐｏｒｔは１５ｍｓアイドルを送り、入ってくるすべての順序集合を無視する。ＤＩＴＨアルゴリズムはこれを利用して、接続（ＳＥＯＣ）アルゴリズムでシリアル番号交換をサポートしているＶｉｘｅｌループスイッチへの直接接続を検出する。ワードシンクの後、ループスイッチポートは１０−２０  ｕｓ（２タイマーチック）ＬＩＰ（Ｆ７，ＦＢ）を送り、ＬＩＰはアタッチされているループの各Ｌ＿Ｐｏｒｔに同じＬＩＰを再送させる。ＬＩＰの後にＬＩＳＭを送るのではなく、ループスイッチポートはＡＲＢ（ＦＢ）順序集合のストリームを送る。ＳＥＯＣ準拠のＶｉｘｅｌループスイッチが初期化中にポートに接続されていない場合、ＡＲＢ（ＦＢ）は認識されず、Ｌ＿Ｐｏｒｔによって再送されない。ＳＥＯＣ準拠のＶｉｘｅｌループスイッチが初期化中のポートに接続されている場合、接続の両端が同時にＡＲＢ（ＦＢ）を送り、各ポートは接続の両端はシリアル番号交換アルゴリズムをサポートしていることを認識する。ループスイッチポートが８ｍｓ以内にＡＲＢ（ＦＢ）を検出しない場合、ループスイッチポートは他のタイプのデバイスが接続されていると想定し、ＳＥＯＣプロセスをスキップして通常の挿入を継続する。８ｍｓ以内にループスイッチポートがＡＲＢ（ＦＢ）を検出した場合、ＳＥＯＣ準拠Ｖｉｘｅｌが接続されていると想定して、シリアル番号交換を試みる。
５．３．３  接続時のシリアル番号交換（ＳＥＯＣ）
ＳＥＯＣ交換は、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４、ＳＮ５、Ｐ＿ＩＮＦＯ、ＵＳＥＲ１、ＵＳＥＲ２というラベルの付いた８の独自プリミティブシーケンスを通して通信する。ＡＲＢ（ＦＢ）交換の後に、ポートは１０〜２０マイクロ秒間ＬＩＰ（Ｆ７，ＦＢ）の別のショートバーストを送信する。その後、ポートは接続ポートからＳＮ１を受け取るまで連続してＳＮ１を送る。ＳＥＯＣシーケンスを受け取ると、埋め込みのシリアル番号がそのポートのためのリモートシリアル番号、ポート情報、ユーザレジスタにロードされる。各順序集合のペイロードバイトであるバイト４は、Ｐ＿ＩＮＦＯを例外としてルータメモリマップスペースのレジスタにより送信サイドで初期化される。Ｐ＿ＩＮＦＯは各ポートでユニークであり、ポートメモリマップスペースにマッピングされる。電源投入時に、Ｐ＿ＩＮＦＯフィールドは対応するポート番号に初期化される。
【００５５】
【表２】
2011139542.tif 000004
その後、ループスイッチポートはＳＮ２シーケンスを受け取るまで、連続したＳＮ２を伴ったＬＩＰ（Ｆ７，ＦＢ）の別のショートバーストを送る。ＳＮ２を受け取ると、埋め込みシリアル番号バイトが再度そのポートのリモートシリアル番号レジスタに保存される。８バイトすべてがそのポートの当該レジスタに保存されるまでＳＮ３からＵＳＥＲ２までで同じプロセスが行われる。ＵＳＥＲ２が保存されると、そのポートにシリアル番号交換割込みがトリガーされる。マイクロプロセッサは他の情報と共にこのシリアル番号を読み、重複アドレスであるかどうか検証し、ポートのコントロールレジスタにビットを書き込み、チップを開放して挿入を完了する。ポートが他のＶｉｘｅｌループスイッチを検出しなかった場合、このマイクロプロセッサ対話はスキップされる。このあと、ポートはカットインプロセスを完了する。ポートが待っている間にいずれかのＳＥＯＣ順序集合を１０ｍｓ以内に受け取らなかった場合、ポートはタイムアウトし、挿入プロセスを最初から再開する。獲得したシリアル番号はＧＢＩＣまたはＳＦＰが除かれるまで、または信号の損失が検出されるまで保存されたままであり有効なままである。いずれかの事態が発生したら、リモートシリアル番号、Ｐ＿ＩＮＦＯとユーザレジスタはゼロにリセットされる。
【００５６】
【表３】
2011139542.tif 000005
５．３．４  ＳＥＯＣ障害
接続されているデバイスが他のＶｉｘｅｌループスイッチ以外のものである場合、ポートロジックは連続して１１２ｍｓ間ＬＩＰ（Ｆ７，Ｆ７）を送り、レシーバでＬＩＰ（Ｆ７，Ｆ７）の有効なストリームを確認しようと試みる。ポートは最初の１５ｍｓ間すべてのＬＩＰ（Ｆ８）を無視して接続されたデバイスがＡＬ＿ＴＩＭＥを巡回できるようにする。その後、ポートは９７ｍｓ、ＬＩＰ（Ｆ８）をモニタする。ＬＩＰ（Ｆ８）を受け取った場合、ポートは再度挿入プロセスを開始する（Ｖｉｘｅｌループスイッチが接続されているかどうか検出する）。これにより、ポートエラー／ステータスチェンジレジスタのｉｎｓｅｒｔ＿ｌｉｐｆ８＿ｆａｕｌｔビットが設定される。９７ｍｓの間にＬＩＰｆ８を受け取らず、９７ｍｓの最後までにＬＩＰ（Ｆ７）を受け取った場合、ポートはレシーバをループに挿入するが、ＬＩＰ（Ｆ７，Ｆ７）の送信を続ける。ＬＩＰ（Ｆ７）を９７ｍｓ時間の最後までに受け取らなかった場合、ポートは再度挿入プロセスを開始し、ポートエラー／ステータスチェンジレジスタのｉｎｓｅｒｔ＿ｔｉｍｅｏｕｔビットを設定する。
【００５７】
ポートが１１２ｍｓの間ＬＩＰ（Ｆ８）以外のすべてのＬＩＰを無視するのは、デバイスによっては１００ｍｓ毎に１回ＬＩＰ（Ｆ８）を送信するためである。１１２ｍｓまでＬＩＰ（Ｆ８）を探しＬＩＰ（Ｆ７，Ｆ７）を無視することにより、ポートはアクティブ状態と非アクティブ状態の間を過度に巡回することなく、このように振る舞うデバイスを正しく検出できるようになる。１１２ｍｓという値はいくらか余裕をもって１００ｍｓのカバレージを提供するために選択された。
５．３．５  ポート挿入の完了
ＳＥＯＣの正常完了、またはＳＥＯＣが正常に完了しなかった場合ＬＩＰ（Ｆ７，Ｆ７）のストリームの検証の後、ポートはループをスクラブしてＬＩＰ（Ｆ７，Ｆ７）がループ全体に伝わったことを保証する。ポートは連続してＬＩＰ（Ｆ７，Ｆ７）を送信し、近隣上流ポートからの受信データストリームによって提供される、伝送データパスへの入力ストリームをモニタする。これにより、ＬＩＰ（Ｆ７）はＬＩＰがループ全体をすべて通過したことを確認する。トランスミッタ入力でＬＩＰ（Ｆ７）が検出されると、トランスミッタサイドが挿入され、ポートは通常のループトラフィックの送信を開始する。ＬＩＰ（Ｆ７，Ｆ７）（ＦＣ−ＡＬ当り）またはなんらかのＡＲＢ（ＦＣ−ＡＬ−２当り）を受け取ることなしにＳＯＦ、ＥＯＦ、ＩＤＬＥＳのシーケンスを５０ｍｓの間受け取らなかった場合、ポート挿入は異常終了する。
５．３．６  ポート挿入障害
なんらかの理由によりポート挿入が失敗した場合、成功するまで自動的に再度試みられる。特定の障害条件は、ｔｘ＿ｄｉｓａｂｌｅ信号を表明することによってＧＢＩＣまたはＳＦＰのリセットをトリガーする。ｔｘ＿ｄｉｓａｂｌｅが表明されると、ｔｘ＿ｄｉｓａｂｌｅは約１０ｍｓの間表明されたままとなる。ｔｘ＿ｄｉｓａｂｌｅパルスの最小間隔は３５０ｍｓである。ｔｘ＿ｄｉｓａｂｌｅパルスをトリガーする障害条件は、以下のとおりである。
【００５８】
ＳＥＯＣが完了しておらず、リンク障害条件が検出されたか（以下の注を参照）、強制バイパスが真である
ＳＥＯＣ順序集合を１０□ｓの間受け取らなかった
スクラブループオペレーションの間に２．４１８秒タイマーが切れた
先の条件の場合、リンク障害は次のものとして定義されている
１．  ｔｘ＿ｆａｕｌｔ入力が検出された
２．  ＧＢＩＣ／ＳＦＰが抜かれた
３．  信号損失が検出された
４．  １００ｍｓの間ワードシンク損失が検出された
５．  ＬＩＰ（Ｆ８）を受け取った
６．  １００ｍｓ間コンマ文字を受け取らなかった、ｄｉｓ＿ｂｙｐ＿ｎｏ＿ｃｏｍｍａ
５．４  ポートバイパス
以下のいずれかの条件が発生した場合、挿入されたポートはバイパスされる。
【００５９】
Ｒｘ＿ＬＯＳ−Ｒｘ＿ＬＯＳ信号がＧＢＩＣ／ＳＦＰによって表明されるとポートは直ちにバイパスされる。
【００６０】
ｔｘ＿ｆａｕｌｔ−ｔｘ＿ｆａｕｌｔ信号がＧＢＩＣ／ＳＦＰまたは固定レシーバ回路によって表明されるとポートは直ちにバイパスされる。
【００６１】
ＬＩＰｆ８−ポートが受信したＬＩＰｆ８を検出した場合、ポートはＬＩＰｆ８をＬＩＰｆ７と置き換え、この１６のＬＩＰをループに転送してからポートをバイパスする。
【００６２】
同期の喪失−ポートが１００ｍｓの間同期を喪失した場合、タイムアウトがトリガーされポートはバイパスされる。
【００６３】
ソフトウェア開始のバイパス
これらの理由のいずれかによりポートがバイパスされるとき、ポートは実際のバイパスの前に１６のＬＩＰを他のポートに送信することにより、ループが再初期化されるようにすること注意しなければならない。当然、これはポリシービットがバイパス機能でＬＩＰを無効にしていないと想定している。注：ポリシービットはポートオペレーションのセクションの本文において説明されている。
５．５  デバイスディスカバリ
デバイスディスカバリプロセスは、各ＡＬＰＡがどのループスイッチポートにアタッチされるかを説明するＡＬＰＡマップテーブルの作成に使用される。このテーブルは、管理ソフトウェアにとって有用であり、（ループスイッチモードではなく）ループスイッチオペレーションに要求される。デバイスディスカバリはＬＩＰが検出されフルループスイッチループ初期化が行われるときに開始される。この時、すべてのデバイスはシングルループにマッピングされ、同じポートにアタッチされるかどうかにかかわらず共に初期化される。
５．５．１  フルループスイッチループ初期化時のパッシブデバイスディスカバリ
パッシブデバイスディスカバリプロセスは、フルループスイッチループ初期化時に使用される。ＬＩＳＭフレームがルータモジュールのデータパスを通るたびに、フレームのペイロードのＷＷＮはレジスタに保存され、前の値は上書きされる。その結果、次のサイクルの最初までＬＩＭのＷＷＮが、ループ初期化サイクルの最後から取得され保存される。この値は、マイクロプロセッサが読むことができる。
【００６４】
フルループスイッチループ初期化の各段階（ＬＩＦＡ、ＬＩＰＡ、ＬＩＨＡ、ＬＩＳＡ）に、各ポートは通常アウトバウンドフレームを見、その後同じタイプのインバウンドフレームを見る。各ポートはアウトバウンドフレームおよびインバウンドフレームＡＬＰＡビットマップを取得し、その後各段階後に２つのビットマップの間の差を計算する。その段階の差は、前の段階からの差と共に蓄積され、ＬＩＳＡ段階が完了するまでホールディングレジスタに保存される。インバウンドビットマップとアウトバウンドビットマップの間の蓄積された差は、ループ初期化時にループスイッチのそのポートで求められたすべてのＡＬＰＡを表している。ＬＩＳＡ段階が完了すると、各ポートの蓄積されたＡＬＰＡビットマップの差を使用してＡＬＰＡマップが更新される。
【００６５】
ＬＩＭが存在しているループは、アウトバウンドフレームビットマップとインバウンドフレームビットマップの差を計算する特殊な場合である。最初にＬＩＭポートを決定するために、各ポートはループ初期化時にＡＲＢ（Ｆ０）を受け取るとフラグを設定する。ＡＲＢ（Ｆ０）を見る最初のループスイッチポートがＬＩＭポートとして識別される。その後、次のフルループスイッチループ初期化サイクルまで、ＬＩＭポート番号がデバイスディスカバリロジックに保存される。ＬＩＭはすべてのループ初期化フレームを始めるため、ループスイッチは同じフレームタイプが戻ってくるまでフレームがポートを出ていくのを見ない。したがって、ＬＩＦＡフレームを始めて受け取ったとき、アウトバウンドビットマップはＬＩＭポートでゼロであると想定されなければならない。ＬＩＦＡ段階のビットマップ差は、インバウンドＬＩＦＡフレームＡＬＰＡビットマップと等しい。そこから、ＬＩＭポートはインバウンドＬＩＰＡとアウトバウンドＬＩＳＡ、インバウンドＬＩＨＡとアウトバウンドＬＩＦＡ、インバウンドＬＩＳＡとアウトバウンドＬＩＨＡフレームを比較してビットマップ差を計算する。
【００６６】
このプロセスは、同じループに位置しているものを除きＬＩＭデバイスから上流のすべてのＡＬＰＡを識別する。これらのデバイスはデバイスディスカバリ用にＬＩＭの「シャドー」に位置しているためシャドーデバイスと呼ばれ、プロセスの後の段階で解決される。その理由は、ＬＩＭで受け取ったＬＩＳＡフレームはポートのインバウンドサイドには決して戻らないためである。したがって、最後のＬＩＳＡビットマップをＬＩＭがあるポートで捕捉することはできない。
【００６７】
ＡＬＰＡマップは、１２７の可能なＡＬＰＡ値のぞれぞれに８ビットポート割り当てを保存する。いずれかのポートがＬＩＰシーケンスを検出すると、ループスイッチはスイッチングモードを抜け、ループ初期化プロセスを開始する。この時、ＡＬＰＡマップへの各エントリは、値０ｘＥ０によってマークされ各ＡＬＰＡのポート割り当てはマッピングされていないことを示す。所与のポートでＬＩＳＡフレームを受け取ると、そのポートはＡＬＰＡマップへのデータの入力を開始し、そのポートで主張されているすべてのＡＬＰＡを識別する。主張されたＡＬＰＡのそれぞれのポート番号（０ｘ００−０ｘ１Ｆ）がＡＬＰＡマップの適切な位置に入れられる。この点では未請求ＡＬＰＡも解決されず、そのＡＬＰＡマップ位置はアンマップポートインジケータ（０ｘＥ０）を保持する。有効なポート値（０ｘ００−０ｘ１Ｆ）または無効なインジケータ（０ｘＣ０）は、後にシャドーデバイスＡＬＰＡが解決されるときにパッシブまたはアクティブな手段で他のデバイスをアンマップポート値で置き換える。注：ポート０ｘ１４−０ｘ１Ｆは将来ありうる実装であり、現在は有効なエントリではない。
５．５．２  ＬＩＬＰありのシャドーデバイスＡＬＰＡ解決
ＬＩＲＰとＬＩＬＰがループスイッチのすべてのデバイスでサポートされている場合、このフレームはループでのＬＩＳＡに続く。ＬＩＬＰが存在する場合、ＡＬＰＡマップを完成するためにそのペイロードが捕捉され、検索される。保存されたＬＩＬＰペイロードが、管理ソフトウェアによって使用されることもある。ペイロードが検索されるとき、前に入力された有効なポート値を持たないすべての請求ＡＬＰＡ値はＬＩＭポートに対応するポート値によってマークされる。まだアンマップポートインジケータによってマークされている他のＡＬＰＡマップ位置は、無効なＡＬＰＡ値によってマークされる。ＬＩＬＰがサポートされている場合、このアクションはデバイスディスカバリを完了し、選択されている場合ループスイッチはスイッチング（セグメント化）モードに入ることができる。
５．５．３  ＬＩＬＰなしのシャドーデバイスＡＬＰＡ解決
ループスイッチに接続されているすべてのデバイスでＬＩＲＰとＬＩＬＰがサポートされていない場合、ＣＬＳがＬＩＳＡフレームに続く。これは、デバイスディスカバリプロセスのパッシブ部分を完成させ、選択されている場合、ループスイッチはスイッチングモードに入ることができる。以後、アンマップポート位置としてマークされているＡＬＰＡマップ位置は、スイッチングモードオペレーション時にのみ、そして必要とされているときのみパッシブに解決される。ＯＰＮが検出され、その宛先がＡＬＰＡマップでのアンマップポート位置としてマークされているＡＬＰＡであるとき、受け取ったＯＰＮはＬＩＭポートに向けられる。デバイスが存在していない場合、ＯＰＮはループスイッチのＬＩＭポートに戻され、ＡＬＰＡマップの対応するデバイス位置が無効デバイスとしてマークされる。デバイスがＬＩＭポートに存在している場合、Ｒ＿ＲＤＹまたはＣＬＳにより、ポートはＡＬＰＡマップにＬＩＭポートの有効なデバイスとして記録される。ＯＰＮがＬＩＭポートでソーシングされ、ＬＩＭポートのアンマップデバイスに戻されるとき、ポートは、反射したＯＰＮを検出できないため、アンマップＡＬＰＡを解決するだけに十分な可視性をループプロトコルに有していない。したがって、このイベントはＡＬＰＡマップでの変化を引き起こさない。
【００６８】
ＡＬＰＡマップ位置が無効デバイスとマークされると、そのＡＬＰＡに送られる将来のＯＰＮは送信元に戻される。実際に、未解決の各ＡＬＰＡがアクセスされ、有効と判断され適切なポート値によってマークされるか、あるいは無効と判断され、有効なポート値を持たないとマークされる。
５．５．４  デバイスディスカバリエラー
１つのＡＬＰＡが複数のループスイッチポートで主張されているときにフラグ付きのエラーが発生する。そのエラーがＬＩＸＡフレームビットマップのある位置で発生することがそのポートで設定され、他のポートではクリアされ、そして３番目のループスイッチポートでは再度設定されなければならない。この条件が発生した場合、ＡＬＰＡマップの対応位置は「ｋｎｏｗｎ  ｉｎｖａｌｉｄ」デバイス位置とマークされ、ポートディスカバリエラー割込みがルータステータスレジスタで表明される。このＡＬＰＡへのアクセスが試みられＯＰＮがその位置に送られる場合、ループスイッチはＯＰＮをソースに戻す。もし存在している場合、マイクロプロセッサはＬＩＰをループにフォースアウトして、望むならばプロセスを再開始する。マイクロプロセッサが存在していない場合、ＯＰＮを送ったデバイスはループの再初期化を選択して、このエラーをクリアすることができる。
【００６９】
ポートディスカバリ時に受け取ったフレームでＣＲＣエラーが検出されるという別のエラーが発生することもある。ＬＩＸＡフレームでＣＲＣエラーを検出した場合、ハードウェアはデバイスディスカバリプロセスを完了しない。ＣＲＣエラー割込みがポートエラーステータスレジスタでトリガーされ（いずれのＣＲＣエラーでも当てはまる）、ｍａｐ＿ｄｏｎｅステータスビットはルータステータスレジスタで設定されない。存在している場合、希望するならばマイクロプロセッサはＬＩＰをループにフォースアウトして、プロセスを再開始することができる。マイクロプロセッサが存在しておらず、ＯＰＮが有効なアンマップデバイスに送られる場合、ＯＰＮはそのソースに戻される。ＯＰＮを送ったデバイスは、ループを再初期化してこのエラーをクリアすることを選択することもできる。
５．５．５  ループ初期化タイムアウト
ロックアップしたループ初期化サイクルからの回復を助けるために、５００ｍｓ内部ウオッチドッグタイマーにより、有効なＬＩＰを受け取るまで、あるいはＡＳＩＣがリセットされるまで外部ピンリップタイムアウトはローになる。この機能が要求される場合、ＡＳＩＣをリセットする外部ロジックが要求される。
５．６  ＡＲＢｆｆによるアイドル交換
ＥＭＩ排出を抑えるために、ループスイッチのポートロジックは受け取ろうとしているＩＤＬＥをＡＲＢｆｆで置き換えるアルゴリズムを使用している。ＩＤＬＥの周波数内容は非常に大きな５３１ＭＨｚコンポーネントである。ＡＲＢｆｆスペクトル成分はずっと広い。標準化委員会は、ＦＣ−ＡＬ−２に対するこの変更を受け入れている。実際のプロセスは、受信シンボルストリームでＩＤＬＥを探し、伝送ポートで６のＩＤＬＥを転送する。以後連続したＩＤＬＥを受け取った場合、ロジックはこれをＡＲＢｆｆで置き換える。ＡＲＢｆｆは、最下位プライオリティＡＲＢとして定義されており、アイドルと同じと見なされる。このタイプのＩＤＬＥ置き換えは、ポートが挿入されループ初期化が完了したときのみ行われる。一度ループ初期化がトリガーされると、この置き換えはループ初期化が完了するまで許されない。
【００７０】
（注：有効なスイッチングモードオペレーションにポートフェアネスを確立するために、ＩＤＬＥはＡＲＢによってＡＬＰＡ＝０ｘｆｆに置き換えられる。この場合、ＡＲＢｆｆ置き換えに先立ちＩＤＬＥを渡すことは許されない。これは独自の実装であり、ＦＣ−ＡＬ−２で説明されている手順とはまったく異なるＡＲＢｆｆの使用法である。詳細については、ポートフェアネスを説明しているセクションを参照）。
５．７  スイッチング（セグメント化）モードオペレーション
スイッチング（セグメント化）モードに構成されているループスイッチは、デバイスディスカバリ段階を含め構成が変わったときにハブエミュレーションモードと同じプロセスをたどる。これが正常に完了した場合、ループスイッチはスイッチング（セグメント化）モードに入る
デバイスディスカバリプロセスが正常に終了し、ループスイッチがスイッチング（セグメント化）モードに構成されている場合、ループスイッチはスイッチ（セグメント化）モードに入る。この時点で、すべてのポートは接続が切られ、ポートトランスミッタによってＩＤＬＥがソーシングされる。ポートがＡＲＢを受け取ると、ポートはａｒｂ＿ｃｏｎｎｅｃｔ＿ｒｅｑ信号を表明して接続を要求する。図８の４２７を参照。ルータロジック４３０（図４、１４９）はポートを自分に接続し、ｓｒｃ＿ｃｏｎｎｅｃｔ（ソース接続）４２５とｄｅｓｔ＿ｃｏｎｎｅｃｔ（宛先接続）４２４信号を表明する。ＡＲＢはスイッチロジックを通して転送され、その元になったデバイスが受け取る。このデバイスは、ＯＰＮを宛先デバイスに向ける。この時、ループスイッチポートは各ＩＤＬＥの代わりにＡＲＢｆｆを用いる。ループスイッチが送信ＡＲＢｘからＡＲＢｆｆに切り替わるため、どのＩＤＬＥもＡＲＢｆｆに先んじて通過することはない。ループスイッチからのＡＲＢは、ループのすべてのデバイスがいつその会話を完了し、ループがアイドルになるかを判断するのに使用される。この機能のデフォルトＡＬＰＡ値は０ｘｆｆであるが、マイクロプロセッサを通じてプログラムし直すことができる。
５．７．１  同じポートのソースノードと宛先ノード
図９ａ、９ｂ、９ｃ、９ｄが示すように、宛先デバイス５３２が同じポート５２０上にあるＯＰＮ５２１をソーシングするデバイス５３１の下流にある場合、これ以上の介入なしでループテナンシーが発生する。接続が閉じられ５２３、他のどのポートもアクセスを要求していないとき、ＡＲＢｆｆ５８１が、ループテナンシーの完了時にポートレシーバ５８５で検出される。これが発生した場合、スイッチロジックを通る接続は切れ５８２、５８３、ＩＤＬＥ５８０が再度ポートトランスミッタによってソーシングされる。ルート５１５、５１４、５２３、５５１、５８３、５８２は、ループスイッチに内的である。
【００７１】
図１０ａ、１０ｂ、１０ｃ、１０ｄが示しているように、宛先デバイス６０４はＯＰＮ  ６１３をソーシングするデバイス６１０よりも上流にあるため、ＯＰＮはポートレシーバ６０３で検出される。ＯＰＮが検出されると、ポートレシーバのレジスタに保存され、宛先ＡＬＰＡがルータに提供され、ｏｐｎ＿ｃｏｎｎｅｃｔ＿ｒｅｑ信号が表明される。図８の４２６を参照。ルータ４３０はポート接続を切り（図１０ｂの６５０、６６１）、提供されているＡＬＰＡのポートルックアップを実行する。ルータはポート接続を切らなければならないことに注意しなければならない。これを実行しないと、プライオリティロジックが有効にならずポートの不足が起こりかねない。ＡＬＰＡは同じポートにある場合、ルータはポートを自分自身につなぎ戻し、ｓｒｃ＿ｃｏｎｎｅｃｔ４２５とｄｅｓｔ＿ｃｏｎｎｅｃｔ４２４信号を表明し、新しい接続６８０を確立する。ポートレシーバがＯＰＮをスイッチ受信データバスに送るとループテナンシーが始まる。再度、ポートは受け取ったＩＤＬＥをＡＲＢｆｆで置き換える。ループのすべてのデバイスがその会話を終了すると、ポートレシーバでＡＲＢｆｆが検出される。これが発生すると、スイッチロジックを通る接続が切れ、７０１、７０２、ＩＤＬＥ  ７００が再度ポートトランスミッタ６０８によってソーシングされる。
【００７２】
先に説明し、図１０ａ、１０ｂ、１０ｃ、１０ｄに示されているように、アービトレーション時そして宛先デバイスがソースデバイスと同じポートにあるとき、ポートが自分に接続される。この場合、ポートレシーバロジックは検出したＡＲＢｆ０  ６８２をＡＲＢｆｆ  ６８１で置き換える。その他すべてのＡＲＢは転送され、各セグメントでのフェアネスを維持することに関わる複雑さが最小化される。これにより、ポートが自分に接続されるシングル接続時にいくつかのループテナンシーが発生することがある。ルート６００、６６１、６５０、６８０、７０１、７０２、７２０はループスイッチに内的である。
【００７３】
図１１ａ、１１ｂ、１１ｃおよび１１ｄはこの場合を示している。ノード１１  ７２３が最初にアービトレーションして接続しＯＰＮ７２４をノード１２  ７２５にソーシシングする。ノード１１  ７２３がノード１２  ７２５に対してオープンであるとき、ノード１３はアービトレーションする。ノード１１とノード１２の間のテナンシーが完了したとき、ノード１３はＡＲＢを受け取り、ＯＰＮ  ７４５をノード１４にソーシングする。ノード１３とノード１４の間のテナンシーは、これ以上の介入なしで発生する。
【００７４】
いずれのポートでもすべてのノードはシングル接続時に１つのＯＰＮをソーシングする。その点で、ポートレシーバでのＡＲＢｆ０のブロッキングにより、ループアクセスウィンドウがリセットされないことが保証される。すべてのノードが「フェア」に動作している場合、このメカニズムはポート接続が切れ、他のポートによるアクセスを許可することを保証する。パス７２０、７３０、７４０、７５０、７５１はループスイッチに内的である。
５．７．２  異なるポートでのソースノードと宛先ノード
ポートレシーバでＡＲＢが検出された結果として接続が確立され、ＯＰＮが別のポートに存在するデバイスに送られると、ポートレシーバでＯＰＮが検出される。
５．７．２．１  宛先ポートが接続されていない
ＯＰＮが検出されると、ポートレシーバは内部レジスタにＯＰＮを保存し（図１２ａの８０１）、宛先ＡＬＰＡをルータに提供し、ｏｐｎ＿ｃｏｎｎｅｃｔ＿ｒｅｑ信号を表明する（図８の４２６）。ルータはＡＲＢが渡されるとき確立されているポート接続を切り、提供されているＡＬＰＡのポートルックアップを実行する。ＡＬＰＡがＯＰＮをソーシングしているポート８５５とは別のポート８５６にある場合、ルータはソースポートと宛先ポート８５０、８５１を接続し、ｓｒｃ＿ｃｏｎｎｅｃｔ信号（図８の４２５）をＯＰＮ８５５をソーシングしているポートで表明し、ｄｅｓｔ＿ｃｏｎｎｅｃｔ信号（図８の４２４）を宛先ポート８５６で表明する。この場合のポートレシーバロジックは、すべてのＡＲＢをＡＲＢｆｆによって置き換える。これにより、この接続時の追加テナンシーが避けられる。ポートレシーバとポートトランスミッタの両方でのＣＬＳの受信がこのテナンシーの終了を決定する。これらの条件の両方が満たされると、ポート間の接続が切られる。図１２ａ、１２ｂ、１２ｃはこのシナリオを示している。パス８００、８０４、８５０、８５１、８６０、８６１はループスイッチに内的である。
５．７．２．２  宛先ポート接続
図１３ａと１３ｂに示されているように、ポート９００がすでに接続されている宛先ポート９０１への接続９０５を要求した場合、ポートロジックは接続が確立されるのを待つ。オープンをソーシングしたノードがクローズのソーシングを決定できる。これが発生する場合、ｏｐｎ＿ｃｏｎｎｅｃｔ＿ｒｅｑ（図８の４２６）がアサート停止され、ポートトランスミッタはクローズ９１５をオープンをソーシングしたデバイスに転送する。
５．７．３  同時オープン接続要求
図１４ａ、１４ｂに示されているように、ポート２  ９５１がポート１  ９５０への接続を要求したのと同時にポート１  ９５０がポート２  ９５１への接続を要求した場合、すべてのポートが公平にサービスを受けることを保証するプライオリティ方式が使用される（このプライオリティ方式については、ポートフェアネスを取り上げるセクションで詳しく説明する）。勝った要求９６７と負けた要求９５８がプライオリティ比較を通して確定されると、宛先ポートとしてオープンされなければならない負けたソースポート９５０は、勝ったＯＰＮを転送する前にポートトランスミッタからＣＬＳ９６８を送る。転送を完了するためには負けたＯＰＮを送ったデバイスは後に再度アービトレーションし、再度ＯＰＮを送らなければならない。パス９５３、９５２、９５７、９５６、９６８、９６７はループスイッチに内的である。
【００７５】
最上位プライオリティのソースループとその宛先ループの両方が作成されつつあるＯＰＮ要求を有している一般的な場合、最下位プライオリティのポートは常にＣＬＳを受け取る。しかし、低いプライオリティのポートでＯＰＮ要求を表明されているが、他のポートからの最上位のプライオリティのＯＰＮ要求にサービスを提供するために閉じられる必要がない場合、低いプライオリティのポートはそのＯＰＮ要求が後でサービスを受けるまでオープンしたままである。
５．７．４  非存在デバイスに送られたＯＰＮ   ループスイッチの宛先ポートからＯＰＮが送られ、ループスイッチ宛先ポートに戻された場合、ソースデバイスがエラーを検出し適切に応答できるようにＯＰＮがソースポートから戻される。ＡＬＰＡマップでまだ識別されていない無効なデバイスへのアクセスが試みられたときにこの条件が発生しうる。この条件が発生した場合、ループスイッチはＣＬＳがループを送られるとき接続されたポートの接続を切る。
５．７．５  ＯＰＮ以後のＲ＿ＲＤＹ
ＯＰＮがポートレシーバで検出されたとき、オープンを内部レジスタに保存する他に、ポートレシーバは検出されたが転送されていないＲ＿ＲＤＹをカウントしなければならない。２５５までのＲ＿ＲＤＹをカウントし、保存し、後で再送できる。接続が提供されると、ポートレシーバはＯＰＮが送られる前にＲ＿ＲＤＹを送らなければならない。これには、ＯＰＮ後のすべての第３フィルワードのＲ＿ＲＤＹによる置き換えと、Ｒ＿ＲＤＹカウンタのデクリメントとによって遂行される。これは、カウンタが０になるまで続く。Ｒ＿ＲＤＹ転送はすべてが送信される前にフレームの到着を容認しなければならないことに注意しなければならない。この場合、残りのＲ＿ＲＤＹはフレームが転送された後に送られる。
【００７６】
各Ｒ＿ＲＤＹの前後に少なくとも２つのフィルワードが必ず送られるのを保証するための慎重な検討が行われた。フレームは任意の時に伸縮性ＦＩＦＯの出力に到着するためこれは難しい。したがって、Ｒ＿ＲＤＹ再送ロジックが当該送受信データパスに広げられ、順序集合間隔要件を満たすのみの十分なルックアヘッド能力を保証する。最初に、Ｒ＿ＲＤＹがカウントされ保存されるため、再送される最初のＲ＿ＲＤＹはカウンタから送られる。カウンタが完全にデクリメントされ、バッファリングされていたすべてのＲ＿ＲＤＹが送信されると、さらにすべてのＲ＿ＲＤＹはカウンタにバッファリングされることなく、そのまま通過していく。そこから、Ｒ＿ＲＤＹソースポートが順序集合最小間隔の保証を担当する。
５．７．６  ノード障害
ポートロジックは、常にＬＩＰｆ８のポートレシーバをモニタする。図１５ａ、１５ｂ、１５ｃ、１５ｄを参照。図４のルータロジック１４９は常にポート１５１、１５２、１５３、１５４、１５、１５６、１５７、１５８からのｌｉｐ＿ｒｅｃｅｉｖｅｄ信号をモニタする。ポートがこのプリミティブを検出した場合、ポートレシーバ図１５の１５５４、１５４７はＬＩＰｆ８  １５０４、１５２４をＬＩＰｆ７  １５０２、１５２３によって置き換える。ルータロジックがｌｉｐ＿ｒｅｃｅｉｖｅｄ信号１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８の表明を検出すると、すべてのアクティブポートをＩｎｉｔｉａｌｉｚｅ  Ｓｔａｔｅ−非交換モードに再接続する（これはフレームまたは複数のフレームの途中で起こり、失われることに注意）。ポートが１６のＬＩＰを転送したら、ポートアクティブ信号をアサート停止する。ルータ図４の１４９はスイッチマトリクス１５０にポートをバイパスするように指示する１８１。ループは存在しているＬＩＰｆ８をソーシングするノードでポートなしに再初期化する。
【００７７】
また、ポートロジックはポートトランスミッタ１５５３でＬＩＰｆ７  １５０３、１５２５、１５４３をソーシングし、ポートレシーバ１５５４をモニタし続ける。ポートがＬＩＰｆ７を受け取った場合、最初にＬＩＰｆ８をソーシングしたノードが活動状態になる。次にポートはそのポートアクティブ信号を表明する。ポートはこの時点でループに戻される。ポートトランスミッタは、ＬＩＰｆ７を受け取るまでＬＩＰｆ７をソーシングし続ける。ポートトランスミッタでＬＩＰｆ７を受け取ると、ノードは初期化の完了させるそのポートトランスミッタでのＬＩＰｆ７のソーシングを停止する。
【００７８】
５．７．７  マイクロプロセッサ支援オペレーション
ループスイッチは、少数の例外はあるが、マイクロプロセッサの支援なしにハブエミュレーションまたはスイッチング（セグメント化）オペレーションを提供するよう設計されている。この例外について、以下で詳細に説明する。
【００７９】
デバイスディスカバリ段階で、ループスイッチとのある種のプロセッサ会話が必要なことがある。なんらかの理由によりディスカバリが失敗した場合、ループスイッチはステータスレジスタでエラーを通知し、マイクロプロセッサはエラーの原因を読むことができる。その時、プロセッサは再初期化を試みエラーからの回復を強制することができる。これは必須ではないが、エラーが一般的である場合にループスイッチのパフォーマンスレベルを改善するのに役立つことがある。
【００８０】
また、プロセッサを埋め込みファイバチャネルＭＡＣと共に使用して、手動でスイッチング（セグメント化）モードに入ることができる。そのためには、以下のステップを実施しなければならない。通常のポートディスカバリプロセスをバイパスするには、ルータのポートディスカバリディスエーブルビットが設定されなければならない。ループがダウンし再度復活したことを示すために各ポートモジュールでの割込みにより検出される各ループ初期化サイクル後に、プロセッサはＦＣ  ＭＡＣを通したデバイスディスカバリの実行を支援する。プロセッサは各ポート内のユーザマッチビットを初期化して、送られる最初のＯＰＮを検出し、ＯＰＮを送り出してから、ループを通るときにどのポートが実際にＯＰＮを見ているかを知る。ＯＰＮがあるポートから次のポートに渡らないとき、ＯＰＮが目標としたデバイスはＯＰＮを見た最後のポートのすぐ後のポートにあると想定する。次に、プロセッサは同じようにしてすべてのＯＰＮ値を通り、ＡＬＰＡマップに書き出すのに必要な情報を決定する。プロセッサデバイスディスカバリの後に、ルータのＡＲＢブロッキングビットを設定しなければならない。これは、既存のループテナンシーが完了したときにすべてのループトラフィックをホールドオフし、スイッチングモードへのスムースな遷移を可能にする。その後、プロセッサは各ＡＬＰＡのポート値でＡＬＰＡマップをロードする。次に、プロセッサはルータのビットを設定して、ループスイッチをスイッチングモードにし、ルータのＡＲＢブロッキングビットもリセットする。ＡＲＢブロッキングビットをリセットすると、スイッチングモードへの手動切り替えが完了し、通常のトラフィックの再開が可能になる。
５．８  カスケーディング
カスケーディングとは、ループスイッチの相互接続を指している。次のセクションで、ループスイッチはルートスイッチに含まれている。図１６ｂ  ９１９と図１６ｃ  ９４４とＳＢＯＤＳを参照、図１６ａ  １９０６、１９０８、１９１０、１９１２、図１６ｂ  １９２４、１９２６、１９２８、１９３０、図１６ｃ  １９５０、１９４７を参照。ルートスイッチは、マイクロプロセッサ、サポートロジック、パワーサプライがすべて１つのシャーシに収まったプリント回路基盤のループスイッチＡＳＩＣとして実装される。これは、スタンドアロンスイッチボックスに含まれているループスイッチである。あるいは、ループスイッチはハードディスクドライブストレージエンクロージャ、すなわちＪＢＯＤ内に展開される。ループスイッチがプリント回路基盤に含まれ、ハードディスクドライブストレージエンクロージャのバックプレインまたはミッドプレインに差し込まれると、これはｓｗｉｔｃｈｅｄ  ｂｕｎｃｈ  ｏｆ  ｄｉｓｋｓすなわちＳＢＯＤになる。各ディスクは直接ループスイッチに接続される。
５．８．１  シングルカスケード
５．８．１．１  ハブエミュレーションモード
追加接続を提供するために、２つのループスイッチをハブエミュレーションモードでカスケード接続することができる。１つのループスイッチ間ハブエミュレーションカスケードの実施に、特に検討すべきこともない。
５．８．１．２  スイッチング（セグメント化）モード
ループスイッチがスイッチングモードでカスケード接続されるとき、正しい動作を保証するために特別の検討が必要である。カスケード接続されたループスイッチがスイッチングモードで動作し、もう１つのループスイッチがハブエミュレーションモードで動作している場合、ビジーループを検出するのに使用されるＡＲＢｆｆ方式によるＩＤＬＥ置換え方式を前に説明したように使用することができ、いかなる動作上の問題もない。ループがビジーかどうかをＡＲＢｆｆを送受信を通してポートが判断するため、スイッチングモードのループスイッチは、アービトレーションなしで盲目的にＯＰＮを宛先ループに送ることがある。しかし、スイッチングモードの２つのループスイッチがカスケード接続されているとき、接続されたループスイッチの両方のポートがＡＲＢｆｆを送受信し、オペレーションの通常ルール（非カスケード）の下で任意の時にＯＰＮを送ることがある。両サイドがほとんど同時にＯＰＮを送った場合、接続の両サイドはカスケードループ接続の完全コントロールを想定しているため衝突が発生することがある。この競合を回避するために、ループスイッチのカスケード接続ポートは、非カスケード接続ループスイッチのポートとは異なる動作をしなければならない。
【００８１】
スイッチングモードの２つのループスイッチがカスケード接続されているとき、以下のいずれかのタイプのカスケードアービトレーション構成が設定されなければならない。図１６ｂのツリーカスケード、または図１６ａのストリングカスケードである。ツリーカスケード構成とストリングカスケード構成を結合する、ループスイッチの追加展開もある。一方の展開はストリングカスケードのツリーである。図１６ｃを参照。
【００８２】
ツリーカスケードは、中央またはルート位置のもの１９１９を使用してループスイッチ１９１９、１９２４、１９２６、１９２８、１９３０を相互接続し、残りをそのルートスイッチのポート１９２０、１９２１、１９２２、１９２３に接続する。ツリーカスケードでは、カスケード接続の両方のポート１９２０，１９２１、１９２２、１９２３はポートがビジーかどうか判断するのにＡＲＢｆｆ伝播特性に頼らない。むしろ、カスケード接続ポート１９２０、１９２１、１９２２、１９２３の間でループをアクティブにアービトレーションし、他のサイドたとえば１９１７、１９１８にＯＰＮを送る前に勝者を決める。カスケードポートで送られるＡＲＢｘ  ＡＬＰＡ値はＯＰＮがソーシングされたポートにＡＲＢｘで戻されたものと同じＡＬＰＡ値である。カスケードポートは、ＦＣ−ＡＬループプロトコルの通常のルールに従ってアービトレーションする。しかし、標準ＡＲＢ（ｆ０）アービトレーションフェアネス方式（ＦＣＡＬアクセスフェアネスアルゴリズム）はこの場合には適用されない。それは、勝者にアクセス権を提供するためにアービトレーション敗者は接続を切られなければならないためである。したがって、敗者はアービトレーションを継続できず、勝者側の接続が取り除かれるまでアクセス権を取得できない。その点で、次の勝者は、（１）  アービトレーション要求の到着時間と（２）  ソースＡＬＰＡ値のプライオリティという２つの要因によって決められる。このアービトレーションは、２つの直接接続ループスイッチ１９２０、１９２１、１９２２、１９２３の間でのみ行われ、カスケードをアービトレーションする２つのループスイッチのいずれかのサイドのループスイッチには影響しない。
【００８３】
ストリングカスケード、図１６ａでは、各ループスイッチ１９０６、１９０８、１９１０、１９１２は、バーチャルループの論理デバイスとして扱われる。カスケードをコントロールするには、アービトレーションは、ループスイッチ１９０２、１９０３、１９０４、１９０５の全ストリングをコントロールできなければならない。アービトレーションの勝者は、標準のアービトレーション済みループと同様にソースＡＬＰＡのプライオリティのみによって決められる。ストリングカスケードのコントロールを得るには、ループスイッチはアクセスを要求するデバイスのＡＲＢｘ  ＡＬＰＡをストリングカスケードループに置き、ＡＲＢｘ  ＡＬＰＡが戻されるのを待たなければならない。ループスイッチが自分のＡＬＰＡを受け取る前に高いプライオリティのＡＬＰＡを受け取った場合、ループスイッチは高いプライオリティのＡＲＢｘ  ＡＬＰＡを転送する。低いプライオリティのＡＲＢｘ  ＡＬＰＡ、またはループスイッチが自分のＡＲＢを受け取った後に受け取ったＡＲＢｘ  ＡＬＰＡは、標準ループ同様にブロックされる。ループスイッチがカスケードストリングループのコントロールを得たと判断すると、ループスイッチはそのＯＰＮをループに置き、希望する接続を確立する。接続が閉じられると、ループスイッチはループでＡＲＢ（ｆ０）を送り、ループがフリーであることを知らせる。元のループスイッチがＡＲＢ（ｆ０）を戻された場合、ループはフリーであると判断し、ループでＩＤＬＥを送る。ループがフリーでない場合、ループスイッチは受け取ったＡＲＢｘ  ＡＬＰＡ順序集合を転送する。各ループスイッチは、ループスイッチフェアネスを保証するための、ＩＤＬＥリセット期間当り１回のみループで自分の順番がまわってくる。
【００８４】
両方のアプローチは、ファイバチャネルループプロトコルをサポートしており、「カスケード接続された」ポートに接続された非Ｖｉｘｅｌループスイッチは、宛先ループのコントロールを得るために使用する方式で通常デバイスのように振る舞う。これにより、ループスイッチはカスケードポートに接続された非Ｖｉｘｅｌデバイスと協調できるようになる。
５．８．２  重複カスケード−トランキング
５．８．２．１  ハブエミュレーションモード
ハブエミュレーションモードでは、２つの同一リモートシリアル番号を２つの異なるポートで得た場合、下位の番号のデバイスがマスターと指名され、もう一方がスレーブとなる。ハブエミュレーションモードのマスターループスイッチは、ポートコントロールレジスタにビットを書き込むことによって、一方のカスケードポートをプライマリカスケードに割り当てる。ハブエミュレーションモードにあるマスターループスイッチの他のカスケードポートは、ポートコントロールレジスタに複製とマークされる。複製ポートと指定された各ポートはバイパスされる。これにより、ハブエミュレーションモードにあるループスイッチの複製ポートがスイッチングモードにあるループスイッチのポートに接続される場合、スイッチングモードのループスイッチは接続を使用しようとしないことが保証される。ハブエミュレーションモードにあるループスイッチの複製カスケードポートの同時活性化により無効なループトポロジが存在するようになるため、これは必須である。
５．８．２．２  スイッチング（セグメント化）モード（トランキング）
スイッチングモードにあるループスイッチ間の複数の複製カスケードを使用して、近隣ループスイッチ間のスループットを増やし、無効なループトポロジを作成することなく、同時に活性化することができる。イニシエータベースでのカスケード間のロードバランシングがサポートされる。図２７を参照。２つのイニシエータとプライマリ／複製カスケードペアを持つシステムでは、各イニシエータは、専用の論理カスケードチェーンを持つことができ、これにより、シングルカスケードシステムの約２倍のスループットが提供される。たとえば図２７に示すように、ＨＢＡ１  １８０１は、ＳＢＯＤ  １８０３、１８０４、１８０５のストリングを通してフル帯域幅パス１８１３、１８２９、１８３１を持つ。イニシエータＨＢＡ２  １８０２もＳＢＯＤ  １８０３、１８０４、１８０５のストリングを通してフル帯域幅パス１８１４、１８３０、１８３２を持つ。ＳＢＯＤのＨＢＡ１およびディスクとＳＢＯＤのＨＢＡ２およびディスクとの間の同時通信が可能になる。たとえば、ＨＢＡ２  １８０２がパス１８１４、１８１９を使用してＳＢＯＤ  １８０３のディスク１６  １８１９と通信しているときに、ＨＢＡ１は同時にパス１８１３、１８１７を使用してＳＢＯＤ  １８０３のディスク１  １８１７通信することができる。トランクでの複製カスケードの数はハードウェアによって制限されない。トランクグループは、希望するならば２２のポートＡＳＩＣで２１のトランクとして定義することができる（接続の他のサイドを提供するために、１つのポートはトランクに割り当てない）。カスケードより多くのイニシエータが追加される場合、グループ内の各トランクに割り当てられる相対トラフィックを基にしてスループットは影響を受ける。
５．８．２．３  イニシエータ検出
ループスイッチＡＳＩＣ内の状態マシーンが、ルータコントロールレジスタのビットの設定を基にしてＰｏｒｔ  Ｌｏｇｉｎ（ＰＬＯＧＩ）、ＳＣＳＩ  ＦＣＰ、またはＰＲＬＩフレームのようなファイバチャネルフレームをモニタすることにより、どのイニシエータＡＬＰＡがループに存在しているか判断する。状態マシーンは各ポートに存在して、同時応答フレームの検出に対応する。ループスイッチのルータコアのロジックは、イニシエータＡＬＰＡを収集し、それをルータのテーブルに保存する。このテーブルは、各ＡＬＰＡにビットが割り当てられており、「１」はＡＬＰＡがイニシエータとして識別されたことを示す。テーブルのフォーマットは、ＬｉｘＡ（ＬｉｘＡ  ＝  ＬＩＳＡ、ＬＩＨＡ、ＬＩＦＡなど）フレームのＡＬＰＡマッピングと同一である。
【００８５】
ハードウェアイニシエータ検出は、ルータコントロールレジスタのディスエーブルビットによってグローバルに、またはルータレジスタにあるイニシエータレジスタのソフトウェアオーバライドによって個別に無効にすることができる。ソフトウェアオーバライドビットは、ハードウェア検出イニシエータビットとＸＯＲされ、なんらかの理由により検出されなかったイニシエータを含めたり、検出されたイニシエータを排除したりすることができる。
５．８．２．４  イニシエータロードバランシング
ルータのイニシエータＡＬＰＡテーブルによって、マイクロプロセッサはループスイッチに接続されたトランクのグループの間でイニシエータのロードバランシングをするのに必要な情報をすべて有している。ソフトウェアは、３つの情報を相互参照することによって、このループスイッチがロードバランシングマスターとしてどのイニシエータをコントロールするか決める。この情報には、１）  システムのイニシエータ、２）  各ＡＬＰＡが存在するポート、３）  プライマリカスケード、重複カスケードであるポートと分類法が含まれる。トランクグループの一部ではないポートに位置するイニシエータは、ロードバランシングのためこのループスイッチに属すると決められる。さらに、あるトランクグループでイニシエータが検出された場合、ソフトウェアは、そのイニシエータをそのループスイッチの他のトランクグループに割り当てなければならない。しかし、カスケードポートがつなげられる場合、ハードウェアは自動的にストリングパスに従う。
【００８６】
ソフトウェアがロードバランシングのためにコントロールする必要があるイニシエータを決めると、ソフトウェアはルータレジスタにあるトランク分類テーブルを初期化する。各イニシエータは、各プライマリ／複製カスケードセットに対して１つのエントリをトランク分類に有していなければならない。希望する構成やトラフィックフローを想定して（図１７を参照）、トランク分類は次のようになる。
【００８７】
【表４】
2011139542.tif 000006
ループスイッチＡ  １００２は、すべてのローカルイニシエータ１０００、１００１、１０２０、１０２１を特定のトランクに割り当てている。ポート１１  １０１８に結び付けられているツリーカスケードグループに入るイニシエータも、ポート７  １００３に結び付けられているカスケードグループのトランクに割り当てられている。ループスイッチＥ  １０１２は、自分がマスターとなり割り当てねばならない１つのローカルイニシエータ１０１１を有している。
【００８８】
ループスイッチＢ  １００５、Ｃ  １０１６、Ｄ  １０１０はマスターではなく、各イニシエータからの前のＯＰＮがループスイッチに到着したパスを基にして各接続を送るトランクを自動的に学習する。あるいは接続は、各フレーム内のソースおよび宛先ＩＤから学ぶことができる。この例では、ループスイッチＢ  １００５とＣ  １０１６はプライマリ１０１８、１００３とセカンダリトランク１００４、１０１７を接続するストリング関連を有しており、接続は、トランザクションがループスイッチを通るときストリングに従うと想定される。ループスイッチＢ  １００５とＣ  １０１６のカスケード接続がストリングとして定義されていない場合、イニシエータは希望するロードバランシングを保持するためにカスケードトランク１００３、１００４、１００６、１００７、１０１８、１０１９、１０１４、１０１３に割り当てられなければならない。ループスイッチＢ  １００５において、ＡＬＰＡ  ０１、０４、０８  １０２３はポート７に割り当てられ、ＡＬＰＡ  ０２、１７  １０２４はポート８に割り当てられなければならない。同様に、ループスイッチＣにおいて、ＡＬＰＡ  ０１と０４  １０２２はポート１１  １０１８に割り当てられ、ＡＬＰＡ  ０２、１７と０８  １０１９はポート１２  １０１７に割り当てられる。
【００８９】
イニシエータのＡＬＰＡのいずれかがルータレジスタマップのトランク分類テーブルにロードされない場合、そのイニシエータのトラフィックはプライマリポート１００３、１００６、１０１４、１０１８にデフォルト設定される。テーブルに保持可能な多くのイニシエータをサポートするためにイニシエータのトランク割り当てを拡張するには、イニシエータをプライマリポートに割り当てるエントリを削除しなければならない。
【００９０】
同じ２つのデバイスの間のＯＰＮが異なるトランクを通過するロックアップケースの可能性を最小化するために、２つのルールが分類テーブルにおいて明示的に設定されるか、イニシエータからのＯＰＮをモニタすることによって学習されたトランク割り当てを無効にする。
【００９１】
１．  イニシエータ間トラフィックは常にプライマリトランクを通る。
【００９２】
２．  半二重トラフィックは常にプライマリトランクを通る。
【００９３】
５．８．３  ターゲットロードバランシング
シングルイニシエータシステムでは、ソフトウェアイニシエータがテーブルを無効にし、イニシエータ間トラフィックは常にプライマリリンクを通るというルールが、２のトランクカスケード接続のための基本ターゲットロードバランシングメカニズムの定義を可能にする。すべての「真の」イニシエータトラフィックは、複製カスケードに割り当てられ、ターゲットの半分はイニシエータとして定義される。この場合、トラフィックは２つのトランクの間で分割される。「真の」イニシエータとソフトウェア割り当てイニシエータと間のすべてのトラフィックは、プライマリインク上にある。その他のすべてのトラフィックは複製リンク上にある。
５．９  ポートフェアネス
アービトレート型ループ仕様は、アクセスフェアネスアルゴリズムと呼ばれるループフェアネスのためのアルゴリズムを有している。ＦＣ＿ＡＬ  ａｒｔでよく知られているように（Ｒｏｂｅｒｔ  Ｗ．  ＫｅｍｂｅｌのＡｒｂｉｔｒａｔｅｄ  Ｌｏｏｐ  １９９７  Ｃｏｎｎｅｃｔｉｖｉｔｙ  Ｓｏｌｕｔｉｏｎｓを参照）、オープン（ＯＰＮ）要求を送る前に、デバイスはループをアービトレーションすることが要求される。アービトレーション（ＡＲＢ）サイクルがループで実施され、デバイスがループへのアクセス権を獲得した後、デバイスはアイドル（ＩＤＬＥ）を受け取るまで再度アービトレーションすることは許されない。勝ったポートは、ループを勝ち取ろうとしている他のポートから受け取ったＡＲＢ（ｘ）をフィルワードＡＲＢ（Ｆ０）によって置き換える。勝者側のポートが自分のＡＲＢ（Ｆ０）を戻された場合、このポートは他のどのポートもループをＡＲＢしていないということを知る。この場合、勝者側のポートは、フィルワードＩＤＬＥを送る。このフィルワードは、ループの他のポートが受け取ったとき、このポートがアクセスケーパビリティをＴＲＵＥに設定できるようにする。そして、これは、プライオリティが低い他のポートに自分の番がまわってこないため、前にループへのアクセスを禁じられていたポートが再度ループのコントロールをアービトレーションすることを可能にする。他方で勝者ポートがループをコントロールし、ＡＲＢ（Ｆ０）フィルワードを送っているときにループへのアクセスを希望する他のペンディングデバイスが存在する場合、このポートはＡＲＢ（Ｆ０）を破棄し、自分のポートアドレスに置き換える。コントロール側のポートはＡＲＢ（ｙ）が返るのを知っているためリセットＩＤＬＥワードを送らないが、ＡＲＢ（Ｆ０）を送り続ける。コントロール側のポートがループを終えているとき、最高位のプライオリティのペンディングポートのＡＲＢ（ｙ）が通過するのを可能にし、ＡＲＢ（ｙ）が戻ったとき「ｙ」ポートはループをコントロールすることができる。
５．９．１  シングルループスイッチフェアネス
スイッチングまたはセグメント化オペレーションを説明しているセクションで取り上げたように、ループレベルでのポートフェアネスを確立するためにＩＤＬＥはＡＲＢｆｆによって置き換えられる。しかし、これは３つのＩＤＬＥがＡＲＢｆｆ置換の前に通ることは許されないという点で、標準的なＡＲＢｆｆ置換の場合とは異なる。ループスイッチポートでのアイドルブロッキングは、ループの各ノードデバイスがループのコントロールを取得するチャンスを持ち、アクセスウィンドウは直ちにリセットされないことを保証する。ループスイッチは最初にビジーポートのデバイスがルータを通して他の接続を初期化する前に他のポートが以前にビジーであったポートに接続するのを許可する。アイドルブロッキングオペレーションは、ブロッキングＡＬＰＡレジスタへのレジスタ書込みを通して修正できる。その結果、ＡＲＢｆｆの使用に関連した相互運用性問題が存在する場合に０ｘＦＦ以外のＡＬＰＡが使用される。
【００９４】
固定プライオリティ値を各ポートに割り当てた固定プライオリティ方式を使用してどのＯＰＮ要求が最初にサービスを受けるかを決めている場合、プライオリティが低いループスイッチポートは、スループットがデグレードし、データに不足するようになり得る。この条件を観察するために、３つのポート（ポート１、ポート２、ポート３）が連続して４番目のポート（ポート４）に連続してアクセスする場合を検討してみよう。ポート１とポート２はポート３より高いプライオリティを有しているため、ポート３がアクセス権を取得できないときにポート４に交互にアクセスし得る。これを防止するために、ポートアクセスの順序リストが保守される。このリストは、複数のポートから要求があったときにどのポートが最初にサービスを受けるかを決めるアクセスプライオリティを決定するのに使用される。ＯＰＮの受信によりポートに接続が与えられると、そのポートはリストの下部に移動し、プライオリティの低いポートがリストのトップに向かって移動する。２つのポートが相互にアクセスしようとしている場合、プライオリティの低いポートにＣＬＳが送信され、プライオリティの高いポートが接続を確立できるようになる。
５．９．２  フェアネスへのマルチループスイッチシステムの影響
先のパラグラフで説明されたプライオリティ順番制はシングルループスイッチシステムではかなりうまくいくが、マルチループスイッチシステムでは十分な公平性を提供できない。マルチループスイッチシステムは、ポートを「ツリー」として図１６ｂ、または「ストリング」として図１６ａカスケード構成することにより相互接続される。カスケードポートとして構成されているポートがデバイスとして構成されているポートからのペンディング要求と衝突するペンディング要求を有している場合、先着順の優先順位付けはシステムパフォーマンスにとって最良のソリューションではない。カスケードポートからのペンディングＯＰＮ要求は、少なくとも２つのループスイッチがすでに接続に関与していることを意味している。ローカルに接続されたデバイスからのペンディングＯＰＮがすでに複数のループスイッチを通って伝播している接続を閉じることを許可すれば、システムパフォーマンスに悪影響を与えることになる。
【００９５】
任意に、フェアネスメカニズムに第２層を追加することができる。この層は、本物のプライオリティ順番制と比べてシステムパフォーマンスを改善する。異なる構成のポートがペンディングアクセス衝突を有しているとき優先権を得るポートタイプベースのプライオリティシステムが実装された。「ストリング」カスケードは複数のループスイッチが相互に接続されていることを意味し、「ツリー」カスケードは２つのループスイッチのみが相互に接続されていることを意味しているため、ポートタイプベースのプライオリティは次のように設定される。
【００９６】
ストリングカスケード     最上位のプライオリティ
ツリーカスケード         ２番目に高いプライオリティ
デバイスポート           一番低いプライオリティ
同じタイプの２つのポートがアクセス要求衝突を有している場合、プライオリティ順番制は最初に受け取った接続要求が処理され、２番目に来た要求は閉じられる。
５．９．２．１  ストリングカスケードでのフェアネス
「ストリングカスケード」で相互接続されたスイッチのみから構成されている「バーチャル」アービトレート型ループはどのスイッチが相互接続のコントロール権を得るか決めるためにアービトレーションし、デバイスがインタースイッチカスケードループへのペンディングオープン要求アクセスを有していることを許可する。カスケードストリングの各スイッチはアービトレーションとデバイスフェアネスにファイバチャネルアービトレート型ループ標準に従って、バーチャルループのコントロールを得る。インタースイッチカスケードでのデバイスアクセスを決めるための前の方法は、利用可能なカスケードへのアクセスを決めるのに先着順とＡＬＰＡプライオリティの組合わせを利用していた。このメカニズムは規模の大きいシステムでのフェアネスを保証せず、プライオリティの高いＡＬＰＡデバイスがプライオリティの低いＡＬＰＡデバイスを苦しめる（ｓｔａｒｖｅ）のを可能にし、アクセス解決の先着順の部分での衝突によるデバイスオープン／クローズ（ＯＰＮ−ＣＬＳ）サイクルスラッシングを発生させる。非ファブリックスイッチング方式で複数のスイッチを接続するに際しての課題は、カスケードのすべてのスイッチの各デバイスが等しいアクセスを持つことを保証することである。
【００９７】
シングルループスイッチを使ったファイバチャネル実装は、複数のデバイスを含んでいる場合、スイッチの各ポートを別個のループとして扱う。これは、どのポートが別のスイッチポートに最後にアクセスし、次にどのポートがアクセスを待っているかをスイッチが内部レジスタに保存して知っており、かかるフェアネスシステムを実施するため、シングルループスイッチではなんら問題は生じない。他方で、複数のスイッチがカスケードに接続される場合、各スイッチは他のスイッチで何が起こっているか知らない。デバイスは様々なスイッチループに広がっているため、従来型のアービトレート型ループアクセスフェアネスアルゴリズムは、当初の設計どおりには動かない。本発明は、スイッチのストリングにカスケード接続されるときに各スイッチを１つのアービトレート型ループのシングルデバイスとして扱うことによってこの問題を解決するものである。したがって、相互接続されたループスイッチの「バーチャル」ループが存在する。各ループスイッチは、標準ファイバチャネルの一部がループをアービトレーションしたときに各デバイスが受け取るチャンスと似た、通信のチャンスを取得する。各個別スイッチのカスケードストリングポート（個別スイッチをスイッチのカスケードに接続するポート）のプライオリティロジックは、そのスイッチと結び付けられた各デバイスが自分の順番を持つことを保証する。ホストバスアダプタ（ＨＢＡ）は、サーバまたはワークステーションバスとファイバチャネルネットワークの間のインタフェースである。スイッチと共にＨＢＡは相互接続されたスイッチループ上に存在しうる。しかし、ＨＢＡは、カスケードループでのプライオリティの達成ということになると、単なる他のスイッチとして扱われる。したがって、１つのスイッチは接続された関連のＨＢＡを有している３つのスイッチのカスケードストリングは、４つのエンティティがループをアービトレーションするということを意味する。
【００９８】
好ましい実施形態では、スイッチのどのポートもストリングカスケードポートして動作するように構成することができる。スイッチが「カスケードストリング」モードで構成されているときシングルスイッチのポートの間の論理接続が確立される。この論理接続により、ＡＲＢは、そのスイッチ上の他のストリングポートに特定のポートを通して渡すことができ、またストリングのスイッチの間の物理接続を通して渡すことができる。図２８に例が示されている。図から分かるように、スイッチ１  ２０１４は、ストリングカスケードポート１  ２０２４に接続されたＨＢＡ  ２０１２を有しており、ストリングカスケードポート２  ２０２６との論理カスケード接続が確立されている。この接続の他に、このスイッチのポート３  ２００８とポート４  ２０１９に接続された外部メモリストレージデバイス２０２０が存在する。ポート１とポート２はカスケードストリングポートとして構成されている。これは、スイッチを接続しているバーチャルスイッチループにＨＢＡを接続している。スイッチ２  ２０１６では、カスケードストリングポートもポート１  ２０２８とポート２  ２０２７であるように構成されており、やはり外部メモリストレージデバイスが２０２１と２０２２がポート３とポート４に接続されている。これは、最後のスイッチに到達するまで繰り返され、カスケードループに接続される必要があるスイッチ３  ２０１８の後にはスイッチがないため、１つのカスケードストリングポートのみを必要とする。
【００９９】
図２８の構成では、ＨＢＡ  ２０１２はカスケードループの最後のスイッチ２０１８に位置するアービトレート型ループデバイスにＯＰＮを送ることを希望している。ＨＢＡは最初にスイッチループのオーナーシップを要求するＡＲＢメッセージを送る。ＨＢＡはスイッチのカスケードストリングに位置しているため（ポート１とポート２はカスケードストリングポートであることを忘れないこと）、ＡＲＢはカスケードストリングにある各スイッチのポートを通っていく。ＡＲＢは、スイッチ１  ２０１４のポート２  ２０２６から伝送され始め、スイッチ２  ２０１６のポート１  ２０２８へと達する。その後、ＡＲＢはスイッチ２  ２０１６のポート２  ２０２７にルーティングされ、スイッチ３  ２０１８のポート１  ２０２３に行く。最後のスイッチがポート１でＡＲＢを受け取るまでこれが次のスイッチで繰り返される。そして、最後のスイッチは同じポートからＡＲＢを返す（最後のスイッチであるため、信号の送受信に同じポートを使用する）。ＡＲＢは各スイッチのカスケードストリングポートを通して開始ＨＢＡに戻る。ＨＢＡが戻ったＡＲＢを受け取ると、ＨＢＡはオープン（ＯＰＮ）信号を送信する。次に、ＯＰＮはＯＰＮ信号と結び付けられている宛先アドレスを基にして正しいスイッチに達する。正しいスイッチに達すると、信号はクロスポイントスイッチングモジュールを通って正しいスイッチデバイスポートに行く。カスケード接続されたストリングループへのアクセスを要求している（様々なスイッチの）複数のペンディングＯＰＮが存在する場合、そのアクセスは従来のアービトレート型ループフェアネスアルゴリズムによってコントロールされる。スイッチのループは標準のアービトレート型ループプロトコルのデバイスのループと同じように動作する。ペンディングＯＰＮ要求を有している各スイッチは、ＡＲＢをカスケードループストリングに伝送することができる。ＡＲＢが同じくＡＲＢペンディングを有しているポートに来ると、プライオリティの一番高いＡＲＢ（普通の場合一番高いプライオリティは一番低いアドレスに属する）が渡され、プライオリティの一番低いＡＲＢがブロックされる。これにより、ＡＲＢ要求の中で１つしか勝者がいないことが保証される。プライオリティの高いＡＲＢが終了し、適切なデバイスがそのデータを適切なアドレスに渡すと、その勝者のデバイスはクローズ信号（ＣＬＳ）を送る。システムアイドルが伝えられるまで再度ＡＲＢすることは許可されない。システムアイドルは、接続を要求しているデバイスを持つ各スイッチがバーチャルスイッチループでチャンスを持ったときのみ伝えられる。その際、システムアイドルはサイクルが繰り返されるとすぐにすべてのスイッチのアクセスウィンドウをリセットする。したがって、アドレスが低い（したがってプライオリティが高い）ポートとの他のＡＲＢ競争に負けた他のペンディングデバイスに順番が回ってくる。デバイスがバーチャルカスケードスイッチループのコントロールを獲得したら、そのデバイスのＯＰＮコマンドは自分自身の要求による以外、またはアドレッシング先のデバイスからＣＬＳを受け取ったとき以外無効にできないことに注意するのが重要である。
【０１００】
本発明の別の実施形態を図２９に示した。これは、カスケードループストリングのツリーを示している。トップのループスイッチ１  ２１１４ポート１  ２１４４は、ＨＢＡ  ２１１２を有している。他のループスイッチ１  ２１１４ポート２  ２１４２と４  ２１３６は、それぞれに接続されたスイッチのシリアルペア、ループスイッチ２  ２１１６とループスイッチ４  ２１３８を有している。ポートはカスケードポートとして構成され、ツリーカスケードポートして指定されている。ループスイッチ４  ２１３８とループスイッチ５  ２１４０は、スイッチ１  ２１１４のポート４  ２１３６からのカスケード接続がそれらを接続している自分のカスケードストリングループ２１４６を有しているものとして示されている。この構成で発生しうる条件は、ＯＰＮをスイッチ１ポート４が受け取りスイッチ１ポート１の宛先を持ち（ポート４がアービトレーションに勝った）、第２のＯＰＮをＨＢＡからポート１が受け取り、それがポート２の宛先を有しているとき、カスケードストリングのＡＲＢ後にポート１はポート４のＯＰＮによって閉じられることがあるということである。これは、正常なオペレーションである。なぜなら、ポート４からのＯＰＮはポート１のオペレーションに対し優先しているが、ポート１はカスケードストリングの左サイドをＡＲＢしており、ポート１のＡＲＢがループに残されるように閉じられるためである。ＡＲＢはループを巡回し、対応しない場合問題が引き起こされる。この状況の解決は、期間の最後までＡＲＢがループに伝わり、ポート２によってスクラブされるのに十分なタイムアウト期間を持つことである。タイムアウト期間は、レジスタで設定され、その好ましいデフォルト値は３０〜４０μ秒である。
【０１０１】
図３０は、カスケードループが必要とされないときで、必要とされる唯一の通信が（同じスイッチ内の）イントラスイッチであるときに接続されたスイッチが個別に動作し得ることを示している。ここで、ＨＢＡ２２１２を使用しているサーバ２２１０は、スイッチ２  ２２１６が同時にポート５とポート６でデバイスを接続しているとき２２４６、ストレージデバイス２２４２への接続２２４４を通してデータを送受信している。
【０１０２】
図３１は、他のワークステーションサーバ２３５０をどのようにしてカスケードループスイッチ２３１８に接続できるかを示している。この構成で、ＨＢＡ  ２３５０はループスイッチに接続された他のアービトレート型ループデバイスと同じプロトコルを使用している。ループのコントロールを取得するために先に取り上げたカスケードループアービトレーションプロトコルを使用してＨＢＡを直接カスケードループに接続することも可能であることに注意しなければならない。
【０１０３】
図３２は、カスケードループで使用される実際の接続方法を示している。すべてのポートは、受信モジュール２４０８Ａと送信モジュール２４０８Ｂから構成されている。カスケードループがアイドルモードにあるとき、カスケードループはポート２  ２４３０の送信モジュール２４２６に論理的に接続されたポート１の受信モジュール２４２４を含み、３つのすべてのスイッチ２４２４、２４１６、２４１８を通っている。スイッチ間のインタースイッチ接続は物理接続である。ループスイッチ３  ２４１８のポート１  ２４３４は自分自身２４３６に接続されていることに注意する。通信ループは、図に示されているようにストリングを戻り、ＨＢＡ  ２４１２へと戻って終わっている。
【０１０４】
図３３は、ループスイッチ２  ２５１６のファイバチャネルハードディスクデバイス２５２１に接続されたＨＢＡ  ２５１２を示している。好ましいモードでは、カスケードループは依然として、スイッチのチェーン全体を通る（データがクロスポイントモジュールを通してファイバチャネルハードディスクデバイス２５２１に転送されるとすぐにスイッチ２  ２５１６ポート２  ２５２７の受信モジュールに到着する前にデータはループスイッチ３ポート１  ２５２３を通ることに注意）。
【０１０５】
図３４は、ループスイッチカスケード２６１４、２６１６、２６１８のループスイッチ３  ２６１８のポート２  ２６１４に接続されたストレージデバイス２６２２と通信しているＨＢＡ  ２６１２での同じようなシナリオを示している。明らかに、３を超えるスイッチがカスケードループまたはツリーカスケードループに接続されている。唯一の制限は、カスケードストリングでは最大で１２６しかデバイスをアドレッシングできないことである。
【０１０６】
図４は、メインコンポーネント内のループスイッチのブロック図を示している。スイッチコア１５０は、実際に正しい関連ポートに論理接続を確立するクロスポイントスイッチングモジュールから構成されており、ルータ１４９は、カスケードループに接続したいデバイスのアドレスを保守し、ＯＰＮ要求からソースデバイスのアドレスを取り除くＡＬＰＡフィルタを含み、カスケードループアービトレーション要求にそのアドレスを使用する。オープン要求は、ソース情報が存在していない半二重動作モードであることもある。この場合、アービトレーションに使用されるＡＬ−ＰＡは現在のＯＰＮ要求の前に受け取った最後のＡＲＢアドレスである。ＯＰＮ要求がソースデバイスと同じスイッチのデバイスのための宛先アドレスを有している場合、クロスポイントスイッチングモジュールは、デバイスがその上に存在しているポートを接続する。ＯＰＮ要求が要求したデバイスが存在しているのとは異なるスイッチ上に宛先アドレスを有している場合、スイッチルータはループのためのソースデバイスアドレスとＡＲＢを記録する。図３５は、カスケードループをＡＲＢするのにＨＢＡが使用するプロセスを示しているフローチャートである。ＨＢＡはＡＲＢをその関連スイッチポート２８６３へとソーシングする。ポートは送信ポートと受信ポートを接続し、ＡＲＢをＨＢＡに戻す。自分のＡＲＢを受け取ると、ＨＢＡはアクセス権を獲得し、ＯＰＮ  ２８６５をその関連ポートへとソーシングする。そのポートは、ＯＰＮが処理されるスイッチコアにＯＰＮを送る。スイッチルータが宛先アドレスは別のスイッチの上にあると判断した場合、ルータはスイッチアクセス状態２８６６をチェックする。スイッチがカスケードループへのアクセスを有している場合、スイッチはＡＲＢをそのループ２８７２に置く。スイッチがまだカスケードループへのアクセスを有していない場合、スイッチはＯＰＮ要求をＦＩＦＯキュー２８６８に入れ、アクセスが可能になるのを待つ。アクセスが可能になると、スイッチはＡＲＢをカスケードループ２８７２に置く。ＨＢＡのＡＲＢが同時にループでのＡＲＢのうちで一番高いプライオリティを有している場合、ＨＢＡのＡＲＢはループのコントロールを獲得し、ＨＢＡが存在しているスイッチはＯＰＮをソーシングして、ＨＢＡをカスケードループに接続する。ＯＰＮは宛先アドレスを有しているデバイスを含むスイッチに来るまでループを巡回する。そのスイッチはそのクロスポイントスイッチングモジュールを使用して、カスケードループを宛先デバイス２８７８に接続する。
５．９．３  フェアネスに対する反復クロージャ影響
カスケードとフェアネスに関するセクションで前に説明したメカニズムにもかかわらず、システムは、特定のデバイスが反復してクローズダウンするアクセス衝突のパターンに入ることがある。この条件の簡単な説明を図１８に示した。
【０１０７】
図１８は、ポート１１０３に接続された６つのディスク１１０５、１１０６、１１０７、１１０８、１１０９、１１１０のループを有しているループスイッチ１１０２に接続されたシングルＨＢＡ  １１００を示している。すべてのディスクが同時に要求ペンディングを有している場合、６のディスクのＪＢＯＤ  １１０４は、最高のプライオリティを持ち、ＪＢＯＤ内でのアービトレート型ループを得たため、ループスイッチポートに対してＡＬＰＡ  Ａ３  １１０５を示す。しかし、ＪＢＯＤ  １１０４へのＨＢＡ  １１００アクセス要求が最初にループスイッチに到着した場合、プライオリティ順番制はＣＬＳをＪＢＯＤ  １１０４に送ってＨＢＡ  １１００アクセスを許可する。ディスク  Ａ３  １１０５はクローズダウンしているため、ＩＤＬＥがＪＢＯＤ  １１０４のフェアネスウィンドウをリセットするまで、他のアクセスを要求できない。すべてのディスクがサービスを受けたか、あるいはＨＢＡ  １１００によってクローズダウンされた後に、ＩＤＬＥがＪＢＯＤおよびＡ３で巡回し、その他のペンディングディスクと共に再度アクセスを要求できるようになる。やはり、ＨＢＡの要求は、ディスクＡ３からの要求の前にペンディングになっており、クローズダウンしてフェアネスがリセットされるまでそのアクセススロットを緩める。これが続く場合、実際にディスクＡ３トランザクションが不足してＨＢＡをタイムアウトさせ、ループをＬＩＰするかディスクＡ３に非応答というフラグを立てる。
【０１０８】
不足条件をなくすために、フェアネスメカニズムの第３層が存在している。ＡＬＰＡを基にしたＣＬＳカウンタが、フレームが移されることなくＡＬＰＡのＯＰＮ要求がクローズダウンした回数を追跡する。ＣＬＳカウンタがソフトウェア設定閾値に到達した場合、次にＡＬＰＡをソースとして含んでいるＯＰＮを受け取り、そのプライオリティが最高位まで上げられる。少なくともデータのフレームを転送する接続が確立されるまで、このＡＬＰＡによる要求は一番高いプライオリティを保ち、ペンディングの接続衝突に勝つ（最優先の２つのポートが衝突を要求している場合、先着順プライオリティが勝者を決める）。各ポートは、個別にこのＡＬＰＡベースプライオリティ増加をポートコントロールレジスタ＃１を介して有効／無効にできる。
【０１０９】
「ダム」タイムベースのプライオリティメカニズムを使用することもできる。このメカニズムは、ＡＬＰＡベースではなくタイムスロットベースでポートのプライオリティを上げる。このタイマーのデューティサイクルがコントロールされ、ポートはポートコントロールレジスタ＃１を介して有効となる。
【０１１０】
ＡＬＰＡプライオリティコントロールもタイムベースプライオリティコントロールも、どのタイプのポートにでも適用できる。
５．１０  ゾーニング
５．１０．１  非重複ゾーニング
オペレーションのハブエミュレーションモードでもスイッチング（セグメント化）モードでも、各ポートは多数の可能性のある非重複ゾーンの１つに割り当てることができる。各ポートのゾーン割り当ては、特定のゾーン値を非重複ゾーンレジスタにプログラミングすることによって割り当てられる。あるゾーン内の各ポートのデバイスは、これらのデバイスのみが相互に対話でき、ループスイッチの他のすべてのポートから完全に孤立したループを形成するように接続される。データ転送も、ループ初期化活動も、完全に個別ゾーンに制限される。ループスイッチがシングルＡＬＰＡマップをサポートするように設計されているため、ポートディスカバリは、非重複ゾーニングがオンのときのみゾーン０で有効である。非重複ゾーン情報は、シリアルＥＥＰＲＯＭインタフェースを通じて取得される。
【０１１１】
５．１０．２  重複ゾーニング（スイッチングモード）
スイッチングオペレーションでは、重複ゾーンは、特定のソース／宛先ポート組み合わせを無効にすることによって構成できる。スイッチング（セグメント化）モードのループスイッチは、各ポートで個別ループセグメントに分割されるため、各ポートのデバイスはそれぞれ別のゾーンに位置する。通常、異なるポートのデバイスは、先に説明したプロセスを通じて相互に対話することができる。しかし、各ソースポートで、特定の宛先ポートへのアクセスを無効にし、ゾーン間分離能力を提供することができる。この無効化機能は、重複ゾーン宛先ポート無効化レジスタにソース／宛先ポート無効コントロールを書くことによって実行される。単独では、重複ハードゾーニングは、個別ループセグメントにループ初期化活動を隔離しない。そのためには、ＬＩＰアイソレーションが明示的に有効とされなければならない。
５．１１  ＬＩＰアイソレーション
通常ＬＩＰがポートで受け取られると、すでにそのように構成されていない場合ループスイッチはハブエミュレーションモードに戻る。次にＬＩＰはループスイッチのすべてのポートを伝播してループ初期化を許可する。システム要求に応じて、これにより、ループトラフィックに受け入れがたい割込みが発生することがある。頻度を減らす、もしくは少なくともこの割込みのタイミングを管理するために、ループスイッチはＬＩＰアイソレーションをスイッチングモードで提供するように構成することができる。このアイソレーションは、ＧＢＩＣ／ＳＦＰが取り除かれているとき（後で再挿入されている）のＬＩＰの伝播防止を含む。ＬＩＰアイソレーションの２つの主な分類、非ステルスモードとステルスモードがありうる。
５．１１．１  非ステルスモード
非ステルスモードアイソレーションは、他のゾーンに対する影響を持たない特定のゾーンにＬＩＰ伝播を隔離するか、デバイスを完全にループから隔離する。ＬＩＰを作成したデバイスは、ＬＩＰと以後のループ初期化サイクルがシステムパフォーマンスに影響しないことが分かるまで、システムから隔離される。
５．１１．１．１  ハブエミュレーションモード
非重複ハードゾーンは、ＬＩＰがあるゾーンから他のゾーンに伝わらないことを保証するが、いずれかのゾーンのＬＩＰはそのゾーンのすべてのその他のポートを再初期化させる。
５．１１．１．２  スイッチング（セグメント化）モード
ループスイッチのスイッチング（セグメント化）モードでは、２つのＬＩＰアイソレーションソリューションがありうる。ソリューションが有効になるには、ルータでグローバルＬＩＰアイソレーションイネーブルビットが設定されなければならない。これはポートの特定の動作を決定しない。単に、すべてのポートでのポート固有動作を有効にするにすぎない。各ポートでのＬＩＰアイソレーション動作はポートコントロールレジスタでコントロールされ、ポートベースで個別に選択可能である。
【０１１２】
非ステルスＬＩＰアイソレーションコントロールの要約
【０１１３】
【表５】
2011139542.tif 000007
５．１１．１．２．１  手動挿入モード（ＬＩＰブロッキング）
手動挿入モードでは、ＬＩＰはポートを離れる前にブロッキングされる。このモードがポートで活性化されるには、ルータでグローバルアイソレーションイネーブルビットが設定され、ポートアイソレーションがそのポートでイネーブルに設定されなければならない。ブロックされるＬＩＰは他のポートに影響しないし、ＬＩＰが発したフルループを伝わることも許されない。これはＬＩＰアイソレーションの最も厳しい形式であり、デバイスのＬＩＰは不活動なままであり、通信することは許可されない。ポートをループに戻すには、ＬＩＰがループスイッチのすべてのポートを通して送られなければならないか、マイクロプロセッサが指向性のＬＩＰをそのポートに送り、ループに入るのを認めなければならない。どちらの場合も、システム全体がループに入り込み、すべてのポートがループ初期化サイクルに参加する。ファームウェアは、そのポートへの割込みによってポートが隔離されたことを検出できる。
５．１１．１．２．２  ローカル挿入モード
ローカル挿入モードは、ＬＩＰを検出したポートはローカルな隔離ループ初期化がそのポートでスタンドアロンループとして進行することを許可するという点を除けば、手動挿入モードと似ている。ローカルループ初期化に従って、ポートは内部で自身に配線される。ローカルデータ転送が進むことが許可されるが、他のポートとの通信は許されない。ＯＰＮが他のポートから隔離されたポートに送られた場合、ＯＰＮ要求は通常応答を受け取る前に隔離ポートが利用可能になるまで、あるいはループスイッチ全体が初期化されるまで待つ。ＯＰＮに応答がない場合、ソースポートはＣＬＳを送り、他の接続を試みることができる。ルータコントロールレジスタで選択されている場合、ポートはＯＰＮが隔離されたポートに送られたときループスイッチから直ちにＣＬＳを戻すことができる。どちらの場合も、システム全体がループに入り込み、すべてのポートはループ初期化サイクルに参加する。手動挿入モードの場合と同じように、ファームウェアはそのポートの割込みによってポートが隔離されていることを検出できる。
５．１１．２  ステルスモード
ステルスモードＬＩＰアイソレーションは、システムのすべてのデバイスをＬＩＰすることなくデバイスがシステムに加わることを可能にする、ローインパクトメカニズムを提供する。システムの構成に応じて、システムへの影響は（新しいデバイスを除き）どのデバイスもＬＩＰを受け取らないため、少数のデバイスがＬＩＰを受け取る、システム全体がＬＩＰされるまで様々まである。
【０１１４】
図１９のフローチャートは、ステルスＬＩＰサイクルを処理するために内部状態マシーンがたどるフローを示している。
【０１１５】
ステルスモードアイソレーションにはいくつかのレベルのコントロールが存在する。次のセクションは、ステルスアイソレーションのカスケード接続ループスイッチＡＳＩＣの例と共に、シングルループスイッチＡＳＩＣでのステルスアイソレーションのいくつかの構成を示す。それぞれの場合で、ループスイッチＡＳＩＣの回路の内部で発生するステップの詳細説明と共に、ブラックボックス説明が与えられる。
【０１１６】
下の表で、グローバルアイソレーションコントロールをイネーブルにして、ステルスアイソレーションのポートレベルコントロールの機能が示されている。
【０１１７】
【表６】
2011139542.tif 000008
上に示されているビットの他に、ルートブロッキングとＬＩＰアイソレーショングループを使用して、スイッチポートに基づくＬＩＰアイソレーションばかりでなく、各デバイスのＡＬＰＡに基づくデバイス間ルーティングアクセスをコントロールすることができる。
５．１１．２．１  ルートブロッキンググループ
ループスイッチＡＳＩＣは、各デバイスのＡＬＰＡを基にしてルートブロッキングを提供する複数のグループをサポートしている。各グループは、ループでの各ＡＬＰＡに対応した１２６ビットの集合を含んでいる。ビットが「１」に設定されている場合、その関連デバイスはイネーブルが「１」に設定されているそのグループの他のデバイスと通信することができない。ルートブロッキングメカニズムは、カスケードホップに関係なく、ループスイッチＡＳＩＣを通る接続をカバーする。ルータルックアップ状態マシーンがＯＰＮを受け取ると、各ルートブロッキンググループが解析され、接続がブロックされているかどうか判明する。接続がブロックされている場合、ＯＰＮが元のポートに戻され、元のデバイスに宛先ＡＬＰＡはループ上にないことが明らかになる。半二重ＯＰＮは特殊な場合であり、ルートブロッキングはサポートされていない。ソースポートは、ＯＰＮフレームに含まれないため、ロジックはそのポートの存在するすべてのＡＬＰＡを解析しなければならない。
【０１１８】
いくつかのイニシエータは、そのＡＬＰＡがＬＩＬＰフレームにあるが、オープンできないデバイスに連続してアクセスしようと試みる。複数回の試行の後、そのイニシエータはループをＬＩＰする。フィルタリングされたＬＩＲＰ／ＬＩＬＰメカニズムが無効になっていない限り、ＬＩＰはＬＩＰサイクル時に受け取ったイニシエータのＬＩＬＰからブロックされているＡＬＰＡをクリアし、システムオペレーションを継続しなければならない。
【０１１９】
ＡＬＰＡは、複数のルートブロッキンググループに含まれていることがある。ＬＩＰアイソレーショングループのハードウェア作成が有効になっている場合、このルートブロッキンググループは自動的に重複アイソレーショングループを作成する。
【０１２０】
ＳＯＣ４２２ループスイッチでは、３つのルートブロッキンググループがＳＥＰＲＯＭスペースに含まれ、管理していないスイッチでのいずれかのレベルのルートブロッキング／ＬＩＰアイソレーションに対応する。
５．１１．２．２  ＬＩＰアイソレーションゾーングループ
ループスイッチＡＳＩＣは、１６のＬＩＰアイソレーションゾーンをサポートしている。１６という数は実装値であり設計値でないことに注意しなければならない。
【０１２１】
各ポートは、各アイソレーションゾーンに対応する１６ビット集合を含むルータのメモリマップスペースで定義されているコントロールレジスタを持つ。ビットが「１」に設定されている場合、ポートはそのＬＩＰアイソレーショングループに含まれる。「０」に設定されている場合、ポートは含まれない。シングルループスイッチＡＳＩＣに対してグループが定義されており、複数のループスイッチＡＳＩＣがカスケード接続されている場合、あるループスイッチＡＳＩＣのゾーン２から転送されるＬＩＰによって、システムのすべてのループスイッチＡＳＩＣのゾーン２のポートが影響を受けるようになる。
【０１２２】
アイソレーショングループは、ポートで重複することがある。ＬＩＰを転送するように構成されているポートでＬＩＰが検出された場合、有効になっているすべてのポートを含むループ初期化に、元のポートが属しているすべてのゾーンでＬＩＰを受け取らせる。
５．１１．２．３  インタースイッチフレーム
ループスイッチＡＳＩＣは、システムのすべてのスイッチでＬＩＰアイソレーションとルートブロッキングをサポートしている。（ステルスインタースイッチカスケードレジスタの非ゼロ値によって示される）複数のステルスモードスイッチがシステムに存在する場合、複数のスイッチでの同時ＬＩＰイベントの際にループをコントロールするスイッチを決めるためにアービトレーションのメカニズムが必要となる。さらに、コントロールが決められると、どのゾーンがＬＩＰサイクルに関与するかを知らせるメカニズムが必要となる。ブロードキャスト、インタースイッチフレームは、両方のニーズをカバーする。また、ファームウェアがシステムの他のスイッチとインバンド通信するためのメカニズムを提供する汎用インタースイッチフレームがサポートされている。
５．１１．２．３．１  ＬＩＰサイクルインタースイッチフレーム
ＬＩＰサイクルのインタースイッチフレームは、ほぼループ初期化フレームの一般フォーマットを基にしている。７つの３２ビットワードはへッダを構成し、１６バイトへ続くペイロードとＣＲＣを伴う。このフレームは、下の図のフォーマットを有している。
【０１２３】
【表７】
2011139542.tif 000009
ペイロードの１番目のワードは、フレームがＬＩＰインタースイッチフレームであることを示している。ペイロードの２番目のワードは、ＬＩＰサイクルのコントロールを得ようとするスイッチのシリアル番号（ビット３１−０のみ）を含んでいる。３番目のワードは、上半分でＬＩＰサイクルに含まれ、下半分でゼロの２バイトによってパディングされるゾーンを示しているビットマップを含んでいる。
５．１１．２．３．２  汎用インタースイッチフレーム
汎用インタースイッチフレームは、へッダの１番目のワードと３番目のワードのマッチでデータフレームをキャプチャするループスイッチＡＳＩＣでユーザプログラム可能である。フレームは３２バイトペイロードを持つ。ペイロードの先頭４バイトは、ループスイッチＡＳＩＣのシリアル番号でなければならず、それらが伝送インタースイッチフレームレジスタで読み込みアクセス可能であっても、ループスイッチＡＳＩＣによって自動的に挿入される。ペイロードの残りの２８バイトはユーザにより定義される。
【０１２４】
【表８】
2011139542.tif 000010
ループスイッチＡＳＩＣは、ペイロードで受け取ったシリアル番号をローカルシリアル番号と比較し、フレームが他のスイッチから来たもので転送しなければならないかどうか判断する。また、自分のスイッチから来た場合にはブロックする。リモートフレームの検出時またはラップバックされたローカルフレームの受け取り時に割込みを作成することができる。
５．１１．３  ステルスモードアイソレーション、シングルＡＳＩＣ、シングルＬＩＰゾーンのデバイス、ルートブロッキングなし
下の表は、各デバイスのステルスアイソレーションの基本コントロールを示している。
【０１２５】
【表９】
2011139542.tif 000011
この例で（図２０を参照）、ループスイッチＡＳＩＣ  １２００、１２０４、１２０５、１２０９に接続されている４つのすべてのデバイスはルートがブロックされることなく同じＬＩＰゾーンに属している。ルートブロックはそのＡＬＰＡを基にして特定のデバイスが他のデバイスと通信するのを阻止する。シングルゾーンの実装は、ＬＩＰがルータ１２０８に転送されたときはいつでも、ＬＩＰについて通知するように構成されているすべてのデバイスがループ初期化に関与するということである。ＨＢＡポート１２１１、１２１０は、ＬＩＰがルータ１２０８に転送された際、ＨＢＡが通知を受けるように構成されているが、ＨＢＡはＬＩＰを他のデバイスには転送しないように構成されている。ディスクポート１２１２と１２１３はそれぞれ逆に構成されている。ディスクからのＬＩＰはシステムに転送されるが、システムのＬＩＰはディスクポートに渡されない。
【０１２６】
ＬＩＰがディスク＃１  １２０４によって作成される場合、ポートはループスイッチ１２０１、１２０３、１２０６、１２０７に内的なパスによって示されているようにループに接続される。２つのＨＢＡ  １２００、１２０９がディスク＃１  １２０４付きのループに含まれているが、ディスク＃２  １２０５は影響を受けない。ディスク＃１  １２０４はＬＩＰ転送が有効になっているため、ＬＩＰを転送する。ＨＢＡとは異なりＬＩＰを受け取るように構成されていないため、ディスク＃２  １２０５はＬＩＰサイクルから除かれる。３つのデバイス１２００、１２０４、１２０９は、ループ初期化サイクルを実行する。完了時に、３つのすべてのデバイスは、スイッチングモードに入り、ディスク＃２  １２０５と通信できるようになる。
【０１２７】
ループスイッチＡＳＩＣ内で、ディスク＃１  １２１２に接続されているポートがＬＩＰを検出する。ポート１２１２でＬＩＰがブロックされるが、「ＬＩＰ検出」信号がルータ１２０８に転送される。ルータロジック１２０８はすべてのポート１２１１、１２１０、１２１２、１２１３をコントロールし、フィルワードがブロッキングＡＲＢによって置き換えられ、ループスイッチＡＳＩＣ  １２０２内で新しい通信が作成されないようにする。さらに、Ｒ＿ＲＤＹ順序集合は、既存の通信をすばやく完了するためにループスイッチＡＳＩＣ  １２０２を通して渡されない。
【０１２８】
ルータロジック１２０８は、ＬＩＰされたゾーンに存在しないか、ＬＩＰについて通知しないように構成されているポートにある、スイッチのすべてのＡＬＰＡを含んでいるＬＩＦＡフレームによって論理ＯＲしてビットをフォーマットする（この場合、ディスク＃２には１ビットが設定される）。さらに、ＬＩＰされているがＬＩＰついて通知するように構成されていないゾーン内のスイッチ上のすべてのデバイスのＡＬＰＡは、ルータ内のリストにフォーマットされ、ＬＩＲＰフレームに挿入される。この場合、これはディスク＃２  １２０５のＡＬＰＡにすぎない。
【０１２９】
ロジックがすべてのトラフィックが停止されたことを検出すると、直ちにクロスバースイッチがループ初期化サイクルのためポートとルータをループに接続するように構成される。この点で、トラフィックは、ループ初期化に含まれないすべてのポートで再開を許可される。初期化ループに入るデバイス向けのＯＰＮは、ＯＰＮの発呼者に戻されてＣＬＳと共に応答され、要求されたデバイスはビジーであることを知らせる。ポートからのＬＩＰは、隔離されたポートのループを巡回することを許可される。
【０１３０】
ＬＩＦＡフレームがルータを通るとき、ルータにフォーマットされているリストのすべてのＡＬＰＡが論理ＯＲされてルータにより修正される。
【０１３１】
ＬＩＲＰフレームがルータを通るときも修正される。初期化されるが、実際には初期化に関与していないゾーンのデバイスを含むＡＬＰＡリストがＬＩＲＰフレームに挿入される。オフセットフィールドがインクリメントされ、ＣＲＣが計算し直される。
【０１３２】
ループ初期化サイクルは、ループを巡回しているＬＩＬＰフレームとＣＬＳ順序集合でもって終了する。
【０１３３】
ループスイッチＡＳＩＣが初期化が完了したことを検出すると、ルータは隔離されたポートが再度メインシステムに加わることを許可する。
５．１１．４  ステルスモードアイソレーション、シングルＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートはブロックされない
下の表は、各デバイスのステルスアイソレーションの基本コントロールを示している。図２１も参照。
【０１３４】
【表１０】
2011139542.tif 000012
この例では、ループスイッチＡＳＩＣに接続された４つのすべてのデバイスが１組みのＬＩＰゾーンにある。図２１  １２３３、１２３４を参照。ルートはブロックされない。すべてのデバイス１２２０、１２２８、１２３２、１２２９はすべての他のデバイスと通信することができる。別個のゾーンにあるということは、ＬＩＰがルータ１２２６に転送されると、ＬＩＰについて通知するように構成されている同じゾーン内のデバイスのみが、ループ初期化に参加するということである。ＨＢＡポート１２２１、１２３１は、ＬＩＰがいつルータに転送されたか通知を受けるが、ＬＩＰを他のデバイスに転送しないように構成されている。ディスクポート１２２５、１２３０は逆に構成されている。ディスクからのＬＩＰはシステムに転送されるが、システムのＬＩＰはディスクポート１２３０、１２２８に渡されない。
【０１３５】
ＬＩＰがディスク＃１  １２２８によって作成される場合、ループスイッチ１２２２、１２２３、１２３４内のパスによって示されているようにポートはループに接続される。ＨＢＡ  ＃１  １２２０のみがディスク＃１  １２２８と共にループ１２２２、１２２３、１２２４に含められ、ＨＢＡ  ＃２  １２３２とディスク＃２  １２２９は影響を受けず通信を続けることができる。隔離されているときにＨＢＡ  ＃２  １２３２またはディスク  ＃２  １２２９がＨＢＡ  ＃１  １２２０またはディスク＃１  １２２８のいずれかにＯＰＮを送ろうとした場合、ＣＬＳが元のデバイスに返される。ＬＩＰ転送が有効になっているため、ディスク＃１はＬＩＰをルータ１２２６に転送する。２つのデバイスはループ初期化サイクルを実行する。完了すると、両方のデバイスはスイッチングモードに入り、ＨＢＡ  ＃２およびディスク＃２と通信することができる。
【０１３６】
ＨＢＡ  ＃１は、ＬＩＲＰ／ＬＩＬＰフレームにＨＢＡ  ＃２のＡＬＰＡを含んでいないループ初期化サイクルに含まれていた。ＨＢＡ  ＃１はＨＢＡ  ＃２について知らないため、ＨＢＡ  ＃１からＨＢＡ  ＃２への通信は基本的に分割される。ルータコントロールレジスタのオプション設定により、システムのすべてのＡＬＰＡをＬＩＲＰ／ＬＩＬＰフレームに含めることができる。
【０１３７】
ループスイッチＡＳＩＣ  １２２７内で、ディスク＃１  １２２５に接続されるポートはＬＩＰを検出する。ポートでＬＩＰはブロックされるが、「ＬＩＰ検出」の信号がルータに転送される。ルータロジック１２２６は、すべてのポート１２２１、１２３１、１２２５、１２３０をコントロールし、フィルワードをブロッキングＡＲＢによって置き換え、ループスイッチＡＳＩＣ  １２２７内からの新しい接続の作成を阻止する。さらに、Ｒ＿ＲＤＹ順序集合は、既存の接続を速やかに完了させるためにループスイッチＡＳＩＣを通らない。
【０１３８】
ルータロジック１２２６は、ＬＩＦＡフレームと論理ＯＲしてビットをフォーマットする。この例では、ＨＢＡ  ＃２とディスク  ＃２のＡＬＰＡに対応するビットが設定される。シングルゾーンの例とは異なり、ゾーン１のすべてのデバイスは、どのＡＬＰＡもＬＩＲＰフレームに挿入されるリストでフォーマットされないようにループに含まれる。
【０１３９】
ルータロジックがすべてのトラフィックの停止を検出すると、ループ初期化サイクルのためにクロスバースイッチがポートとルータをループに接続するように構成される。この点で、トラフィックはＨＢＡ  ＃２とディスク＃２に接続されているポートでの再開を許可される。ＯＰＮがＨＢＡ  ＃１またはディスク＃１に向けられている場合、ＯＰＮの発信者に戻されるＣＬＳによって応答し、要求されたデバイスはビジーであることを知らせる。ポートからのＬＩＰは、隔離ポートのループを巡回することを許可される。
【０１４０】
ＬＩＦＡフレームはルータを通るとき、ルータにフォーマットされるリストからのすべてのＡＬＰＡを論理ＯＲしてルータにより修正される。
【０１４１】
ＬＩＲＰフレームがルータを通るとき、修正されない。ゾーンのすべてのデバイスがループ初期化に参加する。
【０１４２】
ループ初期化サイクルは、ループを巡回するＬＩＬＰフレームとＣＬＳ順序集合でもって終了する。
【０１４３】
ループスイッチＡＳＩＣが初期化が完了したことを検出すると、ルータは隔離ポートが再度メインシステムに参加することを許可する。
５．１１．５  ステルスモードアイソレーション、シングルＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートブロックあり
下の表は、各デバイスのステルスモードアイソレーションの基本コントロールを示している。図２２も参照。
【０１４４】
【表１１】
2011139542.tif 000013
この例で、ループスイッチＡＳＩＣに接続されている４つのすべてのデバイスは１組みのＬＩＰゾーンにある。図２２  １２５５、１２５４を参照。２つのイニシエータ１２４０、１２４１の間のルートはブロックされる。ＨＢＡ  ＃１  １２４０はいずれかのディスク１２４３、１２４２がＬＩＰする場合ＬＩＰされる。ＨＢＡ  ＃２  １２４１はディスク＃２  １２４２がＬＩＰする場合のみＬＩＰされる。
【０１４５】
ＬＩＰがディスク＃２  １２４２によって作成される場合、ポート１２４７、１２４６、１２４５はパス１２５０、１２５１、１２５２、１２５３によって示されるようにループに接続される。ＨＢＡ  ＃１  １２４０もＨＢＡ  ＃２  １２４１もディスク＃２  １２４２と共にループ１２５５に含められ、ディスク＃１  １２４３は影響を受けず、他のデバイスが利用可能である場合通信を続けることができる。ディスク＃１  １２４３がＯＰＮをいずれかの隔離デバイスに送ろうとする場合、ＣＬＳが元のデバイスに戻される。ＬＩＰ転送が有効になっているため、ディスク＃１はＬＩＰをルータ１２４８に戻し、両方のＨＢＡはオーバラップゾーン１２５５、１２５４のためアイソレーションループにロールインする。３つのデバイスがループ初期化サイクル１２４０、１２４３、１２４２を実行する。完了時に、すべてのデバイスはスイッチングモードに入り通信することを許可される。
【０１４６】
この例では、ＨＢＡ１２４０およびＨＢＡ１２４１も他のＨＢＡのＡＬＰＡを見ているが、あるＨＢＡから他のＨＢＡに送られるＯＰＮはブロックルートとして検出され、ＯＰＮは元のＨＢＡに戻される。いずれかのＨＢＡがループ上にあると考えているデバイスへのＯＰＮの連続した戻りに動転する場合、ＬＩＰすることがある。このＬＩＰは、ＬＩＰしているＨＢＡとルータ１２４８を含んでいるにすぎず、これらがそのＬＩＰゾーンのＡＬＰＡをＬＩＲＰフレームに挿入し、実際にテーブルから他のＨＢＡのＡＬＰＡを取り除く。
【０１４７】
ループスイッチＡＳＩＣ  １２４９内で、ディスク＃２  １２４５に接続されているポートはＬＩＰを検出する。「ＬＩＰ検出」信号はルータロジック１２４８に転送されるため、ＬＩＰはポートでブロックされる。ルータロジック１２４８は、すべてのポート１２４７、１２４６、１２４４、１２４５をコントロールし、ループスイッチＡＳＩＣ  １２４９内で新しい接続が作成されるのを防止するためにフィルワードがブロッキングＡＲＢによって置き換えられるようにする。さらに、Ｒ＿ＲＤＹ順序集合は、既存の接続をすばやく終えさせるためにループスイッチＡＳＩＣ  １２４９を通らない。
【０１４８】
ルータロジックは、ＬＩＦＡフレームと論理ＯＲしてビットをフォーマットする。この例では、ディスク  ＃１のＡＬＰＡに対応したビットが設定される。さらに、ディスク  ＃１のＡＬＰＡは、ＬＩＲＰフレームに挿入されるリストにフォーマットされる。
【０１４９】
ルータロジックがすべてのトラフィックは停止したことを検出すると、クロスバースイッチがループ初期化サイクルのためにポートとルータがループに接続されるように構成される。この点で、トラフィックはディスク＃１に接続されているポートでの再開を許可される。ＯＰＮがＨＢＡまたはディスク  ＃２に向けられている場合、ＯＰＮはディスク  ＃１に戻されるＣＬＳによって応答され、要求されたデバイスはビジーであることを示す。その後、ポートからのＬＩＰは隔離されたポートのループを巡回することを許可される。
【０１５０】
ＬＩＦＡフレームがルータを通るとき、ディスク  ＃１のＡＬＰＡに対応するビットでＯＲし、ルータによって修正される。
【０１５１】
ＬＩＲＰフレームがルータを通るときも、修正される。初期化されるが実際には初期化に関与していないゾーンのデバイスを含むＡＬＰＡリスト（ディスク  ＃１のＡＬＰＡ）がＬＩＲＰフレームに挿入される。オフセットフィールドがインクリメントされ、ＣＲＣが再計算される。
【０１５２】
ループ初期化サイクルは、ループを巡回しているＬＩＬＰフレームとＣＬＳ順序集合でもって終了する。
【０１５３】
初期化が完了したことをループスイッチＡＳＩＣが検出すると、ルータは隔離されたポートが再度メインシステムに加わることを許可する。
【０１５４】
この点で、両方のＨＢＡは各デバイスにＰＬＯＧＩするためにＬＩＬＰフレームで検出された各ＡＬＰＡをＯＰＮしようとする。ＨＢＡ  ＃１とＨＢＡ  ＃２の間のルートはブロックされているため、ルータはいずれかのＨＢＡが他のＨＢＡをオープンしようとするとき発起者にＯＰＮを返す。
５．１１．６  ステルススイッチアイソレーション、マルチＡＳＩＣ、マルチＬＩＰゾーンのデバイス、ルートはブロック
下の表は、各デバイスのステルスアイソレーションの基本コントロールを示している。図２３を参照。
【０１５５】
【表１２】
2011139542.tif 000014
この例で、ループスイッチＡＳＩＣに接続されている５つのすべてのデバイスは１組みのＬＩＰゾーンにある。図２３、１３２８、１３２９を参照。両方のイニシエータＨＢＡの１３００、１３０１の間のルートはブロックされている。ＨＢＡ  ＃１  １３００は、ディスク  ＃１  １３０２または＃２  １３０３がＬＩＰする場合、ＬＩＰされる。ディスク  ＃２  １３０３または＃３  １３０４がＬＩＰする場合、ＨＢＡ  ＃２  １３０１はＬＩＰされる。マルチループスイッチ１３１９、１３２０システムをサポートするために、各ループスイッチＡＳＩＣ  １３１９、１３２０の重複カスケード１３０６はステルスインタースイッチカスケードとして構成される。
【０１５６】
ＬＩＰがディスク  ＃２  １３０３によって作成される場合、ポートはパス１３２１、１３２２、１３２３によってループスイッチに内で接続される。ＨＢＡ  ＃１  １３００とＨＢＡ  ＃２  １３０１の両方がディスク  ＃２  １３０３と共にループ１３２４、１３２５、１３２６、１３２７、１３２２、１３２３、１３２１に含まれ、ディスク＃１  １３０２と＃３  １３０４は影響を受けず、他のデバイスが利用可能である場合通信を続けることができる。ディスク＃１  １３０２または＃３  １３０４がいずれかの隔離デバイスにＯＰＮを送ろうとした場合、ＣＬＳが元のデバイスに戻される。ＬＩＰ転送が有効になっているためディスク  ＃２  １３０３はＬＩＰをルータ１３１７に転送し、オーバラップゾーン１３２９、１３２８により両方のＨＢＡはアイソレーションループにロールインされる。３つのデバイスは、ループ初期化サイクルを実行する。完了時に、すべてのデバイスはスイッチングモードに入り通信することを許可される。
【０１５７】
この例で、両方のＨＢＡは他のＨＢＡのＡＬＰＡを見ているが、一方のＨＢＡから他方のＨＢＡに送られたＯＰＮはブロックルートとして検出され、ＯＰＮは元のＨＢＡに戻される。いずれかのＨＢＡがループに存在していると思っているデバイスにＯＰＮが連続して戻されることに動転した場合、ＬＩＰすることがある。このＬＩＰは、ＬＩＰするＨＢＡとルータのみを含み、これらはそのＬＩＰゾーンのＡＬＰＡのみをＬＩＲＰフレームに挿入し、そのテーブルから他のＨＢＡのＡＬＰＡを実際に取り除く。
【０１５８】
ループスイッチＡＳＩＣ内で、ディスク  ＃２に接続されているポート１３１５がＬＩＰを検出する。ＬＩＰはポートでブロックされているが、「ＬＩＰ検出」信号はルータに転送される。ルータロジックがすべてのポートをコンロトールし、ＡＳＩＣ内で新しい接続が作成されないようにフィルワードをブロッキングＡＲＢによって置き換える。さらに、Ｒ＿ＲＤＹ順序集合は、既存の接続をすばやく終えさせるためにＡＳＩＣを通らない。
【０１５９】
シングルループスイッチＡＳＩＣシステムとは異なり、このシステムは初期化サイクルのマスターをアービトレーションし、ＬＩＰゾーン影響情報を他のループスイッチＡＳＩＣに渡さなければならない。ループスイッチＡＳＩＣ  ＃２  １３２０でトラフィックが停止されると、ルータをステルスインタースイッチカスケードポート、この場合はループスイッチＡＳＩＣ間の重複カスケード１３０６に接続しているループがループスイッチ内で確立される。インタースイッチ／ループが作成されると、１６のＬＩＰのストリームが送出される。ループスイッチＡＳＩＣ  ＃１の１３１９トラフィックはすでに停止されているため、ＬＩＰの受領時にそのルータと重複カスケードをループに接続することができる。ＬＩＰインタースイッチフレームがループスイッチＡＳＩＣ  ＃２によって作成され、ループスイッチＡＳＩＣ  ＃１  １３１９のルータによって受け取られ、保存されてループスイッチＡＳＩＣ  ＃２に戻される。ループスイッチＡＳＩＣ  ＃１は最初のサイクルでＬＩＰフレームを見ているため、再送要求ビットをループスイッチＡＳＩＣ  ＃２に戻されるフレームに設定する。これにより、ループスイッチＡＳＩＣ  ＃２にＬＩＰフレームを再送させる。ループスイッチＡＳＩＣ  ＃１は、すでにＬＩＰフレームを見ているため今回は修正することなくそのままループスイッチＡＳＩＣ  ＃２にフレームを戻す。注：この再送メカニズムにより、スイッチコアでのステルスカスケードとルータの関係にかかわらず、すべてのスイッチがＬＩＰフレームを受け取ることが保証される。
【０１６０】
ＡＲＢ  ＦＦ順序集合がフィルワードとしてループスイッチＡＳＩＣ  ＃２に送出される。
【０１６１】
初期化サイクルのコントロールを得ると、ループスイッチＡＳＩＣ  ＃２  １３２０はループのディスク＃２  １３０３をローカルルータ１３１７と重複カスケードポート１３１３と接続する。このループを作成した後、ＬＩＰはディスク＃２からシステム全体に伝播することが許可される。
【０１６２】
２番目のＬＩＰを受け取ると、ループスイッチＡＳＩＣ  ＃１はインタースイッチフレームを基にして初期化サイクル向けにポートを構成する。この場合、両方のＨＢＡ、重複カスケードポート、ルータがループにロールインする。隔離ループが各ループスイッチで作成されると、各ループスイッチはそのループスイッチで影響を受けないポートが通信を再開するのを許し、プライマリカスケードでループスイッチＡＳＩＣ間のトラフィックが再開される。隔離ループ初期化においてデバイスはＬＩＭを決定するためにアービトレーションを開始する。
【０１６３】
ループスイッチＡＳＩＣ  ＃１  １３１８のルータロジックは、ＬＩＦＡフレームもＬＩＲＰフレームも修正しようとはしない。このループスイッチＡＳＩＣにローカルに接続されている両方のデバイスは、初期化サイクルに関与するが、ループスイッチＡＳＩＣがそのＡＬＰＡを確保することを要求しない。ループスイッチＡＳＩＣ  ＃２のルータロジックは、ＬＩＦＡフレームと論理ＯＲしてビットをフォーマットする。この例では、ディスク＃１と＃３のＡＬＰＡに対応したビットが設定される。さらに、ディスク＃１と＃３のＡＬＰＡは、ＬＩＲＰフレームに挿入されるリストにフォーマットされる。
【０１６４】
ＬＩＦＡフレームはループスイッチＡＳＩＣ  ＃１のルータを通るとき、影響を受けない。ＬＩＦＡフレームがループスイッチＡＳＩＣ  ＃２のルータを通るとき、ルータでフォーマットされたリストのすべてのＡＬＰＡを論理ＯＲし、ルータによって修正される。
【０１６５】
ＬＩＲＰフレームはループスイッチＡＳＩＣ  ＃２のルータを通るとき、やはり影響を受ける。初期化されるが、初期化に実際には関与しないデバイスを含むＡＬＰＡリストがＬＩＲＰフレームに挿入される。オフセットフィールドがインクリメントされ、ＣＲＣが再計算される。
【０１６６】
ループ初期化サイクルは、ループを巡回しているＬＩＬＰフレームとＣＬＳ順序集合でもって終了する。
【０１６７】
ループスイッチＡＳＩＣが初期化が完了したことを検出すると、ルータは隔離ポートが再度メインシステムに加わることを許可する。
【０１６８】
この点で、両方のＨＢＡは各デバイスにＰＬＯＧＩするためにＬＩＬＰフレームで検出された各ＡＬＰＡをＯＰＮしようとする。ＨＢＡ  ＃１とＨＢＡ  ＃２の間のルートはブロックされているため、ルータはいずれかのＨＢＡが他方のＨＢＡをオープンしようとするとき発起者にＯＰＮを返す。さらに、ＨＢＡ  ＃１はディスク  ＃３の存在を発見し、そのディスクをＰＬＯＧＩしようとし得る。このアクセスを望まない場合、ＨＢＡ  ＃１とディスク＃３の間のルートブロッキングを構成するか、ディスク＃３とＨＢＡ  ＃２のみをカバーしている３番目のアイソレーションゾーンを設定することができる。
５．１１．７  ステルスモードアイソレーション、マルチＡＳＩＣ、マルチゾーン、接続でのＨＢＡ  ＃１とＨＢＡ  ＃２
下の表は、各デバイスのステルスアイソレーションの基本コントロールを示している。図２３も参照。
【０１６９】
【表１３】
2011139542.tif 000015
この例では、ループスイッチＡＳＩＣに接続されている５つのすべてのデバイス１３００、１３０１、１３０２、１３０３、１３０４は１組のＬＩＰゾーンにある。図２３  １３２８、１３２９を参照。両方のイニシエータ１３００、１３０１の間のルートはブロックされている。ディスク  ＃１  １３０２または＃２  １３０３がＬＩＰする場合、ＨＢＡ  ＃１  １３００はＬＩＰされる。ディスク＃２  １３０３または＃３  １３０４がＬＩＰする場合、ＨＢＡ  ＃２  １３０１はＬＩＰを得る。複数のスイッチシステム１３１９、１３２０をサポートするために、各ループスイッチＡＳＩＣの重複カスケード１３０６は、ステルスインタースイッチカスケードとして構成される。
【０１７０】
ＬＩＰがディスク＃２  １３０３によって作成されるとき、ＨＢＡ  ＃１  １３００とＨＢＡ  ＃２  １３０１は通信中である。システムのすべてのトラフィックが停止した後、パス１３２１、１３２２、１３２３、１３２５、１３２７、１３２６、１３２４によって示されているようにポートがループに接続される。ＨＢＡ  ＃１  １３００もＨＢＡ  ＃２  １３０１もディスク＃２  １３０３と共にループに含まれる。そしてディスク＃１  １３０２と＃３  １３０４は影響を受けず、他のデバイスが利用可能である場合、通信を続ける。ディスク＃１  １３０２がいずれかの隔離デバイスにＯＰＮを送ろうとしている場合、ＣＬＳが元のデバイスに返される。ＬＩＰ転送が有効になっているためディスク＃２  １３０３はＬＩＰをルータ１３１７に転送し、両方のＨＢＡはオーバラップゾーンにより隔離ループにルールインする。３つのデバイスが初期化サイクルを実行する。完了時に、すべてのデバイスはスイッチングモードに入り通信することを許可される。
【０１７１】
ループスイッチＡＳＩＣ  １３２０内で、ディスク  ＃２  １３１５に接続されているポートがＬＩＰを検出する。ポート１３１５でＬＩＰはブロックされているが、「ＬＩＰ検出」信号がルータ１３１７に転送される。ルータロジック１３１７はすべてのポートをコントロールし、ＡＳＩＣ内で新しい接続が作成されないようにするためにフィルワードをブロッキングＡＲＢで置き換える。さらに、Ｒ＿ＲＤＹ順序集合は、既存の接続をすばやく終えさせるためにＡＳＩＣを通らない。
【０１７２】
シングルループスイッチＡＳＩＣシステムとは異なり、このシステムは初期化サイクルのマスターをアービトレーションし、ＬＩＰゾーン影響情報を他のループスイッチＡＳＩＣに渡さなければならない。ループスイッチＡＳＩＣ  ＃２でトラフィックが停止されると、ルータをステルスインタースイッチカスケードポート、この場合はループスイッチＡＳＩＣ間の重複カスケードに接続しているループがループスイッチ内で確立される。インタースイッチ／ループが作成されると、１６のＬＩＰのストリームが送出される。ＡＳＩＣ  ＃１のトラフィックで実行中のものもあるため、ＨＢＡ  ＃１とＨＢＡ  ＃２の間の接続の終了を控えている。ループスイッチＡＳＩＣ  ＃１とループスイッチＡＳＩＣ＃２の間のカスケードはループスイッチＡＳＩＣ  ＃２サイドから停止されている。ループスイッチＡＳＩＣ  ＃１は複製カスケードでＬＩＰを検出するため、ルータと重複カスケードをＬＩＰ受領時にループに接続する。ＬＩＰインタースイッチフレームがループスイッチＡＳＩＣ  ＃２によって作成され、ループスイッチＡＳＩＣ  ＃１によって受け取られ、ループスイッチＡＳＩＣ  ＃１のルータに保存される。ループスイッチＡＳＩＣ  ＃１のすべてのトラフィックが停止されると、インタースイッチフレークがＡＳＩＣ  ＃２に転送される。ＡＲＢ  ＦＦ順序集合がフィルワードとしてループスイッチＡＳＩＣ  ＃２によって送出される。
【０１７３】
初期化サイクルのコントロールを得ると、ループスイッチＡＳＩＣ  ＃１は、ローカルルータや重複カスケードポート共にループにディスク＃２を接続する。このループを作成した後、ＬＩＰはディスク＃２からシステム全体に伝播することが許可される。
【０１７４】
２番目のＬＩＰを受け取ると、ループスイッチＡＳＩＣ  ＃１はインタースイッチフレームを基にして初期化サイクル向けにポートを構成する。この場合、ＨＢＡ、重複カスケードポート、ルータがループにロールインする。ループが各ループスイッチで作成されると、各ループスイッチはそのループスイッチで影響を受けないポートが通信を再開するのを許し、プライマリカスケードでループスイッチＡＳＩＣ間のトラフィックが再開される。ループ初期化においてデバイスはＬＩＭを決定するためにアービトレーションを開始する。
【０１７５】
ループスイッチＡＳＩＣ  ＃１  ルータロジックはＬＩＦＡフレームもＬＩＲＰフレームも修正しようとはしない。このループスイッチＡＳＩＣにローカルに接続されている両方のデバイスは、初期化サイクルに関与するが、ループスイッチＡＳＩＣがそのＡＬＰＡを確保することを要求しない。ループスイッチＡＳＩＣ  ＃２のルータロジックはＬＩＦＡフレームと論理ＯＲしてビットをフォーマットする。この例では、ディスク＃１と＃３のＡＬＰＡに対応したビットが設定される。さらに、ディスク＃１と＃３のＡＬＰＡは、ＬＩＲＰフレームに挿入されるリストにフォーマットされる。
【０１７６】
ＬＩＦＡフレームはループスイッチＡＳＩＣ  ＃１のルータを通るとき、影響を受けない。ＬＩＦＡフレームがループスイッチＡＳＩＣ＃２のルータを通るとき、ルータでフォーマットされたリストのすべてのＡＬＰＡを論理ＯＲし、ルータによって修正される。
【０１７７】
ＬＩＲＰフレームはループスイッチＡＳＩＣ  ＃２のルータを通るとき、やはり影響を受ける。初期化されるが、初期化に実際には関与しないデバイスを含むＡＬＰＡリストがＬＩＲＰフレームに挿入される。オフセットフィールドがインクリメントされ、ＣＲＣが再計算される。
【０１７８】
ループ初期化サイクルは、ループを巡回しているＬＩＬＰフレームとＣＬＳ順序集合でもって終了する。
【０１７９】
ループスイッチＡＳＩＣが初期化が完了したことを検出すると、ルータは隔離ポートが再度メインシステムに加わることを許可する。
【０１８０】
この点で、両方のＨＢＡは各デバイスにＰＬＯＧＩするためにＬＩＬＰフレームで検出された各ＡＬＰＡをＯＰＮしようとする。ＨＢＡ  ＃１とＨＢＡ  ＃２の間のルートはブロックされているため、ルータはいずれかのＨＢＡが他のＨＢＡをオープンしようとするとき発起者にＯＰＮを返す。さらに、ＨＢＡ  ＃１は、ディスク  ＃３の存在を発見し、そのディスクをＰＬＯＧＩしようとし得る。このアクセスを望まない場合、ＨＢＡ  ＃１とディスク＃３の間のルートブロッキングを構成するか、ディスク＃３とＨＢＡ  ＃２のみをカバーしている３番目のアイソレーションゾーンを設定することができる。
５．１１．８  ステルスモードアイソレーション、マルチＡＳＩＣ、マルチＬＩＰゾーンのデバイス、同時ＬＩＰ
下の表は、各デバイスのステルスモードアイソレーションの基本コントロールを示している。図２４と図２５も参照。
【０１８１】
【表１４】
2011139542.tif 000016
この例では、ループスイッチＡＳＩＣに接続されている５つのすべてのデバイスはＬＩＰゾーン１４２９、１４２８、１５２９、１５２８の組みにある。ディスク＃１  １４０２、１５０２、または＃２  １４０３、１５０３がＬＩＰを作成する場合、ＨＢＡ  ＃１  １４００、１５００はＬＩＰされる。ディスク＃３  １４０１、１５０１がＬＩＰを作成する場合、ＨＢＡ  ＃２  １４０４、１５０４はＬＩＰを取得する。複数のスイッチシステム１４１９、１４２０、１５１９、１５２０をサポートするために、各ループスイッチＡＳＩＣの重複カスケード１４０６、１５０６はステルスインタースイッチカスケードとして構成される。
【０１８２】
ＬＩＰがディスク＃２  １４０３、１５０３とディスク＃３  １４０１、１５０１によってほとんど同時に作成される場合、非オーバラップゾーンを処理するために２つの初期化サイクルが実行されなければならない。ループスイッチＡＳＩＣ＃１  １４１９、１５１９が（シリアル番号が小さいため）最初の初期化サイクルのコントロールを獲得し、図２４、１４２７、１４２６、１４２５のパスによって示されているようにポートはループに接続される。ＨＢＡ  ＃２  １４０４、１５０４はディスク＃３  １４０１、１５０１とのみループに含まれ、ＨＢＡ  ＃１  １４００、１５００とディスク＃１  １４０２、１５０２は影響を受けず、プライマリカスケードで通信を継続する。ＨＢＡ  ＃２  １４０４、１５０４とディスク＃３  １４０１、１５０１はループ初期化サイクルを実行する。完了時に、これらのデバイスはスイッチングモードに入り通信することを許可される。
【０１８３】
完全なループ初期化サイクルの検出時に、ループスイッチＡＳＩＣ  ＃２  １４２０、１５２０はＨＢＡ  ＃１  １４００、１５００とディスク＃２  １４０３、１５０３を含むループ初期化サイクルを開始する。作成されるループを図２５、１５２５、１５２６、１５２７、１５２２、１５２１、１５２３に示した。ＨＢＡ  ＃１  １５００とディスク＃２  １５０３はループ初期化サイクルを実行する。完了時に、両方のデバイスはスイッチングモードに入りシステムの他の部分と通信することを許可される。注：両方のＬＩＰｉｎｇデバイスが同じゾーンにあった場合、ループスイッチＡＳＩＣ  ＃２  １５２０はそのことを検出しており、１つのループ初期化しか必要でなかった。
【０１８４】
ループスイッチＡＳＩＣ内で、ディスク＃２と＃３に接続されているポート１５１４、１５１５はＬＩＰを検出する。各ポートでＬＩＰはブロックされるが、「ＬＩＰ検出」信号が、各ループスイッチＡＳＩＣのルータ１４１７、１４１８、１５１７、１５１８に転送される。ルータロジック１４１７、１４１８、１５１７、１５１８はすべてのポート１４０８、１４０９、１４１０、１４１１、１４１２、１４１３、１４１４、１４１５、１４１６、１５０８、１５０９、１５１０、１５１１、１５１２、１５１３、１５１４、１５１５、１５１６をコントロールし、ループスイッチＡＳＩＣ内に新しい接続が作成されないようにするためにフィルワードをブロッキングＡＲＢで置き換える。さらに、Ｒ＿ＲＤＹ順序集合は、既存の接続をすばやく終えさせるためにＡＳＩＣを通らない。
【０１８５】
シングルループスイッチＡＳＩＣシステムとは異なり、このシステムは初期化サイクルのマスターをアービトレーションし、ＬＩＰゾーン影響情報を他のループスイッチＡＳＩＣに渡さなければならない。ループスイッチＡＳＩＣでトラフィックが停止されると、ルータをステルスインタースイッチカスケードポート、この場合はループスイッチＡＳＩＣ間の重複カスケードに接続しているループがループスイッチ内で確立される。各ループスイッチＡＳＩＣのインタースイッチ／ループが作成されると、１６のＬＩＰのストリームが送出される。ＬＩＰインタースイッチフレームはループスイッチＡＳＩＣ  ＃２によって作成され、ループスイッチＡＳＩＣ  ＃１が受け取るが、ループスイッチＡＳＩＣ  ＃１よりも大きいシリアル番号を有しているため破棄される。ループスイッチＡＳＩＣ  ＃１インタースイッチフレームはループスイッチＡＳＩＣ  ＃２が受け取り、そして保存してループスイッチＡＳＩＣ  ＃１に戻される。ＡＲＢ  ＦＦ順序集合が両方のループスイッチＡＳＩＣによってフィルワードとして送出される。勝ったことが分かると、ループスイッチＡＳＩＣ  ＃１はディスク＃３と重複カスケードポートをループにロールインし、少なくとも１０ミリ秒のＬＩＰを作成する。
【０１８６】
２番目のＬＩＰを受け取ると、ループスイッチＡＳＩＣ  ＃２はループスイッチＡＳＩＣ  ＃１からのインタースイッチフレームを基にして初期化サイクル向けにポートを構成する。この場合、ＨＢＡ  ＃２、重複カスケードポート、ディスク＃３がループにロールインする。このループが各ループスイッチで作成されると、各ループスイッチはそのループスイッチで影響を受けないポートが通信を再開するのを許し、プライマリカスケードでループスイッチＡＳＩＣ間のトラフィックが再開される。ループ初期化においてデバイスはＬＩＭを決定するためにアービトレーションを開始する。
【０１８７】
ループスイッチＡＳＩＣ  ＃１のルータロジックは、ＬＩＦＡフレームにおけるＨＢＡ  ＃１のＡＬＰＡを表しているビットをＯＲするが、ＨＢＡ  ＃１は別のアイソレーションゾーンにいるため、ＡＬＰＡをＬＩＲＰフレームに追加することはしない。ループスイッチＡＳＩＣ＃２のルータロジックはＬＩＦＡフレームと論理ＯＲしてビットをフォーマットする。この例では、ディスク＃１と＃２のＡＬＰＡに対応するビットがこれらのＡＬＰＡを保持するために設定されるが、他のディスクは別のＬＩＰアイソレーションゾーンにあるためＬＩＲＰフレームを修正することはしない。
【０１８８】
ループスイッチは、各ループスイッチＡＳＩＣに対してＬＩＭを含んでいるポートを検出し、初期化ループにおいてＬＩＭポートと他のポートの間で各ループスイッチＡＳＩＣのルータを接続する（この場合、ディスク＃３がＬＩＭになった）。ＬＩＦＡフレームがループスイッチＡＳＩＣ  ＃１を通るとき、ＨＢＡ  ＃１のＡＬＰＡビットはＯＲされ、ＣＲＣが再計算される。ＬＩＦＡフレームはループスイッチＡＳＩＣ  ＃２のルータを通るとき、ディスク＃１とディスク＃２の両方のすべてのＡＬＰＡをＯＲして、ルータにより修正される。
【０１８９】
ＬＩＲＰフレームが各ループスイッチＡＳＩＣのルータを通るとき、修正されない。
【０１９０】
ループ初期化サイクルは、ループを巡回するＬＩＬＰフレームとＣＬＳ順序集合によって終わる。
【０１９１】
ループスイッチＡＳＩＣが初期化の完了を検出すると、ルータは隔離ポートが再度メインシステムに加入できるようにする。
【０１９２】
ループスイッチＡＳＩＣ  ＃２は、ＬＩＰゾーン＃２  １４２８、１５２８サイクルが完了したことを検出し、ＬＩＰゾーン＃１  １４２９、１５２９ループ初期化サイクルを開始する。
５．１２  ＣＰＵポートインタフェース
５．１２．１  ＣＰＵポートの説明と動作
ループスイッチがＳＢＯＤ構成に含まれているときスイッチとＲＡＩＤコントローラのようなリモートファイバチャネルデバイスの間でインバンド通信が必要になることがある。ｃｐｕ＿ｐｏｒｔはファイバチャネルＭＡＣであり、エンコーダ／デコーダまたはリンクサイドはループスイッチクロスバースイッチに接続される。これは、追加ポート経由でアクセスされる。ＣＰＵポートは、ループスイッチポートにある他のデバイスのように見える。そこでは、２３番目または追加のポートは、すべての他のポート機能と共に他のポートと同様にデバイス、ツリー、またはストリングであるように構成できる。
【０１９３】
伝送エンジンはＦＣインタフェースからコマンドにデータを送信するのに使用される。ファームウェアはＲＡＭにフレームまたはパケットを作成する。ＲＡＭからＣＰＵポート伝送バッファにデータを構成し、ロードする。バッファはＦＣフレーム全体（２１１２バイトペイロード）を入れるのに十分な大きさである。割込みがプロセッサに戻されて、伝送がいつ完了したか通知する。ＣＲＣが作成されフレームと共に送出される。ＣＰＵポート伝送バッファは、パラレルインタフェースまたはＩ２Ｃインタフェースを通してアクセスされる。
【０１９４】
受信エンジンは、ＣＰＵポートに送られるフレームやパケットを扱う。バッファは、ＦＣフレーム全体（２１１２バイトペイロード）を入れるのに十分な大きさである。フレームが到着するとＣＲＣがチェックされる。割込みがプロセッサに戻されて、いつフレームを受信し、いつフレームが読まれたかを通知する。ＣＰＵポート受信バッファはパラレルインタフェースまたはＩ２Ｃインタフェースを通してアクセスされる。
【０１９５】
伝送エンジンでは、プロセッサはデータをＣＰＵポートの伝送ＦＩＦＯに移動する。図２６を参照。これは、最初にゼロをＴｘ  ＦＩＦＯポインタレジスタ１６０２に書き込むことによって行われる。これはＦＩＦＯポインタバッファをゼロに設定する。次に、データをデータポートレジスタ１６０３に書き込む。ＦＩＦＯに書き込まれるデータは２ワード幅のＦＩＦＯに書き出される。すなわち、データは２ワードが送信されるまでＦＩＦＯに書き込まれないということである。したがって、たとえ奇数のワードが存在していても、３２’ｈ０のダミー書き込みが最後の２ワード１６１１にロードするために実行される必要がある。送信される最初のワードと最後のワードは、システムＳＯＦおよびＥＯＦ定義である。システムデリミタの定義は以下のとおりである。有効なＳＯＦデリミタは３２’ｈ２ｅ００００００であり、有効なＥＯＦは３２’ｈ４１００００００である。ＤＭＡ転送が完了した後、コントロールレジスタの送信フレームビットを設定してフレームをスイッチコア１６０５に送る。
【０１９６】
受信エンジンでは、プロセッサはデータをＣＰＵからＲＡＭに読み込む。Ｒｘ  ＦＩＦＯでｒｘされるフレームで割込みが発生する。Ｒｘ  ＦＩＦＯポインタレジスタを読んで、Ｒｘフレーム１６１３の長さを判断しなければならない。Ｒｘポインタレジスタは、読み取り１６１２のためのデータをプレロードするために、ゼロの書き込みを登録する。フレームの最初のワードと最後のワードは特に符合化されたシステムＳＯＦとＥＯＦデリミタである。
５．１３  ポート管理機能
５．１３．１  ポートコントロール
ポートコントロール機能は、ビーコニング、ポート挿入またはバイパスの強制、ポリシーの設定、順序集合をポートに伝送またはポートでの順序集合のキャプチャを含む。
５．１３．２  ポートステータス
ポートステータス機能は、ポートベースでの順序集合検出能力ばかりでなく、ポート初期化状態、ＧＢＩＣ／ＳＦＰステータス、トランシーバ動作ステータスを含む。
５．１３．３  順序集合定義
順序集合定義はポートディテクタレジスタで絶えず行われている。このレジスタは読み取り時またはポートコントロールレジスタのクリアステータスレジスタビットに書き込むことによってクリアされる。管理カードが検出サイクルを行うために、ディテクタレジスタをクリアし、一定時間待ってデータストリングをサンプリングし、ディテクタレジスタを読み込む。
５．１３．４  ユーザマッチ機能
ユーザマッチ機能は、ループまたはポートで発生している出来事を検出するための別のメカニズムを提供する。ユーザマッチ機能は、特定の順序集合を検索し、事前定義済みのディテクタビットを持たない順序集合を検索し、検索基準にマッチする順序集合の数をカウントし、検索基準にマッチする順序集合をキャプチャする能力を含んでいる。
【０１９７】
特定の順序集合の検索という最初の機能は、ユーザ順序集合マッチレジスタを順序集合によって設定しポートコントロールレジスタでユーザマッチイネーブルビットを探し設定することによって実行される。マッチすると、ポートディテクタレジスタのユーザマッチビットが設定される。設定可能なオプションビットはＭａｔｃｈ３ｘビットと１つまたは複数のマッチマスクビットである。Ｍａｔｃｈ３ｘビットは、ユーザマッチビットを設定する前にロジックに検索基準にマッチする連続した順序集合を見るようにさせる。これは、ＦＣプリミティブシーケンスの検索を可能にする。マッチマスクビットにより、ユーザは順序集合のどのビットでも問題ない。これにより、たとえばＳＯＦのタイプに関係なくＳＯＦを検索したり、ソースまたは宛先ＡＬＰＡに関係なくＯＰＮを検索することができるようになる。
【０１９８】
２番目の機能は、ディテクタレジスタに事前定義ビットを持たない順序集合の検索である。これは、ｍａｔｃｈ＿ｏｔｈｒビットとユーザマッチイネーブルビットを設定することによって行う。ユーザ順序集合マッチレジスタがこの機能のために使用されることはない。ＬＩＰ、ＯＰＮ、ＣＬＳ、ＲＲＤＹ、ＡＲＢ、ＩＤＬＥ、ＳＯＦ、またはＥＯＦでない順序集合を受け取ったとき、ユーザマッチビットが設定される。受け取った順序集合がポイントツーポイントＯＳ（すなわち、ＯＬＳ．  ＮＯＳ、ＬＲ、またはＬＲＲ）である場合、Ｍａｔｃｈ、Ｕｎｋｎｏｗｎ  ＯＳ、Ｐｔ−Ｐｔプリミティブビットがポートディテクタレジスタで設定される。受け取ったＯＳが他のものである場合、Ｍａｔｃｈ（ｕｓｒ＿ｍａｔｃｈ＿ｄｅｔｅｃｔ）とＵｎｋｎｏｗｎ  ＯＳ  Ｄｅｔｅｃｔ（ｕｎｋ＿ｏｓ＿ｄｅｔｅｃｔ）ビットが設定される。Ｍａｔｃｈ  Ｏｔｈｅｒビットが設定されているときｍａｔｃｈ３ｘフラグは無視されることに注意しなければならない。
【０１９９】
次の２つの機能は、最初の２つの機能が有効なときに実行される。ポートマッチカウンタレジスタは、マッチの回数をカウントする。たとえＭａｔｃｈ  ３ｘビットが設定されていても、カウンタは各順序集合をカウントすることに注意しなければならない。ユーザ順序集合マッチレジスタにマッチする連続した２つの順序集合のみを受け取った場合、カウントは２だけインクリメントされるが、ディテクタビットは３番目のＯＳを受け取らない場合見られない。マッチカウンタは、マッチイネーブルビットがポートコントロールレジスタに書き込まれるとクリアされ、ビットがクリアされるまでカウントし続ける。
【０２００】
ポートキャプチャ順序集合レジスタを使用して、検索基準にマッチする最初の順序集合を記録する。やはり、この機能はＭａｔｃｈ３ｘビットを使わない。この機能を使用して、どの順序集合がユーザマッチ（ｕｓｒｍ＿ｅｎ）ビットを設定させたか知ることができる。この機能は、マッチマスクビットを使用するとき、またはＭａｔｃｈ  Ｏｔｈｅｒビットを使用するときに非常に興味深い。
【０２０１】
ユーザマッチレジスタの別の機能は、ユーザマッチ検出時の内部パリティの注入である。この機能により、ソフトウェアエラーハンドリングルーチンが実行されるようになる。
５．１３．５  順序集合伝送
順序集合伝送は、順序集合を送る際に使用する方法を設定する、レジスタのコントロールビットと共に希望する順序集合をポートユーザ順序集合伝送レジスタに書き込むことによって行う。「Ｓ」ビットは所与の順序集合を連続して送るか、それとも１〜１５回送るかを制御する（送信する順序集合の数のコントロールは、ポートコントロールレジスタ＃２ビットを使用して行う）。「Ｉ」ビットは、順序集合を即座に送るか、それとも待ってフィルワードのみを置き換えるかを制御する。「Ｍ」ビットにより、ユーザはユーザ順序集合セットマッチレジスタを使用して受信データストリームで探す特定の順序集合を定義し、この順序集合をユーザ順序集合セット伝送レジスタで定義されている新しいもので置き換えることができる。「Ｆ」は、ユーザ順序集合セット伝送レジスタのデータフィールドを使わないがユーザ順序集合マッチレジスタにマッチする順序集合を探し、それを最新のフィルワードで置き換えるという点で、少し異なる動作をする。
【０２０２】
順序集合を送るには、上位ワードではＴＸ  Ｅｎａｂｌｅ（ｘｍｉｔ＿ｏｓ＿ｒｅｇ）ビットを設定して、最初に下位ワードを書き込まなければならない。他の伝送ワードに変更するには、新しい下位ワードを書き込み、その後やはりＴＸ  Ｅｎａｂｌｅビットを設定して新しい上位ワードを書き込む。上位ワードの書き込みが完了すると、ループスイッチは同期的に新しいワードに変わる。ユーザワードの伝送を止めるには、ＴＸ  Ｅｎａｂｌｅビットをクリアして上位ワードを書き込む。ループスイッチはレジスタ書き込みが完了すると同期的に伝送を終了する。
【０２０３】
ポートがループに挿入された場合、順序集合の伝送は通常送られる順序集合に取って代わることに注意しなければならない。ポートが挿入されない場合、伝送された通常のＩＤＬＥまたはＡＲＢ文字が所与の順序集合に取って代わる。要求された伝送が完了すると、通常のデータストリームが再開される。
【０２０４】
動作ループでの伝送能力の使用例は、ループでＭａｒｋ文字を送りどのループスイッチが相互に接続されているかを検出するというものである。ユーザ順序集合マッチとユーザ順序集合セット伝送レジスタはＭａｒｋ文字によってロードされる。ユーザ順序集合伝送レジスタでは「Ｅ」、「Ｓ」、「Ｆ」ビットが設定される。これは、（カウントが１に設定されている場合）フィル文字を置換することによって１回のみＭａｒｋ文字を送り、Ｍａｒｋが戻ってきてマッチ機能によって検出されると取り除かれる。
５．１３．６  ＧＢＩＣ／ＳＦＰステータスおよびコントロール
ポートステータスとコントロールレジスタは、管理カードがコントロールピンばかりでなくＧＢＩＣ／ＳＦＰのステータスピンにアクセスできるようにする。ステータスは、レシーバ信号損失（ＲＸ＿ＬＯＳ）、トランスミッタ障害（ＴＸ＿ＦＡＵＬＴ）、設置されているＧＢＩＣまたはＳＦＰのタイプを示すＭｏｄ＿Ｄｅｆピンを含む。ＧＢＩＣ／ＳＦＰのコントロール信号のみが伝送ディスエーブルピンである。
５．１３．７  ＧＢＩＣ／ＳＦＰシリアルＩＤ 
ループスイッチは、Ｉ２Ｃインタフェースをサポートしている接続のＧＢＩＣ／ＳＦＰからシリアルＩＤを読むメカニズムを提供する。２つのマイクロプロセッサアクセス可能レジスタは、ＥＥＰＲＯＭを読み込むことにおいて、ループスイッチをアシストするように定義される。１番目のレジスタは、ＥＥＰＲＯＭへの次のアクセスがどこで発生するかを示すアドレスレジスタである。２番目のレジスタは、シリアルＩＤが読み込まれる１６ビットデータレジスタである。リセット後、またはＧＢＩＣあるいはＳＦＰがループスイッチに挿入された後、ループスイッチは２秒間休んで、ＧＢＩＣ／ＳＦＰ内部ロジックが既知の状態に落ち着き、自動的にＧＢＩＣから先頭２バイトを読み出し、それをデータレジスタに入れさせる。その後、ループスイッチはポートステータスレジスタ＃２のシリアルＩＤレディービットを設定する。そして、マイクロプロセッサは、ＧＢＩＣ／ＳＦＰシリアルＩＤデータレジスタを読んでデータを取得することができる。このデータがループスイッチに次の２ワードを読ませる。また、マイクロプロセッサは、別のアドレスをＧＢＩＣ／ＳＦＰリードアドレスレジスタに書き、ループスイッチに新しい位置からデータを読ませるデータレジスタの読み取りを実行することができる。マイクロプロセッサは最初にアドレスを設定してから、データレジスタ読み取りを実施し、ループスイッチに適切な位置から読み込ませる。リードプロセス時にアドレスが壊れることを防止するためにシリアルＩＤレディービットがポートステータスレジスタ＃２で設定されていない場合、ＧＢＩＣリードアドレスレジスタを修正してはならないことに注意すること。
【０２０５】
また、データはＧＢＩＣ／ＳＦＰから一度に１バイト読み出されることに注意しなければならない。Ｆｉｎｉｓａｒ  ＧＢＩＣの読み取りの際の問題を防止するために完全準拠Ｉ２Ｃプロトコルを使用して読み取りを実施する。
５．１３．８  エラーカウンタ
各ポートは、フレームＣＲＣエラーとバッド伝送ワードカウンタを保持する。バッド伝送文字は、１０ｂ／１８ｂデコードロジック内で検出される。バッド文字が４０ビットワード内で検出される場合、カウンタは１だけインクリメントされる。ポートのレシーバで検出された各フレームのＣＲＣが計算される。ＣＲＣは、それぞれのポートのレシーバにおいて、１６ビットにて計算され、確証される。両方のカウンタはその最大値を継続して保持し、マイクロプロセッサからの読み取りによってクリアされる。ＣＲＣエラーの検出と共に、ループスイッチはＣＲＣエラーＡＬＰＡレジスタにエラーを有していた最後のフレームのＳ＿ＩＤの下位バイトを保存する。これを使用して、フレームのソースノードのＡＬＰＡを決めることができる。この情報を使用して、障害のあるリンクが存在している場所を知ることができる。
【０２０６】
各ポートは、ポート挿入とループアップステート変化のための８ビットカウンタを保守する。ループアップカウンタは、各ポートで保守され、ポートのハードゾーン化を可能にし、しかも各ゾーンのためのループアップカウンタを保守する。
【０２０７】
その他のエラー検出機能としては、ＬＩＰを作成する最初のポートの番号を取得する能力がある。これを使用して、頻繁なループ初期化の実行を要求している問題に遭遇しているポートを特定することができる。
５．１３．９  ポートモニタリングモード
ルータロジックは、スイッチマトリクスコントロールレジスタというレジスタを有している。このレジスタにより、管理エンティティはポートをモニタリングポートして構成することができる。このモニタリングポートは、拡張ポートやモニタリングポート自身のレシーバを含め、どのポートのレシーバにでも接続することができる。このケーパビリティにより、特定のポートを、ＦＣプロトコルアナライザを差し込めるアナライザポートとして取っておくことができる。管理カードは、アナライザをポートからポートへと「移動」して、何が起こっているのかを見つける。スイッチマトリクスコントロールレジスタがポートのコントロールを得ると、そのポートのバイパスＬＥＤが点滅を始め手動コントロールを実行中であることを示すことに注意しなければならない。
５．１３．１０  ポート外部ループバック
ポートは、先に説明したように、ポートが自分をモニタしているモニタリングモードにすることもできる。この場合、ポートはポートで受け取ったものがトランスミッタに戻されるループバックモードで動作している。管理者は、このモードを使用してループに挿入する前にループスイッチへのリンクを検査することができる。ループバックモードのポートでは、ポートに接続されるループセグメントは、リンクが良好な場合ループ初期化を完了する。ループスイッチの診断では、管理者はループが動いていることを確認してからポートをループにつなぐことができる。
５．１３．１１  周波数チェック回路
周波数チェック回路は、伸縮性バッファ内に実装される。この回路は伸縮性バッファ内の挿入／削除の間の時間を知るのに使用されるワードカウンタである。カウンタは、上流ノードの周波数が高いか低いかを指定する上位ビット付きの１６ビットである。１６番目のビットの１は、上流ノード周波数が高いことを示し、ゼロは、上流ノード周波数が低いことを示す。他の１５ビットは、挿入または削除間の周波数デルタをカウントする。およそ１０，０００十進数（十六進数では２７１０）より小さいカウント値は、指定の範囲（プラスまたはマイナス１００ＰＰＭ＝２００ＰＰＭ）外の周波数デルタを示している。カウンタ値は、７５２．９４マイクロ秒毎にプロセッサアクセスレジスタにロードさえ、再初期化されて新しいサンプリングを開始する。サンプリング期間は読み取り後の最初の挿入／削除で有効になり、２番目の挿入／で無効になる。
【０２０８】
ファイバチャネルトランスミッタのクロック公差は、＋／−１００  ｐｐｍである。いずれかのトランスミッタが公差範囲の低速端で伝送しており、他方のトランスミッタが公差範囲の高速端で伝送している場合、２つのクロックの間の最大許容差は、２００  ｐｐｍである。ファイバチャネルトランスミッタの理想的内周波数は１０６２５００  Ｋｂｐｓであり、２００  ｐｐｍは２００  ＫＢＰＳの差である。これは、５，０００伝送毎の１伝送ワードに、あるいは１０，０００ハーフワード毎に１ワードに相当する（設計の伸縮保存部分は１６ビットの内部データパスを使用しており、ＡＳＩＣのリセットは３２ビットパスを使用している）。カウンタはハーフワード毎にインクリメントされるため、許容リミットは１０，０００である。このレジスタでの値０ｘ８０００または０ｘ００００は、挿入または削除がレジスタの読み取り以後発生せず、２つのクロックは仕様内に収まっていることを示している。
【０２０９】
同じ周波数に非常に近いクロックの場合、プレスカラー回路により、カウンタは周波数カウンタのｌｓｂ解像度を変更することによって挿入または削除の間のより長い時間を追跡できるようになる。カウンタは、周波数カウンタで報告された値がプレスカラー設定を説明するために処理されなければならないということを除けば、先に説明したとおりに動作する。
５．１３．１２  ポートオペレーションポリシー
ループスイッチＡＳＩＣは、特定の設置先で望ましい／望ましくない多数の自動機能を有している。このポリシーは、ＥＥＰＲＯＭポリシービットを通してロードされる。このため、ループスイッチのいくつかの機能は、管理オーバライドがビルトインされている。このオーバライドは、ポート構成レジスタに含まれている。管理ステーションは、このポリシーフラグの１つまたは複数を設定し、希望しない機能をポート毎に無効にすることができる。ＴＩＮＭＡＮは例外であるが、すべてのポリシーは独立である。
【０２１０】
ワードシンクでのポート挿入（ＴＩＮＭＡＮ）：チップが同期できる受信入力に信号が存在している場合、このモードによりポートの挿入が可能になる。コンマ文字を含んでいるかどうかチェックを除き、受け取ったデータが良いかどうかのチェックは行われない。有効な場合ｂｙｐ＿ｎｏ＿ｃｏｍｍａを除きすべての他のポリシーを無効にする。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［０］によって設定する。
【０２１１】
接続デバイスディスカバリを無効に（ＳＥＯＣ）：ポート挿入時に、ポートは様々な信号をデバイスに送ることによってどのようなデバイスが接続されているか決定しようとする。この信号送出により相互互換性問題が発生する場合、このポリシーを設定してこの信号送出を無効にする。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［１］によって設定する。
【０２１２】
ＬＩＰｆ８存在でのポートバイパス（ｂｙｐ  ｏｎ  ｌｉｐｆ８）：ポートがＬＩＰｆ８順序集合を検出すると、その順序集合をＬＩＰｆ７に変更し、ループを通させる。ＬＩＰｆ７がポートに戻ると、ポートはバイパスされ、ループは通常の挿入プロセスを通ることが許可される。このポリシーフラグを設定すると、ＬＩＰｆ８置換と以後のバイパスが無効になる。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［２］によって設定する。
【０２１３】
データなしでのポートバイパス（ｂｙｐ  ｎｏ  ｃｏｍｍａ）：１００μｓ以上コンマ文字を含んでいる順序集合が通らないことをポートが検出すると、ポートはバイパスされ、ポートが挿入基準に合格するまでその状態になっている。このポリシーフラグを設定すると、チェックと以後のバイパスを無効にできる。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［３］によって設定される。
【０２１４】
ポートバイパスでのＬＩＰ（ｌｉｐ  ｏｎ  ｂｙｐ）：ポートがバイパスされると、ループスイッチはＬＩＰｆ７をループに入れ、ループのすべてのデバイスがループ構成の変更を必ず認識するようにする。このポリシーを設定すると、ＬＩＰ作成が無効になり、ポートはループから取り除かれる。注：ＴＩＮＭＡＮポリシーがアクティブでもＬＩＰｆ７は作成されない。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［４］によって設定される。
【０２１５】
ポート挿入時のＬＩＰ（ｌｉｐ  ｏｎ  ｉｎｓ）：ポートがループに挿入されると、ループスイッチはＬＩＰｆ７をループに入れ、ループのすべてのデバイスがループ構成の変更を必ず認識するようにする。このポリシーを設定すると、ＬＩＰ作成が無効になり、ポートをループに挿入する。これにより、ＦＣ−ＡＬ１初期化プロトコルに従っている現在のデバイスと、古いプロトコルに従い得ない将来のデバイスとのミックスが可能になる。注：ＴＩＮＭＡＮポリシーがアクティブでもＬＩＰｆ７は作成されない。初期状態は、ＥＥＰＲＯＭのポリシーｂｉｔ［５］によって設定される。
【０２１６】
カスケードロードバランシングを無効に（ｄｉｓ＿ｂａｌａｎｃｅ）：ループスイッチ間で複数のトランクが接続されているとき、このビットを設定するとトランクのロードバランシングのためのイニシエータのハードウェア検出が無効になる。接続のソフトウェア指定ロードバランシングは、有効なままである。
５．１３．１３  ＡＬＰＡからポートへのマップ
ループスイッチは、すべての既存のＡＬＰＡをループスイッチのポートにマッピングするデバイスディスカバリプロセスを実行する。このマッピングは、管理エンティティがトポロジマップを作成するために使用するルータのポートＡＬＰＡレジスタで利用可能である。
５．１３．１４  トラフィックパターン
トラフィックパターンは、各ポートにＯＰＮポートビットマップレジスタを保持することによって決められる。２つのポートの間の接続が確立されると、ＯＰＮをソーシングするポートのレジスタは、宛先ポートに対応するビットを設定することによって更新される。さらに、各ポートは接続が確立されると宛先ＡＬＰＡを保存する。ポートビットマップレジスタは、マイクロプロセッサからの読み込みによってクリアされる。
５．１３．１５  ポート／ループセグメント利用率測定
各ループスイッチのポートは、ポート利用の指標を提供するレジスタセットを有している。この測定は２つの方法のいずれかで行われる。ループスイッチモードでは、ポートを通るフレームデータの量が測定される。スイッチングモードでは、送信されるデータの数量には関係なくポートが接続に関与していた時間の割合が測定される。
【０２１７】
ループモードでは、いずれかのレジスタが連続して伝送ワードをカウントし、他方のレジスタはＳＯＦとＥＯＦの間の伝送ワードをカウントする。最初のカウンタが最終カウントに達すると、２番目のレジスタの最上位ビットが実際のデータペイロードを運んだトラフィックの割合を表すものとして保存される。このストアオフ値は、〜２４０ｍｓ毎にＣＰＵによってサンプリングされる。
【０２１８】
スイッチングモードでは、代わりにＳＯＦとＥＯＦの間の伝送ワードをカウントするという点を除けば同じように動作する。ポートで接続が立ち上がっている間に２番目のカウンタが伝送ワードをカウントする。
【０２１９】
２つのカウンタは最初のカウンタが０ｘＣ８００００までカウントできる２４ビットのカウンタであり、２番目のカウンタのトップ８ビットが利用率である。この８ビット値はＣＰＵ読み取り可能レジスタに保存され、０．５％のインクリメントで利用率を表す。
５．１３．１６  ポートオーバラップハードゾーニング（セグメント化モードのみ）
ポート間の接続は、宛先ディスエーブルレジスタを使用して無効にできる。各ポート用にレジスタが存在し、ルックアップ時にＡＬＰＡ−ｔｏ−ｐｏｒｔレジスタの有効ビットをマスクする。マイクロプロセッサは、スイッチングモードが有効なときに接続が確立されないようにするために、ポートディスカバリの完了前にこれらのレジスタに書き込まなければならない。デバイスがポートへの接続を要求し、ポートへのアクセスが無効になった場合、ＯＰＮを送ったノードはＯＰＮを戻される。ＡＬＰＡが存在しない場合も、同じアクションが発生することに注意しなければならない。
５．１３．１７  ローデータスヌープポート
ポートロジックの二次的機能は、ループスイッチチップの受信ポートに接続できるスヌープポートとして構成できることである。このモードでは、ポートからのデコード化伝送ワードは、スイッチマトリクスを通り、データストリームはスヌープポートのトランスミッタに現れる。このモードのポートは、ポートをロジックアナライザに接続し、ポートのローデータ出力を見ることによってデバッギングツールとして使用することができる。スイッチコントロールレジスタを使用して、どのポートをスヌープするか選択する。注：スヌープポートの制限は、ＯＰＮの後であるが接続が確立される前に受け取ったＲ＿ＲＤＹ順序集合はスヌープポートに反映されないことである。
５．１４  ループスイッチ管理機能
５．１４．１  入力データ信号
フレーム抽出ロジックは、ＥＯＦｘをＥＯＦａに置き換えたり、ＣＲＣを壊したり、フレーム全体を最後のフィルワードで置き換えたりすることによって、データフレームをフィルタリングする機能を有している。外部ロジックは「フィルタフレーム」コマンドとフィルタリングされるフレームのレシーバポート番号を提供する。ＡＳＩＣ内のロジックは、フィルタコマンドを当該トランスミッタにルーティングする。トランスミッタはフィルタコマンドの後に見る現在のあるいは次のフレームをフィルタリングするため、このフィルタコマンドはタイムクリティカルであることに注意しなければならない。
５．１５  ループスイッチ管理機能
５．１５．１  環境モニタリング
ループスイッチは、２つの環境モニタリング機能を有している。最初の機能は、過熱センサの入力である。これは、エンクロージャ温度が外的に構成された閾値を有していることを示す１つの信号入力である。２番目の機能は、エンクロージャにファン障害が発生したかどうかを示す４つの入力である。ループスイッチは、これらの機能のいずれかに障害がある場合、環境アラートＬＥＤを点灯し、管理エンティティにレポートするためにルータステータスレジスタ＃３で障害条件をレポートする。これにより、存在している場合管理カードへの割込みが発生する。
５．１５．２  ループステート検出とＬＥＤ
ループスイッチは、ループの状態を追跡する２つの異なる方法を有している。最初の方法では、各ポートはループ初期化を通じて進捗を追跡する状態マシーンを有している。この状態は、ポートのステータスレジスタ＃１でレポートされる。この情報は、ポートがゾーンに分けられていて、ゾーンの各ループステートに関するレポートが必要とされる場合に提供される。
【０２２０】
２番目の方法では、ルータがループ初期化の進捗を追跡する状態マシーンを有している。この状態マシーンはポートディスカバリプロセスを実施するロジックに存在する。ルータの状態マシーンのループステートを使用して、ループスイッチのループアップＬＥＤを駆動する。ハードゾーン化モードでは、ループアップＬＥＤは、ゾーン０の状態を反映している。
５．１５．３  ループ初期化
ループスイッチは、ルータ構成レジスタに書き込むことによってループをリセットすることができる。これは、変更を見たことを保証するためにループスイッチ再構成が必要な場合に使用することができる。この機能は非オーバラップハードゾーンがハブエミュレーションモードで使われないとき、またＬＩＰアイソレーションがスイッチング（セグメント化）モードで選択されていないときにのみ適用される。
５．１６  ＦＣポートインタフェース
５．１６．１  ＧＢＩＣ／ＳＦＰピン
ループスイッチは、標準ＧＢＩＣとＳＦＰのすべてのステータスピンとコントロールピンをサポートしている。これは、伝送ディエーブル、伝送障害、レシーバ信号喪失、ｍｏｄ＿ｄｅｆピンを含む。ループスイッチは、この機能をサポートしているＧＢＩＣまたはＳＦＰのシリアルＩＤ  ＥＥＰＲＯＭにアクセスする能力も提供する。
５．１６．２  Ｌｏｃｋ−ｔｏ−Ｒｅｆｅｒｅｎｃｅ
ループスイッチは、各内蔵トランシーバのＬｏｃｋ−ｔｏ−Ｒｅｆｅｒｅｎｃｅ信号を駆動する内部ロジックを有している。ｌｏｃｋ＿ｔｏ＿ｒｅｆを要求する部分を使わなければならない場合、この信号を送り出すことができる。
５．１７  システムインタフェース
システムインタフェースは、論理的に作成されたクロックとリセット信号を含む。ループスイッチは、１つの１０６．２５  ＭＨｚシステムクロックを要求する。
５．１８  マイクロプロセッサインタフェース
ループスイッチは、Ｉ２Ｃインタフェースまたは１６に非多重化アドレスとデータライン、ＲＤ、ＷＲ、ＣＳを持つパラレルインタフェースを通して直接アクセス可能である。
５．１８．１  割込み信号
ループスイッチが管理エンティティを含む構成で動作している場合、ループスイッチは管理エンティティにとって関心がある様々な構成変更に割込みを発生する。この変更には、次のものが含まれる。
【０２２１】
ループのダウンとアップ。
【０２２２】
ＧＢＩＣ／ＳＦＰの挿入または取外し。
【０２２３】
ポートの挿入またはバイパス。
【０２２４】
他のＶｉｘｅｌループスイッチへのカスケードの挿入。ポートはすべての挿入基準を満たし、マイクロプロセッサはシリアル番号レジスタを審査して、他のスイッチング（セグメント化）モードのループスイッチへの複数のカスケードが確立されたかどうか知ることができる。複数のカスケードは管理下にあるスイッチング（セグメント化）モードのループスイッチの間でのみサポートされていることに注意しなければならない。すべてに問題がなければ、ポートは挿入を完了することができる。
【０２２５】
環境障害：ファンに障害がある、または温度が設定点を越えた。
【０２２６】
無効なＯＰＮ順序集合を受け取った。
【０２２７】
ＬＩＰ順序集合を受け取り、隔離した。
【０２２８】
エラーカウント閾値を越えた。
【０２２９】
割込みピンは、複数のループスイッチが駆動できるオープンドレインピンである。マイクロプロセッサは、ループスイッチ「００」のルータステータスレジスタ＃２を読み、割込み信号が表明されているかどうか調べなければならない。表明されていない場合、マイクロプロセッサは他のループスイッチのステータスレジスタを読む。適切なループスイッチが見つかったら、ステータスレジスタはポートが割込み条件を引き起こしているかどうかを示している。引き起こしている場合、マイクロプロセッサはポートエラー／変更ステータスレジスタを読んで、どのような割込み条件であるか調べなければならない。ルータが割込みを引き起こしている場合、ステータスレジスタは他の割込み条件の１つを示す。
【０２３０】
各割込みステータスレジスタには割込みマスクレジスタが提供されている。このマスクレジスタはデフォルトですべての割込みを有効にする。
５．１８．２  Ｉ２Ｃシリアルインタフェース
Ｉ２Ｃインタフェースを使用して、ＳＯＣ４２２で展開されている回路を管理する。
５．１８．３  パラレルプロセッサインタフェース
Ｉ２Ｃインタフェースの他に、ループスイッチは、１６ビット非同期パラレルインタフェースを提供している。
５．１９  シリアルＥＥＰＲＯＭインタフェース
シリアルＥＥＰＲＯＭを使用して、ループスイッチのリセット構成情報にパワーを保存する。内部状態マシーンは各リセット後に構成を読み、情報をループスイッチの様々なレジスタに保存する。外部ＥＥＰＲＯＭ＿ｐｒｅｓピンがロジックハイにプルされている場合、ＡＳＩＣは、いかなるＥＥＰＲＯＭも存在しておらず、ＥＥＰＲＯＭローディングプロセスをスキップする。
６．  Ｖｉｘｅｌ  ＳＯＣ４２２ループスイッチのレジスタ定義
６．１  ルータレジスタ定義
【０２３１】
【表１５−１】
2011139542.tif 000017
【０２３２】
【表１５−２】
2011139542.tif 000018
【０２３３】
【表１５−３】
2011139542.tif 000019
【０２３４】
【表１５−４】
2011139542.tif 000020
【０２３５】
【表１５−５】
2011139542.tif 000021
【０２３６】
【表１５−６】
2011139542.tif 000022
６．１．１  ルータ構成レジスタ
構成レジスタのビットは、一度設定されたら、まれにしか変更されないモードで動作する。
【０２３７】
【表１６−１】
2011139542.tif 000023
【０２３８】
【表１６−２】
2011139542.tif 000024
６．１．２  ルータコントロールレジスタ＃１
コントローレジスタは、通常動作時に変更されるビットを含んでいる。このビットはループスイッチ／ルータ全体の動作に影響する。個別ポートはポートコントロールレジスタを通してコントロールされる。
【０２３９】
【表１７−１】
2011139542.tif 000025
【０２４０】
【表１７−２】
2011139542.tif 000026
ルータコントロールレジスタ＃１の定義
６．１．３  ルータコントロールレジスタ＃２
コントロールレジスタは、通常動作時に変更されるビットを含んでいる。このビットは、ループスイッチまたはルータ全体の動作に影響する。個別ポートはポートコントロールレジスタを通してコントロールされる。
【０２４１】
【表１８−１】
2011139542.tif 000027
【０２４２】
【表１８−２】
2011139542.tif 000028
ルータコントロールレジスタ＃１の定義
６．１．４  リムーブコネクション／ペンディングＯＰＮレジスタ
リムーブコネクションモードでは：
いずれかのビットが設定されると、その設定ビットに対応するポートの既存のスイッチング接続が取り除かれる。これは、２つの通信デバイスの間の通信を閉じるＣＬＳが作成されない場合にデッドロック接続を切るのに便利である。このビットはセルフクリアである。ポート１５〜０はリムーブ接続レジスタ＃１のビット１５〜０によってそれぞれコントロールされ、ポート２１〜１６はリムーブ接続レジスタ＃２によってコントロールされる。注：レジスタ＃１が最初に書き込まれ、次にレジスタ＃２に書き込まなければならない。リムーブ接続レジスタ＃２への書き込みが両方のレジスタでラッチされ、リムーブ接続がすべてのポートに同時に動作するようにする。
【０２４３】
リムーブペンディングＯＰＮモードでは（アドレス０ｘ０８のビット１４は「１」である）：
複数のポートが相互にペンディングＯＰＮであるときロックアップ条件の原因となったペンディングＯＰＮのみが取り除かれる。
【０２４４】
プロセッサがすべての接続を迅速にキルすることができるように、リムーブ接続レジスタ＃２のビット１５はグローバルリムーブ接続ビットである。このビットを設定すると、すべての接続（またはすべてのペンディングＯＰＮ）が切られる。
【０２４５】
【表１９】
2011139542.tif 000029
６．１．５  ストール閾値レジスタ
このレジスタは、スイッチングモードのポート接続に対するストール閾値を含んでいる。このレジスタの値は、ｓｔａｌｌ＿ｄｅｔｅｃｔ割込みがポート割込みステータスレジスタでトリガーされる前にポートストールカウンタでカウントされなければならないタイマーチックの数の閾値として使用される。ストールカウンタの解像度は１０ミリ秒である。
６．１．６  ルータローカルＳＥＯＣ  ＵＳＥＲレジスタ
このレジスタは、ＳＥＯＣ交換シーケンス順序集合ＵＳＥＲ１とＵＳＥＲ２でペイロードとして伝送される情報を含んでいる。リモートループスイッチデバイスから受け取った情報は、個別ポートレベルで保存される。ＥＥＰＲＯＭが存在している場合、このデータはリセット時にＥＥＰＲＯＭからロードされる。注：このレジスタにロードされるデータはニュートラルディスパリティでなければならない。そうでない場合、リンクは適切に動作しない。
６．１．７  ＲＴＲ  ＳＷマトリクス構成レジスタ
このレジスタは、ルータスヌープポートの動作を構成し、データ速度を設定して離散入力データ速度選択を無効にする。
【０２４６】
【表２０】
2011139542.tif 000030
ルータデータ速度／ＳＷマトリクス構成レジスタの定義
６．１．８  ポートアクティブステータスレジスタ
Ｐ＿Ａｃｔｉｖｅレジスタは、ポートの０〜２１と１ＣＰＵ  ＰＯＲＴ（ｐｏｒｔ２２）のＰ＿Ａｃｔｉｖｅ信号の現在の状態を示している。
６．１．９  スイッチマトリクスコントロールレジスタ
このレジスタは、ポートが自動モードで動いているか、それともモニタポートして構成されそのトランスミッタが他のポートのレシーバに接続されているかを示す２０の８ビットフィールドを含んでいる。ポートがモニタリングモードにある場合、そのレシーバは他のポートがそのポートをモニタするように構成されていない場合、スイッチマトリクスからの接続は切れたままである。このモードを使って、アナライザが接続され、管理者を通して診断のために様々なポートに接続されるモニタポートとして１つまたは複数のポートを設定することができる。
【０２４７】
ポートがプローブｍｕｘをモニタしている場合、プローブｍｕｘからの有効なデータストリームをモニタしていることに注意しなければならない。ポート０〜２１とＣＰＵ  ＰＯＲＴ（ｐｏｒｔ２２）のｐｂｍｕｘ［５：０］アドレス０ｘ０３〜０ｘ０７が有効である。他のプローブｍｕｘのモニタしても結果は未定義である。
【０２４８】
ポートはリセット後は自動であることに注意しなければならない。このレジスタはループとループスイッチスイッチングモードの両方で使用することができる。次の表は、各ポートでの様々なビット構成が意味するものを定義している。
【０２４９】
【表２１】
2011139542.tif 000031
６．１．１０  スイッチマトリクス選択レジスタ
このレジスタは、オペレーション時のスイッチマトリクスの構成を示している。各ポートの８ビット値は、ｍｕｘがどのポートをモニタしているかを示している。ルータロジックｍｕｘ（Ｐｏｒｔ  ＃３２）はＲＴＲ  ＳＷマトリクス構成レジスタに位置している。
６．１．１１  Ｒｅｍ＿ｃｏｎｎ＿ｃｎｔレジスタ
この１０ビットレジスタは、ブロッキングＡＲＢを通したトラフィック停止、Ｒ＿ＲＤＹの消尽、影響を受けるポートの受信状態マシーンのリセットの間でリムーブ接続が待つ遅延を設定する。各ＬＳＢは１０ミリ秒であり、デフォルト設定では２ミリ秒の遅延が発生する。
６．１．１２  ポートアンフェアレジスタ
このレジスタにより、ポートプライオリティロジックがバイパスされるアンフェアモードに設定することができる。このビットはさらなるアクセスを可能にするカスケードポートで主に使用される。
６．１．１３  ポート１５〜０割込みステータスレジスタ
このレジスタは、ポート１５〜０割込みステータスビットを含んでいる。このレジスタのビットが１に設定されている場合、ルータ割込みレジスタでビット０が設定されプロセッサへの割込みが作成される。
６．１．１４  フューチャポート３１〜２３／ポート２２〜１６割込みステータスレジスタ
このレジスタは、フューチャポート３１〜２３割込みステータスビットの予約ビットばかりでなく、ポート２２〜１６割込みステータスビットを含んでいる。このレジスタのビットが１に設定されている場合、割込みステータスレジスタのビット１が設定されプロセッサへの割込みが作成される。
６．１．１５  ルータステータスレジスタ＃１
このレジスタは、指定の条件のリアルタイムスナップショットを提供する。ステータスレジスタクリアはこのコントロールレジスタをクリアしない。
【０２５０】
【表２２−１】
2011139542.tif 000032
【０２５１】
【表２２−２】
2011139542.tif 000033
ルータステータスレジスタ＃１の定義
６．１．１６  ルータステータスレジスタ＃２（ルータ割込みステータス）
このレジスタは、ループスイッチの状態の変更をレポートする。これは、ポート構成状態ばかりでなくループ状態も含まれる。このレジスタで設定されたどのビットも、割込みピンを表明させる。このレジスタは、ビット０、１、２、８を除き読み込み時にクリアされる。このビットは対応する割込みステータスレジスタでクリアされる必要がある。
【０２５２】
管理障害ＬＥＤはこのステータスレジスタの読み取りをオフにすることに注意しなければならない。管理存在信号が管理カードが存在していることを示している場合、ウォッチドッグタイマーはこのレジスタの最初の読み取りによって活性化される。このタイマーはこのレジスタが少なくとも１００ｍｓ毎に読み取られていると想定している。それ以外の場合、管理ＬＥＤは点灯しない。
【０２５３】
【表２３−１】
2011139542.tif 000034
【０２５４】
【表２３−２】
2011139542.tif 000035
ルータステータスレジスタ＃２の定義
６．１．１７  ルータステータスレジスタ＃３
このレジスタは、特定の条件のリアルタイムスナップショットを提供する。ステータスレジスタクリアは、このコントロールレジスタをクリアしない。
【０２５５】
【表２４】
2011139542.tif 000036
ルータステータスレジスタ＃３の定義
６．１．１８  ルータステータスレジスタ＃４
レジスタは、ある条件のリアルタイムスナップショットを提供する。ステータスレジスタクリアはこのコントロールレジスタをクリアしない。
【０２５６】
【表２５−１】
2011139542.tif 000037
【０２５７】
【表２５−２】
2011139542.tif 000038
ルータステータスレジスタ＃４の定義
６．１．１９  ブロックＡＬＰＡ／ルータループアップカウンタレジスタ
このレジスタは、プログラム可能なアイドルブロッキングＡＬＰＡ値をループが立ち上がった回数と結合する。
【０２５８】
【表２６】
2011139542.tif 000039
ルータブロックＡＬＰＡ／ルータループアップカウンタレジスタの定義
６．１．２０  ルータカウンタレジスタ＃３
このレジスタの各ビットは、下の表で定義されているように機能をコントロールする。
【０２５９】
【表２７−１】
2011139542.tif 000040
【０２６０】
【表２７−２】
2011139542.tif 000041
６．１．２１  システムＬＥＤオーバライドレジスタ
このレジスタは、マイクロプロセッサが直接システムレベルＬＥＤの状態をコントロールすることを可能にするＬＥＤオーバライドを含む。各機能のオーバライドビットを設定すると、マイクロプロセッサはそのＬＥＤをコントロールできるようになる。
【０２６１】
【表２８−１】
2011139542.tif 000042
【０２６２】
【表２８−２】
2011139542.tif 000043
６．１．２２  ルータ割込みマスクレジスタ
このレジスタを使って、ルータ割込みステータスビットをマスクする。このレジスタのビットが１に設定されている場合、ルータステータスレジスタ＃２の対応ビットが有効になりプロセッサへの割込みが作成される。
６．１．２３  ポートフェアネスコントロールレジスタ
このレジスタは、ＡＬＰＡとＡＬＰＡがデータのシングルフレームも転送することなしにトランザクションを試みた回数を基にしてポートのプライオリティを変えるのに使用されるＣＬＳカウンタのオペレーションをコントロールする。
【０２６３】
【表２９】
2011139542.tif 000044
６．１．２４  バリアブルプライオリティタイマーレジスタ
このレジスタは、バリアブルプライオリティポートのデューティサイクルを設定する。ポートは、ｌｏｗ＿ｐｕｌｓｅデューティサイクルにポートタイプによって設定された通常のプライオリティを有する。ｈｉｇｈ＿ｐｕｌｓｅデューティサイクル時には、ポートのプライオリティが上がり、クローズダウンしデバイスに不足しないようにペンディングＯＰＮ要求を最小化する。注：ＡＬＰＡベースのクローズカウンタを通常のオペレーションで使用することを推奨する。
【０２６４】
【表３０】
2011139542.tif 000045
６．１．２５  ルータオーバラップハードゾーンコントロールレジスタ
このレジスタセットは、所与のポートのデバイスが他のポートデバイスにアクセスすることを防止するためのビットマップを定義している。各ポートに３２ビットマップが定義される。各ポートビットマップのビット３１〜０は、ぞれぞれポート３１からポート０までを表している。適切なビットを設定してポートへのアクセスを無効にする（すなわちレジスタ０ｘ８０のヒット２とビット１４を設定してポート０のポート２とポート１４へのアクセスを防止する）。このレジスタはスイッチングモードでのみ使用される。注：ポート２１以上のポートの参照は、将来の実装に任されている。
【０２６５】
これらのレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「００００」に設定されているとき指定のアドレスでアクセスできる。
６．１．２６  ルータオープンポートマップレジスタ
このレジスタは、指定のポートによってＯＰＮされたポートの累積ビットマップを含んでいる。このレジスタは読み取り時にクリアされる。このレジスタはスイッチングモードでのみ使用される。
【０２６６】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０００１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．２７  ルータＡＬＰＡポートマップレジスタ
このレジスタセットは、各ＡＬＰＡでのＡＬＰＡからポートへのマップを含んでいる。ＡＬＰＡは、ポートディスカバリ時に決められる。各ＡＬＰＡのＡＬＰＡからポートへのビットマップは、下のテーブルで定義されているとおりである。このレジスタは読み書き可能レジスタであるため、ポートディスカバリは、ポートディスカバリでＡＳＩＣ問題がある場合スイッチングモードに入る前にファームウェアによって実行することができる。
【０２６７】
【表３１】
2011139542.tif 000046
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「００１０」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．２８  ルータＡＬＰＡポジションマップ（ＬＩＬＰペイロード）レジスタ
このレジスタは、可能な各ＡＬＰＡでのＡＬＰＡからポートへのマップを含んでいる。このレジスタは、ポジションマッピングがサポートされている最近のループ初期化サイクルからのＬＩＬＰフレームペイロードのスナップショットを含んでいる。
【０２６８】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「００１１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．２９  ルータシリアルＥＥＰＲＯＭキャプチャレジスタ
このレジスタは、スタートアップ時のシリアルＥＥＰＲＯＭからのグローバルコントロール読み取りをレポートする。この値は、デバッグやＡＳＩＣシミュレーションのためにマイクロプロセッサが読むこともできる。ポート固有の構成ビットは、適切なレジスタへのポートレジスタアクセスを通してアクセス可能である。
【０２６９】
注：ＡＳＩＣへの書き込みはルータメモリマップの値を変えるが、プロセッサはＩ２Ｃバス経由のＥＥＰＲＯＭのアップデートを担当する。
【０２７０】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１００」に設定されているときに指定のアドレスでアクセスすることができる。
６．１．３０  ループ初期化マスターＷＷＮレジスタ
このレジスタは、最近のループ初期化サイクル時のＬＩＳＭフレームから取得したＷＷＮの値を含んでいる。ビット６３〜４８がレジスタ＃１に、ビット４７〜３２がレジスタ＃２に、ビット３１〜１６がレジスタ＃３に、ビット１５〜０がレジスタ＃４に含まれている。
【０２７１】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１００」に設定されているときに指定のアドレスでアクセスすることができる。
６．１．３１  ソフトウェアオーバライドイニシエータビットマップ
この１２８ビットテーブルは、下の表に従って構成されている。ソフトウェアコントロールの下で、イニシエータは、以下で説明するハードウェアキャプチャイニシエータテーブルに加えたり、このテーブルから引いたりすることができる。このテーブルは、キャプチャされたイニシエータテーブルとＸＯＲされて、ハードウェアにループに存在するイニシエータを提供する。ハードウェアが要求されたＯＰＮ接続で２つのイニシエータを検出した場合、その接続はプライマリカスケードにルーティングされる。ＯＰＮのいずれかのＡＬＰＡのみがイニシエータである場合、ハードウェアは、デフォルトで代替重複トランクルートが以下で説明するトランク分類レジスタで定義されていない場合、プライマリカスケードに接続をルーティングする。
【０２７２】
ソフトウェアは、ターゲットベースロードバランシングのため指定のデバイスがイニシエータとして扱われるようにすることができる。すべての他の接続が重複トランクにルーティングされているときに、半分のターゲットをイニシエータとして定義してすべてのトラフィックをプライマリ接続にルーティングする。
【０２７３】
【表３２】
2011139542.tif 000047
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１０１」に設定されているときに指定のアドレスでアクセスすることができる。
６．１．３２  キャプチャイニシエータビットマップ
このレジスタは、ソフトウェアオーバライドイニシエータビットマップで設定されているイニシエータとＸＯＲされたループで検出されたすべてのイニシエータのＡＬＰＡを含んでいる。この１２８ビットテーブルは、以下の表のビットマッピングに従って構成されている。検出されたイニシエータのＡＬＰＡは、テーブルに設定された対応ビットを持っている。ＬＩＰはテーブルをクリアしてループが初期化されるたびに有効なエントリがロードされようにする。ハードウェアイニシエータ検出機能がルータコントロールレジスタ＃２で無効になっている場合、いかなるイニシエータも検出されない。先のイニシエータレジスタのソフトウェアオーバライドとのＸＯＲにより、ソフトウェアはイニシエータテーブルを定義するか、イニシエータのマスキングによって個別ＡＬＰＡを上書きすることができる。
【０２７４】
イニシエータの検出がｄｉｓ＿ｈｗ＿ｉｎｉｔｉａｔｏｒ＿ｄｅｔビットによって無効になっている場合、このビットは常に「０」である。
【０２７５】
【表３３】
2011139542.tif 000048
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１０１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．３３  トランク分類レジスタ
トランク分類レジスタは、次の３つのフィールドを含む２つのレジスタの２４の集合から構成されている。１）トランクセットプライマリポート、２）トランクセット割り当て（または代替）ポート、および影響を受けるイニシエータのＡＬＰＡ。ＡＬＰＡが先に説明したテーブルのいずれかでイニシエータとして定義されている場合、このテーブルにもロードすることができる。ＯＰＮ要求は、最初にノーマル接続として処理される。ルックアップからのポート番号出力は、トランクセットプライマリポートエントリと比較される。ルックアップテーブルの出力ポート番号がＡＬＰＡエントリばかりでなく、トランク分類テーブルのものとマッチする場合、ＯＰＮは指定の代替ポートにルーティングされる。代替ポートはアクティブポートであることを確認するために内部「ｐ＿ａｃｔｉｖｅ」フラグによって修飾される。代替ポートがアクティブでない場合、接続は元のプライマリポートのデフォルト設定される。このルールには２つの例外がある。１）イニシエータ間のＯＰＮは常にプライマリ接続にルーティングされる、２）半二重ＯＰＮは常にプライマリポートにルーティングされる。この２つの例外は、相互の別個のカスケードに入りデッドロック状況を作り出すデバイスＡとデバイスＢからの２つのＯＰＮ要求を最小化するために存在している。
【０２７６】
トランクセットレジスタの各ペアについて、ビットフォーマットは次のとおりである。
【０２７７】
【表３４−１】
2011139542.tif 000049
【０２７８】
【表３４−２】
2011139542.tif 000050
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１０１」に設定されているときに指定のアドレスでアクセスすることができる。
６．１．３４  ラーンドイニシエータポートマップレジスタ
このレジスタセットは、可能な各イニシエータＡＬＰＡでのＡＬＰＡからポートへのマップを含んでいる。ＡＬＰＡポートマッピングは、受け取ったＯＰＮフレームをモニタし、イニシエータをソースとしてＯＰＮのポート番号をテーブルにロードすることによって決められる。このテーブルは、輻輳を最小化するためにイニシエータへのトランザクションが最後のトランザクションでイニシエータが使ったパスを使用するようにするのに使用される。
【０２７９】
【表３５】
2011139542.tif 000051
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１１０」に設定されているとき指定のアドレスでアクセスすることができる。
【０２８０】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１１１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．３５  宛先ＡＬＰＡでのクローズカウントレジスタ
このレジスタの各ビットはポートに対応している。すなわちアドレス０ｘ９０はポート１５：０を構成し、アドレス０ｘ９２ビット５：０はポート２１：１６を構成する。ビットが設定されている場合、ＯＰＮの宛先がインクリメントされるクローズカウンタを決める。注：明示的にポートフェアネスコントロールレジスタで無効になっていない場合、イニシエータは自動的にＯＰＮの宛先を使って、インクリメントするクローズカウンタを決定するようにデフォルト設定されている。
６．１．３６  Ｐｅｒ  ＡＬＰＡオープンカウンタマックスレジスタ
Ｐｅｒ  ＡＬＰＡオープンカウンタにより、ＯＰＮカウンタは、ＡＬＰＡ当りのユニークな最大クローズＯＰＮカウント閾値によって各ＡＬＰＡのＯＰＮ要求のプライオリティを上げることができる。閾値は、ＡＬＰＡ当り０ｘ０から０ｘ０ｆまでの値である。０ｘ０の値は常にプライオリティを上げる。０ｘｆの値はその特定のＡＬＰＡのＣＬＳカウンタオペレーションを無効にする。０ｘ０１の値は１回クローズの後にプライオリティを上げる。０ｘ２の値は２回クローズの後にプライオリティを上げる。閾値は、順次増えるＡＬＰＡ順番でレジスタに４が割り当てられる。
【０２８１】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「０１１１」に設定されているときに指定のアドレスでアクセスすることができる。
６．１．３７  ステルスアイソレーションコントロールレジスタ＃１
ステルスアイソレーションコントロールレジスタ＃１は、ポリシーの観点からオペレーションのステルスアイソレーションモードをコントロールする。このコントロールは、元の構成時に設定されるものであり、ノーマルオペレーションでは修正されないものである。
【０２８２】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０００」に設定されているときにアクセスできる
【０２８３】
【表３６−１】
2011139542.tif 000052
【０２８４】
【表３６−２】
2011139542.tif 000053
６．１．３８  ステルスアイソレーションコントロールレジスタ＃２
ステルスアイソレーションコントロールレジスタ＃２は、外部マイクロプロセッサによるステルスループ初期化サイクルの対話式コントロールを可能にする。
【０２８５】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０００」に設定されているときに指定のアドレスでアクセスすることができる。
【０２８６】
【表３７−１】
2011139542.tif 000054
【０２８７】
【表３７−２】
2011139542.tif 000055
６．１．３９  ストップトラフィックコントロールレジスタ
このレジスタにより、マイクロプロセッサはＯＰＮ要求をホールドし、したがってトラフィックをブロックするメカニズムとして、ブロッキングＡＲＢをいずれかのポートでのフィルワードとすることができる。
【０２８８】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０００」に設定されているときに指定のアドレスでアクセスすることができる。
【０２８９】
【表３８】
2011139542.tif 000056
６．１．４０  ステータスレジスタ＃５
このレジスタは、ステルスアイソレーションオペレーション関係のステータスビットを含んでいる。すべてのステータスビットは読み取り時にクリアされ、ステータスレジスタ＃５割込みマスクレジスタを介してマスク可能である。ハイなアンマスクビットは割込みを作成し、ルータステータスレジスタ＃２のＳｔｅａｌｔｈ＿Ｉｓｏｌａｔｉｏｎステータスビットを設定する。
【０２９０】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０００」に設定されているときに指定のアドレスでアクセスすることができる。
【０２９１】
【表３９−１】
2011139542.tif 000057
【０２９２】
【表３９−２】
2011139542.tif 000058
６．１．４１  ステータスレジスタ＃５割込みのためのマスクレジスタ
このレジスタは、ステルスアイソレーションオペレーション関係の、ステータスレジスタ＃５のための、マスクビットを含んでいる。ハイなアンマスクビットは割込みを作成し、ルータステータスレジスタ＃２のＳｔｅａｌｔｈ＿Ｉｓｏｌａｔｉｏｎステータスビットを設定する。
６．１．４２  ステルスタイムアウトレジスタ
これは、ステルス状態マシーンによって使用される２つのタイムアウトの最大値を登録する。
【０２９３】
【表４０】
2011139542.tif 000059
６．１．４３  ステータスレジスタ＃６（ステルス状態）
このレジスタは、下に示す他のコントロール信号状態ばかりでなく、ステルス状態マシーンの現在の状態を表示する。
【０２９４】
【表４１】
2011139542.tif 000060
６．１．４４  ステルスＬＩＰインタースイッチ伝送ペイロードレジスタ
このレジスタは、伝送されるＬＩＰインタースイッチフレームにロードされる１０バイトのペイロードを含んでいる。通常のステルスＬＩＰアイソレーションサイクル時に、このフレームは、各スイッチのルータを通して渡され、サイクルに関わるＬＩＰアイソレーションゾーンを含むばかりでなく既存のループ初期化サイクルをどのスイッチがコントロールするかを決める。ＡＳＩＣは自動ステルスアイソレーションサイクル時に自動的にフレームをフォーマットする。対話式ステルスフレーム中に命令されるサイクルは、プロセッサによりこのレジスタに書き込まれるデータを使用する。フレームのペイロードのフォーマットを以下に示す。
【０２９５】
【表４２−１】
2011139542.tif 000061
【０２９６】
【表４２−２】
2011139542.tif 000062
６．１．４５  ステルス受信インタースイッチＡＳＩＣフレームレジスタ
この読取り専用リレジスタは、ＬＩＰインタースイッチフレームで受け取った１０バイトのペイリードを含んでいる。ステルスＬＩＰアイソレーションサイクル時に、サイクルに関与するＬＩＰアイソレーションゾーンを含むばかりでなく既存のループ初期化サイクルをどのスイッチがコントロールするかを決めるために、このフレームを受け取る。
【０２９７】
【表４３】
2011139542.tif 000063
６．１．４６  ＬＩＦＡフレーム修正レジスタ
ＬＩＦＡフレーム修正レジスタは、ステルスＬＩＰアイソレーションサイクル時にＬＩＦＡフレームを修正するのに使用される値を保持する。ノーマルオペレーションでは、このレジスタはＡＳＩＣのハードウェアが各ＡＬＰＡを表すビットをフォーマットしてマイクロプロセッサが読むのみである。ｄｉｓ＿ｈｗ＿ＬＩＦＡ＿ＧＥＮビットがステルスアイソレーションコントロールレジスタ＃２で設定されている場合、このレジスタへの書き込みアクセスが有効になり、プロセッサがこのレジスタでの値の作成を担当する。
【０２９８】
ＦＲＣ＿ＬＩＦＡ＿ＦＲＭ＿ＭＯＤビットがステルスアイソレーションコントロールレジスタ＃２で設定されている場合、このレジスタの値はＬＩＦＡフレームでのペイロードを上書きする。ＦＲＣ＿ＬＩＦＡ＿ＦＲＭ＿ＭＯＤビットが設定されていない場合、ＡＳＩＣはＬＩＦＡペイロードとこのレジスタを論理ＯＲする。
【０２９９】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０００」に設定されているとき指定のアドレスでアクセスすることができる。
【０３００】
【表４４】
2011139542.tif 000064
６．１．４７  ＬＩＲＰフレーム修正レジスタ
ＬＩＲＰフレーム修正レジスタは、ステルスＬＩＰアイソレーションサイクル時にＬＩＲＰフレームを修正するのに使用される値を保持する。ノーマルオペレーションでは、このレジスタはＡＳＩＣのハードウェアがカウンタとＡＬＰＡリストをフォーマットしてマイクロプロセッサが読むのみである。ステルスアイソレーションコントロールレジスタ＃２でｄｉｓ＿ｈｗ＿ＬＩＲＰ＿ＧＥＮビットが設定されている場合、このレジスタへの書き込みアクセスが有効になり、プロセッサはこのレジスタでの値の作成を担当する。
【０３０１】
ステルスアイソレーションコントロールレジスタ＃２でＦＲＣ＿ＬＩＲＰ＿ＦＲＭ＿ＭＯＤビットが設定されている場合、このレジスタの値は、ＬＩＲＰフレームのペイロードを上書きする。ＦＲＣ＿ＬＩＲＰ＿ＦＲＭ＿ＭＯＤビットが設定されていない場合、ＡＳＩＣは、ＬＩＲＰ  ＡＬＰＡカウントフィールドによって示されているＡＬＰＡの数をＬＩＲＰペイロードのＡＬＰＡにアペンドし、追加されたＡＬＰＡを反映するようにカウントを更新する。
【０３０２】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１００１」に設定されているとき指定のアドレスでアクセスすることができる
【０３０３】
【表４５】
2011139542.tif 000065
６．１．４８  ルートブロッキングレジスタ、グループ０から７まで
ルートブロッキングレジスタは、ＯＰＮ順序集合に含まれているＡＬＰＡを使って様々なデバイスの間でアクセス特権を決めるのに使用される値を保持する。「１」をロケーションブロックに書くと、ＡＬＰＡを持っているデバイスが、そのＡＬＰＡがブロックされているデバイスと通信するのをブロックする。各ＡＬＰＡは、下のテーブルで示されているように各グループでシングルビットによって表される。ここで、アドレスフィールドの「？」は、それぞれグループ０−７に対する８−Ｆの値である。注：未使用のビットは最下位を使っているＬｉｘＡフレームとは異なり、各グループの最上位に置かれる。
【０３０４】
【表４６】
2011139542.tif 000066
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１０１０」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．４９  ルートブロッキングレジスタ、グループ８からＦまで
ルートブロッキングレジスタは、ＯＰＮ順序集合に含まれているＡＬＰＡを使って様々なデバイスの間でアクセス特権を決めるのに使用される値を保持する。「１」をロケーションブロックに書くと、ＡＬＰＡを持っているデバイスが、そのＡＬＰＡがブロックされているデバイスと通信するのをブロックする。各ＡＬＰＡは、下のテーブルで示されているように各グループでシングルビットによって表される。ここで、アドレスフィールドの「？」は、それぞれグループ８−Ｆに対する８−Ｆの値である。注：未使用のビットは最下位を使っているＬｉｘＡフレームとは異なり、各グループの最上位に置かれる。
【０３０５】
【表４７】
2011139542.tif 000067
６．１．５０  ＬＩＰアイソレーションゾーンコントロールレジスタ
このレジスタセットは、ＡＳＩＣ内でＬＩＰアイソレーションゾーンを設定するビットマップを定義する。各ポートは関連の１６ビットレジスタを持ち、そこではビット０はＬＩＰアイソレーションゾーン０に、ビット１はゾーン１に対応している（以下同様）。
【０３０６】
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１１００」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．５１  ステルスジェネリックインタースイッチフレームへッダレジスタ
このレジスタは、伝送されるジェネリックインタースイッチフレームにロードされるへッダの６ワードを含んでいる。さらに、へッダのワード０とワード３を使って、受け取ったジェネリックインタースイッチフレームを検出する。
【０３０７】
【表４８−１】
2011139542.tif 000068
【０３０８】
【表４８−２】
2011139542.tif 000069
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１１０１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．５２  ステルスジェネリックインタースイッチフレーム伝送ペイロードレジスタ
このレジスタは、伝送されるジェネリックインタースイッチフレームにロードされるペイロードを８ワード含んでいる。注：ペイロードワード０はブロードキャストフレームのローカルシリアル番号でなければならない。ローカルシリアル番号が使われない場合、フレームはマッチするシリアル番号を有するスイッチによってブロックされる。
【０３０９】
【表４９】
2011139542.tif 000070
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１１０１」に設定されているとき指定のアドレスでアクセスすることができる。
６．１．５３  ステルスジェネリックインタースイッチフレームペイロードレジスタ
このレジスタは、ジェネリックインタースイッチフレームで受け取ったペイロードを８ワード含んでいる。
【０３１０】
【表５０】
2011139542.tif 000071
このレジスタは、ｕｐｐｅｒ＿ｐａｇｅ＿ｓｅｌｅｃｔビットが「１１０１」に設定されているとき指定のアドレスでアクセスすることができる。
６．２  ポートレジスタ定義
【０３１１】
【表５１−１】
2011139542.tif 000072
【０３１２】
【表５１−２】
2011139542.tif 000073
注：多くのポートレジスタは、読取り専用とマークされている。いくつかのレジスタ（たとえば、ｍａｘを継続して保持するカウンタ）は、実際に検査やシミュレーションのために読み書きできる。ノーマルオペレーションでは、このレジスタは、読まれるためのものであり、ファームウェアによって書き込まれてはならない。
６．２．１  ポート構成レジスタ
ポート構成レジスタビットは、設定されている動作モードやめったに変わらないコントロール信号を定義する。
【０３１３】
【表５２−１】
2011139542.tif 000074
【０３１４】
【表５２−２】
2011139542.tif 000075
６．２．２  ポートコントロールレジスタ＃１
【０３１５】
【表５３−１】
2011139542.tif 000076
【０３１６】
【表５３−２】
2011139542.tif 000077
６．２．３  ポートユーザ順序集合マッチレジスタ
このレジスタセットは、受け取ったデータストリームでポートが検索する順序集合を定義する。順序集合のペイロードバイトの各ビットは、個別のオフとマークできる。マッチするものが見つかったとき、ステータスレジスタのＵＳＲマッチビットが設定される。
【０３１７】
アドレス０ｘ０４の下位８ビットは、Ｋ２８．５に従う順序集合の２番目のバイトである。アドレス０ｘ０４の上位８ビットは、２番目のバイトのビットマスクを含む。ビットがビットマスクで設定されている場合、そのビットはバイト比較オペレーション時に「ｄｏｎ’ｔ  ｃａｒｅ」として扱われる。アドレス０ｘ０６は、マッチする３番目のバイトと関連マスクを含んでいる。アドレス０ｘ０８は、マッチする４番目のバイトと関連マスクを含んでいる。順序集合の先頭バイトは、Ｋ２８．５（ポジティブまたはネガティブ実行ディスパリティ）に固定接続されていることに注意しなければならない。すなわち、キャプチャを実行するためには、Ｋ２８．５は、ループに存在しなければならない。いずれかの実行ディスパリティのＫ２８．５が認識されるため、ＥＯＦをキャプチャできることに注意しなければならない。
【０３１８】
マッチビットでのパリティエラーが設定されている場合、このレジスタの値にマッチする順序集合はパリティエラーを作成する。
６．２．４  ポートユーザ順序集合伝送レジスタ
このレジスタセットは、ループで送られる任意の順序集合を定義する。アドレス０ｘ０Ｃの下位８ビットは、Ｋ２８．５後に伝送される２番目のバイトである。アドレス０ｘ０Ａは、３番目と４番目のバイトを含んでいる。このデータが適切に書き込まれるには、上位に先立ち下位レジスタが書き込まれなければならず、上位レジスタ書き込みは書き出されるデータでイネーブルビット（ｘｍｉｔ＿ｏｓ＿ｒｅｇ）が設定されていなければならない。
【０３１９】
【表５４】
2011139542.tif 000078
６．２．５  ユーザ１０Ｂワード
このレジスタは、ユーザ構成可能な１０ｂ符合化ワードを含んでいる。ポートユーザ順序集合伝送レジスタのｘｍｉｔ＿ｂａｄ＿１０ｂ＿ｏｎｃｅまたはｘｍｉｔ＿ｂａｄ＿１０ｂ＿ｉｍｍビットの条件が満たされると、この符合化ワードは、ＡＳＩＣから伝送される。注：ＡＳＩＣは、ワードをチェックを実行しない。その使用は厳密に検査のためのみである。
【０３２０】
【表５５】
2011139542.tif 000079
６．２．６  ローカル  ＳＥＯＣ  Ｐ  ＩＮＦＯ
このレジスタの上位８ビットは、このポートのＰ＿ＩＮＦＯ  ＳＥＯＣ順序集合のペイロードデータを含んでいる。リセット時に、この値はポートを示すニュートラルディスパリティ値にロードされる。ニュートラルディスパリティ値は、ポート０では０ｘ００で始まり、ポート１では０ｘ０１、ポート２では０ｘ０２、ポート３では０ｘ０４で始まる。
６．２．７  ポート割込みマスクレジスタ＃１
このレジスタを使って、ポートエラーステータスレジスタ＃１のポート割込みステータスビットをマスクする。このレジスタのビットが１に設定されている場合、ポート割込みステータスレジスタの対応ビットがイネーブルとなり、プロセッサに割込みを作成する。
６．２．８  ポート割込みマスクレジスタ＃２
このレジスタを使って、ポートエラーステータスレジスタ＃２のポート割込みステータスビットをマスクする。このレジスタのビットが１に設定されている場合、ポート割込みステータスレジスタの対応ビットがイネーブルとなり、プロセッサに割込みを作成する。
６．２．９  Ｎｏ  Ｃｏｍｍａ  Ｔｉｍｅｒレジスタ
【０３２１】
【表５６】
2011139542.tif 000080
６．２．１０  ＯＳ／ＣＲＣエラー閾値レジスタ
アドレス０ｘ１ｅに含まれる２４ビット値とアドレス０ｘ２０の下位８ビットはＯＳエラーカウントレジスタのカウントと比較され、カウントが閾値を越えている場合、ＣＰＵに割込みが作成される。一定数の順序集合エラーが発生することが予想される。通常の動作条件の下では割込みはめったにトリガーされないような値に、閾値を設定しなければならない。
【０３２２】
アドレス０ｘ２０の上位８ビットの値がＣＲＣエラーカウントレジスタのカウントと比較され、カウントが閾値を越えている場合、割込みがＣＰＵに発行される。この値は０ｘＦＦにリセットされる。
６．２．１１  ポートコントロールレジスタ＃２
ポートコントロール＃２レジスタは、ノーマルオペレーション時に変更されるビットを含んでいる。
【０３２３】
【表５７−１】
2011139542.tif 000081
【０３２４】
【表５７−２】
2011139542.tif 000082
６．２．１２  ストールカウンタレジスタ
ストールカウンタレジスタは、ポートの接続がアクティブであったが、ＳＯＦまたはＥＯＦ順序集合も通らなかった時間を含んでいる。カウンタは、ＳＯＦまたはＥＯＦ順序集合を検出することにより、または０ｘ００００のプロセッサ書き込みによってリセットされる。カウンタは、ストール閾値にターミナルカウントを持ち、ルータメモリマップスペースで設定される。ストール閾値に達すると、割込みが作成される。カウンタの解像度は１０□ｓである。
６．２．１３  ポートエラー／変更ステータスレジスタ＃１
このレジスタは、ポートの構成におけるエラーや変更をレポートする。このレジスタの状態のいかなる変更もルータステータスレジスタ＃２に割込みをもたらす。これにより、管理エンティティは、変更に関してルータステータスレジスタをポーリングし、その後当該ポートレジスタを読むことによって変更を知ることができる。このレジスタは読み取り時にクリアされる。
【０３２５】
【表５８−１】
2011139542.tif 000083
【０３２６】
【表５８−２】
2011139542.tif 000084
６．２．１４  ポートエラー／変更ステータスレジスタ＃２
このレジスタは、ポートの構成におけるエラーや変更をレポートする。このレジスタの状態のいかなる変更もルータステータスレジスタ＃２に割込みをもたらす。これにより、管理エンティティは、変更に関してルータステータスレジスタをポーリングし、その後当該ポートレジスタを読むことによって変更を知ることができる。このレジスタは読み取り時にクリアされる。
【０３２７】
【表５９−１】
2011139542.tif 000085
【０３２８】
【表５９−２】
2011139542.tif 000086
６．２．１５  ポートステータスレジスタ＃１
このレジスタは、読み取り時にポートのリアルタイムステータスを提供する。
【０３２９】
【表６０−１】
2011139542.tif 000087
【０３３０】
【表６０−２】
2011139542.tif 000088
６．２．１６  ポートステータスレジスタ＃２
【０３３１】
【表６１】
2011139542.tif 000089
６．２．１７  ポートディテクタレジスタ＃１
このレジスタは、ポートに特定の条件が発生したことを示すディテクタビットを含んでいる。このレジスタは読み取り時にクリアされるが、ポートコントロールレジスタにクリアディテクタレジスタビットを設定することによってもクリアすることができる。すべてのポートでこのレジスタを同時にクリアするには、ルータコントロールレジスタでクリアポートディテクタを設定する。このレジスタはセルフテスト時にデータパターンを渡すことによるリセット後にこのレジスタのビットが設定されることに注意しなければならない。セルフテストパターンは、ユーザマッチ（０ｘＦＦＦＥ）を除きすべてのビットを設定するように設計されている。
【０３３２】
【表６２−１】
2011139542.tif 000090
【０３３３】
【表６２−２】
2011139542.tif 000091
６．２．１８  ポートディテクタレジスタ＃２
このレジスタは、ポートに特定の条件が発生したことを示すディテクタビットを含んでいる。このレジスタは読み取り時にクリアされるが、ポートコントロールレジスタにクリアディテクタレジスタビットを設定することによってもクリアすることができる。すべてのポートでこのレジスタを同時にクリアするには、ルータコントロールレジスタでクリアポートディテクタを設定する。
【０３３４】
【表６３】
2011139542.tif 000092
６．２．１９  ポートＯＳエラーカウント
この２４ビットカウンタは、符合化エラーによりこのポートで受け取った伝送ワードの実際の数を保有している。たとえ複数のエラーが１ワード内で発生した場合でもカウンタは各バッドワードで１回だけインクリメントされる。カウントは最大カウントを継続して保持し下位ＯＳエラーカウントレジスタが読まれるとクリアされる。このカウンタは、２つのレジスタの読み取りを要求する。正確な読み取りを保証するために最下位レジスタが最初に読まれ、その後最上位レジスタが読まれなければならない。最下位レジスタが読まれると、両方のレジスタをクリアする前に最上位レジスタはホールディングレジスタになる。
６．２．２０  カレント宛先レジスタ
この８ビット値は、現在このポートに接続されているポートを示す。高速接続と低速Ｉ２Ｃインタフェースにより、このレジスタは主にストールした接続のクリアを目的としている。この８ビットは、１６ビットレジスタのビット［１５：８］にある。下位半分は、先に説明したポートＯＳエラーカウント用である。
６．２．２１  ポートマッチカウントレジスタ
上位マッチカウントレジスタと下位マッチカウントレジスタの下位４ビットは、モニタされているリンクで見られたユーザマッチ順序集合の数をカウントするのに使用される２０ビットカウンタを構成する。この機能は、ユーザマッチ機能が有効になっているときに有効である。このカウンタは、２つのレジスタの読み取りを要求する。正確な読み取りを保証するために最下位レジスタが最初に読まれ、その後に最上位レジスタが読まれなければならない。このレジスタは、ユーザマッチ機能が有効なときのみクリアされ、読まれるときにはクリアされない。このカウントは、ユーザマッチイネーブルビットがゼロから１になるとリセットされる。
６．２．２２  ポート利用率レジスタ
このレジスタは、２つの異なる測定値を反映するのに使用される８ビット値を含んでいる。デフォルトでは、このレジスタはトラフィック全体に対する１フレーム内の伝送ワードの割合を表している。ｕｔｉｌ＿ｃｏｎｎ＿ｅｎビットがポートコントロールレジスタで設定され、ループスイッチがスイッチング（セグメント化）モードで動作している場合、このレジスタはスイッチングモード時にこのポートで確立された接続の時間の割合を表している。この値は〜２４０ｍｓ毎に更新される。ビット値は、０．５％のインクリメントで与えられる。
６．２．２３  ポートキャプチャ順序集合レジスタ
このレジスタセットは、ユーザマッチビットが設定されているときに存在している順序集合を保存するのに使用される。このレジスタはクリアされその後設定されるユーザマッチイネーブルコントロールビットによってキャプチャのためのみ、再度有効になる。この機能を簡単なトリガーアナライザとして使用することができる。
【０３３５】
レジスタ３Ｅは、Ｋ２８．５に続く順序集合の２番目のバイトである。レジスタ３Ｃは、３番目のバイトと４番目のバイトを含む。順序集合の１番目のバイトはＫ２８．５に固定されていることに注意しなければならない。すなわち、Ｋ２８．５はキャプチャを実行するためにループに存在していなければならない。
６．２．２４  無効ＯＰＮ／ブロードキャスト（ＡＲＢｘ）ＡＬＰＡキャプチャレジスタ
【０３３６】
【表６４】
2011139542.tif 000093
６．２．２５  ポート挿入／ルックアップカウンタレジスタ
【０３３７】
【表６５】
2011139542.tif 000094
６．２．２６  ポートＣＲＣエラーＡＬＰＡレジスタ
このレジスタは、ＣＲＣエラーを有した最後のフレームのＡＬＰＡを含んでいる。ＡＬＰＡは、フレームのＳＩＤから得られる。ＳＩＤが壊れており、このＡＬＰＡが正確でないこともありうることに注意しなければならない。ＭＳＢは、ＡＬＰＡフィールドが更新されたかどうかを示している。レジスタが読まれると有効なビットがクリアされる。リセット後にこのレジスタはＣＲＣエラーが発生しＡＬＰＡをキャプチャしたことを示していることに注意しなければならない。これは、セルフテスト時に内部ループで送られたデータパターンの結果である。このレジスタの値は０ｘ８０Ｄ５である。
６．２．２７  ＲＸフレームカウントレジスタ
ＲＸフレームカウントレジスタは、モニタされているＲＸリンクで見られたフレームの数をカウントするのに使用される１６ビットカウンタである。このカウントは読み取り時にリセットされる。
６．２．２８  ポート接続試行レジスタ
ＡＲＢ接続要求により、このポートが接続を確立しようと試みた回数。カウントは最大値を継続して保持し読み取り時にクリアされる。この値はスイッチングモードでのみ有効である。
６．２．２９  ポート接続延期レジスタ
このポートが接続を試みたがビジーポートによって先送りされた回数。カウントは最大カウントに固執し読み取り時にクリアされる。この値はスイッチングモードでのみ有効である。
６．２．３０  ポートクロックデルタカウントタ
このレジスタは、伝送／受信クロックデルタカウンタの値を含んでいる。
６．２．３１  Ｓｒｃ／Ｄｅｓｔ  ＡＬＰＡレジスタ
ＡＬＰＡ有効ビットがポートエラー／変更ステータスレジスタ＃２で設定されているとき、このレジスタはこのポートで受け取った最後のフレームのソースおよび宛先ＡＬＰＡを含んでいる。各読み取りアクセス後にこのレジスタはクリアされる。
６．２．３２  ポートＡＬＰＡビットマップレジスタ
このレジスタは、最後のループ初期化サイクル時にこのポートで要求されたＡＬＰＡのビットマップを含んでいる。
６．２．３３  リモートＳＥＯＣ  Ｐ＿ＩＮＦＯレジスタ
このレジスタは、検出時にリモートＳＥＯＣ準拠デバイスから受け取ったＰ＿ＩＮＦＯ
ＳＥＯＣ順序集合からのペイロードデータを含んでいる。いかなるデバイスも検出されなかった場合または非ＳＥＯＣ準拠デバイスが検出された場合、このレジスタはすべてゼロにリセットされる。
６．２．３４リモートＳＥＯＣ  ＵＳＥＲレジスタ
このレジスタは、検出時にリモートＳＥＯＣ準拠デバイスから受け取ったＵＳＥＲ１およびＵＳＥＲ２  ＳＥＯＣ順序集合からのペイロードデータを含んでいる。いかなるデバイスも検出されなかった場合、また非ＳＥＯＣ準拠デバイスが検出された場合、このレジスタはすべてゼロにリセットされる。
６．２．３５  ＧＢＩＣ／ＳＦＰリードアドレスレジスタ
このレジスタは、ループスイッチによって読み取られる、ＧＢＩＣ（またはＳＦＰ）のシリアルＩＤ  ＥＥＰＲＯＭでの次の位置のアドレスを含んでいる。このレジスタはリセット時にゼロにリセットされ、ＧＢＩＣ／ＳＦＰへの読み取りが行われるたびにインクリメントされる。マイクロプロセッサは、ループスイッチが次の値を読むときにこのレジスタに新しい値を書き込み変更することができる。このレジスタはポートステータスレジスタ＃２でシリアルＲＤＹビットが設定されたときのみ変更されなければならない。ＧＢＩＣ／ＳＦＰアドレスは１１ビット値である。レジスタのトップの５ビットは常に０である。
６．２．３６  ポートオープンロックアップマックスカウントレジスタ
このレジスタのビット［７：０］は、ポートＯＰＮロックアップウオッチドッグタイマーのタイムアウト値を設定する。８ビットフィールドはレジスタの下位半分にあり、４０マイクロ秒の解像度を持っている。
【０３３８】
このレジスタのビット［１５：８］は、ｓｔｏｐ＿ｔｒａｆｆｉｃ＿ｃｎｔ＿ｍａｘ値を含んでいる。この８ビットフィールドは、状態マシーンが状態ＡＲＢ＿ＣＲＥＱまたはＡＲＢ＿ＣＯＮＮで安定している場合にトラフィックを本当に停止することを決定する前に「ｒｘｓｔａｔｅ」状態マシーンが取る遅延を定義している。このカウンタの解像度は１０ミリ秒である。
６．２．３７  ＧＢＩＣ／ＳＦＰシリアルＩＤデータレジスタ
このレジスタは、ＧＢＩＣ（またはＳＦＰ）のシリアルＩＤ  ＥＥＰＲＯＭから読んだデータを含んでいる。リセット後に、ループスイッチはＧＢＩＣ／ＳＦＰから先頭２バイトを読み（シリアルＩＤ  ＧＢＩＣまたはＳＦＰであると想定）、それをここに保存する。またループスイッチは、ポートステータスレジスタ＃２にシリアルＩＤ  Ｒｄｙビットを設定してデータがレディであることを示す。その後、マイクロプロセッサがこのデータを読むことができる。その際、ループスイッチは、自動的に進んでＧＢＩＣ／ＳＦＰから次の２バイトを読む。ループスイッチは一度に１バイトＥＥＰＲＯＭからデータを読み、読み取った最初のバイトはＬＳＢに、次のバイトはこのレジスタのＭＳＢに置かれる。
６．２．３８  ミスマッチＯＰＮのＳＲＣ／ＤＥＳＴ  ＡＬＰＡレジスタ
このレジスタは、ソース、ビット［１５：８］、宛先、ビット［７：０］、宛先ＩＤが前に受け取ったＯＰＮで宛先ＡＬＰＡとマッチしないフレームの最後の検出と結び付けられたＡＬＰＡを含んでいる。スイッチングモードでのみ有効であり、ハブエミュレーションモードではクリアされる。
６．２．３９  ＯＰＮミスマッチ宛先ＩＤレジスタ
このレジスタは、フレームのＦＣへッダからの宛先ＩＤ、ビット［７：０］、宛先ＩＤが前に受け取ったＯＰＮで宛先ＡＬＰＡとマッチしないフレームの最後の検出と結び付けられたＡＬＰＡを含んでいる。スイッチングモードでのみ有効であり、ハブエミュレーションモードではクリアされる。
６．２．４０  未知のＯＰＮ／ＬｏｓｔノードからのＳＲＣ／ＤＥＳＴ  ＡＬＰＡレジスタ
レジスタは、ソース、ビット［７：０］、宛先、ビット［１５：８］、未知のＯＰＮまたは失われたノードエラーの最後の検出と結び付けられているＡＬＰＡを含んでいる。このレジスタはスイッチングモードでのみ使われ、ハブエミュレーションモードではクリアされる。
６．２．４１  その他のコントロールレジスタ
【０３３９】
【表６６】
2011139542.tif 000095
６．２．４２  ＳＣＳＩ統計情報ＡＬＰＡ
このレジスタの下位８ビットは、読み書き統計情報を収集するのに使用されるＳＣＳＩ
ＦＣＰフレームの宛先ＡＬＰＡを決めるフィルタをコントロールする。０ｘｆｆという値は、ポート統計全体のすべての宛先ＡＬＰＡを有効にする。特定の宛先ＡＬＰＡにより、ＡＳＩＣはその宛先ＡＬＰＡのみの統計情報を追跡する。上位８ビットは、追跡されるＦＣＰフレームのソースＡＬＰＡを決める。上位８ビットの０ｘｆｆ値によって、すべてのソースＡＬＰＡの追跡が有効となる。
６．２．４３  ＳＣＳＩリードＩＯカウンタ
このレジスタは、ＳＣＳＩ統計情報ＡＬＰＡレジスタで設定されているソース／宛先ＡＬＰＡ基準にマッチするフレームのリードＩ／Ｏの数を追跡するリードカウンタのクリアを含んでいる。
６．２．４４  ＳＣＳＩライトＩＯカウンタ
このレジスタは、ＳＣＳＩ統計情報ＡＬＰＡレジスタで設定されているソース／宛先ＡＬＰＡ基準にマッチするフレームのライトＩ／Ｏの数を追跡するリードカウンタのクリアを含んでいる。
６．２．４５  ＳＣＳＩリードバイトカウンタ
このレジスタは、ＳＣＳＩ統計情報ＡＬＰＡレジスタで設定されているソース／宛先ＡＬＰＡ基準にマッチするフレームのリードバイトの数を追跡するリードカウンタのクリアを含んでいる。注：カウンタの正確な読み取りを保証するために、カウンタのビット４７−１６は、ビット１５−０の読み取り時に一時ホールディングレジスタにロードされる（アドレス０ｘ８４）。一時ホールディングレジスタは、ライトバイトカウンタと共用されるため、両方のレジスタの上位２ワードへのアクセス時に注意しなければならない。
６．２．４６  ＳＣＳＩライトバイトカウンタ
このレジスタは、ＳＣＳＩ統計情報ＡＬＰＡレジスタで設定されているソース／宛先ＡＬＰＡ基準にマッチするフレームからの読み取りバイト数を追跡するリードカウンタのクリアを含んでいる。注：カウンタの正確な読み取りを保証するために、カウンタのビット４７−１６は、ビット１５−０の読み取り時に一時ホールディングレジスタにロードされる（アドレス０ｘ８ａ）。一時ホールディングレジスタは、ライトバイトカウンタと共用されるため、両方のレジスタの上位２ワードへのアクセス時に注意しなければならない。６．３  ＣＰＵポートレジスタ
【０３４０】
【表６７−１】
2011139542.tif 000096
【０３４１】
【表６７−２】
2011139542.tif 000097
６．３．１  割込みレジスタ
【０３４２】
【表６８】
2011139542.tif 000098
Ｒｃｖ  ＣＲＣ  ｅｒｒｏｒ（ｂｉｔ  ０）  これは、受信データフレームでＣＲＣエラーが検出されたときに設定される（スイッチコアからのデータ）。このビットはゼロにリセットされる。
【０３４３】
Ｒｃｖ  Ｔａｇ  ｅｒｒｏｒ（ｂｉｔ  １）  これは、受信データでタグエラーが検出されたときに設定される（スイッチコアからのデータ）。このビットはゼロにリセットされる。
【０３４４】
Ｒｃｖ  Ｍｉｓｓｉｎｇ  Ｄｅｌｉｍｉｔｅｒ  ｅｒｒｏｒ（ｂｉｔ  ２）  これは受信データフレームで欠けているＳＯＦまたはＥＯＦが検出されたときに設定される（スイッチコアからのデータ）。このビットはゼロにリセットされる。
【０３４５】
Ｘｍｔ  Ｍｉｓｓｉｎｇ  Ｄｅｌｉｍｉｔｅｒ  ｅｒｒｏｒ（ｂｉｔ  ３）  これは、伝送データフレームで欠けているＳＯＦまたはＥＯＦが検出されたときに設定される（ＡＨＢバスからのデータ）。このビットはゼロにリセットされる。
【０３４６】
Ｒｃｖ  ＦＩＦＯ  ｏｖｅｒｒｕｎ（ｂｉｔ  ４）  これは、受信ＦＩＦＯにオーバランがあったときに設定される。このビットはゼロにリセットされる。
【０３４７】
Ｘｍｔ  ＦＩＦＯ  ｏｖｅｒｒｕｎ（ｂｉｔ  ５）  これは、伝送ＦＩＦＯにオーバランがあったときに設定される。このビットはゼロにリセットされる。
【０３４８】
Ｒｃｖ  ＤＭＡ  ｓｅｒｖｉｃｅ  ｔｉｍｅｒ  ｅｘｐｉｒｅｄ（ｂｉｔ  ７）  これは、ＤＭＡサービスタイマーが受信側で切れたときに設定される。このビットはゼロにリセットされる。
【０３４９】
Ｒｃｖ  ＣＲＣ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  ８）  これは、Ｒｃｖ  ＣＲＣエラーカウンタが最大カウントからゼロに戻ったときに設定される。このビットはゼロにリセットされる。
【０３５０】
Ｒｃｖ  ＴＡＧ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  ９）  これは、Ｒｃｖ  タグエラーカウンタが最大カウントからゼロに戻ったとときに設定される．このビットはゼロにリセットされる。
【０３５１】
Ｒｃｖ  Ｄｅｌｉｍｉｔｅｒ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  １０）  これは、Ｒｃｖ  Ｄｅｌｉｍｉｔｅｒエラーカウンタがその最大カウントからゼロに戻ったときに設定される。このビットはゼロにリセットされる。
【０３５２】
Ｒｃｖ  ＤＭＡ  ｓｅｒｖｉｃｅ  ｅｘｐｉｒｅｄ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  １１）  これは、Ｒｃｖ  ＤＭＡサービスカウンタが最大カウントからゼロに戻ったときに設定される。このビットはゼロにリセットされる。
【０３５３】
Ｘｍｔ  Ｄｅｌｉｍｉｔｅｒ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  １２）  これは、Ｘｍｔ  Ｄｅｌｉｍｉｔｅｒエラーカウンタが最大カウントからゼロにリセットされる設定される。このビットはゼロにリセットされる。
【０３５４】
Ｒｃｖ  ｗｏｒｄ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  １４）  これは、Ｒｃｖ  ｗｏｒｄカウンタが最大値をゼロに戻ったときに設定される。このビットはゼロにリセットされる。
【０３５５】
Ｘｍｔ  ｗｏｒｄ  ｃｏｕｎｔｅｒ  ｗｒａｐ（ｂｉｔ  １５）  これはＸｍｔ  ｗｏｒｄカウンタがその最大カウントからゼロに戻ったときに設定される。このビットはゼロにリセットされる。
【０３５６】
Ｒｃｖ  Ｆｒａｍｅ  ｒｅｃｅｉｖｅｄ  （ｂｉｔ  １６）  これは、Ｒｃｖ  ＦＩＦＯがスイッチコアから完全なフレームを受け取ったときに設定される。このビットはゼロにリセットされる。
【０３５７】
Ｘｍｔ  Ｆｒａｍｅ  ｒｅｃｅｉｖｅｄ（ｂｉｔ  １７）  これは、Ｘｍｔ  ＦＩＦＯがスイッチコアから完全なフレームを伝送したときに設定される。このビットはゼロにリセットされる。
【０３５８】
Ｒｃｖ  Ｆｒａｍｅ  ＤＭＡ’ｅｄ（ｂｉｔ  １８）  これは、ＦＩＦＯのＲｃｖ  ｆｒａｍｅがプロセッサによりＤＭＡされた後に設定される。
【０３５９】
Ｔｉｍｅｒ  ０（ｂｉｔ  ２４）  これは、Ｔｉｍｅｒ  ０カウンタが０に達したときに設定される。
【０３６０】
Ｔｉｍｅｒ  １（ｂｉｔ  ２５）  これは、Ｔｉｍｅｒ  １カウンタが０に達したときに設定される。
【０３６１】
Ｈｅａｒｔｂｅａｔ（ｂｉｔ  ２６）  これはＨｅａｒｔｂｅａｔカウンタが０に達したときに設定される。
６．３．２  割込みマスクレジスタ
【０３６２】
【表６９】
2011139542.tif 000099
Ｅｖｅｎｔ  ｉｎｔｅｒｒｕｐｔ  ｍａｓｋ（ｂｉｔｓ  ３１：０）  プロセッサに割込みを作成する割込みビットに対応したマスクビットを設定する。無視される割込みに対応したマス九ビットをリセットする。このレジスタは、ゼロにリセットされる。注：このレジスタは「ＩＮＴ＿」出力ピンに寄与する割込みビットを選択するにすぎない。実際の割込みレジスタビットには影響しない。
６．３．３  コントロールレジスタ
【０３６３】
【表７０】
2011139542.tif 000100
Ｒｅｖ  ｅｎａｂｌｅ（ｂｉｔ  ０）  このビットは受信パスを有効にするために設定されなければならない。このビットはゼロにリセットされる。
【０３６４】
Ｘｍｔ  ｅｎａｂｌｅ（ｂｉｔ  １）  このビットは受信パスを有効にするために設定されなければならない。このビットはゼロにリセットされる。
【０３６５】
Ｒｃｖ  ＣＲＣ  ｃｈｅｃｋｉｎｇ  ｅｎａｂｌｅ（ｂｉｔ  ２）  このビットが設定されていると、受信パスでＣＲＣチェックが有効になる。このビットはゼロにリセットされる。
【０３６６】
Ｘｍｔ  ＣＲＣ  ｇｅｎｅｒａｔｉｏｎ  ｅｎａｂｌｅ（ｂｉｔ  ３）  このビットが設定されていると、送信パスでＣＲＣ作成が有効になる。このビットはゼロにリセットされる。
【０３６７】
Ｒｃｖ  ＤＡＭ  ｓｅｒｖｉｃｅ  ｔｉｍｅｒ  ｅｎａｂｌｅ（ｂｉｔ  ４）  このビットが設定されていると、Ｒｅｃｅｉｖｅ  ＤＭＡサービスタイマーが有効になる。このビットはゼロにリセットされる。
【０３６８】
Ｂｉｇ  ｅｎｄｉａｎ（ｂｉｔ  ５）  このビットが設定されていると、次のようにスイッチとの間で出入りするすべてのワードでバイトスワップが実施される。［７：０］から［３１：２４］、［１５：８］から［２３：１６］、［２３：１６］から［１５：８］、［３１：２４］から［７：０］
ＤＭＡ  Ｒｅｓｅｔ（ｂｉｔ  ６）  設定されていると、このビットはＣＰＵポートモジュールを初期化する。リセットオペレーションを終了するには、このビットにゼロを書き込まなければならない。このビットはゼロにリセットされる。
【０３６９】
Ｒｃｖ  Ｔａｇ  ｃｈｅｃｋｉｎｇ  ｅｎａｂｌｅ（ｂｉｔ  ７）  このビットが設定されていると、受信パスでタグチェックが有効になる。このビットはゼロにリセットされる。
【０３７０】
Ｘｍｔ  Ｔａｇ  ｇｅｎｅｒａｔｉｏｎ  ｅｎａｂｌｅ（ｂｉｔ  ８）  このビットが設定されていると、伝送パスでタグ作成が有効になる。このビットが設定されていない場合、タグ情報はＴＸライトタグやＲｘライトタグを通して提供されなければならない。注：ＥＯＦタグは、前の２つのデータワードで設定される必要がある。このビットはゼロにリセットされる。
【０３７１】
Ｒｃｖ  ＤＭＡ  ｒｅｑｕｅｓｔ  ｅｎａｂｌｅ（ｂｉｔ  ９）  このビットが設定されていると、ＤＭＡ要求インタフェース機能が受信パスで有効になる。このビットはゼロにリセットされる。
【０３７２】
Ｘｍｔ  ＤＭＡ  ｒｅｑｕｅｓｔ  ｅｎａｂｌｅ（ｂｉｔ  １０）  このビットが設定されていると、ＤＭＡ要求インタフェース機能が伝送パスで有効になる。このビットはゼロにリセットされる。
【０３７３】
Ｄｉｓｃａｒｄ  ｆｒａｍｅ  ｏｎ  ｅｒｒｏｒ  ｅｎａｂｌｅ（ｂｉｔ  １１）  このビットが設定されていると、エラーが検出された際にフレームが破棄される。このビットはゼロにリセットされる。
【０３７４】
Ｒｏｕｔｅｒ  ｒｅｑｕｅｓｔ  ｅｎａｂｌｅ（ｂｉｔ  １２）  このビットが設定されていると、ルータインタフェース機能が有効になる。このビットはゼロにリセットされる。
【０３７５】
Ｇｌｏｂａｌ  Ｒｅｓｅｔ（ｂｉｔ  １４）  この信号は出力ピンにマッピングされ、システムレベル同期を保持するためＡＳＩＣグループ全体をリセットする。リセットオペレーションを終了するには、このビットにゼロを書き込まなければならない。このビットはゼロにリセットされる。
【０３７６】
ＡＲＭ  Ｒｅｓｅｔ（ｂｉｔ  １５）  設定されていると、このビットはＡＲＭプロセッサを初期化する。リセットオペレーションを終了するには、このビットにゼロを書き込まなければならない。このビットはゼロにリセットされる。
【０３７７】
Ｔｘ  ｗｒｉｔｅ  ｔａｇ［１：０］（ｂｉｔ  １７：１６）  このフィールドは、手動でＴｘ  ＦＩＦＯに書き込む際のタグビットを提供する。このフィールドはゼロにリセットされる。
【０３７８】
Ｒｘ  ｗｒｉｔｅ  ｔａｇ［１：０］（ｂｉｔ  ２１：２０）  このフィールドは、手動でＲｘ  ＦＩＦＯに書き込む際のタグビットを提供する。このフィールドはゼロにリセットされる。
【０３７９】
ＭＳＴＢ  Ｒｅｓｅｔ（ｂｉｔ  ２２）  このビットが設定されていると、ミリ秒タイマーがゼロにリセットされる。このビットはゼロにリセットされる
１０μｓ  Ｒｅｓｅｔ（ｂｉｔ  ２２）  このビットが設定されていると、１０ミリ秒タイマーがゼロにリセットされる。このビットはゼロにリセットされ。
【０３８０】
Ｓｅｎｄ  Ｆｒａｍｅ（ｂｉｔ  ２４）  フレームがＴｘ  ＦＩＦＯにロードされた後、フレームをスイッチコアに送るにはこのビットを設定する必要がある。このビットはセルフクリアである。
【０３８１】
ＣＲＣ  Ｅｒｒｏｒ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ２５）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８２】
Ｔａｇ  Ｅｒｒｏｒ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ２６）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８３】
ＲＣＶ  Ｄｅｌｉｍｉｔｅｒ  Ｅｒｒｏｒ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ２７）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８４】
ＤＭＡ  Ｓｅｒｖｉｃｅ  Ｅｘｐｉｒｅｄ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ２８）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８５】
ＸＭＴ  Ｄｅｌｉｍｉｔｅｒ  Ｅｒｒｏｒ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ２９）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８６】
ＲＣＶ  Ｆｒａｍｅ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ３０）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
【０３８７】
ＸＭＴ  Ｆｒａｍｅ  Ｃｎｔ  Ｅｎａｂｌｅ（ｂｉｔ  ３１）  このビットは統計カウンタに対応している．このビットが設定されていると、カウンタが有効になる。
６．３．４  Ｘｍｔ  ＦＩＦＯリードライトポインタレジスタ
【０３８８】
【表７１】
2011139542.tif 000101
Ｘｍｔ  ＦＩＦＯ  ｗｒｉｔｅ  ｐｏｉｎｔｅｒ［８：０］（ｂｉｔ  ８：０）  このフィールドは、Ｘｍｔ  ＦＩＦＯで書き込まれる次の位置を指定する。このフィールドはゼロにリセットされる。
【０３８９】
Ｘｍｔ  ＦＩＦＯ  ｒｅａｄ  ｐｏｉｎｔｅｒ［８：０］（ｂｉｔ  ２４：１６）  このフィールドは、Ｘｍｔ  ＦＩＦＯから読まれる次の位置を指定する。このフィールドはゼロにリセットされる。
６．３．５  Ｘｍｔ  ＦＩＦＯデータレジスタ
【０３９０】
【表７２】
2011139542.tif 000102
Ｘｍｔ  ＦＩＦＯ  ｄａｔａ［３１：０］（ｂｉｔｓ  ３１：０）  このレジスタの読み取りは、Ｘｍｔリードポインタによってアドレス指定されるＸｍｔ  ＦＩＦＯ  ＲＡＭの内容をレポートする。Ｘｍｔリードポインタはこのレジスタからの読み取り毎に１だけ自動的にインクリメントされる。このレジスタへの書き込みは、Ｘｍｔライトポインタによってアドレス指定されるワードへの書き込みとなる。Ｘｍｔライトポインタはこのレジスタへの書き込み毎に１だけ自動的にインクリメントされる。このレジスタはゼロにリセットされる。
６．３．６  Ｒｃｖ  ＤＭＡサービスタイマーレジスタ
【０３９１】
【表７３】
2011139542.tif 000103
Ｒｃｖ  ＤＭＡ  ｓｅｒｖｉｃｅ  ｔｉｍｅｒ［９：０］（ｂｉｔｓ  ９：０）  このフィールドは、ＤＭＡサービスタイマーカウンタにアクセスする。カウンタは、ＦＩＦＯにフルフレームを受け取るとカウントが開始され、フルフレームが完全にＤＭＡされるとカウントが停止される。各ビットは、ＭＳＴＢから派生した１ミリ秒を表している。ＤＭＡサービスタイマーはカウンタが載っている実際のカウントである。このカウンタはゼロにリセットされる。
【０３９２】
Ｒｃｖ  ＤＭＡ  ｓｅｒｖｉｃｅ  Ｍａｘ［９：０］（ｂｉｔｓ  ２５：１６）  ＲＣＶ  ＤＭＡサービスマックスは、対応する割込みビットを設定する前にカウンタがそこまでカウントする最大値である。このカウンタはゼロにリセットされる。
６．３．７  Ｒｃｖ  ＦＩＦＯリートライトポインタレジスタ
【０３９３】
【表７４】
2011139542.tif 000104
Ｒｃｖ  ＦＩＦＯライトポインタ［８：０］（ｂｉｔｓ  ８：０）  このフィールドは、Ｒｃｖ  ＦＩＦＯで書き込まれる次の位置を指定する。このフィールドはゼロにリセットされる。
【０３９４】
Ｒｃｖ  ＦＩＦＯリードポインタ［８：０］（ｂｉｔｓ  ２４：１６）  このフィールドは、Ｒｃｖ  ＦＩＦＯから読まれる次の位置を指定する。このフィールドはゼロにリセットされる。
６．３．８  Ｒｃｖ  ＦＩＦＯデータレジスタ
【０３９５】
【表７５】
2011139542.tif 000105
Ｒｃｖ  ＦＩＦＯ  ｄａｔａ［３１：０］（ｂｉｔｓ  ３１：０）  このレジスタを読むと、Ｒｃｖリードポインタがアドレス指定しているＲｃｖ  ＦＩＦＯ  ＲＡＭワードの内容がレポートされる。Ｒｃｖリードポインタは、このレジスタからのリード毎に１だけ自動的にインクリメントされる。このレジスタに書き込むと、Ｒｃｖライトポインタによってアドレス指定されているワードに書き込まれる。Ｒｃｖライトポインタは、このレジスタへの書き込み毎に１だけ自動的にインクリメントされる．このレジスタはゼロにリセットされる。
６．３．９  統計カウンタレジスタ
【０３９６】
【表７６】
2011139542.tif 000106
Ｓｔａｔｉｓｔｉｃ  ｃｏｕｎｔｅｒ［３１：０］（ｂｉｔｓ  ３１：０）  このレジスタを読むと、カウンタ値がレポートされる。このレジスタに書き込むと、このレジスタの値でカウンタがプリセットされる。各対応レジスタのイネーブルビットは、コントロールレジスタにある。カウンタはゼロにリセットされる。
７．  信号の説明
下の表は、Ｖｉｘｅｌ  ＳＯＣ４２２ループスイッチの信号を説明している。
【０３９７】
ＳＯＣ４２２  信号の説明
【０３９８】
【表７７−１】
2011139542.tif 000107
【０３９９】
【表７７−２】
2011139542.tif 000108
【０４００】
【表７８−１】
2011139542.tif 000109
【０４０１】
【表７８−２】
2011139542.tif 000110
先の発明は図と例を使って明瞭に分かりやすく詳しく説明されているが、以下の請求の精神や範囲から離れることなく、変更や修正を行うことができることは、本発明の内容に照らして通常の技量を有する者には明らかである。
【図１】
2011139542.tif 000111
【図３】
2011139542.tif 000112
【図４】
2011139542.tif 000113
【図７】
2011139542.tif 000114
【図８】
2011139542.tif 000115
【図９ａ】
2011139542.tif 000116
【図９ｂ】
2011139542.tif 000117
【図９ｃ】
2011139542.tif 000118
【図９ｄ】
2011139542.tif 000119
【図１０ａ】
2011139542.tif 000120
【図１０ｂ】
2011139542.tif 000121
【図１０ｃ】
2011139542.tif 000122
【図１０ｄ】
2011139542.tif 000123
【図１１ａ】
2011139542.tif 000124
【図１１ｂ】
2011139542.tif 000125
【図１１ｃ】
2011139542.tif 000126
【図１１ｄ】
2011139542.tif 000127
【図１２ａ】
2011139542.tif 000128
【図１２ｂ】
2011139542.tif 000129
【図１２ｃ】
2011139542.tif 000130
【図１３ａ】
2011139542.tif 000131
【図１３ｂ】
2011139542.tif 000132
【図１４ａ】
2011139542.tif 000133
【図１４ｂ】
2011139542.tif 000134
【図１５ａ】
2011139542.tif 000135
【図１５ｂ】
2011139542.tif 000136
【図１５ｃ】
2011139542.tif 000137
【図１５ｄ】
2011139542.tif 000138
【図１６ａ】
2011139542.tif 000139
【図１６ｂ】
2011139542.tif 000140
【図１６ｃ】
2011139542.tif 000141
【図１７】
2011139542.tif 000142
【図１８】
2011139542.tif 000143
【図１９】
2011139542.tif 000144
【図２０】
2011139542.tif 000145
【図２１】
2011139542.tif 000146
【図２２】
2011139542.tif 000147
【図２３】
2011139542.tif 000148
【図２４】
2011139542.tif 000149
【図２５】
2011139542.tif 000150
【図２６】
2011139542.tif 000151
【図２７】
2011139542.tif 000152
【図２８】
2011139542.tif 000153
【図２９】
2011139542.tif 000154
【図３０】
2011139542.tif 000155
【図３１】
2011139542.tif 000156
【図３２】
2011139542.tif 000157
【図３３】
2011139542.tif 000158
【図３４】
2011139542.tif 000159
【図３５】
2011139542.tif 000160
【図２】
2011139542.tif 000161
【図５】
2011139542.tif 000162
【図６】
2011139542.tif 000163
【外国語明細書】
2011139542000001.pdf