(57)【要約】 【課題】ＥＣＣの訂正能力を変更することなく、メモリセルの閾値電圧分布を従来よりも狭くすることよって、書込みまたは読出し電圧の上昇を抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ワード線と、ビット線と、ゲートがワード線のいずれかに接続されたメモリセルと、ワード線の電圧を駆動するワード線ドライバと、ビット線を介してメモリセルのデータを検出するセンスアンプとを備え、メモリセルは、ビット線とソースとの間に直列に接続されてセルストリングを構成し、セルストリングのうち選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返す書込みステージ中の或る書込みループでのベリファイ動作時点で、ワード線ドライバは、ワード線のうち、セルストリング内の選択メモリセル以外の非選択メモリセルに接続されたいずれかの非選択ワード線のベリファイ時の電圧を上昇させる。【選択図】図３
2011222101.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
ゲートが前記ワード線のいずれかに接続された複数のメモリセルと、
前記複数のワード線の電圧を駆動するワード線ドライバと、
前記複数のビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
複数の前記メモリセルは、前記ビット線とソースとの間に直列に接続されてセルストリングを構成し、
前記セルストリングのうち選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返す書込みステージ中の或る書込みループでのベリファイ動作時点で、前記ワード線ドライバは、前記ワード線のうち、前記セルストリング内の前記選択メモリセル以外の非選択メモリセルに接続されたいずれかの非選択ワード線のベリファイ時の電圧を上昇させることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線ドライバは、前記書込みステージ中の或る書込みループでのベリファイ動作時点で、前記選択メモリセルの両側または片側に隣接する非選択メモリセルに接続された非選択ワード線のベリファイ時の電圧を上昇させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ワード線ドライバは、前記書込みステージ中の或る書込みループでのベリファイ動作時点で、前記選択メモリセルの両側に隣接する非選択メモリセル以外の非選択メモリセルに接続された非選択ワード線のベリファイ時の電圧を上昇させることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線ドライバは、前記セルストリングのうち該セルストリングの両端または一端にある非選択メモリセル以外の非選択メモリセルに接続された非選択ワード線のベリファイ時の電圧を上昇させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ワード線ドライバは、前記書込みループごとに、前記非選択メモリセルに接続された前記ワード線のいずれかのベリファイ時の電圧を段階的に上昇させることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記メモリセルは、それぞれ複数ビットのデータを格納することができ、
前記ワード線ドライバは、前記複数ビットのデータうち前記メモリセルの閾値電圧が最も高くなるデータを書き込む期間の途中で、ベリファイ時の電圧を段階的に上昇させることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置は、メモリ容量を増大させるために微細化が進んでいる。微細化が進むと、隣接するメモリセル間の間隔が狭くなるため、メモリセル間の干渉等（以下、近接効果という）が無視できなくなる。これにより、データを書き込んだメモリセルの閾値電圧分布の幅が広くなってしまう。
【０００３】
一方、メモリの微細化に伴い、書込みおよび読出し時に印加される電圧も低下させることが好ましい。しかし、メモリセルの閾値電圧分布の幅が広くなると、データ間の間隔（電圧差）を大きくしなければならないので、書込みおよび読出し時に印加される電圧はむしろ高くなってしまう。従って、データ書込み後のメモリセルの閾値電圧とデータ消去後のメモリセルの閾値電圧との差が大きくなる。その結果、隣接するメモリセル間の干渉（近接効果）が大きくなり、さらに閾値電圧分布の幅が広くなってしまう。
【０００４】
閾値電圧分布の幅が広くなっても、ＥＣＣ（Error Correcting Code）を用いることによって、書込みまたは読出し電圧の上昇を抑制することができる。しかし、訂正能力の高いＥＣＣは、多くの冗長カラムを必要とし、ＥＣＣ回路のゲート数が多くなる。このため、メモリのチップサイズが大きくなり、コストを増大させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１４４２７７号公報
【特許文献２】特開２００９−５９４６０号公報
【特許文献３】特開２００９−３７７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＥＣＣの訂正能力を変更することなく、メモリセルの閾値電圧分布を従来よりも狭くすることよって、書込みまたは読出し電圧の上昇を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、複数のビット線と、ゲートが前記ワード線のいずれかに接続された複数のメモリセルと、前記複数のワード線の電圧を駆動するワード線ドライバと、前記複数のビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
複数の前記メモリセルは、前記ビット線とソースとの間に直列に接続されてセルストリングを構成し、
前記セルストリングのうち選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返す書込みステージ中の或る書込みループでのベリファイ動作時点で、前記ワード線ドライバは、前記ワード線のうち、前記セルストリング内の前記選択メモリセル以外の非選択メモリセルに接続されたいずれかの非選択ワード線のベリファイ時の電圧を上昇させることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】比較例としての典型的なデータ書込み動作を、メモリセルの閾値電圧分布の遷移で表現したグラフ。
【図３】第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線、並びに、選択トランジスタのゲートに印加されるベリファイ電圧を示す概念図。
【図４】第１の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフ。
【図５】第１の実施形態によるデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフ。
【図６】第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線、並びに、選択トランジスタのゲートに印加されるベリファイ電圧を示す概念図。
【図７】第２の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフ。
【図８】第３の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線、並びに、選択トランジスタのゲートに印加されるベリファイ電圧を示す概念図。
【図９】第３の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフ。
【図１０】第４の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線、並びに、選択トランジスタのゲートに印加されるベリファイ電圧を示す概念図。
【図１１】第４の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフ。
【図１２】第５の実施形態に従ったデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフ。
【図１３】第５の実施形態に従った或る書込みステージにおける選択ワード線の電圧の推移を示すグラフ。
【図１４】３ビットデータをメモリセルＭＣに書き込んだときの閾値電圧分布を示すグラフ。
【図１５】第１の実施形態の変形例によるＮＡＮＤストリングＮＳのワード線、並びに、選択トランジスタのゲートに印加されるベリファイ電圧を示す概念図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルがマトリクス状に二次元配置されている。メモリセルのゲートはワード線に接続されており、メモリセルのソースまたはドレインは、ビット線に接続されている。複数のワード線はロウ方向に、ビット線はカラム方向にそれぞれ互いに交差するように配線されている。メモリセルアレイ１１のビット線方向の一端にはセンスアンプ１２が配置されている。メモリセルアレイ１１のビット線方向の一端に対向する他端にもセンスアンプ１２が配置されている。センスアンプ１２は、ビット線に接続されており、選択ワード線に接続されたメモリセルに、ビット線を介して流れるセル電流を検知することによって、メモリセルに格納されたデータを検出する。メモリセルアレイ１１のワード線方向の両端には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、メモリセルへデータを書き込む際にワード線に電圧を印加するように構成されている。
【００１１】
ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列に接続されＮＡＮＤストリングを構成する。ＮＡＮＤストリングの一端は、選択トランジスタを介してビット線ＢＬに接続され、その他端は選択トランジスタを介してソースＳに接続されている。従って、メモリセルは、該メモリセルとビット線ＢＬとの間に介在する他のメモリセルを介してビット線ＢＬに接続される。ＮＡＮＤストリングにおいて隣接するメモリセル間の間隔は、例えば、３０ｎｍ以下である。
【００１２】
センスアンプ１２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１３】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、ワード線に電圧を印加することができるように構成されている。
【００１４】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１５】
図２（Ａ）〜図２（Ｄ）は、比較例としての典型的なデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフである。グラフの横軸は、メモリセルの閾値電圧である。グラフの縦軸は、メモリセルの個数である。図２（Ａ）は、消去状態の分布Ｄｅを示しており、総てのメモリセルが消去状態である。尚、図２（Ａ）〜図２（Ｄ）は、或る選択ワード線に接続された各カラムの選択メモリセルにデータを書き込む書込みステージを示している。
【００１６】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは、図３に示すようにフローティングゲートＦＧとコントロールゲートＣＧとを含む。コントロールゲートＣＧは、ワード線ＷＬに接続されており、ワード線ドライバ２１がワード線ＷＬを介して電圧をコントロールゲートＣＧに印加する。これにより、フローティングゲートＦＧに電荷（例えば、電子）を注入し、あるいは、フローティングゲートＦＧから電荷を引き抜くことによって、メモリセルＭＣの閾値電圧が変化する。例えば、総てのメモリセルＭＣがＮ型ＦＥＴ（Field-Effect Transistor）から成るとすると、フローティングゲートＦＧに電子を注入することによって閾値電圧が高くなる。逆に、フローティングゲートＦＧから電子を引き抜くことによって閾値電圧が低くなる。ここでは、メモリセルＭＣの閾値電圧が高い状態をデータ“０”とし、メモリセルＭＣの閾値電圧が低い状態をデータ“１”とする。即ち、図２（Ａ）に示す消去状態は、データ“１”を示し、図２（Ａ）〜図２（Ｄ）は、データ“１”を格納するメモリセルＭＣ（以下、“１”セルともいう）のいずれかにデータ“０”を書き込む動作を示している。
【００１７】
ＮＡＮＤ型フラッシュメモリは、選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返すことによってメモリセルＭＣにデータを書き込む。例えば、図２（Ａ）〜図２（Ｄ）は、それぞれ書込みループを実行した結果を示す閾値電圧分布を示すといってもよい。以下、複数の書込みループからなる一連の書込みシーケンスを書込みステージという。
【００１８】
１回の書込みベリファイ動作において所定の閾値電圧に達した選択メモリセルは、次の書込み動作において選択トランジスタＴｓｅｌｄ、Ｔｓｅｌｓ（図３参照）によってビット線から切断され、書込みが実行されない。ベリファイ動作において所定の閾値電圧に達していない選択メモリセルには、次の書込み動作においても書込みが実行される。
【００１９】
図２（Ｂ）は、１回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。Ｄｐ１は、書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ１のメモリセルのうち分布Ｄｐａ１は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ１のメモリセルのうち分布Ｄｐｂ１は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。
【００２０】
各書込み動作の実行後にベリファイ動作を実行する。ＶＬはベリファイレベルを示している。選択メモリセルの閾値電圧がベリファイレベルＶＬに達した場合、その選択メモリセルにはデータが書き込まれたものとみなされる。即ち、その選択メモリセルはベリファイに合格（パス）したものと判断される。従って、その選択メモリセルには、書込みステージにおける以降の書込みは実行されない。
【００２１】
一方、選択メモリセルの閾値電圧がベリファイレベルＶＬ未満の場合、その選択メモリセルにはデータが未だ書き込まれていないものとみなされる。即ち、その選択メモリセルはベリファイをフェイルしたものと判断される。従って、その選択メモリセルには、次の書込みループで書込みがさらに実行される。
【００２２】
図２（Ｃ）は、２回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。Ｄｐ２は、２回目の書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ２のメモリセルのうち分布Ｄｐａ２は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ２のメモリセルのうち分布Ｄｐｂ２は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。概略、分布Ｄｐａ１に属していたメモリセルが２回目の書込みによって分布Ｄｐａ２へ移行し、分布Ｄｐｂ１に属していたメモリセルが２回目の書込みによって分布Ｄｐｂ２へ移行する。
【００２３】
この２回目の書込み時点で、書込みスピードの速い分布Ｄｐａ２に属する大半のメモリセルの閾値電圧がベリファイレベルＶＬに達している。書込みスピードの遅い分布Ｄｐｂ２に属する大半のメモリセルの閾値電圧はまだベリファイレベルＶＬに達していない。ベリファイレベルＶＬに達したメモリセルについては、書込みが完了したものとみなされ、次の書込みループの対象にはならない。従って、以下、書込みが完了したカラムの選択メモリセルを書込み完了メモリセルと呼び、書込みがまだ完了していないカラムの選択メモリセルを書込み未完メモリセルと呼ぶ。
【００２４】
書込み完了メモリセルを含むＮＡＮＤストリングは、ビット線ＢＬおよびソースＳから切断されるので、書込み完了メモリセルのボディ領域（チャネル部分）は、電気的にフローティング状態となる。
【００２５】
図２（Ｄ）は、３回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。分布Ｄｐ３は、３回目の書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ３のメモリセルのうち分布Ｄｐａ３は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ３のメモリセルのうち分布Ｄｐｂ３は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。概略、図２（Ｃ）の分布Ｄｐａ２に属していたメモリセルが３回目の書込みによって分布Ｄｐａ３へ移行し、分布Ｄｐｂ２に属していたメモリセルが３回目の書込みによって分布Ｄｐｂ３へ移行する。
【００２６】
書込み完了メモリセルを含むＮＡＮＤストリングは、書込み未完メモリセルを含むＮＡＮＤストリングとワード線ＷＬを共有している。このため、書込み完了後であっても、ゲート電圧は、書込み完了メモリセルのゲートに印加される。このとき、書込み完了メモリセルのボディ領域の電位は、コントロールゲートＣＧとの容量カップリングによりゲート電圧に従って昇圧され、書込みがほとんど生じない。しかし、ボディ領域の電位は、ゲート電圧と等しい電圧までは遷移しないため、或る程度の電界がフローティングゲートＦＧに印加される。この電界により、書込み完了メモリセルに、少量の電荷が量子的に注入される。即ち、図２（Ｃ）の分布Ｄｐａ２に属する書込み完了メモリセルには、それ以降の書込みが禁止されるものの、図２（Ｄ）の分布Ｄｐａ３に示すように、書込み完了メモリセルの閾値電圧は、書込み完了以降の書込みループによって僅かながら上昇する。
【００２７】
従って、図２（Ｄ）の閾値電圧分布Ｄｐ３のうち閾値電圧の比較的高い分布Ｄｐａ３は、書込みスピードが速く、少ない書込みループで書込みが完了したメモリセルから構成される。閾値電圧の比較的低い分布Ｄｐｂ３は、書込みスピードが遅く、多くの書込みループで書込みが完了したメモリセルから構成される。
【００２８】
このように、書込み完了メモリセルの閾値電圧は、書込み完了後の書込みループによって徐々に上昇するので、全メモリセルの書込みが完了した書込みステージの終了時において、閾値電圧分布Ｄｐ３を広げてしまう。
【００２９】
そこで、本実施形態によるＮＡＮＤ型フラッシュメモリにおいて、ワード線ドライバ２１は、書込みステージ中の或る時点で、ＮＡＮＤストリング内の非選択メモリセルに接続されたいずれかのワード線のベリファイ時の電圧ＶＲＥＡＤを上昇させる。
【００３０】
図３は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイ電圧を示す概念図である。尚、ｎは整数である。図３に示すように、セルストリングとしてのＮＡＮＤストリングＮＳは、ビット線ＢＬとソースＳとの間に直列に接続された複数のメモリセルＭＣを備えている。ＮＡＮＤストリングＮＳの一端は、選択トランジスタＴｓｅｌｄを介してビット線ＢＬに接続され、その他端は、選択トランジスタＴｓｅｌｓを介してソースＳに接続されている。
【００３１】
各メモリセルＭＣは、ソース層、ドレイン層、フローティングゲートＦＧおよびコントロールゲートＣＧを含んでいる。ＮＡＮＤストリングＮＳ内において隣接する２つのメモリセルＭＣは、ソース層またはドレイン層を共有している。これにより、ＮＡＮＤストリングＮＳ内において複数のメモリセルＭＣは直列に接続されている。
【００３２】
図３において、ワード線ＷＬｋ（０≦ｋ≦ｎ）が選択ワード線として機能し、１≦ｋ≦ｎ−１の場合は、ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎが非選択ワード線として機能し、ｋ＝０の場合は、ＷＬ１〜ＷＬｎが非選択ワード線として機能し、ｋ＝ｎの場合は、ＷＬ０〜ＷＬｎ−１が非選択ワード線として機能している。ワード線ドライバ２１は、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄに最も近いワード線ＷＬＤＳおよびＷＬＤＤにも他の非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎと同じ電圧を印加している。尚、ワード線ＷＬ０〜ＷＬｎに接続されたメモリセルをそれぞれＭＣ０〜ＭＣｎと示す。ワード線ＷＬＤＳおよびＷＬＤＤに接続されたメモリセルをＭＣｄｓおよびＭＣｄｄと示す。ここでワード線ＷＬＤＳおよびＷＬＤＳは、ダミーワード線であり、セルＭＣｄｓおよびＭＣｄｄはデータ記憶としては使用されないダミーセルである。本実施形態ではダミーワード線ＷＬＤＳおよびＷＬＤＤを有するＮＡＮＤストリングを例として挙げるが、本実施形態は、ダミーワード線を持たないＮＡＮＤストリングに対しても適用することができる。この場合、本実施形態と同様の効果が得られる。
【００３３】
各書込みループにおいてデータ書込み後、メモリは、ベリファイ動作を実行する。ベリファイ動作において、ワード線ドライバ２１は、非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＳおよびＷＬＤＤにベリファイリード電圧ＶＲＥＡＤを印加する。ワード線ドライバ２１は、選択ワード線ＷＬｋにＶＲＥＡＤよりも低いゲート電圧ＶＣＧを印加する。さらに、ワード線ドライバ２１は、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄのゲート電圧をＶＳＧとする。ゲート電圧ＶＳＧは、ベリファイリード電圧ＶＲＥＡＤよりも低く、かつ、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄを導通状態にする電圧である。これにより、非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣｄｓおよびＭＣｄｄを導通状態になり、選択トランジスタＴｓｅｌｓおよびＴｓｅｌｄは導通状態になる。その結果、選択メモリセルＭＣｋがビット線ＢＬとソースＳとの間に接続された状態となる。ビット線ＢＬを介して選択メモリセルＭＣｋに電圧を印加することによってセンスアンプＳ／Ａは選択メモリセルＭＣｋのデータを検出することができる。
【００３４】
図４（Ａ）および図４（Ｂ）は、第１の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフである。図４（Ａ）は、選択ワード線ＷＬｋの電圧を示す。図４（Ｂ）は、非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳの各電圧を示す。
【００３５】
まず、図４（Ａ）に示す選択ワード線ＷＬｋの動作について説明する。ワード線ドライバ２１は、書込み動作における選択ワード線ＷＬｋのプログラム電圧ＶＰＧＭ（１）〜ＶＰＧＭ（Ｍ）を、書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてステップアップさせる。これにより、書込みループの回数が増大するごとに、プログラム電圧が高くなる。つまり、書込みステージの初期の書込みループにおいてベリファイに合格しなかったメモリセルであっても、プログラム電圧のステップアップによって、それ以降の書込みループにおいてデータ（電荷）が充分に書き込まれ、ベリファイにパスすることができる。
【００３６】
各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイ動作では、選択ワード線ＷＬｋに印加される電圧はＶＣＧであり、一定である。つまり、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて、ベリファイ動作における選択メモリセルＭＣｋのゲート電圧ＶＣＧは一定である。
【００３７】
一方、図４（Ｂ）に示す非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳの電圧は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭの書込み動作においてＶＰＡＳＳであり、一定である。しかし、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのベリファイ動作では、非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳの電圧は、ＶＲＥＡＤ（１）またはＶＲＥＡＤ（２）である。ここで、ＶＲＥＡＤ（１）は、ＶＲＥＡＤ（２）よりも低い電圧である。書込みステージの初期の書込みループにおいては、ワード線ドライバ２１は、比較的低いベリファイリード電圧ＶＲＥＡＤ（１）を非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳに印加する。書込みステージの或る時点で、ワード線ドライバ２１は、比較的高いベリファイリード電圧ＶＲＥＡＤ（２）を非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳに印加する。
【００３８】
このように、非選択ワード線に印加されるベリファイリード電圧を変更する理由について、図５（Ａ）〜図５（Ｃ）を参照しながら以下に説明する。図５（Ａ）〜図５（Ｃ）は、本実施形態によるデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフである。消去状態における閾値電圧分布は、図２（Ａ）と同じであるので、その図示を省略している。
【００３９】
従来のように各書込みループにおいて、ベリファイリード電圧が一定である場合、図２（Ｃ）および図２（Ｄ）を参照して説明したように、書込み完了メモリセルの閾値電圧は、書込み完了後の書込みループによって徐々に上昇して、書込みステージの終了時において、閾値電圧分布Ｄｐ３を広げてしまう。
【００４０】
これに対し、本実施形態によるメモリでは、書込みステージの初期において、低いベリファイリード電圧ＶＲＥＡＤ（１）を非選択ワード線に用いる。非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣＤＤ、ＭＣＤＳは、リファイリード電圧ＶＲＥＡＤ（１）がゲートに印加されることによって導通状態になるものの、それらのオン抵抗はＶＲＥＡＤ（２）と比較すると高い。このため、ビット線ＢＬとソースＳとの間の抵抗が見かけ上、高くなる。即ち、センスアンプ１２から見たときに、選択メモリセルＭＣｋの抵抗が高く見える。これは、ベリファイレベルＶＬが、見かけ上、低くなると換言してもよい。その結果、選択メモリセルは、ベリファイ動作において合格し易くなる。このときの見かけ上のベリファイレベルは、図５（Ａ）においてＶＬ０と表示されている。
【００４１】
図５（Ａ）〜図５（Ｃ）の分布Ｄｐａｉ（ｉ＝１〜３）に属する書込みの速い選択メモリセルは、少ない書込み回数でベリファイに合格する。このとき、図５（Ｂ）に示すように分布Ｄｐｂｉに属する書込みの遅い選択メモリセルの一部も、少ない書込み回数でベリファイに合格するが、分布Ｄｐｂｉに属する選択メモリセルの多くは、依然としてベリファイに合格していない。
【００４２】
ワード線ドライバ２１は、書込みステージ中の或る時点で、ベリファイリード電圧を比較的高いＶＲＥＡＤ（２）に上昇させる。これにより、非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣＤＤ、ＭＣＤＳのオン抵抗が低くなる。このため、ビット線ＢＬとソースＳとの間の抵抗が見かけ上、低くなる。即ち、センスアンプ１２から見たときに、選択メモリセルＭＣｋの抵抗が比較的低く見える。これは、ベリファイレベルが、見かけ上、高くなると換言してもよい。その結果、選択メモリセルは、ベリファイ動作において合格し難くなる。このときの見かけ上のベリファイレベルは、図５（Ｃ）においてＶＬ１と表示されている。
【００４３】
図５（Ｂ）に示すように、分布Ｄｐａ２に属する書込みの速い選択メモリセルの多くは、ベリファイリード電圧ＶＲＥＡＤ（１）を用いた書込みループにおいて既にベリファイに合格している。これらの書込みの速い選択メモリセルは、見かけ上、低いベリファイレベルＶＬ０によってベリファイをパスしている。従って、図５（Ｂ）の分布Ｄｐａ２は、比較例の図２（Ｃ）の分布Ｄｐａ２と比較して、閾値電圧の低い側へシフトしている。このように見かけ上のベリファイレベルが変更されても、一旦ベリファイをパスした選択メモリセルは、その後の書込みループにおいて書込みが禁止される。一方、上述のとおり、書込みが禁止されても、その後の書込みループにおけるワード線ＷＬｋの駆動によって、書込みの完了した選択メモリセルの閾値電圧は、若干上昇する。つまり、本実施形態では、ベリファイをパスした書込みの速い選択メモリセルの閾値電圧がもともと低電圧側にシフトしているので、書込みの完了後の閾値電圧の上昇は、書込みの速い選択メモリセルでは実質的にキャンセルされ得る。ここで、書込みの完了後の閾値電圧の上昇をキャンセルするために、ベリファイリード電圧ＶＬ０とＶＬ１との差は、書込み完了後の書込みループによる閾値電圧のシフト量とほぼ同等であることが好ましい。
【００４４】
また、書込みステージ中の或る時点で、ベリファイリード電圧がＶＲＥＡＤ（２）にステップアップすると、図５（Ｃ）に示すように、分布Ｄｐｂ３に属する書込みの遅い選択メモリセルは、ベリファイリード電圧ＶＲＥＡＤ（２）を用いた書込みループにおいてベリファイを受ける。これらの書込みの遅い選択メモリセルは、見かけ上、高いベリファイレベルＶＬ１を超えたときにベリファイをパスする。その結果、書込みの遅い選択メモリセルの閾値電圧分布Ｄｐｂ３と書込みの速い選択メモリセルの閾値電圧分布Ｄｐａ３との重複領域が大きくなり、全体の閾値電圧分布Ｄｐ３の幅が狭くなる。
【００４５】
このように本実施形態によるＮＡＮＤ型フラッシュメモリは、書込みステージの初期の書込みループにおいてベリファイレベルを見かけ上低くしておき、書込みステージの途中の書込みループにおいてベリファイレベルを上昇させることによって、書込み後のメモリセルの閾値電圧分布を狭くすることができる。書込み後のメモリセルの閾値電圧分布を狭くすることによって、本実施形態は、ＥＣＣの訂正能力を変更することなく、書込み電圧または読出し電圧の上昇を抑制することができる。従って、本実施形態は、チップサイズの増大を抑制することができる。
【００４６】
近年のメモリセルの微細化およびメモリ容量の増大化により、各ＮＡＮＤストリングＮＳに含まれるメモリセルＭＣの個数は増加している。このような状況において、ＮＡＮＤストリングＮＳ全体のオン抵抗は、単一の選択メモリセルＭＣｋに印加されるベリファイ電圧ＶＣＧよりも、多くの非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣＤＤ、ＭＣＤＳに印加されるベリファイ電圧ＶＲＥＡＤによって大きく変動し得る。従って、書込みステージの途中においてベリファイ電圧ＶＲＥＡＤを変更することによって、閾値電圧分布Ｄｐ３の幅を効果的に狭めることができる。
【００４７】
ＶＲＥＡＤ（１）とＶＲＥＡＤ（２）との電圧差ΔＶＲＥＡＤは、隣接するメモリセルＭＣのゲート間隔に依存する。例えば、隣接するゲート間の間隔が約３０ｎｍの世代において、電圧差ΔＶＲＥＡＤは、０．４Ｖ〜０．６Ｖであることが好ましい。隣接するゲート間の間隔が約２５ｎｍの世代において、電圧差ΔＶＲＥＡＤは、０．３Ｖ〜０．４Ｖであることが好ましい。隣接するゲート間の間隔が約２０ｎｍの世代において、電圧差ΔＶＲＥＡＤは、０．２Ｖから０．３Ｖであることが好ましい。
【００４８】
ベリファイリード電圧ＶＲＥＡＤを変更する書込みループＬｏｏｐｊ（１≦ｊ≦Ｍ）は、全書込みループの中間の書込みループであることが好ましい。即ち、ｊは、Ｍ／２の前後の整数であることが好ましい。しかし、メモリセルにデータの書込みステージと消去とを繰り返すと、フローティングゲートＦＧとボディ領域との間のトンネル絶縁膜にトラップされる電荷が発生するので、書込みステージ内の書込みループ数は減少する傾向がある。この電荷トラップを考慮すると、ベリファイリード電圧ＶＲＥＡＤを変更する書込みループＬｏｏｐｊは、全書込みループの中間より少し前の書込みループであることが好ましい。即ち、ｊは、Ｍ／２より小さい整数であることが好ましい。
【００４９】
また、本実施形態において、ワード線ドライバ２１は、書込みステージの途中においてベリファイ電圧ＶＲＥＡＤを１回だけステップアップしている。しかし、各書込みステージ内においてリファイ電圧ＶＲＥＡＤを変更する回数は限定しない。ワード線ドライバ２１は、書込みステージの途中においてベリファイ電圧ＶＲＥＡＤを２回以上増大させてもよい。例えば、ワード線ドライバ２１は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてベリファイ電圧ＶＲＥＡＤを増大させてもよい。この場合、ベリファイ電圧ＶＲＥＡＤを細かく多段階に設定する必要があるが、閾値電圧分布Ｄｐ３の幅をより効果的に狭くし、閾値電圧のばらつきをさらに抑制することができる。ベリファイリード電圧ＶＲＥＡＤのステップアップ幅は、各書込みループにおいて等しいことが好ましい。例えば、或る書込みステージにおいて上昇するベリファイリード電圧を上記ΔＶＲＥＡＤとすると、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイリード電圧ＶＲＥＡＤのステップアップ幅は、ΔＶＲＥＡＤ／（Ｍ−１）とすればよい。
【００５０】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイ電圧を示す概念図である。
【００５１】
第１の実施形態では、ワード線ドライバ２１は、選択ワード線ＷＬｋ以外の非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤに、等しいベリファイリード電圧ＶＲＥＡＤを印加している。これに対し、第２の実施形態では、ワード線ドライバ２１は、ＮＡＮＤストリングＮＳ内において選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫを、他の非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎのベリファイリード電圧ＶＲＥＡＤと相違させている。
【００５２】
隣接するメモリセル間の間隔が狭くなるにつれ、近接効果が大きくなる。ベリファイリード動作では、選択ワード線ＷＬｋに隣接するワード線ＷＬｋ−１、ＷＬｋ＋１に接続されるメモリセルＭＣｋ−１、ＭＣｋ＋１は導通状態になる必要がある。
【００５３】
しかし、隣接するワード線間の間隔が狭くなると、ワード線間の容量、あるいは、ワード線と該ワード線に隣接するワード線に対応するフローティングゲートＦＧとの間の容量が大きくなる（以下、この現象を近接効果ともいう）。よって、メモリセルＭＣｋ−１、ＭＣｋ＋１のフローティングゲートＦＧは、近接効果により、選択ワード線ＷＬｋの電圧の影響を受けやすくなる。ベリファイリードでは、選択ワード線ＷＬｋにはＶＲＥＡＤよりも低い電圧ＶＣＧが印加される。このため、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１のフローティングゲートＦＧの電圧は、その他の非選択メモリセルＭＣ０〜ＭＣｋ−２、ＭＣｋ＋２〜ＭＣｎのフローティングゲートＦＧの電圧よりも上がり難い。すなわち、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧は、その他の非選択メモリセルＭＣ０〜ＭＣｋ−２、ＭＣｋ＋２〜ＭＣｎの閾値電圧よりも、見かけ上、高くなり、その結果、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１は導通状態になり難くなる。
【００５４】
このため、選択ワード線ＷＬｋに隣接するワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫは、他の非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎのベリファイリード電圧ＶＲＥＡＤよりも高く設定されている。これにより、選択ワード線ＷＬｋの電圧ＶＣＧがワード線ＷＬｋ−１、ＷＬｋ＋１に与える影響を可及的にキャンセルしている。
【００５５】
さらに、第２の実施形態では、ワード線ドライバ２１は、選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫのみを書込みステージの途中で上昇させる。ワード線ドライバ２１は、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１以外の非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧ＶＲＥＡＤを一定のまま維持する。第２の実施形態のその他の動作は、第１の実施形態の対応する動作と同じでよい。また第２の実施形態の構成も、第１の実施形態の構成と同様でよい。
【００５６】
図７（Ａ）〜図７（Ｃ）は、第２の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフである。
【００５７】
図７（Ａ）に示すように、選択ワード線ＷＬｋに隣接しない非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧ＶＲＥＡＤは、書込みステージ内の全書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて一定である。
【００５８】
図７（Ｂ）に示すように、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧は、書込みステージ途中の書込みループＬｏｏｐｊにおいてＶＲＥＡＤＫ（１）からＶＲＥＡＤＫ（２）へ変化している。
【００５９】
図７（Ｃ）に示すように、選択ワード線ＷＬｋのベリファイリード電圧ＶＣＧは、書込みステージ内の全書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて一定である。
【００６０】
通常、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１が、近接効果により、非選択ワード線の中で選択メモリセルＭＣｋに最も大きな影響を与えている。つまり、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１の電圧によって、選択メモリセルＭＣｋの閾値電圧を或る程度制御することができる。従って、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のみのベリファイリード電圧を変更するだけでも、図５（Ｃ）に示す閾値電圧分布Ｄｐ３の幅を効果的に狭めることができる。第２の実施形態は、さらに第１の実施形態の他の効果をも得ることができる。また、第２の実施形態は、２本の非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のみを上昇させれば足りるので、第１の実施形態よりも消費電力を低減させることができる。
【００６１】
第２の実施形態は、選択ワード線ＷＬｋの片側に隣接する非選択ワード線ＷＬｋ＋１またはＷＬｋ−１のいずれかのベリファイリード電圧ＶＲＥＡＤＫのみをステップアップさせてもよい。この場合であっても第２の実施形態の効果は失われない。
【００６２】
ベリファイリード電圧ＶＲＥＡＤＫ（１）とベリファイリード電圧ＶＲＥＡＤＫ（２）との電圧差ΔＶＲＥＡＤＫは、第１の実施形態における電圧差ΔＶＲＥＡＤと同程度でよい。
【００６３】
また、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧をステップアップさせる書込みループＬｏｏｐｊは、第１の実施形態と同様に、経時的に書込みステージ内の書込みループ数が減少する傾向を考慮して、全書込みループの中間以前の書込みループであることが好ましい。即ち、ｊは、Ｍ／２より小さい整数であることが好ましい。
【００６４】
非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧をステップアップさせる回数も、第１の実施形態と同様に限定しない。ワード線ドライバ２１は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてベリファイ電圧ＶＲＥＡＤＫを増大させてもよい。このとき、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイリード電圧ＶＲＥＡＤＫのステップアップ幅は、ΔＶＲＥＡＤＫ／（Ｍ−１）とすればよい。
【００６５】
（第３の実施形態）
図８は、本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイ電圧を示す概念図である。
【００６６】
第２の実施形態では、ワード線ドライバ２１は、選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫのみを書込みステージの途中で上昇させている。ワード線ドライバ２１は、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１以外の非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧ＶＲＥＡＤを一定のまま維持している。これに対し、第３の実施形態では、ワード線ドライバ２１は、選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫを一定に維持する。そして、ワード線ドライバ２１は、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１以外の非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧ＶＲＥＡＤを書込みステージの途中で上昇させている。第３の実施形態のその他の動作は、第２の実施形態の対応する動作と同じでよい。また第３の実施形態の構成は、第２の実施形態の構成と同様でよい。
【００６７】
図９（Ａ）〜図９（Ｃ）は、第３の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフである。
【００６８】
図９（Ａ）に示すように、選択ワード線ＷＬｋに隣接しない非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧は、書込みステージ途中の書込みループＬｏｏｐｊにおいてＶＲＥＡＤ（１）からＶＲＥＡＤ（２）へ変化している。
【００６９】
図９（Ｂ）に示すように、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫは、書込みステージ内の全書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて一定である。
【００７０】
図９（Ｃ）に示すように、選択ワード線ＷＬｋのベリファイリード電圧ＶＣＧは、書込みステージ内の全書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて一定である。
【００７１】
非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳは、選択ワード線ＷＬｋに隣接しないものの、その個数は非常に多い。このため、非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧をＶＲＥＡＤ（１）からＶＲＥＡＤ（２）へステップアップさせても、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。ただし、第３の実施形態の消費電力は、第２の実施形態のそれよりも上昇する。
【００７２】
ベリファイリード電圧ＶＲＥＡＤ（１）をＶＲＥＡＤ（２）へステップアップさせる書込みループＬｏｏｐｊは、第１の実施形態と同様に経時的に書込みステージ内の書込みループ数が減少する傾向を考慮して、全書込みループの中間以前の書込みループであることが好ましい。即ち、ｊは、Ｍ／２より小さい整数であることが好ましい。
【００７３】
ベリファイリード電圧をステップアップさせる回数も、第１の実施形態と同様に限定しない。ワード線ドライバ２１は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてベリファイ電圧ＶＲＥＡＤを増大させてもよい。このとき、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイリード電圧ＶＲＥＡＤのステップアップ幅は、ΔＶＲＥＡＤ／（Ｍ−１）とすればよい。
【００７４】
（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイ電圧を示す概念図である。
【００７５】
第４の実施形態は、第２の実施形態および第３の実施形態の組合せの実施形態である。即ち、第４の実施形態では、ワード線ドライバ２１は、選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧ＶＲＥＡＤＫと非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧ＶＲＥＡＤとをともに書込みステージの途中で上昇させている。
【００７６】
第４の実施形態の構成は、第１の実施形態の構成と同様でよい。
【００７７】
図１１（Ａ）〜図１１（Ｃ）は、第４の実施形態に従った或る書込みステージにおけるワード線の電圧の推移を示すグラフである。
【００７８】
図１１（Ａ）に示すように、選択ワード線ＷＬｋに隣接しない非選択ワード線ＷＬ０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧は、書込みステージ途中の書込みループＬｏｏｐｊにおいてＶＲＥＡＤ（１）からＶＲＥＡＤ（２）へ変化している。
【００７９】
図１１（Ｂ）に示すように、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧は、書込みステージ途中の書込みループＬｏｏｐｊにおいてＶＲＥＡＤＫ（１）からＶＲＥＡＤＫ（２）へ変化している。
【００８０】
図１１（Ｃ）に示すように、選択ワード線ＷＬｋのベリファイリード電圧ＶＣＧは、書込みステージ内の全書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて一定である。
【００８１】
このように、非選択ワード線ＷＬ０〜ＷＬｎ、ＷＬＤＤおよびＷＬＤＳのベリファイリード電圧をステップアップさせることによって、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８２】
ベリファイリード電圧ＶＲＥＡＤ（１）とベリファイリード電圧ＶＲＥＡＤ（２）との電圧差ΔＶＲＥＡＤおよびベリファイリード電圧ＶＲＥＡＤＫ（１）とベリファイリード電圧ＶＲＥＡＤＫ（２）との電圧差ΔＶＲＥＡＤＫは、第１の実施形態における電圧差ΔＶＲＥＡＤ以下でよい。電圧差ΔＶＲＥＡＤおよび電圧差ΔＶＲＥＡＤＫを第１の実施形態における電圧差ΔＶＲＥＡＤと同程度にすれば、第２、第３の実施形態の効果が同時に得られる。一方、電圧差ΔＶＲＥＡＤおよび電圧差ΔＶＲＥＡＤＫを小さくすると、メモリセルセルへのストレスも低減でき、メモリセルの特性の信頼性を損なうことなく、閾値電圧分布の幅を狭くすることができる。
【００８３】
また、ベリファイリード電圧ＶＲＥＡＤおよびＶＲＥＡＤＫをステップアップさせる書込みループＬｏｏｐｊは、第１の実施形態と同様に経時的に書込みステージ内の書込みループ数が減少する傾向を考慮して、全書込みループの中間以前の書込みループであることが好ましい。即ち、ｊは、Ｍ／２より小さい整数であることが好ましい。
【００８４】
ベリファイリード電圧ＶＲＥＡＤおよびＶＲＥＡＤＫをステップアップさせる回数も、第１の実施形態と同様に限定しない。ワード線ドライバ２１は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてベリファイ電圧ＶＲＥＡＤおよびＶＲＥＡＤＫを増大させてもよい。このとき、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイリード電圧ＶＲＥＡＤおよびＶＲＥＡＤＫのステップアップ幅は、それぞれΔＶＲＥＡＤ／（Ｍ−１）およびΔＶＲＥＡＤＫ／（Ｍ−１）とすればよい。
【００８５】
（第５の実施形態）
図１２（Ａ）〜図１２（Ｃ）は、本発明に係る第５の実施形態に従ったデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフである。グラフの横軸は、メモリセルの閾値電圧である。グラフの縦軸は、メモリセルの個数である。第５の実施形態では、各メモリセルＭＣが２ビットデータを格納する。即ち、第５の実施形態によるＮＡＮＤ型フラッシュメモリは、多値メモリである。
【００８６】
図１２（Ａ）は、消去状態の分布Ｄｅを示しており、総てのメモリセルが消去状態である。メモリセルＭＣに２ビットデータを格納するために、２回の書込みステージが必要となる。
【００８７】
最初の書込みステージでは、メモリは、図１２（Ａ）の分布Ｄｅ（データ“１”）のメモリセルＭＣにデータ“０”を書き込んで図１２（Ｂ）の分布Ｄ０（データ“０”）を形成する（Lower Pageの書込み）。このとき、上記第１の実施形態から第４の実施形態のいずれかの実施形態を用いて、メモリセルＭＣにデータ“０”を書き込めばよい。これにより、分布Ｄ０の幅を狭くすることができる。最初の書込みステージにおいて、ベリファイレベルはＶＡ１である。
【００８８】
２回目の書込みステージでは、メモリは、図１２（Ｂ）の分布Ｄｅ（データ“１”）のメモリセルＭＣから図１２（Ｃ）の分布Ｄａ（データ“１０”）を形成し、図１２（Ｂ）の分布Ｄ０（データ“０”）のメモリセルＭＣから図１２（Ｃ）の分布Ｄｂ（データ“００”）および分布Ｄｃ（データ“０１”）を形成する（Upper Pageの書込み）。図１２（Ｃ）において分布Ｄｅはデータ“１１”となる。２回目の書込みステージにおいて、ベリファイレベルはＶＡ２、ＶＢ２、ＶＣ２である。
【００８９】
図１３は、第５の実施形態に従った或る書込みステージにおける選択ワード線の電圧の推移を示すグラフである。非選択ワード線の電圧の推移は、第４の実施形態のいずれかにおける非選択ワード線の電圧の推移と同じでよいので、ここでは図示を省略している。各メモリセルＭＣに２ビットデータを書き込むため、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて、ベリファイリード電圧が３段階に変更されている。ベリファイリード電圧ＶＲＥＡＤ（Ａ）は、図１２（Ｃ）の分布Ｄａを読み出すときの選択ワード線ＷＬｋの電圧である。ベリファイリード電圧ＶＲＥＡＤ（Ｂ）は、分布Ｄｂを読み出すときの選択ワード線ＷＬｋの電圧である。ベリファイリード電圧ＶＲＥＡＤ（Ｃ）は、分布Ｄｃを読み出すときの選択ワード線ＷＬｋの電圧である。従って、ベリファイリード電圧は、ＶＲＥＡＤ（Ａ）、ＶＲＥＡＤ（Ｂ）およびＶＲＥＡＤ（Ｃ）の順番に大きくなる。
【００９０】
各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて、ベリファイリード動作は、分布Ｄａ、ＤｂおよびＤｃのそれぞれにおいて実行される。従って、図１３に示すように、ベリファイリード動作では、ベリファイリード電圧ＶＲＥＡＤ（Ａ）、ＶＲＥＡＤ（Ｂ）、ＶＲＥＡＤ（Ｃ）のそれぞれを用いて読出し動作が実行される。
【００９１】
書込みステージの初期の段階では、プログラム電圧ＶＰＧＭが低いので、閾値電圧の低いデータがメモリセルに書き込まれる。書込みループが繰り返し実行されてプログラム電圧ＶＰＧＭが上昇すると、閾値電圧の高いデータがメモリセルに書き込まれる。即ち、書込み動作は、概略、分布Ｄａ、ＤｂおよびＤｃの順番に実行される。
【００９２】
尚、書込み動作は、分布Ｄａ、ＤｂおよびＤｃの順番に実行されるので、書込みステージの初期の段階では、主に分布Ｄａに対応するデータがメモリセルに書き込まれ、分布ＤｂおよびＤｃに対応するデータは、まだメモリセルに書き込まれないと予測できる。従って、書込みステージの初期の書込みループでは、低いベリファイリード電圧ＶＲＥＡＤ（Ａ）を用いたベリファイリードのみを実行し、ＶＲＥＡＤ（Ｂ）およびＶＲＥＡＤ（Ｃ）を用いたベリファイリードは実行しなくてもよい。よって、ＶＲＥＡＤ（Ｂ）およびＶＲＥＡＤ（Ｃ）を用いたベリファイリードは、スキップしてもよい。
【００９３】
書込みループの繰り返しが或る程度進んだ時点では、分布ＤａおよびＤｂに対応するデータがメモリセルに書き込まれ、分布Ｄｃに対応するデータはまだメモリセルに書き込まれないと予測できる。従って、ＶＲＥＡＤ（Ａ）を用いたベリファイリードおよびＶＲＥＡＤ（Ｂ）を用いたベリファイリードを実行し、ＶＲＥＡＤ（Ｃ）を用いたベリファイリードをスキップしてよい。
【００９４】
さらに書込みループの繰り返しが進んだ時点では、分布Ｄｃのデータがメモリセルに書き込まれ、分布Ｄａのデータはメモリセルが書込み完了すると予測できる。従って、ＶＲＥＡＤ（Ｂ）およびＶＲＥＡＤ（Ｃ）を用いた各ベリファイリードを実行し、ＶＲＥＡＤ（Ａ）を用いたベリファイリードをスキップしてよい。このように、ベリファイスキップを利用すれば、各書込みループの期間を短縮し、その結果、書込みステージを短時間で実行できる。
【００９５】
図１２（Ｃ）を再度参照する。分布Ｄａ〜Ｄｃのなかで分布Ｄｃに属するメモリセルの閾値電圧は最も高く、分布Ｄｃの上限によって読出し時における非選択ワード線に印加する電圧が決まる。分布Ｄｃの幅が狭いと、閾値電圧の最高値が低くなるので、非選択ワード線に印加する電圧を低くすることができる。従って、少なくともデータ“０１”の書込みにおいて、上記第１から第４の実施形態のいずれかを適用することが好ましい。即ち、ワード線ドライバ２１は、２ビットデータのうちメモリセルの閾値電圧が最も高くなるデータ“０１”を書き込むステージの途中で、ベリファイ電圧を段階的に上昇させる。これにより、分布Ｄｃの幅を狭くすることができ、読出し時の非選択ワード線電圧を低減することができる。その結果、書込み速度を高速化できる。
【００９６】
例えば、２回目の書込みステージにおいて、メモリが閾値電圧の大きさに基づいて分布Ｄａ（データ“１０”）、Ｄｂ（データ“００”）、Ｄｃ（データ“０１”）の順番に書き込む場合、閾値電圧が最も高い分布Ｄｃの書込み時に上記第１から第４の実施形態のいずれかを適用することが好ましい。
【００９７】
分布Ｄａ，分布Ｄｂ，分布Ｄｃの順に書込みを行う場合には、分布Ｄａ〜Ｄｃのなかで分布Ｄａが最初に書込みが完了する。書込み完了後、分布Ｄａのメモリセルは、その後に書込みが実行されるメモリセルから近接効果（セル間干渉ともいう）を受ける。このため、分布Ｄａの幅は、他の分布Ｄｂ、Ｄｃに比べて広くなり易い。従って、データ“１０”の書込みにおいても、上記第１から第４の実施形態のいずれかを適用してもよい。これにより、分布ＤｃおよびＤａの両方の幅を狭くすることができる。分布ＤｃおよびＤａの幅を狭くすることによって、分布Ｄｅと分布Ｄｃとの間の閾値電圧差がさらに小さくなる。これにより、読出し時の非選択ワード線電圧をさらに低減することができ、書込み速度を高速化できる。
【００９８】
さらに、分布Ｄａ〜Ｄｃの全部の書込みにおいて、上記第１から第４の実施形態のいずれかを適用してもよい。これにより、分布Ｄａ〜Ｄｃの幅を狭くすることができる。分布Ｄａ〜Ｄｃの幅を狭くすることによって、分布Ｄｅと分布Ｄｃとの間の閾値電圧差がさらに小さくなる。これにより、読出し時の非選択ワード線電圧をさらに低減することができ、書込み速度を高速化できる。
【００９９】
勿論、分布Ｄａ〜Ｄｃのなかで特にばらつき易い分布がある場合には、メモリは、その分布に対応するデータを書き込むときに、上記第１から第４の実施形態のいずれかを適用してもよい。これにより、分布Ｄｅと分布Ｄｃとの間の閾値電圧差を効果的に小さくすることができる。これにより、読出し時の非選択ワード線電圧をさらに低減することができ、書込み速度を高速化できる。
【０１００】
ワード線ドライバ２１は、複数ビットのデータのうち最後に書き込まれるデータを書き込むステージの途中で、ベリファイ電圧を上昇させてもよい。上記の例では、分布Ｄｃに属するメモリセルＭＣが最後に書き込まれている。従って、分布Ｄａ（データ“１０”）、Ｄｂ（データ“００”）、Ｄｃ（データ“０１”）の書込み順に基づいて、最後に書き込まれる分布Ｄｃの書込み時に上記第１から第４の実施形態のいずれかを適用することが好ましい。最後に書込みが実行される分布Ｄｃの分布幅を狭くすると、書込み時におけるメモリセルの閾値電圧の変動量が少なくて済む。メモリセルの閾値電圧の変動量が少ないと、最後に書込みが実行される分布Ｄｃに属するメモリセルが、それ以前に書込みが完了しているメモリセルに与える近接効果(セル間干渉)が小さくなる。その結果、最後に書込みが実行される分布Ｄｃだけでなく、他の分布ＤａおよびＤｂが最後の書込みによって広がることを抑制することができる。
【０１０１】
例えば、２回目の書込みステージにおいて、メモリが分布Ｄｃ（データ“０１”）を形成した後、Ｄａ（データ“１０”）、Ｄｂ（データ“００”）の順番に書き込む場合、閾値電圧が最も高い分布Ｄｃの書込み時に上記第１から第４の実施形態のいずれかを適用することが好ましい。尚且つ、最後に書込みが実行される分布Ｄｂの書込み時に上記第１から第４の実施形態のいずれかを適用することが好ましい。
【０１０２】
第５の実施形態では、メモリは、２ビットデータをメモリセルＭＣに書き込んでいる。しかし、３ビット以上のデータを各メモリセルＭＣに書き込むときに、上記第１から第４の実施形態のいずれかを適用してもよい。
【０１０３】
図１４は、３ビットデータをメモリセルＭＣに書き込んだときの閾値電圧分布のグラフである。グラフの横軸は、メモリセルの閾値電圧である。グラフの縦軸は、メモリセルの個数である。
【０１０４】
３ビットメモリであっても、２ビットメモリと同様に、上記第１から第４の実施形態のいずれかを適用することができる。例えば、ワード線ドライバ２１は、３ビットデータのうちメモリセルの閾値電圧が最も高くなる分布Ｄ７に対応するデータを書き込むステージの途中で、ベリファイ電圧を段階的に上昇させる。これにより、分布Ｄ７の幅を狭くすることができる。分布Ｄ７の幅を狭くすることによって、分布Ｄｅと分布Ｄ７との間の閾値電圧差が小さくなる。これにより、読出し時の非選択ワード線電圧を低減することができ、書込み速度を高速化できる。
【０１０５】
尚、閾値電圧の最も高くなる２つの分布Ｄ６およびＤ７に対応するデータを書き込むステージの途中で，ベリファイ電圧を段階的に上昇させてもよい。これにより、さらに、分布Ｄｅと分布Ｄ７との間の閾値電圧差が小さくなり、書込みまたは読出し時のワード線電圧をさらに低減することができる。
【０１０６】
また、例えば、ワード線ドライバ２１は、３ビットデータのうち最後に書き込まれるデータを書き込むステージの途中で、ベリファイ電圧を上昇させてもよい。分布Ｄｍ（１≦ｍ≦７）に対応するデータが最後に書き込まれる場合には、分布Ｄｍに対応するデータを書き込むステージの途中で、ベリファイ電圧を段階的に上昇させる。これにより、分布Ｄｍの幅を狭くすることができ、かつ、それ以前に書込みが完了したメモリセルへ与える近接効果(セル間干渉)を低減することができる。その結果、分布Ｄｍだけでなく、分布Ｄｍ以外の分布幅も狭くすることができる。
【０１０７】
尚、図１４に示す３ビットメモリにおいても、各書込みループにおいてベリファイスキップを利用することができる。これにより、各書込みループの期間を短縮し、その結果、書込みステージを短時間で実行できる。
【０１０８】
（変形例）
図１５は、上記第１の実施形態の変形例によるＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイ電圧を示す概念図である。本変形例では、選択トランジスタＴｓｅｌｓおよびＴｓｅｌｄに隣接するメモリセルＭＣｄｓおよびＭＣｄｄのベリファイリード電圧がそれぞれＶｒｄｓおよびＶｒｄｄに固定されている。ＶｒｄｓおよびＶｒｄｄは、選択トランジスタのゲート電圧ＶＳＧよりも高く、かつ、他のワード線のベリファイリード電圧ＶＲＥＡＤ（１）より低い電圧である。
【０１０９】
ワード線ドライバ２１は、ＮＡＮＤストリングＮＳの両端にある非選択メモリセルＭＣｄｓおよびＭＣｄｄに接続されたワード線ＷＬＤＳ、ＷＬＤＤのベリファイ電圧をＶｒｄｓおよびＶｒｄｄに固定し、それら以外の非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎに接続されたワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎのベリファイ電圧ＶＲＥＡＤ（１）を上昇させる。図１５等のＷＬＤＳおよびＷＬＤＤは、ダミーワード線である。ダミーワード線は、書込みを行わないワード線である。このため、ダミーワード線に接続されたダミーセルＭＣｄｄ、ＭＣｄｓの閾値電圧は低くてよい。従って、ワード線ＷＬＤＳ、ＷＬＤＤのベリファイ電圧は、ＶＲＥＡＤ（１）、ＶＲＥＡＤ（２）よりも低い電圧ＶｒｄｓおよびＶｒｄｄに固定してもよい。これにより、ダミーセルＭＣｄｓおよびＭＣｄｄのゲートに過剰なストレスを印加することを回避できる。
【０１１０】
本変形例によるメモリのその他の動作は、第１の実施形態のメモリの動作と同様である。従って、本変形例は、第１の実施形態の効果を得ることができる。また、本変形例は、第２〜第５の実施形態に容易に適用することができる。
【０１１１】
本変形例を第２から第５の実施形態に適用した場合、ワード線ドライバ２１は、ＮＡＮＤストリングＮＳ内において、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に最も高い電圧を印加し、選択ワード線ＷＬｋから最も遠い非選択ワード線ＷＬＤＳ、ＷＬＤＤに最も低い電圧を印加する。これにより、ダミーセルＭＣｄｓおよびＭＣｄｄのゲートに過剰なストレスを印加することを回避することができる。
【０１１２】
また、選択メモリセルＭＣｋに隣接する非選択メモリセルＭＣｋ＋１およびＭＣｋ−１は、選択ワード線ＷＬｋによる近接効果により、導通し難くなっている。しかし、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に高い電圧を印加することによって、非選択メモリセルＭＣｋ＋１およびＭＣｋ−１を充分に導通状態にすることができる。即ち、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に高い電圧を印加することによって、選択メモリセルＭＣｋに隣接する非選択メモリセルＭＣｋ＋１およびＭＣｋ−１の閾値電圧を見かけ上低くすることができる。
【符号の説明】
【０１１３】
ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、１２…センスアンプ、２１…ワード線ドライバ、ＶＲＥＡＤ…非選択ワード線のベリファイリード電圧、ＶＣＧ…選択ワード線のベリファイリード電圧、ＶＰＡＳＳ…非選択ワード線の書込み時電圧、ＶＰＧＭ…選択ワード線の書込み電圧、Ｔｓｅｌｓ，Ｔｓｅｌｄ…選択トランジスタ、Ｌｏｏｐ１〜ＬｏｏｐＭ…書込みループ、ＶＬ０、ＶＬ１…閾値電圧、Ｄｐ１、Ｄｐ２、Ｄｐ３…閾値電圧分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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