(57)【要約】【課題】チップシュリンクに問題があった。【解決手段】入力デジタル階調信号に応じて、複数の選択電圧のうち１つを選択し、アナログ階調信号として出力するＤ／Ａコンバータ部と、前記Ｄ／Ａコンバータ部の電源投入時に、そのＤ／Ａコンバータ部を構成するトランジスタの第１の端子に第１の電源電圧を供給する第１の電源電圧端子と、前記第１の電源電圧と、前記選択電圧を生成する第２の電圧との電位差を検出し、前記検出結果により、前記電位差が所定の値より大きい場合、前記第１の電源電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力し、前記電位差が所定の値より小さい場合、前記第２の電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力する電圧供給制御部と、を有するＤ／Ａコンバータ回路。【選択図】図１
2011135150.tif 000002
【特許請求の範囲】
【請求項１】
表示装置が備える駆動回路のＤ／Ａコンバータ回路であって、
入力デジタル階調信号に応じて、複数の選択電圧のうち１つを選択し、アナログ階調信号として出力するＤ／Ａコンバータ部と、
前記Ｄ／Ａコンバータ部の電源投入時に、そのＤ／Ａコンバータ部を構成するトランジスタの第１の端子に第１の電源電圧を供給する第１の電源電圧端子と、
前記第１の電源電圧と、前記選択電圧を生成する第２の電圧との電位差を検出し、前記検出結果により、前記電位差が所定の値より大きい場合、前記第１の電源電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力し、前記電位差が所定の値より小さい場合、前記第２の電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力する電圧供給制御部と、を有する
Ｄ／Ａコンバータ回路。
【請求項２】
前記電圧供給制御部は、スイッチ回路を備え、
前記電位差が所定の値より大きい場合、前記スイッチ回路を遮断状態として、前記第１の電源電圧に応じた電圧を出力し、
前記電位差が所定の値より小さい場合、前記スイッチ回路を導通状態として、前記第２の電圧に応じた電圧を出力する
請求項１に記載のＤ／Ａコンバータ回路。
【請求項３】
前記電圧供給制御部は、制御回路と、入力電圧に応じた電圧を出力する増幅器を有し、
前記スイッチ回路は、前記増幅器の入力と、前記第２の電圧を供給する端子との間に接続され、
前記制御回路は、前記電位差が所定の値より大きい場合、前記スイッチ回路を遮断状態とし、前記電位差が所定の値より小さい場合、前記スイッチ回路を導通状態とする制御を行う
請求項２に記載のＤ／Ａコンバータ回路。
【請求項４】
前記第２の電圧に応じた前記複数の選択電圧を生成するラダー抵抗部を有する
請求項１〜請求項３のいずれか１項に記載のＤ／Ａコンバータ回路。
【請求項５】
前記所定の値とは、前記第１の電源電圧の１／２より小さい値である
請求項１〜請求項４のいずれか１項に記載のＤ／Ａコンバータ回路。
【請求項６】
前記Ｄ／Ａコンバータ部を構成する前記トランジスタは、ＰＭＯＳトランジスタである
請求項１〜請求項５のいずれか１項に記載のＤ／Ａコンバータ回路。
【請求項７】
前記トランジスタの前記第１の端子は、バックゲート電圧供給端子である
請求項６に記載のＤ／Ａコンバータ回路。
【請求項８】
前記トランジスタの前記第２の端子は、ドレインまたはソースの一方の端子である
請求項６または請求項７に記載のＤ／Ａコンバータ回路。
【請求項９】
前記第２の電圧は、当該Ｄ／Ａコンバータ回路の外部端子から供給される
請求項１〜請求項８のいずれか１項に記載のＤ／Ａコンバータ回路。
【請求項１０】
前記表示装置は液晶表示装置であり、前記駆動回路はドット反転駆動用のソースドライバである
請求項１〜請求項９のいずれか１項に記載のＤ／Ａコンバータ回路。
【請求項１１】
表示装置が備える駆動回路のＤ／Ａコンバータ回路の電圧供給制御方法であって、
入力デジタル階調信号に応じて、複数の選択電圧のうち１つを選択し、アナログ階調信号として出力するＤ／Ａコンバータ部の電源投入時に、そのＤ／Ａコンバータ部を構成するトランジスタの第１の端子に第１の電源電圧に応じた電圧を供給し、
前記第１の電源電圧と、前記選択電圧を生成する第２の電圧との電位差が所定の値より大きい場合、前記第１の電源電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力し、前記電位差が所定の値より小さい場合、前記第２の電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力する
Ｄ／Ａコンバータ回路への電圧供給制御方法。
【請求項１２】
前記所定の値とは、前記第１の電源電圧の１／２より小さい値である
請求項１１に記載のＤ／Ａコンバータ回路への電圧供給制御方法。
【請求項１３】
前記トランジスタは、ＰＭＯＳトランジスタであり、
前記第１の端子は、バックゲート電圧供給端子であり、
前記トランジスタの前記第２の端子は、ドレインまたはソースの一方の端子である
請求項１１または請求項１２に記載のＤ／Ａコンバータ回路への電圧供給制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータ回路及びその電圧供給制御方法に関するものである。
【背景技術】
【０００２】
近年、大型平面ディスプレイの開発が盛んに行われている。その中で低消費電力等のメリットを有する液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）が注目されている。ＬＣＤは、ディスプレイ上にマトリクス上に配置された画素を駆動するＬＣＤドライバＩＣ（Integrated Circuit）を有する。
【０００３】
図１２に従来のＬＣＤドライバＩＣ１の構成を示す。図１２に示すように、ＬＣＤドライバＩＣ１は、ロジック回路１０と、レベルシフタ２０と、Ｄ／Ａコンバータ（ＤＡＣ）回路３０と、出力段バッファ４０とを有する。
【０００４】
ロジック回路１０は、各画素の階調信号を決定するｎビット単位（以下、ｎ＝６ビットとする）のデジタル階調信号を生成する。なお、このデジタル階調信号は、ＣＭＯＳ信号レベル、例えば４Ｖ程度の電圧である。
【０００５】
レベルシフタ２０は、ロジック回路１０が生成したデジタル階調信号を、１０Ｖ程度の高電位にレベルシフトする。
【０００６】
ＤＡＣ回路３０は、レベルシフタ２０から出力されたデジタル階調信号をアナログ階調信号に変換する。ＤＡＣ回路３０は、このアナログ階調信号を生成するため、供給される選択電圧ＶＰ１〜ＶＰ６４、及び選択電圧ＶＮ１〜ＶＮ６４からそれぞれいずれかを選択して出力段バッファ４０へ出力する。
【０００７】
出力段バッファ４０は、ＤＡＣ３０からのアナログ階調信号を電流バッファリングし、ディスプレイ画素へ出力する。
【０００８】
図１３にＤＡＣ回路３０の構成を示す。図１３に示すように、ＤＡＣ回路３０は、ＰｃｈＤＡＣ３１と、ＮｃｈＤＡＣ３２と、ラダー抵抗部３３とを有する。なお、ＬＣＤでは、液晶材料の劣化を防ぐために画素電極とその対向電極間に印加する電圧の極性をある周期で反転させる必要がある。この画素電極に印加する電圧の極性反転を行う極性スイッチＳＷ５１、ＳＷ５２がＤＡＣ回路３０の入出力側に接続される。
【０００９】
ラダー抵抗部３３は、外部端子ＴＶＰ１、ＴＶＰ６４、ＴＶＮ１、ＴＶＮ６４から電圧ＶＰ１、ＶＰ６４、ＶＮ１、ＶＮ６４を入力し、後述する選択電圧ＶＰ１〜ＶＰ６４、及び選択電圧ＶＮ１〜ＶＮ６４を生成する。但し、ＶＰ１＞ＶＰ６４、ＶＮ１＜ＶＮ６４である。
【００１０】
ＰｃｈＤＡＣ３１は、レベルシフタ２０からのデジタル階調信号を入力し、そのデジタル階調信号に応じて、選択電圧ＶＰ１〜ＶＰ６４のいずれかを選択して出力選択電圧ＶＰｏｕｔとして、出力する。ＮｃｈＤＡＣ３２は、レベルシフタ２０からのデジタル階調信号を入力し、そのデジタル階調信号に応じて、選択電圧ＶＮ１〜ＶＮ６４のいずれかを選択して出力選択電圧ＶＮｏｕｔとして、出力する。
【００１１】
図１４にＤＡＣ回路３０の入力デジタル階調信号に対する、出力アナログ階調信号の関係を示すグラフを示す。但し、ここではパネルがノーマリーホワイトで、入力デジタル信号が６ビットの例を示す。図１４に示すように、例えば、正極出力時にデジタル階調信号Ｄ［５：０］が「００００００」の場合、ＰｃｈＤＡＣ３１が選択電圧ＶＰ１を選択し、出力する。更に、デジタル階調信号Ｄ［５：０］が「０００００１」の場合、ＰｃｈＤＡＣ３１が選択電圧ＶＰ２を選択し、出力する。以下同様に続き、最後にデジタル階調信号Ｄ［５：０］が「１１１１１１」となった場合、ＰｃｈＤＡＣ３１が選択電圧ＶＰ６４を選択し、出力する。負極出力時は、ＮｃｈＤＡＣ３２について同様にしてデジタル−アナログ変換する。
【００１２】
ここで、図１５にＰｃｈＤＡＣ３１、および、ラダー抵抗部３３の詳細な構成を示す。但し、ラダー抵抗部３３の構成はＰｃｈＤＡＣ３１に対応する部分のみを示す。
【００１３】
図１５に示すように、ラダー抵抗部３３は、抵抗素子Ｒ１〜Ｒ６３を有する。ラダー抵抗部３３は、抵抗素子Ｒ１〜Ｒ６３のそれぞれ隣接する抵抗素子間のノードで、外部端子ＴＶＰ１、ＴＶＰ６４から印加される電圧ＶＰ１とＶＰ６４の中間電位ＶＰ２〜ＶＰ６３を生成する。そして、選択電圧ＶＰ１〜ＶＰ６４として、ＰｃｈＤＡＣ３１に出力する。
【００１４】
ＰｃｈＤＡＣ３１は、スイッチ回路ＳＷ１＿１〜ＳＷ１＿３２、ＳＷ２＿１〜ＳＷ２＿１６、ＳＷ３＿１〜ＳＷ３＿８、ＳＷ４＿１〜ＳＷ４＿４、ＳＷ５＿１、ＳＷ５＿２、ＳＷ６＿１とを有する。例えば、スイッチ回路ＳＷ１＿１は、選択電圧ＶＰ１、ＶＰ２を入力し、６ビットのデジタル階調信号のＬＳＢ（Least Significant Bit）のＤ［０］の値に応じて、その入力した選択電圧ＶＰ１、ＶＰ２のどちらかを出力する。スイッチ回路ＳＷ１＿２〜ＳＷ１＿３２も同様にして、選択電圧ＶＰ３〜ＶＰ６４のうち対応する２つの選択電圧を入力し、デジタル階調信号Ｄ０の値に応じて、そのどちらかを出力する。
【００１５】
次に、例えば、スイッチ回路ＳＷ２＿１は、スイッチ回路ＳＷ１＿１、ＳＷ１＿２の出力電圧を入力し、デジタル階調信号Ｄ［１］の値に応じて、その入力した電圧のどちらかを出力する。スイッチ回路ＳＷ２＿２〜ＳＷ１＿１６も同様にして、スイッチ回路ＳＷ１＿３〜ＳＷ１＿３２のうち対応する２つ出力電圧を入力し、デジタル階調信号Ｄ１の値に応じて、そのどちらかを出力する。
【００１６】
次に、例えば、スイッチ回路ＳＷ３＿１は、スイッチ回路ＳＷ２＿１、ＳＷ２＿２の出力電圧を入力し、デジタル階調信号Ｄ［２］の値に応じて、その入力した電圧のどちらかを出力する。スイッチ回路ＳＷ３＿２〜ＳＷ３＿８も同様にして、スイッチ回路ＳＷ２＿３〜ＳＷ２＿１６のうち対応する２つ出力電圧を入力し、デジタル階調信号Ｄ［２］の値に応じて、そのどちらかを出力する。
【００１７】
次に、例えば、スイッチ回路ＳＷ４＿１は、スイッチ回路ＳＷ３＿１、ＳＷ３＿２の出力電圧を入力し、デジタル階調信号Ｄ［３］の値に応じて、その入力した電圧のどちらかを出力する。スイッチ回路ＳＷ４＿２〜ＳＷ４＿４も同様にして、スイッチ回路ＳＷ３＿３〜ＳＷ３＿８のうち対応する２つ出力電圧を入力し、デジタル階調信号Ｄ［３］の値に応じて、そのどちらかを出力する。
【００１８】
次に、例えば、スイッチ回路ＳＷ５＿１は、スイッチ回路ＳＷ４＿１、ＳＷ４＿２の出力電圧を入力し、デジタル階調信号Ｄ［４］の値に応じて、その入力した電圧のどちらかを出力する。スイッチ回路ＳＷ５＿２も同様にして、スイッチ回路ＳＷ４＿３、ＳＷ４＿４の出力電圧を入力し、デジタル階調信号Ｄ［４］の値に応じて、そのどちらかを出力する。
【００１９】
最後に、スイッチ回路ＳＷ６＿１は、スイッチ回路ＳＷ５＿１、ＳＷ５＿２の出力電圧を入力し、６ビットのデジタル階調信号のＭＳＢ（Most Significant Bit）のＤ［５］の値に応じて、その入力した電圧のどちらかを出力選択電圧ＶＰｏｕｔとして出力する。
【００２０】
図１６にスイッチ回路ＳＷ１＿１の構成を示す。その他のスイッチ回路ＳＷ１＿２〜ＳＷ１＿３２、ＳＷ２＿１〜ＳＷ２＿１６、ＳＷ３＿１〜ＳＷ３＿８、ＳＷ４＿１〜ＳＷ４＿４、ＳＷ５＿１、ＳＷ５＿２、ＳＷ６＿１は、それぞれスイッチ回路ＳＷ１＿１と同様の構成を有しているため、構成の説明は省略する。図１６に示すように、スイッチ回路ＳＷ１＿１は、ＰＭＯＳトランジスタＭＰＨ、ＭＰＬと、インバータ回路ＩＶＬを有する。なお、図１６の例では、便宜的に全てのスイッチ回路にインバータがあるように書いたが、実際はＤ［５：０］とＤ［５：０］の反転信号をＤＡＣの入り口で作成して、それらを対応する各スイッチ回路に供給するのが一般的であり、そのような構成としてもよい。
【００２１】
ＰＭＯＳトランジスタＭＰＨは、ソースもしくはドレインの一方に選択電圧ＶＰ１を入力し、ソースもしくはドレインの他方がノードＡに接続される。また、ＰＭＯＳトランジスタＭＰＨは、ゲートにデジタル階調信号Ｄ［０］を入力する。
【００２２】
ＰＭＯＳトランジスタＭＰＬは、ソースもしくはドレインの一方に選択電圧ＶＰ２を入力し、ソースもしくはドレインの他方がノードＡに接続される。また、ＰＭＯＳトランジスタＭＰＬは、インバータ回路ＩＶＬを経由して、ゲートにデジタル階調信号Ｄ［０］の反転信号／Ｄ［０］を入力する。
【００２３】
ＰＭＯＳトランジスタＭＰＨ、ＭＰＬのバックゲートは、共に電源電圧端子ＶＤＤ２と接続されている。
【００２４】
なお、ＮｃｈＤＡＣ３２もＭＯＳトランジスタの導電型、バックゲート電圧が異なる以外は、基本的にＰｃｈＤＡＣ３１と同様である。また、ラダー抵抗部３３のＮｃｈＤＡＣ３２に対応する部分も、基本的にＰｃｈＤＡＣ３１に対応する部分と同様である。
【００２５】
図１７にＬＣＤドライバＩＣ１の電源投入時のシーケンスを示す模式図を示す。なお、図１２のＬＣＤドライバＩＣ１に供給される電圧は、低電圧で動作可能であるロジック回路１０が利用する４Ｖ程度の電源電圧ＶＤＤ１と、実際に液晶パネルの画素を駆動するために利用される１０Ｖ以上の高圧ドライバ電源の電源電圧ＶＤＤ２とがある。また、上述したＤＡＣ回路３０に所望の電圧を供給するための外部電圧がある。この外部電圧とは、図１３で示した例では、電圧ＶＰ１、ＶＰ６４、ＶＮ１、ＶＮ６４が相当する。
【００２６】
図１７に示すように、まず、時刻ｔ１では、ロジック回路１０が利用する４Ｖ程度の電源電圧ＶＤＤ１が立ち上がる。そして、時刻ｔ２では、ロジック回路１０が動作を開始するため、出力信号ＳＧＮＬが出力される。更に、時刻ｔ３では、高圧ドライバ電源の電源電圧ＶＤＤ２が立ち上がる。そして、時刻ｔ４で、外部端子からの供給電圧である電圧ＶＰ１、ＶＰ６４、ＶＮ１、ＶＮ６４が立ち上がる。
【００２７】
このように、ＬＣＤドライバＩＣ１のＤＡＣ回路３０（特にＲ−ＤＡＣ方式）では、外部から与えられる電源電圧ＶＤＤ１、ＶＤＤ２、もしくは、外部から与えられた外部電圧をＩＣ内部で分圧した電圧等が、当該ＤＡＣ回路３０の各素子にかかる。
【００２８】
ここで、ドット反転駆動用のソースドライバＩＣの場合、正極出力・負極出力が存在する。ドット反転駆動用のソースドライバとして上記ＬＣＤドライバＩＣ１を用いた場合、図１４で説明したように、電源電圧ＶＤＤ２の１／２の耐圧を正極側ＤＡＣ回路（図１３のＰｃｈＤＡＣ３１）、負極側のＤＡＣ回路（図１３のＮｃｈＤＡＣ３２）に与えれば良い。つまり、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧が電源電圧ＶＤＤ２の１／２以下であればよい。このような低耐圧トランジスタはトランジスタ面積が小さくてすむ。このため、ＤＡＣ回路３０において、電源電圧ＶＤＤ２の１／２の耐圧に対応したチップシュリンクが可能となる。
【００２９】
ここで、特許文献１に電源投入時のソースドライバ等の動作不具合を解消するための回避技術が開示されている。また、特許文献２に液晶駆動用電源を投入する際において、電源投入順序が守られない場合における素子の破壊を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平８−１７９２７０号公報
【特許文献２】特開平８−２６４７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
上述したように、ドット反転駆動用のＬＣＤドライバＩＣ１では、電源電圧ＶＤＤ２の１／２の耐圧に対応したチップシュリンクが可能となる。しかし、例えば、図１７に示すように、時刻ｔ５では、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていいないため、電源電圧ＶＤＤ２との電位差ＶＲが電源電圧ＶＤＤ２の１／２を超えてしまうことがある。この場合、正極性側のＤＡＣ回路（図１３のＰｃｈＤＡＣ３１）の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧を超えてしまう。このように、電源投入時、正極性側のＤＡＣ回路（図１３のＰｃｈＤＡＣ３１）の素子に過渡的に耐圧を超える電圧がかかる可能性あり、素子耐圧のマージンを減らすことができず、チップシュリンクの制約となる。
【００３２】
また、上述したような正極性側のＤＡＣ回路の素子に過渡的に耐圧を超える電圧がかかる状態を回避する対処方法として、外部端子から供給される電圧ＶＰ１、ＶＰ６４を生成する電源側に電源投入シーケンスを制御する制御回路を新たに追加する必要がある。しかし、この対処方法では、外部端子から供給される電圧電源側に制御回路を新たに追加する必要があり、そのための設計コストや、回路規模の増加等のデメリットが発生し、チップシュリンクを行ったメリットが相殺されてしまう結果となる。
【００３３】
また、特許文献１には、電源投入時から一定期間、階調電圧回路自身の入力信号をハイインピーダンス状態とする方法が記載されている。但し、この特許文献１の回路では、入力信号をハイインピーダンスにするスイッチを構成するトランジスタと、その制御回路として、耐圧がＶＤＤ２に対応したものを追加する必要がある。そのため、チップのレイアウト面積を小さくすることができない。
【００３４】
更に、特許文献２は、半導体装置（ドライバ）内に電源電圧が一定のシーケンスに従って、順番に供給されるように動作するスイッチ素子と、そのシーケンス動作を行う回路を内蔵することを特徴としている。しかし、この回路でも電源シーケンスを内部で発生するスイッチ等を構成する追加のトランジスタはもちろん、その他の素子もＶＤＤ２に対応したトランジスタを使用する必要がある。このため、やはりチップのレイアウト面積を小さくすることができない。
【課題を解決するための手段】
【００３５】
本発明は、表示装置が備える駆動回路のＤ／Ａコンバータ回路であって、入力デジタル階調信号に応じて、複数の選択電圧のうち１つを選択し、アナログ階調信号として出力するＤ／Ａコンバータ部と、前記Ｄ／Ａコンバータ部の電源投入時に、そのＤ／Ａコンバータ部を構成するトランジスタの第１の端子に第１の電源電圧を供給する第１の電源電圧端子と、前記第１の電源電圧と、前記選択電圧を生成する第２の電圧との電位差を検出し、前記検出結果により、前記電位差が所定の値より大きい場合、前記第１の電源電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力し、前記電位差が所定の値より小さい場合、前記第２の電圧に応じた電圧を前記Ｄ／Ａコンバータ部を構成する前記トランジスタの第２の端子に出力する電圧供給制御部と、を有するＤ／Ａコンバータ回路である。
【００３６】
本発明にかかるＤ／Ａコンバータ回路では、Ｄ／Ａコンバータ部を構成するトランジスタの第１、第２の端子間の電圧が所定の値以上にならない。このため、Ｄ／Ａコンバータ部を構成するトランジスタの第１、第２の端子間の耐圧を所定の値以下とすることができる。
【発明の効果】
【００３７】
本発明にかかるＤ／Ａコンバータ回路は、構成するトランジスタ素子の耐圧を所定の値以下に抑制することができるため、素子サイズの低減化が可能となり、チップシュリンクが可能となる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１にかかるＤＡＣ回路の構成の一例である。
【図２】実施の形態１にかかる電圧供給制御回路の一例である。
【図３】実施の形態１にかかる電圧供給制御回路の動作を説明するタイミングチャートである。
【図４】実施の形態１にかかるＰｃｈＤＡＣおよびラダー抵抗部の詳細な構成である。
【図５】実施の形態１にかかるＬＣＤドライバＩＣの電源投入時のシーケンスを示す模式図である。
【図６】実施の形態１にかかる電圧供給制御回路の他の例である。
【図７】実施の形態２にかかる電圧供給制御回路の一例である。
【図８】実施の形態２にかかる電圧供給制御回路の動作を説明するタイミングチャートである。
【図９】実施の形態２にかかるＬＣＤドライバＩＣの電源投入時のシーケンスを示す模式図である。
【図１０】実施の形態２にかかる電圧供給制御回路の他の例である。
【図１１】他の実施の形態にかかるＰｃｈＤＡＣおよびラダー抵抗部の詳細な構成である。
【図１２】一般的なＬＣＤドライバＩＣのブロック構成である。
【図１３】従来のＤＡＣ回路の構成の一例である。
【図１４】一般的なＤＡＣ回路の入力デジタル階調信号に対する、出力アナログ階調信号の関係を示すグラフ
【図１５】一般的なＰｃｈＤＡＣの構成である。
【図１６】一般的なＰｃｈＤＡＣの有するスイッチ回路の構成である。
【図１７】従来のＬＣＤドライバＩＣの電源投入時のシーケンスを示す模式図である。
【発明を実施するための形態】
【００３９】
発明の実施の形態１
【００４０】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を液晶ディスプレイのＬＣＤドライバＩＣのＤＡＣ回路１００に適用したものである。なお、本実施の形態１のＤＡＣ回路を有するＬＣＤドライバＩＣの構成は図１２に示したＤＡＣ回路３０を、ＤＡＣ回路１００に置き換えた以外はＬＣＤドライバＩＣ１と同様であるため、その説明は省略する。
【００４１】
図１に本実施の形態１にかかるＤＡＣ回路１００の構成を示す。本実施の形態でも、図１３に示したＤＡＣ回路３０と同様、極性スイッチＳＷ５１、ＳＷ５２がＤＡＣ回路１００の入出力側に接続される。図１に示すように、ＤＡＣ回路１００は、ＰｃｈＤＡＣ３１と、ＮｃｈＤＡＣ３２と、ラダー抵抗部３３と、電圧供給制御部１１０とを有する。なお、デジタル階調信号に対して、ＰｃｈＤＡＣ３１と、ＮｃｈＤＡＣ３２とが選択する選択電圧は、図１４に示したグラフと同様の関係となるものとする。
【００４２】
電圧供給制御部１１０は、電圧供給制御回路１１１、１１２を有する。電圧供給制御回路１１１は、外部端子ＴＶＰ１から供給される電圧及び電源電圧端子ＶＤＤ２から供給される電源電圧ＶＤＤ２を入力する。そして、ラダー抵抗部３３へ、後述する出力電圧Ｖｏｕｔ１を出力する。電圧供給制御回路１１２は、外部端子ＴＶＰ６４から供給される電圧及び電源電圧端子ＶＤＤ２から供給される電源電圧ＶＤＤ２を入力する。そして、ラダー抵抗部３３へ、後述する出力電圧Ｖｏｕｔ２を出力する。
【００４３】
図２に電圧供給制御回路１１１の構成を示す。図２に示すように、電圧供給制御回路１１１は、比較検出器ＣＭＰ１１１、ＣＭＰ１１２と、制御回路ＣＮＴ１１３と、出力アンプＡＭＰ１１４と、スイッチ回路ＳＷ１１５と、入力端子ＩＮ１１６と、出力端子ＯＵＴ１１７とを有する。
【００４４】
入力端子ＩＮ１１６は、外部端子ＴＶＰ１から供給される電圧を入力する。なお、この入力端子ＩＮ１１６に出力される電位を、以後入力電圧Ｖｉｎ１とする。
【００４５】
出力アンプＡＭＰ１１４は、ノードＢの電位レベルに応じた電圧を出力端子ＯＵＴ１１７に出力する。出力アンプＡＭＰ１１４はボルテージフォロア回路として構成される。なお、この出力端子ＯＵＴ１１７に出力される電位を、以後出力電圧Ｖｏｕｔ１とする。
【００４６】
比較検出器ＣＭＰ１１１は、電源電圧ＶＤＤ２と、出力電圧Ｖｏｕｔ１とをモニタし、その電位差を検出する。そして、その検出結果を制御回路ＣＮＴ１１３に出力する。
【００４７】
比較検出器ＣＭＰ１１２は、入力電圧Ｖｉｎ１と、出力電圧Ｖｏｕｔ１とをモニタし、その電位差を検出する。そして、その検出結果を制御回路ＣＮＴ１１３に出力する。
【００４８】
スイッチ回路ＳＷ１１５は、ノードＢと、入力端子ＩＮ１１６との間に接続される。そして、制御回路ＣＮＴ１１３が出力するスイッチ制御信号Ｓ２に応じて、オン状態、オフ状態が制御される。例えば、スイッチ回路ＳＷ１１５は、ハイレベルのスイッチ制御信号Ｓ２を入力すると、オン状態となり、ノードＢと、入力端子ＩＮ１１６とを電気的に接続する。また、ロウレベルのスイッチ制御信号Ｓ２を入力すると、オフ状態となり、ノードＢと、入力端子ＩＮ１１６とを電気的に遮断する。
【００４９】
制御回路ＣＮＴ１１３は、比較検出器ＣＭＰ１１１、ＣＭＰ１１２の検出結果に応じて、電圧制御信号Ｓ１をノードＢに出力し、更にスイッチ制御信号Ｓ２をスイッチ回路ＳＷ１１５に出力する。より具体的には、制御回路ＣＮＴ１１３が、比較検出器ＣＭＰ１１１の検出結果に応じて、電源電圧ＶＤＤ２と出力電圧Ｖｏｕｔ１との電位差が開かないように電源電圧ＶＤＤ２と同様の電位レベルの電圧制御信号Ｓ１をノードＢに出力する。また、比較検出器ＣＭＰ１１２の検出結果に応じて、入力電圧Ｖｉｎ１、つまり外部端子ＴＶＰ１から供給される電圧と、出力電圧Ｖｏｕｔ１との電位差が所定の値（例えば、０．２Ｖ程度）となった場合、スイッチ制御信号Ｓ２をハイレベルに立ち上げる制御を行う。なお、電圧制御信号Ｓ１は、スイッチ制御信号Ｓ２がハイレベルに立ち上がると同時に出力停止となるものとする。
【００５０】
図３に、電圧供給制御回路１１１の動作を説明するタイミングチャートを示す。図３に示すように、まず、時刻ｔ１１に電源電圧ＶＤＤ２が投入され、電源電圧ＶＤＤ２の電位が徐々に立ち上がる。このとき、比較検出器ＣＭＰ１１１の検出結果に応じて、制御回路ＣＮＴ１１３は、電源電圧ＶＤＤ２と出力電圧Ｖｏｕｔ１との電位差が開かないように電圧制御信号Ｓ１の電位レベルを上昇さる。このことにより、出力アンプＡＭＰ１１４が、ほぼ電源電圧ＶＤＤ２と同様の電圧を出力電圧Ｖｏｕｔ１として出力する。
【００５１】
一方、比較検出器ＣＭＰ１１２により、外部端子ＴＶＰ１から電圧が供給されない、もしくは、供給される電圧が低電位であることが検出される。制御回路ＣＮＴ１１３は、この検出結果からスイッチ制御信号Ｓ２をロウレベルで保持し、スイッチ回路ＳＷ１１３がノードＢと入力端子ＩＮ１１６とを電気的に遮断する。
【００５２】
次に、時刻ｔ１２で、外部端子ＴＶＰ１から供給される電圧が投入され、入力電圧Ｖｉｎ１の電位が徐々に立ち上がる。更に、時刻ｔ１３で、比較検出器ＣＭＰ１１２により、入力電圧Ｖｉｎ１と、出力電圧Ｖｏｕｔ１との電位差が所定の値となることが検出される。制御回路ＣＮＴ１１３は、この検出結果からスイッチ制御信号Ｓ２をハイレベルに立ち上げ、スイッチ回路ＳＷ１１３がノードＢと入力端子ＩＮ１１６とを電気的に接続する。このため、出力アンプＡＭＰ１１４には、入力電圧Ｖｉｎ１の電位、つまり外部端子ＴＶＰ１から供給される電圧が入力されることになる。よって、出力アンプＡＭＰ１１４が、外部端子ＴＶＰ１から供給される電圧と同様の電圧を出力電圧Ｖｏｕｔ１として出力する。
【００５３】
なお、電圧供給制御回路１１２の構成も電圧供給制御回路１１１と同様である。但し、電圧供給制御回路１１２の入力端子ＩＮ１１６には外部端子ＴＶＰ６４から供給される電圧が入力される。以後、外部端子ＴＶＰ６４から供給される電圧を、必要に応じて入力電圧Ｖｉｎ２（＜Ｖｉｎ１）と称する。また、電圧供給制御回路１１２の出力端子ＯＵＴ１１７には出力電圧Ｖｏｕｔ２（≦Ｖｏｕｔ１）が出力されるものとする。
【００５４】
図４にＰｃｈＤＡＣ３１、および、ラダー抵抗部３３の詳細な構成を示す。但し、ＰｃｈＤＡＣ３１及びラダー抵抗部３３の構成は、図１５で説明したものと同様であるため、ここでの説明は省略する。図１５と図４の構成で異なるのは、図１５のラダー抵抗部３３に接続される外部端子ＴＶＰ１とＴＶＰ６４が、図４ではそれぞれ電圧供給制御回路１１１と１１２で置き換えられている点である。このことから、ラダー抵抗部３３がＰｃｈＤＡＣ３１に出力する選択電圧ＶＰ２〜ＶＰ６３は、出力電圧Ｖｏｕｔ１とＶｏｕｔ２との中間電位として生成される。
【００５５】
図５に、本実施の形態１のＬＣＤドライバＩＣの電源投入時のシーケンスを示す模式図を示す。図５に示すように、まず、時刻ｔ１では、ロジック回路１０が利用する４Ｖ程度の電源電圧ＶＤＤ１が立ち上がる。そして、時刻ｔ２では、ロジック回路１０が動作を開始するため、出力信号ＳＧＮＬが出力される。次に、時刻ｔ１１では、高圧ドライバ電源の電源電圧ＶＤＤ２が立ち上がる。このとき、図４で説明したように、電圧供給制御回路１１１、１１２からの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がる。そして、時刻ｔ１２で、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位、つまり外部端子ＴＶＰ１、ＴＶＰ６４からの供給電圧が立ち上がる。時刻ｔ１３では、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位と、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が所定の電位差となり、スイッチ回路ＳＷ１１３がオン状態となる。このため、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ外部端子ＴＶＰ１、ＴＶＰ６４から供給される電圧と同様の電圧となる。このため、ＰｃｈＤＡＣ３１に入力されるラダー抵抗部３３からの選択電圧ＶＰ１〜ＶＰ６４の電位も電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がる。
【００５６】
ここで、図１３に示した従来のＤＡＣ回路３０では、電源電圧ＶＤＤ２が立ち上がっても、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていないため、図１７に示すように、電源電圧ＶＤＤ２との電位差ＶＲが電源電圧ＶＤＤ２の１／２を超えてしまうことがあった。この場合、ＰｃｈＤＡＣ３１に入力されるラダー抵抗部３３からの選択電圧ＶＰ１〜ＶＰ６４の電位も電源電圧ＶＤＤ２の１／２を超えてしまい、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧を超えてしまう可能性があった。
【００５７】
しかし、本実施の形態１のＤＡＣ回路１００では、図３、図５に示すように、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていなくても、電圧供給制御回路１１１、１１２からの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がることができる。このため、ＰｃｈＤＡＣ３１に入力されるラダー抵抗部３３からの選択電圧ＶＰ１〜ＶＰ６４の電位も電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がることができる。よって、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧を超えてしまうという、従来のＤＡＣ回路３０での問題を解決することができる。
【００５８】
更に、この問題を解決することから、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタの素子耐圧のマージンを考慮する必要が無くなり、電源電圧ＶＤＤ２の１／２の耐圧に対応したチップシュリンクが可能となる。更には、外部端子ＴＶＰ１、ＴＶＰ６４から供給される電圧の投入タイミングは、任意でよくなるため、外部端子ＴＶＰ１、ＴＶＰ６４に供給する電圧を生成する電源側に対して、電源投入シーケンスを制御する制御回路を新たに追加する必要がなくなり、そのための設計コストや、回路規模の増加等のデメリットも発生しない。
【００５９】
また、電圧供給制御回路１１１、１１２は、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がることができればよく、例えば図６に示す構成であってもよい。図６に示すように、電圧供給制御回路１１１は、比較検出器ＣＭＰ１１１、ＣＭＰ１１２と、制御回路ＣＮＴ１１３と、スイッチ回路ＳＷ１１５、ＳＷ１１８と、入力端子ＩＮ１１６と、出力端子ＯＵＴ１１７とを有する。
【００６０】
図６の電圧供給制御回路１１１では、電源電圧ＶＤＤ２が立ち上がると、比較検出器ＣＭＰ１１１の検出結果に応じて、電源電圧ＶＤＤ２と出力電圧Ｖｏｕｔ１との電位差が開かないように制御信号Ｓ１により、スイッチ回路ＳＷ１１８をオン状態とする。また、比較検出器ＣＭＰ１１２の検出結果に応じて、入力電圧Ｖｉｎ１、つまり外部端子ＴＶＰ１から供給される電圧と、出力電圧Ｖｏｕｔ１との電位差が所定の値となった場合、スイッチ制御信号Ｓ２により、スイッチ回路ＳＷ１１５をオン状態とする。なお、電圧制御信号Ｓ１は、スイッチ制御信号Ｓ２によりスイッチ回路ＳＷ１１５をオンとなると同時に、スイッチ回路ＳＷ１１８をオフとする。なお、電圧供給制御回路１１２も１１１と同様の構成となる。
【００６１】
発明の実施の形態２
【００６２】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を液晶ディスプレイのＬＣＤドライバＩＣのＤＡＣ回路１００に適用したものである。実施の形態２は、実施の形態１と電圧供給制御回路１１１、１１２の構成が異なる。このため本実施の形態２では、その相違点を中心に説明する。その他の同様の構成は、実施の形態１で説明済みのため、省略する。
【００６３】
本実施の形態２の電圧供給制御回路１１１の構成を図７に示す。図７に示すように、電圧供給制御回路１１１は、比較検出器ＣＭＰ１１１、ＣＭＰ１１２と、制御回路ＣＮＴ１１３と、出力アンプＡＭＰ１１４と、スイッチ回路ＳＷ１１５と、入力端子ＩＮ１１６と、出力端子ＯＵＴ１１７とを有する。但し、実施の形態１と以下の点で異なる。
【００６４】
比較検出器ＣＭＰ１１１は、電源電圧ＶＤＤ２の１／２の電圧（以下、参照電圧１／２ＶＤＤ２と称す）と、出力電圧Ｖｏｕｔ１とをモニタし、その電位差を検出する。そして、その検出結果を制御回路ＣＮＴ１１３に出力する。なお、参照電圧１／２ＶＤＤ２は、電源電圧ＶＤＤ２を、直列接続した２つの抵抗で分圧して生成してもよい。また、参照電圧としては、電源電圧ＶＤＤ２の１／２の電圧に限らず、１／２ＶＤＤ２以上であれば特に制限されない。
【００６５】
比較検出器ＣＭＰ１１２は、入力電圧Ｖｉｎ１と、参照電圧１／２ＶＤＤ２とをモニタし、その電位差を検出する。そして、その検出結果を制御回路ＣＮＴ１１３に出力する。
【００６６】
制御回路ＣＮＴ１１３は、比較検出器ＣＭＰ１１１、ＣＭＰ１１２の検出結果に応じて、電圧制御信号Ｓ１をノードＢに出力し、更にスイッチ制御信号Ｓ２をスイッチ回路ＳＷ１１５に出力する。より具体的には、制御回路ＣＮＴ１１３が、比較検出器ＣＭＰ１１１の検出結果に応じて、参照電圧１／２ＶＤＤ２と出力電圧Ｖｏｕｔ１との電位差が開かないように参照電圧１／２ＶＤＤ２と同様の電位レベルの電圧制御信号Ｓ１をノードＢに出力する。そして、比較検出器ＣＭＰ１１２の比較結果から入力電圧Ｖｉｎ１が参照電圧１／２ＶＤＤ２以上の値となった場合、制御回路ＣＮＴ１１３は、スイッチ制御信号Ｓ２をハイレベルに立ち上げ、スイッチ回路ＳＷ１１５をオン状態とする。なお、電圧制御信号Ｓ１は、スイッチ制御信号Ｓ２がハイレベルに立ち上がると同時に出力停止となるものとする。その他の構成は、実施の形態１と同様である。
【００６７】
図８に、電圧供給制御回路１１１の動作を説明するタイミングチャートを示す。図８に示すように、まず、時刻ｔ２１に電源電圧ＶＤＤ２が投入され、電源電圧ＶＤＤ２の電位が徐々に立ち上がる。また、電源電圧ＶＤＤ２の１／２の電圧である参照電圧１／２ＶＤＤ２も同時に立ち上がる。このとき、比較検出器ＣＭＰ１１１の検出結果に応じて、制御回路ＣＮＴ１１３は、参照電圧１／２ＶＤＤ２と出力電圧Ｖｏｕｔ１との電位差が開かないように電圧制御信号Ｓ１の電位レベルを上昇さる。このことにより、出力アンプＡＭＰ１１４が、ほぼ参照電圧１／２ＶＤＤ２と同様の電圧を出力電圧Ｖｏｕｔ１として出力する。
【００６８】
一方、比較検出器ＣＭＰ１１２により、外部端子ＴＶＰ１から電圧が供給されない、もしくは、供給される電圧が低電位であることが検出される。制御回路ＣＮＴ１１３は、この検出結果からスイッチ制御信号Ｓ２をロウレベルで保持し、スイッチ回路ＳＷ１１３がノードＢと入力端子ＩＮ１１６とを電気的に遮断する。
【００６９】
次に、時刻ｔ２２で、外部端子ＴＶＰ１から供給される電圧が投入され、入力電圧Ｖｉｎ１の電位が徐々に立ち上がる。更に、時刻ｔ２３で、比較検出器ＣＭＰ１１２により、入力電圧Ｖｉｎ１が参照電圧１／２ＶＤＤ２以上の値となったことが検出される。制御回路ＣＮＴ１１３は、この検出結果からスイッチ制御信号Ｓ２をハイレベルに立ち上げ、スイッチ回路ＳＷ１１３がノードＢと入力端子ＩＮ１１６とを電気的に接続する。このため、出力アンプＡＭＰ１１４には、入力電圧Ｖｉｎ１の電位、つまり外部端子ＴＶＰ１から供給される電圧が入力されることになる。よって、出力アンプＡＭＰ１１４が、外部端子ＴＶＰ１から供給される電圧と同様の電圧を出力電圧Ｖｏｕｔ１として出力する。
【００７０】
なお、電圧供給制御回路１１２の構成も電圧供給制御回路１１１と同様である。但し、電圧供給制御回路１１２の入力端子ＩＮ１１６には外部端子ＴＶＰ６４から供給される電圧が入力される。
【００７１】
図９に、本実施の形態２のＬＣＤドライバＩＣの電源投入時のシーケンスを示す模式図を示す。図９に示すように、まず、時刻ｔ１では、ロジック回路１０が利用する４Ｖ程度の電源電圧ＶＤＤ１が立ち上がる。そして、時刻ｔ２では、ロジック回路１０が動作を開始するため、出力信号ＳＧＮＬが出力される。次に、時刻ｔ２１では、高圧ドライバ電源の電源電圧ＶＤＤ２が立ち上がる。このとき、図８で説明したように、電圧供給制御回路１１１、１１２からの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が電源電圧ＶＤＤ２の立ち上がりに追従して、電源電圧ＶＤＤ２の１／２の電圧を出力する。
【００７２】
そして、時刻ｔ２２で、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位、つまり外部端子ＴＶＰ１、ＴＶＰ６４からの供給電圧が立ち上がる。時刻ｔ２３では、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位が、電源電圧ＶＤＤ２の１／２の電圧以上となり、スイッチ回路ＳＷ１１３がオン状態となる。このため、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ外部端子ＴＶＰ１、ＴＶＰ６４から供給される電圧と同様の電圧となる。このため、ＰｃｈＤＡＣ３１に入力されるラダー抵抗部３３からの選択電圧ＶＰ１〜ＶＰ６４の電位も電源電圧ＶＤＤ２の立ち上がりに追従して立ち上がる。
【００７３】
以上、本実施の形態２のＤＡＣ回路１００では、電圧供給制御回路１１１、１１２が図８のような構成となることで、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていない期間は、電源電圧ＶＤＤ２の立ち上がりに追従して電源電圧ＶＤＤ２の１／２の電圧を出力する。そして、外部端子からの電圧ＶＰ１、ＶＰ６４が電源電圧ＶＤＤ２の１／２の電圧以上となると、電圧ＶＰ１、ＶＰ６４と同様の電位を出力する。
【００７４】
このため、実施の形態１と同様、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていなくても、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧を超えることを防ぐことが可能である。
【００７５】
また、電圧供給制御回路１１１、１１２は、電源電圧ＶＤＤ２の立ち上がりに追従して、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を電源電圧ＶＤＤ２の１／２の電圧とすればよく、例えば、図１０に示す構成であってもよい。図１０に示すように、電圧供給制御回路１１１は、比較検出器ＣＭＰ１１２と、制御回路ＣＮＴ１１３と、スイッチ回路ＳＷ１１５、ＳＷ１１８と、入力端子ＩＮ１１６と、出力端子ＯＵＴ１１７とを有する。
【００７６】
図１０の電圧供給制御回路１１１では、電源電圧ＶＤＤ２が立ち上がり、参照電圧１／２ＶＤＤ２が立ち上がると、出力電圧Ｖｏｕｔ１をモニタしている比較検出器ＣＭＰ１１２が、出力電圧Ｖｏｕｔ１が参照電圧１／２ＶＤＤ２以上であるかどうかの比較し、その結果を制御回路ＣＮＴ１１３に出力する。制御回路ＣＮＴ１１３は、出力電圧Ｖｏｕｔ１が参照電圧１／２ＶＤＤ２以下である場合は、スイッチ回路ＳＷ１１８をオン状態、スイッチ回路ＳＷ１１５をオフ状態とする。そして、比較検出器ＣＭＰ１１２の検出結果に応じて、入力電圧Ｖｉｎ１、つまり外部端子ＴＶＰ１から供給される電圧が、参照電圧１／２ＶＤＤ２以上となった場合、制御回路ＣＮＴ１１３は、スイッチ回路ＳＷ１１８をオフ状態、スイッチ回路ＳＷ１１５をオン状態とする。
【００７７】
このような構成であっても、電圧供給制御回路１１１は、外部端子からの電圧ＶＰ１、ＶＰ６４がまだ十分立ち上がっていない期間は、電源電圧ＶＤＤ２の立ち上がりに追従して電源電圧ＶＤＤ２の１／２の電圧を出力し、外部端子からの電圧ＶＰ１、ＶＰ６４が電源電圧ＶＤＤ２の１／２の電圧以上となると、電圧ＶＰ１、ＶＰ６４と同様の電位を出力することができる。
【００７８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１１に示すように、電圧供給制御部２１０をラダー抵抗部３３とＰｃｈＤＡＣ３１との間に接続してもよい。電圧供給制御部２１０は、電圧供給制御回路１１１と同様の構成の電圧供給制御回路２１１をＰｃｈＤＡＣ３１が入力する電圧ＶＰ１〜ＶＰ６４分備える。このような構成であっても、回路規模は増加するが、ＰｃｈＤＡＣ３１の各スイッチ回路を構成するＰＭＯＳトランジスタのバックゲート−ソース間、バックゲート−ドレイン間、バックゲート−ゲート間のそれぞれの耐圧を超えてしまうという、問題を解決することができる。
【００７９】
また、実施の形態１、２では、２つの外部端子ＴＶＰ１、ＴＶＰ６４から入力した電圧をラダー抵抗部３３で分圧して選択電圧を生成しているが、外部端子の数は２つに限定されない。つまり、２以上の外部端子から入力した電圧を用いて、選択電圧を生成する構成であってもよい。
【符号の説明】
【００８０】
１００  Ｄ／Ａコンバータ（ＤＡＣ）回路
１１１、１１２  電圧供給制御部
１０  ロジック回路
２０  レベルシフタ
４０  出力段バッファ
３１  ＰｃｈＤＡＣ
３２  ＮｃｈＤＡＣ
３３  ラダー抵抗部
ＳＷ５１、ＳＷ５２  極性スイッチ回路
ＣＭＰ１１１、ＣＭＰ１１２  比較検出器
ＣＮＴ１１３  制御回路
ＡＭＰ１１４  出力アンプ
ＳＷ１１５  スイッチ回路
ＩＮ１１６  入力端子
ＯＵＴ１１７  出力端子
【図１】
2011135150.tif 000003
【図２】
2011135150.tif 000004
【図３】
2011135150.tif 000005
【図４】
2011135150.tif 000006
【図５】
2011135150.tif 000007
【図６】
2011135150.tif 000008
【図７】
2011135150.tif 000009
【図８】
2011135150.tif 000010
【図９】
2011135150.tif 000011
【図１０】
2011135150.tif 000012
【図１１】
2011135150.tif 000013
【図１２】
2011135150.tif 000014
【図１３】
2011135150.tif 000015
【図１４】
2011135150.tif 000016
【図１５】
2011135150.tif 000017
【図１６】
2011135150.tif 000018
【図１７】
2011135150.tif 000019