(57)【要約】【課題】小型で高効率な、インダクタ電流の反転を防止したＤＣ−ＤＣコンバータを構成する。【解決手段】主スイッチ素子Ｑ１１のオン期間にインダクタＬ１に順方向電流が流れて励磁エネルギーが蓄積され、主スイッチ素子Ｑ１１がオフし、従スイッチ素子Ｑ１２のオン期間にインダクタＬ１の電流は従スイッチ素子Ｑ１２を介して流れる。抵抗Ｒ１，Ｒ２、誤差増幅器ＯＰ１、基準電圧発生回路ＶＲＥＦ、コンパレータＣＯＭＰ１及びランプ波形信号発生回路ＲＡＭＰによってＰＷＭ信号が発生される。ＰＦＭ制御信号発生回路１０は、インダクタＬ１の電流の検出信号及びＰＷＭ信号を入力してＰＦＭ信号を発生する。従スイッチ制御信号発生回路２０は、ＰＦＭ信号が立ち下がってから一定の遅延時間τ遅れてＮＣＴＬ信号をハイレベルにする。これにより、軽負荷時において、インダクタＬ１に逆電流が流れるまでに従スイッチ素子Ｑ１２をターンオフさせる。【選択図】図２
2011223825.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧が入力される電源入力部に直列接続された、主スイッチ素子及び従スイッチ素子の直列回路と、
インダクタ及びキャパシタを含み、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に設けられた平滑回路と、を備え、前記電源出力部から負荷へ電力を供給するＤＣ−ＤＣコンバータにおいて、
前記電源出力部の電圧と基準電圧とに応じて前記主スイッチ素子及び前記従スイッチ素子のオン時間を定めるＰＷＭ制御信号を発生するＰＷＭ制御信号発生回路と、
前記インダクタに流れる電流が所定値に達したときが後縁タイミングとなって、前記主スイッチ素子をオンするＰＦＭ制御信号を発生するＰＦＭ制御信号発生回路と、
前記ＰＦＭ制御信号のパルス幅が前記ＰＷＭ制御信号のパルス幅より長くなるときに、ＰＦＭ動作モード信号を発生する動作モード比較回路と、
前記ＰＦＭ動作モード信号に応じて前記主スイッチ素子のターンオフから、前記主スイッチ素子のオン期間に前記インダクタに蓄積されたエネルギーの放出に要する時間が経過したときに前記従スイッチ素子のオフ制御信号を出力する遅延回路と、
を備えたＤＣ−ＤＣコンバータ。
【請求項２】
前記遅延回路の遅延時間をτ、前記インダクタに流れる電流の所定の上限値をＩｐ、前記インダクタのインダクタンスをＬ、前記電源出力部の出力電圧をＶｏ、でそれぞれ表すとき、
τ≦ＬＩｐ／Ｖｏ
の関係である、請求項１に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を入力し、主スイッチ素子と従スイッチ素子とを交互にオンオフすることによって所望の直流電圧を出力するＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
携帯電子機器等の内部に設けられる電源回路の一つとして、例えば特許文献１に示されるような降圧チョッパー回路方式のＤＣ−ＤＣコンバータが用いられている。
図１は特許文献１に示されているＤＣ−ＤＣコンバータの回路図である。このＤＣ−ＤＣコンバータは、外部の信号によりＯＮ／ＯＦＦするスイッチ素子１１，１４、インダクタ素子１２、平滑コンデンサ１３、及びコンパレータ１５を備えている。スイッチ素子１１，１４の両端には寄生ダイオード１６，１７が接続されている。スイッチ素子１１，１４はスイッチ素子１１に同期してスイッチング制御される。コンパレータ１５は、スイッチ素子１４の電圧降下を検出して、インダクタ１２に流れる電流の方向を検知し、その方向によりスイッチ素子１４をＯＮ／ＯＦＦする。
【０００３】
図１において、先ずスイッチ素子１１がＯＮになると、電源側から負荷側に電流Ｉon2 が流れ始める。所定時間後、スイッチ素子１１がＯＦＦすると、インダクタ１２に蓄積されたエネルギーが放出され、電流Ｉoff1が流れる。このときスイッチ素子１４はＯＦＦしているが、スイッチ素子１４の寄生ダイオード１７を通して先ず流れる。この時、ａ点が（−）、ｂ点が（＋）となるため、コンパレータ１５の出力はハイレベルになり、スイッチ素子１４はＯＮする。
【０００４】
スイッチ素子１１がＯＦＦして、インダクタ１２に蓄積されたエネルギーが完全に放出された後もスイッチ素子１１がＯＮしない場合、つまり負荷が軽い場合、コンデンサ１３に蓄積されたエネルギーが、インダクタ１２を通してＧＮＤ側に電流Ｉ0ff2 が流れる。この時、ａ点が（＋）、ｂ点が（−）になるため、スイッチ素子１４にはローレベルの信号が与えられ、スイッチ素子１４は直ちにＯＦＦする。従ってこの電流Ｉ0ff2 が流れなくなるため、負荷側から電源側に電力が戻る動作モードが存在しなくなる。すなわち、軽負荷時にも効率が低下しないことになる。
【０００５】
また、出力電圧の安定化制御のために、重負荷状態ではスイッチ素子のオン時間によってＰＷＭ制御され、軽負荷状態では、主スイッチ素子及び従スイッチ素子の一定時間のオンから次のオン時間までの期間によってＰＦＭ制御されるＤＣ−ＤＣコンバータにおいて、前述のインダクタ電流の反転を防止するために従スイッチのオン時間を制御するものが特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実用新案登録第２５５５２４５号公報
【特許文献２】国際公開ＷＯ２００６／１２３７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、軽負荷時にインダクタに逆方向の電流が流れる期間が生じないように従スイッチ素子を制御するように構成された、図１に示されるような従来のＤＣ−ＤＣコンバータにおいては、インダクタに流れる電流の方向を検出するための回路（図１に示される例ではコンパレータ）が必要となる。スイッチング周波数が上がるにつれて、このコンパレータの遅延時間が問題になる。遅延時間が大きいと逆流や誤動作を起こすという問題がある。
【０００８】
また、この課題を解決するための構成を備えた特許文献２の構成では付加回路の規模が大きくなる。特許文献２の図１・図２に示されている例では、３つの電流源、２つの容量及びワンショット回路が従スイッチ素子のオン時間を制御するために新たに必要となる。
【０００９】
また、特許文献２に示されているＤＣ−ＤＣコンバータにおいては、コンデンサの充放電をバランスさせることで従スイッチ素子のオン時間を制御するものであるので、電流源や容量値のバランス設計が必要になる。また、コンデンサによる一定の充放電時間を必要とし、その間、従スイッチ素子の寄生ダイオードによるダイオード動作となるため、効率が低下する。さらに、ＰＷＭ／ＰＦＭ併用方式で、ＰＷＭ動作時にはインダクタ電流の反転は生じないため、従スイッチ素子の制御は不要であるが、ＰＦＭ制御のための回路がそのまま機能しつづけるため、上記と同じ理由でコンデンサの充放電時間分だけ効率が悪くなる。
【００１０】
このように、インダクタに逆方向の電流が流れないようにした従来のＤＣ−ＤＣコンバータにおいては、回路面積や消費電力の面で問題があった。
【００１１】
本発明の目的は、小型で高効率な、インダクタ電流の反転を防止したＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１２】
本発明のＤＣ−ＤＣコンバータは、
直流電圧が入力される電源入力部に直列接続された、主スイッチ素子及び従スイッチ素子の直列回路と、
インダクタ及びキャパシタを含み、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に設けられた平滑回路と、を備え、前記電源出力部から負荷へ電力を供給するＤＣ−ＤＣコンバータにおいて、
前記電源出力部の電圧と基準電圧とに応じて前記主スイッチ素子及び前記従スイッチ素子のオン時間を定めるＰＷＭ制御信号を発生するＰＷＭ制御信号発生回路と、
前記インダクタに流れる電流が所定値に達したときが後縁タイミングとなって、前記主スイッチ素子をオンするＰＦＭ制御信号を発生するＰＦＭ制御信号発生回路と、
前記ＰＦＭ制御信号のパルス幅が前記ＰＷＭ制御信号のパルス幅より長くなるときに、ＰＦＭ動作モード信号を発生する動作モード比較回路と、
前記ＰＦＭ動作モード信号に応じて前記主スイッチ素子のターンオフから、前記主スイッチ素子のオン期間に前記インダクタに蓄積されたエネルギーの放出に要する時間が経過したときに前記従スイッチ素子のオフ制御信号を出力する遅延回路と、
を備えたことを特徴としている。
【００１３】
また、前記遅延回路の遅延時間をτ、前記インダクタに流れる電流の所定の上限値をＩｐ、前記インダクタのインダクタンスをＬ、前記電源出力部の出力電圧をＶｏ、でそれぞれ表すとき、
τ≦ＬＩｐ／Ｖｏ
の関係とする。
【発明の効果】
【００１４】
本発明によれば、インダクタ電流の反転を防止した小型で高効率なＤＣ−ＤＣコンバータが構成できる。
【図面の簡単な説明】
【００１５】
【図１】特許文献１に示されているＤＣ−ＤＣコンバータの回路図である。
【図２】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの全体の回路図である。
【図３】従スイッチ制御信号発生回路２０の回路図である。
【図４】図２，図３各部の電圧・電流の波形図である。
【図５】負荷が重負荷状態から次第に軽くなり、ＰＷＭ制御からＰＦＭ制御へ移行するときの各部の波形図である。
【図６】負荷が軽負荷状態から次第に重くなり、ＰＦＭ制御からＰＷＭ制御へ移行するときの各部の波形図である。
【発明を実施するための形態】
【００１６】
《第１の実施形態》
本発明の第１の実施形態に係るＤＣ−ＤＣコンバータについて各図を参照して説明する。
図２は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの全体の回路図である。
図２に示すように、このＤＣ−ＤＣコンバータは、所定の直流電圧が入力される電源入力部ＶＩＮに直列接続された、主スイッチ素子Ｑ１１及び従スイッチ素子Ｑ１２の直列回路と、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点と電源出力部ＶＯＵＴとの間に設けられたインダクタＬ１及びキャパシタＣ１から構成される平滑回路と、を備えて、電源出力部ＶＯＵＴから負荷へ一定の直流電圧で電力を供給するＤＣ−ＤＣコンバータである。
【００１７】
図２おいて、ＰＷＭ制御信号発生回路４０は、抵抗Ｒ１，Ｒ２、誤差増幅器ＯＰ１、基準電圧発生回路ＶＲＥＦ、コンパレータＣＯＭＰ１及びランプ波形信号発生回路ＲＡＭＰで構成されている。誤差増幅器ＯＰ１は、電源出力部ＶＯＵＴの出力電圧が抵抗Ｒ１，Ｒ２で分圧された電圧と基準電圧発生回路ＶＲＥＦによる基準電圧Ｖｒｅｆとの誤差電圧を増幅する。コンパレータＣＯＭＰ１は誤差増幅器ＯＰ１の出力電圧とランプ波形信号発生回路ＲＡＭＰによるランプ波形信号とを比較し、ＰＷＭ制御信号（以下、単に「ＰＷＭ信号」という。）を出力する。後に詳述するように重負荷時においては、このＰＷＭ信号のパルス幅が主スイッチ素子Ｑ１１のオン期間となる。従スイッチ素子Ｑ１２は主スイッチ素子Ｑ１１とは相補的にオン／オフされる。
【００１８】
ＰＦＭ制御信号発生回路１０は、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点の電圧信号及びＰＷＭ信号を入力し、ＰＦＭ制御信号（以下、単に「ＰＦＭ信号」という。）を発生する。このＰＦＭ信号の前縁タイミング（立ち上がりのタイミング）はＰＷＭ信号の前縁タイミングと等しい。またＰＦＭ信号の後縁タイミング（立ち下がりのタイミング）は、後に述べるように、インダクタに流れる電流が所定値に達したときである。
【００１９】
ＰＷＭ／ＰＦＭ選択回路３０はＰＷＭ信号とＰＦＭ信号のうち、パルス幅の広い方の信号をＰＣ信号として出力する回路（論理和回路）である。
【００２０】
従スイッチ制御信号発生回路２０は、主スイッチ素子Ｑ１１のゲート信号であるPGATE信号の反転信号、従スイッチ素子Ｑ１２のゲート信号であるNGATE信号、ＰＷＭ信号及びＰＦＭ信号を入力し、スイッチング制御のための信号であるＮＣＴＬ信号を出力する。
【００２１】
主スイッチ素子Ｑ１１のゲートには、インバータ（ＮＯＴゲート）ＩＮ１〜ＩＮ６及びＮＯＲゲートＮＯＲ１が接続されている。主スイッチ素子Ｑ１１はこれらの論理回路を介してＰＣ信号及びNGATE信号によって制御される。
【００２２】
また、従スイッチ素子Ｑ１２のゲートには、インバータＩＮ７〜ＩＮ１２及びＮＯＲゲートＮＯＲ２，ＮＯＲ３が接続されている。従スイッチ素子Ｑ１２はこれらの論理回路を介してＰＣ信号及びPGATE反転信号によって制御される。
【００２３】
主スイッチ素子Ｑ１１はＰチャンネルＭＯＳ−ＦＥＴであるので、PGATE信号がローレベルのときオンする。従スイッチ素子Ｑ１２はＮチャンネルＭＯＳ−ＦＥＴであるので、NGATE信号がハイレベルのときオンする。
【００２４】
主スイッチ素子Ｑ１１のオン期間（このとき従スイッチ素子Ｑ１２はオフ）に電源入力部ＶＩＮから電源出力部ＶＯＵＴ方向へ電流が流れる。その後、主スイッチ素子Ｑ１１がオフし、従スイッチ素子Ｑ１２がオンすると、インダクタＬ１の電流は従スイッチ素子Ｑ１２を介して流れる。
【００２５】
図３は前記従スイッチ制御信号発生回路２０の回路図である。
図３に示すように、従スイッチ制御信号発生回路２０は、動作モード比較回路２１、遅延回路２４及びラッチ回路ＳＲ２を備えている。遅延回路２４はラッチ回路ＳＲ１、ＮＡＮＤゲートＮＡＮＤ１及び時間計測回路２３を備えている。時間計測回路２３は定電流回路ＩＣ、スイッチ素子Ｑ１３、キャパシタＣＣ、コンパレータＣＯＭＰ２及びインバータ（ＮＯＴゲート）ＩＮ１３を備えている。
【００２６】
動作モード比較回路２１はＰＷＭ信号よりＰＦＭ信号の幅が広いとき、その広い期間だけハイレベルとなるＤＰ信号を出力する論理回路である。このＤＰ信号が本発明に係る「ＰＦＭ動作モード信号」に相当する。ＮＡＮＤゲートＮＡＮＤ１はラッチ回路ＳＲ１の出力信号Ｑ１がハイレベルであるとき、ＮＧＡＴＥ信号に応じてスイッチ素子Ｑ１３をオン／オフする。
【００２７】
スイッチ素子Ｑ１３がオフ状態のとき、定電流回路ＩＣの電流でキャパシタＣＣが充電され、スイッチ素子Ｑ１３がオンしたとき、キャパシタＣＣの電荷が放電される。コンパレータＣＯＭＰ２は、キャパシタＣＣの充電電圧がしきい値電圧発生回路ＶＴＨが発生するしきい値電圧に達するまではハイレベルの信号を出力し、達すればローレベルの信号を出力する。この定電圧回路ＶＴＨは、他の回路ブロックに構成される基準電圧発生回路ＶＲＥＦの電圧を分圧する回路である。
【００２８】
インバータＩＮ１３はコンパレータＣＯＭＰ２の出力信号のレベルを反転する。インバータＩＮ１３の出力がハイレベルとなったとき、ラッチ回路ＳＲ１をリセットし、ラッチ回路ＳＲ２をセットする。
ラッチ回路ＳＲ２は、PGATE反転信号でリセットされる。このラッチ回路ＳＲ２からＮＣＴＬ信号が出力される。
【００２９】
図４は図２，図３各部の電圧・電流の波形図である。ここでは、軽負荷状態すなわちＰＦＭ制御がなされている状態の例である。ＰＦＭ制御がなされる状態では、ＰＦＭ信号のパルス幅がＰＷＭ信号のパルス幅より広いので、図２に示したＰＷＭ／ＰＦＭ選択回路３０から出力されるＰＣ信号はＰＦＭ信号と等しい。ＰＣ信号がハイレベルであるとき、主スイッチ素子Ｑ１１のゲート制御信号であるPGATE信号がローレベルになるので、主スイッチ素子Ｑ１１はオン状態である。
【００３０】
図２に示したＰＦＭ制御信号発生回路１０は、インダクタ電流Ｉ(L1)が所定の上限値Ｉｐに達したとき（タイミングｔ２で）ＰＦＭ信号をローレベルにする。このＰＦＭ信号の立ち下がりによってＰＣ信号が立ち下がるので、主スイッチ素子Ｑ１１はタイミングｔ２でターンオフする。
【００３１】
PGATE信号及びＰＣ信号の立ち下がりにともなってNGATE信号が立ち上がる。これにより従スイッチ素子Ｑ１２がターンオンする。このとき、図３に示した動作モード比較回路２１の出力であるＤＰ信号によってラッチ回路ＳＲ１がセットされているため、Ｑ１信号はハイレベルになっている。そのため、NGATE信号がハイレベルになったとき図３に示したNANDゲートNAND1の出力がローレベルになる。これにより、キャパシタＣＣは定電流回路ＩＣによって充電が開始され、その電圧Ｖ(CC)は図４に示すように上昇する。
【００３２】
キャパシタＣＣの電圧Ｖ(CC)がしきい値電圧発生回路ＶＴＨのしきい値電圧Ｖｔｈに達したとき、コンパレータＣＯＭＰ２の出力がローレベルに反転し、ラッチ回路ＳＲ２がセットされる。ラッチ回路ＳＲ２の出力であるＮＣＴＬ信号がハイレベルになることにより、NGATE信号がローレベルに立ち下がる。これにより従スイッチ素子Ｑ１２がターンオフする。
【００３３】
したがって、従スイッチ素子Ｑ１２のオン時間は、図３に示した遅延回路２４の遅延時間、すなわち時間計測回路２３によって定められる一定時間となる。この遅延時間をτ、インダクタＬ１に流れる電流の所定の上限値をＩｐ、インダクタＬ１のインダクタンスをＬ、電源出力部ＶＯＵＴの出力電圧をＶｏ、でそれぞれ表すとき、
τ≦ＬＩｐ／Ｖｏ    …(1)
の関係となるように遅延時間τを定める。
【００３４】
従スイッチ素子Ｑ１２がｔ２でターンオンしてからτ経過後のｔ３は、インダクタＬ１に流れる電流Ｉ(L1)がほぼ０になるタイミングであるので、このタイミングで従スイッチ素子Ｑ１２がターンオフする。すなわち、主スイッチ素子Ｑ１１のオン期間にインダクタＬ１に蓄積されたエネルギーの放出に要する時間が経過したときに従スイッチ素子Ｑ１２がオフする。そのため、インダクタＬ１に逆方向の電流が流れるのを防止できる。前記インダクタンスＬ及び所定の上限電流Ｉｐは既知であるので、出力電圧Ｖｏに応じて遅延時間τを定めることになる。
【００３５】
図３に示した遅延回路２４は、その遅延時間が前記遅延時間τとなるように、しきい値電圧発生回路ＶＴＨのしきい値電圧、キャパシタＣＣの容量、定電流回路ＩＣの電流値をそれぞれ設定する。
【００３６】
なお、通常、出力電圧Ｖｏは通常目標電圧であって一定である（既知である）ので、その場合は遅延時間τを予め固定に定めておけばよい。
【００３７】
前記遅延時間τは、（１）式に示したように、ＬＩｐ／Ｖｏに必ずしも等しくなくてもよい。ＬＩｐ／Ｖｏより短ければ、従スイッチ素子Ｑ１２がターンオフした後、インダクタ電流は従スイッチ素子Ｑ１２の寄生ダイオードを流れるので、インダクタＬ１に反転電流が流れるのを確実に防止しつつ、正常にコンバータ（チョッパー）動作させることができる。この寄生ダイオードを電流が流れる時間は僅かであるので、損失は殆ど問題にならない。そのため、誤差を考慮して、遅延回路２４の遅延時間はＬＩｐ／Ｖｏより若干短い時間となるように定めてもよい。
【００３８】
なお、τは入力電圧Ｖｉｎによらないので、遅延時間τは任意の入力電圧Ｖｉｎに対応できる。
【００３９】
前記インダクタＬ１に流れる電流Ｉ(L1)の所定の上限値Ｉｐは次のようにして制御される。
図２に示した、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点ＳＷの電位Ｖｓｗは、主スイッチ素子Ｑ１１がオンされている間、主スイッチ素子Ｑ１１のオン抵抗Ｒｏｎ１の存在により、Ｉ(L1)に比例して低下する。インダクタＬ１に流れ込む電流Ｉ(L1) は検知できる。図２に示したＰＦＭ制御信号発生回路１０は、ＶｓｗとＶｉｎの電位差をコンパレータなどでしきい値電圧と比較することで、Ｉ(L1)の所定の上限値Ｉｐが所望の値となるようにＰＦＭ信号を発生する。
【００４０】
なお、主スイッチ素子に流れる電流を他の方法で検知してもよい。また、インダクタＬ１に流れる電流を検知する方法など、他の方法でＩ(L1)を検知してもよい。
【００４１】
図５は、負荷が重負荷状態から次第に軽くなり、ＰＷＭ制御からＰＦＭ制御へ移行するときの各部の波形図である。逆に、図６は、負荷が軽負荷状態から次第に重くなり、ＰＦＭ制御からＰＷＭ制御へ移行するときの各部の波形図である。
【００４２】
重負荷状態から或る程度まで負荷が軽くなってＰＷＭ信号のパルス幅がＰＦＭ信号のパルス幅より短くなると、図５に表れているようにＤＰ信号が出始める。このことにより、遅延回路２４内の時間計測回路により計測される時間τだけ従スイッチ素子Ｑ１２のオン時間が制御される。すなわちＰＦＭ制御へ移行する。
【００４３】
このように、ＰＷＭ制御では電流連続モードでコンバータ動作し、ＰＦＭ制御では電流不連続モードでコンバータ動作する。図５に現れている範囲では、電流不連続時間がまだ短いが、さらに負荷が軽くなると、主スイッチ素子Ｑ１１及び従スイッチ素子Ｑ１２が共にオフ状態である時間が長くなる。
【００４４】
軽負荷状態から或る程度まで負荷が重くなってＰＷＭ信号のパルス幅がＰＦＭ信号のパルス幅より広くなると、図６に表れているようにＤＰ信号が出なくなる。このことにより、ＰＦＭ制御からＰＷＭ制御へ移行する。
【００４５】
以上に例示したように、本発明によれば、キャパシタの充放電をバランスさせることで従スイッチ素子のオン時間を制御するものではないのでバランス設計が不要である。また、不要な充放電時間による効率劣化もなく、必要な定電流源やキャパシタの数が少なく、さらにはワンショットパルス回路も不要であるので、簡素な回路で構成できる。そのため、回路面積の小さな構成で、ＰＦＭ制御時のインダクタ電流の反転を防止できる。また、キャパシタの充放電を用いる従来例と比べてキャパシタに対する充放電時間がなくなる分、ＰＷＭ動作時の効率が改善する。
【符号の説明】
【００４６】
Ｃ１…キャパシタ
ＣＣ…キャパシタ
ＣＯＭＰ１…コンパレータ
ＣＯＭＰ２…コンパレータ
ＩＣ…定電流回路
Ｌ１…インダクタ
ＯＰ１…誤差増幅器
Ｑ１１…主スイッチ素子
Ｑ１２…従スイッチ素子
Ｑ１３…スイッチ素子
Ｒ１，Ｒ２…抵抗
ＲＡＭＰ…ランプ波形信号発生回路
ＳＲ１，ＳＲ２…ラッチ回路
ＳＷ…接続点
１０…ＰＦＭ制御信号発生回路
２０…従スイッチ制御信号発生回路
２１…動作モード比較回路
２３…時間計測回路
２４…遅延回路
３０…ＰＷＭ／ＰＦＭ選択回路
４０…ＰＷＭ制御信号発生回路
【図１】
2011223825.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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