(57)【要約】【課題】入力許容電圧の小さな誤差積分値が実装されているＤ級増幅器を安定的に動作させる。【解決手段】入力端子１０１ｐおよび１０１ｎに入力されたＰＷＭ入力信号ＩＮＰおよびＩＮＭは、誤差積分器１１０の正相入力端子１１１ｐおよび逆相入力端子１１１ｎに接続されたノードＶＰおよびＶＭへ入力回路４０を介して入力される。入力回路４０は、ＰＷＭ入力信号ＩＮＰをノードＶＰに伝達する伝達経路４１と、ＰＷＭ入力信号ＩＮＭをノードＶＭに伝達する伝達経路４２と、ＰＷＭ入力信号ＩＮＰの位相を反転したＰＷＭ入力信号／ＩＮＰをノードＶＭに伝達する伝達経路４３と、ＰＷＭ入力信号ＩＮＭの位相を反転したＰＷＭ入力信号／ＩＮＭをノードＶＰに伝達する伝達経路４４とを有する。【選択図】図１
2011130332.tif 000002
【特許請求の範囲】
【請求項１】
２相の入力信号を伝達する入力回路と、前記入力回路を介して第１および第２のノードに伝達された２相の入力信号の差分と、前記第１および第２のノードへと伝達された第１および第２の帰還信号の差分との誤差を積分し、積分結果を示す積分値信号を出力する誤差積分器と、前記積分値信号に応じてパルス幅変調されたパルスを出力するパルス幅変調回路と、前記パルス幅変調回路が出力したパルスに基づいて負荷を駆動するとともに前記第１および第２の帰還信号を発生するバッファ回路とを具備するＤ級増幅器において、
前記入力回路が、
第１の入力端子に与えられる信号を前記第１のノードへ伝達する第１の伝達経路と、
第２の入力端子に与えられる信号を前記第２のノードへ伝達する第２の伝達経路と、
前記第１の入力端子に与えられる信号の位相を反転した信号を前記第２のノードへ伝達する第３の伝達経路と、
前記第２の入力端子に与えられる信号の位相を反転した信号を前記第１のノードへ伝達する第４の伝達経路と
を具備することを特徴とするＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号に応じてパルス幅や時間密度が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。特許文献１〜３には、Ｄ級増幅器として、入力信号とＤ級増幅器の出力側からの帰還信号との誤差を積分する誤差積分器と、この誤差積分器が出力する積分値信号のレベルに応じたパルス幅のパルスを発生するパルス幅変調回路とを備え、このパルス幅変調回路の出力パルスに基づいて負荷を駆動する構成のものが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２４６２４号公報
【特許文献２】特開２００７−１２４６２５号公報
【特許文献３】特開２００６−２６２１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この種のＤ級増幅器は、２相のＰＷＭ信号を出力する装置の後段に接続して利用される場合がある。この場合において、前段の機器から与えられる２相のＰＷＭ信号が完全な逆相関係を有しておらず、２相のＰＷＭ信号にＨレベルの期間の重複やＬレベルの期間の重複があると、誤差積分器に対する入力電圧が誤差積分器の動作点から大きく離れることがある。このため、誤差積分器に設ける差動増幅器を入力許容電圧範囲の大きなものにする必要があるという問題があった。
本発明は、このような背景の下に案出されたものであり、２相のＰＷＭ信号を出力信号とする機器の後段に接続して利用される場合において、誤差積分器に対する入力電圧の変動が少なく、安定した動作の得られるＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、２相の入力信号を伝達する入力回路と、前記入力回路を介して第１および第２のノードに伝達された２相の入力信号の差分と、前記第１および第２のノードへと伝達された第１および第２の帰還信号の差分との誤差を積分し、積分結果を示す積分値信号を出力する誤差積分器と、前記積分値信号に応じてパルス幅変調されたパルスを出力するパルス幅変調回路と、前記パルス幅変調回路が出力したパルスに基づいて負荷を駆動するとともに前記第１および第２の帰還信号を発生するバッファ回路とを具備するＤ級増幅器であって、前記入力回路が、第１の入力端子に与えられる信号を前記第１のノードへ伝達する第１の伝達経路と、第２の入力端子に与えられる信号を前記第２のノードへ伝達する第２の伝達経路と、前記第１の入力端子に与えられる信号の位相を反転した信号を前記第２のノードへ伝達する第３の伝達経路と、前記第２の入力端子に与えられる信号の位相を反転した信号を前記第１のノードへ伝達する第４の伝達経路とを具備するＤ級増幅器を提供する。
【０００６】
この発明によると、２相のＰＷＭ信号にＨレベルの期間の重複やＬレベルの期間の重複がある場合においても、完全な逆相関係を有する２相の信号が第１および第２のノードを介して誤差積分器に入力される。よって、誤差積分器に対する入力電圧の変動を少なくし、安定した動作を得ることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態であるＤ級増幅器５の構成を示す図である。
【図２】同Ｄ級増幅器５から伝達経路４３および４４を除いたＤ級増幅器５’の構成を示す図である。
【図３】Ｄ級増幅器５および５’の各部の信号の波形を示す図である。
【図４】Ｄ級増幅器５および５’の各部の信号の波形を示す図である。
【図５】Ｄ級増幅器５および５’の各部の信号の波形を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ級増幅器５の構成を示す回路図である。このＤ級増幅器５は、オーディオ機器１０から入力端子１０１ｐおよび１０１ｎを介して与えられる正逆２相のＰＷＭ入力信号ＩＮＰおよびＩＮＭのレベル差（より具体的には、ＰＷＭ入力信号ＩＮＰおよびＩＮＭのデューティ比の差）に応じてパルス幅変調された２相のデジタル信号ＯＵＴＰおよびＯＵＴＭを生成し、出力端子１０２ｐおよび１０２ｎを介してフィルタおよびスピーカコイルなどの負荷２０へ出力するものである。
【０００９】
図示のように、Ｄ級増幅器５は、入力回路４０と、誤差積分器１１０と、パルス幅変調回路１３０と、出力バッファ１５０と、帰還抵抗Ｒ２１およびＲ２２とを有する。入力回路４０は、入力端子１０１ｐに与えられるＰＷＭ入力信号ＩＮＰを誤差積分器１１０の正相入力端子１１１ｐに接続されたノードＶＰに伝達する伝達経路４１と、入力端子１０１ｎに与えられるＰＷＭ入力信号ＩＮＭを誤差積分器１１０の逆相入力端子１１１ｎに接続されたノードＶＭに伝達する伝達経路４２と、入力端子１０１ｐに与えられるＰＷＭ入力信号ＩＮＰの位相を反転したＰＷＭ入力信号／ＩＮＰをノードＶＭに伝達する伝達経路４３と、入力端子１０１ｎに与えられるＰＷＭ入力信号ＩＮＭの位相を反転したＰＷＭ入力信号／ＩＮＭをノードＶＰに伝達する伝達経路４４とを有する。
【００１０】
より詳細に説明すると、伝達経路４１は、入力端子１０１ｐとノードＶＰとの間にノンインバーティングバッファ１６１と抵抗Ｒ１１が直列に介挿されてなるものであり、伝達経路４２は、入力端子１０１ｎとノードＶＭとの間にノンインバーティングバッファ１６２と抵抗Ｒ１２が直列に介挿されてなるものである。また、伝達経路４３は、入力端子１０１ｐとノードＶＭとの間にインバータ１６３と抵抗Ｒ１３が直列に介挿されてなるものであり、伝達経路４４は、入力端子１０１ｎとノードＶＰとの間にインバータ１６４と抵抗Ｒ１４が直列に介挿されてなるものである。ここで、各抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、同じ抵抗値を有している。
【００１１】
ノードＶＰおよびＶＭには、以上説明した各抵抗の他、帰還抵抗Ｒ２１およびＲ２２が各々接続される。さらに詳述すると、帰還抵抗Ｒ２１は、ノードＶＰと出力端子１０２ｎとの間に介挿されており、帰還抵抗Ｒ２２は、ノードＶＭと出力端子１０２ｐとの間に介挿されている。
【００１２】
誤差積分器１１０は、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と、２個の抵抗Ｒ１およびＲ２とにより構成された２次の誤差積分器である。誤差積分器１１０の正相入力端子１１１ｐおよび逆相入力端子１１１ｎは上述したようにノードＶＰおよびＶＭと接続されており、誤差積分器１１０の正相出力端子１１２ｐおよび逆相出力端子１１２ｎはパルス幅変調回路１３０と接続されている。
【００１３】
この誤差積分器１１０は、ノードＶＰおよびＶＭに伝達された信号の差分の誤差（より具体的には、入力端子１０１ｐおよび１０１ｎから入力回路４０を介してノードＶＰおよびＶＭに伝達された入力信号の差分と出力端子１０２ｎおよび１０２ｐから抵抗２１および２２を介してノードＶＰおよびＶＭに伝達された帰還信号の差分の誤差）を積分し、積分結果を示す正逆２相の積分値信号ＶＤｐおよびＶＤｎを正相出力端子１１２ｐおよび逆相出力端子１１２ｎを介してパルス幅変調回路１３０へ出力する。たとえば、理想的な条件の下では、入力回路４０を介してノードＶＰに与えられる信号のデューティ比を５０％＋α、入力回路４０を介してノードＶＭに与えられる信号のデューティ比を５０％−αとした場合、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎのレベル差ＶＤｐ−ＶＤｎはαに比例した値となる。
【００１４】
パルス幅変調回路１３０は、一定の周波数を有し、かつ、誤差積分器１１０から与えられる積分値信号ＶＤｐおよびＶＤｎのレベル差ＶＤｐ−ＶＤｎに応じたデューティ比を持った２相のパルスＯＵＴＭ’およびＯＵＴＰ’を発生する回路である。
【００１５】
プリドライバ１４０は、後段の出力バッファ１５０を駆動する回路であり、たとえばノンインバーティングバッファである。出力バッファ１５０は、２個のインバータ１５１および１５２により構成されている。各インバータ１５１および１５２は、Ｐチャネルの電界効果トランジスタとＮチャネルの電界効果トランジスタを電源ＶＤＤおよび接地間に直列に介挿してなる周知のＣＭＯＳインバータである。そして、インバータ１５１の出力端子はＤ級増幅器５の出力端子１０２ｎとなっており、インバータ１５２の出力端子はＤ級増幅器５の出力端子１０２ｐとなっている。プリドライバ１４０は、パルス幅変調回路１３０から出力されるパルスＯＵＴＭ’に基づいて出力バッファ１５０のインバータ１５１を駆動するとともに、パルスＯＵＴＰ’に基づいて出力バッファ１５０のインバータ１５２を駆動する。これにより、インバータ１５２から出力信号ＯＵＴＰが、インバータ１５１から出力信号ＯＵＴＭが得られ、出力端子１０２ｐおよび１０２ｎ間に介挿された負荷２０の駆動に用いられる。また、出力端子１０２ｎにおける負荷２０の駆動波形が抵抗Ｒ２１を介してノードＶＰに帰還され、出力端子１０２ｐにおける負荷２０の駆動波形が抵抗Ｒ２２を介してノードＶＭに帰還される。ここで、出力信号ＯＵＴＰおよびＯＵＴＭの各デューティ比は、入力信号ＩＮＰおよびＩＮＭの各デューティ比および振幅と、出力バッファ１５０の電源電圧ＶＤＤと、Ｄ級増幅器５全体としてのゲインにより決定される。
以上が、Ｄ級増幅器５の構成の詳細である。
【００１６】
次に、図２に示すように、Ｄ級増幅器５から入力端子１０１ｐおよび１０１ｎとノードＶＰおよびＶＭの間に介挿された伝達経路４３および４４を除いたものを従来のＤ級増幅器５’とし、本実施形態によるＤ級増幅器５の動作を従来のＤ級増幅器５’の動作と比較しつつ説明する。
【００１７】
まず、本実施形態によるＤ級増幅器５において、入力回路４０を介してノードＶＰに与えられる入力信号は（ＩＮＰ＋／ＩＮＭ）／２であり、入力回路４０を介してノードＶＭに与えられる入力信号は（ＩＮＭ＋／ＩＮＰ）／２である。そして、誤差積分器１１０では、ノードＶＰに対する入力信号（ＩＮＰ＋／ＩＮＭ）／２とノードＶＭに対する入力信号（ＩＮＭ＋／ＩＮＰ）／２との差分とＤ級増幅器５の出力側からの帰還信号との誤差の積分が行われる。ここで、入力信号（ＩＮＰ＋／ＩＮＭ）／２と入力信号（ＩＮＭ＋／ＩＮＰ）／２との差分は、次式に示すように、完全な逆相関係にある信号ＩＮＰおよび／ＩＮＰの差分と、完全な逆相関係にある信号／ＩＮＭおよびＩＮＭの差分の総和に相当する。
｛（ＩＮＰ＋／ＩＮＭ）／２｝−｛（ＩＮＭ＋／ＩＮＰ）／２｝
＝｛（ＩＮＰ−／ＩＮＰ）／２｝＋｛（／ＩＮＭ−ＩＮＭ）／２｝
また、／ＩＮＰ＝−ＩＮＰ、／ＩＮＭ＝−ＩＮＭであるから、上記式は次のように変形することができる。
｛（ＩＮＰ＋／ＩＮＭ）／２｝−｛（ＩＮＭ＋／ＩＮＰ）／２｝
＝｛（ＩＮＰ−／ＩＮＰ）／２｝＋｛（／ＩＮＭ−ＩＮＭ）／２｝
＝ＩＮＰ−ＩＮＭ
従って、信号ＩＮＰおよびＩＮＭの１周期に亙って、入力回路４０を介して誤差積分器１１０に与えられる入力信号｛（ＩＮＰ＋／ＩＮＭ）／２｝−｛（ＩＮＭ＋／ＩＮＰ）／２｝を積分した場合、その積分値は、入力信号ＩＮＰ−ＩＮＭの１周期に亙る積分値と同じになる。従って、本実施形態によるＤ級増幅器５と、伝達経路４３および４４を有しないＤ級増幅器５’に、同じ入力信号ＩＮＰおよびＩＮＭを与えた場合、両者からは同じ出力信号ＯＵＴＰおよびＯＵＴＭが得られる。
【００１８】
次に、ノードＶＰおよびＶＭの変動について検討する。以下では、ノンインバーティングバッファ１６１および１６２、インバータ１６３および１６４の電源電圧が＋ＶＢであるとする。この場合において、誤差積分器１１０の動作点、すなわち、仮想短絡された状態におけるノードＶＰおよびＶＭの電位を仮にＶＢ／２とすると、入力回路４０を介してノードＶＰに流れ込む電流は、ノンインバーティングバッファ１６１の出力端子から抵抗Ｒ１１を介して流れ込む電流｛ＩＮＰ−（ＶＢ／２）｝／Ｒ１１とインバータ１６４の出力端子から抵抗Ｒ１４を介して流れ込む電流｛／ＩＮＭ−（ＶＢ／２）｝／Ｒ１４の総和になる。また、入力回路４０を介してノードＶＭに流れ込む電流は、ノンインバーティングバッファ１６２の出力端子から抵抗Ｒ１２を介して流れ込む電流｛ＩＮＭ−（ＶＢ／２）｝／Ｒ１２とインバータ１６３の出力端子から抵抗Ｒ１３を介して流れ込む電流｛／ＩＮＰ−（ＶＢ／２）｝／Ｒ１３の総和となる。このため、ノンインバーティングバッファ１６１の出力信号ＩＮＰとインバータ１６４の出力信号／ＩＮＭとを合成した信号（ＩＮＰ＋／ＩＮＭ）／２がノードＶＰの電位を変動させるのに寄与し、ノンインバーティングバッファ１６２の出力信号ＩＮＭとインバータ１６３の出力信号／ＩＮＰとを合成した信号（ＩＮＭ＋／ＩＮＰ）／２がノードＶＭの電位を変動させるのに寄与する。ここで、たとえ入力信号ＩＮＰおよびＩＮＭが完全な逆相関係を有していない場合であっても、ノードＶＰに与えられる信号（ＩＮＰ＋／ＩＮＭ）／２とノードＶＭに与えられる信号（ＩＮＭ＋／ＩＮＰ）／２の位相関係は完全な逆相関係となる。より具体的には、信号（ＩＮＰ＋／ＩＮＭ）／２および信号（ＩＮＭ＋／ＩＮＰ）／２の各波形は、レベルＶＢ／２を中心に上下対称な波形となる。よって、誤差積分器１１０は、ノードＶＰおよびＶＭの各レベルを信号（ＩＮＰ＋／ＩＮＭ）／２および信号（ＩＮＭ＋／ＩＮＰ）／２の中間レベルであるＶＢ／２に保ってノードＶＰに対する信号とノードＶＭに対する信号の差動増幅を行う。
【００１９】
一方、Ｄ級増幅器５’では、誤差積分器１１０の入力側の仮想短絡点の電位を仮にＶＢ／２とすると、入力回路４０を介してノードＶＰに流れ込む電流は、ノンインバーティングバッファ１６１の出力端子から抵抗Ｒ１１を介して流れ込む電流｛ＩＮＰ−（ＶＢ／２）｝／Ｒ１１のみであり、入力回路４０を介してノードＶＭに流れ込む電流は、ノンインバーティングバッファ１６２の出力端子から抵抗Ｒ１２を介して流れ込む電流｛ＩＮＭ−（ＶＢ／２）｝／Ｒ１２のみである。このため、ノンインバーティングバッファ１６１の出力信号ＩＮＰがノードＶＰの変動に寄与し、ノンインバーティングバッファ１６２の出力信号ＩＮＭがノードＶＭの変動に寄与する。よって、ＰＷＭ入力信号ＩＮＰおよびＩＮＭが完全に逆相でなく、ＰＷＭ入力信号ＩＮＰおよびＩＮＭの信号波形がレベルＶＢ／２を中心として上下対称でない場合には、誤差積分器１１０の入力側の仮想短絡点の電位はＶＢ／２から離れることとなる。
【００２０】
このＤ級増幅器５および５’の動作について、以下の表１に示す４通りのデューティ比および位相関係を持ったＰＷＭ入力信号ＩＮＰおよびＩＮＭが入力端子１０１ｐおよび１０１ｎに与えられた場合を例にとり、より詳細に説明する。なお、図３（Ａ）および（Ｂ）、図４（Ａ）および（Ｂ）、図５（Ａ）および（Ｂ）では、パルス幅変調回路１３０がＰＷＭ入力信号ＩＮＰおよびＩＮＭを生成するのに用いられたものと同じ変調方法によりパルスＯＵＴＭ’およびＯＵＴＰ’を生成することを前提としている。従って、これらの図において、信号ＯＵＴＰおよびＯＵＴＭの波形は入力信号ＩＮＰおよびＩＮＭの波形と同じになっている。
【表１】
2011130332.tif 000003
【００２１】
ａ１．各々のデューティ比が５０％で完全な逆相関係を有していないＰＷＭ入力信号ＩＮＰおよびＩＮＭが入力端子１０１ｐおよび１０１ｎに与えられている場合
この場合、図３（Ａ）に示すように、Ｄ級増幅器５では、信号ＩＮＰがＨレベル、信号ＩＮＭがＬレベルとなる期間ｄ１１において、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧は動作点ＶＢ／２よりＶＢ／２だけ高いＶＢとなり、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧は動作点ＶＢ／２よりＶＢ／２だけ低い０Ｖとなる。また、信号ＩＮＰがＬレベル、信号ＩＮＭがＨレベルとなる期間ｄ１３において、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧は動作点ＶＢ／２よりＶＢ／２だけ低い０Ｖとなり、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧は動作点ＶＢ／２よりＶＢ／２だけ高いＶＢとなる。このように信号ＩＮＰおよびＩＮＭのレベルが異なる期間では、動作点ＶＢ／２を中心に上下対称の信号が入力回路４０を介してノードＶＰおよびＶＭに与えられ、差動増幅器１１３は動作点をＶＢ／２に保ってノードＶＰおよびＶＭに与えられる各信号の差動増幅を行う。一方、信号ＩＮＰおよびＩＮＭの両方がＨレベルになる期間ｄ１２において、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧はＶＢ／２となり、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧もＶＢ／２となる。また、信号ＩＮＰおよびＩＮＭの両方がＬレベルになる期間ｄ１４において、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧はＶＢ／２となり、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧はＶＢ／２となる。このように、入力信号ＩＮＰおよびＩＮＭが同じレベルとなる期間、ノードＶＰの電位をＶＢ／２とし、ノードＶＭの電位をＶＢ／２とする信号が入力回路４０から出力される。以上の結果、抵抗Ｒ２１およびＲ２２を経由した帰還信号の影響を無視すると、誤差積分器１１０の入力側の仮想短絡点であるノードＶＰおよびＶＭの入力電圧は図３（Ａ）に示すようにＶＢ／２を維持する。
【００２２】
一方、Ｄ級増幅器５’では、図３（Ｂ）に示すように、信号ＩＮＰがＨレベル、信号ＩＮＭがＬレベルとなる期間ｄ１１では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧ＶＢに向けて変動させようとし、ノンインバーティングバッファ１６２がノードＶＭの電位を電圧０Ｖに向けて変動させようとする。また、信号ＩＮＰがＬレベル、信号ＩＮＭがＨレベルとなる期間ｄ１３では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧０Ｖに向けて変動させようとし、ノンインバーティングバッファ１６２がノードＶＭの電位を電圧ＶＢに向けて変動させようとする。このように信号ＩＮＰおよびＩＮＭのレベルが異なる期間ｄ１１およびｄ１３では、動作点ＶＢ／２を中心に上下対称の信号が入力回路４０を介してノードＶＰおよびＶＭに与えられ、差動増幅器１１３は動作点をＶＢ／２に保ってノードＶＰおよびＶＭに与えられる各信号の差動増幅を行う。しかし、信号ＩＮＰおよびＩＮＭの両方がＨレベルになる期間ｄ１２では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧ＶＢに向けて変動させようとし、ノンインバーティングバッファ１６２もノードＶＭの電位を電圧ＶＢに向けて変動させようとする。また、信号ＩＮＰおよびＩＮＭの両方がＬレベルになる期間ｄ１４では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧０Ｖに向けて変動させようとし、ノンインバーティングバッファ１６２もノードＶＭの電位を電圧０Ｖに向けて変動させようとする。
【００２３】
このようにＤ級増幅器５’では、信号ＩＮＰおよびＩＮＭが同じレベルである期間に、ノンインバーティングバッファ１６１および１６２がノードＶＰおよびＶＭの電位を同じ方向に変動させようとする。このため、図３（Ｂ）に示すように、誤差積分器１１０の入力側の仮想接地点であるノードＶＰおよびＶＭの電圧はＶＢ／２から大きく離れることとなる。
【００２４】
ｂ１．各々のデューティ比が５０％±αで完全な逆相関係を有していないＰＷＭ入力信号ＩＮＰおよびＩＮＭが入力端子１０１ｐおよび１０１ｎに与えられている場合
この場合も、図４（Ａ）に示すように、Ｄ級増幅器５では、信号ＩＮＰがＨレベル、信号ＩＮＭがＬレベルとなる期間ｄ２１およびｄ２３では、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧が動作点ＶＢ／２よりＶＢ／２だけ高いＶＢとなり、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧が動作点ＶＢ／２よりＶＢ／２だけ低い０Ｖとなる。また、信号ＩＮＰおよびＩＮＭの両方がＨレベルになる期間ｄ２２と信号ＩＮＰおよびＩＮＭの両方がＬレベルになる期間ｄ２４では、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧および信号（ＩＮＭ＋／ＩＮＰ）／２の電圧は、いずれもＶＢ／２となる。従って、図３（Ａ）に示す場合と同様、差動増幅器１１３は、ノードＶＰおよびＶＭの電位を動作点ＶＢ／２に保って入力信号の差動増幅を行う。
【００２５】
一方、Ｄ級増幅器５’では、上述した図３（Ｂ）に示す場合と同様、信号ＩＮＰおよびＩＮＭの両方がＨレベルになる期間ｄ２２では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧ＶＢに向けて変動させようとし、ノンインバーティングバッファ１６２もノードＶＭの電位を電圧ＶＢに向けて変動させようとする。また、信号ＩＮＰおよびＩＮＭの両方がＬレベルになる期間ｄ２４では、ノンインバーティングバッファ１６１がノードＶＰの電位を電圧０Ｖに向けて変動させようとし、ノンインバーティングバッファ１６２もノードＶＭの電位を電圧０Ｖに向けて変動させようとする。従って、図４（Ｂ）に示すように、誤差積分器１１０の入力側の仮想接地点であるノードＶＰおよびＶＭの電圧はＶＢ／２から大きく変動する。
【００２６】
ｃ１．各々のデューティ比が５０％で完全な逆相関係を有するＰＷＭ入力信号ＩＮＰおよびＩＮＭが入力端子１０１ｐおよび１０１ｎに与えられている場合
この場合、Ｄ級増幅器５では、信号（ＩＮＰ＋／ＩＮＭ）／２の電圧が信号ＩＮＰと同相で変化し、信号（ＩＮＭ＋／ＩＮＰ）／２の電圧が信号ＩＮＭと同相で変化する。従って、図５（Ａ）に示すように、誤差積分器１１０の入力側の仮想接地点であるノードＶＰおよびＶＭの入力電圧はＶＢ／２から離れることなく、ＶＢ／２で均衡する。
また、Ｄ級増幅器５’では、ノードＶＰおよびＶＭの変動に寄与する信号は、完全な逆相関係を有している入力信号ＩＮＰおよびＩＮＭそのものとなる。従って、図５（Ｂ）に示すように、誤差積分器１１０の入力側の仮想接地点であるノードＶＰおよびＶＭの入力電圧はＶＢ／２から離れることなく、ＶＢ／２で均衡する。
【００２７】
ｄ１．各々のデューティ比が５０％±αで完全な逆相関係を有するＰＷＭ入力信号ＩＮＰおよびＩＮＭが入力端子１０１ｐおよび１０１ｎに与えられている場合
この場合におけるＤ級増幅器５および５’は、ｃ１の場合と同じように動作する。
【００２８】
以上説明したように、Ｄ級増幅器５によると、誤差積分器１１０の入力側のノードＶＰおよびＶＭには、完全な逆相関係にある信号ＩＮＰおよび／ＩＮＰが与えられるとともに、完全な逆相関係にある信号／ＩＮＭおよびＩＮＭが与えられるので、誤差積分器１１０の差動増幅器１１３は、ノードＶＰおよびＶＭの電位を一定の動作点ＶＢ／２に維持して差動増幅を行う。従って、誤差積分器１１０に設ける差動増幅器１１３として、許容入力電圧範囲の狭いものを使用することができる。
【００２９】
＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば、以下の通りである。
【００３０】
（１）上記実施形態では、抵抗Ｒ２１，Ｒ２２，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４の抵抗値が、Ｒ２１＝Ｒ２２＝Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ１４となっていた。しかし、抵抗Ｒ２１と抵抗Ｒ２２の組の抵抗値と、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４の組の抵抗値を異なる値としてもよい。
（２）上記実施形態では、Ｄ級増幅器に対する入力信号はＰＷＭ信号ＩＮＰおよびＩＮＭであったが、２相のパルス密度変調信号を上記実施形態のＤ級増幅器に与えるようにしてもよい。
【符号の説明】
【００３１】
１０……オーディオ機器、２０……負荷、４０……入力回路、４１，４２，４３，４４……伝達経路、１０１ｐ，１０１ｎ……入力端子、１０２ｐ，１０２ｎ……出力端子、１６１，１６２……ノンインバーティングバッファ、１６３，１６４……インバータ、１１０……誤差積分器、１１３……差動増幅器、１３０……パルス幅変調回路、１４０……プリドライバ、１５０……出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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