(57)【要約】【課題】２相クロックによる負荷容量の駆動において、負荷容量間の電荷の再利用を行うと共に、出力クロックの高速化を容易にする。【解決手段】第１クロック信号とその逆位相の第２クロック信号とに対してそれぞれ遅延した第１及び第２遅延クロック信号が生成される。インバータ回路は第１クロック信号と第１遅延クロック信号とが逆位相である逆転期間において第１クロック信号と逆位相の第１電位を第１出力ノードに生成し且つ第２クロック信号と逆位相の第２電位を第２出力ノードに生成し、第１クロック信号と第１遅延クロック信号とが同位相である一致期間において第１出力ノードと第２出力ノードとをハイインピーダンスとする。スイッチ回路は、逆転期間において第１出力ノードと第２出力ノードとを接続するオン状態とする。第１出力ノードと第２出力ノードとは、駆動対象回路の負荷容量に接続される。【選択図】図６
2011250107.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号に対して、設定された位相分遅延した第１遅延クロック信号を生成する第１遅延回路と、
前記第１クロック信号に対して逆位相である第２クロック信号に対して、前記設定された位相分遅延した第２遅延クロック信号を生成する第２遅延回路と、
前記第１クロック信号と前記第１遅延クロック信号とが逆位相である逆転期間において前記第１クロック信号と逆位相の第１電位を第１出力ノードに生成し且つ前記第２クロック信号と逆位相の第２電位を第２出力ノードに生成し、前記第１クロック信号と前記第１遅延クロック信号とが同位相である一致期間において前記第１出力ノードと前記第２出力ノードとをハイインピーダンスとするインバータ回路と、
前記逆転期間において前記第１出力ノードと前記第２出力ノードとを接続するオン状態となり、前記一致期間において前記第１出力ノードと前記第２出力ノードとを切り離すオフ状態となるスイッチ回路とを具備し、
前記第１出力ノードと前記第２出力ノードとは駆動対象回路の負荷容量に接続される
負荷容量の駆動回路。
【請求項２】
請求項１に記載した負荷容量の駆動回路であって、
前記スイッチ回路は、前記第１出力ノードと前記第２出力ノードとの間に並列に接続された第１スイッチ回路と第２スイッチ回路とを具備し、
前記第１スイッチ回路は、前記第１クロック信号が第１所定電位であり前記第２遅延クロック信号が前記第１所定電位と逆位相である第２所定電位であるときにオンし、
前記第２スイッチ回路は、前記第２クロック信号が前記第１所定電位であり前記第１遅延クロック信号が前記第２所定電位であるときにオンする
負荷容量の駆動回路。
【請求項３】
請求項１又は２に記載した負荷容量の駆動回路であって、
前記インバータ回路は、第１ドライバと第２ドライバとを備え、
前記第１ドライバは、
電源線に接続されたソースと前記第１クロック信号が供給されるゲートとを有する第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインに接続されるソースと前記第２遅延クロック信号が供給されるゲートと前記第１出力ノードとして使用されるドレインとを有する第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタの前記ドレインに接続されるドレインと前記第１クロック信号が供給されるゲートとを有する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースに接続されるドレインと前記第２遅延クロック信号が供給されるゲートと、接地されるソースとを有する第２のＮＭＯＳトランジスタとを具備し、
前記第２ドライバは、
前記電源線に接続されたソースと前記第２クロック信号が供給されるゲートとを有する第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインに接続されるソースと前記第１遅延クロック信号が供給されるゲートと前記第２出力ノードとして使用されるドレインとを有する第４のＰＭＯＳトランジスタと、
前記第４のＰＭＯＳトランジスタの前記ドレインに接続されるドレインと前記第２クロック信号が供給されるゲートとを有する第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのソースに接続されるドレインと前記第１遅延クロック信号が供給されるゲートと、接地されるソースとを有する第４のＮＭＯＳトランジスタとを具備する
負荷容量の駆動回路。
【請求項４】
請求項２又は３に記載した負荷容量の駆動回路であって、
前記第１スイッチ回路は、前記第１出力ノードと前記第２出力ノードとの間に直列に接続された第１ＣＭＯＳ回路と第２ＣＭＯＳ回路とによって構成され、
前記第１ＣＭＯＳ回路は前記第１クロック信号が前記第１所定電位であるときにオンし、
前記第２ＣＭＯＳ回路は前記第２遅延クロック信号が前記第２所定電位であるときにオンする
負荷容量の駆動回路。
【請求項５】
請求項１から４のいずれかに記載された負荷容量の駆動回路であって、
更に、遅延時間制御信号に応じて前記設定された位相を変更する遅延時間制御部を具備する
負荷容量の駆動回路。
【請求項６】
請求項５に記載された負荷容量の駆動回路であって、
前記遅延時間制御部は、第１遅延時間制御部と、第２遅延時間制御部と、遅延時間指令回路とを具備し、
前記第１遅延時間制御部は、前記第１クロック信号を伝播する信号線に並列に接続される第１遅延量切換スイッチと第２遅延量切換スイッチとを具備し、
前記第１遅延量切換スイッチは第１遅延時間を前記第１クロック信号に付与し、
前記第２遅延量切換スイッチは第２遅延時間を前記第１クロック信号に付与し、
前記第２遅延時間制御部は、前記第２クロック信号を伝播する信号線に並列に接続される第３遅延量切換スイッチと第４遅延量切換スイッチとを具備し、
前記第３遅延量切換スイッチは前記第１遅延時間を前記第２クロック信号に付与し、
前記第４遅延量切換スイッチは前記第２遅延時間を前記第２クロック信号に付与し、
前記遅延時間指令回路は、前記遅延時間制御信号に応じて、前記第１遅延量切換スイッチと前記第３遅延量切換スイッチとをオンし前記第２遅延量切換スイッチと前記第４遅延量切換スイッチとをオフする第１遅延時間制御と、前記第２遅延量切換スイッチと前記第４遅延量切換スイッチとをオンし前記第１遅延量切換スイッチと前記第３遅延量切換スイッチとをオフする第２遅延時間制御とのいずれか一方を行う
負荷容量の駆動回路。
【請求項７】
請求項１から６のいずれかに記載された負荷容量の駆動回路であって、
前記第１出力ノードと前記第２出力ノードとは、電荷結合素子の転送レジスタが電荷を転送するタイミングを制御するノードとして用いられる
負荷容量の駆動回路。
【請求項８】
請求項７に記載された負荷容量の駆動回路であって、
前記第１出力ノードと基準電位線との間に前記電荷結合素子が転送する電荷を蓄積する第１キャパシタが接続され、
前記第２出力ノードと基準電位線との間に前記電荷結合素子が転送する電荷を蓄積する第２キャパシタが接続される
負荷容量の駆動回路。
【請求項９】
請求項７又は８に記載された負荷容量の駆動回路と、
前記電荷結合素子とを具備し、
前記電荷結合素子の信号電荷を転送する転送レジスタは、
前記第１出力ノードに接続された複数のキャパシタからなる第１キャパシタ群と、
前記第２出力ノードに接続された複数のキャパシタからなる第２キャパシタ群を具備し、
前記第１キャパシタ群に属する前記複数のキャパシタと前記第２キャパシタ群に属する前記複数のキャパシタとは交番的に配置される
電荷結合装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷容量駆動回路全般、特に２相クロック駆動のＣＣＤセンサに用いられる回路に関する。
【背景技術】
【０００２】
カラーＤＰＰＣ（Ｄｉｇｉｔａｌ  Ｐｌａｉｎ  Ｐａｐｅｒ  Ｃｏｐｉｅｒ）等では、１次元ＣＣＤ（電荷結合素子）が画像読みとりに用いられる。こうした１次元ＣＣＤでは数千段にも及ぶ転送ゲートを駆動する必要があり、その駆動負荷は数百ｐＦに達する。また近年のＤＰＰＣは高速化の要望が高く、その場合高速駆動の充放電によって消費電力が増大することによる発熱を伴う。その為、過熱による画像信号劣化（暗電流による信号劣化）、信頼性低下が問題となる場合がある。このようにカラーＤＰＰＣの分野ではＣＣＤ高速駆動時の消費電力低減が課題となっている。また最近では環境負荷低減のためにも消費電力低減が求められている。
【０００３】
図１に、特許文献１における回路図を示す。この回路は図１に示すようにトランジスタＭＯＳ１２〜ＭＯＳ１５及びトランジスタＭＯＳ１６〜ＭＯＳ１９からなるクロックドインバータ回路２つと、その２回路の出力（ノードｎ１とクロックＣＫ１、ノードｎ２とクロックＣＫ２）間の接続・非接続を制御するスイッチＴＳＷ５（ＭＯＳ１１）とで構成されている。クロックドインバータを構成するＭＯＳ１２、ＭＯＳ１３、ＭＯＳ１６、ＭＯＳ１７はＰＭＯＳトランジスタ、ＭＯＳ１４、ＭＯＳ１５、ＭＯＳ１８、ＭＯＳ１９はＮＭＯＳトランジスタであり、ＭＯＳ１１もＮＭＯＳトランジスタである。クロックドインバータへの各入力クロックはＰ１１がＭＯＳ１２のゲート、Ｐ１２がＭＯＳ１５のゲート、Ｐ１３がＭＯＳ１６のゲート、Ｐ１４がＭＯＳ１９のゲート、Ｐ１５がＭＯＳ１３とＭＯＳ１４のゲート、Ｐ１６がＭＯＳ１７とＭＯＳ１８のゲートにそれぞれ入力される。ＭＯＳ１１のゲートにはＰ１０が入力される。
【０００４】
図２は、図１に示した回路の駆動タイミングを示す。図２中の期間１ではクロックＣＫ１はＭＯＳ１２、ＭＯＳ１３がオン（Ｐ１１とＰ１５が０Ｖの時点）、ＭＯＳ１４がオフ（Ｐ１５が０Ｖ）した時点でＶｃｃレベルに固定される。クロックＣＫ２はＭＯＳ１８、ＭＯＳ１９がオン（Ｐ１４とＰ１６がＶｃｃの時点）、ＭＯＳ１７がオフ（Ｐ１６がＶｃｃ）した時点で０Ｖレベルに固定される。
【０００５】
次に期間２ではＭＯＳ１３がオフ（Ｐ１５がＶｃｃ）ＭＯＳ１５がオフ（Ｐ１２が０Ｖ）のため、ノードｎ１はＶｃｃ、ＧＮＤに対してハイインピーダンス状態となっている。同様にノードｎ２はＭＯＳ１８がオフ（Ｐ１６が０Ｖ）、ＭＯＳ１６がオフ（Ｐ１３がＶｃｃ）しているため、Ｖｃｃ、ＧＮＤに対してハイインピーダンス状態となっている。そして期間２ではＭＯＳ１１がオン（Ｐ１０がＶｃｃ）した時点でｎ１とｎ２は導通状態となり、片方に充電されていた電荷が両方に振り分けられ、ＣＫ１とＣＫ２は同電位（Ｖｃｃと０Ｖの中間電位）になる。
【０００６】
次に期間３ではＭＯＳ１１はオフ（Ｐ１０が０Ｖ）状態となっている。ＭＯＳ１３がオフ（Ｐ１５がＶｃｃ）、ＭＯＳ１４、ＭＯＳ１５がオン（Ｐ１２、Ｐ１５がＶｃｃの時点）してＣＫ１が０Ｖに固定される。ＣＫ２はＭＯＳ１８がオフ（Ｐ１６が０Ｖ）、ＭＯＳ１６、ＭＯＳ１７がオン（Ｐ１３、Ｐ１６が０Ｖの時点）した時点でＶｃｃレベルに保持される。
【０００７】
次に期間４ではＭＯＳ１２がオフ（Ｐ１１がＶｃｃ）ＭＯＳ１４がオフ（Ｐ１５が０Ｖ）である。そのため、ノードｎ１はＶｃｃ、ＧＮＤに対してハイインピーダンス状態となる。同様に期間４ではＭＯＳ１９がオフ（Ｐ１４が０Ｖ）、ＭＯＳ１７がオフ（Ｐ１６がＶｃｃ）である。そのため、ノードｎ２はＶｃｃ、ＧＮＤに対してハイインピーダンス状態となる。そして期間４ではＭＯＳ１１がオン（Ｐ１０がＶｃｃ）になるためｎ１とｎ２は導通状態となる。その結果、期間２とは逆の片方に充電されていた電荷が両方に振り分けられ、ＣＫ１とＣＫ２は同電位（Ｖｃｃと０Ｖの中間電位）になる。そして次に期間５ではＭＯＳ１１がオフ（Ｐ１０が０Ｖ）して期間１と同様の動作を行う。
【０００８】
この特許文献１の技術ではクロックＣＫ１もしくはＣＫ２がハイ（Ｖｃｃ）、ロー（０Ｖ）に移るとき、クロックドインバータがいったんハイインピーダンス状態になった時にＭＯＳ１１をオンさせていったん片方のクロックに充電された電荷をもう片方のクロックに移す。その為、ノードｎ１とｎ２の負荷容量が同じ場合、中間電位はＶｃｃ／２となり、１周期当たり１／２の電荷が再利用されることになる。よってノードｎ１、ｎ２の負荷容量をＣとすると、１クロックの１周期当たりの電荷損失はＣ×（Ｖｃｃ／２）（クーロン）である。この電荷損失は通常のＣＭＯＳインバータの電荷損失Ｃ×Ｖｃｃ（クーロン）の１／２であり、消費電力を半減できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−４５７５号公報
【特許文献２】特開２００５−３２８５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１の技術では、２クロック間を接続するＭＯＳ１１をオンさせるクロックとして、他クロックとは異なる独立のクロックＰ１０を用いている。しかし電荷再利用による中間電位を作り出すには、Ｐ１０をクロックドインバータがハイインピーダンス時のみオンさせる様なパルスクロックとする必要がある。しかも図２から判るように、Ｐ１０を出力クロックＣＫ１、ＣＫ２やＰ１５、Ｐ１６の２倍の駆動周波数で駆動させる必要がある。
【００１１】
つまり駆動速度を高速化させるにはＰ１０〜Ｐ１４のパルス幅をできる限り狭めて（オン時のデューティ比を小さくして）Ｐ１０のみＰ１１、Ｐ１２、Ｐ１３、Ｐ１４に対し半周期程度ずらす様に駆動クロックを調整する必要がある。更に出力クロックＣＫ１、ＣＫ２の駆動周波数は必然的にこれらの駆動クロックの１／２が限界である。そのため、この技術では出力クロックの高速化が難しいという問題点がある。
【００１２】
特許文献２には、固体撮像素子の駆動に係る技術が記載されている。この技術も、水平駆動電圧のトランジション時に中間電圧を利用するので、負荷容量の充放電による消費電力を減少させる効果がある。
【００１３】
図３は、特許文献２に記載の水平ＣＣＤ駆動回路を示す。複数の遅延素子６１１〜６１３を備える遅延回路を用いて、クロック信号を第１遅延させた信号ＸＨＤ１、第２遅延させた信号ＸＨＤ２、第３遅延させた信号ＸＨＤ３が生成される。中間電位にスイッチングするためのトランジスタ（等電位スイッチＱＥＱ）は、これらの信号に基づいて制御される。すなわち、等電位スイッチＱＥＱのスイッチングの制御は、遅延クロックＸＨＤ１と、更に遅延したＸＨＤ２を入力とするＥＸＯＲ回路６３０が演算した結果である出力クロックＸＥＱに基づいて行われる。
【００１４】
このような技術では、ＥＸＯＲ回路６３０の立ち上がり時間と立ち下がり時間によりクロックＸＥＱの最小パルスが制約され、ＸＥＱのパルス幅を細くする（すなわちオン期間のデューティ比を小さくする）ことが難しくなる。つまりＸＥＱのクロックを生成するためにはＥＸＯＲ出力の「立ち上がり時間＋立ち下がり時間」以上に「ＸＨＤ１、ＸＨＤ２の遅延時間差」を取ることが必須となる。この条件は、駆動の高速化にとって制約となる可能性がある。
【００１５】
また図３の回路では、（１）ＸＥＱと、（２）ＸＨ１及びＸＨ１Ｂと、（３）ＸＨ２及びＸＨ２Ｂの３種類のクロックが別々の演算器６２０、６３０、６４０で生成される。そのため中間電位にセットする期間においては、（１）と（２）の間、及び（２）と（３）との間の２箇所において、パルスが重ならないようにタイミングマージンが必要となる。このマージンも、駆動の高速化にとって制約となる可能性がある。
【課題を解決するための手段】
【００１６】
本発明の一側面において、電荷結合素子の駆動回路は、第１クロック信号に対して設定された位相分遅延した第１遅延クロック信号を生成する第１遅延回路と、前記第１クロック信号に対して逆位相である第２クロック信号に対して前記設定された位相分遅延した第２遅延クロック信号を生成する第２遅延回路と、前記第１クロック信号と前記第１遅延クロック信号とが逆位相である逆転期間において前記第１クロック信号と逆位相の第１電位を第１出力ノードに生成し且つ前記第２クロック信号と逆位相の第２電位を第２出力ノードに生成し、前記第１クロック信号と前記第１遅延クロック信号とが同位相である一致期間において前記第１出力ノードと前記第２出力ノードとをハイインピーダンスとするインバータ回路と、前記逆転期間において前記第１出力ノードと前記第２出力ノードとを接続するオン状態となり、前記一致期間において前記第１出力ノードと前記第２出力ノードとを切り離すオフ状態となるスイッチ回路とを備える。前記第１出力ノードと前記第２出力ノードとは、駆動対象回路の負荷容量に接続される。
【発明の効果】
【００１７】
本発明によれば、第１出力ノードの負荷容量と第２出力ノードの負荷容量との間で電荷が再利用され、消費電力が低減する。且つ、遅延クロックを利用することにより、電荷再利用の動作を行う専用クロックを設ける必要が無い。その結果、より高速な駆動を行うことが容易となる。
【図面の簡単な説明】
【００１８】
【図１】図１は、特許文献１の技術における回路図を示す。
【図２】図２は、特許文献１の技術におけるタイミング図を示す。
【図３】図３は、特許文献２の技術における回路図を示す。
【図４】図４は、ＣＣＤの転送レジスタの構造図を示す。
【図５】図５は、ＣＣＤの駆動タイミングを示す。
【図６】図６は、第１実施形態における駆動回路の回路図である。
【図７】図７は、第１実施形態における駆動回路のタイミング図である。
【図８】図８は、第２実施形態における駆動回路の回路図である。
【図９】図９は、第３実施形態における駆動回路の回路図である。
【図１０】図１０は、第３実施形態における駆動回路のタイミング図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。
図４は、負荷容量の例としてＤＰＰＣ向けＣＣＤ（電荷結合素子）の転送レジスタの駆動ゲートと信号出力部の模式図を示す。このＣＣＤは、図５に示すような２相のクロック信号（φ１、φ２）を用いた２相駆動方式である。φ１（後述する駆動回路の第１出力ノード）とφ２（第２出力ノード）とは対基板容量に接続されることにより、ＣＣＤの転送レジスタが電荷を転送するタイミングを制御する。
【００２０】
図４に示すように、転送レジスタの一端にＧＮＤ電位に接続されたＰ＋領域が形成される。その下流側に、Ｎ−拡散層領域とＮ拡散層領域との対が多数形成される。それらの対は、第１群と第２群に分けられる。第１群の対のＮ−拡散層領域上とＮ拡散層領域上には、φ１のゲートが配置される。第２群の対のＮ−拡散層領域上とＮ拡散層領域上には、φ２のゲートが配置される。いずれのゲートも、Ｎ拡散層上は１ポリシリゲートであり、Ｎ−拡散層上は２ポリシリゲートである。これらのゲートは、上流側から順に、φ１のゲートが配置されたＮ−拡散層領域、φ１のゲートが配置されたＮ拡散層領域、φ２のゲートが配置されたＮ−拡散層領域、φ２のゲートが配置されたＮ拡散層領域の４領域が電荷転送の上流側から下流側に向けて繰り返される。このようなφ１、φ２のゲート対が交互に配置され、それが７３００段（Ａ３サイズで６００ＤＰＩ（Ｄｏｔｓ  Ｐｅｒ  Ｉｎｃｈ）のＤＰＰＣ用シングルレジスタＣＣＤでおよそ必要となる段数）配置されている。
【００２１】
すなわち、ＣＣＤの信号電荷を転送する転送レジスタは、φ１（第１出力ノード）に接続された複数のキャパシタからなる第１キャパシタ群と、φ２（第２出力ノード）に接続された複数のキャパシタからなる第２キャパシタ群を備える。第１キャパシタ群に属する複数のキャパシタと第２キャパシタ群に属する複数のキャパシタとは交番的に配置される。本実施形態における電荷結合装置は、このようなＣＣＤと、その駆動回路からなる。
【００２２】
φ２最終段（７３００段目）の次段には電位ＶＯＧが印可されたアウトプットゲートが配置される。その次段には電荷検出部となるＦＤ（フローティングディフュージョン）領域が配置される。ＦＤ領域の浮遊容量Ｃｆｄにより信号電荷量Ｑｓｉｇから信号電位Ｖｓｉｇへの電荷−電位変換（Ｖｓｉｇ＝Ｑｓｉｇ／Ｃｆｄによる）が行われる。そしてこのＶｓｉｇに基づいて出力バッファを経て信号出力Ｖｏｕｔが出力される。
【００２３】
ＦＤ領域のＱｓｉｇを次の画素電荷が入る前にリセットするためのリセットゲートがＦＤ領域に隣接されて配置される。リセットクロックφＲによりリセット電位ＶＲＤのＮ＋拡散層間とオンされてリセット動作が行われる。
【００２４】
次に図４と、図５のタイミング図によりＣＣＤの１周期分の基本動作を説明する。ＣＣＤ転送ゲート下に画素信号電荷がたまっている状態であるとして説明する。図５は転送ゲート駆動クロックφ１、φ２とＦＤのリセットクロックφＲのタイミングそして信号出力Ｖｏｕｔ波形を図示している。
【００２５】
まず図５の期間ｔＡおいてはφ１がロー、φ２がハイとなる。そのため、図４のｔＡに対応した電位ポテンシャル図（図中の下側が＋の電位）のようにφ２のＮ拡散領域に信号電荷Ｑｓｉｇがたまっている。
【００２６】
そして期間ｔＢで逆にφ１がハイ、φ２がローとなってφ２のＮ領域から次段φ１のＮ領域に電荷Ｑｓｉｇが転送される。ここでφ２のＮ−領域が電位障壁となる為、電荷は図のように下流側にのみ転送される。アウトプットゲート下のポテンシャルはφ２がローの場合のφ２Ｎ領域ポテンシャルより深くなり、かつφ２がハイの場合のφ２Ｎ領域ポテンシャルより浅くなる用ＶＯＧが設定されている。そのため、アウトプットゲート前の最終段φ２のＮ領域には、φ２がハイの時（期間ｔＡ）には信号電荷Ｑｓｉｇがたまり、φ２がローのとき（期間ｔＢ）には信号電荷がＦＤへ転送されていく。よってＦＤ領域には転送電荷に伴う電圧信号Ｖｓｉｇ＝Ｑｓｉｇ／Ｃｆｄの電圧変動が発生する。この電圧信号がバッファを経て信号出力Ｖｏｕｔとなる。
【００２７】
次に期間ｔＣではリセットクロックφＲがオンするため、ＦＤ領域はリセット電位ＶＲＤにリセットされる。同時にφ１がロー、φ２がハイに反転してφ１のＮ領域にたまっていた後段各段の電荷がφ２のＮ領域に転送されてくる。ここでφ１のＮ−領域が電位障壁となる為、電荷は図のように下流側にのみ転送される。
【００２８】
そして次の期間ｔＤではリセットクロックφＲがオフして１周期（１画素分の信号期間）が完了する。
【００２９】
次に図６を参照して本実施形態における負荷容量の駆動回路の構成について説明する。図６には負荷容量としてＣｇ１、Ｃｇ２が示されている。Ｃｇ１（第１キャパシタ）はφ１（第１出力ノード）とグランド（基準電位線）との間に接続される。Ｃｇ２（第２キャパシタ）はφ１（第２出力ノード）とグランドとの間に接続される。本実施形態では特に、Ｃｇ１、Ｃｇ２は、図４にしめしたＣＣＤのφ１、φ２端子にそれぞれ付随する容量である。しかし負荷容量を２相クロックで駆動する回路であれば、ＣＣＤ以外の回路にも本実施形態の駆動回路を適用することができる。
【００３０】
図１に構成を示した特許文献１の技術からの変更点は、以下の点である。（１）入力クロックを２相クロックのみとした。（２）クロックドインバータ部の入力構成を変更した。（３）図１のＭＯＳ１１に当たるφ１−φ２間接続スイッチ（ＳＷ）の構成を変更した。
【００３１】
駆動回路には、入力クロックφＣＬＫ１（第１クロック信号）とφＣＬＫ２（第２クロック信号）が供給される。駆動回路は、遅延インバータＩＮＶ１、ＩＮＶ２を備える。遅延インバータＩＮＶ１（第１遅延回路）は、第１クロック信号に対して、設定された位相分遅延した第１遅延クロック信号を生成する。遅延インバータＩＮＶ２（第２遅延回路）は、第２クロック信号に対して、設定された位相分遅延した第２遅延クロック信号を生成する。本実施形態においては、第１遅延クロック信号は、第１クロック信号に対して半周期より少なく遅延し、且つ反転された遅延反転クロック信号である。第２遅延クロック信号は、第２クロック信号に対して半周期より少なく遅延し、且つ反転された遅延反転クロック信号である。
【００３２】
φＣＬＫ１Ｂ、φＣＬＫ２Ｂを生成するインバータＩＮＶ１、ＩＮＶ２は通常のＣＭＯＳインバータ等で構成可能である。遅延量を調整する場合はインバータの段数を奇数段で変えることにより適宜調整すればよい。遅延クロックを生成するために、偶数個のインバータを直列に接続した回路を用いることもできる。すなわち遅延反転クロックの代わりに遅延正転（非反転）クロックを用いることもできる。この場合、ＭＳＷ２とＭＳＷ３のゲートに入力する信号を図６に示された接続に対して互いに反対にすることにより、第１実施形態と同じ動作が可能である。
【００３３】
第１のドライバＤＲＶ１と第２のドライバＤＲＶ２は特許文献１の技術におけるクロックドインバータに相当する。ドライバＤＲＶ１（出力φ１側）は、第１のＰＭＯＳトランジスタＭ１、第２のＰＭＯＳトランジスタＭ２、第１のＮＭＯＳトランジスタＭ３、及び第２のＮＭＯＳトランジスタＭ４を備える。Ｍ１のソースは電源線Ｖｃｃに接続され、ゲートにはφＣＬＫ１が供給される。Ｍ２のソースはＭ１のドレインに接続され、ゲートにはφＣＬＫ２Ｂが供給される。Ｍ３のドレインはＭ２のドレインに接続される。Ｍ２とＭ３のドレインの共通ノードは、第１出力ノードφ１として使用される。Ｍ３のゲートにはφＣＬＫ１が供給される。Ｍ４のドレインはＭ３のソースに接続され、ゲートにはφＣＬＫ２Ｂが供給され、ソースは接地される。
【００３４】
ドライバＤＲＶ２（出力φ２側）は、第３のＰＭＯＳトランジスタＭ５、第４のＰＭＯＳトランジスタＭ６、第３のＮＭＯＳトランジスタＭ７、及び第４のＮＭＯＳトランジスタＭ８を備える。Ｍ５のソースは電源線Ｖｃｃに接続され、ゲートにはφＣＬＫ２が供給される。Ｍ６のソースはＭ５のドレインに接続され、ゲートにはφＣＬＫ１Ｂが供給される。Ｍ７のドレインはＭ６のドレインに接続される。Ｍ６とＭ７のドレインの共通ノードは、第２出力ノードφ２として使用される。Ｍ７のゲートにはφＣＬＫ２が供給される。Ｍ８のドレインはＭ７のソースに接続され、ゲートにはφＣＬＫ１Ｂが供給され、ソースは接地される。
【００３５】
接続スイッチＳＷは、φ１−φ２間を中間電位にセットするために用いられる。接続スイッチＳＷは、φ１とφ２との間に並列に接続された第１スイッチＳＷ１と第２スイッチＳＷ２とを備える。ＳＷ１はＮＭＯＳトランジスタＭＳＷ１とＰＭＯＳトランジスタＭＳＷ３からなる。ＭＳＷ１とＭＳＷ３はφ１−φ２間に直列に接続される。ＭＳＷ１のゲートにはφＣＬＫ１が入力する。ＭＳＷ３のゲートにはφＣＬＫ２Ｂが入力する。ＳＷ２はＰＭＯＳトランジスタＭＳＷ２とＮＭＯＳトランジスタＭＳＷ４からなる。ＭＳＷ２とＭＳＷ４はφ１−φ２間に直列に接続される。ＭＳＷ２のゲートにはφＣＬＫ１Ｂが入力する。ＭＳＷ４のゲートにはφＣＬＫ２が入力する。
【００３６】
図７は、本実施形態における駆動回路のタイミング図を示す。入力クロックφＣＬＫ１、φＣＬＫ２は互いに逆相でハイ、ローのデューティ比が５０％のクロックである。φＣＬＫ１Ｂ、φＣＬＫ２ＢはそれぞれφＣＬＫ１、φＣＬＫ２をインバータＩＮＶ１、ＩＮＶ２により遅延反転させたクロックである。その遅延量は図７に示されたｔ１、ｔ３期間と同じである。
【００３７】
次にクロック１周期の動作について、図中の期間ｔ０〜ｔ４の時系列に沿って説明する。初期の期間ｔ０ではクロックφＣＬＫ１、φＣＬＫ２Ｂがハイレベル、クロックφＣＬＫ２、φＣＬＫ１Ｂがローレベルである。ここでφ１−φ２間の接続スイッチＳＷの内ＳＷ１を構成するＮＭＯＳトランジスタＭＳＷ１はオンしているがＰＭＯＳトランジスタＭＳＷ３はオフするためＳＷ１は図に示すようにオフ状態になる。ＳＷ２はＰＭＯＳトランジスタＭＳＷ２がオンしているがＮＭＯＳトランジスタＭＳＷ４はオフしているため、ＳＷ２も図に示すようにオフ状態になる。その結果、ＳＷ１とＳＷ２が並列接続で構成されているφ１−φ２間接続スイッチＳＷは図のようにオフ状態になっている。
【００３８】
インバータドライバＤＲＶ１はＰＭＯＳトランジスタＭ１、Ｍ２がオフ、ＮＭＯＳトランジスタＭ３、Ｍ４がオンしているため出力クロックφ１はローレベル（ＧＮＤレベル）となる。インバータドライバＤＲＶ２はＰＭＯＳトランジスタＭ５、Ｍ６がオン、ＮＭＯＳトランジスタＭ７、Ｍ８がオフするため出力クロックφ２はハイレベル（Ｖｃｃレベル、すなわち電源線レベル）となる。
【００３９】
次に期間ｔ１ではクロックφＣＬＫ２、φＣＬＫ２Ｂがハイレベル、クロックφＣＬＫ１、φＣＬＫ１Ｂがローレベルになる。ここでφ１−φ２間の接続スイッチＳＷの内ＳＷ１は、ＮＭＯＳトランジスタのＭＳＷ１がオフしＰＭＯＳトランジスタＭＳＷ３もオフするため、図に示すようオフになる。ＳＷ２は、ＰＭＯＳトランジスタＭＳＷ２がオンし、ＮＭＯＳトランジスタＭＳＷ４もオンするため、図に示すようにオンとなる。その結果、ＳＷ１とＳＷ２が並列接続で構成されているφ１−φ２間接続スイッチＳＷはオンになっている。
【００４０】
インバータドライバＤＲＶ１においては、ＰＭＯＳトランジスタＭ１はオン、Ｍ２はオフ、ＮＭＯＳトランジスタＭ３はオフ、Ｍ４はオン状態である。Ｍ２、Ｍ３がオフしているため、インバータドライバＤＲＶ１は電源ＶｃｃとＧＮＤから切り離されてハイインピーダンスとなっている。インバータドライバＤＲＶ２においては、ＰＭＯＳトランジスタＭ５はオフ、Ｍ６はオン、ＮＭＯＳトランジスタＭ７はオン、Ｍ８はオフ状態である。Ｍ５、Ｍ８がオフしているため、インバータドライバＤＲＶ２は電源ＶｃｃとＧＮＤから切り離されてハイインピーダンスとなっている。
【００４１】
以上の動作の結果、φ１、φ２はフローティング状態のままＳＷがオンする。そのため、特許文献１の技術における中間電位状態と同じようにφ１とφ２は同電位となる。φ１の負荷容量Ｃｇ１とφ２の負荷容量Ｃｇ２が同じ場合には、φ１とφ２の電位はＶｃｃ／２となる。
【００４２】
次に期間ｔ２ではクロックφＣＬＫ２、φＣＬＫ１Ｂがハイレベル、クロックφＣＬＫ１、φＣＬＫ２Ｂがローレベル状態になる。ここでφ１−φ２間の接続スイッチＳＷの内ＳＷ１は、ＰＭＯＳトランジスタのＭＳＷ３はオンしているがＮＭＯＳトランジスタＭＳＷ１はオフするため、図に示すようオフになる。ＳＷ２は、ＮＭＯＳトランジスタＭＳＷ４はオンしているがＰＭＯＳトランジスタＭＳＷ２はオフしているため、図に示すようにオフとなる。その結果、ＳＷ１とＳＷ２が並列接続で構成されているφ１−φ２間接続スイッチＳＷはオフになっている。
【００４３】
インバータドライバＤＲＶ１においては、ＰＭＯＳトランジスタＭ１、Ｍ２がオン、ＮＭＯＳトランジスタＭ３、Ｍ４はオフである。その結果ＤＲＶ１の出力はハイレベルとなっている。インバータドライバＤＲＶ２においては、ＰＭＯＳトランジスタＭ５、Ｍ６がオフ、ＮＭＯＳトランジスタＭ７、Ｍ８はオンである。その結果ＤＲＶ２の出力はローレベルとなっている。
【００４４】
次に期間ｔ３ではクロックφＣＬＫ１、φＣＬＫ１Ｂがハイレベル、クロックφＣＬＫ２、φＣＬＫ２Ｂがローレベルになる。ここでφ１−φ２間の接続スイッチＳＷの内ＳＷ１は、ＮＭＯＳトランジスタのＭＳＷ１がオンしＰＭＯＳトランジスタＭＳＷ３もオンするため、図に示すようオンになる。ＳＷ２は、ＰＭＯＳトランジスタＭＳＷ２がオフしＮＭＯＳトランジスタＭＳＷ４もオフするため、図に示すようにオフになっている。しかしφ１−φ２間接続スイッチＳＷは、ＳＷ１とＳＷ２が並列接続のため、オンになっている。
【００４５】
インバータドライバＤＲＶ１においては、ＰＭＯＳトランジスタＭ１がオフ、Ｍ２がオン、ＮＭＯＳトランジスタＭ３はオン、Ｍ４がオフである。Ｍ１、Ｍ４がオフしているため、インバータドライバＤＲＶ１は電源ＶｃｃとＧＮＤからは切り離されてハイインピーダンスとなっている。インバータドライバＤＲＶ２においては、ＰＭＯＳトランジスタＭ５がオン、Ｍ６はオフ、ＮＭＯＳトランジスタＭ７はオフ、Ｍ８はオンである。Ｍ６、Ｍ７がオフのため、インバータドライバＤＲＶ２はＶｃｃとＧＮＤからは切り離されてハイインピーダンスになっている。
【００４６】
以上の動作の結果、φ１、φ２はフローティング状態のままＳＷがオンする。そのため、期間ｔ１と同様にφ１とφ２は同電位となる。φ１の負荷容量Ｃｇ１とφ２の負荷容量Ｃｇ２が同じ場合には、φ１とφ２の電位はＶｃｃ／２となる。
【００４７】
次に期間ｔ４では１周期を経てｔ０と同じ状態になるため、ノードφ１の出力クロックはローレベル、ノードφ２の出力クロックはハイレベルに戻る。
【００４８】
以上の説明から理解できるように、図６に示す駆動回路では、クロックドインバータ回路に類似した回路であるドライバＤＲＶ１、ＤＲＶ２は、次のような動作特性を有する。
【００４９】
φＣＬＫ１（第１クロック信号）とφＣＬＫ１Ｂ（第１遅延クロック信号）とが逆位相である逆転期間において、ＤＲＶ１の出力ノードφ１（第１出力ノード）に、φＣＬＫ１と逆位相の電位（第１電位）が生成される。逆転期間において更に、ＤＲＶ２の出力ノードφ２（第２出力ノード）に、φＣＬＫ２（第２クロック信号）と逆位相の電位（第２電位）が生成される。φＣＬＫ１とφＣＬＫ１Ｂとが同位相である一致期間において、ＤＲＶ１とＤＲＶ２の出力ノードはハイインピーダンスとなる。
【００５０】
φ１とφ２の接続を制御するスイッチ回路である接続スイッチＳＷは、逆転期間においてφ１とφ２とを接続するオン状態となり、一致期間においてφ１とφ２とを切り離すオフ状態となる
【００５１】
具体的には、接続スイッチＳＷは次のようにして上記の動作を実現する。接続スイッチＳＷは、φ１とφ２との間に並列に接続された第１スイッチＳＷ１と第２スイッチＳＷ２とを備える。ＳＷ１は、期間ｔ３に見られるように、φＣＬＫ１が第１所定電位（ハイとローのいずれか、図６の回路例ではハイ）でありφＣＬＫ２Ｂがその第１所定電位と逆位相である第２所定電位であるときにオンする。ＳＷ２は、期間ｔ１に見られるように、φＣＬＫ２がその第１所定電位でありφＣＬＫ１Ｂが第２所定電位であるときにオンする。
【００５２】
以上に説明した本実施形態では、特許文献１の技術とは異なり、入力クロックφＣＬＫ１、φＣＬＫ２を遅延インバータＩＮＶ１、ＩＮＶ２に通すことにより、遅延反転クロックφＣＬＫ１Ｂ、φＣＬＫ２Ｂがそれぞれ生成される。そしてφＣＬＫ１Ｂ、φＣＬＫ２ＢのφＣＬＫ１、φＣＬＫ２に対する遅延期間ｔ１、ｔ３においてφ１、φ２が中間電位にセットされる。その為、高速駆動時でも入力クロックのオン、オフのデューティ比を５０％のままにすることができ、パルス幅を狭める必要が特に無い。その結果、高速入力クロックの生成がより容易となる。
【００５３】
さらに図７から判るようにφ１−φ２間接続スイッチＳＷのオン、オフ動作は入力クロック（φＣＬＫ、φＣＬＫ２）の２倍の周波数で自動的に行われる。そのため、特許文献１の技術のように、出力クロック周波数が入力クロック（Ｐ１０〜Ｐ１４）周波数の１／２とはならず、入力クロックと出力クロックが同周波数となる。この点からも、さらに高速駆動が容易となる。
【００５４】
更に、本実施形態の構成では、入力クロックがφＣＬＫ１、φＣＬＫ２の２入力である。そのため、特許文献１の技術より入力クロック数が少なく、図４のような２相ＣＣＤ転送クロックをそのまま使うことが可能であり、ＣＣＤ用駆動回路として適している。
【００５５】
以上に説明したように、本発明の第１実施形態においては、特許文献１の技術について説明したような２相出力間の電荷の再利用を行うことによって消費電力を低減する。その際、特許文献１の技術で説明したようなクロック間接続用の独立クロックＰ１０を用いる必要が無い。その代わりに、クロックドインバータ部のＭＯＳトランジスタのオン、オフに用いる互いに逆相の２クロックと、それらの遅延クロックを用いる。その結果、クロック入力信号として、オンとオフのデューティ比が均等で駆動周波数も出力クロックと同じ周波数の信号を用いることができる。特許文献１では、電荷再利用のために出力クロックの２倍の周波数を持つ中間電位接続クロックが必要であった。一方、本実施形態ではその必要が無い。そのため、駆動が簡単でより高速に駆動可能な負荷容量駆動回路を提供することができる。
【００５６】
一方、特許文献２の技術では、遅延クロックＸＨＤ１と更に遅延したクロックＸＨＤ２とを入力とするＥＸＯＲ回路によって中間電位にスイッチングするタイミングが制御されていた。その結果、スイッチングの信号ＸＥＱのパルス幅を細くすることが難しくなり、駆動の高速化に制約が生じる可能性があった。
【００５７】
本実施形態においては、遅延前の入力クロックφＣＬＫ１、φＣＬＫ２と、それらの遅延クロックφＣＬＫ１Ｂ、φＣＬＫ２Ｂで中間電位にスイッチングするトランジスタＭＳＷ１、ＭＳＷ２、ＭＳＷ３、ＭＳＷ４をオンさせる。そのため特許文献２におけるＥＸＯＲ演算器によるパルス幅（オン期間のデューティ比）の制約が必要なく、駆動の高速化に適している。
【００５８】
また特許文献２の技術では、３種類のクロックが別々の演算器で生成されるため、それぞれの間でタイミングマージンが必要であった。それに対して本実施形態では、φＣＬＫ１及びφＣＬＫ２と、φＣＬＫ１Ｂ及びφＣＬＫ２Ｂとの間の１箇所のタイミングマージンが設けられればよいため、駆動の高速化に適している。本実施形態では、このような高速駆動に有利な回路を、比較的少数の素子によって実現することができる。
【００５９】
次に、本発明の第２実施形態について説明する。図８は、第２実施形態における駆動回路の回路図を示す。本実施形態における駆動回路は、第１実施形態と同様に、図４に例示されるＣＣＤの転送レジスタを駆動するために用いられる。
【００６０】
本実施形態における駆動回路は、第１実施形態に比べてＳＷ部が変更されている。第１実施形態におけるトランジスタＭＳＷ１、ＭＳＷ２、ＭＳＷ３、ＭＳＷ４の各々と、それとチャネルタイプが異なる追加トランジスタとが、ソースドレインにおいて並列に接続される。追加トランジスタのゲート入力には、対応するトランジスタのゲート入力の反転クロックが供給される。
【００６１】
具体的には、ＮＭＯＳトランジスタＭＳＷ１に対してはＰＭＯＳトランジスタＭＳＷ５を、ＰＭＯＳトランジスタＭＳＷ２に対してはＮＭＯＳトランジスタＭＳＷ６を、ＰＭＯＳトランジスタＭＳＷ３に対してはＮＭＯＳトランジスタＭＳＷ７を、ＮＭＯＳトランジスタＭＳＷ４に対してはＰＭＯＳトランジスタＭＳＷ８を、それぞれ並列となるようにソースとドレインにおいて接続する。
【００６２】
追加したそれぞれのトランジスタにより、ＣＭＯＳ型トランスファゲートが構成される。そのため追加トランジスタのゲート入力は、その対になるトランジスタのゲート入力に対し反転入力とする必要がある。すなわちＭＳＷ５のゲート入力はφＣＬＫ２、ＭＳＷ６のゲート入力はφＣＬＫ２Ｂ、ＭＳＷ７のゲート入力はφＣＬＫ１Ｂ、ＭＳＷ８のゲート入力はφＣＬＫ１にそれぞれ接続される。その他の接続は第１実施形態と同じである。本実施形態における駆動回路の入出力タイミングは第１実施形態と同様である。
【００６３】
以上に説明した第２実施形態における駆動回路は、以下のような作用・効果を有する。まず比較のために第１実施形態について整理すると、φ１−φ２間接続スイッチＳＷがφ１、φ２を中間電位にセットする役割を持っている。そのＳＷは並列に接続されたＳＷ１とＳＷ２とからなり、それぞれがＮＭＯＳトランジスタとＰＭＯＳトランジスタによって構成されている。ＳＷ１とＳＷ２のいずれか一方を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの両者がオンのときに、ＳＷがオンとなり、φ１とφ２が中間電位にセットされる。
【００６４】
この様なＭＯＳトランジスタによるトランスファゲートスイッチにおいて、ＮＭＯＳとＰＭＯＳの各トランジスタがエンハンスメント型とすると、ＳＷ１、ＳＷ２でオン可能な電圧は、トランジスタの閾値電圧Ｖｔによる制限を受けることから、０Ｖより高い所定電圧以上Ｖｃｃ未満となる。
【００６５】
ここで図６のＣｇ１、Ｃｇ２が等しい場合、中間電位はＶｃｃ／２である。そのため、オン時のＶｔ絶対値がＮＭＯＳ、ＰＭＯＳとも等しいとすると、Ｖｔ＝Ｖｃｃ／２以下のトランジスタであればオンが可能である。
【００６６】
しかし図６におけるＣｇ１、Ｃｇ２の容量比に差がある場合を考えると、中間電位がＶｃｃ／２からＧＮＤ側もしくはＶｃｃ側に傾くことになる。この場合、オン時のＶｔの絶対値がＶｃｃ／２であるトランジスタでも、仮に中間電位がＧＮＤ側に傾くと、φ１電位＝φ２電位の中間電位になるまでにＰＭＯＳトランジスタがオフしてしまう。逆に中間電位がＶｄｄ側に傾くと、同様にφ１電位＝φ２電位になる前にＮＭＯＳトランジスタがオフしてしまう。このような場合φ１とφ２の負荷容量に差があるとφ１とφ２間の電荷再利用が十分行われず、消費電力低減効果が本来可能なレベルより低下してしまう。
【００６７】
それに対し第２実施形態ではＳＷ１、ＳＷ２を構成するトランスファゲートがＣＭＯＳ型トランスファゲートに置き換えられている。具体的には、第１のスイッチＳＷ１は、φ１とφ２との間に直列に接続された第１のＣＭＯＳ回路（ＭＳＷ１、ＭＳＷ５）と第２のＣＭＯＳ回路（ＭＳＷ３、ＭＳＷ７）とによって構成される。第１のＣＭＯＳ回路はφＣＬＫ１（第１クロック信号）が第１の所定電位（ハイとローのいずれか、図８の例ではハイ）であるときにオンする。第２のＣＭＯＳ回路はφＣＬＫ２Ｂ（第２遅延クロック信号）が第１の所定電位と逆位相の第２の所定電位であるときにオンする。
【００６８】
第２実施形態のＣＭＯＳ型トランスファゲートであれば、中間電位がＧＮＤ側もしくはＶｃｃ側に片寄った場合でも、ＣＭＯＳを構成しているＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタのどちらかがオンしやすい方向に相補的にオン動作する。そのため、φ１とφ２の負荷容量に差がある場合でも常にφ１＝φ２となる中間電位にセットすることができる。この様に第２実施形態では、２相駆動負荷のバランスが１：１でない場合でも安定して電荷再利用ができる利点がある。
【００６９】
次に、本発明の第３実施形態における駆動回路について説明する。
第１実施形態の回路は、特に高速駆動に適している。その一方で、この回路を超大負荷容量を駆動するために用いることも可能である。その場合、図６のＩＮＶ１、ＩＮＶ２の遅延量を増大することにより、中間電位にセットする時間を増大させる。
【００７０】
しかし遅延時間が大きいＩＮＶ１、ＩＮＶ２を採用すると、駆動負荷Ｃｇ１、Ｃｇ２の容量が小さい場合であっても、中間電位にセットするための時間を十分短くできない可能性がある。そのため高速駆動が必要な場合に対応できない駆動回路となってしまう。
【００７１】
そこで第３実施形態では高速駆動と超大容量低速駆動の両方に対応できる回路を提供する。具体的には、遅延時間制御信号に応じて、クロック信号の遅延時間を変更する遅延時間制御部を追加することにより、遅延位相の設定値の変更を可能とする。
【００７２】
具体的には、遅延時間制御部は、図６に示される第１実施形態の回路に加えて、以下の第１遅延時間制御部と、第２遅延時間制御部と、遅延時間指令回路とを備える。第１遅延時間制御部は、φＣＬＫ１（第１クロック信号）を伝播する信号線に並列に接続される第１遅延量切換スイッチと第２遅延量切換スイッチとを備える。第１遅延量切換スイッチは第１遅延時間を第１クロック信号に付与することができる。第２遅延量切換スイッチは第２遅延時間を第１クロック信号に付与することができる。
【００７３】
第２遅延時間制御部は、φＣＬＫ２（第２クロック信号）を伝播する信号線に並列に接続される第３遅延量切換スイッチと第４遅延量切換スイッチとを備える。第３遅延量切換スイッチは、第１遅延量切換スイッチと同じ第１遅延時間を第２クロック信号に付与することができる。第４遅延量切換スイッチは、第２遅延量切換スイッチと同じ第２遅延時間を第２クロック信号に付与することができる。
【００７４】
遅延時間指令回路は、遅延時間制御信号に応じて、第１遅延量切換スイッチと第３遅延量切換スイッチとをオンし第２遅延量切換スイッチと第４遅延量切換スイッチとをオフする第１遅延時間制御と、第２遅延量切換スイッチと第４遅延量切換スイッチとをオンし第１遅延量切換スイッチと第３遅延量切換スイッチとをオフする第２遅延時間制御とのいずれか一方を行う。
【００７５】
図９は、第３実施形態における駆動回路の回路図を示す。第３実施形態の駆動回路は第１実施形態と同様に図４に例示するＣＣＤの転送レジスタを駆動するために用いることができる。本実施形態における駆動回路について、第１実施形態からの変更点を説明する。
【００７６】
図９では、第１実施形態に対して、φＣＬＫ１の遅延反転クロックφＣＬＫ１ＢとφＣＬＫ２の遅延反転クロックφＣＬＫ２Ｂの遅延量を切り替えるための回路を追加した。具体的にはφＣＬＫ１Ｂの遅延量切換のために、遅延インバータＩＮＶ３とＩＮＶ４をＩＮＶ１の出力後に直列に追加した。またＩＮＶ１出力に、ＣＭＯＳ型トランスファゲートによる遅延量切換スイッチＳＥＬＳＷ１の入力を接続した。ＳＥＬＳＷ１の出力ノードが遅延反転クロックφＣＬＫ１Ｂとして用いられる。またＩＮＶ４出力に、ＣＭＯＳ型トランスファゲートによる遅延量切換スイッチＳＥＬＳＷ２の入力を接続した。ＳＥＬＳＷ２の出力ノードが遅延反転クロックφＣＬＫ１Ｂとして用いられる。
【００７７】
ＳＥＬＳＷ１とＳＥＬＳＷ２は遅延量切換のためオンオフが互いに反転するよう構成する必要がある。そのために、遅延量切換のための入力信号φＳＥＬと、それをインバータＩＮＶ７により反転させたφＳＥＬＢとが用いられる。ＳＥＬＳＷ１のＮＭＯＳトランジスタＭ９にはφＳＥＬ、ＳＥＬＳＷ２のＮＭＯＳトランジスタＭ１１にはφＳＥＬＢを接続する。ＳＥＬＳＷ１のＰＭＯＳトランジスタＭ１０にはφＳＥＬＢ、ＳＥＬＳＷ２のＰＭＯＳトランジスタＭ１２にはφＳＥＬを接続する。φＣＬＫ２Ｂの遅延量切換もφＣＬＫ１Ｂと同様で、回路構成は図９の通りである。
【００７８】
次に第３実施形態の動作について図１０を用いて説明する。図１０では第３実施形態のφＣＬＫ１Ｂ、φＣＬＫ２Ｂの遅延量切換による違いを示すため、φＳＥＬをハイに固定した場合を実線で示し、ローに固定した場合を点線で示している。
【００７９】
φＳＥＬがハイの時には図９のＳＥＬＳＷ１、ＳＥＬＳＷ４がオンし、ＳＥＬＳＷ２、ＳＥＬＳＷ３がオフする。そのためφＣＬＫ１ＢはＩＮＶ１による遅延量（ｔ１、ｔ３の期間）のみとなり、第１実施形態と同じ遅延量となる。φＣＬＫ２Ｂも同様で第１実施形態の遅延量と同じになる。
【００８０】
一方、φＳＥＬをローとするとＳＥＬＳＷ１、ＳＥＬＳＷ４がオフ、ＳＥＬＳＷ２、ＳＥＬＳＷ３がオンする。そのためφＣＬＫ１ＢはＩＮＶ１の遅延にＩＮＶ３、ＩＮＶ４による遅延量が加わる。φＣＬＫ２ＢはＩＮＶ２の遅延にＩＮＶ５、ＩＮＶ６のよる遅延量が加わる。すなわち遅延量は図１０の様に増大（ｔ１→ｔ１ｄ、ｔ３→ｔ３ｄ）する。逆にφ１、φ２のハイ、ロー期間は減少する（ｔ２→ｔ２ｄ、ｔ４ｄ→ｔ４ｄ）。
【００８１】
本実施形態においては、φＳＥＬをハイ固定にすれば第１実施形態と同様に高速駆動が可能である。更に、φＳＥＬをロー固定にすれば超大負荷容量低速駆動でも消費電力低減が実現できる。そのため第１実施形態よりも汎用性を確保することができる。
【００８２】
第２実施形態におけるＣＭＯＳ構成の接続スイッチＳＷと、第３実施形態における遅延量を切り換えるための回路を組み合わせた駆動回路を構成することも可能である。
【符号の説明】
【００８３】
Ｃｇ１、Ｃｇ２  負荷
ＣＫ１、ＣＫ２  クロック
ＤＲＶ１、ＤＲＶ２  ドライバ
ＦＤ  フローティングディフュージョン領域
ＩＮＶ１、ＩＮＶ２  インバータ
ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６  遅延インバータ
Ｍ１、Ｍ２、Ｍ７、Ｍ８、Ｍ１０、Ｍ１２、Ｍ１４、Ｍ１６  ＰＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ１１、Ｍ１３、Ｍ１５  ＮＭＯＳトランジスタ
ｎ１、ｎ２  ノード
ＳＥＬＳＷ１〜ＳＥＬＳＷ４  遅延量切換スイッチ
ＳＷ  接続スイッチ
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＭＯＳ１１、ＭＯＳ１２、ＭＯＳ１３、ＭＯＳ１６、ＭＯＳ１７  ＰＭＯＳトランジスタ
ＭＯＳ１４、ＭＯＳ１５、ＭＯＳ１８、ＭＯＳ１９  ＮＭＯＳトランジスタ
ＭＳＷ１、ＭＳＷ４、ＭＳＷ６、ＭＳＷ７  ＮＭＯＳトランジスタ
ＭＳＷ２、ＭＳＷ３、ＭＳＷ５、ＭＳＷ８  ＰＭＯＳトランジスタ
Ｐ１１〜Ｐ１６  クロック
Ｑｓｉｇ  信号電荷量
ｔ０、ｔ１、ｔ２、ｔ３、ｔ４  期間
ｔＡ、ｔＢ、ｔＣ、ｔＤ  期間
ＴＳＷ５  スイッチ
Ｖｃｃ  電源
ＶＯＧ  アウトプットゲートの電位
Ｖｏｕｔ  信号出力
ＶＲＤ  リセット電位
ＶＳＩＧ  電圧信号
φ１、φ２  ノード
φＣＬＫ１、φＣＬＫ２  入力クロック
φＣＬＫ１Ｂ、φＣＬＫ２Ｂ  遅延反転クロック
φＲ  リセットクロック
【図１】
2011250107.tif 000003
【図２】
2011250107.tif 000004
【図３】
2011250107.tif 000005
【図４】
2011250107.tif 000006
【図５】
2011250107.tif 000007
【図６】
2011250107.tif 000008
【図７】
2011250107.tif 000009
【図８】
2011250107.tif 000010
【図９】
2011250107.tif 000011
【図１０】
2011250107.tif 000012