(57)【要約】【課題】ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供する。【解決手段】本実施の形態の半導体装置１００は、外部からクロック信号が入力されるクロック入力端子ＭＣＫと、クロック入力端子ＭＣＫを介して入力されたクロック信号を波形整形するクロックバッファ回路３４と、クロックバッファ回路３４の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号ＩＣＫＰＦを発生するためのＰＬＬ回路３６と、第１の内部クロック信号ＩＣＫＰＦを分周してクロック信号の周波数に戻した第２の内部クロック信号ＩＣＫＰとクロックバッファ回路の出力ＩＣＫＳとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ４０とを備える。【選択図】図１
2011248666.tif 000002
【特許請求の範囲】
【請求項１】
外部からクロック信号が入力されるクロック入力端子と、
前記クロック入力端子を介して入力された前記クロック信号を波形整形するクロックバッファ回路と、
前記クロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第１の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第１の内部クロック信号を分周して前記クロック信号の周波数に戻した第２の内部クロック信号と前記クロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項２】
前記第１の内部クロック信号を受け、前記第２の内部クロック信号を出力する分周回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記フェーズロックドループ回路は、
前記クロックバッファ回路の出力と前記第２の内部クロック信号と受ける位相比較器と、
前記位相比較器の出力に応じた指令電圧を生成するループフィルタ回路と、
前記指令電圧に応じて前記第１の内部クロック信号を発生する電圧制御発振器と、
前記第１の内部クロック信号を受けて分周し、前記第２の内部クロック信号を出力する分周回路とを含む、請求項１に記載の半導体装置。
【請求項４】
前記クロックバッファ回路の出力を動作クロック信号として用いるデジタル回路と、
前記選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路とをさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
第１の電源端子と、
前記第１の電源端子から供給される電源電圧を前記クロックバッファ回路および前記デジタル回路に伝達する第１の電源ラインをさらに備える、請求項４に記載の半導体装置。
【請求項６】
第２の電源端子と、
前記クロック信号を波形整形する第２のクロックバッファ回路と、
前記第２の電源端子から供給される電源電圧を前記第２のクロックバッファ回路に伝達する第２の電源ラインとをさらに備え、
前記選択回路は、前記第２のクロックバッファ回路の出力をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項５に記載の半導体装置。
【請求項７】
第１および第２の電源端子と、
外部からクロック信号が入力されるクロック入力端子と、
前記第１の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第１のクロックバッファ回路と、
前記第２の電源端子から電源電圧が供給され、前記クロック入力端子を介して入力された前記クロック信号を波形整形する第２のクロックバッファ回路と、
前記第１および第２のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える、半導体装置。
【請求項８】
前記第１のクロックバッファ回路の出力に基づいて前記クロック信号よりも周波数の高い第１の内部クロック信号を発生するためのフェーズロックドループ回路と、
前記第１の内部クロック信号を受け、前記第１の内部クロック信号を分周して前記クロック信号の周波数に戻した第２の内部クロック信号を出力する分周回路とをさらに備え、
前記選択回路は、前記第２の内部クロック信号をさらに受け、受けた複数の信号の中から選択した前記選択クロック信号を出力する、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、複数の信号の中から選択した選択クロック信号を出力する選択回路を備える半導体装置に関する。
【背景技術】
【０００２】
複数のクロック信号のうちから使用するクロック信号を選択する集積回路に関する先行文献として、特開２００７−２５７２９０号公報（特許文献１）がある。
【０００３】
この先行文献に開示される集積回路は、外部電源から供給される第１の電源電圧のレベルを監視して外部電源から第１の電源電圧が供給されているか否かを判定する電源電圧監視部と、第１の周波数の第１のクロック及び第１の周波数よりも低い第２の周波数を有する第２のクロックが供給され、電源電圧監視部において、第１の電源電圧が供給されている旨が判定された場合には第１のクロックを選択し、第１の電源電圧が供給されていない旨が判定された場合には第２のクロックを選択し出力するクロック選択部と、クロック選択部が出力する第１のクロック又は第２のクロックのうちいずれか一方の供給を受けて動作し、集積回路の動作を制御するプロセッサと、を備える。
【０００４】
この集積回路は、このような構成によって、外部電源の供給状況に応じて供給する電源電圧を適切に制御することにより、電力消費を低減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５７２９０号公報
【特許文献２】特開平９−８３３５６号公報
【特許文献３】特表２００５−５０２２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の中には、クロック信号の品質に性能が大きく左右されるものがある。たとえば、Ａ／Ｄコンバータ（以下ＡＤＣと称する）やＤ／Ａコンバータ（以下ＤＡＣと称する）を内蔵した半導体装置である。
【０００７】
たとえば、オーバーサンプルデルタシグマ方式のオーディオ用ＤＡＣ等の達成できる精度（ＳＮＲ：シグナル−ノイズ比など）は、印加クロックのジッタによって大きく影響を受ける。ＤＡＣの精度を最大限に発揮するには、供給するクロックのジッタを極力低減することが必要になる。
【０００８】
印加クロックにジッタが多い場合だけでなく、ＤＳＰ（デジタルシグナルプロセッサ）等のデジタル回路とオーディオ用ＤＡＣ等のアナログ回路を混載するＬＳＩにおいては、ジッタの少ないクロックをＬＳＩに供給してもＤＡＣの精度が劣化する場合もある。たとえば、デジタル回路部のノイズが電源電位やＧＮＤ電位の変動を引き起こし、これが原因でＤＡＣに供給しているクロックのジッタが増加してしまう場合などである。
【０００９】
このため、印加クロックのジッタ量に応じたＤＡＣの精度で妥協するか、または、印加クロックとしてジッタの少ないものを用いることにしてＤＳＰ等デジタル回路のクロックをクロック系回路も含めてＤＡＣと分離して、ノイズの影響を受けにくい特別の構成にする必要があった。
【００１０】
しかし、半導体装置の内部のクロック信号のジッタは、開発の設計開始段階では予測し難い。試作をして初めてジッタが予想以上に大きいことが判明する場合もある。
【００１１】
この発明の目的は、ジッタが小さいクロック信号を選択して使用することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明は、要約すると、半導体装置であって、外部からクロック信号が入力されるクロック入力端子と、クロック入力端子を介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号を発生するためのフェーズロックドループ回路と、第１の内部クロック信号を分周してクロック信号の周波数に戻した第２の内部クロック信号とクロックバッファ回路の出力とを受けて、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【００１３】
この発明は、他の局面では、半導体装置であって、第１および第２の電源端子と、外部からクロック信号が入力されるクロック入力端子と、第１の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第１のクロックバッファ回路と、第２の電源端子から電源電圧が供給され、クロック入力端子を介して入力されたクロック信号を波形整形する第２のクロックバッファ回路と、第１および第２のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力する選択回路とを備える。
【発明の効果】
【００１４】
本発明によれば、ジッタが小さいクロック信号を選択して使用することができるので、たとえばアナログ信号を扱う処理を行なう回路など、クロック信号の品質に左右されやすい回路の性能を最大限に発揮させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】図１の電流源ＤＡＣ２０の構成例を示す回路図である。
【図３】図２のフリップフロップＦＦ１の構成を示す回路図である。
【図４】図１のクロックバッファ３４の構成を示す回路図である。
【図５】クロックのジッタの説明をするための第１の図である。
【図６】クロックのジッタの説明をするための第２の図である。
【図７】クロックのジッタの説明をするための第３の図である。
【図８】クロックにジッタが重畳された場合のＤＡＣおよびフリップフロップ回路の各波形を示した図である。
【図９】実施の形態１におけるクロック供給選択に関する構成を示したブロック図である。
【図１０】図９に示したクロック選択に関する構成の変形例を示したブロック図である。
【図１１】実施の形態２の半導体装置１００Ａの概略構成を示すブロック図である。
【図１２】実施の形態３の半導体装置１００Ｂの概略構成を示すブロック図である。
【図１３】実施の形態４の半導体装置１００Ｃの概略構成を示すブロック図である。
【図１４】実施の形態５の半導体装置１００Ｄの概略構成を示すブロック図である。
【図１５】実施の形態６の半導体装置１００Ｅの概略構成を示すブロック図である。
【図１６】変形例１の半導体装置１００Ｆの構成を示したブロック図である。
【図１７】変形例２の半導体装置１００Ｇの構成を示したブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１７】
［実施の形態１］
本実施の形態では、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したＬＳＩにおいてアナログ回路（ＤＡＣ、ＡＤＣ）に、複数の経路でクロックを供給し、ジッタの少ない経路を選択して使用する例を説明する。複数の経路は、ＰＬＬ回路を介して供給する経路も含む。
【００１８】
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。
図１を参照して、半導体装置１００は、アナログ処理部２と、電源端子Ｖｄｄ＿Ａと、接地端子ＧＮＤ＿Ａと、電源端子Ｖｄｄ＿Ａからアナログ処理部２に電源電圧を供給する電源配線６と、接地端子ＧＮＤ＿Ａからアナログ処理部２に接地電圧を供給する接地配線８とを含む。半導体装置１００は、さらに、デジタル処理部４と、電源端子Ｖｄｄ＿Ｄと、接地端子ＧＮＤ＿Ｄと、電源端子Ｖｄｄ＿Ｄからデジタル処理部４に電源電圧を供給する電源配線１０と、接地端子ＧＮＤ＿Ｄからデジタル処理部４に接地電圧を供給する接地配線１２とを含む。
【００１９】
半導体装置１００は、さらに、アナログオーディオデータ入力端子ＡＩＮＬ，ＡＩＮＲと、アナログオーディオデータ出力端子ＡＯＵＴＬ，ＡＯＵＴＲと、デジタルオーディオ入出力端子ＤＩＯと、外部クロック入力端子ＭＣＫと、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｏｒｏｌ  Ｕｎｉｔ）からの入力端子ＭＣＵＩＮとを含む。
【００２０】
アナログ処理部２は、ΔΣ変調器１８と、電流源ＤＡＣ２０とを含む。デジタル処理部４は、デジタルフィルタ２２，２８と、ＤＳＰ２６と、ΔΣ変調器３０と、分周器２４，３２，３８，４１と、クロックバッファ３４と、ＰＬＬ回路３６と、セレクタ４０とデコーダ４２とを含む。
【００２１】
ΔΣ変調器１８とデジタルフィルタ２２と分周器２４とは、ΔΣ型のＡＤＣ１４を構成する。また、電流源ＤＡＣ２０とΔΣ変調器３０とデジタルフィルタ２８と、分周器３２とは、ΔΣ型のＤＡＣ１６を構成する。ＤＡＣ１６の構成は、デジタルフィルタ部とΔΣモジュレータ部を有するオーバーサンプリング型の代表的な構成である。
【００２２】
ΔΣ変調器１８はデジタルフィルタ２２に３ビットのデータを出力する。デジタルフィルタ２２は１ビットのデータをＤＳＰ２６に出力する。またＤＳＰ２６は、１ビットのデータをデジタルフィルタ２８に出力し、ΔΣ変調器３０は電流源ＤＡＣ２０に３ビットのデータを出力する。
【００２３】
マスタークロックと呼ばれる外部クロック、たとえば３８４ｆｓ（ｆｓ：サンプリング周波数、たとえば１ｆｓ＝４４．１ｋＨｚとすることができる）というクロック信号を外部クロック入力端子ＭＣＫからチップに供給し、ＤＡＣ１６の分周器３２において分周して、オーバーサンプルＤＡＣとして必要な６４ｆｓのクロックを得ている。
【００２４】
ＰＬＬ回路３６は、外部クロックに基づいてそれよりも周波数の高いＤＳＰ２６用の内部クロックを発生する。外部クロックが３８４ｆｓの場合、ＰＬＬはその４倍の周波数の１５３６ｆｓのクロックを発生する。
【００２５】
オーディオ用ＤＡＣとＤＳＰとが同じ半導体チップ上（または同一のパッケージ中）に搭載されると、ＤＳＰのノイズがＤＡＣのクロックにジッタを発生させる場合がある。また、端子ＭＣＫから入力される外部クロック信号のジッタが大きいと、ＰＬＬで発生した内部クロックのジッタのほうが小さくなる場合もある。内部クロックのジッタの大きさは、試作品で評価しなければ分からない場合も多く、外部クロックにどれ程のジッタがあるのかも、半導体装置１００が組み込まれるオーディオ機器によって異なる。
【００２６】
そこで、セレクタ４０を設ける。外部クロックをクロックバッファ３４で波形整形した内部クロックＩＣＫＳと、クロックバッファ３４が波形整形した内部クロックＩＣＫＰ０をＰＬＬ３６で４倍した後に、分周器３８で４分の１に分周したＩＣＫＰとのいずれか一方がセレクタ４０で選択されＤＡＣ１６及びＡＤＣ１４に供給される。実施の形態１では、セレクタ４０からの出力クロックがＡＤＣ，ＤＡＣ双方に入力される。
【００２７】
セレクタ４０は、半導体装置１００の外部のマイクロコンピュータ（上記のＭＣＵ）によって制御される。デコーダ４２にはレジスタ（記憶装置）が設けられており、ＭＣＵがそのレジスタに書込みを行なう。デコーダ４２がそのレジスタの内容に基づきＤＳＰ，ＡＤＣ，ＤＡＣの制御を行なうとともに、セレクタ４０の選択制御も行なう。
【００２８】
ＤＡＣ１６内の分周器３２はそれぞれ異なる周波数の複数のクロックを同時に生成する。これら複数の周波数は例えば、１ｆｓ，２ｆｓ，８ｆｓ，６４ｆｓ，１２８ｆｓなどである（１ｆｓ=４４．１ｋＨｚ）。これらはデジタルフィルタ２８に供給される。そのうちの６４ｆｓのクロックはΔΣ変調器１８及び電流源ＤＡＣ２０に供給される。
【００２９】
分周器２４はＡＤＣ１４に含まれるもので、ＤＡＣ１６の場合と同様にデコーダ４２に制御される。図１の例では、ＡＤＣ１４に供給されるクロックもセレクタ４０が選択している。
【００３０】
また、デコーダ４２は、分周器４１の分周数を決定する。分周器４１は６４ｆｓ，４８ｆｓ，３２ｆｓなど複数の周波数のビットクロック（Ｂｉｔ  Ｃｌｏｃｋ）を生成することができ、デコーダ４２の制御で選択された一つの周波数のビットクロックを出力する。
【００３１】
デジタル音声データ（１ビット）がＤＳＰ２６と端子ＤＩＯとの間で双方向で転送される。ビットクロックはその転送クロックとなる。またＡＤＣ１４からＤＳＰ２６に出力される１ビットシリアル転送もこのビットクロックを転送クロックとしている。同様にＤＳＰ２６からＤＡＣ１６に出力される１ビットシリアル転送もこのビットクロックを転送クロックとしている。
【００３２】
半導体装置１００は、以下の３つの経路での処理が可能である。すなわち、１）アナログ入力→ＡＤＣ→ＤＳＰ（データ処理）→ＤＡＣ→アナログ出力の順にデータ転送を行なう経路の他に、２）アナログ入力→ＡＤＣ→ＤＳＰ（データ処理）→デジタル出力とする経路、及び、３）デジタル入力→ＤＳＰ（データ処理）→ＤＡＣ→アナログ出力の順に転送する経路が選択可能である。
【００３３】
なお、ＭＣＵは、半導体装置１００のチップの外付けとして図示したが、むろんチップ内や同一パッケージ内にＭＣＵを設けてもよい。
【００３４】
図２は、図１の電流源ＤＡＣ２０の構成例を示す回路図である。
図２を参照して、電流源ＤＡＣ２０は、フリップフロップＦＦ１〜ＦＦｎと、電流源ＩＳ１〜ＩＳｎと、電流源スイッチＳＷ１〜ＳＷｎ、／ＳＷ１〜／ＳＷｎと、電流経路ＩＢおよび／ＩＢとを含む。電流経路ＩＢからは電流出力Ｉｏｕｔが出力される。電流経路／ＩＢからは電流出力Ｉｏｕｔｂが出力される。
【００３５】
なお、図示しないが電流源ＤＡＣ２０はΔΣ変調器３０からのデータをデコードしてデジタルデータＤ１〜Ｄｎを出力するデコーダを含む。データＤ１〜Ｄｎは、フリップフロップＦＦ１〜ＦＦｎにそれぞれ入力される。図１の場合はΔΣ変調器３０からのデータは３ビットであり、この場合、バイナリで表現された３ビットは、２の３乗の８ビットにデコードされ、デジタルデータはＤ１〜Ｄ８となる。
【００３６】
図３は、図２のフリップフロップＦＦ１の構成を示す回路図である。なお図２のフリップフロップＦＦ２〜ＦＦｎも同様な構成を有するので、これらについては説明を繰返さない。
【００３７】
図３を参照して、フリップフロップＦＦ１は、クロック信号ＣＫを受けるインバータ１０４と、インバータ１０４の出力を受けるインバータ１１４とを含む。クロックの位相はφとその反転位相／φとで示されている。
【００３８】
フリップフロップＦＦ１は、さらに、ゲートにクロック信号ＣＫを受け、データ信号Ｄ１を伝達するためのトランスファゲート１０２と、トランスファゲート１０２から入力されたデータ信号Ｄ１を受けるインバータ１０６と、インバータ１０６の出力を受けるインバータ１０８と、インバータ１０８の出力をインバータ１０６の入力に戻すためのトランスファゲート１１０とを含む。トランスファゲート１１０のゲートにはインバータ１０４の出力が与えられる。
【００３９】
フリップフロップＦＦ１は、さらに、ゲートにインバータ１０４の出力を受け、インバータ１０６の出力を伝達するためのトランスファゲート１１２と、トランスファゲート１１２から入力された信号を受けるインバータ１１６と、インバータ１１６の出力を受けるインバータ１１８と、インバータ１１８の出力をインバータ１１６の入力に戻すためのトランスファゲート１２０とを含む。トランスファゲート１２０のゲートにはインバータ１１４の出力が与えられる。
【００４０】
フリップフロップＦＦ１は、さらに、インバータ１１６の出力する信号ＯＵＴを反転して信号ＯＵＴＢを出力するインバータ１２２を含む。
【００４１】
図２、図３を参照して、デジタルデータＤ１〜Ｄｎ（ｎ本）はそれぞれフリップフロップＦＦ１〜ＦＦｎに入力され、クロック信号ＣＫによってタイミングを合わせられる。フリップフロップＦＦ１〜ＦＦｎの出力によって、電流源スイッチＳＷ１〜ＳＷｎ、／ＳＷ１〜／ＳＷｎが切替えられ、電流源ＩＳ１〜ＩＳｎが出力する電流の流し先が電流経路ＩＢまたは／ＩＢに切替えられる。
【００４２】
このときクロックＣＫにジッタが生じると電流源スイッチＳＷ１〜ＳＷｎ、／ＳＷ１〜／ＳＷｎの切替え時間にブレが生じ、ＳＮＲが劣化する。
【００４３】
図４は、図１のクロックバッファ３４の構成を示す回路図である。
図４を参照して、クロックバッファ３４は、直列に接続された６個のインバータ１３１〜１３６を含む。すなわち、クロックバッファ３４は、図４のように、外部クロック端子から複数のインバータが直列に接続された構成を有する。例えば、図１のセレクタ４０へ出力されるのは、インバータ１３４が出力するクロック信号ＩＣＫＳであり、ＰＬＬ回路３６へ出力されるのは、インバータ１３６が出力するクロック信号ＩＣＫＰ０である。しかしインバータの数及びセレクタ４０、ＰＬＬ回路３６へのそれぞれの出力ノードは図４に示した構成に限るものではない。外部クロック端子からセレクタ４０、外部クロック端子からＰＬＬ回路３６までの各距離に依存して、クロックバッファ３４のインバータ数やクロック出力ノードは適宜変更される。
【００４４】
次に電源／ＧＮＤに電圧変動が生じた場合に、クロックにジッタが重畳される原理を、インバータの電源電圧が変動した場合のインバータの入出力特性とその入出力波形のイメージ図を示しながら説明する。
【００４５】
図５は、クロックのジッタの説明をするための第１の図である。図５において、図４のクロックバッファ３４の直列に接続されたインバータのうち一部のインバータが示されている。インバータが直列に接続されていると、伝達波形のパルス幅はインバータ論理しきい値Ｖｔｈｒｅｓと電源電圧の影響を受ける。
【００４６】
図６は、クロックのジッタの説明をするための第２の図である。図６では、インバータの入力電圧が横軸に示され、出力電圧が縦軸に示されている。入力電圧を変化させた場合に出力電圧がどのように変化するかが、電源電圧Ｖ０の場合と電源電圧Ｖ１の場合との２通り示されている。図６に示すように、電源電圧に応じて論理閾値がずれる。つまり、インバータの電源電圧が変動すると、その論理閾値がわずかにずれる。
【００４７】
図７は、クロックのジッタの説明をするための第３の図である。図６、図７を参照して、クロック信号が印加された場合、その応答開始時間が電源電圧変動ΔＶに応じて変わり、それがジッタになることが分かる。
【００４８】
図８は、クロックにジッタが重畳された場合のＤＡＣおよびフリップフロップ回路の各波形を示した図である。
【００４９】
クロックにジッタが重畳されると、図２で示したＤＡＣおよび図３で示したフリップフロップ回路のクロックφ、／φにもジッタが重畳される。その結果、スイッチＳＷ１，／ＳＷ１の切替えタイミングを決めるフリップフロップの出力ＯＵＴにもぶれが生じ、データＤ１に対応するアナログ出力（電流）Ｉｏｕｔにもジッタの影響が生じることになる。
【００５０】
このジッタの発生の原因はいくつか考えられるので、半導体装置を試作してみないとジッタが大きいか少ないかは良く分からない場合が多い。
【００５１】
たとえば、チップ外部からジッタの大きいクロックがＤＡＣに供給される場合がある。また、ジッタの少ないクロックをチップ外部から供給しても、チップ内部のＤＳＰ、ロジック回路（クロックタイミングジェネレータなど含む）等の電源配線およびＧＮＤ配線の共通インピーダンスとバッファなどのスイッチング電流の関係で、電源配線およびＧＮＤ配線の電位変動が生じＤＡＣクロックにジッタを引き起こす場合もある。つまり、チップ上の回路レイアウトに依存してジッタがチップ内部で大きく付加されたクロックがＤＡＣ部に供給される場合があり、この場合ＤＡＣのＳＮＲが劣化する。
【００５２】
また、供給クロックがチップの中で損なわれる他の例として、ＤＳＰ等デジタル回路とクロックバッファ回路の電源端子を共通化する場合がある。この場合、ＤＳＰ等の動作に応じて電源電位やＧＮＤ電位が変動しこの電源電位やＧＮＤ電位を用いたクロックバッファでクロックにジッタが付加される。
【００５３】
そこで、本実施の形態では、ＤＡＣに供給するクロックに関し、複数の供給経路を設け、複数の供給経路を切替えて使用可能に構成する。いずれのクロック供給経路のクロックのジッタが最小となるかは半導体装置を試作してみるまではわからないことも多い。しかしクロックを切替えて評価すれば、いずれの経路のクロックのジッタが少ないか、またいずれのクロックを使用すればＤＡＣの精度が良いかが分かる。そして、ＤＡＣの精度劣化が少ない状態で動作させるようにクロック供給経路を選択し、ＤＡＣコアの性能を最大限引き出す。
【００５４】
図９は、実施の形態１におけるクロック供給選択に関する構成を示したブロック図である。図１、図９を参照して、ＰＬＬ回路３６は、端子ＭＣＫからクロックバッファ３４を経由して入力される内部クロック信号ＩＣＫＰ０を一方の比較入力ノードに受ける位相比較器１５２と、位相比較器１５２の出力を受けるループフィルタ１５４と、ループフィルタ１５４の出力に応じた周波数の信号を出力する電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｌｌａｔｏｒ）という）１５６と、ＶＣＯ１５６の出力を１／Ｎに分周する分周器１５８と含む。分周器１５８の出力は位相比較器１５２の他方の比較入力ノードに与えられる。
【００５５】
ＰＬＬ回路３６はマスタークロックの周波数を逓倍（×Ｎ）するための“逓倍器”とも呼ばれる。逓倍を具体的に行うために通常は分周器１５８が内部に設けられる。なお、分周器１５８を削除した構成であってもよく、この場合はＮ＝１の場合に相当し、ＰＬＬ回路３６はマスタークロックと同じ周期（×１）のクロックを出力する。
【００５６】
ＶＣＯ１５６の出力は、図１のＤＳＰ２６に１５３６ｆｓのクロック信号として供給されるとともに、分周器３８で１／Ｎに分周される。図１ではＮ＝４の場合の一例が示されているが、Ｎは４以外の数でも良い。分周器３８の出力とクロック信号ＩＣＫＰ０は、同じ周波数の信号であるが、ジッタの大きさは異なる場合がある。
【００５７】
ＰＬＬ回路３６の入力に入るクロックＩＣＫＰ０のジッタ（位相ノイズ）とＰＬＬ内部のＶＣＯ１５６のもつジッタ（位相ノイズ）とが、それぞれ異なる伝達関数で出力のクロックに重畳される。伝達関数はここでは詳細には示さないが、ＬＰＦの特性の項とＨＰＦの特性の項に分けることができる。このうち入力のクロックＩＣＫＰ０に重畳されたジッタはＬＰＦ（ループフィルタ１５４）の特性により高い周波数成分は減衰させられる。一方、入力のクロックＩＣＫＰ０のジッタが非常に少ないものであれば、ＶＣＯ１５６のジッタがＨＰＦの特性で低い周波数成分が落とされた形で出力のクロックに重畳される。
【００５８】
つまり、ＰＬＬ回路３６では、入力基準信号のジッタはＬＰＦ（ループフィルタ１５４）を通した形で出力に伝えられ、また、ＶＣＯ１５６で生じたジッタはＨＰＦを通した形で出力に伝えられる。入力のクロックのジッタの周波数が高く大きければ出力のクロックのジッタは低減され、入力のクロックのジッタが小さければ出力のクロックのジッタはＰＬＬ回路３６内のＶＣＯ１５６のジッタが目立つように見える。
【００５９】
簡単に言えば、ＶＣＯ１５６のジッタは固定なので、これよりジッタのひどい入力に対してはＰＬＬ回路３６はジッタをきれいにして出力するように見える。逆に、ジッタの少ない入力に対してはＶＣＯ１５６でジッタを付加して出力することになるのでＰＬＬ回路３６はジッタを増加させているように見える。
【００６０】
そこで、ＤＡＣやＡＤＣなどのアナログ処理を行なう回路のクロック信号としてジッタの小さい方を選択できるようにセレクタ４０が設けられている。なお、図９では説明の簡単のためクロックＩＣＫＰ０がセレクタ４０に入力されているが、遅延時間の調整のため図１および図４に示すようにインバータチェーンにおいてクロックＩＣＫＰ０の前または後ろのクロックＩＣＫＳをセレクタ４０に入力するようにしても良い。
【００６１】
図１０は、図９に示したクロック選択に関する構成の変形例を示したブロック図である。図９に示したＰＬＬ回路内部にある分周器１５８を、ＰＬＬ出力をマスタークロックの周波数に戻すための分周器３８と兼用することも可能である。
【００６２】
図１０を参照して、変形例において、ＰＬＬ回路３６Ａは、端子ＭＣＫからクロックバッファ３４を経由して入力される内部クロック信号ＩＣＫＰ０を一方の比較入力ノードに受ける位相比較器１５２Ａと、位相比較器１５２Ａの出力を受けるループフィルタ１５４Ａと、ループフィルタ１５４Ａの出力に応じた周波数の信号を出力するＶＣＯ１５６Ａと、ＶＣＯ１５６Ａの出力を１／Ｎに分周する分周器１５８Ａと含む。分周器１５８Ａの出力は位相比較器１５２Ａの他方の比較入力ノードに与えられる。以上の構成は、図９に示したＰＬＬ回路３６と同様である。
【００６３】
しかし、図１０に示した構成では、分周器３８は削除されており、分周器１５８Ａの出力が位相比較器１５２Ａに与えられるとともに、セレクタ４０Ａの一方の入力にも与えられる。そしてセレクタ４０Ａの他方の入力にはクロック信号ＩＣＫＰ０が与えられる。したがって、セレクタ４０Ａは、分周器１５８Ａの出力と、クロックＩＣＫＰ０とのいずれか一方を選択して出力する。
【００６４】
ＰＬＬ回路３６，３６Ａはともに入力されたクロック信号ＩＣＫＰ０と等しい周波数の信号を作成する。したがって、図９、図１０の回路は、クロック信号ＩＣＫＰ０と等しい周波数の別信号であって、ＰＬＬによって発生したＶＣＯの出力信号を分周して得られた信号をクロック信号ＩＣＫＰ０（図１ではＩＣＫＳ）の代わりに選択可能とする点で共通している。
【００６５】
以上説明したように、実施の形態１の半導体装置は、クロックのジッタの影響を受けやすいアナログ回路とデジタル回路とを混載したＬＳＩにおいて、ＤＡＣやＡＤＣに複数の経路からのクロックを供給可能とする。複数の経路は、ＰＬＬ回路を介して供給する経路も含む。そして、１度の試作品を作成するだけでも、ジッタの少ない経路を選択してＤＡＣやＡＤＣを動作させることが可能であるので、開発期間を短縮しつつアナログ処理の性能を向上させることも可能となる。
【００６６】
実施の形態１について図面を再度参照して総括する。図１に示すように、本実施の形態の半導体装置１００は、外部からクロック信号が入力されるクロック入力端子ＭＣＫと、クロック入力端子ＭＣＫを介して入力されたクロック信号を波形整形するクロックバッファ３４と、クロックバッファ３４の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号ＩＣＫＰＦを発生するためのフェーズロックドループ（ＰＬＬ）回路３６と、第１の内部クロック信号ＩＣＫＰＦを分周してクロック信号の周波数に戻した第２の内部クロック信号ＩＣＫＰとクロックバッファ回路の出力ＩＣＫＳとを受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ４０とを備える。
【００６７】
このように、周波数の等しい複数のクロック信号のうちから選択する構成とすることによって、設計段階では予測の難しいクロックのジッタの問題があったとしても、試作、評価時にセレクタ４０を切替えれば最良のクロックを用いることが可能となる。
【００６８】
好ましくは、図１、図９に示す例では、半導体装置１００は、第１の内部クロック信号ＩＣＫＰＦを受け、第２の内部クロック信号ＩＣＫＰを出力する分周器３８をさらに備える。
【００６９】
好ましくは、図１０に示す例では、フェーズロックドループ回路３６は、クロックバッファ３４の出力ＩＣＫＰ０と第２の内部クロック信号ＩＣＫＰと受ける位相比較器１５２Ａと、位相比較器１５２Ａの出力に応じた指令電圧を生成するループフィルタ１５４Ａと、指令電圧に応じて第１の内部クロック信号ＩＣＫＰＦを発生する電圧制御発振器１５６Ａと、第１の内部クロック信号ＩＣＫＰＦを受けて分周し、第２の内部クロック信号ＩＣＫＰを出力する分周器１５８Ａとを含む。
【００７０】
好ましくは、半導体装置１００は、クロックバッファ３４の出力を動作クロック信号として用いるデジタル回路（ＤＳＰ２６、デジタルフィルタ２２，２８、分周器２４，３２等）と、選択クロック信号に応じてアナログ信号を扱う動作を行なうアナログ回路（ΔΣ変調器１８、電流源ＤＡＣ２０等）とをさらに備える。デジタル回路とアナログ回路とを混載する半導体装置において、セレクタにより同一周波数の複数のクロックのうちから最良のクロックを選択することが可能であるので、アナログ回路の性能を最大限引き出すことが可能となる。
【００７１】
［実施の形態２］
図１１は、実施の形態２の半導体装置１００Ａの概略構成を示すブロック図である。
【００７２】
図１１を参照して、半導体装置１００Ａは、ＤＡＣなどクロックのジッタに影響を受けやすい回路にクロック信号を供給する必要があるとき、クロック信号の供給経路を複数設ける。その複数の供給経路のそれぞれは異なる電源系で動作する。
【００７３】
半導体装置１００Ａは、オーディオ用ＤＡＣとＤＳＰとロジック系回路ブロック１７０とロジック系回路ブロック１７２とを搭載している。このうち、ＤＳＰとロジック系回路ブロック１７０が同じ電源／ＧＮＤ系（ＶＤＤ１／ＧＮＤ１）によって電力供給され、ロジック系回路ブロック１７２は別系統の電源／ＧＮＤ系（ＶＤＤ２/ＧＮＤ２）によって供給されている。ロジック系回路ブロック１７０とロジック系回路ブロック１７２とは、まったく別の機能を有する回路ブロックである。これらの回路ブロックは、シリアルで送られてくる制御信号をパラレルに変換する回路であったり、デジタルフィルタ回路であったりさまざまなケースがある。
【００７４】
ジッタの少ないクロックＭＣＫが、ＤＡＣの変換速度ｆｓの１５３６倍の周波数で供給されている。このクロックはロジック系回路ブロック１７０内部のクロックバッファを通してセレクタ１７４のａ入力に供給される。一方、セレクタのｂ入力には、ロジック系回路ブロック１７２の内部のクロックバッファまたはスルー配線を経由したクロックＭＣＫが供給される。これら複数の経路で与えられた、クロック信号のうちからセレクタ１７４はいずれか１つのクロック信号を選択する。
【００７５】
セレクタ１７４によって選択されたクロック信号は、分周器１７６（分周比１/２４）に供給されＤＡＣで必要な６４ｆｓのクロックとしてＤＡＣに供給されている。クロックバッファは複数のインバータが直列接続された構成を有する。これらのインバータの電源／ＧＮＤは、ロジック系回路ブロック１７０と共用されており、電源端子ＶＤＤ１、接地端子ＧＮＤ１は、さらにＤＳＰとも共通になっている。
【００７６】
ＤＳＰが動作する場合、ＤＳＰはデジタル回路であることからその動作電流は高速のスイッチング電流である。スイッチング電流は、電源／ＧＮＤの配線抵抗によって電圧変動を引き起こす。変動した電源／ＧＮＤの電位がロジック系回路ブロック１７０およびその内部のクロックバッファ等にも供給されることになる。
【００７７】
ロジック系回路ブロック１７０内の経路（クロックバッファ）を通過してきたクロックには、電源／ＧＮＤの電位が変動しているので、ジッタが発生する。外部からジッタの少ないクロックを供給してもチップ内部でＤＡＣに送られるときにはジッタの多いクロックになってしまっている。これによりＤＡＣのＳＮＲが劣化する。
【００７８】
これとは別経路で、ロジック系回路ブロック１７２内の経路（クロックバッファまたはスルーパス）を通過してきたクロックもＤＡＣで使用可能とする。
【００７９】
たとえば、回路規模や動作周波数などからロジック系回路ブロック１７２の電源／ＧＮＤのノイズがロジック系回路ブロック１７０より小さいように思えても、実際に経路ａ，ｂどちらが低ジッタのクロックを供給するかは作り込まないと分からない（ＤＳＰのノイズはプログラムにも依存する）。
【００８０】
つまり、クロックの複数経路上の各々のクロック信号には、周辺デジタル回路の影響で電源／ＧＮＤ配線が電位変動することでジッタが発生する。電源／ＧＮＤ配線の電位変動の仕方は、回路やレイアウトに応じて異なるのでジッタ量もどうなるか予測がつきにくい。結果的に、クロックの複数経路のうちから、音質等の評価結果に基づいて良好な経路を使用するのが良い。
【００８１】
セレクタ１７４は、入力ａあるいは入力ｂのいずれかを選択する。ロジック系回路ブロック１７０，１７２のスイッチング電流の違いに応じて電源／ＧＮＤの変動具合が異なり、入力ａ，ｂのクロックは、ジッタの重畳のされ具合が異なる。セレクタ１７４によって、複数の経路のクロック信号から比較的良好な経路を使用するように選択することができる。
【００８２】
再び図を参照して、実施の形態２について総括する。図１１に示すように、半導体装置１００Ａは、第１および第２の電源端子ＶＤＤ１，ＶＤＤ２と、外部からクロック信号が入力されるクロック入力端子ＭＣＫ１と、第１の電源端子ＶＤＤ１から電源電圧が供給されるロジック系回路ブロック１７０の内部において、クロック入力端子ＭＣＫ１を介して入力されたクロック信号を波形整形する第１のクロックバッファ回路と、第２の電源端子ＶＤＤ２から電源電圧が供給されるロジック系回路ブロック１７２の内部においてクロック入力端子を介して入力されたクロック信号を波形整形する第２のクロックバッファ回路と、第１および第２のクロックバッファ回路の出力を受け、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ１７４とを備える。
【００８３】
以上説明したように、実施の形態２の半導体装置１００Ａは、複数のクロック供給経路を含み、その経路を選択できるようにしたセレクタ１７４を含む。これによって、比較的ジッタの少ないクロックをＤＡＣに供給し、ＤＡＣコアの精度劣化が少ない状態で使用することができる（製品を動作させてユーザが音質を元に経路を選択する。あるいは試作品を評価後経路を固定する。）。
【００８４】
これにより、ＤＡＣに供給するクロックをジッタの少ないものに設定することができ、ＤＡＣの高精度化の効果が得られる。
【００８５】
［実施の形態３］
図１２は、実施の形態３の半導体装置１００Ｂの概略構成を示すブロック図である。
【００８６】
図１２を参照して、半導体装置１００Ｂでは、複数の経路のうち、いくらかはＰＬＬを介した経路とする。図１２では、複数の経路は、２系統がロジック回路経由、１系統がＰＬＬ経由である。
【００８７】
半導体装置１００Ｂは、クロック経路３通り(a，b，c)のうち、一系統(c)をＰＬＬ経由（逓倍無し）とした構成を有する。
【００８８】
図１２に示す例は、図１１と同様の経路（ａ，ｂ）に加えてＰＬＬ１８９経由の経路（ｃ）を設けた例であり、経路切替えのセレクタ１８８，１８４が設けられている。
【００８９】
外来のジッタが大きい場合、内部ＶＣＯで決まるジッタのクロックを出力することでＰＬＬは入力ジッタを抑制できる。一方で入力のジッタが小さい場合には、ＰＬＬ内部のＶＣＯのジッタが見え始め、そのジッタをもつクロックを出力することからＰＬＬがクロックのジッタを増やしたことと等価になる（図１２のＰＬＬはジッタ抑圧のために設けたもので逓倍させていない）。
【００９０】
従って、図１２では、外部から供給されるクロックＭＣＫが高精度（ジッタ小）である場合、セレクタ１８４，１８８をａあるいはｂ（図１２の場合ｂの方が良好）に接続し、ＰＬＬ１８９を通すことなく、ジッタの少ないクロック信号をＤＡＣに供給する。
【００９１】
外部から供給されるクロックＭＣＫが低品質（ジッタ大）である場合、セレクタ１８４，１８８をｃに接続し、外部から供給されるクロックに重畳されたジッタをＰＬＬで帯域制限したクロックをＤＡＣに供給する。
【００９２】
結果として、ジッタの少ないクロック信号でＤＡＣを動作させることができる。
［実施の形態４］
実施の形態４では、ＰＬＬを介した経路上の信号の逓倍率を大きくし一旦周波数を上げる。そして、その後にあえて分周器を通してもとの周波数にクロック周波数を落とす。
【００９３】
図１３は、実施の形態４の半導体装置１００Ｃの概略構成を示すブロック図である。
図１３を参照して、半導体装置１００Ｃは、逓倍した周波数のクロックを出力させるようにＰＬＬを設定するとともに、その出力を分周しもとの速度に戻してからＤＡＣに供給する経路を設ける点が、図１２の半導体装置１００Ｂと異なる。
【００９４】
つまり、図１３に示した半導体装置１００Ｃは、図１２に示した半導体装置１００Ｂの構成において、ＰＬＬ出力をＮ逓倍（図１３の場合４逓倍）とし、分岐パスに１／Ｎ分周器（図１３の場合１／４分周）を設けてＤＡＣに供給する構成としたものである。
【００９５】
半導体装置１００Ｃでは、ロジック系回路ブロック１９０の電源／ＧＮＤを共有するクロックバッファ回路からＰＬＬ１９９へもクロック信号が供給される（経路ｃ）。ＰＬＬ出力ではその入力のクロックに重畳されたジッタのうち低周波分は低減されるので、ジッタが減少するという効果が期待される。
【００９６】
この場合、ＤＳＰおよびＤＡＣに供給されるクロックはＰＬＬを介して供給されるものであり、そのＰＬＬによって印加クロックのジッタは低減されるのでＤＡＣの性能を最大限引き出すことができる。
【００９７】
一方その効果が得られない場合は、経路ａまたはｂを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【００９８】
なお、ロジック系回路ブロック１９０，１９２の具体例は、図１のデコーダ４２，ＡＤＣ１４内のデジタルフィルタ２２及び分周器２４、ＤＡＣ１６内のデジタルフィルタ２８、ΔΣ変調器３０、分周器３２、及び分周器４１などが挙げられる。図１３の１/６分周器１９６は、図１のＤＡＣ１６内の分周器３２の６４ｆｓクロック生成の部分に相当する。
【００９９】
以上説明したように、実施の形態４では、ＰＬＬに逓倍する機能を設け、さらにその出力を分周器を設けてもとの周波数に戻してＤＡＣに供給する。図１３の場合は、ＰＬＬは４逓倍する構成で、ＰＬＬ出力をあえて１/４分周する分周器を通してＤＡＣに供給する。これにより、外部からのクロックは低い周波数であってもＤＳＰを高速に動作させることが可能で、かつ、ＤＡＣに供給されるクロックもジッタの少ないものにすることができる。
【０１００】
また、実施の形態１，３と同様、外部からの印加クロックがジッタの増加もなくきれいにＤＡＣに伝わる場合は、ＰＬＬを通してＤＡＣにクロックを供給するとＰＬＬ内ＶＣＯのジッタが顕在化してしまうので、その際はＰＬＬ経由のクロックを仕様せず、ロジック系回路を経由して来たクロック（経路ａ，ｂ）を使用する。
【０１０１】
再び図を参照して、実施の形態４について総括する。図１３に示すように、実施の形態４の半導体装置１００Ｃは、外部からクロック信号が入力されるクロック入力端子ＭＣＫと、ロジック系回路ブロック１９０の内部においてクロック入力端子ＭＣＫを介して入力されたクロック信号を波形整形するクロックバッファ回路と、クロックバッファ回路の出力に基づいてクロック信号よりも周波数の高い第１の内部クロック信号（１５３６ｆｓ）を発生するためのフェーズロックドループ（ＰＬＬ）回路１９９と、第１の内部クロック信号を分周してクロック信号の周波数に戻した第２の内部クロック信号とクロックバッファ回路の出力とをａ入力およびｃ入力に受けて、受けた複数の信号の中から選択した選択クロック信号を出力するセレクタ１９８とを備える。
【０１０２】
より好ましくは、図１３に示すように、半導体装置１００Ｃは、第１の電源端子ＶＤＤ１と、第１の電源端子ＶＤＤ１から供給される電源電圧をロジック系回路ブロック１９０の内部のクロックバッファ回路およびデジタル回路（ＤＳＰ等）に伝達する第１の電源ラインをさらに備える。
【０１０３】
さらに好ましくは、図１３に示すように、半導体装置１００Ｃは、第２の電源端子ＶＤＤ２と、ロジック系回路ブロック１９２の内部にあってクロック信号を波形整形する第２のクロックバッファ回路と、第２の電源端子から供給される電源電圧を第２のクロックバッファ回路に伝達する第２の電源ライン（ＶＤＤ２ライン）とをさらに備える。セレクタ１９８および１９４は、第２のクロックバッファ回路の出力をさらにｂ入力に受け、受けた複数の信号の中から選択した選択クロック信号を出力する。
【０１０４】
セレクタ１９４，１９８によって、経路ａ，ｂ，ｃから最適なものを選択し、ジッタ重畳が少ない経路のクロックを使用できる。
【０１０５】
［実施の形態５］
図１４は、実施の形態５の半導体装置１００Ｄの概略構成を示すブロック図である。
【０１０６】
図１４を参照して、半導体装置１００Ｄは、ＰＬＬを通る経路（ｃ）とロジック系回路ブロック２００を通ってくる経路（ｂ）の２経路を設定した例である。図１４に示した例はロジック系回路ブロックが一つしかない場合を想定したものである。この例では、クロック経路２通り(a，c)のうち、一系統(c)をＰＬＬ経由（逓倍有り）とした構成を示す。この場合も、実施の形態４と同様な効果を奏する。
【０１０７】
なお、デジタルオーディオデータを処理する半導体装置には、このデータの転送クロックとしてＢｉｔＣＬＫを供給する必要がある場合がある。応用例として、この転送クロックＢｉｔＣＬＫからＰＬＬを使用してマスタークロックを生成するように逓倍を調整したＰＬＬを搭載すれば、外部にマスタークロック専用の高速な発振回路を構築する必要が無くなるとともに、マスタークロックの入力に必要な端子の削減も可能となる。
【０１０８】
［実施の形態６］
図１５は、実施の形態６の半導体装置１００Ｅの概略構成を示すブロック図である。
【０１０９】
図１５を参照して、半導体装置１００Ｅは、ＡＤＣと、ＤＳＰと、ＤＡＣとに加えてさらにＭＣＵを搭載する例である。
【０１１０】
アナログ入力データＡＤＩはＡＤＣに入力され、ＤＳＰでデジタル信号処理され、ＤＡＣでアナログオーディオ出力に戻される。
【０１１１】
半導体装置１００Ｅの外部から入力された３８４ｆｓのマスタークロックＭＣＫは、セレクタ２１０およびセレクタ２１６に入力される。セレクタ２１０の他方の入力には、ＭＣＵからｆｓのＭ倍のクロックが供給される。セレクタ２１６の他方の入力には、ＰＬＬ２１２が出力する１５３６ｆｓのＤＳＰ用のクロックを分周器２１４で１／４分周した信号が供給される。ＤＡＣにはセレクタ２１６の出力を分周器２１８で１／６分周した６４ｆｓのクロック信号が入力される。
【０１１２】
ＰＬＬ２１２に入力するクロックを内蔵のＭＣＵなどから供給することによって、オーディオ用ＤＡＣ及びＤＳＰへの外部からクロック供給を必要としない構成に切り替えることができる。ＡＤＣとＤＳＰ間、およびＤＳＰとＤＡＣ間の転送クロックＢｉｔＣＬＫ（３２ｆｓ／４８ｆｓ／６４ｆｓ）は内蔵の１／Ｎ分周器２２０によってマスタークロックＭＣＫから生成可能とする。ＤＳＰに入力されるオーディオデータが内部で生成されるような図１５に示す構成の場合（ＡＤＣからの入力が入力されるなど）には、転送クロックを外部に出力する必要も無くなり、クロックピンの削減が可能になる。
【０１１３】
［他の変形例］
図１６、図１７に示したのは、ＡＤＣとＤＳＰを混載するＬＳＩへの適用例である。図１６、図１７では、図１４に示した構成において、ＤＡＣに代えてＡＤＣが搭載されている。
【０１１４】
図１６は、変形例１の半導体装置１００Ｆの構成を示したブロック図である。図１６に示す半導体装置１００Ｆは、クロック経路２通り(a，c)のうち、一系統(c)をＰＬＬ経由（逓倍有り）とした構成でＡＤＣ+ＤＳＰの回路構成への第１の適用例であり、ＡＤＣの出力が直接ＤＳＰに供給されている。
【０１１５】
図１７は、変形例２の半導体装置１００Ｇの構成を示したブロック図である。図１７に示す半導体装置１００Ｇは、クロック経路２通り(a，c)のうち、一系統(c)をＰＬＬ経由（逓倍有り）とした構成でＡＤＣ+ＤＳＰの回路構成への第２の適用例であり、ＡＤＣの出力がロジック系回路ブロックを経由してＤＳＰに送られている。この例ではロジック系回路ブロックがデジタルフィルタであることが多い。
【０１１６】
これら第１、第２の適用例では、ＡＤＣに供給されるクロックのジッタが低減される。これらの構成によって、ジッタが少ない状態でクロックをＡＤＣに供給できるので、ＡＤＣの精度劣化を低減できる。
【０１１７】
以上の実施の形態１〜６と変形例に示した半導体装置は、それぞれクロックのジッタがＤＡＣまたはＡＤＣへの入力部で最も少なくなる経路を選択して、ＤＡＣまたはＡＤＣに供給することができるので、ＤＡＣまたはＡＤＣコア性能（精度）を最大限引き出すことができる。特に、ＰＬＬを介して供給するクロックは、ロジック系回路でクロックにジッタが重畳されてしまっても、ＰＬＬの帯域に応じた周波数成分のジッタはそれを抑圧できるので精度劣化を低減できる。
【０１１８】
一方、印加クロックのジッタが少なく、ロジック系回路でも劣化を引き起こさない場合、ＰＬＬを通すことでジッタが増加してしまうので、ＰＬＬを通さない経路を選択することもできる。
【０１１９】
なお、本発明は、オーバーサンプル、デルタシグマ方式のオーディオ用ＤＡＣとＤＳＰ等のデジタル回路を搭載したＬＳＩをはじめ、連続系ΔΣＡＤＣ搭載のＬＳＩ等でも同様の効果が期待できる。具体的にはオーディオコーデックをはじめテレビ用ＬＳＩにも適用できる。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２１】
２  アナログ処理部、４  デジタル処理部、６，１０  電源配線、８，１２  接地配線、１４  ＡＤＣ、１６  ＤＡＣ、１８，３０  ΔΣ変調器、２０  電流源ＤＡＣ、２２，２８  デジタルフィルタ、２４，３２，３８，４１，１５８，１５８Ａ，１７６，１９６，２１４，２１８，２２０  分周器、３４  クロックバッファ、３６，３６Ａ，１９９  フェーズロックドループ（ＰＬＬ）回路、４０，４０Ａ，１７４，１８４，１８８，１９４，１９８，２１０，２１６  セレクタ、４２  デコーダ、１００，１００Ａ〜１００Ｇ  半導体装置、１０２，１１０，１１２，１２０  トランスファゲート、１０４，１０６，１０８，１１４，１１６，１１８，１２２，１３１〜１３６  インバータ、１５２，１５２Ａ  位相比較器、１５４，１５４Ａ  ループフィルタ、１５６，１５６Ａ  電圧制御発振器（ＶＣＯ）、１７０，１７２，１９０，１９２  ロジック系回路ブロック、ＦＦ１〜ＦＦｎ  フリップフロップ、ＳＷ１〜ＳＷｎ  電流源スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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