(57)【要約】【課題】入力側及び出力側の端子を接地電位に保持可能にすることで、消費電力を低減させたレベルシフタを提供すること。【解決手段】本発明の一態様のレベルシフタは、接地電位と第２電位レベルとの間で変化する入力信号ＩＮを接地電位と第３電位レベルとの間で変化する出力信号ＯＵＴに変換するレベルシフタである。このレベルシフタは、特に、入力信号ＩＮが入力される入力端子の電位を接地電位に保持可能に構成された第１回路と、出力信号ＯＵＴが出力される出力端子の電位を接地電位に保持可能に構成された第２回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電位レベルと第２電位レベルとの間で変化する入力信号を第１電位レベルと第３電位レベルとの間で変化する出力信号に変換するレベルシフタであって、
前記入力信号が入力される入力端子の電位を第１電位レベルに保持可能に構成された第１回路と、
前記出力信号が出力される出力端子の電位を第１電位レベルに保持可能に構成された第２回路と、を備える、
レベルシフタ。
【請求項２】
前記第１回路は前記入力端子と第１接地端子との間に接続された第１のｎ型半導体素子を含んで構成され、
前記第２回路は前記出力端子と第２接地端子との間に接続された第２のｎ型半導体素子を含んで構成される、
請求項１に記載のレベルシフタ。
【請求項３】
前記第１回路は前記入力端子と第１接地端子との間に接続された第１の抵抗素子を含んで構成され、
前記第２回路は前記出力端子と第２接地端子との間に接続された第２の抵抗素子を含んで構成される、
請求項１に記載のレベルシフタ。
【請求項４】
請求項２に記載のレベルシフタであって、
前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にした後に、該レベルシフタへの電圧の供給を停止するよう構成された、
レベルシフタ。
【請求項５】
前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にする前に、前記入力信号の電位を第１電位レベルにするよう構成された、
請求項４に記載のレベルシフタ。
【請求項６】
請求項２に記載のレベルシフタであって、
該レベルシフタへの電圧の供給を開始し、
該レベルシフタに電圧の供給を開始した後、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を非導通状態にし、
前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を非導通状態にした後、前記入力端子への前記入力信号の入力を開始するよう構成された、
レベルシフタ。
【請求項７】
第１電位レベルと第２電位レベルとの間で変化する入力信号を第１電位レベルと第３電位レベルとの間で変化する出力信号に変換するレベルシフタの制御方法であって、
前記レベルシフタは、
前記入力信号が入力される入力端子と第１接地端子との間に接続された第１のｎ型半導体素子と、
前記出力信号が出力される出力端子と第２接地端子との間に接続された第２のｎ型半導体素子と、を備えており
前記レベルシフタへの電圧の供給を停止するとき、
前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にした後に、該レベルシフタへの電圧の供給を停止する、
レベルシフタの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様はレベルシフタに関し、特に、入力側及び出力側の端子を接地電位に保持可能に構成されたレベルシフタに関する。
【背景技術】
【０００２】
入力側の電圧レベルを他の電圧レベルに変換して出力するレベルシフタは様々な機器に用いられている。近年、各種機器に対する省電力化の要請から、レベルシフタにおいても消費電力を低減することが要求される。
【０００３】
レベルシフタの消費電力を低減させるための手段として、例えば、レベルシフタの出力信号を所定のレベルに保持して不定状態となることを避ける方法、または貫通電流が流れることを防止する方法などがある。これらの方法については、例えば下記の特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１０２０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１において開示されている構成では、パワーダウン時にレベルシフタの入力信号に関わらず出力信号を所定のレベルに保持可能にしている。しかし、例えば特許文献１の図７に記載の構成では、出力信号（ＶＰＰＳＴＰ）がＨｉとなる場合、入力信号（ＶＰＰＳＴＰＦ）の電圧が不定になってしまい、インバーター（ＩＶ１）に貫通電流が流れてしまうことがある。また、入力信号が変化すると、入力信号（ＶＰＰＳＴＰＦ）と接地端子（ＶＳＳ）との間、及び出力側のｐ型トランジスタのゲート端子（ＮＤＡ）と接地電位（ＶＳＳ）との間に電流が流れてしまう。このように電流が流れると、レベルシフタにおける消費電力が増大する。
【０００６】
そこで、本発明に係る具体的態様は、入力側及び出力側の端子の電圧が不定になることを防止することで、消費電力を低減させたレベルシフタを提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様のレベルシフタは、第１電位レベルと第２電位レベルとの間で変化する入力信号を第１電位レベルと第３電位レベルとの間で変化する出力信号に変換するレベルシフタであって、前記入力信号が入力される入力端子の電位を第１電位レベルに保持可能に構成された第１回路と、前記出力信号が出力される出力端子の電位を第１電位レベルに保持可能に構成された第２回路と、を備える。
【０００８】
かかる構成のレベルシフタによれば、入力端子及び出力端子の電位を第１電位レベルに保持可能としているため、パワーダウン時に入出力信号が変化することを防止することができる。これにより、入出力信号が不定状態となることに起因して電流が流れることを防止することができ、ひいてはレベルシフタの消費電力を低減させることができる。また、入出力信号を固定しているので、レベルシフタに含まれるトランジスタの導通状態が意図せず変化して貫通電流が流れることを防止することができる。これにより、レベルシフタの消費電力を低減させることができる。
【０００９】
また、前記第１回路は前記入力端子と第１接地端子との間に接続された第１のｎ型半導体素子を含んで構成され、前記第２回路は前記出力端子と第２接地端子との間に接続された第２のｎ型半導体素子を含んで構成されることが好ましい。
【００１０】
かかる構成によれば、第１のｎ型半導体素子及び第２のｎ型半導体素子を導通状態（オン状態）にすることで、入力端子及び出力端子を第１電位レベルに保持することが可能となる。
【００１１】
また、ゲート電圧を−Ｖｔｈ以下にしないとオンとならないｐ型半導体素子を用いて入力端子及び出力端子を第１電位レベルに保持しようとした場合と比較して回路構成が簡単となる。
【００１２】
また、前記第１回路は前記入力端子と第１接地端子との間に接続された第１の抵抗素子を含んで構成され、前記第２回路は前記出力端子と第２接地端子との間に接続された第２の抵抗素子を含んで構成されてもよい。
【００１３】
かかる構成によれば、比較的簡単な構成で入力信号及び出力信号を第１電位レベルに保持可能なレベルシフタを提供でき、コスト削減の点などで有利である。
【００１４】
また、第１のｎ型半導体素子及び第２のｎ型半導体素子を備えるレベルシフタであって、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にした後に、該レベルシフタへの電圧の供給を停止するよう構成されることが好ましい。
【００１５】
かかる構成によれば、レベルシフタへの電圧の供給を停止する前に入力端子及び出力端子の電位を第１電位レベルに保持するので、レベルシフタに含まれる素子への電圧供給が停止してしまうことによって、入力端子及び出力端子の電位が不定状態になることを防止することができる。
【００１６】
また、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にする前に、前記入力信号の電位を第１電位レベルにするよう構成されることが好ましい。
【００１７】
かかる構成によれば、入力端子および出力端子の電位を確実に第１電位レベルに保持することができる。また、第１のｎ型半導体素子が導通状態になったとき、第１のｎ型半導体素子を介して入力端子からリーク電流が流れることを防止することができるため、レベルシフタの消費電力を低減させることができる。
【００１８】
また、複数のｎ型半導体素子を備えるレベルシフタであって、該レベルシフタへの電圧の供給を開始し、該レベルシフタに電圧の供給を開始した後、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を非導通状態にし、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を非導通状態にした後、前記入力端子への前記入力信号の入力を開始するよう構成されることが好ましい。
【００１９】
かかる構成によれば、レベルシフタをパワーオンする際において、意図しない素子の状態が変化したり、意図しない端子が不定状態となることなどを防止したりすることが可能となり、消費電力をさらに低減することが可能となる。
【００２０】
また、本発明の一形態のレベルシフタの制御方法は、第１電位レベルと第２電位レベルとの間で変化する入力信号を第１電位レベルと第３電位レベルとの間で変化する出力信号に変換するレベルシフタの制御方法であって、前記レベルシフタは、前記入力信号が入力される入力端子と第１接地端子との間に接続された第１のｎ型半導体素子と、前記出力信号が出力される出力端子と第２接地端子との間に接続された第２のｎ型半導体素子と、を備えている。ここで、前記レベルシフタへの電圧の供給を停止するとき、前記第１のｎ型半導体素子及び前記第２のｎ型半導体素子を導通状態にした後に、該レベルシフタへの電圧の供給を停止することを特徴とする。
【００２１】
かかる方法によれば、レベルシフタへの電圧の供給を停止する前に入力端子及び出力端子を第１電位レベルに保持するので、レベルシフタに含まれる素子への電圧供給が停止してしまうことによって、入力端子及び出力端子が不定状態になることを防止することができる。
【図面の簡単な説明】
【００２２】
【図１】ｎ型半導体素子を含むレベルシフタの構成例を示す図。
【図２】レベルシフタを含む電源システムの構成例を示す図。
【図３】動作時におけるレベルシフタの各部の状態を示す波形図。
【図４】抵抗素子を含むレベルシフタの構成例を示す図。
【発明を実施するための形態】
【００２３】
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎず、本発明の技術的範囲を限定するものではない。なお、各図面において、同一の部品には同一の符号を付しており、その説明を省略する場合がある。
１．実施形態１
（１）レベルシフタの構成例
（２）レベルシフタの動作例
（３）レベルシフタを含む電源システムの構成例
２．実施形態２
３．本発明の適用可能性
【００２４】
＜１．実施形態１＞
まず、本発明のレベルシフタの構成及び動作について、図面を参照しながら説明する。
【００２５】
＜（１）レベルシフタの構成例＞
図１は、本実施形態１におけるレベルシフタの構成を示す図である。図１に示すように、レベルシフタは、入力信号ＩＮの電圧レベルを変換して出力信号ＯＵＴとして出力する回路である。電圧レベルとは、ディジタル信号におけるＨｉ及びＬｏの二値の電位の組を指し、例えば、Ｌｏレベルとして第１の電位レベルとなり、Ｈｉレベルとして第２の電位レベルとなる信号の電位の組を指す。なお、第１の電位レベルとして接地電位が選択されることが多いがこれに限るものではない。このレベルシフタは、ｎ型トランジスタＮ１乃至ｎ型トランジスタＮ４、ｐ型トランジスタＰ１及びｐ型トランジスタＰ２、並びにインバーターＩＮＶを含んで構成される。
【００２６】
ｎ型トランジスタＮ１は、ドレイン端子がｐ型トランジスタＰ２のゲート端子及びｐ型トランジスタＰ１のドレイン端子に接続され、ソース端子が接地電位に接続される。また、ｎ型トランジスタＮ１のゲート端子はレベルシフタの入力端子及びｎ型トランジスタＮ３のドレイン端子に接続されており、ｎ型トランジスタＮ３が非導通状態（オフ状態）のときは入力信号ＩＮが供給されるよう構成される。
【００２７】
ｎ型トランジスタＮ２は、ドレイン端子がｐ型トランジスタＰ１のゲート端子、ｐ型トランジスタＰ２のドレイン端子、レベルシフタの出力端子、及びｎ型トランジスタＮ４のドレイン端子に接続される。また、ｎ型トランジスタＮ２のソース端子は接地電位に接続される。また、ｎ型トランジスタＮ２のゲート端子はインバーターＩＮＶの出力端子に接続されており、入力信号ＩＮの反転信号が供給されるよう構成される。
【００２８】
インバーターＩＮＶは、その入力端子がレベルシフタの入力端子に接続され、その出力端子はｎ型トランジスタＮ２のゲート端子に接続される。また、インバーターＩＮＶを駆動する電圧として第１電源電圧ＬＶが供給される。
【００２９】
ｎ型トランジスタＮ３は、入力信号ＩＮが入力されるレベルシフタの入力端子と接地電位との間に接続される。ｎ型トランジスタＮ３のゲート端子には、パワーダウン信号ＰＤＷＩが供給されるよう構成される。
【００３０】
ｎ型トランジスタＮ４は、出力信号ＯＵＴが出力されるレベルシフタの出力端子と接地電位との間に接続される。ｎ型トランジスタＮ４のゲート端子には、パワーダウン信号ＰＤＷＯが供給されるよう構成される。
【００３１】
ｐ型トランジスタＰ１は、ソース端子が第２電源電圧ＨＶに接続され、ドレイン端子がｐ型トランジスタＰ２のゲート端子、及びｎ型トランジスタＮ１のドレイン端子と接続される。ｐ型トランジスタＰ１のゲート端子は、ｐ型トランジスタＰ２のドレイン端子、ｎ型トランジスタＮ２のドレイン端子、レベルシフタの出力端子、及びｎ型トランジスタＮ４のドレイン端子に接続される。
【００３２】
ｐ型トランジスタＰ２は、ソース端子が第２電源電圧ＨＶに接続され、ドレイン端子がｐ型トランジスタＰ１のゲート端子、ｎ型トランジスタＮ２のドレイン端子、レベルシフタの出力端子、及びｎ型トランジスタＮ４のドレイン端子に接続される。ｐ型トランジスタＰ２のゲート端子は、ｐ型トランジスタＰ１のドレイン端子、ｎ型トランジスタＮ１のドレイン端子に接続される。
【００３３】
＜（２）レベルシフタの動作例＞
次に、図１に示したレベルシフタの動作例について、図２を参照しながら説明する。図２は、本実施形態１におけるレベルシフタの動作時における各部の状態を示す波形図である。
【００３４】
図２において、時間Ｔ１より前の時間においてはレベルシフタは駆動されている状態であるパワーオン状態となっている。レベルシフタをパワーダウン状態にするとき、まず、時間Ｔ１において入力信号ＩＮが停止されＬｏレベル（接地電位レベル）の信号になる。このとき、図２にも示すように出力信号ＯＵＴは入力信号ＩＮと電圧レベルが異なるものの同じ値を示す。次いで、時間Ｔ２においてｎ型トランジスタＮ３及びＮ４のゲート端子にそれぞれ供給されるパワーダウン信号ＰＤＷＩ及びＰＤＷＯがＬｏレベルからＨｉレベルにされ、ｎ型トランジスタＮ３及びＮ４はいずれも導通状態（オン状態）にされる。これによって、入力端子及び出力端子はいずれも接地電位に保持されたプルダウン状態となる。次いで、時間Ｔ３において、レベルシフタに対する第１電源電圧ＬＶ及び第２電源電圧ＨＶの供給が停止される。
【００３５】
レベルシフタに電圧の供給を再開または開始してパワーオン状態にするときは、まず、時間Ｔ４において、レベルシフタに対する第１電源電圧ＬＶ及び第２電源電圧ＨＶの供給が開始される。次いで、時間Ｔ５においてｎ型トランジスタＮ３及びｎ型トランジスタＮ４のゲート端子にそれぞれ供給されるＰＤＷＩ及びＰＤＷＯの信号がＨｉレベルからＬｏレベルにされ、ｎ型トランジスタＮ３及びＮ４はいずれも非導通状態（オフ状態）にされる。これによって、入力端子及び出力端子は、接地電位に保持されたプルダウン状態から解放される。次いで、時間Ｔ６において入力信号ＩＮの入力が再開または開始される。
【００３６】
＜（３）レベルシフタを含む電源システムの構成例＞
次に、これまでに説明したレベルシフタを含む電源システムの構成例について説明する。
【００３７】
図３は、本実施形態１のレベルシフタを含む電源システムの構成例を示す図である。図３に示すように、電源システムは、レベルシフタ１００、常時電源（バッテリ）１１０、制御回路１２０、第１電源回路１３０、第２電源回路１４０、及び信号生成回路１５０を含んで構成される。
【００３８】
レベルシフタ１００は、第１電源回路１３０から第１電源電圧ＬＶを、第２電源回路１４０から第２電源電圧ＨＶを入力されるよう構成される。また、レベルシフタ１００は、制御回路１２０からパワーダウン信号ＰＤＷＩ及びＰＤＷＯを受け取り、信号生成回路１５０から入力信号ＩＮを受け取って、出力信号ＯＵＴを出力するよう構成される。
【００３９】
常時電源１１０は、電源システム全体の電源であって、制御回路１２０、第１電源回路１３０、及び第２電源回路１４０に対して所定の電圧を供給するよう構成される。この常時電源１１０は、バッテリー（電池）などで構成されるが、これに限るものではない。
【００４０】
制御回路１２０は、第１電源回路１３０、第２電源回路１４０、及び信号生成回路１５０に制御信号を出力し、レベルシフタ１００にはパワーダウン信号ＰＤＷＩ及びＰＤＷＯを出力するよう構成される。
【００４１】
ここで、制御回路１２０が第１電源回路１３０に対して出力する制御信号は、第１電源回路１３０がレベルシフタ１００に与える第１電源電圧ＬＶの供給の開始及び停止を制御するための信号である。制御回路１２０が第２電源回路１４０に対して出力する制御信号は、第２電源回路１４０がレベルシフタ１００に与える第２電源電圧ＨＶの供給の開始及び停止を制御するための信号である。また、制御回路１２０が信号生成回路１５０に対して出力する制御信号は、入力信号ＩＮを生成するための信号である。制御回路１２０がレベルシフタ１００に対して出力するパワーダウン信号ＰＤＷＩ及びＰＤＷＯは、既に説明したように、レベルシフタ１００に含まれるｎ型トランジスタＮ３及びｎ型トランジスタＮ４の導通状態を制御するための信号である。なお、制御回路１２０は、常時電源１１０から供給される電源電圧によって駆動される。
【００４２】
第１電源回路１３０は、常時電源１１０から供給される電源電圧によって駆動され、この電源電圧を必要に応じて昇圧または降圧して第１電源電圧ＬＶを生成し、信号生成回路１５０及びレベルシフタ１００に供給する。
【００４３】
第２電源回路１４０は、常時電源１１０から供給される電源電圧によって駆動され、この電源電圧を必要に応じて昇圧または降圧して第２電源電圧ＨＶを生成してレベルシフタ１００に供給するよう構成される。
【００４４】
信号生成回路１５０は、制御回路１２０から入力される制御信号に基づいて入力信号ＩＮを生成し、レベルシフタ１００に出力するよう構成される。なお、信号生成回路１５０は、第１電源回路１３０から供給される第１電源電圧ＬＶによって駆動される。
【００４５】
実施形態１によれば、以下のような効果が得られる。実施形態１のレベルシフタは、第１電位レベルと第２電位レベルとの間で変化する入力信号ＩＮを第１電位レベルと第３電位レベルとの間で変化する出力信号ＯＵＴに変換するレベルシフタであって、入力信号ＩＮが入力される入力端子の電位を第１電位レベルに保持可能に構成されたｎ型トランジスタＮ３と、出力信号ＯＵＴが出力される出力端子の電位を第１電位レベルに保持可能に構成されたｎ型トランジスタＮ４とを備える。このような構成のレベルシフタによれば、ｎ型トランジスタＮ３及びｎ型トランジスタＮ４を導通状態（オン状態）にすることで、入力端子及び出力端子を第１電位レベルに保持することが可能となる。このように入力端子及び出力端子の電位を第１電位レベルに保持可能としているため、パワーダウン時に意図せず入力信号ＩＮ及び出力信号ＯＵＴが変化することを防止することができる。これにより、入力信号ＩＮ及び出力信号ＯＵＴが不定状態となることに起因して電流が流れることを防止することができ、ひいてはレベルシフタの消費電力を低減させることができる。また、入力信号ＩＮ及び出力信号ＯＵＴを固定しているので、レベルシフタに含まれる各トランジスタの導通状態が意図せず変化して貫通電流が流れることを防止することができる。これにより、レベルシフタの消費電力を低減させることができる。さらに、ゲート電圧を−Ｖｔｈ以下にしないとオンとならないｐ型半導体素子を用いて入力端子及び出力端子を第１電位レベルに保持しようとした場合と比較して回路構成が簡単となる。
【００４６】
また、ｎ型トランジスタＮ３及びｎ型トランジスタＮ４を導通状態にした後に、レベルシフタへの電圧の供給を停止することにより、レベルシフタへの電圧の供給を停止する前に入力端子及び出力端子を第１電位レベルに保持することができるので、レベルシフタに含まれる例えばインバーターＩＮＶのような素子への電圧供給が停止してしまうことによって、入力端子及び出力端子が不定状態になることを防止することができる。
【００４７】
また、ｎ型トランジスタＮ３及びｎ型トランジスタＮ４を導通状態にする前に、入力信号ＩＮの電位を第１電位レベルにすることにより、入力端子および出力端子の電位を確実に第１電位レベルに保持することができる。また、第１のｎ型半導体素子が導通状態になったとき、第１のｎ型半導体素子を介して入力端子からリーク電流が流れることを防止することができるため、レベルシフタの消費電力を低減させることができる。
【００４８】
また、レベルシフタをパワーオンする際には、まず初めにレベルシフタへの電圧の供給を開始し、次にｎ型トランジスタＮ３及びＮ４を非導通状態にし、最後に入力信号ＩＮへの電圧供給を開始することにより、レベルシフタをパワーオンする際において意図しないトランジスタなどの素子の状態が変化したり、意図しない端子が不定状態となることなどを防止したりすることが可能となり、消費電力をさらに低減することが可能となる。
【００４９】
＜２．実施形態２＞
次に、本発明の別の実施形態としての実施形態２について、図４を参照しながら説明する。なお、本実施形態２において実施形態１と同様の構成、機能、及び動作については詳細な説明を省略する。
【００５０】
図４は、本実施形態２におけるレベルシフタの構成を示す図である。図２に示すように、レベルシフタは、ｎ型トランジスタＮ１及びＮ２、ｐ型トランジスタＰ１及びＰ２、インバーターＩＮＶ、並びに抵抗素子Ｒ１及びＲ２を含んで構成される。実施形態１と本実施形態２とを比較すると、本実施形態２では実施形態１におけるｎ型トランジスタＮ３及びＮ４に代えて、それぞれ抵抗素子Ｒ１及び抵抗素子Ｒ２を備える点で異なる。以下、この違いについて具体的に説明する。
【００５１】
抵抗素子Ｒ１は、入力信号ＩＮが入力されるレベルシフタの入力端子と接地電位との間に接続される。抵抗素子Ｒ２は、出力信号ＯＵＴが出力されるレベルシフタの出力端子と接地電位との間に接続される。
【００５２】
このように抵抗素子Ｒ１を入力端子と設置電位との間に接続すると、入力信号ＩＮの電位が不定状態になることを防止し、接地電位に保持することが可能となる。出力信号ＯＵＴについても同様である。
【００５３】
実施形態２によれば、以下のような効果が得られる。実施形態２のレベルシフタは、第１電位レベルと第２電位レベルとの間で変化する入力信号ＩＮを第１電位レベルと第３電位レベルとの間で変化する出力信号ＯＵＴに変換するレベルシフタであって、入力信号ＩＮが入力される入力端子の電位を第１電位レベルに保持可能に構成された抵抗素子Ｒ１と、出力信号ＯＵＴが出力される出力端子の電位を第１電位レベルに保持可能に構成された抵抗素子Ｒ２とを備える。このような構成のレベルシフタによれば、入力端子及び出力端子を第１電位レベルに保持することが可能となる。このように入力端子及び出力端子の電位を第１電位レベルに保持可能としているため、パワーダウン時に意図せず入力信号ＩＮ及び出力信号ＯＵＴが変化することを防止することができる。これにより、入力信号ＩＮ及び出力信号ＯＵＴが不定状態となることに起因して電流が流れることを防止することができ、ひいてはレベルシフタの消費電力を低減させることができる。また、入力信号ＩＮ及び出力信号ＯＵＴを固定しているので、レベルシフタに含まれる各トランジスタの導通状態が意図せず変化して貫通電流が流れることを防止することができる。これにより、レベルシフタの消費電力を低減させることができる。さらに、実施形態１によるレベルシフタよりも簡単な構成で入力信号及び出力信号を第１電位レベルに保持することが可能であり、コスト削減の点などで有利である。
【００５４】
＜  ３．本発明の適用可能性＞
上記レベルシフタ、及びレベルシフタの制御方法は、上記で具体的に説明した実施形態の範囲のみならず、この範囲から当業者が想到し得る発明をも含むものである。
【００５５】
すなわち、ｎ型トランジスタＮ３及びＮ４の一方または双方をｐ型トランジスタに置き換えたレベルシフタも構成可能である。
【００５６】
また、ｎ型トランジスタＮ３及びＮ４に対して直列に他の素子を接続する形態なども本発明に含まれるものである。
【００５７】
さらに、実施形態１と実施形態２とを組み合わせた形態も取り得る。すなわち、入力端子側と出力端子側とにそれぞれｎ型トランジスタＮ３と抵抗素子Ｒ２とを接続することなども可能である。
【符号の説明】
【００５８】
１００……レベルシフタ、１１０……常時電源、１２０……制御回路、１３０……電源回路、１４０……電源回路、１５０……信号生成回路、ＬＶ……第１電源電圧、ＨＶ……第２電源電圧、ＩＮ……入力信号、ＯＵＴ……出力信号、ＩＮＶ……インバーター、Ｎ１〜Ｎ４……ｎ型トランジスタ、Ｐ１・Ｐ２……ｐ型トランジスタ、ＰＤＷＩ・ＰＤＷＯ……パワーダウン信号、Ｒ１・Ｒ２……抵抗素子、Ｔ１〜Ｔ６……時間
【図１】
2011223052.tif 000003
【図２】
2011223052.tif 000004
【図３】
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【図４】
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