(57)【要約】【課題】  セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。【解決手段】    二端子型の記憶素子Ｒと選択用のトランジスタＱを直列に接続してなるメモリセルを複数、マトリクス状に配列させたメモリセルアレイ１００と、書き換え電圧パルスを第１ビット線に印加する第１電圧印加回路１０１と、プリチャージ電圧を第１及び第２ビット線に印加する第２電圧印加回路１０２を有する半導体記憶装置であって、メモリセルの書き換え時において、予め第２電圧印加回路１０２がメモリセルの両端を同一電圧にプリチャージした後、第１電圧印加回路１０１が選択用のトランジスタに直接接続する第１ビット線を介して書き換え電圧パルスを印加するとともに、第２電圧印加回路１０２が記憶素子と直接接続する第２ビット線に当該プリチャージ電圧を印加する。【選択図】        図１
2011248953.tif 000002
【特許請求の範囲】
【請求項１】
二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を夫々接続する、列方向に延伸する第１ビット線と、
前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸する第２ビット線と、
書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、
前記選択されたメモリセルに接続する前記第１ビット線に前記書き換え電圧を印加する第１電圧印加回路と、
前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第１ビット線と前記第２ビット線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記第１ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第２ビット線に前記プリチャージ電圧を印加する第２電圧印加回路と、を備え、
前記セルトランジスタは、前記入出力端子の一方端、チャネル領域、及び、前記入出力端子の他方端を行及び列方向に垂直な第３方向に配列してなる縦型の電界効果トランジスタであり、
前記各メモリセルにおいて、前記記憶素子と前記セルトランジスタが前記第３方向に配列され、
前記ワード線、前記第１ビット線、及び、前記第２ビット線が夫々前記第３方向に分離されて形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１ビット線が、拡散層を含んで形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルトランジスタは、
ソース領域、ドレイン領域、チューブ状の前記チャネル領域、
前記チャネル領域の外周側壁面を覆うチューブ状のゲート絶縁膜、及び、
前記ゲート絶縁膜の外周側壁面を覆うゲート電極を有し、
前記チャネル領域の底面および上面において、前記ソース領域および前記ドレイン領域が、夫々、前記チャネル領域と接続するサラウンドゲート型のトランジスタであることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記セルトランジスタは、その底面において前記第１ビット線と、その上面において前記記憶素子の前記入出力端子の一方端と、夫々接続し、
前記記憶素子の前記入出力端子の他方端が前記第２ビット線と接続していることを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記第２電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、
前記プリチャージ電源線は前記第２ビット線の夫々と直接接続し、前記第１ビット線の夫々と前記第１ビット線毎に設けられた第１トランジスタを介して接続することを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
【請求項６】
前記第１電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、
前記書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第２トランジスタを介して接続することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
【請求項７】
前記第１電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第１書き換え電源線及び第２書き換え電源線を有し、
前記第１書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第３トランジスタを介して接続し、
前記第２書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第４トランジスタを介して接続することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
【請求項８】
前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が前記書き換え電圧の印加により遷移する可変抵抗素子であることを特徴とする請求項１〜７の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、電圧パルスの印加によりメモリセルの可変抵抗素子の抵抗状態として記憶されている情報の書き換えを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも遷移金属酸化物等の可変抵抗体膜に電圧を印加することで抵抗の変化が起きる現象を利用したＲＲＡＭ（登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ−タ書き換えが可能であることから研究開発が盛んに行われている。
【０００３】
ＲＲＡＭを用いるメモリセルアレイの構成としては、特許文献１に示される、メモリセルの可変抵抗素子にセル選択用のトランジスタを直列に接続することで、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え・読み出しを行う際の非選択のメモリセルに流れるリーク電流及び回り込み電流を制限することのできる１Ｔ１Ｒ型のメモリセルアレイが従来用いられてきた。
【０００４】
図１２に従来用いられてきたＲＲＡＭのセルアレイ構成を示す。メモリセルアレイ２００において、可変抵抗素子としてＲ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎ、・・・が、また、セル選択用のトランジスタとしてＱ１１〜Ｑ１ｎ、Ｑ２１〜Ｑ２ｎ、・・・が、夫々、列方向（図の横方向）と行方向（図の縦方向）にマトリクス状に配列している。個々のメモリセルにおいて、可変抵抗素子の一端とトランジスタの一端が接続され、また、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ１，ＢＬ２，・・・に接続され、同一行に配列されるメモリセルのトランジスタの他端は、全メモリセル共通のコモン線ＣＭＬに接続され、同一行に配列されるメモリセルのトランジスタのゲート端子には、夫々、行方向に延伸するワード線ＷＬ１〜ＷＬｎが接続されている。
【０００５】
外部からは、書き換え電圧を与える電源線Ｖ１及びＶ２が供給され、ビット線ＢＬ１，ＢＬ２，・・・には電源線Ｖ１の電圧が、コモン線ＣＭＬには電源線Ｖ２の電圧が、夫々、書き換え電圧印加回路２０１のトランジスタを介して印加される。また、初期化回路２０２のトランジスタを介して、ビット線ＢＬ１，ＢＬ２，・・・とコモン線ＣＭＬが短絡され、コモン線側からビット線に電圧を印加することにより、ビット線及び当該ビット線に接続する可変抵抗素子間の配線の寄生容量の影響により以前の書き換え動作電圧状態となっているビット線電圧を初期化することが可能になっている。
【０００６】
図１２の可変抵抗素子Ｒ１１の書き換え時のタイミングチャートを図１３に示す。以降、可変抵抗素子の抵抗状態を低抵抗化し、メモリセルに流れる電流を大きくする動作をセット（書き込み）、可変抵抗素子の抵抗状態を高抵抗化し、メモリセルに流れる電流を小さくする動作をリセット（消去）と称する。セット、リセットの定義は、勿論、この逆であっても構わない。また、このセット、リセットを合わせて、書き換えと称することにする。
【０００７】
時刻ｔ１でワード線ＷＬ１をセット時は電圧ＶＷＬＳ（代表値４Ｖ）、リセット時であれば電圧ＶＷＬＲ（代表値６Ｖ）に立ち上げた後、時刻ｔ２でφ１，φ２，φ５を立ち上げ、初期化動作を行う。即ち、書き換え電圧印加回路２０１のトランジスタを介して電源線Ｖ１の電圧を選択されたビット線ＢＬ１に、また電源線Ｖ２の電圧をコモン線ＣＭＬに印加し、さらに初期化回路２０２のトランジスタを介して、コモン線ＣＭＬと同じ電圧を非選択のビット線ＢＬ２，・・・に印加し、非選択ビット線の電圧を初期化する。このとき、電源線Ｖ１及びＶ２の電圧は、同じ初期化電圧ＶＰＲＥ（代表値１．５Ｖ）であり、この結果、コモン線ＣＭＬと全ビット線ＢＬ１，ＢＬ２，・・・は同じ電圧ＶＰＲＥにプリチャージされる。
【０００８】
その後、時刻ｔ５〜ｔ６で、電源線Ｖ１及びＶ２に書き換え電圧パルスを印加する。すなわち、セット時には、電源線Ｖ１を電圧ＶＳＥＴ（代表値３Ｖ）に、電源線Ｖ２をＧＮＤに変化させ、Ｒ１１，Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線ＣＭＬに向かって電流を流す。一方、リセット時には、電源線Ｖ１をＧＮＤに、電源線Ｖ２を電圧ＶＲＳＴ（代表値３Ｖ）に変化させ、Ｑ１１，Ｒ１１を介して、コモン線ＣＭＬから選択されたビット線ＢＬ１に向かって電流を流す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１５１６６１号公報
【特許文献２】特開２００４−１８５７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１２に示されるアレイ構成では、非選択のメモリセルに流れるリーク電流及び回り込み電流を抑制することができるものの、選択されたメモリセルに繰り返し書き換えを行うことで隣接する非選択のメモリセルに電圧が印加され、隣接メモリセルの情報が書き換えられてしまう、所謂書き換えディスターブを抑制できない。当該書き換えディスターブは、その発生原因により３種類に分類できる。以下に、３種類の書き換えディスターブにつき、図１２のアレイ構成図、及び図１３の書き換え時のタイミングチャートを参照して説明する。
【００１１】
先ず、第１の書き換えディスターブは、「選択ビット線ディスターブ」であり、これは、時刻ｔ５で、電源線Ｖ１に書き換え電圧パルスが印加され、選択ビット線ＢＬ１の電圧が変化する際に、選択ビット線ＢＬ１に接続する非選択の可変抵抗素子Ｒ１２〜Ｒ１ｎに生じる。例えば、Ｒ１２で見ると、この可変抵抗素子Ｒ１２とセルトランジスタＱ１２の接続点ノード＃Ａには、小さいながらも寄生容量が存在する。非選択ワード線ＷＬ２に繋がるトランジスタＱ１２はオフしているので、ノード＃Ａは、可変抵抗素子Ｒ１２を介して、選択ビット線ＢＬ１とのみ接続されている。従って、選択ビット線ＢＬ１の電圧が変動すると、その変動は、可変抵抗素子Ｒ１２の抵抗値Ｒ（ＲＲＡＭが高抵抗状態での代表値１ＭΩ）とノード＃Ａの寄生容量Ｃ（代表値１０ｆＦ）で決まる時定数ＲＣ（代表値１０ｎｓ）の遅れを持って、ノード＃Ａに伝わる。そのため、可変抵抗素子Ｒ１２の両端には、電圧変動の遅れに相当する電位差が生じてしまう。
【００１２】
次に、第２の書き換えディスターブは、「非選択ビット線ディスターブ」であり、非選択のビット線ＢＬ２，・・・に接続する可変抵抗素子Ｒ２２〜Ｒ２ｎ，・・・に生じる。これは、時刻ｔ５で、電源線Ｖ２に書き換え電圧パルスが印加され、コモン線ＣＭＬの電圧が変化する際に、φ５は立ち上げたままであるので、非選択ビット線ＢＬ２，・・・もコモン線ＣＭＬと同じ電圧に変動することによる。例えば、Ｒ２２で見ると、この可変抵抗素子Ｒ２２とトランジスタＱ２２の接続点ノード＃Ｂには、小さいながらも寄生容量Ｃが存在する。非選択ワード線ＷＬ２に繋がるトランジスタＱ２２はオフしているので、ノード＃Ｂは、可変抵抗素子Ｒ２２を介して、非選択ビット線ＢＬ２とのみ接続されている。従って、非選択ビット線ＢＬ２の電圧が変動すると、その変動は、可変抵抗素子Ｒ２２の抵抗値Ｒ（ＲＲＡＭが高抵抗状態での代表値１ＭΩ）とノードＢの寄生容量Ｃ（代表値１０ｆＦ）で決まる時定数ＲＣ（代表値１０ｎｓ）の遅れを持って、ノード＃Ｂに伝わる。そのため、可変抵抗素子Ｒ２２の両端には、電圧変動の遅れに相当する電位差が生じてしまう。
【００１３】
図１４に、上記選択ビット線ディスターブ、或いは非選択ビット線ディスターブにより生じる可変抵抗素子Ｒ１２或いはＲ２２の両端に印加される電圧変動の絶対値を、ビット線ノイズ２０３として示す。これは、選択ビット線ＢＬ１或いは非選択ビット線ＢＬ２に、立ち上がりが２ｎｓで、＋２Ｖ、５０ｎｓの書き換え電圧パルスを印加した場合のシミュレーションの結果であるが、非選択のメモリセルにも、ピーク電圧１．８Ｖ、半値幅で１０ｎｓのパルスが印加されていることが分かる。選択セルに印加される書き換えパルス幅の約５０ｎｓと比較すると、これは十分に大きなディスターブとなる。
【００１４】
さて、第２の書き換えディスターブである「非選択ビット線ディスターブ」を防ぐためには、コモン線を介した非選択ビット線の電圧変動を出来る限り緩やかにするのが望ましい。しかしながら、配線間の信号伝達の遅延により、非選択ビット線ＢＬ２，・・・とコモン線ＣＭＬの電圧変化に差が生じる結果、その電位差は、選択ワード線ＷＬ１に沿って行方向に配列した可変抵抗素子Ｒ２１，・・・に印加されてしまう。何故なら、それらの可変抵抗素子では、選択ワード線ＷＬ１に繋がるセルトランジスタＱ２１，・・・がオンしているからである。例えば、コモン線を介した非選択ビット線ＢＬ２の電圧変動は、可変抵抗素子Ｒ２１の抵抗値Ｒ（ＲＲＡＭが高抵抗状態での代表値１ＭΩ）と配線間の寄生容量Ｃ（代表値１ｐＦ）で決まる時定数ＲＣ（代表値１μｓ）の遅れを持って、ノード＃Ｃに伝わる。この結果、可変抵抗素子Ｒ２１の両端には、非選択ビット線ＢＬ２とコモン線ＣＭＬの電圧変動の遅れに相当する電位差が印加されてしまう。
【００１５】
これは第３の書き換えディスターブであり、以下「コモン線ディスターブ」と称することにする。非選択ビット線の電圧変動が非常に遅い場合の可変抵抗素子Ｒ２１の両端に印加される電圧変動の絶対値を、図１４のコモン線ノイズ２０４に示す。これは、コモン線に立ち上がりが２ｎｓで、＋２Ｖ、５０ｎｓの書き換え電圧パルスを印加した場合のシミュレーションの結果であるが、非選択メモリセルに書き換え電圧が長時間かかってしまっている。先の説明から明らかなように、この「コモン線ディスターブ」と「非選択ビット線ディスターブ」は互いに関連しており、一方を抑制すると、他方が助長されてしまうため、両方を抑制した適切な設計は非常に困難である。
【００１６】
上記ディスターブを回避するための対策として、個々のメモリセルのトランジスタをビット線に接続し、個々のメモリセルの可変抵抗素子をコモン線（ソース線）に接続し、書き換え電圧パルスをビット線側から印加する方法が特許文献２に開示されているが、この方法では、書き換え電圧パルスをビット線側から印加する場合のディスターブは回避できても、書き換え電圧パルスをコモン線側から印加する場合のディスターブは回避できない。特に、バイポーラ特性を持つ可変抵抗素子を情報の記憶に用いる場合、極性の異なる電圧パルスを印加してセット動作及びリセット動作を行うため、コモン線側からも書き換え電圧パルスを印加する必要が生じるが、この場合に書き換えディスターブを完全に回避できない。
【００１７】
上記ディスターブを完全に回避するためには、特許文献２の図４に示されるように、個々のメモリセルを選択するセルトランジスタを２個設け、メモリセルの可変抵抗素子の両端に夫々接続すればよいが、そうすると１セル当たりの素子数が３個必要になり、セルアレイ面積が増大してしまう。
【００１８】
ところで、可変抵抗素子を情報の記憶に用いる半導体記憶装置は、デジタルカメラの撮影画像の記憶に用いる不揮発性メモリとして、或いは、携帯電話その他の電子機器で用いられる不揮発性メモリとして使用されることが期待されている。しかしながら、デジタルカメラの不揮発性メモリとして使用する場合、ビット単価を下げるため、チップ面積を削減する必要がある。更に、不揮発性メモリに保存される画像は、一画素でも誤りがあると画像品質の低下を招くので、保存に伴うデータの信頼性を高くしなければならない。更に、保存が長期に亘る際のデータの信頼性も高くする必要がある。また、他の電子機器、例えば携帯電話で用いられる不揮発性メモリとして使用される場合についても、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。
【００１９】
即ち、上記の半導体記憶装置は、書き換えの信頼性の高い不揮発性メモリとしての実用化が望まれているところ、従来のメモリセルアレイ構成を採用する限り、セルアレイ面積を増加させることなく書き換えディスターブを抑制することができず、従ってセルアレイ面積の増加を回避しつつ信頼性の高い不揮発性メモリを実現することができない。
【００２０】
そこで、本発明の目的は、１セル当たりの素子数を増やすことなく、一個の記憶素子と一個のセルトランジスタによる１Ｔ１Ｒ型のメモリセルアレイにおいて、書き換えディスターブを防止できる信頼性の高い半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するための本発明に係る半導体記憶装置は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を夫々接続する、列方向に延伸する第１ビット線と、前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸する第２ビット線と、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記第１ビット線に前記書き換え電圧を印加する第１電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第１ビット線と前記第２ビット線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記第１ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第２ビット線に前記プリチャージ電圧を印加する第２電圧印加回路と、を備え、前記セルトランジスタは、前記入出力端子の一方端、チャネル領域、及び、前記入出力端子の他方端を行及び列方向に垂直な第３方向に配列してなる縦型の電界効果トランジスタであり、前記各メモリセルにおいて、前記記憶素子と前記セルトランジスタが前記第３方向に配列され、前記ワード線、前記第１ビット線、及び、前記第２ビット線が夫々前記第３方向に分離されて形成されていることを第１の特徴とする。
【００２２】
上記第１の特徴の半導体記憶装置によれば、選択されたメモリセルの書き換え動作時において、メモリセルのセルトランジスタが接続された第１ビット線側から書き換え用の電圧パルスが第１電圧印加回路により印加される。このとき、選択されたメモリセルの記憶素子と接続する第２ビット線には予め一定のプリチャージ電圧が印加され、書き換え動作中を通じて当該プリチャージ電圧の印加が維持されるため、第２ビット線に沿った非選択のメモリセルに対する書き換えディスターブが抑制される。
【００２３】
更に、第１ビット線と第２ビット線が平行に延伸する構成とし、書き換え電圧が印加される第１ビット線がワード線に直交していることにより、選択されたワード線を介した非選択のメモリセルに対する書き換えディスターブが抑制される。
【００２４】
更に、選択トランジスタを縦型のトランジスタで構成することにより、第１ビット線と第２ビット線を平行に延伸させることによるセルアレイ面積の増大を抑制できる。
【００２５】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第１ビット線が、拡散層を含んで形成されていることを第２の特徴とする。
【００２６】
更に、本発明に係る半導体記憶装置は、上記第１又は第２の特徴に加えて、前記セルトランジスタは、ソース領域、ドレイン領域、チューブ状の前記チャネル領域、前記チャネル領域の外周側壁面を覆うチューブ状のゲート絶縁膜、及び、前記ゲート絶縁膜の外周側壁面を覆うゲート電極を有し、前記チャネル領域の底面および上面において、前記ソース領域および前記ドレイン領域が、夫々、前記チャネル領域と接続するサラウンドゲート型のトランジスタであることを第３の特徴とする。
【００２７】
更に、本発明に係る半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記セルトランジスタは、その底面において前記第１ビット線と、その上面において前記記憶素子の前記入出力端子の一方端と、夫々接続し、前記記憶素子の前記入出力端子の他方端が前記第２ビット線と接続していることを第４の特徴とする。
【００２８】
更に、本発明に係る半導体記憶装置は、上記第１乃至第４の何れかの特徴に加えて、前記第２電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、前記プリチャージ電源線は前記第２ビット線の夫々と直接接続し、前記第１ビット線の夫々と前記第１ビット線毎に設けられた第１トランジスタを介して接続することを第５の特徴とする。
【００２９】
上記第５の特徴の半導体記憶装置によれば、第２ビット線がプリチャージ電源線に直接接続され、第２ビット線には一定のプリチャージ電圧が印加されるようにすることで、書き換えディスターブを抑えることができる。また、第１ビット線とプリチャージ電源線を接続するトランジスタを有することで、プリチャージ期間のみ第１ビット線を第２ビット線と同電圧とし、非選択の第２ビット線、或いは選択されたワード線を介した非選択のメモリセルへのディスターブが発生しないようにすることができる。
【００３０】
更に、本発明に係る半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、前記第１電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、前記書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第２トランジスタを介して接続することを第６の特徴とする。
【００３１】
上記第６の特徴の半導体記憶装置によれば、メモリセルのセルトランジスタが接続された第１ビット線側から書き換え用の電圧パルスの印加を行うため、第２ビット線に沿った非選択のメモリセルに対する書き換えディスターブが抑制される。
【００３２】
更に、本発明に係る半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、前記第１電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第１書き換え電源線及び第２書き換え電源線を有し、前記第１書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第３トランジスタを介して接続し、前記第２書き換え電源線は前記第１ビット線の夫々と前記第１ビット線毎に設けられた第４トランジスタを介して接続することを第７の特徴とする。
【００３３】
上記第７の特徴の半導体記憶装置によれば、第１書き換え電源線からの書き換え電圧と第２書き換え電源線からの書き換え電圧のうち何れかを選択して第１ビット線に印加することで、当該第１ビット線に印加される電圧を第３及び第４トランジスタにより切り替えることができるため、同一のワード線で選択される複数のメモリセルの夫々につき、二つの異なる書き換え電圧の何れかを同時に印加して、当該メモリセルの記憶状態に応じた書き換え動作を行うことができる。
【００３４】
更に、本発明に係る半導体記憶装置は、上記第１乃至第７の何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が前記書き換え電圧の印加により遷移する可変抵抗素子であることを第８の特徴とする。
【００３５】
上記、本発明の第１乃至第７の何れかの特徴の半導体記憶装置で利用される記憶素子については、ＭＲＡＭで用いられる磁気トンネル接合素子、相変化メモリ（ＰＣＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、或いはＲＲＡＭで用いられる可変抵抗素子等、電気特性の違いにより情報を記憶し、電圧の印加により記憶された情報の書き換えを行う記憶素子に利用可能であり、好ましくは、ＲＲＡＭで用いられる可変抵抗素子において特に有用である。当該可変抵抗素子は、電圧の印加により発生する磁界或いはジュール熱により情報の書き換えを行う他の記憶素子と異なり、書き換え電圧の印加により直接電気抵抗を変化させて書き換えを行うものであるため書き換えディスターブを確実に回避することが必要であるところ、本発明の半導体記憶装置の構成を利用することにより書き換えディスターブが回避された、信頼性の高い半導体記憶装置を実現できる。
【発明の効果】
【００３６】
従って、本発明によれば、電圧を印加可能な端子が二端子しかない記憶素子をメモリセルに利用し、結果、非選択のメモリセルに書き換えディスターブが生じ易い半導体記憶装置において、本発明の構成を用いることにより、データ保持の信頼性に係る当該ディスターブを抑制することができ、しかも、単位メモリセル当たり一のメモリセルと一のセルトランジスタで構成できるので、低コストで、信頼性の高い半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る半導体記憶装置の回路構成図。
【図２】本発明に係る半導体記憶装置の書き換え時のタイミングチャート。
【図３】本発明に係る半導体記憶装置の回路構成の他の例を示す図。
【図４】本発明に係る半導体記憶装置のメモリセルの断面構造を示す図。
【図５】本発明に係る半導体記憶装置のメモリセルアレイのレイアウト図。
【図６】本発明に係る半導体記憶装置のメモリセルアレイのレイアウト図。
【図７】本発明に係る半導体記憶装置のメモリセルアレイのレイアウト図。
【図８】本発明に係る半導体記憶装置のメモリセルアレイの断面構造を示す図。
【図９】従来の半導体記憶装置のメモリセルアレイのレイアウト図。
【図１０】本発明の別実施形態に係る半導体記憶装置の回路構成図。
【図１１】本発明の別実施形態に係る半導体記憶装置の書き換え時のタイミングチャート。
【図１２】従来の半導体記憶装置の回路構成図。
【図１３】従来の半導体記憶装置の書き換え時のタイミングチャート。
【図１４】従来の半導体記憶装置における書き換えディスターブのシミュレーション例を示す図。
【発明を実施するための形態】
【００３８】
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以下、「本発明装置１」と称す）の回路構成図を図１に示す。本発明装置１は、メモリセルアレイ１００、第１電圧印加回路１０１、及び、第２電圧印加回路１０２を有し、メモリセルアレイ１００には、可変抵抗素子としてＲ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ，・・・が、また、メモリセル選択用のトランジスタとしてＱ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ，・・・が、夫々、行方向（図の縦方向）と列方向（図の横方向）にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、また、同一列に配列されたメモリセルのトランジスタ入出力端子のうち可変抵抗素子と接続しない他方端同士が、夫々、第１ビット線ＢＬ１１，ＢＬ１２，・・・に接続され、同一列に配列されたメモリセルの可変抵抗素子のトランジスタと接続しない他方端同士が、夫々、第２ビット線ＢＬ２１，・・・に接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線ＷＬ１〜ＷＬｎに接続されている。メモリセルアレイ１００内のメモリセルの書き換え・読み出し動作時においては、動作対象のメモリセルを選択し、選択されたメモリセルに接続するワード線及び第１ビット線には夫々、選択ワード線電圧及び選択第１ビット線電圧を各別に印加し、非選択のメモリセルに接続する第１ビット線には非選択第１ビット線電圧を各別に印加し、第２ビット線にはプリチャージ電圧を印加して、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
【００３９】
第１電圧印加回路１０１は、選択されたメモリセルの可変抵抗素子に記憶された情報を書き換えるための書き換え電圧を、書き換え電源線Ｖ２を介して、個々の選択されたメモリセルに接続する第１ビット線へ供給する。書き換え電源線Ｖ２と個々の第１ビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ２１，φ２２，・・・により書き換え電圧を印加する第１ビット線を選択可能になっている。
【００４０】
第２電圧印加回路１０２は、プリチャージ電圧を、プリチャージ電源線Ｖ１を介して、選択されたメモリセルに接続する第１ビット線及び第２ビット線へ供給する。プリチャージ電源線Ｖ１と個々の第１ビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ１１，φ１２，・・・によりプリチャージ電圧を印加する第１ビット線を選択可能になっている。一方、プリチャージ電源線Ｖ１は個々の第２ビット線と直接接続し、全ての第２ビット線にプリチャージ電圧が印加される。当該プリチャージ電圧は、第１電圧印加回路１０１の書き換え電源線Ｖ２及び第１ビット線を介して書き換え電圧が印加される前に、選択された或いは非選択のメモリセルに接続する第１ビット線へも、プリチャージ電源線Ｖ１及び切替用のトランジスタを介して予め印加される。これにより、選択されたメモリセルが接続する第２ビット線に接続するすべての非選択のメモリセルにつき、当該メモリセルが選択されたワード線に接続するか或いは非選択のワード線に接続するかどうかに拘わらず、当該メモリセルの可変抵抗素子とトランジスタの両端を予め同電位にできる。
【００４１】
また、図示しないが、ワード線電圧印加回路が、選択されたメモリセルに接続するワード線に選択ワード線電圧を、個々の選択されたワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎへ供給する。ワード線電圧印加回路と個々のワード線は、夫々、切替用のトランジスタ（図示せず）を介して接続され、切替信号により選択ワード線電圧を印加するワード線を選択可能になっている。
【００４２】
本発明装置１の書き換え時における、ワード線ＷＬ１〜ＷＬｎ、切替信号φ１１，φ１２，φ２１，φ２２、プリチャージ電源線Ｖ１及び書き換え電源線Ｖ２における電圧信号のタイミングチャートを図２に示す。尚、図２は具体的に図１の可変抵抗素子Ｒ１１の書き換えを行う場合のタイミングチャートを例として示している。
【００４３】
初めに、φ１１，φ１２，・・・、及びφ２１，φ２２を立ち上げ、第１電圧印加回路１０１と第２電圧印加回路１０２の切替トランジスタを介して、プリチャージ電源線Ｖ１及び書き換え電源線Ｖ２からプリチャージ電圧ＶＰＲＥ（代表値３Ｖ）を、第１及び第２ビット線に印加し、すべてのメモリセルをＶＰＲＥに予めプリチャージする。
【００４４】
時刻ｔ１でワード線ＷＬ１をセット時は電圧ＶＷＬＳ（代表値４Ｖ）、リセット時であれば電圧ＶＷＬＲ（代表値９Ｖ）に立ち上げた後、時刻ｔ４でφ１１，φ２２を立ち下げ、プリチャージ動作を終了する。続いて、時刻ｔ５〜ｔ６で、書き換え電源線Ｖ２に書き換え電圧パルスを印加する。即ち、セット時には、書き換え電源線Ｖ２を電圧ＶＳＥＴ（代表値０Ｖ）に変化させ、Ｒ１１、Ｑ１１を介して、選択された第２ビット線ＢＬ２１から選択された第１ビット線ＢＬ１１に向かって電流を流す。一方、リセット時には、書き換え電源線Ｖ２を電圧ＶＲＳＴ（代表値６Ｖ）に変化させ、Ｑ１１、Ｒ１１を介して、選択された第１ビット線ＢＬ１１から選択された第２ビット線ＢＬ２１に向かって電流を流す。
【００４５】
以上、図２に示される本発明装置１の書き換え方式では、従来回避困難であった三種類の書き換えディスターブが、すべて防止できていることを以下に説明する。
【００４６】
まず、第１の書き換えディスターブである「選択ビット線ディスターブ」であるが、本発明装置１において従来のビット線に相当するのは、第２ビット線ＢＬ２１・・・であり、当該ディスターブは、本発明の構成では、第２ビット線ＢＬ２１の電圧が変動した場合に、列方向に並ぶメモリセルＲ１２〜Ｒ１ｎ、及び、Ｒ２１〜Ｒ２ｎに対して生じるものである。然るに、第２ビット線ＢＬ２１は第２電圧印加回路１０２のプリチャージ電源線Ｖ１に直接接続され、図２の書き換えタイミングでも明らかなように、当該プリチャージ電源線Ｖ１の電圧は書き込み動作中を通じて常に一定の電圧ＶＰＲＥが供給されるため、第２ビット線Ｂ２１の電圧は変動しない。従って、「選択ビット線ディスターブ」は生じない。
【００４７】
次に、第２の書き換えディスターブである「非選択ビット線ディスターブ」についてであるが、本発明装置１では、第２ビット線は選択されているか非選択であるかの区別なくプリチャージ電源線Ｖ１に接続され、書き込み動作中を通じて一定の電圧ＶＰＲＥが印加されるため、第２ビット線の電圧は変動しない。従って「選択ビット線ディスターブ」同様、「非選択ビット線ディスターブ」も生じない。
【００４８】
更に、第３の書き換えディスターブである「コモン線ディスターブ」であるが、本発明装置１において従来のコモン線に相当するのは、第１ビット線ＢＬ１１，ＢＬ１２，・・・であり、これらは従来回路のコモン線のように全メモリセルに共通の配線ではなく、第１電圧印加回路１０１のトランジスタを介して、個々に書き換え電源線Ｖ２に接続されている。そして、図２の書き換えタイミングから明らかなように、書き込み電圧パルス印加前にφ２２を立ち下げるため、非選択の第１ビット線ＢＬ１２，・・・には、書き換え電源線Ｖ２の電圧パルスは印加されず、第２電圧印加回路１０２のトランジスタを介して、一定のプリチャージ電圧ＶＰＲＥが印加されるため電圧の変動は生じない。従って、選択ワード線ＷＬ１に沿って、行方向に配列する非選択メモリセルＲ２１，・・・においても、「コモン線ディスターブ」に相当するディスターブは生じない。
【００４９】
従って、本発明装置１は、従来の一個の可変抵抗素子と一個のトランジスタを有する１Ｔ１Ｒ型のメモリセルアレイにおいて、上記の書き換えディスターブを回避しつつ書き換え動作を行うことができる。
【００５０】
以上、本発明装置１の一のメモリセルの可変抵抗素子を選択して書き換える場合の書き換え動作につき説明したが、同一のワード線に接続する複数のメモリセルの可変抵抗素子を選択して、同時に、一括してセット或いはリセット動作を行うことができ、且つ、その場合にも上記の書き換えディスターブが生じえないことは明らかである。
【００５１】
また、本発明装置１は、列方向に配列する可変抵抗素子Ｒ１１〜Ｒ１ｎ、及び、Ｒ２１〜Ｒ２ｎを、共通の第２ビット線ＢＬ２１に接続することで、行方向において隣接する二つのメモリセル列毎に、一本の第２ビット線が共有されるメモリセルアレイ１００を有する構成であるが、図３に示すように、一メモリセル列毎に列方向に延伸する一本の第２ビット線を有するメモリセルアレイ１００ｂを有する構成でも構わない。書き換えのタイミングや動作、書き換えディスターブに対する効果等は、図１及び図２と同じである。
【００５２】
メモリセル選択用のトランジスタＱ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎは、夫々、縦型トランジスタで構成されている。縦型トランジスタを有するメモリセルの一例としての構造断面図を図４に示す。図４は、本発明装置１の各メモリセルを行方向（ワード線の延伸方向）から見た断面図である。以下において、当該メモリセルが、図１の左上の、ワード線ＷＬ１と第１ビット線ＢＬ１１で特定されるメモリセルの場合を例として説明する。
【００５３】
シリコン基板１０上に、列方向（図４の横方向）に延伸する第１ビット線ＢＬ１１が形成され、第１ビット線ＢＬ１１上に、層間絶縁膜１２、及び多結晶シリコンからなるゲート電極１４を貫通し、第１ビット線ＢＬ１１に達する深さのチューブ１５が形成されている。第１ビット線ＢＬ１１は、例えば、不純物シリコン層であり、ｎ型の不純物が高濃度にドープされた拡散層で形成されている。
【００５４】
チューブ１５の側壁面はゲート絶縁膜１６で覆われ、チューブ１５内部には、更に、トランジスタのチャネル領域１７とドレイン領域１８が、チューブ状に形成されている。当該チャネル領域１７およびドレイン領域１８は、例えば、夫々、チューブ１５内に露出する第１ビット線ＢＬ１１上にエピタキシャル成長により形成されたｐ型のシリコン層、及び、ｎ型のシリコン層である。チューブ状のチャネル領域１７の外周側壁面は、ゲート絶縁膜１６を介してゲート電極１４により覆われており、チャネル領域１７とチューブ底面において接続する第１ビット線がｎ型のソース領域２３として機能することで、チャネル領域１７は、その底面においてソース領域２３と接続し、その上面においてドレイン領域１８と接続し、更にその側壁面においてゲート絶縁膜１６を介してゲート電極１４と接続して、サラウンドゲート型のトランジスタが構成されている。一方、ゲート電極１４は、行方向に延伸し、ワード線ＷＬ１を構成している。
【００５５】
ドレイン領域１８上には、可変抵抗素子の下部電極２０がチューブ１５を充填して形成されており、下部電極２０上に、列方向に延伸する可変抵抗体２１、及び、可変抵抗素子の上部電極２２が同一のマスクパターンを用いて形成されている。上部電極２２は、列方向に延伸する第２ビット線ＢＬ２１を構成している。
【００５６】
図５に本発明装置１のメモリセルアレイのレイアウト図を示す。縦型トランジスタが形成されるチューブの幅は、Ｆであることが好ましい。ここでＦは、製造プロセスにおける最小加工寸法である。また、チューブの上面および底面の形状は円形に限られるものではなく、多角形の形状にも形成することができる。ワード線および第１ビット線の線幅は２Ｆ、間隔は１Ｆである。このレイアウトにおいて、一メモリセル当りの占有面積は、Ｘ方向（列方向）の幅が３Ｆ、Ｙ方向（行方向）の幅が３Ｆであるので、３Ｆ×３Ｆ＝９Ｆ２となる。
【００５７】
更に、第１ビット線とチューブとのコンタクトのためのプロセス上の設計マージンを省略し、第１ビット線の線幅を１Ｆで形成することができる。この場合の本発明装置１のメモリセルアレイのレイアウトを図６に示す。このレイアウトにおいて、一メモリセル当りの占有面積は、Ｘ方向（列方向）の幅が３Ｆ、Ｙ方向（行方向）の幅が２Ｆであるので、３Ｆ×２Ｆ＝６Ｆ２となる。
【００５８】
一方、従来のＭＯＳトランジスタを用いて本発明装置１を構成する場合のメモリセルアレイのレイアウトを図７に示す。また、各メモリセルを行方向（ワード線の延伸方向）から見た場合の、図７のＡ−Ａ’面における構造断面図を図８に示す。また、従来のＭＯＳトランジスタを用いる、ビット線とコモン線が直交する従来のメモリセルアレイのレイアウトを図９に示す。従来のＭＯＳトランジスタを用いる本発明装置１のメモリセルアレイでは、図８に示されるように、基板１０上の素子分離領域３０で区画された活性領域３１内に、選択トランジスタとしてのＭＯＳトランジスタが、ゲート電極１４同士を行方向(紙面に垂直な方向)に延伸するワード線ＷＬ１（ＷＬ２）に接続し、形成されている。トランジスタのソース領域２３は導通孔３２を介して列方向（図８の横方向）に延伸する第１ビット線ＢＬ１１に接続され、トランジスタのドレイン領域１８は導通孔３３、アイランド状の金属配線層３４、及び、導通孔３５を介して下部電極２０、可変抵抗体２１、及び、上部電極２２からなる可変抵抗素子に接続されている。可変抵抗素子は、導通孔３６を介して列方向（図８の横方向）に延伸する第２ビット線ＢＬ２１と接続されている。
【００５９】
上記ＭＯＳトランジスタを用いるメモリセルアレイでは、第１ビット線と第２ビット線が平行に延伸する構成であるため、第１ビット線と第２ビット線を夫々、一方が他方を回避するように、異なる配線層上に形成する必要がある。このため、メモリセルアレイの占有面積は当該回避に要する領域の分だけ増大する。図７に示されるように、一メモリセル当りの占有面積は、Ｘ方向（列方向）の幅が４．５Ｆ、Ｙ方向（行方向）の幅が５Ｆであるので、４．５Ｆ×５Ｆ＝２２．５Ｆ２となる。これに対し、図９に示される、ビット線とコモン線が直交する従来のメモリセルアレイでは、一メモリセル当りの占有面積は、Ｘ方向（列方向）の幅が４．５Ｆ、Ｙ方向（行方向）の幅が３Ｆであるので、４．５Ｆ×３Ｆ＝１３．５Ｆ２である。
【００６０】
しかしながら、本発明では、縦型トランジスタを用いることにより、一メモリセル当りの占有面積をビット線とコモン線が直交する従来のメモリセルアレイよりも縮小することができる。即ち、ディスターブが抑制される上述の回路構成を採用しつつ、従来技術よりも更にセルアレイ面積を縮小することが可能になる。
【００６１】
尚、上記実施形態において、一メモリセル当りの占有面積が９Ｆ２である構成を図５に、６Ｆ２である構成を図６に示したが、これは、メモリセルサイズをこの大きさに制限するものではない。ワード線とチューブとのコンタクトのためのプロセス上の設計マージンを省略し、ワード線の線幅を１Ｆで形成することで、一メモリセル当りの占有面積４Ｆ２のメモリセルアレイを作製することも可能である。
【００６２】
以上より、本発明装置１により、書き換えディスターブが抑制され、データ保持に係る信頼性が高く、メモリセルアレイ面積が縮小された半導体記憶装置が実現される。上記本発明装置１を、例えば、携帯電話機、デジタルカメラ、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等の電子機器に内蔵される不揮発性メモリに採用することで、チップの小型化が可能で、信頼性の高い電子機器を提供できる。より具体的には、本発明装置１を携帯電話機に搭載し、画像データの他、通信プロトコルの記憶に用いることにより、携帯電話の品質を格段に向上させることができる。
【００６３】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００６４】
〈別実施形態〉
以下に、別実施形態につき説明する。
【００６５】
〈１〉上述の実施形態では、第１電圧印加回路が、選択されたメモリセルの可変抵抗素子に記憶された情報を書き換えるための書き換え電圧を、書き換え電源線Ｖ２を介して、個々の選択されたメモリセルに接続する第１ビット線へ供給する構成であるが、当該書き換え電源線は複数有していても構わない。本発明の別実施形態に係る半導体記憶装置（以下、「本発明装置２」と称す）の回路構成図を図１０に示す。本発明装置２において、第１電圧印加回路１０３は、第１書き換え電源線Ｖ３と第２書き換え電源線Ｖ４の２本の書き換え電源線を有し、書き換え電圧を、第１書き換え電源線Ｖ３或いは第２書き換え電源線Ｖ４を介して、個々の選択されたメモリセルに接続する第１ビット線へ供給する構成である。メモリセルアレイ１００及び第２電圧印加回路１０２の構成については、夫々、図１に示される本発明装置１と同様の構成であるので説明を省略する。ワード線印加回路（図示せず）の構成についても本発明装置１と同様であり、説明を省略する。
【００６６】
第１書き換え電源線Ｖ３と個々の第１ビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ３１，φ３２，・・・により書き換え電圧を印加する第１ビット線を選択可能になっている。同様に、第１書き換え電源線Ｖ４と個々の第１ビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ４１，φ４２，・・・により書き換え電圧を印加する第１ビット線を選択可能になっている。第１書き換え電源線Ｖ３に印加される電圧と第２書き換え電源線Ｖ４に印加される電圧は異なっており、これにより、異なる第１ビット線に接続する複数の可変抵抗素子につき、同時に、第１書き換え電源線Ｖ３に印加される電圧或いは第２書き換え電源線Ｖ４に印加される電圧の何れかを、切替信号φ３１，φ３２，・・・、及びφ４１，φ４２，・・・に基づき選択して印加することができる。
【００６７】
本発明装置２の書き換え時における、ワード線ＷＬ１〜ＷＬｎ、切替信号φ１１，φ１２，・・・、φ３１，φ３２，・・・、φ４１，φ４２，・・・、プリチャージ電源線Ｖ１、第１書き換え電源線Ｖ３、及び、第２書き換え電源線Ｖ４における電圧信号のタイミングチャートを図１１に示す。セット動作時とリセット動作時で選択ワード線電圧が異なる第１実施形態と異なり、セット動作時とリセット動作時で同じワード線電圧ＶＷＬを用いることができるものとする。従って、同一のワード線に接続し、異なる第１ビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を同時に行うことができる。ここでは、Ｒ１１をセット、Ｒ２１をリセットする場合を例として説明する。
【００６８】
初めに、φ１１，φ１２，・・・を立ち上げ、プリチャージ電源線Ｖ１の電圧ＶＰＲＥ（代表値３Ｖ）を、直接第２ビット線に印加し、第２電圧印加回路４０２の切替トランジスタを介して第１ビット線に印加する。また、φ３１，φ４２を立ち上げ、φ３２、φ４１を立ち下げることにより、第１電圧印加回路４０１のトランジスタを介して、第１書き換え電源線Ｖ３からの電圧ＶＰＲＥを第１ビット線ＢＬ１１に印加し、第２書き換え電源線Ｖ４からの電圧ＶＰＲＥを第１ビット線Ｂ１２に印加し、全てのメモリセルをＶＰＲＥに予めプリチャージしておく。
【００６９】
時刻ｔ１でワード線ＷＬ１を電圧ＶＷＬ（代表値６Ｖ）に立ち上げた後、時刻ｔ４でφ１１、φ１２を立ち下げ、プリチャージ動作を終了する。また、書き換え対象でないメモリセルに接続する第１ビット線に第１電圧印加回路４０１からの書き換え電圧パルスが印加されないように、当該第１ビット線に接続する切替用のトランジスタをオフにしておく。
【００７０】
続いて、時刻ｔ５〜ｔ６で、第１書き換え電源線Ｖ３及び第２書き換え電源線Ｖ４にパルス電圧を印加する。即ち、セット動作用の第１書き換え電源線Ｖ３を電圧ＶＳＥＴ（代表値０Ｖ）に変化させ、Ｒ１１、Ｑ１１を介して、選択された第２ビット線ＢＬ２１から選択された第１ビット線ＢＬ１１に向かって電流を流し、可変抵抗素子Ｒ１１のセット動作を行う。一方、リセット動作用の第２書き換え電源線Ｖ４を電圧ＶＲＳＴ（代表値６Ｖ）に変化させ、Ｑ２１、Ｒ２１を介して、選択された第１ビット線ＢＬ１２から選択された第２ビット線ＢＬ２１に向かって電流を流し、可変抵抗素子Ｒ２１のリセット動作を行う。
【００７１】
上記別実施形態では、プリチャージ電圧が、第１書き換え電源線Ｖ３に印加される書き換え電圧と、前記第１書き換え電源線Ｖ４に印加される書き換え電圧の中間電圧に設定されているため、プリチャージ電圧を基準電圧として第１ビット線に印加される書き換え電圧の極性を、書き換え電圧が第１書き換え電源線Ｖ３から供給される場合と第２書き換え電源線Ｖ４から供給される場合とで異ならせることができ、選択されたメモリセルの可変抵抗素子に印加される書き換え電圧パルスの極性を、当該書き換え電圧が第１書き換え電源線から供給される場合と第２書き換え電源線から供給される場合とで反転させることができる。
【００７２】
更に、上述の第１実施形態と同様の理由により、従来回避困難であった三種類の書き換えディスターブをすべて防止できるほか、同一のワード線に接続し、異なる第１ビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を同時に行うことができる。更に、縦型トランジスタを用いることで、メモリセルアレイ１００のアレイ占有面積を縮小することが可能になる。
【００７３】
〈２〉上述の第１実施形態において、第２ビット線は、切替用のトランジスタを介さず、直接第２電圧印加回路のプリチャージ電源線Ｖ１に接続しているが、個々の第２ビット線とプリチャージ電源線との間に切替用のトランジスタを有し、当該トランジスタを介して第２ビット線とプリチャージ電源線が接続されていても構わない。当該トランジスタを全てオン状態で用いることで第１実施形態と同様、書き換えディスターブを回避しつつ書き換え動作を行うことができる。更に、切替信号に基づきプリチャージ電圧を印加する第２ビット線を選択可能な構成とすることで、プリチャージ動作を行うメモリセルを選択することができる。この場合、選択されたメモリセルの書き換え動作においては、当該選択されたメモリセルに接続する第２ビット線、及び、当該第２ビット線に接続するメモリセルが接続する第１ビット線にのみ、切替用のトランジスタを介してプリチャージ電圧を印加すればよく、他の、選択されたメモリセルの第２ビット線とは接続しない非選択のメモリセルについては、当該非選択のメモリセルが接続する第１ビット線及び第２ビット線の双方からプリチャージ電源線Ｖ１及び書き換え電源線Ｖ２からの電圧が印加されないように双方の切替用のトランジスタをオフにしてよい。これにより、プリチャージ動作が必要なメモリセルのみ選択してプリチャージ電圧を印加することで、プリチャージ電圧を供給する駆動回路の消費電力を削減することができる。
【００７４】
〈３〉上述の第１実施形態及び別実施形態では、書き換え電源線Ｖ１、或いは、Ｖ３及びＶ４から書き換え用のパルス電圧が供給されているが、当該書き換え電源線には一定の書き換え電圧を供給し、選択ビット線に接続する切替用のトランジスタにパルス信号を与えることで、書き換え電圧パルスを選択ビット線に供給しても構わない。具体的に、図２に示される書き換えタイミング図において、書き換え電源線Ｖ２には常に一定電圧ＶＳＥＴ或いはリセット電圧ＶＲＳＴを供給しておき、時刻ｔ５〜ｔ６においてのみφ２１を立ち上げて切替用のトランジスタをオンとすることで、選択ビット線ＢＬ１１に書き換え電圧パルスを印加することができる。
【産業上の利用可能性】
【００７５】
本発明は、半導体記憶装置に利用可能であり、特に、携帯電話機やデジタルカメラ等、高度な書き換え信頼性が要求される電子機器の不揮発性メモリに利用することができる。
【符号の説明】
【００７６】
１，２：  本発明に係る半導体記憶装置
１０：    基板
１２：    層間絶縁膜
１４：    ゲート電極（ワード線）
１５：    チューブ
１６：    ゲート絶縁膜
１７：    チャネル領域
１８：    ドレイン領域
２０：    下部電極
２１：    可変抵抗体
２２：    上部電極（第２ビット線）
２３：    ソース領域（第１ビット線）
３０：    素子分離領域
３１：    活性領域
３２，３３，３５，３６：  導通孔
３４：    金属配線層
１００，１００ｂ，２００：  メモリセルアレイ
１０１，１０３，２０１：  第１電圧印加回路（書き換え電圧印加回路）
１０２：  第２電圧印加回路（プリチャージ電圧印加回路）
２０２：  初期化回路
２０３：  ビット線ノイズ
２０４：  コモン線ノイズ
ＢＬ１〜ＢＬ４：  ビット線
ＢＬ１１，ＢＬ１２，ＢＬ１３：  第１ビット線
ＢＬ２１，ＢＬ２２：  第２ビット線
ＣＭＬ：  コモン線
Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ，Ｑ３１〜Ｑ３ｎ：  セルトランジスタ
Ｒ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ，Ｒ３１〜Ｒ３ｎ：  可変抵抗素子
Ｖ１：    プリチャージ電源線
Ｖ２〜Ｖ４：  書き換え電源線
ＷＬ１〜ＷＬｎ：  ワード線
φ１〜φ５，φ１１，φ１２，φ２１，φ２２，φ３１，φ３２，φ４１，φ４２：  切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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