(57)【要約】【課題】不良となり得るビット線対のテスト結果に、潜在的な不良を有する可能性を反映する半導体装置のテスト方法および半導体装置を提供する。【解決手段】複数のワード線と複数のビット線との交点にそれぞれ配置された複数のメモリセルを有する第１および第２のメモリセルマットと、第１のメモリセルマット内のビット線と第２のメモリセルマット内のビット線とからなるビット線対の電位差を増幅するセンスアンプと、を備える半導体装置は、ビット線対に配置された複数のメモリセルが不良か否かのテストをメモリセルごとに順番に行う判定回路と、テストが行われるごとにテスト結果を受け付け、不良を示すテスト結果の数をカウントするカウンタ回路と、カウントされた数が所定数以上になると、カウントされた数が所定数になった以降に行われるテスト結果を全て不良として出力するテスト出力回路と、を含む。【選択図】図３
2011248963.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、複数のビット線、および、前記ワード線の各々と前記ビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する第１および第２のメモリセルマットと、前記第１および第２のメモリセルマット間に設けられ、前記第１のメモリセルマット内のいずれかのビット線と前記第２のメモリセルマット内のいずれかのビット線とからなるビット線対の電位差を増幅するセンスアンプと、を備える半導体装置のテスト方法であって、
前記ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストを前記メモリセルごとに順番に行うテストステップと、
前記テストが行われるごとに、当該テストの結果を受け付け、前記不良を示すテストの結果の数をカウントするカウントステップと、
前記カウントされた数が所定数以上になると、当該カウントされた数が前記所定数になった以降に行われるテストの結果を、全て不良として出力する出力ステップと、を含むテスト方法。
【請求項２】
請求項１に記載のテスト方法において、
前記半導体装置は、テスタと接続されるものであり、
前記テスタは、前記不良を示すテストの結果の数が特定数以上である場合には前記ビット線対の置換を指示する旨の制御信号を生成し、当該制御信号を前記半導体装置に供給するものであり、
前記複数のビット線は、冗長ビット線を含み、
前記テスタから供給された制御信号に基づいて前記ビット線対を前記冗長ビット線に置換する置換ステップをさらに含む、テスト方法。
【請求項３】
請求項１または２に記載のテスト方法において、
前記テストステップでは、前記テストを前記第１のメモリセルマットから前記第２のメモリセルマットへの第１方向に順番に行い、その後前記第１方向と反対の第２方向に前記テストを順番に行う、テスト方法。
【請求項４】
複数のワード線、複数のビット線、および、前記ワード線の各々と前記ビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する第１および第２のメモリセルマットと、前記第１および第２のメモリセルマット間に設けられ、前記第１のメモリセルマット内のいずれかのビット線と前記第２のメモリセルマット内のいずれかのビット線とからなるビット線対の電位差を増幅するセンスアンプと、を備える半導体装置であって、
前記ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストを前記メモリセルごとに順番に行う判定回路と、
前記テストが行われるごとに、当該テストの結果を受け付け、前記不良を示すテストの結果の数をカウントするカウンタ回路と、
前記カウントされた数が所定数以上になると、当該カウントされた数が前記所定数になった以降に行われるテストの結果を、全て不良として出力するテスト出力回路と、を含む半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体装置は、テスタと接続されるものであり、
前記テスタは、前記不良を示すテストの結果の数が特定数以上である場合には前記ビット線対の置換を指示する旨の制御信号を生成し、当該制御信号を前記半導体装置に供給するものであり、
前記複数のビット線は、冗長ビット線を含み、
前記テスタから供給された制御信号に基づいて前記ビット線対を前記冗長ビット線に置換する置換回路をさらに含む、半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記判定回路は、前記テストを前記第１のメモリセルマットから前記第２のメモリセルマットへの第１方向に順番に行い、その後前記第１方向と反対の第２方向に前記テストを順番に行う、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびテスト方法に関する。
【背景技術】
【０００２】
特許文献１には、スペアメモリセルを用いて不良メモリセルを置換する半導体記憶装置が記載されている。特許文献１に記載の半導体記憶装置は、行方向および列方向にマトリックス状に配列された複数のメモリセルと、行方向の複数のスペアロウラインにそれぞれ配列されたスペアメモリセルと、列方向の複数のスペアコラムラインにそれぞれ配列されたスペアメモリセルと、を備えている。
【０００３】
特許文献１に記載の半導体記憶装置では、各メモリセルが不良メモリセルであるか否かのテストが行われ、同一行内の不良メモリセルの数が、スペアコラムラインの数を超える場合には、その行に配列されたメモリセルを、スペアロウラインに配列されたスペアメモリセルを用いて置換する。また、同一列内の不良メモリセルの数が、スペアロウラインの数を超える場合には、その列に配列されたメモリセルを、スペアコラムラインに配列されたスペアメモリセルを用いて置換する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２８９９４号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されたような半導体記憶装置は、メモリセルのテストの際には不良と判定されないが不良に近いメモリセルを有する場合がある。不良に近いメモリセルが存在する場合には、テスト後の半導体記憶装置の組み立て時などにおいて、その不良に近いメモリセルの不良が顕在化して、その不良に近いメモリセルに接続されるビット線に配置された他のメモリセルまでが不良となることがある。ここで、不良に近いメモリセルの不良が顕在化することに伴い、不良が顕在化したメモリセルと同一ビット線に配置された他のメモリセルが不良化する例について以下に説明する。
【０００６】
図７は、オープンビット線方式を用いた半導体装置でのテスト結果の一例を表わした図である。図７には、メモリセルマット８０１と、メモリセルマット８０２と、センスアンプ列８２２と、が示されている。
【０００７】
センスアンプ列８２２は、両メモリセルマット８０１および８０２間に設けられ、メモリセルマット８０１内のいずれかのビット線とメモリセルマット８０２内のいずれかのビット線とからなるビット線対の電位差を増幅する。なお、ビット線１ａは、ビット線１ｂに位置するメモリセルのテスト時に、ビット線１ｂに対する第１リファレンス電位をセンスアンプ列８２２に供給する。ビット線１ｂは、ビット線１ａに位置するメモリセルのテスト時に、ビット線１ａに対する第２リファレンス電位をセンスアンプ列８２２に供給する。
【０００８】
図７では、ビット線対上に位置する複数のメモリセルが不良であるか否かを判定するテストがメモリセルマット８０１（Ｘ９：０）からメモリセルマット８０２（Ｘ９：１）への方向に順番に行われ、ビット線１ａとビット線１ｂとからなるビット線対１についてのテスト結果がそれぞれ表わされている。テスト結果は、不良メモリセルが「×」で、良メモリセルが「○」で、それぞれ表わされている。また、ビット線１ｂおよびワード線Ｌの交点に位置するメモリセルは、テスト結果は良メモリセルであるが潜在的な不良を有するメモリセルであり、「△」で表わされている。
【０００９】
図７では、ビット線１ａ上に位置するメモリセルのうち、ワード線ＫおよびＫ＋１などに接続されたメモリセルに不良（×）が発見されている。この例では、実際にはワード線ＫおよびＫ＋１のみによる不良ではなく、潜在的な不良を有するメモリセル（△）の存在によって、ビット線１ｂに微小リークが生じて第２リファレンス電位が変動し、これに起因してセンスアンプＳＡ１がビット線１ａとビット線１ｂとの電位差を適切に増幅できず、その結果、ビット線１ａ上に位置するメモリセルのうち、ワード線ＫおよびＫ＋１上に位置するメモリセルが不良と判定されている。
【００１０】
このため、ビット線１ａ上に位置するメモリセルのうち、ワード線ＫおよびＫ＋１上に位置するメモリセルの不良を、複数のワード線のうちの冗長ワード線上に位置するスペアメモリセルを用いて置換しても、テスト後の半導体装置の組み立て時などで潜在的な不良を有するメモリセル（△）の不良が顕在化して、そのメモリセル（△）と接続されたビット線上に位置する他のメモリセルまでが不良となってしまう場合がある。よって、潜在的な不良を有するメモリセルと接続されたビット線は、潜在的な不良を有する場合がある。
【００１１】
したがって、潜在的な不良を有するビット線上に位置する不良メモリセルを、冗長ワード線上に位置するスペアメモリセルで置換すると、そのビット線の有する潜在的な不良が、テスト後に顕在化してしまうおそれがある。これは、ビット線対が潜在的な不良を有するか否かを、個々のメモリセルについてのテスト結果だけでは判定できないという問題のためである。
【課題を解決するための手段】
【００１２】
本発明のテスト方法は、複数のワード線、複数のビット線、および、前記ワード線の各々と前記ビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する第１および第２のメモリセルマットと、前記第１および第２のメモリセルマット間に設けられ、前記第１のメモリセルマット内のいずれかのビット線と前記第２のメモリセルマット内のいずれかのビット線とからなるビット線対の電位差を増幅するセンスアンプと、を備える半導体装置のテスト方法であって、前記ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストを前記メモリセルごとに順番に行うテストステップと、前記テストが行われるごとに、当該テストの結果を受け付け、前記不良を示すテストの結果の数をカウントするカウントステップと、前記カウントされた数が所定数以上になると、当該カウントされた数が前記所定数になった以降に行われるテストの結果を、全て不良として出力する出力ステップと、を含む。
【００１３】
本発明の半導体装置は、複数のワード線、複数のビット線、および、前記ワード線の各々と前記ビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する第１および第２のメモリセルマットと、前記第１および第２のメモリセルマット間に設けられ、前記第１のメモリセルマット内のいずれかのビット線と前記第２のメモリセルマット内のいずれかのビット線とからなるビット線対の電位差を増幅するセンスアンプと、を備える半導体装置であって、前記ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストを前記メモリセルごとに順番に行う判定回路と、前記テストが行われるごとに、当該テストの結果を受け付け、前記不良を示すテストの結果の数をカウントするカウンタ回路と、前記カウントされた数が所定数以上になると、当該カウントされた数が前記所定数になった以降に行われるテストの結果を、全て不良として出力するテスト出力回路と、を含む。
【発明の効果】
【００１４】
本発明の半導体装置のテスト方法では、ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストをメモリセルごとに順番に行い、テストが行われるごとに、テストの結果を受け付け、不良を示すテストの結果の数をカウントし、カウントされた数が所定数以上になると、カウントされた数が所定数になった以降に行われるテストの結果を、全て不良として出力する。
【００１５】
このため、本発明によれば、所定数の不良メモリセルが検出されると、その検出以降のテスト結果については、実際のテスト結果にかかわらず、全て不良として出力される。よって、所定数の不良メモリセルが検出されたビット線対でのテスト結果に、潜在的な不良を有する可能性を反映することが可能になる。
【００１６】
よって、本発明によれば、所定数以上の不良を示すメモリセルが存在するビット線対を、潜在的な不良を有するビット線対と判断でき、そのビット線対について不良を示すテストの結果を増加させ、そのテストの結果をテスタに出力することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態における半導体装置とテスタとの関係を表した図である。
【図２】バンク１０（ＢＡＮＫ０）に関する行のアドレス空間を表した図である。
【図３】半導体装置１００におけるバンク１０とテスト制御回路２００とを表した図である。
【図４】半導体装置１００のテスト時における動作を示すタイミングチャートである。
【図５】メモリセルマット１０１および１０２とその周辺回路とを表わした図である。
【図６】Ｘマーチ１方向にテストが順番に行われた後、さらにＸマーチ２方向にテストを順番行った場合におけるテスト結果を表わした図である。
【図７】オープンビット線方式を用いた半導体装置でのテスト結果の一例を表わした図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態について図面を参照して説明する。
【００１９】
図１は、本実施形態における半導体装置とテスタとの関係を表した図である。
【００２０】
半導体装置１００は、オープンビット線方式を用いた半導体記憶装置（ＤＲＡＭ：Dynamic Random Access Memory）である。半導体装置１００は、バンク１０（ＢＡＮＫ０〜３）と、置換回路２０と、テスト制御回路２００と、を有する。半導体装置１００は、バンク１０（ＢＡＮＫ０〜３）のそれぞれを独立に制御可能に構成されている。また、半導体装置１００は、テスタ３００と接続される。
【００２１】
バンク１０（ＢＡＮＫ０〜３）は、複数のワード線、複数のビット線、および、ワード線の各々とビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する。複数のワード線は、複数の冗長ワード線を含み、複数のビット線は、複数の冗長ビット線を含む。また、複数のメモリセルは、複数の冗長ビット線に位置するスペアメモリセルと、複数の冗長ワード線に位置するスペアメモリセルと、を含む。
【００２２】
テスト制御回路２００は、テスタ３００からの制御に従って、各バンク１０（ＢＡＮＫ０〜３）内の複数のメモリセルが不良か否かを判定するテストを行い、そのテスト結果をテスタ３００に出力する。また、テスタ制御回路２００は、テスタ３００から、ビット線対の置換を指示する旨の制御信号を受け付けると、その制御信号を置換回路２０に供給する。
【００２３】
置換回路２０は、テスト制御回路２００から供給された制御信号を受け付けると、その制御信号に基づいて、各バンク１０（ＢＡＮＫ０〜３）内の不良と判定された不良メモリセルを、スペアメモリセルに置換する。例えば、置換回路２０は、テスタ３００からの制御信号に基づいて、不良メモリセルが接続されたビット線対上に位置するメモリセルを、冗長ビット線に配置されたスペアメモリセルにそれぞれ置換する。すなわち、置換回路２０は、テスタ３００からの制御信号に基づいて、ビット線対を冗長ビット線にそれぞれ置換する。
【００２４】
テスタ３００は、半導体装置１００を制御して、各バンク１０（ＢＡＮＫ０〜３）内のメモリセルのテストを行う。テスタ３００は、テスト制御回路２００からビット線対ごとのテスト結果を受け付けると、そのテスト結果に基づいて、ビット線対の置換を指示する旨の制御信号を生成し、半導体装置１００に供給する。
【００２５】
テスタ３００は、電極パッド１１を介して、各メモリセルに対する読み込み（リード）または書き込み（ライト）などを制御するためのテストコマンドを、テスト制御回路２００に供給する。また、テスタ３００は、電極パッド１２を介して、行または列アドレスを指定するテストアドレスを、テスト制御回路２００に供給する。テストアドレスは、行アドレスと列アドレスとを含む。
【００２６】
また、テスタ３００は、電極パッド１３を介して、テストアドレスにて指定されるメモリセルとテスト制御回路２００との間でテストデータをやり取りし、テストデータの書き込みまたはテスト結果の読み出しを行う。テストデータは、メモリセルに書き込むためのライトデータと、メモリセルから読み出したライトデータと、を含む。
【００２７】
図２は、バンク１０（ＢＡＮＫ０）に関する行のアドレス空間を表した図である。
【００２８】
図２では、Ｘ０〜Ｘ１２の行アドレス信号を用いてバンク１０（ＢＡＮＫ０）の行を指定する例が示されている。図２には、各行アドレス信号にて特定される領域Ｘ０〜Ｘ１２が示されている。本実施形態では、領域Ｘ９の単位でメモリセルマットが配置され、領域Ｘ９の境界部にセンスアンプ（ＳＡ：Sense Amplifier）が配置される。また、１つのメモリセルマット内の行アドレス空間は、Ｘ０〜８（５１２本分）を用いて表わされる。
【００２９】
図３は、半導体装置１００におけるバンク１０とテスト制御回路２００とを表した図である。
【００３０】
バンク１０は、メモリセルマット１０１〜１０４と、ワードドライバ（ＳＷＤ）１１１〜１１４と、センスアンプ列１２１〜１２４と、を有する。テスト制御回路２００は、判定回路２１０および２２０と、カウンタ回路２３１および２４１と、テスト出力回路２３２および２４２と、期待値比較回路２１３および２１４と、を有する。判定回路２１０は、期待値比較回路２１１およびＡＮＤ回路２２１を有する。判定回路２２０は、期待値比較回路２１２およびＡＮＤ回路２２２を有する。
【００３１】
メモリセルマット１０１〜１０４の各々は、複数のワード線、複数のビット線、および、ワード線の各々とビット線の各々との交点にそれぞれ配置された複数のメモリセルを有する。また、複数のワード線は、複数の冗長ワード線を含み、複数のビット線は、複数の冗長ビット線を含む。また、複数のメモリセルは、複数の冗長ビット線上に位置するスペアメモリセルと、複数の冗長ワード線上に位置するスペアメモリセルと、を含む。
【００３２】
ワードドライバ（ＳＷＤ）１１１〜１１４の各々は、行アドレスにて指定されるワード線上に位置するメモリセルを活性化するために、そのワード線に所定の電位を供給する。
【００３３】
センスアンプ列１２１〜１２４の各々は、互いに隣接する隣接メモリセルマット間に設けられ、隣接メモリセルマット内のそれぞれのビット線同士からなるビット線対の電位差を増幅する。例えば、センスアンプ列１２２は、メモリセルマット１０１内のいずれかのビット線と、メモリセルマット１０２内のいずれかのビット線とからなるビット線対の電位差を増幅する。
【００３４】
図３では、便宜的に、判定回路２２０とカウンタ回路２４１とテスト出力回路２４２との動作について説明する。まず、メモリセルマット１０１および１０２内の複数のメモリセルが不良か否かを判定するテストを行う前段階として、テスタ３００から供給されるテストデータが、各メモリセルに書き込まれる。ここでは一例として、Ｈ（Ｈｉｇｈ）データが、テストデータとして全てのメモリセルに書き込まれる。なお、テストデータの書き込み自体は、既知のライト制御を行うことで実現される。また、各メモリセルにＨデータが書き込まれる際には、そのＨデータが、期待値として期待値比較回路２１２にストアされる。
【００３５】
次に、期待値比較回路２１２は、メモリセルに書き込まれたテストデータを読み出して、メモリセルのテストを行う。テストデータの読み出しは、ビット線対ごとに、メモリセルマット１０１から１０２への第１方向（以下「Ｘマーチ１方向」と称する。）に順番に行われ、その後、Ｘマーチ１方向と反対のメモリセルマット１０２から１０１への第２方向（以下「Ｘマーチ２方向」と称する。）に順番に行われる。なお、テストデータの読み出し自体も、既知の読み出し制御を行うことで実現される。
【００３６】
判定回路２２０は、ビット線対ごとに、ビット線対に配置される複数のメモリセルのそれぞれが不良か否かのテストをメモリセルごとにＸマーチ１方向に順番に行う。その後、判定回路２２０は、Ｘマーチ２方向にテストを順番に行う。
【００３７】
期待値比較回路２１２は、ビット線対ごとに、ビット線対に位置する複数のメモリセルのそれぞれからメモリセルごとに順番にテストデータを読み出し、そのテストデータと期待値比較回路２１２に予めストアされた期待値との比較を行う。
【００３８】
期待値比較回路２１２は、メモリセルから読み出されたテストデータと期待値とが一致する場合にはそのメモリセルが不良でない旨を示すＨレベルの信号を、不一致である場合には不良である旨を示すＬ（Ｌｏｗ）レベルの信号を、ＡＮＤ回路２２２に出力する。また、期待値比較回路２１２は、テスト対象でないメモリセルについては、Ｈレベルの信号を出力する。
【００３９】
ＡＮＤ回路２２２は、期待値比較回路２１２または２１４のいずれかの出力結果を出力するために設けられた演算回路である。本実施形態では、期待値比較回路２１４からＨレベルの信号が順次出力されることを想定する。よって、ＡＮＤ回路２２２は、期待値比較回路２１２から出力された信号と同一の信号を、カウンタ回路２４１およびテスト出力回路２４２に出力する。
【００４０】
ＡＮＤ回路２２２は、例えば、期待値比較回路２１２からＨレベルの信号を受け付けると、Ｈレベルの信号を出力し、期待値比較回路２１２からＬレベルの信号を受け付けると、Ｌレベルの信号を出力する。
【００４１】
カウンタ回路２４１は、テストが行われるごとに、そのテストの結果を受け付け、不良を示すテストの結果の数をカウントする。
【００４２】
本実施形態では、カウンタ回路２４１は、テスト対象となるビット線対が、不良となり得るビット線対か否かを判断するための閾値（所定数）を保持する。本実施形態では、閾値を「４」とする。なお、閾値は、「４」以外の任意の値に設定可能である。
【００４３】
カウンタ回路２４１は、ビット線対に配置されるメモリセルごとに、判定回路２２０から出力される信号を受け付ける。カウンタ回路２４１は、ＡＮＤ回路２２２からＬレベルの信号が出力されると、不良を示すテスト結果をカウントするためのカウント値を、インクリメントする。
【００４４】
カウンタ回路２４１は、そのインクリメントしたカウント値が「４」未満である場合にはテスト出力回路２４２を活性状態にするための活性信号を出力し、そのカウント値が「４」以上である場合には非活性状態にするための非活性信号を、テスト出力回路２４２に出力する。なお、リセット信号２は、ビット線対の１単位ごとにカウンタ回路２４１のカウント値を「０」にリセットするための制御信号である。
【００４５】
テスト出力回路２４２は、ＡＮＤ回路２２２から出力された信号と、カウンタ回路２４１から出力された信号と、を受け付ける。テスト出力回路２４２は、カウンタ回路２４１から活性信号を受け付けたときには、ＡＮＤ回路２２２から出力された信号を、テスト出力信号２としてテスタ３００に出力する。
【００４６】
一方、テスト出力回路２４２は、カウンタ回路２４１から非活性信号を受け付けたときには、Ｌレベルのテスト出力信号２をテスタ３００に出力する。つまり、テスト出力回路２４２は、カウント値が「４」以上である場合には、カウント値が「４」となった以降の全てのメモリセルに対し、不一致を示すＬレベルのテスト出力信号２を出力する。
【００４７】
すなわち、本実施形態による半導体装置１００は、ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストをメモリセルごとに順番に行う判定回路と、テストが行われるごとに、そのテストの結果を受け付け、不良を示すテストの結果の数をカウントするカウンタ回路と、カウントされた数が所定数以上になると、そのカウントされた数が所定数になった以降に行われるテストの結果を、全て不良として出力するテスト出力回路と、を有して構成されている。
【００４８】
よって、半導体装置１００は、同一ビット線対に位置するメモリセルの不良数が所定数以上となった以降のテスト結果を強制的に不良として出力することができる。このため、半導体装置１００は、潜在的な不良を有するビット線対についてのテスト結果にその不良になり得る可能性を反映させて、テスタ３００に出力することができる。
【００４９】
したがって、半導体装置１００は、潜在的な不良を有するビット線対に配置された不良メモリセルを、冗長ワード線（行）に位置するスペアメモリセルではなく、冗長ビット線（列）に位置するスペアメモリセルを用いて、確実に救済することが可能となる。
【００５０】
なお、期待値比較回路２１１〜２１４の各々は、同一の構成である。ＡＮＤ回路２２１および２２２は、それぞれ同一の構成である。カウンタ回路２３１および２４１は、それぞれ同一の構成である。テスト出力回路２３２および２４２は、それぞれ同一の構成である。
【００５１】
図４は、半導体装置１００のテスト時における動作を示すタイミングチャートである。
【００５２】
図４には、行アドレス信号Ｘ９と、行アドレス信号Ｘ１０と、リセット信号１および２と、ＡＮＤ回路２２２の出力信号と、カウンタ回路２４１の出力信号と、テスト出力信号２と、の波形がそれぞれ示されている。図４では、横軸を共通の時間軸として、縦軸を各信号の振幅の大きさとしている。
【００５３】
行アドレス信号Ｘ９およびＸ１０に示すように、センスアンプ列１２２に接続されるビット線対のアドレス空間は、図２に示した領域Ｘ１０の遷移エッジに対応し、センスアンプ列１２１に接続されるビット線対のアドレス空間は、領域Ｘ１０からＸ９の半周期分ずれている。
【００５４】
ＡＮＤ回路２２２の出力信号には、期待値比較回路２１２にて６つの不一致が検出され、その次のビット線対で３つの不一致が検出された波形が示されている。
【００５５】
テスト出力信号２は、６つの不一致が検出されたビット線対では、４つ目の不一致が検出されるまでは期待値比較回路２１２の出力信号と同一の波形となるが、４つ目以降は、全てLレベルに固定されている。よって、テスタ３００は、４つ目以降のメモリセルについては全て不一致だと認識する。また、次のビット線対では、３つの不一致に留まり、カウンタ回路２４１によるテスト出力信号２のＬレベルの固定は行われない。
【００５６】
テスタ３００は、テスト出力回路２４２からテスト結果を示すテスト出力信号を受け付けると、これらのテスト結果に基づいて不良メモリセルの救済手法を判断して、半導体装置１００を制御する。
【００５７】
本実施形態では、テスト出力信号がＬレベルに固定されたビット線対では、不良を示すテスト結果の数が非常に多くなる。このため、テスタ３００は、冗長ワード線（行）による救済は実質的に不可能または極めて非効率と判断する。そして、テスタ３００は、冗長ビット線（列）による救済を選択して、半導体装置１００に実行させることになる。
【００５８】
テスタ３００は、例えば、不良を示すテスト結果の数が特定数以上あるビット線対を検出すると、そのビット線対の置換を指示する旨の制御信号を生成し、その制御信号を半導体装置１００に供給する。そして、半導体装置１００の置換回路２０は、テスタ３００からの制御信号に基づいて、ビット線対を冗長ビット線にそれぞれ置換する。なお、特定数は、任意に設定することが可能である。特定数としては、例えば、カウンタ回路２３１および２４１に保持される閾値と同一の値が用いられても良い。
【００５９】
図５は、メモリセルマット１０１および１０２とその周辺回路とを表わした図である。
【００６０】
図５には、メモリセルマット１０１および１０２と、ワードドライバ１１１および１１２と、センスアンプ列１２１〜１２３と、が示されている。また、図５には、図７に示した不良メモリセルを有するビット線対１についてのテスト結果が表わされている。テスト結果は、不良メモリセルが「×」で、良メモリセルが「○」で、それぞれ表わされている。
【００６１】
メモリセルマット１０１は、ワードドライバ１１１と接続する複数のワード線と、センスアンプ列１２１と接続する複数のビット線と、センスアンプ列１２２と接続する複数のビット線と、ワード線の各々とビット線の各々との交点部にそれぞれ配置された複数のメモリセルと、を有する。
【００６２】
メモリセルマット１０２は、ワードドライバ１１２と接続する複数のワード線と、センスアンプ列１２２と接続する複数のビット線と、センスアンプ列１２３と接続する複数のビット線と、ワード線の各々とビット線の各々との交点部にそれぞれ配置された複数のメモリセルと、を有する。
【００６３】
センスアンプ列１２２は、メモリセルマット１０１およびメモリセルマット１０２の間に設けられ、メモリセルマット１０１内のビット線とメモリセルマット１０２内のビット線とからなるビット線対の電位差を増幅する。センスアンプ例１２２は、例えば、メモリセルマット１０１の有するビット線１ａと、ビット線１ａと対になるメモリセルマット１０１の有するビット線１ｂと、からなるビット線対１との間の電位差を増幅する。
【００６４】
本実施形態では、センスセンスアンプ列１２２は、センスアンプＳＡ１と、ＳＡ３と、 ＳＡ５と、ＳＡ７と、を含む。センスアンプ列１２２は、行アドレスＸ１０：０およびＸ９：０にて特定される領域内のいずれかのビット線と、行アドレスＸ１０：１およびＸ９：１にて特定される領域内のビット線のいずれかのビット線と、からなるビット線対を用いて電位差の増幅を行う。
【００６５】
センスアンプ列１２２は、ワードドライバ１１１にてワード線Ｋが選択される場合には、ワード線Ｋおよびビット線１ａの交点に位置するメモリセルに記憶されたデータの電位を、ビット線１ａを介して読み出し、その読み出したデータの電位とビット線１ｂに供給されるリファレンス電位との電位差を差動増幅して、外部へ出力する。
【００６６】
センスアンプ列１２１は、センスアンプＳＡ０と、ＳＡ２と、ＳＡ４と、ＳＡ６と、を含む。センスアンプ列１２１は、行アドレスＸ１０：１およびＸ９：１にて特定される領域内のビット線と、行アドレスＸ１０：０およびＸ９：０にて特定される領域内のビット線と、からなるビット線対を用いて電位差の増幅を行う。
【００６７】
センスアンプ列１２３は、センスアンプＳＡ０’と、ＳＡ２’と、ＳＡ４’と、ＳＡ６’と、を含む。センスアンプ列１２３は、行アドレスＸ１０：０およびＸ９：１にて特定される領域内のビット線と、行アドレスＸ１０：１およびＸ９：０にて特定される領域内のビット線と、からなるビット線対の電位差を増幅する。
【００６８】
図５では、判定回路２２０が、ビット線対１に配置された複数のメモリセルのそれぞれが不良か否かのテストをメモリセルごとに順番に行い、カウンタ回路２４１が、テストが行われるごとに、そのテストの結果を受け付け、不良を示すテストの結果の数をカウントする。そして、テスト出力回路２４２が、カウントされた数が「４」以上になると、そのカウントされた数が「４」になった以降に行われるテストの結果を、全て不良として出力する。
【００６９】
すなわち、半導体装置１００は、ビット線対１に配置された複数のメモリセルに対し、Ｘマーチ１方向にワード線を順次活性化していき、判定回路２２０からメモリセルが不良である旨のテスト結果を４回受け付けると、それ以降のメモリセルのテスト結果を、全て不良としてテスタ３００に出力する。なお、「○」および「×」印のテスト結果が十数個示されているが、実際には、テスト結果の数は、５１２ｃｅｌｌ／１ ビット線程度となる。
【００７０】
図６は、テストがＸマーチ１方向に順番に行われた後、さらにＸマーチ２方向にテストが順番行われた場合におけるテスト結果を表わした図である。本実施形態では、半導体装置１００が、図５および図６に示したそれぞれのテスト結果をテスタ３００に出力することで、テスタ３００は、両者の「×」を示すテスト結果に基づいて、より確実に不良となり得るビット線対に位置するメモリセルを救済することができる。
【００７１】
本実施形態によれば、半導体装置１００は、複数のワード線、複数のビット線、および、ワード線の各々とビット線の各々との交点にそれぞれ配置された複数のメモリセルを有するメモリセルマット１０１および１０２と、メモリセルマット１０１および１０２間に設けられ、メモリセルマット１０１内のいずれかのビット線とメモリセルマット１０２内のいずれかのビット線とからなるビット線対の電位差を増幅するセンスアンプ列１２２と、を備え、判定回路２２０が、ビット線対に配置された複数のメモリセルのそれぞれが不良か否かのテストをメモリセルごとに順番に行い、カウンタ回路２４１が、テストが行われるごとに、そのテストの結果を受け付け、不良を示すテストの結果の数をカウントし、テスト出力回路２４２が、そのカウントされた数が所定数以上になると、そのカウントされた数が所定数になった以降に行われるテストの結果を、全て不良として出力する。
【００７２】
このため、本実施形態によれば、所定数の不良メモリセルが検出されると、その検出以降のテスト結果については、実際のテスト結果にかかわらず、全て不良として出力される。よって、所定数の不良メモリセルが検出されたビット線対でのテスト結果に、潜在的な不良を有する可能性を反映することが可能になる。
【００７３】
よって、本発明によれば、所定数以上の不良を示すメモリセルが存在するビット線対を、潜在的な不良を有するビット線対と判断でき、そのビット線対について不良を示すテストの結果を増加させ、そのテストの結果をテスタに出力することが可能になる。
【００７４】
また、本実施形態では、テスタ３００が、不良を示すテストの結果の数が特定数以上である場合にはビット線対の置換を指示する旨の制御信号を生成し、その制御信号を半導体装置１００に供給し、置換回路２０が、テスタ３００から供給された制御信号に基づいて、ビット線対を冗長ビット線に置換する。
【００７５】
このため、テスタ３００は、半導体装置１００から、潜在的な不良を有する可能性が反映されたテスト結果を受け付けることにより、不良となり得るビット線対を精度よく特定することが可能になる。
【００７６】
したがって、半導体装置１００は、不良となり得るビット線対を、冗長ビット線を用いて確実に置換することができるようになる。
【００７７】
また、本実施形態では、判定回路２２０が、メモリセルマット１０１からメモリセルマット１０２への第１方向にテストを順番に行い、その後、第１方向と反対の第２方向にテストを順番に行う。
【００７８】
よって、半導体装置１００は、ビット線対ごとに、第１方向に行われたテスト結果と、第２方向に行われたテスト結果と、をそれぞれテスタ３００に出力することができる。このため、テスタ３００は、２回のテスト結果を用いることによって、さらに正確に不良となり得るビット線対を判断することができる。よって、半導体装置１００は、不良となり得るビット線対を、さらに精度良く冗長ビット線に置換することができるようになる。
【００７９】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００８０】
１０  バンク
２０  置換回路
１００  半導体装置
１０１〜１０４  メモリセルマット
１１１〜１１４  ワードドライバ
１２１〜１２４  センスアンプ列
２００  テスト制御回路
２１０、２２０  判定回路
２１１〜２１４  期待値比較回路
２２１、２２２  ＡＮＤ回路
２３１、２４１  カウンタ回路
２３２、２４２  テスト出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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