(57)【要約】      （修正有）【課題】ＣＭＰ法によって層間絶縁膜を平坦化するときに、ダミーゲート電極の上端部の絶縁膜が消失するのを防ぐと共に、セルゲート電極の上端部の絶縁膜が取り除かれ過ぎるのを防ぐ半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、上面にＳＷ窒化膜１５が形成されたダミーゲート電極６の、半導体基板３の表面からの高さが、セルゲート電極５及び周辺ゲート電極７よりも高くされた状態で、ＣＭＰ法によってＢＰＳＧ膜２１を平坦化し、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の各マスク窒化膜１３をそれぞれ露出させる工程を有する。【選択図】図９
2011018835.tif 000002
【特許請求の範囲】
【請求項１】
セルゲート電極を有するメモリセル領域と、周辺ゲート電極を有する周辺回路領域とを備え、前記メモリセル領域が、前記セルゲート電極と前記周辺ゲート電極との間に配置されたダミーゲート電極を有し、前記セルゲート電極、前記ダミーゲート電極及び前記周辺ゲート電極、の各上端部にそれぞれ第１絶縁膜が形成された半導体基板を用いて、前記セルゲート電極、前記ダミーゲート電極、前記周辺ゲート電極及び前記半導体基板の表面に亘って覆う第２絶縁膜を形成する工程と、
前記セルゲート電極の前記第１絶縁膜の上面を覆う前記第２絶縁膜を除去し、残る前記第２絶縁膜によって前記セルゲート電極に側壁絶縁膜を形成する工程と、
前記セルゲート電極、前記ダミーゲート電極、前記周辺ゲート電極及び前記半導体基板の表面に亘って覆う第３絶縁膜を形成する工程と、
前記周辺ゲート電極の前記第１絶縁膜の上面を覆う前記第２絶縁膜及び前記第３絶縁膜を除去し、残る前記第２絶縁膜及び前記第３絶縁膜によって前記周辺ゲート電極に側壁絶縁膜を形成する工程と、
前記セルゲート電極、前記ダミーゲート電極、前記周辺ゲート電極及び前記半導体基板の表面に亘って覆う第４絶縁膜を形成する工程と、
上面に前記第２絶縁膜が形成された前記ダミーゲート電極の、前記半導体基板の表面からの高さが、前記セルゲート電極及び前記周辺ゲート電極よりも高くされた状態で、ＣＭＰ法によって前記第４絶縁膜を平坦化し、前記セルゲート電極、前記ダミーゲート電極、及び前記周辺ゲート電極の前記各第１絶縁膜をそれぞれ露出させる工程と、
を有する半導体装置の製造方法。
【請求項２】
複数のセルゲート電極が配列されたメモリセル領域と、複数の周辺ゲート電極を有する周辺回路領域とを備え、前記メモリセル領域が、前記メモリセル領域の端部に配置された前記セルゲート電極と前記周辺ゲート電極との間に配置されたダミーゲート電極を有し、前記各セルゲート電極、前記ダミーゲート電極、及び前記各周辺ゲート電極の各上端部にそれぞれ第１絶縁膜が形成された半導体基板を用意する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極、及び前記半導体基板の表面に亘って覆う第２絶縁膜を形成する工程と、
前記各周辺ゲート電極と前記ダミーゲート電極とに亘って前記第２絶縁膜を覆う第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして用いてエッチングを行い、前記各セルゲート電極の前記第１絶縁膜の上面を覆う前記第２絶縁膜を除去し、残る前記第２絶縁膜によって前記各セルゲート電極に側壁絶縁膜を形成する工程と、
前記半導体基板から前記第１レジスト膜を除去する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極及び前記半導体基板の表面に亘って覆う第３絶縁膜を形成する工程と、
前記各セルゲート電極と前記ダミーゲート電極とに亘って前記第３絶縁膜を覆う第２レジスト膜を形成する工程と、
前記第２レジスト膜をマスクとして用いてエッチングを行い、前記各周辺ゲート電極の前記第１絶縁膜の上面を覆う前記第２絶縁膜及び前記第３絶縁膜を除去し、残る前記第２絶縁膜及び前記第３絶縁膜によって前記各周辺ゲート電極に側壁絶縁膜を形成する工程と、
前記半導体基板から前記第２レジスト膜を除去する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極及び前記半導体基板の表面に亘って覆う第４絶縁膜を形成する工程と、
前記ダミーゲート電極の上面に形成された前記第２絶縁膜をストッパとして用いてＣＭＰ法によって前記第４絶縁膜を平坦化し、前記各セルゲート電極、前記ダミーゲート電極、及び前記各周辺ゲート電極の前記各第１絶縁膜をそれぞれ露出させる工程と、
を有する半導体装置の製造方法。
【請求項３】
前記第４絶縁膜を形成する工程と、前記各第１絶縁膜をそれぞれ露出させる工程との間において、
隣接する前記セルゲート電極の間に、前記第４絶縁膜を貫通して前記半導体基板の表面に達するコンタクトホールを形成する工程と、
前記コンタクトホールの内部に充填すると共に前記第４絶縁膜を覆うように第５絶縁膜を形成する工程と、
を有する請求項２に記載の半導体装置の製造方法。
【請求項４】
複数のセルゲート電極が配列されたメモリセル領域と、複数の周辺ゲート電極を有する周辺回路領域とを備え、前記メモリセル領域が、前記メモリセル領域の端部に配置された前記セルゲート電極と前記周辺ゲート電極との間に配置されたダミーゲート電極を有し、前記各セルゲート電極、前記ダミーゲート電極、及び前記各周辺ゲート電極の各上端部にそれぞれ第１シリコン窒化膜が形成された半導体基板を用意する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極、及び前記半導体基板の表面に亘って覆う第２シリコン窒化膜を形成する工程と、
前記各周辺ゲート電極と前記ダミーゲート電極とに亘って前記第２シリコン窒化膜を覆う第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして用いて異方性エッチングを行い、前記各セルゲート電極の前記第１シリコン窒化膜の上面を覆う前記第２シリコン窒化膜を除去し、残る前記第２シリコン窒化膜によって前記各セルゲート電極に側壁絶縁膜を形成する工程と、
前記半導体基板から前記第１レジスト膜を除去する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極、及び前記半導体基板の表面に亘って覆うシリコン酸化膜を形成する工程と、
前記各セルゲート電極と前記ダミーゲート電極とに亘って前記シリコン酸化膜を覆う第２レジスト膜を形成する工程と、
前記第２レジスト膜をマスクとして用いて異方性エッチングを行い、前記各周辺ゲート電極の前記第１シリコン窒化膜の上面を覆う前記第２シリコン窒化膜及び前記シリコン酸化膜を除去し、残る前記第２シリコン窒化膜及び前記シリコン酸化膜によって前記各周辺ゲート電極に側壁絶縁膜を形成する工程と、
前記半導体基板から前記第２レジスト膜を除去する工程と、
前記各セルゲート電極、前記ダミーゲート電極、前記各周辺ゲート電極、及び前記半導体基板の表面に亘って覆うＢＰＳＧ膜を形成する工程と、
前記ダミーゲート電極の上面に形成された前記第２シリコン窒化膜をストッパとして用いてＣＭＰ法によって前記ＢＰＳＧ膜を平坦化し、前記各セルゲート電極、前記ダミーゲート電極、及び前記各周辺ゲート電極の前記各第１シリコン窒化膜をそれぞれ露出させる工程と、
を有する半導体装置の製造方法。
【請求項５】
前記ＢＰＳＧ膜を形成する工程と、前記各第１シリコン窒化膜をそれぞれ露出させる工程との間において、
隣接する前記セルゲート電極の間に、前記ＢＰＳＧ膜を貫通して前記半導体基板の表面に達するコンタクトホールを形成する工程と、
前記コンタクトホールの内部に充填すると共に前記ＢＰＳＧ膜を覆うように多結晶シリコン膜を形成する工程と、
を有する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記多結晶シリコン膜は、リンドープシリコン膜である、請求項５に記載の半導体装置の製造方法。
【請求項７】
複数のセルゲート電極が配列されたメモリセル領域と、周辺ゲート電極を有する周辺回路領域とを備え、前記メモリセル領域が、前記メモリセル領域の端部に配置された前記セルゲート電極と前記周辺ゲート電極との間に配置されたダミーゲート電極を有する半導体基板と、
前記セルゲート電極、前記ダミーゲート電極、及び前記周辺ゲート電極の各上端部にそれぞれ形成された第１絶縁膜と、
前記セルゲート電極、前記ダミーゲート電極、及び前記周辺ゲート電極のうち、前記ダミーゲート電極だけの上面に設けられた、前記第１絶縁膜を覆う第２絶縁膜と、を備え、
前記ダミーゲート電極は、前記半導体基板の表面からの高さが、前記セルゲート電極及び前記周辺ゲート電極よりも高くされている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ法を用いて層間絶縁膜を平坦化する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、半導体基板上に、メモリセル領域及び周辺回路領域が形成されている。メモリセル領域には、複数のセルゲート電極が微細な間隔で配列されており、密なゲートパターンが構成されている。周辺回路領域には、複数の周辺ゲート電極が比較的大きな間隔で配列されており、疎なゲートパターンが構成されている。
【０００３】
特許文献１には、ゲートパターンが疎な部分、つまりゲート電極が形成されない位置にダミーゲート電極が設けられた構成が開示されている。このようにダミーゲート電極が設けられることで、半導体装置の製造工程において、ゲート電極上に形成する絶縁膜の厚みを均一化することが可能にされている。
【０００４】
また、特許文献２には、周辺回路領域の周辺ゲート電極の間の疎な箇所に、ダミーゲート電極が設けられた構成が開示されている。このようにダミーゲート電極が設けられることで、周辺回路領域のゲートパターンの密度は、メモリセル領域のゲートパターンの密度に近づけられる。したがって、層間絶縁膜の研磨工程において、メモリセル領域と周辺回路領域に凹凸が発生する密度の均一化を図り、研磨後の層間絶縁膜を平坦化することが可能にされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４９５４号公報
【特許文献２】特開２００３−２４３６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭの製造工程では、図１〜図３に示すように、半導体基板３の表面上に配置されたメモリセル領域Ａ１のセルゲート電極５、ダミーゲート電極６、及び周辺回路領域Ａ２の周辺ゲート電極７のそれぞれに、サイドウォールスペーサ（側壁絶縁膜）１７，２０を形成する工程が行われている。
【０００７】
まず、図１に示すように、周辺回路領域Ａ２の周辺ゲート電極７を第１レジスト膜１６によって覆い、メモリセル領域Ａ１のセルゲート電極５を覆うシリコン窒化膜１５をエッチングすることで、セルゲート電極５の側面に、シリコン窒化膜１５からなるサイドウォールスペーサ１７を形成する。続いて、第１レジスト膜１６を除去した後、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７のそれぞれをシリコン酸化膜１８によって覆う。
【０００８】
次に、図２に示すように、セルゲート電極５及びダミーゲート電極６を第２レジスト膜１９によって覆い、周辺ゲート電極７を覆うシリコン窒化膜１５及びシリコン酸化膜１８をエッチングすることで、周辺ゲート電極７の側面に、サイドウォールスペーサ２０を形成する。その後、図３に示すように第２レジスト膜を除去し、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７を、ＢＰＳＧ（Boron Phosphor Silicate Glass）膜２１からなる層間絶縁膜によって覆う。
【０００９】
ところで、ＤＲＡＭでは、微細化に伴って、隣接するセルコンタクト（Landing Contact）間の容量の低減、及びセルコンタクトのアスペクト比の低減が求められている。そのため、ＤＲＡＭの製造工程では、セルゲート電極５の層間絶縁膜、又はセルコンタクト（Ｎ＋拡散層からシリンダ型キャパシタまでを接続するセルコンタクト）を形成する際に、シリカ系スラリを用いたＣＭＰ工程が行われている。
【００１０】
このＣＭＰ工程では、図３に示すように、メモリセル領域Ａ１のセルゲート電極５の上端部、ダミーゲート電極６の上端部、及び周辺回路領域Ａ２の周辺ゲート電極７の上端部にそれぞれ形成されたシリコン窒化膜１３をストッパとして用いて、層間絶縁膜を平坦化する研磨が行われている。
【００１１】
しかしながら、上述したＣＭＰ工程で研磨を行った場合、ゲートパターンが密集しているメモリセル領域Ａ１と、比較的疎なゲートパターンで構成された周辺回路領域Ａ２との境界領域において、ＣＭＰ工程で層間絶縁膜を平坦化した後に、図４に示すように、メモリセル領域Ａ１と周辺回路領域Ａ２との間に、周縁から中央に向かって深さが徐々に大きくなる凹部、いわゆるディッシングＤが発生する問題がある。
【００１２】
このディッシングＤが発生することによって、メモリセル領域Ａ１のセルゲート電極５の上端部に形成されたシリコン窒化膜１３が取り除かれ過ぎる問題や、ダミーゲート電極６の上端部のシリコン窒化膜１３の直下に配置されたタングステン膜１２が露出してしまう問題があった。
【００１３】
その結果、ＣＭＰ工程において、ダミーゲート電極６のタングステン膜１２を消失するおそれや、ダミーゲート電極６のタングステン膜１２の飛散によって半導体チップが汚染される問題があった。
【課題を解決するための手段】
【００１４】
本発明は、上述した課題を解決しようとするものである。
【００１５】
本発明の半導体装置の製造方法の一態様によれば、セルゲート電極を有するメモリセル領域と、周辺ゲート電極を有する周辺回路領域とを備え、メモリセル領域が、セルゲート電極と周辺ゲート電極との間に配置されたダミーゲート電極を有し、セルゲート電極、ダミーゲート電極、及び周辺ゲート電極の各上端部にそれぞれ第１絶縁膜が形成された半導体基板を用いて、セルゲート電極、ダミーゲート電極、周辺ゲート電極及び半導体基板の表面に亘って覆う第２絶縁膜を形成する工程と、
セルゲート電極の第１絶縁膜の上面を覆う第２絶縁膜を除去し、残る第２絶縁膜によってセルゲート電極に側壁絶縁膜を形成する工程と、
セルゲート電極、ダミーゲート電極、周辺ゲート電極及び半導体基板の表面に亘って覆う第３絶縁膜を形成する工程と、
周辺ゲート電極の第１絶縁膜の上面を覆う第２絶縁膜及び第３絶縁膜を除去し、残る第２絶縁膜及び第３絶縁膜によって周辺ゲート電極に側壁絶縁膜を形成する工程と、
セルゲート電極、ダミーゲート電極、周辺ゲート電極、及び半導体基板の表面に亘って覆う第４絶縁膜を形成する工程と、
上面に第２絶縁膜が形成されたダミーゲート電極の、半導体基板の表面からの高さが、セルゲート電極及び周辺ゲート電極よりも高くされた状態で、ＣＭＰ法によって第４絶縁膜を平坦化し、セルゲート電極、ダミーゲート電極、及び周辺ゲート電極の各第１絶縁膜をそれぞれ露出させる工程と、を有する。
【００１６】
上述した本発明に係る半導体装置の製造方法によれば、セルゲート電極及び周辺ゲート電極にそれぞれ側壁絶縁膜を形成した後に、ダミーゲート電極の上面に形成された第２絶縁膜を除去することなく残すことができる。このため、ＣＭＰ法によって第４絶縁膜を平坦化するときに、上面に第２絶縁膜が形成されたダミーゲート電極の、半導体基板の表面からの高さが、セルゲート電極及び周辺ゲート電極よりも高くされた状態で、メモリセル領域と周辺回路領域との間が研磨される。その結果、メモリセル領域と周辺回路領域との間に、ＣＭＰ法によるディッシングが生じた場合であっても、ダミーゲート電極の上面の第２絶縁膜がストッパとして機能し、ダミーゲート電極の第１絶縁膜が消失することや、セルゲート電極及び周辺ゲート電極の第１絶縁膜が取り除かれ過ぎることが防止される。したがって、セルゲート電極の第１絶縁膜の厚みを十分に確保される。
【００１７】
なお、本発明において、メモリセル領域は、不揮発性メモリを含む領域を指している。また、本発明において、周辺回路領域は、不揮発性メモリの周辺回路を含む領域を指している。
【発明の効果】
【００１８】
本発明によれば、ＣＭＰ法によって層間絶縁膜を平坦化したときに、ダミーゲート電極の上端部の絶縁膜が消失するのを防ぐと共に、セルゲート電極の上端部に形成された絶縁膜の厚みが薄くなるのを防ぐことができる。したがって、本発明は、セルゲート電極の上端部の絶縁膜の厚み十分に確保することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に関連する半導体装置の製造工程において、周辺ゲート電極が第１レジスト膜によって覆われた状態を示す断面図である。
【図２】本発明に関連する半導体装置の製造工程において、セルゲート電極及びダミーゲート電極が第２レジストによって覆われた状態を示す断面図である。
【図３】本発明に関連する半導体装置の製造工程において、セルゲート電極、ダミーゲート電極、及び周辺ゲート電極にサイドウォールスペーサが形成された状態を示す断面図である。
【図４】本発明に関連する半導体装置の製造工程において、ダミーゲート電極と周辺ゲート電極とに跨ってディッシングが生じた状態を示す断面図である。
【図５】第１の実施形態の半導体装置の製造工程において、周辺ゲート電極が第１レジスト膜によって覆われた状態を示す断面図である。
【図６】第１の実施形態の半導体装置の製造工程において、セルゲート電極にサイドウォールスペーサが形成された状態を示す断面図である。
【図７】第１の実施形態の半導体装置の製造工程において、セルゲート電極及びダミーゲート電極が第２レジストによって覆われた状態を示す断面図である。
【図８】第１の実施形態の半導体装置の製造工程において、周辺ゲート電極にサイドウォールスペーサが形成された状態を示す断面図である。
【図９】第１の実施形態の半導体装置の製造工程において、セルゲート電極、ダミーゲート電極、及び周辺ゲート電極がＢＰＳＧ膜によって覆われた状態を示す断面図である。
【図１０】第１の実施形態の半導体装置の製造工程において、ＢＰＳＧ膜が平坦化された状態を示す断面図である。
【図１１】第２の実施形態の半導体装置の製造工程において、コンタクトホールの内部にリンドープシリコン膜が埋め込まれた状態を示す断面図である。
【図１２】第２の実施形態の半導体装置の製造工程において、ＢＰＳＧ膜が平坦化された状態を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の具体的な実施形態について、図面を参照して説明する。
【００２１】
図５に示すように、本実施形態の半導体装置の製造方法は、複数のセルゲート電極（５）が配列されたメモリセル領域（Ａ１）と、複数の周辺ゲート電極（７）を有する周辺回路領域（Ａ２）とを備え、メモリセル領域（Ａ１）が、メモリセル領域（Ａ１）の端部に配置されたセルゲート電極（５）と周辺ゲート電極（７）との間に配置されたダミーゲート電極（６）を有し、各セルゲート電極（５）、ダミーゲート電極（６）、及び各周辺ゲート電極（７）の各上端部にそれぞれ第１絶縁膜（マスク窒化膜１３）が形成された半導体基板（３）を用意する工程を有している。
【００２２】
また、半導体装置の製造方法は、各セルゲート電極（５）、ダミーゲート電極（６）、各周辺ゲート電極（７）及び半導体基板（１）の表面に亘って覆う第２絶縁膜（ＳＷ窒化膜１５）を形成する工程と、各周辺ゲート電極（７）とダミーゲート電極（６）とに亘って第２絶縁膜（ＳＷ窒化膜１５）を覆う第１レジスト膜（１６）を形成する工程と、第１レジスト膜（１６）をマスクとして用いてエッチングを行い、各セルゲート電極（５）の第１絶縁膜（マスク窒化膜１３）の上面を覆う第２絶縁膜（ＳＷ窒化膜１５）を除去し、残る第２絶縁膜（ＳＷ窒化膜１５）によって各セルゲート電極（５）に側壁絶縁膜（サイドウォールスペーサ１７）を形成する工程と、半導体基板（３）から第１レジスト膜（１６）を除去する工程と、を有している。
【００２３】
また、半導体装置の製造方法は、各セルゲート電極（５）、ダミーゲート電極（６）、各周辺ゲート電極（７）及び半導体基板（３）の表面に亘って覆う第３絶縁膜（ＳＷ酸化膜１８）を形成する工程と、各セルゲート電極（５）とダミーゲート電極（６）とに亘って第３絶縁膜（ＳＷ酸化膜１８）を覆う第２レジスト膜（１９）を形成する工程と、第２レジスト膜（１９）をマスクとして用いてエッチングを行い、各周辺ゲート電極（７）の第１絶縁膜（マスク窒化膜１３）の上面を覆う第２絶縁膜（ＳＷ窒化膜１５）及び第３絶縁膜（ＳＷ酸化膜１８）を除去し、残る第２絶縁膜（ＳＷ窒化膜１５）及び第３絶縁膜（ＳＷ酸化膜１８）によって各周辺ゲート電極（７）に側壁絶縁膜（サイドウォールスペーサ２０）を形成する工程と、半導体基板（３）から第２レジスト膜（１９）を除去する工程と、を有している。
【００２４】
また、半導体装置の製造方法は、各セルゲート電極（５）、ダミーゲート電極（６）、各周辺ゲート電極（７）及び半導体基板（３）の表面に亘って覆う第４絶縁膜（ＢＰＳＧ膜２１）を形成する工程と、ダミーゲート電極（６）の上面に形成された第２絶縁膜（ＳＷ窒化膜１５）をストッパとして用いて、ＣＭＰ法によって第４絶縁膜（ＢＰＳＧ膜２１）を平坦化し、各セルゲート電極（５）、ダミーゲート電極（６）、及び各周辺ゲート電極（７）の各第１絶縁膜（マスク窒化膜１３）をそれぞれ露出させる工程と、を有している。
【００２５】
（第１の実施形態）
図５〜図１０は、第１の実施形態を説明するための断面図である。図５に示すように、半導体基板３の表面には、メモリセル領域Ａ１と、周辺回路領域Ａ２とが、素子分離領域４によって区画されて形成されている。
【００２６】
メモリセル領域Ａ１には、メモリセルトランジスタを構成する複数のセルゲート電極５が配列されてメモリセルアレイが形成されている。メモリセルトランジスタは、ゲート長が比較的細いセルゲート電極５が、微細なピッチで繰り返し配列されることでメモリセルアレイが構成されている。メモリセル領域Ａ１には、メモリセルアレイにおいて配列された複数のセルゲート電極５の端部に、ダミーゲート電極６が形成されている。
【００２７】
また、ダミーゲート電極６を間に挟んで、複数のセルゲート電極５が配列されるメモリセル領域Ａ１の反対側に位置する周辺回路領域Ａ２には、周辺トランジスタを構成する複数の周辺ゲート電極７が形成されている。なお、便宜上、図５では１つの周辺ゲート電極７だけを示す。したがって、ダミーゲート電極６は、メモリセル領域のセルゲート電極と、周辺回路領域Ａ２の周辺ゲート電極７との間に配置されている。
【００２８】
半導体基板３上には、厚さが５ｎｍであるゲート絶縁膜、厚さが７０ｎｍである多結晶シリコン膜１１、厚さが１０ｎｍであるバリアメタル膜、厚さが６０ｎｍであるタングステン膜１２、及び、厚さが７０ｎｍである第１シリコン窒化膜（第１絶縁膜）としてのマスク窒化膜１３が、この順序で積層されて形成されている。なお、図５においては、ゲート絶縁膜及びバリアメタル膜は、膜厚が比較的薄いので、便宜上、図示を省略する。
【００２９】
多結晶シリコン膜１１、バリアメタル膜、タングステン膜１２、マスク窒化膜１３をそれぞれパターニングすることで、マスク窒化膜１３が上端部に設けられた各ゲート電極５，６，７がそれぞれ形成される。
【００３０】
メモリセルトランジスタの拡散層領域にＬＤＤ（Lightly Doped Drain）拡散層形成用のリン注入を行う。このとき、エネルギーは１０ＫｅＶで、ドーズ量を１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件でリンを注入する。
【００３１】
続いて、周辺トランジスタの拡散層領域にＬＤＤ拡散層形成用のリン注入を行う。このとき、エネルギーは１０ＫｅＶで、ドーズ量を２×１０１３ａｔｏｍｓ／ｃｍ２の条件でリンを注入する。
【００３２】
パターニングした各ゲート電極５，６，７を含む半導体基板３上の全面に、厚さが１０ｎｍ〜５０ｎｍの範囲で、第２シリコン窒化膜としてのサイドウォール窒化膜１５（以下、ＳＷ窒化膜１５と呼ぶ）を、ＣＶＤ（Chemical Vapor Deposition）法によって形成する。本実施形態では、ＳＷ窒化膜１５の膜厚を３０ｎｍに設定した。
【００３３】
そして、半導体基板３上の全面にレジストを塗布し、フォトリソグラフィ法によって、図５に示すように、メモリセル領域Ａ１のセルゲート電極５の表面を露出させると共に、ダミーゲート電極６の表面、周辺回路領域Ａ２の周辺ゲート電極７の表面を覆う第１レジスト膜１６を形成する。
【００３４】
次に、図６に示すように、第１レジスト膜１６をマスクとして用いて、フッ素ガスを含むプラズマを用いた異方性エッチングによって、ＳＷ窒化膜１５をエッチバックする。これにより、セルゲート電極５の側壁に、残るＳＷ窒化膜１５からなるサイドウォールスペーサ１７が形成され、半導体基板３の表面に開口部が開口される。これにより、ダミーゲート電極６の表面及び周辺ゲート電極７の表面にそれぞれ形成されたＳＷ窒化膜１５は除去されずに残る。続いて、マスクとして用いた第１レジスト膜１６を、酸素アッシングによって半導体基板３から除去する。
【００３５】
図７に示すように、半導体基板３上の全面に、第３シリコン酸化膜（第３絶縁膜）としてのサイドウォール酸化膜１８（以下、ＳＷ酸化膜１８と呼ぶ）をＣＶＤ法によって、厚さが１０ｎｍ〜４０ｎｍ程度に形成する。
【００３６】
そして、半導体基板３の全面にレジストを塗布し、フォトリソグラフィ法によって、図７に示すように、周辺回路領域Ａ２の周辺ゲート電極７の表面を露出させると共に、メモリセル領域Ａ１の表面、すなわちメモリトランジスタのセルゲート電極５の表面、ダミーゲート電極６の表面を覆う第２レジスト膜１９を形成する。
【００３７】
図８に示すように、第２レジスト膜１９をマスクとして用いて、フッ素ガスを含むプラズマを用いた異方性エッチングによって、周辺ゲート電極７のＳＷ酸化膜１８をエッチバックする。引き続き、ＳＷ窒化膜１５をエッチバックによって平坦化する。これにより、周辺回路領域Ａ２の周辺ゲート電極７の側壁には、残るＳＷ窒化膜１５とＳＷ酸化膜１８との２層からなるサイドウォールスペーサ２０が形成される。
【００３８】
周辺回路領域Ａ２の周辺トランジスタ７には、このＳＷ窒化膜１５とＳＷ酸化膜１８とからなるサイドウォールスペーサ２０をマスクとして用いて、ソース・ドレイン領域を形成するためのイオン注入を行う。このとき、イオン種として砒素を用いて、エネルギーが２０ＫｅＶ、ドーズ量が２×１０１５ａｔｏｍｓ／ｃｍ２の条件で注入を行う。
【００３９】
この一連の工程を経ることにより、セルゲート電極５の上端部、及び周辺ゲート電極７の上端部のＳＷ窒化膜１５が除去され、ダミーゲート電極６の上端部のみにＳＷ窒化膜を残存させることができる。したがって、半導体基板３の表面からの高さに関して、セルゲート電極５と周辺ゲート電極７とが互いにほぼ同じ高さとなり、ダミーゲート電極６の高さが、セルゲート電極５及び周辺ゲート電極７の高さよりも、ＳＷ窒化膜１５の膜厚分だけ高くなるように形成される。
【００４０】
図９に示すように、マスクとして用いた第２レジスト膜１９を、半導体基板３から除去する。なお、図９以降においても、メモリセル領域Ａ１の全面を覆って形成されたＳＷ酸化膜１８が残存しているが、ＳＷ酸化膜１８とＢＰＳＧ膜２１とが同質の絶縁膜であるので、ＳＷ酸化膜１８の図示を省略する。続いて、半導体基板３上の全面に、第４絶縁膜としての層間絶縁膜を構成するＢＰＳＧ膜２１を成膜する。
【００４１】
図１０に示すように、ＣＭＰ工程においてＢＰＳＧ膜２１を研磨することで平坦化すると共に、セルゲート電極５、ダミーゲート電極６、周辺ゲート電極７の各上端部のマスク窒化膜をそれぞれ平坦化する。研磨は、マスク窒化膜１３に対して選択比がとれる条件を用いてＢＰＳＧ膜を研磨する。そして、セルゲート電極５、ダミーゲート電極６、周辺ゲート電極７の各上端部に形成されたマスク窒化膜１３の上面を露出させ、このマスク窒化膜１３が露出した位置で研磨を停止する。このようにしてＢＰＳＧ膜２１を平坦化することにより、半導体装置としての半導体チップ内で層間絶縁膜に生じる高さのばらつきを抑制し、各ゲート電極５，６，７の高さを均一にすることができる。
【００４２】
その結果、その後工程で行われるセルコンタクトの形成時のエッチングの抜け性（異方性エッチングによるコンタクトホールの抜け性が改善され、コンタクトホールの貫通不良が生じるのを防ぐことができる、エッチングによる半導体基板３の掘れ（エッチングの進行状態）のばらつきを低減できる等の利点がある。
【００４３】
ＣＭＰ加工の研磨には、例えばシリカ系スラリなどが用いられる。この研磨工程において、半導体基板３の表面からの高さが最も高いダミーゲート電極６の上端部に形成されたＳＷ窒化膜１５の上面が最も先に露出する。その後、ダミーゲート電極６の上端部に形成されたＳＷ窒化膜１５が除去されるのに伴って、周辺ゲート電極７の上端部に形成されたマスク窒化膜１３の上面が露出する。
【００４４】
研磨が比較的進行し易いメモリセルアレイのセルゲート電極５が配列された方向の端部には、ダミーゲート電極６を配置すると共に、このダミーゲート電極６の上端部に形成されたＳＷ窒化膜１５の厚さ分だけ高く、ダミーゲート電極６を形成する。これによって、ＣＭＰ工程において研磨時にＳＷ窒化膜がストッパとして機能するので、メモリセルトランジスタアレイ内のメモリセルトランジスタのマスク窒化膜１３が研磨で削られ過ぎることが防止される。
【００４５】
すなわち、本実施形態の半導体装置の製造方法は、上面にＳＷ窒化膜１５が形成されたダミーゲート電極６の高さが、セルゲート電極５及び周辺ゲート電極７よりも高くされた状態で、ＣＭＰ工程によってＢＰＳＧ膜２１を平坦化し、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の各マスク窒化膜１３をそれぞれ露出させる工程を有する。
【００４６】
したがって、本実施形態によれば、ＣＭＰ工程において、ダミーゲート電極の上端部のマスク窒化膜１３が消失するのを防ぐと共に、セルゲート電極の上端部に形成されたマスク窒化膜１３の厚みが薄くなるのを防ぐことができる。したがって、セルゲート電極の上端部のマスク窒化膜１３の厚み十分に確保することができる。
【００４７】
加えて、ダミーゲート電極６の、マスク窒化膜１３の直下に形成されたタングステン膜１２が露出することを防止することができ、ダミーゲート電極６のタングステン膜１２の消失や、ＣＭＰ工程においてタングステン膜１２の飛散による汚染などが発生するのを防止することができる。
【００４８】
（第２の実施形態）
次に、第２の実施形態について図面を参照して説明する。第２の実施形態は、上述した第１の実施形態の製造方法に、セルコンタクトを形成する工程が追加されている点だけが異なっているので、図９に示した工程以降の工程についてのみ説明する。なお、第２の実施形態において、第１の実施形態と同一の部材には、同一符号を付して説明を省略する。図１１及び図１２は、第２の実施形態を説明するための断面図である。
【００４９】
第２の実施形態では、図９に示した工程の後、メモリセルトランジスタにおいて隣接するセルゲート電極５の間に、図１１に示すように、半導体基板３の表面に到達するコンタクトホール２３を形成する。コンタクトホール２３の内部では、マスク窒化膜１３に対して選択比がとれる条件を用いてＢＰＳＧ膜をエッチングして、セルゲート電極５の間の拡散層を開口する。
【００５０】
図１１に示すように、リンドープシリコン膜２４をコンタクトホールの内部に埋め込むと共に、リンドープシリコン膜２４をＢＰＳＧ膜２１の上に亘って形成する。
【００５１】
つぎに、ＣＭＰ工程においてリンドープシリコン膜２４を研磨し、ＢＰＳＧ膜２１の上を覆うリンドープシリコン膜２４を除去することで、ＢＰＳＧ膜２１の表面を露出させる。さらに引き続き、ＢＰＳＧ膜２１と、コンタクトホール２４の内部のリンドープシリコン膜２４を研磨する。ＢＰＳＧ膜２１を、ＣＭＰ工程において研磨することによって、各ゲート電極５，６，７の上層間膜を平坦化させる。ＣＭＰ工程における研磨では、マスク窒化膜１３に対して選択比がとれる条件を用いて研磨する。
【００５２】
そして、上述した第１の実施形態と同様に、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の各上端部にそれぞれ形成されたマスク窒化膜１３の上面を露出させ、図１２に示すように、各マスク窒化膜１３が露出した位置で、ＢＰＳＧ膜２１の研磨を停止する。このようにしてＢＰＳＧ膜２１を平坦化することによって、半導体チップ内において層間絶縁膜の高さにばらつきが生じるのを抑制し、各ゲート電極５，６，７の高さを均一に形成することができる。
【００５３】
このＣＭＰ工程においても第１の実施形態と同様に、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７のうちで、半導体基板１の表面からの高さが最も高いダミートランジスタのゲートゲート電極６の上端部に形成されたＳＷ窒化膜１５の上面が最も先に露出する。その後、周辺トランジスタの周辺ゲート電極７上のマスク窒化膜１３の上面が露出する。
【００５４】
研磨が比較的進行しやすいメモリセルアレイを構成する複数のセルゲート電極５が配列された部分の端部には、ダミートランジスタのダミーゲート電極６が配置されている。そして、ダミーゲート電極６の上端部に形成されたＳＷ窒化膜１５を残しておくことで、ダミーゲート電極６の高さが、セルゲート電極５及び周辺ゲート電極７の高さよりも、ＳＷ窒化膜１５の厚さ分だけ高く形成される。これによって、ダミーゲート電極６の上端部のＳＷ窒化膜１５が、ＣＭＰ工程において研磨加工のストッパとして機能する。このため、メモリセルトランジスタアレイ内に配置された各セルゲート電極５に形成されたマスク窒化膜１３が研磨によって削られ過ぎることが防止される。
【００５５】
なお、ＣＭＰ工程における研磨加工では、例えばシリカ系スラリなどが用いられる。
【００５６】
本実施形態によれば、微細なセルゲート電極５の間にコンタクトプラグを形成すると共に、ＢＰＳＧ膜２１からなる層間絶縁膜の平坦化を行うことができる。つまり、本実施形態では、メモリセルコンタクトのコンタクトプラグを形成するためにリンドープシリコン膜２４を研磨するＣＭＰ工程が、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の上層に位置する層間絶縁膜であるＢＰＳＧ膜２１を平坦化するＣＭＰ工程を兼ねることができ、製造コストの低減を図ることができる。
【符号の説明】
【００５７】
Ａ１  メモリセル領域
Ａ２  周辺回路領域
３  半導体基板
５  セルゲート電極
６  周辺ゲート電極
７  ダミーゲート電極
１３  マスク窒化膜（第１絶縁膜、第１シリコン窒化膜）
１５  ＳＷ窒化膜（第２絶縁膜、第２シリコン窒化膜）
１６  第１レジスト膜
１７、２０  サイドウォールスペーサ（側壁絶縁膜）
１８  ＳＷ酸化膜（第３絶縁膜）
１９  第２レジスト膜
２１  ＢＰＳＧ膜（第４絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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