(57)【要約】【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。【選択図】図１
2011018825.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に対して垂直な側面を有する少なくとも一つのシリコンピラーと、
前記シリコンピラーの側面を覆うゲート絶縁膜と、
前記半導体基板の主面に対して垂直な内周側面及び外周側面を有し、前記ゲート絶縁膜を介して前記内周側面と前記シリコンピラーの側面とが対向するよう、前記シリコンピラーの側面を覆うゲート電極と、
前記ゲート電極の前記外周側面の少なくとも一部を覆うゲート電極保護膜と、
前記ゲート電極及び前記ゲート電極保護膜の上方に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記ゲート電極保護膜に接するゲートコンタクトプラグとを備えることを特徴とする半導体装置。
【請求項２】
前記少なくとも一つのシリコンピラーは第１及び第２のシリコンピラーを含み、
前記ゲート絶縁膜は、前記第１及び第２のシリコンピラーそれぞれの側面を覆い、
前記ゲート電極は、前記内周側面と前記第１及び第２のシリコンピラーそれぞれの側面とが対向するよう、前記第１及び第２のシリコンピラーの側面を覆い、
前記ゲートコンタクトプラグは、前記ゲート電極の上面のうち、前記第２のシリコンピラーの周縁に位置する部分の一部に接し、
前記半導体装置は、
それぞれ前記第１のシリコンピラーの上部及び下部に形成された第１及び第２の拡散層と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記第１の拡散層に接する第１の拡散層コンタクトプラグと、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記第１の拡散層に接する第２の拡散層コンタクトプラグとをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記少なくとも一つのシリコンピラーは、複数の第１のシリコンピラーと、少なくとも一つの第２のシリコンピラーとを含み、
前記ゲート絶縁膜は、前記第１及び第２のシリコンピラーそれぞれの側面を覆い、
前記ゲート電極は、前記内周側面と前記第１及び第２のシリコンピラーそれぞれの側面とが対向するよう、前記第１及び第２のシリコンピラーの側面を覆い、
前記ゲートコンタクトプラグは、前記ゲート電極の上面のうち、前記第２のシリコンピラーの周縁に位置する部分の一部に接し、
前記半導体装置は、
前記各第１のシリコンピラーの上部に形成された複数の第１の拡散層と、
前記各第１のシリコンピラーの下部の前記半導体基板内に形成された第２の拡散層と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記第１の拡散層に接する第１の拡散層コンタクトプラグをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極はポリシリコン膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート電極は窒化チタンとタングステンの積層膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
少なくとも一つのシリコンピラーを有するシリコン基板の主面にゲート電極材料を成膜する工程と、
前記ゲート電極材料をエッチバックすることにより、前記シリコンピラーの側面に前記ゲート電極材料を残す工程と、
前記ゲート電極材料を覆うゲート電極保護膜を成膜する工程と、
前記ゲート電極保護膜をエッチバックすることにより、前記ゲート電極材料の側面に前記ゲート電極保護膜を残す工程と、
前記ゲート電極保護膜のエッチバックの後、前記ゲート電極材料をエッチバックすることにより、前記ゲート電極材料の上面位置を下げる工程と、
前記ゲート電極材料及び前記ゲート電極保護膜を覆う層間酸化膜を成膜する工程と、
前記ゲート電極材料及び前記ゲート電極保護膜の上方の前記層間酸化膜にコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記少なくとも一つのシリコンピラーは第１及び第２のシリコンピラーを含み、
前記第１のシリコンピラーの上部及び下部に、それぞれ第１及び第２の拡散層を形成する工程と、
それぞれ前記第１及び第２の拡散層に接する第１及び第２のコンタクトプラグを形成する工程とをさらに備え、
前記コンタクトホールを形成する工程では、前記ゲート電極の上面のうち、前記第２のシリコンピラーの周縁に位置する部分の一部の上方の前記層間酸化膜にコンタクトホールを形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記少なくとも一つのシリコンピラーは、複数の第１のシリコンピラーと、少なくとも一つの第２のシリコンピラーとを含み、
前記各第１のシリコンピラーの上部に第１の拡散層を形成する工程と、
前記各第１のシリコンピラーの下部の前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層に接する第１のコンタクトプラグを形成する工程とをさらに備え、
前記コンタクトホールを形成する工程では、前記ゲート電極の上面のうち、前記第２のシリコンピラーの周縁に位置する部分の一部の上方の前記層間酸化膜にコンタクトホールを形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極材料はポリシリコンであることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極材料は窒化チタンとタングステンの積層材料であることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に３Ｄピラー縦型トランジスタを用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を構成するトランジスタとして、チップサイズ低減と性能向上の観点から、基板の主面に対して垂直な方向に電流が流れる３次元の縦型オールアラウンドゲートトランジスタ（以下、３Ｄピラー縦型トランジスタと称する。）が提案されている（特許文献１，２参照）。
【０００３】
特許文献２に開示される３Ｄピラー縦型トランジスタでは、シリコン基板の表面に複数のシリコンピラーが設けられ、その一部はトランジスタのチャネルとして用いられる。チャネルとして用いられるシリコンピラーの上部と下部には、それぞれソースドレインの一方となる不純物拡散層が形成される。
【０００４】
ゲート電極はシリコンピラーの側壁を覆うようにして設けられる。具体的には、シリコンピラー上部にシリコンピラー形成用の窒化膜マスクが残った状態で、ポリシリコンなどのゲート電極材料を成膜し、異方性ドライエッチングによるエッチバックを行う。これにより、シリコンピラーの側壁のみにゲート電極が残る。上記したシリコンピラー上部の不純物拡散層（以下、上部拡散層と称する。）は、ゲート電極の形成後に、窒化膜マスクを除去してできるホールの内部に形成される。なお、上部拡散層を形成する際には、ホールの内壁面にサイドウォール窒化膜が設けられる。これにより、上部拡散層とゲート電極との間にはサイドウォール窒化膜が介在することから、両者の接触が防止される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３４１５号公報
【特許文献２】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上部拡散層とゲート電極とを薄いサイドウォール窒化膜によって分離すると、両者間には比較的大きな浮遊容量が形成される。この浮遊容量は、消費電力の増大、動作速度の低下をもたらすことから、できるだけ小さくすることが望ましい。そこで、ゲート電極材料のエッチバックを比較的長時間にわたって行うことでゲート電極の上面位置を下げ、それによって上部拡散層とゲート電極との間の浮遊容量を低減する方法が検討されている。
【０００７】
しかしながら、ゲート電極材料のエッチバックは横方向にも進むことから、長時間エッチバックを行うとシリコンピラーの側壁を覆うゲート電極の膜厚が薄くなってしまう。このため、ゲート電極と上層の配線とを接続するためのコンタクトプラグを作製するためにゲートコンタクトホールを開口する際、ゲートコンタクトホールが薄くなったゲート電極を踏み外して、ゲートコンタクトプラグがシリコン基板（特に、シリコンピラー下部の不純物拡散層）とショートしてしまうおそれがある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直な側面を有する少なくとも一つのシリコンピラーと、前記シリコンピラーの側面を覆うゲート絶縁膜と、前記半導体基板の主面に対して垂直な内周側面及び外周側面を有し、前記ゲート絶縁膜を介して前記内周側面と前記シリコンピラーの側面とが対向するよう、前記シリコンピラーの側面を覆うゲート電極と、前記ゲート電極の前記外周側面の少なくとも一部を覆うゲート電極保護膜と、前記ゲート電極及び前記ゲート電極保護膜の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記ゲート電極保護膜に接するゲートコンタクトプラグとを備えることを特徴とする。
【０００９】
本発明による半導体装置の製造方法は、少なくとも一つのシリコンピラーを有するシリコン基板の主面にゲート電極材料を成膜する工程と、前記ゲート電極材料をエッチバックすることにより、前記シリコンピラーの側面に前記ゲート電極材料を残す工程と、前記ゲート電極材料を覆うゲート電極保護膜を成膜する工程と、前記ゲート電極保護膜をエッチバックすることにより、前記ゲート電極材料の側面に前記ゲート電極保護膜を残す工程と、前記ゲート電極保護膜のエッチバックの後、前記ゲート電極材料をエッチバックすることにより、前記ゲート電極材料の上面位置を下げる工程と、前記ゲート電極材料及び前記ゲート電極保護膜を覆う層間酸化膜を成膜する工程と、前記ゲート電極材料及び前記ゲート電極保護膜の上方の前記層間酸化膜にコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲートコンタクトプラグとゲート電極との位置ずれマージンが上がるので、ゲートコンタクトプラグがシリコン基板とショートしてしまう可能性を低減できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態による半導体装置のうち、周辺回路に含まれる３Ｄピラー縦型トランジスタの構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。（ａ）は（ｂ）のＡ−Ａ’線断面図である。
【図２】本発明の実施の形態による半導体装置のうち、メモリセル領域に含まれる複数の３Ｄピラー縦型トランジスタの構造を示す、図４（ａ）のＢ−Ｂ’線断面図である。
【図３】本発明の実施の形態による半導体装置のうち、メモリセル領域に含まれる複数の３Ｄピラー縦型トランジスタの構造を示す、図４（ａ）のＣ−Ｃ’線断面図である。
【図４】（ａ）（ｂ）ともに、本発明の実施の形態による半導体装置のうち、メモリセル領域に含まれる複数の３Ｄピラー縦型トランジスタの構造を示す略平面図である。
【図５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図７】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１４】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１７】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図１９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２４】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２７】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図２９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３４】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３７】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図３９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４３】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４４】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４５】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４６】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４７】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【図４８】本実施の形態の変形例による半導体装置の製造方法を説明するための工程図であり、メモリセル領域に含まれる３Ｄピラー縦型トランジスタの製造工程を示している。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本実施の形態では、ＤＲＡＭ(Dynamic Random Access Memory)である半導体装置１０を例として説明する。
【００１３】
図１（ａ）及び（ｂ）は、本発明の実施の形態による半導体装置１０のうち、周辺回路に含まれる３Ｄピラー縦型トランジスタの構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ’線断面図となっている。
【００１４】
図１（ａ）及び（ｂ）に示すように、本実施の形態による半導体装置１０は、シリコン基板１１の主面に形成されたＳＴＩ(Shallow Trench Isolation)１２と、ＳＴＩ１２に囲まれた領域（活性領域）内に形成された第１及び第２のシリコンピラー１４Ａ，１４Ｂとを備えている。
【００１５】
第１及び第２のシリコンピラー１４Ａ，１４Ｂは隣接して並立しており、ともにシリコン基板１１の主面に対して垂直な側面を有している。第１及び第２のシリコンピラー１４Ａ，１４Ｂの各側面には、熱酸化により、それぞれ第１及び第２のゲート絶縁膜１５Ａ，１５Ｂが形成されている。
【００１６】
第１及び第２のゲート絶縁膜１５Ａ，１５Ｂの外周を取り囲むようにして、ポリシリコン膜からなるゲート電極１６が形成されている。第１及び第２のシリコンピラー１４Ａ，１４Ｂの間隔はゲート電極１６の膜厚の２倍未満に設定されており、それゆえ、第１のシリコンピラー１４Ａの外周にあるゲート電極１６と第２のシリコンピラー１４Ｂの外周にあるゲート電極１６とは一体化して、１つのゲート電極１６を構成している。
【００１７】
ゲート電極１６は、基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有する。内周側面１６ａは、ゲート絶縁膜１５Ａ，１５Ｂを介して第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面と対向している。外周側面１６ｂは、シリコン窒化膜からなるゲート電極保護膜１７によって覆われている。
【００１８】
第２のシリコンピラー１４Ｂの上部には、シリコンピラーを形成する際にマスクとして用いた基板保護膜（シリコン酸化膜）１８及びキャップ絶縁膜（シリコン窒化膜）１９が、除去されずに残っている。なお、これら基板保護膜１８及びキャップ絶縁膜１９は、ＳＴＩ１２の上部にも同様に残されている。
【００１９】
一方、第１のシリコンピラー１４Ａの上部では基板保護膜１８及びキャップ絶縁膜１９は除去されており、代わりに第１の拡散層２０が形成されている。
【００２０】
第１及び第２のシリコンピラー１４Ａ，１４Ｂの下部には第２の拡散層２３が形成されている。第２の拡散層２３は、第１及び第２のシリコンピラー１４Ａ，１４Ｂの真下の領域ではなく、シリコンピラーが形成されていないシリコン基板１１の平坦領域に形成されている。
【００２１】
半導体装置１０はさらに、シリコン基板１１の主面を覆うシリコン酸化膜からなる層間絶縁膜３０を備えている。層間絶縁膜３０の膜厚は、上記した第１の拡散層２０やキャップ絶縁膜１９の高さを超える膜厚に設定されている。
【００２２】
層間絶縁膜３０には、３本のスルーホール導体ＤＣ１（第１の拡散層コンタクトプラグ），ＤＣ２（第２の拡散層コンタクトプラグ），ＧＣ（ゲートコンタクトプラグ）が形成されている。第１の拡散層コンタクトプラグＤＣ１の下部は第１の拡散層２０の上面に、第２の拡散層コンタクトプラグＤＣ２の下部は第２の拡散層２３に、ゲートコンタクトプラグＧＣの下部はゲート電極１６及びゲート電極保護膜１７の上面に、それぞれ接している。なお、ゲートコンタクトプラグＧＣは、ゲート電極１６の上面のうち、第２のシリコンピラー１４Ｂの周縁に位置する部分の一部（第２のシリコンピラー１４Ｂを挟んで第１のシリコンピラー１４Ａと反対側の一部分）に接している。各コンタクトプラグＤＣ１，ＤＣ２，ＧＣの各上部は、層間絶縁膜３０上に形成された配線層（不図示）に接続されている。
【００２３】
以上のような構造を有する半導体装置１０では、第１のシリコンピラー１４Ａがトランジスタのチャネルとなる。第１の拡散層２０はソース及びドレインの一方として機能し、第２の拡散層２３はソース及びドレインの他方として機能する。トランジスタのソース／ドレイン／ゲートは、各コンタクトプラグＤＣ１，ＤＣ２，ＧＣによって配線層に引き出される。
【００２４】
トランジスタのオンオフ制御は、ゲートコンタクトプラグＧＣを通じてゲート電極１６に与える電界により行う。チャネルは、第１の拡散層２０と第２の拡散層２３との間に位置する第１のシリコンピラー１４Ａ内に形成される。
【００２５】
第２のシリコンピラー１４ＢはゲートコンタクトプラグＧＣを作るために設けられたダミーピラーであり、トランジスタとして機能するものではない。第２のシリコンピラー１４Ｂを設けることにより、ゲート電極１６の平坦な部分を形成するためのフォトリソグラフィが不要なゲート電極構造が実現されている。
【００２６】
以上説明した半導体装置１０の構造によれば、ゲート電極１６の上面位置を十分に降下させることが可能になる。すなわち、上述したように、ゲート電極１６の外周側面１６ｂがシリコン窒化膜からなるゲート電極保護膜１７によって覆われているため、上面位置を降下させることを目的としてポリシリコンからなるゲート電極１６をエッチバックする際、横方向にエッチバックが進行することはない。したがって、第１の拡散層２０とゲート電極１６との間の浮遊容量を低減するためにゲート電極１６の上面位置を十分に降下させても、ゲート電極１６の膜厚は保たれるため、ゲートコンタクトプラグＧＣと第２の拡散層２３とがショートしてしまう可能性を低減できる。逆の観点から言えば、ゲート電極１６の膜厚が薄くなりすぎることを心配せずにゲート電極１６のエッチバックを進めることが可能であり、ゲート電極１６の上面位置を十分に降下させることができるので、第１の拡散層２０とゲート電極１６との間の浮遊容量を十分に低減できる。
【００２７】
次に、図２〜図４は本発明の第２の実施の形態による半導体装置１０のうち、メモリセル領域に含まれる複数の３Ｄピラー縦型トランジスタの構造を示す図であり、図２及び図３は略断面図、図４（ａ）及び（ｂ）は略平面図である。図２及び図３はそれぞれ、図４（ａ）のＢ−Ｂ’線断面図及びＣ−Ｃ’線断面図となっている。
【００２８】
メモリセル部分においても、３Ｄピラー縦型トランジスタの基本的な構造は周辺回路部分と同様である。つまり、３Ｄピラー縦型トランジスタを構成する第１のシリコンピラー１４Ａとダミーピラーである第２のシリコンピラー１４Ｂとが設けられ、これらの側面はそれぞれ、ゲート絶縁膜１５Ａ及び１５Ｂで覆われている。そして、ゲート電極１６は、ゲート絶縁膜１５Ａ及び１５Ｂを介して、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面を覆っている。ゲート電極１６は基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、このうち内周側面１６ａは、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面との対向面となっている。一方、外周側面１６ｂは、シリコン窒化膜からなるゲート電極保護膜１７によって覆われている。このゲート電極保護膜１７により、ゲートコンタクトプラグＧＣと第２の拡散層２３とがショートしてしまう可能性を低減できる。そのメカニズムは、周辺回路に関して説明したものと同様である。
【００２９】
周辺回路とメモリセルの最も大きな構造上の違いは、図４に示すように、複数のシリコンピラーがマトリクス状に配置されている点にある。マトリクスの左端列には第２のシリコンピラー１４Ｂが配置され、他の列には第１のシリコンピラー１４Ａが配置される。
【００３０】
行方向（図４の横方向）に整列する各シリコンピラー（１つの第２のシリコンピラー１４Ｂと複数の第１のシリコンピラー１４Ａ）の各側面に形成されるゲート電極１６は、図２及び図４（ａ）に示すように、一体化して１つのゲート電極１６を構成している。このゲート電極１６は、図２及び図４（ｂ）に示すように、行ごとに、ゲートコンタクトプラグＧＣを介してワード線ＷＬに接続している。各第２のシリコンピラー１４Ｂはセルトランジスタを構成しており、図２及び図３に示すように、それぞれ第１の拡散層コンタクトプラグＤＣ１を介して、セルキャパシタＣｐに接続されている。
【００３１】
セルキャパシタＣｐは、図２及び図３に示すように、第１の拡散層コンタクトプラグＤＣ１に接続されたシリンダ型の下部電極６１と、ビット線ＢＬに接続された円柱型の上部電極６２と、下部電極６１と上部電極６２との間に設けられた容量絶縁膜６３とによって構成されている。ビット線ＢＬは、ワード線ＷＬと交差する方向に延設されており、図３及び図４（ｂ）に示すように、列方向に並ぶ複数のセルキャパシタＣｐを相互に接続する。
【００３２】
以上の構成により、ワード線ＷＬがハイレベルとなると、対応する行に配置されたセルトランジスタがオンし、ビット線ＢＬがセルキャパシタＣｐを介して共通ノードである第２の拡散層２３に接続される。これにより、ビット線ＢＬを介してセルキャパシタＣｐの読み書きを行えるようになる。
【００３３】
次に、本実施の形態による半導体装置１０の製造方法について詳細に説明する。
【００３４】
図５〜図４２は、本実施の形態による半導体装置１０の製造方法を説明するための工程図である。ここで説明する製造方法は、周辺回路内の３Ｄピラー縦型トランジスタとメモリセル領域内の３Ｄピラー縦型トランジスタを同時に形成する方法であり、両方の図面を示しながら説明する。つまり、図５〜図４２のうち、図５、図７などの奇数番号の図面は、周辺回路に含まれる３Ｄピラー縦型トランジスタの製造工程を示すもので、図１（ｂ）のＡ−Ａ’線断面に対応する断面を示している。一方、図６、図８などの偶数番号の図面は、メモリセル領域に含まれる複数の３Ｄピラー縦型トランジスタの製造工程を示すもので、各図の（ａ）及び（ｂ）はそれぞれ、図４（ａ）のＢ−Ｂ’線断面及びＣ−Ｃ’線断面に対応する断面を示している。
【００３５】
さて、半導体装置１０の製造では、まずシリコン基板１１を用意し、このシリコン基板１１上にＳＴＩ１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図５及び図６（ａ））。なお、実際のシリコン基板１１にはより多くの活性領域が形成されるが、図面では一部の活性領域のみを示している。特に限定されるものではないが、本実施の形態の活性領域１３は矩形状を有している。
【００３６】
ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＨＤＰ(High Density Plasma)法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰにより除去し、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２を形成する。
【００３７】
次に、活性領域１３内に第１及び第２のシリコンピラー１４Ａ，１４Ｂを同時に形成する。シリコンピラー１４Ａ，１４Ｂの形成では、まずシリコン基板１１の全面にシリコン酸化膜からなる基板保護膜１８を形成し、その上にさらに、シリコン窒化膜からなる絶縁膜１９を形成する（図７並びに図８（ａ）及び（ｂ））。特に限定されるものではないが、基板保護膜１８は熱酸化そして絶縁膜１９はＣＶＤ(Chemical Vapor Deposition)法で形成することができ、基板保護膜１８の膜厚は約５ｎｍ、絶縁膜１９の膜厚は約１２０ｎｍであることが好ましい。
【００３８】
その後、絶縁膜１９をパターニングすることにより、第１及び第２のシリコンピラー１４Ａ，１４Ｂ並びにＳＴＩ１２の各形成位置にそれぞれ対応するパターンを含むマスクパターンを形成する（図９並びに図１０（ａ）及び（ｂ））。以下の説明では、シリコンピラー１４Ａの形成位置に対応する絶縁膜１９を特に他と区別し、絶縁膜１９ａと称する。なお、このパターニングの際、図４（ａ）に示すように、基板保護膜１８も同様にパターニングしてもよい。また、活性領域１３内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆う絶縁膜１９のエッジは、活性領域１３の外周よりもやや外側に位置させることとしてもよい。
【００３９】
こうしてパターニングされたマスクパターンを用いるドライエッチングにより、活性領域１３の露出面を掘り下げる（図１１並びに図１２（ａ）及び（ｂ））。このエッチング工程により、シリコン基板１１の主面に対してほぼ垂直な第１及び第２のシリコンピラー１４Ａ，１４Ｂが形成される。また、残存する絶縁膜１９は、シリコンピラーなどの上側を覆うキャップ絶縁膜となる。
【００４０】
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面にサイドウォール絶縁膜４０を形成する（図１３並びに図１４（ａ）及び（ｂ））。サイドウォール絶縁膜４０は、絶縁膜１９を残したまま活性領域１３の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成する。これにより、活性領域１３の外周面（ＳＴＩ１２の内周面）と、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面とがサイドウォール絶縁膜４０に覆われた状態となる。
【００４１】
次に、活性領域１３の露出面（つまり活性領域１３の底面）にシリコン酸化膜２２を熱酸化により形成する（図１５並びに図１６（ａ）及び（ｂ））。このとき、第１及び第２のシリコンピラー１４Ａ，１４Ｂの上面及び側面は、それぞれキャップ絶縁膜１９及びサイドウォール絶縁膜４０によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜２２の膜厚は約３０ｎｍであることが好ましい。
【００４２】
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの下部に第２の拡散層２３を形成する（図１７並びに図１８（ａ）及び（ｂ））。第２の拡散層２３は、活性領域１３の表面に形成されたシリコン酸化膜２２を介して、シリコン基板１１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
【００４３】
次に、サイドウォール絶縁膜４０をウェットエッチングにより除去する（図１９並びに図２０（ａ）及び（ｂ））。これにより、活性領域１３の底面に形成されたシリコン酸化膜２２、並びに、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面が露出した状態となる。第１及び第２のシリコンピラー１４Ａ，１４Ｂの上面は、キャップ絶縁膜１９で覆われたままである。
【００４４】
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面にゲート絶縁膜１５Ａ，１５Ｂを同時に形成する（図２１並びに図２２（ａ）及び（ｂ））。ゲート絶縁膜１５Ａ，１５Ｂは熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。
【００４５】
次に、ポリシリコン膜からなるゲート電極１６を形成する。ゲート電極１６は、基板１１の全面に約４０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後、異方性ドライエッチングによって、ポリシリコン膜をエッチバックすることにより形成する（図２３並びに図２４（ａ）及び（ｂ））。このエッチバックは、市販されている並行平板型のＲＩＥ(Reactive Ion Etching)装置を用いて、ＣＨ２Ｆ２ガス４０ｓｃｃｍ、Ｏ２ガス２０ｓｃｃｍ、Ａｒガス２５０ｓｃｃｍを導入し、圧力１２０ｍＴｏｒｒの下、ＲＦ４００Ｗで、キャップ絶縁膜１９及びシリコン酸化膜２２の表面が露出するまで行う。これにより、シリコンピラー１４Ａ，１４Ｂの各側面はゲート電極１６で覆われた状態となる。ＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。
【００４６】
なお、周辺回路では、図２３に示すように第１及び第２のシリコンピラー１４Ａ，１４Ｂ間の距離がゲート電極１６の膜厚の２倍未満に設定される。このため、第１のシリコンピラー１４Ａの側面に形成されたゲート電極１６と、第２のシリコンピラー１４Ｂの側面に形成されたゲート電極１６とは、第１及び第２のシリコンピラー１４Ａ，１４Ｂの間の隙間部分で接触し、一体化している。また、メモリセル領域でも、図２４（ａ）に示すように行方向に並ぶシリコンピラー間の距離がゲート電極１６の膜厚の２倍未満に設定されている。このため、これらのシリコンピラーの各側面に形成されるゲート電極１６は、シリコンピラー間の隙間部分で接触し、一体化して１つのゲート電極１６を構成している。一方、図２４（ｂ）に示すように、列方向に並ぶシリコンピラー間の距離は、行方向に並ぶシリコンピラー間の距離に比べて若干長めに設定されている。図２４（ｂ）では、シリコンピラーの各側面に形成されるゲート電極１６が互いに接触して一体化しているように描いているが、この工程で一体化させる必要はなく、仮に一体化したとしても後述する工程で分離することになる。
【００４７】
次に、２０ｎｍ程度のシリコン窒化膜をＣＶＤ法により成膜し、異方性ドライエッチングにより窒化膜のエッチバックを行うことで、シリコン窒化膜からなるゲート電極保護膜１７を形成する（図２５並びに図２６（ａ）及び（ｂ））。エッチバックは、ゲート電極１６の上面が露出するまで行う。なお、このエッチバックでは、各図にも示したようにキャップ絶縁膜１９もエッチングされるので、キャップ絶縁膜１９の厚さはこのエッチバックによってエッチングされる量を考慮して厚めにしておくことが好ましい。
【００４８】
ここまでの工程により、ゲート電極１６の外周側面１６ｂは、シリコン窒化膜からなるゲート電極保護膜１７によって覆われることになる。したがって、次の工程でゲート電極１６をエッチバックする際、ゲート電極保護膜１７がバリアとなり、横方向へのエッチングは行われない。
【００４９】
さて、ゲート電極保護膜１７を形成したら、次にゲート電極１６のエッチバックを行う。具体的には、上述したポリシリコン膜の異方性ドライエッチングを再度行う。これにより、図２７並びに図２８（ａ）及び（ｂ）に示すように、ゲート電極１６の上面位置が下降する。この処理の目的は、後の工程で形成する第１の拡散層２０とゲート電極１６との間の浮遊容量を低減することにある。したがって、ゲート電極１６の上面位置の高さはシリコンピラーの上面位置と同じ高さとすることが最も好ましいが、実際には誤差を考慮し、各図に示すように、シリコンピラーの上面位置より少し高い程度を目標とすることとしてもよい。
【００５０】
次に、メモリセル領域で列方向のゲート電極１６を分離する処理を行う。具体的には、まずＬＰ−ＣＶＤ(Low-Pressure Chemical-Vapor Deposition)法により、基板１１の全面にシリコン酸化膜４１を成膜する（図２９並びに図３０（ａ）及び（ｂ））。シリコン酸化膜４１の膜厚は、図３０（ｂ）に示した第１のシリコンピラー１４Ａ間がシリコン酸化膜４１で完全に埋まってしまわない程度（例えば２０ｎｍ程度。）とすることが好適である。
【００５１】
シリコン酸化膜４１を成膜したら、その上にフォトレジスト４２を塗布する。そして、マスクパターンを使って露光することにより、図３２（ｃ）に示すように、メモリセル領域で列方向に並ぶ第１のシリコンピラー１４Ａ間に開口部４２ａを設け、さらに異方性ドライエッチングにより開口部４２ａ内のシリコン酸化膜４１を除去する（図３１並びに図３２（ａ）及び（ｂ））。
【００５２】
次に、フォトレジスト４２を除去し、シリコン酸化膜４１をマスク（ワード線酸化膜マスク）とする異方性ドライエッチングによりゲート電極１６をエッチングする（図３３並びに図３３（ａ）及び（ｂ））。このエッチングではある程度オーバーエッチングを行い、メモリセル領域で列方向に並ぶ第１のシリコンピラー１４Ａ間でゲート電極１６を確実に分離させる。なお、各図に示すように、シリコン酸化膜４１も同時にある程度エッチングされる。
【００５３】
次に、ＨＤＰ(High Density Plasma)法により基板１１全面にシリコン酸化膜を成膜し、キャップ絶縁膜１９をストッパとするＣＭＰにより平坦化する。その後さらに、基板１１全面にプラズマ酸化膜を１０ｎｍ程度成膜することで、層間絶縁膜４３を形成する（図３５並びに図３６（ａ）及び（ｂ））。層間絶縁膜４３には、各図に示すように、キャップ絶縁膜１９ａを露出させる開口部４３ａを形成する。開口部４３ａの形成には、リソグラフィマスクを用いた異方性ドライエッチングを用いる。
【００５４】
次に、熱燐酸によりキャップ絶縁膜１９ａを除去し、第１のシリコンピラー１４Ａ上部の基板保護膜１８を露出させる。そして、キャップ絶縁膜１９ａを除去してできたスルーホール４３ｂの内部に、ＣＶＤ法と異方性ドライエッチングによりサイドウォール窒化膜２１を形成する（図３７並びに図３８（ａ）及び（ｂ））。サイドウォール窒化膜２１を形成するのは、後述する工程でスルーホール４３ｂの内部に充填する導電性材料（第１の拡散層２０）とゲート電極１６との絶縁をとるためである。
【００５５】
次に、希フッ酸によりスルーホール４３ｂ底面の基板保護膜１８を除去した後、スルーホール４３ｂ内にシリコンを選択的エピタキシャル成長させ、シリコン基板１１中の不純物とは反対の導電型を有する不純物のイオン注入と活性化ＲＴＡを施すことにより、第１の拡散層２０を形成する（図３９並びに図４０（ａ）及び（ｂ））。
【００５６】
次に、ＨＤＰ法により基板１１の全面にシリコン酸化膜を堆積し、ＣＭＰにより表面を平坦化することで、層間絶縁膜４４を形成する（図４１並びに図４２（ａ）及び（ｂ））。そして、リソグラフィマスクと異方性ドライエッチングにより、層間絶縁膜４４にスルーホール４４ａ（コンタクトホール）を設ける。このスルーホール４４ａはゲートコンタクトプラグＧＣを埋め込むためのものであり、第２のシリコンピラー１４Ｂの側面の上方で、かつゲート電極１６及びゲート電極保護膜１７が露出する位置に設けられる。スルーホール４４ａを設けるための異方性ドライエッチングは、Ｃ４Ｆ６ガス、Ｏ２ガス、Ａｒガスを総流量２５０ｓｃｃｍになるよう導入しながら、圧力を２０ｍＴｏｒｒとして行う。また、この異方性ドライエッチングの際、第２のシリコンピラー１４Ｂ上のキャップ絶縁膜１９とゲート電極保護膜１７とがゲート電極１６へのコンタクトガイドとして機能することから、スルーホール４４ａとゲート電極１６との間での位置ずれの発生が防止されている。
【００５７】
次に、層間絶縁膜４４にさらに第１及び第２の拡散層コンタクトプラグＤＣ１，ＤＣ２を埋め込むためのスルーホールを設け、スルーホール４４ａを含む各スルーホール内にタングステンを埋め込むことにより、図１（ａ）、図２、及び図３に示したようにゲートコンタクトプラグＧＣ、第１及び第２の拡散層コンタクトプラグＤＣ１，ＤＣ２を形成する。その後、さらに上層に、ワード線ＷＬやビット線ＢＬを含む配線層やキャパシタＣｐなどを形成し、半導体装置１０が完成する。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５９】
例えば、上記実施の形態ではゲート電極１６をポリシリコン膜で構成したが、ゲート電極１６を窒化チタンとタングステンの積層膜としてもよく、そうすることでワード線抵抗を低減することが可能になる。以下、この場合の半導体装置１０の製造方法のうちゲート電極１６のエッチングを行う工程について、上記実施の形態と比較しながら詳しく説明する。
【００６０】
図４３〜図４８は、本変形例による半導体装置１０の製造方法を説明するための工程図である。各図はそれぞれ、上記実施の形態で説明した図２３、図２４、図２７、図２８、図３３、図３４に対応している。
【００６１】
まず、図４３並びに図４４（ａ）及び（ｂ）に示す工程（ゲート電極１６の成膜工程）では、ゲート電極１６として、窒化チタン１６ｙを５ｎｍ程度と、タングステン１６ｘを３５ｎｍ程度、ＣＶＤ法により成膜した後、キャップ絶縁膜１９とシリコン酸化膜２２が露出する程度までエッチバックする。具体的には、まず初めにタングステン１６ｘを異方的にエッチバックし、その後、窒化チタン１６ｙを等方的にエッチバックする。タングステン１６ｘのエッチバックでは、市販されているＩＣＰ型プラズマソースのエッチング装置を用いて、ＣＦ４ガス８０ｓｃｃｍ、Ｎ２ガス５０ｓｃｃｍ、Ｏ２ガス２０ｓｃｃｍを導入し、圧力１０ｍＴｏｒｒの下、ソース１０００Ｗ、バイアス１００Ｗとする。窒化チタン１６ｙのエッチバックでは、市販されているＩＣＰ型プラズマソースのエッチング装置を用いて、Ｃｌ２ガス１００ｓｃｃｍ、ＢＣｌ２ガス２０ｓｃｃｍ、Ａｒガス５０ｓｃｃｍを導入し、圧力１０ｍＴｏｒｒの下、ソース１０００Ｗ、バイアス１０Ｗとする。
【００６２】
次に、図４５並びに図４６（ａ）及び（ｂ）に示す工程（ゲート電極保護膜１７の形成後、ゲート電極１６をエッチバックする工程）では、タングステン１６ｘ及び窒化チタン１６ｙを等方的にエッチングすることにより、ゲート電極１６の上面位置を下降させる。等方的なエッチングを用いるのは、異方的なタングステンのエッチングでは、タングステンとシリコン酸化膜２２とのエッチングレートがほとんど変わらないためである。等方的なエッチングを行う場合であっても、ゲート電極保護膜１７があるため、ゲート電極１６の横方向の膜厚は維持される。具体的なエッチング条件は、タングステン１６ｘに関しては上述の条件において、バイアスを１０Ｗに変更したものとなる。窒化チタン１６ｙに関しては上述の条件と同一である。
【００６３】
次に、図４７並びに図４８（ａ）及び（ｂ）に示す工程（ワード線酸化膜マスクを用いてゲート電極１６をエッチングする工程）では、まず初めにタングステン１６ｘを異方的にエッチバックし、その後、窒化チタン１６ｙを等方的にエッチバックすることにより、メモリセル領域で列方向に並ぶ第１のシリコンピラー１４Ａ間でゲート電極１６を分離させる。具体的なエッチング条件は上述のとおりである。
【００６４】
他にも、例えば上記実施の形態では半導体装置１０をＤＲＡＭとしたが、本発明は、例えばＰＲＡＭ(Phase change Random Access Memory)などの他の種類の半導体装置にも適用可能である。
【符号の説明】
【００６５】
１０    半導体装置
１１    シリコン基板
１３    活性領域
１４Ａ，１４Ｂ  シリコンピラー
１５Ａ，１５Ｂ  ゲート絶縁膜
１６    ゲート電極
１６ａ  内周側面
１６ｂ  外周側面
１６ｘ  タングステン
１６ｙ  窒化チタン
１７    ゲート電極保護膜
１８    基板保護膜
１９，１９ａ  キャップ絶縁膜
２０    第１の拡散層
２１    サイドウォール窒化膜
２２    シリコン酸化膜
２３    第２の拡散層
３０，４３，４４  層間絶縁膜
４０    サイドウォール絶縁膜
４１    シリコン酸化膜
４２    フォトレジスト
４２ａ，４３ａ  開口部
４３ｂ，４４ａ  スルーホール
６１    下部電極
６２    上部電極
６３    容量絶縁膜
ＢＬ    ビット線
Ｃｐ    セルキャパシタ
ＤＣ１，ＤＣ２  拡散層コンタクトプラグ
ＧＣ    ゲートコンタクトプラグ
ＷＬ    ワード線
【図１】
2011018825.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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