(57)【要約】      （修正有）【課題】ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上に、不純物をドープして形成したメモリセル拡散層７２を含むメモリセル領域７と、周辺回路拡散層８２とゲート電極４を含む周辺回路領域８を備え、メモリセル領域７ではメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられ、周辺回路領域８では周辺回路拡散層８２あるいはゲート電極４２の何れかに接続する第１中間配線層１０Ｂとして設けられる第１配線と、メモリセル領域７ではメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられ、周辺回路領域８では、コンタクトプラグの積層構造を介して周辺回路拡散層８２あるいはゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０とを具備する。【選択図】図１
2011142256.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に不純物をドープして形成した第１拡散層を含むメモリセル領域と、
前記半導体基板上に不純物をドープして形成した第２拡散層とゲート電極を含む周辺回路領域を備え、
前記メモリセル領域においては、前記第１拡散層に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第２拡散層あるいは前記ゲート電極の何れか一方に接続する第１中間配線層として設けられる第１配線と、
前記メモリセル領域においては、前記第１拡散層と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも２以上のコンタクトプラグからなる積層構造を介して、前記第２拡散層あるいは前記ゲート電極の何れか一方に接続する第２中間配線層として設けられる第２配線と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記メモリセル領域において複数の前記第１拡散層が備えられるとともに、前記周辺回路領域において複数の前記第２拡散層が備えられ、
複数の前記第１拡散層の各々に接続される複数の第１コンタクトプラグと、
複数の前記第２拡散層の各々および前記ゲート電極に接続されるとともに、前記メモリセル領域において、前記第１コンタクトプラグの少なくなくとも一部に接続するように形成された第２コンタクトプラグと、
前記メモリセル領域において、前記第１コンタクトプラグの少なくなくとも一部に接続されるとともに、前記周辺回路領域において、前記第２コンタクトプラグの少なくとも一部に接続するように形成された第３コンタクトプラグを備え、
前記ビット配線は、前記第１コンタクトプラグ及び前記メモリセル領域の前記第２コンタクトプラグからなる積層構造を介して前記第１拡散層に接続され、
前記第１中間配線層は、前記周辺回路領域の前記第２コンタクトプラグを介して前記第２拡散層あるいは前記ゲート電極の少なくとも何れか一方に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセル領域において、前記キャパシタ用容量パッドが、前記第１コンタクトプラグ及び前記第３コンタクトプラグからなる積層構造を介して前記第１拡散層と接続されており、
前記周辺回路領域において、前記第２中間配線層が、前記第２コンタクトプラグ及び第３コンタクトプラグからなる積層構造を介して、前記第２拡散層あるいは前記ゲート電極の何れか一方に接続していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
さらに、前記メモリセル領域において、キャパシタ用容量パッドとして設けられた前記第２配線に接続するキャパシタ素子が備えられていることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項５】
さらに、前記周辺回路領域において、第４コンタクトプラグを介して前記第１配線又は前記第２配線と接続される第３配線が備えられていることを特徴とする請求項２〜請求項４の何れか１項に記載の半導体装置。
【請求項６】
半導体基板上のメモリセル領域に配置された第１ＭＯＳトランジスタと、
前記半導体基板上の周辺回路領域に配置された第２及び第３ＭＯＳトランジスタとを備え、
前記第１ＭＯＳトランジスタは、第１ソース／ドレイン電極と及び第1ゲート電極を有し、
前記第２ＭＯＳトランジスタは、第２ソース／ドレイン電極と及び第２ゲート電極を有し、
前記第３ＭＯＳトランジスタは、第３ソース／ドレイン電極及び第３ゲート電極を有しており、
前記メモリセル領域において、前記第１ソース／ドレイン電極の一方に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第２ソース／ドレイン電極の一方と前記第３ゲート電極とを接続する第１中間配線層として設けられる第１配線と、
前記メモリセル領域において、前記第１ソース／ドレイン電極の他方と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも２以上のコンタクトプラグからなる積層構造を介して、前記第２ソース／ドレイン電極の他方と前記第３ソース／ドレイン電極の一方とを接続する第２中間配線層として設けられる第２配線と、
を具備してなることを特徴とする半導体装置。
【請求項７】
前記第１ソース／ドレイン電極の各々に接続される第１コンタクトプラグと、
前記第２ソース／ドレイン電極の各々、前記第２ゲート電極、前記第３ソース／ドレイン電極の各々、及び、前記第３ゲート電極に接続されるとともに、前記メモリセル領域において、前記第１コンタクトプラグの一方に接続する第２コンタクトプラグを備え、
前記ビット配線は、前記メモリセル領域の前記第１コンタクトプラグ及び前記第２コンタクトプラグからなる積層構造を介して前記第１ソース／ドレイン電極の一方に接続され、
前記第１中間配線層は、前記第２コンタクトプラグを介して前記第２ソース／ドレイン電極の一方及び前記第３ゲート電極に接続することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記メモリセル領域において、前記第１コンタクトプラグの他方に接続されるとともに、前記周辺回路領域において、前記第２ソース／ドレイン電極の他方及び前記第３ソース／ドレイン電極の一方と接続される前記第２コンタクトプラグに接続するように形成された第３コンタクトプラグを備え、
前記第２中間配線層は、前記第２及び第３コンタクトプラグを介して前記第２ソース／ドレイン電極の他方と前記第３ソース／ドレイン電極の一方とを接続することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記キャパシタ用容量パッドに接続されるキャパシタ素子を備え、
前記メモリセル領域において、前記キャパシタ用容量パッドが前記第１コンタクトプラグ及び前記第３コンタクトプラグからなる積層構造を介して前記第1ソース／ドレイン電極の他方と接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記周辺回路領域において、前記第１配線を介して前記第３ソース／ドレイン電極の他方及び前記第２ゲート電極に接続する第３中間配線層が設けられ、
前記第３中間配線層は、前記第２コンタクトプラグを介して前記第３ソース／ドレイン電極の他方及び前記第２ゲート電極に接続することを特徴とする請求項７〜請求項９の何れか１項に記載の半導体装置。
【請求項１１】
前記周辺回路領域において、第４コンタクトプラグを介して前記第２中間配線層と接続される第３配線が備えられていることを特徴とする請求項６〜請求項１０の何れか１項に記載の半導体装置。
【請求項１２】
半導体基板上にメモリセル領域と周辺回路領域を備えた半導体装置を製造する方法であって、
前記メモリセル領域に、第１ソース／ドレイン電極及び第１ゲート電極を備えた第１ＭＯＳトランジスタを形成し、前記周辺回路領域に、第２ソース／ドレイン電極及び第２ゲート電極を備えた第２ＭＯＳトランジスタを形成する工程と、
前記第１ソース／ドレイン電極の一方と接続するビット配線を形成すると同時に、前記第２ソース／ドレイン電極の一方あるいは前記第２ゲート電極と接続する第１中間配線層を形成する第1配線形成工程と、
前記第１ソース／ドレイン電極の他方と接続するキャパシタ用容量パッドを形成すると同時に、前記第２ソース／ドレイン電極の他方あるいは前記第２ゲート電極と接続する第２中間配線層を形成する第２配線形成工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタを形成する工程と、前記第１配線形成工程との間に、前記第１ソース／ドレイン電極に接続する第１コンタクトプラグを形成する工程と、前記第２ソース／ドレイン電極の一方及び前記第２ゲート電極の少なくとも何れかと、前記第１コンタクトプラグの一方に接続するように第２コンタクトプラグを形成する工程を備え、
前記第２コンタクトプラグと接続するように、前記ビット配線及び前記第１中間配線層を同時に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２コンタクトプラグを形成する工程は、前記メモリセル領域と前記周辺回路領域とで別々に行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第1配線形成工程と前記第２配線形成工程との間に、前記第１中間配線層と接続していない前記第２コンタクトプラグ及び前記第１コンタクトプラグの他方と接続するように第３コンタクトプラグを同時に形成する工程を備え、
前記第３コンタクトプラグと接続するように、前記キャパシタ用容量パッド及び前記第２中間配線層を同時に形成することを特徴とする請求項１３又は請求項１４に記載の半導体装置の製造方法。 
【請求項１６】
前記第２配線形成工程の後に、前記キャパシタ用容量パッドと接続するキャパシタ素子の第１電極を形成する工程と、該第１電極の表面を覆う容量絶縁膜を形成する工程と、該容量絶縁膜を介して前記第１電極と対向するように前記キャパシタ素子の第２電極を形成する工程と、備えたことを特徴とする請求項１２〜請求項１５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子は、データの保持を行うメモリセル領域、及び、メモリセル領域と素子外部との間でデータ入出力を行うための周辺回路領域とで概略構成されている。また、周辺回路領域の中でも、メモリセル領域に隣接して配置される領域（接続部）には、センスアンプ回路やワード線の駆動回路等が配置されることから、メモリセル領域の微細化に応じて占有面積を縮小していくことが必要である。
【０００３】
また、ＤＲＡＭ素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。このような、ＤＲＡＭ素子の高集積化に対応する微細化の進展に伴い、メモリセル領域を構成するキャパシタ素子に必要な静電容量の確保するため、キャパシタ素子の電極をシリンダー型等の３次元構造とし、高さ寸法を大きくすることで電極の表面積を拡大する手法が一般に採用されている。
【０００４】
しかしながら、上述のように、キャパシタ素子の電極を３次元構造とした場合には、キャパシタ素子の高さ寸法に相当する、非常に膜厚の大きな層間絶縁膜を設ける必要が生じる。また、周辺回路領域においては、半導体基板の表面に配置されたＭＯＳトランジスタと上層の金属配線とを接続するため、厚い層間絶縁膜を貫通することが可能な高さ寸法とされたコンタクトプラグを設ける必要がある。
【０００５】
また、上層の金属配線層と半導体基板の表面に備えられるＭＯＳトランジスタとの間を、１つのコンタクトプラグだけで接続するのは、プラグのアスペクト比が大きくなりすぎて加工が困難となる。このため、金属配線層とＭＯＳトランジスタ間に中間配線層やパッドを設けることにより、複数のコンタクトプラグを直列で介して接続する必要がある。
【０００６】
また、上層に設けた金属配線層のみでは配線のレイアウトに支障を来たすため、メモリセルで使用するビット配線用パッドや、キャパシタ素子の下部電極（蓄積電極）を、周辺回路領域の中間配線層として使用する方法が提案されている（例えば、特許文献１〜３を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２１４６６０号公報
【特許文献２】特開２００２−３１９６３２号公報
【特許文献３】特開２００５−２６０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、キャパシタ素子の下部電極をシリンダー型に加工する際には、あらかじめ設けたコンタクトホールの内壁を利用して電極を形成する必要があるため、特許文献２、３のように、周辺回路領域での配線層と兼用して同時に加工することは困難となる。
ここで、メモリセル領域で使用するビット配線と周辺回路領域で使用する中間配線層を兼用して同時に加工することは容易である。しかしながら、例えば、センスアンプ回路を形成するには、複数のＭＯＳトランジスタを配置して、相互のソース／ドレイン電極（拡散層）及びゲート電極間を配線で接続する必要があるため、メモリセル領域以上に高密度で中間配線層を配置しなければならないという問題がある。また、ビット配線を周辺回路領域での中間配線層として使用した場合には、加工に使用するフォトリソグラフィ技術の解像度で決定される設計ルール以下の線幅及び間隔で、配線層を隣接させて配置することはできない。このため、メモリセルを微細化することでセルの配置ピッチが縮小した場合には、そのピッチに合わせて複数のＭＯＳトランジスタ及び中間配線層を配置することは困難となり、微細化が阻害される要因となっていた。
【課題を解決するための手段】
【０００９】
本発明者等は上記問題を解決するために鋭意研究を行った結果、半導体装置において、以下に示すような構成を採用することを見出した。
まず、第１配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではビット配線として使用する。また、周辺回路領域に配置した第１配線は、第２コンタクトプラグを介して、ＭＯＳトランジスタのソース／ドレイン電極をなす第２拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第１中間配線層として使用する。また、メモリセル領域においては、第２コンタクトプラグを介して、ビット配線をなす第1配線と、ＭＯＳトランジスタのソース／ドレイン電極をなす第１拡散層を接続する。また、第２配線をメモリセル領域と周辺回路領域に配置して、メモリセル領域ではキャパシタ用容量パッドとして使用する。また、周辺回路領域に配置した第２配線は、第２コンタクトプラグと第３コンタクトプラグとからなる積層構造を介して、ＭＯＳトランジスタのソース／ドレイン電極をなす第２拡散層、又は、ゲート電極の少なくともいずれか一方と接続する第２中間配線層として使用する。そして、メモリセル領域では、第３コンタクトプラグを介してキャパシタ用容量パッドをなす第２配線と、ＭＯＳトランジスタのソース／ドレイン電極をなす第１拡散層を接続する。
本発明者等は、上記構成を採用することで、従来の半導体装置における課題を解決できることを知見し、本発明を完成させた。
【００１０】
即ち、本発明の半導体装置は、半導体基板上に不純物をドープして形成した第１拡散層を含むメモリセル領域と、前記半導体基板上に不純物をドープして形成した第２拡散層とゲート電極を含む周辺回路領域を備え、前記メモリセル領域においては、前記第１拡散層に接続されるビット配線として設けられるとともに、前記周辺回路領域においては、前記第２拡散層あるいはゲート電極の何れか一方に接続する第１中間配線層として設けられる第１配線と、前記メモリセル領域においては、前記第１拡散層と接続されるキャパシタ用容量パッドとして設けられるとともに、前記周辺回路領域においては、少なくとも２以上のコンタクトプラグからなる積層構造を介して、前記第２拡散層あるいは前記ゲート電極の何れか一方に接続する第２中間配線層として設けられる第２配線と、を具備してなることを特徴とする。
【００１１】
係る構成の半導体装置によれば、例えば、ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置が得られる。
【発明の効果】
【００１２】
本発明の半導体装置によれば、上記構成により、ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置が得られる。また、本発明の半導体装置の製造方法によれば、上記構成のチップサイズの小さな半導体装置を、優れた生産性で効率良く製造することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態である半導体装置を示す断面模式図であり、図１０及び図１１の平面模式図に示す断面指示線に基づき、（ａ）は断面Ｄ−Ｄ´、（ｂ）は断面Ｂ−Ｂ´である。
【図２】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図３】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図４】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図５】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図６】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図７】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図８】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図９】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１０】本発明の第１実施形態である半導体装置を示す平面模式図である。
【図１１】本発明の第１実施形態である半導体装置を示す平面模式図である。
【図１２】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１３】本発明の第２実施形態である半導体装置を示す平面模式図である。
【図１４】従来の半導体装置を示す断面模式図である。
【図１５】従来の半導体装置を示す平面模式図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態である半導体装置及びその製造方法について、図面を適宜参照しながら説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置及びその製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１５】
［第１実施形態］
図１及び図１２は本発明を適用した第１実施形態であり、複数のＭＯＳトランジスタを備えるＤＲＡＭ素子構造とされた半導体装置Ａを模式的に示す断面図である。また、図２〜図９は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図１〜図９、及び図１２は、何れも、図１０及び図１１の平面模式図中に示す断面指示線における断面図であり、各図共通で、（ａ）は断面Ｄ−Ｄ´、（ｂ）は断面Ｂ−Ｂ´の模式図である。
【００１６】
「半導体装置の構成」
まず、本実施形態の半導体装置Ａの構成について、主に図１（ａ）、（ｂ）及び図１０を参照しながら以下に説明する。
【００１７】
本実施形態の半導体装置Ａは、半導体基板１上にメモリセル領域７と周辺回路領域８を備えている。メモリセル領域７では、半導体基板１の一部に不純物がドープされることでメモリセル拡散層（第１拡散層）７２が形成されている。周辺回路領域８では半導体基板１の一部に不純物がドープされることで周辺回路拡散層（第２拡散層）８２が形成されている。メモリセル領域７においては、メモリセル拡散層７２に接続されるビット配線１０Ａとして設けられるとともに、周辺回路領域８においては、周辺回路拡散層８２あるいはゲート電極４（４１）の何れか一方に接続する第１中間配線層１０Ｂとして設けられる第１配線１０が設けられている。また、メモリセル領域７においては、メモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられるとともに、周辺回路領域８においては、少なくとも２以上のコンタクトプラグ（図１（ｂ）中の第２コンタクトプラグ５２ｃ、第３コンタクトプラグ５３ｂを参照）からなる積層構造を介して、周辺回路拡散層８２あるいはゲート電極４（４２）の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０とを備えて、概略構成される。
【００１８】
より具体的には、本実施形態の半導体装置Ａは、半導体基板１を複数の活性領域Ｋに分割する素子分離部２が形成されており、メモリセル領域７には第１ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３、周辺回路領域８には第２、第３ＭＯＳトランジスタ３１、３２が設けられている。
【００１９】
また、半導体装置Ａのメモリセル領域７には、半導体基板１の活性領域Ｋ上に設けられ、ワード配線Ｗの一部をなすゲート電極（第1ゲート電極）４１と、メモリセル拡散層（第１ソース／ドレイン電極）７２上に形成される第１コンタクトプラグ５１ａ、５１ｂ、５１ｃを備えている。また、周辺回路領域８においては、周辺回路拡散層８２上に形成されるとともに、メモリセル領域７において、第１コンタクトプラグ５１ａと接続するように形成された第２コンタクトプラグ５２ａ、５２ｂ、５２ｃを備えている。また、半導体装置Ａは、メモリセル領域７において、第１コンタクトプラグ５１ｂ、５１ｃと接続するように形成されるとともに、周辺回路領域８において、第２コンタクトプラグ５２ｂと接続するように形成された第３コンタクトプラグ５３ａ、５３ｂを備えている。
【００２０】
また、半導体装置Ａは、メモリセル領域７においては、第１コンタクトプラグ５１ａ及び第２コンタクトプラグ５２ａからなる積層構造を介してメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられるとともに、周辺回路領域８においては、第２コンタクトプラグ５２ｂを介して、周辺回路拡散層（第２、第３ソース／ドレイン電極）８２あるいはゲート電極（第２、第３ゲート電極）４２の何れか一方に接続する第１中間配線層１０Ｂとして設けられる第１配線１０を備えている。さらに、半導体装置Ａは、メモリセル領域７においては、第１コンタクトプラグ５１ｂ、５１ｃ及び第３コンタクトプラグ５３ａからなる積層構造を介してメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられるとともに、周辺回路領域８においては、第２コンタクトプラグ５２ｂ及び第３コンタクトプラグ５３ｂからなる積層構造を介して、周辺回路拡散層８２あるいはゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０を備えている。
【００２１】
図１（ａ）、（ｂ）に示すように、ＤＲＡＭ素子構造を有する本実施形態の半導体装置では、メモリセル領域７を複数備えた構成としても良い。メモリセル領域７には、複数のメモリセル７１が所定の規則に従って配置されている。また、図１０は、各メモリセル７１の平面構造を示すための模式図であり、メモリセル７１を構成する一部の要素のみを示している。図１０中において、平面視右手側は、後述するワード配線Ｗとサイドウォール絶縁膜４７とを切断する面を基準とした透過断面図として示している。なお、キャパシタ素子９については、図１０においては図示を省略し、図１、並びに、工程を説明する断面図である図８及び図９にのみ示している。
【００２２】
また、各メモリセル７１は、ＭＯＳトランジスタ３と、各ＭＯＳトランジスタ３に複数のコンタクトプラグ（図１中の符号５１ｂ、５３ａ参照）を介して接続されたキャパシタ素子９とから概略構成されている。また、ＭＯＳトランジスタ３の、キャパシタ素子９と接続されていない側のソース／ドレイン電極であるメモリセル拡散層７２には、複数のコンタクトプラグ（図１中の符号５１ｂ、５２ａ参照）を介して、ビット配線１０Ａを含む第１配線１０が接続されている。
以下に、半導体装置Ａの各構成について詳述する。
【００２３】
半導体基板１は、上述したように、一部に不純物がドープされ、メモリセル領域７に含まれるメモリセル拡散層７２及び周辺回路領域８に含まれる周辺回路拡散層８２が形成される。また、半導体基板１は、複数の活性領域Ｋに分割する素子分離部２により、ＭＯＳトランジスタ３、３１、３２が設けられる領域が複数備えられる。
このような半導体基板１としては、例えば、Ｐ型のシリコン基板を用いることができるが、これには限定されず、ゲルマニウム等を含有した半導体基板を用いても良い。
【００２４】
メモリセル拡散層７２は、Ｎ型ドーパント（不純物）がイオン注入された不純物拡散領域であり、図１（ａ）に示すように、半導体基板１の上面１ａ上の所定の位置に設けられる。
本実施形態のメモリセル拡散層７２には、所定の濃度となるように、例えば、リン（Ｐ）又はヒ素（Ａｓ）が注入された構成とすることができる。
【００２５】
周辺回路拡散層８２（８２Ａ、８２Ｂ、８２Ｃ、８２Ｄ）は、メモリセル拡散層７２と同様、Ｎ型のドーパントがイオン注入された不純物拡散領域であり、図１（ｂ）に示すように、半導体基板１の上面１ａ上の所定の位置に設けられる。
本実施形態の周辺回路拡散層８２Ａには、メモリセル拡散層７２と同様、所定の濃度となるように、例えば、Ｎ型ドーパントの場合にはリン（Ｐ）又はヒ素（Ａｓ）が注入された構成とすることができる。
【００２６】
本実施形態では、メモリセル領域７には、図１０に示す平面構造の如く、半導体基板１の表面に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔を設けて、平面視で右斜め下向きに整列して配置されている。このような活性領域Ｋは、外周が素子分離部２で囲まれることによって区画されている。
図１０に示す例では、所謂６Ｆ２型と呼ばれるメモリセルのレイアウトを例示しているが、本発明における活性領域Ｋの配列は、図示例のものには限定されない。例えば、活性領域Ｋの形状は、一般的なメモリセルに適用される他の活性領域の配列、例えば、所謂８Ｆ２型レイアウト等を適宜選択して採用することができる。
【００２７】
各活性領域Ｋの両端部と中央部には、個々にＮ型の不純物を導入した拡散領域（図１（ａ）、（ｂ）のメモリセル拡散領域７２及び周辺回路拡散層８２を参照）が形成され、上述したように、第１ＭＯＳトランジスタ３のソース／ドレイン電極として機能する。また、これらソース／ドレイン電極である拡散領域の真上に配置されるように、第１コンタクトプラグ５１の各位置（図１０中に鎖線で示す符号５１ａ、５１ｂ、５１ｃを参照）が規定されている。また、周辺回路領域８には、平面視矩形の活性領域（図示略）が設けられている。
【００２８】
ゲート電極４（４１、４２）は、半導体基板１の活性領域Ｋ上に設けられ、メモリセル領域７に設けられるゲート電極（第1ゲート電極）４１は、ワード線Ｗの一部をなし、また、周辺回路領域８に設けられるゲート電極（第２、第３ゲート電極）４２は、活性領域Ｋに対して交差するように配置される。これらゲート電極４１、４２の材質としては、従来公知のゲート電極材料の中から適宜採用することが可能である。
【００２９】
また、図１（ａ）、（ｂ）に示すゲート電極４１、４２は、それぞれ、半導体基板１との間に、シリコン酸化膜（ＳｉＯ２）等からなるゲート絶縁膜４５が形成されており、上面側には、シリコン窒化膜（Ｓｉ３Ｎ４）等からなるゲートマスク絶縁膜４６が積層されている。さらに、これらゲート絶縁膜４５、ゲート電極４１、４２及びゲートマスク絶縁膜４６が順次積層された積層体の側面には、シリコン窒化膜等からなるサイドウォール絶縁膜４７が形成されている。
【００３０】
図１０中の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線（第１配線）１０Ａが延設され、このビット配線１０Ａが、図１０中の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１０中のＹ方向に延在するように、直線形状のワード配線Ｗが配置されている。各々のワード配線Ｗは、図１０のＸ方向に所定の間隔で複数配置され、ワード配線Ｗは、各々活性領域Ｋと交差する部分において、図１（ａ）に示すゲート電極４１を含むように構成されている。本実施形態では、ＭＯＳトランジスタ３が、プレーナ型のゲート電極４１を備えている場合を一例として示しているが、このようなプレーナ型のゲート電極を備えたＭＯＳトランジスタに代えて、例えば、溝型ゲート電極を備えたＭＯＳトランジスタ構造を採用しても良い。
【００３１】
周辺回路領域８には、所定の回路動作を行うように複数の第２、第３ＭＯＳトランジスタ３１、３２が配置されている。図１１においては、周辺回路領域８に配置された２つの隣接する第２、第３ＭＯＳトランジスタ３１、３２の平面図を示しているが、本実施形態では、第２、第３ＭＯＳトランジスタ３１、３２が同じ導電型（ここではＮ型）である場合について説明している。
【００３２】
第２ＭＯＳトランジスタ３１には、素子分離部２によって半導体基板１上に区画された活性領域Ｋに交差するように、上述のゲート電極４２が配置されている。本発明においては、第２ＭＯＳトランジスタ３１においてゲート電極４２が延在する方向は、メモリセル領域７のワード配線Ｗの延在する方向とは独立して設定される。また、活性領域Ｋにおいてゲート電極４２で覆われていない領域にはＮ型不純物が導入され、ソース／ドレイン電極として機能する周辺回路拡散層８２ａ、８２ｃが形成されている。また、第３ＭＯＳトランジスタ３２においても、第２ＭＯＳトランジスタ３１と同様に、活性領域Ｋと交差するゲート電極４２及び周辺回路拡散層８２ｂ、８２ｄが形成されている。
【００３３】
本実施形態の半導体装置Ａにおいては、コンタクトプラグとして、第１コンタクトプラグ５１ａ、５１ｂ、５１ｃ、第２コンタクトプラグ５２ａ、５２ｂ、第３コンタクトプラグ５３ａ、５３ｂが備えられている。また、図１（ａ）、（ｂ）に示す例においては、さらに、第４コンタクトプラグ５４ａ、５４ｂが備えられている。
【００３４】
第１コンタクトプラグ５１ａ、５１ｂ、５１ｃは、各々、メモリセル拡散層７２上に設けられ、第１コンタクトプラグ５１ａ上には後述の第２コンタクトプラグ５２ａが積層されている。また、第１コンタクトプラグ５１ｂ、５１ｃ上には、それぞれ、後述の第３コンタクトプラグ５３ａが積層されている。また、これら第１コンタクトプラグ５１ａ、５１ｂ、５１ｃの各々の側面は、上述のサイドウォール絶縁膜４７ａによって覆われており、また、これら側面の一部は、第１層間膜１１によって覆われている。
【００３５】
第２コンタクトプラグ５２ａは、メモリセル領域７において第１コンタクトプラグ５１ａ上に設けられ、さらに、その上には第１配線１０（ビット配線１０Ａ）が接続されている。また、第２コンタクトプラグ５２ｂ、５２ｃは、周辺回路領域８の周辺回路拡散層８２（８２Ａ、８２Ｂ）上に設けられ、第２ＭＯＳトランジスタ３１側においては、第２コンタクトプラグ５２ｂ上に第１配線１０をなす第１中間配線層１０Ｂが接続され、第３ＭＯＳトランジスタ３２側においては、第２コンタクトプラグ５２ｃ上に第３コンタクトプラグ５３ｂが積層される。また、これら第２コンタクトプラグ５２ａ、５２ｂ、５２ｃの側面は、第１層間膜１１及び第２層間膜１２によって覆われている。
【００３６】
第３コンタクトプラグ５３ａは、メモリセル領域７において、第１コンタクトプラグ５１ｂ、５１ｃ上に形成され、その上には、第２配線２０（キャパシタ用容量パッド２０Ａ）が接続されている。また、第３コンタクトプラグ５３ｂは、周辺回路領域８において、第３ＭＯＳトランジスタ３２側の第２コンタクトプラグ５２ｃ上に形成され、その上には、第２配線２０をなす第２中間配線層２０Ｂが接続されている。また、第３コンタクトプラグ５３ａの側面は、第１層間膜１１、第２層間膜１２及び第３層間膜１３によって覆われており、第３コンタクトプラグ５３ｂの側面は、第３層間膜１３によって覆われている。
【００３７】
第４コンタクトプラグ５４ａは、周辺回路領域８の第２ＭＯＳトランジスタ３１側において、第１配線１０をなす第１中間配線層１０Ｂに設けられており、その上には、第３配線３０が接続されている。また、第４コンタクトプラグ５４ｂは、周辺回路領域８の第３ＭＯＳトランジスタ３２側において、２配線２０をなす第２中間配線層２０Ｂの上に設けられており、その上には、第４コンタクトプラグ５４ａと同様、第３配線３０が接続されている。また、第４コンタクトプラグ５４ａの側面は、第３層間膜１３、第４層間膜１４及び第５層間膜１５によって覆われており、第４コンタクトプラグ５４ｂの側面は、第４層間膜１４及び第５層間膜１５によって覆われている。
【００３８】
これら第１〜第４コンタクトプラグ５１、５２、５３、５４の材質としては、特に限定されないが、例えば、以下に説明するような材質から構成することができる。
まず、第１コンタクトプラグ５１としては、例えば、リン等の不純物を含有した多結晶シリコン（ポリシリコン）等から構成することができる。
また、第２コンタクトプラグ５２としては、例えば、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）及びタングステン膜（Ｗ）が順次積層された構成とすることができる。
また、第３コンタクトプラグ５３としては、第２コンタクトプラグ５２と同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができ、その他、高融点金属材料や、不純物を含有した多結晶シリコン膜等を用いることも可能である。
また、第４コンタクトプラグ５４としても、上記同様、チタン膜、窒化チタン膜、タングステン膜が順次積層された構成とすることができる。
【００３９】
また、上述の第１〜第５層間膜１１〜１５については、従来公知の材料並びに構造を何ら制限無く採用することができ、例えば、これらの各層間膜をシリコン酸化膜から構成することが可能である。
【００４０】
第１配線１０（１０Ａ、１０Ｂ）は、上述したように、メモリセル領域７及び周辺回路領域８に同時に形成して配置される配線層である。さらに、第１配線１０は、メモリセル領域７においては、第１コンタクトプラグ５１ａ及び第２コンタクトプラグ５２ａからなる積層構造を介してメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられる。また、第１配線１０は、周辺回路領域８においては、第２コンタクトプラグ５２ｂを介して配置される周辺回路拡散層８２か、あるいは、ゲート電極４２の何れか一方に接続する第１中間配線層１０Ｂとして設けられる。
【００４１】
第１配線１０としては、例えば、窒化タングステン膜（ＷＮ）及びタングステン膜（Ｗ）を用い、これらの材料を順次積層した構成とすることができるが、これには限定されず、他の高融点金属膜や金属シリサイド膜等を使用することも可能である。
【００４２】
第２配線２０（２０Ａ、２０Ｂ）は、第１配線１０と同様、メモリセル領域７及び周辺回路領域８に同時に形成して配置される配線層である。さらに、第２配線２０は、メモリセル領域７においては、第１コンタクトプラグ５１及び第３コンタクトプラグ５３からなる積層構造を介してメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられる。また、第２配線２０は、周辺回路領域８においては、第２コンタクトプラグ５２ｂ及び第３コンタクトプラグ５３ｂからなる積層構造を介して配置される周辺回路拡散層８２か、あるいは、ゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる。
第２配線２０としては、上述した第１配線１０と同様の材料及び構造を採用することが可能である。
【００４３】
ここで、図１１中において第２ＭＯＳトランジスタ３１の右側に位置する周辺回路拡散層８２は、第２コンタクトプラグ５２ｂを介して、上層の中間配線層（ローカル配線層）である第１配線１０（１０Ｂ）に接続されている。また、図１１において、第３ＭＯＳトランジスタ３２の平面視左側に位置する周辺回路拡散層８２ｂは、第２コンタクトプラグ５２ｃ及び第３コンタクトプラグ５３ｂを介して、上層の中間配線層（ローカル配線層）である第２配線２０（第２中間配線層２０Ｂ）に接続されている。また、各中間配線層（第１配線１０、第２配線２０）は、さらに上層の配線層である第３配線３０に、第４コンタクトプラグ５４ａおよび５４ｂを介して接続されている（図１１中には第３配線は図示せず）。
【００４４】
キャパシタ素子９は、第２配線２０の一部をなすキャパシタ用容量パッド２０Ａ上に設けられ、従来公知のキャパシタ材料からなる材質及び構造を何ら制限無く採用することが可能であり、半導体装置の諸特性を勘案しながら適宜採用することが可能である。
図１（ａ）、（ｂ）に示す例においては、キャパシタ素子９が、凹部９１ａを有する第１キャパシタ電極９１と、第1キャパシタ電極９１の凹部９１ａ内を覆うように設けられる容量絶縁膜９２と、容量絶縁膜９２を覆って凹部９１ａ内に埋め込むように設けられる第２キャパシタ電極９３とから構成されている。
【００４５】
本実施形態の半導体装置Ａは、上記構成の如く、第１配線１０をメモリセル領域７と周辺回路領域８に配置して、メモリセル領域７ではビット配線１０Ａとして使用する。また、周辺回路領域８に配置した第１配線１０は、第２コンタクトプラグ５２ｂを介して、第２ＭＯＳトランジスタ３１の周辺回路拡散層８２、又は、ゲート電極４２の少なくとも何れか一方と接続する第１中間配線層１０Ｂとして構成される。また、メモリセル領域７においては、第２コンタクトプラグを介して、ビット配線１０Ａをなす第1配線１０と、第１ＭＯＳトランジスタ３のメモリセル拡散層７２を接続する。また、第２配線１０をメモリセル領域７と周辺回路領域８に配置して、メモリセル領域７ではキャパシタ用容量パッド２０Ａとして構成される。また、周辺回路領域８に配置した第２配線２０は、第２コンタクトプラグ５２ｂと第３コンタクトプラグ５３ｂとからなる積層構造を介して第３ＭＯＳトランジスタ３２側の周辺回路拡散層８２と、又は、ゲート電極４２の少なくとも何れか一方と接続する第２中間配線層２０Ｂとして構成される。
このような構成により、ＤＲＡＭ素子のような半導体装置Ａにおいて、周辺回路領域８に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置Ａが得られる。
【００４６】
「半導体装置の製造方法」
次に、本実施形態の半導体装置Ａの製造方法について、図２〜図９（図１及び図１０、図１１も参照）を用いて以下に説明する。
図２〜図９において、図番符号（ａ）は、図１０の平面図に示すメモリセル領域７のＤ−Ｄ’断面を示し、また、図番符号（ｂ）は、図１１の平面図に示す周辺回路領域８のＢ−Ｂ’断面を示す。なお、以下の説明においては、特に説明を加えない限り、メモリセル領域７及び周辺回路領域８は、同時に加工を行うものとする。
【００４７】
本実施形態で説明する半導体装置Ａの製造方法は、まず、半導体基板１上に素子分離部２を形成することで活性領域Ｋを区画し、該活性領域Ｋ上にパターニングによってゲート電極４を形成した後、該ゲート電極４をマスクとして、自己整合的に半導体基板１の一部に不純物をドープする半導体基板形成工程（１）を備える。この半導体基板形成工程（１）においては、上記手順により、メモリセル領域７をなすメモリセル拡散層（第１ソース／ドレイン電極）７２及び周辺回路領域８をなす周辺回路拡散層（第２、第３ソース／ドレイン電極）８２を形成して、第１〜第３ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３、３１、３２を構成する領域を複数設ける。また、メモリセル拡散層７２と周辺回路領域８は、別々に不純物をドープして形成してもよい。
【００４８】
次に、本実施形態では、ゲート電極４（４１、４２）間に絶縁膜を埋め込んで第１層間膜１１を形成し、メモリセル領域７において、第１層間膜１１を貫いてメモリセル拡散層７２上に開口する第１コンタクトホール１１ａを形成した後、該第１コンタクトホール１１ａを埋め込むようにメモリセル拡散層７２上に第１コンタクトプラグ５１ａ、５１ｂ、５１ｃを形成する電極形成工程（２）を備える。この電極形成工程（２）においては、さらに、上記手順で形成した第１コンタクトプラググ５１ａ、５１ｂ、５１ｃの上面及び第１層間膜１１上を覆うように第２層間膜１２を形成し、第２層間膜１２を貫いて第１コンタクトプラグ５１ａ上に開口する第２コンタクトホール１２ａ、及び、第２層間膜１２及び第１層間膜１１を貫いて周辺回路拡散層８２Ａ、８２Ｂ上に開口する第２コンタクトホール１２ｂを形成する。またさらに、電極形成工程（２）においては、周辺回路領域８において、第２コンタクトホール１２ｂを埋め込むように周辺回路拡散層８２Ｂ上に第２コンタクトプラグ５２ｂ、５２ｃを形成するとともに、メモリセル領域７において、第２コンタクトホール１２ａを埋め込むように第１コンタクトプラグ５１ａ上に第２コンタクトプラグ５２ａを形成する。
【００４９】
次に、本実施形態では、第２層間膜１２及び第２コンタクトプラグ５２ａ、５２ｂ、５２ｃの上を覆うように第１配線材を積層した後、パターニングを行うことにより、第１配線１０を、メモリセル領域７において、第２コンタクトプラグ５２ａに接続するビット配線１０Ａとして第１配線１０を形成する第1配線形成工程（３）を備える。また、第1配線形成工程（３）では、第１配線１０を、メモリセル領域７及び周辺回路領域８に同時に形成する。
【００５０】
次に、本実施形態では、第１配線１０上に第３層間膜１３を形成し、メモリセル領域７において、第３層間膜１３と及び第２層間膜１２を貫いて第１コンタクトプラグ５１ｂ、５１ｃ上に開口する位置、並びに、周辺回路領域８において、第３層間膜１３を貫いて第２コンタクトプラグ５２ｂ上に開口する位置の各々に第３コンタクトホール１３ａ、１３ｂを形成する第２の電極形成工程（４）を備える。また、第２の電極形成工程（４）においては、さらに、上記手順で形成した第３コンタクトホール１３ａ、１３ｂの各々を埋め込むようにメモリセル領域７における第１コンタクトプラグ５１ｂ、５１ｃ上、及び、周辺回路領域８における第２コンタクトプラグ５２ｃ上に、第３コンタクトプラグ５３ａ、５３ｂを形成する。
【００５１】
そして、本実施形態の半導体装置Ａの製造方法は、第３層間膜１３上を覆うように配線材を積層した後、パターニングを行うことにより、第２配線２０を、メモリセル領域７において、第３コンタクトプラグ５３ａに接続するキャパシタ用容量パッド２０Ａとして第２配線２０を形成する第２配線形成工程（５）を備える。また、第２配線形成工程（５）では、第２配線２０を、メモリセル領域７及び周辺回路領域８に同時に形成する。
【００５２】
本実施形態の半導体装置Ａの製造方法は、上記（１）〜（５）の各工程を、少なくともこの順で具備する方法である。また、本実施形態においては、上記各工程（１）〜（５）の後、さらに、後述のキャパシタを形成する工程（６）、及び、第３配線形成工程（７）がこの順で備えられた例について説明する。
以下、本実施形態の製造方法に備えられる各工程について詳述する。
【００５３】
＜半導体基板形成工程（１）＞
まず、半導体基板形成工程においては、半導体基板１上に素子分離部２を形成することで活性領域Ｋを区画し、該活性領域Ｋ上にパターニングによってゲート電極４（４１、４２）を形成した後、このゲート電極４をマスクとして、自己整合的に半導体基板１の一部に不純物をドープすることにより、メモリセル領域７をなすメモリセル拡散層７２及び周辺回路領域８をなす周辺回路拡散層８２を形成することで、ＭＯＳトランジスタ３、３１、３２を構成する領域を複数設ける。
【００５４】
具体的には、図２（ａ）、（ｂ）に示すように、まず、半導体基板１上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて素子分離部２を形成し、活性領域Ｋを区画する（図１０も参照）。ここで、半導体基板１には、Ｐ型のシリコン基板を用いることができるが、これには限定されず、例えば、ゲルマニウム等を含有した半導体基板を用いても良い。
【００５５】
次いで、詳細な図示を省略するが、活性領域Ｋ上に、シリコン酸化膜（ＳｉＯ２）を用いたゲート絶縁膜４５、導電膜を用いたゲート電極４、シリコン窒化膜（Ｓｉ３Ｎ４）を用いたゲートマスク絶縁膜４６を順次形成する。この後、これらの積層体をパターニングすることで、下面側にゲート絶縁膜４５が備えられるとともに、上面側にゲートマスク絶縁膜４６が備えられたゲート電極４（４１、４２）を形成する。この際、例えば、ゲート絶縁膜４５としては５ｎｍ程度、ゲート電極４としては１５０ｎｍ程度、ゲートマスク絶縁膜４６としては１００ｎｍ程度の膜厚として、各々形成することができる。なお、メモリセル領域７のゲート電極を溝型とする場合には、メモリセル領域７と周辺回路領域８でゲート電極の形成工程を別々に行う。
【００５６】
次いで、ゲート電極４をマスクとして、自己整合的に、半導体基板１にリン等のＮ型の不純物を導入することで、メモリセル領域７にメモリセル拡散層７２を形成し、また、周辺回路領域８に周辺回路拡散層８２を形成する。ここで、周辺回路拡散層８２（８２Ａ、８２Ｂ）は、周辺回路領域８における第１、第２ＭＯＳトランジスタ３１、３２のソース／ドレイン電極（第２、第３ソース／ドレイン電極）として機能する。
この際、メモリセル拡散層７２の不純物濃度と、周辺回路拡散層８２の不純物濃度が異なるように、フォトレジスト膜を用いたマスクで一方の領域を覆って複数回のイオン注入を行うことで、不純物を導入してもよい。
【００５７】
次いで、ゲート電極４１、４２の側面に、シリコン窒化膜を用いてサイドウォール絶縁膜４７を、例えば、５０ｎｍ程度の膜厚で形成する。また、サイドウォール絶縁膜４７を形成した後に、さらに、ヒ素等のＮ型不純物を活性領域Ｋに導入して、ＬＤＤ構造のソース／ドレイン電極としてもよい。
【００５８】
上述した半導体基板形成工程において形成される、メモリセル領域７のゲート電極４１は、図１０に示すＸ方向に延在することで、ワード配線Ｗとして機能する。
また、周辺回路領域８では、第２ＭＯＳトランジスタ３１と第３ＭＯＳトランジスタ３２とが、素子分離部２を挟んで並列に形成されている。本実施形態では、図２（ｂ）中、第２ＭＯＳトランジスタ３１の右側に位置する第２ソース／ドレイン電極を周辺回路拡散層８２Ａ、第３ＭＯＳトランジスタ３２の左側に位置する第３ソース／ドレイン電極を周辺回路拡散層８２Ｂとして説明している。また、周辺回路領域８における素子分離幅Ｒ１は、例えば、６０ｎｍ程度として形成することができる。
【００５９】
＜第１の電極形成工程（２）＞
次に、第１の電極形成工程においては、ゲート電極４（４２、４２）間に絶縁膜を埋め込んで第１層間膜１１を形成し、メモリセル領域７において、第１層間膜１１を貫いてメモリセル拡散層７２上に開口する第１コンタクトホール１１ａを形成した後、該第１コンタクトホール１１ａを埋め込むようにメモリセル拡散層７２上に第１コンタクトプラグ５１ａ、５１ｂ、５１ｃを形成する。次いで、第１コンタクトプラググ５１ａ、５１ｂ、５１ｃの上面及び第１層間膜１１上を覆うように第２層間膜１２を形成し、第２層間膜１２を貫いて第１コンタクトプラグ５１ａ上に開口する第２コンタクトホール１２ａ、及び、第２層間膜１２及び第１層間膜１１を貫いて周辺回路拡散層８２上に開口する第２コンタクトホール１２ｂを形成する。そして、周辺回路領域８において、第２コンタクトホール１２ｂを埋め込むように周辺回路拡散層８２Ａ、８２Ｂ上に第２コンタクトプラグ５２ｂ、５２ｃを形成するとともに、メモリセル領域７において、第２コンタクトホール１２ａを埋め込むように第１コンタクトプラグ５１ａ上に第２コンタクトプラグ５２ａを形成する。
【００６０】
具体的には、図３（ａ）、（ｂ）に示すように、まず、ゲート電極４１、４２間をシリコン酸化膜等の絶縁膜で埋め込み、第１層間膜１１を形成する。次いで、ＣＭＰ技術を用いて第１層間膜１１を平坦化する。この際、半導体基板１の表面１ａからの、第１層間膜１１の高さ（膜厚）は、例えば、約５００ｎｍとすることができる。
次いで、メモリセル領域７に、第１層間膜１１を貫いてメモリセル拡散部７２に接続する第１コンタクトプラグ５１ａ、５１ｂ、５１ｃを、例えば、不純物を含有した多結晶シリコン（ポリシリコン）等で形成する。この際、第１コンタクトプラグ５１ａ、５１ｂ、５１ｃの各々の位置は、図１０中に破線にて示す符号５１ａ、５１ｂ、５１ｃの位置に、それぞれ対応している。
【００６１】
活性領域Ｋの中央に配置される第１コンタクトプラグ５１ａには、後述の第１配線形成工程においてビット配線１０Ａ（第１配線１０）が接続される。また、活性領域Ｋの両端に配置される第１コンタクトプラグ５１ｂ、５１ｃには、それぞれ、後述の各工程で形成される第３コンタクトプラグ５３ａ、キャパシタ用容量パッド２０Ａ（第２配線２０）を介して、キャパシタ素子を形成する工程で形成されるキャパシタ素子９が接続される。なお、第１コンタクトプラグ５１ａ、５１ｂ、５１ｃを形成する際は、例えば、ゲートマスク絶縁膜４５ａ、４５ｂ及びサイドウォール絶縁膜４７ａ、４７ｂと、第1層間膜１１とのエッチング速度差を利用した、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ）法を用いることができる。
【００６２】
次いで、図４（ａ）、（ｂ）に示すように、第１コンタクトプラグ５１ａ、５１ｂ、５１ｃの上面および、第１層間膜１１上を覆うように、シリコン酸化膜を用いて第２層間膜１２を形成する。この際の第２層間膜１２の膜厚は、例えば１００ｎｍ程度とすることができる。
【００６３】
次いで、メモリセル領域７において、第２層間膜１２を貫いて第１コンタクトプラグ５１ａ上に開口する第２コンタクトホール１２ａを形成する。引き続き、周辺回路領域８において、第２層間膜１２と第１層間膜１１を貫いて周辺回路拡散層８２Ａ、８２Ｂ上に開口する第２コンタクトホール１２ｂを形成する。この際、メモリセル領域７の第２コンタクトホール１２ａは、ゲート電極４１あるいは半導体基板１まで到達しないように、１００ｎｍ程度で浅く形成し、また、周辺回路領域８の第２コンタクトホール１２ｂは６００ｎｍ程度と深く形成し、互いに異なる深さを有するように形成する必要がある。このため、第２コンタクトホール１２ａ、１２ｂは、メモリセル領域７と周辺回路領域８とで別々に、フォトリソグラフィ工程及びドライエッチング工程を行い、それぞれの領域に別処理で各コンタクトホールを形成することが好ましい。
【００６４】
次いで、第２コンタクトホール１２ａ、１２ｂを埋め込むとともに、第２層間膜１２上を覆うように、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）及びタングステン膜（Ｗ）を順次成膜する。次いで、ＣＭＰ法を用いて、第２層間膜１２上のタングステン膜、窒化チタン膜及びチタン膜を研磨除去し、メモリセル領域７の第２コンタクトプラグ５２ａと、周辺回路領域８の第２コンタクトプラグ５２ｂ、５２ｃを形成する。なお、第２コンタクトプラグ５２ａ、５２ｂ、５２ｃの材料は、これらには限定されず、他の高融点金属材料や、不純物を含有した多結晶シリコン膜などを用いることも可能である。また、第２コンタクトプラグ５２ａ、５２ｂを形成する際、ＣＭＰの代わりにエッチバック法を用いてもよい。なお、図示例の周辺回路領域８においては、周辺回路拡散層８２Ａと接続する第２コンタクトプラグを符号５２ｂで示し、周辺回路拡散層８２Ｂと接続する第２コンタクトプラグを符号５２ｃで示している。なお、周辺回路領域のゲート電極４２と第1配線を接続する場合には、ゲート電極４２上にも第２コンタクトプラグを設けておく。
【００６５】
第２コンタクトプラグ５２ｂ、５２ｃは、コンタクトピッチが最短で形成できるよう、コンタクトプラグ径、コンタクトプラグ間隔は、ともに、素子分離部２の幅Ｒ１と同じ幅で配置する。これにより、隣接する第２コンタクトプラグ５２ｂ、５２ｃ間のピッチは、２×Ｒ１＝１２０ｎｍで形成され、図４（ｂ）の左右方向で稠密に配置される。なお、図１１の平面図で、上下方向に列状に配列される第２コンタクトプラグ５２ｂ、５２ｃは、それぞれ同一の周辺回路拡散層と接続されるため、回路動作上、コンタクトプラグの接続抵抗を満足できるようなピッチで配置することがより好ましい。
【００６６】
＜第１配線形成工程（３）＞
次に、第１配線形成工程においては、まず、第２層間膜１２及び第２コンタクトプラグ５２ａ、５２ｂの上を覆うように第１配線材を積層した後、パターニングを行うことにより、第１配線１０を、メモリセル領域７においては、第２コンタクトプラグ５２ａに接続するビット配線１０Ａとして形成する。これとともに、周辺回路領域８においては、第２コンタクトプラグ５２ｂか、あるいは、ゲート電極４２の何れか一方に接続する第１中間配線層１０Ｂとして形成し、且つ、メモリセル領域７及び周辺回路領域８に連なるように第１配線１０を形成する。
【００６７】
具体的には、図５（ａ）、（ｂ）に示すように、まず、配線材を積層する（符号１０の第１配線を参照）。この際、配線材は、窒化タングステン膜（ＷＮ）とタングステン膜（Ｗ）を順次堆積して形成することができるが、配線材の材料はこれには限定されず、例えば、他の高融点金属膜、金属シリサイド膜等を用いても良い。また、配線材の膜厚は、例えば、１００ｎｍ程度とすることができる。
【００６８】
次いで、フォトリソ技術及びドライエッチング技術を用いて配線材をパターニングすることにより、第１配線１０を形成する。この際、第１配線１０は、メモリセル領域７においては、第２コンタクトプラグ５２ａの上面と接続するビット配線１０Ａとして形成し、周辺回路路領域８においては、第２コンタクトプラグ５２ｂの上面と接続する第１中間配線層１０Ｂとして形成する。また、第２コンタクトプラグ５２ｃに対しては、第１配線１０（第１中間配線層１０Ｂ）は形成しないようにパターニングを行う。
ここで、第１配線１０、即ち、ビット配線１０Ａ及び第１中間配線層１０Ｂのパターニングは、１枚のフォトマスクを使用して、メモリセル領域７と周辺回路領域８とで同時に行うことができる。
【００６９】
上述したように、メモリセル領域７に形成される第１配線１０（ビット配線１０Ａ）はビット線として機能し、図１０に示す平面図において、Ｘ方向に蛇行しながら延在するパターンを有する。
また、周辺回路領域８に形成される第１配線１０（第１中間配線層１０Ｂ）は、周辺回路拡散層８２（８２Ａ）と導通する中間配線層として機能し、図１１に示す平面図において、上下方向に延在する帯状のパターンを有する。
【００７０】
また、第２コンタクトプラグ５２ｃの上面における配線材はエッチング除去され、第２コンタクトプラグ５２ｃの上面が露出される。ここで、第２コンタクトプラグ５２の材料と第１配線１０とを同じ材料を用いて形成する場合には、第１配線１０のパターニング時に生じるオーバーエッチングが、第２コンタクトプラグ５２ｃの上面に加えられ、第２コンタクトプラグ５２ｃの上面の高さがリセスされることがある。このような場合には、上記リセス量が概ね２００ｎｍ以下となるように、第１配線１０をエッチングする際、オーバーエッチング量を調整しながら処理を行なう。
【００７１】
第１配線１０の一部である第１中間配線層１０Ｂの幅ｗ１１は、後述の第３配線形成工程において第１中間配線層１０Ｂ上に形成される第４コンタクトプラグ５４ｂが第１中間配線層１０Ｂを踏み外さないように、片側マージンδ１１を確保する。例えば、第４コンタクトプラグ５４ｂの径を、上述した素子分離部２の幅Ｒ１と同寸として形成する場合には、次式｛ｗ１１＝Ｒ１＋２×δ１１｝として幅ｗ１１を設定する。このマージンδ１１は、後述する第４コンタクトホール１４ａ、１４ｂ（図９（ｂ）を参照）と第１配線１０間との位置合わせずれ量の最大値と、第４コンタクトホール１４ａ、１４ｂの寸法ばらつきの最大値、第１配線１０の寸法ばらつきの最大値を考慮して設定することができる。また、マージンδ１１は、経験上、最小でも寸法Ｒ１の概ね１／３程度の値とすることが好ましく、Ｒ１＝６０ｎｍの場合においては、δ１１の値は２０ｎｍ以上に設定することが好ましい。
【００７２】
また、第１中間配線層１０Ｂと第２コンタクトプラグ５２ｃとの間には、短絡が生じないようにマージンδ１２を確保するが、このδ１２の最小値も上記δ１１と同様、２０ｎｍ以上に設定することが好ましい。本実施形態では、第２コンタクトプラグ５２ｂ、５２ｃの各々の間隔をＲ１＝６０ｎｍとして形成しており、δ１１とδ１２を合わせた大きさがＲ１となればよいので、例えば、δ１１＝２５ｎｍ程度、δ１２＝３５ｎｍ程度として設定可能である。このため、マージンδ１１、δ１２ともに、最小値として好ましい２０ｎｍ以上の値に設定することができる。
このように、本実施形態においては、第２コンタクトプラグ５２ｃ上には第１中間配線層１０Ｂを配置しないため、隣接する第２コンタクトプラグ５２ａ、５２ｂを素子分離部２の幅Ｒ１と同じ間隔で配置した場合にも、余裕度を確保して半導体装置Ａを製造することが可能となる。
【００７３】
＜第２の電極形成工程（４）＞
次に、第２の電極形成工程においては、まず、第１配線１０上に第３層間膜１３を形成し、メモリセル領域７において、第３層間膜１３と及び第２層間膜１２を貫いて第１コンタクトプラグ５１ｂ、５１ｃ上に開口する位置、並びに、周辺回路領域８において、第３層間膜１３を貫いて第２コンタクトプラグ５２ｂ上に開口する位置の各々に第３コンタクトホール１３ａ、１３ｂを形成する。この後、第３コンタクトホール１３ａ、１３ｂの各々を埋め込むようにメモリセル領域７における第１コンタクトプラグ５１ｂ、５１ｃ上、及び、周辺回路領域８における第２コンタクトプラグ５２ｂ上に、第３コンタクトプラグ５３ａ、５３ｂを形成する。
【００７４】
具体的には、図６（ａ）、（ｂ）に示すように、まず、第１配線１０上に、シリコン酸化膜を用いて第３層間膜１３をなす材料を堆積させる。次いで、ＣＭＰ法を用いて第３層間膜１３をなす材料を研磨して、平坦化を行う。第３相関膜１３としては、第２層間膜１２上における膜厚を、概ね４００ｎｍ程度となるように形成することができる。
【００７５】
次いで、メモリセル領域７において、第３層間膜１３及び第２層間膜１２を貫いて、第１コンタクトプラグ５２ｂ、５１ｃが内部に露出する第３コンタクトホール１３ａを形成する。また、これと同時に、周辺回路領域８において、第３層間膜１３を貫いて第２コンタクトプラグ５２ｃが内部に露出する第３コンタクトホール１３ｂを形成する。この際、第２コンタクトプラグ５２ｂ上にはコンタクトホールを形成しない。本工程においては、メモリセル領域７と周辺回路領域８で形成する第３コンタクトホール１３ａ、１３ｂの深さの差が大きくないため、メモリセル領域７と周辺回路領域８で同時にホール形成を行うことができる。
次いで、第３コンタクトホール１３ａ、１３ｂ内を埋め込むとともに、第２層間膜１２上を覆うように、チタン膜、窒化チタン膜及びタングステン膜を順次成膜する。この際に用いる材料は、上記材料に限定されず、高融点金属材料や、ドープトシリコン膜等を用いることも可能である。
【００７６】
次いで、ＣＭＰ法を用いて、第３層間膜１３上のタングステン膜、窒化チタン膜及びチタン膜を研磨除去することにより、メモリセル領域７の第３コンタクトプラグ５３ａ、周辺回路領域８の第３コンタクトプラグ５３ｂを形成する。また、第３コンタクトプラグ５３ａ、５３ｂの形成には、エッチバック法を用いて形成してもよい。また、周辺回路領域８における第３コンタクトプラグ５３ｂは、隣接する第１中間配線層１０Ｂと接触しないように、第２コンタクトプラグ５２ｃの直上に縦積みされるように配置する。なお、第３コンタクトプラグ５３ｂのサイズ（外径）は、第１中間配線層１０Ｂとの短絡防止の観点から、第２コンタクトプラグ５２ｃのサイズと同等以下とすることが好ましい。
【００７７】
ここで、本実施形態においては、第１及び第２コンタクトプラグ上に第３コンタクトプラグ５３ａ、５３ｂを形成するにあたり、第１及び第２コンタクトプラグ上に接続パッドを形成せず、各コンタクトプラグ同士を直接積層している。第３層間膜１３の厚さは４００ｎｍ程度であることから、第３コンタクトプラグ５３ａ、５３ｂを形成するための第３コンタクトホール１３ａ、１３ｂを開口するエッチングで、５０％のオーバーエッチングを行ったとしても、オーバーエッチング量は層間膜厚で２００ｎｍに相当する量となる。このため、位置ずれによって第３コンタクトホール１３ａ、１３ｂが下層に位置する各コンタクトプラグの上面を踏み外した場合においても、第３コンタクトプラグ１３ａ、１３ｂが半導体基板１の表面１ａまで到達することはない。また、ゲート電極４１、４２の上面及び側面はシリコン窒化膜で保護されているため、層間絶縁膜（シリコン酸化膜）を選択的に除去できる異方性エッチングを行うことで、ゲート電極４１、４２との短絡を防止できる。
【００７８】
＜第２配線形成工程（５）＞
次に、第２配線形成工程においては、まず、第３層間膜１３上を覆うように配線材を積層した後、パターニングを行うことにより、第２配線２０を、メモリセル領域７においては、第３コンタクトプラグ５３ａに接続するキャパシタ用容量パッド２０Ａとして形成する。これとともに、周辺回路領域８においては、第３コンタクトプラグ５３ｂか、あるいは、ゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして形成する。また、第２配線を周辺回路領域８のゲート電極４２と接続する場合には、第３コンタクトプラグ５３ｂ及び第２コンタクトプラグ５２ｂを介してゲート電極４２に接続するように各コンタクトプラグを配置する。
【００７９】
具体的には、図７（ａ）、（ｂ）に示すように、まず、第３層間膜１３上に配線材（図中の第２配線２０を参照）を形成する。この際、配線材の材料としては、第１配線１０を形成する際と同様、窒化タングステン膜とタングステン膜を用い、これらの材料を順次堆積することで配線材を形成する。また、第１配線１０と同様、配線材の材料は上記材料には限定されず、例えば、他の高融点金属膜、金属シリサイド膜等を用いることも可能である。また、この際の配線材の膜厚は、例えば、１００ｎｍ程度とすれば良い。
【００８０】
次いで、フォトリソ技術とドライエッチング技術を用いて、上記配線材をパターニングすることにより、第２配線２０を形成する。この際、メモリセル領域７においては、第３コンタクトプラグ５３ａの上面と接続し、第２配線２０の一部をなすキャパシタ用容量パッド２０Ａが形成され、周辺回路路領域８においては、第３コンタクトプラグ５３ｂの上面と接続し、第２配線２０の一部をなす第２中間配線層２０Ｂが形成される。また、第２配線２０をなすキャパシタ用容量パッド２０Ａ及び第１中間配線層２０Ｂのパターニングは、１枚のフォトマスクを使用して、メモリセル領域７と周辺回路領域８とで同時に行うことができる。
【００８１】
メモリセル領域７の第１配線２０（キャパシタ用容量パッド２０Ａ）は、後述のキャパシタ素子９と第３コンタクトプラグ５３ａとの間を接続するための容量パッドとして機能する。このようなキャパシタ用容量パッド２０Ａを設けることにより、第３コンタクトプラグ５３ａの上面のサイズよりも大きい底面サイズを備えたキャパシタ素子９を配置することができる。また隣接するキャパシタ素子９間の位置を調節して、これらキャパシタ素子９間の間隔が互いに等しくなるように、キャパシタ素子９の配置位置を最適化するのが容易になる。
【００８２】
また、周辺回路領域の第２配線２０（第２中間配線層２０Ｂ）は、周辺回路拡散層８２Ｂと導通する中間配線層として機能する。周辺回路領域８の第２中間配線層２０Ｂは、図１１に示す平面図において、上下方向に延在する帯状のパターンとして形成されている。また、第２中間配線層２０Ｂの幅ｗ２１は、第３コンタクトプラグ５３ｂとの間のマージンδ２１を考慮して設定することが好ましく、例えば、第１中間配線層１０Ｂの幅ｗ１１と同等となるように設定すれば良い。
【００８３】
＜キャパシタ素子を形成する工程（６）＞
次に、キャパシタを形成する工程においては、第２配線形成工程（５）でキャパシタ用容量パッド２０Ａとして形成された、メモリセル領域７における第３コンタクトプラグ５３ａ上の第２配線２０（キャパシタ用容量パッド）上に、キャパシタ素子９を形成する。
また、本実施形態では、第２配線２０及び第３層間膜１３の上に第４層間膜１４を積層した後、メモリセル領域７において、第４層間膜１４を貫いてキャパシタ用容量パッド２０Ａ上に開口するキャパシタコンタクトホール１４ａを形成した後、キャパシタコンタクトホール１４ａ内の側壁及び内部に露出したキャパシタ用容量パッド２０Ａ上を覆うように凹状の第１キャパシタ電極９１を形成し、次いで、第１キャパシタ電極９１の凹部９１ａの表面及び第４層間膜１４上を覆うように容量絶縁膜９２を形成し、次いで、容量絶縁膜９２を覆いながらキャパシタコンタクトホール１４ａの内部を充填するように第２キャパシタ電極９３を形成する例について説明する。
【００８４】
具体的には、図８（ａ）、（ｂ）に示すように、まず、第３層間膜１３及び第２配線２０（キャパシタ用容量パッド２０Ａ、第２中間配線層２０Ｂ）上に、シリコン酸化膜を用いて第４層間膜１４を形成する。この際、第４層間膜１４は、メモリセル領域７に配置するキャパシタ素子９の静電容量を十分な大きさで確保できるように厚く形成することが好ましく、例えば、２μｍ程度の膜厚で形成することが好ましい。
次いで、メモリセル領域７において、第４層間膜１４を貫きキャパシタ用容量パッド２０Ａが内部に露出するキャパシタコンタクトホール１４を開口する。
【００８５】
次いで、キャパシタコンタクトホール１４ａ内の側面と内部に露出したキャパシタ用容量パッド２０Ａ、及び、第４層間膜１４上を覆うように、第１キャパシタ電極材（図８（ａ）中の第１キャパシタ電極９１を参照）を形成する。この際、第１キャパシタ電極材に用いる材料として、例えば、窒化チタン膜（ＴｉＮ）を用いることができるが、これには限定されず、他の高融点金属膜を用いることも可能である。
次いで、ＣＭＰ法を用いて、第４層間膜１４上の第１キャパシタ電極材を研磨除去することにより、キャパシタコンタクトホール１４ａ内の側面及び内部に露出したキャパシタ用容量パッド２０Ａを覆う第１キャパシタ電極（下部電極）９１を形成する。
【００８６】
次いで、第１キャパシタ電極９１の凹部９１ａの表面と、第４層間膜１４上を覆うように、容量絶縁膜９２を形成する。この容量絶縁膜９２の材料としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ５）等の高誘電体膜や、それらの積層膜を用いることができる。
【００８７】
次いで、容量絶縁膜９２の表面を覆い、キャパシタコンタクトホール１４ａ内、即ち、第１キャパシタ電極９１の凹部９１ａを充填するように、第２キャパシタ電極材（図８（ａ）中の第２キャパシタ電極９３を参照）を形成する。この際、第２キャパシタ電極材としては、例えば、窒化チタン膜等を用いることができる。あるいは、第１キャパシタ電極９１の凹部９１ａを充填しない程度の膜厚で窒化チタン膜を形成した後、他の材料、例えば、多結晶シリコンやタングステン等を積層することによって、凹部９１ａを充填するように形成しても良い。
なお、本実施形態においては、図示例のようなシリンダー型のキャパシタ素子９を例示して説明しているが、これには限定されず、例えば、第１キャパシタ電極の形状を、クラウン型やピラー型として形成しても良い。
【００８８】
次いで、フォトリソ技術及びドライエッチング技術を用いて、第２キャパシタ電極材をパターニングすることで第２キャパシタ電極９３（下部電極）を形成することにより、メモリセル領域７に、第１キャパシタ電極９１、容量絶縁膜９２及び第２キャパシタ電極９３からなるキャパシタ素子９を形成する。また、第２キャパシタ電極９３は、メモリセル領域７を覆うように形成され、キャパシタ素子９に所定の電位を与えるためのプレート電極としても機能する。そして、第１キャパシタ電極９１が、第２配線２０の一部をなすキャパシタ用容量パッド２０Ａと接触することで、キャパシタ素子９が第１ＭＯＳトランジスタ３と接続される。
なお、周辺回路領域８においては、第２キャパシタ電極材及び容量絶縁膜は除去されている。
【００８９】
＜第３配線形成工程（７）＞
次に、第３配線形成工程においては、まず、周辺回路領域８において、第４層間膜１４を貫いて第１中間配線層１０Ｂ又は第２中間配線層２０Ｂ上に開口する第４コンタクトホール１４ｂ、１４ｃを形成した後、この第４コンタクトホール１４ｂ、１４ｃを埋め込むように第１中間配線層１０Ｂ及び第２中間配線層２０Ｂ上に第４コンタクトプラグ５４ａ、５４ｂを形成する。次いで、第４層間膜１４及び第４コンタクトプラグ５４ａ、５４ｂの上を覆うように配線材を積層した後、パターニングを行うことにより、第４コンタクトプラグ５４ａ、５４ｂを介して第１中間配線層１０Ｂ（第１配線１０）又は第２中間配線層２０Ｂ（第２配線２０）と接続する第３配線３０を形成する。
【００９０】
具体的には、図９（ａ）、（ｂ）に示すように、まず、第２キャパシタ電極９３を覆うように、シリコン酸化膜を用いて第５層間膜１５を形成する。この際、第５層間膜１５の表面をＣＭＰ法で平坦化し、その膜厚を、例えば、４００ｎｍとして形成することができる。
【００９１】
次いで、周辺回路領域８において、第１配線１０の一部をなす第１中間配線層１０Ｂ及び第２配線２０の一部をなす第２中間配線層２０Ｂの各々が内部に露出する第４コンタクトホール１４ｂ、１４ｃを、第５層間膜１５及び第４層間膜１４、さらに、第３層間膜１３を貫通して形成する。ここで、第４コンタクトホール１４ｂ、１４ｃを形成する際のエッチング処理は、層間膜厚のばらつきや、エッチング速度のばらつき等を考慮しながら、第１中間配線層１０Ｂの上面が確実に露出するように、層間膜厚のトータル値に対して３０％程度のオーバーエッチングを加えるような条件とすることが好ましい。この際、第１中間配線層１０Ｂよりも高い位置にある第２中間配線層２０Ｂに対しては、第４層間膜１４を貫通する第４コンタクトホール１４ｃが形成される間のオーバーエッチングが加えられることになる。本実施形態では、例えば、第２中間配線層２０Ｂ（第２配線２０）をなす導電材料に対して、第４層間膜１４をなす絶縁膜（シリコン酸化膜）を選択的にエッチングする条件を適用することにより、問題なく第４コンタクトホール１４ｂ、１４ｃを形成することが可能となる。
【００９２】
また、第１中間配線層１０Ｂにはマージンδ１１が確保され、第２中間配線層２０Ｂにはマージンδ２１が確保されているので、第４コンタクトホール１４ｂ、１４ｃの形成位置に位置ずれが生じた場合でも、第１中間配線層１０Ｂ及び第２中間配線層２０Ｂを踏み外すのを防止できる。
【００９３】
そして、本実施形態の製造方法においては、図１（ａ）、（ｂ）に示すように、第４コンタクトホール１４ｂ、１４ｃ内を導電材料で充填することにより、第１中間配線層１０Ｂと接続する第４コンタクトプラグ５４ａと、第２中間配線層２０Ｂと接続する第４コンタクトプラグ５４ｂを形成する。この際、導電材料として、チタン膜、窒化チタン膜、タングステン膜を順次堆積して形成した後、ＣＭＰを用いた処理を行い、第４コンタクトホール１４ｂ、１４ｃ内に導電材料を残すことで第４コンタクトプラグ５４ａ、５４ｂとする。
【００９４】
次いで、本工程においては、図１（ａ）、（ｂ）に示すように、第４コンタクトプラグ５４ａ、５４ｂと接続する第３配線３０を、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて形成する。この際、第３配線３０の形成方法としては、従来公知の方法を何ら制限無く用いることができ、また、その材料についても、上記材料には限定されず、この分野で従来から用いられているコンタクト材料を適宜採用することが可能である。
【００９５】
そして、図１（ａ）、（ｂ）に示すような積層構造の表面に、図示略の表面保護膜を、例えば、酸窒化シリコン（ＳｉＯＮ）等で形成することにより、ＤＲＡＭ素子である半導体装置Ａが完成する。
なお、本実施形態においては、必要に応じて、第３配線３０の上層に、さらに別の金属配線層を配置してもよい。
【００９６】
［本実施形態と比較例との対比］
以下に、本実施形態の半導体装置Ａに対する比較例として、図１４（ａ）、（ｂ）の断面図に示すような半導体装置１００を例示し、半導体装置Ａと半導体装置１００とを対比しながら説明する。
図１４（ａ）、（ｂ）は、メモリセル領域１０７のビット配線（第１配線）１１０Ａのみを、周辺回路領域１０８での中間配線層として配置した場合の構成を、本発明に対する比較例として示す断面図である。
【００９７】
半導体装置１００に備えられるメモリセル領域１０７の構造は、第１実施形態における本発明例として説明した半導体装置Ａと共通である。また、周辺回路領域１０８においては、第２、第３ＭＯＳトランジスタ１３１、１３２の第２、第３ソース／ドレイン電極として機能する周辺回路拡散層１８２Ａ、１８２Ｂは、ともに第１配線１１０Ｂを介して、上層の第３配線１３０と第４コンタクトプラグ１５４ａによって接続されている。
【００９８】
隣接する第１配線１１０Ｂの間隔Ｒ３は、使用するフォトリソグラフィ技術の解像度で決定される。先端のＤＲＡＭ素子において、フォトリソグラフィ技術の解像度の限界近傍まで微細化された素子を加工する場合には、素子分離部１０２の幅Ｒ１と第１配線１１０Ｂの間隔Ｒ３は、ともに同程度の最小値（解像限界値に相等の寸法）となり、その値をそれ以上に縮小するのは困難となる。一方、第４コンタクトプラグ１５４ａの位置ずれによる半導体基板１０１との短絡防止のため、第２コンタクトプラグ１５２ｂに対してマージンδ１１を設けておく必要がある。このため、第２コンタクトプラグ１５２ｂの間隔Ｒ２は、次式｛Ｒ２＝Ｒ３＋２ｘδ１１｝として設定される。従って、素子分離部１０２の幅Ｒ１を最小値に設定した上で、さらに、第１配線１１０Ｂの間隔Ｒ３を素子分離の幅Ｒ１と同じに設定した場合でも、本発明例である第1実施形態の半導体装置Ａと比較して、２×δ１１に相当する寸法だけ、第２コンタクトプラグ１５２ｂの間隔を広げて配置する必要がある。このため、比較例の半導体装置１００では、高密度でＭＯＳトランジスタを配置することが阻害され、小型化や高密度化を図ることが困難となる。
【００９９】
なお、本実施形態の半導体装置Ａにおいては、図１１の平面図に示すように（図１（ａ）、（ｂ）も参照）、周辺回路領域８の第２ＭＯＳトランジスタ３１の左側に位置する、ソース／ドレイン電極である周辺回路拡散層８２Ｃについて、第３ＭＯＳトランジスタ３２の左側に位置する周辺回路拡散層８２Ｂと同様の構造を備えるように形成することが好ましい。
また、図１１において、周辺回路領域８の第３ＭＯＳトランジスタ３２の右側に位置する、ソース／ドレイン電極である周辺回路拡散層８２Ｄについては、第２ＭＯＳトランジスタ３１の右側に位置する周辺回路拡散層８２Ａと同様の構造を備えるように形成することが好ましい。
【０１００】
図１２に、周辺回路拡散層８２Ｃ、８２Ｄを含めた半導体装置Ａの断面図を示す。
ここで、図１１においては、２つのトランジスタが配置された例を示しているが、本発明を適用して３つ以上のトランジスタを並列して配置する場合には、図１２に示すように、周辺回路拡散層８２Ａ、８２Ｂ、８２Ｃ、８２Ｄに接続する中間配線層を、第１中間配線層１０Ｂ及び第２中間配線層２０Ｂが交互に接続するように繰り返して配置することが好ましい。これにより、隣接するトランジスタとの距離を縮小し、周辺回路領域８の占有面積を小さくできる効果が得られる。
【０１０１】
また、ゲート電極４２については、接続するコンタクトプラグを配置する位置に応じて、第１中間配線層１０Ｂ又は第２中間配線層２０Ｂの何れか最適な方を中間配線として接続できるように設ければよい。ゲート電極４２と第１中間配線層１０Ｂを接続する場合には、ゲート電極４２上に設けた第２コンタクトプラグを介して接続を行う。また、ゲート電極４２と第２中間配線層２０Ｂを接続する場合には、ゲート電極４２上に設けた第２コンタクトプラグ及び第３コンタクトプラグの積層構造を介して接続を行う。
また、周辺回路領域８に配置するＭＯＳトランジスタ３１、３２の導電型はＰ型としてもよい。導電型をＰ型とする場合には、ＭＯＳトランジスタをＮ型ウェル内に配置し、周辺回路拡散層（第２拡散層）にＰ型ドーパントとしてホウ素（Ｂ）を導入すればよい。
また、Ｎ型とＰ型のＭＯＳトランジスタの両方を配置することにより、ＣＭＯＳ構成のトランジスタとしてもよい。
また、第１コンタクトプラグ及び第２コンタクトプラグと、半導体基板とが直接接触せずに、活性領域上において選択的にエピタキシャル成長したシリコン層を介して接続するように構成してもよい。
【０１０２】
本発明に係る半導体装置は、センスアンプ回路やワード線の駆動回路等、メモリセル領域に隣接して配置される周辺回路領域（接続部）の中間配線層の形成に適用すると、特に効果的であるが、それ以外の周辺回路領域に適用することも可能である。
【０１０３】
以上説明したような、本実施形態の半導体装置Ａの製造方法によれば、上記各工程を備えることにより、上記構成のチップサイズの小さなＤＲＡＭ素子である半導体装置Ａを、優れた生産性で効率良く製造することができる。
【０１０４】
［第２実施形態］
以下に、本発明の第２実施形態の半導体装置Ｂについて、主に図１３を適宜参照しながら説明する。
図１３は、本発明を適用した第２実施形態である半導体装置Ｂを模式的に示す平面図であり、周辺回路領域に配置したＭＯＳ型トランジスタの構造を説明するための平面図である。
なお、本実施形態では、上記第１実施形態の半導体装置Ａと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
【０１０５】
図１３に示すように、本実施形態の半導体装置Ｂは、主に、周辺回路領域において、第１配線１０Ｂまたは第２配線２０Ｂのいずれか一方には、さらに上層で接続する上層配線を設けない点で、第１実施形態の半導体装置Ａとは異なる。
【０１０６】
半導体装置Ｂは、矩形型の活性領域Ｋ内に、リング形状のゲート電極４２Ａが複数、図示例では、４箇所に配置されている。図１３において、リング形状のゲート電極４２Ａで囲まれている中央の周辺回路拡散層（ソース／ドレイン電極）８２Ｅには、第２コンタクトプラグ５２Ｂが接続されている。また、ゲート電極４２Ａに接続するように、第２コンタクトプラグ５２Ｂが設けられている。
【０１０７】
図１３に示すように、半導体装置Ｂの周辺回路領域には、図中において左右方向に延在する５本の第１配線１０Ｂが設けられている。ここで、図１３においては、便宜上、各々の第１配線１０Ｂを、図中の上側から順に（ａ）〜（ｅ）で記載する。
第１配線１０Ｂ（ａ）は、隣接するトランジスタのゲート電極４２Ａと周辺回路拡散層８２Ｅとを接続するとともに、図１３中において左右方向に延在して、図示略の別の回路に接続される。これは、第１配線１０Ｂ（ｂ）、（ｄ）、（ｅ）についても同様である。
また、図１３中における上下方向で中央に位置する第１配線（ｃ）は、図中のトランジスタとは接続されていないが、図示略の別のトランジスタに接続するために、中央に配置された配線層である。
【０１０８】
リング形状のゲート電極４２Ａの外側に位置する周辺回路拡散層（ソース／ドレイン電極）８２Ｆには、第２コンタクトプラグ５２Ｂと第３コンタクトプラグ５３Ｂを直接積層した構造の積層プラグが接続されている（図１３中には符号５３Ｂの位置のみ図示）。
周辺回路拡散層８２Ｅ、８２Ｆ及びゲート電極４２Ａのそれぞれに接続する第２コンタクトプラグ５２Ｂの各々は、１枚のフォトマスクを用いて同時に形成することができる。
【０１０９】
また、半導体装置Ｂは、第３コンタクトプラグ５３Ｂ上に接続するように、第２配線２０Ｂが設けられている。第２配線２０Ｂは、第３コンタクトプラグ５３Ｂと第２コンタクトプラグ５２Ｂを介して、周辺回路拡散層８２Ｆに導通している。
また、第４コンタクトプラグ４４Ｂを、第２配線２０Ｂと接続するように設けることで、図示略の上層の配線層と接続する。
ここで、周辺回路拡散層８２Ｆに接続する第２配線２０Ｂは、第１配線１０Ｂの上層に、平面視で交差するように配置することが可能なため、高密度に第１配線層１０Ｂ及びトランジスタを配置することができる。
【０１１０】
以下に、本実施形態の半導体装置Ｂに対する比較例として、図１５の平面図に示すような、第１配線１０Ｂのみを用いて上記同様の配置を行った半導体装置２００を例示し、半導体装置Ｂと半導体装置２００とを対比しながら説明する。
【０１１１】
図１５に示す比較例の半導体装置２００においては、周辺回路拡散層１８２Ｆに接続する第１配線１１０Ｂ（ｆ）が配置されている。ここで、第１配線１１０Ｂ（ｆ）と隣接する第１配線１１０Ｂとの間には、フォトリソグラフィの解像限界で決定されるスペースＲ２を設定する必要がある。このため、第1配線１１０Ｂ（ｃ）は第１配線１１０Ｂ（ｆ）を回避して配置する必要があるため、図１５中の上下方向において、配置のための寸法が拡大してしまい、半導体装置の小型化が困難となる。
【０１１２】
これに対し、本発明例である本実施形態の半導体装置Ｂでは、図１３の平面図に示すように、第２コンタクトプラグ５２Ｂ及び第３コンタクトプラグ５３Ｂを、第１配線１０Ｂとの間で短絡しないように配置すれば良く、比較例の配置に比べて高密度に第１配線層１０Ｂ及びトランジスタを配置することができる。
従って、周辺回路領域内で、センスアンプ回路やワード線駆動回路等を配置する接続部（メモリセル領域に隣接させて配置する領域）において、複数のトランジスタを繰り返して配置する場合に、占有面積の縮小効果が大きい。
【０１１３】
以上説明したような、第２実施形態の半導体装置Ｂによれば、第１実施形態の半導体装置Ａと同様、周辺回路領域に配置する回路の占有面積を削減することができるので、チップサイズの小さな半導体装置Ｂが得られる。
【符号の説明】
【０１１４】
Ａ、Ｂ…半導体装置、１…半導体基板、１ａ…表面（半導体基板）、２…素子分離部、３…第１ＭＯＳトランジスタ、３１…第２ＭＯＳトランジスタ、３２…第３ＭＯＳトランジスタ、３０…第３配線、４、４１、４２、４２Ａ…ゲート電極（第１〜第３ゲート電極）、５１ａ、５１ｂ、５１ｃ…第１コンタクトプラグ、５２ａ、５２ｂ、５２ｃ…第２コンタクトプラグ、５３ａ、５３ｂ、５３ｃ…第２コンタクトプラグ、５４ａ、５４ｂ…第４コンタクトプラグ、７…メモリセル領域、７１…メモリセル、７２…メモリセル拡散層（第１拡散層：第１ソース／ドレイン電極）、８…周辺回路領域、８２、８２Ａ、８２Ｂ…周辺回路拡散層（第２拡散層：第２ソース／ドレイン電極、第３ソース／ドレイン電極）、９…キャパシタ素子、９１…第１キャパシタ電極、９１ａ…凹部（第１キャパシタ電極）、９２…容量絶縁膜、９３…第２キャパシタ電極、１０…第１配線、１０Ａ…ビット配線（第１配線）、１０Ｂ…第１中間配線層（第１配線）、２０…第２配線、２０Ａ…キャパシタ用容量パッド（第２配線）、２０Ｂ…第２中間配線層（第２配線）、Ｗ…ワード配線（ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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