(57)【要約】【課題】  工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】  素子分離にシャロートレンチ分離領域５０１を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極３０１下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２から一定の距離を隔てたオフセット領域６０１を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域４０１を形成した半導体装置とした。【選択図】  図１
2011210896.tif 000002
【特許請求の範囲】
【請求項１】
素子分離にシャロートレンチ分離領域を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域から一定の距離を隔てたオフセット領域を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域を形成した半導体装置。
【請求項２】
前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記チャネル領域の幅全体にわたるように配置されている請求項１記載の半導体装置。
【請求項３】
前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記チャネル領域の一部分のみに配置されている請求項１記載の半導体装置。
【請求項４】
前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの周囲に配置された素子分離用の前記シャロートレンチ分離領域に接する請求項３記載の半導体装置。
【請求項５】
前記Ｐ型ブレークダウン領域のＰ型の不純物濃度、および前記オフセット領域の幅は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのブレークダウン電圧が、前記内部回路領域に形成された内部トランジスタの表面ブレークダウン電圧より低く、なおかつ、前記内部回路の電源電圧よりも高くなるように設定されている請求項１記載の半導体装置。
【請求項６】
前記Ｐ型ブレークダウン領域の深さは、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域の深さよりも深い請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、シャロートレンチ分離を有するＭＯＳ型トランジスタを有する半導体装置が多くみられるようになってきた。しかしながら、特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、特に大きなトランジスタ幅を有するオフトランジスタのオフリーク電流はさらに大きな問題点となる。また、バイポーラ動作を利用してＥＳＤ電流を早く逃がすために一般にトリガー電圧と称されるブレークダウン電圧を内部素子に比べて低く設定することが必要である。
【０００３】
このようなオフトランジスタのリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２３１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
素子分離にシャロートレンチ分離領域を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域から一定の距離を隔てたオフセット領域を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域を形成した半導体装置とした。
【０００７】
また、前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記チャネル領域の幅全体にわたるように配置されている半導体装置とした。
また、前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記チャネル領域の一部分のみに配置されている半導体装置とした。
また、前記Ｐ型ブレークダウン領域は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの周囲に配置された素子分離用の前記シャロートレンチ分離領域に接する半導体装置とした。
【０００８】
また、前記Ｐ型ブレークダウン領域のＰ型の不純物濃度、および前記オフセット領域の幅は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのブレークダウン電圧が、前記内部回路領域に形成された内部トランジスタの表面ブレークダウン電圧より低く、なおかつ、前記内部回路の電源電圧よりも高くなるように設定されている半導体装置とした。
また、前記Ｐ型ブレークダウン領域の深さは、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域の深さよりも深い半導体装置とした。
【発明の効果】
【０００９】
以上説明した手段によって、占有面積の増加もなく、オフリーク電流を小さく抑えつつ、トリガー電圧を低く設定した十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【発明を実施するための形態】
【００１１】
以下では本発明の実施例を図面を用いて説明する。
【実施例１】
【００１２】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１３】
一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、ソース領域２０１とドレイン領域２０２の間には、図示しないが適度なＰ型の不純物を導入して閾値電圧を調整したチャネル領域が形成され、さらにチャネル領域上にはこれも図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面に電位をグランド電位に固定したポリシリコンなどからなるゲート電極３０１が配置され、Ｎ型ＭＯＳトランジスタを形成している。
【００１４】
また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域５０１に囲まれている。
【００１５】
ここで、Ｎ型ＭＯＳトランジスタのゲート電極３０１の下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、ドレイン領域２０２から一定の距離を隔てたオフセット領域６０１を介して、Ｎ型ＭＯＳトランジスタのチャネル幅全体にわたって濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域４０１が形成されている。
【００１６】
ここで、Ｐ型ブレークダウン領域４０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの周囲に配置された素子分離用のシャロートレンチ分離領域５０１に接するため、シャロートレンチ分離特有のシャロートレンチ分離領域５０１の近傍で起こりやすいリーク電流の増大を防止することができる。
【００１７】
また、Ｐ型ブレークダウン領域４０１のＰ型の不純物濃度、およびオフセット領域６０１の幅は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの表面ブレークダウン電圧が、内部回路領域に形成された内部トランジスタの表面ブレークダウン電圧より低く、なおかつ、内部回路の電源電圧よりも高くなるように設定されている。
【００１８】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２に通常の動作用の電源電圧が印加されている際には、オフセット領域６０１に空乏層が伸びることでブレークダウンを生じることはない。
【００１９】
一方、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２に静電気による大きなサージが印加された場合には、ドレイン領域２０２からオフセット領域６０１に伸びた空乏層がＰ型ブレークダウン領域４０１に達してＰ型ブレークダウン領域４０１の境界付近で高い電界領域を形成することでブレークダウンする。
【００２０】
さらに、Ｐ型ブレークダウン領域４０１の深さは、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２の深さよりも深くなるように形成されており、ドレイン領域２０２からオフセット領域６０１に伸びた空乏層を、深い領域でもしっかり受け止めることができる。
【００２１】
このように、ＥＳＤ保護用のＮ型ＭＯＳトランジスタに静電気による大きなサージが印加された際には、内部素子領域のトランジスタに比べて低いトリガー電圧によってバイポーラ動作に入ることができ、内部素子をＥＳＤ破壊から効率よく守ることができる。
【実施例２】
【００２２】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【００２３】
図１に示した第１の実施例と異なる点は、Ｐ型ブレークダウン領域４０１がＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅全体にわたって形成されておらず、シャロートレンチ分離領域５０１に接する部分にのみ形成されている点である。
【００２４】
Ｐ型ブレークダウン領域４０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅に対して部分的にしか形成されていない。
【００２５】
しかしながらシャロートレンチ分離領域５０１に接する部分にのみ形成されているために、シャロートレンチ分離特有のシャロートレンチ分離領域５０１の近傍で起こりやすいリーク電流の増大を防止することができる。
【００２６】
また、図１に示した第１の実施例で説明したように、Ｐ型ブレークダウン領域４０１のＰ型の不純物濃度、およびオフセット領域６０１の幅は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのブレークダウン電圧が、内部回路領域に形成された内部トランジスタの表面ブレークダウン電圧より低く、なおかつ、内部回路の電源電圧よりも高くなるように設定されている。
【００２７】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２に通常の動作用の電源電圧が印加されている際には、オフセット領域６０１に空乏層が伸びることでブレークダウンを生じることはない。
【００２８】
一方、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２に静電気による大きなサージが印加された場合には、ドレイン領域２０２からオフセット領域６０１に伸びた空乏層がＰ型ブレークダウン領域４０１に達してＰ型ブレークダウン領域４０１の境界付近で高い電界領域を形成することでブレークダウンする。
【００２９】
このとき、図１に示した第１の実施例と異なり、Ｐ型ブレークダウン領域４０１がチャネル領域の一部分にのみ形成されているため、ブレークダウンする領域もチャネル領域の幅全体ではない。しかしながら、ブレークダウンした後は、チャネル領域下のＰ型半導体領域の電位がトリガー電流によって上昇するため、ドレイン領域２０２全体がバイポーラ動作に寄与することができ、大電流を逃がすことができる。
その他の説明については、図１と同一の符号を記すことで説明に換える。
【符号の説明】
【００３０】
２０１  ソース領域
２０２  ドレイン領域
３０１  ゲート電極
４０１  Ｐ型ブレークダウン領域
５０１  シャロートレンチ分離領域
６０１  オフセット領域
【図１】
2011210896.tif 000003
【図２】
2011210896.tif 000004