(57)【要約】【課題】アクティブマトリクス型電子ペーパーやディスプレイ、更にはＲＦＩＣタグでは、今後駆動回路一体化と省電力化が求められる。このために薄膜トランジスタの性能面においては高移動度化とＣＭＯＳ化が必要とされる。また生産面においては低コストで環境汚染のない製造方法が求められている。【解決手段】本発明ではステンシルマスクを通してスパッタ堆積することで、膜をパターン形成した。この結果、汚染物質の使用と放出なしに、簡単な方法で性能のよい薄膜トランジスタとＣＭＯＳ薄膜トランジスタ回路を形成することができた。【選択図】図４
2011018866.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
チャネルとなるシリコン膜と、
ソースドレインとなる導電性シリコン膜と、
ゲート絶縁膜と、
ゲート電極膜と、
からなる薄膜トランジスタの製造方法であって、
前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される薄膜トランジスタの製造方法。
【請求項２】
基板上に、
チャネルとなるシリコン膜と、
ソースドレインとなるｎ型導電性シリコン膜と、
ソースドレインとなるｐ型導電性シリコン膜と、
ゲート絶縁膜と、
ゲート電極膜と、
からなる相補型薄膜トランジスタの製造方法であって、
前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される相補型薄膜トランジスタの製造方法。
【請求項３】
前記ステンシルマスクを通してスパッタ堆積されるゲート絶縁膜とは、酸化シリコン膜と窒化シリコン膜と酸窒化シリコン膜のいずれかであって、スパッタガスに酸素と窒素の少なくとも一方とアルゴンを使用し、プラズマ電源にパルス直流を使用する、請求項１および請求項２記載の薄膜トランジスタの製造方法
【請求項４】
前記ステンシルマスクを通してスパッタ堆積して形成される膜とは、スパッタ堆積時の圧力が０．５から５０ｍＴｏｒｒの間である、請求項１および請求項２記載の薄膜トランジスタの製造方法。
【請求項５】
前記基板とは、前記ステンシルマスクと同じ線膨張係数の材料を使う請求項１および請求項２記載の薄膜トランジスタの製造方法
【請求項６】
前記基板と前記ステンシルマスクとは、共にステンレス材料を使う請求項１および請求項２の薄膜トランジスタの製造方法
【請求項７】
基板上に、
チャネルとなるシリコン膜と、
ソースドレインとなる導電性シリコン膜と、
ゲート絶縁膜と、
ゲート電極膜と、
からなる薄膜トランジスタであって、
前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】本発明は、薄膜トランジスタ（以下ＴＦＴと言う）を有する半導体装置およびその製造方法に関する。特に、このＴＦＴの応用例の一つとしてスイッチングアレイおよびこれらのアレイのドライバ回路、また、プリンタヘッドや２次元センサーアレイおよび３次元回路にも応用することができる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】多結晶シリコンのＴＦＴは例えば液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに幅広く用いられている。当初は画素駆動回路のみに応用されていたが、現在は周辺駆動回路にも応用されるようになった。周辺駆動回路をＴＦＴで形成することで、ディスプレイの低コスト化と狭額縁化が達成できた。今後ＴＦＴは更に電子ペーパーと電波による個体識別タグ（以下ＲＦＩＤタグと言う）への応用が予想される。当然の傾向としてその周辺駆動回路にも応用される。電子ペーパーやＲＦＩＤタグへの応用では省電力化が求められるため、周辺駆動回路の形成には消費電力の低い相補型トランジスタ（ＣＭＯＳ）が求められる。多結晶シリコンＴＦＴの構造は図１に示す。従来、多結晶シリコン膜ＴＦＴは以下の工程により製造されている。【０００３】すなわち、ガラス、プラスチック或いはステンレスなどからなる基板１０１上にパッシベーション絶縁膜１０５としてＳｉＯ２膜をＴＥＯＳを原料に用いたプラズマ増強化学気相堆積法（ＰＥＣＶＤ）で３００ｎｍ形成する。次にシリコン膜を例えば低圧化学気相堆積法（ＬＰＣＶＤ）で１００ｎｍ堆積する。次にシリコン膜にレーザ照射して結晶化させた。その後シリコン膜をフォトリソグラフィ工程とエッチング工程でパターニングして島状のチャネルとなるシリコン膜１１０を形成する。【０００４】シリコン膜１１０が形成された後に、シリコン膜１１０の表面にゲート絶縁膜１３０としてＳｉＯ２をＴＥＯＳを原料に用いたプラズマ増強化学気相堆積法（ＰＥＣＶＤ）で形成した。続いて例えばＴａ金属膜をスパッタ堆積法を用いてゲート絶縁膜１３０の表面に堆積し、その後Ｔａ金属膜を図１に示す通りにパターニングしてゲート電極膜１４０を形成した。そしてゲート電極膜１４０をマスクとしてシリコン膜１１０のソース１２０ａとドレイン１２０ｂとなる場所に自己整合的にイオン注入法でアクセプタイオン或いはドナーイオンを注入した。その後、層間絶縁膜２００としてＰＥＣＶＤにより５００ｎｍのＳｉＯ２を形成する。そしてレーザ或いはファーネスによるアニールでソース領域１２０ａとドレイン領域１２０ｂのドーパントの活性化と層間絶縁膜２００の改質をおこなった。ソースドレイン領域のコンタクトホール２１０を形成し、コンタクトホールを介してソース電極膜１５０ａとドレイン電極膜１５０ｂをそれぞれ形成して、ＴＦＴを完成させた。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】薄膜材料デバイス研究会編、「薄膜トランジスタ」、コロナ社，２００８年１１月。
【発明の概要】
【発明が解決しようとする課題】
【０００６】しかしながら、上述のような方法では次のような問題があった。まず、トランジスタを構成する要素として必要になるものは、半導体層、ゲート絶縁膜、ゲート電極、ソースドレインであるが、これらは、成膜工程、フォトリソグラフィ工程、およびエッチング工程により形成され、トランジスタの完成までには、各構成要素の数に相当する工程が存在する。薄膜トランジスタ作製に必要なフォトリソグラフィー工程数は一般的に少なくとも４工程ある。ＣＭＯＳ薄膜トランジスタを作るのであればそれが少なくとも７工程となる。この工程数はコストを決定する大きな要因となっていた。更に、成膜工程とエッチング工程では様々な化学物質を使用することから、人体と環境への影響が懸念される。環境問題は今後のディスプレイや電子ペーパーの面積と量の増大により更に顕著になると予想される。【０００７】本発明はかかる問題点に鑑みてなされたもので、その目的は、フォトリソグラフィとエッチングの工程数を大幅に減らし製造コストを低減することのできる薄膜トランジスタならびにＣＭＯＳ薄膜トランジスタ、およびそれらの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】基板上にチャネルとなるシリコン膜と、ソースドレインとなる導電性シリコン膜と、ゲート絶縁膜と、ゲート電極膜と、からなる薄膜トランジスタの製造方法であって、前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される薄膜トランジスタの製造方法である。【０００９】基板上にチャネルとなるシリコン膜と、ソースドレインとなるｎ型導電性シリコン膜と、ソースドレインとなるｐ型導電性シリコン膜と、ゲート絶縁膜と、ゲート電極膜と、からなる相補型の薄膜トランジスタの製造方法であって、前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される相補型薄膜トランジスタの製造方法である。【００１０】基板上にチャネルとなるシリコン膜と、ソースドレインとなる導電性シリコン膜と、ゲート絶縁膜と、ゲート電極膜と、からなる薄膜トランジスタであって、前記各膜の少なくとも一つをステンシルマスクを通してスパッタ堆積して形成される薄膜トランジスタである。【００１１】ここでステンシルマスクを通してスパッタ堆積されるゲート絶縁膜とは、酸化シリコン膜と窒化シリコン膜と酸窒化シリコン膜のいずれかであって、スパッタガスに酸素と窒素の少なくとも一方とアルゴンを使用し、プラズマ電源にパルス直流を使用する、請求項１および請求項２記載の薄膜トランジスタの製造方法である。【００１２】ここでステンシルマスクを通してスパッタ堆積して形成される膜とは、スパッタ堆積時の圧力が０．５から５０ｍＴｏｒｒの間である。【００１３】基板とステンシルマスク間の膜堆積時熱膨張を考慮すると、基板には、ステンシルマスクと同じ線膨張係数の材料を使うのが望ましい。これは例えばステンレス材料を用いるれば、６００℃以上の高温プロセスにも対応でき、機械的強度も十分である。
【発明の効果】
【００１４】本発明の薄膜トランジスタおよびその製造方法によれば、フォトリソグラフィ工程およびエッチング工程なしに薄膜トランジスタが形成できる。従って低コストで且つ汚染物質の発生なく薄膜トランジスタを実現できる。
【図面の簡単な説明】
【００１５】
【図１】一般的な従来のＴＦＴの概略断面図である。
【図２】ＴＦＴの４つの基本要素を示す模式図である。
【図３】（ａ）〜（ｄ）は実施例のＴＦＴ製造方法を説明するための各工程の概略平面図である。
【図４】（ａ）〜（ｄ）は実施例のＴＦＴ製造方法を説明するための各工程の概略断面図である。おのおのは図３（ａ）〜（ｄ）のＡ−Ａ’に沿った断面図である。
【図５】（ａ）〜（ｃ）は実施例のＴＦＴ製造の各工程後の表面光学顕微鏡写真である。ここでスケールバーはすべて１００μｍである。
【図６】（ａ）と（ｂ）はそれぞれ作製したｎチャネルＴＦＴとｐチャネルＴＦＴのトランスファー特性である。
【図７】（ａ）と（ｂ）はそれぞれ作製したＣＭＯＳの等価回路図と実際の表面光学顕微鏡写真である。スケールバーは１００μｍである。
【図８】作製したＣＭＯＳ回路の入出力特性と貫通電流である。
【発明を実施するための形態】
【００１６】薄膜トランジスタは、図２の模式図に示すようにチャネルとなるシリコン膜１０、ソースドレインとなる導電性シリコン膜２０、ゲート絶縁膜３０、ゲート電極膜４０、の四つの基本要素からなる。本発明の精神を簡潔に言えば、これら四要素膜の少なくとも一つ、望ましくはすべての要素膜をステンシルマスクを通してスパッタ堆積することで、基板上に直接パターン成膜して薄膜トランジスタを作製するものである。従って薄膜トランジスタの構造は、ゲートがチャネルの上部に来る所謂トップゲート構造か、或いはチャネルの下部に来る所謂ボトムゲート構造か、またはソースドレイン金属電極をゲート電極と同じ層に形成するか別々の層で形成するか、などは本発明の精神に従って自由に変更できるものである。また本発明はこれから示す実施例に限定されるものでもない。
以下、本発明を適用した薄膜トランジスタの製造方法について説明する。
【実施例】
【００１７】図３と図４を参照して本発明の実施例を説明する。ここで図３（ａ）、図３（ｂ）、図３（ｃ）、図３（ｄ）は平面図で、Ａ−Ａ’に沿った断面図を図４（ａ）、図４（ｂ）、図４（ｃ）、図４（ｄ）にそれぞれ示した。図３の平面図では、見やすいように基板１とパッシベーション絶縁膜５の記入は省略した。【００１８】まず図４（ａ）に示す基板１として石英基板、または鏡面研磨が施された厚さ０．０５ｍｍのステンレス板を使用した。この基板１を４０ｐｐｍのオゾン水に３０分間浸漬して洗浄した。続いてこの基板１上に、反応性パルス直流マグネトロンスパッタ法により、パッシベーション絶縁膜５としてＳｉＯ２膜を７００ｎｍ堆積した。スパッタターゲットにはＳｉを用い、スパッタガスにはアルゴンと酸素を用いた。アルゴンと酸素の流量比は１：１であった。堆積時圧力は５ｍＴｏｒｒであった。このパッシベーション絶縁膜５の役割は基板表面の絶縁性確保、平坦性確保、基板からの汚染防止がある。【００１９】続いて図４（ａ）に示すように基板１にチャネルシリコン膜用のステンシルマスク６を密着させた。そしてステンシルマスク６と基板１を固定してスパッタ装置へ導入し、基板温度を２００℃に上げてからシリコンを１００ｎｍ堆積した。ステンシルマスク６には、チャネルとなるシリコン膜１０の形状通りの開口部６ａが存在し、チャネルとなるシリコン膜１０がパッシベーション絶縁膜５上に堆積される。ここでターゲットには抵抗率５０００Ωｃｍのシリコンを用い、スパッタガスにはアルゴンガス、電源には直流電源を使用した。堆積圧力は５ｍＴｏｒｒであった。ここで堆積圧力は分子の平均自由行程に関わる。一般にアルゴンの平均自由行程は圧力に反比例し、１０ｍＴｏｒｒでの平均自由行程は０．６ｃｍである。分子の平均自由行程が短いと、堆積分子の直進性は悪くなり、回り込み堆積が起きる。従って堆積された膜の形状はステンシルマスク開口部の形状より大きくなり、パターン解像度は悪くなる。このため、平均自由行程は長いほうが望ましく、十分な平均自由行程を確保するためには堆積時圧力は５０ｍＴｏｒｒ以下、望ましくは１０ｍＴｏｒｒ以下がよい。堆積圧力は低いほどよいが、しかし圧力を１ｍＴｏｒｒ以下にすると、プラズマは不安定になる。従って堆積圧力は少なくとも０．５ｍＴｏｒｒ以上であることが望ましい。従って、高いパターン解像度を得るには堆積圧力は０．５ｍＴｏｒｒから５０ｍＴｏｒｒの間であることが望ましい。チャネルとなるシリコン膜１０形成後の光学顕微鏡写真を図５（ａ）に示す。ここでスケールバーは１００μｍである。ステンシルマスク８の開口部の寸法は２００μｍｘ７０μｍであったが形成されたチャネルとなるシリコン膜１０の寸法は２１０μｍｘ８０μｍであった。即ち開口部の一辺から更に５μｍ回りこんで堆積したことになる。この回りこみはステンシルマスク８と基板１の間隙が狭くなるほど小さくなる傾向にある。【００２０】続いてソースドレインとなる導電性シリコン膜２０の形成を図３（ｂ）と図４（ｂ）を以って説明する。基板１にソースドレイン導電性シリコン膜用のステンシルマスク７を、基板１に形成されたチャネルとなるシリコン膜１０との相対位置を考慮して位置合わ���しをして密着させた。ここでステンシルマスク開口部７ａの形状は形成するソースドレインとなる導電性シリコン膜２０の形状である。ステンシルマスク７と基板１を固定してスパッタ装置へ導入し、基板温度を２００℃に上げてからソースドレインとなる導電性シリコン膜２０としてｐ＋型導電性シリコン膜、またはｎ＋型導電性シリコン膜を１００ｎｍ堆積した。堆積条件は前記チャネルとなるシリコン膜１０と同様であるが唯一違うのはｐ＋型導電性シリコン膜を堆積する場合ではターゲットに抵抗率０．００１Ωｃｍのｐ＋型導電性シリコンを用い、ｎ＋型導電性シリコン膜を堆積する場合ではターゲットに抵抗率０．００１Ωｃｍのｎ＋型導電性シリコンを用いた点である。ＣＭＯＳを形成するときにはｐ＋型導電性シリコン膜とｎ＋型導電性シリコン膜に対してそれぞれの開口部形状を有するステンシルマスク７を用いて堆積した。図５（ｂ）にソースドレインとなる導電性シリコン膜２０形成後の光学顕微鏡写真を示す。スケールバーは１００μｍである。【００２１】続いてＸｅＦエキシマレーザ光を基板１全体に照射してチャネルとなるシリコン膜１０とソースドレインとなる導電性シリコン膜２０を結晶化させた。照射パルスエネルギー密度は１９０ｍＪ／ｃｍ２で、一箇所当たり１００パルスを照射した。【００２２】続いてゲート絶縁膜３０の形成を図３（ｃ）と図４（ｃ）を以って説明する。基板１にゲート絶縁膜用のステンシルマスク８を、基板１にすでに形成された膜との相対位置を考慮して位置合わせしをして密着させた。ステンシルマスク開口部８ａの形状は形成するゲート絶縁膜３０の形状である。そしてステンシルマスク８と基板１を固定してスパッタ装置へ導入し、基板温度を２００℃に上げてから反応性パルス直流マグネトロンスパッタ法によりゲート絶縁膜３０としてＳｉＯ２膜を１００ｎｍ堆積させた。スパッタターゲットにはＳｉを用い、スパッタガスにはアルゴンと酸素を用いた。アルゴンと酸素の流量比は１：１で、堆積圧力は５ｍＴｏｒｒであった。【００２３】続いてゲート電極膜４０の形成を図３（ｄ）と図４（ｄ）を以って説明する。基板１にゲート電極膜用のステンシルマスク９を、基板１にすでに形成された膜との相対位置を考慮して位置合わせしをして密着させた。そしてステンシルマスク９と基板１を固定してスパッタ装置へ導入し、基板温度を２００℃に上げてから直流マグネトロンスパッタ法によりゲート電極膜４０としてアルミ膜を５００ｎｍ堆積させた。本実施例ではステンシルマスク９にはゲート電極膜４０を形成する開口部以外に、ソース電極膜５０ａとドレイン電極膜５０ｂ形成のための開口部が存在し、それらを同時形成した。堆積圧力は５ｍＴｏｒｒであった。図５（ｃ）にゲート電極膜４０形成後の光学顕微鏡写真を示す。ゲート絶縁膜３０が形成された領域には点線で表記してある。スケールバーは１００μｍである。【００２４】続いて欠陥パシベーションを目的に、水素が５％含まれた窒素雰囲気中に４００℃で１０分アニールしてＴＦＴを完成させた。ＴＦＴのチャネル長と幅はそれぞれ３０μｍと８０μｍであった。作製したｎチャネルＴＦＴとｐチャネルＴＦＴのトランスファー特性をそれぞれ図６（ａ）と図６（ｂ）に示し���。ｎチャネルＴＦＴとｐチャネルＴＦＴの開／閉電流比はそれぞれ４ｘ１０５と６ｘ１０５、閾値電圧はそれぞれ６．４Ｖと１６．０Ｖ、Ｓ値は２．５Ｖ／ｄｅｃａｄｅと１．７Ｖ／ｄｅｃａｄｅ、と良好な特性が得られた。また電子と正孔の電界効果移動度はそれぞれ６．５ｃｍ２／ｖｓと１２．５ｃｍ２／ｖｓであった。【００２５】続いてｎチャネルＴＦＴとｐチャネルＴＦＴを組み合わせてＣＭＯＳ−ＴＦＴを作成した。作製したＣＭＯＳ−ＴＦＴの等価回路を図７（ａ）に示し、完成後の光学顕微鏡写真を図７（ｂ）に示した。作製したＣＭＯＳ−ＴＦＴのｎ型ＴＦＴのチャネル寸法は長さが２５μｍで幅が８０μｍであった。一方でｐ型ＴＦＴのチャネル寸法は長さが１５μｍで幅が１３０μｍであった。相補型薄膜トランジスタの入力出力特性を図８に示す。電源は１０Ｖから２０Ｖで変化させたが、何れも良好なレールツーレール特性が得られた。また最大貫通電流は１０−６Ａ代と使用に耐えうる特性を示した。
【符号の説明】
【００２６】１        基板
５        パッシベーション絶縁膜
６        チャネルシリコン膜用のステンシルマスク
６ａ      ステンシルマスクの開口部
７        ソースドレイン導電性シリコン膜用のステンシルマスク
７ａ      ステンシルマスクの開口部
８        ゲート絶縁膜用のステンシルマスク
８ａ      ステンシルマスクの開口部
９        ゲート電極膜用のステンシルマスク
９ａ      ステンシルマスクの開口部
１０      チャネルとなるシリコン膜
２０      ソースドレインとなる導電性シリコン膜
２０ａ    ソースとなる導電性シリコン膜
２０ｂ    ドレインとなる導電性シリコン膜
３０      ゲート絶縁膜
４０      ゲート電極膜
５０      ソースドレイン電極膜
５０ａ    ソース電極膜
５０ｂ    ドレイン電極膜
１０１    基板
１０５    パッシベーション絶縁膜
１１０    シリコン膜
１２０ａ  ソース領域
１２０ｂ  ドレイン領域
１３０    ゲート絶縁膜
１４０    ゲート電極膜
１５０ａ  ソース電極膜
１５０ｂ  ドレイン電極膜
２００    層間絶縁膜
３００    ｐチャネル−ＴＦＴ
４００    ｎチャネル−ＴＦＴ
【図１】
2011018866.tif 000003
【図２】
2011018866.tif 000004
【図３】
2011018866.tif 000005
【図４】
2011018866.tif 000006
【図５】
2011018866.tif 000007
【図６】
2011018866.tif 000008
【図７】
2011018866.tif 000009
【図８】
2011018866.tif 000010