(57)【要約】      （修正有）【課題】ＧａＮ素子およびＣＭＯＳ素子の両方を備えた集積回路を製造するための改善した方法を提供する。【解決手段】集積半導体基板構造１００は、基板１１と、ＧａＮヘテロ構造２０と、半導体基板層３０とを備える。ＧａＮヘテロ構造２０は、第１素子エリアに存在し、少なくとも部分的に保護層８で覆われている。半導体基板層３０は、ＣＭＯＳ素子の区画のための第２素子エリアに存在する。ＧａＮヘテロ構造２０および半導体基板層３０の少なくとも１つが、基板１１の少なくとも１つの溝内をエピタキシャル成長して形成され、ＧａＮヘテロ構造２０および半導体基板層３０は横方向に並置される。【選択図】図２
2011101007.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ＧａＮベース素子の区画のための第１素子エリアに存在し、少なくとも部分的に保護層で覆われているＧａＮヘテロ構造と、
ＣＭＯＳ素子の区画のための第２素子エリアに存在する半導体基板層とを備え、
ＧａＮヘテロ構造および半導体基板層の少なくとも１つが、基板の少なくとも１つの溝に設けられ、ＧａＮヘテロ構造および半導体基板層は横方向に並置されている集積半導体基板構造。
【請求項２】
絶縁層が、ＧａＮヘテロ構造と半導体基板層との間で、該少なくとも１つの溝の少なくとも１つの側壁に存在している請求項１記載の集積半導体基板構造。
【請求項３】
基板は、ハンドリング層、埋め込み絶縁層および素子層を備えたＳＯＩ基板であり、
素子層は、ＧａＮヘテロ構造の成長に適した結晶配向を有する請求項１記載の集積半導体基板構造。
【請求項４】
半導体層は、ＳＯＩ基板構造のハンドリング層の上に存在し、埋め込み絶縁層および素子層は、第２素子エリアにおいて除去されている請求項３記載の集積半導体基板構造。
【請求項５】
半導体層は、再結晶化されて、ＳＯＩ基板構造のハンドリング層と同じ結晶配向を有する請求項４記載の集積半導体基板構造。
【請求項６】
ＧａＮヘテロ構造は、溝内に存在しており、
溝には、底部において、ＧａＮヘテロ構造の成長に適した配向を持つ側面を有する少なくとも１つの小溝が設けられる請求項１記載の集積半導体基板構造。
【請求項７】
ＧａＮベース素子の区画のための第１素子エリアと、ＣＭＯＳ素子の区画のための第２素子エリアが設けられる集積半導体基板構造の製造方法であって、
半導体基板を用意するステップと、
半導体基板上に、第１素子エリアにおける半導体基板を露出し又は露出したままにしてパターン化された保護層を形成するステップと、
第１素子エリアにおける半導体基板に少なくとも１つの溝を形成するステップと、
該少なくとも１つの溝にＧａＮヘテロ構造を選択成長させ、保護層を選択成長用マスクとして用いて第１素子エリアを区画するステップと、
保護層を少なくとも部分的に除去し、第２素子エリアを露出するステップと、を含む方法。
【請求項８】
溝の底面がエッチングされ、ＧａＮヘテロ構造の成長にとって有利な配向を持つ結晶面を露出させる請求項７記載の方法。
【請求項９】
ＧａＮベース素子の区画のための第１素子エリアと、ＣＭＯＳ素子の区画のための第２素子エリアが設けられる集積半導体基板構造の製造方法であって、
半導体基板を用意するステップと、
半導体基板上にＧａＮヘテロ構造を成長させるステップと、
ＧａＮヘテロ構造の上部に、第２素子エリアにおけるＧａＮヘテロ構造を露出し又は露出したままにしてパターン化された保護層を付与するステップと、
ＧａＮヘテロ構造を通る少なくとも１つの溝を形成し、第２素子エリアにおける基板の基板層を露出し、該少なくとも１つの溝に半導体層を選択成長させることによって、第２素子エリアに半導体基板層を設けるステップと、
保護層を少なくとも部分的に除去し、第１素子エリアを露出するステップと、を含む方法。
【請求項１０】
下地の半導体層と同じ結晶配向が得られるように、半導体層を再結晶化するステップをさらに含む請求項９記載の方法。
【請求項１１】
溝には少なくとも１つの側壁が設けられ、側壁には、半導体層の成長前に絶縁層が設けられる請求項７または９記載の方法。
【請求項１２】
半導体構造の上面は、少なくとも１つの溝における層成長の後に研磨される請求項７または９記載の方法。
【請求項１３】
集積回路の製造方法であって、
請求項１〜６のいずれかに記載の集積半導体基板構造を用意するステップと、
ＧａＮ素子を第１素子エリアに区画するステップと、
少なくとも１つのＣＭＯＳ素子を第２素子エリアに区画するステップと、
ＧａＮ素子および少なくとも１つのＣＭＯＳ素子の両方のための相互接続構造を設けるステップ、とを含む方法。
【請求項１４】
基板と、
ＧａＮベース素子の区画のための第１素子エリアに存在し、少なくとも部分的に保護層で覆われているＧａＮヘテロ構造と、
ＣＭＯＳ素子の区画のための第２素子エリアに存在する半導体基板層と、
第１素子エリアに区画されたＧａＮ素子および、第２素子エリアに区画されたＣＭＯＳ素子と、
ＣＭＯＳ素子およびＧａＮベース素子を相互接続する相互接続構造とを備え、
集積半導体基板構造には、平坦化した表面が設けられ、そこにＧａＮヘテロ構造および半導体基板層の少なくとも１つが基板内の少なくとも１つの溝に設けられ、
ＧａＮヘテロ構造および半導体基板層は、横方向に並置されている集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮベース素子の区画(definition)のための第１素子エリアおよびＣＭＯＳ素子の区画のための第２素子エリアが設けられた集積半導体基板構造を製造する方法に関する。本発明はまた、こうして形成された集積半導体基板構造に関する。本発明はさらに、集積半導体基板構造を備えた集積回路を製造する方法に関する。
【背景技術】
【０００２】
ＧａＮは、電力応用や光学応用などの用途で有望な候補である。その例は、発光ダイオード、電力増幅器、電力コンバータの製造を含む。このタイプの素子を制御するために、典型的には制御エレクトロニクスが必要になる。ＧａＮ素子の高い品質を活用し、機能性および小型サイズの要求を満たすために、制御エレクトロニクスおよびＧａＮ素子の集積化が有益と考えられる。こうした集積化は、ＧａＮヘテロ構造の成長のためにシリコン基板を使用する先行開発に適している。幾つかの基板および、基板の幾つかの結晶配向が用いられている。特に、（１１１）配向を持つシリコン基板が、興味深い候補であることが判明している。Ｓｉ（１１１）上のＧａＮ成長における大きな挑戦は、面内熱膨張係数の大きな不整合であった（ＧａＮは５．５９×１０−６Ｋ−１、Ｓｉは２．６×１０−６Ｋ−１）。このことは、ヘテロ構造を成長温度から室温へ冷却する際に、ＧａＮ層でクラックを生じさせる傾向がある。この問題は、低温ＡｌＮバッファ層または中間層を用いることによってかなり低減した。
【０００３】
最近、ＳＯＩ基板の使用が有益な結果をもたらすことが判明した。素子層の（００１）配向および（１１１）配向の両方を用いた実験を行った。文献（Zhou, Applied Physics Letters 86 (2005), 081912）は、（１１１）配向を持つＳＯＩ基板構造の素子層上のＧａＮ成長について報告した。ＳＯＩ基板は、ＳＩＭＯＸ（酸素注入による分離）技術によって市販されている。シリコン素子層およびＳｉＯ２埋め込み誘電体層の厚さは、それぞれ２００ｎｍと３６０ｎｍであった。
【０００４】
ＧａＮ層は、このＳＯＩ基板上に、バッファ層無しで、ＭＯＣＶＤ反応装置内でＨ２をキャリアガスとして用いて直接成長した。ＧａＮ堆積の前に、基板を１１００℃に１０分間、Ｈ２環境下で加熱して、基板表面から自然酸化物を除去した。続いて、ＧａＮ層を１１００℃で堆積した。ＧａＮ層の結晶品質は、Ｓｉ素子層によって直接影響を受けているように思われる。
【０００５】
米国特許公開ＵＳ２００６０２８４２４７号は、シリコンＣＭＯＳ回路を備えたＡｌＧａＮ／ＧａＮ増幅器の集積化を開示する。アモルファスまたは多結晶のシリコンの平坦化層および単結晶シリコンの薄い層をＳｉＣ基板上に形成した。その後、ＡｌＧａＮおよびＧａＮを含むＧａＮヘテロ構造をエピタキシャル成長させた。シリコン窒化物またはシリコン酸化物の保護層をＧａＮヘテロ構造の上に堆積した。これに続いて、シリコン層が保護層に、特に、その上部層がパッシベーション層と接合したＳＯＩ基板の形態で接合される。その後、ＳＯＩ基板を薄くして、そのハンドリングウエハおよびその埋め込み酸化物を除去した。得られたシリコン素子層は、典型的には５０ｎｍ〜２００ｎｍの厚さを有する。ＧａＮ素子の区画のための第１素子エリアを規定し、シリコンは、これらのエリアでエッチング除去した。これに続いて、ＣＭＯＳ素子がシリコン層上の第２素子エリアに製作され、ＧａＮ素子がＧａＮヘテロ構造上に製作される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
公知の方法の不具合は、接合プロセスが繊細であり、強い接合が得られないことである。公知の方法は、好ましくは、接合界面において溝を１つ又はそれ以上の層に付与して、残留ガスを界面から除去する。これらの溝は、特にウエハの中心で必要となり、さもなければ接合は充分に良好にならない。溝は、典型的には１〜２ｍｍのピッチである。このことは、ピッチが最終チップ内部に存在することになり、利用可能な表面エリアの量が減少することを意味する。
【０００７】
さらに、接合プロセスを完了させるアニール工程が必要である。このアニール工程は、４インチウエハで１７５℃であり、２４〜１００時間を要する。１１５０℃に達するより高い温度が使用できる。さらに、こうした高温は、基板構造の完成後にＣＭＯＳ素子の区画のためにも必要である。高い温度は、冷却の際に温度差を生じさせ、熱応力をもたらす。この熱応力は、基板サイズの増加とともにより飛躍的になる。先行技術で使用した４インチ基板は、もはやＣＭＯＳの産業プロセスの代表するものでなく、産業プロセスは８インチおよび１２インチ直径の基板サイズを使用している。
【０００８】
シリコンのＧａＮへの拡散は、こうした高温工程の他の結果でもある。シリコンは、典型的には、接合層として典型的に用いられるシリコン酸化物から拡散する。こうしたシリコンの拡散は、ＧａＮ層の材料特性や、移動度などの素子特性を劣化させる傾向がある。
【０００９】
要するに、公知の方法および素子は、幾つかの不具合があり、産業的に実行可能なものではない。
【００１０】
従って、第１の目的は、シリコン及び／又は酸化物粒子のＧａＮ層への拡散に対して敏感でない、改善した素子を提供することである。
【００１１】
本発明の第２の目的は、ＧａＮ素子が第１素子エリアに区画でき、ＣＭＯＳ回路が第２素子エリアに区画できる集積半導体基板構造を製造するための改善した方法を提供することである。
【００１２】
更なる目的は、ＧａＮ素子およびＣＭＯＳ素子の両方を備えた集積回路を製造するための改善した方法を提供し、改善した素子を提供することである。
【課題を解決するための手段】
【００１３】
（発明の要旨）
本発明の第１態様によれば、第１の目的は、請求項１記載の発明に従って達成される。集積半導体基板構造は、基板と、ＧａＮベース素子の区画のための第１素子エリアに存在し、少なくとも部分的に保護層で覆われているＧａＮヘテロ構造と、ＣＭＯＳ素子の区画のための第２素子エリアに存在する半導体基板層とを備える。ここで、ＧａＮヘテロ構造および半導体基板層の少なくとも１つが、基板の少なくとも１つの溝(trench)に設けられ、ＧａＮヘテロ構造および半導体基板層は、横方向に並置(juxtapose)される。このことは、集積半導体基板構造に少なくとも実質的に平坦化した表面が設けられるという利点を有する。
【００１４】
本発明に従えば、半導体層は、ＧａＮヘテロ構造に対して並置される。その結果、得られた層スタックは実質的に平面的(planar)であり、このことは、産業的に実行可能な材料およびプロセス、特に従来のＣＭＯＳプロセスから知られたこうしたプロセスに基づいて、単一の相互接続構造の設置に好都合である。
【００１５】
並置は、半導体層およびＧａＮヘテロ構造の少なくとも１つを溝内に配置することによって達成される。ＧａＮヘテロ構造が溝内に存在する場合、この溝は、半導体層を通って下地の基板まで延びている。半導体層が溝内に存在する場合、この溝は、ＧａＮヘテロ構造を通って基板まで延びている。
【００１６】
本発明の利点は、ＧａＮヘテロ構造の横方向サイズが実質的に減少することである。このことは、著しく低いレベルの熱応力をもたらし、ＧａＮ中のクラックおよび空洞(void)の形成について著しく低いリスクをもたらす。さらに、基板構造の反りが、ＧａＮヘテロ構造の横方向サイズを制限することによって低減できる。本発明の他の利点は、汚染のリスクが減少することである。
【００１７】
最初に、種(species)の拡散が発生し得る界面エリアをより制限する。効果的には、それは溝の１つ又はそれ以上の側壁に制限される。側壁での界面エリアは、典型的には、平面的な層の間の界面エリアよりもかなり小さい。さらに、側壁は、ＧａＮの汚染を典型的に生じさせるシリコン酸化物を含む必要性がない。
【００１８】
さらに、商業的に実現できるように充分に小さく、汚染の悪影響を回避できるように充分大きい、ＧａＮヘテロ構造のエッジに沿ったバッファゾーンを区画してもよい。適切には、絶縁層が溝の側壁に存在している。こうした絶縁層は、応力および電気的影響に対して適切なバリアである。適切な材料がシリコン酸化物またはシリコン窒化物であり、こうした材料の堆積は半導体プロセスにおいて周知である。しかしながら、いずれか他の層の堆積、例えば、アルミニウム酸化物などの堆積は排除されておらず、複数の層、例えば、「ＯＮＯ」としても知られているシリコン酸化物、シリコン窒化物およびシリコン酸化物のスタックを付与してもよい。最も適しているのは、層は、一様な堆積によって、例えば、化学気相堆積法を用いて設けられる。
【００１９】
一実施形態において、半導体層は溝内に存在している。本実施形態は、ハンドリングウエハ、埋め込み絶縁層および上部層を備えたＳＯＩ型基板の使用との組合せにおいて特に適している。溝は、適切にはハンドリングウエハへ延びている。そして、半導体層は、ハンドリングウエハ上で成長する。このことは、ハンドリングウエハが上部層とは別の結晶配向を有してもよいという利点を有する。上部層の結晶配向は、ＧａＮヘテロ構造の成長のために最適化されることになる。ハンドリングウエハの結晶配向は、ＣＭＯＳ素子の区画のために最適化されるように選択できる。結晶配向の相違点に加えて、２つの層は、例えば、Ｓｉ，ＳｉＣなどの異なる組成を有してもよい。半導体層は、エピタキシャルプロセスでの成長またはアモルファス層としての堆積が可能である。後者の場合、それは再結晶処理で、典型的には当業者に知られているような上昇温度での再結晶化することが好ましい。再結晶化の場合、適切な注入(implantation)によって、例えば、アルゴンまたは窒素を用いて下地の酸化物を破壊してもよい。再結晶化および、これに関連したいずれかの態様、例えば、下地酸化物の処理などの処理ステップは、半導体産業において周知である。
【００２０】
他の実施形態において、ＧａＮヘテロ構造は、溝内に存在している。本実施形態は、例えば、単結晶シリコン基板との組合せで適用してもよい。酸化物の欠如により、ＧａＮヘテロ構造から基板への熱移送がより効率的になる。このことは、素子の動作にかなり関連している。最適な実施態様では、小溝(groove)が溝の底部に存在している。小溝は、ＧａＮヘテロ構造の成長に適した結晶配向を持つ側面を有する。１つの重要な例では、基板は、（１００）配向を持つシリコン基板であり、小溝の露出した側面は、ＧａＮタイプの層の成長に好ましい（１１１）配向を有する。
【００２１】
明確化のため、垂直な上面図で見た場合、本発明で用いる溝は矩形状に限定されないことに留意する。それは、円形、楕円形、Ｕ字状、Ｌ字状、アイランド（島）を囲むようなリング形状でもよい。溝は、基板を横断するレーン(lane)として延びていてもよい。半導体層が溝内に存在する場合、より複雑な形状、例えば、レーン、リングなどが最適のように思われる。この手法において、ＧａＮの横方向延長はできる限り制限される。これは、ハンドリング目的にとって好都合である。ＧａＮが島状に形成される場合、アイランドは、最も好ましくは、円、六角形、八角形などである。鋭角及び／又は、中央から遠くに延びる角部は、不在になる。このことは有利であり、こうした鋭角および角部は熱応力に対して最も敏感だからである。
【００２２】
更なる実施形態において、基板構造上で延びる分離レーンは、半導体層に区画される。個々の集積回路は、典型的には、分離または鋸(sawing)レーンに沿ってウエハのソーイング、エッチングまたはレーザ加工を行うことによって半導体ウエハから得られる。最も普通の手法はソーイングである。しかしながら、ソーイングは、個々の半導体回路にかなりの応力を発生する傾向がある。特に、ＧａＮ含有層と下地シリコン層の間の界面を通る切断は、歩留まりにとって有害な応力を発生するであろう。この素子は、ＧａＮ含有層の無い、好ましくは、シリコンを含有するだけの分離レーンの生成を可能にする。
【００２３】
本発明の第２態様によれば、第２の目的は、請求項７記載の集積半導体基板構造の製造方法において達成される。集積半導体基板構造には、ＧａＮベース素子の区画のための第１素子エリアと、ＣＭＯＳ素子の区画のための第２素子エリアが設けられる。該方法は、
半導体基板を用意するステップと、
半導体基板上に保護層を形成するステップであって、保護層は、第１素子エリアにおける半導体基板を露出し又は露出したままにしてパターン化されるものであり、
第１素子エリアにおける半導体基板に少なくとも１つの溝を形成するステップと、
該少なくとも１つの溝にＧａＮヘテロ構造を選択成長させ、保護層を選択成長用マスクとして用いて第１素子エリアを区画するステップと、
保護層を少なくとも部分的に除去し、第２素子エリアを露出するステップと、を含む。
【００２４】
この態様の方法は、半導体基板における１つ又はそれ以上の溝の中にＧａＮヘテロ構造の成長を提供する。半導体基板は、適切にはシリコン基板である。保護層は、ここでは、ＧａＮヘテロ構造の選択成長を可能にするマスクとして機能する。それは、例えば、シリコン酸化物を含み、例えば、基板の熱酸化によって得られるものである。
【００２５】
１つの最も適切な実施形態において、溝の底面がエッチングされ、ＧａＮヘテロ構造の成長にとって有利な配向を持つ結晶面を露出させる。この手法において、基板とは別の配向を持つ半導体層の使用が阻止される。特に、ＧａＮ成長に最適と考えられる基板は、（１１１）配向を持つシリコンである。こうした基板は、標準の（１００）シリコンよりも高価であり、予想できないハンドリング問題を生じさせることがある。好ましくは、底面での表面エリアの大部分はエッチングされ、所望の結晶面を露出させる。より好ましくは、底面の７０％超、８０％超あるいはほぼ全部の表面エリアがエッチングされる。より好ましくは、等方性エッチングを用いて小溝を作成し、こうした小溝は、逆ピラミッドを含む。他の形状も排除されない。
【００２６】
本発明の第３態様によれば、第２の目的はさらに、請求項９記載の集積半導体基板構造の製造方法において達成される。集積半導体基板構造には、ＧａＮベース素子の区画のための第１素子エリアと、ＣＭＯＳ素子の区画のための第２素子エリアが設けられる。該方法は、
半導体基板を用意するステップと、
半導体基板上にＧａＮヘテロ構造を成長させるステップと、
ＧａＮヘテロ構造の上部に保護層を付与するステップであって、保護層は、第２素子エリアにおけるＧａＮヘテロ構造を露出し又は露出したままにしてパターン化されるものであり、
ＧａＮヘテロ構造を通る少なくとも１つの溝を形成し、第２素子エリアにおける基板の基板層を露出し、該少なくとも１つの溝に半導体層を選択成長させることによって、第２素子エリアに半導体基板層を設けるステップと、
保護層を少なくとも部分的に除去し、第１素子エリアを露出するステップと、を含む。
【００２７】
この方法の適切な実施形態において、半導体基板は、ハンドリング層、埋め込み絶縁層および素子層を含むＳＯＩ基板であり、素子層は、ＧａＮヘテロ構造の成長にとって適切な結晶配向を有する。
【００２８】
一実施形態において、ＧａＮヘテロ構造に作成された溝は、ＳＯＩ基板構造のハンドリング層まで延びている。換言すると、ＳＯＩ基板構造のハンドリング層は、溝を形成するときに露出する。このことは、ハンドリング層での半導体層の成長を可能にするものであり、以下では、ハンドリングウエハとも称している。
【００２９】
再結晶プロセスにおいて、半導体層は、ハンドリングウエハと同じ配向で再結晶化できる。このことは、ＣＭＯＳ回路の性能にとって適切である。素子層は、好ましくは、（１１１）結晶配向を有する。この配向は、ＧａＮヘテロ構造の成長にとって最善のように思われるためである。しかしながら、（１１１）結晶配向を持つ基板、特にシリコン基板は、ＣＭＯＳ回路にとって最善ではない。ハンドリングウエハは、典型的には、好ましくは（１００）配向を有する。
【００３０】
更なる有利な実施形態において、絶縁層が溝の側壁に設けられる。こうした絶縁層は、応力および電気的影響に対して適切なバリアである。適切な材料がシリコン酸化物またはシリコン窒化物であり、こうした材料の堆積は半導体プロセスにおいて周知である。しかしながら、いずれか他の層の堆積は排除されておらず、複数の層、例えば、「ＯＮＯ」としても知られているシリコン酸化物、シリコン窒化物およびシリコン酸化物のスタックを付与してもよい。
【００３１】
更なる実施形態において、ＧａＮヘテロ構造の成長前に、ＳＯＩ基板の素子層は、素子層アイランドが得られるようにパターン化され、ＧａＮヘテロ構造は、素子層アイランド上に選択成長される。このことは、ＧａＮヘテロ構造の正規の成長を得るのに適しており、素子層の特性に良い影響を有する、適切には、素子層のパターンは、ＧａＮヘテロ構造の活性層の下にあるバッファ層中で過成長(overgrown)になる。
【００３２】
他の実施形態において、保護層は、その場(in situ)成長する。用語「その場(in situ)成長」とは、下地層が成長する装置から途中で取り出すことなく、途中で基板を室温まで冷却することなく、層が下地層の上で成長するプロセスを意味する。好ましくは、その場(in situ)成長層の成長温度は、下地層の成長温度とほぼ同じである。用語「ほぼ同じ」とは、例えば、７００℃〜１０００℃の成長温度では２００℃未満の差を意味する。発明者によって、こうしたその場(in situ)成長の保護層は、熱分解温度を超えてしまう温度ステップに対して、下地のＧａＮヘテロ構造を保護することが可能であることが判明した。より好ましくは、保護層は、シリコン窒化物などの窒化物を含み、このシリコン窒化物は、下地のＧａＮヘテロ構造の構造と最も良く適合する。
【００３３】
更なる実施形態において、ＣＭＯＳ素子は、半導体基板層において少なくとも部分的に規定され、その後、少なくとも１つの追加層がＧａＮヘテロ構造に追加される。
【００３４】
追加層は、適切にはインジウム（Ｉｎ）含有層であり、詳細にはＩｎＡｌＮ，ＩｎＧａＮまたはＩｎＡｌＧａＮである。半導体基板層へのＣＭＯＳ素子の区画後に、この追加層の設置は、印加される温度および温度安定性の結果である。Ｉｎ含有層は、発光ダイオードの製造のために特に望ましい。最も好ましくは、Ｉｎ含有層は、多重量子井戸の形態で設けられ、それ自体先行技術で知られている。ＣＭＯＳ素子の区画における高温ステップは、典型的には、拡散、注入(implantation)、再結晶化、ＳＴＩまたはＬＯＣＯＳの設置を含む。
【００３５】
本発明の第４態様によれば、集積回路の製造方法が提供される。この方法は、（ｉ）本発明に係る集積半導体基板構造を用意するステップと、（ｉｉ）ＧａＮ素子を第１素子エリアに区画するステップと、（ｉｉｉ）少なくとも１つのＣＭＯＳ素子を第２素子エリアに区画するステップと、（ｉｖ）ＧａＮ素子および少なくとも１つのＣＭＯＳ素子の両方のための相互接続構造を設けるステップ、とを含む。
【００３６】
更に好ましい実施態様において、ＣＭＯＳ素子の製造は、１１００℃未満またはこれと等しい温度を維持するように行われる。このことは、特に保護層を設けた場合、詳細には、その場(in situ)成長の保護層を設けた場合、ＧａＮ層にとって実現可能な熱履歴(thermal budget)と考えられる。
【００３７】
ＣＭＯＳ素子およびＧａＮ素子を相互接続するためには、単一の相互接続構造が好ましい。ＣＭＯＳ用の相互接続構造は、典型的には４つ又はそれ以上のレベルを含む。１０より多いレベルを持つ構造は、工業的に製作される。ＣＭＯＳ素子およびＧａＮ素子の相互接続は、より高いレベル、例えば、１つを除く最高レベルまたは最高レベルまで、分離を維持することが好ましい。
【００３８】
ＧａＮ素子は、典型的には個々のＣＭＯＳ素子より大きな寸法を有するため、その相互接続はより大きな寸法を有することになる。こうした相違に対処するために、特に、１つ又はそれ以上のいわゆる低誘電率(low-K)材料を含む相互接続構造を用いた場合、下記プロセスのうちの１つを適用してもよい。
【００３９】
即ち、ＣＭＯＳ素子へのより低い相互接続レベルの区画とは別個のステップにおけるＧａＮ素子への第１相互接続レベルの区画。より低いレベルのＣＭＯＳ相互接続を製造する場合、ＧａＮ相互接続のエリアは絶縁材料で充填され、これは別個のステップで再び開放される。化学機械研磨ステップ（ＣＭＰ）を用いて、ＣＭＯＳ相互接続の上に堆積した余分な金属及び／又は絶縁材料を除去するとともに、ＧａＮ素子との第１相互接続を製作する。代替として、ＧａＮ相互接続を準備するためのこうした金属堆積は、ＣＭＯＳ相互接続を覆うマスクによるパターン化した金属堆積でもよい。
【００４０】
ＣＭＯＳ素子との相互接続レベルの形成と同時で、より大きなパターンを用いて、あるいは、適切には１つの垂直相互接続の複数の相互接続への再分割によって、ＧａＮ素子との相互接続レベルの区画。それとともに、１つの相互接続レベルでの寸法は同等に保たれる。適切には、追加のダミーパターンを適切な設計に追加してもよく、その結果、金属密度は、同じか、あるいはＣＭＯＳ相互接続およびＧａＮ相互接続において少なくとも同等である。
【００４１】
ＧａＮヘテロ構造とのコンタクト金属として、例えば、ＴｉＮ，ＴａＮ，ＴｉＷ，ＴｉＷＮなどの材料の使用。こうした材料は、例えば、Ａｕ，Ｐｔなどの貴金属とは対照的に、ＣＭＯＳプロセスと両立し得る。
【００４２】
本発明の第５態様によれば、集積回路が提供される。この集積回路は、基板と、ＧａＮベース素子の区画のための第１素子エリアに存在し、少なくとも部分的に保護層で覆われているＧａＮヘテロ構造と、ＣＭＯＳ素子の区画のための第２素子エリアに存在する半導体基板層と、第１素子エリアに区画されたＧａＮ素子および第２素子エリアに区画されたＣＭＯＳ素子と、ＣＭＯＳ素子およびＧａＮベース素子を相互接続する相互接続構造とを備える。ここで、集積半導体基板構造には、平坦化した表面が設けられ、そこにＧａＮヘテロ構造および半導体基板層の少なくとも１つが基板内の少なくとも１つの溝に設けられ、ＧａＮヘテロ構造および半導体基板層は、横方向に並置される。
【００４３】
本発明のこれらの態様および他の態様について、図面を参照してさらに説明する。
【図面の簡単な説明】
【００４４】
【図１ａ】本発明に係る集積半導体基板構造の製造方法における複数のステップを示す。
【図１ｂ】本発明に係る集積半導体基板構造の製造方法における複数のステップを示す。
【図１ｃ】本発明に係る集積半導体基板構造の製造方法における複数のステップを示す。
【図２】第１実施形態に係る集積半導体基板構造を示す。
【図３ａ】第２実施形態に係る集積半導体基板構造の製造方法を示す。
【図３ｂ】第２実施形態に係る集積半導体基板構造の製造方法を示す。
【図３ｃ】第２実施形態に係る集積半導体基板構造の製造方法を示す。
【図３ｄ】第２実施形態に係る集積半導体基板構造の製造方法を示す。
【発明を実施するための形態】
【００４５】
本発明は、特定の実施形態について特定の図面を参照しながら説明するが、本発明はこれらに限定されない。記載した図面は概略的なものに過ぎず、非限定的である。図面において、幾つかの要素のサイズは、説明目的のため、誇張してスケールどおり描いていないことがある。寸法および相対寸法は、本発明の実際の実用化と対応していない。異なる図面における同じ参照符号は、同じまたは同様な要素に対応する。
【００４６】
ここで使用している用語「備える、含む(comprising)」は、「含む(including)」「含有する(containing)」「特徴とする(characterized by)」と同義語で、包括的または制限無しであり、追加の未記載の要素または方法ステップを除外していない。
【００４７】
ここで使用している含有物の量、反応条件などを表現する数字は、全ての場合において用語「約」で修飾されているものと理解すべきである。従って、反対のことを示していない限りは、ここで言及している数値パラメータは、得ようとする所望の特性に依存して変化し得る近似値である。少なくとも各数値パラメータは、有効数字の桁数および普通の丸め手法の観点で解釈すべきである。
【００４８】
下記の材料または層が正確な組成表示なしで言及している場合、例えば、ＳｉＮ（いわゆるシリコン窒化物または窒化物）またはＳｉＯ（いわゆるシリコン酸化物）、ＡｌＧａＮなどは、非化学量論的組成（ＳｉｘＮｘまたはＳｉｘＯｙ）および化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）の両方が含まれる。層は、非化学量論的組成（ＳｉｘＮｙまたはＳｉｘＯｙ）を持つ領域と、化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）を持つ領域との組合せにできる。
【００４９】
本発明は、改善した特性を持つＩＩＩ族−窒化物電界効果素子を製造する方法を提案する。高電子移動度トランジスタ（ＨＥＭＴ）は、ＩＩＩ族−窒化物電界効果素子のよく知られている例である。ＩＩＩ族−窒化物電界効果素子の動作は、２つの活性層間の界面またはその近傍での２次元電子ガス（２ＤＥＧ）の生成をベースとしている。２ＤＥＧは、トランジスタのチャネルとして機能するものであり、ここではチャネルとも称している。その横方向の延長の観点で、２ＤＥＧは、２ＤＥＧ層とも称される。
【００５０】
ＩＩＩ族−窒化物電界効果素子での活性層は、２ＤＥＧの形成に関与する層である。これは、例えば、層は自発的または圧電的に分極していたり、あるいは、層の全体または一部が高くドープされ、自由電子が２ＤＥＧ層の中に拡散することによる。２ＤＥＧ層は、即ち、トランジスタのチャネルは、活性層内または２つの活性層間の界面に位置している。活性層は、トランジスタ効果にとって本質的である。
【００５１】
図面は、スケールどおり描いておらず、説明目的のためだけを意図している。異なる図面における同じ参照符号は、同様のコンポーネントを参照している。
【００５２】
本発明は、ＣＭＯＳ回路およびＧａＮ素子の両方を単一の集積回路に集積化する方法に関する。シリコン基板が、ＩＩＩ族−窒化物層の成長およびＧａＮ素子の処理のためのキャリアとして典型的に使用されているが、集積化は問題があることが判明している。しかしながら、ＧａＮ成長のためのキャリアとして使用されているシリコン基板は、ＣＭＯＳ回路に適したシリコン基板とは別の結晶配向を有する。従って、先行技術は、ＧａＮ含有層の層スタックの上部に、シリコン層のスタックを提案している。上述したように、このスタック法は扱いにくく、ＧａＮ素子およびＣＭＯＳ回路の両方のために単一の相互接続構造を設けようとした場合に問題が生ずる。
【００５３】
本願の文脈において、用語「ＩＩＩ族−窒化物層」およびＧａＮ含有層は、同義語として典型的に使用している。詳細には、用語「ＧａＮ含有層」は、例えば、ＩｎＧａＮ，ＡｌＧａＮなどの複合化合物を含むものである。用語「ＧａＮヘテロ構造」は、典型的には少なくとも１つのＧａＮ層を含む多層構造を参照している。典型的には、ＧａＮヘテロ構造は、核生成(nucleation)層、少なくとも１つのバッファ層、第１活性層、第２活性層を備える。典型的には、ＡｌＮ核生成(nucleation)層を用いる。少なくとも１つのバッファ層は、ＡｌＧａＮを含んでもよく、Ｇａ含有量は、適切には、成長時に徐々にまたはステップ的に増加している。構造の上部に存在する保護層は、適切には、その場(in situ)で設置したシリコン窒化物層である。得られたヘテロ構造は、トランジスタ、発光ダイオードまたは他の半導体素子の区画に適している。
【００５４】
本願内で用いる用語「ヘテロ構造」は、本質的に複数の層を参照している。ヘテロ構造は、適切に動作する半導体素子を得るために必要な全ての層を備える必要はない。特に、ＩｎＡｌＮまたはＩｎＧａＮなどのＩｎ含有層を含む素子の場合、用語「ヘテロ構造」は、典型的には部分的な構造を参照している。それにより、Ｉｎ含有層は、適切には、半導体基板層内でＣＭＯＳ素子の区画に必要なものより低い温度で設置（成長または堆積）される。ＣＭＯＳ素子の区画後にのみ、これらを付与することがより有益である。
【００５５】
本発明によれば、集積半導体基板構造を製造する方法が提供され、半導体材料は、ＩＩＩ族−窒化物層の層スタック内に規定された溝内に設けられる。
【００５６】
図１ａ〜図１ｃは、集積半導体基板構造１００の製造における４つの段階を断面図で示す。最初のステップにおいて、図１ａに示すように、複数の層が半導体基板１の上部に設けられる。本実施形態で使用する半導体基板１は、ハンドリング層またはハンドリングウエハ１１と、埋め込み絶縁層１２と、素子層１３を含むＳＯＩ（シリコン・オン・インシュレータ）型の基板１である。素子層１３は、ＧａＮ含有層の成長が可能なように選択される。適切には、それは、（１１１）結晶配向を持つ単結晶シリコン基板である。埋め込み絶縁層１２は、典型的にはシリコン酸化物であるが、他の材料、例えば、シリコン窒化物または、シリコン窒化物とシリコン酸化物の組合せなども除外されない。ハンドリングウエハ１１は、適切には、（１００）結晶配向を持つシリコン基板である。この配向は、半導体プロセスにおいて広く用いられている。ハンドリングウエハは、適切には単結晶シリコン基板である。
【００５７】
ＧａＮヘテロ構造２０は、以下、層スタック２０とも称しており、典型的には複数のＩＩＩ族−窒化物層を含む。最小限として、第１活性層６および第２活性層７が必要であり、ＧａＮ素子のチャネルは、第１活性層と第２活性層の界面に形成される。このチャネルは、２次元電子ガス（２ＤＥＧ）または２ＤＥＧ層とも称される。ＧａＮからなる第１活性層およびＡｌＧａＮからなる第２活性層が、トランジスタ（ＨＥＭＴ）にとって必要である。ＡｌＧａＮからなるゼロ番目の層、ＧａＮからなる第１層および、ＡｌＧａＮ，ＩｎＧａＮまたはこれらの組合せからなる第２層の層スタックが、ダブルヘテロ電界効果トランジスタ（ＤＨ−ＦＥＴ）として知られている特定のＨＥＭＴでは典型的である。後者の場合、ＧａＮからなる第１活性層の厚さは、従来のＨＥＭＴと比べて、例えば、１００〜２００ｎｍにかなり減少している。これらの活性層は、典型的には、核生成層４および少なくとも１つのバッファ層５（適切にはＡｌＧａＮを含む）の上に成長する。この構造は、ＡｌＮで覆われ、ＳｉＮからなる保護層８で覆われてもよい。
【００５８】
ＩｎＧａＮからなる第１活性層およびＧａＮからなる第２活性層が、発光ダイオードにとって有益であると考えられる。最も適切には、発光ダイオードは量子井戸を含む。こうした量子井戸は、例えば、少なくとも１つの、ＧａＮまたはＩｎＧａＮからなる層と、少なくとも１つのＩｎＡｌＮからなる層を含む。量子井戸は、単一量子井戸（その単一層）または多量子井戸（その複数層、好都合にはステップ構造）でもよい。多量子井戸は、多重量子井戸とも知られ、好ましい。量子井戸は、適切には、核生成層、少なくとも１つのバッファ層およびＧａＮ層を含むヘテロ構造の上部に設けられる。こうしたＧａＮ層は、好ましくは、Ｓｉ原子の導入によってｎ型ドープされる。層スタックの区画は、それ自体、ＧａＮ素子の区画技術における当業者に知られている。層スタック２０の層は、典型的にはエピタキシャル成長される。
【００５９】
パッシベーション層８が、層スタック２０の上に存在する。好ましくは、このパッシベーション層は、少なくとも電子供与元素と窒素を含み、例えば、ＳｉＮパッシベーション層または、薄いその場(in-situ)ＳｉＮパッシベーション層（４）である。ＳｉＮは、非化学量論的なＳｉｘＮｙまたは、化学量論的なＳｉ３Ｎ４または、化学量論的なＳｉ３Ｎ４と非化学量論的なＳｉｘＮｙの組合せとすることができる。最善の場合、このＳｉＮは、Ｓｉ３Ｎ４である。パッシベーション層、例えば、ＳｉＮの厚さは、１ｎｍ〜５０００ｎｍの範囲で変化してもよいが、より良好には２ｎｍ〜１０ｎｍ、より良好には３ｎｍ〜５ｎｍである。これは、欧州特許公開ＥＰ１６１２８６６号に係るＭＯＣＶＤ、またはこの分野で知られた他の方法によって行える。ＳｉＮ層は、例えば、有機金属化学気相成長法（ＭＯＣＶＤ）で堆積できる。好ましくは、ＳｉＮは、高い品質を有し、これは限られた欠陥数を意味する。好ましくは、ＳｉＮは、その場(in situ)で堆積され、最善の場合は素子の冷却前に行う。「その場(in situ)」とは、パッシベーション層が同じ堆積ツールにおいて設けられることを意味し、最善の場合は素子の冷却前、例えば、パッシベーション層８を、第１活性層６および第２活性層７の堆積と同じ反応チャンバ内で堆積させることによって行う。
【００６０】
本発明に導く実験において、パッシベーション層のその場(in situ)設置は、ＣＭＯＳ回路とＧａＮ素子を組み合わせようとした場合、有益な結果をもたらすことが判明した。その場(in situ)堆積のＳｉＮパッシベーション層８の存在により、層スタック２０の表面は、極めて高い温度、例えば、１１００℃を超える温度で適切な安定性を示すことが判った。その場(in situ)堆積シリコン窒化物の厚さは、１単分子層（〜０．２ナノメータ）から少なくとも１マイクロメータの範囲にできる。その場(in situ)堆積シリコン窒化物８がナノメータスケールの厚さを有する場合、他の誘電体層がその上に適切に堆積される。こうした誘電体層の適切な例は、シリコン酸化物と、非化学量論的なシリコン窒化物を含む。図１ａに示す実施形態において、追加の誘電体層が設けられる。この追加の誘電体層９は、下記の方法ステップにいてエッチングマスクとして機能する。
【００６１】
図１ｂは、処理の第２段階での集積半導体基板構造を示す。ここで、溝１４の設置後の構造１００を示している。本例において、溝１４は、層スタック２０を通り、素子層１３を通り、埋め込み絶縁層１２を通って延びている。それは、ハンドリングウエハ１１にも延びている。これは非常に有益と考えられるが、厳密には必要ではない。溝１４の底は、例えば、埋め込み絶縁層１２の上部、または素子層１３の上部にしてもよい。次のステップに進む前に、絶縁層１５を溝１４の内側に生成してもよい。この生成は、、例えば、熱処理またはプラズマ処理など、適切な処理の結果でもよい。それは、代替として、堆積ステップ、好ましくは、化学気相堆積を用いた結果でもよい。絶縁体１５の設置は、ＧａＮ層からなる層スタック２０と、溝１４の内部に形成される半導体層との間に充分な絶縁を可能にする。絶縁は、熱的な理由だけでなく、電気的な理由、例えば、ドーピングレベルや固有電荷(inherent charge)などで有益であろう。層スタック２０は、半導体層とは別の動作電圧でもよい。絶縁体１５は、アニールまたは成長のステップの際、層スタック２０から半導体層へ、あるいは逆方向の原子の拡散を防止するのに有効である。絶縁層は、溝１４の底では好ましくない。それは、異方性エッチング工程を用いてこの底から部分的または完全に除去してもよい。
【００６２】
図１ｃは、処理の最終段階での集積半導体基板構造を示す。ここで、半導体層３０を溝１４内に選択的に成長させた後の構造１００を示している。半導体材料の成長の選択性に起因して、溝の内側にだけ成長が生じ、追加の誘電体層９の上には生じない。成長プロセスは、ここでは、成長した半導体層３０の一部または、全部の半導体層３０がパッシベーション層４の上方に延びるレベルになるまで継続するように示す。それは、その後、例えば、先行技術で知られているような化学機械研磨処理を用いて平坦化され、平坦化した表面３１が得られる。追加の誘電体層９は、同じステップ、あるいはその前にエッチングステップで除去してもよい。
【００６３】
代替として、平坦な上面３１を生成するように成長プロセスを最適化してもよく、あるいは、成長プロセスはより早い段階で停止してもよく、その後、誘電体または絶縁層が半導体層の上部に生成される。そして、誘電体または絶縁層は、素子の区画のために局所的に開口してもよい。半導体層３０の成長は、典型的には中央部において速いため、誘電体または絶縁層は、溝１４のエッジでより厚くなる。このことは、層スタック２０と半導体層３０との間の応力を最小化する柔軟(compliant)層として機能することため、有益と考えられる。半導体層３０は、典型的にはシリコンであるが、いずれか他の半導体材料、例えば、ＳｉＧｅなどでもよい。誘電体層は、適切には、シリコン酸化物、シリコン窒化物、シリコン酸窒化物である。それは、例えば、化学気相成長法を用いて堆積してもよく、あるいは低品質の酸化物層として、例えば、熱分解(pyrolithic)シリコン酸化物（ｐｙｒｏｘ）などでもよい。代替として、誘電体層は、例えば、急速加熱処理などによる熱酸化物でもよい。
【００６４】
半導体層３０は、アモルファス層、多結晶層または単結晶層として成長してもよい。最適には、多結晶層として成長し、その後、再結晶化させる。再結晶化ステップは、好ましくは、成長の直後、即ち、平坦化ステップの前で何れか追加の層の堆積または生成の前に行う。半導体層を埋め込み絶縁層１２の上部に成長させた場合、成長プロセスの前に核生成層を適切に堆積する。こうした核生成層は、半導体層でもよいが、代わりに他のタイプの材料でもよい。
【００６５】
平坦化した表面３１では、集積半導体基板構造１００は、素子プロセスの準備ができている。素子表面３１がパッシベーション層８の表面より下方に位置するのが望ましい場合、エッチング処理はＣＭＰ作業の後に行ってもよい。こうした処理は、異なる基板材料の上部層、即ち、ＳｉＧｅまたはＳｉＣが、半導体層３０の上部に作成される場合、有益であろう。ＣＭＯＳ素子は、第２素子エリア５２に設けてもよく、一方、ＨＥＭＴ、ＬＥＤまたは他のヘテロ素子は、第１素子エリア５１に設けてもよい。
【００６６】
ＧａＮヘテロ構造の溝内における半導体層の成長（あるいは逆も同様）の利点は、得られる表面基板の表面が、かなり平坦化できることである。先行技術での接合は、パッシベーション層の上部における半導体層の存在をもたらした。こうして半導体層は、ＳＯＩ基板の素子層として形成され、５０〜２００ｎｍオーダーで典型的な厚さを有する。この厚さは、既に、単一の相互接続構造を実用化するための主要な技術的問題を構成する。今日では、発展したＣＭＯＳトランジスタは１００ｎｍ未満の特徴部サイズを有する。古い世代のＣＭＯＳプロセスは、通常、約２００ｎｍに達する限界(critical)特徴部サイズを有する。第１相互接続層は、典型的には、対応する横方向サイズを特徴としている。層厚は、典型的には、こうした特徴部サイズよりもかなり小さい。ＧａＮ素子は、より大きくなる傾向があり、より大きな相互接続を有する。換言すると、より高いレベルで存在する先行技術のＣＭＯＳ回路は、ＧａＮ素子よりかなり微細な相互接続を必要とする。一方、本発明によれば、溝内の半導体層の表面は、保護層とともに平坦化されることになる。代替として、それは、前記保護層未満のレベルで規定される。さらに、産業的に実行可能であって、純粋なＣＭＯＳ回路用に以前に開発されたルールおよびガイドラインに従う単一の相互接続構造を作成することはより容易である。
【００６７】
その製造直後に、集積半導体基板構造１００の上に素子プロセスを継続させる必要性はないことが判る。実際、集積半導体基板構造１００の製造は、素子プロセスとは別個に、即ち、別の会社によって行ってもよい。
【００６８】
適切な一実施形態において、溝１４は、ＣＭＯＳ回路の区画を意図したエリアだけに規定されない。溝は、分離レーンとして意図したエリアにおいて追加的に規定される。個々の集積回路が、典型的には、分離または鋸(sawing)レーンに沿ってウエハのソーイング、エッチングまたはレーザ加工を行うことによって半導体ウエハから得られる。最も普通の手法はソーイングである。しかしながら、ソーイングは、個々の半導体回路にかなりの応力を発生する傾向がある。特に、ＧａＮ含有層と下地シリコン層の間の界面を通る切断は、歩留まりにとって有害な応力を発生するであろう。この方法は、ＧａＮ含有層の無い、好ましくは、シリコンを含有するだけの分離レーンの生成を可能にする。
【００６９】
図２は、集積半導体基板構造１００の上に製造された集積回路を示す。ＣＭＯＳ回路５０が半導体層３０の素子表面３１に形成されている。ＧａＮ素子４０が層スタック２０に形成されている。さらに、パッシベーション層４が開口しており、ゲート電極４１、ソースおよびドレインのコンタクト４２が設けられている。集積回路は、典型的には相互接続構造を含み、この図面には示していない。
【００７０】
図３ａ〜図３ｄは、本発明に係る製造方法の代替の実施形態を示す。ここでは、基板１の溝１４は、ＧａＮ材料２０で充填されて第１素子エリア５１を生成し、一方、基板１は、第２素子エリア５２の区画のために使用することになる。明らかに、基板１は単なるテンプレートであって、第２素子エリア５２を追加の溝内で堆積または成長した材料に規定することは排除していない。
【００７１】
図３ａは、溝１４をシリコン基板１にエッチングした結果を示す。エッチングマスク２２は、シリコン基板１の表面に存在している。シリコン基板は、典型的には（１００）配向を有し、例えば、従来の単結晶シリコン基板である。本例は単結晶シリコン（１００）基板を参照しているが、代替の基板も排除していない。
【００７２】
図３ｂは、該方法の第２ステップの結果を示し、溝１４の側壁が絶縁体１５で覆われており、エッチングマスク２４を溝の底部に付与している。適切には、絶縁体１５およびエッチングマスクは単層として設けられる。最も適切には、その製造は、溝の底面が露出するエリアを規定するようにパターン形成されるレジスト層の堆積から開始する。その後、絶縁材料が溝表面の露出部分（側壁を含む）に堆積可能である。代替として、例えば、熱酸化によって、絶縁層を全体の溝表面に設けてもよく、その後、エッチングマスクを設けて、ドライエッチングを適用するようにしてもよい。
【００７３】
図３ｃは、本発明に係る基板構造の製造の更なるステップを示す。ここでは、シリコン基板１において等方性エッチングを行う。この等方性ウェットエッチングにより、表面１４−１，２２−１を備えたＶ字状の小溝が得られる。プロセスの詳細は、それ自体当業者に知られている。最も適切には、表面の半分（ここでは、符号２２−１）が絶縁マスク、例えば、酸化物または窒化物で再び覆われる。これを設ける１つの方法は、溝内のレジストマスクの設置であり、側面２２−１のエリアでは露出している。その後、マスク２２−１が付与できる。このマスクが溝の側壁にある絶縁層１５を覆うことは問題ではない。絶縁層がシリコン酸化物で作成された場合、前記絶縁層１５の上部に窒化物保護層を付与することも有益であろう。側面２２−１の被覆が完全でなくても不利益ではない。その主たる目的は、成長の抑制であるからである。
【００７４】
図３ｄは、本発明の第２実施形態に係る基板構造１００の製造の最終段階を示す。ここで、溝１４は、ＡｌＧａＮ層とＧａＮ層（ここでは個々に図示していない）からなる層スタック２０で充填され、その上部に追加のキャップ層７とパッシベーション層８がある。こうして第１素子エリア５２は溝１４に生成され、第２素子エリア５１はそれに近接して、シリコン基板１の上に生成される。
【図１ａ】
2011101007.tif 000003
【図１ｂ】
2011101007.tif 000004
【図１ｃ】
2011101007.tif 000005
【図２】
2011101007.tif 000006
【図３ａ】
2011101007.tif 000007
【図３ｂ】
2011101007.tif 000008
【図３ｃ】
2011101007.tif 000009
【図３ｄ】
2011101007.tif 000010
【外国語明細書】
2011101007.tif 000011
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