(57)【要約】【課題】設計変更せずに、複数個の温度を容易に感知し、工程の変化に対処できるようにした温度センサを提供すること。【解決手段】テストモードで発振信号に応じてカウントされる第１のカウント信号及び第２のカウント信号を生成するカウント信号生成部と、前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号と終了信号とを生成するカウント信号デコーダと、前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１の選択基準電圧または第２の選択基準電圧を入力基準電圧に出力する入力基準電圧選択部と、前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１のラッチパルス及び第２のラッチパルスを生成するラッチパルス生成部とを備えることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
テストモードで発振信号に応じてカウントされる第１のカウント信号及び第２のカウント信号を生成するカウント信号生成部と、
前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号と終了信号とを生成するカウント信号デコーダと、
前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１の選択基準電圧または第２の選択基準電圧を入力基準電圧に出力する入力基準電圧選択部と、
前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１のラッチパルス及び第２のラッチパルスを生成するラッチパルス生成部と、
を備えることを特徴とする温度センサ。
【請求項２】
前記カウント信号生成部が、
前記発振信号に応じてカウントされる前記第１のカウント信号を生成する第１のカウンタと、
前記第１のカウント信号に応じてカウントされる第２のカウント信号を生成する第２のカウンタと、
前記テストモードでイネーブルされるテストモード信号及び前記終了信号を受信し、前記第１のカウンタ及び第２のカウンタをリセットさせるリセット信号を生成する論理素子と、
を備えることを特徴とする請求項１に記載の温度センサ。
【請求項３】
前記リセット信号が、前記テストモード信号がディセーブルされるか、前記終了信号がイネーブルされる場合にイネーブルされることを特徴とする請求項２に記載の温度センサ。
【請求項４】
前記入力基準電圧選択部が、
前記第１のテスト選択信号に応じてターンオンされ、第１の選択基準電圧を入力基準電圧に出力する第１のスイッチ素子と、
前記第２のテスト選択信号に応じてターンオンされ、第２の選択基準電圧を入力基準電圧に出力する第２のスイッチ素子と、
を備えることを特徴とする請求項１に記載の温度センサ。
【請求項５】
前記ラッチパルス生成部が、
前記第１のテスト選択信号に応じて前記第１のラッチパルスを生成する第１のラッチパルス生成部と、
前記第２のテスト選択信号に応じて前記第２のラッチパルスを生成する第２のラッチパルス生成部と、
を備えることを特徴とする請求項１に記載の温度センサ。
【請求項６】
前記第１のラッチパルス生成部が、前記第１のテスト選択信号のディセーブル時点で所定のパルス幅を有する前記第１のラッチパルスを生成することを特徴とする請求項５に記載の温度センサ。
【請求項７】
前記第１のラッチパルス生成部が、
前記第１のテスト選択信号を受信して反転させ、所定期間遅延させる反転遅延部と、
前記第１のテスト選択信号及び前記反転遅延部の出力信号を受信し、論理演算を行って前記第１のラッチパルスを生成する論理素子と、
を備えることを特徴とする請求項６に記載の温度センサ。
【請求項８】
前記第２のラッチパルス生成部が、前記第２のテスト選択信号のディセーブル時点で所定のパルス幅を有する前記第２のラッチパルスを生成することを特徴とする請求項５に記載の温度センサ。
【請求項９】
前記第２のラッチパルス生成部が、
前記第２のテスト選択信号を受信して反転させ、所定期間遅延させる反転遅延部と、
前記第２のテスト選択信号及び前記反転遅延部の出力信号を受信し、論理演算を行って前記第２のラッチパルスを生成する論理素子と、
を備えることを特徴とする請求項８に記載の温度センサ。
【請求項１０】
半導体集積回路の内部温度を感知して感知電圧を生成する感知電圧生成部と、
前記感知電圧と前記入力基準電圧とを比較して比較出力信号を生成する比較器と、
前記第１のラッチパルス及び第２のラッチパルスに応じて、前記比較出力信号をラッチして第１のフラグ信号及び第２のフラグ信号を生成するフラグ信号生成部と、
前記第１のフラグ信号及び第２のフラグ信号をデコードして温度コードを生成するデコーダと、
を備えることを特徴とする請求項１に記載の温度センサ。
【請求項１１】
前記比較器が、前記感知電圧が前記入力基準電圧より低いレベルである場合にイネーブルされる前記比較出力信号を生成することを特徴とする請求項１０に記載の温度センサ。
【請求項１２】
前記フラグ信号生成部が、
前記第１のラッチパルスに応じて、前記比較出力信号をラッチして前記第１のフラグ信号に出力する第１のフラグ信号出力部と、
前記第２のラッチパルスに応じて、前記比較出力信号をラッチして前記第２のフラグ信号に出力する第２のフラグ信号出力部と、
を備えることを特徴とする請求項１０に記載の温度センサ。
【請求項１３】
前記第１のフラグ信号出力部が、
前記第１のラッチパルスに応じて、前記比較出力信号をバッファリングするバッファと、
該バッファの出力信号をラッチするラッチと、
を備えることを特徴とする請求項１２に記載の温度センサ。
【請求項１４】
半導体集積回路の内部温度を感知して感知電圧を生成する感知電圧生成部と、
ヒューズカットの可否または第１のテストモードでテストモードパルスに応じて選択信号を生成する選択信号生成部と、
前記選択信号に応じて複数の基準電圧のうち、第１の選択基準電圧及び第２の選択基準電圧を選択して出力する基準電圧選択部と、
第２のテストモードで駆動され、発振信号に応じて第１のカウント信号及び第２のカウント信号をカウントし、前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号を生成し、前記第１のテスト選択信号及び第２のテスト選択信号から入力基準電圧と第１のラッチパルス及び第２のラッチパルスとを生成する電圧パルス生成部と、
を備えることを特徴とする温度センサ。
【請求項１５】
前記選択信号生成部が、前記第１のテストモードに進入しなかった場合、ヒューズカットの可否によって選択的にイネーブルされる第１の選択信号及び第２の選択信号を生成し、前記第１のテストモードに進入する場合、テストモードパルスの入力数に応じて選択的にイネーブルされる第１の選択信号及び第２の選択信号を生成することを特徴とする請求項１４に記載の温度センサ。
【請求項１６】
前記基準電圧選択部が、前記第１の選択信号及び第２の選択信号に応じて第１の基準電圧または第２の基準電圧を第１の選択基準電圧に出力し、前記第１の選択信号及び第２の選択信号に応じて第３の基準電圧または第４の基準電圧を第２の選択基準電圧に出力することを特徴とする請求項１５に記載の温度センサ。
【請求項１７】
前記電圧パルス生成部が、
前記第２のテストモードで駆動され、前記発振信号に応じてカウントされる前記第１のカウント信号及び第２のカウント信号を生成するカウント信号生成部と、
前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号と終了信号とを生成するカウント信号デコーダと、
前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１の選択基準電圧または第２の選択基準電圧を入力基準電圧に出力する入力基準電圧選択部と、
前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１のラッチパルス及び第２のラッチパルスを生成するラッチパルス生成部と、
を備えることを特徴とする請求項１４に記載の温度センサ。
【請求項１８】
前記カウント信号生成部が、
前記発振信号に応じてカウントされる前記第１のカウント信号を生成する第１のカウンタと、
前記第１のカウント信号に応じてカウントされる第２のカウント信号を生成する第２のカウンタと、
前記第２のテストモードでイネーブルされるテストモード信号及び前記終了信号を受信し、前記第１のカウンタ及び第２のカウンタをリセットさせるリセット信号を生成する論理素子と、
を備えることを特徴とする請求項１７に記載の温度センサ。
【請求項１９】
前記リセット信号が、前記テストモード信号がディセーブルされるか、前記終了信号がイネーブルされる場合にイネーブルされることを特徴とする請求項１８に記載の温度センサ。
【請求項２０】
前記入力基準電圧選択部が、
前記第１のテスト選択信号に応じてターンオンされ、第１の選択基準電圧を入力基準電圧に出力する第１のスイッチ素子と、
前記第２のテスト選択信号に応じてターンオンされ、第２の選択基準電圧を入力基準電圧に出力する第２のスイッチ素子と、
を備えることを特徴とする請求項１７に記載の温度センサ。
【請求項２１】
前記ラッチパルス生成部が、
前記第１のテスト選択信号のディセーブル時点で所定のパルス幅を有する前記第１のラッチパルスを生成する第１のラッチパルス生成部と、
前記第２のテスト選択信号のディセーブル時点で所定のパルス幅を有する前記第２のラッチパルスを生成する第２のラッチパルス生成部と、
を備えることを特徴とする請求項１７に記載の温度センサ。
【請求項２２】
前記感知電圧と前記入力基準電圧とを比較して比較出力信号を生成する比較器と、
前記第１のラッチパルス及び第２のラッチパルスに応じて、前記比較出力信号をラッチして第１のフラグ信号及び第２のフラグ信号を生成するフラグ信号生成部と、
前記第１のフラグ信号及び第２のフラグ信号をデコードして温度コードを生成するデコーダと、
を備えることを特徴とする請求項１４に記載の温度センサ。
【請求項２３】
前記比較器が、前記感知電圧が前記入力基準電圧より低いレベルである場合にイネーブルされる前記比較出力信号を生成することを特徴とする請求項２２に記載の温度センサ。
【請求項２４】
前記フラグ信号生成部が、
前記第１のラッチパルスに応じて、前記比較出力信号をラッチして前記第１のフラグ信号に出力する第１のフラグ信号出力部と、
前記第２のラッチパルスに応じて、前記比較出力信号をラッチして前記第２のフラグ信号に出力する第２のフラグ信号出力部と、
を備えることを特徴とする請求項２２に記載の温度センサ。
【請求項２５】
前記第１のフラグ信号出力部が、
前記第１のラッチパルスに応じて、前記比較出力信号をバッファリングするバッファと、
該バッファの出力信号をラッチするラッチと、
を備えることを特徴とする請求項２４に記載の温度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳細には、温度センサに関する。
【背景技術】
【０００２】
一般に、個人用コンピュータや電子通信機器等のような電子的システムの高性能化に応えて、メモリとして搭載されるＤＲＡＭ等のような揮発性半導体メモリ装置も日々に高速化及び高集積化されている。携帯電話やノートブックコンピュータ等のようにバッテリで動作するシステムに搭載される半導体集積回路の場合には、特に、低電力消費特性が切実に求められるので、動作（オペレーティング）電流及びスタンバイ電流を減少させるための努力と研究が活発に進められている。
【０００３】
１つのトランジスタと１つのストレージキャパシタとで構成されるＤＲＡＭメモリセルのデータリテンション特性は、温度に応じても非常に敏感に表われる。したがって、半導体集積回路の内部温度の変化によって半導体集積回路内にある回路ブロックの動作条件を調整する必要が生じ得る。例えば、モバイル製品に使用されるＤＲＡＭ（Dynamic Random Access Memory）の場合には、半導体集積回路の内部温度の変化によってリフレッシュ周期（refresh period）を調整している。このような半導体集積回路の内部温度変化による動作条件の調整には、ＤＴＳＲ（Digital Temperature Sensor Regulator）、ＡＴＳＲ（Analog Temperature Sensor Regulator）、及びＤＴＣＳＲ（Digital Temperature Compensated Self Refresh）等の温度センサが用いられる。
【０００４】
図１は、従来技術に係る温度センサの構成を示したブロック図である。
【０００５】
同図に示すように、従来技術の温度コード生成回路は、半導体集積回路の内部温度を感知して感知電圧ＶＳＥＮＳＥを生成する感知電圧生成部１０と、感知電圧ＶＳＥＮＳＥと基準電圧ＶＲＥＦとを比較して温度コードＴＱを生成する温度コード生成部１１とで構成される。このような構成の温度コード生成回路は、感知電圧ＶＳＥＮＳＥと基準電圧ＶＲＥＦとのレベルを比較し、半導体集積回路の内部温度が基準電圧ＶＲＥＦのレベルに対応する温度より高いか否かに関する情報を含む温度コードＴＱを生成する。
【０００６】
ところが、このような構成の温度センサは、１つの温度のみを感知することができるため、複数個の温度を感知するためには、設計変更によって基準電圧ＶＲＥＦのレベルを調整しなければならない。また、工程の変化によって感知電圧ＶＳＥＮＳＥのレベルが変化する場合、基準電圧ＶＲＥＦのレベルを調整するための設計変更が必要である。
【０００７】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開第２００７／００３６０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、設計変更せずに、複数個の温度を容易に感知し、工程の変化に対処できるようにした温度センサを提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記の目的を達成するための本発明に係る温度センサは、テストモードで発振信号に応じてカウントされる第１のカウント信号及び第２のカウント信号を生成するカウント信号生成部と、前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号と終了信号とを生成するカウント信号デコーダと、前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１の選択基準電圧または第２の選択基準電圧を入力基準電圧に出力する入力基準電圧選択部と、前記第１のテスト選択信号及び第２のテスト選択信号に応じて第１のラッチパルス及び第２のラッチパルスを生成するラッチパルス生成部とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するための本発明に係る温度センサは、半導体集積回路の内部温度を感知して感知電圧を生成する感知電圧生成部と、ヒューズカットの可否または第１のテストモードでテストモードパルスに応じて選択信号を生成する選択信号生成部と、前記選択信号に応じて複数の基準電圧のうち、第１の選択基準電圧及び第２の選択基準電圧を選択して出力する基準電圧選択部と、第２のテストモードで駆動され、発振信号に応じて第１のカウント信号及び第２のカウント信号をカウントし、前記第１のカウント信号及び第２のカウント信号をデコードして第１のテスト選択信号及び第２のテスト選択信号を生成し、前記第１のテスト選択信号及び第２のテスト選択信号から入力基準電圧と第１のラッチパルス及び第２のラッチパルスとを生成する電圧パルス生成部とを備えることを特徴とする。
【発明の効果】
【００１２】
本実施形態の温度センサは、発振信号ＯＳＣを用いて複数の選択基準電圧 を順次入力基準電圧に出力されるようにすることにより、１つの比較器によって感知電圧ＶＳＥＮＳＥと複数の選択基準電圧とを比較して複数の温度を感知できるようにする。
【００１３】
また、本実施形態の温度センサは、工程の変化によって感知電圧のレベルが変動される場合、ヒューズをカットさせるか、またはテストモードパルスを入力させて、第１の選択基準電圧ないし第３の選択基準電圧のレベルを変動させることにより、設計変更せずに、工程の変化に対応できるようにする。
【図面の簡単な説明】
【００１４】
【図１】従来技術に係る温度センサの構成を示したブロック図である。
【図２】本発明の一実施形態に係る温度センサの構成を示したブロック図である。
【図３】図２に示された温度センサに含まれた電圧パルス生成部の回路図である。
【図４】図３に示された電圧パルス生成部に含まれたカウント信号生成部の回路図である。
【図５】図３に示された電圧パルス生成部に含まれたカウント信号デコーダの回路図である。
【図６】図３に示された電圧パルス生成部に含まれた入力基準電圧選択部の回路図である。
【図７】図３に示された電圧パルス生成部に含まれたラッチパルス生成部の回路図である。
【図８】図２に示された第１のフラグ信号出力部の回路図である。
【図９】図３に示された電圧パルス生成部の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１５】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。
【００１６】
図２は、本発明の一実施形態に係る温度センサの構成を示したブロック図である。
【００１７】
同図に示すように、本実施形態の温度センサは、感知電圧生成部２と、基準電圧生成部３と、選択信号生成部４と、基準電圧選択部５と、電圧パルス生成部６と、比較器７と、フラグ信号生成部８と、デコーダ９とを備える。
【００１８】
感知電圧生成部２は、半導体集積回路の内部温度を感知して感知電圧ＶＳＥＮＳＥを生成する。感知電圧生成部２は、半導体集積回路の内部温度に応じて電流駆動力の差異を有する抵抗素子またはＭＯＳトランジスタを用いて実現される。
【００１９】
基準電圧生成部３は、複数の抵抗素子を備え、電源電圧ＶＤＤまたは内部電圧を電圧分配してそれぞれ半導体集積回路の内部温度に対応するレベルを有する第１の基準電圧ないし第１２の基準電圧ＶＲＥＦ＜１：１２＞を生成する。本実施形態において、第１２の基準電圧ＶＲＥＦ＜１２＞は、半導体集積回路の一番低い内部温度に対応するように一番高いレベルで生成され、第１の基準電圧ＶＲＥＦ＜１＞は、半導体集積回路の一番高い内部温度に対応するように一番低いレベルで生成される。
【００２０】
選択信号生成部４は、第１のテストモード進入の可否によって第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成する。より具体的に、選択信号生成部４は、第１のヒューズ及び第２のヒューズ（図示せず）を備えて構成され、第１のテストモードに進入しなかった場合、ロジックローレベルである第１のテストモード信号ＴＭＥＮ１を受信し、第１のヒューズ及び第２のヒューズ（図示せず）のカットの可否によって選択的にロジックハイレベルにイネーブルされる第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成する。また、第１のテストモードに進入しなかった状態で選択信号生成部４は、第１のヒューズ及び第２のヒューズが全てカットされなかった場合、ロジックハイレベルにイネーブルされた第１の選択信号ＳＥＬＢ＜１＞を生成し、第１のヒューズ（図示せず）のみカットされた場合、ロジックハイレベルにイネーブルされた第２の選択信号ＳＥＬＢ＜２＞を生成し、第２のヒューズ（図示せず）のみカットされた場合、ロジックハイレベルにイネーブルされた第３の選択信号ＳＥＬＢ＜３＞を生成し、第１のヒューズ及び第２のヒューズ（図示せず）が全てカットされた場合、ロジックハイレベルにイネーブルされた第４の選択信号ＳＥＬＢ＜４＞を生成する。
【００２１】
また、選択信号生成部４は、第１のテストモードに進入する場合、ロジックハイレベルである第１のテストモード信号ＴＭＥＮ１を受信し、テストモードパルスＴＭＰが入力されるごとに選択的にロジックハイレベルにイネーブルされる第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成する。より具体的に、第１のテストモードに進入した状態で選択信号生成部４は、テストモードパルスＴＭＰが入力されなかった場合、ロジックハイレベルにイネーブルされた第１の選択信号ＳＥＬＢ＜１＞を生成し、テストモードパルスＴＭＰが１回入力される場合、ロジックハイレベルにイネーブルされた第２の選択信号ＳＥＬＢ＜２＞を生成し、テストモードパルスＴＭＰが２回入力される場合、ロジックハイレベルにイネーブルされた第３の選択信号ＳＥＬＢ＜３＞を生成し、テストモードパルスＴＭＰが３回入力される場合、ロジックハイレベルにイネーブルされた第４の選択信号ＳＥＬＢ＜４＞を生成する。
【００２２】
基準電圧選択部５は、第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞に応じて第１の基準電圧ないし第１２の基準電圧ＶＲＥＦ＜１：１２＞のうち、第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞を選択して出力する。より具体的に、基準電圧選択部５は、第１の選択信号ＳＥＬＢ＜１＞がロジックハイレベルにイネーブルされる場合、第１の基準電圧ＶＲＥＦ＜１＞と、第５の基準電圧ＶＲＥＦ＜５＞と、第９の基準電圧ＶＲＥＦ＜９＞とを、それぞれ第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞に出力する。また、本実施形態の基準電圧選択部５は、第２の選択信号ＳＥＬＢ＜２＞がロジックハイレベルにイネーブルされる場合、第２の基準電圧ＶＲＥＦ＜２＞と、第６の基準電圧ＶＲＥＦ＜６＞と、第１０の基準電圧ＶＲＥＦ＜１０＞とを、それぞれ第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞に出力する。また、本実施形態の基準電圧選択部５は、第３の選択信号ＳＥＬＢ＜３＞がロジックハイレベルにイネーブルされる場合、第３の基準電圧ＶＲＥＦ＜３＞と、第７の基準電圧ＶＲＥＦ＜７＞と、第１１の基準電圧ＶＲＥＦ＜１１＞とを、それぞれ第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞に出力する。また、本実施形態の基準電圧選択部５は、第４の選択信号ＳＥＬＢ＜４＞がロジックハイレベルにイネーブルされる場合、第４の基準電圧ＶＲＥＦ＜４＞と、第８の基準電圧ＶＲＥＦ＜８＞と、第１２の基準電圧ＶＲＥＦ＜１２＞とを、それぞれ第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞に出力する。
【００２３】
電圧パルス生成部６は、図３に示すように、第２のテストモードに進入する場合、ロジックハイレベルにイネーブルされる第２のテストモード信号ＴＭ＿ＥＮ２を受信して駆動され、発振信号ＯＳＣに応じてカウントされる第１のカウント信号及び第２のカウント信号ＣＮＴ＜１：２＞と第１の反転カウント信号及び第２の反転カウント信号ＣＮＴＢ＜１：２＞とを生成するカウント信号生成部６０と、第１のカウント信号及び第２のカウント信号ＣＮＴ＜１：２＞と第１の反転カウント信号及び第２の反転カウント信号ＣＮＴＢ＜１：２＞を受信してデコードし、第１のテスト選択信号ないし第３のテスト選択信号ＴＳＥＬ＜１：３＞と終了信号ＥＮＤＢとを生成するカウント信号デコーダ６１と、第１のテスト選択信号ないし第３のテスト選択信号ＴＳＥＬ＜１：３＞に応じて第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞のうち、１つを選択して入力基準電圧ＶＲＥＦＩＮに出力する入力基準電圧選択部６２と、第１のテスト選択信号ないし第３のテスト選択信号ＴＳＥＬ＜１：３＞を受信し、第１のラッチパルスないし第３のラッチパルスＬＰ＜１：３＞を生成するラッチパルス生成部６３とで構成される。
【００２４】
カウント信号生成部６０は、図４に示すように、第２のテストモード信号ＴＭ＿ＥＮ２と終了信号ＥＮＤＢとを受信してリセット信号ＲＥＳＥＴを生成するＮＡＮＤゲートＮＤ６０と、発振信号ＯＳＣに応じて第１のカウント信号ＣＮＴ＜１＞をカウントする第１のカウンタ６００と、第１のカウント信号ＣＮＴ＜１＞に応じて第２のカウント信号ＣＮＴ＜２＞をカウントする第２のカウンタ６０１と、第１のカウント信号ＣＮＴ＜１＞を反転バッファリングして第１の反転カウント信号ＣＮＴＢ＜１＞を生成するインバータＩＶ６０と、第２のカウント信号ＣＮＴ＜２＞を反転バッファリングして第２の反転カウント信号ＣＮＴＢ＜２＞を生成するインバータＩＶ６１とで構成される。ここで、リセット信号ＲＥＳＥＴは、第２のテストモードに進入せずに、第２のテストモード信号ＴＭ＿ＥＮ２がロジックローレベルに、または終了信号ＥＮＤＢがロジックローレベルにイネーブルされる場合、ロジックハイレベルにイネーブルされて第１のカウンタ６００及び第２のカウンタ６０１をリセットさせる。リセットされた第１のカウンタ６００及び第２のカウンタ６０１から出力される第１のカウント信号ＣＮＴ＜１＞及び第２のカウント信号ＣＮＴ＜２＞は全てロジックローレベルで設定されることが好ましい。
【００２５】
カウント信号デコーダ６１は、図５に示すように、第１のカウント信号ＣＮＴ＜１＞及び第２のカウント信号ＣＮＴ＜２＞を受信し、否定論理積演算を行って第３のテスト選択信号ＴＳＥＬ＜３＞を生成するＮＡＮＤゲートＮＤ６１と、第１の反転カウント信号ＣＮＴＢ＜１＞及び第２のカウント信号ＣＮＴ＜２＞を受信し、否定論理積演算を行って第２のテスト選択信号ＴＳＥＬ＜２＞を生成するＮＡＮＤゲートＮＤ６２と、第１のカウント信号ＣＮＴ＜１＞及び第２の反転カウント信号ＣＮＴＢ＜２＞を受信し、否定論理積演算を行って第１のテスト選択信号ＴＳＥＬ＜１＞を生成するＮＡＮＤゲートＮＤ６３と、第１の反転カウント信号ＣＮＴＢ＜１＞及び第２の反転カウント信号ＣＮＴＢ＜２＞を受信し、否定論理積演算を行って終了信号ＥＮＤＢを生成するＮＡＮＤゲートＮＤ６４とで構成される。
【００２６】
入力基準電圧選択部６２は、図６に示すように、第１のテスト選択信号ＴＳＥＬ＜１＞を反転バッファリングするインバータＩＶ６２の出力信号に応じてターンオンされ、第１の選択基準電圧ＶＲＥＦＳＥＬ＜１＞を入力基準電圧ＶＲＥＦＩＮに出力するスイッチ素子として動作するＰＭＯＳトランジスタＰ６０と、第２のテスト選択信号ＴＳＥＬ＜２＞を反転バッファリングするインバータＩＶ６３の出力信号に応じてターンオンされ、第２の選択基準電圧ＶＲＥＦＳＥＬ＜２＞を入力基準電圧ＶＲＥＦＩＮに出力するスイッチ素子として動作するＰＭＯＳトランジスタＰ６１と、第３のテスト選択信号ＴＳＥＬ＜３＞を反転バッファリングするインバータＩＶ６４の出力信号に応じてターンオンされ、第３の選択基準電圧ＶＲＥＦＳＥＬ＜３＞を入力基準電圧ＶＲＥＦＩＮに出力するスイッチ素子として動作するＰＭＯＳトランジスタＰ６２とで構成される。このような構成の入力基準電圧選択部６２は、第１のテスト選択信号ＴＳＥＬ＜１＞がロジックハイレベルである場合、第１の選択基準電圧ＶＲＥＦＳＥＬ＜１＞を入力基準電圧ＶＲＥＦＩＮに出力し、第２のテスト選択信号ＴＳＥＬ＜２＞がロジックハイレベルである場合、第２の選択基準電圧ＶＲＥＦＳＥＬ＜２＞を入力基準電圧ＶＲＥＦＩＮに出力し、第３のテスト選択信号ＴＳＥＬ＜３＞がロジックハイレベルである場合、第３の選択基準電圧ＶＲＥＦＳＥＬ＜３＞を入力基準電圧ＶＲＥＦＩＮに出力する。
【００２７】
ラッチパルス生成部６３は、図７に示すように、第１のラッチパルス生成部６３０と、第２のラッチパルス生成部６３１と、第３のラッチパルス生成部６３２とで構成される。第１のラッチパルス生成部６３０は、第１のテスト選択信号ＴＳＥＬ＜１＞を反転させ、所定期間遅延させる第１の反転遅延部６３５と、第１のテスト選択信号ＴＳＥＬ＜１＞と第１の反転遅延部６３５との出力信号を受信し、否定論理和演算を行って第１のラッチパルスＬＰ＜１＞を生成するＮＯＲゲートＮＲ６０とで構成される。このような構成の第１のラッチパルス生成部６３０は、第１のテスト選択信号ＴＳＥＬ＜１＞がロジックハイレベルからロジックローレベルに遷移する時点から第１の反転遅延部６３５の遅延期間までパルス幅を有する第１のラッチパルスＬＰ＜１＞を生成する。第２のラッチパルス生成部６３１は、第２のテスト選択信号ＴＳＥＬ＜２＞を反転させ、所定期間遅延させる第２の反転遅延部６３６と、第２のテスト選択信号ＴＳＥＬ＜２＞と第２の反転遅延部６３６との出力信号を受信し、否定論理和演算を行って第２のラッチパルスＬＰ＜２＞を生成するＮＯＲゲートＮＲ６１とで構成される。このような構成の第２のラッチパルス生成部６３１は、第２のテスト選択信号ＴＳＥＬ＜２＞がロジックハイレベルからロジックローレベルに遷移する時点から第２の反転遅延部６３６の遅延期間までパルス幅を有する第２のラッチパルスＬＰ＜２＞を生成する。第３のラッチパルス生成部６３２は、第３のテスト選択信号ＴＳＥＬ＜３＞を反転させ、所定期間遅延させる第３の反転遅延部６３７と、第３のテスト選択信号ＴＳＥＬ＜３＞と第３の反転遅延部６３７との出力信号を受信し、否定論理和演算を行って第３のラッチパルスＬＰ＜３＞を生成するＮＯＲゲートＮＲ６２とで構成される。このような構成の第３のラッチパルス生成部６３２は、第３のテスト選択信号ＴＳＥＬ＜３＞がロジックハイレベルからロジックローレベルに遷移する時点から第３の反転遅延部６３７の遅延期間までパルス幅を有する第３のラッチパルスＬＰ＜３＞を生成する。
【００２８】
比較器７は、感知電圧ＶＳＥＮＳＥと入力基準電圧ＶＲＥＦＩＮとのレベルを比較し、感知電圧ＶＳＥＮＳＥが入力基準電圧ＶＲＥＦＩＮより低いレベルである場合、ロジックハイレベルにイネーブルされる比較出力信号ＣＯＵＴを生成する。
【００２９】
図２に示すように、フラグ信号生成部８は、第１のフラグ信号出力部８０と、第２のフラグ信号出力部８１と、第３のフラグ信号出力部８２とで構成される。
【００３０】
第１のフラグ信号出力部８０は、図８に示すように、第１のラッチパルスＬＰ＜１＞がロジックハイレベルである場合、比較出力信号ＣＯＵＴを反転バッファリングして出力するインバータＩＶ８１と、インバータＩＶ８１の出力信号をラッチして第１のフラグ信号Ｔ１＿ＦＬＡＧに出力するラッチ８００とで構成される。このような構成の第１のフラグ信号出力部８０は、第１のラッチパルスＬＰ＜１＞のロジックハイレベルパルスが入力される期間で比較出力信号ＣＯＵＴを第１のフラグ信号Ｔ１＿ＦＬＡＧに出力する。第２のフラグ信号出力部８１及び第３のフラグ信号出力部８２の構成は、図８に示された第１のフラグ信号出力部８０の構成とほとんど類似しているので、詳細な説明を省略する。
【００３１】
デコーダ９は、第１のプラグ信号ないし第３のフラグ信号Ｔ１＿ＦＬＡＧ〜Ｔ３＿ＦＬＡＧをデコードして温度コードＴＱＮを生成する。ここで、温度コードＴＱＮは、実施形態によって複数のビットを有する信号として実現することができる。
【００３２】
このように構成された温度センサの動作を図２ないし図９を参考して説明すれば、次のとおりである。
【００３３】
図２に示すように、まず、感知電圧生成部２は、半導体集積回路の内部温度を感知して感知電圧ＶＳＥＮＳＥを生成し、基準電圧生成部３は、それぞれ半導体集積回路の内部温度に対応するレベルを有する第１の基準電圧ないし第１２の基準電圧ＶＲＥＦ＜１：１２＞を生成する。次に、選択信号生成部４は、テストモードの可否によって第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成する。すなわち、第１のテストモードに進入しなかった場合、第１のヒューズ及び第２のヒューズ（図示せず）のカットの可否によって選択的にロジックハイレベルにイネーブルされる第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成し、第１のテストモードに進入した場合、テストモードパルスＴＭＰが入力されるごとに選択的にロジックハイレベルにイネーブルされる第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞を生成する。次に、基準電圧選択部５は、第１の選択信号ないし第４の選択信号ＳＥＬＢ＜１：４＞に応じて、第１の基準電圧ないし第１２の基準電圧ＶＲＥＦ＜１：１２＞のうち、第１の選択基準電圧ないし第４の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞を選択して出力する。例えば、第１の選択信号ＳＥＬＢ＜１＞がロジックハイレベルにイネーブルされる場合、基準電圧選択部５は、第１の基準電圧ＶＲＥＦ＜１＞と、第５の基準電圧ＶＲＥＦ＜５＞と、第９の基準電圧ＶＲＥＦ＜９＞とを、それぞれ第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞に出力する。
【００３４】
次に、電圧パルス生成部６は、第１の選択基準電圧ないし第３の選択基準電圧ＶＲＥＦＳＥＬ＜１：３＞と、第２のテストモード信号ＴＭ＿ＥＮ２と、発振信号ＯＳＣとを受信して入力基準電圧ＶＲＥＦＩＮを選択し、第１のラッチパルスないし第３のラッチパルスＬＰ＜１：３＞を生成する。以下、電圧パルス生成部６の動作は、図９を参考して具体的に説明する。
【００３５】
図９に示すように、第２のテストモードに進入して第２のテストモード信号ＴＭ＿ＥＮ２がロジックハイレベルにイネーブルされる場合、図４に示されたカウント信号生成部６０に含まれた第１のカウンタ６００及び第２のカウンタ６０１が全て駆動されて、第１のカウント信号ＣＮＴ＜１＞及び第２のカウント信号ＣＮＴ＜２＞をカウントする。
【００３６】
このとき、カウント信号デコーダ６１は、第１のカウント信号ＣＮＴ＜１＞及び第２のカウント信号ＣＮＴ＜２＞をデコードして第１のテスト選択信号ないし第３のテスト選択信号ＴＳＥＬ＜１：３＞及び終了信号ＥＮＤＢを生成する。下記の表１に表われているように、発振信号ＯＳＣのＡ、Ｂ、Ｃ、Ｄ期間でカウントされる第１のカウント信号ＣＮＴ＜１＞及び第２のカウント信号ＣＮＴ＜２＞と、第１のテスト選択信号ないし第３のテスト選択信号ＴＳＥＬ＜１：３＞と、終了信号ＥＮＤＢとの論理レベルを確認することができる。
【００３７】
【表１】
2011174917.tif 000003
【００３８】
図９に示すように、入力基準電圧選択部６２は、発振信号ＯＳＣのＡ期間でロジックハイレベルにイネーブルされる第３のテスト選択信号ＴＳＥＬ＜３＞を受信して第３の選択基準電圧ＶＲＥＦＳＥＬ＜３＞を入力基準電圧ＶＲＥＦＩＮに出力し、発振信号ＯＳＣのＢ期間でロジックハイレベルにイネーブルされる第２のテスト選択信号ＴＳＥＬ＜２＞を受信して第２の選択基準電圧ＶＲＥＦＳＥＬ＜２＞を入力基準電圧ＶＲＥＦＩＮに出力し、発振信号ＯＳＣのＣ期間でロジックハイレベルにイネーブルされる第１のテスト選択信号ＴＳＥＬ＜１＞を受信して第１の選択基準電圧ＶＲＥＦＳＥＬ＜１＞を入力基準電圧ＶＲＥＦＩＮに出力する。
【００３９】
また、ラッチパルス生成部６３は、第３のテスト選択信号ＴＳＥＬ＜３＞がロジックハイレベルからロジックローレベルに遷移するｔ１時点で発生するパルスを含む第３のラッチパルスＬＰ＜３＞を生成し、第２のテスト選択信号ＴＳＥＬ＜２＞がロジックハイレベルからロジックローレベルに遷移するｔ２時点で発生するパルスを含む第２のラッチパルスＬＰ＜２＞を生成し、第１のテスト選択信号ＴＳＥＬ＜１＞がロジックハイレベルからロジックローレベルに遷移するｔ３時点で発生するパルスを含む第１のラッチパルスＬＰ＜１＞を生成する。
【００４０】
次に、比較器７は、感知電圧ＶＳＥＮＳＥと入力基準電圧ＶＲＥＦＩＮとのレベルを比較し、感知電圧ＶＳＥＮＳＥが入力基準電圧ＶＲＥＦＩＮより低いレベルである場合、ロジックハイレベルにイネーブルされる比較出力信号ＣＯＵＴを生成する。
【００４１】
次いで、図８に示すように、フラグ信号生成部８は、第３のラッチパルスＬＰ＜３＞のロジックハイレベルパルスが入力される期間で比較出力信号ＣＯＵＴを第３のフラグ信号Ｔ３＿ＦＬＡＧに出力し、第２のラッチパルスＬＰ＜２＞のロジックハイレベルパルスが入力される期間で比較出力信号ＣＯＵＴを第２のフラグ信号Ｔ２＿ＦＬＡＧに出力し、第１のラッチパルスＬＰ＜１＞のロジックハイレベルパルスが入力される期間で比較出力信号ＣＯＵＴを第１のフラグ信号Ｔ１＿ＦＬＡＧに出力する。
【００４２】
次に、デコーダ９は、第１のフラグ信号ないし第３のフラグ信号Ｔ１＿ＦＬＡＧ〜Ｔ３＿ＦＬＡＧをデコードして温度コードＴＱＮを生成する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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