(57)【要約】【課題】ＡＤ変換における直線性誤差および微分直線性誤差を小さくし、データの連続性を保つことができるＡＤ変換部を備える固体撮像装置等を提供する。【解決手段】撮像部１０と、撮像部１０からの画素信号をデジタル信号に変換するＡＤ変換部７０と、ＡＤ変換部７０に対するキャリブレーションを行うキャリブレーション部１００とを備え、ＡＤ変換部７０は、複数の基準電圧を生成する基準電圧生成部４０と、複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から画素信号が含まれる電圧区間を特定する上位ビット変換部２０と、特定された電圧区間の基点である基準電圧と画素信号との差電圧をデジタル信号に変換する下位ビット変換部３０とを有し、キャリブレーション部１００は、フレームの始めの複数の水平走査期間を用いて、各基準電圧を基点とする複数の電圧区間において、複数の基準電圧のキャリブレーションを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
フレーム単位で撮像を繰り返す固体撮像装置であって、
行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、
前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するＡＤ変換部と、
前記ＡＤ変換部に対するキャリブレーションを行うキャリブレーション部とを備え、
前記ＡＤ変換部は、
前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、
前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、
前記キャリブレーション部は、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行う
固体撮像装置。
【請求項２】
前記キャリブレーション部は、毎フレーム、または１以上のフレームおきに前記キャリブレーションを行う
請求項１に記載の固体撮像装置。
【請求項３】
前記キャリブレーション部は、前記複数の電圧区間それぞれについて、当該電圧区間の最大値と最小値を前記ＡＤ変換部に入力させることにより、前記ＡＤ変換部で得られたデジタル信号を補正するための補正用データを作成する
請求項１に記載の固体撮像装置。
【請求項４】
前記キャリブレーション部は、隣接する前記複数の電圧区間それぞれの最大値と最小値として同じ前記基準電圧を前記ＡＤ変換部に入力させることにより、前記補正用データを作成する
請求項３に記載の固体撮像装置。
【請求項５】
前記キャリブレーション部は、前記補正用データを作成する第１演算器と、作成された前記補正用データを保存する記憶装置と、前記記憶装置に保存された補正用データを使って、前記ＡＤ変換部で得られたデジタル信号から校正されたデータを作成する第２演算器とを備え、校正された前記データをＡＤ変換結果として出力する
請求項３に記載の固体撮像装置。
【請求項６】
前記上位ビット変換部は、フラッシュ型のＡＤ変換器であり、前記画素信号と前記複数の基準信号とを一斉に比較することによって前記画素信号が含まれる電圧区間を特定し、前記特定された電圧区間の基点である基準電圧をオフセット電圧として前記下位ビット変換部へ出力し、
前記下位ビット変換部は、シングルスロープ型のＡＤ変換器であり、前記画素信号と前記オフセット電圧との間の差電圧と、一定の傾きで変動するランプ波とを比較し、比較結果が反転したときに、前記ランプ波と連動して動作する内臓のカウンタの値を読み取り、前記カウンタの値を前記下位ビット変換部の変換結果として出力する
請求項１に記載の固体撮像装置。
【請求項７】
前記キャリブレーション部は、前記各基準電圧を基点とする複数の電圧区間について、前記複数の電圧区間の最小値である基準電圧と最大値である基準電圧とを前記下位ビット変換部に入力させ、それぞれの入力に対して得られた前記下位ビット変換部でのカウント値から、前記ＡＤ変換部で得られたデジタル信号を補正するための補正用データを作成する
請求項６に記載の固体撮像装置。
【請求項８】
前記下位ビット変換部は、前記キャリブレーションにおいて、前記ランプ波を、前記各基準電圧を基点とする複数の電圧区間において、予め規定した前記下位ビット変換部の最大変換値を上回る値までオーバースキャンを行うことにより、前記複数の電圧区間の最大値をデジタル値として変換する
請求項６に記載の固体撮像装置。
【請求項９】
前記ＡＤ変換部は、さらに、相間二重サンプリング回路を備えている
請求項１に記載の固体撮像装置。
【請求項１０】
請求項１に記載の固体撮像装置が備える複数の画素回路、ＡＤ変換部およびキャリブレーション部を備える半導体集積回路装置。
【請求項１１】
請求項１に記載の固体撮像装置を備えるカメラ。
【請求項１２】
フレーム単位で撮像を繰り返す固体撮像装置における信号処理方法であって、
前記固定撮像装置は、
行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、
前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するＡＤ変換部とを備え、
前記ＡＤ変換部は、
前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、
前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、
前記信号処理方法は、
フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行うことによって補正係数を算出するキャリブレーションステップと、
算出された補正係数を用いて、前記画素信号に対する前記下位ビット変換部での変換で得られた下位ビットに対して、補正を行う補正ステップとを含む
信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法に関し、特に、光電変換により得られるアナログ信号をデジタル信号に変換するＡＤ変換器を備える固体撮像装置等に関する。
【背景技術】
【０００２】
近年、固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっている。
【０００３】
画素回路において光電変換の結果得られるアナログ信号を固体撮像装置から外部へ読み出し、外部のＡＤ（アナログデジタル）変換器によりデジタル信号を得る初期の構成では、固体撮像装置の内部的な浮遊容量などの原因で読み出し速度の向上に限界がある。
【０００４】
この対策として、画素回路から出力されるアナログ信号を固体撮像装置内でデジタル信号に変換し、浮遊容量などの影響を抑えることで、信号出力の高速化を達成する技術が周知となっている（例えば、特許文献１を参照）。
【０００５】
図１４は、特許文献１に開示される固体撮像装置の主要部分の構成を示す模式図である。この固体撮像装置は、画素回路９２から出力される信号電圧を、シングルスロープ型のＡＤ変換器９０によってデジタル信号に変換している。この固体撮像装置の大まかな動作について説明する。
【０００６】
撮像部９１における画素回路９２は、光電変換によって得られた信号電圧を電圧比較部９３の入力端子の一方に印加する。参照信号生成部９５は、制御部９４から与えられるクロック信号ＣＫに同期して上昇するランプ波ＲＡＭＰを、例えばＤＡ（デジタルアナログ）変換器を用いて生成し、電圧比較部９３の入力端子の他方に印加する。
【０００７】
カウンタ部９６は、ランプ波ＲＡＭＰの上昇開始と同時にクロック信号ＣＫをカウントし始める。そして、電圧比較部９３からランプ波ＲＡＭＰのレベルと画素回路９２からの信号電圧とが一致したことを示す信号が与えられると、カウンタ部９６は、そのときのカウント値を、画素回路９２からの信号電圧を表すデジタル信号として出力する。
【０００８】
しかし、この技術によれば、デジタル信号を高速に得ようとすれば、ランプ波ＲＡＭＰのレベルと画素回路９２からの信号電圧とが一致する時点を短時間に決定することが求められる。そのために、高速の（つまり高い周波数の）クロック信号ＣＫを用いて、ランプ波ＲＡＭＰを高速に掃引する必要がある。
【０００９】
例えば、フルハイビジョン動画の１２ビットデジタル出力を６０ｆｐｓで出力するには、ランプ波ＲＡＭＰのレベルと画素回路９２からの信号電圧とを比較する期間はおよそ１５μｓ以下となり、クロック信号ＣＫの周波数は約３００ＭＨｚを要する。さらに１４ビットのデジタル出力を得るためには、１ＧＨｚ以上に達してしまう。
【００１０】
このような高速なクロック信号ＣＫの下で安定してＡＤ変換するには技術的な難度が高くなるため、デジタル出力の多ビット化と高速フレーム数とを両立することは困難であった。
【００１１】
そこで、このような高速の（つまり高い周波数の）クロック信号ＣＫを用いることなく、多ビット高フレームレートでデジタル信号を出力できる固体撮像装置として、図１５に示すような改良型の回路構成が提案されている（例えば、特許文献２を参照）。この回路構成の動作原理について、図１６を参照して説明する。この改良型の回路構成では、ＡＤ変換部７０は、基準電圧生成部４０によって信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧ＶＲＥＦを生成し、上位ビット変換部２０によって、各基準電圧を基点とする複数の電圧区間の中から信号電圧が含まれる電圧区間を特定した結果をデジタル信号の上位ビットの値として変換し、下位ビット変換部３０によって、上位ビット変換部２０で特定された電圧区間の基点である基準電圧と信号電圧との差電圧を前記デジタル信号の下位ビットに変換している。こうすることで信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省いている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−３２３３３１号公報
【特許文献２】特開２００９−２００９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１５のような改良型の回路構成にも課題が残る。それは、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する際、基準電圧間は均等に設定されることが理想であるが、実際にはそうならないという点である。図１７（ａ）〜（ｃ）で説明すると、固体撮像装置のチップレイアウトの方法等にもよるが、一般にはチップ左右両端の、基準電圧が入力される位置に比べて、チップ中央では配線抵抗や寄生容量等の影響により、入力される基準電圧が低い値になることが多い（図１７（ｂ）参照）。そのため、複数の電圧区間は同一電圧差にはならない。さらに、この区間を供給源が同じであるランプ波ＲＡＭＰを用いたシングルスロープ型でＡＤ変換を行うと、ランプ波ＲＡＭＰもチップレイアウトの位置によって、同じ信号を入力することは困難である（図１７（ｃ）参照）。これらが複合するとＡＤ変換結果に大きな誤差が生じる可能性がある。なお、図１７（ｃ）における「ｆｉｎｅカウンタ値」とは、下位ビット変換部３０での変換結果である。
【００１４】
特に顕著に現れるのは、隣接する電圧区間の境界付近の変換結果である。現象としては、デジタル変換結果がビット飛びを起こす事や、同じ値を繰り返す事が考えられ、ＡＤ変換における直線性誤差（積分直線性）および微分直線性誤差が非常に大きくなる。図１８（ａ）および（ｂ）にその様子を示す。図１８（ａ）がチップ左右両端の変換特性、図１８（ｂ）がチップ中央付近の変換特性を示す。図１８（ａ）では、直線性誤差および微分直線性誤差が認められる程度であるが、図１８（ｂ）では、直線性誤差および微分直線性誤差はもとより、基準電圧の降下やランプ波ＲＡＭＰの鈍りにより、データの重複やデータ欠けが生じて連続性がなくなっている。
【００１５】
本発明はこのような事情に鑑みてなされたものであり、ＡＤ変換における直線性誤差および微分直線性誤差を小さくし、データの連続性を保つことができるＡＤ変換部を備える固体撮像装置等を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る固体撮像装置の一形態は、フレーム単位で撮像を繰り返す固体撮像装置であって、行列状に配置され、受光した光を光電変換する複数の画素回路を有する撮像部と、前記複数の画素回路からの画素信号を前記画素回路の列ごとにデジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部に対するキャリブレーションを行うキャリブレーション部とを備え、前記ＡＤ変換部は、前記画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、前記列ごとに、前記複数の基準電圧のそれぞれを基点とする複数の電圧区間の中から前記画素信号が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値として出力する上位ビット変換部と、前記列ごとに、特定された前記電圧区間の基点である基準電圧と前記画素信号との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有し、前記キャリブレーション部は、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、前記複数の基準電圧のキャリブレーションを行う。
【００１７】
この構成によれば、固体撮像装置内部のＡＤ変換部を使って、ＡＤ変換で用いられる複数の基準電圧に対するキャリブレーションを行うので、上位ビット、下位ビットおよびその合成により変換されたデジタル値が精度よく補正できる。
【００１８】
ここで、前記キャリブレーション部は、毎フレーム、または１以上のフレームおきに前記キャリブレーションを行ってもよい。この構成によれば、使用環境に著しい変化がある場合には、毎フレームでキャリブレーションを行うことで、正確な補正を行い、一方、定常状態での使用が継続される場面では、１以上のフレームおきにキャリブレーションを行うことで、無用な処理を省くことができるので、消費電流を下げることができる。
【００１９】
また、前記キャリブレーション部は、前記複数の電圧区間それぞれについて、当該電圧区間の最大値と最小値を前記ＡＤ変換部に入力させることにより、前記ＡＤ変換部で得られたデジタル信号を補正するための補正用データを作成してもよい。これにより、各電圧区間の最大値と最小値のそれぞれに対応する基準電圧に対しキャリブレーションが行われるため、正確なキャリブレーションを行うことができる。
【００２０】
このとき、前記キャリブレーション部は、隣接する前記複数の電圧区間それぞれの最大値と最小値として同じ前記基準電圧を前記ＡＤ変換部に入力させることにより、前記補正用データを作成するのが好ましい。これにより、隣接する前記複数の電圧区間で同じ基準電圧に対してキャリブレーションが行われるので、ＡＤ変換におけるデータの重複やデータ欠けが生じなくなり、ＡＤ変換の連続性を保つことができる。
【００２１】
また、前記キャリブレーション部は、前記補正用データを作成する第１演算器と、作成された前記補正用データを保存する記憶装置と、前記記憶装置に保存された補正用データを使って、前記ＡＤ変換部で得られたデジタル信号から校正されたデータを作成する第２演算器とを備え、校正された前記データをＡＤ変換結果として出力してもよい。これにより、補正用データは、簡単な演算式で求めることができるので、フレーム毎に生成することが可能であり、高速フレームレートに対応したキャリブレーションができる。
【００２２】
また、前記上位ビット変換部は、フラッシュ型のＡＤ変換器であり、前記画素信号と前記複数の基準信号とを一斉に比較することによって前記画素信号が含まれる電圧区間を特定し、前記特定された電圧区間の基点である基準電圧をオフセット電圧として前記下位ビット変換部へ出力し、前記下位ビット変換部は、シングルスロープ型のＡＤ変換器であり、前記画素信号と前記オフセット電圧との間の差電圧と、一定の傾きで変動するランプ波とを比較し、比較結果が反転したときに、前記ランプ波と連動して動作する内臓のカウンタの値を読み取り、前記カウンタの値を前記下位ビット変換部の変換結果として出力してもよい。これにより、上位ビット変換部および下位ビット変換部は、比較的簡単に構成することができるので、微細化が進む固体撮像装置に内蔵するＡＤＣ回路に向いている。
【００２３】
このとき、前記キャリブレーション部は、前記各基準電圧を基点とする複数の電圧区間について、前記複数の電圧区間の最小値である基準電圧と最大値である基準電圧とを前記下位ビット変換部に入力させ、それぞれの入力に対して得られた前記下位ビット変換部でのカウント値から、前記ＡＤ変換部で得られたデジタル信号を補正するための補正用データを作成してもよい。これにより、最大値と最小値のＡＤ変換値において、理想値からのずれを知ることができ、前記複数の電圧区間についての補正用データを正確かつ簡単に作成することができる。
【００２４】
ここで、前記下位ビット変換部は、前記キャリブレーションにおいて、前記ランプ波を、前記各基準電圧を基点とする複数の電圧区間において、予め規定した前記下位ビット変換部の最大変換値を上回る値までオーバースキャンを行うことにより、前記複数の電圧区間の最大値をデジタル値として変換するのが好ましい。これにより、キャリブレーションにおいて、下位ビット変換部の最大変換値を上回る値までの範囲で下位ビット変換結果を得て補正係数を算出することができるので、前記複数の電圧区間の補正データを確実に作成することができる。
【００２５】
また、前記ＡＤ変換部は、さらに、相間二重サンプリング回路を備えるのがさらに好ましい。これにより、相間二重サンプリングにより、列ごとに違うオフセット電圧差を目立たなくすることができ、高精度に固定パターンノイズを抑止できる。
【００２６】
なお、本発明は、上記のような固体撮像装置として実現できるだけでなく、１チップまたは複数のチップの半導体基板上に上記固体撮像装置を実装した半導体集積回路装置、上記固体撮像装置を備えるカメラおよび上記固体撮像装置における信号処理方法として実現することもできる。
【発明の効果】
【００２７】
本発明に係る固体撮像装置は、信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省くことができて高速ＡＤ変換を実現できる固体撮像装置において、複数に区切られた電圧区間で発生する、ＡＤ変換における直線性誤差および微分直線性誤差を小さくし、隣接する電圧区間の境界付近で顕著に発生するデジタル変換結果のビット飛びや同じ値を繰り返すといった現象を抑止して連続性を保つ効果がある。
【００２８】
よって、本発明により、精度が高いＡＤ変換機能をもつ固体撮像装置およびそのような固体撮像装置を備えるカメラが実現され、デジタルカメラが普及してきた今日における本発明の実用的価値は極めて高い。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態における固体撮像装置の構成を示す回路ブロック図
【図２】（ａ）は、同固体撮像装置が備えるＡＤ変換部の入力レンジを示す図、（ｂ）はキャリブレーションのタイミング図
【図３】（ａ）〜（ｃ）は、同固体撮像装置が備えるキャリブレーション部の基本動作を示す図
【図４】（ａ）〜（ｅ）は、同固体撮像装置による補正係数の算出方法を説明するための図
【図５】同固体撮像装置の通常の動作（画素信号に対するＡＤ変換）を示す図
【図６】（ａ）および（ｂ）は、同固体撮像装置によるキャリブレーションの一連の動作における第１のステップを示す図
【図７】（ａ）および（ｂ）は、同固体撮像装置によるキャリブレーションの一連の動作における第２のステップを示す図
【図８】（ａ）および（ｂ）は、同固体撮像装置によるキャリブレーションの一連の動作における第３のステップを示す図
【図９】（ａ）および（ｂ）は、同固体撮像装置によるキャリブレーションの一連の動作における第４のステップを示す図
【図１０】（ａ）および（ｂ）は、同固体撮像装置におけるランプ波のオーバースキャン動作を説明するための図
【図１１】本発明の第２の実施の形態における固体撮像装置の構成を示す回路ブロック図
【図１２】本発明の第３の実施の形態におけるカメラの構成を示すブロック図
【図１３】同カメラの外観図
【図１４】従来の固体撮像装置の構成を示す回路ブロック図
【図１５】従来の改良型固体撮像装置の構成を示す回路ブロック図
【図１６】同改良型固体撮像装置の動作原理を示す図
【図１７】同改良型固体撮像装置の課題を説明するための図
【図１８】同改良型固体撮像装置の課題を説明するための図
【発明を実施するための形態】
【００３０】
本発明の実施の形態に係る固体撮像装置は、フレーム単位で撮像を繰り返す装置であって、画素回路による光電変換の結果得られる信号電圧をＡＤ変換することにより、デジタル信号を出力する固体撮像装置である。
【００３１】
本発明の固体撮像装置は、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成し、各基準電圧を基点とする複数の電圧区間の中から前記信号電圧が含まれる電圧区間を特定してその特定結果を前記デジタル信号の上位ビット（ＭＳＢ）の値とするとともに、特定された電圧区間の基点である基準電圧と信号電圧との差電圧をデジタル信号の下位ビット（ＬＳＢ）に変換し、さらに、フレームの始めの複数の水平走査期間を用いて、前記各基準電圧を基点とする複数の電圧区間において、キャリブレーションを行うことを特徴とする。
【００３２】
以下、本発明に係る固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法について図面を参照しながら説明する。
【００３３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における固体撮像装置（ここでは、ＭＯＳ型イメージセンサ１）の構成を示す回路ブロック図である。このＭＯＳ型イメージセンサ１は、図１５に示される構成（撮像部１０、ＡＤ変換部７０、タイミング制御部８０、行走査回路８１、列走査回路８２）に、キャリブレーション部１００を付加した１チップまたは複数のチップからなる半導体集積回路で構成される。
【００３４】
撮像部１０は、行列状に配置され、受光した光を光電変換する複数の画素回路１１の集まりであり、行走査回路８１からの駆動信号により、行ごとに、画素回路１１からの画素信号をＡＤ変換部７０に出力する。
【００３５】
行走査回路８１は、撮像部１０を構成する画素回路１１に対して、画素信号を出力させるために各行を列方向に走査する駆動信号を出力する。
【００３６】
ＡＤ変換部７０は、撮像部１０における一行を構成する複数の画素回路１１から出力された画素信号を画素回路１１の列ごとにデジタル信号に変換する複数のＡＤ変換器（画素回路１１の列ごとに設けられたＡＤ変換器）の集まりであり、基準電圧生成部４０、上位ビット変換部２０、参照信号生成部９５および下位ビット変換部３０から構成される。
【００３７】
基準電圧生成部４０は、画素信号が取り得る電圧範囲内で互いに異なる複数の基準電圧ＶＲＥＦを生成する回路である。ここで、「複数の基準電圧」とは、ＡＤ変換部７０の入力レンジの最小値ＶＬと最大値ＶＨとの間の電圧を４つの電圧区間に分割する境界電圧（低電圧側からＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３）である。
【００３８】
上位ビット変換部２０は、画素回路１１の列ごとに、上記入力レンジの最小値ＶＬおよび基準電圧生成部４０で生成された複数の基準電圧のそれぞれを基点とする複数の電圧区間（ここでは、ＶＬ〜Ｖｒｅｆ１、Ｖｒｅｆ１〜Ｖｒｅｆ２、Ｖｒｅｆ２〜Ｖｒｅｆ３、Ｖｒｅｆ３〜ＶＨの４つの電圧区間）の中から、画素信号が含まれる電圧区間を特定し、特定した結果をデジタル信号の上位ビットの値として出力するＡＤ変換器（画素回路１１の列ごとに設けられた上位ビット用ＡＤ変換器）の集まりである。より詳しくは、この上位ビット変換部２０を構成するＡＤ変換器のそれぞれは、フラッシュ型のＡＤ変換器であり、画素信号と複数の基準信号とを一斉に比較することによって画素信号が含まれる電圧区間を特定し、特定された電圧区間の基点である基準電圧をオフセット電圧として下位ビット変換部３０へ出力する。
【００３９】
参照信号生成部９５は、一定の傾斜をもつ電圧波形のランプ波ＲＡＭＰである参照信号を生成する回路である。
【００４０】
下位ビット変換部３０は、画素回路１１の列ごとに、上位ビット変換部２０で特定された電圧区間の基点である基準電圧と画素信号との差電圧をデジタル信号の下位ビットに変換するＡＤ変換器（画素回路１１の列ごとに設けられた下位ビット用ＡＤ変換器）の集まりである。より詳しくは、この下位ビット変換部３０を構成するＡＤ変換器のそれぞれは、シングルスロープ型のＡＤ変換器であり、画素信号と上位ビット変換部２０から出力されるオフセット電圧との間の差電圧と、参照信号生成部９５で生成されたランプ波とを比較し、比較結果が反転したときに、ランプ波と連動して動作する内蔵のカウンタの値を読み取り、そのカウンタの値をデジタル信号の下位ビットとして出力する。
【００４１】
タイミング制御部８０は、参照信号生成部９５を制御することでランプ波ＲＡＭＰの生成を起動および停止させたり、列走査回路８２を制御することで上位ビット変換部２０および下位ビット変換部３０の結果を合成したデジタル信号を画素回路１１の列ごとに出力させる。
【００４２】
列走査回路８２は、上位ビット変換部２０および下位ビット変換部３０を構成する個々のＡＤ変換器に対して、ＡＤ変換の結果を順に出力させるために各列を行方向に走査する駆動信号を出力する。
【００４３】
キャリブレーション部１００は、毎フレームまたは１以上のフレームおきに、フレームの始めの複数の水平走査期間を用いて、上記入力レンジの最小値ＶＬおよび基準電圧生成部４０が生成する複数の基準電圧のそれぞれを基点とする複数の電圧区間において、それら複数の基準電圧のキャリブレーションを行う回路であり、レベル判定部１０５、第１演算器１１０、メモリ１３０及び第２演算器１２０を備える。なお、キャリブレーションの頻度については、キャリブレーション部１００は、例えば、使用環境での温度や使用頻度をセンサ等で検出することで、使用環境に著しい変化があることが検出された場合には、毎フレームでキャリブレーションを行うことで、正確な補正を優先し、一方、定常状態での使用が継続されることが検出された場合には、１以上のフレームおきにキャリブレーションを行うことで、ＡＤ変換の精度を落とさずに消費電流を下げる。
【００４４】
第１演算器１１０は、基準電圧生成部４０が生成する複数の基準電圧のそれぞれに対して、下位ビット変換部３０でのＡＤ変換で得られたデータと本来あるべき理想データとの差分を無くすための補正用データ（以下、「補正係数」ともいう。）を列毎に算出する演算器であり、一時的にデータを保存する第１テンポラリメモリおよび第２テンポラリメモリと、演算を実行する第１演算処理部１１３とを有する。なお、「補正係数」は、ＡＤ変換部７０で得られたデジタル信号を補正する（つまり、デジタル信号から校正されたデータを作成する）ための係数である。
【００４５】
メモリ１３０は、第１演算器１１０で作成された補正係数を保存する記憶装置であり、上位ビット変換部２０で特定される複数の電圧区間（ここでは、４つの電圧区間）のそれぞれに対応した記憶領域である第１メモリ１３１、第２メモリ１３２、第３メモリ１３３および第４メモリ１３４を有する。
【００４６】
レベル判定部１０５は、上位ビット変換部２０が特定した電圧区間に対応するメモリ１３０内のメモリ領域（第１メモリ１３１、第２メモリ１３２、第３メモリ１３３または第４メモリ１３４）を選択する回路である。
【００４７】
第２演算器１２０は、通常の動作（画素信号に対するＡＤ変換）において、画素信号に対するＡＤ変換部７０（ここでは、下位ビット変換部３０）の変換結果に対して、メモリ１３０に保存された補正係数を用いる（ここでは、補正係数で除する）ことによって、校正されたデータを作成し、校正されたデータをＡＤ変換結果として出力する演算器であり、そのための演算を行う演算処理部１２１を有する。
【００４８】
次に、以上のように構成された本実施の形態におけるＭＯＳ型イメージセンサ１の特徴的な構成要素であるキャリブレーション部１００の動作について、詳細に説明する。
【００４９】
図２（ａ）および（ｂ）は、キャリブレーション部１００の動作を説明する概念図である。
【００５０】
撮像部１０には、通常画素信号が出力される前後に複数行のオプティカルブラック信号とダミー信号が出力されるのが一般的である。キャリブレーション部１００は、このタイミングを利用してキャリブレーションを行う。
【００５１】
図２（ａ）は、ＡＤ変換部７０の入力レンジを示す図である。本図に示されるように、本実施の形態では、ＡＤ入力レンジの最小値ＶＬと最大値ＶＨとの間が４つの電圧区間（ＶＬ〜Ｖｒｅｆ１、Ｖｒｅｆ１〜Ｖｒｅｆ２、Ｖｒｅｆ２〜Ｖｒｅｆ３、Ｖｒｅｆ３〜ＶＨ）に分割されている。この境界電圧は基準電圧として、低電圧側からＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３として基準電圧生成部４０から供給される。上位ビット変換部２０における上位ビットの変換は、画素信号とこれら基準電圧とを比較した結果であるＨＩＧＨまたはＬＯＷで得ることができる。上位ビット変換部２０は、上位ビットの変換結果により、４つの電圧区間の中から１つの区間を選択して、その電圧区間を下位ビット変換部３０に通知している。もし、このままデータを外部出力すると、従来回路構成の課題で述べたように、区切られた電圧区間毎に、ＡＤ変換における直線性誤差および微分直線性誤差が発生し、データの重複やデータ欠けも生じて連続性がないデータを出力する恐れがある。
【００５２】
そこで、本実施の形態では、図２（ｂ）に示されるタイミングで、ＡＤ変換部７０に対するキャリブレーションを実施している。なお、図２（ｂ）に示される回路ブロック図では、本実施の形態におけるＭＯＳ型イメージセンサ１のうち、キャリブレーション部１００を除く回路だけが示されている。図２（ｂ）に示されるように、キャリブレーション部１００は、フレームごとに、通常画素信号が出力される前の、フレームの始めにおける任意の８行分の期間をキャリブレーションデータ期間と設定し、この期間に、得られたデータから第１演算器１１０で補正係数を算出し、メモリ１３０にその補正係数を保存する。
【００５３】
具体的には、ＡＤ入力レンジは４つの電圧区間に分割されているので、キャリブレーション部１００は、ＡＤ変換部７０を制御することにより、まずフレームの１行目にＶｒｅｆ３、２行目にＶＨ、３行目にＶｒｅｆ２、４行目にＶｒｅｆ３、５行目にＶｒｅｆ１、６行目にＶｒｅｆ２、７行目にＶＬ、８行目にＶｒｅｆ１をＡＤ変換部７０（ここでは、下位ビット変換部３０）に入力させている。なお、この順番に行っている理由は後述する。
【００５４】
図３（ａ）〜（ｃ）は、キャリブレーション部１００による基本動作（信号処理方法）を示す図である。ここでは、キャリブレーション部１００は、主要部だけが図示されている。まず、キャリブレーション部１００は、キャリブレーションステップとして、上述した８行分のデータ（下位ビット変換部３０での変換結果Ｄcal）と本来あるべき理想データとの差分を無くす補正係数を画素回路１１の列毎に（つまり、ＡＤ変換部７０を構成する全てのＡＤ変換器のそれぞれについて）、第１演算器１１０で算出し（図２（ａ））、その算出結果をメモリ１３０に保存する（図２（ｂ）。その後、キャリブレーション部１００は、補正ステップとして、通常画素信号が出力される時には、画素信号に対するＡＤ変換の結果（ＤIS）に対して、メモリ１３０に保存された補正係数を使って第２演算器１２０で補正して、ＡＤ変換における直線性誤差および微分直線性誤差を抑止したデジタル変換結果（Ｄout）を外部出力する（図２（ｃ））。
【００５５】
図４（ａ）〜（ｅ）は、補正係数の算出方法を説明するための図である。本図を用いて、前述した補正係数を算出する簡単な演算方法と、キャリブレーション用電圧に基準電圧を選び、入力する順番を決めている理由について、説明する。
【００５６】
この例では、図４（ａ）〜（ｄ）に示されるように、４つに分割された電圧区間それぞれについて補正係数を算出し、それぞれ、４つのメモリ（第１メモリ１３１〜第４メモリ１３４）に保存している。つまり、キャリブレーション部１００は、画素信号電圧が最も高い電圧区間、すなわち基準電圧Ｖｒｅｆ３以上の場合、選択されるメモリ１３０の格納場所を第１メモリ１３１とすると、第１メモリ１３１には、差分を算出するためのＨＩＧＨ側としてＶＨを、ＬＯＷ側としてＶｒｅｆ３をＡＤ変換部７０（ここでは、下位ビット変換部３０）に入力させてキャリブレーションすることによって得られる第１補正係数を保存しておく（図４（ａ）)。同じようにして、キャリブレーション部１００は、画素信号電圧が基準電圧Ｖｒｅｆ３よりも低く、Ｖｒｅｆ２以上の場合は第２メモリ１３２に第２補正係数を保存し（図４（ｂ）)、画素信号電圧が基準電圧Ｖｒｅｆ２よりも低く、Ｖｒｅｆ１以上の場合は第３メモリ１３３に第３補正係数を保存し（図４（ｃ）)、画素信号電圧が基準電圧Ｖｒｅｆ１よりも低く、ＶＬ以上の場合は第４メモリ１３４に第４補正係数を保存する（図４（ｄ）)。
【００５７】
補正係数を求めるために、図４（ｅ）に示されるよに、第１演算器１１０は、それぞれの電圧範囲においてＨＩＧＨ側の基準電圧が入力されたときに得られるＡＤ変換部７０（ここでは、下位ビット変換部３０）でのデジタル変換値と、ＬＯＷ側の基準電圧が入力されたときに得られるＡＤ変換部７０（ここでは、下位ビット変換部３０）でのデジタル変換値との差分を算出し、その差分データを下位ビット数（下位ビット変換部３０での変換結果の最大値）で除算することで、ビットあたりのデジタル変換値を求める（図４（ｅ）の（i）および（ii））。第１演算器１１０は、このビットあたりのデジタル変換値を補正係数（図４（ｅ）の「ｈｏｓｅｉ−ｄａｔａ」）として、撮像部１０のすべての列（カラム）のそれぞれに対応して算出し、メモリ１３０に保存する。
【００５８】
そして、通常の動作においては、第２演算器１２０は、画素信号に対するＡＤ変換部７０（ここでは、下位ビット変換部３０）の変換結果（図４（ｅ）の「補正前のデジタル値」）に対して、メモリ１３０に保存された補正係数（図４（ｅ）の「ｈｏｓｅｉ−ｄａｔａ」）で除することによって、校正されたデータ（図４（ｅ）の「補正後のデジタル値」）を作成し、校正されたデータをＡＤ変換結果として出力する。図４（ｅ）に示される具体例では、補正前にデジタル値が１０１１０であったが、補正後には１０１０１に下がっている。これは補正前のデジタル値を１ビットあたりのデジタル変換値（補正係数）で除算することによって求められた校正値である。
【００５９】
図５は、本実施の形態におけるＭＯＳ型イメージセンサ１での通常の動作（画素信号に対するＡＤ変換）を示す図である。
【００６０】
本図において、Ｖｓｉｇが画素信号、ＡＤ入力レンジの最小値をＶＬ、最大値をＶＨとし、４つの電圧区間に分割する基準電圧として、低電圧側からＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３が示されている。上位ビット変換部２０による上位ビットのデジタル変換値は、画素信号とこれら基準電圧を比較した結果であるＨＩＧＨまたはＬＯＷで得ることができる。
【００６１】
その後、下位ビット変換部３０は、上位ビットの変換結果により、４つの電圧区間の中から１つの区間を選択して、その電圧区間の最小値である基準電圧に、参照信号であるランプ波Ｖｒａｍｐを重畳させ、重畳後の信号（本図の例では、Ｖｒｅｆ３＋Ｖｒａｍｐ）と画素信号Ｖｓｉｇとを比較して、信号レベルが合致した時間での内蔵カウンタのカウンタ値を下位ビットのデジタル変換値として出力する。ここで、ランプ波Ｖｒａｍｐはカウンタ値と連動しているものとする。
【００６２】
図６（ａ）および（ｂ）〜図９（ａ）および（ｂ）は、ＭＯＳ型イメージセンサ１でのキャリブレーション動作の詳細（４つのステップからなる一連の動作）を示す図である。
【００６３】
図６（ａ）および（ｂ）は、ＭＯＳ型イメージセンサ１によるキャリブレーションの一連の動作における第１のステップを示す図である。キャリブレーション部１００は、以下の手順で４つの電圧区間の第１番目に対するキャリブレーションを実施することで、撮像部１０の全ての列のそれぞれに対応する第１補正係数を算出する。
【００６４】
つまり、キャリブレーション部１００は、ＡＤ変換部７０を制御することでキャリブレーションの１行目（フレームの１行目）において基準電圧Ｖｒｅｆ３を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ３−Ｄａｔａ１を第１演算器１１０に入力し、第１演算器１１０の第１テンポラリメモリ１１１に一時保存する（図６（ａ））。続いて、キャリブレーション部１００は、ＡＤ変換部７０を制御することでフレームの２行目に基準電圧ＶＨを下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値ＶＨ−Ｄａｔａを第１演算器１１０に入力し、第１演算器１１０の第２テンポラリメモリ１１２に一時保存する（図６（ｂ））。そして、キャリブレーション部１００は、第１演算器１１０によって、第２テンポラリメモリ１１２に保存されたＶＨ−Ｄａｔａと第１テンポラリメモリ１１１に保存されたＶｒｅｆ３−Ｄａｔａ１との差分に対して下位ビット数（下位ビット変換部３０での変換結果の最大値）で除算した値を算出し、得られた値を１ｂｉｔ−ｄｉｇｉｔａｌ−Ｄａｔａ１（第１補正係数）として、第１メモリ１３１に保存する。
【００６５】
図７（ａ）および（ｂ）は、ＭＯＳ型イメージセンサ１によるキャリブレーションの一連の動作における第２のステップを示す図である。キャリブレーション部１００は、以下の手順で４つの電圧区間の第２番目に対するキャリブレーションを実施することで、撮像部１０の全ての列のそれぞれに対応する第２補正係数を算出する。
【００６６】
つまり、キャリブレーション部１００は、ＡＤ変換部７０を制御することでキャリブレーションの３行目（フレームの３行目において基準電圧Ｖｒｅｆ２を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ２−Ｄａｔａ１を第１演算器１１０に入力し、第１演算器１１０の第１テンポラリメモリ１１１に一時保存する（図７（ａ））。続いて、キャリブレーション部１００は、ＡＤ変換部７０を制御することでフレームの４行目に基準電圧Ｖｒｅｆ３を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ３−Ｄａｔａ２を第１演算器１１０に入力し、第１演算器１１０の第２テンポラリメモリ１１２に一時保存する（図７（ｂ））。そして、キャリブレーション部１００は、第１演算器１１０によって、第２テンポラリメモリ１１２に保存されたＶｒｅｆ３−Ｄａｔａ２と第１テンポラリメモリ１１１に保存されたＶｒｅｆ２−Ｄａｔａ１との差分に対して下位ビット数（下位ビット変換部３０での変換結果の最大値）で除算した値を算出し、得られた値を１ｂｉｔ−ｄｉｇｉｔａｌ−Ｄａｔａ２（第２補正係数）として、第２メモリ１３２に保存する。
【００６７】
図８（ａ）および（ｂ）は、ＭＯＳ型イメージセンサ１によるキャリブレーションの一連の動作における第３のステップを示す図である。キャリブレーション部１００は、以下の手順で４つの電圧区間の第３番目に対するキャリブレーションを実施することで、撮像部１０の全ての列のそれぞれに対応する第３補正係数を算出する。
【００６８】
つまり、キャリブレーション部１００は、ＡＤ変換部７０を制御することでキャリブレーションの５行目（フレームの５行目において基準電圧Ｖｒｅｆ１を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ１−Ｄａｔａ１を第１演算器１１０に入力し、第１演算器１１０の第１テンポラリメモリ１１１に一時保存する（図８（ａ））。続いて、キャリブレーション部１００は、ＡＤ変換部７０を制御することでフレームの６行目に基準電圧Ｖｒｅｆ２を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ２−Ｄａｔａ２を第１演算器１１０に入力し、第１演算器１１０の第２テンポラリメモリ１１２に一時保存する（図８（ｂ））。そして、キャリブレーション部１００は、第１演算器１１０によって、第２テンポラリメモリ１１２に保存されたＶｒｅｆ２−Ｄａｔａ２と第１テンポラリメモリ１１１に保存されたＶｒｅｆ１−Ｄａｔａ１との差分に対して下位ビット数（下位ビット変換部３０での変換結果の最大値）で除算した値を算出し、得られた値を１ｂｉｔ−ｄｉｇｉｔａｌ−Ｄａｔａ３（第３補正係数）として、第３メモリ１３３に保存する。
【００６９】
図９（ａ）および（ｂ）は、ＭＯＳ型イメージセンサ１によるキャリブレーションの一連の動作における第４のステップを示す図である。キャリブレーション部１００は、以下の手順で４つの電圧区間の第４番目に対するキャリブレーションを実施することで、撮像部１０の全ての列のそれぞれに対応する第４補正係数を算出する。
【００７０】
つまり、キャリブレーション部１００は、ＡＤ変換部７０を制御することでキャリブレーションの７行目（フレームの７行目において基準電圧ＶＬを下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値ＶＬ−Ｄａｔａを第１演算器１１０に入力し、第１演算器１１０の第１テンポラリメモリ１１１に一時保存する（図９（ａ））。続いて、キャリブレーション部１００は、ＡＤ変換部７０を制御することでフレームの８行目に基準電圧Ｖｒｅｆ１を下位ビット変換部３０に入力し、この時の下位ビット変換部３０での変換結果である下位ビットデジタル変換値Ｖｒｅｆ１−Ｄａｔａ２を第１演算器に入力し、第１演算器の第２テンポラリメモリ１１２に一時保存する（図９（ｂ））。そして、キャリブレーション部１００は、第１演算器１１０によって、第２テンポラリメモリ１１２に保存されたＶｒｅｆ１−Ｄａｔａ２と第１テンポラリメモリ１１１に保存されたＶＬ−Ｄａｔａとの差分に対して下位ビット数（下位ビット変換部３０での変換結果の最大値）で除算した値を算出し、得られた値を１ｂｉｔ−ｄｉｇｉｔａｌ−Ｄａｔａ４（第４補正係数）として、第４メモリ１３４に保存する。
【００７１】
以上のようにしてメモリ１３０に保存された第１〜第４補正係数は、通常の画素信号のＡＤ変換における補正として用いられる。つまり、キャリブレーション部１００では、画素信号がＡＤ変換部７０で変換されると、撮像部１０の全ての列のそれぞれについて、第２演算器１２０は、上位ビット変換部２０での変換結果に対応するメモリ１３０の領域（第１メモリ１３１〜第４メモリ１３４）から当該列に対応する補正係数を読み出し、読み出した補正係数で下位ビット変換部３０での変換結果を除算し、除算後の値と上位ビット変換部２０での変換結果とを合成した値を、校正されたデジタル信号として出力する。
【００７２】
なお、上述したキャリブレーションを行うには、区切られた電圧区間で必ず基準電圧とランプ波Ｖｒａｍｐが一致しなければ、デジタル変換値を得ることができず、補正係数を求めることができなくなる。このため、ランプ波Ｖｒａｍｐは下位ビット変換部３０の最大変換値を上回る値までオーバースキャンすることが望ましい。この様子を図１０（ａ）および（ｂ）に示している。カウンタ値は、下位ビット変換部３０による下位変換ビット数を１０ビットとすれば、下位ビット変換部３０の最大変換値は１０２４になるが、減衰したランプ波Ｖｒａｍｐをオーバースキャンして、必ずデジタル変換を行っている（オーバーフローを回避している）ために、図１０（ａ）にある１０２４＋ａなどのように１０２４を超えるカウンタ値を返してくることになる。この値を演算器で補正して１０２４に丸めるようにすれば、図１０（ｂ）にあるようにビット欠けがなくなる。
【００７３】
また、本実施の形態のＡＤ変換部７０は、ＣＤＳ（相間二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路を備えていてもよい。この回路を備えることで、画素回路１１のリセット期間における信号と信号期間における信号との差分に相当するデジタル値を算出することで、画素回路１１の列ごとに違うオフセット電圧差を目立たなくすることができ、高精度に固定パターンノイズを抑止できる。
【００７４】
また、本発明の固体撮像装置はカメラなどに用いてもよい。近年、カメラなどに用いられる固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっているが、本発明の固体撮像装置は高速且つ正確にデジタル信号を生成することが可能であるため、カメラなどの用途に適している。
【００７５】
（第２の実施の形態）
次に、本発明の第２の実施の形態における固体撮像装置について説明する。
【００７６】
図１１は、本発明の第２の実施の形態における固体撮像装置（ここでは、ＭＯＳ型イメージセンサ２）の構成を示す回路ブロック図である。このＭＯＳ型イメージセンサ２は、第１の実施の形態におけるＭＯＳ型イメージセンサ１にデジタルダブルサンプリング（ＤＤＳ）回路２００を追加した構成を備える。
【００７７】
デジタルダブルサンプリング回路２００は、ＣＤＳ回路の一例であり、第３演算器２１０、暗時画像メモリ２２０および明時画像メモリ２３０を有する。
【００７８】
デジタルダブルサンプリング回路２００は、デジタルダブルサンプリングを行って、画素回路１１の列毎に画素信号成分と画素リセット成分との差分を算出するＣＤＳ回路の一例であり、第３演算器２１０、暗時画像メモリ２２０および明時画像メモリ２３０を有する。この構成により、画素回路１１の列毎に異なる画素信号のオフセット差を取って、縦状固定パターンノイズを目立たなくしている。このデジタルダブルサンプリング回路２００は、キャリブレーションにより補正された画素信号成分を明時画像メモリ２３０に、キャリブレーションにより補正された画素リセット成分を暗時画像メモリ２２０に保存して、第３演算器２１０により、これらを最終段で差分を算出して出力することで、縦状固定パターンノイズを目立たなくしている。
【００７９】
（第３の実施の形態）
次に、本発明の第３の実施の形態におけるカメラについて説明する。
【００８０】
図１２は、本発明に係る固体撮像装置を備えるカメラ３の構成を示す図である。このカメラ３は、図１３（ａ）に示されるデジタルスチルカメラや図１３（ｂ）に示されるビデオカメラ等であり、レンズ３００と、本発明に係る固体撮像装置３０１と、駆動回路３０２と、信号処理部３０３と、外部インターフェイス部３０４とを備える。なお、本図において、駆動回路３０２は、上記第１および第２の実施の形態における行走査回路８１および列走査回路８２に相当し、固体撮像装置３０１は、上記第１および第２の実施の形態におけるＭＯＳ型イメージセンサのうち、行走査回路８１および列走査回路８２を除く回路に相当する。
【００８１】
レンズ３００を通過した光は、固体撮像装置３０１に入射する。信号処理部３０３は、駆動回路３０２を介して固体撮像装置３０１を駆動し、固体撮像装置３０１からの出力信号を取り込む。その出力信号は、信号処理部３０３でホワイトバランス等の各種信号処理が施され、外部インターフェイス部３０４を介して外部に出力される。
【００８２】
このように構成されたカメラ３によれば、固体撮像装置３０１は、内蔵するＡＤ変換部における基準電圧をキャリブレーションする機能を有するので、ＡＤ変換における直線性誤差および微分直線性誤差が抑制される。
【００８３】
以上、本発明に係る固体撮像装置、半導体集積回路装置、カメラおよび信号処理方法について、第１〜第３の実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、これらの実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。
【００８４】
たとえば、第１の実施の形態だけでなく、第２の実施の形態におけるＭＯＳ型イメージセンサ２も、１チップまたは複数のチップからなる半導体集積回路で実現されてもよい。
【００８５】
また、第１および第２の実施の形態におけるキャリブレーション部１００は、図１２に示される信号処理部１０３に組み込まれて実現されてもよいし、ＣＰＵやＤＳＰ等のプロセッサとプログラムとの組み合わせによってソフトウェア的に実現されてもよい。
【産業上の利用可能性】
【００８６】
本発明に係る固体撮像装置および半導体集積回路装置は、基準電圧の精度やランプ波の直線性が多少ラフでも補正回路を持つことで正確なＡＤ変換に対応できる。これを実現するために、比較的簡単なＡＤＣ回路と小規模な演算処理回路と小容量のメモリ素子を使うことで、高速で高分解能のデジタル出力ＭＯＳイメージセンサを提供することができる。毎フレーム補正が可能で、使用環境変化による影響を受けにくく、デジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ、医療用カメラなど、多岐にわたる応用が可能である。
【符号の説明】
【００８７】
１、２    ＭＯＳ型イメージセンサ
１０    撮像部
１１    画素回路
２０    上位ビット変換部
３０    下位ビット変換部
４０    基準電圧生成部
７０    ＡＤ変換部
８０    タイミング制御部
８１    行走査回路
８２    列走査回路
９５    参照信号生成部
１００    キャリブレーション部
１０５    レベル判定部
１１０    第１演算器
１１１    第１テンポラリメモリ
１１２    第２テンポラリメモリ
１１３    第１演算処理部
１２０    第２演算器
１２１    第２演算処理部
１３０    メモリ
１３１    第１メモリ
１３２    第２メモリ
１３３    第３メモリ
１３４    第４メモリ
２００    デジタルダブルサンプリング回路
２１０    第３演算器
２２０    暗時画像メモリ
２３０    明時画像メモリ
３００    レンズ
３０１    固体撮像装置
３０２    駆動回路
３０３    信号処理部
３０４    外部インターフェイス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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