(57)【要約】【課題】本発明は、レベルシフタ誤動作防止回路に係り、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することにある。【解決手段】伝達すべき信号に応じて駆動されるＮ型トランジスタ３０と、Ｎ型トランジスタ３０の出力に応じて駆動されるＰ型トランジスタ３２と、Ｐ型トランジスタ３２を駆動するために設けられるプルアップ抵抗３４と、を有する、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタ１６の誤動作を防止する回路において、２つの回路系の基準電圧が相対変位した際、Ｎ型トランジスタ３０に存在する寄生容量３６へプルアップ抵抗３４を介して充電電流が供給される前に、その寄生容量３６へ充電電流を供給する急速充電手段を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
伝達すべき信号に応じて駆動される第１のトランジスタと、前記第１のトランジスタの出力に応じて駆動される第２のトランジスタと、前記第２のトランジスタを駆動するために設けられる第１の抵抗と、を有する、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタの誤動作を防止する回路であって、
前記２つの回路系の基準電圧が相対変位した際、前記第１のトランジスタに存在する寄生容量へ前記第１の抵抗を介して充電電流が供給される前に、該寄生容量へ充電電流を供給する急速充電手段を備えることを特徴とするレベルシフタ誤動作防止回路。
【請求項２】
前記急速充電手段は、前記２つの回路系の基準電圧が相対変位した際に前記第１の抵抗の端子間をバイパスするように駆動される第３のトランジスタを有することを特徴とする請求項１記載のレベルシフタ誤動作防止回路。
【請求項３】
前記急速充電手段は、また、
前記第３のトランジスタを駆動するために設けられる第２の抵抗と、
前記第２の抵抗の一端に接続される容量と、
を有することを特徴とする請求項２記載のレベルシフタ誤動作防止回路。
【請求項４】
前記第３のトランジスタの大きさと前記第２のトランジスタの大きさとの関係、前記第２の抵抗の抵抗値と前記第１の抵抗の抵抗値との関係、及び前記容量の容量値と前記寄生容量の容量値との関係のうち少なくとも一つは、前記２つの回路系の基準電圧が相対変位した際、前記寄生容量へ前記第１の抵抗を介して充電電流が供給される前に該寄生容量へ前記第３のトランジスタを介して充電電流が供給されるように設定されていることを特徴とする請求項３記載のレベルシフタ誤動作防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ誤動作防止回路に係り、特に、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタの誤動作を防止するうえで好適なレベルシフタ誤動作防止回路に関する。
【背景技術】
【０００２】
従来、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタが知られている（例えば、特許文献１参照）。レベルシフタは、Ｎ型トランジスタと、Ｐ型トランジスタと、抵抗と、により構成されている。Ｎ型トランジスタは、Ｐ型トランジスタと基準グランドとの間に接続されており、入力信号に応じてオン／オフされる。抵抗は、Ｎ型トランジスタがオンした際にＰ型トランジスタをオン駆動すべく端子間に電圧を発生させるものである。かかるレベルシフタにおいては、入力信号が入力されてＮ型トランジスタがオンすると、抵抗の端子間に電圧が発生することで、Ｐ型トランジスタがオン駆動される。この場合には、入力信号がＰ型トランジスタの出力側に伝達される。従って、入力信号側にある制御系の基準電圧と、出力側にある駆動系の基準電圧と、が互いに異なるときにも、それらの制御系と駆動系との間で信号伝達を行うことが可能である。
【０００３】
ところで、入力信号がハイレベルであるときは、Ｎ型トランジスタはオン状態にあり、抵抗の端子間に電位差が生ずる一方、入力信号がローレベルであるときは、Ｎ型トランジスタはオフ状態にあり、抵抗の端子間に電位差は生じない筈である。しかし、Ｎ型トランジスタに寄生容量が存在すると、入力信号がローレベルであるにもかかわらず、駆動系の基準電圧が上昇した際に抵抗を介してその寄生容量へ電流が流れ、抵抗の端子間にＰ型トランジスタをオン駆動するのに設定されたしきい値を超える電位差が生じることがある。このように抵抗の端子間にＰ型トランジスタのしきい値を超える電位差が生ずると、Ｐ型トランジスタがオン駆動されることで、出力側へ誤信号が生成される事態が生ずる。
【０００４】
そこで、駆動系の基準電圧の変動に起因した抵抗端子間の電位差を抑制して上記したレベルシフタの誤動作を防止するうえでは、抵抗の端子間に容量を接続してその端子間における電位を安定させること（対策１）、或いは、抵抗の抵抗値を下げて寄生容量への充電を速やかに行わせること（対策２）が考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−７４７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記した対策１の手法では、抵抗の端子間に容量が接続されるため、その容量の存在に起因して信号伝達の遅延が増大するおそれがある。また、上記した対策２の手法では、Ｎ型トランジスタがオン状態にあるときに抵抗の端子間に流れる電流が増大するため、消費電流が増大するおそれがある。
【０００７】
本発明は、上述の点に鑑みてなされたものであり、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することが可能なレベルシフタ誤動作防止回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的は、伝達すべき信号に応じて駆動される第１のトランジスタと、前記第１のトランジスタの出力に応じて駆動される第２のトランジスタと、前記第２のトランジスタを駆動するために設けられる第１の抵抗と、を有する、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタの誤動作を防止する回路であって、前記２つの回路系の基準電圧が相対変位した際、前記第１のトランジスタに存在する寄生容量へ前記第１の抵抗を介して充電電流が供給される前に、該寄生容量へ充電電流を供給する急速充電手段を備えるレベルシフタ誤動作防止回路により達成される。
【０００９】
この態様の発明において、２つの回路系の基準電圧が相対変位すると、第１のトランジスタに存在する寄生容量へ第１の抵抗を介して充電電流が供給される前に、急速充電手段からその寄生容量へ充電電流が供給される。急速充電手段側から寄生容量へ電流が供給されれば、その電流供給により寄生容量が充電されるので、その急速充電手段が存在しない構成と比較して、第１の抵抗を介してその寄生容量へ供給される電流量が少なくなる。このため、２つの回路系の基準電圧の相対変位が生じても、第１の抵抗の端子間に生ずる電位差が小さく抑制されるので、誤信号の生成を回避することができる。かかる構成においては、基準電圧の変動に起因した抵抗端子間の電位差を抑制するのに、第１の抵抗の端子間に容量を接続する必要は無く、また、第１の抵抗の抵抗値を下げる必要は無い。従って、本発明によれば、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することができる。
【００１０】
ところで、上記したレベルシフタ誤動作防止回路において、前記急速充電手段は、前記２つの回路系の基準電圧が相対変位した際に前記第１の抵抗の端子間をバイパスするように駆動される第３のトランジスタを有することとしてもよい。
【００１１】
この場合、前記急速充電手段は、また、前記第３のトランジスタを駆動するために設けられる第２の抵抗と、前記第２の抵抗の一端に接続される容量と、を有することとしてもよい。
【００１２】
尚、前記第３のトランジスタの大きさと前記第２のトランジスタの大きさとの関係、前記第２の抵抗の抵抗値と前記第１の抵抗の抵抗値との関係、及び前記容量の容量値と前記寄生容量の容量値との関係のうち少なくとも一つは、前記２つの回路系の基準電圧が相対変位した際、前記寄生容量へ前記第１の抵抗を介して充電電流が供給される前に該寄生容量へ前記第３のトランジスタを介して充電電流が供給されるように設定されていることとすればよい。
【発明の効果】
【００１３】
本発明によれば、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例のレベルシフタ誤動作防止回路を備えるインバータ回路の構成図である。
【図２】本実施例のインバータ回路の動作を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、図面を用いて、本発明に係るレベルシフタ誤動作防止回路の具体的な実施の形態について説明する。
【００１６】
図１は、本発明の一実施例のレベルシフタ誤動作防止回路１０を備えるインバータ回路１２の構成図を示す。本実施例において、レベルシフタ誤動作防止回路１０は、インバータ１４を駆動するインバータ回路１２に設けられており、インバータ回路１２の備えるレベルシフタ１６の誤動作を防止する回路である。
【００１７】
インバータ回路１２は、例えばハイブリッド自動車やパワーステアリング装置の大電力系に用いられる回路であって、それぞれパワー素子である一対のＮ型ＭＯＳＦＥＴ２０，２２を備えている。Ｎ型ＭＯＳＦＥＴ２０，２２は、直流電源Ｖａ（例えば１００ボルト）と基準グラウンドＧＮＤとの間に直列接続された高耐圧の素子であり、交互にスイッチングされる。Ｎ型ＭＯＳＦＥＴ２０とＮ型ＭＯＳＦＥＴ２２との接続端子（ノードＡ）には、負荷（例えばインダクタ）２４の一端が接続されている。直流電源Ｖａは、Ｎ型ＭＯＳＦＥＴ２０，２２のスイッチング駆動により交流電源に変換されて負荷２４に供給される。負荷２４は、供給される交流電源に応じて作動される。
【００１８】
インバータ回路１２は、また、Ｎ型ＭＯＳＦＥＴ２０をスイッチング駆動する耐圧の比較的低い小信号用素子である駆動素子２６、及び、Ｎ型ＭＯＳＦＥＴ２２をスイッチング駆動する耐圧の比較的低い小信号用素子である駆動素子（図示せず）を備えている。駆動素子２６の出力は、直流電源Ｖａ側のＮ型ＭＯＳＦＥＴ２０のゲートに接続されている。駆動素子２６の電源端子には、その駆動素子２６に電力を供給する駆動電源２８（例えば５ボルト出力の電源）が接続されている。駆動素子２６の−側電源端子は、Ｎ型ＭＯＳＦＥＴ２０とＮ型ＭＯＳＦＥＴ２２との接続端子（ノードＡ）すなわち負荷２４の一端に接続されており、駆動素子２６の＋側電源端子（ノードＢ）の電圧は、その−側電源端子（ノードＡ）の電圧に対して駆動電源２８の電圧分だけ高くなっている。駆動素子２６は、ノードＡの電位を基準電位として駆動電源２８から電力供給されることによりＮ型ＭＯＳＦＥＴ２０に対して駆動信号を供給することが可能である。
【００１９】
インバータ回路１２は、また、レベルシフタ１６を備えている。レベルシフタ１６は、Ｎ型ＭＯＳＦＥＴ３０と、Ｐ型ＭＯＳＦＥＴ３２と、プルアップ抵抗３４と、を有しており、基準電圧が互いに異なる２つの回路系（具体的には、駆動素子２６側の駆動系、及び、その駆動素子２６に供給すべき駆動信号として伝達すべき入力信号を生成する制御系）の間で信号伝達を行う回路である。
【００２０】
Ｎ型ＭＯＳＦＥＴ３０は、ゲートに制御系からの入力信号が供給され、ソースに基準グラウンドＧＮＤが接続され、かつドレイン（ノードＣ）にプルアップ抵抗３４の一端が接続された素子である。制御系の生成する入力信号は、基準グラウンドＧＮＤの電位と所定電位（例えば５ボルト）との間で変動し得る信号であり、駆動素子２６に供給すべき駆動信号に応じたものである。Ｎ型ＭＯＳＦＥＴ３０は、制御系からの入力信号に応じてオン／オフ駆動される。プルアップ抵抗３４の他端は、ノードＢに接続されている。すなわち、プルアップ抵抗３４とＮ型ＭＯＳＦＥＴ３０とは、基準グラウンドＧＮＤとノードＢとの間に直列接続されている。Ｎ型ＭＯＳＦＥＴ３０には、ゲートとドレインとの間に寄生容量３６が形成される。
【００２１】
また、Ｐ型ＭＯＳＦＥＴ３２は、ゲートにプルアップ抵抗３４の一端すなわちＮ型ＭＯＳＦＥＴ３０のドレインが接続され、ソースにノードＢが接続され、かつドレインに駆動素子２６の入力が接続された素子である。プルアップ抵抗３４は、Ｎ型ＭＯＳＦＥＴ３０のオフ時にＰ型ＭＯＳＦＥＴ３２のゲート入力をノードＢの電位に引き上げるための抵抗器である。Ｐ型ＭＯＳＦＥＴ３２は、プルアップ抵抗３４の一端すなわちノードＣに生ずる電位に応じてオン／オフ駆動される。
【００２２】
上記したインバータ回路１２において、レベルシフタ１６は、制御系からの入力信号に応じてＮ型ＭＯＳＦＥＴ３０をオン／オフさせることによりノードＣの電位を変化させ、そして、Ｐ型ＭＯＳＦＥＴ３２をオン／オフさせることにより駆動素子２６に信号を伝達する。
【００２３】
具体的には、制御系からの入力信号がローレベルであるときは、Ｎ型ＭＯＳＦＥＴ３０はオフされる。この場合、通常は、ノードＣの電位はノードＢの電位と同電位であり、プルアップ抵抗３４の端子間の電位差はゼロであるので、Ｐ型ＭＯＳＦＥＴ３２はオフされ、駆動素子２６にはローレベルの信号が供給される。従って、制御系からの入力信号がローレベルであるときは、駆動素子２６がＮ型ＭＯＳＦＥＴ２０に対してオフ駆動信号を供給し、Ｎ型ＭＯＳＦＥＴ２０がオフされるので、負荷２４の一端に基準グラウンドＧＮＤの電位が供給される。尚、このときは、Ｎ型ＭＯＳＦＥＴ２２に対してオン駆動信号が供給され、Ｎ型ＭＯＳＦＥＴ２２がオンされる。
【００２４】
一方、制御系からの入力信号がハイレベルであるときは、Ｎ型ＭＯＳＦＥＴ３０はオンされるので、ノードＣの電位は基準グラウンドＧＮＤのゼロ電位である。この場合、プルアップ抵抗３４の端子間に電位差が生じ、ノードＢ側からプルアップ抵抗３４を介してノードＣ側へ電流が流れるので、Ｐ型ＭＯＳＦＥＴ３２はオンされ、駆動素子２６にはハイレベルの信号が供給される。従って、制御系からの入力信号がハイレベルであるときは、駆動素子２６がＮ型ＭＯＳＦＥＴ２０に対してオン駆動信号を供給し、Ｎ型ＭＯＳＦＥＴ２０がオンされるので、負荷２４の一端に直流電源Ｖａの電位が供給される。尚、このときは、Ｎ型ＭＯＳＦＥＴ２２に対してオフ駆動信号が供給され、Ｎ型ＭＯＳＦＥＴ２２がオフされる。
【００２５】
このように、本実施例のインバータ回路１２によれば、制御系からの入力信号に応じて駆動素子２６を駆動し、制御系からレベルシフタ１６を介して駆動系へ信号を伝達することが可能であり、この点、基準電圧が互いに異なる制御系と駆動系との間で信号伝達を行うことが可能である。
【００２６】
ところで、上記の如く、制御系からの入力信号がローレベルであるときは、Ｎ型ＭＯＳＦＥＴ３０はオフされるので、通常は、ノードＣの電位はノードＢの電位と同電位であり、プルアップ抵抗３４の端子間の電位差はゼロであって、Ｐ型ＭＯＳＦＥＴ３２はオフされ、駆動素子２６にはローレベルの信号が供給される筈である。しかし、Ｎ型ＭＯＳＦＥＴ３０のゲート−ドレイン間には寄生容量３６が存在するので、制御系からの入力信号がローレベルであるにもかかわらず、Ｎ型ＭＯＳＦＥＴ２２のオフなどに伴うノードＡの電位上昇によってノードＢの電位上昇が生じたときにプルアップ抵抗３４を介してその寄生容量３６へ電流が流れ、そのプルアップ抵抗３４の端子間に電位差が生ずることがあり、ひいては、その電位差がＰ型ＭＯＳＦＥＴ３２をオン駆動するのに設定されたしきい値を超えることがある。かかる過大な電位差が生ずると、Ｐ型ＭＯＳＦＥＴ３２がオン駆動されることで、駆動素子２６にハイレベルの誤った信号が生成・供給される事態が生じてしまう。
【００２７】
そこで、本実施例において、インバータ回路１２は、レベルシフタ１６による駆動素子２６への誤信号の伝達を防止するためのレベルシフタ誤動作防止回路１０としてのアクティブクランプ回路４０を備えている。アクティブクランプ回路４０は、Ｐ型ＭＯＳＦＥＴ４２と、プルアップ抵抗４４と、容量４６と、を有している。プルアップ抵抗４４の一端はノードＢに接続されており、容量４６の一端は基準グラウンドＧＮＤに接続されている。そして、プルアップ抵抗４４の他端と容量４６の他端とは互いに接続されている。すなわち、プルアップ抵抗４４と容量４６とは、ノードＢと基準グラウンドＧＮＤとの間に直列接続されている。
【００２８】
Ｐ型ＭＯＳＦＥＴ４２は、ゲートにプルアップ抵抗４４の他端と容量４６の他端との接続点（ノードＤ）が接続され、ソースにノードＢが接続され、かつドレインにプルアップ抵抗３４の一端とＮ型ＭＯＳＦＥＴ３０のドレインとの接続点（ノードＣ）すなわちＰ型ＭＯＳＦＥＴ３２のゲートが接続された素子である。プルアップ抵抗４４は、Ｐ型ＭＯＳＦＥＴ４２のゲート入力をノードＢの電位に引き上げるための抵抗器である。Ｐ型ＭＯＳＦＥＴ４２は、プルアップ抵抗４４の一端すなわちノードＤに生ずる電位に応じてオン／オフ駆動される。
【００２９】
Ｐ型ＭＯＳＦＥＴ４２の大きさ（面積）とＰ型ＭＯＳＦＥＴ３２の大きさとの関係、プルアップ抵抗４４の抵抗値とプルアップ抵抗３４の抵抗値との関係、及び容量４６の容量値と寄生容量３６の容量値との関係のうち少なくとも一つは、制御系からＮ型ＭＯＳＦＥＴ３０への入力信号がローレベルである状況においてＮ型ＭＯＳＦＥＴ２２のオフに伴うノードＡの電位上昇によってノードＢの電位上昇が生じたとき、すなわち、入力信号を生成する制御系の基準電圧と駆動素子２６側の駆動系の基準電圧とが相対変位したとき、ノードＢからプルアップ抵抗３４を介して寄生容量３６へ電流が流れる前に、ノードＢからＰ型ＭＯＳＦＥＴ４２を介して寄生容量３６へ電流が流れるように設定されている。
【００３０】
具体的には、Ｐ型ＭＯＳＦＥＴ４２の大きさはＰ型ＭＯＳＦＥＴ３２の大きさよりも小さく、プルアップ抵抗４４の抵抗値はプルアップ抵抗３４の抵抗値よりも大きく、或いは容量４４の容量値は寄生容量３６の容量値よりも大きく設定されている。
【００３１】
図２は、本実施例のインバータ回路１２の動作を説明するための図を示す。尚、図２（Ａ）には本実施例のインバータ回路１２の主要端子における電位波形を、また、図２（Ｂ）には本実施例のインバータ回路１２と対比されるレベルシフタ誤動作防止回路１０の設けられていない対比インバータ回路のタイムチャートを、それぞれ示す。
【００３２】
本実施例のレベルシフタ誤動作防止回路１０の設けられたインバータ回路１２において、制御系からＮ型ＭＯＳＦＥＴ３０への入力信号がローレベルである状況で、Ｎ型ＭＯＳＦＥＴ２２のオフなどに伴うノードＡの電位上昇によってノードＢの電位上昇が生ずると、ノードＢからプルアップ抵抗３４を介して寄生容量３６へその寄生容量３６を充電する充電電流が流れ、かつ、ノードＢ側からプルアップ抵抗４４を介して容量４６へその容量４６を充電する充電電流が流れる。尚、上記の如くパラメータが設定されたアクティブクランプ回路４０が存在するため、プルアップ抵抗３４を介して寄生容量３６へ充電電流の供給が開始される前に、プルアップ抵抗４４を介して容量４６へ充電電流の供給が開始される。
【００３３】
プルアップ抵抗４４を介して容量４６へ充電電流が流れると、そのプルアップ抵抗４４の端子間すなわちＰ型ＭＯＳＦＥＴ４２のゲート−ソース間にその充電電流の大きさとプルアップ抵抗４４の抵抗値とに応じた電位差が発生する。この際、その電位差がＰ型ＭＯＳＦＥＴ４２をオン駆動させるのに必要な電位差以上であると、Ｐ型ＭＯＳＦＥＴ４２がプルアップ抵抗３４の端子間をバイパスするようにオン駆動される。Ｐ型ＭＯＳＦＥＴ４２がオン駆動されると、ノードＢとノードＣとがＰ型ＭＯＳＦＥＴ４２を介して導通されるため、ノードＣの電位がノードＢの電位に上昇し、ノードＢからそのＰ型ＭＯＳＦＥＴ４２を介して寄生容量３６へ充電電流の供給が行われる。
【００３４】
尚、上記したアクティブクランプ回路４０が存在するため、ノードＢからＰ型ＭＯＳＦＥＴ４２を介した寄生容量３６への充電電流の供給は、ノードＢからプルアップ抵抗３４を介した寄生容量３６への充電電流の供給開始よりも前に開始される。この点、寄生容量３６は、プルアップ抵抗３４を介した充電電流の供給により充電される前に、Ｐ型ＭＯＳＦＥＴ４２を介した充電電流の供給により急速に充電されることとなる。このため、ノードＢとノードＣとの導通に伴ってノードＢからのＰ型ＭＯＳＦＥＴ４２を介した電流供給により寄生容量３６の充電が行われると、ノードＢからプルアップ抵抗３４を介して寄生容量３６へ充電電流が供給され難くなってその充電量が少なくなり、プルアップ抵抗３４の端子間すなわちＰ型ＭＯＳＦＥＴ３２のゲート−ソース間にそのＰ型ＭＯＳＦＥＴ３２をオン駆動させるような大きな電位差が生じ難くなる。
【００３５】
従って、本実施例のレベルシフタ誤動作防止回路１０によれば、ノードＡの電位上昇によってノードＢの電位上昇が生じてもすなわち制御系の基準電圧と駆動系の基準電圧との間に相対変位が生じても、プルアップ抵抗３４の端子間に生ずる電位差が小さく抑制されるので、制御系からの入力信号をＰ型ＭＯＳＦＥＴ３２が誤って出力する事態を回避することができ、レベルシフタ１６の誤動作を防止してレベルシフタ１６による誤信号の生成を回避することができる。
【００３６】
また、本実施例においては、上記の如く基準電圧の相対変動に起因したプルアップ抵抗３４の端子間の電位差を抑制するのに、プルアップ抵抗３４の端子間に容量性素子を接続する必要は無いと共に、また、ノードＣの電位はアクティブクランプ回路４０に設けられた容量４６の容量値から影響を受けない。このため、レベルシフタ１６の誤動作防止を、正規の入力信号を伝達するのに過大な遅延を招くことなく実現することができる。
【００３７】
更に、本実施例においては、上記の如く基準電圧の相対変動に起因したプルアップ抵抗３４の端子間の電位差を抑制するのに、プルアップ抵抗３４の抵抗値を下げる必要は無いと共に、また、ノードＢと基準グラウンドＧＮＤとの間でプルアップ抵抗４４と容量４６とが直列接続されたアクティブクランプ回路４０は直流的には電流を全く流さない。このため、レベルシフタ１６の誤動作防止を、消費電流の増大を招くことなく実現することができる。
【００３８】
従って、本実施例のレベルシフタ誤動作防止回路１０によれば、レベルシフタ１６の誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することが可能となっている。
【００３９】
尚、上記の実施例においては、Ｎ型ＭＯＳＦＥＴ３０が特許請求の範囲に記載した「第１のトランジスタ」に、Ｐ型ＭＯＳＦＥＴ３２が特許請求の範囲に記載した「第２のトランジスタ」に、プルアップ抵抗３４が特許請求の範囲に記載した「第１の抵抗」に、レベルシフタ誤動作防止回路１０及びアクティブクランプ回路４０が特許請求の範囲に記載した「急速充電手段」に、Ｐ型ＭＯＳＦＥＴ４２が特許請求の範囲に記載した「第３のトランジスタ」に、プルアップ抵抗４４が特許請求の範囲に記載した「第２の抵抗」に、それぞれ相当している。
【００４０】
ところで、上記の実施例においては、アクティブクランプ回路４０がＰ型ＭＯＳＦＥＴ４２、プルアップ抵抗４４、及び容量４６を有するが、Ｐ型ＭＯＳＦＥＴ４２に代えてＰＮＰトランジスタを用いることとしてもよく、また、容量４６に代えてＭＯＳのゲート容量などを用いることとしてもよい。
【符号の説明】
【００４１】
１０  レベルシフタ誤動作防止回路
１２  インバータ回路
１６  レベルシフタ
３０  Ｎ型ＭＯＳＦＥＴ
３２，４２  Ｐ型ＭＯＳＦＥＴ
３４，４４  プルアップ抵抗
３６  寄生容量
４０  アクティブクランプ回路
４６  容量
【図１】
2011101209.tif 000003
【図２】
2011101209.tif 000004