(57)【要約】【課題】半導体集積回路装置の消費電力を削減する。【解決手段】半導体集積回路装置８０のプロセッサ部１には、ペリフェラル部３に供給される３．３Ｖの電源電圧よりも低い複数の電源電圧が供給される。プロセッサ部１は、１．２Ｖの電源電圧が供給される第１の回路領域、１．０Ｖの電源電圧が供給される第２の回路領域、及び０．８Ｖの電源電圧が供給される第３の回路領域から構成される。第１乃至３の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。【選択図】図２
2011018137.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が異なるライブラリが複数設けられ、前記ライブラリには閾値電圧の異なるトランジスタが複数用意されるＬＳＩの低消費電力回路設計手法であって、
前記ＬＳＩの論理合成及びタイミング解析から、前記ＬＳＩの回路領域ごとに適用する電源電圧及びトランジスタの閾値電圧を選択するステップと、
前記ＬＳＩの配置配線を行うステップと、
を具備することを特徴とする低消費電力回路設計手法。
【請求項２】
前記電源電圧及びトランジスタの閾値電圧を選択するステップでは、
一番低い電源電圧で、且つトランジスタの閾値電圧が一番高いライブラリを用いて論理合成を開始し、タイミング解析の判定結果がＮＧの場合、一番高い閾値電圧よりも低い閾値電圧のトランジスタを用いて再度論理合成及びタイミング解析を実行する第１のステップと、
前記第１のステップでのタイミング解析でＮＧと判定された回路領域を、一番低い電源電圧よりも高い電源電圧で、且つトランジスタの閾値電圧が一番高いライブラリを用いて論理合成を開始し、タイミング解析の判定結果がＮＧの場合、一番高い閾値電圧よりも低い閾値電圧のトランジスタを用いて再度論理合成及びタイミング解析を実行する第２のステップと、
を具備することを特徴とする請求項１に記載の低消費電力回路設計手法。
【請求項３】
複数の電源電圧の内、第１の電源電圧が供給される第１の回路領域と前記第１の電源電圧よりも高い第２の電源電圧が供給される第２の回路領域の間に信号レベルを高くレベルシフトするレベルシフタを挿入するステップと、
を具備することを特徴とする請求項１及び２に記載の低消費電力回路設計手法。
【請求項４】
第１の電源電圧が供給されるペリフェラル部と、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第１の回路領域と、前記第２の電源電圧よりも低い第３の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第２の回路領域と、前記第３の電源電圧よりも低い第４の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第３の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部と、
を具備することを特徴とする半導体集積回路装置。
【請求項５】
前記第２の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第４の回路領域と、前記第３の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第５の回路領域と、前記第４の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第６の回路領域とを有し、前記ペリフェラル部よりも高速に動作し、前記コア部よりも低速に動作するデータ転送部を具備することを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力回路設計手法、及び半導体集積回路装置に関する。
【背景技術】
【０００２】
民生用や産業用等の電子機器では多機能化、高機能化、小型化が進展している。これに伴い、電子機器に使用されるシステムＬＳＩやＳｏＣ（System  on  a  Chip）では、回路の大規模化により総素子数が増大し、動作周波数が高速化されることにより、消費電力が急激に増大し、低消費電力化が求められている。特に、携帯電話、ＰＤＡ、デジタルカメラなどのデジタル民生用機器に搭載されるシステムＬＳＩやＳｏＣでは低消費電力化要求が非常に強い。低消費電力化を図るには、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化が大変重要となる。スタンバイ時のリーク電力の低減化に対しては種々の対策が検討され、実用化されているが、動作時のダイナミック電力の低減化に対してはクロックゲーティング技術が主に採用されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるクロックゲーティング技術では、システムがフルに動作しているときは低消費電力化が図れず、しかも動作していない回路部ではリーク電力が発生するという問題点がある。また、動作時のダイナミック電力の低減化として、周波数や電源電圧を可変制御する技術は有力ではあるが設計の難易度が高いという問題点があり、種々の製品に幅広く展開するのは非常に困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５３９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、消費電力を削減することができる低消費電力回路設計手法、及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の低消費電力回路設計手法は、電源電圧が異なるライブラリが複数設けられ、前記ライブラリには閾値電圧の異なるトランジスタが複数用意されるＬＳＩの低消費電力回路設計手法であって、前記ＬＳＩの論理合成及びタイミング解析から、前記ＬＳＩの回路領域ごとに適用する電源電圧及びトランジスタの閾値電圧を選択するステップと、前記ＬＳＩの配置配線を行うステップとを具備することを特徴とする。
【０００７】
更に、本発明の一態様の半導体集積回路装置は、第１の電源電圧が供給されるペリフェラル部と、前記第１の電源電圧よりも低い第２の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第１の回路領域と、前記第２の電源電圧よりも低い第３の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第２の回路領域と、前記第３の電源電圧よりも低い第４の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第３の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、消費電力を削減することができる低消費電力回路設計手法、及び半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路装置の概略構成を示すブロック図。
【図２】本発明の実施例１に係るプロセッサ部のレイアウトを示す図。
【図３】本発明の実施例１に係るプロセッサ部の領域ごとの動作周波数を示す図。
【図４】本発明の実施例１に係るプロセッサ部の領域ごとの消費電力を示す図。
【図５】本発明の実施例１に係る半導体集積回路装置の低消費電力回路設計を示すフローチャート。
【図６】本発明の実施例１に係る論理合成＆タイミング解析を示すフローチャート。
【図７】本発明の実施例２に係る半導体集積回路装置の概略構成を示すブロック図。
【図８】本発明の実施例３に係る半導体集積回路装置の概略構成を示すブロック図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る低消費電力回路設計手法、及び半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置の概略構成を示すブロック図、図２はプロセッサ部のレイアウトを示す図、図３はプロセッサ部の領域ごとの動作周波数を示す図、図４はプロセッサ部の領域ごとの消費電力を示す図である。本実施例では、プロセッサ部に３種類の高電位側電源を供給している。
【００１２】
図１に示すように、半導体集積回路装置８０には、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、及び端子Ｐａｄ１乃至４が設けられる。半導体集積回路装置８０は、ＳｏＣ（System  on  a  Chip）であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。半導体集積回路装置８０は、民生用システムＬＳＩとも呼称される。
【００１３】
半導体集積回路装置８０には、４種類の高電位側電源ＶＤＤ１乃至４が外部から供給される。高電位側電源ＶＤＤ１は、端子Ｐａｄ１を介してペリフェラル部３に供給される。高電位側電源ＶＤＤ２は、端子Ｐａｄ２を介してプロセッサ部（コア部）１及びデータ転送部２に供給される。高電位側電源ＶＤＤ３は、端子Ｐａｄ３を介してプロセッサ部（コア部）１に供給される。高電位側電源ＶＤＤ４は、端子Ｐａｄ４を介してプロセッサ部（コア部）１に供給される。
【００１４】
ここで、高電位側電源ＶＤＤ１の電圧Ｖｄｄ１、高電位側電源ＶＤＤ２の電圧Ｖｄｄ２、高電位側電源ＶＤＤ３の電圧Ｖｄｄ３、高電位側電源ＶＤＤ４の電圧Ｖｄｄ４の関係は、
Vdd1＞＞Vdd2＞Vdd3＞Vdd4・・・・・・・・・・・・式（１）
に設定される。電圧Ｖｄｄ１、電圧Ｖｄｄ２、電圧Ｖｄｄ３、電圧Ｖｄｄ４は、半導体集積回路装置８０に使用されるテクノロジノードにより異なり、テクノロジノードに対応した最適な電圧が適宜選択される。ここでは、電圧Ｖｄｄ１が３．３V、電圧Ｖｄｄ２が１．２V、電圧Ｖｄｄ３が１．０V、電圧Ｖｄｄ４が０．８Vにそれぞれ選択される。
【００１５】
プロセッサ部（コア部）１の動作周波数ｆＦＮＣａ、データ転送部２の動作周波数ｆＦＮＣｂ、ペリフェラル部３の動作周波数ｆＦＮＣｃの関係は、
ｆＦＮＣａ＞ｆＦＮＣｂ＞ｆＦＮＣｃ・・・・・・・・・・・式（２）
に設定される。
【００１６】
半導体集積回路装置８０の消費電力Ｐは、
P≒{(A×Nt)・f・C・VDD２}+(Nt・Ileak・VDD)・・・・式（３）
と表される。｛（Ａ×Ｎｔ）・ｆ・Ｃ・ＶＤＤ２｝はダイナミック電力（動作時電力）、（Ｎｔ・Ｉｌｅａｋ・ＶＤＤ）はリーク電力（スタンバイ電力）、Ａは活性化率、Ｎｔは全ゲート数、ｆは動作周波数、Ｃは容量、ＶＤＤは電源電圧、Ｉｌｅａｋはスタンバイ時のリーク電流である。ダイナミック電力（動作時電力）は電源電圧の２乗に比例し、リーク電力（スタンバイ電力）はリーク電流と電源電圧の積に比例する。
【００１７】
半導体集積回路装置８０の消費電力Ｐ、プロセッサ部（コア部）１の消費電力Ｐ１１、データ転送部２の消費電力Ｐ１２、ペリフェラル部３の消費電力Ｐ１３の関係は、
P＝P11＋P12＋P13・・・・・・・・・・・・・・式（４）
P11＞＞P12＞P13・・・ ・・・・・・・・・・・式（５）
と表される。
【００１８】
ペリフェラル部３は、外部の情報をプロセッサ部（コア部）１に伝送し、プロセッサ部（コア部）１で処理された情報を外部に伝送する。データ転送部２にはＤＭＡ（Direct  Memory  Access）コントローラ１５が設けられる。ＤＭＡコントローラ１５はＣＰＵを介さずにメモリ情報をチップ内に転送する。データ転送部２は、外部メモリに格納されるメモリ情報をプロセッサ部（コア部）１に転送し、ＤＭＡコントローラ１５を介してメモリ情報を内部に転送する。
【００１９】
プロセッサ部（コア部）１には、ＣＰＵ１１、ＤＳＰ１２、キャッシュメモリ１３、及びキャッシュメモリ１４が設けられる。プロセッサ部（コア部）１は、半導体集積回路装置８０の仕様により異なるが、低消費電力化されたデジタル民生用機器用途では百ＭＨｚ以上で高速動作する。
【００２０】
ＣＰＵ（Central  Processing  Unit）１１は、半導体集積回路装置８０を統括制御するマスタデバイスである。ＤＳＰ（Digital  Signal  Processor）１２は、ＣＰＵ１１の指示に基づいて、演算処理を実行するスレーブデバイスである。キャッシュメモリ１３は、ＣＰＵ１１の指示により動作し、例えばＬ１、Ｌ２のキャッシュメモリであり、ＳＲＡＭから構成される。キャッシュメモリ１４は、ＣＰＵ１１の指示により動作し、例えばＬ３、Ｌ４のキャッシュメモリであり、ＳＲＡＭよりも低速なＳＤＲＡＭから構成される。
【００２１】
プロセッサ部（コア部）１は、すべての回路が必ずしも動作周波数ｆＦＮＣａで動作するものではない。例えば、動作周波数ｆＦＮＣａで動作する第１の回路領域、動作周波数ｆＦＮＣａよりも低速に動作する第２の回路領域、第２の回路領域よりも低速に動作する第３の回路領域に分離することができる。
【００２２】
具体的には、図２に示すように、プロセッサ部（コア部）１は、高電位側電源ＶＤＤ２が供給される電源供給領域２１、高電位側電源ＶＤＤ２が供給される電源供給領域２５、高電位側電源ＶＤＤ３が供給される電源供給領域２２、高電位側電源ＶＤＤ３が供給される電源供給領域２４、及び高電位側電源ＶＤＤ４が供給される電源供給領域２３に分離される。電源供給領域２１及び２５が第１の回路領域に対応し、電源供給領域２２及び２４が第２の回路領域に対応し、電源供給領域２３が第３の回路領域に対応する。
【００２３】
上式（３）で示すように、回路領域のダイナミック電力は電源電圧の２乗に比例するので、動作周波数に対応する電源電圧を適宜最適に選択することによりダイナミック電力を削減することが可能となる。また、回路領域のリーク電力は電源電圧とリーク電流の積に比例するので、電源電圧を適宜最適に選択することによりリーク電力を削減することが可能となる。
【００２４】
電源供給領域２１には、１．２Ｖ動作する論理回路、メモリセル２７ａが設けられる。例えば、ＣＴＳバッファＣＴＳＢＵ、フリップフロップＦＦ１、図示しないメモリセル２７ａの周辺論理回路（デコーダ、バッファ、センスアンプ、メモリコントローラなど）などが設けられる。これらの回路は、２種類のトランジスタの閾値電圧（Ｖｔｈ（高）／Ｖｔｈ（低））の中からいずれか１つが適宜選択される。
【００２５】
電源供給領域２５には、１．２Ｖで動作する論理回路、メモリセル２７ｄが設けられる。例えば、ＮＯＲ回路ＮＯＲ２、フリップフロップＦＦ６、レジスタ２８、図示しないメモリセル２７ｄの周辺論理回路（デコーダ、バッファ、センスアンプ、メモリコントローラなど）などが設けられる。これらの回路は、２種類のトランジスタの閾値電圧（Ｖｔｈ（高）／Ｖｔｈ（低））の中からいずれか１つが適宜選択される。
【００２６】
電源供給領域２２には、１．０Ｖで動作する論理回路、メモリセル２７ｂが設けられる。例えば、フリップフロップＦＦ２、ＯＲ回路ＯＲ１、インバータＩＮＶ１、図示しないメモリセル２７ｂの周辺論理回路（デコーダ、バッファ、センスアンプ、メモリコントローラなど）などが設けられる。これらの回路は、２種類のトランジスタの閾値電圧（Ｖｔｈ（高）／Ｖｔｈ（低））の中からいずれか１つが適宜選択される。
【００２７】
電源供給領域２４には、１．０Ｖで動作する論理回路、メモリセル２７ｃが設けられる。例えば、フリップフロップＦＦ４、ＡＮＤ回路ＡＮＤ１、フリップフロップＦＦ５、図示しないメモリセル２７ｃの周辺論理回路（デコーダ、バッファ、センスアンプ、メモリコントローラなど）などが設けられる。これらの回路は、２種類のトランジスタの閾値電圧（Ｖｔｈ（高）／Ｖｔｈ（低））の中からいずれか１つが適宜選択される。
【００２８】
電源供給領域２３には、０．８Ｖで動作する論理回路が設けられる。例えば、ＮＡＮＤ回路ＮＡＮＤ１、フリップフロップＦＦ３、ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ２などが設けられる。これらの回路は、２種類のトランジスタの閾値電圧（Ｖｔｈ（高）／Ｖｔｈ（低））の中からいずれか１つが適宜選択される。
【００２９】
電源供給領域２１の回路から出力される信号は、電源供給領域２２の回路に直接入力される。電源供給領域２２の回路から出力される信号は、レベルシスタ２６ａでレベルシフトされ（信号レベルが増大）、レベルシフトされた信号が電源供給領域２１の回路に入力される。
【００３０】
電源供給領域２２の回路から出力される信号は、電源供給領域２３の回路に直接入力される。電源供給領域２３の回路から出力される信号は、レベルシスタ２６ｂでレベルシフトされ（信号レベルが増大）、レベルシフトされた信号が電源供給領域２２の回路に入力される。
【００３１】
電源供給領域２３の回路から出力される信号は、レベルシスタ２６ｃでレベルシフトされ（信号レベルが増大）、レベルシフトされた信号が電源供給領域２４の回路に入力される。電源供給領域２４の回路から出力される信号は、電源供給領域２３の回路に直接入力される。
【００３２】
電源供給領域２４の回路から出力される信号は、レベルシスタ２６ｄでレベルシフトされ（信号レベルが増大）、レベルシフトされた信号が電源供給領域２５の回路に入力される。電源供給領域２５の回路から出力される信号は、電源供給領域２４の回路に直接入力される。
【００３３】
なお、論理回路は組み合わせ回路と順序回路に分類される。組み合わせ回路には、論理ゲート（ＩＮＶ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲなど）、デコーダ、エンコーダ、ＭＵＸなどが含まれる。順序回路には、フリップフロップ、カウンタ、シフトレジスタなどが含まれる。
【００３４】
図３に示すように、１．２Ｖ駆動される電源供給領域２１及び２５の回路の動作周波数ｆＦＮＣ１、１．０Ｖ駆動される電源供給領域２２及び２４の回路の動作周波数ｆＦＮＣ２、０．８Ｖ駆動される電源供給領域２３の回路の動作周波数ｆＦＮＣ３の関係は、
fＦＮＣ１＞fＦＮＣ２＞fＦＮＣ３・・・・・・・・・・・・式（６）
と表される。このため、コア部目標動作周波数に対する１．２Ｖ駆動される電源供給領域２１及び２５の回路の余裕度Ａ、コア部目標動作周波数に対する１．０Ｖ駆動される電源供給領域２２及び２４の回路の余裕度Ｂ、コア部目標動作周波数に対する０．８Ｖ駆動される電源供給領域２３の回路の余裕度Ｃの関係は、
C＞B＞＞Ａ・・・・・・・・・・・・・・・・・式（７）
と表される。
【００３５】
この結果、図４（ａ）に示す電源供給領域２１乃至２５に電源電圧１．２Ｖが供給される場合と比較し、図４（ｂ）に示すように、プロセッサ部（コア部）１に３種類の電源電圧を供給することにより、電源供給領域２２及び２４の回路の消費電力が削減され（電力削減（１））、電源供給領域２３の回路の消費電力が削減される（電力削減（２））。
【００３６】
具体的には、電力削減（１）での削減量ΔＰ１は、
ΔP1≒{(A×Nt1)・fFNC2・C1・(1.2−1.0)２}+{Nt1・Ileak・(1.2−1.0)}・・式（８）
と表される。電力削減（２）での削減量ΔＰ２は、
ΔP2≒{(A×Nt2)・fFNC3・C2・(1.2−0.8)２}+{Nt2・Ileak・(1.2−0.8)}・・式（９）
と表される。なお、Ｎｔ１及びＮｔ２は電源供給領域の回路の全ゲート数、Ｃ１及びＣ２は電源供給領域の容量である。
【００３７】
次に、半導体集積回路装置の低消費電力回路設計手法について図面を参照して説明する。図５は半導体集積回路装置の低消費電力回路設計を示すフローチャート、図６は論理合成＆タイミング解析を示すフローチャートである。
【００３８】
図５に示すように、まず、システム設計された情報にもとづいて、ソフトウエアプログラムに近い動作記述から、ＨＤＬ（Hardware  Description  Language）を用いたＲＴＬ（Register  Transfer  Level）記述を合成する（ステップＳ１）。
【００３９】
次に、ＲＴＬ記述を詳細化してゲートレベルの論理回路及びメモリセルまわりの論理解析＆タイミング解析を行う（ステップＳ２）。
【００４０】
具体的には、図６に示すように、論理解析＆タイミング解析に使用されるライブラリが３種類用意される。０．８Ｖライブラリ３１には、トランジスタの閾値電圧（Ｖｔｈ（高））の論理回路とトランジスタの閾値電圧（Ｖｔｈ（低い））の論理回路が用意される。１．０Ｖライブラリ３２には、トランジスタの閾値電圧（Ｖｔｈ（高））の論理回路とトランジスタの閾値電圧（Ｖｔｈ（低い））の論理回路が用意される。１．２Ｖライブラリ３３には、トランジスタの閾値電圧（Ｖｔｈ（高））の論理回路とトランジスタの閾値電圧（Ｖｔｈ（低い））の論理回路が用意される。
【００４１】
まず、一番電圧低い０．８Ｖライブラリ３１のトランジスタの閾値電圧（Ｖｔｈ（高））の論理回路を用いて論理合成が開始される（ステップＳ２１）。論理合成後、論理合成された回路領域のタイミング解析を行う（ステップＳ２２）。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、ステップＳ２１に戻り０．８Ｖライブラリ３１のトランジスタの閾値電圧（Ｖｔｈ（低））の論理回路を用いて論理合成＆タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、次の論理合成＆タイミング解析に進む（ステップＳ２３）。
【００４２】
次に、１．０Ｖライブラリ３２のトランジスタの閾値電圧（Ｖｔｈ（高））の論理回路を用いて論理合成が開始される（ステップＳ２４）。論理合成後、論理合成された回路領域のタイミング解析を行う（ステップＳ２５）。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、ステップＳ２４に戻り１．０Ｖライブラリ３２のトランジスタの閾値電圧（Ｖｔｈ（低））の論理回路を用いて論理合成＆タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、次の論理合成＆タイミング解析に進む（ステップＳ２６）。
【００４３】
続いて、１．２Ｖライブラリ３３のトランジスタの閾値電圧（Ｖｔｈ（高））の論理回路を用いて論理合成が開始される（ステップＳ２７）。論理合成後、論理合成された回路領域のタイミング解析を行う（ステップＳ２８）。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、ステップＳ２４に戻り１．２Ｖライブラリ３３のトランジスタの閾値電圧（Ｖｔｈ（低））の論理回路を用いて論理合成＆タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がＯＫの場合、次のステップに進む。判定がＮＧの回路領域がある場合、ＲＴＬ記述に戻る（ステップＳ２９）。
【００４４】
そして、論理合成＆タイミング解析後、電源電圧が低い回路領域から電源電圧が高い回路領域の間に、信号レベルをレベルシフトするレベルシフタを挿入する（ステップＳ３）。レベルシフタ挿入後、レイアウト及び配置配線を行う（ステップＳ４）。
【００４５】
上述したように、本実施例の低消費電力回路設計手法、及び半導体集積回路では、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、及び端子Ｐａｄ１乃至４が設けられる。ペリフェラル部３には、端子Ｐａｄ１を介して３．３Ｖの電源電圧が供給され、プロセッサ部（コア部）１には、端子Ｐａｄ２を介して１．２Ｖの電源電圧が供給され、端子Ｐａｄ３を介して１．０Ｖの電源電圧が供給され、端子Ｐａｄ４を介して０．８Ｖの電源電圧が供給される。データ転送部２には、端子Ｐａｄ２を介して１．２Ｖの電源電圧が供給される。プロセッサ部１は、１．２Ｖの電源電圧が供給される第１の回路領域、１．０Ｖの電源電圧が供給される第２の回路領域、及び０．８Ｖの電源電圧が供給される第３の回路領域から構成される。第１乃至３の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。低消費電力回路設計の論理合成＆タイミング解析では、一番低い電源電圧で、かつ高閾値トランジスタからなる論理回路を用いて開始される。
【００４６】
このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。
【００４７】
なお、本実施例では、プロセッサ部（コア部）１に高電位側電源ＶＤＤ１よりも電圧の低い３種類の高電位側電源を供給しているが、２種類の高電位側電源を供給してもよい。また、ライブラリではトランジスタの閾値電圧を２種類（Ｖｔｈ（高）、Ｖｔｈ（低い））用意しているが、トランジスタの閾値電圧を３種類（Ｖｔｈ（高）、Ｖｔｈ（中）、Ｖｔｈ（低い））用意してもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図７は半導体集積回路装置の概略構成を示すブロック図である。本実施例では、プロセッサ部に供給される高電位側電源をチップ内部で発生している。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、半導体集積回路装置８１には、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、レギュレータ４１乃至４３、及び端子Ｐａｄ１が設けられる。半導体集積回路装置８１は、ＳｏＣ（System  on  a  Chip）であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。
【００５１】
半導体集積回路装置８１には、高電位側電源ＶＤＤ１が外部から供給される。高電位側電源ＶＤＤ１は、端子Ｐａｄ１を介してペリフェラル部３に供給される。
【００５２】
レギュレータ４１は、端子Ｐａｄ１とプロセッサ部（コア部）１及びデータ転送部２の間に設けられ、高電位側電源ＶＤＤ１を降圧した高電位側電源ＶＤＤ２を発生してプロセッサ部（コア部）１及びデータ転送部２に供給する。
【００５３】
レギュレータ４２は、端子Ｐａｄ１とプロセッサ部（コア部）１の間に設けられ、高電位側電源ＶＤＤ１を降圧した高電位側電源ＶＤＤ３を発生してプロセッサ部（コア部）１に供給する。
【００５４】
レギュレータ４３は、端子Ｐａｄ１とプロセッサ部（コア部）１の間に設けられ、高電位側電源ＶＤＤ１を降圧した高電位側電源ＶＤＤ４を発生してプロセッサ部（コア部）１に供給する。レギュレータ４１乃至４３には、例えば同期整流型降圧ＤＣ−ＤＣコンバータ或いは非同期整流型降圧ＤＣ−ＤＣコンバータなどが用いられる。半導体集積回路装置８１内部にレギュレータ４１乃至４３を設けることにより、高電位側電源ＶＤＤ２乃至４の電圧変動を大幅に抑制することができる。
【００５５】
上述したように、本実施例の半導体集積回路装置では、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、レギュレータ４１乃至４３、及び端子Ｐａｄ１が設けられる。レギュレータ４１は外部から供給される３．３Ｖ電源電圧を降圧して１．２Ｖ電源電圧を発生し、プロセッサ部（コア部）１及びデータ転送部２に供給する。レギュレータ４２は外部から供給される３．３Ｖ電源電圧を降圧して１．０Ｖ電源電圧を発生し、プロセッサ部（コア部）１に供給する。レギュレータ４３は外部から供給される３．３Ｖ電源電圧を降圧して０．８Ｖ電源電圧を発生し、プロセッサ部（コア部）１に供給する。
【００５６】
このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。
【実施例３】
【００５７】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図８は半導体集積回路装置の概略構成を示すブロック図である。本実施例では、データ転送部にも３種類の高電位側電源を供給している。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図８に示すように、半導体集積回路装置８２には、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、及び端子Ｐａｄ１乃至４が設けられる。半導体集積回路装置８２は、ＳｏＣ（System  on  a  Chip）であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。
【００６０】
データ転送部２は、すべての回路が必ずしも動作周波数ｆＦＮＣｂで動作するものではない。例えば、動作周波数ｆＦＮＣｂで動作する第４の回路領域、動作周波数ｆＦＮＣｂよりも低速に動作する第５の回路領域、第５の回路領域よりも低速に動作する第６の回路領域に分離することができる。第４の回路領域には高電位側電源ＶＤＤ２が供給され、第５の回路領域には高電位側電源ＶＤＤ３が供給され、第６の回路領域には高電位側電源ＶＤＤ４が供給される。
【００６１】
第５及び６の回路領域に供給する高電位側電源を下げた場合、電源電圧の差の２乗に比例するダイナミック電力の削減がそれぞれ図れ、電源電圧の差とリーク電流の積に比例するスタインバイ電力の削減がそれぞれ図れる。
【００６２】
上述したように、本実施例の半導体集積回路装置では、プロセッサ部（コア部）１、データ転送部２、ペリフェラル部３、及び端子Ｐａｄ１乃至４が設けられる。ペリフェラル部３には、端子Ｐａｄ１を介して３．３Ｖの電源電圧が供給され、プロセッサ部（コア部）１には、端子Ｐａｄ２を介して１．２Ｖの電源電圧が供給され、端子Ｐａｄ３を介して１．０Ｖの電源電圧が供給され、端子Ｐａｄ４を介して０．８Ｖの電源電圧が供給される。データ転送部２には、端子Ｐａｄ２を介して１．２Ｖの電源電圧が供給され、端子Ｐａｄ３を介して１．０Ｖの電源電圧が供給され、端子Ｐａｄ４を介して０．８Ｖの電源電圧が供給される。データ転送部２は、１．２Ｖの電源電圧が供給される第４の回路領域、１．０Ｖの電源電圧が供給される第５の回路領域、及び０．８Ｖの電源電圧が供給される第６の回路領域から構成される。第１乃至６の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。
【００６３】
このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。
【００６４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６５】
実施例では、ＳｏＣに適用しているが、ＳｉＰ、ＭＣＰ、積層Ｗ−ＣＳＰなどにも適用することができる。
【００６６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の端子を介して第１の電源電圧が供給されるペリフェラル部と、前記第１の電源電圧よりも低い第２の電源電圧が第２の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第１の回路領域と、前記第２の電源電圧よりも低い第３の電源電圧が第３の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第２の回路領域と、前記第３の電源電圧よりも低い第４の電源電圧が第４の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第３の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備する半導体集積回路装置。
【００６７】
（付記２）  第１の端子を介して第１の電源電圧が入力され、前記第１の電源電圧を降圧した第２の電源電圧を発生する第１のレギュレータと、前記第１の電源電圧が入力され、前記第１の電源電圧を降圧し、前記第２の電源電圧よりも低い第３電源電圧を発生する第２のレギュレータと、前記第１の電源電圧が入力され、前記第１の電源電圧を降圧し、第３の電源電圧よりも低い第４電源電圧を発生する第３のレギュレータと、前記第１の電源電圧が供給されるペリフェラル部と、前記第２の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第１の回路領域と、前記第３の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第２の回路領域と、前記第４の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第３の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備する半導体集積回路装置。
【符号の説明】
【００６８】
１  プロセッサ部（コア部）
２  データ転送部
３  ペリフェラル部
１１  ＣＰＵ
１２  ＤＳＰ
１３、１４  キャッシュメモリ
１５  ＤＭＡコントローラ
２１〜２５  電源供給領域
３１  ０．８Ｖライブラリ
３２  １．０Ｖライブラリ
３３  １．２Ｖライブラリ
４１〜４３  レギュレータ
８１〜８２  半導体集積回路装置
ＡＮＤ１  ＡＮＤ回路
ＣＬＫ  クロック
ＣＴＳＢＵ  ＣＴＳバッファ
ＦＦ１〜ＦＦ６  フリップフロップ
ｆＦＮＣ１〜ｆＦＮＣ３  動作周波数
ＩＮＶ１、ＩＮＶ２  インバータ
ＮＡＮＤ１  ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２  ＮＯＲ回路
ＯＲ１  ＯＲ回路
Ｐａｄ１〜Ｐａｄ４  端子
ＶＤＤ１〜ＶＤＤ４  高電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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