(57)【要約】      （修正有）【課題】高い移動度、低いオン抵抗を備えたノーマリオフ型の電界効果トランジスタを提供する。【解決手段】ＩＩＩ族窒化物系化合物半導体からなるチャネル層１０４と、前記チャネル層上に形成されたＡｌＩｎＧａＮからなる界面層１０６と、前記界面層上に形成され、前記界面層に達するリセス部を備えたＩＩＩ族窒化物系化合物半導体からなる電子供給層１０８と、前記リセス部を挟んで、前記電子供給層１０８上に形成されたソース電極１１０およびドレイン電極１１２と、前記リセス部の内表面に形成された絶縁膜１２０と、前記絶縁膜上に形成されたゲート電極１１４とを備える。【選択図】図１
2011210785.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物系化合物半導体からなるチャネル層と、
前記チャネル層上に形成されたＡｌＩｎＧａＮからなる界面層と、
前記界面層上に形成され、前記界面層に達するリセス部を備えたＩＩＩ族窒化物系化合
物半導体からなる電子供給層と、
前記リセス部を挟んで、前記電子供給層上に形成されたソース電極およびドレイン電極
と、
前記リセス部の内表面に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極とを備えることを特徴とする電界効果トランジスタ
。
【請求項２】
前記ゲート電極に対応する部分の前記界面層の厚さが、０．０５ｎｍ以上、３．０ｎｍ
以下であることを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項３】
前記チャネル層は、ＡｌＩｎＧａＮからなることを特徴とする請求項１または２に記載
の電界効果トランジスタ。
【請求項４】
前記電子供給層は、前記チャネル層を形成する材料よりバンドギャップエネルギーの大
きいＡｌＩｎＧａＮからなることを特徴とする請求項１ないし請求項３のいずれか１項に
記載の電界効果トランジスタ。
【請求項５】
前記チャネル層はＧａＮであり、前記界面層がＡｌＮであり、前記電子供給層がＡｌＧ
ａＮであることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項６】
ＩＩＩ族窒化物系化合物半導体からなるチャネル層と、
前記チャネル層上の一部に形成されたＡｌＩｎＧａＮからなる界面層と、
前記チャネル層上の他の部分に、前記チャネル層を挟んで形成されたＩＩＩ族窒化物系
化合物半導体からなる電子供給層と、
前記電子供給層上に形成されたソース電極およびドレイン電極と、
前記界面層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極とを備えることを特徴とする電界効果トランジス
タ。
【請求項７】
基板上にＩＩＩ族窒化物系化合物半導体からなるチャネル層及び界面層を連続して形成
する工程と、
前記界面層上にＩＩＩ族窒化物系化合物半導体からなる電子供給層を形成する工程と、
前記電子供給層の一部に前記界面層まで達するリセス部を形成する工程と、
前記リセス部を挟んで、前記電子供給層上にソース電極およびドレイン電極を形成する
工程と、
前記リセス部の内表面に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程とを有する電界効果トランジスタの製造方法
。
【請求項８】
基板上にＩＩＩ族窒化物系化合物半導体からなるチャネル層及び界面層を連続して形成
する工程と、
前記界面層の一部を前記チャネル層が表出するように除去する工程と、
前記界面層が除去された前記チャネル層上に、前記界面層を挟んでＩＩＩ族窒化物系化
合物半導体からなる電子供給層を形成する工程と、
前記電子供給層上にソース電極およびドレイン電極を形成する工程と、
前記界面層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程とを有する電界効果トランジスタの製造方法
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる
ＩＩＩ族窒化物系化合物半導体からなるトランジスタおよびその製造方法に関するもので
ある。
【背景技術】
【０００２】
ＩＩＩ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁
破壊耐圧、電子移動度、及び熱伝導度を持つため、高温環境、大電力用途、あるいは高周
波用途の半導体デバイスの材料として非常に魅力的である。例えば、ＡｌＧａＮ／ＧａＮ
ヘテロ接合構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果による分極に起
因して、界面に２次元電子ガスが発生する。この２次元電子ガスは、高い電子移動度とキ
ャリア密度を有しており、低いオン抵抗、および高速なスイッチング特性を備えたパワー
スイッチング素子としての応用が期待されている。
【０００３】
さらに、スイッチング素子としては、故障時に電流が流れない、即ちフェイルセーフの
ためにノーマリオフであることが望まれている。このような特性を備えた素子として、Ｍ
ＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET：Field Effect
Transistor）が知られている。
【０００４】
図１２は、従来のＧａＮを用いたＦＥＴの一例を表すものである。このＦＥＴは、サフ
ァイアからなる基板１１の上にアンドープのＡｌＧａＮからなるバッファ層１２および下
地層１３を介してｎ型ＡｌＧａＮからなる電子供給層１４およびｎ型ＧａＮからなる電子
走行層１５が順次積層されている。電子走行層１５の上には絶縁膜１６を介してゲート電
極１７が設けられている。絶縁膜１６は、ＡｌＮよりなる第１の絶縁膜１６ａとＳｉＯ２
からなる第２の絶縁膜１６ｂとが電子走行層の側から順に積層された構造を有している。
【０００５】
このような構成を備えたＦＥＴは、第２の絶縁膜１６ｂが設けられているため、リーク
電流を抑制することができると記載されている。（特許文献１）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２５２４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載されたＦＥＴでは次の問題があった。
従来のＦＥＴでは、ＡｌＮからなる第１の絶縁膜１６ａ上にソース電極１８およびドレ
イン電極１９を形成しているため、接触抵抗が高くなり良好なオン特性を得ることができ
なかった。また、ノーマリオフ動作させるためには、電子走行層１５の不純物濃度を低く
する必要があるが、不純物濃度を低くすると電子走行層１５の移動度が低下し、良好なス
イッチング特性が得られなかった。
【０００８】
本発明は、上記の課題を解決するためになされたものであり、高い移動度、低いオン抵
抗を備えたノーマリオフ型の電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第一の態様に係る電界効果トランジスタは、ＩＩＩ族窒化物系化合物半導体か
らなるチャネル層と、前記チャネル層上に形成された界面層と、前記界面層上に形成され
、前記界面層に達するリセス部を備えたＩＩＩ族窒化物系化合物半導体からなる電子供給
層と、前記リセス部を挟んで、前記電子供給層上に形成されたソース電極およびドレイン
電極と、前記リセス部の内表面に形成された絶縁膜と、前記絶縁膜上に形成されたゲート
電極とを備えることを特徴とする。
【００１０】
また、本発明の第二の態様に係る電界効果トランジスタは、ＩＩＩ族窒化物系化合物半
導体からなるチャネル層と、前記チャネル層上の一部に形成されたＡｌＩｎＧａＮからな
る界面層と、前記チャネル層上の他の部分に、前記チャネル層を挟んで形成されたＩＩＩ
族窒化物系化合物半導体からなる電子供給層と、前記電子供給層上に形成されたソース電
極およびドレイン電極と、前記界面層上に形成された絶縁膜と、前記絶縁膜上に形成され
たゲート電極とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、絶縁膜とチャネル層の間に界面層を形成することによって、絶縁膜と
の間の界面準位やラフネスによる散乱を防止することができるため、チャネル層の移動度
を向上することができる。また、界面層上のゲート電極を形成するゲート部以外の部分に
電子供給層を設けることにより、ゲート部以外のチャネル層にはピエゾ効果により２次元
電子ガス（2DEG：2 Dimensional Electron Gas）が発生するため、高移動度の素子を実現
することができる。さらに、電子供給層上にソース電極およびドレイン電極を設けるため
、接触抵抗を低減し、オン抵抗を低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第一の実施の形態に係る電界効果トランジスタ１００の模式的な断面図。
【図２】本発明の第一の実施の形態に係る電界効果トランジスタ１００の製造方法を示す模式的な断面図。
【図３】本発明の第一の実施の形態に係る電界効果トランジスタ１００の製造方法を示す模式的な断面図。
【図４】本発明の第一の実施の形態に係る電界効果トランジスタ１００の製造方法を示す模式的な断面図。
【図５】本発明の第一の実施の形態に係る電界効果トランジスタ１００の製造方法を示す模式的な断面図。
【図６】本発明の第二の実施の形態に係る電界効果トランジスタ２００の模式的な断面図。
【図７】本発明の第二の実施の形態に係る電界効果トランジスタ２００の製造方法を示す模式的な断面図。
【図８】本発明の第二の実施の形態に係る電界効果トランジスタ２００の製造方法を示す模式的な断面図。
【図９】本発明の第二の実施の形態に係る電界効果トランジスタ２００の製造方法を示す模式的な断面図。
【図１０】本発明の第二の実施の形態に係る電界効果トランジスタ２００の製造方法を示す模式的な断面図。
【図１１】本発明の第二の実施の形態に係る電界効果トランジスタ２００の製造方法を示す模式的な断面図。
【図１２】従来の半導体素子の模式的な断面図。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して本発明に係る半導体素子の実施の形態を詳細に説明する。なお
、この実施の形態によりこの発明が限定されるものではない。
【００１４】
図１は、本発明の第一の実施の形態に係るＦＥＴ１００の模式的な断面図である。図
１に示すように、ＦＥＴ１００は、基板１０１上にバッファ層１０２、ＩＩＩ族窒化物系
化合物半導体からなるチャネル層１０４、界面層１０６、および電子供給層１０８をこの
順に備えている。ここで、各層を形成するＩＩＩ族窒化物系化合物半導体は、ＡｌＩｎＧ
ａＮで表されるが、その組成は、各層のバンドギャップエネルギーがチャネル層１０４、
電子供給層１０８、界面層１０６の順に大きくなるように設定されている。すなわち、チ
ャネル層１０４と界面層１０６の間には大きなバンドギャップエネルギー差があるため、
ピエゾ効果によってチャネル層１０４側に２ＤＥＧが発生し、この２ＤＥＧが発生した領
域を電子が流れる。
【００１５】
また、ＦＥＴ１００は、電子供給層１０８上に離隔して形成されたソース電極１１０お
よびドレイン電極１１２を備えている。更に、ＦＥＴ１００は、ソース電極１１０とドレ
イン電極１１２の間に、界面層１０６に達するリセス部１０８ａを有しており、該リセス
部１０８ａの内表面に形成された絶縁膜１２０を介してゲート電極１１４を備えている。
【００１６】
チャネル層１０４は、ｐ型（例えば、アクセプタ濃度は１×１０１５ｃｍ−３以上、５
×１０１７ｃｍ−３以下）またはアンドープのＧａＮからなる層である。
【００１７】
ここで、素子をノーマリオフ型にする場合、チャネル層上に絶縁膜を介してゲート電極
を形成する。ＩＩＩ族窒化物系化合物半導体を用いたＦＥＴの絶縁膜としては、一般的に
ＳｉＯ２やＳｉＮが用いられるが、チャネル層上に直接これらの絶縁膜を形成すると、半
導体層の移動度が低下し、かつ抵抗が高くなるという欠点があった。
これは、結晶性の半導体層の上に、非晶質の絶縁膜が形成されるため、界面の多数のエ
ネルギー準位、および半導体層の界面におけるラフネスにより、キャリアとなる電子が散
乱されてしまうためと考えられる。
【００１８】
これに対し、本発明では、ＩＩＩ族窒化物系化合物半導体からなるチャネル層上に、同
じ材料系からなり、かつチャネル層よりもバンドギャップエネルギーの大きい界面層を備
えていることから、それぞれの層の結晶の周期性が保たれるため、チャネル層において高
い移動度を得ることができる。
【００１９】
界面層１０６の厚さは、０．０５ｎｍ以上、３．０ｎｍ以下であることが好ましい。界
面層１０６の厚さが０．０５ｎｍよりも薄いと、キャリアの散乱を抑制する効果が得られ
ない。また、界面層１０６の厚さが３．０ｎｍよりも厚いと、チャネル層との間でのヘテ
ロ接合構造により２ＤＥＧが発生し、ゲート電極による空乏化を十分に行うことが出来な
くなり、結果としてノーマリオン型となってしまう。
【００２０】
また、ＦＥＴ１００は、界面層１０６上にＩＩＩ族窒化物系化合物半導体からなる電子
供給層１０８を備えているため、界面層１０６とチャネル層１０４との界面のチャネル層
側に２ＤＥＧ領域１０４ａを発生させることができる。この２ＤＥＧ領域１０４ａは、高
い電子密度及び高い移動度を備えており、ＦＥＴ１００のオン抵抗を低減することができ
るため、ＦＥＴ１００は良好なスイッチング特性を得ることが出来る。
【００２１】
電子供給層１０８を構成するＩＩＩ族窒化物系化合物半導体としては、ＡｌＩｎＧａＮ
で表される材料系のうち、チャネル層１０４を構成する材料（例えばＧａＮ）よりもバン
ドギャップエネルギーの大きい材料（例えばＡｌＧａＮ）を用いることができる。
【００２２】
さらに、電子供給層１０８は、ソース電極１１０またはドレイン電極１１２との接触抵
抗を低減するため、ｎ型の不純物をドーピングされていることが望ましい。電子供給層１
０８へ不純物をドーピングする方法としては、成長中に所望の不純物を含む材料ガスを導
入してドーピングする方法や、イオン注入法等、周知の技術を用いることができる。
【００２３】
また、電子供給層１０８とソース電極１１０またはドレイン電極１１２との間に不純物
濃度の高い別の層を形成してもよい。
以上のように、本発明の第一の実施の形態によれば、チャネル層の移動度を向上し、か
つ良好なオン特性を備えた電界効果トランジスタを実現することができる。
【００２４】
次に、図を用いて本発明の第一の実施形態に係るＦＥＴ１００の製造方法について説明
する。
まず、（１１１）面を主面とするシリコンからなる基板１０１上に、トリメチルガリウ
ム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ３）を原料ガ
スとして、ＡｌＧａＮ／ＧａＮの複合層を複数積層したバッファ層１０２、アンドープの
ＧａＮからなるチャネル層１０４、ＡｌＮからなる界面層１０６、ＡｌＧａＮからなる電
子供給層１０８を順次形成する。（図２）
【００２５】
ここで、界面層１０６は、チャネル層１０４の形成後、連続して同一装置内で成長する
ことが好ましい。このように成長することで、チャネル層１０４と界面層１０６とを同一
の結晶状態で成長（エピタキシャル成長）することができるため、２層間の界面準位密度
を低減し、チャネル層１０４における移動度を向上させることができる。
【００２６】
なお、バッファ層１０２を構成する材料としては、基板１０１とチャネル層１０４との
格子不整合を緩和する機能を備えた層であれば上記構成に限定されない。例えば、ＡｌＮ
／ＧａＮの複合層を複数積層したものを用いてもよい。さらに、各層の厚さ、および複合
層の積層数は、貫通転位密度の低減等を踏まえて適宜設定することができる。
【００２７】
また、基板１０１として、チャネル層１０４との格子不整合が小さい、またはチャネル
層１０４と同じ格子定数を持つ材料を選択した場合、バッファ層１０２を省略することも
できる。
【００２８】
次に、電子供給層１０８の全面にＳｉＯ２からなる層を形成し、フォトリソグラフィに
より、ゲート部分に開口部１３０ａを有するマスク１３０を形成する。（図３）
その後、塩素系ガスを用いたドライエッチングにより、電子供給層１０８の一部を界面
層１０６に達するまでエッチングする。これにより、リセス部１０８ａが形成される。（
図４）
【００２９】
マスク１３０を除去した後、リセス部１０８ａの内表面、および電子供給層１０８の表
面全体に絶縁膜（ゲート絶縁膜）１２０を形成する。絶縁膜としては、ＳｉＯ２、または
Ａｌ２Ｏ３を用いることができ、その厚さは６０ｎｍとする。さらに、絶縁膜１２０上に
ポリシリコンからなるゲート電極１１４を形成する。（図５）
【００３０】
その後、ソース、ドレインとなる領域の絶縁膜を除去し、スパッタリングとリフトオフ
法により、ソース電極１１０およびドレイン電極１１２を形成する。（図６）ソース電極
１１０およびドレイン電極１１２としては、電子供給層１０８とオーミック接合する材料
を適宜選択することができ、例えば、Ｔｉ／Ａｌを用いることができる。ソース電極１１
０およびドレイン電極１１２を形成した後、６００℃で１０分間のアニールを行うことに
より、ＦＥＴ１００が完成する。
【００３１】
図６は、本発明の別の実施の形態に係るＦＥＴ２００の模式的な断面図である。図６に
示すように、ＦＥＴ２００は、ＦＥＴ１００と同様に、基板１０１上にバッファ層１０２
、ＩＩＩ族窒化物系化合物半導体からなるチャネル層１０４を備えている。さらに、ＦＥ
Ｔ２００は、チャネル層１０４上であってゲートとなる部分（ゲート部）１０４ｃに界面
層２０６を備え、チャネル層１０４上のその他の部分（ソース電極およびドレイン電極が
形成される部分）には、電子供給層２０８が形成されている。
【００３２】
界面層２０６上には、絶縁膜２２０を介してゲート電極１１４が形成され、電子供給層
２０８上には、ゲート電極１１４を挟むようにソース電極１１０およびドレイン電極１１
２が形成されている。電子供給層２０８において、ソース電極またはドレイン電極と接触
する部分には、それぞれ電極との接触抵抗を低減するためのコンタクト領域２０８ｓ、２
０８ｄが形成されている。
【００３３】
このような構成とすることで、チャネル層１０４のゲート部１０４ｃでは、ＩＩＩ族窒
化物系化合物半導体からなるチャネル層１０４上に、同じ材料系であるＡｌＮからなる層
を備えていることから、それぞれの層の結晶の周期性が保たれるため、高い移動度を得る
ことが出来る。さらに、ソース−ドレイン間の電流経路に、抵抗の高いＡｌＮからなる層
が介在しないことから、よりオン抵抗を低減することが可能となる。
【００３４】
次に、図を用いて本発明の第二の実施形態に係るＦＥＴ２００の製造方法について説明
する。
まず、（１１１）面を主面とするシリコンからなる基板１０１上に、トリメチルガリウ
ム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ３）を原料ガ
スとして、ＡｌＧａＮ／ＧａＮの複合層を複数積層したバッファ層１０２、アンドープの
ＧａＮからなるチャネル層１０４、界面層２０６を順次形成する。（図７）それぞれの膜
の厚さは、バッファ層１０２がおよそ１８００ｎｍ、チャネル層１０４が５００ｎｍ、界
面層２０６が１．０ｎｍである。
【００３５】
次に、界面層２０６の全面にＳｉＯ２からなる層を形成し、フォトリソグラフィにより
、ゲート部１０４ｃ以外に開口部を有するマスク２３０を形成する。その後、エッチング
によりマスク２３０が形成された部分以外の界面層を除去する。（図８）
【００３６】
マスク２３０を除去した後、全面にＡｌＧａＮからなる電子供給層２０８を成長する。
このとき、成長した電子供給層２０８の表面が平坦になるように成長条件を調整する。
その後、電子供給層２０８上の全面にＳｉＯ２からなる膜を成膜し、ゲート部１０４ｃ
に対応する部分以外のＳｉＯ２を除去してマスク２３２を形成する。（図９）
【００３７】
次に、界面層２０６をエッチストップ層として、マスク２３２のない部分の電子供給層
２０８を除去し、界面層２０６を表出させる。その後、マスク２３２を除去し、表出させ
た界面層２０６上および電子供給層２０８の全面に絶縁膜２２０を形成する。（図１０）
【００３８】
次に、ソース、ドレインとなる領域の絶縁膜を除去し、電子供給層２０８に不純物とし
てシリコン（Ｓｉ）をイオン注入することによりコンタクト領域２０８ｓ、２０８ｄを形
成する。このとき、コンタクト領域２０８ｓ、２０８ｄの電子供給層２０８の表面におけ
るシートキャリア密度が、1×１０１５ｃｍ−２となり、かつ打ち込み深さがチャネル層
に達するようにイオン注入の条件を調整する。
ここで、イオン注入の打ち込み深さとは、シートキャリア密度が最大値の１００分の１
となる深さのことを示す。
【００３９】
その後、それぞれのコンタクト領域２０８ｓ、２０８ｄに接触するように、スパッタリ
ングとリフトオフ法によってソース電極１１０およびドレイン電極１１２を形成し、６０
０℃、１０分間のアニールを行う。（図１１）
さらに、絶縁膜２２０上にスパッタリングとリフトオフ法によってＴｉ／Ａｕからなる
ゲート電極１１４を形成することによりＦＥＴ２００が完成する。
【００４０】
なお、上記の工程は、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。例えば
、ソース電極１１０およびドレイン電極１１２として、Ｔｉ／Ａｌの積層構造を例に挙げ
たが、電子供給層１０８（あるいはコンタクト領域２０８ｓ、２０８ｄ）とのオーミック
接触が得られるような材料であれば、これに限らない。
【００４１】
また、半導体素子を形成する材料についても、ＧａＮ、ＡｌＧａＮに限らず、ＡｌＩｎ
ＧａＮで表記されるＩＩＩ族窒化物系化合物半導体であれば、適宜使用することが可能で
ある。更に、基板についても、シリコン、ＳｉＣ、ＺｎＯ、サファイア、ＧａＮ等、公知
の材料からなる基板を使用することが可能である。
【符号の説明】
【００４２】
１００、２００      電界効果トランジスタ（ＦＥＴ）
１０１      基板
１０２      バッファ層
１０４      チャネル層
１０４ａ      ２次元電子ガス（２ＤＥＧ）領域
１０４ｃ      ゲート部
１０６、２０６      界面層
１０８、２０８      電子供給層
１０８ａ、１３０ａ      開口部
１１０      ソース電極
１１２      ドレイン電極
１１４      ゲート電極
１２０、２２０      絶縁膜
１３０、２３０、２３２      マスク
２０８ｓ、２０８ｄ      コンタクト領域
【図１】
2011210785.tif 000003
【図２】
2011210785.tif 000004
【図３】
2011210785.tif 000005
【図４】
2011210785.tif 000006
【図５】
2011210785.tif 000007
【図６】
2011210785.tif 000008
【図７】
2011210785.tif 000009
【図８】
2011210785.tif 000010
【図９】
2011210785.tif 000011
【図１０】
2011210785.tif 000012
【図１１】
2011210785.tif 000013
【図１２】
2011210785.tif 000014