(57)【要約】【課題】オン抵抗を低減することができるＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法を提供する。【解決手段】ゲート電極（Ｍ）１６とＳｉＮゲート絶縁膜（Ｉ）１３と半導体層（ＧａＮ）１２とのＭＩＳ構造を有するＧａＮ−ＭＩＳトランジスタ１５０であって、半導体層は、オーミックコンタクト用ｎ＋ＧａＮ領域１４が離間した２箇所に形成され、ＳｉＮゲート絶縁膜は、２箇所のオーミックコンタクト用ｎ＋ＧａＮ領域の基板反対側表面に熱ＣＶＤ法により成膜されたＳｉＮ膜である。【選択図】図１
2011210780.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極（Ｍ）とＳｉＮゲート絶縁膜（Ｉ）と半導体層（ＧａＮ）とのＭＩＳ構造を有するＧａＮ−ＭＩＳトランジスタであって、
前記半導体層は、オーミックコンタクト用ｎ＋ＧａＮ領域が離間した２箇所に形成され、
前記ＳｉＮゲート絶縁膜は、前記２箇所のオーミックコンタクト用ｎ＋ＧａＮ領域の基板反対側表面に熱ＣＶＤ法により成膜されたＳｉＮ膜であることを特徴とするＧａＮ−ＭＩＳトランジスタ。
【請求項２】
前記ＳｉＮゲート絶縁膜は、
バッファフッ酸ＢＨＦ（フッ化水素酸５０ｗｔ％：フッ化アンモニウム水溶液４０ｗｔ％＝１：９の混合比の水溶液）によるエッチング速度が１〜２ｎｍ／ｍｉｎであり、
屈折率が２．０であり、膜密度が２．９ｇｃｍ−３である特性を有することを特徴とする請求項１に記載のＧａＮ−ＭＩＳトランジスタ。
【請求項３】
基板表面にｐ型ＧａＮ層が結晶成長されたエピタキシャル基板と、
前記エピタキシャル基板の前記ｐ型ＧａＮ層の基板反対側表面から前記ｐ型ＧａＮ層内部に離間して設けられた少なくとも２つのｎ＋−ＧａＮ領域と、
前記２つのｎ＋−ＧａＮ領域の中間部の前記ｐ型ＧａＮ層の表面に形成されたＳｉＮゲート絶縁膜と、
前記ＳｉＮゲート絶縁膜の基板反対側表面に形成されたゲート電極と、
前記２つのｎ＋−ＧａＮ領域の表面の各々に形成された２つのオーミック電極と
を備え、
前記ＳｉＮゲート絶縁膜は、熱ＣＶＤ法により成長したＳｉＮ膜であることを特徴とするＧａＮ−ＭＩＳトランジスタ。
【請求項４】
基板表面にｐ型ＧａＮ層が結晶成長されたエピタキシャル基板と、
前記ｐ型ＧａＮ層の基板反対側表面に離間して形成された２つのｎ＋−ＧａＮ選択成長層と、
前記ｐ型ＧａＮ層の基板反対側表面であって、前記２つのｎ＋−ＧａＮ選択成長層の中間部に形成されたＳｉＮ第１ゲート絶縁膜と、
前記ＳｉＮ第１ゲート絶縁膜の表面、前記２つのｎ＋−ＧａＮ選択成長層の内側側面、および前記２つのｎ＋−ＧａＮ選択成長層の基板反対側表面の一部に形成されたＳｉＮ第２ゲート絶縁膜と、
前記２つのｎ＋−ＧａＮ選択成長層の基板反対側表面の他の一部の各々に形成された２つのオーミック電極と、
前記ＳｉＮ第２ゲート絶縁膜の基板反対側表面に形成されたゲート電極と
を備え、
前記ｎ＋−ＧａＮ選択成長層は、前記ＳｉＮ第１ゲート絶縁膜の厚さおよび前記ＳｉＮ第２ゲート絶縁膜の厚さの和よりも厚く形成され、
前記ＳｉＮ第１ゲート絶縁膜および前記ＳｉＮ第２ゲート絶縁膜は、熱ＣＶＤ法により成長したＳｉＮ膜であることを特徴とするＧａＮ−ＭＩＳトランジスタ。
【請求項５】
基板上にｐ型ＧａＮが形成される工程と、
前記ｐ型ＧａＮの基板反対側表面に熱ＣＶＤ成長ＳｉＮ第１ゲート絶縁膜が形成される工程と、
ドライエッチング法で、前記熱ＣＶＤ成長ＳｉＮ第１ゲート絶縁膜に離間した２つの開口部を形成する工程と、
前記２箇所の開口部に、選択成長によるｎ＋−ＧａＮ選択成長層を形成する工程と、
前記熱ＣＶＤ成長ＳｉＮ第１ゲート絶縁膜の表面、前記２つのｎ＋−ＧａＮ選択成長層の内側側面、および前記２つのｎ＋−ＧａＮ選択成長層の基板反対側表面の一部に、前記ｎ＋−ＧａＮ選択成長層よりも薄い熱ＣＶＤ成長ＳｉＮ第２ゲート絶縁膜を形成する工程と、
前記２つのｎ＋−ＧａＮ選択成長層の基板反対側表面の他の一部の各々にオーミック電極を形成する工程と、
前記熱ＣＶＤ成長ＳｉＮ第２ゲート絶縁膜の基板反対側表面にゲート電極を形成する工程と、
を少なくとも備えたことを特徴とするＧａＮ−ＭＩＳトランジスタの製造方法。
【請求項６】
コレクタ電極、導電性基板、第１ｐ型ＧａＮ層、ｎ型ＧａＮ層、及び第２ｐ型ＧａＮ層がこの順で積層されたエピタキシャル基板と、
前記第２ｐ型ＧａＮ層のリセス部に形成されたｎ＋−ＧａＮアパーチャと、
前記第２ｐ型ＧａＮ層の基板反対側表面であって、前記ｎ＋−ＧａＮアパーチャの外周部に形成されたエミッタ電極と、
前記第２ｐ型ＧａＮ層および前記ｎ＋−ＧａＮアパーチャの基板反対側表面であって、前記エミッタ電極の内周面に形成されたＳｉＮゲート絶縁膜と、
前記ＳｉＮゲート絶縁膜の基板反対側表面であって、前記ｎ＋−ＧａＮアパーチャの端面に対向するゲート電極とを備え、
前記第２ｐ型ＧａＮ層は、前記ｎ＋−ＧａＮアパーチャの外周であって、前記第２ｐ型ＧａＮ層の基板反対側部分に、ｎ＋−ＧａＮ領域が形成され、
前記ＳｉＮゲート絶縁膜は、熱ＣＶＤ成長ＳｉＮゲート絶縁膜であることを特徴とするＧａＮ−ＩＧＢＴ。
【請求項７】
導電性基板の表面に、第１ｐ型ＧａＮ層、ｎ型ＧａＮ層、及び第２ｐ型ＧａＮ層を成長する工程と、
前記第２ｐ型ＧａＮ層をドライエッチングして、アパーチャ形成部分のリセスを作製し、このリセス部にｎ＋−ＧａＮアパーチャを成長する工程と、
前記第２ｐ型ＧａＮ層、および前記ｎ＋−ＧａＮアパーチャの基板反対側表面に、熱ＣＶＤ成長ＳｉＮゲート絶縁膜を成長する工程と、
Ｓｉイオン打ち込み、および高温アニールによって、前記ｎ＋−ＧａＮアパーチャの外周であって、前記第２ｐ型ＧａＮ層の基板反対側部分に、ｎ＋−ＧａＮ領域を形成する工程と、
前記ｎ＋−ＧａＮ領域の基板反対側表面にエミッタ電極を形成し、前記熱ＣＶＤ成長ＳｉＮゲート絶縁膜の基板反対側表面にゲート電極を形成し、前記導電性基板の裏面にコレクタ電極を形成する工程と
を有することを特徴とするＧａＮ−ＩＧＢＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法に関し、特に、ノーマリオフ動作ＭＩＳトランジスタのデバイス構造に関する。
【背景技術】
【０００２】
ＧａＮを用いた基本的なＭＯＳＦＥＴ（Field Effect Transistor）については、例えば、非特許文献１に開示されている。図８を参照して、この開示技術のＧａＮ−ＭＯＳＦＥＴの構造および製造方法について説明する。
エピタキシャル基板７００は、ＳｉＣ基板、Ｓｉ基板、サファイア基板などの基板７１の表面に有機金属化学気相成長（Meta1 Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線結晶成長（Molecular Beam Epitaxy：ＭＢＥ）法を用いて、Ｍｇ等のｐ型不純物がドープされたｐ−ＧａＮ層７２を結晶成長して形成されている（図８（ａ））。
さらに、このエピタキシャル基板７００は、Ｍｇドープｐ−ＧａＮ層７２の表面に、まずＳｉＯ２ゲート絶縁膜７３がプラズマ励起化学気相成長（P1asma-Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ）法等によって成膜され、オーミック接触を得るためのｎ＋−ＧａＮ領域７４がＳｉイオン注入法により形成されている。そして、エピタキシャル基板７００は、イオン注入したＳｉイオンを活性化させるために、高温アニールが行われる（図８（ｂ））。
つぎに、誘導結合プラズマ反応性イオンエッチング（lnductive Coupled Plasma Reactive lon Etching：ＩＰＣ−ＲＩＥ）法等のドライエッチング法によって、エピタキシャル基板７００は、オーミック電極形成箇所のＳｉＯ２ゲート絶縁膜７３がエッチングされ、オーミック電極７５が形成され、ＳｉＯ２ゲート絶縁膜７３の表面にゲート電極７６を形成することで、ＧａＮ−ＭＯＳＦＥＴ７５０が作製される（図８（ｃ））。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】H.Kambayashi et al. IEEE Electron Device Lett., vo1.28，no.12,  pp.1077-1079, Dec.2007.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来技術の構造におけるＭＯＳＦＥＴでは、ゲート絶縁膜であるＳｉＯ２とＧａＮとの間の界面準位が大きく、オン抵抗が低減できない問題があった。
【０００５】
本発明は、前記問題を解決するためになされたものであり、オン抵抗を低減することができるＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、前記目的を達成するためになされたものであり、オーミックコンタクト用のｎ＋ＧａＮ領域またはｎ＋ＧａＮ選択成長層の基板反対側表面に、熱ＣＶＤ法によるＳｉＮゲート絶縁膜が成膜されることを特徴とする。
【０００７】
熱ＣＶＤ法によれば、非常に清浄なＳｉＮゲート絶縁膜／ｎ＋ＧａＮが得られるので、界面準位が小さくなり、オン抵抗を低減することができる。特に、ｎ＋ＧａＮ選択成長層を用いることにより、Ｓｉイオン注入後の高温アニ−ルプロセスが必要なくなる。また、ＩＧＢＴに適用することにより、従来のＳｉを用いたＩＧＢＴと比較して、低オン抵抗かつ高耐圧の特性を得ることができる。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜であるＳｉＮとＧａＮとの間の界面準位が小さくなり、オン抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態であるＧａＮ−ＭＩＳＦＥＴの作製工程を示す図である。
【図２】第１の実施形態で使用する熱ＣＶＤＳｉＮ膜のＦＴ−ＩＲ測定結果を示す図である。
【図３】第１の実施形態で使用する熱ＣＶＤ成長ＳｉＮ膜のＸ線反射率測定（ＸＲＲ）の測定結果を示す図である。
【図４】本発明の第２の実施形態であるＧａＮ−ＭＩＳＦＥＴの作製工程を示す一の図である。
【図５】本発明の第２の実施形態であるＧａＮ−ＭＩＳＦＥＴの作製工程を示す他の図である。
【図６】本発明の第３の実施形態であるＧａＮ−ＩＧＢＴの作製工程を示す一の図である。
【図７】本発明の第３の実施形態であるＧａＮ−ＩＧＢＴの作製工程を示す他の図である。
【図８】非特許文献に開示されている技術のＧａＮ−ＭＯＳＦＥＴの製造方法を説明するための図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態について図１乃至図７を参照して説明する。なお、各図において同じ構成要素には同一の符号を付してある。以下、図面を参照して本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
（作製工程および構成）
本実施形態においては、ＭＩＳ構成とするゲート絶縁膜（Ｉ）として熱ＣＶＤ成長ＳｉＮ膜を用いることによって、ゲート絶縁膜とＧａＮ（Ｓ）との間の界面状態を向上させている。
図１（ａ）乃至図１（ｃ）を用いて、本実施形態のＧａＮ−ＭＩＳＦＥＴ１５０の作製工程を説明する。
まず、図１（ａ）に示すように、エピタキシャル基板１００は、基板１１の表面に有機金属化学気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線結晶成長（Molecu1ar Beam Epitaxy：ＭＢＥ）法により、Ｍｇなどのｐ型不純物をドープしたＭｇドープｐ−ＧａＮ層１２が成長させられている。
【００１２】
次に、図１（ｂ）に示すように、熱ＣＶＤ法によって、エピタキシャル基板１００は、Ｍｇドープｐ−ＧａＮ層１２の表面に、熱ＣＶＤＳｉＮゲート絶縁膜１３が成膜される。そして、Ｍｇドープｐ−ＧａＮ層１２は、オーミック接触を得るためのＳｉイオン注入、および、注入されたＳｉイオンを活性化させるための高温でのアニール処理を行うことにより、ｎ＋−ＧａＮ領域１４が形成される。
【００１３】
ついで、図１（ｃ）に示すように、エピタキシャル基板１００は、熱ＣＶＤＳｉＮゲート絶縁膜１３が、ＩＣＰ−ＲＩＥ法等のドライエッチング法によって、２つエッチング開口される。この開口部は、ｎ＋−ＧａＮ領域１４の基板反対側表面を少なくとも含み、ＭＩＳＦＥＴのソース電極用およびドレイン電極用のオーミック電極が形成される箇所である。
さらに、エピタキシャル基板１００は、周知のフォトリソグラフィ、電極材料の真空蒸着およびリフトオフ法により、前記開口部に２カ所のオーミック電極１５が形成される。そして、エピタキシャル基板１００は、これら２つのオーミック電極１５間のＳｉＮゲート絶縁膜１３の表面に、オーミック電極１５を形成した同様の方法で、ゲート電極１６が形成される。これらの工程により、ＧａＮ−ＭＩＳＦＥＴ１５０が作製される。
【００１４】
すなわち、ＧａＮ−ＭＩＳＦＥＴ１５０は、基板１１の表面にＭｇドープｐ−ＧａＮ層１２が結晶成長されたエピタキシャル基板１００と、エピタキシャル基板１００のＭｇドープｐ−ＧａＮ層１２の基板反対側表面からＭｇドープｐ−ＧａＮ層１２の内部に設けられた少なくとも２つの離間したｎ＋−ＧａＮ領域１４と、２つのｎ＋−ＧａＮ領域１４の基板反対側表面の一部の各々およびＭｇドープｐ−ＧａＮ層１２の基板反対側表面に形成された熱ＣＶＤＳｉＮゲート絶縁膜１３と、熱ＣＶＤＳｉＮゲート絶縁膜１３の基板反対側表面に形成されたゲート電極１６と、２つのｎ＋−ＧａＮ領域１４の基板反対側表面の他部の各々に形成された２つのオーミック電極１５とを備えている。
【００１５】
（動作）
本実施形態の特徴構成である熱ＣＶＤＳｉＮゲート絶縁膜１３は、熱ＣＶＤ法により成膜され、従来のＰＥ−ＣＶＤ法により成膜されたＰＥ−ＣＶＤＳｉＮ膜と比べて、特性が異なる。
ここで、本実施形態の熱ＣＶＤＳｉＮ膜の成膜条件とＰＥ−ＣＶＤＳｉＮ膜の成膜条件とを比較し、成膜されるＳｉＮ膜の特性を考察する。
【００１６】
まず、本実施形態の熱ＣＶＤＳｉＮ膜１３は、水素（Ｈ２）および窒素（Ｎ２）の雰囲気の常圧下、かつ、基板温度７００℃乃至８００℃で、チャンバ（反応装置）内を加熱パージした後、反応ガスとして、窒素（Ｎ２）ベース０．７ｗｔ％のシラン（ＳｉＨ４）ガスを１００ｓｃｃｍ、および、１００％のアンモニア（ＮＨ３）ガスを６ｓｌｍの流量として反応させることにより、基板表面に成膜される。
【００１７】
一方、ＰＥ−ＣＶＤＳｉＮ膜は、例えば、圧力１２０Ｐａ（９００ｍＴｏｒｒ）の減圧下で、基板温度３００℃、ＲＦ（１３．５６ＭＨｚ）出力４５Ｗ、反応ガスとして、窒素（Ｎ２）ベース０．７重量％のシラン（ＳｉＨ４）ガスを３１ｓｃｃｍの流量で流し、１００％のアンモニア（ＮＨ３）ガスを５．５ｓｃｃｍの流量で流し、そして、キャリアガスとして窒素（Ｎ２）ガスを１５００ｓｃｃｍの流量で流すことにより、基板表面に成膜される。
【００１８】
２つのＣＶＤ法を比較すると、まず、基板温度は一般に高温である方が、基板表面の水分、吸着分子等が除去されることになり、基板表面とＣＶＤ膜との清浄な界面を得ることができる。したがって、基板温度からすれば、基板温度が高温である熱ＣＶＤ法の方が、清浄なＧａＮ／ＳｉＮゲート絶縁膜界面を得ることができる。水分（Ｈ２Ｏ）の吸着は、成膜されるＳｉＮ膜中の水素（Ｈ）および酸素（Ｏ）の含有量に関係する。
【００１９】
ＳｉＮ膜の成膜過程を考察すると、熱ＣＶＤＳｉＮ膜は、常圧反応であることから、プラズマ等の励起反応をあえて加速させる要因が含まれないために、化学量論的（ストイキオメトリック）なＳｉ３Ｎ４膜に近いＣＶＤＳｉＮ膜が形成されると考えられる。
一方、ＰＥ−ＣＶＤ法は、プラズマ励起（P1asma-Enhanced）させることでＳｉＮ膜の成膜反応温度（基板温度）を低温化させてＳｉＮ膜を形成する方法である。基板温度を低温化することで低温化プロセスが可能となるために、一般的に、ＳｉＮ絶縁膜として汎用される。なお、熱ＣＶＤ法において、基板温度のみをＰＥ−ＣＶＤ法の基板温度である３００℃とした場合には、ＳｉＮ膜を成膜することはできない。
【００２０】
また、ＰＥ−ＣＶＤ法は、低温状態でプラズマ反応を励起するために、例えば、基板表面に吸着されている水分（Ｈ２Ｏ）も、プラズマ状態にすることになる。このため、ＰＥ−ＣＶＤ法は、水素（Ｈ）イオン、酸素（Ｏ）イオンを含有したプラズマ環境に基板表面が曝されながら、ＳｉＮ膜が成膜されることになり、水素（Ｈ）や酸素（Ｏ）が取り込まれたＣＶＤＳｉＮ膜が成膜されることになる。
【００２１】
すなわち、ＰＥ−ＣＶＤ法により成膜されたＳｉＮ膜は、化学量論的（ストイキオメトリック）なＳｉ３Ｎ４膜とは異なる、例えば、窒素（Ｎ）組成比が小さく、水素含有量が大きいＳｉＮ膜が形成される。ひいては、酸素（Ｏ）を含んだ組成のＣＶＤＳｉＯＮ膜となってしまうことも考えられる。したがって、ＰＥ−ＣＶＤ法では、基板表面とＣＶＤ膜との間で清浄な界面を得ることはできない。
【００２２】
図２（ａ）および図２（ｂ）は、本実施形態で形成される熱ＣＶＤＳｉＮ膜のＦＴ−ＩＲ測定結果を示す。なお、比較のために、ＰＥ−ＣＶＤＳｉＮ膜についての測定結果も同図に記載した。横軸は波数（Wave number［ｃｍ−１］）であり、横軸は吸光度（Absorbance Unit［a.u.］）である。
測定の結果、水素Ｈに起因したＳｉ−Ｈ結合（２１６０ｃｍ−１）およびＮ−Ｈ結合（３３５０ｃｍ−１)のピークを比較すると、熱ＣＶＤＳｉＮ膜において、Ｓｉ−Ｈ結合のピークがほぼ無くなるまで減少しており、熱ＣＶＤＳｉＮ膜中の水素含有量が大きく減少していることがわかる。
【００２３】
また、熱ＣＶＤＳｉＮ膜は、バッファフッ酸ＢＨＦ（フッ化水素酸５０ｗｔ％：フッ化アンモニウム水溶液４０ｗｔ％＝１：９の混合比の水溶液）によるエッチング速度が２ｎｍ／ｍｉｎであり、屈折率が２．０であり、膜密度が２．９ｇｃｍ−３である。
一方、ＰＥ−ＣＶＤのエッチング速度は、ＰＥ−ＣＶＤＳｉＮ：５０ｎｍ／ｍｉｎ、ＰＥ−ＣＶＤＳｉＯ２：２４０ｎｍ／ｍｉｎであり、屈折率はＰＥ−ＣＶＤＳｉＮ：１．９、ＰＥ−ＣＶＤＳｉＯ２：１．５である。
【００２４】
図３は、熱ＣＶＤ成長ＳｉＮ膜のＸ線反射率測定（ＸＲＲ）の測定結果である。
測定の結果、熱ＣＶＤ成長ＳｉＮ膜の密度は、２．９ｇｃｍ−３と高密度であることがわかった。
また、図示しないが、バッファフッ酸（ＢＨＦ）によるエッチングレートは、２ｎｍ／ｍｉｎと非常に遅いことからも、非常に高密度・低水素含有量であることが確認された。
【００２５】
（効果）
第１の実施形態の構造にすることによって、非常に清浄なゲート絶縁膜／ＧａＮ界面が形成され、界面準位が小さくなるので電気特性が大きく向上する。
【００２６】
（第２の実施形態）
（概要）
第１の実施形態では、Ｍｇドープｐ−ＧａＮ層１２に対してＳｉイオン注入、および、高温でのアニール処理を行うことにより、ｎ＋−ＧａＮ領域１４を形成したが、第２の実施形態は、ｎ＋−ＧａＮの領域を選択（再）成長によって形成した。
【００２７】
図４および図５は、本実施形態のＧａＮ−ＭＩＳＦＥＴ３５０の作製工程を示す図である。
図４（ａ）において、エピタキシャル基板３００は、基板３１の表面にＭＯＣＶＤ法等の成長法でＭｇなどのｐ型不純物をドープしたＭｇドープｐ−ＧａＮ層３２が成長されて形成される。
さらに、図４（ｂ）に示されるように、エピタキシャル基板３００は、熱ＣＶＤ法によって、Ｍｇドープｐ−ＧａＮ層３２の基板反対側表面に、熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３が成長される。そして、ＩＣＰ−ＲＩＥ法等のドライエッチング法を用いて、エピタキシャル基板３００は、選択成長予定領域の熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３を開口形成した選択成長用開口部３４が形成される。
【００２８】
つぎに、図４（ｃ）に示されるように、ＭＯＣＶＤ法等により、エピタキシャル基板３００は、ｎ＋−ＧａＮ選択成長層３５が選択成長され、このｎ＋−ＧａＮ選択成長層３５は、開口形成された熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３のＭｇドープｐ−ＧａＮ層３２の表面にオーミック接触を得る。
【００２９】
次に、図５（ａ）に示されるように、エピタキシャル基板３００は、熱ＣＶＤ法を用いた熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６が成膜される。
そして、図５（ｂ）に示されるように、熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６は、ソース電極用およびドレイン電極用の２箇所のオーミック電極形成箇所で、ＩＣＰ−ＲＩＥ法等のドライエッチング法によってエッチング開口され、開口された２箇所のｎ＋−ＧａＮ選択成長層３５の表面にオーミック電極３７が形成され、２つのオーミック電極３７の中間部に成膜された熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３および熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６の２層構成のゲート絶縁膜の表面にゲート電極３８が形成され、
これらの工程により、ＧａＮ−ＭＩＳＦＥＴ３５０が作製される。
【００３０】
すなわち、ＧａＮ−ＭＩＳＦＥＴ３５０は、基板３１の表面にＭｇドープｐ−ＧａＮ層３２が結晶成長されたエピタキシャル基板３００と、熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３の開口部であって、Ｍｇドープｐ−ＧａＮ層３２の表面に形成された２つのｎ＋−ＧａＮ選択成長層３５と、２つのｎ＋−ＧａＮ選択成長層３５の中間部であって、Ｍｇドープｐ−ＧａＮ層３２の基板反対側表面に形成された熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３と、前記熱ＣＶＤ成長ＳｉＮ第１ゲート絶縁膜の表面、前記２つのｎ＋−ＧａＮ選択成長層の内側側面、および前記２つのｎ＋−ＧａＮ選択成長層３５の基板反対側表面の一部に形成された熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６と、２つのｎ＋−ＧａＮ選択成長層３５の基板反対側表面の他の一部の各々に形成された２つのオーミック電極３７と、熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６の基板反対側表面に形成されたゲート電極３８とを備え、ｎ＋−ＧａＮ選択成長層３５は、熱ＣＶＤＳｉＮ第１ゲート絶縁膜３３の厚さおよび熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６の厚さの和よりも厚く形成されている。
【００３１】
第１の実施形態と同様に、熱ＣＶＤＳｉＮ第２ゲート絶縁膜３６は、バッファフッ酸ＢＨＦ（フッ化水素酸５０ｗｔ％：フッ化アンモニウム水溶液４０ｗｔ％＝１：９の混合比の水溶液）によるエッチング速度は、1〜２ｎｍ／ｍｉｎであり、屈折率は、２．０であり、膜密度は、２．９ｇｃｍ−３である。
【００３２】
（効果）
ＧａＮ−ＭＩＳＦＥＴ３５０は、ｎ＋−ＧａＮ選択成長領域を用いることによって、Ｓｉイオン注入後の高温アニ−ルプロセスが必要なくなるので、工程の簡略化が可能となる。
【００３３】
（第３の実施形態）
（作製工程および構成）
第３の実施形態は、熱ＣＶＤ法によるＳｉＮ絶縁膜を用いたＭＩＳ構造をInsulated Gate Bipolar Transistor（ＩＧＢＴ）に適用した形態である。
図６乃至図７を参照して、本実施形態のＧａＮ−ＩＧＢＴ５５０の作製工程を説明する。
まず、図６（ａ）において、エピタキシャル基板５００は、導電性基板５１の表面にＭＯＣＶＤ法等の結晶成長法により、Ｍｇなどのｐ型不純物をドープしたＭｇドープ第１ｐ−ＧａＮ層５２、Ｓｉなどのｎ型不純物をドープしたＳｉドープｎ−ＧａＮ層５３、および、Ｍｇなどのｐ型不純物をドープしたＭｇドープ第２ｐ−ＧａＮ層５４が順次積層成長して構成されている。
【００３４】
次に、図６（ｂ）において、エピタキシャル基板５００は、ＩＰＣ−ＲＩＥ法により、Ｍｇドープ第２ｐ−ＧａＮ層５４の表面からＳｉドープｎ−ＧａＮ層５３の基板反対側表面までドライエッチングされ、アパーチャ形成部分のアパーチャ形成用リセス５５が開口される。
そして、図６（ｃ）において、選択再成長法により、ｎ＋−ＧａＮアパーチャ５６がアパーチャ形成用リセス５５に選択埋め込み成長される。
【００３５】
次に、図７（ａ）において、熱ＣＶＤ法により、ＳｉＮゲート絶縁膜５７を成膜した後、ｎ＋−ＧａＮアパーチャ５６の両側にＳｉイオン注入、および、高温アニール処理を行い、オーミック接触を得るためのｎ＋−ＧａＮ領域５８が形成される。
【００３６】
そして、図７（ｂ）に示されるように、ｎ＋−ＧａＮ領域５８上のＳｉＮゲート絶縁膜５７が、エミッタ電極形成用に開口され、開口されたｎ＋−ＧａＮ領域５８の表面にエミッタ電極５９が形成される。なお、このエミッタ電極５９は、正面図では両側２箇所に形成されているように見えるが、平面視で円環状に１つ形成されている。
【００３７】
さらに、このエミッタ電極５９の中心部に埋め込み成長されたｎ＋−ＧａＮアパーチャ５６に対向するＳｉＮゲート絶縁膜５７の表面にゲート電極６０が形成され、そして、導電性基板５１の表面にコレクタ電極６１が形成される。これらの工程により、ＧａＮ−ＩＧＢＴ５５０が作製される。
【００３８】
すなわち、ＧａＮ−ＩＧＢＴ５５０は、コレクタ電極６１、導電性基板５１、Ｍｇドープ第１ｐ−ＧａＮ層５２、Ｓｉドープｎ−ＧａＮ層５３、及びＭｇドープ第２ｐ型ＧａＮ層５４がこの順で積層されたエピタキシャル基板５００と、Ｍｇドープ第２ｐ−ＧａＮ層５４のアパーチャ形成用リセス５５に形成されたｎ＋−ＧａＮアパーチャ５６と、Ｍｇドープ第２ｐ−ＧａＮ層５４の基板反対側表面であって、ｎ＋−ＧａＮアパーチャ５６の外周部に形成されたエミッタ電極５９と、Ｍｇドープ第２ｐ―ＧａＮ層５４およびｎ＋−ＧａＮアパーチャ５６の基板反対側表面であって、エミッタ電極５９の内周面に形成された熱ＣＶＤＳｉＮゲート絶縁膜５７と、熱ＣＶＤＳｉＮゲート絶縁膜５７の基板反対側表面であって、ｎ＋−ＧａＮアパーチャ５６の端面に対向するゲート電極６０とを備え、Ｍｇドープ第２ｐ−ＧａＮ層５４は、ｎ＋−ＧａＮアパーチャ５６の外周であって、Ｍｇドープ第２ｐ―ＧａＮ層５４の基板反対側部分に、ｎ＋−ＧａＮ領域５８が形成されている。
【００３９】
（効果）
本実施形態によれば、ＧａＮ−ＩＧＢＴ５５０は、熱ＣＶＤ成長ＳｉＮゲート絶縁膜５７を用いているので、従来のＳｉを用いたＩＧＢＴと比較して、低オン抵抗かつ高耐圧の特性を得ることができる。
【００４０】
（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記各実施形態は、ｐ型半導体層にｐ型ＧａＮ層を用いたが、ｐ型ＡｌＧａＮ層を用いることもできる。
（２）第１の実施形態、第２の実施形態、および、第３の実施形態では、ｐ型ＧａＮ層のドーパントにＭｇを用いたが、Ｚｎ等の他のｐ型ドーパントでも可能である。
（３）第１の実施形態、第２の実施形態、および、第３の実施形態の構造は、ＧａＡｓ等の他の半導体に用いることも可能である。
【符号の説明】
【００４１】
１１、３１、７１    基板
５１    導電性基板
１２、３２、７２    Ｍｇドープｐ−ＧａＮ層
５２    Ｍｇドープ第１ｐ−ＧａＮ層
５３    Ｓｉドープｎ−ＧａＮ層
５４    Ｍｇドープ第２ｐ−ＧａＮ層
１３、５７    熱ＣＶＤＳｉＮゲート絶縁膜
３３    熱ＣＶＤＳｉＮ第1ゲート絶縁膜
７３    ＳｉＯ２ゲート絶縁膜
５５    アパーチャ形成用リセス
５６    ｎ＋−ＧａＮアパーチャ
１４、５８、７４    ｎ＋−ＧａＮ領域
３４    選択成長用開口部
３５    ｎ＋−ＧａＮ選択成長層
３６    熱ＣＶＤＳｉＮ第２ゲート絶縁膜
１５、３７、７５    オーミック電極
５９    エミッタ電極
１６、３８、６０、７６    ゲート電極
６１    コレクタ電極
１００、３００、５００、７００    エピタキシャル基板
１５０、３５０、    ＧａＮ−ＭＩＳＦＥＴ
５５０    ＧａＮ−ＩＧＢＴ
７５０    ＧａＮ−ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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