(57)【要約】【課題】薄膜トランジスターで回路構成した場合であっても安定した動作をする集積回路を提供する。【解決手段】高電位源と低電位源との間に設けられた静電保護回路はＰ型トランジスターとＮ型トランジスターとが直列接続しており、Ｐ型トランジスターのソースとゲートが高電位源に接続し、Ｎ型トランジスターのソースとゲートが低電位源に接続し、Ｐ型トランジスターのドレインとＮ型トランジスターのドレインとが接続している。【選択図】図１
2011018775.tif 000002
【特許請求の範囲】
【請求項１】
高電位源と低電位源との間に設けられた静電保護回路において、
Ｐ型トランジスターとＮ型トランジスターとが互いに直列接続されており、該Ｐ型トランジスターのドレインと該Ｎ型トランジスターのドレインとが互いに電気的に接続されている事を特徴とする静電保護回路。
【請求項２】
高電位源と低電位源との間に設けられた静電保護回路において、
Ｐ型トランジスターとＮ型トランジスターとが互いに直列接続されており、該Ｐ型トランジスターのソースと該Ｎ型トランジスターのソースとが互いに電気的に接続されている事を特徴とする静電保護回路。
【請求項３】
トランジスターにより構成される内部回路と、該内部回路に接続する正電源と負電源と信号線と、該信号線に接続する静電保護回路とを有する半導体回路において、
該静電保護回路は、該正電源と該信号線との間に設けられた第一保護回路と該負電源と該信号線との間に設けられた第二保護回路とを有し、
該第一保護回路は第一Ｐ型トランジスターと第一Ｎ型トランジスターとが互いに直列接続されており、
該第一Ｐ型トランジスターのドレインと該第一Ｎ型トランジスターのドレインとが互いに電気的に接続されており、
該第二保護回路は第二Ｐ型トランジスターと第二Ｎ型トランジスターとが互いに直列接続されており、
該第二Ｐ型トランジスターのドレインと該第二Ｎ型トランジスターのドレインとが互いに電気的に接続されている事を特徴とする半導体回路。
【請求項４】
トランジスターにより構成される内部回路と、該内部回路に接続する正電源と負電源と信号線と、該信号線に接続する静電保護回路とを有する半導体回路において、
該静電保護回路は、該正電源と該信号線との間に設けられた第一保護回路と該負電源と該信号線との間に設けられた第二保護回路とを有し、
該第一保護回路は第一Ｐ型トランジスターと第一Ｎ型トランジスターとが互いに直列接続されており、
該第一Ｐ型トランジスターのソースと該第一Ｎ型トランジスターのソースとが互いに電気的に接続されており、
該第二保護回路は第二Ｐ型トランジスターと第二Ｎ型トランジスターとが互いに直列接続されており、
該第二Ｐ型トランジスターのソースと該第二Ｎ型トランジスターのソースとが互いに電気的に接続されている事を特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスターを使用した静電保護回路及び半導体回路に関する。取り分け本発明はトランジスターとして絶縁性物質上に形成される薄膜トランジスターを利用している薄膜半導体回路に関する。
【背景技術】
【０００２】
半導体集積回路には静電気放電による回路破壊を防止すべく、静電保護回路を設ける場合がある。従来の静電保護回路は電源と信号線との間にトランジスターをダイオード接続して居た（図５）。例えば図５に示す様に静電保護回路としてＰ型トランジスターを用い、Ｐ型トランジスターのソースとゲートが高電位側の配線に接続し、ドレインが低電位側の配線に接続していた。この場合、トランジスターのドレインがダイオードのアノード（陽極）に相当し、ソースがカソード（陰極）に相当する（例えば、特許文献１の図２（静電保護回路３，４）、特許文献２の図５（Ｎ型トランジスターから構成される静電保護回路３０１）参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１３６３２８号公報
【特許文献２】特開２００５−３１０９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら従来の静電保護回路を薄膜トランジスター（以下、ＴＦＴと略記する）から構成される集積回路に適応すると、集積回路の動作歩留りが著しく低いとの課題が生じて居た。又、仮令回路が正常に動作しても消費電力が大きいとの課題が発生して居た。取り分け、転写法を用いてプラスティックフィルム上にＴＦＴに依る集積回路を作製した際に斯様な弊害が際だって居た。
其処で本発明は上述の諸課題を鑑み、ＴＦＴから為る半導体集積回路が仮令プラスティックフィルム上に作られても此等回路の動作歩留りを向上させ、同時に消費電力も削減し得る静電保護回路や半導体回路を提供する事を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記課題の少なくとも一部を解決するように、以下の適用例又は形態として実現することが可能である。
【０００６】
〔適用例１〕本適用例に記載の静電保護回路は、高電位源と低電位源との間に設けられた静電保護回路において、Ｐ型トランジスターとＮ型トランジスターとが互いに直列接続されており、該Ｐ型トランジスターのドレインと該Ｎ型トランジスターのドレインとが互いに電気的に接続されている事を特徴とする。
【０００７】
〔適用例２〕本適用例に記載の静電保護回路は、高電位源と低電位源との間に設けられた静電保護回路において、Ｐ型トランジスターとＮ型トランジスターとが互いに直列接続されており、該Ｐ型トランジスターのソースと該Ｎ型トランジスターのソースとが互いに電気的に接続されている事を特徴とする。
【０００８】
〔適用例３〕本適用例に記載の半導体回路は、トランジスターにより構成される内部回路と、該内部回路に接続する正電源と負電源と信号線と、該信号線に接続する静電保護回路とを有する半導体回路において、該静電保護回路は、該正電源と該信号線との間に設けられた第一保護回路と該負電源と該信号線との間に設けられた第二保護回路とを有し、該第一保護回路は第一Ｐ型トランジスターと第一Ｎ型トランジスターとが互いに直列接続されており、該第一Ｐ型トランジスターのドレインと該第一Ｎ型トランジスターのドレインとが互いに電気的に接続されており、該第二保護回路は第二Ｐ型トランジスターと第二Ｎ型トランジスターとが互いに直列接続されており、該第二Ｐ型トランジスターのドレインと該第二Ｎ型トランジスターのドレインとが互いに電気的に接続されている事を特徴とする。
【０００９】
〔適用例４〕本適用例に記載の半導体回路は、トランジスターにより構成される内部回路と、該内部回路に接続する正電源と負電源と信号線と、該信号線に接続する静電保護回路とを有する半導体回路において、該静電保護回路は、該正電源と該信号線との間に設けられた第一保護回路と該負電源と該信号線との間に設けられた第二保護回路とを有し、該第一保護回路は第一Ｐ型トランジスターと第一Ｎ型トランジスターとが互いに直列接続されており、該第一Ｐ型トランジスターのソースと該第一Ｎ型トランジスターのソースとが互いに電気的に接続されており、該第二保護回路は第二Ｐ型トランジスターと第二Ｎ型トランジスターとが互いに直列接続されており、該第二Ｐ型トランジスターのソースと該第二Ｎ型トランジスターのソースとが互いに電気的に接続されている事を特徴とする。
【００１０】
斯くした構成を為す事で、プラスティックフィルムやガラス基板の表面帯電やＴＦＴを為す絶縁膜中の固定電荷等に依ってトランジスターのフラットバンド電圧がずれたとしても、通常使用時にはＰ型トランジスターかＮ型トランジスターのどちらかは必ずオフ状態（高抵抗状態）になる。斯くして本例は回路の誤動作を防止する効果を生じせしめ、併せてダイオードリーク（トランジスターオフ時の漏れ電流）を低減して消費電力を削減するとの効果が生まれる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態としての静電保護回路を示す回路図。
【図２】本発明の実施形態としての静電保護回路を示す回路図。
【図３】本発明の実施形態としての半導体回路を示す回路図。
【図４】本発明の実施形態としての半導体回路を示す回路図。
【図５】従来の静電保護回路を示す回路図。
【図６】ＴＦＴ特性の一例を示すグラフ。
【図７】本発明の実施形態としての回路を構成するＴＦＴの断面構造の一例を示す断面図。
【図８】ＴＦＴ特性の他の例を示すグラフ。
【発明を実施するための形態】
【００１２】
１．本発明の実施形態としての静電保護回路
本実施形態は高電位源１０と低電位源２０との間に設けられた静電保護回路に関する。高電位源１０と低電位源２０は内部回路５０に繋がり、本例の静電保護回路は内部回路５０を静電気放電から保護する機能を有する。静電保護回路は通常使用時には両電源間を電気的に遮断するが、静電気放電などで瞬間的に著しく高い電位が一方の電源に掛かった場合には両電源間を導通させる。高電位源１０や低電位源２０とは静電保護回路が導入される二本の信号線を比較して、設計上高電位になる方が高電位源１０で、設計上低電位になる方が低電位源２０である。本例で云う信号線とは半導体集積回路に入力する配線や半導体集積回路から出力する配線を指し、単純な電源も含まれる。高電位源１０の代表は正電源（Vdd）で、低電位源２０の代表は負電源（Vss、接地電位線）である。本例では静電保護回路がＰ型トランジスター３０とＮ型トランジスター４０とから成り、此等が両電源間で直列に接続されている（図１及び図２）。図１に示す静電保護回路ではＰ型トランジスター３０のソースとゲートが高電位源１０に接続し、Ｎ型トランジスター４０のソースとゲートが低電位源２０に接続し、Ｐ型トランジスター３０のドレインとＮ型トランジスター４０のドレインとが接続している。一方、図２に示す静電保護回路ではＰ型トランジスター３０のドレインが低電位源２０に接続し、Ｐ型トランジスター３０のゲートが高電位源１０に接続し、Ｎ型トランジスター４０のドレインが高電位源１０に接続し、Ｎ型トランジスター４０のゲートが低電位源２０に接続し、Ｐ型トランジスター３０のソースとＮ型トランジスター４０のソースとが接続している。電解効果トランジスターに於けるソースとドレインとの関係は、Ｎ型では双方の電位を比較して電位の低い方がソースとなり、高い方がドレインとなる。反対にＰ型では電位の高い方がソースで、低い方がドレインとなる。図１に示すトランジスター配置と図２に示すトランジスター配置とでは電源間でのＰ型トランジスター３０とＮ型トランジスター４０との位置が入れ替わっているので、Ｐ型トランジスター３０とＮ型トランジスター４０とが接続する電極が図１ではドレインとなり、図２ではソースとなる。
【００１３】
本例が効果を発揮するその原理に関しては後に詳述するが、通常動作時にはＰ型トランジスター３０かＮ型トランジスター４０のどちらか一方が必ずオフ状態に有るので高電位源１０と低電位源２０とが電気的に干渉する事はない。その為に内部回路は確実に動作する。万が一静電気放電などで、低電位源２０に著しく高い電位が瞬間的に掛かるか（例えば低電位源２０に＋１００Ｖ）、或いは高電位源１０に著しく低い電位が瞬間的に掛かると（例えば高電位源１０に−１００Ｖ）、静電保護回路を為す両トランジスターはオン状態と為って高電位源１０と低電位源２０とを導通させる。その結果、静電気放電に伴う電荷を高電位源１０と低電位源２０との両配線に分配し、静電気放電に伴う急激な電位変化を抑制する事で内部回路５０を静電破壊から保護する。反対に静電気放電などで低電位源２０に著しく低い電位が瞬間的に掛かるか（例えば低電位源２０に−１００Ｖ）、或いは高電位源１０に著しく高い電位が瞬間的に掛かると（例えば高電位源１０に＋１００Ｖ）、静電保護回路を為す両トランジスターは強いオフ状態と為って大きなオフリーク電流により高電位源１０と低電位源２０とを導通させる。
【００１４】
内部回路５０を保護するには内部回路５０で用いられているトランジスターよりも簡単に静電保護回路が高電位源１０と低電位源２０とを導通させる必要があるので、静電保護回路に用いられるトランジスターのゲート長Ｌ（チャンネル長と呼ぶこともある）は内部回路５０に用いられるトランジスターのゲート長Ｌよりも短い事が望ましい。具体的には静電保護回路に用いられるトランジスターのゲート長は内部回路５０に用いられるトランジスターのゲート長の０．８倍未満が好ましい。微細化が進んでゲート長の変動が１０％程度生じても０．８倍未満として有れば、静電保護回路を構成するトランジスターの方が間違いなく先にソースドレイン間降伏を起こしてオフリーク電流を増大させ、両電源間を導通させるからである。同様な理由で、内部回路５０を為すトランジスターをドレイン端に低濃度不純物領域（Ｎ型トランジスターではドレイン端にＮ−領域）を有するlightly‐doped drain構造（LDD構造）のトランジスターとし、静電保護回路を為すトランジスターをドレイン端まで高濃度不純物領域となるself‐aligned構造（ゲート端と高濃度不純物を有するドレイン端とがほぼ整合する構造）のトランジスターやnon‐self‐aligned構造（ゲート電極とドレインを為す高濃度不純物領域とが部分的に重なり合った構造）のトランジスターとすれば、矢張り静電保護回路が先にオフリーク電流を増大させて、内部回路５０が壊れる前に両電源間を導通させる。
【００１５】
トランジスター構造を静電保護回路と内部回路５０とで変える場合、Ｎ型トランジスターもＰ型トランジスターも内部回路５０ではLDD構造を採用し、静電保護回路では少なくともどちらか一方をself‐aligned構造とすれば、保護機能が働く。或いは内部回路５０では第一導電型トランジスター（例えばＮ型トランジスター）をLDD構造とし、第二導電型トランジスター（例えばＰ型トランジスター）をself‐aligned構造とし、静電保護回路では第一導電型トランジスターも第二導電型トランジスターもself‐aligned構造としても良い。静電保護回路のドレインコンダクタンスを大きくする意味からは、内部回路５０で用いられる最も幅広のトランジスターよりも静電保護回路で用いられるトランジスターのゲート幅（チャンネル幅）は広くするのが望ましい。内部回路５０で用いられているトランジスターの最大ゲート幅よりも静電保護回路で用いられているゲート幅を１０倍以上とすれば、ドレインコンダクタンスも静電保護回路の方が１０倍以上となり、確実に静電気を放電する。
【００１６】
２．本発明の実施形態としての半導体回路
次にトランジスターから構成される内部回路５０と、此の内部回路５０に接続する正電源１１（Vdd、例えば５Ｖ）と負電源２１（Vss、例えば０Ｖ）と信号線１５と、信号線１５に接続する静電保護回路とを有する半導体回路に関して図３と図４とを用いて説明する。
【００１７】
先と同様に信号線とは半導体から成る内部回路５０に入力する配線や内部回路５０から出力する配線を指し、単純な電源も含まれる。例えば正電源電位と負電源電位との中間の電位を有する第三の電源線も信号線に含まれる。本例の静電保護回路は通常使用時には電源線と信号線との間を電気的に遮断しているが、静電気放電などで瞬間的に著しく高い電位が一方の配線に掛かった場合には両配線間を導通させて、静電気破壊から内部回路を守る。
【００１８】
本例で使用される静電保護回路は正電源１１と信号線１５との間に設けられた第一保護回路と負電源２１と信号線１５との間に設けられた第二保護回路とから成る。第一保護回路は第一Ｐ型トランジスター３１と第一Ｎ型トランジスター４１とが直列接続しており、第二保護回路では第二Ｐ型トランジスター３２と第二Ｎ型トランジスター４２とが直列接続している。
【００１９】
図３の構成では第一Ｐ型トランジスター３１のソースとゲートが正電源１１に接続し、第一Ｎ型トランジスター４１のソースとゲートが信号線１５に接続し、第一Ｐ型トランジスター３１のドレインと第一Ｎ型トランジスター４１のドレインとが接続している。又、第二Ｐ型トランジスター３２のソースとゲートが信号線１５に接続し、第二Ｎ型トランジスター４２のソースとゲートが負電源２１に接続し、第二Ｐ型トランジスター３２のドレインと第二Ｎ型トランジスター４２のドレインとが接続している。
一方、図４の構成では、第一Ｐ型トランジスター３１のドレインが信号線１５に接続し、第一Ｐ型トランジスター３１のゲートが正電源１１に接続し、第一Ｎ型トランジスター４１のドレインが正電源１１に接続し、第一Ｎ型トランジスターのゲートが信号線１５に接続し、第一Ｐ型トランジスター３１のソースと第一Ｎ型トランジスター４１のソースとが接続している。又、第二Ｐ型トランジスター３２のドレインが負電源２１に接続し、第二Ｐ型トランジスター３２のゲートが信号線１５に接続し、第二Ｎ型トランジスター４２のドレインが信号線１５に接続し、第二Ｎ型トランジスター４２のゲートが負電源２１に接続し、第二Ｐ型トランジスター３２のソースと第二Ｎ型トランジスター４２のソースとが接続している。
【００２０】
本例が効果を発揮するその原理に関しては後に詳述するが、通常動作時には第一Ｐ型トランジスター３１乃至は第二Ｐ型トランジスター３２か第一Ｎ型トランジスター４１乃至は第二Ｎ型トランジスター４２のどちらか一方が必ずオフ状態に有るので高電位側信号（正電源１１と信号線１５とでは正電源１１が高電位側信号に、信号線１５と負電源２１とでは信号線１５が高電位側信号になる）と低電位側信号（正電源１１と信号線１５とでは信号線１５が低電位側信号に、信号線１５と負電源２１とでは負電源２１が低電位側信号になる）とが電気的に干渉する事はない。その為に内部回路は確実に動作する。万が一静電気放電などで、低電位側信号線に著しく高い電位が瞬間的に掛かるか（例えば低電位側信号線に＋１００Ｖ）、或いは高電位側信号線に著しく低い電位が瞬間的に掛かると（例えば高電位側信号線に−１００Ｖ）、第一保護回路乃至は第二保護回路を為すＰＮ両トランジスターはオン状態と為って高電位側信号線と低電位側信号線とを導通させる。
【００２１】
その結果、静電気放電に伴う電荷を高電位側信号線と低電位側信号線とに分配し、静電気放電に伴う急激な電位変化を抑制する事で内部回路５０を静電破壊から保護する。反対に静電気放電などで低電位側信号線に著しく低い電位が瞬間的に掛かるか（例えば低電位側信号線に−１００Ｖ）、或いは高電位側信号線に著しく高い電位が瞬間的に掛かると（例えば高電位側信号線に＋１００Ｖ）、第一保護回路乃至は第二保護回路を為すＰＮ両トランジスターは強いオフ状態と為って大きなオフリーク電流により高電位側信号と低電位側信号とを導通させる。
【００２２】
内部回路５０を保護するには内部回路５０で用いられているトランジスターよりも簡単に第一保護回路乃至は第二保護回路が高電位側信号線と低電位側信号線とを導通させる必要があるので、第一保護回路や第二保護回路に用いられるトランジスターのゲート長Ｌ（チャンネル長と呼ぶこともある）は内部回路５０に用いられるトランジスターのゲート長Ｌよりも短い事が望ましい。具体的には第一保護回路や第二保護回路に用いられるトランジスターのゲート長は内部回路５０に用いられるトランジスターのゲート長の０．８倍未満が好ましい。微細化が進んでゲート長の変動が１０％程度生じても０．８倍未満として有れば、第一保護回路や第二保護回路を構成するトランジスターの方が間違いなく先にソースドレイン間降伏を起こしてオフリーク電流を増大させ、両電源間を導通させるからである。同様な理由で、内部回路５０を為すトランジスターをドレイン端に低濃度不純物領域（Ｎ型トランジスターではドレイン端にＮ−領域）を有するlightly‐doped drain構造（LDD構造）のトランジスターとし、第一保護回路や第二保護回路を為すトランジスターをドレイン端まで高濃度不純物領域となるself‐aligned構造（ゲート端と高濃度不純物を有するドレイン端とがほぼ整合する構造）のトランジスターやnon‐self‐aligned構造（ゲート電極とドレインを為す高濃度不純物領域とが部分的に重なり合った構造）のトランジスターとすれば、矢張り第一保護回路や第二保護回路が先にオフリーク電流を増大させて、内部回路５０が壊れる前に両電源間を導通させる。
【００２３】
トランジスター構造を第一保護回路や第二保護回路と内部回路５０とで変える場合、Ｎ型トランジスターもＰ型トランジスターも内部回路５０ではLDD構造を採用し、第一保護回路や第二保護回路ではＮ型かＰ型の少なくともどちらか一方のトランジスターをself‐aligned構造とすれば、保護機能が働く。或いは内部回路５０では第一導電型トランジスター（例えばＮ型トランジスター）をLDD構造とし、第二導電型トランジスター（例えばＰ型トランジスター）をself‐aligned構造とし、第一保護回路や第二保護回路では第一導電型トランジスターも第二導電型トランジスターもself‐aligned構造としても良い。第一保護回路乃至は第二保護回路のドレインコンダクタンスを大きくする意味からは、内部回路５０で用いられる最も幅広のトランジスターよりも第一保護回路や第二保護回路で用いられるトランジスターのゲート幅（チャンネル幅）は広くするのが望ましい。内部回路５０で用いられているトランジスターの最大ゲート幅よりも第一保護回路や第二保護回路で用いられているゲート幅を１０倍以上とすれば、ドレインコンダクタンスも第一保護回路乃至は第二保護回路の方が１０倍以上となり、確実に静電気を放電する。
【００２４】
３．本例の作用原理と効果
本構成を為す事で、プラスティックフィルムやガラス基板上にＴＦＴにて半導体集積回路を作製した場合でも集積回路の動作歩留りは向上し、同時に消費電力も削減される。此処ではこの原理を説明する。図５に示す従来の静電保護回路をプラスティックフィルム上の回路等に適応した際には回路歩留りが著しく低かった。この原因を出願人が鋭意調査したところ、フィルム表面に剥離帯電などの電荷が存在し、これがＴＦＴのしきい値電圧を変動させている事が回路不良の原因と判明した。図６に示す様な良好なトランジスターではゲート電圧が０ＶでＮ型トランジスターもＰ型トランジスターも十分に低いドレイン電流となる（トランジスターはオフ状態にある）。その為に従来の静電気保護回路（図５）もきちんと動作する。所が、樹脂の表面帯電やＴＦＴを為す絶縁膜中（例えば下地絶縁膜中やゲート絶縁膜中）の固定電荷等が存在すると、フラットバンド電圧がずれ、それに応じてしきい値電圧もずれる。例えばガラス基板表面やプラスティック基板表面に負の電荷が存在すると、ＴＦＴ特性は図８に示す様に全体的にゲート電位の正方向（右方向）にずれる。この為にゲート電位が０Ｖの際にＰ型トランジスターがオフ状態にならず、オフ状態にも拘わらずドレインコンダクタンスが或る程度大きくなって仕舞う。こうなると図５の従来回路では通常使用時に高電位側信号（例えば正電源１１）と低電位側信号（例えば信号線１５）とが干渉し、内部回路は動作しなくなる。又、仮令動作しても静電保護回路を通じた漏れ電流が増大し、消費電力が著しく高くなって仕舞う。
【００２５】
これに対して本構成では、図７に示す様に仮令基板表面が帯電していたり（図７では基板６０の表面が負の電荷７０により負に帯電している例を示している）、或いは下地絶縁膜８０中やゲート絶縁膜中に固定電荷が存在するなどして、トランジスターのフラットバンド電圧がずれたとしても（図８に示す様な伝達特性になったとしても）、通常使用時にはＰ型トランジスター３０乃至は３１、３２か、Ｎ型トランジスター４０乃至は４１、４２のどちらかは必ずオフ状態（高抵抗状態）になる。図８の例では基板表面に存在する負電荷に依りしきい値電圧がプラスにずれ、Ｐ型トランジスターのドレインコンダクタンスは大きくなっているが、Ｎ型トランジスターは完全なオフ状態にあり、通常使用時には静電保護回路が設けられた二本の配線間を流れる電流はきわめて小さい。要するに本構成の静電保護回路は、通常使用時に静電保護回路が導入された二本の信号線間は電気的に遮断するので、それらが干渉し合う不具合が発生する可能性が極めて小さい。斯くして本例は半導体集積回路がガラスやプラスティックと云った帯電し易い絶縁物質上に作製されても、その回路の誤動作を防止する効果を生じせしめ（内部回路の動作歩留りを向上させ）、併せて静電保護回路を介したダイオードリーク（トランジスターオフ時の漏れ電流）を低減して消費電力を削減するとの効果が生まれるのである。
【００２６】
４．効果の検証
具体的な数値を用いて本例の効果を検証する。此処では高電位源に５Ｖを印加し、低電位源を０Ｖとした例を用いる。又、負の固定電荷によりＴＦＴの伝達特性が図８に示す様にずれている状態を想定する。
【００２７】
図１に示す本構成の静電保護回路では、Ｐ型トランジスターのオフリーク電流が大きくとも、Ｎ型トランジスターがしっかりとオフ状態を維持するので、ドレイン電位は最終的に５Ｖ近傍となり、図８のＴＦＴでは高電位源と低電位源との間で静電保護回路を介する漏れ電流は１０-12Ａ程度となって、両電源間は遮断される。この場合、Ｎ型トランジスター４０が高抵抗状態になっている。
これに対して従来の静電保護回路ではＰ型トランジスターのオフリーク電流がそのまま静電保護回路を介する漏れ電流になるので、その規模は１０-6Ａ程度となり、電源間の信号干渉が生じる。電源間の信号干渉は無論回路の動作不良を引き起こし、無駄な電力を消費する。この例が示す通り、固定電荷で同じだけＴＦＴのしきい値電圧がずれても本例構成では漏れ電流を従来よりも著しく小さくして、回路を正常動作させるとの効果が認められる。
【００２８】
図２や図４の構成ではドレイン電位がＰＮ両トランジスターで固定され、ソース電位が高電位と低電位の中間でＰＮ両トランジスターのドレイン電流を等しくする電位に定まるので、ＰＮ両トランジスターのソースドレイン電圧がＰＮ両トランジスターに分割され、静電保護回路の漏れ電流は図１や図３に示す構成よりも更に小さくなる。例えば図８の場合、ソース電位は２．５Ｖ位になり、それに伴い静電保護回路を介する漏れ電流は１０-13Ａ程度へと更に低減される。又、電源間の電位差（本例では５Ｖ−０Ｖ＝５Ｖ）は各トランジスターに於いてはソースドレイン電圧（Vds）とソースゲート電圧（Vgs）とに分割される。此の為にどちらか一方のトランジスターをLDD構造とした場合、LDDＴＦＴではオフ電流のVds依存性が非常に小さいので、漏れ電流は他方のトランジスターの最小電流となる様にソース電位が定まる。斯うして漏れ電流は１０-13Ａ程度から更に低減され、通常使用時に両電源間を流れる電流が無視できるほどに小さくなり、静電保護回路に起因する回路動作不良を無くす事が実現する。即ち図２や図４の構成ではＰＮ両トランジスターの一方をLDD構造とすれば、静電保護回路に起因する回路動作不良や消費電力増大と云った課題を非常に効果的に解決出来る。
【００２９】
此等の検証結果が示す様に、本例構成の静電保護回路では信号線間の干渉を、仮令トランジスターのフラットバンド電圧がずれても、従来よりも著しく低減させ、回路歩留りを向上させると共に消費電力をも低減する。取り分け帯電し易い絶縁物質上に作られたＴＦＴ回路でその効果は顕著となる。又、絶縁物質でもガラスよりはプラスティックを基板に使用した場合の方が効果は明瞭となる。これはガラスよりもプラスティックの方が帯電し易い為で、製造途上に固定電荷が閉じ込められ易い事に起因する。又、剥離帯電は非常に大きいので、ＴＦＴの剥離工程を伴う転写法で作製されたプラスティックフィルム上のＴＦＴ回路にて取り分け本例はその効果を発揮する。
【符号の説明】
【００３０】
１０…高電位源、１１…正電源（Vdd）、１５…信号（Vsig）、２０…低電位源、２１…負電源、３０…Ｐ型トランジスター、３１…第一Ｐ型トランジスター、３２…第二Ｐ型トランジスター、４０…Ｎ型トランジスター、４１…第一Ｎ型トランジスター、４２…第二Ｎ型トランジスター、５０…内部回路、６０…基板、７０…電荷、８０…下地絶縁膜。
【図１】
2011018775.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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