(57)【要約】【課題】プッシュプル方式を備えるＬＤ駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減する。【解決手段】ＬＤ駆動回路１は、変調電流ＩＭＯＤ１，ＩＭＯＤ２を生成する回路であって、トランジスタＱ７，Ｑ８のベースに受けた入力信号ＩＮＰ，ＩＮＮを反転増幅する反転増幅回路１１，１２と、反転増幅回路１１，１２の出力をベースに受け、エミッタが駆動用トランジスタＱ１，Ｑ２のベースに接続されたトランジスタＱ５，Ｑ６と、トランジスタＱ５，Ｑ６のエミッタに接続された定電流回路１３，１４と、トランジスタＱ７，Ｑ８を流れる電流のミラー電流を生成するカレントミラー回路１５，１６とを備える。カレントミラー回路１５，１６を構成するトランジスタＱ４，Ｑ３は、定電流回路１３，１４と並列に接続されている。【選択図】図１
2011142173.tif 000002
【特許請求の範囲】
【請求項１】
レーザダイオードを駆動する駆動用トランジスタの制御端子に信号を提供する制御回路であって、
第１のトランジスタを含み、該第１のトランジスタの制御端子に受けた入力信号を反転増幅する反転増幅回路と、
前記反転増幅回路の出力を制御端子に受けるとともに、エミッタまたはソースに相当する一方の電流端子が前記駆動用トランジスタの前記制御端子に接続された第２のトランジスタと、
前記第２のトランジスタの前記一方の電流端子と定電位線との間に接続された第３のトランジスタを含む定電流回路と、
前記第１のトランジスタを流れる電流のミラー電流を生成するカレントミラー回路と
を備え、
前記カレントミラー回路に含まれる、前記ミラー電流を生成するトランジスタが前記第３のトランジスタと並列に接続されている、制御回路。
【請求項２】
レーザダイオードを駆動するための差動信号を生成するレーザダイオード駆動回路であって、
請求項１に記載された制御回路の構成を各々備え、一対の相補信号を受ける第１及び第２の制御回路部と、
前記第１及び第２の制御回路部からの各出力信号をそれぞれの制御端子に受ける一対の駆動用トランジスタを有し、該出力信号に応じて前記差動信号を生成する差動増幅回路部と
を備える、レーザダイオード駆動回路。
【請求項３】
前記第１の制御回路部における前記カレントミラー回路の前記ミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第１の容量素子と、
前記第２の制御回路部における前記カレントミラー回路の前記ミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第２の容量素子と
を更に備え、
前記第１の容量素子の他端には、前記第１の制御回路部の出力信号に対して位相が反転された信号が入力され、
前記第２の容量素子の他端には、前記第２の制御回路部の出力信号に対して位相が反転された信号が入力される、請求項２に記載のレーザダイオード駆動回路。
【請求項４】
前記一対の駆動用トランジスタを流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくように前記第１及び第２の制御回路部における前記第１のトランジスタを流れる電流量を制御する帰還回路部を更に備える、請求項２または３に記載のレーザダイオード駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザダイオード（以下、ＬＤという）を例えば１０Ｇｂｐｓといった高速で駆動する駆動用トランジスタの制御端子に信号を提供する制御回路、及びこの制御回路を備えるレーザダイオード駆動回路に関するものである。
【背景技術】
【０００２】
図１１は、特許文献１に記載された従来のＬＤ駆動回路の構成を示す回路図である。図１１に示すＬＤ駆動回路１００Ａは、ＬＤ１０１を駆動するための回路であって、ＬＤ１０１にバイアス電流を供給するためにＬＤ１０１と直列に接続されたインダクタ１０２及びバイアス電流源１０３と、ＬＤ１０１に変調電流を供給するためのドライバ回路を構成する一対の駆動用トランジスタ１０４，１０５及び電流源１０６とを備える。駆動用トランジスタ１０４のコレクタはＬＤ１０１に接続されており、駆動用トランジスタ１０５のコレクタはダミー抵抗１０７に接続されている。駆動用トランジスタ１０４，１０５のエミッタは共に電流源１０６に接続されている。
【０００３】
このＬＤ駆動回路１００Ａでは、駆動用トランジスタ１０４，１０５の各ベースに、トランジスタ１０８，１０９によって構成されるエミッタフォロワ回路から信号が入力される。また、トランジスタ１０８，１０９の各エミッタと負電源配線との間には定電流源１１３，１１４がそれぞれ接続されている。なお、トランジスタ１０８，１０９のベースには、プリドライバ回路１１０から相補的な一対の信号が提供される。プリドライバ回路１１０は互いに並列に接続された一対のトランジスタ１１１，１１２を含んでおり、これら一対のトランジスタ１１１，１１２の各ベースに相補的な入力信号Ｖｉｎが与えられる。
【０００４】
上述したような構成を備えるＬＤ駆動回路に関しては、特許文献２にも同様のものが記載されている。
【０００５】
特許文献３には、演算増幅器（オペアンプ）に搭載される半導体集積回路が記載されている。この半導体集積回路は、相補的な一対の入力信号を受けて、出力段のバッファ回路をプッシュプル方式で駆動することにより、出力信号の立ち上がり特性及び立ち下がり特性を改善している。
【０００６】
特許文献４には、例えばショットキゲート型ＦＥＴを用いたデジタル集積回路の論理ゲートとして用いられる半導体回路が記載されている。この半導体回路では、ソースフォロワ回路を構成するトランジスタのゲート端子に、当該ゲート信号に対して逆位相となる信号がキャパシタを介して入力される。これにより、立ち上がり／立ち下がり遷移時に限ってトランジスタのバイアスを正の電圧に変更し、当該トランジスタに流れる電流を増加させ、立ち上がり／立ち下がり特性を改善している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７１４５９２８号公報
【特許文献２】米国特許第５８８３９１０号公報
【特許文献３】特開２００５−０３３７８０号公報
【特許文献４】特開平０２−０２３７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１１に示すようなＬＤ駆動回路では、ＬＤ１０１に大きな変調電流を供給する必要がある。そのため、ドライバ回路を構成する駆動用トランジスタ１０４，１０５には、出力電流の大きなトランジスタが必要となる。したがって、駆動用トランジスタ１０４，１０５の入力容量Ｃｂｅが大きくなる。そして、この大きな入力容量Ｃｂｅによりドライバ回路の時定数が遅くなることを防ぐため、入力容量Ｃｂｅに蓄えられる電荷を素早く充電／放電することが好ましい。
【０００９】
従来、入力容量Ｃｂｅの電荷を素早く充放電するために、エミッタフォロア回路（トランジスタ１０８，１０９）によってプリドライバ回路１１０側の出力インピーダンスを低減させていたが、出力インピーダンスを十分に低減するためには、エミッタフォロア回路の電流量（すなわち定電流源１１３，１１４の電流量）を大きくする必要があり、消費電力の増大を招く。また、エミッタフォロア回路が入力容量Ｃｂｅを充電する際にはトランジスタ１０８，１０９を介して素早く電荷を供給することが可能であるが、入力容量Ｃｂｅを放電する際には、定電流源１１３，１１４による一定速度の放電となり、放電時間が充電時間と比べて遅くなる傾向があった。このような問題を解消するためには、定電流源１１３，１１４の電流量を更に大きくする必要があり、消費電力の更なる増大を招いてしまう。
【００１０】
また、特許文献１には、図１２に示す回路も示されている。この回路１００Ｂでは、上述したＬＤ駆動回路１００Ａの構成に加え、一対のトランジスタ１１５，１１６が設けられている。トランジスタ１１５のコレクタはトランジスタ１０８及び定電流源１１３からなるエミッタフォロア回路の出力端に接続され、トランジスタ１１６のコレクタはトランジスタ１０９及び定電流源１１４からなるエミッタフォロア回路の出力端に接続されている。そして、トランジスタ１１５，１１６のエミッタは抵抗を介して負電源配線に接続されている。
【００１１】
ここで、トランジスタ１１５，１１６の入力位相と、トランジスタ１０８，１０９の入力位相とが互いに逆相なので、トランジスタ１０８，１０９，１１５，及び１１６は、プッシュプル回路を構成している。したがって、駆動用トランジスタ１０４，１０５の入力容量Ｃｂｅに蓄積された電荷をトランジスタ１１５，１１６を介して放電させることができる。しかしながら、この回路では、トランジスタ１１１，１１２及びトランジスタ１０８，１０９を含むプッシュ側回路と、トランジスタ１１５，１１６からなるプル側回路との遅延差を解消する為に、トランジスタ１１７，１１８によるエミッタフォロア回路が別途必要となる。したがって、このような遅延差を解消するための回路の分、余計な電力を消費してしまうという問題がある。また、このような遅延差を解消するために、集積回路のレイアウトが複雑になるという問題もある。トランジスタ１１１，１１２での遅延時間を算出する際には抵抗Ｒｃの値を考慮する必要があるのに対し、トランジスタ１１７，１１８での遅延時間を算出する際にはトランジスタ単体の遅延のみを考慮すれば足りるからである。
【００１２】
本発明は、上記した問題点に鑑みてなされたものであり、プッシュプル方式を備えるレーザダイオード駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減することを目的とする。
【課題を解決するための手段】
【００１３】
上記した課題を解決するために、本発明による制御回路は、レーザダイオードを駆動する駆動用トランジスタの制御端子に信号を提供する制御回路であって、第１のトランジスタを含み、該第１のトランジスタの制御端子に受けた入力信号を反転増幅する反転増幅回路と、反転増幅回路の出力を制御端子に受けるとともに、エミッタまたはソースに相当する一方の電流端子が駆動用トランジスタの制御端子に接続された第２のトランジスタと、第２のトランジスタの一方の電流端子と定電位線との間に接続された第３のトランジスタを含む定電流回路と、第１のトランジスタを流れる電流のミラー電流を生成するカレントミラー回路とを備え、カレントミラー回路に含まれる、ミラー電流を生成するトランジスタが第３のトランジスタと並列に接続されていることを特徴とする。
【００１４】
この制御回路の第１のトランジスタの制御端子に入力信号としてローレベルの信号が入力されると、該入力信号が反転増幅（すなわちハイレベルに変換）されて第２のトランジスタの制御端子へ提供される。第２のトランジスタのエミッタまたはソースに相当する電流端子は第３のトランジスタを介して定電位線に接続されているため、この第２のトランジスタはエミッタフォロア（またはソースフォロア）回路を構成している。第２のトランジスタの制御端子に上記信号が提供されると、第２のトランジスタがオン状態となり、駆動用トランジスタの制御端子に第２のトランジスタのエミッタ（ソース）出力が提供される。その際、駆動用トランジスタの入力容量Ｃｂｅには第２のトランジスタから電荷が供給され、駆動用トランジスタは素早く立ち上がる。
【００１５】
また、第１のトランジスタの制御端子に入力信号としてハイレベルの信号が入力されると、該入力信号が反転増幅（すなわちローレベルに変換）されて第２のトランジスタの制御端子へ提供される。これにより、第２のトランジスタがオフ状態となり、駆動用トランジスタの動作も停止する。このとき、第１のトランジスタはオン状態であり、第１のトランジスタのミラー電流を生成するトランジスタが第３のトランジスタと並列に接続されているので、該トランジスタを介して駆動用トランジスタの入力容量Ｃｂｅから電荷が放電される。これにより、駆動用トランジスタは素早く立ち下がることができる。
【００１６】
このように、本発明の制御回路によれば、エミッタフォロア回路を構成する第２のトランジスタの電流量を抑えつつ入力容量Ｃｂｅの電荷を素早く充放電でき、且つ、カレントミラー回路のミラー電流を生成するトランジスタは駆動用トランジスタの動作が停止している間のみ動作するので、図１１に示したような従来の回路と比較して消費電力を低減できる。
【００１７】
また、上記制御回路においては、プッシュ側回路（第２のトランジスタ）からの出力信号と、プル側回路（ミラー電流を生成するトランジスタ）を流れる電流との時間のずれ（遅延）については、入力信号を入力する第１のトランジスタの制御端子から駆動用トランジスタの制御端子に至るまでのプッシュ側回路及びプル側回路の経路に含まれるトランジスタの個数が互いに等しいことから、殆ど発生しない。したがって、本発明の制御回路によれば、プッシュ側回路とプル側回路の遅延差を低減し、集積回路のレイアウトを簡単にできる。
【００１８】
また、本発明によるレーザダイオード駆動回路は、レーザダイオードを駆動するための差動信号を生成するレーザダイオード駆動回路であって、上記制御回路の構成を各々備え、一対の相補信号を受ける第１及び第２の制御回路部と、第１及び第２の制御回路部からの各出力信号をそれぞれの制御端子に受ける一対の駆動用トランジスタを有し、該出力信号に応じて差動信号を生成する差動増幅回路部とを備えることを特徴とする。このＬＤ駆動回路によれば、上述した制御回路を備えることによって、従来のＬＤ駆動回路と比較して消費電力を低減できる。
【００１９】
また、上記レーザダイオード駆動回路は、第１の制御回路部におけるカレントミラー回路のミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第１の容量素子と、第２の制御回路部におけるカレントミラー回路のミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第２の容量素子とを更に備え、第１の容量素子の他端には、第１の制御回路部の出力信号に対して位相が反転された信号が入力され、第２の容量素子の他端には、第２の制御回路部の出力信号に対して位相が反転された信号が入力されることが好ましい。これにより、第１及び第２の制御回路部のそれぞれにおいて、駆動用トランジスタの動作が停止する際（すなわち各制御回路部の出力信号が立ち下がる際）、駆動用トランジスタの入力容量Ｃｂｅからの電荷を各容量素子へ瞬時に放電することができるので、入力容量Ｃｂｅの電荷をより早く放電することができる。
【００２０】
また、上記レーザダイオード駆動回路は、一対の駆動用トランジスタを流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくように第１及び第２の制御回路部における第１のトランジスタを流れる電流量を制御する帰還回路部を更に備えることが好ましい。これにより、ＬＤへ出力される駆動電流を周囲温度等にかかわらず一定に保つことができる。
【発明の効果】
【００２１】
本発明によれば、プッシュプル方式を備えるＬＤ駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減できる。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明に係る、制御回路を含むＬＤ駆動回路の一実施形態の構成を示す回路図である。
【図２】図２（ａ）及び図２（ｂ）は、本実施形態のＬＤ駆動回路１による応答特性の一例を示すグラフである。
【図３】図３は、ＬＤ駆動回路１からカレントミラー回路１５，１６を省いた従来のＬＤ駆動回路による応答特性の一例を示すグラフである。
【図４】図４（ａ）は、本実施形態のＬＤ駆動回路１によるアイパターンを示す図であり、図４（ｂ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路によるアイパターンを示す図である。
【図５】図５は、駆動用トランジスタＱ１，Ｑ２のベース電圧（正相Ｐ１，逆相Ｎ１）の時間変化を示すグラフである。図５（ａ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路の場合を示しており、図５（ｂ）は、本実施形態のＬＤ駆動回路１の場合を示している。
【図６】図６は、駆動用トランジスタＱ１，Ｑ２のベース電流（正相Ｐ２，逆相Ｎ２）の時間変化を示すグラフである。図６（ａ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路の場合を示しており、図６（ｂ）は、本実施形態のＬＤ駆動回路１の場合を示している。
【図７】図７は、正相側のエミッタフォロア回路の電流関係（プッシュ側電流Ｐｕｓｈ、プル側電流Ｐｕｌｌ、及びベース電流Ｂａｓｅ）の時間変化を示すグラフである。図７（ａ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路の場合を示しており、図７（ｂ）は、本実施形態のＬＤ駆動回路１の場合を示している。
【図８】図８は、本発明に係る、制御回路を含むＬＤ駆動回路の一変形例を示す回路図であり、ＬＤ駆動回路１のうち第１の制御回路部に関わる部分のみ選択的に示している。
【図９】図９は、本発明に係る、制御回路を含むＬＤ駆動回路の一変形例を示す回路図であり、ＬＤ駆動回路１のうち第２の制御回路部に関わる部分のみ選択的に示している。
【図１０】図１０は、本変形例における応答特性を示すグラフである。
【図１１】図１１は、特許文献１に記載された従来のＬＤ駆動回路の構成を示す回路図である。
【図１２】図１２は、特許文献１に記載された別の回路の構成を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら本発明による制御回路及びＬＤ駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下の説明において、本発明を構成するトランジスタとしてバイポーラトランジスタを例示し、制御端子としてベース端子を、電流端子としてエミッタ端子及びコレクタ端子を例示するが、本発明を構成するトランジスタは電界効果トランジスタ（ＦＥＴ）であってもよい。その場合、以下の説明におけるベースはゲートと、エミッタはソースと、コレクタはドレインとそれぞれ置き換えるものとする。
【００２４】
図１は、本発明に係る、制御回路を含むＬＤ駆動回路の一実施形態の構成を示す回路図である。同図に示されるＬＤ駆動回路１は、ＬＤ２を駆動するための差動信号である変調電流ＩＭＯＤ１，ＩＭＯＤ２を生成する回路であって、第１及び第２の制御回路部を備える。
【００２５】
第１の制御回路部は、ＬＤ２を駆動する駆動用トランジスタＱ１のベースに出力信号Ｓｏｕｔ１を提供する回路である。この第１の制御回路部は、一対の相補的な入力信号ＩＮＰ，ＩＮＮのうち一方の入力信号ＩＮＰを受け、該入力信号ＩＮＰに基づいて出力信号Ｓｏｕｔ１を生成する。また、第２の制御回路部は、ＬＤ２を駆動する駆動用トランジスタＱ２のベースに出力信号Ｓｏｕｔ１を提供する回路である。この第２の制御回路部は、一対の入力信号ＩＮＰ，ＩＮＮのうち他方の信号ＩＮＮを受け、該信号ＩＮＮに基づいて出力信号Ｓｏｕｔ２を生成する。なお、一対の入力信号ＩＮＰ及びＩＮＮは、例えば毎秒１０ギガビットといった極めて高速な二値信号であり、常に互いに相反するレベルを示す。入力信号ＩＮＰ，ＩＮＮは、ＬＤ駆動回路１の前段部からの入力され、その信号振幅はピーク時で相対的に４００［ｍＶ］以上である。
【００２６】
第１の制御回路部は、トランジスタＱ７（第１のトランジスタ）を含む反転増幅回路１１と、トランジスタＱ５（第２のトランジスタ）と、第３のトランジスタ（不図示）を含む定電流回路１３と、カレントミラー回路１５とを備える。また、第２の制御回路部は、トランジスタＱ８（第１のトランジスタ）を含む反転増幅回路１２と、トランジスタＱ６（第２のトランジスタ）と、第３のトランジスタ（不図示）を含む定電流回路１４と、カレントミラー回路１６とを備える。
【００２７】
第１の制御回路部の反転増幅回路１１は、トランジスタＱ７のベースに受けた入力信号ＩＮＰを反転増幅する。反転増幅回路１１は、トランジスタＱ７と、トランジスタＱ７のコレクタ側に直列に接続された抵抗Ｒ４とを有する。反転増幅回路１１の抵抗Ｒ４側の一端は、ＰＭＯＳトランジスタＭ１を介して一方の定電位線である正電源配線１７に接続されている。反転増幅回路１１のトランジスタＱ７側の一端（すなわちトランジスタＱ７のエミッタ）は、カレントミラー回路１５を介して他方の定電位線である負電源配線１８に接続されている。このような構成により、反転増幅回路１１は、エミッタ接地増幅回路を構成している。なお、このエミッタ接地増幅回路の利得Ａ１は、以下の式（１）で与えられる。
Ａ１＝Ｒ４／（１／ｇｍ７＋１／ｇｍ９＋Ｒ６）…（１）
ここで、ｇｍ７はトランジスタＱ７のトランスコンダクタンス、ｇｍ９はトランジスタＱ９のトランスコンダクタンスを表している。反転増幅回路１１は、トランジスタＱ７のコレクタと抵抗Ｒ４との間の増幅された電圧信号を、反転信号ＩＮＰ２としてトランジスタＱ５のベースに提供する。なお、正電源配線１７の電位は例えば３［Ｖ］であり、負電源配線１８の電位は例えば０［Ｖ］である。
【００２８】
第２の制御回路部の反転増幅回路１２は、トランジスタＱ８のベースに受けた入力信号ＩＮＮを反転増幅する。反転増幅回路１２は、トランジスタＱ８と、トランジスタＱ８のコレクタ側に直列に接続された抵抗Ｒ３とを有する。反転増幅回路１２の抵抗Ｒ３側の一端は、ＰＭＯＳトランジスタＭ１を介して正電源配線１７に接続されている。反転増幅回路１２のトランジスタＱ８側の一端（すなわちトランジスタＱ８のエミッタ）は、カレントミラー回路１６を介して負電源配線１８に接続されている。このような構成により、反転増幅回路１２は、エミッタ接地増幅回路を構成している。このエミッタ接地増幅回路の利得Ａ２は、以下の式（２）で与えられる。
Ａ２＝Ｒ３／（１／ｇｍ８＋１／ｇｍ１０＋Ｒ５）…（２）
ここで、ｇｍ８はトランジスタＱ８のトランスコンダクタンス、ｇｍ１０はトランジスタＱ１０のトランスコンダクタンスを表している。反転増幅回路１２は、トランジスタＱ８のコレクタと抵抗Ｒ３との間の増幅された電圧信号を、反転信号ＩＮＮ２としてトランジスタＱ６のベースに提供する。
【００２９】
第１の制御回路部のトランジスタＱ５は、反転増幅回路１１からの出力である反転信号ＩＮＰ２をベースに受ける。トランジスタＱ５のエミッタ（すなわち一方の電流端子）は、駆動用トランジスタＱ１のベースに接続されており、且つ定電流回路１３を介して負電源配線１８に接続されている。トランジスタＱ５のコレクタ（他方の電流端子）は、正電源配線１７に接続されている。このような構成により、トランジスタＱ５は、いわゆるエミッタフォロア回路を構成する。トランジスタＱ５は、エミッタ出力を出力信号Ｓｏｕｔ１として駆動用トランジスタＱ１のベースに提供する。
【００３０】
同様に、第２の制御回路部のトランジスタＱ６は、反転増幅回路１２からの出力である反転信号ＩＮＮ２をベースに受ける。トランジスタＱ６のエミッタは、駆動用トランジスタＱ２のベースに接続されており、且つ定電流回路１４を介して負電源配線１８に接続されている。トランジスタＱ６のコレクタは、正電源配線１７に接続されている。このような構成により、トランジスタＱ６はエミッタフォロア回路を構成する。トランジスタＱ６は、エミッタ出力を出力信号Ｓｏｕｔ２として駆動用トランジスタＱ２のベースに提供する。
【００３１】
第１の制御回路部の定電流回路１３は、トランジスタＱ５のエミッタと負電源配線１８との間に直列に接続された、図示しない第３のトランジスタ及び抵抗を含む。同様に、第２の制御回路部の定電流回路１４は、トランジスタＱ６のエミッタと負電源配線１８との間に直列に接続された、図示しない第３のトランジスタ及び抵抗を含む。これらの第３のトランジスタのベースに所定の一定電圧が印加されることにより、定電流回路１３，１４にはそれぞれ一定の電流ＩＥＦ１ｕ，ＩＥＦ２ｕが流れる。
【００３２】
第１の制御回路部のカレントミラー回路１５は、トランジスタＱ７のエミッタにダイオード接続（ベース−エミッタ間が短絡）されたトランジスタＱ９と、トランジスタＱ９のエミッタと負電源配線１８との間に接続された抵抗Ｒ６と、定電流回路１３と並列に接続されたトランジスタＱ４と、トランジスタＱ４のエミッタと負電源配線１８との間に接続された抵抗Ｒ８とを有する。トランジスタＱ４のベースは、トランジスタＱ９のベースに接続されている。カレントミラー回路１５は、トランジスタＱ７を流れるコレクタ−エミッタ間電流のミラー電流ＩＥＦ１ｄを、トランジスタＱ４によって生成する。
【００３３】
このカレントミラー回路１５の動作の詳細を以下に説明する。バイポーラトランジスタのベースとエミッタは同相で動作するので、入力信号ＩＮＰがハイレベルになると、トランジスタＱ７のエミッタ電位も高くなる。トランジスタＱ９はダイオード接続されているのでそのベース電位も上昇し、トランジスタＱ９及び抵抗Ｒ６を流れる電流が増し、抵抗Ｒ６による電圧降下が大きくなってトランジスタＱ９のベース電位が上昇する。トランジスタＱ９のベースはトランジスタＱ４のベースと短絡されているので、トランジスタＱ４及び抵抗Ｒ８を流れる電流も同様に増加する。
【００３４】
なお、抵抗Ｒ６を流れる電流が大きくなると、抵抗Ｒ４による電圧降下が大きくなってトランジスタＱ７のコレクタ電位が低下する。これにより、トランジスタＱ５のエミッタ電位、すなわち出力信号Ｓｏｕｔ１の電圧値が低下する。しかし、定電流回路１３は定電流源として機能しているので、電流ＩＥＦ１ｕは定電流回路１３の両端電位にかかわらずほぼ一定となる。すなわち、トランジスタＱ５のエミッタ電位が変化しても、電流ＩＥＦ１ｕの大きさは実質的に変化しない。
【００３５】
また、入力信号ＩＮＰがローレベルになると、トランジスタＱ７及びＱ９、並びに抵抗Ｒ６を流れる電流量が減り、トランジスタＱ９のベース電位が低下する。これにより、トランジスタＱ４及び抵抗Ｒ８を流れる電流も減少する。
【００３６】
第２の制御回路部のカレントミラー回路１６は、上述したカレントミラー回路１５と同様に、トランジスタＱ８のエミッタにダイオード接続されたトランジスタＱ１０と、トランジスタＱ１０のエミッタと負電源配線１８との間に接続された抵抗Ｒ５と、定電流回路１４と並列に接続されたトランジスタＱ３と、トランジスタＱ３のエミッタと負電源配線１８との間に接続された抵抗Ｒ７とを有する。トランジスタＱ３のベースは、トランジスタＱ１０のベースに接続されている。カレントミラー回路１６は、トランジスタＱ８を流れるコレクタ−エミッタ間電流のミラー電流ＩＥＦ２ｄを、トランジスタＱ３によって生成する。なお、このカレントミラー回路１６の動作の詳細は、カレントミラー回路１５と同様である。
【００３７】
また、本実施形態のＬＤ駆動回路１は、差動増幅回路部を更に備える。差動増幅回路部は、一対の駆動用トランジスタＱ１，Ｑ２と、抵抗Ｒ１，Ｒ２，及びＲＭＯＤとを有する。駆動用トランジスタＱ１のコレクタは、抵抗Ｒ２を介して正電源配線１７に接続されるとともに、容量素子Ｃ３を介してＬＤ２のアノードに接続されている。駆動用トランジスタＱ２のコレクタは、抵抗Ｒ１を介して正電源配線１７に接続されるとともに、容量素子Ｃ４を介してＬＤ２のカソードに接続されている。駆動用トランジスタＱ１，Ｑ２のエミッタは、抵抗ＲＭＯＤを介して負電源配線１８に接続されている。この差動増幅回路部は、ＬＤ２を駆動するための信号Ｓｏｕｔ１，Ｓｏｕｔ２に応じた差動信号として、変調電流ＩＭＯＤ１，ＩＭＯＤ２を生成する。なお、抵抗Ｒ１及びＲ２はバックターミネーション抵抗であり、ＬＤ２側からの反射波を吸収し、多重反射を防止する。また、抵抗ＲＭＯＤは変調電流ＩＭＯＤ１，ＩＭＯＤ２の大きさを決める抵抗である。容量素子Ｃ３，Ｃ４はＬＤ２を差動駆動するための結合容量である。
【００３８】
ＬＤ２のアノードと正電源配線１７との間にはインダクタＬ１が接続されており、ＬＤ２のカソードと負電源配線１８との間にはインダクタＬ２が接続されている。また、ＬＤ２及びインダクタＬ１，Ｌ２と直列に、電流源１９が接続されている。インダクタＬ１，Ｌ２は直流バイアス電流をＬＤ２に供給し、且つＬＤ２のアノードまたはカソードから見た高周波インピーダンスを高くする、いわゆるバイアス−Ｔ動作を実現するために用いられる。電流源１９は、ＬＤ２に直流バイアス電流を供給するための電流源である。なお、本実施形態では電流源１９がＬＤ２から見て負電源配線１８側に配置されているが、正電源配線１７側に配置されてもよい。その場合、インダクタＬ２は負電源配線１８に直接接続される。また、本実施形態では、ＬＤ２を差動駆動する回路構成を有しているが、片相駆動でもよく、また結合容量（容量素子Ｃ３，Ｃ４）を介さずにＬＤ２が差動増幅回路部に直接的に接続されてもよい。
【００３９】
また、本実施形態のＬＤ駆動回路１は、帰還回路部を更に備える。帰還回路部は、変調電流ＩＭＯＤ１，ＩＭＯＤ２の大きさを制御する負帰還回路であり、オペアンプ２０と、変調電流設定電圧ＶＭＯＤを生成する電源２１と、ＰＭＯＳトランジスタＭ１とを有する。オペアンプ２０の非反転入力端子は抵抗ＲＭＯＤとトランジスタＱ１，Ｑ２のエミッタとの間に接続されており、オペアンプ２０の反転入力端子には電源２１から変調電流設定電圧ＶＭＯＤが入力される。オペアンプ２０からの出力電圧は、ＰＭＯＳトランジスタＭ１のゲートへ入力される。ＰＭＯＳトランジスタＭ１のソースは正電源配線１７に接続されており、ドレインは負電源配線１８に接続されている。
【００４０】
この帰還回路部は、一対の駆動用トランジスタＱ１，Ｑ２を流れる変調電流ＩＭＯＤ１，ＩＭＯＤ２の電流量に相当する、抵抗ＲＭＯＤの両端電圧に基づいて、該電流量が所定値に近づくようにトランジスタＱ７，Ｑ８を流れる電流量を制御する。
【００４１】
具体的には、変調電流設定電圧ＶＭＯＤがオペアンプ２０の反転入力端子に印加されると、抵抗ＲＭＯＤの両端電圧が変調電流設定電圧ＶＭＯＤに近づくように動作する。すなわち、変調電流ＩＭＯＤ１，ＩＭＯＤ２が設定値より増加した場合には、オペアンプ２０の非反転入力端子への入力電圧が上昇し、オペアンプ２０の出力電圧も大きくなる。その結果、ＰＭＯＳトランジスタＭ１のゲート−ソース間電圧が小さくなり、三極管領域でバイアスされているＰＭＯＳトランジスタＭ１の抵抗値が大きくなる。その結果、トランジスタＱ５，Ｑ６のコモンベース電圧が低下し、さらにトランジスタＱ１，Ｑ２のエミッタ電圧も低下するので、抵抗ＲＭＯＤの両端電圧が低下する。このような動作によって、変調電流ＩＭＯＤ１，ＩＭＯＤ２はＶＭＯＤ／ＲＭＯＤで定まる値に収束する。
【００４２】
以上の構成を備えるＬＤ駆動回路１の動作について説明する。トランジスタＱ７（またはＱ８）のベース端子に入力信号ＩＮＰ（またはＩＮＮ）としてローレベルの信号が入力されると、該入力信号が反転増幅（すなわちハイレベルに変換）され、反転信号ＩＮＰ２（またはＩＮＮ２）がトランジスタＱ５（またはＱ６）のベース端子へ提供される。トランジスタＱ５（またはＱ６）のベース端子に上記信号ＩＮＰ２（またはＩＮＮ２）が提供されると、トランジスタＱ５（またはＱ６）がオン状態となり、駆動用トランジスタＱ１（またはＱ２）のベース端子にトランジスタＱ５（またはＱ６）のエミッタ出力が提供される。その際、駆動用トランジスタＱ１（またはＱ２）の入力容量ＣｂｅにはトランジスタＱ５（またはＱ６）から電荷が供給され、駆動用トランジスタＱ１（またはＱ２）は素早く立ち上がる。
【００４３】
また、トランジスタＱ７（またはＱ８）のベース端子に入力信号ＩＮＰ（またはＩＮＮ）としてハイレベルの信号が入力されると、該入力信号が反転増幅（すなわちローレベルに変換）され、反転信号ＩＮＰ２（またはＩＮＮ２）がトランジスタＱ５（またはＱ６）のベース端子へ提供される。これにより、トランジスタＱ５（またはＱ６）がオフ状態となり、駆動用トランジスタＱ１（またはＱ２）の動作も停止する。
【００４４】
このとき、トランジスタＱ７（またはＱ８）はオン状態であり、トランジスタＱ７（またはＱ８）のミラー電流ＩＥＦ１ｄ（またはＩＥＦ２ｄ）を生成するトランジスタＱ４（またはＱ３）が定電流回路１３（または１４）と並列に接続されている。このミラー電流ＩＥＦ１ｄ（またはＩＥＦ２ｄ）は入力信号ＩＮＰ（またはＩＮＮ）に応じて変調されており、出力信号Ｓｏｕｔ１（またはＳｏｕｔ２）がローレベルになった時、すなわち駆動用トランジスタＱ１，Ｑ２の動作が停止した時に、入力信号ＩＮＰ（またはＩＮＮ）がハイレベルになることから、ミラー電流ＩＥＦ１ｄ（またはＩＥＦ２ｄ）が増えるように動作する。すなわち、この増加した電流によって、駆動用トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅに蓄積されている電荷が素早く放電されることとなる。これにより、駆動用トランジスタＱ１（またはＱ２）は素早く立ち下がることができる。一方、出力信号Ｓｏｕｔ１（またはＳｏｕｔ２）がハイレベルになった時には、ミラー電流ＩＥＦ１ｄは減少し、駆動用トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅへの電荷の充電はトランジスタＱ５（またはＱ６）側から行われる。
【００４５】
このように、本実施形態に係るＬＤ駆動回路１によれば、エミッタフォロア回路を構成するトランジスタＱ５，Ｑ６の電流量を抑えつつ入力容量Ｃｂｅの電荷を素早く充放電でき、且つ、カレントミラー回路１５，１６のミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄを生成するトランジスタＱ３，Ｑ４は駆動用トランジスタＱ１，Ｑ２の動作が停止している間のみ動作するので、従来の回路と比較して消費電力を低減できる。
【００４６】
図２（ａ）及び図２（ｂ）は、本実施形態のＬＤ駆動回路１による応答特性の一例を示すグラフである。図２（ａ）は、トランジスタＱ７，Ｑ８に流れる電流量とミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの電流量とを同じとした場合（具体的には、抵抗Ｒ６及びＲ８、並びに定電流回路１３，１４の電流値を決定する抵抗を同じ抵抗値とした場合）を示している。図２（ｂ）は、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの電流量をトランジスタＱ７，Ｑ８に流れる電流量の２倍とした場合を示している。また、図３は、ＬＤ駆動回路１からカレントミラー回路１５，１６を省いた従来のＬＤ駆動回路による応答特性の一例を示すグラフである。なお、図２（ａ），図２（ｂ），及び図３において、グラフＧ１は出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の時間変化を示しており、グラフＧ２はトランジスタＱ１，Ｑ２のベース電流を示しており、グラフＧ３はトランジスタＱ５，Ｑ６のエミッタ電流を示しており、グラフＧ４はトランジスタＱ３，Ｑ４のコレクタ電流を示している。
【００４７】
カレントミラー回路１５，１６を備えていない従来のＬＤ駆動回路（図３）を参照すると、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２は立ち上がり時こそ早い応答を示すものの、立ち下がり時は、定電流回路１３，１４のみがトランジスタＱ１，Ｑ２の入力容量Ｃｂｅの電荷を放電するので、傾きの緩やかな直線状の波形となっている。なお、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２（グラフＧ１）の立ち下がり時にはトランジスタＱ１，Ｑ２のベース電流（グラフＧ２）が負の値となっており、一定電流での放電が行われていることがわかる。
【００４８】
これに対し、カレントミラー回路１５，１６を備える本実施形態のＬＤ駆動回路１では、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の立ち下がり時における入力容量Ｃｂｅの放電経路に、定電流回路１３，１４（電流ＩＥＦ１ｕ，ＩＥＦ２ｕ）に加えて、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの経路が追加される。図２（ａ）に示す例では、トランジスタＱ７，Ｑ８に流れる電流量とミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの電流量とを同じとしているので、入力容量Ｃｂｅの放電時間が約２分の１に短縮される。すなわち、カレントミラー回路１５，１６の効果は、入力容量Ｃｂｅの放電電流量を、定電流回路１３，１４のみの場合の２倍とする効果と同等である。
【００４９】
また、図２（ｂ）に示す例では、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの電流量をトランジスタＱ７，Ｑ８に流れる電流量の２倍としたことにより、入力容量Ｃｂｅの放電時間が更に短縮される。
【００５０】
なお、図２（ａ）及び図２（ｂ）において、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２（グラフＧ１）の立ち上がり時にトランジスタＱ５，Ｑ６のエミッタ電流（グラフＧ３）が正側に大きく振れているのは、入力容量Ｃｂｅに対する充電電流が過渡的に流れるためである。一方、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２（グラフＧ１）の立ち下がり時にトランジスタＱ５，Ｑ６のエミッタ電流（グラフＧ３）がほぼゼロとなるのは、この過渡時間においては入力容量Ｃｂｅからの放電が定電流回路１３，１４を介して行われるため、トランジスタＱ５，Ｑ６のエミッタ電流を定電流回路１３，１４が吸収することが不可能となるからである。
【００５１】
図４（ａ）は、本実施形態のＬＤ駆動回路１によるアイパターンを示す図であり、図４（ｂ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路によるアイパターンを示す図である。なお、これらの図を作成するにあたり、負荷としてＬＤ２の代わりに１００Ωの差動負荷を配置し、インダクタＬ１，Ｌ２を省いて計算を行った。なお、制御回路（プリドライバ）による性能を比較するため、エミッタフォロア回路で消費する電流を合計１０［ｍＡ］とし、ＩＭＯＤ１，ＩＭＯＤ２を６０［ｍＡ］とした。
【００５２】
図４（ａ）では、プッシュ側の電流ＩＥＦ１ｕ及びＩＥＦ２ｕを２［ｍＡ］とし、プル側の電流ＩＥＦ１ｄ及びＩＥＦ２ｄを３［ｍＡ］としている。この場合、出力波形の立ち上がり時間及び立ち下がり時間は、毎秒１０ギガビットの動作時でそれぞれ２６．５及び２５．５ピコ秒であり、極めてバランスの良い高速波形となっている。
【００５３】
一方、図４（ｂ）では、プッシュ側の電流ＩＥＦ１ｕ及びＩＥＦ２ｕを５［ｍＡ］、プル側の電流ＩＥＦ１ｄ及びＩＥＦ２ｄを０［ｍＡ］としている。この場合、出力波形の立ち上がり時間及び立ち下がり時間は、毎秒１０ギガビットの動作時でそれぞれ２９．０及び２８．１ピコ秒となっており、本実施形態の場合と比較して約３ピコ秒ほど立ち上がり時間及び立ち下がり時間が遅くなっている。言い換えると、本実施形態によるＬＤ駆動回路１では、同じ立ち上がり時間及び立ち下がり時間を実現するために必要な電流が従来の回路より少なくて済むので、低消費電力でＬＤ駆動回路の高速化が可能となる。
【００５４】
また、プッシュ側回路（トランジスタＱ５，Ｑ６）からの出力信号Ｓｏｕｔ１，Ｓｏｕｔ２と、プル側回路（トランジスタＱ３，Ｑ４）の電流ＩＥＦ１ｄ，ＩＥＦ２ｄとの時間のずれ（遅延）については、入力信号ＩＮＰ，ＩＮＮを入力するトランジスタＱ７，Ｑ８のベースから駆動用トランジスタＱ１，Ｑ２のベースに至るプッシュ側回路及びプル側回路の経路に含まれるトランジスタの個数が互いに等しいことから殆ど発生しない。したがって、本実施形態のＬＤ駆動回路１によれば、集積回路のレイアウトを簡単にできる。
【００５５】
図５は、駆動用トランジスタＱ１，Ｑ２のベース電圧（正相Ｐ１，逆相Ｎ１）の時間変化を示すグラフである。図６は、駆動用トランジスタＱ１，Ｑ２のベース電流（正相Ｐ２，逆相Ｎ２）の時間変化を示すグラフである。図７は、正相側のエミッタフォロア回路の電流関係（プッシュ側電流Ｐｕｓｈ、プル側電流Ｐｕｌｌ、及びベース電流Ｂａｓｅ）の時間変化を示すグラフである。なお、図５（ａ）、図６（ａ）、及び図７（ａ）は、通常のエミッタフォロア回路のみによって制御回路（プリドライバ）を構成したＬＤ駆動回路の場合を示しており、図５（ｂ）、図６（ｂ）、及び図７（ｂ）は、本実施形態のＬＤ駆動回路１の場合を示している。
【００５６】
通常のエミッタフォロア回路のみによって制御回路を構成した場合、図５（ａ）のような論理で駆動用トランジスタＱ１（またはＱ２）のベース電圧が変化すると、ベース電位がローレベルからハイレベル、またはその逆方向に遷移する際に、トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅの電荷を充放電するために過渡的な電流が流れる。すなわち、図７（ａ）を参照すると、トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅを充電する際にはトランジスタＱ５（またはＱ６）の電流が増え、トランジスタＱ１の入力容量Ｃｂｅを放電する際には、トランジスタＱ５（またはＱ６）の電流が減る。
【００５７】
本実施形態のＬＤ駆動回路１においても、駆動用トランジスタＱ１（またはＱ２）のベース電圧が図５（ｂ）のような論理で変化すると、ベース電位が遷移する際に、駆動用トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅの電荷を充放電するために過渡的な電流が流れる。すなわち、図７（ｂ）を参照すると、駆動用トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅを充電する際にはトランジスタＱ５（またはＱ６）からのプッシュ側電流が増え、一方でトランジスタＱ４（またはＱ３）へのプル側電流が減る。また、駆動用トランジスタＱ１（またはＱ２）の入力容量Ｃｂｅを放電する際には、トランジスタＱ５（またはＱ６）からのプッシュ側電流が減り、トランジスタＱ４（またはＱ３）へのプル側電流が増す。このように、ＬＤ駆動回路１では、駆動用トランジスタＱ１（またはＱ２）のベース電荷の充放電の際、２つのトランジスタＱ４及びＱ５（またはＱ３及びＱ６）が相補的に電流を駆動するので、トランジスタＱ５，Ｑ６における平均バイアス電流値が通常のエミッタフォロア回路のみの場合とほぼ同じでありながら、駆動用トランジスタＱ１，Ｑ２のベース電荷を充放電するパルス電流の振幅が大きくなる。その結果、駆動用トランジスタＱ１，Ｑ２のベース電圧の過渡変化がより早くなり、変調電流ＩＭＯＤ１，ＩＭＯＤ２の立ち上がり時間および立ち下がり時間を早くすることができる。図６（ａ）及び図６（ｂ）においても、本実施形態のＬＤ駆動回路１（図６（ｂ））ではパルス電流の振幅が５［ｍＡ］となっており、振幅が４［ｍＡ］である通常のエミッタフォロア回路のみの場合と比較して約２５％増加していることがわかる。その結果、駆動用トランジスタＱ１，Ｑ２の入力容量Ｃｂｅへの充放電を高速化でき、最終的に変調電流ＩＭＯＤ１，ＩＭＯＤ２の立ち上がり時間および立ち下がり時間を早くすることができる。
【００５８】
また、本実施形態のように、ＬＤ駆動回路１は、一対の駆動用トランジスタＱ１，Ｑ２を流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくようにトランジスタＱ７，Ｑ８を流れる電流量を制御する帰還回路部を備えることが好ましい。これにより、ＬＤ２へ出力される変調電流ＩＭＯＤ１，ＩＭＯＤ２を周囲温度等にかかわらず一定に保つことができる。
【００５９】
（変形例）
上記実施形態の一変形例について説明する。図８及び図９は、その変形例を示す回路図である。図８は、ＬＤ駆動回路１のうち第１の制御回路部に関わる部分のみ選択的に示しており、図９は、ＬＤ駆動回路１のうち第２の制御回路部に関わる部分のみ選択的に示している。なお、図８，図９に示されるトランジスタＱ１２，Ｑ１３は、それぞれ定電流回路１３，１４を構成する第３のトランジスタである。
【００６０】
本変形例と上記実施形態との相違点は、容量素子Ｃ１，Ｃ２を更に備える点である。図８に示す容量素子Ｃ１は、本変形例における第１の容量素子であり、第１の制御回路部におけるカレントミラー回路１５（図１を参照）のミラー電流を生成するトランジスタＱ４の一方の電流端子（エミッタ）に、その一端が接続されている。容量素子Ｃ１の他端には、第１の制御回路部の出力信号Ｓｏｕｔ１に対して位相が反転された信号Ｓｉｎｖ１が入力される。同様に、図９に示す容量素子Ｃ２は、本変形例における第２の容量素子であり、第２の制御回路部におけるカレントミラー回路１６（図１を参照）のミラー電流を生成するトランジスタＱ３の一方の電流端子（エミッタ）に、その一端が接続されている。容量素子Ｃ２の他端には、第２の制御回路部の出力信号Ｓｏｕｔ２に対して位相が反転された信号Ｓｉｎｖ２が入力される。
【００６１】
上記実施形態では、トランジスタＱ３，Ｑ４を流れるミラー電流により駆動用トランジスタＱ１，Ｑ２の入力容量Ｃｂｅを素早く放電することが可能となるが、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の立ち下がり時にミラー電流を増大させることにより、入力容量Ｃｂｅをより効果的に放電することができる。また、このように出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の立ち下がり時にミラー電流を増大させることができれば、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２がローレベルの間に定常的に流れるミラー電流量を低減することが可能となり、消費電力を更に低減することができる。
【００６２】
図８及び図９に示した回路では、トランジスタＱ４，Ｑ３のエミッタに対し、容量素子Ｃ１，Ｃ２を介して、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の位相が反転された信号Ｓｉｎｖ１，Ｓｉｎｖ２が帰還される。これにより、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２が立ち下がる際、駆動用トランジスタＱ１，Ｑ２の入力容量Ｃｂｅからの電荷を各容量素子Ｃ１，Ｃ２へ瞬時に放電することができるので、入力容量Ｃｂｅの電荷をより早く放電することが可能となる。なお、入力容量Ｃｂｅの充電時には、トランジスタＱ５，Ｑ６がオーバードライブされる（ベース−エミッタ間電圧が過渡的に大きな値となる）ので、迅速な充電が可能である。
【００６３】
図１０は、本変形例における応答特性を示すグラフである。図１０では、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの電流量をトランジスタＱ７，Ｑ８に流れる電流量の４分の１とした場合を示している。なお、図１０において、グラフＧ１は出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の時間変化を示しており、グラフＧ２はトランジスタＱ１，Ｑ２のベース電流を示しており、グラフＧ３はトランジスタＱ５，Ｑ６のエミッタ電流を示しており、グラフＧ４はトランジスタＱ３，Ｑ４のコレクタ電流を示している。
【００６４】
本変形例のＬＤ駆動回路では、容量素子Ｃ１，Ｃ２を備えることによって、図１０に示すようにトランジスタＱ３，Ｑ４のコレクタ電流（グラフＧ４）が出力信号Ｓｏｕｔ１，Ｓｏｕｔ２（グラフＧ１）の立ち下がり期間に集中して流れる。この作用によって、入力容量Ｃｂｅの放電時間が図２（ａ），図２（ｂ）と比較して格段に短縮される。
【００６５】
また、このようなトランジスタＱ３，Ｑ４のコレクタ電流の集中化に合わせて、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２がローレベルである期間にトランジスタＱ３，Ｑ４を流れるミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄを極めて小さくすることが可能となる。例えば、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの大きさを決定する抵抗Ｒ７，Ｒ８を、本変形例では抵抗Ｒ５，Ｒ６の４倍としており、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄの大きさは４分の１となる。このように、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２がローレベルである期間、トランジスタＱ３，Ｑ４を定常的に流れる電流を上記実施形態より更に小さくすることができ、消費電流の低減を図ることができる。
【００６６】
なお、図１０において、出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の立ち上がり時にはトランジスタＱ３，Ｑ４がオン状態となるので、トランジスタＱ３，Ｑ４を電流が流れ、その分、トランジスタＱ５，Ｑ６から供給される電流のうち入力容量Ｃｂｅの充電に寄与する割合が小さくなってしまう。したがって、本変形例の出力信号Ｓｏｕｔ１，Ｓｏｕｔ２の立ち上がり時間は、上記実施形態と比較して若干長くなっている。しかしながら、トランジスタＱ５，Ｑ６は大きくバイアスされるので、その影響は小さい。また、ミラー電流ＩＥＦ１ｄ，ＩＥＦ２ｄが流れる経路の時定数（Ｃ１とＲ８との積、またはＣ２とＲ７との積）を調整することにより、立ち上がり時間と立ち下がり時間のバランスを変えて対処することも可能である。
【符号の説明】
【００６７】
１…ＬＤ駆動回路、２…ＬＤ、１１，１２…反転増幅回路、１３，１４…定電流回路、１５，１６…カレントミラー回路、１７…正電源配線、１８…負電源配線、１９…電流源、２０…オペアンプ、２１…電源、Ｃ１，Ｃ２…容量素子、Ｃｂｅ…入力容量、ＩＥＦ１ｄ，ＩＥＦ２ｄ…ミラー電流、ＩＭＯＤ１，ＩＭＯＤ２…変調電流、ＩＮＰ，ＩＮＮ…入力信号、ＩＮＰ２，ＩＮＮ２…反転信号、Ｌ１，Ｌ２…インダクタ、Ｍ１…ＰＭＯＳトランジスタ、Ｑ１，Ｑ２…駆動用トランジスタ、Ｑ３〜Ｑ１３…トランジスタ、Ｒ１〜Ｒ８，ＲＭＯＤ…抵抗、Ｓｏｕｔ１，Ｓｏｕｔ２…出力信号、ＶＭＯＤ…変調電流設定電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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