(57)【要約】【課題】  同期整流方式のスイッチング電源において、簡単な回路構成で、負荷の状態によらず正しく同期整流動作を実行する。【解決手段】  トランスの二次側の同期整流用のＦＥＴのオン時間を一定値で制御する。【選択図】  図１
2011130625.tif 000002
【特許請求の範囲】
【請求項１】
トランスの一次側に入力される直流電圧をスイッチングする第一のスイッチング手段と、
前記第一のスイッチング手段に流れる電流を検出して検出した値が一定になるように前記第一のスイッチング手段の駆動を制御する制御手段と、
トランスの二次側に発生する電圧を整流するダイオードと、
前記ダイオードと並列に接続された第二のスイッチング手段とを有し、
前記ダイオードに印加される電圧の立ち下がりタイミングで前記第二のスイッチング手段の駆動を開始するとともに、一定時間経過後に駆動を停止するように制御することを特徴とする電源装置。
【請求項２】
前記電源装置が動作している動作状態と前記電源装置が待機している待機状態とを備え、
前記動作状態において、前記第二のスイッチング手段を停止し、前記待機状態において、前記トランスの二次側の巻き始め電圧の立ち下がりタイミングで前記第二のスイッチング手段の駆動を開始するとともに、駆動時間が一定になるように制御することを特徴とする請求項１に記載の電源装置。
【請求項３】
更に、前記トランスの二次側に設けられた補助巻線からの出力に応じて、前記第二のスイッチング手段の駆動を制御する手段を備えることを特徴とする請求項１または２に記載の電源装置。
【請求項４】
前記第二のスイッチング手段の駆動を制御する手段とは、コンデンサと抵抗からなる微分回路であることを特徴とする請求項３に記載の電源装置。
【請求項５】
前記第二のスイッチング手段の駆動をオフするタイミングを、前記トランスの二次側の電流が流れ終る前に設定したことを特徴とする請求項１乃至４のいずれかの項に記載の電源装置。
【請求項６】
前記第二のスイッチング手段はＭＯＳ−ＦＥＴであることを特徴とする請求項１乃至５のいずれかの項に記載の電源装置。
【請求項７】
前記ダイオードは前記ＭＯＳ−ＦＥＴのボディダイオードであることを特徴とする請求項６記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
近年、電子機器装置の省電力化に伴い、電源装置の動作の効率化が要求されている。動作の効率化を実現した電源装置の一例として、特許文献１に記載の電源装置が提案されている。このような従来の電源装置の構成例を図７に示す。図７において、１は直流電源、２は主スイッチング素子としての電界効果トランジスタＭＯＳ−ＦＥＴ（以下、ＦＥＴともいう）を制御する制御回路、４は主スイッチング素子としてのＦＥＴ、５はトランスである。６は第２のスイッチング素子であるＦＥＴ、７は平滑コンデンサ、８は電圧が供給される負荷、９は出力電圧検出回路、１０はＦＥＴ６に寄生するボディダイオード、１１はＦＥＴ６の駆動回路、１２はＦＥＴ６の電流検出回路である。
【０００３】
直流電源１からの入力電圧は、制御回路２および駆動回路３で制御されるＦＥＴ４を導通する（オンする）ことでトランス５の１次巻線ｎ１に励磁エネルギとして蓄積される。一方、ＦＥＴ４を非導通する（オフする）タイミングでトランス５の１次巻線ｎ１に励磁されたエネルギは２次巻線ｎ２に変換され、ボディダイオード１０と電流検知回路１２を通して負荷に供給される。電流検知回路１２は電流が流れたことを検出すると駆動回路１１にオン信号を送出し、ＦＥＴ６をオンする。また、電流検知回路１２は自身に流れている電流が所定値以下になると電流が流れ終ったと判断し、今度は駆動回路１２にオフ信号を送出してＦＥＴ６をオフする。ボディダイオード１０の順方向電圧による損失に対してＦＥＴ６による損失は非常に低い。このため、ボディダイオード１０に流れる電流をＦＥＴ６側に切り替えるように制御することで、効率の向上を図っていた。このような方式は同期整流方式と呼ばれており、ＦＥＴ６は同期整流用のＦＥＴとも呼ばれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１１５７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例では次のような課題があった。上記の同期整流方式の場合、動作の効率を向上するために同期整流用のＦＥＴのオンオフを検知する回路を設ける構成であり、この検知回路は複雑になる。従って、回路規模が大きくなり、コストアップを招いていた。また、二次巻線に流れる電流をカレントトランスで検知し、検知した電流によってＦＥＴのオンオフ制御を行う場合、軽負荷時では二次巻線に流れる電流量が僅かであり、カレントトランスから出力される電流も非常に小さくなってしまいＦＥＴのオンオフを正しく制御できない状態になる。ＦＥＴのオンオフが正しく制御（駆動）されないと、効率の低下、また、消費電力が増大する可能性がある。このような軽負荷時（軽負荷状態）は、動作を待機しているスタンバイ状態や消費電力を低減する省エネモード（スリープモードともいう）を指し、所謂、電子機器におけるデフォルトの状態である。このデフォルトの状態は、電子装置において一日の中でかなりの時間を占める状態であり、ＦＥＴのオンオフ動作による消費電力の増加や損失が電子機器のトータルの消費電力に大きく影響する。
【０００６】
従って、本発明は、上記の点に鑑み、同期整流方式のスイッチング電源において、簡単な回路構成で回路規模を小さくし、かつ、負荷の状態によらず同期整流動作を正しく実行して消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の電源装置は、トランスの一次側に入力される直流電圧をスイッチングする第一のスイッチング手段と、前記第一のスイッチング手段に流れる電流を検出して検出した値が一定になるように前記第一のスイッチング手段の駆動を制御する制御手段と、トランスの二次側に発生する電圧を整流するダイオードと、前記ダイオードと並列に接続された第二のスイッチング手段とを有し、前記ダイオードに印加される電圧の立ち下がりタイミングで前記第二のスイッチング手段の駆動を開始するとともに、一定時間経過後に駆動を停止するように制御することを特徴とする。
【発明の効果】
【０００８】
以上説明したように、本発明によれば、同期整流方式のスイッチング電源において、簡単な回路構成で、負荷の状態によらず正しく同期整流動作を実行し消費電力を低減することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の電源装置の回路図
【図２】実施例１の回路の動作波形
【図３】実施例２の回路の動作波形
【図４】実施例２の動作を示すフロチャート
【図５】実施例３の電源装置の回路図
【図６】実施例３の回路の動作波形
【図７】従来の回路図
【発明を実施するための形態】
【００１０】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【実施例１】
【００１１】
図１は本発明の実施例１に係る電源装置の回路図であり、図２はその動作波形の一部を示した図である。以下、図１と図２を基にして、本実施例１の詳細説明を行う。
【００１２】
１０１は直流電圧電源であり、コンセント（商用電源）から供給されてダイオードブリッジ（不図示）で全波整流されたＡＣ電圧をコンデンサ（不図示）で平滑することで直流電圧が得られる。１０２は制御部としての制御ＩＣであり、第一のスイッチング素子としてのＭＯＳ−ＦＥＴ１０３（以下、ＦＥＴという）のオンオフ動作を制御する。１０４は一次側と二次側の絶縁を取りつつ一次側のエネルギを二次側に変換するトランスであり、一次巻線のインダクタンスをＬｐ、二次巻線のインダクタンスはＬｓである。１０５はＦＥＴ１０３の電流を検知する電流検知用の抵抗、１２０は二次側の平滑コンデンサ、１２１は第二のスイッチング素子としてのＭＯＳ−ＦＥＴ（以下、ＦＥＴという）であり、二次側の電圧を整流する同期整流用のＦＥＴである。１２２は同じく二次側電圧を整流するためのダイオード（ボディダイオードともいう）、１２３は電子機器の動作を制御する制御ＩＣ（ＣＰＵ）である。なお、８は電圧が出力される負荷である。
【００１３】
電源装置が起動する際は、不図示の起動回路により制御ＩＣ１０２がＦＥＴ１０３の駆動を開始する（オンする）。ＦＥＴ１０３がオンされるとトランス１０４の一次側、および、電流検知抵抗１０５に電流が流れるとともに、トランス１０４の一次巻き線に流れるピーク電流をＩｐとした場合、以下の式１で示されるエネルギＥ１が蓄積される。
Ｅ１＝１／２Ｌｐ×Ｉｐ２  ・・・（式１）
このピーク電流Ｉｐは電流検知抵抗によって電圧に変換され、制御ＩＣ１０２により一定値に制御される。このため入力電圧が変化してもトランス１０４に蓄積されるエネルギは略同じ値になる。例えば、１００Ｖ系の電圧が入力される場合、入力電圧がＡＣ８５Ｖの時はピーク電流の傾きがき立つ（単位時間あたりの変化量が大きい）ためＦＥＴ１０３の駆動時間（オン時間ともいう）が短くなる。一方、入力電圧がＡＣ１４０Ｖ時では電流の傾きが寝る（単位時間あたりの変化量が小さい）ためＦＥＴ１０３のオン時間は長くなる。このように入力電圧が異なっていても電流の流れている時間が異なるだけでピーク電流値は同じである。
【００１４】
一方、二次巻線に蓄積されるエネルギＥ２は、二次巻線に発生するピーク電流をＩｓとすると、以下の式２で示される。
Ｅ２＝１／２Ｌｓ×Ｉｓ２  ・・・（式２）
フライバック方式の電源の場合は、トランスの一次側で発生したエネルギと二次側に変換するエネルギが等しいため、トランス１０４の二次巻線に流れる電流は、入力電圧によらずに一定時間流れることになる。本実施例１においては、トランスの一次側の電流のピーク値に基づいて出力を制御する方式が前提となる。
【００１５】
入力電圧が一定の場合、ＦＥＴ１０３のオン時間も一定であり、また、トランスの二次側の電流のオン時間も一定になる。そして、負荷８の状態の違い（負荷が大きい／小さい）に対応するため、オフ時間を変化させて周波数を可変する。つまり負荷の状態が変化したとしても、トランスの二次側に電流が流れている時間は一定となる。
【００１６】
図２において、２０１はＦＥＴ１０３に流れる電流波形、２０２はＦＥＴ１０３のドレイン−ソース間の電圧波形、２０３はトランスの二次側の電流波形、２０４は同期整流用のＦＥＴ１２１のドレイン−ソース間の電圧波形を示したものである。このように、ＦＥＴ１２１のドレイン−ソース間の電圧の立ち下がりとトランスの二次側の電流の流れ始めは同じタイミングになる。この立ち下りのタイミングを制御ＩＣ１２３で検出して、ＩＣ１２３がＦＥＴ１２１ゲート端子をハイレベルにしてＦＥＴ１２１を駆動する（オンする）。
具体的には、ダイオード１２２のカソード端子に入力される電圧をＩＣ１２３で検知して、その電圧の立下りタイミングを検知して、検知したタイミングでＦＥＴ１２１を駆動するように制御する。
また、ＦＥＴ１２１をオフするタイミングについては、本実施例１の方式がピーク電流を固定する方式を前提としているため、前述したようにオフ時間も固定となり、この時間を制御ＩＣ１２３に予め記憶させておく。ＩＣ１２３に予め記憶した一定時間経過後（オフ時間経過後）、ＦＥＴ１２１のゲート端子をローレベルにしてＦＥＴ１２１をオフする。このオフ時間は予め設定された一定時間であり、本実施例では４μsである。なお、このオフ時間は使用する回路や素子の特性に応じて適宜設定すればよい。
【００１７】
以上、説明したように、同期整流方式の電源でトランスの一次側のピーク電流を固定する方式において、トランスの二次巻線の出力電圧の立ち下りを検出して、二次側の同期整流用ＦＥＴの駆動を開始し、予め記憶した時間経過後に同期整流用のＦＥＴの駆動を停止するように制御する。これにより負荷の状態（大きさ）に関わらず安定して二次側の同期整流用のＦＥＴを正しく動作することができる。
【００１８】
なお、本実施例１では二次側の整流用ダイオード１２２をＦＥＴ１２１と個別に設ける構成したが、同期整流用のＦＥＴが備えるボディーダイオードを利用することも可能である。
【実施例２】
【００１９】
実施例１では、トランスの一次側のピーク電流を固定する方式で、トランスの二次巻線の出力の立ち下りを検出して、二次側の同期整流用のＦＥＴの駆動を制御した。本実施例２では、この実施例１の構成におけるトランスのインダクタンスのばらつきによる効率の低下を軽減する方式を提案する。
【００２０】
実施例１で説明した構成では、例えば、トランスの一次側および二次側インダクタンスのばらつきや一次側の電流の検出回路である抵抗のばらつき等により、制御ＩＣに記憶した時間と実際に二次側のＦＥＴ１２１に電流が流れる時間に差が生じる可能性がある。特に、負荷が大きい（重負荷ともいう）場合は、トランスの一次側に電流が流れ始めても、トランスの二次側のＦＥＴ１２１を駆動し続けてしまう可能性がある。このような場合、一次側のＦＥＴ６を再びオンする時、つまり、二次側巻線の巻き始め側に電圧が発生した時に、二次側のＦＥＴ１２１が駆動し続けている状態になる。この状態では、二次側の電解コンデンサ１２０のマイナス側が逆バイアスされて、二次側の電解コンデンサ１２０を劣化させる可能性がある。更には、電源の効率を低下させてしまう可能性がある。
【００２１】
上記の記憶した時間と実際の時間に差が生じた時における、一次側の電流と二次側の電流の関係を図３に示す。３０１ａは軽負荷時におけるトランスの一次側の電流，３０２ｂはトランスの二次側の電流を示しており、破線の区間がオフ時間となる。一方、３０２ａが重負荷時におけるトランスの一次側の電流、３０２ｂが二次側の電流を示しており、二次側の電流がマイナス側に流れる期間（塗りつぶした三角形の領域）がトランスの一次側のＦＥＴと二次側のＦＥＴの駆動タイミングの重複期間である。この重複期間が生じると効率が低下する。なお同期整流方式ではなく、ダイオード整流方式であれば整流動作を終えた時点で自動的にオフするためこのような重複期間は略存在しない（ダイオードの逆回復時間は除く）。
【００２２】
本実施例２では、上記のようにトランスの一次側のＦＥＴと二次側のＦＥＴの駆動タイミングが重複しないようにするために、負荷が大きい重負荷状態では同期整流動作を行わずにダイオード整流とし、オフ時間が十分に確保できる軽負荷状態で同期整流動作を行うように制御する。これにより、重負荷時における著しい効率低下を回避することができる。オフ時間が十分に確保できている軽負荷の場合には、制御ＩＣに記憶した時間と実際にトランスの二次側のＦＥＴを駆動する時間に多少の差が生じても、トランスの一次側のＦＥＴが再びオンするまでの時間に余裕があり、上記のような効率の低下に陥ることはない。
【００２３】
なお、オフ時間が確保できる軽負荷状態とは、電子機器では動作を待機している待機状態（例えば、スタンバイ状態やスリープ状態（省電力状態））である。一方、電子機器が動作状態であれば軽負荷状態に比べて負荷が大きい重負荷状態になる。電子機器では待機状態の時間の方が、動作状態（稼動している状態）に比べて長いため、電子機器のトータル消費電力を低下するには、この待機状態における消費電力を低下することが重要である。
【００２４】
以下に、本実施例２の動作について説明する。回路構成については実施例１（図１）と同様なため構成の説明は省略する。実施例１と異なる点は、トランスの二次側のＦＥＴ１２１の駆動動作である。電子機器は、当然のことながら稼動状態のときに重負荷状態となり、機器が停止しているスタンバイ状態や機器の消費電力を下げたスリープ状態の時に軽負荷状態になる。本実施例２では、電子機器の状態（モード）に応じてトランスの二次側のＦＥＴの動作を制御することを特徴とする。
【００２５】
図４のフロチャートに基づき具体的な動作について説明する。まず、ステップ４０１において、電子機器が稼動状態であるか否かを検知する。例えば、電子機器の一例として画像形成装置のようなプリンタの場合、装置が画像形成動作に入ったときを稼動状態、それ以外を非稼動状態と定義することができる。例えば、画像形成動作を開始したタイミングで、装置が稼動状態に入ったと判断すればよい。電子機器が稼動状態の場合（Ｓ４０１がＹｅｓの場合）、重負荷状態であると判断し、制御ＩＣ１２３は同期整流用のＦＥＴ１２１の動作（制御）は行わず、整流動作はダイオード１２２で行うようにする。つまり、制御ＩＣ１２３はＦＥＴ１２１を駆動しないようにする。ＦＥＴ１２１の駆動制御を行わない場合、トランスの二次側の電圧は自動的にダイオード１２２で整流されるように動作する。この場合は、トランスの一次側に電流が流れている期間、二次巻線の巻き始め側を正極とする電圧が発生するが、ダイオード１２２でブロックされるため、負荷８側に電流は流れない。そして、一次側の電流が流れ終わった時点で今度は二次巻線の巻き終わり側を正極とする電圧が発生し、負荷８（および電解コンデンサ１２０）からダイオード１２２→トランス１０４の二次巻線というルートで電流が流れる。この時はダイオード１２２の順方向と電流の方向が同一であるためダイオード１２２で電流がブロックされることはない。一方、ステップ４０１がＮｏの場合、つまり電子機器がスタンバイ状態、または、スリープ状態に遷移した場合は、ステップ４０２において二次巻線の出力の立ち下がりエッジが来るまで待機する。立ち下がりエッジを検出すると（Ｓ４０２がＹｅｓの場合）、ステップ４０３において、ＦＥＴ１２１のゲート端子をハイレベルにして、ＦＥＴ１２１をオンさせる。次にステップ４０４においてタイマをセットする。このとき設定するタイマ値は実施例１で説明したトランスに二次側に電流が流れている時間と同じ値かもしくは若干小さめの値とする。若干小さめに設定する理由は、仮に二次側に電流が流れる時間よりも実際流れる時間がばらつき等で大きくなった場合に、二次側の平滑コンデンサ１２０から電流を逆流させてしまう可能性があり、エネルギを無駄に浪費してしまう可能性があるからである。ステップ４０５では、タイマがゼロになるまで待機し、タイマがゼロになった時点で、ステップ４０６にてＦＥＴ１２１のゲート端子をローレベルに設定し、ＦＥＴ１２１をオフさせる。
【００２６】
以上説明したように、電子機器が稼動状態である重負荷時は、同期整流方式ではなくダイオード整流方式とし、電子機器がスタンバイ状態、あるいは、スリープ状態の時に二次巻線の出力電圧の立ち下りを検出して同期整流用のＦＥＴの駆動を制御する。これにより、一次側のＦＥＴと二次側のＦＥＴの駆動タイミングが重複せずに駆動制御することができ、消費電力を抑えた同期整流動作が可能になる。
【００２７】
なお、スリープ状態における更なる低消費電力化を図るため、スリープ状態で出力電圧を下げる電源装置に適用する場合は。電源の切り替え信号を基にしてダイオード整流と同期整流の切り替えを行うことができる。
【実施例３】
【００２８】
実施例１、実施例２では、トランスの二次側のＦＥＴの駆動を電子機器の制御部（ＣＰＵ）で制御していた。本実施例３は、制御部ではなく駆動回路を用いて二次側のＦＥＴの駆動を制御をする構成を特徴とする。
【００２９】
以下、図５の回路図と図６の動作波形に基づき本実施例３の構成について説明する。なお、図５において、実施例１（図１）と同じ構成要素については同一符号を付け、その説明は省略する。
【００３０】
図５において、１３０は補助巻線であってトランスの二次側のＦＥＴ１２１のゲート端子に電圧を供給するためのものである。Ｃ１３１はコンデンサであり、一端が補助巻線１３０の巻き終わり側に接続され、他端が二次側のＦＥＴ１２１のゲート端子に接続されている。１３２は抵抗であり、一端が二次側のＦＥＴ１２１のゲート端子に接続してあり、他端が補助巻線１３０の巻き始め側と二次側の出力のグランド側に接続してある。また、抵抗１３２と並列にダイオード１３３が、そのカソード側を二次側のＦＥＴ１２１のゲート端子に接続されている。このような回路構成で、一次側のＦＥＴ１０３がオフすると、補助巻線１３０の巻き終わり側を正極とする電圧が一定期間発生し、コンデンサ１３１を通して二次側のＦＥＴ１２１のゲート端子に電圧が供給され始める。コンデンサ１３１と抵抗１３２は微分回路を形成しており、二次側のＦＥＴ１２１に供給される電圧は徐々に減衰する。ダイオード１３３は二次側のＦＥＴ１２１のゲート−ソース間の電圧が耐圧を超えないようにするために接続している。
【００３１】
図６はＦＥＴ１２１のゲート端子に印加される電圧波形を示したものである。なお、縦軸は電圧値（Ｖ）示し、横軸は時間（ｔ）を示している。電圧の減衰曲線が二次側のＦＥＴ１２１のオン電圧であるＶｔｈを下回るタイミングが二次側のＦＥＴ１２１のオン期間になる。このオン期間が所定値になるようにコンデンサ１３１と抵抗１３２の値を調整する。このようにオン期間を所定値にして同期整流動作が可能になる。
【００３２】
以上、説明したように、トランスに補助巻線を追加し、補助巻線の出力をコンデンサと抵抗による微分回路を通して二次側のＦＥＴのゲート端子に供給する。これにより、二次側のＦＥＴを一定時間オンすることができ、実施例１と同様に安定して正確な同期整流動作を実現することができる。
【００３３】
なお、本実施例３のようにハード的な回路を構成して同期整流用のＦＥＴを駆動制御した場合でも、実施例１や２と同様な動作を実現することが可能である。例えば、二次側のＦＥＴがオフするタイミングを二次側の電流がゼロになるタイミングよりも前（短く）設定し、二次側のＦＥＴのオフ直前でダイオード整流に切り替えるように制御すれば、各素子がばらついたとしても一次側のＦＥＴと二次側のＦＥＴの駆動タイミングを重複しないよう制御できる。
【符号の説明】
【００３４】
１０１  直流電源
１０２  制御ＩＣ
１０３  電界効果トランジスタ
１０４  トランス
１２０  平滑コンデンサ
１２１  同期整流用のＦＥＴ
１２２  ダイオード
【図１】
2011130625.tif 000003
【図２】
2011130625.tif 000004
【図３】
2011130625.tif 000005
【図４】
2011130625.tif 000006
【図５】
2011130625.tif 000007
【図６】
2011130625.tif 000008
【図７】
2011130625.tif 000009