(57)【要約】【課題】 ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができるようにするとともに、メモリセルに対してビットデータの書き込み（プログラム）を行った後、そのベリファイを行う際に比較的大きな電荷の充放電が生じるという問題を解消してデータの読み書きの高速化および低消費電力化を図った不揮発性半導体記憶装置およびその読み書き制御方法を提供する。【解決手段】 プログラム動作時のｔ７で、選択メモリセルのセルウェルに４Ｖ、ドレインに０Ｖ、ゲートに１０Ｖ、ソースにＶＣＣをそれぞれ印加し、続くベリファイ時のｔ１３において、セルウェルの電圧を４Ｖにしたまま、選択ワード線ＷＬを−５Ｖにする。また、このときＷＬは通常の読み出し時の電圧より絶対値が高い電圧（−５Ｖ）に設定しておく。【選択図】 図１２
2011210373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置のメモリセルの読み書き方法であって、
書き込み時に、電圧の絶対値が「ＶＰ＞ＶＳＢ＞ＶＣＣ＞ＧＮＤ」の関係を有し、「ゲート−ドレイン」間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧ＶＰ、ＶＳＢ、ＶＣＣおよびＧＮＤを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、
前記書き込みに続く書き込みベリファイ時に、前記ＶＳＢまたはその近似値を前記ウェルに印加したまま前記ゲート電極に前記ＶＰとは逆極性の電圧を印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする不揮発性半導体記憶装置の読み書き制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリセルのゲート長の短縮化を実現した不揮発性半導体記憶装置およびその書込方法に関する。
【背景技術】
【０００２】
近年、ランダムアクセス読み出しが可能な所謂コードストレージ用のＮＯＲフラッシュメモリのスケーリングの限界について懸念が高まってきている。
【０００３】
ＩＴＲＳ(InternationalTechnology Roadmap for Semiconductors) の２００４年での技術予測によれば、半導体プロセス技術としては２０ｎｍプロセスの時代になっていると予測される２０１８年においても、ＮＯＲ型フラッシュメモリのメモリセルのゲート長は１３０ｎｍを実現することが困難であると指摘されている。
【０００４】
ＮＯＲ型フラッシュメモリのゲート長がスケーリングできない大きな要因の一つは、書き込み動作にチャネルホットエレクトロン（ＣＨＥ）注入を用いていることにある。すなわち、チャネルホットエレクトロンを効率よく発生させるためには、メモリセルのソース−ドレイン間にトンネル絶縁膜（シリコン酸化膜）の障壁電圧以上の比較的大きな電位差が必要とされる。この電位差のためにドレインからソースに向けて比較的大きな空乏層が形成されるため、ゲート長を短くすると、ドレインからソースへ空乏層がつながってしまい（パンチスルー）、ホットエレクトロンが発生しなくなってしまうという問題があるからである。
【０００５】
これに対して、トンネル絶縁膜としてシリコン酸化膜よりも障壁電圧の低い材質のものを用いることでソース−ドレイン間の電位差Ｖｄｓを小さくする提案がなされている（たとえば特許文献１）。また、書き込み動作をチャネルホットエレクトロン注入以外の方式で行うＮＯＲ型フラッシュメモリも提案されている（たとえば特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２３７３３０号公報
【特許文献２】特開平９−００８１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のものは、前記材質の電荷リーク特性がシリコン酸化膜に比べて劣る等の理由のために、不揮発性半導体メモリのトンネル絶縁膜として実用にいたっていない。
【０００８】
また、特許文献２のものは、チャネルホットエレクトロン注入に代えてバンド間トンネルで誘起したホットエレクトロン（ＢＢＨＥ）注入で書き込みを行うものであるが、この方式であっても、ホットエレクトロンのエネルギをトンネル絶縁膜の障壁電位以上にするためにはソース−ドレイン間の電位差Ｖｄｓを比較的大きな値（たとえば４Ｖ）にする必要があり、これによってゲート長の短縮化が制約をうけるという問題があった。
【０００９】
そこで、この発明は、ソース−ドレイン間の電位差Ｖｄｓを小さくしてメモリセルのゲート長を短くできるようにするとともに、メモリセルに対してビットデータの書き込み（プログラム）を行った後、そのベリファイを行う際に比較的大きな電荷の充放電が生じるという問題を解消してデータの読み書きの高速化および低消費電力化を図った不揮発性半導体記憶装置およびその書込方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１） 半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置のメモリセルの読み書き方法であって、
書き込み時に、電圧の絶対値が「ＶＰ＞ＶＳＢ＞ＶＣＣ＞ＧＮＤ」の関係を有し、「ゲート−ドレイン」間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧ＶＰ、ＶＳＢ、ＶＣＣおよびＧＮＤを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、
前記書き込みに続く書き込みベリファイ時に、前記ＶＳＢまたはその近似値を前記ウェルに印加したまま（ウェルをＶＳＢに充電したまま）前記ゲート電極に前記ＶＰとは逆極性の電圧（ＶＶＲ）を印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする。
【００１１】
（２） 前記ビットデータの通常読出時に、前記ウェルに前記ＶＣＣ、前記ゲート電極に前記ＶＰとは逆極性の電位ＶＲ、前記ソースにＶＣＣをそれぞれ印加して前記ドレインに現れる電位を読み出すようにし、
前記書込ベリファイ時のゲート電極の電位（ＶＶＲ）の絶対値を前記ＶＲの絶対値より大きくしたことを特徴とする。
【００１２】
（３）（１），（２）の書込方法で書き込まれるメモリセルをＮＯＲ型に接続してアレイ化したことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、書込時に絶対値電圧が「ＶＰ＞ＶＳＢ＞ＶＣＣ＞ＧＮＤ」の関係になるように設定したことにより、すなわち、ソース電圧ＶＣＣをウェル電圧ＶＳＢとドレイン電圧ＧＮＤの間の電圧にしたことにより、バンド間トンネリングによるホットエレクトロンまたはホットホールを効率よく発生させることができるとともに、ソース−ドレイン間の電位差を小さくすることができ、それにともないゲート長を短縮化できる。
なお、高速書込のためには、ウェル電圧ＶＳＢとドレイン電圧ＧＮＤとの電位差はトンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。
【００１４】
この書き込みに続く書き込みベリファイ時に、前記ＶＳＢまたはその近似値をウェルに印加したまま、すなわちウェルをＶＳＢに充電したまま、ゲート電極に前記ＶＰとは逆極性の電圧（ＶＶＲ）を印加して、ドレインに現れる電位をビットデータとして読み出すことによって、充放電に要する時間が短縮化できる。また、充放電の際の消費電力が抑制できる。
【００１５】
また、この発明によれば、ビットデータの通常読出時に、ウェルに前記ＶＣＣ、ゲート電極に前記ＶＰとは逆極性の電位ＶＲ、ソースにＶＣＣをそれぞれ印加してドレインに現れる電位を読み出すようにし、書込ベリファイ時のゲート電極の電位（ＶＶＲ）の絶対値を前記ＶＲの絶対値より大きくしたことにより、上記のようにウェルを高電位にしたままビットデータを読み出す際に、メモリセルのしきい値の絶対値が大きくなることに対応して、そのしきい値の変動が吸収される。そのため、ノイズマージンが広くなり、書き込みベリファイをより安定して行うことができる。
【図面の簡単な説明】
【００１６】
【図１】この発明が適用されるｐチャネルＭＯＮＯＳメモリセルの構造を示す図である。
【図２】同ｐチャネルＭＯＮＯＳメモリセルをＸＹに配列してＮＯＲ接続アレイを構成した場合のアーキテクチャを示す等価回路図である。
【図３】同ＮＯＲ接続アレイにおけるプログラム動作時、プログラムベリファイ動作時、消去動作時、消去ベリファイ動作時、リード動作時の各電位配置を示す図である。
【図４】プログラム動作時の等価回路における電位配置を示す図である。
【図５】プログラム動作時の断面構造における電位配置を示す図である。
【図６】プログラムベリファイ動作時の等価回路における電位配置を示す図である。
【図７】プログラムベリファイ動作時の断面構造における電位配置を示す図である。
【図８】リード動作時の等価回路における電位配置を示す図である。
【図９】リード動作時の断面構造における電位配置を示す図である。
【図１０】ＦＮトンネルによる消去動作時の等価回路における電位配置を示す図である。
【図１１】ＦＮトンネルによる消去動作時の断面構造における電位配置を示す図である。
【図１２】プログラム動作時の電圧波形図である。
【図１３】リード動作時の電圧波形図である。
【図１４】消去動作時の電圧波形図である。
【図１５】カラムラッチの構成を示す図である。
【図１６】ＷＬドライバの構成を示す図である。
【図１７】ＳＧドライバの構成を示す図である。
【図１８】ＷＥＬドライバの構成を示す図である。
【図１９】ＷＥＬＳＧドライバの構成を示す図である。
【図２０】ＳＬドライバの構成を示す図である。
【図２１】ディストリビュータ回路の構成を示す図である。
【図２２】正高電圧切り替え回路の構成を示す図である。
【図２３】負高電圧切り替え回路の構成を示す図である。
【図２４】メモリセルアレイの構成を示す図である。
【発明を実施するための形態】
【００１７】
図面を参照して本発明の実施形態について説明する。
図１はこの発明が適用されるｐチャンネルＭＯＮＯＳメモリセルの構造を示す図である。このメモリセルは、ｐ型半導体基板１１上に形成されたｎ型ウェル（セルウェル）１２、このｎ型ウェル１２の表面付近に所定の間隔を開けて形成されたｐ＋領域（ソース）１３およびｐ＋領域（ドレイン）１４、これら２つのｐ型領域１３、１４の間に形成されたチャネル領域２０、および、このチャネル領域２０の上方にチャネル領域２０を覆うように形成されたＯＮＯ膜およびゲート電極１８を有している。
【００１８】
ＯＮＯ膜は、酸化シリコンからなるトンネル絶縁膜１５、窒化シリコンからなり注入された電荷（電子）を蓄積する電荷トラップ層１６、および、酸化シリコンからなる絶縁膜１７からなっている。これら３層の膜厚は、トンネル絶縁膜１５が約２．５〜５ｎｍ程度、電荷トラップ層１６が約１０ｎｍ程度、絶縁膜１７が約５ｎｍ程度である。また、ゲート電極１８は、ポリシリコンで構成されている。なお、ゲート長は、後述する書込電位配置により、極めて短くすることができ６０ｎｍ以下が実現可能である。
【００１９】
次に、図２を参照して上記ｐチャネルＭＯＮＯＳメモリセルをＮＯＲ接続のアレイ状に接続した構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。
この不揮発性半導体記憶装置では、２つのセルウェル１２がペアになっている。各セルウェル１２には、Ｘ方向１ｋＢ＝８ｋ（８１９２）個×Ｙ方向６４個＝５１２ｋ（５２４２８８）個のメモリセルが形成されている。メインビットライン２１は８ｋ本であり、セレクトゲート２４を介して２つのセルウェル１２のうちの一方のサブビットライン２５に接続される。８ｋ本のメインビットライン２１には、それぞれカラムラッチが接続されている。このカラムラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート２４は、セルウェル１２とは別のセレクトゲートウェル（ｎ型ウェル）２０内に形成されており、ｐチャネルＭＯＳトランジスタで構成されている。セレクトゲートウェル２０の電位は通常ＶＣＣ（たとえば１．８Ｖ）に設定されている。セレクトゲート２４のゲート電極は、非選択時にＶＣＣが印加され、選択時に−２．２Ｖが印加される。−２．２Ｖが印加されると、ゲートが導通し、メインビットライン２１を各メモリセルのドレインにつながるサブビットライン２５に接続する。ワード線は、各メモリセルのゲート電極をＸ方向に接続しており、各セルウェル１２毎に６４本設けられている。ソースラインは、各セルウェル１２内の５１２ｋ個のメモリセルに共通である。
【００２０】
なお、電圧ＶＣＣおよび電圧ＧＮＤ（接地電圧）は、メモリセル外部の電源回路から供給されるものである。
【００２１】
次に、図２のＮＯＲ接続の不揮発性半導体記憶装置において、プログラム，プログラムベリファイ，消去，消去ベリファイ，読み出しを行う動作を図３〜図２４を参照して説明する。
図３は各動作時に各部に印加される電圧について示している。ここで、各記号の意味は次のとおりである。
【００２２】
ＭＢＬ：メインビット線
ＳＧ：セレクトゲート
ＳＢＬ：サブビット線
ＷＬ：ワード線
ＳＬ：ソース線
ＷＥＬ：ウェル
ＷＥＬＳＧ：セレクトゲートのウェル
ｓｕｂ：基板
また、図１２〜１４は、上記各動作状態の変化に応じた各部の電位変化について示している。
【００２３】
〈プログラム動作〉
図４は、プログラム動作時の電位配置および動作原理を示す図である。
この不揮発性半導体記憶装置では、ＢＢＨＥ注入による書き込み時に、ソース電圧ＶＣＣをセルウェル電圧ＶＳＢよりも低くしてドレイン電圧ＧＮＤに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Ｖｔｈ（絶対値）を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を０．１μｍ以下、たとえば６０ｎｍ程度まで短くしたセル構造を実現している。
【００２４】
また、セルウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをＧＮＤ−ＶＣＣで動作させることができるようにしている。これにより、ビットラインの制御回路を高速で標準的な正のＶＣＣ回路で構成することができ、高速化かつ構成の簡略化を可能にしている。
【００２５】
まず書き込み動作のうちのプログラム動作について説明する。先に説明したようにＭＯＮＯＳメモリセルでは、電荷トラップ層１６として導電性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。
メモリセルへの書き込み（プログラム）は、電荷トラップ層１６へ電子を注入することによって行う。電子の注入は、図１に示したゲート電極１８とドレイン１４との間に正負の高電圧を印加することによるＢＢＨＥ注入で行い、電子を電荷トラップ層１６に注入する。
【００２６】
電荷トラップ層１６への電荷の注入は、正電位のゲート電極１８と負電位のドレイン１４の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロン（BBHE:Band-to-Band tunneling induced Hot Electron）注入で行う。ただし、ドレイン（＝ビット線）を正電位の範囲で制御できるようにするため、セルウェル１２に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
【００２７】
具体的には、図２〜図５に示すように、セルウェル１２にバックゲート電圧ＶＳＢとして＋４Ｖを印加し、ビット線ＢＬ（但し、図４の例では、セルウェルごとにビット線を区分するためにメインビット線ＭＢＬおよびセレクトゲートＳＧを設けているので、メインビット線ＭＢＬ）を接地電位ＧＮＤ（＝０Ｖ）とする。そして、ワード線ＷＬにゲート電圧ＶＰとして１０Ｖを印加する。このときソース線ＳＬには、ＶＣＣ（＝１．８Ｖ）を印加しておく。
【００２８】
このプログラム動作を図１２・図１５を用いて説明する。
図１５はカラムラッチの構成を示す図である。図１２はプログラム動作時の図１５各部の電圧波形図である。
【００２９】
まず、図１５に示すカラムラッチには書き込みデータが予めセットされており、書き込むべきビット線（選択ＭＢＬ）に対してはノードＮＡ＝Ｌ、ノードＮＢ＝Ｈ状態（Ｌはローレベル、Ｈはハイレベルである。）であり、書き込まないビット線（非選択ＭＢＬ）に対してはＮＡ＝Ｈ、ＮＢ＝Ｌとする。
【００３０】
スタンバイ状態から、まずｔ１において、選択ＷＥＬを４Ｖにする。これはＷＥＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
【００３１】
ｔ２において、選択ＳＧを−２．２Ｖにする。これはＳＧドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することで実現できる。これにより選択ＳＢＬがＭＢＬとつながりＶＣＣに充電される。
【００３２】
ｔ３において、非選択ＷＬをＧＮＤにする。これまでは選択ＷＬも非選択ＷＬも共にＶＣＣにしていた。詳細説明は別途ＷＬドライバ回路説明時に行う。
ｔ４において、選択ＷＬを１０Ｖにする。これは、ＷＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
【００３３】
ｔ５において、／ＢＬＨ＝Ｈとし、トランジスタＰ９をＯＦＦにし、ＭＢＬをＨフローティング状態にする。
ｔ６において、ＤＤＲＶ＝Ｈ、／ＤＤＲＶ＝Ｌとする。これにより、書き込むべきビット線に対してはノードＮＢ＝Ｈであるので、ＭＢＬはＬ（ＧＮＤレベル）にセットされる。一方、書き込みしないビット線に対してはＮＢ＝Ｌであるので、ＭＢＬはＨ（ＶＣＣレベル）にセットされる。
【００３４】
ｔ７の状態で、選択メモリセルのセルウェルには４Ｖ、ドレインには０Ｖ、ゲートには１０Ｖ、ソースにはＶＣＣ（＝１．８Ｖ）をそれぞれ印加する。
【００３５】
この電圧配置にすることにより、ドレインとセルウェルの接合面に空乏層の領域が発生するとともに。ドレイン内でバンド間トンネリング（ＢＴＢＴ）によるエレクトロン（電子）／ホールペアが生成される。この電子が前記空乏領域の強電界によって加速され高エネルギを持ったホットエレクトロンとなり、その一部がゲート電極に印加された正電圧に吸引されてトンネル酸化膜を越えて電荷トラップ層に注入される。
【００３６】
予め決められた時間ｔ７後半の状態（この状態をプログラムパルス印加という）を保った後、印加電圧を次の手順で戻していく。
【００３７】
ｔ８において、ＤＤＲＶ＝Ｌ、／ＤＤＲＶ＝Ｈとし、トランジスタＰ５、Ｎ５をＯＦＦ状態にする。
ｔ９において、／ＢＬＨ＝Ｌとする。
これにより、ｔ１０の状態で、選択ＭＢＬがＶＣＣに戻る。
【００３８】
ｔ１１において、選択ＷＬをＶＣＣに戻す。これは、ＷＬドライバ回路にディストリビュータを介して接続されている正チャージポンプ回路を非活性化することで実現する。
ｔ１２において、選択ＷＬをＧＮＤにすると共に、非選択ＷＬをＶＣＣにする。
【００３９】
〈プログラムベリファイ動作〉
次に、図２，図３，図６，図７を参照して、プログラムベリファイの動作について説明する。プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。
【００４０】
高速書き込みを実現するためには、上記プログラムとベリファイの動作切り替えを高速に行う必要がある。上記プログラム動作時では、セルウェル１２にバックゲート電圧ＶＳＢを印加しており、プログラム／ベリファイの切り替え時に寄生容量の大きいセルウェルの電圧を４ＶからＶＣＣへ変化させるためには長時間が必要である。そこで、セルウェル１２にバックゲート電圧ＶＳＢ（＝４Ｖ）を印加したままベリファイを行う。
ベリファイ動作では、セルウェル１２の電圧が４Ｖのままであるため、ワード線ＷＬは、通常の読み出し時の電圧（−２．２Ｖ；後述）よりも高い電圧、例えば−５Ｖに設定する。この状態で、ソース線ＳＬとビット線ＭＢＬをＶＣＣに充電したのち、ソースラインＳＬをＧＮＤに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットラインＭＢＬは放電されＧＮＤになる。プログラムが完了していない場合にはビットラインＭＢＬはＶＣＣのままである。このビットラインＭＢＬの電位をカラムラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットラインＭＢＬ電圧を決定する。すなわち、ラッチされた電位がＶＣＣのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
【００４１】
このように、セルウェル１２にバックゲート電圧ＶＳＢ（＝４Ｖ）を印加したままの状態でベリファイを行うようにしたことにより、プログラム／ベリファイの切り替えが高速に行うことができ、ビットの高速書き込みを実現できる。
【００４２】
このプログラムベリファイ動作について図１２を参照して説明する。
先ずｔ１３において、選択ＷＬを−５Ｖにする。これは、ＷＬドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を活性化することで実現する。
【００４３】
ベリファイ動作ではセルウェルの電圧が４Ｖのままであるため、ワード線は通常の読み出し時の電圧（後述の−２．２Ｖ）より絶対値が高い電圧（−５Ｖ）に設定している。
【００４４】
ｔ１４において、／ＢＬＨ＝Ｈにし、ＭＢＬをＨフローティング状態にする。
続いてｔ１５において、ＶＲＦＲを＝Ｈにする。このときＮＡがＨならばトランジスタＮ７，Ｎ８を通じてＭＢＬがＧＮＤに放電される。ＮＡ＝Ｈの状態は、カラムラッチが書き込み合格を示しており、該当するＭＢＬは書き込み完了のメモリセルを介して放電される前に、トランジスタＮ７，Ｎ８を通じて放電される。
【００４５】
ｔ１６において、選択ＳＬをＧＮＤにする。
プログラム完了の場合には選択メモリセルのチャネルが導通するためＳＢＬとＭＢＬが放電される。一方、プログラムが完了していない場合には、ＳＢＬとＭＢＬはＶＣＣのままとなる。
【００４６】
ｔ１７において、／ＳＥＮＳＥ＝Ｌとする。
ＭＢＬが放電されていれば、トランジスタＰ３がＯＮ状態になり、ノードＮＡがＨにセットされ、書き込み合格を示す。この状態では、次のプログラムパルス印加時（ｔ７）でＭＢＬはＨになり、プログラムパルスが印加されない。
【００４７】
一方、ＭＢＬが放電されずＨのままであれば、トランジスタＰ３がＯＦＦ状態になり、ノードＮＡはＬのままである。この状態では、次のプログラムパルス印加時（ｔ７）でＭＢＬはＬになり、プログラムパルスが印加される。すなわち、ラッチされた電位により次のプログラムパルス印加時に再度電子の注入を行うか、行わないかを決定する。
【００４８】
ｔ１８において、ＶＲＦＲをＬに戻し、／ＳＥＮＳＥをＨに戻す。
ｔ１９において、／ＢＬＨをＬにする。
これによりｔ２０の状態で、ＭＢＬがＶＣＣに戻る。
【００４９】
ｔ２１において、選択ＷＬをＧＮＤに戻す。これはＷＬドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を非活性化することで実現できる。
【００５０】
これでプログラムベリファイ動作が完了する。このときに、カラムラッチの状態を確認し、プログラムが完了していれば、ｔ２２に進むが、完了していなければｔ３に戻る。
ｔ３からｔ２１の動作をプログラムが完了するまで繰り返す。
【００５１】
ｔ２２において、非選択ＷＬをＶＣＣにする。
ｔ２３において、選択ＳＧをＶＣＣにする。これによりＳＢＬがＭＢＬと電気的に遮断され、ＳＢＬがフローティング状態になる。
【００５２】
ｔ２４において、選択ＷＥＬをＶＣＣにする。これはＷＥＬドライバ回路にディストリビュータ回路を介して接続される正チャージポンプ回路を非活性化することで実現できる。
これでスタンバイ状態に戻る。
【００５３】
以上、セルウェル１２にバックゲート電圧ＶＳＢ（＝４Ｖ）を印加したままベリファイを行う動作を説明したが、図１２のｔ１２においてセルウェル１２の電位をＶＳＢ（＝４Ｖ）からＶＣＣ（＝１．８Ｖ）に戻して動作させても良い。
【００５４】
セルウェル１２に高電圧を印加し、ゲート電極に負電圧を印加する状態は、後に述べる消去時の電位関係と同じである。
【００５５】
製造プロセスによっては、ベリファイの電位関係であっても当該セルに消去動作が発生する場合がある。このような問題を解消するためには、セルウェル電位をＶＣＣに戻してベリファイせざるを得ない。
【００５６】
このように動作させると、ウェルの充放電に要する時間が短縮化できるという効果は得られないが、その一方でベリファイ時のゲート電極の電位（ＶＶＲ）は−５Ｖから−２．２Ｖに変更できる。これらの電圧は通常チャージポンプから発生するが、このチャージポンプの消費電力はその発生電圧の絶対値に比例するので、−５Ｖから−２．２Ｖに変更すると、それに応じてチャージポンプの消費電力は低減できる。
【００５７】
〈読み出し動作〉
一方、読み出し（リード）動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り替えも必要であるため、セルウェル１２に印加されるバックゲート電圧を通常の電圧（ＶＣＣ＝１．８Ｖ）とし、ワード線ＷＬに印加する読み出し電圧を−２．２Ｖとしている。
【００５８】
ここで図２，図３，図８，図９を参照して、読み出し動作について説明する。読み出し時には、セルウェル１２にバックゲート電圧としてＶＣＣを印加し、ソース線ＳＬに同じくＶＣＣを印加する。読み出し対象のビット線２１，２５（図１に示したドレイン１４）をＧＮＤにしたのち、読み出し対象のワード線ＷＬをＶＣＣから読み出し電圧ＶＲ＝−２．２Ｖに変化させる。これにより、この電位配置でセルがプログラム状態であればビット線ＭＢＬはＶＣＣに上昇し、非プログラム状態であればＧＮＤのままである。
【００５９】
この読み出し動作を、図１３を参照して説明する。
スタンバイ状態から、まずｔ１において、／ＢＬＨをＨにし、／ＢＬＬをＨにする。同時にＲＥＡＤ＝Ｈにし、トランジスタＮ３をＯＮ状態にする。このとき／ＳＥＮＳＥはＨであり、トランジスタＮ４もＯＮ状態にあるので、ノードＮＡはＬにセットされる。さらに選択ＷＬをＧＮＤに、選択ＳＧをＧＮＤにする。
【００６０】
／ＢＬＬ＝Ｈを受け、ｔ２状態でＭＢＬはＬになる。
ｔ３において、ＳＧドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することにより、選択ＳＧを−２．２Ｖにする。これにより選択ＭＢＬと選択ＳＢＬとが電気的に接続され、選択ＳＢＬもＬになる。
ｔ４において／ＢＬＬをＬにし、ＭＢＬをＬフローティングにする。
ｔ５において、ＷＬドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することにより、選択ＷＬを−２．２Ｖにする。
【００６１】
選択メモリセルがプログラム状態であれば、チャネルが導通し、選択ＳＢＬがＶＣＣへ充電され、これに応じて選択ＭＢＬもＶＣＣに充電される。
【００６２】
一方、選択メモリセルが消去状態であれば、チャネルが非導通であり、選択ＳＢＬと選択ＭＢＬとがＬフローティングを保つ。
【００６３】
ｔ６において、／ＳＥＮＳＥをＬにする。ＭＢＬがＨであれば、トランジスタＰ３がＯＦＦ状態であるので、ノードＮＡはＬのままであり、選択メモリセルがプログラム状態であることを示す。
【００６４】
一方、ＭＢＬがＬのままであると、トランジスタＰ３がＯＮ状態になり、ノードＮＡはＨにセットされ、選択メモリセルが消去状態であることを示す。この値をリードデータとしチップから出力する。（出力回路は図示せず）
ｔ７において、／ＳＥＮＳＥ＝Ｈとする。このときＲＥＡＤ＝ＨであるのでノードＮＡはＬにセットされる。
ｔ８において、ＷＬドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択ＷＬをＧＮＤに戻す。同時に、ＳＧドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択ＳＬをＧＮＤに戻す。
【００６５】
ｔ９において、／ＢＬＨをＬにする。これによりｔ１０の状態で、ＭＢＬがＶＣＣに戻る。
【００６６】
ｔ１１において、ＲＥＡＤをＬに、選択ＷＬをＶＣＣに、選択ＳＧをＶＣＣにそれぞれ戻す。
これでスタンバイ状態に戻る。
【００６７】
〈消去動作〉
次に消去動作について説明する。消去の方法は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
【００６８】
ここでは、図２，図３，図１０，図１１を参照してＦＮトンネルによる引き抜きについて説明する。消去は、セルウェル１２単位で行われる。セルウェル１２およびソース線ＳＬは６Ｖにし、ワード線ＷＬに−８Ｖの高電圧を印加し、ビット線ＭＢＬをフローティングにする。これにより、ゲート１８とセルウェル１２との間に大きな電位差が生じ、電荷トラップ層１６にトラップされている電子がＦＮトンネル効果によってトンネル絶縁膜１５を通過してセルウェル１２に飛び移ることにより引き抜かれる。
【００６９】
以上の電位配置および動作により、Ｙ系の回路をＧＮＤ−ＶＣＣで動作する高速の回路で構成することができる。
【００７０】
この消去動作について図１４を参照して説明する。
スタンバイ状態から、まずｔ１において、選択ＷＬをＧＮＤにする。消去はブロック単位で実施するので、選択ＷＬは該当ブロック内の全てのＷＬである。例えば図２４に示すようなメモリアレイの場合、ＷＬ（０）からＷＬ（６３）の６４本となる。
【００７１】
ｔ２において、ＷＥＬドライバ回路、ＳＧドライバ回路、ＷＥＬＳＧドライバ回路、及びＳＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化すると共に、ＷＬドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を活性化する。これにより、選択ＷＥＬ、選択ＳＧ、選択ＷＥＬＳＧ、及び選択ＳＬが６Ｖに、選択ＷＬが−８Ｖになる。また選択ＳＢＬは選択メモリセルのチャネルが導通しているため、ＳＬと同電位の６Ｖになる。
【００７２】
この電位配置にすることにより、選択メモリセルのゲートとレインとの間に大きな電位差が生じ（この場合１４Ｖ）電荷トラップ層にトラップされている電子がＦＮトンネル効果によってトンネル酸化膜を通過してドレインに飛び移ることにより引き抜かれる。
【００７３】
予め決められた時間ｔ２後半の状態（この状態を消去パルス印加という）を保った後、印加電圧を次の手順で戻していく。
【００７４】
ｔ３において、ＷＥＬドライバ回路、ＳＧドライバ回路、ＷＥＬＳＧドライバ回路、及びＳＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を非活性化する。これにより、選択ＷＥＬ、選択ＳＧ、選択ＷＥＬＳＧ、及び選択ＳＬがＶＣＣに戻る。また、選択ＷＬは−８Ｖのままであるので、選択メモリセルのチャネルはまだ導通しており、ＳＢＬはＳＬと同じＶＣＣに戻る。
【００７５】
ｔ４において、ＷＬドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化する。これにより選択ＷＬはＧＮＤになる。
ｔ５において、選択ＳＧをＧＮＤにする。
これ以降、消去ベリファイ動作に移行する。消去ベリファイでは消去対象のセルのしきい値が所定電位になっているかを確認する動作である。
【００７６】
ｔ６において、ＷＬドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することで、選択ＷＬを−６Ｖにする。同時に、ＳＧドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することで、選択ＳＧを−２．２Ｖにする。
【００７７】
ｔ７において、ＲＥＡＤ＝Ｈし、トランジスタＮ３をＯＮ状態にすると、既にトランジスタＮ４がＯＮ状態であることから、ノードＮＡはＬにセットされる。ノードＮＡがＬになるとノードＮＢはＨになる。
【００７８】
ｔ８において、／ＢＬＨ＝Ｈとする。これによりトランジスタＰ９がＯＦＦし、ＭＢＬはＨフローティング状態になる。
ｔ９において、選択ＳＬをＧＮＤにする。
【００７９】
消去完了時にはチャネルが遮断するため、ＳＢＬとＭＢＬは放電されない。一方、一つでもプログラム状態のセルがあれば、そのセルのチャネルを通じてＳＢＬとＭＢＬは放電される。
【００８０】
ｔ１０において、／ＳＥＮＳＥ＝Ｌとする。ＭＢＬが放電されずＨのままであれば、トランジスタＰ３がＯＦＦ状態であるので、ノードＮＡはＬのままであり、対象のメモリセルが消去状態であることを示す。一方、ＭＢＬが放電されＬに下がると、トランジスタＰ３がＯＮ状態になり、ノードＮＡはＨにセットされ、対象のメモリセルが書き込み状態であることを示す。
【００８１】
対象のメモリセルが書き込み状態であれば、次の消去パルス印加を行うこととする。ブロック内の全てのＷＬを選択してベリファイしているので、ベリファイ動作は一回の読み出しで実施できる。
【００８２】
ｔ１１において、／ＳＥＮＳＥ＝Ｈとする。このときＲＥＡＤ＝ＨであるのでノードＮＡはＬにセットされる。
ｔ１２において、／ＢＬＨ＝Ｌにし、ＲＥＡＤ＝Ｌにする。
ｔ１３において、／ＢＬＨ＝Ｌを受けて、ＭＢＬがＶＣＣになる。
ｔ１４において、ＷＬドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより、選択ＷＬをＧＮＤに戻す。
【００８３】
ｔ１５において、ＳＧドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより、選択ＳＧをＧＮＤに戻す。
ｔ１６において、選択ＳＧをＶＣＣに戻す。
【００８４】
これで消去ベリファイ動作が完了する。このときに、カラムラッチの状態を確認し、消去が完了していればｔ１７に進むが、完了していればｔ２に戻る。
【００８５】
ｔ２からｔ１６の動作を消去が完了するまで繰り返す。
ｔ１７において、選択ＷＬをＶＣＣに戻す。
これでスタンバイ状態に戻る。
【００８６】
次に、前記各ドライバ回路およびディストリビュータ回路の構成について説明する。
〈ＷＬドライバ回路〉
プログラムパルス印加時、選択ＷＬは１０Ｖ、非選択ＷＬはＧＮＤに設定する（図１２のプログラム動作時のｔ７参照）。
【００８７】
消去パルス印加時、選択ＷＬは−６Ｖ、非選択ＷＬはＶＣＣ（＝１．８Ｖ）に設定する（図１４の消去動作時のｔ２参照）。
【００８８】
選択ＷＬに正及び負の電圧を供給するデコーダ回路には、例えば特許第３２２３８７７号に開示された構成がある。
【００８９】
しかし、この構成では、非選択ＷＬが０Ｖに固定されており、今回のＷＬデコーダ動作に適合しない。そこで、図１６に示した構成により、非選択ＷＬをＶＣＣ及びＧＮＤに変更できる回路を実現した。
【００９０】
図１６はＷＬドライバ回路である。この図１６において、ＶＰＷＬはＶＣＣ以上の正の高電圧であり、後述するディストリビュータ回路を介して正チャージポンプ回路から電圧を受ける。
【００９１】
一方、ＶＮＷＬはＧＮＤ以下の負の高電圧であり、後述するディストリビュータ回路を介して負チャージポンプ回路から電圧を受ける。トランジスタＮ６、Ｎ７、Ｐ６、Ｐ７、及びインバータ１５から成るレベルシフト回路１７は、入力信号ＳＥＬＷＬの［ＶＣＣ，ＧＮＤ］の２値信号を［ＶＰＷＬ，ＧＮＤ］に変換する。
【００９２】
レベルシフト回路１７から信号を受けたレベルシフト回路１８はトランジスタＮ５、Ｎ４、Ｐ５、Ｐ４から成り、入力信号［ＶＰＷＬ，ＧＮＤ］の２値信号を［ＶＰＷＬ，ＶＮＷＬ］に変換し、ノードＶＳＥＬＷＬに供給する。
【００９３】
一方、トランジスタＮ１２，Ｎ１３，Ｐ１２，Ｐ１３、及びインバータ１６から成るレベルシフト回路１９は、ＷＬ選択アドレス信号をデコードするＡＮＤゲート１７の出力［ＶＣＣ，ＧＮＤ］の２値信号を受け［ＶＰＷＬ，ＧＮＤ］に変換する。
【００９４】
レベルシフト回路１９から信号を受けたレベルシフト回路２０は、トランジスタＮ１０，Ｎ１１，Ｐ１０，Ｐ１１から成り、入力信号［ＶＰＷＬ，ＧＮＤ］の２値信号を［ＶＰＷＬ，ＶＮＷＬ］に変換し、トランジスタＮ９，Ｐ９からなるインバータに供給する。
【００９５】
トランジスタＮ９，Ｐ９からなるインバータの出力はＤＥＣＷＬ１とする。
【００９６】
ＤＥＣＷＬ１はトランジスタＮ８，Ｐ８からなるインバータに入力され、当該インバータはＤＥＣＷＬ０を出力する。
【００９７】
アドレスが選択状態になり、ＡＮＤゲート１７の出力がＶＣＣのとき、ＤＥＣＷＬ１がＶＰＷＬに、ＤＥＣＷＬ０がＶＮＷＬになる。このとき、トランジスタＮ２，Ｐ１がＯＮし、トランジスタＮ１，Ｐ２がＯＦＦするので、ＷＬにはＶＳＥＬＷＬの電圧が伝播する。これがＷＬ選択状態である。
【００９８】
前述のとおり、ＳＥＬＷＬ＝ＶＣＣのとき、ＶＳＥＬＷＬ＝ＶＰＷＬとなり、選択状態のＷＬに正の高電圧が印加される。
また、ＳＥＬＷＬ＝ＧＮＤのとき、ＶＳＥＬＷＬ＝ＶＮＷＬとなり、選択状態のＷＬに負の高電圧が印加される。
これにより選択ＷＬには正負の高電圧を印加することができる。
【００９９】
一方、アドレスが非選択状態になり、ＡＮＤゲート１７の出力がＧＮＤのとき、ＤＥＣＷＬ１がＶＮＷＬに、ＤＥＣＷＬ０がＶＰＷＬになる。
【０１００】
このとき、トランジスタＮ２，Ｐ１がＯＦＦし、トランジスタＮ１，Ｐ２がＯＮするのでＷＬにはＶＵＳＥＬＷＬの電圧が伝播する。これがＷＬ非選択状態である。
【０１０１】
ＵＳＥＬＷＬがＧＮＤのときＶＵＳＥＬＷＬはインバータ１４によりＶＣＣになり、非選択ＷＬはＶＣＣとなる。
【０１０２】
また、ＵＳＥＬＷＬがＶＣＣのときＶＵＳＥＬＷＬはインバータ１４によりＧＮＤになり、非選択ＷＬはＧＮＤとなる。
【０１０３】
以上のような構成によれば、選択ＷＬを正負の高電圧に設定でき、かつ非選択のＷＬをＶＣＣ／ＧＮＤに設定できる。
【０１０４】
〈ＳＧドライバ回路〉
図１７はＳＧドライバ回路の構成を示す図である。素子の記号はＷＬドライバ回路の各素子と対応する。ＳＧドライバ回路の構成はＷＬドライバ回路と同様であるが、ＷＬドライバ回路においてＶＵＳＥＬＷＬ信号に相当する部分がＶＣＣになっている。これはＳＧにおいては非選択ＳＧのレベルが各動作条件で常にＶＣＣになっているためである。
【０１０５】
このような構成によれば、選択ＳＧを正負の高電圧ＶＰＳＧに設定でき、非選択ＷＬをＶＣＣにできる。
【０１０６】
〈ＷＥＬドライバ回路〉
図１８はＷＥＬドライバ回路の構成を示す図である。
この構成によれば、選択ＷＥＬにはＶＰＷＥＬレベルが、非選択ＷＥＬにはＶＣＣがそれぞれ供給される。
【０１０７】
〈ＷＥＬＳＧドライバ回路〉
図１９はＷＥＬＳＧドライバ回路の構成を示す図である。
この構成によれば、選択ＷＥＬＳＧにはＶＰＷＥＬＳＧレベルが、非選択ＷＥＬＳＧにはＶＣＣがそれぞれ供給される。
【０１０８】
〈ＳＬドライバ回路〉
図２０は、ＳＬドライバ回路の構成を示す図である。
ＳＬにはＶＣＣ、ＧＮＤ及び消去時の６Ｖが印加される。高電圧の６ＶはＶＰＳＬへ供給される。デコード信号により選択状態になると、トランジスタＰ１、Ｎ２がＯＮ状態、トランジスタＮ１がＯＦＦ状態になり、ＳＬへはＶＳＥＬＳＬが伝播される。
【０１０９】
一方、非選択状態になると、トランジスタＰ１，Ｎ２がＯＦＦ状態、トランジスタＮ１がＯＮ状態になり、ＳＬへはＧＮＤが伝播される。
【０１１０】
消去ベリファイ時（ｔ９）及びプログラムベリファイ時（ｔ１６）においては、選択ＳＬをＧＮＤに変化させ、当該ＳＬに接続されているプログラム状態のメモリセル群を通じてＳＢＬ及びＭＢＬを放電する。
【０１１１】
選択ＳＬをＧＮＤに変化させるには、／ＳＥＴＨをＨにすることにより実現する。
【０１１２】
〈ディストリビュータ回路〉
ＷＬドライバ回路は図１６に示すように、ＶＣＣ以上の正の高電圧としてＶＰＷＬを、また、ＧＮＤ以下の負の高電圧としてＶＮＷＬをそれぞれディストリビュータ回路から受けている。
【０１１３】
以下に、このディストリビュータ回路に関して説明する。
図２１はディストリビュータ回路の構成を示す図である。ＶＰＨは第１の正チャージポンプ回路、ＶＰＬは第２の正チャージポンプ回路であり、ＶＮＨは第１の負チャージポンプ回路、ＶＮＬは第２の負チャージポンプである。
【０１１４】
チャージポンプ回路とは例えば特許第２１４１３２０号に開示される高電圧発生回路であり、その活性信号（図示せず）を受けて出力端子に高電圧を与えるものである。
【０１１５】
また、特許第２１４１３２０号に開示されるチャージポンプは、その出力電圧のレベルを感知してこれをフードバックすることにより、所望の電圧レベルを発生させることができる。
チャージポンプＶＰＨの出力は正切り替え回路ＳＰ１を通じてＶＰＷＬに接続されている。
【０１１６】
正切り替え回路ＳＰ１は、制御信号（図示せず）に応じてＶＰＨの出力とＶＰＷＬとを電気的に接続するモードと電源ＶＣＣとＶＰＷＬとを電気的に接続するモードとを持つ。具体的には、例えば特許第２６５８９１６号に開示された回路と同様の、図２２に示す回路で実現できる。
【０１１７】
ここで、ＶＰＨの出力とＶＰＷＬとを電気的に接続するときは、ＳＥＬＶＰＨをＨにする。このとき、トランジスタＮ１３，Ｎ１４，Ｐ１３，Ｐ１４から成るレベルシフト回路により、トランジスタＰ１６はＯＮ状態になり、かつ、トランジスタＮ１１，Ｎ１２，Ｐ１１，Ｐ１２から成るレベルシフト回路により、トランジスタＰ１５はＯＮ状態になる。
【０１１８】
一方、トランジスタＮ１６はＯＦＦ状態である。これにより、ＶＰＨとＶＰＷＬとが電気的に接続される。
【０１１９】
ＶＣＣとＶＰＷＬとを電気的に接続するときは、ＳＥＬＶＣＣをＨにする。このとき、トランジスタＮ３，Ｎ４，Ｐ３，Ｐ４から成るレベルシフト回路により、トランジスタＰ６はＯＮ状態になり、かつ、トランジスタＮ１，Ｎ２，Ｐ１，Ｐ２から成るレベルシフト回路により、トランジスタＰ５はＯＮ状態になる。
【０１２０】
一方、トランジスタＮ６はＯＦＦ状態である。これにより、ＶＣＣとＶＰＷＬとが電気的に接続される。
チャージポンプＶＮＨの出力は負切り替え回路ＳＮ１を通じてＶＮＷＬに接続されている。
【０１２１】
負切り替え回路ＳＮ１は制御信号（図示せず）に応じて、ＶＮＨの出力とＶＮＷＬとを電気的に接続するモードと電源ＧＮＤとＶＮＷＬとを電気的に接続するモードとを持つ。
【０１２２】
具体的な回路は、例えば特許第２６５８９１６号に開示された回路と同様の、図２３の構成で実現できる。
【０１２３】
ＶＮＨの出力とＶＮＷＬとを電気的に接続するときは、ＳＥＬＶＮＨをＬにする。
【０１２４】
このとき、トランジスタＮ１３、Ｎ１４、Ｐ１３、Ｐ１４から成るレベルシフト回路により、トランジスタＮ１６はＯＮ状態になり、かつ、トランジスタＮ１１、Ｎ１２、Ｐ１１、Ｐ１２から成るレベルシフト回路により、トランジスタＮ１５はＯＮ状態になる。
【０１２５】
一方トランジスタＰ１６はＯＦＦ状態である。
これにより、ＶＮＨとＶＮＷＬとが電気的に接続される。
【０１２６】
ＧＮＤとＶＮＷＬとを電気的に接続するときは、ＳＥＬＧＮＤをＬにする。このとき、トランジスタＮ３，Ｎ４，Ｐ３，Ｐ４から成るレベルシフト回路により、トランジスタＮ６はＯＮ状態になり、かつ、トランジスタＮ１，Ｎ２，Ｐ１，Ｐ２から成るレベルシフト回路により、トランジスタＮ５はＯＮ状態になる。一方トランジスタＰ６はＯＦＦ状態である。
これにより、ＧＮＤとＶＮＷＬとが電気的に接続される。
【０１２７】
以上のような構成により、ＶＰＷＬへはＶＰＨかＶＣＣかいずれかの電圧が、ＶＮＷＬへはＶＮＨかＧＮＤかいずれかの電圧がそれぞれ伝播される。
【０１２８】
ＳＧドライバ回路は図１７に示すように、ＶＣＣ以上の正の高電圧としてＶＰＳＧを、また、ＧＮＤ以下の負の高電圧としてＶＮＳＧをそれぞれ高電圧切り替え回路から受けている。
【０１２９】
図２１において、チャージポンプＶＰＨの出力は正切り替え回路ＳＰ２を通じてＶＰＳＧに接続されている。チャージポンプＶＮＬの出力は負切り替え回路ＳＮ２を通じてＶＮＳＧに接続されている。
【０１３０】
このような構成により、ＶＰＳＧへはＶＰＨかＶＣＣのいずれかの電圧が、ＶＮＳＧへはＶＮＬかＧＮＤのいずれかの電圧がそれぞれ伝播される。
【０１３１】
また、チャージポンプＶＰＬの出力は、正切り替え回路ＳＰ３，ＳＰ４，ＳＰ５を介してＶＰＳＬ，ＶＰＷＥＬ，ＶＰＷＥＬＳＧにそれぞれ接続されている。
【０１３２】
以上説明したように、この実施形態では、バックゲート電圧を印加してソースにドレイン電圧とソース電圧の中間の電圧を印加したことにより、ドレイン−ソース間に掛かる電圧が下がることと、バックゲート効果により等価的にＶｔｈ（絶対値）が高くなるためにパンチスルーしにくくなり、これによって、ゲート長のスケーラビリティ（短ゲート化）を大幅に改善することが可能になり、ＮＯＲ型の構造において、０．１μｍ以下のゲート長を実現することも困難でなくなった。
【０１３３】
また、この実施形態では、高速の書き込みを実現するために次の２点を実現している。
（１）書き込みに続く書き込みベリファイ時に、ウェルに適正な電圧（ＶＳＢまたはその近似値を）を印加したまま、すなわちウェルを充電したまま、ゲート電極に前記ＶＰとは逆極性の電圧（ＶＶＲ）を印加して、ドレインに現れる電位をビットデータとして読み出すことによって、充放電に要する時間が短縮化できる。また、充放電の際の消費電力が抑制できる。これにより、プログラムとベリファイとの切り替えを容量の大きい電源回路を用いずに高速に行うことが可能になった。
【０１３４】
（２）また、この発明によれば、ビットデータの通常読出時に、ウェルに前記ＶＣＣ、ゲート電極に前記ＶＰとは逆極性の電位ＶＲ、ソースにＶＣＣをそれぞれ印加してドレインに現れる電位を読み出すようにし、書込ベリファイ時のゲート電極の電位（ＶＶＲ）の絶対値を前記ＶＲの絶対値より大きくしたことにより、上記のようにウェルを高電位にしたままビットデータを読み出す際に、メモリセルのしきい値の絶対値が大きくなることに対応して、そのしきい値の変動が吸収される。そのため、ノイズマージンが広くなり、書き込みベリファイをより安定して行うことができるようになった。
【０１３５】
なお、本実施形態では、ｐチャネルＭＯＮＯＳ構造のメモリセルに対する書込方法について説明しているが、図３の電位配置等の極性を反転することにより、この発明をｎチャネルＭＯＮＯＳメモリに適用することも可能である。
【０１３６】
また、本実施形態では、図１に示したＭＯＮＯＳ構造のメモリセルに対する書込方法を説明しているが、これ以外にも、フローティングゲート型の不揮発性半導体メモリ、ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等に適用することができる。
【０１３７】
なお、図３等に示した電圧値は一例であり、本発明の条件に合致する電圧であればどのような電圧でもよい。
【符号の説明】
【０１３８】
１１…ｐ型半導体基板
１２…ｎ型ウェル（セルウェル）
１３…ソース（ｐ＋領域）
１４…ドレイン（ｐ＋領域）
１５…トンネル絶縁膜
１６…電荷トラップ層（窒化膜）
１７…上部絶縁層
１８…ゲート
２０…セレクトゲートウェル（ｎ型ウェル）
２１…メインビット線
２２…ワード線
２３…ソース線
２４…セレクトゲート
２５…サブビット線
【図１】
2011210373.tif 000003
【図２】
2011210373.tif 000004
【図３】
2011210373.tif 000005
【図４】
2011210373.tif 000006
【図５】
2011210373.tif 000007
【図６】
2011210373.tif 000008
【図７】
2011210373.tif 000009
【図８】
2011210373.tif 000010
【図９】
2011210373.tif 000011
【図１０】
2011210373.tif 000012
【図１１】
2011210373.tif 000013
【図１２】
2011210373.tif 000014
【図１３】
2011210373.tif 000015
【図１４】
2011210373.tif 000016
【図１５】
2011210373.tif 000017
【図１６】
2011210373.tif 000018
【図１７】
2011210373.tif 000019
【図１８】
2011210373.tif 000020
【図１９】
2011210373.tif 000021
【図２０】
2011210373.tif 000022
【図２１】
2011210373.tif 000023
【図２２】
2011210373.tif 000024
【図２３】
2011210373.tif 000025
【図２４】
2011210373.tif 000026