(57)【要約】【課題】キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置及びその製造方法を提供すること。【解決手段】半導体基板１１０にトランジスタＴ１、Ｔ２を形成した後、ストッパ層１２０及び層間絶縁膜１２１を形成する。そして、層間絶縁膜１２１にコンタクトホールを形成し、層間絶縁膜１２１上に銅膜を形成してコンタクトホール内に銅を埋め込む。その後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により層間絶縁膜１２１上の銅膜を除去して表面を平坦化し、プラグ１２４ａ，１２４ｂを形成する。次いで、バリアメタル１２５、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを形成する。このようにして、強誘電体キャパシタ１３０を有する半導体装置（ＦｅＲＡＭ）が形成される。【選択図】図４
2011223031.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に不純物を導入して不純物領域を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、
前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、
前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、
前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記低圧ＣＭＰ研磨又は前記ＥＣＭＰ研磨時における圧力が、０．０５ｐｓｉ（３．４５×１０2Ｐａ）以上且つ１ｐｓｉ（６．８９×１０3Ｐａ）未満であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
導電性密着層を形成する工程の後に前記コンタクトホールの下部にタングステン又はポリシリコンの膜を充填する工程を有し、前記銅膜の形成時には前記コンタクトホールの残部に銅を充填することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板に不純物を導入して不純物領域を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、
前記コンタクトホールの壁面を覆う第１の導電性密着層を形成する工程と、
前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、
前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、
前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して平坦化する工程と、
前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、
前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、
前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記低圧ＣＭＰ研磨又は前記ＥＣＭＰ研磨時における圧力が、０．０５ｐｓｉ（３．４５×１０2Ｐａ）以上且つ１ｐｓｉ（６．８９×１０3Ｐａ）未満であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記コンタクトホール内に埋め込む導電体が、タングステン又はポリシリコンであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記導電性プラグを形成する工程と前記銅膜を形成する工程との間に、前記層間絶縁膜及び前記導電性プラグの上に第２の導電性密着層を形成する工程を有し、該第２の導電性密着層の上に前記銅膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の電極間に強誘電体膜又は高誘電体膜を挟んで構成された強誘電体キャパシタ又は高誘電体キャパシタを備えた半導体装置の製造方法に関し、特に強誘電体キャパシタ又は高誘電体キャパシタとトランジスタとにより構成されるメモリセルを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って大容量のデータを高速で処理する必要性が高まっており、電子機器に使用される半導体装置のより一層の高集積化及び高性能化が要求されている。そこで、半導体記憶装置（ＤＲＡＭ：Dynamic Random-Access Memory）の高集積化を実現するために、ＤＲＡＭを構成するキャパシタの絶縁膜材料として、従来から使用されているシリコン酸化物又はシリコン窒化物に替えて、強誘電体材料又は高誘電体材料を用いる技術が広く研究されている。
【０００３】
ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、キャパシタの絶縁膜（容量絶縁膜）に強誘電体を使用した不揮発性半導体記憶装置であり、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体は、電圧を印加すると分極を生じ、その後電圧の印加を停止しても自発分極を維持するという性質がある。また、印加電圧の極性を反転すると、自発分極の極性も反転する。従って、一方の極性を"１"、他方の極性を"０"に対応させてデータを記録することが可能であり、記憶されたデータは自発分極の極性を検出することにより読み出すことができる。
【０００４】
ＦｅＲＡＭのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、又は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法等によって成膜される。
【０００５】
通常、これらの成膜法により、下部電極上にアモルファス又は微結晶の状態の強誘電体膜を形成し、その後熱処理によってペロブスカイト構造やビスマス層状構造へと結晶構造を変化させている。キャパシタの電極材料としては、酸化しにくい材料又は酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属又はその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。
【０００６】
ＦｅＲＡＭも、他の半導体デバイスと同様により一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要となってくる。セル面積の低減には、従来のプレーナ構造に替えて、スタック構造を採用することが有効であることが知られている。ここで、スタック構造とは、メモリセルを構成するトランジスタのドレイン上に形成されたプラグ（コンタクトプラグ）の直上にキャパシタを形成した構造をいう。従来のスタック構造のＦｅＲＡＭにおいて、キャパシタは、Ｗ（タングステン）プラグの直上に、バリアメタル、下部電極、強誘電体膜及び上部電極がこの順で積層されて構成されている。バリアメタルは、Ｗプラグの酸化を防止する役割を有している。バリアメタルの効果と下部電極の効果とを兼ねる材料を選択することが多いため、バリアメタルと下部電極材料とを明確に分離することはできないが、バリアメタル及び下部電極は、通常、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ2膜、Ｐｔ膜及びＳＲＯ（ＳｒＲｕＯ3）膜のうちから選択された２以上の膜の組み合わせにより形成される。
【０００７】
特開２０００−３１４２１号公報には、ストレージノードの過度なネッキングを防止するために、コンタクトホールの一部を充填するようにリセスされたＷプラグを形成した後、全面に導電体膜（例えば、Ｃｕ膜）及び絶縁膜（例えば、ＳｉＯＮ膜）を順次形成し、その後、導電体膜及び絶縁膜をＣＭＰ(Chemical Mechanical Polishing) 研磨して、中心部に絶縁物が埋設された構造のコンタクトプラグを形成することが記載されている。
【０００８】
また、特開平１０−２４２４２３号公報には、第１の層間絶縁膜のコンタクトホールにポリシリコンを充填して形成した第１のプラグの上に、第２の層間絶縁膜のコンタクトホールにＷを充填して形成した第２のプラグを積層し、この第２のプラグの上にキャパシタを形成した半導体装置が開示されている。
【０００９】
更に、特開２００３−６８９９３号公報には、高濃度水素雰囲気中で処理を行ったときの容量絶縁膜の特性劣化を回避するために、コンタクトホールの内面上にＴｉＡｌＮ、ＴｉＮ又はＴａＮなどからなる水素透過防止膜を成膜した後に、Ｗプラグを形成することが提案されている。
【００１０】
しかしながら、本願発明者等は、上述した従来技術には以下に示す問題点があると考えている。図１は、従来技術の問題点を示す模式図であり、ＳＥＭ（Scanning Electron Microscope）により撮影した写真を元にして描いた図である。この図１において、１０は半導体基板を示し、１１は層間絶縁膜、１２はＷ（タングステン）プラグ、１３はバリアメタル、１４はキャパシタの下部電極、１５は強誘電体膜、１６はキャパシタの上部電極を示している。
【００１１】
上述した従来の技術では、いずれも半導体基板１０の上の層間絶縁膜１１に形成されたコンタクトホールにＷを埋め込んだ後、層間絶縁膜１１上の余分なＷをＣＭＰ研磨してコンタクトホール内のみにＷを残存させることによりプラグ１２を形成している。しかし、ＣＭＰ研磨では、図１に示すように、プラグ１２の表面にリセス（ディッシング又はエロージョン）が発生する。そうすると、プラグ１２の上方の部分と平坦面の上方の部分とでバリアメタル１３及び下部電極１４の結晶性が異なり、下部電極１４の上に形成される強誘電体膜１５の結晶性が悪くなる。これにより、キャパシタのスイッチング電荷量が低下し、信頼性が低下するとともに低電圧動作が難しくなるという問題が発生する。
【００１２】
図２は、半導体基板上に層間絶縁膜１１及びＷプラグ１２を形成し、更にその上にバリアメタル１３、下部電極１４及び強誘電体膜１５を形成した状態を示す電子顕微鏡像である。また、図３（ａ）〜（ｅ）は、図２中にａ〜ｅに示す部分における制御視野電子線回折像である。平坦部におけるバリアメタル１３と下部電極１４との界面部分（図２中にｃで示す部分）では、図３（ｃ）に示す電子線回折像から、結晶が（１１１）配向していることがわかる。また、平坦部の上方の部分（図２中にｄで示す部分）では、図３（ｄ）に示す電子線回折像から、強誘電体膜１５（ＰＺＴ）が（１１１）配向していることがわかる。しかし、リセスが発生したＷプラグ１２の上方のバリアメタル１３と下部電極１４との界面部分（図２中にａ及びｂで示す部分）では、図３（ａ），（ｂ）に示す電子線回折像から、結晶が（１１１）配向していないことがわかる。また、その上方の部分（図２中にｅで示す部分）では、図３（ｅ）に示す電子線回折像から、強誘電体膜１５（ＰＺＴ）が（１１１）配向していないことがわかる。
【００１３】
すなわち、Ｗプラグのリセスの影響により強誘電体膜の結晶に乱れが発生し、その結果ＦｅＲＡＭの特性が著しく低下してしまう。
【特許文献１】特開２０００−３１４２１号公報
【特許文献２】特開平１０−２４２４２３号公報
【特許文献３】特開２００３−６８９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程とを有することを特徴とする。
【００１６】
本発明においては、層間絶縁膜にコンタクトホールを形成した後、層間絶縁膜上に銅膜を形成するとともに、コンタクトホール内に銅を充填する。そして、層間絶縁膜上の銅膜を、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により除去してコンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する。このようにして形成された導電性プラグは、上面が極めて平坦になる。これにより、導電性プラグの上に形成される下部電極及び誘電体膜の結晶の乱れが回避され、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高いキャパシタを備えた半導体装置が製造される。
【００１７】
なお、銅膜は少なくともコンタクトホールの上部に形成すればよく、コンタクトホールの下部を銅膜以外の導電体膜、例えばタングステン膜又はポリシリコン膜により形成してもよい。
【００１８】
本発明の他の半導体装置の製造方法は、半導体基板に不純物を導入して不純物領域を形成する工程と、前記半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホールの壁面を覆う第１の導電性密着層を形成する工程と、前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して平坦化する工程と、前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程とを有することを特徴とする。
【００１９】
本発明においては、導電性プラグを形成した後、層間絶縁膜及び導電性プラグの上方に銅膜を形成し、この銅膜を低圧ＣＭＰ研磨又はＥＣＭＰ研磨して平坦化する。この低圧ＣＭＰ研磨又はＥＣＭＰ研磨により、銅膜の表面は極めて平坦になる。従って、銅膜の上に形成する下部電極材料膜及び誘電体膜の結晶の乱れが回避され、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高いキャパシタを備えた半導体装置が製造される。
【００２０】
なお、本発明においては、導電性プラグの上に銅膜を形成するので、導電性プラグの表面にリセスが発生してもよい。従って、導電性プラグは、タングステン又はポリシリコンにより形成することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来技術の問題点を示す模式図である。
【図２】図２は、半導体基板上に層間絶縁膜及びＷプラグを形成し、更にその上にバリアメタル、下部電極及び強誘電体膜を形成した状態を示す電子顕微鏡像である。
【図３】図３（ａ）〜（ｅ）は、図２中にａ〜ｅに示す部分における制御視野電子線回折像である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置（ＦｅＲＡＭ）を示す断面図である。
【図５】図５は、第１の実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図６】図６は、第１の実施形態の半導体装置の製造方法を示す断面図（その２）である。
【図７】図７は、第１の実施形態の半導体装置の製造方法を示す断面図（その３）である。
【図８】図８は、第１の実施形態の半導体装置の製造方法を示す断面図（その４）である。
【図９】図９（ａ）は本発明の第２の実施形態に係る半導体装置（ＦｅＲＡＭ）を示す断面図、図９（ｂ）は図９（ａ）中のプラグの拡大図である。
【図１０】図１０（ａ），（ｂ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１１】図１１は、本発明の第３の実施形態の半導体装置（ＦｅＲＡＭ）を示す断面図である。
【図１２】図１２は、第３の実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図１３】図１３は、第３の実施形態の半導体装置の製造方法を示す断面図（その２）である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００２３】
（第１の実施形態）
図４は、本発明の第１の実施形態に係る半導体装置（ＦｅＲＡＭ）を示す断面図である。本実施形態では、メモリセルを構成するトランジスタがｎ型の場合について説明している。
【００２４】
半導体基板１１０の上部には、各素子領域を分離する素子分離層１１１が設けられている。また、素子分離層１１１で分離された各素子領域には、ｐウェル１１２又はｎウェル（不図示）が設けられている。メモリセル領域では、図４に示すように、１つのｐウェル１１２に対し２つのトランジスタＴ１，Ｔ２が形成されている。すなわち、メモリセル領域のｐウェル１１２の上には２本のゲート電極１１４が相互に平行に配置に形成されている。これらのゲート電極１１４の両側のｐウェル１１２の表面近傍には、トランジスタＴ１，Ｔ２のソース／ドレインとなる低濃度ｎ型不純物領域１１６及び高濃度ｎ型不純物領域１１８が形成されている。
【００２５】
半導体基板１１０の上には、ゲート電極１１４を覆うようにストッパ層１２０が形成されており、ストッパ層１２０の上には第１の層間絶縁膜１２１が形成されている。この第１の層間絶縁膜１２１には、ストッパ層１２０を貫通してｎ型不純物領域１１８に電気的に接続されたＣｕ（銅）プラグ１２４ａ，１２４ｂが形成されている。Ｃｕプラグ１２４ａは２本のゲート電極１１４間に設けられたｎ型不純物領域１１８に接続されており、Ｃｕプラグ１２４ｂはゲート電極１１４と素子分離層１１１との間に設けられたｎ型不純物領域１１８に接続されている。層間絶縁膜１２１及びＣｕプラグ１２４ａ，１２４ｂの上面は、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により平坦化されている。
【００２６】
Ｃｕプラグ１２４ｂ及びその近傍の層間絶縁膜１２１の上には、強誘電体キャパシタ１３０が形成されている。この強誘電体キャパシタ１３０は、下側からバリアメタル１２５、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを順に積層して形成されている。なお、強誘電体キャパシタ１３０の下部電極１２６ａは、バリアメタル１２５を介してＣｕプラブ１２４ｂに電気的に接続されている。
【００２７】
第１の層間絶縁膜１２１及び強誘電体キャパシタ１３０の上には保護膜１３１が形成されており、この保護膜１３１の上には第２の層間絶縁膜１３２が形成されている。第２の層間絶縁膜１３２には、Ｃｕプラグ１２４ａに接続したプラグ１３５ａと、キャパシタ１３０の上部電極１２８ａに接続したプラグ１３５ｂとが形成されている。また、第２の層間絶縁膜１３２の上には、プラブ１３５ａに接続された配線１３６ａと、プラグ１３５ｂに接続した配線１３６ｂとが形成されている。
【００２８】
このような構造の本実施形態の半導体装置（ＦｅＲＡＭ）において、メモリセル領域のトランジスタＴ１，Ｔ２のゲート電極１１４はワード線の一部を構成し、これらのトランジスタＴ１，Ｔ２に共通の高濃度ｎ型不純物領域１１８に電気的に接続した配線１３６ａはビット線の一部を構成している。
【００２９】
本実施形態においては、Ｃｕプラグ１２４ｂの上に強誘電体キャパシタ１３０が積層されているので、プレーナ構造のＦｅＲＡＭに比べてより一層の高集積化が達成される。また、本実施形態においては、プラグ１２４ｂがＣｕにより形成され、且つ、低圧ＣＭＰ研磨又はＥＣＭＰ研磨によりその表面が平坦化されている。このため、プラグ１２４ｂ上に形成されたバリアメタル１２５、下部電極１２６ａ及び強誘電体膜１２７の結晶性が良好であり、強誘電体キャパシタ１３０のスイッチング電荷量が高く、低電圧動作が可能である。
【００３０】
図５〜図８は、本実施形態の半導体装置の製造方法を示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
【００３１】
まず、図５（ａ）に示す構造を形成するまでの工程を説明する。図５（ａ）に示すように、半導体基板（シリコン基板）１１０の所定の領域に素子分離層１１１を形成する。具体的には、フォトリソグラフィ法により半導体基板１１０の所定の領域に溝を形成し、その溝内にＳｉＯ2等の絶縁物を埋め込んで、素子分離層１１１とする。このように絶縁物を埋め込んだ溝により素子分離層１１１を形成する方法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれている。ＳＴＩ法による素子分離層１１に替えて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離層を形成してもよい。なお、半導体基板１１０はｐ型でもよく、ｎ型でもよい。
【００３２】
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下同じ）にｐ型不純物（例えばホウ素（Ｂ）等）を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にｎ型不純物（例えば、リン（Ｐ）等）を導入して、ｎウェル（不図示）を形成する。
【００３３】
次に、ｐウェル１１２及びｎウェル（不図示）の表面を熱酸化させて、ゲート絶縁膜１１３を形成する。その後、ＣＶＤ法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極１１４を形成する。
【００３４】
なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（不図示）の上方にはｐ型不運物を導入したゲート電極を形成することが好ましい。また、図５（ａ）に示すように、メモリセル領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
【００３５】
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）等のｎ型不純物をイオン注入して、低濃度ｎ型不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（不図示）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、低濃度ｐ型不純物領域（図示せず）を形成する。
【００３６】
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法によりシリコン基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１１４の両側のみに残すことにより形成される。
【００３７】
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にｎ型不純物をイオン注入し、高濃度ｎ型不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（不図示）にｐ型不純物をイオン注入して、高濃度ｐ型不純物領域（不図示）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタが形成される。ここまでの工程は、通常のＣＭＯＳ製造工程と基本的に同じである。
【００３８】
なお、ゲート電極１１４及びｎ型不純物拡散領域１１８の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。
【００３９】
次に、ＣＶＤ法により、シリコン基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にストッパ層１２０の上に層間絶縁膜１２１として例えばＳｉＯ2膜を１０００ｎｍの厚さに形成する。その後、層間絶縁膜１２１の表面を通常のＣＭＰ研磨により平坦化する。
【００４０】
以下、図５（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１２１の表面を平坦化した後、フォトリソグラフィ法により、層間絶縁膜１２１の表面からｎ型トランジスタ形成領域の高濃度ｎ型不純物層１１８及びｐ型トランジスタ形成領域の高濃度ｐ型不純物層（不図示）に到達するコンタクトホール１２１ａを形成する。その後、脱ガス処理として、Ｎ2雰囲気中において６５０℃の温度で３０分間アニールする。
【００４１】
次に、スパッタ法により、半導体基板１１０の上側全面に密着層１２２を形成する。この密着層１２２には、層間絶縁膜１２１とＣｕプラグ１２４ａ，１２４ｂとの密着性を向上させる機能だけではなく、層間絶縁膜１２１中に含まれる水素及び水分の強誘電体膜１２７への拡散を防止する機能と、Ｃｕプラグ１２４ａ，１２４ｂから層間絶縁膜１２１へのＣｕ原子の拡散を防止する機能とが要求される。密着層１２２がない場合は、層間絶縁膜１２１中に含まれる水素及び水分がプラグ１２４ｂ内に拡散し、更にバリアメタル１２５及び下部電極１２６ａの貴金属を介して強誘電体膜１２７に進入して、強誘電体膜１２７の強誘電特性が劣化してしまう。また、Ｃｕプラグ１２４ａ，１２４ｂから層間絶縁膜１２１中にＣｕ原子が拡散して、トランジスタＴ１，Ｔ２の特性が著しく劣化してしまう。本実施形態では、密着層１２２が、厚さが約２０ｎｍのＴｉ膜と、厚さが約５０ｎｍのＴａＮ膜と、厚さが約２０ｎｍのＴａ膜とを下からこの順で積層した積層膜からなるものとする。密着層１２２は、ＴｉＡｌＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｒｕ、Ｔｉ、Ｔａ、ＴａＮ又はＴｉＮ等からなる導電体膜、又はそれらの導電体膜のうちから選択された２以上の膜を積層して形成することが好ましい。また、密着層１２２の厚さは、１００ｎｍ以下とすることが好ましい。
【００４２】
次に、密着層１２２の上に、厚さが約５００ｎｍのＣｕ膜１２３を形成し、コンタクトホール１２１ａ内にＣｕを埋め込む。このＣｕ膜１２３は、電解めっき法、無電解めっき法、ＰＶＤ（Physical Vapor Deposition ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法、ＣＳＤ(Chemical Solution Deposition)法、ＣＶＤ法、ＬＳＣＶＤ（Liquid Source Chemical Vapor Deposition ）法及びそれらの組み合わせにより形成することができる。
【００４３】
電解めっき法によりＣｕ膜１２３を形成する場合、通常、硫酸銅及び硫酸を主成分とし、その他に有機系添加剤及び塩素イオン等を含むめっき液が使用される。めっき液中のＣｕ濃度は１４〜６０ｇ／ｌ程度であり、硫酸の濃度は１〜２４０ｇ／ｌ程度である。有機系添加剤は、その濃度及び組成にもよるが、Ｃｕ膜１２３の均一性、硬度、可塑性及び伸縮強度に影響する。有機系添加剤は、一般的に反応抑制剤（ポリエチレングリコールなどのポリマー）、反応促進剤（硫化化合物）及び安定剤（二次抑制剤）を含んでいる。それぞれの添加剤の添加量は、めっき条件（めっき槽の状態、電流密度、流量及びウェハの処理枚数など）に応じて適切に設定される。
【００４４】
無電解めっき法は、めっき液中に含まれる還元剤（ホルマリン又は燐酸等）により被処理物の表面に金属を析出させて金属膜を形成する方法である。無電解めっき法では、例えば還元剤にホルムアルデヒドを用いた上村工業株式会社製の無電解銅めっき液を使用することができる。
【００４５】
以下、図６（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でＣｕ膜１２３を形成した後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により、層間絶縁膜１２１上のＣｕ膜１２３及び密着層１２２を除去し、表面を平坦化する。これにより、各コンタクトホール１２１ａ内のみにＣｕ膜１２３が残り、Ｃｕプラグ１２４ａ，１２４ｂが形成される。
【００４６】
一般的なＣＭＰ研磨では、被処理物（ウェハ）に１〜５ｐｓｉ（６．８９×１０3 Ｐａ〜３．４５×１０3 Ｐａ）の圧力を印加しながら研磨が行われる。これに対し、低圧ＣＭＰ研磨（超低圧ＣＭＰ研磨を含む）では、被処理物に印加される圧力が０．０５ｐｓｉ（３．４５×１０2 Ｐａ）以上、１ｐｓｉ（６．８９×１０3 Ｐａ）未満である。また、ＥＣＭＰ研磨は、低圧ＣＭＰ研磨と電解研磨とを組み合わせた技術であり、被処理物に例えば０．５ｐｓｉ（３．４５×１０3 Ｐａ）の圧力を印加してＣＭＰ研磨しながら、被処理物の表面を電解研磨する。この低圧ＣＭＰ研磨又はＥＣＭＰ研磨により、Ｃｕプラグ１２４ａ，１２４ｂ及び層間絶縁膜１２１の表面平坦性が極めて良好になり、リセス（ディッシング又はエロージョン）の発生が防止される。なお、低圧ＣＭＰ研磨には、極めて高精度で緻密な研磨が可能であることから、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ研磨方式の研磨装置を用いることが好ましい。この種の研磨装置として、例えば株式会社ニコンの「ＮＰＳ」シリーズのＣＭＰ研磨装置（ＮＰＳ２３０１及びＮＰＳ３３０１等）がある。また、低圧ＣＭＰ研磨では従来の一般的なスラリーを使用することができる。例えば、日立化成株式会社のＨＳ−Ｃ４３０（Ｃｕ用）、ＨＳ−Ｃ８００（Ｃｕ用）、Ｈ−Ｔ６０５（ＴａＮ用）及びＨ−Ｔ７０５（ＴａＮ用）などを使用することができる。
【００４７】
以下、図６（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程でＣｕプラグ１２４ａ，１２４ｂを形成した後、スパッタ法により、半導体基板１１０の上側全面にバリアメタル（酸素バリア層）１２５を例えば１００〜２００ｎｍの厚さに形成する。このバリアメタル１２５は、Ｉｒ及びＲｕ等の貴金属、又はＴｉＡｌＮなどにより形成する。
【００４８】
バリアメタル１２５は、後述する強誘電体膜１２７の成膜工程や結晶化工程においてプラグ１２４ａ，１２４ｂ内に酸素が拡散することを防止するために形成される。バリアメタル１２５と層間絶縁膜１２１との密着性を向上させるため、及びバリアメタル１２５の結晶性を向上させるために、層間絶縁膜１２１とバリアメタル１２５との間に、Ｔｉ（チタン）、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）又はＴａ（タンタル）等からなる導電性密着層（不図示）を設けてもよい。この導電性密着層の厚さは３０ｎｍ以下とすることが好ましい。
【００４９】
次に、バリアメタル１２５の上に、強誘電体キャパシタ１３０の下部電極１２６ａとなる導電体膜１２６を形成する。この導電体膜１２６は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属、これらの金属の酸化物、並びにＳｒＲｕＯ3からなる群から選択された少なくとも一種の導電体材料により形成される。
【００５０】
次に、ＭＯＣＶＤ法により、導電体膜１２６の上にＰＺＴからなる強誘電体膜１２７を例えば１２０ｎｍの厚さに形成する。ＰＺＴの成膜温度は５８０℃であり、Ｐｂ原料としてはＰｂ（ＤＰＭ）2、Ｚｒ原料としてはＺｒ（ｄｍｈｄ）4、Ｔｉ原料としてはＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2を使用する。Ｐｂ（ＤＰＭ）2の流量は０．３２ｍｌ／ｍｉｎ、Ｚｒ（ｄｍｈｄ）4の流量は０．２ｍｌ／ｍｉｎ、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2の流量は０．２ｍｌ／ｍｉｎとし、酸素分圧は５Ｔｏｒｒ（６．６５×１０2 Ｐａ）とする。上記の原料はＴＨＦ（tetrahydrofuran ）にモル比３％の濃度で溶解し、液体の状態で気化器まで輸送する。そして、気化器温度を例えば２６０℃としてＴＨＦ及び原料を気化させ、酸素と混合した後、半導体基板１１０上にシャワーヘッドを介して吹き付ける。成膜時間は、例えば４２０秒である。上記の条件で形成したＰＺＴ膜の組成を調べたところ、Ｐｂ／（Ｚｒ＋Ｔｉ）＝１．１５、Ｚｒ／（Ｚｒ＋Ｔｉ）＝０．４５であった。
【００５１】
強誘電体膜１２７は、一般式ＡＢＯ3で表現される薄膜ＰＺＴ、Ｌａ、Ｃａ、Ｓｒ若しくはＳｉなどを微量ドープしたＰＺＴ、ＰＬＺＴ、ＢＬＴ、又は、ＳＢＴ若しくはＳＢＴＮ等のＢｉ系層状化合物により形成すればよい。また、強誘電体膜１２７の結晶構造は、ペロプスカイト構造又はビスマス層状構造であればよい。なお、本実施形態では強誘電体膜１２７をＭＯＣＶＤ法により形成するものとしたが、スパッタ法、ゾルゲル法又はＣＶＤ法により形成してもよい。
【００５２】
このようにして強誘電体膜１２７を形成した後、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing ）処理して強誘電体膜１２７を結晶化する。本実施形態では、Ａｒ（アルゴン）とＯ2との混合ガス中で基板温度が６００℃、処理時間が９０秒間の条件で第１のＲＴＡ処理を施した後、酸素雰囲気中で基板温度が７５０℃、処理時間が６０秒間の条件で第２のＲＴＡ処理を施す。このような条件でＲＴＡ処理をしても、導電体膜１２６は貴金属なので酸化されにくく、膜剥れは起きない。また、Ｃｕプラグ１２４ａ，１２４ｂはバリアメタル１２５で覆われているので、Ｃｕプラグ１２４ａ，１２４ｂが酸化されることはない。
【００５３】
次に、強誘電体膜１２７の上に、強誘電体キャパシタ１３０の上部電極１２８ａとなる導電体膜１２８を例えば２００ｎｍの厚さに形成する。本実施形態では、導電体膜１２８をＩｒＯ2により形成する。この導電体膜１２８は、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）、Ｐｄ（パラジウム）及びＳｒＲｕＯ3からなる群より選択された少なくとも１種の金属膜、それらの金属の酸化膜、又はそれらの２以上の膜を積層して形成してもよい。
【００５４】
以下、図７（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でバリアメタル１２５、導電体膜１２６、強誘電体膜１２７及び導電体膜１２８を形成した後、導電体膜１２８の所定の領域（強誘電体キャパシタ形成領域）上に、例えばＴｉＮ膜及びＳｉＯ2膜の積層構造を有するハードマスク（不図示）を形成し、導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５を一括エッチングする。これにより、図７（ａ）に示すように、下部電極１２６ａ、上部電極１２８ａ及びそれらの間の強誘電体膜１２７からなる強誘電体キャパシタ１３０が形成される。その後、ハードマスクを除去する。
【００５５】
以下、図７（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５をエッチングして強誘電体キャパシタ１３０を形成した後、酸素を含む雰囲気中で３５０℃の温度で１時間アニールする。このアニールは、次の工程で形成する保護膜１３１の密着性を確保するためのものである。
【００５６】
次に、層間絶縁膜１２１の上に、強誘電体キャパシタ１３０を覆う保護膜１３１を例えば２０〜１００ｎｍの厚さに形成する。この保護膜１３１は例えばＡｌ2Ｏ3（アルミナ）からなり、ＭＯＣＶＤ法又はスパッタ法により形成される。
【００５７】
次に、エッチング工程及び上部電極形成工程における強誘電体膜１２７のダメージを回復するために、回復アニールを行う。この回復アニールは、ファーネス内で酸素を含む雰囲気中で例えば５５０〜６５０℃の温度で約６０分間加熱することにより行われる。
【００５８】
以下、図８に示す構造を形成するまでの工程を説明する。上記の工程で回復アニールを行った後、プラズマＣＶＤ法により、半導体基板１１０の上側全面に例えばＳｉＯ2からなる層間絶縁膜１３２を形成する。そして、フォトリソグラフィ法により、層間絶縁膜１３２の表面から所定のプラグ１２４ｂに到達するコンタクトホール１３２ａと、強誘電体キャパシタ１３０の上部電極１２８ａに到達するコンタクトホール１３２ｂとを形成する。
【００５９】
次に、基板１１０の上側全面にＴｉＮからなる密着層を例えば５０ｎｍの厚さに形成してコンタクトホール１３２ａ，１３２ｂの内面をこの密着層で覆う。その後、ＣＶＤ法により密着層の上にＷ（タングステン）膜を形成して、コンタクトホール１３２ａ，１３２ｂにＷを充填する。そして、通常のＣＭＰ研磨により、層間絶縁膜１３２の上のＷと密着層とを除去し、コンタクトホール１３２ａ，１３２ｂ内のみにＷを残すことにより、プラグ１３５ａ，１３５ｂを形成する。
【００６０】
次いで、層間絶縁膜１３２の上にＴｉ（６０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ膜（４００ｎｍ）、Ｔｉ（５ｎｍ）及びＴｉＮ（７０ｎｍ）の積層膜を形成し、この積層膜をフォトリソグラフィ法によりパターニングして、配線１３６ａ，１３６ｂを形成する。その後、必要に応じて、更に層間絶縁膜及び上層配線を形成する。このようにして、Ｃｕプラグ１２４ｂ上に強誘電体キャパシタ１３０を積層したスタック構造の半導体装置（ＦｅＲＡＭ）が完成する。
【００６１】
本実施形態によれば、プラグ１２４ｂをＣｕにより形成し、その表面を低圧ＣＭＰ研磨又はＥＣＭＰ研磨により平坦化している。このため、プラグ１２４ｂの表面にリセス（ディッシング又はエロージョン）が発生せず、強誘電体キャパシタ１３０の強誘電体膜１２７の結晶性が良好な状態となり、強誘電体キャパシタ１３０のスイッチング電荷量が高くなる。なお、前述の特開平１０−２４２４２３号公報には、Ｗプラグに替えてＣｕプラグを用いてもよいことが記載されている。しかし、この公報では通常のＣＭＰ研磨についてしか記載されていない。Ｃｕプラグの表面を通常のＣＭＰ法で研磨しても十分な平坦性を得ることはできず、そのためプラグの上に形成される下部電極及び強誘電体膜の結晶に乱れが発生する。従って、結晶の乱れがなく特性が良好な誘電体膜を形成するためには、本実施形態のように、Ｃｕプラグの上面を低圧ＣＭＰ研磨又はＥＣＭＰ研磨により平坦化することが必要である。
【００６２】
また、本実施形態の半導体装置はスタック構造のキャパシタを採用しているので、プレーナ構造のキャパシタを有する半導体装置に比べて、同一のスイッチング電荷量の場合、より一層の高密度化が可能である。
【００６３】
更に、本実施形態では、プラグ１２４ａ，１２４ｂをＣｕにより形成しているので、以下に示すような利点もある。すなわち、プラグ１２４ａ，１２４ｂをＷ（タングステン）により形成する場合は、図７（ａ）に示す工程においてプラグ１２４ａが露出し、Ｗが酸化されて導電性が失われてしまう。従って、先にプラグ１２４ａを形成し、その上にバリア層（酸素バリア層）を形成し、その後プラグ１２４ｂを形成することが必要となる。しかし、本実施形態ではＷに比べて酸化しにくい材料であるＣｕによりプラグ１２４ａ，１２４ｂを形成しているので、プラグ１２４ａ，１２４ｂを同時に形成することが可能であり、プラグ１２４ａ，１２４ｂをＷにより形成する場合に比べて工程数を削減できる。
【００６４】
なお、本実施形態では層間絶縁膜１２１の上の密着層１２２をＣｕ膜１２３の研磨時（低圧ＣＭＰ研磨又はＥＣＭＰ研磨）に除去するものとしたが、導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５をエッチングして強誘電体キャパシタ１３０を形成後、層間絶縁膜１２１上の密着層１２２をエッチングにより除去してもよい。この場合は下部電極１３６ａの下方に密着層１２２が残るが、半導体装置の動作に支障は生じない。
【００６５】
（第２の実施形態）
図９（ａ）は、本発明の第２の実施形態に係る半導体装置（ＦｅＲＡＭ）を示す断面図、図９（ｂ）は図９（ａ）中のプラグ２２４ａ，２２４ｂの拡大図である。なお、図９（ａ）において、図４と同一物には同一符号を付してその詳しい説明は省略する。
【００６６】
本実施形態においては、第１の実施形態のプラグ１２４ａ，１２４ｂに対応するプラグ２２４ａ，２２４ｂが、図９（ｂ）に示すように、Ｗ膜２２１とＣｕ膜２２２とを積層して構成されている。従って、プラグ２２４ａ，２２４ｂ内のＣｕの量がＷ膜２２１の分だけ少ないので、例えば密着層１２２の層厚が薄くてＣｕに対する汚染防止機能が弱くても、層間絶縁膜１２１に拡散するＣｕ原子の量が少なく、Ｃｕの汚染によるトランジスタＴ１，Ｔ２の特性劣化が抑制される。
【００６７】
図１０（ａ），（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。まず、図１０（ａ）に示すように、第１の実施形態と同様にして、半導体基板１１０に素子分離層１１１、ｐウェル１１２、トランジスタＴ１，Ｔ２、ストッパ層１２０及び第１の層間絶縁膜１２１を形成する。その後、第２の層間絶縁膜１２１の表面を通常のＣＭＰ研磨により平坦化した後、層間絶縁膜１２１の表面から高濃度ｎ型不純物領域１１８に到達するコンタクトホール１２１ａを形成する。
【００６８】
次に、スパッタ法により半導体基板１１０の上側全面に例えばＴｉＮ又はＴｉＡｌＮからなる密着層１２２を形成し、コンタクトホール１２１ａの壁面を密着層１２２で覆う。その後、全面にＣＶＤ法等によりＷ膜２２１を形成し、コンタクトホール１２１ａ内にＷを埋め込む。そして、このＷ膜２２１をエッチバックして、コンタクトホール１２１ａの途中までＷ膜２２１を後退させる。このときのエッチング条件は、例えば以下の通りである。
【００６９】
平行平板型ドライエッチング装置を使用し、ＳＦ6を４００ｍｌ／ｍｉｎ、Ｏ2を２００ｍｌ／ｍｉｎの流量で供給し、圧力が６０Ｐａ、ＲＦパワーが３００Ｗ、ウェハステージの温度が３０℃の条件でＷ膜２２１をエッチングする。この場合に、Ｗ膜２２１に比べてＴｉＮ又はＴｉＡｌＮからなる密着層１２２のエッチングレートは低いため、密着層１２２を残存させつつ、Ｗ膜２２１をコンタクトホール１２１ａの途中まで後退させることができる。なお、コンタクトホール１２１ａ内のＷ膜２２１の上面は平坦でなくてもよい。
【００７０】
次に、図１０（ｂ）に示すように、全面に例えばめっき法によりＣｕ膜２２２を形成し、コンタクトホール１２１ａ内にＣｕを充填する。その後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により、層間絶縁膜１２１上のＣｕ膜２２２及び密着層１２２を除去して、コンタクトホール１２１ａ内にのみＣｕ膜２２２を残す。この低圧ＣＭＰ研磨又はＥＣＭＰ研磨により、上面にリセスのないプラグ２２４ａ，２２４ｂが形成される。低圧ＣＭＰ研磨には、例えば株式会社ニコンの「ＮＰＳ」シリーズのＣＭＰ研磨装置（ＮＰＳ２３０１及びＮＰＳ３３０１）のように、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ方式の研磨装置を使用することが好ましい。また、スラリーとしては、例えば日立化成株式会社のＨＳ−Ｃ４３０（Ｃｕ用）、ＨＳ−Ｃ８００（Ｃｕ用）、Ｈ−Ｔ６０５（ＴａＮ用）及びＨ−Ｔ７０５（ＴａＮ用）等を使用する。低圧ＣＭＰ研磨時の研磨圧は０．０５Ｐａ以上、１Ｐａ未満とする。
【００７１】
次いで、第１の実施形態と同様に、プラグ２２４ｂの上にバリアメタル１２５を形成し、更にその上に下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａからなる強誘電体キャパシタ１３０を形成する（図９参照）。そして、この強誘電体キャパシタ１３０を覆う保護膜１３１を形成し、更に保護膜１３１の上に第２の層間絶縁膜１３２を形成する。その後、プラグ２２４ａに接続するプラグ１３５ａと、強誘電体キャパシタ１３０の上部電極１２８ａに接続するプラグ１３５ｂとを形成し、これらのプラグ１３５ａ，１３５ｂに接続する配線１３６ａ，１３６ｂを第２の層間絶縁膜１３２の上に形成する。このようにして、第２の実施形態の半導体装置が完成する。
【００７２】
本実施形態においても、低圧ＣＭＰ研磨又はＥＣＭＰ研磨を採用するので、プラグ２２４ｂの上面が平坦になり、プラグ２２４ｂ上に形成されるキャパシタ１３０の強誘電体膜１２７の結晶の乱れが回避される。これにより、第１の実施形態と同様に、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置を製造することができる。
【００７３】
なお、上記の実施形態ではコンタクトホール１２１ａ内にＷ膜２２１とＣｕ膜２２２とを積層してプラグ２２４ａ，２２４ｂを形成したが、Ｗ膜２２１に替えてポリシリコン又はその他の導電体からなる膜を形成してもよい。
【００７４】
また、上記実施形態では、Ｗ膜２２１をエッチバックしてコンタクトホール１２１ａの上部に隙間を形成し、この隙間にＣｕを埋め込んでＷ膜２２１とＣｕ膜２２２とが積層された構造のプラグ２２４ａ，２２４ｂを形成したが、他の方法でプラグ２２４ａ，２２４ｂを形成することも可能である。例えば、第１の層間絶縁膜１２１を途中まで形成した後、高濃度ｎ型不純物領域１１８に通じるコンタクトホールと、このコンタクトホールの壁面を覆う導電性密着層とを形成する。その後、コンタクトホール内にＷ膜を埋め込み、第１の層間絶縁膜１２１上のＷ膜及び密着層をＣＭＰ研磨して除去する。次いで、第１の層間絶縁膜１２１の残りの部分を形成した後、Ｗ膜に通じるコンタクトホールと、そのコンタクトホールの壁面を覆う導電性密着層とを形成する。その後、コンタクトホール内にＣｕ膜を埋め込み、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により第１の層間絶縁膜１２１上のＣｕ膜及び密着層を除去して、表面を平坦化する。このようにして、Ｗ膜２２１とＣｕ膜２２２とが積層された構造のプラグ２２４ａ，２２４ｂを形成することができる。
【００７５】
（第３の実施形態）
図１１は本発明の第３の実施形態の半導体装置（ＦｅＲＡＭ）を示す断面図である。なお、図１１において、図４と同一物には同一符号を付して、その詳しい説明は省略する。
【００７６】
本実施形態においては、第１の実施形態のプラグ１２４ａ，１２４ｂに対応するプラグ２３４ａ，２３４ｂがＷ（又はポリシリコン）により形成されており、表面にリセス（ディッシング又はエロージョン）が発生している。そして、プラグ２３３ｂと強誘電体キャパシタ１３０との間には、導電性密着層２３５と、Ｃｕ膜２３６と、バリアメタル２３７とが形成されている。Ｃｕ膜２３６はプラグ２３４ｂの表面のリセスを補償するために設けられており、このＣｕ膜２３６の強誘電体キャパシタ側の面は、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により平坦化されている。
【００７７】
図１２，図１３は、本実施形態の半導体装置の製造方法を示す断面図である。まず、図１２（ａ）に示すように、第１の実施形態と同様にして、半導体基板１１０に素子分離層１１１、ｐウェル１１２、トランジスタＴ１，Ｔ２、ストッパ層１２０及び第１の層間絶縁膜１２１を形成する。その後、第１の層間絶縁膜１２１の表面を通常のＣＭＰ研磨により平坦化した後、層間絶縁膜１２１の表面から高濃度ｎ型不純物領域１１８に到達するコンタクトホール１２１ａを形成する。
【００７８】
次に、スパッタ法により半導体基板１１０の上側全面に例えばＴｉＮ又はＴｉＡｌＮからなる密着層１２２を形成し、コンタクトホール１２１ａの壁面を第１の導電性密着層１２２で覆う。その後、全面にＣＶＤ法等により例えば厚さが５００ｎｍのＷ膜を形成し、コンタクトホール１２１ａ内にＷを埋め込む。そして、通常のＣＭＰ研磨により層間絶縁膜１２１上のＷ膜２４１及び密着層１２２を除去し、コンタクトホール１２１ａ内のみにＷ膜を残存させることにより、プラグ２３４ａ，２３４ｂを形成する。このＣＭＰ研磨ではプラグ２３４ａ，２３４ｂの表面にリセス（ディッシング又はエロージョン）が発生する。なお、ここではプラグ２３４ａ，２３４ｂをＷにより形成しているが、ポリシリコンにより形成してもよい。
【００７９】
次に、図１２（ｂ）に示すように、プラグ２３４ａ，２３４ｂ及び層間絶縁膜１２１の上に、第２の導電性密着層２３５を例えば２０ｎｍ以下の厚さに形成する。この密着層２３５は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｒｕ及びＴａからなる群から選択された導電体により形成する。
【００８０】
次に、密着層２３５の上にＣｕ膜２３６を約１００ｎｍの厚さに形成する。そして、このＣｕ膜２３６を低圧ＣＭＰ研磨又はＥＣＭＰ研磨して、表面を平坦化する。低圧ＣＭＰ研磨には、例えば株式会社ニコンの「ＮＰＳ」シリーズのＣＭＰ研磨装置（ＮＰＳ２３０１及びＮＰＳ３３０１）のように、低圧且つ高速回転が可能な小径の研磨パッドを用いたフェイスアップ方式の研磨装置を使用することが好ましい。また、スラリーとしては、例えば日立化成株式会社のＨＳ−Ｃ４３０（Ｃｕ用）、ＨＳ−Ｃ８００（Ｃｕ用）、Ｈ−Ｔ６０５（ＴａＮ用）及びＨ−Ｔ７０５（ＴａＮ用）等を使用する。
【００８１】
その後、Ｃｕ膜２３６の上にバリアメタル２３７としてＴｉＡｌＮ膜を例えば１００〜２００ｎｍの厚さに形成し、更にその上に強誘電体キャパシタの下部電極となる導電体膜（例えば、Ｉｒ膜）２３８及び強誘電体膜（例えば、ＰＺＴ膜）２３９を形成する。続いて、ＲＴＡ処理を施して強誘電体膜２３９を結晶化した後、強誘電体膜２３９の上に強誘電体キャパシタの上部電極となる導電体膜（例えば、ＩｒＯｘ膜）２４０を形成する。
【００８２】
次に、強誘電体膜２４０の所定の領域上にＴｉＮ膜及びＳｉＯ2膜の積層構造のハードマスク（不図示）を形成し、導電体膜２４０、強誘電体膜２３９及び導電体膜２３８をエッチングして、図１３（ａ）に示すように、下部電極２３８ａ、強誘電体膜２３９及び上部電極２４０ａにより構成される強誘電体キャパシタ１３０を形成する。その後、ハードマスクを除去した後、全面にＡｌ2Ｏ3からなる保護膜２４１を２０〜１００ｎｍの厚さに形成し、エッチングによる強誘電体膜２３９のダメージを回復するために、酸素雰囲気中で回復アニールを行う。
【００８３】
次に、レジスト（不図示）により誘電体キャパシタ１３０を覆い、図１３（ｂ）に示すように保護膜２４１、バリアメタル２３７、Ｃｕ膜及２３６及び密着層２３５をエッチングする。その後、全面にＡｌ2Ｏ3からなる保護膜２４２を２０〜１００ｎｍの厚さに形成する。そして、図１１に示すように、第１の実施形態と同様にして第２の層間絶縁膜１３２を形成し、プラグ２３４ａに接続するプラグ１３５ａと、強誘電体キャパシタ１３０の上部電極２４０ａに接続するプラグ１３５ｂとを形成し、更にプラグ１３５ａに接続する配線１３６ａと、プラグ１３５ｂに接続する配線１３６ｂとを第２の層間絶縁膜１３２上に形成する。このようにして、本実施形態の半導体装置が完成する。
【００８４】
本実施形態においては、Ｗプラグ２３４ｂの上にＣｕ膜２３６を形成し、このＣｕ膜２３６を低圧ＣＭＰ研磨又はＥＣＭＰ研磨により平坦化した後、その上にバリアメタル２３７、下部電極２３８及び強誘電体膜２３９を形成するので、下地の凹凸に起因する強誘電体膜２３９の結晶の乱れが回避される。これにより、第１の実施形態と同様に、スイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置を製造することができる。
【００８５】
なお、上述した第１〜第３の実施形態ではいずれも本発明をＦｅＲＡＭに適用した例について説明したが、本発明は容量絶縁膜を（ＢａＳｒ）ＴｉＯ3、ＳｒＴｉＯ3及びＢａＴｉＯ3等の高誘電体により形成したＤＲＡＭに適用することも可能である。
【００８６】
以下に、本発明の特徴を付記する。
【００８７】
（付記１）  半導体基板と、
前記半導体基板に不純物を導入して形成された不純物領域と、
前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して形成された導電性プラグと、
前記導電性プラグの上方に配置されたキャパシタとを有する半導体装置において、
前記キャパシタは、前記導電性プラグを介して前記不純物領域に電気的に接続された下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成され、且つ、少なくとも前記導電性プラグの上部、又は前記導電性プラグと前記キャパシタの前記下部電極との間に、上面が平坦な銅膜が配置されていることを特徴とする半導体装置。
【００８８】
（付記２）  前記コンタクトホールの下部に、前記導電性プラグの一部として、タングステン又はポリシリコンからなる導電体膜が配置されていることを特徴とする付記１に記載の半導体装置。
【００８９】
（付記３）  前記キャパシタの前記下部電極の下に、酸素の透過を阻止するバリアメタルが形成されていることを特徴とする付記１に記載の半導体装置。
【００９０】
（付記４）  前記バリアメタルが、ＴｉＡｌＮ、Ｉｒ及びＲｕからなる群から選択された導電体により形成されていることを特徴とする付記３に記載の半導体装置。
【００９１】
（付記５）  前記コンタクトホールの壁面上に、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ及びＲｕからなる群から選択された導電体からなる密着層が形成されていることを特徴とする付記１に記載の半導体装置。
【００９２】
（付記６）  半導体基板に不純物を導入して不純物領域を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、
前記コンタクトホールの壁面を覆う導電性密着層を形成する工程と、
前記層間絶縁膜上に銅膜を形成するとともに前記コンタクトホール内に銅を充填する工程と、
前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して前記コンタクトホール内にのみ銅膜を残すことにより導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグと電気的に接続する下部電極と、該下部電極の上の強誘電体又は高誘電体からなる誘電体膜と、該誘電体膜の上の上部電極とにより構成されるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００９３】
（付記７）  前記低圧ＣＭＰ研磨又は前記ＥＣＭＰ研磨時における圧力が、０．０５ｐｓｉ（３．４５×１０2Ｐａ）以上且つ１ｐｓｉ（６．８９×１０3Ｐａ）未満であることを特徴とする付記６に記載の半導体装置の製造方法。
【００９４】
（付記８）  導電性密着層を形成する工程の後に前記コンタクトホールの下部にタングステン又はポリシリコンの膜を充填する工程を有し、前記銅膜の形成時には前記コンタクトホールの残部に銅を充填することを特徴とする付記６に記載の半導体装置の製造方法。
【００９５】
（付記９）  前記銅膜を、めっき法、ＣＳＤ(Chemical Solution Deposition)、ＣＶＤ（Chemical Vapor Deposition ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法、ＬＳＣＶＤ（Liquid Source Chemical Vapor Deposition ）法及びＰＶＤ（Physical Vapor Deposition ）法のうちのいずれかの方法により形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００９６】
（付記１０）  前記導電性プラグの上に、ＴｉＡｌＮ、Ｉｒ及びＲｕからなる群から選択された導電体によりバリアメタルを形成し、該バリアメタルの上に前記キャパシタの前記下部電極を形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００９７】
（付記１１）  前記誘電体膜を、ＰＺＴ、ＰＬＺＴ、ＢＬＴ及びＳＢＴからなる群から選択された誘電体により形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００９８】
（付記１２）  半導体基板に不純物を導入して不純物領域を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記不純物領域に通じるコンタクトホールを形成する工程と、
前記コンタクトホールの壁面を覆う第１の導電性密着層を形成する工程と、
前記コンタクトホール内に導電体を埋め込んで導電性プラグを形成する工程と、
前記導電性プラグ及び前記層間絶縁膜の上方に銅膜を形成する工程と、
前記銅膜を低圧ＣＭＰ(Chemical Mechanical Polishing) 研磨又はＥＣＭＰ（Electro Chemical Mechanical Polishing ）研磨して平坦化する工程と、
前記銅膜の上に、下部電極材料膜、強誘電体又は高誘電体からなる誘電体膜及び上部電極材料膜を下からこの順に形成する工程と、
前記上部電極材料膜、前記誘電体膜及び前記下部電極材料膜をパターニングしてキャパシタを形成する工程と、
前記キャパシタの下方の前記銅膜を残し、その他の領域の前記銅膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００９９】
（付記１３）  前記低圧ＣＭＰ研磨又は前記ＥＣＭＰ研磨時における圧力が、０．０５ｐｓｉ（３．４５×１０2Ｐａ）以上且つ１ｐｓｉ（６．８９×１０3Ｐａ）未満であることを特徴とする付記１２に記載の半導体装置の製造方法。
【０１００】
（付記１４）  前記コンタクトホール内に埋め込む導電体が、タングステン又はポリシリコンであることを特徴とする付記１２に記載の半導体装置の製造方法。
【０１０１】
（付記１５）  前記第１の導電性密着層を、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｒｕ及びＴａからなる群から選択された導電体により形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１０２】
（付記１６）  前記導電性プラグを形成する工程と前記銅膜を形成する工程との間に、前記層間絶縁膜及び前記導電性プラグの上に第２の導電性密着層を形成する工程を有し、該第２の導電性密着層の上に前記銅膜を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１０３】
（付記１７）  前記第２の導電性密着層を、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｒｕ及びＴａからなる群から選択された導電体により形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１０４】
（付記１８）  前記銅膜を、めっき法、ＣＳＤ(Chemical Solution Deposition)、ＣＶＤ（Chemical Vapor Deposition ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法、ＬＳＣＶＤ（Liquid Source Chemical Vapor Deposition ）法及びＰＶＤ（Physical Vapor Deposition ）法のうちのいずれかの方法により形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１０５】
（付記１９）  前記銅膜の上に、ＴｉＡｌＮ、Ｉｒ及びＲｕからなる群から選択された導電体によりバリアメタルを形成し、該バリアメタルの上に前記キャパシタの前記下部電極を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１０６】
（付記２０）  前記誘電体膜を、ＰＺＴ、ＰＬＺＴ、ＢＬＴ及びＳＢＴからなる群から選択された誘電体により形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【図１】
2011223031.tif 000003
【図２】
2011223031.tif 000004
【図３】
2011223031.tif 000005
【図４】
2011223031.tif 000006
【図５】
2011223031.tif 000007
【図６】
2011223031.tif 000008
【図７】
2011223031.tif 000009
【図８】
2011223031.tif 000010
【図９】
2011223031.tif 000011
【図１０】
2011223031.tif 000012
【図１１】
2011223031.tif 000013
【図１２】
2011223031.tif 000014
【図１３】
2011223031.tif 000015