(57)【要約】【課題】電子シャッタの特性をメカシャッタの特性に近似させるようにする。【解決手段】タイミング生成回路３１は、電子シャッタを制御するためのタイミングパルスを生成する。先幕として電子シャッタを用い、後幕としてメカシャッタを用いた場合、メカシャッタは、加速度運動を行うため速度が変化するため、露光時間が行毎に異なってしまう可能性がある。メカシャッタの速度変化に合うような電子シャッタの制御が行えるように、タイミング生成回路３１でタイミングパルスが生成される。すなわち、読み出し開始から時間経過とともに、１行、２行、４行、８行と、徐々に同時に読み出す行数が多くなるようにタイミングパルスが生成される。本発明は、デジタルスチルカメラに適用できる。【選択図】図４
2011101273.tif 000002
【特許請求の範囲】
【請求項１】
電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生する発生手段と、
画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動する駆動手段と
を備え、
前記発生手段は、前記タイミングパルスの間隔が短い高速シャッタ動作であると判断した場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を、前記駆動手段で発生するように指示する指示信号も発生する
画像処理装置。
【請求項２】
前記駆動手段は、前記発生手段により発生された前記アドレスのうちの下位の所定のビット数をデコードするプレデコーダを備え、
前記プレデコーダに、前記発生手段により発生された前記指示信号が供給される
請求項１に記載の画像処理装置。
【請求項３】
後幕として用いられるメカシャッタの特性を記憶する記憶手段をさらに備え、
前記発生手段は、前記記憶手段に記憶されている前記特性に合う前記画素リセット信号を発生するための前記指示信号を発生する
請求項１に記載の画像処理装置。
【請求項４】
前記複数の行は、２Ｎ行であり、
前記プレデコーダは、２Ｎ行同時シャッタを制御する回路が、縦接続された構成とされる
請求項２に記載の画像処理装置。
【請求項５】
電子シャッタを備える画像処理装置の画像処理方法において、
電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生し、
画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動する
ステップを含み、
前記タイミングパルスの間隔が短い高速シャッタ動作である場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を発生する
画像処理方法。
【請求項６】
電子シャッタを備える画像処理装置を制御するコンピュータが読み取り可能なプログラムにおいて、
電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生し、
画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動する
ステップを含み、
前記タイミングパルスの間隔が短い高速シャッタ動作である場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を発生する
処理を実行するコンピュータが読み取り可能なプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理装置および方法、並びにプログラムに関し、特に、メカシャッタと電子シャッタを備える撮像装置の電子シャッタの制御に用いて好適な画像処理装置および方法、並びにプログラムに関する。
【背景技術】
【０００２】
デジタルスチルカメラなどに代表される撮像装置においては、機械式のシャッタ（以下、メカシャッタと記述する）と、センサに内蔵された電子式のシャッタ（以下、電子シャッタと記述する）が用いられる。センサとは、例えば、CMOSイメージセンサである。
【０００３】
図１に、メカシャッタと電子シャッタを用いたときのそれぞれのシャッタの動作の特性を示す。メカシャッタ(先幕)は、バネによる駆動のため、物理的に加速度運動をしており、その動作は、図１において細線で示されるような高次曲線で示される。一方、電子シャッタは、順次アドレスを指定してシャッタを駆動していくため（ローリングシャッタ）、その動作は、図１において太線で示すような線形であり直線で示される。
【０００４】
メカシャッタにおいては、先幕も後幕も特性が等しいため、露光時間T0は、どの行においても等しい。一方、部品点数の削減などのためメカシャッタ(先幕)を電子シャッタに置き換えると、電子の線形特性と後幕の高次特性の差から、露光時間T1が行によって異なってしまう。
【０００５】
露光時間は、行毎に等しいことが好ましい。そこで、先幕に電子シャッタを用いて、後幕にメカシャッタを用いることによる露光時間の差をなくすため、電子シャッタの特性を、図２の太線で示すように、複数の線形特性の組合せ、すなわち折れ線近似させて非線形的に動作させることが提案されている。このように、電子シャッタの特性を、メカシャッタの特性に近似させる方法が提案されている。このような電子シャッタの特性を実現させるために、特許文献１に記載されている技術では、メカシャッタの動作を追うシステムを内蔵させることが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１４７９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１で提案されているメカシャッタの動作を追うシステムは、その規模が大きくなってしまう可能性がある。そのために、近年、小型化されている撮像装置内に内蔵させることが難しく、また、内蔵させることで、撮像装置が大きくなってしまい、小型化できないことになってしまう。また、メカシャッタの動作が高速なとき、イメージセンサ内のＶ駆動装置内のアドレスデコーダの数が限られているため、アドレス指定による画素のリセット動作がシャッタ動作に追随が困難であった。
【０００８】
本発明は、このような状況に鑑みてなされたものであり、電子シャッタの特性を制御することで、メカシャッタに近い特性を簡便に得られるようにすることができるようにするものである。
【課題を解決するための手段】
【０００９】
本発明の一側面の画像処理装置は、電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生する発生手段と、画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動する駆動手段とを備え、前記発生手段は、前記タイミングパルスの間隔が短い高速シャッタ動作であると判断した場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を、前記駆動手段で発生するように指示する指示信号も発生する。
【００１０】
前記駆動手段は、前記発生手段により発生された前記アドレスのうちの下位の所定のビット数をデコードするプレデコーダを備え、前記プレデコーダに、前記発生手段により発生された前記指示信号が供給されるようにすることができる。
【００１１】
後幕として用いられるメカシャッタの特性を記憶する記憶手段をさらに備え、前記発生手段は、前記記憶手段に記憶されている前記特性に合う前記画素リセット信号を発生するための前記指示信号を発生するようにすることができる。
【００１２】
前記複数の行は、２Ｎ行であり、前記プレデコーダは、２Ｎ行同時シャッタを制御する回路が、縦接続された構成とされるようにすることができる。
【００１３】
本発明の一側面の画像処理方法は、電子シャッタを備える画像処理装置の画像処理方法において、電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生し、画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動するステップを含み、前記タイミングパルスの間隔が短い高速シャッタ動作である場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を発生する。
【００１４】
本発明の一側面のプログラムは、電子シャッタを備える画像処理装置を制御するコンピュータが読み取り可能なプログラムにおいて、電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号を発生し、画素リセット信号を発生し、その画素リセット信号に基づき、前記発生手段により発生されたアドレス行に対して電子シャッタを駆動するステップを含み、前記タイミングパルスの間隔が短い高速シャッタ動作である場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を発生する処理を実行するコンピュータが読み取り可能なプログラム。
【００１５】
本発明の一側面の画像処理装置および方法、並びにプログラムにおいては、電子シャッタの駆動するためのタイミングパルスがカウントされ、そのカウントの値により電子シャッタ動作を行うアドレス行が指定され、高速シャッタ動作である場合、指定されたアドレス行を含む複数の行に対して電子シャッタが動作される。
【発明の効果】
【００１６】
本発明の一側面によれば、電子シャッタの特性を制御することができ、メカシャッタに近い特性を簡便に得られる。
【図面の簡単な説明】
【００１７】
【図１】従来のメカシャッタと電子シャッタの特性について説明する図である。
【図２】従来のメカシャッタと電子シャッタの特性について説明する図である。
【図３】本発明を適用した駆動装置の一実施の形態の構成を示す図である。
【図４】イメージセンサの構成例を示す図である。
【図５】Ｖ駆動装置の構成例を示す図である。
【図６】プレデコーダの構成例を示す図である。
【図７】電子シャッタのタイミングパルスについて説明する図である。
【図８】タイミング生成回路の動作について説明するフローチャートである。
【図９】記録媒体について説明するための図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１９】
［画像処理装置の構成について］
図３は、本発明を適用した画像処理装置の一実施の形態の構成を示す図である。図３に示した画像処理装置１０は、例えば、デジタルスチルカメラなどの撮像装置に組み込まれる。また、画像処理装置１０は、機械式のシャッタ（以下、メカシャッタと記述する）と、センサに内蔵された電子式のシャッタ（以下、電子シャッタと記述する）が用いられ、その電子シャッタの制御を主に行う。
【００２０】
ここで、メカシャッタと電子シャッタについて説明を加える。電子シャッタは、CCDなどのイメージセンサで撮像を行うデジタルカメラに用いられるシャッタである。これに対して、銀塩カメラでは、レンズとフィルムの間にシャッタとなる板が設置され、その板の開閉によって露光が行われる。このような物理的な板を用いたシャッタは、メカニカルシャッタ（メカシャッタ）と称される。
【００２１】
電子シャッタは、電気信号を取り出す時間をコントロールするため、動作の伴うメカシャッタよりも、シャッタ速度を早くすることができる。また、イメージセンサは、銀塩のフィルムと異なり、常に光にさらされていても動作をしてなければ撮像しないので、物理的な板は不要となり、デジタルカメラにおいては、メカシャッタを備えない構成とすることができる。
【００２２】
しかしながら、CMOSイメージセンサにおける電子シャッタは特性上ローリングシャッタとなり、動きの激しい被写体は歪んで写ってしまうという問題がある。これを回避するグローバルシャッタ動作を実現するためにメカシャッタが用いられる。ここでは、このようなメカシャッタと電子シャッタを併用し、その電子シャッタを主に制御する画像処理装置１０について説明を加える。
【００２３】
図３に示した画像処理装置１０は、制御部１１、画像処理部１２、ＲＯＭ（Read Only Memory）１３、イメージセンサ１４、メカシャッタ１５を含む構成とされている。制御部１１は、レリーズ信号を受けてシャッタ動作の開始を信号１６で画像処理部１２に伝えるとともに、一定の露光時間のあとメカシャッタ１５を閉じる後幕動作を信号１８で制御する。
【００２４】
画像処理部１２は、シャッタ動作開始の信号１６を受けて、非線形シャッタ動作のタイミング情報をＲＯＭ１３から読み出し、非線形シャッタ動作のタイミングパルス信号１７を生成し、それをイメージセンサ１４に伝える。また、画像処理部１２は、イメージセンサ１４から出力された撮像データ１９を取り込み、処理する機能も有する。イメージセンサ１４は、タイミングパルス信号１７に基づいて、電子シャッタをかけることで撮像を開始し、撮像したデータを画像処理部１２に出力する。非線形シャッタ動作についての詳細な説明は後述する。
【００２５】
図４は、イメージセンサ１４の内部で非線形な電子シャッタの動作に関連するブロックと、制御信号を抽出した図である。図４に示したイメージセンサ１４においては、２行、４行、８行の同時シャッタが可能な構成を示しているが、同時シャッタの行数は、これらの行数に限定される訳ではない。同時シャッタとは、例えば、２行同時シャッタとは、２行を同時に読み出す電子シャッタの制御を行うことを意味する。
【００２６】
図４に示したイメージセンサ１４は、タイミング生成回路３１、Ｖ駆動装置３２、および画素アレイ３３から構成されている。タイミング生成回路３１(TG=Timing Generator)は、タイミングパルス信号１７のパルスの数をカウントし、パルスの数に応じて電子シャッタの動作を行うアドレス行をADR<m:0>で指定する。
【００２７】
また、タイミング生成回路３１は、同時シャッタの動作を実現するためのイネーブル信号SHT2_EN、SHT4_EN、SHT8_ENを出力する機能を備える。Ｖ駆動装置３２は、タイミング生成回路３１から指示されたアドレス情報ADR<m:0>で指定された行の画素を、リセット信号RST<n:0>で駆動することによってシャッタ動作を行い、その画素の露光を開始する。また、Ｖ駆動装置３２は、同時に画素リセットが可能なように、同時シャッタ動作イネーブル信号SHT2_EN、SHT4_EN、SHT8_ENの値に応じて、２行、４行、または８行の同時画素リセットが可能な機構を備えている。
【００２８】
このような構成を有するイメージセンサ１４においては、タイミング生成回路３１が、電子シャッタの駆動するためのタイミングパルスを取得し、カウントし、そのカウントの値により電子シャッタ動作を行うアドレス行を指定する信号（アドレス情報ADR<m:0>を発生する。そして、Ｖ駆動装置３２が、画素リセット信号を発生し、その画素リセット信号に基づき、タイミング生成回路３１で発生されたアドレス行に対して電子シャッタを駆動する。
【００２９】
また、タイミング生成回路３１は、タイミングパルスの間隔が短い高速シャッタ動作であると判断した場合、電子シャッタ動作を行う先頭のアドレス行を指定し、その先頭の行を含む複数の行に対して電子シャッタを動作させるための画素リセット信号を、駆動手段で発生するように指示する指示信号（同時シャッタ動作イネーブル信号SHT2_EN、SHT4_EN、SHT8_EN）も発生し、Ｖ駆動装置３２は、その指示信号に対応した行数が同時にシャッタ動作されるように制御する。
【００３０】
図５は、Ｖ駆動装置３２の内部にあるアドレスデコーダの一部である。ここでは例としてアドレス情報の語長を12ビット(m=12)としている。Ｖ駆動装置３２は、入力されたアドレスのうち、上位９ビット分のアドレス信号ADR<11:3>を、そのまま画素アレイ３３に供給するとともに、NOT回路５２を介して画素アレイ３３に供給する構成とされている。
【００３１】
また、Ｖ駆動装置３２は、アドレス信号ADR<m:0>によって指定されたアドレスのRST<n:0>をアサート（assert）するためにデコード回路を備えるが、各行ごとにデコーダを持たせると各行の回路サイズが大きくなってしまう。そこで、予め下位３ビット分のアドレス信号は、予めデコードをしてから各行へデコード信号DEC<7:0>を分配するプレデコーダ５１を備える構成とされている。
【００３２】
プレデコーダ５１は、同時シャッタ動作のイネーブル信号SHT2_EN、SHT4_EN、SHT8_ENを入力として備え、イネーブル信号に応じてDEC<7:0>の複数行を同時にアサートできる状態にしておき、上位ビットのアドレスが指定されたとき、リセット信号を、複数同時にアサートする。プレデコーダ５１に、同時シャッタを実現する機能を入れることで、回路の増加は極めてわずかになるという効果がある。
【００３３】
図６は、プレデコーダ５１の詳細な回路図を示した図である。プレデコーダ５１は、供給された下位３ビットのアドレス信号ADR<2:0>から、1つのアサートされる信号を生成する通常のアドレスデコード部７１の出力に、８行同時シャッタ部７２、４行同時シャッタ部７３、２行同時シャッタ部７４を縦接続した構成とされている。なお、ここでは、２行、４行、８行同時シャッタを制御する回路が縦接続されているとして説明を続けるが、２Ｎ（Ｎは整数）行同時シャッタを制御する回路が縦接続されている構成の場合でも本発明を適用できる。
【００３４】
アドレスデコーダ部７１は、NOT回路８１乃至８３と、AND回路８４乃至９１から構成されている。８行同時シャッタ部７２は、OR回路１１１乃至１１７とAND回路１１８から構成されている。４行同時シャッタ部７３は、OR回路１３１乃至１３６とAND回路１３７，１３８から構成されている。２行同時シャッタ部７４は、OR回路１５１乃至１５４とAND回路１５５乃至１５８から構成されている。
【００３５】
プレデコーダ５１のアドレスデコーダ部７１には、アドレス信号ADR<2:0>が供給される。そのうちアドレス信号ADR<2>は、NOT回路８１に供給され、アドレス信号ADR<1>は、NOT回路８２に供給され、アドレス信号ADR<2>は、NOT回路８３に供給される。AND回路８４には、プレデコーダ５１に供給されたアドレス信号ADR<2>、アドレス信号ADR<1>、アドレス信号ADR<0>が供給される（アドレス信号ADR<2:0>が供給される）。
【００３６】
AND回路８５には、プレデコーダ５１に供給されたアドレス信号ADR<2>とアドレス信号ADR<1>が供給され、さらにNOT回路８３からの出力が供給される。AND回路８６には、プレデコーダ５１に供給されたアドレス信号ADR<2>とアドレス信号ADR<0>が供給され、さらにNOT回路８２からの出力が供給される。AND回路８７には、プレデコーダ５１に供給されたアドレス信号ADR<2>が供給され、さらにNOT回路８２とNOT回路８３からのそれぞれの出力が供給される。
【００３７】
AND回路８８には、プレデコーダ５１に供給されたアドレス信号ADR<1>とアドレス信号ADR<0>が供給され、さらにNOT回路８１からの出力が供給される。AND回路８９には、プレデコーダ５１に供給されたアドレス信号ADR<1>が供給され、さらにNOT回路８１とNOT回路８３からのそれぞれの出力が供給される。AND回路９０には、プレデコーダ５１に供給されたアドレス信号ADR<0>が供給され、さらにNOT回路８１とNOT回路８２からのそれぞれの出力が供給される。AND回路９１には、NOT回路８１、NOT回路８２、およびNOT回路８３からのそれぞれの出力が供給される。
【００３８】
８行同時シャッタ部７２のAND回路１１８には、アドレスデコーダ部７１のAND回路９１からの出力と、８行同時シャッタイネーブル信号SHT8_ENが供給される。この８行同時シャッタイネーブル信号SHT8_ENは、８行同時シャッタを指示するときに“１”とされ（指示しないときの信号は“０”とされ）、タイミング生成回路３１から供給される信号である。AND回路１１８からの出力は、８行同時シャッタ部７２を構成するOR回路１１１乃至１１７に、それぞれ供給される。
【００３９】
OR回路１１１には、アドレスデコーダ部７１のAND回路８４からの出力も供給され、OR回路１１２には、アドレスデコーダ部７１のAND回路８５からの出力も供給され、OR回路１１３には、アドレスデコーダ部７１のAND回路８６からの出力も供給される。また、OR回路１１４には、アドレスデコーダ部７１のAND回路８７からの出力も供給され、OR回路１１５には、アドレスデコーダ部７１のAND回路８８からの出力も供給され、OR回路１１６には、アドレスデコーダ部７１のAND回路８９からの出力も供給され、OR回路１１７には、アドレスデコーダ部７１のAND回路９０からの出力も供給される。
【００４０】
４行同時シャッタ部７３のAND回路１３８には、アドレスデコーダ部７１のAND回路９１からの出力と、４行同時シャッタイネーブル信号SHT4_ENが供給される。この４行同時シャッタイネーブル信号SHT4_ENは、４行同時シャッタを指示するときに“１”とされ（指示しないときの信号は“０”とされ）、タイミング生成回路３１から供給される信号である。AND回路１３８からの出力は、４行同時シャッタ部７３を構成するOR回路１３４乃至１３６に、それぞれ供給される。
【００４１】
４行同時シャッタ部７３のAND回路１３７には、８行同時シャッタ部７２のOR回路１１５からの出力と、４行同時シャッタイネーブル信号SHT4_ENが供給される。AND回路１３７からの出力は、４行同時シャッタ部７３を構成するOR回路１３１乃至１３３に、それぞれ供給される。
【００４２】
OR回路１３１には、８行同時シャッタ部７２のOR回路１１１からの出力も供給され、OR回路１３２には、８行同時シャッタ部７２のOR回路１１２からの出力も供給され、OR回路１３３には、８行同時シャッタ部７２のOR回路１１３からの出力も供給される。また、OR回路１３４には、８行同時シャッタ部７２のOR回路１１５からの出力も供給され、OR回路１３５には、８行同時シャッタ部７２のOR回路１１６からの出力も供給され、OR回路１３６には、８行同時シャッタ部７２のOR回路１１７からの出力も供給される。
【００４３】
２行同時シャッタ部７４のAND回路１５８には、アドレスデコーダ部７１のAND回路９１からの出力と、２行同時シャッタイネーブル信号SHT2_ENが供給される。この２行同時シャッタイネーブル信号SHT2_ENは、２行同時シャッタを指示するときに“１”とされ（指示しないときの信号は“０”とされ）、タイミング生成回路３１から供給される信号である。AND回路１５８からの出力は、２行同時シャッタ部７４を構成するOR回路１５４に供給される。このOR回路１５４には、４行同時シャッタ部７３のOR回路１３６からの出力も供給される。OR回路１５４からの出力は、デコード信号DEC<1>として出力される。また、アドレスデコーダ部７１のAND回路９１からの出力は、デコード信号DEC<0>として出力される。
【００４４】
２行同時シャッタ部７４のAND回路１５７には、４行同時シャッタ部７３のOR回路１３５からの出力と、２行同時シャッタイネーブル信号SHT2_ENが供給される。AND回路１５７からの出力は、２行同時シャッタ部７４を構成するOR回路１５３に供給される。このOR回路１５４には、４行同時シャッタ部７３のOR回路１３４からの出力も供給される。OR回路１５３からの出力は、デコード信号DEC<3>として出力される。また、４行同時シャッタ部７３のOR回路１３５からの出力は、デコード信号DEC<2>として出力される。
【００４５】
２行同時シャッタ部７４のAND回路１５６には、８行同時シャッタ部７２のOR回路１１４からの出力と、２行同時シャッタイネーブル信号SHT2_ENが供給される。AND回路１５６からの出力は、２行同時シャッタ部７４を構成するOR回路１５２に供給される。このOR回路１５２には、４行同時シャッタ部７３のOR回路１３３からの出力も供給される。OR回路１５２からの出力は、デコード信号DEC<5>として出力される。また、８行同時シャッタ部７２のOR回路１１４からの出力は、デコード信号DEC<4>として出力される。
【００４６】
２行同時シャッタ部７４のAND回路１５５には、４行同時シャッタ部７３のOR回路１３２からの出力と、２行同時シャッタイネーブル信号SHT2_ENが供給される。AND回路１５５からの出力は、２行同時シャッタ部７４を構成するOR回路１５１に供給される。このOR回路１５１には、４行同時シャッタ部７３のOR回路１３１からの出力も供給される。OR回路１５１からの出力は、デコード信号DEC<7>として出力される。また、４行同時シャッタ部７３のOR回路１３２からの出力は、デコード信号DEC<6>として出力される。
【００４７】
このような構成を有するプレデコーダ５１において、８行同時シャッタイネーブル信号SHT8_ENが“１”のとき、８行同時シャッタ部７２は、先頭行のアドレスが指定されるとAND回路１１８が有効になり、その信号が、その次行以降の７行に接続されているOR回路１１１乃至１１７にそれぞれ入力される。OR回路１１１乃至１１７はそれぞれ、AND回路１１８からの信号で全てがアサートされるため、先頭行が入るとその先の行も同時にアサートされる。これにより、８行同時シャッタ動作が実現される。
【００４８】
４行同時シャッタ部７３、２行同時シャッタ部７４も、上記したような構成であり、８行同時シャッタ部７２と同じく、OR回路のそれぞれは、AND回路からの信号で全てがアサートされ、先頭行が入るとその先の行も同時にアサートされる構成とされ、このような構成により、４行または２行の同時シャッタ動作が実現される構成とされている。
【００４９】
このような構成を有するプレデコーダ５１における、入力信号であるアドレス信号ADR<2:0>と出力信号であるデコード信号DEC<7:0>との関係を、表１乃至３に示す。表１は、８行同時シャッタ部７２に、８行同時シャッタイネーブル信号SHT8_ENとして“１”が入力されたとき、すなわち８行同時シャッタが指示されたときのアドレス信号ADR<2:0>とデコード信号DEC<7:0>との関係を示す表である。このときは、４行同時シャッタイネーブル信号SHT4_ENと２行同時シャッタイネーブル信号SHT2_ENは、ともに“０”である。
【００５０】
表２は、４行同時シャッタ部７３に、４行同時シャッタイネーブル信号SHT4_ENとして“１”が入力されたとき、すなわち４行同時シャッタが指示されたときのアドレス信号ADR<2:0>とデコード信号DEC<7:0>との関係を示す表である。このときは、８行同時シャッタイネーブル信号SHT8_ENと２行同時シャッタイネーブル信号SHT2_ENは、ともに“０”である。
【００５１】
表３は、２行同時シャッタ部７４に、２行同時シャッタイネーブル信号SHT2_ENとして“１”が入力されたとき、すなわち２行同時シャッタが指示されたときのアドレス信号ADR<2:0>とデコード信号DEC<7:0>との関係を示す表である。このときは、８行同時シャッタイネーブル信号SHT8_ENと４行同時シャッタイネーブル信号SHT4_ENは、ともに“０”である。
【００５２】
【表１】
2011101273.tif 000003
【００５３】
【表２】
2011101273.tif 000004
【００５４】
【表３】
2011101273.tif 000005
【００５５】
ここで、再度図１、図２を参照して、本実施の形態を適用することで実現できるシャッタの動作について説明を加える。図１は、従来のメカシャッタと電子シャッタを用いたときのそれぞれのシャッタの動作の特性を示す図である。メカシャッタ(先幕)は、バネによる駆動のため、物理的に加速度運動をしており、その動作は、図１において細線で示されるような高次曲線で示される。一方、電子シャッタは、順次アドレスを指定してシャッタを駆動していくため（ローリングシャッタ）、その動作は、図１において太線で示すような線形であり直線で示される。
【００５６】
メカシャッタを用いた露光時間の制御は、先幕も後幕も特性が等しいため露光時間T0はどの行においても等しい。一方、先幕のメカシャッタを電子シャッタに置き換えると、電子の線形特性と後幕の高次特性の差から、露光時間T1が行によって異なってしまう。露光時間は、行毎に等しいことが好ましい。そこで、先幕に電子シャッタを用いて、後幕にメカシャッタを用いることによる露光時間の差をなくすため、電子シャッタの特性を、図２の太線で示すように、複数の線形特性の組合せ、すなわち折れ線近似させて非線形的に動作させることで、露光時間を行毎に等しくすることが可能となる。
【００５７】
そこで、本実施の形態においては、上記したような構成を有する画像処理装置１０、イメージセンサ１４、Ｖ駆動装置３２、およびプレデコーダ５１により、電子シャッタが非線形的に動作されるようにする。
【００５８】
図７は、図３に示した画像処理装置１０におけるシャッタの動作について説明するためのタイミングチャートである。換言すれば、図７は、非線形シャッタの動作について説明するためのタイミングチャートである。
【００５９】
非線形シャッタの動作のタイミングパルス信号１７（図４）は、シャッタを駆動したいタイミングにパルスがネゲート（negate）される。図７Ａに、電子シャッタの駆動タイミングパルス信号１７を示す。この電子シャッタの駆動タイミングパルス信号１７のパルスとパルスの間隔Ｔ２の差が、異なる幅で制御されることで、非線形なシャッタ動作が実現される。
【００６０】
例えば、図７Ｂに示すようなパルス間隔Ｔ２が長い状態のときには、パルスが生成される毎にタイミング生成回路３１が、パルスをカウントして、順次ADR<m:0>をインクリメントしていき、i行目とi+1行目のリセット信号RST<i>とRST<i+1>のパルスの間隔が、間隔Ｔ２となるように制御する。
【００６１】
図７Ｃに示すように、タイミングパルス信号１７のパルスの間隔Ｔ２が短くなっていくと、j行目とj+1行目のリセット信号RST<j>とRST<j+1>の間隔も短くなる。パルスの間隔Ｔ２が、１行のリセット動作にかかる時間より短くなった場合、複数行同時リセットをかけることで高速なシャッタ動作に対応する。
【００６２】
図７Ｄに示す２行同時シャッタモードのときには、タイミング生成回路３１から、k=2x(2の倍数)のアドレスが指定されることで、Ｖ駆動装置３２は、k行目とk+1行目のリセット信号RST<k>とRST<k+1>を同時にアサートさせる。同様に図７Ｅに示す４行同時シャッタモードのときには、タイミング生成回路３１から、l=4y(4の倍数)のアドレスを指定することで、Ｖ駆動装置３２はl行目、l+1行目、l+2行目、l+3行目のリセット信号RST<l>、RST<l+1>、RST<l+2>、RST<l+3>を同時にアサートさせて4行同時にリセットをかける。
【００６３】
このように複数行同時シャッタ動作を備えることで、折れ線近似の非線形シャッタ動作が実現される。また、このような非線形シャッタ動作は、上記した構成を有する画像処理装置１０で実現することが可能である。
【００６４】
［非線形シャッタの動作について］
このような非線形シャッタ動作を実現するために、タイミング生成回路３１は、図７を参照して説明したようにタイミングパルスを生成する必要がある。ここで、タイミング生成回路３１が行うタイミングパルスの生成について、図８のフローチャートを参照して説明する。
【００６５】
ステップＳ１１において、タイミング生成回路３１（図４）は、画像処理部１２（図３）から供給されるタイミングパルス信号１７を取り込む。ステップＳ１２において、間隔Ｔ２は、間隔Ｔ３以下であるか否か（間隔Ｔ２＜間隔Ｔ３であるか否か）が判断される。
【００６６】
間隔Ｔ２は、画像処理部１２から供給されるタイミングパルス信号１７であり、タイミング生成回路３１に対して外部にある部分から供給される電子シャッタの駆動用のパルスの間隔である。また、間隔Ｔ２は、ＲＯＭ１３（図３）に記憶されている。換言すれば、ＲＯＭ１３には、後幕として用いられているメカシャッタの特性、例えば、図１において細線で示したような特性を記憶しており、その特性により以下の処理（電子シャッタの制御）が行われる。
【００６７】
間隔Ｔ３は、Ｖ駆動装置３２が１行シャッタ（１行づつ読み出しを行う電子シャッタ）を動作するのに最低限必要な時間である。ステップＳ１２において、間隔Ｔ２＜間隔Ｔ３ではないと判断された場合、ステップＳ１３に処理が進められる。
【００６８】
ステップＳ１３において、読み出しを開始するアドレスが指定される。すなわち、アドレス信号ADR<11:0>がＶ駆動装置３２に対して供給される。アドレス信号ADR<11:0>が供給されると、Ｖ駆動装置３２は、ステップＳ１４において、シャッタ動作を実行する。このステップＳ１４で実行されるシャッタ動作は、１行同時シャッタ動作である。また、１行同時シャッタのときには、２行同時シャッタイネーブル信号SHT2_EN、４行同時シャッタイネーブル信号SHT4_EN、８行同時シャッタイネーブル信号SHT8_ENのそれぞれの信号は“０”と設定され、Ｖ駆動装置３２に供給される。
【００６９】
このような処理が、ステップＳ１２において、間隔Ｔ２＜間隔Ｔ３であると判断されるまで繰り返される。ステップＳ１２において、間隔Ｔ２＜間隔Ｔ３であると判断されると、ステップＳ１５に処理が進められる。ステップＳ１５において、２行同時シャッタモードに移行される。２行同時シャッタモードに移行されることで、２行同時シャッタイネーブル信号SHT2_ENの値が“１”に設定され、タイミング生成回路３１からＶ駆動装置３２に供給される。このとき、４行同時シャッタイネーブル信号SHT4_ENと、８行同時シャッタイネーブル信号SHT8_ENのそれぞれの信号は“０”と設定され、Ｖ駆動装置３２に供給される。
【００７０】
２行同時シャッタモードに移行されると、ステップＳ１６において、間隔Ｔ２は、間隔Ｔ４以下であるか否か（間隔Ｔ２＜間隔Ｔ４であるか否か）が判断される。間隔Ｔ４は、間隔Ｔ３の半分の時間に設定されている。ステップＳ１６において、間隔Ｔ２＜間隔Ｔ４ではないと判断された場合、ステップＳ１７に処理が進められる。
【００７１】
ステップＳ１７において、２行同時シャッタの実行を開始するアドレスが指定される。すなわち、アドレス信号ADR<11:0>がＶ駆動装置３２に対して供給される。アドレス信号ADR<11:0>が供給されると、Ｖ駆動装置３２は、ステップＳ１８において、２行同時シャッタ動作を実行する。そして、ステップＳ１９において、タイミング生成回路３１は、タイミングパルス信号１７を取り込む。
【００７２】
このような処理が、ステップＳ１６において、間隔Ｔ２＜間隔Ｔ４であると判断されるまで繰り返される。ステップＳ１６において、間隔Ｔ２＜間隔Ｔ４であると判断されると、ステップＳ２０に処理が進められる。ステップＳ２０において、４行同時シャッタモードに移行される。４行同時シャッタモードに移行されることで、４行同時シャッタイネーブル信号SHT4_ENの値が“１”に設定され、タイミング生成回路３１からＶ駆動装置３２に供給される。このとき、２行同時シャッタイネーブル信号SHT2_ENと、８行同時シャッタイネーブル信号SHT8_ENのそれぞれの信号は“０”と設定され、Ｖ駆動装置３２に供給される。
【００７３】
４行同時シャッタモードに移行されると、ステップＳ２１において、間隔Ｔ２は、間隔Ｔ５以下であるか否か（間隔Ｔ２＜間隔Ｔ５であるか否か）が判断される。間隔Ｔ５は、間隔Ｔ４の半分の時間に設定されている。ステップＳ２１において、間隔Ｔ２＜間隔Ｔ５ではないと判断された場合、ステップＳ２２に処理が進められる。
【００７４】
ステップＳ２２において、４行同時シャッタの実行を開始するアドレスが指定される。すなわち、アドレス信号ADR<11:0>がＶ駆動装置３２に対して供給される。アドレス信号ADR<11:0>が供給されると、Ｖ駆動装置３２は、ステップＳ２３において、４行同時シャッタ動作を実行する。そして、ステップＳ２４において、タイミング生成回路３１は、タイミングパルス信号１７を取り込む。
【００７５】
このような処理が、ステップＳ２１において、間隔Ｔ２＜間隔Ｔ５であると判断されるまで繰り返される。ステップＳ２１において、間隔Ｔ２＜間隔Ｔ５であると判断されると、ステップＳ２５に処理が進められる。ステップＳ２５において、８行同時シャッタモードに移行される。８行同時シャッタモードに移行されることで、８行同時シャッタイネーブル信号SHT8_ENの値が“１”に設定され、タイミング生成回路３１からＶ駆動装置３２に供給される。このとき、２行同時シャッタイネーブル信号SHT2_ENと、４行同時シャッタイネーブル信号SHT4_ENのそれぞれの信号は“０”と設定され、Ｖ駆動装置３２に供給される。
【００７６】
８行同時シャッタモードに移行されると、ステップＳ２６において、８行同時シャッタの実行を開始するアドレスが指定される。すなわち、アドレス信号ADR<11:0>がＶ駆動装置３２に対して供給される。アドレス信号ADR<11:0>が供給されると、Ｖ駆動装置３２は、ステップＳ２７において、４行同時シャッタ動作を実行する。ステップＳ２８において、全ての行を読み出したか否かが判断される。ステップＳ２８において、全ての行を読み出したと判断されるまで、ステップＳ２６に処理が戻され、それ以降の処理が繰り返される。一方、ステップＳ２９において、全ての行を読み出したと判断された場合、図８に示した処理は終了される。
【００７７】
この実施の形態においては、２行同時シャッタモード、４行同時シャッタモード、８行同時シャッタモードが搭載されている場合を例にあげて説明したため、図８に示したような処理が行われるが、仮に、さらに１６行同時シャッタモードも搭載されているときには、例えば、ステップＳ１６乃至S２０の処理と基本的に同様の処理がさらに行われる。すなわち、間隔Ｔ２との比較、その比較結果によりモードを移行する、または先頭アドレスが指定され、シャッタが実行されるという処理が行われる。
【００７８】
すなわち、本発明は、上記した２行同時シャッタモード、４行同時シャッタモード、８行同時シャッタモードが搭載されている場合にのみ適用されるのではなく、さらに他の同時シャッタモードを設けたとしても、上記した処理と基本的に同様の処理が実行されることで適用することができる。また、他の同時シャッタモードを設けたときには、図６に示したプレデコーダ５１の構成を、他の同時シャッタモードにも対応するように構成し直すことで適用することができる。
【００７９】
このように、本発明は、２，４，８行同時シャッタモードを搭載する実施の形態を例にあげて説明したが、同時シャッタ数は２Ｎであれば同時シャッタモードは同様の構成で縮小、拡張ができ、あらゆる速度の非線形シャッタ動作を実現することができる。
【００８０】
このように、本発明によれば、Ｖ駆動装置のアドレスデコーダに簡便な回路を入れるだけで、あらゆるシャッタ速度に対応可能となる。アドレスデコーダでは、プレデコーダに回路を追加することで実現できるため、回路規模が増加することを抑えることができる。
【００８１】
また、セット側からのアドレス駆動のタイミング次第でさまざまなメカシャッタの2次曲線を近似することが可能となる。
【００８２】
［記録媒体について］
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
【００８３】
図９は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、ＣＰＵ（Central Processing Unit）２０１、ＲＯＭ（Read Only Memory）２０２、ＲＡＭ（Random Access Memory）２０３は、バス２０４により相互に接続されている。バス２０４には、さらに、入出力インタフェース２０５が接続されている。入出力インタフェース２０５には、入力部２０６、出力部２０７、記憶部２０８、通信部２０９、及びドライブ２１０が接続されている。
【００８４】
入力部２０６は、キーボード、マウス、マイクロフォンなどよりなる。出力部２０７は、ディスプレイ、スピーカなどよりなる。記憶部２０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部２０９は、ネットワークインタフェースなどよりなる。ドライブ２１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア２１１を駆動する。
【００８５】
以上のように構成されるコンピュータでは、ＣＰＵ２０１が、例えば、記憶部２０８に記憶されているプログラムを、入出力インタフェース２０５及びバス２０４を介して、ＲＡＭ２０３にロードして実行することにより、上述した一連の処理が行われる。
【００８６】
コンピュータ（ＣＰＵ２０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア２１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
【００８７】
コンピュータでは、プログラムは、リムーバブルメディア２１１をドライブ２１０に装着することにより、入出力インタフェース２０５を介して、記憶部２０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部２０９で受信し、記憶部２０８にインストールすることができる。その他、プログラムは、ＲＯＭ２０２や記憶部２０８に、あらかじめインストールしておくことができる。
【００８８】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【００８９】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【００９０】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９１】
１０  画像処理装置，  １１  制御部，  １２  画像処理部，  １３  ＲＯＭ，  １４  イメージセンサ，  １５  シャッタ，  ３１  タイミング生成回路，  ３２  Ｖ駆動装置，  ３３  画素アレイ，  ５１  プレデコーダ
【図１】
2011101273.tif 000006
【図２】
2011101273.tif 000007
【図３】
2011101273.tif 000008
【図４】
2011101273.tif 000009
【図５】
2011101273.tif 000010
【図６】
2011101273.tif 000011
【図７】
2011101273.tif 000012
【図８】
2011101273.tif 000013
【図９】
2011101273.tif 000014