(57)【要約】      （修正有）【課題】工程数の低減や製造コストの削減を図りつつ、各々が異なる抵抗値を有する複数の拡散層抵抗を備えた半導体装置及び製造方法を提供する。【解決手段】半導体基板の表面側を酸化又は窒化せしめることによって保護膜４１を形成し、当該保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域２１，２２，２３を形成する。次いで、当該複数の拡散層領域のうちの少なくとも１つの拡散層領域上にフォトレジスト膜を形成し、半導体基板の裏面側に接地電位を供給しつつ、プラズマアッシング処理を当該フォトレジスト膜に施すことによってこれを除去する。最後に、各拡散層領域と電気的に接続された配線層６０を絶縁層４０を介して形成することによって、各拡散層領域を拡散層抵抗とする。【選択図】図２
2011018845.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の表面側を酸化又は窒化せしめることによって保護膜を形成する保護膜形成工程と、
前記半導体基板の表面側で前記保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域を形成する拡散層領域形成工程と、
前記複数の拡散層領域のうちの少なくとも１つの拡散層領域上にフォトレジスト膜を形成するフォトレジスト膜形成工程と、
前記半導体基板の裏面側に接地電位を供給しつつ、プラズマアッシング処理を前記フォトレジスト膜に施すことによって、前記フォトレジスト膜を除去するフォトレジスト膜除去工程と、
前記拡散層領域と電気的に接続された配線層を絶縁層を介して形成することによって、前記拡散層領域の各々を拡散層抵抗とする配線層形成工程と、
を含むことを特徴とする製造方法。
【請求項２】
前記フォトレジスト膜形成工程は、前記複数の拡散層領域のうちで他に比べて高抵抗が望まれる少なくとも１つの拡散層領域上にフォトレジスト膜を形成することを特徴とする請求項１記載の製造方法。
【請求項３】
前記フォトレジスト膜除去工程は、前記プラズマアッシング処理をダウンフロー型プラズマアッシング装置を用いて施すことを特徴とする請求項１又は２記載の製造方法。
【請求項４】
複数の拡散層抵抗を備える半導体装置であって、
半導体基板と、
前記半導体基板の表面側を酸化又は窒化せしめることによって形成された保護膜と、
前記半導体基板の表面側で前記保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域と、
前記半導体基板上に絶縁層を介して形成され、前記拡散層領域と電気的に接続されることによって前記拡散層領域の各々を前記拡散層抵抗とする配線層と、
を含み、前記拡散層抵抗のうちの少なくとも１つの拡散層抵抗は、その上に形成されていたフォトレジスト膜に対してプラズマアッシング処理が施されて当該フォトレジスト膜が除去されたことによって抵抗値制御された拡散層抵抗であることを特徴とする半導体装置。
【請求項５】
表面と裏面とを備えた半導体基板の前記裏面を接地する工程と、
前記表面に第１及び第２の不純物領域を形成する工程と、
前記第１の不純物領域を覆う第１の絶縁膜を形成する工程と、
前記第１の不純物領域上に形成された前記第１の絶縁膜上に感光性フォトレジスト膜を形成する工程と、
前記感光性フォトレジスト膜に対してプラズマアッシングを行うことで、前記感光性レジストを除去すると共に前記第１の不純物領域の抵抗値を調整する工程と、
前記第１の不純物領域上の前記第１の絶縁膜を第２の絶縁膜で覆う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記プラズマアッシングを、ダウンフロー型プラズマアッシング装置を用いて行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の不純物領域の抵抗値を調整する工程の後に、前記半導体基板の表面上に前記第１及び第２の不純物領域を覆う絶縁層を形成する工程と、
前記絶縁層上に、前記第１及び第２の不純物領域の各々と電気的に接続される配線層を形成する工程と、
を有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の所定領域に不純物を注入することによりＰ型又はＮ型の導電型の拡散層を形成し、当該拡散層を拡散層抵抗として利用する半導体装置の製造方法及び当該半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体装置内の回路において入力電圧に対して出力電圧を調整するには、複数の拡散層抵抗を用いて入力電圧を分圧することが行われていた。この場合、所定の入力電圧に対して所望の出力電圧を得るには、当該半導体装置の製造において、複数の拡散層抵抗の各抵抗値を適切に制御する必要がある。
【０００３】
引用文献１は、半導体基板中に不純物を注入して拡散抵抗のための拡散層を形成すると共に、当該拡散層に隣接して電極を形成した半導体装置及びその製造方法を開示している。かかる構成により、隣接して形成した電極に与える電圧を制御することで拡散抵抗の抵抗値を制御できるとしている。
【０００４】
しかし、引用文献１の如き従来の製造方法によっては、抵抗値制御のための特別の電極を必要として製造プロセスが複雑になり製造コスト増を招くと共に、製造された半導体装置の使用においても抵抗値制御のための特別の電圧制御を必要として容易な使用を妨げていた。そこで、複数の拡散層を設け、各拡散層への不純物の注入（Dose）量を変えて各拡散層抵抗の抵抗値を制御する方法が考えられる。
【０００５】
図１Ａ〜図１Ｅは、不純物注入における注入（Dose）量を変えて各拡散層抵抗の抵抗値を制御する製造方法を示している。ここで、各図が各工程における半導体装置の断面を示している。
【０００６】
図１Ａは、第１のフォトリソグラフィー工程及び第１のインプラント工程を示している。ここで、シリコン等の半導体材料からなる半導体基板１１にフォトリソグラフィー技術を用いて図示されるように感光性の樹脂材料からなるフォトレジスト膜３１を形成する。フォトレジスト膜３１は、Ｎ型の拡散層抵抗２１及び２２のための拡散層領域が開口するようにされる。次いで、例えばリン（Ｐ）等のＮ型不純物を所定注入量にてイオン注入してＮ型の拡散層抵抗２１及び２２を形成する。
【０００７】
図１Ｂは、第１のアッシング工程を示している。ここで、光励起アッシングやプラズマアッシング等の手法を用いてアッシング処理を行う。これより、フォトレジスト膜３１が灰化又は剥離されて除去される。フォトレジスト膜をアッシング処理する技術の詳細については、例えば、引用文献１及び２が参照される。
【０００８】
図１Ｃは、第２のフォトリソグラフィー工程を示している。ここで、フォトレジスト膜３１が除去された半導体基板１１にさらに図示されるように感光性の樹脂材料からなるフォトレジスト膜３２を形成する。フォトレジスト膜３２は、Ｎ型の拡散層抵抗２１や２２に比して高抵抗が必要なＮ型の拡散層抵抗２３のための領域が開口するようにされる。
【０００９】
図１Ｄは、第２のインプラント工程を示し、第１のインプラント工程と同様にしてＮ型不純物をイオン注入する。この場合、注入量を第１のインプラント工程における所定注入量とは異なる注入量に設定することによって、形成されるＮ型の拡散層抵抗２３の抵抗値を拡散層抵抗２１及び２２とは異なる抵抗値に調整する。
【００１０】
図１Ｅは、第２のアッシング工程を示している。ここで、光励起アッシングやプラズマアッシング等の手法を用いてアッシング処理を行う。これより、フォトレジスト膜３２が灰化又は剥離されて除去される。最後に、Ｎ型の拡散層抵抗２１〜２３の各拡散層領域と電気的に接続されたメタル配線層を絶縁層を介して形成する（図示せず）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−２３０７５号公報
【特許文献２】特開平５−３１５２８０号公報
【特許文献３】特開２００５−２１７０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記した従来技術によっては、少なくとも２つの抵抗値の異なる拡散層を形成する必要があり、図１Ａ〜図１Ｅに示されるように一方をマスクしてイオン注入を行った後に、他方に対しても同様の工程を行う必要があり、工程数やコスト面において不利であった。
【００１３】
本発明の目的は、工程数の低減や製造コストの削減を図りつつ、各々が異なる抵抗値を有する複数の拡散層抵抗を備えた半導体装置及び製造方法を提供することである。
【課題を解決するための手段】
【００１４】
請求項１に係る製造方法は、半導体装置の製造方法であって、半導体基板の表面側を酸化又は窒化せしめることによって保護膜を形成する保護膜形成工程と、前記半導体基板の表面側で前記保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域を形成する拡散層領域形成工程と、前記複数の拡散層領域のうちの少なくとも１つの拡散層領域上にフォトレジスト膜を形成するフォトレジスト膜形成工程と、前記半導体基板の裏面側に接地電位を供給しつつ、プラズマアッシング処理を前記フォトレジスト膜に施すことによって、前記フォトレジスト膜を除去するフォトレジスト膜除去工程と、前記拡散層領域と電気的に接続された配線層を絶縁層を介して形成することによって、前記拡散層領域の各々を拡散層抵抗とする配線層形成工程と、を含むことを特徴とする。
【００１５】
請求項４に係る半導体装置は、複数の拡散層抵抗を備える半導体装置であって、半導体基板と、前記半導体基板の表面側を酸化又は窒化せしめることによって形成された保護膜と、前記半導体基板の表面側で前記保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域と、前記半導体基板上に絶縁層を介して形成され、前記拡散層領域と電気的に接続されることによって前記拡散層領域の各々を前記拡散層抵抗とする配線層と、を含み、前記拡散層抵抗のうちの少なくとも１つの拡散層抵抗は、その上に形成されていたフォトレジスト膜に対してプラズマアッシング処理が施されて当該フォトレジスト膜が除去されたことによって抵抗値制御された拡散層抵抗であることを特徴とする。
【００１６】
請求項５に係る製造方法は、表面と裏面とを備えた半導体基板の前記裏面を接地する工程と、前記表面に第１及び第２の不純物領域を形成する工程と、前記第１の不純物領域を覆う第１の絶縁膜を形成する工程と、前記第１の不純物領域上に形成された前記第１の絶縁膜上に感光性フォトレジスト膜を形成する工程と、前記感光性フォトレジスト膜に対してプラズマアッシングを行うことで、前記感光性レジストを除去すると共に前記第１の不純物領域の抵抗値を調整する工程と、前記第１の不純物領域上の前記第１の絶縁膜を第２の絶縁膜で覆う工程と、を有することを特徴とする。
【発明の効果】
【００１７】
本発明による半導体装置及び製造方法によれば、工程数の低減や製造コストの削減を図りつつ、各々が異なる抵抗値を有する複数の拡散層抵抗を備えた半導体装置及び製造方法が得られる。
【図面の簡単な説明】
【００１８】
【図１Ａ】第１のフォトリソグラフィー工程及び第１のインプラント工程における半導体装置の断面図である。
【図１Ｂ】第１のアッシング工程における半導体装置の断面図である。
【図１Ｃ】第２のフォトリソグラフィー工程における半導体装置の断面図である。
【図１Ｄ】第２のインプラント工程における半導体装置の断面図である。
【図１Ｅ】第２のアッシング工程における半導体装置の断面図である。
【図２】本発明による半導体装置の断面図である。
【図３】拡散層抵抗を備える半導体装置の等価直列抵抗回路を示す回路図である。
【図４】レジストアッシングにより得られる拡散層抵抗値の変化を示す図である。
【図５Ａ】保護膜形成工程における半導体装置の断面図である。
【図５Ｂ】第１のフォトリソグラフィー工程及び第１のインプラント工程における半導体装置の断面図である。
【図５Ｃ】第１のアッシング工程における半導体装置の断面図である。
【図５Ｄ】第２のフォトリソグラフィー工程における半導体装置の断面図である。
【図５Ｅ】第２のアッシング工程における半導体装置の断面図である。
【図５Ｆ】絶縁層及び配線層形成工程における半導体装置の断面図である。
【図６】本発明の原理を説明する説明図である。
【発明を実施するための形態】
【００１９】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
【実施例】
【００２０】
図２は、本発明の実施例であり、本発明による半導体装置の断面を示している。半導体装置１０は、シリコン等の材料からなる半導体基板１１の上面側に３つの拡散層抵抗２１、２２及び２３を含んでいる。本実施例において、半導体装置１０は３つの拡散層抵抗２１、２２及び２３を含む形態が示されるが、本発明にかかる限定はなく、抵抗値の異なる２つの拡散層抵抗が形成されていてもよく、また、４つ以上の拡散層抵抗を含んでもよい。半導体装置１０には、また、トランジスタ等からなる他の機能回路が形成されていてもよく、かかる機能回路と拡散層抵抗２１、２２及び２３が電気的に接続されて利用されてもよい。
【００２１】
拡散層抵抗２１、２２及び２３を含む半導体基板１１の上には絶縁層４０が形成されている。絶縁層４０内には、銅等の材料からなる複数の導体ポスト５１〜５６が形成されている。拡散層抵抗２１、２２及び２３の各々は、複数の導体ポスト５１〜５６のうちの何れかに電気的に接続されている。例えば、拡散層抵抗２１には２つの導体ポスト５１及び５２が接続されている。２つの導体ポスト５１及び５２は、拡散層抵抗２１の領域の端部に各々形成されることで、例えば導体ポスト５１から導体ポスト５２へ電流が流れる場合に、導体ポスト５１と導体ポスト５２との間に抵抗値を有することとなる。尚、導体ポスト５１及び５２の各々の位置は、拡散層抵抗２１の領域のうちで紙面垂直方向の両端の各々に在ってもよい。
【００２２】
導体ポスト５１〜５６の各々は、絶縁層４０上に形成された銅又はアルミ等の材料からなるメタル配線層６０によって任意の回路パターンに従って電気的に接続される。本図の例では、拡散層抵抗２１、２２及び２３の各々がメタル配線層６０を介して直列に接続されている。直列接続された一連の拡散層抵抗２１、２２及び２３の両端に例えば電圧Ｖ１を印加すると、拡散層抵抗２１と拡散層抵抗２２との間に電圧Ｖ２が得られ、拡散層抵抗２２と拡散層抵抗２３との間に電圧Ｖ３が得られる如くして、電圧分割された電圧が各々得られる。任意の値の分割電圧を得るためには、拡散層抵抗２１、２２及び２３の各々に実際に実現される抵抗値を適切に制御する必要がある。
【００２３】
図３は、拡散層抵抗を備える半導体装置の等価直列抵抗回路を示している。前提として、電源電圧をＶ４とし、第１拡散層抵抗２１の電源側電圧をＶ１とし、第１拡散層抵抗２１と第２拡散層抵抗２２との間の電圧をＶ２とし、第２拡散層抵抗２２と第３拡散層抵抗２３との間の電圧をＶ３とする。電源電圧Ｖ４を例えば３Ｖとする。
【００２４】
図３（ａ）に示されるように抵抗値制御がない場合に、拡散層抵抗２１、２２及び２３の抵抗を全て例えば１００Ωとなる。この結果、出力電圧はＶ１＝３Ｖ、Ｖ２＝２Ｖ及びＶ３＝１Ｖとなる。一方、図３（ｂ）に示されるように抵抗値制御がある場合、拡散層抵抗２３の抵抗は例えばおよそ１．５倍になり、１５０Ωとなる。この結果、出力電圧はＶ１＝３Ｖ、Ｖ２＝２．１Ｖ及びＶ３＝１．２Ｖとなる。このように抵抗値制御を行うことで拡散層抵抗の各抵抗値を変化させ、メタル配線上に任意の電圧を得ることができる。
【００２５】
本実施例においては、特定の拡散層抵抗の領域上に形成したフォトレジスト膜のアッシングを適切に制御することによって、その抵抗値を制御する。
【００２６】
ここで改めてプラズマアッシング装置について説明すると、プラズマアッシング装置は、ドライエッチング後に基板上に残ったフォトレジストを除去するために、主に酸素プラズマなどの反応ガスのプラズマを発生させ、気相中で有機物であるフォトレジストをＣＯXやＨ2Ｏなどに分解除去する装置である。プラズマアッシング装置としては、当初ではバレル型や平行平板型のプラズマアッシング装置が用いられていた。
【００２７】
バレル型や平行平板型のプラズマアッシング装置の使用においては、プラズマによって発生したイオンなどの荷電粒子が、イオン衝撃によるスパッタリング処理や荷電粒子によるチャージアップなどのダメージを発生させるという問題があった。そこで、現状ではかかる問題を解決するためにダウンフロー型プラズマアッシング装置が多く使用されるようになっている。
【００２８】
ダウンフロー型アッシング装置では、プラズマを発生させるプラズマ放電室とアッシング処理室とが分離して設けられ、プラズマのエネルギーによって生成されて基板にダメージを与える恐れのある荷電粒子を放電室に閉じ込め、活性粒子の反応ガスだけを下流に位置した処理室に送り込んでレジストの除去を行うようになっている。これにより、基板にダメージを与えることが少ないアッシング処理が実現される。
【００２９】
アッシングプラズマ装置の動作条件は、動作温度（単位℃）と、反応ガスをプラズマに励振するマイクロ波発振器の電力（単位Ｗ）と、反応ガスの流量（単位ｓｃｃｍ）で表される。ここで、流量の単位ｓｃｃｍ（standard cc/min）は、１ａｔｍ（大気圧１，０１３ｈＰａ）、０℃又は２５℃等の規格温度における単位時間当たりの流量（cc/min）を意味する。
【００３０】
図４は、レジストアッシングにより得られる拡散層抵抗値の変化を示している。本図のグラフにおいて、縦軸は単位面積当たりの抵抗値（Ω／ｓｑ）であり、横軸はウエハナンバー（ＷＮＯ）である。 抵抗値（Ω／ｓｑ）は、シート抵抗値であり、シート抵抗の厚さを一定として、シート抵抗の面積（幅×長さ）当たりの抵抗値を示している。
【００３１】
ここで、その他、すなわちバレル型や平行平板型等の通常のプラズマアッシング装置を使用した場合（ＷＮＯ＝７）、略４０００Ω／ｓｑの抵抗値が実現されている。これに対して、ダウンフロー型プラズマアッシング装置を使用した場合（ＷＮＯ＝１）、略７０００Ω／ｓｑの抵抗値が実現されている。すなわち、ダウンフロー型プラズマアッシング装置を使用した場合にのみ抵抗値がより高くなる現象が実証されている。
【００３２】
図５Ａ〜図５Ｆは、本発明による拡散層抵抗を備える半導体装置の製造方法を示し、各図が各工程における断面図を示している。
【００３３】
図５Ａは、保護膜形成工程を示している。ここで、先ずシリコン等の材料からなる半導体基板１１を準備する。次いで、半導体基板１１の表面側を酸化せしめることによって、保護膜としてシリコン酸化膜等のマスク酸化膜４１を形成する。マスク酸化膜４１に代えてシリコン窒化膜等からなる窒化膜が形成されてもよい。
【００３４】
図５Ｂは、第１のフォトリソグラフィー工程及び第１のインプラント工程を示している。ここで、マスク酸化膜４１上にフォトリソグラフィー技術を用いて図示されるようにフォトレジスト膜３１を形成する。フォトレジスト膜３１は、Ｎ型の拡散層抵抗２１〜２３のための各拡散層領域が開口するようにされる。次いで、Ｐ（リン）等のＮ型不純物を、例えば、加速電圧８０ｋｅＶ程度でイオン注入し、低濃度のＮ型の拡散層抵抗２１、２２及び２３を形成する。Ｎ型の拡散層抵抗２１、２２及び２３各々は、図示されるように半導体基板１１の表面側でマスク酸化膜４１下に伸張するように形成される。
【００３５】
図５Ｃは、第１のアッシング工程を示している。ここで、ダウンフロー型のプラズマアッシング装置又は通常のアッシング装置を用いてアッシング処理を行う。これより、フォトレジスト膜３１が灰化又は剥離されて除去される。
【００３６】
図５Ｄは、第２のフォトリソグラフィー工程を示している。ここで、フォトレジスト膜３１が除去された半導体基板１１にさらに図示されるように感光性の材料からなるフォトレジスト膜３２を形成する。フォトレジスト膜３２は、Ｎ型の拡散層抵抗２１や２２に比して高抵抗が必要なＮ型の拡散層抵抗２３のための領域を覆うようにする。ここで、本実施例においては、従来工程における図１Ｄに示された如き通常の第２のインプラント工程が不要となっている。
【００３７】
図５Ｅは、第２のアッシング工程を示している。ここで、ダウンフロー型のアッシングプラズマ装置を用いて、例えば、温度８０℃、マイクロ波発振器の電力１２００Ｗ、酸素（Ｏ2）ガス流量７００ｓｃｃｍ程度の動作条件においてアッシング処理を行う。半導体基板１１は、図示されるように、接地台座３０上に設置され、半導体基板１１の裏面すなわち拡散層抵抗２１〜２３が形成された表面側に対向する裏面側に接地電位が供給される。一方、当該接地電位に相対する励振電位を用いて活性酸素を含むプラズマが発生されている。活性酸素の反応ガスはダウンフロー方式にて半導体基板１１上方から半導体基板１１表面上に供給される。このアッシング処理により、フォトレジスト膜３２が灰化又は剥離されて除去されると共に、フォトレジスト膜３２に覆われたＮ型の拡散層抵抗２３の抵抗のみが高抵抗に制御される。
【００３８】
図５Ｆは、絶縁層及び配線層形成工程を示している。ここで、半導体基板１１の裏面側に接地電位を維持しつつ半導体基板１１の表面側に絶縁層４０を形成する。次いで、絶縁層４０及びマスク酸化膜４１を貫通する導体ポスト５０を形成し、導体ポスト５０を介してＮ型の拡散層抵抗２１〜２３の各々と電気的に接続されたメタル配線層６０を形成する。
【００３９】
図６は本発明の原理を説明している。図６（ａ）に示されるように、ダウンフロー型プラズマアッシング装置の使用により、アッシング対象の半導体基板１１は接地電位に接続された接地台座７０上に置かれて活性粒子のダウンフローが上方から当該半導体基板上に当てられる。このとき、マスク酸化膜４１上のうちで灰化によって消失するフォトレジスト膜３２があった部分にのみプラスの電荷がチャージされプラス電位となる。この結果、当該プラス電位によって半導体基板１１表面から半導体基板１１裏面に向けて逆方向のバイアスが加わった状態になり、Ｎ型の拡散層抵抗２３内部の空乏層が広がり、その抵抗値が増加する。
【００４０】
さらに、図６（ｂ）に示されるように、マスク酸化膜４１上に絶縁層４０が形成されたことにより、マスク酸化膜４１上にチャージされた電荷がトラップされ、ウェハ完成後もこの状態が保持されてＮ型の拡散層抵抗２３の抵抗値が維持されることになる。
【００４１】
以上の原理はＰ型の拡散層抵抗についても同様である。Ｎ型の拡散層抵抗２３をＰ型の拡散層抵抗２３と言い換えて説明すると、マスク酸化膜４１のプラス電位によって半導体基板１１表面から半導体基板１１裏面に向けて順方向のバイアスが加わった状態になり、Ｐ型の拡散層抵抗２３内部の空乏層が狭まり、その抵抗値が減少する。さらに、マスク酸化膜４１上に絶縁層４０が形成されたことにより、マスク酸化膜４１上にチャージされた電荷がトラップされ、ウェハ完成後もこの状態が保持されてＰ型の拡散層抵抗２３の抵抗値が維持されることになる。
【００４２】
以上の実施例から明らかなように、本発明では、半導体基板を接地した上で抵抗値を制御したい不純物拡散層上に改めてフォトレジスト膜を形成し、その後このフォトレジスト膜を除去することを兼ねて、このフォトレジスト膜に対してダウンフロー型プラズマアッシングを行っている。これにより、特定の拡散層抵抗の抵抗値が制御可能となり、例えば、直列抵抗回路の配線抵抗を意図的に変化させ、配線の出力電圧を調整することができる。
【００４３】
さらに、本発明により工程数の低減やコストの削減が図られる。本発明は、従来の如く「マスク→イオン注入→レジスト除去→マスク→イオン注入→レジスト除去」からなる工程によって抵抗値の異なる拡散層抵抗領域を形成する場合に比べて、「マスク→イオン注入→レジスト除去→マスク→レジスト除去」からなる工程によって抵抗値の異なる２以上の拡散層抵抗領域を形成している。すなわち、本発明によれば、インプラント処理を２度以上行う必要がなくなるので、その分製造工程を削減することが可能となりコスト削減が図られる。
【００４４】
尚、以上の実施例において導電型としてＮ型の拡散層抵抗について説明されたが、本発明に係る限定はなく、本発明による拡散素抵抗はＰ型の導電型を有してもよい。
【符号の説明】
【００４５】
１０  半導体装置
１１  半導体基板
２１〜２３  拡散層抵抗
３１、３２  フォトレジスト膜
４０  絶縁層
４１  マスク酸化膜
５１、５２、５６  導体ポスト
６０  メタル配線層
７０  接地台座
【図１Ａ】
2011018845.tif 000003
【図１Ｂ】
2011018845.tif 000004
【図１Ｃ】
2011018845.tif 000005
【図１Ｄ】
2011018845.tif 000006
【図１Ｅ】
2011018845.tif 000007
【図２】
2011018845.tif 000008
【図３】
2011018845.tif 000009
【図４】
2011018845.tif 000010
【図５Ａ】
2011018845.tif 000011
【図５Ｂ】
2011018845.tif 000012
【図５Ｃ】
2011018845.tif 000013
【図５Ｄ】
2011018845.tif 000014
【図５Ｅ】
2011018845.tif 000015
【図５Ｆ】
2011018845.tif 000016
【図６】
2011018845.tif 000017