(57)【要約】【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。【選択図】図２０
2011018432.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマトリクス状に配置されたメモリセルを有する不揮発性半導体集積回路装置であって、
前記メモリセルは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の片方の側壁に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極や前記第２ゲート電極の側方下部の前記半導体基板に形成された、一対のソース・ドレイン領域とを有し、
前記第２ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に渡って一体的に形成され、
前記第２ゲート絶縁膜は、酸化シリコン膜に挟まれた窒化シリコン膜を電荷蓄積膜として有し、
前記窒化シリコン膜に電子を注入することで、書き込み状態とし、
前記窒化シリコン膜にホールを注入することで、消去状態とし、
前記メモリセルの消去動作時には、消去非選択セルの前記第１ゲート電極に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項２】
請求項１記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記第１ゲート電極に正電圧を印加する前に、前記メモリセルのソースとなる方の前記ソース・ドレイン領域に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項３】
請求項２記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記第１ゲート電極に印加する第１ゲート電圧から、前記第１ゲート電極が構成するＭＯＳ構造の閾値電圧を引いた差が、前記メモリセルのソースとなる方の前記ソース・ドレイン領域に印加するソース電圧よりも低いことを特徴とする不揮発性半導体集積回路装置。
【請求項４】
請求項３記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記ソース電圧をオープンとすることを特徴とする不揮発性半導体集積回路装置。
【請求項５】
請求項４記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
消去選択セルの前記第１ゲート電極に負電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項６】
半導体基板上に配置された制御回路と、前記半導体基板上にマトリクス状に配置されたメモリセルを有する不揮発性半導体集積回路装置であって、
前記メモリセルは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極や前記第２ゲート電極の側方下部の前記半導体基板に形成された、一対のソース・ドレイン領域とを有し、
前記第２ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に渡って一体的に形成され、
前記第２ゲート絶縁膜は、酸化シリコン膜に挟まれた窒化シリコン膜を電荷蓄積膜として有し、
前記窒化シリコン膜に電子を注入することで、書き込み状態とし、
前記窒化シリコン膜にホールを注入することで、消去状態とし、
前記メモリセルの消去動作時には、前記制御回路によって、消去非選択セルの前記第１ゲート電極をフローティング化し、
前記消去非選択セルの前記第２ゲート電極に正の電圧を印加することで、容量結合によって前記消去非選択セルの前記第１ゲート電極に正電圧を供給することを特徴とする不揮発性半導体集積回路装置。
【請求項７】
請求項６記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記第１ゲート電極に正電圧を印加する前に、前記メモリセルのソースとなる方の前記ソース・ドレイン領域に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項８】
請求項７記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記制御回路によって、消去選択セルの前記第１ゲート電極をフローティング化し、
前記消去選択セルの前記第２ゲート電極に負の電圧を印加することで、容量結合によって前記消去選択セルの前記第１ゲート電極に負電圧を供給することを特徴とする不揮発性半導体集積回路装置。
【請求項９】
請求項８記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記消去選択セルの前記第２ゲート電極に対して、２段階に分けて負の電圧を印加し、かつ、一度目に負の電圧を印加した後、二度目に負の電圧を印加する前に、前記制御回路によって前記消去選択セルの前記第１ゲート電極をフローティング化することを特徴とする不揮発性半導体集積回路装置。
【請求項１０】
請求項９記載の不揮発性半導体集積回路装置において、
前記制御回路は、前記第１ゲート電極に接続するスイッチＭＯＳトランジスタを有し、
前記スイッチＭＯＳトランジスタをＯＦＦ状態とすることで、前記第１ゲート電極をフローティング化することを特徴とする不揮発性半導体集積回路装置。
【請求項１１】
半導体基板上にマトリクス状に配置されたメモリセルを有する不揮発性半導体集積回路装置であって、
前記メモリセルは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両方の側壁に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極や前記第２ゲート電極の側方下部の前記半導体基板に形成された、一対のソース・ドレイン領域とを有し、
前記第２ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に渡って一体的に形成され、
前記第２ゲート絶縁膜は、酸化シリコン膜に挟まれた窒化シリコン膜を電荷蓄積膜として有し、
前記窒化シリコン膜に電子を注入することで、書き込み状態とし、
前記窒化シリコン膜にホールを注入することで、消去状態とし、
前記メモリセルの消去動作時には、消去非選択セルの前記第１ゲート電極に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項１２】
請求項１１記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記第１ゲート電極に正電圧を印加する前に、前記メモリセルのソースとなる方の前記ソース・ドレイン領域に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項１３】
半導体基板上にマトリクス状に配置されたメモリセルを有する不揮発性半導体集積回路装置であって、
前記メモリセルは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極や前記第２ゲート電極の側方下部の前記半導体基板に形成された、一対のソース・ドレイン領域とを有し、
前記第２ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に渡って一体的に形成され、
前記第２ゲート絶縁膜は、酸化シリコン膜の内部に埋め込まれたナノサイズ微粒子を電荷蓄積部として有し、
前記ナノサイズ微粒子に電子を注入することで、書き込み状態とし、
前記ナノサイズ微粒子にホールを注入することで、消去状態とし、
前記第２ゲート電極は、前記第２ゲート絶縁膜との境界部で凹凸の形状を有し、
前記メモリセルの消去動作時には、消去非選択セルの前記第１ゲート電極に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項１４】
請求項１３記載の不揮発性半導体集積回路装置において、
前記メモリセルの消去動作時には、
前記第１ゲート電極に正電圧を印加する前に、前記メモリセルのソースとなる方の前記ソース・ドレイン領域に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【請求項１５】
請求項１４記載の不揮発性半導体集積回路装置において、
前記ナノサイズ微粒子は、金属またはシリコンからなることを特徴とする不揮発性半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体集積回路装置に関し、特にＭＯＮＯＳ（Metal Oxide Nitride Semiconductor）型メモリセルを用いた混載マイコンを有する不揮発性半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な用途に適用するためには、極めて重要な素子になっている。
【０００３】
例えば、エス・ジィー（Ｓ．Ｓｚｅ）著のフィジックス  オブ  セミコンダクタ  デバイス  第２版、ウィリー出版（Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication）（非特許文献１）の４９６頁〜５０６頁には、半導体素子の不揮発性メモリとして、浮遊ゲート型メモリや絶縁膜を用いたメモリが記載されている。このうち、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるメモリは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できる。絶縁膜界面および絶縁膜中に電荷を蓄えるメモリセルとして、シリコン酸化膜でシリコン窒化膜を挟んだＭＯＮＯＳ構造のゲート酸化膜を有するメモリセルが良く知られている。
【０００４】
このＭＯＮＯＳ構造を用いたメモリセルの用途としては、ＮＡＮＤ型のフラッシュメモリセルの浮遊ゲートをＭＯＮＯＳ構造に置き換えることにより大容量データを格納する用途や、ＭＯＮＯＳ構造からなるメモリゲートの脇に選択ゲートが配置された構造により高速読み出しを可能とする混載マイコンの用途などがある。後者は、例えば、特開２００６−１２３８２号公報（特許文献１）や、特開２００２−２８９７１１号公報（特許文献２）に記載されている。
【０００５】
このような高速読み出し用途のメモリセルの書き込み・消去動作方法として、同符号の電荷を注入・放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行うことが提案されている。この動作については、例えば、１９９７年のシンポジウム  オン  ＶＬＳＩ  テクノロジー、６３頁（Symposium on VLSI Technology, p63, 1997）（非特許文献２）および上記特許文献１，２に記述されている。この構造では、メモリ動作させる多結晶シリコンゲートとセルの選択を行うゲートが分かれて形成されている。
【０００６】
より具体的な書き込み方法として、ホットエレクトロンを強い電界でメモリゲート側に引き抜く、ソースサイドインジェクション（Source Side Injection：ＳＳＩ）がある。これに関しては、例えば、１９８６年、アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト、５８６頁〜５８９頁（IEEE International Electron Device Meeting, Technical Digest, pp586-589, 1986）（非特許文献３）にＡ．Ｔ．Ｗｕ等による記述が見られる。
【０００７】
また、より具体的な消去方法として、メモリゲートに負電位を与え、メモリゲート側拡散層に正電位を与えることにより、オーバーラップ領域で強反転を生じさせ、バンド間トンネル（Band to Band Tunneling：ＢＴＢＴ）現象を起こし、ホールを生成させる方法がある。これに関しては、例えば、１９８７年、アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト、７１８頁〜７２１頁（IEEE International Electron Device Meeting, Technical Digest, pp718-721, 1987）（非特許文献４）にＴ．Ｙ．Ｃｈａｎ等による記述が見られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１２３８２号公報
【特許文献２】特開２００２−２８９７１１号公報
【非特許文献】
【０００９】
【非特許文献１】エス・ジィー（Ｓ．Ｓｚｅ）著、「フィジックス  オブ  セミコンダクタ  デバイス  第２版、ウィリー出版（Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication）」４９６頁〜５０６頁
【非特許文献２】「シンポジウム  オン  ＶＬＳＩ  テクノロジー（Symposium on VLSI Technology）」１９９７年、６３頁
【非特許文献３】「アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト（IEEE International Electron Device Meeting, Technical Digest）」１９８６年、５８６頁〜５８９頁
【非特許文献４】「アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング、テクニカル  ダイジェスト（IEEE International Electron Device Meeting, Technical Digest）」１９８７年、７１８頁〜７２１頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らが検討した上述のＢＴＢＴ現象による消去動作においては、ホットホールを生成するときに拡散層−シリコン基板間に電流が流れる。そのため、多数のメモリセルを同時に一括して消去する場合にはこの電流量が大きくなり、それを供給するための電流源となる回路面積が大きくなるという課題があった。
【００１１】
加えて、上記特許文献１に記載されているようなアレイ構成を採用した場合には、同一のソース線（ＳＬ）に接続されている消去非選択セルにも消去選択セルのソース電圧が印加されるため、微小ながら拡散層−シリコン基板間で電流が流れてしまう。本発明者らの検討により、消去選択セルの拡散層−シリコン基板間電流に対する消去非選択セルの拡散層−シリコン基板間電流の量は、０．０５〜０．１倍程度であることが明らかになった。つまり、アレイ構成上、同一のソース線に接続されている消去選択セル数に対して消去非選択セル数を増やすほど、消去非選択セルで消費される電流が多くなる。例えば、消去非選択セル数を消去選択セルの１０〜２０倍とすると、概ね消去選択セルと同じ電流が消去非選択セルで消費されることとなる。以上のような理由から、本発明者らが検討した不揮発性半導体集積回路装置では、拡散層−シリコン基板間電流を供給するために、電流源となる回路面積が大きくなる。
【００１２】
本発明の目的は、不揮発性半導体集積回路装置のチップサイズを縮小させる技術を提供することにある。
【００１３】
また、本発明の他の目的は、不揮発性半導体集積回路装置の信頼性を向上させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１６】
半導体基板上にマトリクス状に配置されたメモリセルを有する不揮発性半導体集積回路装置であって、前記メモリセルは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の片方の側壁に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極や前記第２ゲート電極の側方下部の前記半導体基板に形成された、一対のソース・ドレイン領域とを有し、前記第２ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に渡って一体的に形成され、前記第２ゲート絶縁膜は、酸化シリコン膜に挟まれた窒化シリコン膜を電荷蓄積膜として有し、前記窒化シリコン膜に電子を注入することで、書き込み状態とし、前記窒化シリコン膜にホールを注入することで、消去状態とし、前記メモリセルの消去動作時には、消去非選択セルの前記第１ゲート電極に正電圧を印加することを特徴とする不揮発性半導体集積回路装置。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、不揮発性半導体集積回路装置のチップサイズを縮小させることができる。
【００１９】
また、代表的な実施の形態によれば、不揮発性半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１である不揮発性半導体集積回路装置の要部平面図である。
【図２】本発明の実施の形態１である不揮発性半導体集積回路装置の要部断面図であって、図１のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。
【図３】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの回路図である。
【図４】本発明の実施の形態１である不揮発性半導体集積回路装置のブロック図である。
【図５】本発明の実施の形態１である不揮発性半導体集積回路装置が有する、アレイ状に配置したメモリセルの要部平面図である。
【図６】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの要部断面図であって、図５のＡ−Ａ線に沿って矢印方向に見た要部断面図である。
【図７】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの要部断面図であって、図５のＢ−Ｂ線に沿って矢印方向に見た要部断面図である。
【図８】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの要部断面図であって、図５のＣ−Ｃ線に沿って矢印方向に見た要部断面図である。
【図９】図５のアレイ状に配置したメモリセルに対応する等価回路図である。
【図１０】本発明の実施の形態１である不揮発性半導体集積回路装置の動作条件を示す表である。
【図１１】本発明の実施の形態１である不揮発性半導体集積回路装置の製造工程中における要部断面図であって、左から、図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に該当する箇所の要部断面図、および、周辺ＭＯＳ領域における要部断面図である。
【図１２】図１１に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１２に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１３に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１４に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１５に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１６に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１８】図１７に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図１９】図１８に続く不揮発性半導体集積回路装置の製造工程中における要部断面図である。
【図２０】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルにおける消去動作時のタイミングチャートを示すグラフ図である。
【図２１】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルにおける消去動作時の特性を示すグラフ図であって、消去非選択セルの制御ゲート電圧が、（ａ）０Ｖの場合、（ｂ）−１Ｖの場合、（ｃ）は１Ｖの場合を示す。
【図２２】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの特性を示すグラフ図である。
【図２３】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの他の特性を示すグラフ図である。
【図２４】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの他の特性を示すグラフ図である。
【図２５】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの他の特性を示すグラフ図である。
【図２６】本発明の実施の形態１である不揮発性半導体集積回路装置が有するメモリセルの他の特性を示すグラフ図である。
【図２７】本発明の実施の形態２である不揮発性半導体集積回路装置が有するメモリセルアレイ周辺のブロック図である。
【図２８】本発明の実施の形態２である不揮発性半導体集積回路装置が有するメモリセルにおける消去動作時のタイミングチャートを示すグラフ図である。
【図２９】本発明の実施の形態２である不揮発性半導体集積回路装置が有するメモリセルにおける他の消去動作時のタイミングチャートを示すグラフ図である。
【図３０】本発明の実施の形態３である不揮発性半導体集積回路装置の要部断面図である。
【図３１】本発明の実施の形態４である不揮発性半導体集積回路装置の要部断面図である。
【図３２】図３１に示す要部断面図の一部を拡大して示した要部断面図である。
【発明を実施するための形態】
【００２１】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
初めに、図１〜図３を用いて本実施の形態１のメモリセルのメモリ動作を説明する。図１は本実施の形態１のメモリセルの要部平面図である。本図１では、絶縁膜などの記載は省略している。また、図１のＡ１−Ａ１線に沿って矢印方向に見た要部断面図を図２に示している。また、図３は本実施の形態１のメモリセルの回路図である。
【００２３】
シリコン基板（半導体基板）ｓｕｂ１上には、制御ゲート電極（第１ゲート電極）ＣＧ１とメモリゲート電極（第２ゲート電極）ＭＧ１とが並んで配置されている。制御ゲート電極ＣＧ１とシリコン基板ｓｕｂ１との間には制御ゲート絶縁膜（第１ゲート絶縁膜）ＣＩ１が形成され、メモリゲート電極ＭＧ１とシリコン基板ｓｕｂ１との間にはメモリゲート絶縁膜（第２ゲート絶縁膜）ＭＩ１が形成されている。制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１はポリシリコン（多結晶シリコン）を主体とする導体膜からなり、制御ゲート絶縁膜ＣＩ１は酸化シリコンを主体とする絶縁膜からなる。メモリゲート絶縁膜ＭＩ１は、酸化シリコン膜で窒化シリコン膜を挟んだ、ＯＮＯ構造となっている。ＯＮＯ構造のメモリゲート絶縁膜ＭＩ１は、窒化シリコン膜が電荷蓄積層となり、電荷を蓄積することができる。メモリゲート絶縁膜ＭＩ１は、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間や、素子分離領域上にも形成された構造となっている。
【００２４】
その他、本実施の形態１のメモリセルは以下の構成要素を備えている。制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の側方下部におけるシリコン基板ｓｕｂ１には、一対のエクステンション領域ｅｘ１と、それに電気的に接続する一対のソース・ドレイン領域ｓｄ１が形成されている。また、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の側壁には、サイドウォールスペーサｓｗ１が形成されている。
【００２５】
メモリ動作に関しては、以下に記述するように、シリコン窒化膜に電荷を蓄積してメモリとして動作させる。このメモリセルの基本的な動作として、書き込み動作、消去動作、保持動作、読み出し動作の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーションが考えられている。ここでは、説明のため、ＮＭＯＳタイプで形成したメモリセルについて述べるが、ＰＭＯＳタイプでも原理的には同様に説明することができる。
【００２６】
書き込み動作について説明する。書き込み時、メモリゲート電極ＭＧ１側のソース・ドレイン領域ｓｄ１に正電位を与え、制御ゲート電極ＣＧ１側のソース・ドレイン領域ｓｄ１には基板と同じ接地電位を与える。メモリゲート電極ＭＧ１に対して高いゲートドライブ電圧を加えることで、メモリゲート電極ＭＧ１下のチャネルをオン状態にする。ここで制御ゲート電極ＣＧ１の電位を閾値より例えば０．１ないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート電極ＭＧ１側に注入される。この現象はＳＳＩとして知られている。このとき、メモリゲート電極ＭＧ１の下部に配置されているメモリゲート絶縁膜ＭＩ１に、ホットエレクトロン（負電荷）が注入され、電荷蓄積膜に蓄積される。この方式でのホットエレクトロン注入の特徴として、電界が制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との境界付近に集中するため、メモリゲート電極ＭＧ１の制御ゲート電極ＣＧ１側の端部に集中的に注入が行われる。また、注入された電荷は絶縁膜（窒化シリコン膜）中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
【００２７】
次に、消去動作について説明する。消去時、メモリゲート電極ＭＧ１に負電位を与え、メモリゲート電極ＭＧ１側のソース・ドレイン領域ｓｄ１に正電位を与えることにより、当該ソース・ドレイン領域ｓｄ１の端部のメモリゲートとオーバーラップした領域で、強反転が生じるようにする。これにより、ＢＴＢＴ現象を起こし、ホールを生成することができる。そして、発生したホールがチャネル方向へ加速され、メモリゲート電極ＭＧ１の負電位によって引かれ、ＯＮＯ構造のメモリゲート絶縁膜ＭＩ１に注入されることにより、消去動作が行われる。即ち、エレクトロンの電荷により上昇していたメモリゲート電極ＭＧ１の閾値を、注入されたホールの電荷により引き下げることができる。
【００２８】
次に、保持動作について説明する。保持時、電荷はＯＮＯ構造のメモリゲート絶縁膜ＭＩ１中に注入されたキャリアとして保持される。メモリゲート絶縁膜ＭＩ１中でのキャリアの移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
【００２９】
次に、読み出し動作について説明する。読み出し時、制御ゲート電極ＣＧ１側のソース・ドレイン領域ｓｄ１に正電位を与え、制御ゲート電極ＣＧ１に正電位を与えることで、制御ゲート電極ＣＧ１下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート電極ＭＧ１の閾値差を判別できる適当なメモリゲート電位（書き込み状態の閾値と消去状態の閾値の中間値）を与えることで、保持していた電荷蓄積情報を電流として読み出すことができる。
【００３０】
図４に、本実施の形態１の不揮発性半導体集積回路装置のブロック図を示す。本実施の形態１の半導体集積回路装置は、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書き込み回路８、メモリセルアレイ９、電源回路１０などから構成されている。制御回路１は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。また、詳細は後述するが、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行う。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ３は外部から入力されたアドレスを一時的に格納する。
【００３１】
アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、当該アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書き込み回路８は、入出力回路２を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う、電源回路１０は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き込み回路に供給する電流トリミング回路１１などから構成される。
【００３２】
メモリセルアレイ９は、記憶の最小単位であるメモリセルがマトリクス状に配置されている。マトリクス状とは、メモリセルが規則正しくアレイ状に並んだ状態をいう。図５は、アレイ状に並べられたメモリセルの一例を示した要部平面図である。図６は図５におけるＡ−Ａ線、図７は図５におけるＢ−Ｂ線、図８は図５におけるＣ−Ｃ線に沿って、それぞれ矢印方向に見た要部断面図である。また、図９は、図５のアレイ状に配置したメモリセルに対応する等価回路図である。また、図１０には、本実施の形態１のメモリセルの読み出し、書き込み、消去動作の印加電圧条件の一例を示した。
【００３３】
本メモリセルは、シリコン基板（半導体基板）ｓｕｂ１の主面に形成されたｐ型半導体領域であるｐウェルｐｗ１、制御ゲート電極（第１ゲート電極）ＣＧ１、メモリゲート電極（第２ゲート電極）ＭＧ１を有する。制御ゲート電極ＣＧ１とｐウェルｐｗ１との間には、酸化シリコンを主体とする絶縁膜からなる制御ゲート絶縁膜（第１ゲート絶縁膜）ＣＩ１が配置され、互いに絶縁されている。メモリゲート電極ＭＧ１とｐウェルｐｗ１との間には、電荷蓄積膜となる窒化シリコン膜ｎ１を酸化シリコン膜ｓ１、ｓ２で挟んだＯＮＯ構造のメモリゲート絶縁膜（第２ゲート絶縁膜）ＭＩ１が配置され、互いに絶縁されている。同様に、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間にも、ＯＮＯ構造のメモリゲート絶縁膜ＭＩ１が一体的に配置され、互いに絶縁されている。なお、制御ゲート電極ＣＧ１の上面は、コンタクトを接続する箇所以外は、保護窒化シリコン膜ｐ１によって覆われている。また、各ゲート電極ＣＧ１，ＭＧ１における互いに隣り合わない方の側面は、サイドウォールスペーサｓｗ１によって覆われている。サイドウォールスペーサｓｗ１は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造であっても良い。
【００３４】
制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１において、互いに隣り合わない方の側方下部におけるｐウェルｐｗ１内には、ｎ型半導体領域であるソース・ドレイン領域（第２半導体領域）ｓｄ１が形成されている。ソース・ドレイン領域ｓｄ１の端部には、各ゲート方向に向かって、より不純物濃度が低く、接合深さが浅いｎ型半導体領域であるエクステンション領域ｅｘ１が形成されている。
【００３５】
ソース・ドレイン領域ｓｄ１のうちどちらか一方（例えばメモリゲート電極側）をドレイン領域とすれば、当該ソース・ドレイン領域ｓｄ１は、隣接するビット線の同ドレイン領域とｎ型半導体領域と通して電気的に接続されている。もう一方（例えば制御ゲート電極側）をソース領域とすれば、当該ソース・ドレイン領域ｓｄ１は、コンタクトプラグｃｎｔを通じてメタル配線ｍｗに接続されている。各コンタクトプラグｃｎｔやメタル配線ｍｗは、酸化シリコン膜からなる層間絶縁膜ＩＬによって絶縁されている。
【００３６】
制御ゲート電極ＣＧ１は列方向に接続され、ワード線を形成する。メモリゲート電極ＭＧ１は制御ゲート電極ＣＧ１に沿って列方向に接続されている。ビット線となるメタル配線ｍｗはワード線に垂直な列方向に延在して配置させてメモリセルアレイを構成する。
【００３７】
隣接するビット線方向のセルはＳＴＩ（Shallow Trench Isolation）構造の素子分離膜ＳＴＩによって分離されている。電荷蓄積膜である窒化シリコン膜ｎ１は、素子分離膜ＳＴＩの上面に沿って形成されている。
【００３８】
本実施の形態１のメモリセルアレイにおいては、メモリセルの消去動作はメモリゲート単位で行われる。また図９から明らかなように、メモリアレイ構成として、複数のドレイン線を電気的に結束している。従って、複数のメモリゲート電極ＭＧ１を結線するメモリゲート線ＭＬ１に接続されているメモリセルを消去する場合には、図１０に示したように、消去選択セルのドレイン電圧が、他の消去非選択セルにも印加されることになる。従って、課題として前述したように、これらの消去非選択セルでも消去動作時に電流が消費されるため、電流源となる回路面積が大きくなってしまう。そこで、以下では、本実施の形態１の不揮発性半導体集積回路装置によって消去非選択セルの消費電流を減少させる方法を記述する。
【００３９】
まず、本実施の形態１の不揮発性半導体集積回路装置が有するメモリセルの製造方法について詳しく説明する。
【００４０】
図１１から図１９は、本実施の形態１である不揮発性半導体集積回路装置の製造方法を説明するための、要部断面図である。図中のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃは、それぞれ、図６、図７、図８の同符号と対応している。また、図中には、同工程中における周辺ＭＯＳ領域の要部断面図も示している。
【００４１】
始めに、図１１に示すように、シリコン基板ｓｕｂ１上にｐウェルｐｗ１をリソグラフィ法やイオン注入法などによって形成する。ここでは、図示しないが、例えば、周辺ＭＯＳ領域などでは、３重ウェルを形成しても良い。その後、シリコン基板ｓｕｂ１を熱酸化し、表面に酸化シリコン膜１２を形成する。続いて、ＳＴＩ加工での化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）のストッパーとして、窒化シリコン膜１３を化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により堆積する。
【００４２】
次に、図１２に示すように、リソグラフィ法やドライエッチング法により窒化シリコン膜１３および、酸化シリコン膜１２をパターニングする。その後、図１３に示すように、パターニングした窒化シリコン膜１３および酸化シリコン膜１２をハードマスクとして、シリコン基板ｓｕｂ１にドライエッチングを施すことで、トレンチ１４を形成する。その後、トレンチ１４の内壁を酸化し、ＳＴＩ酸化膜１５を堆積した後、ＣＭＰ法によってＳＴＩ酸化膜１５をトレンチ１４内に埋め込むことで、素子分離膜ＳＴＩを形成する。続いて、窒化シリコン膜１３および酸化シリコン膜１２をウェットエッチングにより除去する。
【００４３】
次に、図１４に示すように、後に制御ゲート絶縁膜ＣＩ１となる２ｎｍ以下程度の酸化シリコン膜１６を熱酸化法により形成する。続いて、後に制御ゲート電極ＣＧ１となるポリシリコン膜１７と、保護窒化シリコン膜ｐ１を堆積する。ここで、ウェットエッチングと熱酸化工程を繰り返すことにより、周辺ＭＯＳ領域において複数の膜厚のゲート酸化膜を形成することができる。
【００４４】
続いて、リソグラフィ法により制御ゲート加工用のフォトレジスト膜をパターニングする（図示しない）。その後、ドライエッチング法により、保護窒化シリコン膜ｐ１、ポリシリコン膜１７および酸化シリコン膜１６を加工することで、ポリシリコン膜１７からなる制御ゲート電極ＣＧ１、酸化シリコン膜１６からなる制御ゲート絶縁膜ＣＩ１を形成する。
【００４５】
次に、図１５に示すように、シリコン基板ｓｕｂ１を覆うようにして、順に、４ｎｍ程度の酸化シリコン膜ｓ１、１３ｎｍ程度の窒化シリコン膜ｎ１、６ｎｍ程度の酸化シリコン膜ｓ２を形成する。酸化シリコン膜ｓ１，ｓ２は熱酸化法などにより形成し、窒化シリコン膜ｎ１はＣＶＤ法などにより形成する。これらは、電荷蓄積膜として機能する窒化シリコン膜を、酸化シリコン膜で挟んだ、所謂ＯＮＯ構造の積層絶縁膜である。ここでは、データ保持特性を高めるために、上部の酸化シリコン膜ｓ２の代わりに、酸窒化シリコン膜や、酸窒化シリコン膜と酸化シリコン膜との積層膜としても良い。その後、後にメモリゲート電極となるポリシリコン膜１８を形成する。
【００４６】
次に、図示はしていないが、リソグラフィ法によりメモリゲートのコンタクトを形成する領域をパターニングする。その後、図１６に示すように、ポリシリコン膜１８に対してエッチバックを施し、サイドウォール形状に加工することで、メモリゲート電極ＭＧ１を形成する。続いて、メモリゲート電極ＭＧ１に覆われていない部分の酸化シリコン膜ｓ２／窒化シリコン膜ｎ１／酸化シリコン膜ｓ１を順にエッチングにより除去する。このようにして、上記図６などを用いて説明したようなＯＮＯ構造の積層絶縁膜からなるメモリゲート絶縁膜ＭＩ１を形成する。
【００４７】
次に、図１７に示すように、リソグラフィ法やドライエッチング法などにより、制御ゲート電極ＣＧ１の両側壁に形成されたメモリゲート電極ＭＧ１およびメモリゲート絶縁膜ＭＩ１のうちの片方を除去する。図１７では、２つの制御ゲート電極ＣＧ１が向かい合う側に配置されたメモリゲート電極ＭＧ１を除去するように示している。このとき、周辺ＭＯＳ領域において、ポリシリコン膜１７および酸化シリコン膜１６を加工することで、それぞれ、周辺ＭＯＳのゲート電極ＰＧ１および周辺ＭＯＳのゲート絶縁膜ＰＩ１を形成する。
【００４８】
次に、図１８に示すように、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１をイオン注入マスクとして、シリコン基板ｓｕｂ１にｎ型不純物のイオン注入を施すことで、エクステンション領域ｅｘ１を形成する。その後、例えば、酸化シリコン膜１９／窒化シリコン膜２０／酸化シリコン膜２１からなるサイドウォールスペーサｓｗ１を、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１横に形成する。続いて、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ１およびサイドウォールスペーサｓｗ１をイオン注入マスクとして、シリコン基板ｓｕｂ１にｎ型不純物のイオン注入を施すことで、ソース・ドレイン領域ｓｄ１を形成する。このとき、ソース・ドレイン領域ｓｄ１の抵抗を低減する目的で、サリサイドプロセスにより例えばニッケルシリサイド（ＮｉＳｉ）化しても良い（図示しない）。
【００４９】
次に、図１９に示すように、酸化シリコン膜を主体とする絶縁膜などからなる層間絶縁膜ＩＬを形成する。その後、ソース・ドレイン領域ｓｄ１などに給電するためのコンタクトプラグｃｎｔを形成する。このとき、酸化シリコン膜１９／窒化シリコン膜２０／酸化シリコン膜２１からなるサイドウォールスペーサｓｗ１をコンタクトホール形成の際のエッチングストッパ（Self Align Contact：ＳＡＣ）膜として用いることもできる。この場合には、製造工程を簡略化することができる。続いて、金属膜を堆積し、これをパターニングしてメタル配線ｍｗとする。以上のようにして、本実施の形態１のメモリセルを有する不揮発性半導体を形成することができる。
【００５０】
図２０は、本実施の形態１のメモリセルにおける消去動作時のタイミングチャートを示したグラフ図である。まず、時刻ｔ０においてメモリセルのソース電圧Ｖｓ、ドレイン電圧Ｖｄ、制御ゲート電圧（第１ゲート電圧）Ｖｃｇ、メモリゲート電圧（第２ゲート電圧）Ｖｍｇには、それぞれ０Ｖが印加されている。時刻ｔ１にソース電圧Ｖｓとドレイン電圧Ｖｄを電源電圧Ｖｄｄまで立ち上げる。次に、時刻ｔ２において消去選択セル、消去非選択セルのメモリゲート電圧Ｖｍｇを、それぞれ、−６Ｖ、電源電圧Ｖｄｄまで立ち上げる。時刻ｔ３においては、消去非選択セルの制御ゲート電圧Ｖｃｇを電源電圧Ｖｄｄ以下の例えば１Ｖまで立ち上げる。このとき、消去選択セルの制御ゲート電圧は０Ｖのままであるが、負電圧を印加しても良い。これにより、消去速度を速くすることができる。この効果に関しては後に詳しく説明する。続く時刻ｔ４において、消去選択セルのドレイン電圧Ｖｄを６Ｖ程度まで立ち上げる。このとき、ドレイン−シリコン基板間に電流が流れ、誘起されるホットホールをメモリセルの電荷蓄積膜である窒化シリコン膜である窒化シリコン膜中に注入することによりメモリセルが消去される。
【００５１】
上記図２０に示したタイミングチャートのうち、特に消去非選択セルの制御ゲート電圧Ｖｃｇを立ち上げる前に、ソース電圧Ｖｓおよびドレイン電圧Ｖｄを立ち上げており、かつ、制御ゲート電圧ＶｃｇからＣＧＭＯＳの閾値電圧Ｖｔｈを引いた差が、ソース電圧Ｖｓ以下（更に、ドレイン電圧Ｖｄ以下）とすれば、パルス立ち上げ時にチャネルに余分な電流を流さないようにすることができる。なお、ＣＧＭＯＳとは、制御ゲート電極ＣＧ１と制御ゲート絶縁膜ＣＩ１とシリコン基板ｓｕｂ１が構成するＭＯＳ構造である。このうち、ソース電圧Ｖｓについては、所望の電圧を印加した後に回路制御によりオープン（フローティング）状態としても良い。ソース電圧Ｖｓをオープンとすることで、例えば、ＣＧＭＯＳの閾値電圧Ｖｔｈバラツキなどの理由で所望の制御ゲート電圧Ｖｃｇを印加した際にチャネルにリーク電流が流れてしまっても、制御ゲート電圧Ｖｃｇ、ドレイン電圧Ｖｄと釣り合うソース電圧Ｖｓまで昇圧後、リーク電流を抑制することができる。
【００５２】
また、メモリゲート電圧Ｖｍｇ、制御ゲート電圧Ｖｃｇをそれぞれ消去電圧条件にセットした後に、ドレイン電圧Ｖｄに６Ｖを印加することで、余分のドレイン拡散層−シリコン基板間電流を抑制することができる。
【００５３】
図２１には、図２０に示すタイミングチャートにより消去動作を行うときの、ドレイン拡散層−シリコン基板間に流れる電流を示したグラフ図である。ここで、図中の破線が消去選択セルで消費される電流を示しており、実線は消去非選択セルで消費される電流を示している。ただし、アレイ構成上の消去選択セル数と、消去非選択セル数の比は１：１５である。本図２１から明らかなように、消去選択／消去非選択セル比が１：１５では、消去選択セルと消去非選択セルとで消費される電流が概ね同じとなる（図２１（ａ）参照）。また、本発明者らの更なる検証により、消去非選択セルの消費電流は、制御ゲート電圧Ｖｃｇ依存性を持つことが明らかとなった。より具体的には、制御ゲート電圧Ｖｃｇを低くするほど、消去非選択セルの消費電流は上昇し（図２１（ｂ）参照）、制御ゲート電圧Ｖｃｇを高くするほど、消去非選択セルの消費電流は低下する（図２１（ｃ））ことが分かる。本発明者らの検証では、制御ゲート電圧Ｖｃｇとして１Ｖを印加すると、３０％程度の削減が可能であることが明らかとなっている。従って、消去非選択セルの制御ゲート電圧Ｖｃｇに正電圧を印加することにより、消去非選択セルで消費される電流を抑えることができる。結果として、本実施の形態１の不揮発性半導体集積回路装置において、電流源となる回路の面積を縮小することができる。
【００５４】
図２２には、上記の電流源削減の効果の一例を、本実施の形態１を適用しない従来構成と比較したグラフ図を示す。ただし、ここでは、上記図２１（ｃ）において電流削減の効果が見られた、非選択コントロールゲートに１Ｖ印加した場合を例とする。電流源の大きさとして、消去選択セル：消去非選択セルが１：１５のアレイ構成において５ｍＡの電流供給能力が必要とすると、本実施の形態１では、消去非選択セルで消費される電流を低減する効果が見出されたから、４．２５ｍＡ程度まで低減することが可能である。また、別の観点からは、同じ５ｍＡの電流源を用いて、消去選択セルと消去非選択セルとの比を１：２０程度まで増加させることができる。
【００５５】
図２３には、上記の電流削減効果の別の例を、本実施の形態１を適用しない従来構成と比較したグラフ図を示す。ただし、ここでは、消去選択セルと消去非選択セルの数の比は１：１５のアレイ構成を例とする。非選択コントロールゲートへの正電圧印加により、同セルにおける消費電流を削減できるため、例えば、１Ｖを印加した場合には、４．２５ｍＡ程度まで削減することが出来る。
【００５６】
図２４には、消去選択セルの消去特性の制御ゲート電圧Ｖｃｇ依存性を表すグラフ図を示している。ｎチャネル型の本メモリセルの場合、メモリゲート絶縁膜ＭＩ１に正孔が注入され、閾値電圧Ｖｔｈが減少した状態が消去状態である。本図２４より、制御ゲート電圧Ｖｃｇに負電圧を印加することにより、閾値電圧Ｖｔｈはより急峻に低下するようになり、消去速度が向上していることが分かる。これは、上記図２１（ｂ）を用いて説明した消費電流の増加に対応すると考える。したがって、本実施の形態１の不揮発性半導体集積回路について別の見方をすれば、消去動作時に消去選択セルの制御ゲート電圧Ｖｃｇとして負電圧、消去非選択セルの制御ゲート電圧Ｖｃｇとして正電圧を印加することにより、消去選択セルと消去非選択セルで消費される電流の比率を効率よく選択セルに振り分けることが可能となり、同じ電流源に対して効率の良い消去が可能となる。
【００５７】
以上のように、図２０を用いて説明したような電圧供給方法とすることで、本実施の形態１のメモリセルの消費電流を低減させることができ、電流源を削減できる。結果として、不揮発性半導体集積回路装置のチップサイズを縮小させることができる。
【００５８】
本実施の形態１の不揮発性半導体集積回路において、消去時の消費電流低減以外に得られる効果について、以下で説明する。
【００５９】
図２５には、消去時に消去非選択セルが被るディスターブ耐性の制御ゲート電圧Ｖｃｇ依存性を表すグラフ図を示している。本図２５から、制御ゲート電圧Ｖｃｇとして０Ｖを印加したときと比較して、本実施の形態１のように、制御ゲート電圧Ｖｃｇとして正電圧を印加することで、より長い時間の消去ストレスに対してメモリセル閾値電圧Ｖｔｈの変動が抑えられていることが分かり、ディスターブ耐性が向上していることが分かる。これは、制御ゲート電圧Ｖｃｇとして正電圧を印加することで、ドレイン拡散層−制御ゲート電極間の電位差が小さくなり、制御ゲート電極端下のシリコン基板で発生するＧＩＤＬ（Gate Induced Drain Leakage）電流を抑制することができるためである。
【００６０】
また、図２６には、消去非選択セルの界面劣化の制御ゲート電圧Ｖｃｇ依存性を表すグラフ図を示している。界面劣化の指標として、チャージポンピング法により界面準位にトラップされた電荷量（チャージポンピング電流Ｉｃｐとして計測）の制御ゲート電圧Ｖｃｇ依存性を示している。本図２６から明らかなように、制御ゲート電圧Ｖｃｇとして０Ｖを印加したときと比較して、本実施の形態１のように制御ゲート電圧Ｖｃｇとして１Ｖを印加した場合には、ドレイン拡散層−シリコン基板間に流れる電流を抑えることができるため、チャージポンピング電流Ｉｃｐが小さく、界面準位の形成を抑えることができている。
【００６１】
以上のように、図２０を用いて説明したような電圧供給方法とすることで、本実施の形態１のメモリセルを備えた不揮発性半導体集積回路装置の信頼性を向上させることができる。
【００６２】
（実施の形態２）
本実施の形態２の不揮発性半導体集積回路装置は、以下の構成を除いて、上記実施の形態１と同様の構成を有し、その効果も同様である。本実施の形態２の不揮発性半導体集積回路装置は、上記実施の形態１の不揮発性半導体集積回路装置に加えて、以下の構成を有する。
【００６３】
図２７は、本実施の形態２の不揮発性半導体集積回路装置が有するメモリセルアレイ周辺のブロック図である。これは、上記実施の形態１の上記図４中のメモリセルアレイ９に対応する部分であるが、本実施の形態２では、メモリセルアレイ９に加えて、メモリセルアレイ９の各制御ゲート電極ＣＧ１をフローティング化するスイッチとなる制御回路領域２２を有している。より具体的には、制御回路領域２２には、制御ゲート電極ＣＧ１に接続するスイッチＭＯＳトランジスタが配置されている。そして、このスイッチＭＯＳトランジスタのＯＮ状態では消去非選択セルの制御ゲート電極ＣＧ１に電圧が給電され、同トランジスタがＯＦＦ状態では同制御ゲート電極ＣＧ１はフローティング状態にできるものとする。読み出し動作および書き込み動作については、上記実施の形態１と同様である。また、上記図５に示したように、メモリゲート電極ＭＧ１と選択ゲート電極ＣＧ１とはメモリアレイ内で平行に配置されているために、両ゲート間の容量は大きく、メモリゲート電極ＭＧ１から見た選択ゲート電極ＣＧ１の容量結合比は大きくなる（容量結合比：０．８）。
【００６４】
図２８は、本実施の形態２のメモリセルにおける消去動作時のタイミングチャートを示したグラフ図である。まず、時刻ｔ０においてメモリセルのソース電圧Ｖｓ、ドレイン電圧Ｖｄ、メモリゲート電圧Ｖｍｇ、制御ゲート電圧Ｖｃｇには０Ｖが印加されている。また、スイッチＭＯＳはＯＮ状態である。時刻ｔ１にソース電圧Ｖｓとドレイン電圧Ｖｄを電源電圧Ｖｄｄまで立ち上げる。次に、時刻ｔ２においてスイッチＭＯＳをＯＦＦ状態として、消去非選択セルの制御ゲート電極ＣＧ１をフローティング状態とする。時刻ｔ３においては、消去選択および消去非選択セルのメモリゲート電圧Ｖｍｇをそれぞれ−６Ｖおよび電源電圧Ｖｄｄまで立ち上げる。このとき、消去非選択セルの制御ゲート電圧Ｖｃｇの電位は、メモリセルの制御ゲート電極ＣＧ１−メモリゲート電極ＭＧ１間の容量結合により１．２Ｖ（電源電圧Ｖｄｄ×容量結合比）程度まで昇圧される。続く時刻ｔ４において、ドレイン電圧Ｖｄを６Ｖ程度まで立ち上げる。このときドレイン−シリコン基板間に電流が流れ、誘起されるホットホールをメモリセルの電荷蓄積層であるメモリゲート絶縁膜ＭＩ１中の窒化シリコン膜ｎ１に注入することで、メモリセルが消去される。
【００６５】
以上のように、本実施の形態２のメモリセルによれば、制御ゲート電極ＣＧ１−メモリゲート電極ＭＧ１間の容量結合比を用いて制御ゲート電極ＣＧ１を昇圧することにより、上記実施の形態１で述べた効果に加えて、消去非選択セルの制御ゲート電圧Ｖｃｇを印加する電圧電源の回路が不要となる。結果として、本実施の形態２のメモリセルを有する不揮発性半導体集積回路装置では、電源回路面積を小さくでき、チップサイズを縮小させることができる。
【００６６】
また、消去選択セルの制御ゲート電極ＣＧ１についても、スイッチＭＯＳをＯＦＦ状態とすることで、フローティング化し、続いてメモリゲート電圧Ｖｍｇに負電圧を印加することで実効的に制御ゲート電極ＣＧ１を負電位に減圧して、消去速度を高速化することも可能である。ただし、その場合には、図２９に示すように、制御ゲート絶縁膜ＣＩ１の耐圧を考慮して、以下のような減圧方法とする方が、より好ましい。即ち、消去選択セルのメモリゲート電圧Ｖｍｇを一気に−６Ｖまでは減圧せず、一度−４．５Ｖを印加した後、制御ゲート電極ＣＧ１をフローティング化するためにスイッチＭＯＳをＯＦＦ状態とし、その後、メモリゲート電圧Ｖｍｇを−６Ｖに下げる。このように、２段階に分けてメモリゲート電極ＭＧ１に負のメモリゲート電圧Ｖｍｇを印加することで、制御ゲート絶縁膜ＣＩ１の耐圧性が向上し、結果として、本実施の形態２のメモリセルを備えた不揮発性半導体集積回路装置の信頼性を向上させることができる。
【００６７】
（実施の形態３）
本実施の形態３の不揮発性半導体集積回路装置は、以下の構成を除いて、上記実施の形態１および２と同様の構成を有し、その効果も同様である。本実施の形態３の不揮発性半導体集積回路装置は、上記実施の形態１の不揮発性半導体集積回路装置が有するメモリセルの構造において、以下の点で異なる。
【００６８】
図３０に示すように、本実施の形態３のメモリセルは、制御ゲート電極ＣＧ１の両隣にメモリゲート電極ＭＧａ，ＭＧｂおよびメモリゲート絶縁膜ＭＩａ，ＭＩｂが配置された、所謂ツインＭＯＮＯＳ構造となっている。片方のメモリゲート電極ＭＧａを選択ビットとした場合について、メモリ動作を説明する。
【００６９】
本実施の形態３のメモリセル動作方式および印加電圧条件は、上記実施の形態１，２と同様であり、書き込みにはホットエレクトロンのＳＳＩ方式、消去にはＢＴＢＴ現象により誘起したホットホール注入方式を用いる。ただし、読み出し動作時および書き込み動作時には非選択ビットとなるメモリゲート電極ＭＧｂには、例えば５Ｖ程度のパス電圧を印加して、ソース・ドレイン領域ｓｄｂ電圧をパスさせる必要がある。また、消去動作時にはメモリゲート電極ＭＧｂには電源電圧Ｖｄｄを印加する。
【００７０】
上記のようなツインＭＯＮＯＳセルは、１本のワード線（制御ゲート電極ＣＧａ，ＣＧｂ）当たりのセル数が多いため、非選択ワード線１本当たりの拡散層−シリコン基板間に流れる電流が多くなり、より大きい電流源が必要となる。
【００７１】
そこで、上記実施の形態１および２に記載したような手法を適用することにより、消去非選択セルにおけるドレイン拡散層−シリコン基板間の電流を抑制することができる。従って、この手法を本実施の形態３のようなツインＭＯＮＯＳセルに適用することは、より効果的である。同時に、上述のように、メモリセルの信頼度を向上させることが可能となる。
【００７２】
（実施の形態４）
本実施の形態４の不揮発性半導体集積回路装置は、以下の構成を除いて、上記実施の形態１，２および３と同様の構成を有し、その効果も同様である。本実施の形態４の不揮発性半導体集積回路装置は、上記実施の形態１，２および３の不揮発性半導体集積回路装置が有するメモリセルの構造において、以下の点で異なる。
【００７３】
上記実施の形態１，２および３のメモリセルは、シリコン窒化膜ｎ１中に電荷を注入することで、メモリセルのデータとしていた。これに対し、本実施の形態４のメモリセルは、図３１に示すように、ナノサイズ微粒子ｎｄに電荷を蓄える、所謂ナノドットメモリである。より具体的には、本実施の形態４のメモリセルのメモリゲート絶縁膜ＭＩ２は、最下層の酸化シリコン膜ｓ１と、その上に配置されたナノサイズ微粒子ｎｄと、それを覆うようにして形成された酸化シリコン膜ｓ２によって構成されている。言い換えれば、メモリゲート絶縁膜ＭＩ２は、酸化シリコン膜ｓ１，ｓ２に埋め込まれたナノサイズ微粒子ｎｄを有した構造となっている。ナノサイズ微粒子ｎｄは３ｎｍ以下程度の大きさである。また、ナノサイズ微粒子ｎｄは、金属またはシリコンなどからなる。金属とは、特に、金（Ａｕ），コバルト（Ｃｏ），タングステン（Ｗ）などを主体とする金属である。
【００７４】
製造方法については、上記実施の形態１の上記図１５において、窒化シリコン膜ｎ１を堆積する代わりに、例えばナノサイズのシリコン微粒子（ナノサイズ微粒子ｎｄ）を堆積し、その後に酸化シリコン膜ｓ２を堆積、アニールすることで製造可能である。
【００７５】
図３２には、ナノサイズ微粒子ｎｄを含むデバイス断面の領域を拡大して示している。メモリゲート絶縁膜ＭＩ２において、酸化シリコン膜ｓ２はナノサイズ微粒子ｎｄを覆うようにして形成されているため、凹凸形状となっている。したがって、メモリゲート電極ＭＧ２におけるメモリゲート絶縁膜ＭＩ２との境界部も同様に凹凸形状となっている。これにより、本実施の形態４のメモリセルでは、メモリゲート電極ＭＧ２の凹凸部に電界集中しやすい構造となっている。したがって、上記実施の形態１で説明した消去条件と同じ電圧を印加すると、本実施の形態４のメモリセルでは、メモリゲート絶縁膜ＭＩ２付近で電界集中しているために、拡散層−シリコン基板間に流れる電流が多くなる。これにより、より大きい電流源が必要となる。
【００７６】
そこで、上記実施の形態１，２および３に記載したような手法を適用することにより、消去非選択セルにおけるドレイン拡散層−シリコン基板間の電流を抑制することができる。従って、この手法を本実施の形態４のようなナノドットメモリに適用することは、より効果的である。同時に、上述のように、メモリセルの信頼度を向上させることが可能となる。
【００７７】
以上より、不揮発性半導体集積回路装置に上記実施の形態１〜４に記載の手法を適用することにより、電流源となる回路の占有面積を削減できる。また、高い信頼度を有するメモリセルを提供できる。
【００７８】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
例えば、ＦＩＮ構造のメモリセルや、ＳＯＩ基板を用いたメモリセル、または、電荷蓄積ノードを浮遊ゲートとしたメモリセルなどに適用しても、同様に効果的である。
【産業上の利用可能性】
【００８０】
本発明は、メモリセルを備えた不揮発性半導体集積回路装置に適用することができる。
【符号の説明】
【００８１】
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書き込み回路
９  メモリセルアレイ
１０  電源回路
１１  電流トリミング回路
１２，１６，１９，２１  酸化シリコン膜
１３，２０  窒化シリコン膜
１４  トレンチ
１５  ＳＴＩ酸化膜
１７，１８  ポリシリコン膜
２２  制御回路領域
ＣＧ１  制御ゲート電極（第１ゲート電極）
ＣＩ１  制御ゲート絶縁膜（第１ゲート絶縁膜）
ｃｎｔ  コンタクトプラグ
ｅｘ１  エクステンション領域
ＩＬ  層間絶縁膜
ＭＧ１，ＭＧａ，ＭＧｂ，ＭＧ２  メモリゲート電極（第２ゲート電極）
ＭＩ１，ＭＩａ，ＭＩｂ，ＭＩ２  メモリゲート絶縁膜（第２ゲート絶縁膜）
ｍｗ  メタル配線
ｎ１  窒化シリコン膜（電荷蓄積膜）
ｎｄ  ナノサイズ微粒子
ｐ１  保護窒化シリコン膜
ＰＧ１  周辺ＭＯＳのゲート電極
ＰＩ１  周辺ＭＯＳのゲート絶縁膜
ｐｗ１  ｐウェル
ｓ１，ｓ２  酸化シリコン膜
ｓｄ１，ｓｄａ，ｓｄｂ  ソース・ドレイン領域
ＳＴＩ  素子分離膜
ｓｕｂ１  シリコン基板（半導体基板）
ｓｗ１  サイドウォールスペーサ
ｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６  時刻
Ｖｃｇ  制御ゲート電圧
Ｖｄ  ドレイン電圧
Ｖｄｄ  電源電圧
Ｖｍｇ  メモリゲート電圧
Ｖｓ  ソース電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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