(57)【要約】【課題】パワー半導体素子を駆動するためのドライバを低コストで得ることが可能な半導体装置およびそれを備えた電子機器を提供する。【解決手段】半導体装置１０１は、ハイサイド駆動部６２からの駆動信号を受ける第１のスイッチング機能部と、ローサイド駆動部６４からの駆動信号を受ける制御電極とを有する第２のスイッチング機能部とを備え、ハイサイド駆動部６２は、ノーマリーオン型の電界効果トランジスタを含み、スイッチング制御信号の基準電圧を出力ノードの電位へシフトした駆動信号を出力し、第１のスイッチング機能部はノーマリーオン型の第１の電界効果トランジスタＴｒ１を含み、第２のスイッチング機能部はノーマリーオン型の第２の電界効果トランジスタＴｒ２を含み、ハイサイド駆動部６２および第１の電界効果トランジスタＴｒ１は第１の半導体チップ７１に含まれている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、
前記入力信号処理部から受けた前記スイッチング制御信号に基づいて駆動信号を出力するためのハイサイド駆動部と、
前記入力信号処理部から受けた前記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、
第１の電源電圧が供給されるべき第１導通電極と、出力ノードに結合された第２導通電極と、前記ハイサイド駆動部からの前記駆動信号を受ける制御電極とを有する第１のスイッチング機能部と、
前記出力ノードに結合された第１導通電極と、前記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき第２導通電極と、前記ローサイド駆動部からの前記駆動信号を受ける制御電極とを有する第２のスイッチング機能部とを備え、
前記ハイサイド駆動部は、ノーマリーオン型の電界効果トランジスタを含み、前記スイッチング制御信号の基準電圧を前記出力ノードの電位へシフトした駆動信号を出力し、
前記第１のスイッチング機能部はノーマリーオン型の第１の電界効果トランジスタを含み、
前記第２のスイッチング機能部はノーマリーオン型の第２の電界効果トランジスタを含み、
前記ハイサイド駆動部および前記第１の電界効果トランジスタは第１の半導体チップに含まれている半導体装置。
【請求項２】
前記ハイサイド駆動部は、前記出力ノードに結合され、
前記ローサイド駆動部は、前記第２の電源電圧を基準電圧として動作し、
前記入力信号処理部は、前記第２の電源電圧を基準電圧として動作し、前記第１の電源電圧より低くかつ前記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する請求項１に記載の半導体装置。
【請求項３】
前記第１の電界効果トランジスタは、前記第１の電源電圧が供給されるべき第１導通電極と、前記出力ノードに結合された第２導通電極と、前記ハイサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオン型の電界効果トランジスタである、請求項１または２記載の半導体装置。
【請求項４】
前記第２のスイッチング機能部は、
前記出力ノードに結合された第１導通電極と、第２導通電極と、前記第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタの第２導通電極に結合された第１導通電極と、前記第２の電源電圧が供給されるべき第２導通電極と、前記ローサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第３の電界効果トランジスタと
を備える、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の電界効果トランジスタは前記第１の半導体チップに含まれている、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記入力信号処理部、前記ローサイド駆動部および前記第３の電界効果トランジスタは第２の半導体チップに含まれている請求項４に記載の半導体装置。
【請求項７】
前記ハイサイド駆動部は、
前記入力信号処理部からの第１のスイッチング制御信号を受けるアノードと、カソードとを有する第１のダイオードと、
前記第１のダイオードのカソードに結合された第１端と、第２端とを有する第１の抵抗と、
前記第１の抵抗の第２端に結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、前記入力信号処理部からの第２のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第４の電界効果トランジスタと、
前記第１のダイオードのカソードに結合された第１端と、第２端とを有する第２の抵抗と、
前記第２の抵抗の第２端に結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、前記入力信号処理部からの第３のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第５の電界効果トランジスタと、
前記第１のダイオードのカソードに結合されたドレインと、前記第１の電界効果トランジスタのゲートに結合されたソースと、前記第２の抵抗の第２端および前記第５の電界効果トランジスタのドレインに結合されたゲートとを有するノーマリーオン型の第６の電界効果トランジスタと、
前記第１のダイオードのカソードに結合された第１端と、前記出力ノードに結合された第２端とを有するキャパシタとを含む請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ハイサイド駆動部は、さらに、
前記第１の電界効果トランジスタのゲートに結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、前記入力信号処理部からの第４のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第７の電界効果トランジスタを含む請求項７に記載の半導体装置。
【請求項９】
入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、
前記入力信号処理部から受けた前記スイッチング制御信号に基づいて駆動信号を出力するためのハイサイド駆動部と、
前記入力信号処理部から受けた前記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、
第１の電源電圧が供給されるべき第１導通電極と、出力ノードに結合された第２導通電極と、前記ハイサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第１の電界効果トランジスタと、
前記出力ノードに結合された第１導通電極と、前記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき第２導通電極と、前記ローサイド駆動部からの前記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタとを備え、
前記ハイサイド駆動部は、ノーマリーオフ型の電界効果トランジスタを含み、前記スイッチング制御信号の基準電圧を前記出力ノードの電位へシフトした駆動信号を出力し、
前記ハイサイド駆動部および前記第１の電界効果トランジスタは第１の半導体チップに含まれている半導体装置。
【請求項１０】
前記ハイサイド駆動部は、前記出力ノードに結合され、
前記ローサイド駆動部は、前記第２の電源電圧を基準電圧として動作し、
前記入力信号処理部は、前記第２の電源電圧を基準電圧として動作し、前記第１の電源電圧より低くかつ前記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する請求項９に記載の半導体装置。
【請求項１１】
前記入力信号処理部および前記ローサイド駆動部は第２の半導体チップに含まれている請求項９または１０に記載の半導体装置。
【請求項１２】
前記第２の電界効果トランジスタは前記第１の半導体チップに含まれている、請求項９から１１のいずれかに記載の半導体装置。
【請求項１３】
前記ハイサイド駆動部は、
前記入力信号処理部からの第１のスイッチング制御信号を受けるアノードと、カソードとを有する第１のダイオードと、
前記第１のダイオードのカソードに結合された第１端と、第２端とを有する第１の抵抗と、
前記第１の抵抗の第２端に結合されたドレインと、固定電圧の供給されるノードに結合されたソースと、前記入力信号処理部からの第２のスイッチング制御信号を受けるゲートとを有するノーマリーオフ型の第３の電界効果トランジスタと、
前記第１のダイオードのカソードに結合されたドレインと、前記第１の電界効果トランジスタのゲートに結合されたソースと、前記第１の抵抗の第２端および前記第３の電界効果トランジスタのドレインに結合されたゲートとを有するノーマリーオフ型の第４の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに結合されたドレインと、前記出力ノードに結合されたソースと、ゲートとを有するノーマリーオフ型の第５の電界効果トランジスタと、
前記第１のダイオードのカソードに結合された第１端と、前記出力ノードに結合された第２端とを有する第１のキャパシタと、
前記入力信号処理部からの第３のスイッチング制御信号を受ける第１端と、前記第５の電界効果トランジスタのゲートに結合された第２端とを有する第２のキャパシタと、
前記第５の電界効果トランジスタのゲートに結合されたカソードと、前記第５の電界効果トランジスタのソースに結合されたアノードとを有する第２のダイオードと、
前記第５の電界効果トランジスタのゲートに結合されたドレインと、固定電圧の供給されるノードに結合されたソースと、前記入力信号処理部からの第４のスイッチング制御信号を受けるゲートとを有するノーマリーオフ型の第６の電界効果トランジスタとを含む請求項９から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１の電界効果トランジスタ、前記第２の電界効果トランジスタおよび前記ハイサイド駆動部における電界効果トランジスタの各々は、
エピタキシャル成長用基板と、
前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
第１導通電極、第２導通電極および制御電極が前記半導体層上に形成され、前記半導体層と電気的に接続され、
前記制御電極および前記半導体層によってショットキー接合またはＰＮ接合が形成されている請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
負荷と、
前記負荷へ交流電圧を出力するための交流電圧供給部とを備え、
前記交流電圧供給部は、
請求項１から１４のいずれかに記載の半導体装置である、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型またはノーマリーオフ型の電界効果トランジスタを備える半導体装置および電子機器に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、ＡｌＧａＮおよびＩｎＧａＮなどに代表されるＩＩＩ族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のＳｉ材料に代わり、ＩＩＩ族窒化物半導体を利用するパワーデバイスの開発が進められている。
【０００３】
特に、電界効果トランジスタ（ＦＥＴ）に関しては、たとえばＡｌＧａＮとＧａＮとのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）が形成されることにより、高電子移動度を有するトランジスタを実現することができる、すなわちＦＥＴのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。
【０００４】
このようなＧａＮ電界効果トランジスタは、通常、負の電圧閾値を有し、ゲート電圧が０Ｖのときにはオン状態であり、ドレイン電流が流れるノーマリーオン型である。
【０００５】
一方、たとえば絶縁ゲート型電界効果トランジスタおよび絶縁ゲート型バイポーラトランジスタは、通常、ノーマリーオフ型である。すなわち、正の電圧閾値を有し、ゲート電圧が０Ｖのときにはオフ状態であり、ドレイン電流が流れない。
【０００６】
ノーマリーオン型のＧａＮ電界効果トランジスタは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要がある。また、ＧａＮ電界効果トランジスタをノーマリーオフ型にするには、ゲート電極の先にゲート材料を付加する等の処置を行なう必要がある。
【０００７】
このようなパワー半導体素子を駆動するためのドライバＩＣ（Integrated Circuit）が開発されており、たとえば、特開平８−６５１４３号公報（特許文献１）には、以下のようなレベルシフト回路を備えるドライバが開示されている。すなわち、１つの電圧レベルから、異なる電圧レベルまで論理電圧状態を変換するためのリセット優先レベルシフト回路であって、上記レベルシフト回路は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をターンオンするための出力信号を発生するセットレベル回路と、上記パワーＭＯＳＦＥＴをターンオフするためのリセットレベル回路と、上記リセットレベル回路に結合され、リセット信号と上記パルス発生器への入力信号に応答する上記セットレベル回路に結合したセットレベル信号を発生するパルス発生器と、上記レベルシフト回路に接続され、上記セットレベルシフト回路を作動させるために必要な値より低い入力信号で、上記リセットレベル回路を作動し、上記パワーＭＯＳＦＥＴをターンオフするリセット優先回路手段とを備える。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−６５１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載されたドライバＩＣを製造するためには、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスに加え、レベルシフタを構成する高耐圧ＭＯＳＦＥＴを形成するためのプロセスが必要となり、製造コストが増大してしまう。
【００１０】
この発明は、上述の課題を解決するためになされたもので、その目的は、パワー半導体素子を駆動するためのドライバを低コストで得ることが可能な半導体装置およびそれを備えた電子機器を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、上記入力信号処理部から受けた上記スイッチング制御信号に基づいて駆動信号を出力するためのハイサイド駆動部と、上記入力信号処理部から受けた上記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、第１の電源電圧が供給されるべき第１導通電極と、出力ノードに結合された第２導通電極と、上記ハイサイド駆動部からの上記駆動信号を受ける制御電極とを有する第１のスイッチング機能部と、上記出力ノードに結合された第１導通電極と、上記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき第２導通電極と、上記ローサイド駆動部からの上記駆動信号を受ける制御電極とを有する第２のスイッチング機能部とを備え、上記ハイサイド駆動部は、ノーマリーオン型の電界効果トランジスタを含み、上記スイッチング制御信号の基準電圧を上記出力ノードの電位へシフトした駆動信号を出力し、上記第１のスイッチング機能部はノーマリーオン型の第１の電界効果トランジスタを含み、上記第２のスイッチング機能部はノーマリーオン型の第２の電界効果トランジスタを含み、上記ハイサイド駆動部および上記第１の電界効果トランジスタは第１の半導体チップに含まれている。
【００１２】
好ましくは、上記ハイサイド駆動部は、上記出力ノードに結合され、上記ローサイド駆動部は、上記第２の電源電圧を基準電圧として動作し、上記入力信号処理部は、上記第２の電源電圧を基準電圧として動作し、上記第１の電源電圧より低くかつ上記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する。
【００１３】
好ましくは、上記第１の電界効果トランジスタは、上記第１の電源電圧が供給されるべき第１導通電極と、上記出力ノードに結合された第２導通電極と、上記ハイサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオン型の電界効果トランジスタである。
【００１４】
好ましくは、上記第２のスイッチング機能部は、上記出力ノードに結合された第１導通電極と、第２導通電極と、上記第２の電源電圧が供給されるべき制御電極とを有するノーマリーオン型の第２の電界効果トランジスタと、上記第２の電界効果トランジスタの第２導通電極に結合された第１導通電極と、上記第２の電源電圧が供給されるべき第２導通電極と、上記ローサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第３の電界効果トランジスタとを備える。
【００１５】
好ましくは、上記第２の電界効果トランジスタは上記第１の半導体チップに含まれている。
【００１６】
より好ましくは、上記入力信号処理部、上記ローサイド駆動部および上記第３の電界効果トランジスタは第２の半導体チップに含まれている。
【００１７】
好ましくは、上記ハイサイド駆動部は、上記入力信号処理部からの第１のスイッチング制御信号を受けるアノードと、カソードとを有する第１のダイオードと、上記第１のダイオードのカソードに結合された第１端と、第２端とを有する第１の抵抗と、上記第１の抵抗の第２端に結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、上記入力信号処理部からの第２のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第４の電界効果トランジスタと、上記第１のダイオードのカソードに結合された第１端と、第２端とを有する第２の抵抗と、上記第２の抵抗の第２端に結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、上記入力信号処理部からの第３のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第５の電界効果トランジスタと、上記第１のダイオードのカソードに結合されたドレインと、上記第１の電界効果トランジスタのゲートに結合されたソースと、上記第２の抵抗の第２端および上記第５の電界効果トランジスタのドレインに結合されたゲートとを有するノーマリーオン型の第６の電界効果トランジスタと、上記第１のダイオードのカソードに結合された第１端と、上記出力ノードに結合された第２端とを有するキャパシタとを含む。
【００１８】
より好ましくは、上記ハイサイド駆動部は、さらに、上記第１の電界効果トランジスタのゲートに結合されたドレインと、所定電圧の供給されるノードに結合されたソースと、上記入力信号処理部からの第４のスイッチング制御信号を受けるゲートとを有するノーマリーオン型の第７の電界効果トランジスタを含む。
【００１９】
またこの発明の別の局面に係わる半導体装置は、入力信号に基づいてスイッチング制御信号を出力するための入力信号処理部と、上記入力信号処理部から受けた上記スイッチング制御信号に基づいて駆動信号を出力するためのハイサイド駆動部と、上記入力信号処理部から受けた上記スイッチング制御信号に基づいて駆動信号を出力するためのローサイド駆動部と、第１の電源電圧が供給されるべき第１導通電極と、出力ノードに結合された第２導通電極と、上記ハイサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第１の電界効果トランジスタと、上記出力ノードに結合された第１導通電極と、上記第１の電源電圧よりも小さい第２の電源電圧が供給されるべき第２導通電極と、上記ローサイド駆動部からの上記駆動信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタとを備え、上記ハイサイド駆動部は、ノーマリーオフ型の電界効果トランジスタを含み、上記スイッチング制御信号の基準電圧を上記出力ノードの電位へシフトした駆動信号を出力し、上記ハイサイド駆動部および上記第１の電界効果トランジスタは第１の半導体チップに含まれている。
【００２０】
好ましくは、上記ハイサイド駆動部は、上記出力ノードに結合され、上記ローサイド駆動部は、上記第２の電源電圧を基準電圧として動作し、上記入力信号処理部は、上記第２の電源電圧を基準電圧として動作し、上記第１の電源電圧より低くかつ上記第２の電源電圧より高い第３の電源電圧を動作電源電圧として動作する。
【００２１】
好ましくは、上記入力信号処理部および上記ローサイド駆動部は第２の半導体チップに含まれている。
【００２２】
好ましくは、上記第２の電界効果トランジスタは上記第１の半導体チップに含まれている。
【００２３】
好ましくは、上記ハイサイド駆動部は、上記入力信号処理部からの第１のスイッチング制御信号を受けるアノードと、カソードとを有する第１のダイオードと、上記第１のダイオードのカソードに結合された第１端と、第２端とを有する第１の抵抗と、上記第１の抵抗の第２端に結合されたドレインと、固定電圧の供給されるノードに結合されたソースと、上記入力信号処理部からの第２のスイッチング制御信号を受けるゲートとを有するノーマリーオフ型の第３の電界効果トランジスタと、上記第１のダイオードのカソードに結合されたドレインと、上記第１の電界効果トランジスタのゲートに結合されたソースと、上記第１の抵抗の第２端および上記第３の電界効果トランジスタのドレインに結合されたゲートとを有するノーマリーオフ型の第４の電界効果トランジスタと、上記第１の電界効果トランジスタのゲートに結合されたドレインと、上記出力ノードに結合されたソースと、ゲートとを有するノーマリーオフ型の第５の電界効果トランジスタと、上記第１のダイオードのカソードに結合された第１端と、上記出力ノードに結合された第２端とを有する第１のキャパシタと、上記入力信号処理部からの第３のスイッチング制御信号を受ける第１端と、上記第５の電界効果トランジスタのゲートに結合された第２端とを有する第２のキャパシタと、上記第５の電界効果トランジスタのゲートに結合されたカソードと、上記第５の電界効果トランジスタのソースに結合されたアノードとを有する第２のダイオードと、上記第５の電界効果トランジスタのゲートに結合されたドレインと、固定電圧の供給されるノードに結合されたソースと、上記入力信号処理部からの第４のスイッチング制御信号を受けるゲートとを有するノーマリーオフ型の第６の電界効果トランジスタとを含む。
【００２４】
好ましくは、上記第１の電界効果トランジスタ、上記第２の電界効果トランジスタおよび上記ハイサイド駆動部における電界効果トランジスタの各々は、エピタキシャル成長用基板と、上記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、第１導通電極、第２導通電極および制御電極が上記半導体層上に形成され、上記半導体層と電気的に接続され、上記制御電極および上記半導体層によってショットキー接合またはＰＮ接合が形成されている。
【００２５】
上記課題を解決するために、この発明のある局面に係わる電子機器は、負荷と、上記負荷へ交流電圧を出力するための交流電圧供給部とを備え、上記交流電圧供給部は、上記いずれかの半導体装置である。
【発明の効果】
【００２６】
本発明によれば、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図４】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図７】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図１２】電源装置４０１の構成を示す図である。
【図１３】半導体装置１０１における各ノードの電位のシミュレーション結果を示す図である。
【図１４】図１３において点線で囲まれたノードａの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。
【図１５】図１３において点線で囲まれたノードａの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。
【図１６】半導体装置１０１における各ノードの電位のシミュレーション結果を示す図である。
【図１７】図１６において点線で囲まれたノードａの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。
【図１８】図１６において点線で囲まれたノードａの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。
【図１９】電源装置の出力電圧のシミュレーション結果を示す図である。
【図２０】本発明の第１の実施の形態に係る電界効果トランジスタＴｒ１の断面図である。
【図２１】通常のＧａＮトランジスタの構造を概略的に示す図である。
【図２２】両側高耐圧のＧａＮトランジスタの構造を概略的に示す図である。
【図２３】電界効果トランジスタＴｒ５の変形例の構造を概略的に示す図である。
【図２４】本発明の第１の実施の形態に係る半導体装置の構造を示す図である。
【図２５】本発明の第１の実施の形態に係る電子機器の構成を示す図である。
【図２６】本発明の第１の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
【図２７】本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
【図２８】本発明の第２の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図３０】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３１】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３２】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３３】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３４】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３５】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３６】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３７】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３８】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図３９】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図４０】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図４１】本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。
【図４２】本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
【図４３】本発明の第３の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００３０】
図１を参照して、半導体装置１０１は、入力信号処理部６５と、ハイサイド駆動部６２と、ローサイド駆動部６４と、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ１２とを備える。
【００３１】
電界効果トランジスタＴｒ１，Ｔｒ２はノーマリーオン型であり、たとえばＧａＮ電界効果トランジスタである。電界効果トランジスタＴｒ１２はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
【００３２】
カスコード接続された電界効果トランジスタＴｒ２，Ｔｒ１２の組は、ノーマリーオフ型の１つのトランジスタのように動作する。また、電源電圧ＶＨのレベルは、たとえば４００Ｖである。電源電圧ＶＣＣのレベルは、たとえば１５Ｖである。
【００３３】
入力信号処理部６５は、半導体装置１０１外部から受けた信号に基づいてスイッチング制御信号を出力する。すなわち、入力信号処理部６５は、半導体装置１０１外部から受けた信号を半導体装置１０１内部において取り扱いしやすい信号に変換する前処理を行なう。
【００３４】
ハイサイド駆動部６２は、入力信号処理部６５から受けたスイッチング制御信号に基づいて駆動信号を出力する。また、ハイサイド駆動部６２は、レベルシフタも兼ねており、ハイサイド駆動部６２から出力される駆動信号は、入力信号処理部６５から出力されたスイッチング制御信号の基準電圧をシフトした信号となる。
【００３５】
ローサイド駆動部６４は、入力信号処理部６５から受けたスイッチング制御信号に基づいて駆動信号を出力する。
【００３６】
これらの駆動信号によって半導体装置１０１のハイサイドがオンするとき、電界効果トランジスタＴｒ１がオンし、また、電界効果トランジスタＴｒ２およびＴｒ１２で構成されるトランジスタがオフする。このとき、出力電圧ＶＡのレベルは電源電圧ＶＨとなる。
【００３７】
また、これらの駆動信号によって半導体装置１０１のローサイドがオンするとき、電界効果トランジスタＴｒ１がオフし、また、電界効果トランジスタＴｒ２およびＴｒ１２で構成されるトランジスタがオンする。このとき、出力電圧ＶＡのレベルはゼロボルトとなる。
【００３８】
すなわち、電界効果トランジスタＴｒ１は、ハイサイド駆動部からの駆動信号により制御されて出力ノードＮＯＵＴに対し電源電圧ＶＨの供給をオン／オフする第１のスイッチング機能部に対応する。第１のスイッチング機能部の動作はノーマリーオン型のスイッチング機能に相当する。また、カスコード接続された電界効果トランジスタＴｒ２とＴｒ１２の組み合わせ回路は、ローサイド駆動部からの駆動信号により制御されて出力ノードに対し接地電位の供給をオン／オフする第２のスイッチング機能部に対応する。第２のスイッチング機能部の動作はノーマリーオフ型のスイッチング機能に相当する。
【００３９】
ハイサイド駆動部６２、電界効果トランジスタＴｒ１および電界効果トランジスタＴｒ２はＧａＮプロセスによって製造された半導体チップ７１に含まれている。なお、ローサイド出力に用いる電界効果トランジスタＴｒ２はこの半導体チップ７１に含めずに別の半導体チップ上に形成することも可能である。しかしながら、上記のように同一の半導体チップ７１上に形成する方が、部品点数が減ることで半導体装置を小型化することができる。
【００４０】
入力信号処理部６５およびローサイド駆動部６４はＣＭＯＳプロセスによって製造された半導体チップ７２に含まれている。また特に好ましい実施形態においては、電界効果トランジスタＴｒ１２も半導体チップ７２上に搭載される。
【００４１】
電界効果トランジスタＴｒ１およびＴｒ２の接続ノードである出力ノードＮＯＵＴには図示しない負荷が結合される。出力ノードＮＯＵＴにおける電圧が負荷への出力電圧となる。
【００４２】
入力信号処理部６５は、接地電圧を基準電圧として動作し、電源電圧ＶＨより低くかつ接地電圧より高い電源電圧ＶＣＣを動作電源電圧として動作する。ハイサイド駆動部６２は、入力信号処理部６５および出力ノードＮＯＵＴに結合されている。また、ハイサイド駆動部６２は、電界効果トランジスタＴｒ１への駆動信号を出力ノードＮＯＵＴの電位に応じてシフトさせる、すなわち、電界効果トランジスタＴｒ１への駆動信号のレベルを出力ノードＮＯＵＴの電位に応じて制御する。これにより、電界効果トランジスタＴｒ１のゲート−ソース間に過剰な電位差が与えられて電界効果トランジスタＴｒ１が破壊されることを防ぎつつ、電界効果トランジスタＴｒ１を駆動する。ローサイド駆動部６４は、接地電圧を基準電圧として動作し、電源電圧ＶＣＣを動作電源電圧として動作する。
【００４３】
図２は、本発明の第１の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【００４４】
図２を参照して、半導体装置１０１は、さらに、ダイオードＤ１６，Ｄ１７を備える。ハイサイド駆動部６２は、電界効果トランジスタＴｒ３〜Ｔｒ６と、抵抗Ｒ１，Ｒ２と、キャパシタＣ１と、ダイオードＤ２とを含む。
【００４５】
電界効果トランジスタＴｒ３〜Ｔｒ６はノーマリーオン型であり、たとえばＧａＮ電界効果トランジスタである。また、電界効果トランジスタＴｒ１〜Ｔｒ３，Ｔｒ４，Ｔｒ６は、たとえば、ゲート−ソース間の耐圧が３０Ｖ（ボルト）以下であり、ゲート−ドレイン間の耐圧が６００Ｖ以上であり、電流駆動能力の高い高駆動ＧａＮ電界効果トランジスタである。また、電界効果トランジスタＴｒ５は、たとえば、ゲート−ソース間の耐圧およびゲート−ドレイン間の耐圧がいずれも６００Ｖ以上である両側高耐圧ＧａＮ電界効果トランジスタである。
【００４６】
ダイオードＤ２は、制御信号Ｓ５を受けるアノードと、抵抗Ｒ１の第１端、抵抗Ｒ２の第１端、電界効果トランジスタＴｒ５のドレインおよびキャパシタＣ１の第１端に結合されたカソードとを有する。電界効果トランジスタＴｒ３は、抵抗Ｒ１の第２端に結合されたドレインと、接地ノードに結合されたソースと、制御信号Ｓ２を受けるゲートとを有する。電界効果トランジスタＴｒ４は、抵抗Ｒ２の第２端に結合されたドレインと、たとえば−１０Ｖである固定電圧ＶＮ１が供給されるノードに結合されたソースと、制御信号Ｓ３を受けるゲートとを有する。電界効果トランジスタＴｒ５は、ダイオードＤ２のカソードに結合されたドレインと、ソースと、抵抗Ｒ２の第２端および電界効果トランジスタＴｒ４のドレインに結合されたゲートとを有する。電界効果トランジスタＴｒ６は、電界効果トランジスタＴｒ５のソースに結合されたドレインと、たとえば−５Ｖである固定電圧ＶＮ２が供給されるノードに結合されたソースと、制御信号Ｓ４を受けるゲートとを有する。
【００４７】
電界効果トランジスタＴｒ１は、たとえば４００Ｖである電源電圧ＶＨが供給されるノードに結合されたドレインと、キャパシタＣ１の第２端および出力ノードＮＯＵＴに結合されたソースと、電界効果トランジスタＴｒ５のソースおよび電界効果トランジスタＴｒ６のドレインに結合されたゲートとを有する。ダイオードＤ１６は、電界効果トランジスタＴｒ１のドレインに結合されたカソードと、電界効果トランジスタＴｒ１のソースに結合されたアノードとを有する。電界効果トランジスタＴｒ２は、出力ノードＮＯＵＴに結合されたドレインと、ソースと、接地ノードに結合されたゲートとを有する。電界効果トランジスタＴｒ１２は、電界効果トランジスタＴｒ２のソースに結合されたドレインと、接地ノードに結合されたソースと、制御信号Ｓ１を受けるゲートとを有する。ダイオードＤ１７は、電界効果トランジスタＴｒ２のドレインに結合されたカソードと、電界効果トランジスタＴｒ１２のソースに結合されたアノードとを有する。
【００４８】
また、ハイサイド駆動部６２は、キャパシタＣ１の第２端、電界効果トランジスタＴｒ１のソースおよび電界効果トランジスタＴｒ２のドレインの結合ノードであるノードａと、ダイオードＤ２のカソード、抵抗Ｒ１の第１端、抵抗Ｒ２の第１端、電界効果トランジスタＴｒ５のドレインおよびキャパシタＣ１の第１端の結合ノードであるノードｂと、抵抗Ｒ２の第２端、電界効果トランジスタＴｒ４のドレインおよび電界効果トランジスタＴｒ５のゲートの結合ノードであるノードｃと、電界効果トランジスタＴｒ５のソース、電界効果トランジスタＴｒ６のドレインおよび電界効果トランジスタＴｒ１のゲートの結合ノードであるノードｄとを有する。
【００４９】
半導体装置１０１の出力信号が論理ローレベルから論理ハイレベルへ切り替わる時、および論理ハイレベルから論理ローレベルへ切り替わる時に、キャパシタＣ１の両端に適当な電位差が与えられる。
【００５０】
すなわち、論理ローレベルから論理ハイレベルへの切り替え時には、まず電界効果トランジスタＴｒ１２がオンしてノードａの電位がほぼ接地電位である状態において、制御信号Ｓ５からの電圧をノードｂに与え、ノードｂの電位Ｖｂとノードａの電位ＶａとがＶｂ≧Ｖａとなるようにしておく。この状態で電界効果トランジスタＴｒ１２をオフし、さらに電界効果トランジスタＴｒ５をオンさせることによりノードｂの電荷の一部がノードｄへ移動し、ノードｄの電位が上昇して電界効果トランジスタＴｒ１がオンする。ノードａの電位が上昇すると、キャパシタＣ１を介してノードｂの電位が突き上げられる。これに伴い、電界効果トランジスタＴｒ５を介してノードｄの電位も上昇するので、結局、出力ノードＮＯＵＴの電位に応じたレベルを有する駆動信号を電界効果トランジスタＴｒ１に与えることができる。
【００５１】
一方、論理ハイレベルから論理ローレベルへの切り替え時には、まず電界効果トランジスタＴｒ１がオンしてノードａの電位がほぼ電源電圧ＶＨである状態において、抵抗Ｒ１及び電界効果トランジスタＴｒ３を用いてノードｂの電荷を適宜排出し、ノードｂの電位を若干低下させてＶｂ＜Ｖａとする。この状態で電界効果トランジスタＴｒ５をオンさせることにより、ノードｄの電荷の一部がノードｂへ移動してノードｄの電位も若干低下し、Ｖｄ＜Ｖａとなることで電界効果トランジスタＴｒ１がオフする。電界効果トランジスタＴｒ１２をオンする等によりノードａの電位が低下すると、キャパシタＣ１を介してノードｂの電位も引き下げられる。これに伴い、電界効果トランジスタＴｒ５を介してノードｄの電位も低下する。したがって、電界効果トランジスタＴｒ１のオフ状態を保ちつつ、さらに電界効果トランジスタＴｒ１のゲート（ノードｄ）とソース（ノードａ）との間に過剰な電位差が生じて破壊することを防ぎつつ、論理ローレベルへの切り替えを実現できる。すなわち、出力ノードＮＯＵＴの電位に応じたレベルを有する駆動信号を電界効果トランジスタＴｒ１に与えることができる。
【００５２】
図３は、本発明の第１の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【００５３】
図４〜図７は、本発明の第１の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図８〜図１１は、本発明の第１の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図４〜図１１において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。
【００５４】
図３を参照して、半導体装置１０１の出力信号は所定周期で論理ハイレベル（ハイレベル出力）および論理ローレベル（ローレベル出力）を繰り返す。
【００５５】
まず、半導体装置１０１の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
【００５６】
図３および図４を参照して、時刻ｔ１において、制御信号Ｓ１は１０Ｖに設定され、制御信号Ｓ２は−１０Ｖに設定され、制御信号Ｓ３は−１５Ｖに設定され、制御信号Ｓ４は−５Ｖに設定され、制御信号Ｓ５は−５Ｖに設定される。このとき、制御信号Ｓ１によって電界効果トランジスタＴｒ１２はオンし、ノードａの電位は０Ｖになる。また、制御信号Ｓ３によって電界効果トランジスタＴｒ４はオフし、ノードｂおよびｃの電位は−５Ｖになり、電界効果トランジスタＴｒ５はオンする。また、制御信号Ｓ４によって電界効果トランジスタＴｒ６がオンすることにより、ノードｄの電位は−５Ｖに固定される。これにより、電界効果トランジスタＴｒ１はオフする。したがって、出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２およびＴｒ１２を介して接地ノードとの間が通電状態となっている。
【００５７】
図３および図５を参照して、次に、時刻ｔ２〜時刻ｔ３において制御信号Ｓ３は−１０Ｖに設定され、時刻ｔ３〜時刻ｔ４において制御信号Ｓ４は−１０Ｖに設定され、時刻ｔ３〜時刻ｔ４において制御信号Ｓ５は１５Ｖに設定される。このとき、制御信号Ｓ４によって電界効果トランジスタＴｒ６がオフする。また、制御信号Ｓ３によって電界効果トランジスタＴｒ４がオンする。抵抗Ｒ２よりも電界効果トランジスタＴｒ４の電流駆動能力の方が高く設定されていることにより、ノードｃの電位は固定電圧ＶＮ１にほぼ一致し、ノードｃの電位は−１０Ｖになる。これにより、電界効果トランジスタＴｒ５はオフする。また、制御信号Ｓ５によってダイオードＤ２のアノードからカソードの方向に電流が流れ、ノードｂは１５Ｖにチャージされる。この間、出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２およびＴｒ１２を介して接地ノードへ電流が流れる。半導体装置１０１の出力信号は論理ローレベルに維持される。
【００５８】
図３および図６を参照して、次に、時刻ｔ４〜時刻ｔ５において制御信号Ｓ１は０Ｖに設定され、時刻ｔ５〜時刻ｔ６において制御信号Ｓ３は−１５Ｖに設定される。このとき、制御信号Ｓ１によって電界効果トランジスタＴｒ１２がオフする。また、制御信号Ｓ３によって電界効果トランジスタＴｒ４がオフすることにより、ノードｂから抵抗Ｒ２を介して電流が流れ、ノードｃの電位が上昇する。これにより、電界効果トランジスタＴｒ５がオンし、ノードｂから電界効果トランジスタＴｒ５を通して電流が流れ、ノードｃ，ｄの電位が上昇する。ノードｄの電位が電界効果トランジスタＴｒ１の閾値を越えると、電界効果トランジスタＴｒ１がオンし、電源電圧ＶＨが供給されるノードから電界効果トランジスタＴｒ１を通してノードａへ電流が流れる。
【００５９】
図３および図７を参照して、時刻ｔ６以降において、電界効果トランジスタＴｒ１がオンしていることからノードａの電位が電源電圧ＶＨの電位たとえば４００Ｖへ上昇する。すなわち、出力ノードＮＯＵＴから負荷へ論理ハイレベルの信号が出力される。また、ノードａの電位が４００Ｖへ向かって上昇することにより、ノードａの電位がキャパシタＣ１を介してノードｂの電位を突上げ、ノードｂの電位も上昇する。さらに抵抗Ｒ２を介してノードｂからノードｃへ電流が流れるため、ノードｃの電位もまた上昇し、電界効果トランジスタＴｒ５のオン状態は維持される。電界効果トランジスタＴｒ５によってノードｂとノードｄが導通されているため、ノードｂの電位の上昇とともにノードｄの電位も上昇する。したがって、電界効果トランジスタＴｒ１のオン状態は維持され、半導体装置１０１の出力信号は論理ハイレベルに維持される。
【００６０】
次に、半導体装置１０１の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
【００６１】
図３および図８を参照して、時刻ｔ８〜時刻ｔ９において制御信号Ｓ３は−１０Ｖに設定され、時刻ｔ７〜時刻ｔ８において制御信号Ｓ５は−５Ｖに設定される。このとき、電界効果トランジスタＴｒ１がオンしていることからノードａの電位は４００Ｖを維持している。そして、制御信号Ｓ３によって電界効果トランジスタＴｒ４がオンし、ノードｂから抵抗Ｒ２および電界効果トランジスタＴｒ４を通して接地ノードへ電流が流れる。抵抗Ｒ２を通して流れる電流よりも電界効果トランジスタＴｒ４を通して流れる電流の方が非常に大きくなることから、ノードｃの電位が低下する。これにより、電界効果トランジスタＴｒ５はオフする。半導体装置１０１の出力信号は論理ハイレベルに維持される。
【００６２】
図３および図９を参照して、次に、時刻ｔ９〜時刻ｔ１０において制御信号Ｓ２は０Ｖに設定される。このとき、制御信号Ｓ２によって電界効果トランジスタＴｒ３がオンし、これにより、ノードｂから抵抗Ｒ１を介して接地ノードへ電流が流れ、ノードｂの電位が徐々に低くなり、３８０Ｖ程度まで低下する。半導体装置１０１の出力信号は論理ハイレベルに維持される。
【００６３】
図３および図１０を参照して、次に、時刻ｔ１３〜時刻ｔ１４において制御信号Ｓ２は−１０Ｖに設定され、時刻ｔ１０〜時刻ｔ１１において制御信号Ｓ３は−１５Ｖに設定される。このとき、制御信号Ｓ２によって電界効果トランジスタＴｒ３がオフする。また、制御信号Ｓ３によって電界効果トランジスタＴｒ４がオフし、これにより、ノードｂから抵抗Ｒ２を介して流れる電流によってノードｃの電位が上昇する。これにより、電界効果トランジスタＴｒ５がオンし、ノードｄからノードｂへ電界効果トランジスタＴｒ５を通して電流が流れる。そうすると、ノードｂ，ｃ，ｄの電位がたとえば３９０Ｖ程度になり、４００Ｖであるノードａの電位よりも低くなるため、電界効果トランジスタＴｒ１がオフする。半導体装置１０１の出力信号は論理ハイレベルに維持される。
【００６４】
図３および図１１を参照して、次に、時刻ｔ１５〜時刻ｔ１６において制御信号Ｓ１は１０Ｖに設定される。このとき、制御信号Ｓ１によって電界効果トランジスタＴｒ１２はオンし、ノードａの電位が０Ｖに低下する。そして、ノードａの電位低下により、キャパシタＣ１を介してノードｂの電位が低下する。ここで、電界効果トランジスタＴｒ５がオンしていることから、ノードｂの電位とノードｄの電位がほぼ等しく、かつノードｂおよびノードｄの電位よりもノードａの電位のほうが高い状態を維持しながら、すなわち電界効果トランジスタＴｒ１のオフ状態を維持しながら、ノードｂ，ｄがたとえば−５Ｖ程度へ低下する。この間、ノードｄとノードａ、つまり電界効果トランジスタＴｒ１のゲートとソースの間に、電界効果トランジスタＴｒ１の耐圧を超えるような電圧差が発生することがなく、デバイスの破壊も防ぐことができる。またノードｃも、抵抗Ｒ２を介してノードｂと導通していることにより、ノードｂ，ｄと同程度の電圧へ低下する。そして、出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２およびＴｒ１２を介して接地ノードへ電流が流れる、すなわち出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。
【００６５】
その後、時刻ｔ１７〜時刻ｔ１８において制御信号Ｓ４が−５Ｖに設定され、電界効果トランジスタＴｒ６がオンしてノードｄの電位が電位ＶＮ２となる。
【００６６】
ここで、半導体装置１０１では、論理ローレベルから論理ハイレベルへ遷移する際にノードｂの電位を上昇させるための回路すなわちキャパシタＣ１によって構成される回路を、論理ハイレベルから論理ローレベルへ遷移する際にノードｂの電位を低下させるための回路としても使用することができる。これにより、回路の簡易化を図ることができる。
【００６７】
また、レベルシフト回路の機能も有するハイサイド駆動部６２をたとえばＭＯＳトランジスタで構成すると、通常、多数のＭＯＳトランジスタ、たとえば７０個程度のＭＯＳトランジスタが必要となってしまう。しかしながら、ハイサイド駆動部６２では、ＧａＮ電界効果トランジスタを用いることにより、トランジスタを４個とし、素子数を大幅に減らすことができる。これにより、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを小面積で同一基板上に形成することができ、製造コストを低減することができる。
【００６８】
図１２は、電源装置４０１の構成を示す図である。
図１２では、半導体装置１０１が駆動する負荷として、出力ノードＮＯＵＴに結合された電源装置４０１が示されている。
【００６９】
電源装置４０１では、トランスの巻き線比が１：０．１３３に設定されており、デューティ１／２で、４００Ｖの電源電圧ＶＨによって２７Ｖの直流電圧がノードＬＯＵＴから出力される。
【００７０】
図１３は、半導体装置１０１における各ノードの電位のシミュレーション結果を示す図である。図１４は、図１３において点線で囲まれたノードａの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。図１５は、図１３において点線で囲まれたノードａの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。図１３〜図１５は、半導体装置が立ち上げられた直後の初期状態を示している。
【００７１】
図１３を参照して、ノードａの電位すなわち半導体装置１０１の出力電圧レベルは、所定周期で論理ハイレベルおよび論理ローレベルを繰り返していることが分かる。
【００７２】
図１４を参照して、タイミングＴ１において、電界効果トランジスタＴｒ４がオンすることにより、ノードｃの電位が低下する。次に、タイミングＴ２において、制御信号Ｓ５が１５Ｖに設定されることにより、ノードｂの電位が１５Ｖにチャージされる。次に、タイミングＴ３において、電界効果トランジスタＴｒ１２がオフする。次に、タイミングＴ４において、電界効果トランジスタＴｒ４がオフすることにより、ノードｃの電位が上昇する。タイミングＴ４から少し遅れて電界効果トランジスタＴｒ１がオンすることにより、ノードａ，ｂ，ｃ，ｄの電位が上昇する。
【００７３】
図１５を参照して、タイミングＴ１１において、制御信号Ｓ５が−５Ｖに設定される。次に、タイミングＴ１２において、電界効果トランジスタＴｒ４がオンすることにより、ノードｃの電位が急降下し、電界効果トランジスタＴｒ５がオフする。なお、本シミュレーションでは、図２に示す回路と異なり、ノードｃの電位を−１０Ｖではなく０Ｖまで低下させているが、電界効果トランジスタＴｒ５がオフするようなレベルまでノードｃの電位を低下させればよい。次に、タイミングＴ１３において、電界効果トランジスタＴｒ３がオンすることにより、ノードｂの電位が緩やかに低下する。次に、タイミングＴ１４において、電界効果トランジスタＴｒ４がオフすることにより、ノードｃの電位が急上昇する。ノードｃの電位が上昇して電界効果トランジスタＴｒ５がオンすることにより、ノードｂ，ｃ，ｄの電位が徐々に等しくなる。次に、タイミングＴ１５において、電界効果トランジスタＴｒ３がオフする。次に、タイミングＴ１６において、電界効果トランジスタＴｒ１２がオンすることにより、ノードａ，ｂ，ｃ，ｄの電位が低下する。次に、タイミングＴ１７において、電界効果トランジスタＴｒ６がオンするが、すでにノードｄの電位は−５Ｖになっているので、電位変動は生じない。
【００７４】
図１６は、半導体装置１０１における各ノードの電位のシミュレーション結果を示す図である。図１７は、図１６において点線で囲まれたノードａの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。図１８は、図１６において点線で囲まれたノードａの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。図１６〜図１８は、半導体装置が立ち上げられて動作が安定した後の定常状態を示している。ここでは、図１３〜図１５と異なる点について説明する。
【００７５】
図１７を参照して、ノードａ，ｂ，ｃ，ｄの電位が上昇するタイミングは、初期状態（図１４）よりも早い。ノードｃは他のノードよりも遅れて上昇している。すなわち、電界効果トランジスタＴｒ５がオンする前にノードａ，ｂ，ｄの電位が上昇している。これは、ノードａ，ｂ，ｄの電位が、電界効果トランジスタＴｒ１からの電流ではなく、負荷からの電流によって上昇しているからである。
【００７６】
図１８を参照して、タイミングＴ１４において、電界効果トランジスタＴｒ４がオフすることにより、ノードｃの電位が急上昇する。ノードｃの電位が上昇してからノードａ，ｂ，ｃ，ｄの電位が低下するタイミングが初期状態（図１５）と比べて早くなっている。タイミングＴ１５において、電界効果トランジスタＴｒ３がオフするときには、すでにノードａ，ｂ，ｃ，ｄの電位は低下し始めている。タイミングＴ１６において、電界効果トランジスタＴｒ１２がオンするときには、ノードａ，ｂ，ｃ，ｄの電位の低下は完了している。
【００７７】
図１９は、電源装置の出力電圧のシミュレーション結果を示す図である。
図１９を参照して、電源装置４０１は、半導体装置１０１によって駆動されることにより、出力電圧が約１ミリ秒で２７Ｖまで立ち上がっており、良好な特性が得られていることが分かる。
【００７８】
ここで、出力パワートランジスタである電界効果トランジスタＴｒ１，Ｔｒ２のドライブ能力が、負荷回路を駆動するのに十分でないと、負荷回路が正常に動作しない。
【００７９】
一方、電界効果トランジスタＴｒ１，Ｔｒ２の容量が大きいと、正常動作させるためにはハイサイド駆動部６３およびローサイド駆動部６４における各素子の容量を大きくする必要があり、消費電力が多くなってしまう。
【００８０】
半導体装置１０１では、電界効果トランジスタＴｒ１，Ｔｒ２として、高ドライブ能力および低容量のＧａＮトランジスタを用いることにより、回路全体の容量を抑えて低消費電力の回路を得ることができる。
【００８１】
さらに、半導体装置１０１では、ハイサイド駆動部６３においてもＧａＮトランジスタを用いることにより、パワートランジスタ、ハイサイドロジックおよびレベルシフタを同一基板上に形成することができるため、素子数が少なく、安価に製造が可能となる。また、インピーダンス成分を極力排除することにより、高速で安定な動作が可能となる。
【００８２】
また、半導体装置１０１の立ち上げ直後からしばらくは、電界効果トランジスタＴｒ１，Ｔｒ１２のオン／オフの遷移タイミングと、負荷出力の論理ローレベルおよび論理ハイレベル間の遷移タイミングとが合わない時間帯がある。これは、特に半導体装置１０１の立ち上げ初期において、負荷である電源装置４０１の共振動作が半導体装置１０１の出力信号の論理ローレベルおよび論理ハイレベルの切り替わりタイミングと安定的に同期しないためである。このため、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ１２のドライブ能力が足りないと、負荷の流す電流によって過剰な電流がこれらの電界効果トランジスタに流され、これらの電界効果トランジスタが破壊されてしまう恐れがある。具体的にはたとえば、負荷の流す電流によって、電界効果トランジスタＴｒ１がオンしている最中にも関わらずノードａの電位が接地電位付近にまで低下したり、電界効果トランジスタＴｒ１２がオンしている最中にも関わらずノードａの電位が４００Ｖ付近にまで上昇したりする場合がある。このような場合、電界効果トランジスタＴｒ１あるいはＴｒ２が、オン状態においてソース−ドレイン間に４００Ｖあるいはそれに近い高電圧が印加される短絡状態に晒されることとなり、破壊されてしまう可能性がある。
【００８３】
一方、電界効果トランジスタＴｒ１のゲート幅を大きくするほど、ノードｂの電位を上昇させるためのキャパシタＣ１も大きい容量のものが必要となる。キャパシタＣ１の容量を大きくすると、時刻ｔ９〜時刻ｔ１０の期間においてノードｂの電位を低下させる際の消費電力が大きくなる。
【００８４】
しかしながら、半導体装置１０１では、ＧａＮ電界効果トランジスタを用いることにより、トランジスタのゲート容量を抑えつつドライブ能力を上げることができるので、キャパシタＣ１を小さくすることができる。これにより、時刻ｔ９〜時刻ｔ１０の期間において消費されるエネルギーを小さくすることができるため、結果的に回路の効率を高めることができる。
【００８５】
また、半導体装置１０１では、電界効果トランジスタＴｒ２よりも電界効果トランジスタＴｒ１のゲート幅を小さく設定してもよい。このように、電界効果トランジスタＴｒ１の容量を小さくすることにより、キャパシタＣ１および電界効果トランジスタＴｒ５の容量を小さくすることができる。そして、抵抗Ｒ１および電界効果トランジスタＴｒ３を介したノードｂの電位引き下げ速度が上がり、相対的に抵抗Ｒ１を大きくすることができる。また、ノードａの電位変動がスムーズになるため、電界効果トランジスタＴｒ３をオンする期間を短くできることから、抵抗Ｒ１の消費電力を低減することができる。
【００８６】
電界効果トランジスタＴｒ１，Ｔｒ２のゲート幅をより小さくすることにより、デバイスサイズも小さくなり、チップ面積も削減できることになるため、製造コストを下げることができる。このため、半導体装置１０１の正常動作および信頼性を損なわない範囲で、ゲート幅はなるべく小さく設定することが好ましい。正常動作および信頼性を確保するのに必要な電界効果トランジスタＴｒ１のゲート幅は、電界効果トランジスタＴｒ２に必要とされるゲート幅よりも小さくすることができる。すなわち電界効果トランジスタＴｒ１のゲート幅を電界効果トランジスタＴｒ２のゲート幅よりも小さく設定することは、チップ面積削減によるコスト削減の効果がある。なお、図１３〜図１９のシミュレーションでは、電界効果トランジスタＴｒ１と電界効果トランジスタＴｒ２のゲート幅の比率を２：３としている。
【００８７】
図２０は、本発明の第１の実施の形態に係る電界効果トランジスタＴｒ１の断面図である。
【００８８】
図２０を参照して、電界効果トランジスタＴｒ１は、たとえば窒化ガリウムＨＦＥＴ（Hetero Structure Field Effect Transistor）である。
【００８９】
電界効果トランジスタＴｒ１は、シリコン基板９１と、バッファ層９２と、ＧａＮ層９３と、ＡｌＧａＮ層９４と、ＳｉＮ層９５と、ゲート電極ＥＬＧと、ソース電極ＥＬＳと、ドレイン電極ＥＬＤとを有する。なお、シリコン基板９１は、他の材料を用いたエピタキシャル成長用基板であってもよい。すなわち、エピタキシャル成長によって基板上に半導体層が形成される基板であればよい。
【００９０】
バッファ層９２は、たとえばＡｌＧａＮ層であり、シリコン基板９１の主表面上に形成されている。ＧａＮ層９３は、バッファ層９２上に形成されている。ＡｌＧａＮ層９４は、ＧａＮ層９３上に形成されている。
【００９１】
ソース電極ＥＬＳおよびドレイン電極ＥＬＤは、ＡｌＧａＮ層９４上に形成され、ＡｌＧａＮ層９４と電気的に接続されている。ソース電極ＥＬＳおよびＡｌＧａＮ層９４によって抵抗接合が形成されている。ドレイン電極ＥＬＤおよびＡｌＧａＮ層９４によって抵抗接合が形成されている。
【００９２】
ゲート電極ＥＬＧは、ＡｌＧａＮ層９４上に形成され、ＡｌＧａＮ層９４と電気的に接続されている。ゲート電極ＥＬＧおよびＡｌＧａＮ層９４によってショットキー接合が形成されている、すなわちゲート電極ＥＬＧおよびＡｌＧａＮ層９４に跨ってショットキーバリアダイオードが形成されている。
【００９３】
なお、ショットキー接合に限らず、ゲート電極としてｐ型ＡｌＧａＮ層を用いることにより、ゲート電極とＡｌＧａＮ層９４との間にＰＮ接合を形成したＰＮ接合ゲート構造としてもよい。
【００９４】
ＳｉＮ層９５は、ゲート電極ＥＬＧの一部とＡｌＧａＮ層９４とに挟まれるようにＡｌＧａＮ層９４上に形成され、かつ電界効果トランジスタＴｒ１における各層の延在方向においてソース電極ＥＬＳおよびドレイン電極ＥＬＤとゲート電極ＥＬＧとの間に設けられている。また、ＡｌＧａＮ層９４とＧａＮ層９３とのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）９６が形成される。
【００９５】
このように、電界効果トランジスタＴｒ１は、非絶縁ゲートを有し、ゲート電極ＥＬＧおよびＡｌＧａＮ層９４に跨ってショットキーバリアダイオードが形成されているため、電界効果トランジスタＴｒ１の各電極の電位関係によってはドレイン電極ＥＬＤからゲート電極ＥＬＧへゲートリーク電流ＩＧＬが流れる場合がある。このゲートリーク電流ＩＧＬは、たとえば１０ｕＡ〜１００ｕＡオーダである。
【００９６】
電界効果トランジスタＴｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ６の構成は電界効果トランジスタＴｒ１と同様であるため、ここでは詳細な説明を繰り返さない。
【００９７】
電界効果トランジスタＴｒ１および電界効果トランジスタＴｒ２のゲート幅は同程度としてもよいが、電界効果トランジスタＴｒ１のゲート幅を電界効果トランジスタＴｒ２のゲート幅よりも小さく、たとえば、電界効果トランジスタＴｒ２のゲート幅に対し電界効果トランジスタＴｒ１のゲート幅を２／３程度にすることが好ましい。電界効果トランジスタＴｒ３，Ｔｒ４，Ｔｒ６は、より小さいドライブ能力でも動作可能であることから、たとえば電界効果トランジスタＴｒ１のゲート幅の１／３０〜１／５００などのゲート幅になるように適宜設計すればよい。後に説明する電界効果トランジスタＴｒ５も同様である。
【００９８】
図２１は、通常のＧａＮトランジスタの構造を概略的に示す図である。図２２は、両側高耐圧のＧａＮトランジスタの構造を概略的に示す図である。
【００９９】
図２１を参照して、通常のパワーデバイスは、図２０に示す電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ６のように、ゲート電極ＥＬＧとドレイン電極ＥＬＤとを離して設けることにより、ゲートおよびドレイン間において高い耐圧を実現している一方、ドライブ能力を高めるためにゲート電極ＥＬＧとソース電極ＥＬＳとを近づけて設けているため、耐圧が低い。
【０１００】
図２２を参照して、電界効果トランジスタＴｒ５は、パワーデバイスのような高いドライブ能力は必要とせず、その代わり、ソースおよびゲート間においても高い耐圧が必要となる。これは、前述のように、ゲート電圧が０Ｖとなり、かつソース電圧が電源電圧ＶＨとなるタイミングが存在するからである。このため、電界効果トランジスタＴｒ５では、ソース電極ＥＬＳとゲート電極ＥＬＧとドレイン電極ＥＬＤとがたとえば等間隔で設けられている。なお、電界効果トランジスタＴｒ５のその他の構造は、図２０に示す構造と同様である。
【０１０１】
また、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ５以外のトランジスタは、図２１に示す構造および図２２に示す構造のどちらでもよいが、図２１に示す構造の方が低抵抗であるため好ましい。
【０１０２】
図２３は、電界効果トランジスタＴｒ５の変形例の構造を概略的に示す図である。
図２３を参照して、電界効果トランジスタＴｒ５は、図２２に示す構造の代わりに、２つの通常のＧａＮトランジスタの低耐圧側同士を接続した構造を有してもよい。
【０１０３】
図２４は、本発明の第１の実施の形態に係る半導体装置の構造を示す図である。
図２４を参照して、半導体装置１０１では、たとえば、ＭＣＭ（マルチチップモジュール）等の高密度実装技術によって製造される。
【０１０４】
より詳細には、基板Ｂ上に感光性ポリイミド樹脂層ＲＳが形成され、感光性ポリイミド樹脂層ＲＳにおいて金属配線ＬＮが設けられている。
【０１０５】
半導体チップ７１および半導体チップ７２は半田バンプＳＢＰを有している。半導体チップ７１および半導体チップ７２は、半田バンプＳＢＰが加熱されて基板Ｂに接着することにより、基板Ｂに実装されている。このように、高密度実装技術を採用することにより、配線長を短くすることができるため、インダクタ成分を大幅に低減することができる。
【０１０６】
半導体チップ７２における入力信号処理部６５および半導体チップ７１におけるハイサイド駆動部６２は、金属配線ＬＮを介して接続されている。
【０１０７】
特許文献１に記載の構成では、高耐圧ＭＯＳＦＥＴを他の回路とは別のプロセスによって製造して他の回路に外付けすることから、高耐圧ＭＯＳＦＥＴのゲート容量が大きい上にワイヤボンドのインダクタ成分が加わり、大きなノイズが発生してしまう。
【０１０８】
これに対して、本発明の第１の実施の形態に係る半導体装置では、ハイサイド駆動部６２においてＧａＮ電界効果トランジスタを用いている。ＧａＮ電界効果トランジスタのゲート容量は高耐圧ＭＯＳと比較して極めて小さいため、ハイサイド駆動部６２と他の回路とを金属配線ＬＮを介して接続した場合でも、ノイズを最低限度に抑制することができる。
【０１０９】
なお、半導体装置１０１の製造において高密度実装技術を用いず、たとえば半導体チップ７１および半導体チップ７２を異なる基板に設けてもよい。この場合、入力信号処理部６５およびハイサイド駆動部６２は、異なる基板間でワイヤボンド等を介して接続される。このように、入力信号処理部６５とハイサイド駆動部６２とをワイヤボンド等によって接続した場合でも、ハイサイド駆動部６２においてＧａＮ電界効果トランジスタを用いることにより、ノイズを最低限度に抑制することができる。
【０１１０】
特許文献１に記載の構成では、電界効果トランジスタＴｒ１，Ｔｒ２に対応するものとしてパワーＭＯＳＦＥＴが用いられており、電界効果トランジスタＴｒ３〜Ｔｒ６に対応するものとして「ＬＤＭＯＳ」と呼ばれる横型の高耐圧ＭＯＳトランジスタが用いられている。パワーＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを一体形成することは困難であるため、特許文献１に記載の構成ではプロセスコストが増大してしまう。
【０１１１】
これに対し、本発明の第１の実施の形態に係る半導体装置では、ハイサイド駆動部６２、電界効果トランジスタＴｒ１および電界効果トランジスタＴｒ２は半導体チップ７１に含まれている。すなわち、ハイサイド駆動部６２においてノーマリーオン型のＧａＮ電界効果トランジスタを用いることにより、パワー半導体素子として用いられる電界効果トランジスタＴｒ１およびＴｒ２と高耐圧トランジスタとして用いられる電界効果トランジスタＴｒ３〜Ｔｒ６とを同一基板上に形成することができる。したがって、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
【０１１２】
また、半導体装置１０１では、その入力電圧範囲をたとえば０Ｖ〜２０Ｖとしながら、出力電圧範囲をたとえば０Ｖ〜４００Ｖとすることができる。これにより、ハイサイドドライバを制御するためのロジック回路は、一般的なＭＯＳプロセスで製造可能となるため、製造コストを低減することができる。本発明の第１の実施の形態に係る半導体装置では、入力信号処理部６５およびローサイド駆動部６４は半導体チップ７２に含まれている。すなわち、電界効果トランジスタＴｒ１およびＴｒ２ならびにハイサイド駆動部６２以外の回路である制御ロジックがＣＭＯＳプロセスのみを用いて一体形成されている。これにより、製造コストをさらに低減することができる。
【０１１３】
また特に好ましくは、電界効果トランジスタＴｒ１２も半導体チップ７２上に形成することにより、部品点数をさらに減らして低コスト化できる。さらに、ローサイド駆動部６４と電界効果トランジスタＴｒ１２との間の配線長を短くできるので、インダクタ成分等に起因するノイズを低減することができ、信頼性を高めることができる。
【０１１４】
半導体装置１０１では、高駆動ＧａＮ電界効果トランジスタおよび高耐圧ＧａＮ電界効果トランジスタが同一基板上に形成されている。このような構成により、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを同一基板上に一体的に形成することができるため、ノイズを低減し、信頼性を高めることができる。
【０１１５】
また、ＧａＮ電界効果トランジスタは高速動作すなわち高速にスイッチングさせることが可能であるが、高速スイッチングに伴ってノイズが増加する。しかしながら、半導体装置１０１では、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを同一基板上に一体的に形成することができるため、配線容量を低減し、高速スイッチングに伴うノイズ増加を抑制することができる。
【０１１６】
すなわち、電界効果トランジスタＴｒ１およびＴｒ２とハイサイド駆動部６２とを一体形成することにより、電界効果トランジスタＴｒ１およびＴｒ２とハイサイド駆動部６２とをそれぞれ接続する配線の長さを短くすることができるため、配線のインダクタ成分等に起因するノイズを低減することができる。したがって、信頼性の高いドライバを得ることができる。
【０１１７】
なお、本発明の第１の実施の形態に係る半導体装置では、ハイサイド駆動部６２は電界効果トランジスタＴｒ６を含む構成であるとしたが、これに限定するものではない。半導体装置１０１の電源立ち上げ開始時に出力ノードＮＯＵＴの電位を論理ローレベルから開始する場合、電界効果トランジスタＴｒ１をオフするためにノードｄを電界効果トランジスタＴｒ１の閾値電圧以下である負電圧とする必要があるが、電界効果トランジスタＴｒ６を用いる代わりにたとえば、制御信号Ｓ３を−１０Ｖに設定して電界効果トランジスタＴｒ４をオンすることにより、固定電圧ＶＮ１によってノードｂ，ｃ，ｄの電位を負電圧に下げることも可能である。半導体装置１０１がいったん論理ハイレベルを出力した後は、論理ローレベルに移行する際に、ノードｄの電位はノードａよりも低い状態（電界効果トランジスタＴｒ１がオフ状態）で論理ハイレベルから論理ローレベルに移行し、最終的に制御信号Ｓ５によってノードｂ，ｃ，ｄが−５Ｖに制御される。このため、電界効果トランジスタＴｒ６を削除して制御信号Ｓ４および固定電圧ＶＮ２を不要とし、回路および制御の簡易化を図る構成であってもよい。ただし、ハイサイド駆動部６２が電界効果トランジスタＴｒ６を含む構成は、ノードｄの電位を直接制御する手段が得られるため、制御性が高まり、ノイズ等にも強くなることから、好ましい構成である。
【０１１８】
また、本発明の第１の実施の形態に係る半導体装置では、電圧ＶＮ１を−１０Ｖの固定電圧とし、電圧ＶＮ２を−５Ｖの固定電圧としたが、実際にはこれらの電圧を常時与える必要はない。少なくとも、電界効果トランジスタＴｒ４、Ｔｒ６がオンしている間にこれらの電圧がそれぞれ印加されていればよく、それ以外の時間帯は電圧ＶＮ１，ＶＮ２を接地電位とするか、あるいは電圧ＶＮ１，ＶＮ２に対応するノードをフローティング状態として構わない。また特に、−１０Ｖの電圧ＶＮ１は、図３のタイミングチャートにおいて、少なくとも、ローレベル出力からハイレベル出力に切り替わる際（図３では時刻ｔ２〜時刻ｔ６の間）のみ印加されていればよく、それ以外の時間帯は、時刻ｔ８〜時刻ｔ１１を含めて、電圧ＶＮ１を接地電位とすることもできる。この場合、時刻ｔ８〜時刻ｔ１１の間に与えるべき制御信号Ｓ３の電圧レベルは、電界効果トランジスタＴｒ４をオンさせるため、たとえば０Ｖに設定するとよい。図１３〜図１９で示したシミュレーションにおいても、この電圧印加方法を採用している。
【０１１９】
また、このように制御信号Ｓ３として１周期あたり２回のパルスを与える代わりに、電界効果トランジスタＴｒ４、及び制御信号Ｓ３のノードを２つ並列して設置し、一方を時刻ｔ２〜時刻ｔ６、他方を時刻ｔ８〜時刻ｔ１１にオンさせることにより同様の制御を行なうこともできる。
【０１２０】
また、本発明の第１の実施の形態に係る半導体装置では、ダイオードＤ１７のアノードを接地ノードに接続していたが、たとえば電界効果トランジスタＴｒ１２が内蔵ダイオードを有する場合には、電界効果トランジスタＴｒ１２と電界効果トランジスタＴｒ２との間のノードに接続することもできる。
【０１２１】
なお、上記実施形態においては、ハイサイド駆動部からの駆動信号を受けて出力ノードＮＯＵＴへの出力を制御する第１のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタＴｒ１を用い、また、ローサイド駆動部からの駆動信号を受けて出力ノードＮＯＵＴへの出力を制御する第２のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタＴｒ２とノーマリーオフ型の電界効果トランジスタＴｒ１２とをカスコード接続した構成を用いている。ここで、第２のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタＴｒ２のみを用いることも可能である。この場合、電界効果トランジスタＴｒ２のドレインを出力ノードＮＯＵＴに接続し、ソースを接地電位ノードに接続し、ゲートをローサイド駆動部からの制御信号Ｓ１の信号線に接続するとともに、制御信号Ｓ１の電圧レベルを電界効果トランジスタＴｒ２のしきい値に合わせて適宜下げればよい。たとえば図３において、１０Ｖおよび０Ｖに設定される制御信号Ｓ１を、それぞれ０Ｖおよび−１０Ｖなどに設定することにより、上記実施形態と同様に半導体装置を動作させることができる。この場合、ノーマリーオン型の電界効果トランジスタＴｒ１２を省略できるので部品点数を削減できる。しかしながら、第１のスイッチング機能部および第２のスイッチング機能部がともにノーマリーオン型のスイッチとなるため、万が一、トラブルにより駆動信号が停止した場合、第１のスイッチング機能部および第２のスイッチング機能部がともにオン状態となり、電源電圧ＶＨの供給ノードから接地ノードへの貫通電流パスが生じて、大電流による大きな発熱を起こし、種々の不具合の原因になりうる。これに対し上記実施形態では、カスコード接続により第２のスイッチング機能部をノーマリーオフ型のスイッチとしているため、駆動信号が停止した場合にも貫通電流パスが生じることを防止できる。このため、フェイルセーフの観点からは、ノーマリーオフ型の電界効果トランジスタＴｒ１２を用いてカスコード接続を採用した上記実施形態の方が、より好ましい。
【０１２２】
図２５は、本発明の第１の実施の形態に係る電子機器の構成を示す図である。
図２５を参照して、電子機器３０１は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部２０１と、冷蔵室２０２と、冷凍室２０３と、野菜室２０４とを備える。
【０１２３】
図２６は、本発明の第１の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
【０１２４】
図２６を参照して、コンプレッサ部２０１は、交流電圧供給部１６５と、モータ１６０と、コンプレッサ１７０とを含む。交流電圧供給部１６５は、コイル１２０と、ダイオード部１３０と、コンデンサ１４０と、インバータ部１５０と、ベースドライバ１８０と、電圧検出器１９０と、マイクロプロセッサ２００とを含む。インバータ部１５０は、パワー半導体素子１５１〜１５６と、パワー半導体素子１５１〜１５６とそれぞれ並列に接続された複数のダイオードとを含む。ベースドライバ１８０およびパワー半導体素子１５１〜１５６は、半導体装置１０１に相当する。
【０１２５】
ダイオード部１３０は、交流電源１１０からコイル１２０を介して受けた交流電圧を全波整流する。コンデンサ１４０は、ダイオード部１３０によって整流された交流電圧を平滑化する。インバータ部１５０におけるパワー半導体素子１５１〜１５６は、ベースドライバ１８０から受けた駆動信号に基づいてスイッチングすることにより、コンデンサ１４０によって平滑化された直流電圧を交流電圧に変換してモータ１６０のＵ相、Ｖ相、Ｗ相のコイルに供給する。モータ１６０は、インバータ部１５０から供給された交流電圧に基づいて回転し、コンプレッサ１７０を駆動する。電圧検出器１９０は、インバータ部１５０からモータ１６０に供給される交流電圧を検出する。マイクロプロセッサ２００は、電圧検出器１９０による交流電圧の検出結果に基づいて、制御信号をベースドライバ１８０へ出力する。ベースドライバ１８０は、マイクロプロセッサ２００から受けた制御信号に基づいて駆動信号を生成する。
【０１２６】
通常、冷蔵庫では、６００Ｖ程度の耐圧を有し、かつ出力電流が５Ａ程度のＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。電子機器３０１では、パワー半導体素子１５１〜１５６として従来用いられているＩＧＢＴの代わりに電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ１２を用いている。
【０１２７】
なお、本発明の第１の実施の形態に係る電子機器は冷蔵庫であるとしたが、これに限定するものではない。負荷と、この負荷に交流電圧を供給するための交流電圧供給部とを備え、この交流電圧供給部が半導体装置１０１を含む電子機器であればよい。
【０１２８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１２９】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてノーマリーオフ型の電界効果トランジスタを使用した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１３０】
図２７は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図２７を参照して、半導体装置１０２は、本発明の第１の実施の形態に係る半導体装置と比べて、ハイサイド駆動部６２の代わりにハイサイド駆動部６３を備え、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ１２の代わりに電界効果トランジスタＴｒ２１，Ｔｒ２２を備える。
【０１３１】
電界効果トランジスタＴｒ２１，Ｔｒ２２はノーマリーオフ型であり、たとえばＧａＮ電界効果トランジスタである。
【０１３２】
ハイサイド駆動部６３、電界効果トランジスタＴｒ２１および電界効果トランジスタＴｒ２２はＧａＮプロセスによって製造された半導体チップ７１に含まれている。
【０１３３】
入力信号処理部６５およびローサイド駆動部６４はＣＭＯＳプロセスによって製造された半導体チップ７２に含まれている。
【０１３４】
電界効果トランジスタＴｒ２１およびＴｒ２２の接続ノードである出力ノードＮＯＵＴには図示しない負荷が結合される。出力ノードＮＯＵＴにおける電圧が負荷への出力電圧となる。
【０１３５】
入力信号処理部６５は、接地電圧を基準電圧として動作し、電源電圧ＶＨより低くかつ接地電圧より高い電源電圧ＶＣＣを動作電源電圧として動作する。ハイサイド駆動部６３は、出力ノードＮＯＵＴに結合され、出力ノードＮＯＵＴの電圧すなわち出力電圧ＶＡを基準電圧として動作し、（出力電圧ＶＡ＋電源電圧ＶＣＣ）を動作電源電圧として動作する。ローサイド駆動部６４は、接地電圧を基準電圧として動作し、電源電圧ＶＣＣを動作電源電圧として動作する。
【０１３６】
図２８は、本発明の第２の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【０１３７】
図２８を参照して、ハイサイド駆動部６３は、電界効果トランジスタＴｒ１３〜Ｔｒ１６と、抵抗Ｒ１１と、キャパシタＣ１１，Ｃ１４と、ダイオードＤ１１，Ｄ１２とを含む。
【０１３８】
電界効果トランジスタＴｒ１３〜Ｔｒ１６はノーマリーオフ型であり、たとえばＧａＮ電界効果トランジスタである。また、電界効果トランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２１，Ｔｒ２２は、たとえば、ゲート−ソース間の耐圧が３０Ｖ（ボルト）以下であり、ゲート−ドレイン間の耐圧が６００Ｖ以上であり、電流駆動能力の高い高駆動ＧａＮ電界効果トランジスタである。また、電界効果トランジスタＴｒ１３，Ｔｒ１５は、たとえば、ゲート−ソース間の耐圧およびゲート−ドレイン間の耐圧がいずれも６００Ｖ以上である高耐圧ＧａＮ電界効果トランジスタである。
【０１３９】
ダイオードＤ１１は、入力信号処理部６５からの制御信号Ｓ１１を受けるアノードと、カソードとを有する。抵抗１１は、ダイオードＤ１１のカソードに結合された第１端と、第２端とを有する。電界効果トランジスタＴｒ１４は、抵抗１１の第２端に結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部６５からの制御信号Ｓ１２を受けるゲートとを有する。電界効果トランジスタＴｒ１３は、ダイオードＤ１１のカソードに結合されたドレインと、電界効果トランジスタＴｒ２１のゲートに結合されたソースと、抵抗１１の第２端および電界効果トランジスタＴｒ１４のドレインに結合されたゲートとを有する。電界効果トランジスタＴｒ１５は、電界効果トランジスタＴｒ２１のゲートに結合されたドレインと、出力ノードＮＯＵＴに結合されたソースと、ゲートとを有する。キャパシタＣ１１は、ダイオードＤ１１のカソードに結合された第１端と、出力ノードＮＯＵＴに結合された第２端とを有する。キャパシタＣ１４は、入力信号処理部６５からの制御信号Ｓ１３を受ける第１端と、電界効果トランジスタＴｒ１５のゲートに結合された第２端とを有する。ダイオードＤ１２は、たとえばツェナーダイオードであり、電界効果トランジスタＴｒ１５のゲートに結合されたカソードと、電界効果トランジスタＴｒ１５のソースに結合されたアノードとを有する。電界効果トランジスタＴｒ１６は、電界効果トランジスタＴｒ１５のゲートに結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部６５からの制御信号Ｓ１４を受けるゲートとを有する。
【０１４０】
電界効果トランジスタＴｒ２１は、たとえば４００Ｖである電源電圧ＶＨが供給されるノードに結合されたドレインと、キャパシタＣ１の第２端および出力ノードＮＯＵＴに結合されたソースと、電界効果トランジスタＴｒ１３のソースおよび電界効果トランジスタＴｒ１５のドレインに結合されたゲートとを有する。ダイオードＤ１６は、電界効果トランジスタＴｒ２１のドレインに結合されたカソードと、電界効果トランジスタＴｒ２１のソースに結合されたアノードとを有する。電界効果トランジスタＴｒ２２は、出力ノードＮＯＵＴに結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部６５からの制御信号Ｓ１５を受けるゲートとを有する。ダイオードＤ１７は、電界効果トランジスタＴｒ２２のドレインに結合されたカソードと、電界効果トランジスタＴｒ２２のソースに結合されたアノードとを有する。
【０１４１】
なお上記において、ダイオードＤ１２としてツェナーダイオードを用いているのは、電界効果トランジスタＴｒ１５として絶縁ゲート型電界効果トランジスタを用いた場合、ソースおよびドレインに対してゲート電極の電位が高い正の電位となるとゲート絶縁膜が絶縁破壊する恐れがあるためである。すなわち電界効果トランジスタＴｒ１５において、ソースおよびドレインの電位に対してゲート電極の電位が所定電圧以上高くならないようにするための機能を持たせることを目的としている。ハイサイド駆動部６３がこの機能を備えていれば他の構成をとることも可能である。たとえば、ダイオードＤ１２として通常のダイオードを用いるとともに、複数のダイオードを直列接続した回路（以下、直列ダイオード回路とも称する。）を、ダイオードＤ１２に対し逆方向に並列に接続（すなわち直列ダイオード回路のアノード側をダイオードＤ１２のカソードと接続し、直列ダイオード回路のカソード側をダイオードＤ１２のアノード側と接続）してもよい。電界効果トランジスタＴｒ１５のゲート電位が、ソースおよびドレインの電位に対して高くなり、直列ダイオード回路のしきい値に達すると、直列ダイオード回路がオンし、所定電圧以上の電位差となることを防ぐことができる。ただし、本実施形態のようにダイオードＤ１２としてツェナーダイオードを用いれば、このような直列ダイオード回路は不要となり、部品点数を減らすことができる。
【０１４２】
また、電界効果トランジスタＴｒ１５として、絶縁ゲート型ではなく、ショットキーゲート構造あるいはＰＮ接合ゲート構造の電界効果トランジスタを用いる場合には、ゲート電位がソースおよびドレイン電位に対し、所定電圧以上に高くなると、ゲートからソースおよびドレインへ電流が流れ、過剰な電位差が生じることが防止される。すなわち、電界効果トランジスタＴｒ１５自体が、ソースおよびドレインの電位に対してゲート電極の電位が所定電圧以上高くならないようにするための機能を有していることになる。この場合、ダイオードＤ１２は通常のダイオードを用いることができる。
【０１４３】
図２９は、本発明の第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【０１４４】
図３０および図３１は、本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図３２および図３３は、本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図３０〜図３３において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。また、図３０〜図３３は、半導体装置が立ち上げられた直後の初期状態を示している。
【０１４５】
まず、初期状態において、半導体装置１０２の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
【０１４６】
図２９および図３０を参照して、時刻ｔ１において、制御信号Ｓ１１は０Ｖに設定され、制御信号Ｓ１２は２０Ｖに設定され、制御信号Ｓ１３は０Ｖに設定され、制御信号Ｓ１４は２０Ｖに設定され、制御信号Ｓ１５は２０Ｖに設定される。このとき、制御信号Ｓ１２によって電界効果トランジスタＴｒ１４はオンし、制御信号Ｓ１４によって電界効果トランジスタＴｒ１６はオンし、制御信号Ｓ１５によって電界効果トランジスタＴｒ２２はオンする。そうすると、出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れる。
【０１４７】
次に、時刻ｔ２〜時刻ｔ３において、制御信号Ｓ１１は２０Ｖに設定される。これにより、ノードｂから抵抗Ｒ１１、ノードｃおよび電界効果トランジスタＴｒ１４を介して接地ノードへ電流が流れる。このとき、ノードｂの電位Ｖｂは２０Ｖであり、ノードｃの電位Ｖｃは０Ｖであり、ノードｄの電位Ｖｄは０Ｖであり、ノードｅの電位Ｖｅは０Ｖである。
【０１４８】
図２９および図３１を参照して、次に、時刻ｔ３〜時刻ｔ４において、制御信号Ｓ１４は０Ｖに設定され、制御信号Ｓ１５は０Ｖに設定される。このとき、制御信号Ｓ１４によって電界効果トランジスタＴｒ１６はオフし、制御信号Ｓ１５によって電界効果トランジスタＴｒ２２はオフする。
【０１４９】
次に、時刻ｔ４〜時刻ｔ５において、制御信号Ｓ１２は０Ｖに設定される。このとき、制御信号Ｓ１２によって電界効果トランジスタＴｒ１４はオフする。そうすると、ノードｂからノードｃへ電流が流れてノードｃの電位Ｖｃが上昇し、電界効果トランジスタＴｒ１３がオンする。また、ノードｂに充電されていた２０Ｖ相当の電荷がノードｄへ流れ込み、ノードｄの電位Ｖｄが上昇する。ノードｄの電位Ｖｄが上昇することにより、電界効果トランジスタＴｒ２１がオンする。これにより、電源電圧ＶＨが供給されるノードからノードａに電流が流れ、ノードａの電位Ｖａが上昇する。
【０１５０】
ノードａの電位Ｖａが上昇すると、ノードａからキャパシタＣ１を介してノードｂへの電位突き上げが発生し、ノードｂの電位Ｖｂが上昇する。すなわち、ノードｂの電位ＶｂはＶａよりも高い電位を維持して上昇する。そして、ノードｃは抵抗Ｒ１を介してノードｂと接続されているため、ノードＶｃの電位ＶｃはおおよそＶｃ≒Ｖｂを維持して上昇する。Ｖｃ≒Ｖｂであるので、電界効果トランジスタＴｒ１３がオンし続け、ノードｄとノードｂとが電界効果トランジスタＴｒ１３を介して導通している。このため、ノードｄの電位Ｖｄも電位Ｖｂ，Ｖｃの上昇に追随して上昇する。結局、電位Ｖｂ，Ｖｃ，Ｖｄは電位Ｖａよりも高い電位を維持しながら電位Ｖａとともに上昇することで、電界効果トランジスタＴｒ２１がオンし続け、電源電圧ＶＨが供給されるノードとノードａとが導通し、電源電圧ＶＨがノードａへ供給される。すなわち、出力ノードＮＯＵＴから負荷へ論理ハイレベルの信号が出力される。また、ノードｅの電位Ｖｅはノードａの電位Ｖａとほぼ等しくなる。そして、時刻ｔ６〜時刻ｔ７において、制御信号Ｓ１１は０Ｖに設定される。
【０１５１】
次に、初期状態において、半導体装置１０２の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
【０１５２】
図２９および図３２を参照して、時刻ｔ５〜時刻ｔ８において、電界効果トランジスタＴｒ２１がオンしているので、ノードａの電位Ｖａおよびノードｅの電位Ｖｅはたとえば４００Ｖであり、ノードｂの電位Ｖｂおよびノードｄの電位Ｖｄはノードａおよびノードｅより高い電位、たとえば約１０Ｖ高い約４１０Ｖである。
【０１５３】
次に、時刻ｔ８〜時刻ｔ９において、制御信号Ｓ１２が２０Ｖに設定される。これにより、電界効果トランジスタＴｒ１４がオンし、ノードｂから電界効果トランジスタＴｒ１４を介して接地ノードへ電流が流れ、ノードｃの電位Ｖｃが０Ｖになる。そうすると、電界効果トランジスタＴｒ１３がオフする。
【０１５４】
次に、時刻ｔ９〜時刻ｔ１０において、制御信号Ｓ１３が２０Ｖに設定される。これにより、キャパシタＣ１４を介してノードｅの電位が突き上げられ、ノードｅの電位Ｖｅが電位Ｖａ＝４００Ｖを超える値、たとえば約４１０Ｖとなる。これにより、電界効果トランジスタＴｒ１５がオンするため、ノードｄとノードａとが導通し、ノードｄとノードａとがほぼ同電位となる。これにより、電界効果トランジスタＴｒ２１がオフする。
【０１５５】
図２９および図３３を参照して、時刻ｔ１０〜時刻ｔ１１において、制御信号Ｓ１５が２０Ｖに設定される。これにより、電界効果トランジスタＴｒ２２がオンする。そうすると、ノードａの電位Ｖａが０Ｖとなり、出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れる。この際、オン状態にある電界効果トランジスタＴｒ１５を介してノードｄとノードａが電気的に接続されているため、ノードａの電位低下に伴いノードｄの電位も低下し、電界効果トランジスタＴｒ２１のオフ状態が保たれる。また、ノードａの電位Ｖａが低下し、ノードｅの電位Ｖｅとの差がツェナーダイオードＤ１２のツェナー降伏電圧に達すると、ノードｅからノードａへ電流が流れ、電位Ｖａの低下に伴い電位Ｖｅも低下していく。これにより、ノードｅとノードａの電位差を適当な電位差に抑えることができるため、電界効果トランジスタＴｒ１５のゲート絶縁膜の破壊を防ぐことができる。
【０１５６】
次に、時刻ｔ１２〜時刻ｔ１３において、制御信号Ｓ１３が０Ｖに設定され、制御信号Ｓ１４が２０Ｖに設定される。これにより、電界効果トランジスタＴｒ１５がオフし、電界効果トランジスタＴｒ１６がオンする。そうすると、ノードｅの電位Ｖｅが０Ｖになる。ノードｃ，ｄ，ｅの電位Ｖｃ，Ｖｄ，Ｖｅはいずれも０Ｖになる。
【０１５７】
図３４〜図３７は、本発明の第２の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図３８〜図４１は、本発明の第２の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図３４〜図４１において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。また、図３４〜図４１は、半導体装置が立ち上げられて動作が安定した後の定常状態を示している。
【０１５８】
まず、定常状態において、半導体装置１０２の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
【０１５９】
図２９および図３４を参照して、時刻ｔ１３〜時刻ｔ１４において、制御信号Ｓ１１は０Ｖに設定され、制御信号Ｓ１２は２０Ｖに設定され、制御信号Ｓ１３は０Ｖに設定され、制御信号Ｓ１４は２０Ｖに設定され、制御信号Ｓ１５は２０Ｖに設定されている。このとき、制御信号Ｓ１２によって電界効果トランジスタＴｒ１４はオンし、制御信号Ｓ１４によって電界効果トランジスタＴｒ１６はオンし、制御信号Ｓ１５によって電界効果トランジスタＴｒ２２はオンしている。このとき、出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れる。また、ノードａ，ｂ，ｃ，ｄ，ｅの電位はいずれも０Ｖである。ただし厳密には、前回の論理ハイレベル出力時に充電した際の電荷が残っており、ノードｂの電位が数Ｖ程度残っている場合があるが、この場合も回路動作上、問題はない。この場合は、ノードｂから抵抗Ｒ１１、ノードｃおよび電界効果トランジスタＴｒ１４を介して接地ノードへ若干の電流が流れる。
【０１６０】
図２９および図３５を参照して、次に、時刻ｔ１４〜時刻ｔ１５において、制御信号Ｓ１１は２０Ｖに設定される。これにより、ノードｂの電位Ｖｂは約２０Ｖとなる。また、電界効果トランジスタＴｒ１４がオン状態であるため、ノードｂから抵抗Ｒ１１、ノードｃおよび電界効果トランジスタＴｒ１４を介して接地ノードへ若干の電流が流れる。たとえば抵抗Ｒ１１として１０ｋΩの抵抗を用いた場合、およそ２ｍＡの電流が流れる。この時、抵抗Ｒ１１よりも電界効果トランジスタＴｒ１４の電流駆動能力を高く設定することにより、ノードｃの電位は０Ｖのままとなり、引き続き電界効果トランジスタＴｒ１３はオフ状態にある。
【０１６１】
図２９および図３６を参照して、次に、時刻ｔ１５〜時刻ｔ１６において、制御信号Ｓ１４は０Ｖに設定され、制御信号Ｓ１５は０Ｖに設定される。このとき、制御信号Ｓ１４によって電界効果トランジスタＴｒ１６はオフし、制御信号Ｓ１５によって電界効果トランジスタＴｒ２２はオフする。これにより、負荷から電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れなくなる。
【０１６２】
一方、負荷からノードａへは電流が流れ続けるため、まだ電界効果トランジスタＴｒ２１がオンしていないにも関わらず、ノードａの電位Ｖａの上昇が始まる。そうすると、ノードａがキャパシタＣ１を介してノードｂの電位を突き上げ、ノードｂの電位Ｖｂが上昇する。すなわち、ノードｂの電位Ｖｂはノードａの電位Ｖａよりも高い状態を維持して上昇する。ただし、前述のようにノードｂから電界効果トランジスタＴｒ１４を通して接地ノードへ電流が漏れている事などのために、電位Ｖｂと電位Ｖａとの差は２０Ｖ未満となる。ここで、ノードｃの電位Ｖｃは０Ｖのままなので、電界効果トランジスタＴｒ１３はオフしている。
【０１６３】
また、ノードａからダイオードＤ１２を介してノードｅへ電流が流れ、ノードｅの電位Ｖｅが上昇し、ノードａの電位Ｖａとほぼ等しくなる。これにより、電界効果トランジスタＴｒ１５がオンし、ノードａから電界効果トランジスタＴｒ１５を介してノードｄへ電流が流れ、ノードａの電位上昇に伴いノードｄの電位も上昇する。すなわち、電界効果トランジスタＴｒ１５は、論理ハイレベルから論理ローレベルへ遷移する際に用いられるのに加えて、論理ローレベルから論理ハイレベルへ遷移する際にも用いられる。
【０１６４】
図２９および図３７を参照して、次に、時刻ｔ１６〜時刻ｔ１７において、制御信号Ｓ１２は０Ｖに設定される。このとき、制御信号Ｓ１２によって電界効果トランジスタＴｒ１４はオフする。そうすると、ノードｂからノードｃに流れる電流により、ノードｃの電位Ｖｃが上昇し、電界効果トランジスタＴｒ１３がオンする。また、これにより電界効果トランジスタＴｒ１３を介してノードｂからノードｄへ電流が流れる。特に、この電界効果トランジスタＴｒ１３がオンするタイミングは、ノードａの電位Ｖａが負荷からの電流によって４００Ｖに到達した後となるように、時刻ｔ１６を設定することが好ましい（負荷からの電流によって電位Ｖａが４００Ｖまで上昇すると、ダイオードＤ１６がオンして電流は電源電圧ＶＨのノードへ流れるため、電位Ｖａは４００Ｖを超えては上昇しない）。結局、ノードｃが抵抗Ｒ１１によってノードｂに接続されているため電界効果トランジスタＴｒ１３はオン状態にあり、Ｖｂ＝Ｖｃ＝Ｖｄへと近づく。時刻ｔ１４〜時刻ｔ１５においてノードｂに２０Ｖ充電したことにより、ノードｂの電位はＶａ＝４００Ｖよりも高い値、たとえば４１０Ｖ程度となる。Ｖｄ＝Ｖｂ＞Ｖａが維持されるため、電界効果トランジスタＴｒ２１がオンし続け、電源電圧ＶＨが供給されるノードとノードａとが導通し、電源電圧ＶＨがノードａへ供給される。すなわち、出力ノードＮＯＵＴから負荷へ論理ハイレベルの信号が出力される。また、ノードｅの電位Ｖｅはノードａの電位Ｖａと等しくなる。そして、時刻ｔ１８〜時刻ｔ１９において、制御信号Ｓ１１は０Ｖに設定される。
【０１６５】
次に、定常状態において、半導体装置１０２の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
【０１６６】
図２９および図３８を参照して、時刻ｔ１７〜時刻ｔ２０において、電界効果トランジスタＴｒ２１がオンしているので、ノードａの電位Ｖａおよびノードｅの電位Ｖｅは４００Ｖであり、ノードｂの電位Ｖｂおよびノードｄの電位Ｖｄはノードａおよびノードｅよりたとえば１０Ｖ高い４１０Ｖである。
【０１６７】
次に、時刻ｔ２０〜時刻ｔ２１において、制御信号Ｓ１２が２０Ｖに設定される。これにより、電界効果トランジスタＴｒ１４がオンし、ノードｂから電界効果トランジスタＴｒ１４を介して接地ノードへ電流が流れ、ノードｃの電位Ｖｃが０Ｖになる。そうすると、電界効果トランジスタＴｒ１３がオフする。また、ノードｂの電位Ｖｂが徐々に低下する。
【０１６８】
次に、図２９および図３９を参照して、時刻ｔ２１〜時刻ｔ２２において、制御信号Ｓ１３が２０Ｖに設定される。これにより、ノードｅの電位ＶｅがキャパシタＣ１４を介してＳ１３によって突き上げられて上昇する。これにより、電界効果トランジスタＴｒ１５がオンするため、ノードｄとノードａとが導通し、ノードｄとノードａとがほぼ同電位となる。これにより、電界効果トランジスタＴｒ２１がオフする。
【０１６９】
ここで、ノードａから負荷へ電流が流れ続けているため、電界効果トランジスタＴｒ２２がオフしているにも関わらず、ノードａの電位Ｖａの低下が始まる。電界効果トランジスタＴｒ１５がオンしているため、ノードａの電位Ｖａの低下により、ノードｄの電位Ｖｄも低下し、また、キャパシタＣ１１を介してノードｂの電位Ｖｂも低下する。また、電位Ｖａが低下しＶｅ−ＶａがツェナーダイオードＤ１２のツェナー降伏電圧に達すると、ノードｅからノードａへ電流が流れ、電位Ｖａの低下に伴い電位Ｖｅも低下していく。これにより、ノードｅとノードａの電位差を適当な電位差に抑えることができるため、電界効果トランジスタＴｒ１５のゲート絶縁膜の破壊を防ぐことができる。やがて、負荷への電流が流れ続けることにより、電位Ｖａが接地電圧にまで低下する（このとき図２９に示したダイオードＤ１７がオンし、接地ノードから負荷への電流経路が生じるため、電位Ｖａは接地電位より下がることはない）。
【０１７０】
次に、図２９および図４０を参照して、時刻ｔ２２〜時刻ｔ２３において、制御信号Ｓ１５が２０Ｖに設定される。このタイミングは、電位Ｖａが接地電位まで低下した後となるように調整することが好ましい。これにより、電界効果トランジスタＴｒ２２がオンする。そうすると、ノードａから電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れ、出力ノードＮＯＵＴから負荷へ論理ローレベルの信号が出力される。出力ノードＮＯＵＴ側すなわち負荷から電界効果トランジスタＴｒ２２を介して接地ノードへ電流が流れる。このとき、電界効果トランジスタＴｒ１５がオンしているため、ノードｄの電位Ｖｄも低下する。ノードａ，ｃ，ｄの電位は０Ｖになる。また、キャパシタＣ１を介してノードａがノードｂの電位を引き下げ、ノードｂの電位も数Ｖにまで低下する。
【０１７１】
次に、図２９および図４１を参照して、時刻ｔ２４〜時刻ｔ２５において、制御信号Ｓ１３が０Ｖに設定され、制御信号Ｓ１４が２０Ｖに設定される。これにより、オンした電界効果トランジスタＴｒ１６によってノードｅが接地電位になり、電界効果トランジスタＴｒ１５がオフする。すなわち、ノードａ，ｃ，ｄ，ｅの電位がいずれも０Ｖになる。また、ノードｂに残った電荷は、半導体装置１０２の出力信号が次に論理ローレベルから論理ハイレベルへ遷移する動作になるまでゆっくり低下する。
【０１７２】
なお、本発明の第２の実施の形態に係る半導体装置では、論理ハイレベル出力から論理ローレベル出力に切り替える際に制御信号Ｓ１２を２０Ｖとしてから（図２９のｔ８〜ｔ９等）、再び論理ハイレベル出力に切り替えるまでの間（図２９のｔ１６〜ｔ１７）、制御信号Ｓ１２として２０Ｖを印加し続け、電界効果トランジスタＴｒ１４をオンさせ続けている。しかしながら、必ずしもこのタイミング制御を採用する必要はなく、たとえば、ノードｃの電位Ｖｃが０Ｖとなった時点で制御信号Ｓ１２を０Ｖとして電界効果トランジスタＴｒ１４をオフしてもよい。
【０１７３】
半導体装置１０２では、電界効果トランジスタＴｒ２１およびＴｒ２２の両方がオンしないように制御されるため、電界効果トランジスタＴｒ２１およびＴｒ２２を通して貫通電流が流れることを防ぐことができる。
【０１７４】
特許文献１に記載の構成では、電界効果トランジスタＴｒ２１，Ｔｒ２２に対応するものとしてパワーＭＯＳＦＥＴが用いられており、電界効果トランジスタＴｒ１３〜Ｔｒ１６に対応するものとして「ＬＤＭＯＳ」と呼ばれる横型の高耐圧ＭＯＳトランジスタが用いられている。パワーＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを一体形成することは困難であるため、特許文献１に記載の構成ではプロセスコストが増大してしまう。
【０１７５】
これに対し、本発明の第２の実施の形態に係る半導体装置では、ハイサイド駆動部６３、電界効果トランジスタＴｒ２１および電界効果トランジスタＴｒ２２は半導体チップ７１に含まれている。すなわち、ハイサイド駆動部６３においてノーマリーオフ型のＧａＮ電界効果トランジスタを用いることにより、パワー半導体素子として用いられる電界効果トランジスタＴｒ２１およびＴｒ２２と高耐圧トランジスタとして用いられる電界効果トランジスタＴｒ１３〜Ｔｒ１６とを同一基板上に形成することができる。したがって、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
【０１７６】
また、半導体装置１０２では、その入力電圧範囲をたとえば０Ｖ〜２０Ｖとしながら、出力電圧範囲をたとえば０Ｖ〜４００Ｖとすることができる。これにより、ハイサイドドライバを制御するためのロジック回路は、一般的なＭＯＳプロセスで製造可能となるため、製造コストを低減することができる。すなわち、本発明の第２の実施の形態に係る半導体装置では、入力信号処理部６５およびローサイド駆動部６４は半導体チップ７２に含まれている。すなわち、電界効果トランジスタＴｒ２１およびＴｒ２２ならびにハイサイド駆動部６３以外の回路である制御ロジックがＣＭＯＳプロセスのみを用いて一体形成されている。これにより、製造コストをさらに低減することができる。
【０１７７】
本実施形態では、電界効果トランジスタＴｒ２１およびＴｒ２２としてノーマリーオフ型のトランジスタを用いているため、仮に何らかのトラブルにより、ハイサイド駆動部及びローサイド駆動部からの駆動信号が停止しても、電源電圧ＶＨを供給する電源から接地ノードへの貫通パスが生じないため、フェイルセーフの観点から好ましい形態である。
【０１７８】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１７９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１８０】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてノーマリーオフ型の電界効果トランジスタを追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１８１】
図４２は、本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
図４２を参照して、半導体装置１０３は、半導体装置１０１と比べて、さらに、電界効果トランジスタＴｒ１１を備える。
【０１８２】
電界効果トランジスタＴｒ１１はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
【０１８３】
カスコード接続された電界効果トランジスタＴｒ１，Ｔｒ１１の組は、ノーマリーオフ型の第１のスイッチング機能部として、１つのトランジスタのように動作する。
【０１８４】
ハイサイド駆動部６２からの駆動信号およびローサイド駆動部６４からの駆動信号によって半導体装置１０３のハイサイドがオンするとき、電界効果トランジスタＴｒ１およびＴｒ１１で構成されるトランジスタがオンし、また、電界効果トランジスタＴｒ２およびＴｒ１２で構成されるトランジスタがオフする。このとき、出力電圧ＶＡのレベルは電源電圧ＶＨとなる。
【０１８５】
また、これらの駆動信号によって半導体装置１０３のローサイドがオンするとき、電界効果トランジスタＴｒ１およびＴｒ１１で構成されるトランジスタがオフし、また、電界効果トランジスタＴｒ２およびＴｒ１２で構成されるトランジスタがオンする。このとき、出力電圧ＶＡのレベルはゼロボルトとなる。
【０１８６】
ハイサイド駆動部６２、電界効果トランジスタＴｒ１および電界効果トランジスタＴｒ２はＧａＮプロセスによって製造された半導体チップ７１に含まれている。なお、ローサイド出力に用いる電界効果トランジスタＴｒ２はこの半導体チップ７１に含めずに別の半導体チップ上に形成することも可能である。しかしながら、上記のように同一の半導体チップ７１上に形成する方が、部品点数が減ることで半導体装置を小型化することができる。
【０１８７】
入力信号処理部６５およびローサイド駆動部６４はＣＭＯＳプロセスによって製造された半導体チップ７２に含まれている。特に好ましい実施形態としては、電界効果トランジスタＴｒ１１，Ｔｒ１２も半導体チップ７２に含まれる。
【０１８８】
図４３は、本発明の第３の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
【０１８９】
図４３を参照して、電界効果トランジスタＴｒ１は、たとえば４００Ｖである電源電圧ＶＨが供給されるノードに結合されたドレインと、電界効果トランジスタＴｒ１１のドレインに結合されたソースと、キャパシタＣ１の第２端および出力ノードＮＯＵＴに結合されたゲートとを有する。電界効果トランジスタＴｒ１１は、電界効果トランジスタＴｒ１のソースに結合されたドレインと、キャパシタＣ１の第２端および出力ノードＮＯＵＴに結合されたソースと、電界効果トランジスタＴｒ５のソースおよび電界効果トランジスタＴｒ６のドレインに結合されたゲートとを有する。ダイオードＤ１６は、電界効果トランジスタＴｒ１のドレインに結合されたカソードと、電界効果トランジスタＴｒ１１のソースに結合されたアノードとを有する。電界効果トランジスタＴｒ２は、出力ノードＮＯＵＴに結合されたドレインと、ソースと、接地ノードに結合されたゲートとを有する。電界効果トランジスタＴｒ１２は、電界効果トランジスタＴｒ２のソースに結合されたドレインと、接地ノードに結合されたソースと、制御信号Ｓ１を受けるゲートとを有する。ダイオードＤ１７は、電界効果トランジスタＴｒ２のドレインに結合されたカソードと、電界効果トランジスタＴｒ１２のソースに結合されたアノードとを有する。
【０１９０】
また、ハイサイド駆動部６２は、キャパシタＣ１の第２端、電界効果トランジスタＴｒ１１のソースおよび電界効果トランジスタＴｒ２のドレインの結合ノードであるノードａと、ダイオードＤ２のカソード、抵抗Ｒ１の第１端、抵抗Ｒ２の第１端、電界効果トランジスタＴｒ５のドレインおよびキャパシタＣ１の第１端の結合ノードであるノードｂと、抵抗Ｒ２の第２端、電界効果トランジスタＴｒ４のドレインおよび電界効果トランジスタＴｒ５のゲートの結合ノードであるノードｃと、電界効果トランジスタＴｒ５のソース、電界効果トランジスタＴｒ６のドレインおよび電界効果トランジスタＴｒ１１のゲートの結合ノードであるノードｄとを有する。
【０１９１】
半導体装置１０３の各種動作は、半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。
【０１９２】
半導体装置１０３では、電界効果トランジスタＴｒ１１の閾値電圧の極性が正であることから、負電圧の使用を減らすことができる。これにより、入力信号処理部６５の構成を簡略化することができる。具体的には、半導体装置１０１では、たとえば、固定電圧ＶＮ１を−１０Ｖとし、固定電圧ＶＮ２を−５Ｖとし、制御信号Ｓ２の電圧レベルを０Ｖおよび−１０Ｖとし、制御信号Ｓ３の電圧レベルを−１０Ｖおよび−１５Ｖとし、制御信号Ｓ４の電圧レベルを−５Ｖおよび−１０Ｖとし、制御信号Ｓ５の電圧レベルを１５Ｖおよび−５Ｖとした。
【０１９３】
これに対して、半導体装置１０３では、図４３に示すように、たとえば、固定電圧ＶＮ１を−５Ｖとし、固定電圧ＶＮ２を０Ｖとし、制御信号Ｓ２の電圧レベルを０Ｖおよび−５Ｖとし、制御信号Ｓ３の電圧レベルを−５Ｖおよび−１０Ｖとし、制御信号Ｓ４の電圧レベルを０Ｖおよび−５Ｖとし、制御信号Ｓ５の電圧レベルを１５Ｖおよび０Ｖとすることができる。すなわち、各負電圧の絶対値を半導体装置１０１よりも低くすることができるため、回路をより簡略にすることが可能である。
【０１９４】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第３の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、パワー半導体素子として用いられる電界効果トランジスタＴｒ１およびＴｒ２と高耐圧トランジスタとして用いられる電界効果トランジスタＴｒ３〜Ｔｒ６とを同一基板上に形成することができるため、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
【０１９５】
なお、電界効果トランジスタＴｒ１１およびＴｒ１２が内蔵ダイオードを有する場合には、ダイオードＤ１６およびＤ１７のアノードは、それぞれ電界効果トランジスタＴｒ１１およびＴｒ１２のドレインと接続してもよい。
【０１９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１９７】
６２，６３  ハイサイド駆動部、６４  ローサイド駆動部、６５  入力信号処理部、９１  シリコン基板、９２  バッファ層、９３  ＧａＮ層、９４  ＡｌＧａＮ層、９５  ＳｉＮ層、１０１，１０２，１０３  半導体装置、１２０  コイル、１３０  ダイオード部、１４０  コンデンサ、１５０  インバータ部、１５１〜１５６  パワー半導体素子、１６０  モータ、１６５  交流電圧供給部、１７０  コンプレッサ、１８０  ベースドライバ、１９０  電圧検出器、２００  マイクロプロセッサ、２０１  コンプレッサ部、２０２  冷蔵室、２０３  冷凍室、２０４  野菜室、３０１  電子機器、４０１  電源装置、Ｔｒ１，Ｔｒ２，Ｔｒ３〜Ｔｒ６，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３〜Ｔｒ１６，Ｔｒ２１，Ｔｒ２２  電界効果トランジスタ、Ｄ２，Ｄ１１，Ｄ１２，Ｄ１６，Ｄ１７  ダイオード、Ｒ１，Ｒ２，Ｒ１１  抵抗、Ｃ１，Ｃ１１，Ｃ１４  キャパシタ、ＥＬＧ  ゲート電極、ＥＬＳ  ソース電極、ＥＬＤ  ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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