(57)【要約】【目的】導電パターン付絶縁基板に複数個の半導体チップが固着したモジュールにおいて、高周波ノイズが抑制できる半導体装置を提供する。【解決手段】導電パターン付絶縁基板１に複数のＩＧＢＴチップ６が複数搭載されたモジュールにおいて、ＩＧＢＴチップ６の表側のエミッタ電極７と導電パターン４とを接続するワイヤ１３に環状磁性体１２を挿入することで、スイッチング時にゲート電圧に重畳される高周波ノイズを抑制することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
導電パターン付絶縁基板と、該基板に裏側が固着するスイッチング素子からなる複数の半導体チップと、該半導体チップの表側の主電極と前記導電パターンとの間を結ぶ配線と、該配線が貫通する環状磁性体とを具備することを特徴とする半導体装置。
【請求項２】
導電パターン付絶縁基板と、該基板に裏側が固着するスイッチング素子からなる複数の半導体チップと、前記導電パターンに固着する導体ブロックと、該導体ブロックを取り囲んで配置される環状磁性体と、前記半導体チップの表側の主電極と一方の端が接続し、他方の端が前記導体ブロックに接続するボンディングワイヤと、を具備することを特徴とする半導体装置。
【請求項３】
前記スイッチング素子にダイオードが逆並列接続することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
少なくとも前記スイッチング素子に流れる主電流を検出するために前記環状磁性体に１ターン以上の巻線を設け電流センス部とすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記環状磁性体が、パーマロイコアもしくはフェライトコアであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などを複数個並置した半導体装置に関する。特に、ＩＧＢＴのスイッチング時にゲート電圧に重畳される高周波ノイズを抑制した半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは、パワースイッチングデバイスとしてモータＰＷＭ制御インバータの応用など広く使われている。また、このＩＧＢＴは電圧駆動型素子であり、電流駆動型素子と比べて扱い易いために、市場では高耐圧・大容量化への要求が強い。この市場の要求に応えるために、ＩＧＢＴチップを複数個、同一パッケージ内に集積したモジュール構造が採用されている。
【０００３】
しかし、並列に配置されたＩＧＢＴチップ間に微妙な差異が生じ、これが原因でチップ間に相互干渉が生じ、高周波ノイズが発生し、ゲート回路を誤動作させることがある。これを解決する手法として、特許文献１では、複数個の半導体チップを同一平面に並べて組み込んだいわゆる平型ＩＧＢＴにおいて、エミッタ電極と接触するコンタクト端子体の周りにパーマロイリングなどの環状磁性体を設置して、スイッチング時の半導体チップの相互干渉を防止し、高周波ノイズを低減することが特許文献１に開示されている。
【０００４】
また、特許文献２には、ＩＧＢＴなどの電力半導体素子がモジュールパッケージに内蔵され、このパッケージの外側に付いている端子に環状磁性材を配置して、電力用半導体素子のスイッチングに伴って端子に流れるノイズ電流を低減することが開示されている。
【０００５】
さらに、特許文献３には、電動機を含む電動ユニットに対して一体的な取り付けが可能なインバータモジュールの入力端子および出力端子にフェライトコアを挿入して高周波のイズを低減することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６４２７０号公報
【特許文献２】特開２００５−１８３７７６号公報
【特許文献３】特開２００８−１２５２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１では、平型ＩＧＢＴのパッケージ内に複数個の半導体チップを収納し、これらのエミッタ電極に接触するコンタクト端子体の周りにそれぞれ環状磁性体を設置することは記載されているが、絶縁基板に複数個のチップが載置され、この半導体チップのエミッタ電極に複数本のワイヤボンデングがされているモジュールにおいて、エミッタ電極に接続する配線に環状磁性体を設置して、高周波ノイズを抑制することについては記載されていない。
【０００８】
また、特許文献２、３では、モジュールパッケージの外側の端子に環状磁性体を設置することは記載されているが、複数個の半導体チップが併設されたモジュールで個々の半導体チップのエミッタ電極に接続する配線に環状磁性体を取り囲むように設置することについては記載されていない。
【０００９】
この発明の目的は、導電パターン付絶縁基板に複数のスイッチング素子が固着したモジュールにおいて、ゲート電圧波形に高周波ノイズが抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、導電パターン付絶縁基板と、該基板に裏側が固着するスイッチング素子からなる複数の半導体チップと、該半導体チップの表側の主電極と前記導電パターンとの間を結ぶ配線と、該配線が貫通する環状磁性体とを具備する構成とする。
【００１１】
また、特許請求の範囲の請求項２記載の発明によれば、導電パターン付絶縁基板と、該基板に裏側が固着するスイッチング素子からなる複数の半導体チップと、前記導電パターンに固着する導体ブロックと、該導体ブロックを取り囲んで配置される環状磁性体と、前記半導体チップの表側の主電極と一方の端が接続し、他方の端が前記導体ブロックに接続するボンディングワイヤと、を具備する構成とする。
【００１２】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記スイッチング素子にダイオード（ＦＷＤ）が逆並列接続すると構成とする。
【００１３】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、少なくとも前記スイッチング素子に流れる主電流を検出するために前記環状磁性体に１ターン以上の巻線を設け電流センス部とするとよい。
【００１４】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４に記載の発明において、前記環状磁性体が、パーマロイコアもしくはフェライトコアであるとよい。
【発明の効果】
【００１５】
この発明によると、導電パターン付絶縁基板にＩＧＢＴチップなどのスイッチング素子が複数搭載されたモジュールにおいて、主電流の経路に環状磁性体を挿入することで、スイッチング時発生する高周波ノイズの伝播を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）はチップが固着した絶縁基板の要部平面図、（ｂ）は銅ブロックの周りに環状磁性体を配置した場合の斜視図、（ｃ）銅ブロックがない場合の環状磁性体の斜視図である。
【図２】図１の半導体装置の要部断面図である。
【図３】図１の半導体装置の等価回路図である。
【図４】高周波ノイズを発生させる試験回路である。
【図５】ＩＧＢＴがスイッチングするときのゲート電圧波形とＦＷＤの電圧電流波形を示す図であり、（ａ）は環状磁性体が設置されない場合、（ｂ）は、環状磁性体が設置された場合の図である。
【図６】環状磁性体１２が設置されていない従来の半導体装置の要部平面図である。
【図７】この発明の第２実施例の半導体装置の構成図であり、（ａ）はチップが固着した絶縁基板の要部平面図、（ｂ）は銅ブロックに設置された環状磁性体の斜視図である。
【図８】この発明の第３実施例の半導体装置の要部平面図である。
【発明を実施するための形態】
【００１７】
実施のための形態を以下の実施例で説明する。
【実施例１】
【００１８】
図１および図２は、この発明の第１実施例の半導体装置の構成図であり、図１（ａ）はチップが固着した絶縁基板の要部平面図、図１（ｂ）は銅ブロックの周りに環状磁性体を配置した場合の斜視図、図１（ｃ）は銅ブロックがない場合の環状磁性体の斜視図、図２は図１の要部断面図である。
【００１９】
３個のＩＧＢＴチップ６の裏側の図示しないコレクタ電極と３個のＦＷＤ（フリーホイール・ダイオード）チップ９の裏側の図示しないカソード電極を、絶縁基板１の導電パターン４に半田５で固着する。また、銅ブロック１１は、図２に示すように導電パターン４に半田５で固着されている。それぞれのＩＧＢＴチップ６の表側のエミッタ電極７とＦＷＤチップ９の表側のアノード電極１０はワイヤ１３で接続する。さらに、銅ブロック１１とエミッタ電極７にワイヤ１３をボンディングして互いを接続する。銅ブロック１１には図１（ｂ）に示すように環状磁性体１２が予め嵌合されている。図１（ｃ）で示すように銅ブロック１１なしに直接導電パターン４にワイヤ１３をボンディングする場合もある。その場合には環状磁性体１２の内側の空間をワイヤ１３が通るようにボンディングする。また、図１（ｃ）の場合は、環状磁性体１２は導電パターン４に図示しない絶縁膜を介して接着剤で固着される。
【００２０】
尚、導電パターン付絶縁基板１はセラミックなどの絶縁基板１と、その裏面に固着される導電膜２と、その表側に固着される導電パターンとで構成される。尚、図中の符号の８はゲート電極パッドである。
【００２１】
つぎに、図２を用いて、この半導体装置の製造工程を説明する
まず、導電パターン付絶縁基板１の導電パターン４にＩＧＢＴチップ６のコレクタ電極とＦＷＤチップ９のカソード電極を半田５を介して固着する。また、予め銅ブロック１１に環状磁性体１２を嵌合しておき、導電パターン４に半田５を介して銅ブロック１１を固着する。ここで、環状磁性体１２は、減衰したい高周波ノイズ、すなわち主電流の経路からゲート信号の回路への伝播を抑制したい高周波ノイズの周波数帯に応じてその材料を選択すればよい。この環状磁性体１２は、例えば、パーマロイコアやフェライトコアである。
【００２２】
また、銅ブロック１１を導電パターン４に固着し、その表面にワイヤ１３をボンディングするのは、図１（ｃ）のように環状磁性体１２に囲まれた底の導電パターン４にワイヤ１３をボンディングするより、作業が容易になるためである。
【００２３】
この例では、環状磁性体１２に、たて４ｍｍ×よこ１０ｍｍ×高さ２ｍｍのものを用いた。環状磁性体の大きさならびにその内部に嵌合されている銅ブロックの大きさは、これに限るものではなく、主回路に流れる電流（主電流）や、ワイヤボンディングの本数、導電パターンの面積や形状に応じて選定すればよい。
【００２４】
この環状磁性体１２の設置位置は前記した位置に限るものではない。主電流が流れる経路に設ければよい。例えば、ＩＧＢＴチップ６のエミッタ電極７とＦＷＤチップ９のアノード電極１０の接続箇所と導電パターン４とを結ぶ配線のどの箇所に設けても構わない。この配線に流れる電流はＩＧＢＴチップ６およびＦＷＤチップ９に流れる電流（主電流）である。
【００２５】
尚、銅ブロック１１に環状磁性体１２を予め嵌合して一体とした後、銅ブロック１１を導電パターン４に半田５で固着してもよいし、銅ブロック１１を導電パターン４に半田５で固着した後に、環状磁性体１２を嵌合させてもよい。
【００２６】
つぎに、ＩＧＢＴチップ６のエミッタ電極７とＦＷＤチップ９のアノード電極９を互いにワイヤ１３で接続し、さらに環状磁性体１２が嵌合された銅ブロック１１の表面とＩＧＢＴチップ６のエミッタ電極７を複数のワイヤ１３で接続する。尚、図ではエミッタ電極７上およびアノード電極９上が多数のワイヤａでボンディングされているのは、エミッタ電極７やアノード電極８の通電能力を補うためである。
【００２７】
つぎに、導電パターン４に配線導体１４の一方の端を固着し、他方の端を図示しないパッケージに固定した外部導出端子に接続する。
図３は、図１の半導体装置の等価回路である。３個のＩＧＢＴ６（図１のＩＧＢＴチップと同一符号を付す）は並列接続され、それぞれのＩＧＢＴ６にＦＷＤ９（図１のＦＷＤチップと同一符号を付す）が逆並列に接続している。それぞれのＩＧＢＴ６のエミッタに接続する配線には環状磁性体１２が設置されている。
【００２８】
図３に示すＦＷＤ９を逆並列接続したＩＧＢＴ６を図示しないインバータ回路に適用し、インダクタンス負荷を接続した場合、ＩＧＢＴ６がスイッチ・オンしＦＷＤ９が逆回復するときＩＧＢＴ６のゲート配線８ａに高周波ノイズが重する場合が多い。これを模擬するために図４に示す試験回路で高周波ノイズを測定した。そのときの波形を図５に示す。
【００２９】
図５は、ＩＧＢＴがスイッチングするときのゲート電圧波形とＦＷＤの電圧電流波形を示す図であり、同図（ａ）は環状磁性体が設置されない場合、同図（ｂ）は、環状磁性体が設置された場合である。尚、環状磁性体１２が設置されていない従来の半導体装置の要部平面図を図６に示す。
【００３０】
この例では、環状磁性材料にパーマロイリングを用いているが、ゲート電圧に重畳していた９８５ＭＨｚ付近の高周波ノイズが減衰していることがわかる。
図４の試験回路において、ＩＧＢＴをオンさせ、負荷のコイル（Ｌ負荷）に電流を流し、その後でＩＧＢＴをオフさせる。すると、コイルに流れている電流はＦＷＤを通して還流電流となってＦＷＤとコイルを循環する。つぎに、ＩＧＢＴをオンさせると、ＦＷＤに流れる電流は減少し、逆回復電流が流れてＦＷＤに流れる電流は零となり、還流電流はＩＧＢＴとコイルを通して流れるようになる。尚、点線で示したＦＷＤはこの試験では利用しない。
【００３１】
ＦＷＤが逆回復するときに、環状磁性体１２が設置されない場合は図５（ａ）に示すようにゲート電圧波形に８９５ＭＨｚ程度の高周波ノイズが重畳されている。一方、環状磁性体１２を設置すると図５（ｂ）に示すようにこの高周波ノイズは抑制される。
【００３２】
図１で示すようにＩＧＢＴチップ６とＦＷＤチップ９に接続するそれぞれの配線経路の中で、ＩＧＢＴチップ６とＦＷＤチップ９にできるだけ近い箇所にそれぞれ環状磁性体１２を設置することで、ＩＧＢＴチップ６のスイッチングによって発生する高周波のノイズが、モジュールの内外へ伝播するのを防ぐことができる。そして、この高周波のノイズがゲート電圧波形に重畳されることも効果的に抑制することができる。
【実施例２】
【００３３】
図７は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）はチップが固着した絶縁基板の要部平面図、同図（ｂ）は銅ブロックに設置された環状磁性体の斜視図である。
【００３４】
図１との違いは、環状磁性体１２に１ターン以上の巻線１５を設けて、ＩＧＢＴチップ６とＦＷＤチップ９に流れる主電流を検出できるようにした点である。巻線１５は、銅ブ
ロック１１とは絶縁されている。例えば、巻線１５を環状磁性体１２に予め巻き回しておき、その後銅ブロック１１を嵌め込めばよい。この巻線１５は全ての環状磁性体１２に設けて各ＩＧＢＴチップ６に流れる主電流を検出するようにした場合や代表して１個の環状磁性体１２に設けてモジュールに流れる主電流を検出するようにした場合がある。この巻線１５は電流センス部となる。図７のように、巻線１５の両端を端子１４へ接続して外部へ導出すればよい。
【００３５】
本発明の半導体装置は、ゲート電圧波形に重畳される高周波ノイズを抑制しながら主電流を検出することができる。各チップの主電流を検出することで、チップに過大な電流が流れるのを抑制できる。また各ＩＧＢＴチップに流れる電流がアンバランスな場合、ゲート電圧を調整して、各ＩＧＢＴチップに均一な電流を流すこともできる。
【実施例３】
【００３６】
図８は、この発明の第３実施例の半導体装置の要部平面図である。この図はチップが固着した絶縁基板の平面図である。
図１との違いは、ＩＧＢＴチップ６のみ導電パターン付絶縁基板１に固着されている点である。この場合も環状磁性体１２を設けることで、ＩＧＢＴチップ６のスイッチング時にゲート電圧波形に重畳される高周波ノイズを抑制できる。
【００３７】
ここで、上記の各例では、ＩＧＢＴ６とＦＷＤ９をそれぞれ３個用い、図３に示すように、ＩＧＢＴ６とＦＷＤ９の逆並列回路を３組並列に接続した構成で説明したが、これに限るものではない。
【００３８】
例えば、ＩＧＢＴ６とＦＷＤ９をそれぞれ１個用い、ＩＧＢＴ６とＦＷＤ９の逆並列回路を１組のみで構成する半導体装置に適用してもよい。
あるいは、ＩＧＢＴ６とＦＷＤ９の逆並列回路を直列に接続して、インバータや整流回路などの電力変換装置の１アームを構成した半導体装置に適用してもよい。
【００３９】
いずれの構成においても、主電流の経路に、その経路を取り囲むように環状の磁性部材を配置することにより、ＩＧＢＴなどのスイッチング素子のスイッチングに伴って発生する高周波がノイズをゲート回路などへ伝播することを防ぐことができる。
【００４０】
このように、ゲート回路への高周波ノイズの伝播を防ぐことができるので、ゲート電圧に高周波ノイズが重畳されるのを防止でき、高周波ノイズによるスイッチング素子の誤動作を防止することができる。
【００４１】
また、絶縁基板上の導電パターンに環状磁性体を固着し、その内側へワイヤボンディングを行なうか、環状磁性体の内側に嵌合された銅ブロックにワイヤボンディングを行なうことで、容易に主電流が流れる経路を取り囲むように環状磁性体を配置することができる。
【符号の説明】
【００４２】
１    導電パターン付絶縁基板
２    導電膜
３    絶縁基板
４    導電パターン
５    半田
６    ＩＧＢＴチップ／ＩＧＢＴ
７    エミッタ電極
８    ゲート電極パッド
９    ＦＷＤチップ／ＦＷＤ
１０    アノード電極
１１    銅ブロック
１２    環状磁性体
１３、ａ    ワイヤ
１４    配線導体
１５    巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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