(57)【要約】      （修正有）【課題】半導体パッケージ及び半導体パッケージの製造方法に関し、その製造工程を減らすことができる半導体パッケージ、及びその半導体パッケージの製造方法を提供する。【解決手段】半導体パッケージ１００は、内側の収容空間に半導体チップ１２０が装着されるコア部と、前記コア部の一面に形成される絶縁部１１４と、前記半導体チップ１２０の電極パターン部１３０を保護するためのパッシベーション層１４０と前記絶縁部１１４の同一のホール加工面に充填されて形成され、前記半導体チップ１２０と電気的に連結するためのビア部１１６と、を含むことができる。【選択図】図１
2011142291.tif 000002
【特許請求の範囲】
【請求項１】
内側の収容空間に半導体チップが装着されるコア部と、
前記コア部の一面に形成される絶縁部と、
前記半導体チップの電極パターン部を保護するためのパッシベーション層と前記絶縁部の同一のホール加工面に充填されて形成され、前記半導体チップと電気的に連結するためのビア部と、
を含む半導体パッケージ。
【請求項２】
前記ホール加工面は、
内側にテーパー状に形成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記電極パターン部は、５μｍ〜１５μｍに形成されることを特徴とする請求項１または２に記載の半導体パッケージ。
【請求項４】
前記半導体チップは、
基板と前記電極パターン部の間に形成される絶縁層を含むことを特徴とする請求項１から３の何れか１項に記載の半導体パッケージ。
【請求項５】
基板上に絶縁層を形成するステップと、
前記絶縁層上に回路を連結するように再配線めっきして電極パターン部を形成するステップと、
前記電極パターン部を全体的に覆うようにパッシベーション層を形成して半導体チップを製造するステップと、
内側に収容空間が形成された回路基板に前記半導体チップを実装し、前記半導体チップを覆うように絶縁部を形成するステップと、
前記パッシベーション層と前記絶縁部に同一のホール加工面であるビア部を形成した後、前記ビア部を充填するステップと、
を含む半導体パッケージの製造方法。
【請求項６】
前記ホール加工面は、レーザ加工によって形成することを特徴とする請求項５に記載の半導体パッケージの製造方法。
【請求項７】
前記電極パターン部は、５μｍ〜１５μｍに形成することを特徴とする請求項５または６に記載の半導体パッケージの製造方法。
【請求項８】
前記電極パターン部を形成するステップは、
銅（Ｃｕ）層を前記絶縁層上にスパッタリングして形成するステップを含むことを特徴とする請求項５から７の何れか１項に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及び半導体パッケージの製造方法に関し、より詳しくは、その製造工程を減らすことができる半導体パッケージ、及びその半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
半導体産業において技術開発の主な傾向の１つとしては、半導体素子のサイズを縮小することである。
【０００３】
上記部品の軽薄短小化を実現するためには、実装部品の個別サイズを減らす技術と、多数の個別素子をワンチップ（ｏｎｅ  ｃｈｉｐ）化するＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ｃｈｉｐ）技術及び多数の個別素子を１つのパッケージ（ｐａｃｋａｇｅ）に集積するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）技術等が必要であり、これらを具現するために再配線（ｒｅｒｏｕｔｉｎｇ）または再配置（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）技術を用いることができる。
【０００４】
従って、このような半導体パッケージは電子部品間を接続する配線を短縮することができ、且つ高密度の配線化を実現することができるという長所がある。そして、電子部品の実装により回路基板の表面積を広げるだけでなく、電気的特性にも優れた長所がある。
【０００５】
特に、エンベデッド型回路基板は、半導体チップが基板の表面に実装されるのではなく、その内部にエンベディング（ｅｍｂｅｄｄｉｎｇ）されるため、基板の小型化、高密度化及び高性能化等が可能であり、その需要も次第に増加している。
【０００６】
しかし、このような半導体パッケージは、半導体チップの上部に回路基板との連結のための多数の配線工程が必要であるため、その工程にかかる費用と時間が増加するという問題がある。そのため、工程を減らして、経済的な利得を得ようとする要求が増え、このような問題点を解決することができる技術が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上述された従来技術の問題を解決するためのもので、その目的はバンプ層を形成する工程を省略し、パッシベーション層と絶縁部に同一のホール加工面を形成することによって、その製造工程及び時間を減らすことができる半導体パッケージ及びその半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による半導体パッケージは、内側の収容空間に半導体チップが装着されるコア部と、上記コア部の一面に形成される絶縁部と、上記半導体チップの電極パターン部を保護するためのパッシベーション層と上記絶縁部の同一のホール加工面に充填されて形成され、上記半導体チップと電気的に連結するためのビア部と、を含むことができる。
【０００９】
また、本発明による半導体パッケージの上記ホール加工面は、内側にテーパー状に形成されることを特徴とすることができる。
【００１０】
また、本発明による半導体パッケージの上記電極パターン部は、５μｍ〜１５μｍに形成されることを特徴とすることができる。
【００１１】
また、本発明による上記半導体チップは、基板と上記電極パターン部の間に形成される絶縁層を含むことを特徴とすることができる。
【００１２】
一方、本発明による半導体パッケージの製造方法は、基板上に絶縁層を形成するステップと、上記絶縁層上に回路を連結するように再配線めっきして電極パターン部を形成するステップと、上記電極パターン部を全体的に覆うようにパッシベーション層を形成して半導体チップを製造するステップと、内側に収容空間が形成された回路基板に上記半導体チップを実装し、上記半導体チップを覆うように絶縁部を形成するステップと、上記パッシベーション層と上記絶縁部に同一のホール加工面であるビア部を形成した後、上記ビア部を充填するステップと、を含むことができる。
【００１３】
また、本発明による半導体パッケージの製造方法において上記ホール加工面は、レーザ加工によって形成することを特徴とすることができる。
【００１４】
また、本発明による半導体パッケージの製造方法において上記電極パターン部は、５μｍ〜１５μｍに形成することを特徴とすることができる。
【００１５】
また、本発明による半導体パッケージの製造方法において上記電極パターン部を形成するステップは、銅（Ｃｕ）層を上記絶縁層上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）して形成するステップを含むことを特徴とすることができる。
【発明の効果】
【００１６】
本発明による半導体パッケージ及び半導体パッケージの製造方法は、半導体チップのパッシベーション層と絶縁部に同一のホール加工面が形成されるビア部を含むため、一度の工程でホール加工が完了され、その工程数を減らすことができる効果がある。
【００１７】
また、本発明は上記半導体チップの一面にパターン状に形成され、上記回路基板のビア部と直接的に接触して互いに電気的に連結するための電極パターン部を含むため、別途のバンプを形成する工程を省略することができ、これによって工程数及び時間を短縮することができる効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例による半導体パッケージを説明するための断面図である。
【図２】本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【図３】本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【図４】本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【図５】本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【図６】本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【図７】本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
【図８】本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１９】
本発明による半導体パッケージ及び半導体パッケージの製造方法は、図１から図９を参照してさらに具体的に説明する。以下では図面を参照し、本発明の具体的な実施例を詳細に説明する。
【００２０】
但し、本発明の思想は提示される実施例に限らず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素の追加、変更、削除等を通して退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本願発明の思想の範囲内に含まれる。
【００２１】
また、各実施例の図面に示す同一または類似の思想の範囲内で機能が同一の構成要素は同一または類似の参照符号を用いて説明する。
【００２２】
図１は、本発明の一実施例による半導体パッケージを説明するための断面図である。
【００２３】
図１を参照すると、半導体パッケージ１００は、コア部１１２及び絶縁部１１４を備える回路基板１１０及び半導体チップ１２０を含むことができる。
【００２４】
回路基板１１０は、コア部１１２に半導体チップ１２０を実装するための収容空間を提供するために少なくとも１つ以上の溝１１３を形成することができる。この際、溝を形成する方法としては、ドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）、ウェットエッチング（ｗｅｔ  ｅｔｃｈｉｎｇ）、レーザドリル（Ｄｒｉｌｌ）、または、パンチング（ｐｕｎｃｈｉｎｇ）等の方法を使用することができる。
【００２５】
そして、上記収容空間に半導体チップ１２０を装着した後、その上部に一定の厚さの絶縁部１１４を形成するようになる。従って、このような工程により回路基板１１０の内部に収容される半導体チップ１２０は封止されるようになる。
【００２６】
また、回路基板１１０の表面には、半導体チップ１２０の表面に形成される電極パターン部１３０と電気的に連結するためのビア部１１６が形成されることができる。
【００２７】
ビア部１１６は、電極パターン部１３０が外部に露出されるよう、ビアホール１１７が形成された後にその内部に導電性物質を充填して形成することができ、回路基板１１０の表面に形成される回路パターンと電気的に連結されることができる。
【００２８】
この際、ビアホール１１７を形成する方法は、公知の方法で穿孔することができ、二酸化炭素を使用するレーザドリリング等の方法も使用可能である。
【００２９】
半導体チップ１２０は、回路基板１１０の収容空間に挿入され、ビア部１１６と電気的に連結されることができる。この際、半導体チップ１２０は、基板ウェハに多数形成されて製造されることができ、このようなチップは、能動素子、受動素子またはＩＣチップであることができる。
【００３０】
この際、半導体チップ１２０の上部には再配線めっきにより電極パターン部１３０が形成されることができ、このような電極パターン部１３０がビア部１１６と電気的に連結されることで回路基板１１０と電気的に連結される。
【００３１】
電極パターン部１３０は、半導体チップ１２０の一面に形成されるが、再配線めっきによってパターン状に形成されることができる。ここで、パターン状とは、電気的に連結するために形成される回路配線のような形状を意味することができる。
【００３２】
この際、電極パターン部１３０の厚さは、約５μｍ〜１５μｍであることを特徴とすることができる。従って、このような厚さで形成される電極パターン部１３０によって、半導体チップ１２０の電気抵抗は減少することができる。さらに、このような電極パターン部１３０により、電気的な信頼性が向上するという効果もある。
【００３３】
また、一般的に、半導体チップ１２０が回路基板１１０と電気的に連結されると、半導体チップ１２０上に別途のバンプ層を形成するようになる。しかし、上記の厚さで形成される電極パターン部１３０は直接的にビア部１１６が連結されるため、ビアホール１１７の製造時に半導体チップ１２０が露出されず、電気的な断線の効果を除去することができる。
【００３４】
従って、本実施例による半導体パッケージは、このようなバンプ層を製造する工程を省略することができ、工程数及び工程時間を短縮することができるため、経済的な効果も非常に大きい。また、このような工程数の減少は、半導体パッケージの製造歩留まりを向上させる大きな役割をするようになる。
【００３５】
この際、ビア部１１６は、レーザ加工によりホールが形成されるが、半導体チップ１２０のパッシベーション層１４０と絶縁部１１４に同一のホール加工面を形成するようになる。ここで、同一のホール加工面の形成が可能な理由は、電極パターン部１３０の厚さが約５μｍ〜１５μｍで、レーザ加工を行っても開けられる可能性が無いためである。
【００３６】
従って、本実施例では半導体チップ１２０のパッシベーション層１４０に電気的な連結のための別途のホールを加工する必要がなく、その製造工程を減らすことができるため、より経済的である。
【００３７】
図２から図６は、本発明の一実施例による半導体パッケージにおける半導体チップを説明するための断面図である。
【００３８】
図２を参照すると、半導体チップ１２０は絶縁材質の基板１２１上に絶縁層１２２を形成することができる。
【００３９】
この際、絶縁層１２２は基板１２１上に形成されたパッドが外部に露出されるようにオープン形成されることができる。そして、絶縁層１２２は感光性材質であることができ、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、ポリベンゾオキサゾール（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）及びエポキシ（ｅｐｏｘｙ）からなる群で選択された１つまたはそれ以上を含むことができる。しかし、絶縁層１２２の材質はこれに限定されるものではない。
【００４０】
また、図２に示されたように、上記絶縁層１２２が形成された半導体チップ１２０の一面には銅（Ｃｕ）材質のめっき層１２３を上記絶縁層上にスパッタリングして形成するステップを含むことができる。
【００４１】
従って、めっき層１２３は、半導体チップ１２０の全面に全体的に形成されることができ、絶縁層１２２が開放された部分にも形成されることができる。
【００４２】
そして、図３及び図４に示されたように、フォトレジスト層１２４を半導体チップ１２０の一面に形成した後、マスクを用いてフォトレジスト層１２４のうち電極パターン部１３０を形成する部分を除去するようになる。
【００４３】
また、図５に示されたように、フォトレジスト層１２４の間には電解めっき方式によって電極パターン部１３０が形成される。この際、電極パターン部１３０は、一般的に電気めっきまたはスパッタリングによって形成されることができる。
【００４４】
この際、電極パターン部１３０の厚さは、約５μｍ〜１５μｍであることを特徴とすることができる。従って、このような厚さで形成される電極パターン部１３０によって半導体チップ１２０の電気抵抗は減少することができる。また、このような電極パターン部１３０により、電気的な信頼性が向上するという効果もある。
【００４５】
そして、図６に示されたように、電極パターン部１３０が形成されていない部分のフォトレジスト層１２４は除去されるようになる。この際、除去する方法は、エッチングやストリップ（ｓｔｒｉｐ）工程が利用される。
【００４６】
また、電極パターン部１３０と絶縁層１２２の上部に、電極パターン部１３０を保護するためのパッシベーション層１４０を形成するようになる。この際、パッシベーション層１４０は、シリコン窒化層、シリコン酸化層、シリコン酸窒化層、または、これらの多重層であることができる。従って、パッシベーション層１４０により、電極パターン部１３０及び他の回路パターンが保護されることができる。
【００４７】
図７から図９は本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
【００４８】
図７から図９を参照すると、半導体パッケージの製造方法は、上述したように製造された半導体チップ１２０をコア部１１２の内側の収容空間に実装し、コア部１１２の両側に絶縁部１１４を形成する。これによって、半導体チップ１２０は回路基板の内側にエンベデッドされる。
【００４９】
また、半導体チップ１２０に電気的に連結するためにビアホール１１７を加工するが、この際、レーザを用いて加工するようになる。
【００５０】
ここで、レーザ加工により、半導体チップ１２０のパッシベーション層１４０と絶縁部１１４には同一の加工面１１７ａが形成される。
【００５１】
この際、加工面１１７ａは、外側から内側に行くほどホールの直径が小さく形成されるため、テーパー状になる。
【００５２】
上記のように形成された半導体チップ１２０は、収容空間が設けられる回路基板１１０に実装されて半導体パッケージが完成される。このように製造される半導体パッケージはウェハの厚さを薄くする工程とダイシング（ｄｉｃｉｎｇ）工程によって１つの製品として完成される。
【００５３】
結果的に、本実施例は、半導体チップ１２０のパッシベーション層１４０に電気的な連結のための別途のホールを加工する必要がなく、その製造工程を減らすことができるため、より経済的である。
【００５４】
また、本実施例による半導体パッケージは、半導体チップ１２０の上部に別途のバンプ層が不要であるため、バンプ層を製造する工程である銅めっき層を形成する工程、バンプ層を形成するためにフォトレジスト層を設ける工程、上記フォトレジスト層にパターンを形成する工程、バンプめっき工程、フォトレジスト及び銅めっき層を除去する工程等をすべて省略することができる。
【００５５】
従って、本実施例による半導体パッケージは、その製造工程が非常に単純化され、経済的な利益をもたらす。また、このような工程数の減少は、半導体パッケージの製造歩留まりを向上させる大きな役割をするようになる。
【符号の説明】
【００５６】
１００  半導体パッケージ
１１０  回路基板
１１６  ビア部
１１４  絶縁部
１２０  半導体チップ
１２１  基板
１２２  絶縁層
１２３  めっき層
１２４  フォトレジスト層
１３０  電極パターン部
１４０  パッシベーション層
【図１】
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【図２】
2011142291.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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