(57)【要約】【課題】本発明は、画素回路が複数のゲート電極を有するトランジスタで構成されていても、リーク電流の発生を防止することのできる保護回路によって、低消費電流を実現できかつ静電気等に起因するリーク電圧から内部回路を確実に保護することのできる信頼性に優れた電気泳動表示装置および電子機器を提供することを目的の一つとしている。【解決手段】本発明の電気泳動表示装置は、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする。【選択図】図１
2011237627.tif 000002
【特許請求の範囲】
【請求項１】
素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、
前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、
前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする電気泳動表示装置。
【請求項２】
素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、
前記素子基板上に、表示領域に配置された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、
前記保護回路が、直列に接続された複数のシングルゲートトランジスタを含むことを特徴とする電気泳動表示装置。
【請求項３】
前記画素回路が、複数のゲート電極を有する画素トランジスタを備えていることを特徴とする請求項１または２記載の電気泳動表示装置。
【請求項４】
前記配線を複数有し、複数の前記配線の各々に対応して複数の前記保護回路が設けられており、前記複数の保護回路に共通線が接続されていることを特徴とする請求項１から３のいずれか一項に記載の電気泳動表示装置。
【請求項５】
前記保護回路が第１の回路素子と第２の回路素子とを有してなり、
前記第１の回路素子の一方の端子が前記配線に接続され他方の端子が第１の前記共通線に接続され、
前記第２の回路素子の一方の端子が前記配線に接続され他方の端子が第２の前記共通線に接続されていることを特徴とする請求項４に記載の電気泳動表示装置。
【請求項６】
前記配線が走査線であり、前記共通線が前記保護回路を介して前記走査線に接続されていることを特徴とする請求項４または５に記載の電気泳動表示装置。
【請求項７】
前記配線がデータ線であり、前記共通線が前記保護回路を介して前記データ線に接続されていることを特徴とする請求項４または５に記載の電気泳動表示装置。
【請求項８】
前記配線が走査線およびデータ線であり、
前記保護回路が第１の回路素子と第２の回路素子と第３の回路素子と第４の回路素子とを有してなり、
第１の前記共通線が前記第１の回路素子を介して前記走査線に接続され、かつ前記第３の回路素子を介して前記データ線に接続され、
第２の前記共通線が前記第２の回路素子を介して前記走査線に接続され、かつ前記第４の回路素子を介して前記データ線に接続されていることを特徴とする請求項４に記載の電気泳動表示装置。
【請求項９】
請求項１から８のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置および電子機器に関するものである。
【背景技術】
【０００２】
従来より、液晶装置に採用されるアクティブマトリクス基板の保護回路素子は下記文献１〜３のように多くの構成が提案されている。液晶装置においては、画素回路と保護回路はともに１つのゲート電極を有するシングルゲートトランジスタで構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５６３１２号公報
【特許文献２】特開平１１−１１９２５６号公報
【特許文献３】特表２００６−５１７６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、近年特に研究が盛んになってきた電気泳動材料を用いた電気光学装置の画素回路は２つのゲート電極を有してなるデュアルゲートトランジスタで構成されており、これに対応する保護回路としてＭＯＳダイオードをどのように構成すればよいのかが課題となっている。
【０００５】
例えば、デュアルゲートトランジスタで構成された画素回路と、シングルゲートトランジスタで構成された保護回路とをともに備えた電気泳動表示装置が提案されている。画素回路がデュアルゲートトランジスタで構成されているのは、電気泳動材料の駆動電圧が高いためデュアルゲートトランジスタを用いないとリーク電流が増加するからである。リーク電流はクロストークやコントラストの低下を招く原因となる。
【０００６】
しかし、上記した保護回路はシングルゲートトランジスタにより構成されていることから、動作中のリーク電流が増加して電気泳動表示装置としての低消費の特徴が損なわれるという問題がある。
このように、画素回路が複数のゲート電極を有するデュアルゲートトランジスタを含む場合に、ＭＯＳダイオード等の保護回路の構成をどのようにすればよいのかが課題となっていた。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路が複数のゲート電極を有するトランジスタで構成されていても、リーク電流の発生を防止することのできる保護回路によって、低消費電流を実現できかつ静電気等に起因するリーク電圧から内部回路を確実に保護することのできる信頼性に優れた電気泳動表示装置および電子機器を提供することを目的の一つとしている。
【課題を解決するための手段】
【０００８】
本発明の電気泳動表示装置は、上記課題を解決するために、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする。
【０００９】
本発明によれば、保護回路が複数のゲート電極を有してなるトランジスタを含んで構成されていることから、シングルゲートトランジスタに比べてソース・ドレイン耐圧を大きくすることができる。これにより大きな過度電圧が生じてもトランジスタを破壊することなく表示部に発生した電荷を放電する事ができ、表示部の静電破壊を抑制することができる。また、複数のゲート電極を有してなるトランジスタはリーク電流が小さいため、保護回路を起因とするリーク電流が減少し、低消費電力化が実現でき、結果として信頼性に優れた電気泳動装置を得る事ができる。
【００１０】
本発明の電気泳動表示装置は、上記課題を解決するために、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配置された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、直列に接続された複数のシングルゲートトランジスタを含むことが好ましい。
【００１１】
本発明によれば、保護回路が直列に接続された複数のシングルゲートトランジスタを含んで構成されているので、上記の複数のゲート電極を有するトランジスタを含む保護回路と同様に耐圧が大きくなり、大きな過度電圧が生じてもトランジスタを破壊することなく表示部に発生した電荷を放電する事ができる。これにより、表示部の静電破壊を抑制することができ、また電気泳動表示装置の低消費電力化を実現できる。結果として信頼性の高い電気泳動装置を得る事ができる。
【００１２】
また、前記画素回路が、複数の前記ゲート電極を有する画素トランジスタを備えていることが好ましい。
液晶材料に比べて電気泳動材料の駆動電圧は高いため、リーク電流の増加を抑えるために複数のゲート電極を有する画素トランジスタを用いている。これは画素トランジスタのリーク電流がクロストークやコントラスト低下の原因になるからである。
同様に、保護回路のトランジスタに、リーク電流の多いシングルゲートトランジスタを用いると、クロストークやコントラスト低下といった表示上の不具合を発生させることもあり得る。これも上記構成のように複数のゲート電極を有するトランジスタを用いることにより解決する事ができる。
【００１３】
また、前記配線を複数有し、複数の前記配線の各々に対応して複数の前記保護回路が設けられており、前記複数の保護回路に共通線が接続されていることが好ましい。
【００１４】
本発明によれば、共通線を介して複数の保護回路に任意の電圧を印加することが可能となり、制御が容易になるとともに回路構成を簡素にできる。
【００１５】
また、前記保護回路が第１の回路素子と第２の回路素子とを有してなり、前記第１の回路素子の一方の端子が前記配線に接続され他方の端子が第１の前記共通線に接続され、前記第２の回路素子の一方の端子が前記配線に接続され他方の端子が第２の前記共通線に接続されていることが好ましい。
【００１６】
また、前記配線が走査線であり、前記共通線が前記保護回路を介して前記走査線に接続されていることが好ましい。
【００１７】
本発明によれば、表示部に発生した過度電圧を当該走査線に接続される保護回路を介して共通線に放電することができる。
【００１８】
また、前記配線がデータ線であり、前記共通線が前記保護回路を介して前記データ線に接続されていることが好ましい。
【００１９】
本発明によれば、表示部に発生した過度電圧を当該データ線に接続される保護回路を介して共通線に放電することができる。
【００２０】
また、前記配線が走査線およびデータ線であり、前記保護回路が第１の回路素子と第２の回路素子と第３の回路素子と第４の回路素子とを有してなり、第１の前記共通線が前記第１の回路素子を介して前記走査線に接続され、かつ前記第３の回路素子を介して前記データ線に接続され、第２の前記共通線が前記第２の回路素子を介して前記走査線に接続され、かつ前記第４の回路素子を介して前記データ線に接続されていることが好ましい。
【００２１】
本発明によれば、配線数を削減することができるので、基板上における配線の引き回しが容易になる。
【００２２】
本発明の電子機器は、本発明の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、静電気等に起因するリーク電圧から画素回路を良好に保護することができる電気泳動表示装置を備えているので、低消費電力でコントラストが低下することのない信頼性に優れた電子機器となる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態に係る電気泳動表示装置の全体構成を示す図。
【図２】１画素における画素の具体的構成例を示す図。
【図３】（ａ）は、表示部における電気泳動表示装置の部分断面図、（ｂ）は、マイクロカプセルの模式断面図。
【図４】（ａ）は、１画素における画素回路の構成を示す平面図、（ａ）のＡ−Ａ断面図。
【図５】走査線用保護回路およびデータ線用保護回路の構成を示す図。
【図６】走査線用保護回路およびデータ線用保護回路の構成をより詳細に示す図。
【図７】保護回路素子の電流電圧特性についてシングルゲート構造とデュアルゲート構造とで比較したグラフ。
【図８】半導体層の変形例。
【図９】第２実施形態の電気泳動表示装置を示す概略構成図。
【図１０】保護回路の等価回路図。
【図１１】保護回路素子の変形例。
【図１２】保護回路素子の変形例。
【図１３】電子機器の一例を示す図。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００２５】
［第１実施形態］
図１は、本実施形態に係る電気泳動表示装置の全体構成を示す図である。
電気泳動表示装置１００は、複数の画素４０が配列された表示部５を有している。表示部５の周辺には、走査線駆動回路６１およびデータ線駆動回路６２が配置されている。走査線駆動回路６１及びデータ線駆動回路６２は、それぞれ不図示のコントローラと接続されている。
【００２６】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。各画素４０は、上記した走査線６６およびデータ線６８に接続されている他に走査線６６に沿う方向に伸びる容量線６９が接続されている。この容量線６９は、表示部５の周辺に設けられたシールド配線１０１に接続されている。
シールド配線１０１には、外部接続端子１０２が接続されており、この外部接続端子１０２を介した電位入力が可能である。
【００２７】
走査線６６およびデータ線６８は表示部の外側に延出されている。表示部５から延出された走査線６６の一方の端部には走査線駆動回路６１が接続されており、同じく表示部５から延出されたデータ線６８の一方の端部にはデータ線駆動回路６２が接続されている。
【００２８】
走査線駆動回路６１は、行方向に延びるｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ（不図示）の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた画素トランジスタのオンタイミングを規定する選択信号を、選択した走査線６６を介して画素４０に供給する。
【００２９】
データ線駆動回路６２は、列方向に延びるｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ（不図示）の制御のもと、画素４０の各々に対応する画像データを規定する画像信号を画素４０に供給する。
【００３０】
そして、走査線駆動回路６１と画素回路との間に走査線用保護回路７１（Ｄ１，Ｄ２）の一端が各走査線６６に接続されている。各走査線６６に接続された複数の走査線用保護回路７１は、データ線６８に沿う方向に延びるゲート線用高電位共通線８１およびゲート線用低電位共通線８２にそれぞれ接続されており、走査線用保護回路７１（Ｄ１，Ｄ２）の他端は、それぞれゲート線用高電位共通線８１およびゲート線用低電位共通線８２に接続されている。データ線駆動回路６２と画素回路との間において、データ線用保護回路７２（Ｄ１，Ｄ２）の一端が各データ線６８に接続されている。各データ線６８に接続された複数のデータ線用保護回路７２は、走査線６６に沿う方向に伸びるデータ線用高電位共通線９１およびデータ線用低電位共通線９２にそれぞれ接続されており、データ線用保護回路７２（Ｄ１，Ｄ２）の他端は、それぞれデータ線用高電位共通線９１およびデータ線用低電位共通線９２に接続されている。
【００３１】
ゲート線用高電位共通線８１およびゲート線用低電位共通線８２はそれぞれ外部接続端子１０３に接続され、データ線用高電位共通線９１およびデータ線用低電位共通線９２はそれぞれ外部接続端子１０５に接続されており、これら接続端子１０３，１０５を介して各共通線に対して所望の電位入力が可能である。
また、走査線駆動回路６１、データ線駆動回路６２は基板上にトランジスタで集積されているが、半導体集積回路を外部接続して構成しても良い。
【００３２】
図２は、１画素における画素の具体的構成例を示す図である。
図２に示すように、表示部５に形成された画素４０には、画素トランジスタＴＲｓと、画素電極３５と、電気泳動層３２と、共通電極３７と、保持容量Ｃｓが設けられている。上述したように、画素４０には、走査線６６と、データ線６８と、容量線６９とが接続されている。画素トランジスタＴＲｓのゲートに走査線６６が接続され、ソースにデータ線６８が接続され、ドレインに画素電極３５と保持容量Ｃｓの一方の電極が接続されている。保持容量Ｃｓの他方の電極は容量線６９に接続されている。
【００３３】
なお、本実施形態の場合、画素トランジスタＴＲｓはＮ−ＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタであるが、Ｎ−ＭＯＳトランジスタと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、Ｎ−ＭＯＳトランジスタに代えてＰ−ＭＯＳトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
【００３４】
画素４０において、走査線６６を介して入力される選択信号により画素トランジスタＴＲｓがオン状態とされると、画素トランジスタＴＲｓを介してデータ線６８から画素電極３５に画像信号が入力されるとともに保持容量Ｃｓが充電される。そして、保持容量Ｃｓに蓄積されたエネルギーにより画素電極３５が所定の電位レベルに保持され、画素電極３５と共通電極３７との電位差によって電気泳動層３２が駆動される。
【００３５】
次に、図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。
電気泳動表示装置１００は、素子基板３００と対向基板３１０との間に、複数のマイクロカプセル２０を配列してなる電気泳動層３２を挟持した構成を備えている。
【００３６】
素子基板３００は、ガラスやプラスチック等からなる第１基板３０を有してなり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。表示部５において、第１基板３０の電気泳動層３２側には、図１や図２に示した走査線６６、データ線６８、画素トランジスタＴＲｓなどが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動層３２に電圧を印加する電極である。素子基板３００は、第１基板３０、回路層３４、画素電極３５を構成要素として含む。
【００３７】
一方、対向基板３１０はガラスやプラスチック等からなる第２基板３１を有してなり、画像表示側に配置されるため透明基板とされる。第２基板３１の電気泳動層３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動層３２が設けられている。共通電極３７は、画素電極３５とともに電気泳動層３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。対向基板３１０は、第２基板３１、共通電極３７を構成要素として含む。
そして、電気泳動層３２と画素電極３５とが、接着剤層３３を介して接着されることで、第１基板３０と第２基板３１とが接合されている。
【００３８】
図３（ｂ）は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３（ａ）に示すように共通電極３７と画素電極３５とに挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３９】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系分散媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４０】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００４１】
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色、イエロ、シアン、マゼンタなどを表示することができる。
【００４２】
図４（ａ）は、１画素における画素回路の構成を示す平面図であって、図４（ｂ）は、（ａ）のＡ−Ａ断面図である。
図４（ａ）に示すように、画素トランジスタＴＲｓは、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層４１ａと、データ線６８から延出されたソース電極４１ｃと、半導体層４１ａと画素電極３５とを接続するドレイン電極４１ｄと、走査線６６から延出されたゲート電極６Ａ，６Ｂとを有する、いわゆるデュアルゲートトランジスタである。半導体層４１ａは、ゲート電極６Ａ，６Ｂに対応する２つのチャネル領域４１ｆ、４１ｆを有する。
【００４３】
ゲート電極６Ａ，６Ｂは、走査線６６の一部をデータ線６８に沿う方向に分岐させて形成されている。ゲート電極６Ａ，６Ｂと重なるように平面視矩形状の半導体層４１ａが形成されている。ソース電極４１ｃは、データ線６８の一部を走査線６６に沿う方向に分岐させて形成されており、ドープトシリコン膜からなるオーミックコンタクト層８３ａを介して半導体層４１ａ（ソース領域）と接続されている。ドレイン電極４１ｄは一方の端部をドープトシリコン膜からなるオーミックコンタクト層８３ｂを介して半導体層４１ａ（ドレイン領域）に接続され、他方の端部を容量電極７０ａに接続されている。ゲート電極６Ａ，６Ｂ間に形成されオーミックコンタクト層８３ｂを介して半導体層４１ａに接続された矩形状の接続電極７は、各々のゲート電極６Ａ，６Ｂに対応して形成されたトランジスタ同士を接続している。
【００４４】
保持容量Ｃｓは、画素領域内に形成された平面視略Ｌ形の容量電極７０ａ、７０ｂと、これらの間に形成された絶縁膜（ゲート絶縁膜）とにより構成された容量素子である。容量電極７０ａは画素トランジスタＴＲｓのドレイン電極４１ｄと接続されるとともに、コンタクトホールＨ１を介して画素電極３５と接続されている。容量電極７０ｂは走査線６６と平行に延びる容量線６９と接続されている。
【００４５】
上記構成の画素４０において、走査線６６から入力される選択信号により画素トランジスタＴＲｓが所定期間だけオン状態とされることで、データ線６８から供給される画像信号が画素電極３５に書き込まれる。
【００４６】
図４（ｂ）に示す断面構造を見ると、ＰＥＴ（ポリエチレンテレフタレート）から成る厚さ０．５ｍｍの第１基板３０上に、厚さ３００ｎｍのアルミニウムからなるゲート電極６Ａ，６Ｂと容量電極７０ｂとが形成されている。ゲート電極６Ａ，６Ｂ及び容量電極７０ｂを覆って３００ｎｍの窒化シリコン膜からなるゲート絶縁膜４３が形成されている。ゲート電極６Ａ，６Ｂ上に位置するゲート絶縁膜４１ｂ上には、厚さ１００ｎｍのａ−Ｓｉからなる半導体層４１ａが形成されており、半導体層４１ａ上の一部領域を含むゲート絶縁膜４１ｂ上に、厚さ３００ｎｍのアルミニウムからなるソース電極４１ｃ、ドレイン電極４１ｄ、接続電極７、及び容量電極７０ａが形成されている。上記の構成要素により形成された画素トランジスタＴＲｓ及び保持容量Ｃｓを覆って、厚さ５００ｎｍの窒化シリコン膜からなるパッシベーション膜４４が形成されている。パッシベーション膜４４上には１μｍのアクリルからなる平坦化膜４５が形成され、平坦化膜４５上に厚さ５０ｎｍのＩＴＯからなる画素電極３５が形成されている。画素電極３５は、平坦化膜４５とパッシベーション膜４４とを貫通して容量電極７０ａに達するコンタクトホールＨ１を介して容量電極７０ａと接続されている。
また、ソース電極４１ｃおよびドレイン電極４１ｄと半導体層４１ａとの間には、厚さ３０ｎｍのｎ＋Ｓｉ層（オーミックコンタクト層８３ａ，８３ｄ，８３ｃ）が設けられている。
【００４７】
次に、本実施形態の走査線用保護回路７１およびデータ線用保護回路７２について説明する。
図５は、走査線用保護回路７１およびデータ線用保護回路７２の構成を示す図である。
【００４８】
図１および図５に示すように、本実施形態の走査線用保護回路７１およびデータ線用保護回路７２は、それぞれ第１保護回路素子Ｄ１（第１の回路素子）と第２保護回路素子Ｄ２（第２の回路素子）とを備えており、これらが逆バイアスを維持するように構成されている。
【００４９】
図５（ａ）に示すように、走査線用保護回路７１では、第１保護回路素子Ｄ１のアノードおよび第２保護回路素子Ｄ２のカソードがそれぞれ走査線６６に接続されている一方で、第１保護回路素子Ｄ１のカソードがゲート線用高電位共通線８１に接続され、第２保護回路素子Ｄ２のアノードがゲート線用低電位共通線８２に接続されている。
【００５０】
また、図５（ｂ）に示すように、データ線用保護回路７２では、第１保護回路素子Ｄ１のアノードおよび第２保護回路素子Ｄ２のカソードがそれぞれデータ線６８に接続されている一方で、第１保護回路素子Ｄ１のカソードがデータ線用高電位共通線９１に接続され、第２保護回路素子Ｄ２のアノードがデータ線用低電位共通線９２に接続されている。
【００５１】
走査線用保護回路７１およびデータ線用保護回路７２を構成する第１保護回路素子Ｄ１および第２保護回路素子Ｄ２は、上述した画素トランジスタＴＲｓと同様に、２つ以上のゲート電極を有するトランジスタからなる。
【００５２】
図６は、走査線用保護回路７１およびデータ線用保護回路７２の構成をより詳細に示す図であって、（ａ）は回路図、（ｂ）は平面図、（ｃ）は（ｂ）のＢ−Ｂ断面図、（ｄ）は保護回路素子の電流電圧特性を示す。なお、図６（ｂ）、（ｃ）では走査線用保護回路７１の構成についてのみ示す。
【００５３】
図６（ａ）に示すように、保護回路７１の一対のゲート電極および保護回路素子Ｄ１のソース（アノード）が走査線６６（例えば、０〜５０Ｖ）に接続され、ドレイン（カソード）がゲート線用高電位共通線８１（例えば５０Ｖ）およびゲート線用低電位共通線８２（０Ｖ）に接続されている。保護回路素子Ｄ１は逆方向にバイアスされている。
【００５４】
図６（ｂ）に示すように、保護回路素子Ｄ１を構成するトランジスタは、アモルファスシリコンからなる半導体層４１ａと、２つのゲート電極６Ａ，６Ｂとを有する、デュアルゲートトランジスタである。ゲート電極６Ａ，６Ｂは、走査線６６の一部を当該走査線６６に直交する方向に分岐させて形成され、ゲート電極６Ａ，６Ｂと平面視で重なるように半導体層４１ａが形成されている。この半導体層４１ａは、ゲート電極６Ａ，６Ｂに対応する２つチャネル領域４１ｆ，４１ｆを有する。半導体層４１ａ上には、ソース電極４１ｃ、ドレイン電極４１ｄ、接続電極７が形成されており、各々が半導体層４１ａと接続されている。ゲート電極６Ａ，６Ｂ間に形成され半導体層４１ａに接続された接続電極７は、各々のゲート電極６Ａ，６Ｂに対応して形成されたチャネル領域４１ｆ，４１ｆ同士を接続している。
【００５５】
図６（ｃ）に示すように、ソース電極４１ｃは、第１基板３０の最表面に設けられた接続電極１７を介して走査線６６に接続されている。この接続電極１７は、画素電極３５と同じ材料を用いて同一工程にてパターン形成される。
このような構成の保護回路素子Ｄ１の電流電圧特性を図６（ｄ）に示す。
【００５６】
なお、本実施形態の場合、保護回路素子Ｄ１，Ｄ２に用いるトランジスタはＮ−ＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタであるが、Ｎ−ＭＯＳトランジスタと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、Ｎ−ＭＯＳトランジスタに代えてＰ−ＭＯＳトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
【００５７】
図７は、保護回路素子の電流電圧特性についてシングルゲート構造とデュアルゲート構造とで比較したグラフである。
図７に示すように、シングルゲート構造の保護回路素子に比べてデュアルゲート構造の保護回路素子はオフ電流、特に保持状態である逆バイアスが印加されているときの電流値が１桁ほど小さい。よって、図１に示した電気泳動表示装置の駆動時における保護回路素子を介したオフ電流は１桁下がることになる。図７においてシングル構造とデュアル構造でのトータルのチャネル長さＬは合わせてある。
【００５８】
なお、図７において、保護回路素子を構成するトランジスタのソース・ドレイン間の電圧Ｖｄｓの表示を±３０Ｖの範囲にしたのは、以下の理由からである。
実際の電気泳動材料の駆動電圧は±１５Ｖであり、それがデータ線６８（図１）に印加される。図１に示すデータ線用高電位共通線９１には１５Ｖが印加され、データ線用低電位共通線９２には−１５Ｖが印加されるが、データ線用保護回路７２を構成する各保護回路素子Ｄ１，Ｄ２には最大３０Ｖの逆バイアスが印加される。このときの電流がシングルゲートトランジスタを用いた場合と約１桁以上異なる。これがリーク電流となり、電気泳動表示装置の消費電流が増加する。液晶装置の場合は、通常の駆動電圧が±５Ｖ以内であるため逆バイアスは最大１０Ｖとなり、電気泳動表示装置のような課題は生じない。
走査線６６に印加される電圧は一般にデータ線６８より高いため、保護回路７１、７２にはさらに大きな逆方向バイアスが印加される。これは図７だと−３０Ｖ以下の電圧に相当するが、デュアルゲートとシングルゲートトランジスタのリーク電流の比はさらに大きくなり、デュアルゲートゲートトランジスタが低リーク電流となる。
【００５９】
ＭＯＳトランジスタを保護回路素子に用いるのは液晶装置では一般的な方法であるが、デュアルゲートトランジスタとして電気泳動表示装置の保護回路に用いると以下のような効果が新たに生じる。
【００６０】
電気泳動表示装置はよく知られているように、プラスとマイナスに帯電した電気泳動粒子を保持した材料である。それらはシート状になっており、この電気泳動シートを素子基板上に貼り合わせて用いることが知られている。貼り合わせる領域には接着剤層が存在する。帯電した粒子が存在するために接着剤層の表面にはそれと逆極性の電荷が誘起されている。この状態で電気泳動シートを素子基板上へ貼り合わせると、その瞬間に、誘起された電荷が素子基板側に流れ（誘起された電荷を打ち消すように電荷が素子基板から供給される）、瞬間的に大きな電圧（過度電圧）が素子基板側に発生する。これによる表示部（画素回路）の静電破壊を防止するために、その電圧が保護回路素子に印加されて当該保護回路素子が電荷を逃がす働きを行なうが、その時にゲート絶縁膜やソース・ドレイン間の耐圧が低いと保護回路素子（ＭＯＳダイオード）の破壊や画素トランジスタのしきい電圧Ｖｔｈのシフトが生じる。デュアルゲートトランジスタはシングルゲートトランジスタより逆バイアス時のリーク電流が少ないため、ソース・ドレイン間の耐圧が高い。
【００６１】
さらに、電気泳動シートを素子基板上に貼り合わせるときに素子基板の表面をこするような動作で位置あわせをしながら貼り合わせるため静電気の発生を助長している。静電気の発生で以下のような不具合が生じる。例えば、画素トランジスタのしきい電圧Ｖｔｈがシフトするとリーク電流が大きく増加し、クロストーク等が発生し表示上の課題が発生する。また、静電破壊によって保護回路素子が導通状態になると電流消費が増大する。逆に保護回路素子がオープン状態になるとその後の工程で静電気保護機能が作用しなくなるという不具合が生じる。これは製品出荷後の戻入品の増加にもつながる。
【００６２】
そのため、本実施形態の保護回路では、デュアルゲートトランジスタを採用し、ソース、ドレイン間の耐圧を増加させることは、歩留まりおよび品質向上の点で効果が大きい。発明者らがＡ４サイズの電気泳動表示装置を試作したところ、その時の保護回路素子に起因する不良の発生率はシングルゲートトランジスタで５％、デュアルゲートトランジスタで略１％であった。特にＡ４サイズのように大きな面積の電気泳動表示装置となると、素子基板に流れる電荷が多くなるので静電保護効果が顕著になったと考えられる。
【００６３】
以上述べたことは、特に電気泳動シートに接着層がなくても、電気泳動材料が封入されたカプセルにおいてその表面に電荷が誘起されているため同様の結果となる。また、非カプセル型においても電気泳動素子が帯電粒子を持っているため、基本的に同様の結果が予想される。
【００６４】
また、同様の歩留まり向上の効果は画素トランジスタＴＲｓにも当てはまり、シングルゲート構造、デュアルゲート構造でそれぞれ不良発生率が６％、０．５％であった。
【００６５】
また、電気泳動シートを素子基板上に貼り合わせる前に各カプセルの粒子がランダムに配置しているとプラスとマイナスが誘起する電荷が打ち消し合うことになる。そのため、上記静電気は発生しない。
ところが、電気泳動シートの貼り合わせ前に電気泳動シートの良品あるいは不良品の判定のために電気泳動シートの状態で電圧を印加して検査を行うと、帯電粒子の配列が揃った状態となり、先に述べたような画素回路の静電破壊が発生してしまう。
【００６６】
ここで、ゲート線用高電位共通線８１およびゲート線用低電位共通線８２にも駆動に用いるゲート電圧の最大値と最小値がそれぞれ印加されており、走査線用保護回路７１を構成する保護回路素子Ｄ１，Ｄ２もデュアルゲート構造とされている。電気泳動表示装置１００の仕様にもよるが、ゲート電圧の低電位側はデータ電位の低電位側よりも１０Ｖ程度低く、高電位側はデータ電位の高電位側よりもＶｔｈ（約７〜８Ｖ）以上高く設定されている。以下に詳細を示す。なお、下記の設定は、データ線６８の電圧として１０〜４０Ｖの振幅を用いた場合のものである。
【００６７】
ゲート線用高電位共通線８１の印加電圧  Ｖｇｈ：Ｖｄｈ＋８Ｖ以上＝５０Ｖ
ゲート線用低電位共通線８２の印加電圧  Ｖｇｌ：Ｖｄｌ−１０Ｖ＝０Ｖ
データ線用高電位共通線９１の印加電圧  Ｖｄｈ：４０Ｖ
データ線用低電位共通線９２の印加電圧  Ｖｄｌ：１０Ｖ
容量線と共通電極の印加電圧Ｖｃｏｍ：２５Ｖ−ＦＴ（フィードスルー：１〜４Ｖ）
【００６８】
これにより、ゲート線用高電位共通線８１とゲート線用低電位共通線８２との間には５０Ｖの電圧が印加されることになり、共通線８１，８２の電圧値以上の逆バイアスが印加される。リーク電流を防止するためには、ゲート電極の数が２つ以上の構成をなすトランジスタを保護回路素子として用いる必要がある。
【００６９】
一般に、ゲートの分割数をシングルからデュアル、トリプルと増やすと画素トランジスタと保護回路素子のオフリーク電流が下がっていく。そのため、保護回路素子に用いるトランジスタのゲート数は３つ以上であってもよい。言い換えれば、ゲート電極の数が２つ以上の構成をなす選択トランジスタを用いた画素回路において、保護回路を構成する保護回路素子として用いるトランジスタのゲート電極の数は上記選択トランジスタのゲート電極の数と同等かそれ以上であればよい。
【００７０】
なお、本実施形態においては２つのゲート電極６Ａ，６Ｂに共通する１つの半導体層４１ａを用いたが、図８に示すように、各ゲート電極６Ａ，６Ｂごとに半導体層４１ａ，４１ａ（チャネル領域４１ｆ、４１ｆ）を分割してもよい。
また、半導体層４１ａは、アモルファスシリコン以外からなっていてもよく、ポリシリコン等の無機半導体層やａ−ＩＧＺＯのような酸化物半導体層や有機半導体層などを用いても良い。
また、ボトムゲート構造ではなく、トップゲート構造でもよい。
【００７１】
［第２実施形態］
次に、本発明の第２実施形態の電気泳動表示装置について述べる。
図９は、第２実施形態の電気泳動表示装置を示す概略構成図、図１０は、保護回路の等価回路図である。
図９に示すように、本実施形態の電気泳動表示装置２００では、走査線６６側に走査線用共通線８３、データ線６８側にデータ線用共通線９３がそれぞれ１本ずつ設けられており、走査線用保護回路１１１が走査線用共通線８３と走査線６６との間に介挿され、データ線用保護回路１１２がデータ線用共通線９３とデータ線６８との間に介挿されている。
【００７２】
本実施形態における走査線用保護回路１１１およびデータ線用保護回路１１２は、図１０に示すように、ダイオード接続したデュアルゲートトランジスタである第１保護回路素子Ｄ１と第２保護回路素子Ｄ２を互いに逆向きに並列に接続してなる構成をそれぞれ備えている。
【００７３】
走査線用保護回路１１１は、走査線用保護回路１１１における第１保護回路素子Ｄ１のアノードと第２保護回路素子Ｄ２のカソードとが走査線６６に接続され、第１保護回路素子Ｄ１のカソードと第２保護回路素子Ｄ２のアノードとが走査線用共通線８３に接続されている。
【００７４】
データ線用保護回路１１２は、データ線用保護回路１１２における第１保護回路素子Ｄ１のアノードと第２保護回路素子Ｄ２のカソードとがデータ線６８に接続され、第１保護回路素子Ｄ１のカソードと第２保護回路素子Ｄ２のアノードとがデータ線用共通線９３に接続されている。
【００７５】
本実施形態の構成によれば、走査線用保護回路１１１およびデータ線用保護回路１１２を構成する保護回路素子Ｄ１，Ｄ２のどちらかが常に順方向にバイアスされるため、オフリークは無視できる。ここでも、保護回路素子Ｄ１，Ｄ２としてデュアルゲート構造のトランジスタを用いることによって順方向の電流を低下することができる。これは電気泳動表示装置のリーク電流が減少するのと同じことである。
これにより、リーク電流を抑えて低消費電力を実現でき、信頼性に優れた電気泳動表示装置となる。
【００７６】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７７】
例えば、図１１および図１２に示すような保護回路素子をデュアルゲートトランジスタを用いて構成しても良い。保護回路素子としてシングルゲート構造のトランジスタを用いる場合は、このシングルゲートトランジスタを２つ以上、直列に接続する。
また、保護回路素子と容量、抵抗を組み合わせても良い。この場合、用いるトランジスタのゲート電極の数は２つ以上である。また、上記したようにシングルの場合は２つ以上を直列に接続する。
ここで、走査線用共通線８３およびデータ線用共通線９３には上記したＶcom電圧が印加される。
なお、走査線用共通線８３およびデータ線用共通線９３に印加される電圧はＶcomに限らないが、走査線用共通線８３であれば走査線電位の高電位Ｖｇｈと低電位Ｖｇｌとの間、データ線用共通線９３であればデータ線電圧の高電位Ｖｄｈと低電位Ｖｄｌとの間が好ましい。
【００７８】
また、先に述べた各実施形態では、走査線６６側の共通線８１〜８３とデータ線側の共通線９１〜９３をそれぞれ設けたが、高電位共通線８１，９１を共通の配線にし、低電位共通線８２，９２を共通の配線にしても良い。つまり、１本の高電位共通線が保護回路素子Ｄ１（保護回路７１，７２）を介して走査線６６およびデータ線６８に接続され、１本の低電位共通線が保護回路素子Ｄ２（保護回路７１，７２）を介して走査線６６およびデータ線６８に接続されていてもいい。より詳しくは、高電位共通線（第１の共通線）が保護回路７１の保護回路素子Ｄ１（第１の回路素子）を介して走査線６６に接続され、かつ保護回路７２の保護回路素子Ｄ１（第３の回路素子）を介してデータ線６８に接続され、低電位共通線（第２の共通線）が保護回路７１の保護回路素子Ｄ２（第２の回路素子）を介して走査線６６に接続され、かつ保護回路７２の保護回路素子Ｄ２（第４の回路素子）を介してデータ線６８に接続されていてもよい。同じように、走査線用共通線８３とデータ線用共通線９３とを共通の配線にしても良い。
これにより、基板上に形成される配線数が削減され、基板上における配線の引き回しが容易になる。
また、各保護回路７１，７２，１１１，１１２の配置についても上記に限らない。
本発明に用いる画素回路は図２に示したものに限らない。保持容量が無くても良いし、メモリー回路を含む構成や、その他の構成でも良い。
【００７９】
（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１３は、本発明の電気泳動表示装置１００を適用した電子機器の具体例を説明する斜視図である。
図１３（ａ）は、電子機器の一例である電子ブックを示す斜視図である。この電子ブック１０００は、ブック形状のフレーム１００１と、このフレーム１００１に対して回動自在に設けられた（開閉可能な）カバー１００２と、操作部１００３と、本発明の電気泳動表示装置によって構成された表示部１００４と、を備えている。
【００８０】
図１３（ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１００は、本発明の電気泳動表示装置によって構成された表示部１１０１を備えている。
【００８１】
図１３（ｃ）は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー１２００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部１２０１と、本発明の電気泳動表示装置によって構成された表示部１２０２を備えている。
【００８２】
例えば電子ブックや電子ペーパーなどは、白地の背景上に文字を繰り返し書き込む用途が想定されるため、消去時残像や経時的残像の解消が必要とされる。
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、帯電粒子の移動に伴う視覚上の色調の変化を利用した装置を広く含むものである。
【００８３】
以上の電子ブック１０００、腕時計１１００及び電子ペーパー１２００によれば、本発明に係る電気泳動表示装置が採用されているので、低消費電力の表示手段を備えた電子機器となる。
【００８４】
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【符号の説明】
【００８５】
６Ａ、６Ｂ  ゲート電極、７  接続電極、３０  第１基板、３１  第２基板、３２  電気泳動層、４０  画素、４１ａ  半導体層、４１ｆ  チャネル領域、６６  走査線、６８  データ線、７１  走査線用保護回路（保護回路）、７２  データ線用保護回路（保護回路）、８１  ゲート線用高電位共通線（第１の共通線）、８２  ゲート線用低電位共通線（第２の共通線）、８３  走査線用共通線（共通線）、９１  データ線用高電位共通線（第１の共通線）、９２  データ線用低電位共通線（第２の共通線）、９３  データ線用共通線（共通線）、Ｄ１  第１保護回路素子（第１の回路素子）、Ｄ２  第２保護回路素子（第２の回路素子）、１００，２００  電気泳動表示装置、１１１  走査線用保護回路、１１２  データ線用保護回路、３００  素子基板、３１０  対向基板、ＴＲｓ  画素トランジスタ、１０００  電子ブック（電子機器）、１１００  腕時計（電子機器）、１２００  電子ペーパー（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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