(57)【要約】      （修正有）【課題】相変化メモリ装置でセンシング動作が進まないあいだ、センシング回路に電源電圧を供給しないようにする技術を提供する。【解決手段】一つ以上の単位セルを含むセルアレイ２３０、単位セルに貯蔵されたデータをセンシングする電流センシング部２１０、及び電流センシング部２１０に電源電圧を供給する電源生成回路１００を含み、電源生成回路１００は電流センシング部２１０がセンシング動作を行うあいだ活性化されることを特徴とする相変化メモリ装置。【選択図】図４
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【特許請求の範囲】
【請求項１】
一つ以上の単位セルを含むセルアレイ；
上記単位セルに貯蔵されたデータをセンシングする電流センシング部；及び
上記電流センシング部に電源電圧を供給する電源生成回路を含み、
上記電源生成回路は、上記電流センシング部がセンシング動作を行うあいだ活性化されることを特徴とする相変化メモリ装置。
【請求項２】
上記電源生成回路は、
温度変化に伴い上記電源電圧が活性化及び非活性化されるタイミングを制御することを特徴とする請求項1に記載の相変化メモリ装置。
【請求項３】
上記電源生成回路は、
上記電源電圧を感知して電源制御信号を生成する電源センシング部；及び
上記電源制御信号に従い上記電源電圧を制御する電源発生部を含むことを特徴とする請求項2に記載の相変化メモリ装置。
【請求項４】
上記電源生成回路は、
温度変化に伴い電圧レベルが変化する温度変化補償電圧を生成する温度変化電圧生成部をさらに含むことを特徴とする請求項3に記載の相変化メモリ装置。
【請求項５】
上記電源センシング部は、
上記温度変化補償電圧に応じて上記電源制御信号を制御することを特徴とする請求項4に記載の相変化メモリ装置。
【請求項６】
上記温度変化電圧生成部は、
温度が上昇するに伴い上記温度変化補償電圧の電圧レベルが低減するように設けられることを特徴とする請求項5に記載の相変化メモリ装置。
【請求項７】
上記電源生成回路は、
第1基準電圧を生成する第1基準電圧発生部をさらに含むことを特徴とする請求項4に記載の相変化メモリ装置。
【請求項８】
上記電源センシング部は、
上記第1基準電圧と上記電源電圧を差動増幅して上記電源制御信号を生成することを特徴とする請求項7に記載の相変化メモリ装置。
【請求項９】
上記電源センシング部は、
上記電源電圧の入力を受けて電圧配分する電圧配分部；
上記配分された電源電圧と上記第1基準電圧を差動増幅してセンシング信号を生成するセンシング部；及び
上記センシング信号を駆動して上記電源制御信号を生成する出力駆動部を含むことを特徴とする請求項8に記載の相変化メモリ装置。
【請求項１０】
上記電圧配分部は、
上記電源電圧が入力される端子と接地電圧端子とのあいだに直列連結される複数の抵抗性素子を含むことを特徴とする請求項9に記載の相変化メモリ装置。
【請求項１１】
上記複数の抵抗性素子は、
MOSトランジスタであり、
上記MOSトランジスタのゲート端子に入力される入力制御信号により上記電源電圧の配分を制御することを特徴とする請求項10に記載の相変化メモリ装置。
【請求項１２】
上記電源生成回路は、
上記電流センシング部がセンシング動作を行うあいだ活性化される活性化信号を生成する活性化制御部をさらに含むことを特徴とする請求項1に記載の相変化メモリ装置。
【請求項１３】
上記単位セルは、
相変化抵抗素子を含むことを特徴とする請求項12に記載の相変化メモリ装置。
【請求項１４】
上記電流センシング部は、
上記相変化抵抗素子にセンシング電流を印加して、センシング電圧をセンシングすることを特徴とする請求項13に記載の相変化メモリ装置。
【請求項１５】
上記電流センシング部は、
第1クランピング制御信号により上記相変化抵抗素子に上記センシング電流の供給を開始することを特徴とする請求項14に記載の相変化メモリ装置。
【請求項１６】
上記電流センシング部は、
第2クランピング制御信号により上記相変化抵抗素子に上記センシング電流の供給を終了することを特徴とする請求項15に記載の相変化メモリ装置。
【請求項１７】
上記活性化制御部は、
上記第1クランピング制御信号及び上記第2クランピング制御信号に従い、上記活性化信号を生成することを特徴とする請求項16に記載の相変化メモリ装置。
【請求項１８】
上記活性化信号は、
上記第1クランピング制御信号に従い上記センシング電流の供給が開始される時点から、上記第2クランピング制御信号に従い上記センシング電流の供給が終了する時点まで活性化されることを特徴とする請求項17に記載の相変化メモリ装置。
【請求項１９】
上記電源生成回路は、
上記電源発生部の出力端子に上記電源電圧を貯蔵するための電荷貯蔵素子をさらに含むことを特徴とする請求項3に記載の相変化メモリ装置。
【請求項２０】
上記単位セルは、
スイッチング素子をさらに含むことを特徴とする請求項13に記載の相変化メモリ装置。
【請求項２１】
上記活性化制御部は、
上記第1クランピング制御信号及び上記第2クランピング制御信号の入力を受けて演算する論理演算子；及び
上記論理素子の出力を駆動する駆動素子をさらに含むことを特徴とする請求項17に記載の相変化メモリ装置。
【請求項２２】
上記論理素子は、ノア(NOR)素子であることを特徴とする請求項21に記載の相変化メモリ装置。
【請求項２３】
上記駆動素子は、インバータであることを特徴とする請求項21に記載の相変化メモリ装置。
【請求項２４】
第2基準電圧を生成する第2基準電圧発生部をさらに含むことを特徴とする請求項14に記載の相変化メモリ装置。
【請求項２５】
上記第2基準電圧と上記センシング電圧を比較してセンシングデータを判別するセンスアンプをさらに含むことを特徴とする請求項15に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置に係わる。
【背景技術】
【０００２】
相変化メモリ素子は、電源が供給されない場合にもデータを保存する特性を有する不揮発性である。
【０００３】
さらに、相変化メモリ装置は不揮発性メモリ素子でありながらも、揮発性メモリ素子であるランダムアクセスメモリ(Random Access Memory)素子ほどのデータ処理速度を有する。
【０００４】
図1a及び図1bは、従来技術に係わる相変化抵抗素子4を示す。
【０００５】
図1a及び図1bを参照すれば、相変化抵抗素子4は上部電極1と下部電極3との間に相変化物質(Phase Change Material)2を挿入して形成される。上部電極1と下部電極3に電圧を印加すると、相変化物質2に電流が流れて温度が変化しながら電気電導状態が変化することになる。
【０００６】
図2a及び図2bは、従来技術に係わる相変化抵抗素子4のデータ貯蔵原理を説明するための図である。
【０００７】
図2aを参照すれば、相変化抵抗素子4に臨界値以下の電流が流れると、相変化物質2が結晶化される。相変化物質2が結晶状態になると、低抵抗の物質になる。その結果、上部電極1と下部電極3との間に電流が流れることができる。
【０００８】
一方、図2bを参照すれば、相変化抵抗素子4に臨界値以上の電流が流れると、相変化物質2が融点(Melting Point)以上の温度になる。相変化物質2が溶解して非結晶状態(Amorphous Phase)になると高抵抗の物質になる。その結果、上部電極1と下部電極3との間に電流が流れ難くなる。
【０００９】
従って、相変化抵抗素子4は上記のような二つの状態に互いに異なるデータを対応させ得るようになる。例えば、相変化抵抗素子4は低抵抗状態をデータ「1」に対応させ、高抵抗状態をデータ「0」に対応させることができる。
【００１０】
さらに、相変化物質2の状態は相変化メモリ装置に電源がオフされても変化しないので、上記データは不揮発性で貯蔵可能である。
【００１１】
図3は、従来技術に係わる相変化抵抗セルのライト動作を説明するためのグラフである。
【００１２】
図3を参照すれば、相変化抵抗素子4の上部電極1と下部電極3との間に一定時間のあいだ電流を流すと熱が発生することになる。
【００１３】
一定時間のあいだ臨界値以下の電流を流すことになると、低温加熱状態により相変化物質2が結晶化状態になる。その結果、相変化抵抗素子4がセット(Set)状態になる。
【００１４】
逆に、一定時間のあいだ臨界値以上の電流を流すことになると、高温加熱状態により相変化物質2が非結晶化状態になる。その結果、相変化抵抗素子4がリセット(Reset)状態になる。
【００１５】
このような性質を用いて、ライト動作でセット状態をライトするため相変化抵抗素子4に低い電圧を長時間のあいだ印加することになる。
【００１６】
逆に、ライト動作でリセット状態をライトするため相変化抵抗素子4に高い電圧を短時間のあいだ印加することになる。
【００１７】
相変化抵抗メモリは、センシング動作時に相変化抵抗素子4にセンシング電流を印加し、相変化抵抗素子4にライトされたデータをセンシングする。
【００１８】
従来技術に係わる相変化メモリ装置のセンシング回路でセンシング電流を生成するためには、電源電圧が必要である。一般に、不揮発性相変化メモリ装置の内部に電源電圧を供給する電源電圧供給回路は、センシング動作の有無に拘わらず電源電圧を供給するので、電力が浪費される問題点がある。
【００１９】
さらに、従来技術に係わる相変化メモリ装置で、内部回路の周辺温度が変化すると、それに伴い電源電圧が供給されるタイミングが変化する。しかし、従来技術に係わる不揮発性相変化メモリ装置は、温度変化に拘わらず内部制御信号などを制御する。その結果、温度が変化すると、内部制御信号などの動作タイミングでディレーが発生する問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、相変化メモリ装置でセンシング動作が進まないあいだ、センシング回路に電源電圧を供給しないようにする技術に係わる。
【００２１】
さらに、本発明は温度変化を反映する制御信号に従い相変化メモリ装置の内部回路などを制御することにより、温度変化により発生するディレーを低減させる技術に係わる。
【課題を解決するための手段】
【００２２】
本発明は、一つ以上の単位セルを含むセルアレイ、単位セルに貯蔵されたデータをセンシングする電流センシング部、及び電流センシング部に電源電圧を供給する電源生成回路を含み、電源生成回路は電流センシング部がセンシング動作を行なうあいだ活性化されることを特徴とする相変化メモリ装置を提供する。
【発明の効果】
【００２３】
本発明は、相変化メモリ装置でセンシング動作が進まないあいだ、センシング回路に電源電圧を供給しないことにより、電力消費を低減させる長所がある。
【００２４】
さらに、本発明は温度変化を反映する制御信号に従い相変化メモリ装置の内部回路などを制御することにより、温度変化により発生するディレーを低減させることができるとの長所がある。
【図面の簡単な説明】
【００２５】
【図１ａ】従来技術に係わる相変化抵抗素子を示す図である。
【図１ｂ】従来技術に係わる相変化抵抗素子を示す図である。
【図２ａ】従来技術に係わる相変化抵抗素子のデータ貯蔵原理を説明するための図である。
【図２ｂ】従来技術に係わる相変化抵抗素子のデータ貯蔵原理を説明するための図である。
【図３】従来技術に係わる相変化抵抗セルのライト動作を説明するためのグラフである。
【図４】本発明の実施例に係わる相変化メモリ装置を示すブロックダイヤグラムである。
【図５】本発明の実施例に係わる相変化メモリ装置でセンシング回路を示す図である。
【図６】本発明の実施例に係わる相変化メモリ装置でセンシング回路の動作タイミングを示す図である。
【図７】本発明の実施例に係わる相変化メモリ装置で電源生成回路に含まれる活性化制御部を示す図である。
【図８】本発明の実施例に係わる相変化メモリ装置の電源生成回路に含まれる電源センシング部の回路図である。
【図９】本発明の実施例に係わる相変化メモリ装置の温度補償制御電圧を示す図である。
【図１０】本発明の実施例に係わる相変化メモリ装置で温度補償制御電圧による電源制御信号の変化を示す動作タイミング図である。
【発明を実施するための形態】
【００２６】
下記では、図を参照しながら本発明の実施例を具体的に検討してみる。
【００２７】
図4は、本発明の実施例に係わる相変化メモリ装置を示すブロックダイヤグラムである。
【００２８】
図4を参照すれば、本発明の実施例に係わる相変化メモリ装置は電源生成回路100及び内部回路（センシング回路）200を含む。
【００２９】
電源生成回路100は、電源電圧VPPSAを生成して内部回路200へ供給する。
【００３０】
電源生成回路100は出力される電源電圧VPPSAがフィードバックされ、電源電圧VPPSAの電圧レベルが一定に維持されるようにする。
【００３１】
内部回路200は相変化メモリ装置に用いられる多様な回路になり得、本発明の実施例に係わる相変化メモリ装置ではセルアレイ230に含まれた単位セルUCに貯蔵されたデータをセンシングするためのセンシング回路を例示する。
【００３２】
電源生成回路100は、温度変化補償電圧生成部110、第1基準電圧発生部120、活性化制御部130、電源センシング部140、電源発生部150、及び電荷貯蔵素子C1を含む。
【００３３】
温度変化補償電圧生成部110は、温度変化に伴い電圧が変化する温度補償制御電圧VCTATを生成する。
【００３４】
例えば、温度補償制御電圧VCTATは、温度が高くなるに従い電圧が低減するように設定され得、逆に温度が高くなるに従い電圧が上昇するように設定され得る。
【００３５】
温度変化補償電圧生成部110は、温度補償制御電圧VCTATを電源センシング部140へ出力する。
【００３６】
第1基準電圧発生部120は、第1基準電圧VREFを生成する。
【００３７】
温度が一定であると仮定する場合、電源生成回路100は電源電圧VPPSAの電圧レベルを一定に維持しなければならない。電源電圧VPPSAのレベルが不安定であれば、内部回路200の動作が安定になり得ないためである。
【００３８】
第1基準電圧VREFは、電源生成回路100が電源電圧VPPSAを一定に維持できるようにする基準になる電圧を示す。
【００３９】
活性化制御部130は、活性化信号ACTSAを出力して電源センシング部140の動作の可否を制御する。
【００４０】
活性化制御部130は、第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLにより活性化信号ACTSAを生成する。
【００４１】
活性化信号ACTSAが活性化されると、電源センシング部140が動作を開始し、活性化信号ACTSAが非活性化されると、電源センシング部140が動作を終了する。
【００４２】
第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLは、下記で検討してみるセンシング回路200でセンシング動作の開始及び終了を制御する信号である。
【００４３】
本発明の実施例に係わる相変化メモリ装置は、センシング動作の開始及び終了を制御する信号を用いて電源生成回路100の動作の可否を制御する。
【００４４】
この場合、センシング回路200がセンシング動作を行う間には電源生成回路100が動作し、センシング回路200に電源電圧VPPSAを供給する。逆に、センシング回路200がセンシング動作を行わない間には、電源生成回路100が動作しないようにしてセンシング回路200に電源電圧VPPSAを供給しない。
【００４５】
電源センシング部140は、電源電圧VPPSA及び第1基準電圧VREFを差動増幅して電源制御信号SADETを生成する。
【００４６】
例えば、電源電圧VPPSAの電圧レベルが一定に維持される場合、第1基準電圧VREFとの差がないので差動増幅される量が少ない。差動増幅される量が少ないので、電源制御信号SADETの電圧レベルが低い。
【００４７】
その反面、電源電圧VPPSAの電圧レベルが急に高くなるか、または低くなる場合、第1基準電圧VREFとの差が大きくなる。差動増幅される量が大きくなるので、電源制御信号SADETの電圧レベルが高くなる。
【００４８】
電源制御信号SADETの電圧レベルに応じて電源発生部150が電源電圧VPPSAを駆動する量を制御することにより、電源電圧VPPSAを制御することができる。
【００４９】
電源センシング部140は温度補償制御電圧VCTATの入力を受けて、温度変化に伴い電源電圧VPPSAが活性化及び非活性化されるタイミングが変化することを防止する。
【００５０】
温度補償制御電圧VCTATは、温度変化に伴い電圧が変化する。
【００５１】
例えば、温度補償制御電圧VCTATは温度が高くなるに従い電圧が低減することもある。
【００５２】
電源センシング部140が生成する電源制御信号SADETが活性化及び非活性化されるタイミングは、温度によって影響を受ける。
【００５３】
図4に示されたブロックダイヤグラムのみ検討してみれば、電源制御信号SADETが活性化及び非活性化されるタイミングは電源電圧VPPSA及び第1基準電圧VREFの電圧レベルに応じて定められる。
【００５４】
しかし、実際回路では温度変化に伴い回路素子などの動作特性が変化するため、温度が低くなるか高くなると、正常な温度の時より活性化及び非活性化されるタイミングでディレーが発生することになる。
【００５５】
本発明の実施例に係わる相変化メモリ装置の電源センシング部140は、温度補償制御電圧VCTATに応じて差動増幅動作を制御するため、上記のようなディレーを最小化できるようになる。
【００５６】
電源センシング部140は、活性化信号ACTSAに応じて動作の可否が定められる。
【００５７】
例えば、活性化信号ACTSAが活性化されると、電源センシング部140が動作を開始し、活性化信号ACTSAが非活性化されると、電源センシング部140が動作を終了する。
【００５８】
電源発生部150は、電源制御信号SADETを駆動して電源電圧VPPSAを生成する。
【００５９】
電源発生部150は、複数の駆動素子を含むことができる。
【００６０】
電源発生部150の出力端子と接地端子との間には、電荷貯蔵素子が連結され得る。
【００６１】
例えば、電荷貯蔵素子C1はキャパシタを含むことができる。
【００６２】
電荷貯蔵素子C1は、電源電圧VPPSAに対応する電荷を貯蔵した上でセンシング回路200に供給する役割をする。
【００６３】
センシング回路200は電流センシング部210、伝達部220、セルアレイ230、センスアンプ240、及び第2基準電圧発生部250を含む。
【００６４】
電流センシング部210は、電源生成回路100から電源電圧VPPSAの供給を受ける。電流センシング部210は、電源電圧VPPSAを駆動してセンシング電流を生成する。電流センシング部210はセンシング電流をセルアレイ230に印加し、セルアレイ230の単位セルUCに含まれる相変化抵抗素子PCRの素子の状態に対応するセンシング電圧SAIを生成してセンスアンプ240に出力する。
【００６５】
例えば、電流センシング部210がセルアレイ230の単位セルUCに含まれる相変化抵抗素子PCRにセンシング電流を印加すると仮定する。
【００６６】
相変化抵抗素子PCRが高抵抗状態であれば、センシング電流と高抵抗状態に対応する抵抗値に従いセンシング電圧SAIが定められる。この場合、センシング電圧SAIは高電圧になる。
【００６７】
相変化抵抗素子PCRが低抵抗状態であれば、センシング電流と低抵抗状態に対応する抵抗値に従いセンシング電圧SAIが定められる。この場合、センシング電圧SAIは低電圧になる。
【００６８】
第2基準電圧発生部250は第2基準電圧VSAREFを生成する。
【００６９】
第2基準電圧VSAREFは、センスアンプ240に入力されるセンシング電圧SAIがどのようなデータなのか判別する基準になる電圧を示す。
【００７０】
例えば、第2基準電圧VSAREFは高抵抗状態に対応するセンシング電圧SAIと、低抵抗状態に対応するセンシング電圧SAIの中間値であり得る。
【００７１】
センスアンプ240は電流センシング部210からセンシング電圧SAIの入力を受け、第2基準電圧発生部250から第2基準電圧VSAREFの入力を受ける。
【００７２】
センスアンプ240は、センシング電圧SAIと第2基準電圧VSAREFを比較してデータを判別する。センスアンプ240は判別したセンシングデータSOBを相変化メモリ装置内の他の回路へ出力する。
【００７３】
例えば、センスアンプ240はセンシング電圧SAIが第2基準電圧VSAREFよりも大きければ、センシングデータSOBをデータ「0」に判別することができる。逆に、センスアンプ240はセンシング電圧SAIが第2基準電圧VSAREFよりも小さければ、センシングデータSOBをデータ「1」に判別することができる。
【００７４】
電流センシング部210は第1クランピング制御信号CLMPRE、第2クランピング制御信号CLMBL、電流駆動信号SAILD、及び電流プリチャージ信号SAIPREの入力を受ける。電流センシング部210はこの信号などにより動作タイミングが制御される。
【００７５】
セルアレイ230は一つ以上の単位セルUCを含む。一つ以上の単位セルUCに対しセンシング動作を行うときは、特定単位セルUCに対し選択的にセンシング動作が行われ得る。伝達部220は電流センシング部210とセルアレイ230の間を連結する。伝達部220は、セルアレイ230の特定単位セルUCにのみセンシング電流を印加するようにすることができる。
【００７６】
セルアレイ230は一つ以上の単位セルUCを含む。それぞれの単位セルUCは相変化抵抗素子PCR及びスイッチング素子を含むことができる。例えば、スイッチング素子はダイオードDであり得る。
【００７７】
図5は、本発明の実施例に係わる相変化メモリ装置でセンシング回路200を示す。
【００７８】
図5を参照すれば、本発明の実施例に係わる相変化メモリ装置のセンシング回路200は電流センシング部210、伝達部220、セルアレイ230、センスアンプ240、及び第2基準電圧発生部250を含む。
【００７９】
センシング回路200は電源生成回路100から電源電圧VPPSAの供給を受ける。
【００８０】
センシング回路200の電流センシング部210は、電源電圧VPPSAを用いてセルアレイ230の単位セルUCに貯蔵されたデータをセンシングする。
【００８１】
電流センシング部210は電流駆動信号SAILD、電流プリチャージ信号SAIPRE、第1クランピング制御信号CLMPRE、及び第2クランピング制御信号CLMBLの入力を受ける。
【００８２】
電流センシング部210は、この信号などによりセンシング動作が制御される。
【００８３】
電流センシング部210はPMOSトランジスタP1、PMOSトランジスタP2、PMOSトランジスタP3及びNMOSトランジスタN1、NMOSトランジスタN2を含む。
【００８４】
PMOSトランジスタP1のドレーン端子は、電源生成回路100の出力端子と連結されて電源電圧VPPSAが供給され、ゲート端子には電流駆動信号SAILDが入力され、ソース端子は電流センシング部210の出力端子及びNMOSトランジスタN1のドレーン端子と連結される。
【００８５】
PMOSトランジスタP2のドレーン端子は、電源生成回路100の出力端子と連結されて電源電圧VPPSAが供給され、ゲート端子には電流プリチャージ信号SAIPREが入力され、ソース端子は電流センシング部210の出力端子及びNMOSトランジスタN1のドレーン端子と連結される。
【００８６】
PMOSトランジスタP1及びPMOSトランジスタP2は、ドレーン端子に電源電圧VPPSAが供給され、ゲート端子に入力されるそれぞれの信号に従い電源電圧VPPSAを駆動し、NMOSトランジスタN1に伝達する役割をする。
【００８７】
NMOSトランジスタN1のドレーン端子は、電流センシング部210の出力端子及びPMOSトランジスタP1及びPMOSトランジスタP2のソース端子と連結され、ゲート端子には第2クランピング制御信号CLMBLが入力され、ソース端子は伝達部220と連結される。
【００８８】
NMOSトランジスタN1は、PMOSトランジスタP1及びPMOSトランジスタP2により駆動された電源電圧VPPSAを第2クランピング制御信号CLMBLに従い伝達部220へ伝達する。
【００８９】
PMOSトランジスタP3はドレーン端子に電源電圧VDDが供給され、ゲート端子に第2クランピング制御信号CLMBLが入力され、ソース端子がNMOSトランジスタN2と連結される。
【００９０】
NMOSトランジスタN2はドレーン端子がPMOSトランジスタP3のソース端子と連結され、ゲート端子に第1クランピング制御信号CLMPREが入力され、ソース端子が伝達部220と連結される。
【００９１】
PMOSトランジスタP3及びNMOSトランジスタN2は、それぞれ第2クランピング制御信号CLMBL及び第1クランピング制御信号CLMPREに従い電源電圧VDDを伝達部220へ伝達する役割をする。
【００９２】
伝達部220は、電流センシング部210を介して入力される電源電圧VPPSAまたは電源電圧VDDをセルアレイ230へ伝達する役割をする。
【００９３】
伝達部220は一つ以上のスイッチング素子を含むことができる（図示しない）。
【００９４】
例えば、伝達部220は電流センシング部210からセルアレイ230を順方向にするダイオード素子を含むことができる。
【００９５】
さらに、伝達部220はトランジスタ素子を含むことができる。トランジスタ素子はドレーン端子が電流センシング部210と連結され、ソース端子がセルアレイ230に連結され、ゲート端子にスイッチングを制御する信号が入力され得る。
【００９６】
セルアレイ230は一つ以上の単位セルUCを含むことができる。図5には一つの単位セルUCを代表的に図示した。
【００９７】
単位セルUCは相変化抵抗素子PCR及びスイッチング素子を含むことができる。例えば、スイッチング素子はダイオードD素子であり得る。
【００９８】
ダイオードD素子はビットラインBLからワードラインWLの方向を順方向にして連結され得る。
【００９９】
第2基準電圧発生部250は、第2基準電圧VSAREFを生成してセンスアンプ240に供給する。
【０１００】
センスアンプ240は第2基準電圧VSAREFと電流センシング部210から出力されるセンシング電圧SAIを比較してセンシングデータSOBを判別する。
【０１０１】
例えば、センシング電圧SAIが第2基準電圧VSAREFよりも大きければ、センシングデータSOBをデータ「0」に判別し、センシング電圧SAIが第2基準電圧VSAREFよりも小さければ、センシングデータSOBをデータ「1」に判別する。
【０１０２】
図6は、本発明の実施例に係わる相変化メモリ装置でセンシング回路200の動作タイミングを示す。
【０１０３】
図6を参照すれば、本発明の実施例に係わる相変化メモリ装置のセンシング回路200は、t1区間で第1クランピング制御信号CLMPRE、第2クランピング制御信号CLMBL、電流プリチャージ信号SAIPREはローレベルで入力され、電流駆動信号SAILDはハイレベルで入力される。
【０１０４】
この場合、PMOSトランジスタP1はターンオフされ、PMOSトランジスタP2はターンオンされ、PMOSトランジスタP3はターンオンされ、NMOSトランジスタN1はターンオフされ、NMOSトランジスタN2はターンオフされる。
【０１０５】
電源生成回路100で供給される電源電圧VPPSAはPMOSトランジスタP2により駆動され、センシング電圧SAIは電源電圧VPPSAにプリチャージされる。しかし、NMOSトランジスタN1がターンオフされるので、電源電圧VPPSAがセルアレイ230に供給され得ない。
【０１０６】
PMOSトランジスタP3はターンオンされるが、NMOSトランジスタN2はターンオフされるので、電源電圧VDDがセルアレイ230に供給されることもない。
【０１０７】
この場合、セルアレイ230に含まれた単位セルUCに流れる相変化抵抗電流IRGSTは0(A)となる。
【０１０８】
本発明の実施例に係わる相変化メモリ装置のセンシング回路200は、t2区間で第1クランピング制御信号CLMPREがローレベルからハイレベルに遷移する。NMOSトランジスタN2がターンオンされる。
【０１０９】
PMOSトランジスタP3及びNMOSトランジスタN2がターンオンされると、電源電圧VDDがセルアレイ230に供給される。
【０１１０】
この場合、電源電圧VDDによりセルアレイ230に含まれた単位セルUCに相変化抵抗電流IRGSTが流れるようになる。
【０１１１】
本発明の実施例に係わる相変化メモリ装置のセンシング回路200は、t3区間で第2クランピング制御信号CLMBLがローレベルからハイレベルに遷移する。PMOSトランジスタP3がターンオフされ、NMOSトランジスタN1がターンオンされる。
【０１１２】
PMOSトランジスタP3がターンオフされるので、電源電圧VDDはこれ以上セルアレイ230に供給されない。
【０１１３】
NMOSトランジスタN1がターンオンされるので、PMOSトランジスタP2により駆動された電源電圧VPPSAがセルアレイ230に供給される。
【０１１４】
この場合、電源電圧VPPSAによりセルアレイ230に含まれた単位セルUCに相変化抵抗電流IRGSTが流れることになる。
【０１１５】
例えば、電源電圧VPPSAの電圧レベルが電源電圧VDDの電圧レベルよりも高いと仮定すると、相変化抵抗電流IRGSTの値はt2区間よりt3区間でさらに大きくなる。
【０１１６】
本発明の実施例に係わる相変化メモリ装置のセンシング回路200は、t4区間で第1クランピング制御信号CLMPREがハイレベルからローレベルに遷移し、電流プリチャージ信号SAIPREがローレベルからハイレベルに遷移し、電流駆動信号SAILDがハイレベルからローレベルに遷移する。NMOSトランジスタN2がターンオフされ、PMOSトランジスタP2がターンオフされ、PMOSトランジスタP1がターンオンされる。
【０１１７】
PMOSトランジスタP3及びNMOSトランジスタN2がターンオフされるので、電源電圧VDDはセルアレイ230に供給されない。その反面、PMOSトランジスタP2はターンオフされるが、PMOSトランジスタP1がターンオンされるので、PMOSトランジスタP1により電源電圧VPPSAが駆動されてセルアレイ230に供給される。
【０１１８】
この場合、電源電圧VPPSAによりセルアレイ230に含まれた単位セルUCには相変化抵抗電流IRGSTが流れるようになる。
【０１１９】
例えば、PMOSトランジスタP1とPMOSトランジスタP2の駆動能力が同一であると仮定すると、t3区間とt4区間のあいだには同一の相変化抵抗電流IRGSTが流れるようになる。
【０１２０】
本発明の実施例に係わる相変化メモリ装置のセンシング回路200はt5区間で第2クランピング制御信号CLMBLがハイレベルからローレベルに遷移し、電流プリチャージ信号SAIPREがハイレベルからローレベルに遷移し、電流駆動信号SAILDがローレベルからハイレベルに遷移する。その結果、PMOSトランジスタP3がターンオンされ、NMOSトランジスタN1がターンオフされ、PMOSトランジスタP2がターンオンされ、PMOSトランジスタP1がターンオフされる。
【０１２１】
NMOSトランジスタN1がターンオフされるので、電流センシング部210からセルアレイ230にこれ以上電源電圧VPPSAが供給されない。PMOSトランジスタP3はターンオンされるが、NMOSトランジスタN2がターンオフされた状態なので、電流センシング部210からセルアレイ230に電源電圧VDDも供給されない。
【０１２２】
即ち、t5区間でセルアレイ230には電源電圧VPPSAまたは電源電圧VDDが供給されないので、相変化抵抗素子PCRに流れる相変化抵抗電流IRGSTが流れなくなる。
【０１２３】
上記内容から、セルアレイ230に電源電圧VPPSAまたは電源電圧VDDが供給される区間はt2区間からt4区間までであることが分かる。
【０１２４】
再言すれば、セルアレイ230に電源電圧VPPSAまたは電源電圧VDDが供給され、相変化抵抗電流IRGSTの流れる区間はt2区間からt4区間までである。この区間のあいだ相変化抵抗素子PCRに相変化抵抗電流IRGSTが流れてセンシング動作がなされるので、この区間を「センシング区間」に定義することができる。
【０１２５】
センシング区間のあいだ相変化抵抗素子PCRに相変化抵抗電流IRGSTが流れると、相変化抵抗素子PCRの抵抗値に対応するセンシング電圧SAIが電流センシング部210の出力端子に出力される。
【０１２６】
センスアンプ240はセンシング電圧SAIと第2基準電圧発生部250から入力される第2基準電圧VSAREFを比較してセンシングデータSOBを判別する。
【０１２７】
さらに、センシング回路200に電源電圧VPPSAを供給する電源生成回路100はセンシング区間のあいだにのみ電源電圧VPPSAを供給すれば良い。即ち、電源生成回路100はセンシング区間を除いた残りの区間のあいだには電源電圧VPPSAを供給してもセンシング回路200が電源電圧VPPSAを用いない。従って、センシング区間を除いた残りの区間のあいだには電源電圧VPPSAを供給しないのが消費電力を低減させ得る。
【０１２８】
本発明の実施例に係わる相変化メモリ装置では、センシング区間のあいだ活性化される信号を活性化信号ACTSAに定義する。
【０１２９】
例えば、本発明の実施例に係わる相変化メモリ装置の活性化信号ACTSAは、第1クランピング制御信号CLMPREがローレベルからハイレベルに遷移するタイミングに活性化され、第2クランピング制御信号CLMBLがハイレベルからローレベルに遷移するタイミングに非活性化されるように生成され得る。
【０１３０】
図7は、本発明の実施例に係わる相変化メモリ装置で電源生成回路100に含まれる活性化制御部130を示す。
【０１３１】
図7を参照すれば、活性化制御部130は電源センシング部140に活性化信号ACTSAを出力する。
【０１３２】
電源生成回路100は、活性化信号ACTSAに従い電源電圧VPPSAの生成可否が制御される。
【０１３３】
例えば、電源センシング部140は活性化信号ACTSAが非活性化されて入力されると、電源制御信号SADETを生成しない。電源制御信号SADETが生成されないと、電源発生部150は電源電圧VPPSAを生成しない。その結果、電源生成回路100がセンシング回路200に電源電圧VPPSAを供給しないようにすることができる。
【０１３４】
活性化制御部130は、本発明の実施例に係わる相変化メモリ装置内部の多様な信号を組み合わせて活性化信号ACTSAを生成することができる。
【０１３５】
例えば、活性化制御部130は第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLを用いて活性化信号ACTSAを生成することができる。
【０１３６】
活性化制御部130は論理素子NOR及びインバータINV1を含むことができる。
【０１３７】
論理素子NORは、第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLの入力を受け、NOR論理演算を行う。
【０１３８】
インバータINV1は、論理素子NORから出力された信号を反転して駆動する。
【０１３９】
図5を再び参照すれば、t1区間で第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLが全てローレベルで入力されるとき、論理素子NORはこれら信号をノア演算してハイレベルの信号を出力する。インバータINV1はハイレベルの信号を反転してローレベルに駆動する。その結果、活性化信号ACTSAはローレベルとなる。
【０１４０】
t2区間で第1クランピング制御信号CLMPREがハイレベルで入力され、第2クランピング制御信号CLMBLがローレベルで入力されるとき、論理素子NORはこれら信号を論理演算してローレベルの信号を出力する。インバータINV1はローレベルの信号を反転してハイレベルで駆動する。その結果、活性化信号ACTSAはハイレベルとなる。
【０１４１】
t3区間で第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLがハイレベルで入力されるとき、論理素子NORはこれら信号を論理演算してローレベルの信号を出力する。インバータINV1はローレベルの信号を反転してハイレベルに駆動する。その結果、活性化信号ACTSAはハイレベルとなる。
【０１４２】
t4区間で第1クランピング制御信号CLMPREがローレベルで入力され、第2クランピング制御信号CLMBLがハイレベルで入力されるとき、論理素子NORはこれら信号を論理演算してローレベルの信号を出力する。インバータINV1はローレベルの信号を反転してハイレベルに駆動する。その結果、活性化信号ACTSAはハイレベルとなる。
【０１４３】
t5区間で第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLがローレベルで入力されるとき、論理素子NORはこれら信号を論理演算してハイレベルの信号を出力する。インバータINV1はハイレベルの信号を反転してローレベルに駆動する。その結果、活性化信号ACTSAはローレベルとなる。
【０１４４】
このように、活性化制御部130は第1クランピング制御信号CLMPRE及び第2クランピング制御信号CLMBLからセンシング区間（t2区間からt4区間まで）のあいだのみ活性化される活性化信号ACTSAを生成することができる。
【０１４５】
図8は、本発明の実施例に係わる相変化メモリ装置の電源生成回路100に含まれる電源センシング部140の回路図である。
【０１４６】
図8を参照すれば、電源センシング部140は比較電圧提供部141、差動増幅部142、及びセンシング信号出力部143を含む。
【０１４７】
電源センシング部140は電源発生部150から出力される電源電圧VPPSAがフィードバックされて入力され、入力制御信号INL1〜INL3が入力され、活性化信号ACTSA、温度補償制御電圧VCTAT及び第1基準電圧VREFが入力される。
【０１４８】
比較電圧提供部141は一つ以上のMOSトランジスタを含むことができる。
【０１４９】
例えば、図8にはNMOSトランジスタN8〜N10が図示されたが、PMOSトランジスタが用いられることもあり、NMOSトランジスタの個数も変更可能である。
【０１５０】
図8を参照すれば、比較電圧提供部141はNMOSトランジスタN8〜N10を含む。
【０１５１】
NMOSトランジスタN8〜N10は直列に連結され、それぞれのゲート端子に入力制御信号INL1〜INL3が入力される。
【０１５２】
比較電圧提供部141は、NMOSトランジスタN8〜N10のゲート端子に入力される入力制御信号INL1〜INL3の電圧レベルに応じて出力される比較電圧DETの電圧レベルが定められる。
【０１５３】
例えば、入力制御信号INL1〜INL2の電圧レベルが高いと、電源電圧VPPSAが充分供給されるので、比較電圧DETの電圧レベルが高くなり得る。入力制御信号INL3の電圧レベルが高いと、接地電圧端子に電流が流れることになるので、比較電圧DETの電圧レベルが低くなり得る。
【０１５４】
差動増幅部142は、比較電圧提供部141から提供された比較電圧DETと、第1基準電圧発生部120から提供された第1基準電圧VREFの入力を受け、これらを差動増幅する。
【０１５５】
さらに、差動増幅部142は活性化信号ACTSA及び温度補償制御電圧VCTATの入力を受け、この信号などに従い動作タイミングが制御される。
【０１５６】
差動増幅部142はNMOSトランジスタN3、N4のゲート端子にそれぞれ比較電圧DET及び第1基準電圧VREFが入力される。差動増幅部142はNMOSトランジスタN6のゲート端子に温度補償制御電圧VCTATが入力される。差動増幅部142はNMOSトランジスタN7のゲート端子に活性化信号ACTSAが入力される。
【０１５７】
差動増幅部142はNMOSトランジスタN3、N4のソース端子とNMOSトランジスタN6のドレーン端子が連結される。そして、NMOSトランジスタN6のソース端子はNMOSトランジスタN7のドレーン端子と連結される。NMOSトランジスタN7のソース端子は接地電圧端子と連結される。
【０１５８】
温度補償制御電圧VCTATの電圧レベルに応じて差動増幅部142の出力端子に出力されるセンシング信号DETCMの電圧レベルが制御される。
【０１５９】
例えば、温度補償制御電圧VCTATの電圧レベルが低くなると、センシング信号DETCMの電圧レベルが高くなり得る。
【０１６０】
活性化信号ACTSAの電圧レベルに応じて差動増幅部142の出力端子に出力されるセンシング信号DETCMの電圧レベルが制御される。
【０１６１】
例えば、活性化信号ACTSAが活性化され、NMOSトランジスタN7がターンオンされると、差動増幅部142は増幅動作を行ってセンシング信号DETCMを出力する。
【０１６２】
その反面、活性化信号ACTSAが非活性化されNMOSトランジスタN7がターンオフされると、差動増幅部142は増幅動作を中断する。増幅動作が行われないと、センシング信号DETCMの電圧レベルが0(V)で出力されるので、電源制御信号SADET及び電源電圧VPPSAが全て生成されなくなる。
【０１６３】
センシング信号出力部143は、センシング信号DETCMを駆動して電源制御信号SADETを出力する。
【０１６４】
センシング信号出力部143は一つ以上のMOSトランジスタを含むことができる。
【０１６５】
例えば、図8を参照すれば、センシング信号出力部143はPMOSトランジスタP6、P7及びNMOSトランジスタN11、N12を含むことができる。
【０１６６】
さらに、センシング信号出力部143はインバータINV2を含むことができる。
【０１６７】
センシング信号出力部143のPMOSトランジスタP6は、ドレーン端子が電源電圧VDDが供給される端子に連結され、ゲート端子は接地電圧端子に連結され、ソース端子はPMOSトランジスタP7のドレーン端子に連結される。
【０１６８】
PMOSトランジスタP6のゲート端子が接地電圧端子に連結されるので、PMOSトランジスタP6は電源電圧VDDを駆動してPMOSトランジスタP7のドレーン端子に提供する。
【０１６９】
PMOSトランジスタP7は、ドレーン端子にPMOSトランジスタP6により駆動された電源電圧VDDが供給され、ゲート端子にセンシング信号DETCMが入力され、ソース端子はNMOSトランジスタN11のドレーン端子に連結される。
【０１７０】
NMOSトランジスタN12はドレーン端子がNMOSトランジスタN11のソース端子と連結され、ゲート端子に電源電圧VDDが供給され、ソース端子は接地電圧端子に連結される。
【０１７１】
NMOSトランジスタN12はゲート端子に供給される電源電圧VDDにより駆動され、NMOSトランジスタN12のドレーン端子からソース端子に電流を通過させる。
【０１７２】
センシング信号出力部143はセンシング信号DETCMがハイレベルで入力されると、PMOSトランジスタP7がターンオフされ、NMOSトランジスタN11がターンオンされる。この場合、NMOSトランジスタN12により電流が接地電圧端子に流れてしまうので、NMOSトランジスタN11のドレーン端子は接地電圧レベル、即ちローレベルとなる。インバータINV2はローレベルの信号を反転駆動して電源制御信号SADETをハイレベルで出力する。
【０１７３】
その反面、センシング信号出力部143はセンシング信号DETCMがローレベルで入力されると、PMOSトランジスタP7がターンオンされ、NMOSトランジスタN11がターンオフされる。この場合、PMOSトランジスタP6により電源電圧VDDが供給されるので、PMOSトランジスタP7のソース端子はハイレベルとなる。インバータINV2はハイレベルの信号を反転駆動して電源制御信号SADETをローレベルで出力する。
【０１７４】
電源発生部150は、電源制御信号SADETに従い電源電圧VPPSAを生成する。
【０１７５】
図9は、本発明の実施例に係わる相変化メモリ装置の温度補償制御電圧VCTATを示す。
【０１７６】
図9を参照すれば、本発明の実施例に係わる相変化メモリ装置の温度変化補償電圧生成部110は、温度補償制御電圧VCTATが温度の上昇に伴い電圧が低減するように生成する。
【０１７７】
本発明の実施例に係わる相変化メモリ装置の温度変化補償電圧生成部110には、温度の上昇に伴い電圧が低減するようにする回路は多様な回路が用いられ得る。
【０１７８】
図10は、本発明の実施例に係わる相変化メモリ装置で温度補償制御電圧VCTATによる電源制御信号SADETの変化を示す動作タイミング図である。
【０１７９】
図10には、従来技術に従い温度補償制御電圧VCTATを用いず、電源制御信号SADETを生成する場合と、本発明の実施例に係わる相変化メモリ装置の温度補償制御電圧VCTATを用いて、電源制御信号SADETを生成する場合を比較して示した。
【０１８０】
図10を参照すれば、T0タイミングに活性化信号ACTSAが活性化されると、電源センシング部140が増幅動作を開始する。
【０１８１】
従来技術に従い温度補償制御電圧VCTATを用いない場合、相変化メモリ装置の電源センシング部140は次のように電源制御信号SADETの活性化タイミングを制御する。
(1)摂氏25度で、相変化メモリ装置の電源センシング部140はT3タイミングに電源制御信号SADETが活性化されるように制御する。
(2)摂氏零下40度で、相変化メモリ装置の電源センシング部140は摂氏25度の場合よりもG1ほど早いT1タイミングに電源制御信号SADETが活性化されるように制御する。
(3)摂氏125度で、相変化メモリ装置の電源センシング部140は摂氏25度の場合よりもG2ほど遅くT5タイミングに電源制御信号SADETが活性化されるように制御する。
【０１８２】
理想的には、温度補償制御電圧VCTATは温度変化に拘わらず、一定のタイミングに活性化されるのが好ましい。
【０１８３】
例えば、温度補償制御電圧VCTATは摂氏零下40度、摂氏25度及び摂氏125度で、全てT3タイミングに活性化されるのが好ましい。
【０１８４】
本発明の実施例に係わって温度補償制御電圧VCTATを用いる場合、図8を再び参照すれば、電源センシング部140の差動増幅部142は温度が上昇するほど、NMOSトランジスタN6のゲート端子に入力される温度補償制御電圧VCTATの電圧レベルが低くなる。この場合、NMOSトランジスタN3、N4の共通ソース端子の電圧レベルは温度が上昇するに伴い徐々に落ちることになる。
【０１８５】
即ち、本発明の実施例に係わる相変化メモリ装置は温度が上昇するに伴い電源制御信号SADETが鈍感に反応するように制御することにより、温度変化に伴う電源制御信号SADETの変化幅を最小化する長所がある。
【０１８６】
具体的に、本発明の実施例に係わる相変化メモリ装置の電源センシング部140は、次のように電源制御信号SADETの活性化タイミングを制御する。
(1)摂氏25度で、相変化メモリ装置の電源センシング部140はT3タイミングに電源制御信号SADETが活性化されるように制御する。常温では、従来技術に係わる相変化メモリ装置と本発明の実施例に係わる相変化メモリ装置の電源制御信号SADETが活性化されるタイミングに差がない。
(2)摂氏零下40度で、相変化メモリ装置の電源センシング部140は摂氏25度の場合よりもG3ほど早いT2タイミングに電源制御信号SADETが活性化されるように制御する。
(3)摂氏125度で、相変化メモリ装置の電源センシング部140は摂氏25度の場合よりもG4ほど遅いT4タイミングに電源制御信号SADETが活性化されるように制御する。
【０１８７】
その結果、本発明の実施例に係わる相変化メモリ装置は、従来技術に比べ摂氏零下40度ではD1ほどの遅延を縮小させることができ、摂氏125度ではD2ほどの遅延を縮小させることができるようになる。
【符号の説明】
【０１８８】
100        ：電源生成回路
110        ：温度変化補償電圧生成部
120        ：第1基準電圧発生部
130        ：活性化制御部
140        ：電源センシング部
141        ：比較電圧提供部
142        ：差動増幅部
143        ：センシング信号出力部
150        ：電源発生部
200        ：内部回路
210        ：電流センシング部
220        ：伝達部
230        ：セルアレイ
240        ：センスアンプ
250        ：第2基準電圧発生部
CLMBL    ：第2クランピング制御信号
CLMPRE    ：第1クランピング制御信号
SAILD      ：電流駆動信号
SAIPRE    ：電流プリチャージ信号
INL        ：入力制御信号
VCTAT      ：温度補償制御電圧
VREF      ：第1基準電圧
VSAREF    ：第2基準電圧
ACTSA      ：活性化信号
DETCM    ：センシング信号
SADET    ：電源制御信号
VPPSA      ：高電源電圧
VDD        ：電源電圧
SAI        ：センシング電圧
SOB        ：センシングデータ
BL        ：ビットライン
WL        ：ワードライン
PCR        ：相変化抵抗素子
D          ：ダイオード
UC        ：単位セル
【図１ａ】
2011248987.tif 000003
【図１ｂ】
2011248987.tif 000004
【図２ａ】
2011248987.tif 000005
【図２ｂ】
2011248987.tif 000006
【図３】
2011248987.tif 000007
【図４】
2011248987.tif 000008
【図５】
2011248987.tif 000009
【図６】
2011248987.tif 000010
【図７】
2011248987.tif 000011
【図８】
2011248987.tif 000012
【図９】
2011248987.tif 000013
【図１０】
2011248987.tif 000014