(57)【要約】【課題】スイッチング素子の発熱をおさえ、高効率のスイッチング回路を提供する。【解決手段】入力端子２と出力端子３の間に設けたスイッチング回路１において、入力端子側に設けられた第１のスイッチング素子４と、第１のスイッチング素子の入力側に接続された第２のスイッチング素子５と、第２のスイッチング素子の入力側に接続された第３のスイッチング素子８と、を備え、第２のスイッチング素子５にて、第１のスイッチング素子４の入力信号の電流を強制的に引き抜き、更に、第３のスイッチング素子８にて、第２のスイッチング素子ゲート端子５に入力される電流を高速に引き抜くことによって、第１のスイッチング素子５の発熱量をおさえ、スイッチング回路１の効率を高めることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と出力端子の間に設けたスイッチング回路において、
入力端子側に設けられた第１のスイッチング素子と、
前記第１のスイッチング素子の入力側に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の入力側に接続された第３のスイッチング素子と、
を有するスイッチング回路。
【請求項２】
前記第１のスイッチング素子が電解効果型トランジスタ（ＦＥＴ）で構成され、
前記第２のスイッチング素子が電解効果型トランジスタ（ＦＥＴ）で構成され、
前記第３のスイッチング素子がバイポーラ型トランジスタで構成されることを特徴とする請求項１に記載のスイッチング回路。
【請求項３】
前記第１のスイッチング素子のゲート端子に並列に接続された抵抗とインダクタを有すことを特徴とする請求項１乃至２に記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力パルスに従ったタイミングでスイッチング素子をＯＮ／ＯＦＦさせ、スイッチングスイッチング素子に接続された負荷に同タイミングで電力を断続的に印可、及び遮断させるスイッチング回路に関するものである。
【背景技術】
【０００２】
従来のスイッチング回路は、高速にスイッチング動作をさせるため、出力側のスイッチング動作をさせる第１のスイッチング素子の入力側に、第２のスイッチング素子を設けるという構成であった。（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２７６３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の構成では、入力容量の大きいスイッチング素子の場合、スイッチング速度が低下し、第１のスイッチング素子の発熱量が増え、またスイッチング回路のスイッチング効率が悪化するという課題を有していた。
本発明は、前記従来の課題を解決するもので、より高速に第１のスイッチング素子を動作させることにより、第１のスイッチング素子のスイッチング損失を抑え、スイッチング回路の効率を改善することを目的とする。
【課題を解決するための手段】
【０００５】
前記従来の課題を解決するために、本発明のスイッチング回路は、入力端子と出力端子の間に設けたスイッチング回路において、入力端子側に設けられた第１のスイッチング素子と、前記第１のスイッチング素子の入力側に接続された第２のスイッチング素子と、前記第２のスイッチング素子の入力側に接続された第３のスイッチング素子と、を有することを特徴としたものである。
また、本発明は、前記第１のスイッチング素子が電解効果型トランジスタ（ＦＥＴ）で構成され、前記第２のスイッチング素子が電解効果型トランジスタ（ＦＥＴ）で構成され、前記第３のスイッチング素子がバイポーラ型トランジスタで構成されること、を特徴としたものである。
【０００６】
また、本発明は、前記第１のスイッチング素子のゲート端子に並列に接続された抵抗とインダクタを有すこと、を特徴としたものである。
【発明の効果】
【０００７】
本発明のスイッチング回路によれば、第２のスイッチング素子にて、第１のスイッチング素子の入力信号により蓄積された電荷（ゲート端子に蓄積された電荷）を強制的に引き抜き、更に、第３のスイッチング素子にて、第２のスイッチング素子ゲート端子に蓄積された電荷を高速に引き抜くことによって、より高速に第１のスイッチング素子を動作させることにより、第１のスイッチング素子のスイッチング損失を抑え、スイッチング回路の効率を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１におけるスイッチング回路の構成図
【図２】本発明の実施の形態２における電源回路の構成図
【発明を実施するための形態】
【０００９】
以下に、本発明のスイッチング回路の実施の形態を図面とともに詳細に説明する。
（実施の形態１）
図１は、本発明の第１の実施の形態におけるスイッチング回路の構成図を示す。
スイッチング回路１は、入力端子２、および入力端子３が設けられている。出力端子３には、第１のスイッチング素子４が接続されている。本実施の形態においては、第１のスイッチング素子４は、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｅｒ、以下ＦＥＴと略記する）を用い、ＦＥＴのドレイン端子と、ソース端子を出力端子３とした。
また、第１のスイッチング素子４の入力側には、第２のスイッチング素子５を接続した。本実施の形態においては、第２のスイッチング素子４は、ＦＥＴを用いた。第１のスイッチング素子（ＦＥＴ）４のゲート端子は、並列に接続されたインダクタであるフェライトコア６と抵抗７を介して、第２のスイッチング素子（ＦＥＴ）５のソース端子に接続されている。また、第２のスイッチング素子５の入力側には、第３のスイッチング素子８を接続した。本実施の形態１においては、第３のスイッチング素子８は、バイポーラ型トランジスタ、さらに具体的には、ｎｐｎ型トランジスタを用いた。第２のスイッチング素子（ＦＥＴ）５のゲート端子は、第３のスイッチング素子８のコレクタ端子に接続されている。また、入力端子２は、抵抗１０を介し、第２のスイッチング素子（ＦＥＴ）のゲート端子に接続されている。また、抵抗７と抵抗１０の間には、ダイオード１１が接続されている。また、第１のスイッチング素子（ＦＥＴ）４のソース端子は接地されており、第２のスイッチング素子（ＦＥＴ）５のドレイン端子は、抵抗１３を介し接地され、第３のスイッチング素子（ｎｐｎ型トランジスタ）８のエミッタ端子はキャパシタ１２を介して接地されている。
【００１０】
また、第１のスイッチング素子（ＦＥＴ）４のゲート端子とソース端子間に抵抗１４が接続されている。また、第３のスイッチング素子（ｎｐｎ型トランジスタ）８のエミッタ側に負極（―極）、キャパシタ１２の接地された側に正極（＋極）となるように直流電源１５を接続されている。
【００１１】
本実施の形態１における回路構成に関して、具体的には以下のようなものを用いた。
第１のスイッチング素子４（ＦＥＴ）はフェアチャイルド製ｎチャンネルＭＯＳ型ＦＥＴ（型番：ＦＤＡ５０Ｎ５０）、第２のスイッチング素子５（ＦＥＴ）は、ローム製ｐチャンネルＭＯＳ型ＦＥＴ（型番：ＲＳＳ０９０Ｐ０３）、第３のスイッチング素子（ｎｐｎ型トランジスタ）はローム社製ｎｐｎ型バイポーラ型トランジスタ（型番：２ＳＤ２６７３）を用いた。
また、フェライトコア６は、太陽誘電製のフェライトコア（２６０［ｎＨ］）、抵抗７はパナソニック製チップ抵抗（３３［ｏｈｍ］）、抵抗１０はパナソニック製チップ抵抗（１２［ｏｈｍ］）、ダイオード１１は、新電元製ダイオード（Ｄ１ＮＳ４）、キャパシタ１２は村田製作所製チップキャパシター（４７［ｕＦ］）、抵抗１３はパナソニック製チップ抵抗（１２［ｏｈｍ］）、抵抗１４はパナソニック製チップ抵抗（１０［ｋｏｈｍ］）を用いた。また、直流電源１５は、７［Ｖ］（極性は、前述のように、第３のスイッチング素子（ｎｐｎ型トランジスタ）８のエミッタ側に負極（―極）になるように接続）を用いた。
【００１２】
以上のように、実施の形態１においては、第１のスイッチング素子４の入力側に第２のスイッチング素子５を接続し、更に、第２のスイッチング素子５の入力側に第３のスイッチング素子８を接続することによって、第２のスイッチング素子５にて、第１のスイッチング素子４の入力信号の電流ゲート端子に入力される電流を強制的に引き抜き、更に、第３のスイッチング素子８にて、第２のスイッチング素子ゲート端子５に蓄積された電荷を高速に引き抜くことによって、より高速に第１のスイッチング素子を動作させることができ、第１のスイッチング素子のスイッチング損失を抑え、スイッチング回路の効率を改善することができる。
【００１３】
また、本実施の形態１においては、第３のスイッチング素子８は、第１のスイッチング素子４や第２のスイッチング素子８のモノポーラ型トランジスタではなく、バイポーラ型トランジスタ（本実施の形態１ではｎｐｎ型トランジスタ）を用いた。これは、バイポーラ型トランジスタは電流駆動型のスイッチング特性を持つからである。
その動作を以下に詳細を説明する。第３のスイッチング素子８にバイポーラ型トランジスタであるｎｐｎ型トランジスタを用いた場合、第３のスイッチング素子８は、ベース端子とエミッタ端子に流れる電流が上昇し始めると、ベース端子とエミッタ端子間の電圧はある一定の電圧（本実施例では約０．６［Ｖ］）以上昇せず、それ以上の電圧に上昇しようとすると、ベース電流が増加し、コレクタ端子側から電流を引き込んでくる動作を行う。即ち、第２のスイッチング素子５のドレイン端子、及び第１のスイッチング素子４のゲート端子の動作電流が上昇し始めると、この第３のスイッチング素子８であるｎｐｎ型トランジスタのコレクタ側からの電流を加速的に引き込んでくるため、第１のスイッチング素子４、第２のスイッチング素子５をより高速に動作させることが出来る。
【００１４】
一方、第３のスイッチング素子８に、ＭＯＳ−ＦＥＴ型トランジスタ等のモノポーラ型トランジスタを用いた場合は、第２のスイッチング素子５のドレイン端子、及び第１のスイッチング素子４のゲート端子の動作電流が上昇し始めると、第２のスイッチング素子５のドレイン電圧が上昇し、第３のスイッチング素子８はＯＮして第２のスイッチング素子５のゲート電荷をひき抜こうとする、しかし第２のスイッチング素子５のドレイン電圧が上昇することによりスイッチング素子５のソース電圧の下降が緩慢になるので、第１のスイッチング素子４のゲートに蓄積された電荷引き抜きを加速的行うのには効果的ではない。よって、第３のスイッチング素子８にバイポーラ型トランジスタを用いた場合、第１のスイッチング素子４、第２のスイッチング素子５の更なる高速化を図ることができる。
【００１５】
また、第１のスイッチング素子４のゲート端子には一般的には抵抗７（３３［ｏｈｍ］）のみ接続されているが、本実施の形態１においては、抵抗７と並列に接続されたインダクタであるフェライトコア６（２６０［ｎＨ］）を接続している。本実施の形態１のインダクタであるフェライトコア６のインダクタンス値は、スイッチング素子４であるＭＯＳ−ＦＥＴのゲート端子とソース端子の間のキャパシタンスが５０００［ｐＦ］であったため、その共振周波数をもとに、インダクタであるフェライトコア６のインダクタンス値と抵抗７の抵抗値を決定した。この構成により、第１のスイッチング素子４であるＦＥＴのゲート端子とソース端子の間のキャパシタンスと、並列に接続されたインダクタであるフェライトコア６とで、共振回路を構成するように接続しておくことにより、第１のスイッチング素子４がＯＮからＯＦＦへ切り替わった時、第１のスイッチング素子４のゲート電位が共振を利用して高速にＯＦＦすることができる。
【００１６】
また、本実施の形態１においては、前述したように、第３のスイッチング素子（ｎｐｎ型トランジスタ）８のエミッタ側に負極（―極）、キャパシタ１２の接地された側に正極（＋極）となるように直流電源１５を接続している。このことにより、第２のスイッチング素子５のドレイン端子にマイナス電位を与え、さらに、この第２のスイッチング素子５がＯＮ常態時（電気的に導通常態時）に、第１のスイッチング素子４のゲート端子にもマイナス電位を与えることになる。即ち、第３のスイッチング素子（ｎｐｎ型トランジスタ）８のエミッタ側に負極（―極）、キャパシタ１２の接地された側に正極（＋極）となるように直流電源１５を接続している。この構成により、この第２のスイッチング素子５のドレイン端子と第２のスイッチング素子５のドレイン端子マイナス電位を与え、ゼロ電位（即ち、直流電源１５がない場合）に比較して、第２のスイッチング素子５のＯＮ状態でのソース−ドレイン間の電流の引き抜き動作の更なる高速化、及び第１のスイッチング素子４のスイッチング動作の更なる高速化を図ることができる。
【００１７】
また、本実施の形態１では、第１のスイッチング素子４と第２のスイッチング素子５にＦＥＴを用いたが、スイッチング素子の出力電力の大きさによって、バイポーラ型トランジスタを用いてもよい。こうすることによって、より安価にスイッチング回路を構成することができる。
【００１８】
（実施の形態２）
本発明の実施の形態２では、前記実施の形態１で説明したスイッチング回路を用いた一例である電源回路の実施の形態の詳細を図面とともに詳細に説明する。
図２は、本発明の実施の形態２の電源回路の構成図を示す。
【００１９】
図２において、実施の形態１の構成と異なるのは、入力端子２にドライブ回路１４を設けていることと、出力端子３に直列に配置された負荷１５と直流電源１６を有することである。また、直流電源１６の負極が第１のスイッチング素子４のソース端子に接続され、第１のスイッチング素子４を動作させるためのバイアス電圧を供給するためのものである。ドライブ回路は、（例えば、ドライブトランスの２次側（出力側）、プッシュプルにしたトランジスタ回路等が一般的である）スイッチング回路１にパルス信号を付与する回路である。このパルス信号を入力端子２に入力することにより、第１のスイッチング素子４がＯＮ／ＯＦＦされ、それに従い、負荷１５に電力が供給される。このように、本発明のスイッチング回路を、このような電源回路（例えば、デジタルテレビ用電源回路）に適応することができる。
【産業上の利用可能性】
【００２０】
本発明にかかるスイッチング回路は、より高速に第１のスイッチング素子を動作させることにより、第１のスイッチング素子の発熱量を抑え、スイッチング回路の効率を改善することができ、電子機器の電源回路等に用いられるスイッチング回路として
有用である。
【符号の説明】
【００２１】
１    スイッチング回路
２    入力端子
３    出力端子
４    第１のスイッチング素子（ＦＥＴ）
５    第２のスイッチング素子（ＦＥＴ）
６    フェライトコア（インダクタ）
７    抵抗
８    第３のスイッチング素子（ｎｐｎ型トランジスタ）
１０  抵抗
１１  ダイオード
１２  キャパシタ
１３  抵抗
１４  抵抗
１５  直流電源
１６  ドライブ回路
１７  負荷
１８  直流電源
【図１】
2011130310.tif 000003
【図２】
2011130310.tif 000004