(57)【要約】【課題】回路動作に用いるクロックの周波数の設定自由度を従来よりも高めることができるとともに、生成されたデジタル信号を間断なく外部に出力することが可能な固体撮像装置を提供する。【解決手段】固体撮像装置は、画素アレイ１１と、アナログ・デジタル変換部１４と、メモリ装置１１０と、データ出力部１１３とを備える。アナログ・デジタル変換部１４は、垂直走査回路によって選択された選択行の各画素が生成するアナログ信号をデジタルデータに変換する。メモリ装置は、複数のバンクを有し、複数のバンクを循環して順次切替えながら、アナログ・デジタル変換部１４によって生成された選択行の各画素に対応するデジタルデータを、所定数の画素ごとに各バンクに格納する。データ出力部１１３は、複数のバンクのうちデジタルデータを格納中のバンクとは異なるバンクから、格納済のデジタルデータを読み出して外部に出力する。【選択図】図９
2011250188.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素を含む画素アレイを備え、
前記画素アレイを構成する複数の画素の各々は、光電変換によって受光量に応じたアナログ信号を生成し、
さらに、前記画素アレイの各画素を行ごとに順に選択して駆動する垂直走査回路と、
前記垂直走査回路によって選択された選択行の各画素が生成するアナログ信号をデジタルデータに変換するアナログ・デジタル変換部と、
複数のバンクを有し、前記複数のバンクを循環して順次切替えながら、前記アナログ・デジタル変換部によって生成された前記選択行の各画素に対応するデジタルデータを、所定数の画素ごとに各バンクに格納するメモリ装置と、
前記複数のバンクのうちデジタルデータを格納中のバンクとは異なるバンクから、格納済のデジタルデータを読み出して外部に出力するデータ出力部とを備えた、固体撮像装置。
【請求項２】
前記メモリ装置の格納処理に用いられるクロックの周波数は、前記メモリ装置からの読出処理に用いられるクロックの周波数と異なる、請求項１に記載の固体撮像装置。
【請求項３】
前記所定数の画素に対応するデジタルデータを前記メモリ装置の１つのバンクに格納するのに要する時間は、前記所定数の画素に対応するデジタルデータを前記メモリ装置の１つのバンクから読み出すのに要する時間と等しいか、またはその時間よりも短い、請求項１に記載の固体撮像装置。
【請求項４】
前記アナログ・デジタル変換部は、前記画素アレイの列に個別に対応し、各々が選択行の画素のうち対応の列の画素から出力されたアナログ信号を複数ビットのデジタルデータに変換する複数のアナログ・デジタル変換器を含み、
前記アナログ・デジタル変換部を構成する複数のアナログ・デジタル変換器は、前記所定数ごとに複数のグループに分割され、変換によって得られたデジタルデータをグループごとに順に出力し、
同一のグループに属する各アナログ・デジタル変換器は、変換によって得られた複数ビットのデジタルデータを、同一グループ内で同期して１ビットずつシリアルに出力し、
前記メモリ装置の各バンクは、同一のグループに属する複数のアナログ・デジタル変換器が出力する複数のデジタルデータをそれぞれ１ビットずつパラレルに格納する、請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記メモリ装置は、直交メモリであり、
前記データ出力部は、前記画素アレイの各画素に対応する複数ビットのデジタルデータを一度に全ビットパラレルで前記メモリ装置から読み出す、請求項４に記載の固体撮像装置。
【請求項６】
前記データ出力部は、前記メモリ装置に格納された複数のデジタルデータを順次ビットパラレルに読み出すことによって得られた第１のパラレルデータ信号を、シリアルデータ信号に変換して外部に出力する、請求項５に記載の固体撮像装置。
【請求項７】
前記データ出力部は、
前記第１のパラレルデータ信号に基づいて、前記第１のパラレルデータ信号が有する第１のビット数よりも少ない第２のビット数を有し、かつ、前記第１のパラレルデータ信号が有する第１の周波数と等しい周波数を有する第２のパラレルデータ信号を生成するパラレル・パラレル変換部と、
前記第２のパラレルデータ信号に基づいて、前記第１の周波数に前記第２のビット数を乗じた値である第２の周波数を有する前記シリアルデータ信号を生成するパラレル・シリアル変換部とを含む、請求項６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、各画素で生成された受光量に応じたアナログ信号が、アナログ・デジタル変換器（ＡＤＣ：Analog  to  Digital  Converter）によってデジタル信号に変換される。ＡＤＣから出力されたデジタル信号は、通常、データ形式や周波数の異なるデジタル信号にさらに変換されて、外部に出力される。
【０００３】
たとえば、特開２００５−８６２２４号公報（特許文献１）に記載の固体撮像装置では、画素アレイの各列に設けられたＡＤＣから出力された多ビットの画素データがシリアル形式の差動デジタル信号に変換されて外部に出力される。具体的には、固体撮像装置は、クロック変換部と、信号処理部と、切替部と、出力バッファとを含む。クロック変換部は、低速クロックよりも２倍以上高い周波数の高速クロックを生成する。信号処理部は、水平信号線を介して１０ビットの画素データを受け取り、所定の信号処理をして切替部にパラレル形式のデータとして渡す。切替部は、クロック変換部からの高速クロックを切替指令として用い、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子から出力することで、パラレルデータをシリアル形式のデータに変換して、出力バッファに渡す。出力バッファは、正転映像データと反転映像データの差動出力として出力端子から個別に外部に出力する。
【０００４】
特開２００６−３０３７５２号公報（特許文献２）は、上記の特許文献と類似の構成の固体撮像装置を開示する。特にこの文献の固体撮像装置では、ＡＤ（Analog  to  Digital）変換処理に使用されるＡＤ変換クロックの周波数と、外部へのデータ出力処理に使用されるデータ出力クロックの周波数とを設定するクロック制御部が設けられる。クロック制御部は、固体撮像装置で用いられるクロックを一元化するために、ＡＤ変換クロックおよびデータ出力クロックのうちの何れか一方のクロック周波数を、他方と同一、他方の整数倍、または他方の整数分の１の周波数に設定する。
【０００５】
特開２００８−２８７６８号公報（特許文献３）は、外部へのデータ出力によって発生したノイズが、画素アレイから出力されたアナログ信号に影響を及ぼさないようにするための技術を開示する。この文献に記載のアナログフロントエンド装置は、アナログ電荷信号に対応したデジタルデータを生成するＡＤＣと、ＡＤＣが生成したデジタルデータを格納するＲＡＭ（Random  Access  Memory）と、メモリ制御部と、デジタルデータ出力部とを含む。ＲＡＭに格納されているデジタルデータは、画素アレイの出力が無効である期間に、メモリ制御部によって読み出され、デジタルデータ出力部によって外部に出力される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−８６２２４号公報
【特許文献２】特開２００６−３０３７５２号公報
【特許文献３】特開２００８−２８７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、固体撮像装置で得られたデジタル画像信号を外部に出力する場合、高速性や低消費電力性などのため、デジタル画像信号はＬＶＤＳ（Low  Voltage  Differential  Signaling）方式によるシリアルデータに変換される。
【０００８】
このようなパラレル・シリアル変換において、Ｎビットのパラレルデータを１本のシリアルデータに変換する場合、シリアルデータ用のクロック周波数ｆｓは、パラレルデータ用のクロック周波数ｆｐのＮ倍とする必要がある（ｆｓ＝ｆｐ×Ｎ）。この結果、ＡＤＣなどの固体撮像装置の内部回路の動作周波数が、シリアルデータ用のクロック周波数ｆｓによって制約されることになる。
【０００９】
一方、特開２００８−２８７６８号公報（特許文献３）に記載のように、ＡＤＣが生成したデジタルデータを一時的に格納するＲＡＭを設ければ、上記の動作周波数の制約を緩和できる可能性がある。しかしながら、この文献に記載の固体撮像装置では、ＡＤＣが生成したデジタルデータが、イメージセンサの出力が無効である期間にＲＡＭから読み出されて外部に出力される。すなわち、デジタルデータの出力動作と、ＡＤＣなどの他の回路動作とは同時に進行しない。このため、生成した画像データを間断なく外部に出力することができない。
【００１０】
この発明の目的は、回路動作に用いるクロックの周波数の設定自由度を従来よりも高めることができるとともに、生成されたデジタル信号を間断なく外部に出力することが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明の実施の一形態による固体撮像装置は、行列状に配列された複数の画素を含む画素アレイと、垂直走査回路と、アナログ・デジタル変換部と、メモリ装置と、データ出力部とを備える。画素アレイを構成する複数の画素の各々は、光電変換によって受光量に応じたアナログ信号を生成する。垂直走査回路は、画素アレイの各画素を行ごとに順に選択して駆動する。アナログ・デジタル変換部は、垂直走査回路によって選択された選択行の各画素が生成するアナログ信号をデジタルデータに変換する。メモリ装置は、複数のバンクを有し、複数のバンクを循環して順次切替えながら、アナログ・デジタル変換部によって生成された選択行の各画素に対応するデジタルデータを、所定数の画素ごとに各バンクに格納する。データ出力部は、複数のバンクのうちデジタルデータを格納中のバンクとは異なるバンクから、格納済のデジタルデータを読み出して外部に出力する。
【発明の効果】
【００１２】
上記の実施の形態の固体撮像装置によれば、ＡＤＣで生成されたデジタルデータを複数のバンクを有するメモリ装置に一時的に格納することによって、内部の回路動作の周波数を従来よりも自由に設定できるともに、生成されたデジタルデータを間断なく外部に出力することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の一形態による固体撮像装置１０の構成を示す平面図である。
【図２】画素アレイ１１を構成する各画素ＰＸの回路図である。
【図３】図１のデータ増幅部１３およびＡＤ変換部１４の構成を示す平面図である。
【図４】比較部３０の構成の一例を概略的に示す回路図である。
【図５】図３のＡＤ変換部１４のうち比較部３０を除く部分の構成を示す回路図である。
【図６】図５の各ラッチ回路ＬＣＨの構成を示す回路図である。
【図７】図５の等化器７１および７２の構成を示す回路図である。
【図８】図５の増幅部７３の構成を示す回路図である。
【図９】図１のインターフェース部１６の構成を示すブロック図である。
【図１０】図９の直交メモリ部１１０に用いられる直交メモリセルの構成を示す回路図である。
【図１１】図９の直交メモリ部１１０に用いられるメモリセルアレイＭＥＭの構成を概略的に示す図である。
【図１２】図９の直交メモリ部１１０の構成を示すブロック図である。
【図１３】図９の直交メモリ部１１０の動作を模式的に示すタイミング図である。
【図１４】図９のＡＤ変換部１４から直交メモリ部１１０に出力されるパラレルデータ信号ＤＳＧ１の構成を模式的に示すタイミング図である。
【図１５】図９の直交メモリ部１１０からデータ変換回路１１１に出力されるパラレルデータ信号ＤＳＧ２の構成を模式的に示すタイミング図である。
【図１６】図９のデータ変換回路１１１からＬＶＤＳ出力回路１１２に出力されるパラレルデータ信号ＤＳＧ３の構成を模式的に示すタイミング図である。
【図１７】図９のＬＶＤＳ出力回路１１２から外部に出力されるシリアルデータ信号ＤＳＧ４の構成を模式的に示すタイミング図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
［固体撮像装置の構成の概要］
図１は、この発明の実施の一形態による固体撮像装置１０の構成を示す平面図である。図１を参照して、固体撮像装置１０は、画素アレイ１１と、制御回路１２および行デコーダ１５と、データ増幅部１３と、アナログ・デジタル（ＡＤ：Analog  to  Digital）変換部１４と、インターフェース（Ｉ／Ｆ：Inter-Face）部１６とを含む。
【００１６】
画素アレイ１１は、行列状に配列された複数の画素を含む。以下では、図１に示すように、画素アレイ１１の行方向（水平方向）を行方向Ｘ１と記載し、列方向（垂直方向）を列方向Ｙ１と記載する。
【００１７】
図２は、画素アレイ１１を構成する各画素ＰＸの回路図である。図１、図２を参照して、画素ＰＸは、フォトダイオード３と、転送トランジスタ２と、リセットトランジスタ１と、ソースフォロアトランジスタ４と、行選択トランジスタ５とを含む。フォトダイオード３は、光信号を電気信号に変換する光電変換素子である。転送トランジスタ２は、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号をフローティングディフュージョン７に伝達する。リセットトランジスタ１は、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットする。ソースフォロアトランジスタ４は、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで行選択トランジスタ５に伝達する。行選択トランジスタ５は、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する。これらのトランジスタ１，２，４および５は、一例として、ＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサの画素である。転送制御線、リセット制御線、および行選択制御線は同一行の複数の画素によって共有され、垂直読出線９は、同一列の複数の画素によって共有される。
【００１８】
画素ＰＸの動作について簡単に説明すると、まず、転送トランジスタ２およびリセットトランジスタ１がともにオン状態となることによって、フォトダイオード３およびフローティングディフュージョン７が初期化される。次に、転送トランジスタ２がオフ状態となり、リセットトランジスタ１がオン状態となり、次いで行選択トランジスタ５がオン状態になることによって、リセット状態のフローティングディフュージョン７に応じた電気信号（暗信号と称する）が垂直読出線９に出力される。次に、リセットトランジスタ１がオフ状態となり、転送トランジスタ２がオン状態となり、次いで行選択トランジスタ５がオン状態になることによって、フォトダイオード３で生成された信号電荷に応じた電気信号（光信号と称する）が垂直読出線９に出力される。最終的な画素ＰＸの信号（画素信号）は、光信号および暗信号の差分によって得られる。
【００１９】
再び図１を参照して、制御回路１２は、入力されたコマンドＣＭＤに従って固体撮像装置１０の全体的な制御を行なう。行デコーダ１５（垂直走査回路）は、図２で説明した転送制御信号ＴＸ、リセット制御信号ＲＸ、および行選択信号ＳＬを活性状態または非活性状態に切替える。これによって、行デコーダ１５は、画素アレイの各画素を行ごとに順に選択して駆動する。
【００２０】
データ増幅部１３は、行デコーダ１５によって選択された選択行の各画素が生成する光信号および暗信号を増幅する。ＡＤ変換部１４は、データ増幅部１３によって増幅された光信号および暗信号の差分（画素信号）をデジタルデータに変換する。データ増幅部１３およびＡＤ変換部１４の詳細は、図３〜図８で説明する。
【００２１】
インターフェース部１６は、ＡＤ変換部１４から出力されたデジタルデータを所定の周波数のシリアル信号に変換して外部に出力する。インターフェース部１６の詳細は、図９〜図１７で説明する。
【００２２】
［データ増幅部およびＡＤ変換部の構成］
図３は、図１のデータ増幅部１３およびＡＤ変換部１４の構成を示す平面図である。
【００２３】
図３を参照して、データ増幅部１３は、画素アレイ１１の列ごとに配置されたプログラマブルゲインアンプ（ＰＧＡ：Programmable  Gain  Amplifier）２０を含む。ＰＧＡ２０は、選択行の各画素のうち対応の列の画素から出力された暗信号および光信号を増幅する。
【００２４】
ＡＤ変換部１４は、画素アレイの列ごとに配置されたコラムＡＤＣ（Analog  to  Digital  Converter）４１と行方向Ｘ１に延在する出力信号線１７とを含む。各コラムＡＤＣ４１は、比較部３０とエンコーダ４０とを含む。比較部３０は、対応の列のＰＧＡ２０によって増幅された光信号と暗信号との差（画素信号）を複数の基準電圧と比較する。エンコーダ４０は、比較部３０による比較結果を複数ビットのデジタル値に変換するとともにそのデジタル値を保持する。出力信号線１７は、コラムＡＤＣ４１から出力されたデジタルデータを次段に転送する。
【００２５】
固体撮像装置１０では、画素アレイ１１で得られた画像信号をリアルタイムでデジタルデータに変換して後段の画像処理回路に転送する必要がある。この場合、ＡＤ変換を１つのＡＤＣで処理することは、データ処理量が非常に多いために非現実的となる。このため、図１および図３に示すように、各列に個別に対応してコラムＡＤＣ４１が設けられる。このとき、コラムＡＤＣ４１を画素アレイ１１に対して垂直方向Ｙ１の上下に配置することによって、コラムＡＤＣ４１の横幅を画素ピットの２倍とすることができる。それでも、各コラムＡＤＣ４１のレイアウトは、水平方向Ｘ１に比べて垂直方向Ｙ１が非常に長くなる。
【００２６】
図４は、比較部３０の構成の一例を概略的に示す回路図である。図４では、電荷比較方式のサブレンジ型のＡＤＣが一例として示される。サブレンジ型のＡＤＣでは、ＡＤ変換ステージが、ＣｏａｒｓｅとＦｉｎｅの２段階に分けられる。ＡＤ変換の方式は、リアルタイム処理が可能な変換速度を有するとともに、図３に示した細長い矩形の領域に形成可能なものであれば、図４に示す方式に限られない。
【００２７】
図４において、比較部３０は、スイッチ３１および３４と、比較器３５と、コンデンサＣ３およびＣ４１〜Ｃ４８と、スイッチ５１〜５３とを含む。
【００２８】
比較器３５の正入力には、ＰＧＡ２０から出力された光信号および暗信号がスイッチ３１を介して与えられる。比較器３５の負入力には、比較器３５の出力がスイッチ３４を介して接続されるとともに、暗信号を保持するためのコンデンサＣ３が接続される。比較器３５は、動作モードとして、正入力および負入力に与えられた信号を比較する比較モードと、正入力および負入力に与えられた信号を差動増幅する差動増幅モードとを有する。
【００２９】
コンデンサＣ４１〜Ｃ４８は等しい電気容量を有しており、一端がノードｖｃｍと容量結合されている。これらのコンデンサの他端に接続されるスイッチ５１，５２を順次切替えることにより、コンデンサＣ４１〜Ｃ４８の他端の電位をｖｒｅｆｐ（たとえば、２．０Ｖ）からｖｒｅｆｎ（たとえば、１．０Ｖ）に順次変化させて、ノードｖｃｍの電位が８つのレンジのどこに属するかを判定する。
【００３０】
初期状態では、コンデンサ４１〜４８にそれぞれ接続されるスイッチ５１がオン状態であり、スイッチ５２および５３がオフ状態である。まず、スイッチ３１および３４がオン状態になるとともに、比較器３５が差動増幅モードに設定される。この状態で暗信号がＰＧＡ２０に入力されることによって、コンデンサＣ３に暗信号が保持される。
【００３１】
次に、スイッチ３４がオフ状態になり、比較器３５が比較モードに設定される。その後、スイッチ３１がオン状態となるとともに光信号がＰＧＡ２０に入力されることによって、増幅された光信号がノードｖｃｍに保持される。その後、スイッチ３１がオフ状態になることよってサンプル＆ホールドが完了する。
【００３２】
次に、コンデンサＣ４１に接続されたスイッチ５１がオン状態からオフ状態に変化するとともにスイッチ５２がオフ状態からオン状態に変化する。これによって、ノードｖｃｍと容量結合されたコンデンサＣ４１の他端の電位がｖｒｅｆｐからｖｒｅｆｎに変化するので、ノードｖｃｍの電位が（ｖｒｅｆｐ−ｖｒｅｆｎ）／８だけ下降する。以下同様に、コンデンサＣ４２からコンデンサＣ４８の順番で、順にスイッチ５１および５２のオンおよびオフの切替えが行なわれる。これによって、ノードｖｃｍの電位が（ｖｒｅｆｐ−ｖｒｅｆｎ）／８ずつ下降する。比較器３５の出力信号ｃｍｐがハイレベルからローレベルに変化した時点で、スイッチ５１，５２のオンおよびオフの切替を終了する。
【００３３】
ここで、図１の制御回路１２内には３ビットカウンタが設けられ、その出力値がスイッチ５１および５２の切替に同期して変化する。図３のエンコーダ４０は、比較器３５の出力信号ｃｍｐをモニターし、その値がハイレベルからローレベルに変化したときの３ビットカウンタの出力値を保持する。これにより、画素信号の上位３ビットが決定することで、Ｃｏａｒｓｅ変換ステージが完了する。
【００３４】
次のＦｉｎｅ変換ステージでは、コンデンサ４１〜４８に接続されたスイッチ５１および５２の開閉状態は、比較器３５の出力信号ｃｍｐがハイレベルからローレベルに変化したときの状態がそのまま維持される。この状態で、コンデンサ４１に接続されたスイッチ５３がオフ状態からオン状態に変化するとともに、スイッチ５３を介してコンデンサＣ４１に与える電位ｖｒａｍｐがｖｒｅｆｐ＋（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）に引き上げられる。同時に、制御回路１２内に設けられた１２ビットカウンタが１０進数換算で“０”からカウントアップを開始する。それ以降、電位Ｖｒａｍｐをｖｒｅｆｎ−（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）までスロープ状に引き下げる。電位ｖｒａｍｐの下降終了時点で、１２ビットカウンタの値が１０進数換算で“２５５９”となる。
【００３５】
図３のエンコーダ４０は、比較器３５の出力信号ｃｍｐをモニターし、その値がハイレベルからローレベルに変化したときの１２ビットカウンタの出力値を保持する。Ｆｉｎｅ変換ステージの実質的な変換精度は１１ビットであるが、（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）だけ設定電圧範囲の上下にオーバーランさせているので、実際には１２ビットのデジタルデータが得られる。以上で、オーバーレンジを含む画素信号の下位１２ビットが決定し、Ｆｉｎｅ変換ステージが完了する。
【００３６】
図５は、図３のＡＤ変換部１４のうち比較部３０を除く部分の構成を示す回路図である。以下、画素アレイ１１の列数をＮ＋１とする。図５では、簡単のために、エンコーダ４０が画素アレイ１１の一方側にまとめて記載されている。
【００３７】
図５を参照して、ＡＤ変換部１４は、ｍ＋１組の出力信号線対ＤＴ＜０＞，ＤＢ＜０＞）〜ＤＴ＜ｍ＞，ＤＢ＜ｍ＞と、画素アレイ１１の列にそれぞれ対応するＮ＋１本の列信号線ＣＭＰ＜０＞〜ＣＭＰ＜Ｎ＞と、Ｎ＋１個のエンコーダ４０と、ｋ＋１本のビット選択線ＢＳＬ０〜ＢＳＬｋと、ｍ＋１個の等化器（ＥＱ：Equalizer）７１および７２と、ｍ＋１個の増幅部（Ａｍｐ）７３とを含む。
【００３８】
出力信号線対ＤＴ，ＤＢは行方向Ｘ１に延在し、図３の出力信号線１７に対応する。この明細書では、出力信号線対ＤＴ，ＤＢの数を３２本（すなわち、ｍ＝３１）とする。画素アレイ１１の列数Ｎ＋１は出力信号線対の数ｍ＋１の整数倍とする。
【００３９】
各列信号線ＣＭＰ（ＣＭＰ＜０＞〜ＣＭＰ＜Ｎ＞）は、対応の列の比較部３０に接続され、比較部３０の比較結果ｃｍｐをエンコーダ４０に転送する。
【００４０】
各エンコーダ４０は、ｋ＋１個のラッチ回路ＬＣＨ０〜ＬＣＨｋと、ローカル信号線対ＬＣＤＴ，ＬＣＤＢと、ＮＭＯＳトランジスタＱＡおよびＱＢとを含む（なお、画素アレイの列との対応関係を示す場合に、各参照符号の末尾に＜列番号＞が記載される。）。エンコーダ４０、より一般的にはＡＤＣ４１は、行方向Ｘ１の順でｍ＋１個ずつのグループに分割される。同一のグループに属するｍ＋１個のエンコーダ４０は、ｍ＋１組の出力信号線対ＤＴ，ＤＢと個別に対応する。各エンコーダ４０に設けられたローカル信号線対ＬＣＤＴ，ＬＣＤＢは、対応の出力信号線対ＤＴ，ＤＢにそれぞれ接続される。
【００４１】
各エンコーダ４０において、ラッチ回路ＬＣＨ０〜ＬＣＨｋは少なくともＡＤＣのビット精度に等しい数が設けられる。図５の場合、ラッチ回路ＬＣＨ０〜ＬＣＨｋの数は１６（すなわち、ｋ＝１５）である。ラッチ回路ＬＣＨ０〜ＬＣＨ２はＣｏａｒｓｅ変換ステージで決定した上位３ビットを保持し、ラッチ回路ＬＣＨ３〜ＬＣＨ１４はＦｉｎｅ変換ステージで決定した下位１２ビットを保持する。ラッチ回路ＬＣＨ１５は予備として設けられている。
【００４２】
各エンコーダ４０において、ラッチ回路ＬＣＨ０〜ＬＣＨｋの各々は、対応の列の列信号線ＣＭＰに接続されるとともに、ローカル信号線対ＬＣＤＴ，ＬＣＤＢに接続される。さらに、ラッチ回路ＬＣＨ０〜ＬＣＨｋは、ビット選択線ＢＳＬ０〜ＢＳＬｋに接続される。ビット選択線ＢＳＬ０〜ＢＳＬｋは、各エンコーダ４０で共通に設けられている。
【００４３】
各エンコーダ４０において、ＮＭＯＳトランジスタＱＡおよびＱＢが、ローカル信号線ＬＣＤＴ，ＬＣＤＢにそれぞれ挿入される。ＮＭＯＳトランジスタＱＡおよびＱＢのゲート電極には、図１の制御回路１２からコラム選択信号ＣＳＬが与えられる。コラム選択信号ＣＳＬが活性状態（ハイレベル）になるとＮＭＯＳトランジスタＱＡおよびＱＢが導通し、各エンコーダ４０のラッチ回路ＬＣＨ０〜ＬＣＨｋが対応の出力信号線ＤＴ，ＤＢに接続される。コラム選択信号ＣＳＬは画素アレイ１１の列ごとに別々の信号（ＣＳＬ＜０＞〜ＣＳＬ＜Ｎ＞と記載する）が与えられる。
【００４４】
図６は、図５の各ラッチ回路ＬＣＨの構成を示す回路図である。
図５、図６を参照して、ラッチ回路ＬＣＨは、ＮＭＯＳトランジスタ１０１〜１０４と、Ｄフリップフロップ１０５と、ＮＡＮＤゲート１０６と含む。ＮＭＯＳトランジスタ１０１および１０３は、この順で、ローカル信号線ＬＣＤＴと接地ノードＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタ１０２および１０４は、この順で、ローカル信号線ＬＣＤＢと接地ノードＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタ１０１および１０２のゲート電極には、対応のビット選択線ＢＳＬが接続される。ＮＭＯＳトランジスタ１０４のゲート電極はＤフリップフロップ１０５の出力端子Ｑに接続され、ＮＭＯＳトランジスタ１０３のゲート電極はＤフリップフロップ１０５の反転出力端子／Ｑに接続される。
【００４５】
Ｄフリップフロップ１０５は、データ端子Ｄにカウンタの出力値ｃｎｔを受け、クロック端子ＣＫにＮＡＮＤゲート１０６の出力を受ける。ＮＡＮＤゲート１０６の第１の入力ノードは、対応の列信号線ＣＭＰに接続され、第２の入力ノードには図１の制御回路１２からラッチ制御信号φｌｃｈ＿ｏｎが入力される。
【００４６】
Ｃｏａｒｓｅ変換ステージでは、制御回路１２に設けられた３ビットカウンタの出力値ｃｎｔ［１４：１２］が、ラッチ回路ＬＣＨ０〜ＬＣＨ２のＤフリップフロップ１０５のデータ端子Ｄに入力される。さらに、ラッチ回路ＬＣＨ０〜ＬＣＨ２のＮＡＮＤゲート１０６に入力されるラッチ制御信号φｌｃｈ＿ｏｎ［０：２］が活性状態（Ｈレベル）になる。列信号線ＣＭＰを介して転送される比較部３０の出力信号ｃｍｐがローレベルからハイレベルに変化すると、その時点の３ビットカウンタの出力値［１４：１２］がラッチ回路ＬＣＨ０〜ＬＣＨ２のＤフリップフロップ１０５にそれぞれ保持される。
【００４７】
Ｆｉｎｅ変換ステージでは、制御回路１２に設けられた１２ビットカウンタの出力値ｃｎｔ［１１：０］が、ラッチ回路ＬＣＨ３〜ＬＣＨ１４のＤフリップフロップ１０５のデータ端子Ｄに入力される。さらに、ラッチ回路ＬＣＨ３〜ＬＣＨ１４のＮＡＮＤゲート１０６に入力されるラッチ制御信号φｌｃｈ＿ｏｎ［３：１４］が活性状態（Ｈレベル）になる。この結果、列信号線ＣＭＰを介して転送される比較部３０の出力信号ｃｍｐがローレベルからハイレベルに変化すると、その時点の１２ビットカウンタの出力値［１１：０］がラッチ回路ＬＣＨ３〜ＬＣＨ１４のＤフリップフロップ１０５にそれぞれ保持される。
【００４８】
一方、各エンコーダ４０のＤフリップフロップ１０５に保持されたデータを読み出すときには、図１の制御回路１２は、同一グループを構成するｍ＋１個のエンコーダ４０ごとに対応のコラム選択信号ＣＳＬを活性化する。さらに、同一グループのエンコーダ４０がコラム選択信号ＣＳＬによって選択された状態で、ビット選択線ＢＳＬ０〜ＢＬＳｋが順次活性化される。この結果、選択状態にある同一グループ内の各エンコーダ４０は、ＡＤ変換結果であるｋ＋１ビット（ただし、ｋ＝１５、予備ビットの１ビットを含む）のデジタルデータを同一グループ内で同期して１ビットずつシリアルに対応の出力信号線対ＤＴ，ＤＢに出力する。
【００４９】
図７は、図５の等化器７１および７２の構成を示す回路図である。図５、図７を参照して、等化器７１および７２は、各出力信号線対ＤＴおよびＤＢに対応して設けられる。等化器７１および７２は、ＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタ９４および９５を含む。ＰＭＯＳトランジスタ９４および９５は、対応の出力信号線ＤＴおよびＤＢ間に直列に接続される。ＰＭＯＳトランジスタ９４および９５の接続ノードは電源電圧ＶＤＤを供給する電源ノードに接続され、ＰＭＯＳトランジスタ９４および９５のゲート電極には図１の制御回路１２から等化器制御信号φｅｑが入力される。等化器制御信号φｅｑが活性状態（ローレベル）になると、ＰＭＯＳトランジスタ９４および９５が導通することによって出力信号線ＤＴおよびＤＢが電源電圧ＶＤＤにプリチャージされる。等化器７１および７２は、エンコーダ４０の各Ｄフリップフロップ１０５に保持されたデータを読み出すときに予め出力信号線ＤＴおよびＤＢをプリチャージする。
【００５０】
図８は、図５の増幅部７３の構成を示す回路図である。図５、図８を参照して、増幅部７３は、各出力信号線対ＤＴおよびＤＢに対応して設けられる。増幅部７３は、ＰＭＯＳトランジスタ８１〜８４と、ＮＭＯＳトランジスタ８５〜８７と、ＮＡＮＤゲート８８〜９１と、バッファ９２とを含む。ＰＭＯＳトランジスタ８１は対応の出力信号線ＤＴとノードＮＤＴとの間に設けられ、ＰＭＯＳトランジスタ８２は対応の出力信号線ＤＢとノードＮＤＢとの間に設けられる。ＰＭＯＳトランジスタ８１および８２のゲート電極には図１の制御回路１２からアンプイネーブル信号φａｍｐｅが入力される。
【００５１】
ＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８５は、この順で電源電圧ＶＤＤを与える電源ノードとＮＭＯＳトランジスタ８７のドレイン電極との間に直列に接続される。ＰＭＯＳトランジスタ８４およびＮＭＯＳトランジスタ８６は、この順で電源電圧ＶＤＤを与える電源ノードとＮＭＯＳトランジスタ８７のドレイン電極との間に直列に接続される。ＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８５の接続ノードと、ＰＭＯＳトランジスタ８４およびＮＭＯＳトランジスタ８６の各ゲート電極とはノードＮＤＴに接続される。ＰＭＯＳトランジスタ８４およびＮＭＯＳトランジスタ８６の接続ノードとＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８５の各ゲート電極とはノードＮＤＢに接続される。ＮＭＯＳトランジスタ８７のソース電極は接地ノードＧＮＤに接続され、ゲート電極にはアンプイネーブル信号φａｍｐｅが入力される。
【００５２】
上記の回路構成で、アンプイネーブル信号φａｍｐｅが活性状態（ローレベル）になると、ＰＭＯＳトランジスタ８１，８２，および８７がオン状態になる。この結果、各Ｄフリップフロップ１０５に保持されたデータが出力されることによって生じた出力信号線ＤＴおよびＤＢの電圧差が増幅される。最終的に、ノードＮＤＴおよびＮＤＢの一方がハイレベル（電源電圧ＶＤＤ）になり他方がローレベル（接地電圧）になる。ノードＮＤＴおよびＮＤＢの論理状態はＮＡＮＤゲート８８〜９１によって構成されたフリップフロップによって保持され、バッファ９２を介して次段に出力される。
【００５３】
［インターフェース部の構成］
図９は、図１のインターフェース部１６の構成を示すブロック図である。図９を参照して、インターフェース部１６は、直交メモリ部１１０と、データ変換回路１１１と、ＬＶＤＳ（Low  Voltage  Differential  Signaling）出力回路１１２とを含む。データ変換回路１１１とＬＶＤＳ出力回路１１２とによってデータ出力部１１３が構成される。
【００５４】
図５、図６で説明したように、ＡＤ変換部１４を構成する各ＡＤＣ４１は、対応の列の画素のうち行デコーダ１５で選択された選択行の画素の画素信号を１６ビットのデジタルデータに変換してラッチ回路ＬＣＨ０〜ＬＣＨ１５に保持する。ラッチ回路ＬＣＨ０〜ＬＣＨ１５に保持された１６ビットのデジタルデータは、コラム選択信号ＣＳＬで選択された同一グループを構成する３２個のＡＤＣ４１ごとに直交メモリ部１１０に出力される。このとき、同一のグループに属する各ＡＤＣ４１は、保持している１６ビットのデジタルデータを同一グループ内で同期して１ビットずつシリアルに出力する。したがって、同一のグループのＡＤＣ４１全体では、３２ビットのパラレルデータ信号ＤＳＧ１が直交メモリ部１１０に出力される。
【００５５】
直交メモリ部１１０は、複数（具体的には、４個）のバンクを有する。直交メモリ部１１０は、これら４個のバンクを循環して順次切替えながら、同一のグループのＡＤＣ４１から出力されたデジタルデータを各バンクに格納する。
【００５６】
データ変換回路１１１は、ＡＤ変換部１４の出力データを格納中のバンクとは異なるバンクから、既に格納されたデジタルデータを読み出す。ここで、直交メモリ部１１０の各バンクはさらに４つのサブバンク（レーン（ｌａｎｅ）と称する）に分割される。各バンクに格納された複数のデジタルデータは、これら４つのレーンから並列に読み出される。このとき、１つの画素に対応する１６ビットのデジタルデータがパラレルデータ信号ＤＳＧ２として１度に読み出される。
【００５７】
直交メモリ部１１０にデータを書込むときに用いられるクロックの周波数ｆ１（５７．３ＭＨｚ）と、直交メモリ部１１０からデータを読み出すときに用いられるクロックの周波数ｆ２（４３ＭＨｚ）とは異ならせることができる。この結果、ＡＤ変換部１４などの固体撮像装置１０の内部回路における周波数の設定自由度を高めることができる。なお、クロックを一元化するために、読出周波数ｆ１および書込周波数ｆ２のいずれも周波数ｆ３（３４４ＭＨｚ）を分周することによって得られる。直交メモリ部１１０への書込処理および読出処理の詳細は図１０〜図１２で説明する。
【００５８】
データ変換回路１１１は、レーンごとに１６ビットのパラレルデータ信号ＤＳＧ２を８ビットのパラレルデータ信号ＤＳＧ３にパラレル・パラレル変換する。データ変換回路１１１から出力されるパラレルデータ信号ＤＳＧ３の周波数はｆ２（４３ＭＨｚ）である。データ変換回路１１１による変換処理の詳細は図１６で説明する。
【００５９】
ＬＶＤＳ出力回路１１２は、チャネルごとに８ビットのパラレルデータ信号ＤＳＧ３をパラレル・シリアル変換することによって、４チャネル（ＣＨ０〜ＣＨ３）のシリアルデータ信号ＤＳＧ４を生成する。ＬＶＤＳ出力回路１１２は、周波数ｆ３（４３３ＭＨｚ）のクロック信号に基づいて周波数ｆ３のシリアルデータ信号ＤＳＧ４を生成する。ここで、データ変換回路１１１によってパラレル・パラレル変換を行なった結果、パラレルデータ信号ＤＳＧ３のビット数（８）に周波数ｆ２を乗じた値が周波数ｆ３に等しくなっている。この結果、シリアルデータ信号ＤＳＧ４を間断なく出力することができる。
【００６０】
図１０は、図９の直交メモリ部１１０に用いられる直交メモリセルの構成を示す回路図である。図１０を参照して、直交メモリセルは、記憶ノードＳＮ１およびＳＮ２と、ＰＭＯＳトランジスタＰＱ１およびＰＱ２と、ＮＭＯＳトランジスタＮＱ１，ＮＱ２，ＮＱＲ１，ＮＱＲ２，ＮＱＷ１，およびＮＱＷ２とを含む。記憶ノードＳＮ１およびＳＮ２には相補的なデータが保持される。直交メモリセルはＳＲＡＭ（Static  Random  Access  Memory）セルをベースとしたものである。トランジスタＰＱ１およびＮＱ１によって構成される第１のインバータの入力ノードが記憶ノードＳＮ２に接続され、出力ノードが記憶ノードＳＮ１に接続される。トランジスタＰＱ２およびＮＱ２によって構成される第２のインバータの入力ノードが記憶ノードＳＮ１に接続され、出力ノードが記憶ノードＳＮ２に接続される。
【００６１】
各直交メモリセルには、列方向Ｙ２に延在する書込ワード線ＷＬＷ、行方向Ｘ２に延在する書込ビット線対ＢＬＷ，／ＢＬＷ、行方向Ｘ２に延在する読出ワード線ＷＬＲ、および列方向Ｙ２に延在する読出ビット線対ＢＬＲ，／ＢＬＲが接続される。記憶ノードＳＮ１は、トランジスタＮＱＷ１を介して書込ビット線ＢＬＷに接続されるとともに、トランジスタＮＱＲ１を介して読出ビット線ＢＬＲに接続される。記憶ノードＳＮ２は、トランジスタＮＱＷ２を介して書込ビット線／ＢＬＷに接続されるとともに、トランジスタＮＱＲ２を介して読出ビット線／ＢＬＲに接続される。ＮＭＯＳトランジスタＮＱＷ１およびＮＱＷ２のゲート電極は書込ワード線ＷＬＷに接続され、ＮＭＯＳトランジスタＮＱＲ１およびＮＱＲ２のゲート電極は読出ワード線ＷＬＲに接続される。
【００６２】
図１１は、図９の直交メモリ部１１０に用いられるメモリセルアレイＭＥＭの構成を概略的に示す図である。図１１を参照して、メモリセルアレイＭＥＭは３２行３２列に配列された直交メモリセルＭＣ［０，０］〜ＭＣ［３１，３１］を含む。
【００６３】
図１１に示すように、メモリセルアレイＭＥＭは行方向Ｘ２に２つのバンクに分割される。バンクＢＫＡおよびＢＫＢは、それぞれ３２行１６列の直交メモリセルＭＣによって構成される。バンクＢＫＡに設けられる書込ビット線対ＢＬＷＡ［０］，／ＢＬＷＡ［０］〜ＢＬＷＡ［３１］，／ＢＬＷＡ［３１］と、バンクＢＫＢに設けられる書込ビット線対ＢＬＷＢ［０］，／ＢＬＷＢ［０］〜ＢＬＷＢ［３１］，／ＢＬＷＢ［３１］とは非接続である。さらに、バンクＢＫＡに設けられる読出ワード線とバンクＢＫＢに設けられる読出ワード線も非接続である。したがって、バンクＢＫＡ，ＢＫＢは読出処理および書込処理を互いに独立して行なうことができる。バンクＢＫＡにデータを書込む場合には、書込ワード線ＷＬＷＡ［０］〜ＷＬＷＡ［１５］のいずれかを活性化することによって、活性化された書込ワード線ＷＬＷＡに対応する１列（３２個）の直交メモリセルＭＣに一度にデータを書込むことができる。バンクＢＫＢにデータを書込む場合も同様に、活性化された書込ワード線ＷＬＷＢに対応する１列（３２個）の直交メモリセルＭＣに一度にデータを書込むことができる。
【００６４】
各バンクは、さらに、列方向Ｙ２に４つのサブバンク（レーン（ｌａｎｅ）と称する）に分割される。各レーンは、８行１６列の直交メモリセルＭＣによって構成される。バンクＢＫＡのレーンＬＮＡ０〜ＬＮＡ３にそれぞれ設けられている読出ビット線対ＢＬＲＡ［０］，／ＢＬＲＡ［０］〜ＢＬＲＡ［１５］，／ＢＬＲＡ［１５］は、レーンごとに独立しているので、各レーンＬＮＡからの読出を並行して行なうことができる。したがって、レーンＬＮＡごとに設けられた読出ワード線ＷＬＲＡ［０］〜ＷＬＲＡ［７］のいずれかを活性化することによって、４行（各行１６個、合計６４個）の直交メモリセルＭＣのデータを一度に読み出すことができる。バンクＢＫＢについても同様に、レーンＬＮＢごとに設けられた読出ワード線ＷＬＲＢ［０］〜ＷＬＲＢ［７］のいずれかを活性化することによって、４行（各行１６個、合計６４個）の直交メモリセルＭＣのデータを一度に読み出すことができる。
【００６５】
図１２は、図９の直交メモリ部１１０の構成を示すブロック図である。図１２を参照して、直交メモリ部１１０は、２個のメモリブロックＢＬＫ０およびＢＬＫ１を含む。各メモリブロックは同一構成であるので、以下ではメモリブロックＢＬＫ０を代表して説明する。
【００６６】
メモリブロックＢＬＫ０は、図１１で説明した直交メモリセルアレイＭＥＭ＃０と、入力ポートＤＩＮＰと、書込ワード線コントローラＷＬＷＣＮＴと、書込ワード線ドライバＷＬＷＤＲＶと、読出ワード線コントローラＷＬＲＣＮＴと、読出ワード線ドライバＷＬＲＤＲＶと、クロック生成部ＤＣＬＫ＿ＧＥＮと、データ出力部ＤＯＵＴとを含む。入力ポートＤＩＮＰには、図９のＡＤ変換部１４から３２ビットのパラレルデータＤＩＮ［３１：０］（図９のパラレルデータ信号ＤＳＧ１に相当する）が入力される。書込ワード線コントローラＷＬＷＣＮＴは、書込ブロック選択信号ＷＢＬＯＣＳＥＬ０が活性化された状態で、書込バンク選択信号ＷＢＡＮＫＳＥＬによってバンクＡ（ＢＫＡ）が選択されているとき、書込ワード線ドライバＷＬＷＤＲＶを駆動することによって、メモリブロック０（ＢＬＫ０）内のバンクＡへの書込を行なう。具体的には、書込ワード線ドライバＷＬＷＤＲＶによって書込ワード線ＷＬＷＡ［１５：０］が順に活性化されることによって、入力ポートＤＩＮＰを介して受けた各１６ビットで３２画素分のデータがメモリブロック０のバンクＡに書込まれる。バンクＢの書込動作も同様である。
【００６７】
読出ワード線コントローラＷＬＲＣＮＴは、読出ブロック選択信号ＲＢＬＯＣＳＥＬ０が活性化された状態で、読出バンク選択信号ＲＢＡＮＫＳＥＬによってバンクＡ（ＢＫＡ）が選択されているとき、読出ワード線ドライバＷＬＲＤＲＶを駆動することによって、メモリブロック０（ＢＬＫ０）のバンクＡのデータ読出を行なう。具体的には、読出ワード線ドライバＷＬＲＤＲＶによって、各３ビットの読出アドレスＲＡ０〜ＲＡ３に対応した読出ワード線ＷＬＲＡ０［７：０］〜ＷＬＲＡ３［７：０］が順に活性化される。この結果、バンクＡのレーン０〜３のそれぞれから１６ビットのデータが順次読み出される。データ出力部ＤＯＵＴは、４レーンの合計で６４ビットの読出データＲＤ［６３：０］をＯＲゲート１１９を介して外部に出力する。バンクＢの読出動作も同様である。
【００６８】
クロック生成部ＤＣＬＫ＿ＧＥＮは、図１の制御回路１２から受けたクロック信号ＣＬＫ（５７．３ＭＨｚ）に基づいてクロック信号ＣＬＫＥＯ（５７．３ＭＨｚ）を生成する。生成されたクロック信号ＣＬＫＥＯは、ＯＲゲート１２０によってメモリブロックＢＬＫ１で生成されたクロック信号ＣＬＫＥＯと合成されて、新たなクロック信号ＷＣＬＫ（５７．３ＭＨｚ）として書込ワード線コントローラＷＬＷＣＮＴに供給される。クロック信号ＷＣＬＫ（５７．３ＭＨｚ）は、入力ポートＤＩＮＰ、書込ワード線コントローラＷＬＷＣＮＴ、および書込ワード線ドライバＷＬＷＤＲＶで用いられる。一方、読出ワード線コントローラＷＬＲＣＮＴ、読出ワード線ドライバＷＬＲＤＲＶ、およびデータ出力部ＤＯＵＴでは、クロック信号ＲＣＬＫ（４３ＭＨｚ）が用いられる。
【００６９】
［インターフェース部の動作の具体例］
図１３は、図９の直交メモリ部１１０の動作を模式的に示すタイミング図である。
【００７０】
図１２、図１３を参照して、直交メモリ部１１０へのデータ書込（ライト動作）は、ブロック０（ＢＬＫ０）のバンクＡ、ブロック０のバンクＢ、ブロック１（ＢＬＫ１）のバンクＡ、ブロック１のバンクＢの順に行なわれる。このとき、１つのバンクの全メモリセル（３２行１６列）へのデータ書込が完了したら次のバンクへのデータ書込が行なわれる。直交メモリ部１１０からのデータ読出（リード動作）も、データ書込と同じ順番で実行される。データ書込の場合と同様に、１つのバンクの全メモリセル（３２行１６列）からのデータ読出が完了したら次のバンクからのデータ読出が行なわれる。
【００７１】
固体撮像装置１０から外部への画像データの出力を高速に行なうためには、図１３に示すように、データ読出（リード動作）を間断なく行なうこと、すなわち、１つのバンクからのデータ読出が完了したら直ちに次のバンクのデータ読出を開始することが必要である。データ書込（ライト動作）によってデータ読出（リード動作）を妨害しないようにするため、１つのバンクへのデータ書込に要する時間は、１つのバンクからのデータ読出に要する時間と同じか、または、その時間よりも短く設定する必要がある。
【００７２】
図１３には、１つのバンクへのデータ書込に要する時間が、１つのバンクからのデータ読出に要する時間よりも短い場合が示されている。データ書込に要する時間の方が短いため、データ読出の終了からデータ書込の開始までの時間が次第に短くなる。図１３の時刻ｔ１ではついに、ブロック１のバンクＢからデータ読出の終了と同時に同一バンクへのデータ書込が開始されるようになる。この場合、時刻ｔ２でブロック１のバンクＢへのデータ書込が終了した後、所定時間の経過後（時刻ｔ３）に次のブロック０のバンクＡへのデータ書込が開始するように制御される。
【００７３】
図１４は、図９のＡＤ変換部１４から直交メモリ部１１０に出力されるパラレルデータ信号ＤＳＧ１の構成を模式的に示すタイミング図である。
【００７４】
図５、図９で説明したように、ＡＤ変換部１４は、３２画素（ＰＩＸ０〜ＰＩＸ３１）ごとに各画素に対応するデジタルデータを直交メモリ部１１０に出力する。１つの画素（ＰＩＸ）に着目すると、最上位ビットｂｉｔ１５から最下位ビットｂｉｔ０の順番でビットシリアルに１画素分のデジタルデータが出力される。一方、１つのクロックサイクルに着目すると、最初のクロックサイクルで画素ＰＩＸ０〜ＰＩＸ３１の最上位ビットｂｉｔ１５がパラレルに出力され、次のクロックサイクルで画素ＰＩＸ０〜ＰＩＸ３１のｂｉｔ１４がパラレルに出力される。この結果、１６サイクルが経過すると、画素ＰＩＸ０〜ＰＩＸ３１に対応する全データ（各１６ビット）が出力される。
【００７５】
図１５は、図９の直交メモリ部１１０からデータ変換回路１１１に出力されるパラレルデータ信号ＤＳＧ２の構成を模式的に示すタイミング図である。
【００７６】
図１１、図１２で説明したように、データ書込時には直交メモリセルアレイＭＥＭの列ごとに書込まれるのに対し、データ読出時には直交メモリセルアレイＭＥＭの行ごとに読み出される。この結果、各クロックサイクルで、１つの画素に対応する１６ビットのデジタルデータが一度に読み出される。さらに、図１１の構成の直交メモリセルアレイＭＥＭの場合、４レーン（ｌａｎｅ０〜ｌａｎｅ３）のデータを並行して読み出すことができるので、クロックサイクルごとに４画素に対応する６４ビットのデータを読み出すことができる。したがって、画素ＰＩＸ０〜ＰＩＸ３１に対応する全データ（各１６ビット）が読み出すのに要する時間は８サイクルである。
【００７７】
しかしながら、画素ＰＩＸ０〜ＰＩＸ３１に対応する全データを８サイクルで読み出すと、各バンクへのデータ書込時間のほうがデータ読出時間よりも長くなってしまうので、この実施の形態の直交メモリ部１１０では、２サイクルで１回の割合でデータ読出を行なうように制御されている。
【００７８】
図１６は、図９のデータ変換回路１１１からＬＶＤＳ出力回路１１２に出力されるパラレルデータ信号ＤＳＧ３の構成を模式的に示すタイミング図である。
【００７９】
図９のデータ変換回路１１１は、まず、各画素に対応する１６ビットのデジタルデータ（ｂｉｔ１５〜ｂｉｔ０）を１４ビットのデジタルデータ（ｂｉｔ１３〜ｂｉｔ０）に変換する。具体的には、予備の１ビットと、Ｆｉｎｅ変換ステージでのオーバーレンジ分の１ビットとが削除される。
【００８０】
次に、データ変換回路１１１は、１４ビットのパラレルデータ信号を８ビットのパラレルデータ信号に変換する。具体的には、図１６に示すように、データ変換回路１１１は、１４ビットのパラレルデータのｂｉｔ１３からｂｉｔ６までを最初のクロックサイクルで出力する。次のクロックサイクルで、データ変換回路１１１は、残りの６ビット（ｂｉｔ５〜ｂｉｔ０）と次の１４ビットデジタルデータの２ビット（ｂｉｔ１３，ｂｉｔ１２）とを一緒にして出力する。このように、前後のデータをまとめることによってクロックサイクルごとのビット数が８ビットになるように調整される。
【００８１】
図１７は、図９のＬＶＤＳ出力回路１１２から外部に出力されるシリアルデータ信号ＤＳＧ４の構成を模式的に示すタイミング図である。
【００８２】
図９で説明したように、チャネルごとに８ビットのパラレルデータ信号ＤＳＧ３をパラレル・シリアル変換することによって、４チャネル（ＣＨ０〜ＣＨ３）のシリアルデータ信号ＤＳＧ４を生成する。シリアルデータ信号ＤＳＧ４の周期Ｔ３は、パラレルデータ信号ＤＳＧ３の周期Ｔ２の１／８である。この結果、８ビットのデータ信号ｂｉｔ１３〜ｂｉｔ６が時間Ｔ２の間に隙間無く埋め込まれる。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８４】
１０  固体撮像装置、１１  画素アレイ、１３  データ増幅部、１４  ＡＤ変換部、１５  行デコーダ（垂直走査回路）、３０  比較部、４０  エンコーダ、１１０  直交メモリ部、１１１  データ変換回路、１１２  ＬＶＤＳ出力回路、１１３  データ出力部、ＢＫＡ，ＢＫＢ  バンク、４１  コラムＡＤＣ、ＤＳＧ１，ＤＳＧ２，ＤＳＧ３  パラレルデータ信号、ＤＳＧ４  シリアルデータ信号、ＭＣ  直交メモリセル、ＭＥＭ  直交メモリセルアレイ。
【図１】
2011250188.tif 000003
【図２】
2011250188.tif 000004
【図３】
2011250188.tif 000005
【図４】
2011250188.tif 000006
【図５】
2011250188.tif 000007
【図６】
2011250188.tif 000008
【図７】
2011250188.tif 000009
【図８】
2011250188.tif 000010
【図９】
2011250188.tif 000011
【図１０】
2011250188.tif 000012
【図１１】
2011250188.tif 000013
【図１２】
2011250188.tif 000014
【図１３】
2011250188.tif 000015
【図１４】
2011250188.tif 000016
【図１５】
2011250188.tif 000017
【図１６】
2011250188.tif 000018
【図１７】
2011250188.tif 000019