(57)【要約】【課題】センサの分解能を高めることなく、充電量が均等化に近づくよう調整することを可能とする。【解決手段】  アクセス判定記憶回路(38)は電源が供給されていないラインへのデータの書き込みを示すアドレス(300)およびコマンド(301)が入力されたとき、この書き込み先アドレスに対応するメモリセルのライン(41)に電源を供給するライン電源回路(37)へ電源回路イネーブル信号(304)をアサートし、ライン電源回路(37)を起動し、このラインについてのステータスデータを＜有効なデータが記憶されている＞に更新する。また同時に、アクセス判定記憶回路(38)は、書き込みアクセスバッファ(39)に書き込み先アドレスと書き込まれるべきデータを格納させる。ライン電源回路(37)は、書き込み先のライン(41)へ電源を供給する。このデータがラインへ書き込まれたことを確認したら、書き込みアクセスバッファ(39)からこのデータを削除する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイ中の複数のメモリセルラインの各々に対して有効なデータの書き込み有無を示すステータスデータを保持するとともに、このステータスデータの値をリセットを受けるまで保持するアクセス判定記憶回路と、
前記メモリセルラインの各々に独立して遮断可能な電力を供給しており、前記ステータスデータに基づいて、書き込みがあるメモリセルラインには電源を供給し、書き込みがないメモリセルラインには電源を供給しない電源回路と、
電源が供給されていないメモリセルラインへのデータの書き込みが発生した場合に、そのメモリセルラインへ電源が供給されるまでの間、当該メモリセルラインに代わって書き込み先アドレスと前記データとを保持するとともに、保持されている前記アドレスに対して読み出しが発生した場合には、前記データを出力する書き込みアクセスバッファと、
を具備することを特徴とするスタティック・ランダム・アクセス・メモリ。
【請求項２】
二次電池と、
請求項１記載のスタティック・ランダム・アクセス・メモリを利用して演算処理をおこなうプロセッサと、
このプロセッサを利用して構成され、前記二次電池の状態を取得して、所定の処理をおこなう制御回路と、
を具備することを特徴とする二次電池装置。
【請求項３】
請求項２記載の二次電池装置と、
この二次電池装置から電力が供給され駆動される駆動輪と、
前記二次電池装置及び前記駆動輪を支持する車体と、
を具備することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセス・メモリのリーク電流による消費電力の削減に関わる。
【背景技術】
【０００２】
電動車輌の動力源となる電力を蓄える二次電池装置がある。
このような二次電池装置は大きな電池容量を有しており、電力の充放電に細かな制御が必要となることから、単セルが複数組み合わされており、この単セルの状態を監視し、状態の調整をする制御回路基板が組み合わされて実装されている。
一般に、二次電池装置の制御回路は、車両に搭載される電装用電池から電源が供給されて駆動している。駐車時のようにこの電装用電池に対して充電が行われない状態においては、制御回路の消費電力を抑える必要が生じるが、単セルの充電量の均等化処理など、制御回路は駐車時も活性化している。
制御回路の電力消費のほとんどを占めているのは、制御用プロセッサであり、制御回路の電力消費を抑えるためには、制御用プロセッサの消費電力を抑えることが重要である。
【０００３】
制御用プロセッサでの処理を行う必要が無い場合で、最も一般的に使用されて有効な方法として、通常動作モードから、クロックを停止する低消費電力動作モードに遷移するという方法がある。低消費電力動作モードにしても、電力は消費されており、この場合の消費電力のほとんどは、制御用プロセッサ内のスタティック・ランダム・アクセスメモリ（以下、「ＳＲＡＭ」という）のリーク電流によるものである。
【０００４】
従来のＳＲＡＭにおいては、メモリセルアレイの全てのラインにおいて、有効なデータを記憶している・記憶していないに関わらず常に電源が供給されている。したがって、従来のＳＲＡＭでは、メモリセルアレイのラインにおいて、有効なデータを記憶している・記憶していないに関わらず、全てのラインに対して常に電源を供給している。このために、有効なデータを記憶していないラインにおいても常にリーク電流が生じている。消費電流はスイッチング電流とリーク電流の合計であり、メモリセルアレイの全てのラインで常にリーク電流が生じているために消費電力が大きくなってしまう。
ここで、多くの場合において、制御用プロセッサ内のスタティック・ランダム・アクセスメモリの容量の選択できる単位は2のべき乗が一般的であり、必要以上の過剰な容量を搭載することとなっており、有効なデータが保存されていない部分(一般的には半分程度)のリーク電流による無駄な電力消費が大きく、この無駄な電力消費を削減できれば、低消費電力モードでの消費電力を大幅に削減することができる。
【０００５】
ＳＲＡＭのリーク電流削減方法としては、データを保持しているのみでアクセスされていない期間(以下、「スタンバイ時」とする)に、メモリセルのGND側の電源電圧を上昇させるというものが提案されている(特許文献１参照)。特許文献１の１ページ目にある図１で動作を説明すると、スタンバイ時には、re1でSW1をOFFすることにより、sslの電位をGNDレベルよりも上昇させ、アクティブ時には、re1でSW1をONすることにより、sslの電位をGNDレベルにすることにより、アクティブ時のアクセス速度の劣化は無く、スタンバイ時のリーク電流を削減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２０６７４５号公報
【特許文献２】特開２００６−２２８３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の方式では、GND側の電位を上昇させるとメモリセルのエラー耐性が低下する問題が生じる。これは、二次電池装置の制御回路のような信頼性が非常に重要視されるものでは致命的な問題であり、受け入れられないことである。したがってこのような方式ではGND側の電位の上昇分は非常に小さくする必要があるが、その結果としてリーク電流の削減分が非常に小さくなってしまう。
特許文献２の方式では、ＳＲＡＭにおけるデータ書き込みのサイクルタイムはナノ秒やピコ秒単位であるのに対し、電源遮断状態から電源供給状態への復帰の所要時間はマイクロ秒オーダーであるため、タイマがタイムアウトして電源が切れる間にメモリセルアレイの側で書き込みアクセスがあった場合、これらのデータを無効化してしまう。
【０００８】
本発明は、データ処理の信頼性を保ちつつ回路の消費電力を低減することを可能にしたスタティック・ランダム・アクセス・メモリおよび二次電池装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した目的を達するために本発明は、メモリセルアレイ中の複数のメモリセルラインの各々に対して有効なデータの書き込み有無を示すステータスデータを保持するとともに、このステータスデータの値をリセットを受けるまで保持するアクセス判定記憶回路と、前記メモリセルラインの各々に独立して遮断可能な電力を供給しており、前記ステータスデータに基づいて、書き込みがあるメモリセルラインには電源を供給し、書き込みがないメモリセルラインには電源を供給しない電源回路と、電源が供給されていないメモリセルラインへのデータの書き込みが発生した場合に、そのメモリセルラインへ電源が供給されるまでの間、当該メモリセルラインに代わって書き込み先アドレスと前記データとを保持するとともに、保持されている前記アドレスに対して読み出しが発生した場合には、前記データを出力する書き込みアクセスバッファと、を具備するスタティック・ランダム・アクセス・メモリを提供する。
また本発明は、二次電池と、上記のスタティック・ランダム・アクセス・メモリを利用して演算処理をおこなうプロセッサと、このプロセッサを利用して構成され、前記二次電池の状態を取得して、所定の処理をおこなう制御回路と、を具備する二次電池装置を提供する。
また本発明は、上記の二次電池装置と、この二次電池装置から電力が供給され駆動される駆動輪と、前記二次電池装置及び前記駆動輪を支持する車体と、を具備する車両を提供する。。
【発明の効果】
【００１０】
本発明のスタティック・ランダム・アクセス・メモリによれば、信頼性を有したままで消費電力を低減する。また、このスタティック・ランダム・アクセス・メモリを用いた二次電池装置は、少ない消費電力で特性を維持することを可能とする。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態のスタティック・ランダム・アクセス・メモリを示す模式図
【図２】本発明の実施形態の二次電池装置の模式図
【図３】本発明の実施形態の電動車輌の模式図
【発明を実施するための形態】
【００１２】
図１に、本発明の実施形態を示す。
本実施形態のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、以下の各ブロックを有する。
(1)データを記憶する揮発性のメモリセル(30)。ＳＲＡＭのメモリセルは複数のトランジスタが組み合わされたフリップフロップ回路である。電気回路であるから、情報は通電中のみ保持される。電源が遮断されると保持していた情報は揮発する。半導体プロセスにより微細なトランジスタが二次元的に配列され結線されている。
(2)複数のメモリセル(30)から構成されるライン(41)（メモリセルライン）。メモリセルラインは、共通の電源ラインから電力の供給を受けるメモリセルの集合である。本実施形態では、このメモリセルの集合を複数設ける。
(3)複数のメモリセルライン(41)から構成されるメモリセルアレイ(31)。
(4)メモリセルアレイ(31)への行方向（ライン方向）のアクセスを制御する行デコーダ・ドライバ(32)。
(5)メモリセルアレイ(31)への列方向のアクセスを制御する列デコーダ・ドライバ(33)。
メモリセルアレイは行方向にワード線(306)で結線され、列方向にビット線で結線されている。行デコーダ・ドライバは入力された所定のアドレスに対応するワード線を選択し、この選択されたワード線を通じてメモリセルを駆動する。列デコーダ・ドライバは、ワード線がアクティブになった行方向のセルアレイに関して、同じアドレスに基づいて特定のビット線(317)を選択し駆動することで特定のメモリセルのデータの入出力を選択的におこなう。
(6)メモリセルアレイ(31)からの読み出しデータの増幅、メモリセルアレイへの書き込みデータのドライブを行うアンプ(35)。
(7)メモリセルアレイ(31)への所定のデータの入力、メモリセルアレイ(31)からの所定のデータの出力において、データの仲介を行うＩ/Ｏ回路(36)（入出力回路）。
(8)コマンド(301)や書き込みリクエスト信号(314)に応じて行デコーダ・ドライバ(32)、列デコーダ・ドライバ(33)、I/O回路(36)を制御し、I/O回路(36)にメモリセルアレイ(41)に入力データ(302)や書き込みバッファデータ(312)を書き込ませる制御回路(34)。
(9)各ライン(41)毎に設けられ電源を供給するライン電源回路(37)。
(10)所定のライン(41)に対して有効なデータの書き込みがあったかどうかを判定し、その判定結果を保持するアクセス判定記憶回路(38)。  アクセス判定記憶回路(38)は、アドレス(300)とコマンド(301)を使用して、各メモリセルラインに対して有効なデータが記憶されているかどうかの判定を行う。また、その判定結果（ステータスデータ）はアクセス判定記憶回路(38)にてリセット操作されるまで保持される。
(11)電源が供給されていないライン(41)への書き込みが発生した場合(初めて有効なデータの書き込みアクセスされたラインの場合)に、書き込み先ラインへ電源が供給されるまでの間、書き込み先アドレスとデータを保持する書き込みアクセスバッファ(39)。
(12)読み出しデータとして、メモリセルアレイからの読み出しデータ(315)と書き込みアクセスバッファからの書き込みバッファデータ(313)のどちらか一方を選択するセレクタ(40)。
【００１３】
以下に本実施形態のＳＲＡＭの状態別の動作を説明する。
＜有効なデータが記憶されているラインへの書き込みアクセス・読み出しアクセスの場合＞
既に電源が供給されているラインへのアクセスの場合において、書き込みアクセスの場合はアクセス先のライン(41)へ入力データが書き込まれ、読み出しアクセスの場合にはアクセス先のライン(41)からデータが読み出される。
アクセス判定記憶回路(38)が保持するこのラインについてのステータスデータは＜有効なデータが記憶されている＞であり、このときこのライン(41)に対応するライン電源回路(37)は、ライン(41)に電力を供給し続けている。
【００１４】
＜リセット後のラインの状態＞
リセット操作は外部から入力されるリセット信号(302)が制御回路(34)、アクセスバッファ(39)、アクセス判定記憶回路(38)などに入力されることによって行われる。
アクセス判定記憶回路(38)は、プログラムからリセット(302)がアサートされて全メモリセル(30)と書き込みアクセスバッファ(39)が保持しているデータが無効化されたとき、アクセス判定記憶回路(38)に保持されている各ラインが有効なデータを記憶しているかどうかを示す情報、ステータスデータをクリアする。
その結果、全ての電源回路(37)への電源回路イネーブル信号(304)はネゲートされ、全てのラインへの電源の供給が停止された状態となる。またこれによって、メモリセルアレイ(31)にデータが書き込まれていたとしても、なにも書き込まれていない状態になる。従って、全てのラインにおいてリーク電流が生じていない状態となる。
【００１５】
＜有効なデータが記憶されていないラインの状態＞
アクセス判定記憶回路(38)は、所定のラインについて有効なデータが記憶されていないことを示すステータスデータを有するとき、この所定のラインについて電源回路イネーブル信号(304)をネゲートとしたままとしている。
ライン電源回路(37)は、電源回路イネーブル信号(304)がネゲートで入力されているとき、受け持ちのラインに対して電源の供給をしない。よって、有効なデータが記憶されていないラインではリーク電流は生じない。
【００１６】
＜有効なデータが記憶されていないラインへの書き込みアクセスの場合＞
アクセス判定記憶回路(38)は、所定のラインに関して、有効なデータが記憶されていない、すなわち電源が供給されていないラインとなるステータスデータを有する状態で、このラインへのデータの書き込みを示すアドレス(300)およびコマンド(301)が入力されたとき、この書き込み先アドレスに対応するライン(41)に電源を供給するライン電源回路(37)へ電源回路イネーブル信号(304)をアサートし、ライン電源回路(37)を起動する。なおこの時点では回路が起動するのみで、まだ書き込み先のライン(41)への電源の供給は実行していない。
アクセス判定記憶回路(38)は、アクセス判定記憶回路(38)に保持されているこのラインについてのステータスデータを、＜有効なデータが記憶されていない＞から、＜有効なデータが記憶されている＞に更新する。また同時に、アクセス判定記憶回路(38)は、書き込みアクセスバッファ(39)に書き込み先アドレスと書き込まれるべきデータを格納させる。
【００１７】
ライン電源回路(37)は、書き込み先のライン(41)へ電源を供給する。
書き込みアクセスバッファ(39)は、制御回路(34)に書き込みリクエスト信号(314)をアサートし、セレクタ(40)に読みだしデータ選択信号(313)を出力する。
制御回路(34)は、書き込みリクエスト信号(314)を受け取ると、コマンド(301)を監視し、コマンドによる書き込みアクセスと読み出しアクセスが無い時に、書き込みアクセスバッファ(39)に保持されているデータをメモリセル(30)に書き込むようI/O回路(36)を制御する。
I/O回路(36)は、制御回路(34)からI/O回路制御信号(311)を受けると、書き込みアクセスバッファ(39)の書き込みバッファデータ(312)をセレクタ(40)経由で受信し、メモリセルアレイ(31)に書き込む。
制御回路(34)は、このデータが書き込まれたことを確認したら、書き込みアクセスバッファ(39)からこのデータを削除する。
【００１８】
＜有効なデータが記憶されていないラインへの読み出しアクセスの場合＞
電源が供給されていないラインからデータを読み出そうとするコマンド(300)が入力された場合、アクセス判定記憶回路(38)が有するステータスデータは＜有効なデータが書き込まれていない＞状態のままであるから、ライン(41)に電源が供給されておらず、出力データ(318)は無効である。
【００１９】
＜書き込みアクセスバッファに保持されているデータへの読み出しアクセスがあった場合＞
書き込みアクセスバッファ(39)は、新たに入力されたアドレス(300)及びコマンド(301)を監視しており、書き込みアクセスバッファ(39)に保持されているデータと同じアドレスへの読み出しアクセスがあったとき、読み出しデータ選択信号(313)を出力する。
セレクタ(40)は、書き込みアクセスバッファ(39)から出力されている読み出しデータ選択信号(313)を受けて、メモリセルアレイ(31)からの読み出しデータ(315)のかわりに書き込みバッファ(39)にある書き込みバッファデータ(312)を要求して読み出しデータ(316)として出力する。
I/O回路(36)は読み出しデータ(316)を処理して出力データ(318)とする。
【００２０】
＜書き込みアクセスバッファに保持されているデータへの書き込みアクセスがあった場合＞
書き込みアクセスバッファ(39)は、書き込みアクセスバッファ(39)にデータが書き込まれている状態で、このデータが格納されるべきアドレスへの新たなデータの書き込みコマンド(300)を受け付けたとき、入力データ(303)をメモリセル(30)に書き込ませず、書き込みアクセスバッファ(39)に保持されているデータを入力データ(303)で書き換える。
【００２１】
本実施形態のＳＲＡＭは、メモリセルアレイの中の有効なデータを記憶しているラインに対してのみ電源を供給し、有効なデータを記憶していないラインに対しては電源が供給しない構成とした。
また、まだ書き込みが完了していないデータの上書き要求に対して、アクセスバッファのデータを直接書き換える構成とした。
また、まだ書き込みが完了していないデータの読み出し要求に対して、アクセスバッファのデータを直接出力する構成とした。
これによりラインの起動時間分の待ち時間をなくすとともに、外部からみたときのデータの持ち方を従来のＳＲＡＭとおなじものとして有効なデータを記憶していないライン分のリーク電流が削減されるから、従来品との互換性の問題を生じることなく、エラー耐性を下げずに低消費電力化が可能となる。
消費電力はスイッチング電流とリーク電流の合計であり、リーク電流が削減できる分、消費電力を低減することができる。
【００２２】
図２に、二次電池装置（電池パック）の実施形態の模式図を示す
電池パックＢは、少なくとも一つの組電池モジュールＢ１０１、組電池監視回路Ｂ２１の動作等を制御する制御装置（ＢＭＳ：Battery Management System）Ｂ３０、不揮発性メモリＢ３２、及び電流検出部Ｂ５０を備えている。
それぞれの組電池モジュールＢ１０１には、複数の二次電池セルを含む組電池Ｂ１１および組電池監視回路（ＶＴＭ：Voltage Temperature Monitor）Ｂ２１が設けられている。組電池監視回路Ｂ２１は、組電池Ｂ１１を構成する単電池セルの電圧、温度を測定する。
【００２３】
複数の組電池モジュールＢ１０１（１）…Ｂ１０１（ｎ）は互いに直列接続されている。組電池モジュールＢ１０１（１）…Ｂ１０１（ｎ）は、それぞれ独立して取り離すことが可能であり、別の組電池モジュールと交換することができる。
電池パックＢの最下位側（電圧が低い方を下位と称する）の組電池モジュールＢ１０１（１）の負極端子は、電流検出部５０を介して負出力端子２５に接続されている。また電池パックの最上位側（電圧が高い方を上位と称する）の組電池モジュールＢ１０１（ｎ）の正極端子は、正出力端子Ｂ２６に接続されている。
【００２４】
制御装置Ｂ３０は、組電池監視回路Ｂ２１（１）・・・Ｂ２１（ｎ）、不揮発性メモリＢ３２、電流検出部Ｂ５０と信号接続すると共に、更に外部の車体側に設けられているエンジンＥＣＵ（Electronic Control Unit）Ｂ４０とも信号接続する。
制御装置Ｂ３０は、処理を実行する回路として、演算制御部Ｂ３３とメインメモリであるＳＲＡＭ（Static Random Access Memory）Ｂ３１とを内部に備える。制御装置Ｂ３０は、通常１チップの集積回路で構成される所定のプログラムが組み込まれたプロセッサである。
制御装置Ｂ３０には、外部の電装用電池Ｂ４１から１２ＶのＤＣ電源が供給される。この電源は制御装置Ｂ３０内で演算制御部Ｂ３３とＳＲＡＭＢ３１に供給される。図１では、このことを明確化するため電源線を分岐してそれぞれ演算制御部Ｂ３３とＳＲＡＭＢ３１に接続して表している。通常、電装用電池Ｂ４１は非常時を除き、例えばイグニッションがオフとなった場合であっても常時ＯＮ状態を維持している。
制御装置Ｂ３０は、組電池監視回路Ｂ２１（１）・・・Ｂ２１（ｎ）から、通信ラインを介して状態情報であるそれぞれの組電池Ｂ１１（１）・・・Ｂ１１（ｎ）のセルの電圧及び温度を適宜の周期で収集する。
また、制御装置Ｂ３０は、エンジンＥＣＵＢ４０から、通信ラインを介して操作履歴情報であるアクセル開度、電源情報などを収集する。なお、エンジンＥＣＵＢ４０からは、操作履歴情報以外に、イグニッションＯＮ／ＯＦＦなどの操作タイミング情報、動作モード（運転モード、メンテナンスモードなど）情報が制御装置Ｂ３０に送られる。
制御装置Ｂ３０は、収集した各種情報とその情報に基づいて編集した管理情報をメインメモリであるＳＲＡＭＢ３１を介して所定のアルゴリズムで演算したり、ＳＲＡＭＢ３１内に書き込まれているデータを不揮発性メモリＢ３２に格納したりする。
【００２５】
図３に示す車両は、上記した実施形態に示したの組電池Ｂ１１と、組電池Ｂ１１の動作を制御する電池管理基板Ｂ２１と、インバータを含み組電池Ｂ１１から供給された電圧を変換し、出力電流・電圧のレベル制御及び位相制御等を行なう電圧変換及びドライブ制御部５００と、電圧変換及びドライブ制御部５００の出力が駆動電力として供給されるモータ６００と、を備えている。モータ６００の回転は、例えば差動ギアユニットを介して、駆動輪ＷＲ、ＷＬに伝達される。
電池管理基板Ｂ２１は、組電池Ｂ１１および電装用電池Ｂ４１から給電されている。電装用電池Ｂ４１は例えば定格１２Ｖの鉛蓄電池である。組電池装置の定格電圧は８０セルを直列接続した３００Ｖ程度となる。モータ６００の回転は、図示しないキャビンに乗車した人間の操作に応じて、例えば差動ギアユニットなどの伝達機構を介して、駆動輪ＷＲ、ＷＬに伝達される。
【００２６】
上記したように構成される本願発明の組電池装置を車輪駆動用のエネルギー源として利用する電動車両は、電装用電池の充電量消費を低減することが可能になるので、電装用電池の充電機会に拘束されにくく、長い駐停車においても監視を続けることが可能である。したがって、自動車の目標特性に適合するセルを選択して利用した駆動輪用電源の提供を可能とする。
【符号の説明】
【００２７】
30…メモリセル、31…メモリセルアレイ、32…行デコーダ・ドライバ、
33…列デコーダ・ドライバ、34…制御回路、35…アンプ、36…Ｉ/Ｏ回路、
37…電源回路、41…メモリセルライン、38…アクセス判定記憶回路、
39…書き込みアクセスバッファ、40…セレクタ、
300…アドレス、301…コマンド、302…リセット、303…入力データ、
304…電源回路イネーブル信号、305…電源線、
306…行アクセス信号、307…列アクセス信号、
308…行デコーダ・ドライバ制御信号、309…列デコーダ・ドライバ制御信号、
310…アンプ制御信号、311…I/O回路制御信号、312…書き込みバッファデータ、
313…読み出しデータ選択信号、314…書き込みリクエスト信号、
315…読み出しデータ、316…選択後読み出しデータ、317…書き込みデータ、
318…出力データ。
【図１】
2011210341.tif 000003
【図２】
2011210341.tif 000004
【図３】
2011210341.tif 000005