(57)【要約】【課題】メモリセルに対する書き換えが容易であり、かつ、高いデータ保持特性を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置であって、複数のメモリセルを有する。前記複数のメモリセルは、それぞれ、一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された２つのインバータを有するラッチと、第１電源と第２電源との間に前記ラッチと直列に接続された第１スイッチと、前記第１スイッチと並列に接続された第２スイッチとを有する。【選択図】図２
2011248932.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対と、
前記複数のメモリセルの各行にそれぞれ対応する複数の行制御信号線と、
前記複数のメモリセルの各列にそれぞれ対応する複数の列制御信号線とを備え、
前記複数のメモリセルは、それぞれ、
一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された第１及び第２インバータを有するラッチと、
ソースが前記複数のビット線対のうち、当該メモリセルに対応するビット線対の一方に、ドレインが前記第１インバータの出力ノードである第１出力ノードに、ゲートが前記複数のワード線のうち、当該メモリセルに対応するワード線に接続された第１アクセストランジスタと、
ソースが当該メモリセルに対応する前記ビット線対の他方に、ドレインが前記第２インバータの出力ノードである第２出力ノードに、ゲートが当該メモリセルに対応する前記ワード線に接続された第２アクセストランジスタと、
第１電源と第２電源との間に前記ラッチと直列に接続された第１スイッチと、
前記第１スイッチと並列に接続された第２スイッチとを有し、
前記第１スイッチは、前記複数の行制御信号線のうち、当該メモリセルに対応する行制御信号線に接続され、
前記第２スイッチは、前記複数の列制御信号線のうち、当該メモリセルに対応する列制御信号線に接続されている
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数の読み出し用ワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数の読み出し用ビット線とを更に備え、
前記複数のメモリセルは、それぞれ、対応する前記読み出し用ビット線に接続された読み出し用のポートを更に有する
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記読み出し用のポートは、
ソースが前記第２電源に接続され、ゲートが前記第１出力ノードに接続されたリードポートドライブトランジスタと、
ソースが前記リードポートドライブトランジスタのドレインに接続され、ドレインが前記対応する読み出し用ビット線に接続され、ゲートが対応する前記読み出し用ワード線に接続されたリードアクセストランジスタとを有する
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記複数のワード線の活性化時の電位は、前記第１電源の電位より低く、
前記複数の読み出し用ワード線の活性化時の電位は、前記第１電源の電位と同じである
半導体記憶装置。
【請求項５】
請求項３に記載の半導体記憶装置において、
前記第１インバータは、
ロードトランジスタと、
ドライブトランジスタとを有し、
前記リードポートドライブトランジスタのゲート電極と、前記ドライブトランジスタのゲート電極と、前記ロードトランジスタのゲート電極とが同一の層内で接続されている
半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
前記複数のワード線の活性化時の電位は、前記第１電源の電位より低い
半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記複数のビット線対のうち、所定のビット線対に接続されたメモリセルが保持するデータを更新しないことを示すライトマスク信号が活性化された場合には、前記所定のビット線に接続されたメモリセルの前記第２スイッチがオンになる
半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記半導体記憶装置のスタンバイ期間中は、所定の列に属する前記メモリセルの前記第２スイッチがオフになる
半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記半導体記憶装置のスタンバイ期間中は、前記所定の列に属するメモリセルの前記第１スイッチがオフになる
半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記半導体記憶装置のスタンバイ期間中は、前記所定の列に対応するビット線対に対するプリチャージを停止する
半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置において、
前記第１インバータは、
第１ロードトランジスタと、
第１ドライブトランジスタとを有し、
前記第２インバータは、
第２ロードトランジスタと、
第２ドライブトランジスタとを有し、
ウェル境界の方向が前記ビット線の方向と同じであり、
前記第１ドライブトランジスタと前記第１アクセストランジスタとが同一の拡散層パターン内に形成され、
前記第１ロードトランジスタと前記第１スイッチとが同一の拡散層パターン内に形成され、
前記第１ドライブトランジスタのゲート電極と前記第１ロードトランジスタのゲート電極とが同一の層内で接続されている
半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
前記第１及び第２アクセストランジスタのうちの１つのゲート電極と前記第１スイッチのゲート電極とが同一の層内で接続されている
半導体記憶装置。
【請求項１３】
請求項１１に記載の半導体記憶装置において、
前記第１ロードトランジスタと前記第１スイッチとが形成される前記拡散層パターンは、前記第１スイッチが形成される部分が、前記第２ロードトランジスタが形成される前記拡散層パターン又はその延長線に近づくように曲がっている
半導体記憶装置。
【請求項１４】
請求項５又は１１に記載の半導体記憶装置において、
前記第２スイッチのゲート長が、同一のメモリセル内のゲート長が最小のトランジスタのゲート長より長い
半導体記憶装置。
【請求項１５】
請求項５又は１１に記載の半導体記憶装置において、
列方向に隣接する２つの前記メモリセルにおける前記第２スイッチのゲート電極同士が、同一の層内で接続されている
半導体記憶装置。
【請求項１６】
請求項５又は１１に記載の半導体記憶装置において、
メタル配線層で前記第１電源の配線が列方向に延びるように配置され、
前記メタル配線層より上層のメタル配線層で、前記ワード線及び前記第２電源の配線が行方向に延びるように配置され、
前記ワード線が配置される前記メタル配線層より上層のメタル配線層で、前記ビット線が列方向に延びるように配置された
半導体記憶装置。
【請求項１７】
マトリックス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対と、
前記複数のメモリセルの各列にそれぞれ対応する複数の列制御信号線とを備え、
前記複数のメモリセルは、それぞれ、
一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された第１及び第２インバータを有するラッチと、
ソースが前記複数のビット線対のうち、当該メモリセルに対応するビット線対の一方に、ドレインが前記第１インバータの出力ノードである第１出力ノードに、ゲートが前記複数のワード線のうち、当該メモリセルに対応するワード線に接続された第１アクセストランジスタと、
ソースが当該メモリセルに対応する前記ビット線対の他方に、ドレインが前記第２インバータの出力ノードである第２出力ノードに、ゲートが当該メモリセルに対応する前記ワード線に接続された第２アクセストランジスタと、
第１電源と第２電源との間に前記ラッチと直列に接続された第１スイッチと、
前記第１スイッチと並列に接続された第２スイッチとを有し、
前記第１スイッチは、前記複数のワード線のうち、当該メモリセルに対応するワード線に接続され、
前記第２スイッチは、前記複数の列制御信号線のうち、当該メモリセルに対応する列制御信号線に接続されている
半導体記憶装置。
【請求項１８】
マトリックス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対とを備え、
前記複数のメモリセルは、それぞれ、
一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された第１及び第２インバータを有するラッチと、
ソースが前記複数のビット線対のうち、当該メモリセルに対応するビット線対の一方に、ドレインが前記第１インバータの出力ノードである第１出力ノードに、ゲートが前記複数のワード線のうち、当該メモリセルに対応するワード線に接続された第１アクセストランジスタと、
ソースが当該メモリセルに対応する前記ビット線対の他方に、ドレインが前記第２インバータの出力ノードである第２出力ノードに、ゲートが当該メモリセルに対応する前記ワード線に接続された第２アクセストランジスタと、
第１電源と第２電源との間に前記ラッチと直列に接続されたスイッチを有し、
前記スイッチは、前記複数のワード線のうち、当該メモリセルに対応するワード線に接続されている
半導体記憶装置。
【請求項１９】
請求項１８に記載の半導体記憶装置において、
前記複数のワード線の活性化時の電位は、前記第１電源の電位より低い
半導体記憶装置。
【請求項２０】
請求項１８に記載の半導体記憶装置において、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数の読み出し用ワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数の読み出し用ビット線とを更に備え、
前記複数のメモリセルは、それぞれ、対応する前記読み出し用ビット線に接続された読み出し用のポートを更に有し、
前記読み出し用のポートは、
ソースが前記第２電源に接続され、ゲートが前記第１出力ノードに接続されたリードポートドライブトランジスタと、
ソースが前記リードポートドライブトランジスタのドレインに接続され、ドレインが前記対応する読み出し用ビット線に接続され、ゲートが対応する前記読み出し用ワード線に接続されたリードアクセストランジスタとを有する
半導体記憶装置。
【請求項２１】
請求項２０に記載の半導体記憶装置において、
前記リードポートドライブトランジスタと前記リードアクセストランジスタとが同一の拡散層パターン内に形成され、
列方向に隣接する２つの前記メモリセルにおける前記拡散層パターンが、１つの直線状のパターンを形成している
半導体記憶装置。
【請求項２２】
マトリックス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線と、
前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対と、
前記複数のメモリセルの各列にそれぞれ対応する複数の列制御信号線とを備え、
前記複数のメモリセルは、それぞれ、
一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された第１及び第２インバータを有するラッチと、
ソースが前記複数のビット線対のうち、当該メモリセルに対応するビット線対の一方に、ドレインが前記第１インバータの出力ノードである第１出力ノードに、ゲートが前記複数のワード線のうち、当該メモリセルに対応するワード線に接続された第１アクセストランジスタと、
ソースが当該メモリセルに対応する前記ビット線対の他方に、ドレインが前記第２インバータの出力ノードである第２出力ノードに、ゲートが当該メモリセルに対応する前記ワード線に接続された第２アクセストランジスタと、
第１電源と第２電源との間に前記ラッチと直列に接続されたスイッチを有し、
前記スイッチは、前記複数の列制御信号線のうち、当該メモリセルに対応する列制御信号線に接続されている
半導体記憶装置。
【請求項２３】
請求項２２に記載の半導体記憶装置において、
前記スイッチの非活性時には、前記対応する列制御信号線の電位は、前記第１電源の電位より低く、前記第２電源の電位より高い
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特にＳＲＡＭ（static random-access memory）に関する。
【背景技術】
【０００２】
メモリセルは、保持しているデータを容易に失わない高いデータ保持特性と、容易にデータを書き換えられる良好なライト（書き込み）特性という、相反する特性を満たす必要がある。デバイス特性のばらつきは、これらの特性の重要なファクターとなる。セル面積を縮小していくと、デバイス特性のばらつきが増加していくことが知られており、セル面積を小さくしながらメモリセルの特性を低下させないようにすることが困難になってきている。
【０００３】
一般にＳＲＡＭセルでは、データを書き換える際には、セル内のラッチからビット線に電荷を流すことによってラッチのデータを反転させるが、電源からラッチに供給される電流によってこれが妨げられる。メモリセルを構成するトランジスタの特性に大きなばらつきがある場合や、電源電圧が低い場合には、書き換えが困難になる可能性がある。
【０００４】
特許文献１には、電源とメモリセルとの間にスイッチを有するメモリの例が記載されている。このメモリでは、書き込み時に行単位でメモリセルへの電力の供給を停止することによってライト特性を改善する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−０４５０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１のように電力の供給を停止すると、ライト対象メモリセルと同一の行に属する他のメモリセルにおいて、接合リーク電流等によってノードの電位が低下し、保持データを消失してしまう可能性がある。
【０００７】
本発明は、メモリセルに対する書き換えが容易であり、かつ、高いデータ保持特性を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施形態による半導体記憶装置は、マトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線と、前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対と、前記複数のメモリセルの各行にそれぞれ対応する複数の行制御信号線と、前記複数のメモリセルの各列にそれぞれ対応する複数の列制御信号線とを有する。前記複数のメモリセルは、それぞれ、一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された第１及び第２インバータを有するラッチと、ソースが前記複数のビット線対のうち、当該メモリセルに対応するビット線対の一方に、ドレインが前記第１インバータの出力ノードである第１出力ノードに、ゲートが前記複数のワード線のうち、当該メモリセルに対応するワード線に接続された第１アクセストランジスタと、ソースが当該メモリセルに対応する前記ビット線対の他方に、ドレインが前記第２インバータの出力ノードである第２出力ノードに、ゲートが当該メモリセルに対応する前記ワード線に接続された第２アクセストランジスタと、第１電源と第２電源との間に前記ラッチと直列に接続された第１スイッチと、前記第１スイッチと並列に接続された第２スイッチとを有する。前記第１スイッチは、前記複数の行制御信号線のうち、当該メモリセルに対応する行制御信号線に接続され、前記第２スイッチは、前記複数の列制御信号線のうち、当該メモリセルに対応する列制御信号線に接続されている。
【発明の効果】
【０００９】
本発明の実施形態によれば、メモリセルに対する書き換えが容易になり、また、メモリセルが高いデータ保持特性を有することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体記憶装置の構成例を示すブロック図である。
【図２】図１のメモリセルのうちの１つの構成例を示す回路図である。
【図３】図２のメモリセルにおけるスイッチの状態の例を示す図である。
【図４】図２のメモリセルにおけるスイッチの状態の他の例を示す図である。
【図５】図２のメモリセルの変形例の構成を示す回路図である。
【図６】図２のメモリセルの他の変形例の構成を示す回路図である。
【図７】図６のメモリセルを用いる半導体記憶装置の構成例を示すブロック図である。
【図８】図１の半導体記憶装置に含まれる入出力に関する回路の一部を示す回路図である。
【図９】本発明の実施形態に係る半導体記憶装置の他の構成例を示すブロック図である。
【図１０】図９のメモリセルのうちの１つの構成例を示す回路図である。
【図１１】図１０のメモリセルにおけるスイッチの状態の例を示す図である。
【図１２】図１０のメモリセルの他の接続例を示す回路図である。
【図１３】図１０のメモリセルの変形例の構成を示す回路図である。
【図１４】図１０のメモリセルの他の変形例の構成を示す回路図である。
【図１５】トリプルポートのメモリセルの構成例を示す回路図である。
【図１６】図９のライト用ロウデコーダ及びリード用ロウデコーダの構成例を示すブロック図である。
【図１７】図２のメモリセルのレイアウトの例を示すレイアウト図である。
【図１８】図６のメモリセルのレイアウト例を示すレイアウト図である。
【図１９】図１８のレイアウトの変形例を示すレイアウト図である。
【図２０】図１９のレイアウトの変形例を示すレイアウト図である。
【図２１】図２０のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。
【図２２】図１９のレイアウトの他の変形例を示すレイアウト図である。
【図２３】図１２のメモリセルのレイアウトの例を示すレイアウト図である。
【図２４】図１０のように接続されたメモリセルのレイアウトの例を示すレイアウト図である。
【図２５】図２４のレイアウトの変形例を示すレイアウト図である。
【図２６】図２５のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。
【図２７】図２５のレイアウトの変形例を示すレイアウト図である。
【図２８】図２５のレイアウトの変形例を組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。
【図２９】図２５のレイアウトに加えて第１メタル配線層の配線例を示すレイアウト図である。
【図３０】図２５のレイアウトに対する第２メタル配線層の配線例を示すレイアウト図である。
【図３１】図２５のレイアウトに対する第３メタル配線層の配線例を示すレイアウト図である。
【図３２】図３０のレイアウトの変形例を示すレイアウト図である。
【図３３】図３１のレイアウトの変形例を示すレイアウト図である。
【図３４】図２５のレイアウトに対する第４メタル配線層の配線例を示すレイアウト図である。
【図３５】図１４のメモリセルの変形例を示す回路図である。
【図３６】図３５のメモリセルのレイアウトの例を示すレイアウト図である。
【図３７】図３６のレイアウトに加えて第１メタル配線層の配線例を示すレイアウト図である。
【図３８】図３７のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。
【図３９】図６のメモリセルの変形例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。
【００１２】
図１は、本発明の実施形態に係る半導体記憶装置の構成例を示すブロック図である。図１の半導体記憶装置は、制御部２と、ロウデコーダ４と、カラムデコーダ６と、書込回路８と、読出回路９と、マトリックス状に配置されたｍ×ｎ個（ｍ，ｎは、２以上の整数）のメモリセル２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，…と、ワード線ＷＬ０，ＷＬ１，…，ＷＬｍ−１，ＷＬｍと、行制御信号線ＲＳ０，ＲＳ１，…，ＲＳｍ−１，ＲＳｍと、ビット線Ｂ０，ＮＢ０，…，Ｂｎ，ＮＢｎと、列制御信号線ＷＣ０，…，ＷＣｎとを有している。ビット線ＢｊとＮＢｊとは（ｊは０≦ｊ≦ｎを満たす整数）、ビット線対を構成している。
【００１３】
ワード線ＷＬ０〜ＷＬｍは、メモリセル２０Ａ，２０Ｂ，…の各行にそれぞれ対応し、対応する行のメモリセルに接続されている。図１のビット線対は、メモリセル２０Ａ，２０Ｂ，…の各列にそれぞれ対応し、対応する列のメモリセルに接続されている。行制御信号線ＲＳ０〜ＲＳｍは、メモリセル２０Ａ，２０Ｂ，…の各行にそれぞれ対応し、対応する行のメモリセルに接続されている。列制御信号線ＷＣ０〜ＷＣｎは、メモリセル２０Ａ，２０Ｂ，…の各列にそれぞれ対応し、対応する列のメモリセルに接続されている。ロウデコーダ４は、ワード線ＷＬ０〜ＷＬｍ及び行制御信号線ＲＳ０〜ＲＳｍを制御し、カラムデコーダ６は、ビット線対を制御し、書込回路８は、列制御信号線ＷＣ０〜ＷＣｎを制御する。
【００１４】
図１は、カラムデコーダ６、書込回路８、読出回路９、及びメモリセル２０Ａ，２０Ｂ，…に関しては、１ビットの入力データ信号ＤＩ０に対応する部分のみを示している。図１の半導体記憶装置には、複数ビットの入力データの各ビットを示す入力データ信号ＤＩ０，ＤＩ１，…，ＤＩａが入力される（ａは自然数）。図１の半導体記憶装置は、実際には、カラムデコーダ６、書込回路８、読出回路９、及びメモリセル２０Ａ，２０Ｂ，…と同様の回路を横方向に繰り返し有する。以下では、簡単のため、入力データ信号ＤＩ０に関して説明する。
【００１５】
制御部２は、クロックＣＬＫ、チップ選択信号ＣＥ、ライトイネーブル信号ＷＥ、及びアドレスＡＤに従って、ロウデコーダ４、カラムデコーダ６、書込回路８、及び読出回路９に、それぞれを制御するための信号を出力する。ライト（書き込み）動作時には、書込回路８は、入力データ信号ＤＩ０に応じた信号を生成し、カラムデコーダ６は、生成された信号をメモリセル２０Ａ，２０Ｂ，…のうちのライト対象のメモリセルに対応するビット線Ｂｊ及びＮＢｊに出力する。ライト対象のメモリセルは、ビット線Ｂｊ及びＮＢｊのデータを格納する。
【００１６】
リード（読み出し）動作時には、カラムデコーダ６は、ビット線Ｂｊ及びＮＢｊ（ｊ＝０〜ｎ）をプリチャージする。メモリセル２０Ａ，２０Ｂ，…のうち、リード対象のメモリセルは、格納しているデータを、対応するビット線Ｂｊ及びＮＢｊに出力する。読出回路９は、メモリセルから読み出された値を出力データ信号ＤＯ０として出力する。
【００１７】
図２は、図１のメモリセルのうちの１つの構成例を示す回路図である。図２では、図１に示された各種の線のうち、図２のメモリセル２０に対応する線をワード線ＷＬ、行制御信号線ＲＳ、ビット線Ｂ，ＮＢ、列制御信号線ＷＣで示している。図２のメモリセル２０は、シングルポートのメモリセルであって、ラッチ１０と、アクセストランジスタ２１，２２と、スイッチ２３，２４とを有する。アクセストランジスタ２１，２２は例えばＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタであり、スイッチ２３，２４は例えばＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタである。
【００１８】
ラッチ１０は、ドライブトランジスタ１１，１２と、ロードトランジスタ１３，１４とを有する。ドライブトランジスタ１１，１２はＮＭＯＳトランジスタであり、ロードトランジスタ１３，１４はＰＭＯＳトランジスタである。ドライブトランジスタ１１とロードトランジスタ１３とが第１のインバータを構成し、ドライブトランジスタ１２とロードトランジスタ１４とが第２のインバータを構成する。第１のインバータの出力ノードＮ１が第２のインバータの入力ノードに接続されている。第２のインバータの出力ノードＮ２が第１のインバータの入力ノードに接続されている。ラッチ１０は、１ビットを保持する機能を有する。
【００１９】
スイッチ２３，２４は、電位ＶＤＤの電源とラッチ１０との間に並列に接続され、ラッチ１０の電源電流を制御する。スイッチ２３は行制御信号線ＲＳの信号に従って動作し、スイッチ２４は列制御信号線ＷＣの信号に従って動作する。他のメモリセルも同様に構成されている。
【００２０】
図３は、図２のメモリセル２０におけるスイッチの状態の例を示す図である。図４は、図２のメモリセル２０におけるスイッチの状態の他の例を示す図である。図３は、行制御信号線ＲＳによって制御されるスイッチ２３が、書き込み時にのみオフになる場合を示し、図４は、スイッチ２３が、読み出し時にもオフになる場合を示している。
【００２１】
図１の半導体記憶装置の動作について説明する。メモリアクセスを行わない場合には、行制御信号線ＲＳ、及び列制御信号線ＷＣは、ともに低論理状態（“Ｌ”）である。このとき、２つのスイッチ２３，２４はともにオンである。
【００２２】
図１のメモリセル２０Ａに書き込みを行う場合について説明する。具体的には、制御部２は、ロウデコーダ４を制御して、メモリセル２０Ａが属する選択行のワード線ＷＬ０を高論理状態（“Ｈ”）にして、アクセストランジスタ２１，２２をオンにさせ、更に選択行の行制御信号線ＲＳ０を“Ｈ”にする。同時に、制御部２は、書込回路８を制御して、メモリセル２０Ａが属する選択列を指定する列制御信号線ＷＣ０を“Ｈ”にする。この時、他の列の列制御信号線ＷＣｎ等は“Ｌ”のままである。これにより、書き込み対象メモリセル２０Ａのみにおいて、スイッチ２３，２４の両方が非活性になる（言い換えると、オフになる）。
【００２３】
メモリセル２０Ａと同一の行の他のメモリセルでは、スイッチ２４がオンである。メモリセル２０Ａと同一の列の他のメモリセルでは、行制御信号線ＲＳｍ等が“Ｌ”であるので、スイッチ２３がオンになっており、ワード線も非活性化状態にある。このように、メモリセル２０Ａ以外のメモリセルでは、スイッチ２３，２４のうちの少なくとも１つがオンであるので、容易にデータ保持が可能である。
【００２４】
書き込み対象のメモリセル２０Ａにおいては、ロードトランジスタ１３，１４のソースに電源電位ＶＤＤが与えられない。このため、例えば図２のビット線ＮＢが“Ｌ”にされると、ロードトランジスタ１３がオンであっても、出力ノードＮ１を容易に“Ｌ”に下げることができる。このとき、ドライブトランジスタ１２がオフ、ロードトランジスタ１４がオンになる。ロードトランジスタ１４のソースには電源電位が与えられていないが、ノードＮ２は“Ｈ”にプリチャージされたビット線Ｂにより、アクセストランジスタ２２経由で“Ｈ”に近い電位に駆動されているので、ドライブトランジスタ１２がカットオフ状態となり、ノードＮ２の電位は容易に上昇する。これによってドライブトランジスタ１１のゲート−ソース間電圧が上昇してトランジスタ１１がオンになり、ノードＮ１を低下させるフィードバックがかかる。したがって、メモリセル２０Ａへの書き込みを容易に行うことができる。同様に、ビット線Ｂが“Ｌ”にされると、ノードＮ２を容易に“Ｌ”に低下させることができる。
【００２５】
また、ワード線ＷＬを“Ｌ”にする前に行制御信号線ＲＳ及び列制御信号線ＷＣのうちの一方を“Ｌ”に戻すことによって、電位“Ｌ”が入力されるインバータの動作が活性化され、書き込み特性が良好となって低電圧時の特性が改善される。このように、他のメモリセルに悪影響を与えることなく、書き込み対象のメモリセル２０Ａに対するライト動作を容易に行うことができる。
【００２６】
図１のメモリセル２０Ａから読み出しを行う場合について説明する。この場合、制御部２はメモリセル２０Ａが属する行及び列を選択する。具体的には、制御部２は、ロウデコーダ４を制御して、メモリセル２０Ａが属する行のワード線ＷＬ０を“Ｈ”にして、アクセストランジスタ２１，２２をオンにさせる。
【００２７】
リード動作の場合には、全ての列制御信号線を“Ｌ”のままとする。行制御信号線ＲＳ０は“Ｈ”としてもよいし、“Ｌ”のままでもよい。行制御信号線ＲＳ０を“Ｌ”にする方が（図３）、行制御信号線ＲＳ０の動作に関わる充放電電流を抑制可能である。ライト動作のために選択された行に含まれるセル（対象セル及び選択行の他のセル）と同様に、行制御信号線ＲＳ０を“Ｈ”にしてもよい（図４）。この場合には、論理構成を簡素化できるという長所がある。
【００２８】
いずれの場合においても、スイッチ２３，２４のうちのどちらか１つはオンになっているので、セルが適切な特性を有するように設計しておくことにより、リード対象メモリセルと同一のワード線に接続された同一行のメモリセルも、ワード線電位が“Ｈ”になった時に保持データを消失することはない。言い換えると、スタティックノイズマージンを十分に確保可能である。スタティックノイズマージンは、ワード線を活性化した場合のメモリセルのデータ保持特性を示す。また、基板へのリーク電流によって保持データを消失することもない。
【００２９】
図５は、図２のメモリセルの変形例の構成を示す回路図である。図５のメモリセルは、スイッチ２３，２４に代えてスイッチ３３，３４を有している点の他は、図２のメモリセルと同様に構成されている。スイッチ３３，３４は、電位ＶＳＳの電源とラッチ１０との間に並列に接続され、ラッチ１０の電源電流を制御する。図１の半導体記憶装置において、メモリセル２０Ａ，２０Ｂ，…に代えて図５のメモリセルを用いてもよい。この場合、行制御信号線ＲＳ０等の電位は、メモリセル２０Ａ等の場合とは論理的に反対の電位にする。
【００３０】
図５のメモリセルでは、ライト時に電位を下げるべきノードにロードトランジスタ１３又は１４から電流が流れ込む。しかし、ドライブトランジスタ１１及び１２のソース電位がＶＳＳより高くなるので、インバータはノードの電位を“Ｌ”と判定しやすくなり、ライト動作が容易になる。
【００３１】
一般に、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方が特性のランダムばらつきが小さい。したがって、ＰＭＯＳトランジスタをスイッチとして用いる図２のメモリセルの方が、ＮＭＯＳトランジスタをスイッチとして用いる図５のメモリセルよりも良好な特性を有することが多い。
【００３２】
図６は、図２のメモリセルの他の変形例の構成を示す回路図である。図６のメモリセルでは、スイッチ２３のゲートに、行制御信号線ＲＳではなく、ワード線ＷＬが接続される。スイッチにＰＭＯＳトランジスタを使用する場合には、図２のワード線ＷＬと行選択信号線ＲＳは、活性化時にはいずれも“Ｈ”になる。このことを利用して、図６のメモリセルでは、行制御信号線ＲＳを用いないようにする。
【００３３】
同様に、本明細書における行選択信号線ＲＳを有する他のメモリセルの例において、スイッチ２３のゲートに、行制御信号線ＲＳではなく、ワード線ＷＬ等を接続し、行制御信号線ＲＳを有しないようにしてもよい。また、本明細書における行選択信号線ＲＳを有しない他のメモリセルの例において、行制御信号線ＲＳを有するようにし、スイッチ２３のゲートに、ワード線ＷＬ等ではなく、行制御信号線ＲＳを接続するようにしてもよい。
【００３４】
図７は、図６のメモリセルを用いる半導体記憶装置の構成例を示すブロック図である。図７の半導体記憶装置は、図２のメモリセルに代えて図６のメモリセルを有し、ロウデコーダ４に代えてロウデコーダ１０４を有し、行制御信号線ＲＳ０〜ＲＳｍを有さない点の他は、図１の半導体記憶装置と同様である。ロウデコーダ１０４は、行制御信号線ＲＳ０〜ＲＳｍを駆動しない点の他は、ロウデコーダ４と同様である。
【００３５】
図７の半導体記憶装置では、行制御信号線が不要になることによって、行方向の配線数が少なくなり、配線レイアウトが容易になる。これにより、配線パターンの混雑が緩和され、パターン寸法やパターン間隔を拡大することが容易になる。また、加工性が高くなるので歩留まりを向上させたり、メモリセル面積を縮小することができる。配線間隔を拡大してワード線容量を削減したり、ワード線幅を太くしてワード線抵抗を削減する、というようなことも容易に行えるようになる。
【００３６】
次に、スタティックノイズマージン特性の改善について説明する。図２のメモリセルにおいては、スイッチ２３，２４が動作することにより、ライト時にロードトランジスタから出力ノードに電流が供給されなくなるので、ライト特性が改善される。そこで生じたマージンを利用してスタティックノイズマージンを大きくすることによって、バランスのよいメモリセルを設計することができる。メモリセルの動作電圧範囲は、種々の特性のうちの最悪となる特性で決定されるので、種々のメモリセル特性のバランスを取ることが、設計上、重要である。
【００３７】
１つの方法として、ロウデコーダ１０４が、ワード線ＷＬの活性化時の電位を若干下げて、例えばＶＤＤ−αとする。こうすることによって、アクセストランジスタ２１，２２のコンダクタンスが抑制され、出力ノードＮ１，Ｎ２のうち低電位となる方の電位がビット線Ｂ，ＮＢのプリチャージ電位（“Ｈ”）によって高くなりにくくなるので、ノイズマージン特性が改善する。
【００３８】
ワード線ＷＬとスイッチ２３の制御を行う行制御信号ＲＳとが独立している図２のメモリセルの場合には、ワード線電位のみをＶＤＤ−αとする。スイッチ２３のゲートにはＶＤＤを与えてスイッチ２３の抵抗のオン時とオフ時との比を大きくする。ワード線ＷＬがスイッチ２３の制御を行う図６のメモリセルの場合には、スイッチ２３のカットオフ特性が若干悪化するが問題はない。
【００３９】
αの値としてはアクセストランジスタの閾値Ｖｔ程度以下とするので、ゲート−ソース間電圧が閾値近傍でありオフ状態に近いスイッチ２３の動作と、ゲート−ソース間電圧が閾値よりはるかに高い電圧ＶＤＤ−Ｖｔであるアクセストランジスタ２１，２２の動作とが競合しても、容易にアクセストランジスタ２１，２２の動作の影響が大きくなり、ライト可能となるからである。αの値をアクセストランジスタの閾値Ｖｔ程度以下とするのは、αの値がそれより大きいと、オン状態にならないアクセストランジスタが多くなるからである。また、注入されるイオンの濃度を変えることによって、スイッチ２３，２４とアクセストランジスタ２１，２２の閾値を調整してもよく、更なる最適化が可能である。
【００４０】
図８は、図１の半導体記憶装置に含まれる入出力に関する回路の一部を示す回路図である。図８を参照して、カラムデコーダ６、書込回路８、及び読出回路９についてより詳細に説明する。ここでは、１ビットの入力データ信号ＤＩ０に対応する部分のみを示している。他のビットについても同様である。便宜上、ライトマスク信号ＢＷＭ０が論理的に反転されたライトマスク信号ＮＢＷＭ０を示している。
【００４１】
書込回路８は、制御部２からライトコントロール信号ＷＴＣ、ライトクロックＷＴＬ、及びＤＩラッチ信号ＤＩＬを、図１の半導体記憶装置の外部からライトマスク信号ＮＢＷＭ０及び入力データ信号ＤＩ０を受け取る。ライトマスク信号ＮＢＷＭ０は、対応するビットを保持すべきか否かを示す。書込回路８は、ライトマスク信号ＮＢＷＭ０が活性化していない（“Ｈ”である）時には、入力データ信号ＤＩ０に応じた信号をライトバスＷＢに出力する。ライトマスク信号ＮＢＷＭ０が活性化している（“Ｌ”である）時には、書込回路８は、ライトバスＷＢに出力する信号をいずれも“Ｈ”にする。
【００４２】
カラムデコーダ６は、ライト動作時には、制御部２によってアドレスＡＤから生成されたカラムアドレス信号ＣＡに対応するカラムのビット線Ｂｊ及びＮＢｊに、ライトバスＷＢに出力された信号を出力する。ライト対象のメモリセルは、ビット線Ｂｊ及びＮＢｊに従ってデータを格納するが、ライトマスク信号ＢＷＭ０が活性化している時には、ビット線Ｂｊ及びＮＢｊがいずれも“Ｈ”であるので、メモリセルの書き換えは行われない。書込回路８は論理ゲート１８２を有し、論理ゲート１８２は、ライトマスク信号ＮＢＷＭ０が活性化している時には、列制御信号線ＷＣｊを“Ｌ”に保つ。
【００４３】
つまり、ライトマスク信号ＮＢＷＭ０が活性化している時には、この信号に対応するビットのメモリセルには書き換えが行われず、メモリセルのデータは保持される。図１の半導体記憶装置への入力データの他のビットについても、ライトマスク信号が活性化している時には、この信号に対応するビットのメモリセルには書き換えが行われない。このように、図１の半導体記憶装置は、指定されたビットについてはデータを書き換えないライトマスク機能を有する。
【００４４】
入力データが複数ビットを有し、ライト対象メモリセルが同一行に複数存在している場合について、図２又は図６を参照して説明する。ライトマスク信号で選択されたメモリセルについては、スイッチ２３がワード線ＷＬ又は行制御信号線ＲＳに連動してオフ状態になっても、列制御信号線ＷＣが“Ｌ”に保たれるのでスイッチ２４がオン状態のままとなる。
【００４５】
もし、スイッチ２３，２４の両方がオフ状態になると、ラッチ１０には電流が供給されなくなるので、ビット線Ｂ及びＮＢがいずれも“Ｈ”であって書き込みが行われないメモリセルが、ワード線が活性化された期間内において、接合リークに起因して保持データを消失する可能性がある。図８の回路によると、このようなことが生じないようにすることができる。
【００４６】
図８のカラムデコーダ６は、リード動作時には、制御部２でプリチャージ信号ＰＣ及びスタンバイ信号ＳＢに応じて生成された信号に従って、ビット線Ｂｊ及びＮＢｊ（ｊ＝０〜ｎ）をプリチャージする。メモリセル２０Ａ，２０Ｂ，…のうち、読み出し対象のメモリセルは、格納している値を、対応するビット線Ｂｊ及びＮＢｊに出力する。読出回路９は、メモリセルから読み出された値をリードバスＲＢに書き込み、リードバスＲＢの信号をセンスアンプで増幅して、出力データ信号ＤＯ０として出力する。読出回路９は、リードバス接続信号ＲＢＣ、内部バスプリチャージ制御信号ＩＰＣ、及びセンスアンプ起動信号ＳＡＣによって制御される。
【００４７】
図１又は図７の半導体記憶装置において、メモリセルアレイ内のメモリセル２０の２以上の列に関して、書込回路８が列制御信号線ＷＣｊを“Ｈ”にしてもよい。すると、スイッチ２４がオフになり、スイッチ２３及び２４がともにオンになる場合より電流の経路が限られるので、ラッチ１０を経由して電位ＶＤＤの電源から電位ＶＳＳの電源（グラウンド）に流れるリーク電流が抑制可能となる。この場合、ラッチ１０に対しては電流が供給されているので、メモリセルのデータはスタンバイ期間中も保持される。また、スイッチ２３及び２４を構成するトランジスタのサイズを、実現したいセル特性やリーク電流の大きさに応じたサイズにしてもよい。
【００４８】
メモリセルアレイ内のメモリセルがデータを保持しなくてもよい場合には、このように書込回路８が列制御信号線ＷＣｊを“Ｈ”にするだけではなく、更に、図１の半導体記憶装置においてロウデコーダ４が全ての行制御信号線ＲＳｉを“Ｈ”にしてもよく、図７の半導体記憶装置においてロウデコーダ４が全てのワード線ＷＬｉを“Ｈ”にしてもよい。すると、スイッチ２３及び２４がともにオフになるので、電位ＶＤＤの電源からグラウンドへのラッチ１０を経由する経路が遮断され、リーク電流を大幅に抑えることができる。
【００４９】
一般に、ビット線Ｂｉ，ＮＢｉは“Ｈ”にプリチャージされる。このため、行制御信号線ＲＳｉやワード線ＷＬｉをも“Ｈ”にする場合には、オンになっているアクセストランジスタ２１，２２を経由して、プリチャージ回路からグラウンドに向かってメモリセルを経由して電流が流れ得る。また、ビット線Ｂｉ，ＮＢｉが“Ｈ”でも“Ｌ”でもない中間の電位になると、これらのビット線の電位が入力される書込回路８や読出回路９のインバータ等において貫通電流が流れてしまう。
【００５０】
そこで、図８のように、制御部２は論理ゲート１８４を有し、メモリセル２０の全ての列に関して、対応するカラムデコーダ６は論理ゲート１８６を有する。制御部２は、メモリセルアレイ内のメモリセルがデータを保持しなくてもよい場合には“Ｌ”、その他の場合には“Ｈ”となるスタンバイ信号ＳＢを生成する。論理ゲート１８４は、スタンバイ信号ＳＢが“Ｌ”になると、カラムデコーダ６のプリチャージ回路が動作しないように、信号を出力する。論理ゲート１８６は、スタンバイ信号ＳＢが“Ｌ”になると、書込回路８からビット線Ｂｊ，ＮＢｊへの書き込みや、ビット線Ｂｊ，ＮＢｊから読出回路への読み出しが行われないように、カラムデコーダ６内のカラムスイッチをオフにする。これにより、メモリセルを経由する電流や貫通電流の発生を防止することができる。
【００５１】
図９は、本発明の実施形態に係る半導体記憶装置の他の構成例を示すブロック図である。図９の半導体記憶装置は、ライト制御部２０２と、リード制御部２０３と、ライト用ロウデコーダ２０４Ａと、リード用ロウデコーダ２０４Ｂと、ライト用カラムデコーダ２０６Ａと、リード用カラムデコーダ２０６Ｂと、書込回路２０８と、読出回路２０９と、マトリックス状に配置されたｍ×ｎ個（ｍ，ｎは、２以上の整数）のメモリセル４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，…と、ライト用ワード線ＷＷＬ０，ＷＷＬ１，…，ＷＷＬｍ−１，ＷＷＬｍと、リード用ワード線ＲＷＬ０，ＲＷＬ１，…，ＲＷＬｍ−１，ＲＷＬｍと、ライト用ビット線Ｗ０，ＮＷ０，…，Ｗｎ，ＮＷｎと、リード用ビット線Ｒ０，ＮＲ０，…，Ｒｎ，ＮＲｎと、列制御信号線ＷＣ０，…，ＷＣｎとを有している。ビット線ＷｉとＮＷｉとはライト用ビット線対を構成し、ビット線ＲｉとＮＲｉとはリード用ビット線対を構成している。
【００５２】
ライト用ワード線ＷＷＬ０〜ＷＷＬｍは、メモリセル４０Ａ，４０Ｂ，…の各行にそれぞれ対応し、リード用ワード線ＲＷＬ０〜ＲＷＬｍは、メモリセル４０Ａ，４０Ｂ，…の各行にそれぞれ対応している。図９のライト用ビット線対は、メモリセル４０Ａ，４０Ｂ，…の各列にそれぞれ対応し、リード用ビット線対は、メモリセル４０Ａ，４０Ｂ，…の各列にそれぞれ対応している。列制御信号線ＷＣ０〜ＷＣｎは、メモリセル４０Ａ，４０Ｂ，…の各列にそれぞれ対応している。ロウデコーダ２０４は、ワード線ＷＬ０〜ＷＬｍ，ＲＷＬ０〜ＲＷＬｍを制御し、ライト用カラムデコーダ２０６Ａは、ライト用ビット線対を制御し、リード用カラムデコーダ２０６Ｂは、リード用ビット線対を制御し、書込回路２０８は、列制御信号線ＷＣ０〜ＷＣｎを制御する。
【００５３】
図９は、ライト用カラムデコーダ２０６Ａ、リード用カラムデコーダ２０６Ｂ、書込回路２０８、読出回路２０９、及びメモリセル４０Ａ，４０Ｂ，…に関しては、１ビットの入力データＤＩ０に対応する部分のみを示している。図９の半導体記憶装置には、複数ビットの入力データＤＩ０〜ＤＩａが入力される。図９の半導体記憶装置は、実際には、ライト用カラムデコーダ２０６Ａ、リード用カラムデコーダ２０６Ｂ、書込回路２０８、読出回路２０９、及びメモリセル４０Ａ，４０Ｂ，…と同様の回路を横方向に繰り返し有する。
【００５４】
図１０は、図９のメモリセルのうちの１つの構成例を示す回路図である。図１０では、図９に示された各種の線のうち、図１０のメモリセル４０に対応する線をライト用ワード線ＷＷＬ、リード用ワード線ＲＷＬ、ライト用ビット線Ｗ，ＮＷ、リード用ビット線Ｒ，ＮＲ、列制御信号線ＷＣで示している。図１０のメモリセル４０は、ラッチ１０と、アクセストランジスタ２１，２２と、スイッチ２３，２４と、アクセス回路４９Ａ，４９Ｂとを有する。
【００５５】
アクセス回路４９Ａは、リードポートドライブトランジスタ４５と、リードアクセストランジスタ４７とを有し、アクセス回路４９Ｂは、リードポートドライブトランジスタ４６と、リードアクセストランジスタ４８とを有する。アクセストランジスタ２１及び２２はライトポートを構成し、アクセス回路４９Ａ及び４９Ｂはリードポートを構成する。図１０のメモリセル４０は、デュアルポートのメモリセルであって、リードアクセスとライトアクセスとを同時に処理することができる。
【００５６】
図１１は、図１０のメモリセル４０におけるスイッチの状態の例を示す図である。Ｗセルは書き込み対象セル、Ｒセルは読み出し対象セルを示す。
【００５７】
まず、図９のメモリセル４０Ａに対する単純なリード動作について説明する。このリード動作中には、ライトアクセスは同時には行われないとする。リード用カラムデコーダ２０６Ｂは、ビット線Ｒ０，ＮＲ０，…，Ｒｎ，ＮＲｎを“Ｈ”にプリチャージする。リード制御部２０３は、リード用ロウデコーダ２０４Ｂを制御して、メモリセル４０Ａが属する選択行のリード用ワード線ＲＷＬ０を“Ｈ”にし、メモリセル４０Ａのトランジスタ４７，４８をオンにする。
【００５８】
ノードＮ１及びＮ２のうち“Ｈ”であるノードに接続されたトランジスタ４５又は４６がオンになっているので、オンであるトランジスタによって、ビット線Ｒ又はＮＲの電位が“Ｌ”に引き下げられる。図１０のようにノードＮ１，Ｎ２の電位はトランジスタ４５，４６のゲートに与えられるので、読み出しを行ってもノードＮ１，Ｎ２の電位は変化せず、メモリセル４０Ａの記憶内容は保持される。この場合、スタティックノイズマージンに関しては問題がない。
【００５９】
図９のメモリセル４０Ａに対する単純なライト動作について説明する。このライト動作中には、リードアクセスは同時には行われないとする。具体的には、ライト制御部２０２は、ライト用ロウデコーダ２０４Ａを制御して、メモリセル４０Ａが属する選択行のライト用ワード線ＷＷＬ０を“Ｈ”にし、アクセストランジスタ２１，２２をオンにする。同時に、ライト制御部２０２は、書込回路２０８を制御して、メモリセル４０Ａが属する選択列を指定する列制御信号線ＷＣ０を“Ｈ”にする。この時、他の列の列制御信号線ＷＣｎ等は“Ｌ”のままである。これにより、書き込み対象メモリセル４０Ａのみにおいて、スイッチ２３，２４の両方がオフになる。したがって、図１のメモリセル２０Ａと同様に、ビット線からのメモリセル４０Ａへの書き込みを容易に行うことができる。
【００６０】
ライト対象のメモリセル４０Ａと同一行（選択行）又は同一列（選択列）のメモリセルへの同時アクセス動作について説明する。まず、ライト対象のメモリセル４０Ａに対するリードポートからの干渉については問題ない。これは、スイッチ２３，２４は、リードポート側からは制御されずにライトポート側だけから制御されること、リード用ワード線ＲＷＬ０を活性化しても、出力ノードＮ１，Ｎ２がリードポートドライブトランジスタ４５，４６に接続されており、ビット線Ｒ，ＮＲからメモリセル４０Ａの内部への干渉がないことからわかる。
【００６１】
次に、ライト対象メモリセル４０Ａと同一行のメモリセル４０Ｃに対するリード動作について説明する。ライト用ワード線ＷＷＬ０が活性化しているので、メモリセル４０Ａのスイッチ２３はオフになっている。メモリセル４０Ａの列の列制御信号線ＷＣ０は“Ｈ”であるが、リード対象のメモリセル４０Ｃの列の列制御信号線ＷＣｎは“Ｌ”のままである。また、ライト用ビット線Ｗ０，ＮＷ０以外のライト用ビット線は“Ｌ”にならない。このため、リードポートドライブトランジスタ４５，４６のゲート電位は、ディスターブされることなく、一定の電位に保たれる。したがって、読み出し時にビット線からメモリセルに流れる電流量が減少せず、単純なリード動作と同等の高速な読み出しが可能である。
【００６２】
次に、ライト対象メモリセル４０Ａと同一列のメモリセル４０Ｂに対するリード動作について説明する。列制御信号線ＷＣ０は“Ｈ”となるので、メモリセル４０Ｂのスイッチ２４はオフとなる。しかし、ライト用ワード線のうち、活性化している（“Ｈ”である）のはワード線ＷＷＬ０のみであるので、メモリセル４０Ｂのスイッチ２３はオンのままである。
【００６３】
ライト用ビット線Ｗ０又はＮＷ０の電位が“Ｌ”になるが、リード対象のメモリセル４０Ｂに対応するライト用ワード線ＷＷＬ１は非活性化状態であって、アクセストランジスタ２１，２２はオフであるので、メモリセル４０Ｂのノードが影響を受けることはない。このため、リードポートドライブトランジスタ４５，４６のゲート電位は、ディスターブされることなく、電位ＶＤＤ又はＶＳＳを保つ。したがって、読み出し時にビット線からメモリセルに流れる電流量が減少せず、単純なリード動作と同等の高速な読み出しが可能である。
【００６４】
選択行にも選択列にも属さないセルでは、スイッチ２３，２４の両方がオンになる。スタンバイモードに入っている全てのセルでは、スイッチ２３，２４の両方がオフになる。
【００６５】
このように、図９の半導体記憶装置によると、メモリセルのラッチ電圧を低下させる必要がないので読み出し時にビット線からメモリセルに流れる電流量が減少せず、かつ、ライト動作を容易にすることができる。このため、特性のばらつきが大きい小さなサイズのトランジスタでメモリセルを構成しても、低い電源電圧で正常な動作をさせることが可能となる。ネガティブビット線を用いたり、ラッチ電位を過剰に高くしたりしないので、信頼性の問題も生じない。論理動作によってライト対象メモリセルのスイッチ２３，２４をオフにするので、中間電位を生成する必要がなく、そのための貫通電流等も発生しないので、低消費電力で動作させることができる。以上をまとめると、微細加工プロセスに適し、回路面積が小さく、低電源電圧でも動作可能で、低消費電力なマルチポートメモリが実現できる。
【００６６】
図１２は、図１０のメモリセルの他の接続例を示す回路図である。図１２のメモリセル４０は、スイッチ２３のゲートが行制御信号線ＲＳに接続されている点の他は、図１０のメモリセル４０と同様に接続されている。図９の半導体記憶装置は、メモリセルの各行に対応する行制御信号線を更に有し、図１２のようにメモリセル４０を接続してもよい。この場合、ライト制御部２０２は、ライト用ロウデコーダ２０４Ａを制御して、各行の行制御信号線を対応するライト用ワード線と同様に駆動する。
【００６７】
図１３は、図１０のメモリセルの変形例の構成を示す回路図である。図１３のメモリセル５０は、アクセス回路４９Ａに代えてリード用アクセストランジスタ５７を有し、アクセス回路４９Ｂに代えてリード用アクセストランジスタ５８を有する点の他は、図１０のメモリセルと同様である。リード用アクセストランジスタ５７及び５８は、リードポートを構成する。図９の半導体記憶装置は、図１０のメモリセル４０に代えて図１３のメモリセル５０を有するようにしてもよい。
【００６８】
この場合において、ライト対象メモリセルへのライト動作と同時に、これと同一行のメモリセルへのリード動作を行う場合について説明する。ライト対象メモリセルのスイッチ２３及び２４がオフになることで、このセルへの書き込みは容易になる。この際、アクセストランジスタ５７又は５８を経由して、リード用ビット線Ｒ又はＮＲの電荷をグラウンドに流す必要がある。しかし、書き込みが妨げられるわけではなく、容易にライト動作が行える。
【００６９】
ライト対象メモリセルへのライト動作と同時に、これと同一列のメモリセルへのリード動作を行う場合について説明する。ライト対象メモリセルのリード用ワード線ＲＷＬは“Ｌ”であり、リード用アクセストランジスタ５７，５８はカットオフ状態であるので、ライト動作における問題は発生しない。
【００７０】
ライト対象メモリセルへのライト動作と同時にリード動作が行われる、リード対象メモリセルについて説明する。ライト対象メモリセルのみにおいてスイッチ２３及び２４の両方がオフになり、リード対象メモリセルにおいてはスイッチ２３及び２４のうちの少なくとも１つはオンである。このため、ラッチ１０には電源電位ＶＤＤが与えられており、リード動作には問題はない。
【００７１】
図１４は、図１０のメモリセルの他の変形例の構成を示す回路図である。図１４のメモリセル６０は、アクセス回路４９Ｂを有しない点の他は、図１０のメモリセルと同様である。図９の半導体記憶装置は、図１０のメモリセル４０に代えて図１４のメモリセル６０を有するようにしてもよい。この場合、リード用ビット線ＮＲｉは必要ない。図１４のメモリセル６０を用い、かつ、リード用ビット線のみを階層ビット線にすることによって、非常に高速なリードアクセスが可能となる。また、ライト用ビット線も階層ビット線にしてもよい。
【００７２】
図１５は、トリプルポートのメモリセルの構成例を示す回路図である。図１５のメモリセル７０は、アクセス回路４９Ａ，４９Ｂと同様のアクセス回路７９Ａ，７９Ｂを更に有する点の他は、図１０のメモリセルと同様である。アクセス回路７９Ａ及び７９Ｂは、１つのリードポートを構成する。図９の半導体記憶装置は、図１０のメモリセル４０に代えて図１５のメモリセル７０を有するようにしてもよい。この場合、図９の半導体記憶装置は、各列に関してリード用ビット線Ｒ２及びＮＲ２を更に有し、リード制御部２０３は、リード用カラムデコーダ２０６Ｂを制御して、各列のリード用ビット線Ｒ２，ＮＲ２からデータを読み出す。
【００７３】
アクセス回路４９Ａ及び４９Ｂで構成されるリードポート、アクセス回路７９Ａ及び７９Ｂで構成されるリードポートのいずれにおいても、ノードＮ１，Ｎ２にはトランジスタのゲートが接続されている。このため、いずれのポートから読み出す場合であっても、スタティックノイズマージンがなく、ライト動作に対する影響はない。メモリセルが、同様のタイプのリードポートを更に有するようにしてもよく、多数のリードポートを有する半導体記憶装置を容易に実現可能である。
【００７４】
図１６は、図９のライト用ロウデコーダ２０４Ａ及びリード用ロウデコーダ２０４Ｂの構成例を示すブロック図である。図９等のデュアルポートのメモリセルは、活性化時のライト用ワード線ＷＷＬの電位を下げ、リード用ワード線ＲＷＬの電位はＶＤＤに保つことによって、高い性能を得ることが可能となる。ライト用ロウデコーダ２０４Ａは、デコード論理２１２Ａと、アンプ２１４Ａと、ＮＭＯＳトランジスタ２１６とを有する。リード用ロウデコーダ２０４Ｂは、デコード論理２１２Ｂと、アンプ２１４Ｂとを有する。
【００７５】
ＮＭＯＳトランジスタ２１６は、ライト用ワード線ＷＷＬを若干プルダウンする。ライト用ワード線ＷＷＬの活性化時の電位が若干低下するので、図９のメモリセル４０Ａに書き込みする際に、他の列のメモリセル４０Ｃ（ハーフセレクトセル）のデータ保持が容易になる。アクセストランジスタ２１，２２のゲート−ソース間電圧が低下してオン抵抗が大きくなるので、ライト対象メモリセル２０Ａへの書き込みも若干困難になる。しかし、ロードトランジスタ１３，１４のソースがカットオフされているので、アクセストランジスタ２１，２２とＤＣ的に競合状態となるトランジスタは存在しない。このため、ライトパルス幅等に余裕を持てば、ＤＣ的にはライト動作は可能である。
【００７６】
ハーフセレクトセルのノイズマージン確保が容易になるので、メモリセルのラッチ１０を構成するドライブトランジスタ１１，１２のゲート幅を縮小可能となり、メモリセルの小面積化が可能になる。また、アクセストランジスタ２１，２２とドライブトランジスタ１１，１２とを同一拡散層に形成する場合に、拡散層のパターンに段差がなくなり、マスクずれ発生時のトランジスタ特性のばらつきを抑え、トランジスタ特性のばらつきに強いメモリセルを得ることが可能となる。レイアウトに関しては、以下に詳細に説明する。
【００７７】
図１７は、図２のメモリセル２０のレイアウトの例を示すレイアウト図である。各トランジスタは、図１７のように半導体基板上においてセル枠８１内に配置されている。ＰＭＯＳトランジスタ１３，１４，２３，２４は、Ｎウェル領域に形成されている。ＮＭＯＳトランジスタ１１，１２，２１，２２は、Ｎウェル領域に隣接するＰウェル領域に形成されている。ウェル境界の方向はビット線方向（列方向）と同じであって、ウェル境界は直線状になっており、両ウェルは加工容易性の高い形状を有している。
【００７８】
ドライブトランジスタ１１，１２とアクセストランジスタ２１，２２とが、同一の拡散層パターン内に形成されている。ロードトランジスタ１３とスイッチ２３とが同一の拡散層パターン内に形成され、ロードトランジスタ１４とスイッチ２４とが他の同一の拡散層パターン内に形成されている。各トランジスタのノードが配線層を経由することなく、拡散層で接続されているので、図１７のレイアウトは面積効率と歩留まりの面で優れている。ゲート電極や拡散層の形状が直線に近い形状であるので、このレイアウトは複雑な形状加工が困難な微細加工用のプロセスに適した形となっている。
【００７９】
ドライブトランジスタ１１のゲート電極とロードトランジスタ１３のゲート電極とが同一のゲート配線層内で接続され、ドライブトランジスタ１２のゲート電極とロードトランジスタ１４のゲート電極とが同一のゲート配線層内で接続されている。このため、メタル配線層に配線の余裕が生じ、セル面積の縮小や高歩留まりを実現することができる。これらのゲート電極は、拡散層パターンにシェアードコンタクト８２によって接続されている。
【００８０】
また、トランジスタのソースとドレインとを結ぶ方向が全てウェル境界方向（図１７の上下方向）に統一されている。このため、トランジスタを形成するためのポケット注入をウェル境界方向に限定することにより、ウェル境界付近にレジスト端が存在している時にウェル境界に直交する方向から注入した時のシャドウイングを回避可能であり、トランジスタの特性ばらつきを抑制できる。
【００８１】
Ｐ＋ウェル−Ｐ＋拡散層間、Ｎ＋ウェル−Ｎ＋拡散層間の間隔を狭くすることができ、セル面積を縮小できる。ビット線コンタクト８３，８４がセルの上下端に配置されているので、同一ビット線に接続される上下のセルでコンタクトを共有することができ、コンタクト面積及びセル面積を縮小可能である。したがって、ビット線容量も軽減でき、これにより高速動作や低電力化が可能となる。
【００８２】
図１７のレイアウトは、セル高さが十分にあるので、セル高さ方向に配線余裕が生まれるメリットがある。セル形状のアスペクトが正方形に近いので、図１７のレイアウトを採用したメモリセルを用いて構成したメモリセルアレイも正方形に近い形にすることができ、チップレイアウトにおいて使いやすくなる。
【００８３】
以下では、図１７のレイアウトの変形例を参照して、レイアウトを最適化していく。図１８は、図６のメモリセル２０のレイアウト例を示すレイアウト図である。図１８のレイアウトでは、アクセストランジスタ２１のゲート電極とスイッチ２３のゲート電極とが同一のゲート配線層内で接続されている。すなわち、アクセストランジスタ２１とスイッチ２３との間で、ゲート電極８６が共通になっている。行制御信号線ＲＳへのコンタクトは不要になっている。図１９は、図１８のレイアウトの変形例を示すレイアウト図である。
【００８４】
図１７及び図１８のレイアウトにおいては、ドライブトランジスタ１１（１２）のアクセストランジスタ２１（２２）に対する駆動能力比（β比）をゲート幅に差を付けることで実現しており、ドライブトランジスタ１１とアクセストランジスタ２１との間で、拡散層の配線の幅がステップ状に変化している。実際に半導体を製造すると、パターンの９０度に屈曲した部分は、やや角が取れて丸みを帯びた形状となる。ここで、拡散層マスクとゲート層マスクとの間のずれが大きくなると、拡散層とゲート層との重なり部分に形成されるトランジスタの寸法が、対を成すトランジスタ同士でアンバランスになってしまう。この状態にランダムばらつきが加わると、メモリ特性が不十分になり、不良ビットが多発する恐れがある。
【００８５】
そこで、図１９のレイアウトでは、拡散層の配線の幅を一定にしており、マスクのずれの影響を受けにくくしている。この際、例えば図１６を参照して説明したように、ワード線電位を下げてアクセストランジスタの能力を低下させるようにして、β比を大きくする。
【００８６】
図２０は、図１９のレイアウトの変形例を示すレイアウト図である。図２０のレイアウトでは、スイッチ２３のゲート電極の右への突き出し部分をセル枠８１まで延伸させる。これにより、隣接するメモリセルとの接続を効率よく行うことができる。
【００８７】
図２１は、図２０のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。図２０のレイアウトを左右反転、上下反転、１８０°回転させたものを組み合わせることにより、メモリセルアレイを無駄なく構成することが可能である。左右に隣接するセルとの間で、ワード線ＷＬのゲートパターンを連続させている。ロードトランジスタ１３，１４のゲート電極は他のセルと共通にはできないので、このゲート電極の突き出し部はセル枠８１までは達していない。
【００８８】
図２２は、図１９のレイアウトの他の変形例を示すレイアウト図である。図２２には、第１メタル配線層Ｍ１の配線も示されている。図２２のように、ロードトランジスタ１３，１４が形成される拡散層パターンを屈曲させてもよい。このとき、ロードトランジスタ１３とスイッチ２３とが形成される拡散層パターンは、スイッチ２３が形成される部分が、ロードトランジスタ１４が形成される拡散層パターン又はその延長線に近づくように曲がっている。ロードトランジスタ１４とスイッチ２４とが形成される拡散層パターンは、スイッチ２４が形成される部分が、ロードトランジスタ１３が形成される拡散層パターン又はその延長線に近づくように曲がっている。すると、アレイ面積を縮小しながら、ゲート電極の突き出し部分が他の配線とショートしないようにすることができる。
【００８９】
次に、マルチポートのメモリセルのレイアウトについて説明する。図２３は、図１２のメモリセル４０のレイアウトの例を示すレイアウト図である。各トランジスタは、図２３のように半導体基板上においてセル枠９１内に配置されている。
【００９０】
図２４は、図１０のように接続されたメモリセル４０のレイアウトの例を示すレイアウト図である。アクセストランジスタ２１及びスイッチ２３のゲート電極が、同一のゲート配線層内で接続され、共通の１つのゲート電極９２で形成されている。これにより、行制御信号線ＲＳとしてワード線ＷＷＬを用いる図１０のメモリセルに適したレイアウトが実現できる。
【００９１】
また、図２３及び図２４のレイアウトでは、リードポートドライブトランジスタ４６、ドライブトランジスタ１１、及びロードトランジスタ１３のゲート電極が、同一のゲート配線層内で接続され、共通の１つのパターンで形成されている。リードポートドライブトランジスタ４５、ドライブトランジスタ１２、及びロードトランジスタ１４のゲート電極が、同一のゲート配線層内で接続され、共通のもう１つのパターンで形成されている。
【００９２】
図２３及び図２４のレイアウトによると、メタル配線層に余裕が生じるので、セル面積縮小や高歩留まりを実現することができる。これらのレイアウトは、特に、配線数の多いマルチポートメモリにおいて効果が大きい。
【００９３】
図２５は、図２４のレイアウトの変形例を示すレイアウト図である。図２５では、スイッチ２３とロードトランジスタ１３とを形成する拡散層配線を、スイッチ２３の部分がウェル境界から遠ざかりＰウェル領域の中心に近づくように屈曲させている。また、スイッチ２４とロードトランジスタ１４とを形成する拡散層配線を、スイッチ２４の部分がウェル境界から遠ざかりＰウェル領域の中心に近づくように屈曲させている。
【００９４】
このとき、ロードトランジスタ１３とスイッチ２３とが形成される拡散層パターンは、スイッチ２３が形成される部分が、ロードトランジスタ１４が形成される拡散層パターン又はその延長線に近づくように曲がっている。ロードトランジスタ１４とスイッチ２４とが形成される拡散層パターンは、スイッチ２４が形成される部分が、ロードトランジスタ１３が形成される拡散層パターン又はその延長線に近づくように曲がっている。
【００９５】
こうすることで、ロードトランジスタ１３が形成されている拡散層配線とロードトランジスタ１４が形成されている拡散層配線との間の間隔を十分に保ち、かつ、ゲート電極が近接する部分９３，９４の間隔も保ちながら、メモリセルのサイズを小さくすることができる。スイッチ２３，２４のゲート電極の突き出し部分を十分に確保することもできる。
【００９６】
ロードトランジスタ１３が形成されている拡散層配線とロードトランジスタ１４が形成されている拡散層配線との間の間隔が広いので、トレンチ分離への酸化膜の埋め込み性を損なうことがない。これに対し、拡散層配線間の間隔が狭く、かつ、拡散層配線間に形成されるトレンチのアスペクト比率が高い場合には、トレンチに酸化膜を充填しにくくなり、ボイド（空孔）等の不具合が発生する確率が高まる。シェアードコンタクト同士の距離も大きいので、シェアードコンタクト間でショートが発生しにくい。ロードトランジスタ１３及び１４がウェル境界から離れることになるので、Ｐウェルとの間のリーク電流が抑制される。
【００９７】
図２６は、図２５のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。図２５のレイアウトを左右反転、上下反転、１８０°回転させたものを組み合わせることにより、メモリセルアレイを無駄なく構成することが可能である。
【００９８】
図２７は、図２５のレイアウトの変形例を示すレイアウト図である。図２６のレイアウトからわかるように、列制御信号線ＷＣに接続されるスイッチ２４のゲート電極の面積は比較的小さい。パターンが小さいと、製造工程においてレジストが剥がれる等の不具合が発生し得る。これを防ぐために、図２７のように、スイッチ２４のゲート電極の幅（すなわち、スイッチ２４のゲート長）を、大きくしてもよい。このとき少なくとも、スイッチ２４のゲート長を、同一のメモリセル内のゲート長が最小のトランジスタのゲート長より長くする。
【００９９】
図２８は、図２５のレイアウトの変形例を組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。図２８のようにゲート電極９６を用いることにより、列方向に隣接する２つのメモリセルにおけるスイッチ２４のゲート電極同士を、同一のゲート配線層内で接続してもよい。列制御信号線ＷＣは、図９のように、同一列のセルに共通に接続されているので、上下のセル同士でゲートパターンを接続しても論理的な矛盾は生じない。これにより、ゲート電極の面積を拡大することができる。また、上層の列制御信号線から電極に接続する箇所の数が減るので、メタル配線層に余裕が生じる。
【０１００】
図２９は、図２５のレイアウトに加えて第１メタル配線層Ｍ１の配線例を示すレイアウト図である。図３０は、図２５のレイアウトに対する第２メタル配線層Ｍ２の配線例を示すレイアウト図である。図３１は、図２５のレイアウトに対する第３メタル配線層Ｍ３の配線例を示すレイアウト図である。第２メタル配線層Ｍ２は第１メタル配線層Ｍ１より上層に、第３メタル配線層Ｍ３は第２メタル配線層Ｍ２より上層に存在する。図３０ではバイアホールＶ１、図３１ではバイアホールＶ２も示されている。
【０１０１】
使用するメタル配線層の数を極力抑えると、図３０のように第２メタル配線層Ｍ２の配線を多数用いるレイアウトになる。しかし、これでは第２メタル配線層Ｍ２が混雑するので、セル面積が縮小できない。
【０１０２】
図３２は、図３０のレイアウトの変形例を示すレイアウト図である。図３３は、図３１のレイアウトの変形例を示すレイアウト図である。図３４は、図２５のレイアウトに対する第４メタル配線層Ｍ４の配線例を示すレイアウト図である。第４メタル配線層Ｍ４は第３メタル配線層Ｍ３より上層に存在する。図３４ではバイアホールＶ３も示されている。
【０１０３】
列方向に並ぶ多数のセルで共有される配線であるビット線Ｗ，ＮＷ，Ｒ，ＮＲ及び列制御信号線ＷＣを、列方向に延びるように、第１〜第３メタル配線層Ｍ１〜Ｍ３より上層の第４メタル配線層Ｍ４層に配置して、ブリッジをかけるようにセルの上下端で下層の配線との接続点を持たせる。第３メタル配線層Ｍ３では、セルの中央部において、ライトワード線ＷＷＬ、リードワード線ＲＷＬ、電位ＶＳＳの電源配線を行方向に延びるように配置する。これにより、メモリセルへ電位ＶＳＳを与えることが容易になる。第２メタル配線層Ｍ２では、電位ＶＤＤの電源配線を列方向に延びるように配置する。以上のような配線トポロジを用いることによって、図２５のレイアウトに対して効率的に配線をレイアウトすることができる。
【０１０４】
次に、列制御信号で制御されるスイッチ２４を省略したメモリセルの例について説明する。図３５は、図１４のメモリセル６０の変形例を示す回路図である。図９の半導体記憶装置は、図１０のメモリセル４０に代えて図３５のメモリセル１６０を有するようにしてもよい。ライト用ワード線ＷＷＬが活性化すると、スイッチ２３はオフ状態となる。ラッチ１０には電流が供給されなくなるので、ライト動作時にビット線が“Ｌ”であると、メモリセル１６０には容易に書き込みがされる。
【０１０５】
同一ワード線に接続されている非ライト対象のメモリセル（ハーフセレクトセル）では、ビット線Ｗ，ＮＷが“Ｈ”に保持され、ラッチの出力ノードＮ１，Ｎ２に均等に作用する。このため、接合リーク等の影響が軽微な良好なプロセスでメモリセルが製造されるのであれば、内部の保持電荷がＨとＬとにチャージされた状態のままでワード線がアクティブになっている期間内において、出力ノードＮ１，Ｎ２の一方が“Ｈ”、他方が“Ｌ”に保たれ、データ保持が可能である。スイッチ２３をワード線と接続して行方向の配線数を抑制して小面積化している点が、配線層数の多いマルチポートメモリセルのレイアウトにおいてメリットとなる。
【０１０６】
図３５のメモリセル１６０においても、ワード線の活性化電位を、ライト用ワード線の活性化電位をＶＤＤより若干下げ、リード用ワード線の活性化電位をＶＤＤとしてもよい。これにより、小面積で、かつ良好なセル特性を持つマルチポートメモリが構成可能である。
【０１０７】
また、ノードＮ１がトランジスタ４５のゲートに接続されている。メモリセルへの書き込みと、これと同一行のメモリセルからの読み出しとが同時に行われる場合においても、リード対象のメモリセルのリードポートドライブトランジスタ４５のゲート電位は“Ｈ”に保たれるので、読み出し動作には問題ない。また、同一行のメモリセルに対する同時アクセスについても速度低下は発生しない。図３５のメモリセル１６０を階層ビット線構造等と組み合わせることにより、高速読み出しが可能になる。
【０１０８】
図３６は、図３５のメモリセル１６０のレイアウトの例を示すレイアウト図である。図３６のように、リードポートドライブトランジスタ４５、ドライブトランジスタ１２、及びロードトランジスタ１４のゲートが、同一のゲート配線層内で接続され、共通の１つのゲート電極で形成されている。リードポートドライブトランジスタ４５とリードアクセストランジスタ４７とが同一の拡散層パターン内に形成されている。図３６のメモリセルは、リードポートドライブトランジスタ４５及びリードアクセストランジスタ４７が形成されるＰウェルの部分が突き出た非矩形形状を有している。図３７は、図３６のレイアウトに加えて第１メタル配線層Ｍ１の配線例を示すレイアウト図である。
【０１０９】
図３８は、図３７のレイアウトを組み合わせたメモリセルアレイのレイアウト例を示すレイアウト図である。図３８のレイアウトでは、列方向に隣接する２つのメモリセルにおけるリードポートドライブトランジスタ４５とリードアクセストランジスタ４７とが形成された拡散層パターンが、１つの直線状のパターンを形成している。図３８のように、メモリセルの突き出た部分が、隣接する２つのメモリセルの間でちょうど噛み合うようにできるので、非常に面積が小さいマルチポートメモリを実現することができる。
【０１１０】
次に、行制御信号又はワード線で制御されるスイッチ２３を省略したメモリセルの例について説明する。図３９は、図６のメモリセル２０の変形例を示す回路図である。図７の半導体記憶装置は、図６のメモリセル２０に代えて図３９のメモリセル１２０を有するようにしてもよい。メモリセル１２０は列制御信号線ＷＣに従って動作するスイッチ２４を有する。ライト時に書込回路８が列制御信号線ＷＣを“Ｈ”にすると、スイッチ２４はオフ状態となる。ラッチ１０には電流が供給されなくなるので、ライト動作時にビット線が“Ｌ”であると、メモリセル１２０には容易に書き込みがされる。
【０１１１】
もしメモリセルアレイの外部にスイッチを配置すると、メモリセルに接続される電源配線の寄生容量が大きいので、スイッチをオフにしてもロードトランジスタのソースが電源に接続されたのと近い状況となってしまい、メモリセルへの書き込みを容易にすることが十分にはできない。図３９のメモリセル１２０では、各メモリセルがスイッチ２４を有しているので、各メモリセルのロードトランジスタ１３，１４のソースに接続される配線の寄生容量が非常に小さく、メモリセル１２０への書き込みを容易にすることができる。
【０１１２】
スイッチトランジスタ２４をカットオフすると、同一列のメモリセルは全てロードトランジスタ１３，１４が非駆動の状態となる。図７において、ライト対象のメモリセルには、ワード線が非活性になる直前まで、次に保持すべきデータが書き込みされている。一方、他の非ライト対象メモリセルは、ライト期間中は電源からロード電流が与えられない状態のままでであるので、接合リーク電流等が多いプロセスによって製造されると、“Ｌ”であるノードの電位の上昇や“Ｈ”であるノードの電位の低下によって、保持データが反転したり、メタステーブルとなる。すなわち、データを保持できない（消失してしまう）場合がある。
【０１１３】
この対策として、スイッチ２４を非活性にする時には、書込回路８は、スイッチ２４を完全にカットオフするのではなく、列制御信号線ＷＣを“Ｈ”より若干低い中間電位にし、この電位をスイッチ２４のゲートに与えるようにする。これにより、ラッチ１０がノードを“Ｈ”に保つために必要な電流を、スイッチ２４からラッチ１０に供給する。接合リーク電流に打ち勝つ程度の電流が流れれば十分なので、スイッチ２４は弱いオン状態であればよい。スイッチ２４のオン抵抗が高めであれば、ライト動作においても、アクセストランジスタ２１，２２と競合するロードトランジスタ１３，１４が負けて、容易にライト動作を行うことができる。
【産業上の利用可能性】
【０１１４】
以上説明したように、本実施形態によると、メモリセルに対する書き換えが容易になり、メモリセルが高いデータ保持特性を有するようになるので、本発明は、半導体記憶装置等について有用である。
【符号の説明】
【０１１５】
４，２０４Ａ，２０４Ｂ  ロウデコーダ
６，２０６Ａ，２０６Ｂ  カラムデコーダ
８，２０８  書込回路
１０  ラッチ
２０，２０Ａ，２０Ｂ，…，３０，４０，４０Ａ，４０Ｂ，…，５０，６０，７０，１２０，１６０  メモリセル
２１，２２  アクセストランジスタ
２３，２４  スイッチ
ＷＬ０〜ＷＬｍ，ＷＷＬ０〜ＷＷＬｍ，ＲＷＬ０〜ＲＷＬｍ  ワード線
ＲＳ０〜ＲＳｍ  行制御信号線
Ｂ０〜Ｂｎ，ＮＢ０〜ＮＢｎ，Ｗ０〜Ｗｎ，ＮＷ０〜ＮＷｎ，Ｒ０〜Ｒｎ，ＮＲ０〜ＮＲｎ  ビット線
ＷＣ０〜ＷＣｎ  列制御信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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