(57)【要約】【課題】電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることにある。【解決手段】半導体基板の主面に不揮発性メモリセルを含む半導体装置であって、不揮発性メモリセルは、半導体基板上に第１絶縁膜と、導電膜と、第２絶縁膜と、電荷を蓄積可能な電荷蓄積膜とを有する。また、電荷蓄積膜上に第３絶縁膜と、第１ゲート電極と、第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように第４絶縁膜と、第１絶縁膜と並ぶように前記半導体基板上に第５絶縁膜とを有する。さらに、第５絶縁膜上に形成され、第４絶縁膜の側面に前記第１ゲート電極と隣り合うように第２ゲート電極と、第１ゲート電極と第２ゲート電極を挟むように半導体基板にソース領域およびドレイン領域とを有する。半導体装置は、導電膜と電荷蓄積膜が平面的に重なり合うように形成されている。【選択図】図３
2011210969.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された導電膜と、
前記導電膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜と、
前記電荷蓄積膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第１ゲート電極と、
前記第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように形成された第４絶縁膜と、
前記第１絶縁膜と並ぶように前記半導体基板上に形成された第５絶縁膜と、
前記第５絶縁膜上に形成され、前記第４絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有し、
前記導電膜と前記電荷蓄積膜は平面的に重なり合うように形成されていることを特徴とする半導体装置。
【請求項２】
前記導電膜と前記電荷蓄積膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第４絶縁膜にわたって形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電荷蓄積膜は、シリコン窒化膜であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記導電膜の膜厚は、１〜１０ｎｍであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄いことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２ゲート電極は、サイドウォール形状であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行うことを特徴とする請求項１記載の半導体装置。
【請求項９】
半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された導電膜と、
前記導電膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜と、
前記電荷蓄積膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第１ゲート電極と、
前記第１絶縁膜と並ぶように前記半導体基板上に形成された第４絶縁膜と、
前記第４絶縁膜上に形成され、前記第１絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有し、
前記第１絶縁膜から前記第３絶縁膜までの一連の積層膜は、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有することを特徴とする半導体装置。
【請求項１０】
前記第１絶縁膜から前記第３絶縁膜までの一連の積層膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第２ゲート電極の前記第１絶縁膜と接する面の最上部付近にわたって形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記電荷蓄積膜は、シリコン窒化膜であることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記導電膜の膜厚は、１〜１０ｎｍであることを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄いことを特徴とする請求項９記載の半導体装置。
【請求項１５】
前記第１ゲート電極は、サイドウォール形状であることを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行うことを特徴とする請求項９記載の半導体装置。
【請求項１７】
半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された導電膜と、
前記導電膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜と、
前記電荷蓄積膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第１ゲート電極と、
前記第１絶縁膜から前記電荷蓄積膜までの一連の積層膜と接するように形成された第４絶縁膜と、
前記第１絶縁膜と並ぶように前記半導体基板上に形成された第５絶縁膜と、
前記第５絶縁膜上に形成され、前記第４絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有し、
前記電荷蓄積膜と前記第３絶縁膜は、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有することを特徴とする半導体装置。
【請求項１８】
前記導電膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第４絶縁膜にわたって形成されていることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜であることを特徴とする請求項１７記載の半導体装置。
【請求項２０】
前記電荷蓄積膜は、シリコン窒化膜であることを特徴とする請求項１７記載の半導体装置。
【請求項２１】
前記導電膜の膜厚は、１〜１０ｎｍであることを特徴とする請求項１７記載の半導体装置。
【請求項２２】
前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄いことを特徴とする請求項１７記載の半導体装置。
【請求項２３】
前記第１ゲート電極は、サイドウォール形状であることを特徴とする請求項１７記載の半導体装置。
【請求項２４】
前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行うことを特徴とする請求項１７記載の半導体装置。
【請求項２５】
半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側面および前記半導体基板の主面に沿って形成された第２絶縁膜および第３絶縁膜と、
前記第２絶縁膜および前記第３絶縁膜上にそれぞれ形成された第１導電膜および第２導電膜と、
前記第１導電膜および前記第２導電膜上にそれぞれ形成された第４絶縁膜および第５絶縁膜と、
前記第４絶縁膜および前記第５絶縁膜上にそれぞれ形成された電荷を蓄積可能な第１電荷蓄積膜および第２電荷蓄積膜と、
前記第１電荷蓄積膜および前記第２電荷蓄積膜上にそれぞれ形成された第６絶縁膜および第７絶縁膜と、
前記第６絶縁膜および前記第７絶縁膜上にそれぞれ形成された第２ゲート電極および第３ゲート電極と、
前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有し、
前記第２絶縁膜から前記第７絶縁膜までの一連の膜は、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有することを特徴とする半導体装置。
【請求項２６】
半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された導電膜と、
前記導電膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜と、
前記電荷蓄積膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有し、
前記導電膜と前記電荷蓄積膜は平面的に重なり合うように形成されていることを特徴とする半導体装置。
【請求項２７】
不揮発性メモリセルを含む半導体装置の製造方法であって、
（ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に電荷を蓄積可能な電荷蓄積膜を形成する工程と、
（ｅ）前記電荷蓄積膜上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜上に第１ゲート電極膜を形成する工程と、
（ｇ）前記第１絶縁膜から前記第１ゲート電極膜までの一連の積層膜をドライエッチングにより加工し第１ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第１ゲート電極の側面に第４絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に第５絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記第５絶縁膜上に第２ゲート電極膜を形成する工程と、
（ｋ）前記（ｊ）工程の後、前記第２ゲート電極膜をドライエッチングによりサイドウォール形状に加工し第２ゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程の後、前記半導体基板に不純物を導入することによって、前記不揮発性メモリセルのソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２８】
前記（ｂ）工程において、前記導電膜はp型不純物またはn型不純物をドープしたドープトポリシリコン膜で形成することを特徴とする請求項２７記載の半導体装置の製造方法。
【請求項２９】
前記（ｄ）工程において、前記電荷蓄積膜はシリコン窒化膜で形成することを特徴とする請求項２７記載の半導体装置の製造方法。
【請求項３０】
前記（ｂ）工程において、前記導電膜の膜厚は１〜１０ｎｍで形成することを特徴とする請求項２７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを含む半導体装置、特に電荷を蓄積可能な絶縁膜で構成された電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリは、電源を切ったときに記憶内容を失う「揮発性メモリ」と、電源を切っても記憶内容を保持する「不揮発性メモリ」に大別することができる。不揮発性メモリは主に携帯情報端末、デジタルカメラ、マイコンなどの装置用データやプログラム保存用の記憶媒体として開発されてきた。不揮発性メモリには、例えば車載用や医療機器用など、通常の不揮発性メモリに比べてより高い信頼性が要求される製品がある。これらには、シリコン窒化膜をシリコン酸化膜で挟んだ積層絶縁膜構造のメモリセルが用いられており、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリとして知られている。不揮発性メモリとして一般に広く用いられているフローティングゲートに電荷を蓄える方式はトンネル酸化膜の欠陥に起因した不良ビットが生じる場合がある。これに対して、このＭＯＮＯＳ型不揮発性メモリは、シリコン窒化膜中に電荷を蓄積する離散記憶方式であるため、トンネル酸化膜の状態に依存せず高信頼度の電荷保持特性を持つことが特徴である。
【０００３】
特許文献１（特開２００６−１２３８２号公報）には、メモリを動作させるメモリゲートとセルの選択を行う選択ゲートが分かれて形成されている、いわゆるスプリットゲート構造のＭＯＮＯＳ型不揮発性半導体記憶装置が開示されている。
【０００４】
特許文献２（特開２００２−２８９７１０号公報）および特許文献３（特開２００９−１０５４２６号公報）には、不揮発性メモリにおいて、シリコン基板と電荷蓄積部との間のトンネル絶縁膜中に離散的にシリコンドットを形成する記載がある。これにより、クーロンブロッケード効果を利用して電荷を抜け難くしメモリセルのデータ保持特性を向上させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２３８２号公報
【特許文献２】特開２００２−２８９７１０号公報
【特許文献３】特開２００９−１０５４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のように、半導体装置においては、例えば車載用など外部環境が厳しい状況下においても高い品質、信頼性が要求される場合がある。ＭＯＮＯＳ型不揮発性メモリにおいても、将来的により高い信頼性を得られる技術の必要性が出てきた。
【０００７】
前記の特許文献１にはＭＯＮＯＳ型不揮発性メモリセルの基本的な動作として、（１）データ書き込み、（２）データ消去、（３）データ保持、（４）データ読み出しの４動作が開示されている。
【０００８】
本願発明者が検討したところによると、特許文献１の半導体記憶装置においては、（１）データ書き込み、（２）データ消去のそれぞれの動作時に、異なる電荷を異なる方向から絶縁膜（シリコン窒化膜）中に注入するため、以下のような改良の余地があることがわかった。
【０００９】
（１）データ書き込み時、メモリゲート側の拡散層に正電位を与え、選択ゲート側拡散層には基板と同じ接地電位を与える。メモリゲートに対して高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲートの電位をしきい値より例えば０．１Ｖないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。このデータ書き込み動作のイメージを図４８に示す。
【００１０】
この現象はソースサイドインジェクション（Source Side Injection）として知られているものである。この方式でのホットエレクトロン注入の特徴として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に電荷（電子）の注入が行なわれることである。
【００１１】
データ書き込み後は絶縁膜（シリコン窒化膜）中に分布に偏りをもった状態で電荷が保持されることになり、絶縁膜（シリコン窒化膜）とシリコン基板との間の電界分布が不均一になる。その結果、書き込み状態のメモリセルを放置すると、自己電界により電子と正孔がシリコン窒化膜中を拡散し再結合することでメモリセルのしきい値が低下し、データ保持特性の劣化が生じる場合があることがわかった。
【００１２】
（２）データ消去時、メモリゲートに負電位を与え、メモリゲート側拡散層に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で強反転が生じ、バンド間トンネル（Band to Band Tunneling）現象を起こしてホールを生成することができる。
【００１３】
このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれメモリゲートの拡散層側（ドレイン領域側）端部に集中的に電荷（ホール）が注入されることにより消去動作が行なわれる。このデータ消去動作のイメージを図４８に示す。すなわち、エレクトロンの電荷により上昇していたメモリゲートのしきい値を、注入されたホールの電荷により引き下げることができる。
【００１４】
データ消去時も、絶縁膜（シリコン窒化膜）中に分布に偏りをもった状態で電荷が保持されることになり、絶縁膜（シリコン窒化膜）とシリコン基板との間の電界分布が不均一になる。その結果、自己電界により電子と正孔がシリコン窒化膜中を拡散し再結合することで、データ書き込み時と同様にメモリセルのしきい値が低下し、データ保持特性の劣化が生じる場合があることがわかった。
【００１５】
また、本願発明者の別の検討によれば、前記の特許文献２および特許文献３において開示さている、いわゆるNROM型の不揮発性メモリセル構造では電荷が絶縁膜（シリコン窒化膜）中に均一に注入されるため、特許文献１に開示されているような、いわゆるスプリットゲート構造の不揮発性メモリに比べて書き込みおよび消去直後の電荷分布には不均一性が少ない。しかし、一部の電荷がデトラップ（離脱）した後は、電荷分布は粗密を持った不均一な状態になることが考えられる。この電荷のデトラップ（離脱）のイメージを図４９に示す。そのような状態でメモリセルを放置すると、自己電界により粗密のある分布が均一化するように電荷が拡散していくため、メモリセルのしきい値が上昇し、データ保持特性の劣化が生じる場合があることがわかった。
【００１６】
本発明の目的は、電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、半導体基板と電荷蓄積膜との間に導電膜を設けたものである。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２１】
すなわち、電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１に係る半導体装置のブロック図である。
【図２】実施の形態１に係る半導体装置におけるメモリセルアレイの一部平面図である。
【図３】図２におけるＡ-Ａ’線に沿った半導体装置の一部断面図である。
【図４】図２におけるＢ-Ｂ’線に沿った半導体装置の一部断面図である。
【図５】図２におけるＣ-Ｃ’線に沿った半導体装置の一部断面図である。
【図６】図２に対応する等価回路図である。
【図７】電界ポテンシャル分布のシミュレーション結果を示す図である。
【図８】メモリセル構造とその等価回路を示す図である。
【図９】電流−電圧特性を示す図である。
【図１０】ポリシリコン膜のＰドーズ量としきい値シフト量の関係を示す図面である。
【図１１】実施の形態１に係る半導体装置におけるメモリゲート電極形成工程を示すプロセスフロー図である。
【図１２】実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１３】図１２に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１４】図１３に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１５】図１４に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１６】図１５に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１７】図１６に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１８】図１７に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図１９】図１８に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図２０】図１９に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図２１】図２０に続く、実施の形態１に係る半導体装置の製造方法の一部を示す図である。
【図２２】実施の形態２に係る半導体装置のメモリセルの一部断面図である。
【図２３】メモリセルしきい値（５０％値）としきい値バラツキの関係を示す図である。
【図２４】実施の形態２に係る半導体装置におけるメモリゲート電極形成工程を示すプロセスフロー図である。
【図２５】実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図２６】図２５に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図２７】図２６に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図２８】図２７に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図２９】図２８に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図３０】図２９に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図３１】図３０に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図３２】図３１に続く、実施の形態２に係る半導体装置の製造方法の一部を示す図である。
【図３３】実施の形態３に係る半導体装置のメモリセルの一部断面図である。
【図３４】実施の形態３に係る半導体装置におけるメモリゲート電極形成工程を示すプロセスフロー図である。
【図３５】実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図３６】図３５に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図３７】図３６に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図３８】図３７に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図３９】図３８に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４０】図３９に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４１】図４０に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４２】図４１に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４３】図４２に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４４】図４３に続く、実施の形態３に係る半導体装置の製造方法の一部を示す図である。
【図４５】実施の形態４に係る半導体装置のメモリセルの一部断面図である。
【図４６】実施の形態５に係る半導体装置のメモリセルの一部断面図である。
【図４７】メモリセルにおける電荷のデトラップ、電荷の拡散のイメージを示す図である。
【図４８】メモリセルにおけるデータ書き込み動作およびデータ消去動作のイメージを示す図である。
【図４９】メモリセルにおける電荷のデトラップのイメージを示す図である。
【発明を実施するための形態】
【００２３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２４】
１．（実施の形態１）半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された導電膜と、前記導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜とを有する。また、前記電荷蓄積膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第１ゲート電極と、前記第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように形成された第４絶縁膜と、前記第１絶縁膜と並ぶように前記半導体基板上に形成された第５絶縁膜とを有する。さらに、前記第５絶縁膜上に形成され、前記第４絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有する。前記半導体装置は、前記導電膜と前記電荷蓄積膜が平面的に重なり合うように形成されている。
【００２５】
２．（導電膜と電荷蓄積膜の重なり合う範囲）前記１項の半導体装置において、前記導電膜と前記電荷蓄積膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第４絶縁膜にわたって形成されている。
【００２６】
３．（導電膜の材料）前記１項の半導体装置において、前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜である。
【００２７】
４．（電荷蓄積膜の材料）前記１項の半導体装置において、前記電荷蓄積膜は、シリコン窒化膜である。
【００２８】
５．（導電膜の膜厚）前記１項の半導体装置において、前記導電膜の膜厚は、１〜１０ｎｍである。
【００２９】
６．（トンネル絶縁膜の膜厚の関係）前記１項の半導体装置において、前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄い。
【００３０】
７．（選択ゲートがサイドウォール形状）前記１項の半導体装置において、前記第２ゲート電極は、サイドウォール形状である。
【００３１】
８．（ホットエレクトロン書き込み、注入電荷分布に粗密あり）前記１項の半導体装置において、前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行う。
【００３２】
９．（実施の形態２）半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された導電膜と、前記導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜とを有する。また、前記電荷蓄積膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第１ゲート電極と、前記第１絶縁膜と並ぶように前記半導体基板上に形成された第４絶縁膜とを有する。さらに、前記第４絶縁膜上に形成され、前記第１絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有する。前記半導体装置は、前記第１絶縁膜から前記第３絶縁膜までの一連の積層膜は、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有する。
【００３３】
１０．（導電膜と電荷蓄積膜の重なり合う範囲）前記９項の半導体装置において、前記第１絶縁膜から前記第３絶縁膜までの一連の積層膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第２ゲート電極の前記第１絶縁膜と接する面の最上部付近にわたって形成されている。
【００３４】
１１．（導電膜の材料）前記９項の半導体装置において、前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜である。
【００３５】
１２．（電荷蓄積膜の材料）前記９項の半導体装置において、前記電荷蓄積膜は、シリコン窒化膜である。
【００３６】
１３．（導電膜の膜厚）前記９項の半導体装置において、前記導電膜の膜厚は、１〜１０ｎｍである。
【００３７】
１４．（トンネル絶縁膜の膜厚の関係）前記９項の半導体装置において、前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄い。
【００３８】
１５．（メモリゲートがサイドウォール形状）前記９項の半導体装置において、前記第１ゲート電極は、サイドウォール形状である。
【００３９】
１６．（ホットエレクトロン書き込み、注入電荷分布に粗密あり）前記９項の半導体装置において、前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行う。
【００４０】
１７．（実施の形態３）半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された導電膜と、前記導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜とを有する。また、前記電荷蓄積膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第１ゲート電極と、前記第１絶縁膜から前記電荷蓄積膜までの一連の積層膜と接するように形成された第４絶縁膜と、前記第１絶縁膜と並ぶように前記半導体基板上に形成された第５絶縁膜とを有する。さらに、前記第５絶縁膜上に形成され、前記第４絶縁膜の側面に前記第１ゲート電極と隣り合うように形成された第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有する。前記半導体装置は、前記電荷蓄積膜と前記第３絶縁膜は、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有する。
【００４１】
１８．（導電膜と電荷蓄積膜の重なり合う範囲）前記１７項の半導体装置おいて、前記導電膜は、前記第１絶縁膜と隣り合う前記ソース領域およびドレイン領域から前記第４絶縁膜にわたって形成されている。
【００４２】
１９．（導電膜の材料）前記１７項の半導体装置おいて、前記導電膜は、p型不純物またはn型不純物をドープしたドープトポリシリコン膜である。
【００４３】
２０．（電荷蓄積膜の材料）前記１７項の半導体装置おいて、前記電荷蓄積膜は、シリコン窒化膜である。
【００４４】
２１．（導電膜の膜厚）前記１７項の半導体装置おいて、前記導電膜の膜厚は、１〜１０ｎｍである。
【００４５】
２２．（トンネル絶縁膜の膜厚の関係）前記１７項の半導体装置おいて、前記第１絶縁膜と前記第２絶縁膜の膜厚の和は、前記第３絶縁膜の膜厚より薄い。
【００４６】
２３．（メモリゲートと選択ゲートの両方がサイドウォール形状）前記１７項の半導体装置おいて、前記第１ゲート電極は、サイドウォール形状である。
【００４７】
２４．（ホットエレクトロン書き込み、注入電荷分布に粗密あり）前記１７項の半導体装置おいて、前記第１ゲート電極に第１電圧を印加し、前記第２ゲート電極に第２電圧を印加し、前記第１ゲート電極側の前記ドレイン領域に第３電圧を印加し、前記第２ゲート電極側の前記ソース領域に前記第３電圧より低い第４電圧を印加することにより前記電荷蓄積膜に電荷の授受を行う。
【００４８】
２５．（実施の形態４）半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側面および前記半導体基板の主面に沿って形成された第２絶縁膜および第３絶縁膜とを有する。また、前記第２絶縁膜および前記第３絶縁膜上にそれぞれ形成された第１導電膜および第２導電膜と、前記第１導電膜および前記第２導電膜上にそれぞれ形成された第４絶縁膜および第５絶縁膜と、前記第４絶縁膜および前記第５絶縁膜上にそれぞれ形成された電荷を蓄積可能な第１電荷蓄積膜および第２電荷蓄積膜とを有する。さらに、前記第１電荷蓄積膜および前記第２電荷蓄積膜上にそれぞれ形成された第６絶縁膜および第７絶縁膜と、前記第６絶縁膜および前記第７絶縁膜上にそれぞれ形成された第２ゲート電極および第３ゲート電極と、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有する。前記半導体装置は、前記第２絶縁膜から前記第７絶縁膜までの一連の膜が、前記半導体基板の主面に沿って延在する部分と前記第２ゲート電極の側面に沿って延在する部分とを有する。
【００４９】
２６．（実施の形態５）半導体基板の主面に形成された不揮発性メモリセルを含む半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された導電膜と、前記導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された電荷を蓄積可能な電荷蓄積膜とを有する。また、前記電荷蓄積膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように前記半導体基板に形成されたソース領域およびドレイン領域とを有する。前記半導体装置は、前記導電膜と前記電荷蓄積膜が平面的に重なり合うように形成されている。
【００５０】
２７．（実施の形態１の製造方法）不揮発性メモリセルを含む半導体装置の製造方法であって、
（ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に電荷を蓄積可能な電荷蓄積膜を形成する工程と、
（ｅ）前記電荷蓄積膜上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜上に第１ゲート電極膜を形成する工程と、
（ｇ）前記第１絶縁膜から前記第１ゲート電極膜までの一連の積層膜をドライエッチングにより加工し第１ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第１ゲート電極の側面に第４絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に第５絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記第５絶縁膜上に第２ゲート電極膜を形成する工程と、
（ｋ）前記（ｊ）工程の後、前記第２ゲート電極膜をドライエッチングによりサイドウォール形状に加工し第２ゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程の後、前記半導体基板に不純物を導入することによって、前記不揮発性メモリセルのソース領域およびドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【００５１】
２８．（導電膜の材料）前記２７項の半導体装置の製造方法における前記（ｂ）工程において、前記導電膜はp型不純物またはn型不純物をドープしたドープトポリシリコン膜で形成する。
【００５２】
２９．（電荷蓄積膜の材料）前記２７項の半導体装置の製造方法における前記（ｄ）工程において、前記電荷蓄積膜はシリコン窒化膜で形成する。
【００５３】
３０．（導電膜の膜厚）前記２７項の半導体装置の製造方法における前記（ｂ）工程において、前記導電膜の膜厚は１〜１０ｎｍで形成する。
【００５４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合もある。これに関連して、説明から明らかな場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５６】
（実施の形態１）
以下に、本実施の形態１に係る半導体装置について、図１から図１０を用いて説明する。
【００５７】
図１は、本実施の形態に係る半導体装置のブロック図である。また、図２は、図１におけるメモリセルアレイの一例を示した一部平面図であり、図３から図５はそれぞれ図２におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った一部断面図である。また、図６は、図２のメモリセルアレイに対応する等価回路図である。
【００５８】
まず、図１を用いて本実施の形態に係る半導体装置の構成を説明する。本実施の形態の半導体装置Ｃはロジック部Ａとメモリ部Ｂから構成されている。
【００５９】
メモリ部Ｂは、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書込み回路８、メモリセルアレイ９、および電源回路１０などから構成されている。
【００６０】
制御回路１は、ロジック部Ａから入力される制御用信号を一時的に格納・制御を行う。また、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行なう。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ３は、ロジック部Ａから入力されたアドレスを一時的に格納する。
【００６１】
アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。
【００６２】
書込み回路８は、入出力回路２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。電源回路１０は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路１１などから構成される。メモリセルアレイ９には、記憶の最小単位であるメモリセルがアレイ状に並べられている。
【００６３】
次に、図２を用いて、図１におけるメモリセルアレイの構成を説明する。本実施の形態の半導体装置におけるメモリセルアレイは、メモリゲートＭＧ１と選択ゲートＳＧ１とが並んで配置されている。また、コンタクト配線ＣＬ１によって後述するソース領域およびドレイン領域と電気的に接続された配線ＭＬ１およびＭＬ２がマトリクス状に配置されている。
【００６４】
次に、図３を用いて、図２におけるＡ−Ａ’線に沿った断面構造を説明する。p型およびn型ウェル１０１が形成されたシリコン基板１００上に前記のメモリゲートＭＧ１と選択ゲートＳＧ１が、絶縁膜であるシリコン酸化膜１１６を介して並んで形成されている。メモリゲートＭＧ１は、半導体基板であるシリコン基板１００側から順に、絶縁膜であるシリコン酸化膜１０５、導電膜であるドープトポリシリコン膜１０６、絶縁膜であるシリコン酸化膜１０７、電荷蓄積膜となる絶縁膜であるシリコン窒化膜１０８、絶縁膜であるシリコン酸化膜１０９、ゲート電極膜であるポリシリコン膜１１０および１１３、絶縁膜であるシリコン窒化膜１１４からなる積層膜構造となっている。
【００６５】
また、図２で述べれば、上記の積層膜、つまり絶縁膜であるシリコン酸化膜１０５、導電膜であるドープトポリシリコン膜１０６、絶縁膜であるシリコン酸化膜１０７、電荷蓄積膜となる絶縁膜であるシリコン窒化膜１０８、絶縁膜であるシリコン酸化膜１０９、ゲート電極膜であるポリシリコン膜１１０および１１３、絶縁膜であるシリコン窒化膜１１４からなる積層膜がメモリゲートＭＧ１のパターン形状を有し、重なり合っている。
【００６６】
すなわち、ＭＯＮＯＳ型不揮発性メモリセル構造において、電荷蓄積膜であるシリコン窒化膜とシリコン基板の間が、導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。また、選択ゲートＳＧ１は、シリコン基板１００側から順に、絶縁膜であるシリコン酸化膜１１７、ゲート電極膜であるポリシリコン膜１１８からなる積層膜構造となっており、ポリシリコン膜１１８はサイドウォール形状に加工されている。シリコン基板１００上には、ソース領域およびドレイン領域１１９が、メモリゲートＭＧ１と選択ゲートＳＧ１を挟むように形成されている。
【００６７】
メモリゲートＭＧ１と選択ゲートＳＧ１上には層間絶縁膜（図示せず）を介して配線１２１が形成されており、配線１２１はコンタクト配線１２０を介して、ソース領域およびドレイン領域１１９と電気的に接続されている。
【００６８】
次に、本実施の形態１における半導体装置のメモリセルの動作例について説明する。
【００６９】
データ書き込み動作時には、メモリゲートＭＧ１に例えば１０．３Vの電圧を印加し、選択ゲートＳＧ１に例えば１．０Vの電圧を印加し、メモリゲートＭＧ１側のドレイン領域１１９に例えば４．４Vの電圧を印加し、選択ゲートＳＧ１側のソース領域１１９にドレイン領域１１９より低い電圧、例えば０．４Vの電圧を印加する。これにより、メモリゲートＭＧ１の選択ゲートＳＧ１側端部に集中的に電荷（電子）の注入が行なわれる。
【００７０】
また、データ消去動作時には、メモリゲートＭＧ１に例えば−７．２Vの電圧を印加し、選択ゲートＳＧ１に例えば０Ｖの電圧を印加し、メモリゲートＭＧ１側のドレイン領域１１９に例えば７．１Vの電圧を印加し、選択ゲートＳＧ１側のソース領域１１９は電気的にＯｐｅｎ状態にする。これにより、メモリゲートＭＧ１のドレイン領域側端部に集中的に電荷（ホール）が注入される。
【００７１】
ここで、本実施の形態における半導体装置のメモリセル構造が、データ保持特性（電荷保持特性）において従来のＭＯＮＯＳ型不揮発性メモリセルに比べて優れていると考えられる理由を説明する。図７は、電荷蓄積膜中に蓄積された電荷による電界ポテンシャル分布のシミュレーション結果を、従来のＭＯＮＯＳ型不揮発性メモリセル構造と本実施の形態のメモリセル構造の等電位線で示している。シミュレーションの条件は、ＭＯＮＯＳ型不揮発性メモリセル構造における電荷蓄積膜（シリコン窒化膜）とゲート絶縁膜の構造が、従来構造のＭＯＮＯＳ型不揮発性メモリセルではシリコン基板側からシリコン酸化膜４ｎｍ／シリコン窒化膜１０ｎｍ／シリコン酸化膜４ｎｍとし、本実施の形態の構造ではシリコン基板側からシリコン酸化膜１．５ｎｍ／ポリシリコン膜３ｎｍ／シリコン酸化膜１．５ｎｍ／シリコン窒化膜１０ｎｍ／シリコン酸化膜４ｎｍとして計算している。
【００７２】
また、シリコン窒化膜中に蓄積されている電荷量は、図７に示すように電荷蓄積膜の領域Ｄに１．５×１０１９ｃｍ−３の密度で電子が存在し、領域Ｅに０．５×１０１９ｃｍ−３の密度で正孔（ホール）が存在する状態を想定して計算した。
【００７３】
領域Ｄは前記のソースサイドインジェクションにより電荷（電子）が集中的に注入された電荷蓄積膜の選択ゲート側端部から１５ｎｍの幅の領域であり、領域Ｅは領域Ｄのメモリゲート側に隣接した１５ｎｍの幅の正孔（ホール）が注入された領域である。
【００７４】
従来構造においては、選択ゲート側のシリコン基板と電荷蓄積膜の電界ポテンシャルが−０．１Ｖと低く、メモリゲート側に向かうにつれて電界ポテンシャルが高くなり、電荷蓄積膜のメモリゲート側端部付近では０．５Ｖを示している。つまり、電荷蓄積膜の選択ゲート側端部からメモリゲート側端部にかけて、急峻な電界ポテンシャル分布となっている。
【００７５】
これに対して、本実施の形態の構造においては、電界ポテンシャルが−０．１Ｖの範囲が電荷蓄積膜の選択ゲート側端部からメモリゲート側端部まで広がっていることがわかる。つまり、電荷蓄積膜の選択ゲート側端部からメモリゲート側端部にかけて、電位差の少ないなだらかな電界ポテンシャル分布となっている。
【００７６】
図８は、本実施の形態のメモリセル構造の等価回路図である。電荷蓄積膜であるシリコン窒化膜とシリコン基板との間に導電膜であるドープトポリシリコン膜を設けることで、電荷蓄積膜中において電荷の拡散や再結合が生じた場合でも、電荷蓄積膜とキャパシタ（容量）を形成した導電膜により電界強度（電位差）が緩和され、電界ポテンシャル分布がなだらかになるものと考えられる。
【００７７】
以上のように、電界強度が緩和されることで、電子と正孔がシリコン窒化膜中を拡散し、再結合することが抑制されやすくなると考えられる。このため、データ保持時（電荷保持時）のしきい値シフトが抑制される。
【００７８】
次に、図７に示す従来構造と本実施の形態における、電荷蓄積膜中での電荷の拡散前後での電流−電圧特性のシミュレーション比較を行った。その結果を、図９に示す。ここでは、従来構造も本実施の形態も同じ拡散をし、再結合があったと仮定して計算を行っている。
【００７９】
このシミュレーションの条件は、電荷蓄積膜（シリコン窒化膜）中の前記の領域Ｄおよび領域Ｅにおいて電荷が拡散する前の状態の電荷密度が、領域Ｄに１．５×１０１９ｃｍ−３の密度で電子が存在し、領域Ｅに０．５×１０１９ｃｍ−３の密度で正孔（ホール）が存在する条件とした。これは、図７と同じ条件である。
【００８０】
また、電荷が拡散した後の状態の電荷密度は、領域Ｄに１．０×１０１９ｃｍ−３の密度で電子が存在し、領域Ｅには電荷が存在しない（電荷無し）状態と想定して計算した。
【００８１】
図９より、例えば、読み出し電流が２０μＡでのメモリゲート電圧値を比較すると、従来構造では電荷の拡散によりしきい値が約１．５Ｖ劣化しているのに対し、本願発明の構造では約０．５Ｖの劣化に抑えられていることがわかる。
【００８２】
このことは、本実施の形態では、電荷の拡散により異なる電荷密度分布になったとしても、導電膜があることで、しきい値の変化が抑制されることを示している。
【００８３】
図１０は、電荷蓄積膜とシリコン基板の間の導電膜であるドープトポリシリコン膜のリン（Ｐ）のドーズ量と電荷拡散に伴うしきい値のシフト量との関係を示したものである。Ｐドーズ量を増やすことにより、しきい値シフト量を小さくすることができることがわかる。つまり、導電膜の導電性が高いほど、データ保持特性（電荷保持特性）を向上することができる。
【００８４】
本実施の形態においては、電荷蓄積膜とシリコン基板の間の導電膜であるドープトポリシリコン膜のＰドーズ量を３．５×１０２０ｃｍ−３  〜６．５×１０２０ｃｍ−３の範囲で形成している。
【００８５】
ここで、より効果のある上限の値については、Pがポリシリコンに固溶する限界の濃度であり、本願発明者らの検討では６．５×１０２０ｃｍ−３程度であったことによる。
【００８６】
以上から、本実施の形態によれば、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、電荷蓄積膜と半導体基板の間に導電膜を設けることで、しきい値シフトが抑制される。これにより、データ保持特性を向上し、半導体装置の信頼性を向上することができる。
【００８７】
次に、図１１から図２１を用いて、本実施の形態に係る半導体装置の製造方法について説明する。
【００８８】
図１１は本実施の形態に係る半導体装置の製造方法の要部であるメモリゲート電極形成工程の詳細を示すプロセスフロー図である。図１２から図２１は、図１２のプロセスフローを半導体基板の一部断面図を用いて示している。図１２から図２１の製造方法を示す図面においては、不揮発性メモリセル領域と周辺回路領域に分けて記載している。
【００８９】
まず、図１２に示すように、シリコン基板１００上にｐ型およびｎ型ウェル１０１を形成する。
【００９０】
続いて、熱酸化法によって周辺回路領域のＭＯＳトランジスタのゲート酸化膜となるシリコン酸化膜１０２を形成し、シリコン酸化膜１０２上にゲート電極となるポリシリコン膜１０３をＣＶＤ（Chemical Vapor Deposition）法によって形成する。
【００９１】
次に、図１３に示すように、不揮発性メモリセル領域のポリシリコン膜１０３とシリコン酸化膜１０２をリソグラフィとエッチングにより除去する。その後、フォトレジスト膜１０４を塗布しリソグラフィにより不揮発性メモリセル領域のフォトレジスト膜１０４を除去した後、メモリセルしきい値調整用のイオン注入を行う。
【００９２】
次に、図１４に示すように、熱酸化法により例えば膜厚１．５ｎｍのシリコン酸化膜１０５を形成した後、p型不純物またはn型不純物をドープしたドープトポリシリコン膜１０６を例えば３ｎｍの膜厚でＣＶＤ法により形成する。ここで、ドープトポリシリコン膜の膜厚は、１ｎｍ〜１０ｎｍの範囲で形成しても良い。電荷蓄積膜とシリコン基板との間の電界ポテンシャル分布をなだらかにするためには、ＣＶＤ法で形成可能な膜厚が１ｎｍ以上の連続膜であることが望ましい。また、ドープトポリシリコン膜の膜厚を必要以上に厚く形成するとメモリゲート電極に電圧を印加してもチャネル形成領域まで電界が伝わらずメモリセルの動作に影響が生じる可能性もあるため、１０ｎｍ以下の膜厚で形成することが望ましい。データ保持特性およびメモリセルの動作の信頼性を安定して両立するためには、ドープトポリシリコン膜の膜厚は１．５ｎｍ〜４ｎｍの範囲で形成するのがより好適である。
【００９３】
本実施の形態の製造方法ではドープトポリシリコン膜をＣＶＤ法で形成しているが、ＣＶＤ法により不純物をドープしないノンドープトポリシリコン膜を形成した後に、イオン注入により必要な不純物濃度になるようなドーズ量のp型不純物またはn型不純物をノンドープトポリシリコン膜に注入して形成しても良い。
【００９４】
続いて、前記ドープトポリシリコン膜１０６上に、CVD法により例えば膜厚１．５ｎｍのシリコン酸化膜１０７を堆積する。さらに電荷蓄積層となるシリコン窒化膜１０８を例えば１０ｎｍの膜厚でＣＶＤ法により形成し、その後、前記シリコン窒化膜１０８の一部を熱酸化して例えば４ｎｍの膜厚のシリコン酸化膜１０９をシリコン窒化膜１０８上に形成する。
【００９５】
次に、前記シリコン酸化膜１０９上に、ポリシリコン膜１１０と、後に素子分離形成時のハードマスクとなるシリコン窒化膜１１１を順に形成する。
【００９６】
次に、図１５に示すように、周辺回路領域に形成されたシリコン酸化膜１０５、ドープトポリシリコン膜１０６、シリコン酸化膜１０７、シリコン窒化膜１０８、シリコン酸化膜１０９、ポリシリコン膜１１０およびシリコン窒化膜１１１をリソグラフィとドライエッチングにより除去する。
【００９７】
次に、図１６に示すように、不揮発性メモリセル領域内の素子分離１１２となる領域をシリコン基板１００までエッチングした後、シリコン基板１００上にシリコン酸化膜を成膜し、シリコン基板１００上の余分なシリコン酸化膜をのＣＭＰ法により除去し、素子分離１１２を形成する。
【００９８】
次に、図１７に示すように、ウェットエッチングによりシリコン窒化膜１１１を除去した後、素子分離１１２により分断されているメモリゲート電極を結束するためのポリシリコン膜１１３を形成し、さらにシリコン窒化膜１１４、シリコン酸化膜１１５を順に形成する。
【００９９】
次に、図１８に示すように、不揮発性メモリセル領域のメモリゲート電極および周辺回路領域のＭＯＳトランジスタをリソグラフィとドライエッチングにより形成する。このとき、シリコン酸化膜１１５はドライエッチング時のハードマスクとなる。
【０１００】
次に、図１９に示すように、メモリゲート電極と選択ゲート電極を絶縁するためのサイドウォールをシリコン酸化膜１１６により形成し、（図示しないが）選択ゲート電極のしきい値調整のためのイオン注入を行った後、選択ゲート電極のゲート絶縁膜となるシリコン酸化膜１１７を熱酸化法によりシリコン基板表面に形成し、続いてシリコン酸化膜１１７上にポリシリコン膜１１８を形成する。続いて、異方性ドライエッチングによりシリコン酸化膜１１７およびポリシリコン膜１１８をサイドウォール形状に加工し、選択ゲート電極を形成する。このときサイドウォール形状の選択ゲート電極がメモリゲートを挟んで両側に形成されるが、リソグラフィとエッチングによりメモリゲート片側の不要なサイドウォール形状の選択ゲート電極を除去し、片側のみ残すようにする。
【０１０１】
次に、図２０に示すように、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれの拡散層イオン注入を行いソース領域およびドレイン領域１１９を形成する。このとき、選択ゲート電極とソース領域およびドレイン領域を、低抵抗化のためにシリサイド化しても良い。
【０１０２】
その後、図２１に示すように、層間絶縁膜（図示せず）を形成した後、前記層間絶縁膜にコンタクトホールを形成し、前記コンタクトホール内をタングステンやアルミニウムなどの金属膜で埋め込み、コンタクト配線１２０を形成する。続いて、前記層間絶縁膜上に前記コンタクト配線１２０と電気的に接続するように、配線１２１を形成することにより、本実施の形態の半導体装置が完成する。
【０１０３】
本実施の形態１で説明した半導体装置では、選択ゲート電極をサイドウォール形状に加工しているため、隣接する選択ゲート電極同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。
【０１０４】
また、本実施の形態で説明した製造方法では、メモリゲート電極形成工程において、シリコン基板と電荷蓄積膜の間に形成されるシリコン酸化膜１０５およびシリコン酸化膜１０７をそれぞれ１．５ｎｍの膜厚、すなわち両者の膜厚の和が３．０ｎｍになるように形成しているのに対し、電荷蓄積膜とゲート電極の間に形成されるシリコン酸化膜１０９を４．０ｎｍの膜厚で形成している。つまり、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和を、電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも薄く形成している。これにより、本実施の形態１のように導電膜を酸化膜で挟むようなサンドイッチ構造にしても、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和が電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも厚い場合に比べて、電荷蓄積膜への電荷の授受を良好に行うことができる。
【０１０５】
また、本実施の形態１では、導電膜の例としてp型不純物またはn型不純物をドープしたドープトポリシリコン膜を用いて説明したが、半導体装置で一般的に使用されているタングステンやアルミニウム、チタン、タンタル、ニッケル、コバルトなどの金属材料あるいはそれらのシリサイド膜を用いることも可能である。
【０１０６】
また、本実施の形態１では、電荷蓄積膜の例としてシリコン窒化膜を用いて説明したが、シリコン酸窒化膜で形成してもよい。
【０１０７】
また、本実施の形態１では、導電膜と電荷蓄積膜が、絶縁膜であるシリコン酸化膜１０５と隣り合うソース領域およびドレイン領域から、メモリゲート電極と選択ゲート電極を絶縁するシリコン酸化膜１１６にわたって、平面的に重なり合うように形成されている。電荷蓄積膜とシリコン基板の間の一部に導電膜が形成されていても電界強度（電位差）は緩和される。しかしながら、電荷蓄積膜とシリコン基板との間の電界ポテンシャル分布をよりなだらかにするためには、電荷蓄積膜とほぼ同じ面積で、平面的に重なり合うように形成されているのがより望ましい。
【０１０８】
（実施の形態２）
本実施の形態２に係る半導体装置について、図２２および図２３を用いて説明する。
【０１０９】
図２２は、本実施の形態２の半導体装置におけるメモリセルの断面図である。p型およびn型ウェル２０５が形成されたシリコン基板２００上にメモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１が、絶縁膜であるシリコン酸化膜２０９を介して並んで形成されている構成は実施の形態１と同様である。本実施の形態２の半導体装置と上記実施の形態１の半導体装置との違いはメモリゲート電極の構造にある。本実施の形態２の半導体装置におけるメモリセルでは、絶縁膜であるシリコン酸化膜２０９、導電膜であるドープトポリシリコン膜２１０、絶縁膜であるシリコン酸化膜２１１、電荷蓄積膜となる絶縁膜であるシリコン窒化膜２１２、絶縁膜であるシリコン酸化膜２１３から構成される積層膜構造がＬ字型となっており、シリコン酸化膜２０９はp型およびn型ウェルとドープトポリシリコン膜２１０とを絶縁しており、さらに、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１も絶縁する構造となっている。その他、半導体装置のブロック図やメモリセルアレイの構成およびメモリセルの読出し、書込み、消去動作は実施の形態１と同様である。本実施の形態２のメモリセル構造においても、電荷蓄積膜とシリコン基板の間が導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。このため、本実施の形態２の半導体装置においても、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、電荷蓄積膜と半導体基板の間に導電膜を設けることで、しきい値シフトが抑制される。これにより、データ保持特性を向上し、半導体装置の信頼性を向上することができる。
【０１１０】
ここで、本実施の形態２の別の効果について説明する。実施の形態２に示すメモリセル構造においては、選択ゲート電極ＳＧ１とドープトポリシリコン膜２１０との容量カップリングが存在するために図２３に示すようなメモリセルしきい値のバラツキ低減効果が得られる。図２３は実施の形態２のメモリセル構造におけるメモリセルの初期のしきい値（４ＭＢアレイの５０％値）とそのしきい値分布のバラツキ（σ）を従来構造と比較して示した図である。
【０１１１】
破線は従来構造の特性を示しているが、メモリセルのしきい値が低くなるとトランジスタの短チャネル効果のバラツキなどが顕著になるためバラツキ（σ）の値は大きくなっていることがわかる。メモリセルを高速動作させるために読出し時のメモリセルにはメモリゲート電極に０Ｖを印加し、さらに２０μＡ程度の読出し電流を必要とするため、メモリセル初期のしきい値は０Ｖ以下の低い値に設計するが、バラツキが大きくなることで信頼性を損ねてしまう問題があった。実施の形態２のメモリセル構造においては、本願発明者の検討では選択ゲートＳＧ１とドープトポリシリコン膜２１０の間には０．６５程度の容量カップリング比が存在することがわかった。この結果、従来構造のメモリセルと比較して０．９７５倍程度しきい値が低く見えるため、図２３の実線で示すように同じしきい値でも従来構造のメモリセルよりしきい値の電圧バラツキを低減できる。
【０１１２】
１．５Ｖ（読み出し時の制御ゲート印加電圧）×０．６５（容量カップリング比）＝０．９７５
【０１１３】
次に、図２４から図３２を用いて、本実施の形態に係る半導体装置の製造方法について説明する。
【０１１４】
図２４は本実施の形態に係る半導体装置の製造方法の要部であるメモリゲート電極形成工程の詳細を示すプロセスフロー図である。図２５から図３２は、図２４のプロセスフローを半導体基板の一部断面図を用いて示している。以下に述べる実施の形態２の製造方法は、形成する膜の膜厚や形成方法、その他の条件については基本的に実施の形態１の製造方法とほぼ同じであるため、重複する箇所の説明は重要な部分を除いてできるだけ繰り返さない。
【０１１５】
まず、図２５に示すように、シリコン基板２００を熱酸化することによりシリコン酸化膜２０１を形成する。その後、ポリシリコン膜２０２、シリコン窒化膜２０３を順に形成する。リソグラフィとエッチングにより、後に素子分離領域となる領域をシリコン基板までエッチングを行い、シリコン基板上にシリコン酸化膜を形成しＣＭＰ法により平坦化を行い素子分離領域２０４を形成する。
【０１１６】
次に、図２６に示すように、シリコン窒化膜２０３およびポリシリコン膜２０２をウェットエッチングおよびドライエッチングにより除去し、シリコン酸化膜２０１をイオン注入のスルー膜としてｐ型およびｎ型ウェル２０５を形成する。その後、ウェットエッチングによりシリコン酸化膜２０１を除去した後、熱酸化法によって周辺回路領域のＭＯＳトランジスタおよび選択ゲート電極のゲート酸化膜となるシリコン酸化膜２０６を形成し、シリコン酸化膜２０６上にポリシリコン膜２０７とシリコン窒化膜２０８を形成する。
【０１１７】
次に、図２７に示すように、リソグラフィとエッチングにより周辺回路領域のＭＯＳトランジスタおよび選択ゲート電極を形成する。続いて、（図示しないが）リソグラフィとイオン注入により、メモリセルしきい値調整用のイオン注入を行う。
【０１１８】
次に、図２８に示すように、熱酸化法により例えば膜厚１．５ｎｍのシリコン酸化膜２０９を形成した後、例えば膜厚３ｎｍのドープトポリシリコン膜２１０および例えば膜厚１．５ｎｍのシリコン酸化膜２１１を形成する。さらに電荷蓄積膜となるシリコン窒化膜２１２を例えば１０ｎｍの膜厚で形成し、シリコン窒化膜２１２の一部を熱酸化して例えば４ｎｍの膜厚のシリコン酸化膜２１３を形成する。さらに、シリコン酸化膜２１３上にポリシリコン膜２１４を形成する。ここで、ドープトポリシリコン膜の膜厚は、実施の形態１と同様の理由により、１ｎｍ〜１０ｎｍの範囲で形成しても良く、データ保持特性およびメモリセルの動作の信頼性を安定して両立するためには、１．５ｎｍ〜４ｎｍの範囲で形成するのがより好適である。
【０１１９】
次に、図２９に示すように、フォトレジスト２１５をマスクとしてイオン注入により素子分離２０４上に存在するポリシリコン膜２０９に酸素を注入し、シリコン酸化膜にする。
【０１２０】
次に、図３０に示すように、上記のシリコン酸化膜２０９からポリシリコン膜２１４までの積層膜を異方性エッチングすることによりサイドウォール形状のメモリゲート電極ＭＧ１を形成する。このときサイドウォール形状のメモリゲート電極が選択ゲート電極を挟んで両側に形成されるが、リソグラフィとエッチングにより選択ゲート電極の片側の不要なサイドウォール形状のメモリゲート電極を除去し、片側にのみ形成する。
【０１２１】
次に、図３１に示すように、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれの拡散層イオン注入を行い、ソース領域およびドレイン領域２１７を形成する。このとき、選択ゲート電極とソース領域およびドレイン領域を、低抵抗化のためにシリサイド化しても良い。その後、実施の形態１と同様のプロセスフローを経て、図３２に示すような半導体装置が完成する。
【０１２２】
本実施の形態２で説明した半導体装置では、メモリゲート電極をサイドウォール形状に加工しているため、隣接する選択ゲート電極同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。また、本実施の形態２で説明した製造方法では、実施の形態１と同様にメモリゲート電極形成工程において、シリコン基板と電荷蓄積膜の間に形成されるシリコン酸化膜２０９およびシリコン酸化膜２１１をそれぞれ１．５ｎｍの膜厚、すなわち両者の膜厚の和が３．０ｎｍになるように形成しているのに対し、電荷蓄積膜とゲート電極の間に形成されるシリコン酸化膜２１３を４．０ｎｍの膜厚で形成している。つまり、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和を、電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも薄く形成している。これにより、本実施の形態２のように導電膜を酸化膜で挟むようなサンドイッチ構造にしても、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和が電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも厚い場合に比べて、電荷蓄積膜への電荷の授受を良好に行うことができる。
【０１２３】
また、本実施の形態２の導電膜２１０の例としてp型不純物またはn型不純物をドープしたドープトポリシリコン膜を用いて説明したが、半導体装置で一般的に使用されているタングステンやアルミニウム、チタン、タンタル、ニッケル、コバルトなどの金属材料あるいはそれらのシリサイド膜を用いることも可能である。
【０１２４】
また、本実施の形態２では、電荷蓄積膜の例としてシリコン窒化膜を用いて説明したが、シリコン酸窒化膜で形成してもよい。
【０１２５】
また、本実施の形態２では、電荷蓄積膜と導電膜が半導体基板の主面に沿って延在する部分と選択ゲート電極ＳＧ１の側面に沿って延在する部分とを有するL字形状に形成されている。
【０１２６】
電荷蓄積膜とシリコン基板の間の一部に導電膜が形成されていても電界強度（電位差）は緩和される。しかしながら、電荷蓄積膜とシリコン基板との間の電界ポテンシャル分布をよりなだらかにし、さらに前述のように選択ゲート電極ＳＧ１とドープトポリシリコン膜２１０との容量カップリング効果を得るためには、電荷蓄積膜とほぼ同じ面積で重なり合うように、つまりシリコン酸化膜２０９と隣り合うソース領域およびドレイン領域から、メモリゲート電極ＭＧ１の絶縁膜２０９と接する面の最上部付近にわたって形成されているのがより望ましい。
【０１２７】
（実施の形態３）
本実施の形態３に係る半導体装置について、図３３を用いて説明する。
【０１２８】
図３３は、本実施の形態３の半導体装置におけるメモリセルの断面図である。p型およびn型ウェル３０１が形成されたシリコン基板３００上にメモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１が、絶縁膜であるシリコン酸化膜３１０を介して並んで形成されている構成は実施の形態１や実施の形態２と同様である。
【０１２９】
本実施の形態３の半導体装置と実施の形態１などの半導体装置との違いはメモリゲート電極の構造にある。本実施の形態３においては、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１とを絶縁する絶縁膜が、シリコン酸化膜３１０、シリコン窒化膜３１３、シリコン酸化膜３１４の積層構造となっている。また、実施の形態１および実施の形態２ではメモリゲート電極または選択ゲート電極のいずれか一方のみがサイドウォール形状となっていたが、本実施の形態３においてはメモリゲート電極と選択ゲート電極が共にサイドウォール形状となっており、隣接するメモリゲート電極や選択ゲート電極間同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。
【０１３０】
その他、半導体装置のブロック図やメモリセルアレイの構成およびメモリセルの読出し、書込み、消去動作は実施の形態１などと同様である。本実施の形態３のメモリセル構造においても、電荷蓄積膜とシリコン基板の間が導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。このため、本実施の形態３の半導体装置においても、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、電荷蓄積膜と半導体基板の間に導電膜を設けることで、しきい値シフトが抑制される。これにより、データ保持特性を向上し、半導体装置の信頼性を向上することができる。
【０１３１】
次に、図３４から図４４を用いて、本実施の形態に係る半導体装置の製造方法について説明する。
【０１３２】
図３４は本実施の形態に係る半導体装置の製造方法の要部であるメモリゲート電極形成工程の詳細を示すプロセスフロー図である。図３５から図４４は、図３４のプロセスフローを半導体基板の一部断面図を用いて示している。以下に述べる実施の形態３の製造方法は、形成する膜の膜厚や形成方法、その他の条件は基本的に実施の形態１や実施の形態２の製造方法とほぼ同じであるため、重複する箇所の説明は重要な部分を除いてできるだけ繰り返さない。
【０１３３】
まず、図３５に示すように、シリコン基板３００上に、ｐ型およびｎ型ウェル３０１を形成する。その後、熱酸化法によって周辺回路領域のＭＯＳトランジスタのゲート酸化膜となるシリコン酸化膜３０２を形成し、シリコン酸化膜３０２上にポリシリコン膜３０３をＣＶＤ法によって形成する。
【０１３４】
次に、図３６に示すように、不揮発性メモリセル領域のシリコン酸化膜３０２とポリシリコン膜３０３をリソグラフィとドライエッチングにより除去する。続いて、フォトレジスト膜３０４を塗布しリソグラフィにより不揮発性メモリセル領域のフォトレジスト膜３０４を除去した後、メモリセルしきい値調整用のイオン注入を行う。
【０１３５】
次に、図３７に示すように、熱酸化法により例えば膜厚１．５ｎｍのシリコン酸化膜３０５を形成した後、例えば膜厚３ｎｍのドープトポリシリコン膜３０６および例えば膜厚１．５ｎｍのシリコン酸化膜３０７、シリコン窒化膜３０８を順に形成する。このシリコン窒化膜３０８は後にウェットエッチングにより除去される、いわゆる犠牲膜である。
【０１３６】
次に、図３８に示すように、周辺回路領域に形成されたシリコン酸化膜３０５、ドープトポリシリコン膜３０６、シリコン酸化膜３０７、シリコン窒化膜３０８、シリコン酸化膜１０９をリソグラフィとドライエッチングにより除去する。
【０１３７】
次に、図３９に示すように、不揮発性メモリセル領域内の素子分離３０９となる領域をシリコン基板３００までエッチングし、シリコン酸化膜を形成した後、ＣＭＰ法とウェットエッチングにより素子分離３０９を形成する。
【０１３８】
次に、図４０に示すように、リソグラフィとエッチングによりメモリゲート電極および周辺回路領域のＭＯＳトランジスタを形成する。
【０１３９】
次に、図４１に示すように、メモリゲート電極と選択ゲート電極を絶縁するためのサイドウォールをシリコン酸化膜３１０により形成し、（図示しないが）選択ゲート電極のしきい値調整のためのイオン注入を行う。続いて、シリコン基板上にシリコン酸化膜３１１を熱酸化法により形成した後、ポリシリコン膜３１２を形成し、異方性エッチングによりサイドウォール形状の選択ゲート電極ＳＧ１を形成する。このときサイドウォール形状の選択ゲート電極がメモリゲート電極ＭＧを挟んで両側に形成されるが、リソグラフィとエッチングによりメモリゲート電極の片側の不要な選択ゲート電極を除去する。
【０１４０】
次に、図４２に示すように、ウェットエッチングにより犠牲膜であるシリコン窒化膜３０８を除去し、電荷蓄積膜となる絶縁膜であるシリコン窒化膜３１３を例えば１０ｎｍの膜厚で形成し、シリコン窒化膜３１３の一部を熱酸化して例えば４ｎｍの膜厚のシリコン酸化膜３１４を形成する。次に、シリコン酸化膜３１４上にポリシリコン膜３１５を形成する。その後、異方性エッチングにより、シリコン窒化膜３１３、シリコン酸化膜３１４、ポリシリコン膜３１５を加工し、メモリゲート電極ＭＧ１を形成する。このとき、ポリシリコン膜３１５はサイドウォール形状に加工する。
【０１４１】
次に、図４３に示すように、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれの拡散層イオン注入を行い、ソース領域およびドレイン領域３１６を形成する。このとき、選択ゲート電極とソース領域およびドレイン領域を、低抵抗化のためにシリサイド化しても良い。その後、実施の形態１や実施の形態２と同様のプロセスフローを経て、図４４に示すような半導体装置が完成する。
【０１４２】
本実施の形態２で説明した半導体装置では、メモリゲート電極および選択ゲート電極を共にサイドウォール形状に加工しているため、隣接するメモリゲート電極や選択ゲート電極同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。また、本実施の形態３で説明した製造方法においても、実施の形態１や実施の形態２と同様にメモリゲート電極形成工程において、シリコン基板と電荷蓄積膜の間に形成されるシリコン酸化膜２０９およびシリコン酸化膜２１１をそれぞれ１．５ｎｍの膜厚、すなわち両者の膜厚の和が３．０ｎｍになるように形成しているのに対し、電荷蓄積膜とゲート電極の間に形成されるシリコン酸化膜２１３を４．０ｎｍの膜厚で形成している。つまり、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和を、電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも薄く形成している。これにより、本実施の形態１のように導電膜を酸化膜で挟むようなサンドイッチ構造にしても、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和が電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも厚い場合に比べて、電荷蓄積膜への電荷の授受を良好に行うことができる。
【０１４３】
さらに、本実施の形態３の半導体装置においては、メモリゲート電極と選択ゲート電極の間の絶縁膜がシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造となっていることから、メモリゲート電極と選択ゲート電極の間の絶縁耐圧が優れた構造となっている。
【０１４４】
また、本実施の形態３の導電膜２１０の例としてp型不純物またはn型不純物をドープしたドープトポリシリコン膜を用いて説明したが、半導体装置で一般的に使用されているタングステンやアルミニウム、チタン、タンタル、ニッケル、コバルトなどの金属材料あるいはそれらのシリサイド膜を用いることも可能である。
【０１４５】
また、本実施の形態３では、電荷蓄積膜の例としてシリコン窒化膜を用いて説明したが、シリコン酸窒化膜で形成してもよい。
【０１４６】
また、本実施の形態３では、導電膜がシリコン酸化膜３０５と隣り合うソース領域およびドレイン領域からシリコン酸化膜３１０にわたって形成されている。電荷蓄積膜とシリコン基板の間の一部に導電膜が形成されていても電界強度（電位差）は緩和される。しかしながら、電荷蓄積膜とシリコン基板との間の電界ポテンシャル分布をよりなだらかにするためには、導電膜が電荷蓄積膜のシリコン基板に沿って形成される部分とほぼ同じ面積で、平面的に重なり合うように形成されているのがより望ましい。
【０１４７】
（実施の形態４）
本実施の形態４に係る半導体装置について、図４５を用いて説明する。
【０１４８】
本実施の形態４のメモリセルは図４５に示すような、いわゆるツインＭＯＮＯＳ構造である。データ書き込み、消去方法については実施の形態１などと同様にソースサイドインジェクションによるホットエレクトロン注入とバンド間トンネルによるホットホール注入である。
【０１４９】
本実施の形態４の半導体装置では、メモリゲート電極が選択ゲート電極を挟むように両側に形成されており、例えば実施の形態２の半導体装置に比べて、メモリ容量が２倍になっている。本実施の形態４のメモリセル構造も、電荷蓄積膜とシリコン基板の間が導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。このため、例えば実施の形態２の半導体装置と同様に、ＭＯＮＯＳ型不揮発性メモリを有する半導体装置のデータ保持特性を向上し、半導体装置の信頼性を向上することができる。
【０１５０】
本実施の形態４の半導体装置の製造方法については、例えば実施の形態２の図３０において片側のメモリゲート電極を除去しないことにより形成することができる。その他、形成する膜の膜厚や形成方法、その他の条件は基本的に実施の形態２などとほぼ同じであるため、重複する説明は繰り返さない。
【０１５１】
（実施の形態５）
本実施の形態５に係る半導体装置について、図４６を用いて説明する。
【０１５２】
本実施の形態５のメモリセルは図４６に示すようなシングルトランジスタ構造である。データ書き込み、消去方法については、チャネルホットエレクトロン注入とバンド間トンネルによるホットホール注入である。本実施の形態５のメモリセル構造も、電荷蓄積膜とシリコン基板の間が導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。このため、図４７に示すように、電荷が蓄積された電荷蓄積膜であるシリコン窒化膜５０５から電荷がデトラップ（離脱）し、電荷蓄積膜中で電荷の拡散、再結合が起こった場合でも、電荷蓄積膜と半導体基板の間に設けられた導電膜により、しきい値シフトが抑制される。これにより、データ保持特性を向上し、半導体装置の信頼性を向上することができる。
【０１５３】
本実施の形態５の半導体装置の製造方法については、例えば実施の形態１のメモリゲート電極形成工程のメモリゲート電極形成フローとほぼ同じ工程により形成することができる。形成する膜の膜厚や形成方法、その他の条件は基本的に実施の形態１などとほぼ同じであるため、重複する説明は繰り返さない。
【０１５４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５５】
例えば、前記実施の形態では、各種の膜の形成方法を主にＣＶＤ法を用いて形成する場合を例にとり具体的に説明したが、スパッタ法など、その他の膜の形成方法も適用できることは言うまでもない。
【符号の説明】
【０１５６】
Ａ  ロジック部
Ｂ  メモリ部
Ｃ  半導体装置
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書込み回路
９  メモリセルアレイ
１０  電源回路
１１  電流トリミング回路
ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４  メモリゲート
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４  選択ゲート
ＭＬ１，ＭＬ２  配線
ＣＬ１  コンタクト配線
１００  シリコン基板
１０１  ウェル
１０２  シリコン酸化膜
１０３  ポリシリコン膜
１０４  フォトレジスト膜
１０５  シリコン酸化膜
１０６  ドープトポリシリコン膜
１０７  シリコン酸化膜
１０８  シリコン窒化膜
１０９  シリコン酸化膜
１１０  ポリシリコン膜
１１１  シリコン窒化膜
１１２  素子分離
１１３  ポリシリコン膜
１１４  シリコン窒化膜
１１５  シリコン酸化膜
１１６  シリコン酸化膜
１１７  シリコン酸化膜
１１８  ポリシリコン膜
１１９  ソース領域およびドレイン領域
１２０  コンタクト配線
１２１  配線
１２２  プロセスフロー
１２３  p型ウェル，n型ウェル形成工程
１２４  メモリセル閾値制御イオン注入工程
１２５  シリコン酸化膜形成工程
１２６  ドープトポリシリコン膜形成工程
１２７  シリコン酸化膜形成工程
１２８  シリコン窒化膜形成工程
１２９  シリコン酸化膜形成工程
１３０  ポリシリコン膜形成工程
１３１  シリコン窒化膜形成工程
１３２  素子分離領域形成工程
１３３  ポリシリコン膜形成工程
１３４  シリコン窒化膜形成工程
１３５  ゲート電極加工工程
１３６  選択ゲート電極形成工程
１３７  ソース，ドレイン領域形成工程
２００  シリコン基板
２０１  シリコン酸化膜
２０２  ポリシリコン膜
２０３  シリコン窒化膜
２０４  素子分離
２０５  ウェル
２０６  シリコン酸化膜
２０７  ポリシリコン膜
２０８  シリコン窒化膜
２０９  シリコン酸化膜
２１０  ドープトポリシリコン膜
２１１  シリコン酸化膜
２１２  シリコン窒化膜
２１３  シリコン酸化膜
２１４  ポリシリコン膜
２１５  フォトレジスト膜
２１６  ポリシリコン膜
２１７  ソース領域およびドレイン領域
２１８  コンタクト配線
２１９  配線
２２０  プロセスフロー
２２１  素子分離領域形成工程
２２２  P型ウェル，n型ウェル形成工程
２２３  メモリセル閾値制御イオン注入工程
２２４  シリコン酸化膜形成工程
２２５  ドープトポリシリコン膜形成工程
２２６  シリコン酸化膜形成工程
２２７  シリコン窒化膜形成工程
２２８  シリコン酸化膜形成工程
２２９  ポリシリコン膜形成工程
２３０  素子分離領域上酸化膜形成工程
２３１  ゲート電極加工工程
２３２  ソース，ドレイン領域形成工程
３００  シリコン基板
３０１  ウェル
３０２  シリコン酸化膜
３０３  ポリシリコン膜
３０４  フォトレジスト膜
３０５  シリコン酸化膜
３０６  ドープトポリシリコン膜
３０７  シリコン酸化膜
３０８  シリコン窒化膜
３０９  素子分離
３１０  シリコン酸化膜
３１１  シリコン酸化膜
３１２  ポリシリコン膜
３１３  シリコン窒化膜
３１４  シリコン酸化膜
３１５  ポリシリコン膜
３１６  ソース領域およびドレイン領域
３１７  コンタクト配線
３１８  配線
３１９  プロセスフロー
３２０  p型ウェル，n型ウェル形成工程
３２１  メモリセル閾値制御イオン注入工程
３２２  シリコン酸化膜形成工程
３２３  ドープトポリシリコン膜形成工程
３２４  シリコン酸化膜形成工程
３２５  シリコン窒化膜形成工程
３２６  素子分離領域形成工程
３２７  シリコン酸化膜形成工程
３２８  サイドウォール加工工程
３２９  選択ゲート電極形成工程
３３０  シリコン窒化膜除去工程
３３１  シリコン窒化膜形成工程
３３２  シリコン酸化膜形成工程
３３３  ポリシリコン膜形成工程
３３４  サイドウォール加工工程
３３５  ソース，ドレイン領域形成工程
４００  シリコン基板
４０１  ウェル
４０２  シリコン酸化膜
４０３  ポリシリコン膜
４０４  シリコン窒化膜
４０５  シリコン酸化膜
４０６  ドープトポリシリコン膜
４０７  シリコン酸化膜
４０８  シリコン窒化膜
４０９  シリコン酸化膜
４１０  ポリシリコン膜
４１１  ソース領域およびドレイン領域
４１２  コンタクト配線
４１３  配線
５００  シリコン基板
５０１  ウェル
５０２  シリコン酸化膜
５０３  ドープトポリシリコン膜
５０４  シリコン酸化膜
５０５  シリコン窒化膜
５０６  シリコン酸化膜
５０７  ポリシリコン膜
５０８  シリコン酸化膜
５０９  シリコン酸化膜
５１０  ソース領域およびドレイン領域
５１１  コンタクト配線
５１２  配線
５１３  電子（エレクトロン）
５１４  正孔（ホール）
６００  シリコン基板
６０１  ソース領域およびドレイン領域
６０２  シリコン酸化膜
６０３  ポリシリコン膜
６０４  ポリシリコン膜
６０５  シリコン酸化膜
６０６  シリコン窒化膜
６０７  シリコン酸化膜
６０８  正孔（ホール）
６０９  電子（エレクトロン）
６１０  キャリア発生領域
６１１  シリコン基板
６１２  ソース領域およびドレイン領域
６１３  シリコン酸化膜
６１４  ポリシリコン膜
６１５  シリコン酸化膜
６１６  シリコン窒化膜
６１７  シリコン酸化膜
６１８  正孔（ホール）
６１９  電子（エレクトロン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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