(57)【要約】【課題】液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供する。【解決手段】Ｄ／Ａコンバータの基準電圧発生回路７１は、絶縁性基板と、この絶縁基板上に形成された不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。Ｄ／Ａコンバータのアナログバッファ回路は、基準電圧発生回路７１から出力された基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を受ける。不揮発性メモリ素子１３１，１３２，１３３，…の素子特性の変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁性基板と、上記絶縁基板上に形成された少なくとも１個の不揮発性メモリ素子と、上記絶縁基板上に形成された少なくとも１個の半導体素子とを有する基準電圧発生回路と、
上記基準電圧発生回路から出力された基準電圧を受けるアナログバッファ回路と
を備え、
上記不揮発性メモリ素子の素子特性の変更して、上記アナログバッファ回路のオフセット電圧を調整することが可能になっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
複数の上記半導体素子が互いに電気的に直列に接続されており、
上記半導体素子はトランジスタであり、
上記半導体素子のゲート電極に上記不揮発性メモリ素子が電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記基準電圧発生回路は、上記不揮発性メモリ素子の負荷抵抗となる半導体素子を有することを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
複数の上記不揮発性メモリ素子が互いに電気的に並列に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
複数の上記不揮発性メモリ素子が上記半導体素子を介して互いに電気的に直列に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数の上記不揮発性メモリ素子を互いに電気的に並列に接続させることが可能になっていることを特徴とする半導体装置。
【請求項７】
請求項１から６までのいずれか一項に記載の半導体装置において、
上記半導体素子および上記不揮発性メモリ素子は、チャネル領域が多結晶シリコンよりなる薄膜トランジスタであり、
上記不揮発性メモリ素子のチャネルはＰチャネルであることを特徴とする半導体装置。
【請求項８】
請求項１から７までのいずれか１つに記載の半導体装置を備えることを特徴とする表示装置。
【請求項９】
請求項１から７までのいずれか１つに記載の半導体装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置および電子機器に関する。より具体的には、例えば、電荷を保持する機能を有する電界効果型のトランジスタなどを備えた半導体装置と、この半導体装置を備えた表示装置および電子機器とに関する。
【背景技術】
【０００２】
近年、携帯電話などモバイル機器用途の液晶パネルにおいて、狭額縁化および低コスト化のため、従来、単結晶シリコン上に形成されたソースドライバにおける機能の一部をパネル内部に取り込む技術が提案されている。
【０００３】
図８は、システムから供給されたデジタル信号を液晶パネル用のアナログ信号に変換するＤ／Ａ（デジタル−アナログ）コンバータ６７をパネル内部に搭載した液晶パネル６１の概略構成図である（例えば特許文献１（特開２００３−１６２２５８号公報）参照）。
【０００４】
上記液晶パネル６１は、表示部６２、ゲートドライバ６３およびソースドライバ６４を備える。このソースドライバ６４は、シフトレジスタ６５、ラッチ回路６６およびＤ／Ａコンバータ６７を有する。
【０００５】
また、図９に、代表的なＤ／Ａコンバータ５１の概略構成図を示す。
【０００６】
上記Ｄ／Ａコンバータ５１は、互いに電気的に直列に接続された複数の抵抗ｒ０，ｒ１，ｒ２，…を有する基準電圧発生回路５２を備えている。また、Ｄ／Ａコンバータ５１は、入力された映像信号の情報に応じて、基準電圧発生回路５２において発生した複数の基準電圧Ｖ０，Ｖ１，Ｖ２，…から所望の電圧を選択する選択回路５６ａ，５６ｂ，５６ｃ，…と、上記所望の電圧を保持しつつ出力電流を増大させるアナログバッファ５７ａ，５７ｂ，５７ｃ，…とを備えている。なお、アナログバッファの代表的な構成例は特許文献２（特開２００４−４２４１号公報）に示す通りである。
【０００７】
一般的に、液晶パネルは、ホウケイ酸ガラスをはじめとする絶縁性基板を用いて製造される。このため、液晶パネルの素子や、ゲートドライバやソースドライバを形成する回路は、主としてチャネルが非単結晶シリコンからなるＴＦＴ（薄膜トランジスタ）により構成されている。
【０００８】
しかしながら、上記絶縁性基板は単結晶シリコン基板より耐熱温度がはるかに低いので、絶縁性基板上に高温成膜によって高品質な薄膜を得ることが難しい。
【０００９】
このため、上記絶縁性基板上に形成された素子は、単結晶シリコン基板上に形成された素子と比較して、素子間の特性ばらつきが非常に大きい。
【００１０】
したがって、単結晶シリコン基板上に形成される回路をそのまま絶縁性基板上に形成した場合、上記特性ばらつきによって、回路動作特性などにばらつきが生じる。
【００１１】
上記絶縁性基板上に形成される素子の特性ばらつきうち、特に、ＴＦＴの特性ばらつきが大きいことから、図９のＤ／Ａコンバータ５１において、基準電圧発生回路５２の抵抗ｒ０，ｒ１，ｒ２，…として、特性ばらつきの比較的小さい金属配線が用いられる。
【００１２】
一方、上記Ｄ／Ａコンバータ５１を搭載した液晶パネルで十分な精度を有した階調電圧を発生させるためには、プロセス間のばらつきを抑制するため、金属配線の幅を十分広く設定した上で、回路中に流れる電流を抑制するため、金属配線の抵抗値を高く設定する必要がある。
【００１３】
しかしながら、上記金属配線は抵抗値が小さいため、金属配線の抵抗値を高くするには金属配線の長さを十分に長くしなければならない。これによって、基準電圧発生回路５２の面積が増大し、これがパネル面積の増大を招いていた。
【００１４】
また、アナログバッファにおいては、本来、入力電圧と出力電圧が同一にならなければならないところが、ＴＦＴの特性ばらつきによって、入力電圧と出力電圧との間に電圧差（オフセット電圧）が生じることがある。このオフセット電圧は各アナログバッファにおいて異なり、これが液晶パネルの表示品質の低下を招いていた。
【００１５】
このようなアナログバッファのオフセット電圧をキャンセルする対策としては、アナログバッファのオフセット電圧をサンプリングし、このサンプリングした結果を基にオフセット電圧をキャンセルして出力する回路が提案されている。
【００１６】
しかしながら、上記オフセット電圧をキャンセルして出力する回路を液晶パネルに設けると、回路構成が複雑となり、これがさらなる回路面積の増大を招いていた。
【００１７】
また、近年の液晶パネルの高精細化の要請が高まるにつれて、アナログバッファにおいてサンプリングのステップに要する時間が大きな問題となっていた。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００３−１６２２５８号公報
【特許文献２】特開２００４−４２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
そこで、本発明の課題は、液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供することにある。
【００２０】
また、本発明の他の課題は、上記半導体装置を備えた表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明の半導体装置は、
絶縁性基板と、上記絶縁基板上に形成された少なくとも１個の不揮発性メモリ素子と、上記絶縁基板上に形成された少なくとも１個の半導体素子とを有する基準電圧発生回路と、
上記基準電圧発生回路から出力された基準電圧を受けるアナログバッファ回路と
を備え、
上記不揮発性メモリ素子の素子特性を変更して、上記アナログバッファ回路のオフセット電圧を調整することが可能になっていることを特徴としている。
【００２２】
上記構成の半導体装置によれば、上記不揮発性メモリ素子の素子特性を変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっているので、アナログバッファ回路のオフセット電圧をキャンセルして、アナログバッファ回路から所望の電圧を出力させることができる。
【００２３】
したがって、上記半導体装置を例えば液晶パネルに用いた場合、液晶パネルの表示品質を向上させることができる。
【００２４】
また、上記アナログバッファ回路のオフセット電圧の調整を予め行っておくことによって、サンプリング動作を回路動作前毎に行わずに済むので、高速動作することができる。
【００２５】
また、上記サンプリング動作を回路動作前毎に行わずに済むので、サンプリング動作を行うための回路を無くして、小型化することができると共に、製造コストを低減することができる。
【００２６】
なお、上記不揮発性メモリ素子の素子特性の変更は、例えば、不揮発性メモリ素子の記憶状態を変えることで行える。
【００２７】
一実施形態の半導体装置では、
複数の上記半導体素子が互いに電気的に直列に接続されており、
上記半導体素子はトランジスタであり、
上記半導体素子のゲート電極に上記不揮発性メモリ素子が電気的に接続されている。
【００２８】
上記実施形態の半導体装置によれば、上記複数の半導体素子がトランジスタであって互いに電気的に直列に接続されているので、半導体素子間で基準電圧を発生させることができると共に、図９の従来例よりも、基準電圧発生回路の面積を小さくすることができる。
【００２９】
また、上記半導体素子のゲート電極に不揮発性メモリ素子が電気的に接続されているので、不揮発性メモリ素子の素子特性を変更して、半導体素子のオン抵抗を変更することができる。
【００３０】
一実施形態の半導体装置では、
上記基準電圧発生回路は、上記不揮発性メモリ素子の負荷抵抗となる半導体素子を有する。
【００３１】
上記実施形態の半導体装置によれば、上記半導体素子は不揮発性メモリ素子の負荷抵抗となるので、少ない素子数で所望の基準電圧を発生させることができる。
【００３２】
一実施形態の半導体装置では、
複数の上記不揮発性メモリ素子が互いに電気的に並列に接続されている。
【００３３】
上記実施形態の半導体装置によれば、上記複数の不揮発性メモリ素子が互いに電気的に並列に接続されているので、複数の不揮発性メモリ素子の素子特性を一括変更することができる。
【００３４】
一実施形態の半導体装置では、
複数の上記不揮発性メモリ素子が上記半導体素子を介して互いに電気的に直列に接続されている。
【００３５】
上記実施形態の半導体装置によれば、上記複数の不揮発性メモリ素子が半導体素子を介して互いに電気的に直列に接続されているので、複数の不揮発性メモリ素子間で、基準電圧を発生させることができると共に、図９の従来例よりも、基準電圧発生回路の面積を小さくすることができる。
【００３６】
一実施形態の半導体装置では、
複数の上記不揮発性メモリ素子を互いに電気的に並列に接続させることが可能になっている。
【００３７】
上記実施形態の半導体装置によれば、上記複数の不揮発性メモリ素子を互いに電気的に並列に接続することによって、複数の不揮発性メモリ素子の素子特性を一括変更することができる。
【００３８】
一実施形態の半導体装置では、
上記半導体素子および上記不揮発性メモリ素子は、チャネル領域が多結晶シリコンよりなる薄膜トランジスタであり、
上記不揮発性メモリ素子のチャネルはＰチャネルである。
【００３９】
上記実施形態の半導体装置によれば、上記半導体素子および不揮発性メモリ素子は、チャネル領域が多結晶シリコンよりなる薄膜トランジスタであるので、同一基板上に形成することが可能である。その結果、安価に半導体装置を提供することができる。
【００４０】
また、上記不揮発性メモリ素子のチャネルはＰチャネルであるので、不揮発性メモリ素子のリードディスターブ特性が優れている。
【００４１】
本発明の表示装置は、
本発明の半導体装置を備えることを特徴としている。
【００４２】
上記構成の表示装置によれば、上記半導体装置を備えるので、高精細な画像を表示することができると共に、高速動作することができる。
【００４３】
また、上記半導体装置は小型化することができるので、従来よりも額縁面積を小さくすることができる。
【００４４】
本発明の電子機器は、
本発明の半導体装置を備えることを特徴としている。
【００４５】
ここで、電子機器とは、携帯電話等の携帯情報端末、携帯オーディオ機器、携帯映像機器は勿論のこと、ＤＶＤ（デジタル万能ディスク）装置、テレビ等を意味する。
【００４６】
上記構成の電子機器によれば、上記半導体装置を備えるので、高機能とすることができる。
【００４７】
また、上記半導体装置は製造コストを低減できるので、価格を安価にすることができる。
【発明の効果】
【００４８】
本発明の半導体装置によれば、不揮発性メモリ素子の素子特性を変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっているので、アナログバッファ回路のオフセット電圧をキャンセルして、アナログバッファ回路から所望の電圧を出力させることができる。
【００４９】
したがって、上記半導体装置を例えば液晶パネルに用いた場合、液晶パネルの表示品質を向上させることができる。
【００５０】
また、上記アナログバッファ回路のオフセット電圧の調整を予め行っておくことによって、サンプリング動作を回路動作前毎に行わずに済むので、高速動作することができる。
【００５１】
また、上記サンプリング動作を回路動作前毎に行わずに済むので、サンプリング動作を行うための回路を無くして、小型化することができると共に、製造コストを低減することができる。
【００５２】
本発明の表示装置によれば、上記半導体装置を備えるので、高精細な画像を表示することができると共に、高速動作することができる。
【００５３】
また、上記半導体装置は小型化することができるので、従来よりも額縁面積を小さくすることができる。
【００５４】
本発明の電子機器によれば、上記半導体装置を備えるので、高機能とすることができる。
【００５５】
また、上記半導体装置は製造コストを低減できるので、価格を安価にすることができる。
【図面の簡単な説明】
【００５６】
【図１】図１は本発明の実施形態１のＤ／Ａコンバータの概略構成図である。
【図２】図２は本発明の実施形態１の基準電圧発生回路の概略回路図である。
【図３】図３は本発明の実施形態１のＴＦＴ素子の一例の模式断面図である。
【図４】図４は本発明の実施形態１の不揮発性メモリ素子の一例の模式断面図である。
【図５】図５は本発明の実施形態２のＤ／Ａコンバータの基準電圧発生回路の概略回路図である。
【図６】図６は本発明の実施形態３の液晶パネルの概略構成図である。
【図７】図７は本発明の実施形態４の携帯電話の概略構成図である。
【図８】図８は従来の液晶パネルの概略構成図である。
【図９】図９は従来のＤ／Ａコンバータの概略構成図である。
【発明を実施するための形態】
【００５７】
以下、本発明を図示の実施形態により詳細に説明する。
【００５８】
〔実施形態１〕
図１は本発明の実施形態１のＤ／Ａコンバータ１００の概略構成図である。
【００５９】
上記Ｄ／Ａコンバータ１００は、基準電圧発生回路７１、選択回路７３およびアナログバッファ回路７６を備える。
【００６０】
上記基準電圧発生回路７１は、互いに異なる複数の基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させ、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を選択回路７３へ出力する。
【００６１】
上記選択回路７３は、入力されるデジタル画像信号７４に応じて、基準電圧発生回路７１から出力される基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…のうちの一つを選択する。
【００６２】
上記アナログバッファ回路７６は一般的なオペアンプから成り、このオペアンプの出力端子はオペアンプの反転入力端子(−)に接続されている。また、上記オペアンプの非反転入力端子(＋)には、選択回路７３の出力端子７５から出力されたアナログ電圧ＡＶが入力される。そして、アナログバッファ回路７６から出力線７７に画像信号が出力され、図示しない液晶パネルのソース線へと供給される。
【００６３】
なお、図１の７２は書き込み回路である。
【００６４】
図２は上記基準電圧発生回路７１の概略回路図である。
【００６５】
上記基準電圧発生回路７１は、不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。この不揮発性メモリ素子１３１，１３２，１３３，…は、例えばガラス基板などの絶縁性基板上に形成されたＰチャネルの多結晶シリコンＴＦＴである。また、ＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…は、絶縁性基板上に形成されたＮチャネルの多結晶シリコンＴＦＴである。なお、ＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…は半導体素子の一例である。
【００６６】
上記ＴＦＴ素子１５１，１５２，１５３，…はグローバル線１１ａ，１１ｂに接続されている。また、ＴＦＴ素子１５１，１５２，１５３，…は互いに電気的に直列に接続されている。そして、ＴＦＴ素子１５１，１５２，１５３，…のゲート電極は、不揮発性メモリ素子１３１，１３２，１３３，…とＴＦＴ素子１４１，１４２，１４３，…との間に接続されている。つまり、ＴＦＴ素子１５１，１５２，１５３，…のゲート電極は、不揮発性メモリ素子１３１，１３２，１３３，…のソース・ドレイン領域に電気的に接続されている。また、ＴＦＴ素子１５１，１５２，１５３，…は、それぞれ、ゲート電極によりオン抵抗が調整されている。このＴＦＴ素子１５１，１５２，１５３，…の抵抗分割により、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…が発生するようになっている。
【００６７】
上記ＴＦＴ素子１４１，１４２，１４３は、不揮発性メモリ素子１３１，１３２，１３３，…の負荷抵抗として用いることが可能になっている。
【００６８】
上記不揮発性メモリ素子１３１，１３２，１３３，…は互いに電気的に並列に接続されている。また、不揮発性メモリ素子１３１，１３２，１３３，…は、グローバル線１２ａに接続されていると共に、ＴＦＴ素子１４１，１４２，１４３，…を介してグローバル線１２ｂにも接続されている。
【００６９】
上記不揮発性メモリ素子１３１，１３２，１３３，…のそれぞれの素子特性は、Ｄ／Ａコンバータ１００の回路特性に応じ、書き込み回路７２より適宜変更することが可能になっている。
【００７０】
例えば、上記Ｄ／Ａコンバータ１００におけるＴＦＴの特性ばらつきにより、選択回路７３の出力端子７５の電圧に対して、アナログバッファ回路７６から出力される電圧がＶＯＦＦＳＥＴだけ高いとする。この場合、予め、不揮発性メモリ素子１３１，１３２，１３３，…の素子特性を変化させることによって、不揮発性メモリ素子１３１，１３２，１３３，…の素子特性を変化させる前に比べて、基準電圧発生回路７１から出力される基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…をＶＯＦＦＳＥＴだけ低い電圧となるようにする。そうすると、アナログバッファ回路７６からは、オフセット電圧ＶＯＦＦＳＥＴがキャンセルされた電圧が出力される。
【００７１】
より詳しくは、上記書き込み回路７２は、選択回路７３の出力端子７５の電圧を示す信号と、アナログバッファ回路７６から出力される電圧を示す信号とに基づいて、アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴがキャンセルされように、不揮発性メモリ素子１３１，１３２，１３３，…に電荷を注入したり、不揮発性メモリ素子１３１，１３２，１３３，…から電荷を引き抜いたりすることができるものである。
【００７２】
図３は、上記ＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…として使用可能なＴＦＴ素子の一例の模式断面図である。
【００７３】
上記ＴＦＴ素子は、例えば金属からなるゲート電極８１と、ゲート絶縁膜８２と、チャネル領域８３と、ソース・ドレイン領域となる拡散領域８４ａ，８４ｂとを有している。
【００７４】
上記チャネル領域８３および拡散領域８４ａ，８４ｂは多結晶シリコン層８７に形成されている。つまり、チャネル領域８３および拡散領域８４ａ，８４ｂはそれぞれ多結晶シリコンからなっている。多結晶シリコン層８７は、絶縁性基板８６の表面上に、絶縁膜からなるバッファ層８５を介して積層された層である。
【００７５】
上記ゲート電極８１はゲート絶縁膜８２上に形成され、このゲート絶縁膜８２はチャネル領域８３上に形成されている。
【００７６】
図４は上記不揮発性メモリ素子１３１，１３２，１３３，…として使用可能な不揮発性メモリ素子の一例の模式断面図である。
【００７７】
上記不揮発性メモリ素子は、例えば金属からなるゲート電極９１と、ゲート絶縁膜９２と、チャネル領域９３と、ソース・ドレイン領域となる拡散領域９４ａ，９４ｂとを有して、ゲート絶縁膜９２中に電荷を蓄積することができるようになっている。
【００７８】
上記チャネル領域９３および拡散領域９４ａ，９４ｂは多結晶シリコン層９７に形成されている。つまり、チャネル領域９３および拡散領域９４ａ，９４ｂはそれぞれ多結晶シリコンからなっている。多結晶シリコン層９７は、絶縁性基板９６の表面上に、絶縁膜からなるバッファ層９５を介して積層された層である。
【００７９】
上記ゲート電極９１はゲート絶縁膜９２上に形成され、このゲート絶縁膜９２はチャネル領域９３上に形成されている。
【００８０】
上記ゲート絶縁膜９２は、シリコン酸化膜９２ａ、シリコン窒化膜９２ｂおよびシリコン酸化膜９２ａの３層からなっている。
【００８１】
また、上記ゲート絶縁膜９２に電荷を注入する方法は、従来からシリコン単結晶基板上に形成された不揮発性メモリ素子において提案されている、チャネルホットキャリア注入、バンド間トンネリング、ＦＮ（Fowler-Nordheim）トンネリングなどを用いればよい。
【００８２】
また、上記ゲート絶縁膜９２に蓄積された電荷の読出し方法も、従来からシリコン単結晶基板上に形成された不揮発性メモリ素子において提案されている方法に従えばよい。
【００８３】
上記ゲート絶縁膜９２に電荷を注入すると、不揮発性メモリ素子の主にしきい値電圧が変化し、この変化に伴って、ゲート電圧一定の条件下において、読出し電流が変化する。
【００８４】
例えば、複数の不揮発性メモリ素子を互いに電気的に直列につないだ場合、各素子のゲート電圧を一定に保つことにより、電荷の注入量を変化させることにより、オン抵抗を変化させることが可能であるから、そのオン抵抗の抵抗比によって、素子間の接続部における出力電圧を適宜変化させることが可能となる。
【００８５】
以下、上記基準電圧発生回路７１の回路特性を所望の性能に設定する方法について説明する。
【００８６】
まず、上記アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴを測定する。
【００８７】
次に、上記アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴの測定結果に基づいて、不揮発性メモリ素子１３１，１３２，１３３，…のそれぞれに電荷を注入することによって、不揮発性メモリ素子１３１，１３２，１３３，の素子特性を変化させる。この電荷の注入は書き込み回路７２で行う。
【００８８】
例えば、上記不揮発性メモリ素子１３１に電荷を注入する場合、ＴＦＴ素子１４１をオン状態とし、不揮発性メモリ素子１３１のゲート電極およびグローバル線１２ａ，１２ｂのそれぞれに電圧を印加することによって、不揮発性メモリ素子１３１に電荷を注入する。これにより、不揮発性メモリ素子１３１の素子特性を所望の素子特性にすることができる。
【００８９】
上記不揮発性メモリ素子１３１と同様に、不揮発性メモリ素子１３２，１３３，…についても必要に応じて電荷注入を行うことによって、不揮発性メモリ素子１３２，１３３，…の素子特性を所望の素子特性にすることができる。
【００９０】
上記基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させる際は、グローバル線１２ａ，１２ｂのそれぞれに電圧を印加すると共に、不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…のそれぞれのゲート電極に予め設定された電圧を与えることによって、ＴＦＴ素子１５１，１５２，１５３，…のゲート電極に所望の電圧を印加することが可能となり、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を、アナログバッファ回路７６の特性を考慮した適切な出力電圧とすることができる。
【００９１】
したがって、上記アナログバッファ回路７６に、オフセット電圧ＶＯＦＦＳＥＴがキャンセルされた電圧を出力させることができるので、液晶パネルの表示品質を向上させることができる。
【００９２】
また、上記アナログバッファ回路７６に、オフセット電圧ＶＯＦＦＳＥＴがキャンセルされた電圧を出力させることができるので、回路動作前毎のサンプリング動作を無くして高速動作が可能となる。
【００９３】
また、互いに電気的に直列に接続された複数のＴＦＴ素子１５１，１５２，１５３，…によって、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させるので、基準電圧発生回路７１の面積を、図９の基準電圧発生回路５２の面積よりも小さくすることができる。
【００９４】
また、上記基準電圧発生回路７１では、ＴＦＴ素子１５１，１５２，１５３，…が直接の出力を行うため、その出力の電流を大きくすることができる。
【００９５】
また、上記不揮発性メモリ素子１３１，１３２，１３３，…から所望の電圧を得るための負荷抵抗として、ＴＦＴ素子１４１，１４２，１４３，…を用いることによって、少ない素子数で所望の基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させることが可能となる。
【００９６】
また、上記不揮発性メモリ素子１３１，１３２，１３３，…に電荷を注入する際、不揮発性メモリ素子１３１，１３２，１３３，…は互いに電気的に並列な接続となっているので、不揮発性メモリ素子１３１，１３２，１３３，…のゲート電圧を変化させるだけで所望の電荷量を不揮発性メモリ素子１３１，１３２，１３３，…のそれぞれに効率よく注入することができる。
【００９７】
したがって、上記不揮発性メモリ素子１３１，１３２，１３３，…の電荷注入を高速で行うことができる。
【００９８】
上記実施形態１では、不揮発性メモリ素子１３１，１３２，１３３，…の構造の一例を図４に示したが、不揮発性メモリ素子１３１，１３２，１３３，…の構造は、図４の構造に限定されず、他の構造であってもよい。
【００９９】
上記不揮発性メモリ素子１３１，１３２，１３３，…の構造は、ＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…の構造と実質的に同じであってもよいし、ゲート絶縁膜だけを変えた構造であってもよい。
【０１００】
例えば、上記不揮発性メモリ素子１３１，１３２，１３３，…のゲート絶縁膜およびＴＦＴ１４１，１４２，１４３，…，１５１，１５２，１５３，…のゲート絶縁膜を共にシリコン酸化膜としてもよいし、例えば、不揮発性メモリ素子１３１，１３２，１３３，…のゲート絶縁膜の構造をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造とすると共に、ＴＦＴ１４１，１４２，１４３，…，１５１，１５２，１５３，…のゲート絶縁膜の構造をシリコン酸化膜の単層構造としてもよい。なお、不揮発性メモリ素子１３１，１３２，１３３，…のゲート絶縁膜の構造をシリコン酸化膜の単層構造としても、不揮発性メモリ素子１３１，１３２，１３３，…の各端子に通常電圧よりも高い電圧を印加することによって、不揮発性メモリ素子１３１，１３２，１３３，…のゲート絶縁膜に電荷を容易に注入することができる。
【０１０１】
また、本実施形態１では、不揮発性メモリ素子１３１，１３２，１３３，…としては、リードディスターブ特性の優れたＰチャネルトランジスタを用いているが、Ｎチャネルトランジスタを用いても構わない。
【０１０２】
また、本実施形態１において、Ｄ／Ａコンバータ１００が書き込み回路７２を有するようにしてもよいし、Ｄ／Ａコンバータ１００が書き込み回路７２を有しないようにしてもよい。Ｄ／Ａコンバータ１００が書き込み回路７２を有しないようにした場合、Ｄ／Ａコンバータ１００に接続可能な装置に書き込み回路７２を搭載すればよい。
【０１０３】
また、上記書き込み回路７２は、ユーザの操作に応じて、アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴをキャンセルするものであってもよいし、アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴを自動的にキャンセルするものであってもよい。
【０１０４】
〔実施形態２〕
図５は本発明の実施形態２のＤ／Ａコンバータの基準電圧発生回路２７１の概略回路図である。
【０１０５】
本実施形態２のＤ／Ａコンバータの構成は、基準電圧発生回路２７１以外の構成は上記実施形態１と同じ構成となっている。上記実施形態１と同じ構成については、実施形態１の構成の参照番号を用いて説明する。
【０１０６】
上記基準電圧発生回路２７１は、不揮発性メモリ素子２３１，２３２，２３３，…およびＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…，２４ｂ１，２４ｂ２，２４ｂ３，…，２４ｃ１，２４ｃ２，２４ｃ３，…を有する。この不揮発性メモリ素子２３１，２３２，２３３，…およびＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…，２４ｂ１，２４ｂ２，２４ｂ３，…，２４ｃ１，２４ｃ２，２４ｃ３，…は、例えばガラス基板などの絶縁性基板上に形成されたＮチャネルの多結晶シリコンＴＦＴである。なお、ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…，２４ｂ１，２４ｂ２，２４ｂ３，…２４ｃ１，２４ｃ２，２４ｃ３，…は半導体素子の一例である。
【０１０７】
上記不揮発性メモリ素子２３１，２３２，２３３，…はグローバル線２１ａ，２１ｂ，２２ａ，２２ｂに接続されている。また、不揮発性メモリ素子２３１，２３２，２３３，…はＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…を介して互いに電気的に直列に接続されている。そして、不揮発性メモリ素子２３１，２３２，２３３，…は、それぞれ、電荷注入によりオン抵抗が調整されている。この不揮発性メモリ素子２３１，２３２，２３３，…の抵抗分割により、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…が発生するようになっている。
【０１０８】
また、上記ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…，２４ｂ１，２４ｂ２，２４ｂ３，…，２４ｃ１，２４ｃ２，２４ｃ３，…のオン・オフ状態を制御することによって、不揮発性メモリ素子２３１，２３２，２３３，…を互いに電気的に並列に接続した状態にすることができるようになっている。
【０１０９】
以下、上記基準電圧発生回路２７１の回路特性を所望の性能に設定する方法について説明する。
【０１１０】
まず、上記アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴを測定する。
【０１１１】
次に、上記アナログバッファ回路７６のオフセット電圧ＶＯＦＦＳＥＴの測定結果に基づき、不揮発性メモリ素子２３１，２３２，２３３，…のそれぞれに電荷を注入することによって、不揮発性メモリ素子２３１，２３２，２３３，…の素子特性を変化させる。
【０１１２】
例えば、上記不揮発性メモリ素子２３１に電荷を注入する場合、ＴＦＴ素子２４ｂ１をオン状態とし、不揮発性メモリ素子２３１のゲート電極およびグローバル線２１ａ，２２ａのそれぞれに電圧を印加することによって、不揮発性メモリ素子２３１に電荷を注入する。
【０１１３】
また、上記不揮発性メモリ素子２３２に電荷を注入する場合、ＴＦＴ素子２４ｂ２，２４ｃ１をオン状態とし、不揮発性メモリ素子２３２のゲート電極およびグローバル線２２ａ，２２ｂのそれぞれに電圧を印加することによって、不揮発性メモリ素子２３２に電荷を注入する。
【０１１４】
上記不揮発性メモリ素子２３１，２３２と同様に、不揮発性メモリ素子２３３，２３４，…についても必要に応じて電荷注入を行える。
【０１１５】
上記基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させる際は、グローバル線２１ａ，２１ｂのそれぞれに電圧を印加すると共に、不揮発性メモリ素子２３１，２３２，２３３，…に予め設定された電圧を与え、ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…をオン状態とすることによって、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を、アナログバッファ回路７６の特性を考慮した適切な出力電圧にすることができる。
【０１１６】
したがって、上記アナログバッファ回路７６に、オフセット電圧ＶＯＦＦＳＥＴがキャンセルされた電圧を出力させることができるので、液晶パネルの表示品質を向上させることができる。
【０１１７】
また、上記アナログバッファ回路７６に、オフセット電圧ＶＯＦＦＳＥＴがキャンセルされた電圧を出力させることができるので、回路動作前毎のサンプリング動作を無くして高速動作が可能となる。
【０１１８】
また、上記不揮発性メモリ素子２３１，２３２，２３３，…は、ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…を介して互いに電気的に直列に接続されているので、不揮発性メモリ素子２３１，２３２，２３３，…間で、基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させることができると共に、図９の従来例の基準電圧発生回路５２の面積よりも、基準電圧発生回路２７１の面積を小さくすることができる。
【０１１９】
また、上記不揮発性メモリ素子２３１，２３２，２３３，…は、ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…を介して互いに電気的に直列に接続されているので、基準電圧発生回路２７１は、図２の上記実施形態１の基準電圧発生回路７１よりも、精度よく基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，…を発生させることができる。
【０１２０】
また、上記不揮発性メモリ素子２３１，２３２，２３３，…に電荷を注入する際、ＴＦＴ素子２４ｂ１，２４ｂ２，２４ｂ３，…，２４ｃ１，２４ｃ２，２４ｃ３，…を全てオン状態にすれば、不揮発性メモリ素子２３１，２３２，２３３，…は互いに電気的に並列な接続となるので、不揮発性メモリ素子２３１，２３２，２３３，…のゲート電圧を変化させるだけで所望の電荷量を不揮発性メモリ素子２３１，２３２，２３３，…のそれぞれに効率よく注入することができる。
【０１２１】
したがって、上記不揮発性メモリ素子２３１，２３２，２３３，…の電荷注入を高速で行うことができる。
【０１２２】
上記実施形態２において、不揮発性メモリ素子２３１，２３２，２３３，…の一例として、図４のＴＦＴ素子を用いてもよいし、図５のＴＦＴ素子を用いてもよいし、他のＴＦＴ素子を用いてもよい。
【０１２３】
また、上記実施形態１の場合と同様に、不揮発性メモリ素子２３１，２３２，２３３，…の構造は、ＴＦＴ素子２４ａ１，２４ａ２，２４ａ３，…，２４ｂ１，２４ｂ２，２４ｂ３，…，２４ｃ１，２４ｃ２，２４ｃ３，…の構造と実質的に同じであってもよいし、ゲート絶縁膜だけを変えた構造にしてもよい。
【０１２４】
上記実施形態２では、不揮発性メモリ素子２３１，２３２，２３３，…とｓして、リードディスターブ特性の優れたＮチャネルのトランジスタを用いているが、Ｐチャネルのトランジスタを用いても構わない。
【０１２５】
〔実施形態３〕
図６は本発明の実施形態３の液晶パネル３１の概略構成図である。なお、液晶パネル３１は表示装置の一例である。
【０１２６】
上記液晶パネル３１は、表示部３２、ゲートドライバ３３およびソースドライバ３４を備える。このソースドライバ３４は、シフトレジスタ３５、ラッチラッチ回路３６およびＤ／Ａコンバータ３７を有する。
【０１２７】
上記Ｄ／Ａコンバータ３７は、上記実施形態１の基準電圧発生回路７１または上記実施形態２の基準電圧発生回路２７１と、上記実施形態１の選択回路７３と、上記実施形態１のアナログバッファ回路７６とを有している。
【０１２８】
上記構成の液晶パネル３１によれば、Ｄ／Ａコンバータ３７が基準電圧発生回路７１または基準電圧発生回路２７１を有しているので、高精細な画像を表示部３２に表示させることができると共に、Ｄ／Ａコンバータ３７を高速動作させることができる。
【０１２９】
また、上記Ｄ／Ａコンバータ３７においてサンプリングを行うための回路が不要になるので、製造コストを低減することができる。
【０１３０】
また、上記基準電圧発生回路７１または基準電圧発生回路２７１の面積は小さいので、額縁面積を小さくすることができる。
【０１３１】
〔実施形態４〕
図７は本発明の実施形態４の携帯電話４０の概略構成図である。なお、携帯電話４０は電子機器の一例である。
【０１３２】
上記携帯電話４０は、表示部４１、ＲＯＭ（読出し専用メモリ）４２、ＲＡＭ（ランダムアクセスメモリ）４３、制御回路４４、アンテナ４５、無線回路４６、電源回路４７、オーディオ回路４８、カメラモジュール４９およびメモリカード５０を備えている。
【０１３３】
上記表示部４１は、上記実施形態１の基準電圧発生回路７１または上記実施形態２の基準電圧発生回路２７１を搭載した液晶ディスプレイを有している。
【０１３４】
上記構成の携帯電話４０によれば、表示部４１は、基準電圧発生回路７１または基準電圧発生回路２７１を搭載した液晶ディスプレイを有しているので、高精細な画像を表示することができる。
【０１３５】
また、上記基準電圧発生回路７１，２７１は製造コストの低減効果を奏するので、携帯電話４０の価格を下げることができる。
【符号の説明】
【０１３６】
３１  液晶パネル
３７  Ｄ／Ａコンバータ
４０  携帯電話
７１  基準電圧発生回路
８６  絶縁性基板
９６  絶縁性基板
１００  Ｄ／Ａコンバータ
１３１，１３２，１３３，…  不揮発性メモリ素子
２３１，２３２，２３３，…  不揮発性メモリ素子
２７１  基準電圧発生回路
１４１，１４２，１４３，…  ＴＦＴ素子
１５１，１５２，１５３，…  ＴＦＴ素子
２４ａ１，２４ａ２，２４ａ３，…  ＴＦＴ素子
２４ｂ１，２４ｂ２，２４ｂ３，…  ＴＦＴ素子
２４ｃ１，２４ｃ２，２４ｃ３，…  ＴＦＴ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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