(57)【要約】      （修正有）【課題】書込み特性及びデータ保持特性に優れた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板１０１と、基板上に順に形成された、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜１１１と、浮遊ゲート１１２と、電荷ブロック膜として機能するゲート間絶縁膜１１３と、制御ゲート１１４とを含むメモリセルトランジスタ２０１とを備え、メモリセルトランジスタは更に、浮遊ゲートに上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１２１を含み、浮遊ゲート１１２は、電荷トラップ層１２１の上面と、下面と、互いに対向する１組の側面とを覆っている。【選択図】図２
2011142227.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に順に形成された、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜と、浮遊ゲートと、電荷ブロック膜として機能するゲート間絶縁膜と、制御ゲートとを含むメモリセルトランジスタとを備え、
前記メモリセルトランジスタは更に、前記浮遊ゲートに上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層を含み、
前記浮遊ゲートは、前記電荷トラップ層の上面と、下面と、互いに対向する１組の側面とを覆っていることを特徴とする半導体記憶装置。
【請求項２】
更に、
前記基板の表面に平行な第１の方向に延伸し、前記メモリセルトランジスタに電気的に接続されているビット線と、
前記基板の表面に平行な第２の方向に延伸し、前記メモリセルトランジスタに電気的に接続されているワード線とを備え、
前記電荷トラップ層の前記浮遊ゲートに覆われた互いに対向する１組の側面は、前記ワード線の延伸方向を向いていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記浮遊ゲートは、前記電荷トラップ層の上面と、下面と、互いに対向する２組の側面とを覆っていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
基板と、
前記基板上に順に形成されたゲート絶縁膜と、ゲート電極とを含む選択又は周辺トランジスタとを備え、
前記ゲート絶縁膜は、前記基板上に形成された第１絶縁膜を含み、
前記ゲート電極は、前記第１絶縁膜上に順に形成された第１電極層と、第２絶縁膜と、第２電極層とを含み、前記第１電極層と前記第２電極層は、前記第２絶縁膜に設けられた開口部により電気的に導通されており、
前記選択又は周辺トランジスタは更に、前記第１電極層に上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層を含み、
前記第１電極層は、前記電荷トラップ層の上面と、下面と、互いに対向する１組の側面とを覆っていることを特徴とする半導体記憶装置。
【請求項５】
更に、
前記基板上に順に形成されたゲート絶縁膜と、ゲート電極とを含む選択又は周辺トランジスタを備え、
前記ゲート絶縁膜は、前記基板上に形成された第１絶縁膜を含み、
前記ゲート電極は、前記第１絶縁膜上に順に形成された第１電極層と、第２絶縁膜と、第２電極層とを含み、前記第１電極層と前記第２電極層は、前記第２絶縁膜に設けられた開口部により電気的に導通されており、
前記選択又は周辺トランジスタの前記第１電極層の厚さは、前記メモリセルトランジスタの前記浮遊ゲートの厚さと等しいことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのメモリセルは、一般に、基板上に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートにより構成される。このようなメモリセルでは、メモリセルの縮小に伴い、電荷１個当たりの閾値電圧（Vth）等の特性の変動が大きくなるため、電荷保持特性（リテンション特性）の劣化が深刻な問題となる。
【０００３】
上記のようなメモリセルでは更に、セルサイズの縮小に伴い、浮遊ゲートと制御ゲートとの容量結合比（Cr）が低下する。これに伴い、メモリセルへの書き込み時にゲート間絶縁膜に印加される電界強度が大きくなり、キャリアが浮遊ゲートからゲート間絶縁膜を通じて抜け出てしまう。その結果、メモリセルへの十分な書き込みができないことが問題となる。
【０００４】
よって、ＮＡＮＤ型フラッシュメモリのメモリセルでは、浮遊ゲート内のキャリア保持を安定化することや、浮遊ゲート内に多くのキャリアを捕獲することが必要とされる。
【０００５】
なお、特許文献１及び２には、複数の浮遊ゲートと、これらの浮遊ゲート間に形成された絶縁膜とを備える半導体記憶装置の例が記載されている。また、特許文献３には、絶縁膜を包含する浮遊ゲートを備える半導体記憶装置の例が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４１３５４号公報
【特許文献２】特開２００７−２５０９７４号公報
【特許文献３】特開２００９−１１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、書き込み特性及びデータ保持特性に優れた半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様は、例えば、基板と、前記基板上に順に形成された、ＦＮ（Fowler -Nordheim）トンネル膜として機能するゲート絶縁膜と、浮遊ゲートと、電荷ブロック膜として機能するゲート間絶縁膜と、制御ゲートとを含むメモリセルトランジスタとを備え、前記メモリセルトランジスタは更に、前記浮遊ゲートに上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層を含み、前記浮遊ゲートは、前記電荷トラップ層の上面と、下面と、互いに対向する１組の側面とを覆っていることを特徴とする半導体記憶装置である。
【０００９】
本発明の別の態様は、例えば、基板と、前記基板上に順に形成されたゲート絶縁膜と、ゲート電極とを含む選択又は周辺トランジスタとを備え、前記ゲート絶縁膜は、前記基板上に形成された第１絶縁膜を含み、前記ゲート電極は、前記第１絶縁膜上に順に形成された第１電極層と、第２絶縁膜と、第２電極層とを含み、前記第１電極層と前記第２電極層は、前記第２絶縁膜に設けられた開口部により電気的に導通されており、前記選択又は周辺トランジスタは更に、前記第１電極層に上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層を含み、前記第１電極層は、前記電荷トラップ層の上面と、下面と、互いに対向する１組の側面とを覆っていることを特徴とする半導体記憶装置である。
【発明の効果】
【００１０】
本発明によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。
【図２】第１実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【図３】直接トンネル膜とＦＮトンネル膜について説明するための概念図である。
【図４】直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。
【図５】第２実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【図６】第３実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【図７】第４実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【図８】第５実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図９】第５実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図１０】第６実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図１１】第６実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図１２】第７実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図１３】第７実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図１４】第８実施形態の半導体記憶装置の製造方法を示す側方断面図(1/4)である。
【図１５】第８実施形態の半導体記憶装置の製造方法を示す側方断面図(2/4)である。
【図１６】第８実施形態の半導体記憶装置の製造方法を示す側方断面図(3/4)である。
【図１７】第８実施形態の半導体記憶装置の製造方法を示す側方断面図(4/4)である。
【図１８】第９実施形態の半導体記憶装置の構成を示す側方断面図である。
【図１９】第１０実施形態の半導体記憶装置の構成を示す側方断面図である。
【図２０】第１１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図２１】第１２実施形態の半導体記憶装置の構成を示す側方断面図である。
【図２２】第１３実施形態の半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施形態を、図面に基づいて説明する。
【００１３】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１４】
図１では、メモリセルアレイ領域がＲCで示され、選択トランジスタ領域がＲSで示されている。図１には更に、基板の表面に平行な第１の方向に伸びるビット線ＢＬと、基板の表面に平行な第２の方向に伸びるワード線ＷＬ及び選択線ＳＧが示されている。第１及び第２の方向は、それぞれ矢印Ｘ及びＹで示されており、互いに直交している。
【００１５】
メモリセルアレイ領域ＲCでは、ビット線ＢＬとワード線ＷＬとの各交点ＰCに、メモリセルトランジスタ（メモリセル）が設けられている。一方、選択トランジスタ領域ＲSでは、ビット線ＢＬと選択線ＳＧとの各交点ＰSに、選択トランジスタが設けられている。メモリセルトランジスタは、ビット線ＢＬ及びワード線ＷＬに電気的に接続されており、選択トランジスタは、ビット線ＢＬ及び選択線ＳＧに電気的に接続されている。
【００１６】
図１には更に、素子分離領域Ｒ1と、活性領域（素子領域）Ｒ2が示されている。素子分離領域Ｒ1と活性領域Ｒ2は、共にＸ方向に伸びており、Ｙ方向に沿って基板の表面に交互に設けられている。メモリセルトランジスタと選択トランジスタは、いずれも活性領域Ｒ2上に形成されている。
【００１７】
以下、メモリセルトランジスタは、単にセルトランジスタと表記する。
【００１８】
図２は、第１実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【００１９】
図２(Ａ)は、図１に示すメモリセルアレイ領域ＲCの一部を抜き出した平面図である。また、図２(Ｂ)及び(Ｃ)は、図２(Ａ)に示すＸ1線及びＸ2線に沿ったＧＣ（Gate Conductor）断面図であり、前者はＧＣ中央部の断面、後者はＧＣ端部の断面を表す。また、図２(Ｄ)及び(Ｅ)は、図２(Ａ)に示すＹ1線及びＹ2線に沿ったＡＡ（Active Area）断面図であり、前者はＡＡ中央部の断面、後者はＡＡ端部の断面を表す。
【００２０】
図２(Ｂ)〜(Ｅ)には、基板１０１上に形成された複数のセルトランジスタ２０１が示されている。基板１０１は例えば、シリコン基板等の半導体基板である。基板１０１は、ｐ型基板でもｎ型基板でも構わないが、本実施形態ではｐ型基板とする。
【００２１】
各セルトランジスタ２０１は、図２(Ｂ)〜(Ｅ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１１１と、浮遊ゲート１１２と、ゲート間絶縁膜１１３と、制御ゲート１１４とを含んでいる。
【００２２】
ゲート絶縁膜１１１は、ＦＮ（Fowler-Nordheim）トンネル膜として機能するトンネル絶縁膜である。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ゲート絶縁膜１１１の厚さは、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算の実効膜厚で、例えば３ｎｍ以上、好ましくは３〜５ｎｍである。ゲート絶縁膜１１１は適宜、ＴＯＸ膜と表記する。
【００２３】
浮遊ゲート１１２は、電荷を蓄積するための電荷蓄積膜として機能する。浮遊ゲート１１２は例えば、不純物がドープされたポリシリコン層である。当該不純物は例えば、リン等のｎ型不純物であり、その不純物濃度は例えば、１×１０２０ｃｍ−３である。ただし、採用する不純物の導電型、種類、濃度は、これらに限定されるものではない。また、浮遊ゲート１１２は、ポリシリコン層等の半導体層でも、メタル層等の導電層でも構わない。浮遊ゲート１１２は適宜、ＦＧ層と表記する。
【００２４】
ゲート間絶縁膜１１３は、基板１０１から浮遊ゲート１１２に注入された電荷が、制御ゲート１１４へと通り抜けるのをブロックする電荷ブロック膜として機能する。本実施形態のゲート間絶縁膜１１３の厚さは、ＥＯＴ換算の実効膜厚で、ゲート絶縁膜１１１の厚さよりも厚くなっている。ゲート間絶縁膜１１３は適宜、ＩＰＤ（Inter Poly-Si Dielectric）膜と表記する。
【００２５】
制御ゲート１１４は、セルトランジスタ２０１の電位を制御するための制御電極として機能する。制御ゲート１１４は例えば、ポリシリコン層である。制御ゲート１１４は、図２(Ａ)では、ワード線ＷＬとして示されている。制御ゲート１１４は適宜、ＣＧ層と表記する。
【００２６】
なお、ゲート間絶縁膜１１３及び制御ゲート１１４は、図２(Ｄ)及び(Ｅ)に示すように、Ｙ方向に沿って並んだセルトランジスタ２０１間にまたがるよう形成される。
【００２７】
そして、各セルトランジスタ２０１は更に、図２(Ｂ)〜(Ｅ)に示すように、浮遊ゲート１１２に上下を挟まれ周囲を取り囲まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１２１を含んでいる。
【００２８】
そのため、本実施形態では、基板１０１から浮遊ゲート１１２に電荷が注入されると、当該電荷の一部が、電荷トラップ層１２１にトラップされることとなる。これは、別言すれば、各セルトランジスタ２０１の電荷蓄積層が、浮遊ゲート１１２及び電荷トラップ層１２１で構成されていると言える。
【００２９】
これにより、本実施形態では、電荷蓄積層が浮遊ゲート１１２のみで構成される場合と比べ、電荷蓄積層内のキャリア保持が安定する。よって、本実施形態によれば、セルトランジスタ２０１の電荷保持特性（リテンション特性）が改善される。
【００３０】
また、本実施形態では、電荷蓄積層が浮遊ゲート１１２のみで構成される場合と比べ、電荷蓄積層内のキャリア濃度を高めることが可能となり、その結果、電荷蓄積層内により多くのキャリアを捕獲することが可能となる。よって、本実施形態によれば、セルトランジスタ２０１の書き込み特性が改善される。
【００３１】
このように、本実施形態では、浮遊ゲート１１２に上下を挟まれ周囲を取り囲まれるよう、各セルトランジスタ２０１に電荷トラップ層１２１を設けることで、書き込み特性及びデータ保持特性に優れた微細な半導体記憶装置を実現することが可能となる。
【００３２】
なお、電荷トラップ層１２１の例としては、シリコン窒化膜（Ｓｉ３Ｎ４）、ハフニウム酸化膜（ＨｆＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）等の絶縁膜が挙げられる。電荷トラップ層１２１は適宜、ＣＴ層と表記する。
【００３３】
図２(Ｂ)〜(Ｃ)には更に、基板１０１内にセルトランジスタ２０１を挟むよう形成された拡散層１３１と、基板１０１上にセルトランジスタ２０１を覆うよう形成された層間絶縁膜１３２と、基板１０１上に形成され、セルトランジスタ２０１間に介在している素子分離絶縁膜１３３が示されている。拡散層１３１は、セルトランジスタ２０１のソース／ドレイン拡散層として機能する。また、素子分離絶縁膜１３３上には、図２(Ｄ)及び(Ｅ)に示すように、セルトランジスタ２０１間にまたがるよう形成されたゲート間絶縁膜１１３及び制御ゲート１１４が積層されている。
【００３４】
ここで、浮遊ゲート１１２及び電荷トラップ層１２１の形状について説明する。
【００３５】
本実施形態では、図２(Ｂ)〜(Ｅ)に示すように、電荷トラップ層１２１は、Ｘ方向に伸びる棒状の形状を有しており、浮遊ゲート１１２は、電荷トラップ層１２１の周囲を取り囲むよう、Ｘ方向に伸びる筒状の形状を有している。図２(Ｄ)及び(Ｅ)には、これら棒及び筒の断面形状が示されている。
【００３６】
よって、各セルトランジスタ２０１の浮遊ゲート１１２は、図２(Ｂ)を見ると上層部と下層部に分断されているように見えるものの、実際には、図２(Ｃ)に示す側壁部により、上層部と下層部が連結されている。よって、各セルトランジスタ２０１の浮遊ゲート１１２は、その全体が一続きの部材で形成されている。これにより、各セルトランジスタ２０１の浮遊ゲート１１２の電位は、空乏層などの影響を無視すれば、その全体でほぼ一様となる。
【００３７】
図２(Ｂ)では、電荷トラップ層１２１の、互いに対向する１組の側面が、Ｓ1，Ｓ2で示されている。一方、図２(Ｄ)及び図２(Ｅ)では、電荷トラップ層１２１の、互いに対向するもう１組の側面が、Ｓ3，Ｓ4で示されている。側面Ｓ1及びＳ2は、Ｘ方向に垂直な側面となっており、Ｘ方向を向いており、側面Ｓ3及びＳ4は、Ｙ方向に垂直な側面となっており、Ｙ方向を向いている。
【００３８】
本実施形態では、上述のように、電荷トラップ層１２１は、Ｘ方向に伸びる棒状の形状を有しており、浮遊ゲート１１２は、電荷トラップ層１２１の周囲を取り囲むよう、Ｘ方向に伸びる筒状の形状を有している。その結果、図２(Ｂ)〜(Ｅ)に示すように、浮遊ゲート１１２は、電荷トラップ層１２１の上面、下面、及びＹ方向に垂直な１組の側面Ｓ3，Ｓ4を覆っている。一方、側面Ｓ1及びＳ2は、図２(Ｂ)に示すように、浮遊ゲート１１２には覆われておらず、セルトランジスタ２０１の側方に設けられた絶縁膜（層間絶縁膜１３２）に接している。
【００３９】
ここで、直接トンネル膜とＦＮトンネル膜について説明する。
【００４０】
図３は、直接トンネル膜とＦＮトンネル膜について説明するための概念図である。図３における横方向は、絶縁膜の厚さ方向を表し、図３における縦方向は、絶縁膜の内部及び外部における電位の高さ方向を表す。
【００４１】
図３(Ａ)には、膜厚の薄い絶縁膜が示されている。図３(Ａ)に示す絶縁膜は、直接トンネル膜に相当する。直接トンネル膜とは、直接トンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。直接トンネル膜の近傍に位置する電荷は、矢印Ａで示すように、ある確率で直接トンネリングを起こし、直接トンネル膜を透過する。
【００４２】
一方、図３(Ｂ)には、膜厚の厚い絶縁膜が示されている。図３(Ｂ)に示す絶縁膜は、ＦＮトンネル膜に相当する。ＦＮトンネル膜とは、上述の通り、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ＦＮトンネル膜の近傍に位置する電荷が、直接トンネリングによりＦＮトンネル膜を透過する確率は低い。しかしながら、ＦＮトンネル膜に電界を印加すると、ＦＮトンネル膜のポテンシャル障壁が傾き、障壁が薄くなる。これにより、ＦＮトンネル膜の近傍に位置する電荷は、矢印Ｂで示すように、ＦＮトンネリングを起こし、ＦＮトンネル膜を透過するようになる。
【００４３】
図４は、直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。図４における横軸は、ｎ＋ｐｏｌｙによるｎＭＯＳＦＥＴに印加するゲート電圧［Ｖ］を表し、図４における縦軸は、当該ｎＭＯＳＦＥＴにおけるゲート電流の電流密度［μＡ／ｃｍ２］を表す。
【００４４】
図４には、ｎＭＯＳＦＥＴのゲート絶縁膜（TOX膜（トンネル絶縁膜））の実効膜厚が２．５８ｎｍ、３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合に関し、直接トンネル電流とＦＮトンネル電流とを含むゲート電流の実測値と、ＦＮトンネル電流の理論値が示されている。
【００４５】
図４によれば、TOX膜の実効膜厚が３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合には、ゲート電流は、ゲート電流が流れ始めるゲート電圧以上のほぼ全ゲート電圧領域において、ＦＮトンネル電流におおむね一致している。一方、TOX膜の実効膜厚が２．５８ｎｍの場合には、ゲート電流は、上記ゲート電圧領域における所定の電圧以上の領域内に限り、ＦＮトンネル電流に一致している。
【００４６】
このことから、実効膜厚がおおむね３ｎｍ以上の絶縁膜では、ＦＮトンネリングによる電荷の透過が支配的となることが解る。よって、実効膜厚が３ｎｍ以上の絶縁膜は、ＦＮトンネル膜とみなすことができる。よって、本実施形態では、ゲート絶縁膜１１１の実効膜厚を、３ｎｍ以上に設定する。これにより、ゲート絶縁膜１１１は、ＦＮトンネル膜となる。
【００４７】
なお、図４に示すグラフの詳細については、「A. Gupta et al., IEEE Trans. Electron Device Lett. 18 (1977) 580.」を参照されたい。
【００４８】
以上のように、本実施形態では、浮遊ゲート１１２に上下を挟まれ周囲を取り囲まれるよう、各セルトランジスタ２０１に電荷トラップ層１２１を設ける。これにより、各セルトランジスタ２０１の電荷蓄積層が、浮遊ゲート１１２及び電荷トラップ層１２１で構成される。これにより、各セルトランジスタ２０１の電荷蓄積層が浮遊ゲート１１２のみで構成される場合と比べ、電荷蓄積層内のキャリア保持が安定し、セルトランジスタ２０１の電荷保持特性（リテンション特性）が改善される。更には、電荷蓄積層内により多くのキャリアを捕獲することが可能となり、セルトランジスタ２０１の書き込み特性が改善される。
【００４９】
よって、本実施形態によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００５０】
以下、本発明の第２〜第１３実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００５１】
（第２実施形態）
図５は、第２実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【００５２】
第１実施形態では、図２(Ｄ)及び(Ｅ)に示すように、素子分離絶縁膜１３３の上面の高さが、浮遊ゲート１１２の上面の高さと等しくなっている。その結果、素子分離絶縁膜１３３上におけるゲート間絶縁膜１１３及び制御ゲート１１４の下面の高さがそれぞれ、浮遊ゲート１１２上におけるゲート間絶縁膜１１３及び制御ゲート１１４の下面の高さと等しくなっている。
【００５３】
一方、第２実施形態では、図５(Ｄ)及び(Ｅ)に示すように、素子分離絶縁膜１３３の上面の高さが、浮遊ゲート１１２の上面の高さよりも低くなっている。その結果、素子分離絶縁膜１３３上におけるゲート間絶縁膜１１３及び制御ゲート１１４の下面の高さがそれぞれ、浮遊ゲート１１２上におけるゲート間絶縁膜１１３及び制御ゲート１１４の下面の高さよりも低くなっており、ゲート間絶縁膜１１３及び制御ゲート１１４が、Ｙ方向に隣接するセルトランジスタ２０１間に落とし込まれている。これにより、第２実施形態では、第１実施形態に比べ、浮遊ゲート１１２と制御ゲート１１４との容量結合が大きくなっている。
【００５４】
第２実施形態によれば、第１実施形態と同様、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００５５】
また、第２実施形態によれば、ゲート間絶縁膜１１３及び制御ゲート１１４をセルトランジスタ２０１間に落とし込むことで、浮遊ゲート１１２と制御ゲート１１４との容量結合を増大させることが可能となる。
【００５６】
なお、第２実施形態の上記落とし込み構造は、後述の第３実施形態や第４実施形態にも適用可能である。
【００５７】
（第３実施形態）
図６は、第３実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【００５８】
第１実施形態では、図２(Ｂ)〜(Ｅ)に示すように、浮遊ゲート１１２が、電荷トラップ層１２１の上面、下面、及びＹ方向に垂直な１組の側面Ｓ3，Ｓ4を覆っている。
【００５９】
これに対し、第３実施形態では、図６(Ｂ)〜(Ｅ)に示すように、浮遊ゲート１１２が、電荷トラップ層１２１の上面と、下面と、Ｘ方向に垂直な１組の側面Ｓ1，Ｓ2と、Ｙ方向に垂直な１組の側面Ｓ3，Ｓ4とを覆っている。即ち、浮遊ゲート１１２は、電荷トラップ層１２１の全表面を覆っている。これにより、第３実施形態では、第１実施形態と同様、セルトランジスタ２０１の電荷保持特性及び書き込み特性が改善される。
【００６０】
よって、第３実施形態によれば、第１実施形態と同様、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００６１】
なお、第１実施形態と第３実施形態とを比較すると、第１実施形態のセルトランジスタ２０１には、後述するように、第３実施形態のセルトランジスタ２０１よりも製造が容易という利点がある。
【００６２】
（第４実施形態）
図７は、第４実施形態の半導体記憶装置の構成を示す平面図及び側方断面図である。
【００６３】
第１実施形態では、図２(Ｂ)〜(Ｅ)に示すように、電荷トラップ層１２１は、Ｘ方向に伸びる棒状の形状を有しており、浮遊ゲート１１２は、電荷トラップ層１２１の周囲を取り囲むよう、Ｘ方向に伸びる筒状の形状を有している。
【００６４】
これに対し、第４実施形態では、図７(Ｂ)〜(Ｅ)に示すように、電荷トラップ層１２１は、Ｙ方向に伸びる棒状の形状を有しており、浮遊ゲート１１２は、電荷トラップ層１２１の周囲を取り囲むよう、Ｙ方向に伸びる筒状の形状を有している。その結果、図７(Ｂ)〜(Ｅ)に示すように、浮遊ゲート１１２は、電荷トラップ層１２１の上面、下面、及びＸ方向に垂直な１組の側面Ｓ1，Ｓ2を覆っている。一方、側面Ｓ3及びＳ4は、図７(Ｄ)に示すように、浮遊ゲート１１２には覆われておらず、セルトランジスタ２０１の側方に設けられた絶縁膜（素子分離絶縁膜１３３）に接している。これにより、第４実施形態では、第１実施形態と同様、セルトランジスタ２０１の電荷保持特性及び書き込み特性が改善される。
【００６５】
よって、第４実施形態によれば、第１実施形態と同様、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００６６】
なお、第１、第３、第４実施形態を比較すると、第１及び第４実施形態のセルトランジスタ２０１には、後述するように、第３実施形態のセルトランジスタ２０１よりも製造が容易という利点がある。また、第１実施形態のセルトランジスタ２０１には、後述するように、第４実施形態のセルトランジスタ２０１よりも製造が容易という利点がある。
【００６７】
（第５実施形態）
図８及び図９は、第５実施形態の半導体記憶装置の製造方法を示す側方断面図である。第５実施形態では、図２に示す半導体記憶装置を製造する方法の一例を説明する。
【００６８】
まず、図８(Ａ)に示すように、基板１０１上に、セルトランジスタ２０１のゲート絶縁膜１１１の材料となるゲート絶縁材３０１を形成する。次に、ゲート絶縁材３０１上に、セルトランジスタ２０１の浮遊ゲート１１２の材料となる第１の浮遊ゲート材３０２Ａを形成する（図８(Ａ)）。
【００６９】
次に、第１の浮遊ゲート材３０２Ａ上に、セルトランジスタ２０１の電荷トラップ層１２１の材料となる電荷トラップ材３１１を形成する（図８(Ａ)）。次に、電荷トラップ材３１１上に、セルトランジスタ２０１の浮遊ゲート１１２の材料となる第２の浮遊ゲート材３０２Ｂを形成する（図８(Ａ)）。
【００７０】
本実施形態では、第１及び第２の浮遊ゲート材３０２Ａ，Ｂは、リンをドープしたポリシリコンとするが、その他の半導体や導電体としても構わない。また、電荷トラップ材３１１としては、過剰にシリコンを含むシリコン窒化膜など、電子や正孔を捕獲する効果のある任意の物質を採用可能である。
【００７１】
次に、図８(Ａ)に示すように、第２の浮遊ゲート材３０２Ｂ上にマスク層３２１を堆積する。
【００７２】
マスク層３２１の材料は、第１の浮遊ゲート材３０２Ａ、電荷トラップ材３１１、第２の浮遊ゲート材３０２Ｂのエッチング加工時に剥離されにくい物質である必要があるが、当該材料は、エッチング加工時に用いるＲＩＥ（Reactive Ion Etching）の諸条件を加味し適切な材料を選べばよい。本実施形態では、マスク層３２１の材料は、シリコン酸化膜とする。
【００７３】
次に、マスク層３２１上にレジスト膜を堆積し、リソグラフィにより当該レジスト膜のパターニングを行う。次に、当該レジスト膜を利用したＲＩＥにより、マスク層３２１、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、及び第１の浮遊ゲート材３０２Ａのエッチング加工を行う（図８(Ｂ)）。次に、上記レジスト膜を除去する。
【００７４】
上記エッチング加工により、マスク層３２１、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、及び第１の浮遊ゲート材３０２Ａを貫通し、Ｘ方向に伸びる複数の溝Ｔ1が形成される（図８(Ｂ)）。溝Ｔ1内には、マスク層３２１、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、及び第１の浮遊ゲート材３０２Ａの側面が露出する（図８(Ｂ)）。
【００７５】
次に、図８(Ｃ)に示すように、等方性エッチングにより、電荷トラップ材３１１の上記側面から、電荷トラップ材３１１のエッチング加工を行う。これにより、電荷トラップ材３１１の一部が除去され、電荷トラップ材３１１の側面に空洞Ｃ1が形成される。
【００７６】
次に、図９(Ａ)に示すように、浮遊ゲート１１２の材料となる第３の浮遊ゲート材３０２Ｃの選択堆積を行い、空洞Ｃ1に、第３の浮遊ゲート材３０２Ｃを埋め込む。これにより、第１の浮遊ゲート材３０２Ａと第２の浮遊ゲート材３０２Ｂが、第３の浮遊ゲート材３０２Ｃにより接続される。
【００７７】
本実施形態では、第３の浮遊ゲート材３０２Ｃは、第１の浮遊ゲート材３０２Ａと第２の浮遊ゲート材３０２Ｂとを電気的に接続すべく、リンをドープしたポリシリコンとするが、その他の半導体や導電体としても構わない。第３の浮遊ゲート材３０２Ｃは例えば、不純物をドープしないポリシリコンとし、第１及び第２の浮遊ゲート材３０２Ａ，Ｂから第３の浮遊ゲート材３０２Ｃに不純物を拡散させることで、第３の浮遊ゲート材３０２Ｃに不純物をドープしてもよい。
【００７８】
次に、図９(Ｂ)に示すように、マスク層３２１を利用したＲＩＥにより、溝Ｔ1の底部のゲート絶縁材３０１と、基板１０１の一部のエッチング加工を行う。これにより、溝Ｔ1が、素子分離絶縁膜１３３（図２）の形成用の素子分離溝に加工される。また、このエッチング加工により、図９(Ｂ)に示すように、第３の浮遊ゲート材３０２Ｃにおける、溝Ｔ1に突き出た部分が除去され、第３の浮遊ゲート材３０２Ｃの形状が整えられる。
【００７９】
次に、図９(Ｃ)に示すように、溝Ｔ1を、シリコン酸化膜等の適当な絶縁膜で埋め込む。これにより、基板１０１上に素子分離絶縁膜１３３が形成される（図９(Ｃ)）。
【００８０】
本実施形態ではその後、マスク層３２１を除去し、必要に応じて素子分離絶縁膜１３３の上面の高さを調整する。更には、第２の浮遊ゲート材３０２Ｂ及び素子分離絶縁膜１３３上に、セルトランジスタ２０１のゲート間絶縁膜１１３（図２）の材料となるゲート間絶縁材と、セルトランジスタ２０１の制御ゲート１１４（図２）の材料となる制御ゲート材とを順に形成する。更には、制御ゲート材、ゲート間絶縁材、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、第１の浮遊ゲート材３０２Ａ、及びゲート電極材３０１のエッチング加工を行い、基板１０１上にセルトランジスタ２０１を形成する。このようにして、図２に示す半導体記憶装置が製造される。
【００８１】
以上のように、本実施形態では、基板１０１上に第１の浮遊ゲート材３０２Ａ、電荷トラップ材３１１、及び第２の浮遊ゲート材３０２Ｂを順に形成し、電荷トラップ材３１１の側面に空洞Ｃ1を形成し、空洞Ｃ1内に第３の浮遊ゲート材３０２Ｃを埋め込む。これにより、浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造が実現される。よって、本実施形態によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００８２】
（第６実施形態）
図１０及び図１１は、第６実施形態の半導体記憶装置の製造方法を示す側方断面図である。第６実施形態では、図２に示す半導体記憶装置を製造する方法の別の例を説明する。
【００８３】
第６実施形態の図１０(Ａ)から図１１(Ｃ)に示す工程は、それぞれ第５実施形態の図８(Ａ)から図９(Ｃ)に示す工程と同様に行われる。ただし、第５実施形態の図９(Ａ)の工程では、第３の浮遊ゲート材３０２Ｃを選択堆積で形成するのに対し、第６実施形態の図１１(Ａ)の工程では、第３の浮遊ゲート材３０２Ｃを等方的なデポジッションにより形成する。よって、第５実施形態では、第３の浮遊ゲート材３０２Ｃは、第１及び第２の浮遊ゲート材３０２Ａ，Ｂの表面のみに形成されるのに対し、第６実施形態では、第３の浮遊ゲート材３０２Ｃは、基板１０１の全面を覆うように形成される。
【００８４】
そして、第６実施形態では、図１１(Ｂ)の工程におけるエッチング加工により、第３の浮遊ゲート材３０２Ｃにおける、空洞Ｃ1の外部の余分な部分を除去し、第３の浮遊ゲート材３０２Ｃの形状を整える。
【００８５】
以上のように、本実施形態では、第５実施形態と同様、基板１０１上に第１の浮遊ゲート材３０２Ａ、電荷トラップ材３１１、及び第２の浮遊ゲート材３０２Ｂを順に形成し、電荷トラップ材３１１の側面に空洞Ｃ1を形成し、空洞Ｃ1内に第３の浮遊ゲート材３０２Ｃを埋め込む。これにより、浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造が実現される。よって、本実施形態によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００８６】
なお、第５実施形態の選択堆積には、浮遊ゲート１１２の形状の制御が容易という利点がある。一方、第６実施形態の等方的なデポジッションには、第３の浮遊ゲート材３０２Ｃへの不純物のドープが容易という利点がある。
【００８７】
（第７実施形態）
図１２及び図１３は、第７実施形態の半導体記憶装置の製造方法を示す側方断面図である。第７実施形態では、図５に示す半導体記憶装置を製造する方法の一例を説明する。図５では、ゲート間絶縁間１１３及び制御ゲート１１４が、セルトランジスタ２０１間に落とし込まれている。
【００８８】
本実施形態ではまず、図１２(Ａ)及び(Ｂ)の工程を、図８(Ａ)から図９(Ｃ)の工程（又は図１０(Ａ)から図１１(Ｃ)の工程）と同様に行う。
【００８９】
次に、図１２(Ｃ)に示すように、マスク層３２１を除去すると共に、素子分離絶縁膜１３３の落とし込みを行う。これにより、素子分離絶縁膜１３３の上面ＳAの高さが、第２の浮遊ゲート材３０２Ｂの上面ＳBの高さよりも低くなる。
【００９０】
次に、図１３(Ａ)に示すように、第２の浮遊ゲート材３０２Ｂ及び素子分離絶縁膜１３３上に、セルトランジスタ２０１のゲート間絶縁膜１１３の材料となるゲート間絶縁材３０３を形成する。これにより、ゲート間絶縁材３０３が、セルトランジスタ２０１間に落とし込まれる。
【００９１】
次に、図１３(Ｂ)に示すように、ゲート間絶縁材３０３上に、セルトランジスタ２０１の制御ゲート１１４の材料となる制御ゲート材３０４を形成する。これにより、制御ゲート材３０４が、セルトランジスタ２０１間に落とし込まれる。
【００９２】
本実施形態ではその後、制御ゲート材３０４、ゲート間絶縁材３０３、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、第１の浮遊ゲート材３０２Ａ、及びゲート電極材３０１のエッチング加工を行い、基板１０１上にセルトランジスタ２０１を形成する。このようにして、図５に示す半導体記憶装置が製造される。
【００９３】
以上のように、本実施形態では、第５実施形態と同様、基板１０１上に第１の浮遊ゲート材３０２Ａ、電荷トラップ材３１１、及び第２の浮遊ゲート材３０２Ｂを順に形成し、電荷トラップ材３１１の側面に空洞Ｃ1を形成し、空洞Ｃ1内に第３の浮遊ゲート材３０２Ｃを埋め込む。これにより、浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造が実現される。よって、本実施形態によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【００９４】
また、本実施形態によれば、ゲート間絶縁膜１１３及び制御ゲート１１４をセルトランジスタ２０１間に落とし込むことで、浮遊ゲート１１２と制御ゲート１１４との容量結合を増大させることが可能となる。
【００９５】
（第８実施形態）
図１４から図１７は、第８実施形態の半導体記憶装置の製造方法を示す側方断面図である。第８実施形態では、図６に示す半導体記憶装置を製造する方法の一例を説明する。
【００９６】
本実施形態ではまず、第７実施形態と同様に、図１２(Ａ)から図１３(Ｂ)の工程を行う。図１４(Ａ)には、図１３(Ｂ)の工程が行われた半導体記憶装置のＡＡ断面が示されている。また、図１４(Ｂ)には、図１４(Ａ)に示すＱ線上における半導体記憶装置のＧＣ断面が示されている。
【００９７】
本実施形態では次に、図１４(Ｃ)に示すように、制御ゲート材３０４上にマスク層３２２を堆積する。
【００９８】
次に、マスク層３２２上にレジスト膜を堆積し、リソグラフィにより当該レジスト膜のパターニングを行う。次に、当該レジスト膜を利用したＲＩＥにより、マスク層３２２及び制御ゲート材３０４のエッチング加工を行う（図１４(Ｃ)）。この際、第２の浮遊ゲート材３０２Ｂが露出しなければ、ゲート間絶縁材３０３の一部が削られても構わない。
【００９９】
上記エッチング加工により、マスク層３２２及び制御ゲート材３０４を貫通し、Ｙ方向に伸びる複数の溝Ｔ2が形成される（図１４(Ｃ)）。溝Ｔ2内には、マスク層３２２及び制御ゲート材３０４の側面が露出する（図１４(Ｃ)）。
【０１００】
次に、図１５(Ａ)に示すように、マスク層３２２及び制御ゲート材３０４の上記側面に、側壁膜３３１を形成する。
【０１０１】
マスク層３２２及び側壁膜３３１の材料は、制御ゲート材３０４やゲート間絶縁材３０３等のエッチング加工時に耐性のあるものであれば、任意の材料を採用可能であるが、本実施形態では、これらの材料として、シリコン酸化膜を採用する。
【０１０２】
次に、図１５(Ｂ)に示すように、マスク層３２２及び側壁膜３３１を利用したＲＩＥにより、溝Ｔ2の底部のゲート間絶縁材３０３、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、及び第１の浮遊ゲート材３０２Ａのエッチング加工を行う。当該エッチング加工により、溝Ｔ2内には、ゲート間絶縁材３０３、第２の浮遊ゲート材３０２Ｂ、電荷トラップ材３１１、及び第１の浮遊ゲート材３０２Ａの側面が露出する（図１５(Ｂ)）。
【０１０３】
次に、図１５(Ｃ)に示すように、等方性エッチングにより、電荷トラップ材３１１の上記側面から、電荷トラップ材３１１のエッチング加工を行う。これにより、電荷トラップ材３１１の一部が除去され、電荷トラップ材３１１の側面に空洞Ｃ2が形成される。
【０１０４】
次に、図１６(Ａ)に示すように、浮遊ゲート１１２の材料となる第４の浮遊ゲート材３０２Ｄの選択堆積を行い、空洞Ｃ2に、第４の浮遊ゲート材３０２Ｄを埋め込む。これにより、第１の浮遊ゲート材３０２Ａと第２の浮遊ゲート材３０２Ｂが、第３及び第４の浮遊ゲート材３０２Ｃ，Ｄにより接続される。なお、第４の浮遊ゲート材３０２Ｄは、選択堆積の代わりに等方的なデポジッションで形成しても構わない。
【０１０５】
本実施形態では、第４の浮遊ゲート材３０２Ｄは、第１の浮遊ゲート材３０２Ａと第２の浮遊ゲート材３０２Ｂとを電気的に接続すべく、リンをドープしたポリシリコンとするが、その他の半導体や導電体としても構わない。第４の浮遊ゲート材３０２Ｄは例えば、不純物をドープしないポリシリコンとし、第１及び第２の浮遊ゲート材３０２Ａ，Ｂから第４の浮遊ゲート材３０２Ｄに不純物を拡散させることで、第４の浮遊ゲート材３０２Ｄに不純物をドープしてもよい。
【０１０６】
次に、図１６(Ｂ)に示すように、側壁膜３３１を除去する。次に、図１７(Ａ)に示すように、マスク層３２２を利用したＲＩＥにより、溝Ｔ2に突き出たゲート間絶縁材３０３、及び第１、第２、第４の浮遊ゲート材３０２Ａ，Ｂ，Ｄのエッチング加工を行う。これにより、ゲート間絶縁材３０３、及び第１、第２、第４の浮遊ゲート材３０２Ａ，Ｂ，Ｄの形状が整えられ、溝Ｔ2が図１７(Ａ)に示す形状に加工される。次に、図１７(Ｂ)に示すように、マスク層３２２を除去する。
【０１０７】
本実施形態ではその後、セルトランジスタ２０１の側壁絶縁膜や、図６に示す拡散層１３１及び層間絶縁膜１３２が形成される。このようにして、図６に示す半導体記憶装置が製造される。
【０１０８】
以上のように、本実施形態では、基板１０１上に第１の浮遊ゲート材３０２Ａ、電荷トラップ材３１１、及び第２の浮遊ゲート材３０２Ｂを順に形成し、電荷トラップ材３１１の側面に空洞Ｃ1，Ｃ2を形成し、空洞Ｃ1，Ｃ2内にそれぞれ第３及び第４の浮遊ゲート材３０２Ｃ，Ｄを埋め込む。これにより、浮遊ゲート１１２が電荷トラップ層１２１の全表面を覆う構造が実現される。よって、本実施形態によれば、書き込み特性及びデータ保持特性に優れた半導体記憶装置を実現することが可能となる。
【０１０９】
なお、第５から第７実施形態では、空洞Ｃ1が、本発明の半導体記憶装置の製造方法における空洞に相当し、第３の浮遊ゲート材３０２Ｃが、本発明の半導体記憶装置の製造方法における第３の浮遊ゲート材に相当する。
【０１１０】
これに対し、第８実施形態では、空洞Ｃ1，Ｃ2が、本発明の半導体記憶装置の製造方法における空洞に相当し、第３及び第４の浮遊ゲート材３０２Ｃ，Ｄが、本発明の半導体記憶装置の製造方法における第３の浮遊ゲート材に相当する。
【０１１１】
なお、第８実施形態では、空洞Ｃ1を形成する工程（図８(Ｃ)）と、空洞Ｃ1内に第３の浮遊ゲート材３０２Ｃを埋め込む工程（図９(Ａ)）を省略しても構わない。これにより、図７に示す半導体記憶装置を製造することができる。この場合には、空洞Ｃ2が、本発明の半導体記憶装置の製造方法における空洞に相当し、第４の浮遊ゲート材３０２Ｄが、本発明の半導体記憶装置の製造方法における第３の浮遊ゲート材に相当する。
【０１１２】
また、第８実施形態では、ゲート間絶縁材３０３及び制御ゲート材３０４が、セルトランジスタ２０１間に落とし込まれているが（図１４(Ａ)）、ゲート間絶縁材３０３及び制御ゲート材３０４は、セルトランジスタ２０１間に落とし込まなくても構わない。
【０１１３】
（第９実施形態）
図１８は、第９実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１１４】
図１８(Ａ)は、図１に示すＩ断面におけるＧＣ断面図となっている。図１８(Ａ)には、基板１０１上に形成されたセルトランジスタ２０１及び選択トランジスタ２０２が示されている。
【０１１５】
図１８(Ｂ)及び(Ｃ)は、選択トランジスタ２０２の構成を示す側方断面図である。図１８(Ｂ)及び(Ｃ)は、図１８(Ａ)に示すα断面及びβ断面におけるＡＡ断面図となっている。
【０１１６】
選択トランジスタ２０２は、図１８(Ａ)〜(Ｃ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１４１及びゲート電極１４２を含んでいる。そして、ゲート絶縁膜１４１は、基板１０１上に形成された第１絶縁膜１５１を含んでおり、ゲート電極１４２は、第１絶縁膜１５１上に順に形成された第１電極層１５２、第２絶縁膜１５３、及び第２電極層１５４を含んでいる。また、第１電極層１５２と第２電極層１５４は、第２絶縁膜１５３に設けられた開口部Ｈにより電気的に導通されている（図１８(Ａ)）。
【０１１７】
図１８(Ａ)に示すように、選択トランジスタ２０２の第２絶縁膜１５３には開口部Ｈが設けられており、選択トランジスタ２０２の中央部（ＳＧ中央部）では、第２絶縁膜１５３が除去され、端部（ＳＧ端部）では、第２絶縁膜１５３が残存している。
【０１１８】
そのため、ＳＧ端部では、図１８(Ｂ)に示すように、第２電極層１５４が、第２絶縁膜１５３を介して、第１電極層１５２及び素子分離絶縁膜１３３上に形成されている。一方、ＳＧ中央部では、図１８(Ｃ)に示すように、第２電極層１５４が、第２絶縁膜１５３を介さずに、第１電極層１５２及び素子分離絶縁膜１３３上に形成されており、第１電極層１５２と第２電極層１５４がダイレクトに接触している。
【０１１９】
そして、選択トランジスタ２０２は更に、図１８(Ａ)〜(Ｃ)に示すように、第１電極層１５２に上下を挟まれ周囲を取り囲まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１５５を含んでいる。
【０１２０】
電荷トラップ層１５５は、図１８(Ａ)〜(Ｃ)に示すように、Ｘ方向に伸びる棒状の形状を有しており、第１電極層１５２は、電荷トラップ層１５５の周囲を取り囲むよう、Ｘ方向に伸びる筒状の形状を有している。図１８(Ｂ)及び(Ｃ)には、これら棒及び筒の断面形状が示されている。
【０１２１】
よって、各選択トランジスタ２０２の第１電極層１５２は、図１８(Ａ)を見ると上層部と下層部に分断されているように見えるものの、実際には、図１８(Ｂ)及び(Ｃ)に示す側壁部により、上層部と下層部が連結されている。よって、各選択トランジスタ２０２の第１及び第２電極層１５２，１５４は、その全体が一続きの部材で形成されている。これにより、各選択トランジスタ２０２の第１及び第２電極層１５２，１５４の電位は、空乏層などの影響を無視すれば、その全体でほぼ一様となる。図１８(Ｂ)及び(Ｃ)では、電荷トラップ層１５５の、互いに対向する１組の側面が、Ｓ5及びＳ6で示されている。
【０１２２】
本実施形態では、上述のように、電荷トラップ層１５５は、Ｘ方向に伸びる棒状の形状を有しており、第１電極層１５２は、電荷トラップ層１５５の周囲を取り囲むよう、Ｘ方向に伸びる筒状の形状を有している。その結果、図１８(Ａ)〜(Ｃ)に示すように、第１電極層１５２は、電荷トラップ層１５５の上面、下面、及びＹ方向に垂直な１組の側面Ｓ5及びＳ6を覆っている。
【０１２３】
以上のように、本実施形態では、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲んでいるのと同様、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲んでいる。
【０１２４】
このようなセルトランジスタ２０１及び選択トランジスタ２０２の構造は、第１絶縁膜１５１、第１電極層１５２、第２絶縁膜１５３、第２電極層１５４、電荷トラップ層１５５がそれぞれ、ゲート絶縁膜１１１、浮遊ゲート１１２、ゲート間絶縁膜１１３、制御ゲート１１４、電荷トラップ層１１４と同じ材料層から形成されることに起因する。
【０１２５】
即ち、第１絶縁膜１５１は、ゲート絶縁膜１１１及び第１絶縁膜１５１を形成するための共通の絶縁材層を基板１０１上に形成し、当該絶縁材層をエッチングによりゲート絶縁膜１１１及び第１絶縁膜１５１に加工することで形成され、第１電極層１５２、第２絶縁膜１５３、第２電極層１５４、及び電荷トラップ層１５５も同様に形成される。
【０１２６】
その結果、第１絶縁膜１５１、第１電極層１５２、第２絶縁膜１５３、第２電極層１５４、及び電荷トラップ層１５５の厚さはそれぞれ、ゲート絶縁膜１１１、浮遊ゲート１１２、ゲート間絶縁膜１１３、制御ゲート１１４、及び電荷トラップ層１２１の厚さと等しくなっている。なお、浮遊ゲート１１２の厚さは、ゲート絶縁膜１１１の上面からゲート間絶縁膜１１３の下面までの幅を意味し、第１電極層１５２の厚さは、第１絶縁膜１５１の上面から第２絶縁膜１５３の下面までの幅を意味する。
【０１２７】
このように、本実施形態では、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲んでいる。一方、本実施形態では、選択トランジスタ２０２に電荷トラップ層１５５を設けないことも考えられる。しかしながら、この場合には、電荷トラップ層１５５の除去工程が必要となり、半導体記憶装置の製造工程が複雑化することや、電荷トラップ層１５５の除去により、選択トランジスタ２０２を構成する材料の膜質が悪化することが問題となる。また、第１電極層１５２を、浮遊ゲート絶縁膜１１２と異なる材料層から形成することも考えられるが、この場合でも同様に、半導体記憶装置の製造工程が複雑化すること等が問題となる。
【０１２８】
一方、本実施形態によれば、これらの問題を回避できるため、特性の良好な選択トランジスタ２０２を容易に製造することが可能となる。
【０１２９】
特に、本実施形態では、第１絶縁膜１５１、第１電極層１５２、第２絶縁膜１５３、第２電極層１５４、及び電荷トラップ層１５５をそれぞれ、ゲート絶縁膜１１１、浮遊ゲート１１２、ゲート間絶縁膜１１３、制御ゲート１１４、及び電荷トラップ層１２１と同じ材料層から形成するため、セルトランジスタ２０１の製造工程と選択トランジスタ２０２の製造工程の大部分が共通化される。これにより、本実施形態では、比較的少ない製造工程数でセルトランジスタ２０１及び選択トランジスタ２０２を安価に製造することが可能となる。
【０１３０】
以上のように、本実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、選択トランジスタ２０２の特性を良好にし且つ製造を容易にすることが可能となる。
【０１３１】
なお、第５実施形態（図８及び図９）の半導体記憶装置の製造方法では、第１絶縁膜１５１、第１電極層１５２、第２絶縁膜１５３、第２電極層１５４、及び電荷トラップ層１５５はそれぞれ、ゲート絶縁材３０１、浮遊ゲート材３０２（３０２Ａ〜Ｃ）、ゲート間絶縁材３０３、制御ゲート材３０４、及び電荷トラップ材３１１から形成される。これは、第６〜第８実施形態でも同様である。ただし、第８実施形態では、第１電極層１５２は、第１〜第４の浮遊ゲート材３０２Ａ〜Ｄから形成される。
【０１３２】
また、選択トランジスタ２０２は、第５から第８実施形態で説明したセルトランジスタ２０１の作製方法と同様の方法で作製可能である。ただし、選択トランジスタ２０２を作製する際には、ゲート間絶縁材３０３の形成工程と制御ゲート材３０４の形成工程との間に、ゲート間絶縁材３０３に開口部Ｈを形成する必要がある。開口部Ｈは、ゲート間絶縁材３０３上に制御ゲート材３０４の下位層を形成し、ゲート間絶縁材３０３及び上記下位層を貫通する開口部Ｈを形成し、開口部が形成された上記下位層上に制御ゲート材３０４の上位層を形成することで形成しても構わない。
【０１３３】
以上のように、本実施形態では、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲んでいるのと同様、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲んでいる。これにより、セルトランジスタ２０１の製造工程と選択トランジスタ２０２の製造工程の多くを共通化することが可能となる。よって、本実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、選択トランジスタ２０２の特性を良好にし且つ製造を容易にすることが可能となる。
【０１３４】
なお、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲む構造は、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しない場合にも採用可能である。
【０１３５】
また、第１電極層１５２は、第４実施形態の浮遊ゲート１１２と同様、電荷トラップ層１５５の上面、下面、及びＸ方向に垂直な１組の側面を覆っていてもよい。
【０１３６】
また、第１電極層１５２は、第３実施形態の浮遊ゲート１１２と同様、電荷トラップ層１５５の上面、下面、及び互いに対向する２組の側面を覆っていてもよい。
【０１３７】
また、第２絶縁膜１５３及び第２電極層１５４は、第２実施形態のゲート間絶縁膜１１３及び制御ゲート１１４と同様、選択トランジスタ２０２間に落とし込まれていても構わない。
【０１３８】
（第１０実施形態）
図１９は、第１０実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１３９】
第９実施形態では、図１８(Ａ)に示すように、開口部Ｈは、第２絶縁膜１５３を貫通するよう形成され、その底部が第１電極層１５２の上層部で形成されている。
【０１４０】
これに対し、第１０実施形態では、図１９(Ａ)に示すように、開口部Ｈは、第２絶縁膜１５３及び第１電極層１５２の上層部を貫通するよう形成され、その底部が電荷トラップ層１５５及び第１電極層１５２の側壁部で形成されている。よって、図１９(Ｂ)では、第１電極層１５２が電荷トラップ１５５の上下を挟み周囲を取り囲んでいるのに対し、図１９(Ｃ)では、第１電極層１５２が電荷トラップ層１５５の下面及び側面のみを覆っている。
【０１４１】
第１０実施形態には、電荷トラップ層１５５をエッチングストッパとして開口部Ｈを形成できるという利点がある。
【０１４２】
第１０実施形態では、第９実施形態と同様に、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲んでいる。これにより、セルトランジスタ２０１の製造工程と選択トランジスタ２０２の製造工程の多くを共通化することが可能となる。よって、第１０実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、選択トランジスタ２０２の特性を良好にし且つ製造を容易にすることが可能となる。
【０１４３】
また、第１０実施形態では、開口部Ｈを形成する際に、電荷トラップ層１５５をエッチングストッパとして利用することが可能となる。
【０１４４】
（第１１実施形態）
図２０は、第１１実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１４５】
第１１実施形態では、図２０(Ａ)に示すように、開口部Ｈは、第２絶縁膜１５３、第１電極層１５２の上層部、及び電荷トラップ層１５５を貫通するよう形成され、その底部が第１電極層１５２の下層部で形成されている。よって、図２０(Ｂ)では、第１電極層１５２が電荷トラップ１５５の上下を挟み周囲を取り囲んでいるのに対し、図２０(Ｃ)では、第１電極層１５２の下層部と第２電極層１５４がダイレクトに接触している。
【０１４６】
第１１実施形態には、第１０実施形態と同様、電荷トラップ層１５５をエッチングストッパとして開口部Ｈを形成できるという利点がある。第１１実施形態では、電荷トラップ層１５５をエッチングストッパとして開口部Ｈを形成した後、開口部Ｈの底部の電荷トラップ層１５５を除去し、開口部Ｈの内部に第１電極層１５２の下層部を露出させる。
【０１４７】
第１１実施形態では、第９及び第１０実施形態と同様に、選択トランジスタ２０２の第１電極層１５２が電荷トラップ層１５５の上下を挟み周囲を取り囲んでいる。これにより、セルトランジスタ２０１の製造工程と選択トランジスタ２０２の製造工程の多くを共通化することが可能となる。よって、第１１実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、選択トランジスタ２０２の特性を良好にし且つ製造を容易にすることが可能となる。
【０１４８】
また、第１１実施形態では、第１０実施形態と同様、開口部Ｈを形成する際に、電荷トラップ層１５５をエッチングストッパとして利用することが可能となる。
【０１４９】
（第１２実施形態）
図２１は、第１２実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１５０】
第１２実施形態では、図２１(Ａ)に示すように、開口部Ｈは、第２絶縁膜１５３及び第１電極層１５２の上層部を貫通するよう形成されている。そして、第１２実施形態では、図２１(Ａ)に示すように、電荷トラップ層１５５が完全に除去されている。よって、図２１(Ｂ)では、第１電極層１５２が第２電極層１５５の上下を挟み周囲を取り囲んでおり、図２１(Ｃ)では、第１電極層１５２の下層部と第２電極層１５４がダイレクトに接触している。
【０１５１】
第１２実施形態には、第１０及び第１１実施形態と同様、電荷トラップ層１５５をエッチングストッパとして開口部Ｈを形成できるという利点がある。第１２実施形態では、電荷トラップ層１５５をエッチングストッパとして開口部Ｈを形成した後、開口部Ｈを利用して電荷トラップ層１５５を完全に除去し、開口部Ｈの内部に第１電極層１５２の下層部を露出させる。
【０１５２】
第１２実施形態では、第９から第１１実施形態とは異なり、選択トランジスタ２０２の電荷トラップ層１５５が完全に除去されてしまう。しかしながら、第１２実施形態では、開口部Ｈが形成されるまで電荷トラップ層１５５が存在したことに起因して、第９から第１１実施形態と同様、選択トランジスタ２０２の第１電極層１５２の厚さが、セルトランジスタ２０１の浮遊ゲート１１２の厚さと等しくなっている。
【０１５３】
このように、第１２実施形態では、電荷トラップ層１５５を利用して選択トランジスタ２０２を製造することで、セルトランジスタ２０１の製造工程と選択トランジスタ２０２の製造工程の多くを共通化することが可能となる。よって、第１２実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、選択トランジスタ２０２の特性を良好にし且つ製造を容易にすることが可能となる。
【０１５４】
また、第１２実施形態では、第１０及び第１１実施形態と同様、開口部Ｈを形成する際に、電荷トラップ層１５５をエッチングストッパとして利用することが可能となる。
【０１５５】
（第１３実施形態）
図２２は、第１３実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１５６】
図２２(Ａ)には、図１８(Ａ)と同様、セルトランジスタ２０１及び選択トランジスタ２０２の構成が示されている。また、図２２(Ｂ)及び(Ｃ)にはそれぞれ、周辺トランジスタであるＬＶ（低電圧駆動）トランジスタ２０３及びＨＶ（高電圧駆動）トランジスタ２０４の構成が示されている。
【０１５７】
ＬＶトランジスタ２０３は、図２２(Ｂ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１６１及びゲート電極１６２を含んでいる。そして、ＬＶトランジスタ２０３のゲート絶縁膜１６１は、基板１０１上に形成された第１絶縁膜１７１を含んでおり、ゲート電極１６２は、第１絶縁膜１７１上に順に形成された第１電極層１７２、第２絶縁膜１７３、及び第２電極層１７４を含んでいる。また、第１電極層１７２と第２電極層１７４は、第２絶縁膜１７３に設けられた開口部Ｈ1により電気的に導通されている（図２２(Ｂ)）。
【０１５８】
そして、ＬＶトランジスタ２０３は更に、図２２(Ｂ)に示すように、第１電極層１７２に上下を挟まれ周囲を取り囲まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１７５を含んでいる。
【０１５９】
選択トランジスタ２０２の場合と同様、電荷トラップ層１７５は、基板１０１の表面に平行な所定の方向に伸びる棒状の形状を有しており、第１電極層１７２は、電荷トラップ層１７５の周囲を取り囲むよう、上記所定の方向に伸びる筒状の形状を有している。その結果、第１電極層１７２は、電荷トラップ層１７５の上面、下面、及び互いに対向する１組の側面を覆っている。
【０１６０】
また、ＨＶトランジスタ２０４は、図２２(Ｃ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１８１及びゲート電極１８２を含んでいる。そして、ＨＶトランジスタ２０４のゲート絶縁膜１８１は、基板１０１上に形成された第１絶縁膜１９１を含んでおり、ゲート電極１８２は、第１絶縁膜１９１上に順に形成された第１電極層１９２、第２絶縁膜１９３、及び第２電極層１９４を含んでいる。また、第１電極層１９２と第２電極層１９４は、第２絶縁膜１９３に設けられた開口部Ｈ2により電気的に導通されている（図２２(Ｃ)）。
【０１６１】
そして、ＨＶトランジスタ２０４は更に、図２２(Ｃ)に示すように、第１電極層１９２に上下を挟まれ周囲を取り囲まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１９５を含んでいる。
【０１６２】
選択トランジスタ２０２やＬＶトランジスタ２０３の場合と同様、電荷トラップ層１９５は、基板１０１の表面に平行な所定の方向に伸びる棒状の形状を有しており、第１電極層１９２は、電荷トラップ層１９５の周囲を取り囲むよう、上記所定の方向に伸びる筒状の形状を有している。その結果、第１電極層１９２は、電荷トラップ層１９５の上面、下面、及び互いに対向する１組の側面を覆っている。
【０１６３】
以上のように、本実施形態では、ＬＶトランジスタ２０３の第１電極層１７２が電荷トラップ層１７５の上下を挟み周囲を取り囲んでおり、ＨＶトランジスタ２０４の第１電極層１９２が電荷トラップ層１９５の上下を挟み周囲を取り囲んでいる。これは、ＬＶトランジスタ２０３やＨＶトランジスタ２０４が、選択トランジスタ２０２と同様、セルトランジスタ２０１と同じ材料層から形成されることに起因する。よって、本実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しつつ、ＬＶトランジスタ２０３及びＨＶトランジスタ２０４の特性を良好にし且つ製造を容易にすることが可能となる。
【０１６４】
なお、ＨＶトランジスタ２０４のゲート絶縁膜１８１は、一般に、セルトランジスタ２０１のゲート絶縁膜１１１よりも、実効膜厚を厚くする必要がある。そこで、本実施形態では、ＨＶトランジスタ２０４のゲート絶縁膜１８１については、セルトランジスタ２０１のゲート絶縁膜１１１との作り分けを行い、セルトランジスタ２０１のゲート絶縁膜１１１よりも実効膜厚を厚くする（図２２(Ｃ)）。
【０１６５】
ＨＶトランジスタ２０４のゲート絶縁膜１８１は、以下のように作製可能である。
【０１６６】
まず、セルトランジスタ２０１のゲート絶縁膜１１１用の絶縁材層を形成する前に、ＨＶトランジスタ２０４のゲート絶縁膜１８１用の絶縁材層を形成する。次に、ＨＶトランジスタ２０４の形成予定領域以外からＨＶトランジスタ２０４用の絶縁材層を除去する。次に、セルトランジスタ２０１のゲート絶縁膜１１１用の絶縁材層を形成し、セルトランジスタ２０１、選択トランジスタ２０２、ＬＶトランジスタ２０３、及びＨＶトランジスタ２０４の形成予定領域以外から当該絶縁材層を除去する。これにより、これらのトランジスタのゲート絶縁膜１１１，１４１，１４６，１８１が形成され、ゲート絶縁膜１８１の膜厚は、その他のゲート絶縁膜１１１，１４１，１６１の膜厚よりも厚くなる。
【０１６７】
なお、本実施形態では、ＨＶトランジスタ２０４のゲート絶縁膜１８１に加えて、ＬＶトランジスタ２０３のゲート絶縁膜１６１も、セルトランジスタ２０１のゲート絶縁膜１１１よりも実効膜厚を厚くしてもよい。ただし、この場合には、ＨＶトランジスタ２０４のゲート絶縁膜１８１は、ＬＶトランジスタ２０３のゲート絶縁膜１６１よりも実効膜厚を厚くする必要がある。
【０１６８】
なお、ゲート絶縁膜１６１，１８１以外のＬＶ及びＨＶトランジスタ２０３，２０４の各層は、選択トランジスタ２０２の場合と同様の方法で作製可能である。例えば、第５実施形態（図８及び図９）の半導体記憶装置の製造方法では、第１電極層１７２，１９２、第２絶縁膜１７３，１９３、第２電極層１７４，１９４、及び電荷トラップ層１７５，１９５はそれぞれ、ゲート絶縁材３０１、浮遊ゲート材３０２（３０２Ａ〜Ｃ）、ゲート間絶縁材３０３、制御ゲート材３０４、及び電荷トラップ材３１１から形成される。これは、第６〜第８実施形態でも同様である。ただし、第８実施形態では、第１電極層１７２，１９２は、第１〜第４の浮遊ゲート材３０２Ａ〜Ｄから形成される。
【０１６９】
また、ＬＶ及びＨＶトランジスタ２０３，２０４は、第５から第８実施形態で説明したセルトランジスタ２０１の作製方法と同様の方法で作製可能である。ただし、ＬＶ及びＨＶトランジスタ２０３，２０４を作製する際には、ゲート間絶縁材３０３の形成工程と制御ゲート材３０４の形成工程との間に、ゲート間絶縁材３０３に開口部Ｈ1，Ｈ2を形成する必要がある。開口部Ｈ1，Ｈ2は、ゲート間絶縁材３０３上に制御ゲート材３０４の下位層を形成し、ゲート間絶縁材３０３及び上記下位層を貫通する開口部Ｈ1，Ｈ2を形成し、開口部が形成された上記下位層上に制御ゲート材３０４の上位層を形成することで形成しても構わない。
【０１７０】
以上のように、本実施形態では、ＬＶトランジスタ２０３の第１電極層１７２が電荷トラップ層１７５の上下を挟み周囲を取り囲んでおり、ＨＶトランジスタ２０４の第１電極層１９２が電荷トラップ層１９５の上下を挟み周囲を取り囲んでいる。よって、本実施形態によれば、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の周囲を取り囲む構造を採用しつつ、ＬＶトランジスタ２０３やＨＶトランジスタ２０４の特性を良好にし且つ製造を容易にすることが可能となる。
【０１７１】
なお、ＬＶトランジスタ２０３の第１電極層１７２が電荷トラップ層１７５の上下を挟み周囲を取り囲む構造や、ＨＶトランジスタ２０４の第１電極層１９２が電荷トラップ層１９５の上下を挟み周囲を取り囲む構造は、セルトランジスタ２０１の浮遊ゲート１１２が電荷トラップ層１２１の上下を挟み周囲を取り囲む構造を採用しない場合にも採用可能である。
【０１７２】
また、第１電極層１７２は、電荷トラップ層１７５の上面、下面、及び互いに対向する２組の側面を覆っていてもよい。同様に、第１電極層１９２は、電荷トラップ層１９５の上面、下面、及び互いに対向する２組の側面を覆っていてもよい。
【０１７３】
また、開口部Ｈ1，Ｈ2の形状は、第１０から第１２実施形態における開口部Ｈの形状と同じ形状としても構わない。即ち、開口部Ｈ1，Ｈ2を形成する際には、電荷トラップ層１７５，１９５をエッチングストッパとして利用しても構わない。また、開口部Ｈ1，Ｈ2を利用して、電荷トラップ層１７５，１９５を部分的又は完全に除去しても構わない。
【０１７４】
特に、周辺トランジスタ（２０３，２０４）は一般に、選択トランジスタ２０２よりもゲート長が長いため、電荷トラップ層１７５，１９５を完全に除去することが困難な場合があると考えられる。その場合には、電荷トラップ層１７５，１９５が部分的に残存してしまっても構わない。
【０１７５】
以上、本発明の具体的な態様の例を、第１〜第１３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１７６】
１０１  基板
１１１  ゲート絶縁膜
１１２  浮遊ゲート
１１３  ゲート間絶縁膜
１１４  制御ゲート
１２１  電荷トラップ層
１３１  拡散層
１３２  層間絶縁膜
１３３  素子分離絶縁膜
１４１、１６１、１８１  ゲート絶縁膜
１４２、１６２、１８２  ゲート電極
１５１、１７１、１９１  第１絶縁膜
１５２、１７２、１９２  第１電極層
１５３、１７３、１９３  第２絶縁膜
１５４、１７４、１９４  第２電極層
１５５、１７５、１９５  電荷トラップ層
２０１  セルトランジスタ
２０２  選択トランジスタ
２０３  ＬＶトランジスタ
２０４  ＨＶトランジスタ
３０１  ゲート絶縁材
３０２  浮遊ゲート材
３０２Ａ  第１の浮遊ゲート材
３０２Ｂ  第２の浮遊ゲート材
３０３Ｃ  第３の浮遊ゲート材
３０４Ｄ  第４の浮遊ゲート材
３０３  ゲート間絶縁材
３０４  制御ゲート材
３１１  電荷トラップ材
３２１  マスク層
３２２  マスク層
３３１  側壁膜
【図１】
2011142227.tif 000003
【図２】
2011142227.tif 000004
【図３】
2011142227.tif 000005
【図４】
2011142227.tif 000006
【図５】
2011142227.tif 000007
【図６】
2011142227.tif 000008
【図７】
2011142227.tif 000009
【図８】
2011142227.tif 000010
【図９】
2011142227.tif 000011
【図１０】
2011142227.tif 000012
【図１１】
2011142227.tif 000013
【図１２】
2011142227.tif 000014
【図１３】
2011142227.tif 000015
【図１４】
2011142227.tif 000016
【図１５】
2011142227.tif 000017
【図１６】
2011142227.tif 000018
【図１７】
2011142227.tif 000019
【図１８】
2011142227.tif 000020
【図１９】
2011142227.tif 000021
【図２０】
2011142227.tif 000022
【図２１】
2011142227.tif 000023
【図２２】
2011142227.tif 000024