(57)【要約】      （修正有）【課題】確実なノーマリオフ動作する縦型AlGaN/GaN-HEMTおよびその製造方法を提供する。【解決手段】n+-GaN基板11の表面にn-GaNバッファ層12、UID-GaN層13、UID-AlGaN層14が順次積層され、UID-AlGaN層の表面に形成されたSiN表面保護膜16と、この表面保護膜の開口部を覆うSiN第1ゲート絶縁膜18と、アパーチャ形成用リセス19内に埋め込まれたn-GaNアパーチャ20と、このアパーチャのn+-GaN基板とは反対側表面と第1ゲート絶縁膜とを少なくとも覆うSiN第2ゲート絶縁膜21と、第1ゲートリセス内の第2ゲート絶縁膜の表面に形成されたゲート電極22と、第1ゲートリセスを挟み、UID-AlGaN層の表面に離間して形成されたソース電極23と、n+-GaN基板のUID-AlGaN層とは反対側の表面に形成されたドレイン電極24とを備える。【選択図】図２
2011210781.tif 000002
【特許請求の範囲】
【請求項１】
導電性基板表面にｎ−ＧａＮバッファ層とＵＩＤ−ＧａＮ電子走行層とＵＩＤ−ＡｌＧａＮ電子供給層とが順次積層され、前記ＵＩＤ−ＧａＮ電子走行層と前記ＵＩＤ−ＡｌＧａＮ電子供給層との界面の前記ＵＩＤ−ＧａＮ電子走行層側に２次元電子ガス層が発生するエピタキシャル基板と、
前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成されたＳｉＮ表面保護膜と、
前記ＳｉＮ表面保護膜の開口部と、前記ＵＩＤ−ＡｌＧａＮ電子供給層に形成された第１ゲートリセスとを少なくとも覆うＳｉＮ第１ゲート絶縁膜と、
前記ＳｉＮ第１ゲート絶縁膜の表面の前記第１ゲートリセス内から前記ｎ−ＧａＮバッファ層の表面まで形成されたアパーチャ形成用リセス内に埋め込まれたｎ−ＧａＮアパーチャと、
前記ｎ−ＧａＮアパーチャの前記導電性基板とは反対側表面と前記ＳｉＮ第１ゲート絶縁膜とを少なくとも覆うＳｉＮ第２ゲート絶縁膜と、
前記第１ゲートリセス内の前記ＳｉＮ第２ゲート絶縁膜の表面に形成されたゲート電極と、
前記第１ゲートリセスを挟み、前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面に離間して形成されたソース電極と、
前記導電性基板の前記ＵＩＤ−ＡｌＧａＮ電子供給層とは反対側の表面に形成されたドレイン電極とを備え、
前記ＳｉＮ表面保護膜、前記ＳｉＮ第１ゲート絶縁膜、および、前記第２ゲート絶縁膜の何れか１層またはこれらの組み合わせの膜は、前記ＵＩＤ−ＡｌＧａＮ電子供給層に前記２次元電子ガス層のキャリアピーク密度よりも高いキャリア密度のキャリアを発生させる
ことを特徴とする縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項２】
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との何れか１層またはこれらの組み合わせの膜は、熱ＣＶＤ法により成膜されたＳｉＮ膜であることを特徴とする請求項１に記載の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項３】
前記ＳｉＮ表面保護膜は、熱ＣＶＤ法により成膜されたＳｉＮ膜であることを特徴とする請求項１に記載の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ。
【請求項４】
導電性基板上にｎ−ＧａＮバッフア層とＵＩＤ−ＧａＮ電子走行層とＡｌＧａＮ電子供給層とが順次エピタキシャル成長されたエピタキシャル基板の前記ＡｌＧａＮ電子供給層の表面に形成された熱ＣＶＤＳｉＮ表面保護膜と前記熱ＣＶＤＳｉＮ表面保護膜を開口して前記ＡｌＧａＮ電子供給層の表面に第１ゲートリセスがドライエッチングにより形成される第１ゲートリセス形成工程と、
前記第１ゲートリセスを少なくとも覆う熱ＣＶＤＳｉＮ第１ゲート絶縁膜が成膜されるＳｉＮ第１ゲート絶縁膜成膜工程と、
前記熱ＣＶＤＳｉＮ第１ゲート絶縁膜の表面の前記第１ゲートリセス内にアパーチャ形成用リセスが前記ｎ−ＧａＮバッフア層の表面まで形成され、前記アパーチャ形成用リセスがｎ−ＧａＮアパーチャにより埋め込み成長される埋め込み成長工程と、
前記ｎ−ＧａＮアパーチャを少なくとも覆う熱ＣＶＤＳｉＮ第２ゲート絶縁膜が成膜されるＳｉＮ第２ゲート絶縁膜成膜工程と、
前記熱ＣＶＤＳｉＮ第２ゲート絶縁膜の表面の前記第１ゲートリセス内にゲート電極が形成されるゲート電極形成工程と、
前記ゲート電極を挟み、前記ＡｌＧａＮ電子供給層の表面にソース電極が形成されるソース電極形成工程と、
前記導電性基板の前記ＡｌＧａＮ電子供給層とは反対側表面にドレイン電極が形成されるドレイン電極形成工程と
を少なくとも備えることを特徴とする縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）およびその製造方法に関する。
【背景技術】
【０００２】
従来より、スイッチング用途のデバイスとして、ノーマリオフ動作の縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ（Hetero-junction Field Effect Transistor）の技術が知られている（非特許文献１）。図５乃至図６を参照して、このノーマリオフ動作の縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴの構造と製造方法について説明する。
【０００３】
まず、縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ４５０を作製するために、図５（ａ）に示すエピタキシャル基板４００を用意する。このエピタキシャル基板４００は、高濃度Ｓｉドープされたｎ＋−ＧａＮなどの導電性基板４１の表面に有機金属化学気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線結晶成長（Molecular Beam Epitaxy：ＭＢＥ）法を用いて、順次積層されたＳｉドープされたバッファ層としてのＳｉドープｎ−ＧａＮ層４２とＭｇドープされたＭｇドープｐ−ＧａＮ層４３とを備えて構成される。
【０００４】
そして、図５（ｂ）に示すように、エピタキシャル基板４００のＭｇドープｐ−ＧａＮ層４３の表面に、ＳｉＯ２マスク絶縁膜４４をプラズマ励起化学気相成長（Plasma Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ）法等によって成膜させる。次に、アパーチャ形成部分のＳｉＯ２マスク絶縁膜４４の開口および誘導結合プラズマ反応性イオンエッチング（Inductive Coupled Plasma Reactive Ion  Etching：ＩＣＰ−ＲＩＥ）法等のドライエッチングによってＭｇドープｐ−ＧａＮ層４３をその下層のＳｉドープｎ−ＧａＮバッファ層４２の表面の深さまでエッチングしてアパーチャ形成用リセス４５を形成する。
【０００５】
次に、図５（ｃ）に示すように、ＭＯＣＶＤ法等を用いて、ＳｉＯ２マスク絶縁膜４４をマスクとしてアパーチャ形成用リセス４５のＭｇドープｐ−ＧａＮ層４３の表面に、Ｓｉドープのｎ−ＧａＮ層を埋め込み成長させることにより、ｎ−ＧａＮアパーチャ４６を形成し平坦化する。
【０００６】
そして、図６（ａ）に示すように、ＳｉＯ２マスク絶縁膜４４をエッチング除去し、平坦化されたＭｇドープｐ−ＧａＮ層４３の表面およびｎ−ＧａＮアパーチャ４６の表面に、ＭＯＣＶＤ法によりＵＩＤ−ＧａＮ電子走行層４７（以後、ＵＩＤ−ＧａＮ層４７と記載する。）とＵＩＤ−ＡｌＧａＮ電子供給層４８（以後、ＵＩＤ−ＡｌＧａＮ層４８と記載する。）とを順次成長する。このようにすることで、ＵＩＤ−ＧａＮ層４７とＵＩＤ−ＡｌＧａＮ層４８とのヘテロ界面のＵＩＤ−ＧａＮ層４７側には、２次元的なエネルギバンドの谷が生成され、これに沿って電子が走行する２次元電子ガス（Two Dimensional Electron Gas：以後２ＤＥＧと略称する。）層４９が形成される。
【０００７】
次に、図６（ｂ）に示すように、ＵＩＤ−ＡｌＧａＮ層４８の表面にＳｉＯ２ゲート絶縁膜５０を成膜し、このＳｉＯ２ゲート絶縁膜５０を通してＵＩＤ−ＡｌＧａＮ層４８とＵＩＤ−ＧａＮ層４７とに、ソース領域となる１対のＳｉイオン注入領域５１を形成する。そして、１対のＳｉイオン注入領域５１の外側を除去することでソースリセス５２が形成される。
【０００８】
そして、図６（ｃ）に示すように、１対のソースリセス５２にＴｉ／Ａｌなどのソース電極５３を形成し、ＳｉＯ２ゲート絶縁膜５０の表面にＡｌなどのゲート電極５４を形成し、さらに、裏面の導電性基板であるｎ＋−ＧａＮ基板４１の表面にＴｉ／Ａｌなどのドレイン電極５５を形成することで縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ４５０が作製される。
【０００９】
縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ４５０は、縦型動作させるためのＭｇドープｐ−ＧａＮ層４３およびｎ−ＧａＮアパーチャ４６から構成されるｐｎ接合と、ノーマリオフ動作を制御するためのＵＩＤ−ＡｌＧａＮ層４８およびＵＩＤ−ＧａＮ層４７とＳｉＯ２ゲート絶縁膜５０から構成されるＭＯＳ型のＡｌＧａＮ／ＧａＮヘテロ接合（ＨＦＥＴ構造）との２つの機能が個々に積層された縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴである。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】兼近  他：「絶縁ゲートＡｌＧａＮ／ＧａＮ−ＨＦＥＴの縦型動作」、電気学会  電子材料・電子デバイス合同研究会資料：ＥＦＭ−０６−２９、ＥＤＤ−０６−１０４、ｐｐ．２１−２４（２００６）．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
背景技術の縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ４５０では、特に、縦型動作させるためのＭｇドープｐ−ＧａＮ層４３およびｎ−ＧａＮアパーチャ４６から構成されるｐｎ接合において、Ｍｇドープｐ−ＧａＮ層４３からのｐ型ドーパントであるＭｇが、その上層のＵＩＤ−ＧａＮ層４７に拡散するという問題があった。このＭｇの拡散現象により２ＤＥＧ層４９の電子の走行が抑制されてしまい、結果的に、縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ４５０の電気特性の劣化が生じる。
【００１２】
このｐ型ドーパントの拡散現象は、ＧａＮ系半導体における周知の問題点であり、Ｍｇのみならず、例えば、Ｚｎ等をｐ型ドーパントとしてＧａＮ系半導体にドーピングした場合でも同様の拡散現象が発生することが知られている。
【００１３】
本発明は、前記問題点を解決するために創案されたものであり、確実なノーマリオフ動作する縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、導電性基板（ｎ＋−ＧａＮ基板）表面にｎ−ＧａＮバッファ層とＵＩＤ−ＧａＮ電子走行層とＵＩＤ−ＡｌＧａＮ電子供給層とが順次積層され、前記ＵＩＤ−ＧａＮ電子走行層と前記ＵＩＤ−ＡｌＧａＮ電子供給層との界面の前記ＵＩＤ−ＧａＮ電子走行層側に２次元電子ガス層が発生するエピタキシャル基板と、前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面に形成されたＳｉＮ表面保護膜と、前記ＳｉＮ表面保護膜の開口部と、前記ＵＩＤ−ＡｌＧａＮ電子供給層に形成された第１ゲートリセスとを少なくとも覆うＳｉＮ第１ゲート絶縁膜と、前記ＳｉＮ第１ゲート絶縁膜の表面の前記第１ゲートリセス内から前記ｎ−ＧａＮバッファ層の表面まで形成されたアパーチャ形成用リセス内に埋め込まれたｎ−ＧａＮアパーチャと、前記ｎ−ＧａＮアパーチャの前記導電性基板とは反対側表面と前記ＳｉＮ第１ゲート絶縁膜とを少なくとも覆うＳｉＮ第２ゲート絶縁膜と、前記第１ゲートリセス内の前記ＳｉＮ第２ゲート絶縁膜の表面に形成されたゲート電極と、前記第１ゲートリセスを挟み、前記ＵＩＤ−ＡｌＧａＮ電子供給層の表面に離間して形成されたソース電極と、前記導電性基板の前記ＵＩＤ−ＡｌＧａＮ電子供給層とは反対側の表面に形成されたドレイン電極とを備え、前記ＳｉＮ表面保護膜、前記ＳｉＮ第１ゲート絶縁膜、および、前記ＳｉＮ第２ゲート絶縁膜の何れか１層またはこれらの組み合わせの膜は、前記ＵＩＤ−ＡｌＧａＮ電子供給層に前記２次元電子ガス層のキャリアピーク密度よりも高いキャリア密度のキャリアを発生させることを特徴とする。
【００１５】
そして、前記ＳｉＮ表面保護膜と前記ＳｉＮ第１ゲート絶縁膜と前記ＳｉＮ第２ゲート絶縁膜との何れか１層またはこれらの組み合わせの膜は、熱ＣＶＤ法により成膜されたＳｉＮ膜であることが好適である。
【００１６】
このような構成にすることで、Ｍｇ等のｐ型ドーパントがドープされたｐ−ＧａＮ層を構成要素とせずに、ゲートリセス構造によるしきい値（Ｖｔｈ）電圧制御されたノーマリオフ動作するリーク電流の少ない縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとすることができる。さらに、熱ＣＶＤＳｉＮ膜により形成された２つのゲート絶縁膜および表面保護膜を設けることで、ＵＩＤ−ＡｌＧａＮ電子供給層に２次元電子ガス層のキャリアピーク密度よりも高いキャリア密度のキャリアを発生させることができるため、確実なノーマリオフ動作するＭＩＳ構成の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとすることができる。
【００１７】
また、前記目的を達成するために、本発明の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法は、導電性基板上にｎ−ＧａＮバッファ層とＵＩＤ−ＧａＮ電子走行層とＡｌＧａＮ電子供給層とが順次エピタキシャル成長されたエピタキシャル基板の前記ＡｌＧａＮ電子供給層の表面に形成された熱ＣＶＤＳｉＮ表面保護膜と前記熱ＣＶＤＳｉＮ表面保護膜を開口して前記ＡｌＧａＮ電子供給層の表面に第１ゲートリセスがドライエッチングにより形成される第１ゲートリセス形成工程と、前記第１ゲートリセスを少なくとも覆う熱ＣＶＤＳｉＮ第１ゲート絶縁膜が成膜されるＳｉＮ第１ゲート絶縁膜成膜工程と、前記熱ＣＶＤＳｉＮ第１ゲート絶縁膜の表面の前記第１ゲートリセス内にアパーチャ形成用リセスが前記ｎ−ＧａＮバッファ層の表面まで形成され、前記アパーチャ形成用リセスがｎ−ＧａＮアパーチャにより埋め込み成長される埋め込み成長工程と、前記ｎ−ＧａＮアパーチャを少なくとも覆う熱ＣＶＤＳｉＮ第２ゲート絶縁膜が成膜されるＳｉＮ第２ゲート絶縁膜成膜工程と、前記熱ＣＶＤＳｉＮ第２ゲート絶縁膜の表面の前記第１ゲートリセス内にゲート電極が形成されるゲート電極形成工程と、前記ゲート電極を挟み、前記ＡｌＧａＮ電子供給層の表面にソース電極が形成されるソース電極形成工程と、前記導電性基板の前記ＡｌＧａＮ電子供給層とは反対側表面にドレイン電極が形成されるドレイン電極形成工程とを少なくとも備える。
【００１８】
このような構成にすることで、Ｍｇ等のｐ型ドーパントがドープされたｐ−ＧａＮ層を構成要素とせずに、ゲートリセス構造によるしきい値（Ｖｔｈ）電圧制御されたノーマリオフ動作するリーク電流の少ない縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを製造することができる。さらに、２つのＳｉＮ膜ゲート絶縁膜およびＳｉＮ表面保護膜を熱ＣＶＤ法により成膜することで、確実なノーマリオフ動作するＭＩＳ構成の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを製造することができる。
【発明の効果】
【００１９】
本発明によれば、確実なノーマリオフ動作する縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴおよびその製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構成および製造工程を説明するための断面工程図である。
【図２】図１に続く実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構成および製造工程を説明するための断面工程図である。
【図３】実施形態における熱ＣＶＤＳｉＮ膜／ＵＩＤ−ＡｌＧａＮ層界面のキャリア密度分布とＰＥ−ＣＶＤＳｉＮ膜／ＵＩＤ−ＡｌＧａＮ層界面のキャリア密度分布とを説明するための図である。
【図４】実施形態における熱ＣＶＤＳｉＮ膜／ＵＩＤ−ＡｌＧａＮ層界面のコンダクションバンドシミュレーション結果を説明するための図である。
【図５】背景技術の縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴの構成および製造工程を説明するための断面工程図である。
【図６】図５に続く背景技術の縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴの構成および製造工程を説明するための断面工程図である。
【発明を実施するための形態】
【００２１】
（実施形態）
本発明の実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴおよびその製造方法について図１乃至図４を参照して説明する。各図において同じ構成要素には同一の符号を付してある。以下、図面を参照して本発明の実施形態を説明する。
【００２２】
（構成の概要）
本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０は、図２に示すように、背景技術で説明したようなＭｇ等のｐ型ドーパントがドープされたｐ−ＧａＮ層を構成要素とはせずに、ゲートリセス構造によりノーマリオフ動作する縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴをｎ−ＧａＮアパーチャ２０を介して縦型構成としたものである。そして、さらに、熱ＣＶＤＳｉＮ膜により構成された２つの
ゲート絶縁膜および表面保護膜を設けたＭＩＳ構成のＨＥＭＴとすることで、確実にノーマリオフ動作する縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとする。
【００２３】
（構成および製造工程）
図１（ａ）乃至図２（ｃ）を参照して、本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０の構成および製造工程を説明する。
【００２４】
エピタキシャル基板１００は、図１（ａ）に示すように、例えば、導電性基板としてのｎ＋−ＧａＮ基板１１の表面に、ＭＯＣＶＤ法により、１０００℃程度の温度で、ｎ−ＧａＮバッファ層１２、ＵＩＤ−ＧａＮ層１３、ＵＩＤ−ＡｌＧａＮ層１４を順次エピタキシャル成長して積層したものである。このようにすることで、ＵＩＤ−ＧａＮ層１３とＵＩＤ−ＡｌＧａＮ層１４とのヘテロ界面のＵＩＤ−ＧａＮ層１３側に２ＤＥＧ層１５が形成される。
【００２５】
次に、図１（ｂ）に示すように、エピタキシャル基板１００のＵＩＤ−ＡｌＧａＮ層１４の表面に熱ＣＶＤＳｉＮ表面保護膜１６を成膜した後、ＩＣＰ−ＲＩＥ等のドライエッチング法によりＵＩＤ−ＡｌＧａＮ層１４のｎ＋−ＧａＮ基板１１とは反対側表面から内部に第１ゲートリセス１７を開口する。この第１ゲートリセス１７の深さは、２ＤＥＧ層１５よりも５ｎｍ程度表面側のＵＩＤ−ＡｌＧａＮ層１４内になるように制御してエッチングされる。
【００２６】
ついで、図１（ｃ）に示すように、熱ＣＶＤＳｉＮ第１ゲート絶縁膜１８を、第１ゲートリセス１７を含むＵＩＤ−ＡｌＧａＮ層１４の表面に成膜する。
【００２７】
ここで、本実施形態の熱ＣＶＤＳｉＮ膜の成膜条件と膜質について説明する。
まず、熱ＣＶＤＳｉＮ膜の成膜方法は、常圧ＣＶＤ法で、チャンバ（反応装置）内を、水素（Ｈ２）および窒素（Ｎ２）雰囲気中で、成膜される基板を７００℃乃至８００℃の温度で加熱パージした後、反応ガスとして、窒素（Ｎ２）ベース０．７重量％のシラン（ＳｉＨ４）ガスを１００ｓｃｃｍ、および、１００％のアンモニア（ＮＨ３）ガスを６ｓｌｍの流量で反応させることで成膜する。
【００２８】
成膜された熱ＣＶＤＳｉＮ膜は、バッファフッ酸（フッ化水素酸５０ｗｔ％：フッ化アンモニウム水溶液４０ｗｔ％＝１：９の混合比の水溶液）によるエッチングレートが１〜２ｎｍ／ｍｉｎであり、ＰＥ−ＣＶＤＳｉＮ膜の５０ｎｍ／ｍｉｎおよびＰＥ−ＣＶＤＳｉＯ２膜の２４０ｎｍ／ｍｉｎのエッチングレートと比較すると１／２０乃至１／１００と遅いエッチングレートを有する。また、熱ＣＶＤＳｉＮ膜は、屈折率の値として２．０を有し、ＰＥ−ＣＶＤＳｉＮ膜の１．９およびＰＥ−ＣＶＤＳｉＯ２膜の１．５の屈折率値よりも大きい。そして、熱ＣＶＤＳｉＮ膜の密度は、２．９ｇｃｍ−３であった。
【００２９】
引き続き、図２を参照して、本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０の製造工程の後半の製造工程を説明する。
【００３０】
図２（ａ）に示すように、第１ゲートリセス１７内の熱ＣＶＤＳｉＮ第１ゲート絶縁膜１８を開口すると共に、ＩＣＰ−ＲＩＥ等のドライエッチング法によりＵＩＤ−ＡｌＧａＮ層１４とＵＩＤ−ＧａＮ層１５とを開口することにより、アパーチャ形成用リセス１９がｎ−ＧａＮバッファ層１２の表面まで開口形成される。
【００３１】
そして、図２（ｂ）に示すように、アパーチャ形成用リセス１９内に、ＭＯＣＶＤ法によりｎ−ＧａＮ層を埋め込み成長させることにより、ｎ−ＧａＮアパーチャ２０を形成する。さらに、熱ＣＶＤＳｉＮ第２ゲート絶縁膜２１を、ｎ−ＧａＮアパーチャ２０の表面を含む熱ＣＶＤＳｉＮ第１ゲート絶縁膜１８の表面、すなわち、第１ゲートリセス１７を含めて、に成膜する。
【００３２】
そして、図２（ｃ）に示すように、熱ＣＶＤＳｉＮ第２ゲート絶縁膜２１の表面、すなわち、第１ゲートリセス１７内にゲート電極２２として、例えば、Ｎｉ／Ａｕを周知のフォトリソグラフィと蒸着リフトオフ法とを用いて形成する。ついで、このゲート電極２２を挟み、ＵＩＤ−ＡｌＧａＮ層１４上の熱ＣＶＤＳｉＮ第２ゲート絶縁膜２１、熱ＣＶＤＳｉＮ第１ゲート絶縁膜１８および熱ＣＶＤＳｉＮ表面保護膜１６を貫通する開口を形成したＵＩＤ−ＡｌＧａＮ層１４のｎ＋−ＧａＮ基板１１とは反対側表面にソース電極２３として、例えば、Ｔｉ／Ａｌをゲート電極２２と同様に形成する。
【００３３】
そして、ドレイン電極２４は、導電性基板であるｎ＋−ＧａＮ基板１１のＵＩＤ−ＡｌＧａＮ層１４とは反対側全表面に、例えば、Ｔｉ／Ａｌを蒸着することで形成される。
以上の製造工程により、本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０を作製することができる。
【００３４】
（動作）
本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０においては、ノーマリオフ動作を確実にさせるために、熱ＣＶＤ法により成膜した熱ＣＶＤＳｉＮ表面保護膜１６、熱ＣＶＤＳｉＮ第１ゲート絶縁膜１８、および、熱ＣＶＤ第２ゲート絶縁膜２１の何れか１層またはこれらを組み合わせた構成とすることで、ＵＩＤ−ＡｌＧａＮ層１４に２ＤＥＧ層１５のキャリアピーク密度よりも高いキャリア密度のキャリアを発生させる。
【００３５】
図３にＣ−Ｖ測定結果から計算した、ＵＩＤ−ＡｌＧａＮ層の膜厚が６ｎｍを有する表面に、本実施形態の熱ＣＶＤＳｉＮゲート絶縁膜として、膜厚１０ｎｍの熱ＣＶＤ−ＳｉＮ膜を成膜した際のキャリア密度プロファイルを実線で示す。また、比較として、ＰＥ−ＣＶＤＳｉＮ膜をゲート絶縁膜として形成した場合のキャリア密度プロファイルも点線で示した。
【００３６】
なお、ＰＥ−ＣＶＤＳｉＮ膜の成膜条件としては、例えば、圧力９００ｍＴｏｒｒ、基板温度３００℃、ＲＦ（１３．５６ＭＨｚ）出力４５Ｗ、反応ガス流量として、窒素（Ｎ２）ベース０．７重量％のシラン（ＳｉＨ４）ガスを３１ｓｃｃｍ、１００％のアンモニア（ＮＨ３）ガスを５．５ｓｃｃｍ、そして、キャリアガスとして窒素（Ｎ２）ガスを１５００ｓｃｃｍとした。
【００３７】
図３に示すように、本実施形態による熱ＣＶＤ法により成膜したＳｉＮ膜を有するキャリア密度プロファイルは、２ＤＥＧ層のキャリア密度ピーク（約５×１０１９ｃｍ−３）に加えて熱ＣＶＤ−ＳｉＮ膜／ＡｌＧａＮ層界面のＡｌＧａＮ層側に高濃度のキャリア密度ピーク（約２×１０２１ｃｍ−３）が存在していることがわかる。一方、ＰＥ−ＣＶＤＳｉＮ膜を形成した場合のキャリア密度プロファイルは、２ＤＥＧピークよりも浅い領域にはキャリアの存在が認められなかった。
【００３８】
図３の結果は、本実施形態における熱ＣＶＤ法により成膜した熱ＣＶＤＳｉＮゲート絶縁膜の有効性を特徴付けるものである。
【００３９】
次に、ＳｉＮ膜／ＡｌＧａＮ層の界面に高濃度の界面電荷を配置した際のコンダクションバンド構造のシミュレーション結果を図４に示す。図４において、点線は、本実施形態における熱ＣＶＤＳｉＮゲート絶縁膜を想定して、ＳｉＮ膜／ＡｌＧａＮ層の界面に１×１０１３ｃｍ−２のシートキャリア密度の界面電荷を配置した場合のバンドシミュレーション結果を示した。また、実線は、前記比較として記載したＰＥ−ＣＶＤＳｉＮ膜をゲート絶縁膜と想定して、ＳｉＮ膜／ＡｌＧａＮ層界面に界面電荷が無い場合のバンドシミュレーション結果を示す。横軸は、ＳｉＮ膜表面からＡｌＧａＮ層方向の深さ（単位：ｎｍ）示し、縦軸は、コンダクションバンドのポテンシャルエネルギ（単位：Ｖ）を示す。
【００４０】
図４に示すように、本実施形態における熱ＣＶＤＳｉＮゲート絶縁膜を想定したＳｉＮ膜／ＡｌＧａＮ層界面に１×１０１３ｃｍ−２のシートキャリア密度の界面電荷を配置した場合には、コンダクションバンドが高エネルギ側に持ち上がり三角ポテンシャルの底Ｖ１がポテンシャル値０Ｖのフェルミエネルギよりも高くなりノーマリオフ状態となることがわかる。
一方、ＳｉＮ／ＡｌＧａＮ層界面に界面電荷が無い場合には、三角ポテンシャルの底Ｖ２がポテンシャル値０Ｖのフェルミエネルギよりも低くなりノーマリオン状態となることがわかる。
【００４１】
本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０によれば、Ｍｇ等のｐ型ドーパントがドープされたｐ−ＧａＮ層を構成要素とせずに、ゲートリセス構造によるしきい値（Ｖｔｈ）電圧制御されたノーマリオフ動作するリーク電流の少ない縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとすることができる。さらに、熱ＣＶＤＳｉＮ膜により形成された２つのゲート絶縁膜および表面保護膜を設けることで、ＵＩＤ−ＡｌＧａＮ電子供給層に２次元電子ガス層のキャリアピーク密度よりも高いキャリア密度のキャリアを発生させることができるため、確実なノーマリオフ動作するＭＩＳ構成の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとすることができる。
【００４２】
（変形例１）
本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０のゲートリセス深さ制御は、ノーマリオフ動作の場合について説明したが、ゲートリセス深さを浅く制御することで、ノーマリオン動作の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴとすることも可能である。
【００４３】
（変形例２）
また、本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０の構造は、ＧａＡｓ等の他の化合物半導体の縦型ＨＥＭＴ構造とすることも可能である。
【００４４】
（変形例３）
本実施形態の縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１５０におけるソース電極２３およびドレイン電極２４の配置として、ウエハの表面側にドレイン電極を配置し、裏面側にソース電極を配置してもよい。
【符号の説明】
【００４５】
１１    ｎ＋−ＧａＮ基板（導電性基板）
１２    ｎ−ＧａＮバッファ層
１３、４７    ＵＩＤ−ＧａＮ層
１４、４８    ＵＩＤ−ＡｌＧａＮ層
１５、４９    ２ＤＥＧ層
１６    熱ＣＶＤＳｉＮ表面保護膜
１７    第１ゲートリセス
１８    熱ＣＶＤＳｉＮ第１ゲート絶縁膜
１９、４５    アパーチャ形成用リセス
２０、４６    ｎ−ＧａＮアパーチャ
２１    熱ＣＶＤＳｉＮ第２ゲート絶縁膜
２２、５４    ゲート電極
２３、５３    ソース電極
２４、５５    ドレイン電極
４２    Ｓｉドープｎ−ＧａＮバッファ層
４３    Ｍｇドープｐ−ＧａＮ層
４４    ＳｉＯ２マスク絶縁膜
５０    ＳｉＯ２ゲート絶縁膜
５１    Ｓｉイオン注入領域
５２    ソースリセス
１００、４００    エピタキシャル基板
１５０    縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
４５０    縦型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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