(57)【要約】【課題】半導体装置の出力ドライバーのインピーダンスのバラツキを抑制し、高速なキャリブレーションを実現する。【解決手段】半導体装置の出力ドライバーと同一構成のレプリカ回路を含むキャリブレーション回路をチップ内に予め用意する。出力ドライバーに最大電流を流す電圧条件をレプリカ回路に与え、レプリカ回路のインピーダンスを外部抵抗の抵抗値に一致させるように制御し、第１のキャリブレーションを行う。第２のキャリブレーションは、第１のキャリブレーションで得られたテーブルパラメータを使用してレプリカ回路を使用することなく出力ドライバーのインピーダンス調整を行う。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体装置の第１の外部端子に接続され、該半導体装置に含まれる出力ドライバーのインピーダンス値のキャリブレーション方法において、
前記半導体装置の第２の外部端子に接続され、前記出力ドライバーと同一構成のレプリカ回路を含むキャリブレーション回路を前記半導体装置に含み、
前記出力ドライバーが最大な電流を流す電圧条件を前記レプリカ回路に与え、
前記レプリカ回路のインピーダンス値を、前記第２の外部端子に一端が接続され、前記半導体装置の外部に設けられた外部抵抗の抵抗値に一致させるように制御することで、前記出力ドライバーのインピーダンス値が、前記レプリカ回路のインピーダンス値にマッチングされる、
ことを特徴とするキャリブレーション方法。
【請求項２】
前記電圧条件は、前記第１の外部端子に接続され、前記出力ドライバーに含まれる第１のトランジスタのソース端子−ドレイン端子間の電圧であり、前記ソース端子−ドレイン端子間の電圧は、前記出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である、ことを特徴とする請求項１に記載されたキャリブレーション方法。
【請求項３】
前記電圧条件を実現するために、前記第２の外部端子に前記差電圧を印加する、ことを特徴とする請求項２に記載されたキャリブレーション方法。
【請求項４】
前記電圧条件を実現するために、前記外部抵抗の他端に定電圧源を接続する、ことを特徴とする請求項３に記載されたキャリブレーション方法。
【請求項５】
前記定電圧源の電圧は、前記差電圧の２倍の電圧である、ことを特徴とする請求項４に記載されたキャリブレーション方法。
【請求項６】
前記レプリカ回路のインピーダンス値を前記外部抵抗の抵抗値に一致させたときの前記レプリカ回路の制御情報を、前記半導体装置内または前記半導体装置を含むシステム内に予め設けられた記憶部に記憶させる、ことを特徴とする請求項１乃至５のいずれか一項に記載されたキャリブレーション方法。
【請求項７】
前記制御情報は、第２の外部端子に接続され、前記レプリカ回路に含まれる複数の第２のトランジスタの活性化数を制御する情報である、ことを特徴とする請求項６記載されたキャリブレーション方法。
【請求項８】
互いに異なる少なくとも２つの温度に対して、それぞれ前記制御情報を得る、ことを特徴とする請求項７に記載されたキャリブレーション方法。
【請求項９】
前記記憶部に記憶された複数の温度にそれぞれ対応する複数の制御情報から検出された温度に対応する前記制御情報を読み出し、
前記読み出された制御情報によって、前記レプリカ回路を使用することなく前記出力ドライバーのインピーダンス値を制御する、ことを特徴とする請求項８に記載されたキャリブレーション方法。
【請求項１０】
前記レプリカ回路の制御情報を得る第１のキャリブレーションは、前記半導体装置の試験工程で実施し、
前記温度の検出と対応する前記制御情報の読み出しを行う第２のキャリブレーションは、前記半導体装置が搭載されるシステムで実施される、ことを特徴とする請求項９に記載されたキャリブレーション方法。
【請求項１１】
第１の外部端子に接続される出力ドライバーに含まれる出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路又は前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と同一の構成を有し、第２の外部端子と前記第１の電圧と第２の電圧のいずれか一方に対応する第１の電源端子との間に接続されているレプリカ回路と、
前記第２の外部端子の電圧と前記第１の電圧と第２の電圧のいずれか他方に対応する第２の電源端子の電圧とを比較する比較器と、
前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御する制御回路と、を有し、
前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされる、ことを特徴とする半導体装置。
【請求項１２】
更に、前記制御回路からの制御情報を記憶する記憶部を有する調整回路を備え、
前記制御情報は、前記比較器による前記第２の外部端子の電圧と前記第２の電源の電圧との電位が一致した情報である、ことを特徴とする請求項１１に記載された半導体装置。
【請求項１３】
更に、前記調整回路は、温度を検出する温度検出回路を含み、
前記記憶部は、複数の前記温度に対応した複数の前記制御情報を含み、
前記記憶部は、前記検出された温度に対応する前記制御情報を出力し、
前記調整回路は、前記制御情報によって前記レプリカ回路を使用することなく前記出力ドライバーのインピーダンス値を調整する、ことを特徴とする請求項１２に記載された半導体装置。
【請求項１４】
前記温度検出回路は、前記出力ドライバーのインピーダンスを調整する前記半導体装置外部から入力されるコマンドまたは半導体装置の電源投入に対応して活性化制御される、ことを特徴とする請求項１３に記載された半導体装置。
【請求項１５】
前記コマンドは、前記出力ドライバーを使用せず非活性に制御する前記半導体装置のオペレーションコマンドである、ことを特徴とする請求項１４に記載された半導体装置。
【請求項１６】
前記コマンドは、前記半導体装置に含まれる記憶セルの情報をリフレッシュするリフレッシュコマンドである、ことを特徴とする請求項１５に記載された半導体装置。
【請求項１７】
請求項１４乃至１６のいずれか一項の半導体装置を第１の半導体装置として含み、かつ前記第１の半導体装置に前記コマンドを発行するコマンド発行回路を有する第２の半導体装置を含む、ことを特徴とするシステム。
【請求項１８】
更に、前記第２の半導体装置は、前記第１の半導体装置が有するレプリカ回路、比較器、制御回路にそれぞれ対応する第１のレプリカ回路、第１の比較器、第１の制御回路を含み、
前記コマンド発行回路は、前記第１の制御回路に接続される、ことを特徴とするシステム。
【請求項１９】
第１と第２の半導体装置を備え、
前記第１と第２の半導体装置は、それぞれ、第１の外部端子に接続される出力ドライバーに含まれる出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路又は前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と同一の構成を有し、第２の外部端子と前記第１の電圧と第２の電圧のいずれか一方に対応する第１の電源との間に接続されているレプリカ回路と、
前記第２の外部端子の電圧と前記第１の電圧と第２の電圧のいずれか他方に対応する第２の電源の電圧とを比較する比較器と、
前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御する制御回路と、を有し、
前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされ、
更に、前記第２の半導体装置は、前記第１と第２の半導体装置の夫々の出力ドライバーのインピーダンス値を調整するテーブルパラメータを記憶する記憶部を有する調整回路を有し、
前記第２の半導体装置の調整回路が出力する出力信号は、前記第１の半導体装置の制御回路に供給され、
前記第１の半導体装置の制御回路は、前記第２の半導体装置の調整回路が出力する情報によって前記第１の半導体装置のレプリカ回路を使用することなく前記第１の半導体装置の出力ドライバーのインピーダンス値を調整する、ことを特徴とするシステム。
【請求項２０】
第１のキャリブレーションモードのとき、
キャリブレーション回路を用いて、互いに異なる少なくとも２つの温度にそれぞれ対応するキャリブレーション情報を得、
前記キャリブレーション情報をテーブルパラメータとして記憶部に記憶させ、
第２のキャリブレーションモードのとき、
前記記憶部から検出された温度に対応するテーブルパラメータを読み出し、
前記読み出したテーブルパラメータに基づいて出力ドライバーのインピーダンス値を設定する、ことを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その半導体装置を含むシステム、それらのキャリブレーションに関し、特にその半導体装置に含まれ、外部端子に接続される出力ドライバーのインピーダンスを制御するキャリブレーション方法、キャリブレーション回路に関する。
【背景技術】
【０００２】
関連する半導体装置は、トランジスタで構成される出力ドライバーのインピーダンスを制御するためにその半導体装置内にキャリブレーション回路を備えている。キャリブレーション回路は、その半導体装置の出力ドライバーと同一構成のレプリカ回路を含んでいる。レプリカ回路は、キャリブレーションの際に外部抵抗素子が接続される外部端子に接続されている。外部抵抗素子は、半導体装置外に配置され、例えば半導体装置が搭載されるシステム内のマザーボード上に設置される。システムが、複数の半導体装置が搭載される所謂モジュールの構成で実現されるならば、外部抵抗素子は、該モジュール基板上に設置される。
【０００３】
キャリブレーションは、外部端子とグランドとの間に所定の抵抗値（例えば、２４０Ω±１％）を持つ外部抵抗素子を接続して行われる。レプリカ回路に電源電圧（例えば、１．５Ｖ）を与えることにより、外部端子には、レプリカ回路と外部抵抗素子とによる分圧電圧が表れる。外部端子に表れる分圧電圧と参照電圧（＝電源電圧／２）とを比較し、外部端子の分圧電圧が参照電圧と等しくなるように、レプリカ回路のインピーダンス値を制御する。よって、制御されたレプリカ回路のインピーダンス値は、外部抵抗素子の抵抗値と一致する。そして、レプリカ回路のインピーダンス値を制御する制御情報（キャリブレーション情報）を用いて、出力ドライバーのインピーダンス値を制御する（例えば、特許文献１又は２参照）。尚、以降の説明において、外部抵抗素子を単に外部抵抗、インピーダンス値を単にインピーダンス、と呼ぶことがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１０６１５号公報
【特許文献２】特開２００８−１３５９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
関連する半導体装置のキャリブレーション方法では、参照電圧として電源電圧ＶＤＤの１／２（例えば、０．７５Ｖ）が用いられる。しかしながら、出力ドライバーが実際に動作する際（キャリブレーション後の半導体装置が有する例えば記憶情報を外部に出力するリードアウト時）には、電源電圧ＶＤＤに等しい電圧が印加される。詳細には、出力ドライバーを構成するトランジスタのゲート端子、ソース端子、ドレイン端子の電圧関係が、キャリブレーション時と前記リードアウト時とでは異なる場合がある。そのため、出力ドライバーのリードアウト動作時のインピーダンスは、キャリブレーションにより求めたインピーダンスとは異なることがある。しかも、キャリブレーションにより求めたインピーダンスと実際の動作時のインピーダンスとの差は、出力ドライバーごとに異なっている（ばらつきがある）可能性がある。また、関連する半導体装置のキャリブレーション方法は、キャリブレーション実行時のシステムの消費電力が多い。更に、関連する半導体装置のキャリブレーション方法は、該キャリブレーション実行時間が長い。更に、更に、関連する半導体装置のキャリブレーション方法は、キャリブレーション実行時にノイズ等の外的／内的要因により、キャリブレーション期間内に、インピーダンスマッチングを完了できないという事態が起きている。更に、集積度が高い基板上に設置される外部抵抗素子を排除することが、基板の集積度の向上、部品点数の削減から望まれる。
【課題を解決するための手段】
【０００６】
本発明の第１の実施の形態に係るキャリブレーション方法は、半導体装置の第１の外部端子に接続され、該半導体装置に含まれる出力ドライバーのインピーダンス値のキャリブレーション方法において、前記半導体装置の第２の外部端子に接続され、前記出力ドライバーと同一構成のレプリカ回路を含むキャリブレーション回路を前記半導体装置に含み、前記出力ドライバーが最大な電流を流す電圧条件を前記レプリカ回路に与え、前記レプリカ回路のインピーダンス値を、前記第２の外部端子に一端が接続され、前記半導体装置の外部に設けられた外部抵抗の抵抗値に一致させるように制御することで、前記出力ドライバーのインピーダンス値が、前記レプリカ回路のインピーダンス値にマッチングされる、ことを特徴とする。
【０００７】
本発明の第２の実施の形態に係る半導体装置は、第１の外部端子に接続される出力ドライバーに含まれる出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路又は前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と同一の構成を有し、第２の外部端子と前記第１の電圧と第２の電圧のいずれか一方に対応する第１の電源端子との間に接続されているレプリカ回路と、前記第２の外部端子の電圧と前記第１の電圧と第２の電圧のいずれか他方に対応する第２の電源端子の電圧とを比較する比較器と、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御する制御回路と、を有し、前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされる、ことを特徴とする。
【０００８】
本発明の第３の実施の形態に係るシステムは、第１と第２の半導体装置を備え、前記第１と第２の半導体装置は、それぞれ、第１の外部端子に接続される出力ドライバーに含まれる出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路又は前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と同一の構成を有し、第２の外部端子と前記第１の電圧と第２の電圧のいずれか一方に対応する第１の電源との間に接続されているレプリカ回路と、前記第２の外部端子の電圧と前記第１の電圧と第２の電圧のいずれか他方に対応する第２の電源の電圧とを比較する比較器と、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御する制御回路と、を有し、前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされ、更に、前記第２の半導体装置は、前記第１と第２の半導体装置の夫々の出力ドライバーのインピーダンス値を調整するテーブルパラメータを記憶する記憶部を有する調整回路を有し、前記第２の半導体装置の調整回路が出力する出力信号は、前記第１の半導体装置の制御回路に供給され、前記第１の半導体装置の制御回路は、前記第２の半導体装置の調整回路が出力する情報によって前記第１の半導体装置のレプリカ回路を使用することなく前記第１の半導体装置の出力ドライバーのインピーダンス値を調整する、ことを特徴とする。
【０００９】
本発明の第４の実施の形態に係る半導体装置の制御方法は、第１のキャリブレーションモードのとき、キャリブレーション回路を用いて、互いに異なる少なくとも２つの温度にそれぞれ対応するキャリブレーション情報を得、前記キャリブレーション情報をテーブルパラメータとして記憶部に記憶させ、第２のキャリブレーションモードのとき、前記記憶部から検出された温度に対応するテーブルパラメータを読み出し、前記読み出したテーブルパラメータに基づいて出力ドライバーのインピーダンス値を設定する、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、出力ドライバーに最大電流を流す電圧条件下でキャリブレーションを行うので、出力ドライバーが実際に動作するときのインピーダンスと精度よく一致する。これにより、複数の出力ドライバー間のインピーダンスのバラツキをも抑えることができる。また、ベンダー出荷時に試験したキャリブレーション試験によって得られたパラメータテーブルによって、該半導体装置がシステムに搭載され、該システム上でキャリブレーションが実行される時には、前記テーブルを参照するのみで済む。よって、システム上でのキャリブレーション時間を短縮、消費電力を縮小できる。よって、ノイズが縮小されるのでインピーダンスマッチングを完了できないという事態が生じない。更に、基板の集積度の向上、部品点数の削減が実現できる。本願発明により、これらの効果が少なくとも一つ達成できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるＺＱ試験回路の内部構成を示す回路図である。
【図３】図１の半導体装置に含まれるＺＱ調整回路の内部構成を示す回路図である。
【図４】（ａ）及び（ｂ）は、図１の半導体装置におけるキャリブレーション動作を説明するためのフローチャートであり、（ｃ）は、関連する半導体装置におけるキャリブレーション動作を示すフローチャートである。
【図５】ＤＤＲ３におけるモードレジスタのフィールドＡ５及びＡ１に関する規定内容を示す図である。
【図６】関連する半導体装置に含まれるキャリブレーション回路を示すブロック図である。
【図７】図６のキャリブレーション回路において、キャリブレーション時に形成される回路を示す図であって、（ａ）はプルアップ側キャリブレーション時、（ｂ）はプルダウン側キャリブレーション時に形成される回路の回路図である。
【図８】図１の半導体装置における出力ドライバーのモデルを示す図である。
【図９】（ａ）は、図１の半導体装置におけるプルアップ側出力ドライバーの電圧電流特性を示すグラフであり、（ｂ）は、関連する半導体装置におけるプルアップ側出力ドライバーの電圧電流特性を示すグラフである。
【図１０】（ａ）は、図１の半導体装置におけるプルダウン側出力ドライバーの電圧電流特性を示すグラフであり、（ｂ）は、関連する半導体装置におけるプルダウン側出力ドライバーの電圧電流特性を示すグラフである。
【図１１】関連する半導体装置の出力ドライバーに種々の条件を与えたときの電圧電流特性を示すグラフであって、（ａ）はプルアップ側出力ドライバー、（ｂ）はプルダウン側出力ドライバーの電圧電流特性を示すグラフである。
【図１２】（ａ）は、図１１のグラフを得るための条件の一部を示す表であり、（ｂ）及び（ｃ）は、出力ドライバーの特性測定時に形成されるプルアップ側出力ドライバー及びプルダウン側出力ドライバーの回路図である。
【図１３】（ａ）及び（ｂ）は、本実施の形態に係る半導体装置における出力信号の立ち上がり波形及び立ち下がり波形をそれぞれ示す図である。
【図１４】（ａ）及び（ｂ）は、関連する半導体装置における出力信号の立ち上がり波形及び立ち下がり波形をそれぞれ示す図である。
【図１５】本発明の第２の実施の形態に係るシステムの概略構成を示すブロック図である。
【図１６】本発明の第３の実施の形態に係るシステムの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的ないくつかの例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１３】
第１の例は、半導体装置のキャリブレーション方法に関する。この方法は、半導体装置の出力ドライバーと同一構成のレプリカ回路を含むキャリブレーション回路をチップ内に予め用意し、出力ドライバーに最大電流を流す電圧条件（それは、リードアウト時の条件と同じである）をレプリカ回路に与え、レプリカ回路のインピーダンスを外部端子に一端が接続された外部抵抗の抵抗値に一致させるように制御することを特徴とする。
【００１４】
第２の例は、半導体装置に関する。この半導体装置は、第１の外部端子に接続される出力ドライバーと同一の構成を有し、前記出力ドライバーが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧のいずれか一方に対応する第１の電源端子と第２の外部端子との間に接続されているレプリカ回路と、第２の外部端子の電圧と前記第１の電圧と第２の電圧とのいずれか他方に対応する第２の電源の電圧とを比較する比較器と、比較器の出力に応じてレプリカ回路のインピーダンス値を制御する制御回路とを有するキャリブレーション回路を備えることを特徴とする。
【００１５】
第３の例は、半導体装置の制御方法に関する。この方法は、第１のキャリブレーションモードのとき、キャリブレーション回路を用いて、互いに異なる少なくとも２つの周囲温度にそれぞれ対応するキャリブレーション情報を得、前記キャリブレーション情報をテーブルパラメータとして記憶部に記憶させる。更に、この方法は、第２のキャリブレーションモードのとき、周囲温度に応じて前記記憶部からテーブルパラメータを読み出し、読み出したテーブルパラメータに基づいて出力ドライバーのインピーダンスを設定する。第１のキャリブレーションモードは、半導体装置を製造するベンダーの出荷試験工程で実施される。第２のキャリブレーションモードは、システムに搭載された半導体装置を使用するユーザが実施し、即ち、システムが実施する。本願は、第１と第２のキャリブレーションを有することが特徴の一つである。
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１に本発明の第１の実施の形態に係る半導体装置の一構成例を示す。図１の半導体装置１０は、ＤＲＡＭ（Dynamic Random Access Memory）である。この半導体装置１０は、内部クロック発生回路１１、コマンドデコーダ１２、制御回路１３、モードレジスタ１４、ロウアドレスバッファ１５、カラムアドレスバッファ・バーストカウンタ１６、ロウデコーダ１７、メモリセルアレイ１８、センスアンプ１９、カラムデコーダ２０、データ制御回路２１、ラッチ回路２２、ＤＬＬ（Dray Locked Loop）２３、ＤＱ（データ信号）入出力回路２４、ＤＱＳ（データストローブ信号）入出力回路２５、ＺＱ（Zero Quotient）試験回路２６及びＺＱ調整回路２７を備えている。ＺＱ試験回路２６は、外部端子であるＺＱ端子２８（第２の外部端子）に接続されている。ＤＱ（データ信号）入出力回路２４は、複数の外部端子（ＤＱｉ；第１の外部端子）に夫々接続された内部のデータを外部へ出力する出力トランジスタ（不図示）と外部のデータを内部へ入力する入力トランジスタ（不図示）を含む。ＤＱＳ入出力回路２５も同様である。前記出力トランジスタは、例えば、ドレインが、外部端子（ＤＱｉ）に共通に接続された複数のＣＭＯＳインバータから構成される。後述するキャリブレーションでは、ＣＭＯＳインバータのインピーダンスを半導体装置外部に設けられた抵抗素子のインピーダンスに合致させる。これらのキャリブレーションにおいては、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタを、個々にインピーダンス調整する。後述するプルアップ側のレプリカ回路２０２とプルダウン側のレプリカ回路２１２は、前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれに対応し、それらは同一な構成である。尚、ＺＱ試験回路２６は、ＤＱ入出力回路２４とＤＱＳ入出力回路２５を夫々キャリブレーションする。一つのＤＱＳ入出力回路２５と複数のＤＱ入出力回路２４は、セットである。ＤＱＳ入出力回路２５の出力ドライバーのインピーダンス値と、複数のＤＱ入出力回路２４にそれぞれ対応する複数の出力ドライバーのインピーダンス値とがミスマッチングであれば、ＤＱ入出力回路２４が出力するデータを入力するその他の半導体装置のレシーバは該データを精度良くラッチすることができない。
【００１８】
半導体装置１０において、ＺＱ試験回路２６及びＺＱ調整回路２７以外の部分は、本発明に直接関係がないのでその詳細な説明を省略する。以下、主として、ＺＱ試験回路２６及びＺＱ調整回路２７について説明する。なお、ＺＱ試験回路２６及びＺＱ調整回路２７の動作は、コマンドデコーダ１２からの外部コマンドに従い、あるいは制御回路１３の制御下において実現される。
【００１９】
図２を参照すると、ＺＱ試験回路２６は、チップ内ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）キャリブレーション回路２６−１とチップ内ＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）キャリブレーション回路２６−２とを有している。
【００２０】
ＰＭＯＳキャリブレーション回路２６−１は、第１の電源電圧（ここでは、高電位側電源電圧ＶＤＤＱ、例えば１．５Ｖ）とＺＱパッド２０１との間に接続された（プルアップ側）レプリカ回路２０２と、ＺＱパッド２０１に表れる電圧と第２の電源電圧（ここでは、低電位側電源電圧ＶＳＳＱ、例えば０Ｖ）とを比較する比較器２０３と、比較器２０３の出力に応じてレプリカ回路２０２のインピーダンスを制御するカウンター回路（制御回路）２０４とを有している。
【００２１】
ＺＱパッド２０１は、外部端子（図１のＺＱ端子２８）に接続されている。キャリブレーション（後述する第１キャリブレーションモード）を行う場合、この外部端子には、外部ＰＭＯＳキャリブレーション回路２０５が接続される。外部ＰＭＯＳキャリブレーション回路２０５は、所定の抵抗値（例えば、２４０Ω±１％）を持つ外部抵抗２０６と、この外部抵抗２０６の一端に接続され、定電圧を発生する定電圧源２０７を有している。尚、外部ＰＭＯＳキャリブレーション回路２０５は、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載され、該システム上では不要な（存在しない）部品であることに注意が必要である。
【００２２】
定電圧源２０７が発生する定電圧は、レプリカ回路２０２のインピーダンス（オン抵抗）が外部抵抗２０６の抵抗に等しいとき、ＺＱパッド２０１の電圧が０Ｖになるように定められる。これは、ＤＱ（データ信号）入出力回路２４の出力トランジスタが、内部のデータを外部へ出力するリードアウト（Ｈｉｇｈ出力）時の電圧条件と同一である。前記内部データは、ＬｏｗからＨｉｇｈへの遷移を意味する。したがって、ここでは、定電圧源２０７が発生する定電圧は、電源電圧ＶＤＤＱと絶対値が同じで逆極性を有するものとする。電源電圧ＶＤＤＱが１．５Ｖであれば、定電圧源２０７が発生する定電圧は、−１．５Ｖである。言い換えれば、ここでは、定電圧源２０７が発生する定電圧は、絶対値で電源電圧ＶＤＤＱの２倍の電圧である。よって、レプリカ回路２１２を構成する複数のトランジスタ（２０８）のソース端子とドレイン端子間の電圧条件は、第１の外部端子（ＤＱｉ）に接続され、ＤＱ（データ信号）入出力回路２４の出力ドライバー（出力トランジスタ）に含まれるＨｉｇｈ側データを出力する第１のトランジスタのソース端子−ドレイン端子間の電圧であり、複数のトランジスタ（２０８）のソース端子−ドレイン端子間の電圧は、前記出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である。
【００２３】
レプリカ回路２０２は、ＤＱ入出力回路２４及びＤＱＳ入出力回路２５にそれぞれ含まれる出力ドライバーのプルアップ回路（プルアップ側出力ドライバー）と同一の構成を有している。即ち、レプリカ回路２０２は、第１の電源電圧（ＶＤＤＱ）とＺＱパッド２０１との間に並列接続されたｎ（ｎ：２以上の整数）個のＰＭＯＳトランジスタ２０８と、これらＰＭＯＳトランジスタ２０８の各々のゲートに接続された切り替えスイッチ２０９とを有している。切り替えスイッチ２０９は、カウンター回路２０４の出力（制御信号ＰＧ）に応じて、対応するＰＭＯＳトランジスタ２０８のゲートに、第１の電源電圧（ＶＤＤＱ）又はＺＱパッド２０１の電圧を供給する。図２に示すように外部ＰＭＯＳキャリブレーション回路２０５が、チップ内ＰＭＯＳキャリブレーション回路２６−１に接続された状態で、各ＰＭＯＳトランジスタ２０８は、そのゲートに第１の電源電圧（ＶＤＤＱ）が供給されるとオフ状態となり、ＺＱパッド２０１の電圧が供給されるとオン状態となる。オン状態のＰＭＯＳトランジスタ２０８の数により、レプリカ回路２０２のインピーダンス（オン抵抗）が決まる。
【００２４】
よって、キャリブレーション（第１のキャリブレーション）によって決定されたレプリカ回路２０２のインピーダンス値は、その時のカウンター回路２０４の出力（制御信号ＰＧ）であり、出力ドライバーの（Ｈｉｇｈ側の）インピーダンス値となる。尚、本願では、第１のキャリブレーション時に出力ドライバーのインピーダンス値がマッチングされるのではなく、前記その時のカウンター回路２０４の出力（制御信号ＰＧ）が、後述する出力サイズＲＯＭ（記憶部）３０５に記憶され、半導体装置１０をキャリブレーションするコマンドを発行するその他の半導体装置から第２のキャリブレーションが発行された時に、半導体装置１０は前記ＲＯＭ（記憶部）３０５から対応する制御信号ＰＧの情報を読み出して、出力ドライバーのインピーダンス値を制御する。よって、第２のキャリブレーション時には、レプリカ回路２０２を使用しない。
【００２５】
比較器２０３は、第２の電源電圧（ＶＳＳＱ）とＺＱパッド２０１に表れる電圧とを比較し、比較結果（ハイレベル又はローレベル）をカウンター回路２０４へ出力する。
【００２６】
カウンター回路２０４は、比較器２０３の出力がハイレベルの間、クロック（ＩＣＬＫ）に応じてカウント動作を行う。カウンター回路２０４のカウント値は、制御信号ＰＧとして各切り替えスイッチ２０９へ送られ、その制御に用いられる。この制御は、カウンター回路２０４のカウント値が増えるに従い、オン状態のＰＭＯＳトランジスタ２０８の数が減少するように行われる。オン状態のＰＭＯＳトランジスタ２０８の数が減少すると、レプリカ回路２０２のインピーダンスが増加し、ＺＱパッド２０１に表れる電圧は低下する。それにより、ＺＱパッド２０１の電圧が第２の電源電圧（ＶＳＳＱ）以下になれば、比較器２０３の出力がローレベルへ変化し、カウンター回路２０４はカウント動作を停止する。カウント動作を停止したカウンター回路２０４のカウント値をキャリブレーション情報（インピーダンス制御情報）としてＺＱ調整回路２７の記憶部に格納しておき、出力ドライバーのプルアップ回路のインピーダンス設定及び調整（後述する第２キャリブレーションモード）に利用する。なお、出力ドライバーのプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。
【００２７】
一方、ＮＭＯＳキャリブレーション回路２６−２は、第１の電源電圧（ここでは、低電位側電源電圧ＶＳＳＱ、例えば０Ｖ）とＺＱパッド２１１との間に接続された（プルダウン側）レプリカ回路２１２と、ＺＱパッド２１１の電圧と第２の電源電圧（ここでは、高電位側電源電圧ＶＤＤＱ、例えば１．５Ｖ）とを比較する比較器２１３と、比較器２１３の出力に応じてレプリカ回路２１２のインピーダンスを制御するカウンター回路（制御回路）２１４とを有している。
【００２８】
ＺＱパッド２１１は、ＺＱパッド２０１が接続される外部端子とは異なる別の外部端子（不図示）に接続される。キャリブレーション（第１キャリブレーションモード）を行う場合、その外部端子には、外部ＮＭＯＳキャリブレーション回路２１５が接続される。ＺＱパッド２１１をＺＱパッド２０１が接続される外部端子（図１のＺＱ端子２８）に接続することもできるが、その場合、キャリブレーションを行うときに、外部ＰＭＯＳキャリブレーション回路２０５と外部ＮＭＯＳキャリブレーション回路２１５とを不図示の切り替え制御によって切り替え接続する。尚、外部ＮＭＯＳキャリブレーション回路２１５は、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載され、該システム上では不要な（存在しない）部品である、ことに注意が必要である。
【００２９】
外部ＮＭＯＳキャリブレーション回路２１５は、所定の抵抗値（例えば、２４０Ω±１％）を持つ外部抵抗２１６と、この外部抵抗２１６の一端に接続され、定電圧を発生する定電圧源２１７を有している。
【００３０】
定電圧源２１７が発生する定電圧は、レプリカ回路２１２のインピーダンス（オン抵抗）が外部抵抗２１６の抵抗に等しいとき、ＺＱパッド２１１の電圧が０Ｖになるように定められる。これは、ＤＱ（データ信号）入出力回路２４の出力トランジスタが、内部のデータを外部へ出力するリードアウト（Ｌｏｗ出力）時の電圧条件と同一である。前記内部データは、ＨｉｇｈからＬｏｗへの遷移を意味する。したがって、ここでは、定電圧源２１７が発生する定電圧は、電源電圧ＶＤＤＱの２倍の電圧とする。電源電圧ＶＤＤＱが１．５Ｖであれば、定電圧源２０７が生成する定電圧は３．０Ｖである。よって、レプリカ回路２１２を構成する複数のトランジスタ（２１８）のソース端子とドレイン端子間の電圧条件は、第１の外部端子（ＤＱｉ）に接続され、ＤＱ（データ信号）入出力回路２４の出力ドライバー（出力トランジスタ）に含まれるＬｏｗ側データを出力する第１のトランジスタのソース端子−ドレイン端子間の電圧であり、複数のトランジスタ（２１８）のソース端子−ドレイン端子間の電圧は、前記出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である。
【００３１】
レプリカ回路２１２は、ＤＱ入出力回路２４及びＤＱＳ入出力回路２５に含まれる出力ドライバーのプルダウン回路（プルダウン側出力ドライバー）と同一の構成を有している。即ち、レプリカ回路２１２は、第１の電源電圧（ＶＳＳＱ）とＺＱパッド２１１との間に並列接続されたｎ（ｎ：２以上の整数）個のＮＭＯＳトランジスタ２１８と、これらＮＭＯＳトランジスタ２１８の各々のゲートに接続された切り替えスイッチ２１９とを有している。切り替えスイッチ２１９は、カウンター回路２１４の出力（制御信号ＮＧ）に応じて、対応するＮＭＯＳトランジスタ２１８のゲートに、第１の電源電圧（ＶＳＳＱ）又はＺＱパッド２１１の電圧を供給する。図２に示すように外部ＮＭＯＳキャリブレーション回路２１５が、チップ内ＮＭＯＳキャリブレーション回路２６−２に接続された状態で、各ＮＭＯＳトランジスタ２１８は、そのゲートに第１の電源電圧（ＶＳＳＱ）が供給されるとオフ状態となり、ＺＱパッド２１１の電圧が供給されるとオン状態となる。オン状態のＮＭＯＳトランジスタ２１８の数により、レプリカ回路２１２のインピーダンスが決まる。よって、キャリブレーション（第１のキャリブレーション）によって決定されたレプリカ回路２１２のインピーダンス値は、その時のカウンター回路２１４の出力（制御信号ＮＧ）であり、出力ドライバーの（Ｌｏｗ側の）インピーダンス値となる。
【００３２】
比較器２１３は、第２の電源電圧（ＶＤＤＱ）とＺＱパッド２１１に表れる電圧とを比較し、比較結果（ハイレベル又はローレベル）をカウンター回路２１４へ出力する。
【００３３】
カウンター回路２１４は、比較器２１３の出力がハイレベルの間、クロック（ＩＣＬＫ）に応じてカウント動作を行う。カウンター回路２１４のカウント値は、制御信号ＮＧとして各切り替えスイッチ２１９へ送られ、その制御に用いられる。この制御は、カウンター回路２１４のカウント値が増えるに従い、オン状態のＮＭＯＳ２１８の数が減少するように行われる。オン状態のＮＭＯＳトランジスタ２１８の数が減少すると、レプリカ回路２１２のインピーダンスが低下し、ＺＱパッド２０１に表れる電圧は上昇する。それにより、ＺＱパッド２１１の電圧が第２の電源電圧（ＶＤＤＱ）を超えれば、比較器２１３の出力がローレベルへ変化し、カウンター回路２１４はカウント動作を停止する。カウント動作を停止したカウンター回路２１４のカウント値をキャリブレーション情報としてＺＱ調整回路２７の記憶部に格納しておき、出力ドライバーのプルダウン回路のインピーダンス設定及び調整（第２キャリブレーションモード）に利用する。なお、出力ドライバーのプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。
【００３４】
次に、図３を参照して、ＺＱ調整回路２７について説明する。ＺＱ調整回路２７は、温度を検出する機能と、ＺＱ試験回路２６によって外部抵抗素子の抵抗値にマッチングした出力トランジスタのインピーダンス値に対応する制御値を温度毎に記憶するパラメータテーブルを含む記憶機能とを有する。なお、図３のＺＱ調整回路は、ＺＱ試験回路２６におけるキャリブレーション情報の取得が、周囲温度が比較的高い場合（例えば、６０度よりも高い場合）と、周囲温度が比較的低い場合（例えば、６０度よりも低い場合）の２度行われる場合に対応するものである。さらに、周囲温度を多段階に分けて、キャリブレーションを行う場合には、それに応じて構成が採用される。
【００３５】
図３のＺＱ調整回路２７は、参照電圧発生回路３０１、バイアス電位発生回路３０２、比較回路３０３、出力温度レジスター３０４、及び出力サイズＲＯＭ（記憶部）３０５を有している。参照電圧発生回路３０１、バイアス電位発生回路３０２、比較回路３０３、出力温度レジスター３０４は、温度検出回路である。
【００３６】
参照電圧発生回路３０１は、定電圧ＶＢＤＲＥＦ（たとえば、１．２Ｖ）を発生する定電圧発生部３１１と、定電圧発生部３１１により生成された定電圧ＶＢＤＲＥＦを分圧する分圧回路３１２を有している。分圧回路３１２は、第１及び第２の分圧点に、第１及び第２の参照電圧ＶＲＥＦ１及びＶＲＥＦ２（例えば、ＶＲＥＦ１＝０．５Ｖ，ＶＲＥＦ２＝０．７Ｖ）がそれぞれ発生するように構成されている。分圧回路３１２で生成された第１の参照電圧ＶＲＥＦ１は、比較回路３０３の一対の入力端子のうち一方に直接入力され、第２の参照電圧ＶＲＥＦ２は、バイアス電位発生回路３０２を介して比較回路３０３の一対の入力端子の他方に入力される。
【００３７】
バイアス電位発生回路３０２は、ＮＭＯＳトランジスタ３２１を有している。ＮＭＯＳトランジスタ３２１のゲート及びドレインには、第２参照電圧ＶＲＥＦ２が与えられ、ソースは低電位側電源電圧ＶＳＳＲ（例えば、０Ｖ）に接続される。バイアス電位発生回路３０２は、温度特性を有しており、温度センサーとして機能する。つまり、バイアス電位発生回路３０２は、周囲の温度に応じて第２の参照電圧ＶＲＥＦ２にバイアスを加える。例えば、バイアス電位発生回路３０２は、６０℃以下（−５℃〜６０℃）のとき、第２の参照電圧ＶＲＥＦ２を０．５Ｖ以下に引き下げ、６０℃以上（６０℃〜１１０℃）のとき、第２の参照電圧ＶＲＥＦ２を０．５Ｖ以上に維持する。
【００３８】
比較回路３０３は、高電位側電源電圧ＶＤＤＲと低電位側電源電圧ＶＳＳＲとの間に接続された一対のＰＭＯＳトランジスタ３３１、一対のＮＭＯＳトランジスタ３３２及び定電流源３３３を有している。ＮＭＯＳトランジスタ３３２のゲートが入力端子に接続され、ＰＭＯＳトランジスタ３３１とＮＭＯＳトランジスタ３３２との接続点が出力端子に接続される。
【００３９】
比較回路３０３は、第１の参照電圧ＶＲＥＦ１と、バイアス電位発生回路３０２によりバイアスされた第２の参照電圧ＶＲＥＦ２と、を互いに比較し、その比較結果に応じた相補信号を出力する。
【００４０】
出力温度レジスター３０４は、一対のＮＡＮＤ回路３４１と遅延回路３４２とを有し、比較回路３０３からの相補信号に応じてハイレベル又はローレベルの信号を保持し、出力する。第２の参照電圧ＶＲＥＦ２が第１の参照電圧ＶＲＥＦ１よりも高い場合には、周囲温度が比較的高いことを示すハイレベル信号を出力し、第２の参照電圧ＶＲＥＦ２が第１の参照電圧ＶＲＥＦ１よりも低い場合には、周囲温度が比較的低いことを示すローレベル信号を出力する。
【００４１】
出力サイズＲＯＭ３０５は、ＺＱ試験回路２６のカウンター回路２０４及び２１４のカウント値をキャリブレーション情報（パラメータテーブル）として記憶する記憶部として機能する。即ち、出力サイズＲＯＭ３０５は、複数段階（ここでは２段階）の周囲温度に対応する複数組（ここでは２組）のキャリブレーション情報を記憶する。そして、出力サイズＲＯＭ３０５は、出力温度レジスター３０４からの出力信号に応じて、格納しているキャリブレーション情報のいずれかの組を選択的に出力する。ここでは、出力サイズＲＯＭ３０５は、周囲温度が比較的高いときのキャリブレーション情報（温度Ｈ：出力サイズデータ）と、周囲温度が比較的低いときのキャリブレーション情報（温度Ｌ：出力サイズデータ）とを記憶しており、出力温度レジスター３０４の出力に応じて、いずれか一方の組を出力する。
【００４２】
出力サイズＲＯＭ３０５から出力されたキャリブレーション情報は、ＤＱ入出力回路２４及びＤＱＳ入出力回路２５へ送られ、ＤＱ入出力回路２４及びＤＱＳ入出力回路２５の出力ドライバーのインピーダンス設定、調整に利用される。
【００４３】
なお、本実施例では、バイアス電位発生回路３０２を温度センサーとして利用したが、他の温度センサを用いることもできる。また、温度センサーは半導体装置１０の外部に設けてもよい。
【００４４】
更に、ＺＱ調整回路２７は、後述する第２のキャリブレーションモード時のみ動作させることが望ましい。これによって、第２のキャリブレーションモード時以外の時間の半導体装置１０の消費電力を低減することが可能である。これらの制御信号、制御素子は不図示である。例えば、温度検出回路は、出力ドライバーのインピーダンスを調整する半導体装置１０の外部から入力されるコマンドに対応して活性化制御する。温度検出回路のうち、最も多くの消費電力を消費する回路のみを制御しても良い。
【００４５】
次に、図１乃至図３に加え、図４を参照して本実施の形態に係る半導体装置におけるキャリブレーション動作について説明する。
【００４６】
本実施の形態に係るキャリブレーションには、第１のキャリブレーションモード（図４（ａ）に示す）と、第２のキャリブレーションモード（図４（ｂ）に示す）がある。第１のキャリブレーションモードによるキャリブレーションは、半導体装置作製中のウエハーテスト工程において実施される。即ち、半導体装置を製造するベンダーの（出荷）試験工程で実施される。このキャリブレーションは、関連する半導体装置において行われるキャリブレーションに類似する。一方、第２のキャリブレーションモードによるキャリブレーションは、半導体装置が通常の動作を行っている際（ユーザー使用時）に実施される。即ち、システムに搭載された半導体装置を使用するユーザが実施し、即ち、システム（例えば、後述するコントローラ（半導体装置２））が実施する。このキャリブレーションは、関連する半導体装置において行われるキャリブレーションとは全く異なる。つまり、第２のキャリブレーションモードにおいては、第１のキャリブレーションモードで使用したレプリカ回路を使用せず、第１のキャリブレーションモードで得られたインピーダンス調整に必要なテーブルパラメータを参照して、出力ドライバーのインピーダンス値を調整する。
【００４７】
第１のキャリブレーションモードでは、ＺＱ試験回路２６が使用され、ＺＱ調整回路２７は使用しない。このとき、ＰＭＯＳキャリブレーション回路２６−１には、外部ＰＭＯＳキャリブレーション回路２０５が接続され、ＮＭＯＳキャリブレーション回路２６−２には、外部ＮＭＯＳキャリブレーション回路２１５がそれぞれ接続される（ステップＳ４０１）。定電圧源２０７，２１７を含む外部キャリブレーション回路２０５，２１５を用いることで、レプリカ回路２０２，２１２の各ＭＯＳトランジスタ２０８，２１８に、最大電流が流れる電圧条件、即ち、ドレイン・ソース電圧ＶＤＳ＝｜ＶＤＤＱ｜，ゲート・ソース電圧ＶＧＳ＝｜ＶＤＤＱ｜、を与えることができる。外部キャリブレーション回路２０５，２１５は試験治具である。外部キャリブレーション回路２０５，２１５は、半導体装置が搭載されるシステム上の基板には、搭載されない。
【００４８】
次に、周囲温度を所定の第１の温度（例えば、−５℃）に設定し（ステップＳ４０２）、レプリカ回路２０２に最大電流を流す電圧条件を与えた状態で、レプリカ回路２０２のインピーダンス（オン抵抗）が外部抵抗２０６の抵抗値（２４０Ω）と等しくなるように、オン状態にあるＰＭＯＳ２０８の数を制御し、プルアップ側のキャリブレーション情報を得る（ステップＳ４０３）。
【００４９】
同様に、レプリカ回路２１２に最大電流を流す電圧条件を与えた状態で、レプリカ回路２１２のオン抵抗が外部抵抗２１６の抵抗値（２４０Ω）と等しくなるように、オン状態にあるＮＭＯＳトランジスタ２１８の数を制御し、プルダウン側のキャリブレーション情報を得る（ステップＳ４０４）。
【００５０】
プルアップ側のキャリブレーション情報とプルダウン側のキャリブレーション情報が一組のキャリブレーション情報を構成する。
【００５１】
２以上の異なる周囲温度におけるキャリブレーション情報を取得するため（ステップＳ４０５でＮＯ）、ステップＳ４０２に戻り、周囲温度を第２の所定温度（例えば、１１０℃）に変更し、再びキャリブレーション情報を取得する。温度設定は、−５℃、１１０℃に限られず、また３以上であっても良い。
【００５２】
異なる周囲温度に対応する複数組（ここでは、２組）のキャリブレーション情報の取得を完了すると（ステップＳ４０５でＹＥＳ）、取得した複数組のキャリブレーション情報を、ＺＱ調整回路２７の出力サイズＲＯＭ３０５にテーブルパラメータとして書き込む（プログラミングするステップＳ４０６）。尚、ステップＳ４０６は、ステップＳ４０３とステップＳ４０４毎に実行しても良い。またはステップＳ４０６は、ステップＳ４０４終了後に、実行しても良い。
【００５３】
以上のように、第１のキャリブレーションモードでは、レプリカ回路の各トランジスタに最大電流が流れる状態でキャリブレーションが行われる。これは、実際に出力ドライバーが動作する状態（リードアウト時の状態）を模したものとなるため、リードアウト時と同じインピーダンスである精度の高いインピーダンス情報が得られる。
【００５４】
第２のキャリブレーションモードでは、ＺＱ調整回路２７が使用され、ＺＱ試験回路２６は使用されない。出力サイズＲＯＭ３０５に書き込まれたキャリブレーション情報が使用される。ＺＱ試験回路２６を用いないため、外部キャリブレーション回路２０５，２１５も不要である。
【００５５】
第２のキャリブレーションモードでは、半導体装置１０の電源が投入されたとき（又は初期化されたとき）（ステップＳ４１１）、及びその後所定の条件を満たしたとき（ＲＥＦ時）（ステップ４１５でＹＥＳ）に、ＺＱ調整回路２７を活性状態にする。ＺＱ調整回路２７は、周囲温度を検出し（ステップＳ４１２）、検出した温度に応じて出力サイズＲＯＭ３０５に格納された複数組のキャリブレーション情報の中から対応する一つの組を読み出す（ステップＳ４１３）。そして、読み出したキャリブレーション情報をＤＱ入出力回路２４及びＤＱＳ入出力回路２５へ出力する。所定の条件（ＲＥＦ時；ステップ４１５でＹＥＳ）とは、半導体装置が半導体装置を制御するシステム（例えば、半導体装置を制御するコントローラデバイス）から出力ドライバーのインピーダンス調整を実行するコマンド（インピーダンス調整コマンド）を受領した時であり、ＲＥＦ時とは、半導体装置がメモリ機能を有する場合、メモリ情報（記憶セルの情報）を所定の時間間隔で維持するリフレッシュ機能を外部コントローラが指令するコマンド（リフレッシュコマンド）を示す。インピーダンス調整コマンドやリフレッシュコマンドは、コントローラが発行するコマンドであり、これら複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（例えば、The JEDEC Solid State Technology Association）で規定されるコマンド（システムとしてのコマンド）である。The JEDEC Solid State Technology Associationは、後述において単にＪＥＤＥＣと記載する。コマンド（リフレッシュコマンド）又は後述するセルフリフレッシュにエントリーするセルフリフレッシュコマンドは、ＤＱ入出力回路２４、ＤＱＳ入出力回路２５を使用しない半導体装置１０のオペレーションコマンドである。
【００５６】
ＤＱ入出力回路２４及びＤＱＳ入出力回路２５は、制御回路１３の制御の下、ＺＱ調整回路２７から入力されたキャリブレーション情報に基づいて、各出力ドライバーのインピーダンス（出力ＭＯＳサイズ）を設定し、又は調整する（ステップＳ４１４）。
【００５７】
なお、ステップ４１４における所定の条件を満たしたときとは、例えば、図示しない内部タイマにより周期的に生成されるキャリブレーション開始信号が発せられたとき、リフレッシュコマンド等の周期的な外部コマンドが入力されたとき、図示しない電圧検出部により電源電圧ＶＤＤＱの変動が検出されたとき、などである。内部タイマは、例えばＪＥＤＥＣで規定されるセルフリフレッシュモードにおいて動作する。これら以外のとき、ＺＱ調整回路２７は、前述の低消費電力の制御が実施される。
【００５８】
また、前記所定の条件（キャリブレーション開始信号、外部コマンド、電源電圧ＶＤＤＱの変動）に代えて、所定の条件を満たしたときとして、キャリブレーションが必要となる温度変化を検出したとき（上記例では、周囲温度が６０℃を超えた、又は下回ったとき）としてもよい。換言すると、ＺＱ調整回路２７は、常時温度変化を検出し、検出した周囲温度の変化に応じて各出力ドライバーのインピーダンスを調整するようにしてもよい。この場合、前述の低消費電力の制御は実施されない。
【００５９】
なお、関連する半導体装置では、図４（ｃ）に示すように、ユーザ使用時においても、電源投入時（ステップＳ４２１）とＲＥＦ時（ステップＳ４２４でＹＥＳ）のそれぞれにおいて、外部抵抗素子を利用するキャリブレーション動作（ステップＳ４２２及びＳ４２３）が行われる。
【００６０】
以上のように、第２のキャリブレーションモードでは、出力サイズＲＯＭ３０５に格納されているキャリブレーション情報を用いて出力インピーダンスの設定、調整が行われる。この方法によれば、外部抵抗が不要である。したがって、半導体装置１０を含むシステムの構成を簡略化、システムのコストダウンが実現できる。具体的には、半導体装置１０が搭載されるモジュール基板上に外付け抵抗が不要になる。また、キャリブレーション時に外部抵抗に流れていた電流を削減することができ、システムの消費電力を低減できる。さらに、記憶部から情報を読み出すだけなので、キャリブレーションに要する時間を短縮することができる。その結果、半導体装置１０を含むシステムにより規定されるキャリブレーション期間内に、インピーダンスマッチングを完了できないという事態を回避することができる。
【００６１】
次に、本実施の形態に係る半導体装置の効果について説明する。
【００６２】
実際の半導体装置、例えば、ＤＤＲ３（それは、ＪＥＤＥＣで規定される）では、出力ドライバーのインピーダンス（オン抵抗）を外部抵抗（２４０Ω）の１／６（＝４０Ω）又は１／７（＝３４オーム）に選択設定することができる。これは、レプリカ回路２０２又は２１２と同一構成の回路を７個用意することで実現できる。これら、７個の回路を並列接続すれば、その抵抗は各回路の１／７になる。７個のうち６個を並列接続すれば、その抵抗は各回路の１／６になる。
【００６３】
その設定には、モードレジスタ１４に含まれるＭＲ１（モードレジスタ１）のフィールドＡ５及びＡ１が使用される。フィールドＡ５及びＡ１の値と出力ドライバーのインピーダンスとの関係は、図５に示すように規定されている。そこで、以下では、実際に本実施の形態に係る半導体装置を作成し、出力ドライバーのオン抵抗を外部抵抗の１／７＝３４Ωに設定した場合の各種特性測定結果を示す。
【００６４】
比較のため、図６に示す関連するキャリブレーション回路（特許文献１）を有する半導体装置を作成し、同様に、出力ドライバーのオン抵抗を３４Ωに設定した場合の各種特性測定結果も示す。なお、図６のキャリブレーション回路では、参照電圧ＲＥＦとしてＶＤＤ／２＝０．７５Ｖが使用される。参照電圧ＲＥＦは、ＺＱ端子２８に入力が接続される比較回路１に入力される。更に、参照電圧ＲＥＦは、比較回路２にも入力される。比較回路１によりレプリカバッファ６０１とレプリカバッファ６０２がキャリブレーションされる。比較回路２により、レプリカバッファ６０３がキャリブレーションされる。また、このキャリブレーション回路では、ＰＭＯＳキャリブレーション時には、図７（ａ）に示す回路が形成され、ＮＭＯＳキャリブレーション時には、図７（ｂ）に示す回路が形成される。ここで、レプリカバッファ６０１，６０２は、ＰＭＯＳトランジスタを用いて構成され、レプリカ回路２０２に相当する。また、レプリカバッファ６０３はＮＭＯＳトランジスタを用いて構成され、レプリカ回路２１２に相当する。
【００６５】
図８に出力ドライバーのモデル構成図を示す。図８に示すように、出力ドライバーは、高電位側電源ＶＤＤＱと低電位側電源ＶＳＳＱとの間に直列に接続されたプルアップ側出力ドライバー（出力トランジスタ）８０１とプルダウン側出力ドライバー（出力トランジスタ）８０２とを有している。そして、プルアップ側出力ドライバー８０１とプルダウン側出力ドライバー８０２との接続点に出力端子ＤＱが接続されている。
【００６６】
ここで、高電位側電源ＶＤＤＱと出力ＤＱとの間の電圧をＶput、低電位側電源ＶＳＳＱと出力ＤＱとの間の電圧をＶoutとする。また、プルアップ側出力ドライバーのオン抵抗をＲＯＮpu、プルダウン側出力ドライバーのオン抵抗をＲＯＮpdとする。さらに、プリアップ側出力ドライバーに流れる電流をＩpu、プルダウン側出力ドライバーに流れる電流をＩpdとする。
【００６７】
図９（ａ）に、本実施の形態に係る半導体装置のプルアップ側出力ドライバー（ＰＭＯＳ）の電圧電流（Ｖput−Ｉpu）特性を示す。また、図９（ｂ）に、関連する半導体装置のプルアップ側出力ドライバー（ＰＭＯＳ）の電圧電流（Ｖput−Ｉpu）特性を示す。
【００６８】
図９（ａ）及び（ｂ）において、◆は理想特性を示し、黒四角は複数作成した半導体装置に対する測定結果のうちの最大値、●は最小値を示している。
【００６９】
図９（ａ）から理解されるように、本実施の形態に係る半導体装置は、｜Ｖput｜＝１．５Ｖ（＝１．０×ＶＤＤＱ）のとき、ＰＭＯＳのオン抵抗ＲＯＮpuが理想値（＝３４Ω）の±１０％の範囲内にある。これは、本実施の形態に係る半導体装置では、ＰＭＯＳに最大電流が流れる電圧条件下でキャリブレーションを行うためである。なお、｜Ｖput｜＝０．７５Ｖ（＝０．５×ＶＤＤＱ）の場合は、ＰＭＯＳのオン抵抗ＲＯＮpuは、理想値（＝３４Ω）の７０〜９０％の範囲内となっている。このキャリブレーション回路に含まれるＰＭＯＳに最大電流が流れる電圧条件下は、ＤＱ入出力回路２４に含まれる出力ドライバーであるＰＭＯＳトランジスタが、リードアウト時に動作する電圧条件下である。
【００７０】
これに対して、関連する半導体装置では、図９（ｂ）に示すように、｜Ｖput｜＝０．７５Ｖ（＝０．５×ＶＤＤＱ）のとき、ＰＭＯＳのオン抵抗ＲＯＮpuが理想値（＝３４Ω）の±１０％の範囲内にある。これは、関連する半導体装置では、参照電圧ＲＥＦとして０．７５Ｖを用いてキャリブレーションを行うためである。関連する半導体装置では、｜Ｖput｜が０．７５Ｖから離れるに従い、Ｉpuのバラツキが大きくなっている。即ち、ＰＭＯＳのオン抵抗ＲＯＮpuは、｜Ｖput｜＝１．２Ｖ（＝０．８×ＶＤＤＱ）の場合、理想値（＝３４Ω）の９０〜１４０％の範囲内、｜Ｖput｜＝０．３Ｖ（＝０．２×ＶＤＤＱ）の場合、理想値（＝３４Ω）の６０〜１１０％の範囲内となっている。
【００７１】
次に、図１０（ａ）に、本実施の形態に係る半導体装置のプルダウン側出力ドライバー（ＮＭＯＳ）の電圧電流（Ｖout−Ｉpd）特性を示す。また、図１０（ｂ）に、関連する半導体装置のプルダウン側出力ドライバー（ＮＭＯＳ）の電圧電流（Ｖout−Ｉpd）特性を示す。
【００７２】
図１０（ａ）及び（ｂ）において、◆は理想特性を示し、黒四角は複数作成した半導体装置に対する測定結果のうちの最大値、●は最小値を示している。
【００７３】
図１０（ａ）から理解されるように、本実施の形態に係る半導体装置は、Ｖout＝１．５Ｖ（＝１．０×ＶＤＤＱ）のとき、ＮＭＯＳのオン抵抗ＲＯＮpdが理想値（＝３４Ω）の±１０％の範囲内にある。これは、本実施の形態に係る半導体装置では、ＮＭＯＳに最大電流が流れる電圧条件下でキャリブレーションを行うためである。なお、Ｖout＝０．７５Ｖ（＝０．５×ＶＤＤＱ）の場合は、ＮＭＯＳのオン抵抗ＲＯＮpdは、理想値（＝３４Ω）の７０〜９０％の範囲内となっている。このキャリブレーション回路に含まれるＮＭＯＳに最大電流が流れる電圧条件下は、ＤＱ入出力回路２４に含まれる出力ドライバーであるＮＭＯＳトランジスタが、リードアウト時に動作する電圧条件下である。
【００７４】
これに対して、関連する半導体装置では、図１０（ｂ）に示すように、Ｖout＝０．７５Ｖ（＝０．５×ＶＤＤＱ）のとき、ＮＭＯＳのオン抵抗ＲＯＮpdが理想値（＝３４Ω）の±１０％の範囲内にある。これは、関連する半導体装置では、参照電圧ＲＥＦとして０．７５Ｖを用いてキャリブレーションを行うためである。関連する半導体装置では、Ｖoutが０．７５Ｖから離れるに従い、Ｉpdのバラツキが大きくなっている。即ち、ＮＭＯＳのオン抵抗ＲＯＮpdは、Ｖout＝１．２Ｖ（＝０．８×ＶＤＤＱ）の場合、理想値（＝３４Ω）の９０〜１４０％の範囲内、Ｖout＝０．３Ｖ（＝０．２×ＶＤＤＱ）の場合、理想値（＝３４Ω）の６０〜１１０％の範囲内となっている。
【００７５】
図１１は、関連する半導体装置の出力ドライバー（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ）に関し、様々な条件下で電圧電流特性を測定した結果を示すグラフである。条件として、電源電圧ＶＤＤＱ［Ｖ］と温度Ｔｉ［℃］の組み合わせ４通りと、キャリブレーションコードずれ０±１の３通りと、付加抵抗Ｒｐ、Ｒｎのバラツキ０±１５％の３通りの、合計３６通りを与えた。図１２（ａ）は、電源電圧ＶＤＤＱ［Ｖ］と温度Ｔｉ［℃］の組み合わせを示している。また、図１２（ｂ）及び（ｃ）は、測定時に出力ドライバーに形成される回路を示している。
【００７６】
図１１から理解できるように、関連する半導体装置には、１．５Ｖの動作電圧で、目標４４ｍＡのところ３０ｍＡの電流すら流せないものが存在する。本願実施の形態に係る半導体装置では、このようなバラツキを低減することができる。
【００７７】
上述したように、本実施の形態に係る半導体装置では、動作条件下（ＶＤＤＱに等しい電圧が印加される場合）における出力ドライバーのオン抵抗のバラツキが低減されている。出力ドライバーのオン抵抗のバラツキは、出力信号の立ち上がり及び立ち下がりの遅延差となって表れる。その様子を図１３及び図１４に示す。
【００７８】
図１３（ａ）は、本実施の形態に係る半導体装置のプルアップ側出力ドライバー（ＰＭＯＳ）の立ち上がり遅延が最大の場合の出力信号波形を、図１３（ｂ）は、プルダウン側出力ドライバー（ＮＭＯＳ）の立ち下がり遅延が最大の場合の出力信号波形を示している。ＲＯＮpu及びＲＯＮpdはともに３４Ω×１．１である。また、図中の破線は、ＲＯＮpu＝ＲＯＮpd＝３４Ωの場合を示している。
【００７９】
比較のため、図１４（ａ）に、関連する半導体装置のプルアップ側出力ドライバー（ＰＭＯＳ）の立ち上がり遅延が最大の場合の出力信号波形を、図１４（ｂ）に、プルダウン側出力ドライバー（ＮＭＯＳ）の立ち下がり遅延が最大の場合の出力信号波形を示す。この場合、ＲＯＮpu及びＲＯＮpdはともに３４Ω×１．４である。また、図中の破線は、ＲＯＮpu＝ＲＯＮpd＝３４Ωの場合を示している。
【００８０】
図１３と図１４との比較から容易に理解されるように、本実施の形態に係る半導体装置では、出力信号の立ち上がり遅延、及び立ち下がり遅延が縮小されている。即ち、本実施の形態によれば、出力ドライバーの駆動能力のバラツキを抑制することができる。
【００８１】
ＤＱ信号用の出力ドライバーとＤＱＳ用の出力ドライバーとの間に駆動能力の差があると、ＤＱ−ＤＱＳスキューと呼ばれる遅延時間が発生する。本実施の形態によれば、このＤＱ−ＤＱＳスキューを縮小することができるので、有効データ時間を増加させることができ、出力ドライバーから出力される信号の伝送速度を高速化することができる。
【００８２】
次に、図１５を参照して、本発明の第２の実施の形態に係るシステムについて説明する。
【００８３】
図１５のシステムは、複数の第１の半導体装置１５１０と、第２の半導体装置１５２０とを有している。第１の半導体装置１５１０と第２の半導体装置１５２０との間は、コマンドバス１５３１及びデータ入出力（Ｉ／Ｏ）バス１５３２によって接続されている。
【００８４】
第１の半導体装置１５１０は、メモリセル１５１１、バックエンド・インタフェース１５１２及びフロントエンド・インタフェース１５１３を有している。
【００８５】
第２の半導体装置１５２０は、制御信号発行回路１５２１及びデータ処理回路１５２２を有している。第２の半導体装置１５２０は、第１の半導体装置１５１０を制御するコントローラとして機能する。また、第２の半導体装置１５２０は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。
【００８６】
第１の半導体装置１５１０のフロントエンド・インタフェース１５１３と、第２の半導体装置１５２０のデータ処理回路１５２２には、出力ドライバーが含まれている。これらの出力ドライバーのインピーダンス（オン抵抗）を調整するため、各半導体装置１５１０，１５２０には、第１の実施の形態の半導体装置１０に搭載されるＺＱ試験回路２６及びＺＱ調整回路２７と同様の回路が設けられている。
【００８７】
このようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ＺＱ試験回路２６及びＺＱ調整回路２７は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にＺＱ試験回路２６及びＺＱ調整回路２７を設けることにより、各半導体装置に間における出力ドライバーのインピーダンス（オン抵抗）のバラツキを低減、精度向上を実現することができる。
【００８８】
次に、図１６を参照して、本発明の第３の実施の形態に係るシステムについて説明する。ここでは、図１５のシステムと異なる点について説明する。
【００８９】
図１６のシステムに含まれる第１の半導体装置１５１０−１は、ＺＱ調整回路２７を持たない。その代わり、第１の半導体装置１５１０−１のＺＱ試験回路２６は、第２の半導体装置（コントローラ）１５２０のＺＱ調整回路２７に接続されている。換言すると、本実施の形態に係るシステムでは、一の半導体装置が備えるＺＱ調整回路２７を、他の１以上の半導体装置と共用する。
【００９０】
第１の半導体装置１５１０−１の出力ドライバーのインピーダンス調整は、第２の半導体装置１５２０のＺＱ調整回路２７の記憶部に記憶されている制御情報に基づいて行われる。即ち、第２の半導体装置１５２０のＺＱ調整回路２７に記憶されている制御情報に基づいて、第１の半導体装置１５１０−１に含まれるフロントエンド・インタフェースに含まれる出力ドライバーのインピーダンスを制御する。
【００９１】
詳細には、このシステムを製造するベンダーが、その試験工程において、半導体装置１と半導体装置２のそれぞれのＺＱ試験回路２６，２７のレプリカ回路を使用して第１のキャリブレーションにて夫々得られた複数のテーブルパラメータを、半導体装置２のＺＱ調整回路２７に格納する。複数のテーブルパラメータは、それぞれ製造条件が異なり電気的特性が異なる半導体装置１と２の出力ドライバーに対応するものである。半導体装置１と半導体装置２のそれぞれのＺＱ端子には、前述の試験治具が試験時のみ接続される。ＺＱ調整回路２７は、制御信号発行回路１５２１が発行する半導体装置に対応したテーブルパラメータの情報を対応するＺＱ試験回路に与える。各ＺＱ試験回路は、第２キャリブレーション時に対応するレプリカ回路を使用することなく、ＺＱ調整回路から与えられた情報に従って対応する出力ドライバーのインピーダンス値の調整を行う。このシステムにおいては同一基板状に半導体装置１と２が搭載されることから、温度検出回路は、少なくとも半導体装置２のＺＱ調整回路に搭載される。半導体装置１に対して、更に詳細な温度の精度を要求する場合、半導体装置１内のＺＱ試験回路２６に温度検出機能を備えても良い。
【００９２】
このように、第２の半導体装置１５２０が備えるＺＱ調整回路２７を他の第１の半導体装置１５１０−１と共用するようにしたことで、第１の半導体装置１５１０−１のウエハーテスト工程におけるＺＱ調整回路のトリミング工程が不要になる。これにより、半導体装置１の製造コストを削減することができる。
【００９３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。
【００９４】
例えば、上記実施の形態では、半導体装置１として半導体メモリ（ＤＲＡＭ）の場合について開示をしたが、本願の基本的技術思想はこれに限られず、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等のそれぞれが多様な機能を有する半導体製品全般に、本発明が適用できる。半導体装置１と２は、前記多様な機能の複数の半導体装置の組み合わせが可能である。また、本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、上記実施の形態ではトランジスタとしてＭＯＳを示したが、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であればよい。つまり、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを利用することができる。さらに、半導体装置には、バイポーラ型トランジスタを一部含んでいても良い。
【００９５】
更に、ＺＱ試験回路、ＺＱ調整回路等の回路形式は、実施の形態に開示する回路形式に限られない。
【００９６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９７】
１０    半導体装置
１１    内部クロック発生回路
１２    コマンドデコーダ
１３    制御回路
１４    モードレジスタ
１５    ロウアドレスバッファ
１６    カラムアドレスバッファ・バーストカウンタ
１７    ロウデコーダ
１８    メモリセルアレイ
１９    センスアンプ
２０    カラムデコーダ
２１    データ制御回路
２２    ラッチ回路
２３    ＤＬＬ
２４    ＤＱ入出力回路
２５    ＤＱＳ入出力回路
２６    ＺＱ試験回路
２６−１    チップ内ＰＭＯＳキャリブレーション回路
２６−２    チップ内ＮＭＯＳキャリブレーション回路
２７    ＺＱ調整回路
２８    ＺＱ端子
２０１    ＺＱパッド
２０２    レプリカ回路
２０３    比較器
２０４    カウンター回路
２０５    外部ＰＭＯＳキャリブレーション回路
２０６    外部抵抗
２０７    定電圧源
２０８    ＰＭＯＳトランジスタ
２０９    切り替えスイッチ
２１１    ＺＱパッド
２１２    レプリカ回路
２１３    比較器
２１４    カウンター回路
２１５    外部ＮＭＯＳキャリブレーション回路
２１６    外部抵抗
２１７    定電圧源
２１８    ＮＭＯＳトランジスタ
２１９    切り替えスイッチ
３０１    参照電圧発生回路
３０２    バイアス電位発生回路
３０３    比較回路
３０４    出力温度レジスター
３０５    出力サイズＲＯＭ
３１１    定電圧発生部
３１２    分圧回路
３２１    ＮＭＯＳトランジスタ
３３１    ＰＭＯＳトランジスタ
３３２    ＮＭＯＳトランジスタ
３３３    定電流源
３４１    ＮＡＮＤ回路
３４２    遅延回路
６０１，６０２，６０３    レプリカバッファ
８０１    プルアップ側出力ドライバー
８０２    プルダウン側出力ドライバー
１５１０    第１の半導体装置
１５１０−１    第１の半導体装置
１５１１    メモリセル
１５１２    バックエンド・インタフェース
１５１３    フロントエンド・インタフェース
１５２０    第２の半導体装置
１５２１    制御信号発行回路
１５２２    データ処理回路
１５３１    コマンドバス
１５３２    データ入出力バス
【図１】
2011101143.tif 000003
【図２】
2011101143.tif 000004
【図３】
2011101143.tif 000005
【図４】
2011101143.tif 000006
【図５】
2011101143.tif 000007
【図６】
2011101143.tif 000008
【図７】
2011101143.tif 000009
【図８】
2011101143.tif 000010
【図９】
2011101143.tif 000011
【図１０】
2011101143.tif 000012
【図１１】
2011101143.tif 000013
【図１２】
2011101143.tif 000014
【図１３】
2011101143.tif 000015
【図１４】
2011101143.tif 000016
【図１５】
2011101143.tif 000017
【図１６】
2011101143.tif 000018
【手続補正書】
【提出日】平成22年10月6日(2010.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記電圧条件は、前記第１の外部端子に接続され、前記出力ドライバーに含まれる第１のトランジスタのソース端子−ドレイン端子間の電圧であり、前記ソース端子−ドレイン端子間の電圧は、前記出力ドライバーが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である、ことを特徴とする請求項１に記載されたキャリブレーション方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
第１及び第２の外部端子と、
前記第１の外部端子に接続され、出力トランジスタを含む出力ドライバーと、
レプリカ回路と、
比較器と、
制御回路と、を備え、
前記出力ドライバーは、Ｈｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路と、Ｌｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と、を含み、
前記レプリカ回路は、前記プルアップ回路又は前記プルダウン回路と同一の構成であり、前記第２の外部端子と、前記第１の電圧と前記第２の電圧のいずれか一方に対応する第１の電源端子との間に接続され、
前記比較器は、前記第２の外部端子の電圧と、前記第１の電圧と前記第２の電圧のいずれか他方に対応する第２の電源端子の電圧とを比較し、
前記制御回路は、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御し、
前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされる、ことを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
前記コマンドは、前記出力ドライバーを使用せず前記出力ドライバーを非活性に制御する前記半導体装置のオペレーションコマンドである、ことを特徴とする請求項１４に記載された半導体装置。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
更に、前記第２の半導体装置は、前記第１の半導体装置が有するレプリカ回路、比較器、制御回路にそれぞれ対応する第１のレプリカ回路、第１の比較器、第１の制御回路を含み、
前記コマンド発行回路は、前記第１の制御回路に接続される、ことを特徴とする請求項１７に記載されたシステム。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１９
【補正方法】変更
【補正の内容】
【請求項１９】
第１と第２の半導体装置を備え、
前記第１と第２の半導体装置は、それぞれ、
第１及び第２の外部端子と、
前記第１の外部端子に接続され、出力トランジスタを含む出力ドライバーと、
レプリカ回路と、
比較器と、
制御回路と、を備え、
前記出力ドライバーは、Ｈｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路と、前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と、を含み、
前記レプリカ回路は、前記プルアップ回路又は前記プルダウン回路と同一の構成であり、前記第２の外部端子と、前記第１の電圧と前記第２の電圧のいずれか一方に対応する第１の電源との間に接続され、
前記比較器は、前記第２の外部端子の電圧と、前記第１の電圧と前記第２の電圧のいずれか他方に対応する第２の電源の電圧とを比較し、
前記制御回路は、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御し、
前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされ、
更に、前記第２の半導体装置は、前記第１と第２の半導体装置の夫々の出力ドライバーのインピーダンス値を調整するテーブルパラメータを記憶する記憶部を有する調整回路を有し、
前記第２の半導体装置の調整回路が出力する出力信号は、前記第１の半導体装置の制御回路に供給され、
前記第１の半導体装置の制御回路は、前記第２の半導体装置の調整回路が出力する情報によって前記第１の半導体装置のレプリカ回路を使用することなく前記第１の半導体装置の出力ドライバーのインピーダンス値を調整する、ことを特徴とするシステム。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の第２の実施の形態に係る半導体装置は、第１及び第２の外部端子と、前記第１の外部端子に接続され、出力トランジスタを含む出力ドライバーと、レプリカ回路と、比較器と、制御回路と、を備え、前記出力ドライバーは、Ｈｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路と、Ｌｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と、を含み、前記レプリカ回路は、前記プルアップ回路又は前記プルダウン回路と同一の構成であり、前記第２の外部端子と、前記第１の電圧と前記第２の電圧のいずれか一方に対応する第１の電源端子との間に接続され、前記比較器は、前記第２の外部端子の電圧と、前記第１の電圧と前記第２の電圧のいずれか他方に対応する第２の電源端子の電圧とを比較し、前記制御回路は、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御し、前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされる、ことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の第３の実施の形態に係るシステムは、第１と第２の半導体装置を備え、前記第１と第２の半導体装置は、それぞれ、第１及び第２の外部端子と、前記第１の外部端子に接続され、出力トランジスタを含む出力ドライバーと、レプリカ回路と、比較器と、制御回路と、を備え、前記出力ドライバーは、Ｈｉｇｈデータに対応する第１の電圧を前記第１の外部端子へ出力するプルアップ回路と、前記出力トランジスタが出力するＬｏｗデータに対応する第２の電圧を前記第１の外部端子へ出力するプルダウン回路と、を含み、前記レプリカ回路は、前記プルアップ回路又は前記プルダウン回路と同一の構成であり、前記第２の外部端子と、前記第１の電圧と前記第２の電圧のいずれか一方に対応する第１の電源との間に接続され、前記比較器は、前記第２の外部端子の電圧と、前記第１の電圧と前記第２の電圧のいずれか他方に対応する第２の電源の電圧とを比較し、前記制御回路は、前記比較器の出力に応じて前記レプリカ回路のインピーダンス値を制御し、前記出力ドライバーのインピーダンス値が、前記制御回路により前記レプリカ回路のインピーダンス値にマッチングされ、更に、前記第２の半導体装置は、前記第１と第２の半導体装置の夫々の出力ドライバーのインピーダンス値を調整するテーブルパラメータを記憶する記憶部を有する調整回路を有し、前記第２の半導体装置の調整回路が出力する出力信号は、前記第１の半導体装置の制御回路に供給され、前記第１の半導体装置の制御回路は、前記第２の半導体装置の調整回路が出力する情報によって前記第１の半導体装置のレプリカ回路を使用することなく前記第１の半導体装置の出力ドライバーのインピーダンス値を調整する、ことを特徴とする。