(57)【要約】      （修正有）【課題】２以上の半導体チップが積層されているスタックパッケージの製造方法を提供する。【解決手段】基板１１０上面エッジに形成されるソルダーボール１５０ａを含んで半導体チップ２２０ａをモールディングした後、グラインド工程を実施して半導体チップを薄く作り、ソルダーボールの一部を露出させる。そして、上部パッケージの基板下面にもソルダーボール２８０を形成して下部パッケージが露出されているソルダーボール１５０ａに相互接触するように積層させる。そして、積層されている下部パッケージ及び上部パッケージに対してリフロー工程を実施することによって上部パッケージ及び下部パッケージを物理的に完全に連結させる。【選択図】図１２
2011101044.tif 000002
【特許請求の範囲】
【請求項１】
スタックパッケージにおいて、
前記スタックパッケージは第１パッケージ及び前記第１パッケージの上部に積層されている第２パッケージを含む２つ以上のパッケージを含み、
前記第１パッケージは、
上面及び下面を有する第１基板と、
回路が形成されている活性面と前記活性面の反対側面とを有し、前記活性面が前記第１基板の上面に向かうように前記第１基板の上面に搭載されている第１半導体チップと、
前記第１基板の上面に形成されて前記第１基板と電気的に連結される多数の内部ソルダーボールと、
前記第１基板の下面に形成されている多数の外部ソルダーボールと、を含み、
前記第１半導体チップと前記多数の内部ソルダーボールとは第１エポキシによってモールディングされており、前記第１半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第１半導体チップは高さが同じであり、前記多数の内部ソルダーボールは露出された接触部を有し、
前記第２パッケージは、
上面及び下面を有する第２基板と、
回路が形成されている活性面と前記活性面の反対面とを有し、前記活性面が前記第２基板の上面に向かうように前記第２基板の上面に搭載されている第２半導体チップと、
前記第２基板の下面に形成されており、前記第１基板の多数の内部ソルダーボールと電気的に連結される多数の外部ソルダーボールと、
前記第２半導体チップを封止する第２エポキシと、を含み、
前記第１基板は多数のランドパッド及び前記多数のランドパッドの外側に形成されている多数の配線パッドを具備し、
前記多数の配線パッドは前記第１基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、
前記多数のランドパッドは前記第１基板の下面の上に形成されている多数のスルーホールによって前記第１基板の下面の上に露出され、
前記第１パッケージと前記第２パッケージとの間には、前記外部ソルダーボールによって隙間が形成され、
前記第２基板は多数のランドパッド及び前記多数のランドパッドと一対一に対応して電気的に連結されている多数の配線パッドを含み、
前記多数の配線パッドは前記第２基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有することを特徴とするスタックパッケージ。
【請求項２】
前記第２パッケージの前記多数の外部ソルダーボールは前記第２基板の下部グルーブ上に形成されていることを特徴とする請求項１に記載のスタックパッケージ。
【請求項３】
前記第２パッケージは前記第２基板の上面に形成されている多数の内部ソルダーボールをさらに含み、
前記第２基板の前記多数の内部ソルダーボールは前記第２半導体チップを封止する第２エポキシモールディング化合物によって封止されており、
前記第１半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第１半導体チップとは同じ高さを有し、前記内部ソルダーボールは露出された接触部を有することを特徴とする請求項１または２に記載のスタックパッケージ。
【請求項４】
前記第２パッケージは前記第２基板の上面に形成されており、前記第２基板の前記多数の外部ソルダーボールと電気的に連結されていることを特徴とする請求項１〜３のいずれかに記載のスタックパッケージ。
【請求項５】
前記第１パッケージ及び前記第２パッケージはそれぞれフリップチップパッケージであることを特徴とする請求項１〜４のいずれかに記載のスタックパッケージ。
【請求項６】
前記スタックパッケージは前記第２パッケージ上に積層されており、前記第２パッケージと同じ構造を有する第３パッケージをさらに含むことを特徴とする請求項１〜５のいずれかに記載のスタックパッケージ。
【請求項７】
前記スタックパッケージは前記第３パッケージ上に積層されており、前記第２パッケージと同じ構造を有する第４パッケージをさらに含むことを特徴とする請求項６に記載のスタックパッケージ。
【請求項８】
スタックパッケージの製造方法において、
多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び前記第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、前記多数の第１内部ソルダーボール及び前記第１半導体チップは第１エポキシモールディング化合物によって封止されており、前記多数の第１内部ソルダーボールは露出された接触部を有し、前記第１半導体チップは前記第１基板の上面と対向する活性面と前記活性面の反対面を有する第１パッケージを準備する段階と、
第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び前記第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、前記第２半導体チップは前記第２基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、
前記第１基板の前記多数の第１内部ソルダーボールと前記第２外部ソルダーボールとを電気的に連結することによって前記第１パッケージ上に前記第２パッケージを積層する段階と、
前記第１パッケージ及び前記第２パッケージをリフローする段階と、
を含むスタックパッケージの製造方法。
【請求項９】
前記第１パッケージを準備する段階は前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物によって封止されている前記多数の第１内部ソルダーボールをグラインドする段階を含むことを特徴とする請求項８に記載のスタックパッケージの製造方法。
【請求項１０】
前記第２パッケージを準備する段階は前記第２半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項８または９に記載のスタックパッケージの製造方法。
【請求項１１】
前記第１パッケージを準備する段階は、
前記第１半導体チップを前記第１基板に接着させる段階と、
多数の配線パッドを露出させる前記第１基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、
前記第１エポキシモールディング化合物の高さが前記第１半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第１エポキシモールディング化合物を使用して前記第１半導体チップ及び前記内部ソルダーボールを封止する段階と、
前記内部ソルダーボールが露出されるまで前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物とをグラインドする段階と、
前記第１基板の多数のランドパッドを露出させる多数のスルーホールと前記第１基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、
を含むことを特徴とする請求項９に記載のスタックパッケージの製造方法。
【請求項１２】
前記グラインドする段階は、前記多数の外部端子接続用外部ソルダーボールを形成する段階以後に行うことを特徴とする請求項１１に記載のスタックパッケージの製造方法。
【請求項１３】
前記第２パッケージを準備する段階は、
前記第２基板上に前記第２半導体チップを接着させる段階と、
前記第２エポキシモールディング化合物が前記第２半導体チップの上面高さ以上の高さになるように前記第２エポキシモールディング化合物を使用して前記第２半導体チップを封止する段階と、
前記第２半導体チップの前記活性面の反対面をグラインドする段階と、
前記第２基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項１０に記載のスタックパッケージの製造方法。
【請求項１４】
前記第２パッケージを準備する段階は、
前記第２半導体チップを封止する段階以前に前記第２基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、
前記グラインドする段階は前記第２パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項１３に記載のスタックパッケージの製造方法。
【請求項１５】
前記スタックパッケージの製造方法は前記第２パッケージ上に前記第２パッケージと同じ構造を有する第３パッケージを積層して前記第２パッケージと連結する段階をさらに含むことを特徴とする請求項１４に記載のスタックパッケージの製造方法。
【請求項１６】
前記スタックパッケージの製造方法は前記第３パッケージ上に前記第２パッケージと同じ構造を有する第４パッケージを積層して前記第３パッケージと連結する段階をさらに含むことを特徴とする請求項１５に記載のスタックパッケージの製造方法。
【請求項１７】
スタックパッケージの製造方法において、
多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び前記第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、前記多数の第１内部ソルダーボール及び前記第１半導体チップは第１エポキシモールディング化合物によって封止されており、前記多数の第１内部ソルダーボールは露出された接触部を有し、前記第１半導体チップは前記第１基板の上面と対向する活性面と前記活性面の反対面とを有する第１パッケージを準備する段階と、
第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び前記第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、前記第２半導体チップは前記第２基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、
前記第１基板の前記多数の第１内部ソルダーボールと前記第２外部ソルダーボールとを電気的に連結することによって前記第１パッケージ上に前記第２パッケージを積層する段階と、
前記第１パッケージ及び前記第２パッケージをリフローする段階と、
前記第２半導体チップの活性面の反対面をグラインドする段階と、
を含むスタックパッケージの製造方法。
【請求項１８】
前記第１パッケージを準備する段階は前記第１半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項１７に記載のスタックパッケージの製造方法。
【請求項１９】
前記第１パッケージを準備する段階は、
前記第１半導体チップを前記第１基板に接着させる段階と、
多数の配線パッドを露出させる前記第１基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、
前記第１エポキシモールディング化合物の高さが前記第１半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第１エポキシモールディング化合物を使用して前記第１半導体チップ及び前記内部ソルダーボールを封止する段階と、
前記内部ソルダーボールが露出されるまで前記第１半導体チップの活性面の反対面と前記第１エポキシモールディング化合物とをグラインドする段階と、
前記第１基板の多数のランドパッドを露出させる多数のスルーホールと前記第１基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、
を含むことを特徴とする請求項１８に記載のスタックパッケージの製造方法。
【請求項２０】
前記グラインドする段階は、前記多数の外部端子接続用外部ソルダーボールを形成する段階以後に行うことを特徴とする請求項１９に記載のスタックパッケージの製造方法。
【請求項２１】
前記第２パッケージを準備する段階は、
前記第２基板上に前記第２半導体チップを接着させる段階と、
前記第２エポキシモールディング化合物が前記第２半導体チップの上面以上の高さになるように前記第２エポキシモールディング化合物を使用して前記第２半導体チップを封止する段階と、
前記第２半導体チップの前記活性面の反対面をグラインドする段階と、
前記第２基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、
を含むことを特徴とする請求項１７〜２０のいずれかに記載のスタックパッケージの製造方法。
【請求項２２】
前記第２パッケージを準備する段階は、
前記第２半導体チップの封止段階以前に前記第２基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、
前記グラインド段階は前記第２パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項２１に記載のスタックパッケージの製造方法。
【請求項２３】
前記スタックパッケージの製造方法は前記第２パッケージ上に前記第２パッケージと同じ構造を有する第３パッケージを積層して前記第２パッケージと連結する段階をさらに含むことを特徴とする請求項２２に記載のスタックパッケージの製造方法。
【請求項２４】
前記スタックパッケージの製造方法は前記第３パッケージ上に前記第２パッケージと同じ構造を有する第４パッケージを積層して前記第３パッケージと連結する段階をさらに含むことを特徴とする請求項２３に記載のスタックパッケージの製造方法。
【請求項２５】
半導体チップパッケージにおいて、
上面及び下面を有する第１基板と、
前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップと、
前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボールと、
前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、を含む半導体チップパッケージ。
【請求項２６】
請求項２５に記載の半導体チップパッケージを含むスタックパッケージであって、
前記スタックパッケージは部分的にグラインドされている１つ以上の他の半導体チップパッケージをさらに含み、前記１つ以上の他の半導体チップパッケージのそれぞれは、
上面及び下面を有する第２基板と、
前記第２基板の上面に搭載されている部分的にグラインドされている１つ以上の半導体チップと、
前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、
前記半導体チップパッケージを前記１つ以上の他の半導体チップパッケージと電気的に連結するための多数のソルダーボールと、
を含むことを特徴とするスタックパッケージ。
【請求項２７】
前記１つ以上の他の半導体チップパッケージは前記第２基板の上面に形成されており、前記第２基板と電気的に連結されており、そのそれぞれが露出された接触部を含む、部分的にグラインドされている多数のソルダーボールをさらに含むことを特徴とする請求項２６に記載のスタックパッケージ。
【請求項２８】
スタックパッケージの製造方法において、
上面及び下面を有する第１基板、前記第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップ、前記第１基板の上面に形成されており、前記第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第１パッケージを準備する段階と、
上面及び下面を有する第２基板、前記第２基板の対面に搭載されている部分的にグラインドされている１つ以上の半導体チップ、及び前記部分的にグラインドされている１つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第２パッケージを準備する段階と、
前記第１パッケージを前記第２パッケージに連結するための多数のソルダーボールを準備する段階と、
前記第１基板の前記部分的にグラインドされている多数のソルダーボールと前記多数のソルダーボールとを連結して前記第１パッケージ上に前記第２パッケージを積層する段階と、
前記第１パッケージと前記第２パッケージとをリフローする段階と、
を含むスタックパッケージの製造方法。
【請求項２９】
前記多数のソルダーボールは前記第１パッケージの一部であることを特徴とする請求項２８に記載のスタックパッケージの製造方法。
【請求項３０】
前記多数のソルダーボールは第２パッケージの一部であることを特徴とする請求項２８に記載のスタックパッケージの製造方法。
【請求項３１】
前記第２パッケージは前記積層する段階及び前記リフローする段階以前に準備することを特徴とする請求項２８に記載のスタックパッケージの製造方法。
【請求項３２】
前記第２パッケージは前記積層する段階及び前記リフローする段階以後に準備することを特徴とする請求項２８に記載のスタックパッケージの製造方法。
【請求項３３】
請求項８に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
【請求項３４】
請求項１７に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
【請求項３５】
請求項２８に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックパッケージ及びその製造方法に係り、より具体的には、２以上の半導体チップが積層されているスタック半導体チップＢＧＡパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ ｐａｃｋａｇｅ ｗｉｔｈ ｓｔａｃｋｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｈｉｐｓ）及びその製造方法に関する。
【背景技術】
【０００２】
パッケージ工程は半導体チップを最終的に製品化する過程である。半導体チップパッケージは半導体チップを外部装置と電気的に連結させ、密封作業を通じて半導体チップを保護し、及び／または熱を発散させる役割をする。半導体チップを外部装置と電気的に連結させる方法は幾つかあるが、そのうち１つの方法がソルダーボールを利用するＢＧＡパッケージである。ＢＧＡパッケージは外部接続端子の数を増加させて高速に動作する高機能製品の生産を可能にする半導体パッケージ方法のうちで現在、代表的な手段として位置付けられている。
【０００３】
一方、半導体チップを含む電子機器などの装置は持続的に高性能化されており、これと同時に小型化及び軽量化されている趨勢である。このような趨勢は電子機器に使われる半導体チップの高性能化、小型化及び軽量化を要求している。前記した要求を充足させるために半導体パッケージ分野でも様々なパッケージ方法が導入されたが、例えばフリップチップパッケージ（ＦＣＰ）、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ：ＣＳＰ）またはマルチチップパッケージ（ＭＣＰ）などが広く使われている。
【０００４】
このうち、マルチチップパッケージは２つ以上の半導体チップを１つの基板に実装するパッケージ方法である。２つ以上の半導体チップは同じ類型の半導体チップであるか他の類型の半導体チップでありうる。そして、マルチチップパッケージでは各半導体チップを同一平面に平行に配列するか、それとも垂直方向に積層し続ける場合もある。このうち後者の方法はパッケージが占有している面積を縮められるためにＣＳＰが実現可能であり、したがって、電子機器の小型化傾向により一層適した方法といえる。
【０００５】
図１には従来技術によるスタック半導体チップパッケージが示されている。示されたスタック半導体チップパッケージは特許文献１に開示されているものであって、その構造を簡単に説明すれば、次の通りである。
【０００６】
図１を参照すれば、ボンディングパッド１１、１３が下部に向かう半導体チップ１０、１２がインナーリード２１、５１及びアウターリード２２、５２を有するリ―ドフレーム２０、５０上に絶縁性接着剤３０、３１によって接着されている。リ―ドフレーム２０、５０の下面中央には多数の突出部２３、５３が形成されている。エポキシモールディング化合物６０、６１が前記構造物を封止しているが、エポキシモールディング化合物６０、６１は半導体チップ１０、１２の側面及び上部まで覆っている。アウターリード２２、５２はエポキシモールディング化合物６０、６１の両側面を通じて露出され、突出部２３、５３の一部（例えば、図１に示されているように下面）も露出されている。アウターリード２２、５２には形成されている上部貫通孔２４と下部貫通孔５４とはパッケージ連結用ソルダーボール７０によって相互電気的に連結されている。そして、下部リ―ドフレーム５０の突出部には外部端子用ソルダーボール７１が搭載されている。
【０００７】
前記したスタック半導体チップパッケージは全体リ―ドフレームを同一形状に成形した状態で半導体チップが積層でき、積層された半導体チップ間の接合力を強化させうる長所がある。ところが、このようなスタック半導体チップパッケージは次のような短所も存在する。
【０００８】
まず、図１に示されているようにエポキシモールディング化合物がチップの上面まで覆っているゆえに、スタック半導体チップパッケージの高さがリ―ドフレーム及び半導体チップの厚さを合わせたものよりさらに厚い。これは全体半導体パッケージを厚くさせるために、厚さの薄い半導体パッケージを製造するのに障害要素として作用する。結局、従来技術によれば、スタック半導体チップパッケージの厚さはリ―ドフレーム（または基板）の厚さと半導体チップの厚さとを合わせたものよりさらに薄く製造できない。
【０００９】
また、パッケージ連結用ソルダーボールが外部環境に露出されている。すなわち、パッケージ連結手段がエポキシモールディング化合物によって密封されていない。したがって、従来技術によるスタック半導体チップパッケージを長時間使用する場合に信頼性が劣る。
【００１０】
特許文献２と特許文献３及び特許文献４にもスタック半導体チップパッケージ及びその製造方法に対する一例が開示されている。しかし、前記したスタック半導体チップパッケージも図１のスタック半導体チップパッケージのような短所を有している。それだけではなく、特許文献２に開示されている導電性ポストは製造コスト側面や製造工程の複雑性側面で量産ラインに適用するのが容易でないという短所もある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】韓国特許出願公開第２００１−００５６９３７号明細書
【特許文献２】米国特許出願公開第２００２−００６６９５２号明細書
【特許文献３】米国特許出願公開第２００３−００４２５６４号明細書
【特許文献４】米国特許第６,１９１,３７０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタックパッケージを提供するところにある。
【００１３】
本発明が解決しようとする他の技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタックパッケージの製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記した技術的課題を達成するために、本発明のスタックパッケージは、スタックパッケージにおいて、スタックパッケージは第１パッケージ及び第１パッケージの上部に積層されている第２パッケージを含む２つ以上のパッケージを含み、第１パッケージは、上面及び下面を有する第１基板と、回路が形成されている活性面と活性面の反対側面とを有し、活性面が第１基板の上面に向かうように第１基板の上面に搭載されている第１半導体チップと、第１基板の上面に形成されて第１基板と電気的に連結される多数の内部ソルダーボールと、第１基板の下面に形成されている多数の外部ソルダーボールと、を含み、第１半導体チップと多数の内部ソルダーボールとは第１エポキシによってモールディングされており、第１半導体チップの活性面の反対面と多数の内部ソルダーボールとはグラインドされて多数の内部ソルダーボールと第１半導体チップは高さが同じであり、多数の内部ソルダーボールは露出された接触部を有し、第２パッケージは、上面及び下面を有する第２基板と、回路が形成されている活性面と活性面の反対面とを有し、活性面が第２基板の上面に向かうように第２基板の上面に搭載されている第２半導体チップと、第２基板の下面に形成されており、第１基板の多数の内部ソルダーボールと電気的に連結される多数の外部ソルダーボールと、第２半導体チップを封止する第２エポキシと、を含み、第１基板は多数のランドパッド及び多数のランドパッドの外側に形成されている多数の配線パッドを具備し、多数の配線パッドは第１基板の上面に形成されている多数の上部グルーブによって露出される上面と第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、第２基板は多数のランドパッド及び多数のランドパッドと一対一に対応して電気的に連結されている多数の配線パッドを含み、多数の配線パッドは第２基板の上面に形成されている多数の上部グルーブによって露出される上面と第１基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、多数のランドパッドは第１基板の下面の上に形成されている多数のスルーホールによって第１基板の下面の上に露出され、第１パッケージと第２パッケージとの間には、外部ソルダーボールによって隙間が形成される。
【００１５】
前記した技術的課題を達成するために、本発明のスタックパッケージの製造方法は、多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、多数の第１内部ソルダーボール及び第１半導体チップは第１エポキシモールディング化合物によって封止されており、多数の第１内部ソルダーボールは露出された接触部を有し、第１半導体チップは第１基板の上面と対向する活性面と活性面の反対面を有する第１パッケージを準備する段階と、第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、第２半導体チップは第２基板の上面と対向する活性面と活性面の反対面とを有し、第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、第１基板の多数の第１内部ソルダーボールと第２外部ソルダーボールとを電気的に連結することによって第１パッケージ上に第２パッケージを積層する段階と、第１パッケージ及び第２パッケージをリフローする段階と、を含む。
【００１６】
前記した技術的課題を達成するために、本発明のスタックパッケージの他の製造方法は、多数の第１内部ソルダーボール、第１基板の上面に形成されている第１半導体チップ及び第１基板の下面に形成されている多数の第１外部ソルダーボールを含む第１パッケージを準備する段階であって、多数の第１内部ソルダーボール及び第１半導体チップは第１エポキシモールディング化合物によって封止されており、多数の第１内部ソルダーボールは露出された接触部を有し、第１半導体チップは第１基板の上面と対向する活性面と活性面の反対面とを有する第１パッケージを準備する段階と、第２基板の下面の上に形成されている多数の第２外部ソルダーボール及び第２基板の上面に形成されている第２半導体チップを含む第２パッケージを準備する段階であって、第２半導体チップは第２基板の上面と対向する活性面と活性面の反対面とを有し、第２半導体チップは第２エポキシモールディング化合物によって封止されている第２パッケージを準備する段階と、第１基板の多数の第１内部ソルダーボールと第２外部ソルダーボールとを電気的に連結することによって第１パッケージ上に第２パッケージを積層する段階と、第１パッケージ及び第２パッケージをリフローする段階と、第２半導体チップの活性面の反対面をグラインドする段階と、を含む。
【００１７】
前記した技術的課題を達成するために、本発明の半導体チップパッケージは、上面及び下面を有する第１基板と、第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップと、第１基板の上面に形成されており、第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボールと、部分的にグラインドされている１つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、を含む。
【００１８】
前記した技術的課題を達成するために、本発明の他のスタックパッケージは、上記の半導体チップパッケージを含むスタックパッケージであって、スタックパッケージは部分的にグラインドされている１つ以上の他の半導体チップパッケージをさらに含み、１つ以上の他の半導体チップパッケージのそれぞれは、上面及び下面を有する第２基板と、第２基板の上面に搭載されている部分的にグラインドされている１つ以上の半導体チップと、部分的にグラインドされている１つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、半導体チップパッケージを１つ以上の他の半導体チップパッケージと電気的に連結するための多数のソルダーボールと、を含む。
【００１９】
前記した技術的課題を達成するために、本発明のスタックパッケージの他の製造方法は、上面及び下面を有する第１基板、第１基板の上面に搭載されており、部分的にグラインドされている１つ以上の半導体チップ、第１基板の上面に形成されており、第１基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び部分的にグラインドされている１つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第１パッケージを準備する段階と、上面及び下面を有する第２基板、第２基板の対面に搭載されている部分的にグラインドされている１つ以上の半導体チップ、及び部分的にグラインドされている１つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第２パッケージを準備する段階と、第１パッケージを第２パッケージに連結するための多数のソルダーボールを準備する段階と、第１基板の部分的にグラインドされている多数のソルダーボールと多数のソルダーボールとを連結して第１パッケージ上に第２パッケージを積層する段階と、第１パッケージと第２パッケージとをリフローする段階と、を含む。
【発明の効果】
【００２０】
本発明によれば、チップスケールのスタックパッケージをより容易に製造できる。すなわち、本発明によれば、既存のパッケージ装置及びパッケージ方法を使用してスタックパッケージが製造できる。
【００２１】
さらに、本発明によれば、スタックパッケージの全体厚さをより薄く形成でき、その厚さも精密に制御できる。したがって、本発明によるスタックパッケージは高性能を発揮するだけでなく、モバイル機器のように軽く、薄い電子機器に有用に使われうる。
【００２２】
そして、上下パッケージを連結する手段が封止材またはフォトソルダーレジストなどによって完全に密封されるためにスタックパッケージの信頼性も高い。
【図面の簡単な説明】
【００２３】
【図１】従来技術によるスタック半導体チップパッケージに対する断面図である。
【図２】本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法を示すフローチャートである。
【図３】図２の第１パッケージ及び第２パッケージ準備段階を説明するためのフローチャートである。
【図４】本発明の他の実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法を示すフローチャートである。
【図５】図４の第２パッケージ準備段階を説明するためのフローチャートである。
【図６】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図７】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図８】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図９】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図１０】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図１１】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図１２】図２のフローチャートによるスタック半導体チップＢＧＡパッケージ及びその製造方法を説明するための断面図である。
【図１３】図５のフローチャートによる第２パッケージ準備段階を説明するための断面図である。
【発明を実施するための形態】
【００２４】
以下、添付された図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されうる。ここに紹介される実施の形態は本発明の技術的思想が徹底して完全に開示されうるように、そして当業者に本発明の思想が十分に伝わるように例示的に提供されたものである。図面において、層の厚さ及び／または領域のサイズは明確性を期するために誇張されたものである。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
【００２５】
図２には本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージ製造方法に対するフローチャートが示されている。
【００２６】
図２を参照すれば、まず第１パッケージ及び第２パッケージを準備する（Ｓ１１０）。ここで、第１パッケージはスタック半導体チップＢＧＡパッケージで下部に位置するパッケージとして、外部接続端子用ソルダーボールを含んでいる。そして、第２パッケージはスタック半導体チップＢＧＡパッケージで上部に位置するパッケージとして、外部ソルダーボールによって第１パッケージの内部ソルダーボールと電気的に連結される。
【００２７】
図３には図２の第１パッケージ及び第２パッケージ準備段階（Ｓ１１０）をより詳細に示すフローチャートが示されている。そして、図６ないし図１１には前記第１パッケージ及び第２パッケージ準備段階（Ｓ１１０）に対する断面図が示されている。図６ないし図１１に示されている半導体チップパッケージは第１パッケージだけでなく第２パッケージにも適用されるが、単純化のために１つの半導体チップパッケージのみを図示した。
【００２８】
まず、図３及び図６を参照して説明すると、基板１１０、２１０に接着剤１３０、２３０を使用して半導体チップ１２０、２２０を接着する（Ｓ１１１）。接着剤１３０、２３０は通常的に絶縁物質を使用する。半導体チップ１２０、２２０の回路形成面、すなわちボンディングパッド（図示せず）の形成面が下向きになるように半導体チップ１２０、２２０を基板１１０、２１０に接着させる。したがって、フリップチップパッケージ（ＦＣＰ）も本実施の形態に適用可能である。
【００２９】
本明細書で基板１１０、２１０とする場合には絶縁基板１１２、２１２、ランドパッド１１４、２１４、フォトソルダーレジスト（ＰＳＲ）１１６、２１６及び／または配線パッド１１５、２１５を含む全体構造物を指す。絶縁基板１１２、２１２を形成する物質は半導体パッケージ分野で印刷回路基板（ＰＣＢ）の絶縁基板用として使われるものであれば、特別な制限がない。例えば、絶縁基板１１２、２１２はエポキシ樹脂などのような硬化されたプラスチック絶縁物質かポリイミドフィルムのような柔軟な物質でありうる。
【００３０】
絶縁基板１１２、２１２はその内部にボンディングワイヤーが通過するための開口部及び配線パッド１１５、２１５を露出させるための凹部を有するが、ここで、凹部によって形成される空間は上部溝Ｒ１である。上部溝Ｒ１は基板１１０、２１０のエッジに形成されているが、例えば、両側面のエッジにのみ形成されうる。
【００３１】
そして、絶縁基板１１２、２１２の一方面またはその内部には配線が存在する。本実施の形態による基板１１０、２１０は配線としてランドパッド１１４、２１４及び配線パッド１１５、２１５を含むが、絶縁基板１１２、２１２の下面に形成されている。ランドパッド１１４、２１４は外部端子接続用ソルダーボールと連結される配線の一部分であり、配線パッド１１５、２１５は第１パッケージ及び第２パッケージを電気的に連結して、第２パッケージが外部端子と電気的に連結させる配線の一部である。
【００３２】
配線のパターン形態は第１パッケージ及び第２パッケージが相異なる。例えば、第１パッケージの配線パターン形態は特別な制限はなく、従来のＢＧＡパッケージ用基板に形成されているあらゆる形態の配線パターンでありうる。しかし、第２パッケージの配線パターン形態は第２パッケージのランドパッド２１４と配線パッド２１５とが一対一に対応し、電気的に相互連結されている形態でもよい。
【００３３】
絶縁基板１１２、２１２の下面にはフォトソルダーレジスト１１６、２１６が形成されている。フォトソルダーレジスト１１６、２１６はランドパッド１１４、２１４及び配線パッド１１５、２１５を露出させる凹部を含むが、ランドパッド１１４、２１４を露出させる凹部空間はスルーホールＲ３、そして配線パッド１１５、２１５を露出させる凹部空間は下部溝Ｒ２である。下部溝Ｒ２の位置は上部溝Ｒ１の位置に対応する。しかし、第２パッケージのフォトソルダーレジスタ２１６にはランドパッド２１４を露出させるスルーホールＲ３は形成されていない場合もある。
【００３４】
次いで、図３及び図６を参照すれば、半導体チップ１２０、２２０のボンディングパッド（図示せず）と基板１１０、２２０の配線を金線のようなワイヤーで連結するワイヤーボンディングを実施する（Ｓ１１２）。ボンディングワイヤー１３５、２３５は基板１１０、２１０の開口部を通じて配線に連結される。そして、ボンディングワイヤー１３５、２３５を密封させるために保護材１４０、２４０を形成する。
【００３５】
次に、図３及び図７を参照すれば、基板１１０、２１０の上部溝Ｒ１に内部ソルダーボール１５０、２５０を形成する（Ｓ１１３）。内部ソルダーボール１５０、２５０は、例えば、錫と鉛との合金で形成できる。そして、内部ソルダーボール１５０、２５０は半導体チップ１２０、２２０の上面の位置より低く形成することが望ましい。すなわち、基板１１０、２１０の上面から内部ソルダーボール１５０、２５０までの高さｈ２は基板１１０、２１０の上面から半導体チップ１２０、２２０の回路形成面の反対面までの高さｈ１より低く内部ソルダーボール１５０、２５０を形成することが望ましい。しかしながら、必ずしもこれに限定されるものではない。
【００３６】
内部ソルダーボール１５０、２５０を形成する工程は第１パッケージを準備する工程では必須的な工程である一方、第２パッケージを準備する工程では任意的な工程である（図３では点線でブロックを表示）。例えば、第２パッケージを準備する工程でも内部ソルダーボール２５０を形成すれば、第１パッケージ準備工程と第２パッケージ準備工程とが同一であるために量産工程に適するという長所がある。しかし、２個の半導体チップが積層されている２スタック半導体チップパッケージの場合には上部パッケージの内部ソルダーボール２５０は不要な構成要素であるために形成しなくても関係ない。
【００３７】
次に、図３及び図８を参照すれば、封止材１６０、２６０として半導体チップ１２０、２２０及び内部ソルダーボール１５０、２５０を密封するモールディング工程を実施する（Ｓ１１４）。モールディング工程ではトランスファモールディングのような従来技術によるモールディング方法が使用できる。この場合、封止材１６０、２６０は少なくとも内部ソルダーボール１５０、２５０の全部を密封させうる厚さに形成することが望ましい。しかし、示されたように必ずしも半導体チップ１２０、２２０の上面または内部ソルダーボール１５０、２５０の上面より厚く封止材１６０、２６０を形成する必要はない。
【００３８】
次に、図３及び図９を参照すれば、半導体チップ１２０、２２０の後面をグラインドする工程を実施する（Ｓ１１５）。半導体チップ１２０、２２０の後面は回路形成面の反対面である。前記したグラインド工程は内部ソルダーボール１５０ａが露出されるまで実施する。そして、内部ソルダーボールを具備しない第２パッケージの半導体チップをグラインドする場合には半導体チップ２２０の回路に損傷を与えない程度に半導体チップをグラインドする場合もある。グラインド工程の結果、基板１１０、２１０の上面で半導体チップ１２０、２２０の上面までの高さｈ１及び基板１１０、２１０の上面で内部ソルダーボール１５０までの高さｈ２より低い高さｈ３を有する半導体チップ１２０ａ、２２０ａ及び内部ソルダーボール１５０ａ、２５０ａが作られる。
【００３９】
前記したように、本実施の形態では半導体チップの後面をグラインドするためにスタック半導体チップパッケージの全体高さを低められる。そして、内部ソルダーボールを封止材で取り囲んだ後にグラインド工程を実施するために、接触面を除いては内部ソルダーボールが外部環境に露出されない。
【００４０】
図３及び図１０を参照すれば、基板１１０のスルーホール及び／または下部溝に外部端子接続用ソルダーボール１７０ａ、１７０ｂを形成する工程を実施する（Ｓ１１６）。前記工程は第１パッケージを準備する工程でのみ適用される工程である。スルーホールに形成された外部端子接続用ソルダーボール１７０ａはランドパッド１１４と連結され、第１パッケージの半導体チップ１２０ａに対する外部端子接続用ソルダーボールである。そして、下部溝に形成された外部端子接続用ソルダーボール１７０ｂは配線パッド１１５と連結され、第２パッケージの半導体チップ２２０ａに対する外部端子接続用ソルダーボールである。その結果、図１０に示されたような第１パッケージが準備される。
【００４１】
次に、図３及び図１１を参照すれば、基板の下部溝に外部ソルダーボール２８０を形成する工程を実施する（Ｓ１１６）。前記工程は第２パッケージを準備する工程でのみ適用される工程である。外部ソルダーボール２８０はその上側に配線パッド２１５と連結され、配線パッド２１５と一対一に対応するランドパッド２１４と電気的に連結される。その結果、図１１に示されたような第２パッケージが準備される。
【００４２】
さらに図２を参照すれば、本発明の一実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法は前記段階で準備された第１パッケージ上に前記段階で準備された第２パッケージを積層する（Ｓ１２０）。この時、図１２に示されているように、前記第１パッケージの内部ソルダーボール１５０ａと前記第２パッケージの外部ソルダーボール２８０とを相互接触可能にする。
【００４３】
次に、積層されている第１パッケージ及び第２パッケージに対してリフロー工程を実施する（Ｓ１３０）。リフロー工程は前記内部ソルダーボール１５０ａと前記外部ソルダーボール２８０とに適正な熱を加えて若干溶融させた後、冷却させて両方を完全に接着させるための工程である。その結果、２個の半導体チップが積層されているスタック半導体チップＢＧＡパッケージが完成される。
【００４４】
図４には、本発明の他の実施の形態によるスタック半導体チップＢＧＡパッケージの製造方法に対するフローチャートが示されている。図４を参照すれば、前記した実施の形態と同じく、まず第１パッケージ及び第２パッケージを準備する（Ｓ２１０）。ここで、第１パッケージはスタック半導体チップＢＧＡパッケージで下部に位置するパッケージであって、外部接続端子用ソルダーボールを含んでいる。そして、第２パッケージはスタック半導体チップＢＧＡパッケージで上部に位置するパッケージであって、外部ソルダーボールによって第１パッケージの内部ソルダーボールと電気的に連結される。本実施の形態で、第１パッケージを準備する段階（Ｓ２１０）は前記した第１の実施の形態の第１パッケージ準備段階（Ｓ１１０）と同じ方法、すなわち、図３に示されているフローチャートが同一に適用されるので、ここでは説明を省略する。
【００４５】
図５には、図４の第２パッケージ準備段階（Ｓ２１０）をさらに詳細に示すフローチャートが示されている。図５のフローチャートには図６ないし図８及び図１３の断面図が順次に適用でき、ここで第１の実施の形態と同じ工程段階は簡略に説明する。
【００４６】
まず図５及び図６を参照すれば、基板２１０上に絶縁性接着剤２３０を使用して半導体チップ２２０を接着する（Ｓ２１１）。半導体チップ２２０は回路形成面が基板２１０に向かうように付着する。そして、ワイヤーボンディング工程を実施し、ボンディングされたワイヤー２３５は保護材２４０で密封する（Ｓ２１２）。次に、図５及び図７を参照すれば、基板２１０の上部溝Ｒ１に内部ソルダーボール２５０を形成する（Ｓ２１３）。しかし、前記したように第２パッケージで内部ソルダーボール２５０を形成する工程は省略することもできる。次に、図５及び図８を参照すれば、封止材２６０を使用して半導体チップ２２０及び／または内部ソルダーボール２５０をモールディングする（Ｓ２１４）。
【００４７】
次に、図５及び図１３を参照すれば、基板２１０の下部溝Ｒ２に外部ソルダーボール２８０を形成する。すなわち、本実施の形態では半導体チップ２２０に対するグラインド工程を実施せずに外部ソルダーボール２８０を形成する工程を先に実施する。その結果、第２パッケージを準備する工程が完了される。
【００４８】
再び、図４を参照すれば、準備された第１パッケージ上に第２パッケージを積層させる（Ｓ２２０）。この場合にも第１パッケージの内部ソルダーボール１５０ａ及び第２パッケージの外部ソルダーボール２８０を相互接触可能にする。次に、積層されている第１パッケージ及び第２パッケージに対してリフロー工程を実施する（Ｓ２３０）。次いで、図４を参照すれば、第２パッケージに対するグラインド工程を最終的に実施する（Ｓ２４０）ことによって、本実施の形態によるスタック半導体チップＢＧＡが完成される。
【００４９】
このように、本実施の形態では第２パッケージに対するグラインド工程はパッケージを積層した後で実施する。このように、グラインド工程を最後に実施すれば、積層されているパッケージ全体を使用してその上部半導体チップに対してグラインドするために、被処理対象の厚さが以前の実施の形態での被処理対象の厚さより厚く、したがって、グラインド工程をさらに容易に実施できる。そして、グラインド工程で除去する半導体チップの量をより精密に制御できる。
【００５０】
当業者なら分かるように、たとえ本発明の実施の形態が２つの半導体チップを含むスタック半導体チップパッケージについて開示されていても、３つ以上のスタック半導体チップパッケージについても同様に適用できる。
【００５１】
本発明の実施の形態で、様々な半導体チップパッケージの準備段階、グラインド段階、積層段階及びリフロー段階の多様な組合せについて開示したが、本実施の形態に開示されていない順に前記した段階を組み合わせることもでき、このような組合せも全て本発明の技術的範囲内に含まれることはもちろんである。
【符号の説明】
【００５２】
１１０  基板、
１１２  絶縁基板、
１１４  ランドパッド、
１１５  配線パッド、
１１６  フォトソルダーレジスト、
１５０ａ、２５０ａ  内部ソルダーボール、
１３５  ボンディングワイヤー、
１４０  保護材、
１７０ａ、１７０ｂ  外部端子接続用ソルダーボール、
２２０ａ  半導体チップ、
２３０  接着剤、
２８０  外部ソルダーボール。
【図１】
2011101044.tif 000003
【図２】
2011101044.tif 000004
【図３】
2011101044.tif 000005
【図４】
2011101044.tif 000006
【図５】
2011101044.tif 000007
【図６】
2011101044.tif 000008
【図７】
2011101044.tif 000009
【図８】
2011101044.tif 000010
【図９】
2011101044.tif 000011
【図１０】
2011101044.tif 000012
【図１１】
2011101044.tif 000013
【図１２】
2011101044.tif 000014
【図１３】
2011101044.tif 000015