(57)【要約】【課題】  現存するＡ／Ｄ変換器よりも回路構成が簡易で高速にＡ／Ｄ変換できかつ回路規模の削減を可能とするＡ／Ｄ変換器を得る。【解決手段】  アナログ入力電圧Ｖinと基準電位Ｖref1〜Ｖref4とをそれぞれ比較して各ビット出力Ｄ1 〜Ｄ4 を導出する比較器１１４，１２４，１３４，１４４からなる比較部１０２と、基準電位Ｖref1〜Ｖref4のそれぞれの基本となる基本電位を生成する基本電位発生部１０１と、比較器１１４，１２４，１３４の各出力状態に応じてより下位のビットに相当する比較器１１４，１２４，１３４の基準電位Ｖref1〜Ｖref4を可変させるために、比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするフィードバック部１０３とを含む。【選択図】      図１
2011142417.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（ｎは２以上の整数）のＡ／Ｄ変換器であって、
アナログ入力電圧とｎ個の基準電位とをそれぞれ比較して各ビット出力を導出するｎ個の比較器からなる比較部と、
前記ｎ個の基準電位のそれぞれの基本となるｎ個の基本電位を生成する基本電位発生部と、
前記比較器の各出力状態に応じてより下位のビットに相当する比較器の前記基準電位を可変させるために、前記比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするフィードバック部と、
を含むことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記フィードバック部は、前記比較器の各出力をより下位のビットに相当する比較器の基準電位側へそれぞれフィードバックする抵抗を有し、ｍビット目の比較器の出力はフィードバック抵抗Ｒm を介してより下位ビットの比較器の基準電位側へ接続されており、前記抵抗の各抵抗値Ｒm は、
Ｒm ＝２m-2  Ｒ    （ｍ＝１〜ｎの整数）
に設定されていることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記基本電位発生部は、前記ｎ個の基本電位の各々を前記比較器の基準電位側へそれぞれ供給するための電流調整抵抗を有し、前記電流調整抵抗の抵抗値Ｒamは、
【数２】
2011142417.tif 000004
（なお、ｍは３〜ｎの整数であり、Ｒa1＝Ｒa2＝０である）
に設定されていることを特徴とする請求項１または２記載のＡ／Ｄ変換器。
【請求項４】
前記比較器の各出力のレベルシフトをなすレベルシフト回路を更に含むことを特徴とする請求項１〜３いずれか記載のＡ／Ｄ変換器。
【請求項５】
アナログ入力電圧をｎビット（ｎは２以上の整数）のデジタル信号に変換するＡ／Ｄ変換方法であって、
前記アナログ入力電圧とｎ個の基準電位とをそれぞれｎ個の比較器により比較して各ビット出力を導出するステップと、
前記ｎ個の基準電位のそれぞれの基本となるｎ個の基本電位を生成する基本電位発生ステップと、
前記比較器の各出力状態に応じてより下位のビットに相当する比較器の前記基準電位を可変させるために、前記比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするフィードバックステップと、
を含むことを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換器及びＡ／Ｄ変換方法に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器とは、変換する電位範囲を定義（説明は最低電圧を０Ｖとした電位範囲とする）した上で、その範囲を２のｎ乗個の範囲に分解して、入力されるアナログ電圧の電位をデジタル値として読み替えるものである。現存するＡ／Ｄ変換の方式は多種存在するが、それぞれ一長一短であり、使用用途によって方式は選ばれている。
【０００３】
その一つとして、並列型Ａ／Ｄ変換器があり、その基本的な原理としては、変換電位範囲を２のｎ乗個に分解するために、２のｎ乗個の抵抗を用いて最高電圧を分圧することにより閾値を生成し、２のｎ乗個の領域を作り出すようになっている。そのために、比較器が２のｎ乗−１個必要となり、並列に処理できて高速な分だけ回路規模が巨大になっている（特許文献１参照）。
【０００４】
また、他の一つとして、逐次比較型Ａ／Ｄ変換器があり、その基本的な原理としては、同分解能を持つＤ／Ａ変換器を内包させて基準電位を生成することにより、２のｎ乗個に電位範囲を分解している。そのために、比較器は１つだけで良いが、Ｄ／Ａ変換器の出力をアナログ入力電圧に近づけるためには、入力電圧をサンプルホールド回路にて固定し、Ｄ／Ａ変換器が生成する基準電位を数回切り替えていく必要がある。よって、ｎビットのＡ／Ｄ変換には、ｎクロック分の周回動作が必要になり、デジタル出力が確定するまでに時間を要することになる（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１０１４１１号公報
【特許文献２】特開平７−０８６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、並列型Ａ／Ｄ変換器は、変換処理が高速で動作原理が簡単であるが、ｎビットのＡ／Ｄ変換のためには、ｎ−１個の比較器と、２のｎ乗本の比較器出力に応じて、ｎビット２進数出力に変換するエンコーダ回路が必要であり、回路規模の小型化が難しいという課題がある。
【０００７】
また、逐次比較型Ａ／Ｄ変換器は、Ｄ／Ａ変換器にて基準電位を生成するために、並列型に比べると比較器は１つで済み回路が小型になるものの、ｎビットのＡ／Ｄ変換にｎクロック分の周回動作が必要であり、変換に時間がかかるという課題がある。
【０００８】
本発明の目的は、現存するＡ／Ｄ変換器よりも回路構成が簡易で高速にＡ／Ｄ変換でき、かつ回路規模の削減が可能なＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明によるＡ／Ｄ変換器は、
ｎビット（ｎは２以上の整数）のＡ／Ｄ変換器であって、
アナログ入力電圧とｎ個の基準電位とをそれぞれ比較して各ビット出力を導出するｎ個の比較器からなる比較部と、
前記ｎ個の基準電位のそれぞれの基本となるｎ個の基本電位を生成する基本電位発生部と、
前記比較器の各出力状態に応じてより下位のビットに相当する比較器の前記基準電位を可変させるために、前記比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするフィードバック部と、
を含むことを特徴とする。
【００１０】
本発明によるＡ／Ｄ変換方法は、
アナログ入力電圧をｎビット（ｎは２以上の整数）のデジタル信号に変換するＡ／Ｄ変換方法であって、
前記アナログ入力電圧とｎ個の基準電位とをそれぞれｎ個の比較器により比較して各ビット出力を導出するステップと、
前記ｎ個の基準電位のそれぞれの基本となるｎ個の基本電位を生成するステップと、
前記比較器の各出力状態に応じてより下位のビットに相当する比較器の前記基準電位を可変させるために、前記比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするステップと、
を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、基本的な並列型Ａ／Ｄ変換器よりも比較器の数を大きく削減でき、また、エンコーダ回路も不要であるために、回路規模を削減できるという効果がある。更に、逐次比較型Ａ／Ｄ変換器のように周回動作を必要としないので、高速なＡ／Ｄ変換が可能であるという効果がある。更にはまた、回路が比較器と抵抗だけで構成できるので、比較的簡単に回路を作成することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態の回路図である。
【図２】図１の回路の動作を示すためのタイミング図である。
【図３】本発明の一般的な回路例を示す図である。
【図４】本発明の他の実施形態の回路図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照しつつ本発明の実施の形態について説明する。図１は本発明の一実施の形態の回路図であり、例えば、４ビットの分解能を持つＡ／Ｄ変換器の回路図を示している。
【００１４】
図１に示すこの回路は、分解可能最大電圧をＶt として、０ＶからＶt までの電位範囲を２の４乗個の範囲に分解し、アナログ入力電圧Ｖinを２進数の形でデジタル出力する回路である。
【００１５】
この図１に示す回路は、基本的には、３つのブロックに分けることができる。すなわち、４ビットの分解能を有するＡ／Ｄ変換器を構成するために、基本電位発生部１０１と、比較部１０２と、フィードバック部１０３とに分けることができる。
【００１６】
なお、図において、ブロック１〜４は、それぞれ出力されるデジタル信号Ｄ１〜Ｄ４であるＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最上位ビット）〜ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最下位ビット）の各ビットに対応する回路を示しているものとする。
【００１７】
基本電位発生部１０１は、比較部１０２を構成する比較器１１４，１２４，１３４，１４４の各基準電位Ｖref1〜Ｖref4の基本となる電位を生成するためのものである。
【００１８】
比較部１０２は、アナログ入力電圧Ｖin１００の電位をこれら基準電圧Ｖref1〜Ｖref4とそれぞれ比較する比較器１１４，１２４，１３４，１４４を並列に接続したものである。
【００１９】
フィードバック部１０３は、比較器１１４，１２４，１３４，１４４の各出力の状態によって、各ビットからみて、ＬＳＢ側の下位ビットにあたる全ての比較器の基準電位を可変させるためのものである。
【００２０】
基本電位発生部１０１は、変換可能最大電圧をＶt としたときに、この電圧Ｖt を、それぞれ一対の分圧抵抗１１２ａ及び１１２ｂ、１２２ａ及び１２２ｂ、１３２ａ及び１３２ｂ、１４２ａ及び１４２ｂの各バランスにより分圧して、Ｖt ／２の電位を生成する。この場合における全ての分圧抵抗の抵抗値は等しくＲとする。これら各一対の分圧抵抗によりそれぞれ生成された電位は、電流調整抵抗１１３，１２３，１３３，１４３をそれぞれ通して対応する比較器１１４，１２４，１３４，１４４の各反転入力に入力されている。
【００２１】
ここで、電流調整抵抗１１３，１２３，１３３，１４３の各抵抗値Ｒa1，Ｒa2，Ｒa3，Ｒa4は、一般的にＲam（ｍ＝１，２，３，４）と表記すると、下記の式（１）に準ずる値に設定されているものとする。
【数１】
2011142417.tif 000003
なお、上式において、Ｒi は後述する式（２）となる。また、図１の例（４ビット）では、上記式（１）のｍは３，４であり、Ｒa1＝Ｒa2＝０となる。
【００２２】
比較部１０２においては、ＬＳＢ（最下位ビット）であるＤ４に相当するブロック４を例にとると、比較器１４４によってアナログ入力電圧Ｖin１００と基準電位Ｖref4とが比較される。この基準電位Ｖref4は、基本電位発生部１０１から流れてくる電流１４５ａとフィードバック部１０３から流れてくる電流１４５ｂとによって生成される電位である。この比較器１４４は、アナログ入力電圧Ｖin１００が基準電位Ｖref4よりも大きい場合にはＶt を、低ければ接地電圧０Ｖを出力するものである。
【００２３】
また、下位から第２ビットであるＤ３に相当するブロック３を例にとると、比較器１３４によってアナログ入力電圧Ｖin１００と基準電位Ｖref3とが比較される。この基準電位Ｖref3は、ＬＳＢのブロック４で述べたと同様に、基本電位発生部１０１から流れてくる電流とフィードバック部１０３から流れてくる電流とによって生成される電位である。この比較器１３４は、アナログ入力電圧Ｖin１００が基準電位Ｖref3よりも大きい場合にはＶt を、低ければ接地電圧０Ｖを出力するものである。
【００２４】
また、下位から第３ビットであるＤ２に相当するブロック２を例にとると、比較器１２４によってアナログ入力電圧Ｖin１００と基準電位Ｖref2とが比較される。この基準電位Ｖref2は、同様に、基本電位発生部１０１から流れてくる電流とフィードバック部１０３から流れてくる電流とによって生成される電位である。この比較器１２４は、アナログ入力電圧Ｖin１００が基準電位Ｖref2よりも大きい場合にはＶt を、低ければ接地電圧０Ｖを出力するものである。
【００２５】
更に、ＭＳＢ（最上位ビット）であるＤ１に相当するブロック１を例にとると、比較器１１４によってアナログ入力電圧Ｖin１００と基準電位Ｖref1とが比較される。この基準電位Ｖref1は、同様に、基本電位発生部１０１から流れてくる電流とフィードバック部１０３から流れてくる電流とによって生成される電位である。この比較器１１４は、アナログ入力電圧Ｖin１００が基準電位Ｖref1よりも大きい場合にはＶt を、低ければ接地電圧０Ｖを出力するものである。
【００２６】
フィードバック部１０３においては、ＬＳＢを例にとると、より上位のビット全ての出力（比較器出力）Ｄ１，Ｄ２，Ｄ３を、抵抗（Ｒ1 ）１４７ａ，抵抗（Ｒ2 ）１４７ｂ，抵抗（Ｒ3 ）１４７ｃをそれぞれ介して、自身のビットＤ４に相当するブロック４の比較器１４４の反転入力に接続してフィードバックしている。
【００２７】
次のビットＤ３のブロック３では、より上位のビット全ての出力（比較器出力）Ｄ１，Ｄ２を、抵抗（Ｒ1 ）１３７ａ，抵抗（Ｒ2 ）１３７ｂをそれぞれ介して、自身のビットＤ３に相当するブロック３の比較器１３４の反転入力に接続してフィードバックしている。
【００２８】
次のビットＤ２のブロック２では、より上位のビットの出力（比較器出力）Ｄ１を、抵抗（Ｒ1 ）１２７ａを介して、自身のビットＤ２に相当するブロック２の比較器１２４の反転入力に接続してフィードバックしている。ＭＳＢであるビットＤ１のブロック１では、このビットよりも上位のビットがないので、自身のビットＤ１に相当するブロック１の比較器１１４の反転入力に対するフィードバックは存在しない。
【００２９】
すなわち、このフィードバック部１０３では、ｍビット目（ｍ＝１，２，３，４）の比較器の出力をフィードバック抵抗Ｒm を通して、より下位ビットのすべての比較器の反転入力に接続しているのである。
【００３０】
ここで、上記の各フィードバック抵抗の抵抗値Ｒm は、下記の式（２）に準じた値に設定される必要がある。
Ｒm ＝２m-2  Ｒ      （ｍ＝１，２，３，４）    ……（２）
【００３１】
上述した回路構成において、式（１），（２）を満足する抵抗値を選定した時に、アナログ入力電圧Ｖinを供給した場合における各部位の信号の挙動を、図２に示している。図２において、ＬＳＢである４ビット目Ｄ４のブロック４を参照して説明する。
【００３２】
基準電位Ｖref は、基本電位発生部１０１によって、Ｖt ／２の電圧を基本として生成されるが、比較部１０２の各比較出力状態によって、フィードバック部１０３からの電流帰還が生じて、電位がＶt ／２周辺を変動することになる。例えば、ＬＳＢであるブロック４の比較器１４４の基準電位Ｖref4は、上位ビットの比較器１３４，１２４，１１４の３つの比較出力に接続されており、各比較器はＶt もしくは０Ｖの２つの電位を出力するので、フィードバック部１０３から流れる電流１４５ｂが変動し、Ｖref4は上位ビットの状態によって、２の３乗個（８個）の電位に変動することになる。
【００３３】
他のブロック（ブロック３，２，１）にも同じ原理が働くために、４ビットの回路の場合に設定できる基準電位の数は、８＋４＋２＋１＝１５個となる。すなわち、回路の閾値が１５個となり、閾値を１５個持てれば、変換電位範囲を１６個に分割でき、４ビットの分解能を持つＡ／Ｄ変換回路が実現できることになるのである。
【００３４】
これらの基準電位Ｖref1〜Ｖref4は、フィードバック抵抗Ｒm と電流調整抵抗Ｒamの抵抗値により設定されるものであり、Ａ／Ｄ変換のために均一な分割間隔をとるには、これら電流調整抵抗及びフィードバック抵抗の各抵抗値Ｒam及びＲm は、上述した式（１）及び（２）でそれぞれ表される値にする必要がある。なお、この場合において、式（１）ではｍ＝３〜ｎの整数、式（２）ではｍ＝１〜ｎの整数となる。
【００３５】
上記の実施の形態では、説明を簡単化するために、４ビットの分解能を有するＡ／Ｄ変換器について説明したが、一般的には、図３に示すように、ｎビット（ｎは２以上の整数）の分解能を有するＡ／Ｄ変換器が構成できることは明白である。
【００３６】
また、先の実施の形態である図１や図３の回路において、接地していた箇所を、図４に示すように、変換可能最低電圧Ｖb に置き換えて、比較器の各出力をＶt とＶb の２値出力とすることにより、任意に指定した電圧範囲（Ｖb 〜Ｖt ）を希望の分解能でＡ／Ｄ変換することができる。
【００３７】
ただし、この場合において、比較器の各出力がＶt とＶb の２値信号となって、このままでは“１”もしくは“０”のデジタル出力として使用するのに支障がある。よって、１”もしくは“０”のデジタル信号として使用するためには、差動増幅などを用いたレベルシフト回路１０４により所望の電圧に変換するレベルシフトが必要となることは明白である。
【００３８】
なお、本発明のＡ／Ｄ変換回路は、例えば、充電池の残量監視など、すでに変換する電圧範囲が既知の場合に、当該分解能で必要な電圧範囲のみを限定して監視できる。よって、当該分解能の有効活用が可能となる。
【産業上の利用可能性】
【００３９】
本発明によるＡ／Ｄ変換回路は、アナログ要素をデジタル回路に取り込むことによってデジタル処理を行うなど、デジタル信号処理が必要な電子機器全般に利用可能であり、例えば、カメラなどの映像機器類、電話機などの音声機器類、アナログ変調を用いて通信する通信機器など広く応用が可能となる。
【符号の説明】
【００４０】
１００  アナログ入力Ｖin
１０１  基本電圧発生部
１０２  比較部
１０３  フィードバック部
１０４  レベルシフト回路
１１２，１２２，１３２，１４２  基本電位発生用の分圧抵抗
１１３，１２３，１３３，１４３  電流調整抵抗
１１４，１２４，１３４，１４４  比較器
１２７，１３７，１４７  フィードバック抵抗
Ｄ１〜Ｄ４  デジタル出力
【図１】
2011142417.tif 000005
【図２】
2011142417.tif 000006
【図３】
2011142417.tif 000007
【図４】
2011142417.tif 000008