(57)【要約】      （修正有）【課題】無線受信機において自動利得制御（ＡＧＣ）を行なうための技術の提供。【解決手段】無線受信機の総利益は、アナログ回路の個別の利得ステップおよびディジタル可変利得増幅器（ＤＶＧＡ）２３０の連続的な利得で達成される。ＡＧＣループはＤＶＧＡからの出力信号の電力測定に基づいて更新される。アナログ回路の第１の利得は、ＡＧＣループに基づいて多数の個別の利得値の中から選択され、アナログ-ディジタル変換器（ＡＤＣ）２２０入力で所定範囲内のベースバンド信号の平均電力を維持する。ＤＶＧＡの第２の利得は、ＡＧＣループに基づいて選択され、出力信号の平均電力を基準電力レベルに維持する。第１の利得は、ベースバンド信号によって引き起こされたＡＤＣの飽和を回避し、かつ切替えヒステリシスを提供する方法で切り替えられる。ＡＧＣは対数領域で、および多数のモードで行なわれてもよい。【選択図】図２
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【特許請求の範囲】
【請求項１】
多数の個別の利得値の中からアナログ回路のための第１の利得を選択し、かつディジタル可変利得増幅器（ＤＶＧＡ）のための第２の利得を選択するように構成された少なくとも１つのプロセッサであって、前記第１の利得がアナログ-ディジタル変換器（ＡＤＣ）の入力で所定範囲内のベースバンド信号の平均電力を維持し、前記第２の利得が前記ＤＶＧＡからの出力信号の平均電力を基準電力レベルに維持する少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに接続されたメモリとを含む装置。
【請求項２】
前記ベースバンド信号がＯＦＤＭ波形である請求項１の装置。
【請求項３】
前記所定範囲がＡＤＣのためのフルスケールより下の少なくとも１つの特別のバックオフであり、前記特別のバックオフは前記ベースバンド信号のピーク対平均電力比（ＰＡＰＲ）、干渉信号の電力、あるいはそれらの組合せに基づいて選択される請求項１の装置。
【請求項４】
前記基準電力レベルがＤＶＧＡのためのフルスケールより下の特別のバックオフであり、前記特別のバックオフは前記出力信号のピーク対平均電力比（ＰＡＰＲ）に基づいて選択される請求項１の装置。
【請求項５】
前記少なくとも１つのプロセッサが電力測定に基づいて自動利得制御（ＡＧＣ）ループを更新し、前記ＡＧＣループに基づいて前記第１および第２の利得を選択するように構成された請求項１の装置。
【請求項６】
前記少なくとも１つのプロセッサがＡＧＣループの出力および前記第１の利得についての個別の利得値に基づいて前記ベースバンド信号の平均電力を決定するように構成された請求項５の装置。
【請求項７】
前記少なくとも１つのプロセッサは、前記ベースバンド信号の平均電力が低い閾値未満であるとき、前記第１の利得について利用可能であれば次のより高い個別の利得値を選択し、前記ベースバンド信号の平均電力が高い閾値以上であるとき、前記第１の利得について利用可能であれば次のより低い個別の利得値を選択するように構成された請求項１の装置。
【請求項８】
前記高いおよび低い閾値は、前記第１の利得についての個別の利得値に依存する請求項７の装置。
【請求項９】
前記高いおよび低い閾値は、ＡＤＣバックオフおよび信号対量子化雑音比（ＳＱＲ）必要条件に基づいて定義される請求項７の装置。
【請求項１０】
多数の個別の利得値が多数の利得状態と関係付けられ、最低のアナログ利得を有する最低の利得状態を除いた各利得状態が、次のより低い利得状態を選択するために使用されたそれぞれの高い閾値と関係付けられ、最高のアナログ利得を有する最高の利得状態を除いた各利得状態が、次のより高い利得状態の選択のために使用されたそれぞれの低い閾値と関係付けられる請求項１の装置。
【請求項１１】
前記多数の利得状態のための高いおよび低い閾値は、利得状態間の切替え中のヒステリシスの所定量を提供するように定義される請求項１０の装置。
【請求項１２】
前記多数の利得状態のための高いおよび低い閾値はプログラム可能である請求項１０の装置。
【請求項１３】
前記少なくとも１つのプロセッサが、
前記第１の利得の変更を決定し、
前記第２の利得の変更を適用することを遅らせ、それにより前記アナログ回路と前記ＤＶＧＡに変更が同時に適用され、前記出力信号の過渡現象を減少するように構成された請求項１の装置。
【請求項１４】
多数の個別の利得値の中からアナログ回路のための第１の利得を選択し、かつディジタル可変利得増幅器（ＤＶＧＡ）のための第２の利得を選択するように構成されたプロセッサであって、前記第１の利得はアナログ-ディジタル変換器（ＡＤＣ）の入力で所定範囲内のベースバンド信号の平均電力を維持し、前記第２の利得は前記ＤＶＧＡからの出力信号の平均電力を基準電力レベルに維持するプロセッサ。
【請求項１５】
電力測定に基づいて自動利得制御（ＡＧＣ）ループを更新し、前記ＡＧＣループに基づいて前記第１および第２の利得を選択するようにさらに構成された請求項１４のプロセッサ。
【請求項１６】
前記ベースバンド信号の平均電力が低い閾値未満であるとき、前記第１の利得について利用可能であれば次のより高い個別の利得値を選択し、前記ベースバンド信号の平均電力が高い閾値以上であるとき、前記第１の利得について利用可能であれば次のより低い個別の利得値を選択するようにさらに構成された請求項１４のプロセッサ。
【請求項１７】
多数の個別の利得値の中からアナログ回路のための第１の利得を選択し、前記第１の利得がアナログ-ディジタル変換器（ＡＤＣ）の入力で所定範囲内のベースバンド信号の平均電力を維持し、
ディジタル可変利得増幅器（ＤＶＧＡ）のための第２の利得を選択し、前記第２の利得が前記ＤＶＧＡからの出力信号の平均電力を基準電力レベルに維持することを含む方法。
【請求項１８】
電力測定に基づいて自動利得制御（ＡＧＣ）ループを更新することをさらに含み、前記第１および第２の利得がＡＧＣループに基づいて選択される請求項１７の方法。
【請求項１９】
前記アナログ回路のための第１の利得を選択することが、
前記ベースバンド信号の平均電力が低い閾値未満であるとき、前記第１の利得について利用可能であれば次のより高い個別の利得値を選択し、
前記ベースバンド信号の平均電力が高い閾値以上であるとき、前記第１の利得について利用可能であれば次のより低い個別の利得値を選択することを含む請求項１７の方法。
【請求項２０】
多数の個別の利得値の中からアナログ回路のために第１の利得を選択し、前記第１の利得がアナログ-ディジタル変換器（ＡＤＣ）の入力で所定範囲内のベースバンド信号の平均電力を維持する手段と、
ディジタル可変利得増幅器（ＤＶＧＡ）のための第２の利得を選択し、前記第２の利得が前記ＤＶＧＡからの出力信号の平均電力を基準電力レベルに維持する手段を含む装置。
【請求項２１】
電力測定に基づいて自動利得制御（ＡＧＣ）ループを更新する手段をさらに含み、前記第１および第２の利得がＡＧＣループに基づいて選択される請求項２０の装置。
【請求項２２】
前記アナログ回路のために第１の利得を選択する手段が、
前記ベースバンド信号の平均電力が低い閾値未満であるとき、前記第１の利得について利用可能であれば次のより高い個別の利得値を選択する手段と、
前記ベースバンド信号の平均電力が高い閾値以上であるとき、前記第１の利得について利用可能であれば次のより低い個別の利得値を選択する手段とを含む請求項２０の装置。
【請求項２３】
多数の個別の利得値の中からアナログ回路のための第１の利得を選択し、前記第１の利得がアナログ-ディジタル変換器（ＡＤＣ）の入力で所定範囲内のベースバンド信号の平均電力を維持し、
ディジタル可変利得増幅器（ＤＶＧＡ）のための第２の利得を選択し、前記第２の利得が前記ＤＶＧＡからの出力信号の平均電力を基準電力レベルに維持するコンピュータプログラムで符号化されたコンピュータ可読媒体。
【請求項２４】
出力信号レベルにおける対数誤差を決定し、ループ・フィルタで対数誤差をフィルタにかけてループ・フィルタ出力を得、前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用されるように構成された少なくとも１つのプロセッサと、
少なくとも１つのプロセッサに接続されたメモリとを含む装置。
【請求項２５】
前記少なくとも１つのプロセッサが底２対数を使用して対数誤差を決定するように構成された請求項２４の装置。
【請求項２６】
前記少なくとも１つのプロセッサが基準化された対数誤差を得るためにループ利得で対数誤差を基準化し、前記ループ・フィルタ出力を得るために前記ループ・フィルタで基準化された対数誤差をフィルタにかけるように構成された請求項２４の装置。
【請求項２７】
前記少なくとも１つのプロセッサが獲得モードでループ利得についての第１の値を使用し、追跡モードでループ利得のために第２の値を使用するように構成された請求項２６の装置。
【請求項２８】
前記少なくとも１つのプロセッサが入力信号を前記第１の利得とディジタル的に掛け算して出力信号を得、前記出力信号レベルおよび基準電力レベルに基づいて前記対数誤差を決定するように構成された請求項２４の装置。
【請求項２９】
前記第１の利得が２の累乗である第１の部分および直線単位にある第２の部分を含む請求項２８の装置。
【請求項３０】
前記少なくとも１つのプロセッサが前記ループ・フィルタ出力に基づいて多数の個別の利得値のうちの１つを選択し、前記アナログ回路のための第２の利得として選択された個別の利得値を提供するように構成された請求項２４の装置。
【請求項３１】
出力信号レベルにおける対数誤差を決定し、ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用されるように構成されたプロセッサ。
【請求項３２】
前記出力信号を得るために入力信号を前記第１の利得とディジタル的に掛け算し、前記出力信号レベルおよび基準電力レベルに基づいて前記対数誤差を決定するようにさらに構成された請求項３１のプロセッサ。
【請求項３３】
出力信号レベルにおける対数誤差を決定し、
ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、
前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得は出力信号レベルにおける対数誤差を修正するために使用されることを含む方法。
【請求項３４】
出力信号を得るために入力信号を前記第１の利得とディジタル的に掛け算し、前記対数誤差が前記出力信号レベルおよび基準電力レベルに基づいて決定されることをさらに含む請求項３３の方法。
【請求項３５】
出力信号レベルにおける対数誤差を決定する手段と、
ループ・フィルタ出力を得るためにループ・フィルタで前記対数誤差をフィルタにかける手段と、
前記ループ・フィルタ出力に基づいて第１の利得を決定する手段とを含み、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用される装置。
【請求項３６】
出力信号を得るために入力信号を第１の利得とディジタル的に掛け算する手段をさらに含み、前記対数誤差が前記出力信号レベルおよび基準電力レベルに基づいて決定される請求項３５の装置。
【請求項３７】
出力信号レベルにおける対数誤差を決定し、
ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、
前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が出力信号レベルにおける対数誤差を修正するために使用されるコンピュータプログラムで符号化されたコンピュータ可読媒体。
【請求項３８】
獲得モードにおける第１の更新率で自動利得制御（ＡＧＣ）ループを更新し、かつ追跡モードにおいて第２の更新率で前記ＡＧＣループを更新するように構成され、前記第２の更新率は前記第１の更新率より遅い少なくとも１つのプロセッサと、
少なくとも１つのプロセッサに接続されたメモリとを含む装置。
【請求項３９】
前記少なくとも１つのプロセッサが前記獲得モードにおいて各ＯＦＤＭ記号について複数回前記ＡＧＣループを更新し、前記追跡モードにおいて少なくとも１つのＯＥＤＭ記号の各スパンについて一度前記ＡＧＣループを更新するように構成された請求項３８の装置。
【請求項４０】
前記少なくとも１つのプロセッサが前記追跡モードにおいてＯＦＤＭ記号境界で前記ＡＧＣループを更新するように構成された請求項３８の装置。
【請求項４１】
前記少なくとも１つのプロセッサが睡眠から目覚める前記獲得モードで始動し、ＡＧＣループ更新の少なくとも１つの所定数について、または前記追跡モードに移行する前の出口状態の充足まで前記獲得モードに残るように構成された請求項３８の装置。
【請求項４２】
前記少なくとも１つのプロセッサが前記獲得モードにおいてサンプルの第１の所定数に基づいて電力測定値を引き出し、前記追跡モードにおいてサンプルの第２の所定数に基づいて前記電力測定値を引き出し、前記第２の所定数は前記第１の所定数より大きく、前記電力測定値によりＡＧＣループを更新するように構成された請求項３８の装置。
【請求項４３】
前記少なくとも１つのプロセッサが前記獲得モードにおける第１のループ利得値で前記ＡＧＣループを更新し、前記追跡モードにおける第２のループ利得値で前記ＡＧＣループを更新するように構成された請求項３８の装置。
【請求項４４】
獲得モードにおける第１の更新率で自動利得制御（ＡＧＣ）ループを更新し、追跡モードにおける第２の更新率で前記ＡＧＣループを更新するように構成され、前記第２の更新率は前記第１の更新率より遅いプロセッサ。
【請求項４５】
前記獲得モードにおいて各ＯＦＤＭ記号について複数回ＡＧＣループを更新し、前記追跡モードにおいて少なくとも１つのＯＦＤＭ記号の各スパンについて一度前記ＡＧＣループを更新するようにさらに構成された請求項４４のプロセッサ。
【請求項４６】
前記獲得モードにおけるサンプルの第１の所定数に基づいて電力測定値を引き出し、前記追跡モードにおけるサンプルの第２の所定数に基づいて電力測定値を引き出し、前記第２の所定数は前記第１の所定数より大きく、電力測定値により前記ＡＧＣループを更新するようにさらに構成された請求項４４のプロセッサ。
【請求項４７】
獲得モードにおいて第１の更新率で自動利得制御（ＡＧＣ）ループを更新し、
追跡モードにおいて第２の更新率でＡＧＣループを更新することを含み、前記第２の更新率は前記第１の更新率より遅い方法。
【請求項４８】
前記獲得モードにおいて前記第１の更新率で前記ＡＧＣループを更新することが、前記獲得モードにおいて各ＯＦＤＭ記号について複数回前記ＡＧＣループを更新することを含み、前記追跡モードにおいて前記第２の更新率で前記ＡＧＣループを更新することが、前記追跡モードにおいて少なくとも１つのＯＦＤＭ記号の各スパンについて一度前記ＡＧＣループを更新することを含む請求項４７の方法。
【請求項４９】
前記獲得モードにおけるサンプルの第１の所定数に基づいて電力測定値を引き出すこと、
前記追跡モードにおけるサンプルの第２の所定数に基づいて前記電力測定値を引き出すこと、
前記電力測定値により前記ＡＧＣループを更新することをさらに含み、前記第２の所定数は前記第１の所定数より大きい請求項４７の方法。
【請求項５０】
獲得モードにおいて第１の更新率で自動利得制御（ＡＧＣ）ループを更新する手段と、
追跡モードにおいて第２の更新率で前記ＡＧＣループを更新する手段とを含み、前記第２の更新率は前記第１の更新率より遅い装置。
【請求項５１】
前記獲得モードにおいて前記第１の更新率で前記ＡＧＣループを更新する手段が、前記獲得モードにおいて各ＯＥＤＭ記号について複数回前記ＡＧＣループを更新する手段を含み、前記追跡モードにおいて前記第２の更新率で前記ＡＧＣループを更新する手段が、前記追跡モードにおいて少なくとも１つのＯＦＤＭ記号の各スパンについて一度前記ＡＧＣループを更新する手段を含む請求項５０の装置。
【請求項５２】
前記獲得モードにおけるサンプルの第１の所定数に基づいて電力測定値を引き出す手段と、
前記追跡モードにおけるサンプルの第２の所定数に基づいて前記電力測定値を引き出す手段と、
前記電力測定値により前記ＡＧＣループを更新する手段とを含み、前記第２の所定数は前記第１の所定数より大きい請求項５０の装置。
【請求項５３】
獲得モードにおいて第１の更新率で自動利得制御（ＡＧＣ）ループを更新し、
追跡モードにおいて第２の更新率で前記ＡＧＣループを更新し、前記第２の更新率は前記第１の更新率より遅いコンピュータプログラムで符号化されたコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は２００５年３月１１日に申請された米国仮出願シリアルＮｏ．６０／６６０，８８２、題名「ＡＵＴＯＭＡＴＩＣ  ＧＡＩＮ  ＣＯＮＴＲＯＬＬＥＲ」に優先権を要求し、この出願は譲受人に譲渡され、ここに引用文献として組込まれている。
【０００２】
本開示は一般に通信に係り、より明確には無線受信機のための自動利得制御（ＡＧＣ）に関する。
【背景技術】
【０００３】
無線通信システムでは、送信機は典型的にはデータを処理し（例えば、符号化し変調する）、伝送のためによりふさわしい無線周波数（ＲＦ）変調信号を生成する。その後、送信機はＲＦ変調信号を無線チャネル経由で受信機に送信する。無線チャネルはチャネル応答により送信された信号を歪ませ、さらに雑音と干渉により信号を劣化させる。
【０００４】
受信機は送信された信号を受け取り、ベースバンド信号を得るため受信信号に条件付けをし、サンプルを得るためにベースバンド信号をディジタル化する。受信信号レベルは、フェージングとシャドウイングのような様々なチャネル伝播現象により広い範囲にわたって変化するかもしれない。従って、受信機は許容域内のベースバンド信号レベルを維持するために典型的にはＡＧＣを行なう。ＡＧＣは受信機回路の飽和、およびベースバンド信号をディジタル化するために使用されるアナログ-ディジタル変換器（ＡＤＣ）のクリッピングを回避することを試みる。
【０００５】
ＡＧＣは様々な方法で行なわれてもよい。１つの従来のＡＧＣ方式では、１つ以上のアナログ可変利得増幅器（ＶＧＡ）が受信機で使用され、またＶＧＡの利得は固定のベースバンド信号レベルを達成するために調節される。このＡＧＣ方式は、ベースバンド信号レベルを検知し、および/またはＶＧＡの利得を設定するためにアナログ回路を利用してもよい。アナログＶＧＡおよび検出回路は無線受信機の設計を複雑にし、コストを加えるかもしれない。
【０００６】
したがって、効率的でコスト効率の良い方法で無線受信機におけるＡＧＣを行なう技術について必要性がある。
【発明の概要】
【０００７】
無線受信機で効率的にＡＧＣを行なうための技術がここに記述される。一態様では、無線受信機のための総利益は、アナログ回路に関する個別の利得ステップおよびディジタル可変利得増幅器（ＤＶＧＡ）に関する連続的な利得で達成される。この設計はアナログ回路を単純化することができる一方強健な性能を提供する。
【０００８】
受信機では、受信信号は、ベースバンド信号を得るようにアナログ回路によって条件付けられる。ベースバンドはＡＤＣによってディジタル化され、ＤＶＧＡによってディジタル的に増幅され出力信号を生成する。ＡＧＣループはＤＶＧＡからの出力信号に関する電力測定に基づいて更新される。アナログ回路に関する第１の利得は、ＡＧＣループに基づいて多数の個別の利得値の中から選択され、ＡＤＣ入力で所定範囲内のベースバンド信号の平均電力を維持する。ＤＶＧＡに関する第２の利得は、ＡＧＣループに基づいて選択され、出力信号の平均電力を基準電力レベルに維持する。個別の利得値間の切替えは、ベースバンド信号のクリッピングを回避し、アナログ回路の飽和を回避し、切替えにヒステリシスを供給し、よい性能を得る方法で行なわれる。
【０００９】
別の態様では、ＡＧＣは対数領域で行なわれる。出力信号レベルにおける対数誤差は例えば、底２対数を使用して決定される。対数誤差はループ利得で基準化され、ループ・フィルタ出力を得るためにループ・フィルタで濾波される。アナログ回路に関する第１の利得はループ・フィルタ出力に基づいて決定される。出力信号レベルにおける対数誤差を修正するために使用される第２の利得は、ループ・フィルタ出力および第１の利得に基づいて決定される。
【００１０】
さらに別の態様では、ＡＧＣは多数のモードで行なわれる。ＡＧＣループは獲得モード、例えば電力アップ即ち睡眠から目覚めることで始動してもよい。ＡＧＣループは、第１の更新率で、および獲得モードにおける第１のループ利得値で更新される。ＡＧＣループは、例えばＡＧＣループ更新の所定数の後、あるいは出口状態の充足までに追跡モードに移行してもよい。ＡＧＣループは、第１の更新率より遅い第２の更新率で、追跡モードにおける第１のループ利得値と等しいか、等しくないかもしれない第２のループ利得値で更新される。例えば、ＡＧＣループは（１）獲得モードにおける各ＯＦＤＭ記号のために複数回、（２）追跡モードにおいて例えばＯＦＤＭ記号境界で各ＯＦＤＭ記号のために一度、更新されるかもしれない。
【００１１】
発明の種々の態様および実施例がさらに詳細に下に記述される。
【００１２】
本発明の特徴および特質は、参照文字が相応して同定される図面と共に取られる時、以下に示される詳細な説明からより明白になるだろう。
【図面の簡単な説明】
【００１３】
【図１】送信機と受信機のブロック図を示す。
【図２】受信機ユニットおよびＡＧＣユニットのブロック図を示す。
【図３】個別の利得および４つのＡＧＣ状態の切替えのプロットを示す。
【図４】ＡＧＣ制御器のブロック図を示す。
【図５】ＡＧＣ状態を選択する過程を示す。
【図６】ＤＶＧＡのＡＧＣループの典型的なモデルを示す。
【図７】典型的なスーパーフレーム構造を示す。
【図８】獲得と追跡のモードにおけるＡＧＣ動作を示す。
【図９】個別のアナログ利得および連続的なディジタル利得によりＡＧＣを行う過程を示す。
【図１０】個別のアナログ利得および連続的なディジタル利得によりＡＧＣを行なう装置を示す。
【図１１】対数領域においてＡＧＣを行なう過程を示す。
【図１２】対数領域においてＡＧＣを行なう装置を示す。
【図１３】多数のモードによりＡＧＣを行なう過程を示す。
【図１４】多数のモードによりＡＧＣを行なう装置を示す。
【発明を実施するための形態】
【００１４】
「典型的である」という単語は「例、実例あるいは例証として役立つ」ことを意味するためにここに使用される。「典型的な」ものとしてここに記述されたどんな実施例あるいは設計も他の実施例あるいは設計に対して好ましい、あるいは有利であると必ずしも解釈することができない。
【００１５】
ここに記述されたＡＧＣ技術は、セルラシステム、放送システム、無線ローカルエリアネットワーク（ＷＬＡＮ）システムなどのような様々な無線通信システムに使用されてもよい。セルラシステムは、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、単一キャリアのＦＤＭＡ（ＳＣ−ＦＤＭＡ）システムなどであってもよい。放送システムは、メディアＦＬＯシステム、携帯機器（ＤＶＢＨ）用ディジタル・ビデオ放送システム、地上テレビジョン放送（ＩＳＤＢ−Ｔ）のための総合ディジタル放送システムなどであってもよい。ＷＬＡＮシステムはＩＥＥＥ８０２．１１システム、Ｗｉ−Ｆｉシステムなどであってもよい。これらの様々なシステムは技術において知られている。
【００１６】
ここに記述されたＡＧＣ技術は、多数のサブキャリアを備えたシステムにも単一のサブキャリアを備えたシステムにも使用され得る。多数のサブキャリアは、ＯＦＤＭ、ＳＣ−ＦＤＭＡあるいは他のある変調方式で得られてもよい。ＯＦＤＭおよびＳＣ−ＦＤＭＡは多数の直交サブキャリアへ周波数帯（例えばシステム帯域幅）を分割し、それらはまた、トーン、ビンなどと呼ばれる。各サブキャリアはデータで変調され得る。一般に、変調記号はＯＦＤＭを備えた周波数領域、およびＳＣ−ＦＤＭＡを備えた時間領域においてサブキャリア上で送られる。ＯＦＤＭはメディアＦＬＯのような様々なシステム、ＤＶＢ−ＨおよびＩＳＤＢ−Ｔ放送システム、ＩＥＥＥ８０２．１１ａ／ｇ  ＷＬＡＮシステム、およびいくつかのセルラシステムで使用される。ＡＧＣ技術のある態様および実施例は、ＯＦＤＭ、例えばメディアＦＬＯシステムを使用する放送システムのために下記に述べられる。
【００１７】
図１は無線通信システム１００における送信機１１０および受信機１５０のブロック図を示す。送信機１１０は基地局の一部かもしれないし、また、受信機１５０は端末の一部かもしれない。反対に、送信機１１０は端末の一部かもしれないし、また、受信機１５０は基地局の一部かもしれない。基地局は典型的に固定局で、無線基地局システム（ＢＴＳ）、アクセス・ポイント、ノードＢなどと呼ばれ得る。端末は固定されても移動であってもよく、また移動局、ユーザ設備、移動機器などと呼ばれてもよい。端末は、携帯電話、携帯情報端末（ＰＤＡ）、無線モデム、ワイヤレス通信装置、ハンドヘルド装置、加入者ユニットなどかもしれない。
【００１８】
送信機１１０において、送信（ＴＸ）データおよびパイロット・プロセッサ１２０はトラフィックデータを処理（例えば、符号化、インターリーブ、また記号マップする）し、データ記号を生成する。プロセッサ１２０はさらにパイロット記号を生成する。ここに使用されるように、データ記号はデータの変調記号であり、パイロット記号はパイロットの変調記号であり、また、変調記号は信号コンステレーションにおけるポイント、例えばＰＳＫまたはＱＡＭのため複素数値である。変調器１３０はデータ記号およびパイロット記号を多重化し、多重データおよびパイロット記号でＯＦＤＭ変調を行ない、ＯＦＤＭ記号を生成する。送信機ユニット（ＴＭＴＲ）１３２はＯＦＤＭ記号を処理（例えば、アナログに変換、増幅、フィルタにかけるおよび周波数上方変換する）し、アンテナ１３４によって送信される変調された信号を生成する。
【００１９】
受信機１５０では、アンテナ１５２が送信機１１０からの変調された信号を受信し、受信機ユニット（ＲＣＶＲ）１６０に受信信号を供給する。受信機ユニット１６０は受信信号を調節（例えば、フィルタにかける、増幅および周波数下方変換する）してベースバンド信号を得、またベースバンド信号をディジタル化して入力サンプルを得る。ＡＧＣユニット１７０は自動利得制御を行ない、適切なように受信機ユニット１６０の利得を調節し、入力サンプルに可変ディジタル利得を掛け、所望の平均電力をもつ出力サンプルを提供する。復調器１７２は出力サンプルにＯＦＤＭ復調を行ない、送信機１１０によって送られたデータ記号の推定値であるデータ記号推定値を提供する。受信（ＲＸ）データプロセッサ１７４はデータ記号推定値を処理（例えば、記号デマップ、ディインタリーブ、またデコードする）し、また復号データを提供する。一般に、受信機１５０の処理は送信機１１０の処理に相補である。
【００２０】
制御器／プロセッサ１４０および１８０は、それぞれ送信機１１０および受信機１５０の各種処理ユニットの動作を指示する。メモリ１４２と１８２はそれぞれ送信機１１０および受信機１５０のためのプログラムコードおよびデータを記憶する。
【００２１】
図２は、受信機ユニット１６０の実施例のブロック図を示す。受信機ユニット１６０内では、低雑音増幅器（ＬＮＡ）２１０が固定か可変利得でアンテナ１５２からの受信信号を増幅し、増幅信号を提供する。ミキサー２１２は局部発振器（ＬＯ）信号で増幅信号を周波数下方変換し、ベースバンド信号を提供する。ミキサー２１２はさらにその入力信号および/または出力信号を固定または可変利得で増幅してもよい。ミキサー２１２は、受信信号を多段に、例えばＲＦから中間周波数（ＩＦ）へ、およびその後ＩＦからベースバンドへ下方変換するスーパーヘテロダインのアーキテクチャを実施してもよい。ミキサー２１２はまた、ＲＦからベースバンドまで１段で直接受信信号を下方変換するゼロＩＦ（ＺＥＦ）アーキテクチャと呼ばれる、直接ベースバンドアーキテクチャを実施してもよい。ＡＤＣ２２０はベースバンド信号をディジタル化し、ＡＧＣユニット１７０に入力サンプルｒ(ｋ)を供給し、ここにｋはサンプル周期のインデックスである。ＡＤＣ２２０は、シグマ・デルタＡＤＣ（ΣΔＡＤＣ）、逐次近似法ＡＤＣあるいは他のあるタイプのＡＤＣであってもよい。入力サンプルは、同相（Ｉ）および直角位相（Ｑ）成分を有する典型的に複素数値サンプルである。
【００２２】
単純性のため、図２は受信機ユニットで使用される回路ブロックのうちのいくつかだけを示す。一般に、受信機ユニットは増幅器、フィルタ、ミキサーなどの１つ以上の段階を含んでいてもよい。例えば、帯域通過フィルタがミキサー２１２の前に提供されてもよく、低域通過フィルタがミキサー２１２の後に提供されてもよい。受信機ユニットは、さらに可変利得を備えた任意の数の回路ブロックも含んでいてもよく、これらの回路ブロックは受信経路の任意の場所に配置されてもよい。例えば、ＬＮＡ２１０および/またはミキサー２１２は可変利得を持っていてもよい。
【００２３】
受信信号レベルが非常に広い範囲にわたって、例えば−９８ｄＢｍから−２０ｄＢｍまで変えてもよい。この広い受信ダイナミックレンジは、フェージングとシャドウイングのような様々なチャネル伝播現象に起因しているかもしれない。受信信号はまた、所望の信号より振幅においてはるかに大きい干渉信号（あるいは「ジャマー」）を含んでいるかもしれない。次の記述では、用語「電力」、「エネルギ」、「信号レベル」および「信号強度」は相互に切替えて使用され、信号の振幅を指す。
【００２４】
ＡＧＣは、受信信号の広いダイナミックレンジを説明し、ＡＤＣにふさわしい範囲内のベースバンド信号レベルを維持し、ほぼ一定の平均電力を持つ出力サンプルを提供するために使用されてもよい。ＡＧＣ設計は、受信信号のダイナミックレンジ（即ち、受信ダイナミックレンジ）、ＡＤＣの入力ダイナミックレンジ（即ち、ＡＤＣ入力ダイナミックレンジ）、アナログ利得が受信機ユニットで変えられる方法などのような様々な要因に依存している。例えば、受信ダイナミックレンジおよびＡＤＣ入力ダイナミックレンジは、受信機ユニットに必要とされたアナログ利得の範囲および異なる受信信号レベルに使用する特定のアナログ利得を決定するかもしれない。
【００２５】
一態様では、ＡＧＣは、粗い個別のステップで変えられてもよいアナログ利得、連続的に、即ち精密なステップで変えられてもよいディジタル利得を使用して達成される。アナログ領域の個別の利得ステップは、受信機ユニットの設計を単純化し、コストを減少する。連続的なディジタル利得はディジタル回路によりコスト効率の良い方法で実施される。
【００２６】
明瞭さのために、受信機ユニット１６０およびＡＧＣユニット１７０の特定の実施例が下記に述べられる。この実施例では、ＡＧＣは４つの状態を持っている。ＡＧＣ状態はまた利得状態、ＡＧＣ利得状態、受信機状態、利得モードなどと呼ばれるかもしれない。各ＡＧＣ状態は特定のアナログ利得に関係している。ＡＧＣは所定の瞬間に４つのＡＧＣ状態のうちの１つで作動する。このＡＧＣ状態は受信信号レベルに基づいて選択される。受信機ユニット１６０は選択されたＡＧＣ状態に関連したアナログ利得で作動する。
【００２７】
図３は４つのＡＧＣ状態のための個別の利得および切替えの典型的なプロットを示す。この実施例では、受信信号のダイナミックレンジは−９８ｄＢｍから−２０ｄＢｍであり、また、ＡＤＣの入力ダイナミックレンジは７０ｄＢである。４つのＡＧＣ状態１、２、３および４がそれぞれｘ＋４７ｄＢ、ｘ＋３１ｄＢ、ｘ＋１６ｄＢおよびｘｄＢのアナログ利得と対応付けられ、ｘは最も小さなアナログ利得で、受信機設計に依存する。ＡＧＣ状態１は最高のアナログ利得を持っており、ＡＧＣ状態４は最低のアナログ利得を持っている。
【００２８】
図３はＡＤＣ入力の観点及び基準から４つのＡＧＣ状態を示す。各ＡＧＣ状態について、トップの水平ラインはＡＤＣフルスケールＮＦＳを表わし、ボトム水平ラインはＡＤＣ量子化雑音フロアＮＡＤを表わす。トップおよびボトム水平ライン間の差はＡＤＣ入力ダイナミックレンジを表わす。
【００２９】
図３はまた４つのＡＧＣ状態の各々についてＡＤＣ入力ダイナミックレンジに対する受信信号レベルの典型的なマッピングを示す。図３で示される実施例では、−９８ｄＢｍから−２０ｄＢｍの受信ダイナミックレンジは４つのオーバーラップする信号レンジに分割される。第１の信号レンジは−９８ｄＢｍから−６１ｄＢｍをカバーし、第２の信号レンジは−６５ｄＢｍから−４０ｄＢｍをカバーし、第３の信号レンジは−４４ｄＢｍから−２１ｄＢｍをカバーし、第４の信号レンジは−２５ｄＢｍから−４ｄＢｍをカバーする。この実施例では、信号レンジは互いに４ｄＢずつオーバーラップする。第１ないし第４の信号レンジはそれぞれＡＧＣ状態１ないし４によってカバーされる。アンテナ・コネクタにおける受信信号電力のＡＤＣ入力ダイナミックレンジへのマッピングが図３に示される。各ＡＧＣ状態に対する信号レンジは「信号レンジ」としてラベルが付けられた垂直線によって表わされる。
【００３０】
図３で示される実施例では、アンテナ・コネクタの受信信号レベルが−９８ｄＢｍから−６１ｄＢｍの間にある場合、ＡＧＣ状態１が選択される。アンテナ・コネクタで受信信号レベルが増加すると、受信信号レベルが−６１ｄＢｍを超過する場合、ＡＧＣ状態２が選択され、受信信号レベルが−４０ｄＢｍを超過する場合、ＡＧＣ状態３が選択され、また、受信信号レベルが−２１ｄＢｍを超過する場合、ＡＧＣ状態４が選択される。受信信号レベルが減少する場合、ＡＧＣ状態４から始動して、受信信号レベルが−２５ｄＢｍ未満に落ちる場合、ＡＧＣ状態３が選択され、受信信号レベルが−４４ｄＢｍ未満に落ちる場合、ＡＧＣ状態２が選択され、受信信号レベルが−６５ｄＢｍ未満に落ちる場合、ＡＧＣ状態１が選択される。
【００３１】
図３はまた各ＡＧＣ状態の高いおよび/または低い切替え閾値を示す。各ＡＧＣ状態ｍは、ｍ＝１、２、３について、受信信号レベルの高い閾値Ｈｍと関係している。受信信号レベルが高い閾値Ｈｍを超過する場合、より低いアナログ利得を有する次のＡＧＣ状態ｍ＋１が選択される。各ＡＧＣ状態ｍは、ｍ＝２、３、４について、受信信号レベルの低い閾値Ｌｍに関係している。受信信号レベルが低い閾値Ｌｍ以下に落ちる場合、より高いアナログ利得を有する次のＡＧＣ状態ｍ−１が選択される。
【００３２】
図３で示される実施例では、４ｄＢのヒステリシスがＡＧＣ状態の間で切り替わるために使用される。例えば、受信信号レベルが−６５ｄＢｍ未満に落ちる場合、ＡＧＣ状態２からＡＧＣ状態１への切り替えが成され、受信信号レベルが４ｄＢ高い−６１ｄＢｍを超過する場合、ＡＧＣ状態１からＡＧＣ状態２への切り替えが成される。この４ｄＢのヒステリシスは、前のＡＧＣ状態に切り替わって戻る前に、受信信号レベルが反対方向に４ｄＢだけ動くことを必要とし、それは電力測定の任意の変動によりＡＧＣ状態間の連続的トグリングを防ぐ。ヒステリシスの量は良好な性能を提供するために選択されてもよく、固定またはプログラム可能な値であってもよい。
【００３３】
図３で示されるように、各ＡＧＣ状態の信号の範囲はＡＤＣ入力ダイナミックレンジ内で十分である。１つの設計目標は、所望の信号対量子化雑音比（ＳＱＲ）を達成するために、各ＡＧＣ状態の最低の受信信号レベルを、ＡＤＣ量子化雑音フロア上の少なくとも指定の量（例えば１３ｄＢ）に維持することである。別の設計目標は、ＡＤＣの飽和を回避するために、各ＡＧＣ状態の最高の平均信号レベルをＡＤＣフルスケールより下の少なくとも所定量（例えば１１ｄＢ）に維持することである。ＡＤＣフルスケールより下のこの所定量はＡＤＣバックオフと呼ばれる。ＡＤＣバックオフはＯＦＤＭ波形のピーク対平均電力比率（ＰＡＰＲ）を説明し、また高エネルギの信号点がＡＤＣを飽和させることから防ぐ。ＡＤＣバックオフはまた、受信信号中のジャマーを説明し、ジャマーが存在する場合、ＡＤＣの飽和を回避する。一般に、所望の信号プラスジャマーの平均電力はＡＤＣフルスケールより下の所定量であるべきである。切替え閾値はこれらの目標を達成するために選択されてもよい。
【００３４】
図３で示される実施例では、４つのＡＧＣ状態のための４つの信号範囲は、ＡＤＣ入力ダイナミックレンジの異なる領域へマップされる。ＡＧＣ状態１において、信号の範囲がＡＤＣ量子化雑音フロアのわずか１３ｄＢ上にある。熱雑音および受信信号が同じ量だけ増幅されるので、ＡＧＣ状態１におけるアナログ利得の上昇はＳＮＲ（信号対雑音比）を改善しない。ＡＧＣ状態１におけるより大きなＡＤＣバックオフはＡＧＣ状態１の弱い所望の信号に関する大きなジャマーを扱うのに有益かもしれない。
【００３５】
図３は４つのＡＧＣ状態のための典型的なプロットを示す。ＡＧＣ状態は他の方法で定義されてもよい。一般に、ＡＧＣ状態の任意の数が定義されてもよく、各ＡＧＣ状態は、よい性能が受信機１５０のために達成されるように、受信信号レベルのどんな範囲をカバーしてもよい。図３はまた４ｄＢの典型的なヒステリシスおよび典型的な高いおよび低い閾値を示し、それは例証目的のために例として与えられる。ヒステリシスおよび高いおよび低い閾値について他の値も使用され得る。
【００３６】
図２はまた受信機１５０におけるＡＧＣユニット１７０の実施例のブロック図を示す。ＡＤＣの飽和を回避し、かつ受信可能なＳＱＲを達成するために、ＡＧＣユニット１７０はＡＤＣ２２０のより小さな入力ダイナミックレンジに入るように受信信号の広いダイナミックレンジを圧縮することを試みる。ＡＧＣユニット１７０は、さらに後の処理のための一定の平均電力をもつ出力サンプルを提供することを試みる。
【００３７】
ＡＧＣユニット１７０の内では、ＤＣオフセット削除ユニット２２２が入力サンプル中の直流（ＤＣ）オフセットを推定し削除する。ＤＶＧＡ２３０はユニット２２２からのサンプルに可変ディジタル利得ＧＤを掛けて、所望の平均電力を有する出力サンプルｘ（ｋ）を供給する。ｎがＡＧＣ更新間隔のためのインデックスである場合、電力検出器２４０は出力サンプルｒ（ｋ）電力を決定し、電力測定値Ｐ（ｎ）を供給する。ＡＧＣ制御器２５０は電力測定値を受け取り測定された電力と基準電力レベルの間の誤差を決定し、それはまたＤＶＧＡ設定点として参照される。ＡＧＣ制御器２５０は誤差をフィルタにかけ、アナログ利得制御ユニット２７０に制御信号ａ(ｎ)を供給し、制御信号はＤＶＧＡ設定点に関するＡＤＣ２２０の入力のベースバンド信号の平均電力を示す。ユニット２７０は、制御信号ａ(ｎ) に基づいて受信機ユニット１６０のために適切なアナログ利得ステップＧＡを選択する。新しいアナログ利得ステップが選択される場合、ユニット２７０は新しい及び前のＡＧＣ状態のアナログ利得の差である利得変更ｃ（ｎ）をＡＧＣ制御器２５０に供給する。受信機ユニット１６０に適用されるアナログ利得ＧＡを考慮に入れた後、ＡＧＣ制御器２５０はベースバンド信号の平均電力を示す制御信号ｄ(ｎ) をディジタル利得計算ユニット２６０に供給する。ユニット２６０は、出力サンプルの平均電力がＤＶＧＡ設定点で、あるいはその設定点の近くで維持されるように、ＤＶＧＡ２３０の適切なディジタル利得ＧＤを選択する。
【００３８】
実施例では、ＡＧＣユニット１７０は多数の動作モード、例えば、獲得モードおよび追跡モードをサポートする。獲得モードにおいて、ＡＧＣループ更新はより速い収束を達成するためより速い率および第１のループ利得値で行なわれる。更新率が速い場合、小さなループ利得値は収束率および時間平均化間のよいトレードオフを達成するために使用されてもよい。追跡モードにおいて、ＡＧＣは収束および時間平均化間のよいバランスを達成するためより遅い率および第２のループ利得値で行なわれる。ＡＧＣユニット１７０内のいくつかのブロックの動作はＡＧＣ動作モードに依存する。
【００３９】
電力検出器２４０はＤＶＧＡ２３０のＤＶＧＡ設定点に関して出力サンプルｘ（ｋ）の電力を決定する。実施例では、電力検出器２４０は以下のように電力を計算する：
【数１】
2011101391.tif 000003
【００４０】
ここに、ｘｎ（ｋ）は更新間隔ｎでｋ番目の出力サンプルであり、
Ｐ（ｎ）は更新間隔ｎに対する電力測定値である。
【００４１】
一般に、電力測定値Ｐ（ｎ）は、すべての更新間隔の同数の出力サンプルあるいは異なる更新間隔の異なる数の出力サンプルに基づいて得られてもよい。実施例では、獲得モードにおいてより少数の（例えば１２８）サンプルおよび追跡モードにおいてより多くの（例えば２０４８）サンプルに基づいて得られる。これは、ＡＧＣが獲得モードにおいてより高い率で更新され、追跡モードのためにより正確なエネルギ推定値を得ることを可能にする。
【００４２】
図４は、ＡＧＣユニット１７０内のＡＧＣ制御器２５０およびアナログ利得制御ユニット２７０の実施例のブロック図を示す。この実施例では、ＡＧＣループは対数領域の中で実施され、ＡＧＣループ内のほとんどの量はデシベル（ｄＢ）の単位である。下記に述べられるように、対数領域のＡＧＣループの動作は様々な利点を備えている。他の実施例では、ＡＧＣループは線形の領域で実施されてもよい。対数領域ＡＧＣループが下記に述べられる。
【００４３】
ＡＧＣ制御器２５０内では、対数誤差計算ユニット４１０が電力検出器２４０からの電力測定値Ｐ（ｎ）、および出力サンプルの平均電力を決定するＤＶＧＡ設定点Ｐｒｅｆを受け取る。ＤＶＧＡ２３０は特定数のビットで実施され、特定の範囲を有する。高いＤＶＧＡ設定点は、高エネルギのサンプルをクリップする尤度を増加させ、ところが低いＤＶＧＡ設定点はＳＱＲ（信号対量子化雑音比）を低下させる。ＤＶＧＡ設定点は、これらの２つの考察間のトレードオフに基づいて、特別の値（例えば、ＤＶＧＡフルスケールの１１ｄＢ以下に）に設定されてもよい。各更新間隔ｎにおいて、ユニット４１０は電力測定値Ｐ（ｎ）とＤＶＧＡ設定点Ｐｒｅｆの間の誤差の対数を決定し、対数誤差ｅ（ｎ）を提供し、それは次のように表現される：
ｅ（ｎ）＝ｌｏｇ２（Ｐｒｅｆ／Ｐ（ｎ））
＝ｌｏｇ２（Ｐｒｅｆ）−ｌｏｇ２（Ｐ（ｎ））            式（２）    式（２）で示される実施例では、ｅ（ｎ）は底２対数、即ち、ｌｏｇ２を使用して引き出される。ＡＧＣループのためのｌｏｇ２算術の使用はある利点を備えている。最初に、ＤＶＧＡ２３０はシフトおよび低いビット幅乗算器の組合せで効率的に実施され得る。第2により速い収束は線形の算術よりもｌｏｇ２算術で達成され得る。第３に、線形の領域における乗算的な歪である電力変化が、対数領域の付加的な歪になり、線形のフィードバック技術で緩和され得る。第４に、対称な過渡応答は、対数領域ＡＧＣループで強いおよび弱い信号の両方について達成され得る。
【００４４】
乗算器４１２は対数誤差ｅ（ｎ）にループ利得ＫＬを掛けて、基準化された対数誤差ｂ（ｎ）を提供する。ループ利得ＫＬはＡＧＣループの収束率を決定する。所望の収束率および時間平均化を達成するために、適切なループ利得値が各モードで使用されてもよい。
【００４５】
ＡＧＣループ・フィルタ４２０は基準化された対数誤差ｂ（ｎ）をろ過し、ループ・フィルタ出力を提供する。ＡＧＣループ・フィルタ４２０内に、合計器４２２が基準化された対数誤差ｂ（ｎ）とレジスタ４２６の出力を合計し、第１のループ・フィルタ出力ａ（ｎ）をアナログ利得制御ユニット２７０に提供する。与えられたＡＧＣ状態のために、ディジタル利得ＧＤが第１のループ・フィルタ出力ａ（ｎ）によって決定される。ディジタル利得ＧＤが固定ＤＶＧＡ設定点に対して入力サンプルを増幅するので、入力サンプルの平均電力はＤＶＧＡ設定点より下のＧＤｄＢである。従って、与えられたＡＧＣ状態に関して、およびクリッピング無で、第１のループ・フィルタ出力ａ（ｎ）は、ｄＢの単位で、ＤＶＧＡ設定点に関するＡＤＣ２２０の入力でベースバンド信号の平均電力を示す。
【００４６】
アナログ利得制御ユニット２７０は、図３で示されるように、ベースバンド信号レベルがＡＤＣ入力で所望の範囲内に維持されるように、現在のＡＧＣ状態に残るかあるいは新しいＡＧＣ状態へ推移するかどうか判断する。ユニット２７０内では、受信信号強度表示（ＲＳＳＩ）計算ユニット４３２がループ・フィルタ４２０からの第１のループ・フィルタ出力、およびレジスタ４３８からの現在のＡＧＣ状態ｍを受け取る。ユニット４３２はベースバンド信号の平均電力ＲＳＳＩ（ｎ）を以下のように決定する：
ＲＳＳＩ（ｎ）＝ｆ｛ａ（ｎ），ｍ｝                    式（３）
ここで、ｆ｛ａ（ｎ），ｍ｝はａ（ｎ）とｍの関数であり、ＡＧＣユニット１７０の設計に依存するであろう。ＡＧＣ状態選択器４３４は、ユニット４３２からＲＳＳＩ（ｎ）をルックアップ表４３６から現在のＡＧＣ状態ｍに関する高いおよび低い閾値ＨｍおよびＬｍを受け取る。選択器４３４は、以下に述べられるように、現在のＡＧＣ状態にとどまるべきかその入力に基づいて別のＡＧＣ状態へ切り替わるべきかを判断する。新しいＡＧＣ状態が選択される場合、レジスタ４３８は新しいＡＧＣ状態を記憶し、また、ルックアップ表４３６は、ＡＧＣ利得状態遷移のための利得変更ｃ（ｎ）と同様にＡＧＣ利得状態も切り替えるためにアナログ回路（例えば、図２でＬＮＡ２１０、ミキサー２１２、あるいは両方）へ命令を出す。新しいＡＧＣ状態が選択された場合、利得変更ｃ（ｎ）は０でなく、現在のＡＧＣ状態が維持される場合０である。
【００４７】
ループ・フィルタ４２０内で、合計器４２４は第１のループ・フィルタ出力ａ（ｎ）から利得変更ｃ（ｎ）を引き、ディジタル利得計算ユニット２６０に第２のループ・フィルタ出力ｄ（ｎ）を供給する。図３で示されるように、新しいＡＧＣ状態が選択される場合は常に、アナログ利得が変化し、またＡＤＣ入力のベースバンド信号レベルがジャンプする。第２のループ・フィルタ出力ｄ（ｎ）は、新しいＡＧＣ状態とのＤＶＧＡ設定点に関連するベースバンド信号の予期された電力を示す。
【００４８】
ディジタル利得計算ユニット２６０は、出力サンプルの電力がＤＶＧＡ設定点に、あるいはその設定点に近いように、第２のループ・フィルタ出力ｄ（ｎ）に基づいてＤＶＧＡ２３０のためのディジタル利得ＧＤを計算する。ディジタル利得ＧＤは受信信号レベルにおける変化を追跡し、またアナログ利得のステップ変化について補償する。ディジタル利得ＧＤは２つの部分−第１の部分は２つの電力であり、第２の部分は線形ユニットにある、を提供されるかもしれない。第１の部分を有する入力サンプルの乗算はビットシフト動作で容易に達成される。第２の部分を有する入力サンプルの乗算は低いビット幅乗算器を使用して達成される。
【００４９】
新しいアナログおよびディジタル利得を適用する際に典型的に遅れに遭遇する。新しいアナログ利得を適用する際の遅れは、新しいディジタル利得を適用する際の遅れより長いかもしれない。これは、例えば新しいアナログ利得を受信機ユニット１６０に供給する際のより長い遅れ、受信機ユニット１６０内の回路ブロック利得を切替える際の付加的な遅れなどのように、様々な理由によっている。単純性のため図４で示されなかったが、利得変更ｃ（ｎ）は新しいアナログおよびディジタル利得を適用するための遅れの差と等しい量だけ遅らせられてもよい。この方法は、新しいアナログ利得が選択される場合、新しいアナログ利得および対応する新しいディジタル利得が同時に生じ、出力サンプル中の大きな過渡現象が回避されるかもしれない。
【００５０】
図４で示される実施例では、ＡＧＣループは、アナログおよびディジタル利得の両方を決定する一次フィードバックループで実施される。受信信号レベルが典型的には１つの更新間隔から次へゆっくり変わるので、このＡＧＣループ設計は十分である。他のタイプのフィードバックループ、多数のフィードバックループ、フィードフォワード構造および/または他のある設計も、アナログおよびディジタル利得を制御するために使用されてもよい。
【００５１】
アナログ利得制御ユニット２７０は、当初は最高のアナログ利得を有する、例えばパワーアップでＡＧＣ状態１を選択してもよい。その後、各更新間隔では、ユニット２７０はベースバンド信号、ＲＳＳＩ（ｎ）の平均電力を、現在のＡＧＣ状態のための高いおよび低い閾値に対して比較し、他のＡＧＣ状態に変わるべきかどうか判断してもよい。例えばテーブル１に示されるように、ＡＧＣ状態間で切り替わる場合、ユニット２７０内のルックアップ表４３６は、アナログ利得のステップ変更と同様に各ＡＧＣ状態の高いおよび低い閾値を記憶してもよい。高いおよび低い閾値の特定値、ＲＳＳＩの計算および利得変更は実施に依存し、設計から設計へ変化してもよい。
【表１】
2011101391.tif 000004
【００５２】
高いおよび低い閾値に対する異なる値の選択により、異なる動作特性が得られる。高いおよび低い閾値はどの電力レベルでＡＧＣ状態を切り替えるかを決定し、従って、アナログとディジタル領域間の全面的な利得の区分化を決定する。高いおよび低い閾値は、さらにヒステリシスの量を決定し、それは以下のように計算され得る：
ヒステリシス＝Ｈｍ−Ｌｍ＋１                      式（４）
図５は図４のＡＧＣ状態選択器４３４によって行なわれるＡＧＣ状態を選択する過程５００の実施例を示す。次の記述は、ＡＧＣ状態ｍが現在のＡＧＣ状態であり、ここにｍ∈｛１，２，３，４｝  と仮定する。当初は、ベースバンド信号ＲＳＳＩ（ｎ）の平均電力が現在のＡＧＣ状態ｍのための低い閾値Ｌｍ未満である決定がなされる（ブロック５１０）。答えが「イエス」ならより高いアナログ利得が好ましい。次に現在のＡＧＣ状態が最高のアナログ利得を持っているかどうかが決定される（ブロック５１２）。答えが「イエス」なら、受信機ユニットが最高のアナログ利得で既に作動しているので、処理は終了する。そうでなければ、答えがブロック５１２に関して「ノー」である場合、次のより高いアナログ利得を有する新しいＡＧＣ状態ｍ−１が選択される（ブロック５１４）。受信機ユニットのためのアナログ利得は、新しいＡＧＣ状態に従って増加される（ブロック５１６）。その後、利得変更ｃ（ｎ）は、新しいＡＧＣ状態ｍ−１のためのアナログ利得と先のＡＧＣ状態ｍのためのアナログ利得の間の差として決定される（ブロック５１８）。より高いアナログ利得が受信機ユニットのために使用されているので、対数領域の利得変更ｃ（ｎ）は正の値である。
【００５３】
ベースバンド信号の平均電力が現在のＡＧＣ状態ｍのための低い閾値Ｌｍ未満でなく、ブロック５１０の答えが「ノー」である場合、ＲＳＳＩ（ｎ）が現在のＡＧＣ状態ｍのための高い閾値Ｈｍを超えるかどうかが決定される（ブロック５３０）。ブロック５３０の答えが「イエス」である場合、より低いアナログ利得が望ましい。したがって現在のＡＧＣ状態が最低のアナログ利得を持っているかどうかの決定がなされる（ブロック５３２）。答えが「イエス」なら受信機ユニットが既に最低のアナログ利得を得ているので、処理は終了する。そうでなく、ブロック５３２の答えが「ノー」である場合、次のより低いアナログ利得を有する新しいＡＧＣ状態ｍ＋１が選択される（ブロック５３４）。受信機のためのアナログ利得は新しいＡＧＣ状態に従って減少される（ブロック５３６）。その後、利得変更ｃ（ｎ）は、新しい及び前のＡＧＣ状態のためのアナログ利得間の差として決定される（ブロック５３８）。対数領域の利得変更ｃ（ｎ）は、より低いアナログ利得が受信機ユニットに使用されているので、負の値である。
【００５４】
図５はＡＧＣ状態を選択するためにベースバンド信号の平均電力が使用される実施例を示す。上に注意されたように、第１のループ・フィルタ出力ａ（ｎ）はＤＶＧＡ設定点に関連のあるＡＤＣ入力のベースバンド信号の平均電力を示し、またＡＧＣ状態を選択するために使用され得る。しかしながら、ａ（ｎ）がベースバンド信号レベルと逆に関係するので、従って図５の中でブロック５１０と５３０は修正され得る。更に、適切な高いおよび低い閾値がａ（ｎ）に対して定義され、またＡＧＣ状態を選択するために使用される。
【００５５】
図６はＤＶＧＡ２３０のためのＡＧＣループの典型的なモデル６００のブロック図を示す。この実施例では、ＡＧＣループは対数領域で作動する一次フィードバックループとして実施される。従って、モデル６００中の量は任意の底を有するｄＢあるいは対数の単位で与えられる。モデル６００は、ＡＧＣが１つのＡＧＣ状態で作動しており、利得変更ｃ（ｎ）が各更新間隔で０に等しいと仮定する。
【００５６】
各ＡＧＣ更新間隔ｎにおいて、合計器６１２はＤＶＧＡの入力で入力電源ＰｉｎｉｔとＤＶＧＡのためのディジタル利得ＧＤ（ｎ−１）を合計し、ＤＶＧＡの出力で電力Ｐ（ｎ）を提供する。対数領域の合計は線形領域の乗算と等価である。合計器６１２はＤＶＧＡ２３０による線形領域の乗算をモデル化する。合計器６１４はＤＶＧＡ設定点ＰｒｅｆからＤＶＧＡ出力電力Ｐ（ｎ）を引き算し、対数誤差ｅ（ｎ）を提供する。乗算器６１６は対数誤差ｅ（ｎ）にループ利得ＫＬを掛けて、基準化された対数誤差ｂ（ｎ）を提供する。合計器６１８は基準化された対数誤差ｂ（ｎ）と遅延ユニット６２０からのディジタル利得ＧＤ（ｎ−１）を合計し、更新されたディジタル利得ＤＤ（ｎ）を提供する。遅延ユニット６２０は合計器６１８からのディジタル利得ＤＤ（ｎ）を記憶し、次の更新間隔にこのディジタル利得を提供する。遅延ユニット６２０は図４の中でレジスタ４２６をモデル化する。
【００５７】
モデル６００の伝達関数は当業者によって容易に引き出される。一次フィードバックループの時定数τは次のように表現される：
【数２】
2011101391.tif 000005
【００５８】
ここに、ＴＬは２つのＡＧＣループ更新間の時間間隔である。ＴＬは獲得モードおよび追跡モードに関して異なっていてもよい。小さなループ利得ＫＬについては、時定数はτ≒ＴＬ/ＫＬとして近似され、それはループ・フィルタのための平均しているウィンドウの実効長に相当する。小さなＫＬについては、ＡＧＣループのより遅い収束に帰着して、時定数および平均しているウィンドウはより長い。大きなＫＬについては、収束は速い。しかしながら、測定ノイズは平均しているウィンドウを通してより抑制されず、それは測定精度に不利であるかもしれない。
【００５９】
残余の追跡誤差は電力測定における誤差による出力サンプルの平均電力における誤差である。残余の追跡誤差の分散σｒｅ２は次のように表現される：
【数３】
2011101391.tif 000006
【００６０】
ここに、σε２は電力測定誤差の分散である。式（６）は残余の追跡誤差がループ利得ＫＬおよび電力測定誤差σε２の両方に依存することを示す。
【００６１】
収束率、残余の追跡誤差および恐らく他の基準の点からよい性能を達成するために、ループ利得ＫＬのための適切な値が選択され得る。σε２が、例えば、十分なサンプル数上で平均することによって無視できる場合、より高いループ利得ＫＬがより速い収束を達成するために使用されてもよい。反対に、電力測定がノイズを有する場合、より小さなループ利得ＫＬがノイズを平均するために使用されてもよい。実施例では、ＫＬは１／１６〜１５／１６までの範囲の４ビット値である。この実施例については、最大の時定数はおよそ１６の更新間隔である。
【００６２】
ループ利得ＫＬはまた異なるチャネル・プロフィールのためのパケット誤差率（ＰＥＲ）を最小化するために選択されてもよい。より高いＫＬは、低から中速においてマルチパスフェージング・チャネルおよびレーリーの平坦フェージングに対してよりよい性能を提供するかもしれない。より低いＫＬは非常に高速において平坦フェージングに対してよりよい性能を提供するかもしれない。受信機１５０のためのチャネル・プロフィールが決定され、適切なループ利得値が決定されたチャネル・プロフィールに基づいて使用するため選択され得る。
【００６３】
受信機１５０は、例えば、システムにより使用される波形、受信機の動作モードなどに依存して種々な方法でＡＧＣを行なってもよい。例として、ＯＦＤＭ波形については、受信されたＯＦＤＭ記号中の過渡現象を減少するＯＦＤＭ記号境界で、ＡＧＣループおよびアナログおよびディジタル利得を更新することが望ましいかもしれない。
【００６４】
図７はシステム１００に使用され得る典型的なスーパーフレーム構造７００を示す。図７で示される実施例では、伝送タイムラインは、スーパーフレーム内に区分され、各スーパーフレームは、例えばおよそ１秒の特別の時間持続を持つ。各スーパーフレームは時分割多重（ＴＤＭ）パイロットのためのフィールド７１２、オーバーヘッド／制御情報のためのフィールド７１４、およびトラフィックデータのためのＮフレームを備えたフィールド７１６、ここにＮ≧１である、を含んでいる。スーパーフレームはまた、図７で示されない、異なるおよび/または追加のフィールドを含んでもよい。
【００６５】
図７で示される実施例において、ＴＤＭパイロットはＬ時間領域サンプルを含んでいる各パイロット・シーケンスと共に、Ｓの同一のパイロット・シーケンスからできていて、ここに、Ｓ>１およびＬ>１である。ＴＤＭパイロットは信号検出、フレーム同期、周波数誤差推定、時間同期および/または他の目的に使用され得る。オーバーヘッド情報はスーパーフレームのＮフレームの中で送られたデータ・チャネルを回復するために使用される情報を伝える。各フレームは多数（Ｍ）のＯＦＤＭ記号を運ぶ。各ＯＦＤＭ記号はＫサンプルのデータ部分およびＣサンプルの周期的な接頭辞からなる。実施例では、Ｋ＝４０９６、Ｃ＝５１２および各ＯＦＤＭ記号は４６０８サンプルからなる。実施例では、Ｌ＝１２８、Ｓ＝３６およびＴＤＭパイロットは長さ１２８の３６の同一のパイロット・シーケンスを含んでいる。他の値もまた、Ｋ、Ｃ、ＬおよびＳに使用されてもよい。
【００６６】
図７は特定のスーパーフレーム構造を示す。ここに記述されたＡＧＣ技術は、他のフレームおよびスーパーフレーム構造で使用され得る。
【００６７】
受信機１５０は断続的に活動的かもしれないし、受信データに周期的に目覚めるかもしれない。例えば、興味のあるデータ・チャネルが各フレーム中の１つ以上のＯＦＤＭ記号で送られてもよい。その後、受信機１５０は興味のあるデータ・チャネルのＯＦＤＭ記号に先立って目覚めて、必要なときにアナログとディジタルの利得を更新し、その周波数とタイミングを調節し、興味のあるＯＦＤＭ記号を受信し、次のフレームまで眠りに戻ってもよい。各目覚め間隔の開始に速く収束することはＡＧＣのために望ましい。
【００６８】
図８は獲得モードおよび追跡モードにおけるＡＧＣ動作の実施例を示す。受信機１５０はパワーアップ上およびさらに目覚め期間の開始に獲得モードで開始する。獲得モードにおいて、ＡＧＣループは速い収束を達成し、かつ受信信号レベルを緊密に追跡するために速い率においておよび第１のループ利得値で更新される。獲得モードにおける各更新間隔スパンＴａｃｑ秒、例えばスーパーフレーム構造のためのＴａｃｑ＝２５６サンプル期間が図７に示される。実施例では、各更新間隔において、受信機１５０は、更新間隔の後の部分の出力サンプル、例えば２５６サンプルの更新間隔の最後の１２８サンプルに基づいて電力測定を得る。アナログおよび/またはディジタル利得が更新間隔に先立って変更された場合、過渡現象が出力サンプルに導入されるかもしれない。過渡現象は電力測定について、更新間隔の初期の部分（例えば前半）の出力サンプルを廃棄し、更新間隔の後の部分（例えば後半）の出力サンプルを使用することにより回避され得る。その後、受信機１５０は電力測定に基づいてＡＧＣループを更新する。
【００６９】
（１）粗タイミングが得られ、ＯＦＤＭ記号境界を確認することができ、および/または（２）他のいくつかの条件が満たされるまで、受信機１５０が獲得モードでのままであってもよい。例えば、受信機１５０は更新間隔のある最小数（例えば１６）について獲得モードのままであってもよい。その後、受信機１５０は追跡モードに変わってもよい。追跡モードにおいて、ＡＧＣループはより遅い率においておよび第２のループ利得値で更新される。追跡モードにおける各更新間隔スパンＴｔｒａｃｋ秒は、例えば１ＯＦＤＭ記号期間でＴｔｒａｃｋ＝１である。実施例では、各更新間隔において、受信機は、利得切替えにより引き起こされる過渡現象を回避するために再び、更新間隔の後の部分（例えば後半）に出力サンプルに基づいて電力測定を得る。そして受信機１５０は電力測定に基づいてＡＧＣループを更新する。一般に、第１および第２のループ利得値は所望の収束率および時間平均化を達成するために各々選択されてもよい。第１のループ利得値は第２のループ利得値に等しいか、より大きいか、あるいはより小さい。
【００７０】
図９は個別のアナログ利得および連続的なディジタル利得でＡＧＣを行なう過程９００の実施例を示す。ＡＧＣループは電力測定に基づいて、例えばＤＶＧＡからの出力信号に関して更新される（ブロック９１２）。アナログ回路のための第１の利得はＡＧＣループに基づいて多数の個別の利得値の中から選択され、ＡＤＣ入力で所定範囲内のベースバンド信号の平均電力を維持する（ブロック９１４）。ＤＶＧＡのための第２の利得はＡＧＣループに基づいて選択され、ＤＶＧＡからの出力信号の平均電力を基準電力レベルに、あるいはそのレベルの近くに維持する（ブロック９１６）。ベースバンド信号は高いＰＡＰＲを持つＯＦＤＭ波形であるかもしれない。ＡＤＣ入力の所定範囲はＡＤＣフルスケールより下の第１のバックオフであるかもしれず、第１のバックオフはベースバンド信号のＰＡＰＲ、あるいは様々な干渉（ジャマー）の電力に基づいて選択されてもよい。基準電力レベルはＤＶＧＡフルスケールより下の第２のバックオフかもしれず、第２のバックオフはＤＶＧＡからの出力信号のＰＡＰＲに基づいて選択されてもよい。
【００７１】
ブロック９１４について、ベースバンド信号の平均電力が低い閾値未満である場合、次のより高い個別の利得値が、利用可能であれば、第１の利得に選ばれてもよい。ベースバンド信号の平均電力が高い閾値の上にある場合、次のより低い個別の利得値が、利用可能であれば、第１の利得に選ばれてもよい。多数の個別の利得値は多数の利得状態と関連付けられてもよい。各利得状態はそれぞれの高い閾値（適用可能な場合）およびそれぞれの低い閾値（適用可能な場合）に関係しているかもしれない。利得状態のための高いおよび低い閾値は、所望の利得切り替え特徴を提供し、かつ所望の切り替えヒステリシスを提供するように定義されてもよい。電流利得状態のための高いおよび低い閾値は利得状態を切り替えるかどうか判断するために使用されてもよい。
【００７２】
図１０は個別のアナログ利得および連続的なディジタル利得でＡＧＣを行なうための装置１０００の実施例を示す。装置１０００は電力測定に基づいて、例えばＤＶＧＡからの出力信号に関してＡＧＣループを更新する手段（ブロック１０１２）、多数の個別の利得値の中からアナログ回路のための第１の利得を選択し、ベースバンド信号の平均電力をＡＤＣ入力で所定範囲内に維持する手段（ブロック１０１４）、およびＤＶＧＡのための第２の利得を選択し、ＤＶＧＡ出力信号の平均電力を基準電力レベルに、あるいはそのレベルの近くに維持する手段（ブロック１０１６）を含んでいる。
【００７３】
図１１は対数領域においてＡＧＣを行なう過程１１００の実施例を示す。基準レベルからの出力信号レベルの対数誤差は、例えば、底２対数を使用して決定される（ブロック１１１２）。基準化された対数誤差を得るために、対数誤差はループ利得で基準化される（ブロック１１１４）。ループ・フィルタ出力を得るために、基準化された対数誤差はループ・フィルタで濾波される（ブロック１１１６）。獲得と追跡モードにおけるループ利得について異なる値が使用されてもよい。出力信号レベルにおける対数誤差を修正するために使用される第１の利得はループ・フィルタ出力に基づいて決定される（ブロック１１１８）。第１の利得は２の累乗である第１の部分および直線単位にある第２の部分を含んでもよい。入力信号は第１の利得でディジタル的に乗算されて出力信号を得、対数誤差は出力信号レベルおよび基準電力レベルに基づいて決定されてもよい。
【００７４】
アナログ回路のための第２の利得もまた、ループ・フィルタ出力に基づいて決定されてもよい（ブロック１１２０）。多数の個別の利得値は第２の利得に利用可能かもしれない。１つの個別の利得値はループ・フィルタ出力に基づいて第２の利得について選択されてもよい。その後、第１の利得はループ・フィルタ出力および第２の利得に基づいて決定されてもよい。
【００７５】
図１２は対数領域においてＡＧＣを行なうための装置１２００の実施例を示す。装置１２００は、例えば、底２対数を使用して出力信号レベルにおける対数誤差を決定する手段（ブロック１２１２）、基準化された対数誤差を得るためにループ利得で対数誤差を基準化する手段（ブロック１２１４）、ループ・フィルタ出力を得るために基準化された対数誤差をループ・フィルタで濾波する手段（ブロック１２１６）、ループ・フィルタ出力に基づいて出力信号レベルにおける対数誤差を修正するために使用される第１の利得を決定する手段（ブロック１２１８）およびループ・フィルタ出力に基づいてアナログ回路のための第２の利得を決定する手段（ブロック１２２０）を含む。
【００７６】
図１３は多数のモードを備えたＡＧＣを行なう過程１３００の実施例を示す。ＡＧＣループは獲得モードにおいて、例えば、パワーアップまたは睡眠から目覚めるとき開始する（ブロック１３１２）。ＡＧＣループは獲得モードにおいて、第１の更新率においておよび第１のループ利得値で更新される（ブロック１３１４）。ＡＧＣループは、例えば所定数のＡＧＣループの更新あるいは他のいくつかの条件の充足での後に、追跡モードへ推移する（ブロック１３１６）。ＡＧＣループは、追跡モードにおける第２のループ利得値を有する第１の更新率より遅い、第２の更新率で更新される（ブロック１３１８）。例えば、ＡＧＣループは、（１）獲得モードにおいて各ＯＦＤＭ記号に関して複数回、（２）追跡モードにおいて、例えば各ＯＦＤＭ記号およびＯＦＤＭ記号境界のような、少なくとも１つのＯＦＤＭ記号の各スパンについて一度更新されるかもしれない。ＡＧＣループを更新するために使用される電力測定は、（１）獲得モードにおいて第１の所定数のサンプル、（２）追跡モードにおいて、第２の所定数のサンプルに基づいて引き出され、第２の所定数は第１の所定数より大きい。第１のループ利得値は第２のループ利得値に等しいか、より大きいか、より小さいかもしれない。
【００７７】
図１４は多数のモードを備えたＡＧＣを行なうための装置１４００の実施例を示す。装置１４００は、獲得モードにおいて、例えば、パワーアップまたは睡眠から目覚めるときＡＧＣループを開始する手段（ブロック１４１２）、獲得モードにおいて、第１の更新率および第１のループ利得値でＡＧＣループを更新する手段（ブロック１４１４）、例えば、所定数ＡＧＣループ更新あるいは他のいくつかの条件充足の後、追跡モードへＡＧＣループを推移する手段（ブロック１４１６）、追跡モードにおいて第２のループ利得値を有する第１の更新率より遅い第２の更新率でＡＧＣループを更新する手段（ブロック１４１８）を含んでいる。
【００７８】
ここに記述されたＡＧＣ技術は、様々な手段によって実施されてもよい。例えば、これらの技術は、ハードウェア、ファームウェア、ソフトウェアあるいはそれらの組合せで実施されてもよい。ハードウェア実施については、ＡＧＣを行なうために使用される演算処理装置は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理装置（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレー（ＦＰＧＡ）、プロセッサ、制御器、マイクロ制御器、マイクロプロセッサ、電子装置、ここに記述された機能を行なうように設計された他の電子ユニットあるいはそれらの組合せで実施されてもよい。
【００７９】
ファームウェアおよび/またはソフトウェア実施については、技術はここに記述された機能を行なうモジュール（例えば、手順、機能など）で実施されてもよい。ファームウェアおよび/またはソフトウェア・コードは、メモリ（例えば、図１のメモリ１８２）に記憶され、プロセッサ（例えば、プロセッサ１８０）によって実行されてもよい。メモリはプロセッサ内あるいはプロセッサ外で実施され得る。
【００８０】
開示された実施例の前の記述はどんな当業者も本発明を作るか使用することを可能にするために提供される。これらの実施例への様々な修正は技術に熟練している人々に容易に明白になるであろう。また、ここに定義された総括的な法則は、発明の精神または範囲から逸脱することなく他の実施例に適用され得る。したがって、本発明は、ここに示された実施例に限定されることを意図されず、ここに示された法則と新規な特徴と一致する最も広い範囲を与えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成23年1月7日(2011.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力信号レベルにおける対数誤差を決定し、ループ・フィルタで対数誤差をフィルタにかけてループ・フィルタ出力を得、前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用されるように構成された少なくとも１つのプロセッサと、
少なくとも１つのプロセッサに接続されたメモリとを含む装置。
【請求項２】
前記少なくとも１つのプロセッサが底２対数を使用して対数誤差を決定するように構成された請求項１の装置。
【請求項３】
前記少なくとも１つのプロセッサが基準化された対数誤差を得るためにループ利得で対数誤差を基準化し、前記ループ・フィルタ出力を得るために前記ループ・フィルタで基準化された対数誤差をフィルタにかけるように構成された請求項１の装置。
【請求項４】
前記少なくとも１つのプロセッサが獲得モードでループ利得についての第１の値を使用し、追跡モードでループ利得のために第２の値を使用するように構成された請求項３の装置。
【請求項５】
前記少なくとも１つのプロセッサが入力信号を前記第１の利得とディジタル的に掛け算して出力信号を得、前記出力信号レベルおよび基準電力レベルに基づいて前記対数誤差を決定するように構成された請求項１の装置。
【請求項６】
前記第１の利得が２の累乗である第１の部分および直線単位にある第２の部分を含む請求項５の装置。
【請求項７】
前記少なくとも１つのプロセッサが前記ループ・フィルタ出力に基づいて多数の個別の利得値のうちの１つを選択し、前記アナログ回路のための第２の利得として選択された個別の利得値を提供するように構成された請求項１の装置。
【請求項８】
出力信号レベルにおける対数誤差を決定し、ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用されるように構成されたプロセッサ。
【請求項９】
前記出力信号を得るために入力信号を前記第１の利得とディジタル的に掛け算し、前記出力信号レベルおよび基準電力レベルに基づいて前記対数誤差を決定するようにさらに構成された請求項８のプロセッサ。
【請求項１０】
出力信号レベルにおける対数誤差を決定し、
ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、
前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得は出力信号レベルにおける対数誤差を修正するために使用されることを含む方法。
【請求項１１】
出力信号を得るために入力信号を前記第１の利得とディジタル的に掛け算し、前記対数誤差が前記出力信号レベルおよび基準電力レベルに基づいて決定されることをさらに含む請求項１０の方法。
【請求項１２】
出力信号レベルにおける対数誤差を決定する手段と、
ループ・フィルタ出力を得るためにループ・フィルタで前記対数誤差をフィルタにかける手段と、
前記ループ・フィルタ出力に基づいて第１の利得を決定する手段とを含み、前記第１の利得が前記出力信号レベルにおける対数誤差を修正するために使用される装置。
【請求項１３】
出力信号を得るために入力信号を第１の利得とディジタル的に掛け算する手段をさらに含み、前記対数誤差が前記出力信号レベルおよび基準電力レベルに基づいて決定される請求項１２の装置。
【請求項１４】
出力信号レベルにおける対数誤差を決定し、
ループ・フィルタ出力を得るためにループ・フィルタで対数誤差をフィルタにかけ、
前記ループ・フィルタ出力に基づいて第１の利得を決定し、前記第１の利得が出力信号レベルにおける対数誤差を修正するために使用されるコンピュータプログラムで符号化されたコンピュータ可読媒体。
【外国語明細書】
2011101391000001.pdf