(57)【要約】【課題】測定器において、伝送遅延時間測定とビットエラーレート測定とを同時に行なえるようにする。【解決手段】所定の規則に従って生成される疑似乱数ビット列を含んだフレーム信号を送信する送信器と、測定開始に際し、送信するフレーム信号に含まれる擬似乱数ビット列の一部のビット列を記録するレジスタと、測定開始に際し、計時を開始するタイマー回路と、フレーム信号を受信する受信器と、受信したフレーム信号と所定の規則に従って自身が生成する擬似乱数ビット列とからビットエラーレートを測定するビットエラー測定回路と、受信したフレーム信号に対応するビット列からレジスタに記録されたビット列を検出すると、タイマー回路の計時を停止させる比較器とを備えたことを特徴とする測定器。【選択図】図１
2011250162.tif 000002
【特許請求の範囲】
【請求項１】
所定の規則に従って生成される疑似乱数ビット列を含んだフレーム信号を送信する送信器と、
測定開始に際し、送信するフレーム信号に含まれる前記擬似乱数ビット列の一部のビット列を記録するレジスタと、
測定開始に際し、計時を開始するタイマー回路と、
フレーム信号を受信する受信器と、
受信したフレーム信号と前記所定の規則に従って自身が生成する擬似乱数ビット列とからビットエラーレートを測定するビットエラー測定回路と、
受信したフレーム信号に対応するビット列から前記レジスタに記録されたビット列を検出すると、前記タイマー回路の計時を停止させる比較器とを備えたことを特徴とする測定器。
【請求項２】
前記ビットエラー測定回路は、
前記所定の規則に従って自身が生成した擬似乱数ビット列を、受信したフレーム信号に対応するビット列として、前記比較器に出力することを特徴とする請求項１に記載の測定器。
【請求項３】
前記レジスタは、フレーム信号のペイロードの先頭のビット列を記録し、
前記比較器は受信したフレーム信号に対応するビット列のペイロードの先頭から前記レジスタに記録されたビット列を検出することを特徴とする請求項１または２に記載の測定器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ネットワークにおける伝送装置の試験を行なう測定器に関し、特に、伝送遅延時間とビットエラーレートとを同時に測定することができる測定器に関する。
【背景技術】
【０００２】
ＳＤＨ（Synchronous Digital Hierarchy）／ＳＯＮＥＴ（Synchronous Optical NETwork）、ＯＴＮ（Optical Transport Network）等の音声やデータを伝送する基幹ネットワークにおいて、伝送遅延時間は、ネットワークの品質を示す重要な要素であり、その時間はなるべく小さい方が好ましい。
【０００３】
ネットワーク全体の遅延時間を小さくするためには、例えば、伝送装置の内部で発生する伝送遅延時間を小さくする必要がある。このため、伝送装置の試験を行なう測定器には、伝送遅延時間を測定する機能が必要とされている。
【０００４】
図３は、伝送装置の伝送遅延時間測定を行なう機器構成とその接続例を示す図である。本図の例では、離れた場所に設置された伝送装置Ａ３００ａと伝送装置Ｂ３００ｂは、それぞれクライアントインタフェースとして、２．５Ｇｂｉｔ／ｓのＳＤＨフレームであるＳＴＭ−１６のインタフェースを持ち、ラインインタフェースとして、１０Ｇｂｉｔ／ｓのＳＤＨフレームであるＳＴＭ−６４のインタフェースを持っており、それぞれのラインインタフェースがネットワーク４００を経由して接続されている。
【０００５】
伝送装置Ａ３００ａのクライアントインタフェースには、従来の測定器２００が接続されている。測定器２００は、ＳＴＭ−１６のフレーム信号を送信する。伝送装置Ａ３００ａは、受信したＳＴＭ−１６からＶＣ−４−１６ｃを取り出し、ＳＴＭ−６４に載せ替えて、ラインインタフェースから伝送装置Ｂ３００ｂへと送信する。ＳＴＭ−６４を受信した伝送装置Ｂ３００ｂは、その中からＶＣ−４−１６ｃを取り出し、ＳＴＭ−１６に載せ替えてクライアントインタフェースから送信する。伝送装置Ｂ３００ｂのクライアントインタフェースは折り返されており、再度、伝送装置Ｂ３００ｂへ入力される。その後、往路と同様の処理が行なわれ、伝送装置Ａ３００ａを経由して、フレーム信号は、測定器２００に戻ってくる。
【０００６】
次に、伝送遅延時間の測定方法について説明する。図４は、従来の測定器２００の伝送遅延時間測定に関連する構成例を示すブロック図である。また、図５は、伝送遅延時間を測定する際に用いられるフレーム信号の一例を示す図である。
【０００７】
通常時、測定器２００の送信フレーマ２０１からは、図５（ａ）に示すように、ＳＴＭ−１６に収容されたＶＣ−４−１６ｃのペイロードをすべて「１」にしたフレーム信号Ｔ＿ＤＡＴＡを送信しておく。
【０００８】
伝送遅延時間の測定を行なう場合は、図示しないＣＰＵ等の制御装置からＭＥＡＳ＿ＳＴＡＲＴ信号にＨｉパルスを与える。すると、送信測定制御回路２０２は、送信フレーマ２０１から送られるＶＣ−４−１６ｃのペイロード先頭を示すＴ＿ＰＬ＿Ｐパルスの位置で、１回だけフレーム信号Ｔ＿ＤＡＴＡに検出パターンを上書きして送信すると同時に、ＴＩＭＥＲ＿ＳＴＡＲＴ信号を出力する。検出パターンは、例えば、図５（ｂ）に示すようにペイロード先頭の３２ビットの「０」列とすることができる。ＴＩＭＥＲ＿ＳＴＡＲＴ信号を入力したタイマー回路２０９は、カウントを開始する。
【０００９】
Ｔ＿ＤＡＴＡ信号は、マルチプレクサ２０３で多重化され、光送信器２０４から光信号として送信され、光ファイバーや伝送装置Ａ３００ａ、伝送装置Ｂ３００ｂを経由した後、再度測定器２００へと戻ってくる。
【００１０】
光受信器２０５で受信したＳＴＭ−１６光信号は、デマルチプレクサ２０６で３２ビットの電気信号に変換され、受信フレーマ２０７でフレーム同期を取ると、ビットの並べ替えが行なわれ、Ｒ＿ＤＡＴＡ信号として出力される。また、ペイロード先頭を示すＲ＿ＰＬ＿Ｐ信号が出力される。
【００１１】
遅延時間パターン検出回路２０８は、Ｒ＿ＰＬ＿Ｐ信号の位置で、例えば、３２ビットの「０」列である検出パターンを検出すると、ＴＩＭＥＲ＿ＳＴＯＰ信号をタイマー回路２０９とＦＦ２１０に出力する。ＴＩＭＥＲ＿ＳＴＯＰ信号を受信すると、タイマー回路２０９は、カウントを停止し、ＦＦ２１０は、ＤＥＬＡＹ＿ＣＯＭＰをＣＰＵ等の制御装置に出力し、伝送遅延時間測定が完了したことを通知する。
【００１２】
タイマー回路２０９のカウント値を示すＤＥＬＡＹ＿ＴＩＭＥ信号は、伝送遅延時間の測定結果であるが、測定器２００の内部回路自身の遅延時間も含まれているため、ソフトウェアでそれを減算することで正しい伝送遅延測定時間を得ることができる。何らかの理由により、受信したフレーム信号Ｒ＿ＤＡＴＡから検出パターンが検出できない場合は、カウント開始から所定時間経過後に、タイマー回路２０９からＤＥＬＡＹ＿ＯＶＥＲが出力され、伝送遅延時間測定が完了しなかったことをＣＰＵ等の制御装置に知らせる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−１３３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、測定器２００においては、伝送遅延時間の測定の他に、ビットエラーレートの測定も行なわれる。ビットエラーレートを測定することで信号の導通を確認したり、通信品質を測定することができる。
【００１５】
一般に、ビットエラーレートの測定は、ペイロード全体にＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビット列）を載せて出力し、受信したペイロードで発生しているビットエラーをカウントすることで行なわれる。
【００１６】
これに対し、伝送遅延時間の測定は、上述のようにペイロード先頭に特定の検出パターンを載せて出力し、伝送装置を経由して受信したフレーム信号から検出パターンを検出することで行なわれる。したがって、ビットエラーレートの測定と伝送遅延時間の測定とでは、異なるデータパターンが用いられる。
【００１７】
このため、伝送遅延時間測定とビットエラーレート測定とは、切り替えを行なって別個に測定する必要があり、測定結果も別々の画面で確認することになり、測定器の使い勝手が十分であるとはいえなかった。
【００１８】
そこで、本発明は、測定器において、伝送遅延時間測定とビットエラーレート測定とを同時に行なえるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明の測定器は、所定の規則に従って生成される疑似乱数ビット列を含んだフレーム信号を送信する送信器と、測定開始に際し、送信するフレーム信号に含まれる前記擬似乱数ビット列の一部のビット列を記録するレジスタと、測定開始に際し、計時を開始するタイマー回路と、フレーム信号を受信する受信器と、受信したフレーム信号と前記所定の規則に従って自身が生成する擬似乱数ビット列とからビットエラーレートを測定するビットエラー測定回路と、受信したフレーム信号に対応するビットから前記レジスタに記録されたビット列を検出すると、前記タイマー回路の計時を停止させる比較器とを備えたことを特徴とする。
【００２０】
本発明では、ビットエラーレートの測定に用いる疑似乱数ビット列の一部のビット列を伝送遅延時間測定のための検出パターンとして用いているため、伝送遅延時間測定とビットエラーレート測定とを同時に行なえるようになる。
【００２１】
このとき、前記ビットエラー測定回路は、前記所定の規則に従って自身が生成した擬似乱数ビット列を、受信したフレーム信号に対応するビット列として、前記比較器に出力するようにしてもよい。
【００２２】
このようにすることにより、伝送遅延時間測定のための検出パターンにビットエラーが生じた場合にも、伝送遅延時間測定を行なえるようになる。
【００２３】
また、前記レジスタは、フレーム信号に対応するビット列のペイロードの先頭のビット列を記録し、前記比較器は受信したフレーム信号のペイロードの先頭から前記レジスタに記録されたビット列を検出することができる。
【発明の効果】
【００２４】
本発明によれば、測定器において、伝送遅延時間測定とビットエラーレート測定とを同時に行なえるようになる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態の測定器の伝送遅延時間測定およびビットエラーレート測定に関連する構成を示すブロック図である。
【図２】伝送遅延時間およびビットエラーレートを測定する際に用いられるフレーム信号を示す図である。
【図３】伝送装置の伝送遅延時間測定を行なう機器構成とその接続例を示す図である。
【図４】従来の測定器の伝送遅延時間測定に関連する構成例を示すブロック図である。
【図５】伝送遅延時間を測定する際に用いられるフレーム信号の一例を示す図である。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について図面を参照して説明する。本実施形態の測定器１００は、図３に示した機器構成および接続例と同様の機器構成および接続例で、伝送装置の伝送遅延時間測定およびビットエラーレート測定を行なうことができる。このため、再度図３を参照して本実施形態の機器構成および接続例を説明する。ただし、図中の従来の測定器２００は、本実施形態の測定器１００に置き換えるものとする。
【００２７】
離れた場所に設置された伝送装置Ａ３００ａと伝送装置Ｂ３００ｂは、それぞれクライアントインタフェースとして、２．５Ｇｂｉｔ／ｓのＳＤＨフレームであるＳＴＭ−１６のインタフェースを持ち、ラインインタフェースとして、１０Ｇｂｉｔ／ｓのＳＤＨフレームであるＳＴＭ−６４のインタフェースを持っており、それぞれのラインインタフェースがネットワーク４００を経由して接続されている。
【００２８】
伝送装置Ａ３００ａのクライアントインタフェースには、本実施形態の測定器１００が接続されている。測定器１００は、ＳＴＭ−１６のフレーム信号を送信する。伝送装置Ａ３００ａは、受信したＳＴＭ−１６からＶＣ−４−１６ｃを取り出し、ＳＴＭ−６４に載せ替えて、ラインインタフェースから伝送装置Ｂ３００ｂへと送信する。ＳＴＭ−６４を受信した伝送装置Ｂ３００ｂは、その中からＶＣ−４−１６ｃを取り出し、ＳＴＭ−１６に載せ替えてクライアントインタフェースから送信する。伝送装置Ｂ３００ｂのクライアントインタフェースは折り返されており、再度、伝送装置Ｂ３００ｂへ入力される。その後、往路と同様の処理が行なわれ、伝送装置Ａ３００ａを経由して、フレーム信号は、測定器１００に戻ってくる。
【００２９】
次に、本実施形態の伝送遅延時間の測定およびビットエラーレート測定について説明する。図１は、本実施形態の測定器１００の伝送遅延時間測定およびビットエラーレート測定に関連する構成を示すブロック図である。また、図２は、伝送遅延時間およびビットエラーレートを測定する際に用いられるフレーム信号を示す図である。
【００３０】
図１に示すように、本実施形態の測定器１００は、伝送遅延時間測定およびビットエラーレート測定に関連する構成として、送信フレーマ１０１、送信測定制御回路１０２、マルチプレクサ１０３、レジスタ１０４、光送信器１０５、光受信器１０６、デマルチプレクサ１０７、受信フレーマ１０８、ビットエラー測定回路１０９、比較器１１０、ＦＦ１１２を備えている。
【００３１】
本実施形態において、測定器１００の送信フレーマ１０１からは、図２に示すように、ＳＴＭ−１６に収容されたＶＣ−４−１６ｃのペイロード全体にＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビット列）を載せたフレーム信号Ｔ＿ＤＡＴＡを送信する。また、送信フレーマ１０１は、ペイロード先頭を示すＴ＿ＰＬ＿Ｐパルスを送信測定制御回路１０２に出力する。
【００３２】
伝送遅延時間およびビットエラーレート測定の測定を行なう場合は、図示しないＣＰＵ等の制御装置からＭＥＡＳ＿ＳＴＡＲＴ信号にＨｉパルスを与える。すると、送信測定制御回路１０２は、Ｔ＿ＰＬ＿Ｐパルスの位置で、１回だけＴＩＭＥＲ＿ＳＴＡＲＴ信号をレジスタ１０４とタイマー回路１１１に出力する。
【００３３】
ＴＩＭＥＲ＿ＳＴＡＲＴ信号を入力したタイマー回路１１１は、カウントを開始する。また、ＴＩＭＥＲ＿ＳＴＡＲＴ信号を入力したレジスタ１０４は、送信フレーマ１０１が出力されたフレーム信号Ｔ＿ＤＡＴＡのペイロードの所定位置のビット列をサンプリングし、トリガーパターンとして記憶する。所定位置のビット列は、例えば、ペイロード先頭の３２ビットとすることができる。
【００３４】
Ｔ＿ＤＡＴＡ信号は、マルチプレクサ１０３で多重化され、光送信器１０５から光信号として送信され、光ファイバーや伝送装置Ａ３００ａ、伝送装置Ｂ３００ｂを経由した後、再度測定器１００へと戻ってくる。
【００３５】
光受信器１０６で受信したＳＴＭ−１６光信号は、デマルチプレクサ１０７で３２ビットの電気信号に変換され、受信フレーマ１０８に入力される。この３２本の並列データ信号は、任意な位置で並列化された信号である。
【００３６】
受信フレーマ１０８は、３２本の並列データ信号から、例えば、"Ｆ６Ｆ６２８２８"の同期パターンを検出し、ビットの並べ替えを行なってＲ＿ＤＡＴＡ信号としてビットエラー測定回路１０９に出力する。また、ペイロード先頭を示すＲ＿ＰＬ＿Ｐ信号をビットエラー測定回路１０９に出力する。
【００３７】
ビットエラー測定回路１０９は、送信フレーマ１０１と同じＰＲＢＳ生成アルゴリズムを備えている。このアルゴリズムは、例えば、過去のＰＲＢＳパターンから以降のＰＲＢＳパターンを演算してＰＲＢＳを生成するアルゴリズムとすることができる。このため、ビットエラー測定回路１０９は、必要に応じて同期を取ることで、送信フレーマ１０１が出力したＰＲＢＳと同じＰＲＢＳを生成することができる。
【００３８】
したがって、ビットエラー測定回路１０９は、受信フレーマ１０８から入力したＲ＿ＤＡＴＡと、自身が生成したＰＲＢＳとを比較することにより、ビットエラーの発生を検出し、ビットエラーレートを測定することができる。測定されたビットエラーレートは、測定結果として表示装置等に表示される。
【００３９】
さらに、ビットエラー測定回路１０９は、自身が生成したＰＲＢＳを、Ｒ＿ＲＥＦ＿ＰＡＴ信号として比較器１１０に出力する。このように、ビットエラー測定回路１０９が、自身が生成したＰＲＢＳを出力することにより、トリガーパターンにおいてビットエラーが発生した場合にも伝送遅延時間測定を行なうことができるようになる。また、ビットエラー測定回路１０９は、ＰＲＢＳの同期が取れている時に、ペイロード先頭を示すＲ＿ＰＬ＿Ｐ＿ＳＹＮＣ信号を比較器１１０に出力する。
【００４０】
比較器１１０には、レジスタ１０４が記憶するトリガーパターンを示すＴＲＩＧ＿ＰＡＴと、ビットエラー測定回路１０９が出力する自身が生成したＰＲＢＳ信号Ｒ＿ＲＥＦ＿ＰＡＴとが比較用データとして入力され、Ｒ＿ＰＬ＿Ｐ＿ＳＹＮＣ信号が比較タイミングを示すイネーブル信号として入力される。
【００４１】
比較器１１０は、ＰＲＢＳの同期が取れている時の、ペイロードの先頭を示すＲ＿ＰＬ＿Ｐ＿ＳＹＮＣ信号が入力されると、トリガーパターンを示すＴＲＩＧ＿ＰＡＴと、フレーム信号Ｒ＿ＲＥＦ＿ＰＡＴとが一致するかどうかを比較する。
【００４２】
その結果、両者が一致した場合には、送信したトリガーパターンが伝送装置３００を経由して戻ってきたものとして、ＴＩＭＥＲ＿ＳＴＯＰ信号をタイマー回路１１１とＦＦ１１２に出力する。
【００４３】
ＴＩＭＥＲ＿ＳＴＯＰ信号を受信すると、タイマー回路１１１は、カウントを停止し、ＦＦ１１２は、ＤＥＬＡＹ＿ＣＯＭＰをＣＰＵ等の制御装置に出力し、伝送遅延時間測定が完了したことを通知する。
【００４４】
タイマー回路１１１のカウント値を示すＤＥＬＡＹ＿ＴＩＭＥ信号は、伝送遅延時間の測定結果であるが、測定器１００の内部回路自身の遅延時間も含まれているため、ソフトウェアでそれを減算することで正しい伝送遅延測定時間を得ることができる。何らかの理由により、受信したフレーム信号Ｒ＿ＤＡＴＡからトリガーパターンが検出できない場合は、カウント開始から所定時間経過後に、タイマー回路１１１がＤＥＬＡＹ＿ＯＶＥＲ信号を出力し、伝送遅延時間測定が完了しなかったことをＣＰＵ等の制御装置に知らせる。
【００４５】
以上説明したように、本実施形態の測定器１００によれば、伝送遅延時間測定とビットエラーレート測定とを切替を行なうことなく同時に行なえるようになる。これにより、伝送遅延時間測定結果とビットエラーレート測定結果とを同じ画面上で同時に表示することもできるようになる。
【符号の説明】
【００４６】
１００…測定器、１０１…送信フレーマ、１０２…送信測定制御回路、１０３…マルチプレクサ、１０４…レジスタ、１０５…光送信器、１０６…光受信器、１０７…デマルチプレクサ、１０８…受信フレーマ、１０９…ビットエラー測定回路、１１０…比較器、１１１…タイマー回路、２００…測定器、２０１…送信フレーマ、２０２…送信測定制御回路、２０３…マルチプレクサ、２０４…光送信器、２０５…光受信器、２０６…デマルチプレクサ、２０７…受信フレーマ、２０８…遅延時間パターン検出回路、２０９…タイマー回路、３００…伝送装置、４００…ネットワーク
【図１】
2011250162.tif 000003
【図２】
2011250162.tif 000004
【図３】
2011250162.tif 000005
【図４】
2011250162.tif 000006
【図５】
2011250162.tif 000007