(57)【要約】【課題】表示パネルを駆動するためのデータドライバ及び該データドライバを備えるディスプレイ装置を提供する。【解決手段】表示パネルと、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラと、それぞれマスタークロック信号を受信し、デジタルデータを受信及び保存し、保存されたデジタルデータによる駆動信号を生成し、対応する駆動信号を表示パネルに提供する複数のデータドライバを備えるデータライン駆動部と、を備えることを特徴とするディスプレイ装置。【選択図】図３
2011237799.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラと、
それぞれ前記マスタークロック信号を受信し、前記デジタルデータを受信及び保存し、保存された前記デジタルデータによる駆動信号を生成し、対応する駆動信号を前記表示パネルに提供する複数のデータドライバを備えるデータライン駆動部と、を備え、
前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信及び保存し、
前記各データドライバは、
前記マスタークロック信号に同期して前記デジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、
保存された前記デジタルデータ及び前記駆動指示信号に応答して前記駆動信号を生成し、前記駆動信号を前記表示パネルに提供する駆動信号出力部と、を備えることを特徴とするディスプレイ装置。
【請求項２】
前記セッティング信号は、
論理ハイを表す第１電圧、論理ローを表す第２電圧及びハイインピダンス状態を表す電圧のうち、少なくとも一つにより定義されることを特徴とする請求項１に記載のデータドライバ。
【請求項３】
前記データ処理部は、
前記マスタークロック信号を受信して内部クロック信号を生成し、前記マスタークロック信号に同期して前記デジタルデータを受信する受信部と、
イネーブルパルスに応答して受信される前記デジタルデータを順次に保存し、前記駆動指示信号に応答して保存されたデータを前記駆動信号生成部に提供するデータ保存部と、
前記複数のセッティング信号のうち、対応するセッティング信号に応答して前記イネーブルパルスを生成する制御部と、を備えることを特徴とする請求項２に記載のディスプレイ装置。
【請求項４】
前記データ保存部は、
前記内部クロック信号に同期して前記イネーブルパルスを順次にシフティングして出力するシフトレジスタと、
前記イネーブルパルスに応答して前記デジタルデータを順次に保存する第１ラッチ部と、
前記駆動指示信号に応答して前記第１ラッチ部に保存されたデータを保存し、前記駆動信号生成部に出力する第２ラッチ部と、を備えることを特徴とする請求項３に記載のディスプレイ装置。
【請求項５】
前記制御部は、
前記内部クロック信号をカウンティングし、カウンティング値を提供するカウンタと、
前記カウンティング値が臨界値と同一な時に前記イネーブルパルスを生成するパルス生成部を備え、
前記臨界値は、複数のセッティング信号のうち、対応するセッティング信号により決定されることを特徴とする請求項４に記載のディスプレイ装置。
【請求項６】
表示パネルを駆動するためのデータドライバにおいて、
マスタークロック信号に同期してデジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、
保存された前記デジタルデータ及び駆動指示信号に応答して駆動信号を生成し、前記表示パネルに提供する駆動信号出力部と、を備え、
前記データ処理部は、印加されたセッティング信号により決定される時点で活性化されることを特徴とするデータドライバ。
【請求項７】
前記セッティング信号は、
論理ハイを表す第１電圧、論理ローを表す第２電圧及びハイインピダンス状態を表す電圧のうち、少なくとも一つにより定義されることを特徴とする請求項６に記載のデータドライバ。
【請求項８】
前記データ処理部は、
前記マスタークロック信号を受信して内部クロック信号を生成し、前記マスタークロック信号に同期して前記デジタルデータを受信する受信部と、
イネーブルパルスに応答して受信される前記デジタルデータを順次に保存し、前記駆動指示信号に応答して保存されたデータを前記駆動信号生成部に出力するデータ保存部と、
前記セッティング信号に応答して前記イネーブルパルスを生成する制御部と、を備えることを特徴とする請求項７に記載のデータドライバ。
【請求項９】
前記データ保存部は、
前記内部クロック信号に同期して前記イネーブルパルスを順次にシフティングして出力するシフトレジスタと、
前記イネーブルパルスに応答して前記デジタルデータを順次に保存する第１ラッチ部と、
前記駆動指示信号に応答して前記第１ラッチ部に保存されたデータを保存し、前記駆動信号生成部に出力する第２ラッチ部と、を備えることを特徴とする請求項８に記載のデータドライバ。
【請求項１０】
前記制御部は、
前記内部クロック信号をカウンティングし、カウンティング値を提供するカウンタと、
前記カウンティング値が臨界値と同一な時に前記イネーブルパルスを生成するパルス生成部と、を備え、
前記臨界値は、複数のセッティング信号のうち、対応するセッティング信号により決定されることを特徴とする請求項９に記載のデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動するためのデータドライバとこれを備えるディスプレイ装置に係り、具体的には、外部から別途の活性化信号が印加されなくても、既定の時点になれば自動的に活性化してデジタルデータを受信することができるデータドライバ及びこれを備えるディスプレイ装置に関する。
【背景技術】
【０００２】
最近ノート型パソコン及び個人携帯通信装置などの携帯用電子装置の普及増加と共に、デジタル家電機器及びパソコンの市場が益々拡張しつつある。これらの装置とユーザー間の最終連結媒体であるディスプレイ装置は、軽量化、低電力化及び高解像度化技術を要求し、これにより、既存のＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）ではないＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎａｎｃｅ  Ｄｉｓｐｌａｙ）のようなＦＰＤ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）装置が一般化している。前記ＦＰＤを備えるディスプレイ装置の大型化及び高解像度の傾向で、１フレーム当り伝送されるべきデータ量は急増しつつある。したがって、ディスプレイ装置で大容量のデータをさらに速く安定して伝達できる方案が求められる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、外部から別途の活性化信号が印加されなくても、既定の時点になれば自動的に活性化してデータを受信することができるデータドライバを提供することである。
【０００４】
本発明が解決しようとする他の技術的課題は、外部から別途の活性化信号が印加されなくても、既定の時点になれば自動的に活性化してデータを受信することができるデータドライバを備えるディスプレイ装置を提供することである。
【課題を解決するための手段】
【０００５】
前記技術的課題を達成するための本発明の一実施形態によるデータドライバは、表示パネルを駆動するためのものであって、マスタークロック信号に同期してデジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部及び保存された前記デジタルデータ及び駆動指示信号に応答して駆動信号を生成し、前記表示パネルに提供する駆動信号出力部を備える。前記データ処理部は、印加されたセッティング信号により決定される時点で活性化されることを特徴とする。
【０００６】
前記他の技術的課題を達成するための本発明の一実施形態によるディスプレイ装置は、表示パネル、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラ；及びデータライン駆動部を備える。前記データライン駆動部は、複数のデータドライバを備える。前記複数のデータドライバそれぞれは前記マスタークロック信号を受信し、前記デジタルデータを受信及び保存し、保存された前記デジタルデータによる駆動信号を生成し、対応する駆動信号を前記表示パネルに提供する複数のデータドライバを備える。前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信及び保存する。前記各データドライバは、前記マスタークロック信号に同期して前記デジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、保存された前記デジタルデータ及び前記駆動指示信号に応答して前記駆動信号を生成し、前記駆動信号を前記表示パネルに提供する駆動信号出力部と、を備えることを特徴とする。
【０００７】
前記他の技術的課題を達成するための本発明の他の一実施形態によるディスプレイ装置は、表示パネル、マスタークロック信号とデジタルデータとを提供するタイミングコントローラ及び複数のデータドライバを備えるデータライン駆動部を備える。前記複数のデータドライバそれぞれは、前記マスタークロック信号と前記デジタルデータとを受信及び保存し、保存された前記デジタルデータに対応する駆動信号を生成して前記表示パネルに提供する。前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信して保存することを特徴とする。
【発明の効果】
【０００８】
本発明によるデータドライバは、外部から印加される別途の活性化信号、すなわち、スタートパルスなしでも正常にデータを受信することができて、前記スタートパルスのタイミング問題やノイズによる誤動作が防止される。
【０００９】
本発明によるディスプレイ装置は、外部から印加される別途の活性化信号、すなわち、スタートパルスなしでも正常にデータを受信することができるデータドライバを備えて、前記スタートパルスのタイミング問題やノイズによる誤動作が防止されて高画質の映像を安定して提供する。
【図面の簡単な説明】
【００１０】
【図１】表示パネルを備えるディスプレイ装置のブロック図である。
【図２】図１に図示されたデータライン駆動部１２０が３個のデータドライバを備える場合のブロック図である。
【図３】本発明の一実施形態によるディスプレイ装置のブロック図である。
【図４】図３に図示されたデータライン駆動部３２０が３個のデータドライバを備え、各データドライバに１ビットのセッティング信号が印加されることを示すブロック図である。
【図５】図３に図示されたデータライン駆動部３２０が５個のデータドライバを備え、各データドライバに２ビットのセッティング信号が印加されることを示すブロック図である。
【図６Ａ】図３に図示されたデータライン駆動部３２０が備えるデータドライバと、各データドライバに印加されるセッティング信号との一例を示す図面である。
【図６Ｂ】図３に図示されたデータライン駆動部３２０が備えるデータドライバと、各データドライバに印加されるセッティング信号との一例を示す図面である。
【図７】本発明の一実施形態によるディスプレイ装置において、タイミングコントローラとデータドライバとの間に適用できるＭｉｎｉ−ＬＶＤＳインターフェースを説明するためのブロック図である。
【図８】図７に図示されたＭｉｎｉ−ＬＶＤＳインターフェースのプロトコルを示す図面である。
【図９】図７に図示されたＭｉｎｉ−ＬＶＤＳインターフェースのプロトコルを示す図面である。
【図１０】図７に図示されたＭｉｎｉ−ＬＶＤＳインターフェースによってデータドライバがデータを受信することを示す図面である。
【図１１】本発明の一実施形態によるディスプレイ装置が５個のデータドライバを備える場合に、タイミングコントローラから出力されるラインデータが各データドライバに分配されることを説明するための図面である。
【図１２】本発明の一実施形態によるデータドライバの構成を示すブロック図である。
【図１３】図１２に図示されたデータ処理部１２１０の構成を示すブロック図である。
【図１４】図１３に図示された制御部１２１４の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照して本発明の実施形態を説明することで、本発明を詳細に説明する。先ず、本発明が適用されるディスプレイ装置について説明する。
【００１２】
図１は、表示パネルを備えるディスプレイ装置のブロック図であり、図２は、図１に図示されたデータライン駆動部１２０が３個のデータドライバを備える場合のブロック図である。
【００１３】
図１及び図２を参照すれば、表示パネルを備えるディスプレイ装置１００は、タイミングコントローラ１１０、データライン駆動部１２０及び表示パネル１３０を備える。タイミングコントローラ１１０は、クロック信号ＭＣＬＫとデジタルデータＤＡＴＡとをデータライン駆動部１２０に出力する。データライン駆動部１２０は、表示パネル１３０のデータラインに駆動信号を印加する複数のデータドライバ１２２＿１ないし１２２＿ｎを備える。各データドライバ１２２＿１ないし１２２＿ｎは、対応するスタートパルスＤＩＯ１ないしＤＩＯｎに応答して順次に一つずつ活性化して、タイミングコントローラからのデジタルデータＤＡＴＡを受信し、適切なタイミングに次のデータドライバを活性化させるためのスタートパルスＤＩＯ１ないしＤＩＯｎを生成して出力する。具体的に第１データドライバ１２２＿１は、タイミングコントローラ１１０から入力されるスタートパルスＤＩＯ１に応答して活性化し、第２データドライバ１２２＿２ないし第ｎデータドライバ１２２＿ｎは、それぞれ以前データドライバ１２２＿１ないし１２２＿（ｎ−１）からのスタートパルスＤＩＯ２ないしＤＩＯｎに応答して活性化される。前述したように、図１に図示されたディスプレイ装置１００は、外部から印加されるスタートパルスＤＩＯ１ないしＤＩＯｎに応答して活性化されるデータドライバ１２２＿１ないし１２２＿ｎを備える。したがって、前記スタートパルスＤＩＯ１ないしＤＩＯｎのための別途の配線を備えねばならないので、ＰＣＢ面積が大きくなってコストアップになる。また、データドライバ１２２＿１ないし１２２＿ｎが、対応する前記スタートパルスＤＩＯ１ないしＤＩＯｎの受信時点で活性化されるので、前記スタートパルスＤＩＯ１ないしＤＩＯｎの歪曲や遅延によって誤動作しうる。
【００１４】
図３は、本発明の一実施形態によるディスプレイ装置のブロック図である。図３を参照すれば、本発明の一実施形態によるディスプレイ装置３００は、タイミングコントローラ３１０、データライン駆動部３２０、スキャンライン駆動部３４０及び表示パネル３３０を備える。
【００１５】
表示パネル３３０は、複数のスキャンラインＳＬ１ないしＳＬｍと複数のデータラインＤＬ１１ないしＤＬｎｎとを備え、前記各スキャンラインＳＬ１ないしＳＬｍ及び前記各データラインＤＬ１１ないしＤＬｎｎの交差点に単位画素（図示せず）を備える。
【００１６】
タイミングコントローラ３１０は、スキャンライン駆動部３４０及びデータライン駆動部３２０の動作を制御し、マスタークロック信号ＭＬＣＫ、デジタルデータＤＡＴＡ及び駆動指示信号ＴＰ１をデータライン駆動部１２０に伝送する。
【００１７】
スキャンライン駆動部３４０は、タイミングコントローラ３１０から制御信号ＣＯＮを受信して、表示パネル３３０のスキャンラインＳＬ１ないしＳＬｍを順次に活性化させる。スキャンライン駆動部３４０は、スキャンパルス（またはゲート・オンパルス）を表示パネル３３０のスキャンラインＳＬ１ないしＳＬｍに順次に印加する。スキャンパルス（またはゲート・オンパルス）が印加されたスキャンラインの画素（図示せず）は、対応するデータラインＤＬ１１ないしＤＬｎｎを通じて印加される駆動信号を受信する。前記制御信号ＣＯＮは、クロック信号ＣＰＶ、スキャンライン駆動部３４０の活性化を指示する垂直開始信号ＳＴＶ及び各スキャンラインの活性化幅を制御する出力イネーブル信号ＯＥなどを含むことができる。
【００１８】
データライン駆動部３２０は、表示パネル３３０のデータラインＤＬ１１ないしＤＬｎｎに駆動信号を印加するためのｎ個（ｎは２以上の自然数）のデータドライバ３２２＿１ないし３２２＿ｎを備える。前記データドライバ３２２＿１ないし３２２＿ｎは、タイミングコントローラ３１０からマスタークロック信号ＭＣＬＫ、デジタルデータＤＡＴＡ及び駆動指示信号ＴＰ１を受信し、駆動信号を生成して表示パネル３３０のデータラインＤＬ１１ないしＤＬｎｎに印加する。表示パネル３３０を駆動するために前記データドライバ３２２＿１ないし３２２＿ｎは、一つずつ順次に活性化して前記タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。前記デジタルデータＤＡＴＡの受信が完了すれば、前記駆動指示信号ＴＰ１に応答して保存されたデジタルデータＤＡＴＡに相応する駆動信号を生成し、これを表示パネル３３０の対応するデータラインＤＬ１１ないしＤＬｎｎに印加する。
【００１９】
具体的に、前記データドライバ３２２＿１ないし３２２＿ｎは、いずれも前記タイミングコントローラ３１０から出力されるマスタークロック信号ＭＣＬＫを受信する。一方、デジタルデータＤＡＴＡの受信と関連しては、前記データドライバ３２２＿１ないし３２２＿ｎはそれぞれ定められた時点になれば活性化して、前記タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信する。前記データドライバ３２２＿１ないし３２２＿ｎは、図１及び図２に図示されたディスプレイ装置１００が備えるデータドライバ１２２＿１ないし１２２＿ｎとは異なって、外部から印加されるスタートパルスに応答して活性化しない。前記データドライバ３２２＿１ないし３２２＿ｎそれぞれはセッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎを受信する。前記セッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎは、対応するデータドライバ３２２＿１ないし３２２＿ｎの活性化時点を決定する。したがって、前記セッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎは、対応するデータドライバ３２２＿１ないし３２２＿ｎが順次に一つずつ活性化されるように異ならせて設定される。前記データドライバ３２２＿１ないし３２２＿ｎは、対応する前記セッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎによって定められた時点になれば、自動的に活性化して前記タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信する。一つのデータドライバ３２２＿１ないし３２２＿ｎに印加される前記セッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎは、一つ（１ビット）または複数（２ビット以上）でありうる。各データドライバ３２２＿１ないし３２２＿ｎごとに活性化時点を定めるために必要な前記セッティング信号ＳＥＴ＿１ないしＳＥＴ＿ｎの最小数（またはビット数）は、前記タイミングコントローラ３１０とマルチ・ドロップ方式で連結された前記データドライバ３２２＿１ないし３２２＿ｎの数を考慮して定められる。例えば、前記タイミングコントローラ３１０とマルチ・ドロップ方式で連結されたデータドライバの数が４以上ならば、これらを区別するためには、一つのデータドライバに印加せねばならないセッティング信号は、少なくとも２個の入力値（２ビット）で構成されねばならない。
【００２０】
図４は、図３のデータライン駆動部３２０が３個のデータドライバを備え、各データドライバに１ビットのセッティング信号が印加されることを示すブロック図である。図３及び図４を参照すれば、本発明の一実施形態によるディスプレイ装置３００は、表示パネル３３０を駆動するために３個のデータドライバ４１０ないし４３０を備える。前記３個のデータドライバ４１０ないし４３０それぞれは、タイミングコントローラ３１０からマスタークロック信号ＭＣＬＫ、デジタルデータＤＡＴＡ及び駆動指示信号ＴＰ１を受信する。また、前記３個のデータドライバ４１０ないし４３０それぞれは、セッティング信号を入力されるための一つのセッティング端子ＳＥＴを備える。各データドライバに前記セッティング端子ＳＥＴを通じて入力される信号は、ディスプレイ装置３００が製造される時に予め定められる。前記セッティング端子ＳＥＴは、電源電圧ＶＤＤ１または接地電圧ＶＳＳに連結されるか、またはフローティング状態にセッティングされうる。結局、前記各データドライバ４１０ないし４３０に印加されるセッティング信号は論理ハイまたは論理ローに固定されるか、またはハイインピダンスＨｉ−Ｚに固定される。したがって、各データドライバに一つのセッティング信号を印加するだけでも、前記３個のデータドライバ４１０ないし４３０は互いに区別されうる。具体的に、タイミングコントローラ３１０がデジタルデータＤＡＴＡを出力すれば、セッティング端子ＳＥＴが電源電圧ＶＤＤ１に連結された第１データドライバ４１０が最初に活性化して、前記デジタルデータＤＡＴＡを受信してこれを保存する。前記第１データドライバ４１０がデータ受信を完了した後には、セッティング端子ＳＥＴが接地電圧ＶＳＳに連結された第２データドライバ４２０が活性化して、前記デジタルデータＤＡＴＡを受信してこれを保存する。最後に、前記第２データドライバ４２０がデータ受信を完了した後には、セッティング端子ＳＥＴがフローティング状態である第３データドライバ４３０が活性化して、前記デジタルデータＤＡＴＡを受信してこれを保存する。これにより、３個のデータドライバ４１０ないし４３０は順次に一つずつ活性化して、タイミングコントローラ３１０が出力するデジタルデータＤＡＴＡを受信する。前記３個のデータドライバ４１０ないし４３０がデータ受信を完了すれば、タイミングコントローラ３１０から出力される駆動指示信号ＴＰ１に応答して、前記３個のデータドライバ４１０ないし４３０は保存されたデータに相応する駆動信号を生成し、生成された駆動信号を表示パネル３３０のデータラインＤＬ１１ないしＤＬ３ｎに出力する。
【００２１】
説明の便宜上、図４には第１データドライバ４１０及び第２データドライバ４２０のセッティング端子ＳＥＴがそれぞれ電源電圧ＶＤＤ１及び接地電圧ＶＳＳに連結され、第３データドライバ４３０のセッティング端子ＳＥＴがフローティングされると図示されているが、前記各データドライバのセッティング端子ＳＥＴに印加される信号がこれに限定されるものではない。
【００２２】
図５は、図３のデータライン駆動部３２０が５個のデータドライバを備え、各データドライバに２ビットのセッティング信号が印加されることを示すブロック図である。図３及び図５を参照すれば、本発明の一実施形態によるディスプレイ装置３００は、表示パネル３４０を駆動するために５個のデータドライバ５１０ないし５５０を備える。前記５個のデータドライバ５１０ないし５５０それぞれは、タイミングコントローラ３１０からマスタークロック信号ＭＣＬＫ、デジタルデータＤＡＴＡ及び駆動指示信号ＴＰ１を受信する。また、前記５個のデータドライバ５１０ないし５５０それぞれは、セッティング信号を入力されるための２個のセッティング端子ＳＥＴ１、ＳＥＴ２を備える。各データドライバに前記２つのセッティング端子ＳＥＴ１、ＳＥＴ２を通じて入力される信号は、ディスプレイ装置３００が製造される時にあらかじめ定められる。前記セッティング端子ＳＥＴ１、ＳＥＴ２は、電源電圧ＶＤＤ１または接地電圧ＶＳＳに連結されるか、またはフローティング状態にセッティングされうる。結局、前記各データドライバに印加されるセッティング信号は、論理ハイまたは論理ローに固定されるか、またはハイインピダンスＨｉ−Ｚに固定される。したがって、各データドライバに２個のセッティング信号を印加するだけでも、前記５個のデータドライバ５１０ないし５５０は互いに区別できる。具体的に、第１セッティング端子ＳＥＴ１及び第２セッティング端子ＳＥＴ２がそれぞれ電源電圧ＶＤＤ１及び接地電圧ＶＳＳに連結された第１データドライバ５１０が最初に活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。前記第１データドライバ５１０がデータ受信を完了した後には、第１セッティング端子ＳＥＴ１及び第２セッティング端子ＳＥＴ２がいずれも接地電圧ＶＳＳに連結された第２データドライバ５２０が活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。前記第２データドライバ５２０がデータ受信を完了した後には、第１セッティング端子ＳＥＴ１及び第２セッティング端子ＳＥＴ２がそれぞれ接地電圧ＶＳＳ及び電源電圧ＶＤＤ１に連結された第３データドライバ５３０が活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。前記第３データドライバ５３０がデータ受信を完了した後には、第１セッティング端子ＳＥＴ１及び第２セッティング端子ＳＥＴ２がいずれも電源電圧ＶＤＤ１に連結された第４データドライバ５４０が活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。最後に前記第４データドライバ５４０がデータ保存を完了した後には、第１セッティング端子ＳＥＴ１が電源電圧ＶＤＤ１に連結され、第２セッティング端子ＳＥＴ２がフローティング状態である第５データドライバ５５０が活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信し、これを保存する。これにより５個のデータドライバ５１０ないし５５０は順次に一つずつ活性化して、タイミングコントローラ３１０から出力されるデジタルデータＤＡＴＡを受信して保存する。５個のデータドライバ５１０ないし５５０がデータ受信を完了すれば、タイミングコントローラ３１０から出力される駆動指示信号ＴＰ１に応答して、前記５個のデータドライバ５１０ないし５５０は保存されたデータに相応する駆動信号を生成し、生成された駆動信号を表示パネル３４０のデータラインＤＬ１１ないしＤＬ５ｎに出力する。
【００２３】
説明の便宜上、図５には、第１データドライバ５１０ないし第５データドライバ５５０それぞれに印加される第１及び第２セッティング信号ＳＥＴ１、ＳＥＴ２の論理状態が図示されているが、前記第１及び第２セッティング信号ＳＥＴ１、ＳＥＴ２の組み合わせ及び順序がこれに限定されるものではない。
【００２４】
図６Ａ及び図６Ｂは、図３に図示されたデータライン駆動部３２０が備えるデータドライバと、各データドライバに印加されるセッティング信号との一例を示す。図６Ａは、一つのセッティング信号ＳＥＴで３個のデータドライバを区別する組み合わせ例を示し、図６Ｂは、２つのセッティング信号ＳＥＴ１、ＳＥＴ２で９個のデータドライバを区別する組み合わせ例を示す。セッティング信号一つが論理ハイ、論理ロー及びハイインピダンスの論理状態を持つことができる。したがって、１ビットのセッティング信号ではデータドライバ３個まで区別でき、２ビットのセッティング信号ではデータドライバ９個まで区別できる。
【００２５】
以下、本発明の一実施形態によるディスプレイ装置は、説明の便宜のために、各画素データは８ビットであり、タイミングコントローラとデータドライバとの間には、ｍｉｎｉ−ＬＶＤＳ標準インターフェースによって６対の伝送ラインを通じてデータを送受信し、５個のデータドライバを備え、前記データドライバそれぞれは７２０個の出力チャンネルを備えることとする。しかし、本発明が各画素データのビット数、タイミングコントローラとデータドライバとのデータインターフェース方式、データドライバの数、及び各データドライバの出力チャンネル数により限定されるものではない。
【００２６】
図７は、本発明の一実施形態によるディスプレイ装置において、タイミングコントローラとデータドライバとの間に適用できるＭｉｎｉ−ＬＶＤＳインターフェースを説明するためのブロック図である。図７を参照すれば、タイミングコントローラ７１０は、マスタークロック信号ＭＣＬＫを、１対のクロックラインＬＶＣＬＫＰ、ＬＶＣＬＫＮを通じて差動的に伝送するクロック送信器と、８ビットデータを６対のデータラインＬＶ０Ｐ、ＬＶ０Ｎ、ＬＶ１Ｐ、ＬＶ１Ｎ、ＬＶ２Ｐ、ＬＶ２Ｎ、ＬＶ３Ｐ、ＬＶ３Ｎ、ＬＶ４Ｐ、ＬＶ４Ｎ、ＬＶ５Ｐ、ＬＶ５Ｎを通じて差動的に伝送する６個のデータ送信器とを備える。前記各送信器は、ＣＭＯＳ／ＴＴＬ信号をＭｉｎｉ−ＬＶＤＳ信号に変換して伝送する。データドライバ７２０は、１対のクロックラインＬＶＣＬＫＰ、ＬＶＣＬＫＮを通じて差動的に伝えられる前記マスタークロック信号ＭＣＬＫを復元するクロック受信器と、６対のデータラインＬＶ０Ｐ、ＬＶ０Ｎ、ＬＶ１Ｐ、ＬＶ１Ｎ、ＬＶ２Ｐ、ＬＶ２Ｎ、ＬＶ３Ｐ、ＬＶ３Ｎ、ＬＶ４Ｐ、ＬＶ４Ｎ、ＬＶ５Ｐ、ＬＶ５Ｎを通じて伝えられるデジタルデータＤＡＴＡを受信する６個のデータ受信器とを備える。各受信器は、前記Ｍｉｎｉ−ＬＶＤＳ信号をＣＭＯＳ／ＴＴＬ信号に変換する。
【００２７】
図８及び図９は、図７に図示されたＭｉｎｉ−ＬＶＤＳインターフェースのプロトコルを示す。タイミングコントローラとデータドライバとの間のインターフェースのプロトコルは、データ区間と制御区間とで構成される。データ区間では、表示パネルの１水平ライン分のデータ（以下、ラインデータ）が伝送され、制御区間では、データドライバを制御するための制御信号が伝送される。
【００２８】
図８を参照すれば、制御区間でタイミングコントローラは、水平ラインデータを出力する直前にリセットパルスＲｅｓｅｔを伝送する。前記リセットパルスＲｅｓｅｔは、前記制御区間で６対のデータ伝送ラインのうち、第１ライン対ＬＶ０を通じてデータドライバに伝えられる。前記リセットパルスＲｅｓｅｔは、データドライバにラインデータの出力を知らせる信号であって、データドライバは、前記リセットパルスが受信されれば初期化され、それぞれ定められている活性化時点に到達したかどうかをモニタリングする準備をする。
【００２９】
図９を参照すれば、制御区間でタイミングコントローラは、ラインデータの伝送が完了すれば、駆動指示信号ＴＰ１を伝送する。前記駆動指示信号ＴＰ１は、別途の駆動指示信号用伝送ラインを通じてデータドライバに伝えられる。駆動指示信号ＴＰ１は、データドライバにラインデータの伝送が完了したことを知らせる信号であって、データドライバは、タイミングコントローラから前記駆動指示信号ＴＰ１が受信されれば、保存されたデータに相応する駆動信号を生成して表示パネルに出力する。
【００３０】
図１０は、図７に図示されたＭｉｎｉ−ＬＶＤＳインターフェースによってデータドライバがデータを受信することを示す。図１０を参照すれば、８ビット画素データを構成する８個のビットは、１対のデータラインＬＶｉＰ、ＬＶｉＮを通じて直列伝送される。また、６対のデータラインＬＶ０Ｐ、ＬＶ０Ｎ、ＬＶ１Ｐ、ＬＶ１Ｎ、ＬＶ２Ｐ、ＬＶ２Ｎ、ＬＶ３Ｐ、ＬＶ３Ｎ、ＬＶ４Ｐ、ＬＶ４Ｎ、ＬＶ５Ｐ、ＬＶ５Ｎを通じて、６個の８ビット画素データ１Ｒ、１Ｇ、１Ｂ、２Ｒ、２Ｇ、２Ｂが並列に伝送される。データドライバは、マスタークロック信号ＭＣＬＫの上昇エッジ及び下降エッジでそれぞれデータをサンプリングする。したがって、マスタークロック信号ＭＣＬＫの１サイクル中に１対のデータラインＬＶｉＰ、ＬＶｉＮを通じて、８ビット画素データを構成する２個のビットが受信される。したがって、マスタークロック信号ＭＣＬＫの４サイクル中に８ビット画素データを構成する８個のビットがいずれも受信される。データドライバは、画素データ８ビットがいずれも受信されてからこれを保存するので、データドライバがタイミングコントローラから伝送されるデータを保存するのに基準になるクロック信号である内部クロック信号ＨＣＬＫは、マスタークロック信号を４分周したクロック信号になる。したがって、データドライバは、マスタークロック信号ＭＣＬＫの４サイクル中、または内部クロック信号ＨＣＬＫの１サイクル中に６個の８ビット画素データ１Ｒ、１Ｇ、１Ｂ、２Ｒ、２Ｇ、２Ｂを受信し、これを保存する。
【００３１】
図１１は、本発明の一実施形態によるディスプレイ装置が５個のデータドライバを備える場合に、タイミングコントローラから出力されるラインデータが各データドライバに分配されることを説明するための図面である。図１１を参照すれば、タイミングコントローラから伝送されるｎ番目のラインデータ（以下、ｎラインデータ）は、５個のデータドライバに順次に分配される。
【００３２】
各データドライバは７２０個の出力チャンネルを備えるので、各データドライバが受信すべき画素データは７２０個である。マスタークロック信号ＭＣＬＫを基準に、各データドライバは４サイクル中に６個の画素データを受信する。したがって、各データドライバがタイミングコントローラからのデータを受信完了するには、（７２０／６）＊４＝４８０サイクルがかかる。
【００３３】
具体的に５個のデータドライバそれぞれはリセットパルスに応答して初期化され、前記マスタークロック信号ＭＣＬＫをカウントする。第１データドライバは、リセットパルスが受信された以後４８０サイクル中にデータを受信し、これを保存する。第２データドライバは、前記リセットパルスが受信された以後４８０サイクルが経過すれば、４８０サイクル中にデータを受信し、これを保存する。第３データドライバは、前記リセットパルスが受信された以後９６０サイクルが経過すれば、４８０サイクル中にデータを受信し、これを保存する。第４データドライバは、前記リセットパルスが受信された以後１４４０サイクルが経過すれば、４８０サイクル中にデータを受信し、これを保存する。第５データドライバは、前記リセットパルスが受信された以後１９２０サイクルが経過すれば、４８０サイクル中にデータを受信し、これを保存する。このような方式で、本発明の一実施形態によるディスプレイ装置が備える５個のデータドライバは順次に活性化して、タイミングコントローラから出力されるラインデータを受信する。
【００３４】
前記のように５個のデータドライバの活性化順序、すなわち、活性化時点は異ならせて定められる。前記５個のデータドライバはいずれも同じ構成を持つことが一般的である。したがって、各データドライバが何番目に活性化すべきかについての情報が必要である。このために各データドライバは、外部からセッティング信号ＳＥＴ１、ＳＥＴ２を受信する。各データドライバは、対応するセッティング信号ＳＥＴ１、ＳＥＴ２を受信して活性化時点に関する情報を得る。具体的に前記セッティング信号ＳＥＴ１、ＳＥＴ２により、前記基準時点以後に何番目のクロックで活性化すべきかが定められる。ディスプレイ装置が備えるデータドライバは、活性化順序毎に活性化時点が定められている。ただし、前記活性化時点は設計スペックによって変わる。前記ディスプレイ装置の設計スペックには、各画素データのビット数、タイミングコントローラとデータドライバ間のデータインターフェース方式、データドライバの数、及び各データドライバの出力チャンネル数などが含まれうる。例えば、本発明の一実施形態によるディスプレイ装置の設計スペックは、説明の便宜のために画素データは８ビットであり、タイミングコントローラとデータドライバとの間には、ｍｉｎｉ−ＬＶＤＳ標準インターフェースによって６対の伝送ラインを通じてデータを送受信し、５個のデータドライバを備え、前記データドライバそれぞれは７２０個の出力チャンネルを備えると前提した。したがって、最初に活性化されるデータドライバは、基準時点以後から活性化し、２番目に活性化されるデータドライバは、基準時点以後４８０サイクルが経過すれば活性化し、３番目に活性化されるデータドライバは、基準時点以後９６０サイクルが経過すれば活性化し、４番目に活性化されるデータドライバは、基準時点以後１４４０サイクルが経過すれば活性化し、最後に活性化されるデータドライバは、基準時点以後１９２０サイクルが経過すれば活性化されることを既に説明した。結局、各データドライバに印加される前記セッティング信号ＳＥＴ１、ＳＥＴ２は、活性化順序をセッティングすることになる。言い換えれば、前記セッティング信号ＳＥＴ１、ＳＥＴ２により、設計スペックによって定められている複数の値のうちいずれか一つがデータドライバの活性化時点に選択されることである。
【００３５】
各データドライバは、対応する前記セッティング信号ＳＥＴ１、ＳＥＴ２により定められた活性化時点に到達したかを判断するために、基準時点以後マスタークロック信号ＭＣＬＫまたは内部クロック信号ＨＣＬＫをカウントする。カウント結果が前記セッティング信号ＳＥＴ１、ＳＥＴ２により定められた臨界値に到達すれば、活性化してタイミングコントローラからデータを受信し、これを保存する。前記基準時点は、リセットパルスの受信時点でありうる。この場合、前記リセットパルスにより５個のデータドライバのクロックカウンティング動作は同期化され、カウント結果は初期化される。
【００３６】
一方、５個のデータドライバは、活性化時点に到達したかどうかを確認するためにマスタークロック信号ＭＣＬＫの代わりに内部クロック信号ＨＣＬＫをカウントすることもできる。
【００３７】
図１２は、本発明の一実施形態によるデータドライバ１２００の構成を示すブロック図である。図１２を参照すれば、本発明の一実施形態によるデータドライバ１２００は、データ処理部１２１０及び駆動信号出力部１２２０を備える。
【００３８】
データ処理部１２１０は、外部からマスタークロック信号ＭＣＬＫ、データＤＡＴＡ、駆動至信信号ＴＰ１及びセッティング信号ＳＥＴ１、ＳＥＴ２を受信し、駆動信号出力部１２２０にｎ個の出力チャンネルのためのｎ個の８ビット画素データを伝達する。具体的に、データ処理部１２１０は、セッティング信号ＳＥＴ１、ＳＥＴ２により定められた時点になれば活性化される。活性化したデータ処理部１２１０は、マスタークロック信号ＭＣＬＫに同期してデータＤＡＴＡを受信及び保存する。必要とするデータＤＡＴＡの受信が完了すれば、非活性化されてこれ以上外部データを保存しない。ここでデータ処理部１２１０が活性化されるというのは、外部データの受信及び保存動作が活性化されるということを意味する。したがって、データ処理部１２１０が既に保存されたデータを外部に出力する動作は、前記データ処理部１２１０の活性化及び非活性化如何に制限されない。前記データ処理部１２１０は、外部から印加される駆動指示信号ＴＰ１に応答して既に保存されたデータを駆動信号出力部１２２０に伝達する。
【００３９】
駆動信号出力部１２２０は、レベル変換部１２２２、デジタル−アナログ変換部１２２４及び出力バッファ部１２２６を備える。レベル変換部１２２２は、前記データ処理部１２１０から出力されるデジタルデータの電圧レベルを、表示パネル（図示せず）駆動に適したレベルに変換する。デジタル−アナログ変換部１２２４は、前記レベル変換部１２２２から出力されるレベル変換されたデジタルデータをアナログ信号に変換する。出力バッファ部１２２６は、デジタル−アナログ変換部１２２４から出力されたアナログ信号をバッファリングして、表示パネル（図示せず）のデータラインＤＬ１ないしＤＬｎに出力する。
【００４０】
図１３は、図１２に図示されたデータ処理部１２１０の構成を示すブロック図である。図１３を参照すれば、データ処理部１２１０は、受信部１２１２、制御部１２１４及びデータ保存部１２１６を備える。受信部１２１２は、タイミングコントローラ（図示せず）からマスタークロック信号ＭＣＬＫ、データＤＡＴＡ及び駆動至信信号ＴＰ１を受信し、内部クロック信号ＨＣＬＫ、リセット信号ＲＳＴ、データＤＡＴＡ及び駆動指示信号ＴＰ１を出力する。具体的に受信部１２１２は、１対のクロック伝送ラインを通じてタイミングコントローラ（図示せず）から出力されるｍｉｎｉ−ＬＶＤＳ信号レベルのマスタークロック信号ＭＣＬＫをＣＭＯＳ／ＴＴＬ信号レベルに復元し、前記マスタークロック信号ＭＣＬＫを４分周して内部クロック信号ＨＣＬＫを生成する。また、６対（ｐａｉｒｓ）のデータ伝送ラインを通じて、タイミングコントローラ（図示せず）から出力されるｍｉｎｉ−ＬＶＤＳ信号レベルのデータＤＡＴＡをＣＭＯＳ／ＴＴＬ信号レベルに復元し、前記マスタークロック信号ＭＣＬＫに同期してデータをサンプリングした後、６個の８ビット画素データで再構成する。
【００４１】
制御部１２１４は、前記受信部１２１２から前記内部クロック信号ＨＣＬＫを受信してカウントしつつ、外部から印加されるセッティング信号ＳＥＴ１、ＳＥＴ２により定められた時点になれば、イネーブルパルスＥＮを生成して出力する。具体的に制御部１２１４はリセットパルスにより初期化されてから、前記内部クロック信号ＨＣＬＫをカウントする。前記セッティング信号ＳＥＴ１、ＳＥＴ２の論理組み合わせにより臨界値が定められる。制御部１２１４は、前記内部クロック信号ＨＣＬＫが前記臨界値までカウントされれば、データ保存部１２１６を活性化させるためのイネーブルパルスＥＮを生成して出力する。
【００４２】
データ保存部１２１６は、シフトレジスタ部１２１６＿２、第１ラッチ部１２１６＿４及び第２ラッチ部１２１６＿６を備える。シフトレジスタ部１２１６＿２は、前記制御部１２１４から出力されるイネーブルパルスＥＮに応答して第１ラッチ部１２１６＿４を制御する。シフトレジスタ部１２１６＿２は、入力されたイネーブルパルスＥＮを内部クロック信号ＨＣＬＫに同期して、順次にシフトさせて出力する。
【００４３】
第１ラッチ部１２１６＿４は、前記シフトレジスタ部１２１６＿２からシフトされて出力されるイネーブルパルスＥＮに応答して、前記受信部１２１２から出力されるデータＤＡＴＡを保存する。
【００４４】
第１ラッチ部１２１６＿４へのデータ保存が完了すれば、駆動指示信号ＴＰ１に応答して第２ラッチ部１２１６＿６に一度に保存される。
【００４５】
図１４は、図１３に図示された制御部１２１４の構成を示すブロック図である。図１４を参照すれば、制御部１２１４は、Ｎビットカウンタ１２１４＿２及びイネーブルパルス生成部１２１４＿４を備える。Ｎビットカウンタ１２１４＿２は、リセットパルスＲＳＴに応答して初期化された後内部クロック信号ＨＣＬＫをカウントする。イネーブルパルス生成部１２１４＿４は、セッティング信号ＳＥＴ１、ＳＥＴ２を受信し、Ｎビットカウンタ１２１４＿２の出力と前記セッティング信号ＳＥＴ１、ＳＥＴ２により定められた臨界値とが同一ならば、イネーブルパルスＥＮを生成して出力する。イネーブルパルス生成部１２１４＿４は、入力されるセッティング信号ＳＥＴ１、ＳＥＴ２と前記Ｎビットカウンタ１２１４＿２の出力とを論理組み合わせすることで、イネーブルパルスＥＮを生成して出力できる。
【００４６】
以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００４７】
本発明は、ディスプレイ装置関連の技術分野に好適に用いられる。
【符号の説明】
【００４８】
３００  ディスプレイ装置
３１０  タイミングコントローラ
３２０  データライン駆動部
３３０  スキャンライン駆動部
３４０  表示パネル
３２２＿１ないし３２２＿ｎ  データドライバ
【図１】
2011237799.tif 000003
【図２】
2011237799.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011237799.tif 000016
【図１４】
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