(57)【要約】【課題】電極パターン等の反射模様が目立たない透明な薄膜トランジスタ基板を提供する。【解決手段】透明基材１上に、透明導電材料からなるゲート電極２、ソース電極５ｓ及びドレイン電極５ｄと、透明半導体材料からなる半導体膜４と、透明絶縁材料からなるゲート絶縁膜３とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板１０であって、各電極２，５ｓ，５ｄ及び半導体膜４とゲート絶縁膜３との可視光領域における屈折率差（平均値）を０．１以下とする。透明半導体材料がＩｎＧａＺｎＯ系半導体材料であり、透明導電材料がインジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれることが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
透明基材上に、透明導電材料からなるゲート電極、ソース電極及びドレイン電極と、透明半導体材料からなる半導体膜と、透明絶縁材料からなるゲート絶縁膜とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板であって、
前記各電極及び前記半導体膜と前記ゲート絶縁膜との可視光領域における屈折率差（平均値）が、０．１以下であることを特徴とする薄膜トランジスタ基板。
【請求項２】
前記透明半導体材料が、ＩｎＧａＺｎＯ系半導体材料である、請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記透明導電材料が、インジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれる、請求項１に記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート絶縁膜の屈折率が、１．８５〜２．０５の範囲内である、請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板に関し、さらに詳しくは、表示装置に適用可能で電極パターンを目立たなくした透明な薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を搭載する薄膜トランジスタ基板は、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置用の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型（ボトムゲート）や順スタガ型（トップゲート）等の構造形態があり、また、薄膜トランジスタを構成する半導体膜としては、アモルファスシリコン半導体膜やポリシリコン半導体膜が一般的に適用されている。しかし、アモルファスシリコン半導体膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体膜は、移動度が高いものの高温（例えば６００℃以上）の熱処理工程を必要とする。
【０００３】
近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜をＴＦＴの半導体膜に用いた例が提案され、非特許文献１と特許文献２では、ＩＧＺＯの非晶質薄膜をＴＦＴの半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いたＴＦＴは、室温での成膜が可能であり、プラスチック基板等の非耐熱性基板にダメージを与えることなく形成が可能であるとされている。
【０００４】
前記したＩＧＺＯ系の酸化物半導体は、低温で形成される非晶質材料にもかかわらず、比較的高い移動度を有するため、近年注目されている。また、ＩＧＺＯ系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ＩＴＯ等の従来公知の透明導電材料をゲート電極やソース・ドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明ＴＦＴが検討されている。
【０００５】
しかし、透明材料を組み合わせて実際に透明ＴＦＴを構成した場合、各構成要素の屈折率が異なるために反射率の異なる領域が生じ、場所によって高い界面反射を生じる。その結果、せっかく透明材料を組み合わせてＴＦＴを構成しても、反射によってパターンが目立ってしまうという問題がある。この問題は、特に液晶ディスプレイや有機ＥＬディスプレイ等の表示装置では、視認性を低下させ、トータル性能を悪化させる要因となる。この場合における反射の原因は、電極の屈折率と、基材又はゲート絶縁層との屈折率の違いによる界面反射である。特許文献３では、この界面反射を防ぐために、その界面に、反射防止層として中間的な屈折率を持つ層を入れることを提案している。すなわち、特許文献３には、透明ＴＦＴの光透過率を高める目的で、（１）基板と酸化物半導体層との間に両層の屈折率の中間となる透明層を入れてより透明性を高めた例、及び、（２）基板とゲート絶縁層との間の酸化物半導体材料からなるチャネル層の屈折率を、基板の屈折率からゲート絶縁層の屈折率まで膜厚方向に連続的又はステップ状に変化させて透明性を高めた例、が提案されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】K.Nomura  et.al.,  Nature,  vol.432,  p.488-492(2004)
【特許文献】
【０００７】
【特許文献１】特開２００４−１０３９５７号公報
【特許文献２】特表２００５−８８７２６号公報
【特許文献３】特開２００７−７３７０３号公報
【特許文献４】特開２００１−１６０４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献３の図１及び図２に記載の発明は、チャネル層とゲート絶縁層とが積層されている部分では十分な透過率が確保されるが、例えば電極が形成されている部分のように層構成が違う部分では、界面での反射が生じてしまう。その場合、その電極パターンに応じた反射模様が観察されることとなる。透明性に関し、単純に透過率を高めて光の利用効率を向上させる場合は界面反射に基づいた反射模様は特に問題とならない。しかし、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置においては、上記した電極パターンの反射模様等が問題となる。
【０００９】
また、特許文献３に記載の特定の屈折率からなる透明層や屈折率を傾斜させてなるチャネル層を、屈折率の異なる界面全てに選択的に設けるのは、製造上困難であり現実的でない。
【００１０】
本発明は、上記課題を解決するためになされたものであって、その目的は、表示装置に適用可能で、電極パターン等の反射模様が目立たない透明な薄膜トランジスタ基板を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するための本発明に係る薄膜トランジスタ基板は、透明基材上に、透明導電材料からなるゲート電極、ソース電極及びドレイン電極と、透明半導体材料からなる半導体膜と、透明絶縁材料からなるゲート絶縁膜とで少なくとも構成された薄膜トランジスタを有する薄膜トランジスタ基板であって、前記各電極及び前記半導体膜と前記ゲート絶縁膜との可視光領域における屈折率差（平均値）が、０．１以下であることを特徴とする。
【００１２】
この発明によれば、各電極とゲート絶縁膜との可視光領域における屈折率差（平均値）、及び、半導体膜とゲート絶縁膜との可視光領域における屈折率差（平均値）、がいずれも０．１以下であるので、界面反射が起こりにくい。そのため、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができ、その結果、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。
【００１３】
本発明に係る薄膜トランジスタ基板において、前記透明半導体材料が、ＩｎＧａＺｎＯ系半導体材料である。
【００１４】
この発明によれば、ＩｎＧａＺｎＯ系半導体材料を適用した酸化物半導体膜は、透明性に優れると共に、その酸化物半導体膜をゲート絶縁膜の上に設けた逆スタガ型ＴＦＴ及びゲート絶縁膜の下に設けた順スタガ型ＴＦＴのいずれの場合であっても必要十分な移動度を持つ回路素子として十分に機能するので、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置の駆動素子として多方面に応用できる。また、酸化物系の透明導電材料からなる電極とのコンタクト特性も問題がないので、全体として透明なＴＦＴを構成する上で有利である。また、屈折率が約２．０前後であり、その酸化物系の透明導電材料の屈折率とほぼ同じであるので、電極との界面での反射が生じないという利点もある。また、ゲート絶縁膜との屈折率差が０．１以下であるので、ゲート絶縁膜との界面での反射が生じない。
【００１５】
本発明に係る薄膜トランジスタ基板において、前記透明導電材料が、インジウム錫オキサイド、インジウム亜鉛オキサイド、酸化スズ及び酸化亜鉛から選ばれる。
【００１６】
この発明によれば、上記各透明導電材料を適用した各電極（ゲート電極、ソース電極及びドレイン電極）は、透明性に優れると共に、屈折率が約２．０前後であるので、屈折率差が０．１以下であるゲート絶縁膜との界面での反射が生じない。また、上記ＩｎＧａＺｎＯ系半導体材料を適用した酸化物半導体膜とのコンタクト特性も問題がなく、且つその屈折率とほぼ同じで電極との界面での反射が生じないという利点もある。
【００１７】
本発明に係る薄膜トランジスタ基板において、前記ゲート絶縁膜の屈折率が、１．８５〜２．０５の範囲内である。
【００１８】
透明導電材料の屈折率は通常約２．０前後であり、透明半導体材料の屈折率は通常約２．０前後あるので、上記範囲の屈折率を持つゲート絶縁膜を適用することにより、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができる。
【００１９】
以上のように、本発明は、薄膜トランジスタ基板を構成する各材料の屈折率を制御することで、層構成が異なる面内の各部での反射を同程度にしたものであり、その結果、パターンの視認性を低くし、高品位なディスプレイを実現したものである。具体的には、（１）いずれも酸化物系材料であり且つ屈折率が共に２．０前後という近い値を持つＩｎＧａＺｎＯ系等の酸化物半導体材料と酸化物系の透明導電材料とを適用すること、及び、（２）ゲート絶縁膜に対して、従来用いられている酸化シリコンではなく、屈折率差が酸化物半導体及び各電極と同程度（０．１以内）の材料を適用することによって、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射の分布を極力小さくし、従来の電極パターン等に見られる反射模様を視認しにくくしたものである。なお、こうした構成を有する限り、本発明に係る薄膜トランジスタ基板を構成する薄膜トランジスタは、逆スタガ型であっても順スタガ型であってもよい。
【発明の効果】
【００２０】
本発明に係る薄膜トランジスタ基板によれば、界面反射が起こりにくいので、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射を極力小さくして反射模様を視認しにくくした透明薄膜トランジスタ基板とすることができ、その結果、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る薄膜トランジスタ基板の一例（逆スタガ型）を示す模式的な断面図である。
【図２】図１に示す薄膜トランジスタ基板の平面図である。
【図３】本発明に係る薄膜トランジスタ基板の他の一例（順スタガ型）を示す模式的な断面図である。
【図４】本発明に係る薄膜トランジスタ基板のさらに他の一例（逆スタガ型）を示す模式的な断面図である。
【図５】従来の薄膜トランジスタ基板の例（逆スタガ型）を示す模式的な断面図である。
【図６】図５に示す薄膜トランジスタ基板の平面図である。
【発明を実施するための形態】
【００２２】
以下に、本発明に係る薄膜トランジスタ基板について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。
【００２３】
［基本構成］
本発明に係る薄膜トランジスタ基板１０（１０Ａ，１０Ｂ，１０Ｃ）は、図１〜図４に示すように、透明基材１上に、透明導電材料からなるゲート電極２、ソース電極５ｓ及びドレイン電極５ｄと、透明半導体材料からなる半導体膜４と、透明絶縁材料からなるゲート絶縁膜３とで少なくとも構成された薄膜トランジスタ（以下「ＴＦＴ」という。）を有する。ＴＦＴ基板１０を構成するＴＦＴは、逆スタガ型（図１、図２及び図４参照）でも順スタガ型（図３参照）でもよい。
【００２４】
本発明では、各電極（ゲート電極２、ソース電極５ｓ及びドレイン電極５ｄ。以下同じ。）それぞれとゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であること、及び、半導体膜４とゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であることに特徴がある。このように構成することにより、層構成が異なる面内の各部において、層間の界面反射を極力小さくすることができる。その結果、この薄膜トランジスタ基板１０を、透明性が要求される表示装置の駆動素子として適用した場合において、反射模様が視認されない、滑らかで高品位な表示を実現することが可能となる。
【００２５】
ここで、「面内」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：透明基材１の面に平行な方向）をいい、透明基材面の２次元方向のことであり、図２に示すＸ方向やＹ方向を指す（図１ではＸ方向のみ表示）。「可視光領域」とは、波長４００〜７００ｎｍを言うが、屈折率（平均値）の対比は波長６３３ｎｍで行った。屈折率差は、測定数ｎ＝３の平均値で評価した。なお、各構成要素（各電極、ゲート絶縁膜、半導体膜等）を「透明」と表記する要件は、波長４００〜７００ｎｍの可視光領域において、各構成要素の透過率が界面での反射の要素を除いて、約８０％以上である場合をいう。
【００２６】
（形態例）
次に、図１、図３及び図４に示すＴＦＴ基板１０Ａ〜１０Ｃの形態について説明する。
【００２７】
図１に示すＴＦＴ基板１０Ａは、逆スタガ型のＴＦＴを透明基材１上に設けたものであって、透明基材１と、透明基材１上に所定のパターンで形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上であってゲート電極２の直上に所定のパターンで形成された半導体膜４と、半導体膜４上の中央部を開けて離間してパターン形成されたソース電極５ｓ及びドレイン電極５ｄと、を少なくとも有している。
【００２８】
図３に示すＴＦＴ基板１０Ｂは、順スタガ型のＴＦＴを透明基材１上に設けたものであって、透明基材１と、透明基材２上に所定領域（チャネル領域となる部分。）を開けて離間してパターン形成されたソース電極５ｓ及びドレイン電極５ｄと、ソース電極５ｓ及びドレイン電極５ｄの間の所定領域を埋めると共に両電極５ｓ，５ｄを跨ぐように所定のパターンで形成された半導体膜４と、半導体膜４、ソース電極５ｓ及びドレイン電極５ｄそれぞれの上にそれらを覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上に所定のパターンで形成されたゲート電極２と、を少なくとも有している。
【００２９】
図４に示すＴＦＴ基板１０Ｃは、図１に示す逆スタガ型のＴＦＴにパッシベーション膜６が更に加わったものを透明基材１上に設けたものであって、透明基材１と、透明基材１上に所定のパターンで形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上であってゲート電極２の直上に所定のパターンで形成された半導体膜４と、半導体膜４の電極接続部７，７にコンタクトホール８，８を有するパッシベーション膜６と、ソース電極接続部７に接続するソース電極５ｓ及びドレイン電極接続部７に接続するドレイン電極５ｄとで少なくとも構成されている。
【００３０】
（層間の屈折率差）
図１は逆スタガ型ＴＦＴ基板１０Ａを示している。図１中の符号について、ＩＮ１は透明基材１とゲート電極２との界面であり、ＩＮ２はゲート電極２とゲート絶縁膜３との界面であり、ＩＮ３は透明基材１とゲート絶縁膜３との界面であり、ＩＮ４はゲート絶縁膜３と半導体膜４との界面であり、ＩＮ５はゲート絶縁膜３とソース・ドレイン電極５ｓ，５ｄとの界面であり、ＩＮ６は半導体膜４とソース・ドレイン電極５ｓ，５ｄとの界面であり、ＩＮ７は半導体膜４と空気との界面であり、ＩＮ８はソース・ドレイン電極５ｓ，５ｄと空気との界面であり、ＩＮ９はゲート絶縁膜３と空気との界面である。本発明に係る逆スタガ型ＴＦＴ基板１０Ａでは、各電極（ゲート電極２、ソース電極５ｓ及びドレイン電極５ｄ）それぞれとゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であり、且つ、半導体膜４とゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であるので、層構成が異なる面内の各部において、上記ＩＮ２，ＩＮ４〜ＩＮ６の界面反射を極力小さくすることができる。
【００３１】
なお、透明基材１とゲート電極２とのＩＮ１界面と、透明基材１とゲート絶縁膜３とのＩＮ３界面は屈折率差が０．１を超え、さらに、半導体膜４と空気とのＩＮ７界面と、ソース・ドレイン電極５ｓ，５ｄと空気とのＩＮ８界面も屈折率差が０．１を超えるが、それらの各界面はＴＦＴ基板１０Ａの面内方向で重複することなく、一様に、全面に設けられている。その結果、図２に示すゲート線１１（ゲート電極２と同時に同一材料で設けられる。）及びデータ線１２（ソース・ドレイン電極５ｓ，５ｄと同時に同一材料で設けられる。）及び画素電極１３（ソース・ドレイン電極５ｓ，５ｄと同時に同一材料で設けられる。）が設けられた場合であっても、目立つ反射模様が生じない。
【００３２】
図３は順スタガ型ＴＦＴ基板１０Ｂを示している。図３中の符号について、ＩＮ１１は透明基材１とソース・ドレイン電極５ｓ，５ｄとの界面であり、ＩＮ１２は透明基材１と半導体膜４との界面であり、ＩＮ１３は透明基材１とゲート絶縁膜３との界面であり、ＩＮ１４は、ソース・ドレイン電極５ｓ，５ｄと半導体膜４との界面であり、ＩＮ１５はソース・ドレイン電極５ｓ，５ｄとゲート絶縁膜３との界面であり、ＩＮ１６は半導体膜４とゲート絶縁膜３との界面であり、ＩＮ１７はゲート絶縁膜３とゲート電極２との界面であり、ＩＮ１８はゲート電極２と空気との界面であり、ＩＮ１９はゲート絶縁膜３と空気との界面である。本発明に係る順スタガ型ＴＦＴ基板１０Ｂも上記同様、各電極（ゲート電極２、ソース電極５ｓ及びドレイン電極５ｄ）それぞれとゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であり、且つ、半導体膜４とゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であるので、層構成が異なる面内の各部において、上記ＩＮ１４〜ＩＮ１７の界面反射を極力小さくすることができる。
【００３３】
なお、ＩＮ１１〜ＩＮ１４の界面は屈折率差が０．１を超え、さらに、ＩＮ１８とＩＮ１９の界面も屈折率差が０．１を超えるが、それらの各界面はＴＦＴ基板１０Ｂの面内方向で重複することなく、一様に、全面に設けられている。その結果、目立つ反射模様が生じない。
【００３４】
図４は、パッシベーション膜６を有した逆スタガ型ＴＦＴ基板１０Ｃを示している。図４中の符号について、上記図１で共通する符号は同じである。ＩＮ２１はゲート絶縁膜３とパッシベーション膜６との界面であり、ＩＮ２２は半導体膜４とパッシベーション膜６との界面であり、ＩＮ２３は半導体膜４とソース・ドレイン電極５ｓ，５ｄとの界面であり、ＩＮ２４はパッシベーション膜６とソース・ドレイン電極５ｓ，５ｄとの界面であり、ＩＮ２５はパッシベーション膜６と空気との界面である。本発明に係る逆スタガ型ＴＦＴ基板１０Ｃも上記同様、各電極（ゲート電極２、ソース電極５ｓ及びドレイン電極５ｄ）それぞれとゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であり、且つ、半導体膜４とゲート絶縁膜３との可視光領域における屈折率差（平均値）が０．１以下であるので、層構成が異なる面内の各部において、上記ＩＮ２，ＩＮ４，ＩＮ２３の界面反射を極力小さくすることができる。
【００３５】
なお、ＩＮ１とＩＮ３の各界面は屈折率差が０．１を超えるが、それらの各界面はＴＦＴ基板１０Ｃの面内方向で重複することなく、一様に、全面に設けられているので、目立つ反射模様が生じない。また、パッシベーション膜６との界面である、ＩＮ２１，ＩＮ２２，ＩＮ２４も、屈折率差が０．１であり、界面反射を極力小さくすることができる。ＩＮ２５とＩＮ８は空気との界面で屈折率差が０．１を大きく超えるが、全面に渡って同じ屈折率差の界面が形成されているため、パターンを認識することなく、高い視認性を確保できる。なお、こうした状態となって高い視認性が確保できるためには、パッシベーション膜６の屈折率がゲート絶縁膜３の屈折率と同じ条件（屈折率差が０．１以下）であればよい。
【００３６】
一方、図５に示す従来のＴＦＴ基板１００の構成は、上記した図１に示すＴＦＴ基板１０Ａと同じであるが、ゲート絶縁膜１０３は屈折率が１．４５のＳｉＯ２膜であるので、各電極（ゲート電極１０２、ソース電極１０５ｓ及びドレイン電極１０５ｄ）それぞれとゲート絶縁膜１０３との可視光領域における屈折率差（平均値）が０．１を超えたものとなっており、且つ、半導体膜１０４とゲート絶縁膜１０３との可視光領域における屈折率差（平均値）も０．１を超えたものとなっている。その結果、層構成が異なる面内の各部において、特に、ＩＮ１とＩＮ３との屈折率差が異なり、面内方向で一様になっていない。また、ゲート電極１０２の上下界面であるＩＮ１，ＩＮ２で界面反射が生じる。その結果、そのゲート電極１０２が透明基材１に接触する界面と、ゲート電極１０２がゲート絶縁膜１０３に接触する界面とで生じる反射によって、パターン状の反射模様が目立つものとなる。
【００３７】
このように、本発明では、ＴＦＴを構成する各要素の屈折率が約２．０前後であり、しかも各電極２，５ｓ，５ｄ及び半導体膜４とゲート絶縁膜３との屈折率差が０．１以下である。そのため、ＴＦＴの各構成要素と透明基材１との界面（ＩＮ１，ＩＮ３）が主な屈折率差を持つ界面となるが、本発明では、その界面での屈折率差をＴＦＴ基板１０の全面で一様なものとしている。その結果、その界面での反射は、ＴＦＴ基板１０の全面で同程度に起こるので、全体として反射模様が生じないものとなる。
【００３８】
なお、本発明のＴＦＴ基板１０を液晶ディスプレイや有機ＥＬディスプレイ等に適用した場合、液晶層や有機ＥＬ層の屈折率は約１．５前後である。本発明のＴＦＴ基板１０と液晶層又は有機ＥＬ層との界面で生じる反射は、その液晶層や有機ＥＬ層の表示によって目立たないために問題になることはないが、本発明は、液晶層や有機ＥＬ層が設けられていないＴＦＴの回路部分や配線部分が反射して起こる不具合を防ぐことができる。
【００３９】
［各構成要素］
以下、本発明に係るＴＦＴ基板１０の構成要素について順次説明する。
【００４０】
（透明基材）
透明基材１は、ＴＦＴをその上に搭載して本発明に係るＴＦＴ基板１０とするためのものである。透明基材１の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。通常は、透明導電材料であるＩＴＯ付きガラス基板やＩＴＯ付きプラスチック基板等が好ましく用いられる。
【００４１】
ガラス基材の屈折率は、ガラスの種類によって異なるが、通常、１．４５〜１．８５である。また、プラスチック基材の屈折率もプラスチックの種類によって異なるが、通常、１．４０〜１．７０である。これらの屈折率は、エリプソメトリーを用い、波長６３３ｎｍで測定した値の平均値で表したものである。特に本発明では、ガラス基材の場合には、波長６３３ｎｍでの屈折率の平均値が１．４６〜１．５８のものが好ましく、プラスチック基材の場合には、波長６３３ｎｍでの屈折率の平均値が１．４０〜１．６５のものが好ましい。より具体的には、ガラス基材については、波長６３３ｎｍでの屈折率が１．５０〜１．５１のアルミノシリケートガラス等が好ましく、プラスチック基材については、波長６３３ｎｍでの屈折率が１．６０〜１．６３のＰＥＴ等が好ましい。こうした屈折率を持つガラス基材やプラスチック基材は、市販品の中から選ぶことができる。
【００４２】
透明基材１の厚さは、得られるＴＦＴ基板１０にフレキシブル性を持たせるか否かによっても異なり、特に限定されないが、例えば液晶表示装置や有機ＥＬ装置に用いるフレキシブル性のＴＦＴ基板１０とする場合には、厚さ５〜３００μｍのプラスチック基材が好ましく用いられる。一方、特にフレキシブル性が不要の場合には、厚さ１００〜３０００μｍのガラス基材又はプラスチック基材が好ましく用いられる。また、透明基材１の形状も特に限定されず、用途に応じて、パネル状、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の透明基材１上にＴＦＴを形成した後に個々のパネル状、チップ状、カード状、ディスク状に分断加工してもよい。
【００４３】
（ゲート電極）
ゲート電極２は、図１及び図４の逆スタガ型ＴＦＴにおいては透明基材１上に所定のパターンで設けられ、図３の順スタガ型ＴＦＴにおいては半導体膜４の上方であってゲート絶縁膜３上に所定のパターンで設けられる。本発明では、ゲート電極２として、透明導電材料からなる透明電極とする。その透明導電材料としては、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の酸化物透明導電材料が用いられる。なお、透明で且つ所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。
【００４４】
ゲート電極２の屈折率は、透明導電材料の種類によって異なるが、通常、１．９０〜２．０である。前記同様、屈折率は、エリプソメトリーを用い、波長６３３ｎｍで測定した値の平均値で表したものである。特に本発明では、波長６３３ｎｍでの屈折率の平均値が１．９３〜１．９８のものが好ましい。より具体的には、波長６３３ｎｍでの屈折率が１．９５〜１．９６のＩＴＯ、波長６３３ｎｍでの屈折率が１．９６〜１．９７のＺｎＯ、波長６３３ｎｍでの屈折率が１．９３〜１．９５のＳｎＯ２が特に好ましい。こうした屈折率の範囲は、ゲート電極２の形成時における成膜条件（例えば、スパッタ成膜時のガス雰囲気の酸素分圧等）によって調整できる。
【００４５】
ゲート電極２の形成は、ゲート電極材料である透明導電材料の種類や透明基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。本発明では、酸化物の透明導電材料でゲート電極２を形成するので、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用し、パターニング手段としてフォトリソグラフィを適用する。なお、プラスチック基板等の非耐熱性の透明基材１を適用することにより低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を適用する。また、導電性高分子でゲート電極２を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用し、パターニング手段としてフォトリソグラフィを適用する。
【００４６】
ゲート電極２の形成工程時には、図２に示すように、ゲート線２１のパターン形成や、そのゲート線２１からゲート電極２までの間の配線等を、ゲート電極２と同一材料で同時にパターン形成できる。ゲート電極２の厚さ、及び、ゲート電極２の形成時に同時に形成する配線の厚さは、許容できる配線幅と、適用する透明導電材料の抵抗値とを考慮して設定される。その厚さは、通常、０．１〜０．３μｍ程度である。
【００４７】
（ゲート絶縁膜）
ゲート絶縁膜３は、透明で、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができるが、本発明では、ゲート絶縁膜３の屈折率（平均値）を、各電極（ゲート電極２、ソース電極５ｓ及びドレイン電極５ｄ）の屈折率と、半導体膜４の屈折率とに合わせることが必要である。具体的には、ゲート絶縁膜３の屈折率（平均値）と各電極の屈折率（平均値）との差（屈折率差）が０．１以下になり、ゲート絶縁膜３の屈折率（平均値）と半導体膜４の屈折率（平均値）との差（屈折率差）が０．１以下になるゲート絶縁膜３を形成する。
【００４８】
本発明では、ゲート絶縁膜３を全面に形成することが好ましい。具体的には、図１及び図４の逆スタガ型ＴＦＴにおいては、透明基材１上のゲート電極２を覆うように全面に形成し、図３の順スタガ型ＴＦＴにおいては、透明基材１上のソース・ドレイン電極５ｓ，５ｄ及び半導体膜４を覆うように全面に形成することが好ましい。本発明では、各電極２，５ｓ，５ｄ及び半導体膜４と屈折率差が小さい（０．１以下）ゲート絶縁膜３を形成するので、ＴＦＴを構成する各要素の屈折率差を小さくできる。その結果、要素の積層界面での反射を著しく低減することができる。
【００４９】
なお、ゲート絶縁膜３をＴＦＴ基板１０の全面に設けずに所定の領域のみに設ける場合には、後述する透明保護層を全面に覆うことが望ましい。なお、その場合、透明保護層の屈折率はゲート絶縁膜３とほぼ同じ（各電極２，５ｓ，５ｄ及び半導体膜４と屈折率差が０．１以下）であることが望ましい。
【００５０】
ゲート絶縁膜３の形成材料としては、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＣｅＯ２等の酸化物系絶縁膜を好ましく用いることができる。これらの材料からなるゲート絶縁膜３は、波長６３３ｎｍでの屈折率が約２．０前後であり、具体的には、波長６３３ｎｍでの屈折率が１．８５〜２．０５の範囲内である。こうした屈折率範囲のゲート絶縁膜３は、同じく屈折率が約２．０前後のゲート電極２、半導体膜４、ソース・ドレイン電極５ｓ，５ｄに対する屈折率差を０．１以下にすることができる。具体的には、ＺｒＯ２の波長６３３ｎｍでの屈折率は２．０２〜２．０５であり、ＨｆＯ２の波長６３３ｎｍでの屈折率は１．９２〜１．９５であり、Ｔａ２Ｏ５の波長６３３ｎｍでの屈折率は２．００〜２．０５であり、ＣｅＯ２の波長６３３ｎｍでの屈折率は２．００〜２．０５である。各酸化物の屈折率は、通常の成膜条件で上記範囲の屈折率とすることができるので便利であり、さらに、スパッタ成膜時のガス雰囲気の酸素分圧や原料組成等の成膜条件を調整することで屈折率を所望の値に微調整できる。
【００５１】
なお、一般的なゲート絶縁膜として用いられるＳｉＯ２は波長６３３ｎｍでの屈折率が約１．４５前後である。そのため、屈折率が２．０前後である各電極や半導体膜４との屈折率差が０．１よりも大きく（約０．５）、界面での反射が起きやすく、反射模様が目立ってしまう。
【００５２】
ゲート絶縁膜３の形成は、ゲート絶縁膜材料の種類や透明基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。上記した酸化物系のゲート絶縁膜３を形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。ゲート絶縁膜３の厚さは、通常、０．１〜０．３μｍ程度である。
【００５３】
（半導体膜）
半導体膜４としては、透明半導体材料で形成された膜であって、ＴＦＴを構成するチャネル領域として使用できる程度の移動度を有する酸化物系の半導体膜を用いる。半導体膜４を酸化物系とすることにより、本発明に係るＴＦＴの構成要素が全て酸化物系となり、各層の密着性が良好なものとなる。さらに、酸化物系の膜は、その特性を成膜条件で微調整できるという利点もある。酸化物系の半導体膜４の種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。
【００５４】
半導体膜４は、図１及び図４に示す逆スタガ型ＴＦＴにおいては、ゲート電極２の上方がチャネル領域となる所定のパターンで、ゲート絶縁膜３上に設けられる。一方、図３に示す順スタガ型ＴＦＴにおいては、ソース電極５ｓ及びドレイン電極５ｄの間の所定領域を埋めると共に両電極５ｓ，５ｄを跨ぐように所定のパターンで設けられる。
【００５５】
半導体膜４は、ゲート絶縁膜３との屈折率差が０．１以下のものである。こうした屈折率差を持つ半導体膜４をＴＦＴの構成要素として用いることにより、ＴＦＴ全体としての屈折率差が小さくなり、界面反射を防いで反射模様を極力小さくすることができる。
【００５６】
半導体膜４を形成する透明半導体材料としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇxの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。
【００５７】
ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
【００５８】
本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す。）の半導体材料を好ましく用いることができる。また、このＩＧＺＯ系の半導体材料には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ系の半導体材料からなる半導体膜４は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。
【００５９】
上記した各半導体材料からなる半導体膜４は、波長６３３ｎｍでの屈折率が約２．０前後であり、具体的には、波長６３３ｎｍでの屈折率が１．９２〜２．００の範囲内である。こうした屈折率範囲の半導体膜４は、同じく屈折率が約２．０前後のゲート電極２、ゲート絶縁膜３、ソース・ドレイン電極５ｓ，５ｄに対する屈折率差を０．１以下にすることができる。具体的には、特に好ましく用いられるＩＧＺＯ系半導体材料の波長６３３ｎｍでの屈折率は１．９４〜１．９７である。各半導体材料で形成する半導体膜４の屈折率は、通常の成膜条件で上記範囲の屈折率とすることができるので便利であり、さらに、スパッタ成膜時のガス雰囲気の酸素分圧や成膜温度等の成膜条件を調整することで屈折率を所望の値に微調整できる。
【００６０】
半導体膜４がアモルファスであるか否かは、測定対象となる半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。ハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この半導体膜４には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。
【００６１】
半導体膜４の形成は、半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。半導体膜４の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０〜１５０ｎｍの範囲内であることが好ましく、３０〜１００ｎｍの範囲内であることがより好ましい。なお、半導体膜４には、必要に応じて、成膜後に熱処理を施し、半導体特性（移動度）を向上させたり比抵抗を安定化させたりしてもよい。熱処理としては、レーザ照射や熱アニール処理を挙げることができる。
【００６２】
（ソース電極、ドレイン電極）
ソース電極５ｓ及びドレイン電極５ｄは、図１に示す逆スタガ型ＴＦＴにおいては、半導体膜４上の中央部を開けて離間してパターン形成され、図３に示す順スタガ型ＴＦＴにおいては、透明基材２上に所定領域（チャネル領域となる部分。）を開けて離間してパターン形成され、図４に示すパッシベーション膜６が設けられた逆スタガ型ＴＦＴにおいては、半導体膜４の電極接続部７，７にコンタクトホール８，８を有するパッシベーション膜６上に、その電極接続部７，７に接続するように形成される。
【００６３】
ソース電極材料及びドレイン電極材料は、上記した酸化物系の半導体膜４とのエネルギー準位を合わせることができる透明導電材料であることが好ましい。例えば、上記ゲート電極２の場合と同様、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料を好ましく挙げることができる。また、所望の透明性と導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子等であってもよい。特に半導体膜４が酸化物半導体膜であるので、同じ酸化物の透明導電材料でソース電極５ｓ及びドレイン電極５ｄを形成すること好ましい。
【００６４】
ソース電極５ｓとドレイン電極５ｄの屈折率は、透明導電材料の種類によって異なるが、通常、１．９０〜２．００である。前記したゲート電極２の場合と同様、屈折率は、エリプソメトリーを用い、波長６３３ｎｍで測定した値の平均値で表したものである。特に本発明では、波長６３３ｎｍでの屈折率の平均値が１．９３〜１．９８のものが好ましい。より具体的には、波長６３３ｎｍでの屈折率が１．９５〜１．９６のＩＴＯ、波長６３３ｎｍでの屈折率が１．９６〜１．９７のＺｎＯ、波長６３３ｎｍでの屈折率が１．９３〜１．９５のＳｎＯ２が特に好ましい。こうした屈折率の範囲は、ソース・ドレイン電極の形成時における成膜条件（例えば、スパッタ成膜時のガス雰囲気の酸素分圧等）によって調整できる。
【００６５】
ソース電極５ｓ及びドレイン電極５ｄの形成は、電極材料の種類や透明基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、透明導電材料でソース電極５ｓ及びドレイン電極５ｄを形成する場合には、成膜手段としてスパッタリング法や各種のＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でソース電極５ｓ及びドレイン電極５ｄを形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。
【００６６】
ソース電極５ｓとドレイン電極５ｄの形成工程時には、例えばドレイン電極用の電源配線ラインやグラウンド配線ラインを同時にパターン形成でき、また、データ電極ライン、スキャン配線ライン、電源配線ラインを同時にパターン形成できる。ソース電極５ｓとドレイン電極５ｄの厚さ、及び、そのソース電極５ｓとドレイン電極５ｄの形成時に同時に形成する電極や配線の厚さは、通常、０．１〜０．３μｍ程度である。
【００６７】
（パッシベーション膜）
パッシベーション膜６は、図４に示すように必要に応じて設けることができる。このパッシベーション膜６は、半導体膜４を形成した後にその半導体膜４に接続するソース電極５ｓとドレイン電極５ｄを形成する場合に、半導体膜４のチャネル領域を保護しつつ、ソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７を形成するために設けられる。具体的には、パッシベーション膜６は、図４に示すように、半導体膜４にソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７を形成する部分にコンタクトホール８を形成した形態で半導体膜４を覆う。
【００６８】
パッシベーション膜６は、界面での屈折率差を低減する目的でゲート絶縁膜３と同種の材料（すなわち、同程度の屈折率を持つ材料）を用いるとよい。スパッタ法等で成膜し、その後にフォトリソ工程により所定パターンのパッシベーション膜５を形成してもよい。こうしたパッシベーション膜５の厚さは、通常、０．１〜３μｍ程度である。
【００６９】
上記材料で形成したパッシベーション膜６の屈折率は、その材料の種類によって異なるが、例えばＺｒＯ２膜からなるパッシベーション膜６の波長６３３ｎｍでの屈折率は、通常、２．０２〜２．０５である。これらの屈折率は、本発明のＴＦＴを構成する上記各構成要素（ゲート電極２、ゲート絶縁膜３、半導体膜４、ソース・ドレイン電極５ｓ，５ｄ）との屈折率差は０．１以下となる。
【００７０】
なお、コンタクトホール８を有するパッシベーション膜６を設けた後は活性化処理を行う。この活性化処理により、コンタクトホール８で露出した半導体膜４の導電性を高めてソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７にすることができる。導電性を高めたソース電極との接続部７及びドレイン電極５ｄとの接続部７に、前記したソース電極５ｓ及びドレイン電極５ｄをパターン成膜すると、ソース電極との接続部７及びドレイン電極５ｄとの接続部７それぞれに対するソース電極５ｓ及びドレイン電極５ｄのオーミック抵抗を低減することができる。なお、活性化処理としては、プラズマ処理は、半導体膜４に酸素欠損を生じさせる処理手段である。
【００７１】
（その他の膜）
本発明に係るＴＦＴ基板１０は、上記以外の構成要素であっても、本発明の趣旨の範囲内であれば、その他の透明膜を含んでいてもよい。
【００７２】
例えば図１の例では、透明基材面に透明な密着膜乃至バッファ膜（図示しない）を設けて、ゲート電極２の密着性やゲート絶縁膜３の密着性を高めてもよい。また、ソース電極５ｓとドレイン電極５ｄを形成した後に、全体を覆う透明な保護膜（図示しない）を設けてもよい。透明な密着膜乃至バッファ膜としては、厚さ１０〜５０ｎｍ程度の酸化ケイ素膜、窒化ケイ素膜、及び酸窒化ケイ素膜等を好ましく挙げることができる。また、透明な保護膜としては、厚さ５００〜１０００ｎｍ程度のＰＶＰ（ポリビニルピロリドン）膜等の有機保護膜や、厚さ１００〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。
【００７３】
上記した密着膜や保護膜の屈折率は、その材料の種類によって異なるが、例えば酸化ケイ素膜の波長６３３ｎｍでの屈折率は、通常、１．４５〜１．４８である。また、例えばＰＶＰ膜の波長６３３ｎｍでの屈折率は、通常、１．５０〜１．５５である。これらの屈折率は、本発明のＴＦＴを構成する上記各構成要素（ゲート電極２、ゲート絶縁膜３、半導体膜４、ソース・ドレイン電極５ｓ，５ｄ）と離れており、その屈折率差は０．１を超える。本発明では、部分的な界面反射を防いで全体として反射模様が目立たないようにすることを目的とするので、これらの膜を所定のパターンで設けず、全面に設ける。こうすることで、他の構成要素との間で生じる界面反射をＴＦＴ基板１０の全面で一様なものとすることができ、反射模様を目立たないようにすることができる。
【００７４】
また、必要に応じて、各種の配線を設けてもよい。配線は、その回路設計によって任意に設計されるが、例えば、電源配線ライン、グラウンド配線ライン、また、データ電極ライン、スキャン配線ライン等を設けてもよい。
【００７５】
以上のように、本発明は、ＴＦＴ基板１０を構成する各材料の屈折率を制御することで、層構成が異なる面内の各部での反射を同程度にしたものであり、その結果、パターンの視認性を低くし、高品位なディスプレイを実現することができる。具体的には、（１）いずれも酸化物系材料であり且つ屈折率が共に２．０前後という近い値を持つＩｎＧａＺｎＯ系等の酸化物半導体材料と酸化物系の透明導電材料とを適用すること、及び、（２）ゲート絶縁膜３に対して、従来用いられている酸化シリコンではなく、屈折率差が酸化物半導体及び各電極と同程度（０．１以内）の材料を適用することによって、例えば表示装置の駆動素子として適用した場合において、層構成が異なる面内の各部での層間の界面反射の分布を極力小さくし、従来の電極パターン等に見られる反射模様を視認しにくくすることができる。なお、こうした構成を有する限り、本発明に係るＴＦＴ基板を構成するＴＦＴは図１及び図４に示すような逆スタガ型であってもよいし、図３に示すような順スタガ型であってもよい。
【００７６】
本発明では、ＴＦＴの構成要素を全て酸化物系としているので、各層の密着性は良好であるという利点がある。さらに、酸化物系の膜は、その特性を成膜条件で微調整できるという利点もある。
【実施例】
【００７７】
代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。
【００７８】
［実施例１］
図１に示すＴＦＴ基板１０Ａを作製した。先ず、厚さ０．７ｍｍのガラス基板１上に、厚さ１００ｎｍのＩＴＯ（インジウム錫オキサイド）をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして配線幅３０μｍのゲート電極２を形成した。ガラス基板の屈折率（平均値）は、波長６３３ｎｍにおいて１．５０であり、ゲート電極２の屈折率（平均値）は、波長６３３ｎｍにおいて１．９７であった。
【００７９】
次に、ゲート電極２を覆うようにしてゲート電極２を含むガラス基板の全面に、ゲート絶縁膜３として厚さ２００ｎｍのＺｒＯ２膜をスパッタリング法で成膜した。このＺｒＯ２膜の屈折率（平均値）は、波長６３３ｎｍにおいて２．０３であった。
【００８０】
次に、ゲート絶縁膜３上に、厚さ１００ｎｍの範囲のＩｎＧａＺｎＯ系酸化物半導体膜４をスパッタリング法（組成例：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いた）で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。半導体膜４の屈折率（平均値）は、波長６３３ｎｍにおいて１．９６であった。
【００８１】
最後に、厚さ２００ｎｍのＩＺＯをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極５ｓ及びドレイン電極５ｄを形成した。ソース・ドレイン電極５ｓ，５ｄの屈折率（平均値）は、波長６３３ｎｍにおいて１．９７であった。こうして実施例１に係るＴＦＴ基板１０Ａを作製した。
【００８２】
なお、このＺｎＯ２膜や上記ＩＴＯ膜及び下記ＩＺＯ膜のパターニングは、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。このパターニングは、緩衝フッ酸（バッファードフッ酸）を用いたウエットエッチングで行うこともできる。ＴＦＴ基板１０Ａを構成する各膜の屈折率は、光学式膜厚測定システム（ＳＣＩ社製のＦｉｌｍｔｅｋ）により測定した。
【００８３】
［実施例２］
図３に示すＴＦＴ基板１０Ｂを作製した。先ず、厚さ０．７ｍｍのガラス基板１上に、厚さ１００ｎｍのＩＴＯ（インジウム錫オキサイド）をスパッタリング法で成膜した後、フォトリソグラフィでパターニングし、所定領域（チャネル領域となる部分。）を離間したソース電極５ｓとドレイン電極５ｄを形成した。ガラス基板の屈折率（平均値）は、波長６３３ｎｍにおいて１．５０であり、ソース電極５ｓとドレイン電極５ｄの屈折率（平均値）は、波長６３３ｎｍにおいて１．９７であった。
【００８４】
次に、ソース電極５ｓとドレイン電極５ｄを覆うように、厚さ１００ｎｍの範囲のＩｎＧａＺｎＯ系酸化物半導体膜４をスパッタリング法（組成例：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いた）で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。半導体膜４の屈折率（平均値）は、波長６３３ｎｍにおいて１．９６であった。
【００８５】
次に、半導体膜４、ソース電極５ｓ及びドレイン電極５ｄを覆う全面に、ゲート絶縁膜３として厚さ２００ｎｍのＺｒＯ２膜をスパッタリング法で成膜した。このＺｒＯ２膜の屈折率（平均値）は、波長６３３ｎｍにおいて２．０３であった。
【００８６】
最後に、厚さ２００ｎｍのＩＺＯをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ゲート電極２を形成した。ゲート電極２の屈折率（平均値）は、波長６３３ｎｍにおいて１．９７であった。こうして実施例２に係るＴＦＴ基板１０Ｂを作製した。
【００８７】
［実施例３］
図４に示すＴＦＴ基板１０Ｃを作製した。実施例１において、半導体膜４を形成した後、ソース電極５ｓとドレイン電極５ｄを形成する前に、パッシベーション膜６を形成した。具体的には、半導体膜４を形成した後、その半導体膜４を覆う全面に、ＺｒＯ２膜をスパッタ法により厚さ１００ｎｍの絶縁膜を形成し、その後にパターニングして半導体膜４を覆うパッシベーション膜６を形成した。ここでのパターニングは、半導体膜４にソース電極５ｓ及びドレイン電極５ｄを接続するコンタクトホール８を形成して、半導体膜４上にソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７を形成するために行う。引き続いてプラズマ処理を行った。プラズマ処理により、パッシベーション膜６が設けられていないコンタクトホール８，８の開口部は導体化する。このプラズマ処理は、ＣＦ４又はＣＨＦ３のフッ素系ガス（Ａｒガスでも可能）雰囲気中でプラズマ照射を行うことにより、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができる。なお、このプラズマ処理により、コンタクトホール８，８の形成部位で露出した半導体膜４は導体化し、その後に形成されるソース電極５ｓ及びドレイン電極５ｄとの接続を良好なものにすることができ、また、パッシベーション膜６で覆われたチャネル領域はパッシベーション膜６で保護されて半導体特性を損なわない。
【００８８】
このプラズマ処理後、実施例１と同様、厚さ２００ｎｍのＩＺＯをスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極５ｓ及びドレイン電極５ｄを形成した。こうして実施例３に係るＴＦＴ基板１０Ｃを作製した。
【００８９】
［実施例４］
実施例１において、ゲート電極として、ＩＴＯの代わりにＺｎＯを１００ｎｍ成膜したものを使用した。それ以外は実施例１と同様にして実施例４に係るＴＦＴ基板を作製した。なお、ＺｎＯ膜の６３３ｎｍでの屈折率は１．９４であった。
【００９０】
［実施例５］
実施例１において、ゲート絶縁膜として、ＺｒＯ２の代わりにＨｆＯ２を２００ｎｍ成膜したものを使用した。それ以外は実施例１と同様にして実施例５に係るＴＦＴ基板を作製した。なお、ＨｆＯ２膜の６３３ｎｍでの屈折率は１．９３であった。
【００９１】
［実施例６］
実施例１において、ゲート絶縁膜として、ＺｒＯ２膜の成膜条件を変更し、０．３Ｐａの圧力でスパッタ成膜する代わりに１．０Ｐａの成膜条件で成膜した。それ以外は実施例１と同様にして実施例６に係るＴＦＴ基板を作製した。なお、ＺｒＯ２膜の６３３ｎｍでの屈折率は１．８５であった。
【００９２】
［実施例７］
実施例１において、ゲート絶縁膜として、ＺｒＯ２膜の成膜条件を変更し、０．３Ｐａの圧力でスパッタ成膜する代わりに０．２Ｐａの成膜条件で成膜した。それ以外は実施例１と同様にして実施例７に係るＴＦＴ基板を作製した。なお、ＺｒＯ２膜の６３３ｎｍでの屈折率は、成膜圧力を０．２Ｐａとしたため、２．０５になった。
【００９３】
以上のように、各実施例は、屈折率が２．０前後（１．８５〜２．０５）のゲート絶縁膜３と、そのゲート絶縁膜３に対する屈折率差が０．１以下の屈折率を持つ他の膜（ゲート電極２、半導体膜４、ソース・ドレイン電極５ｓ，５ｄ）とが直接接触する。そして、その屈折率差が０．１を超える界面は、透明基材１との界面のみである。その結果、全体として界面反射が一様なＴＦＴ基板となり、パターン状の反射模様が目立つことがない。
【００９４】
［比較例１］
実施例１において、ゲート絶縁膜３を厚さ２００ｎｍのＳｉＯ２膜とした他は、実施例１と同様にして、図５及び図６に示す形態のＴＦＴ基板を作製した。ＳｉＯ２膜の屈折率（平均値）は、波長６３３ｎｍにおいて１．４５であった。なお、ＳｉＯ２膜は、スパッタリング法で成膜し、その後、フォトリソグラフィによりパターニングした。このＳｉＯ２膜のパターニングは、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。
【００９５】
こうして得られたＴＦＴ基板は全体としては透明であったが、ゲート電極が存在する部分では約２０％の光の反射を生じ、他の部分では約１０％の反射を生じ、各実施例では見られなかった反射模様が見られた。
【００９６】
［比較例２］
実施例１において、ゲート絶縁膜３を厚さ３００ｎｍのＳｉＮｘ膜とした他は、実施例１と同様にして、図５に示す比較例２のＴＦＴ基板を作製した。ＳｉＮｘ膜の屈折率（平均値）は、波長６３３ｎｍにおいて１．９４であった。なお、ＳｉＮｘ膜は、スパッタリング法で成膜したが、屈折率を１．９４にするために、成膜圧力：０．３Ｐａ、電力：４５０Ｗ、Ａｒ／Ｎ２＝５０ｓｃｃｍ／５０ｓｃｃｍにて成膜し、その後、フォトリソグラフィによりパターニングした。このＳｉＮｘ膜のパターニングも、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。
【００９７】
こうして得られたＴＦＴ基板は全体としては透明で、反射模様は目立っていなかったが、ＳｉＮｘ膜の屈折率を１．９４とする成膜条件で形成したとき、ＴＦＴ特性の立ち上がり電圧が低くなりすぎ、そもそもＴＦＴとして使用できないものであった。
【００９８】
［比較例３］
実施例１において、ゲート絶縁膜３を厚さ３００ｎｍのＳｉＮｘ膜とした他は、実施例１と同様にして、図５及び図６に示す比較例３のＴＦＴ基板を作製した。ＳｉＮｘ膜の屈折率（平均値）は、波長６３３ｎｍにおいて１．７９であった。なお、ＳｉＮｘ膜は、スパッタリング法で成膜したが、屈折率を１．７９にするために、成膜圧力：１．０Ｐａ、電力：４５０Ｗ、Ａｒ／Ｎ２＝５０ｓｃｃｍ／５０ｓｃｃｍにて成膜し、その後、フォトリソグラフィによりパターニングした。このＳｉＮｘ膜のパターニングも、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。
【００９９】
こうして得られたＴＦＴ基板は全体としては透明であったが、ＳｉＮｘ膜の屈折率が１．７９であり、ゲート絶縁膜３との屈折率差が０．１を超えていた。そのため、ＳｉＮｘ膜に直接接触するゲート電極２、ソース・ドレイン電極５ｓ，５ｄとの界面で反射が起こり、反射模様が目立つものとなった。
【０１００】
［比較例４］
実施例１において、ゲート絶縁膜３を厚さ３００ｎｍのＳｉＯＮ膜とした他は、実施例１と同様にして、図５及び図６に示す比較例４のＴＦＴ基板を作製した。得られたＳｉＯＮ膜の屈折率（平均値）は、波長６３３ｎｍにおいて１．６７であった。なお、ＳｉＯＮ膜は、スパッタリング法で成膜したが、屈折率を１．６７にするために、成膜圧力：０．６Ｐａ、電力：９００Ｗ、Ａｒ／Ｏ２／Ｎ２＝２０ｓｃｃｍ／２ｓｃｃｍ／５０ｓｃｃｍにて成膜し、その後、フォトリソグラフィによりパターニングした。このＳｉＯＮ膜のパターニングも、ＣＦ４ガスをエッチングガスとして用いたドライエッチングで行った。
【０１０１】
こうして得られたＴＦＴ基板は全体としては透明であったが、ＳｉＯＮ膜の屈折率が１．６７であり、ゲート絶縁膜３との屈折率差が０．１を超えていた。そのため、ＳｉＯＮ膜に直接接触するゲート電極２、ソース・ドレイン電極５ｓ，５ｄとの界面で反射が起こり、反射模様が目立つものとなった。なお、成膜条件を変更した追実験を行った結果、成膜条件を代えても、ＳｉＯＮ膜を２．０前後の屈折率とすることは難しかった。
【符号の説明】
【０１０２】
１  透明基材
２  ゲート電極
３  ゲート絶縁膜
４  半導体膜
５ｓ  ソース電極
５ｄ  ドレイン電極
６  パッシベーション膜
７  接続部
８  コンタクトホール
１０（１０Ａ，１０Ｂ，１０Ｃ）  薄膜トランジスタ基板
１１  ゲート線
１２  データ線
１３  画素電極
【０１０３】
ＩＮ１  透明基材とゲート電極との界面
ＩＮ２  ゲート電極とゲート絶縁膜との界面
ＩＮ３  透明基材とゲート絶縁膜との界面
ＩＮ４  ゲート絶縁膜と半導体膜との界面
ＩＮ５  ゲート絶縁膜とソース・ドレイン電極との界面
ＩＮ６  半導体膜とソース・ドレイン電極との界面
ＩＮ７  半導体膜と空気との界面
ＩＮ８  ソース・ドレイン電極と空気との界面
ＩＮ９  ゲート絶縁膜と空気との界面
ＩＮ１１  透明基材とソース・ドレイン電極との界面
ＩＮ１２  透明基材と半導体膜との界面
ＩＮ１３  透明基材とゲート絶縁膜との界面
ＩＮ１４  ソース・ドレイン電極と半導体膜との界面
ＩＮ１５  ソース・ドレイン電極とゲート絶縁膜との界面
ＩＮ１６  半導体膜とゲート絶縁膜との界面
ＩＮ１７  ゲート絶縁膜とゲート電極との界面
ＩＮ１８  ゲート電極と空気との界面
ＩＮ１９  ゲート絶縁膜と空気との界面
ＩＮ２１  ゲート絶縁膜とパッシベーション膜との界面
ＩＮ２２  半導体膜とパッシベーション膜との界面
ＩＮ２３  半導体膜とソース・ドレイン電極との界面
ＩＮ２４  パッシベーション膜とソース・ドレイン電極との界面
ＩＮ２５  パッシベーション膜と空気との界面
【０１０４】
１００  薄膜トランジスタ基板
１０１  透明基材
１０２  ゲート電極
１０３  ゲート絶縁膜
１０４  半導体膜
１０５ｓ  ソース電極
１０５ｄ  ドレイン電極
１０６  画素電極
１０７  ゲート線
１０８  データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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