(57)【要約】【課題】半導体メモリ装置のブロック併合方法を提供すること。【解決手段】半導体メモリ装置のブロック併合方法によると、複数のデータが第１プログラム方式で少なくとも１つ以上の第１ブロックにプログラム（ｐｒｏｇｒａｍ）され、第１ブロックのうち併合の必要性がある少なくとも１つ以上の併合対象ブロックが選択され、第１ブロック、または、少なくとも１つ以上の第２ブロックのうち併合を遂行するための併合遂行ブロックが選択され、併合対象ブロックに位置する複数の併合対象データが第２プログラム方式で併合遂行ブロックにプログラムされる。したがって、ブロック併合を遂行する半導体メモリ装置の全般的な性能が向上し得る。【選択図】図１
2011248873.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータを第１プログラム方式で少なくとも１つ以上の第１ブロックにプログラムする段階と、
前記第１ブロックのうち併合の必要性がある少なくとも１つ以上の併合対象ブロックを選択する段階と、
前記第１ブロック、または、少なくとも１つ以上の第２ブロックのうち併合を遂行するための併合遂行ブロックを選択する段階と、
前記併合対象ブロックに位置する複数の併合対象データを第２プログラム方式で前記併合遂行ブロックにプログラムする段階と、を含むことを特徴とする半導体メモリ装置のブロック併合方法。
【請求項２】
前記併合対象ブロックに位置する前記併合対象データを消去する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のブロック併合方法。
【請求項３】
前記第１プログラム方式と前記第２プログラム方式は、相異なる複数のプログラムパラメータに基づくことを特徴とする請求項１に記載の半導体メモリ装置のブロック併合方法。
【請求項４】
前記第１プログラム方式はシャドウプログラム方式であり、前記第２プログラム方式はリプログラム方式であることを特徴とする請求項３に記載の半導体メモリ装置のブロック併合方法。
【請求項５】
前記併合対象データは、前記併合対象ブロックからページバッファ部を経由して、前記併合遂行ブロックにプログラムされることを特徴とする請求項４に記載の半導体メモリ装置のブロック併合方法。
【請求項６】
前記第１プログラム方式は、第１増加型ステップパルスを利用するオンチップバッファードプログラム方式であり、前記第２プログラム方式は第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であることを特徴とする請求項３に記載の半導体メモリ装置のブロック併合方法。
【請求項７】
前記併合対象データは、前記併合対象ブロックからページバッファ部及びシングルレベルメモリセルブロックを経由して、前記併合遂行ブロックにプログラムされることを特徴とする請求項６に記載の半導体メモリ装置のブロック併合方法。
【請求項８】
前記第１増加型ステップパルスは、前記第２増加型ステップパルスより相対的に低い電圧レベルを有することを特徴とする請求項７に記載の半導体メモリ装置のブロック併合方法。
【請求項９】
前記第１ブロックは少なくとも１つ以上のデータブロック及び少なくとも１つ以上のログブロックを含むことを特徴とする請求項１に記載の半導体メモリ装置のブロック併合方法。
【請求項１０】
前記第２ブロックは少なくとも１つ以上の空きブロックを含むことを特徴とする請求項９に記載の半導体メモリ装置のブロック併合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、半導体メモリ装置のブロック併合方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、電源が供給されない状態でデータを保存できるかによって揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分類される。最近、電子機器が低電力化及び小型化されることによって、不揮発性半導体メモリ装置の中でもＮＡＮＤフラッシュメモリ装置（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）が広く使われている。このようなＮＡＮＤフラッシュメモリ装置はプログラム（ｐｒｏｇｒａｍ）動作をページ（ｐａｇｅ）単位で遂行する反面、消去（ｅｒａｓｅ）動作をブロック（ｂｌｏｃｋ）単位で遂行する。
【０００３】
一般的に、ＮＡＮＤフラッシュメモリ装置は、ハードディスクとは異なり、データオーバーライト（ｏｖｅｒｗｒｉｔｅ）動作を支援しないので、ＮＡＮＤフラッシュメモリ装置においてのデータ修正は該当ブロック、または、他のブロック内に存在する空き（ｆｒｅｅ）ページに修正されるページデータをプログラムし、これをフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ;ＦＴＬ）にアドレスマッピングする方式からなる。その結果、以前のページデータがプログラムされているページは、無効ページ（ｉｎｖａｌｉｄ ｐａｇｅ）となり、修正されるページデータがプログラムされているページは有効ページ（ｖａｌｉｄ ｐａｇｅ）となるので、１つのブロック内には、有効ページと無効ページが並存する。
【０００４】
従って、ＮＡＮＤフラッシュメモリ装置は、色々なブロックに分散されている有効ページを併合し、不必要な無効ページを消去して空きブロックを確保するためのブロック併合動作を遂行できる。しかし、ブロック併合動作の遂行に伴う時間遅延などによって、ＮＡＮＤフラッシュメモリ装置の全般的な性能は非常に低下する。よって、ブロック併合動作を効率的に遂行するためのアルゴリズムに対する研究が活発に進行しているが、ＮＡＮＤフラッシュメモリ装置の性能を根本的に向上させるには限界がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２１６４３４号公報
【特許文献２】特開２００５−０７８３７８号公報
【特許文献３】米国特許７，４０９，４７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、ブロック併合動作時のプログラム方式を一般的なプログラム動作時のプログラム方式とは相異なるプログラム方式で設定して、半導体メモリ装置の全般的な性能を向上させることができる半導体メモリ装置のブロック併合方法を提供することにある。
【０００７】
本発明の他の目的は、ブロック併合動作時と一般的なプログラム動作時に、相異なるプログラム方式でプログラムを遂行できる半導体メモリ装置を提供することにある。
【０００８】
ただ、本発明の解決しようとする課題は、前記言及された課題に限定されるのではなく、本発明の思想及び領域から離れない範囲で多様に拡張される。
【課題を解決するための手段】
【０００９】
本発明の一目的を達成するために、本発明の実施形態に係る半導体メモリ装置のブロック併合方法は、複数のデータを第１プログラム方式で少なくとも１つ以上の第１ブロックにプログラム（ｐｒｏｇｒａｍ）し、前記第１ブロックのうち併合の必要性がある少なくとも１つ以上の併合対象ブロックを選択して、前記第１ブロック、または、少なくとも１つ以上の第２ブロックのうち併合を遂行するための併合遂行ブロックを選択し、前記併合対象ブロックに位置する複数の併合対象データを第２プログラム方式で前記併合遂行ブロックにプログラムすることができる。
【００１０】
実施形態によって、前記半導体メモリ装置のブロック併合方法は、前記併合対象ブロックに位置する前記併合対象データが前記併合遂行ブロックにプログラムされた後、前記併合対象ブロックに位置する前記併合対象データを消去（ｅｒａｓｅ）することができる。
【００１１】
実施形態によって、前記半導体メモリ装置は複数のシングルレベルメモリセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ；ＳＬＣ）、または、複数のマルチレベルメモリセル（Ｍｕｌｔｉ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ;ＭＬＣ）を具備したＮＡＮＤフラッシュメモリ装置（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であってもよい。
【００１２】
実施形態によって、前記データ及び前記併合対象データはページ単位でプログラムされ、ブロック単位で消去される。
【００１３】
実施形態によって、前記第１プログラム方式と前記第２プログラム方式は、相異なる複数のプログラムパラメータ（ｐｒｏｇｒａｍ ｐａｒａｍｅｔｅｒ）に基づく。
【００１４】
実施形態によって、前記第１プログラム方式は、シャドウプログラム（ｓｈａｄｏｗ ｐｒｏｇｒａｍ）方式であり、前記第２プログラム方式はリプログラム（ｒｅ ｐｒｏｇｒａｍ）方式であってもよい。
【００１５】
実施形態によって、前記併合対象データは、前記併合対象ブロックからページバッファ部を経由して、前記併合遂行ブロックにプログラムされる。
【００１６】
実施形態によって、前記第１プログラム方式は、第１増加型ステップパルスを利用するオンチップバッファードプログラム（ｏｎ ｃｈｉｐ ｂｕｆｆｅｒｅｄ ｐｒｏｇｒａｍ)方式であり、前記第２プログラム方式は、第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。
【００１７】
実施形態によって、前記併合対象データは、前記併合対象ブロックからページバッファ部及びシングルレベルメモリセルブロックを経由して、前記併合遂行ブロックにプログラムされる。
【００１８】
実施形態によって、前記第１増加型ステップパルスは、前記第２増加型ステップパルスより相対的に低い電圧レベルを有することができる。
【００１９】
実施形態によって、前記第１ブロックは、少なくとも１つ以上のデータブロック（ｄａｔａ ｂｌｏｃｋ）及び少なくとも１つ以上のログブロック（ｌｏｇ ｂｌｏｃｋ）を含むことができる。
【００２０】
実施形態によって、前記第２ブロックは、少なくとも１つ以上の空きブロック（ｆｒｅｅ ｂｌｏｃｋ）を含むことができる。
【００２１】
実施形態によって、前記併合対象データが前記併合対象ブロックから消去されると、前記併合対象ブロックは前記空きブロックに転換され、前記併合対象データが前記併合遂行ブロックにプログラムされると、前記併合遂行ブロックは前記データブロックに転換される。
【００２２】
本発明の他の目的を達成するために、本発明の実施形態に係る半導体メモリ装置は、複数のメモリセル、複数のワードライン及び複数のビットラインを具備するメモリセルアレイ、半導体メモリ装置の動作モードに基づいて記入ドライバ、または、感知増幅器として動作するページバッファ部、前記動作モードに基づいて前記ワードラインに印加される複数のワードライン電圧を生成する電圧生成器、ロウアドレスに基づいて前記電圧生成器から提供される前記ワードライン電圧を前記ワードラインに印加するロウデコーダ及び前記動作モードによってプログラム方式を転換し、前記ページバッファ部、前記電圧生成器及び前記ロウデコーダを制御するプログラム制御器を含むことができる。
【００２３】
実施形態によって、前記半導体メモリ装置は、複数のシングルレベルメモリセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ;ＳＬＣ）、または、複数のマルチレベルメモリセル（Ｍｕｌｔｉ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ;ＭＬＣ）を具備したＮＡＮＤフラッシュメモリ装置（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であってもよい。
【００２４】
実施形態によって、前記動作モードは、記入動作モード、読み出し動作モード、消去動作モード及びブロック併合動作モードを含むことができる。
【００２５】
実施形態によって、前記プログラム方式は、第１プログラム方式及び第２プログラム方式を含み、前記第１プログラム方式と前記第２プログラム方式は、相異なる複数のプログラムパラメータ（ｐｒｏｇｒａｍ ｐａｒａｍｅｔｅｒ）に基づく。
【００２６】
実施形態によって、前記記入動作モードにおいて前記第１プログラム方式でプログラムが遂行され、前記ブロック併合動作モードにおいて前記第２プログラム方式でプログラムが遂行される。
【００２７】
実施形態によって、前記第１プログラム方式は、シャドウプログラム（ｓｈａｄｏｗ ｐｒｏｇｒａｍ）方式であり、前記第２プログラム方式はリプログラム（ｒｅ ｐｒｏｇｒａｍ）方式であってもよい。
【００２８】
実施形態によって、前記第１プログラム方式は、相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム（ｏｎ ｃｈｉｐ ｂｕｆｆｅｒｅｄ ｐｒｏｇｒａｍ）方式であり、前記第２プログラム方式は、相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。
【発明の効果】
【００２９】
本発明の実施形態に係る半導体メモリ装置のブロック併合方法は、半導体メモリ装置をしてブロック併合動作時と一般的なプログラム動作時に相異なるプログラム方式でプログラムを遂行することによって、不揮発性メモリセルの敷居電圧分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を改善し、半導体メモリ装置の動作速度を速くすることができる。
【００３０】
本発明の実施形態に係る半導体メモリ装置は、ブロック併合動作時と一般的なプログラム動作時に、相異なるプログラム方式でプログラムを遂行することによって、不揮発性メモリセルの敷居電圧分布を改善し、速い動作速度を確保することができる。従って、半導体メモリ装置の全般的な性能は向上される。
【００３１】
ただ、本発明の効果は前記言及した効果に限定されるのではなく、本発明の思想及び領域から離れない範囲で多様に拡張される。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る半導体メモリ装置のブロック併合方法を示したフローチャートである。
【図２】図１のブロック併合方法を説明するための半導体メモリ装置のブロックを示した図面である。
【図３】図１のブロック併合方法によって遂行されるブロック併合形態の一例を示した図面である。
【図４】図１のブロック併合方法によって遂行されるブロック併合形態の他の例を示した図面である。
【図５】図１のブロック併合方法によって遂行されるブロック併合形態のまた他の例を示した図面である。
【図６】図１のブロック併合方法において、併合対象データが併合対象ブロックから併合遂行ブロックにプログラムされる併合過程の一例を示したフローチャートである。
【図７】図６の併合過程を説明するための図面である。
【図８】図１のブロック併合方法において、一般的なプログラム動作がシャドウプログラム方式で遂行される一例を示したフローチャートである。
【図９】図８のシャドウプログラム方式を説明するための図面である。
【図１０】図１のブロック併合方法において、ブロック併合動作がリプログラム方式で遂行される一例を示したフローチャートである。
【図１１】図１０のリプログラム方式を説明するための図面である。
【図１２】図１のブロック併合方法において、併合対象データが併合対象ブロックから併合遂行ブロックにプログラムされる併合過程の他の例を示すフローチャートである。
【図１３】図１２の併合過程を説明するための図面である。
【図１４】本発明の実施形態に係る半導体メモリ装置を示したブロック図である。
【図１５】図１４の半導体メモリ装置に具備されるメモリセルアレイの一例を示した図面である。
【図１６】図１４の半導体メモリ装置を含むメモリシステムを示したブロック図である。
【図１７】図１６のメモリシステムが動作するソフトウェア構造を示したブロック図である。
【図１８】図１６のメモリシステムが具現される一例を示したブロック図である。
【図１９】図１６のメモリシステムが具現される他の例を示すブロック図である。
【図２０】図１６のメモリシステムが具現されるまた他の例を示したブロック図である。
【図２１】図１６のメモリシステムを含むコンピューティングシステムを示したブロック図である。
【発明を実施するための形態】
【００３３】
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
【００３４】
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
【００３５】
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００３６】
ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、その他の構成要素に直接的に接続されたり、又は接続されていたりすることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間に他の構成要素が存在しないことと理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００３７】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【００３８】
特に定義しない限り、技術的或いは科学的用語を含み、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００３９】
以下、添付の図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一な構成要素については、同一な参照符号を使用して同一な構成要素について重複された説明は省略する。
【００４０】
図１は、本発明の実施形態に係る半導体メモリ装置のブロック併合方法を示すフローチャートである。
【００４１】
図１を参照すると、半導体メモリ装置のブロック併合方法は、複数のデータを第１プログラム方式で少なくとも１つ以上の第１ブロックにプログラム（Ｓｔｅｐ Ｓ１１０）し、第１ブロックのうち併合の必要性がある少なくとも１つ以上の併合対象ブロックを選択（Ｓｔｅｐ Ｓ１２０）して、第１ブロック、または、少なくとも１つ以上の第２ブロックのうち併合を遂行するための併合遂行ブロックを選択（Ｓｔｅｐ Ｓ１３０）することができる。以後、半導体メモリ装置のブロック併合方法は、併合対象ブロックに位置する複数の併合対象データを第２プログラム方式で併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４０）し、複数の併合対象データが併合遂行ブロックにプログラムされた後、併合対象ブロックに位置する併合対象データを消去（Ｓｔｅｐ Ｓ１５０）することができる。
【００４２】
一般的に、ＮＡＮＤフラッシュメモリ装置は、ハードディスクドライブ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）装置等と異なり、データのオーバーライト（ｏｖｅｒｗｒｉｔｅ）が不可能であるため、メモリセルにプログラムされているデータを直接修正したり、変更することができない。従って、ＮＡＮＤフラッシュメモリ装置は、データの修正及び変更の際に、メモリセルにプログラムされているデータを消去することによって、メモリセルをプログラムできる初期状態とし、修正されたり、変更されるデータを、再度メモリセルにプログラムしなければならない。これを、いわゆる、プログラム前消去動作（ｅｒａｓｅ ｂｅｆｏｒｅ ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）という。しかし、ＮＡＮＤフラッシュメモリ装置においては、プログラム動作及び読み出し動作がページ（ｐａｇｅ）単位で遂行される反面、消去動作はブロック（ｂｌｏｃｋ）単位で遂行されるので、１つのブロックに位置する一部のデータを修正したり、変更するために、前記ブロックに対して、プログラム前消去動作を遂行するのは効率的ではない。
【００４３】
このような限界を克服するために、ＮＡＮＤフラッシュメモリ装置は、論理的にブロックをデータブロック（ｄａｔａ ｂｌｏｃｋ）、ログブロック（ｌｏｇ ｂｌｏｃｋ）及び空きブロック（ｆｒｅｅ ｂｌｏｃｋ）に区分することによって、プログラム動作、読み出し動作、消去動作及びブロック併合動作を遂行できる。例えば、ＮＡＮＤフラッシュメモリ装置は、データをデータブロックにプログラムし、修正されたり、変更されるデータをログブロックにプログラムして、フラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ;ＦＴＬ）にアドレスマッピングを遂行することによって、データを管理することができる。このように、フラッシュ変換階層は、ユーザーがＮＡＮＤフラッシュメモリ装置をハードディスクドライブ装置のように使用できるようにする。例えば、フラッシュ変換階層は、アドレスマッピング（ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ）、ブロック併合（ｂｌｏｃｋ ｍｅｒｇｅ）、パワードロップ管理（ｐｏｗｅｒ ｄｒｏｐ ｍａｎａｇｅｍｅｎｔ）、バッドブロック管理（ｂａｄ ｂｌｏｃｋ ｍａｎａｇｅｍｅｎｔ）及びウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）等を遂行できる。以下、メモリシステムがデータを処理することにおいて、論理的アドレス（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ）を物理的アドレス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ）に変換するように管理するアドレスマッピング及びデータブロックとログブロックにおいて、有効なデータを抽出して保存し、有効でないデータを除去することによって、空きブロックを確保するためのブロック併合を中心として説明する。
【００４４】
ＮＡＮＤフラッシュメモリ装置において、ページ単位のデータ（以下、ページデータ）がデータブロックにプログラムされ、修正されたり、変更されるページデータは、ログブロックにプログラムされるので、１つのブロック内には有効なページデータを含む有効ページ（ｖａｌｉｄ ｐａｇｅ）と有効でないページデータを含む無効ページ（ｉｎｖａｌｉｄ ｐａｇｅ）が並存することができる。従って、ＮＡＮＤフラッシュメモリ装置は、フラッシュ変換階層を利用してブロック併合動作を遂行することによって、色々なブロックに分散している有効ページを併合し、不必要な無効ページを消去することができる。その結果、プログラムできる初期状態の空きページ（ｆｒｅｅ ｐａｇｅ）のみ含む空きブロックが確保される。例えば、ＮＡＮＤフラッシュメモリ装置は、データブロック及びこれに係るログブロックにおいて、有効ページを１つの空きブロックに移動させ新しいデータブロックを生成し、以前データブロック及び以前ログブロックを空きブロックに転換させることができる。
【００４５】
ＮＡＮＤフラッシュメモリ装置において、このようなブロック併合動作が遂行される時、併合対象ブロック（即ち、併合の必要性があるデータブロック及びこれに係るログブロック）内にある有効ページは複数のページバッファで構成されたページバッファ部を経て、併合遂行ブロック（即ち、併合を遂行するために選択されたブロック）にプログラムされる。しかし、従来のＮＡＮＤフラッシュメモリ装置は、ブロック併合動作を遂行する時、一般的なプログラム動作時のプログラム方式とブロック併合動作時のプログラム方式を同一にさせて、一般的なプログラム動作とブロック併合動作に起因するそれぞれの特殊な環境及び条件をまともに反映できない問題点がある。このような問題点を解決するために、半導体メモリ装置のブロック併合方法は、一般的なプログラム動作とブロック併合動作に起因するそれぞれの特殊な環境及び条件に基づいて、一般的なプログラム動作時のプログラム方式とブロック併合動作時のプログラム方式を相異なるように設定することができる。例えば、増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ;ＩＳＰＰ）条件、検証リード電圧（ｖｅｒｉｆｙ ｒｅａｄ ｌｅｖｅｌ）及びセンシングスキーム（ｓｅｎｓｎｉｎｇ ｓｃｈｅｍｅ）等のようなプログラムパラメータを相異なるように設定することができる。以下、半導体メモリ装置のブロック併合方法に対して具体的に説明する。
【００４６】
複数のデータが第１プログラム方式で少なくとも１つ以上の第１ブロックにプログラム（Ｓｔｅｐ Ｓ１１０）される。この時、第１ブロックは、複数の空きページを含み、ページデータがページ単位で第１ブロックにプログラムされる。第１プログラム方式は、一般的なプログラム動作時のプログラム方式を意味する。一実施形態において、第１ブロックは少なくとも１つ以上のデータブロック及び少なくとも１つ以上のログブロックを含むことができる。例えば、ＮＡＮＤフラッシュメモリ装置が新しいページデータを第１ブロックにプログラムする場合には、第１ブロックは少なくとも１つ以上のデータブロックであってもよく、ＮＡＮＤフラッシュメモリ装置が修正されたり、変更されるページデータを第１ブロックにプログラムする場合には、第１ブロックは少なくとも１つ以上のログブロックであってもよい。
【００４７】
ＮＡＮＤフラッシュメモリ装置がブロック併合動作を遂行する必要がある時、第１ブロック（即ち、データブロック及びこれに係るログブロック）のうち併合の必要性がある少なくとも１つ以上の併合対象ブロックが選択（Ｓｔｅｐ Ｓ１２０）される。一実施形態において、ＮＡＮＤフラッシュメモリ装置は、有効ページ及び無効ページを含むデータブロックと有効ページ及び／または、無効ページを含むログブロックを併合の必要性がある少なくとも１つ以上の併合対象ブロックで選択することができる。上述した通り、ＮＡＮＤフラッシュメモリ装置は、新しいページデータをデータブロックにプログラムすると、修正されたり、変更されるページデータをログブロックにプログラムするので、１つのブロック内には有効ページと無効ページが並存することができる。従って、少なくとも１つ以上の併合対象ブロックは有効ページ及び無効ページが並存するデータブロック及びこれに係るログブロックの中から選択される。
【００４８】
少なくとも１つ以上の併合対象ブロックが選択されると、少なくとも１つ以上の第１ブロック、または、少なくとも１つ以上の第２ブロック併合を遂行するための併合遂行ブロックが選択される。一実施形態において、第１ブロックは少なくとも１つ以上のデータブロック及び少なくとも１つ以上のログブロックを含み、第２ブロックは少なくとも１つ以上の空きブロックを含むことができる。即ち、併合遂行ブロックは、少なくとも１つ以上のデータブロック及び少なくとも１つ以上のログブロックに相応する第１ブロック、または、少なくとも１つ以上の空きブロックに相応する第２ブロックの中で選択される。例えば、ＮＡＮＤフラッシュメモリ装置のブロック併合動作が交換併合（ｓｗｉｔｃｈ ｍｅｒｇｅ）形態や複写併合（ｃｏｐｙ ｍｅｒｇｅ）形態で遂行される場合には、併合遂行ブロックは、少なくとも１つ以上のデータブロック及び少なくとも１つ以上のログブロックに相応する第１ブロックのうち選択されることができ、ＮＡＮＤフラッシュメモリ装置のブロック併合動作が完全併合（ｆｕｌｌ ｍｅｒｇｅ）形態で遂行される場合には、併合遂行ブロックは、少なくとも１つ以上の空きブロックに相応する第２ブロックの中で選択される。
【００４９】
以後、併合対象ブロックに位置する複数の併合対象データが第２プログラム方式で併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４０）される。この時、併合遂行ブロックは、複数の空きページを含み、このような併合対象データがページ単位で併合遂行ブロックにプログラムされる。第２プログラム方式は、ブロック併合動作時のプログラム方式を意味する。一実施形態において、併合対象ブロックに位置する併合対象データが併合遂行ブロックにプログラムされるために、併合対象データは併合対象ブロックからページバッファ部を経由して併合遂行ブロックにプログラムされる。他の実施形態において、併合対象ブロックに位置する併合対象データが併合遂行ブロックにプログラムされるために、併合対象データは併合対象ブロックからページバッファ部及びシングルレベルメモリセルブロックを経由して、併合遂行ブロックにプログラムされる。これについては詳しく後述する。
【００５０】
このように、半導体メモリ装置のブロック併合方法は、一般的なプログラム動作時のプログラム方式とブロック併合動作時のプログラム方式を相異なるように設定することによって、メモリセルの敷居電圧分布を改善し、半導体メモリ装置の動作速度を速くすることができる。この時、一般的なプログラム動作時の第１プログラム方式とブロック併合動作時の第２プログラム方式は、相異なるプログラムパラメータに基づく。一実施形態において、第１プログラム方式は、シャドウプログラム（ｓｈａｄｏｗ ｐｒｏｇｒａｍ）方式で設定され、第２プログラム方式はリプログラム（ｒｅ ｐｒｏｇｒａｍ）方式で設定される。他の実施形態において、第１プログラム方式は、相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム（ｏｎ ｃｈｉｐ ｂｕｆｆｅｒｅｄ ｐｒｏｇｒａｍ）方式で設定され、第２プログラム方式は相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式で設定される。このようなプログラム方式の設定は、プログラムパラメータを変更することからなる。
【００５１】
一方、併合対象データが併合遂行ブロックにプログラムされた後、併合対象ブロックに位置する併合対象データは消去される。即ち、併合対象ブロックに位置する有効ページが併合遂行ブロックにプログラムされることによって、新しいデータブロックを生成したので、ＮＡＮＤフラッシュメモリ装置は、以前データブロック及び／または、以前ログブロックの併合対象ブロックに位置する併合対象データを消去することによって、このような併合対象ブロックを空きブロックに転換させることができる。上述した通り、ＮＡＮＤフラッシュメモリ装置の消去動作は、ブロック単位で遂行される。その結果、併合対象ブロックは、それぞれ全体（即ち、ブロック単位）として消去されて空きブロックに転換される。このように、半導体メモリ装置のブロック併合方法は半導体メモリ装置、即ち、ＮＡＮＤフラッシュメモリ装置とし、十分な空きブロックを確保することによって、半導体メモリ装置の全般的な性能を向上させることができる。
【００５２】
図２は図１のブロック併合方法を説明するための半導体メモリ装置のブロックを示す図面である。
【００５３】
図２を参照すると、半導体メモリ装置のブロックはデータブロック１０、ログブロック２０及び空きブロック３０を含むことができる。ただ、データブロック１０、ログブロック２０及び空きブロック３０は、メモリセルアレイにおいて物理的に区分されるのではなく、論理的に区分される。実施形態によって、半導体メモリ装置のブロックは、ブロック併合動作によって変更されるアドレスマッピング情報を保存するためのメタブロックをさらに含むことができる。
【００５４】
半導体メモリ装置は、複数のページを含む複数のブロックで構成されたメモリセルアレイを含むことができる。上述した通り、ページはＮＡＮＤフラッシュメモリ装置において、読み出し動作及びプログラム動作の基本単位として、それぞれのデータ領域（ｄａｔａ ｒｅｇｉｏｎ）とスペア領域（ｓｐａｒｅ ｒｅｇｉｏｎ）とを含むことができる。一実施形態において、データ領域にはページデータが保存され、スペア領域には論理ページのオフセットが保存されることができる。ブロックは、ＮＡＮＤフラッシュメモリ装置において、消去動作の基本単位として、データブロック１０、ログブロック２０及び空きブロック３０に区分されることができる。この時、データブロック１０は、ページデータがプログラムされているブロックを意味し、ログブロック２０は、修正されたり、変更されたページデータが保存されているブロックを意味し、空きブロック３０は、ページデータがプログラムされていないプログラムできる状態のブロックを意味する。即ち、データブロック１０は、ページデータをプログラムするために、割当されるブロックであり、ログブロック２０は修正されたり、変更されるページデータをプログラムするために割当されるブロック等であり、空きブロック３０は状況によってデータブロック１０、または、ログブロック２０に転換されるブロックである。一般的に、ログブロック２０のページは、データブロック１０のページよりアップデートされたページデータがプログラムされているので、ログブロック２０のページはデータブロック１０のページより優先的に参照される。一実施形態において、１つのログブロック２０は、１つのデータブロック１０に関係する。
【００５５】
上述した通り、データブロック１０とログブロック２０は内部に有効ページと無効ページとを含むことができる。即ち、ＮＡＮＤフラッシュメモリ装置において、新しいページデータはデータブロック１０にプログラムされ、修正されたり、変更されるページデータはログブロック２０にプログラムされるので、データブロック１０とログブロック２０には有効ページと無効ページとが並存することができる。例えば、ログブロック２０の一部のページがデータブロック１０の一部のページより優先的に参照される場合、ログブロック２０の一部のページは有効ページに判断され、データブロック１０の一部のページは無視されるので、無効ページに判断される。また、ログブロック２０内においても、ページデータがアップデートされるので、ログブロック２０の一部のページがログブロック２０の他の一部のページより優先的に参照される場合、ログブロック２０の一部のページは有効ページに判断され、ログブロック２０の他の一部のページは無視されるので、無効ページに判断される。一方、ブロックは半導体メモリ装置のメモリセルアレイで論理的にデータブロック１０、ログブロック２０及び空きブロック３０に区分されるので、物理的には相互連続的、または、非連続的に存在する。
【００５６】
図３は図１のブロック併合方法によって遂行されるブロック併合形態の一例を示す図面である。
【００５７】
図３を参照すると、図１のブロック併合方法によって、遂行される交換併合が示されている。ここで、ＩＰは無効ページを示し、ＶＰは有効ページを示し、ＦＰは空きページを示す。また、０から３までの数字は論理ページのオフセットを示し、各ブロックの物理ページはよっつに示されている。一般的に、交換併合は以前データブロックに無効ページＩＰだけが含まれていて、以前ログブロックに含まれた有効ページＶＰの個数が以前ログブロックの物理ページの個数と同じ場合に遂行される。このような交換併合においては、以前ログブロックがアドレスマッピング情報が更新されることによって、新しいデータブロックに転換される。また、以前データブロックから無効ページＩＰが消去されることによって、以前データブロックが新しい空きブロックに転換される。一実施形態において、交換併合は以前ログブロックが新しいデータブロックに転換時にアドレスマッピング情報だけを更新する方式からなる。この場合に、以前ログブロックの有効ページＶＰが新しくプログラムされるのではないので、新しいデータブロックの有効ページＶＰの順序は、以前ログブロックの有効ページＶＰの順序と同一（例えば、３−０−１−２）であってもよい。他の実施形態において、交換併合は、以前ログブロックが新しいデータブロックに転換する際に、以前ログブロックの有効ページＶＰが選択された空きブロックに新しくプログラムされる方式からなる。この場合に、新しいデータブロックの有効ページＶＰの順序は、以前ログブロックの有効ページＶＰが整列する順序（例えば、０−１−２−３）で決定される。この時、図１のブロック併合方法は、以前ログブロックの有効ページＶＰを選択された空きブロックに新しくプログラムする時、一般的なプログラム動作時の第１プログラム方式とは相異なる第２プログラム方式でプログラムすることができる。
【００５８】
図４は図１のブロック併合方法によって遂行されるブロック併合形態の他の例を示す図面である。
【００５９】
図４を参照すると、図１のブロック併合方法によって遂行される複写併合が示されている。同じく、ＩＰは無効ページを示し、ＶＰは有効ページを示し、ＦＰは空きページを示す。また、０から３までの数字は論理ページのオフセットを示し、各ブロックの物理ページはよっつに示されている。一般的に、複写併合は以前データブロックに有効ページＶＰと無効ページＩＰが並存し、以前ログブロックにおいて、有効ページＶＰの個数が以前ログブロックの物理ページの個数と同一でない場合に遂行される。このような複写併合においては、以前データブロックの有効ページＶＰが以前ログブロックの空きページＦＰに複写された後、以前ログブロックが新しいデータブロックに転換される。また、以前データブロックにおいて、有効ページＶＰ及び無効ページＩＰが消去されることによって、以前データブロックが新しい空きブロックに転換される。一実施形態において、複写併合は以前ログブロックが新しいデータブロックに転換される以前に、以前データブロックの有効ページＶＰが以前ログブロックに新しくプログラムされる方式からなる。この場合に、新しいデータブロックの有効ページＶＰの順序は、以前ログブロックの有効ページＶＰに次いで、以前データブロックの有効ページＶＰが次ぐ順序（例えば、２−０−１−３）で決定されることができる。この時、図１のブロック併合方法は、以前データブロックの有効ページＶＰを以前ログブロックに新しくプログラムする時、一般的なプログラム動作時の第１プログラム方式とは相異なる第２プログラム方式でプログラムすることができる。
【００６０】
図５は図１のブロック併合方法によって遂行されるブロック併合形態のまた他の例を示す図面である。
【００６１】
図５を参照すると、図１のブロック併合方法によって遂行される完全併合が示されている。同じく、ＩＰは無効ページを示し、ＶＰは有効ページを示し、ＦＰは空きページを示す。また、０から３までの数字は論理ページのオフセットを示し、各ブロックの物理ページはよっつに示されている。一般的に、完全併合は以前データブロックに有効ページＶＰと無効ページＩＰが並存し、以前ログブロックにも有効ページＶＰと無効ページＩＰが並存する場合に遂行される。このような完全併合においては、以前データブロックの有効ページＶＰ及び以前ログブロックの有効ページＶＰが選択された空きブロックの空きページＦＰに複写された後、選択された空きブロックが新しいデータブロックに転換される。また、以前データブロック及び以前ログブロックで有効ページＶＰ及び無効ページＩＰが消去されることによって、以前データブロック及び以前ログブロックが新しい空きブロックに転換される。一実施形態において、完全併合は選択された空きブロックが新しいデータブロックに転換される以前に、以前データブロック及び以前ログブロックの有効ページＶＰが選択された空きブロックに新しくプログラムされる方式からなる。この場合に、新しいデータブロックの有効ページＶＰの順序は、以前ログブロック及び以前データブロックの有効ページＶＰが整列する順序（例えば、０−１−２−３）で決定される。この時、図１のブロック併合方法は、以前ログブロック及び以前データブロックの有効ページＶＰを選択された空きブロックに新しくプログラムする時、一般的なプログラム動作時の第１プログラム方式とは相異なる第２プログラム方式でプログラムすることができる。
【００６２】
図６は図１のブロック併合方法において、併合対象データが併合対象ブロックから併合遂行ブロックにプログラムされる併合過程の一例を示すフローチャートである。
【００６３】
図６を参照すると、図１のブロック併合方法は併合対象ブロックに位置する併合対象データを併合遂行ブロックに併合するために、併合対象データを併合対象ブロックからページバッファ部を経由して、併合遂行ブロックにプログラムすることができる。具体的に、図１のブロック併合方法は併合対象データを併合対象ブロックからページバッファ部にローディング（Ｓｔｅｐ Ｓ１４１）した後、ページバッファ部にローディングされた併合対象データを併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４２）することができる。
【００６４】
ＮＡＮＤフラッシュメモリ装置は、複数のシングルレベルメモリセルＳＬＣ、または、複数のマルチレベルメモリセルＭＬＣを具備するメモリセルアレイ及びＮＡＮＤフラッシュメモリ装置の動作モードに基づいて、メモリセルアレイに対する記入ドライバ、または、感知増幅器として動作するページバッファ部を含むことができる。このようなページバッファ部は複数のページバッファで構成される。図１のブロック併合方法によると、併合対象データは、併合対象ブロックからページバッファ部にローディング（Ｓｔｅｐ Ｓ１４１）される。この時、ページバッファ部は、メモリセルアレイに対する感知増幅器として動作し、併合対象データを併合対象ブロックから読み出しして内部のページバッファにローディングする。以後、ページバッファ部にローディングされた併合対象データが併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４２）される。この時、ページバッファ部はメモリセルアレイに対する記入ドライバとして動作し、ロウデコーダが電圧生成器から出力されるワードライン電圧（例えば、プログラム電圧及びパス電圧）をワードラインに印加すると、ローディングされた併合対象データを併合遂行ブロックにプログラムする。一実施形態において、メモリセルアレイに含まれるメモリセルがマルチレベルメモリセルＭＬＣの場合、図１のブロック併合方法は、増加型ステップパルスプログラム方式を採用した第２プログラム方式に基づいて遂行される。
【００６５】
上述した通り、図１のブロック併合方法は、外部から入力されるページデータをページバッファ部にローディングし、ローディングされたページデータをページバッファ部から対象ブロックにプログラムする半導体メモリ装置の一般的なプログラム動作で第１プログラム方式を利用し、併合対象ブロックから併合対象データをページバッファ部にローディングし、ローディングされた併合対象データをページバッファ部から併合遂行ブロックにプログラムするブロック併合動作で第１プログラム方式とは相異なる第２プログラム方式を利用することができる。この時、第１プログラム方式と第２プログラム方式の選択は、増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータを相異なるように設定する形態からなる。一実施形態において、第１プログラム方式はシャドウプログラム方式であり、第２プログラム方式はリプログラム方式であってもよい。このように、図１のブロック併合方法は、一般的なプログラム動作時とブロック併合動作時にそれぞれの特殊な環境及び条件によって、相異なるプログラムパラメータを利用してプログラムを遂行できる。
【００６６】
図７は図６の併合過程を説明するための図面である。
【００６７】
図７を参照すると、ＮＡＮＤフラッシュメモリ装置は第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）で構成されたメモリセルアレイ１２０及びページバッファ部１４０を含むことができる。説明の便宜上、ＮＡＮＤフラッシュメモリ装置の他の構成要素は図示を省略した。メモリセルアレイ１２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）はそれぞれの複数の物理ページを含み、ページバッファ部１４０はページデータＤＡＴＡ及び修正されたり、変更されるアップデートページデータＵＰＤＡＴＡをローディングするための複数のページバッファを含むことができる。この時、メモリセルアレイ１２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）は、フラッシュ変換階層ＦＴＬによって、データブロック、ログブロック及び空きブロックに定義される。
【００６８】
ＮＡＮＤフラッシュメモリ装置の一般的なプログラム動作においては、外部からページ単位のデータ、即ち、ページデータＤＡＴＡが入力されると、このようなページデータＤＡＴＡは、ページバッファ部１４０内のページバッファにローディングＰＴＡされた後、メモリセルアレイ１２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中から選択されたデータブロック（例えば、ＢＬＯＣＫ（ｍ−１））に第１プログラム方式でプログラムＰＴＢされる。前記プログラム過程によって、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でページデータＤＡＴＡが保存されているブロックはデータブロックに定義される。さらに、外部からアップデートページデータＵＰＤＡＴＡが入力されると、このようなアップデートページデータＵＰＤＡＴＡもページバッファ部１４０内のページバッファにローディングＰＴＡされた後、メモリセルアレイ１２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で選択されたログブロック内に第１プログラム方式でプログラムＰＴＢされる。前記プログラム過程によって、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でアップデートページデータＵＰＤＡＴＡが保存されているブロックは、ログブロックに定義される。一方、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡが保存されていないブロックは空きブロックに定義される。
【００６９】
上述した通り、１つのデータブロック内でページデータＤＡＴＡのうち一部がアップデートページデータＵＰＤＡＴＡによって修正されたり、変更されても、ＮＡＮＤフラッシュメモリ装置がオーバーライト（ｏｖｅｒｗｒｉｔｅ）機能を提供しないので、それらは該当データブロックから消去されない。即ち、ページデータＤＡＴＡのうちアップデートページデータＵＰＤＡＴＡによって修正したり、変更される一部は参照されないので、無効ページに定義され、ページデータＤＡＴＡのうちアップデートページデータＵＰＤＡＴＡによって修正したり、変更されない他の一部は参照されるので、有効ページに定義される。従って、１つのデータブロック内には有効ページと無効ページが並存することができる。同じく、アップデートページデータＵＰＤＡＴＡの中でも他のアップデートページデータＵＰＤＡＴＡによって修正したり、変更される一部は参照されないので、無効ページに定義され、アップデートページデータＵＰＤＡＴＡの中で他のアップデートページデータＵＰＤＡＴＡによって修正したり、変更されない他の一部は参照されるので、有効ページに定義される。従って、１つのログブロック内でも有効ページと無効ページが並存することができる。
【００７０】
ＮＡＮＤフラッシュメモリ装置は、色々なブロック（即ち、データブロック及び／または、これと関係するログブロック）に分散されている有効ページを併合し、不必要な無効ページを消去して空きブロックを確保するためのブロック併合動作を周期的、または、非周期的に遂行できる。このようなブロック併合動作においては、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で併合対象ブロック（例えば、ＢＬＯＣＫ（ｍ−１））に選択されたデータブロック及び／または、これと関係するログブロックからページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡがページバッファ部１４０内のページバッファにローディングＭＴＡされた後、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）で選択された併合遂行ブロック（例えば、ＢＬＯＣＫ（n））に第２プグラム方式でプログラムＭＴＢされる。この時、ブロック併合動作時の第２プログラム方式は、一般的なプログラム動作時の第１プログラム方式とは相異なるプログラムパラメータに基づいて決定される。一実施形態において、第１プログラム方式はシャドウプログラム方式であり、第２プログラム方式はリプログラム方式であってもよい。
【００７１】
図８は図１のブロック併合方法において、一般的なプログラム動作がシャドウプログラム方式で遂行される一例を示したフローチャートである。
【００７２】
図８を参照すると、シャドウプログラム方式は、マルチレベルメモリセルに対してＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）プログラムを遂行（Ｓｔｅｐ Ｓ２１０）した後に、マルチレベルメモリセルに対してＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）プログラムを遂行（Ｓｔｅｐ Ｓ２２０）することができる。
【００７３】
従来には１つのメモリセルにつき、１つのビットを保存（即ち、ＳＬＣ方式）したが、最近では１つのメモリセルにつき、複数のビットを保存（即ち、ＭＬＣ方式）することによって、ＮＡＮＤフラッシュメモリ装置は小型化及び高集的化を達成している。一般的に、１つのマルチレベルメモリセルにＮビットが保存される場合、マルチレベルメモリセルは、それぞれ２＾Ｎ 個に細分化された敷居電圧の状態の中で１つの敷居電圧状態を有することができる。例えば、１つのマルチレベルメモリセルに２ビットが保存されると、マルチレベルメモリセルは、それぞれよっつに細分化された敷居電圧状態で、１つの敷居電圧状態を有することができ、マルチレベルメモリセルが有せる敷居電圧状態は低い状態から「１１」、「１０」、「０１」及び「００」ビット値に相応することができる。即ち、「００」のビット値に相応する敷居電圧状態を有するマルチレベルメモリセルは、最も高い敷居電圧でプログラムされたマルチレベルメモリセルであり、「１１」のビット値に相応する敷居電圧状態を有するマルチレベルメモリセルは、消去されたまま残っているマルチレベルメモリセルであってもよい。
【００７４】
図１のブロック併合方法は、ＮＡＮＤフラッシュメモリ装置の一般的なプログラム動作において、マルチレベルメモリセルにページデータをプログラムするために、シャドウプログラム方式を第１プログラム方式で設定することができる。シャドウプログラム方式はマルチレベルメモリセルに対してＬＳＢプログラムを先に遂行した後に、マルチレベルメモリセルに対してＭＳＢプログラムを遂行できる。具体的に、シャドウプログラム方式はＬＳＢプログラムを遂行することによって、マルチレベルメモリセルをそれぞれＮビットに相応する以前敷居電圧状態のうち１つの敷居電圧状態を有するようにして、Ｎビットに相応する以前敷居電圧状態に基づいて、ＭＳＢプログラムを遂行することによってマルチレベルメモリセルをそれぞれＮ＋１ビットに相応する最終敷居電圧状態の中で１つの敷居電圧状態を有するようにすることができる。一般的に、シャドウプログラム方式は安定した敷居電圧分布を形成し、ＮＡＮＤフラッシュメモリ装置の一般的なプログラム動作に適用されることができる。
【００７５】
図９は図８のシャドウプログラム方式を説明するための図面である。
【００７６】
図９を参照すると、シャドウプログラム方式によってマルチレベルメモリセルは８個の最終敷居電圧状態Ｓ１、．．．、Ｓ８のうち１つの敷居電圧状態を有するように、それぞれプログラムされる。 この時、第１最終敷居電圧状態Ｓ１は、最も高い敷居電圧でプログラムされたマルチレベルメモリセルが有する敷居電圧状態を示し、第８最終敷居電圧状態Ｓ８は、プログラムされない、即ち、消去状態のまま残っているマルチレベルメモリセルが有する敷居電圧状態を示す。図９においては、マルチレベルメモリセルに３ビットのデータがプログラムされることとして示されているが、それに限定されるものではない。
【００７７】
図１のブロック併合方法はＮＡＮＤフラッシュメモリ装置の一般的なプログラム動作において、シャドウプログラム方式を第１プログラム方式で設定することができる。まず、シャドウプログラム方式は、ＬＳＢプログラムを遂行することによって、マルチレベルメモリセルをそれぞれよっつの以前敷居電圧状態（ＰＳ１、．．．、ＰＳ４）のうち１つの敷居電圧状態を有するように作ることができる。 この時、ＬＳＢプログラムの遂行は、増加型ステップパルスプログラム方式に基づいて、プログラム及び検証を繰り返す方式からなされるが、ＬＳＢプログラムの遂行時の検証は、第１〜第３ＬＳＢ検証電圧ＶＬ１、．．．、ＶＬ３に基づいて形成される。以後、シャドウプログラム方式は、よっつの以前敷居電圧状態ＰＳ１、．．．、ＰＳ４に基づいて、ＭＳＢプログラムを遂行することによって、マルチレベルメモリセルをそれぞれ８個の最終敷居電圧状態Ｓ１、．．．、Ｓ８のうち１つの敷居電圧状態を有するように作ることができる。この時、ＭＳＢプログラムの遂行も増加型ステップパルスプログラム方式に基づいて、プログラム及び検証を繰り返す方式からなり、ＭＳＢプログラムの遂行時検証は第１〜第７ＭＳＢ検証電圧ＶＭ１、．．．、ＶＭ７に基づいてなることができる。
【００７８】
図１０は図１のブロック併合方法において、ブロック併合動作がリプログラム方式で遂行される一例を示したフローチャートである。
【００７９】
図１０を参照すると、リプログラム方式はマルチレベルメモリセルに対してプリプログラムを遂行（Ｓｔｅｐ Ｓ３１０）した後に、マルチレベルメモリセルに対して再プログラム（Ｓｔｅｐ Ｓ３２０）を遂行することができる。
【００８０】
図１のブロック併合方法は、ＮＡＮＤフラッシュメモリ装置のブロック併合動作において、マルチレベルメモリセルにページデータをプログラムするために、リプログラム方式を第２プログラム方式で設定することができる。リプログラム方式は、マルチレベルメモリセルに対してプリプログラムを遂行した後に、マルチレベルメモリセルに対して再プログラムを遂行することができる。具体的に、リプログラム方式はプリプログラムを遂行することによって、マルチレベルメモリセルが粗い敷居電圧分布を有するように作り、このような粗い敷居電圧分布に基づいて再プログラムを遂行することによって、マルチレベルメモリセルが微細敷居電圧分布を有するように作ることができる。その結果、マルチレベルメモリセルが有する敷居電圧状態が相互重ならないので、マルチレベルメモリセルに保存されたビット値は相互明確に区分される。一般的に、リプログラム方式は、速度が速くてＮＡＮＤフラッシュメモリ装置のブロック併合動作に適用される。
【００８１】
図１１は、図１０のリプログラム方式を説明するための図面である。
【００８２】
図１１を参照すると、リプログラム方式によって、マルチレベルメモリセルは８個の最終敷居電圧状態Ｓ１、．．．、Ｓ８のうち１つの敷居電圧状態を有するようにそれぞれプログラムされる。この時、第１最終敷居電圧状態Ｓ１は最も高い敷居電圧でプログラムされたマルチレベルメモリセルが有する敷居電圧状態を示し、第８最終敷居電圧状態Ｓ８はプログラムされない、即ち、消去状態されたまま残っているマルチレベルメモリセルが有する敷居電圧状態を示す。図１１においては、マルチレベルメモリセルに３ビットのデータがプログラムされることとして示されているが、それに限定されるものではない。
【００８３】
図１のブロック併合方法は、ＮＡＮＤフラッシュメモリ装置のブロック併合動作においてリプログラム方式を第２プログラム方式で設定することができる。まず、リプログラム方式は相対的に低い第１〜第７プリ検証電圧ＶＰ1、...、ＶＰ７に基づいて、プリプログラムを遂行することによって、マルチレベルメモリセルをそれぞれ８個の以前敷居電圧状態ＰＳ１、．．．、ＰＳ７のうち１つの敷居電圧状態を有するように作ることができる。この時、プリプログラムの遂行は、増加型ステップパルスプログラム方式に基づいてプログラム及び検証を繰り返す方式からなる。以後、リプログラム方式は、相対的に高い第１〜第７最終検証電圧ＶＲ１、．．．、ＶＲ７に基づいて、再プログラムを遂行することによってマルチレベルメモリセルをそれぞれ８個の最終敷居電圧状態Ｓ１、．．．、Ｓ８のうち１つの敷居電圧状態を有するように作ることができる。この時、再プログラムの遂行は、増加型ステップパルスプログラム方式に基づいてプログラム及び検証を繰り返す方式からなる。この時、プリプログラムを遂行する時より再プログラムを遂行する時、マルチレベルメモリセルの敷居電圧分布は相対的に少なく移動する。このように、リプログラム方式はカップリング（ｃｏｕｐｌｉｎｇ）による影響を受ける前に、相対的に低い第１〜第７プリ検証電圧ＶＰ1、...、ＶＰ７に基づいてプリプログラムを遂行し、カップリングによる影響を受けた後に、第１〜第７最終検証電圧ＶＲ１、．．．、ＶＲ７に基づいて、再プログラムを遂行することによって、マルチレベルメモリセルの敷居電圧分布を大きく改善することができる。
【００８４】
図１２は図１のブロック併合方法において、併合対象データが併合対象ブロックから併合遂行ブロックにプログラムされる併合過程の他の例を示すフローチャートである。
【００８５】
図１２を参照すると、図１のブロック併合方法は併合対象ブロックに位置する併合対象データを併合遂行ブロックに併合するために、併合対象データを併合対象ブロックからページバッファ部及びシングルレベルメモリセルブロックを経由して併合遂行ブロックにプログラムすることができる。具体的に、図１のブロック併合方法は併合対象データを併合対象ブロックからページバッファ部にローディング（Ｓｔｅｐ Ｓ１４３）した後、ページバッファ部にローディングされた併合対象データをページバッファ部からシングルレベルメモリセルブロックでローディング（Ｓｔｅｐ Ｓ１４４）する。その後、シングルレベルメモリセルブロックにローディングされた併合対象データをシングルレベルメモリセルブロックからページバッファ部にローディング（Ｓｔｅｐ Ｓ１４５）した後、ページバッファ部にローディングされた併合対象データを併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４６）することができる。
【００８６】
ＮＡＮＤフラッシュメモリ装置は複数のシングルレベルメモリセル、または、複数のマルチレベルメモリセルを具備するメモリセルアレイ及びＮＡＮＤフラッシュメモリ装置の動作モードに基づいて、メモリセルアレイに対する記入ドライバ、または、感知増幅器として動作するページバッファ部を含むことができる。このようなページバッファ部は、複数のページバッファで構成される。また、ＮＡＮＤフラッシュメモリ装置はオンチップバッファードプログラム（ｏｎ ｃｈｉｐ ｂｕｆｆｅｒｅｄ ｐｒｏｇｒａｍ）方式の半導体メモリ装置として、メモリセルアレイはＮＡＮＤフラッシュメモリ装置を制御するメモリコントローラ内に一般的に含まれているバッファ（例えば、エスラム（ＳＲＡＭ）バッファ）に代わるシングルレベルメモリセルブロックをさらに含むことができる。従って、ＮＡＮＤフラッシュメモリ装置は、バッファが含まれないメモリコントローラと連動して動作することができる。
【００８７】
図１のブロック併合方法によると、併合対象データは併合対象ブロックからページバッファ部にローディング（Ｓｔｅｐ Ｓ１４３）される。この時、ページバッファ部はメモリセルアレイに対する感知増幅器として動作して、併合対象データを併合対象ブロックから読み出しして、内部のページバッファにローディングする。この後、ページバッファ部にローディングされた併合対象データがページバッファ部からシングルレベルメモリセルブロックにローディング（Ｓｔｅｐ Ｓ１４４）され、シングルレベルメモリセルブロックにローディングされた併合対象データは、シングルレベルメモリセルブロックから再度ページバッファ部にローディング（Ｓｔｅｐ Ｓ１４５）される。この時、ページバッファ部の最小プログラム単位とシングルレベルメモリセルブロックの最小プログラム単位は相異なる。一実施形態において、ページバッファ部の最小プログラム単位がシングルレベルメモリセルブロックの最小プログラム単位より相対的に大きくてもよい。以後、ページバッファ部にローディングされた併合対象データが併合遂行ブロックにプログラム（Ｓｔｅｐ Ｓ１４６）できる。この時、ページバッファ部はメモリセルアレイに対する記入ドライバとして動作して、ロウデコーダが電圧生成器から出力されるワードライン電圧（例えば、プログラム電圧及びパス電圧）をワードラインに印加すると、ローディングされた併合対象データを併合遂行ブロックにプログラムする。一実施形態において、メモリセルアレイに含まれるメモリセルがマルチレベルメモリセルの場合、図１のブロック併合方法は、増加型ステップパルスプログラム方式を採用した第２プログラム方式に基づいて遂行される。
【００８８】
上述した通り、図１のブロック併合方法は、外部から入力されるページデータをページバッファ部にローディングし、ページバッファ部にローディングされたページデータをシングルレベルメモリセルブロックにローディングして、シングルレベルメモリセルブロックにローディングされたページデータを再度ページバッファ部にローディングして、対象ブロックにプログラムする半導体メモリ装置の一般的なプログラム動作で第１プログラム方式を利用し、併合対象ブロックから併合対象データをページバッファ部にローディングし、ページバッファ部にローディングされた併合対象データをシングルレベルメモリセルブロックにローディングして、シングルレベルメモリセルブロックにローディングされた併合対象データを、再度ページバッファ部にローディングして、併合遂行ブロックにプログラムするブロック併合動作において第１プログラム方式とは相異なる第２プログラム方式を利用することができる。この時、第１プログラム方式と第２プログラム方式の選択は、増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータを相異なるように設定する形態からなる。一実施形態において、第１プログラム方式は相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム方式であり、第２プログラム方式は相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。このように、図１のブロック併合方法は、一般的なプログラム動作時とブロック併合動作時にそれぞれの特殊な環境及び条件によって相異なるプログラムパラメータを利用してプログラムを遂行できる。
【００８９】
図１３は図１２の併合過程を説明するための図面である。
【００９０】
図１３を参照すると、ＮＡＮＤフラッシュメモリ装置は第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）及びシングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫで構成されたメモリセルアレイ２２０とページバッファ部２４０を含むことができる。説明の便宜上、ＮＡＮＤフラッシュメモリ装置の他の構成要素は図示を省略した。メモリセルアレイ２２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）は、それぞれ複数の物理ページを含み、ページバッファ部２４０はページデータＤＡＴＡ及び修正したり、変更されるアップデートページデータＵＰＤＡＴＡをローディングするための複数のページバッファを含むことができる。また、メモリセルアレイ２２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）は複数のマルチレベルメモリセルを含むことができる。この時、メモリセルアレイ２２０の第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）は、フラッシュ変換階層ＦＴＬによってデータブロック、ログブロック及び空きブロックに定義される。
【００９１】
ＮＡＮＤフラッシュメモリ装置は、オンチップバッファードプログラム方式で、一般的なプログラム動作及びブロック併合動作を遂行できる。このために、メモリセルアレイ２２０は、マルチレベルメモリセルを含む第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）及びシングルレベルメモリセルを含むシングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫを含むことができる。シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫは高速で動作し、低集積度で製造されるブロックとして、シングルレベルメモリセルを含み、１つのメモリセルにつき１つのビットを保存することができる。一方、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）は低速で動作し、高集積度で製造されるブロックとして、マルチレベルメモリセルを含み、１つのメモリセルにつき複数のビットを保存することができる。上述した通り、オンチップバッファードプログラム方式を採用したＮＡＮＤフラッシュメモリ装置は、メモリコントローラ内部のバッファの役割をメモリセルアレイ２２０のシングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫが遂行することができる。
【００９２】
オンチップバッファードプログラム方式を採用したＮＡＮＤフラッシュメモリ装置の一般的なプログラム動作においては、外部からページ単位のデータ、即ち、ページデータＤＡＴＡが入力されると、最小プログラム単位のページデータＤＡＴＡは、ページバッファ部２４０内のページバッファにローディングＰＴＡされた後、メモリセルアレイ２２０のシングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにローディングＰＴＢされる。一実施形態において、外部から入力されるページデータＤＡＴＡに対して、インターリーブ動作が遂行され、インターリーブ動作が遂行された最小プログラム単位のページデータＤＡＴＡがページバッファ部２４０内のページバッファにローディングＰＴＡされた後、メモリセルアレイ２２０のシングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにローディングＰＴＢされる。この時、最小プログラム単位は、要求される条件（例えば、プログラム方式、セル当たりビット数、インターリーブ可否など）によって多様に設定されることができる。例えば、インターリーブ動作が遂行されない場合に、最小プログラム単位は１つのページデータＤＡＴＡに相応することができる。
【００９３】
シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにページデータＤＡＴＡがローディングされると、シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにローディングされたページデータＤＡＴＡは、ページバッファ部２４０内のページバッファにローディングＰＴＣされる。この時、ページバッファ部２４０の最小プログラム単位は、シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫの最小プログラム単位より相対的に大きくてもよい。以後、ページバッファ部２４０にローディングされたページデータＤＡＴＡは、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で選択されたデータブロック（例えば、ＢＬＯＣＫ（ｍ‐１）に第１プログラム方式でプログラムＰＴＤされる。前記プログラム過程によって、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でページデータＤＡＴＡが保存されているブロックはデータブロックに定義される。さらに、外部からアップデートページデータＵＰＤＡＴＡが入力されると、このようなアップデートページデータＵＰＤＡＴＡも前記のような方式で第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で選択されたログブロックに第１プログラム方式でプログラムされる。前記プログラム過程によって、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でアップデートページデータＵＰＤＡＴＡが保存されているブロックは、ログブロックに定義される。一方、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中でページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡが保存されないブロックは空きブロックに定義される。
【００９４】
上述した通り、１つのデータブロック内でページデータＤＡＴＡのうち一部がアップデートページデータＵＰＤＡＴＡによって修正されたり、変更されても、ＮＡＮＤフラッシュメモリ装置がオーバーライト（ｏｖｅｒｗｒｉｔｅ）機能を提供しないので、それらは該当データブロックから消去されない。即ち、ページデータＤＡＴＡのうちアップデートページデータＵＰＤＡＴＡによって修正されたり、変更される一部は参照されないため、無効ページに定義されることができ、ページデータＤＡＴＡのうちアップデートページデータＵＰＤＡＴＡによって修正されたり、変更されない他の一部は参照されるため、有効ページに定義される。従って、１つのデータブロック内には有効ページと無効ページが並存することができる。同じく、アップデートページデータＵＰＤＡＴＡの中でも他のアップデートページデータＵＰＤＡＴＡによって修正したり、変更される一部は参照されないため、無効ページに定義され、アップデートページデータＵＰＤＡＴＡのうち他のアップデートページデータＵＰＤＡＴＡによって修正したり、変更されない他の一部は参照されるため、有効ページに定義される。従って、１つのログブロック内でも有効ページと無効ページが並存することができる。
【００９５】
オンチップバッファードプログラム方式を採用したＮＡＮＤフラッシュメモリ装置は、色々なブロック（即ち、データブロック及び／または、これと関係するログブロック）に分散している有効ページを併合し、不必要な無効ページを消去して空きブロックを確保するためのブロック併合動作を周期的、または、非周期的に遂行される。このようなブロック併合動作においては、第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で併合対象ブロック（例えば、ＢＬＯＣＫ（ｍ‐１））に選択されたデータブロック及び／または、これに係るログブロックからページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡがページバッファ部２４０内のページバッファにローディングＭＴＡされ、ページバッファ部２４０にローディングされたページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡは、シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにローディングＭＴＢされる。その後、シングルレベルメモリセルブロックＳＬＣ ＢＬＯＣＫにローディングされたページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡは、ページバッファ部２４０のページバッファに再度ローディングＭＴＣされ、ページバッファ部２４０にローディングされたページデータＤＡＴＡ及びアップデートページデータＵＰＤＡＴＡは第１〜第ｍブロックＢＬＯＣＫ（１）、．．．、ＢＬＯＣＫ（ｍ）の中で選択された併合遂行ブロック（例えば、ＢＬＯＣＫ（ｎ））に第２プログラム方式でプログラムＭＴＤできる。この時、ブロック併合動作時の第２プログラム方式は、一般的なプログラム動作時の第１プログラム方式とは相異なるプログラムパラメータに基づいて決定される。一実施形態において、第１プログラム方式は、相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム方式であり、第２プログラム方式は相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。
【００９６】
図１４は本発明の実施形態に係る半導体メモリ装置を示すブロック図である。
【００９７】
図１４を参照すると、半導体メモリ装置３００はメモリセルアレイ３１０、ページバッファ部３２０、ロウデコーダ３３０、電圧生成器３４０及びプログラム制御器３５０を含むことができる。実施形態によって、半導体メモリ装置３００は増加型ステップパルスプログラムにおいての敷居電圧状態を検証するためのパス‐フェイル検出器をさらに含むことができる。図１４においては、半導体メモリ装置３００をＮＡＮＤフラッシュメモリ装置で説明したが、本発明はそれに限定されるものではない。従って、半導体メモリ装置３００はページ単位のデータをメモリセルアレイにプログラムできる半導体メモリ装置３００に解釈されなければならない。
【００９８】
メモリセルアレイ３１０は、ワードライン及びビットラインに接続された複数のメモリセルを含むことができる。一実施形態において、メモリセルはそれぞれ複数のビットを保存できるマルチレベルメモリセルであってもよい。メモリセルアレイ３１０内部のメモリセルは半導体メモリ装置３００の一般的なプログラム動作で第１プログラム方式でプログラムされ、半導体メモリ装置３００のブロック併合動作では第１プログラム方式とは相異なる第２プログラム方式でプログラムされる。即ち、第１プログラム方式と第２プログラム方式は、増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータが相異なる。一実施形態において、第１プログラム方式はシャドウプログラム方式であってもよく、第２プログラム方式はリプログラム方式であってもよい。他の実施形態において、第１プログラム方式は相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよく、第２プログラム方式は相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。
【００９９】
ページバッファ部３２０は、半導体メモリ装置３００の動作モードに基づいて記入ドライバ、または、感知増幅器として動作することができる。ページバッファ部３２０は、外部から入力されるページデータをローディングしたり、併合対象ブロックから有効ページに相応するページデータをローディングするための複数のページバッファ３２１を含むことができる。ページバッファ部３２０内のページバッファ３２１のそれぞれはビットラインに接続される複数のデータラッチを含むことができる。具体的に、ページバッファ部３２０は半導体メモリ装置３００の読み出し動作モードで感知増幅器として動作でき、半導体メモリ装置３００の記入動作モードで記入ドライバとして動作し、半導体メモリ装置３００のブロック併合動作モードにおいては感知増幅器及び記入ドライバとして動作することができる。実施形態によって、ページバッファ部３２０はビットラインを選択するためのコラムデコーダの機能を遂行し、半導体メモリ装置３００が増加型パルスステッププログラム方式を採用する場合には、敷居電圧を検証するためのパス‐フェイル検出器の機能も遂行することができる。
【０１００】
ロウデコーダ３３０はロウアドレス（ｒｏｗ ａｄｄｒｅｓｓ）に基づいて電圧生成器３４０から提供されるワードライン電圧ＷＬＶをワードラインに印加することができる。具体的に、ロウデコーダ３３０は電圧生成器３４０から提供されるプログラム電圧、パス電圧、検証電圧、読み出し電圧などのようなワードライン電圧ＷＬＶをワードラインに印加することができる。例えば、ロウデコーダ３３０は、半導体メモリ装置３００の記入動作モードで選択されたワードラインにプログラム電圧を印加し、非選択されたワードラインにはパス電圧を印加し、増加型パルスステッププログラム方式では検証時にワードラインに検証電圧を印加することができる。また、ロウデコーダ３３０は、半導体メモリ装置３００の読み出し動作モードでワードラインに読み出し電圧を印加することができる。一方、半導体メモリ装置３００のブロック併合モードは読み出し動作モード、記入動作モード及び消去動作モードが連続的に組合されているモードなので、ロウデコーダ３３０は半導体メモリ装置３００のブロック併合モードの一部として組合された読み出し動作モード、記入動作モード及び消去動作モードによって、それぞれ要求されるワードライン電圧ＷＬＶをワードラインに印加することができる。
【０１０１】
電圧生成器３４０は半導体メモリ装置３００の動作モードに基づいて、ワードラインに印加されるワードライン電圧ＷＬＶを生成することができる。具体的に、電圧生成器３４０はプログラム制御器３５０から出力される制御信号ＣＴＬ２に基づいてプログラム電圧、パス電圧、検証電圧、読み出し電圧などのようなワードライン電圧ＷＬＶを生成することができる。例えば、電圧生成器３４０は半導体メモリ装置３００の記入動作モードでプログラム電圧、パス電圧及び／または、検証電圧を生成し、半導体メモリ装置３００の読み出し動作モードで読み出し電圧を生成することができる。一方、半導体メモリ装置３００のブロック併合モードは読み出し動作モード、記入動作モード及び消去動作モードが連続的に組合されるモードであるが、一般的な記入動作モードでのプログラム方式とブロック併合モードの一部としての記入動作モードでのプログラム方式は相異なる。従って、電圧生成器３４０は制御信号ＣＴＬ２に基づいて、一般的な記入動作モードでのワードライン電圧ＷＬＶとブロック併合モードの一部としての記入動作モードでのワードライン電圧ＷＬＶを相異なるように生成することができる。
【０１０２】
プログラム制御器３５０は半導体メモリ装置３００の動作モードによってプログラム方式を転換し、ページバッファ部３２０、電圧生成器３３０及びロウデコーダ３３０に制御信号ＣＴＬ１、ＣＴＬ２、ＣＬＴ３を出力することによって、これらを制御することができる。上述した通り、半導体メモリ装置３００のブロック併合モードは読み出し動作モード、記入動作モード及び消去動作モードが連続的に組合されるモードであるが、半導体メモリ装置３００は一般的な記入動作モードにおいては第１プログラム方式でメモリセルをプログラムし、ブロック併合モードの一部としての記入動作モードにおいては第２プログラム方式でメモリセルをプログラムすることができる。即ち、半導体メモリ装置３００は、一般的な記入動作モードとブロック併合モードの一部としての記入動作モードの増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータを相異なるように設定することができる。このために、プログラム制御器は、ページバッファ部３２０、電圧生成器３３０及びロウデコーダ３３０に制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３を出力して、プログラムパラメータを制御することによって、半導体メモリ装置３００の動作モードによってプログラム方式を転換することができる。
【０１０３】
図１５は図１４の半導体メモリ装置に備わるメモリセルアレイの一例を示す図面である。
【０１０４】
図１５を参照すると、メモリセルアレイ３１０はストリング選択トランジスタ３１１、接地選択トランジスタ３１２及びメモリセル３１３を含むことができる。実施形態によって、メモリセル３１３は２次元アレイ（ａｒｒａｙ）構造で配列され、３次元垂直アレイ構造で配列されてもよい。
【０１０５】
ストリング選択トランジスタ３１１はビットラインＢＬ（１）、．．．、ＢＬ（ｍ）に接続され、接地選択トランジスタ３１２は共通ソースラインＣＳＬに接続される。ストリング選択トランジスタ３１１と接地選択トランジスタ３１２との間にはメモリセル３１３が直列に接続される。同一な行に配列されたメモリセル３１３はワードラインＷＬ（１）、．．．、ＷＬ（ｎ）にそれぞれ共通に接続される。例えば、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間には１６個、３２個、または、６４個の複数のワードラインが配列される。ストリング選択トランジスタ３１１はストリング選択ラインＳＳＬに接続され、ストリング選択ラインＳＳＬから印加される電圧によって制御され、接地選択トランジスタ３１２は接地選択ラインＧＳＬに接続され、接地選択ラインＧＳＬから印加される電圧によって制御される。メモリセル３１３はワードラインＷＬ（１）、．．．、ＷＬ（ｎ）から印加される電圧によって制御される。一実施形態において、メモリセル３１３がマルチレベルメモリセルの場合、メモリセル３１３には複数のビットが保存される。一方、ページバッファ部３２０内のページバッファ３２１は、それぞれ偶数ビットラインと奇数ビットラインが１つずつ接続される。この場合、偶数ビットラインは偶数ページを形成し、奇数ビットラインは奇数ページを形成し、メモリセル３１３に対するプログラムは偶数ページと奇数ページが交代に次々と遂行される。上述した通り、半導体メモリ装置３００は、一般的なプログラム動作時の第１プログラム方式とブロック併合動作時の第２プログラム方式を相異なるように設定し、このようなプログラム方式の設定は半導体メモリ装置３００のプログラム制御器３５０が増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータを変更することによって成される。
【０１０６】
図１６は図１４の半導体メモリ装置を含むメモリシステムを示すブロック図である。
【０１０７】
図１６を参照すると、メモリシステム５００は半導体メモリ装置５２０及びメモリコントローラ５４０を含むことができる。
【０１０８】
半導体メモリ装置５２０は、図１４に示されたメモリセルアレイ３１０、ページバッファ部３２０、ロウデコーダ３３０、電圧生成器３４０及びプログラム制御器３５０を含むことができる。実施形態によって、半導体メモリ装置５２０は増加型ステップパルスプログラムにおいての敷居電圧状態を検証するためのパス‐フェイル検出器をさらに含むことができる。半導体メモリ装置５２０はＮＡＮＤフラッシュメモリ装置であってもよいが、それらに限定されるものではない。上述した通り、半導体メモリ装置５２０は、一般的な記入動作モードにおいては第１プログラム方式でメモリセルをプログラムし、ブロック併合モードの一部としての記入動作モードにおいては第２プログラム方式でメモリセルをプログラムすることができる。即ち、半導体メモリ装置５２０は一般的な記入動作モードとブロック併合モードの一部としての記入動作モードの増加型ステップパルスプログラム条件、検証リード電圧、センシングスキームなどのようなプログラムパラメータを相異なるように設定することができる。一実施形態において、第１プログラム方式はシャドウプログラム方式であり、第２プログラム方式はリプログラム方式であってもよい。他の実施形態において、第１プログラム方式は相対的に低い電圧レベルの第１増加型ステップパルスを利用するオンチップバッファードプログラム方式であり、第２プログラム方式は相対的に高い電圧レベルの第２増加型ステップパルスを利用するオンチップバッファードプログラム方式であってもよい。ただし、これに対しては上述したので、重複する説明は省略する。
【０１０９】
メモリコントローラ５４０は中央処理部５４１、メモリ部５４２、ホストインターフェイス５４３及びメモリインターフェイス５４４を含むことができる。メモリコントローラ５４０は半導体メモリ装置５２０を制御し、外部のホスト装置と半導体メモリ装置５２０との間のデータ送受信を遂行することができる。中央処理部５４１はデータ送受信のためにメモリ部５４２、ホストインターフェイス５４３及びメモリインターフェイス５４４を制御することができる。メモリ部５４２は、ホスト装置から提供されるデータ、または、半導体メモリ装置５２０から提供されるデータを一時的に保存することができる。実施形態によって、メモリ部５４２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及び／または、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で具現される。ホストインターフェイス５４３は、ホスト装置と接続されて通信を遂行し、メモリインターフェイス５４４は半導体メモリ装置５２０と接続されて通信を遂行される。さらに、中央処理部５４１は、メモリインターフェイス５４４を通じて半導体メモリ装置５２０を制御することもある。
【０１１０】
実施形態によって、ホストインターフェイス５４３はホスト装置とユニバーサルシリアルバスＵＳＢ、マルチメディアカードＭＭＣ、ＰＣＩ、ＰＣＩ‐エクスプレスＰＣＩ‐Ｅｘｐｒｅｓｓ、ＡＴＡ、直列‐ＡＴＡ（Ｓ‐ＡＴＡ）、並列‐ＡＴＡ（Ｐ‐ＡＴＡ）、ＳＣＳＩ、ＥＳＤＩ、ＳＡＳ及びＩＤＥ等のような標準プロトコルを利用してデータ通信を遂行できる。メモリインターフェイス５４４は、半導体メモリ装置５２０とＮＡＮＤインターフェイスプロトコルなどのような標準プロトコルを利用してデータ通信を遂行できる。一方、メモリコントローラ５４０は、半導体メモリ装置５２０にビルトイン（ｂｕｉｌｔ‐ｉｎ）されて具現されるが、メモリコントローラ５４０がビルトインされて具現された半導体メモリ装置５２０を、いわゆる、Ｏｎｅ ＮＡＮＤメモリ装置（Ｏｎｅ‐ＮＡＮＤ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と命名することができる。
【０１１１】
メモリシステム５００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）等のような形態で具現される。メモリシステム５００は多様な形態のパッケージを利用して具現されるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ(ＣＳＰｓ)、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ(ＰＬＣＣ)、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ(ＰＤＩＰ)、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ(ＣＯＢ)、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ)、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ)、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ‐Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して具現される。
【０１１２】
図１７は図１６のメモリシステムが動作するソフトウェア構造を示すブロック図である。
【０１１３】
図１７を参照すると、メモリシステム５００が動作するソフトウェア構造４００はアプリケーション４１０、ファイルシステム４２０、フラッシュ変換階層４３０及びＮＡＮＤフラッシュメモリ装置４４０を含むことができる。図１７においては、ＮＡＮＤフラッシュメモリ装置４４０が示されているが、本発明はＮＡＮＤフラッシュメモリ装置４４０に限定されず、ページ単位でメモリセルにプログラムを遂行できる多様な半導体メモリ装置に適用される。
【０１１４】
メモリシステム５００が動作するソフトウェア構造４００は、アプリケーション４１０、ファイルシステム４２０、フラッシュ変換階層４３０及びフラッシュメモリ装置４４０の順からなされた階層構造（ｈｉｅｒａｒｃｈｉｃａｌ ｓｔｒｕｃｔｕｒｅ）を有することができる。具体的に、アプリケーション４１０がそれぞれの動作に要求されるコマンドＣＭＤをファイルシステム４２０に出力すると、ファイルシステム４２０はこのようなコマンドＣＭＤに基づいて、ＮＡＮＤフラッシュメモリ装置４４０のそれぞれのメモリセルに接近するための論理的アドレスＬＡを出力することができる。フラッシュ変換階層４３０は、ファイルシステム４２０から論理的アドレスＬＡを入力され、内部に具備されたアドレスマッピングテーブル（ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）に基づいて、論理的アドレスＬＡを物理的アドレスＰＡに変換して、物理的アドレスＰＡをＮＡＮＤフラッシュメモリ装置４４０に提供することができる。一実施形態において、アドレスマッピングテーブルは論理ブロック番号を物理ブロック番号に変換するためのブロックマッピングテーブル及び／または、論理ページ番号を物理ページ番号に変換するためのページマッピングテーブルを含むことができる。ＮＡＮＤフラッシュメモリ装置４４０は、フラッシュ変換階層４３０から提供される物理的アドレスＰＡに基づいて、それぞれのメモリセルに直接接近することができる。フラッシュ変換階層４３０のアドレスマッピング方式は、マッピング単位によって多様に区分される。 例えば、フラッシュ変換階層４３０のアドレスマッピング方式は、ページ単位でアドレスマッピングを遂行するページマッピング方式、ブロック単位でアドレスマッピングを遂行するブロックマッピング方式及びページマッピング方式とブロックマッピング方式とを混用する混合マッピング方式で区分される。
【０１１５】
図１８は図１６のメモリシステムが具現されること例を示すブロック図である。
【０１１６】
図１８を参照すると、メモリシステム６００はホスト装置６２０、メモリコントローラ６３０及び少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０を含むことができる。
【０１１７】
メモリシステム６００において、ホスト装置６２０と少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０との間にメモリコントローラ６３０が位置する。一実施形態において、少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０は単一チャネル、または、マルチチャネルを構成することができる。メモリコントローラ６３０はホスト装置６２０及び少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０と物理的に分離して具現されるので、メモリコントローラ６３０は図１６に示された中央処理部５４１、メモリ部５４２、ホストインターフェイス５４３及びメモリインターフェイス５４４を含むことができる。一実施形態において、ホストインターフェイス５４３がホスト装置６２０とユニバーサルシリアルバスＵＳＢ、マルチメディアカードＭＭＣ、ＰＣＩ、ＰＣＩ‐エクスプレス（ＰＣＩ‐Ｅｘｐｒｅｓｓ）、ＡＴＡ、直列‐ＡＴＡ（Ｓ‐ＡＴＡ）、並列‐ＡＴＡ（Ｐ‐ＡＴＡ）、ＳＣＳＩ、ＥＳＤＩ、ＳＡＳ及びＩＤＥ等のような標準プロトコルを利用してインターアクション（ｉｎｔｅｒａｃｔｉｏｎ）を遂行し、メモリインターフェイス５４４が少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０とＮＡＮＤインターフェイスプロトコルとを利用してインターアクションを遂行できる。このような実現形態は、メモリコントローラ６３０がホストインターフェイス５４３を利用してホスト装置６２０によって、既に支援される標準プロトコルを使い、メモリインターフェイス５４４を利用して少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置６４０によって、既に支援される標準プロトコルを使うので、汎用的という利点がある。
【０１１８】
図１９は図１６のメモリシステムが具現される他の例を示すブロック図である。 
【０１１９】
図１９を参照すると、メモリシステム７００はメモリコントローラ７３０がビルトインされて、具現されたホスト装置７２０及び少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置７４０を含むことができる。
【０１２０】
メモリシステム７００において、メモリコントローラ７３０はホスト装置７２０に位置する。一実施形態において、少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置７４０は単一チャネル、または、マルチチャネルを構成することができる。メモリコントローラ７３０はホスト装置７２０にビルトインされて具現されるので、図１６のホストインターフェイス５４３が備えられていなかったり、独自的なプロトコルを利用してインターアクションを遂行できる。さらに、メモリコントローラ７３０が図１６の中央処理部５４１を具備しない場合、ホスト装置７２０のホストプロセッサによって該当機能が遂行される。一実施形態において、ホストインターフェイス５４３がホスト装置７２０の内部から独自的なプロトコルを利用して、インターアクションを遂行し、メモリインターフェイス５４４が少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置７４０とＮＡＮＤインターフェイスプロトコルを利用してインターアクションを遂行できる。このような実現形態は、メモリコントローラ７３０がホスト装置７２０との関係で既に支援される標準プロトコルよりメモリシステム７００に適合した独自的なプロトコルを使用し、ホスト装置７２０内部からインターアクションが遂行されるので、高速動作が可能であるという利点がある。
【０１２１】
図２０は図１６のメモリシステムが具現されるまた他の例を示すブロック図である。
【０１２２】
図２０を参照すると、メモリシステム８００はホスト装置８２０及びメモリコントローラ８３０がビルトインされて、それぞれ具現された少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置８４０を含むことができる。
【０１２３】
メモリシステム８００において、メモリコントローラ８３０は少なくとも１つ以上のフラッシュメモリ装置８４０にそれぞれ位置する。一実施形態において、少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置８４０は単一チャネル、または、マルチチャネルを構成することができる。メモリコントローラ８３０は、少なくとも１つ以上のフラッシュメモリ装置８４０にそれぞれビルトインされて具現されるので、図１６のメモリインターフェイス５４４が備えられていなかったり、独自のプロトコルを利用してインターアクションを遂行できる。さらに、メモリコントローラ８３０の中央処理部は少なくとも１つ以上のフラッシュメモリ装置８４０を制御する機能まで遂行できる。一実施形態において、ホストインターフェイス５４３がホスト装置８２０とユニバーサルシリアルバスＵＳＢ、マルチメディアカードＭＭＣ、ＰＣＩ、ＰＣＩ‐エクスプレス（ＰＣＩ‐Ｅｘｐｒｅｓｓ）、ＡＴＡ、直列‐ＡＴＡ（Ｓ‐ＡＴＡ）、並列‐ＡＴＡ（Ｐ‐ＡＴＡ）、ＳＣＳＩ、ＥＳＤＩ、ＳＡＳ及びＩＤＥ等のような標準プロトコルを利用してインターアクションを遂行できて、メモリインターフェイス５４４が少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置８４０の内部からそれぞれ独自的なプロトコルを利用してインターアクションを遂行できる。このような実現形態は、メモリコントローラ８３０が少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置８４０との関係で、既に支援される標準プロトコルよりメモリシステム８００に適合した独自のプロトコルを使用し、少なくとも１つ以上のＮＡＮＤフラッシュメモリ装置８４０それぞれの内部でインターアクションが遂行されるので、高速動作が可能であるという利点がある。例えば、メモリコントローラ８３０がビルトインされて具現される少なくとも１つ以上のフラッシュメモリ装置８４０は、いわゆる、Ｏｎｅ ＮＡＮＤメモリ装置（Ｏｎｅ‐ＮＡＮＤ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と命名される。
【０１２４】
図２１は図１６のメモリシステムを含むコンピュータシステムを示すブロック図である。
【０１２５】
図２１を参照すると、コンピュータシステム９００はプロセッサ９１０、メモリ装置９２０、ユーザーインターフェイス９３０、パワーサプライ９４０及びメモリシステム９５０を含むことができる。
【０１２６】
プロセッサ９１０は特定計算、または、タスクを実行する特定ソフトウェアを実行するような多様なコンピュータ機能を実行することができる。一実施形態において、プロセッサ９１０はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、または、中央処理装置ＣＰＵであってもよいが、アドレスバス、制御バス及び／または、データバスを通じて他の構成要素に接続される。メモリ装置９２０はダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ;ＤＲＡＭ）、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ;ＳＲＡＭ）、または、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ‐ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）及びフラッシュメモリ装置を含むすべての形態の不揮発性メモリ装置であってもよい。一方、プロセッサ９１０はＰＣＩバスのような拡張バスに接続される。従って、プロセッサ９１０はキーボード、または、マウスのような１つ以上の入力装置、プリンタ、または、ディスプレイ装置のような１つ以上の出力装置を含むユーザーインターフェイス９３０を制御することができる。ユーザーインターフェイス９３０はユーザーとコンピュータシステム９００とのインターフェーシングを遂行できる。パワーサプライ９４０はコンピュータシステム９００が動作するための電源を供給することができる。実施形態によって、コンピュータシステム９００は、応用チップセット、カメライメージプロセッサ、モバイルディーラムなどをさらに含むことができる。メモリシステム９５０は、図１６に示された半導体メモリ装置５２０及びメモリコントローラ５４０を含み、半導体メモリ装置５２０は、一般的なプログラム動作時とブロック併合動作時にプログラム方式を相異なるように設定することができる。ただし、メモリシステム９５０に対しては上述したことがあるので、重複する説明を省略する。
【０１２７】
以上、本発明の実施形態に係る半導体メモリ装置のブロック併合方法に対して図面を参照して説明したが、前記説明は例示的なものとして本発明の技術的思想を離れない範囲で該当技術分野において通常の知識を有する者によって修正及び変更される。例えば、本発明の実施形態に係る半導体メモリ装置のブロック併合方法と関連して、前記では半導体メモリ装置としてフラッシュメモリ装置、特に、ＮＡＮＤフラッシュメモリ装置を参照して説明したが、本発明の半導体メモリ装置はＮＡＮＤフラッシュメモリ装置にだけ限定されるのではない。即ち、ページ単位のデータをメモリセルアレイにプログラムできる多様な半導体メモリ装置に全て適用されることができる。また、半導体メモリ装置のブロック併合動作は、半導体メモリ装置のコピーバック（ｃｏｐｙ‐ｂａｃｋ）動作を含むことが理解されなければならない。
【産業上の利用可能性】
【０１２８】
本発明は半導体メモリ装置（例えば、フラッシュメモリ装置など）を利用する多様なシステムに適用される。したがって、本発明は半導体メモリ装置を具備するコンピュータ（ｃｏｍｐｕｔｅｒ）、ノートブック（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＭＰ３プレーヤ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ;ＳＳＤ）、メモリカードなどのような電子機器に拡大適用される。
【０１２９】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１３０】
３００     半導体メモリ装置
３１０     メモリセルアレイ
３２０     ページバッファ部
３３０     ロウデコーダ
３４０     電圧生成器
３５０     プログラム制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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