(57)【要約】【課題】不揮発性メモリを有する半導体装置の性能を向上させる。【解決手段】不揮発性メモリのメモリセルは、ｐ型ウエルＰＷの上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、ｐ型ウエルＰＷの上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧとｐ型ウエルＰＷとの間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されかつ内部に電荷蓄積部を有する絶縁膜５とを有している。メモリゲート電極ＭＧは、ノンドープのシリコン膜６ａと不純物を導入したシリコン膜６ｂとの積層膜により形成されている。シリコン膜６ｂの不純物濃度を高くすることでメモリゲート電極ＭＧの抵抗を低くして不揮発性メモリの動作速度を向上させ、シリコン膜６ａの不純物濃度を低くすることで、不揮発性メモリのデータ保持特性を向上させることができる。【選択図】図１
2011210777.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有し、
前記第２ゲート電極は、前記第２絶縁膜に隣接する第１シリコン領域と、前記第１シリコン領域を介して前記第２絶縁膜から離間する第２シリコン領域とを有し、
前記第１シリコン領域の不純物濃度は、前記第２シリコン領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２シリコン領域の抵抗率は、前記第１シリコン領域の抵抗率よりも低いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２ゲート電極の前記第２シリコン領域と前記半導体基板との間には、前記第２絶縁膜および前記第２ゲート電極の前記第１シリコン領域が介在し、
前記第２ゲート電極の前記第２シリコン領域と前記第１ゲート電極との間には、前記第２絶縁膜および前記第２ゲート電極の前記第１シリコン領域が介在していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２シリコン領域は、前記第２絶縁膜に接していないことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１シリコン領域は第１シリコン膜により形成され、
前記第２シリコン領域は前記第１シリコン膜よりも高不純物濃度の第２シリコン膜により形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１シリコン膜と前記第２シリコン膜とは、同じ導電型であることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第１シリコン膜は、ノンドープのシリコン膜からなり、
前記第２シリコン膜は、不純物が導入されたシリコン膜からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ゲート電極の上部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体装置は、不揮発性メモリを有し、
前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
【請求項１０】
請求項５記載の半導体装置において、
前記半導体基板の上部に形成された第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有する容量素子を更に有し、
前記容量絶縁膜は、前記第２絶縁膜と同層の絶縁膜により形成され、
前記第１電極は、前記第１ゲート電極と同層の導電体膜により形成され、
前記第２電極は、前記第１シリコン膜と同層のシリコン膜と、その上に形成された、前記第２シリコン膜と同層のシリコン膜との積層膜により形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１ゲート電極と前記第２シリコン領域との間に形成された前記第１シリコン領域の前記第２ゲート電極のゲート長方向の厚さをｔ１とし、
前記第２シリコン領域の下面で、前記第１シリコン領域と接する領域の前記第２ゲート電極のゲート長方向の厚さをｔ２としたとき、
前記ｔ１と前記ｔ２の間には、ｔ１＜ｔ２の関係が成り立つことを特徴とする半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の上部に形成され、互いに隣合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の主面に前記第１ゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に前記第１ゲート電極用の第１導電体膜を形成する工程、
（ｄ）前記第１導電体膜をパターニングして前記第１ゲート電極を形成する工程、
（ｅ）前記半導体基板の主面と前記第１ゲート電極の表面に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に第１シリコン膜を形成する工程、
（ｇ）前記第１シリコン膜上に第２シリコン膜を形成する工程、
（ｈ）前記第２シリコン膜および前記第１シリコン膜の積層膜をエッチバックすることで、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記積層膜を残して前記第２ゲート電極を形成する工程、
を有し、
前記（ｆ）工程で形成された前記第１シリコン膜の不純物濃度よりも、前記（ｇ）工程で形成された前記第２シリコン膜の不純物濃度が高いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｈ）工程で形成された前記第２ゲート電極と前記半導体基板との間および前記第２ゲート電極と前記第１ゲート電極との間には、前記第２絶縁膜が介在し、
前記（ｈ）工程で形成された前記第２ゲート電極は、前記第２絶縁膜に接する前記第１シリコン膜と、前記第１シリコン膜を介して前記第２絶縁膜から離間する前記第２シリコン膜とで形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第１シリコン膜は、ノンドープのシリコン膜からなり、
前記（ｇ）工程で形成された前記第２シリコン膜は、不純物が導入されたシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第１シリコン膜は、不純物が導入された前記第１シリコン膜からなり、
前記（ｇ）工程で形成された前記第２シリコン膜は、不純物が導入された前記第２シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第１シリコン膜に導入された不純物の導電型と、前記（ｇ）工程で形成された前記第２シリコン膜に導入された不純物の導電型とが、同じであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第１シリコン膜に導入された不純物の導電型と、前記（ｇ）工程で形成された前記第２シリコン膜に導入された不純物の導電型とが、逆であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｈ）工程後に、
（ｉ）イオン注入により前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記ソースまたはドレイン用の半導体領域に導入された不純物を活性化させる熱処理を行う工程、
を更に有し、
前記（ｊ）工程後、前記第２シリコン膜と前記第１シリコン膜の導電型とが同じであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ）では、前記第１導電体膜をパターニングして前記第１ゲート電極と容量素子の下部電極とを形成し、
前記（ｅ）工程では、前記半導体基板の主面と前記第１ゲート電極および前記下部電極の表面に前記第２絶縁膜を形成し、
前記（ｇ）工程後で前記（ｈ）工程前に、
（ｇ１）前記第２シリコン膜上に第１レジストパターンを形成する工程、
を更に有し、
前記（ｈ）工程では、前記第１レジストパターンをエッチングマスクとして前記第２シリコン膜および前記第１シリコン膜をエッチバックすることで、前記第１レジストパターンの下に前記積層膜を残して前記容量素子の上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法において、
前記（ｆ）工程で形成する前記第１シリコン膜の膜厚をｔ１とし、
前記（ｇ）工程で形成する前記第２シリコン膜の膜厚をｔ２としたとき、
前記ｔ１と前記ｔ２の間には、ｔ１＜ｔ２の関係が成り立つことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１２記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程は連続的に行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００８−２９４０８８号公報（特許文献１）には、選択ゲート電極とメモリゲート電極との間のギャップ部側に多結晶シリコン膜からなる第１メモリゲート電極を設け、ソース領域側に第１メモリゲート電極を構成する多結晶シリコン膜よりも不純物濃度の高い多結晶シリコン膜からなる第２メモリゲート電極を設ける技術が記載されている。
【０００４】
特開平９−９７８５０号公報（特許文献２）には、フローティングゲートを形成するポリシリコン層が、ノンドープポリシリコン層／リンドープポリシリコン層／ノンドープポリシリコン層から形成される技術が記載されている。
【０００５】
特開２００６−１９３７３号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリにおいて、メモリゲートはドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲートよりもシート抵抗を低くする技術が記載されている。
【０００６】
特開２００４−１８６４５２号公報（特許文献４）には、ＭＯＮＯＳ型不揮発性メモリにおいて、選択ゲート電極を形成した後、ｎ型の不純物をドーピングした多結晶シリコン膜を堆積し、その状態で半導体基板中にｐ型不純物をイオン注入し、その後に、さらにｎ型の不純物をドーピングした多結晶シリコン膜を堆積し、堆積したｎ型不純物２層を異方性エッチングすることで、メモリゲートを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２９４０８８号公報
【特許文献２】特開平９−９７８５０号公報
【特許文献３】特開２００６−１９３７３号公報
【特許文献４】特開２００４−１８６４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のスプリットゲート型の不揮発性メモリのメモリゲート電極は、例えば、不純物を導入して低抵抗率とされたドープトポリシリコン膜で形成されていた。近年、上記不揮発性メモリの動作速度を維持又は向上させ、不揮発性メモリのデータ保持特性を更に向上させることが望まれている。また、上記半導体装置の性能を向上させた上で、半導体装置の信頼性を向上させることが望まれている。
【０００９】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１０】
また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体装置の性能を向上させ、かつ、半導体装置の信頼性を向上できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、不揮発性メモリのメモリゲート電極を、第１シリコン膜とそれよりも不純物濃度が高い第２シリコン膜との積層膜により形成したものである。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリゲート電極を、第１シリコン膜とそれよりも不純物濃度が高い第２シリコン膜との積層膜により形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００１８】
また、本発明の他の効果として、半導体装置の信頼性を向上させることができる。
【００１９】
また、本発明の他の効果として、半導体装置の性能を向上させ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態である半導体装置の要部断面図（メモリセル領域）である。
【図２】本発明の一実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【図３】本発明の一実施の形態である半導体装置の要部断面図（キャパシタ形成領域）である。
【図４】図１の一部を拡大した部分拡大断面図である。
【図５】メモリセルの等価回路図である。
【図６】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図８】本発明の一実施の形態の半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図９】図８と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１０】図９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１１】図８に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１３】図１１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１４】図１１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１５】図１４と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１６】図１４と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１７】図１４に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１８】図１７と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１９】図１７と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図２０】図１７の部分拡大断面図である。
【図２１】図１９の部分拡大断面図である。
【図２２】図１７に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図２４】図２２と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図２５】図２２に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図２６】図２５と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図２７】図２５と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図２８】図２５に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図２９】図２８と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３０】図２８と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図３１】図２８に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３３】図３１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３５】図３３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図３６】図３３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３７】図３６と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３８】図３６と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図３９】図３６に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図４０】図３９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図４１】図３９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図４２】図３９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図４３】図４２と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図４４】図４２と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図４５】第１の比較例の半導体装置の要部断面図である。
【図４６】第１の比較例の半導体装置の要部断面図である。
【図４７】第２の比較例の半導体装置の要部断面図である。
【図４８】第２の比較例の半導体装置の要部断面図である。
【図４９】シリコン膜の導電型を示す表である。
【図５０】本発明の他の実施の形態である半導体装置の要部断面図（メモリセル領域）である。
【図５１】本発明の他の実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【図５２】本発明の他の実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２５】
本実施の形態の半導体装置を図面を参照して説明する。
【００２６】
図１〜図３は、本実施の形態の半導体装置の要部断面図であり、図１には、不揮発性メモリのメモリセル領域１Ａの要部断面図が示され、図２には、メモリゲートシャント領域１Ｂの要部断面図が示され、図３には、キャパシタ形成領域１Ｃの要部断面図が示されている。図４は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部（メモリセル領域１Ａの一部）が拡大して示してある。なお、図４は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜３，５と、それらの直下の基板領域（ｐ型ウエルＰＷを構成する半導体基板１の一部）のみが図示されている。
【００２７】
本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１〜図３には、不揮発性メモリのメモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃの要部断面図がそれぞれ示されている。メモリセル領域１Ａは不揮発性メモリのメモリセルＭＣが形成された領域である。メモリゲートシャント領域１Ｂは、メモリゲート電極ＭＧを配線Ｍ１に引き上げるために用いる領域、すなわち、プラグＰＧを介してメモリゲート電極ＭＧ（のコンタクト部ＭＧａ）を配線Ｍ１と接続した領域である。キャパシタ形成領域１Ｃは、ＰＩＰ型の容量素子ＣＰが形成された領域である。メモリセル領域１Ａとメモリゲートシャント領域１Ｂとキャパシタ形成領域１Ｃとは、同一の半導体基板１の主面における互いに異なる領域に対応する。また、図１および図２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向（図１および図２の紙面に垂直な方向）に垂直な断面が示されており、図１に示された制御ゲート電極ＣＧと図２に示された制御ゲート電極ＣＧとは一体的に形成されており、また、図１に示されたメモリゲート電極ＭＧと図２に示されたコンタクト部電極ＭＧａ（メモリゲート電極ＭＧのコンタクト部ＭＧａ）とは一体的に形成されている。また、図１〜図３では、メモリセル領域１Ａとメモリゲートシャント領域１Ｂとキャパシタ形成領域１Ｃとを互いに異なる断面図で示しているが、これらは同一の半導体基板１に形成されている。キャパシタ形成領域１Ｃに形成された容量素子ＣＰは、周辺回路などで用いられる。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２８】
図１〜図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、主としてメモリセル領域１Ａに形成されており、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃには、素子分離領域２が形成されているため、ｐ型ウエルＰＷは形成されていない。
【００２９】
メモリセル領域１Ａのｐ型ウエルＰＷには、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されているが、図１のメモリセル領域１Ａには、そのうちの１つのメモリセルＭＣの断面が示されている。メモリセル領域１Ａは、素子分離領域２によって他の領域から電気的に分離されている。
【００３０】
図１および図４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００３１】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００３２】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００３３】
図１および図４に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ）の上部に形成された制御ゲート電極（第１ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極（第２ゲート電極）ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ）間に形成された絶縁膜３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００３４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１および図４の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００３５】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００３６】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００３７】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３８】
絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとを有する積層膜からなる。
【００３９】
なお、図１〜図３では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示しているが、実際には、図４に示されるように、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとの積層膜からなる。
【００４０】
絶縁膜５は、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００４１】
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜５ｂ）を有する絶縁膜とみなすことができる。
【００４２】
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００４３】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域８ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域８ｂとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
【００４４】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
【００４５】
ソース部のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。従って、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
【００４６】
ドレイン部のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
【００４７】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４８】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。シリコン膜４は、ｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。
【００４９】
メモリゲート電極ＭＧは、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜からなる。このうち、シリコン膜６ａは、ノンドープ（アンドープ）のシリコン膜からなり、シリコン膜６ｂは、不純物が導入（ドープ）されたシリコン膜からなる。
【００５０】
ここで、ノンドープ（アンドープ）のシリコン膜とは、不純物を意図的には導入（添加、ドープ）していないシリコン膜を意味する。このため、ノンドープ（アンドープ）のシリコン膜と言うときには、意図しない極微量の不純物が含まれる場合を除外するものではない。一方、不純物が導入（ドープ）されたシリコン膜とは、不純物を意図的に導入（添加、ドープ）したシリコン膜を意味する。
【００５１】
従って、シリコン膜６ａは、不純物を意図的には導入（添加、ドープ）していないシリコン膜からなり、シリコン膜６ｂは、不純物を意図的に導入（添加、ドープ）したシリコン膜からなる。シリコン膜６ａは、好ましくはノンドープ（アンドープ）のポリシリコン（多結晶シリコン）膜からなり、シリコン膜６ｂは、好ましくは、不純物が導入（ドープ）されたポリシリコン（多結晶シリコン）膜、すなわちドープトポリシリコン膜からなる。シリコン膜６ｂに導入する不純物は、ｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）が好ましいため、シリコン膜６ｂは、より好ましくは、ｎ型ポリシリコン膜（ｎ型のドープトポリシリコン膜）である。
【００５２】
シリコン膜６ａは、ノンドープのシリコン膜からなり、シリコン膜６ｂは、不純物が導入されたシリコン膜からなるため、シリコン膜６ｂの不純物濃度はシリコン膜６ａの不純物濃度よりも高く、シリコン膜６ｂの抵抗率（比抵抗）はシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。
【００５３】
メモリゲート電極ＭＧの上部（上面）と制御ゲート電極ＣＧの上部（上面）とｎ＋型半導体領域８ａ，８ｂの上面（表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
【００５４】
また、図２に示されるように、コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、メモリゲート電極ＭＧに接続するためのコンタクトホールＣＮＴ１およびそれを埋めるプラグＰＧ１は、メモリゲートシャント領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部ＭＧａの上部に形成されている。コンタクト部ＭＧａは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されたメモリゲート電極ＭＧと一体的に形成されている。すなわち、メモリゲート電極ＭＧのうち、コンタクト部ＭＧａ以外の部分は、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されており、このサイドウォールスペーサ状に形成されている部分とコンタクト部ＭＧａとは一体的に形成されている。このため、コンタクト部ＭＧａは、メモリゲート電極ＭＧの一部とみなすことができるが、コンタクト部ＭＧａは、不揮発性メモリのメモリセルＭＣのメモリトランジスタのゲート電極としては機能しない部分である。このため、コンタクト部ＭＧａは、複数のメモリセルＭＣがアレイ状に配列したメモリセル領域１Ａ以外の領域（例えばメモリセル領域１Ａの近傍に配置されたメモリゲートシャント領域１Ｂ）に設けることが好ましく、素子分離領域２上に配置することが好ましい。
【００５５】
コンタクト部ＭＧａは、絶縁膜５を介して制御ゲート電極ＣＧの一方の側壁（メモリゲート電極ＭＧが形成されている側の側壁）に隣接する位置から、その隣接する制御ゲート電極ＣＧから離れる方向に延在している。コンタクト部ＭＧａの一部は制御ゲート電極ＣＧ上に乗り上げているため、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上に位置する部分を有している。すなわち、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上から素子分離領域２上にかけて延在している。但し、メモリゲート電極ＭＧのコンタクト部ＭＧａと制御ゲート電極ＣＧの側壁との間には絶縁膜５が介在している。側壁絶縁膜ＳＷは、コンタクト部ＭＧａの側面（側壁）上にも形成されている。また、金属シリサイド層１１は、側壁絶縁膜ＳＷで覆われていない領域のコンタクト部ＭＧａの上部（上面）にも形成されている。
【００５６】
サイドウォールスペーサ状のメモリゲート電極ＭＧと同様、コンタクト部ＭＧａも、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜で形成されている。
【００５７】
メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜６ａ，６ｂの積層膜をエッチバック（異方性エッチング）し、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこの積層膜（シリコン膜６ａ，６ｂの積層膜）をサイドウォールスペーサ状に残存させることにより、形成されている。このため、コンタクト部ＭＧａ以外の部分のメモリゲート電極ＭＧは、サイドウォールスペーサ状に残った積層膜（すなわちシリコン膜６ａ，６ｂの積層膜）により形成されている。詳細は後述するが、この積層膜（シリコン膜６ａ，６ｂの積層膜）のエッチバック工程において、シリコン膜６ｂ上にレジストパターン（後述のフォトレジストパターンＲＰ１ａに対応）を形成しておき、このレジストパターンの下にこの積層膜（シリコン膜６ａ，６ｂの積層膜）を残存させることで、メモリゲート電極ＭＧのコンタクト部ＭＧａが形成されている。
【００５８】
また、図３に示されるように、不揮発性メモリのメモリセルＭＣが形成されている半導体基板１と同一の半導体基板１上に、容量素子ＣＰが形成されている。キャパシタ形成領域１Ｃの容量素子ＣＰについて具体的に説明する。
【００５９】
図３に示されるように、キャパシタ形成領域１Ｃ全体で、半導体基板１に素子分離領域２が形成されている。図３に示されるように、キャパシタ形成領域１Ｃの半導体基板１の上部、すなわち素子分離領域２上には、容量素子ＣＰの下部電極（第１電極）ＬＥが形成されている。キャパシタ形成領域１Ｃの下部電極ＬＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂの制御ゲート電極ＣＧと同層の導電体膜によって形成されている。すなわち、制御ゲート電極ＣＧと下部電極ＬＥとは、いずれもシリコン膜４（パターニングされたシリコン膜４）によって形成されている。制御ゲート電極ＣＧおよび下部電極ＬＥを構成するシリコン膜４は、ｎ型の不純物が導入されて低抵抗率とされている。
【００６０】
メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃを含む半導体基板１の主面上にシリコン膜４を形成してから、このシリコン膜４をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂに制御ゲート電極ＣＧが形成され、キャパシタ形成領域１Ｃに下部電極ＬＥが形成されている。
【００６１】
下部電極ＬＥ上には、容量絶縁膜ＤＥを介して上部電極（第２電極）ＵＥが形成されている。この容量絶縁膜ＤＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂの絶縁膜５と同層の絶縁膜によって形成されている。すなわち、容量素子ＣＰの容量絶縁膜ＤＥは、メモリセルＭＣのメモリトランジスタのゲート絶縁膜（メモリゲート絶縁膜、ここでは絶縁膜５）と同層の絶縁膜５によって形成されている。換言すれば、容量素子ＣＰの容量絶縁膜ＤＥと、メモリセルＭＣのメモリトランジスタのゲート絶縁膜（メモリゲート絶縁膜）とは、いずれも絶縁膜５によって形成されている。このため、容量素子ＣＰの容量絶縁膜ＤＥは、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有する積層膜（すなわち絶縁膜５）からなるが、図３では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に容量絶縁膜ＤＥとして図示している。
【００６２】
容量絶縁膜ＤＥおよび上部電極ＵＥは積層パターンとしてパターン化されており、下部電極ＬＥの少なくとも一部を覆うように形成されている。
【００６３】
また、キャパシタ形成領域１Ｃの上部電極ＵＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂのメモリゲート電極ＭＧと同層の導電体膜によって形成されている。すなわち、キャパシタ形成領域１Ｃの上部電極ＵＥは、メモリゲート電極ＭＧを構成するシリコン膜６ａと同層のシリコン膜（６ａ）と、その上に形成され、メモリゲート電極ＭＧを構成するシリコン膜６ｂと同層のシリコン膜（６ｂ）との積層膜により形成されている。つまり、メモリゲート電極ＭＧと上部電極ＵＥとは、いずれもシリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜によって形成されている。上述したように、メモリゲート電極ＭＧおよび上部電極ＵＥを構成するシリコン膜６ａは、不純物を意図的には導入していないノンドープ（アンドープ）のシリコン膜からなり、メモリゲート電極ＭＧおよび上部電極ＵＥを構成するシリコン膜６ｂは、不純物が意図的に導入されたシリコン膜からなる。
【００６４】
メモリゲート電極ＭＧおよび上部電極ＵＥは、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃを含む半導体基板１の主面上に制御ゲート電極ＣＧおよび下部電極ＬＥを覆うようにシリコン膜６ａ，６ｂの積層膜を形成してから、この積層膜を異方性エッチングすることによって、形成されている。この際、上部電極ＵＥは、この異方性エッチングの前に、積層膜（すなわちシリコン膜６ａ，６ｂの積層膜）上にレジストパターン（後述のフォトレジストパターンＲＰ１に対応）を形成しておき、このレジストパターンの下に積層膜（すなわちシリコン膜６ａ，６ｂの積層膜）を残すことで、形成されている。このため、上部電極ＵＥは、パターニングされた積層膜（すなわちシリコン膜６ａ，６ｂの積層膜）によって形成されている。
【００６５】
下部電極ＬＥ、容量絶縁膜ＤＥおよび上部電極ＵＥにより、容量素子（ＰＩＰ型容量素子）ＣＰが形成される。下部電極ＬＥが容量素子ＣＰの一方の電極（第１電極）として機能し、上部電極ＵＥが容量素子ＣＰの他方の電極（第２電極）として機能し、容量絶縁膜ＤＥが容量素子ＣＰの誘電体膜として機能する。側壁絶縁膜ＳＷは、上部電極ＵＥの側面上や、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域における下部電極ＬＥの側面上にも、形成されている。また、金属シリサイド層１１は、側壁絶縁膜ＳＷで覆われていない領域の上部電極ＵＥの上部（上面）と、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥの上部（上面）とにも形成されている。
【００６６】
なお、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンは、下部電極ＬＥの全面を覆っているのではなく、図３とは異なる断面において、下部電極ＬＥの一部は、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない状態となっている。これは、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥに後述のプラグＰＧを接続できるようにするためである。
【００６７】
容量素子ＣＰは、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子である。ここでＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは下部電極ＬＥおよび上部電極ＵＥ）と、それらの間に挟まれた絶縁膜（ここでは容量絶縁膜ＤＥ）とからなる容量素子（ポリシリコン容量素子）である。
【００６８】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜１２が形成されている。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜１２の上面は平坦化されている。
【００６９】
絶縁膜１２にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００７０】
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁上に形成された薄いバリア導体膜１３ａと、このバリア導体膜１３ａ上にコンタクトホールＣＮＴ埋め込むように形成された主導体膜１３ｂとで形成されている。バリア導体膜１３ａは、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、主導体膜１３ｂは、タングステン膜とすることができる。
【００７１】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）の一部、下部電極ＬＥ（の表面上の金属シリサイド層１１）の一部、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。
【００７２】
なお、図１においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図２においては、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）が、コンタクトホールＣＮＴ（このコンタクトホールＣＮＴをコンタクトホールＣＮＴ１と称する）の底部で露出して、そのコンタクトホールＣＮＴ１を埋めるプラグＰＧ（このプラグＰＧをプラグＰＧ１と称する）と電気的に接続された断面が示されている。また、図３においては、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００７３】
図２に示されるように、コンタクト部ＭＧａにおいて素子分離領域２上に位置して平坦となっている部分の上部にコンタクトホールＣＮＴのうちのコンタクトホールＣＮＴ１が形成され、このコンタクトホールＣＮＴ１に埋め込まれたプラグＰＧ１が、コンタクト部ＭＧａと電気的に接続されている。プラグＰＧ１は、コンタクトホールＣＮＴ１の底部でメモリゲート電極ＭＧのコンタクト部ＭＧａに接して電気的に接続される。メモリゲート電極ＭＧの上部に金属シリサイド層１１を形成した場合には、図２に示されるように、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧ１は、コンタクトホールＣＮＴ１の底部で、コンタクト部ＭＧａ上の金属シリサイド層１１に接して電気的に接続され、それによってメモリゲート電極ＭＧ（のコンタクト部ＭＧａ）に電気的に接続されることになる。
【００７４】
プラグＰＧが埋め込まれた絶縁膜１２上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜１２上に形成された絶縁膜１４に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥあるいは下部電極ＬＥなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１ａが示され、図２においては、メモリゲート電極ＭＧ（のコンタクト部ＭＧａ）にプラグＰＧ１を介して電気的に接続された配線Ｍ１ｂが示され、図３においては、上部電極ＵＥにプラグＰＧを介して電気的に接続された配線Ｍ１ｃが示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００７５】
図５は、メモリセルＭＣの等価回路図である。図６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図４に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷに印加される電圧Ｖｂが記載されている。なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００７６】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００７７】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜５ｂ）に注入することにより消去を行う。例えば図６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００７８】
読出し時には、例えば図６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７９】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００８０】
図７は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図８〜図４４は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図８〜図１０は互いに同じ工程段階に対応し、図１１〜図１３は互いに同じ工程段階に対応し、図１４〜図１６は互いに同じ工程段階に対応し、図１７〜図２１は互いに同じ工程段階に対応し、図２２〜図２４は互いに同じ工程段階に対応し、図２５〜図２７は互いに同じ工程段階に対応する。また、図２８〜図３０は互いに同じ工程段階に対応し、図３１および図３２は互いに同じ工程段階に対応し、図３３〜図３５は互いに同じ工程段階に対応し、図３６〜図３８は互いに同じ工程段階に対応し、図３９〜図４１は互いに同じ工程段階に対応し、図４２〜図４４は互いに同じ工程段階に対応する。なお、図８〜図４４のうち、図８、図１１、図１４、図１７、図２２、図２５、図２８、図３１、図３３、図３６、図３９および図４２には、上記図１に対応する断面領域（メモリセル領域１Ａの要部断面図）が示されている。また、図８〜図４４のうち、図９、図１２、図１５、図１８、図２３、図２６、図２９、図３２、図３４、図３７、図４０および図４３には、上記図２に対応する断面領域（メモリゲートシャント領域１Ｂの要部断面図）が示されている。また、図８〜図４４のうち、図１０、図１３、図１６、図１９、図２４、図２７、図３０、図３５、図３８、図４１および図４４には、上記図３に対応する断面領域（キャパシタ形成領域１Ｃの要部断面図）が示されている。また、図２０は、図１７の部分拡大断面図であり、図２１は、図１９の部分拡大断面図である。
【００８１】
図８〜図１０に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図７のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図７のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃでは、半導体基板１の主面全体に素子分離領域２が形成される。
【００８２】
次に、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷを形成する（図７のステップＳ３）。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷは、半導体基板１の主面から所定の深さにわたって形成される。
【００８３】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８４】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ）の表面を清浄化した後、図１１〜図１３に示されるように、半導体基板１の主面（ｐ型ウエルＰＷの表面）に、ゲート絶縁膜用（制御トランジスタのゲート絶縁膜用）の絶縁膜３を形成する（図７のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。絶縁膜３を熱酸化法により形成した場合には、素子分離領域２上には絶縁膜３は形成されない。
【００８５】
次に、半導体基板１の主面全面上に、すなわちメモリセル領域１Ａの絶縁膜３上とメモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃの素子分離領域２上とに、制御ゲート電極ＣＧ形成用と下部電極ＬＥ形成用とを兼ねる導電体膜としてシリコン膜４を形成（堆積）する（図７のステップＳ５）。
【００８６】
シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば１００〜２００ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８７】
シリコン膜４は、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）が導入されて低抵抗率とされている。シリコン膜４にｎ型不純物が導入されるのは、シリコン膜４の成膜時であっても、成膜後であってもよい。シリコン膜の成膜時にｎ型不純物を導入する場合には、シリコン膜４の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜４を成膜することができる。一方、シリコン膜の成膜後にｎ型不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜にｎ型不純物をイオン注入法などで導入することで、ｎ型不純物が導入されたシリコン膜４を形成することができる。いずれにしても、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃに、ｎ型不純物が導入されたシリコン膜４が形成される。
【００８８】
次に、図１４〜図１６に示されるように、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃのシリコン膜４をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、制御ゲート電極ＣＧおよび下部電極ＬＥを形成する（図７のステップＳ６）。このステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００８９】
すなわち、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と下部電極ＬＥ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜４をエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００９０】
このようにして、ステップＳ６でシリコン膜４がパターニングされ、図１４および図１５に示されるように、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂに、パターニングされたシリコン膜４からなる制御ゲート電極ＣＧが形成され、図１６に示されるように、キャパシタ形成領域１Ｃに、パターニングされたシリコン膜４からなる下部電極ＬＥが形成される。制御ゲート電極ＣＧと下部電極ＬＥとは、同層のシリコン膜４からなるが、互いに分離されている。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４からなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となっている。なお、メモリゲートシャント領域１Ｂにおいては、制御ゲート電極ＣＧは素子分領域２上に形成される。
【００９１】
制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００９２】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
【００９３】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１７〜図２１に示されるように、半導体基板１の主面と制御ゲート電極ＣＧの表面（上面および側面）と下部電極ＬＥの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用と容量素子の容量絶縁膜用とを兼ねる絶縁膜５を形成する（図７のステップＳ７）。なお、図２０および図２１は、それぞれ図１７および図１９の一部を拡大した部分拡大断面図であり、図２０には、メモリセル領域１Ａの一部が拡大して示してあり、図２１には、キャパシタ形成領域１Ｃの一部が拡大して示してある。
【００９４】
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなるが、図面を見やすくするために、図１７〜図１９では、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示している。従って、実際には、図２０および図２１に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとの積層膜からなる。ステップＳ７において、図１７〜図２１に示されるように、絶縁膜５は、半導体基板１（ｐ型ウエルＰＷおよび素子分離領域２を含む）の主面（表面）と制御ゲート電極ＣＧの表面（側面および上面）と下部電極ＬＥの表面（側面および上面）とに形成される（但し制御ゲート電極ＣＧの下部と下部電極ＬＥの下部とには絶縁膜５は形成されない）。また、成膜工程上、素子分離領域２上にも絶縁膜５が形成されることが一般的であるが、素子分離領域２上には絶縁膜５が形成されなくともよい。
【００９５】
絶縁膜５のうち、酸化シリコン膜５ａ，５ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜５ｂは、例えばＣＶＤ法により形成することができる。
【００９６】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜５ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
【００９７】
絶縁膜５を形成するには、例えば、まず、半導体基板１（ｐ型ウエルＰＷ）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上と下部電極ＬＥの表面（側面および上面）上とに酸化シリコン膜５ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをＣＶＤ法で堆積し、更に窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる。
【００９８】
酸化シリコン膜５ａの厚みは、例えば３〜６ｎｍ程度とすることができ、窒化シリコン膜５ｂの厚みは、例えば５〜１０ｎｍ程度とすることができ、酸化シリコン膜５ｃの厚みは、例えば４〜７ｎｍ程度とすることができる。最後の酸化膜（絶縁膜５のうちの最上層の酸化シリコン膜５ｃ）は、例えば窒化膜（絶縁膜５のうちの中間層の窒化シリコン膜５ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００９９】
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有し、また、キャパシタ形成領域１Ｃに形成された絶縁膜５は、容量素子ＣＰの容量絶縁膜（誘電体膜）として機能する。
【０１００】
従って、絶縁膜５は、メモリトランジスタの電荷保持（電荷蓄積）機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５ａ，５ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜５を、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有する積層膜とすることで達成できる。
【０１０１】
次に、図２２〜図２４に示されるように、半導体基板１の主面全面上に、すなわち絶縁膜５上に、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂにおいては制御ゲート電極ＣＧを覆うように、キャパシタ形成領域１Ｃにおいては下部電極ＬＥを覆うように、シリコン膜６ａを形成（堆積）する（図７のステップＳ８）。それから、図２５〜図２７に示されるように、半導体基板１の主面全面上に、すなわちシリコン膜６ａ上に、シリコン膜６ｂを形成（堆積）する（図７のステップＳ９）。なお、図２２〜図２７および以降の図２８〜図４４でも、上記図１７〜図１９と同様に、図面を見易くするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示している。
【０１０２】
シリコン膜６ａは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６ａの厚さ（堆積膜厚）ｔ１は、好ましくは１０〜３０ｎｍ程度とすることができる。成膜時はシリコン膜６ａをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１０３】
シリコン膜６ｂは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６ｂの厚さ（堆積膜厚）ｔ２は、好ましくは２０〜４０ｎｍ程度とすることができる。成膜時はシリコン膜６ｂをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。理由は後述するが、シリコン膜６ａの厚さ（堆積膜厚）ｔ１よりも、シリコン膜６ｂの厚さ（堆積膜厚）ｔ２を厚くすること（すなわちｔ１＜ｔ２）が好ましい。
【０１０４】
シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜は、メモリゲート電極ＭＧ形成用と上部電極ＵＥ形成用とを兼ねた導電体膜である。ここで、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜を積層膜６と称することとする。
【０１０５】
ステップＳ８で形成されたシリコン膜６ａは、ノンドープ（アンドープ）のシリコン膜であり、シリコン膜６ａの成膜時に、シリコン膜６ａには、不純物は意図的には導入（添加、ドープ）しない。このため、ステップＳ８のシリコン膜６ａの形成（堆積）工程では、シリコン膜６ａの成膜用のガスがドーピングガス（不純物添加用のガス）を含まないようにする。また、ステップＳ８のシリコン膜６ａの形成（堆積）工程の後で行う種々のイオン注入工程（例えば後述のステップＳ１３，Ｓ１５のイオン注入工程）では、シリコン膜６ａにできるだけ不純物イオンが導入（注入）されないようにすることが好ましい。
【０１０６】
一方、ステップＳ９で形成されたシリコン膜６ｂは、不純物が導入（ドープ）されたシリコン膜であり、シリコン膜６ｂには、不純物が意図的に導入（添加、ドープ）されて低抵抗率とされている。シリコン膜６ｂに不純物を導入する手法としては、シリコン膜６ｂの成膜時にシリコン膜６ｂに不純物を導入する（すなわち不純物が導入されているシリコン膜６ｂをステップＳ９で堆積させる）ことが好ましく、この場合、シリコン膜６ｂの成膜用のガスにドーピングガス（不純物添加用のガス）を含ませればよい。これにより、ノンドープのシリコン膜６ａと、不純物が導入されたシリコン膜６ｂとの積層膜を得ることができる。シリコン膜６ｂに導入した不純物は、ｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）が好ましいため、シリコン膜６ｂは、好ましくは、ｎ型ポリシリコン膜（ｎ型のドープトポリシリコン膜）である。
【０１０７】
このようにして、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃを含む半導体基板１の主面に、シリコン膜６ａ，６ｂの積層膜６が形成される。シリコン膜６ａ，６ｂを成膜した段階で、シリコン膜６ａは、ノンドープのシリコン膜として形成されているのに対して、シリコン膜６ｂは、ｎ型不純物が導入されたシリコン膜として形成されているので、シリコン膜６ｂの不純物濃度はシリコン膜６ａの不純物濃度よりも高く、かつ、シリコン膜６ｂの抵抗率（比抵抗）はシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。
【０１０８】
次に、フォトリソグラフィ法を用いて、メモリゲートシャント領域１Ｂにおけるメモリゲート電極ＭＧのコンタクト部ＭＧａ形成予定領域のシリコン膜６ｂ上と、キャパシタ形成領域１Ｃにおける上部電極ＵＥ形成予定領域のシリコン膜６ｂ上とに、レジストパターンとしてフォトレジストパターンＲＰ１を形成する。ここで、図２６に示されるように、メモリゲートシャント領域１Ｂにおいてメモリゲート電極ＭＧのコンタクト部ＭＧａ形成予定領域に形成されたフォトレジストパターンＲＰ１を、符号ＲＰ１ａを付してフォトレジストパターンＲＰ１ａと称することとする。また、図２７に示されるように、キャパシタ形成領域１Ｃにおいて上部電極ＵＥ形成予定領域に形成されたフォトレジストパターンＲＰ１を、符号ＲＰ１ｂを付してフォトレジストパターンＲＰ１ｂと称することとする。従って、フォトレジストパターンＲＰ１ａとフォトレジストパターンＲＰ１ｂとは、同工程（すなわち同じフォトリソグラフィ工程）で形成された同層のフォトレジストパターンＲＰ１で構成されているが、互いに分離されている。
【０１０９】
次に、図２８〜図３０に示されるように、異方性エッチング技術によりシリコン膜６ｂおよびシリコン膜６ａをエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図７のステップＳ１０）。このステップＳ１０のエッチバック工程の後、フォトレジストパターンＲＰ１（すなわちフォトレジストパターンＲＰ１ａ，ＲＰ１ｂ）は除去される。図２８〜図３０は、フォトレジストパターンＲＰ１を除去する前の段階が示されている。
【０１１０】
ステップＳ１０のエッチバック工程では、積層膜６の堆積膜厚の分だけ積層膜６（すなわちシリコン膜６ｂおよびシリコン膜６ａ）を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に絶縁膜５を介して積層膜６をサイドウォールスペーサ状に残し、フォトレジストパターンＲＰ１の下に積層膜６を残し、他の領域の積層膜を除去する。これにより、図２８に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜５を介してサイドウォールスペーサに残存した積層膜６により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存した積層膜６により、シリコンスペーサＳＰ１が形成される。このシリコンスペーサＳＰ１は、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。
【０１１１】
また、ステップＳ１０のエッチバック工程では、フォトレジストパターンＲＰ１（すなわちフォトレジストパターンＲＰ１ａ，ＲＰ１ｂ）がエッチングマスクとして機能するため、図３０に示されるように、キャパシタ形成領域１Ｃにおいて、フォトレジストパターン（第１レジストパターン）ＲＰ１ｂの下に、エッチングされずに残存した積層膜６により、上部電極ＵＥが形成される。従って、上部電極ＵＥは、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜６により形成される。また、図２９に示されるように、メモリゲートシャント領域１Ｂにおいて、フォトレジストパターンＲＰ１ａの下に、エッチングされずに残存した積層膜６により、コンタクト部ＭＧａが形成される。ステップＳ１０のエッチバック工程は異方性エッチングであるため、形成されたコンタクト部ＭＧａは、フォトレジストパターンＲＰ１ａと同様のパターン形状（平面形状）を有し、また、形成された上部電極ＵＥは、フォトレジストパターンＲＰ１ｂと同様のパターン形状（平面形状）を有している。
【０１１２】
ステップＳ１０で形成されたメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜５が介在しており、このメモリゲート電極ＭＧは、絶縁膜５に接するシリコン膜６ａと、シリコン膜６ａを介して絶縁膜５から離間するシリコン膜６ｂとで形成されている。
【０１１３】
ステップＳ１０のエッチバック工程を行った段階で、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）とシリコンスペーサＳＰ１と上部電極ＵＥとで覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。積層膜６の堆積膜厚（すなわちシリコン膜６ａの堆積膜厚とシリコン膜６ｂの堆積膜厚との合計）によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ８，Ｓ９で堆積するシリコン膜６ａ，６ｂの合計の堆積膜厚（すなわちｔ１＋ｔ２）を調整することで、メモリゲート長を調整することができる。
【０１１４】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図７のステップＳ１１）。その後、このフォトレジストパターンを除去する。図３１および図３２には、この段階が示されている。
【０１１５】
ステップＳ１１のエッチング工程により、図３１および図３２に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０１１６】
次に、図３３〜図３５に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図７のステップＳ１２）。この際、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、キャパシタ形成領域１Ｃにおいて、上部電極ＵＥの下に位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。キャパシタ形成領域１Ｃにおいて、上部電極ＵＥの下に残存した絶縁膜５が、容量素子ＣＰの容量絶縁膜ＤＥとなる。
【０１１７】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ）に導入（ドーピング）することで、ｎ−型半導体領域（不純物拡散層）７ａ，７ｂを形成する（図７のステップＳ１３）。
【０１１８】
この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能することができる。ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１９】
次に、図３６〜図３８に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上に、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷを形成する（図７のステップＳ１４）。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上に選択的にこの絶縁膜を残して、側壁絶縁膜ＳＷを形成することができる。図３８に示されるように、側壁絶縁膜ＳＷは、上部電極ＵＥの側壁（側面）上にも形成され得る。
【０１２０】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとそれらの側壁上の側壁絶縁膜ＳＷとをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ）に導入（ドーピング）することで、高不純物濃度のｎ＋型半導体領域（不純物拡散層）８ａ，８ｂを形成する（図７のステップＳ１５）。
【０１２１】
この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１２２】
ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、制御トランジスタ（選択トランジスタ）のドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０１２３】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ（ｎ−型半導体領域７ａ，７ｂおよびｎ＋型半導体領域８ａ，８ｂ）に導入された不純物を活性化するための熱処理である活性化アニールを行う（図７のステップＳ１６）。
【０１２４】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成される。
【０１２５】
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、ｎ＋型半導体領域８ａ，８ｂの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面（側壁絶縁膜ＳＷで覆われていない部分）と上部電極ＵＥの上面（側壁絶縁膜ＳＷで覆われていない部分）と下部電極ＬＥの上面（容量絶縁膜ＤＥおよび上部電極ＵＥで覆われていない部分）とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
【０１２６】
次に、図３９〜図４１に示されるように、サリサイド技術を用いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａ，８ｂおよび上部電極ＵＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する（図７のステップＳ１７）。金属シリサイド層１１を形成したことにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。
【０１２７】
まず、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上面（表面）上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、金属膜（図示せず）を形成（堆積）する。この金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板１に対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上層部分（表層部分）を上記金属膜と反応させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１１が形成される。金属シリサイド層１１は、例えばコバルトシリサイド層（上記金属膜がコバルト膜の場合）またはニッケルシリサイド層（上記金属膜がニッケル膜の場合）とすることができる。その後、未反応の上記金属膜を除去する。図３９〜図４１にはこの段階の断面図が示されている。また、図４１の断面図では示されないが、下部電極ＬＥの上面のうち、上部電極ＵＥおよび容量絶縁膜ＤＥの積層パターンで覆われていない領域には、金属シリサイド層１１が形成され得る。
【０１２８】
次に、図４２〜４４に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）１２を形成（堆積）する。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
【０１２９】
次に、フォトリソグラフィ法を用いて絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
【０１３０】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１３１】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１２上に、バリア導体膜１３ａを形成する。このバリア導体膜１３ａは、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜１３ａ上にタングステン膜などからなる主導体膜１３ｂをコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
【０１３２】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１１）の一部、下部電極ＬＥ（の表面上の金属シリサイド層１１）の一部、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部などが露出される。
【０１３３】
なお、図４２においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図４３においては、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）が、コンタクトホールＣＮＴ（このコンタクトホールＣＮＴをコンタクトホールＣＮＴ１と称する）の底部で露出して、そのコンタクトホールＣＮＴ１を埋めるプラグＰＧ（このプラグＰＧをプラグＰＧ１と称する）と電気的に接続された断面が示されている。また、図４４においては、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１３４】
次に、上記図１〜図３に示されるように、プラグＰＧが埋め込まれた絶縁膜１２上に配線（配線層）Ｍ１を形成する。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１３５】
まず、上記図１〜図３に示されるように、プラグＰＧが埋め込まれた絶縁膜１２上に絶縁膜（層間絶縁膜）１４を形成してから、この絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝（絶縁膜１４において配線Ｍ１が埋め込まれる溝）を形成する。それから、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１４上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。配線Ｍ１は、絶縁膜１４の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、上記図１〜図３では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１３６】
配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ（のコンタクト部ＭＧａ）、上部電極ＵＥあるいは下部電極ＬＥなどと電気的に接続される。
【０１３７】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１３８】
次に、本実施の形態の特徴と効果について、より詳細に説明する。
【０１３９】
まず、第１の比較例の半導体装置について説明する。図４５および図４６は、第１の比較例の半導体装置の要部断面図であり、本実施の形態の上記図１および図２にそれぞれ相当するものである。
【０１４０】
図４５および図４６に示される第１の比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板１０１のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１は、ｎ型不純物が導入されて低抵抗率とされたｎ型ポリシリコン膜１０４の単体膜により形成されている。メモリゲート電極ＭＧ１０１は、ポリシリコン膜１０６の単体膜により形成されている。ｐ型ウエルＰＷ１０１には、ソース領域として機能する半導体領域が、ｎ−型半導体領域１０７ａとそれよりも高不純物濃度のｎ＋型半導体領域１０８ａとにより形成され、ドレイン領域として機能する半導体領域が、ｎ−型半導体領域１０７ｂとそれよりも高不純物濃度のｎ＋型半導体領域１０８ｂとにより形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の互いに隣接する側とは反対側の側壁上には側壁絶縁膜ＳＷ１０１が形成されている。また、ｎ＋型半導体領域１０８ａ，１０８ｂ、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の上部には金属シリサイド層１１１が形成されている。
【０１４１】
このような構造の第１の比較例の半導体装置は、次のような課題を有している。
【０１４２】
メモリゲート電極ＭＧ１０１はポリシリコン膜１０６の単体膜により形成されているが、メモリゲート電極ＭＧ１０１は、メモリセルアレイ（アレイ状に配列した複数のメモリセル）を形成する際に、長い配線（メモリゲート電極同士を接続する配線）を兼ねるため、低抵抗率であることが望まれる。この観点では、メモリゲート電極ＭＧ１０１を構成するポリシリコン膜１０６を、ｎ型不純物を導入して低抵抗率とされたｎ型のドープトポリシリコン膜とすることが好ましい。
【０１４３】
しかしながら、メモリ素子としての観点からは、メモリゲート電極ＭＧ１０１を構成するポリシリコン膜１０６の不純物濃度を低くすることが望ましい。これは、メモリゲート電極ＭＧ１０１の不純物濃度が少ない方が、絶縁膜１０５に隣接するメモリゲート電極ＭＧ１０１の空乏化により、電荷保持時の絶縁膜１０５近傍のメモリゲート電極ＭＧ１０１における電界が緩和される。これにより、電荷蓄積層（第１の比較例の半導体装置の場合は絶縁膜１０５中の窒化シリコン膜に対応し、本実施の形態の半導体装置の場合は窒化シリコン膜５ｂに対応する）からメモリゲート電極ＭＧ１０１に電荷が移動しにくくなり、データが反転する現象を抑制できるため、データ保持（データリテンション）特性の面で有利だからである。
【０１４４】
このため、メモリゲート電極ＭＧ１０１を構成するポリシリコン膜１０６にノンドープのポリシリコン膜を用いれば、不揮発性メモリのデータ保持特性を向上することができる。しかしながら、その反面、ノンドープのポリシリコン膜１０６の単体膜でメモリゲート電極ＭＧ１０１を形成すると、メモリゲート電極ＭＧ１０１全体が高抵抗率となってしまうため、不揮発性メモリを有する半導体装置の性能を低下させる可能性がある。
【０１４５】
また、メモリゲート電極ＭＧ１０１の上部にサリサイド技術を用いて金属シリサイド層１１１を形成することで、メモリゲート電極ＭＧ１０１の抵抗を低下させることが考えられる。しかしながら、図４６に示されるように、メモリゲート電極ＭＧ１０１のコンタクト部ＭＧ１０１ａ（本実施の形態のコンタクト部ＭＧａに相当する部分）には段差があるため、コンタクト部ＭＧ１０１ａの段差の側壁（側面）上に側壁絶縁膜ＳＷ１０１（この側壁絶縁膜ＳＷ１０１を側壁絶縁膜ＳＷ１０１ａと称する）が形成される。このため、メモリゲート電極ＭＧ１０１の上部に金属シリサイド層１１１をサリサイド技術で形成したとしても、コンタクト部ＭＧ１０１ａ上に形成された金属シリサイド層１１１は、側壁絶縁膜ＳＷ１０１ａで分断され、コンタクト部ＭＧ１０１ａの段差の側壁上と側壁絶縁膜ＳＷ１０１ａの下部とには金属層１１１は形成されない。このため、メモリゲート電極ＭＧ１０１を構成するポリシリコン膜１０６をノンドープのポリシリコン膜で形成した場合には、サリサイド技術で金属シリサイド層１１１を形成したとしても、金属シリサイド層１１１が形成されずに低抵抗化の効果を得にくい高抵抗領域ＲＧ１０１がコンタクト部ＭＧ１０１ａに発生する。
【０１４６】
この高抵抗領域ＲＧ１０１は、絶縁膜１０５を介して制御ゲート電極ＣＧ１０１に隣接する領域に発生する。コンタクト部ＭＧ１０１ａ以外の領域のメモリゲート電極ＭＧ１０１は、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されているが、このサイドウォールスペーサ状のメモリゲート電極ＭＧ１０１は、コンタクト部ＭＧ１０１ａのこの高抵抗領域ＲＧ１０１に一体的に連結されるため、コンタクト部ＭＧ１０１ａに高抵抗領域ＲＧ１０１が存在すると、メモリゲート電極ＭＧの抵抗を高めてしまう。これは、不揮発性メモリを有する半導体装置の性能を低下させる可能性がある。
【０１４７】
それに対して、本実施の形態では、上記図１、図２および図４にも示されるように、メモリゲート電極ＭＧを、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜により形成している。このため、メモリゲート電極ＭＧにおいて、シリコン膜６ａおよびシリコン膜６ｂを、それぞれシリコン領域（第１シリコン領域および第２シリコン領域）とみなすことができる。そして、メモリゲート電極ＭＧは、絶縁膜５に隣接する領域（第１シリコン領域）がシリコン膜６ａで構成され、その領域（シリコン膜６ａで構成された領域、第１シリコン領域）を介して絶縁膜５から離間する領域（第２シリコン領域）が、シリコン膜６ｂで構成された状態となっている。従って、メモリゲート電極ＭＧにおいて、シリコン膜６ａを、絶縁膜５に隣接する領域（第１シリコン領域）とみなすことができ、シリコン膜６ｂを、シリコン膜６ａで構成された前記領域（第１シリコン領域）を介して絶縁膜５から離間する領域（第２シリコン領域）とみなすことができる。
【０１４８】
シリコン膜６ａ，６ｂの位置を具体的に説明すると、メモリゲート電極ＭＧのシリコン膜６ｂ（第２シリコン領域）と半導体基板１（のｐ型ウエルＰＷ）との間に、絶縁膜５とメモリゲート電極ＭＧのシリコン膜６ａ（第１シリコン領域）とが介在し、メモリゲート電極ＭＧのシリコン膜６ｂ（第２シリコン領域）と制御ゲート電極ＣＧとの間には、絶縁膜５とメモリゲート電極ＭＧのシリコン膜６ａ（第１シリコン領域）とが介在している。メモリゲート電極ＭＧのシリコン膜６ｂ（第２シリコン領域）は、絶縁膜５に接していない。
【０１４９】
そして、本実施の形態では、シリコン膜６ａをノンドープのシリコン膜で形成し、シリコン膜６ｂを、不純物が導入（ドープ）されたシリコン膜で形成している。メモリゲート電極ＭＧにおける絶縁膜５に隣接する領域（第１シリコン領域）をノンドープのシリコン膜６ａで形成しているため、メモリゲート絶縁膜（ここでは絶縁膜５）に隣接する領域（すなわちシリコン膜６ａ）は、不純物濃度が低くなっている。このため、メモリゲート絶縁膜（ここでは絶縁膜５）に隣接する領域（すなわちシリコン膜６ａ）の不純物濃度が低いことで、電荷保持時のメモリゲート絶縁膜（ここでは絶縁膜５）近傍のメモリゲート電極ＭＧにおける電界が緩和され、電荷蓄積層（ここでは窒化シリコン膜５ｂ）からメモリゲート電極ＭＧに電荷が移動しにくくなり、不揮発性メモリのデータ保持特性を向上させることができる。
【０１５０】
更に、本実施の形態では、メモリゲート電極ＭＧにおいて、シリコン膜６ａで構成された領域（第１シリコン領域）を介して絶縁膜５から離間する領域（第２シリコン領域）は、不純物が導入（ドープ）されたシリコン膜６ｂで形成しているため、不純物濃度が高く、低抵抗率の状態となっている。このため、メモリゲート電極ＭＧを低抵抗化することができ、不揮発性メモリの動作速度を向上させることができる。また、メモリゲート電極ＭＧは、メモリセルアレイ（アレイ状に配列した複数のメモリセル）を形成する際に、長い配線（メモリゲート電極ＭＧの延在方向に並んだ複数のメモリセルのメモリゲート電極ＭＧ同士を接続する配線）を兼ねるが、この配線も低抵抗化することができるため、不揮発性メモリの動作速度を向上させることができる。従って、不揮発性メモリの性能を向上させることができる。
【０１５１】
また、メモリゲート電極ＭＧの上部にサリサイド技術を用いて金属シリサイド層１１を形成することで、メモリゲート電極ＭＧの抵抗を低下させることができるが、この場合、図２に示されるように、メモリゲート電極ＭＧのコンタクト部ＭＧａには段差があるため、コンタクト部ＭＧａの段差の側壁（側面）上に側壁絶縁膜ＳＷ（この側壁絶縁膜ＳＷを側壁絶縁膜ＳＷａと称する）が形成される。このため、メモリゲート電極ＭＧの上部に金属シリサイド層１１をサリサイド技術で形成したとしても、コンタクト部ＭＧａ上に形成された金属シリサイド層１１は、側壁絶縁膜ＳＷａで分断され、コンタクト部ＭＧａの段差の側壁上と側壁絶縁膜ＳＷａの下部とには金属シリサイド層１１は形成されない。しかしながら、本実施の形態では、シリコン膜６ｂを不純物が導入（ドープ）されたシリコン膜としているため、シリコン膜６ｂは低抵抗率とすることができる。このため、本実施の形態では、たとえコンタクト部ＭＧａの段差の側壁上と側壁絶縁膜ＳＷａの下部とに金属シリサイド層１１が形成されなくとも、シリコン膜６ｂが低抵抗率となっているため、上記図４６の第１の比較例の半導体装置のように上記高抵抗領域ＲＧ１０１が発生するのを抑制または防止することができる。従って、メモリゲート電極ＭＧに高抵抗部分が生じるのを抑制または防止でき、不揮発性メモリの動作速度を向上して不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１５２】
このように、本実施の形態では、メモリゲート電極ＭＧをシリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜により形成し、シリコン膜６ａをノンドープのシリコン膜とすることで、不揮発性メモリのデータ保持特性を向上させ、シリコン膜６ｂを不純物が導入（ドープ）されたシリコン膜とすることで、メモリゲート電極ＭＧの抵抗を低下させている。これにより、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１５３】
また、電荷蓄積層（ここでは窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を抑制してデータ保持特性を向上させる観点からは、図２２〜２４に示されているシリコン膜６ａの厚さ（堆積膜厚）ｔ１は１０ｎｍ以上であることが好ましい。シリコン膜６ａの厚さｔ１を１０ｎｍ以上（すなわちｔ１≧１０ｎｍ）とすることで、上記現象を的確に抑制してデータ保持特性を的確に向上させることができる。厚さｔ１は、製造後の本実施の形態の不揮発性メモリセルを示す図１においては、制御ゲート電極ＣＧとシリコン膜６ｂとの間に形成されたシリコン膜６ａのメモリゲート電極ＭＧのゲート長方向の厚さ（膜厚）に相当する。また、メモリゲート電極ＭＧの低抵抗化を図る観点からは、図２５〜２７に示されているシリコン膜６ｂの厚さ（堆積膜厚）ｔ２は２０ｎｍ以上（すなわちｔ２≧２０ｎｍ）とすることが好ましい。厚さｔ２は、製造後の本実施の形態の不揮発性メモリセルを示す図１においては、シリコン膜６ｂの下面でシリコン膜６ａに接する領域のメモリゲート電極ＭＧのゲート長方向の厚さ（膜厚）に相当する。
【０１５４】
また、シリコン膜６ａの厚さｔ１とシリコン膜６ｂの厚さｔ２との合計によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるため、シリコン膜６ａとシリコン膜６ｂとの合計の厚さ（すなわちｔ１＋ｔ２）は、最適なメモリゲート長を得られる寸法に設計される。そして、最適なメモリゲート長に相当する上記合計の厚さ（すなわちｔ１＋ｔ２）をシリコン膜６ａの厚さｔ１とシリコン膜６ｂの厚さｔ２とに配分する際に、半分より多くをシリコン膜６ｂの厚さｔ２に配分し、残りをシリコン膜６ａの厚さｔ１に配分することが好ましい。すなわち、シリコン膜６ａの厚さ（堆積膜厚）ｔ１よりも、シリコン膜６ｂの厚さ（堆積膜厚）ｔ２を厚くすること（すなわちｔ１＜ｔ２）が好ましい。シリコン膜６ａとシリコン膜６ｂとの合計の厚さ（すなわちｔ１＋ｔ２）に占めるシリコン膜６ｂの厚みｔ２の割合が大きいほど、ゲート電極ＭＧの低抵抗化を図る上で有利となるため、シリコン膜６ａの厚さ（堆積膜厚）ｔ１よりも、シリコン膜６ｂの厚さ（堆積膜厚）ｔ２を厚く（すなわちｔ１＜ｔ２）することで、ゲート電極ＭＧを効率的に低抵抗化することができる。また、シリコン膜６ａの厚さｔ１をシリコン膜６ｂの厚さｔ２よりも薄く（すなわちｔ１＜ｔ２）しても、上述のようにシリコン膜６ａの厚さｔ１を１０ｎｍ以上（すなわちｔ１≧１０ｎｍ）としておけば、データ保持特性の向上効果を的確に得ることができる。このため、製造後の本実施の形態の不揮発性メモリセルを示す図１において、ｔ１＜ｔ２の関係が成り立つことが好ましい。
【０１５５】
また、本実施の形態では、同じ半導体基板１に不揮発性メモリ（のメモリセルＭＣ）と容量素子ＣＰとが形成（混載）されている。容量素子ＣＰの下部電極ＬＥは、制御ゲート電極ＣＧと同層のシリコン膜４により形成されている。容量素子ＣＰの容量絶縁膜ＤＥは、メモリトランジスタのメモリゲート絶縁膜（メモリセル領域１Ａの絶縁膜５）と同層の絶縁膜５により形成されている。容量素子ＣＰの上部電極ＵＥは、メモリゲート電極ＭＧと同層のシリコン膜６ａ，６ｂにより形成されている。すなわち、メモリゲート電極ＭＧと上部電極ＵＥとは、いずれも、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜により形成されている。換言すれば、上記積層膜６（シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜）を、メモリトランジスタのメモリゲートＭＧと容量素子ＣＰの上部電極ＵＥとに使用している。但し、メモリゲートＭＧを構成する積層膜６と、上部電極ＵＥを構成する積層膜６とは、上記ステップＳ８，Ｓ９でシリコン膜６ａ，６ｂを形成した段階では一体化されていたが、上記ステップＳ１０で分離されるため、製造された半導体装置においては分離されている。
【０１５６】
本実施の形態とは異なり、上記図４５および図４６の第１の比較例の半導体装置のように、メモリゲート電極ＭＧ１０１をポリシリコン膜１０６の単体膜により形成した場合には、容量素子の上部電極（上部電極ＵＥに相当するもの）もポリシリコン膜１０６の単体膜により形成されることになる。容量素子の電極は低抵抗であることが好ましいため、容量素子の上部電極を構成するポリシリコン膜１０６を高不純物濃度のドープトポリシリコン膜にしようとすると、メモリゲート電極ＭＧ１０１を構成するポリシリコン膜１０６も高不純物濃度のポリシリコン膜となるため、データ保持特性の面で不利となる。
【０１５７】
それに対して、本実施の形態では、容量素子ＣＰの上部電極ＵＥは、上記図３にも示されるように、シリコン膜６ａとシリコン膜６ａ上のシリコン膜６ｂとの積層膜により形成している。このうち、シリコン膜６ａは、ノンドープのシリコン膜からなり、シリコン膜６ｂは、不純物が導入（ドープ）されたシリコン膜からなる。上部電極ＵＥの下層部分（下層領域）はノンドープのシリコン膜６ａで構成されているが、上部電極ＵＥの上層部分（上層領域）を、不純物が導入（ドープ）されて低抵抗率とされたシリコン膜６ｂで構成することで、上部電極ＵＥの抵抗を低減することができる。これにより、不揮発性メモリとともに容量素子ＣＰを有する半導体装置の性能を向上させることができる。
【０１５８】
また、上部電極ＵＥの上部にサリサイド技術を用いて金属シリサイド層１１を形成することで、上部電極ＵＥの抵抗を低下させることができるが、この場合、図３に示されるように、下地の下部電極ＬＥを反映して上部電極ＵＥには段差があるため、上部電極ＵＥの段差の側壁（側面）上に側壁絶縁膜ＳＷ（この側壁絶縁膜ＳＷを側壁絶縁膜ＳＷｂと称する）が形成される。このため、上部電極ＵＥの上部に金属シリサイド層１１をサリサイド技術で形成したとしても、上部電極ＵＥ上に形成された金属シリサイド層１１は、側壁絶縁膜ＳＷｂで分断され、上部電極ＵＥの段差の側壁上と側壁絶縁膜ＳＷｂの下部とには金属シリサイド層１１は形成されない。しかしながら、本実施の形態では、シリコン膜６ｂを不純物が導入（ドープ）されたシリコン膜としているため、シリコン膜６ｂは低抵抗率とすることができる。このため、本実施の形態では、たとえ上部電極ＵＥの段差の側壁上と側壁絶縁膜ＳＷｂの下部とに金属シリサイド層１１が形成されなくとも、シリコン膜６ｂが低抵抗率となっているため、シリコン膜６ｂ自身の低抵抗率化により、上部電極ＵＥに高抵抗領域が発生するのを防止することができる。このため、不揮発性メモリとともに容量素子ＣＰを有する半導体装置の性能を向上させることができる。
【０１５９】
図４７は、第２の比較例の半導体装置の要部断面図であり、本実施の形態の上記図１に相当するものである。
【０１６０】
図４７に示される第２の比較例の半導体装置は、メモリゲート電極ＭＧ２０１の構成が、上記図４５の第１の比較例の半導体装置と異なっている。それ以外は、図４７に示される第２の比較例の半導体装置は、上記図４５の第１の比較例の半導体装置とほぼ同様の構造を有しているので、ここではメモリゲート電極ＭＧ２０１以外の説明は省略する。
【０１６１】
図４７に示される第２の比較例の半導体装置は、メモリゲート電極ＭＧ２０１が、ノンドープのポリシリコン膜１０６ａと、不純物が導入（ドープ）されて低抵抗率とされたドープトポリシリコン膜１０６ｂとで形成されている。このメモリゲート電極ＭＧ２０１は、次のようにして形成される。
【０１６２】
ｐ型ウエルＰＷ１０１上に絶縁膜１０３を介して制御ゲート電極ＣＧ１０１を形成してから、半導体基板１０１の主面と制御ゲート電極ＣＧ１０１の表面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜１０５を形成する。それから、絶縁膜１０５上に制御ゲート電極ＣＧ１０１を覆うようにノンドープのポリシリコン膜１０６ａを形成してから、このポリシリコン膜１０６ａを異方性エッチング技術によりエッチバックすることで、制御ゲート電極ＣＧ１０１の側壁上に絶縁膜１０５を介してポリシリコン膜１０６ａをサイドウォールスペーサ状に残し、他の領域のポリシリコン膜１０６ａを除去する。それから、絶縁膜１０５上にポリシリコン膜１０６ａを覆うように、不純物が導入（ドープ）されたドープトポリシリコン膜１０６ｂを形成してから、このドープトポリシリコン膜１０６ｂを異方性エッチング技術によりエッチバックする。このエッチバックにより、制御ゲート電極ＣＧ１０１の側壁上に絶縁膜１０５およびポリシリコン膜１０６ａを介してドープトポリシリコン膜１０６ｂをサイドウォールスペーサ状に残し、他の領域のドープトポリシリコン膜１０６ｂを除去する。これにより、ノンドープのポリシリコン膜１０６ａとドープトポリシリコン膜１０６ｂとからなるメモリゲート電極ＭＧ２０１が、制御ゲート電極ＣＧ１０１の側壁上に絶縁膜１０５を介して形成される。
【０１６３】
このように、図４７に示される第２の比較例の半導体装置では、ノンドープのポリシリコン膜１０６ａを堆積してこのポリシリコン膜１０６ａをエッチバックしてから、ドープトポリシリコン膜１０６ｂを堆積してこのドープトポリシリコン膜１０６ｂをエッチバックすることで、メモリゲート電極ＭＧ２０１を形成している。このため、メモリゲート電極ＭＧ２０１の下面（絶縁膜１０５に接する下面）は、制御ゲート電極ＣＧに近い側がノンドープのポリシリコン膜１０６ａで構成され、ソース領域（ｎ−型半導体領域１０７ａおよびｎ＋型半導体領域１０８ａ）に近い側はドープトポリシリコン膜１０６ｂで構成された状態となっている。
【０１６４】
このような第２の比較例の半導体装置は、次のような課題を有している。
【０１６５】
ポリシリコン膜１０６ａをエッチバックする際に、メモリゲート絶縁膜として使用される部分の絶縁膜１０５（すなわちメモリゲート電極ＭＧ２０１のうちのドープトポリシリコン膜１０６ｂで構成される部分の下部に位置する予定の絶縁膜１０５）が露出されるため、オーバーエッチングによりダメージを受ける可能性がある。絶縁膜１０５にこのエッチングダメージが残ったままでドープトポリシリコン膜１０６ｂを堆積してこのシリコン膜１０６ｂをエッチバックすることでメモリゲート電極ＭＧ２０１を形成した場合には、エッチングダメージが残った絶縁膜１０５がメモリゲート電極ＭＧ２０１の下部に位置してメモリゲート絶縁膜として使用されるため、不揮発性メモリの信頼性を低下させる可能性がある。
【０１６６】
そこで、ノンドープのポリシリコン膜１０６ａを堆積してこのポリシリコン膜１０６ａをエッチバックした後で、ドープトポリシリコン膜１０６ｂを堆積する前に、エッチングダメージを受けた絶縁膜１０５のダメージを回復するための再酸化処理を行うことが考えられる。図４８は、上記第２の比較例の半導体装置を製造する際に、この再酸化処理を行った場合の要部断面図であり、上記図４７と同じ領域が示されている。
【０１６７】
この再酸化処理を行うことにより、露出する絶縁膜１０５の表面が再酸化されることにより、メモリゲート絶縁膜（メモリゲート電極ＭＧ３０１の下部の絶縁膜１０５）におけるエッチングダメージの改善を図ることができるが、この再酸化処理によってポリシリコン膜１０６ａの表面が酸化されて薄い酸化膜（酸化シリコン膜）１０６ｃが形成される。この酸化膜１０６ｃを除去してからドープトポリシリコン膜１０６ｂを形成しようとすると、酸化膜１０６ｃを除去する際に絶縁膜１０５の一部もエッチングされてしまうので、これを防止するためには、酸化膜１０６ｃは除去せずに、ドープトポリシリコン膜１０６ｂを形成することになる。このため、ポリシリコン膜１０６ａとドープトポリシリコン膜１０６ｂとの間に酸化膜１０６ｃ介在し、この状態でメモリゲート電極ＭＧ３０１が形成されることになり、それが図４８に示されている。
【０１６８】
この場合（図４８の場合）には、メモリゲート電極ＭＧ３０１において、ポリシリコン膜１０６ａとドープトポリシリコン膜１０６ｂとの間に酸化膜１０６ｃが介在するため、ポリシリコン膜１０６ａとドープトポリシリコン膜１０６ｂとは、直接接しないため、直接導通が取れない。このため、サリサイド技術でメモリゲート電極ＭＧ３０１の上部に形成した金属シリサイド層１１１を介して、ポリシリコン膜１０６ａとドープトポリシリコン膜１０６ｂとが電気的に接続する必要がある。しかしながら、この場合、メモリゲート電極ＭＧ３０１におけるポリシリコン膜１０６ａで構成される部分とドープトポリシリコン膜１０６ｂで構成される部分とが金属シリサイド層１１１を介して電気的に接続される構成のため、電気的接続の信頼性が低くなり、また、メモリゲート電極ＭＧ３０１の抵抗が高くなりやすい。また、メモリゲート電極ＭＧ３０１を形成するのに、ノンドープのポリシリコン膜１０６ａの堆積工程、ポリシリコン膜１０６ａのエッチバック工程、絶縁膜１０５の再酸化工程（この際に酸化膜１０６ｃが形成される）、ドープトポリシリコン膜１０６ｂの堆積工程およびドープトポリシリコン膜１０６ｂのエッチバック工程が必要なため、半導体装置の製造工程数が増大し、半導体装置のスループットが低下してしまう。また、ノンドープのポリシリコン膜１０６ａを堆積してこのポリシリコン膜１０６ａをエッチバックした後で、ドープトポリシリコン膜１０６ｂを堆積する前に、エッチングダメージを受けた絶縁膜１０５のダメージを回復するための再酸化処理を行ったとしても、ダメージ回復が十分でない場合には、不揮発性メモリの信頼性の低下が懸念される。
【０１６９】
それに対して、本実施の形態では、上記ステップＳ８でシリコン膜６ａを形成（堆積）した後、シリコン膜６ａをエッチバックすることなく、上記ステップＳ９でシリコン膜６ａ上にシリコン膜６ｂを形成（堆積）し、その後、シリコン膜６ａ，６ｂの積層膜６を上記ステップＳ１０で異方性エッチング技術によりエッチバックしている。すなわち、シリコン膜６ａとシリコン膜６ｂとを連続的に成膜してから、このシリコン膜６ａ，６ｂの積層膜６を上記ステップＳ１０で異方性エッチングして、メモリゲート電極ＭＧおよび上部電極ＵＥを形成している。上記ステップＳ８，Ｓ９でシリコン膜６ａ，６ｂの積層膜６を形成してから、この積層膜６を上記ステップＳ１０でエッチバックしているため、メモリゲート絶縁膜として使用される部分の絶縁膜５（すなわちメモリゲート電極ＭＧの下部に位置する予定の絶縁膜５）は露出されず、エッチングダメージを受けることがない。このため、エッチングダメージを受けていない絶縁膜５がメモリゲート電極ＭＧの下部に位置してメモリゲート絶縁膜として機能するため、不揮発性メモリの信頼性を向上させることができる。
【０１７０】
また、本実施の形態では、上記ステップＳ８のシリコン膜６ａの堆積工程、上記ステップＳ９のシリコン膜６ｂの堆積工程および上記ステップＳ１０の積層膜６（シリコン膜６ａ，６ｂの積層膜６）のエッチバック工程により、メモリゲート電極ＭＧを形成することができるため、半導体装置の製造工程数を低減でき、半導体装置のスループットを向上することができる。
【０１７１】
また、本実施の形態では、メモリゲート電極ＭＧにおけるシリコン膜６ａで構成される部分とシリコン膜６ｂで構成される部分とが直接的に接しているため、シリコン膜６ｂの不純物濃度を高めたことによるメモリゲート電極ＭＧの抵抗低減効果を、より的確に得ることができる。
【０１７２】
また、本実施の形態では、メモリゲート電極ＭＧの下面（絶縁膜５に接する下面）は、シリコン膜６ａで構成されており、シリコン膜６ａよりも不純物濃度が高いシリコン膜６ｂは、絶縁膜５との間にシリコン膜６ａが介在するため、メモリゲート絶縁膜（メモリゲート電極ＭＧの下に位置する絶縁膜５）に接していない構造となっている。すなわち、本実施の形態では、絶縁膜５は、不純物濃度が低いシリコン膜６ａと接触するが、不純物濃度が高いシリコン膜６ｂとは接触していない。従って、不純物濃度が高いシリコン膜６ｂがメモリゲート絶縁膜（絶縁膜５）に接していない本実施の形態の方が、図４７または図４８のように不純物濃度が高いドープトポリシリコン膜１０６ｂがメモリゲート絶縁膜（絶縁膜１０５）に接している第２の比較例に比べて、電荷蓄積層（ここでは窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を、より確実に抑制できる。このため、本実施の形態では、不揮発性メモリのデータ保持特性を、より確実に向上させることができる。
【０１７３】
また、書き込み時にＳＳＩを用いた場合、メモリゲート電極ＭＧの下面に形成された電荷蓄積層（ここでは窒化シリコン膜５ｂ）の制御ゲート電極ＣＧ近傍に、注入される電子の分布のピークが形成されるため、第２の比較例の半導体装置のように、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部に、不純物濃度が低いシリコン膜６ａが形成されることが好ましいが、注入される電子の分布の裾は、絶縁膜５の下面、即ち、メモリゲート電極ＭＧの下面全体にも広がっているため、メモリゲート電極ＭＧの下面全体が不純物濃度が低いシリコン膜６ａで形成されている本実施の形態の構造の方が、上記の不揮発性メモリのデータの保持特性をより確実に向上させることができるため、より好ましいと言える。
【０１７４】
また、本実施の形態においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧの不純物濃度が高いシリコン膜６ｂとの間に、不純物濃度が低いシリコン膜６ａが形成されていることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧が確保され、不揮発性メモリの信頼性を確保することが可能となっている。即ち、メモリゲート電極ＭＧの下面全体が不純物濃度が低いシリコン膜６ａで形成されていることに加えて、制御ゲート電極ＣＧと不純物濃度が高いシリコン膜６ｂとの間に不純物濃度が低いシリコン膜６ａが形成されていることで、本実施の形態における半導体装置の性能を向上させ、かつ、信頼性を向上させることが可能となっている。言い換えれば、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間に電荷蓄積層を含む絶縁膜５が形成され、絶縁膜５と不純物濃度が高いシリコン膜６ｂとの間に不純物濃度が低いシリコン膜６ａが形成されていることにより、本実施の形態における半導体装置の性能を向上させ、かつ、信頼性を向上させることが可能となっている。
【０１７５】
また、上記ステップＳ８，Ｓ９でシリコン膜６ａ，６ｂを形成するには、成膜装置のチャンバ（成膜室）内に半導体基板１を配置し、半導体基板１を大気中にさらすことなく、ステップＳ８のシリコン膜６ａの形成（堆積）工程とステップＳ９のシリコン膜６ｂの形成（堆積）工程とをｉｎ−ｓｉｔｕ（インサイチュウ）で連続的に行うことができる。例えば、成膜装置のチャンバ内に配置した半導体基板１の主面にシリコン膜６ａを形成（堆積）してから、半導体基板１をチャンバから出さずに、チャンバ内の半導体基板１の主面のシリコン膜６ａ上にシリコン膜６ｂを形成（堆積）する。この際、シリコン膜６ａの形成（堆積）工程からシリコン膜６ｂの形成（堆積）工程へは、成膜ガス（成膜用のガス）を切換えることによって移行することができる。この場合、ステップＳ８のシリコン膜６ａの形成工程では、ドーピングガス（不純物添加用のガス）を含有しない成膜ガスを用い、ステップＳ９のシリコン膜６ｂの形成工程では、ドーピングガス（ｎ型不純物添加用のガス）を含有する成膜ガスを用いればよい。
【０１７６】
ステップＳ８のシリコン膜６ａの形成（堆積）工程とステップＳ９のシリコン膜６ｂの形成（堆積）工程とをｉｎ−ｓｉｔｕで連続的に行った場合には、シリコン膜６ａ，６ｂの成膜工程を簡略化することができる。また、シリコン膜６ａ，６ｂの成膜時間を短縮することができ、スループットを向上することができる。
【０１７７】
一方、ステップＳ８のシリコン膜６ａの形成（堆積）工程とステップＳ９のシリコン膜６ｂの形成（堆積）工程とを別工程で行うこともできる。例えば、成膜装置のチャンバ内に配置した半導体基板１の主面にシリコン膜６ａを形成（堆積）してから、半導体基板１への成膜を一旦停止し、所定の時間が経過してから、半導体基板１の主面のシリコン膜６ａ上にシリコン膜６ｂを形成（堆積）する。この際、シリコン膜６ａを成膜した後でかつシリコン膜６ｂを成膜する前に、半導体基板１を成膜装置の外部に取り出すなどして半導体基板１を大気中にさらした場合には、シリコン膜６ａの表面に自然酸化膜などの不要な膜が形成され得るため、シリコン膜６ｂの成膜前にフッ酸などを用いた洗浄処理を行ってシリコン膜６ａの表面の不要な膜（自然酸化膜など）を除去することが好ましい。その後、再度成膜装置のチャンバ内に半導体基板１を配置して、半導体基板１の主面のシリコン膜６ａ上にシリコン膜６ｂを形成（堆積）すればよい。
【０１７８】
ステップＳ８のシリコン膜６ａの形成（堆積）工程とステップＳ９のシリコン膜６ｂの形成（堆積）工程とを別工程で行った場合には、シリコン膜６ａとシリコン膜６ｂとの間に界面が形成され、この界面が存在すると、シリコン膜６ｂからシリコン膜６ａへの不純物の拡散が抑制されやすい。このため、シリコン膜６ｂからシリコン膜６ａへ不純物が拡散することによるシリコン膜６ａの不純物濃度の上昇を、より的確に抑制または防止することができる。
【０１７９】
図４９は、シリコン膜６ａ，６ｂの導電型を示す表（説明図）であり、本実施の形態１および後述の実施の形態２，３において、シリコン膜６ａ，６ｂの成膜時におけるシリコン膜６ａ，６ｂの導電型と、半導体装置の製造後におけるシリコン膜６ａ，６ｂの導電型とを表としてまとめてある。図４９の表において、「ｎ＋型」と「ｎ−型」とはいずれもｎ型であるが、「ｎ＋型」は「ｎ−型」よりも不純物濃度が高いことを示す。また、「ｐ−型」はｐ型であるが、「ｐ−型」の不純物濃度（ｐ型不純物濃度）は「ｎ＋型」の不純物濃度（ｎ型不純物濃度）よりも低いことを示す。また、また、メモリトランジスタをｐチャネル型ＭＩＳＦＥＴとした場合には、図４９において、ｎ型とｐ型とを反転させればよい。
【０１８０】
本実施の形態では、ステップＳ８で形成するシリコン膜６ａ（成膜時のシリコン膜６ａ）をノンドープのシリコン膜とするが、その後の種々の加熱工程（特に上記ステップＳ１６の活性化アニール工程）によって、シリコン膜６ｂ中の不純物がシリコン膜６ａに拡散することで、シリコン膜６ａ中に不純物が導入される場合もあり得る。シリコン膜６ｂからシリコン膜６ａへ不純物が拡散した場合には、製造後の半導体装置においては、シリコン膜６ａはｎ−型のシリコン膜となる。しかしながら、シリコン膜６ｂ中の不純物がシリコン膜６ａに拡散した場合であっても、製造された半導体装置において、シリコン膜６ｂの不純物濃度がシリコン膜６ａの不純物濃度よりも高くなっていれば、すなわち、シリコン膜６ｂの抵抗率がシリコン膜６ａの抵抗率よりも低くなっていれば、上述したデータ保持特性の向上効果と、メモリゲート電極ＭＧの低抵抗化による性能向上効果（例えば動作速度向上効果）とを得ることができる。但し、製造された半導体装置において、シリコン膜６ａ，６ｂに不純物が導入された状態でかつシリコン膜６ｂの不純物濃度がシリコン膜６ａの不純物濃度よりも高い状態の場合、シリコン膜６ｂの導電型とシリコン膜６ａの導電型とは同じである（例えばシリコン膜６ｂがｎ型の場合にはシリコン膜６ａもｎ型）ことが必要であり、これにより、シリコン膜６ａとシリコン膜６ｂとの間にＰＮ接合が形成されるのを防止できる。
【０１８１】
なお、データ保持特性の向上効果を高めるためには、シリコン膜６ｂ中の不純物がシリコン膜６ａに拡散するのをできるだけ抑制することが好ましく、製造された半導体装置において、シリコン膜６ａがノンドープのシリコン膜となっている場合に、データ保持特性の向上効果は最も大きくなる。
【０１８２】
従って、本実施の形態では、成膜時にシリコン膜６ａをノンドープとすることにより、製造された半導体装置において、シリコン膜６ａの不純物濃度がシリコン膜６ｂの不純物濃度よりも低くなっており、より好ましくは、製造された半導体装置において、シリコン膜６ａがノンドープのシリコン膜となっている。
【０１８３】
（実施の形態２）
図４９にも示されるように、上記実施の形態１では、ステップＳ８で形成するシリコン膜６ａをノンドープのシリコン膜としていたが、本実施の形態２では、ステップＳ８で形成するシリコン膜６ａを、不純物が導入（ドープ）されたシリコン膜とする。このため、本実施の形態では、シリコン膜６ａには、不純物が意図的に導入（添加、ドープ）されている。シリコン膜６ｂについては、本実施の形態も上記実施の形態１と同様である。
【０１８４】
但し、本実施の形態では、ステップＳ８で形成（堆積）するシリコン膜６ａに導入する不純物の導電型は、ステップＳ９で形成（堆積）するシリコン膜６ｂに導入する不純物の導電型と同じ（好ましくはｎ型）にし、かつ、ステップＳ８で形成（堆積）するシリコン膜６ａの不純物濃度は、ステップＳ９で形成（堆積）するシリコン膜６ｂの不純物濃度よりも低くする。従って、ステップＳ８で形成されるシリコン膜６ａは、ステップＳ９で形成されるシリコン膜６ｂと同じ導電型でかつシリコン膜６ｂよりも低不純物濃度のシリコン膜である。このため、ステップＳ９で形成（堆積）するシリコン膜６ｂの抵抗率は、ステップＳ８で形成（堆積）するシリコン膜６ａの抵抗率よりも低くなっている。
【０１８５】
シリコン膜６ａに不純物を導入する手法としては、シリコン膜６ａの成膜時にシリコン膜６ａに不純物を導入する（すなわち不純物が導入されているシリコン膜６ａをステップＳ８で堆積させる）ことが好ましく、この場合、シリコン膜６ａの成膜用のガスにドーピングガス（不純物添加用のガス）を含ませればよい。シリコン膜６ａ，６ｂは、いずれも好ましくはｎ型のドープトポリシリコン膜（但しシリコン膜６ａよりも６ｂが高不純物濃度）であるが、成膜時にアモルファスシリコン膜（不純物が導入されたアモルファスシリコン膜）であったものを、その後の熱処理で多結晶シリコン膜（ドープトポリシリコン膜）とすることもできる。
【０１８６】
本実施の形態２の他の構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１８７】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができるが、本実施の形態の固有の効果については、後で説明する。
【０１８８】
（実施の形態３）
図４９にも示されるように、本実施の形態３では、ステップＳ８で形成するシリコン膜６ａを、不純物が導入（ドープ）されたシリコン膜とする。このため、本実施の形態では、シリコン膜６ａには、不純物が意図的に導入（添加、ドープ）されている。シリコン膜６ｂについては、本実施の形態も上記実施の形態１と同様である。
【０１８９】
但し、本実施の形態では、ステップＳ８で形成（堆積）するシリコン膜６ａに導入する不純物の導電型は、ステップＳ９で形成（堆積）するシリコン膜６ｂに導入する不純物の導電型と逆型（好ましくはシリコン膜６ａに導入する不純物をｐ型不純物とし、シリコン膜６ｂに導入する不純物をｎ型不純物とする）にする。そして、ステップＳ８で形成（堆積）するシリコン膜６ａの不純物濃度は、ステップＳ９で形成（堆積）するシリコン膜６ｂの不純物濃度よりも低くする。従って、ステップＳ８で形成されたシリコン膜６ａは、ステップＳ９で形成されたシリコン膜６ｂと逆の導電型でかつシリコン膜６ｂよりも低不純物濃度のシリコン膜である。
【０１９０】
シリコン膜６ａに不純物を導入する手法としては、シリコン膜６ａの成膜時にシリコン膜６ａに不純物を導入する（すなわち不純物が導入されているシリコン膜６ａをステップＳ８で堆積させる）ことが好ましく、この場合、シリコン膜６ａの成膜用のガスにドーピングガス（不純物添加用のガス）を含ませればよい。シリコン膜６ａ，６ｂは、いずれも好ましくはドープトポリシリコン膜（不純物が導入された多結晶シリコン膜）であるが、成膜時にアモルファスシリコン膜（不純物が導入されたアモルファスシリコン膜）であったものを、その後の熱処理で多結晶シリコン膜（ドープトポリシリコン膜）とすることもできる。
【０１９１】
そして、シリコン膜６ａ，６ｂの成膜後、種々の加熱工程（特に上記ステップＳ１６の活性化アニール工程）によってシリコン膜６ｂ中の不純物がシリコン膜６ａに拡散することにより、シリコン膜６ａはその成膜時にはシリコン膜６ｂと逆の導電型であったものが、シリコン膜６ｂと同じ導電型に移行する。例えば、シリコン膜６ａ，６ｂを成膜した段階では、シリコン膜６ａがｐ型のドープトポリシリコン膜でかつシリコン膜６ｂがｎ型のドープトポリシリコン膜であった（但しシリコン膜６ａはシリコン膜６ｂよりも低不純物濃度）ものが、上記ステップＳ１６の活性化アニールなどでシリコン膜６ｂ中の不純物がシリコン膜６ａに拡散することによって、シリコン膜６ａがｎ型のポリシリコン膜となる。このため、成膜時のシリコン膜６ａの不純物濃度は、上記ステップＳ１６の活性化アニールなどでシリコン膜６ｂからシリコン膜６ａに拡散する不純物濃度よりも少なくしておくことが必要である。また、本実施の形態では、成膜時にはシリコン膜６ａとシリコン膜６ｂとは逆の導電型であるが、製造された半導体装置においては、シリコン膜６ａとシリコン膜６ｂとが同じ導電型であることが必要であり、これにより、シリコン膜６ａとシリコン膜６ｂとの間にＰＮ接合が形成されるのを防止できる。但し、製造された半導体装置において、シリコン膜６ａよりもシリコン膜６ｂの方が高不純物濃度で低抵抗率であることが必要である。
【０１９２】
本実施の形態３の他の構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１９３】
上記実施の形態１〜３で共通するのは、製造された半導体装置において、シリコン膜６ａよりもシリコン膜６ｂの方が高不純物濃度なことである。すなわち、製造された半導体装置において、メモリゲート電極ＭＧは、絶縁膜５に隣接する第１シリコン領域（シリコン膜６ａで形成された領域）と、第１シリコン領域を介して絶縁膜５から離間する第２シリコン領域（シリコン膜６ｂで形成された領域）とを有し、第１シリコン領域（シリコン膜６ａで形成された領域）の不純物濃度は、第２シリコン領域（シリコン膜６ｂで形成された領域）の不純物濃度よりも低くなっているのである。製造された半導体装置において、第１シリコン領域（シリコン膜６ａで形成された領域）の不純物濃度が第２シリコン領域（シリコン膜６ｂで形成された領域）の不純物濃度よりも低いため、第２シリコン領域（シリコン膜６ｂで形成された領域）の抵抗率は、第１シリコン領域（シリコン膜６ａで形成された領域）の抵抗率よりも低くなっている。製造された半導体装置において、シリコン膜６ａ（第１シリコン領域）よりもシリコン膜６ｂ（第２シリコン領域）を高不純物濃度で低抵抗率としたことで、上記実施の形態１で説明したように、電荷蓄積層（窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を抑制または防止できるため、不揮発性メモリのデータ保持特性を向上させることができる。また、製造された半導体装置において、シリコン膜６ａ（第１シリコン領域）よりもシリコン膜６ｂ（第２シリコン領域）を高不純物濃度で低抵抗率としたことで、上記実施の形態１で説明したように、メモリゲート電極ＭＧの抵抗を低下させることができ、不揮発性メモリの動作速度を向上させることができる。これにより、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１９４】
その上で、上記実施の形態１のようにシリコン膜６ａをノンドープのシリコン膜とした場合には、メモリゲート電極ＭＧにおける絶縁膜５に隣接する領域（すなわちシリコン膜６ａで構成される領域）の不純物濃度をより的確に少なくすることができるため、電荷蓄積層（窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を防止できる効果を最も大きくすることができる。このため、データ保持特性の向上効果は最も大きい。
【０１９５】
また、上記実施の形態２のように、シリコン膜６ａ，６ｂを不純物が導入（ドープ）されているシリコン膜とし、かつシリコン膜６ｂよりもシリコン膜６ａを低不純物濃度にした場合には、メモリゲート電極ＭＧにおける絶縁膜５に隣接する領域（すなわちシリコン膜６ａで構成される領域）の不純物濃度がシリコン膜６ｂよりも少ないことで、データ保持特性の向上効果を得ることができるが、その効果は上記実施の形態１の方が大きい。しかしながら、シリコン膜６ａは不純物が導入（ドープ）されたシリコン膜であるため、容量素子ＣＰの上部電極ＵＥにおける容量絶縁膜ＤＥに隣接する領域（すなわち上部電極ＵＥにおいてシリコン膜６ａで構成される領域）はノンドープの領域ではなく不純物が導入（ドープ）された領域（すなわちシリコン膜６ａ）となっているため、上部電極ＵＥの容量絶縁膜ＤＥに隣接する領域が空乏化してしまうのを抑制できる。このため、この空乏化により容量素子ＣＰの容量が低下して容量値が不安定になるのを抑制しつつ、不揮発性メモリのデータ保持特性を向上させることができる。
【０１９６】
また、上記実施の形態３のようにシリコン膜６ａ，６ｂの成膜時にはシリコン膜６ａの導電型をシリコン膜６ｂの導電型とは逆の導電型とし、かつシリコン膜６ｂよりもシリコン膜６ａを低不純物濃度としておき、上記ステップＳ１６の活性化アニールなどでシリコン膜６ｂからシリコン膜６ａに不純物を拡散させることで、シリコン膜６ａの導電型をシリコン膜６ｂの導電型と同じとした場合には、次のような特有の効果が得られる。
【０１９７】
すなわち、上記実施の形態１では、成膜時にシリコン膜６ａをノンドープのシリコン膜としているが、その後の種々の加熱工程（特に上記ステップＳ１６の活性化アニール）でシリコン膜６ｂからシリコン膜６ａに不純物が拡散してシリコン膜６ａ中に不純物が導入される可能性がある。ノンドープのシリコン膜６ａにシリコン膜６ｂから不純物が拡散すると、シリコン膜６ａ中の不純物濃度が増加するため、不純物が増加した分だけ、不揮発性メモリのデータ保持特性の向上効果が低下してしまう可能性がある。それに対して、本実施の形態では、シリコン膜６ｂに導入される不純物とは逆の導電型の不純物を、シリコン膜６ａの成膜時にシリコン膜６ａに予め導入（ドープ）しておくことで、シリコン膜６ａをノンドープシリコン膜として成膜した場合に比べて、ステップＳ１６の活性化アニールなどでシリコン膜６ｂからシリコン膜６ａに不純物が拡散した後でのシリコン膜６ａのシリコン膜６ｂと同型の不純物濃度を少なくすることが可能である。これにより、シリコン膜６ｂからシリコン膜６ａに不純物が拡散したことによるシリコン膜６ａ中の実効的なシリコン膜６ｂと同型の不純物濃度の増加を抑制することができ、不揮発性メモリのデータ保持特性の向上効果を高めることができる。このため、上記実施の形態３は、シリコン膜６ａ，６ｂの成膜後、種々の加熱工程（特に上記ステップＳ１６の活性化アニール）によるシリコン膜６ｂからシリコン膜６ａへの不純物の拡散が多い場合に適用すれば、より効果が大きい。
【０１９８】
なお、上記実施の形態１〜３の半導体装置の製造工程において、上記ステップＳ１６の活性化アニールを行った後には、上記ステップＳ１６の活性化アニールの温度（熱処理温度、アニール温度）よりも高温の熱処理（加熱処理）は行われない。このため、製造された半導体装置におけるシリコン膜６ａ，６ｂの各不純物濃度は、上記ステップＳ１６の活性化アニールを行った段階で規定（決定）され、上記ステップＳ１６の活性化アニールを行った後（直後）のシリコン膜６ａ，６ｂの各不純物濃度が、製造された半導体装置においても維持されている。このため、上記実施の形態１〜３において、製造された半導体装置におけるシリコン膜６ａ，６ｂの各不純物濃度の上述した関係は、上記ステップＳ１６の活性化アニールを行った後のシリコン膜６ａ，６ｂの不純物濃度の関係にも適用できる。
（実施の形態４）
本実施の形態においては、上記実施の形態１〜３の不揮発性メモリの制御ゲート電極ＣＧを絶縁膜とシリコン膜４との積層膜で形成する場合について説明する。
【０１９９】
図５０〜図５２は、本実施の形態の半導体装置の要部断面図であり、図５０には、不揮発性メモリセル領域１Ａの要部断面図が示され、図５１、図５２には、メモリゲートシャント領域１Ｂの要部断面図が示されている。
【０２００】
本実施の形態における不揮発性メモリのメモリセルは、上述のように、制御ゲート電極ＣＧがシリコン膜４と絶縁膜との積層膜で構成されている。詳しくは、制御ゲート電極ＣＧが、シリコン膜４と絶縁膜１５と絶縁膜１６との積層膜で構成されている。絶縁膜１５は、絶縁膜１６より薄く形成され、本実施の形態においては、絶縁膜として酸化シリコン膜で形成されている。一方、絶縁膜１６は、本実施の形態においては、窒化シリコン膜で形成されている。絶縁膜１５はシリコン膜４上に形成され、絶縁膜１６は絶縁膜１５上に形成されている。
【０２０１】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜１５および絶縁膜１６が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１１は形成されない。
【０２０２】
本実施の形態のメモリセルの他の構成は、上記実施の形態１〜３と同様であるので、その説明は省略する。
【０２０３】
図５１に示されるように、本実施の形態におけるメモリゲートシャント領域１Ｂにおいては、制御ゲート電極ＣＧがシリコン膜４と絶縁膜１５と絶縁膜１６との積層膜で構成されている構成が考えられる。
【０２０４】
一方、図５２に示されるように、メモリゲートシャント領域１Ｂにおいては、本実施の形態で形成される絶縁膜１５および絶縁膜１６を除去することにより、上記実施の形態１〜３と同じ構成（制御ゲート電極ＣＧを構成するシリコン膜４上に絶縁膜１５，１６が無い構成）となる場合も考えられる。ただし、図５２のようにメモリゲートシャント領域１Ｂを形成した場合は、シリコン膜４（制御ゲート電極ＣＧ）上の絶縁膜１５および絶縁膜１６が除去された分、メモリセル領域１Ａに形成された制御ゲート電極ＣＧ（絶縁膜１５，１６を含む）よりも、メモリゲートシャント領域１Ｂに形成された制御ゲート電極ＣＧ（絶縁膜１５，１６を含まず）の高さが低くなる。このため、制御ゲート電極ＣＧに乗り上げる状態でコンタクト部ＭＧａを形成しても、図５２の場合（メモリゲートシャント領域１Ｂで絶縁膜１５，１６が除去されている場合）には、絶縁膜１５，１６が除去された分メモリゲートシャント領域１Ｂに形成される素子の高さが低くなるので、図５１の場合（メモリセル領域１Ａだけでなくメモリゲートシャント領域１Ｂでも制御ゲート電極ＣＧの上部に絶縁膜１５，１６が存在する場合）に比べて、絶縁膜１２の形成膜厚を薄くすることができる。このため、コンタクトホールＣＮＴを形成する際に、形状異常を発生させることなく、所望のコンタクトホールＣＮＴを形成することができ、半導体装置の信頼性を向上させることが可能となる。
【０２０５】
図５１、図５２どちらの場合においても、図面では、制御ゲート電極ＣＧが延在する方向に垂直な方向にコンタクト部ＭＧａが延在しているが、レイアウトによっては、制御ゲート電極ＣＧが延在する方向と同じ方向にコンタクト部ＭＧａが延在するように形成してもよい。メモリゲートシャント領域におけるその他の構成は、上記実施の形態１〜３と同様であるので、その説明を省略する。
【０２０６】
キャパシタ形成領域１Ｃに形成される容量素子ＣＰの構成は、前実施の形態１〜３と同じ構成となる。これは、図５２の場合と同様に、キャパシタ形成領域１Ｃでは下部電極ＬＥ上部に形成された絶縁膜１５および絶縁膜１６を除去するからである。そうすることにより、下部電極ＬＥと上部電極ＵＥとの間に形成される絶縁膜の膜厚が薄くなり、前実施の形態１〜３と同様に、絶縁膜５と同層の容量絶縁膜ＤＥのみとなるため、絶縁膜１５および絶縁膜１６を形成することによる容量素子ＣＰの容量の減少を回避することが可能となり、半導体装置の性能を向上させることができる。
【０２０７】
本実施の形態の半導体装置の製造工程は、図７のプロセスフローにおけるステップＳ５とステップＳ６との間に絶縁膜１５および絶縁膜１６を形成する工程が追加され、ステップＳ６において、シリコン膜４と同時に、絶縁膜１５および絶縁膜１６もパターニングし、ステップＳ６とステップＳ７の間に、絶縁膜１５および絶縁膜１６を除去すべき領域において、適宜除去（絶縁膜１６および絶縁膜１５の除去）を行う。本実施の形態の半導体装置の他の製造工程は、図７のプロセスフローと同様であるため、詳細な説明は省略する。
【０２０８】
本実施の形態においても、上記実施の形態１〜３と同様の効果を得ることができる。
【０２０９】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４と絶縁膜１５と絶縁膜１６との積層膜で形成するため、シリコン膜４を実施の形態１〜３よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができるため、メモリゲート電極ＭＧをシリコン膜６ａおよびシリコン膜６ｂの２層のポリシリコン層により形成することが容易となるという効果も有する。
【０２１０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１１】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２１２】
１  半導体基板
１Ａ  メモリセル領域
１Ｂ  メモリゲートシャント領域
１Ｃ  キャパシタ形成領域
２  素子分離領域
３  絶縁膜
４  シリコン膜
５  絶縁膜
５ａ，５ｃ  酸化シリコン膜
５ｂ  窒化シリコン膜
６  積層膜
６ａ，６ｂ  シリコン膜
７ａ，７ｂ  ｎ−型半導体領域
８ａ，８ｂ  ｎ＋型半導体領域
１１  金属シリサイド層
１２  絶縁膜
１３ａ  バリア導体膜
１３ｂ  主導体膜
１４  絶縁膜
ＣＰ  容量素子
ＣＧ  制御ゲート電極
ＣＮＴ  コンタクトホール
ＤＥ  容量絶縁膜
ＬＥ  下部電極
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ  メモリゲート電極
ＰＧ  プラグ
ＰＷ  ｐ型ウエル
ＲＧ１０１  高抵抗領域
ＳＰ１  シリコンスペーサ
ＳＷ  側壁絶縁膜
ＵＥ  上部電極
１５  絶縁膜
１６  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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