(57)【要約】      （修正有）【課題】ラッチアップを防止することができるチャージポンプ回路、該チャージポンプ回路を含むドライバー、及び該ドライバーを含むディスプレイ装置を提供する。【解決手段】チャージポンプ回路は、第１バルク端子、第１入力端子、及び第１出力端子を含む第１トランジスタ１１と、前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路２０と、一端が、前記第１出力端子に接続される第１キャパシタと、複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路１５とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１バルク（ｂｕｌｋ）端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、
前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、
一端が、前記第１出力端子に接続される第１キャパシタと、
複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路とを有することを特徴とするチャージポンプ回路。
【請求項２】
前記第１スイッチング回路は、前記第１入力端子の電圧が前記第１出力端子の電圧より高い時には、ローレベルを有する第１制御信号と、前記第１入力端子の電圧を有する第２制御信号とを出力し、前記第１出力端子の電圧が前記第１入力端子の電圧より高い時には、前記第１出力端子の電圧を有する第１制御信号と、ローレベルを有する第２制御信号とを出力する第１制御信号発生器と、
前記第１制御信号に応答して、前記第１入力端子と前記第１バルク端子との間の接続を制御する第１スイッチングトランジスタと、
前記第２制御信号に応答して、前記第１出力端子と前記第１バルク端子との間の接続を制御する第２スイッチングトランジスタとを含み、
前記第１スイッチングトランジスタと前記第２スイッチングトランジスタのそれぞれのバルクは、前記第１バルク端子に接続されることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記第１制御信号発生器は、前記第１入力端子の電圧と前記第１出力端子の電圧とが同じ場合、それぞれが中間レベルを有する前記第１制御信号と前記第２制御信号とを出力することを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
第２バルク端子、前記第１出力端子に接続された第２入力端子、及び出力電圧を出力するための第２出力端子を含む第２トランジスタと、
前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、
前記第２出力端子と前記接地との間に接続される第２キャパシタとをさらに有することを特徴とする請求項１に記載のチャージポンプ回路。
【請求項５】
前記第３スイッチング回路は、前記第２入力端子の電圧が前記第２出力端子の電圧より高い時には、ローレベルを有する第３制御信号と、前記第２入力端子の電圧を有する第４制御信号とを出力し、前記第２出力端子の電圧が前記第２入力端子の電圧より高い時には、前記第２出力端子の電圧を有する第３制御信号と、ローレベルを有する第４制御信号とを出力する第２制御信号発生器と、
前記第３制御信号に応答して、前記第２入力端子と前記第２バルク端子との間の接続を制御する第３スイッチングトランジスタと、
前記第４制御信号に応答して、前記第２出力端子と前記第２バルク端子との間の接続を制御する第４スイッチングトランジスタとを含み、
前記第３スイッチングトランジスタと前記第４スイッチングトランジスタのそれぞれのバルクは、前記第２バルク端子に接続されることを特徴とする請求項４に記載のチャージポンプ回路。
【請求項６】
前記第２制御信号発生器は、前記第２入力端子の電圧と前記第２出力端子の電圧とが同じ場合、それぞれが中間レベルを有する前記第３制御信号と前記第４制御信号とを出力することを特徴とする請求項５に記載のチャージポンプ回路。
【請求項７】
チャージポンプ回路と、
前記チャージポンプ回路から出力される出力電圧をワードラインに供給するためのワードラインドライバーとを有し、
前記チャージポンプ回路は、第１バルク端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、
前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、
一端が、前記第１出力端子に接続される第１キャパシタと、
複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路と、
第２バルク端子、前記第１出力端子に接続された第２入力端子、及び前記出力電圧を出力するための第２出力端子を含む第２トランジスタと、
前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、
前記第２出力端子と前記接地との間に接続される第２キャパシタとを含むことを特徴とするドライバー。
【請求項８】
前記第１スイッチング回路は、前記第１入力端子の電圧が前記第１出力端子の電圧より高い時には、ローレベルを有する第１制御信号と、前記第１入力端子の電圧を有する第２制御信号とを出力し、前記第１出力端子の電圧が前記第１入力端子の電圧より高い時には、前記第１出力端子の電圧を有する第１制御信号と、ローレベルを有する第２制御信号とを出力する第１制御信号発生器と、
前記第１制御信号に応答して、前記第１入力端子と前記第１バルク端子との間の接続を制御する第１スイッチングトランジスタと、
前記第２制御信号に応答して、前記第１出力端子と前記第１バルク端子との間の接続を制御する第２スイッチングトランジスタとを含み、
前記第１スイッチングトランジスタと前記第２スイッチングトランジスタのそれぞれのバルクは、前記第１バルク端子に接続されることを特徴とする請求項７に記載のドライバー。
【請求項９】
複数のワードラインを含む表示パネルと、
前記複数のワードラインのうちの何れか一つを駆動するためのドライバーとを有し、
前記ドライバーは、チャージポンプ回路と、
前記チャージポンプ回路から出力される出力電圧をワードラインに供給するためのワードラインドライバーとを含み、
前記チャージポンプ回路は、第１バルク端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、
前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、
一端が、前記第１出力端子に接続される第１キャパシタと、
複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路と、
第２バルク端子、前記第１出力端子に接続された第２入力端子、及び前記出力電圧を出力するための第２出力端子を含む第２トランジスタと、
前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、
前記第２出力端子と前記接地との間に接続される第２キャパシタとを含むことを特徴とするディスプレイ装置。
【請求項１０】
前記第１スイッチング回路は、前記第１入力端子の電圧が前記第１出力端子の電圧より高い時には、ローレベルを有する第１制御信号と、前記第１入力端子の電圧を有する第２制御信号とを出力し、前記第１出力端子の電圧が前記第１入力端子の電圧より高い時には、前記第１出力端子の電圧を有する第１制御信号と、ローレベルを有する第２制御信号とを出力する第１制御信号発生器と、
前記第１制御信号に応答して、前記第１入力端子と前記第１バルク端子との間の接続を制御する第１スイッチングトランジスタと、
前記第２制御信号に応答して、前記第１出力端子と前記第１バルク端子との間の接続を制御する第２スイッチングトランジスタとを含み、
前記第１スイッチングトランジスタと前記第２スイッチングトランジスタのそれぞれのバルクは、前記第１バルク端子に接続されることを特徴とする請求項９に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ラッチアップ（ｌａｔｃｈ−ｕｐ）を防止することができるチャージポンプ回路とチャージポンプ回路を含むドライバー及びディスプレイ装置に関する。
【背景技術】
【０００２】
出力回路の出力端のスレショルド電圧の降下を防止するために、ハイレベル（ｈｉｇｈｌｅｖｅｌ）を有する電圧を伝送するためのトランジスタは、ＰＭＯＳとして具現される。
チャージポンプ回路に使われるＰＭＯＳトランジスタのバルク（ｂｕｌｋ）は、主に出力端子に接続される。
【０００３】
しかしながら、チャージポンプ回路のブースティング（ｂｏｏｓｔｉｎｇ）初期に、チャージポンプ回路の出力端子の電圧は、内部端子の電圧又は入力電圧より低くて、ｐ＋拡散領域とｎ−ウェル（ｗｅｌｌ）領域との間に形成されたダイオードが、フォワードバイアス（ｆｏｒｗａｒｄｂｉａｓ）になりうる。
このような状況は、ラッチアップを発生させる状態をまねき、これにより、チャージポンプ回路は、正常な動作を行うことができないという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は上記従来のチャージポンプ回路における問題点に鑑みてなされたものであって、本発明の目的は、ラッチアップを防止することができるチャージポンプ回路、該チャージポンプ回路を含むドライバー（ｄｒｉｖｅｒ）、及び該ドライバーを含むディスプレイ装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明によるチャージポンプ回路は、第１バルク（ｂｕｌｋ）端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、一端が、前記第１出力端子に接続される第１キャパシタと、複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路とを有することを特徴とする。
【０００６】
前記第１スイッチング回路は、前記第１入力端子の電圧が前記第１出力端子の電圧より高い時には、ローレベルを有する第１制御信号と、前記第１入力端子の電圧を有する第２制御信号とを出力し、前記第１出力端子の電圧が前記第１入力端子の電圧より高い時には、前記第１出力端子の電圧を有する第１制御信号と、ローレベルを有する第２制御信号とを出力する第１制御信号発生器と、前記第１制御信号に応答して、前記第１入力端子と前記第１バルク端子との間の接続を制御する第１スイッチングトランジスタと、前記第２制御信号に応答して、前記第１出力端子と前記第１バルク端子との間の接続を制御する第２スイッチングトランジスタとを含み、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタのそれぞれのバルクは、前記第１バルク端子に接続されることが好ましい。
前記第１制御信号発生器は、前記第１入力端子の電圧と前記第１出力端子の電圧とが同じ場合、それぞれが中間レベルを有する前記第１制御信号と前記第２制御信号とを出力することが好ましい。
【０００７】
第２バルク端子、前記第１出力端子に接続された第２入力端子、及び出力電圧を出力するための第２出力端子を含む第２トランジスタと、前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、前記第２出力端子と前記接地との間に接続される第２キャパシタとをさらに有することが好ましい。
前記第３スイッチング回路は、前記第２入力端子の電圧が前記第２出力端子の電圧より高い時には、ローレベルを有する第３制御信号と、前記第２入力端子の電圧を有する第４制御信号とを出力し、前記第２出力端子の電圧が前記第２入力端子の電圧より高い時には、前記第２出力端子の電圧を有する第３制御信号と、ローレベルを有する第４制御信号とを出力する第２制御信号発生器と、前記第３制御信号に応答して、前記第２入力端子と前記第２バルク端子との間の接続を制御する第３スイッチングトランジスタと、前記第４制御信号に応答して、前記第２出力端子と前記第２バルク端子との間の接続を制御する第４スイッチングトランジスタとを含み、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタのそれぞれのバルクは、前記第２バルク端子に接続されることが好ましい。
前記第２制御信号発生器は、前記第２入力端子の電圧と前記第２出力端子の電圧とが同じ場合、それぞれが中間レベルを有する前記第３制御信号と前記第４制御信号とを出力することが好ましい。
【０００８】
上記目的を達成するためになされた本発明によるドライバーは、チャージポンプ回路と、前記チャージポンプ回路から出力される出力電圧をワードラインに供給するためのワードラインドライバーとを有し、前記チャージポンプ回路は、第１バルク端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、一端が、前記第１出力端子に接続される第１キャパシタと、複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路と、第２バルク端子、前記第１出力端子に接続された第２入力端子、及び前記出力電圧を出力するための第２出力端子を含む第２トランジスタと、前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、前記第２出力端子と前記接地との間に接続される第２キャパシタとを含むことを特徴とする。
【０００９】
上記目的を達成するためになされた本発明によるディスプレイ装置は、複数のワードラインを含む表示パネルと、前記複数のワードラインのうちの何れか一つを駆動するためのドライバーとを有し、前記ドライバーは、チャージポンプ回路と、前記チャージポンプ回路から出力される出力電圧をワードラインに供給するためのワードラインドライバーとを含み、前記チャージポンプ回路は、第１バルク端子、第１入力端子、及び第１出力端子を含む第１トランジスタと、前記第１入力端子の電圧と前記第１出力端子の電圧とによって、前記第１バルク端子を前記第１入力端子又は前記第１出力端子の何れか一つに接続させるための第１スイッチング回路と、一端が、前記第１出力端子に接続される第１キャパシタと、複数のクロック信号に応答して、前記第１キャパシタの他端を前記第１入力端子又は接地に接続させるための第２スイッチング回路と、第２バルク端子、前記第１出力端子に接続された第２入力端子、及び前記出力電圧を出力するための第２出力端子を含む第２トランジスタと、前記第２入力端子の電圧と前記第２出力端子の電圧とによって、前記第２バルク端子を前記第２入力端子又は前記第２出力端子の何れか一つに接続させるための第３スイッチング回路と、前記第２出力端子と前記接地との間に接続される第２キャパシタとを含むことを特徴とする。
【発明の効果】
【００１０】
本発明に係るチャージポンプ回路とそれを含むドライバー及びディスプレイ装置によれば、ラッチアップを防止することができるという効果を有する。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態によるチャージポンプ回路を示す回路図である。
【図２】図１に示した第１制御信号発生器の動作を説明するためのブロック図である。
【図３】図１に示した第２制御信号発生器の動作を説明するためのブロック図である。
【図４】図１に示した第１制御信号発生器の回路図である。
【図５】図１に示したチャージポンプ回路の動作を制御するための第１クロック信号と第２クロック信号とのタイミング図である。
【図６】図１に示したチャージポンプ回路の動作を説明するための信号のタイミング図である。
【図７】図１に示したチャージポンプ回路を含む本発明の一実施形態によるディスプレイ装置のブロック図である。
【発明を実施するための形態】
【００１２】
次に、本発明に係るチャージポンプ回路とそれを含むドライバー及びディスプレイ装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１３】
図１は、本発明の一実施形態によるチャージポンプ回路を示す回路図である。
図１を参照すると、チャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）回路１０は、第１伝送回路（例えば、第１トランジスタ１１）、第１キャパシタ１３、第１スイッチング回路２０、第２スイッチング回路１５、第２伝送回路（例えば、第２トランジスタ３１）、第３スイッチング回路４０、及び第２キャパシタ４７を含む。
【００１４】
チャージポンプ回路１０は、複数のクロック信号（Ｐｈｉ１、Ｐｈｉ２）に応答して、充電段階（または、充電動作）と放電段階（または、放電動作）とを反復的に行って入力電圧ＶＩＮを昇圧し、該昇圧された電圧ＶＣ１Ｐを第２出力端子Ｎ４に出力する。第１トランジスタ１１は、第１バルク端子ＢＵＬＫ１、第１入力端子Ｎ１、及び第１出力端子Ｎ２を含む。
【００１５】
第１レベルシフタ（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）１７は、第１トランジスタ１１のスイッチング動作を向上させるために、反転第１クロック信号（／ｐｈｉ１）に応答して、第１レベルシフト信号（／ｐｈｉ１＿Ｍ１）を出力する。第１レベルシフト信号（／ｐｈｉ１＿Ｍ１）のレベルは、接地電圧ＶＳＳと第１電圧ＶＨ１との間の範囲を有する。第１電圧ＶＨ１は、接地電圧ＶＳＳより高い。
【００１６】
第１トランジスタ１１は、第１レベルシフト信号（／ｐｈｉ１＿Ｍ１）に応答して、第１キャパシタ１３を充電するためにターンオン（ｔｕｒｎ−ｏｎ）され、第１キャパシタ１３を放電するためにターンオフ（ｔｕｒｎ−ｏｆｆ）される。本実施形態では、第１トランジスタ１１は、ＰＭＯＳトランジスタとして具現可能である。
【００１７】
第１スイッチング回路２０は、第１入力端子Ｎ１の電圧ＶＩＮと第１出力端子Ｎ２の電圧ＶＣ１Ｐとによって、第１バルク端子ＢＵＬＫ１を第１入力端子Ｎ１又は第１出力端子Ｎ２の何れか一つに接続する。第１スイッチング回路２０は、第１制御信号発生器２１、第１スイッチングトランジスタ２３、及び第２スイッチングトランジスタ２５を含む。
【００１８】
図２は、図１に示した第１制御信号発生器の動作を説明するためのブロック図である。
図１及び図２を参照すると、第１制御信号発生器２１は、第１入力端子Ｎ１の電圧ＶＩＮが、第１出力端子Ｎ２の電圧ＶＣ１Ｐより高い時（ＣＡＳＥＩ）、ローレベルを有する第１制御信号ＶＰ１と、第１入力端子Ｎ１の電圧ＶＩＮを有する第２制御信号ＶＰ２とを出力する。
【００１９】
第１スイッチングトランジスタ２３は、第１制御信号ＶＰ１に応答して、第１入力端子Ｎ１と第１バルク端子ＢＵＬＫ１との間の接続を制御し、第２スイッチングトランジスタ２５は、第２制御信号ＶＰ２に応答して、第１出力端子Ｎ２と第１バルク端子ＢＵＬＫ１との間の接続を制御する。
【００２０】
本実施形態では、第１スイッチングトランジスタ２３と第２スイッチングトランジスタ２５は、ＰＭＯＳトランジスタとして具現可能である。
したがって、第１制御信号ＶＰ１が、ローレベルである時、第１スイッチングトランジスタ２３は、ターンオンされて第１入力端子Ｎ１と第１バルク端子ＢＵＬＫ１とを接続する。
第２制御信号ＶＰ２が、第１入力端子Ｎ１の電圧ＶＩＮである時、第２スイッチングトランジスタ２５はターンオフされるので、第１出力端子Ｎ２と第１バルク端子ＢＵＬＫ１は、互いに接続されない。
【００２１】
第１制御信号発生器２１は、第１出力端子Ｎ２の電圧ＶＣ１Ｐが、第１入力端子Ｎ１の電圧ＶＩＮより高い時（ＣＡＳＥＩＩ）、第１出力端子Ｎ２の電圧ＶＣ１Ｐを有する第１制御信号ＶＰ１とローレベルを有する第２制御信号ＶＰ２とを出力する。
したがって、第１制御信号ＶＰ１が、第１出力端子Ｎ２の電圧ＶＣ１Ｐである時、第１スイッチングトランジスタ２３はターンオフされるので、第１入力端子Ｎ１と第１バルク端子ＢＵＬＫ１は、互いに接続されない。
第２制御信号ＶＰ２が、ローレベルである時、第２スイッチングトランジスタ２５はターンオンされるので、第１出力端子Ｎ２と第１バルク端子ＢＵＬＫ１は、互いに接続される。
【００２２】
第１制御信号発生器２１は、第１出力端子Ｎ２の電圧ＶＣ１Ｐと第１入力端子Ｎ１の電圧ＶＩＮとが同じである時（ＣＡＳＥＩＩＩ）、第１中間レベルを有する電圧αＶＩＮを有する第１制御信号ＶＰ１と第２制御信号ＶＰ２のそれぞれを出力する。ここで、αは、１より小さい。
【００２３】
第１制御信号ＶＰ１が、第１中間レベルを有する電圧αＶＩＮである時、第１中間レベルを有する電圧αＶＩＮは、第１スイッチングトランジスタ２３をターンオンさせるので、第１入力端子Ｎ１と第１バルク端子ＢＵＬＫ１は、互いに接続される。
また、第２制御信号ＶＰ２が、第１中間レベルを有する電圧αＶＩＮである時、第１中間レベルを有する電圧αＶＩＮは、第２スイッチングトランジスタ２５をターンオンさせることができるので、第１出力端子Ｎ２と第１バルク端子ＢＵＬＫ１は、互いに接続される。
【００２４】
したがって、第１制御信号ＶＰ１と第２制御信号ＶＰ２のそれぞれが、第１中間レベルの電圧を有する時、第１スイッチングトランジスタ２３と第２スイッチングトランジスタ２５のそれぞれは、ターンオンされるので、第１バルク端子ＢＵＬＫ１は、フローティングされずに第１入力端子Ｎ１と第１出力端子Ｎ２とに接続される。
【００２５】
第１キャパシタ１３は、第１トランジスタ１１又は第２スイッチング回路１５によって充電されるか、放電される。
第２スイッチング回路１５は、第１キャパシタ１３を充電させるか、または放電させるためのスイッチング回路である。第２スイッチング回路１５は、第５スイッチングトランジスタ（１５−１）及び第６スイッチングトランジスタ（１５−３）を含む。
【００２６】
第５スイッチングトランジスタ（１５−１）は、第１クロック信号（ｐｈｉ１）に応答してスイッチングされ、第６スイッチングトランジスタ（１５−３）は、反転第２クロック信号（／ｐｈｉ２）に応答してスイッチングされる。本実施形態では、第５スイッチングトランジスタ（１５−１）は、ＮＭＯＳトランジスタとして具現可能であり、第６スイッチングトランジスタ（１５−３）は、ＰＭＯＳトランジスタとして具現可能である。
【００２７】
第２レベルシフタ４９は、第２トランジスタ３１のスイッチング動作を向上させるために、反転第２クロック信号（／ｐｈｉ２）に応答して第２レベルシフト信号（／ｐｈｉ２＿Ｍ２）を出力する。第２レベルシフト信号（／ｐｈｉ２＿Ｍ２）のレベルは、接地電圧ＶＳＳと第２電圧ＶＨ２との間の範囲を有する。第２電圧ＶＨ２は、接地電圧ＶＳＳより高い。
【００２８】
第２トランジスタ３１は、第２レベルシフト信号（／ｐｈｉ２＿Ｍ２）に応答して、第２入力端子（Ｎ３＝Ｎ２）に充電された電圧を第２出力端子Ｎ４に伝達するするために、ターンオン又はターンオフされる。本実施形態では、第２トランジスタ３１は、ＰＭＯＳトランジスタとして具現可能である。
【００２９】
第３スイッチング回路４０は、第２入力端子Ｎ３の電圧ＶＣ１Ｐと第２出力端子Ｎ４の電圧ＶＯＵＴとによって、第２バルク端子ＢＵＬＫ２を第２入力端子Ｎ３又は第２出力端子Ｎ４の何れか一つに接続させる。第３スイッチング回路４０は、第２制御信号発生器４１、第３スイッチングトランジスタ４３、及び第４スイッチングトランジスタ４５を含む。
【００３０】
図３は、図１に示した第２制御信号発生器の動作を説明するためのブロック図である。
図１及び図３を参照すると、第２制御信号発生器４１は、第２入力端子Ｎ３の電圧ＶＣ１Ｐが、第２出力端子Ｎ４の電圧ＶＯＵＴより高い時（ＣＡＳＥＩ’）、ローレベルを有する第３制御信号ＶＰ３と、第２入力端子Ｎ３の電圧ＶＣ１Ｐを有する第４制御信号ＶＰ４とを出力する。
【００３１】
第３スイッチングトランジスタ４３は、第３制御信号ＶＰ３に応答して、第２入力端子Ｎ３と第２バルク端子ＢＵＬＫ２との間の接続を制御し、第４スイッチングトランジスタ４５は、第４制御信号ＶＰ４に応答して、第２出力端子Ｎ４と第２バルク端子ＢＵＬＫ２との間の接続を制御する。
【００３２】
本実施形態では、第３スイッチングトランジスタ４３と第４スイッチングトランジスタ４５は、ＰＭＯＳトランジスタとして具現可能である。
したがって、第３制御信号ＶＰ３が、ローレベルである時、第３スイッチングトランジスタ４３はターンオンされるので、第２入力端子Ｎ３と第２バルク端子ＢＵＬＫ２は、互いに接続される。
第４制御信号ＶＰ４が、第２入力端子Ｎ３の電圧ＶＣ１Ｐである時、第４スイッチングトランジスタ４５はターンオフされるので、第２出力端子Ｎ４と第２バルク端子ＢＵＬＫ２は、互いに接続されない。
【００３３】
第２制御信号発生器４１は、第２出力端子Ｎ４の電圧ＶＯＵＴが、第２入力端子Ｎ３の電圧ＶＣ１Ｐより高い時（ＣＡＳＥＩＩ’）、第２出力端子Ｎ４の電圧ＶＯＵＴを有する第３制御信号ＶＰ３と、ローレベルを有する第４制御信号ＶＰ４とを出力する。
したがって、第３制御信号ＶＰ３が、第２出力端子Ｎ４の電圧ＶＯＵＴである時、第３スイッチングトランジスタ２３はターンオフされるので、第２入力端子Ｎ３と第２バルク端子ＢＵＬＫ２は、互いに接続されない。
第４制御信号ＶＰ４が、ローレベルである時、第４スイッチングトランジスタ４５はターンオンされるので、第２出力端子Ｎ４と第２バルク端子ＢＵＬＫ２は、互いに接続される。
【００３４】
第２制御信号発生器４１は、第２出力端子Ｎ４の電圧ＶＯＵＴと第２入力端子Ｎ３の電圧ＶＣ１Ｐとが同じである時（ＣＡＳＥＩＩＩ’）、第２中間レベルを有する電圧βＶＣ１Ｐを有する第３制御信号ＶＰ３と第４制御信号ＶＰ４のそれぞれを出力する。例えば、βは、１より小さい。
【００３５】
第３制御信号ＶＰ３が、第２中間レベルを有する電圧βＶＣ１Ｐである時、第２中間レベルを有する電圧βＶＣ１Ｐは、第３スイッチングトランジスタ４３をターンオンさせるので、第２入力端子Ｎ３と第２バルク端子ＢＵＬＫ２は、互いに接続される。
第４制御信号ＶＰ４が、第２中間レベルを有する電圧βＶＣ１Ｐである時、第２中間レベルを有する電圧βＶＣ１Ｐは、第４スイッチングトランジスタ４５をターンオンさせるので、第２出力端子Ｎ４と第２バルク端子ＢＵＬＫ２は、互いに接続される。
【００３６】
第３制御信号ＶＰ３と第４制御信号ＶＰ４のそれぞれが、第２中間レベルを有する時、第３スイッチングトランジスタ４３と第４スイッチングトランジスタ４５のそれぞれは、ターンオンされるので、第２バルク端子ＢＵＬＫ２は、フローティングされずに第２入力端子Ｎ３と第２出力端子Ｎ４とに接続される。
【００３７】
例えば、第２キャパシタ４７は、第１トランジスタ１１、第２スイッチング回路１５、及び第２トランジスタ３１のそれぞれの動作によって入力電圧ＶＩＮの２倍に充電されうる。
【００３８】
図４は、図１に示した第１制御信号発生器の回路図である。
第１制御信号発生器２１の構造と第２制御信号発生器４１の構造とは実質的に同一なので、図４では、第１制御信号発生器２１のみを示す。
【００３９】
図１、図２、及び図４を参照すると、第１制御信号発生器２１は、第１セル（ｃｅｌｌ１）、及び第２セル（ｃｅｌｌ２）を含む。第１セル（ｃｅｌｌ１）は、第１ブランチ（ｂｒａｎｃｈ）５３、及び第２ブランチ５５を含む。第１ブランチ５３は、第１入力端子Ｎ１の電圧ＶＩＮを第１セル電流Ｉｂ１に変換する。第２ブランチ５５は、第１セル電流Ｉｂ１を第１制御信号ＶＰ１に変換する。
【００４０】
第１ブランチ５３は、第１入力端子Ｎ１と接地ＶＳＳとの間に直列接続された第３ＰＭＯＳトランジスタＭｐ３、第１入力トランジスタＮＭ１、及び第３ＮＭＯＳトランジスタＭｎ３を含む。
【００４１】
第３ＰＭＯＳトランジスタＭｐ３のドレイン端子とゲート端子は、互いに接続される。
第１入力トランジスタＮＭ１のゲート端子は、第１入力端子Ｎ１に接続される。
第３ＮＭＯＳトランジスタＭｎ３のゲート端子は、バイアス電圧Ｖｂを受信する。
【００４２】
第２ブランチ５５は、第１入力端子Ｎ１と接地ＶＳＳとの間に直列接続された第１ＰＭＯＳトランジスタＭｐ１と第１ＮＭＯＳトランジスタＭｎ１とを含む。
第１ＰＭＯＳトランジスタＭｐ１のゲート端子は、第３ＰＭＯＳトランジスタＭｐ３のゲート端子と接続される。
第１ＮＭＯＳトランジスタＭｎ１のゲート端子は、バイアス電圧Ｖｂを受信する。
【００４３】
第２セル（ｃｅｌｌ２）は、第３ブランチ５７、及び第４ブランチ５９を含む。
第３ブランチ５７は、第１出力端子Ｎ２（＝第２入力端子Ｎ３）の電圧ＶＣ１Ｐを第２セル電流Ｉｂ２に変換する。第４ブランチ５９は、第２セル電流Ｉｂ２を第２制御信号ＶＰ２に変換する。
【００４４】
第３ブランチ５７は、第１出力端子Ｎ２（第２入力端子Ｎ３）と接地ＶＳＳとの間に直列接続された第４ＰＭＯＳトランジスタＭｐ４、第２入力トランジスタＮＭ２、及び第４ＮＭＯＳトランジスタＭｎ４を含む。
【００４５】
第４ＰＭＯＳトランジスタＭｐ４のドレイン端子とゲート端子は、互いに接続される。
第２入力トランジスタＮＭ２のゲート端子は、第１出力端子Ｎ２（第２入力端子Ｎ３）に接続される。
第４ＮＭＯＳトランジスタＭｎ４のゲート端子は、バイアス電圧Ｖｂを受信する。
【００４６】
第４ブランチ５９は、第１出力端子Ｎ２（第２入力端子Ｎ３）と接地ＶＳＳとの間に直列接続された第２ＰＭＯＳトランジスタＭｐ２及び第２ＮＭＯＳトランジスタＭｎ２を含む。
第２ＰＭＯＳトランジスタＭｐ２のゲート端子は、第４ＰＭＯＳトランジスタＭｐ４のゲート端子に接続される。
第２ＮＭＯＳトランジスタＭｎ２のゲート端子は、バイアス電圧Ｖｂを受信する。
【００４７】
第１入力トランジスタＮＭ１と第２入力トランジスタＮＭ２のそれぞれが、飽和領域で動作する場合、第１セル電流Ｉｂ１は、第１入力端子Ｎ１の電圧ＶＩＮの二乗に比例し、第２セル電流Ｉｂ２は、第１出力端子Ｎ２の電圧ＶＣ１Ｐの二乗に比例する。第１入力トランジスタＮＭ１と第２入力トランジスタＮＭ２のそれぞれが、カットオフ領域で動作する場合、各セル電流Ｉｂ１とＩｂ２と各電圧ＶＩＮとＶＣ１Ｐは、指数関数的である。
【００４８】
第１入力端子Ｎ１の電圧ＶＩＮが、第１出力端子Ｎ２の電圧ＶＣ１Ｐより高い時（ＣＡＳＥＩ）、第１セル電流Ｉｂ１は、第１セル（ｃｅｌｌ１）のバイアス電流Ｉｂと第２セル（ｃｅｌｌ２）のバイアス電流Ｉｂとの和に相当する電流２Ｉｂになり、第２セル（ｃｅｌｌ１）の電流Ｉｂ２は、０であり得る。
【００４９】
第１セル電流Ｉｂ１は、第２ブランチ５５にコピーされ、第１制御信号ＶＰ１を生成するために変換される。コピーされた電流２Ｉｂは、バイアス電流Ｉｂより大きいために、第１制御信号ＶＰ１は、第１入力端子Ｎ１の電圧ＶＩＮのレベルを有し、第２制御信号ＶＰ２は、ローレベルを有する。
【００５０】
第１出力端子Ｎ２の電圧ＶＣ１Ｐが、第１入力端子Ｎ１の電圧ＶＩＮより高い時（ＣＡＳＥＩＩ）、第２セル電流Ｉｂ２は、第１セル（ｃｅｌｌ１）のバイアス電流Ｉｂと第２セル（ｃｅｌｌ２）のバイアス電流Ｉｂとの和に相当する電流２Ｉｂになり、第１セル（ｃｅｌｌ１）の電流Ｉｂ１は、０であり得る。
【００５１】
第２セル電流Ｉｂ２は、第４ブランチ５９にコピーされ、第２制御信号ＶＰ２を生成するために変換される。コピーされた電流２Ｉｂは、バイアス電流Ｉｂより大きいために、第２制御信号ＶＰ２は、第１出力端子の電圧ＶＣ１Ｐのレベルを有し、第１制御信号ＶＰ１は、ローレベルを有する。
【００５２】
第１出力端子Ｎ２の電圧ＶＣ１Ｐと第１入力端子Ｎ１の電圧ＶＩＮとが同じである時（ＣＡＳＥＩＩＩ）、第１セル電流Ｉｂ１と第２セル電流Ｉｂ２のそれぞれは、バイアス電流Ｉｂと同じである。
第１セル電流Ｉｂ１は、第２ブランチ５５にコピーされ、第２セル電流Ｉｂ２は、第４ブランチ５９にコピーされる。
第２ブランチ５５の全てのトランジスタＭｐ１及びＭｎ１と第４ブランチ５９の全てのトランジスタＭｐ２及びＭｎ２は、飽和領域で動作するために、第１制御信号ＶＰ１と第２制御信号ＶＰ２のそれぞれは、第１中間レベルαＶＩＮの電圧を有する。
【００５３】
図５は、図１に示したチャージポンプ回路の動作を制御するための第１クロック信号と第２クロック信号とのタイミング図である。
図１から図５を参照すると、各クロック信号（ｐｈｉ１、／ｐｈｉ１）は、各トランジスタ（１１、１５−１）をターンオンまたはターンオフするための信号である。
【００５４】
クロック信号（／ｐｈｉ２）は、各トランジスタ（３１、１５−３）をターンオンまたはターンオフするための信号である。各クロック信号（ｐｈｉ１、ｐｈｉ２）は、ノンオーバーラップ（ｎｏｎ−ｏｖｅｒｌａｐ）クロック信号であり、各クロック信号（／ｐｈｉ１、／ｐｈｉ２）は、ノンオーバーラップクロック信号である。ここで、「／」は、反転を意味する。
【００５５】
チャージポンプ回路１０は、第１クロック信号（ｐｈｉ）と第２クロック信号（ｐｈｉ２）とによって、充電段階Ｔ１と放電段階Ｔ２とを反復的に行って入力電圧ＶＩＮを昇圧し、該昇圧された電圧ＶＣ１Ｐを第２出力端子Ｎ４に伝達する。
【００５６】
充電段階Ｔ１である時、第１クロック信号（ｐｈｉ１）に応答して、第５スイッチングトランジスタ（１５−１）がターンオンされ、反転第１クロック信号（／ｐｈｉ１）に応答して、第１トランジスタ１１がターンオンされ、反転第２クロック信号（／ｐｈｉ２）に応答して、トランジスタ３１とトランジスタ（１５−３）はターンオフされる。したがって、第１キャパシタ１３は、第１入力端子Ｎ１と接地ＶＳＳとの間に接続され、第１キャパシタ１３は充電される。
【００５７】
放電段階Ｔ２である時、第１クロック信号（ｐｈｉ１）に応答して、第５スイッチングトランジスタ（１５−１）がターンオフされ、反転第１クロック信号（／ｐｈｉ１）に応答して、第１トランジスタ１１がターンオフされ、反転第２クロック信号（／ｐｈｉ２）に応答して、トランジスタ３１とトランジスタ（１５−３）はターンオンされる。したがって、第１キャパシタ１３は、第１入力端子Ｎ１と第２出力端子Ｎ４との間に接続され、第１キャパシタ１３は放電される。
【００５８】
図６は、図１に示したチャージポンプ回路の動作を説明するための信号のタイミング図である。
図１〜図６を参照すると、時点Ｔ３で、入力電圧ＶＩＮ、第１クロック信号（ｐｈｉ１）及び第２クロック信号（ｐｈｉ２）が、チャージポンプ回路１０に供給される。
第１出力端子Ｎ２の電圧ＶＣ１Ｐは、チャージポンプ回路１０が、第１クロック信号（ｐｈｉ１）と第２クロック信号（ｐｈｉ２）とに応答して、充電段階Ｔ１と放電段階Ｔ２とを交互に行われることによって、充電または放電される。
【００５９】
第２出力端子Ｎ４の電圧ＶＯＵＴは、昇圧初期に第１出力端子Ｎ２の電圧ＶＣ１Ｐより低い。充電段階Ｔ１では、第１出力端子Ｎ２の電圧ＶＣ１Ｐが、第２出力端子Ｎ４の電圧ＶＯＵＴより高く、放電段階Ｔ２では、第２出力端子Ｎ４の電圧ＶＯＵＴが、第１出力端子Ｎ２の電圧ＶＣ１Ｐより高い。
第３スイッチング回路４０は、第２入力端子Ｎ３の電圧ＶＣ１Ｐと第２出力端子Ｎ４の電圧ＶＯＵＴとによって、第２バルク端子ＢＵＬＫ２を第２入力端子Ｎ３と第２出力端子Ｎ４とのうち高い電圧を有する端子に接続させる。
【００６０】
第２バルク端子ＢＵＬＫ２は、第２入力端子Ｎ３の電圧ＶＣ１Ｐと第２出力端子Ｎ４の電圧ＶＯＵＴとのうち高い電圧を有する端子に接続されることによって、第２バルク端子ＢＵＬＫ２の電流（Ｉ＿ＢＵＬＫ２）は発生しない。したがって、チャージポンプ回路１０は、ラッチアップを防止することができる。
【００６１】
図７は、図１に示したチャージポンプ回路を含む本発明の一実施形態によるディスプレイ装置のブロック図である。
図７を参照すると、ディスプレイ装置１００は、表示パネル１１０、ソースドライバー（ｓｏｕｒｃｅ  ｄｒｉｖｅｒ）１２０、ゲートドライバー（ｇａｔｅ  ｄｒｉｖｅｒ）１３０、及びチャージポンプ回路１０、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）１４０を含む。
【００６２】
表示パネル１１０は、複数のデータライン（ｄａｔａ  ｌｉｎｅ）、複数のゲートライン（ｇａｔｅ  ｌｉｎｅ）、及び複数のデータラインと複数のゲートラインとの交差点に形成された複数のピクセル（ｐｉｘｅｌ）を含む。
複数のピクセルのそれぞれは、トランジスタによってオン／オフされることができ、トランジスタのオン／オフは、ゲートドライバー１３０によって制御される。
【００６３】
ソースドライバー１２０は、コントローラ１４０から出力される制御信号とチャージポンプ回路１０から出力される電圧とに応答して、パネル１１０に具現された複数のデータライン（または、ソースライン）を駆動するためにアナログ電圧を出力する。
ゲートドライバー１３０は、コントローラ１４０から出力される制御信号とチャージポンプ回路１０から出力される電圧とに応答して、ソースドライバー１０から出力されるアナログ電圧が、各ピクセルに供給されるように表示パネル１１０に具現された複数のゲートライン（または、複数のスキャンライン（ｓｃａｎ  ｌｉｎｅ））を順次に駆動する。
【００６４】
図１〜図６を参照して説明したチャージポンプ回路１０は、コントローラ１４０から出力される複数の制御信号、例えば、図１に示した制御信号に応答して、ソースドライバー１２０またはゲートドライバー１３０に昇圧された電圧ＶＯＵＴを供給することができる。
コントローラ１４０は、ソースドライバー１２０の動作とゲートドライバー１３０の動作とを制御することができる複数のタイミングコントロール（ｔｉｍｉｎｇ  ｃｏｎｔｒｏｌ）信号を生成することができる。
【００６５】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００６６】
本発明は、チャージポンプ回路を有する半導体装置に好適に利用され、又、該チャージポンプ回路を含むドライバー、及び該ドライバーを含むディスプレイ装置に好適に利用されうる。
【符号の説明】
【００６７】
１０    チャージポンプ回路
１１    第１トランジスタ（第１伝送回路）
１３    第１キャパシタ
１５    第２スイッチング回路
１５−１    第５スイッチングトランジスタ
１５−３    第６スイッチングトランジスタ
１７、４９    （第１及び第２）レベルシフタ
２０    第１スイッチング回路
２１    第１制御信号発生器
２３    第１スイッチングトランジスタ
２５    第２スイッチングトランジスタ
３１    第２トランジスタ（第２伝送回路）
４０    第３スイッチング回路
４１    第２制御信号発生器
４３    第３スイッチングトランジスタ
４５    第４スイッチングトランジスタ
４７    第２キャパシタ
５３、５５、５７、５９    （第１〜第４）ブランチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011142322.tif 000007
【図６】
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【図７】
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