(57)【要約】【課題】不揮発性メモリを有する半導体装置を小型にする。【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。【選択図】図２
2011018941.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の第１電極と、前記複数の第１電極に対して交差するように前記半導体基板上に設けられた複数の第２電極と、前記複数の第１電極の隣接間であって前記複数の第２電極が平面的に重なる位置に設けられた電荷蓄積用の複数の第３電極とを有する複数の不揮発性メモリセルを備える半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記半導体基板上に第１絶縁膜を介して前記第１電極形成用の導体膜を堆積する工程、
（ｂ）前記第１電極形成用の導体膜上に第２絶縁膜を堆積する工程、
（ｃ）前記第２絶縁膜上に第３絶縁膜を堆積する工程、
（ｄ）前記第１電極形成用の導体膜、第２絶縁膜および第３絶縁膜をパターニングすることにより、前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンを形成する工程、
（ｅ）前記第１電極の側面に第４絶縁膜を形成する工程、
（ｆ）前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンの隣接間の前記半導体基板上に第５絶縁膜を形成する工程、
（ｇ）前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンの隣接間が埋め込まれるように前記半導体基板上に前記第３電極形成用の導体膜を堆積する工程、
（ｈ）前記第３電極形成用の導体膜が前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンの隣接間に残されるように前記第３電極形成用の導体膜を除去することにより、前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンの隣接間に前記第３電極形成用の導体膜のパターンを前記第１電極に対して自己整合的に形成する工程、
（ｉ）前記第３絶縁膜を除去する工程、
（ｊ）前記半導体基板上に、第６絶縁膜を堆積する工程、
（ｋ）前記第６絶縁膜上に前記第２電極形成用の導体膜を堆積する工程、
（ｌ）前記第２電極形成用の導体膜をパターニングすることにより、前記複数の第２電極を形成する工程、
（ｍ）前記複数の第２電極をマスクとして前記第３電極形成用の導体膜のパターンをパターニングすることにより、前記第１電極よりも高くなるような断面凸状の複数の第３電極を、前記複数の第２電極に対して自己整合的に形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｄ）または前記（ｅ）工程後、前記（ｆ）工程前に、前記半導体基板の主面に対して斜め方向から所望の不純物を導入することにより、前記半導体基板に前記半導体基板の導電型とは反対の導電型のビット線用の半導体領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｉ）工程後、前記（ｊ）工程前に、前記半導体基板に所望の不純物を選択的に導入することにより、前記半導体基板に前記半導体基板の導電型とは反対の導電型のビット線用の半導体領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｈ）工程に際しては、前記半導体基板の全面上の前記第３電極形成用の導体膜に対して、異方性ドライエッチング処理によるエッチバック処理または化学機械研磨処理を施すことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の第４絶縁膜は、熱酸化法により形成された酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第２絶縁膜は窒化シリコンにより形成し、前記第３絶縁膜は酸化シリコンにより形成し、前記（ｉ）工程の前記第３絶縁膜の除去工程においては、前記第２絶縁膜がエッチングストッパとされるようにエッチング処理を施すことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｌ）工程の前記第２電極形成用の導体膜のパターニング工程においては、前記第６絶縁膜がエッチングストッパとされるようにエッチング処理を施すことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｄ）または前記（ｅ）工程後、前記（ｆ）工程前に、前記複数の第１電極が対向する前記半導体基板の主面部のしきい値電圧が、前記複数の第３電極が対向する前記半導体基板の主面部のしきい値電圧よりも低くなるように、前記第１電極、第２絶縁膜および第３絶縁膜の積層パターンの隣接間の半導体基板に所望の不純物を導入する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記第１電極形成用の導体膜をパターニングすることにより、前記半導体基板上に電界効果トランジスタのゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、更に前記複数の不揮発性メモリセルの選択用の電界効果トランジスタを備える半導体装置の製造方法であって、
（ｎ）前記（ｄ）工程でパターニングされる前記第１電極形成用の導体膜のうち一部は、前記選択用の電界効果トランジスタのゲート電極形成のために前記（ｍ）工程後まで残されており、前記（ｍ）工程後に、前記残された第１電極形成用の導体膜をパターニングすることで、前記選択用の電界効果トランジスタのゲート電極を形成する工程、
（ｏ）前記（ｎ）工程後に、前記半導体基板に前記選択用の電界効果トランジスタのゲート電極に整合して不純物を導入することで、前記選択用の電界効果トランジスタのソース・ドレイン領域を形成する工程、
を有し、
前記（ａ）工程前に、前記半導体基板に不純物を導入することで、前記複数の不揮発性メモリセルと前記選択用の電界効果トランジスタとを連結する半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、更に前記複数の不揮発性メモリセルの選択用の電界効果トランジスタを備える半導体装置の製造方法であって、
（ｐ）前記（ｄ）工程でパターニングされる第１電極形成用の導体膜のうち一部は、前記選択用の電界効果トランジスタのゲート電極形成のために前記（ｍ）工程後まで残されており、前記（ｍ）工程後に、前記残された第１電極形成用の導体膜をパターニングすることで、前記選択用の電界効果トランジスタのゲート電極を形成する工程、
（ｑ）前記（ｎ）工程後に、前記半導体基板に前記選択用の電界効果トランジスタのゲート電極に整合して不純物を導入することで、前記選択用の電界効果トランジスタのソース・ドレイン領域および前記複数の不揮発性メモリセルと前記選択用の電界効果トランジスタとを連結する半導体領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記複数の第３電極の高さを、前記第２電極が延在する方向における前記第３電極の長さよりも大きくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記複数の第３電極の高さを、前記第２電極が延在する方向における前記複数の第３電極間の間隔よりも大きくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記第３電極を柱状に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置またはその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討した不揮発性メモリセルは、フローティングゲート電極およびコントロールゲート電極の他に、アシストゲート電極と称する３つ目のゲート電極を有している。半導体基板の主面上には、平面帯状の複数のアシストゲート電極が互いに沿うように配置されている。この複数のアシストゲート電極を覆う絶縁膜において、アシストゲート電極の隣接間には溝が形成されており、その溝の側面および底面に断面凹状のフローティングゲート電極が設けられている。このフローティングゲート電極上には、層間膜を介してコントロールゲート電極が設けられている。
【０００３】
なお、例えば特開２０００−１８８３４６号公報には、半導体基板の主面に形成された分離用のＳＴＩの隣接間に、断面凸状のフローティングゲート電極を設け、その表面を覆うように層間膜を介してコントロールゲート電極を設けた構成のＮＡＮＤ型のフラッシュメモリセルが開示されている。（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８８３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、上記不揮発性メモリを有する半導体装置においては、益々小型化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００６】
本発明の目的は、不揮発性メモリを有する半導体装置を小型にすることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、複数の第１電極と、これに交差するように設けられた複数の第２電極と、前記複数の第１電極の隣接間と前記複数の第２電極との交点に、前記第１、第２電極とは絶縁された状態で設けられた電荷蓄積用の第３電極とを有する複数の不揮発性メモリセルを半導体基板上に備え、前記第３電極を前記第１電極よりも高くなるような断面凸状の形状としたものである。
【００１０】
また、本発明は、複数の第１電極と、これに交差するように設けられた複数の第２電極と、前記複数の第１電極の隣接間と前記複数の第２電極との交点に、前記第１、第２電極とは絶縁された状態で設けられた電荷蓄積用の第３電極とを有する複数の不揮発性メモリセルを半導体基板上に備え、前記複数の第１電極は、前記半導体基板に反転層を形成する機能を有するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性メモリの小型化を推進させることができる。
【００１３】
また、半導体装置を小型にすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１のＹ１−Ｙ１線の断面図である。
【図３】図１のＸ１−Ｘ１線の断面図である。
【図４】図１のＸ２−Ｘ２線の断面図である。
【図５】図１の半導体装置のデータ書込動作時の要部回路図である。
【図６】図５のデータ書込動作時の半導体装置の要部断面図である。
【図７】図１の半導体装置のデータ読み出し動作時の要部回路図である。
【図８】図７のデータ読み出し動作時の半導体装置の要部断面図である。
【図９】データ消去動作時の半導体装置の要部断面図である。
【図１０】本発明の一実施の形態である図１の半導体装置の製造工程中の半導体基板の一例の要部平面図である。
【図１１】図１０のＹ１−Ｙ１線の断面図である。
【図１２】図１０のＸ１−Ｘ１線の断面図である。
【図１３】図１０の製造工程時の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図１４】図１０等の製造工程に続く半導体装置の製造工程中の半導体基板の一例の要部平面図である。
【図１５】図１４のＹ１−Ｙ１線の断面図である。
【図１６】図１４のＸ１−Ｘ１線の断面図である。
【図１７】図１４のＸ２−Ｘ２線の断面図である。
【図１８】図１４の製造工程時のフラッシュメモリの周辺回路領域の半導体基板の一例の要部断面図である。
【図１９】図１０等の製造工程に続く半導体装置の製造工程中の半導体基板の図１４のＹ１−Ｙ１線に相当する箇所の一例の要部断面図である。
【図２０】図１９と同工程中の図１４のＸ１−Ｘ１線に相当する箇所の断面図である。
【図２１】図１９と同工程中の図１４のＸ２−Ｘ２線に相当する箇所の断面図である。
【図２２】図１９と同工程中のフラッシュメモリの周辺回路領域の半導体基板の一例の要部断面図である。
【図２３】図１９等の製造工程に続く半導体装置の製造工程中の図１４のＹ１−Ｙ１線に相当する箇所の断面図である。
【図２４】図２３と同工程中の図１４のＸ１−Ｘ１線に相当する箇所の断面図である。
【図２５】図２３と同工程中の図１４のＸ２−Ｘ２線に相当する箇所の断面図である。
【図２６】図２３と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図２７】図２３等の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図２８】図２７の要部拡大平面図である。
【図２９】図２８のＹ１−Ｙ１線の断面図である。
【図３０】図２８のＸ１−Ｘ１線の断面図である。
【図３１】図２８のＸ２−Ｘ２線の断面図である。
【図３２】図２７と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図３３】図２７等の製造工程に続く半導体装置の製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図である。
【図３４】図３３と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図である。
【図３５】図３３と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図である。
【図３６】図３３と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図３７】図３３等の製造工程に続く半導体の製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図である。
【図３８】図３７と同工程時の図２８のＸ２−Ｘ２線に相当する箇所の断面図である。
【図３９】図３７等の製造工程に続く半導体装置の製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図である。
【図４０】図３９と同工程時の図２８のＸ２−Ｘ２線に相当する箇所の断面図である。
【図４１】図３９等の製造工程に続く半導体装置の製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図である。
【図４２】図４１と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図である。
【図４３】図４１と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図である。
【図４４】図３３と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図４５】図４１等の製造工程に続く半導体装置の製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図である。
【図４６】図４５と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図である。
【図４７】図４５と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図である。
【図４８】図４５と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図４９】図４１等の製造工程に続く半導体装置の製造工程中の半導体基板の一例の要部平面図である。
【図５０】図４９のＹ１−Ｙ１線の断面図である。
【図５１】図４９のＸ１−Ｘ１線の断面図である。
【図５２】図４９と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図５３】図４９等の製造工程に続く半導体装置の製造工程中の上記図４９のＹ１−Ｙ１線に相当する箇所の断面図である。
【図５４】図５３と同工程中の上記図４９のＸ１−Ｘ１線に相当する箇所の断面図である。
【図５５】図５３と同工程中の上記図４９のＸ２−Ｘ２線に相当する箇所の断面図である。
【図５６】図５３と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図５７】図５３等の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図５８】図５７のＹ１−Ｙ１線の断面図である。
【図５９】図５７のＹ２−Ｙ２線の断面図である。
【図６０】図５７のＸ１−Ｘ１線の断面図である。
【図６１】図５７のＸ２−Ｘ２線の断面図である。
【図６２】図５７等の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図６３】図６２のＹ１−Ｙ１線の断面図である。
【図６４】図６２のＹ２−Ｙ２線の断面図である。
【図６５】図６２のＸ１−Ｘ１線の断面図である。
【図６６】図６２のＸ２−Ｘ２線の断面図である。
【図６７】図６２と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図６８】図６２等の製造工程に続く半導体の製造工程中の図６２のＹ２−Ｙ２線に相当する箇所の断面図である。
【図６９】図６２のＸ１−Ｘ１線に相当する箇所の断面図である。
【図７０】図６８等の製造工程に続く半導体装置の製造工程中の図６２のＸ２−Ｘ２線に相当する箇所の断面図である。
【図７１】図７０と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図７２】図７０等の製造工程に続く半導体装置の製造工程中の図６２のＸ１−Ｘ１線に相当する箇所の断面図である。
【図７３】図７２と同工程中の図６２のＸ２−Ｘ２線に相当する箇所の断面図である。
【図７４】図７２と同工程中の半導体装置の周辺回路領域の半導体基板の一例の要部断面図である。
【図７５】本発明の半導体装置の製造工程で生じる課題を説明するための半導体装置の製造工程中の要部断面図である。
【図７６】図７５に続く半導体装置の製造工程中の要部断面図である。
【図７７】図７６に続く半導体装置の製造工程中の要部断面図である。
【図７８】図７７の半導体装置の製造工程中の要部平面図である。
【図７９】本発明の半導体装置の製造工程で生じる課題を説明するための半導体装置の製造工程中の要部断面図である。
【図８０】図７９に続く半導体装置の製造工程中の要部断面図である。
【図８１】図８０に続く半導体装置の製造工程中の要部断面図である。
【図８２】本発明の他の実施の形態である半導体装置の要部平面図である。
【図８３】図８２の半導体装置の製造工程中のＸ２−Ｘ２線に相当する箇所の断面図である。
【図８４】図８３に続く半導体装置の製造工程中のＸ２−Ｘ２線に相当する箇所の断面図である。
【図８５】図８４に続く半導体装置の製造工程中のＸ２−Ｘ２線に相当する箇所の断面図である。
【図８６】本発明のさらに他の実施の形態である半導体装置のメモリ領域の要部断面図である。
【図８７】図８６の半導体装置のデータ書込動作時の半導体基板の要部断面図である。
【図８８】図８６の半導体装置のデータ読み出し動作時の半導体基板の要部断面図である。
【図８９】図８６の半導体装置のデータ消去動作時の半導体基板の要部断面図である。
【図９０】本発明のさらに別の実施の形態である半導体装置のメモリ領域の要部断面図である。
【図９１】図９０の半導体装置のデータ書込動作時の半導体基板の要部断面図である。
【図９２】図９０の半導体装置のデータ読み出し動作時の半導体基板の要部断面図である。
【図９３】図９０の半導体装置のデータ消去動作時の半導体基板の要部断面図である。
【図９４】本発明の一実施の形態である半導体装置のメモリマットのレイアウトの一例を示した平面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためハッチングを付す場合もある。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電界効果トランジスタであるＭＩＳ・ＦＥＴ(Metal Insulator Semiconductor・Field Effect Transistor)をＭＩＳと略し、ｎチャネル型ＭＩＳをｎＭＩＳと略し、ｐチャネル型ＭＩＳをｐＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
本実施の形態１では、例えば４ＧｂｉｔのＡＮＤ型のフラッシュメモリ単体に本発明を適用した場合の一例について説明する。
【００１７】
図１は本実施の形態１のフラッシュメモリの要部平面図、図２は図１のＹ１−Ｙ１線の断面図、図３は図１のＸ１−Ｘ１線の断面図、図４は図１のＸ２−Ｘ２線の断面図をそれぞれ示している。なお、図１の符号Ｘは第１方向を示し、同図の符号Ｙは第１方向Ｘに直交する第２方向を示している。
【００１８】
本実施の形態１のフラッシュメモリが形成された半導体チップの半導体基板（以下、単に基板という）１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には、活性領域２、分離領域３、複数の第１電極４Ｇ、複数のワード線（第２電極）５、複数の浮遊ゲート電極（第３電極）６Ｇ、複数の不揮発性メモリセル（以下、単にメモリセルという）ＭＣおよび複数の選択ｎＭＩＳＱｓｎ０、選択ｎＭＩＳＱｓｎ１が配置されている。基板１Ｓの断面を見ると、基板１Ｓのメモリ領域および選択トランジスタ領域には、ｐ型のウエルＰＷ１およびｎ型の埋込領域ＮＩＳＯが形成されている。ｐ型のウエルＰＷ１は、例えばホウ素（Ｂ）が導入されてなり、その外周（側面および底面）は、ｎ型の埋込領域ＮＩＳＯにより取り囲まれている。ｎ型の埋込領域ＮＩＳＯには、例えばリン（Ｐ）が導入されている。
【００１９】
上記活性領域２は、デバイスが形成される領域である。後述のようにメモリ領域の活性領域２にはビット線用の半導体領域が形成されておらず、メモリ領域の微細化が図られている。この活性領域２の平面外形は分離領域３により規定されている。分離領域３は、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、基板１Ｓに掘られた溝内に、例えば酸化シリコン（ＳｉＯ２等）のような絶縁膜が埋め込まれることで形成されている。
【００２０】
上記複数の第１電極４Ｇは、その各々の平面形状が第１方向Ｘに延在する矩形状とされている。各第１電極４Ｇは、第２方向Ｙに沿って所望の距離を隔ててほぼ平行に並んで配置されている。第１電極４Ｇの細い部分の第２方向Ｙの寸法（幅）は、例えば６５ｎｍ程度である。また、第１電極４Ｇの隣接間隔は、例えば１１５ｎｍ程度である。この第１電極４Ｇは、その大半が上記活性領域２に平面的に重なるように配置されている。この第１電極４Ｇに所望の電圧が印加されると、その第１電極４Ｇに沿って活性領域２の基板１Ｓの主面部分にｎ型の反転層が形成されるようになっている。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。
【００２１】
このメモリセルＭＣのソースおよびドレインが、グローバルビット線および共通ドレイン配線を電気的に接続される機構を、図１のＸ２−Ｘ２線およびＸ３−Ｘ３線の断面図である図４を用いて以下に述べる。ここで、図４はＸ２−Ｘ２線の断面を示したものである。Ｘ２−Ｘ２線とＸ３−Ｘ３線の断面構造は、グローバルビット線、もしくは共通ドレイン配線と電気的に接続される点以外は、その構造は左右対称に同様であるので、Ｘ３−Ｘ３線についての詳細な説明は省略する。
【００２２】
所望の第１電極４Ｇに所望の電圧が印加されると、図１に示す第１電極４Ｇの下の活性領域２には、ドレイン用のビット線（ｎ型の反転層）が形成され、図４に示すように、基板１Ｓの主面部分に形成されたｎ−型の半導体領域７を通じて所望の選択ｎＭＩＳＱｓｎ０と電気的に接続され、さらにその選択ｎＭＩＳＱｓｎ０を介して共通ドレイン配線と電気的に接続されるようになっている。ｎ−型の半導体領域７は、第１電極４Ｇとその第１方向Ｘの延長線上の選択ｎＭＩＳＱｓｎ０との間に、例えばヒ素（Ａｓ）が導入されることで形成されている。また、前述したように、メモリセルＭＣのソースとグローバルビット線への接続についても同様である。すなわち、各第１電極４ＧはメモリセルＭＣのソース領域およびドレイン領域を形成するために設けられている。
【００２３】
このように本実施の形態１では、各メモリセルＭＣを形成する領域においては、第１電極４Ｇにより活性領域２の基板１Ｓの主面部分にビット線用の反転層を形成するので活性領域２にビット線形成用の半導体領域が形成されていない。このビット線形成用の半導体領域を活性領域２に形成する場合は、ビット線形成用の半導体領域の不純物拡散を考慮した寸法の確保、不純物イオンを注入するための寸法の確保および合わせずれを考慮した寸法の確保等のような種々の寸法の確保が必要となり、メモリセルＭＣのサイズを大きくせざるを得ない。これに対して本実施の形態１では、各メモリセルＭＣを形成する領域においては、ビット線用の半導体領域を形成しないので、メモリセルＭＣのサイズを大幅に縮小でき、メモリ領域全体の寸法を大幅に縮小することが可能となっている。また、第１電極４Ｇは、上記ビット線形成の機能の他に、隣接するメモリセルＭＣ間のアイソレーション機能も有している。これにより、メモリ領域には溝型の分離領域３を設ける必要が無くなるので、形成されるビット線のピッチを縮小させることが可能となっている。また、微細化による溝型の分離領域３から受ける応力等の問題もない。さらに、隣接するメモリセルＭＣのソースおよびドレイン（ビット線）を共有した構成を形成するにあたり、不純物を注入して拡散層を形成する必要が無く、反転層を利用してソースおよびドレイン領域（ビット線）を形成にする構成になるので、微細化による不純物の熱拡散等の問題も無く、メモリ領域の占有面積を縮小させることが可能となっている。
【００２４】
メモリ領域の単位領域には、例えば４本の第１電極４Ｇ（Ｇ０〜３）が配置されている。すなわち、第１電極４Ｇ（Ｇ０〜３）が４本で１セットとされている。図１では、単位領域の１本の第１電極４Ｇ（Ｇ１）の右端に上層配線との接続用の幅広領域４ＧＡが形成され、その下に隣接する第１電極４Ｇ（Ｇ２）の左端に上層配線との接続用の幅広領域４ＧＡが形成され、その下に隣接する第１電極４Ｇ（Ｇ３）の右端は配線４ＬＡと接続され、その下に隣接する第１電極４Ｇ（Ｇ０）の左端は配線４ＬＢと接続されている様子が例示されている。配線４ＬＡ，４ＬＢは、図１の第２方向Ｙに延在する帯状のパターンとされており、その各々には４本に１本の第１電極４Ｇ（Ｇ３、Ｇ０）が一体的に接続されている。すなわち、配線４ＬＡ，４ＬＢは、同一の電位を供給する複数の第１電極４Ｇの共通配線とされている。このような第１電極４Ｇ（Ｇ０〜３）、４ＧＡおよび配線４ＬＡ，４ＬＢは、例えば低抵抗な多結晶シリコン膜を同工程時にパターニングすることで形成されている。ここでは、形成上の容易さ等から上記同一の電位を供給する複数の第１電極４Ｇと幅広領域４ＧＡ、配線４ＬＡ，４ＬＢとを一体的に形成し同層で互いに電気的に接続している。第１電極４Ｇおよび配線４ＬＡ，４ＬＢの厚さは、例えば５０ｎｍ程度である。このように第１電極４Ｇを薄くすることにより、第１電極４Ｇと浮遊ゲート電極６Ｇとの間のカップリング比を小さくすることができるので、浮遊ゲート電極６Ｇを低くすることができる。第１電極４Ｇおよび配線４ＬＡ，４ＬＢと基板１Ｓの主面との間の絶縁膜８は、例えば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、例えば８．５ｎｍ程度である。この第１電極４Ｇの全側面および配線４ＬＡ，４ＬＢの片側側面には、例えば酸化シリコンからなる絶縁膜９が形成されている。また、第１電極４Ｇおよび配線４ＬＡ，４ＬＢの上面には、例えば窒化シリコン（Ｓｉ３Ｎ４等）からなるキャップ膜１０が形成されている。また、メモリ領域の外周の第１電極４Ｇ、上記幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢのキャップ膜１０上には、例えば酸化シリコンからなる絶縁膜１１が堆積され、さらにその上層には、例えば酸化シリコンからなる絶縁膜１２が堆積されている。第１電極４Ｇは、コンタクトホールＣＴ内のプラグＰＧを通じて上層の第１層配線Ｍ１と電気的に接続されている。コンタクトホールＣＴは、上記キャップ膜１０および絶縁膜１１，１２に開口されており、上記幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢの一部に配置されている。
【００２５】
上記複数のワード線５（ＷＬ）は、１ブロックのメモリセル（メモリマット）に対して２５６本形成されている。本実施の形態においては、説明をわかりやすくするため、ＷＬ０〜２までを図示している。各ワード線５（ＷＬ０〜２）は、その各々の平面形状が第２方向Ｙに延在する矩形状とされている。すなわち、各ワード線５（ＷＬ０〜２）は、第１電極４Ｇ（Ｇ０〜３）に対して直交した状態で、図１の第１方向Ｘに沿って所望の距離を隔ててほぼ平行に並んで配置されている。このワード線５の上記第１電極４Ｇの隣接間に位置する部分はメモリセルＭＣの制御ゲート電極となっている。ワード線５の第１方向Ｘの設計上の寸法と、隣接するワード線５の設計上の間隔とは等しく、例えば９０ｎｍ程度である。このように、ワード線５の第１方向Ｘの設計上の寸法と、隣接するワード線５の設計上の間隔とを等しくすることにより、制御ゲート電極５ａと浮遊ゲート電極６Ｇとのカップリング比の計算を容易にすることができるので、そのカップリング比をより良い値に設定することが可能となる。すなわち、制御ゲート電極５ａと浮遊ゲート電極６Ｇとのカップリング比を最大にすることができる。各ワード線５は、例えば低抵抗な多結晶シリコンからなる導体膜５ａと、その上面に形成されたタングステンシリサイド（ＷＳｉｘ）等のような高融点金属シリサイド膜５ｂとの積層膜により形成されている。このワード線５の上面上には、例えば酸化シリコンからなる絶縁膜１３が堆積されている。なお、第１方向Ｘの両最外側のワード線５は、メモリ動作に寄与されないパターンとされており、露光時の細りを考慮して他のワード線５よりも幅広に形成されている。また、図２に示す断面図のように各メモリセルＭＣのＹ方向において、ワード線５の下層の導体膜５ａが各浮遊ゲート電極６Ｇ間に絶縁膜１８を介して埋め込まれるように形成されている。
【００２６】
上記複数の浮遊ゲート電極６Ｇは、上記第１電極４Ｇ（Ｇ０〜３）の隣接間と、上記ワード線５（ＷＬ０〜２）との交点に電気的に絶縁された状態で配置されている。この浮遊ゲート電極６Ｇは、上記メモリセルＭＣのデータ用の電荷蓄積層であり、例えば低抵抗な多結晶シリコンにより形成されている。浮遊ゲート電極６Ｇは、平面で見ると矩形状に形成されている。浮遊ゲート電極６Ｇの第１方向Ｘの寸法は、上記ワード線５の第１方向Ｘの寸法にほぼ等しく、例えば９０ｎｍ程度とされ、浮遊ゲート電極６Ｇの第２方向Ｙの寸法は、上記第１電極４Ｇの隣接間の間隔より若干短く、例えば６５ｎｍ程度とされている。
【００２７】
また、浮遊ゲート電極６Ｇは、断面で見ると、基板１Ｓの主面上に絶縁膜１５を介して設けられている。この絶縁膜１５は、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）等からなる。この酸窒化シリコンは、酸化シリコンと基板１Ｓとの界面に窒素（Ｎ）を偏析させた構成を有する膜である。絶縁膜１５は、例えば酸化シリコンにより形成しても良いが、酸窒化シリコンで形成することにより、絶縁膜１５の信頼性を向上させることができる。すなわち、絶縁膜１５の形成前に基板１Ｓに与えた損傷等により基板１Ｓの主面に形成された不安定な結合手やトラップ準位等に窒素を結合させることで、絶縁膜１５の信頼性を向上させることができる。絶縁膜１５の厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度とされている。
【００２８】
上記浮遊ゲート電極６Ｇと上記第１電極４Ｇとの間には、上記絶縁膜９および絶縁膜１６が形成されており、これにより第１電極４Ｇと浮遊ゲート電極６Ｇとが絶縁されている。また、浮遊ゲート電極６Ｇおよび上記ワード線５の第１方向Ｘの隣接間には絶縁膜１７が形成されており、これにより第１方向Ｘに隣接する浮遊ゲート電極６Ｇ間およびワード線５間が絶縁されている。絶縁膜１６，１７は、例えば酸化シリコンからなる。さらに、浮遊ゲート電極６Ｇと、ワード線５の制御ゲート電極との間には絶縁膜１８が形成されている。絶縁膜１８は、浮遊ゲート電極６Ｇと制御ゲート電極との間のキャパシタを形成する膜で、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。絶縁膜１８の厚さは、二酸化シリコン換算膜厚で、例えば１６ｎｍ程度である。
【００２９】
図２または３に示すように、本実施の形態１では、この浮遊ゲート電極６Ｇは基板１Ｓの主面に対して交差する方向における断面形状が凸状（ここでは長方形の形状）に形成されており、半導体基板１Ｓの表面に対して突起した形状とされている。すなわち、浮遊ゲート電極６Ｇは第１電極４Ｇに挟まれた領域に、半導体基板１Ｓに絶縁膜１５を介して柱状（ここでは四角柱状）に形成されている。浮遊ゲート電極６Ｇの高さ（基板１Ｓの主面からの高さ）が、第１電極４の高さ（基板１Ｓの主面からの高さ）よりも高くなるように形成されている。浮遊ゲート電極を凹状にするとメモリセルの縮小とともに浮遊ゲート電極を薄くしなければならない等、浮遊ゲート電極の加工が難しくなる。これに対して、本実施の形態１では、浮遊ゲート電極６Ｇを断面凸状としことにより、メモリセルＭＣを縮小しても、浮遊ゲート電極６Ｇの加工を容易にすることができる。このため、メモリセルＭＣの微細化を推進できる。また、浮遊ゲート電極６Ｇと制御ゲート電極とのキャパシタは、浮遊ゲート電極６Ｇの凸状側壁および凸状上面に形成される。すなわち、ワード線５が延在する方向（Ｙ−Ｙ方向）において、ワード線５（５ａ）と浮遊ゲート電極６Ｇ間に絶縁膜１８を介して容量が形成される。この容量は上記凸状の浮遊ゲート電極６Ｇの上面部と側壁部に形成される容量値の合計で算出される。したがって、最小加工寸法がさらに縮小されても、浮遊ゲート電極６Ｇを高くすることで浮遊ゲート電極６Ｇと制御ゲート電極との対向面積を増大させることにより、メモリセルＭＣの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極６Ｇと制御ゲート電極とのカップリング比を向上させることができる。このため、制御ゲート電極による浮遊ゲート電極６Ｇの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書込および消去の速度を向上させることができ、フラッシュメモリを低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。浮遊ゲート電極６Ｇの高さＨ１（絶縁膜１２の上面からの高さは、例えば２７０〜３００ｎｍ程度である。浮遊ゲート電極６Ｇの突出高さＨ２（第１電極４上の絶縁膜１８の上面からの高さ）は、例えば１９０ｎｍ程度である。
【００３０】
ここで、メモリセルＭＣの微細化が進むと、ワード線５が延在する方向（Ｙ−Ｙ方向）における浮遊ゲート電極６Ｇの長さも縮小されてくる。この時、微細化に伴って浮遊ゲート電極６Ｇの上面部の容量が低減してしまう。しかしながら、本実施の形態においては、浮遊ゲート電極６Ｇの高さを大きくすることで、浮遊ゲート電極６Ｇの側壁部の容量を増やすことが可能なため、ワード線５と浮遊ゲート電極６Ｇ間の容量低減を防ぐことができる。したがって、微細化による容量低減を防ぐために、ワード線５が延在する方向（Ｙ−Ｙ方向）における浮遊ゲート電極６Ｇの長さよりも浮遊ゲート電極６Ｇの高さ（Ｈ１）が常に大きくなるように設計するのが好ましく、より好ましくは、浮遊ゲート電極６Ｇの長さよりも浮遊ゲート電極６Ｇの突出高さ（Ｈ２）が常に大きくなるように設計する。また、上記は微細化による場合を述べたが、本実施形態の世代の半導体装置にも、浮遊ゲート電極６Ｇの長さよりも浮遊ゲート電極６Ｇの高さ（Ｈ１）および突出高さ（Ｈ２）が常に大きくなるように設計することで、更なる容量の向上を図れることは勿論である。
【００３１】
更に、微細化によって、ワード線５が延在する方向（Ｙ−Ｙ方向）における第１電極４Ｇの幅も縮小されてきた場合、第１電極４Ｇを介して隣接している各浮遊ゲート電極６Ｇ間のスペースも縮小されてくる。この時、各浮遊ゲート電極６Ｇ間のスペースに絶縁膜１８とワード線５（５ａ）とを埋め込むのが困難になる恐れがある。そのような場合には絶縁膜１８の膜厚を制御して薄膜化して埋め込むことが考えられるが、上述のワード線５と浮遊ゲート電極６Ｇ間の容量が低減するという問題がある。したがって、絶縁膜１８を薄膜化して減った容量を、浮遊ゲート電極６Ｇを高くして容量を増やす必要がある。すなわち、微細化による容量低減を防ぐために、例えばワード線５が延在する方向（Ｙ−Ｙ方向）における各浮遊ゲート電極６Ｇ間の間隔よりも浮遊ゲート電極６Ｇの高さ（Ｈ１）が常に大きくなるように設計するのが好ましく、より好ましくは、例えば各浮遊ゲート電極６Ｇ間の間隔よりも浮遊ゲート電極６Ｇの突出高さ（Ｈ２）が常に大きくなるように設計する。また、上記は微細化による場合を述べたが、本実施形態の世代の半導体装置にも、各浮遊ゲート電極６Ｇ間の間隔よりも浮遊ゲート電極６Ｇの高さ（Ｈ１）および突出高さ（Ｈ２）が常に大きくなるように設計することで、更なる容量の向上を図れることは勿論である。
【００３２】
また、本実施の形態においては、浮遊ゲート電極６Ｇのワード線の延在する方向（Ｙ−Ｙ方向）の長さと、第１電極４Ｇの延在する方向（Ｘ−Ｘ方向）の長さはほぼ同程度であるが、第１電極４Ｇの延在する方向（Ｘ−Ｘ方向）の長さを浮遊ゲート電極６Ｇのワード線の延在する方向（Ｙ−Ｙ方向）の長さよりも大きくなるように設計することで、浮遊ゲート電極６Ｇの上面部と側壁部に形成される容量値を増やすことが出来る。特に側壁部の容量値を増やすことができる。
【００３３】
上記複数の選択ｎＭＩＳＱｓｎは、メモリセルＭＣのドレインとなるビット線側およびソースとなるビット線側に配置されている。図１のドレインとなるビット線側では、各選択ｎＭＩＳＱｓｎ０が図１の右側に第２方向Ｙに沿ってビット線毎に配置されている。また、ソースとなるビット線側では、各選択ｎＭＩＳＱｓｎ１が図１の左側に第２方向Ｙに沿ってビット線毎に配置されている。ここではドレインとなるビット線側について説明するが、ソースとなるビット線側についても、その構造は同様なので説明を省略する。
【００３４】
図１に示すように、ドレインとなるビット線側の選択ｎＭＩＳＱｓｎ０のゲート電極４ＬＣ１は、上記配線４ＬＡに沿うように第２方向Ｙに延在する帯状の配線４ＬＣの一部（活性領域２の帯状領域と交差する部分）に形成されている。ソースとなるビット線側の選択ｎＭＩＳＱｓｎ１については、ゲート電極となる配線４ＬＤ１は、上記配線４ＬＢに沿うように第２方向Ｙに延在する帯状の配線４ＬＤの一部（活性領域２の帯状領域と交差する部分）に形成されている。このゲート電極４ＬＣ１、配線４ＬＣ、４ＬＤ１および配線４ＬＤは、例えば低抵抗な多結晶シリコン膜からなり、上記第１電極４Ｇ、幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢをパターニングする時に同時にパターニングされている。
【００３５】
図４に示すように、このゲート電極４ＬＣ１および配線４ＬＣ上には、キャップ膜１０が堆積されている。このゲート電極４ＬＣ１および配線４ＬＣは、コンタクトホールＣＴ内のプラグＰＧを通じて上層の第１層配線Ｍ１と電気的に接続されている。各選択ｎＭＩＳＱｓｎのゲート絶縁膜２１は、例えば酸化シリコンからなり、上記ゲート電極４ＬＣ１と基板１Ｓとの間に形成されている。また、各選択ｎＭＩＳＱｓｎのソースおよびドレイン用の一方の半導体領域２２ａは、ビット線連結用の上記ｎ−型の半導体領域７で形成されている。各選択ｎＭＩＳＱｓｎのソースおよびドレイン用の他方の半導体領域２２ｂは、ゲート電極４ＬＣ１の端部近傍に形成されたｎ−型の半導体領域２２ｂ１と、ゲート電極４ＬＣ１の端部からｎ−型の半導体領域２２ｂ１分だけ離れて形成された、ｎ−型半導体領域２２ｂ１よりも高濃度のｎ＋型の半導体領域２２ｂ２とを有している。半導体領域２２ａ，２２ｂには、例えばヒ素（Ａｓ）が導入されている。
【００３６】
図９４に示すように、各ブロック（メモリマット）には、ドレイン用のビット線側に、複数のメモリセルＭＣに対して、一つずつ選択ｎＭＩＳＱｓｎ０を設けている。これら各ブロックのドレインとなるビット線ＢＬ（共通ドレイン配線ＣＤ）は、コンタクトホールＣＴを通じて給電されるようになっており、第２層目の配線層Ｍ２（図示はしない）でそれぞれ共通化されている。また、ソース用のビット線側には、複数のメモリセルＭＣに対して、一つずつ選択ｎＭＩＳＱｓｎ１を設けている。これは後に詳細に述べるが、隣接するブロック（メモリマット）の各グローバルビット線ＧＢＬが共通になってしまうのを防ぐ為である。
【００３７】
すなわち、これらの各メモリマットは、少なくとも、複数のメモリセル、ドレイン用のビット線選択ｎＭＩＳＱｓｎ０およびソース用のビット線選択ｎＭＩＳＱｓｎ１を含んで形成されており、各メモリマットは、隣接するメモリマットとはドレイン用のビット線給電用のコンタクトホールまたはソース用のビット線給電用のコンタクトホールに対して左右対称に配置されている。このように各メモリマットを配置することで、隣接するメモリマットとドレイン用またはソース用のビット線給電用のコンタクトホールを共有することができるため、同じ構成のメモリマットを配置する場合に比べて、フラッシュメモリの占有面積を低減することができる。
【００３８】
次に、本実施の形態１のフラッシュメモリの書込、読み出しおよび消去の動作について説明する。
【００３９】
図５は定電荷注入によるデータ書込動作時の要部回路図、図６は定電荷注入によるデータ書込動作時の基板１Ｓの要部断面図をそれぞれ示している。上記のように単位領域の構成は、選択ｎＭＩＳＱｓｎ０１（４ＬＣ）または選択ＭＩＳＱｓｎ０２が共通ドレイン側に１段のみ配置され、第１電極４Ｇが４系統の構成（Ｇ０〜３）とされている。上述のグローバルビット線ＧＢＬ０〜ＧＢＬ３には、それぞれ選択ｎＭＩＳＱｓｎ１１が設けられている。選択ｎＭＩＳＱｓｎ１２は、隣接するブロックのグローバルビット線ＧＢＬ０’〜ＧＢＬ３’に設けられており、これら選択ｎＭＩＳＱｓｎ１１もしくは選択ｎＭＩＳＱｓｎ１２が選択されてオンすることにより、グローバルビット線はＧＢＬ０〜ＧＢＬ３もしくはＧＢＬ０’〜ＧＢＬ３’にソース電位が印加されることになる。そして、第１電極４Ｇ（Ｇ０〜３）のうち所望の第１電極４Ｇに電圧を印加することによって所望のメモリセルＭＣを選択する。
【００４０】
データ書込は、非選択のメモリセルＭＣをスルー、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。また、個々のメモリセルＭＣには多値のデータを記憶することが可能となっている。この多値記憶は、ワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極６Ｇへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００４１】
データ書込動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（５）に、例えば１５Ｖ程度、それ以外のワード線ＷＬ１（５）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース形成用の第１電極Ｇ０（４Ｇ）に、例えば１Ｖ程度を印加し、選択のメモリセルＭＣのドレイン形成用の第１電極Ｇ１（４Ｇ）に、例えば７Ｖ程度を印加することにより、第１電極Ｇ０（４Ｇ）に対向する基板１Ｓの主面部分にソース形成用のｎ型の反転層２３ａを形成し、第１電極Ｇ１（４Ｇ）に対向する基板１Ｓの主面部分にドレイン形成用のｎ型の反転層２３ｂを形成する。他の第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）には、例えば０Ｖを印加することで、これら第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）に対向する基板１Ｓの主面部分に反転層が形成されないようにし、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態で、配線４ＬＣに、例えば７Ｖ程度の電圧を印加することにより選択ｎＭＩＳＱｓｎ０をオンして、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧を上記ｎ−型の半導体領域７およびｎ型の反転層２３ｂを通じて選択のメモリセルＭＣのドレインに供給する。しかし、このままでは、ワード線ＷＬ０（５）に接続された非選択のメモリセルＭＣも、選択のメモリセルＭＣと同じ状態となり、その非選択のメモリセルＭＣにもデータが書き込まれてしまう。そこで、選択のメモリセルＭＣのソース形成用の反転層２３ａが接続されるグローバルビット線ＧＢＬ０に、例えば０Ｖを印加する一方、上記の非選択のメモリセルＭＣのソース形成用のｎ型反転層２３ａが接続されるグローバルビット線ＧＢＬ２には、例えば１．２Ｖ程度を印加する。また、他のグローバルビット線ＧＢＬ１，ＧＢＬ３には、例えば０Ｖを印加する。これにより、選択のメモリセルＭＣにはドレインからソースに向かって書き込みの電流Ｉ１が流れ、この時にソース側のｎ型の反転層２３ａに蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜１５を介して浮遊ゲート電極６Ｇに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む一方、上記非選択のメモリセルＭＣのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図５の符号Ｆはフローティング状態を示し、図６の矢印Ｃ１は、データ用の電荷の注入の様子を模式的に示している。
【００４２】
次に、図７はデータ読み出し動作時の要部回路図、図８はデータ読み出し動作時の基板１Ｓの要部断面図をそれぞれ示している。
【００４３】
データ読み出しでは、読み出しの電流Ｉ２の方向が上記書込動作と逆である。すなわち、読み出しの電流Ｉ２はグローバルビット線ＧＢＬ０，ＧＢＬ２から共通ドレイン配線ＣＤに向かって流れる。データ読み出し動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（５）に、例えば２〜５Ｖ程度、それ以外のワード線ＷＬ１（５）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースおよびドレイン形成用の第１電極Ｇ０（４Ｇ），Ｇ１（４Ｇ）に、例えば５Ｖ程度を印加することにより、第１電極Ｇ０（４Ｇ）に対向する基板１Ｓの主面部分にソース用のｎ型の反転層２３ａを形成し、第１電極Ｇ１（４Ｇ）に対向する基板１Ｓの主面部分にドレイン用のｎ型の反転層２３ｂを形成する。また、他の第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）には、例えば０Ｖを印加することで、これら第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）に対向する基板１Ｓの主面部分に反転層が形成されないようにしてアイソレーションを行う。ここで、選択のメモリセルＭＣのソース用のｎ型反転層２３ａが接続されるグローバルビット線ＧＢＬ０，ＧＢＬ２に、例えば１Ｖ程度を印加する一方、他のグローバルビット線ＧＢＬ１，ＧＢＬ３に、例えば０Ｖを印加する。この状態で、配線４ＬＣに、例えば３Ｖ程度の電圧を印加することにより選択ｎＭＩＳＱｓｎをオンして、共通ドレイン配線ＣＤに印加された０Ｖ程度の電圧を上記ｎ−型の半導体領域７およびｎ型の反転層２３ｂを通じて選択のメモリセルＭＣのドレインに供給する。このようにして選択のメモリセルＭＣのデータ読み出しを行う。この図７は４ビットに１ビットを同時に読み出していることを模式的に示している。この時、浮遊ゲート電極６Ｇの蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わるので、選択のメモリセルＭＣのソースおよびドレイン間に流れる電流の状況で、選択のメモリセルＭＣのデータを判断できる。例えば、図７に示される２つの選択メモリセルＭＣの場合、仮に左側の選択メモリセルＭＣのしきい値レベルが４Ｖ、右側の選択メモリセルＭＣのしきい値レベルが５Ｖであったとする。このとき、読み出し電圧を５Ｖとすれば、両方のメモリセルＭＣに電流が流れる。しかし、４．５Ｖで読み出した時には、左側のセルには電流が流れず、右側のセルには電流が流れる。このようにメモリセルＭＣに蓄えられた電荷の状態と読み出し電圧によって、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００４４】
次に、図９はデータ消去動作時の基板１Ｓの要部断面図を示している。データの消去動作時では、選択対象のワード線５に負電圧を印加することにより、浮遊ゲート電極６Ｇから基板１ＳへのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。すなわち、選択対象のワード線５に、例えば−１６Ｖ程度を印加する一方、基板１Ｓに正の電圧を印加する。第１電極４Ｇには、例えば０Ｖを印加し、ｎ型の反転層を形成しない。これにより、浮遊ゲート電極６Ｇに蓄積されたデータ用の電荷を絶縁膜１５を介して基板１Ｓに放出し、複数のメモリセルＭＣのデータを一括消去する。なお、図９の矢印Ｃ２は、データ用の電荷の放出の様子を模式的に示している。
【００４５】
次に、本実施の形態１のフラッシュメモリの製造方法の一例を図１０〜図７４により説明する。
【００４６】
図１０は活性領域２および分離領域３の形成工程後の基板１Ｓの一例の要部平面図、図１１は図１０のＹ１−Ｙ１線の断面図、図１２は図１０のＸ１−Ｘ１線の断面図、図１３は図１０の製造工程時のフラッシュメモリの周辺回路領域の基板１Ｓの要部断面図をそれぞれ示している。図１０は平面図であるが、図面を見易くするため分離領域３にハッチングを付す。基板１Ｓ（この段階では平面円形状の半導体ウエハ（以下、単にウエハという））は、例えばｐ型のシリコン単結晶からなり、その主面（デバイス形成面）には、活性領域２および溝型の分離領域３が形成されている。活性領域２は、デバイスが形成される領域で、図１０に示すように、中央の矩形領域２ａと、その矩形領域２ａの対向する両辺から外方に向かって第１方向Ｘに延びる複数の帯状領域２ｂとを有している。この矩形領域２ａに上記複数のメモリセルＭＣおよびビット線用の反転層が形成され、帯状領域２ｂに上記ビット線用の反転層が形成される。この活性領域２の基板１Ｓの主面上には、例えば酸化シリコンからなる絶縁膜２５が形成されている。この活性領域２の平面外形を規定する溝型の分離領域３は、基板１Ｓの主面に掘られた溝内に、例えば酸化シリコンからなる絶縁膜が埋め込まれることで形成されている。
【００４７】
次に、図１４は図１０等の製造工程に続くフラッシュメモリの製造工程中の基板１Ｓの一例の要部平面図、図１５は図１４のＹ１−Ｙ１線の断面図、図１６は図１４のＸ１−Ｘ１線の断面図、図１７は図１４のＸ２−Ｘ２線の断面図、図１８は図１４の製造工程時のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。
まず、通常のイオン注入法等により、基板１Ｓのメモリ領域に、例えばリン（Ｐ）を選択的に導入することでｎ型の埋込領域ＮＩＳＯを形成した後、通常のイオン注入法等により基板１Ｓのメモリ領域および周辺回路領域に、例えばホウ素（Ｂ）を選択的に導入することでｐ型のウエルＰＷ１を形成し、また、基板１Ｓの周辺回路領域に、例えばリンを選択的に導入することでｎ型のウエルＮＷ１を形成する。
【００４８】
その後、図１４〜１７に示すように、上記ｎ−型の半導体領域７の形成領域が露出され、それ以外が覆われるようなフォトレジストパターン（以下、単にレジストパターンという）ＲＰ１を形成した後、それをマスクとして、基板１Ｓに、例えばヒ素をイオン注入法等により導入することで、基板１Ｓの主面にメモリセルＭＣと選択ＭＯＳＱｓｎとの連結用のｎ−型の半導体領域７を形成する。なお、この段階では第１電極４Ｇ、配線４ＬＡ，４ＬＢおよび配線４ＬＣ等は形成されていないが、図１４には、レジストパターンＲＰ１の形成位置関係が分かるように、第１電極４Ｇ、配線４ＬＡ，４ＬＢおよび配線４ＬＣ等を破線で示している。
【００４９】
次に、図１９は図１４等の製造工程に続くフラッシュメモリの製造工程中の図１４のＹ１−Ｙ１線に相当する箇所の断面図、図２０は図１９と同工程中の図１４のＸ１−Ｘ１線に相当する箇所の断面図、図２１は図１９と同工程中の図１４のＸ２−Ｘ２線に相当する箇所の断面図、図２２は図１９と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、まず、基板１Ｓ（ウエハ）の主面上に、例えば酸化シリコン等からなる絶縁膜（第１絶縁膜）８を、例えば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成した後、その上に、例えば低抵抗な多結晶シリコンからなる導体膜４を、例えば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積し、さらにその上に、例えば窒化シリコンからなるキャップ膜（第２絶縁膜）１０を、例えば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、キャップ膜１０上に、例えば酸化シリコンからなる絶縁膜（第３絶縁膜）１１を、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、その上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜２６ａをＣＶＤ法等により堆積し、さらに、その上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ａをプラズマＣＶＤ法等により堆積する。その後、その反射防止膜２７ａ上に、上記第１電極４Ｇ形成用のレジストパターンＲＰ２を形成する。このレジストパターンＲＰ２の形成時の露光処理では、フォトマスクとしてレベンソン型の位相シフトマスクを使用する。すなわち、互いに隣接する透過領域を透過した光の位相が１８０度反転するような構成を有する位相シフトマスクを用いる。その後、上記レジストパターンＲＰ２をエッチングマスクとして、そこから露出する反射防止膜２７ａおよびハードマスク膜２６ａをエッチングした後、レジストパターンＲＰ２を除去する。この工程後の様子を図２３〜図２６に示す。
【００５０】
図２３は図１９等の製造工程に続くフラッシュメモリの製造工程中の図１４のＹ１−Ｙ１線に相当する箇所の断面図、図２４は図２３と同工程中の図１４のＸ１−Ｘ１線に相当する箇所の断面図、図２５は図２３と同工程中の図１４のＸ２−Ｘ２線に相当する箇所の断面図、図２６は図２３と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、上記エッチング処理により第１電極を形成するための反射防止膜２７ａおよびハードマスク膜２６ａのパターンが形成されている。続いて、上記反射防止膜２７ａおよびハードマスク膜２６ａをエッチングマスクとして、そこから露出する絶縁膜１１、キャップ膜１０および導体膜４をエッチングする。この工程後の様子を図２７〜図３２に示す。
【００５１】
図２７は図２３等の製造工程に続くフラッシュメモリの製造工程中の要部平面図、図２８は図２７の要部拡大平面図、図２９は図２８のＹ１−Ｙ１線の断面図、図３０は図２８のＸ１−Ｘ１線の断面図、図３１は図２８のＸ２−Ｘ２線の断面図、図３２は図２７と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、上記導体膜４のエッチング処理により第１電極４Ｇおよび幅広領域４ＧＡがパターニングされている。この時の第１電極４Ｇの幅方向寸法（図２７および図２８等の第２方向Ｙの寸法）は、例えば７５ｎｍ程度、第１電極４Ｇの第２方向Ｙの隣接間隔は、例えば１０５ｎｍ程度である。この導体膜４のエッチング処理では、エッチング領域の溝２８の側面、すなわち、残された第１電極４Ｇ、キャップ膜１０および絶縁膜１１の積層膜のパターンの側面が基板１Ｓの主面に対して可能な限り垂直であることが好ましい。その理由は後述する。上記エッチング処理では、絶縁膜１１およびキャップ膜１０がエッチングされる時に反射防止膜２７ａがエッチングされ、導体膜４がエッチングされる時にハードマスク膜２６ａがエッチングされる。したがって、上記エッチング処理後は反射防止膜２７ａやハードマスク膜２６ａが残されていない。
【００５２】
次に、図３３は図２７等の製造工程に続くフラッシュメモリの製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図、図３４は図３３と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図、図３５は図３３と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図、図３６は図３３と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、基板１Ｓ（ウエハ）の主面部の第１電極４Ｇおよび導体膜４の無い領域に、例えばホウ素等のような不純物を通常のイオン注入法等により導入する。この際、図３５に示すように、第１電極４Ｇと選択トランジスタ領域との連結部のｎ−型の半導体領域７の一部にもホウ素が導入されるが、このホウ素の導入量は、上記ｎ−型の半導体領域７の不純物の導入量よりも１桁程度低いため、ｎ−型の半導体領域７の電流経路を確保することができる。この不純物導入処理は、第１電極４Ｇ下の基板１Ｓでのしきい値電圧と、上記浮遊ゲート電極６Ｇ下の基板１Ｓでのしきい値電圧との間に差をつけるための処理である。この処理により、浮遊ゲート電極６Ｇ下のｐ型不純物濃度が、第１電極４Ｇのｐ型不純物濃度よりも高くなるので、ｐ型不純物濃度が相対的に低い第１電極４Ｇ下の基板１Ｓのしきい値電圧の方が、浮遊ゲート電極６Ｇ下の基板１Ｓのしきい値電圧よりも低くなる。なお、このホウ素導入工程は場合によっては行わなくても良い。本発明者の検討ではこのホウ素の導入の有無のいずれでもフラッシュメモリが正常に動作することが確認されている。また、このホウ素導入工程を、後述する絶縁膜１６（周辺におけるサイドウォール）形成後に行うことも可能である。
【００５３】
続いて、基板１Ｓに対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施す。この工程後の様子を図３７および図３８に示す。図３７は図３３等の製造工程に続くフラッシュメモリの製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図、図３８は図３７と同工程時の図２８のＸ２−Ｘ２線に相当する箇所の断面図をそれぞれ示している。ここでは、上記熱酸化処理により、第１電極４Ｇおよび導体膜４の側面に、例えば酸化シリコンからなる絶縁膜（第４絶縁膜）９が形成されている。絶縁膜９を膜質の良い熱酸化膜で形成したことにより、第１電極４Ｇと上記浮遊ゲート電極６Ｇとの絶縁耐圧を向上させることができる。絶縁膜９の厚さ（基板１Ｓの主面に水平な方向の寸法）は、二酸化シリコン換算膜厚で、例えば１０ｎｍ程度である。また、この熱酸化処理により、第１電極４Ｇの第２方向Ｙの寸法は、例えば６５ｎｍ程度になる。
【００５４】
続いて、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜を、例えばＴＥＯＳガスを用いたＣＶＤ法により堆積した後、これをエッチバックする。この工程後の様子を図３９および図４０に示す。図３９は図３７等の製造工程に続くフラッシュメモリの製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図、図４０は図３９と同工程時の図２８のＸ２−Ｘ２線に相当する箇所の断面図をそれぞれ示している。上記絶縁膜のエッチバック処理により、第１電極４Ｇ、キャップ膜１０および絶縁膜１１の積層膜の側面に絶縁膜（第４絶縁膜）１６のサイドウォールを形成する。また、この時、溝２８の底部の絶縁膜８を除去し、基板１Ｓの主面を露出させる。また、この絶縁膜１６のサイドウォールの形成により、溝２８の上記第２方向Ｙの寸法（幅）は、例えば６５ｎｍ程度となる。
【００５５】
ここで、前述の図３３〜３６に示したホウ素導入工程を行わなかった場合、この絶縁膜１６（周辺におけるサイドウォール）の形成後に、ホウ素導入工程を行うことができる。この場合も同様に、第１電極４Ｇ下の基板１Ｓのｐ型不純物濃度を浮遊ゲート電極６Ｇ下のｐ型不純物濃度よりも相対的に低くして、第１電極４Ｇのしきい値電圧を浮遊ゲート電極６Ｇのしきい値電圧よりも低くすることができる。
【００５６】
次に、図４１は図３９等の製造工程に続くフラッシュメモリの製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図、図４２は図４１と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図、図４３は図４１と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図、図４４は図３３と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、まず、基板１Ｓ（ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、溝２８の底部の基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１Ｓとの界面に窒素を偏析させて溝２８の底部に上記酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜（第５絶縁膜）１５を形成する。この絶縁膜１５は、メモリセルＭＣのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。続いて、基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜６をＣＶＤ法等により堆積する。この時、溝２８を導体膜６で完全に埋め込み、溝２８内に「す」が形成されないようにする。本実施の形態１では、上記のように溝２８の側面を基板１Ｓの主面に対して可能な限り垂直にしていることにより、溝２８内に「す」が形成されないように導体膜６を良好に埋め込むことができる。
【００５７】
続いて、基板１Ｓの主面上全面の導体膜６に対して、異方性のドライエッチング法によるエッチバック処理または化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。この処理後の様子を図４５〜図４８に示す。図４５は図４１等の製造工程に続くフラッシュメモリの製造工程中の図２８のＹ１−Ｙ１線に相当する箇所の断面図、図４６は図４５と同工程中の図２８のＸ１−Ｘ１線に相当する箇所の断面図、図４７は図４５と同工程中の図２８のＸ２−Ｘ２線に相当する箇所の断面図、図４８は図４５と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。上記のエッチバック処理またはＣＭＰ処理により、溝２８内（平面で見ると上記図２７および図２８の白抜きの領域）のみに導体膜６が残される。この時、絶縁膜１１の上面から導体膜６の上面までの窪みは、例えば３０ｎｍ程度以内にすることが好ましい。
【００５８】
次に、図４９は図４１等の製造工程に続くフラッシュメモリの製造工程中の基板１Ｓの一例の要部平面図、図５０は図４９のＹ１−Ｙ１線の断面図、図５１は図４９のＸ１−Ｘ１線の断面図、図５２は図４９と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、まず、基板１Ｓ（ウエハ）の主面上に、メモリ領域（メモリセルＭＣ群が配置される領域）が露出され、それ以外が覆われるようなレジストパターンＲＰ３を形成した後、これをエッチングマスクとして、そこから露出される絶縁膜１１，１６をドライエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように酸化シリコンとシリコンおよび窒化シリコンとのエッチング選択比を大きくとることにより、窒化シリコンからなるキャップ膜１０をエッチングストッパとして機能させるとともに、酸化シリコンからなる絶縁膜１１，１６を選択的に除去する。この際、導体膜６の側面の一部に絶縁膜１６のエッチング残りが形成されるおそれがある場合は、ウエットエッチング処理を施すことにより、上記酸化シリコンからなる絶縁膜１６のエッチング残りを除去しても良い。その後、レジストパターンＲＰ３を除去する。このように本実施の形態１では浮遊ゲート電極形成用の導体膜６をフォトマスクを使用せずに第１電極４Ｇに対して自己整合的に形成する。このため、この段階の導体膜６をフォトマスクを用いたフォトリソグラフィ工程で形成する場合に比べて導体膜６と第１電極４Ｇとの合わせ余裕を小さくすることができるので、メモリセルＭＣを微細にでき、チップサイズを縮小できる。また、導体膜６と第１電極４Ｇとの合わせ精度を向上させることができるので、メモリセルＭＣの電気的特性を向上させることができる。また、導体膜６をフォトマスクを使用せず形成するので、１枚分のフォトマスクの製造工程を省ける上、フォトレジスト膜の塗布、露光および現像といった一連のフォトリソグラフィ工程を省けるので、この段階の導体膜６をフォトマスクを用いたフォトリソグラフィ工程で形成する場合に比べて、フラッシュメモリの製造時間を短縮でき、フラッシュメモリの納期を短縮することができる。また、フォトマスクの枚数を減らすことができるので、フラッシュメモリのコストを低減できる。この導体膜６の図４９の第２方向Ｙの隣接間には溝２９が形成されている。本実施の形態１では、上記溝２８の側面を基板１Ｓの主面に対して可能な限り垂直としたことにより、溝２９の側面も基板１Ｓの主面に対してほぼ垂直となっている。
【００５９】
次に、図５３は図４９等の製造工程に続くフラッシュメモリの製造工程中の上記図４９のＹ１−Ｙ１線に相当する箇所の断面図、図５４は図５３と同工程中の上記図４９のＸ１−Ｘ１線に相当する箇所の断面図、図５５は図５３と同工程中の上記図４９のＸ２−Ｘ２線に相当する箇所の断面図、図５６は図５３と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、まず、基板１Ｓ（ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法等により下層から順に堆積することにより、層間膜用の絶縁膜（第６絶縁膜）１８を形成する。絶縁膜１８の上下の酸化シリコンからなる絶縁膜は、例えばＩＳＳＧ酸化法等のような熱酸化法で形成することもできる。この場合、絶縁膜１８の膜質を向上させることができる。続いて、基板１Ｓの絶縁膜１８上に、例えば低抵抗な多結晶シリコンからなる導体膜５ａと、導体膜５ａよりも低抵抗な導体膜５ｂとして、例えばタングステンシリサイド等のような高融点金属シリサイド膜５ｂとを下層から順にＣＶＤ法等により堆積する。この導体膜５ａ，５ｂはこの後の工程でパターニングされて、メモリセルＭＣのワード線５を形成する。本実施の形態１では、上記溝２９の側面が基板１Ｓの主面に対してほぼ垂直とされていることにより、導体膜６の隣接間に「す」が形成されないように導体膜５ａを良好に埋め込むことができる。上記導体膜５ａの厚さは、例えば１００〜１５０ｎｍ程度、高融点金属シリサイド膜５ｂの厚さは、例えば１００ｎｍ程度である。その後、高融点金属シリサイド膜５ｂ上に、例えば酸化シリコンからなる絶縁膜１３をＴＥＯＳガスを用いたＣＶＤ法等により堆積した後、その上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜２６ｂをＣＶＤ法等により堆積し、さらにその上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ｂをＣＶＤ法等により堆積する。
【００６０】
次いで、反射防止膜２７ｂ上に、ワード線形成用のレジストパターンを形成し、これをエッチングマスクとして反射防止膜２７ｂおよびハードマスク膜２６ｂをパターニングした後、ワード線形成用のレジストパターンを除去する。続いて、残されたハードマスク膜２６ｂと反射防止膜２７ｂとの積層膜をエッチングマスクとして、そこから露出される絶縁膜１３、高融点金属シリサイド膜５ｂおよび導体膜５ａをエッチングする。この際のエッチングの要領は、上記第１電極のパターニング工程と同じである。また、このエッチングに際しては、層間用の絶縁膜１８をエッチストッパとして機能させる。また、さらに、例えば溝２９が逆テーパとなり溝２９の底部側面等に導体膜５ａのエッチング残りが生じるおそれがある場合には、ウエットエッチング法等のような等方性のエッチング処理を追加することにより上記導体膜５ａのエッチング残りを除去することができる。このような工程後の様子を図５７〜図６１に示す。図５７は図５３等の製造工程に続くフラッシュメモリの製造工程中の要部平面図、図５８は図５７のＹ１−Ｙ１線の断面図、図５９は図５７のＹ２−Ｙ２線の断面図、図６０は図５７のＸ１−Ｘ１線の断面図、図６１は図５７のＸ２−Ｘ２線の断面図をそれぞれ示している。ここでは、上記エッチング処理により、図５７の第２方向Ｙに延在する平面帯状のワード線５が複数本形成されている。
【００６１】
次に、図６２は図５７等の製造工程に続くフラッシュメモリの製造工程中の要部平面図、図６３は図６２のＹ１−Ｙ１線の断面図、図６４は図６２のＹ２−Ｙ２線の断面図、図６５は図６２のＸ１−Ｘ１線の断面図、図６６は図６２のＸ２−Ｘ２線の断面図、図６７は図６２と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。ここでは、まず、基板１Ｓ（ウエハ）の主面上に、メモリ領域が露出され、それ以外の領域が覆われるようなレジストパターンＲＰ４を形成した後、これをエッチングマスクとして、溝２９の底部および導体膜６の上面上の絶縁膜１８部分をエッチングする。この際、図６４に示すように、導体膜６の側面の絶縁膜１８が、導体膜６の除去処理後の洗浄処理等によってリフトオフして異物になる可能性がある。そこで、本実施の形態１では、上記絶縁膜１８のエッチング処理時に若干オーバーエッチング処理を施すことにより、導体膜６の側面の絶縁膜１８の上部を除去する。これにより、残される絶縁膜１８を低くして、リフトオフし難いようにする。
【００６２】
続いて、図６８および図６９に示すように、上記のようにして形成されたワード線５をエッチングマスクとして、そこから露出する導体膜６をエッチングする。図６８は図６２等の製造工程に続くフラッシュメモリの製造工程中の上記図６２のＹ２−Ｙ２線に相当する箇所の断面図、図６９は上記図６２のＸ１−Ｘ１線に相当する箇所の断面図をそれぞれ示している。ここでは、上記ワード線５をエッチングマスクとした導体膜６のエッチング処理により、浮遊ゲート電極６Ｇをワード線５に対して自己整合的に形成する。すなわち、浮遊ゲート電極６Ｇを、第１電極４Ｇとワード線５との両方に対して自己整合的に形成する。そして、このようにしてメモリセルＭＣを形成する。溝内に断面凹状の浮遊ゲート電極を形成する場合、メモリセルＭＣの微細化に伴い、浮遊ゲート電極用の導体膜を薄くしなければならず、浮遊ゲート電極の加工が困難である。これに対して、本実施の形態１では、浮遊ゲート電極６Ｇを断面凸状としたことにより、メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇの加工を容易に行うことができる。また、浮遊ゲート電極６Ｇをフォトマスクを使用せずに第１電極４Ｇおよびワード線５の両方に対して自己整合的に形成するため、浮遊ゲート電極６Ｇをフォトマスクを用いたフォトリソグラフィ工程で形成する場合に比べて、浮遊ゲート電極６Ｇと第１電極４Ｇおよびワード線５との合わせ余裕を小さくすることができるので、メモリセルＭＣを微細にでき、チップサイズを縮小できる。また、浮遊ゲート電極６と第１電極４Ｇおよびワード線５との合わせ精度を向上させることができるので、メモリセルＭＣの電気的特性を向上させることができる。また、浮遊ゲート電極６Ｇをフォトマスクを使用せず形成するので、１枚分（上記と合わせると２枚分）のフォトマスクの製造工程を省ける上、フォトレジスト膜の塗布、露光および現像といった一連のフォトリソグラフィ工程を省けるので、浮遊ゲート電極６Ｇをフォトマスクを用いたフォトリソグラフィ工程で形成する場合に比べて、フラッシュメモリの製造時間を短縮でき、フラッシュメモリの納期を短縮することができる。また、フォトマスクの枚数を減らすことができるので、フラッシュメモリのコストを低減できる。
【００６３】
その後、フォトリソグラフィ技術およびドライエッチング技術により、上記メモリ領域の外周や周辺回路領域に残された第１電極形成用の導体膜４をパターニングすることにより、図７０および図７１に示すように、メモリ領域の外周および周辺回路領域に、配線４ＬＡ、４ＬＣ（４ＬＣ１）、周辺回路のＭＩＳのゲート電極４Ａ，４Ｂ等を形成する。図７０は図６８等の製造工程に続くフラッシュメモリの製造工程中の上記図６２のＸ２−Ｘ２線に相当する箇所の断面図、図７１は図７０と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。
【００６４】
その後、図７２〜図７４に示すように、選択ｎＭＩＳＱｓｎのソースおよびドレイン用のｎ−型の半導体領域２２ｂ１、周辺回路用のｎＭＩＳＱｎのソースおよびドレイン用のｎ−型の半導体領域３２ａおよびｐＭＩＳソースのドレイン用のｐ−型の半導体領域３３ａをそれぞれ別々に形成する。続いて、基板１Ｓ（ウエハ）の主面上に、例えばＴＥＯＳガスを用いたＣＶＤ法等により酸化シリコン等からなる絶縁膜を堆積した後、その絶縁膜を異方性ドライエッチング法等によりエッチバックすることにより、互いに隣接するワード線５間および第１電極４Ｇと配線４ＬＡ（４ＬＢ）との間の隙間に絶縁膜１７を埋め込むとともに、最外周のワード線５の片側側面、配線４ＬＣの片側側面およびゲート電極４Ａ，４Ｂの側面に絶縁膜１７のサイドウォールを形成する。その後、選択ｎＭＩＳＱｓｎのｎ＋型の半導体領域２２ｂ２、周辺回路用のｎＭＩＳＱｎのソースおよびドレイン用のｎ＋型の半導体領域３２ｂおよびｐＭＩＳソースのドレイン用のｐ＋型の半導体領域３３ｂをそれぞれ別々に形成する。上記図７２は図７０等の製造工程に続くフラッシュメモリの製造工程中の上記図６２のＸ１−Ｘ１線に相当する箇所の断面図、図７３は図７２と同工程中の上記図６２のＸ２−Ｘ２線に相当する箇所の断面図、図７４は図７２と同工程中のフラッシュメモリの周辺回路領域の基板１Ｓの一例の要部断面図をそれぞれ示している。その後、通常の配線形成工程を経て図１〜図４に示したフラッシュメモリを製造する。
【００６５】
次に、上記溝２８の側面を基板１Ｓの主面に対して可能な限り垂直にした理由を説明する。まず、図７５に示すように、溝２８の側面に逆テーパ（溝２８の開口径が溝２８の底部から上部に向かって次第に小さくなるような状態）が形成されるようにした場合、導体膜６を堆積すると溝２８内の導体膜６中に、す３５が形成される。これをこのままにして図７６に示すように上記絶縁膜１８を形成すると、す３５の中に絶縁膜１８が埋まり込んでしまう。このため、続く工程で不要な導体膜６を除去すると、図７７および図７８に示すように、す３５内の絶縁膜１８がマスクとなりワード線５間に、す３５内の絶縁膜１８に起因する導体膜６のエッチング残りが生じ、隣接する浮遊ゲート電極６Ｇ間が上記導体膜６のエッチング残りにより電気的に接続されてしまう。なお、図７５〜図７７は図７８のＹ２−Ｙ２線に相当する箇所の各製造工程中の断面図を示している。一方、図７９に示すように、溝２８の側面に順テーパ（溝２８の開口径が溝２８の底部から上部に向かって次第に大きくなるような状態）が形成されるようにした場合、溝２８内に「す」が形成されることなく導体膜６を良好に埋め込むことができるが、図８０に示すように、隣接する導体膜６の間の溝２９が逆テーパとなるので、その後のワード線用の導体膜５ａの堆積工程において溝２９内の導体膜５中に、す３６が形成されてしまう。このす３６をそのままにしてワード線５を加工すると、図８１に示すように、す３６が広がってしまう。このためワード線５の加工が困難になる。また、す３６によりワード線５の抵抗が増大する。これらの問題は、いずれもメモリセルＭＣの微細化とともに顕著になるので、メモリセルＭＣの微細化を阻害する要因となる。そこで、本実施の形態１では、溝２８の側面を基板１Ｓの主面に対して可能な限り垂直に形成することにより、上記す３５に起因する導体膜６のエッチング残りを生じることなく、また、上記す３６に起因するワード線５の加工の不具合を生じることなく、メモリセルＭＣを形成することができる。したがって、フラッシュメモリの信頼性および歩留まりを向上させることができる。また、フラッシュメモリの小型化を推進させることができる。
【００６６】
（実施の形態２）
本実施の形態２では、上記同一の電位を供給する複数の第１電極を他の第１電極と同様に独立して配置し、異層で電気的に接続する場合について説明する。
【００６７】
図８２は、本実施の形態２のフラッシュメモリの要部平面図の一例を示している。第１電極４Ｇは、それぞれが独立して配置されており、同電位が供給される第１電極４Ｇ同士はコンタクトホールＣＴを通じて上層の配線で互いに電気的に接続されている。
【００６８】
次に、本実施の形態２のフラッシュメモリの製造工程で、前記実施の形態１のフラッシュメモリの製造工程と異なる部分について図８３〜図８５により説明する。なお、図８３〜図８５は各製造工程中の図８２のＸ２−Ｘ２線に相当する箇所の断面図である。
【００６９】
まず、前記実施の形態１で説明した図１０〜図６９の工程を経た後、図８３に示すように、メモリ領域の外周の絶縁膜１８の一部をエッチング処理により除去することにより、メモリ領域の外周に残されている導体膜６を露出させる。続いて、そのメモリ領域の外周の導体膜６を、図８４に示すように、エッチング処理により選択的に除去する。その後、前記実施の形態１と同様に、メモリ領域の外周に残されている導体膜４をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることで、図８５に示すように、配線４ＣＬ（ゲート電極４ＣＬ１）を形成する。その後、メモリ領域を覆うレジストパターンＲＰ５を形成した後、基板１Ｓ（ウエハ）に、例えばヒ素を通常のイオン注入法等により導入することにより、選択ｎＭＩＳＱｓｎのソース・ドレイン領域を形成するｎ−型の半導体領域２２ａ，２２ｂ１を形成するとともに、第１電極４Ｇ下の領域（反転層が形成される領域）と選択ｎＭＩＳＱｓｎとを繋ぐｎ−型の半導体領域２２ａを形成する。本実施の形態２では、選択ｎＭＩＳＱｓｎのｎ−型の半導体領域２２ａ，２２ｂ１と、連結用のｎ−型の半導体領域７とを同工程で形成できるので、工程の簡略化が可能となっている。これ以降は前記実施の形態１と同じなので説明を省略する。
【００７０】
（実施の形態３）
本実施の形態３では、例えばアシストゲート電極を有するフラッシュメモリに本発明を適用した場合について説明する。
【００７１】
本実施の形態３のフラッシュメモリは、例えば１ＧｂｉｔのＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリである。図８６は、本実施の形態３のフラッシュメモリのメモリ領域（図１のＹ１−Ｙ１線に相当する箇所）の要部断面図を示している。
【００７２】
本実施の形態３では、前記実施の形態１，２の第１電極４Ｇに代えてアシストゲート電極ＡＧが設けられているとともに、基板１Ｓの主面部において、アシストゲート電極ＡＧと浮遊ゲート電極６Ｇとの間にビット線形成用のｎ型の半導体領域３７が形成されている。
【００７３】
アシストゲート電極ＡＧは、前記図１の関第１電極４Ｇと同様に配置されている。また、アシストゲート電極ＡＧは、上記第１電極４Ｇと同様に選択メモリセルと非選択メモリセルとの間の分離を行う上記アイソレーション機能を有している。ただし、アシストゲート電極ＡＧは、ビット線形成用のｎ型の反転層を基板１Ｓに形成するものではなく、データ書込動作に際してホットエレクトロンを効率的に生成し、浮遊ゲート電極６Ｇに注入することで、低いチャネル電流で高速にデータを書き込むのを補助する機能を有するものである。すなわち、データ書込動作に際して、アシストゲート電極ＡＧの下のチャネルは弱反転、浮遊ゲート電極６Ｇ下のチャネルは完全に空乏化し、アシストゲート電極ＡＧと浮遊ゲート電極６Ｇとの境界部で大きなポテンシャルドロップが生じる結果、同境界部のチャネル横方向電界が増大し、効率的にホットエレクトロンを生成することができる。これにより、低いチャネル電流で高速書込を実現することができる。
【００７４】
上記ｎ型の半導体領域３７は、ビット線を形成する領域である。すなわち、ｎ型の半導体領域３７は、メモリセルＭＣのソース、ドレインを形成する領域である。本実施の形態３でも、互いに隣接するメモリセルＭＣのソース、ドレイン用のｎ型の半導体領域３７を共有する構成とされている。これにより、メモリ領域の占有面積を縮小できる。このｎ型の半導体領域３７は、アシストゲート電極ＡＧの延在方向（図１の第１方向Ｘ）に沿って延在形成されている。このｎ型の半導体領域３７を形成するには、例えば前記実施の形態１の図３３〜図３５の工程（第１電極４Ｇ下のしきい値電圧と、浮遊ゲート電極６Ｇ下のしきい値電圧とで差をつけるためにホウ素を導入する工程）のホウ素の導入前または後に、例えばリンまたはヒ素等のような不純物イオンを、基板１Ｓの主面に対して斜め方向から導入することで形成すれば良い。また、半導体領域３７の他の形成方法として、例えば前記実施の形態１の図３９および図４０で説明した絶縁膜１６のサイドウォールを形成した後、例えばリンまたはヒ素等のような不純物イオンを、基板１Ｓの主面に対して斜め方向から導入することで形成しても良い。このような本実施の形態３では、前記実施の形態１，２と同様の効果が得られる他、ビット線としてｎ型の半導体領域３７を設けているので、前記実施の形態１，２に比べてビット線の抵抗を低くすることができる。
【００７５】
次に、本実施の形態３のフラッシュメモリの書込、読み出しおよび消去の動作について説明する。
【００７６】
図８７は本実施の形態３のフラッシュメモリの定電荷注入によるデータ書込動作時の基板１Ｓの要部断面図を示している。データ書込動作では、選択のメモリセルＭＣが接続されるワード線５に、例えば１５Ｖ程度、それ以外のワード線５等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースと浮遊ゲート電極６Ｇとの間のアシストゲート電極ＡＧ０に、例えば１Ｖを印加し、選択のメモリセルＭＣのドレイン側のアシストゲート電極ＡＧ１に、例えば０Ｖ程度を印加する。他のアシストゲート電極ＡＧ２，ＡＧ３には、例えば０Ｖを印加することで、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態でソース側のｎ型の半導体領域３７ａに、例えば０Ｖを供給し、ドレイン側のｎ型の半導体領域３７ｂに、例えば４Ｖ程度の電圧を供給する。これにより、選択のメモリセルＭＣにはドレインからソースに向かって書き込みの電流が流れ、この時にソース側のｎ型の半導体領域３７ａに蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜１５を介して浮遊ゲート電極６Ｇに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む。
【００７７】
次に、図８８は本実施の形態３のフラッシュメモリのデータ読み出し動作時の基板１Ｓの要部断面図を示している。データ読み出しでは、選択のメモリセルＭＣが接続されるワード線５に、例えば２〜５Ｖ程度、それ以外のワード線５等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースと浮遊ゲート電極６Ｇとの間のアシストゲート電極ＡＧ０に、例えば３．５Ｖ程度を印加し、選択のメモリセルＭＣのドレイン側のアシストゲート電極ＡＧ１に、例えば０Ｖ程度を印加する。他のアシストゲート電極ＡＧ２，ＡＧ３には、例えば０Ｖを印加することで、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態でソース側のｎ型の半導体領域３７ａに、例えば０Ｖを供給し、ドレイン側のｎ型の半導体領域３７ｂに、例えば１Ｖ程度の電圧を供給する。この時、浮遊ゲート電極６Ｇの蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わるので、選択のメモリセルＭＣのソースおよびドレイン間に流れる電流の状況で、選択のメモリセルＭＣのデータを判断できる。
【００７８】
次に、図８９は本実施の形態３のフラッシュメモリのデータ消去動作時の基板１Ｓの要部断面図を示している。データの消去動作は、前記実施の形態１と同じである。すなわち、選択対象のワード線５に、例えば−１６Ｖ程度を印加する一方、ｎ型の半導体領域３７ａ，３７ｂに、例えば０Ｖを印加する。これにより、浮遊ゲート電極６Ｇに蓄積されたデータ用の電荷を絶縁膜１５を介して基板１Ｓに放出し、複数のメモリセルＭＣのデータを一括消去する。
【００７９】
（実施の形態４）
本実施の形態４では、例えばアシストゲート電極を有するフラッシュメモリの変形例について説明する。
【００８０】
本実施の形態４のフラッシュメモリは、例えば１ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリである。図９０は、本実施の形態４のフラッシュメモリのメモリ領域（図１のＹ１−Ｙ１線に相当する箇所）の要部断面図を示している。本実施の形態４では、ｎ型の半導体領域３７が、アシストゲート電極ＡＧの１つおきに配置されているとともに、アシストゲート電極ＡＧの直下に設けられている。このｎ型の半導体領域３７を形成するには、例えば前記実施の形態１の図４９〜図５２の工程（導体膜６間の絶縁膜１１等を除去する工程）の後に、ｎ型の半導体領域３７の形成領域が露出され、それ以外が覆われるようなレジストパターンを形成し、これをマスクとして、例えばリンまたはヒ素等のような不純物イオンを、キャップ膜１０およびアシストゲート電極ＡＧを介して基板１Ｓの主面に対して垂直に導入することで形成すれば良い。このｎ型の半導体領域３７が配置されていないアシストゲート電極ＡＧは、アシストゲートとしての機能の他に、後述のように、メモリセルの読み出し動作に際して、基板１Ｓの主面にビット線用のｎ型の反転層を形成する機能を有している。このような本実施の形態４では、ｎ型の半導体領域３７がアシストゲート電極ＡＧの下に１つおきに配置されて形成されており、かつ、浮遊ゲート電極６Ｇ下に入らないように形成されているので、ｎ型の半導体領域３７が若干広がったとしてもメモリセルＭＣのサイズを小さくすることができる。また、ビット線としてｎ型の半導体領域３７を設けているので、前記実施の形態１，２に比べてビット線の抵抗を低くすることができる。
【００８１】
次に、本実施の形態４のフラッシュメモリの書込、読み出しおよび消去の動作について説明する。
【００８２】
図９１は本実施の形態４のフラッシュメモリの定電荷注入によるデータ書込動作時の基板１Ｓの要部断面図を示している。データ書込動作では、選択のメモリセルＭＣが接続されるワード線５に、例えば１５Ｖ程度、それ以外のワード線５等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースと浮遊ゲート電極６Ｇとの間のアシストゲート電極ＡＧ０に、例えば１Ｖを印加し、選択のメモリセルＭＣのドレイン側のアシストゲート電極ＡＧ１に、例えば０Ｖ程度を印加する。他のアシストゲート電極ＡＧ２，ＡＧ３には、例えば０Ｖを印加することで、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態でアシストゲート電極ＡＧ３の直下のソース用のｎ型の半導体領域３７ａに、例えば０Ｖを供給し、アシストゲート電極ＡＧ１の直下のドレイン用のｎ型の半導体領域３７ｂに、例えば４Ｖ程度の電圧を供給する。これにより、前記実施の形態３と同様に、ソース側のｎ型の半導体領域３７ａに蓄積した電荷を絶縁膜１５を介して浮遊ゲート電極６Ｇに効率的に注入して選択のメモリセルＭＣにデータを高速で書き込む。
【００８３】
次に、図９２は本実施の形態４のフラッシュメモリのデータ読み出し動作時の基板１Ｓの要部断面図を示している。データ読み出しでは、選択のメモリセルＭＣが接続されるワード線５に、例えば２〜５Ｖ程度、それ以外のワード線５等に、例えば０Ｖを印加する。また、アシストゲート電極ＡＧ０に、例えば５Ｖ程度を印加し、これに対向する基板１Ｓの主面にソース用のｎ型の反転層２３ｃを形成する。それ以外のアシストゲート電極ＡＧ１〜ＡＧ３には、例えば０Ｖを印加することで、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態でソース側のｎ型の反転層２３ｃに、例えば０Ｖを供給し、ドレイン用の半導体領域３７ｂに、例えば１Ｖ程度の電圧を供給する。この時、浮遊ゲート電極６Ｇの蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わるので、選択のメモリセルＭＣのソースおよびドレイン間に流れる電流の状況で、選択のメモリセルＭＣのデータを判断できる。
【００８４】
次に、図９３は本実施の形態４のフラッシュメモリのデータ消去動作時の基板１Ｓの要部断面図を示している。データの消去動作は、前記実施の形態１と同じである。すなわち、選択対象のワード線５に、例えば−１６Ｖ程度を印加する一方、アシストゲート電極ＡＧ０〜ＡＧ３に、例えば０Ｖを印加する。これにより、浮遊ゲート電極６Ｇに蓄積されたデータ用の電荷を絶縁膜１５を介して基板１Ｓに放出し、複数のメモリセルＭＣのデータを一括消去する。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＮＤ型フラッシュメモリ単体に適用した場合について説明したが、それに限定されるものではなく、例えばＥＥＰＲＯＭ単体の半導体装置、ＥＥＰＲＯＭまたはフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなメモリ混載の半導体装置にも適用できる。
【００８７】
本実施の形態において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、複数の第１電極と、これに交差するように設けられた複数の第２電極と、前記複数の第１電極の隣接間と前記複数の第２電極との交点に、前記第１、第２電極とは絶縁された状態で設けられた電荷蓄積用の第３電極とを有する複数の不揮発性メモリセルを半導体基板上に備え、前記第３電極を前記第１電極よりも高くなるような断面凸状の形状としたことにより、半導体装置を小型にすることができる。
【００８８】
また、複数の第１電極と、これに交差するように設けられた複数の第２電極と、前記複数の第１電極の隣接間と前記複数の第２電極との交点に、前記第１、第２電極とは絶縁された状態で設けられた電荷蓄積用の第３電極とを有する複数の不揮発性メモリセルを半導体基板上に備え、前記複数の第１電極は、前記半導体基板に反転層を形成する機能を有することにより、不揮発性メモリの小型化を推進させることができる。また、半導体装置を小型にすることができる。
【産業上の利用可能性】
【００８９】
本発明の半導体装置は、ＥＥＰＲＯＭまたはフラッシュメモリ等のような不揮発性半導体メモリ有する半導体装置に適用できる。
【符号の説明】
【００９０】
１Ｓ  半導体基板
２  活性領域
３  分離領域
４  導体膜
４Ｇ，Ｇ０〜Ｇ３  第１電極
４ＧＡ  幅広領域
４ＬＡ，４ＬＢ  配線
４ＬＣ  配線
４ＬＣ１  ゲート電極
４Ａ，４Ｂ  ゲート電極
５，ＷＬ０，ＷＬ１  ワード線（第２電極）
５ａ  導体膜
５ｂ  高融点金属シリサイド膜
６  導体膜
６Ｇ  浮遊ゲート電極（第３電極）
７  ｎ−型の半導体領域
８  絶縁膜（第１絶縁膜）
９  絶縁膜（第４絶縁膜）
１０  キャップ膜（第２絶縁膜）
１１  絶縁膜（第３絶縁膜）
１２  絶縁膜
１３  絶縁膜
１５  絶縁膜
１６  絶縁膜（第４絶縁膜）
１７  絶縁膜
１８  絶縁膜（第６絶縁膜）
２１  ゲート絶縁膜
２２ａ  半導体領域
２２ｂ  半導体領域
２２ｂ１  ｎ−型の半導体領域
２２ｂ２  ｎ＋型の半導体領域
２３ａ，２３ｂ，２３ｃ  反転層
２５  絶縁膜
２６ａ，２６ｂ  ハードマスク膜
２７ａ，２７ｂ  反射防止膜
２８  溝
２９  溝
３２ａ  ｎ−型の半導体領域
３２ｂ  ｎ＋型の半導体領域
３３ａ  ｐ−型の半導体領域
３３ｂ  ｐ＋型の半導体領域
３５  す
３６  す
３７  ｎ型の半導体領域
Ｑｓｎ  選択ｎチャネル型ＭＩＳ・ＦＥＴ
ＭＣ  不揮発性メモリセル
ＰＷ１  ｐ型のウエル
ＮＩＳＯ  ｎ型の埋込領域
ＣＴ  コンタクトホール
ＰＧ  プラグ
ＣＤ  共通ドレイン配線
Ｉ１，Ｉ２  電流
ＲＰ１〜ＲＰ５  フォトレジストパターン
ＡＧ，ＡＧ０〜ＡＧ３  アシストゲート電極（第１電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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