(57)【要約】【課題】光半導体集積素子の信頼性及び性能の向上を図る。【解決手段】光半導体集積素子１は、基板３０の（００１）面上方に形成された第１光半導体素子１０と、基板３０の（００１）面上方で、第１光半導体素子１０の［１１０］方向に、第１光半導体素子１０と光学的に接続されて形成された第２光半導体素子２０とを含む。第１光半導体素子１０は、第１コア層１１と、第１コア層１１上方に形成され、第２光半導体素子２０側の側面に、（００１）面となす角度θが５５°以上９０°以下の結晶面を有する第１クラッド層１２とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の（００１）面上方に形成された第１光半導体素子と、
前記基板の（００１）面上方で、前記第１光半導体素子の［１１０］方向に、前記第１光半導体素子と光学的に接続されて形成された第２光半導体素子と、
を含み、
前記第１光半導体素子は、第１コア層と、前記第１コア層上方に形成され、前記第２光半導体素子側の側面に、（００１）面となす角度が５５°以上９０°以下の第１結晶面を有する第１クラッド層とを含むことを特徴とする光半導体集積素子。
【請求項２】
前記第１結晶面は、少なくとも（１１０）面を含むことを特徴とする請求項１に記載の光半導体集積素子。
【請求項３】
前記第１コア層は、前記第２光半導体素子側の側面に、Ａ面方位の第２結晶面を有することを特徴とする請求項１又は２に記載の光半導体集積素子。
【請求項４】
前記第１クラッド層の前記第２光半導体素子側の端部は、前記第１コア層の前記第２光半導体素子側の側面の一部を覆っていることを特徴とする請求項１乃至３のいずれかに記載の光半導体集積素子。
【請求項５】
前記第１クラッド層の前記第２光半導体素子側の端部は、前記第１コア層の前記第２光半導体素子側の側面の全体を覆っていることを特徴とする請求項１乃至３のいずれかに記載の光半導体集積素子。
【請求項６】
前記第２光半導体素子は、前記第１コア層と光学的に接続された第２コア層と、前記第２コア層上方に形成された第２クラッド層とを含み、
前記第１クラッド層と前記第２クラッド層との間に、前記第２コア層の一部が形成されていることを特徴とする請求項１乃至５のいずれかに記載の光半導体集積素子。
【請求項７】
基板の（００１）面上方に第１コア層を形成する工程と、
前記第１コア層上方に第１クラッド層を形成する工程と、
第１領域に形成された前記第１コア層及び前記第１クラッド層を残し、前記第１領域の［１１０］方向にある第２領域に形成された前記第１コア層及び前記第１クラッド層をエッチングする工程と、
前記第１領域に残る前記第１クラッド層の前記第２領域側の側面に、（００１）面となす角度が５５°以上９０°以下の第１結晶面を形成する工程と、
前記第２領域に半導体層を形成する工程と、
を含むことを特徴とする光半導体集積素子の製造方法。
【請求項８】
前記第１結晶面を形成する工程は、前記第１領域に残る前記第１クラッド層の熱処理を行う工程を含むことを特徴とする請求項７に記載の光半導体集積素子の製造方法。
【請求項９】
前記第２領域に形成された前記第１コア層及び前記第１クラッド層をエッチングする工程は、前記第１コア層及び前記第１クラッド層をそれぞれ前記第１領域側にサイドエッチングする工程を含むことを特徴とする請求項７又は８に記載の光半導体集積素子の製造方法。
【請求項１０】
前記半導体層を形成する工程は、
前記第１コア層と光学的に接続された第２コア層を形成する工程と、
前記第２コア層上方に第２クラッド層を形成する工程と、
を含むことを特徴とする請求項７乃至９のいずれかに記載の光半導体集積素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体集積素子及びその製造方法に関する。
【背景技術】
【０００２】
光ファイバ通信において、複数の光半導体素子を単一基板上に集積した光半導体集積素子は、光モジュールの小型化の観点から有効である。
従来、このように複数の光半導体素子を単一基板上に集積する手法の１つとして、基板上に一の光半導体素子構造を成長した後、その一部を除去し、その除去した部分に他の光半導体素子構造を選択的に再成長する、バットジョイント（Butt Joint：ＢＪ）成長法が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１４１９２号公報
【特許文献２】特開２００８−０５３５０１号公報
【特許文献３】特開２００２−２１７４４６号公報
【特許文献４】特開２００１−１８９５２３号公報
【特許文献５】特開２００７−２０１０７２号公報
【特許文献６】特開２００４−２７３９９３号公報
【特許文献７】特開２００２−３２４９３６号公報
【特許文献８】特開２００２−２４３９４６号公報
【特許文献９】特開２００３−１７４２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなＢＪ成長法では、各光半導体素子の独立設計が可能であるという利点がある。しかし、ＢＪ成長法を用いて形成される光半導体集積素子には、光半導体素子間の接合部（ＢＪ部）に発生する結晶欠陥或いは異常成長により、光半導体集積素子の信頼性が低下したり、初期特性が劣化したりするといった問題が生じる場合があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基板の（００１）面上方に形成された第１光半導体素子と、前記基板の（００１）面上方で、前記第１光半導体素子の［１１０］方向に、前記第１光半導体素子と光学的に接続されて形成された第２光半導体素子と、を含み、前記第１光半導体素子は、第１コア層と、前記第１コア層上方に形成され、前記第２光半導体素子側の側面に、（００１）面となす角度が５５°以上９０°以下の第１結晶面を有する第１クラッド層とを含む光半導体集積素子が提供される。
【発明の効果】
【０００６】
開示の光半導体集積素子によれば、光半導体素子間の結晶欠陥、異常成長が抑えられ、その信頼性及び性能の向上が図られる。
【図面の簡単な説明】
【０００７】
【図１】光半導体集積素子の構成例を示す図である。
【図２】光半導体集積素子の形成方法の一例を示す図である。
【図３】半導体再成長工程の要部断面模式図（その１）である。
【図４】半導体再成長工程の要部断面模式図（その２）である。
【図５】半導体再成長工程の要部断面模式図（その３）である。
【図６】光半導体集積素子の別の構成例を示す図である。
【図７】第１実施例に係る第１半導体成長工程の要部断面模式図である。
【図８】第１実施例に係る第１エッチング工程の要部断面模式図である。
【図９】第１実施例に係る第２エッチング工程の要部断面模式図である。
【図１０】第１実施例に係る第３エッチング工程の要部断面模式図である。
【図１１】第１実施例に係る熱処理工程の要部断面模式図である。
【図１２】第１実施例に係る第２半導体成長工程の要部断面模式図である。
【図１３】第１実施例に係る第３半導体成長工程の要部断面模式図である。
【図１４】第１実施例に係る埋め込み層形成工程の要部断面模式図である。
【図１５】第１実施例に係る光半導体集積素子の要部断面模式図である。
【図１６】第２実施例に係る第１半導体成長工程の要部断面模式図である。
【図１７】第２実施例に係る第１エッチング工程の要部断面模式図である。
【図１８】第２実施例に係る第２エッチング工程の要部断面模式図である。
【図１９】第２実施例に係る第３エッチング工程の要部断面模式図である。
【図２０】第２実施例に係る熱処理工程の要部断面模式図である。
【図２１】第２実施例に係る第２半導体成長工程の要部断面模式図である。
【図２２】第２実施例に係る光半導体集積素子の要部断面模式図である。
【図２３】第２実施例に係る熱処理工程の別例の要部断面模式図である。
【図２４】別形態の光半導体集積素子の構成例を示す図である。
【図２５】光半導体モジュールの構成例を示す図である。
【発明を実施するための形態】
【０００８】
図１は光半導体集積素子の構成例を示す図である。尚、図１には、光半導体集積素子の一例の要部断面を模式的に図示している。
図１に示す光半導体集積素子１は、（００１）面を有する基板３０上方に形成された第１光半導体素子１０及び第２光半導体素子２０を有している。
【０００９】
第１光半導体素子１０は、基板３０の（００１）面上方に形成された、光導波路を含む第１コア層１１と、第１コア層１１上方に形成された第１クラッド層１２とを含んでいる。第２光半導体素子２０は、基板３０の（００１）面上方に形成された、光導波路を含む第２コア層２１と、第２コア層２１上方に形成された第２クラッド層２２とを含んでいる。
【００１０】
第１光半導体素子１０及び第２光半導体素子２０は、半導体材料を用いて形成され、また、基板３０上方において［１１０］方向に並んで形成されている。第１光半導体素子１０及び第２光半導体素子２０は、基板３０に第１光半導体素子１０の第１コア層１１及び第１クラッド層１２の成長後に、第２光半導体素子２０の第２コア層２１及び第２クラッド層２２を再成長する、ＢＪ成長法を用いて形成することができる。
【００１１】
上記のような光半導体集積素子１において、第１光半導体素子１０の第１コア層１１は、第２光半導体素子２０と対向する端面１１ｂが、傾斜して形成されている。第１コア層１１は、第２光半導体素子２０側に、Ａ面方位を有する端面１１ｂを有している。端面１１ｂは、例えば、（１１１）Ａ面である。
【００１２】
第１コア層１１上方に形成される第１クラッド層１２は、この図１の例では、端部１２ａが、第１コア層１１の端面１１ｂの一部を覆った状態で形成されている。ここでは説明の便宜上、第１クラッド層１２の端部１２ａ表面を、上部端面１２ｂ１、中部端面１２ｂ２、下部端面１２ｂ３の３領域に分ける。
【００１３】
第１クラッド層１２の上部端面１２ｂ１は、Ａ面方位を有し、例えば、（１１１）Ａ面である。上部端面１２ｂ１に連なる中部端面１２ｂ２は、（００１）面とのなす角度が９０°である、（１１０）面である。中部端面１２ｂ２に連なる下部端面１２ｂ３は、（００１）面となす角度θが５５°以上９０°以下（５５°≦θ≦９０°）の範囲にある結晶面である。尚、図１中、実線で示した下部端面１２ｂ３は、θ＝９０°の場合を表しており、この場合、下部端面１２ｂ３は、中部端面１２ｂ２と同じく（１１０）面となる。また、θ＝５５°の場合、下部端面１２ｂ３は、（１１１）Ｂ面となる。５５°≦θ＜９０°の範囲では、下部端面１２ｂ３は、Ｂ面方位を有する結晶面となる。
【００１４】
このような構成を有する第１光半導体素子１０の［１１０］方向に、第２光半導体素子２０が形成されている。図１には、第２光半導体素子２０の第２コア層２１が、第１光半導体素子１０の第１コア層１１及び第１クラッド層１２の側面を覆うように形成され、第１クラッド層１２と第２クラッド層２２の間に第２コア層２１の一部が挟まれている場合を例示している。
【００１５】
尚、上記のような光半導体集積素子１の基板３０には、例えば、ｎ型インジウムリン（ＩｎＰ）基板を用いることができる。第１光半導体素子１０の第１コア層１１には、例えば、アルミニウムガリウムインジウムヒ素（ＡｌＧａＩｎＡｓ）を用いることができる。第１光半導体素子１０の第１クラッド層１２には、ｐ型ＩｎＰを用いることができる。第２光半導体素子２０の第２コア層２１には、ＡｌＧａＩｎＡｓ、又はガリウムインジウムヒ素リン（ＧａＩｎＡｓＰ）を用いることができる。第２光半導体素子２０の第２クラッド層２２には、ｐ型ＩｎＰを用いることができる。
【００１６】
図１に示すような光半導体集積素子１は、例えば、次のような方法で形成される。
図２は光半導体集積素子の形成方法の一例を示す図である。図２（Ａ）は半導体成長工程の一例の要部断面模式図、図２（Ｂ）はサイドエッチング工程の一例の要部断面模式図、図２（Ｃ）は熱処理工程の一例の要部断面模式図である。
【００１７】
まず、図２（Ａ）に示すように、基板３０上方の、第１光半導体素子領域ＡＲ１、及び第２光半導体素子領域ＡＲ２の双方に、第１光半導体素子１０の第１コア層１１及び第１クラッド層１２を成長する。第１コア層１１及び第１クラッド層１２は、例えば、有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法により成長することができる。
【００１８】
そして、図２（Ａ）に示したように、第１光半導体素子領域ＡＲ１を覆う誘電体マスク４０を形成する。第１光半導体素子領域ＡＲ１の［１１０］方向の領域を、第２光半導体素子領域ＡＲ２として誘電体マスク４０から露出させる。
【００１９】
次いで、図２（Ｂ）に示すように、誘電体マスク４０をマスクにしてエッチングを行い、第２光半導体素子領域ＡＲ２に成長されている第１コア層１１及び第１クラッド層１２を除去する。
【００２０】
第１コア層１１及び第１クラッド層１２の除去は、例えば、ウェットエッチングで、又はドライエッチング後にウェットエッチングすることで、行うことができる。ウェットエッチングにより、第１コア層１１及び第１クラッド層１２のサイドエッチングを進行させる。ウェットエッチングでは、例えば、まず第１クラッド層１２を選択的にエッチング（サイドエッチング）し、次いで第１コア層１１を選択的にエッチング（サイドエッチング）する。第１コア層１１、第１クラッド層１２のサイドエッチング量Ｓ１，Ｓ２はそれぞれ、第１コア層１１及び第１クラッド層１２の材質、エッチャントの種類、エッチング時間等、エッチング条件によって制御することができる。
【００２１】
このようなサイドエッチングにより、図２（Ｂ）に示したように、第１クラッド層１２、第１コア層１１の端部１２ａ，１１ａに、Ａ面方位を有する端面１２ｂ，１１ｂをそれぞれ表出させる。例えば、第１クラッド層１２の端面１２ｂに（１１１）Ａ面を表出させ、第１コア層１１の端面１１ｂにも（１１１）Ａ面を表出させる。
【００２２】
サイドエッチング後は、熱処理を行う。熱処理は、例えば、第２光半導体素子領域ＡＲ２に第２コア層２１を成長する際の、その成長を開始するまでの間の昇温過程及び温度保持過程の加熱により行うことができる。また、第２コア層２１の成長とは別に熱処理を行っておき、その熱処理後、第２コア層２１の成長（昇温から成長）を行うようにしてもよい。
【００２３】
尚、第１コア層１１及び第１クラッド層１２としてIII−Ｖ族化合物半導体を成長している場合には、熱処理の際、Ｖ族元素を含む雰囲気で熱処理を行うことが望ましい。これは、Ｖ族元素の方がIII族元素に比べて蒸気圧が高いため、III−Ｖ族化合物半導体からのＶ族元素の消失を抑えるためである。例えば、第１コア層１１にＡｌＧａＩｎＡｓ、第１クラッド層１２にＩｎＰを用いている場合には、ホスフィン（ＰＨ3）雰囲気で熱処理を行う。
【００２４】
サイドエッチング後に熱処理を行うことで、図２（Ｃ）に示すように、第１クラッド層１２の端部１２ａにマストランスポートを生じさせる。
第１クラッド層１２の端部１２ａは、熱処理前のサイドエッチングにより、端面１２ｂがＡ面を表出させるように傾斜しており、更に、第１コア層１１もサイドエッチングされているために、端部１２ａの下側が空間になっている。即ち、熱処理前、第１クラッド層１２の端部１２ａは、第１コア層１１から庇のように突出した形状になっている。
【００２５】
このような形状の端部１２ａは、加熱が行われた際、熱的に不安定な状態になり易く、より安定な状態となるように、端部１２ａでは第１コア層１１の端面１１ｂ側にマストランスポートが生じる。マストランスポートが生じることで、図２（Ｃ）に示したように、端部１２ａ先端の角が消え、端面１２ｂ（上部端面１２ｂ１）のほかに、（１１０）面の中部端面１２ｂ２、及び（００１）面とのなす角度がθの下部端面１２ｂ３が生成されるようになる。
【００２６】
マストランスポート量は、熱処理時の条件、例えば、温度、時間によって制御することができる。よりマストランスポート量が多くなり易い熱処理条件とするのに伴い、図２（Ｃ）に矢印で示すようにして次第に端部１２ａの形状が変化していき、中部端面１２ｂ２に（１１０）面が表出すると共に、下部端面１２ｂ３の角度θが大きくなっていく。下部端面１２ｂ３の角度θが９０°になると、下部端面１２ｂ３は中部端面１２ｂ２と同じく（１１０）面となり、それ以上のマストランスポートの進行は抑制されるようになる。
【００２７】
このようなサイドエッチング後の熱処理におけるマストランスポート量を制御し、下部端面１２ｂ３の角度θを、５５°≦θ≦９０°の範囲に制御する。下部端面１２ｂ３の角度θをこのように制御することで、続く第２光半導体素子２０の形成（再成長）時に、第１光半導体素子１０と第２光半導体素子２０との接合部（ＢＪ部）に結晶欠陥等の不具合が生じるのを効果的に抑制することが可能になる。
【００２８】
ここで、第２光半導体素子２０の形成（再成長）について、図３から図５を参照して説明する。図３はθ＝９０°である時の半導体再成長工程の要部断面模式図、図４はθ＝７０°である時の半導体再成長工程の要部断面模式図、図５はθ＝４０°である時の半導体再成長工程の要部断面模式図である。
【００２９】
上記熱処理後に得られる図３、図４又は図５の各状態からそれぞれ、第２光半導体素子領域ＡＲ２に、第２コア層２１の成長、及び第２クラッド層２２の成長が行われる。第２コア層２１及び第２クラッド層２２は、例えば、ＭＯＶＰＥ法により成長することができる。
【００３０】
まず、図５に示したように、マストランスポートにより形成された下部端面１２ｂ３の（００１）面となす角度θが４０°であった時の、第２コア層２１及び第２クラッド層２２の成長について述べる。
【００３１】
第２コア層２１の成長において、第２コア層２１は、第２光半導体素子領域ＡＲ２では、基板３０の上方に向かって成長すると共に、第１光半導体素子１０の側面にも成長する。即ち、第１コア層１１の端面１１ｂ、及び第１クラッド層１２の上部端面１２ｂ１、中部端面１２ｂ２、下部端面１２ｂ３にも第２コア層２１が成長する。その際、この図５の下部端面１２ｂ３のように、４０°といった比較的角度θの小さいＢ面が表出している場合には、第１光半導体素子１０と第２光半導体素子２０のＢＪ部に積層欠陥５０が発生し得る。この積層欠陥５０は、Ｂ面の下部端面１２ｂ３に沿って成長する第２コア層２１の成長面が、第１コア層１１のＡ面の端面１１ｂに沿って成長する第２コア層２１の成長面と衝突することによって発生すると考えられる。
【００３２】
このような積層欠陥５０が発生している状態で、第２コア層２１に続き、第２クラッド層２２を成長すると、その第２クラッド層２２内にも積層欠陥５０が発生してしまう場合がある。
【００３３】
第１光半導体素子１０と第２光半導体素子２０のＢＪ部に、このような積層欠陥５０が発生してしまうと、得られる光半導体集積素子１の信頼性が低下してしまう可能性がある。
【００３４】
また、この図５に示したような状態から第２コア層２１及び第２クラッド層２２の成長を行った時には、第１光半導体素子１０と第２光半導体素子２０のＢＪ部に、異常成長が発生してしまうこともある。このような異常成長は、第１光半導体素子１０と第２光半導体素子２０のＢＪ部の膜厚増大を引き起こし、その結果、ＢＪ部の屈折率変化を招き、光出力等の初期特性を劣化させる可能性がある。
【００３５】
一方、Ｂ面が形成されない図３のような場合、及びＢ面が形成されていてもその角度θが比較的大きい図４のような場合には、上記のような積層欠陥５０や異常成長が発生し難くなる。
【００３６】
図３に示したように、マストランスポートを十分に進行させ、第１クラッド層１２の中部端面１２ｂ２及び下部端面１２ｂ３がいずれも（１１０）面となっている場合には、第２コア層２１成長時におけるその成長面同士の衝突が抑えられる。即ち、中部端面１２ｂ２及び下部端面１２ｂ３の（１１０）面に沿って成長する第２コア層２１の成長面と、第１コア層１１のＡ面の端面１１ｂに沿って成長する第２コア層２１の成長面との衝突が抑えられ、上記のような積層欠陥５０の発生が抑えられる。従って、続いて成長する第２クラッド層２２も、積層欠陥５０の発生を抑えて成長することができる。更に、この図３に示したような状態からの第２コア層２１及び第２クラッド層２２の成長では、異常成長の発生も抑えられる。
【００３７】
また、図４に示したように、Ｂ面の下部端面１２ｂ３が形成されていても、７０°といった比較的角度θの大きいＢ面である場合には、上記のような積層欠陥５０の発生が抑えられる。Ｂ面の下部端面１２ｂ３に沿って成長する第２コア層２１の成長面と、第１コア層１１のＡ面の端面１１ｂに沿って成長する第２コア層２１の成長面との衝突は発生するものの、積層欠陥５０の発生にまでは至り難いと言える。従って、続いて成長する第２クラッド層２２も、積層欠陥５０の発生を抑えて成長することができる。更に、この図４に示したような状態からの第２コア層２１及び第２クラッド層２２の成長では、異常成長の発生も抑えられる。
【００３８】
第１光半導体素子１０と第２光半導体素子２０のＢＪ部における積層欠陥等の不具合は、下部端面１２ｂ３の（００１）面となす角度θに依存して発生する。詳細な実験から、下部端面１２ｂ３の角度θが、５５°≦θ≦９０°の範囲である時には、第１光半導体素子１０と第２光半導体素子２０のＢＪ部における不具合の発生が抑えられることがわかった。ＢＪ成長法で先に成長する第１光半導体素子１０側の第１クラッド層１２の下部端面１２ｂ３を所定の角度θとしておき、それから第２光半導体素子２０の再成長を行うことで、信頼性の高い、高性能の光半導体集積素子１が実現可能になる。
【００３９】
尚、以上の説明では、第１光半導体素子１０側の第１クラッド層１２の端部１２ａが、第１コア層１１の端面１１ｂの一部を覆っている場合を例にしたが、第１クラッド層１２の端部１２ａで第１コア層１１の端面１１ｂ全体を覆うようにしてもよい。
【００４０】
図６は光半導体集積素子の別の構成例を示す図である。尚、図６には、光半導体集積素子の一例の要部断面を模式的に図示している。
図６に示す光半導体集積素子１ａは、第１光半導体素子１０側の第１コア層１１の端面１１ｂ全体が、第１クラッド層１２の端部１２ａで覆われた構造を有している。その他の構成は、ここでは上記光半導体集積素子１と同様としている。
【００４１】
第１クラッド層１２の端部１２ａは、Ａ面の上部端面１２ｂ１と、（１１０）面の中部端面１２ｂ２及び下部端面１２ｂ３（即ち上記の角度θが９０°）とを有している。
このような端部１２ａを形成する際は、例えば、第１光半導体素子１０形成時のサイドエッチングで、第１コア層１１のサイドエッチング量Ｓ１を、第１クラッド層１２のサイドエッチング量Ｓ２に対し、上記の図２（Ｂ）の場合に比べて大きくする。このようにすると、その後の熱処理の際、端部１２ａでより多くのマストランスポートが進行し、マストランスポート後の端部１２ａで第１コア層１１の端面１１ｂ全体を覆った構造を得ることが可能になる。
【００４２】
このような構造とすることにより、続いて行われる第２光半導体素子２０の第２コア層２１の再成長時、更には第２クラッド層２２の再成長時にも、成長面同士の衝突、異常生長が抑えられ、信頼性の高い、高性能の光半導体集積素子１ａが実現可能になる。
【００４３】
尚、以上の説明において、図２（Ｂ）の工程では、第１クラッド層１２のサイドエッチングを行うようにしたが、第１クラッド層１２のサイドエッチングは、必ずしも行うことを要しない。第１クラッド層１２のサイドエッチングを行わなくとも、第１コア層１１のサイドエッチングが行われていれば、その後の熱処理によって第１クラッド層１２のマストランスポートは発生する。このマストランスポートの結果、第１クラッド層１２の中部端面１２ｂ２が（１１０）面で、下部端面１２ｂ３が５５°≦θ≦９０°の範囲の結晶面となれば、第２光半導体素子２０側の再成長時にも積層欠陥等の不具合の発生を抑えることが可能である。
【００４４】
以上述べたような光半導体集積素子１，１ａの形成において、積層欠陥等の不具合が抑えられたＢＪ接合は、例えば、第１クラッド層１２及び第１コア層１１の選択的ウェットエッチングにより形成することができる。その場合、第１クラッド層１２及び第１コア層１１の側面或いは底部のエッチング形状について、高い再現性を得ることが可能になる。
【００４５】
また、第１クラッド層１２のマストランスポートを引き起こすための熱処理は、例えば、第２コア層２１を成長する際のＭＯＶＰＥ装置のリアクタ内で行うことができ、当該熱処理に続けて第２コア層２１を成長することができる。その場合、工程数を増加させることなく、積層欠陥等の不具合が抑えられたＢＪ接合を得ることが可能になる。
【００４６】
以下、光半導体集積素子について、より具体的に説明する。
まず、第１実施例について説明する。
ここでは、レーザ（光半導体素子）及び変調器（光半導体素子）が集積された変調器集積型レーザ（光半導体集積素子）を例にして説明する。以下、このような変調器集積型レーザを、その形成工程を追って説明していく。
【００４７】
図７は第１実施例に係る第１半導体成長工程の要部断面模式図である。
まず、ｎ−ＩｎＰ（００１）基板１０１上に、レーザを構成する半導体層を形成する。半導体層は、ＭＯＶＰＥ法を用いて成長することができる。
【００４８】
ここでは、まず、ｎ−ＩｎＰ（００１）基板１０１上に、キャリア濃度が５×１０17ｃｍ-3のｎ−ＩｎＰバッファ層１０２を成長する。次いで、ｎ−ＩｎＰバッファ層１０２上に、キャリア濃度が５×１０17ｃｍ-3、組成波長が１．１μｍ、厚さが１００ｎｍのｎ−ＩｎＧａＡｓＰ層１０３を成長する。その後、ｎ−ＩｎＧａＡｓＰ層１０３上には、キャリア濃度が５×１０17ｃｍ-3、厚さが１０ｎｍのｎ−ＩｎＰキャップ層を成長する。そして、レジスト塗布、電子線ビーム露光、現像、及びエッチングを行い、レーザ領域ＡＲ１１のｎ−ＩｎＧａＡｓＰ層１０３に、ピッチが２００ｎｍの回折格子１０３ａを形成する。続いて、形成した回折格子１０３ａの熱変形が起こらない温度領域において、回折格子１０３ａを埋める、厚さが１００ｎｍのｎ−ＩｎＰスペーサ層１０４を成長する。
【００４９】
次いで、組成波長が１．１μｍ、厚さが５０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層（ＳＣＨ層）１０５Ａを成長する。続いて、組成波長が１．１μｍ、厚さが１０ｎｍのＡｌＧａＩｎＡｓバリア層１０５Ｂと、組成波長が１．４５μｍ、厚さが５ｎｍのＡｌＧａＩｎＡｓ井戸層１０５Ｃの成長を繰り返し（例えば合計１０周期）、ＡｌＧａＩｎＡｓ多重量子井戸層を形成する。更に、組成波長が１．１μｍ、厚さが５０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層１０５Ａを成長する。これにより、ＡｌＧａＩｎＡｓコア層１０５を形成する。
【００５０】
次いで、ＡｌＧａＩｎＡｓコア層１０５上に、キャリア濃度が５×１０17ｃｍ-3、厚さが１５０ｎｍのｐ−ＩｎＰクラッド層１０６を成長する。
図８は第１実施例に係る第１エッチング工程の要部断面模式図である。
【００５１】
図７に示したように各半導体層を形成した後は、レーザ領域ＡＲ１１に誘電体マスク１０７を形成する。誘電体マスク１０７は、［１１０］方向に延在する、幅が２０μｍ、長さが３００μｍのパターン形状とし、［１１０］方向に６００μｍ間隔で形成する。誘電体マスク１０７は、例えば、酸化シリコン（ＳｉＯ2）で形成する。
【００５２】
次いで、誘電体マスク１０７をマスクにして変調器領域ＡＲ１２のドライエッチングを行う。ここでは、変調器領域ＡＲ１２のｐ−ＩｎＰクラッド層１０６とＡｌＧａＩｎＡｓコア層１０５を、ＡｌＧａＩｎＡｓコア層１０５の途中まで、例えば約２８０ｎｍの深さまで、エッチングを行う。
【００５３】
図９は第１実施例に係る第２エッチング工程の要部断面模式図である。
図８に示したようなエッチング後は、ｐ−ＩｎＰクラッド層１０６のウェットエッチングを行う。ｐ−ＩｎＰクラッド層１０６は、臭素（Ｂｒ）系エッチャントを用いて、選択的にエッチングする。このエッチングにより、ｐ−ＩｎＰクラッド層１０６の端部１０６ａのサイドエッチング量Ｓ１２が１００ｎｍ程度となるように、ｐ−ＩｎＰクラッド層１０６をサイドエッチングする。この時、ｐ−ＩｎＰクラッド層１０６の端面１０６ｂは、（１１１）Ａ面が表出した状態となる。
【００５４】
また、このようなサイドエッチングの結果、ｐ−ＩｎＰクラッド層１０６の上には、誘電体マスク１０７の庇が形成される。この誘電体マスク１０７の庇は、後述する変調器を構成する半導体層の成長時に、半導体が誘電体マスク１０７上まで這い上がって成長してしまうのを抑える役割を果たす。
【００５５】
図１０は第１実施例に係る第３エッチング工程の要部断面模式図である。
ｐ−ＩｎＰクラッド層１０６のサイドエッチング後は、ＡｌＧａＩｎＡｓコア層１０５のウェットエッチングを行う。ＡｌＧａＩｎＡｓコア層１０５は、希硫酸と過酸化水素水の混合溶液をエッチャントに用いて、選択的にエッチングする。このエッチングにより、ＡｌＧａＩｎＡｓコア層１０５の端部１０５ａのサイドエッチング量Ｓ１１が１２０ｎｍ程度となるように、ＡｌＧａＩｎＡｓコア層１０５をサイドエッチングする。この時、ＡｌＧａＩｎＡｓコア層１０５の端面１０５ｂは、（１１１）Ａ面が表出した状態となる。
【００５６】
また、このエッチングにより、変調器領域ＡＲ１２には、ＡｌＧａＩｎＡｓコア層１０５下のｎ−ＩｎＰスペーサ層１０４が表出する。ＡｌＧａＩｎＡｓコア層１０５のウェットエッチング条件を適切に設定することにより、ｎ−ＩｎＰスペーサ層１０４のエッチングを抑えて、所定のサイドエッチング量Ｓ１１で、ＡｌＧａＩｎＡｓコア層１０５を選択的にエッチングすることができる。
【００５７】
図１１は第１実施例に係る熱処理工程の要部断面模式図である。
ｐ−ＩｎＰクラッド層１０６及びＡｌＧａＩｎＡｓコア層１０５のウェットエッチング後は、熱処理を行い、ｐ−ＩｎＰクラッド層１０６の端部１０６ａのマストランスポートを生じさせる。
【００５８】
例えば、ウェットエッチングが終了した基板を、ＭＯＶＰＥ装置のリアクタ内にセットし、ＰＨ3雰囲気下で６９０℃まで昇温する。この時、ｐ−ＩｎＰクラッド層１０６の端部１０６ａには、ＩｎＰのマストランスポートにより、例えば、図１１に示したように、（１１１）Ａ面が上部に残り、それより下部には（００１）面となす角度が９０°の（１１０）面が表出する。ＡｌＧａＩｎＡｓコア層１０５は、その端面１０５ｂの上部が、ｐ−ＩｎＰクラッド層１０６のマストランスポート後の端部１０６ａで覆われ、それより下部は（１１１）Ａ面が表出した状態で残る。ＡｌＧａＩｎＡｓコア層１０５の端面１０５ｂに連なって、ｐ−ＩｎＰクラッド層１０６側面の（１１０）面が形成される。
【００５９】
ｐ−ＩｎＰクラッド層１０６のこのような側面形状は、上記のサイドエッチング量Ｓ１１，Ｓ１２を適切に設定し（図９，図１０）、熱処理で十分なマストランスポートを生じさせることにより（図１１）、得ることができる。
【００６０】
図１２は第１実施例に係る第２半導体成長工程の要部断面模式図である。
熱処理によりｐ−ＩｎＰクラッド層１０６の端部１０６ａにマストランスポートを生じさせた後は、変調器領域ＡＲ１２に、レーザ領域ＡＲ１１側と同様に、ＡｌＧａＩｎＡｓコア層１０８及びｐ−ＩｎＰクラッド層１０９を成長する。
【００６１】
ＡｌＧａＩｎＡｓコア層１０８としては、まず、組成波長が１．２μｍ、厚さが５０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層を成長する。続いて、組成波長が１．２μｍ、厚さが５ｎｍのＡｌＧａＩｎＡｓバリア層と、組成波長が１．３５μｍ、厚さが１０ｎｍのＡｌＧａＩｎＡｓ井戸層の成長を繰り返し（例えば合計１０周期）、ＡｌＧａＩｎＡｓ多重量子井戸層を形成する。更に、組成波長が１．２μｍ、厚さが５０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層を成長する。
【００６２】
ｐ−ＩｎＰクラッド層１０９としては、キャリア濃度が５×１０17ｃｍ-3、厚さが１５０ｎｍのｐ−ＩｎＰ層を成長する。
ＡｌＧａＩｎＡｓコア層１０８の成長時には、レーザ領域ＡＲ１１側の側面に表出している結晶面を（１１１）Ａ面及び（１１０）面としているため、成長面同士の衝突を回避し、積層欠陥等の発生を抑えることができる。また、それにより、積層欠陥等の発生が抑えられたｐ−ＩｎＰクラッド層１０９を形成することができる。
【００６３】
尚、前述のように誘電体マスク１０７を庇としておくことにより、ＡｌＧａＩｎＡｓコア層１０８及びｐ−ＩｎＰクラッド層１０９を、誘電体マスク１０７より下の領域に成長させることができるようになる。
【００６４】
ＡｌＧａＩｎＡｓコア層１０８及びｐ−ＩｎＰクラッド層１０９の成長は、ｐ−ＩｎＰクラッド層１０６の端部１０６ａにマストランスポートを生じさせる熱処理に続けて、同じＭＯＶＰＥ装置で、行うことができる。その際、熱処理は、ＡｌＧａＩｎＡｓコア層１０８の成長を開始する前（原料導入前）の昇温工程、温度保持工程と兼ねることができる。それにより、ｐ−ＩｎＰクラッド層１０６の端部１０６ａを図１１に示したような形状とするにあたって工数が増加するのを抑えることができる。
【００６５】
以上の図７から図１２に示した工程により、ｎ−ＩｎＰ（００１）基板１０１上に、レーザの基本構造と、変調器の基本構造とを、［１１０］方向に並べて、光学的に接続された状態で、接合した構造（ＢＪ構造）が得られる。
【００６６】
図１３は第１実施例に係る第３半導体成長工程の要部断面模式図である。
図７から図１２に示したようにしてレーザ及び変調器の各基本構造を形成した後は、まず、誘電体マスク１０７を除去し、更に所定の半導体層の成長を行う。
【００６７】
ここでは、誘電体マスク１０７除去後の基板上に、まず、キャリア濃度が１×１０18ｃｍ-3、厚さが１．５μｍのｐ−ＩｎＰクラッド層１１０を成長する。次いで、キャリア濃度が１×１０19ｃｍ-3、厚さが０．５μｍのｐ−ＩｎＧａＡｓコンタクト層１１１を成長する。
【００６８】
図１４は第１実施例に係る埋め込み層形成工程の要部断面模式図である。尚、図１４には、レーザ領域ＡＲ１１を［１１０］方向に見た時の断面を模式的に図示している。
ｐ−ＩｎＰクラッド層１１０及びｐ−ＩｎＧａＡｓコンタクト層１１１の形成後は、埋め込み層１１２を形成する。
【００６９】
埋め込み層１１２の形成では、まず、レーザ及び変調器の両基本構造に対応する領域（レーザ領域ＡＲ１１及び変調器領域ＡＲ１２）を覆うように［１１０］方向に延在する、幅が１．５μｍのマスク１１３を形成する。尚、便宜上、ここでは図示を省略するが、マスク１１３は、ストライプ状に複数形成してもよい。
【００７０】
マスク１１３の形成後は、ドライエッチングを行ってｎ−ＩｎＰ（００１）基板１０１に達する溝１１４を形成し、高さが３μｍのメサ１１５を形成する。そして、そのメサ１１５の両脇を、鉄（Ｆｅ）をドーピングしたＩｎＰ層により埋め込み、図１４に示したような埋め込み層１１２を形成する。
【００７１】
図１５は第１実施例に係る光半導体集積素子の要部断面模式図である。
埋め込み層１１２の形成後には、ｐ−ＩｎＧａＡｓコンタクト層１１１をレーザ１１６側と変調器１１７側に分離し、各ｐ−ＩｎＧａＡｓコンタクト層１１１上にｐ側電極１１８を形成する。或いは、ｐ−ＩｎＧａＡｓコンタクト層１１１の上にｐ側電極１１８を形成し、その後、ｐ側電極１１８及びｐ−ＩｎＧａＡｓコンタクト層１１１を分離する。ｎ−ＩｎＰ（００１）基板１０１の裏面には、ｎ側電極１１９を形成する。その後、レーザ１１６と変調器１１７の端（光の進行方向の長さが６００μｍとなる位置）でへき開し、両端面に無反射膜１２０を形成する。これにより、図１５に示したような変調器集積型レーザ１００が形成される。
【００７２】
尚、図１４に示した工程において、マスク１１３を複数ストライプ状に形成し、メサ１１５を複数ストライプ状に形成して、各メサ１１５間に埋め込み層１１２を形成している場合には、上記へき開により、変調器集積型レーザ１００のアレイが得られる。この場合は、そのへき開後の両端面に無反射膜１２０を形成した後、そのアレイを所定数の変調器集積型レーザ１００を含むチップに更にへき開すればよい。
【００７３】
次に、第２実施例について説明する。
ここでは、分布帰還型（Distributed FeedBack：ＤＦＢ）レーザ（光半導体素子）及び分布ブラッグ反射器（Distributed Bragg Reflector：ＤＢＲ）（光半導体素子）が集積された分布反射型（Distributed Reflector：ＤＲ）レーザ（光半導体集積素子）を例にして説明する。以下、このようなＤＲレーザを、その形成工程を追って説明していく。
【００７４】
図１６は第２実施例に係る第１半導体成長工程の要部断面模式図である。
まず、ｎ−ＩｎＰ（００１）基板２０１上に、ＤＦＢレーザを構成する半導体層を形成する。半導体層は、ＭＯＶＰＥ法を用いて成長することができる。
【００７５】
ここでは、まず、ｎ−ＩｎＰ（００１）基板２０１上に、成長温度６３０℃で、キャリア濃度が５×１０17ｃｍ-3、厚さが３００ｎｍのｎ−ＩｎＰバッファ層２０２を成長する。そして、レジスト塗布、電子線ビーム露光、現像、及びエッチングを行い、ＤＦＢレーザ領域ＡＲ２１及びＤＢＲ領域ＡＲ２２のｎ−ＩｎＰバッファ層２０２に、ピッチが２００ｎｍ、深さが５０ｎｍの回折格子２０２ａを形成する。その後、再び成長温度６３０℃まで昇温して、キャリア濃度が５×１０17ｃｍ-3、組成波長が１．１μｍのｎ−ＩｎＧａＡｓＰ層２０３を成長し、ｎ−ＩｎＰバッファ層２０２に形成した回折格子２０２ａを埋める。次いで、ｎ−ＩｎＧａＡｓＰ層２０３上に、厚さが２０ｎｍのｎ−ＩｎＰスペーサ層２０４を成長する。
【００７６】
次いで、組成波長が１．１μｍ、厚さが３０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層２０５Ａを成長する。続いて、組成波長が１．１μｍ、厚さが１０ｎｍのＡｌＧａＩｎＡｓバリア層２０５Ｂと、組成波長が１．１μｍ、厚さが５ｎｍのＡｌＧａＩｎＡｓ井戸層２０５Ｃの成長を繰り返し（例えば合計５周期）、ＡｌＧａＩｎＡｓ多重量子井戸層を形成する。更に、組成波長が１．１μｍ、厚さが３０ｎｍのＡｌＧａＩｎＡｓ光閉じ込め層２０５Ａを成長する。これにより、ＡｌＧａＩｎＡｓコア層２０５を形成する。
【００７７】
次いで、ＡｌＧａＩｎＡｓコア層２０５上に、キャリア濃度が５×１０17ｃｍ-3、厚さが２００ｎｍのｐ−ＩｎＰクラッド層２０６を成長する。
図１７は第２実施例に係る第１エッチング工程の要部断面模式図である。
【００７８】
図１６に示したように各半導体層を形成した後は、ＤＦＢレーザ領域ＡＲ２１に、ＳｉＯ2）等の誘電体マスク２０７を形成する。誘電体マスク２０７は、［１１０］方向に延在する、幅が２０μｍ、長さが３００μｍのパターン形状とし、［１１０］方向に１００μｍ間隔で形成する。
【００７９】
次いで、誘電体マスク２０７をマスクにしてＤＢＲ領域ＡＲ２２のドライエッチングを行う。ここでは、ＤＢＲ領域ＡＲ２２のｐ−ＩｎＰクラッド層２０６とＡｌＧａＩｎＡｓコア層２０５を、ＡｌＧａＩｎＡｓコア層２０５の途中まで、例えば約２７０ｎｍの深さまで、エッチングを行う。
【００８０】
図１８は第２実施例に係る第２エッチング工程の要部断面模式図である。
図１７に示したようなエッチング後は、ｐ−ＩｎＰクラッド層２０６のウェットエッチングを行う。ｐ−ＩｎＰクラッド層２０６は、Ｂｒ系エッチャントを用いて、選択的にエッチングする。このエッチングにより、ｐ−ＩｎＰクラッド層２０６の端部２０６ａのサイドエッチング量Ｓ２２が１３０ｎｍ程度となるように、ｐ−ＩｎＰクラッド層２０６をサイドエッチングする。この時、ｐ−ＩｎＰクラッド層２０６の端面２０６ｂは、（１１１）Ａ面が表出した状態となる。
【００８１】
また、このようなサイドエッチングの結果、ｐ−ＩｎＰクラッド層２０６の上には、誘電体マスク２０７の庇が形成され、それにより、後に成長される半導体の誘電体マスク２０７上への這い上がりが抑えられるようになる。
【００８２】
図１９は第２実施例に係る第３エッチング工程の要部断面模式図である。
ｐ−ＩｎＰクラッド層２０６のサイドエッチング後は、ＡｌＧａＩｎＡｓコア層２０５のウェットエッチングを行う。ＡｌＧａＩｎＡｓコア層２０５は、希硫酸と過酸化水素水の混合溶液をエッチャントに用いて、選択的にエッチングする。このエッチングにより、ＡｌＧａＩｎＡｓコア層２０５の端部２０５ａのサイドエッチング量Ｓ２１が４００ｎｍ程度となるように、ＡｌＧａＩｎＡｓコア層２０５をサイドエッチングする。この時、ＡｌＧａＩｎＡｓコア層２０５の端面２０５ｂは、（１１１）Ａ面が表出した状態となる。
【００８３】
ＤＢＲ領域ＡＲ２２には、ＡｌＧａＩｎＡｓコア層２０５下のｎ−ＩｎＰスペーサ層２０４が表出する。ＡｌＧａＩｎＡｓコア層２０５のウェットエッチング条件を適切に設定することにより、ｎ−ＩｎＰスペーサ層２０４のエッチングを抑えて、所定のサイドエッチング量Ｓ２１で、ＡｌＧａＩｎＡｓコア層２０５を選択的にエッチングすることができる。
【００８４】
図２０は第２実施例に係る熱処理工程の要部断面模式図である。
ｐ−ＩｎＰクラッド層２０６及びＡｌＧａＩｎＡｓコア層２０５のウェットエッチング後は、熱処理を行い、ｐ−ＩｎＰクラッド層２０６の端部２０６ａのマストランスポートを生じさせる。
【００８５】
例えば、ウェットエッチングが終了した基板を、ＭＯＶＰＥ装置のリアクタ内にセットし、ＰＨ3雰囲気下で６９０℃まで昇温する。この時、ｐ−ＩｎＰクラッド層２０６の端部２０６ａには、ＩｎＰのマストランスポートにより、例えば、図２０に示したように、（１１１）Ａ面が上部に残り、それより下部には（００１）面となす角度が９０°の（１１０）面が表出する。ＡｌＧａＩｎＡｓコア層２０５は、その端面２０５ｂの（１１１）Ａ面が全て、ｐ−ＩｎＰクラッド層２０６のマストランスポート後の端部２０６ａで覆われる。
【００８６】
ｐ−ＩｎＰクラッド層２０６のこのような側面形状は、上記サイドエッチングの段階でｐ−ＩｎＰクラッド層２０６のＡｌＧａＩｎＡｓコア層２０５からの突出量を比較的大きくし、熱処理で十分なマストランスポートを生じさせることにより、得ることができる。
【００８７】
図２１は第２実施例に係る第２半導体成長工程の要部断面模式図である。
熱処理によりｐ−ＩｎＰクラッド層２０６の端部２０６ａにマストランスポートを生じさせた後は、ＤＢＲ領域ＡＲ２２に、組成波長が１．２μｍ、厚さが１４５ｎｍのＡｌＧａＩｎＡｓ導波路層２０８、及びノンドープのｉ−ＩｎＰクラッド層２０９を成長する。
【００８８】
ＡｌＧａＩｎＡｓ導波路層２０８の成長時には、ＤＦＢレーザ領域ＡＲ２１側の側面に表出している結晶面を（１１１）Ａ面及び（１１０）面としているため、成長面同士の衝突を回避し、積層欠陥等の発生を抑えることができる。また、それにより、積層欠陥等の発生が抑えられたｉ−ＩｎＰクラッド層２０９を形成することができる。
【００８９】
尚、その際、誘電体マスク２０７により、ＡｌＧａＩｎＡｓ導波路層２０８及びｉ−ＩｎＰクラッド層２０９を、誘電体マスク２０７より下の領域に成長させることができるようになっている。
【００９０】
また、上記したｐ−ＩｎＰクラッド層２０６の端部２０６ａにマストランスポートを生じさせる熱処理は、ＡｌＧａＩｎＡｓ導波路層２０８の成長を開始する前（原料導入前）の昇温工程、温度保持工程と兼ねることができる。
【００９１】
以上の図１６から図２１に示した工程により、ｎ−ＩｎＰ（００１）基板１０１上に、ＤＦＢレーザの基本構造と、ＤＢＲの基本構造とを、［１１０］方向に並べて、光学的に接続された状態で、接合した構造（ＢＪ構造）が得られる。
【００９２】
図２２は第２実施例に係る光半導体集積素子の要部断面模式図である。
図１６から図２１に示したようにしてＤＦＢレーザ及びＤＢＲの各基本構造を形成した後は、誘電体マスク２０７を除去し、まず、キャリア濃度が１×１０18ｃｍ-3、厚さが１．５μｍのｐ−ＩｎＰクラッド層２１０を成長する。次いで、キャリア濃度が１×１０19ｃｍ-3、厚さが０．５μｍのｐ−ＩｎＧａＡｓコンタクト層２１１を成長する。
【００９３】
そして、上記第１実施例と同様に、ＤＦＢレーザ及びＤＢＲの両基本構造に対応する領域を覆うように［１１０］方向に延在する、幅が１．５μｍのマスクを１つ又は複数ストライプ状に形成し、ドライエッチングを行って、高さが３μｍのメサを形成する。メサの両脇は、ＦｅをドーピングしたＩｎＰ層により埋め込む。
【００９４】
その後は、ｐ−ＩｎＧａＡｓコンタクト層１１１をＤＦＢレーザ２１６側に残すパターニングと、ｐ側電極２１８及びｎ側電極２１９の形成を行う。次いで、ＤＦＢレーザ２１６とＤＢＲ２１７の端（光の進行方向の長さが２００μｍとなる位置）でへき開し、両端面に無反射膜２２０を形成する。これにより、図２２に示したようなＤＲレーザ２００が形成される。
【００９５】
尚、上記へき開により、複数のＤＲレーザ２００を含むアレイが得られる場合は、そのへき開後の両端面に無反射膜２２０を形成した後、そのアレイを所定数のＤＲレーザ２００を含むチップに更にへき開すればよい。
【００９６】
また、上記の例では、ＡｌＧａＩｎＡｓ導波路層２０８を形成するようにしたが、ＡｌＧａＩｎＡｓ導波路層２０８に替えて、ＧａＩｎＡｓＰ導波路層を形成してもよい。
以上、第１実施例及び第２実施例について説明した。
【００９７】
尚、上記の第１実施例及び第２実施例では、図１１及び図２０に示したように、ｐ−ＩｎＰクラッド層１０６，２０６の端部１０６ａ，２０６ａの上部に（１１１）Ａ面が残り、下部には（００１）面となす角度が９０°の（１１０）面が形成される場合を例示した。このほか、ｐ−ＩｎＰクラッド層１０６，２０６の側面には、（１１０）面に加えて、（００１）面となす角度が５５°以上９０°未満の結晶面が存在していてもよい。
【００９８】
一例として、上記の第２実施例に係る熱処理工程の別例の要部断面模式図を図２３に示す。
サイドエッチングを施した後の熱処理により、ＩｎＰのマストランスポートを発生させ、ｐ−ＩｎＰクラッド層２０６の側面形状を、この図２３に示すような形状とすることもできる。即ち、この図２３の例では、ＩｎＰのマストランスポートにより、上部端面２０６ｂ１に（１１１）Ａ面が残り、中部端面２０６ｂ２に（１１０）面が形成されている。そして、下部端面２０６ｂ３には、（００１）面となす角度θが５５°≦θ＜９０°の範囲の結晶面が形成されている。
【００９９】
熱処理後にこのような結晶面が存在していても、前述のように、続く再成長（ＢＪ成長）時の成長面同士の衝突を抑えることができるため、ＢＪ部における積層欠陥等の不具合の発生を抑えることができる。
【０１００】
尚、上記の第１実施例でも同様であり、ｐ−ＩｎＰクラッド層１０６の熱処理後の側面形状を、上部端面に（１１１）Ａ面、中部端面に（１１０）面、下部端面に（００１）面となす角度θが５５°≦θ＜９０°の範囲の結晶面が存在する形状とすることもできる。それにより、ＢＪ部における積層欠陥等の不具合の発生を抑えることができる。
【０１０１】
また、上記の第１実施例及び第２実施例では、１つの光半導体集積素子につき２つの機能素子を［１１０］方向に並べて接合したＢＪ構造を例示した。即ち、１つの光半導体集積素子について１つのＢＪ部が存在する場合を例示した。このほか、上記の手法は、１つの光半導体集積素子に複数のＢＪ部が存在するような場合にも、同様に適用可能である。
【０１０２】
一例として、そのような場合の光半導体集積素子の構成例を図２４に示す。
図２４には、光半導体集積素子としてＤＲレーザ２００ａを例示しており、このＤＲレーザ２００ａでは、１つのＤＦＢレーザ２１６を挟んだ両側にそれぞれＤＢＲ２１７が形成されている。即ち、ＤＦＢレーザ２１６の入射端、出射端にそれぞれ、ＤＢＲ２１７が形成されている。これら３つの素子、即ち、ＤＢＲ２１７、ＤＲレーザ２００ａ、ＤＢＲ２１７は、［１１０］方向に並んで形成されている。
【０１０３】
このようなＤＲレーザ２００ａは、上記の第２実施例の例に従って形成することができる。例えば、図１７から図１９に示したエッチング工程において、ＤＦＢレーザ領域ＡＲ２１を［１１０］方向で挟むＤＢＲ領域ＡＲ２２のエッチングを行う。そして、図２０に示した工程において、熱処理により、そのＤＦＢレーザ領域ＡＲ２１の［１１０］方向の両側面を、所定の結晶面が存在する形状にする。その後、ＤＢＲ領域ＡＲ２２の再成長を行う。以降は、上記の第２実施例の場合と同様にして、ｐ−ＩｎＰクラッド層２１０、ｐ−ＩｎＧａＡｓコンタクト層２１１、ｐ側電極２１８、ｎ側電極２１９、無反射膜２２０を形成すればよい。
【０１０４】
この図２４に示すＤＲレーザ２００ａのように、２つのＢＪ部（ＤＦＢレーザ２１６の両側）が存在するような場合にも、上記手法を用いることにより、ＢＪ部における積層欠陥等の不具合の発生を抑えることができる。
【０１０５】
また、上記の第１実施例及び第２実施例では、多重量子井戸層を含むＡｌＧａＩｎＡｓコア層１０５，２０５を形成する場合を例示したが、このほか、バルク構造、量子細線構造、量子ドット構造を用いたコア層を適用することも可能である。
【０１０６】
また、上記の第１実施例及び第２実施例では、ｎ−ＩｎＰ（００１）基板１０１，２０１を用いる場合を例示したが、このほか、ｐ型基板、半絶縁性（Semi-Insulating：ＳＩ）基板を適用することも可能である。尚、このようなｐ型基板、ＳＩ基板を適用する場合にあっては、コア層の下に設けるｎ層にキャリアが供給可能なように、当該ｎ層の構造や電極の配置等が任意に変更される。
【０１０７】
また、上記の第１実施例及び第２実施例で述べたような光半導体集積素子を、他の素子と組み合わせることにより、光半導体モジュールを形成することが可能である。
一例として、上記の第２実施例で述べたＤＲレーザ２００を用いた光半導体モジュールを図２５に示す。
【０１０８】
この図２５に示す光半導体モジュール３００では、ＤＲレーザ２００が、リードピン３０１を有する同軸型のパッケージ３０２に搭載されている。また、バックモニタ用の受光素子３０３が、ＤＲレーザ２００の後端面側に設置されている。各リードピン３０１は、ＤＲレーザ２００又は受光素子３０３に、接続されている。
【０１０９】
ＤＲレーザ２００に接続されたリードピン３０１は、ＤＦＢレーザを駆動する電気信号源に接続される。一方、受光素子３０３に接続されたリードピン３０１は、ＤＲレーザ２００の出力を監視するモニタ装置に接続される。
【０１１０】
ＤＲレーザ２００及び受光素子３０３は、レンズ３０４が設けられたキャップ３０５で覆われている。レンズ３０４は、ＤＲレーザ２００の前端面から出射されたレーザ光（信号光）を集光して、その先に設けられる光ファイバに入射させる、光出力ポートとして機能する。
【０１１１】
尚、上記の光半導体モジュール３００では、ＤＲレーザ２００の温度を調整する熱電冷却素子を備えていない。これは、ＤＲレーザ２００がＡｌＧａＩｎＡｓ系の活性層を有することから、このＤＲレーザ２００が広い温度範囲に亘って縦単一モードでレーザ発振するためである。
【０１１２】
ここでは、ＤＲレーザを搭載した光半導体モジュールを例示したが、変調器集積型レーザ等、種々の光半導体集積素子を、他の素子と組み合わせ、それぞれの用途に応じた形態の光半導体モジュールを形成することが可能である。
【０１１３】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  基板の（００１）面上方に形成された第１光半導体素子と、
前記基板の（００１）面上方で、前記第１光半導体素子の［１１０］方向に、前記第１光半導体素子と光学的に接続されて形成された第２光半導体素子と、
を含み、
前記第１光半導体素子は、第１コア層と、前記第１コア層上方に形成され、前記第２光半導体素子側の側面に、（００１）面となす角度が５５°以上９０°以下の第１結晶面を有する第１クラッド層とを含むことを特徴とする光半導体集積素子。
【０１１４】
（付記２）  前記第１結晶面は、少なくとも（１１０）面を含むことを特徴とする付記１に記載の光半導体集積素子。
（付記３）  前記第１結晶面は、（１１０）面と、（００１）面となす角度が５５°以上９０°未満のＢ面方位の結晶面とを含むことを特徴とする付記１又は２に記載の光半導体集積素子。
【０１１５】
（付記４）  前記第１コア層は、前記第２光半導体素子側の側面に、Ａ面方位の第２結晶面を有することを特徴とする付記１乃至３のいずれかに記載の光半導体集積素子。
（付記５）  前記第１クラッド層の前記第２光半導体素子側の端部は、前記第１コア層の前記第２光半導体素子側の側面の一部を覆っていることを特徴とする付記１乃至４のいずれかに記載の光半導体集積素子。
【０１１６】
（付記６）  前記第１クラッド層の前記第２光半導体素子側の端部は、前記第１コア層の前記第２光半導体素子側の側面の全体を覆っていることを特徴とする付記１乃至４のいずれかに記載の光半導体集積素子。
【０１１７】
（付記７）  前記第２光半導体素子は、前記第１コア層と光学的に接続された第２コア層と、前記第２コア層上方に形成された第２クラッド層とを含み、
前記第１クラッド層と前記第２クラッド層との間に、前記第２コア層の一部が形成されていることを特徴とする付記１乃至６のいずれかに記載の光半導体集積素子。
【０１１８】
（付記８）  前記基板は、ＩｎＰ基板であり、
前記第１コア層は、Ａｌ，Ｇａ，Ｉｎ，Ａｓを含み、前記第１クラッド層は、Ｉｎ，Ｐを含むことを特徴とする付記１乃至７のいずれかに記載の光半導体集積素子。
【０１１９】
（付記９）  前記第２コア層は、Ｇａ，Ｉｎ，ＡｓとＡｌ又はＰとを含み、前記第２クラッド層は、Ｉｎ，Ｐを含むことを特徴とする付記８に記載の光半導体集積素子。
（付記１０）  基板の（００１）面上方に第１コア層を形成する工程と、
前記第１コア層上方に第１クラッド層を形成する工程と、
第１領域に形成された前記第１コア層及び前記第１クラッド層を残し、前記第１領域の［１１０］方向にある第２領域に形成された前記第１コア層及び前記第１クラッド層をエッチングする工程と、
前記第１領域に残る前記第１クラッド層の前記第２領域側の側面に、（００１）面となす角度が５５°以上９０°以下の第１結晶面を形成する工程と、
前記第２領域に半導体層を形成する工程と、
を含むことを特徴とする光半導体集積素子の製造方法。
【０１２０】
（付記１１）  前記第１結晶面を形成する工程は、前記第１領域に残る前記第１クラッド層の熱処理を行う工程を含むことを特徴とする付記１０に記載の光半導体集積素子の製造方法。
【０１２１】
（付記１２）  前記熱処理により、前記第１領域に残る前記第１クラッド層の前記第２領域側の側面に、少なくとも（１１０）面を表出させることを特徴とする付記１１に記載の光半導体集積素子の製造方法。
【０１２２】
（付記１３）  前記第２領域に形成された前記第１コア層及び前記第１クラッド層をエッチングする工程は、前記第１コア層及び前記第１クラッド層をそれぞれ前記第１領域側にサイドエッチングする工程を含むことを特徴とする付記１０乃至１２のいずれかに記載の光半導体集積素子の製造方法。
【０１２３】
（付記１４）  前記半導体層を形成する工程は、
前記第１コア層と光学的に接続された第２コア層を形成する工程と、
前記第２コア層上方に第２クラッド層を形成する工程と、
を含むことを特徴とする付記１０乃至１３のいずれかに記載の光半導体集積素子の製造方法。
【符号の説明】
【０１２４】
１，１ａ  光半導体集積素子
１０  第１光半導体素子
１１  第１コア層
１２  第１クラッド層
１１ａ，１２ａ，１０５ａ，１０６ａ，２０５ａ，２０６ａ  端部
１１ｂ，１２ｂ，１０５ｂ，１０６ｂ，２０５ｂ，２０６ｂ  端面
１２ｂ１，２０６ｂ１  上部端面
１２ｂ２，２０６ｂ２  中部端面
１２ｂ３，２０６ｂ３  下部端面
２０  第２光半導体素子
２１  第２コア層
２２  第２クラッド層
３０  基板
４０，１０７，２０７  誘電体マスク
５０  積層欠陥
１００  変調器集積型レーザ
１０１，２０１  ｎ−ＩｎＰ（００１）基板
１０２，２０２  ｎ−ＩｎＰバッファ層
１０３，２０３  ｎ−ＩｎＧａＡｓＰ層
１０３ａ，２０２ａ  回折格子
１０４，２０４  ｎ−ＩｎＰスペーサ層
１０５，１０８，２０５  ＡｌＧａＩｎＡｓコア層
１０５Ａ，２０５Ａ  ＡｌＧａＩｎＡｓ光閉じ込め層
１０５Ｂ，２０５Ｂ  ＡｌＧａＩｎＡｓバリア層
１０５Ｃ，２０５Ｃ  ＡｌＧａＩｎＡｓ井戸層
１０６，１０９，１１０，２０６，２１０  ｐ−ＩｎＰクラッド層
１１１，２１１  ｐ−ＩｎＧａＡｓコンタクト層
１１２  埋め込み層
１１３  マスク
１１４  溝
１１５  メサ
１１６  レーザ
１１７  変調器
１１８，２１８  ｐ側電極
１１９，２１９  ｎ側電極
１２０，２２０  無反射膜
２００，２００ａ  ＤＲレーザ
２０８  ＡｌＧａＩｎＡｓ導波路層
２０９  ｉ−ＩｎＰクラッド層
２１６  ＤＦＢレーザ
２１７  ＤＢＲ
３００  光半導体モジュール
３０１  リードピン
３０２  パッケージ
３０３  受光素子
３０４  レンズ
３０５  キャップ
ＡＲ１  第１光半導体素子領域
ＡＲ２  第２光半導体素子領域
ＡＲ１１  レーザ領域
ＡＲ１２  変調器領域
ＡＲ２１  ＤＦＢレーザ領域
ＡＲ２２  ＤＢＲ領域
Ｓ１，Ｓ２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２  サイドエッチング量
θ  角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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