(57)【要約】【課題】低消費電力化と高速及び高精度化とを両立する。【解決手段】本発明に係るサンプルホールド回路５００は、ＳＣ群１００、２００、３００及び４００のそれぞれに対して、複数の入力端子４５〜４８のいずれかの電圧に相当する電荷を当該ＳＣ群に含まれる容量に蓄積させるサンプリング動作と、当該ＳＣ群に含まれる容量に蓄積されている電荷を保持させるホールド動作と、当該ＳＣ群に含まれる容量に蓄積されている電荷を出力端子５１に出力する転送動作とを、サンプリング動作、ホールド動作及び転送動作の順番で実行し、連続する期間のそれぞれにおいて、ＳＣ群１００、２００、３００及び４００ののうち、１つのＳＣ群に対してサンプリング動作を実行し、他の１つのＳＣ群に対してホールド動作を実行し、他の１つのＳＣ群に対して転送動作を実行する。【選択図】図１
2011223532.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子と、出力端子とを備え、前記複数の入力端子の信号を時系列にサンプルホールドするスイッチドキャパシタ型のマルチチャネルサンプルホールド回路であって、
それぞれが容量と、複数のスイッチとを含む３個以上のスイッチ容量群と、
増幅回路と、
前記３個以上のスイッチ容量群に含まれる前記複数のスイッチの導通及び非導通を制御する制御回路とを備え、
前記制御回路は、前記複数のスイッチの導通及び非導通を制御することにより、
前記３個以上のスイッチ容量群のそれぞれに対して、
前記複数の入力端子のいずれかの電圧に相当する電荷を１つのスイッチ容量群に含まれる前記容量に蓄積させるサンプリング動作と、
当該スイッチ容量群に含まれる前記容量を前記増幅回路の出力端子と入力端子との間に接続することにより、当該容量に蓄積されている電荷を保持させるホールド動作と、
当該スイッチ容量群に含まれる前記容量に蓄積されている電荷を前記出力端子に出力する転送動作とを、前記サンプリング動作、前記ホールド動作及び前記転送動作の順番で実行し、
前記制御回路は、連続する期間のそれぞれにおいて、前記３個以上のスイッチ容量群のうち、１つのスイッチ容量群に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群に対して前記ホールド動作を実行し、他の１つのスイッチ容量群に対して前記転送動作を実行する
マルチチャネルサンプルホールド回路。
【請求項２】
前記制御回路は、前記３個以上のスイッチ容量群のそれぞれに対して、
前記サンプリング動作時において、前記複数の入力端子のいずれかと当該スイッチ容量群に含まれる前記容量の一端とを接続するとともに、当該容量の他端とバイアス電圧が印加されるバイアス端子とを接続することにより、当該複数の入力端子のいずれかの電圧に相当する電荷を当該容量に蓄積させ、
前記転送動作時において、当該スイッチ容量群に含まれる前記容量の一端と前記バイアス端子とを接続するとともに、当該容量の他端と前記出力端子とを接続することにより、当該容量に蓄積されている電荷を前記出力端子に出力する
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項３】
前記マルチチャネルサンプルホールド回路は、４個以上の前記スイッチ容量群を備え、
前記制御回路は、さらに、前記複数のスイッチの導通及び非導通を制御することにより、前記４個以上のスイッチ容量群のそれぞれに対して、
当該スイッチ容量群に含まれる前記容量の両端を前記バイアス端子に接続することにより、当該容量に蓄積されている電荷をリセットするリセット動作を実行させ、
前記制御回路は、前記４個以上のスイッチ容量群のそれぞれに対して、前記サンプリング動作、前記ホールド動作、前記転送動作及びリセット動作の順番で実行し、
前記連続する期間のそれぞれにおいて、前記４個以上のスイッチ容量群のうち、１つのスイッチ容量群に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群に対して前記ホールド動作を実行し、他の１つのスイッチ容量群に対して前記転送動作を実行し、残りのスイッチ容量群に対してリセット動作を実行する
請求項２記載のマルチチャネルサンプルホールド回路。
【請求項４】
前記マルチチャネルサンプルホールド回路は、５個以上の前記スイッチ容量群を備え、
前記制御回路は、前記５個以上のスイッチ容量群のそれぞれに対して、前記サンプリング動作、前記ホールド動作、前記転送動作及び複数回の前記リセット動作の順番で実行する
請求項３記載のマルチチャネルサンプルホールド回路。
【請求項５】
前記複数の入力端子の各々は差動入力端子であり、
前記出力端子は差動出力端子であり、
前記増幅回路は、反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを有し、
前記３個以上のスイッチ容量群は、それぞれ対をなす３組以上のスイッチ容量群であり、
前記制御回路は、前記３組以上のスイッチ容量群のそれぞれの組に対して、
前記複数の差動入力端子のいずれかの電圧に相当する電荷を当該スイッチ容量群の組に含まれる前記容量に蓄積させる前記サンプリング動作と、
当該スイッチ容量群の組の一方に含まれる前記容量を前記増幅回路の非反転出力端子と反転入力端子との間に接続するとともに、当該スイッチ容量群の組の他方に含まれる前記容量を前記増幅回路の反転出力端子と非反転入力端子との間に接続することにより、当該スイッチ容量群の組に含まれる前記容量に蓄積されている電荷を保持させる前記ホールド動作と、
当該スイッチ容量群の組に含まれる前記容量に蓄積されている電荷を前記出力端子に出力する転送動作とを、前記サンプリング動作、前記ホールド動作及び前記転送動作の順番で実行し、
前記連続する期間のそれぞれにおいて、前記３組以上のスイッチ容量群の組のうち、１つのスイッチ容量群の組に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群の組に対して前記ホールド動作を実行し、他の１つのスイッチ容量群の組に対して前記転送動作を実行する
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項６】
前記制御回路は、さらに、前記サンプリング動作と前記ホールド動作と前記転送動作とのそれぞれの間において前記増幅回路をリセットする
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項７】
前記複数の入力端子の数は、前記３個以上のスイッチ容量群の数と等しく、
前記複数の入力端子と前記３個以上のスイッチ容量群は一対一で対応し、
前記制御回路は、前記サンプリング動作時において、前記３個以上のスイッチ容量群のそれぞれに対して、当該スイッチ容量群に対応する前記入力端子の電圧に相当する電荷を当該スイッチ容量群に含まれる前記容量に蓄積させる
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項８】
前記複数の入力端子の数は、前記３個以上のスイッチ容量群の数より少なく、
前記複数の入力端子と前記３個以上のスイッチ容量群は一対複数で対応し、
前記制御回路は、
前記サンプリング動作時において、前記３個以上のスイッチ容量群のそれぞれに対して、当該スイッチ容量群に対応する前記入力端子の電圧に相当する電荷を当該スイッチ容量群に含まれる前記容量に蓄積させ、
連続する複数の前記期間において、予め定められた順序で前記複数の入力端子の電圧に相当する電荷を、前記３個以上のスイッチ容量群のいずれかに含まれる前記容量に順次蓄積し、かつ、同一の前記入力端子に対応する複数のスイッチ容量群に含まれる前記容量に、予め定められた順序で、当該同一の入力端子の電圧に相当する電荷を順次蓄積する
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項９】
前記マルチチャネルサンプルホールド回路は、さらに、
前記出力端子に接続され、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量をサンプリング容量として使用するスイッチドキャパシタ型の差動アンプであるスイッチドキャパシタ回路を備える
請求項１記載のマルチチャネルサンプルホールド回路。
【請求項１０】
請求項１記載のマルチチャネルサンプルホールド回路と、
前記マルチチャンネルサンプルホールド回路によりサンプルホールドされた信号をＡＤ変換するＡＤ変換回路とを備え、
前記ＡＤ変換回路は、
前記出力端子に接続され、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量をサンプリング容量として使用するスイッチドキャパシタ型の差動アンプであるスイッチドキャパシタ回路を備える
ＡＤ変換器。
【請求項１１】
請求項１記載のマルチチャネルサンプルホールド回路と、
パイプライン型ＡＤ変換回路とを備え、
前記パイプライン型ＡＤ変換回路は、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量を当該パイプライン型ＡＤ変換回路の初段のサンプリング容量として使用する
ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力端子の信号を時系列にサンプルホールドするスイッチドキャパシタ型のマルチチャネルサンプルホールド回路及び、それを用いたマルチチャネルアナログ／ディジタル変換器に関するものである。
【背景技術】
【０００２】
例えば、アナログ／ディジタル変換（以下ＡＤ変換とする）回路に代表されるような、ディジタル回路とアナログ回路とを混載させたミックスドシグナル回路において、容量とスイッチと増幅器とで構成したスイッチドキャパシタ型の回路が多用されている。
【０００３】
また、アナログとディジタルと間のインターフェース部ではＡＤ変換を複数のチャネルで行うことがある。このようなインターフェース部は、それぞれのチャネルに対する複数のＡＤ変換回路を備える必要があるので、回路規模が増大し、さらには消費電力が増大してしまう。このため、インターフェース部は、通常はマルチプレクサ回路を備え、複数チャネルの中から時系列にチャネルを選択し、選択したチャネルの信号をＡＤ変換することが多い。
【０００４】
また、特許文献１記載の構成のように、サンプルホールド回路のサンプルホールド動作にマルチプレクサ動作を組み合わせたマルチチャネルサンプルホールド回路が知られている。しかし、このようなマルチチャネルサンプルホールド回路では、高精度、高速及び低消費電力化を行う上で増幅回路の能力が問題になってくる。具体的には、パイプラインＡＤ変換器に見られるようなスイッチドキャパシタ型の回路が増幅回路の後段に接続される場合には、増幅回路の能力を抑え、消費電力を下げるために増幅回路の出力の負荷を下げる必要がある。
【０００５】
一方、単チャネルの入力信号を処理するＡＤ変換器における、増幅回路の出力の負荷を低減する技術として、ローディングフリー技術を用いたパイプライン型ＡＤ変換器が、非特許文献１で紹介されている。非特許文献１に記載のローディングフリー技術について図７を用いて説明する。また、図８は図７に記載のスイッチ３４〜４２をＯＮ／ＯＦＦさせるための駆動クロックのタイミングを示す図である。
【０００６】
図７に記載のスイッチ３４、３７、３８及び４０は、図８に示すクロックφ１１がＨｉｇｈレベルの期間でＯＮし、ＬＯＷレベルの期間ではＯＦＦする。また、図７に記載のスイッチ３５、３６、３９、４１及び４２は、図８に示すクロックφ１２がＨｉｇｈレベルの期間でＯＮし、ＬＯＷレベルの期間ではＯＦＦする。
【０００７】
まず、クロックφ１１がＨｉｇｈレベルの期間において、スイッチ３４がＯＮされることにより、サンプリング容量２２の片側端子にバイアス電圧Ｂｉａｓが印加される。これにより、サンプリング容量２２に、入力信号ＶＩＮの電圧レベルがチャージされる。つまり、入力信号ＶＩＮの電圧レベルに相当する電荷がサンプリング容量２２にサンプリングされる。
【０００８】
次に、クロックφ１２がＨｉｇｈレベルの期間において、スイッチ３５がＯＮされることによりサンプリング容量２２の片側端子にバイアス電圧Ｂｉａｓが印加される。また、サンプリング容量２２のもう一方の端子は増幅回路１３の反転入力端子に接続される。また、スイッチ３６がＯＮされることにより、増幅回路１３の出力端子と反転入力端子との間に帰還容量２３が接続される。これにより、前述のクロックφ１１がＨｉｇｈレベルの期間においてサンプリング容量２２にサンプリングされた入力信号ＶＩＮの電圧に相当する電荷が、容量２２と容量２３との容量比に応じて電荷再配分されることにより、帰還容量２３に電荷が蓄えられる。この電荷は、サンプルホールド回路の出力信号の電荷に相当し、次段の回路の初段ステージの入力信号電荷になる。
【０００９】
次に、再度、クロックφ１１がＨｉｇｈレベルになる。このとき、帰還容量２３に着目すると、帰還容量２３の片側端子はスイッチ３７がＯＮすることによりバイアス電圧Ｂｉａｓが印加される。また、帰還容量２３のもう一方の端子は、スイッチ３８がＯＮすることで、次段の初段ステージの増幅回路１４の反転入力端子に接続される。また、スイッチ４０がＯＮすることで、増幅回路１４の出力端子と反転入力端子との間に帰還容量２５が接続される。これにより、入力信号電荷は、サンプルホールド回路の帰還容量２３と、初段ステージ回路の帰還容量２５と、さらにはＤＡＣ回路１に接続される容量２４との容量比に応じて電荷再配分される。よって、初段ステージ回路の出力信号に相当する電荷が帰還容量２５に蓄えられる。
【００１０】
これら一連のクロックφ１１及びクロックφ１２のタイミングに従った各スイッチの接続を図９Ａ及び図９Ｂに等価回路として示す。
【００１１】
一般的には、図９Ａに示すようにクロックφ１２がＨｉｇｈレベルの期間では、サンプルホールド回路の出力端子には次段の初段ステージ回路のサンプリング容量が接続され、サンプルホールド回路出力をサンプリングする。ただし、この時に初段ステージ回路のサンプリング容量がサンプルホールド回路の増幅回路出力の負荷となる。これにより、増幅回路に高い特性及び能力が必要になる。よって、この回路は、低消費電力、高精度及び高速化を行う上で非常に設計が困難になる。
【００１２】
だだし、非特許文献１の回路では、図７の帰還容量２３が次段の初段ステージ回路のサンプリング容量を兼ねるため、増幅回路１３の出力負荷として、初段ステージ回路のサンプリング容量は見えてこない。よって、非特許文献１の回路は、低消費電力、高精度及び高速化を行う上で増幅回路の設計が容易になる。この増幅回路の出力端子に次段のサンプリング容量負荷を持たせない方法をローディングフリー技術と呼ぶ。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１２５０４６号公報
【非特許文献】
【００１４】
【非特許文献１】ＰＹ．Ｗｕ，ＶＳＬ．Ｃｈｅｕｎｇ，ＨＣ．Ｌｕｏｎｇ  “Ａ１−Ｖ１００−ＭＳ／ｓ  ８ｂｉｔ  ＣＭＯＳ  Ｓｗｉｔｃｈｅｄ−Ｏｐａｍｐ  Ｐｉｐｅｌｉｎｅｄ  ＡＤＣ  Ｕｓｉｎｇ  Ｌｏａｄｉｎｇ−Ｆｒｅｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４２，Ｎｏ．４，ｐｐ７３０−７３８，Ａｐｒｉｌ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１の構成によれば、マルチチャネルにサンプルホールドでき、且つ増幅回路を共用できるため、回路規模の小面積化はできる。しかしながら、スイッチドキャパシタ型の回路が後段に接続される場合においては、増幅回路の負荷の影響で、低消費電力化と高速及び高精度化との両立が困難になる。
【００１６】
そこで、本発明は、低消費電力化と高速及び高精度化とを両立できるマルチチャネルサンプルホールド回路及び、それを用いたＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の一形態に係るマルチチャネルサンプルホールド回路は、複数の入力端子と、出力端子とを備え、前記複数の入力端子の信号を時系列にサンプルホールドするスイッチドキャパシタ型のマルチチャネルサンプルホールド回路であって、それぞれが容量と、複数のスイッチとを含む３個以上のスイッチ容量群と、増幅回路と、前記３個以上のスイッチ容量群に含まれる前記複数のスイッチの導通及び非導通を制御する制御回路とを備え、前記制御回路は、前記複数のスイッチの導通及び非導通を制御することにより、前記３個以上のスイッチ容量群のそれぞれに対して、前記複数の入力端子のいずれかの電圧に相当する電荷を１つのスイッチ容量群に含まれる前記容量に蓄積させるサンプリング動作と、当該スイッチ容量群に含まれる前記容量を前記増幅回路の出力端子と入力端子との間に接続することにより、当該容量に蓄積されている電荷を保持させるホールド動作と、当該スイッチ容量群に含まれる前記容量に蓄積されている電荷を前記出力端子に出力する転送動作とを、前記サンプリング動作、前記ホールド動作及び前記転送動作の順番で実行し、前記制御回路は、連続する期間のそれぞれにおいて、前記３個以上のスイッチ容量群のうち、１つのスイッチ容量群に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群に対して前記ホールド動作を実行し、他の１つのスイッチ容量群に対して前記転送動作を実行する。
【００１８】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各スイッチ容量群の動作を、サンプリング動作→ホールド動作→転送動作の順に変化させるとともに、この一連動作を複数の入力端子に対して、時系列に順次処理できる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、マルチチャネルの信号に対応できる。
【００１９】
さらに、本発明の一形態に係るマルチチャネルサンプルホールド回路では、スイッチ容量群に含まれる容量を、転送動作時に、出力端子に接続される次段のスイッチドキャパシタ回路のサンプリング容量として用いることができる。つまり、本発明の一形態に係るマルチチャネルサンプルホールド回路は、増幅回路出力の負荷容量を低減できるローディングフリー技術を用いることができる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、低消費電力化と高速及び高精度化とを両立できる。
【００２０】
さらに、本発明の一形態に係るマルチチャネルサンプルホールド回路は、サンプリング動作時とホールド動作時とでフリップアラウンド構成になるため、サンプリングとホールドとに同一容量を用いることができる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、容量相対精度による誤差を低減でき、且つ回路面積の小型化も可能になる。
【００２１】
また、前記制御回路は、前記３個以上のスイッチ容量群のそれぞれに対して、前記サンプリング動作時において、前記複数の入力端子のいずれかと当該スイッチ容量群に含まれる前記容量の一端とを接続するとともに、当該容量の他端とバイアス電圧が印加されるバイアス端子とを接続することにより、当該複数の入力端子のいずれかの電圧に相当する電荷を当該容量に蓄積させ、前記転送動作時において、当該スイッチ容量群に含まれる前記容量の一端と前記バイアス端子とを接続するとともに、当該容量の他端と前記出力端子とを接続することにより、当該容量に蓄積されている電荷を前記出力端子に出力してもよい。
【００２２】
この構成によれば、本発明に一形態に係るマルチチャネルサンプリング回路では、サンプリング動作時に、スイッチ容量群は、スイッチにより接続された１つの入力端子の信号をサンプリングできる。また、スイッチ容量群は、転送動作時に、予めホールドした電荷を出力端子に出力できる。
【００２３】
また、前記マルチチャネルサンプルホールド回路は、４個以上の前記スイッチ容量群を備え、前記制御回路は、さらに、前記複数のスイッチの導通及び非導通を制御することにより、前記４個以上のスイッチ容量群のそれぞれに対して、当該スイッチ容量群に含まれる前記容量の両端を前記バイアス端子に接続することにより、当該容量に蓄積されている電荷をリセットするリセット動作を実行させ、前記制御回路は、前記４個以上のスイッチ容量群のそれぞれに対して、前記サンプリング動作、前記ホールド動作、前記転送動作及びリセット動作の順番で実行し、前記連続する期間のそれぞれにおいて、前記４個以上のスイッチ容量群のうち、１つのスイッチ容量群に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群に対して前記ホールド動作を実行し、他の１つのスイッチ容量群に対して前記転送動作を実行し、残りのスイッチ容量群に対してリセット動作を実行してもよい。
【００２４】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各スイッチ容量群の動作を、サンプリング動作→ホールド動作→転送動作→リセット動作の順に変化させることができるとともに、この一連動作を複数の入力端子に対して、時系列に順次処理できる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、４チャネル以上のマルチチャネルの信号に対応できる。
【００２５】
さらに、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各スイッチ容量群の動作を、サンプリング動作→ホールド動作→転送動作のようにリセット動作を省いて実行させることにより、３チャネルのマルチチャネル信号にも対応できる。
【００２６】
また、前記マルチチャネルサンプルホールド回路は、５個以上の前記スイッチ容量群を備え、前記制御回路は、前記５個以上のスイッチ容量群のそれぞれに対して、前記サンプリング動作、前記ホールド動作、前記転送動作及び複数回の前記リセット動作の順番で実行してもよい。
【００２７】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各スイッチ容量群の動作を、サンプリング動作→ホールド動作→転送動作→リセット動作→リセット動作→リセット動作・・・、の順に変化させるとともに、この一連動作を複数の入力端子に対して、時系列に順次処理できる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、５チャネル以上のマルチチャネルの信号に対応できる。
【００２８】
さらに、本発明の一形態に係るマルチチャネルサンプルホールド回路は、リセット動作を省いて実行させることにより、３又は４チャネルのマルチチャネル信号にも対応できる。
【００２９】
また、前記複数の入力端子の各々は差動入力端子であり、前記出力端子は差動出力端子であり、前記増幅回路は、反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを有し、前記３個以上のスイッチ容量群は、それぞれ対をなす３組以上のスイッチ容量群であり、前記制御回路は、前記３組以上のスイッチ容量群のそれぞれの組に対して、前記複数の差動入力端子のいずれかの電圧に相当する電荷を当該スイッチ容量群の組に含まれる前記容量に蓄積させる前記サンプリング動作と、当該スイッチ容量群の組の一方に含まれる前記容量を前記増幅回路の非反転出力端子と反転入力端子との間に接続するとともに、当該スイッチ容量群の組の他方に含まれる前記容量を前記増幅回路の反転出力端子と非反転入力端子との間に接続することにより、当該スイッチ容量群の組に含まれる前記容量に蓄積されている電荷を保持させる前記ホールド動作と、当該スイッチ容量群の組に含まれる前記容量に蓄積されている電荷を前記出力端子に出力する転送動作とを、前記サンプリング動作、前記ホールド動作及び前記転送動作の順番で実行し、前記連続する期間のそれぞれにおいて、前記３組以上のスイッチ容量群の組のうち、１つのスイッチ容量群の組に対して前記サンプリング動作を実行し、他の１つのスイッチ容量群の組に対して前記ホールド動作を実行し、他の１つのスイッチ容量群の組に対して前記転送動作を実行してもよい。
【００３０】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、差動形式の信号をサンプリング、ホールド、転送することができる。さらに、本発明の一形態に係るマルチチャネルサンプルホールド回路では、差動信号の正転側と反転側とで回路構成を対称にすることができる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各スイッチの切替時などに発生するフィードスルーなどのオフセットによる誤差を低減することができるため、さらに高精度な回路を実現できる。
【００３１】
また、前記制御回路は、さらに、前記サンプリング動作と前記ホールド動作と前記転送動作とのそれぞれの間において前記増幅回路をリセットしてもよい。
【００３２】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、各動作の期間のそれぞれの間に増幅回路をリセットする期間を設けることで、寄生素子又はフィードスルーなどの原因で発生したオフセットの影響を低減できるので、高精度に信号を処理できる。
【００３３】
また、前記複数の入力端子の数は、前記３個以上のスイッチ容量群の数と等しく、前記複数の入力端子と前記３個以上のスイッチ容量群は一対一で対応し、前記制御回路は、前記サンプリング動作時において、前記３個以上のスイッチ容量群のそれぞれに対して、当該スイッチ容量群に対応する前記入力端子の電圧に相当する電荷を当該スイッチ容量群に含まれる前記容量に蓄積させてもよい。
【００３４】
また、前記複数の入力端子の数は、前記３個以上のスイッチ容量群の数より少なく、前記複数の入力端子と前記３個以上のスイッチ容量群は一対複数で対応し、前記制御回路は、前記サンプリング動作時において、前記３個以上のスイッチ容量群のそれぞれに対して、当該スイッチ容量群に対応する前記入力端子の電圧に相当する電荷を当該スイッチ容量群に含まれる前記容量に蓄積させ、連続する複数の前記期間において、予め定められた順序で前記複数の入力端子の電圧に相当する電荷を、前記３個以上のスイッチ容量群のいずれかに含まれる前記容量に順次蓄積し、かつ、同一の前記入力端子に対応する複数のスイッチ容量群に含まれる前記容量に、予め定められた順序で、当該同一の入力端子の電圧に相当する電荷を順次蓄積してもよい。
【００３５】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路は、例えば、２チャネルのマルチチャネル信号にも対応できる。
【００３６】
また、前記マルチチャネルサンプルホールド回路は、さらに、前記出力端子に接続され、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量をサンプリング容量として使用するスイッチドキャパシタ型の差動アンプであるスイッチドキャパシタ回路を備えてもよい。
【００３７】
この構成によれば、本発明の一形態に係るマルチチャネルサンプルホールド回路では、スイッチ容量群に含まれる容量を、転送動作時に、スイッチドキャパシタ回路のサンプリング容量として用いることができる。つまり、本発明の一形態に係るマルチチャネルサンプルホールド回路は、増幅回路出力の負荷容量を低減できるローディングフリー技術を用いることができる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、低消費電力化と高速及び高精度化とを両立できる。
【００３８】
また、本発明の一形態に係るＡＤ変換器は、前記マルチチャネルサンプルホールド回路と、前記マルチチャンネルサンプルホールド回路によりサンプルホールドされた信号をＡＤ変換するＡＤ変換回路とを備え、前記ＡＤ変換回路は、前記出力端子に接続され、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量をサンプリング容量として使用するスイッチドキャパシタ型の差動アンプであるスイッチドキャパシタ回路を備える。
【００３９】
この構成によれば、本発明の一形態に係るＡＤ変換器は、上記マルチチャネルサンプルホールド回路を用いたＡＤ変換器を実現できる。これにより、本発明のＡＤ変換器は、低消費電力化と高速及び高精度化とを両立できる。
【００４０】
また、本発明の一形態に係るＡＤ変換器は、前記マルチチャネルサンプルホールド回路と、パイプライン型ＡＤ変換回路とを備え、前記パイプライン型ＡＤ変換回路は、前記３以上のスイッチ容量群のうち、前記転送動作中のスイッチ容量群に含まれる前記容量を当該パイプライン型ＡＤ変換回路の初段のサンプリング容量として使用する。
【００４１】
この構成によれば、本発明の一形態に係るＡＤ変換器は、上記マルチチャネルサンプルホールド回路を用いたパイプライン型のＡＤ変換器を実現できる。これにより、本発明のＡＤ変換器は、低消費電力化と高速及び高精度化とを両立できる。
【発明の効果】
【００４２】
以上より、本発明は、低消費電力化と高速及び高精度化とを両立できるマルチチャネルサンプルホールド回路及び、それを用いたＡＤ変換器を提供できる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１に係るサンプルホールド回路のブロック図である。
【図２】本発明の実施の形態１に係るサンプルホールド回路で用いられるクロック信号のタイミングの一例を示す図である。
【図３Ａ】本発明の実施の形態１に係るサンプルホールド回路の等価回路図である。
【図３Ｂ】本発明の実施の形態１に係るサンプルホールド回路の等価回路図である。
【図３Ｃ】本発明の実施の形態１に係るサンプルホールド回路の等価回路図である。
【図３Ｄ】本発明の実施の形態１に係るサンプルホールド回路の等価回路図である。
【図４Ａ】本発明の実施の形態１に係るサンプルホールド回路における３端子入力時の状態遷移例を示す図である。
【図４Ｂ】本発明の実施の形態１に係るサンプルホールド回路における４端子入力時の状態遷移例を示す図である。
【図４Ｃ】本発明の実施の形態１に係るサンプルホールド回路における６端子入力時の状態遷移例を示す図である。
【図４Ｄ】本発明の実施の形態１に係るサンプルホールド回路における２端子入力時の状態遷移例を示す図である。
【図５】本発明の実施の形態２に係るサンプルホールド回路のブロック図である。
【図６】本発明の実施の形態３に係るＡＤ変換器のブロック図である。
【図７】従来のサンプルホールド回路の構成を示す図である。
【図８】従来のサンプルホールド回路で用いられるクロック信号のタイミングの一例である。
【図９Ａ】従来のサンプルホールド回路の等価回路図である。
【図９Ｂ】従来のサンプルホールド回路の等価回路図である。
【発明を実施するための形態】
【００４４】
以下、本発明に係るサンプルホールド回路及びそれを用いたＡＤ変換器の実施の形態について、図面を参照しながら説明する。
【００４５】
（実施の形態１）
本発明の実施の形態１に係るサンプルホールド回路は、それぞれが複数のスイッチと容量とを含む複数のスイッチ容量群を備える。また、本発明の実施の形態１に係るサンプルホールド回路は、各スイッチ容量群の動作を、サンプリング動作→ホールド動作→転送動作→リセット動作の順に変化させるとともに、この一連動作を複数の入力端子に対して、時系列に順次処理する。これにより、本発明の実施の形態１に係るマルチチャネルサンプルホールド回路は、マルチチャネルの信号に対応できる。
【００４６】
さらに、本発明の実施の形態１に係るマルチチャネルサンプルホールド回路では、スイッチ容量群に含まれる容量を、転送動作時に、出力端子に接続される次段のスイッチドキャパシタ回路のサンプリング容量として用いることができる。つまり、本発明の一形態に係るマルチチャネルサンプルホールド回路は、増幅回路出力の負荷容量を低減できるローディングフリー技術を用いることができる。これにより、本発明の一形態に係るマルチチャネルサンプルホールド回路は、低消費電力化と高速及び高精度化とを両立できる。
【００４７】
なお、以下では、４入力に対応したマルチチャネルサンプルホールド回路の例に説明する。
【００４８】
図１は、本発明の実施の形態１に係るサンプルホールド回路５００のブロック図である。
【００４９】
図１に示すサンプルホールド回路５００は、複数の入力端子４５〜４８に入力されるマルチチャンネルの入力信号ＶＩＮ１〜ＶＩＮ４を時系列にサンプルホールドするスイッチドキャパシタ型のマルチチャネルサンプルホールド回路である。このサンプルホールド回路５００は、サンプルホールド部５０１と、スイッチドキャパシタ回路５０２と、制御回路２と、増幅回路１１と、スイッチ３２とを備える。また、サンプルホールド部５０１は、スイッチ容量群（以下ＳＣ群と記す）１００、２００、３００及び４００を備える。
【００５０】
ＳＣ群１００、２００、３００及び４００は、いずれも同様の構成である。
【００５１】
ＳＣ群１００は、容量１２１と、スイッチ１３１〜１３８とを備える。
【００５２】
容量１２１は、ノード１４０とノード１４１との間に接続される。
【００５３】
スイッチ１３１は、入力端子４５と容量１２１のノード１４０との間に接続される。スイッチ１３２及び１３７は、バイアス端子４４とノード１４１との間に接続される。スイッチ１３３は、ノード１４１と出力端子５２との間に接続される。スイッチ１３４は、ノード１４０と出力端子５０との間に接続される。スイッチ１３５及び１３８は、バイアス端子４４とノード１４０との間に接続される。スイッチ１３６は、ノード１４１と出力端子５１との間に接続される。
【００５４】
ＳＣ群２００は、容量２２１と、スイッチ２３１〜２３８とを備える。
【００５５】
容量２２１は、ノード２４０とノード２４１との間に接続される。
【００５６】
スイッチ２３１は、入力端子４６と容量２２１のノード２４０との間に接続される。スイッチ２３２及び２３７は、バイアス端子４４とノード２４１との間に接続される。スイッチ２３３は、ノード２４１と出力端子５２との間に接続される。スイッチ２３４は、ノード２４０と出力端子５０との間に接続される。スイッチ２３５及び２３８は、バイアス端子４４とノード２４０との間に接続される。スイッチ２３６は、ノード２４１と出力端子５１との間に接続される。
【００５７】
ＳＣ群３００は、容量３２１と、スイッチ３３１〜３３８とを備える。
【００５８】
容量３２１は、ノード３４０とノード３４１との間に接続される。
【００５９】
スイッチ３３１は、入力端子４７と容量３２１のノード３４０との間に接続される。スイッチ３３２及び３３７は、バイアス端子４４とノード３４１との間に接続される。スイッチ３３３は、ノード３４１と出力端子５２との間に接続される。スイッチ３３４は、ノード３４０と出力端子５０との間に接続される。スイッチ３３５及び３３８は、バイアス端子４４とノード３４０との間に接続される。スイッチ３３６は、ノード３４１と出力端子５１との間に接続される。
【００６０】
ＳＣ群４００は、容量４２１と、スイッチ４３１〜４３８とを備える。
【００６１】
容量４２１は、ノード４４０とノード４４１との間に接続される。
【００６２】
スイッチ４３１は、入力端子４８と容量４２１のノード４４０との間に接続される。スイッチ４３２及び４３７は、バイアス端子４４とノード４４１との間に接続される。スイッチ４３３は、ノード４４１と出力端子５２との間に接続される。スイッチ４３４は、ノード４４０と出力端子５０との間に接続される。スイッチ４３５及び４３８は、バイアス端子４４とノード４４０との間に接続される。スイッチ４３６は、ノード４４１と出力端子５１との間に接続される。
【００６３】
出力端子５０は、増幅回路１１の出力端子に接続される。出力端子５２は、増幅回路１１の反転入力端子に接続される。スイッチ３２は、増幅回路１１の反転入力端子と出力端子との間に接続される。
【００６４】
制御回路２は、スイッチ３１〜３３、１３１〜１３８、２３１〜２３８、３３１〜３３８及び４３１〜４３８のＯＮ／ＯＦＦ（導通及び非導通）を制御する制御信号であるクロックφ１〜φ７を生成する。
【００６５】
また、制御回路２は、複数のスイッチの３１〜３３、１３１〜１３８、２３１〜２３８、３３１〜３３８及び４３１〜４３８のＯＮ／ＯＦＦを制御することにより、複数のＳＣ群１００、２００、３００及び４００の動作を制御する。
【００６６】
具体的には、制御回路２は、複数のＳＣ群１００、２００、３００及び４００のそれぞれに対して、サンプリング動作、ホールド動作、転送動作及びリセット動作を実行する。なお、各ＳＣ群１００、２００、３００及び４００の動作を同一であるので、ここでは、ＳＣ群１００に対する動作を例に説明する。
【００６７】
サンプリング動作時には、制御回路２は、対応する入力端子４５と容量１２１の一端とを接続するとともに、容量１２１の他端とバイアス電圧Ｂｉａｓが印加されるバイアス端子４４とを接続する。これにより、制御回路２は、対応する入力端子４５の入力信号ＶＩＮ１に相当する電荷を容量１２１に蓄積させる。
【００６８】
ホールド動作時には、制御回路２は、容量１２１を増幅回路１１の出力端子と入力端子との間に接続することにより、容量１２１に蓄積されている電荷を保持させる。
【００６９】
転送動作時には、制御回路２は、容量１２１の一端とバイアス端子４４とを接続するとともに、容量１２１の他端と出力端子５１とを接続することにより、容量１２１に蓄積されている電荷を出力端子５１に出力する。
【００７０】
リセット動作時には、制御回路２は、容量１２１の両端をバイアス端子４４に接続することにより、容量１２１に蓄積されている電荷をリセットする。
【００７１】
また、制御回路２は、ＳＣ群１００に対して、上記サンプリング動作、ホールド動作、転送動作及びリセット動作のそれぞれを予め定められた期間ごとに実行するとともに、サンプリング動作、ホールド動作、転送動作及びリセット動作の順番で順次実行する。また、制御回路２は、この一連の動作を繰り返し実行する。
【００７２】
また、上記各期間において、４個のＳＣ群１００、２００、３００及び４００のうち、１つのＳＣ群に対してサンプリング動作を実行し、他の１つのＳＣ群に対してホールド動作を実行し、他の１つのＳＣ群に対して転送動作を実行し、他の１つのＳＣ群に対してリセット動作を実行する。
【００７３】
また、制御回路２は、サンプリング動作とホールド動作と転送動作とリセット動作とのそれぞれの間においてスイッチ３２をＯＮすることにより増幅回路１１をリセットする。
【００７４】
スイッチドキャパシタ回路５０２は、出力端子５１に接続され、複数のＳＣ群１００、２００、３００及び４００のうち、転送動作中のＳＣ群に含まれる容量をサンプリング容量として使用するスイッチドキャパシタ型の差動アンプである。
【００７５】
このスイッチドキャパシタ回路５０２は、増幅回路１２と、容量２１と、スイッチ３１及び３３とを備える。
【００７６】
スイッチ３１は、出力端子５１と増幅回路１２の反転入力端子との間に接続される。
【００７７】
容量２１は、増幅回路１２の出力端子と反転入力端子との間に接続される。スイッチ３３は、増幅回路１２の出力端子と反転入力端子との間に接続される。
【００７８】
図２は、制御回路２により生成されるクロックφ１〜φ７の一例を示す図である。
【００７９】
クロックφ１〜φ４は、スイッチ１３１〜１３８、２３１〜２３８、３３１〜３３８及び４３１〜４３８に供給される。具体的には、クロックφ１は、スイッチ１３１、１３２、２３７、３３５、３３６、４３３及び４３４に供給される。また、クロックφ２は、スイッチ１３３、１３４、２３１、２３２、３３７、４３５及び４３６に供給される。クロックφ３は、スイッチ１３５、１３６、２３３、２３４、３３１、３３２及び４３７に供給される。クロックφ１は、スイッチ１３７、２３５、２３６、３３３、３３４、４３１及び４３２に供給される。
【００８０】
また、クロックφ５はスイッチ３１に供給され、クロックφ６はスイッチ３２に供給され、クロックφ７はスイッチ３３に供給される。
【００８１】
また、各スイッチ３１〜３３、１３１〜１３８、２３１〜２３８、３３１〜３３８及び４３１〜４３８は、供給されるクロックφ１〜φ７がＨｉｇｈレベルの場合にＯＮし、Ｌｏｗレベルの場合にＯＦＦする。
【００８２】
次に、サンプルホールド回路５００の動作を説明する。
【００８３】
まず、図２に示すクロックφ１がＨｉｇｈレベルの期間Ｔ１におけるサンプルホールド回路５００の動作を説明する。
【００８４】
また、図３Ａは、期間Ｔ１におけるサンプルホールド回路５００の接続状態を示す等価回路を示す図である。
【００８５】
クロックφ１がＨｉｇｈレベルの期間Ｔ１において、ＳＣ群１００はサンプリング動作を行い、ＳＣ群２００はリセット動作を行い、ＳＣ群３００は転送動作を行い、ＳＣ群４００はホールド動作を行う。
【００８６】
具体的には、ＳＣ群１００では、スイッチ１３１がＯＮすることにより、入力端子４５と容量１２１の片方の端子（ノード１４０）とが短絡される。また、スイッチ１３２がＯＮすることにより、バイアス端子４４と容量１２１のもう一方の端子（ノード１４１）とが短絡される。また、ＳＣ群１００に含まれるその他スイッチ１３３、１３４、１３５、１３６、１３７及び１３８はＯＦＦする。これにより、ＳＣ群１００は、入力信号ＶＩＮ１をサンプリングし、入力信号ＶＩＮ１の電圧レベルに対応する電荷を容量１２１に蓄積する。
【００８７】
また、ＳＣ群２００では、スイッチ２３８がＯＮすることにより、バイアス端子４４と容量２２１の片方の端子（ノード２４０）とが短絡される。また、スイッチ２３７がＯＮすることにより、バイアス端子４４と容量２２１のもう一方の端子（ノード２４１）とが短絡される。また、ＳＣ群２００に含まれるその他スイッチ２３１、２３２、２３３、２３４、２３５及び２３６はＯＦＦする。これにより、容量２２１の両端にはバイアス電圧Ｂｉａｓが印加される。よって、容量２２１の電荷がリセットされる。
【００８８】
また、ＳＣ群３００では、スイッチ３３５がＯＮすることにより、バイアス端子４４と容量３２１の片方の端子（ノード３４０）とが短絡される。また、スイッチ３３６がＯＮすることにより、出力端子５１と容量３２１のもう一方の端子（ノード３４１）とが短絡される。また、ＳＣ群３００に含まれるその他スイッチ３３１、３３２、３３３、３３４、３３７及び３３８はＯＦＦする。
【００８９】
ここで、出力端子５１は後段のスイッチドキャパシタ回路５０２と接続される。後段のスイッチドキャパシタ回路５０２の動作は次の通りである。
【００９０】
図２に示すクロックφ６がＨｉｇｈレベルの期間Ｔ６でスイッチ３１がＯＮし、且つスイッチ３３はＯＦＦする。これにより、容量２１が増幅回路１２の反転入力端子と出力端子との間の帰還容量となる。よって、容量３２１に蓄積されている電荷が、容量３２１と容量２１の容量値の比率で増幅される。ちなみに図２のφ７がＨｉｇｈのタイミングでは、スイッチ３１がＯＦＦし、且つスイッチ３３はＯＮする。これにより、増幅回路１２は前段のサンプルホールド部５０１から切断される。また、反転入力端子と出力端子とが短絡されることにより、増幅回路１２は自己バイアスによりリセットされる。
【００９１】
また、ＳＣ群４００では、スイッチ４３４がＯＮすることにより、出力端子５０と容量４２１の片方の端子（ノード４４０）とが短絡される。また、スイッチ４３３がＯＮすることにより、出力端子５２と容量４２１のもう一方の端子（ノード４４１）とが短絡される。また、ＳＣ群４００に含まれるその他スイッチ４３１、４３２、４３５、４３６、４３７及び４３８はＯＦＦする。
【００９２】
ここで、出力端子５２は増幅回路１１の反転入力端子と接続されている。また、出力端子５０は増幅回路１１の出力端子に接続されている。これにより、容量４２１は増幅回路１１の帰還容量として接続される。よって、サンプルホールド回路５００は、予め図２に示すクロックφ４がＨｉｇｈレベルの期間Ｔ４において容量４２１に蓄積された電荷を保持するホールド動作を行う。
【００９３】
次に、図２に示すクロックφ２がＨｉｇｈレベルの期間Ｔ２におけるサンプルホールド回路５００の動作を説明する。
【００９４】
また、図３Ｂは、期間Ｔ２におけるサンプルホールド回路５００の接続状態を示す等価回路を示す図である。
【００９５】
クロックφ２がＨｉｇｈレベルの期間Ｔ２において、ＳＣ群２００はサンプリング動作を行い、ＳＣ群３００はリセット動作を行い、ＳＣ群４００は転送動作を行い、ＳＣ群１００はホールド動作を行う。
【００９６】
具体的には、ＳＣ群２００では、スイッチ２３１がＯＮすることにより、入力端子４５と容量２２１の片方の端子（ノード２４０）とが短絡される。また、スイッチ２３２がＯＮすることにより、バイアス端子４４と容量２２１のもう一方の端子（ノード２４１）とが短絡される。また、ＳＣ群２００に含まれるその他スイッチ２３３、２３４、２３５、２３６、２３７及び２３８はＯＦＦする。これにより、ＳＣ群２００は、入力信号ＶＩＮ２をサンプリングし、入力信号ＶＩＮ２の電圧レベルに対応する電荷を容量２２１に蓄積する。
【００９７】
また、ＳＣ群３００では、スイッチ３３８がＯＮすることにより、バイアス端子４４と容量３２１の片方の端子（ノード３４０）とが短絡される。また、スイッチ３３７がＯＮすることにより、バイアス端子４４と容量３２１のもう一方の端子（ノード３４１）とが短絡される。また、ＳＣ群３００に含まれるその他スイッチ３３１、３３２、３３３、３３４、３３５及び３３６はＯＦＦする。これにより、容量３２１の両端にはバイアス電圧Ｂｉａｓが印加される。よって、容量３２１の電荷がリセットされる。
【００９８】
また、ＳＣ群４００では、スイッチ４３５がＯＮすることにより、バイアス端子４４と容量４２１の片方の端子（ノード４４０）とが短絡される。また、スイッチ４３６がＯＮすることにより、出力端子５１と容量４２１のもう一方の端子（ノード４４１）とが短絡される。また、ＳＣ群４００に含まれるその他スイッチ４３１、４３２、４３３、４３４、４３７及び４３８はＯＦＦする。
【００９９】
ここで、出力端子５１は後段のスイッチドキャパシタ回路５０２と接続される。また、後段のスイッチドキャパシタ回路５０２の動作は前述と同様である。よって、容量４２１に蓄積されている電荷が、容量４２１と容量２１の容量値の比率で増幅される。
【０１００】
また、ＳＣ群１００では、スイッチ１３４がＯＮすることにより、出力端子５０と容量１２１の片方の端子（ノード１４０）とが短絡される。また、スイッチ１３３がＯＮすることにより、出力端子５２と容量１２１のもう一方の端子（ノード１４１）とが短絡される。また、ＳＣ群１００に含まれるその他スイッチ１３１、１３２、１３５、１３６、１３７及び１３８はＯＦＦする。
【０１０１】
ここで、出力端子５２は増幅回路１１の反転入力端子と接続されている。また、出力端子５０は増幅回路１１の出力端子に接続されている。これにより、容量１２１は増幅回路１１の帰還容量として接続される。よって、サンプルホールド回路５００は、前述の期間Ｔ１において容量１２１に蓄積された電荷を保持するホールド動作を行う。
【０１０２】
次に、図２に示すクロックφ３がＨｉｇｈレベルの期間Ｔ３におけるサンプルホールド回路５００の動作を説明する。
【０１０３】
また、図３Ｃは、期間Ｔ３におけるサンプルホールド回路５００の接続状態を示す等価回路を示す図である。
【０１０４】
クロックφ３がＨｉｇｈレベルの期間Ｔ３において、ＳＣ群３００はサンプリング動作を行い、ＳＣ群４００はリセット動作を行い、ＳＣ群１００は転送動作を行い、ＳＣ群２００はホールド動作を行う。
【０１０５】
具体的には、ＳＣ群３００では、スイッチ３３１がＯＮすることにより、入力端子４５と容量３２１の片方の端子（ノード３４０）とが短絡される。また、スイッチ３３２がＯＮすることにより、バイアス端子４４と容量３２１のもう一方の端子（ノード３４１）とが短絡される。また、ＳＣ群３００に含まれるその他スイッチ３３３、３３４、３３５、３３６、３３７及び３３８はＯＦＦする。これにより、ＳＣ群３００は、入力信号ＶＩＮ３をサンプリングし、入力信号ＶＩＮ３の電圧レベルに対応する電荷を容量３２１に蓄積する。
【０１０６】
また、ＳＣ群４００では、スイッチ４３８がＯＮすることにより、バイアス端子４４と容量４２１の片方の端子（ノード４４０）とが短絡される。また、スイッチ４３７がＯＮすることにより、バイアス端子４４と容量４２１のもう一方の端子（ノード４４１）とが短絡される。また、ＳＣ群４００に含まれるその他スイッチ４３１、４３２、４３３、４３４、４３５及び４３６はＯＦＦする。これにより、容量４２１の両端にはバイアス電圧Ｂｉａｓが印加される。よって、容量４２１の電荷がリセットされる。
【０１０７】
また、ＳＣ群１００では、スイッチ１３５がＯＮすることにより、バイアス端子４４と容量１２１の片方の端子（ノード１４０）とが短絡される。また、スイッチ１３６がＯＮすることにより、出力端子５１と容量１２１のもう一方の端子（ノード１４１）とが短絡される。また、ＳＣ群１００に含まれるその他スイッチ１３１、１３２、１３３、１３４、１３７及び１３８はＯＦＦする。
【０１０８】
ここで、出力端子５１は後段のスイッチドキャパシタ回路５０２と接続される。また、後段のスイッチドキャパシタ回路５０２の動作は前述と同様である。よって、容量１２１に蓄積されている電荷が、容量１２１と容量２１の容量値の比率で増幅される。
【０１０９】
また、ＳＣ群２００では、スイッチ２３４がＯＮすることにより、出力端子５０と容量２２１の片方の端子（ノード２４０）とが短絡される。また、スイッチ２３３がＯＮすることにより、出力端子５２と容量２２１のもう一方の端子（ノード２４１）とが短絡される。また、ＳＣ群２００に含まれるその他スイッチ２３１、２３２、２３５、２３６、２３７及び２３８はＯＦＦする。
【０１１０】
ここで、出力端子５２は増幅回路１１の反転入力端子と接続されている。また、出力端子５０は増幅回路１１の出力端子に接続されている。これにより、容量２２１は増幅回路１１の帰還容量として接続される。よって、サンプルホールド回路５００は、期間Ｔ２において容量２２１に蓄積された電荷を保持するホールド動作を行う。
【０１１１】
次に、図２に示すクロックφ４がＨｉｇｈレベルの期間Ｔ４におけるサンプルホールド回路５００の動作を説明する。
【０１１２】
また、図３Ｄは、期間Ｔ４におけるサンプルホールド回路５００の接続状態を示す等価回路を示す図である。
【０１１３】
クロックφ４がＨｉｇｈレベルの期間Ｔ４において、ＳＣ群４００はサンプリング動作を行い、ＳＣ群１００はリセット動作を行い、ＳＣ群２００は転送動作を行い、ＳＣ群３００はホールド動作を行う。
【０１１４】
具体的には、ＳＣ群４００では、スイッチ４３１がＯＮすることにより、入力端子４５と容量４２１の片方の端子（ノード４４０）とが短絡される。また、スイッチ４３２がＯＮすることにより、バイアス端子４４と容量４２１のもう一方の端子（ノード４４１）とが短絡される。また、ＳＣ群４００に含まれるその他スイッチ４３３、４３４、４３５、４３６、４３７及び４３８はＯＦＦする。これにより、ＳＣ群４００は、入力信号ＶＩＮ４をサンプリングし、入力信号ＶＩＮ４の電圧レベルに対応する電荷を容量４２１に蓄積する。
【０１１５】
また、ＳＣ群１００では、スイッチ１３８がＯＮすることにより、バイアス端子４４と容量１２１の片方の端子（ノード１４０）とが短絡される。また、スイッチ１３７がＯＮすることにより、バイアス端子４４と容量１２１のもう一方の端子（ノード１４１）とが短絡される。また、ＳＣ群１００に含まれるその他スイッチ１３１、１３２、１３３、１３４、１３５及び１３６はＯＦＦする。これにより、容量１２１の両端にはバイアス電圧Ｂｉａｓが印加される。よって、容量１２１の電荷がリセットされる。
【０１１６】
また、ＳＣ群２００では、スイッチ２３５がＯＮすることにより、バイアス端子４４と容量２２１の片方の端子（ノード２４０）とが短絡される。また、スイッチ２３６がＯＮすることにより、出力端子５１と容量２２１のもう一方の端子（ノード２４１）とが短絡される。また、ＳＣ群２００に含まれるその他スイッチ２３１、２３２、２３３、２３４、２３７及び２３８はＯＦＦする。
【０１１７】
ここで、出力端子５１は後段のスイッチドキャパシタ回路５０２と接続される。また、後段のスイッチドキャパシタ回路５０２の動作は前述と同様である。よって、容量２２１に蓄積されている電荷が、容量２２１と容量２１の容量値の比率で増幅される。
【０１１８】
また、ＳＣ群３００では、スイッチ３３４がＯＮすることにより、出力端子５０と容量３２１の片方の端子（ノード３４０）とが短絡される。また、スイッチ３３３がＯＮすることにより、出力端子５２と容量３２１のもう一方の端子（ノード３４１）とが短絡される。また、ＳＣ群３００に含まれるその他スイッチ３３１、３３２、３３５、３３６、３３７及び３３８はＯＦＦする。
【０１１９】
ここで、出力端子５２は増幅回路１１の反転入力端子と接続されている。また、出力端子５０は増幅回路１１の出力端子に接続されている。これにより、容量３２１は増幅回路１１の帰還容量として接続される。よって、サンプルホールド回路５００は、期間Ｔ３において容量３２１に蓄積された電荷を保持するホールド動作を行う。
【０１２０】
一方、スイッチ３２は、図２に示すクロックφ５がＨｉｇｈレベルの期間Ｔ５でＯＮする。これにより、クロックφ１、φ２、φ３及びφ４のそれぞれがＨｉｇｈレベルになる前に、増幅回路１１の反転入力端子と出力端子とは短絡される。つまり、増幅回路１１は自己バイアスでリセットされる。
【０１２１】
また、サンプルホールド回路５００は、前述の期間Ｔ１〜Ｔ４の動作を繰り返す。
【０１２２】
以上より、本発明の実施の形態１に係るサンプルホールド回路５００は、入力端子４５〜４８毎に対して、電荷を蓄積できる容量１２１、２２１、３２１及び４２１を備える。さらに、サンプルホールド回路５００は、入力信号（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３又はＶＩＮ４）をサンプリングするサンプリング動作時と、増幅回路１１の反転入力端子と出力端子との間に帰還容量として接続するホールド動作時とで同一の容量を用いるフリップアラウンド型の構成を実現することができる。
【０１２３】
これにより、本発明の実施の形態１に係るサンプルホールド回路５００は、サンプリング容量とホールド容量との相対精度で決定付けられるサンプルホールド回路の誤差を減らせるので、高精度化を実現できるとともに、小回路面積な構成を実現できる。
【０１２４】
また、本発明の実施の形態１に係るサンプルホールド回路５００では、ホールド動作時に増幅回路１１の出力端子に次段の回路の負荷が接続されない。これにより、サンプルホールド回路５００は、増幅回路１１の低消費電力化及び高速化を実現できる。
【０１２５】
また、上記容量が次段のスイッチドキャパシタ回路５０２と接続される転送時には、当該容量は、次段のスイッチドキャパシタ回路５０２のサンプリング容量として併用されるため、本発明の実施の形態１に係るサンプルホールド回路５００は、小回路面積な構成を実現できる。
【０１２６】
また、本発明の実施の形態１に係るサンプルホールド回路５００は、容量の両端にバイアス電圧Ｂｉａｓを印加するリセット期間が繰り返し動作される回路構成を有する。これにより、サンプルホールド回路５００は、入力端子の数の増減にも容易に対応できる。
【０１２７】
以下、具体例を説明する。図４Ａ〜図４Ｄは、複数入力時の、各入力端子に接続される各ＳＣ群の時系列に変化する状態遷移を示す図である。
【０１２８】
図４Ａは、入力端子が３端子の場合の各ＳＣ群の遷移を示す図である。なお、各ＳＣ群は、例えば、図１に示すＳＣ群１００と同様の構成である。また、３つの入力端子には、それぞれＳＣ群が接続される。この場合、３つのＳＣ群は、時系列にそれぞれサンプリング→ホールド→転送を繰り返す。また、各ＳＣ群は一周期ずつずれて状態遷移する。
【０１２９】
図４Ｂは、入力端子が４端子の場合の各ＳＣ群の遷移を示す図である。この場合、サンプルホールド回路５００は、上述した実施の形態１で説明した構成である。また、４つのＳＣ群は、時系列にそれぞれサンプリング→ホールド→転送→リセットを繰り返す。また、各ＳＣ群は一周期ずつずれて状態遷移する。
【０１３０】
図４Ｃは、入力端子が６端子の場合の各ＳＣ群の遷移を示す図である。この場合、６つの入力端子にはそれぞれＳＣ群が接続される。また、６つのＳＣ群は時系列にそれぞれサンプリング→ホールド→転送→リセット→リセット→リセットを繰り返す。また、各ＳＣ群は一周期ずつずれて状態遷移する。
【０１３１】
なお、ここでは、入力端子が６つの場合を示しているが、入力端子が５個以上の場合には、５個以上のＳＣ群は時系列にそれぞれサンプリング→ホールド→転送→複数回のリセットを繰り返す。
【０１３２】
また、図４Ａ〜図４Ｃに示す例では、入力端子の数とＳＣ群の数とが等しいが、入力端子の数は、ＳＣ群の数より少なくてもよい。この場合、複数の入力端子と複数のＳＣ群とは一対複数で対応する。また、制御回路２は、サンプリング動作時において、複数のＳＣ群のそれぞれに対して、当該ＳＣ群に対応する入力端子の電圧に相当する電荷を当該ＳＣ群に蓄積させる。また、制御回路２は、連続する複数の期間において、予め定められた順序で複数の入力端子の電圧に相当する電荷を、複数のＳＣ群のいずれかに順次蓄積し、かつ、同一の入力端子に対応する複数のＳＣ群に、予め定められた順序で、当該同一の入力端子に対応する電荷を順次蓄積する。
【０１３３】
図４Ｄは、入力端子が２端子であり、ＳＣ群が４個の場合の各ＳＣ群の遷移を示す図である。入力端子が２端子の場合は、１つの入力端子に対し２つのＳＣ群が接続される。この場合、図４Ｄに示すように、この４つのＳＣ群により２つの入力端子の信号が交互にサンプリングされる。また、４つのＳＣ群は、時系列にそれぞれサンプリング→ホールド→転送→リセットを繰り返す。また、各ＳＣ群は、第１の入力端子に接続された第１のＳＣ群、第２の入力端子に接続された第２のＳＣ群、第１の入力端子に接続された第３のＳＣ群、第２の入力端子に接続された第４のＳＣ群の順に一周期ずつずれて状態遷移する。
【０１３４】
（実施の形態２）
図５は、本発明の実施の形態２に係るサンプルホールド回路５００Ａのブロック図である。図５に示すサンプルホールド回路５００Ａは、図１に示すサンプルホールド回路５００を差動構成にした４端子入力のマルチチャネルサンプルホールド回路である。なお、図５において、図１と同様の要素には同一の符号を付している。
【０１３５】
図５に示すサンプルホールド回路５００Ａは、サンプルホールド部５０１及び５０１Ａと、スイッチドキャパシタ回路５０２Ａと、制御回路２と、増幅回路１１Ａと、スイッチ３２及び３２Ａとを備える。また、サンプルホールド部５０１Ａは、ＳＣ群１００Ａ、２００Ａ、３００Ａ及び４００Ａを備える。
【０１３６】
ＳＣ群１００Ａ、２００Ａ、３００Ａ及び４００Ａは、図１に示すＳＣ群１００、２００、３００及び４００と同様の構成を有し、且つ同様の動作をするため、説明を割愛する。また、ＳＣ群１００Ａ、２００Ａ、３００Ａ及び４００Ａと、バイアス端子４４Ａ、入力端子４５Ａ〜４８Ａ及び出力端子５０Ａ〜５２Ａとの接続関係は、ＳＣ群１００、２００、３００及び４００と、バイアス端子４４、入力端子４５〜４８及び出力端子５０〜５２との接続関係と同様である。つまり、ＳＣ群１００とＳＣ群１００Ａとは組を成し、ＳＣ群２００とＳＣ群２００Ａとは組を成し、ＳＣ群３００とＳＣ群３００Ａとは組を成し、ＳＣ群４００とＳＣ群４００Ａとは組を成す。
【０１３７】
なお、サンプルホールド部５０１が有する入力端子４５、４６、４７及び４８には、それぞれ入力信号ＶＩＮ１ｐ、ＶＩＮ２ｐ、ＶＩＮ３ｐ及びＶＩＮ４ｐが入力される。また、サンプルホールド部５０１Ａが有する入力端子４５Ａ、４６Ａ、４７Ａ及び４８Ａには、それぞれ入力信号ＶＩＮ１ｎ、ＶＩＮ２ｎ、ＶＩＮ３ｎ及びＶＩＮ４ｎが入力される。また、入力信号ＶＩＮ１ｐと入力信号ＶＩＮ１ｎとの組、入力信号ＶＩＮ２ｐと入力信号ＶＩＮ２ｎとの組、入力信号ＶＩＮ３ｐと入力信号ＶＩＮ３ｎとの組及び入力信号ＶＩＮ４ｐと入力信号ＶＩＮ４ｎとの組はそれぞれ差動入力信号である。
【０１３８】
つまり、入力端子４５と入力端子４５Ａとの組、入力端子４６と入力端子４６Ａとの組、入力端子４７と入力端子４７Ａとの組、及び入力端子４８と入力端子４８Ａとの組の各々は差動入力端子である。また、出力端子５０と出力端子５０Ａとの組、出力端子５１と出力端子５１Ａとの組、及び出力端子５２と出力端子５２Ａとの組はそれぞれ差動出力端子である。
【０１３９】
スイッチドキャパシタ回路５０２Ａは、増幅回路１２Ａと、容量２１及び２１Ａと、スイッチ３１、３１Ａ、３３及び３３Ａとを備える。
【０１４０】
増幅回路１１Ａ及び１２Ａは、反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子とを有し、非反転入力端子と反転入力端子との電圧差を増幅し、増幅した電圧を、非反転出力端子及び反転出力端子へ差動出力する。
【０１４１】
スイッチ３１は、出力端子５１と増幅回路１２Ａの反転入力端子との間に接続される。
【０１４２】
容量２１は、増幅回路１２Ａの非反転出力端子と反転入力端子との間に接続される。スイッチ３３は、増幅回路１２Ａの非反転出力端子と反転入力端子との間に接続される。
【０１４３】
スイッチ３１Ａは、出力端子５１Ａと増幅回路１２Ａの非反転入力端子との間に接続される。
【０１４４】
容量２１Ａは、増幅回路１２Ａの反転出力端子と非反転入力端子との間に接続される。スイッチ３３Ａは、増幅回路１２Ａの反転出力端子と非反転入力端子との間に接続される。
【０１４５】
出力端子５０は、増幅回路１１Ａの非反転出力端子に接続される。出力端子５２は、増幅回路１１Ａの反転入力端子に接続される。スイッチ３２は、増幅回路１１Ａの反転入力端子と非反転出力端子との間に接続される。
【０１４６】
出力端子５０Ａは、増幅回路１１Ａの反転出力端子に接続される。出力端子５２Ａは、増幅回路１１Ａの非反転入力端子に接続される。スイッチ３２Ａは、増幅回路１１Ａの非反転入力端子と反転出力端子との間に接続される。
【０１４７】
また、スイッチ３１Ａ〜３３Ａは、スイッチ３１〜３３と同様のタイミングでＯＮ／ＯＦＦが制御される。
【０１４８】
つまり、制御回路２は、サンプリング動作時に、ＳＣ群１００及び１００Ａの組に対して、差動入力端子４５及び４５Ａの電圧に相当する電荷をＳＣ群１００及び１００Ａの容量の組に蓄積させる。
【０１４９】
ホールド動作時には、制御回路２は、ＳＣ群１００の容量を増幅回路１１Ａの非反転出力端子と反転入力端子との間に接続するとともに、ＳＣ群１００Ａの容量を増幅回路１１の反転出力端子と非反転入力端子との間に接続する。これにより、制御回路２は、ＳＣ群１００及び１００Ａの組に蓄積されている電荷を保持させる。
【０１５０】
転送動作時には、制御回路２は、ＳＣ群１００及び１００Ａの容量の組に蓄積されている電荷を出力端子５１及び５１Ａに差動出力する。
【０１５１】
リセット動作時には、制御回路２は、容量１２１の両端をバイアス端子４４に接続することにより、容量１２１に蓄積されている電荷をリセットする。
【０１５２】
また、制御回路２は、ＳＣ群１００及び１００Ａの組に対して、上記サンプリング動作、ホールド動作、転送動作及びリセット動作のそれぞれを予め定められた期間ごとに実行するとともに、サンプリング動作、ホールド動作及び転送動作の順番で繰り返し実行する。
【０１５３】
なお、制御回路２は、ＳＣ群２００とＳＣ群２００Ａとの組、ＳＣ群３００とＳＣ群３００Ａとの組、及びＳＣ群４００とＳＣ群４００Ａとの組に対しても同様の制御を行なう。
【０１５４】
また、上記各期間において、４個のＳＣ群の組のうち、１つのＳＣ群の組に対してサンプリング動作を実行し、他の１つのＳＣ群の組に対してホールド動作を実行し、他の１つのＳＣ群の組に対して転送動作を実行し、他の１つのＳＣ群の組に対してリセット動作を実行する。
【０１５５】
以上より、本発明の実施の形態２に係るサンプルホールド回路５００Ａは、差動で入力された複数の信号に対してもサンプルホールドすることができる。これにより、サンプルホールド回路５００Ａは、実施の形態１と同様の効果を実現できる。
【０１５６】
さらに、本発明の実施の形態２に係るサンプルホールド回路５００Ａは、差動の正転側と反転側の構成及びレイアウトを対称構造にできるとともに、同一タイミングで動作させることができる。これにより、サンプルホールド回路５００Ａは、スイッチのフィードスルーによる誤差が発生した場合においても、正転側と反転側とで相殺できるので、より高精度を実現できる。
【０１５７】
（実施の形態３）
本発明の実施の形態３では、上述したサンプルホールド回路５００又は５００Ａを用いたＡＤ変換器６００について説明する。
【０１５８】
図６は、本発明の実施の形態３に係るＡＤ変換器６００のブロック図である。このＡＤ変換器６００は入力信号ＩＮ１、ＩＮ２、・・・ＩＮｍの複数入力の中から１つを選択してホールドし、このホールドした信号電圧をＡＤ変換する。また、ＡＤ変換器６００は、選択→ホールド→ＡＤ変換を時系列に各入力信号ＩＮ１、ＩＮ２、・・・ＩＮｍに対して行う。
【０１５９】
このＡＤ変換器６００は、サンプルホールド回路６０１と、ＡＤ変換回路６０２とを備える。
【０１６０】
サンプルホールド回路６０１は、例えば、上述した実施の形態１に係るサンプルホールド回路５００に含まれる回路のうち、サンプルホールド部５０１と、増幅回路１１と、スイッチ３２とを含む。
【０１６１】
また、サンプルホールド部５０１のバイアス端子４４が、ＡＤ変換回路６０２に接続される。
【０１６２】
また、ＡＤ変換回路６０２は、図１に示すスイッチドキャパシタ回路５０２に相当する回路を含む。このＡＤ変換回路６０２は、サンプルホールド回路６０１によりサンプルホールドされた信号をＡＤ変換する。
【０１６３】
なお、図５に示すような差動構成の場合でも考え方は同様である。
【０１６４】
また、ＡＤ変換回路６０２がパイプライン型ＡＤ変換回路の構成をとる場合は、図１に示すスイッチドキャパシタ回路５０２に相当する回路は、パイプライン型ＡＤ変換回路の初段ステージブロックに相当する。なお、図５に示す差動構成の場合でも考え方は同様である。
【０１６５】
以上より、本発明の実施の形態３に係るＡＤ変換器６００では、サンプルホールド回路６０１が入力端子毎に電荷を蓄積できる容量を備える。これにより、サンプルホールド回路６０１は、入力信号をサンプリングする時と、増幅回路１１の反転入力端子と出力端子との間に帰還容量として接続するホールド動作時とで同一の容量を用いるフリップアラウンド型の構成を実現することができる。よって、サンプリング容量とホールド容量との相対精度で決定付けられるサンプルホールド回路６０１の誤差を減らせる。これにより、本発明の実施の形態３に係るＡＤ変換器６００は、高精度なＡＤ変換を実現することができ、且つ小回路面積な構成を実現できる。
【０１６６】
また、サンプルホールド回路６０１のホールド動作時にサンプルホールド回路６０１内の増幅回路１１の出力端子に、ＡＤ変換回路６０２の入力側の回路負荷が接続されない。これにより、サンプルホールド回路６０１内の増幅回路１１の低消費電力化及び高速化を実現できる。
【０１６７】
また、上記容量が、ＡＤ変換回路６０２の初段回路のサンプリング容量として併用されるため、小回路面積なＡＤ変換器６００を実現できる。
【０１６８】
なお、上記実施の形態１〜３に係るサンプルホールド回路、及びＡＤ変換器に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
【０１６９】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１７０】
また、上記実施の形態１〜３に係る、サンプルホールド回路、ＡＤ変換器、及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１７１】
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はＯＮ／ＯＦＦにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。
【０１７２】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１７３】
本発明はサンプルホールド回路に適用でき、特に、アナログ回路とディジタル回路とを同一チップ上に混載させるミックスドシグナル回路などで多用されるスイッチドキャパシタ回路、及びそれを用いるＡＤ変換器などを実現する上で有用である。
【符号の説明】
【０１７４】
１  ＤＡＣ回路
２  制御回路
１１、１１Ａ、１２、１２Ａ、１３、１４  増幅回路
２１、２１Ａ、２２、２３、２４、２５、１２１、２２１、３２１、４２１  容量
３１、３１Ａ、３２、３２Ａ、３３、３３Ａ、３４、３５、３６、３７、３８、３９、４０、４１、４２、１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８、２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８、３３１、３３２、３３３、３３４、３３５、３３６、３３７、３３８、４３１、４３２、４３３、４３４、４３５、４３６、４３７、４３８  スイッチ
４４、４４Ａ  バイアス端子
４５、４５Ａ、４６、４６Ａ、４７、４７Ａ、４８、４８Ａ  入力端子
５０、５０Ａ、５１、５１Ａ、５２、５２Ａ  出力端子
１００、１００Ａ、２００、２００Ａ、３００、３００Ａ、４００、４００Ａ  スイッチ容量群（ＳＣ群）
１４０、１４１、２４０、２４１、３４０、３４１、４４０、４４１  ノード
５００、５００Ａ、６０１  サンプルホールド回路
５０１、５０１Ａ  サンプルホールド部
５０２、５０２Ａ  スイッチドキャパシタ回路
６００  ＡＤ変換器
６０２  ＡＤ変換回路
Ｂｉａｓ  バイアス電圧
ＶＩＮ、ＶＩＮ１、ＶＩＮ１ｎ、ＶＩＮ１ｐ、ＶＩＮ２、ＶＩＮ２ｎ、ＶＩＮ２ｐ、ＶＩＮ３、ＶＩＮ３ｎ、ＶＩＮ３ｐ、ＶＩＮ４、ＶＩＮ４ｎ、ＶＩＮ４ｐ  入力信号
φ１、φ２、φ３、φ４、φ５、φ６、φ７、φ１１、φ１２  クロック
【図１】
2011223532.tif 000003
【図２】
2011223532.tif 000004
【図３Ａ】
2011223532.tif 000005
【図３Ｂ】
2011223532.tif 000006
【図３Ｃ】
2011223532.tif 000007
【図３Ｄ】
2011223532.tif 000008
【図４Ａ】
2011223532.tif 000009
【図４Ｂ】
2011223532.tif 000010
【図４Ｃ】
2011223532.tif 000011
【図４Ｄ】
2011223532.tif 000012
【図５】
2011223532.tif 000013
【図６】
2011223532.tif 000014
【図７】
2011223532.tif 000015
【図８】
2011223532.tif 000016
【図９Ａ】
2011223532.tif 000017
【図９Ｂ】
2011223532.tif 000018