(57)【要約】【課題】リペアヒューズ部から出力される貫通ラインの不良情報を複数のラッチ部に保存する半導体装置を提供する。【解決手段】本発明の半導体装置は、積層された複数の半導体チップと、ノーマル貫通ラインとリダンダンシ貫通ラインを備え、積層された前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、を備え、前記複数の半導体チップのうち少なくとも１つの半導体チップは、前記半導体チップ貫通ラインの不良情報を保存する複数のリペアヒューズ部と、前記複数の半導体チップ貫通ラインに各々割当てられ前記複数のリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部と、を備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数の半導体チップと、
ノーマル貫通ラインとリダンダンシ貫通ラインを備え、積層された前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、
を備え、
前記複数の半導体チップのうち少なくとも１つの半導体チップは、
前記半導体チップ貫通ラインの不良情報を保存する複数のリペアヒューズ部と、
前記複数の半導体チップ貫通ラインに各々割当てられ前記複数のリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記複数のラッチ部は、それぞれクロック信号の制御を受けるシフトレジスタを備えることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記複数のラッチ部に保存された複数の貫通ライン不良情報信号を順次受信し、前記半導体チップ貫通ラインを選択的に駆動する貫通ライン選択部をさらに備え、
前記貫通ライン選択部は、信号伝達可能なノーマル貫通ライン及びリダンダンシ貫通ラインを選択的に駆動することを特徴とする請求項１に記載の半導体装置。
【請求項４】
積層された複数の半導体チップと、
ノーマル貫通ラインとリダンダンシ貫通ラインを備え、前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、
各半導体チップに具備され前記半導体チップ貫通ラインの不良情報を保存する複数のリペアヒューズ部と、
前記複数のリペアヒューズ部の不良情報に応じて前記半導体チップ貫通ラインを選択的に駆動する貫通ライン選択部と、
を備え、
前記貫通ライン選択部は、信号伝達可能なノーマル貫通ライン及びリダンダンシ貫通ラインを選択的に駆動し、
前記半導体チップは、前記半導体チップ貫通ラインにそれぞれ割り当てられ、対応する前記リペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部を備え、
前記貫通ライン不良情報信号は、不良情報伝達用半導体チップ貫通ラインを介して前記貫通ライン選択部に順次伝達されることを特徴とする半導体装置。
【請求項５】
前記複数のラッチ部は、それぞれクロック信号の制御を受けるシフトレジスタを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記不良情報伝達用半導体チップ貫通ラインは、
複数の前記半導体チップ貫通ラインが複数の連結ラインを介して多重並列方式で連結されて構成されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、詳細には半導体チップ貫通ラインの不良情報を処理する技術に関するものである。
【背景技術】
【０００２】
半導体装置を高集積化させるために多様な形態のパッケージ（Ｐａｃｋａｇｅ）方式が提案されている。特に、複数の半導体チップを積層させ、１つの半導体装置を構成するチップスタック（Ｃｈｉｐ  Ｓｔａｃｋ）方式は、複数の半導体チップに共通に信号を伝達するために半導体チップ貫通ライン（貫通ビア）を使用している。一般的に半導体チップは、シリコンウェハを用いて製造されているため、半導体チップ貫通ラインをシリコン貫通ライン（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎｅ  Ｖｉａ、ＴＳＶ）と指称することもある。
【０００３】
半導体チップ貫通ラインの不良が発生した場合に、リペア作業によってノーマル貫通ラインをリダンダンシ（ｒｅｄｕｎｄａｎｔ）貫通ラインで代替する作業を行うようになる。半導体チップ貫通ラインの不良情報は半導体装置を正常に動作させるために必須で内部回路に提供されなければならない。すなわち、不良情報を伝達された半導体装置の内部回路は、複数の半導体チップ貫通ラインのうち正常に信号を伝達することができる半導体チップ貫通ライン（リダンダンシ貫通ラインおよび正常なノーマル貫通ライン）を選択的に駆動することになる。
【０００４】
したがってチップスタック方式によって製造された半導体装置は、半導体チップ貫通ラインの不良情報を効率的に伝達することができる回路が必須で備えられなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は前記のような技術的課題を解決するために提案されたもので、リペアヒューズ部から出力される貫通ラインの不良情報を複数のラッチ部に保存する半導体装置を提供することをその目的とする。
【０００６】
また、リペアヒューズ部から出力される貫通ラインの不良情報を複数のラッチ部に保存し、不良情報伝達用半導体チップ貫通ラインを介して不良情報を順次伝達することができる半導体装置を提供することを他の目的とする。
【課題を解決するための手段】
【０００７】
前記の技術的課題を達成するための本発明の一側面によれば、積層された複数の半導体チップと、ノーマル貫通ライン及びリダンダンシ貫通ラインを有して積層された前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、を備え、前記複数の半導体チップのうち少なくとも１つの半導体チップは、半導体チップ貫通ラインの不良情報を保存している複数のリペアヒューズ部と、前記複数の半導体チップ貫通ラインに各々割当てられ前記複数のリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部と、を備えることを特徴とする半導体装置が提供される。貫通ライン不良情報信号は、半導体チップ貫通ラインの不良を知らせる（示唆する）信号である。
【０００８】
また、本発明の他の側面によれば、積層された複数の半導体チップと、ノーマル貫通ラインとリダンダンシ貫通ラインを備え、前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、各半導体チップに備えられ、半導体チップ貫通ラインの不良情報を保存している複数のリペアヒューズ部と、前記複数のリペアヒューズ部の不良情報に応じて前記複数の半導体チップ貫通ラインを選択的に駆動(信号伝達可能なノーマル貫通ライン及びリダンダンシ貫通ラインを選択的に駆動)するための貫通ライン選択部と、を備え、前記複数の半導体チップは各々、該当リペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部(半導体チップ貫通ラインに各々割り当てられる)を備え、不良情報伝達用半導体チップ貫通ラインを介して前記貫通ライン選択部に前記複数の貫通ライン不良情報信号を順次伝達することを特徴とする半導体装置が提供される。貫通ライン選択部は、不良でない（すなわち、信号伝達可能な）貫通ラインを選択し駆動する。
【発明の効果】
【０００９】
本発明を適用した半導体装置は、半導体チップ貫通ラインの不良情報を複数のラッチ部に保存することができる。また、本発明の半導体装置は、半導体チップ貫通ラインの不良情報が順次伝達され、複数の半導体チップ貫通ラインのうち正常に信号を伝達できる半導体チップ貫通ライン（リダンダンシ貫通ラインおよび正常なノーマル貫通ライン）を選択的に駆動することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による半導体装置の断面を概念的に示した図である。
【図２】図１の半導体装置の内部回路を示した図である。
【発明を実施するための形態】
【００１１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に、詳細に説明するため、本発明の好ましい実施例を添付した図面を参照して説明する。参考として、図面および詳細な説明で素子、ブロックなどを指称する時、使用する用語、記号、符号などは必要により細部単位別に表記することもあり得るため、同一の用語、記号、符号が全体回路で同一の素子等を指称できないこともあることに留意されたい。
【００１２】
一般的に回路の論理信号および２進データ値は、電圧レベルに対応し、ハイレベル（ＨＩＧＨ  ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ  ＬＥＶＥＬ、Ｌ）で区分され、各々「１」と「０」等で表現したりもする。また、必要により追加としてハイインピーダンス（Ｈｉｇｈ  Ｉｍｐｅｄａｎｃｅ、Ｈｉ−Ｚ）状態などを有し得ると定義し、記述する。
【００１３】
図１は、本発明の実施形態による半導体装置の断面を概念的に示した図である。
【００１４】
図１を参照すれば、半導体装置は、積層された複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４と、ノーマル貫通ライン１Ａ、２Ａ、３Ａと、リダンダンシ貫通ライン１Ｂ、２Ｂ、３Ｂとを備え、複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４に信号を共通に伝達する複数の半導体チップ貫通ライン１Ａ・１Ｂ、２Ａ・２Ｂ、３Ａ・３Ｂと、各半導体チップに備えられ半導体チップ貫通ラインの不良情報を保存している複数のリペアヒューズ部２１＿１〜２１＿３、２２＿１〜２２＿３、２３＿１〜２３＿３と、複数のリペアヒューズ部２１＿１〜２１＿３、２２＿１〜２２＿３、２３＿１〜２３＿３の不良情報により複数の半導体チップ貫通ライン（１Ａ・１Ｂ、２Ａ・２Ｂ、３Ａ・３Ｂ）を選択的に駆動するための貫通ライン選択部６と、を備える。貫通ライン選択部６は、半導体チップ貫通ライン（リダンダンシ貫通ライン及び正常なノーマル貫通ライン）を選択的に駆動する。
【００１５】
ここで、積層された複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４は、各々、該当するリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部１１＿１〜１１＿６、１２＿１〜１２＿６、１３＿１〜１３＿６を備え、前記ラッチ部は、半導体チップ貫通ラインに各々割当てられている。複数のラッチ部１１＿１〜１１＿６、１２＿１〜１２＿６、１３＿１〜１３＿６に保存された複数の貫通ライン不良情報信号は、不良情報伝達用半導体チップ貫通ライン４を介して、貫通ライン選択部６に順次伝達される。
【００１６】
参考として、本実施形態で複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４が、各々複数のリペアヒューズ部および複数のラッチ部を備えている構成を説明したが、実施形態に応じて少なくとも１つの半導体チップが複数のリペアヒューズ部および複数のラッチ部を備える構成も可能である。
【００１７】
上記のように構成される半導体装置の細部構成と主要動作を説明すれば次の通りである。
【００１８】
各半導体チップに備えられた複数のラッチ部１１＿１〜１１＿６、１２＿１〜１２＿６、１３＿１〜１３＿６は、該当半導体チップのリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存し、これを順次出力することになる。すなわち、該当半導体チップの複数のラッチ部は、シフトレジスタで構成され、該当リペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存した後に、保存された信号を順次、不良情報伝達用半導体チップ貫通ライン４に伝達する。シフトレジスタは、クロック信号（ＣＬＫ）によって制御される。
【００１９】
ここで、複数の半導体チップ貫通ライン１Ａ・１Ｂ、２Ａ・２Ｂ、３Ａ・３Ｂのうち第１ノーマル貫通ライン１Ａに不良が発生し、第１リダンダンシ貫通ライン１Ｂでリペアされたと仮定して説明する。
【００２０】
複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４に共通に信号を伝達するための第１ノーマル貫通ライン１Ａは、物理的に複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４に連結されているため、特定の半導体チップを貫く部分に部分的な不良が発生した場合にもすべての半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４で該当ノーマル貫通ライン１Ａに対するリペア作業を行い、第１リダンダンシ貫通ライン１Ｂで代替することになる。したがって、第１ノーマル貫通ライン１Ａに割当てられた各半導体チップのリペアヒューズ部２１＿１、２２＿１、２３＿１に備えられたリペアヒューズは、リペア作業によってすべてカッティング（Ｃｕｔｔｉｎｇ）される。
【００２１】
この時、代表として第３半導体チップＣＨＩＰ３に備えられたリペアヒューズ部２３＿１〜２３＿３とラッチ部１３＿１〜１３＿６の内部動作を説明すれば、リペアヒューズ部２３＿１〜２３＿３は、リペアヒューズのカッティングの有無に対応する複数の貫通ライン不良情報信号を出力し、ラッチ部１３＿１〜１３＿６は、出力される複数の貫通ライン不良情報信号を保存する。その後、ラッチ部１３＿１〜１３＿６は、保存された信号を不良情報伝達用半導体チップ貫通ライン４に順次伝達することになり、不良情報伝達用半導体チップ貫通ライン４を介して伝送された複数の貫通ライン不良情報信号は、貫通ライン選択部６に提供される。
【００２２】
貫通ライン選択部６は、複数の貫通ライン不良情報信号によって、複数の半導体チップ貫通ライン１Ａ・１Ｂ、２Ａ・２Ｂ、３Ａ・３Ｂのうち正常に信号を伝達できる半導体チップ貫通ライン（リダンダンシ貫通ラインおよび正常なノーマル貫通ライン）を選択的に駆動し、複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４に共通に信号を伝達できるようにする。
【００２３】
参考として、本実施形態で複数の貫通ライン不良情報信号を順次伝達する不良情報伝達用半導体チップ貫通ライン４は、複数の半導体チップ貫通ライン４Ａ、４Ｂが複数の連結ライン５＿１、５＿２、５＿３、５＿４を介して多重並列方式で連結され構成される。したがって、信号を正確に伝達するための信頼性がより一層高まることになる。しかし、このような並列連結方式は、広い面積が必要となるため必要に応じて単一または並列連結によって、貫通ライン不良情報信号を伝達する半導体チップ貫通ラインを構成できるものである。
【００２４】
図２は図１の半導体装置の内部回路を示した図である。
【００２５】
同図を参照して、第３半導体チップＣＨＩＰ３に備えられたリペアヒューズ部２３＿１〜２３＿３とラッチ部１３＿１〜１３＿６の内部動作を詳細に説明する。
【００２６】
リペアヒューズ部２３＿１〜２３＿３は、リペアヒューズのカッティング（Ｃｕｔｔｉｎｇ）の有無に対応する複数の貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜０：５＞を出力し、ラッチ部１３＿１〜１３＿６は、リペアヒューズ部２３＿１〜２３＿３から出力される複数の貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜０：５＞を保存する。
【００２７】
第１リペアヒューズ部２３＿１のリペアヒューズがカッティングされているため、第１ノーマル貫通ライン１Ａに割当てられた第１ラッチ部１３＿１にローレベルの第１貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜０＞が伝達され、第１リダンダンシ貫通ライン１Ｂに割当てられた第２ラッチ部１３＿２にハイレベルの第２貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜１＞が伝達される。
【００２８】
また、第２リペアヒューズ部２３＿２のリペアヒューズはカッティングされていないため、第２ノーマル貫通ライン２Ａに割当てられた第３ラッチ部１３＿３にハイレベルの第３貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜２＞が伝達され、第２リダンダンシ貫通ライン２Ｂに割当てられた第４ラッチ部（１３＿４）にローレベルの第４貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜３＞が伝達される。
【００２９】
また、第３リペアヒューズ部２３＿３のリペアヒューズは、カッティングされていないため、第３ノーマル貫通ライン３Ａに割当てられた第５ラッチ部１３＿５にハイレベルの第５貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜４＞が伝達され、第３リダンダンシ貫通ライン３Ｂに割当てられた第６ラッチ部１３＿６にローレベルの第６貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜５＞が伝達される。
【００３０】
シフト信号ＳＨＩＦＴが活性化されると複数のマルチプレクサＭＵＸ（ＭＵＬＴＩＰＬＥＸＥＲ）は、リペアヒューズ部２３＿１〜２３＿３から出力される信号をラッチ部１３＿１〜１３＿６に伝達せず、互いに連結されたラッチ部に出力される信号を伝達することになる。換言すると、シフト信号ＳＨＩＦＴが活性化されたとき、マルチプレクサＭＵＸは、リペアヒューズ部からの出力信号をラッチ部に出力せず、ラッチ部を介して信号を伝達するために、ラッチ部から出力された信号を次のラッチ部に伝達する。すなわち、シフト信号ＳＨＩＦＴが活性化されるとラッチ部１３＿１〜１３＿６はシフトレジスタのような動作をすることになり、保存された信号を不良情報伝達用半導体チップ貫通ライン４に順次伝達するようになる。
【００３１】
不良情報伝達用半導体チップ貫通ライン４を介して伝送された複数の貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜０：５＞は、最終的に貫通ライン選択部６に提供される。貫通ライン選択部６は、複数の貫通ライン不良情報信号ＦＵＳＥ＿ＯＵＴ＜０：５＞によって、複数の半導体チップ貫通ライン１Ａ・１Ｂ、２Ａ・２Ｂ、３Ａ・３Ｂのうち正常に信号を伝達できる半導体チップ貫通ライン（リダンダンシ貫通ラインおよび正常なノーマル貫通ライン）を選択的に駆動し、複数の半導体チップＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３、ＣＨＩＰ４に共通に信号を伝達できるようにする。
【００３２】
以上、本発明の実施形態による具体的な説明をした。本発明の技術的思想は前記好ましい実施形態によって具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためのものではないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解可能であろう。例えば、本発明の技術的思想とは直接関連がない部分だが、本発明をより詳しく説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号および回路の活性化状態を現わすためのアクティブハイ（Ａｃｔｉｖｅ  Ｈｉｇｈ）またはアクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）の構成は実施形態に応じて変化し得る。また、同一の機能を具現するために必要に応じてトランジスタの構成は変更することができる。
【００３３】
すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構成は互いに代替可能であり、必要に応じて多様なトランジスタを利用して具現可能である。また、同一の機能を具現するために必要に応じてロジックゲート（ＬＯＧＩＣ  ＧＡＴＥ）の構成は変更可能である。すなわち、否定論理積手段、否定論理和手段等はＮＡＮＤゲート、ＮＯＲゲート、インバータ等の多様な組合せによって構成可能なものである。このような回路の変更はあまりに数が多く、これに対する変更は通常の専門家ならば、誰でも簡単に類推できるため、それに対する列挙は省略するものとする。
【符号の説明】
【００３４】
１Ａ：第１ノーマル貫通ライン
２Ａ：第２ノーマル貫通ライン
３Ａ：第３ノーマル貫通ライン
１Ｂ：第１リダンダンシ貫通ライン
２Ｂ：第２リダンダンシ貫通ライン
３Ｂ：第３リダンダンシ貫通ライン
ＣＨＩＰ１：第１半導体チップ
ＣＨＩＰ２：第２半導体チップ
ＣＨＩＰ２：第３半導体チップ
ＣＨＩＰ３：第４半導体チップ
【図１】
2011018882.tif 000003
【図２】
2011018882.tif 000004