(57)【要約】【課題】低オン抵抗かつ高耐圧で高速スイッチング可能な半導体装置をキャリアのライフタイムコントロールの為の格子欠陥を形成していない半導体基板で実現する。【解決手段】Ｐ型Ｓｉからなる基板１の表面部に形成されたＮ型不純物層であるリサーフ領域２と、Ｐ型不純物層であるベース領域３と、高濃度のＮ型不純物層であるエミッタ／ソース領域８と、リサーフ領域２内に形成された低濃度のＰ型不純物層であるコレクタ領域４と、コレクタ領域４に隣接して形成され別断面に位置する高濃度のＮ型不純物層であるドレイン領域と、高濃度のＰ型不純物層であるベース接続領域１０と、ゲート絶縁膜６と、ゲート電極７とからなる横型ハイブリットＩＧＢＴにおいて、コレクタ領域４が別断面に位置するドレイン領域よりも浅く形成されている。【選択図】図２
2011018809.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記エミッタ／ソース領域に隣接し前記ベース領域内に形成された第１導電型のベース接続領域と、
前記エミッタ／ソース領域上から前記ベース領域上を通って前記リサーフ領域上にかけて形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
前記リサーフ領域内に前記ベース領域とは離隔し、かつ前記ドレイン領域に隣接して形成された第１導電型のコレクタ領域と、
前記半導体基板上に形成され、かつ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板上に形成され、かつ前記ベース接続領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極を備え、
前記コレクタ領域の深さが前記ドレイン領域の深さよりも浅く形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１導電型のコレクタ領域の不純物濃度が１．０×１０17ｃｍ-3以下であり、かつ深さが０．７μｍ以下である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型のリサーフ領域中及び前記第１導電型の半導体基板中にキャリアのライフタイムコントロールのための格子欠陥を有していない
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板表面の所望の領域に第２導電型のリサーフ領域を形成する工程と、
前記半導体基板内に前記リサーフ領域と隣り合うように第１導電型のベース領域を形成する工程と、
前記リサーフ領域とベース領域の一部表面上にゲート絶縁膜及びゲート電極を積層して形成する工程と、
前記ベース領域内の前記ゲート電極に隣接した部分に第２導電型のエミッタ／ソース領域を形成する工程と、
前記ベース領域内の前記エミッタ／ソース領域に隣接した部分に第１導電型のベース接続領域を形成する工程と、
前記リサーフ領域内の前記ベース領域とは離隔した部分に、第２導電型のドレイン領域を形成する工程と、
熱処理によって前記ドレイン領域を拡散する工程と、
前記リサーフ領域内の、前記ベース領域とは離隔し、かつ前記ドレイン領域に隣接した部分に、第１導電型のコレクタ領域を形成する工程と、
前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続するようにコレクタ／ドレイン電極を形成する工程と、
前記ベース接続領域及び前記エミッタ／ソース領域の両方に電気的に接続するようにエミッタ／ソース電極を形成する工程と
を含み、
前記コレクタ領域を前記ドレイン領域よりも浅く形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にスイッチング電源装置に使用され、かつ主電流を繰り返し開閉する高耐圧半導体スイッチング素子に関するものである。
【背景技術】
【０００２】
電力変換機器や電力制御機器などに用いられる電力用半導体装置では、電流のオン・オフを切り換えるための高耐圧ＭＯＳトランジスタなどのスイッチング素子が広く用いられている。高出力の用途では電力損失を極力減少させるためにオン時の電圧降下が少ないことが必要となり、伝導度変調作用を有する絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと示す）が適している。
【０００３】
以下、従来例として、横型ＩＧＢＴの構成および動作を説明する（例えば、特許文献１、２を参照）。
【０００４】
図１６は、半導体基板上に形成された、従来の横型ＩＧＢＴの断面構成を示している。
【０００５】
図１６に示すように、Ｐ型シリコン（Ｓｉ）からなる基板２０１の上には、Ｎ型不純物層からなるリサーフ領域２０２が形成され、基板２０１の表面層の一部には、Ｐ型不純物層からなるベース領域２０４が形成され、更にベース領域２０４の表面層の一部には、リサーフ領域２０２より不純物濃度が高いＮ型不純物層からなるエミッタ／ソース領域２０５が形成され、リサーフ領域２０２とエミッタ／ソース領域２０５に挟まれた部分のベース領域２０４の表面にゲート絶縁膜２０６を介してポリシリコンからなるゲート電極２０７が形成され、ベース領域２０４の表面層にベース領域２０４より不純物濃度が濃いＰ型不純物層からなるコンタクト領域２０８が形成され、リサーフ領域２０２の表面層の一部にＰ型不純物層からなるコレクタ領域２１１が形成されている。
【０００６】
図１６に示す横型ＩＧＢＴでは、基板２０１にプロトンまたはヘリウムイオンを照射し、その照射損傷による欠陥領域２２０が形成される。この欠陥領域２２０によって、キャリアのライフタイムを制御しターンオフ時間の高速化が図られている。
【０００７】
図１７は、半導体基板上に形成された、従来の横型ＩＧＢＴの断面構成を示している。
【０００８】
図１７に示すように、Ｐ型シリコン（Ｓｉ）からなる基板３０１の上にはＮ型不純物層からなるリサーフ領域３０２が形成され、基板３０１の表面層の一部には、Ｐ型不純物層からなるベース領域３０４が形成され、更にベース領域３０４の表面層の一部には、リサーフ領域３０２より不純物濃度が高いＮ型不純物層からなるエミッタ／ソース領域３０５が形成され、リサーフ領域３０２とエミッタ／ソース領域３０５に挟まれた部分のベース領域３０４の表面にゲート絶縁膜３０６を介してポリシリコンからなるゲート電極３０７が形成され、リサーフ領域３０２の表面層の一部にＰ型不純物層からなるコレクタ領域３１１が形成されている。
【０００９】
図１７に示す横型ＩＧＢＴでは、リサーフ領域３０２内に前記ベース・エミッタ間を短絡するために付加されたＰ型の絶縁ゲート型トランジスタを備えている。このＰ型絶縁ゲート型トランジスタは、リサーフ領域３０２の上層部に選択的に形成されたコレクタ領域３１１と、コレクタ領域３１１間のリサーフ領域３０２上にゲート絶縁膜を介して形成されたゲート電極とにより構成され、横型ＩＧＢＴのターンオフ時にこのＰ型絶縁ゲート型トランジスタをオンさせることによって、ターンオフ時間の高速化が図られている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−３４０１０１号公報
【特許文献２】特開２００５−１０９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１６に示す従来例の場合は、基板の照射損傷により半導体基板表面に存在するベース領域とゲート絶縁膜の界面に欠陥が生成され、ベース領域とゲート絶縁膜の界面の欠陥に起因するリーク電流の発生の原因となる。また、基板に照射を行うためには特殊な製造設備や工法が必要となる。
【００１２】
図１７に示す従来例の場合は、ＩＧＢＴのベース・エミッタ間を短絡するために付加されたＰ型の絶縁ゲート型トランジスタを備えるため、チップ面積の拡大を招き、製造コストの増加に繋がる。
【００１３】
上記課題に鑑み、本発明は、電力用半導体装置において、リーク電流の増加をもたらすベース領域とゲート絶縁膜の界面の欠陥を発生させる製造工程を追加することなく、かつチップ面積の増大に繋がる余分な素子を追加することなく、高耐圧でスイッチング速度を改善することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域に隣接し前記ベース領域内に形成された第１導電型のベース接続領域と、前記エミッタ／ソース領域上から前記ベース領域上を通って前記リサーフ領域上にかけて形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔し、かつ前記ドレイン領域に隣接して形成された第１導電型のコレクタ領域と、前記半導体基板上に形成され、かつ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され、かつ前記ベース接続領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極を備え、前記コレクタ領域の深さが前記ドレイン領域の深さよりも浅く形成されている。
【００１５】
本発明の半導体装置によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。
【００１６】
そして、ＭＯＳＦＥＴは性質上オン／オフ速度が速く、ＩＧＢＴはＭＯＳＦＥＴに比べ立ち下がり速度が遅い性質を持つが、本発明の半導体装置によると、半導体装置をオン状態からオフ状態に切り替えた際に、リサーフ領域内に存在する余剰キャリアをコレクタ領域よりも深く形成されたドレイン領域によって再結合によるキャリアの消滅が促進され、電流の立下り速度を高速化することができる。
【００１７】
本発明の半導体装置において、コレクタ領域の不純物濃度が１．０×１０17ｃｍ-3以下であり、かつ深さが０．７μｍ以下であることが好ましい。
【００１８】
このようにコレクタ領域はオン状態のキャリアの注入源となるため、コレクタ領域を低濃度、浅くすることによって余剰キャリアの生成を抑制し、より電流の立下り速度の高速化が図られる。
【００１９】
本発明の半導体装置において、リサーフ領域中及び半導体基板中にキャリアのライフタイムコントロールのための格子欠陥を有していないことが好ましい。
【００２０】
この場合、照射損傷による前記ベース領域とゲート絶縁膜の界面の欠陥に起因するリーク電流の発生を極めて小さくすることができる。これはリサーフ領域内のコレクタ領域を低濃度、かつドレイン領域よりも浅く形成することで、リサーフ領域内の再結合によるキャリアの消滅を促進し、電流の立下り時間の高速化が図られているため、このキャリアのライフタイムコントロールのための格子欠陥がなくても同等の立下り速度を得ることができるからである。
【００２１】
本発明の半導体装置の製造方法は、第１導電型の半導体基板表面の所望の領域に第２導電型のリサーフ領域を形成する工程と、前記半導体基板内に前記リサーフ領域と隣り合うように第１導電型のベース領域を形成する工程と、前記リサーフ領域とベース領域の一部表面上にゲート絶縁膜及びゲート電極を積層して形成する工程と、前記ベース領域内の前記ゲート電極に隣接した部分に第２導電型のエミッタ／ソース領域を形成する工程と、前記ベース領域内の前記エミッタ／ソース領域に隣接した部分に第１導電型のベース接続領域を形成する工程と、前記リサーフ領域内の前記ベース領域とは離隔した部分に、第２導電型のドレイン領域を形成する工程と、熱処理によって前記ドレイン領域を拡散する工程と、前記リサーフ領域内の、前記ベース領域とは離隔し、かつ前記ドレイン領域に隣接した部分に、第１導電型のコレクタ領域を形成する工程と、前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続するようにコレクタ／ドレイン電極を形成する工程と、前記ベース接続領域及び前記エミッタ／ソース領域の両方に電気的に接続するようにエミッタ／ソース電極を形成する工程とを含み、前記コレクタ領域を前記ドレイン領域よりも浅く形成している。
【００２２】
本発明の半導体装置の製造方法によると、コレクタ領域を浅く形成することによって、半導体装置がオン状態での余剰キャリアの生成を抑制し、オフ状態に切替った際にコレクタ領域より深く形成されたドレイン領域によって再結合によるキャリアの消滅が促進され、電流の立下り速度を高速化することができ、高速にスイッチングする半導体装置を実現することができる。
【発明の効果】
【００２３】
本発明によると、低オン抵抗かつ高耐圧で高速スイッチング可能な半導体装置をキャリアのライフタイムコントロールの為の格子欠陥を形成していない半導体基板で実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る半導体装置の一例を示す構造平面図
【図２】図１のＡ−Ａ’断面を示す構造断面図
【図３】図１のＢ−Ｂ’断面を示す構造断面図
【図４】本発明の第１の実施形態に係る半導体装置のＩ−Ｖ特性を示すグラフ
【図５】コレクタ領域の形成深さ及び濃度の違いによるＩＧＢＴの立下り時間の違いを示すグラフ
【図６】本発明の第１の実施形態に係る半導体装置の他の例を示す構造断面図
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１６】従来の半導体装置の構造断面図
【図１７】従来の半導体装置の構造断面図
【発明を実施するための形態】
【００２５】
（第１の実施形態）
本発明に係る半導体装置の第１の実施形態について、図１〜図３を参照しながら説明する。
【００２６】
図１は、第１の実施形態に係る半導体装置の平面図であり、図２は、図１のＡ−Ａ’断面の構造を示す断面図であり、図３は、図１のＢ−Ｂ’断面の構造を示す断面図である。図１〜図３では、低濃度のリサーフ領域を有し、横型ＭＯＳＦＥＴと横型ＩＧＢＴの特性を併せ持つパワートランジスタの一例を示す。
【００２７】
第１の実施形態に係る半導体装置は、１Ｅ１４ｃｍ-3程度の濃度で２００μｍ〜４００μｍの厚さのＰ型Ｓｉからなる基板１と、基板１の表面から３〜５μｍ程度の厚さに形成された１〜５Ｅ１６ｃｍ-3程度の濃度のＮ型不純物層であるリサーフ領域２と、基板１中のリサーフ領域２以外の表面近傍に形成された１Ｅ１７ｃｍ-3程度の濃度のＰ型不純物層であるベース領域３と、リサーフ領域２の表面から０．４〜０．７μｍ程度の深さに形成された２Ｅ１６〜１Ｅ１７ｃｍ-3程度の低濃度のＰ型不純物層であるコレクタ領域４（図２）と、リサーフ領域２上からベース領域３上にかけて形成されたＳｉＯ2からなるゲート絶縁膜６と、ゲート絶縁膜６上に形成されたＰｏｌｙ  Ｓｉ膜であるゲート電極７と、基板１上に形成されたトランジスタを分離するＳｉＯ2からなる絶縁膜５ａ、５ｂと、ベース領域３内に形成された１Ｅ１８〜１Ｅ２０ｃｍ-3程度の濃度のＮ型不純物層であるエミッタ／ソース領域８と、リサーフ領域２の表面から０．８μｍ程度の深さに形成された１Ｅ１８〜１Ｅ２０ｃｍ-3程度の高濃度のＮ型不純物層であるドレイン領域９（図３）と、ベース領域３内でエミッタ／ソース領域８に隣接して形成された１Ｅ１８〜１Ｅ１９ｃｍ-3程度の濃度のＰ型不純物層であるベース接続領域１０と、ゲート電極７とエミッタ／ソース領域８に繋がる電極１３ａとを分離するための、ＳｉＯ2膜とＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜の積層膜からなる層間絶縁膜１１と、エミッタ／ソース領域８とベース接続領域１０との境界領域、ゲート電極７、コレクタ領域４、及びドレイン領域９上の層間絶縁膜１１にそれぞれ形成されたコンタクトホール１２ａ、１２ｂ、１２ｃ、１２ｄと、アルミ合金からなる電極１３ａ、１３ｂ、１３ｃと、ＳｉＮからなる保護膜１４とから構成されている。電極１３ａは、コンタクトホール１２ａを介してエミッタ／ソース領域８とベース接続領域１０との境界領域に接続され、電極１３ｂは、コンタクトホール１２ｂを介してゲート電極７に接続され、電極１３ｃは、コンタクトホール１２ｃ、１２ｄを介してコレクタ領域４及びドレイン領域９の両方に接続されている。
【００２８】
図２に示されるＡ−Ａ’断面は横型のＩＧＢＴ構造で、図３に示されるＢ−Ｂ’断面は横型のＭＯＳＦＥＴ構造となっている。
【００２９】
図４にこの素子のＩ−Ｖ特性例を示すように、約２．２Ｖより低電圧側ではＭＯＳトランジスタの動作をし電圧は高速に立ち上り、約２．２Ｖより高電圧側ではＩＧＢＴの動作をすることによって高電流が得られる。
【００３０】
ここで、低濃度のＰ型不純物層であるコレクタ領域４は、高濃度のＮ型不純物層であるドレイン領域９の深さ０．８μｍよりも浅い０．４〜０．７μｍ程度の深さで１Ｅ１７ｃｍ-3程度以下の低濃度に形成されている。このことによって半導体装置がオン状態での余剰キャリアの生成を抑制するとともに、オフ状態に切替った際にコレクタ領域４より深く形成された、ドレイン領域９によって再結合によるキャリアの消滅が促進されるので、図５に立下り時間（ｔｆ）−オン抵抗（Ｒｏｎ）特性例を示すように、電子線照射により欠陥を形成したＩＧＢＴと同等な電流の立下り速度の高速化が図られる。
【００３１】
このようにコレクタ領域４を１Ｅ１７ｃｍ-3程度以下の低濃度にし、更にドレイン領域９よりも浅く形成することで電流の立下り速度の高速化が図られるため、ライフコントロールのために電子線照射等により形成される格子欠陥は不要となる。
【００３２】
なお、図１〜図３では単純なリサーフ構造を有する実施例を示したが、図６に示すように、リサーフ領域２内に２Ｅ１６〜１Ｅ１７ｃｍ-3程度の低濃度で形成されたＰ型不純物層１５を含んでいてもよい。この場合は、リサーフ領域２の上下をＰ型不純物層で挟んでいることによってリサーフ領域を空乏化しやすくなるので、図１〜図３の単純構造と同じ耐圧を得るためのリサーフ領域２におけるＮ型不純物の濃度を、図１〜図３の場合より濃くできる。そのため、ＩＧＢＴをオフした際のリサーフ領域２内での正孔の消失時間を短くでき、更に立下り速度を高速化することができる。
【００３３】
（第２の実施形態）
図７〜図１５は本発明による半導体装置の製造方法を示す工程断面図であり、低濃度のリサーフ領域を有する横型ＩＧＢＴ構造のパワートランジスタの製造工程を示す。
【００３４】
まず、図７に示すように、５００〜６５０μｍ程度の厚みを有し１Ｅ１４ｃｍ-3程度の濃度のＰ型Ｓｉからなる基板１０１上にＳｉＯ2膜を形成した後、所望の領域にレジストパターン（図示せず）を形成してこれをマスクにＳｉＯ2膜をエッチングしてレジストを除去することによってＳｉＯ2膜１０２を所望の形状にパターニングする。そしてパターニングされたＳｉＯ2膜１０２をマスクにしてＰイオンを１Ｅ１２〜１Ｅ１３ｃｍ-2程度のドーズ量で図７中の破線の深さまで注入する。
【００３５】
次に、１２００℃程度の窒素雰囲気中で３時間〜６時間程度熱処理を行い、図８に示すように、１〜５Ｅ１６ｃｍ-3程度の濃度を有し５μｍ程度の厚さのＮ型不純物層１０３をリサーフ領域として形成する。
【００３６】
次に、ＳｉＯ2膜１０４とＳｉ3Ｎ4膜１０５を形成した後、所望の領域に形成したレジストパターン（図示せず）をマスクにしてＳｉＯ2膜１０４とＳｉ3Ｎ4膜１０５をエッチングし、図９に示すように、ＳｉＯ2膜１０４とＳｉ3Ｎ4膜１０５とをパターニングする。そしてレジストパターン１０６を形成しこれをマスクにしてＢイオンを２〜５Ｅ１２ｃｍ-2程度のドーズ量で図９中の破線の深さまでＳｉＯ2膜１０４とＳｉ3Ｎ4膜１０５とを貫通するように注入する。
【００３７】
そして、レジストパターン１０６を除去した後、図１０に示すように、Ｓｉ3Ｎ4膜１０５をマスクにして熱酸化して素子分離用絶縁膜となるＳｉＯ2膜１０７ａ、１０７ｂを形成して、Ｓｉ3Ｎ4膜１０５とＳｉＯ2膜１０４を除去する。この熱酸化工程で、図９の工程で注入したＢが拡散され、ベース領域となるＰ型不純物層１０８が形成される。
【００３８】
次に、図１１に示すように、ＳｉＯ2膜１０９とＰｏｌｙ  Ｓｉ膜１１０を形成し、レジストパターン（図示せず）をマスクにしてＰｏｌｙ  Ｓｉ膜１１０をエッチングし、Ｐｏｌｙ  Ｓｉ膜１１０をＩＧＢＴのゲート電極の形状にパターニングする。
【００３９】
次に、レジストパターン（図示せず）をマスクにして１〜５Ｅ１５ｃｍ-2程度のドーズ量でＢイオン注入しレジストパターンを除去して、図１２に示すように、ベース接続領域となる１Ｅ１８ｃｍ-3〜１Ｅ２０ｃｍ-3程度の高濃度のＰ型不純物層１１１を形成する。
【００４０】
次に、Ｐｏｌｙ  Ｓｉ膜パターン１１０とレジストパターン（図示せず）をマスクにして１〜８Ｅ１５ｃｍ-2程度のドーズ量でＡｓイオン注入しレジストパターンを除去して、１０００℃程度の窒素雰囲気中で１時間〜２時間程度熱処理を行い、図１３に示すように、高濃度のＮ型不純物層１１２、１１３を、１Ｅ１９ｃｍ-3〜１Ｅ２１ｃｍ-3程度の濃度で深さ０．８μｍ程度に形成する。高濃度のＮ型不純物層１１２、１１３は、それぞれエミッタ／ソース領域、ドレイン領域となる。
【００４１】
次にレジストパターン（図示せず）をマスクにして０．５〜２Ｅ１３ｃｍ-2程度のドーズ量でＢＦ2イオン注入しレジストパターンを除去して、図１５に示すように、コレクタ領域となる１Ｅ１７ｃｍ-3程度の低濃度のＰ型不純物層１１４を形成する。
【００４２】
しかる後に、層間絶縁膜となるＳｉＯ2膜とＢＰＳＧ膜の積層膜１１５を堆積後９００℃程度の温度で熱処理して表面を平坦化する。この時点でコレクタ領域としての低濃度のＰ型不純物層１１４が拡散して０．４〜０．７μｍ程度の深さになるが、ドレイン領域としての高濃度のＮ型不純物層１１３が０．８μｍ程度で形成されているため、コレクタ領域の方が浅く形成される。
【００４３】
そしてレジストパターン（図示せず）をマスクにして所望の領域の層間絶縁膜１１５をエッチングして、コンタクトホール１１６ａ、１１６ｂ、１１６ｃを形成する。
【００４４】
次に、スパッタリング装置においてＡｌＳｉＣｕのようなＡｌを主成分とする合金膜を形成し、レジストパターン（図示せず）をマスクにしてエッチングし、レジストを除去する工程を経て、図１５に示すように、電極としてのＡｌ合金膜パターン１１７ａ、１１７ｂ、１１７ｃを形成し、引続き保護膜となるＳｉＮ膜１１８をプラズマＣＶＤ法で形成する。
【００４５】
このような工程を経て、リサーフ領域としての低濃度のＮ型不純物層１０３とその中に形成されたコレクタ領域としての低濃度のＰ型不純物層１１４とドレイン領域としての高濃度のＮ型不純物層１１３を有する横型ハイブリットＩＧＢＴ構造のパワートランジスタが得られる。
【００４６】
ここで、低濃度のＮ型不純物層１０３（リサーフ領域）内に形成された低濃度のＰ型不純物層１１４（コレクタ領域）が高濃度のＮ型不純物層１１３（ドレイン領域）よりも浅く形成されているので、先の第１の実施形態で述べたようにＩＧＢＴの立下り速度を高速化することができる。
【産業上の利用可能性】
【００４７】
本発明は、スイッチング素子、特に横型ＩＧＢＴにおいて低オン抵抗でスイッチング速度の向上を実現することができるという効果を有し、電力用半導体装置等に有用である。
【符号の説明】
【００４８】
１、１０１、２０１、３０１  基板
２、１０３、２０２、３０２  リサーフ領域（Ｎ型不純物層）
３、１０８、２０４、３０４  ベース領域（Ｐ型不純物層）
４、１１４、２１１、３１１  コレクタ領域（低濃度のＰ型不純物層）
５ａ、５ｂ、１０７ａ、１０７ｂ    絶縁膜（ＳｉＯ2膜）
６、１０９、２０６、３０６  ゲート絶縁膜（ＳｉＯ2膜）
７、１１０、２０７、３０７  ゲート電極（Ｐｏｌｙ  Ｓｉ膜）
８、１１２、２０５、３０５  エミッタ／ソース領域（高濃度のＮ型不純物層）
９、１１３  ドレイン領域（高濃度のＮ型不純物層）
１０、１１１  ベース接続領域（高濃度のＰ型不純物層）
１１、１１５  層間絶縁膜（ＳｉＯ2膜とＢＰＳＧ膜の積層膜）
１２ａ〜１２ｄ、１１６ａ〜１１６ｃ  コンタクトホール
１３ａ〜１３ｃ、１１７ａ〜１１７ｃ  電極（Ａｌ合金膜パターン）
１４、１１８  保護膜（ＳｉＮ膜）
１５  低濃度のＰ型不純物層
１０２、１０４  ＳｉＯ2膜
１０５  Ｓｉ3Ｎ4膜
１０６    レジスト膜パターン
２２０  欠陥領域
【図１】
2011018809.tif 000003
【図２】
2011018809.tif 000004
【図３】
2011018809.tif 000005
【図４】
2011018809.tif 000006
【図５】
2011018809.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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