(57)【要約】【課題】冗長に回路規模を増大させることなく、高い分解能のＡＤ変換結果を得ることができる固体撮像装置を提供する。【解決手段】被写体像に応じた光電変換信号を出力する画素が、列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、列方向に配置され、画素から出力された光電変換信号をデジタル信号に変換する第１および第２のＡＤ変換回路と、第１の画素列と第１のＡＤ変換回路とを接続し、第２の画素列と第２のＡＤ変換回路とを接続する第１の接続モードと、第１の画素列と第１のＡＤ変換回路および第２のＡＤ変換回路とを接続する第２の接続モードと、を有するスイッチ部と、第１のＡＤ変換回路および第２のＡＤ変換回路から出力されたデジタル信号を加算する加算部と、を備える。【選択図】図１
2011142556.tif 000002
【特許請求の範囲】
【請求項１】
被写体像に応じた光電変換信号を出力する画素が、列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、
前記列方向に配置され、前記画素から出力された光電変換信号をデジタル信号に変換する第１および第２のＡＤ変換回路と、
前記第１の画素列と前記第１のＡＤ変換回路とを接続し、前記第２の画素列と前記第２のＡＤ変換回路とを接続する第１の接続モードと、前記第１の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第２の接続モードと、を有するスイッチ部と、
前記第１のＡＤ変換回路および前記第２のＡＤ変換回路から出力されたデジタル信号を加算する加算部と、
を備える、
ことを特徴とする固体撮像装置。
【請求項２】
前記第１のＡＤ変換回路から出力されたデジタル信号または前記第２のＡＤ変換回路から出力されたデジタル信号を順次選択して出力する第１の出力モードと、
前記加算部によって加算されたデジタル信号を出力する第２の出力モードとを有する行選択回路、
をさらに備え、
前記スイッチ部は、
前記行選択回路が前記第１の出力モードのときに、前記第１の接続モードに設定し、
前記行選択回路が前記第２の出力モードのときに、前記第２の接続モードに設定する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記行選択回路が前記第２の出力モードのときに、前記第１の画素列の前記画素から出力された光電変換信号をデジタル信号に変換する前記第１のＡＤ変換回路および前記第２のＡＤ変換回路の変換速度が、前記第１の出力モードのときの変換速度よりも速くなるように前記第１のＡＤ変換回路および前記第２のＡＤ変換回路を制御する、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記スイッチ部は、
前記第２の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第３の接続モード、
をさらに有し、
前記スイッチ部が前記第１の接続モードのときに、前記第１のＡＤ変換回路から出力されたデジタル信号または前記第２のＡＤ変換回路から出力されたデジタル信号を順次選択して出力し、
前記スイッチ部が前記第２の接続モードまたは前記第３の接続モードのときに、前記加算部によって加算されたデジタル信号を出力する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記スイッチ部は、
前記第２の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第３の接続モード、
をさらに有し、
前記第１の画素列の前記画素から出力された光電変換信号を保持する第１の保持部と、
前記第２の画素列の前記画素から出力された光電変換信号を保持する第２の保持部とを有し、
前記スイッチ部が前記第１の接続モードのときに、前記第１の保持部に保持している前記第１の画素列の前記画素の光電変換信号と、前記第２の保持部に保持している前記第２の画素列の前記画素の光電変換信号とを前記スイッチ部に出力し、
前記スイッチ部が前記第２の接続モードのときに、前記第１の保持部に保持している前記第１の画素列の前記画素の光電変換信号を前記スイッチ部に出力し、
前記スイッチ部が前記第３の接続モードのときに、前記第２の保持部に保持している前記第２の画素列の前記画素の光電変換信号を前記スイッチ部に出力する、
ことを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列毎にＡＤ変換回路を備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置は、静止画用カメラ、動画用カメラ、医療用内視鏡カメラ、産業用内視鏡カメラ、ロボット用の高性能視覚センサ、または自動車用周辺監視視覚センサなど、様々な機器に使用されている。これらの機器に使用される固体撮像装置としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサ、およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが知られている。
【０００３】
ここで、ＣＭＯＳイメージセンサは、一般的な半導体の製造プロセスと同様の手法で製造することが可能であることから、センサ内に種々の機能回路を組み込むことにより、ＣＭＯＳイメージセンサの多機能化を可能としている。このセンサ内に機能回路を組み込んだイメージセンサとして、例えば、特許文献１に示すような、行列状に配置された画素アレイの列（カラム）毎にＡＤ（アナログ・デジタル）変換回路を備え、行単位でＡＤ変換したデジタル信号を出力するイメージセンサ（以下、「カラムＡＤイメージセンサ」という）に関する技術が開示されている。
【０００４】
また、上述のような固体撮像装置を使用した機器において、最終的な出力として得られる画像の画質は、固体撮像装置から出力された出力信号をＡＤ変換するＡＤ変換回路の分解能に影響される。そのため、より高画質な画像を必要とする場合には、ＡＤ変換回路の分解能が、より高いことが望ましい。
【０００５】
ＡＤ変換回路の分解能を高める方法としては、個々に高い分解能を持つＡＤ変換回路を構成する方法の他に、例えば、特許文献２に示すような技術が知られている。この特許文献２で開示された技術は、同等の分解能を持つＡＤ変換回路を複数用いることによって、高い分解能を持つＡＤ変換結果を得ようとする技術である。この特許文献２では、複数のＡＤ変換回路から得られたＡＤ変換結果を加算することによって、より高い分解能を持つＡＤ変換結果を得ている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２３８２８６号公報
【特許文献２】特開２００３−２７３７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のようなカラムＡＤイメージセンサにおいては、画素アレイの列毎にＡＤ変換回路を備える必要があり、ＡＤ変換回路の分解能を高めるときには、以下のような問題がある。すなわち、高い分解能のＡＤ変換回路や、特許文献２で開示されたように複数のＡＤ変換回路を画素アレイの列毎に備えることによって高い分解能を実現する場合、各列に配置するＡＤ変換回路の配置面積の大幅な増加を避けることができず、カラムＡＤイメージセンサの回路規模が増大してしまう。また、カラムＡＤイメージセンサにおける各列の幅は狭小であるため、カラムＡＤイメージセンサを設計する際の自由度も制限されてしまう。このような理由によって、画素アレイの列毎のＡＤ変換回路の分解能を高めることが実現困難となる可能性がある。
【０００８】
さらに、上述のいずれの方法によって画素アレイの列毎に高い分解能のＡＤ変換を実現した場合でも、カラムＡＤイメージセンサからの出力信号に高い分解能を必要としないときには、ＡＤ変換回路内に使用されない領域、または使用されないＡＤ変換回路が発生してしまうため、カラムＡＤイメージセンサの回路利用効率が低下してしまうという問題がある。
【０００９】
本発明は、上記の課題認識に基づいてなされたものであり、列毎にＡＤ変換回路を備えた固体撮像装置において、冗長に回路規模を増大させることなく、高い分解能のＡＤ変換結果を得ることができる固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の固体撮像装置は、被写体像に応じた光電変換信号を出力する画素が、列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、前記列方向に配置され、前記画素から出力された光電変換信号をデジタル信号に変換する第１および第２のＡＤ変換回路と、前記第１の画素列と前記第１のＡＤ変換回路とを接続し、前記第２の画素列と前記第２のＡＤ変換回路とを接続する第１の接続モードと、前記第１の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第２の接続モードと、を有するスイッチ部と、前記第１のＡＤ変換回路および前記第２のＡＤ変換回路から出力されたデジタル信号を加算する加算部と、を備える、ことを特徴とする。
【００１１】
また、本発明の固体撮像装置は、前記第１のＡＤ変換回路から出力されたデジタル信号または前記第２のＡＤ変換回路から出力されたデジタル信号を順次選択して出力する第１の出力モードと、前記加算部によって加算されたデジタル信号を出力する第２の出力モードとを有する行選択回路、をさらに備え、前記スイッチ部は、前記行選択回路が前記第１の出力モードのときに、前記第１の接続モードに設定し、前記行選択回路が前記第２の出力モードのときに、前記第２の接続モードに設定する、ことを特徴とする。
【００１２】
また、本発明の固体撮像装置は、前記行選択回路が前記第２の出力モードのときに、前記第１の画素列の前記画素から出力された光電変換信号をデジタル信号に変換する前記第１のＡＤ変換回路および前記第２のＡＤ変換回路の変換速度が、前記第１の出力モードのときの変換速度よりも速くなるように前記第１のＡＤ変換回路および前記第２のＡＤ変換回路を制御する、ことを特徴とする。
【００１３】
また、本発明の前記スイッチ部は、前記第２の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第３の接続モード、をさらに有し、前記スイッチ部が前記第１の接続モードのときに、前記第１のＡＤ変換回路から出力されたデジタル信号または前記第２のＡＤ変換回路から出力されたデジタル信号を順次選択して出力し、前記スイッチ部が前記第２の接続モードまたは前記第３の接続モードのときに、前記加算部によって加算されたデジタル信号を出力する、ことを特徴とする。
【００１４】
また、本発明の前記スイッチ部は、前記第２の画素列と前記第１のＡＤ変換回路および前記第２のＡＤ変換回路とを接続する第３の接続モード、をさらに有し、前記第１の画素列の前記画素から出力された光電変換信号を保持する第１の保持部と、前記第２の画素列の前記画素から出力された光電変換信号を保持する第２の保持部とを有し、前記スイッチ部が前記第１の接続モードのときに、前記第１の保持部に保持している前記第１の画素列の前記画素の光電変換信号と、前記第２の保持部に保持している前記第２の画素列の前記画素の光電変換信号とを前記スイッチ部に出力し、前記スイッチ部が前記第２の接続モードのときに、前記第１の保持部に保持している前記第１の画素列の前記画素の光電変換信号を前記スイッチ部に出力し、前記スイッチ部が前記第３の接続モードのときに、前記第２の保持部に保持している前記第２の画素列の前記画素の光電変換信号を前記スイッチ部に出力する、ことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、列毎にＡＤ変換回路を備えた固体撮像装置において、冗長に回路規模を増大させることなく、高い分解能のＡＤ変換結果を得ることができるという効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態によるイメージセンサの概略構成を示したブロック図である。
【図２】本第１の実施形態のイメージセンサにおけるデジタル信号の読み出しに係る回路の接続の一例を示した回路接続図である。
【図３】本第１の実施形態における第１の読み出し方法のタイミングを示したタイミングチャートである。
【図４】本第１の実施形態における第２の読み出し方法のタイミングを示したタイミングチャートである。
【図５】本発明の第２の実施形態によるイメージセンサの概略構成を示したブロック図である。
【図６】本第２の実施形態のイメージセンサにおけるデジタル信号の読み出しに係る回路の接続の一例を示した回路接続図である。
【図７】本第２の実施形態における第１の読み出し方法のタイミングを示したタイミングチャートである。
【図８】本第２の実施形態における第２の読み出し方法のタイミングを示したタイミングチャートである。
【図９】本第３の実施形態における列間引き読み出し方法のタイミングを示したタイミングチャートである。
【図１０】本発明の第３の実施形態のイメージセンサにおけるデジタル信号の読み出しに係る回路の接続の一例を示した回路接続図である。
【図１１】本発明の第３の実施形態における列間引き読み出し方法のＡＤ変換期間を説明する図である。
【発明を実施するための形態】
【００１７】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態によるイメージセンサ１の概略構成を示したブロック図である。図１において、イメージセンサ１は、画素アレイ１０２と、複数のスイッチ回路２０１と、複数のＡＤ変換回路３０１と、複数の加算回路４０１と、水平走査回路５０１と、垂直走査回路６０１と、タイミングジェネレータ７０１とから構成される。
【００１８】
タイミングジェネレータ７０１は、イメージセンサ１の駆動モードに応じて、スイッチ回路２０１、ＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１、および垂直走査回路６０１のそれぞれを駆動するための駆動信号を出力する。
【００１９】
垂直走査回路６０１は、タイミングジェネレータ７０１から入力された駆動信号に応じて、画素アレイ１０２に配置された単位画素１０１を行単位で駆動するための画素駆動信号を出力する。また、垂直走査回路６０１から出力する画素駆動信号には、単位画素１０１を列毎に駆動する行選択信号が含まれている。図１においては、行選択信号として、画素アレイ１０２の奇数列を選択する行選択信号線１００１および画素アレイ１０２の偶数列を選択する行選択信号線２００１を明示している。
【００２０】
画素アレイ１０２は、光電変換素子を含む複数の単位画素１０１が行方向および列方向の二次元に配置されている。単位画素１０１は、垂直走査回路６０１から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ１０２の行毎に、画素アレイ１０２の各列の垂直信号線１０３に出力する。また、単位画素１０１は、垂直走査回路６０１から入力された行選択信号線１００１および行選択信号線２００１に応じて、アナログ信号が画素アレイ１０２の奇数列および偶数列毎に垂直信号線１０３に出力されるように制御される。
【００２１】
ＡＤ変換回路３０１は、画素アレイ１０２の列毎にそれぞれ配置され、タイミングジェネレータ７０１からの駆動信号に応じて、スイッチ回路２０１を介して入力されたアナログ信号をデジタル信号に変換する。また、それぞれのＡＤ変換回路３０１は、イメージセンサ１の駆動モードに応じて、変換したデジタル信号を保持、または対応する加算回路４０１に出力する。
【００２２】
スイッチ回路２０１は、イメージセンサ１の駆動モードおよびタイミングジェネレータ７０１から入力された駆動信号に応じて、画素アレイ１０２の各列の垂直信号線１０３に出力されたアナログ信号のＡＤ変換回路３０１への出力を切り替える。また、１つのスイッチ回路２０１には、画素アレイ１０２の奇数列と偶数列との２本の垂直信号線１０３が接続され、画素アレイ１０２の奇数列と偶数列とに対応した２個のＡＤ変換回路３０１へのアナログ信号の出力を切り替える。なお、図１においては、画素アレイ１０２の奇数列と偶数列とを組とした構成を示している。
【００２３】
加算回路４０１は、画素アレイ１０２の奇数列と偶数列とを組としたＡＤ変換回路３０１の組毎にそれぞれ１つずつ配置され、タイミングジェネレータ７０１から入力された駆動信号に応じて、２つのＡＤ変換回路３０１から入力されたデジタル信号を加算し、加算したデジタル信号を保持する。
【００２４】
水平走査回路５０１は、イメージセンサ１の駆動モードに応じて、画素アレイ１０２の奇数列と偶数列とを１組としたＡＤ変換回路３０１または加算回路４０１に保持されたデジタル信号を、イメージセンサ１の出力信号として水平信号線８０１に出力する。
【００２５】
ここで、図２を参照してイメージセンサ１のより詳細な構成について説明する。図２は、本第１の実施形態のイメージセンサ１におけるデジタル信号の読み出しに係る回路の接続の一例を示した回路接続図である。図２は、図１に示したイメージセンサ１の内、画素アレイ１０２の奇数列と偶数列とを組とした場合において、１つの組の回路接続図を示している。図２において、単位画素１０１ａおよびＡＤ変換回路３０１ａは、図１に示した画素アレイ１０２の奇数列に配置された画素１０１およびＡＤ変換回路３０１を示し、単位画素１０１ｂおよびＡＤ変換回路３０１ｂは、図１に示した画素アレイ１０２の偶数列に配置された画素１０１およびＡＤ変換回路３０１を示している。また、図２において、スイッチＳＷ１〜スイッチＳＷ６は、信号線の接続または切断の切り替えを行う信号線接続用のスイッチである。スイッチＳＷ１〜スイッチＳＷ６は、タイミングジェネレータ７０１から入力された駆動信号に応じて、スイッチＳＷ１〜スイッチＳＷ６のそれぞれのＯＮまたはＯＦＦが制御される。なお、図２では、スイッチＳＷ１〜スイッチＳＷ６がＯＮしているときに信号線が接続された状態となり、スイッチＳＷ１〜スイッチＳＷ６がＯＦＦしているときに信号線が切断された状態となる一例を示している。
【００２６】
スイッチ回路２０１は、スイッチＳＷ１〜スイッチＳＷ４から構成される。スイッチ回路２０１は、スイッチＳＷ１〜スイッチＳＷ４のＯＮまたはＯＦＦによって、垂直信号線１０３の接続を切り替え、単位画素１０１ａおよび単位画素１０１ｂのそれぞれから出力されたアナログ信号を、ＡＤ変換回路３０１ａまたはＡＤ変換回路３０１ｂの一方、またはＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂの両方に出力するように制御する。例えば、スイッチＳＷ１およびスイッチＳＷ４をＯＮとし、スイッチＳＷ２およびスイッチＳＷ３をＯＦＦとした場合、単位画素１０１ａから出力されたアナログ信号はＡＤ変換回路３０１ａに出力され、単位画素１０１ｂから出力されたアナログ信号はＡＤ変換回路３０１ｂにそれぞれ出力される。また、スイッチＳＷ１およびスイッチＳＷ２をＯＮとし、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦとした場合、単位画素１０１ａから出力されたアナログ信号はＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂの両方に出力され、単位画素１０１ｂから出力されたアナログ信号はいずれのＡＤ変換回路３０１にも出力されない。
【００２７】
ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂによって変換されたデジタル信号は、信号線の接続または切断を行う複数のスイッチＳＷ５および複数のスイッチＳＷ６のＯＮまたはＯＦＦによって、加算回路４０１または水平信号線８０１のいずれか一方に出力されるように制御される。
【００２８】
＜第１の読み出し方法＞
次に、イメージセンサの読み出し方法について説明する。図３は、本第１の実施形態のイメージセンサ１における第１の読み出し方法のタイミングを示したタイミングチャートである。なお、以下の説明においては、図２に示した画素アレイ１０２の奇数列と偶数列とを組とした構成における読み出し方法の例を説明する。
【００２９】
本第１の読み出し方法による読み出し制御は、タイミングジェネレータ７０１からスイッチ回路２０１、ＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１、および垂直走査回路６０１のそれぞれに出力される駆動信号によって制御される。なお、本第１の読み出し方法の説明では、タイミングジェネレータ７０１から出力されるスイッチ回路２０１（スイッチＳＷ１〜スイッチＳＷ４）の駆動信号およびスイッチＳＷ５、スイッチＳＷ６の駆動信号を用いて説明する。また、単位画素１０１の読み出しについては、タイミングジェネレータ７０１から出力される駆動信号に応じて垂直走査回路６０１から出力される、単位画素１０１を駆動するための画素駆動信号の詳細は省略し、行選択信号線１００１、行選択信号線２００１が“Ｈ”レベルとなったときに、対応する単位画素１０１から垂直信号線１０３にアナログ信号が読み出されるものとして説明する。また、タイミングジェネレータ７０１から出力されるＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１を駆動するための駆動信号は省略し、ＡＤ変換回路３０１、加算回路４０１は常に動作し、水平走査回路５０１は適宜動作するものとして説明する。
【００３０】
まず、画素信号読み出し期間Ｔ１において、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１および行選択信号線２００１を同時に“Ｈ”レベルとする。これにより、単位画素１０１ａ、単位画素１０１ｂのアナログ信号がそれぞれの垂直信号線１０３に読み出される。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ４をＯＮ、スイッチＳＷ２およびスイッチＳＷ３をＯＦＦとする。これにより、単位画素１０１ａから出力されたアナログ信号がＡＤ変換回路３０１ａに、単位画素１０１ｂから出力されたアナログ信号がＡＤ変換回路３０１ｂに、それぞれ出力される。
【００３１】
続いて、ＡＤ変換期間Ｔ２において、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、それぞれ入力されたアナログ信号をｎビットのデジタル信号に変換する。
【００３２】
続いて、水平信号読み出し期間Ｔ３において、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１および行選択信号線２００１を同時に“Ｌ”レベルとする。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ４をＯＦＦとし、スイッチＳＷ５をＯＮとし、スイッチＳＷ６はＯＦＦのままとする。これにより、水平走査回路５０１が、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号を、イメージセンサ１の出力信号として順次、水平信号線８０１に出力する。
【００３３】
上記に述べたとおり、本第１の読み出し方法によれば、画素アレイ１０２の各列の単位画素１０１から読み出されたアナログ信号を、画素アレイ１０２の各列に配置されたＡＤ変換回路３０１によってデジタル信号に変換し、イメージセンサ１の出力信号として水平信号線８０１に出力することができる。これにより、本第１の読み出し方法では、従来のイメージセンサと同様の分解能である出力信号を得ることができる。
【００３４】
＜第２の読み出し方法＞
次に、イメージセンサの別の読み出し方法について説明する。図４は、本第１の実施形態のイメージセンサ１における第２の読み出し方法のタイミングを示したタイミングチャートである。なお、本第２の読み出し方法においても、図３に示した第１の読み出し方法と同様に、図２に示した画素アレイ１０２の奇数列と偶数列とを組とした構成における読み出し方法の例を説明する。また、図４に示した各信号やイメージセンサ１内の各構成要素の動作状態も、図３に示した第１の読み出し方法と同様である。
【００３５】
まず、画素信号読み出し期間Ｔ１ａにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１を“Ｈ”レベルとする。これにより、単位画素１０１ａのアナログ信号が垂直信号線１０３に読み出される。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ２をＯＮ、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦとする。これにより、単位画素１０１ａから出力されたアナログ信号がＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとの両方に出力される。
【００３６】
続いて、ＡＤ変換期間Ｔ２ａにおいて、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力された単位画素１０１ａのアナログ信号をデジタル信号に変換する。ここで、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されるデジタル信号は、それぞれｎビットのデジタル信号である。
【００３７】
続いて、水平信号読み出し期間Ｔ３ａにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１を“Ｌ”レベルとする。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ２をＯＦＦとし、スイッチＳＷ６をＯＮとし、スイッチＳＷ５はＯＦＦのままとする。これにより、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号は、加算回路４０１に入力され、加算回路４０１によって加算されたｍビット（ｍ＞ｎ）のデジタル信号が加算回路４０１から出力される。そして、水平走査回路５０１が、加算回路４０１から出力されたｍビットのデジタル信号を、イメージセンサ１の単位画素１０１ａの出力信号として水平信号線８０１に出力する。
【００３８】
続いて、画素信号読み出し期間Ｔ１ｂにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線２００１を“Ｈ”レベルとする。これにより、単位画素１０１ｂのアナログ信号が垂直信号線１０３に読み出される。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ２をＯＦＦ、スイッチＳＷ３およびスイッチＳＷ４をＯＮとする。これにより、単位画素１０１ｂから出力されたアナログ信号がＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとの両方に出力される。
【００３９】
続いて、ＡＤ変換期間Ｔ２ｂにおいて、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力された単位画素１０１ｂのアナログ信号をデジタル信号に変換する。なお、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されるデジタル信号は、ＡＤ変換期間Ｔ２ａにおける単位画素１０１ａのデジタル信号と同様に、それぞれｎビットのデジタル信号である。
【００４０】
続いて、水平信号読み出し期間Ｔ３ｂにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線２００１を“Ｌ”レベルとする。また、タイミングジェネレータ７０１は、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦとし、スイッチＳＷ６をＯＮとし、スイッチＳＷ５はＯＦＦのままとする。これにより、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号は、加算回路４０１に入力され、加算回路４０１によって加算されたｍビット（ｍ＞ｎ）のデジタル信号が加算回路４０１から出力される。そして、水平走査回路５０１が、加算回路４０１から出力されたｍビットのデジタル信号を、イメージセンサ１の単位画素１０１ｂの出力信号として水平信号線８０１に出力する。
【００４１】
上記に述べたとおり、本第２の読み出し方法によれば、画素アレイ１０２の各列の単位画素１０１から読み出されたアナログ信号を、画素アレイ１０２の各列に配置されたＡＤ変換回路３０１によってデジタル信号に変換した後に、加算回路４０１によって加算することができる。そして、加算回路４０１によって加算したデジタル信号を、イメージセンサ１の出力信号として水平信号線８０１に出力することができる。これにより、本第２の読み出し方法では、従来のイメージセンサが出力する出力信号よりも、高い分解能の出力信号を得ることができる。
【００４２】
上記に述べたとおり、本第１の実施形態によれば、画素アレイの各列に複数のＡＤ変換回路を配置することなく、１つの画素のアナログ信号に対して複数のＡＤ変換回路を用いてＡＤ変換を行うことができる。また、画素アレイの各列に高い分解能のＡＤ変換回路を配置することなく、１個のＡＤ変換回路で得られるｎビットのデジタル信号からｍビットのデジタル信号へ変換することができ、イメージセンサが出力する単位画素の出力信号の分解能を高めることができる。これにより、イメージセンサからの出力信号に基づいて得られる最終的な画像の画質を向上させることができる。
【００４３】
例えば、ＡＤ変換回路３０１の分解能が８ビットである場合、加算回路４０１によって２つのＡＤ変換結果を加算することにより、加算されたデジタル信号は９ビットとなる。すなわち、ＡＤ変換回路３０１の分解能よりも１ビット分高い分解能のデジタル信号を得ることができる。
【００４４】
なお、本第１の実施形態においては、画素アレイの１列おきに単位画素の読み出しを行い、２つのＡＤ変換結果を加算する例を示したが、画素アレイにおける列毎の単位画素の読み出し方法は、本第１の実施形態の構成のみに限定されるものではなく、任意の数のＡＤ変換回路のＡＤ変換結果を加算する構成とすることもできる。例えば、３列おきに単位画素の読み出しを行い、４つのＡＤ変換結果を加算する構成とした場合には、１つのＡＤ変換回路の分解能よりも２ビット分高い分解能のデジタル信号を得ることができる。
【００４５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図５は、本第２の実施形態によるイメージセンサ２の概略構成を示したブロック図である。図５において、イメージセンサ２は、画素アレイ１０２と、複数の保持回路９０１と、複数のスイッチ回路２０１と、複数のＡＤ変換回路３０１と、複数の加算回路４０１と、水平走査回路５０１と、垂直走査回路６０２と、タイミングジェネレータ７０２とから構成される。
【００４６】
なお、本第２の実施形態のイメージセンサ２と第１の実施形態のイメージセンサ１との構成の違いは、第１の実施形態のイメージセンサ１において画素アレイ１０２の奇数列と偶数列とを組とした組毎の画素アレイ１０２とスイッチ回路２０１との間に、それぞれ保持回路９０１を備えたことである。また、上記構成の違いにより、第１の実施形態のイメージセンサ１に備えたタイミングジェネレータ７０１に代わり、タイミングジェネレータ７０１に対して保持回路９０１の制御が追加されたタイミングジェネレータ７０２に変更される。また、本第２の実施形態では、第１の実施形態のイメージセンサ１に備えた垂直走査回路６０１に代わり、垂直走査回路６０２を備える。
【００４７】
なお、本第２の実施形態のイメージセンサ２と第１の実施形態のイメージセンサ１とにおいて、同様の動作をする構成要素については、同一の符号を付与して説明を省略する。
【００４８】
タイミングジェネレータ７０２は、イメージセンサ２の駆動モードに応じて、保持回路９０１、スイッチ回路２０１、ＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１、および垂直走査回路６０２のそれぞれを駆動するための駆動信号を出力する。
【００４９】
垂直走査回路６０２は、第１の実施形態の垂直走査回路６０１と同様に、タイミングジェネレータ７０２から入力された駆動信号に応じて、画素アレイ１０２に配置された単位画素１０１を行単位で駆動するための画素駆動信号を出力する。なお、第１の実施形態の垂直走査回路６０１から出力する画素駆動信号には、画素アレイ１０２内の単位画素１０１を奇数列または偶数列毎に駆動する行選択信号が含まれていたが、垂直走査回路６０２では、画素アレイ１０２内の単位画素１０１の列に関係なく単位画素１０１を駆動する、共通の行選択信号が含まれている。図５においては、行選択信号として、行選択信号線３００１を明示している。
【００５０】
保持回路９０１は、イメージセンサ２の駆動モードおよびタイミングジェネレータ７０２から入力された駆動信号に応じて、画素アレイ１０２の各列の垂直信号線１０３に出力されたアナログ信号を列毎に一旦保持する。そして、保持回路９０１は、タイミングジェネレータ７０２から入力された駆動信号に応じて、保持したアナログ信号を対応したスイッチ回路２０１に出力する。なお、１つの保持回路９０１には、画素アレイ１０２の奇数列と偶数列との２本の垂直信号線１０３が入力され、入力された垂直信号線１０３毎にアナログ信号を保持する。なお、図５においては、画素アレイ１０２の奇数列と偶数列とを組とした構成を示している。
【００５１】
ここで、図６を参照してイメージセンサ２のより詳細な構成について説明する。図６は、本第２の実施形態のイメージセンサ２におけるデジタル信号の読み出しに係る回路の接続の一例を示した回路接続図である。図６は、図５に示したイメージセンサ２の内、画素アレイ１０２の奇数列と偶数列とを組とした場合において、１つの組の回路接続図を示している。図６において、単位画素１０１ａおよびＡＤ変換回路３０１ａは、図５に示した画素アレイ１０２の奇数列に配置された画素１０１およびＡＤ変換回路３０１を示し、単位画素１０１ｂおよびＡＤ変換回路３０１ｂは、図５に示した画素アレイ１０２の偶数列に配置された画素１０１およびＡＤ変換回路３０１を示している。また、図６において、スイッチＳＷ１〜スイッチＳＷ９は、信号線の接続または切断の切り替えを行う信号線接続用のスイッチである。スイッチＳＷ１〜スイッチＳＷ９は、タイミングジェネレータ７０２から入力された駆動信号に応じて、スイッチＳＷ１〜スイッチＳＷ９のそれぞれのＯＮまたはＯＦＦが制御される。なお、図６では、スイッチＳＷ１〜スイッチＳＷ９がＯＮしているときに信号線が接続された状態となり、スイッチＳＷ１〜スイッチＳＷ９がＯＦＦしているときに信号線が切断された状態となる一例を示している。
【００５２】
保持回路９０１は、スイッチＳＷ７〜スイッチＳＷ９、垂直信号線１０３のアナログ信号を保持するキャパシタＣ１およびキャパシタＣ２から構成される。保持回路９０１は、スイッチＳＷ７〜スイッチＳＷ８のＯＮまたはＯＦＦによって、単位画素１０１ａおよび単位画素１０１ｂのそれぞれから出力されたアナログ信号のキャパシタＣ１またはキャパシタＣ２への保持と、キャパシタＣ１またはキャパシタＣ２に保持したアナログ信号のスイッチ回路２０１への出力とを切り替える。例えば、スイッチＳＷ７をＯＮ、スイッチＳＷ８およびスイッチＳＷ９をＯＦＦとして、単位画素１０１ａおよび単位画素１０１ｂのそれぞれから出力されたアナログ信号を、キャパシタＣ１およびキャパシタＣ２のそれぞれに入力する。その後、スイッチＳＷ７をＯＦＦ、スイッチＳＷ８およびスイッチＳＷ９をＯＦＦのままとして、入力されたそれぞれのアナログ信号をキャパシタＣ１およびキャパシタＣ２のそれぞれに保持させる。また、スイッチＳＷ７をＯＦＦのままとし、スイッチＳＷ８またはスイッチＳＷ９をＯＮとすることにより、キャパシタＣ１またはキャパシタＣ２に保持したアナログ信号をスイッチ回路２０１に出力させる。
【００５３】
＜第１の読み出し方法＞
次に、イメージセンサの読み出し方法について説明する。図７は、本第２の実施形態のイメージセンサ２における第１の読み出し方法のタイミングを示したタイミングチャートである。なお、以下の説明においては、図６に示した画素アレイ１０２の奇数列と偶数列とを組とした構成における読み出し方法の例を説明する。
【００５４】
本第１の読み出し方法による読み出し制御は、タイミングジェネレータ７０２から保持回路９０１、スイッチ回路２０１、ＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１、および垂直走査回路６０２のそれぞれに出力される駆動信号によって制御される。なお、本第１の読み出し方法の説明では、タイミングジェネレータ７０２から出力される保持回路９０１（スイッチＳＷ７〜スイッチＳＷ９）の駆動信号、スイッチ回路２０１（スイッチＳＷ１〜スイッチＳＷ４）の駆動信号およびスイッチＳＷ５、スイッチＳＷ６の駆動信号を用いて説明する。また、単位画素１０１の読み出しについては、タイミングジェネレータ７０２から出力される駆動信号に応じて垂直走査回路６０２から出力される、単位画素１０１を駆動するための画素駆動信号の詳細は省略し、単位画素１０１は行選択信号線３００１が“Ｈ”レベルとなったときに、対応する単位画素１０１から垂直信号線１０３にアナログ信号が読み出されるものとして説明する。また、タイミングジェネレータ７０２から出力されるＡＤ変換回路３０１、加算回路４０１、水平走査回路５０１を駆動するための駆動信号は省略し、ＡＤ変換回路３０１、加算回路４０１は常に動作し、水平走査回路５０１は適宜動作するものとして説明する。
【００５５】
まず、画素信号読み出し期間Ｔ１において、タイミングジェネレータ７０２は、垂直走査回路６０２への駆動信号によって、行選択信号線３００１を“Ｈ”レベルとする。また、タイミングジェネレータ７０２は、スイッチＳＷ７をＯＮ、スイッチＳＷ８およびスイッチＳＷ９をＯＦＦとする。これにより、単位画素１０１ａ、単位画素１０１ｂのアナログ信号がそれぞれの垂直信号線１０３に読み出され、垂直信号線１０３に出力されたアナログ信号が、それぞれキャパシタＣ１およびキャパシタＣ２に入力される。
【００５６】
続いて、ＡＤ変換期間Ｔ２において、タイミングジェネレータ７０２は、スイッチＳＷ７をＯＦＦにすると同時に、垂直走査回路６０２への駆動信号によって、行選択信号線３００１を“Ｌ”レベルとする。これにより、入力されたアナログ信号が、キャパシタＣ１およびキャパシタＣ２のそれぞれに保持される。また、同時に、タイミングジェネレータ７０２は、スイッチＳＷ８およびスイッチＳＷ９をＯＮ、スイッチＳＷ１およびスイッチＳＷ４をＯＮ、スイッチＳＷ２およびスイッチＳＷ３をＯＦＦとする。これにより、キャパシタＣ１に保持された単位画素１０１ａのアナログ信号がＡＤ変換回路３０１ａに、キャパシタＣ２に保持された単位画素１０１ｂのアナログ信号がＡＤ変換回路３０１ｂに、それぞれ出力される。そして、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、それぞれ入力されたアナログ信号をｎビットのデジタル信号に変換する。
【００５７】
続いて、水平信号読み出し期間Ｔ３において、タイミングジェネレータ７０２は、スイッチＳＷ１およびスイッチＳＷ４をＯＦＦ、スイッチＳＷ８およびスイッチＳＷ９をＯＦＦとし、スイッチＳＷ５をＯＮとし、スイッチＳＷ６はＯＦＦのままとする。これにより、水平走査回路５０１が、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号を、イメージセンサ２の出力信号として順次、水平信号線８０１に出力する。
【００５８】
上記に述べたとおり、本第１の読み出し方法によれば、画素アレイ１０２の各列の単位画素１０１から読み出されたアナログ信号を、画素アレイ１０２の各列に配置されたＡＤ変換回路３０１によってデジタル信号に変換し、イメージセンサ２の出力信号として水平信号線８０１に出力することができる。これにより、本第１の読み出し方法では、従来のイメージセンサと同様の分解能である出力信号を得ることができる。
【００５９】
＜第２の読み出し方法＞
次に、イメージセンサの別の読み出し方法について説明する。図８は、本第２の実施形態のイメージセンサ２における第２の読み出し方法のタイミングを示したタイミングチャートである。なお、本第２の読み出し方法においても、図７に示した第１の読み出し方法と同様に、図６に示した画素アレイ１０２の奇数列と偶数列とを組とした構成における読み出し方法の例を説明する。また、図８に示した各信号やイメージセンサ２内の各構成要素の動作状態も、図７に示した第１の読み出し方法と同様である。
【００６０】
まず、画素信号読み出し期間Ｔ１ａにおいて、タイミングジェネレータ７０２は、垂直走査回路６０２への駆動信号によって、行選択信号線３００１を“Ｈ”レベルとする。また、タイミングジェネレータ７０２は、スイッチＳＷ７をＯＮ、スイッチＳＷ８およびスイッチＳＷ９をＯＦＦとする。これにより、単位画素１０１ａ、単位画素１０１ｂのアナログ信号がそれぞれの垂直信号線１０３に読み出され、垂直信号線１０３に出力されたアナログ信号が、それぞれキャパシタＣ１およびキャパシタＣ２に入力される。
【００６１】
続いて、ＡＤ変換期間Ｔ２ａにおいて、タイミングジェネレータ７０２は、スイッチＳＷ７をＯＦＦにすると同時に、垂直走査回路６０２への駆動信号によって、行選択信号線３００１を“Ｌ”レベルとする。これにより、入力されたアナログ信号が、キャパシタＣ１およびキャパシタＣ２のそれぞれに保持される。また、同時に、タイミングジェネレータ７０２は、スイッチＳＷ８をＯＮ、スイッチＳＷ１およびスイッチＳＷ２をＯＮ、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦとする。これにより、キャパシタＣ１に保持された単位画素１０１ａのアナログ信号がＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとの両方に出力される。そして、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力された単位画素１０１ａのアナログ信号をデジタル信号に変換する。ここで、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されるデジタル信号は、それぞれｎビットのデジタル信号である。
【００６２】
続いて、水平信号読み出し期間Ｔ３ａにおいて、タイミングジェネレータ７０２は、スイッチＳＷ１およびスイッチＳＷ２をＯＦＦ、スイッチＳＷ８をＯＦＦとし、スイッチＳＷ６をＯＮとし、スイッチＳＷ５はＯＦＦのままとする。これにより、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号は、加算回路４０１に入力され、加算回路４０１によって加算されたｍビット（ｍ＞ｎ）のデジタル信号が加算回路４０１から出力される。そして、水平走査回路５０１が、加算回路４０１から出力されたｍビットのデジタル信号を、イメージセンサ２の単位画素１０１ａの出力信号として水平信号線８０１に出力する。
【００６３】
続いて、ＡＤ変換期間Ｔ２ｂにおいて、タイミングジェネレータ７０２は、タイミングジェネレータ７０２は、スイッチＳＷ９をＯＮ、スイッチＳＷ１およびスイッチＳＷ２をＯＦＦ、スイッチＳＷ３およびスイッチＳＷ４をＯＮとする。これにより、キャパシタＣ１に保持された単位画素１０１ｂのアナログ信号がＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとの両方に出力される。そして、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力された単位画素１０１ｂのアナログ信号をデジタル信号に変換する。なお、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されるデジタル信号は、ＡＤ変換期間Ｔ２ａにおける単位画素１０１ａのデジタル信号と同様に、それぞれｎビットのデジタル信号である。
【００６４】
続いて、水平信号読み出し期間Ｔ３ｂにおいて、タイミングジェネレータ７０２は、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦ、スイッチＳＷ９をＯＦＦとし、スイッチＳＷ６をＯＮとし、スイッチＳＷ５はＯＦＦのままとする。これにより、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号は、加算回路４０１に入力され、加算回路４０１によって加算されたｍビット（ｍ＞ｎ）のデジタル信号が加算回路４０１から出力される。そして、水平走査回路５０１が、加算回路４０１から出力されたｍビットのデジタル信号を、イメージセンサ２の単位画素１０１ｂの出力信号として水平信号線８０１に出力する。
【００６５】
上記に述べたとおり、本第２の読み出し方法によれば、図４に示した第１の実施形態の第２の読み出し方法と同様に、従来のイメージセンサが出力する出力信号よりも、高い分解能の出力信号を得ることができる。
【００６６】
上記に述べたとおり、本第２の実施形態によれば、第１の実施形態と同様に、画素アレイの各列に複数のＡＤ変換回路を配置することなく、１つの画素のアナログ信号に対して複数のＡＤ変換回路を用いてＡＤ変換を行うことができる。また、画素アレイの各列に高い分解能のＡＤ変換回路を配置することなく、１個のＡＤ変換回路で得られるｎビットのデジタル信号からｍビットのデジタル信号へ変換することができ、イメージセンサ１が出力する単位画素の出力信号の分解能を高めることができる。これにより、イメージセンサからの出力信号に基づいて得られる最終的な画像の画質を向上させることができる。
【００６７】
さらに、本第２の実施形態によれば、保持回路を備えたことにより、１行単位画素の駆動に係る行選択信号を１本の信号線とすることができる。これにより、画素アレイに配線する行選択信号線の数を削減することができる。
【００６８】
また、本第２の実施形態によれば、１本の行選択信号によって、１行の単位画素のアナログ信号の読み出しを同時に行うことができる。これにより、イメージセンサから必要な数の単位画素の出力信号を得るまでに係る時間を短縮することができる。
【００６９】
なお、本第２の実施形態においては、画素アレイの２列の単位画素の読み出しを同時に行い、２つのＡＤ変換結果を加算する例を示したが、加算する画素アレイの列の数は、本第２の実施形態の構成のみに限定されるものではなく、任意の数のＡＤ変換回路のＡＤ変換結果を加算する構成とすることもできる。例えば、４列同時に単位画素の読み出しを行い、４つのＡＤ変換結果を加算する構成とすることもできる。
【００７０】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。なお、本第３の実施形態におけるイメージセンサの構成は、図１および図２に示した第１の実施形態のイメージセンサ１と同様の構成である。従って、第３の実施形態のイメージセンサの構成に関しての説明を省略する。以下に説明する本第３の実施形態におけるイメージセンサの動作に関しては、図１および図２に示した第１の実施形態のイメージセンサ１の動作によって説明することができるため、図１および図２を参照して説明を行う。ただし、タイミングジェネレータ７０１の動作は、図１および図２に示した第１の実施形態のイメージセンサ１と異なる動作をする場合もある。このタイミングジェネレータ７０１の動作の違いについては、後述する。
【００７１】
＜列間引き読み出し方法＞
まず、本第３の実施形態のイメージセンサ１において、図１および図２に示した第１の実施形態のイメージセンサ１の動作によって説明することができる読み出し方法について説明する。本第３の実施形態における読み出し方法は、イメージセンサ１において、画素アレイ１０２の列方向の単位画素１０１を間引いて読み出す列間引き読み出しである。図９は、本第３の実施形態における列間引き読み出し方法のタイミングを示したタイミングチャートである。なお、図９に示した列間引き読み出し方法においては、図１に示したイメージセンサ１における画素アレイ１０２の偶数列の単位画素１０１の読み出しを間引き、すなわち、奇数列の単位画素１０１のみを読み出す１／２列間引きの読み出し方法の例を説明する。また、図９に示した各信号やイメージセンサ１内の各構成要素の動作状態は、図３及び図４に示した第１の実施形態第１の読み出し方法と同様である。
【００７２】
まず、画素信号読み出し期間Ｔ１ａにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１を“Ｈ”レベルとする。これにより、単位画素１０１ａのアナログ信号が垂直信号線１０３に読み出される。なお、このとき、行選択信号線２００１を“Ｌ”レベルとし、画素アレイ１０２の偶数列の選択を行わないようにする。これにより、偶数列の単位画素１０１ｂのアナログ信号を垂直信号線１０３に読み出されない。すなわち、偶数列の単位画素１０１の間引きを行っている。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ２をＯＮ、スイッチＳＷ３およびスイッチＳＷ４をＯＦＦとする。これにより、単位画素１０１ａから出力されたアナログ信号がＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとの両方に出力される。
【００７３】
続いて、ＡＤ変換期間Ｔ２ａにおいて、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力された単位画素１０１ａのアナログ信号をｎビットのデジタル信号に変換する。
【００７４】
続いて、水平信号読み出し期間Ｔ３ａにおいて、タイミングジェネレータ７０１は、垂直走査回路６０１への駆動信号によって、行選択信号線１００１を“Ｌ”レベルとする。また、タイミングジェネレータ７０１は、スイッチＳＷ１およびスイッチＳＷ２をＯＦＦとし、スイッチＳＷ６をＯＮとし、スイッチＳＷ５はＯＦＦのままとする。これにより、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから出力されたｎビットのデジタル信号は、加算回路４０１に入力され、加算回路４０１によって加算されたｍビット（ｍ＞ｎ）のデジタル信号が加算回路４０１から出力される。そして、水平走査回路５０１が、加算回路４０１から出力されたｍビットのデジタル信号を、イメージセンサ１の単位画素１０１ａの出力信号として水平信号線８０１に出力する。
【００７５】
上記に述べたとおり、本列間引き読み出し方法によれば、画素アレイ１０２の奇数列に配置された単位画素１０１である単位画素１０１ａのアナログ信号の読み出しを行い、偶数列に配置された単位画素１０１である単位画素１０１ｂのアナログ信号の読み出しを行わない。これにより、読み出しを行う単位画素１０１の列を１／２に間引いた列間引き読み出しを行うことができる。なお、本列間引き読み出し方法において、列間引き読み出しに係る読み出し時間は、従来のイメージセンサにおける列間引き読み出しに係る読み出し時間と同様である。このように、本列間引き読み出し方法では、従来のイメージセンサと同様の時間で列間引き読み出しを行うことができる。
【００７６】
さらに、本列間引き読み出し方法では、画素アレイ１０２の奇数列に配置された単位画素１０１ａから読み出されたアナログ信号を、画素アレイ１０２の奇数列に配置されたＡＤ変換回路３０１ａによってデジタル信号に変換するのと同時に、画素アレイ１０２の偶数列に配置されたＡＤ変換回路３０１ｂによってもデジタル信号に変換することができる。そして、２つのＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂによってそれぞれ変換されたデジタル信号を、加算回路４０１によって加算し、加算したデジタル信号を、イメージセンサ１の出力信号として水平信号線８０１に出力することができる。これにより、本列間引き読み出し方法では、従来のイメージセンサによる列間引き読み出しにおいて使用されていなかった、間引きを行う画素アレイ１０２の列に配置されたＡＤ変換回路３０１ｂを使用することによって、従来のイメージセンサによる列間引き読み出しで出力する出力信号よりも、高い分解能の出力信号を得ることができる。
【００７７】
＜短縮列間引き読み出し方法＞
また、本列間引き読み出し方法においては、従来のイメージセンサによる列間引き読み出しと同様の分解能の出力信号を出力する際には、イメージセンサ１による列間引き読み出しに係る読み出し時間を短縮することができる。
【００７８】
以下、図１０および図１１を参照して、読み出し時間を短縮した列間引き読み出し（以下、「短縮列間引き読み出し」という）について説明する。図１０は、本第３の実施形態のイメージセンサにおけるデジタル信号の短縮列間引き読み出しに係る回路の接続の一例を示した回路接続図である。なお、上述のように、本第３の実施形態におけるイメージセンサの構成は、図１に示した第１の実施形態のイメージセンサ１と同様の構成であるため、図１０に示した回路接続図も、図２に示した第１の実施形態の回路接続図と同様の構成である。従って、図１０では、図２と同一の符号を付与して、回路の構成に関しての説明を省略する。
【００７９】
本短縮列間引き読み出しでは、図２に示した第１の実施形態の回路接続図において、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂが、入力されたアナログ信号をそれぞれｎビットのデジタル信号に変換していたのに対して、図１０に示したように、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂは、入力されたアナログ信号をそれぞれｊビット（ｊ＜ｎ）の分解能を持ったデジタル信号に変換して加算回路４０１に入力する。そして、加算回路４０１は、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂから入力された２つのｊビットの分解能を持ったデジタル信号を加算し、ｎビットの分解能を持ったデジタル信号とする。
【００８０】
ここで、図１１を参照して、ＡＤ変換回路３０１によってｎビットの分解能を持ったデジタル信号を出力する場合と、ｊビットの分解能を持ったデジタル信号を出力する場合とにおけるＡＤ変換期間の違いについて説明する。図１１は、本第３の実施形態における列間引き読み出し方法と短縮列間引き読み出し方法とのＡＤ変換期間の違いを説明する図である。
【００８１】
一般に、ＡＤ変換回路は、出力するデジタル信号の分機能を高くするに従って、ＡＤ変換を行うための期間（時間）が長くなる。従って、ＡＤ変換回路３０１が出力するデジタル信号の分解能がｎビットよりも低いｊビットの分解能である場合には、ＡＤ変換を行うための期間（時間）を短くすることができる。例えば、ＡＤ変換回路３０１における変換方式が、入力されたアナログ信号を、上位ビットから順次デジタル信号に変換するパイプラインＡＤ方式であれば、（ｎ−ｊ）ビット分の変換に係る時間を短くすることができる。
【００８２】
このような考え方に基づいて、本短縮列間引き読み出しにおいては、図１１に示すように、ＡＤ変換回路３０１によってｎビットの分解能を持ったデジタル信号を出力するためのＡＤ変換期間Ｔ２ｎを、ｊビットの分解能を持ったデジタル信号を出力するためのＡＤ変換期間Ｔ２ｊに短縮する。これにより、図９に示した列間引き読み出し方法のタイミングチャートにおける、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂによるＡＤ変換期間Ｔ２ａを短縮することができる。従って、本短縮列間引き読み出しにおいては、図９に示した列間引き読み出し方法における読み出し時間を、Ｔ２ｎ−Ｔ２ｊ（Ｔ２ｎ＞Ｔ２ｊ）だけ短縮することができる。
【００８３】
本第３の実施形態においては、ＡＤ変換回路３０１によるＡＤ変換期間Ｔ２ａは、タイミングジェネレータ７０１によって制御することができる。タイミングジェネレータ７０１は、ＡＤ変換回路３０１を駆動するための駆動信号としてＡＤ変換期間Ｔ２ａを決定する駆動信号も出力している。本短縮列間引き読み出しにおいては、タイミングジェネレータ７０１が、短縮したＡＤ変換期間Ｔ２ａの駆動信号をＡＤ変換回路３０１に出力することによって、ＡＤ変換を行うための期間（時間）を短くする。
【００８４】
なお、本短縮列間引き読み出しを行うためにタイミングジェネレータ７０１から出力するＡＤ変換回路３０１の駆動信号、加算回路４０１によってデジタル信号を加算して得られる加算後のデジタル信号の分解能が、従来のイメージセンサによる列間引き読み出しと同様の分解能のデジタル信号を得られるＡＤ変換期間（時間）であることが望ましい。これは、本短縮列間引き読み出しにおいて、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂによって得られるｊビットの分解能のデジタル信号を、加算回路４０１で加算することによって、従来のイメージセンサによる列間引き読み出しと同様のｎビットの分解能のデジタル信号を得るためである。
【００８５】
ここで、ＡＤ変換回路３０１における分解能について説明する。例えば、イメージセンサ１の出力信号における所望のビット数が８ビットである場合、加算回路４０１によって２つのＡＤ変換結果を加算することにより、加算されたデジタル信号が８ビットとなればよいので、ＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとは、入力されたアナログ信号を、それぞれ７ビットのデジタル信号に変換すればよい。従って、１ビット分の変換に係る時間を短縮することができ、例えば、ＡＤ変換回路３０１における変換方式が、入力されたアナログ信号の電圧に応じた遅延時間で周回するパルスの位置の情報に応じたデジタル値を得る時間ＡＤ方式であれば、ＡＤ変換期間（時間）を１／２にすることができる。
【００８６】
但し、一般的にＡＤ変換回路の分解能は、ビット数のみで表されるものではなく、変換精度によっても表される。ビット数に関しては、上述のように、例えば、２つの７ビットのデジタル信号を加算回路４０１で加算することによって、８ビットのデジタル信号、つまり、２倍のビット数のデジタル信号を得ることができる。しかし、変換精度は、２つの７ビットのデジタル信号を加算回路４０１で加算することによって、２倍の変換精度とはならず、√２倍となる。従って、ＡＤ変換回路３０１ａおよびＡＤ変換回路３０１ｂによって得られるｊビットのデジタル信号を得るために、タイミングジェネレータ７０１が出力する駆動信号は、ビット数のみではなく、変換精度も考慮して、従来のイメージセンサによる列間引き読み出しと同様の分解能のデジタル信号を得られる駆動信号（例えば、ＡＤ変換期間（時間））であることが望ましい。
【００８７】
上記に述べたとおり、本短縮列間引き読み出し方法によれば、画素アレイ１０２の列を間引いて単位画素１０１のアナログ信号を読み出す列間引き読み出しにおいて、ＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとによるＡＤ変換期間を短縮してｊビットの分解能のデジタル信号を得ることができる。その後、加算回路４０１によって得られたデジタル信号を加算することによって、ｎビットの分解能のデジタル信号を得ることができる。これにより、イメージセンサ１が出力する出力信号の分解能を下げることなく、列間引き読み出しに係る読み出し時間を短縮し、より高速にイメージセンサ１の出力信号を読み出すことができる。
【００８８】
例えば、イメージセンサ１の出力信号における所望の分解能が８ビットである場合、加算回路４０１によって２つのＡＤ変換結果を加算することにより、加算されたデジタル信号が８ビットとなればよいので、ＡＤ変換回路３０１ａとＡＤ変換回路３０１ｂとは、入力されたアナログ信号を、それぞれ７ビットの分解能のデジタル信号に変換すればよい。従って、１ビット分の変換に係る時間を短縮することができる。
【００８９】
上記に述べたとおり、本第３の実施形態によれば、従来のイメージセンサによる列間引き読み出しにおいて使用されていなかった、間引きを行う列に配置されたＡＤ変換回路を使用することができる。また、イメージセンサにおける列間引き読み出しに係る読み出し時間を長くすることなく、また、画素アレイの各列に高い分解能のＡＤ変換回路を配置することや、画素アレイの各列に複数のＡＤ変換回路を配置することなく、列間引き読み出しにおけるイメージセンサの出力信号の分解能を高めることができる。これにより、イメージセンサの列間引き読み出しにおいても、イメージセンサからの出力信号に基づいて得られる最終的な画像の画質を向上させることができる。
【００９０】
さらに、本第３の実施形態では、イメージセンサによる列間引き読み出しにおける出力信号の分解能を下げることなく、列間引き読み出しに係る読み出し時間を短縮し、従来のイメージセンサと同様の分解能である出力信号を得ることができる。これにより、より高速にイメージセンサの出力信号を読み出すことができる。
【００９１】
なお、本第３の実施形態においては、画素アレイの１列おきに列間引き読み出しを行い、２つのＡＤ変換結果を加算する例を示したが、列間引き読み出しによって間引く列の数は、本第３の実施形態の構成のみに限定されるものではなく、任意の数の列を間引く列間引き読み出しを行い、間引きを行う列に配置されたＡＤ変換回路から出力される複数のＡＤ変換結果を加算する構成とすることもできる。例えば、３列おきの列間引き読み出しを行い、４つのＡＤ変換結果を加算する構成とした場合には、１つのＡＤ変換回路の分解能よりも２ビット分高い分解能のデジタル信号を得る、または２ビット分の変換に係る時間を短縮することによって、さらに高速にイメージセンサの出力信号を読み出すことができる。
【００９２】
上記に述べたとおり、本発明を実施するための形態によれば、画素アレイの各列に複数のＡＤ変換回路を配置することなく、１つの画素のアナログ信号に対して複数のＡＤ変換回路を用いてＡＤ変換を行うことができる。また、画素アレイの各列に高い分解能のＡＤ変換回路を配置することなく、１個のＡＤ変換回路で得られるデジタル信号の分解能よりも高い分解能のデジタル信号を得ることができる。これにより、冗長に回路規模を増大させることなく、高い分解能のＡＤ変換結果を得ることができ、イメージセンサからの出力信号に基づいて得られる最終的な画像の画質を向上させることができる。
【００９３】
また、本発明を実施するための形態によれば、従来のイメージセンサによる列間引き読み出しにおいて使用されていなかった、間引きを行う列に配置されたＡＤ変換回路を使用することによって、イメージセンサ内のＡＤ変換回路の利用効率を高めることができる。また、従来のイメージセンサによる列間引き読み出しで出力する出力信号よりも、高い分解能の出力信号を得ることができる。これにより、イメージセンサの列間引き読み出しにおいても、イメージセンサからの出力信号に基づいて得られる最終的な画像の画質を向上させることができる。
【００９４】
また、イメージセンサによる列間引き読み出しにおける出力信号の分解能を下げることなく、列間引き読み出しに係る読み出し時間を短縮することができる。これにより、所望の画質が従来のイメージセンサと同様である場合には、より高速にイメージセンサの出力信号を読み出すことによって、列間引き読み出し時のフレームレートを高めることができる。
【００９５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００９６】
１・・・イメージセンサ（固体撮像装置）
１０１，１０１ａ，１０１ｂ・・・単位画素（画素）
１０２・・・画素アレイ（画素アレイ部）
１０３・・・垂直信号線
２０１・・・スイッチ回路（スイッチ部）
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４・・・スイッチ
３０１，３０１ａ，３０１ｂ・・・ＡＤ変換回路
４０１・・・加算回路（加算部）
５０１・・・水平走査回路（行選択回路）
ＳＷ５，ＳＷ６・・・スイッチ（行選択回路）
６０１，６０２・・・垂直走査回路
７０１，７０２・・・タイミングジェネレータ
８０１・・・水平信号線
９０１・・・保持回路
Ｃ１・・・キャパシタ（第１の保持部）
Ｃ２・・・キャパシタ（第２の保持部）
ＳＷ７，ＳＷ８，ＳＷ９・・・スイッチ
１００１，２００１，３００１・・・行選択信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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