(57)【要約】【課題】  ＰＷＭ駆動等のオンオフ駆動により負荷に電流を供給するとともに、サンプルホールド動作により負荷に流れる電流を検出する電流検出回路において、サンプルホールド動作時に発生するスイッチングノイズの影響を受けることのない電流検出回路を提供する。【解決手段】  電流検出回路を構成するサンプルホールド回路は、スイッチ部を構成するＭＯＳＦＥＴが、電流検出される信号線上に互いに逆極性で直列に配置されるとともに、キャンセル部を構成するＭＯＳＦＥＴは、この信号線によりソース端子とドレイン端子が短絡されており、スイッチ部のオン動作時にサンプルし、スイッチ部のオフ動作時にホールドするサンプルホールド回路であって、キャンセル部を構成するＭＯＳＦＥＴは、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成する。【選択図】  図２
2011223711.tif 000002
【特許請求の範囲】
【請求項１】
負荷に接続されたスイッチング素子をパルス信号で駆動することで、前記負荷に電流が流れ、該電流を検出する電流検出回路であって、
前記負荷に流れる電流を電圧として検出する電流検出用抵抗器と、
前記電流検出用抵抗器の端子のうち、前記負荷に流れる電流に応じて電位が変化する側の端子と前記電流検出回路の出力との間の信号線上に、互いに逆極性で直列に配置されたＭＯＳＦＥＴで構成されるスイッチ部と、前記信号線によりソース端子とドレイン端子が短絡されたＭＯＳＦＥＴで構成されるキャンセル部とからなり、前記スイッチ部のオン動作時には、前記電流検出用抵抗器の両端電圧をサンプルし、前記スイッチ部のオフ動作時には、前記両端電圧をホールドするサンプルホールド回路と、
前記パルス信号に同期して、前記スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ駆動回路とを備え、
前記キャンセル部を構成するＭＯＳＦＥＴは、前記スイッチ部のオン動作時にオフ動作し、前記スイッチ部のオフ動作時にオン動作するように構成されていることを特徴とする電流検出回路。
【請求項２】
電流検出用抵抗器は、負荷に電流を供給する電源の高電位側からスイッチング素子または負荷のいずれかに至る経路のうち、前記電源の高電位側に配置されていることを特徴とする請求項１に記載の電流検出回路。
【請求項３】
ＭＯＳＦＥＴ駆動回路の電源は、電流検出用抵抗器の端子のうち、負荷に流れる電流に応じて電位が変化する側に接続されていることを特徴とする請求項２に記載の電流検出回路。
【請求項４】
スイッチ部およびキャンセル部の電流検出用抵抗器側に配置されたＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ駆動回路の電源は、前記電流検出用抵抗器の端子のうち、負荷に流れる電流に応じて電位が変化する側に接続され、
前記スイッチ部およびキャンセル部の電流検出回路の出力側に配置されたＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ駆動回路の電源は、前記負荷に電源を供給する電源の高電位側に接続されていることを特徴とする請求項２に記載の電流検出回路。
【請求項５】
スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴとＭＯＳＦＥＴ駆動回路は、モノリシックＩＣにより構成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の電流検出回路。
【請求項６】
パルス信号に基づいて、ＭＯＳＦＥＴ駆動回路から出力される信号の立ち上がりおよび立ち下がりを、それぞれ異なる遅延時間に設定するための遅延回路をさらに備えていることを特徴とする請求項１から請求項５のいずれか１項に記載の電流検出回路。
【請求項７】
負荷は、ステアリング機構に操舵補助力を与えるモータであり、
操舵トルク信号および車速信号から決定される目標電流と、請求項１から請求項６のいずれか１項に記載の電流検出回路によって検出された検出電流との偏差に基づき、前記目標電流が前記負荷に流れるようにスイッチング素子をパルス信号で駆動することを特徴とする電動パワーステアリング用制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出回路に関し、特にサンプルホールド動作時に発生するスイッチングノイズの低減を図ることで電流検出精度の向上を図るようにした電流検出回路およびこれを用いた電動パワーステアリング用制御装置に関するものである。
【背景技術】
【０００２】
従来、モータの電流検出は、モータにシャント抵抗等の電流検出用抵抗を直列接続して、この電流検出用抵抗の両端に生じる検出電圧に基づいて行っている。この検出電圧を高精度に増幅して信頼性を向上させた電流検出回路を用いた電動パワーステアリング装置として、特許文献１に記載の電動パワーステアリング装置が提案されている。特許文献１に記載の電流検出回路は、モータ電流検出用抵抗によって構成されたモータ電流検出手段と、このモータ電流検出用抵抗に並列接続されたコンデンサおよび放電用抵抗から構成されたモータ電流ホールド部と、ＮチャネルのＭＯＳＦＥＴ（以下ではｎＭＯＳと表記）によって構成されたスイッチ手段とからなり、スイッチ手段のオン動作時にモータ電流検出用抵抗の両端電圧をサンプリングし、オフ動作時にこの両端電圧をホールドし、このホールド電圧を増幅回路に出力するサンプルホールド回路において、スイッチ手段を制御するスイッチ制御手段をモータの動作をＰＷＭ制御する制御手段とは別に設け、モータ電流検出用抵抗の両端電圧のサンプリング開始タイミングおよびホールドタイミングをＰＷＭ信号の立ち上がりおよび立ち下がりのタイミングとは別のタイミングに変更することにより、モータ電流値のサンプリングを最適のタイミングで開始でき、また、モータ電流値を最適のタイミングで読み込むことができるようにしたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４０２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の電流検出回路は、ｎＭＯＳ等のアナログスイッチを制御するスイッチ制御手段を、モータの動作をＰＷＭ制御する制御手段とは別に設け、モータ通電時に行う電流検出の、サンプルタイミングおよびホールドタイミングをＰＷＭ信号の立ち上がりおよび立ち下がりのタイミングとは別のタイミングに変更することで、容易な構成で高精度に電流検出を行うものである。ここで、電流検出回路内で用いられる従来のサンプルホールド回路の構成と、このサンプルホールド回路のサンプル動作開始時（ａ）およびホールド動作開始時（ｂ）に流れる電流経路を図８に、この図８に示したサンプルホールド回路による電流検出動作を図９に示す。なお、図８にはオフ動作時、左右双方向から電流が流れないようにするため、２つのアナログスイッチＱ１、Ｑ２を用いている。従来のサンプルホールド回路においては、例えば、サンプル動作開始時、スイッチ駆動信号ＳＨＧが立ち上がると、アナログスイッチＱ１およびＱ２のゲート電圧が立ち下がり、ゲート−ソース間およびゲート−ドレイン間の寄生容量（入力容量）により、図８（ａ）に示すように、電流ｉ１、ｉ２が流れ、アナログスイッチＱ１およびＱ２のソース電圧を低下させる。これにより、スイッチングノイズ（図９内のＥ部参照）が発生し、このスイッチングノイズがモータ電流検出用抵抗の両端に生じる検出電圧に重畳する。ホールド動作開始時においても同様にスイッチノイズ（図９内のＦ部参照）が発生するため、たとえ、電流検出のサンプルタイミングおよびホールドタイミングを変更したとしても、アナログスイッチのスイッチング動作時に発生するスイッチングノイズの影響を受けてしまい、電流検出精度が劣化するという問題があった。
【０００５】
本発明は、上記の問題を解決するためになされたもので、サンプルホールド回路において、スイッチング素子のスイッチング動作時に発生するスイッチングノイズを低減し、高精度に電流検出を行うことが可能な電流検出回路およびこれを用いた電動パワーステアリング用制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電流検出回路は、負荷に接続されたスイッチング素子をパルス信号で駆動することで、前記負荷に電流が流れ、該電流を検出する電流検出回路であって、前記負荷に流れる電流を電圧として検出する電流検出用抵抗器と、前記電流検出用抵抗器の端子のうち、前記負荷に流れる電流に応じて電位が変化する側の端子と前記電流検出回路の出力との間の信号線上に、互いに逆極性で直列に配置されたＭＯＳＦＥＴで構成されるスイッチ部と、前記信号線によりソース端子とドレイン端子が短絡されたＭＯＳＦＥＴで構成されるキャンセル部とからなり、前記スイッチ部のオン動作時には、前記電流検出用抵抗器の両端電圧をサンプルし、前記スイッチ部のオフ動作時には、前記両端電圧をホールドするサンプルホールド回路と、前記パルス信号に同期して、前記スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ駆動回路とを備え、前記キャンセル部を構成するＭＯＳＦＥＴは、前記スイッチ部のオン動作時にオフ動作し、前記スイッチ部のオフ動作時にオン動作するように構成されたものである。
【発明の効果】
【０００７】
本発明によれば、負荷に流れる電流に応じて電位が変化する側の端子と電流検出回路の出力との間の信号線上に、互いに逆極性で直列に配置されたＭＯＳＦＥＴで構成されるスイッチ部と、この信号線上によりソース端子とドレイン端子が短絡されたＭＯＳＦＥＴで構成されるキャンセル部とからなり、スイッチ部のスイッチング動作により、負荷に電流が流れるときの検出電圧をサンプルし、この検出電圧をホールドするサンプルホールド回路を備えた電流検出回路であって、キャンセル部を構成するＭＯＳＦＥＴは、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成されたことにより、スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴのスイッチング動作時に、ともにスイッチングノイズが発生するが、両者は互いに逆相の関係であることから、両者のスイッチングノイズが互いにキャンセルされ、スイッチングノイズの影響を受けることなく、負荷に流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを用いた電動パワーステアリング用制御装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る電流検出回路１００を備えた電流制御回路の構成を示す回路ブロック図である。
【図２】図１内のサンプルホールド回路６ａの構成を示す回路図である。
【図３】図２のサンプルホールド回路６ａの別の構成を示す回路図である。
【図４】図２のサンプルホールド回路６ａのさらに別の構成を示す回路図である。
【図５】図１内の各端子電圧の動作を示す波形図である。
【図６】図２のサンプルホールド回路６ａにおいて、サンプル動作開始時（ａ）およびホールド動作開始時（ｂ）に流れる電流経路を示した図である。
【図７】本発明の実施の形態１による電流検出動作を示す波形図である。
【図８】従来のサンプルホールド回路６ｂの構成と、このサンプルホールド回路６ｂのサンプル動作開始時（ａ）およびホールド動作開始時（ｂ）に流れる電流経路を示した図である。
【図９】従来のサンプルホールド回路６ｂによる電流検出動作を示す波形図である。
【図１０】図２に示したサンプルホールド回路６ａの別の構成例であるサンプルホールド回路６ｃの構成を示す回路図である。
【図１１】図２に示したサンプルホールド回路６ａを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【図１２】本発明の実施の形態２に係る電流検出回路２００を備えた電流制御回路の構成を示す回路ブロック図である。
【図１３】図１２内のサンプルホールド回路６ｄの構成を示す回路図である。
【図１４】本発明の実施の形態２による電流検出動作を示す波形図である。
【図１５】図１２に示したサンプルホールド回路６ｄの別の構成例であるサンプルホールド回路６ｅの構成を示す回路図である。
【図１６】図１２に示したサンプルホールド回路６ｄを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【図１７】本発明の実施の形態３に係る電流検出回路を構成するサンプルホールド回路６ｆの構成を示す回路図である。
【図１８】本発明の実施の形態３による電流検出動作を示す波形図である。
【図１９】図１７に示したサンプルホールド回路６ｆを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【図２０】本発明の実施の形態４に係る電流検出回路を構成するサンプルホールド回路６ｇの構成を示す回路図である。
【図２１】本発明の実施の形態４による電流検出動作を示す波形図である。
【図２２】図２０に示したサンプルホールド回路６ｇを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係る電流検出回路１００を備えた電流制御回路の構成を示す回路ブロック図、図２は、図１内のサンプルホールド回路６ａの構成を示す回路図、図５は、図１内の各端子電圧（ＰＷ、ＤＲ、ＤＬ、ＤＲ１、ＤＲ２、ＤＣ、ＳＨＧ）およびブリッジ回路３内のＦＥＴ３ａ〜ＦＥＴ３ｄのゲートソース間電圧の動作を示す波形図、図６は、図２に示すサンプルホールド回路６ａにおいて、スイッチ駆動信号ＳＨＧの立ち上がり時、すなわち、サンプル動作開始時（ａ）および、スイッチ駆動信号ＳＨＧの立ち下がり時、すなわち、ホールド動作開始時（ｂ）に発生する電流経路を示した図である。
【００１０】
図１において、電流制御回路は、スイッチング素子であるＦＥＴ３ａ〜ＦＥＴ３ｄからなるブリッジ回路３、このブリッジ回路３に接続されたモータ４、所望の電流が流れるように決定されたデューティー比をもつＰＷＭ信号ＰＷとモータ４の回転方向を指示する右方向（正転）指示信号ＤＲおよび左方向（逆転）指示信号ＤＬを出力する制御手段１、これらＰＷＭ信号ＰＷ、各指示信号ＤＲおよびＤＬに基づき、モータ４をＰＷＭ駆動するための各駆動信号（ＦＥＴ３ａ〜ＦＥＴ３ｄのゲートソース間電圧）を出力するＰＷＭ駆動回路２、モータ４に流れる電流を検出する電流検出回路１００、モータ４に電流を供給するバッテリ９により構成されている。
【００１１】
電流検出回路１００は、ＰＷＭ信号ＰＷを遅延してＰＷＭ遅延信号を生成する遅延回路５０、このＰＷＭ遅延信号、各指示信号ＤＲおよびＤＬに基づき、サンプルホールド回路６ａ内のＭＯＳＦＥＴを駆動するスイッチ駆動信号ＳＨＧを生成するゲート回路５１、ブリッジ回路３とモータ電流を供給するバッテリ９（電圧ＶＭ、例えば、１２Ｖ）の高電位側（ハイサイド側）との間に挿入されたシャント抵抗器Ｒｓ、モータ通電時に、このシャント抵抗Ｒｓの両端電圧Ｖ１をサンプリングし、ホールド電圧Ｖ２としてホールドするサンプルホールド回路６ａ、このホールド電圧Ｖ２を増幅する増幅回路８ａにより構成されている。制御手段１は、増幅回路８ａから出力される増幅後の検出電圧（接続点ＯＰの端子電圧であり、Ｖ＿ＯＰと表記する。なお、本発明に係る電流制御回路内の接続点（例えば、ＳＨ等）をｘとした場合、以下では接続点ｘの端子電圧をＶ＿ｘと表記する）をディジタル化して検出するＡ／Ｄ変換器等が内蔵されたマイコンからなり、モータ４に流れる電流の検出処理等を行う。なお、本実施の形態においては、増幅回路８ａにより、ホールド電圧Ｖ２を増幅した後の増幅後の検出電圧Ｖ＿ＯＰを制御手段１に入力する場合について示したが、この場合に限らず、ホールド電圧Ｖ２のダイナミックレンジが、Ａ/Ｄ変換器のダイナミックレンジと同程度である場合、この増幅回路８ａは不要であり、ホールド電圧Ｖ２を制御手段１に直接入力するようにしてもよい。また、ゲート回路５１等のディジタル回路の電源電圧をＶｃ（例えば、５Ｖ）とする。以下では、図１に示した電流制御回路の構成要素の詳細を説明する。
【００１２】
ＰＷＭ駆動回路２は、ＰＷＭ信号ＰＷに基づいて、ブリッジ回路３内のＦＥＴ３ａ〜ＦＥＴ３ｄをＰＷＭ駆動する。ＰＷＭ駆動回路２は、例えば図５の動作波形例のように、右方向指示信号ＤＲおよび左方向指示信号ＤＬによって指示されるモータ４の回転方向に対応したＦＥＴ、すなわち、ＦＥＴ３ａ、ＦＥＴ３ｄおよびＦＥＴ３ｂ、ＦＥＴ３ｃをＰＷＭ信号ＰＷに同期して駆動する。
【００１３】
遅延回路５０は、ＰＷＭ信号ＰＷにより動作するＰチャネルのＭＯＳＦＥＴ（以下ではｐＭＯＳと表記）およびｎＭＯＳと、各ＭＯＳの出力端子となるドレインに接続された抵抗器Ｒ６およびＲ７と、電源およびグランド間に挿入された抵抗器Ｒ８およびＲ９と、各抵抗器Ｒ６およびＲ７とグランドとの間に挿入されたコンデンサＣ４と、ＰＷＭ遅延信号を出力するコンパレータ５２とを有する。このｐＭＯＳおよびｎＭＯＳのオンオフにより充放電されるコンデンサＣ４は、抵抗器Ｒ６およびＲ７とともに積分回路を構成しており、各積分回路の積分電圧は、ＤＲ１およびＤＲ２である。さらに、このｐＭＯＳおよびｎＭＯＳは、ＰＷＭ信号ＰＷに応答して相補的にオン駆動され、ｐＭＯＳおよび抵抗器Ｒ６からなる充電経路と、ｎＭＯＳおよび抵抗器Ｒ７からなる放電経路とが分離されているので、積分電圧ＤＲ１およびＤＲ２、そして、これらの積分電圧の合成電圧である積分電圧ＤＣは、例えば図５の動作波形例に示すようになり、抵抗器Ｒ６およびコンデンサＣ４により決まる、充電時（積分電圧ＤＣの立ち上がり）の時定数τ１と抵抗器Ｒ７およびコンデンサＣ４により決まる、放電時（積分電圧ＤＣの立ち下がり）の時定数τ２とを個別に設定することができる。それゆえ、スイッチ駆動信号ＳＨＧの立ち上がりおよび立ち下がりを、それぞれ異なる遅延時間に設定することが可能となる。コンパレータ５２は、コンデンサＣ４の一端から得られる積分電圧ＤＣと各抵抗器Ｒ８およびＲ９の接続点から得られる分圧電圧Ｖｔｈ１との比較に基づいてＰＷＭ遅延信号を出力する。
【００１４】
ゲート回路５１は、右方向指示信号ＤＲおよび左方向指示信号ＤＬの論理積をとるＮＡＮＤ回路５３と、このＮＡＮＤ回路５３の出力信号とＰＷＭ遅延信号との論理積をとってスイッチ駆動信号ＳＨＧとして出力するＮＡＮＤ回路５４を有する。このゲート回路５１は、例えば図５の動作波形例に示すように、制御手段１が正常であって、各指示信号ＤＲまたはＤＬの一方を出力している場合には、ＮＡＮＤ回路５３の出力をＨレベルとしてＮＡＮＤ回路５４を有効にし、ＰＷＭ遅延信号に同期したスイッチ駆動信号ＳＨＧを出力する。一方、制御手段１が異常であって各指示信号ＤＲおよびＤＬがともにＨレベルの場合には、ＮＡＮＤ回路５３の出力をＬレベルとしてＮＡＮＤ回路５４を無効にし、スイッチ駆動信号ＳＨＧをＨレベルに固定する。これにより、後述するサンプルホールド回路６ａ内のスイッチ部を構成するアナログスイッチは、オン状態を継続し、サンプルホールド回路６ａは常時サンプル状態となり、ＰＷＭ駆動回路２の故障などにより異常電流の検出を可能にする。また、各指示信号ＤＲおよびＤＬがともにＬレベルの場合には、以下に述べる異常電流検出を行うため、ＰＷＭ遅延信号に同期したスイッチ駆動信号ＳＨＧを出力するようにしている。各指示信号ＤＲおよびＤＬがともにＬレベルの場合、ＰＷＭ駆動回路２の出力はＬ出力であり、図５に示すように、ブリッジ回路３内のＦＥＴはオン駆動しないようにしているが、例えば、ブリッジ回路３内のＦＥＴの異常等により、モータ４に異常電流が流れることがあり、ＰＷＭ遅延信号に同期したスイッチ駆動信号ＳＨＧを出力することで、この異常電流を検出することが可能となる。
【００１５】
サンプルホールド回路６ａは、図２に示すように、ゲート回路５１から出力されるスイッチ駆動信号ＳＨＧに基づいてスイッチング動作する４つのアナログスイッチＱ１〜Ｑ４と、スイッチ駆動信号ＳＨＧ等の入力信号の反転信号を出力する反転回路（ＮＯＴ回路）７ａ〜７ｃと、アナログスイッチＱ１〜Ｑ４を介してシャント抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、この抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１により構成されている。
【００１６】
アナログスイッチＱ１〜Ｑ４は、例えば、ｐＭＯＳであり、スイッチ部に相当するアナログスイッチＱ１およびＱ２は、互いに逆極性となるように、アナログスイッチＱ１のドレイン端子がアナログスイッチＱ２のドレイン端子に直列に接続されている。アナログスイッチＱ１のソース端子は、シャント抵抗器Ｒｓの端子のうち、モータ４に流れる電位に応じて電位が変化する側の端子とブリッジ回路３との接続点ＳＨに接続され、アナログスイッチＱ２のソース端子は、電流検出回路１００の出力であって、増幅回路８ａ内の差動増幅器の非反転入力端子（＋）との接続点ＩＮＰを介して、制御手段１に接続されている。したがって、スイッチ部を構成するアナログスイッチＱ１およびＱ２は、シャント抵抗器Ｒｓの端子のうち、モータ４に流れる電位に応じて電位が変化する側の端子と電流検出回路１００の出力との間の信号線上に、互いに逆極性で直列に配置されている。キャンセル部に相当するアナログスイッチＱ３およびＱ４は、この信号線により各アナログスイッチのソース端子とドレイン端子が短絡されている。なお、図２には、アナログスイッチＱ３およびＱ４、それぞれのソース端子およびドレイン端子の接続先として、アナログＱ１およびＱ２、それぞれのソース端子の場合について示したが、この場合に限らず、アナログスイッチＱ１およびＱ２、それぞれのドレイン端子に接続してもよい。また、ＮＯＴ回路７ａ〜７ｃは、スイッチ駆動信号ＳＨＧに基づいて、ＭＯＳＦＥＴであるアナログスイッチＱ１〜Ｑ４を駆動する駆動回路であり、ＭＯＳＦＥＴ駆動回路に相当する。
【００１７】
また、アナログスイッチＱ１およびＱ２のゲート端子とスイッチ駆動信号ＳＨＧとの間には、ＮＯＴ回路７ａが接続されており、アナログスイッチＱ１およびＱ２はｐＭＯＳであることから、そのゲート電圧が、Ｌレベル（スイッチ駆動信号ＳＨＧ：Ｈレベル）のときオン動作し、Ｈレベル（スイッチ駆動信号ＳＨＧ：Ｌレベル）のときオフ動作する。そして、アナログスイッチＱ１およびＱ２のオン動作により、ブリッジ回路３内のＦＥＴがオン期間中のシャント抵抗器Ｒｓの両端電圧Ｖ１をコンデンサＣ１にサンプルし、ＦＥＴがオフ時においては、アナログスイッチＱ１およびＱ２のオフ動作により、コンデンサＣ１の両端間の電圧をホールド電圧Ｖ２として出力する。なお、シャント抵抗器Ｒｓがブリッジ回路とモータに電流を供給する電源の高電位側との間に挿入されており、シャント抵抗器Ｒｓによる電圧降下は、モータ４による電圧降下に比べて小さいことから、アナログスイッチＱ１およびＱ２のソース電圧（Ｖ＿ＳＨ、Ｖ＿ＩＮＰ）は、ほぼバッテリ電圧に等しい。また、スイッチ駆動信号ＳＨＧがＬレベル時のアナログスイッチＱ１およびＱ２のゲート電圧は、ディジタル回路の電源電圧Ｖｃであり、このＶｃとアナログスイッチＱ１およびＱ２のソース電圧（Ｖ＿ＳＨ、Ｖ＿ＩＮＰ）が等しい場合、アナログスイッチＱ１およびＱ２はオフ動作させることができるが、確実にオフ動作させるためには、ＮＯＴ回路７ａの電源として昇圧電源を用いるのが望ましい。
【００１８】
また、アナログスイッチＱ３およびＱ４のゲート端子とスイッチ駆動信号ＳＨＧとの間には、２つのＮＯＴ回路７ｂ、７ｃが直列接続されていることにより、アナログスイッチＱ１およびＱ２がオン動作時にオフ動作し、アナログスイッチＱ１およびＱ２がオフ動作時にオン動作する。ここで、アナログスイッチＱ３およびＱ４のゲート端子とスイッチ駆動信号ＳＨＧとの間には、２つのＮＯＴ回路７ｂ、７ｃが直列接続されているが、これは２つのＮＯＴ回路を使って、１つのバッファ回路を構成したもので、アナログスイッチＱ３およびＱ４を確実にオフ動作させるために、スイッチ駆動信号ＳＨＧ等のディジタル回路電源（電圧Ｖｃ）とは別電源としたものである。それゆえ、図２に示すサンプルホールド回路６ｂは、例えば、図３に示すように、２つのＮＯＴ回路７ｂ、７ｃの代わりにバッファ回路１０を使って構成してもよい。また、スイッチ駆動信号ＳＨＧを直接アナログスイッチＱ３およびＱ４のゲート端子に接続し、このアナログスイッチＱ３およびＱ４を確実にオフ動作させることが可能な場合であれば、図２に示した、２つのＮＯＴ回路７ｂ、７ｃは不要である。アナログスイッチＱ３およびＱ４に関しても、スイッチ駆動信号ＳＨＧがＨレベル時、そのゲート電圧は、ディジタル回路の電源電圧Ｖｃであり、このＶｃとアナログスイッチＱ３およびＱ４のソース電圧（Ｖ＿ＳＨ、Ｖ＿ＩＮＰ）が等しい場合、アナログスイッチＱ３およびＱ４はオフ動作させることができるが、確実にオフ動作させるためには、例えば、図４に示すように、ＮＯＴ回路７ｂ、７ｃの電源として昇圧電源１１を用いるのが望ましい。
【００１９】
増幅回路８ａは、差動増幅器、入力抵抗Ｒ２、帰還抵抗Ｒ３からなり、サンプルホールド回路６ａより出力されたホールド電圧Ｖ２を増幅する。差動増幅器を介して増幅された電圧は検出電圧Ｖ＿ＯＰとして制御手段１に出力される。
【００２０】
制御手段１は、増幅回路８ａから入力される検出電圧Ｖ＿ＯＰから、モータ電流の検出電流値を算出し、所望のトルクを発生させるのに必要な電流量（目標電流値）とこの検出電流値が一致するように、ＰＩＤ制御など公知の制御技術によりＰＷＭ信号ＰＷを出力し、モータ電流のフィードバック制御を行う。
【００２１】
次に、図５および図７の波形図を参照しながら、図１に示した電流制御回路の動作について説明する。図７は、ブリッジ回路３内のＦＥＴがオンオフ駆動したときの、ＳＨ端子、ＩＮＰ端子およびＯＰ端子の電圧信号（Ｖ＿ＳＨ，Ｖ＿ＩＮＰ，Ｖ＿ＯＰ）を示す波形図である。ここでは、代表的に、右方向回転駆動用のＦＥＴ３ａおよびＦＥＴ３ｄ（図１参照）に注目し、ＦＥＴ３ａおよびＦＥＴ３ｄのゲートソース間電圧（ＦＥＴ駆動信号ＶＧＳ）を切り換えた場合の検出電圧Ｖ＿ＯＰの検出動作を示している。図７において、区間Ｘｎ、Ｘｎ＋１、Ｘｎ＋２は、ＦＥＴ３ａおよびＦＥＴ３ｄがオン状態の区間、区間Ｙｎ−１、Ｙｎ、Ｙｎ＋１は、ＦＥＴ３ａおよびＦＥＴ３ｄがオフ状態の区間をそれぞれ示している。また図７内のｔｄ１〜ｔｄ４は、遅延時間を示しており、ｔｄ１、ｔｄ２は、それぞれＰＷＭ信号ＰＷのパルスエッジに対するスイッチ駆動信号ＳＨＧの立ち上がり遅延時間、立ち下がり遅延時間、ｔｄ３、ｔｄ４は、それぞれＰＷＭ信号ＰＷのパルスエッジに対するＦＥＴ駆動信号ＶＧＳの立ち上がり遅延時間、立下り遅延時間である。
【００２２】
制御手段１から出力される各指示信号ＤＲおよびＤＬの方向指示に応じて、ＰＷＭ駆動回路２ではＦＥＴ駆動信号ＶＧＳを出力し、ブリッジ回路３内のＦＥＴ３ａ〜ＦＥＴ３ｄのうちの各一対のＦＥＴ（ＦＥＴ３ａおよびＦＥＴ３ｄ、または、ＦＥＴ３ｂおよびＦＥＴ３ｃ）をＰＷＭ信号ＰＷに同期してオンオフ駆動する。このＰＷＭ駆動により、モータ４に電流が流れるとともに、シャント抵抗器Ｒｓにも電流が流れ、このときのシャント抵抗器Ｒｓの両端電圧Ｖ１がサンプルホールド回路６ａに入力される。シャント抵抗器Ｒｓ（抵抗値ｒｓ）の通過電流をｉとすると、Ｍ１端子の端子電圧Ｖ＿Ｍ１は、モータ４に供給されるバッテリ９の電源電圧（バッテリ電圧ＶＭ）に等しいことから、シャント抵抗器Ｒｓの両端電圧Ｖ１は、下記の式（１）のように表される。
【００２３】
【数１】
2011223711.tif 000003
ここで、Ｖ＿ＳＨは、シャント抵抗器Ｒｓの一端とブリッジ回路３の接続点ＳＨでの端子電圧であり、このＶ＿ＳＨおよびＶ＿Ｍ１（＝バッテリ電圧ＶＭ）がサンプルホールド回路６ａに入力される。なお、Ｍ１端子と同様、Ｍ２端子の端子電圧Ｖ＿Ｍ２もバッテリ電圧ＶＭに等しい。
【００２４】
ブリッジ回路３内のＦＥＴ３ａ〜ＦＥＴ３ｄのうち、各一対のＦＥＴがオン状態の区間（例えば、図７において区間Ｘｎ）中のシャント抵抗器Ｒｓの両端電圧Ｖ１をサンプルすることで、モータ４に流れる電流を計測することができるが、ＦＥＴ駆動信号ＶＧＳがしきい値Ｖｔｈ２を上回った瞬間にスイッチングノイズ（図７内のＣ部参照）が発生するので、このスイッチングノイズの影響を除去するために、前述の、抵抗器Ｒ６およびコンデンサＣ４からなる積分回路の時定数τ１を大きく設定する。これにより、図７のように、スイッチ駆動信号ＳＨＧの立ち上がり遅延時間ｔｄ１は、ＦＥＴ駆動信号ＶＧＳの立ち上がり遅延時間ｔｄ３よりも長くなり、スイッチングノイズ（Ｃ部）が収束した後に、シャント抵抗器Ｒｓの両端電圧Ｖ１をサンプルすることが可能となり、スイッチングノイズの影響を除去することができる。
【００２５】
そして、スイッチングノイズ（Ｃ部）が収束した後のタイミングで、スイッチ駆動信号ＳＨＧにより、サンプルホールド回路６ａ内のアナログスイッチＱ１およびＱ２をオン動作させて、シャント抵抗器Ｒｓの両端電圧Ｖ１をサンプルする。ここで、前述したように、従来のサンプルホールド回路（図８参照）の場合、アナログスイッチのスイッチング動作時にスイッチングノイズが発生するが、図２に示すサンプルホールド回路６ａにおいては、アナログスイッチＱ３およびＱ４のスイッチング動作により、このスイッチングノイズがキャンセルされることにより、スイッチングノイズを除去することが可能である。以下では、図６、および図７〜図９を参照しながら、アナログスイッチＱ３およびＱ４のスイッチング動作により、スイッチ駆動信号ＳＨＧの、立ち上がり時（アナログスイッチＱ１およびＱ２がオフ動作からオン動作に変化するとき）と立ち下がり時（アナログスイッチＱ１およびＱ２がオン動作からオフ動作に変化するとき）に発生するスイッチングノイズがともにキャンセルされる原理について説明する。
【００２６】
図８は、サンプル動作開始時（ａ）およびホールド動作開始時（ｂ）に発生する電流経路を示した、従来のサンプルホールド回路６ｂの構成を示す回路図、図９は、図８のサンプルホールド回路６ｂのサンプルホールド動作を示す波形図である。図９において、ＰＷＭ信号ＰＷ、ＦＥＴ３ａ、ＦＥＴ３ｄのＦＥＴ駆動信号ＶＧＳおよびスイッチ駆動信号ＳＨＧの動作波形は、図７と同じである。
【００２７】
本実施の形態１に係るサンプルホールド回路６ａと従来のサンプルホールド回路６ｂとの差異は、ＮＯＴ回路７ｂ、７ｃ、およびアナログスイッチＱ３、Ｑ４が有るか無いかである。続いて、図６と図８を対比させながら、サンプルホールド回路６ａ（図６）および従来のサンプルホールド回路６ｂ（図８）において、サンプル動作開始時（スイッチ駆動信号ＳＨＧの立ち上がり時）とホールド動作時（スイッチ駆動信号ＳＨＧの立ち下がり時）に発生する電流経路を順に説明する。
【００２８】
サンプル動作開始時、スイッチ駆動信号ＳＨＧが立ち上がると、アナログスイッチＱ１のゲート電圧（以下ではＶ＿Ｑ１Ｇと表記）およびアナログスイッチＱ２のゲート電圧（以下ではＶ＿Ｑ２Ｇと表記）は立ち下がり、ゲート−ソース間およびゲート−ドレイン間の入力容量により、図６（ａ）および図８（ａ）に示すように、電流ｉ１、ｉ２が流れ、アナログスイッチＱ１のソース電圧（Ｖ＿ＳＨ）、Ｑ２のソース電圧（Ｖ＿ＩＮＰ）および各アナログスイッチのドレイン電圧を低下させる。これにより、スイッチングノイズ（図９内のＥ部参照）が発生し、図９に示すように、このスイッチングノイズが制御手段１に入力される検出電圧Ｖ＿ＯＰに重畳するため、図８（ａ）に示す従来のサンプルホールド回路６ｂにおいては、電流検出精度が劣化するという問題があった。これに対し、図６（ａ）に示すサンプルホールド回路６ａにおいては、スイッチ駆動信号ＳＨＧの立ち上がりに対応して、アナログスイッチＱ３のゲート電圧（以下ではＶ＿Ｑ３Ｇと表記）およびアナログスイッチＱ４のゲート電圧（以下ではＶ＿Ｑ４Ｇと表記）は立ち上がり、電流ｉ１、ｉ２とは逆相の電流ｉ３、ｉ４が流れ、キャンセル部を構成するアナログスイッチＱ３およびＱ４のスイッチング動作時に発生した電流（ｉ３、ｉ４）で、スイッチ部を構成するアナログスイッチＱ１およびＱ２のスイッチング動作時に発生した電流（ｉ１、ｉ２）をキャンセルすることができ、Ｖ＿ＳＨ、Ｖ＿ＩＮＰおよび各アナログスイッチのドレイン電圧の低下を抑制することができる（図７参照）。すなわち、アナログスイッチＱ３およびＱ４のオン動作からオフ動作へのスイッチング動作により、アナログスイッチＱ１およびＱ２のサンプル動作開始時に発生するスイッチングノイズがキャンセルされる。なお、スイッチ駆動信号ＳＨＧが立ち上がった後のサンプル動作時（アナログスイッチＱ１およびＱ２のオン動作時）においては、アナログスイッチＱ３およびＱ４はオフ動作するが、アナログスイッチＱ３およびＱ４はともに、それぞれのソース端子とドレイン端子が直接接続されていることから、ドレイン電流が流れることはなく、アナログスイッチＱ３およびＱ４のオフ動作がサンプル動作に影響を及ぼすことはない。
【００２９】
次に、ホールド動作開始時、スイッチ駆動信号ＳＨＧが立ち下がると、Ｖ＿Ｑ１ＧおよびＶ＿Ｑ２Ｇは立ち上がり、ゲート−ソース間およびゲート−ドレイン間の入力容量により、図６（ｂ）および図８（ｂ）に示すように、サンプル動作開始時とは逆向きに電流ｉ１、ｉ２が流れ、Ｖ＿ＳＨ、Ｖ＿ＩＮＰおよび各アナログスイッチのドレイン電圧を上昇させる。これにより、スイッチ駆動信号ＳＨＧの立ち上がり時とは逆向きのスイッチングノイズ（図９内のＦ部参照）が発生し、スイッチ駆動信号ＳＨＧの立ち上がり時と同様、従来のサンプルホールド回路６ａにおいては、電流検出精度が劣化するという問題があった。これに対し、図６（ｂ）に示すサンプルホールド回路６ａにおいては、スイッチ駆動信号ＳＨＧの立ち下がりに対応して、Ｑ３ＧおよびＱ４Ｇは立ち下がり、電流ｉ１、ｉ２とは逆相の電流ｉ３、ｉ４が流れ、キャンセル部を構成するアナログスイッチＱ３およびＱ４のスイッチング動作時に発生した電流（ｉ３、ｉ４）で、スイッチ部を構成するアナログスイッチＱ１およびＱ２のスイッチング動作時に発生した電流（ｉ１、ｉ２）をキャンセルすることができ、Ｖ＿ＳＨ、Ｖ＿ＩＮＰおよび各アナログスイッチのドレイン電圧の上昇を抑制することができる（図７参照）。すなわち、アナログスイッチＱ３およびＱ４のオフ動作からオン動作へのスイッチング動作により、アナログスイッチＱ１およびＱ２のホールド動作開始時に発生するスイッチングノイズがキャンセルされる。なお、スイッチ駆動信号ＳＨＧが立ち下がった後のホールド動作時（アナログスイッチＱ１およびＱ２のオフ動作時）においては、アナログスイッチＱ３およびＱ４はオン動作するが、アナログスイッチＱ３およびＱ４はともに、それぞれのソース端子とドレイン端子が直接接続されていることから、ドレイン電流が流れることはなく、アナログスイッチＱ３およびＱ４のオン動作がホールド動作に影響を及ぼすことはない。
【００３０】
以上のことから、サンプルホールド回路６ａに設けたアナログスイッチＱ３およびＱ４のスイッチング動作により、アナログスイッチＱ１およびＱ２のスイッチング動作時、すなわち、サンプル動作開始時およびホールド動作開始時、に発生するスイッチングノイズをともに除去することが可能となる。
【００３１】
続いて、サンプルホールド回路６ａに入力されたシャント抵抗器Ｒｓの両端電圧Ｖ１は、コンデンサＣ１に充電され、スイッチ駆動信号ＳＨＧが立ち下がった後のホールド動作時、コンデンサＣ１の両端間の電圧がホールド電圧Ｖ２として出力される。ここで、ホールド電圧Ｖ２は、下記の式（２）のように表される。
【００３２】
【数２】
2011223711.tif 000004
なお、サンプル動作時は、シャント抵抗器Ｒｓの両端電圧Ｖ１がそのままホールド電圧Ｖ２として出力されることから、このときのホールド電圧Ｖ２は、シャント抵抗器Ｒｓの両端電圧Ｖ１に等しく、式（１）、式（２）から、Ｖ＿ＳＨ＝Ｖ＿ＩＮＰである。
【００３３】
サンプル動作時にオン状態であったブリッジ回路３内のＦＥＴが、オフ状態の区間（例えば、図７において区間Ｙｎ）中に、コンデンサＣ１にサンプルした電荷が放出されることで、ホールド電圧Ｖ２として出力されるが、前述したように、スイッチングノイズ（Ｃ部）が収束した後にサンプルするように、サンプルタイミングを遅らせたため、ブリッジ回路３内のＦＥＴのオン状態の区間とサンプル動作の区間がずれてしまい、ブリッジ回路３内のＦＥＴのオフ状態の区間とサンプル動作の区間の一部が重なり、ブリッジ回路３内のＦＥＴがオン状態からオフ状態に変化するタイミング、すなわち、ＦＥＴ駆動信号ＶＧＳがしきい値Ｖｔｈ２を下回った瞬間にスイッチングノイズ（図７内のＤ部参照）が発生するので、このスイッチングノイズの影響を除去するために、ホールドタイミングを変更する。具体的には、このＦＥＴ駆動信号ＶＧＳがしきい値Ｖｔｈ２を下回る前に、サンプル動作を終了し、ホールド動作を開始することで、スイッチングノイズ（Ｄ部）のサンプリングを回避し、不用な電荷の放出を防止することが可能となることから、前述の、抵抗器Ｒ７およびコンデンサＣ４からなる積分回路の時定数τ２を小さく設定する。これにより、図７のように、スイッチ駆動信号ＳＨＧの立ち下がり遅延時間ｔｄ２は、ＦＥＴ駆動信号ＶＧＳの立ち下がり遅延時間ｔｄ４よりも短くなり、スイッチングノイズ（Ｄ部）が発生する前に、シャント抵抗器Ｒｓの両端電圧Ｖ１のサンプル動作を終了させることが可能となり、スイッチングノイズ（Ｄ部）のサンプリングを回避して不用な電荷の放出を防止することができる。
【００３４】
サンプルホールド回路６ａより出力されたホールド電圧Ｖ２は、増幅回路８ａに入力される。増幅回路８ａは、バッテリ電圧ＶＭを基準としてホールド電圧Ｖ２を増幅し、検出電圧Ｖ＿ＯＰを発生させる。ここで、検出電圧Ｖ＿ＯＰを生成するためのゲインは、抵抗器Ｒ２およびＲ３に基づき決定され、検出電圧Ｖ＿ＯＰは、式（３）のように表される。
【００３５】
【数３】
2011223711.tif 000005
【００３６】
増幅回路８ａから出力される検出電圧Ｖ＿ＯＰは、制御手段１に入力され、グランド基準の検出電圧に変換された後、マイコンに内蔵されたＡ／Ｄ変換器を介してモータに流れる電流値が検出される。なお、本実施の形態においては、制御手段１により、増幅回路８ａから出力された電源基準の検出電圧Ｖ＿ＯＰをグランド基準の検出電圧に変換する場合について示したが、この場合に限らず、増幅後の検出電圧Ｖ＿ＯＰをグランド基準の検出電圧に変換するレベル変換回路を増幅回路８ａに設け、このレベル変換により、増幅後の検出電圧Ｖ＿ＯＰをグランド基準の検出電圧に変換するようにしてもよい。
【００３７】
以上のように、本実施の形態１に係る電流検出回路は、シャント抵抗器とブリッジ回路の接続点ＳＨと電流検出回路の出力との間の信号線上にスイッチ部を構成するアナログスイッチＱ１およびＱ２（ともにｐＭＯＳ）が逆極性で直列に配置されるとともに、キャンセル部を構成するアナログスイッチＱ３およびＱ４（ともにｐＭＯＳ）は、この信号線によりソース端子とドレイン端子が短絡されており、スイッチ部のオン動作によりシャント抵抗器Ｒｓの両端電圧をサンプルし、オフ動作によりこの両端電圧をホールド電圧としてホールドするサンプルホールド回路を備えた電流検出回路であって、キャンセル部を構成するアナログスイッチＱ３およびＱ４は、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成されているので、スイッチ部を構成するアナログスイッチＱ１およびＱ２のスイッチング動作時、キャンセル部を構成するアナログスイッチＱ３およびＱ４もスイッチング動作し、各アナログスイッチのゲート−ソース間およびゲート−ドレイン間の入力容量により電流が流れ、スイッチ部を構成するアナログスイッチＱ１およびＱ２のゲート−ソース間およびゲート−ドレイン間の入力容量により流れる電流が、スイッチングノイズ発生の要因となっていたが、スイッチ部を構成するアナログスイッチＱ１およびＱ２のスイッチング動作時に発生した電流と、キャンセル部を構成するアナログスイッチＱ３およびＱ４のスイッチング動作時に発生した電流とは、互いに逆相の関係にあることから、互いに打ち消すように作用し、スイッチングノイズを除去することが可能となる。したがって、スイッチングノイズの影響を受けることなく、モータに流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。
【００３８】
なお、本実施の形態１に係る電流検出回路においては、サンプルホールド回路内のキャンセル部を構成するＭＯＳＦＥＴ（アナログスイッチＱ３およびＱ４）がスイッチ部を構成するＭＯＳＦＥＴ（アナログスイッチＱ１およびＱ２）と同数である場合について示したが、この場合に限らず、キャンセル部を構成するＭＯＳＦＥＴがアナログスイッチＱ３のみの場合であっても、スイッチ部のスイッチング動作時に発生するスイッチングノイズを低減することが可能である。
【００３９】
また、本実施の形態１に係る電流検出回路においては、サンプルホールド回路６ａを構成するスイッチング素子（アナログスイッチＱ１〜Ｑ４）がｐＭＯＳの場合について示したが、この場合に限らず、ＮＯＴ回路をさらに追加することで、ｎＭＯＳで構成することも可能である。以下では、図１０を参照しながら、サンプルホールド回路６ａの別の構成例として、ｎＭＯＳを用いて構成したサンプルホールド回路６ｃについて説明する。図１０は、スイッチング素子としてｎＭＯＳを用いた場合のサンプルホールド回路６ｃの構成を示す回路図である。
【００４０】
図１０において、サンプルホールド回路６ｃは、ゲート回路５１から出力されるスイッチ駆動信号ＳＨＧに基づいてスイッチング動作する４つのアナログスイッチＱ５〜Ｑ８と、アナログスイッチＱ５およびＱ６の前段に接続された２つのＮＯＴ回路７ａ、７ｃと、アナログスイッチＱ７およびＱ８の前段に接続されたＮＯＴ回路７ｂと、アナログスイッチＱ５〜Ｑ８を介してシャント抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、この抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１により構成されている。アナログスイッチＱ５〜Ｑ８は、ｎＭＯＳであり、アナログスイッチＱ５およびＱ６は、互いに逆極性となるように、アナログスイッチＱ５のドレイン端子は、アナログスイッチＱ６のドレイン端子に直列に接続され、アナログスイッチＱ７およびＱ８はともに、それぞれのソース端子とドレイン端子が短絡した状態で接続され、さらに、アナログスイッチＱ７のソース端子およびドレイン端子は、アナログスイッチＱ５のソース端子と、アナログスイッチＱ８のソース端子およびドレイン端子は、アナログスイッチＱ６のソース端子と接続されている。また、ＮＯＴ回路７ａ〜７ｃの電源端子は、昇圧電源電圧Ｖｐが印加される昇圧電源端子１１に接続されている。
【００４１】
ゲート回路５１から出力されたスイッチ駆動信号ＳＨＧは、直列接続された２つのＮＯＴ回路７ａ、７ｃを介して、スイッチ部に相当するアナログスイッチＱ５およびＱ６のゲート端子に入力されることから、このスイッチ駆動信号ＳＨＧとアナログスイッチＱ５およびＱ６の論理出力は同じである。また、ｎＭＯＳであるアナログスイッチＱ５およびＱ６は、ｐＭＯＳとは逆の動作をすることから、アナログスイッチＱ５およびＱ６のゲート電圧が、Ｈレベル（スイッチ駆動信号ＳＨＧ：Ｈレベル）のときオン動作し、Ｌレベル（スイッチ駆動信号ＳＨＧ：Ｌレベル）のときオフ動作する。したがって、アナログスイッチＱ５およびＱ６のスイッチング動作は、図２に示したサンプルホールド回路６ａのスイッチ部に相当するアナログスイッチＱ１およびＱ２のスイッチング動作と同様である。なお、ｎＭＯＳであるアナログスイッチＱ５およびＱ６をオン動作させるためには、これらのゲート電圧がそのソース電圧（Ｖ＿ＳＨおよびＶ＿ＩＮＰ）より高い電圧である必要があり、このことから、ＮＯＴ回路７ａおよび７ｃの電源として昇圧電源を用いている。
【００４２】
スイッチ駆動信号ＳＨＧは、ＮＯＴ回路７ｂを介して、アナログスイッチＱ７およびＱ８のゲート端子に入力されることから、このスイッチ駆動信号ＳＨＧとアナログスイッチＱ７およびＱ８の論理出力が互いに逆の関係になることと、前述の、スイッチ駆動信号ＳＨＧとアナログスイッチＱ５およびＱ６の論理出力が同じであることにより、アナログスイッチＱ７およびＱ８は、アナログスイッチＱ５およびＱ６がオフ動作時にオン動作し、アナログスイッチＱ５およびＱ６がオン動作時にオフ動作する。したがって、アナログスイッチＱ７およびＱ８のスイッチング動作は、図２に示したサンプルホールド回路６ａのアナログスイッチＱ３およびＱ４のスイッチング動作と同様である。なお、ｎＭＯＳであるアナログスイッチＱ７およびＱ８をオン動作させるためには、これらのゲート電圧がそのソース電圧（Ｖ＿ＳＨおよびＶ＿ＩＮＰ）より高い電圧である必要があり、このことから、ＮＯＴ回路７ｂの電源として昇圧電源を用いている。
【００４３】
以上のことから、ＭＯＳＦＥＴとして、ｐＭＯＳを用いて構成されたサンプルホールド回路６ａの別の構成として、ＮＯＴ回路をさらに追加することで、ＭＯＳＦＥＴとして、ｐＭＯＳの代わりに、ｎＭＯＳを用いてサンプルホールド回路を構成することも可能である。
【００４４】
また、本実施の形態１に係る電流検出回路は、この電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点ＳＨの端子電圧（Ｖ＿ＳＨ）は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、Ｖ＿ＳＨがグランドレベルまで低下することから、モータ４への給電線の地絡検出も可能であり、フェールセーフ性に優れたシステムが構築できる。
【００４５】
さらに、図２に示したサンプルホールド回路６ａは、例えば、図１１に示すように、アナログスイッチＱ１〜Ｑ４およびＮＯＴ回路７ａ〜７ｃを同一の半導体チップ１３ａ上にモノリシックに集積化し、モノリシックＩＣを構成することが可能である。また、このモノリシックＩＣは、半導体チップ１３ａ上にボンディングパッド１４ａ〜１４ｃを備えている。図１１に示すモノリシックＩＣによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一ＩＣ内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。図１１には、図２に示したサンプルホールド回路６ａを構成するアナログスイッチＱ１〜Ｑ４およびＮＯＴ回路７ａ〜７ｃを同一の半導体チップ１３ａ上にモノリシックに集積化し、モノリシックＩＣを構成した場合について示したが、この場合に限らず、図１０に示したサンプルホールド回路６ｃを構成するアナログスイッチＱ５〜Ｑ８、ＮＯＴ回路７ａ〜７ｃを同一の半導体チップ上にモノリシックに集積化し、モノリシックＩＣを構成した場合であっても、同様の効果が得られることは言うまでもない。
【００４６】
また、本実施の形態１に係る電流検出回路において、遅延回路５０内に構成された充放電用の積分回路の時定数τ１およびτ２を個別に設定することができ、サンプルホールド回路６ａのサンプルタイミングをブリッジ回路３内のＦＥＴのオン動作タイミングよりも遅延させるとともに、ホールドタイミングをＦＥＴがオフ動作する直前となるようにしたので、ＦＥＴのオン動作時およびオフ動作時のスイッチングノイズ成分を除去するとともに、ホールド時の無用な電荷流出を防止することが可能となる。したがって、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。
【００４７】
実施の形態２．
上記実施の形態１では、モータに電流を供給する電源の高電位側とブリッジ回路との間にシャント抵抗器が挿入されたハイサイド方式の電流検出回路について示した。これに対して実施の形態２では、ブリッジ回路とグランド（接地）との間にシャント抵抗器を挿入したローサイド方式の電流検出回路について、図１２〜図１４を用いて説明する。図１２は、本発明の実施の形態２に係る電流検出回路２００を備えた電流制御回路の構成を示す回路ブロック図、図１３は、図１２内のサンプルホールド回路６ｄの構成を示す回路図、図１４は、ブリッジ回路３内のＦＥＴがオンオフ駆動したときの、ＳＨ’端子、ＩＮＰ’端子およびＯＰ’端子の電圧信号（Ｖ＿ＳＨ’、Ｖ＿ＩＮＰ’、Ｖ＿ＯＰ’）を示す波形図である。
【００４８】
図１２において、電流制御回路は、スイッチング素子であるＦＥＴ３ａ〜ＦＥＴ３ｄからなるブリッジ回路３、このブリッジ回路に接続されたモータ４、所望の電流が流れるように決定されたデューティー比をもつＰＷＭ信号ＰＷとモータ４の回転方向を指示する右方向（正転）指示信号ＤＲおよび左方向（逆転）指示信号ＤＬを出力する制御手段１、これらＰＷＭ信号ＰＷ、各指示信号ＤＲおよびＤＬに基づき、モータ４をＰＷＭ駆動するための各駆動信号（ＦＥＴ３ａ〜ＦＥＴ３ｄのゲートソース間電圧）を出力するＰＷＭ駆動回路２、モータ４に流れる電流を検出する電流検出回路２００、モータ４に電流を供給するバッテリ９により構成されている。
【００４９】
電流検出回路２００は、ＰＷＭ信号ＰＷを遅延してＰＷＭ遅延信号を生成する遅延回路５０、このＰＷＭ遅延信号、各指示信号ＤＲおよびＤＬに基づき、サンプルホールド回路６ｄ内のＭＯＳＦＥＴを駆動するスイッチ駆動信号ＳＨＧを生成するゲート回路５１、モータ電流を供給するバッテリ９（電圧ＶＭ）の低電位側（ローサイド側）、すなわちグランド、とブリッジ回路３との間に挿入されたシャント抵抗器Ｒｓ’、モータ通電時に、このシャント抵抗Ｒｓ’の両端電圧Ｖ１’をサンプリングし、ホールド電圧Ｖ２’としてホールドするサンプルホールド回路６ｄ、このホールド電圧Ｖ２’を増幅する増幅回路８ｂにより構成されている。制御手段１は、増幅回路８ｂから出力される増幅後の検出電圧Ｖ＿ＯＰ’をディジタル化して検出するＡ／Ｄ変換器等が内蔵されたマイコンからなり、モータ４に流れる電流の検出処理等を行う。なお、図１２に示した電流制御回路において、サンプルホールド回路６ｄおよび増幅回路８ｂ以外の回路ブロックの構成は、図１に示した電流制御回路と同じであるので、その詳細説明は省略する。また、図１２以降の図中に付した符号のうち、前出のものと同一の符号は同一の部分を示す。
【００５０】
サンプルホールド回路６ｄは、図１３に示すように、ゲート回路５１から出力されるスイッチ駆動信号ＳＨＧに基づいてスイッチング動作する４つのアナログスイッチＱ５’〜Ｑ８’と、スイッチ駆動信号ＳＨＧの反転信号を出力するＮＯＴ回路７ｂと、アナログスイッチＱ５’〜Ｑ８ ’を介してシャント抵抗器Ｒｓ’の両端間に並列接続された抵抗器Ｒ１’と、この抵抗器Ｒ１’の両端間に並列接続されたコンデンサＣ１’により構成されている。ここで、アナログスイッチＱ５’〜Ｑ８ ’は、ｎＭＯＳであるという点で、図１０に示したサンプルホールド回路６ｃと同じであるが、各アナログスイッチのゲート電圧およびソース電圧が異なることから、図１０に示したアナログスイッチＱ５〜Ｑ８とは別の符号を付している。ここで、アナログスイッチＱ５’のソース端子およびアナログスイッチＱ７’のソース端子およびドレイン端子は、シャント抵抗器Ｒｓ’の端子のうち、モータ４に流れる電位に応じて電位が変化する側の端子とブリッジ回路３との接続点ＳＨ’に接続されている。また、アナログスイッチＱ６’のソース端子およびアナログスイッチＱ８’のソース端子およびドレイン端子は、電流検出回路２００の出力であって、増幅回路８ｂ内の差動増幅器の非反転入力端子（＋）との接続点ＩＮＰ’を介して、制御手段１に接続されている。したがって、スイッチ部に相当するアナログスイッチＱ５’およびＱ６’は、シャント抵抗器Ｒｓ’の端子のうち、モータ４に流れる電位に応じて電位が変化する側の端子と電流検出回路２００の出力との間の信号線上に、互いに逆極性で直列に配置されており、キンセル部に相当するアナログスイッチＱ７’およびＱ８’は、この信号線により各アナログスイッチのソース端子とドレイン端子が短絡されている。
【００５１】
また、アナログスイッチＱ５’およびＱ６’のゲート端子には、スイッチ駆動信号ＳＨＧが直接接続されており、アナログスイッチＱ５’およびＱ６’はｎＭＯＳであることから、そのゲート電圧が、Ｈレベル（スイッチ駆動信号ＳＨＧ：Ｈレベル）のときオン動作し、Ｌレベル（スイッチ駆動信号ＳＨＧ：Ｌレベル）のときオフ動作する。そして、アナログスイッチＱ５’およびＱ６’のオン動作により、ブリッジ回路３内のＦＥＴがオン期間中のシャント抵抗器Ｒｓ’の両端電圧Ｖ１’をコンデンサＣ１’にサンプルし、ＦＥＴがオフ時においては、アナログスイッチＱ５’およびＱ６’のオフ動作により、コンデンサＣ１’の両端間の電圧をホールド電圧Ｖ２’として出力する。なお、シャント抵抗器Ｒｓ’がブリッジ回路とグランド（接地）との間に挿入されており、シャント抵抗器Ｒｓ’による電圧降下は、モータ４による電圧降下に比べて小さいことから、アナログスイッチＱ５’およびＱ６’のソース電圧（Ｖ＿ＳＨ’、Ｖ＿ＩＮＰ’）は、ほぼグランドレベルに等しい。また、スイッチ駆動信号ＳＨＧがＨレベル時のアナログスイッチＱ５’およびＱ６’のゲート電圧は、ディジタル回路の電源電圧Ｖｃであり、アナログスイッチＱ５’およびＱ６’のソース電圧（Ｖ＿ＳＨ’、Ｖ＿ＩＮＰ’）よりも高いことから、アナログスイッチＱ５’およびＱ６’を確実にオン動作させることが可能である。
【００５２】
また、アナログスイッチＱ７’およびＱ８’のゲート端子とスイッチ駆動信号ＳＨＧとの間には、ＮＯＴ回路７ｂが接続されていることにより、アナログスイッチＱ５’およびＱ６’がオン動作時にオフ動作し、アナログスイッチＱ５’およびＱ６’がオフ動作時にオン動作する。さらに、アナログスイッチＱ５’のソース端子およびアナログスイッチＱ７’のソース端子およびドレイン端子は、シャント抵抗器Ｒｓとブリッジ回路３との接続点ＳＨ’に接続され、アナログスイッチＱ６’のソース端子およびアナログスイッチＱ８’のソース端子およびドレイン端子は、抵抗器Ｒ１’の一端であって、増幅回路８ｂ内の差動増幅器の非反転入力端子（＋）との接続点ＩＮＰ’を介して、制御手段１に接続されている。アナログスイッチＱ７’およびＱ８’に関しても、スイッチ駆動信号ＳＨＧがＬレベル時、そのゲート電圧は、ディジタル回路の電源電圧Ｖｃであり、アナログスイッチＱ７’およびＱ８’のソース電圧（Ｖ＿ＳＨ’、Ｖ＿ＩＮＰ’）よりも高いことから、アナログスイッチＱ７’およびＱ８’を確実にオン動作させることが可能である。
【００５３】
増幅回路８ｂは、差動増幅器、入力抵抗Ｒ２’、帰還抵抗Ｒ３’からなり、サンプルホールド回路６ｄより出力されたホールド電圧Ｖ２’を増幅する。差動増幅器を介して増幅された電圧は検出電圧Ｖ＿ＯＰ’として制御手段１に出力される。
【００５４】
制御手段１は、増幅回路８ｂから入力される検出電圧Ｖ＿ＯＰ’から、モータ電流の検出電流値を算出し、所望のトルクを発生させるのに必要な電流量（目標電流値）とこの検出電流値が一致するように、ＰＩＤ制御など公知の制御技術によりＰＷＭ信号ＰＷを出力し、モータ電流のフィードバック制御を行う。
【００５５】
次に、図１４の波形図を参照しながら、図１２に示した電流制御回路の動作について説明する。上記実施の形態１の記載と同様、制御手段１からの出力される各指示信号ＤＲおよびＤＬの方向指示に応じて、ＰＷＭ駆動回路２でのＰＷＭ駆動により、モータ４に電流が流れるとともに、シャント抵抗器Ｒｓ’（抵抗値ｒｓ’）にも電流が流れる。このときのシャント抵抗器Ｒｓ’の両端電圧Ｖ１’は、下記の式（４）のように表される。
【００５６】
【数４】
2011223711.tif 000006
そして、このＶ＿ＳＨ’がサンプルホールド回路６ｄに入力される。
【００５７】
また、ＰＷＭ駆動により、ＦＥＴ駆動信号ＶＧＳがしきい値Ｖｔｈ２を上回った瞬間にスイッチングノイズ（図１４内のＣ’部参照）が発生するが、実施の形態１の記載と同様、遅延回路５０内の抵抗器Ｒ６およびコンデンサＣ４からなる積分回路の時定数τ１を大きく設定することで、このスイッチングノイズ（Ｃ’部）が収束した後に、シャント抵抗器Ｒｓ’の両端電圧Ｖ１’をサンプルする。
【００５８】
そして、スイッチングノイズ（Ｃ’部）が収束した後のタイミングで、スイッチ駆動信号ＳＨＧにより、サンプルホールド回路６ｄ内のアナログスイッチＱ５’およびＱ６’をオン動作させて、シャント抵抗器Ｒｓ’の両端電圧Ｖ１’をサンプルする。ここで、前述したとおり、アナログスイッチＱ５’とＱ７’、および、アナログスイッチＱ６’とＱ８’のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあることから、アナログスイッチＱ５’およびＱ６’のオン動作（サンプル動作）開始時およびオフ動作（ホールド動作）開始時に発生するスイッチングノイズをともにキャンセルすることができる。
【００５９】
続いて、サンプルホールド回路６ｄに入力されたシャント抵抗器Ｒｓ’の両端電圧Ｖ１’は、コンデンサＣ１’に充電され、スイッチ駆動信号ＳＨＧが立ち下がった後のホールド動作時、コンデンサＣ１’の両端間の電圧がホールド電圧Ｖ２’として出力される。ここで、ホールド電圧Ｖ２’は、下記の式（５）のように表される。
【００６０】
【数５】
2011223711.tif 000007
なお、サンプル動作時は、シャント抵抗器Ｒｓ’の両端電圧Ｖ１’がそのままホールド電圧Ｖ２’として出力されることから、このときのホールド電圧Ｖ２’は、シャント抵抗器Ｒｓ’の両端電圧Ｖ１’に等しく、式（４）、式（５）から、Ｖ＿ＳＨ’＝Ｖ＿ＩＮＰ’である。
【００６１】
サンプル動作時にオン状態であったブリッジ回路３内のＦＥＴが、オフ状態の区間中に、コンデンサＣ１’にサンプルした電荷が放出されることで、ホールド電圧Ｖ２’として出力されるが、上記実施の形態１の記載と同様、ブリッジ回路３内のＦＥＴがオン状態からオフ状態に変化するタイミング、すなわち、ＦＥＴ駆動信号ＶＧＳがしきい値Ｖｔｈ２を下回った瞬間にスイッチングノイズ（図１４内のＤ’部参照）が発生するが、実施の形態１の記載と同様、遅延回路５０内の抵抗器Ｒ７およびコンデンサＣ４からなる積分回路の時定数τ２を小さく設定することで、このスイッチングノイズ（Ｄ’部）が発生する前に、シャント抵抗器Ｒｓ’の両端電圧Ｖ１’のサンプル動作を終了させることが可能となり、スイッチングノイズ（Ｄ’部）のサンプリングを回避して不用な電荷の放出を防止することができる。
【００６２】
サンプルホールド回路６ｄより出力されたホールド電圧Ｖ２’は、増幅回路８ｂに入力される。増幅回路８ｂは、バッテリ電圧ＶＭを基準としてホールド電圧Ｖ２’を増幅し、検出電圧Ｖ＿ＯＰ’を発生させる。ここで、検出電圧Ｖ＿ＯＰ’を生成するためのゲインは、抵抗器Ｒ２’およびＲ３’に基づき決定され、検出電圧Ｖ＿ＯＰ’は、式（６）のように表される。
【００６３】
【数６】
2011223711.tif 000008
【００６４】
増幅回路８ｂから出力される検出電圧Ｖ＿ＯＰ’は、制御手段１に入力され、マイコンに内蔵されたＡ／Ｄ変換器を介してモータに流れる電流値が検出される。
【００６５】
以上のことから、電流検出回路として、モータに電流を供給する電源の高電位側とブリッジ回路との間にシャント抵抗器が挿入されたハイサイド方式の電流検出回路の別の構成として、ブリッジ回路とグランド（接地）との間にシャント抵抗器を挿入したローサイド方式の電流検出回路であっても、実施の形態１と同様の効果が得られる。また、サンプルホールド回路６ｄ内に入力されるシャント抵抗器Ｒｓ’の両端電圧Ｖ１’および増幅回路８ｂに入力されるホールド電圧Ｖ２’は、ともにグランド基準の電圧であることから、制御手段１において、検出電圧Ｖ＿ＯＰ’をそのままとして出力することが可能となり、実施の形態１で記載したように、制御手段１において、グランド基準の検出電圧への変換が不要となることから、電流検出回路の小型化が可能となる。
【００６６】
なお、本実施の形態２に係る電流検出回路においては、サンプルホールド回路６ｄを構成するＭＯＳＦＥＴ（アナログスイッチＱ５’〜Ｑ８ ’）がｎＭＯＳの場合について示したが、この場合に限らず、図１５に示すように、各アナログスイッチの前段にＮＯＴ回路７ａ、７ｃをさらに追加し、ＮＯＴ回路７ａ〜７ｃのＬ出力電圧（Ｈ入力時の反転出力電圧）が負電圧（−ＶＣＣ）となるように負電源を接続することで、ｐＭＯＳ（アナログスイッチＱ１’〜Ｑ４ ’）で構成することも可能である。なお、ｐＭＯＳであるアナログスイッチＱ１’〜Ｑ４ ’をオン動作させるためには、これらのゲート電圧がそのソース電圧（Ｖ＿ＳＨ’およびＶ＿ＩＮＰ’）より低い電圧である必要があり、ホールド動作時のＶ＿ＳＨ’は、グランドレベルであることから、ＮＯＴ回路７ａ〜７ｃの電源として負電源を用いている。
【００６７】
さらに、図１３に示したサンプルホールド回路６ｄは、例えば、図１６に示すように、アナログスイッチＱ５’〜Ｑ８ ’およびＮＯＴ回路７ｂを同一の半導体チップ１３ｂ上にモノリシックに集積化し、モノリシックＩＣを構成することが可能である。また、このモノリシックＩＣは、半導体チップ１３ｂ上にボンディングパッド１４ｄ〜１４ｆを備えている。図１６に示すモノリシックＩＣによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一ＩＣ内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。図１６には、図１３に示したサンプルホールド回路６ｄを構成するアナログスイッチＱ５’〜Ｑ８ ’およびＮＯＴ回路７ｂを同一の半導体チップ１３ｂ上にモノリシックに集積化し、モノリシックＩＣを構成した場合について示したが、この場合に限らず、図１５に示したサンプルホールド回路６ｅを構成するアナログスイッチＱ１’〜Ｑ４ ’およびＮＯＴ回路７ａ〜７ｃを同一の半導体チップ上にモノリシックに集積化し、モノリシックＩＣを構成した場合であっても、同様の効果が得られることは言うまでもない。
【００６８】
実施の形態３．
上記実施の形態１に係る電流検出回路は、図１、図２に示すように、ハイサイド方式の電流検出回路であって、シャント抵抗器Ｒｓとブリッジ回路との接続点ＳＨに、ｐＭＯＳであるアナログスイッチＱ１のソース端子が接続されていることから、スイッチ駆動信号ＳＨＧがＬレベル時のゲート電圧が、このソース電圧（Ｖ＿ＳＨでバッテリ電圧ＶＭにほぼ等しい）より小さい電圧であればよく、アナログスイッチＱ１をオン動作させることは容易であった。その一方で、スイッチ駆動信号ＳＨＧがＨレベル時のゲート電圧が、Ｖ＿ＳＨに等しい電圧であれば、このアナログスイッチＱ１をオフ動作させることは可能であるが、アナログスイッチＱ１を確実にオフ動作させるには、図４に示すように、アナログスイッチＱ１の前段にあるＮＯＴ回路７ａの電源として、バッテリ電源とは別に昇圧電源を用意する必要があった。そこで、アナログスイッチＱ１のソース端子に接続されているＳＨ端子をＮＯＴ回路７ａの電源端子に接続すれば、アナログスイッチＱ１のソース電圧（Ｖ＿ＳＨ）の変動に伴って、アナログスイッチＱ１のゲート電圧がこのソース電圧に等しくなるように変化することから、アナログスイッチＱ１を確実にオフ動作させることが可能となる。それゆえ、昇圧電源が不要となる。アナログスイッチＱ２〜Ｑ４についても同様であることから、本実施の形態３では、サンプルホールド回路６ａ以外の構成は実施の形態１と同じ構成で、サンプルホールド回路６ａを構成するＮＯＴ回路７ａ〜７ｃの電源端子にＳＨ端子を接続した場合について、図１７〜図１９を用いて説明する。図１７は、この発明の実施の形態３に係る電流検出回路を構成するサンプルホールド回路６ｆの構成を示す回路図である。なお、本実施の形態３に係る電流検出回路において、図１７に示したサンプルホールド回路６ｆ以外の回路ブロックの構成は、図１に示す電流検出回路１００と同じであるので、その詳細説明は省略する。なお、Ｍ１端子、Ｍ２端子の端子電圧Ｖ＿Ｍ１、Ｖ＿Ｍ２は、上記実施の形態１と同様バッテリ電圧ＶＭに等しい。
【００６９】
図１７において、サンプルホールド回路６ｆは、ゲート回路５１から出力されるスイッチ駆動信号ＳＨＧに基づいてスイッチング動作する４つのアナログスイッチＱ１〜Ｑ４と、これらのアナログスイッチＱ１〜Ｑ４の前段に接続された３つのＮＯＴ回路７ａ〜７ｃと、これらのＮＯＴ回路７ａ〜７ｃのＬ出力電圧（Ｈ入力時の反転出力電圧）をレベルシフトさせるレベルシフト回路１２ａと、アナログスイッチＱ１〜Ｑ４を介してシャント抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、この抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１により構成され、これらの構成要素のうち、レベルシフト回路１２ａは、ＮＯＴ回路７ａ〜７ｃのＬ出力電圧をレベルシフトさせる回路であり、このレベルシフト回路１２ａ以外の構成要素は、図２に示したサンプルホールド回路６ａと同じである。したがって、アナログスイッチＱ１とＱ３、および、アナログスイッチＱ２とＱ４のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にある。
【００７０】
ＮＯＴ回路７ａ〜７ｃの電源端子はＳＨ端子に接続されていることから、これらのＮＯＴ回路７ａ〜７ｃのＨ出力電圧（Ｌ入力時の反転出力電圧）は、Ｖ＿ＳＨである。また、ＮＯＴ回路７ａ〜７ｃのグランドには、後述するレベルシフト回路１２ａの出力（Ｖ＿ＳＨ−Ｖｓ、Ｖｓはシフト量）が接続されていることから、ＮＯＴ回路７ａ〜７ｃのＬ出力電圧（Ｈ入力時の反転出力電圧）は、Ｖ＿ＳＨ−Ｖｓである。
【００７１】
レベルシフト回路１２ａは、Ｖ＿ＳＨを入力とし、抵抗分圧型やダイオードクリップ型のレベルシフト回路等の公知の技術により、Ｖ＿ＳＨからシフト量Ｖｓを差し引いた値（Ｖ＿ＳＨ−Ｖｓ）を出力する回路である。ここで、シフト量Ｖｓは、例えば、ディジタル回路の電源電圧Ｖｃと同じ値に設定する。なお、本実施の形態においては、スイッチ駆動信号ＳＨＧのＬ出力電圧（０Ｖ）とＨ出力電圧（Ｖｃ）を生成するゲート回路５１等のディジタル回路のダイナミックレンジとアナログスイッチＱ１〜Ｑ４を駆動するためのゲート電圧を生成するＮＯＴ回路７ａ〜７ｃのダイナミックレンジが同程度となるようにするため、レベルシフト回路１２ａにより、Ｖ＿ＳＨからＶｃと同じ値であるシフト量Ｖｓを差し引いた値をＮＯＴ回路７ａ〜７ｃのグランドに入力する場合について示したが、この場合に限らず、ディジタル回路のダイナミックレンジとは別に、ＮＯＴ回路７ａ〜７ｃのダイナミックレンジを設定してもよい場合、このレベルシフト回路１２ａは不要である。
【００７２】
次に、サンプルホールド回路６ｆを構成するアナログスイッチＱ１〜Ｑ４のゲートソース間電圧について説明する。なお、前述したとおり、アナログスイッチＱ１とＱ３、および、アナログスイッチＱ２とＱ４のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあり、スイッチ駆動信号ＳＨＧの出力レベルと各アナログスイッチのゲートソース間電圧の関係は互いに逆であるが、アナログスイッチＱ１とＱ３、およびアナログスイッチＱ２とＱ４、のゲートソース間電圧自体は同じである。このことから、以下では、アナログスイッチＱ１およびＱ２のゲートソース間電圧についてのみ説明する。
【００７３】
まず、アナログスイッチＱ１およびＱ２のゲート電圧に関しては、ゲート回路５１等のディジタル回路の電源電圧がＶｃであるので、ゲート回路５１内のＮＡＮＤ回路５３および５４の電源電圧もＶｃであり、それゆえ、スイッチ駆動信号ＳＨＧ（ＮＡＮＤ回路５４の出力）がＬレベル、Ｈレベルのときの出力電圧は、それぞれ、０Ｖ、Ｖｃとなる。このスイッチ駆動信号ＳＨＧは、サンプルホールド回路６ｆ内のＮＯＴ回路７ａに接続され、さらに、ＮＯＴ回路７ａはアナログスイッチＱ１およびＱ２のゲート端子に接続されている。一方、ＮＯＴ回路７ａの電源電圧はＶ＿ＳＨに等しく、また、グランドレベルはＶ＿ＳＨ−Ｖｓである。したがって、スイッチ駆動信号ＳＨＧがＬレベル、ＨレベルのときのＮＯＴ回路７ａの出力電圧、すなわち、アナログスイッチＱ１およびＱ２のゲート電圧は、それぞれ、Ｖ＿ＳＨ、Ｖ＿ＳＨ−Ｖｓである。
【００７４】
そして、アナログスイッチＱ１のソース電圧はＶ＿ＳＨであることから、アナログスイッチＱ１のゲートソース間電圧は、０Ｖ（スイッチ駆動信号ＳＨＧがＬレベル時）、−Ｖｓ（スイッチ駆動信号ＳＨＧがＨレベル時）である。また、Ｑ２のソース電圧はＶ＿ＩＮＰであることから、アナログスイッチＱ２のゲートソース間電圧は、Ｖ＿ＳＨ−Ｖ＿ＩＮＰ（スイッチ駆動信号ＳＨＧがＬレベル時）、Ｖ＿ＳＨ−Ｖｓ−Ｖ＿ＩＮＰ（スイッチ駆動信号ＳＨＧがＨレベル時）である。ここで、スイッチ駆動信号ＳＨＧがＬレベル時（ホールド動作時）は、コンデンサＣ１にサンプルした電荷が放出されることで、ホールド電圧Ｖ２は徐々に低下することから、Ｖ＿ＩＮＰ（＝ＶＭ−Ｖ２）は徐々に上昇するが、ホールド動作時のＶ＿ＳＨはバッテリ電圧ＶＭに等しく、Ｖ＿ＩＮＰはバッテリ電圧ＶＭ以下であることから、Ｖ＿ＩＮＰ＜Ｖ＿ＳＨである。ゆえに、Ｖ＿ＳＨ−Ｖ＿ＩＮＰ＞０Ｖ、すなわち、ホールド動作時のアナログスイッチＱ２のゲートソース間電圧は、正電圧である。ここで、レベルシフト回路１２ａは、スイッチ駆動信号ＳＨＧがＨレベル時（サンプル動作時）のアナログスイッチＱ１およびＱ２のゲート電圧をグランドレベルからＶ＿ＳＨ−Ｖｓにレベルシフトさせる回路であることから、スイッチ駆動信号ＳＨＧがＬレベル時（ホールド動作時）のアナログスイッチＱ１、Ｑ２のゲートソース間電圧は、レベルシフト回路１２ａの有無に関わらず、それぞれ、０Ｖ、Ｖ＿ＳＨ−Ｖ＿ＩＮＰ（正電圧）である。また、スイッチ駆動信号ＳＨＧがＨレベル時（サンプル動作時）は、シャント抵抗器Ｒｓの両端電圧Ｖ１がサンプルされ、そのままホールド電圧Ｖ２として出力されることから、Ｖ＿ＩＮＰ＝Ｖ＿ＳＨである。ゆえに、サンプル動作時のアナログスイッチＱ２のゲートソース間電圧は−Ｖｓである。なお、レベルシフト回路１２ａなしの構成で、ＮＯＴ回路７ａ〜７ｃのグランドを接地した場合、Ｖ＿ＩＮＰ＝Ｖ＿ＳＨであることから、サンプル動作時のアナログスイッチＱ１およびＱ２のゲートソース間電圧はともに、−Ｖ＿ＳＨである。
【００７５】
したがって、スイッチ駆動信号ＳＨＧがＬレベル時のアナログスイッチＱ１、Ｑ２のゲートソース間電圧はそれぞれ、０Ｖ、Ｖ＿ＳＨ−Ｖ＿ＩＮＰ（正電圧）であり、このことから、アナログスイッチＱ１、Ｑ２ともに確実にオフ動作させることが可能となる。また、スイッチ駆動信号ＳＨＧがＨレベル時のアナログスイッチＱ１、Ｑ２のゲートソース間電圧はともに、−Ｖｓ（負電圧）であり、このことから、アナログスイッチＱ１、Ｑ２ともに確実にオン動作させることが可能である。同様に、アナログスイッチＱ３およびＱ４についても、確実にオンオフ動作させることが可能となる。なお、レベルシフト回路１２ａなしの構成で、ＮＯＴ回路７ａ〜７ｃのグランドを接地した場合、サンプル動作時のアナログスイッチＱ１およびＱ２のゲートソース間電圧はともに−Ｖ＿ＳＨ（負電圧）であり、このことから、レベルシフト回路１２ａなしの構成の場合であっても、アナログスイッチＱ１、Ｑ２ともにオン動作させることが可能である。
【００７６】
以上のように、本実施の形態３に係る電流検出回路において、サンプルホールド回路内のスイッチ部およびキャンセル部を構成するＭＯＳＦＥＴ（アナログスイッチＱ１〜Ｑ４）を駆動するＭＯＳＦＥＴ駆動回路の電源、すなわち、ＮＯＴ回路７ａ〜７ｃの電源端子をＳＨ端子に接続するように構成したので、本実施の形態１の効果に加えて、スイッチ駆動信号ＳＨＧがＬレベル時のアナログスイッチＱ１およびＱ２のゲートソース間電圧と、スイッチ駆動信号ＳＨＧがＨレベル時のアナログスイッチＱ３およびＱ４のゲートソース間電圧が、ともに０Ｖ以上となり、実施の形態１の構成において、確実なオン動作のための昇圧電源を必要とせず、スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴを確実にオン動作させることが可能となる。また、昇圧電源が不要となることから、電流検出回路の小型化が可能となる。
【００７７】
また、本実施の形態３に係る電流検出回路において、ＳＨ端子電圧（Ｖ＿ＳＨ）をレベルシフトさせるレベルシフト回路１２ａを設け、これをスイッチ部およびキャンセル部を構成するＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ駆動回路を構成するＮＯＴ回路７ａ〜７ｃのグランドに出力するようにしたので、ホールド動作時（スイッチ駆動信号ＳＨＧがＬレベル時）のキャンセル部を構成するＭＯＳＦＥＴ（アナログスイッチＱ３、Ｑ４）のゲートソース間電圧が、Ｖ＿ＳＨに依存しない−Ｖｓ（負電圧）となることから、ホールド動作中に、ブリッジ回路３を構成するＦＥＴのスイッチング動作により、Ｖ＿ＳＨが変動した場合であっても、アナログスイッチＱ３およびＱ４を確実にオン動作させることができ、適切に電流検出が可能な電流検出回路を提供することができる。また、スイッチ駆動信号ＳＨＧによるスイッチング動作時のアナログスイッチＱ１〜Ｑ４のゲートソース間電圧が、ＳＨ端子電圧（Ｖ＿ＳＨ）に依存せず一定となることから、スイッチ駆動信号ＳＨＧの立ち上がり時間および立ち下がり時間に対する、アナログスイッチＱ１〜Ｑ４のゲート電圧の立ち上がり時間および立ち下がり時間の遅延時間を一定にすることが可能となり、サンプルタイミングおよびホールドタイミングがずれることなく、常に同じタイミングで安定してモータに流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。
【００７８】
また、本実施の形態３では、実施の形態１の記載と同様、電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点ＳＨの端子電圧（Ｖ＿ＳＨ）は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、Ｖ＿ＳＨがグランドレベルまで低下することから、モータ４への給電線の地絡検出も可能であり、フェールセーフ性に優れたシステムが構築できる。
【００７９】
さらに、図１７に示したサンプルホールド回路６ｆは、例えば、図１９に示すように、アナログスイッチＱ１〜Ｑ４およびＮＯＴ回路７ａ〜７ｃを同一の半導体チップ１３ｃ上にモノリシックに集積化し、モノリシックＩＣを構成することが可能である。また、このモノリシックＩＣは、半導体チップ１３ｃ上にボンディングパッド１４ｇ〜１４ｋを備えている。図１９に示すモノリシックＩＣによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一ＩＣ内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。なお、前述したように、レベルシフト回路１２ａを動作させるためには、バイアス電流が必要であり、モノリシックＩＣ内での消費電力を低減するために、図１９には、レベルシフト回路１２ａがモノリシックＩＣの外部に配置した場合について示したが、レベルシフト回路１２ａをモノリシックＩＣに内蔵してもよい。レベルシフト回路１２ａをモノリシックＩＣに内蔵することで、レベルシフト回路１２ｂとＮＯＴ回路７ａ〜７ｃとの間の配線インピーダンスを抑制することができる。
【００８０】
実施の形態４．
上記実施の形態３では、スイッチ部およびキャンセル部を構成するＭＯＳＦＥＴ（アナログスイッチＱ１〜Ｑ４）を駆動するＭＯＳＦＥＴ駆動回路（ＮＯＴ回路７ａ〜７ｃ）の電源端子をＳＨ端子に接続したことで、昇圧電源を要することなく、アナログスイッチＱ１〜Ｑ４を確実にオンオフ動作させることが可能な電流検出回路について示した。ところで、この電流検出回路は、前述したように、ＮＯＴ回路７ａ〜７ｃの電源端子が、ともにＳＨ端子に接続されていることから、ＮＯＴ回路７ａ〜７ｃそれぞれの電源端子、すなわち、ＳＨ端子からグランドに向かって、バイアス電流が流れる。また、サンプルホールド回路６ｆ内にレベルシフト回路１２ａを設け、ＳＨ端子電圧（Ｖ＿ＳＨ）からシフト量Ｖｓを差し引いた値（Ｖ＿ＳＨ−Ｖｓ）をＮＯＴ回路７ａ〜７ｃのグランドに出力するようにしたことで、ＰＷＭ信号ＰＷに対するサンプルホールド動作の遅延時間を一定にすることが可能な電流検出回路であることについても示した。そして、このレベルシフト回路１２ａを動作させるためには、バイアス電流が必要であり、上記実施の形態３では、レベルシフト回路１２ａの入力端子であるＳＨ端子からレベルシフト回路１２ａのグランドに向かって、バイアス電流が流れる場合について示した。すなわち、ＮＯＴ回路７ａ〜７ｃそれぞれの電源端子（ＳＨ端子）からグランドに向かってバイアス電流が流れ、さらに、レベルシフト回路１２ａを設けたことにより、レベルシフト回路の入力端子(ＳＨ端子)からグランドに向かってもバイアス電流が流れる。ここで、バイアス電流が流れる電流経路には、配線インピーダンスが存在することから、この配線インピーダンスによる電圧降下が発生するため、制御手段１では、シャント抵抗器Ｒｓに電流が流れることによる電圧降下に加えて、配線インピーダンスによる電圧降下が重畳した電圧が検出されてしまうことから、配線インピーダンスが大きいほど、また、バイアス電流の流れる経路が増加するほど、このバイアス電流による電流検出誤差が大きくなるおそれがあった。そこで、実施の形態３に係る電流検出回路において、ＭＯＳＦＥＴ駆動回路（ＮＯＴ回路７ａ〜７ｃ）の電源すべてをＳＨ端子に接続するのではなく、シャント抵抗器の端子のうち、モータに流れる電流に応じて電位が変化する側に接続されたＭＯＳＦＥＴ駆動回路の電源、すなわち、アナログスイッチＱ１およびＱ３のゲート端子に接続されたＮＯＴ回路、の電源にはＳＨ端子を接続し、電流検出回路の出力側に接続されたＭＯＳＦＥＴ駆動回路の電源、すなわち、アナログスイッチＱ２およびＱ４のゲート端子に接続されたＮＯＴ回路の電源にはモータに電流を供給する電源の高電位側の端子を接続するように構成すれば、バイアス電流の流れる経路が減少し、電流検出誤差を低減することが可能となる。以下では、実施の形態４として、ここで示した回路の詳細を述べる。
【００８１】
本発明の実施の形態４では、サンプルホールド回路６ｆ以外の構成、および、サンプルホールド回路６ｆを構成するスイッチング素子のうち、アナログスイッチＱ１およびＱ３の前段に設けたＮＯＴ回路７ａ〜７ｃの構成は、実施の形態３と同じ構成で、アナログスイッチＱ２の前段にはＮＯＴ回路７ｅを、アナログスイッチＱ４の前段にはＮＯＴ回路７ｄおよび７ｆをそれぞれ設け、このＮＯＴ回路７ｄ〜７ｆの電源端子を負荷であるモータに電流を供給する電源の高電位側の端子であるＭ１（Ｍ２）端子に接続したものである。以下でその詳細を説明する。図２０は、本発明の実施の形態４に係る電流検出回路を構成する回路ブロックのうち、サンプルホールド回路６ｇの構成を示す回路図である。なお、本実施の形態４に係る電流検出回路において、図２０に示したサンプルホールド回路６ｇ以外の回路ブロックの構成は、図１に示す電流検出回路１００と同じであるので、その詳細説明は省略する。なお、Ｍ１端子、Ｍ２端子の端子電圧Ｖ＿Ｍ１、Ｖ＿Ｍ２は、上記実施の形態３と同様バッテリ電圧ＶＭに等しい。
【００８２】
図２０において、サンプルホールド回路６ｇは、ゲート回路５１から出力されるスイッチ駆動信号ＳＨＧに基づいてスイッチング動作する４つのアナログスイッチＱ１〜Ｑ４と、アナログスイッチＱ１およびＱ３の前段に接続され、その電源端子がＳＨ端子に接続された３つのＮＯＴ回路７ａ〜７ｃと、アナログスイッチＱ２およびＱ４の前段に接続され、その電源端子がモータに電流を供給する電源端子であるＭ１（Ｍ２）端子に接続された３つのＮＯＴ回路７ｄ〜７ｆと、これらのＮＯＴ回路７ａ〜７ｆのＬ出力電圧（Ｈ入力時の反転出力電圧）をレベルシフトさせるレベルシフト回路１２ｂと、アナログスイッチＱ１〜Ｑ４を介してシャント抵抗器Ｒｓの両端間に並列接続された抵抗器Ｒ１と、この抵抗器Ｒ１の両端間に並列接続されたコンデンサＣ１により構成されている。
【００８３】
アナログスイッチＱ１およびＱ３とゲート回路５１から出力されるスイッチ駆動信号ＳＨＧとの間の接続は、前述の実施の形態３と同じ接続であるので、スイッチ駆動信号ＳＨＧによるアナログスイッチＱ１およびＱ３のスイッチング動作は、前述の実施の形態３と同様、一方がオン動作時、他方がオフ動作する関係にある。また、ＮＯＴ回路７ｄ〜７ｆの電源電圧（バッテリ電圧ＶＭ）は、ＮＯＴ回路７ａ〜７ｃの電源電圧（Ｖ＿ＳＨ）とは異なるが、その論理出力はともに同じであり、スイッチ駆動信号ＳＨＧは、ＮＯＴ回路７ｅを介してアナログスイッチＱ２のゲート端子に入力されるとともに、直列接続された２つのＮＯＴ回路７ｄおよび７ｆを介してアナログスイッチＱ４のゲート端子にも入力されることから、アナログスイッチＱ２およびＱ４のゲート電圧は、アナログスイッチＱ１およびＱ３のゲート電圧とは異なるものの、そのスイッチング動作は、アナログスイッチＱ１およびＱ３と同様、一方がオン動作時、他方がオフ動作する関係にある。
【００８４】
ＮＯＴ回路７ｄ〜７ｆは、ＮＯＴ回路７ａ〜７ｃと同様、入力信号の反転信号を出力する回路であり、ＮＯＴ回路７ｄ〜７ｆの電源端子はＭ１（Ｍ２）端子に接続されていることから、ＮＯＴ回路７ｄ〜７ｆのＨ出力電圧（Ｌ入力時の反転出力電圧）は、バッテリ電圧ＶＭに等しい。また、ＮＯＴ回路７ｄ〜７ｆのグランドには、後述するレベルシフト回路１２ｂの出力（ＶＭ−Ｖｓ）が接続されていることから、ＮＯＴ回路７ｄ〜７ｆのＬ出力電圧（Ｈ入力時の反転出力電圧）は、ＶＭ−Ｖｓである。
【００８５】
レベルシフト回路１２ｂは、Ｖ＿ＳＨおよびＶＭを入力とし、抵抗分圧型やダイオードクリップ型のレベルシフト回路等の公知の技術により、各入力（Ｖ＿ＳＨおよびＶＭ）からシフト量Ｖｓを差し引いた値（Ｖ＿ＳＨ−ＶｓおよびＶＭ−Ｖｓ）をＮＯＴ回路７ａ〜７ｃ、およびＮＯＴ回路７ｄ〜７ｆに対するグランドとして出力する回路である。
【００８６】
次に、サンプルホールド回路６ｇを構成するアナログスイッチＱ１〜Ｑ４のゲートソース間電圧について説明する。アナログスイッチＱ１およびＱ３の各端子とスイッチ駆動信号ＳＨＧとの間の接続は、前述の実施の形態３と同じ接続であるので、そのゲートソース間電圧は、上記実施の形態３と同様、０Ｖ、−Ｖｓである。また、アナログスイッチＱ２およびＱ４のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあり、上記実施の形態３で述べたように、スイッチ駆動信号ＳＨＧの出力レベルと各アナログスイッチのゲートソース間電圧の関係は互いに逆であるが、各アナログスイッチのゲートソース間電圧自体は同じであることから、以下では、アナログスイッチＱ２のゲートソース間電圧についてのみ説明する。
【００８７】
まず、アナログスイッチＱ２のゲート電圧に関しては、上記実施の形態３で述べたように、スイッチ駆動信号ＳＨＧがＬレベル、Ｈレベルのときの出力電圧は、それぞれ、０Ｖ、Ｖｃである。このスイッチ駆動信号ＳＨＧは、サンプルホールド回路６ｇ内のＮＯＴ回路７ｅに接続され、さらに、ＮＯＴ回路７ｅはアナログスイッチＱ２のゲート端子に接続されている。一方、ＮＯＴ回路７ｅの電源電圧はバッテリ電圧ＶＭに等しく、また、グランドレベルはＶＭ−Ｖｓである。したがって、スイッチ駆動信号ＳＨＧがＬレベル、ＨレベルのときのＮＯＴ回路７ｅの出力電圧、すなわち、アナログスイッチＱ２のゲート電圧は、それぞれ、ＶＭ、ＶＭ−Ｖｓである。
【００８８】
そして、アナログスイッチＱ２のソース電圧はＶ＿ＩＮＰであることから、アナログスイッチＱ２のゲートソース間電圧は、ＶＭ−Ｖ＿ＩＮＰ（スイッチ駆動信号ＳＨＧがＬレベル時）、ＶＭ−Ｖｓ−Ｖ＿ＩＮＰ（スイッチ駆動信号ＳＨＧがＨレベル時）である。ここで、式（２）より、ＶＭ−Ｖ＿ＩＮＰ＝Ｖ２であり、ホールド動作時のホールド電圧Ｖ２はコンデンサＣ１の放電により徐々に低下していくが、この放電が完了する前の、アナログスイッチＱ２のスイッチング動作により、サンプル動作が開始することから、Ｖ２＝ＶＭ−Ｖ＿ＩＮＰ＞０、すなわち、ホールド動作時のアナログスイッチＱ２のゲートソース間電圧は、正電圧である。また、スイッチ駆動信号ＳＨＧがＨレベル時、すなわち、サンプル動作時は、シャント抵抗器Ｒｓの両端電圧Ｖ１（＝ｒｓ・ｉ）がサンプルされ、そのままホールド電圧Ｖ２として出力されることから、ホールド電圧Ｖ２は徐々に上昇していく。ここで、実際にモータに供給される電圧は、バッテリ電圧ＶＭからシャント抵抗器Ｒｓの両端電圧Ｖ１を差し引いた電圧であり、このシャント抵抗器Ｒｓの両端電圧Ｖ１による電圧ロスの影響をなくすため、Ｖ１はＶｓに比べて十分に小さく、Ｖ１＜Ｖｓである。ゆえに、ＶＭ−Ｖｓ−Ｖ＿ＩＮＰ＜０であり、サンプル動作時のアナログスイッチＱ２のゲートソース間電圧は負電圧である。
【００８９】
したがって、スイッチ駆動信号ＳＨＧがＬレベル時のアナログスイッチＱ２のゲートソース間電圧は、ＶＭ−Ｖ＿ＩＮＰ（正電圧）であり、このことから、アナログスイッチＱ２を確実にオフ動作させることが可能となる。また、スイッチ駆動信号ＳＨＧがＨレベル時のアナログスイッチＱ２のゲートソース間電圧は、ＶＭ−Ｖ＿ＩＮＰ−Ｖｓ（負電圧）であり、このことから、アナログスイッチＱ２を確実にオン動作させることが可能である。同様に、アナログスイッチＱ４についても、確実にオンオフ動作させることが可能となる。なお、ＮＯＴ回路７ｄ〜７ｆの電源端子は、Ｍ１（Ｍ２）端子に接続されており、ＳＨ端子には接続されていないことから、ＳＨ端子からのバイアス電流がＮＯＴ回路７ｄ〜７ｆに流れることなく、このバイアス電流による電流検出誤差を低減することが可能となる。
【００９０】
以上のように、本実施の形態４に係る電流検出回路において、サンプルホールド回路６ｇ内のシャント抵抗器側に配置されたＭＯＳＦＥＴ（アナログスイッチＱ１およびＱ３）を駆動するＭＯＳＦＥＴ駆動回路の電源、すなわち、ＮＯＴ回路７ａ〜７ｃの電源をＳＨ端子に接続し、この電流検出回路の出力側に配置されたＭＯＳＦＥＴ（アナログスイッチＱ２およびＱ４）を駆動するＭＯＳＦＥＴ駆動回路の電源、すなわち、ＮＯＴ回路７ｄ〜７ｆの電源をＭ１（Ｍ２）端子に接続するように構成したので、本実施の形態３の効果に加えて、ＳＨ端子からのバイアス電流がＮＯＴ回路７ｄ〜７ｆに流れることなく、このバイアス電流による電流検出誤差を低減することが可能となる。
【００９１】
また、本実施の形態４では、実施の形態３と同様、ＰＷＭ信号ＰＷに対するサンプルホールド動作の遅延時間を一定にするため、レベルシフト回路１２ｂを設けているが、本実施の形態４で示したレベルシフト回路１２ｂにおいては、バッテリ電圧ＶＭをシフト量ＶｓだけレベルシフトさせたＶＭ−ＶｓをＮＯＴ回路７ｄ〜７ｆに対するグランドとして出力するように構成したので、Ｍ１（Ｍ２）端子からのバイアス電流により、ＮＯＴ回路７ｄ〜７ｆに対するグランドを出力することで、ＳＨ端子からのバイアス電流の経路を減らし、ＳＨ端子からのバイアス電流による電流検出誤差を低減することが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。
【００９２】
また、本実施の形態４では、実施の形態１の記載と同様、電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点ＳＨの端子電圧（Ｖ＿ＳＨ）は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、Ｖ＿ＳＨがグランドレベルまで低下することから、モータ４への給電線の地絡検出も可能であり、フェールセーフ性に優れたシステムが構築できる。
【００９３】
さらに、図２０に示したサンプルホールド回路６ｇは、例えば、図２２に示すように、アナログスイッチＱ１〜Ｑ４およびＮＯＴ回路７ａ〜７ｆを同一の半導体チップ１３ｄ上にモノリシックに集積化し、モノリシックＩＣを構成することが可能である。また、このモノリシックＩＣは、半導体チップ１３ｄ上にボンディングパッド１４ｌ〜１４ｓを備えている。図２２に示すモノリシックＩＣによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一ＩＣ内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。なお、前述したように、レベルシフト回路１２ｂを動作させるためには、バイアス電流が必要であり、モノリシックＩＣ内での消費電力を低減するために、図２２には、レベルシフト回路１２ｂがモノリシックＩＣの外部に配置した場合について示したが、レベルシフト回路１２ｂをモノリシックＩＣに内蔵してもよい。レベルシフト回路１２ｂをモノリシックＩＣに内蔵することで、レベルシフト回路１２ｂとＮＯＴ回路７ａ〜７ｆとの間の配線インピーダンスを抑制することができる。
【００９４】
また、上記実施の形態２〜４では、実施の形態１の記載と同様、遅延回路５０内に構成された充放電用の積分回路の時定数τ１およびτ２を個別に設定することができ、サンプルホールド回路６ｇのサンプルタイミングをブリッジ回路３内のＦＥＴのオン動作タイミングよりも遅延させるとともに、ホールドタイミングをＦＥＴがオフ動作する直前となるようにしたので、ＦＥＴのオン動作時およびオフ動作時のスイッチングノイズ成分を除去するとともに、ホールド時の無用な電荷流出を防止することが可能となる。したがって、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。
【００９５】
なお、上記実施の形態１〜４では、所望のトルクに対応したデューティー比を出力するＰＷＭ信号に基づいて、ブリッジ回路を構成するＦＥＴのＰＷＭ駆動により、このＦＥＴに接続されたモータに流れる電流を検出する電流検出回路を備え、モータに流れる電流を制御する電流制御回路について示したが、この場合に限らず、上記実施の形態１〜４に係る電流検出回路を備えた制御装置として、外部からの操舵トルク信号および車速信号から決定される目標電流に基づいて、この目標電流に対応したＰＷＭ信号のデューティー比を指示することで、ステアリング機構に操舵補助力を与えるモータに電流を供給するとともに、上記実施の形態１〜４に係る電流検出回路を備え、このモータに流れる電流を制御する電動パワーステアリング用制御装置を構成することが可能である。一般的に、ステアリング機構に操舵補助力を与える電動パワーステアリング用モータの制御は、電流フィードバックによるトルク制御であり、電流検出に誤差がある場合、ドライバーの操舵フィーリングが悪化することから、この電動パワーステアリング用制御装置において、上記実施の形態１〜４に係る電流検出回路を備えることにより、モータに流れる電流を高精度に検出できることから、ステアリング機構に適切な操舵補助力を与えることが可能であって、ドライバーの操舵フィーリングが向上した電動パワーステアリング用制御装置を提供することができる。
【００９６】
さらに、上記実施の形態１〜４に係る電流検出回路は、負荷であるモータがブリッジ回路に接続され、ブリッジ回路を構成するＦＥＴのＰＷＭ駆動により、モータ通電時に流れる電流を検出するようなサンプルホールド回路を備えた電流検出回路であったが、このような電流検出回路に限らず、ＰＷＭ駆動により、負荷に電流を供給するとともに、負荷通電時の電流を検出する電流検出回路にも適用可能である。
【符号の説明】
【００９７】
１：制御手段、２：ＰＷＭ駆動回路、３：ブリッジ回路、３ａ、３ｂ、３ｃ、３ｄ：ＦＥＴ、４：モータ、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ：サンプルホールド回路、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ：反転回路(ＮＯＴ回路)、８ａ、８ｂ：増幅回路、９：バッテリ、１０：バッファ回路、１１：昇圧電源、１２ａ、１２ｂ：レベルシフト回路、１３ａ、１３ｂ、１３ｃ、１３ｄ：半導体チップ、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ、１４ｉ、１４ｊ、１４ｋ、１４ｌ、１４ｍ、１４ｎ、１４ｏ、１４ｐ、１４ｑ、１４ｒ、１４ｓ：ボンディングパッド、５０：遅延回路、５１：ゲート回路、５２:コンパレータ、５３、５４：ＮＡＮＤ回路、１００、２００：電流検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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