(57)【要約】      （修正有）【課題】同相信号除去比を高めた発振信号を得ることができる半導体装置を提供する。【解決手段】半導体基板と、前記半導体基板上に第１の絶縁膜を介して設けられた第１の電極４と、前記第１の電極上に第２の絶縁膜を介して設けられ前記第１の電極との間に第１のキャパシタを形成する第２の電極６と、前記第１の電極上に前記第２の絶縁膜を介して設けられ前記第１の電極との間に第２のキャパシタを形成する第３の電極７と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続されたインダクタ１９と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続された増幅回路２０と、を備えたことを特徴とする半導体装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の絶縁膜を介して設けられた第１の電極と、
前記第１の電極上に第２の絶縁膜を介して設けられ前記第１の電極との間に第１のキャパシタを形成する第２の電極と、
前記第１の電極上に前記第２の絶縁膜を介して設けられ前記第１の電極との間に第２のキャパシタを形成する第３の電極と、
前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続されたインダクタと、
前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続された増幅回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記増幅回路は、互いにクロスカップル接続された第１及び第２のトランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の電極と前記第３の電極との間に接続され、前記増幅回路の負荷となる負荷回路と、
前記負荷回路を介して電流を供給するバイアス回路と、
をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記負荷回路は、互いにクロスカップル接続された第３及び第４のトランジスタを有することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に発振器として用いる半導体装置に関する。
【背景技術】
【０００２】
移動体機器等に用いられる無線送信部では、送信データなどで搬送波を変調した送信波により信号伝送を行う。搬送波は、例えば、共振回路を用いた電圧制御型発振器からの発振出力が用いられる。特に発振周波数がＧＨｚ帯となる高周波では、共振回路にインダクタとキャパシタが用いられることが多い。
【０００３】
電圧制御型発振器からの発振出力は、機器の中では他の半導体装置の誤動作などの原因となる妨害波となることがあり、このため差動出力にすることで不要輻射（ＥＭＩ）を抑圧している。
しかしながら、発振出力にレベル差が生じると同相信号除去比（ＣＭＲＲ）が悪化するため、擬似負荷を接続して負荷のバランスをとる提案がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７２０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、キャパシタの容量ばらつきや浮遊容量などにより発振出力の出力レベル差が異なる。そのため、設計上の負荷の値を調整するだけでは、素子ごとのＣＭＲＲの値にばらつきがでて、半導体装置の歩留まりが低下するおそれがある。
本発明は、同相信号除去比（ＣＭＲＲ）を高めた発振信号を得ることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に第１の絶縁膜を介して設けられた第１の電極と、前記第１の電極上に第２の絶縁膜を介して設けられ前記第１の電極との間に第１のキャパシタを形成する第２の電極と、前記第１の電極上に前記第２の絶縁膜を介して設けられ前記第１の電極との間に第２のキャパシタを形成する第３の電極と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続されたインダクタと、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続された増幅回路と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、同相信号除去比を高めた発振信号を得ることができる半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置に用いる容量素子の構成を例示する模式図である。
【図２】図１に表した容量素子の等価回路を表す回路図である。
【図３】本発明の実施形態に係る半導体装置の構成を例示する回路図である。
【図４】比較例の半導体装置の構成を表す回路図である。
【図５】比較例のキャパシタの構成を表す模式図である。
【図６】図５に表したキャパシタの等価回路を表す回路図である。
【図７】図４に表した比較例の半導体装置の等価回路を表す回路図である。
【図８】図４に表した比較例の半導体装置の発振出力を表す模式図である。
【図９】図３に表した半導体装置の等価回路を表す回路図である。
【図１０】図３に表した半導体装置の発振出力を表す模式図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１は、本発明の実施形態に係る半導体装置に用いる容量素子の構成を例示する模式図である。
図１に表したように、容量素子１においては、半導体基板２の上に第１の絶縁膜３を介して第１の電極４が設けられている。
第１の電極４の上に、第２の絶縁膜５を介して第２の電極６及び第３の電極７が設けられている。ここで、第２及び第３の電極６、７は、互いに離間している。
【００１１】
第２の絶縁膜５と第２及び第３の電極６、７との上に絶縁層８を介してパッド電極１１、１２が設けられている。パッド電極１１は、ビアプラグ９を介して第２の電極６と電気的に接続されている。パッド電極１２は、ビアプラグ１０を介して第３の電極７と電気的に接続されている。
なお、第１の絶縁膜３、絶縁層８としては、例えば、二酸化珪素（ＳｉＯ２）が用いられる。また、第２の絶縁膜５としては、例えば、窒化珪素（ＳｉＮ）がそれぞれ用いられる。
【００１２】
第１の電極４、第２の絶縁膜５及び第２の電極６は、第１及び第２の電極４、６の間に誘電体として第２の絶縁膜５が挟まれたＭＩＭ（Metal-Insulator-Metal）構造の平行平板型の第１のキャパシタ１３を構成している。同様に、第１の電極４、第２の絶縁膜５及び第３の電極７は、ＭＩＭ構造の平行平板型の第２のキャパシタ１４を構成している。
【００１３】
このように、容量素子１においては、第１の電極４と第２の電極６と間、及び第１の電極４と第３の電極７との間に、それぞれ第１及び第２のキャパシタ１３、１４が形成される。そして、第１及び第２のキャパシタ１３、１４は直列接続されている。
容量素子１は、第２の電極６と第３の電極７との間に接続された容量素子として用いることができる。
【００１４】
ところで、ＭＩＭキャパシタは、第１の絶縁膜３を用いて半導体基板２から分離した構造をとる。従って、半導体基板２と第１の絶縁膜３との境界面１５、さらに半導体基板２の裏面１６の影響を考慮する必要がある。
【００１５】
例えば、容量素子１が高周波用に用いられる場合、容量素子１は伝送路形成のため接地面にマウントされ、半導体基板２の裏面１６は接地面となる。半導体基板２として、例えばシリコン（Ｓｉ）などを用いた場合、その基板抵抗が低いため、高周波的には半導体基板２の全体を接地電極と見なすことができる。
【００１６】
従って、半導体基板２、第１の絶縁膜３及び第１の電極４は、第３のキャパシタ１７を構成する。
図２は、図１に表した容量素子の等価回路を表す回路図である。
図２においては、容量素子１の半導体基板２の裏面１６が接地された場合の等価回路を表している。
【００１７】
容量素子１の等価回路は、第１のキャパシタ１３、第２のキャパシタ１４、及び第３のキャパシタ１７で表される。第１のキャパシタ１３は、第１の電極４と第２の電極６との間に、第２のキャパシタ１４は、第１の電極４と第３の電極７との間にそれぞれ接続されている。第３のキャパシタ１７は、第１の電極４と接地との間に接続されている。
【００１８】
なお、容量素子１の第２の電極６と第３の電極７との間は、直列接続された第１及び第２のキャパシタ１３、１４を有する容量素子と等価である。
第１のキャパシタ１３の静電容量は、第１及び第２の電極４、６の対抗面積と第２の絶縁膜５の誘電率および厚みで決定される。第２のキャパシタ１４の静電容量は、第１及び第３の電極４、７の対抗面積と第２の絶縁膜５の誘電率および厚みで決定される。
【００１９】
第２の電極６と第３の電極７との間の静電容量は、第１及び第２のキャパシタ１３、１４の静電容量を合成した値となる。
容量素子１は、半導体プロセスにおいてはＭＩＭキャパシタとして構造が簡単であり、また静電容量の精度が主にパターンで制御できるため、高周波では共振回路の容量素子として用いることができる。
【００２０】
また、容量素子１は、第３のキャパシタ１７に対して、第１及び第２のキャパシタ１３、１４が対称構造をしている。そのため、後述するように、容量素子１を高周波の共振回路の容量素子として用いた場合、発振信号の差動出力のレベル差を小さくすることができ、同相信号除去比（ＣＭＲＲ）を高めることができる。
さらに、容量素子１は、ＭＩＭキャパシタであり、電極材に金属材料を用いるため容量素子による回路損失を低減でき、その結果、共振回路のＱ値を高めることができる。
【００２１】
図３は、本発明の実施形態に係る半導体装置の構成を例示する回路図である。
図３に表したように、半導体装置１８は、容量素子１に、インダクタ１９、増幅回路２０、負荷回路２１、バイアス回路２２などを追加した構成である。そして、これらを同じ半導体基板２に形成して１チップ化した構造を備える。
半導体装置１８は、容量素子１を用いて、発振器を構成している。
【００２２】
容量素子１は、上記のとおり、第１及び第２のキャパシタ１３、１４を備える。
第１のキャパシタ１３は、第１の電極４と第２の電極６との間に形成され、第２のキャパシタ１４は、第１の電極４と第３の電極７との間に形成される。第１のキャパシタ１３と第２のキャパシタ１４とは、第１の電極４が共通であり、互いに直列接続された構成になっており容量素子と等価である。
【００２３】
インダクタ１９は、第２の電極６と第３の電極７との間に接続される。
容量素子１は、インダクタ１９とともにＬＣ共振回路を構成する。半導体装置１８の発振特性は共振回路の共振特性（Ｑ値）で決定される。従って、共振回路のＱ値を高めるために、インダクタ１９として、例えばスパイラルインダクタが用いられる。
【００２４】
増幅回路２０は、第１のトランジスタＮ１、第２のトランジスタＮ２を有する。
第１のトランジスタＮ１のソースは接地に接続され、ドレインは第２の電極６に接続される。第２のトランジスタＮ２のソースは接地に接続され、ドレインは第３の電極７に接続される。
【００２５】
また、第１のトランジスタＮ１のゲートは、第２のトランジスタＮ２のドレインに接続され、第２のトランジスタＮ２のゲートは、第１のトランジスタＮ１のドレインに接続される。すなわち、第１及び第２のトランジスタＮ１、Ｎ２は、クロスカップル接続されている。
【００２６】
増幅回路２０は、第２の電極６と第３の電極７との間に接続され、正帰還をかけることにより発振させる。増幅回路２０は、容量素子１及びインダクタ１９で構成される共振回路に高周波電力を供給する正帰還増幅回路である。
第２の電極６は出力端子２３に接続され、第３の電極７は出力端子２４に接続される。
出力端子２３、２４にそれぞれ発振出力Ｖ１、Ｖ１−が、差動出力される。
【００２７】
負荷回路２１は、第３のトランジスタＰ１、第４のトランジスタＰ２を有する。
第３のトランジスタＰ１のソース及び第４のトランジスタＰ２のソースは、バイアス回路２２を介して電源端子２５に接続される。第３のトランジスタＰ１のドレインは、第２の電極６に接続される。第４のトランジスタＰ２のドレインは、第３の電極７に接続される。
【００２８】
また、第３のトランジスタＰ１のゲートは、第４のトランジスタＰ２のドレインに接続され、第４のトランジスタＰ２のゲートは、第３のトランジスタＰ１のドレインに接続される。すなわち、第３及び第４のトランジスタＰ１、Ｐ２は、クロスカップル接続されている。
【００２９】
バイアス回路２２、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２を有する。
ＮＭＯＳ Ｎ１１、Ｎ１２のソースはそれぞれ接地に接続され、それぞれのゲートはＮＭＯＳ Ｎ１１のドレインに接続されている。さらにＮＭＯＳ Ｎ１１のドレインは、電源端子２６に接続され、外部から電流が供給される。なお、電源端子２６は抵抗を介して電源端子２５に接続してもよい。
【００３０】
電源端子２６に供給される電流または電源端子２６に印加される電圧により、増幅回路２０、負荷回路２１の動作電流が決定される。また、ＮＭＯＳ Ｎ１１、Ｎ１２からなるカレントミラー、及びＰＭＯＳ Ｐ１１、Ｐ１２からなるカレントミラーの電流比によっても、動作電流を調整することができる。
【００３１】
ＮＭＯＳ Ｎ１１、Ｎ１２はカレントミラーを構成し、電源端子２６からＮＭＯＳ Ｎ１１のドレインに流れ込んだ電流は、ＮＭＯＳ Ｎ１２のドレインに折り返される。
ＮＭＯＳ Ｎ１２のドレインは、ＰＭＯＳ Ｐ１１のドレインに接続される。
【００３２】
ＰＭＯＳ Ｐ１１、Ｐ１２のソースは、それぞれ電源端子２５に接続される。また、ＰＭＯＳ Ｐ１１、Ｐ１２のゲートは、互いに接続され、ＰＭＯＳ Ｐ１１、Ｐ１２はカレントミラーを構成している。
ＰＭＯＳ Ｐ１１のドレイン電流は、ＰＭＯＳ Ｐ１２のドレインに折り返され、負荷回路２１に流れる。
【００３３】
上記のとおり、第１及び第２のトランジスタＮ１、Ｎ２には正帰還がかかり、容量素子１及びインダクタ１９で構成された共振回路のインピーダンスが最大となる周波数で発振する。
容量素子１の第１及び第２のキャパシタ１３、１４のキャパシタンスをともに２Ｃ、インダクタ１９のインダクタンスをＬとして、発振周波数ｆ０は、（１）式で表される。
【００３４】
【数１】
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【００３５】
なお、第１及び第２のトランジスタＮ１、Ｎ２は、ＮＭＯＳで、第３及び第４のトランジスタＰ１、Ｐ２は、ＰＭＯＳで、それぞれ構成されている。しかし、バイポーラトランジスタで構成してもよい。同様に、他のＮＭＯＳ Ｎ１１、Ｎ１２、ＰＭＯＳ Ｐ１１、Ｐ１２もバイポーラトランジスタで構成してもよい。
【００３６】
ところで、半導体装置１８においては、第１及び第２のキャパシタ１３、１４が形成された容量素子１を用いて半導体装置を構成している。
第２の電極６と第３の電極７との間の静電容量は、第１及び第２のキャパシタの合成容量に等しいため、キャパシタを容量素子として用いた半導体装置も考えられる。
【００３７】
図４は、比較例の半導体装置の構成を表す回路図である。
図４に表したように、比較例の半導体装置２７は、キャパシタ２８を容量素子として用いている。
すなわち、比較例の半導体装置２７は、図３に表した半導体装置１８の容量素子１をキャパシタ２８に置き換えた構成である。他のインダクタ１９、増幅回路２０、負荷回路２１、バイアス回路２２については、図３に表した半導体装置１８と同様である。
【００３８】
キャパシタ２８は、容量素子１と同様に半導体基板２に形成される。
図５は、比較例のキャパシタの構成を表す模式図である。
図５に表したように、キャパシタ２８は、図１に表した容量素子１の第３の電極７がなく、パッド電極１２がビアプラグ２９を介して第１の電極４に接続された構成である。
【００３９】
従って、キャパシタ２８は、第１の電極４と第２の電極６との間に形成される第１のキャパシタ１３と、半導体基板２と第１の絶縁膜３との境界面１５と第２の電極４との間に形成される第３のキャパシタ１７とを有する。
【００４０】
図６は、図５に表したキャパシタの等価回路を表す回路図である。
図６においては、キャパシタ２８の半導体基板２の裏面１６が接地された場合の等価回路を表している。
キャパシタ２８の等価回路は、図２に表した容量素子１の等価回路の左側、すなわち第１の電極４と第２の電極６との間の部分と等しい。
【００４１】
図７は、図４に表した比較例の半導体装置の等価回路を表す回路図である。
図７においては、図４に表した半導体装置２７のキャパシタ２８を、図６に表した等価回路に置き換えている。
半導体装置２７においては、増幅回路２０は、クロスカップル接続された第１及び第２のトランジスタＮ１、Ｎ２で構成されている。また負荷回路２１は、クロスカップル接続された第３及び第４のトランジスタＰ１、Ｐ２で構成されている。
【００４２】
そのため、出力端子２３、２４には互いに位相が反転した発振出力Ｖ２、Ｖ２−として差動出力される。半導体装置２７からの発振信号は、機器の中では他の半導体装置の誤動作等の妨害波となることがあり、差動出力にすることで不要輻射（ＥＭＩ）を抑圧している。
【００４３】
半導体装置２７においては、クロスカップル接続された第１及び第２のトランジスタＮ１、Ｎ２と第３及び第４のトランジスタＰ１、Ｐ２とにより、共振回路に交互に充電と放電を行うことで発振出力Ｖ２、Ｖ２−を得ている。
ところで、第２及び第４のトランジスタＮ２、Ｐ２は、共振回路への充電と放電を行うと共に第３のキャパシタ１７への充電と放電を行う必要がある。そのため、出力端子２４に出力される発振出力Ｖ２−の電圧は、第３のキャパシタ１７への充電と放電を行った分小さくなる。
【００４４】
図８は、図４に表した比較例の半導体装置の発振出力を表す模式図である。
図８においては、横軸に時間、縦軸に電圧をとり、発振出力Ｖ２、Ｖ２−の電圧波形を表している。
発振出力Ｖ２、Ｖ２−の電圧波形は、波高値が異なる。この出力レベル差により、同相信号除去比（ＣＭＲＲ）が悪化し、不要輻射波の増加となる。また、不要輻射波の増加は、他の半導体装置への妨害波となり誤動作等の悪影響及ぼす要因となる恐れがある。
【００４５】
図９は、図３に表した半導体装置の等価回路を表す回路図である。
図９においては、図３に表した半導体装置１８の容量素子１を、図２に表した等価回路で置き換えて表している。
容量素子１においては、第３のキャパシタ１７は、第１の電極４と接地との間に接続される。
【００４６】
半導体装置１８は差動動作するため、第１の電極４は、交流的に仮想接地点となる。そのため、第１の電極４には高周波電圧が発生せず、第３のキャパシタ１７への充電及び放電は行われない。従って第３のキャパシタ１７は、発振回路としての回路動作になんら影響を与えないため、発振周波数ｆ０あるいは発振出力電圧が影響を受けることは無い。
従って、発振周波数ｆ０は、（１）式で表される。
【００４７】
また、出力端子２３、２４には、第１及び第２のキャパシタ１３、１４に影響される第３のキャパシタ１７は接続されず、静電容量に差がでない。そのため、第１及び第３のトランジスタＮ１、Ｐ１と、第２及び第４のトランジスタＮ２、Ｐ２とによる共振回路への充電および放電には差は出ない。
従って、出力端子２３、２４からの発振出力Ｖ１、Ｖ１−の出力レベルに差が無くなる。
【００４８】
図１０は、図３に表した半導体装置の発振出力を表す模式図である。
図１０においては、横軸に時間、縦軸に電圧をとり、発振出力Ｖ１、Ｖ１−の電圧波形を表している。
発振出力Ｖ１、Ｖ１−の電圧波形は、波高値が等しい。出力レベルに差がなくなったことにより、ＣＭＲＲが改善でき、発振出力による不要輻射の問題が無くなる。また、不要輻射が減少するため、セット内での他の半導体装置への妨害波による誤動作等の悪影響を改善できる。
【００４９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００５０】
１  容量素子
２  半導体基板
３  第１の絶縁膜
４  第１の電極
５  第２の絶縁膜
６  第２の電極
７  第３の電極
８  絶縁層
９、１０、２９  ビアプラグ
１１、１２  パッド電極
１３  第１のキャパシタ
１４  第２のキャパシタ
１５  境界面
１６  裏面
１７  第３のキャパシタ
１８  半導体装置
１９  インダクタ
２０  増幅回路
２１  負荷回路
２２  バイアス回路
２３、２４  出力端子
２５、２６  電源端子
２７  半導体装置（比較例）
２８  キャパシタ
Ｎ１  第１のトランジスタ
Ｎ２  第２のトランジスタ
Ｐ１  第３のトランジスタ
Ｐ２  第４のトランジスタ
【図１】
2011142138.tif 000004
【図２】
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【図３】
2011142138.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011142138.tif 000011
【図９】
2011142138.tif 000012
【図１０】
2011142138.tif 000013