(57)【要約】      （修正有）【課題】分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路、並びにＡ／Ｄ変換・Ｄ／Ａ変換回路を提供する。【解決手段】高電圧と低電圧との間に直列に接続された複数の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と抵抗ストリング間の分圧電圧値とを比較するとともに、ｎビットのデジタル信号を出力する２ｎ−１個の比較器と、比較結果に基づいて、分圧電圧のいずれか又は高電圧を抵抗ストリングに新たに印加する高電圧とし、分圧電圧の他のいずれか又は低電圧を、抵抗ストリングに新たに印加する低電圧として保持する電圧保持部と、比較器の個数と所望の分解能とから決まる回数、電圧保持部が保持する電圧を、抵抗ストリング間に繰り返して印加する手段と、デジタル信号を変換・格納し、出力する手段とを備えた制御部とを備える。【選択図】図１
2011101069.tif 000002
【特許請求の範囲】
【請求項１】
分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路であって、
高電源の電圧と低電源の電圧との間に直列に接続された複数の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、
前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と、
前記比較器の個数と所望の分解能とから決まる回数、前記電圧保持部が保持する前記高電源の電圧と前記低電源の電圧とを、前記抵抗ストリング間に繰り返して印加する手段と、前記デジタル信号を所定の規則により変換・格納し、所望の分解能のデジタル信号として出力する手段とを備えた制御部と
を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
【請求項２】
高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、
前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と
を含むＡ／Ｄ変換回路を、複数個、シリアルに多段接続したシリアルＡ／Ｄ変換回路と、
前記シリアルＡ／Ｄ変換回路を構成する各Ａ／Ｄ変換回路からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部と
を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
【請求項３】
高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、
前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と
を含むＡ／Ｄ変換回路を、複数個、パラレルに多段接続したパラレルＡ／Ｄ変換回路と、
前記パラレルＡ／Ｄ変換回路を構成する各Ａ／Ｄ変換回路からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部と
を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
【請求項４】
分解能をダイナミックに設定可能なダイナミックＤ／Ａ変換回路であって、
高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧値とから、前記分圧電圧値のいずれか又は前記高電源の電圧を、前記抵抗ストリングに印加する新たな高電源の電圧とし、他のいずれか又は前記低電源の電圧を新たな低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、
前記電圧保持部が保持する前記高電源の電圧値と前記低電源の電圧値とを、前記ストリングに印加する高電源の電圧、及び低電源の電圧として前記ストリング間に、前記比較器の個数と所望の分解能とから決まる回数、繰り返して印加する手段と、所望の回数繰り返して印加した後の前記高電源の電圧値、又は前記低電源の電圧値、あるいは前記高電源の電圧値と前記低電源の電圧値との平均値を、アナログ電圧値として出力する手段とを備えた制御部と
を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
【請求項５】
高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段のＤ／Ａ変換回路の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、
前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部と
を含むＤ／Ａ変換回路を、複数個、シリアルに多段接続したシリアルＤ／Ａ変換回路と、
前記シリアルＤ／Ａ変換回路を構成する各Ｄ／Ａ変換回路の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部と
を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
【請求項６】
高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段のＤ／Ａ変換回路の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、
前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部と
を含むＤ／Ａ変換回路を、複数個、パラレルに多段接続したパラレルＤ／Ａ変換回路と、
前記パラレルＤ／Ａ変換回路を構成する各Ｄ／Ａ変換回路の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部と
を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
【請求項７】
請求項２に記載のダイナミックＡ／Ｄ変換回路と、
請求項３に記載のダイナミックＡ／Ｄ変換回路と
をマトリクス状に接続したことを特徴とするダイナミックＡ／Ｄ変換回路。
【請求項８】
請求項５に記載のダイナミックＤ／Ａ変換回路と、
請求項６に記載のダイナミックＤ／Ａ変換回路と
をマトリクス状に接続したことを特徴とするダイナミックＤ／Ａ変換回路。
【請求項９】
請求項１に記載のダイナミックＡ／Ｄ変換回路と、
請求項４に記載のダイナミックＤ／Ａ変換回路と
を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
【請求項１０】
請求項２に記載のダイナミックＡ／Ｄ変換回路と、
請求項５に記載のダイナミックＤ／Ａ変換回路と
を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
【請求項１１】
請求項３に記載のダイナミックＡ／Ｄ変換回路と、
請求項６に記載のダイナミックＤ／Ａ変換回路と
を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等において、デジタル信号とアナログ信号とを結ぶインターフェイス回路として用いられるＡ／Ｄ変換回路、及びＤ／Ａ変換回路に関し、特に分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路、及びＤ／Ａ変換回路、並びにダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路に関する。
【背景技術】
【０００２】
マイコン等の電子回路を用いて各種の制御を行うデジタルシステムが、携帯電話、自動車の制御システム等、多分野にわたり多様な形態で使用されている。その中でも重要な機能を発揮しているものに、入力されるアナログデータを所定の基準に従ってデジタルデータに変換して、所望のデジタル制御に使用する各種のデジタルデータを発生させるアナログ・デジタル変換回路（Ａ／Ｄ変換回路）、及び、その逆の変換を行うデジタル・アナログ変換回路（Ｄ／Ａ変換回路）が有る。
【０００３】
例えば、Ａ／Ｄ変換回路は、自動車のエンジンの燃料噴射制御（ＥＦＩ）に使用されているマイコンあるいはＥＣＵ等のＣＰＵ制御システムに搭載され、自動車の走行制御において重要な役割を果たしている。ここで自動車の燃料噴射制御は、自動車が高速道路を一定速度で走行する場合も、ワインディングロードを可変速で走行する場合も、同じ分解能でＡ／Ｄ変換を行い、燃料噴射制御を行っている。
【０００４】
しかし、高速道路を一定速度で走行する場合と、走行条件が時々刻々と変化するなかで可変速走行する場合とでは、本来求められる分解能は異なる。しかし、従来のＡ／Ｄ変換回路には、その分解能をそのときの状況に応じてダイナミックに変更することができないという問題があった。即ち、従来、アナログ信号をデジタル信号に変換する場合、１つの決まった分解能を持つＡ／Ｄ変換回路を用いるため、その分解能は常に固定となってしまうという問題があった。
【０００５】
例えば、入力電圧範囲が５Ｖのアナログ信号を２ビットのＡ／Ｄ変換回路によりＡ／Ｄ変換したときの単位量子化幅は、５Ｖ／２２≒１．２５Ｖであり、これは全入力電圧範囲において常に一定である。
【０００６】
また、一般的なＡ／Ｄ変換は８ビットで行われているが、この場合は、５Ｖ／２８ ≒０．０１９５Ｖであり、その分解能は１／２５６である。８ビットによる分解能は、２ビットによる分解能の６４倍（２８／２２＝６４）である。
【０００７】
このように、従来のＡ／Ｄ変換回路においては、アナログ信号の全入力電圧範囲のうち一部分を他の部分とは異なる分解能でＡ／Ｄ変換するといったことができない。そのため、所望とする最も高い分解能をもったＡ／Ｄ変換回路を用いざるを得ず、高い分解能を必要としない、むしろ分解能を低くしたい場合においても、他の部分と同様に高い分解能でＡ／Ｄ変換されてしまうことになる。
【０００８】
入力アナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換器としては、下記特許文献１、２に記載されている。下記特許文献１は、同一ビット構成の複数のＡ／Ｄ変換器、例えば８ビットの２個のＡ／Ｄ変換器を、一方を他方に対し分解能の１／２ずらした基準電圧を印加するようにし、２個のＡ／Ｄ変換器の出力を加算してデジタル出力を得るように構成することで、入力電圧範囲を拡大することなく、高分解能のＡ／Ｄ変換器を実現する技術を開示している。
【０００９】
また、下記特許文献２は、２個の同一仕様のＡ／Ｄ変換回路によって、入力信号を２倍の分解能でＡ／Ｄ変換、または２倍の速度でＡ／Ｄ変換するものである。即ち、高速変換時は、サンプルホールド回路１ａおよびＡ／Ｄ変換回路２ａと、サンプルホールド回路１ｂおよびＡ／Ｄ変換回路２ｂとをｔ／２時間分ずらした状態で周期的に動作せしめ、回路２ａ，２ｂから周期ｔ／２的に交互にｎビット変換値を得、また、高分解能変換時は、回路１ａ，２ａから周期ｔ的に上位ｎビット変換値を、また、回路１ｂ，２ａ、Ｄ／Ａ変換回路３、差動増幅回路４および回路２ｂからは周期ｔ的に下位ｎビット変換値を得るという技術を開示している。
【００１０】
しかし、高分解能を備えたＡ／Ｄ変換器は一般に高価であり、特許文献１、２に記載の技術では複数のＡ／Ｄ変換器を必要とする。また、変換対象のアナログ信号に応じて、その分解能をダイナミックに変更することができないという問題がある。
【特許文献１】特開平３―７９１２８号公報
【特許文献２】特開平８−１６２９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
入力信号をＡ／Ｄ変換、又はＤ／Ａ変換する場合、特定の分野、あるいは装置においては、入力信号を高分解能でＡ／Ｄ変換、又はＤ／Ａ変換する必要がある。一方において、それとは逆に低分解能でＡ／Ｄ変換、又はＤ／Ａ変換する必要がある場合もある。このように、入力信号を低分解能変換から高分解能変換までダイナミックに設定可能とすることは、入力アナログ信号を経済的にＡ／Ｄ変換、又はＤ／Ａ変換することになる。
【００１２】
本発明はこのような事情に鑑みて創案されたものであって、本発明の課題は、低分解能（２ビット）から高分解能（無限大ビット）まで、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路、並びにＡ／Ｄ変換・Ｄ／Ａ変換回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と、前記比較器の個数と所望の分解能とから決まる回数、前記電圧保持部が保持する前記高電源の電圧と前記低電源の電圧とを、前記抵抗ストリング間に繰り返して印加する手段と、前記デジタル信号を所定の規則により変換・格納し、所望の分解能のデジタル信号として出力する手段とを備えた制御部とを備えたことを特徴とする。
【００１４】
また、本発明のダイナミックＡ／Ｄ変換回路は、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部とを含むＡ／Ｄ変換回路を、複数個、シリアルに多段接続したシリアルＡ／Ｄ変換回路と、前記シリアルＡ／Ｄ変換回路を構成する各Ａ／Ｄ変換回路からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部とを備えたことを特徴とする。
【００１５】
更に、本発明のＡ／Ｄ変換回路は、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ−１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部とを含むＡ／Ｄ変換回路を、複数個、パラレルに多段接続したパラレルＡ／Ｄ変換回路と、前記パラレルＡ／Ｄ変換回路を構成する各Ａ／Ｄ変換回路からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部とを備えたことを特徴とする。
【００１６】
本発明は、分解能をダイナミックに設定可能なダイナミックＤ／Ａ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧値とから、前記分圧電圧値のいずれか又は前記高電源の電圧を、前記抵抗ストリングに印加する新たな高電源の電圧とし、他のいずれか又は前記低電源の電圧を新たな低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、前記電圧保持部が保持する前記高電源の電圧値と前記低電源の電圧値とを、前記ストリングに印加する高電源の電圧、及び低電源の電圧として前記ストリング間に、前記比較器の個数と所望の分解能とから決まる回数、繰り返して印加する手段と、所望の回数繰り返して印加した後の前記高電源の電圧値、又は前記低電源の電圧値、あるいは前記高電源の電圧値と前記低電源の電圧値との平均値を、アナログ電圧値として出力する手段とを備えた制御部とを備えたことを特徴とする。
【００１７】
また、本発明のＤ／Ａ変換回路は、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段のＤ／Ａ変換回路の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部とを含むＤ／Ａ変換回路を、複数個、シリアルに多段接続したシリアルＤ／Ａ変換回路と、前記シリアルＤ／Ａ変換回路を構成する各Ｄ／Ａ変換回路の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部とを備えたことを特徴とする。
【００１８】
また、本発明のＤ／Ａ変換回路は、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段のＤ／Ａ変換回路の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ−１個の比較器と、前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部とを含むＤ／Ａ変換回路を、複数個、パラレルに多段接続したパラレルＤ／Ａ変換回路と、前記パラレルＤ／Ａ変換回路を構成する各Ｄ／Ａ変換回路の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部とを備えたことを特徴とする。
【発明の効果】
【００１９】
本発明により、低分解能（２ビット）から高分解能（無限大ビット）まで、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路が実現できる。また、かかるＡ／Ｄ変換回路に逆動作可能な手段を付与することにより、Ａ／Ｄ変換、Ｄ／Ａ変換を低分解能（２ビット）から高分解能（無限大ビット）まで、ダイナミックに分解能を設定可能なＡ／Ｄ変換・Ｄ／Ａ変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、実施例に基づいて本発明の好ましい実施形態について詳細に説明するが、本発明はこれに限定されるものではない。
[実施例１]
図１は、本発明に係るアナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）１のブロック図である。図１において、基準電圧部２０は、図２（ｂ）に示すような高電源（Ｖｈ）と低電源（Ｖｌ）との間に直列に接続された４個の抵抗素子からなる抵抗ストリング（Ｒ１〜Ｒ４）を備えている。
【００２１】
図１において、Ｖｈは高電源の電圧値であり、初期電圧値はＶｃｃ＝Ｖｈとなる。初期電圧値として、例えば５ＶをＶｃｃとして印加する。また、図中のＶｌは低電源の初期電圧値であり、例えば初期電圧値としてグランド電圧（０Ｖ）となる。
【００２２】
基準電圧部２０に印加される高電源の電圧値と低電源の電圧値は、スイッチＳＯＡとＳＯＢ、ＳＩＡとＳＩＢとにより切り替えられるように構成されている。
この変換回路が、Ａ／Ｄ変換回路として動作する場合について先ず説明する。初期状態においては、スイッチＳＯＢ、ＳＩＡは開、スイッチＳＯＡ、ＳＩＢは閉状態であり、高電源の初期電圧値として、例えば５Ｖ、低電源の初期電圧値として０Ｖが基準電圧部２０に印加され、抵抗ストリングの分圧電圧値が比較器３０に入力される。
【００２３】
比較器３０は、分圧電圧とアナログ電圧とを比較する。そして、その比較結果に基づいて、電圧保持部１０が保持すべき高電源の電圧と低電源の電圧とが決定される。決定された高電源の電圧は、スイッチＳＯＡを開、スイッチＳＯＢを閉とし、初期電圧（Ｖｃｃ）に代えてＶｈが基準電圧部２０に印加される。
また低電源の電圧は、スイッチＳＩＢを開、スイッチＳＩＡを閉とし、初期電圧（グランド電圧）に代えてＶｌとして基準電圧部２０に印加される。
【００２４】
基準電圧部２０の抵抗ストリングにより分圧された分圧電圧値（Ｖ１〜Ｖ３）は、比較器３０の入力端子にそれぞれ印加される。
ここで、比較器３０には３個の比較器を設けているが、比較器の数は、ｎビットの出力がある場合には、２ｎ−１個が必要である。本実施例の変換回路は２ビット構成としているため３個としているが、必要に応じｎビット構成とすれば良い。
【００２５】
比較器３０に入力された分圧電圧値（Ｖ１〜Ｖ３）は、入力アナログ電圧値（Ｖａ）と比較される。比較結果はデジタル信号（Ｄ１〜Ｄ３）として制御部４０に出力される。また、分圧電圧値（Ｖ１〜Ｖ３）のうち、入力アナログ電圧値よりも高い電圧で入力アナログ電圧値に最も近い分圧電圧値（Ｖ１〜Ｖ３）は、高電源の電圧として図１に示すスイッチＳＸ１を閉じることにより電圧保持部１０に戻される。
【００２６】
分圧電圧値（Ｖ１〜Ｖ３）のうち、入力アナログ電圧値よりも低い電圧で入力アナログ電圧値に最も近い分圧電圧値（Ｖ１〜Ｖ３）は、低電源の電圧として図１に示すスイッチＳＸ２を閉じることにより電圧保持部１０に戻される。
ここで、図１に示すスイッチＳＸ１は、比較器３０ａ〜３０ｃのそれぞれに対応するスイッチであり、詳細については図２において説明する。
【００２７】
図１において、制御部４０の入力ポート４１には、この変換回路をＡ／Ｄ変換回路として動作させるのか、又はＤ／Ａ変換回路として動作させるのかをセットするＡＤ／ＤＡ入力ポートＰｉｎ１、あるいはＤ／Ａ変換回路として動作させる場合のデジタル信号の入力ポートＰｉｎ２、Ｐｉｎ３、分解能を設定するＰｉｎ４、その他、クロックとリセットのポートＰｉｎ５、Ｐｉｎ６が設けられている。
【００２８】
また、出力ポート４２には、アナログ信号を所定のルールによりデジタル信号に変換し、２進数のデジタル信号として出力する信号出力ポートＰo１、Ｐo２、及びデータバリッドの出力ポートＰo３が設けられている。
【００２９】
次に、この変換回路のＡ／Ｄ変換の動作について説明する。比較器３０からの出力値（Ｄ１〜Ｄ３）は、“１”又は“０”のデジタル信号として出力される。かかるデジタル信号の出力値（Ｄ１〜Ｄ３）は、図３に示すように４通りある。Ｄ１〜Ｄ３の出力値は、本来であれば２３通り（８通り）の組み合わせが考えられるが、次の理由により４通りの組み合わせしか出力されない。
【００３０】
図３において、高電源の電圧値（Ｖｈ）＝５Ｖ、低電源の電圧値（Ｖｌ）＝０Ｖとし、入力アナログ電圧値（Ｖａ）をＶａ＝３．８５Ｖ、Ｖａ＝３．４５Ｖ、Ｖａ＝２．４５Ｖ、Ｖａ＝０．４５Ｖの４通りの場合について検討してみる。なお、比較器（３０ａ〜３０ｂ）から出力されるデジタル信号は、分圧電圧＞アナログ電圧の場合は“０”、分圧電圧値＜アナログ電圧値の場合は“１”が出力されるものとする。
【００３１】
上記の条件下において、Ｄ１〜Ｄ３の出力は、“１１１”、“０１１”、“００１”、“０００”の４通りである。即ち、“１１０”、“１０１”、“１００”、“０１０”の組み合わせが出力されることはない。分圧電圧が抵抗により生成されるためである。従って、制御部４０から出力値は、２進数で２ビット（２２で４通り：Ａ０、ＢＯ）で表現することができる。
【００３２】
制御部４０は、入力ポート（Ｐｉｎ４）から指示される分解能に基づき、Ａ／Ｄ変換、又はＤ／Ａ変換を行うために、電圧保持部１０、基準電圧部２０、そして比較部３０を制御する。その制御の詳細については後述する。
【００３３】
電圧保持部１０は、比較器３０から戻された高電源の電圧値（Ｖｈ）と低電源の電圧値（Ｖｌ）とを新たな高電源の電圧値（Ｖｈ）、低電源の電圧値（Ｖｌ）として保持し、それらの電圧を基準電圧部２０に印加する。
【００３４】
図２は、一実施例として、電圧保持部１０、基準電圧部２０、比較器３０の回路の詳細を示した図である。図２（ａ）は、電圧保持部１０の回路例である。図中のスイッチＳ１〜Ｓ３は、図１におけるスイッチＳＸ１に対応する。即ち、比較器３０ａの分圧電圧値（Ｖ１）が、次に印加する高電源の電圧値（Ｖｈ）であると決定された場合には、スイッチＳ１が閉となる。
【００３５】
同様に、比較器３０ｂの分圧電圧値（Ｖ２）が高電源の電圧値（Ｖｈ）であると決定された場合には、スイッチＳ２が閉となる。また、比較器３０ｃの分圧電圧値（Ｖ３）が高電源の電圧値（Ｖｈ）と決定された場合はスイッチＳ３が閉となる。電圧保持部１０は、かかる電圧値ＶｈをＯＰ４で保持し、スイッチＳ７、ＳＯＢを閉じることにより、基準電圧部２０に新たな高電源の電圧値（Ｖｈ）として、それまでに印加されていた電圧値に代えて印加する。
【００３６】
次に、図中のスイッチＳ４〜Ｓ６は、図１におけるスイッチＳＸ２に対応する。即ち、比較器３０ａの分圧電圧値（Ｖ１）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ４が閉となる。同様に、比較器３０ｂの分圧電圧値（Ｖ２）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ５が閉となり、比較器３０ｃの分圧電圧値（Ｖ３）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ６が閉となる。この電圧をＯＰ５で保持し、スイッチＳ８、スイッチＳＩＡを閉じることにより、基準電圧部２０にその電圧を新たな低電源の電圧値（Ｖｌ）として印加する。
【００３７】
図２（ｂ）は、基準電圧部２０の回路例である。基準電圧部２０に印加された電圧（Ｖｈ−Ｖｌ）は、抵抗素子Ｒ１〜Ｒ４の４つの抵抗ストリングにより分圧される。分圧された分圧電圧値は比較器３０に入力され、入力アナログ電圧値と比較される。
【００３８】
図２（ｃ）は、比較器３０ａの回路例である。なお、比較器３０ｂ、３０ｃも同じ回路構成となっている。図中のＯＰ１には、入力アナログ電圧値と基準電圧部２０からの分圧電圧値（Ｖ１）が入力され、分圧電圧値（Ｖ１）と入力アナログ電圧値とが比較され、Ｄ１が出力される。ここで、比較器３０ａ〜３０ｃにより比較された結果により、例えばＶ１が高電源の電圧値と決定された場合には、スイッチＳＡ１を開とし、スイッチＳＢ１、そしてＳＨ１を閉じることで、Ｖ１の電圧値を保持し、電圧保持部１０にその電圧値を戻すことができるように構成されている。
【００３９】
上述したように電圧保持部１０のスイッチＳ１を閉とし、スイッチＳ７、ＳＯＢを閉じることにより、基準電圧部２０にその電圧を新たな高電源の電圧として印加する。
【００４０】
Ｖ１が低電源の電圧であると決定された場合には、スイッチＳＢ１等が閉となり、電圧保持部１０のスイッチＳ４が閉となり、スイッチＳ８、ＳＩＡが閉となり、基準電圧部２０に、その電圧が低電源の電圧として新たに印加される。なお、この場合の高電源の電圧は、そのまま維持されることになる。
【００４１】
図４は、この変換回路をＡ／Ｄ変換回路として動作させたときのＡ／Ｄ変換フローチャートであり、図５（ａ）、（ｂ）は、そのときのタイミングチャートである。図４、図５（ａ）、（ｂ）に基づいて、Ａ／Ｄ変換の動作を図１〜図３を適宜参照しながら説明する。
【００４２】
Ａ／Ｄ変換のスタート時（初期状態）では、スイッチＳＯＡ、ＳＩＢはオン、ＳＯＢ、ＳＩＡはオフの状態である（ステップＳ１）。例えばＶｃｃ＝５Ｖの場合、基準電圧部２０には５Ｖが印加される。なお、入力アナログ電圧値は３．４５Ｖとする。
【００４３】
基準電圧部２０の抵抗ストリングは４つの抵抗素子により構成されているため、Ｖ１＝３．７５Ｖ、Ｖ２＝２．５Ｖ、Ｖ３＝１．２５Ｖとなる。入力アナログ電圧値（３．４５Ｖ）と分圧電圧値（Ｖ１〜Ｖ３）とが比較され、その結果が“１”、又は“０“のデジタル信号（Ｄ１〜Ｄ３）として出力され、制御部４０のメモリに記憶される（ステップＳ２）。
【００４４】
次に、比較部３０の出力を電圧レベルに切り替える。ここでＶ１は高電源の電圧値であり、Ｖ２は低電源の電圧値である（ステップＳ３）。
次に、ＳＯＡ、ＳＩＢをオフとし、ＳＯＢ、ＳＩＡをオン、また、スイッチＳＸ１（この場合は、図２のスイッチＳ１）、ＳＸ２（この場合は、図２のスイッチＳ５）をオンとする。電圧保持部１０が保持する高電源の電圧値（Ｖｈ）はＶ１（３．７５Ｖ）であり、低電源の電圧値（Ｖｌ）はＶ２（２．５Ｖ）となり、基準電圧部２０には３．７５Ｖと２．５Ｖとが印加される。
【００４５】
ここで、比較器３０ａからは、第１サイクルとして“０１１”が出力され、これは制御部４０において、２進数の２ビット値である“１０”として記憶される。
【００４６】
図５（ａ）のタイミングチャートにより上述した動作を説明する。先ず、スイッチＳＯＡ、ＳＩＢがオンの状態からオフになると同時に、図１に示すスイッチＳＸ１（図２のスイッチＳ１）、図１に示すスイッチＳＸ２（図２のスイッチＳ５）がオンとなり、Ｖ１の電圧値である３．７５ＶがＶｈの電圧値となり、Ｖ２の電圧値である２．５Ｖが、Ｖｌの電圧値となる。そしてスイッチＳＯＢとＳＩＡがオンとなり、基準電圧部２０に印加され、第２サイクルが開始される。
【００４７】
この実施例では分解能を１／２５６としているので、２ビット出力であれば２８であるので、４サイクル繰り返せば所望の分解能となる。
【００４８】
第２サイクルは、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖであるから、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。これは、Ｖ１＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）／４、Ｖ２＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）／２、Ｖ３＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）×（３／４）となるためである。
【００４９】
第２サイクルの出力は、“１１１”となる。この“１１１”は、制御部４０により２進数の２ビット、“１１”としてデジタル出力される。
【００５０】
以下同様にして、図５（ｂ）に示すように、第３サイクルでは、“０００”が出力され、これは制御部４０により、“００”として記憶される。第４サイクルは、“０００”が出力され、これは制御部４０により、“００”として記憶される。この結果、制御部４０のメモリには、“１０１１００００”が記憶され、入力アナログ電圧が１／２５６の分解能のデジタルデータに変換される。
【００５１】
図６は、本実施例の変換回路をＤ／Ａ変換回路として動作させたときのＤ／Ａ変換フローチャート、図７（ａ）、（ｂ）はそのときのタイミングチャートである。図６、図７（ａ）、（ｂ）に基づいて、Ｄ／Ａ変換の動作を図１〜図３を適宜参照しながら説明する。
【００５２】
スタート時（初期状態）では、スイッチＳＯＡ、ＳＩＢはオン、ＳＯＢ、ＳＩＡはオフ状態である（ステップＳ１）。Ｖｃｃ＝５Ｖであれば、基準電圧部２０には５Ｖが印加され、Ｖｌには０Ｖ（グランド電圧）が印加される。ここで、基準電圧部２０の抵抗ストリングは４つの抵抗素子により構成されているため、Ｖ１＝３．７５Ｖ、Ｖ２＝２．５Ｖ、Ｖ３＝１．２５Ｖとなる。
【００５３】
入力デジタル信号は、“１０１１００００”であるが、第１サイクルでは最初の２ビット“１０”が、“０１１”に変換され、制御部４０から比較部３０の出力端に出力される（Ｓ８）。比較部３０の出力が“０１１”であるから、比較器３０ａに入力されている分圧電圧値（Ｖ１）が高電源の電圧値（Ｖｈ）、分圧電圧値（Ｖ２）が低電源の電圧値（Ｖｌ）として保持される（ステップＳ９）。
【００５４】
次に、スイッチＳＯＡ、ＳＩＢをオフとし、該当するスイッチＳＸ１（ここでは図２に示すスイッチＳ１）、ＳＸ２（ここでは図２に示すスイッチＳ５）をオンとし、電圧保持部１０が保持する高電源の電圧値をＶ１（３．７５Ｖ）、低電源の電圧値をＶ２（２．５Ｖ）とする。これにより、基準電圧部２０に印加される高電源の電圧値（Ｖｈ）は３．７５Ｖ、低電源の電圧値（Ｖｌ）は２．５Ｖとなる。
【００５５】
図７（ａ）に示す１サイクルまでが上述した動作のタイミングチャートである。即ち、スイッチＳＯＡ、ＳＩＢがオンの状態からオフになると同時に、スイッチＳＸ１（ここでは図２に示すスイッチＳ１）、スイッチＳＸ２（ここでは図２に示すスイッチＳ５）がオンとなり、Ｖ１の電圧値である３．７５Ｖが高電源の電圧値（Ｖｈ）となり、Ｖ２が低電源の電圧値（Ｖｌ）となる。アナログ出力電圧値は、ＯＰ４の３．７５Ｖとなる。
【００５６】
そしてスイッチＳＯＢとＳＩＡがオンとなり、基準電圧部２０に印加され、２サイクル目が開始される。この実施例では分解能を１／２５６としているので、２ビット出力であれば２８であるので、４サイクル繰り返し、その結果をデジタル信号として出力する。
【００５７】
第１サイクルは、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖであるから、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。これは、Ｖ１＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）／４、Ｖ２＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）／２、Ｖ３＝３．７５Ｖ−（３．７５Ｖ−２．５Ｖ）×（３／４）となるためである。
【００５８】
第１サイクル目は“１０１１００００”の“１０”が“０１１”に変換され、比較器３０ａ〜３０ｃに出力される。その結果、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖとなり、これらの電圧値が電圧保持部１０に保持され、基準電圧部２０に印加される。この結果、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。
【００５９】
第２サイクルは、“１０１１００００”の“１１”であるから、Ｖｈ＝３．７５Ｖ、Ｖｌ＝３．４３７５Ｖとなる。この結果、第２サイクルでは、Ｖ１＝３．６７１８７５Ｖ（３．７５Ｖ−（３．７５Ｖ−３．４３７５）／４）、Ｖ２＝３．５９３７５Ｖ（３．７５Ｖ−（３．７５Ｖ−３．４３７５）／２）、Ｖ３＝３．５１５６２５Ｖ（３．７５Ｖ−（３．７５Ｖ−３．４３７５）×３／４）となる。
【００６０】
第３サイクルは“１０１１００００”の“００”が“０００”に変換され、比較器３０ａ〜３０ｃに出力される。この結果、Ｖｈ＝３．５１５６２５Ｖ、Ｖｌ＝３．４３７５Ｖとなり、この電圧が基準電圧部２０に印加される。その結果、Ｖ１＝３．４９６０９３７５Ｖ、Ｖ２＝３．４７６５６２５Ｖ、Ｖ３＝３．４５７０３１２５Ｖとなる。
【００６１】
図７（ｂ）に示す第３サイクルで、１０１１００００”の“００”が“０００”に変換されると、Ｖｈ＝３．４５７０３１２５Ｖ、Ｖｌ＝３．４３７５Ｖとなる。その結果、Ｖ１＝３．４５２１４８４３７５Ｖ、Ｖ２＝３．４４７２６５６２５Ｖ、Ｖ３＝３．４４２３８２８１２５Ｖとなる。
【００６２】
以上により、本実施例の変換回路において“１０１１００００”のデジタル信号は、Ｖｈの値である３．４５７０３１２５Ｖがアナログ電圧として出力される。なお、変換回路の組み方により、アナログ電圧の出力端からＶ１の３．４５２１４８４３７５Ｖ、又はＶ２の３．４４７２６５６２５Ｖがアナログ電圧として出力されるようにしてもよい。
[実施例２]
【００６３】
図８は、本発明の第２の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路１００の回路を示した図である。図８に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、基準電圧の発生回路と、そこからの抵抗の分圧電圧値とアナログ電圧値とを比較する比較器とを備えた基準電圧・比較部１１０が４回路（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）シリアルに接続され、各変換回路の制御を制御部１２０が実行するものである。
【００６４】
図９に示すフローチャート、図１０（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、このＡ／Ｄ変換・Ｄ／Ａ変換回路の動作について説明する。なお、図１０（ａ）のタイミングチャートは第１サイクル、第２サイクルを、図１０（ｂ）は第３サイクル、及び第４サイクルを示す。
【００６５】
この回路の動作の前提条件は、初期電圧値（Ｖｃｃ）が５Ｖ、分解能が１／２５６（４ビット出力が４回：２４）、アナログ入力値が３．４５Ｖである。先ず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５、そしてＳＷ３４、ＳＷ３６をオンとし、その他のスイッチはオフとする（ステップＳ１）。
【００６６】
これにより、ＯＰ１からは“０”、ＯＰ２からは“１”、ＯＰ３からは“１”が出力される。また、図１０（ａ）のタイミングチャートに示すように、ＯＰ４からは３．７５Ｖ、ＯＰ５からは２．５Ｖが出力される。
【００６７】
次に、スイッチＳＷ１５、ＳＷ１７をオンとし、第２段目の基準電圧・比較部１１０ｂに３．７５Ｖと２．５Ｖを印加する（ステップＳ２）。これにより、ＯＰ６から“１”、ＯＰ７から“１”、ＯＰ８から“１”が出力される。また、図１０（ａ）のタイミングチャートに示すように、ＯＰ９からは３．７５Ｖ、ＯＰ１０からは３．４３７５Ｖが出力される。
これにより、ＯＰ１１から“０”、ＯＰ１２から“０”、ＯＰ１３から“０”が出力される。
【００６８】
その結果、次にスイッチＳＷ３１、ＳＷ３３がオンとなり、第３段目の基準電圧・比較部１１０ｃにおいて、ＯＰ１４＝３．５１５６２５Ｖ、ＯＰ１５＝３．４３７５Ｖとなり、これらの電圧が第４段目の抵抗ストリングに印加される（ステップＳ４）。この結果、ＯＰ１６から“０”、ＯＰ１７から“０”、ＯＰ１８から“０”が出力され、最終出力として、デジタル信号“１０１１００００”が出力される。
【００６９】
次に、このＡ／Ｄ変換・Ｄ／Ａ変換回路のＤ／Ａ変換動作について図１１、及び図１２（ａ）、（ｂ）を適宜参照しながら説明する。この回路における前提条件は、初期電圧値（Ｖｃｃ）が５Ｖ、分解能が１／２５６（４ビット出力が４回：２４）である。
【００７０】
先ず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５、そしてＳＷ３４、ＳＷ３６をオンとし、その他のスイッチはオフとする（ステップＳ１）。入力デジタル値は、“１０１１００００”である（ステップＳ２）。この入力デジタル値の最初の２ビット“１０”は、“０１１”に変換され、これにより、図１２（ａ）に示すようにスイッチＳＷ５、ＳＷ８がオンとなる（ステップＳ３）。これにより、ＯＰ４に３．７５Ｖ、ＯＰ５に２．５Ｖが印加される。
【００７１】
次に、入力デジタル値の“１０１１００００”の次の２ビット“１１”が“１１１”に変換され、スイッチＳＷ１５、ＳＷ１７をオンとすることで（ステップＳ４）、図１２（ａ）に示すようにＯＰ９からは３．７５Ｖ、ＯＰ１０からは３．４３７５Ｖが出力される。
以降同様にして、スイッチＳＷ３１、ＳＷ３３をオン（ステップＳ５）、次にスイッチＳＷ４１をオン（ステップＳ６）とすることで、図１２（ｂ）に示すようにアナログ電圧値として３．４３７５Ｖが出力される。
[実施例３]
【００７２】
図１３は、本発明の第３の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路２００の回路を示した図である。図１３に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、基準電圧の発生回路と、そこからの抵抗の分圧電圧値とアナログ電圧値とを比較する比較器とを備えた基準電圧・比較部２１０が４回路（２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ）パラレルに接続され、各変換回路の制御は制御部２２０により実行されるものである。
【００７３】
図１４に示すフローチャート、図１５（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、先ず、この変換回路のＡ／Ｄ変換の動作について説明する。
【００７４】
この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１３（３ビット×４＋１ビット）である。先ず、図１４において、スイッチＳＷ１、及びスイッチＳＷ３〜ＳＷ１２を全てオンとする。残りのスイッチＳＷ２、及びスイッチＳＷ１３〜ＳＷ２６はオフとする（ステップＳ１）。入力アナログ電圧値と、各抵抗の分圧電圧値とが基準電圧・比較部（２１０ａ〜２１０ｄ）で比較される。その結果がＯＰ１〜ＯＰ１２により出力され、そのデジタル値が制御部２２０に記憶され、デジタル信号として出力される。
【００７５】
図１５（ａ）、（ｂ）は、入力アナログ電圧値により、どのようにデジタル信号が出力されるかを示したタイミングチャートである。入力アナログ電圧値が０．３Ｖまではデジタル信号は“００００”である。これは、最も低電圧となる抵抗Ｒ１５とＲ１６との分圧電圧値が、約０．３３３３Ｖであり、入力アナログ電圧値（０．３Ｖ）よりも高いためである。しかし、入力アナログ電圧値が０．６Ｖとなった場合には、抵抗Ｒ１５とＲ１６との分圧電圧値（約０．３３３３Ｖ）は、入力アナログ電圧値よりも高いが、その他の分圧電圧値は入力アナログ電圧値よりも低い。その結果“０００１”が出力される。以降、入力アナログ電圧値が４．５Ｖまでの場合についてのデジタル信号の出力は、図１５（ａ）に示すようになる。なお、実施例３における出力は、１３通りであることから、４ビット（２４通り）で表すことができ、図１３に示すＤ０〜Ｄ１３の出力を４ビットに変換した値が図１５（ａ）、（ｂ）のＤＩＧＩＴＡＬ  ＯＵＴとして示してある。
【００７６】
次に、この回路のＤ／Ａ変換回路としての動作について、図１６に示すフローチャート、及び図１７（ａ）、（ｂ）に示すタイミングチャートにより説明する。
【００７７】
この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１３（３ビット×４＋１ビット）である。先ず、図１６において、スイッチＳＷ１、及びスイッチＳＷ３〜ＳＷ１２を全てオンとする。残りのスイッチＳＷ２、及びスイッチＳＷ１３〜ＳＷ２６はオフとする（ステップＳ１）。入力デジタル信号に該当するスイッチＳＷ１３〜ＳＷ２６をオンとして、アナログ電圧を出力する（ステップＳ２）。
【００７８】
図１７（ａ）において、入力デジタル信号が“００００”のときには、出力アナログ電圧値は０Ｖである。しかし、入力デジタル信号が“０００１”のときには、抵抗Ｒ１５とＲ１６との分圧電圧値（５Ｖ／１３≒０．３８５Ｖ）がアナログ電圧値として出力される。以降同様にして、例えば、入力デジタル信号が“００１０”の場合は、出力アナログ電圧値として０．３８５Ｖが、入力デジタル信号が“００１１”の場合は、出力アナログ電値圧として０．７６９Ｖが出力される。また、図１７（ｂ）において、入力デジタル信号が“０１１０”の場合は、２．６９２Ｖが出力される。
[実施例４]
【００７９】
図１８は、本発明の第４の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路３００の回路を示した図である。図１８に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、実施例２に基準電圧・比較部１１０をシリアル接続したＡ／Ｄ変換・Ｄ／Ａ変換回路（３１０ａ、３１０ｂ）と、実施例３の基準電圧・比較部２１０をパラレルに接続したＡ／Ｄ・Ｄ／Ａ変換回路（３１０ｃ、３１０ｄ）とを組み合わせ、これらの動作を制御する制御部３２０とから構成されるＡ／Ｄ・Ｄ／Ａ変換回路３００である。なお、実施例２に示すＡ／Ｄ変換・Ｄ／Ａ変換回路と、実施例３に示すＡ／Ｄ変換・Ｄ／Ａ変換回路をマトリクス状に配置したものとしても良い。
【００８０】
基本的な動作は実施例２、３で説明した通りであるから、その詳細な説明は省略するが、その動作の概要について、図１９、２１に示すフローチャート、図２０（ａ）、（ｂ）、２２（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、このＡＤ／ＤＡ変換回路の動作について説明する。
この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１１２（２４×７（６＋１））である。従って、７ビットの出力で足りる。
【００８１】
先ず、Ａ／Ｄ変換回路としての動作について説明する。先ず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５〜ＳＷ２８をオンとする。その他のスイッチはオフとする（ステップＳ１）。
【００８２】
これにより、オペアンプＯＰ１からは“０”、オペアンプＯＰ２からは“１”、オペアンプＯＰ３からは“１”が出力される（ステップＳ２）。また、図２０（ａ）のタイミングチャートに示すように、オペアンプＯＰ４からは３．７５Ｖ、オペアンプＯＰ５からは２．５Ｖが出力される。
【００８３】
次に、スイッチＳＷ１５、ＳＷ１７をオン（ステップＳ３）とし、第２段目の基準電圧・比較部３１０ｂに３．７５Ｖと２．５Ｖが印加される。これにより、オペアンプＯＰ６から“１”、オペアンプＯＰ７から“１”、オペアンプＯＰ８から“１”が出力される（ステップＳ４）。この結果、図２０（ａ）のタイミングチャートに示すように、オペアンプＯＰ９からは３．７５Ｖ、オペアンプＯＰ１０からは３．４３７５Ｖが出力される。
【００８４】
次に、スイッチＳＷ２３、ＳＷ２５〜ＳＷ２８をオン（ステップＳ５）とすることで、オペアンプＯＰ１１〜ＯＰ１６により、デジタル信号“００００００”が出力される。これらの結果（図１８のＤ０〜Ｄ１１）を所定のルールに従い７ビットに変換することによりデジタル出力“１００１１０１（ＤＩＧＩＴＡＬ  ＯＵＴ［０］〜［６］）”が出力される。
【００８５】
次に、Ｄ／Ａ変換回路としての動作について説明する。図２１のフローチャートに示すように、先ず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５〜ＳＷ２８をオンとする。その他のスイッチはオフとする（ステップＳ１）。
【００８６】
デジタル入力値“１００１１０１（ＤＩＧＩＴＡＬ  ＩＮ［０］〜［６］）”が、所定のルールにより変換されて“１０１１００００”となる（ステップＳ２）。このデジタル入力の最初の２ビットにより、スイッチＳＷ５、ＳＷ８がオンとなる（ステップＳ３）。これにより、オペアンプＯＰ４に３．７５Ｖ、オペアンプＯＰ５に２．５Ｖが印加される。
【００８７】
次にスイッチＳＷ１５、ＳＷ１７をオンとし（ステップＳ４）、オペアンプＯＰ９から３．７５Ｖ、オペアンプＯＰ１０から３．４３７５Ｖが出力される。以降、実施例３のように動作し、アナログ電圧出力値である３．４３７５Ｖが出力される。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施例であるアナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）を示すブロック図
【図２】電圧保持部、基準電圧部、比較器の回路の詳細を示す図
【図３】デジタル信号の出力パターンを示す図
【図４】Ａ／Ｄ変換フローチャート
【図５（ａ）】Ａ／Ｄ変換時のタイミングチャート
【図５（ｂ）】Ａ／Ｄ変換時のタイミングチャート
【図６】Ｄ／Ａ変換フローチャート
【図７（ａ）】Ｄ／Ａ変換時のタイミングチャート
【図７（ｂ）】Ｄ／Ａ変換時のタイミングチャート
【図８】本発明の第２の実施例であるＡ／Ｄ・Ｄ／Ａ変換回路を示す図
【図９】本発明の第２の実施例のＡ／Ｄ変換フローチャート
【図１０（ａ）】本発明の第２の実施例のＡ／Ｄ変換のタイミングチャート
【図１０（ｂ）】本発明の第２の実施例のＡ／Ｄ変換のタイミングチャート
【図１１】本発明の第２の実施例のＤ／Ａ変換フローチャート
【図１２（ａ）】本発明の第２の実施例のＤ／Ａ変換タイミングチャート
【図１２（ｂ）】本発明の第２の実施例のＤ／Ａ変換タイミングチャート
【図１３】本発明の第３の実施例であるＡ／Ｄ・Ｄ／Ａ変換回路を示す図
【図１４】本発明の第３の実施例のＡ／Ｄ変換フローチャート
【図１５（ａ）】本発明の第３の実施例のＡ／Ｄ変換タイミングチャート
【図１５（ｂ）】本発明の第３の実施例のＡ／Ｄ変換タイミングチャート
【図１６】本発明の第３の実施例のＤ／Ａ変換フローチャート
【図１７（ａ）】本発明の第３の実施例のＤ／Ａ変換タイミングチャート
【図１７（ｂ）】本発明の第３の実施例のＤ／Ａ変換タイミングチャート
【図１８】本発明の第４の実施例であるＡ／Ｄ／・Ｄ／Ａ変換回路を示す図
【図１９】本発明の第４の実施例のＡ／Ｄ変換フローチャート
【図２０（ａ）】本発明の第４の実施例のＡ／Ｄ変換タイミングチャート
【図２０（ｂ）】本発明の第４の実施例のＡ／Ｄ変換タイミングチャート
【図２１】本発明の第４の実施例のＤ／Ａ変換フローチャート
【図２２（ａ）】本発明の第４の実施例のＤ／Ａ変換タイミングチャート
【図２２（ｂ）】本発明の第４の実施例のＤ／Ａ変換タイミングチャート
【符号の説明】
【００８９】
１・・・アナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）
１０・・・電圧保持部    
２０・・・基準電圧部
３０・・・比較器
４０，１２０，２２０，３２０・・・制御部
４１・・・入力ポート
４２・・・出力ポート
１１０，２１０，３１０・・・基準電圧・比較部
【図１】
2011101069.tif 000003
【図２】
2011101069.tif 000004
【図３】
2011101069.tif 000005
【図４】
2011101069.tif 000006
【図５（ａ）】
2011101069.tif 000007
【図５（ｂ）】
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【図６】
2011101069.tif 000009
【図７（ａ）】
2011101069.tif 000010
【図７（ｂ）】
2011101069.tif 000011
【図８】
2011101069.tif 000012
【図９】
2011101069.tif 000013
【図１０（ａ）】
2011101069.tif 000014
【図１０（ｂ）】
2011101069.tif 000015
【図１１】
2011101069.tif 000016
【図１２（ａ）】
2011101069.tif 000017
【図１２（ｂ）】
2011101069.tif 000018
【図１３】
2011101069.tif 000019
【図１４】
2011101069.tif 000020
【図１５（ａ）】
2011101069.tif 000021
【図１５（ｂ）】
2011101069.tif 000022
【図１６】
2011101069.tif 000023
【図１７（ａ）】
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【図１７（ｂ）】
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【図１８】
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【図１９】
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【図２０（ａ）】
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【図２０（ｂ）】
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【図２１】
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【図２２（ａ）】
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【図２２（ｂ）】
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