(57)【要約】   【課題】  画素構造、表示装置、及び、電子機器を提供することを課題とする。  【解決手段】  本発明は、画素構造、表示装置、及び、電子機器を提供する。本発明の実施の形態の画素構造には、３つの主要なサブ画素と、３つの副次的なサブ画素と、論理回路とを含む。３つ主要なサブ画素は、それぞれ第１色、第２色、及び第３色を備え、また３つの副次的なサブ画素は、第４色、第５色、及び第６色を備える。論理回路は、３つの入力端と３つの出力端を含み、かつ、３つの出力端の各電圧は、３つの入力端の電圧の論理結合に対応する。３つの入力端は、それぞれ３つの主要なサブ画素に結合し、また３つの出力端は、それぞれ３つの副次的なサブ画素に結合する。【選択図】 図１
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【特許請求の範囲】
【請求項１】
第１色、第２色、及び第３色をそれぞれ備える３つの主要なサブ画素と、
３つの入力端と３つ出力端とを含み、前記３つの出力端の各電圧が前記３つの入力端の電圧の論理結合に対応し、前記３つの入力端が各々前記３つの主要なサブ画素に結合する論理回路と、
第４色、第５色、及び第６色をそれぞれ備え、かつ、前記３つの出力端にそれぞれ結合する３つの副次的なサブ画素と、
を含み、
前記第１色、前記第２色、前記第３色、前記第４色、前記第５色、及び、前記第６色が互いに異なることを特徴とする画素構造。
【請求項２】
前記３つの主要なサブ画素の各々は、トランジスタと前記トランジスタに電気的に結合する画素電極とを含み、前記論理回路の３つの入力端は、それぞれ前記３つの主要なサブ画素の画素電極に結合し、
前記３つの副次的なサブ画素の各々は、画素電極を備え、前記論理回路の３つの出力端は、それぞれ前記３つ副次的なサブ画素の画素電極に結合されることを特徴とする請求項１に記載の画素構造。
【請求項３】
前記論理回路は、前記出力端のうちの少なくとも１つの電圧レベルが前記入力端のうちの少なくとも２つの電圧レベルの組合せによって決定されるよう構成されていることを特徴とする請求項１に記載の画素構造。
【請求項４】
前記論理回路は、３つの論理積ゲートを備えることを特徴とする請求項３に記載の画素構造。
【請求項５】
前記３つの主要なサブ画素の各々は、組み込みメモリを備えることを特徴とする請求項１に記載の画素構造。
【請求項６】
前記組み込みメモリは、２つのインバータと１つのＳＲＡＭスイッチ素子とを備えるＳＲＡＭユニットであることを特徴とする請求項５記載の画素構造。
【請求項７】
前記第１色、前記第２色、前記第３色は、それぞれ赤色、緑色、青色であり、かつ、前記第４色、前記第５色、前記第６色は、それぞれイエロー、マゼンタ（ｍａｇｅｎｔａ）、シアン（ｃｙａｎ）であることを特徴とする請求項１に記載の画素構造。
【請求項８】
行と列の方式で配列する複数の請求項１に記載の画素構造と、複数のゲート電極線と、複数のデータ線とを含み、前記各画素構造がゲート電極線及び３本のデータ線に結合する液晶パネルと、
制御信号を前記複数のゲート電極線に提供するために用いられるゲート電極駆動回路と、
データ信号を前記複数のデータケーブルデータ線に提供するために用いられるデータ駆動回路と、
を含むことを特徴とする表示装置。
【請求項９】
前記第１色、前記第２色、前記第３色、前記第４色、前記第５色、前記第６色は、それぞれ赤色、緑色、青色、イエロー、マゼンタ（ｍａｇｅｎｔａ）、シアン（ｃｙａｎ）であり、
前記論理回路は第１の論理積ゲートと、第２の論理積ゲートと、第３の論理積ゲートとを備え、
前記第１の論理積ゲートは、前記赤色の主要なサブ画素に結合する第１入力端と、前記緑色の主要なサブ画素に結合する第２入力端と、前記イエローの副次的なサブ画素に結合する出力端とを備え、
前記第２の論理積ゲートは、前記赤色の主要なサブ画素に結合する第１入力端と、前記青色の主要なサブ画素に結合する第２入力端と、前記マゼンタの副次的なサブ画素に結合する出力端とを備え、
前記第３の論理積ゲートは、前記緑色の主要なサブ画素に結合する第１入力端と、前記青色の主要なサブ画素に結合する第２入力端と、前記シアンの副次的なサブ画素に結合する出力端とを備えることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記３つの主要なサブ画素の各々は、組込みメモリを備えることを特徴とする請求項９に記載の表示装置。
【請求項１１】
請求項８に記載の表示装置を備えることを特徴とする電子機器。
【請求項１２】
前記電子機器は、携帯電話機、デジタルカメラ、携帯情報端末、ノートブックコンピュータ、デスクトップコンピュータ、テレビ、ＧＰＳ、車載ディスプレイ、航空機用ディスプレイ、デジタル写真立て、又はポータブルビデオプレーヤーであることを特徴とする請求項１１に記載の電子機器。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイに関し、特に、６原色で映像を表示する液晶ディスプレイに関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）は、現在よく使われるフラットディスプレイの一つであり、各種の異なる分野に応用可能である。例を挙げると、様々な小型電子機器（例えば、携帯電話機又はデジタルカメラ）から様々な大型電子機器（例えば、テレビ又はコンピュータスクリーン）に液晶ディスプレイを使用できる。一般的な液晶ディスプレイでは、赤、緑、青の３つの主な色で映像を表示している。より写実的かつ自然な映像を再現するため、現在６原色を有する表示装置（ｓｉｘ−ｐｒｉｍａｒｙ−ｃｏｌｏｒｄｉｓｐｌａｙ ｄｅｖｉｄｅ）が開発されている。
【０００３】
図１は、公知の６原色表示装置の画素構造１００を示す回路ブロック図である。画素構造１００は、赤色サブ画素１３０と、緑色サブ画素１４０と、青色サブ画素１５０と、イエローサブ画素１６０と、シアン（ｃｙａｎ）サブ画素１７０と、マゼンタ（ｍａｇｅｎｔａ）サブ画素１８０とを含む。各画素は、薄膜トランジスタとＬＣコンデンサとを備える。図１に示すように、この６つのサブ画素１３０〜１８０は、２本のゲート電極線１１０及び１１２と、３本のデータ線１２０、１２２、及び１２４で駆動しなければならない。３原色（赤、緑、及び青）を使用する表示装置に比べて、６原色表示装置はきめ細かくなめらかな階調表現及び好ましい色再現性を得ることができるが、追加のゲート電極線の本数を増やす必要があり、これによって画素構造１００の開口率に影響を及ぼし、従って表示装置の表示品質を低下させてしまう。
【０００４】
よって、少量のデータ線又はゲート電極線により駆動できる６原色表示装置を提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記のような従来技術の問題点に鑑み、画素内メモリ（ｍｅｍｏｒｙ−ｉｎ−ｐｉｘｅｌ、ＭＩＰ）方式を採用し、追加のゲート電極線又はデータ線を増やさない状態で実現できる６つの異なる色のサブ画素を有する表示装置を提供することである。
【０００６】
本発明の主な目的は、３つの主要なサブ画素と、論理回路と、３つの副次的なサブ画素とを含み、３つの主要なサブ画素は、それぞれ第１色、第２色、及び第３色のサブ画素であり、また３つの副次的なサブ画素は、それぞれ第４色、第５色、第６色のサブ画素であり、論理回路が３つの入力端と３つの出力端とを含み、かつ３つの出力端の各電圧が３つの入力端の電圧の論理結合に対応し、３つの主要なサブ画素がそれぞれ３つの入力端に結合し、３つの副次的なサブ画素がそれぞれ３つの出力端に結合する画素構造を提供することである。
【０００７】
本発明の別の目的は、液晶パネルと、ゲート電極駆動回路と、データ駆動回路とを含み、液晶パネルは行と列の方式で配列される複数の前記画素構造と、ゲート電極駆動回路により駆動される複数のゲート電極線と、データ駆動回路により駆動される複数のデータ線とを備え、各画素構造がゲート電極線及び３本のデータ線に結合する表示装置を提供することである。
【０００８】
さらに本発明の別の目的は、後述され、以下の記載又は本発明の実施例から容易に理解される。本発明の各目的は、請求項に規定された要素及びそれらの組合せによって理解され、達成される。以下の課題を解決する手段及び発明を実施するための形態は、いずれも例を挙げるために用いられるものであって、本発明を限定するものと解釈してはならない。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明は、画素構造、表示装置及び電子機器を提供し、本発明の１つの実施例の画素構造は、３つの主要なサブ画素と、３つの副次的なサブ画素と、論理回路とを含む。３つ主要なサブ画素は、それぞれ第１色、第２色、及び第３色のサブ画素であり、また３つの副次的なサブ画素は、それぞれ第４色、第５色、及び第６色のサブ画素である。論理回路は、３つの入力端と３つの出力端とを含み、かつ３つの出力端の各電圧は、３つの入力端の電圧の論理結合に対応する。３つの入力端は、それぞれ３つの主要なサブ画素に結合し、また３つの出力端は、それぞれ３つの副次的なサブ画素に結合する。
【００１０】
図面は、本明細書と結合して明細書の一部を構成し、本発明の実施の形態を説明するために用いられ、かつ明細書と一緒に本発明の原理を解釈するのに用いるものである。ここで記載する実施の形態は、本発明の好ましい実施の形態であるが、本発明は、実施の形態で示す配置及び素子に限定されない。
【図面の簡単な説明】
【００１１】
【図１】公知の６色表示装置の画素構造の回路ブロック図である。
【図２】本発明の実施の形態に基づいて作図した電子機器のブロック図である。
【図３】本発明の実施の形態に基づいて作図した論理回路の回路ブロック図である。
【図４】本発明の実施の形態に基づいて作図した画素構造の回路図である。
【発明を実施するための形態】
【００１２】
本発明では、画素内メモリ（ｍｅｍｏｒｙ−ｉｎ−ｐｉｘｅｌ、ＭＩＰ）方式を利用し、ケーブルを増やさない状態で実現できる６原色表示装置（ｓｉｘ−ｐｒｉｍａｒｙ−ｃｏｌｏｒｄｉｓｐｌａｙ ｄｅｖｉｃｅ ）を開示する。本発明の説明を更に詳細かつ完全にするため、以下の記載を参照すると共に、図２乃至図４の図面を組み合わせることができる。しかしながら、下記の実施の形態において記載された機器、装置、素子及び方法・ステップは、本発明の説明のためのみに用いられるのであって、本発明の範囲を限定するものではない。
【００１３】
図２は、本発明の１つの実施の形態に基づいて作図した電子機器２００のブロック図である。前記電子機器２００は、映像を表示するための表示装置２１０を備える。この実施の形態において、電子機器２００は、例えば、携帯電話機、デジタルカメラ、携帯情報端末（ＰＤＡ）、ノートブックコンピュータ、デスクトップコンピュータ、テレビ、グローバル・ポジショニング・システム（ＧＰＳ）、車載ディスプレイ、航空機用ディスプレイ、デジタル写真立て、ポータブルビデオプレーヤーなどとすることができるが、これらに限らない。
【００１４】
表示装置２１０は、液晶パネル２２０と、ゲート電極駆動回路２２２と、データ駆動回路２２４とを含む。液晶パネル２２０は、行と列の方式に配列された複数の画素構造を備える。ゲート電極駆動回路２２２は、制御信号を複数のゲート電極線Ｇ１、Ｇ２、・・・、Ｇｍに入力するのに用いられ、以って液晶パネル２２０上の複数の画素構造を駆動する。データ駆動回路２２４は、データ信号を複数のデータ線Ｄ１、Ｄ２、・・・、Ｄｎに提供することに用いられる。一般的に言うと、液晶パネル２２０の各画素構造は、１本のゲート電極線と３本のデータ線に結合する。
【００１５】
図２に示す通り、液晶パネル２２０の画素構造２３０は、３つの主要なサブ画素２４０、２４２、２４４と、３つの副次的なサブ画素２５０、２５２、２５４と、論理回路２６０とを含む。一般的に言うと、この６つのサブ画素２４０、２４２、２４４、２５０、２５２、２５４の色は、相互に異なる。この実施の形態において、それぞれの主要なサブ画素２４０、２４２、２４４は、それぞれ赤色、緑色、青色のサブ画素であり、副次的なサブ画素２５０、２５２、２５４は、それぞれイエロー、マゼンタ、及びシアンのサブ画素であるが、本発明はこれに限らない。例を挙げると、別の実施の形態において、主要なサブ画素２４０、２４２、２４４の色をそれぞれイエロー、マゼンタ、シアンとすることができ、また副次的なサブ画素２５０、２５２、２５４の色をそれぞれ赤色、緑色、青色とすることができる。
【００１６】
図２に示す実施の形態において、３つの主要なサブ画素２４０、２４２、２４４は全てゲート電極線Ｇ１に接続し、かつ各々３本のデータ線Ｄ１、Ｄ２、及びＤ３に接続する。特に、サブ画素２４０はゲート電極線Ｇ１とデータ線Ｄ１で制御され、サブ画素２４２はゲート電極線Ｇ１とデータ線Ｄ２で制御され、またサブ画素２４４はゲート電極線Ｇ１とデータ線Ｄ３で制御される。
【００１７】
論理回路２６０は、３つの入力端Ｉ１、Ｉ２、Ｉ３と３つの出力端Ｏ１、Ｏ２、Ｏ３とを含む。入力端Ｉ１、Ｉ２、Ｉ３は、各々３つの主要なサブ画素２４０、２４２、２４４の画素電極（図２に示せず）に結合する。３つの出力端Ｏ１、Ｏ２、Ｏ３の各電圧は、３つの入力端Ｉ１、Ｉ２、Ｉ３に印加する電圧の論理結合に対応する。特に、論理回路２６０は、出力端Ｏ１、Ｏ２、Ｏ３の少なくとも１つの電圧レベルが入力端Ｉ１、Ｉ２、Ｉ３のうちの少なくとも２つの論理積ゲート（ＡＮＤゲート）の出力値によって決定されるよう構成されている。出力端Ｏ１、Ｏ２、Ｏ３は、それぞれ３つの副次的なサブ画素２５０、２５２、２５４の画素電極（図２に未表示）に結合され、それぞれ副次的なサブ画素２５０、２５２、２５４を駆動するために用いられる。このため、主要なサブ画素２４０、２４２、２４４が出力する電圧を制御することで、副次的なサブ画素２５０、２５２、２５４の状態（オン又はオフ）を設定でき、追加のゲート電極線又はデータ線を増やす必要がない。
【００１８】
図３は、本発明の実施の形態に基づいて作図した図２に示した論理回路の見本回路ブロック図である。図３を参照すると、論理回路３００は、第１のＡＮＤ論理ゲート３１０、第２のＡＮＤ論理ゲート３２０、及び第３のＡＮＤ論理ゲート３３０からなり、かつ３つの入力端Ｉ１、Ｉ２、Ｉ３及び３つの出力端Ｏ１、Ｏ２、Ｏ３を備え、入力端Ｉ１、Ｉ２、Ｉ３がそれぞれ赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素３４０、３４２、３４４に結合しており、また出力端Ｏ１、Ｏ２、Ｏ３がそれぞれイエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）のサブ画素３５０、３５２、３５４に結合している。
【００１９】
本実施の形態において、３つのＡＮＤ論理ゲート３１０、３２０、３３０は、いずれも２つの入力端（２−ｉｎｐｕｔ）のＡＮＤ論理ゲートを備える。図３に示すように、第１のＡＮＤ論理ゲート３１０の第１入力３１２、第２入力３１４、出力３１６は、それぞれ赤色のサブ画素３４０、緑色のサブ画素３４２、イエローのサブ画素３５０に結合する。同様に、第２のＡＮＤ論理ゲート３２０の第１入力３２２、第２入力３２４、出力３２６は、それぞれ赤色のサブ画素３４０、青色のサブ画素３４４、マゼンタのサブ画素３３５２に結合する。第３のＡＮＤ論理ゲート３３０の第１入力３３２、第２入力３３４、出力３３６は、それぞれ緑色のサブ画素３４２、青色のサブ画素３４４、シアンのサブ画素３５４に結合する。
【００２０】
当業者に知られているように、赤色、緑色、及び青色のうちの２つを同じ強度で加色混合することによってイエロー、マゼンタ、又はシアンになることができる。具体的には、イエローは赤色と緑色からなり、マゼンタは赤色と青色からなり、またシアンは緑色と青色からなる。よって、図３の論理回路３００を参照すると、赤色サブ画素３４０及び緑色サブ画素３４２がいずれもオン状態で駆動したとき、イエローサブ画素３５０をオンにさせることができる。マゼンタサブ画素３５２及びシアンサブ画素３５４と対応する主要なサブ画素の間でも類似の関係がある。このため、論理回路３００の間との接続を通じて、副次的なサブ画素３５０、３５２、３５４は追加のゲート電極線又はデータ線により駆動する必要がない。
【００２１】
図４は、本発明の実施の形態に基づいて作図した画素構造４００の回路図である。画素構造４００は、３つの主要なサブ画素と、３つの副次的なサブ画素と、論理回路とを含む。以下に更に画素構造４００を詳細に説明する。この実施の形態において、３つの主要なサブ画素の色は、赤色、緑色、及び青色であり、かつ各々組み込みメモリを備える。主要なサブ画素の色に対応する３つの副次的なサブ画素の色は、それぞれイエロー、マゼンタ、及びシアンである。
【００２２】
図４を参照すると、赤色サブ画素はトランジスタ４３０（本実施の形態ではＮ型トランジスタ）と、ＳＲＡＭユニットと、画素電極４３２と、ＬＣコンデンサ４３４とを含む。ＳＲＡＭユニットは、ＳＲＡＭスイッチ素子ＭＲ１と２つのインバータＩＲ１及びＩＲ２からなる。トランジスタ４３０のゲート電極はゲート電極線４１０に接続し、そのオン／オフ状態をゲート電極線４１０で制御できる。このほか、トランジスタ４３０のドレイン電極は、データ線４２０に接続し、またトランジスタ４３０のソース電極は、インバータＩＲ１の入力端に接続する。インバータＩＲ１の出力端がインバータＩＲ２の入力端に接続し、またインバータＩＲ２の出力端が画素電極４３２に接続する。ＳＲＡＭスイッチ素子ＭＲ１は、本実施の形態においてＰ型トランジスタとして実施され、選択的に画素電極４３２及びインバータＩＲ１の入力端を導通するために用いられる。ＳＲＡＭスイッチ素子ＭＲ１のゲート電極は、ゲート電極線４１０に接続され、そのオン／オフ状態はゲート電極線４１０で制御できる。このため、本実施の形態において、トランジスタ４３０及びＳＲＡＭスイッチ素子ＭＲ１のオン／オフ状態は互いに逆となり、つまり、トランジスタ４３０がオンの時、ＳＲＡＭスイッチ素子ＭＲ１がオフとなり、逆も同様となる。
【００２３】
書き込みモードでは、トランジスタ４３０がオンで、またＳＲＡＭスイッチ素子ＭＲ１がオフとなり、データ線４２０を介して伝送されたデータ信号がトランジスタ４３０を介してインバータＩＲ１とＩＲ２に書き込まれるようになる。次に、トランジスタ４３０をオフにしてかつＳＲＡＭスイッチ素子ＭＲ１をオンにすると、インバータＩＲ１及びＩＲ２とＳＲＡＭスイッチ素子ＭＲ１とで閉ループが形成され、また書き込んだデータ信号の値を維持できる。言い換えると、赤色サブ画素は、赤色サブ画素が次に選択されて及び書き込まれるまで、データ信号を維持する機能を有する。
【００２４】
再度図４を参照すると、赤色サブ画素と同様に、緑色サブ画素は、トランジスタ４４０と、ＳＲＡＭスイッチ素子ＭＧ１と２つのインバータＩＧ１及びＩＧ２とからなるＳＲＡＭユニットと、画素電極４４２と、ＬＣコンデンサ４４４とを含む。トランジスタ４４０は、ゲート電極線４１０及びデータ線４２２で駆動する。同じように、青色サブ画素は、トランジスタ４５０と、ＳＲＡＭスイッチ素子ＭＢ１及び２つのインバータＩＢ１とＩＢ２からなるＳＲＡＭユニットと、画素電極４５２と、ＬＣコンデンサ４５４とを含む。トランジスタ４５０は、ゲート電極線４１０及びデータ線４２４で駆動する。緑色サブ画素及び青色サブ画素の内の各素子の機能は、赤色サブ画素内の素子の機能と同じであるため、詳細な説明は省略する。
【００２５】
副次的なサブ画素の部分において、イエローの副次的なサブ画素は、画素電極４６２とＬＣコンデンサ４６４とを含む。マゼンタの副次的なサブ画素は、画素電極４７２とＬＣコンデンサ４７４とを含む。またシアンの副次的なサブ画素は、画素電極４８２とＬＣコンデンサ４８４とを含む。本発明の副次的なサブ画素が公知の構造と異なるのは、追加のゲート電極線で駆動するトランジスタ素子を必要としないということである。
【００２６】
図４に示される画素構造４００の論理回路は、一対のＮＭＯＳ ＭＹ１及びＭＹ２と一対のＰＭＯＳ ＭＹ３及びＭＹ４とからなる第１のＡＮＤ論理ゲートと、一対のＮＭＯＳＭＭ１及びＭＭ２と一対のＰＭＯＳ ＭＭ３及びＭＭ４とからなる第２のＡＮＤ論理ゲートと、一対のＮＭＯＳＭＣ１及びＭＣ２と一対のＰＭＯＳ ＭＣ３及びＭＣ４とからなる第３のＡＮＤ論理ゲートとを含む。この３つのＡＮＤ論理ゲートの出力ノードＮ１、Ｎ２、Ｎ３は、それぞれ画素電極４６２、４７２、４８２に結合する。
【００２７】
ＮＭＯＳ ＭＹ１のドレイン電極は、電源線（ＶＤＤ）に接続され、またＮＭＯＳＭＹ１のソース電極は、ＮＭＯＳ ＭＹ２のドレイン電極に接続される。ＮＭＯＳＭＹ２のソース電極（即ち出力ノードＮ１）は、ＰＭＯＳ ＭＹ３及びＰＭＯＳ ＭＹ４の両者のソース電極に接続され、またＰＭＯＳ ＭＹ３及びＰＭＯＳ ＭＹ４の両者のドレイン電極は、いずれも接地線に接続する。その他、ＮＭＯＳＭＹ２及びＰＭＯＳ ＭＹ３のゲート電極は、赤色サブ画素の画素電極４３２に接続され、ＮＭＯＳＭＹ１及びＰＭＯＳ ＭＹ４のゲート電極は、緑色サブ画素の画素電極４４２に接続される。画素電極４３２及び画素電極４４２の両者の電圧レベルがいずれも高くなったとき（つまり、ＮＭＯＳＭＹ１とＮＭＯＳ ＭＹ２がオンになり、かつＰＭＯＳＭＹ３とＰＭＯＳ ＭＹ４がオフになったとき）だけ、出力ノードＮ１とイエローサブ画素の画素電極４６２はハイレベルになることができる。言い換えると、イエローサブ画素は赤色サブ画素と緑色サブ画素の両者がいずれもオン状態で駆動することによってオンになることができる。イエローサブ画素と同様に、マゼンタサブ画素の状態は、赤色サブ画素の画素電極４３２及び青色サブ画素の画素電極４５２の両者の電圧を操作することによって設定できる。シアンサブ画素の状態は、緑色サブ画素の画素電極４４２及び青色サブ画素の画素電極４５２の両者の電圧を操作することによって設定できる。
【００２８】
前記のように、本発明の主な目的によれば、６原色表示装置の開口率（ａｐｅｒｔｕｒｅｒａｔｉｏ）は、要するにケーブル本数の減少によって改善することができる。本発明の実施の形態によると、各画素構造内に論理回路を内蔵して、イエロー、マゼンタ及びシアンのサブ画素が、この論理回路を通じて赤色、緑色及び青色のサブ画素の出力電圧の論理結合で制御できるため、追加のゲート電極線、データ線、電源線又は接地線を増やす必要がない。その他、上記の本発明の実施の形態によると、画素構造内のトランジスタの総数も減らすことができるため、更に画素開口を増やすことができ、従って輝度も高めることできる。当業者は、上記回路構造が例示と説明にのみ使用されものであって、本発明を限定するものではないことを理解でき、例を挙げると、ＳＲＡＭユニットをＤＲＡＭユニットに代替できる。
【００２９】
以上は本発明の好ましい実施の形態を記載したにすぎず、本発明は上記の実施の形態にのみ限定して狭義に解釈されるべきものではなく、本発明の精神及び範囲から逸脱することなく種々の変更及び改変が可能であり、そのような変更及び改変も特許請求の範囲内に含まれることは勿論である。
【符号の説明】
【００３０】
１００  画素構造
１１０、１１２  ゲート電極線
１２０、１２２、１２４  データ線
１３０  赤色サブ画素
１４０  緑色サブ画素
１５０  青色サブ画素
１６０  イエローサブ画素
１７０  シアンサブ画素
１８０  マゼンタサブ画素
２００  電子機器
２１０  表示装置
２２０  液晶パネル
２２２  ゲート電極駆動回路
２２４  データ駆動回路
２３０  画素構造
２４０、２４２、２４４  主要なサブ画素
２５０、２５２、２５４  副次的なサブ画素
２６０  論理回路
３００  論理回路
３１０、３２０、３３０  ＡＮＤ論理ゲート
３１２、３２２、３３２  第１入力
３１４、３２４、３３４  第２入力
３１６、３２６、３３６  出力
３４０  赤色サブ画素
３４２  緑色サブ画素
３４４  青色サブ画素
３５０  イエローサブ画素
３５２  マゼンタサブ画素
３５４  シアンサブ画素
４００  画素構造
４１０  ゲート電極線
４２０、４２２、４２４  データ線
４３０、４４０、４５０  トランジスタ
４３２、４４２、４５２、４６２、４７２、４８２  画素電極
４３４、４４４、４５４、４６４、４７４、４８４  ＬＣコンデンサ
Ｄ１、Ｄ２、…、Ｄn  データ線
Ｇ１、Ｇ２、…、Ｇm  ゲート電極線
Ｉ１、Ｉ２、Ｉ３  入力端
ＩＢ１、ＩＢ２、ＩＧ１、ＩＧ２、ＩＲ１、ＩＲ２  インバータ
ＭＢ１、ＭＧ１、ＭＲ１  ＳＲＡＭスイッチ素子
ＭＣ１、ＭＣ２、ＭＭ１、ＭＭ２、ＭＹ１、ＭＹ２  ＮＭＯＳ
ＭＣ３、ＭＣ４、ＭＭ３、ＭＭ４、ＭＹ３、ＭＹ４  ＰＭＯＳ
Ｎ１、Ｎ２、Ｎ３  出力ノード
Ｏ１、Ｏ２、Ｏ３  出力端 
【図１】
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【図２】
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【図３】
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【図４】
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