(57)【要約】【課題】多バンク構成の大容量化した半導体記憶装置において、１回のリフレッシュ動作におけるピーク電流を従来よりも下げ、隣接するバンクの干渉を避け、データホールド時間の不足によるメモリセルのデータ破壊を防ぐこと。【解決手段】本発明の半導体記憶装置は、複数のバンク（３２Ａ〜３２Ｈ）を備えるメモリセルアレイ部（３００）と、周期的にリフレッシュタイミング制御信号（ＲＦ）を出力するリフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）と、リフレッシュタイミング制御信号（ＲＦ）が供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、複数のバンクのうちの、隣接しないバンク群に対して、リフレッシュ動作を実行するアクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）とを具備している。【選択図】図３
2011018417.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクを備えるメモリセルアレイ部と、
周期的にリフレッシュタイミング制御信号を出力するリフレッシュ制御回路と、
前記リフレッシュタイミング制御信号が供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、前記複数のバンクのうちの、隣接しないバンク群に対して、リフレッシュ動作を実行するアクセス制御回路と
を具備する半導体記憶装置。
【請求項２】
前記アクセス制御回路は、
前記リフレッシュタイミング制御信号が供給されているときに、前記バンク同時活性の組み合わせと前記活性順序に従って、ロウアドレスイネーブル信号とセンスイネーブル信号とを前記バンク群に出力するロウコントロール回路
を具備し、
前記複数のバンクの各々は、メモリセルアレイとロウデコードとセンスアンプとを備え、
前記バンク群の前記ロウデコードは、前記ロウアドレスイネーブル信号に応じて、前記バンク群の前記メモリセルアレイのワード線を選択的に活性化し、
前記バンク群の前記センスアンプは、前記センスイネーブル信号に応じて、前記バンク群の前記メモリセルアレイのビット線を活性化する
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のバンクは、Ｍ行Ｎ列（Ｍ、Ｎは２以上の整数であり、Ｍ×Ｎが偶数である）に配列され、
前記ロウコントロール回路は、
バンク活性割り振り回路
を備え、
前記バンク活性割り振り回路は、
前記Ｍ行Ｎ列のバンクに対して、前記バンク同時活性の組み合わせとして前記バンク群であるＸ個のバンクが、前記活性順序として１組目からＹ組目（Ｘ、Ｙは２以上であり、Ｘ×Ｙ＝Ｍ×Ｎを満たす整数である）までＹ組に割り振られたリフレッシュバンク切り替え回路と、
前記バンク同時活性の組み合わせと前記活性順序に従って、前記Ｙ組のバンク群に１組目からＹ組目までこの順に前記ロウアドレスイネーブル信号と前記センスイネーブル信号とを出力するバンクイネーブル切り替え回路と
を備える請求項２に記載の半導体記憶装置。
【請求項４】
前記ロウコントロール回路は、
前記リフレッシュタイミング制御信号が供給されているときに読み出し／書き込み動作が実行されない場合、前記リフレッシュ動作を実行するための割り込みリフレッシュ信号を出力する割り込みリフレッシュ判定回路と、
前記割り込みリフレッシュ信号が供給される回数Ｚ（Ｚは、１≦Ｚ≦Ｙを満たす整数）に応じたリフレッシュ活性ワンショット信号を出力する内部リフレッシュ分割回路と、
を更に備え、
前記バンクイネーブル切り替え回路は、前記バンク同時活性の組み合わせと前記活性順序に従って、前記Ｙ組のバンク群のうちの、前記リフレッシュ活性ワンショット信号に応じたＺ組目のバンク群に前記ロウアドレスイネーブル信号と前記センスイネーブル信号とを出力する
請求項３に記載の半導体記憶装置。
【請求項５】
前記内部リフレッシュ分割回路は、
前記割り込みリフレッシュ信号が供給される前記回数Ｚをカウントするリフレッシュ活性回数カウンタと、
そのカウント値を表すリフレッシュ活性ワンショット信号を出力するリフレッシュ活性ワンショット回路と
を備え、
前記バンクイネーブル切り替え回路は、前記バンク同時活性の組み合わせと前記活性順序に従って、前記Ｙ組のバンク群のうちの、前記リフレッシュ活性ワンショット信号が表す前記カウント値に応じた前記Ｚ組目のバンク群に前記ロウアドレスイネーブル信号と前記センスイネーブル信号とを出力する
請求項４に記載の半導体記憶装置。
【請求項６】
前記リフレッシュ活性回数カウンタは、前記カウント値がＹであるとき、所定時間後にリセットする
請求項５に記載の半導体記憶装置。
【請求項７】
前記ロウコントロール回路は、
前記リフレッシュタイミング制御信号が供給されているときに前記読み出し／書き込み動作が実行されるか否かを監視し、その監視結果を表すスタンバイリフレッシュ制御信号を出力するスタンバイリフレッシュ分割回路
を更に備え、
前記割り込みリフレッシュ判定回路は、前記スタンバイリフレッシュ制御信号が前記読み出し／書き込み動作の実行を表していない場合、前記割り込みリフレッシュ信号を出力する
請求項４〜６のいずれかに記載の半導体記憶装置。
【請求項８】
前記リフレッシュバンク切り替え回路は、前記Ｙ組のバンク群を第１仕様のＹ組のバンク群とした場合、前記第１仕様とは前記バンク同時活性の組み合わせと前記活性順序が異なる第２仕様のＹ組のバンク群が更に割り振られ、
前記バンクイネーブル切り替え回路は、
バンク選択テストモードエントリ信号が供給されないとき、前記バンク同時活性の組み合わせと前記活性順序に従って、前記第１仕様のＹ組のバンク群に１組目からＹ組目までこの順に前記ロウアドレスイネーブル信号と前記センスイネーブル信号とを出力し、
前記バンク選択テストモードエントリ信号が供給されたとき、前記バンク同時活性の組み合わせと前記活性順序に従って、前記第２仕様のＹ組のバンク群に１組目からＹ組目までこの順に前記ロウアドレスイネーブル信号と前記センスイネーブル信号とを出力する
請求項３〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記リフレッシュ動作は、セルフリフレッシュ動作である
請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
周期的にリフレッシュタイミング制御信号を出力するステップと、メモリセルアレイ部は複数のバンクを備え
前記リフレッシュタイミング制御信号が供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、前記複数のバンクのうちの、隣接しないバンク群に対して、リフレッシュ動作を実行するステップと
を具備する半導体記憶装置のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置のリフレッシュ制御方法に関する。
【背景技術】
【０００２】
近年、携帯電話機などに代表される携帯機器は、非常に多くの機能を搭載し、ＷＥＢサーバにアクセスしてホームページの内容を表示するような機能も搭載されている。そのような機能を実現するためには、携帯機器が受信した大量のデータをその内部の半導体記憶装置に一時的に蓄えておく必要がある。
【０００３】
この半導体記憶装置は、取り扱いの簡便さや高速動作、消費電力を考えるとＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が好ましいが、大容量化の観点からすればＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が好ましいことになる。つまり、携帯機器は、ＳＲＡＭ及びＤＲＡＭの長所を取り入れた半導体記憶装置として、「疑似ＳＲＡＭ」と呼ばれるものが搭載されるようになってきた。
【０００４】
疑似ＳＲＡＭは、ＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要がなくＲＡＳやＣＡＳのようなタイミング信号を必要としない。疑似ＳＲＡＭは、汎用のＳＲＡＭと同様にアドレスを一度与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガーにしてアドレスを内部に取り込み、読み出し・書き込みを行うことができる。しかし、擬似ＳＲＡＭは、ＤＲＡＭと同じメモリセルを使用していることから、連続したライト及びリード動作中においても書き込みデータを保証することができるように、自律的なリフレッシュ制御を行っている。
【０００５】
擬似ＳＲＡＭでは、外部から制御するリフレッシュコマンドを必要としない動作仕様を特徴としているが、多様化する携帯電話のシステムの普及に伴い、大容量化と低消費電力化、更には、高速化といった要求が高まっている。
【０００６】
図１は、従来の擬似ＳＲＡＭとして、特許第４０２２３９２号公報に記載された擬似ＳＲＡＭの構成を示すブロック図である。
【０００７】
従来の擬似ＳＲＡＭは、アドレスバッファ回路２１、アドレス遷移検出回路（ＡＴＤ回路）２５、ロウコントロール回路２６、カラムコントロール回路２７、メモリセルアレイ３０、ロウデコード回路３１、センスアンプ回路３３、カラムデコード回路３５、Ｉ／Ｏバッファ３６、切り換え回路（ＭＵＸ１）４１、切り換え回路（ＭＵＸ２）４２、タイマー回路５０、テストモードエントリ回路５３、リフレッシュパルス発生回路６０、テスト用リフレッシュパルス発生回路６２、リフレッシュアドレス発生回路６６を具備している。
【０００８】
アドレスバッファ回路２１は、外部から読出／書込アドレス信号Ａｄｄを入力する。読出／書込アドレス信号Ａｄｄは、カラムアドレスデータＡｄｄＣ、ロウアドレスデータＡｄｄＲを含んでいる。アドレスバッファ回路２１は、読出／書込アドレス信号ＡｄｄをＡＴＤ回路２５に出力し、読出／書込アドレス信号Ａｄｄに含まれるカラムアドレスデータＡｄｄＣをカラムデコード回路３５に出力し、読出／書込アドレス信号Ａｄｄに含まれるロウアドレスデータＡｄｄＲを切り換え回路（ＭＵＸ２）４２に出力する。
【０００９】
ＡＴＤ回路２５は、アドレスバッファ回路２１から出力された読出／書込アドレス信号Ａｄｄを入力する。ＡＴＤ回路２５は、アドレスデータＡｄｄの内の少なくとも１ビットでも変化すると、アドレスデータＡｄｄの変化を検出してアドレス遷移検出信号ＡＴＤをロウコントロール回路２６、テスト用リフレッシュパルス発生回路６２に出力する。
【００１０】
ロウコントロール回路２６は、ＡＴＤ回路２５から出力されたアドレス遷移検出信号ＡＴＤと、切り換え回路（ＭＵＸ１）４１から出力されたリフレッシュタイミング制御信号ＲＦとを入力し、ロウイネーブル信号ＲＥ、センスイネーブル信号ＳＥ及びカラムコントロール信号ＣＣを生成する。ロウコントロール回路２６は、ロウイネーブル信号ＲＥ、センスイネーブル信号ＳＥ及びカラムコントロール信号ＣＣをそれぞれロウデコード回路３１、センスアンプ回路３３、カラムコントロール回路２７に出力する。
【００１１】
ここで、ロウイネーブル信号ＲＥは、アドレス遷移検出信号ＡＴＤの立ち下がりに応答して立ち上がり、一定時間後に立ち下がるパルス信号である（図２参照）。センスイネーブル信号ＳＥは、ロウイネーブル信号ＲＥを一定時間、遅延させた信号である（図２参照）。カラムコントロール信号ＣＣは、アドレス遷移検出信号ＡＴＤの立ち下がりに基づくパルス信号を一定時間遅延させた信号である（図示なし）。
【００１２】
カラムコントロール回路２７は、ロウコントロール回路２６から出力されたカラムコントロール信号ＣＣを入力し、カラムコントロール信号ＣＣを更に遅延し、カラムイネーブル信号ＣＥとしてカラムデコード回路３５に出力する。
【００１３】
メモリセルアレイ３０は、一般的なＤＲＡＭのメモリセルアレイと同様の構成を有する。
【００１４】
ロウデコード回路３１は、ロウコントロール回路２６から出力されたロウイネーブル信号ＲＥの信号レベル（論理レベル）がＨＩＧＨレベルとなるタイミングにおいて、切り換え回路（ＭＵＸ２）４２から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０のワード線を選択的に活性化する。
【００１５】
センスアンプ回路３３は、ロウコントロール回路２６から出力されたセンスイネーブル信号ＳＥの論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０のビット線を活性化する。
【００１６】
カラムデコード回路３５は、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥの論理レベルがＨＩＧＨレベルとなるタイミングにおいて、アドレスバッファ回路２１から出力されたカラムアドレスデータＡｄｄＣをデコードし、デコード結果に応じたセンスアンプを、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。
【００１７】
タイマー回路５０は、一定の時間間隔でタイミング信号ＴＭを出力する。
【００１８】
リフレッシュパルス発生回路６０は、通常動作におけるリフレッシュタイミングを生成する回路であり、タイマー回路５０から一定の時間間隔で出力されたタイミング信号ＴＭを入力する。リフレッシュパルス発生回路６０は、このタイミング信号ＴＭに基づいて、ノーマルリフレッシュ用パルス信号ＲＥＦを生成し、切り換え回路（ＭＵＸ１）４１に供給する。
【００１９】
テスト用リフレッシュパルス発生回路６２は、ＡＴＤ回路２５から出力されたアドレス遷移検出信号ＡＴＤに基づいて、動作チェックテストにおいてテスト用のリフレッシュタイミングを発生するためのテスト用リフレッシュパルス信号ＴＲＥＦ１を生成し、切り換え回路（ＭＵＸ１）４１に供給する。
【００２０】
テストモードエントリ回路５３は、通常動作モードとテストモードとの切り換えを装置外部から制御する。テストモードエントリ回路５３は、外部から与えられるテストモードエントリ信号ＴＥに基づいて、動作モード切り替え信号ＴＥ１を生成し、切り換え回路（ＭＵＸ１）４１に供給する。
【００２１】
切り換え回路（ＭＵＸ１）４１は、動作モード（通常動作モードかテストモード）に応じてリフレッシュタイミングを切り替える。切り換え回路（ＭＵＸ１）４１は、テストモードエントリ回路５３から出力された動作モード切り替え信号ＴＥ１と、リフレッシュパルス発生回路６０から出力されたノーマルリフレッシュ用パルス信号ＲＥＦと、テスト用リフレッシュパルス発生回路６２から出力されたテスト用リフレッシュパルス信号ＴＲＥＦ１を入力して、リフレッシュタイミング制御信号ＲＦを生成する。切り換え回路（ＭＵＸ１）４１は、このリフレッシュタイミング制御信号ＲＦをロウコントロール回路２６とリフレッシュアドレス発生回路６６と切り換え回路（ＭＵＸ２）４２とに供給する。つまり、切り換え回路（ＭＵＸ１）４１は、動作モード切り替え信号ＴＥ１に応答して、ノーマルリフレッシュ用パルス信号ＲＥＦに基づくタイミング制御の信号か、テスト用リフレッシュパルス信号ＴＲＥＦ１に基づくタイミング制御の信号かのいずれかを、タイミング制御信号ＲＦとして出力する。
【００２２】
リフレッシュアドレス発生回路６６は、切り換え回路（ＭＵＸ１）４１から出力されたリフレッシュタイミング制御信号ＲＦをトリガーにしてリフレッシュアドレスをカウントアップし、リフレッシュアドレスＲＡｄｄとして切り換え回路（ＭＵＸ２）４２に供給する。
【００２３】
切り換え回路（ＭＵＸ２）４２の入力は、アドレスバッファ回路２１の出力と、と、切り換え回路（ＭＵＸ１）４１の出力とに接続されている。切り換え回路（ＭＵＸ２）４２は、アドレスバッファ回路２１から出力されたロウアドレスデータＡｄｄＲと、リフレッシュアドレス発生回路６６から出力されたリフレッシュアドレスＲＡｄｄと、切り換え回路（ＭＵＸ１）４１から出力されたリフレッシュタイミング制御信号ＲＦとを入力して、アクセスするメモリセルを指定するロウアドレスＭＡｄｄを発生し、ロウデコード回路３１に供給する。具体的には、切り換え回路（ＭＵＸ２）４２は、リフレッシュタイミング制御信号ＲＦの論理レベル（０か１か）に基づいて、セルフリフレッシュ動作が起動されたと判断したとき、即ち、リフレッシュタイミング制御信号ＲＦの論理レベルがＬＯＷレベルからＨＩＧＨレベルへ切り替わったとき、リフレッシュアドレスＲＡｄｄをロウアドレスＭＡｄｄとして出力し、それ以外のときはロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとして出力する。
【００２４】
図２は、図１の擬似ＳＲＡＭの動作を示すタイミングチャートである。
【００２５】
通常動作モードについて説明する。尚、テストモードエントリ信号ＴＥがＬＯＷレベルに設定され、テストモードエントリ回路５３から出力される動作モード切り替え信号ＴＥ１がＬＯＷレベルとなる。ＴＥ＝０のとき、即ち、通常動作モードではテスト回路は動作しないので、テスト回路を内蔵しない擬似ＳＲＡＭの動作と同じである。
【００２６】
まず、通常動作モードにおける読み出し・書き込み動作について説明する。
【００２７】
時刻Ｔ１において、読出／書込アドレス信号Ａｄｄが“Ａ０”から“Ａ１”に変化すると、ＡＴＤ回路２５は、アドレス変化を検知して、時刻Ｔ２においてアドレス遷移検出信号ＡＴＤを立ち上げ、正のワンショットパルス信号としてロウコントロール回路２６と切り換え回路（ＭＵＸ２）４２とに供給する。ここで、上記アドレスであるＡ０、Ａ１は、ロウ系アドレスとしロウ系アドレスのみ変化した場合を例にとり説明する。
【００２８】
また、読出／書込アドレス信号Ａｄｄの変化に伴って、時刻Ｔ３において、ロウアドレスＭＡｄｄが“Ａ０”から“Ａ１”に切り替わる。時刻Ｔ３において、切り換え回路（ＭＵＸ２）４２は、切り換え回路（ＭＵＸ１）４１の出力信号であるリフレッシュタイミング制御信号ＲＦの倫理レベルがＬＯＷレベルであることからセルフリフレッシュ動作が起動されていないと判断しているので、ロウアドレスデータＡｄｄＲをロウアドレスＭＡｄｄとしてロウデコード回路３１に供給する。
【００２９】
ロウコントロール回路２６は、アドレス遷移検出信号ＡＴＤを受けたときに、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ５でロウイネーブル信号ＲＥを立ち上げ、所定のパルス長を有するロウイネーブル信号ＲＥをロウデコード回路３１に供給する。時刻Ｔ５において、ロウデコード回路３１には、切り換え回路（ＭＵＸ２）４２からロウアドレスＭＡｄｄが入力されている。このため、時刻Ｔ６において、ロウデコード回路３１は、ロウイネーブル信号ＲＥに同期して、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ１）で指定されるワード線Ｗｏｒｄを活性化させる。
【００３０】
ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、時刻Ｔ７において、センスイネーブル信号ＳＥを立ち上げ、センスアンプ回路３３に供給してセンスアンプ回路３３を活性化する。更に、ロウコントロール回路２６は、時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジをトリガーとし、カラムコントロール信号ＣＣを立ち上げ、カラムコントロール回路２７に供給する。そして、時刻Ｔ８において、カラムコントロール回路２７は、カラムコントロール信号ＣＣに基づく（結果的にロウイネーブル信号ＲＥに基づく）タイミングでカラムイネーブル信号ＣＥを立ち上げ、カラムデコード回路３５に供給する。カラムデコード回路３５には、カラム系アドレスＡｄｄＣが入力されている。
【００３１】
カラムデコード回路３５は、カラムイネーブル信号ＣＥを受け、カラムアドレスデータＡｄｄＣをデコードし、デコード結果に応じたセンスアンプ回路３３をＩ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に接続する。通常動作モードが読み出し動作である場合は、メモリセルアレイ３０中のロウアドレスデータＡｄｄＲ（Ａ０）で指定されるセルに記憶されたデータが、センスアンプ回路３３、Ｉ／Ｏバッファ３６を介してインプット／アウトプットデータ端子３７に出力される。通常動作モードが書き込み動作である場合は、インプット／アウトプットデータ端子３７のデータがメモリセルアレイ３０中のアドレスデータＡ１で指定されるセルに書き込まれる。
【００３２】
時刻Ｔ４におけるアドレス遷移検出信号ＡＴＤの立下りエッジから所定時間の経過後に、ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥ及びカラムイネーブル信号ＣＥが立ち下がる。以上が通常動作モードにおける読み出し・書き込み動作である。
【００３３】
次に、通常動作モードにおけるセルフリフレッシュ動作について説明する。セルフリフレッシュ動作は、装置外部から入力される信号とは無関係に、装置内部で発生されるタイミング及びアドレスに基づき、一定時間間隔で起動されるリフレッシュ動作である。
【００３４】
セルフリフレッシュ動作の起動タイミングは、タイマー回路５０で発生される。時刻Ｔ１０において、タイマー回路５０から、所定のパルス幅を有するタイミング信号ＴＭが出力される。このとき、リフレッシュパルス発生回路６０は、このタイミング信号ＴＭの立ち上がりエッジに基づいて、１回のリフレッシュ動作に要する時間に相当したパルス幅を有するワンショットパルス信号として、ノーマルリフレッシュ用パルス信号ＲＥＦを出力し、切り換え回路（ＭＵＸ１）４１に供給する。
【００３５】
一方、リフレッシュアドレスＲＡｄｄは、リフレッシュアドレス発生回路６６で発生される。以下の説明では、信号ＴＭが出力された時刻Ｔ１０において、リフレッシュアドレス発生回路６６は、リフレッシュアドレスＲＡｄｄとして“Ｒ０”を発生し、切り換え回路（ＭＵＸ２）４２に供給しているものとする。
【００３６】
切り換え回路（ＭＵＸ１）４１は、通常動作モードにおいては、ノーマルリフレッシュ用パルス信号ＲＥＦに基づいて、リフレッシュタイミング制御信号ＲＦを出力する。切り換え切り換え回路（ＭＵＸ２）４２は、時刻Ｔ１０から若干の遅延をもつリフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、セルフリフレッシュ動作が起動されたと判断し、ロウアドレスＭＡｄｄをＲＡｄｄ＝Ｒ０に切り替える。
【００３７】
時刻Ｔ１１において、ロウコントロール回路２６は、リフレッシュタイミング制御信号ＲＦの立ち上がりを受けて、ロウイネーブル信号ＲＥを立ち上げる。即ち、ロウイネーブル信号ＲＥの倫理レベルをＨＩＧＨレベルにする。ロウデコード回路３１には、リフレッシュアドレスＲＡｄｄが供給されている。このため、時刻Ｔ１２において、ロウデコード回路３１は、ロウイネーブル信号ＲＥに同期して、ＲＡｄｄ＝Ｒ０で指定されたワード線Ｗｏｒｄを活性化させる。
【００３８】
更に、時刻Ｔ１３において、センスイネーブル信号ＳＥが立ち上がることによってセンスアンプ回路３３が活性化され、上記活性化されたワード線Ｗｏｒｄに接続されたメモリセルのリフレッシュが行われる。以上で、リフレッシュアドレスＲＡｄｄ（Ｒ０）で指定されるメモリセルのリフレッシュ動作が完了する。
【００３９】
時刻Ｔ１４において、リフレッシュタイミング制御信号ＲＦが立ち下がると、切り換え回路（ＭＵＸ２）４２は、セルフリフレッシュ動作の終了と判断し、ロウアドレスＭＡｄｄをリフレッシュアドレスＲＡｄｄ（Ｒ０）からロウアドレスデータＡｄｄＲ（Ａ１）に切り替える。また、リフレッシュタイミング制御信号ＲＦの立ち下がりが、リフレッシュアドレス発生回路６６に供給される。このとき、リフレッシュアドレス発生回路６６は、リフレッシュタイミング制御信号ＲＦの立ち下りトリガーにして、リフレッシュアドレスＲＡｄｄをカウントアップし、リフレッシュアドレスＲＡｄｄをＲ１に切り替える。
【００４０】
更に、時刻Ｔ１５において、読出／書込アドレス信号Ａｄｄが（Ａ１）から（Ａ２）へ変化したとき、時刻Ｔ１６において、ロウアドレスデータＡｄｄＲが（Ａ１）から（Ａ２）へ変化する。そして、時刻Ｔ１８からＴ２０において、ロウアドレスＭＡｄｄ（ＡｄｄＲ＝Ａ２）で指定されるワード線Ｗｏｒｄが活性化され、通常動作モードにおける読み出し・書き込み動作が継続される。
【００４１】
以上のように、従来の擬似ＳＲＡＭでは、リフレッシュを必要とする複数のメモリセルと、入力アドレス信号に対応するメモリセルにアクセスし、読み出しあるいは書き込みを行うアクセス制御回路と、通常動作モードにおいては、上記アクセスとは独立に発生されるリフレッシュタイミングで選択されたアドレスに対して同時活性のリフレッシュを行う。
【先行技術文献】
【特許文献】
【００４２】
【特許文献１】特許第４０２２３９２号公報
【特許文献２】特開２００２−０９３１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００４３】
従来の擬似ＳＲＡＭを多バンクで構成した大容量の擬似ＳＲＡＭで適用した場合、メモリセルのデータホールド時間不足によるメモリセルデータの破壊が生じるという問題が発生する。その理由として、従来の擬似ＳＲＡＭのメモリセルアレイは、図２に示されるようにライト、リード動作中及びスタンバイ状態中に入る割り込みリフレッシュ動作がタイマー回路からの要求に対し、１回のみの割り込みリフレッシュ動作を実行して完了し、リフレッシュ動作のときに選択されるワード線は、常に同時活性されているためである。
【００４４】
多バンク構成で大容量化した擬似ＳＲＡＭを従来の擬似ＳＲＡＭのような方式で同時活性することは、複数で隣接するバンクを一斉に活性することになり、ピーク電流の増加から内部電源系回路やＧＮＤへの電流能力への負担が増加する。更に、レイアウト上近接配置されていることから、メモリセルアレイに接続された内部電源の落ち込み、ＧＮＤの浮きといった相互干渉が生じる。このため、メモリセルアレイに接続されたセンスアンプは、駆動する信号に十分なレベルの供給が妨げられる。その結果、活性動作が遅くなり、ワードの活性時間内にＤｉｇｉｔ（ビット線）対の電位を広げることに支障をきたす。また、メモリセルデータの保持レベルが下がることで、メモリセルのデータホールド時間が不足し、メモリセルのデータ破壊が生じるという問題がある。
【００４５】
特開２００２−０９３１６４号公報に記載された擬似ＳＲＡＭについても、同一の問題があり、生じる理由と根拠は、前述した擬似ＳＲＡＭ（特許第４０２２３９２号公報に記載された擬似ＳＲＡＭ）と同様である。
【課題を解決するための手段】
【００４６】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００４７】
本発明の半導体記憶装置は、複数のバンク（３２Ａ〜３２Ｈ）を備えるメモリセルアレイ部（３００）と、リフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）と、アクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）とを具備している。リフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）は、周期的にリフレッシュタイミング制御信号（ＲＦ）を出力する。アクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）は、リフレッシュタイミング制御信号（ＲＦ）が供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、複数のバンク（３２Ａ〜３２Ｈ）のうちの、隣接しないバンク群｛（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）｝に対して、リフレッシュ動作を実行する。
【発明の効果】
【００４８】
以上により、本発明の半導体記憶装置では、多バンク構成の大容量化した半導体記憶装置において、バンク同時活性の組み合わせと活性順序に従って、隣接しないバンク群に対してリフレッシュ動作を実行するため、１回のリフレッシュ動作におけるピーク電流を従来よりも下げながら隣接するバンクの干渉を避けることができる。また、メモリセルのデータホールド時間の不足もなくなり、データホールド時間の不足によるメモリセルのデータ破壊を防ぐことができる。
【図面の簡単な説明】
【００４９】
【図１】図１は、従来の擬似ＳＲＡＭとして、特許第４０２２３９２号公報に記載された擬似ＳＲＡＭの構成を示すブロック図である。
【図２】図２は、従来の擬似ＳＲＡＭの動作を示すタイミングチャートである。
【図３】図３は、本発明の第１実施形態による擬似ＳＲＡＭの構成を示すブロック図である。
【図４Ａ】図４Ａは、本発明の第１、２実施形態による擬似ＳＲＡＭにおけるメモリセルアレイ部の構成を示している。
【図４Ｂ】図４Ｂは、本発明の第１、２実施形態による擬似ＳＲＡＭにおけるメモリセルアレイ部の構成を示している。
【図５】図５は、図３のロウコントロール回路の構成を示している。
【図６】図６は、図５のスタンバイリフレッシュ分割回路の構成を示している。
【図７】図７は、図５の割り込みリフレッシュ判定回路の構成を示している。
【図８】図８は、図５の内部リフレッシュ分割回路の構成を示している。
【図９】図９は、図５のバンク活性割り振り回路の構成を示している。
【図１０Ａ】図１０Ａは、本発明の第１実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１０Ｂ】図１０Ｂは、本発明の第１実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１０Ｃ】図１０Ｃは、本発明の第１実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１１】図１１は、本発明の第２実施形態による擬似ＳＲＡＭの構成を示すブロック図である。
【図１２】図１２は、図１１のロウコントロール回路の構成を示している。
【図１３】図１３は、図１２のバンク活性割り振り回路の構成を示している。
【図１４】図１４は、本発明の第２実施形態による擬似ＳＲＡＭにおけるバンク活性割り振り回路の状態図を示している。
【図１５Ａ】図１５Ａは、本発明の第２実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１５Ｂ】図１５Ｂは、本発明の第２実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１５Ｃ】図１５Ｃは、本発明の第２実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【図１６】図１６は、本発明の第１実施形態による擬似ＳＲＡＭにおけるバンク同時活性の組み合わせと活性順序とを示している。
【図１７】図１７は、本発明の第２実施形態による擬似ＳＲＡＭにおけるバンク同時活性の組み合わせと活性順序とを示している。
【発明を実施するための形態】
【００５０】
以下に添付図面を参照して、本発明の実施形態による半導体記憶装置として、疑似ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について詳細に説明する。
【００５１】
（第１実施形態）
［構成］
図３は、本発明の第１実施形態による擬似ＳＲＡＭの構成を示すブロック図である。
【００５２】
本発明の第１実施形態による擬似ＳＲＡＭは、メモリセルアレイ部３００と、リフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）と、アクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）とを具備している。メモリセルアレイ部３００は、複数のバンクを備えている。リフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）は、周期的にリフレッシュタイミング制御信号ＲＦを出力する。アクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）は、リフレッシュタイミング制御信号ＲＦが供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、複数のバンクのうちの、隣接しないバンク群に対して、セルフリフレッシュ動作（以下、リフレッシュ動作と称する）を実行する。
【００５３】
リフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）は、切り替え回路（ＭＵＸ１Ｓ）４１０、タイマー回路５０、テストモードエントリ回路５３、リフレッシュパルス発生回路６０、テスト用リフレッシュパルス発生回路６２、リフレッシュアドレス発生回路６６０を具備している。
【００５４】
アクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）は、アドレスバッファ回路２１０、アドレス遷移検出回路（ＡＴＤ回路）２５、ロウコントロール回路２５０、カラムコントロール回路２７、カラムデコード回路３５、Ｉ／Ｏバッファ３６、切り替え回路（ＭＵＸ２Ｓ）４２０を具備している。
【００５５】
即ち、本発明の第１実施形態による擬似ＳＲＡＭは、従来の擬似ＳＲＡＭのアドレスバッファ回路２１、ロウコントロール回路２６、切り換え回路（ＭＵＸ１）４１、切り換え回路（ＭＵＸ２）４２、リフレッシュアドレス発生回路６６に代えて、それぞれ、アドレスバッファ回路２１０、ロウコントロール回路２５０、切り替え回路（ＭＵＸ１Ｓ）４１０、切り替え回路（ＭＵＸ２Ｓ）４２０、リフレッシュアドレス発生回路６６０を具備している。また、本発明の第１実施形態による擬似ＳＲＡＭは、従来の擬似ＳＲＡＭのメモリセルアレイ３０、ロウデコード回路３１、センスアンプ回路３３に代えて、メモリセルアレイ部３００を具備している。
【００５６】
ここで、本発明では、従来の擬似ＳＲＡＭと重複する説明を省略する。
【００５７】
アドレスバッファ回路２１０は、外部から読み出し／書き込みアドレスＡｄｄを入力する。読出／書込アドレス信号Ａｄｄは、カラムアドレスデータＡｄｄＣと、ロウアドレスデータＡｄｄＲと、メモリセルアレイ部３００のバンクに割り振ったバンクアドレスデータＢＡｄｄとを含んでいる。アドレスバッファ回路２１０は、読出／書込アドレス信号ＡｄｄをＡＴＤ回路２５に出力し、読出／書込アドレス信号Ａｄｄに含まれるカラムアドレスデータＡｄｄＣをカラムデコード回路３５に出力し、読出／書込アドレス信号Ａｄｄに含まれるロウアドレスデータＡｄｄＲを切り替え回路（ＭＵＸ２Ｓ）４２０に出力し、バンクアドレスデータＢＡｄｄをロウコントロール回路２５０に出力する。
【００５８】
ロウコントロール回路２５０は、ＡＴＤ回路２５から出力されたアドレス遷移検出信号ＡＴＤと、アドレスバッファ回路２１０から出力されたバンクアドレスデータＢＡｄｄと、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦと、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥとを入力し、ロウアドレスイネーブル信号ＲＥ１〜ロウアドレスイネーブル信号ＲＥ８とセンスイネーブル信号ＳＥ１〜センスイネーブル信号ＳＥ８とをメモリセルアレイ部３００に出力し、カラムコントロール信号ＣＣをカラムコントロール回路２７に出力し、リフレッシュ回数カウンタリセット信号ＲＦＲをリフレッシュアドレス発生回路６６０、切り替え回路（ＭＵＸ１Ｓ）４１０に出力し、割り込みリフレッシュ信号ＲＦＦを切り替え回路（ＭＵＸ２Ｓ）４２０に出力する。
【００５９】
リフレッシュアドレス発生回路６６０は、ロウコントロール回路２５０から出力されたリフレッシュ回数カウンタリセット信号ＲＦＲと、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦとを入力し、リフレッシュアドレスＲＡｄｄを切り替え回路（ＭＵＸ２Ｓ）４２０に出力する。
【００６０】
切り替え回路（ＭＵＸ１Ｓ）４１０は、リフレッシュパルス発生回路６０から出力されたノーマルリフレッシュ用パルス信号ＲＥＦと、テスト用リフレッシュパルス発生回路６２から出力されたテスト用リフレッシュパルス信号ＴＲＥＦ１と、ロウコントロール回路２５０から出力されたリフレッシュ回数カウンタリセット信号ＲＦＲと、テストモードエントリ回路５３から出力された動作モード切り替え信号ＴＥ１とを入力し、リフレッシュタイミング制御信号ＲＦをリフレッシュアドレス発生回路６６０、ロウコントロール回路２５０に出力する。
【００６１】
切り替え回路（ＭＵＸ２Ｓ）４２０は、アドレスバッファ回路２１０から出力されたロウアドレスデータＡｄｄＲと、ロウコントロール回路２５０から出力された割り込みリフレッシュ信号ＲＦＦと、リフレッシュアドレス発生回路６６０から出力されたリフレッシュアドレスＲＡｄｄとを入力し、割り込みリフレッシュ時のロウアドレスＭＡｄｄをメモリセルアレイ部３００に出力する。
【００６２】
ＡＴＤ回路２５とタイマー回路５０とテストモードエントリ回路５３とカラムコントロール回路２７とリフレッシュパルス発生回路６０とテスト用リフレッシュパルス発生回路６２は、前述した従来の擬似ＳＲＡＭと同様である。
【００６３】
図４Ａ、図４Ｂは、メモリセルアレイ部３００の構成を示している。
【００６４】
メモリセルアレイ部３００は、Ｍ行Ｎ列（Ｍ、Ｎは２以上の整数であり、Ｍ×Ｎが偶数である）に配列された（Ｍ×Ｎ）個のバンクを備えている。Ｍ、Ｎをそれぞれ２、４とした場合、その８バンク構成をバンク３２Ａ〜３２Ｈと称する。そこで、１行目１〜４列目には、それぞれバンク３２Ａ〜３２Ｄが配置され、２行目１〜４列目には、それぞれ第５〜８バンク３２Ｅ〜３２Ｈが配置されているものとする。
【００６５】
バンク３２Ａは、メモリセルアレイ３０Ａと、ロウデコード３１Ａと、センスアンプ３３Ａとを備えている。ロウデコード３１Ａは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ１の信号レベル（論理レベル）がＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ａのワード線を選択的に活性化する。センスアンプ回路３３Ａは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ１の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ａのビット線を活性化する。
【００６６】
バンク３２Ｂは、メモリセルアレイ３０Ｂと、ロウデコード３１Ｂと、センスアンプ３３Ｂとを備えている。ロウデコード３１Ｂは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ２の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｂのワード線を選択的に活性化する。センスアンプ回路３３Ｂは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ２の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｂのビット線を活性化する。
【００６７】
バンク３２Ｃは、メモリセルアレイ３０Ｃと、ロウデコード３１Ｃと、センスアンプ３３Ｃとを備えている。ロウデコード３１Ｃは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ３の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｃのワード線を選択的に活性化する。センスアンプ回路３３Ｃは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ３の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｃのビット線を活性化する。
【００６８】
バンク３２Ｄは、メモリセルアレイ３０Ｄと、ロウデコード３１Ｄと、センスアンプ３３Ｄとを備えている。ロウデコード３１Ｄは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ４の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｄのワード線を選択的に活性化する。センスアンプ回路３３Ｄは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ４の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｄのビット線を活性化する。
【００６９】
バンク３２Ｅは、メモリセルアレイ３０Ｅと、ロウデコード３１Ｅと、センスアンプ３３Ｅとを備えている。ロウデコード３１Ｅは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ５の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｅのワード線を選択的に活性化する。センスアンプ回路３３Ｅは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ５の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｅのビット線を活性化する。
【００７０】
バンク３２Ｆは、メモリセルアレイ３０Ｆと、ロウデコード３１Ｆと、センスアンプ３３Ｆとを備えている。ロウデコード３１Ｆは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ６の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｆのワード線を選択的に活性化する。センスアンプ回路３３Ｆは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ６の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｆのビット線を活性化する。
【００７１】
バンク３２Ｇは、メモリセルアレイ３０Ｇと、ロウデコード３１Ｇと、センスアンプ３３Ｇとを備えている。ロウデコード３１Ｇは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ７の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｇのワード線を選択的に活性化する。センスアンプ回路３３Ｇは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ７の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｇのビット線を活性化する。
【００７２】
バンク３２Ｈは、メモリセルアレイ３０Ｈと、ロウデコード３１Ｈと、センスアンプ３３Ｈとを備えている。ロウデコード３１Ｈは、ロウコントロール回路２５０から出力されたロウアドレスイネーブル信号ＲＥ８の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、切り替え回路（ＭＵＸ２Ｓ）４２０から出力されるロウアドレスＭＡｄｄに対応するメモリセルアレイ３０Ｈのワード線を選択的に活性化する。センスアンプ回路３３Ｈは、ロウコントロール回路２５０から出力されたセンスイネーブル信号ＳＥ８の論理レベルがＨＩＧＨレベルとなるタイミングにおいて、メモリセルアレイ３０Ｈのビット線を活性化する。
【００７３】
図５は、図３のロウコントロール回路２５０の構成を示している。
【００７４】
ロウコントロール回路２５０は、スタンバイリフレッシュ分割回路２６０、割り込みリフレッシュ判定回路２７０、内部リフレッシュ分割回路２８０、バンク活性割り振り回路２９０を具備している。
【００７５】
スタンバイリフレッシュ分割回路２６０は、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦと、ＡＴＤ回路２５から出力されたアドレス遷移検出信号ＡＴＤとを入力し、スタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４Ｓを割り込みリフレッシュ判定回路２７０に出力する。
【００７６】
割り込みリフレッシュ判定回路２７０は、スタンバイリフレッシュ分割回路２６０から出力されたスタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４Ｓと、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦと、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥを入力し、割り込みリフレッシュ信号ＲＦＦを内部リフレッシュ分割回路２８０と切り替え回路（ＭＵＸ２Ｓ）４２０とに出力する。
【００７７】
内部リフレッシュ分割回路２８０は、割り込みリフレッシュ判定回路２７０から出力された割り込みリフレッシュ信号ＲＦＦを入力し、リフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４をバンク活性割り振り回路２９０に出力し、リフレッシュ回数カウンタリセット信号ＲＦＲを切り替え回路（ＭＵＸ１Ｓ）４１０とリフレッシュアドレス発生回路６６０とに出力する。
【００７８】
バンク活性割り振り回路２９０は、内部リフレッシュ分割回路２８０から出力されたリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４と、アドレスバッファ回路２１０から出力されたバンクアドレスデータＢＡｄｄとを入力し、ロウアドレスイネーブル信号ＲＥ１〜ＲＥ８とセンスイネーブル信号ＳＥ１〜ＳＥ８をメモリセルアレイ部３００に出力する。
【００７９】
図６は、図５のスタンバイリフレッシュ分割回路２６０の構成を示している。
【００８０】
スタンバイリフレッシュ分割回路２６０は、スタンバイ判定回路２６１、ＮＡＮＤ回路２６２、インバータ２６３、遅延素子２６４、遅延素子２６５〜２６８、ＮＡＮＤ回路２６９、インバータ２６Ａ、ＮＡＮＤ回路２６Ｂ、インバータ２６Ｃ、ＮＡＮＤ回路２６Ｄ、インバータ２６Ｅを備えている。
【００８１】
スタンバイ判定回路２６１の入力は、ＡＴＤ回路２５の出力に接続されている。スタンバイ判定回路２６１は、任意の時間内に読み出し／書き込みアドレス信号Ａｄｄの遷移があるか否かを判定する。スタンバイ判定回路２６１は、ＡＴＤ回路２５から出力されたアドレス遷移検出信号ＡＴＤを入力して、その判定結果を表すスタンバイ判定信号ＳＴを出力する。
【００８２】
ＮＡＮＤ回路２６２は、その入力がスタンバイ判定回路２６１の出力に接続され、スタンバイ判定回路２６１から出力されたスタンバイ判定信号ＳＴを入力する。ＮＡＮＤ回路２６２は、その入力が切り替え回路（ＭＵＸ１Ｓ）４１０の出力に接続され、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦを入力する。
【００８３】
インバータ２６３の入力は、ＮＡＮＤ回路２６２の出力に接続されている。遅延素子２６４の入力は、インバータ２６３の出力に接続されている。遅延素子２６４、２６５は、スタンバイ状態のリフレッシュ活性時間を調整する。遅延素子２６５は、その入力が遅延素子２６４の出力に接続され、その出力がスタンバイリフレッシュ制御信号ＢＰ１Ｓとして割り込みリフレッシュ判定回路２７０に供給される。
【００８４】
遅延素子２６６の入力は、遅延素子２６５の出力に接続されている。ＮＡＮＤ回路２６９は、その入力がスタンバイ判定回路２６１の出力に接続され、スタンバイ判定回路２６１から出力されたスタンバイ判定信号ＳＴを入力する。ＮＡＮＤ回路２６９は、その入力が遅延素子２６６の出力に接続されている。インバータ２６Ａは、その入力がＮＡＮＤ回路２６９の出力に接続され、その出力がスタンバイリフレッシュ制御信号ＢＰ２Ｓとして割り込みリフレッシュ判定回路２７０に供給される。
【００８５】
遅延素子２６７の入力は、インバータ２６Ａの出力に接続されている。ＮＡＮＤ回路２６Ｂは、その入力がスタンバイ判定回路２６１の出力に接続され、スタンバイ判定回路２６１から出力されたスタンバイ判定信号ＳＴを入力する。ＮＡＮＤ回路２６Ｂは、その入力が遅延素子２６７の出力に接続されている。インバータ２６Ｃは、その入力がＮＡＮＤ回路２６Ｂの出力に接続され、その出力がスタンバイリフレッシュ制御信号ＢＰ３Ｓとして割り込みリフレッシュ判定回路２７０に供給される。
【００８６】
遅延素子２６８の入力は、インバータ２６Ｃの出力に接続されている。ＮＡＮＤ回路２６Ｄは、その入力がスタンバイ判定回路２６１の出力に接続され、スタンバイ判定回路２６１から出力されたスタンバイ判定信号ＳＴを入力する。ＮＡＮＤ回路２６Ｄは、その入力が遅延素子２６８の出力に接続されている。インバータ２６Ｅは、その入力がＮＡＮＤ回路２６Ｄの出力に接続され、その出力がスタンバイリフレッシュ制御信号ＢＰ４Ｓとして割り込みリフレッシュ判定回路２７０に供給される。
【００８７】
図７は、図５の割り込みリフレッシュ判定回路２７０の構成を示している。
【００８８】
割り込みリフレッシュ判定回路２７０は、遅延素子２７１、ＮＡＮＤ回路２７２、インバータ２７３、ＮＯＲ回路２７４、インバータ２７５を備えている。
【００８９】
遅延素子２７１は、その入力がカラムコントロール回路２７の出力に接続され、カラムコントロール回路２７から出力されたカラムイネーブル信号ＣＥを入力する。遅延素子２７１は、リフレッシュタイミング制御信号ＲＦとカラムイネーブル信号ＣＥの判定時間を調整する。ＮＡＮＤ回路２７２は、その入力が切り替え回路（ＭＵＸ１Ｓ）４１０の出力に接続され、切り替え回路（ＭＵＸ１Ｓ）４１０から出力されたリフレッシュタイミング制御信号ＲＦを入力する。ＮＡＮＤ回路２７２は、その入力が遅延素子２７１の出力に接続されている。インバータ２７３は、その入力がＮＡＮＤ回路２７２の出力に接続されている。
【００９０】
ＮＯＲ回路２７４は、その入力がスタンバイリフレッシュ分割回路２６０の出力に接続され、それぞれスタンバイリフレッシュ分割回路２６０から出力されたスタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４Ｓを入力する。ＮＯＲ回路２７４は、その入力がインバータ２７３の出力に接続されている。インバータ２７５は、その入力がＮＯＲ回路２７４の出力に接続され、その出力が割り込みリフレッシュ信号ＲＦＦとして内部リフレッシュ分割回路２８０と切り替え回路（ＭＵＸ２Ｓ）４２０とに供給される。
【００９１】
図８は、図５の内部リフレッシュ分割回路２８０の構成を示している。
【００９２】
内部リフレッシュ分割回路２８０は、リフレッシュ活性回数カウンタ２８１、リフレッシュ活性ワンショット回路２８２、ＮＡＮＤ回路２８３、インバータ２８４、遅延素子２８５、遅延素子２８６を備えている。
【００９３】
リフレッシュ活性回数カウンタ２８１は、割り込みリフレッシュ信号ＲＦＦの活性の回数をカウントする。リフレッシュ活性回数カウンタ２８１は、その入力が割り込みリフレッシュ判定回路２７０の出力に接続され、割り込みリフレッシュ判定回路２７０から出力された割り込みリフレッシュ信号ＲＦＦを入力する。リフレッシュ活性回数カウンタ２８１は、割り込みリフレッシュ信号ＲＦＦに応じて、リフレッシュを実施した回数として、カウント“１”を示すリフレッシュ回数信号ＢＰ１ＡＡと、カウント“２”を示すリフレッシュ回数信号ＢＰ２ＡＡと、カウント“３”を示すリフレッシュ回数信号ＢＰ３ＡＡと、カウント“４”を示すリフレッシュ回数信号ＢＰ４ＡＡとの論理レベルをこの順にＨＩＧＨレベルにし、リフレッシュ活性ワンショット回路２８２とＮＡＮＤ回路２８３とに出力する。リフレッシュ活性回数カウンタ２８１は、その入力が遅延素子２８６の出力に接続され、遅延素子２８６から出力されたリフレッシュ回数カウンタリセット信号ＲＦＲに応じて、カウントをリセットするために、リフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡの論理レベルを一斉にＬＯＷレベルにする。
【００９４】
リフレッシュ活性ワンショット回路２８２は、その入力がリフレッシュ活性回数カウンタ２８１の出力に接続され、リフレッシュ活性回数カウンタ２８１から出力されたリフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡを入力する。リフレッシュ活性ワンショット回路２８２は、リフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡの論理レベルがこの順にＨのときに、それぞれ、メモリセルアレイ部３００のリフレッシュ活性に必要な時間と活性する順序として、１番目を示すリフレッシュ活性ワンショット信号ＢＰ１と、２番目を示すリフレッシュ活性ワンショット信号ＢＰ２と、３番目を示すリフレッシュ活性ワンショット信号ＢＰ３と、４番目を示すリフレッシュ活性ワンショット信号ＢＰ４とをこの順にバンク活性割り振り回路２９０に出力する。
【００９５】
ＮＡＮＤ回路２８３は、その入力がリフレッシュ活性回数カウンタ２８１の出力に接続され、リフレッシュ活性回数カウンタ２８１から出力されたリフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡを入力する。インバータ２８４の入力は、ＮＡＮＤ回路２８３の出力に接続されている。遅延素子２８５の入力は、インバータ２８４の出力に接続されている。遅延素子２８５、２８６は、リフレッシュ活性回数カウンタ２８１をリセットする時間を調整する。遅延素子２８６は、その入力が遅延素子２８５の出力に接続され、その出力がリフレッシュ回数カウンタリセット信号ＲＦＲとしてリフレッシュ活性回数カウンタ２８１とバンク活性割り振り回路２９０とに供給される。リフレッシュ回数カウンタリセット信号ＲＦＲは、全バンクのリフレッシュ動作の完了を示している。
【００９６】
図９は、図５のバンク活性割り振り回路２９０の構成を示している。
【００９７】
バンク活性割り振り回路２９０は、自律的なリフレッシュ動作を任意で設定した２バンク同時活性を実現する。このバンク活性割り振り回路２９０は、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１、ＮＯＲ回路２９２、インバータ２９３、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４を備えている。
【００９８】
リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、その入力が内部リフレッシュ分割回路２８０の出力に接続され、内部リフレッシュ分割回路２８０から順番に出力されたリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４を入力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４に応じて、メモリセルアレイ部３００のバンクアドレスに相当するリフレッシュバンク制御信号ＢＡ〜ＢＨを後述の組み合わせでバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。
【００９９】
図１６は、本発明の第１実施形態による擬似ＳＲＡＭにおけるバンク同時活性の組み合わせと活性順序とを示している。
【０１００】
図１６に示されるように、バンク同時活性の組み合わせと活性順序を任意に設定することができる。バンク同時活性の組み合わせは、隣接バンクの同時活性を避けるようにする。また、ライト／リード動作中及びスタンバイ状態に振り分けながら、割り込ませるために上記組み合わせのリフレッシュ順序を決めることができる。
【０１０１】
このバンク同時活性の組み合わせと活性順序について例を挙げる。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１には、Ｍ行Ｎ列のバンク３２Ａ〜３２Ｈに対して、バンク同時活性の組み合わせとしてバンク群（Ｘ個のバンク）が、活性順序として１組目からＹ組目（Ｘ、Ｙは２以上であり、Ｘ×Ｙ＝Ｍ×Ｎを満たす整数である）までＹ組に割り振られている。この場合、Ｘ、Ｙはそれぞれ２、４であるものとする。上述のように、Ｍ、Ｎはそれぞれ２、４であり、１行目１〜４列目には、それぞれンク３２Ａ〜３２Ｄが配置され、２行目１〜４列目には、それぞれ第５〜８バンク３２Ｅ〜３２Ｈが配置されている。そこで、隣接バンクの同時活性を避けるために、活性順序は、１組目に、バンク３２Ａとバンク３２Ｇ、２組目に、バンク３２Ｂとバンク３２Ｈ、３組目に、バンク３２Ｃとバンク３２Ｅ、４組目に、バンク３２Ｄとバンク３２Ｆとする。
【０１０２】
上述の組み合わせとして、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ１に応じて、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＧとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ２に応じて、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＨとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ３に応じて、リフレッシュバンク制御信号ＢＣとリフレッシュバンク制御信号ＢＥとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ４に応じて、リフレッシュバンク制御信号ＢＤとリフレッシュバンク制御信号ＢＦとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。
【０１０３】
ＮＯＲ回路２９２は、その入力が内部リフレッシュ分割回路２８０の出力に接続され、内部リフレッシュ分割回路２８０から順番に出力されたリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４を入力する。インバータ２９３は、その入力がＮＯＲ回路２９２の出力に接続され、その出力が分割リフレッシュイネーブル信号ＢＰＥとしてバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に供給される。
【０１０４】
バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、インバータ２９３から出力された分割リフレッシュイネーブル信号ＢＰＥと、アドレスバッファ回路２１０から出力されたバンクアドレスデータＢＡｄｄと、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１から出力されたリフレッシュバンク制御信号ＢＡ〜ＢＨとを入力し、センスイネーブル信号ＳＥ１〜ＳＥ８とロウアドレスイネーブル信号ＲＥ１〜ＲＥ８とを出力する。
【０１０５】
具体的には、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、第１、７のリフレッシュバンク制御信号ＢＡ、ＢＧを入力したものとする。この場合、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＡとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ａのロウデコード３１Ａ、センスアンプ回路３３Ａにそれぞれロウアドレスイネーブル信号ＲＥ１、センスイネーブル信号ＳＥ１を出力する。同時に、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＧとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｇのロウデコード３１Ｇ、センスアンプ回路３３Ｇにそれぞれロウアドレスイネーブル信号ＲＥ７、センスイネーブル信号ＳＥ７を出力する。
【０１０６】
バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、第２、８のリフレッシュバンク制御信号ＢＢ、ＢＨを入力したものとする。この場合、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＢとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｂのロウデコード３１Ｂ、センスアンプ回路３３Ｂにそれぞれロウアドレスイネーブル信号ＲＥ２、センスイネーブル信号ＳＥ２を出力する。同時に、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＨとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｈのロウデコード３１Ｈ、センスアンプ回路３３Ｈにそれぞれロウアドレスイネーブル信号ＲＥ８、センスイネーブル信号ＳＥ８を出力する。
【０１０７】
バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、第３、５のリフレッシュバンク制御信号ＢＣ、ＢＥを入力したものとする。この場合、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＣとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｃのロウデコード３１Ｃ、センスアンプ回路３３Ｃにそれぞれロウアドレスイネーブル信号ＲＥ３、センスイネーブル信号ＳＥ３を出力する。同時に、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＥとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｅのロウデコード３１Ｅ、センスアンプ回路３３Ｅにそれぞれロウアドレスイネーブル信号ＲＥ５、センスイネーブル信号ＳＥ５を出力する。
【０１０８】
バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、第４、６のリフレッシュバンク制御信号ＢＤ、ＢＦを入力したものとする。この場合、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＤとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｄのロウデコード３１Ｄ、センスアンプ回路３３Ｄにそれぞれロウアドレスイネーブル信号ＲＥ４、センスイネーブル信号ＳＥ４を出力する。同時に、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥとリフレッシュバンク制御信号ＢＦとに応じて、バンクアドレスデータＢＡｄｄに対応するバンク３２Ｆのロウデコード３１Ｆ、センスアンプ回路３３Ｆにそれぞれロウアドレスイネーブル信号ＲＥ６、センスイネーブル信号ＳＥ６を出力する。
【０１０９】
［動作］
図１０Ａ〜図１０Ｃは、本発明の第１実施形態による擬似ＳＲＡＭの動作を示すタイミングチャートである。
【０１１０】
通常動作モードにおける読み出し・書き込み動作の詳細な説明については省略する。この場合、読み出し／書き込みアドレスＡｄｄ、アドレス遷移検出信号ＡＴＤ、タイミング信号ＴＭ、ノーマルリフレッシュ用パルス信号ＲＥＦ、リフレッシュアドレスＲＡｄｄ、ロウアドレスデータＡｄｄＲ、カラムアドレスデータＡｄｄＣ、ロウアドレスＭＡｄｄ、カラムイネーブル信号ＣＥ、カラムコントロール信号ＣＣの動作に関しては、前述した従来の擬似ＳＲＡＭと同じであり、テストモードエントリ信号ＴＥがＬＯＷレベルに設定され、テストモードエントリ回路５３から出力される動作モード切り替え信号ＴＥ１がＬＯＷレベルとなる。即ち、通常動作モードではテスト回路は動作しないので、テスト回路を内蔵しない擬似ＳＲＡＭの動作と同じである。
【０１１１】
通常動作モードにおけるセルフリフレッシュ動作について説明する。
【０１１２】
時刻Ｔｍ０において、読み出し／書き込みアドレスＡｄｄがアドレスデータ値Ａ１（値Ａ１とする）に固定され、スタンバイ状態でかつ、リフレッシュ要求なし状態である。
【０１１３】
ここで、読み出し／書き込みアドレスＡｄｄが読み出し／書き込みアドレスデータ値Ａ１（値Ａ１）であるものとする。この場合、アドレスバッファ回路２１０によって、ロウアドレスデータＡｄｄＲがロウアドレスデータ値ＡＲ１（値ＡＲ１）になっているものとし、カラムアドレスデータＡｄｄＣがカラムアドレスデータ値ＡＣ１（値ＡＣ１）になっているものとし、バンクアドレスデータＢＡｄｄがバンクアドレスデータ値ＢＡ１（値ＢＡ１）になっているものとし、ロウアドレスＭＡｄｄが値ＡＲ１となっているとする。また、リフレッシュアドレスＲＡｄｄがリフレッシュアドレスデータ値ＲＡ１（値ＲＡ１）になっているとする。
【０１１４】
また、ＡＴＤ回路２５の出力であるアドレス遷移検出信号ＡＴＤはＬＯＷレベル、ロウコントロール回路２５０の出力であるカラムコントロール信号ＣＣと、カラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥもともにＬＯＷレベルとなり、スタンバイ判定回路２６１の出力であるスタンバイ判定信号ＳＴはＨＩＧＨレベルとなっているため、リフレッシュの要求はまだ発生していないとし、タイマー回路５０の出力信号であるタイミング信号ＴＭはＬＯＷレベルであり、リフレッシュパルス発生回路６０の出力信号であるノーマルリフレッシュ用パルス信号ＲＥＦはＬＯＷレベルであり、切り替え回路（ＭＵＸ１Ｓ）４１０の出力信号であるリフレッシュタイミング制御信号ＲＦもＬＯＷレベルである。
【０１１５】
よって、スタンバイリフレッシュ分割回路２６０の出力であるスタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４ＳはＬＯＷレベルとなっている。割り込みリフレッシュ判定回路２７０の出力である割り込みリフレッシュ信号ＲＦＦはＬＯＷレベルとなっている。リフレッシュ活性回数カウンタ２８１の出力であるリフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡはＬＯＷレベルとなっている。リフレッシュ活性ワンショット回路２８２の出力であるリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４はＬＯＷレベルとなっている。バンク活性割り振り回路２９０内の分割リフレッシュイネーブル信号ＢＰＥはＬＯＷレベルとなっている。バンク活性割り振り回路２９０内のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１の出力であるリフレッシュバンク制御信号ＢＡ〜ＢＨはＬＯＷレベルとなっている。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４の出力であるロウアドレスイネーブル信号ＲＥ１〜ＲＥ８と、センスイネーブル信号ＳＥ１〜ＳＥ８は、ＬＯＷレベルとなっている。ロウコントロール２回路２５０２の出力であるカラムコントロール信号ＣＣとカラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥもともにＬＯＷレベルとなっている。
【０１１６】
時刻Ｔｍ１において、タイマー回路５０から、所定のパルス幅を有するタイミング信号ＴＭが出力される。このとき、リフレッシュパルス発生回路６０は、このタイミング信号ＴＭの立ち上がりエッジに基づいて、ワンショットパルス信号として、ノーマルリフレッシュ用パルス信号ＲＥＦを出力する。この場合、ノーマルリフレッシュ用パルス信号ＲＥＦがＬＯＷレベルからＨＩＧＨレベルのワンショット信号となり、切り替え回路（ＭＵＸ１Ｓ）４１０からリフレッシュタイミング制御信号ＲＦがＬＯＷレベルからＨＩＧＨレベルになる。そして、ロウコントロール回路２５０のスタンバイリフレッシュ分割回路２６０によって、１回目のリフレッシュ動作を示すスタンバイリフレッシュ制御信号ＢＰ１ＳをＬＯＷレベルからＨＩＧＨレベルにする。
【０１１７】
スタンバイ状態でのリフレッシュ動作の２回目〜４回目をそれぞれ示すスタンバイリフレッシュ制御信号ＢＰ２Ｓ〜ＢＰ４ＳはＬＯＷレベルである。このため、ロウコントロール回路２５０の割り込みリフレッシュ判定回路２７０は、スタンバイリフレッシュ制御信号ＢＰ１ＳのＨＩＧＨレベルに応じて、割り込みリフレッシュ信号ＲＦＦをＬＯＷレベルからＨＩＧＨレベルにする。
【０１１８】
ロウコントロール回路２５０の内部リフレッシュ分割回路２８０は、割り込みリフレッシュ信号ＲＦＦのＨＩＧＨレベルに応じて、リフレッシュ活性回数カウンタ２８１により、リフレッシュ回数信号ＢＰ１ＡＡのみをＬＯＷレベルからＨＩＧＨレベルにして出力する。
【０１１９】
リフレッシュ回数信号ＢＰ１ＡＡはリフレッシュに必要な活性時間にしたワンショット信号に変換される。このため、リフレッシュ活性ワンショット回路２８２は、このリフレッシュ回数信号ＢＰ１ＡＡに応じて、リフレッシュ活性ワンショット信号ＢＰ１をＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力する。
【０１２０】
バンク活性割り振り回路２９０のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ１に応じて、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＧのみをＨＩＧＨレベルにして出力する。リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＧ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０１２１】
また、リフレッシュ活性ワンショット信号ＢＰ１は、バンク活性割り振り回路２９０のＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥはＬＯＷレベルからＨＩＧＨレベルとなる。
【０１２２】
バンク活性割り振り回路２９０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのＨＩＧＨレベルに応じて、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＧが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ１とロウアドレスイネーブル信号ＲＥ７とセンスイネーブル信号ＳＥ１とセンスイネーブル信号ＳＥ７のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０１２３】
尚、切り替え回路（ＭＵＸ２Ｓ）４２０は、割り込みリフレッシュ信号ＲＦＦのＨＩＧＨレベルに応じて、ロウアドレスＭＡｄｄを値ＲＡ１として出力する。
【０１２４】
以上により、ロウコントロール回路２５０は、リフレッシュタイミング制御信号ＲＦが供給されているときに、バンク同時活性の組み合わせと活性順序に従って、ロウアドレスイネーブル信号ＲＥ１、ＲＥ７とセンスイネーブル信号ＳＥ１、ＳＥ７とをそれぞれバンク群３２Ａ、３２Ｇに出力する。この場合、バンク群３２Ａ、３２Ｇにおいて、ロウデコード３１Ａ、３１Ｇは、それぞれ、ロウアドレスイネーブル信号ＲＥ１、ＲＥ７に応じて、メモリセルアレイ３０Ａ、３０Ｇのワード線を選択的に活性化する。センスアンプ３３Ａ、３３Ｇは、それぞれ、センスイネーブル信号ＳＥ１、ＳＥ７に応じて、メモリセルアレイ３０Ａ、３０Ｇのビット線を活性化する。このように、メモリセルアレイ部３００のバンク３２Ａとバンク３２Ｇに配置されたメモリセルだけがリフレッシュ動作することになる。
【０１２５】
時刻Ｔｍ２において、割り込みリフレッシュ信号ＲＦＦが一旦、ＬＯＷレベルになる。このため、ロウアドレスＭＡｄｄの値は、値ＡＲ１となり、読み出し／書き込みアドレスＡｄｄが値Ａ１から新規のアドレスデータ値Ａ２（値Ａ２）に更新される。
【０１２６】
ここで、アドレスバッファ回路２１０により、ロウアドレスデータＡｄｄＲがロウアドレスデータ値ＡＲ２（値ＡＲ２）に更新され、カラムアドレスデータＡｄｄＣがカラムアドレスデータ値ＡＣ２（値ＡＣ２）に更新され、バンクアドレスデータＢＡｄｄがバンクアドレスデータ値ＢＡ２（値ＢＡ２）に更新される。
【０１２７】
また、ＡＴＤ回路２５の出力であるアドレス遷移検出信号ＡＴＤは、ワンショット信号でＬＯＷレベルからＨＩＧＨレベルに変化する。
【０１２８】
尚、ロウコントロール回路２５０の出力であるカラムコントロール信号ＣＣと、カラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥと、カラムデコード回路３５の制御に関しても従来の擬似ＳＲＡＭと同じであるため、その説明は省略する。
【０１２９】
ロウコントロール回路２５０は、アドレス遷移検出信号ＡＴＤがワンショット信号でＬＯＷレベルからＨＩＧＨレベルに変化すると、スタンバイリフレッシュ分割回路２６０のスタンバイ判定回路２６１にてスタンバイ判定信号ＳＴをＨＩＧＨレベルからＬＯＷレベルにする。即ち、スタンバイリフレッシュ分割回路２６０は、次の動作が読み出し／書き込み状態であると判定する。このとき、２回目以降の自律的に出力されるスタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４ＳはＬＯＷレベルに保持される。この場合、割り込みリフレッシュ判定回路２７０は、読み出し／書き込み動作が終了するまで、割り込みリフレッシュ信号ＲＦＦはＬＯＷレベルにするが、分割／振り分けしたバンクがまだ、リフレッシュ途中であることを示すため、リフレッシュイネーブル信号ＲＦをＨＩＧＨレベルに保持している。
【０１３０】
ロウコントロール回路２５０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥがＬＯＷレベルになっていることから、読み出し／書き込みアドレスＡｄｄより設定されたバンクアドレスデータＢＡｄｄの値ＢＡ２により、ロウアドレスイネーブル信号ＲＥ２とセンスイネーブル信号ＳＥ２のみを一定時間差をもってＬＯＷレベルからＨＩＧＨレベルに出力する。このとき、ロウコントロール回路２５０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、ロウアドレスイネーブル信号ＲＥ２をカラムイネーブル信号ＣＣとしてカラムコントロール回路２７に出力する。この場合、ロウコントロール回路２５０から出力されるカラムイネーブル信号ＣＣがＬＯＷレベルからＨＩＧＨレベルになることにより、カラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥがＬＯＷレベルからＨＩＧＨレベルになり、期待するメモリセルアレイ部３００のバンク３２Ｂに対し読み出し／書き込みが開始される。
【０１３１】
ロウアドレスイネーブル信号ＲＥ２とセンスイネーブル信号ＳＥ２がＨＩＧＨレベルからＬＯＷレベルになると、ロウアドレスイネーブル信号ＲＥ２のＬＯＷレベルにより、ロウコントロール回路２５０のカラムイネーブル信号ＣＣがＨＩＧＨレベルからＬＯＷレベルになる。これにより、カラムイネーブル信号ＣＥもＨＩＧＨレベルからＬＯＷレベルとなる。そして、期待するアドレスに対しての読み出し／書き込み動作は終了する。
【０１３２】
時刻Ｔｍ３において、リフレッシュタイミング制御信号ＲＦがＨＩＧＨレベルであることから、分割／振り分けした全バンクがまだリフレッシュ未了である。このため、メモリセルアレイ部３００のプリチャージが完了した時間を見極めて自律的な内部リフレッシュ動作が再開される。
【０１３３】
割り込みリフレッシュ判定回路２７０は、その内部回路（遅延素子２７１、ＮＡＮＤ回路２７２、インバータ２７３、ＮＯＲ回路２７４、インバータ２７５）によりカラムイネーブル信号ＣＥのＨＩＧＨレベルを十分な時間を待って遅延させ、割り込みリフレッシュ信号ＲＦＦとして出力する。即ち、割り込みリフレッシュ信号ＲＦＦをＬＯＷレベルからＨＩＧＨレベルにする。
【０１３４】
割り込みリフレッシュ信号ＲＦＦは内部リフレッシュ分割回路２８０のリフレッシュ活性回数カウンタ２８１に入力される。リフレッシュ活性回数カウンタ２８１は、リフレッシュ回数信号ＢＰ１ＡＡはすでにＨＩＧＨレベルのため、リフレッシュ回数信号ＢＰ２ＡＡをＨＩＧＨレベルにする。即ち、スタンバイ状態のリフレッシュ動作から２回目であることを意味する。リフレッシュ回数信号ＢＰ２ＡＡのＨＩＧＨレベルはリフレッシュ活性ワンショット回路２８２に入力され、リフレッシュ活性ワンショット回路２８２は、リフレッシュ活性ワンショット信号ＢＰ２をＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力する。
【０１３５】
バンク活性割り振り回路２９０のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ２に応じて、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＨのみをＨＩＧＨレベルのワンショット信号にして出力する。リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＨ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０１３６】
また、リフレッシュ活性ワンショット信号ＢＰ２は、バンク活性割り振り回路２９０のＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥはＬＯＷレベルからＨＩＧＨレベルとなる。
【０１３７】
バンク活性割り振り回路２９０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのＨＩＧＨレベルに応じて、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＨが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ２とロウアドレスイネーブル信号ＲＥ８とセンスイネーブル信号ＳＥ２とセンスイネーブル信号ＳＥ８のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０１３８】
尚、切り替え回路（ＭＵＸ２Ｓ）４２０は、割り込みリフレッシュ信号ＲＦＦのＨＩＧＨレベルに応じて、リフレッシュアドレスＲＡｄｄの値ＲＡ１をロウアドレスＭＡｄｄとして出力する。
【０１３９】
以上により、ロウコントロール回路２５０は、リフレッシュタイミング制御信号ＲＦが供給されているときに、バンク同時活性の組み合わせと活性順序に従って、ロウアドレスイネーブル信号ＲＥ２、ＲＥ８とセンスイネーブル信号ＳＥ２、ＳＥ８とをそれぞれバンク群３２Ｂ、３２Ｈに出力する。この場合、バンク群３２Ｂ、３２Ｈにおいて、ロウデコード３１Ｂ、３１Ｈは、それぞれ、ロウアドレスイネーブル信号ＲＥ２、ＲＥ８に応じて、メモリセルアレイ３０Ｂ、３０Ｈのワード線を選択的に活性化する。センスアンプ３３Ｂ、３３Ｈは、それぞれ、センスイネーブル信号ＳＥ２、ＳＥ８に応じて、メモリセルアレイ３０Ｂ、３０Ｈのビット線を活性化する。このように、メモリセルアレイ部３００のバンク３２Ｂとバンク３２Ｈに配置されたメモリセルだけがリフレッシュ動作することになる。
【０１４０】
時刻Ｔｍ４において、読み出し／書き込みアドレスＡｄｄが値Ａ２から新規のアドレスデータ値Ａ３（値Ａ３）に更新される。この場合、割り込みリフレッシュ信号ＲＦＦが一旦、ＬＯＷレベルになっているため、ロウアドレスＭＡｄｄの値は、値ＡＲ２となる。
【０１４１】
ここで、アドレスバッファ回路２１０により、ロウアドレスデータＡｄｄＲがロウアドレスデータ値ＡＲ３（値ＡＲ３）に更新され、カラムアドレスデータＡｄｄＣがカラムアドレスデータ値ＡＣ３（値ＡＣ３）に更新され、バンクアドレスデータＢＡｄｄがバンクアドレスデータ値ＢＡ３（値ＢＡ３）に更新される。
【０１４２】
また、ＡＴＤ回路２５の出力であるアドレス遷移検出信号ＡＴＤは、ワンショット信号でＬＯＷレベルからＨＩＧＨレベルに変化し、時刻Ｔｍ２と同じように、リフレッシュイネーブル信号ＲＦはＨＩＧＨレベルに保持される。一旦、自律的な内部リフレッシュは停止状態に入る。
【０１４３】
時刻Ｔｍ２との違いは、ロウコントロール回路２５０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥがＬＯＷレベルにて、読み出し／書き込みアドレスＡｄｄより設定されたバンクアドレスデータＢＡｄｄの値ＢＡ３により、ロウアドレスイネーブル信号ＲＥ３とセンスイネーブル信号ＳＥ３のみを一定時間の差をもってＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力することと、切り替え回路（ＭＵＸ２Ｓ）４２０は、割り込みリフレッシュ信号ＲＦＦのＬＯＷレベルに応じて、ロウアドレスデータＡｄｄＲの値ＡＲ３をロウアドレスＭＡｄｄとして出力することである。
【０１４４】
そして、カラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥがＬＯＷレベルからＨＩＧＨレベルになることで期待するメモリセルアレイ部３００のバンク３２Ｃに対し読み出し／書き込みが開始される。
【０１４５】
ロウアドレスイネーブル信号ＲＥ３とセンスイネーブル信号ＳＥ３がＨＩＧＨレベルからＬＯＷレベルになると、ロウアドレスイネーブル信号ＲＥ３のＬＯＷレベルとなる。このとき、ロウコントロール回路２５０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、ロウアドレスイネーブル信号ＲＥ３をカラムイネーブル信号ＣＣとしてカラムコントロール回路２７に出力する。この場合、ロウコントロール回路２５０から出力されるカラムイネーブル信号ＣＣもＨＩＧＨレベルからＬＯＷレベルになることで、カラムイネーブル信号ＣＥもＨＩＧＨレベルからＬＯＷレベルとなる。そして、期待するアドレスに対しての読み出し／書き込み動作は終了する。
【０１４６】
よって、期待するアドレスに対しての読み出し／書き込み動作は終了する。
【０１４７】
時刻Ｔｍ５において、時刻Ｔｍ３と同じようにリフレッシュタイミング制御信号ＲＦがＨＩＧＨレベルであることから、まだ、分割／振り分けしたバンクがまだリフレッシュ途中である。このため、メモリセルアレイ部３００のプリチャージが完了との時間を十分持って、自律的なリフレッシュ動作を時刻Ｔｍ３と同様に再開される。
【０１４８】
時刻Ｔｍ３との違いは、遅延素子２７１の出力を受け、割り込みリフレッシュ信号ＲＦＦをＬＯＷレベルからＨＩＧＨレベルとなる。そして、内部リフレッシュ分割回路２８０のリフレッシュ活性回数カウンタに入力されるとリフレッシュ回数信号ＢＰ１ＡＡとリフレッシュ回数信号ＢＰ２ＡＡはすでにＨＩＧＨレベルであるため、リフレッシュ回数信号ＢＰ３ＡＡがＨＩＧＨレベルとなる。即ち、スタンバイ状態のリフレッシュ動作から３回目であることを意味する。リフレッシュ回数信号ＢＰ３ＡＡのＨＩＧＨレベルはリフレッシュ活性ワンショット回路２８２に入力され、リフレッシュ活性ワンショット信号ＢＰ３をＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力する。
【０１４９】
バンク活性割り振り回路２９０のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ３に応じて、リフレッシュバンク制御信号ＢＣとリフレッシュバンク制御信号ＢＥのみをＨＩＧＨレベルのワンショット信号にして出力する。リフレッシュバンク制御信号ＢＣとリフレッシュバンク制御信号ＢＥ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０１５０】
また、リフレッシュ活性ワンショット信号ＢＰ３は、バンク活性割り振り回路２９０のＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥはＬＯＷレベルからＨＩＧＨレベルとなる。
【０１５１】
バンク活性割り振り回路２９０のバンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのＨＩＧＨレベルに応じて、リフレッシュバンク制御信号ＢＣとリフレッシュバンク制御信号ＢＥが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ３とロウアドレスイネーブル信号ＲＥ５とセンスイネーブル信号ＳＥ３とセンスイネーブル信号ＳＥ５のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０１５２】
以上により、ロウコントロール回路２５０は、リフレッシュタイミング制御信号ＲＦが供給されているときに、バンク同時活性の組み合わせと活性順序に従って、ロウアドレスイネーブル信号ＲＥ３、ＲＥ５とセンスイネーブル信号ＳＥ３、ＳＥ５とをそれぞれバンク群３２Ｃ、３２Ｅに出力する。この場合、バンク群３２Ｃ、３２Ｅにおいて、ロウデコード３１Ｃ、３１Ｅは、それぞれ、ロウアドレスイネーブル信号ＲＥ３、ＲＥ５に応じて、メモリセルアレイ３０Ｃ、３０Ｅのワード線を選択的に活性化する。センスアンプ３３Ｃ、３３Ｅは、それぞれ、センスイネーブル信号ＳＥ３、ＳＥ５に応じて、メモリセルアレイ３０Ｃ、３０Ｅのビット線を活性化する。このように、メモリセルアレイ部３００のバンク３２Ｃとバンク３２Ｅに配置されたメモリセルだけがリフレッシュ動作することになる。
【０１５３】
時刻Ｔｍ６において、割り込みリフレッシュ信号ＲＦＦが一旦、ＬＯＷレベルになっている。このため、ロウアドレスＭＡｄｄの値は、値ＡＲ３となる。
【０１５４】
読み出し／書き込みアドレスＡｄｄが値Ａ３に固定されて一定時間経過すると、ロウコントロール回路２５０のスタンバイリフレッシュ分割回路２６０は、スタンバイ状態の判定を行い、まだ、リフレッシュタイミング制御信号ＲＦがＨＩＧＨレベル状態にあることから分割／振り分けしたバンクがまだリフレッシュ未了とし、スタンバイ状態でのリフレッシュ動作の１回目を示すスタンバイリフレッシュ制御信号ＢＰ１ＳのみをＬＯＷレベルからＨＩＧＨレベルのワンショット信号にする。
【０１５５】
スタンバイ状態でのリフレッシュ動作の２〜４回目を示すスタンバイリフレッシュ制御信号ＢＰ２Ｓ〜ＢＰ４Ｓは、ＬＯＷレベルである。
【０１５６】
そして、リフレッシュ未了のバンクに対して、時刻Ｔｍ２のときと同様に、ロウコントロール回路２５０の割り込みリフレッシュ判定回路２７０は、割り込みリフレッシュ信号ＲＦＦをＬＯＷレベルからＨＩＧＨレベルのワンショット信号を出力する。
【０１５７】
切り替え回路（ＭＵＸ２Ｓ）４２０は、割り込みリフレッシュ信号ＲＦＦのＨＩＧＨレベルに応じて、リフレッシュアドレスＲＡｄｄの値ＲＡ１をロウアドレスＭＡｄｄとして出力する。
【０１５８】
割り込みリフレッシュ信号ＲＦＦが内部リフレッシュ分割回路２８０のリフレッシュ活性回数カウンタに入力される場合、リフレッシュ回数信号ＢＰ１ＡＡとリフレッシュ回数信号ＢＰ２ＡＡとリフレッシュ回数信号ＢＰ３ＡＡは、すでにＨＩＧＨレベルのため、リフレッシュ回数信号ＢＰ４ＡＡがＬＯＷレベルからＨＩＧＨレベルになる。
【０１５９】
即ち、時刻Ｔｍ１のスタンバイ状態のリフレッシュ動作から４回目であることを意味する。リフレッシュ活性ワンショット回路２８２は、リフレッシュ回数信号ＢＰ４ＡＡのＨＩＧＨレベルに応じて、リフレッシュ活性ワンショット信号ＢＰ４をＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力する。
【０１６０】
バンク活性割り振り回路２９０のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ４に応じて、リフレッシュバンク制御信号ＢＤとリフレッシュバンク制御信号ＢＦのみをＨＩＧＨレベルのワンショット信号にして出力する。リフレッシュバンク制御信号ＢＤとリフレッシュバンク制御信号ＢＦ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０１６１】
また、リフレッシュ活性ワンショット信号ＢＰ４は、バンク活性割り振り回路２９０のＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥはＬＯＷレベルからＨＩＧＨレベルとなる。
【０１６２】
バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのＨＩＧＨレベル期間により、リフレッシュバンク制御信号ＢＤとリフレッシュバンク制御信号ＢＦを有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ４とロウアドレスイネーブル信号ＲＥ６とセンスイネーブル信号ＳＥ４とセンスイネーブル信号ＳＥ６のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０１６３】
以上により、ロウコントロール回路２５０は、リフレッシュタイミング制御信号ＲＦが供給されているときに、バンク同時活性の組み合わせと活性順序に従って、ロウアドレスイネーブル信号ＲＥ４、ＲＥ６とセンスイネーブル信号ＳＥ４、ＳＥ６とをそれぞれバンク群３２Ｄ、３２Ｆに出力する。この場合、バンク群３２Ｄ、３２Ｆにおいて、ロウデコード３１Ｄ、３１Ｆは、それぞれ、ロウアドレスイネーブル信号ＲＥ４、ＲＥ６に応じて、メモリセルアレイ３０Ｄ、３０Ｆのワード線を選択的に活性化する。センスアンプ３３Ｄ、３３Ｆは、それぞれ、センスイネーブル信号ＳＥ４、ＳＥ６に応じて、メモリセルアレイ３０Ｄ、３０Ｆのビット線を活性化する。このように、メモリセルアレイ部３００のバンク３２Ｄとバンク３２Ｆに配置されたメモリセルだけがリフレッシュ動作することになる。
【０１６４】
時刻Ｔｍ７になると、割り込みリフレッシュ信号ＲＦＦが一旦、ＬＯＷレベルになっているため、ロウアドレスＭＡｄｄは、値ＡＲ３となる。
【０１６５】
ロウコントロール回路２５０の内部リフレッシュ分割回路２８０では、リフレッシュ活性回数カウンタ２８１の出力であるリフレッシュ回数信号ＢＰ１ＡＡとリフレッシュ回数信号ＢＰ２ＡＡとリフレッシュ回数信号ＢＰ３ＡＡとリフレッシュ回数信号ＢＰ４ＡＡとがすべてがＨＩＧＨレベルになる。
【０１６６】
つまり、時刻Ｔｍ１のスタンバイ状態である１回目のリフレッシュ動作から時刻Ｔｍ６の読み出し／書き込む動作中に割り込んだリフレッシュ動作がメモリセルアレイ部３００の８バンク分すべてのリフレッシュ動作が実施されたことを示している。
【０１６７】
そして、リフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡは、ＮＡＮＤ回路２８３とインバータ２８４と遅延素子２８５と遅延素子２８６を介し一定時間待ってリフレッシュ回数カウンタリセット信号ＲＦＲとして出力される。そのとき、リフレッシュ回数カウンタリセット信号ＲＦＲがＬＯＷレベルからＨＩＧＨレベルのワンショット信号となり、リフレッシュ活性回数カウンタ２８１と切り替え回路（ＭＵＸ１Ｓ）４１０とリフレッシュアドレス発生回路６６０に入力される。リフレッシュ活性回数カウンタ２８１はリフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡがすべてＨＩＧＨレベルであるときに、そのリフレッシュ回数信号ＢＰ１ＡＡ〜ＢＰ４ＡＡをＬＯＷレベルにリセットする。
【０１６８】
また、切り替え回路ＭＵＸ１４１では、リフレッシュ回数カウンタリセット信号ＲＦＲであるＬＯＷレベルからＨＩＧＨレベルのワンショット信号に応じて、リフレッシュタイミング制御信号ＲＦをＨＩＧＨレベルからＬＯＷレベルにする。
【０１６９】
リフレッシュアドレス発生回路６６０では、リフレッシュアドレスＲＡｄｄを値ＲＡ１からリフレッシュアドレスデータ値ＲＡ２（値ＲＡ２）に更新する。
【０１７０】
時刻Ｔｍ８において、割り込みリフレッシュ信号ＲＦＦが一旦、ＬＯＷレベルになっているため、ロウアドレスＭＡｄｄの値は、値ＡＲ３となる。
【０１７１】
そして、読み出し／書き込みアドレスＡｄｄが値Ａ３から新規のアドレスデータ値Ａ４（値Ａ４）に更新される。
【０１７２】
ここで、アドレスバッファ回路２１０により、ロウアドレスデータＡｄｄＲがロウアドレスデータ値ＡＲ４（値ＡＲ４）に更新され、カラムアドレスデータＡｄｄＣがカラムアドレスデータ値ＡＣ４（値ＡＣ４）に更新され、バンクアドレスデータＢＡｄｄがバンクアドレスデータ値ＢＡ４（値ＢＡ４）に更新される。
【０１７３】
ＡＴＤ回路２５の出力であるアドレス遷移検出信号ＡＴＤは、ワンショット信号でＬＯＷレベルからＨＩＧＨレベルに変化する。
【０１７４】
時刻Ｔｍ７で分割／振り分けしたバンクのリフレッシュがすべて完了し、リフレッシュ要求なしを示すリフレッシュタイミング制御信号ＲＦがＬＯＷレベルとなる。この場合、リフレッシュ判定回路２７０の出力の割り込みリフレッシュ信号ＲＦＦがＬＯＷレベルに固定される。このとき、切り替え回路（ＭＵＸ２Ｓ）４２０は、割り込みリフレッシュ信号ＲＦＦのＬＯＷレベルに応じて、ロウアドレスＭＡｄｄを値ＡＲ４として出力する。
【０１７５】
時刻Ｔｍ３と時刻Ｔｍ５と同様に、読み出し／書き込み動作が開始されることになるが、分割リフレッシュイネーブル信号ＢＰＥがＬＯＷレベルになっていることから、バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、バンクアドレスデータＢＡｄｄは値ＢＡ４により、ロウアドレスイネーブル信号ＲＥ４とセンスイネーブル信号ＳＥ４のみを一定時間差をもってＬＯＷレベルからＨＩＧＨレベルのワンショット信号として出力される。
【０１７６】
ロウコントロール回路２５０のカラムイネーブル信号ＣＣがＬＯＷレベルからＨＩＧＨレベルになる。この場合、カラムコントロール回路２７の出力であるカラムイネーブル信号ＣＥがＬＯＷレベルからＨＩＧＨレベルになり、メモリセル部３００のバンク３２Ｄに対して読み出し／書き込みが開始される。このとき、カラムイネーブル信号ＣＥはＨＩＧＨレベルからＬＯＷレベルとなり、ロウアドレスイネーブル信号ＲＥ４とセンスイネーブル信号ＳＥ４がＨＩＧＨレベルからＬＯＷレベルになると、期待するアドレスに対しての読み出し／書き込み動作は終了する。
【０１７７】
時刻Ｔｍ９において、読み出し／書き込みアドレスＡｄｄの更新がなく、リフレッシュタイミング制御信号ＲＦがＬＯＷレベルであることから、読み出し／書き込みアドレスＡｄｄが固定された読み書き／書き込み動作及びリフレッシュ動作も終了した状態となり、時刻Ｔｍ０と同じスタンバイ状態となる。
【０１７８】
尚、メモリセルアレイ部３００に配置された複数のバンクの活性組み合わせは、任意の組み合わせにできる。
【０１７９】
以上の説明により、本発明の第１実施形態による擬似ＳＲＡＭでは、ロウコントロール回路２５０は、リフレッシュタイミング制御信号ＲＦが供給されているときに、バンク同時活性の組み合わせと活性順序に従って、ロウアドレスイネーブル信号（ＲＥ１、ＲＥ７）（ＲＥ２、ＲＥ８）（ＲＥ３、ＲＥ５）（ＲＥ４、ＲＥ６）とセンスイネーブル信号（ＳＥ１、ＳＥ７）（ＳＥ２、ＳＥ８）（ＳＥ３、ＳＥ５）（ＳＥ４、ＳＥ６）とをバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）に出力する。
【０１８０】
具体的には、ロウコントロール回路２５０において、スタンバイリフレッシュ分割回路２６０は、リフレッシュタイミング制御信号ＲＦ“ＨＩＧＨレベル”が供給されているときに読み出し／書き込み動作が実行されるか否かを監視し、その監視結果を表すスタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４Ｓを出力する。割り込みリフレッシュ判定回路２７０は、リフレッシュタイミング制御信号ＲＦ“ＨＩＧＨレベル”が供給されているときに、スタンバイリフレッシュ制御信号ＢＰ１Ｓ〜ＢＰ４Ｓが読み出し／書き込み動作の実行を表していない場合、リフレッシュ動作を実行するための割り込みリフレッシュ信号ＲＦＦを出力する。内部リフレッシュ分割回路２８０内のリフレッシュ活性回数カウンタ２８１は、割り込みリフレッシュ信号ＲＦＦが供給される回数Ｚ（Ｚは、１≦Ｚ≦Ｙを満たす整数であり、Ｙは４である）をカウントし、リフレッシュ活性ワンショット回路２８２は、そのカウント値を表すリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４を出力する。ここで、リフレッシュ活性回数カウンタ２８１は、カウント値がＹ（Ｙ＝４）であるとき、所定時間後にリセットする。バンク活性割り振り回路（２９０）は、バンク同時活性の組み合わせと活性順序に従って、４組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）のうちの、リフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４が表すカウント値に応じたＺ組目のバンク群にロウアドレスイネーブル信号とセンスイネーブル信号とを出力する。リフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４がそれぞれＨＩＧＨレベルである場合、そのカウント値はそれぞれ１、２、３、４を表している。
【０１８１】
ここで、バンク活性割り振り回路（２９０）内のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１には、２行４列のバンク３２Ａ〜３２Ｈに対して、バンク同時活性の組み合わせとしてバンク群｛２個のバンク（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）｝が、活性順序として１組目から４組目まで４組に割り振られている。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、バンク同時活性の組み合わせと活性順序に従って、４組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）に１組目から４組目までこの順にロウアドレスイネーブル信号（ＲＥ１、ＲＥ７）（ＲＥ２、ＲＥ８）（ＲＥ３、ＲＥ５）（ＲＥ４、ＲＥ６）とセンスイネーブル信号（ＳＥ１、ＳＥ７）（ＳＥ２、ＳＥ８）（ＳＥ３、ＳＥ５）（ＳＥ４、ＳＥ６）とを出力する。
【０１８２】
［効果］
このように、本発明の第１実施形態による擬似ＳＲＡＭでは、ライト／リード動作中及びスタンバイ状態であるかどうかを判定した上、バンク同時活性の組み合わせと活性順序に従って、後続するライト／リード動作及びスタンバイ状態に振り分けながら割り込ませる制御を行う。これにより、本発明の第１実施形態による擬似ＳＲＡＭでは、１回のリフレッシュ動作におけるピーク電流を従来の１／４に下げながら隣接するバンクの干渉を避け、更に、ライト／リード動作のｍｉｎサイクルで自律的なリフレッシュ動作が可能となる。
【０１８３】
従って、多バンク構成の大容量化した擬似ＳＲＡＭにおいて、複数でかつ隣接するバンクの同時活性を避け、ピーク電流を分散し、レイアウト上近接配置されているメモリセルアレイ部３００内の内部電源配線やＧＮＤ配線における、内部電源の落ち込みやＧＮＤの浮きといった干渉を抑えることができる。これにより、メモリセルアレイ部３００内のセンスアンプは、駆動する信号に十分なレベルの供給が得られ、ワード線の活性時間内にＤｉｇｉｔ（ビット線）対の電位を十分広げることができる。このため、メモリセルデータの保持レベルは十分得られ、メモリセルのデータホールド時間の不足もなくなる。このように、本発明では、多バンクで構成した大容量の擬似ＳＲＡＭにおいて、データホールド時間の不足によるメモリセルのデータ破壊を防ぐことができる。
【０１８４】
また、本発明の第１実施形態による擬似ＳＲＡＭでは、割り込みリフレッシュ要求がライト／リード動作中及びスタンバイ状態であるかどうかを判定し、上記で分割したバンク活性の１組み合わせを後続するライト／リード動作サイクル及びスタンバイ状態におけるリフレッシュ動作の１サイクル分として振り分けることにより、擬似ＳＲＡＭ特有の割り込みリフレッシュによるライト／リード動作のサイクルの延長を抑えることができる。
【０１８５】
（第２実施形態）
［構成］
図１１は、本発明の第２実施形態による擬似ＳＲＡＭの構成を示すブロック図である。
【０１８６】
本発明の第２実施形態による擬似ＳＲＡＭは、第１実施形態におけるロウコントロール回路２５０、テストモードエントリ回路５３に代えて、ロウコントロール回路２５０２、テストモードエントリ回路５３２を具備している。第２実施形態では、第１実施形態と重複する説明を省略する。
【０１８７】
テストモードエントリ回路５３２は、外部からバンク選択テストモードエントリ信号ＴＥＢが与えられるとき、テストモードエントリ信号ＴＥに関係なく、そのバンク選択テストモードエントリ信号ＴＥＢをバンク選択モード信号ＴＳＢとしてロウコントロール回路２５０２に出力する。
【０１８８】
図１２は、図１１のロウコントロール回路２５０２の構成を示している。
【０１８９】
ロウコントロール回路２５０２は、第１実施形態におけるバンク活性割り振り回路２９０に代えて、バンク活性割り振り回路２９０２を具備している。バンク活性割り振り回路２９０２は、更に、テストモードエントリ回路５３２の出力に接続され、テストモードエントリ回路５３２から出力されたバンク選択モード信号ＴＳＢを入力する。
【０１９０】
図１３は、図１２のバンク活性割り振り回路２９０２の構成を示している。
【０１９１】
バンク活性割り振り回路２９０２は、第１実施形態におけるリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１に代えて、リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２を具備している。
【０１９２】
リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、バンク選択モード信号ＴＳＢとリフレッシュ活性ワンショット信号ＢＰ１〜ＢＰ４とに応じて、前述のリフレッシュバンク制御信号ＢＡ〜ＢＨを後述の組み合わせでバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。
【０１９３】
図１７は、本発明の第２実施形態による擬似ＳＲＡＭにおけるバンク同時活性の組み合わせと活性順序とを示している。
【０１９４】
図１７に示されるように、バンク同時活性の組み合わせと活性順序をバンク選択テストモードエントリ信号ＴＥＢの設定により変更することが可能となる。バンク選択テストモードエントリ信号ＴＥＢにて第１実施形態と異なる組み合わせで隣接バンクの同時活性を避けるようにする。また、ライト／リード動作中及びスタンバイ状態に振り分けて、割り込ませるために上記組み合わせのリフレッシュ順序を決めることができる。
【０１９５】
このバンク同時活性の組み合わせと活性順序について例を挙げる。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１には、Ｙ組（Ｙ＝４）のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）を第１仕様の４組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）とした場合、第１仕様とはバンク同時活性の組み合わせと活性順序が異なる第２仕様の４組のバンク群（３２Ａ、３２Ｃ）（３２Ｂ、３２Ｄ）（３２Ｅ、３２Ｇ）（３２Ｆ、３２Ｈ）が更に割り振られている。即ち、第１仕様におけるバンク同時活性の組み合わせと活性順序が、１組目に、バンク３２Ａとバンク３２Ｇ、２組目に、バンク３２Ｂとバンク３２Ｈ、３組目に、バンク３２Ｃとバンク３２Ｅ、４組目に、バンク３２Ｄとバンク３２Ｆであるのに対して、第２仕様におけるバンク同時活性の組み合わせと活性順序は、第１仕様と異なり、１組目に、バンク３２Ａとバンク３２Ｃ、２組目に、バンク３２Ｂとバンク３２Ｄ、３組目に、バンク３２Ｅとバンク３２Ｇ、４組目に、バンク３２Ｆとバンク３２Ｈとする。
【０１９６】
上述の組み合わせとして、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ１に応じて、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＣとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ２に応じて、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＤとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ３に応じて、リフレッシュバンク制御信号ＢＥとリフレッシュバンク制御信号ＢＧとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１は、リフレッシュ活性ワンショット信号ＢＰ４に応じて、リフレッシュバンク制御信号ＢＦとリフレッシュバンク制御信号ＢＨとをバンクイネーブル切り替え回路（ＭＵＸＢ）２９４に出力する。
【０１９７】
［動作］
図１４は、本発明の第２実施形態による擬似ＳＲＡＭにおけるバンク活性割り振り回路の状態図を示している。図１５Ａ〜図１５Ｃは、本発明の第２実施形態による擬似ＳＲＡＭにおける動作を示すタイミングチャートである。
【０１９８】
第２実施形態（図１５Ａ〜図１５Ｃ）では、第１実施形態（図１０Ａ〜図１０Ｃ参照）との違いとして、時刻Ｔｍ０にてバンク選択テストモードエントリ信号ＴＥＢがＨＩＧＨレベルになり、テストモードエントリ回路５３２の出力であるバンク選択モード信号ＴＳＢがＨＩＧＨレベルになることである。
【０１９９】
尚、時刻Ｔｍ０にてバンク選択テストモードエントリ信号ＴＥＢがＬＯＷレベルの場合は、第１実施形態と同じであるため、以下での説明は省略する。
【０２００】
時刻Ｔｍ１において、第１実施形態との時刻Ｔｍ１の違いを説明する。
【０２０１】
バンク選択モード信号ＴＳＢがＨＩＧＨレベルのため、バンク活性割り振り回路２９０２のリフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、図１４に示されるように割り込みリフレッシュ動作のバンク同時活性の組み合わせと活性順序を決める。
【０２０２】
リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、リフレッシュ活性ワンショット信号ＢＰ１に応じて、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＣのみをＨＩＧＨレベルにして出力する。リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＣ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０２０３】
この場合、リフレッシュ活性ワンショット信号ＢＰ１はＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥがＨＩＧＨレベルとなる。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのレベルがＨＩＧＨレベルの間、リフレッシュバンク制御信号ＢＡとリフレッシュバンク制御信号ＢＣが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ１とロウアドレスイネーブル信号ＲＥ３とセンスイネーブル信号ＳＥ１とセンスイネーブル信号ＳＥ３のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０２０４】
以上により、メモリセルアレイ部３００のバンク３２Ａとバンク３２Ｃに配置されたメモリセルだけがリフレッシュ動作の対象となる。
【０２０５】
時刻Ｔｍ３において、第１実施形態の時刻Ｔｍ３との違いを説明する。
【０２０６】
リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、リフレッシュ活性ワンショット信号ＢＰ２に応じて、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＤのみをＨＩＧＨレベルにして出力する。リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＤ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０２０７】
この場合、リフレッシュ活性ワンショット信号ＢＰ２はＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥがＨＩＧＨレベルとなる。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのレベルがＨＩＧＨレベルの間、リフレッシュバンク制御信号ＢＢとリフレッシュバンク制御信号ＢＤが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ２とロウアドレスイネーブル信号ＲＥ４とセンスイネーブル信号ＳＥ２とセンスイネーブル信号ＳＥ４のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０２０８】
以上により、メモリセルアレイ部３００のバンク３２Ｂとバンク３２Ｄに配置されたメモリセルだけがリフレッシュ動作の対象となる。
【０２０９】
時刻Ｔｍ５において、第１実施形態の時刻Ｔｍ５との違いを説明する。
【０２１０】
リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、リフレッシュ活性ワンショット信号ＢＰ３に応じて、リフレッシュバンク制御信号ＢＥとリフレッシュバンク制御信号ＢＧのみをＨＩＧＨレベルにして出力する。リフレッシュバンク制御信号ＢＥとリフレッシュバンク制御信号ＢＧ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０２１１】
この場合、リフレッシュ活性ワンショット信号ＢＰ３はＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥがＨＩＧＨレベルとなる。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのレベルがＨＩＧＨレベルの間、リフレッシュバンク制御信号ＢＥとリフレッシュバンク制御信号ＢＧが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ５とロウアドレスイネーブル信号ＲＥ７とセンスイネーブル信号ＳＥ５とセンスイネーブル信号ＳＥ７のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０２１２】
以上により、メモリセルアレイ部３００のバンク３２Ｅとバンク３２Ｇに配置されたメモリセルだけがリフレッシュ動作の対象になる。
【０２１３】
時刻Ｔｍ６において、第１実施形態の時刻Ｔｍ６との違いを説明する。
【０２１４】
リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）２９１２は、リフレッシュ活性ワンショット信号ＢＰ４に応じて、リフレッシュバンク制御信号ＢＦとリフレッシュバンク制御信号ＢＨのみをＨＩＧＨレベルにして出力する。リフレッシュバンク制御信号ＢＦとリフレッシュバンク制御信号ＢＨ以外のリフレッシュバンク制御信号はすべてＬＯＷレベルである。
【０２１５】
この場合、リフレッシュ活性ワンショット信号ＢＰ４はＮＯＲ回路２９２、インバータ２９３を介して分割リフレッシュイネーブル信号ＢＰＥとして出力され、その分割リフレッシュイネーブル信号ＢＰＥがＨＩＧＨレベルとなる。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、分割リフレッシュイネーブル信号ＢＰＥのレベルがＨＩＧＨレベルの間、リフレッシュバンク制御信号ＢＦとリフレッシュバンク制御信号ＢＨが有効（ＨＩＧＨレベル）となり、ロウアドレスイネーブル信号ＲＥ６とロウアドレスイネーブル信号ＲＥ８とセンスイネーブル信号ＳＥ６とセンスイネーブル信号ＳＥ８のみを一定時間差をもってＨＩＧＨレベルのワンショット信号として出力する。
【０２１６】
以上により、メモリセルアレイ部３００のバンク３２Ｆとバンク３２Ｈに配置されたメモリセルだけがリフレッシュ動作の対象となる。
【０２１７】
時刻Ｔｍ７以降の動作は第１実施形態と同じである。
【０２１８】
以上の説明により、本発明の第２実施形態による擬似ＳＲＡＭでは、バンク活性割り振り回路（２９０２）内のリフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１２には、４組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）を第１仕様の４組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）とした場合、第１仕様とはバンク同時活性の組み合わせと活性順序が異なる第２仕様の４組のバンク群（３２Ａ、３２Ｃ）（３２Ｂ、３２Ｄ）（３２Ｅ、３２Ｇ）（３２Ｆ、３２Ｈ）が更に割り振られている。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１２にバンク選択テストモードエントリ信号ＴＥＢが供給されないとき、バンク同時活性の組み合わせと活性順序に従って、第１仕様のＹ組のバンク群（３２Ａ、３２Ｇ）（３２Ｂ、３２Ｈ）（３２Ｃ、３２Ｅ）（３２Ｄ、３２Ｆ）に１組目から４組目までこの順にロウアドレスイネーブル信号（ＲＥ１、ＲＥ７）（ＲＥ２、ＲＥ８）（ＲＥ３、ＲＥ５）（ＲＥ４、ＲＥ６）とセンスイネーブル信号（ＳＥ１、ＳＥ７）（ＳＥ２、ＳＥ８）（ＳＥ３、ＳＥ５）（ＳＥ４、ＳＥ６）とを出力する。バンクイネーブル切り替え回路（ＭＵＸＢ）２９４は、リフレッシュバンク切り替え回路（ＭＵＸＢＲ）２９１２にバンク選択テストモードエントリ信号ＴＥＢが供給されたとき、バンク同時活性の組み合わせと活性順序に従って、第２仕様の４組のバンク群（３２Ａ、３２Ｃ）（３２Ｂ、３２Ｄ）（３２Ｅ、３２Ｇ）（３２Ｆ、３２Ｈ）に１組目から４組目までこの順にロウアドレスイネーブル信号（ＲＥ１、ＲＥ３）（ＲＥ２、ＲＥ４）（ＲＥ５、ＲＥ７）（ＲＥ６、ＲＥ８）とセンスイネーブル信号（ＳＥ１、ＳＥ３）（ＳＥ２、ＳＥ４）（ＳＥ５、ＳＥ７）（ＳＥ６、ＳＥ８）とを出力する。
【０２１９】
［効果］
このように、本発明の第２実施形態による擬似ＳＲＡＭでは、バンク選択テストモード（バンク選択テストモードエントリ信号ＴＥＢがＨＩＧＨレベル）を設定することによりライト／リード動作中及びスタンバイ状態における割り込みリフレッシュ動作のバンクの活性組み合わせと活性順序を変えることができる。これにより、本発明の第２実施形態による擬似ＳＲＡＭでは、第１実施形態の効果に加えて、第１実施形態における割り込みリフレッシュ動作の制御で、リフレッシュの動作マージンに支障があった場合、擬似ＳＲＡＭが製造された後でも、バンク選択テストモードを設定することにより、別なバンクの活性組み合わせと活性順序を容易に変更することが可能であり、リフレッシュ動作より最適なバンクの活性組み合わせと活性順序を導きだすことができる。
【符号の説明】
【０２２０】
２１  アドレスバッファ回路
２５  アドレス遷移検出回路（ＡＴＤ回路）
２６  ロウコントロール回路
２７  カラムコントロール回路
３０  メモリセルアレイ
３１  ロウデコード回路
３３  センスアンプ回路
３５  カラムデコード回路
３６  Ｉ／Ｏバッファ
３７  インプット／アウトプットデータ端子
４１  切り換え回路（ＭＵＸ１）
４２  切り換え回路（ＭＵＸ２）
５０  タイマー回路
５３  テストモードエントリ回路
６０  リフレッシュパルス発生回路
６２  テスト用リフレッシュパルス発生回路
６６  リフレッシュアドレス発生回路
２１０  アドレスバッファ回路
２５０  ロウコントロール回路
４１０  切り替え回路（ＭＵＸ１Ｓ）
４２０  切り替え回路（ＭＵＸ２Ｓ）
６６０  リフレッシュアドレス発生回路
２６０  スタンバイリフレッシュ分割回路
２６１  スタンバイ判定回路
２６２  ＮＡＮＤ回路
２６３  インバータ
２６４  ワンショット回路
２６５〜２６８  遅延素子
２６９、２６Ｂ、２６Ｄ  ＮＡＮＤ回路
２６Ａ、２６Ｃ、２６Ｅ  インバータ
２７０  割り込みリフレッシュ判定回路
２７１  遅延素子
２７２  ＮＡＮＤ回路
２７３、２７５  インバータ
２７４  ＮＯＲ回路
２８０  内部リフレッシュ分割回路
２８１  リフレッシュ活性回数カウンタ
２８２  リフレッシュ活性ワンショット回路
２８３  ＮＡＮＤ回路
２８４  インバータ
２８５  ワンショット回路
２８６  遅延素子
２９０  バンク活性割り振り回路
２９１  リフレッシュバンク切り替え回路（ＭＵＸＢＲ）
２９２  ＮＯＲ回路
２９３  インバータ
２９４  バンクイネーブル切り替え回路（ＭＵＸＢ）
３００  メモリセルアレイ部
３２Ａ〜３２Ｈ  バンク
３０Ａ〜３０Ｈ  メモリセルアレイ
３１Ａ〜３１Ｈ  ロウデコード
３３Ａ〜３３Ｈ  センスアンプ
５３２  テストモードエントリ回路
２５０２  ロウコントロール回路
２９０２  バンク活性割り振り回路
２９１２  リフレッシュバンク切り替え回路（ＭＵＸＢＲＳ）
ＡＴＤ    アドレス遷移検出信号
Ａｄｄ    読出／書込アドレス信号
ＡｄｄＲ  ロウアドレスデータ
ＭＡｄｄ  ロウアドレス
ＲＡｄｄ  リフレッシュアドレス
ＲＥ      ロウイネーブル信号
ＣＥ      カラムイネーブル信号
ＣＣ      カラムコントロール信号
ＳＥ      センスイネーブル信号
ＡｄｄＣ  カラムアドレスデータ
ＴＭ      タイミング信号
ＲＥＦ    ノーマルリフレッシュ用パルス信号
ＴＲＥＦ１  テスト用リフレッシュパルス信号
ＴＥ        テストモードエントリ信号
ＴＥ１      動作モード切り替え信号
ＴＥＢ      バンク選択テストモードエントリ信号
ＴＳＢ      バンク選択モード信号
ＢＡｄｄ    バンクアドレスデータ
ＲＦ        リフレッシュタイミング制御信号
ＲＦＦ      割り込みリフレッシュ信号
ＳＴ        スタンバイ判定信号
ＢＰ１Ｓ〜ＢＰ４Ｓ    スタンバイリフレッシュ制御信号
ＢＰ１ＡＡ〜ＢＰ４ＡＡ  リフレッシュ回数信号
ＢＰ１〜ＢＰ４      リフレッシュ活性ワンショット信号
ＢＰＥ      分割リフレッシュイネーブル信号
ＲＦＲ      リフレッシュ回数カウンタリセット信号
ＢＡ〜ＢＨ        リフレッシュバンク制御信号
ＲＥ１〜ＲＥ８      ロウアドレスイネーブル信号
ＳＥ１〜ＳＥ８      センスイネーブル信号
【図１】
2011018417.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
2011018417.tif 000009
【図７】
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【図８】
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【図９】
2011018417.tif 000012
【図１０Ａ】
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【図１０Ｂ】
2011018417.tif 000014
【図１０Ｃ】
2011018417.tif 000015
【図１１】
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【図１２】
2011018417.tif 000017
【図１３】
2011018417.tif 000018
【図１４】
2011018417.tif 000019
【図１５Ａ】
2011018417.tif 000020
【図１５Ｂ】
2011018417.tif 000021
【図１５Ｃ】
2011018417.tif 000022
【図１６】
2011018417.tif 000023
【図１７】
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