(57)【要約】【課題】  機能性を向上させた電界効果型トランジスタ及び当該トランジスタを用いた論理回路を提供すること。【解決手段】  本ＦＥＴ１００は、極性を変更可能なチャネル領域１６と、チャネル領域１６付近に設けられ、自身の分極状態に基づきチャネル領域１６の極性を変更する強誘電体領域２６とを有する。ＦＥＴ１００はさらに、チャネル領域１６のキャリア濃度を制御する第１制御手段２４と、強誘電体領域２６の分極状態を変更する第２制御手段１２とを有する。第１制御手段２４に印加される制御信号Ｖｃにより、強誘電体領域２６の分極状態を変更し、その結果としてチャネル領域１６の極性を変更することができる。これにより、ＦＥＴ１００の極性を任意に変更し、かつ一度変更したＦＥＴ１００の極性を電源投下後においても維持することが可能となる。【選択図】  図４
2011142136.tif 000002
【特許請求の範囲】
【請求項１】
極性を変更可能なチャネル領域と、
前記チャネル領域付近に設けられ、自身の分極状態に基づき前記チャネル領域の極性を変更する強誘電体領域と、
前記チャネル領域のキャリア濃度を制御する第１制御手段と、
前記強誘電体領域の分極状態を変更する第２制御手段と、
を有する電界効果型トランジスタ。
【請求項２】
前記第１制御手段は、前記チャネル領域に対し前記強誘電体領域と反対側に設けられた第１ゲート電極を含み、
前記第２制御手段は、前記強誘電体領域に対し前記チャネル領域と反対側に設けられた第２ゲート電極を含む請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記チャネル領域は、グラファイト薄膜またはカーボンナノチューブを含む請求項１に記載の電界効果型トランジスタ。
【請求項４】
請求項１から３のいずれかに記載の電界効果型トランジスタと、
前記第１制御手段に信号を入力するための入力端子と、
前記第２制御手段に信号を入力するための制御端子と、
を有する論理回路。
【請求項５】
請求項４に記載の論理回路を複数有し、
前記複数の論理回路の少なくとも１つにアドレスが割り振られ、
前記アドレスにより前記複数の論理回路のうち任意の論理回路が選択され、選択された前記論理回路の前記制御端子に前記強誘電体領域の分極状態を変更する書き込み電圧が印加される論理回路。
【請求項６】
前記複数の論理回路のうち前記アドレスの割り振られた一の論理回路の出力に基づき、前記複数の論理回路のうち前記アドレスの割り振られていない他の論理回路の前記制御端子に印加される書き込み電圧が変更される請求項５に記載の論理回路。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、両極性電界効果型トランジスタ及び当該トランジスタを用いた論理回路に関する。
【背景技術】
【０００２】
半導体論理回路は、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）を始めとする複数の回路素子の組み合わせにより構成される。近年、加工技術の限界や回路の発熱等の問題に伴い、半導体論理回路の微細化に限界が見えてきた。そこで、回路を構成する素子に複数の機能を持たせ、同一の機能を少数の部品で実現するというアプローチが注目されている。
【０００３】
例えば、チャネル領域を所定の有機半導体材料で構成することで、ｐ型及びｎ型の両方の極性を持ちうる両極性電界効果型トランジスタが知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３０３４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の両極性電界効果型トランジスタでは、製造時にボーリング（ソース−ゲート間に所定の電圧を印加すること）を行うか否かにより、その極性が決定される。そして、一度決定されたチャネルの極性は、動作時において常に固定され変化することはない。すなわち、上記の両極性電界効果型トランジスタは、実際にはｐ型またはｎ型のいずれかの極性でのみ動作し、その両極性が十分に生かされているとはいえなかった。
【０００６】
本発明は上記課題に鑑みなされたものであり、機能性を向上させた電界効果型トランジスタ及び当該トランジスタを用いた論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本電界効果型トランジスタは、極性を変更可能なチャネル領域と、チャネル領域付近に設けられ、自身の分極状態に基づきチャネル領域の極性を変更する強誘電体領域を有する。本電界効果型トランジスタはさらに、チャネル領域のキャリア濃度を制御する第１制御手段と、強誘電体領域の分極状態を変更する第２制御手段と、を有する。
【０００８】
本論理回路は、上記の電界効果型トランジスタと、第１制御手段に信号を入力するための入力端子と、記第２制御手段に信号を入力するための制御端子と、を有する。また、本論理回路を複数組み合わせた論理回路では、上記の論理回路を複数有し、複数の論理回路の少なくとも１つにアドレスが割り振られている。アドレスにより複数の論理回路のうち任意の論理回路が選択され、選択された論理回路の制御端子に、上記の電界効果型トランジスタにおける強誘電体領域の分極状態を変更する書き込み電圧が印加される。
【発明の効果】
【０００９】
本電界効果型トランジスタによれば、その極性を任意に変更し、かつ一度変更した極性を電源投下後も維持することができる。また、本論理回路によれば、その機能を任意に変更し、かつ一度変更した機能を電源投下後も維持することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、比較例に係るＦＥＴの構成を示す図であり、図１（ｂ）は、そのシンボルを示す図である。
【図２】図２（ａ）〜（ｂ）は、比較例に係るＦＥＴの動作原理を示す図である。
【図３】図３（ａ）は、両極性のＦＥＴを用いた論理ゲートの例であり、図３（ｂ）〜（ｃ）は、この論理ゲートの動作を示す真理値表である。
【図４】図４（ａ）は、実施例１に係るＦＥＴの構成を示す図であり、図４（ｂ）は、そのシンボルを示す図である。
【図５】図５（ａ）〜（ｄ）は、実施例１に係るＦＥＴの製造方法を示す図（その１）である。
【図６】図６（ａ）〜（ｄ）は、実施例１に係るＦＥＴの製造方法を示す図（その２）である。
【図７】図７（ａ）〜（ｄ）は、実施例１に係るＦＥＴの動作原理を示す図である。
【図８】図８は、実施例１に係るＦＥＴの伝達特性を示すグラフである。
【図９】図９は、実施例１の変形例に係るＦＥＴの構成を示す図である。
【図１０】図１０（ａ）は、実施例２に係る論理ゲートの構成を示す図であり、図１０（ｂ）は、そのシンボルを示す図である。
【図１１】図１１は、実施例２に係る論理ゲートの伝達特性を示すグラフである。
【図１２】図１２は、実施例２に係る論理ゲートの動作を示すタイミングチャートである。
【図１３】図１３は、実施例２の変形例に係る論理ゲートの構成を示す図である。
【図１４】図１４（ａ）は、実施例３に係る論理ゲートの構成を示す図であり、図１４（ｂ）は、そのシンボルを示す図である。
【図１５】図１５は、従来例に係る２分決定グラフ論理回路の構成を示す図である。
【図１６】図１６（ａ）〜（ｄ）は、実施例４に係る論理回路の構成を示す図である。
【図１７】図１７は、実施例５に係る論理回路の構成を示す図である。
【図１８】図１８は、実施例５に係る論理回路の動作を示すフローチャートである。
【図１９】図１９は、実施例５の変形例に係る論理回路の構成を示す図である。
【発明を実施するための形態】
【００１１】
最初に、比較例に係る電界効果型トランジスタ及びこれを用いた論理回路について説明する。
（比較例）
【００１２】
図１（ａ）は、比較例に係る電界効果型トランジスタ（以下、ＦＥＴ８０）の断面模式図である。高抵抗のシリコン基板１０上にバックゲート電極１２が形成されている。シリコン基板１０及びバックゲート電極１２は、第１絶縁層１４により覆われている。第１絶縁層１４上には、チャネル領域１６が形成されると共に、チャネル領域を挟んでソース電極１８及びドレイン電極２０が形成されている。チャネル領域１６、ソース電極１８及びドレイン電極２０は、第２絶縁層２２により覆われている。第２絶縁層２２上には、トップゲート電極２４が形成されている。
【００１３】
図１（ｂ）は、図１（ａ）のＦＥＴ８０のシンボルを示す図である。ＦＥＴ８０は、入出力端子であるソース端子及びドレイン端子の他に、２つのゲート端子（第１ゲート及び第２ゲート）を有する。トランジスタ記号の凸側に位置する第１ゲートは、トップゲート電極２４に相当し、トランジスタ記号の凹側に位置するの第２ゲートは、バックゲート電極１２に相当する。第１ゲートは、通常のＦＥＴのゲートと同じく、チャネル領域１６のキャリア濃度を制御することにより、ＦＥＴをオンまたはオフに制御するための端子である。第２ゲートは、以下で説明するように、チャネル領域１６に誘起されるキャリアの種類を変更することにより、ＦＥＴの極性をｎ型またはｐ型のいずれかに変更するための端子である。
【００１４】
図２（ａ）及び（ｂ）は、ＦＥＴ８０の動作原理を説明する図である。基板１０及び第２絶縁層２２の一部は省略し、チャネル領域１６及びバックゲート電極１２を白抜きで図示している。チャネル領域１６は、両極性を有する有機半導体材料（例えば、グラファイト等）からなる。バックゲート電極１２に印加される電圧Ｖｃにより、チャネル領域１６に誘起されるキャリアの種類が変化する。
【００１５】
図２（ａ）では、バックゲート電極１２に正の電圧が印加され、チャネル領域１６には負のキャリア（電子）が誘起されている。これにより、チャネル領域１６の極性はｎ型となり、ＦＥＴ８０はｎ型トランジスタとして機能する。図２（ｂ）では、バックゲート電極１２に負の電圧が印加され、チャネル領域１６には正のキャリア（正孔）が誘起されている。これにより、チャネル領域１６の極性はｐ型となり、ＦＥＴ８０はｐ型トランジスタとして機能する。このように、ＦＥＴ８０は、バックゲート電極１２に所定の電圧を印加することによりその極性を変更することができ、ｎ型ＦＥＴ及びｐ型ＦＥＴのうち任意のＦＥＴとして動作させることが可能である。
【００１６】
図３（ａ）は、両極性のＦＥＴ８０を用いた基本論理ゲートの例であり、図３（ｂ）〜（ｃ）は、この論理ゲートの動作を示す真理値表である。図３（ａ）に示すように、論理ゲート９０では、電源線Ｖｄｄと接地線Ｖｓｓとの間に、ＦＥＴ８０Ａ〜８０Ｃが直列に接続されている。また、ＦＥＴ８０Ｂ及びＦＥＴ８０Ｃの中間ノードと接地線Ｖｓｓとの間には、ＦＥＴ８０ＤがＦＥＴ８０Ｃと並列に接続されている。
【００１７】
論理ゲート９０への第１入力信号Ｖｉｎ１は、ＦＥＴ８０Ａ及びＦＥＴ８０Ｄの第１ゲートに入力され、第２入力信号Ｖｉｎ２は、ＦＥＴ８０Ｂ及びＦＥＴ８０Ｃの第１ゲートに入力されている。論理ゲート９０の出力信号Ｖｏｕｔは、ＦＥＴ８０Ｂ及びＦＥＴ８０Ｃの中間ノードから出力されている。また、論理ゲート９０への第１制御信号Ｖｃ１が、ＦＥＴ８０Ｃ及びＦＥＴ８０Ｄの第２ゲートに入力され、論理ゲート９０への第２制御信号Ｖｃ２が、ＦＥＴ８０Ａ及びＦＥＴ８０Ｂの第２ゲートに入力されている。
【００１８】
図３（ｂ）は、第１制御信号Ｖｃ１をＨレベル、第２制御信号Ｖｃ２をＬレベルとした時の真理値表である。このとき、ＦＥＴ８０Ａ及び８０Ｂはｐ型として、ＦＥＴ８０Ｃ及び８０Ｄはｎ型として動作する。第１入力信号Ｖｉｎ１及び第２入力信号Ｖｉｎ２が共にＬレベルであれば、出力信号ＶｏｕｔはＨレベルになり、それ以外の場合では出力信号ＶｏｕｔはＬレベルとなる。すなわち、論理ゲート９０はＮＯＲ型として機能する。
【００１９】
図３（ｃ）は、第１制御信号Ｖｃ１をＬレベル、第２制御信号Ｖｃ２をＨレベルとした時の真理値表である。このとき、ＦＥＴ８０Ａ及び８０Ｂはｎ型として、ＦＥＴ８０Ｃ及び８０Ｄはｐ型として動作する。第１入力信号Ｖｉｎ１及び第２入力信号Ｖｉｎ２が共にＨレベルであれば、出力信号ＶｏｕｔはＨレベルになり、それ以外の場合では出力信号ＶｏｕｔはＬレベルとなる。すなわち、論理ゲート９０はＡＮＤ型として機能する。このように、第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を制御することにより、ＦＥＴ８０Ａ〜８０Ｄの極性を変更し、論理ゲート９０の機能をＮＯＲ型またはＡＮＤ型に切り替えることができる。
【００２０】
比較例に係るＦＥＴ８０は、動作中にその極性を変更することが可能であるため、上記の論理ゲート９０の例のように、同一の回路素子で複数の機能を実現することができる。しかし、ＦＥＴ８０の極性を維持するためには、第２ゲートであるバックゲート電極１２に電圧を印加し続けなければならず、電源投下時にＦＥＴの極性及び論理ゲートの機能がリセットされてしまうという課題があった。
【００２１】
以下の実施例では、一度変更した極性を電源投下後も維持することが可能な両極性ＦＥＴと、そのようなＦＥＴを用いた論理回路について説明する。
【実施例１】
【００２２】
図４（ａ）は、実施例１に係る電界効果型トランジスタ（以下、ＦＥＴ１００）の構成を示す図である。比較例（図１（ａ））と共通の構成要素には同一の符号を付し、詳細な説明を省略する。ＦＥＴ１００では、バックゲート電極１２とチャネル領域１６との間の領域に、第１絶縁層１４の代わりに強誘電体領域２６が設けられている。その他の構成は比較例に係るＦＥＴ８０と同様である。
【００２３】
図４（ｂ）は、図４（ａ）のＦＥＴ１００のシンボルを示す図である。ＦＥＴ１００は、比較例に係るＦＥＴ８０と同様に、トップゲート電極２４に相当する第１ゲートと、バックゲート電極１２に相当する第２ゲートを有する。ＦＥＴ１００のシンボルは、強誘電体領域２６を備えることを示すために、チャネル部分に斜線のハッチが施されている。
【００２４】
図５（ａ）〜図６（ｄ）は、実施例１に係るＦＥＴ１００の製造方法を示す図である。最初に、図５（ａ）に示すように、基板１０上にバックゲート電極を形成し、その上に強誘電体領域２６を形成する。基板１０には、例えば高抵抗のシリコンを用い、その抵抗率は例えば１０ｋΩ・ｃｍとする。バックゲート電極１２には、例えばポリシリコンを用い、その膜厚は例えば５０ｎｍとする。強誘電体領域２６には、例えばチタン酸ジルコン酸鉛（ＰＺＴ：lead zirconate titanate）を用い、その膜厚は例えば５０ｎｍとする。バックゲート電極１２及び強誘電体領域２６は、例えばスパッタ製膜法により形成する。
【００２５】
次に、図５（ｂ）に示すように、後にチャネル領域となる部分以外に形成されたバックゲート電極１２及び強誘電体領域２６を除去し、その上に第１絶縁層１４を全面に形成する。バックゲート電極１２及び強誘電体領域２６の除去は、例えばフォトリソグラフィープロセス及びアルゴンイオンエッチング法により行う。第１絶縁層１４には、例えば酸化シリコン（ＳｉＯ２）を含む絶縁膜を用い、例えばスピンコート法により膜の形成を行う。
【００２６】
次に、図５（ｃ）に示すように、全体を平坦化し、強誘電体領域２６の表面を露出させる。平坦化は、例えばＣＭＰ（Chemical Mechanical Polishing）法により行う。
【００２７】
次に、図５（ｄ）に示すように、強誘電体領域２６が露出した側の表面にチャネル領域１６を形成する。チャネル領域１６には、例えば単層または複層（多くても２層程度が好ましい）のグラファイト薄膜を用いる。この場合、別のシリコン基板上にＣＶＤ（Chemical Vapor Deposition）法によりグラファイト薄膜を形成し、それを剥離して強誘電体領域２６上に貼り付ける方法を用いてもよい。グラファイト薄膜を貼り付けた後、例えばフォトリソグラフィープロセス及び酸素アッシング法により、グラファイト薄膜を選択的に除去し、チャネル領域１６を形成する。
【００２８】
次に、図６（ａ）に示すように、チャネル領域１６の両端にソース電極１８及びドレイン電極２０を形成する。ソース電極１８及びドレイン電極２０には、例えばチタン（Ｔｉ）及び金（Ａｕ）を用い、それぞれ基板１０に近い側から例えば１０ｎｍ／５０ｎｍの膜厚で形成する。ソース電極１８及びドレイン電極２０は、例えばフォトレジストにより電極パターンを形成し、電極材料を蒸着後にリフトオフを行うことで、所望の位置に形成することができる。
【００２９】
次に、図６（ｂ）に示すように、ゲート絶縁膜となる第２絶縁層２２を、チャネル領域１６、ソース電極１８、及びドレイン電極２０上に形成する。第２絶縁層２２には、例えば酸化ハフニウム（ＨｆＯ２）を用い、その膜厚は例えば５０ｎｍとする。また、第２絶縁層２２の形成は、例えばＡＬＤ（Atomic layer Deposition）法により行う。
【００３０】
最後に、図６（ｃ）に示すように、第２絶縁層２２上にトップゲート電極２４を形成する。トップゲート電極２４には、例えばチタン（Ｔｉ）及び金（Ａｕ）を用い、それぞれ基板１０に近い側から例えば１０ｎｍ／５０ｎｍの膜厚で形成する。トップゲート電極２４は、ソース電極１８及びドレイン電極２０と同様に、例えばフォトレジストにより電極パターンを形成し、電極材料を蒸着後にリフトオフを行うことで、所望の位置に形成することができる。その後、通常のＦＥＴの製造方法と同様に、配線形成プロセスへと進む。
【００３１】
図７（ａ）〜（ｄ）は、ＦＥＴ１００の動作原理を説明する図である。基板１０及び第２絶縁層２２の一部は省略し、チャネル領域１６及びバックゲート電極１２を白抜きで図示している。比較例と同様に、チャネル領域１６は、両極性を有する有機半導体材料から形成されている。比較例（図２（ａ）〜（ｂ））では、バックゲート電極１２に印加される電圧Ｖｃにより、直接チャネル領域１６にキャリアが誘起される構成であった。これに対し、実施例１のＦＥＴ１００では、バックゲート電極１２からの電圧印加により強誘電体領域２６に生じた分極電荷が、チャネル領域１６に正または負のキャリアを誘起する。
【００３２】
図７（ａ）では、バックゲート電極１２に正の電圧Ｖｃが印加されている。これにより、強誘電体領域２６では基板側が負、チャネル側が正となる分極が発生する。強誘電体領域２６のチャネル側に生じた正の分極電荷により、チャネル領域１６には負のキャリア（電子）が誘起されている。これにより、チャネル領域１６の極性はｎ型となり、ＦＥＴ１００はｎ型トランジスタとして機能する。図７（ｂ）に示すように、強誘電体領域２６の分極状態は、バックゲート電極１２への電圧印加が終了した後も維持される。これにより、電源投下後においても、チャネル領域１６の極性はｎ型のまま維持され、ＦＥＴ１００はｎ型トランジスタとして機能し続ける。
【００３３】
図７（ｃ）では、バックゲート電極１２に負の電圧Ｖｃが印加されている。これにより、強誘電体領域２６では基板側が正、チャネル側が負となる分極が発生する。強誘電体領域２６のチャネル側に生じた負の分極電荷により、チャネル領域１６には正のキャリア（正孔）が誘起されている。これにより、チャネル領域１６の極性はｐ型となり、ＦＥＴ１００はｐ型トランジスタとして機能する。図７（ｄ）に示すように、強誘電体領域２６の分極状態は、バックゲート電極１２への電圧印加が終了した後も維持される。これにより、電源投下後においても、チャネル領域１６の極性はｐ型のまま維持され、ＦＥＴ１００はｐ型トランジスタとして機能し続ける。
【００３４】
図８は、ＦＥＴ１００の伝達特性を示すグラフである。横軸はゲート電圧を、縦軸はドレイン電流の対数値をそれぞれ示す。図示するように、ゲート電圧ＶｇがＶ０より大きい領域では、電圧Ｖｇが大きくなるにつれ電流Ｉｄの流れる量は大きくなる。ゲート電圧ＶｇがＶ０より小さい領域では、電圧Ｖｇが小さくなるにつれ電流Ｉｄの流れる量は大きくなる。このように、所定のゲート電圧Ｖ０を境に、ドレイン電流の変化の傾きが逆になる特性を「両極性」と称する。
【００３５】
前述のように、強誘電体領域２６は、自身の分極状態に基づきチャネル領域１６の極性を変更する。強誘電体領域２６の分極状態を変更（反転）するためには、バックゲート電極１２から強誘電体領域２６に対し、絶対値が強誘電体領域２６の抗電界より大きい電圧Ｖｃを印加する。グラフ中の領域Ｎは、ＦＥＴ１００がｎ型トランジスタとして動作する領域を、グラフ中の領域Ｐは、ＦＥＴ１００がｐ型トランジスタとして動作する領域をそれぞれ示す。すなわち、バックゲート電極１２は、強誘電体領域２６の分極状態及びＦＥＴ１００の極性を変更するための手段（第２制御手段）として機能する。
【００３６】
トップゲート電極２４は、印加される電圧信号Ｖｉｎにより、領域Ｎ及び領域Ｐの範囲内においてチャネル領域１６に流れる電流の大きさを制御し、ＦＥＴ１００をオンまたはオフに制御する。すなわち、トップゲート電極２４は、チャネル領域１６に誘起されたキャリアの濃度を制御し、ＦＥＴ１００のオン／オフを制御するための手段（第１制御手段）として機能する。
【００３７】
以上のように、実施例１に係るＦＥＴ１００は、極性を変更可能なチャネル領域１６と、チャネル領域１６付近に設けられ、自身の分極状態に基づきチャネル領域１６の極性を変更する強誘電体領域２６とを有する。ＦＥＴ１００はさらに、チャネル領域１６のキャリア濃度を制御する第１制御手段としてのトップゲート電極２４と、強誘電体領域２６の分極状態を変更する第２制御手段としてのバックゲート電極１２とを有する。
【００３８】
本構成によれば、バックゲート電極１２に印加される制御信号Ｖｃにより、強誘電体領域２６の分極状態を変更し、その結果としてチャネル領域１６の極性を変更することができる。これにより、ＦＥＴ１００をｐ型またはｎ型の任意のＦＥＴとして動作させることができ、同一の回路素子で複数の機能を実現することができる。
【００３９】
また、強誘電体領域２６の分極状態は、バックゲート電極１２に制御電圧Ｖｃを印加し続けなくとも維持されるため、一度変更したＦＥＴ１００の極性を電源投下後においても維持することができる。換言すれば、強誘電体領域２６により、ＦＥＴ１００の極性を不揮発に記憶することができる。このような特性を備えたＦＥＴ１００を用いることにより、機能の変更及び保持が容易な論理回路を構成することができる。その結果、例えば集積回路の高機能化、低消費電力化、高速化、小型化、及び低コスト化等を実現することができる。
【００４０】
実施例１では、第１制御手段としてトップゲート電極２４を、第２制御手段としてバックゲート電極１２を用いたが、第１制御手段としてバックゲート電極１２を、第２制御手段としてトップゲート電極２４を用いてもよい。この場合、強誘電体領域２６は、チャネル領域１６とトップゲート電極２４との間に形成され、これらの位置関係は実施例１と逆になる。
【００４１】
より一般的には、第１制御手段及び第２制御手段を上下２つの電極により実現する場合、チャネル領域１６に対し強誘電体領域２６と反対側に、第１制御手段としての第１ゲート電極を設ける。そして、強誘電体領域２６に対しチャネル領域１６と反対側に、第２制御手段としての第２ゲート電極を設ける。また、第１制御手段及び第２制御手段は、上記００３７段落にて説明した機能を有するものであれば、これ以外の形態であってもよい。
【００４２】
また、実施例１では、チャネル領域１６は例えばグラファイト薄膜により形成されるとしたが、上述したように極性の変更が可能なものであれば他の材料を用いてもよい。例えば、グラファイト薄膜の代わりにカーボンナノチューブを用いてもよい。また、実施例１では、強誘電体領域２６がバックゲート電極１２とチャネル領域１６との間に設けられていたが、強誘電体領域２６はチャネル領域１６の付近に設けられていればよい。この場合の「付近」とは、強誘電体領域２６の分極電荷により、チャネル領域１６の極性を変更することができる程度の位置関係（距離）を意味する。
【００４３】
また、実施例１では、図４に示すようにトップゲート電極２４とソース電極１８との間にスペースが設けられていたが、これ以外の形態を採用してもよい。
【００４４】
図９は、実施例１の変形例に係るＦＥＴ１００ａの断面模式図である。ＦＥＴ１００ａは、トップゲート電極２４とソース電極１８との間にスペースが設けられていない、いわゆるフルゲートタイプのＦＥＴである。その他の構成は実施例１（図４）と共通である。これにより、実施例１のＦＥＴ１００に比べ、ソース−ゲート間の寄生抵抗を抑制することができる。一方、実施例１のＦＥＴ１００では、変形例のＦＥＴ１００ａに比べ、寄生容量を抑制することができる。
【００４５】
実施例１では、強誘電体領域２６の材料としてＰＺＴを用いたが、これ以外にもＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、ＢａＭｇＦ４、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、Ｓｒ２（Ｔａ，Ｎｂ）２Ｏ７、Ｐｂ５Ｇｅ３Ｏ１１等を用いることができる。また、第１絶縁層１４及び第２絶縁層２２の材料として、上述したものの他にＡｌ２Ｏ３等を用いることができる。
【００４６】
実施例１に係るＦＥＴ１００の製造プロセスは、通常のシリコンＦＥＴの製造プロセスと共存させることができる。すなわち、ＦＥＴ１００を、他のシリコンＦＥＴと同一のウェハ上に形成してもよい。このとき、シリコンＦＥＴのプロセスにおいては酸化、拡散などの高温を必要とする工程があるため、シリコンＦＥＴの作製プロセスを先に行い、その後にＦＥＴ１００の作製プロセスを行うことが好ましい。これにより、熱に弱いグラファイト薄膜等からなるチャネル領域１６を保護することができる。
【００４７】
以下、実施例１に係るＦＥＴ１００を用いた論理回路について説明する。
【実施例２】
【００４８】
実施例２は、実施例１に係るＦＥＴ１００を用いた１入力１出力の論理ゲートの例である。
【００４９】
図１０（ａ）は、ＦＥＴ１００を用いた基本論理ゲートの例であり、図１０（ｂ）は、この論理ゲートのシンボルを示す図である。図１０（ａ）に示すように、論理ゲート１１０では、電源線Ｖｄｄと接地線Ｖｓｓとの間に、抵抗Ｒ及びＦＥＴ１００が直列に接続されている。論理ゲート１１０への入力信号Ｖｉｎは、ＦＥＴ１００の第１ゲートに入力され、論理ゲート１１０の出力信号Ｖｏｕｔは、抵抗Ｒ及びＦＥＴ１００の中間ノードから出力される。また、論理ゲート１１０への制御信号Ｖｃが、ＦＥＴ１００の第２ゲートに入力されている。
【００５０】
以下、ＦＥＴ１００の第１ゲートに入力され、ＦＥＴ１００のオン／オフを制御するための信号を入力信号Ｖｉｎ、ＦＥＴの第２ゲートに入力され、ＦＥＴ１００の極性を変更するための信号を制御信号Ｖｃと称する。また、論理ゲート１１０に入力信号Ｖｉｎを入力するための端子を入力端子３０、論理ゲート１１０に制御信号Ｖｃを入力するための端子を制御端子３２と称する。
【００５１】
図１１は、論理ゲート１１０の伝達特性を示すグラフであり、横軸に入力信号Ｖｉｎを、縦軸に出力信号Ｖｏｕｔをとっている。図中の「ＦＥＴ＝ｎ型」のグラフでは、強誘電体領域２６の分極状態が図７（ｂ）と同じであり、ＦＥＴ１００はｎ型トランジスタとして機能している。このとき、論理ゲート１１０の出力信号Ｖｏｕｔは、入力信号Ｖｉｎが大きいほど小さくなり、論理ゲート１１０はインバータあるいはＮＯＴゲートとして機能する。図中の「ＦＥＴ＝ｐ型」のグラフでは、強誘電体領域２６の分極状態が図７（ｄ）と同じであり、ＦＥＴ１００はｐ型トランジスタとして機能している。このとき、論理ゲート１１０の出力信号Ｖｏｕｔは、入力信号Ｖｉｎが大きいほど大きくなり、論理ゲート１１０への入力信号は反転せずにそのまま出力される。
【００５２】
図１２は、論理ゲート１１０の動作を示すタイミングチャートである。最初に、制御端子３２に正のパルスが印加され、制御信号Ｖｃが所定の期間Ｈレベルとなることで（Ａ）、ＦＥＴ１００の極性がｎ型に変更される。その後、ＦＥＴ１００の極性が反転するまでの間（期間Ｘ）、論理ゲート１１０はインバータとして働き、入力信号Ｖｉｎを反転して出力する。その後、制御端子３２に負のパルスが印加され、制御信号Ｖｃが所定の期間Ｌレベルとなることで（Ｂ）、ＦＥＴ１００の極性がｐ型に変更される。その後、ＦＥＴ１００の極性が反転するまでの間（期間Ｙ）、論理ゲート１１０は入力信号Ｖｉｎを反転せずにそのまま出力する。
【００５３】
以上のように、実施例２に係る論理ゲート１１０は、第１制御手段としての第１ゲート電極に入力信号Ｖｉｎを入力するための入力端子３０と、第２制御手段としての第２ゲート電極に制御信号Ｖｃを入力するための制御端子３２とを有する。本構成によれば、制御端子３２に入力される制御信号Ｖｃにより、論理ゲート１１０の機能を切り替えることができる。また、実施例１にて述べたように、ＦＥＴ１００の極性は電源投下後も維持されるため、一度設定した論理ゲート１１０の機能を電源投下後も維持することができる。
【００５４】
上記の特性を備えた論理ゲート１１０を用いることにより、機能の変更及び保持が容易な論理回路を構成することができる。その結果、例えば集積回路の高機能化、低消費電力化、高速化、小型化、及び低コスト化等を実現することができる。また、比較例（図３（ａ））では、論理ゲート９０の機能を維持するために、ＦＥＴ８０Ａ〜８０Ｄの第２ゲートに制御信号Ｖｃを印加し続けなくてはならなかったが、実施例２ではその必要はない。従って、実施例２の論理ゲート１１０は、比較例に比べて消費電力を低減することができる。
【００５５】
上記の論理ゲート１１０は、負荷素子に抵抗Ｒを用いた抵抗負荷型ゲートであったが、代わりに負荷素子に極性の異なるＦＥＴを用いた相補型ゲートとしてもよい。
【００５６】
図１３は、実施例２の変形例に係る論理ゲート１１０ａの回路図である。図示するように、接地線Ｖｓｓと電源線Ｖｄｄとの間に、ＦＥＴ１００Ａ及びＦＥＴ１００Ｂが直列に接続されている。論理ゲート１１０ａへの入力信号Ｖｉｎは、ＦＥＴ１００Ａ及びＦＥＴ１００Ｂの第１ゲートに入力され、論理ゲート１１０ａの出力信号Ｖｏｕｔは、ＦＥＴ１００Ａ及びＦＥＴ１００Ｂの中間ノードから出力される。また、論理ゲート１１０ａへの第１制御信号Ｖｃ１が、ＦＥＴ１００Ｂの第２ゲートに入力され、第２制御信号Ｖｃ２が、ＦＥＴ１００Ａの第２ゲートに入力されている。
【００５７】
ここで、第１制御信号Ｖｃ１と第２制御信号Ｖｃ２の関係は対になっており、一方が正であれば他方は負となる。第１制御信号Ｖｃ１が正で第２制御信号が負のとき、ＦＥＴ１００Ａの極性はｎ型に、ＦＥＴ１００Ｂの極性はｐ型になり、論理ゲート１１０ａはインバータとして機能する（図１１でＦＥＴ＝ｎ型の場合と同様）。反対に、第１制御信号Ｖｃ１が負で第２制御信号が正のとき、ＦＥＴ１００Ａの極性はｐ型に、ＦＥＴ１００Ｂの極性はｎ型になり、論理ゲート１１０ａは入力信号を反転せずにそのまま出力する（図１１でＦＥＴ＝ｐ型の場合と同様）。
【００５８】
以上のように、両極性のＦＥＴ１００を２つ用いて、相補型の論理ゲートを構成することができる。なお、図１３の回路のタイミングチャートも、実施例２（図１２）と同様となる。このとき、図１３における第１制御信号Ｖｃ１の波形と、図１２における制御信号Ｖｃの波形が同じになり、第２制御信号Ｖｃ２の波形はこれらを反転したものと同じになる。
【実施例３】
【００５９】
実施例３は、実施例１に係るＦＥＴ１００を用いた２入力１出力の論理ゲートの例である。
【００６０】
図１４（ａ）は、ＦＥＴ１００を用いた基本論理ゲートの例であり、図１４（ｂ）は、この論理ゲートのシンボルを示す図である。図１４（ａ）に示すように、論理ゲート１１２では、電源線Ｖｄｄと接地線Ｖｓｓとの間に、抵抗Ｒ及びＦＥＴ１００Ａが直列に接続されている。また、抵抗Ｒ及びＦＥＴ１００Ａの中間ノードと接地線Ｖｓｓとの間には、ＦＥＴ１００ＢがＦＥＴ１００Ａと並列に接続されている。
【００６１】
論理ゲート１１２への第１入力信号Ｖｉｎ１は、ＦＥＴ１００Ｂの第１ゲートに入力され、論理ゲート１１２への第２入力信号Ｖｉｎ２は、ＦＥＴ１００Ａの第１ゲートに入力されている。論理ゲート１１２の出力信号Ｖｏｕｔは、抵抗Ｒ及びＦＥＴ１００Ａの中間ノードから出力される。また、論理ゲート１１２への第１制御信号Ｖｃ１が、ＦＥＴ１００Ｂの第２ゲートに入力され、論理ゲート１１２への第２制御信号Ｖｃ２が、ＦＥＴ１００Ａの第２ゲートに入力されている。
【００６２】
図１４（ｂ）に示すように、論理ゲート１１２は、ＦＥＴの第１ゲートに入力信号Ｖｉｎを入力するための入力端子（３０ａ、３０ｂ）と、ＦＥＴ１００の第２ゲートに制御信号Ｖｃを入力するための制御端子（３２ａ、３２ｂ）をそれぞれ２つずつ有する。
【００６３】
論理ゲート１１２の動作は、比較例（図３（ｂ）〜（ｃ））にて説明したものと同様である（ＦＥＴ１００Ａ及び１００Ｂは、それぞれ比較例のＦＥＴ８０Ｃ及び８０Ｄに相当する）。第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を所定の期間Ｈレベルにすると、ＦＥＴ１００Ａ及び１００Ｂは以後共にｎ型ＦＥＴとして機能する。このとき、第１入力信号Ｖｉｎ１及び第２入力信号Ｖｉｎ２が共にＬレベルであれば、出力信号ＶｏｕｔはＨレベルになり、それ以外の場合では出力信号ＶｏｕｔはＬレベルとなる。すなわち、論理ゲート１１２は、図３（ｂ）の真理値表に従いＮＯＲゲートとして機能する。
【００６４】
第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を所定の期間Ｌレベルにすると、ＦＥＴ１００Ａ及び１００Ｂは以後共にｐ型ＦＥＴとして機能する。このとき、第１入力信号Ｖｉｎ１及び第２入力信号Ｖｉｎ２が共にＨレベルであれば、出力信号ＶｏｕｔはＨレベルになり、それ以外の場合では出力信号ＶｏｕｔはＬレベルとなる。すなわち、論理ゲート１１２は、図３（ｂ）の真理値表に従いＡＮＤゲートとして機能する。
【００６５】
以上のように、第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を制御することにより、ＦＥＴ１００Ａ及び１００Ｂの極性を変更し、論理ゲート１１２の機能をＮＯＲ型またはＡＮＤ型に切り替えることができる。また、一度変更した論理ゲートの機能を、電源投下後も維持することができる。これにより、実施例２の場合と同様に、集積回路の高機能化、低消費電力化等を測ることができる。
【００６６】
上記の論理ゲート１１２は、負荷素子に抵抗Ｒを用いた抵抗負荷型ゲートであったが、実施例２の変形例と同様に、負荷素子に極性の異なるＦＥＴを用いた相補型ゲートとしてもよい。この相補ゲートは、比較例（図３（ａ））の論理ゲートにおけるＦＥＴ８０Ａ〜８０Ｄを、実施例１のＦＥＴ１００Ａ〜１００Ｄに置き換えたものと同一である。第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２に対となる信号を入力することで、実施例３と同様にＮＯＲ型またはＡＮＤ型の論理ゲートとして機能させることができる。
【実施例４】
【００６７】
実施例４は、実施例１に係るＦＥＴ１００を用いて２分決定グラフを構成した例である。
【００６８】
図１５は、従来から知られている２分決定グラフ論理回路である。論理回路９２は、２つの可変入力信号ＶＡ及びＶＢと、２つの固定入力信号「０」及び「１」が入力され、１つの出力信号Ｖｏｕｔが出力される。また、論理回路９２は、第１トランジスタＴｒ１〜第４トランジスタＴｒ４と、中間ノードＡ及びＢを有する。第１トランジスタＴｒ１及び第３トランジスタＴｒ３はｐ型トランジスタであり、第２トランジスタＴｒ２及び第４トランジスタＴｒ４はｎ型トランジスタである。
【００６９】
ノードＡからは、論理回路９２の出力Ｖｏｕｔが出力される。ノードＡと入力「０」との間には第１トランジスタＴｒ１が、ノードＡとノードＢとの間には第２トランジスタＴｒ２がそれぞれ接続されている。また、ノードＢと入力「０」との間には第３トランジスタＴｒ３が、ノードＢと入力「１」との間には第４トランジスタＴｒ４がそれぞれ接続されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲートには第１入力信号ＶＡが、第３トランジスタＴｒ３及び第４トランジスタＴｒ４のゲートには第２入力信号ＶＢがそれぞれ入力されている。
【００７０】
第１入力信号ＶＡがＨレベルの時、第１トランジスタＴｒ１はオフになり、第２トランジスタＴｒ２はオンになる。ここで、第２入力信号ＶＢがＨレベルの時、第３トランジスタＴｒ３はオフになり、第４トランジスタＴｒ４はオンになる。これにより、入力「１」が出力Ｖｏｕｔと繋がり、論理回路９２の出力は１となる。上記以外の場合では、入力「０」が出力Ｖｏｕｔと繋がり、論理回路９２の出力は０となる。このように、論理回路９２の出力は、第１入力信号ＶＡ及び第２入力信号ＶＢの積（Ａ・Ｂ）となる。
【００７１】
従来の２分決定グラフ論理回路９２では、回路素子が固定されているため、１種類の演算しか行うことができなかった。以下、実施例１に係る両極性ＦＥＴ１００を用いた２分決定グラフ論理回路について説明する。
【００７２】
図１６（ａ）〜（ｄ）は、実施例４に係る２分決定グラフ論理回路の回路図である。論理回路１１４は、第１トランジスタＴｒ１〜第４トランジスタＴｒ４が実施例１のＦＥＴ１００（図４（ｂ））で構成されている点が従来と異なり、入出力端子及び素子間の接続関係は図１５と同様である。図中において、第１トランジスタＴｒ１〜第４トランジスタＴｒ４の第２ゲートに入力される制御電圧Ｖｃのレベルを「Ｈ」または「Ｌ」で示し、それにより決定されるトランジスタの極性をｎまたはｐで示す。制御電圧ＶｃがＬレベルであればトランジスタはｐ型に、ＶｃがＨレベルであればトランジスタはｎ型になる。
【００７３】
図１６（ａ）では、第１トランジスタＴｒ１及び第３トランジスタＴｒ３がｐ型トランジスタに、第２トランジスタＴｒ２及び第４トランジスタＴｒ４がｎ型トランジスタになっている。これは、図１５で示した回路構成と同様であるため、論理回路１１４の出力は「Ａ」及び「Ｂ」の積となる。
【００７４】
図１６（ｂ）では、第１トランジスタＴｒ１及び第３トランジスタＴｒ３がｎ型トランジスタに、第２トランジスタＴｒ２及び第４トランジスタＴｒ４がｐ型トランジスタになっている。図１６（ａ）に対しトランジスタの極性が全て反対になっているため、論理回路１１４は「Ａの否定」及び「Ｂの否定」の積を出力する。
【００７５】
図１６（ｃ）では、第１トランジスタＴｒ１及び第４トランジスタＴｒ４がｐ型トランジスタに、第２トランジスタＴｒ２及び第３トランジスタＴｒ３がｎ型トランジスタになっている。第１入力信号ＶＡがＨレベルかつ第２入力信号ＶＢがＬレベルの時は「１」が出力され、それ以外の場合は「０」が出力される。すなわち、論理回路１１４は「Ａ」及び「Ｂの否定」の積を出力する。
【００７６】
図１６（ｄ）では、第１トランジスタＴｒ１及び第４トランジスタＴｒ４がｎ型トランジスタに、第２トランジスタＴｒ２及び第３トランジスタＴｒ３がｐ型トランジスタになっている。図１６（ｃ）に対しトランジスタの極性が全て反対になっているため、論理回路１１４は「Ａの否定」及び「Ｂ」の積を出力する。
【００７７】
以上のように、実施例４の論理回路１１４によれば、回路素子の構成及び接続関係を変えずに、図１６（ａ）〜図１６（ｄ）で示した４通りの論理演算を実行することができる。すなわち、１つの論理回路に複数の機能を持たせると共に、一度変更した論理ゲートの機能を電源投下後も維持することができる。これにより、実施例２〜３の場合と同様に、集積回路の高機能化、低消費電力化等を測ることができる。
【実施例５】
【００７８】
実施例５は、実施例１に係るＦＥＴ及び実施例２〜４に係る基本論理回路を複数組み合わせた論理回路の例である。
【００７９】
図１７は、実施例５に係る論理回路の構成を示した図である。論理回路１２０は、複数の論理ゲート１１２Ａ〜１１２Ｆ、選択回路４０、及び書き込み回路５０を有する。
【００８０】
論理ゲート１１２Ａ〜１１２Ｆは、実施例３に係る論理ゲート１１２と同じものであり、それぞれ２つの入力端子（Ｖｉｎ１、Ｖｉｎ２）、２つの制御端子（Ｖｃ１、Ｖｃ２）、及び１つの出力端子（Ｖｏｕｔ）を有する。個々の論理ゲート１１２Ａ〜１１２Ｆにはアドレスが割り振られており、そのアドレスにより論理ゲート１１２Ａ〜１１２Ｆの中から任意の論理ゲートを選択することが可能となっている。論理ゲート１１２Ａ〜１１２Ｆの制御端子は、それぞれ信号線を介して選択回路４０に接続されている。
【００８１】
選択回路４０には、外部からアドレスが入力されると共に、書き込み回路５０から所定の書き込み電圧が入力される。書き込み回路５０は、論理ゲート１１２Ａ〜１１２Ｆに含まれるＦＥＴ１００の極性を変更させるための書き込み電圧を生成する。より詳細には、書き込み電圧は、ＦＥＴ１００における強誘電体領域２６の分極状態を変更させるための電圧であり、強誘電体領域２６の抗電界より大きい絶対値を持つ。
【００８２】
図１８は、論理回路１２０の機能変更動作を示すフローチャートである。最初に、選択回路４０が、論理回路１２０に含まれる論理ゲート１１２Ａ〜１１２Ｆの中から、アドレスにより指定された論理ゲートを選択する（ステップＳ１０）。次に、選択回路４０が、書き込み回路５０で生成された書き込み電圧を、ステップＳ１０において選択された論理ゲートの制御端子（Ｖｃ１、Ｖｃ２）に印加する（ステップＳ１２）。これにより、選択された論理ゲートに含まれるＦＥＴ１００の極性が反転し、選択された論理ゲートの機能が変更されると共に、論理回路１２０全体の機能も変更される。
【００８３】
実施例５に係る論理回路１２０によれば、複数の論理ゲート１１２Ａ〜１１２Ｆのそれぞれにアドレスが割り振られ、そのアドレスにより任意の論理ゲートが選択可能となっている。そして、選択された論理ゲートに書き込み電圧が印加されることで、その論理ゲート及び論理回路１２０全体の機能が変更される。このように、複数の基本論理回路を組み合わせた複雑な論理回路であっても、ＦＥＴ１００を用いることにより、同一の回路素子で複数の機能を実現することができる。また、一度変更した論理ゲートの機能を電源投下後も維持することができる。これにより、実施例２〜４の場合と同様に、集積回路の高機能化、低消費電力化等を測ることができる。
【００８４】
上記の例では、実施例３に係る論理ゲート１１２を用いた例について説明したが、論理回路１２０の構成要素としては、実施例２〜４で説明した基本論理回路や、それ以外の様々な論理回路の組み合わせを用いることができる。また、上記の例では、それぞれの論理回路における入力端子の数を２つ、制御端子の数を２つ、出力端子の数を１つとしたが、各端子の数はこれに限られるものではない。制御端子が２つ以上ある場合、個々の制御端子ごとにアドレスを割り振ってもよいし、共通のアドレスを用いてもよい。
【００８５】
実施例５では、論理回路１２０に選択回路４０及び書き込み回路５０が含まれていたが、これらの周辺回路は必ずしも含まれていなくてもよい。例えば、周辺回路のうち選択回路４０のみを有し、書き込み回路５０を有さない構成としてもよい。この場合、書き込み電圧を外部から任意の論理ゲートに印加することができる構成とする。そして、例えば製品の出荷時などにおいて、外部より書き込み電圧を印加し、論理回路１２０の機能を決定する。
【００８６】
また、論理回路１２０が選択回路４０及び書き込み回路５０の両方を有さない構成とすることもできる。この場合、何らかの方法（例えば回路選択のための制御ピンを多数設ける等）により、外部から任意の論理回路を選択し、選択した論理回路に書き込み電圧を印加することができる構成とする。そして、そして、例えば製品の出荷時などにおいて、外部より書き込み電圧を印加し、論理回路１２０の機能を決定する。このように、選択回路４０及び書き込み回路５０を省くことで、装置の小型化を図ることができる。
【００８７】
また、実施例５では、全ての論理ゲート１１２Ａ〜１１２Ｆにアドレスが割り振られていたが、論理回路１２０に含まれる論理ゲートのうち、少なくとも１つの論理ゲートにアドレスが割り振られていればよい。すなわち、１以上の論理ゲートが、選択回路４０により選択可能となっていればよい。
【００８８】
図１９は、実施例５の変形例に係る論理回路の構成を示す回路図である。論理回路１２２は、アドレスの割り振られている第１論理ゲート１１２Ａと、アドレスの割り振られていない第２論理ゲート１１２Ｂを含む。第１論理ゲート１１２Ａ及び第２論理ゲート１１２Ｂの構成は、実施例３の論理ゲート１１２と同じである。
【００８９】
第１論理ゲート１１２Ａの出力は、スイッチ部６０に入力されている。スイッチ部６０は、書き込み回路５０と第２論理ゲート１１２Ｂとの間に設けられ、第１論理ゲート１１２Ａの出力に基づき、書き込み回路５０から第２論理ゲート１１２Ｂに印加される書き込み電圧を切り替える。すなわち、スイッチ部６０により、ＦＥＴ１００の極性をｎ型に変更する正電圧と、ＦＥＴ１００の極性をｐ型に変更する負電圧のいずれかが、第２論理ゲート１１２Ｂの制御端子に選択的に印加される。
【００９０】
本構成によれば、複数の論理ゲート１１２Ａ〜１１２Ｂのうちアドレスの割り振られた論理ゲート１１２Ａの出力に基づき、アドレスの割り振られていない論理ゲート１１２Ｂの制御端子Ｖｃに印加される書き込み電圧が変更される。このように、アドレスの割り振られていない論理ゲートにおいても、動作中にその機能を変更することが可能である。これにより、回路設計の自由度を高めることができる。
【００９１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００９２】
１０            基板
１２            バックゲート電極
１４            第１絶縁層
１６            チャネル領域
１８            ソース電極
２０            ドレイン電極
２２            第２絶縁層
２４            トップゲート電極
２６            強誘電体領域
３０            入力端子
３２            制御端子
４０            選択回路
５０            書き込み回路
６０            スイッチ部
１００          ＦＥＴ
１１０、１１２  論理ゲート
１１４、１２０  論理回路
【図１】
2011142136.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011142136.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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