(57)【要約】      （修正有）【課題】電子回路の周囲に空間を要する半導体構成体が包埋された半導体装置の生産性を向上させる手段を提供する。【解決手段】半導体ウエハと、半導体ウエハ上の所定領域を囲むように形成された壁２３と、半導体ウエハ上の所定領域の外部に設けられた配線と、配線のランド上に設けられた外部接続用電極２１と、壁２３の外部に充填され、配線１５を封止するとともに外部接続用電極２１及び壁２３と面一に設けられた封止樹脂と、を備える半導体構成体１Ａを、積層した複数の基板（１１０、１２０、１３０、１４０、１５０）の間に包埋した半導体装置１００Ａである。【選択図】図２
2011210808.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハと、
前記半導体ウエハ上の所定領域の外部に設けられた配線と、
前記配線上に設けられた外部接続用電極と、
前記所定領域を囲むように前記外部接続用電極とともに形成された壁と、
を備えることを特徴とする半導体構成体。
【請求項２】
前記所定領域には、電子回路が設けられていることを特徴とする請求項１記載の半導体構成体。
【請求項３】
前記壁の外部に充填され、前記配線上及び前記外部接続用電極の側面を覆うように設けられた封止樹脂を備えることを特徴とする請求項１又は２に記載の半導体構成体。
【請求項４】
半導体ウエハと、前記半導体ウエハ上の所定領域の外部に設けられた配線と、前記配線上に設けられた外部接続用電極と、前記所定領域を囲むように前記外部接続用電極とともに形成された壁と、を備える半導体構成体と、
前記半導体構成体の前記外部接続用電極に接続される配線が設けられた少なくとも一層以上の配線基板と、
を備えることを特徴とする半導体装置。
【請求項５】
前記所定領域には、電子回路が設けられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記配線基板は、前記所定領域に対応する位置が開口していることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記半導体構成体は、前記壁の内部に充填され、前記所定領域を封止する透明樹脂を備えることを特徴とする請求項４〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体構成体は、前記壁の上部に配置され、前記所定領域の上部空間を封止する蓋を備えることを特徴とする請求項４〜６のいずれかに記載の半導体装置。
【請求項９】
前記蓋は透明であることを特徴とする請求項８に記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構成体及び半導体構成体をパッケージした半導体装置に関する。
【背景技術】
【０００２】
半導体ウエハ上に、電子回路に加えて、加速度センサ（例えば、特許文献１参照）、カンチレバー（例えば、特許文献２参照）等の機械素子や、光学素子等のＭＥＭＳ（Micro Electro Mechanical Systems）を有する電子回路が形成されている半導体構成体である電子回路が提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７２８４８号公報
【特許文献２】特開２００４−２０９５８５号公報
【特許文献３】特開２００５−１０９２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このような機械素子を有する半導体構成体のパッケージには、機械素子が動作するために空間が必要である。また、光学素子を有する半導体構成体のパッケージには、光が入射或いは出射する場所が必要である。
【０００５】
本発明の課題は、このような電子回路の周囲に空間を要する半導体構成体が包埋された半導体装置の生産性を向上させることである。
【課題を解決するための手段】
【０００６】
本発明の半導体構成体は、
半導体ウエハと、
前記半導体ウエハ上の所定領域の外部に設けられた配線と、
前記配線上に設けられた外部接続用電極と、
前記所定領域を囲むように前記外部接続用電極とともに形成された壁と、
を備えることを特徴とする。
前記所定領域には、電子回路が設けられていることが好ましい。
前記壁の外部に充填され、前記配線上及び前記外部接続用電極の側面を覆うように設けられた封止樹脂を備えることが好ましい。
本発明の半導体装置は、
半導体ウエハと、前記半導体ウエハ上の所定領域の外部に設けられた配線と、前記配線上に設けられた外部接続用電極と、前記所定領域を囲むように前記外部接続用電極とともに形成された壁と、を備える半導体構成体と、
前記半導体構成体の前記外部接続用電極に接続される配線が設けられた少なくとも一層以上の配線基板と、
を備えることを特徴とする。
前記所定領域には、電子回路が設けられていることが好ましい。
前記配線基板は、前記所定領域に対応する位置が開口していることが好ましい。
前記半導体構成体は、前記壁の内部に充填され、前記所定領域を封止する透明樹脂を備えることが好ましい。
前記半導体構成体は、前記壁の上部に配置され、前記所定領域の上部空間を封止する蓋を備えることが好ましい。
前記蓋は透明であることが好ましい。
【発明の効果】
【０００７】
本発明によれば、電子回路の周囲に空間を要する半導体構成体や半導体構成体を備える半導体装置の生産性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置１００Ａを示す平面図である。
【図２】図１のII−II矢視断面図である。
【図３】本発明の第１実施形態に係る半導体構成体１Ａを示す平面図である。
【図４】図３のIV−IV矢視断面図である。
【図５】半導体構成体１Ａの製造方法の説明図である。
【図６】半導体構成体１Ａの製造方法の説明図である。
【図７】半導体構成体１Ａの製造方法の説明図である。
【図８】半導体構成体１Ａの製造方法の説明図である。
【図９】半導体構成体１Ａの製造方法の説明図である。
【図１０】半導体構成体１Ａの製造方法の説明図である。
【図１１】半導体構成体１Ａの製造方法の説明図である。
【図１２】半導体構成体１Ａの製造方法の説明図である。
【図１３】半導体構成体１Ａの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図１４】は図１３のXIV−XIV矢視断面図である。
【図１５】半導体構成体１Ａの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図１６】図１５のXVI−XVI矢視断面図である。
【図１７】半導体構成体１Ａの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図１８】図１７のXVIII−XVIII矢視断面図である。
【図１９】半導体構成体１Ａの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図２０】図１９のXX−XX矢視断面図である。
【図２１】半導体装置１００Ａの製造方法の説明図である。
【図２２】半導体装置１００Ａの製造方法の説明図である。
【図２３】半導体装置１００Ａの製造方法の説明図である。
【図２４】半導体装置１００Ａの製造方法の説明図である。
【図２５】半導体装置１００Ａの製造方法の説明図である。
【図２６】半導体装置１００Ａの製造方法の説明図である。
【図２７】半導体装置１００Ａの製造方法の説明図である。
【図２８】半導体装置１００Ａの製造方法の説明図である。
【図２９】半導体装置１００Ａの製造方法の説明図である。
【図３０】半導体装置１００Ａの製造方法の説明図である。
【図３１】本発明の第２実施形態に係る半導体装置１００Ｂを示す図２と同様の断面図である。
【図３２】半導体構成体１Ｂを示す平面図である。
【図３３】図３２のXXXIII−XXXIII矢視断面図である。
【図３４】半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図３５】図３４のXXXV−XXXV矢視断面図である。
【図３６】半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図３７】図３６のXXXVII−XXXVII矢視断面図である。
【図３８】半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図３９】図３８のXXXIX−XXXIX矢視断面図である。
【図４０】半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図４１】図４０のXLI−XLI矢視断面図である。
【図４２】半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図４３】図４２のXLIII−XLIII矢視断面図である。
【図４４】本発明の第３実施形態に係る半導体装置１００Ｃを示す図２と同様の断面図である。
【図４５】半導体構成体１Ｃを示す平面図である。
【図４６】図４５のXLVI−XLVI矢視断面図である。
【図４７】半導体構成体１Ｃの製造方法の説明図である。
【図４８】半導体構成体１Ｃの製造方法の説明図である。
【図４９】半導体構成体１Ｃの製造方法の説明図である。
【図５０】半導体構成体１Ｃの製造方法の説明図である。
【図５１】半導体構成体１Ｃの製造方法の説明図である。
【図５２】半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図５３】図５２のLIII−LIII矢視断面図である。
【図５４】半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図５５】図５４のLV−LV矢視断面図である。
【図５６】半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。
【図５７】図５６のLVII−LVII矢視断面図である。
【発明を実施するための形態】
【０００９】
〔第１実施形態〕
図１は本発明の第１実施形態に係る半導体装置１００Ａを示す平面図であり、図２は図１のII−II矢視断面図である。この半導体装置１００Ａは、配線基板である複数の基板１１０、１２０、１３０、１４０、１５０の積層構造であり、内部に半導体構成体１Ａを包埋したものである。
【００１０】
ここで、半導体構成体１Ａについて説明する。
図３は半導体構成体１Ａを示す平面図であり、図４は図３のIV−IV矢視断面図である。図３、図４に示すように、半導体構成体１Ａは、半導体デバイスウエハ１０の表面に絶縁膜１４、配線１５、柱状電極２１、封止樹脂２２、壁２３等を有する。
半導体デバイスウエハ１０は、図３に示すように、シリコン等からなる半導体基板（半導体ウエハ）１１と、金属等の導電性材料からなる複数の接続パッド１２と、酸化シリコンまたは窒化シリコン等の絶縁性材料からなる保護絶縁膜１３と、等を備える。
【００１１】
半導体基板１１の表面には、電子回路２や接続パッド１２、及びこれらを接続する配線等が形成されている。電子回路２は、例えば、加速度センサ、圧力センサ、マイクロジャイロ、流量センサ、ガスセンサ、赤外線イメージャ、マイクロアクチュエータ、インクジェットプリンタヘッド、共振子フィルタ、マイクロリレー、マイクロプローバ、走査型プローブ顕微鏡、光スイッチ、ＤＭＤ、光スキャナ、等である。
【００１２】
接続パッド１２はシリコン基板１１上の配線と接続されている。保護絶縁膜１３は半導体基板１１の表面に形成され、配線等を被覆する。
また、保護絶縁膜１３には、接続パッド１２を露出させる開口１３ａ、電子回路２を露出させる開口１３ｂが設けられている。図３、図４に示すように、開口１３ａは接続パッド１２よりも小さく、開口１３ｂは電子回路２よりも大きい。
【００１３】
保護絶縁膜１３の上面には、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁膜１４が形成されている。絶縁膜１４には、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
【００１４】
絶縁膜１４には、接続パッド１２を露出させる開口１４ａ、電子回路２を露出させる開口１４ｂが設けられている。開口１４ａ、１４ｂは絶縁膜１４が感光性樹脂であれば、半導体デバイスウエハ１０上に塗布−露光−現像−硬化することで一括形成することができる。また、開口１４ａ、１４ｂは、例えばレーザーにより形成することができる。図３、図４に示すように、絶縁膜１４の開口１４ａは、保護絶縁膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と絶縁膜１４とが密着している。また、絶縁膜１４の開口１４ｂは、電子回路２よりも大きく、絶縁膜１４の開口１４ｂ内に電子回路２が露出されている。
【００１５】
絶縁膜１４の上面の一部、及び、開口１４ａから露出した接続パッド１２の上部には、配線１５が形成されている。配線１５は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する配線層１９を含む。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一部は、開口１３ａ、１４ａを介して接続パッド１２に接続されている。配線１５は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路を、柱状電極２１に導通するための配線である。
【００１６】
電解めっき用シード層１６の上面には銅等の導電性材料からなる配線層１９及び壁層２４が形成されている。
配線層１９は電解めっき用シード層１６より厚く、例えば１μｍ〜５μｍの厚さが好ましい。配線１５における接続パッド１２とは反対側の端部のランド上面には、銅等の導電性材料からなる柱状電極２１が形成されている。柱状電極２１の直径は５０〜５００μｍである。柱状電極２１の高さは４５〜９９μｍ程度であり、配線１５の厚さと合わせて５０〜１００μｍ程度である。
【００１７】
電解めっき用シード層１６及び配線層１９の積層体である配線１５は、対応する１つ又は複数の接続パッド１２と１つ又は複数の柱状電極２１とを接続している。また、配線１５は、それぞれ隣接する他の配線１５と電気的に絶縁されるように配列されている。
【００１８】
壁２３は、開口１３ｂ、１４ｂを囲むように設けられ、上側から平面視して四角形の形状をなしている。壁２３は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する壁層２４を含む。壁２３の幅は７０〜１００μｍである。壁２３の上面は柱状電極２１の上面とほぼ面一であり、高さは５０〜１００μｍ程度である。壁２３と半導体基板１１との間には保護絶縁膜１３が介在されているため、壁２３は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路と絶縁されている。
【００１９】
なお、接地されている接続パッド１２と接続されている一本の配線１５は、壁２３の下部まで延在しており、いずれか１つの柱状電極２１が、この配線１５を介して壁２３と導通している。この柱状電極２１は接地用の端子であり、壁２３を接地する。
【００２０】
配線１５及び絶縁膜１４の表面であって、柱状電極２１の周囲並びに壁２３の外側部分には、封止樹脂２２が充填されている。封止樹脂２２は、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂と、シリカ等のフィラーとのコンポジット（複合材料）からなる。ただし、フィラーを含有していない熱硬化性樹脂でもよい。柱状電極２１は上面が封止樹脂２２から露出されている。
【００２１】
次に、半導体構成体１Ａの製造方法について図５〜図２０を用いて説明する。ここで、図５〜図１２は製造途中におけるダイシング前の半導体基板の断面図である。また、図１３、図１５、図１７、図１９は、半導体構成体１Ａの製造途中におけるダイシング前の半導体基板を示す平面図であり、図１４は図１３のXIV−XIV矢視断面図、図１６は図１５のXVI−XVI矢視断面図、図１８は図１７のXVIII−XVIII矢視断面図、図２０は図１９のXX−XX矢視断面図である。
【００２２】
まず、図５に示すように、半導体基板（半導体ウエハ）１１上に接続パッド１２及び保護絶縁膜１３を備える、ダイシング前の半導体デバイスウエハ１０の表面に、絶縁膜１４を形成する。なお、保護絶縁膜１３には、電子回路２を露出させる開口１４ｂがまだ設けられておらず、電子回路２は保護絶縁膜１３に被覆されている。
【００２３】
次に、図６に示すように、スパッタ等の気相堆積法により絶縁膜１４の全面及び接続パッド１２を覆う電解めっき用シード層１６を形成する。
次に、図７に示すように、電解めっき用シード層１６上の配線層１９を形成する領域を除き、配線レジスト１７を形成する。
次に、図８に示すように、配線レジスト１７が形成されていない部分に、電解めっき用シード層１６を陰極とする電解めっきにより配線層１９を堆積する。
その後、図９に示すように、配線レジスト１７を除去する。
【００２４】
次に、図１０に示すように、電解めっき用シード層１６及び配線層１９の上面にドライフィルムを貼り付け、パターニングすることで柱状電極２１及び壁層２４用のレジスト２０を形成する。なお、レジスト２０には、複数の柱状電極２１を形成する部分に複数の開口２０ａが、壁層２４を形成する部分に開口２０ｂがそれぞれ設けられている。
【００２５】
次に、図１１に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０の開口２０ａ内に柱状電極２１を、開口２０ｂ内に壁層２４を、それぞれ同時に堆積する。
次に、図１２に示すように、レジスト２０を除去する。
【００２６】
次に、図１３、図１４に示すように、ソフトエッチングにより配線層１９、柱状電極２１、壁層２４が形成されていない領域の電解めっき用シード層１６を除去して、配線層１９とその下部の電解めっき用シード層１６との積層体である配線１５が形成されるとともに、壁層２４とその下部の電解めっき用シード層１６との積層体である壁２３が形成される。
なお、この時、配線層１９、柱状電極２１、壁層２４の表面も電解めっき用シード層１６の厚さと同程度にエッチングされるが、配線層１９、柱状電極２１、壁層２４は電解めっき用シード層１６と比較して充分に厚いため、影響はない。
【００２７】
次に、外観検査により配線１５の断線や半導体デバイスウエハ１０上の異物の有無を確認する。次に、絶縁膜１４の表面を酸素プラズマにより処理することで、表面の炭化物等の異物を除去する。
【００２８】
次に、図１５、図１６に示すように、壁２３の内側部分（電子回路２がある領域）を塞ぐ蓋２５Ａを、壁２３の上部に載置する。蓋２５Ａとしては、例えば、銅やステンレス等からなる印刷マスク版を用いることができる。蓋２５Ａは、接続部２５ａによって相互に連結されている。
【００２９】
次に、図１７、図１８に示すように、壁２３の外側部分に封止樹脂２２を充填する。封止樹脂２２は、柱状電極２１の上部を覆っている。このとき、壁２３の内側部分は蓋２５Ａにより塞がれているため、封止樹脂２２は充填されない。封止樹脂２２が硬化した後、蓋２５Ａを除去する。
【００３０】
次に、グラインダーで封止樹脂２２を上面から切削しながら、柱状電極２１の上部を切削することで、図１９、図２０に示すように、柱状電極２１、封止樹脂２２及び壁２３の上面を面一に形成する。これにより柱状電極２１が電解めっき時に不均一な高さに形成されていても、ほぼ同一の高さにすることができる。なお、封止樹脂２２が蓋２５Ａの上部まで到達している場合等、蓋２５Ａが除去できないときには、蓋２５Ａを封止樹脂２２とともに切削してもよい。
その後、保護絶縁膜１３に電子回路２を露出させる開口１３ｂを形成し、ダイシングすることで、図３、図４に示す半導体構成体１Ａが完成する。なお、電子回路２を動作するのに電子回路２上に保護絶縁膜１３があっても不都合がない場合は、保護絶縁膜１３の開口部１３ｂを形成しなくてもよい。
【００３１】
基板１１０、１２０、１３０、１４０、１５０は、絶縁性の樹脂からなる。具体的には、基板１１０、１２０、１３０、１４０、１５０は、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂その他のガラス布基材絶縁性樹脂複合材等を用いることができる。
【００３２】
基板１１０には、半導体構成体１Ａを収納する開口１１１や、スルーホール１１２が設けられている。スルーホール１１２の内壁面には、金属壁１６２が形成されている。
基板１２０は半導体構成体１Ａ及び基板１１０の下部に配置されており、スルーホール１１２と対応する位置にスルーホール１２２が設けられている。スルーホール１２２の内壁面には、スルーホール１１２の内壁面から連続して金属壁１６２が形成されている。
基板１２０の下面には、配線１６４が形成されている。一部の配線１６４は金属壁１６２と一体に形成されている。配線１６４は基板１４０に埋め込まれている。
【００３３】
基板１３０は基板１１０の上部に配置されており、半導体構成体１Ａの壁２３と対応する位置に開口１３１が設けられている。また、スルーホール１１２と対応する位置にスルーホール１３２が設けられている。スルーホール１３２の内壁面には、スルーホール１１２の内壁面から連続して金属壁１６２が形成されている。
【００３４】
さらに、基板１３０には、半導体構成体１Ａの柱状電極２１と対応する位置にビアホール１３３が設けられている。ビアホール１３３には、金属からなる充填材１６３が充填されている。
基板１３０の上面には、配線１６５が形成されている。配線１６５は金属壁１６２、充填材１６３と一体に形成されている。配線１６５は基板１５０に埋め込まれている。
【００３５】
基板１４０は基板１２０の下部に配置されており、配線１６４の一部を露出させるビアホール１４３が形成されている。ビアホール１４３には金属からなる充填材１６６が充填されている。
基板１４０の下面には、金属からなる配線１７１が設けられている。配線１７１の一部は充填材１６６と一体に形成されている。
また、基板１４０の下面には、配線１７１を被覆するソルダーレジスト１８１が設けられている。ソルダーレジスト１８１には配線１７１の一部を露出させる開口１８１ａが設けられている。配線１７１の開口１８１ａから露出した部分が端子１７３となる。
【００３６】
基板１５０は基板１３０の上部に配置されており、開口１３１と対応する位置に開口１５１が設けられている。また、基板１５０には、配線１６５の一部を露出させるビアホール１５３が形成されている。ビアホール１５３には金属からなる充填材１６７が充填されている。
基板１５０の上面には、金属からなる配線１７２が設けられている。配線１７２の一部は充填材１６７と一体に形成されている。
また、基板１５０の上面には、配線１７２を被覆するソルダーレジスト１８２が設けられている。ソルダーレジスト１８２には配線１７２の一部を露出させる開口１８２ａが設けられている。配線１７２の開口１８２ａから露出した部分が端子１７４となる。
【００３７】
次に、図２１〜図３０を用いて、半導体装置１００Ａの製造方法について説明する。
まず、図２１に示すように、あらかじめ開口１１１を形成したプリプレグである基板１１０を、スパッタ、蒸着等で積層された金属箔１９１が成膜された基板１２０に貼り付ける。次に、図２２に示すように、開口１１１に半導体構成体１Ａを収納する。次に、図２３に示すように、基板１１０及び半導体構成体１Ａの上部に、あらかじめ開口１３１を設けた基板１３０及び金属箔１９２を積層する。半導体構成体１Ａの壁２３及び電子回路２は、開口１３１から露出されている。なお、開口１１１は、金型加工、ルーター加工、レーザ加工等いずれの方式でも形成されてもよい。
【００３８】
次に、図２４に示すように、レーザードリル加工により、半導体構成体１Ａの周囲の所定位置において、金属箔１９１、１９２に開口１９１ａ、１９２ａを形成するとともに、開口１９１ａ、１９２ａに対応する基板１１０、１２０、１３０にスルーホール１１２、１２２、１３２を形成する。また、レーザードリル加工によって金属箔１９２及び基板１３０のうち、柱状電極２１の直上の部位にそれぞれ開口１９２ｂ、ビアホール１３３を形成する。
【００３９】
次に、図２５に示すように、無電解メッキ処理、電気メッキ処理を順に行うことによって基板１１０、１２０、１３０のスルーホール１１２、１２２、１３２の内壁に金属壁１６２を形成するとともに、ビアホール１３３に充填材１６３を形成し、さらに、金属箔１９１、１９２の面上に、配線層１６４Ａ、１６５Ａをそれぞれ形成する。
次に、図２６に示すように、ソフトエッチングにより配線層１６４Ａ、１６５Ａが形成されていない部分の金属箔１９１、１９２を除去することで、金属箔１９１及び配線層１６４Ａからなる配線１６４、金属箔１９２及び配線層１６５Ａからなる配線１６５を形成する。
【００４０】
次に、図２７に示すように、基板１２０の下部に基板１４０、基板１４０の下部に金属箔１９３を順に積層する。また、あらかじめ開口１５１を設けた基板１５０を基板１３０の上部に、基板１５０の上部に金属箔１９４を順に積層する。
【００４１】
次に、図２８に示すように、レーザードリル加工により、ビアホール１４３、１５３を形成するとともに、金属箔１９３、１９４の対応する位置に開口１９３ａ、１９４ａを形成し、配線１６４、１６５の一部を露出させる。
【００４２】
次に、図２９に示すように、所定領域にレジストパターンを形成し、無電解メッキ処理、電気メッキ処理を順に行うことによって当該レジストパターンが形成されていない領域であるビアホール１４３、１５３内に充填材１６６、１６７を充填して形成するとともに、当該レジストパターンが形成されていない領域である金属箔１９３、１９４の表面に配線１７１、１７２となる金属層１７１Ａ、１７２Ａを形成する。
【００４３】
次に、図３０に示すように、レジストパターンを除去後、レジストパターンが形成されていた領域、つまり、配線層１７１Ａ、１７２Ａが形成されていない領域の金属箔１９３、１９４をソフトエッチングにより部分除去することで、金属箔１９３及び配線層１７１Ａからなる配線１７１、金属箔１９４及び配線層１７２Ａからなる配線１７２を形成する。
その後、基板１４０の下面及び配線１７１を被覆するソルダーレジスト１８１を設け、パターニングすることにより開口１８１ａを設け配線１７１の端子１７３を露出させる。同様に、基板１５０の上面及び配線１７２を被覆するソルダーレジスト１８２を設け、パターニングすることにより開口１８２ａを設け配線１７２の端子１７４を露出させる。以上により、図１、図２に示す半導体装置１００Ａが完成する。
【００４４】
このように、本実施形態によれば、半導体デバイスウェハ１０の電子回路２が形成された領域を取り囲む壁２３の外側部分に封止樹脂２２が充填された半導体構成体１Ａを用いるため、電子回路２が形成された領域が露出した状態で半導体装置１００Ａにパッケージすることができる。したがって、機械素子や光学素子のパッケージに適用することができる。
【００４５】
〔第２実施形態〕
図３１は本発明の第２実施形態に係る半導体装置１００Ｂを示す図２と同様の断面図である。なお、第１の実施形態に係る半導体装置１００Ａと同様の構成については、同符号を付して説明を割愛する。
半導体装置１００Ｂは、内部に半導体構成体１Ａの代わりに、半導体構成体１Ｂをパッケージしたものである。
【００４６】
ここで、半導体構成体１Ｂについて説明する。図３２は半導体構成体１Ｂを示す平面図であり、図３３は図３２のXXXIII−XXXIII矢視断面図である。なお、第１実施形態の半導体構成体１Ａと同様の構成については、説明を割愛する。
【００４７】
図３２、図３３に示すように、半導体基板１１の表面には、電子回路２や接続パッド１２、及びこれらを接続する配線等が形成されている。電子回路２は、可動部がない光学素子であり、例えば、フォトセンサ、赤外線イメージャ等である。
【００４８】
半導体基板１１の上面であって、壁２３の内側部分には、電子回路２を封止する透明樹脂２６が充填されている。透明樹脂２６には、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂等を用いることができる。
【００４９】
次に、半導体構成体１Ｂの製造方法について図３４〜図４３を用いて説明する。ここで、図３４、図３６、図３８、図４０は、半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図であり、図３５は図３４のXXXV−XXXV矢視断面図、図３７は図３６のXXXVII−XXXVII矢視断面図、図３９は図３８のXXXIX−XXXIX矢視断面図、図４１は図４０のXLI−XLI矢視断面図、図４３は図４２のXLIII−XLIII矢視断面図である。
【００５０】
まず、第１実施形態の半導体構成体１Ａと同様にして、図５〜図１２に示す絶縁膜１４の形成からレジスト２０の除去までの工程を行う。
【００５１】
次に、図３４、図３５に示すように、ソフトエッチングにより配線層１９、柱状電極２１、壁２３が形成されていない領域の電解めっき用シード層１６を除去した後に、フォトリソグラフィによって保護絶縁膜１３に電子回路２を露出させる開口１３ｂを形成する。
なお、この時、配線層１９、柱状電極２１、壁層２４の表面もエッチングされるが、配線層１９、柱状電極２１、壁層２４は電解めっき用シード層１６と比較して充分に厚いため、影響はない。
【００５２】
次に、外観検査により配線１５の断線や半導体デバイスウエハ１０上の異物の有無を確認する。次に、絶縁膜１４の表面を酸素プラズマにより処理することで、表面の炭化物等の異物を除去する。
【００５３】
次に、図３６、図３７に示すように、壁２３の外側部分（柱状電極２１や配線１５がある領域）を塞ぐ蓋２５Ｂを、壁２３の上部に載置する。蓋２５Ｂとしては、例えば、銅やステンレス等からなる印刷マスク版を用いることができる。
【００５４】
次に、図３８、図３９に示すように、壁２３の内側部分に透明樹脂２６を充填する。このとき、壁２３の外側部分は蓋２５Ｂにより塞がれているため、透明樹脂２６は充填されない。
次に、透明樹脂２６が硬化した後、図４０、図４１に示すように、蓋２５Ｂを除去する。
【００５５】
次に、図４２、図４３に示すように、半導体基板１１の上面全体に、封止樹脂２２を塗布する。封止樹脂２２は、透明樹脂２６より透過性が低くてもよい。封止樹脂２２は、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂と、シリカ等のフィラーとのコンポジット（複合材料）からなる。ただし、フィラーを含有していない熱硬化性樹脂でもよい。
【００５６】
次に、封止樹脂２２を上面から切削することで、柱状電極２１、封止樹脂２２、壁２３及び透明樹脂２６の上面を面一に形成する。その後、半導体基板１１をダイシングすることで、図３２、図３３に示す半導体構成体１Ｂが完成する。
【００５７】
完成した半導体構成体１Ｂを用いて、第１実施形態の半導体装置１００Ａと同様にして、図２１〜図３９に示す工程を行う。以上により、半導体装置１００Ｂが完成する。
【００５８】
本実施形態によれば、半導体デバイスウェハ１０の電子回路２が形成された領域を取り囲む壁２３の内側部分を透明樹脂２６で封止した半導体構成体１Ｂを用いるため、電子回路２が形成された領域を外部から視認可能な状態で半導体装置１００Ｂにパッケージすることができる。したがって、光学素子のパッケージに適用することができる。
【００５９】
〔第３実施形態〕
図４４は本発明の第３実施形態に係る半導体装置１００Ｃを示す図２と同様の断面図である。なお、第１の実施形態に係る半導体装置１００Ａと同様の構成については、同符号を付して説明を割愛する。
半導体装置１００Ｃは、内部に半導体構成体１Ａの代わりに、半導体構成体１Ｃをパッケージしたものである。
本実施形態に係る基板１３０、１５０には、開口１３１、１５１が設けられていない点が異なる。
【００６０】
ここで、半導体構成体１Ｃについて説明する。図４５は半導体構成体１Ｃを示す平面図であり、図４６は図４５のXLVI−XLVI矢視断面図である。なお、第１実施形態の半導体構成体１Ａと同様の構成については、説明を割愛する。
【００６１】
図４５、図４６に示すように、半導体基板１１の表面には、電子回路２や接続パッド１２、及びこれらを接続する配線等が形成されている。電子回路２は、例えば、加速度センサ、圧力センサ、マイクロジャイロ、流量センサ、ガスセンサ、赤外線イメージャ、マイクロアクチュエータ、インクジェットプリンタヘッド、共振子フィルタ、マイクロリレー、マイクロプローバ、走査型プローブ顕微鏡、光スイッチ、ＤＭＤ、光スキャナ、等である。
【００６２】
半導体構成体１Ｃでは、配線１５の接続パッド１２とは反対側の端部のランド上面に柱状電極２１Ａが形成されるとともに、柱状電極２１Ａの上部に、さらに銅等の導電性材料からなる柱状電極２１Ｂが形成されている。なお、柱状電極２１Ｂの径が柱状電極２１Ａよりも大きい方が接続性の観点から好ましいが、等径であってもよいし、柱状電極２１Ｂの径が柱状電極２１Ａより小さくてもよい。
柱状電極２１Ａの高さは４５〜８５μｍ程度であり、配線１５の厚さと合わせて５０〜１００μｍ程度である。柱状電極２１Ａの上面は壁２３の上面と面一である。
【００６３】
壁２３の上部には、壁２３の内側部分（電子回路２がある領域）を塞ぐ蓋２５Ｃが設けられている。蓋２５Ｃの高さは柱状電極２１Ｂの高さと等しい。蓋２５Ｃとしては、例えば、銅やステンレス等からなる印刷マスク版を用いることができる。あるいは、電子回路２に光学素子を用いるために、例えばポリカーボネート等の透明な材料を用いてもよい。
【００６４】
なお、蓋２５Ｃは、半導体基板１１のダイシング前に、隣接する他の半導体構成体１Ｃの蓋２５Ｃと一体的に扱えるように、壁２３よりも外側の部分に他の蓋２５Ｃとの接続部２５ａを有している。接続部２５ａは製造プロセスにおいて除去してもよい。
【００６５】
次に、半導体構成体１Ｃの製造方法について図４７〜図５７を用いて説明する。ここで、図４７〜図５０は製造途中におけるダイシング前の半導体基板の断面図である。また、図５２、図５４、図５６は、半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図であり、図５３は図５２のLIII−LIII矢視断面図、図５５は図５４のLV−LV矢視断面図、図５７は図５６のLVII−LVII矢視断面図である。
【００６６】
まず、第１実施形態の半導体構成体１Ａと同様にして、図５〜図９に示す絶縁膜１４の形成から配線レジスト１７の除去までの工程を行う。
【００６７】
次に、図４７に示すように、電解めっき用シード層１６及び配線層１９の上面にドライフィルムを貼り付け、パターニングすることで柱状電極２１Ａ及び壁層２４用のレジスト２０Ａを形成する。なお、レジスト２０Ａには、複数の柱状電極２１Ａを形成する部分にそれぞれ開口２０ａが、壁層２４を形成する部分にそれぞれ開口２０ｂが設けられている。
【００６８】
次に、図４８に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０Ａの開口２０ａ内に柱状電極２１Ａを、開口２０ｂ内に壁層２４を、それぞれ堆積する。柱状電極２１Ａ及び壁層２４は必要に応じて上面を研削してレジスト２０Ａと同じ高さにして上面全体を平滑にすることが好ましい。
【００６９】
次に、図４９に示すように、柱状電極２１Ａ及びレジスト２０Ａの上部に、ドライフィルムを貼り付け、パターニングすることで柱状電極２１Ｂ用のレジスト２０Ｂを形成する。なお、レジスト２０Ｂには、柱状電極２１Ｂを形成する部分に開口２０ｃが設けられている。
【００７０】
次に、図５０に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０Ｂの開口２０ｃ内に柱状電極２１Ｂを形成する。
次に、図５１に示すように、レジスト２０Ａ、２０Ｂを除去する。
【００７１】
次に、図５２、図５３に示すように、ソフトエッチングにより配線層１９、柱状電極２１、壁層２４が形成されていない領域の電解めっき用シード層１６を除去した後に、フォトリソグラフィによって保護絶縁膜１３に電子回路２を露出させる開口１３ｂを形成する。
なお、この時、配線層１９、柱状電極２１、壁層２４の表面もエッチングされるが、配線層１９、柱状電極２１、壁層２４は電解めっき用シード層１６と比較して充分に厚いため、影響はない。
【００７２】
次に、外観検査により配線１５の断線や半導体デバイスウエハ１０上の異物の有無を確認する。次に、絶縁膜１４の表面を酸素プラズマにより処理することで、表面の炭化物等の異物を除去する。
【００７３】
次に、図５４、図５５に示すように、壁２３の内側部分を塞ぐ蓋２５Ｃを、各壁２３の上部に載置する。蓋２５Ｃは、接続部２５ａによって相互に連結されている。
【００７４】
次に、図５６、図５７に示すように、壁２３の外側部分及び蓋２５Ｃの上部に封止樹脂２２を充填する。このとき、壁２３の内側部分は蓋２５Ｃにより塞がれているため、封止樹脂２２は充填されない（壁２３の上面と蓋２５Ｃの下面との隙間に僅かに侵入する）。
【００７５】
次に、封止樹脂２２を上面から切削することで、柱状電極２１Ｂ、封止樹脂２２及び蓋２５Ｃの上面を面一に形成する。その後、ダイシングすることで、図４５、図４６に示す半導体構成体１Ｃが完成する。
【００７６】
完成した半導体構成体１Ｃを用いて、第１実施形態の半導体装置１００Ａと同様にして、図２１〜図３９に示す工程を行う。以上により、半導体装置１００Ｃが完成する。
【００７７】
本実施形態によれば、半導体デバイスウェハ１０の電子回路２が形成された領域を取り囲む壁２３の内側部分を蓋２５Ｃで封止した半導体構成体１Ｃを用いるため、電子回路２が形成された領域を空洞とした状態で半導体装置１００Ｃにパッケージすることができる。したがって、機械素子を封止するパッケージに適用することができる。
【符号の説明】
【００７８】
１Ａ、１Ｂ、１Ｃ  半導体構成体
２  電子回路
１０  半導体デバイスウエハ
１１  半導体基板
１２  接続パッド
１３  保護絶縁膜
１３ａ、１３ｂ、１４ａ、１４ｂ、２０ａ、２０ｂ、２０ｃ  開口
１４  絶縁膜
１５  配線
１６  電解めっき用シード層
１７  配線レジスト
１９  配線層
２０、２０Ａ、２０Ｂ  レジスト
２１  柱状電極
２２  封止樹脂
２３  壁
２４  壁層
２５Ａ、２５Ｂ、２５Ｃ  蓋
２６  透明樹脂
１００Ａ、１００Ｂ、１００Ｃ  半導体装置
１１０、１２０、１３０、１４０、１５０  基板
１１１、１３１、１５１、１８１ａ、１８２ａ、１９１ａ、１９２ａ、１９２ｂ、１９３ａ、１９４ａ  開口
１１２、１２２、１３２  スルーホール
１３３、１４３、１５３  ビアホール
１６２  金属壁
１６３、１６６、１６７  充填材
１６４、１６５、１７１、１７２  配線
１６４Ａ、１６５Ａ、１７１Ａ、１７２Ａ  金属層
１７３、１７４  端子
１８１、１８２  ソルダーレジスト
１９１、１９２、１９３、１９４  金属箔
【図１】
2011210808.tif 000003
【図２】
2011210808.tif 000004
【図３】
2011210808.tif 000005
【図４】
2011210808.tif 000006
【図５】
2011210808.tif 000007
【図６】
2011210808.tif 000008
【図７】
2011210808.tif 000009
【図８】
2011210808.tif 000010
【図９】
2011210808.tif 000011
【図１０】
2011210808.tif 000012
【図１１】
2011210808.tif 000013
【図１２】
2011210808.tif 000014
【図１３】
2011210808.tif 000015
【図１４】
2011210808.tif 000016
【図１５】
2011210808.tif 000017
【図１６】
2011210808.tif 000018
【図１７】
2011210808.tif 000019
【図１８】
2011210808.tif 000020
【図１９】
2011210808.tif 000021
【図２０】
2011210808.tif 000022
【図２１】
2011210808.tif 000023
【図２２】
2011210808.tif 000024
【図２３】
2011210808.tif 000025
【図２４】
2011210808.tif 000026
【図２５】
2011210808.tif 000027
【図２６】
2011210808.tif 000028
【図２７】
2011210808.tif 000029
【図２８】
2011210808.tif 000030
【図２９】
2011210808.tif 000031
【図３０】
2011210808.tif 000032
【図３１】
2011210808.tif 000033
【図３２】
2011210808.tif 000034
【図３３】
2011210808.tif 000035
【図３４】
2011210808.tif 000036
【図３５】
2011210808.tif 000037
【図３６】
2011210808.tif 000038
【図３７】
2011210808.tif 000039
【図３８】
2011210808.tif 000040
【図３９】
2011210808.tif 000041
【図４０】
2011210808.tif 000042
【図４１】
2011210808.tif 000043
【図４２】
2011210808.tif 000044
【図４３】
2011210808.tif 000045
【図４４】
2011210808.tif 000046
【図４５】
2011210808.tif 000047
【図４６】
2011210808.tif 000048
【図４７】
2011210808.tif 000049
【図４８】
2011210808.tif 000050
【図４９】
2011210808.tif 000051
【図５０】
2011210808.tif 000052
【図５１】
2011210808.tif 000053
【図５２】
2011210808.tif 000054
【図５３】
2011210808.tif 000055
【図５４】
2011210808.tif 000056
【図５５】
2011210808.tif 000057
【図５６】
2011210808.tif 000058
【図５７】
2011210808.tif 000059