(57)【要約】【課題】整列されたデータ及びデータ入力ストローブ信号間の十分な時間マージンを確保し、また、ラッチング制御信号の活性化の時点を動作モードに応じて制御して、整列されたデータをラッチングする半導体メモリ装置を提供すること。【解決手段】本半導体メモリ装置は、データストローブ信号に応答して、順次入力される複数のデータを整列させるデータ整列部、データストローブ信号を受信し、１つの書込み動作から次の書込み動作までの間隔を表す情報に応答して、ラッチング制御信号を生成するラッチング動作制御部、前記ラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングするデータラッチング部、及び、データ入力ストローブ信号に応答してデータラッチング部の出力信号を同期化し、複数のグローバルデータラインに出力するデータ同期化出力部を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
データストローブ信号に応答して、順次入力される複数のデータを整列させるデータ整列部と、
前記データストローブ信号を受信し、１つの書込み動作から次の書込み動作までの間隔を表す情報に応答して、ラッチング制御信号を生成するラッチング動作制御部と、
前記ラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングするデータラッチング部と、
データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化して複数のグローバルデータラインに出力するデータ同期化出力部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記データ整列部が、複数の前記データを、前記データストローブ信号に応答してシフトさせることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データラッチング部が、前記ラッチング制御信号に応答して、入力信号をラッチングする複数のラッチング部を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記データ入力ストローブ信号が、バーストレンス情報に対応する複数のデータ入力ストローブ信号を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記データ同期化出力部が、
複数の前記データ入力ストローブ信号のうち、第１データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化して出力する第１同期化グループと、
複数の前記データ入力ストローブ信号のうち、第２データ入力ストローブ信号に応答して、前記データラッチング部の出力信号及び前記第１同期化グループの出力信号を同期化して複数の前記グローバルデータラインに出力する第２同期化グループとを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記データストローブ信号が入力され、立上りデータストローブ信号と立下りデータストローブ信号とを生成して前記データ整列部に出力する、立上り・立下りストローブ信号生成部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ラッチング制御信号が、前記立下りデータストローブ信号に同期化されて出力されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記立上り・立下りストローブ信号生成部が、
前記データストローブ信号をバッファリングするバッファリング部と、
前記データストローブ信号と基準電圧とを比較して、その結果に対応する区間制御信号を生成する活性化制御部と、
前記区間制御信号に応答して、前記バッファリング部の出力信号を前記データ整列部に出力する出力制御部とを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記区間制御信号が、前記データストローブ信号のトグリング区間を制限することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
データストローブ信号に応答して、順次入力される複数のデータを整列させるデータ整列部と、
書込み動作時に前記データストローブ信号を受信し、動作モード情報に応答してラッチング制御信号を生成するラッチング動作制御部と、
前記ラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングするデータラッチング部と、
データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化して、複数のグローバルデータラインに出力するデータ同期化出力部と、
を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記ラッチング動作制御部が、
前記書込み動作時に活性化する書込み情報及び前記動作モード情報に応答して間隔選択信号を生成するモード選択部と、
前記間隔選択信号の制御を受け、前記データストローブ信号に応答して前記ラッチング制御信号を生成する制御信号生成部と、
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記動作モード情報が、プリアンブル区間において、前記データストローブ信号がトグリングする回数を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記モード選択部が、
前記書込み情報が入力され、１つの書込み命令及び次の書込み命令間の追加書込間隔情報を生成する情報生成部と、
前記追加書込間隔情報及び前記動作モード情報をデコードして前記間隔選択信号を生成するデコード部と、
を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記情報生成部が、
クロック信号に応答して、前記書込み情報をシフトさせる複数のシフト部と、
前記書込み情報に応答して、前記複数のシフト部の出力信号のうち対応する出力信号を同期化し、前記追加書込間隔情報を出力する情報出力部と、
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記制御信号生成部が、
前記間隔選択信号に対応するシフト経路が設定されて、前記データストローブ信号に応答して、前記シフト経路を介してシフト動作を行う経路制御シフト部と、
前記経路制御シフト部の出力信号をフィードバックするフィードバック部と、
前記データストローブ信号に応答して、前記経路制御シフト部の出力信号を前記ラッチング制御信号として出力する制御信号出力部と、
を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１６】
前記経路制御シフト部が、
前記データストローブ信号に応答して、前記フィードバック部を介して入力される信号をシフトさせるデータ用シフト部と、
前記間隔選択信号に応答して、前記データ用シフト部の前記シフト経路を設定する経路設定部と、
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記データストローブ信号に応答して、前記データ用シフト部の出力信号をシフトさせるＣＲＣ用シフト部を、さらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記信号出力部が、前記データストローブ信号に応答して、前記ＣＲＣ用シフト部の出力信号をＣＲＣラッチング制御信号として出力することを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記フィードバック部が、ＣＲＣ動作モードに応じて前記データ用シフト部の出力信号又は前記ＣＲＣ用シフト部の出力信号をフィードバックすることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
前記ＣＲＣラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングする追加ラッチング部と、
ＣＲＣ入力ストローブ信号に応答して、前記追加ラッチング部の出力信号を同期化して出力する追加同期化出力部と、
をさらに備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記データ用シフト部のシフト動作の前に入力される信号を初期化させる初期化部を、さらに備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記データ整列部が、前記データストローブ信号に応答して、複数の前記データをシフトすることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項２３】
前記データラッチング部が、前記ラッチング制御信号に応答して、入力信号をラッチングする複数のラッチング部を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項２４】
前記データ入力ストローブ信号が、バーストレンス情報に対応する複数のデータ入力ストローブ信号を有することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項２５】
前記データ同期化出力部が、
複数の前記データ入力ストローブ信号のうち、第１データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化して出力する第１同期化グループと、
複数の前記データ入力ストローブ信号のうち、第２データ入力ストローブ信号に応答して、前記データラッチング部の出力信号及び前記第１同期化グループの出力信号を同期化して、複数の前記グローバルデータラインに出力する第２同期化グループと、
を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記データストローブ信号が入力され、立上りデータストローブ信号及び立下りデータストローブ信号を生成して、前記データ整列部に出力する立上り・立下りストローブ信号生成部を、さらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項２７】
前記ラッチング制御信号が、前記立下りデータストローブ信号に同期化されて出力されることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記立上り・立下りストローブ信号生成部が、
前記データストローブ信号をバッファリングするバッファリング部と、
前記データストローブ信号と基準電圧とを比較して、その結果に対応する区間制御信号を生成する活性化制御部と、
前記区間制御信号に応答して、前記バッファリング部の出力信号を前記データ整列部に出力する出力制御部と、
を備えることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２９】
前記区間制御信号が、前記データストローブ信号のトグリング区間を制限することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記データ用シフト部が、前記区間制御信号に応答してリセットされることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３１】
前記追加ラッチング部が、前記区間制御信号に応答してリセットされ、前記初期化部が、前記区間制御信号に応答してリセットされることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３２】
データストローブ信号に応答して、順次入力される複数のデータを整列させるステップと、
書込み動作時に前記データストローブ信号を受信し、動作モード情報に応答してラッチング制御信号を生成するステップと、
前記ラッチング制御信号に応答して、前記整列させるステップで整列されたデータをラッチングするステップと、
データ入力ストローブ信号に応答して、前記ラッチングするステップの出力信号を複数のグローバルデータラインに出力するステップと、
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項３３】
前記動作モード情報が、プリアンブル区間において、前記データストローブ信号がトグリングする回数を含むことを特徴とする請求項３２に記載の半導体メモリ装置の動作方法。
【請求項３４】
前記データストローブ信号を受信して前記ラッチング制御信号を生成する前記ステップが、
前記書込み動作時に前記データストローブ信号を受信するステップと、
前記動作モード情報に対応する初期カウント値から前記データストローブ信号をカウントして、前記ラッチング制御信号を生成するステップと、
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の動作方法。
【請求項３５】
前記初期カウント値が、一つの書込み命令及び次の書込み命令間の追加書込間隔情報と前記動作モードとに対応して設定されることを特徴とする請求項３４に記載の半導体メモリ装置の動作方法。
【請求項３６】
ＣＲＣ動作モード時に、前記ラッチング制御信号をシフトしてＣＲＣラッチング制御信号を生成するステップと、
前記整列させるステップで整列されたＣＲＣデータを、前記ＣＲＣラッチング制御信号に応答してラッチングするステップと、
ＣＲＣ入力ストローブ信号に応答して、前記ラッチングされたＣＲＣデータを同期化して出力するステップとを、さらに含む
ことを特徴とする請求項３２に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、より詳細には、チップセットから伝達されるデータ及びデータストローブ信号を受信し、データの書込み動作を行う半導体メモリ装置に関する。
【背景技術】
【０００２】
一般的にＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体メモリ装置は、入力されるデータを正確に認識するためにデータストローブ信号を使用する。データストローブ信号は、メモリコントローラのようなチップセット（ｃｈｉｐｓｅｔ）からデータと共に出力される信号であって、データとともにトグリング（ｔｏｇｇｌｉｎｇ）する信号である。チップセットから半導体メモリ装置に伝達される信号中には外部クロック信号がある。外部クロック信号とデータとは互いに異なるローディングを有する伝送ラインを介して伝達されるため、２つの信号には互いに異なる伝送速度が反映され、このため外部クロック信号を利用してデータを認識するには多少無理がともなう。したがって、チップセットは、データが伝送される伝送ラインと類似したローディングを有する伝送ラインを介してデータストローブ信号を半導体メモリ装置に伝達し、半導体メモリ装置は、このように伝達されたデータストローブ信号を利用してデータを正確に認識することが可能である。ここで、データストローブ信号は、データに関してセットアップタイム（ｓｅｔｕｐ  ｔｉｍｅ）及びホールドタイム（ｈｏｌｄ  ｔｉｍｅ）を保障しなければならず、一対の正データストローブ信号及び負データストローブ信号により構成されるのが一般的である。
【０００３】
図１は一般的な半導体メモリ装置の書込み動作を説明するためのタイミングチャートである。
【０００４】
図１を参照すれば、半導体メモリ装置は、外部チップセットから外部クロック信号ＣＬＫ、正データストローブ信号ＤＱＳ、負データストローブ信号ＤＱＳＢ、及びデータＤＡＴの入力を受ける。ここで、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢは、アイドル（ｉｄｌｅ）状態では電源電圧の１／２電圧レベルのターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）レベルを維持し、プリアンブル（ｐｒｅａｍｂｌｅ）区間の後にはデータＤＡＴと共にトグリング（ｔｏｇｇｌｉｎｇ）を開始する。参考としてプリアンブル区間においては、正データストローブ信号ＤＱＳは論理「ロー（ｌｏｗ）」を維持し、負データストローブ信号ＤＱＳＢは論理「ハイ（ｈｉｇｈ）」を維持する。そして、トグリング区間においては、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢは、ターミネーションレベルを基準として、小さい範囲でスイングする。すなわち、上記のターミネーションレベルは正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢがスイングまたはトグリングする、高電圧レベル及び低電圧レベルの中間電圧レベルである。
【０００５】
一方、半導体メモリ装置は、外部チップセットから入力される正データストローブ信号ＤＱＳと負データストローブ信号ＤＱＳＢとを内部的にバッファリング（ｂｕｆｆｅｒｉｎｇ）して、正データストローブ信号ＤＱＳに対応する立上りデータストローブ信号ＤＱＳＲと負データストローブ信号ＤＱＳＢに対応する立下りデータストローブ信号ＤＱＳＦとを生成する。データＤＡＴはこの立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとに応じてラッチング及びシフトされ、第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ３として出力される。
【０００６】
図１で分かるように、立上りデータストローブ信号ＤＱＳＲに対応するデータＤＡＴ、すなわち、データ「Ｒ０」、「Ｒ１」、「Ｒ２」、「Ｒ３」は、立上りデータストローブ信号ＤＱＳＲに応答してラッチングされる。そして、このようにラッチングされたデータはシフトされ、立下りデータストローブ信号ＤＱＳＦに対応するデータＤＡＴ、すなわち、データ「Ｆ０」、「Ｆ１」、「Ｆ２」、「Ｆ３」は、立下りデータストローブ信号ＤＱＳＦに応答してラッチングされる。言い換えれば、順次入力されるデータＤＡＴは立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとに応答して第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ３として整列される。
【０００７】
一方、半導体メモリ装置は多様な動作モードにともない、それに対応する種々の動作を行い、このような動作モード中にはバーストレンス（ｂｕｒｓｔ  ｌｅｎｔｈ）による動作モードがある。バーストレンスは１つのデータピンで一度に入力されるデータの個数に対応し、バーストレンスが４である場合、４つのデータが入力されることを意味し、バーストレンスが８である場合、８つのデータが入力されることを意味する。半導体メモリ装置は、このようなバーストレンスに応じて信号を内部的に生成する。この信号は、「データ入力ストローブ信号」という。
【０００８】
以下、図１を参照し、バーストレンスが８である場合を一例として説明する。
【０００９】
まず、連続的に印加されるデータＤＡＴは、立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとに応答してラッチング及びシフトされる。この時、第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４が活性化されると、第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ３のデータ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」は第４〜第７整列信号（ＡＬＧＮ＜４：７＞）としてラッチングされる。続いて、データＤＡＴは、立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとに応答して、もう一回上記のようにラッチングされ、シフトされる。この時、第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８が活性化されると、第４〜第７整列信号（ＡＬＧＮ＜４：７＞）のデータ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」、及び、第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ３のデータ「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」の各々が、該当するグローバルデータラインＧＩＯ＜０：７＞に出力される。
【００１０】
参考として、バーストレンスが４である場合、半導体メモリ装置は、第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ２として出力されるデータ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」を、第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８に応答して、該当するグローバルデータラインに出力する。
【００１１】
上記したように、第０〜第３整列信号ＡＬＧＮ０、ＡＬＧＮ１、ＡＬＧＮ２、ＡＬＧＮ３に整列されたデータ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」は第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４に応答して同期化され、データ「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」は、第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８に応答して同期化される。この時、第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４と第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８との間の時間間隔（マージン）は、理想的には、外部クロック信号の１サイクル（１ｔＣＫ）である。しかし、実質的に外部クロック信号ＣＬＫに対して、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢは、スキュー（ｓｋｅｗ）が発生する。以下、本明細書では、これらの２つのデータストローブ信号が外部クロック信号より遅れる、又は進む時間のマージンを「ｔＤＱＳＳ」と称し、さらに、ｔＤＱＳＳを、外部クロック信号に対応する１ｔＣＫの±１／４と定義する。したがって、実際に第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４及び第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８が同期化動作を行うことができる時間のマージンは０．５ｔＣＫとなる。
【００１２】
このような０．５ｔＣＫのマージンは、第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４及び第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８による同期化動作を難しくさせる要因として作用する。さらに最近は、半導体メモリ装置の動作周波数が高くなりつつ、１ｔＣＫに対応するパルスの周期が次第に小さくなっている。したがって、このようなマージンの実際の時間は、より小さくなっている。これは第１データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ４及び第２データ入力ストローブ信号ＤＩＳＴＢＰ＿ＢＬ８に応じた同期化動作が正常に行われず、半導体メモリ装置の動作エラーを起こす問題の原因となっている。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような問題を解決するために提案されたもので、整列されたデータとデータ入力ストローブ信号との間の十分な時間マージンを確保できる半導体メモリ装置を提供することを目的とする。
【００１４】
また、本発明は、ラッチング制御信号の活性化の時点を動作モードに応じて制御し、これを利用して、整列されたデータをラッチングすることができる半導体メモリ装置を提供することを別の目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一側面に係る半導体メモリ装置は、データストローブ信号に応答して、順次入力される複数のデータを整列させるデータ整列部と、前記データストローブ信号を受信し、一つの書込み動作から次の書込み動作までの間隔を表す情報に応答してラッチング制御信号を生成するラッチング動作制御部と、前記ラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングするデータラッチング部と、データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化し、複数のグローバルデータラインに出力するデータ同期化出力部とを備えることを特徴とする。
【００１６】
また、上記目的を達成するための本発明の別の一側面に係る半導体メモリ装置は、データストローブ信号に応答して、順次入力される複数のデータを整列させるデータ整列部と、書込み動作時に、前記データストローブ信号を受信し、動作モード情報に応答して、ラッチング制御信号を生成するラッチング動作制御部と、前記ラッチング制御信号に応答して、前記データ整列部の出力信号をラッチングするデータラッチング部と、データ入力ストローブ信号に応答して、前記データラッチング部の出力信号を同期化し、複数のグローバルデータラインに出力するデータ同期化出力部とを備える。
【００１７】
また、上記目的を達成するための本発明の別の一側面に係る半導体メモリ装置の動作方法は、データストローブ信号に応答して、順次入力される複数のデータを整列させるステップと、書込み動作時に、前記データストローブ信号を受信し、動作モード情報に応答してラッチング制御信号を生成するステップと、前記ラッチング制御信号に応答して、前記整列するステップで整列されたデータをラッチングするステップと、データ入力ストローブ信号に応答して、前記ラッチングするステップの出力信号を複数のグローバルデータラインに出力するステップとを含むことを特徴とする。
【発明の効果】
【００１８】
本発明に係る半導体メモリ装置は、整列されたデータとデータ入力ストローブ信号との間のマージンを十分に確保することによって、整列されたデータとデータ入力ストローブ信号との安定した同期化動作が保障される。また、ラッチング制御信号の活性化の時点を動作モードに応じて制御し、これを利用して整列されたデータを所望する時点でラッチングすることが可能である。
【００１９】
すなわち、上記した本願発明によれば、データ入力ストローブ信号に十分なマージンを持たせ、所望の同期化動作を行うことによって、半導体メモリ装置の信頼性を高めることができるという効果を得ることができる。
【００２０】
また、上記した本願発明によれば、整列されたデータのラッチングの時点を動作モードに応じて制御することによって、該当の動作モードに対応して安定した動作を円滑に行うことができるという効果を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】一般的な半導体メモリ装置の書込み動作を説明するためのタイミング図である。
【図２】本発明の実施形態に係る半導体メモリ装置を備えたメモリシステムの構成を示すブロック図である。
【図３】図２の立上り・立下りストローブ信号生成部２２４の構成を示すブロック図である。
【図４】図３の立上り・立下りストローブ信号生成部２２４の回路動作を説明するための波形図である。
【図５】図２のデータ整列部２２５の構成を示すブロック図である。
【図６】図２のデータラッチング部２２７の構成を示すブロック図である。
【図７】図２のデータ同期化出力部２２９の構成を示すブロック図である。
【図８】図２の半導体メモリ装置の書込み動作を説明するためのタイミングチャートである。
【図９】本発明の別の一実施形態に係る半導体メモリ装置の一部構成を示すブロック図である。
【図１０】図９のラッチング動作制御部９３０の構成を示すブロック図である。
【図１１】図１０のモード選択部１０１０の構成を示すブロック図である。
【図１２】図１０のモード選択部１０１０の構成を示すブロック図である。
【図１３】図１０の制御信号生成部１０２０の構成を示すをブロック図である。
【図１４】図９のラッチング動作制御部９３０の全般的な動作を説明するためのタイミング図である。
【図１５】図９のラッチング動作制御部９３０の全般的な動作を説明するためのタイミング図である。
【図１６】図９のラッチング動作制御部９３０の全般的な動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００２２】
以下、本発明が属する技術分野で通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度に本発明を詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００２３】
図２は、本発明の一実施形態に係るメモリシステムの構成を示すブロック図である。
【００２４】
図２に示しているように、メモリシステムはチップセット２１０及び半導体メモリ装置２２０を備える。
【００２５】
チップセット２１０は、データＤＡＴ、正・負データストローブ信号ＤＱＳ、ＤＱＳＢ、及び正・負外部クロック信号ＣＬＫ、ＣＬＫＢを送信する第１〜第３送信部２１１Ａ、２１２Ａ、２１３Ａと、第１〜第３送信部２１１Ａ、２１２Ａ、２１３Ａの各々の出力信号を電源電圧ＶＤＤＱに対応するターミネーションレベルで駆動する第１〜第３送信側ターミネーション部２１１Ｂ、２１２Ｂ、２１３Ｂとを備える。ここで、第１〜第３送信側ターミネーション部２１１Ｂ、２１２Ｂ、２１３Ｂは、データＤＡＴ、正・負データストローブ信号ＤＱＳ、ＤＱＳＢ、及び正・負外部クロック信号ＣＬＫ、ＣＬＫＢが送信される伝送ラインの各々と電源電圧ＶＤＤＱ端との間に挿入される抵抗素子で構成することができる。
【００２６】
半導体メモリ装置２２０は、チップセット２１０から入力される信号に応じてデータＤＡＴを整列させて書込み動作を行う。まず、半導体メモリ装置２２０は、チップセット２１０から入力されるデータＤＡＴ、正・負データストローブ信号ＤＱＳ、ＤＱＳＢ、及びび正・負外部クロック信号ＣＬＫ、ＣＬＫＢを受信する第１〜第３受信部２２１Ａ、２２２Ａ、２２３Ａと、第１〜第３受信部２２１Ａ、２２２Ａ、２２３Ａの各入力信号をターミネーションレベルで駆動する第１〜第３受信側ターミネーション部２２１Ｂ、２２２Ｂ、２２３Ｂとを備える。ここで、第１〜第３受信側ターミネーション部２２１Ｂ、２２２Ｂ、２２３Ｂは、データＤＡＴ、正・負データストローブ信号ＤＱＳ、ＤＱＳＢ、及び正・負外部クロック信号ＣＬＫ、ＣＬＫＢが受信される伝送ラインの各々と電源電圧ＶＤＤＱ端との間に挿入される抵抗素子で構成することができる。
【００２７】
次に、半導体メモリ装置２２０は、立上り・立下りストローブ信号生成部２２４と、データ整列部２２５と、ラッチング動作制御部２２６と、データラッチング部２２７と、入力ストローブ信号生成部２２８と、データ同期化出力部２２９とを備える。
【００２８】
立上り・立下りストローブ信号生成部２２４は、正データストローブ信号ＤＱＳと負データストローブ信号ＤＱＳＢとが入力され、正データストローブ信号ＤＱＳに対応する立上りデータストローブ信号ＤＱＳＲと負データストローブ信号ＤＱＳＢに対応する立下りデータストローブ信号ＤＱＳＦとを生成する。
【００２９】
図３は、図２の立上り・立下りストローブ信号生成部２２４の構成を示すブロック図である。
【００３０】
図３を参照すれば、立上り・立下りストローブ信号生成部２２４は、バッファリング部３１０、遅延部３２０、活性化制御部３３０、及び出力制御部３４０を備える。
【００３１】
バッファリング部３１０は、正データストローブ信号ＤＱＳと負データストローブ信号ＤＱＳＢとをバッファリングするためのもので、正データストローブ信号ＤＱＳが（＋）端子に入力され、負データストローブ信号ＤＱＳＢが（−）端子に入力される第１バッファリング部３１１と、負データストローブ信号ＤＱＳＢが（＋）端子に入力され、正データストローブ信号ＤＱＳが（−）端子に入力される第２バッファリング部３１２とを備える。
【００３２】
遅延部３２０は、バッファリング部３１０の出力信号を予め設定された時間の分だけ遅延させるためのもので、第１バッファリング部３１１の出力信号を遅延させる第１遅延部３２１と、第２バッファリング部３１２の出力信号を遅延させる第２遅延部３２２とを備える。ここで、第１及び第２遅延部３２１、３２２は、後に説明される区間制御信号ＤＩＳＤＱＳが生成される際の遅延時間を補償するためのものである。
【００３３】
活性化制御部３３０は、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢの各々を基準電圧ＶＲＥＦと比較し、その結果に対応する区間制御信号ＤＩＳＤＱＳを生成するためのもので、正データストローブ信号ＤＱＳが（＋）端子に入力され、基準電圧ＶＲＥＦが（−）端子に入力される第３バッファリング部３３１、負データストローブ信号ＤＱＳＢが（＋）端子に入力され、基準電圧ＶＲＥＦが（−）端子に入力される第４バッファリング部３３２、及び、第３、第４バッファリング部３３１、３３２の出力信号Ｂ＿ＤＱＳ、Ｂ＿ＤＱＳＢに応答して区間制御信号ＤＩＳＤＱＳを生成する出力部３３３を備える。例えば、出力部３３３は、信号Ｂ＿ＤＱＳ、Ｂ＿ＤＱＳＢに対するＡＮＤ動作（積動作）を行い、区間制御信号ＤＩＳＤＱＳを出力するＡＮＤゲートで構成することができる。ここで、基準電圧ＶＲＥＦは、正データストローブ信号ＤＱＳと負データストローブ信号ＤＱＳＢとを区別して出力するための電圧で、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢのスイング幅の１／２に対応する電圧レベルを有することができる。
【００３４】
出力制御部３４０は、区間制御信号ＤＩＳＤＱＳに応答して第１及び第２遅延部３２１、３２２の出力信号Ｄ＿ＤＱＳ、Ｄ＿ＤＱＳＢを制限して、それぞれ立上りデータストローブ信号ＤＱＳＲ又は立下りデータストローブ信号ＤＱＳＦとして出力するためのもので、第１遅延部３２１の出力信号Ｄ＿ＤＱＳ及び区間制御信号ＤＩＳＤＱＳが入力され、立上りデータストローブ信号ＤＱＳＲを出力する第１出力部３４１と、第２遅延部３２２の出力信号Ｄ＿ＤＱＳＢ及び区間制御信号ＤＩＳＤＱＳが入力され、立下りデータストローブ信号ＤＱＳＦを出力する第２出力部３４２とを備える。例えば、第１出力部３４１は、第１遅延部３２１の出力信号Ｄ＿ＤＱＳ及び区間制御信号ＤＩＳＤＱＳに対するＡＮＤ動作を行い、立上りデータストローブ信号ＤＱＳＲを出力するＡＮＤゲートで構成することができる。第１出力部３４２は、第２遅延部３２２の出力信号Ｄ＿ＤＱＳＢ及び区間制御信号ＤＩＳＤＱＳに対するＡＮＤ動作を行い、立下りデータストローブ信号ＤＱＳＦを出力するＡＮＤゲートで構成することができる。
【００３５】
図４は、図３の立上り・立下りストローブ信号生成部２２４の回路動作を説明するための波形図であって、プリアンブル区間において、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢが一回トグリングするモードの例である。参考として、上記の実施形態に係るメモリシステムは、電源電圧に対応するターミネーションレベルで送受信動作を行う。この場合、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢは、「Ａ」及び「Ｂ」のようなノイズ（ｎｏｉｓｅ）が発生することがある。本発明の実施形態に係る半導体メモリ装置は、活性化制御部３３０を備えており、このような構成によって「Ａ」及び「Ｂ」のノイズの発生を防止することが可能である。
【００３６】
図３及び図４に示したように、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢは、アイドル状態では電源電圧に対応するターミネーションレベルを維持し、プリアンブル区間の後にはデータと共にトグリングを開始する。続いて、第１バッファリング部３１１及び第２バッファリング部３１２は、このような正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢをバッファリングし、この時、「Ａ」及び「Ｂ」の部分によって第１及び第２遅延部３２１、３２２の出力信号Ｄ＿ＤＱＳ、Ｄ＿ＤＱＳＢには不必要なパルスが発生することになる。
【００３７】
一方、活性化制御部３３０の第３バッファリング部３３１及び第４バッファリング部３３２は、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢを基準電圧ＶＲＥＦと比較して、第３バッファリング部３３１の出力信号Ｂ＿ＤＱＳ及び第４バッファリング部３３２の出力信号Ｂ＿ＤＱＳＢに応答して区間制御信号ＤＩＳＤＱＳを生成する。次に、出力制御部３４０は、区間制御信号ＤＩＳＤＱＳの活性化区間において、第１遅延部３２１の出力信号Ｄ＿ＤＱＳを立上りデータストローブ信号ＤＱＳＲとして出力し、第２遅延部３２２の出力信号Ｄ＿ＤＱＳＢを立下りデータストローブ信号ＤＱＳＦとして出力する。言い換えれば、第１遅延部３２１の出力信号Ｄ＿ＤＱＳ及び第２遅延部３２２の出力信号Ｄ＿ＤＱＳＢのトグリング動作は、区間制御信号ＤＩＳＤＱＳによって制限され、結局、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦには「Ａ」及び「Ｂ」の部分による不必要なパルスが反映されなくなる。
【００３８】
本実施形態に係る半導体メモリ装置は、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦのトグリング区間を制限する区間制御信号ＤＩＳＤＱＳを生成することによって、ノイズによるパルスが反映されない安定した立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦを生成することが可能である。
【００３９】
また図２を参照すれば、データ整列部２２５は、第１受信部２２１Ａを介して順次入力される複数のデータＤＡＴを、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに応答して整列させる。
【００４０】
図５は、図２のデータ整列部２２５の構成を示すブロック図である。
【００４１】
図２及び図５に示されているように、データ整列部２２５は、順次入力される複数のデータＤＡＴを、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに応答してシフトする第１〜第７同期化部５１０、５２０、５３０、５４０、５５０、５６０、５７０を備えており、各同期化部５１０、５２０、５３０、５４０、５５０、５６０、５７０は、フリップフロップ（Ｆｌｉｐ  Ｆｌｏｐ、ＦＦ）で構成することができる。ここで、各々の同期化部は、立上りデータストローブ信号ＤＱＳＲ又は立下りデータストローブ信号ＤＱＳＦに応答して入力されるデータを同期化して出力する。
【００４２】
言い換えれば、第１同期化部５１０は、立上りデータストローブ信号ＤＱＳＲに応答してデータＤＡＴを同期化して出力し、第２同期化部５２０は立下りデータストローブ信号ＤＱＳＦに応答して第１同期化部５１０の出力信号を同期化して第２同期化信号ＳＹＮ＿Ａ２を出力する。この時、第３同期化部５３０も、同様に、立下りデータストローブ信号ＤＱＳＦに応答して次のデータＤＡＴを同期化して、第３同期化信号ＳＹＮ＿Ａ３を出力する。次に、第４同期化部５４０と第５同期化部５５０は、立上りデータストローブ信号ＤＱＳＲに応答して、入力された信号を同期化して出力し、第６同期化部５６０と第７同期化部５７０は、立下りデータストローブ信号ＤＱＳＦに応答して、入力された信号を同期化し、それぞれ第０同期化信号ＳＹＮ＿Ａ０、第１同期化信号ＳＹＮ＿Ａ１を出力する。このようなデータ整列部２２５の回路動作は図８でより詳細に説明する。
【００４３】
改めて図２を参照すれば、ラッチング動作制御部２２６は、立上り・立下りストローブ信号生成部２２４で生成される立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦを１つの書込み動作から次の書込み動作までの間隔の分だけカウントし、ラッチング制御信号ＣＴＲ＿ＬＡＴを生成する。ラッチング動作制御部２２６は、設計に応じて様々な構成とすることができ、例えば最初の書込み動作時に活性化する書込み情報ＩＮＦ＿ＷＴと二番目の書込み動作時に活性化する書込み情報ＩＮＦ＿ＷＴとに応答して、立上りデータストローブ信号ＤＱＳＲをカウントしたり、立下りデータストローブ信号ＤＱＳＦをカウントするカウンタ（ｃｏｕｎｔｅｒ）で構成することができる。ラッチング動作制御部２２６で生成されるラッチング制御信号ＣＴＲ＿ＬＡＴの詳しい動作波形は、後に図８を参照して説明するが、データとデータ入力ストローブ信号とのマージンを大きくするために、ラッチング制御信号ＣＴＲ＿ＬＡＴは立下りデータストローブ信号ＤＱＳＦに同期化して出力されるように設計するのが好ましい。
【００４４】
次に、データラッチング部２２７は、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答して第０〜第３同期化信号ＳＹＮ＿Ａ＜０：３＞をラッチングする。本実施形態に係る半導体メモリ装置は、ラッチング動作制御部２２６とデータラッチング部２２７とを備え、順次入力される複数のデータＤＡＴが整列動作を完了した時点でこれらをラッチングすることが可能である。
【００４５】
図６は、図２のデータラッチング部２２７の構成を示すブロック図である。
【００４６】
図２及び図６を参照すれば、データラッチング部２２７は、データ整列部２２５から出力される第２同期化信号ＳＹＮ＿Ａ２を、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答してラッチングし、第２整列信号ＡＬＧＮ２を出力する第１データラッチング部６１０と、第０同期化信号ＳＹＮ＿Ａ０を、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答してラッチングし、第０整列信号ＡＬＧＮ０を出力する第２データラッチング部６２０と、第１同期化信号ＳＹＮ＿Ａ１を、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答してラッチングし、第１整列信号ＡＬＧＮ１を出力する第３データラッチング部６３０と、第３同期化信号ＳＹＮ＿Ａ３を、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答してラッチングし、第３整列信号ＡＬＧＮ３を出力する第４データラッチング部６４０とを備える。データラッチング部２２７の回路動作は図８でより詳細に説明することにする。
【００４７】
また図２を参照すれば、入力ストローブ信号生成部２２８は、書込み動作時に活性化する書込み情報ＩＮＦ＿ＷＴに応答して、外部クロック信号ＣＬＫ、ＣＬＫＢに対応しバーストレンス情報ＩＮＦ＿ＢＬを含む第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４及び第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８を生成する。
【００４８】
次に、データ同期化出力部２２９は、第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４及び第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８に応答して、データラッチング部２２７から出力される第０〜第３整列信号ＡＬＧＮ＜０：３＞を同期化して複数のグローバルデータラインＧＩＯ＜０：７＞に出力する。
【００４９】
図７は、図２のデータ同期化出力部２２９の構成を示すブロック図である。
【００５０】
図２及び図７を参照すれば、データ同期化出力部２２９は、第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４に応答して、第０〜第３整列信号ＡＬＧＮ＜０：３＞を同期化して、第４〜第７整列信号ＡＬＧＮ＜４：７＞を出力する第１同期化グループ７１０と、第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８に応答して、第０〜第３整列信号ＡＬＧＮ＜０：３＞及び第４〜第７整列信号ＡＬＧＮ＜４：７＞を同期化して、複数のグローバルデータラインＧＩＯ＜０：７＞に出力する第２同期化グループ７２０とを備える。
【００５１】
ここで、第１同期化グループ７１０は、各々第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４に応答して、第０〜第３整列信号ＡＬＧＮ＜０：３＞のうち該当する入力信号を同期化して、第４〜第７整列信号ＡＬＧＮ＜４：７＞のうち対応する信号を出力する第１〜第４同期化部７１１、７１２、７１３、７１４を備えている。次に、第２同期化グループ７２０は、各々第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８に応答して、第０〜第７整列信号ＡＬＧＮ＜０：７＞のうち該当する入力信号を同期化して、複数のグローバルデータラインＧＩＯ＜０：７＞のうち対応するラインに出力する第５〜第１２同期化部７２１、７２２、７２３、７２４、７２５、７２６、７２７、７２８を備えている。
【００５２】
図８は、図２の半導体メモリ装置の書込み動作を説明するためのタイミングチャートであって、プリアンブル区間で正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢが一回トグリングするモードの例である。
【００５３】
図２〜図８を参照すれば、半導体メモリ装置２２０は、外部チップセット２１０から外部クロック信号ＣＬＫ、正データストローブ信号ＤＱＳ、負データストローブ信号ＤＱＳＢ、及びデータＤＡＴの入力を受ける。ここで、正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢを利用して立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦを生成する回路及び動作は、図３及び図４によって説明したため、以下では省略する。
【００５４】
次に、データ整列部２２５は、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに応答して、連続して入力されるデータＤＡＴを整列させる。すなわち、データ「Ｒ０」とデータ「Ｆ０」は、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに応答して第２及び第３同期化信号ＳＹＮ＿Ａ２、ＳＹＮ＿Ａ３として出力される。その後、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに応答して、第２及び第３同期化信号ＳＹＮ＿Ａ２、ＳＹＮ＿Ａ３は、第０及び第１同期化信号ＳＹＮ＿Ａ０、ＳＹＮ＿Ａ１として出力される。また、「Ｒ１」データと「Ｆ１」データは、第０及び第１同期化信号ＳＹＮ＿Ａ０、ＳＹＮ＿Ａ１として出力される。
【００５５】
本実施形態に係る半導体メモリ装置は、この時、立上りデータストローブ信号ＤＱＳＲまたは立下りデータストローブ信号ＤＱＳＦをカウントしてラッチング制御信号ＣＴＲ＿ＬＡＴを生成し、データラッチング部２２７は、ラッチング制御信号ＣＴＲ＿ＬＡＴに応答して、第０〜第３同期化信号ＳＹＮ＿Ａ＜０：３＞をラッチングして、第０〜第３整列信号ＡＬＧＮ＜０：３＞を出力する。次に、第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４が活性化すると、第０〜第３整列信号ＡＬＧＮ＜０：３＞は、データ同期化出力部２２９にラッチングされる。
【００５６】
次に、データ「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」も、同様に、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦに同期化して上記のような一連の動作が適用され、データ同期化出力部２２９は、第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８に応答して、データ「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」をラッチングする。結局、データ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」、「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」は、第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８に応答して、複数のグローバルデータラインＧＩＯ＜０：７＞に出力される。
【００５７】
図８から分かるように、データ「Ｒ０」、「Ｆ０」、「Ｒ１」、「Ｆ１」は、第０〜第３整列信号ＡＬＧＮ＜０：３＞に十分な時間の間、ラッチングされているため、第１データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ４を活性化させるのに十分な時間マージンが提供されている。次に、データ「Ｒ２」、「Ｆ２」、「Ｒ３」、「Ｆ３」も、同様に、第０〜第３整列信号ＡＬＧＮ＜０：３＞に十分な時間の間、ラッチングされているため、第２データ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＢＬ８を活性化させるのに十分な時間マージンが提供されている。したがって、本実施形態に係る半導体メモリ装置は、このような十分なマージンが提供されてｔＤＱＳＳを十分に補完できるため、整列されたデータを安定して複数のグローバルデータラインＧＩＯ＜０：７＞に出力することが可能である。
【００５８】
一方、最近の半導体メモリ装置は、種々の要求に応じて様々な動作モードを行うように設計されている。このような種々の要求中には、例えば、プリアンブル区間で正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢがトグリングする回数、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）データの入力の可否などがあり、半導体メモリ装置は、このような要求をすべて充足するように設計されなければならない。以下に説明される本実施形態に係る半導体メモリ装置は、上記のような要求をすべて反映した書込み動作が可能である。
【００５９】
図９は、本発明の別の一実施形態に係る半導体メモリ装置の一部構成を示すブロック図である。
【００６０】
図９を参照すれば、半導体メモリ装置は、立上り・立下りストローブ信号生成部９１０と、データ整列部９２０と、ラッチング動作制御部９３０と、データラッチング部９４０と、入力ストローブ信号生成部９５０と、データ同期化出力部９６０と、ＣＲＣラッチング部９７０と、ＣＲＣ同期化出力部９８０とを備える。ここで、立上り・立下りストローブ信号生成部９１０と、データ整列部９２０と、データラッチング部９４０と、データ同期化出力部９６０と、入力ストローブ信号生成部９５０とは、図２の構成と同一であるため、それらの回路構成及び動作の説明は省略するものとする。以下、図２の回路構成と比較して異なる構成を中心に説明することにする。ただし、入力ストローブ信号生成部９５０は、ＣＲＣデータが入力されるＣＲＣモードでは、それに対応するＣＲＣ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＣＲＣが活性化され、このＣＲＣ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＣＲＣは、ＣＲＣ同期化出力部９８０に伝達される。
【００６１】
一方、ラッチング動作制御部９３０は、書込み動作時に、動作モードに応じて立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとをカウントして、データラッチング制御信号ＬＡＴ＿ＤＡＴとＣＲＣラッチング制御信号ＬＡＴ＿ＣＲＣとを生成する。この時、ラッチング動作制御部９３０には、立上り・立下りストローブ信号生成部９１０で立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦを生成するのに使用される区間制御信号ＤＩＳＤＱＳの入力が追加される。
【００６２】
図１０は、図９のラッチング動作制御部９３０の構成を示すブロック図である。
【００６３】
図９及び図１０を参照すれば、ラッチング動作制御部９３０は、モード選択部１０１０と、制御信号生成部１０２０とを備える。
【００６４】
モード選択部１０１０は、書込み情報ＩＮＦ＿ＷＴと動作モード情報であるプリアンブル情報ＩＮＦ＿ＰＲとに応答して、第０〜第３モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２を生成する。具体的には、書込み動作時に活性化する書込み情報ＩＮＦ＿ＷＴと、プリアンブル区間において正データストローブ信号ＤＱＳ及び負データストローブ信号ＤＱＳＢがトグリングする回数に対応するプリアンブル情報ＩＮＦ＿ＰＲとに応じて、第０〜第３モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２を生成する。
【００６５】
図１１及び図１２は、図１０のモード選択部１０１０の構成を示すブロック図である。
【００６６】
図１１を参照すれば、モード選択部１０１０は、書込み情報ＩＮＦ＿ＷＴが入力され、第０〜第３追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２、ＩＮＦ＿ＧＡＰＩＮＩＴを生成する情報生成部１０１０Ａを備え、情報生成部１０１０Ａは、シフト部１１１０と情報出力部１１２０とを備える。ここで、追加書込間隔とは、最初の書込み命令と二番目の書込み命令との間の時間間隔からｔＣＣＤを差し引いた残りの時間間隔のことであり、外部クロック信号のサイクル（１ｔＣＫ）を単位として計測される。また、ｔＣＣＤは、書込動作を行うのに必要な最小時間間隔である。
【００６７】
以下、説明の便宜上、ｔＣＣＤが４である場合を一例として説明することにする。
【００６８】
ｔＣＣＤが４である場合、書込み命令は、理想的には最小４ｔＣＫ間隔で入力されるが、５ｔＣＫや、６ｔＣＫでも入力されることができる。この時、５ｔＣＫで入力される場合、追加書込間隔は１となり、６ｔＣＫで入力される場合、追加書込間隔は２となる。すなわち、第０追加書込間隔情報ＩＮＦ＿ＧＡＰ０が活性化したというのは追加書込間隔が０ということを意味し、これは書込み命令が４ｔＣＫ間隔で入力されたことを意味する。次に、第１追加書込間隔情報ＩＮＦ＿ＧＡＰ１が活性化したというのは追加書込間隔が１であることを意味し、第２追加書込間隔情報ＩＮＦ＿ＧＡＰ２が活性化したというのは追加書込間隔が２であることを意味する。
【００６９】
一方、情報生成部１０１０Ａのシフト部１１１０は、内部クロック信号ＣＬＫ＿ＩＮＮに応答して書込み情報ＩＮＦ＿ＷＴをシフトさせる第１シフト部１１１１、及び、前段のシフト部の出力信号が入力され、入力された信号を内部クロック信号ＣＬＫ＿ＩＮＮに応答してシフトさせ、後段のシフト部に出力する第２〜第６シフト部１１１２、１１１３、１１１４、１１１５、１１１６を備える。ここで、内部クロック信号ＣＬＫ＿ＩＮＮは、外部クロック信号ＣＬＫに対応するクロック信号である。
【００７０】
次に、情報出力部１１２０は、第４〜第６シフト部１１１４、１１１５、１１１６の出力信号を書込み情報ＩＮＦ＿ＷＴに応答し同期化して、第０〜第２追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２として出力する第１〜第３同期化部１１２１、１１２２、１１２３を備え、さらに、第０〜第２追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２に応答して、第３追加書込間隔情報ＩＮＦ＿ＧＡＰＩＮＩＴを出力する出力部１１２４を備える。出力部１１２４は、第０〜第２追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２に対するＮＯＲ動作を行い、第３追加書込間隔情報ＩＮＦ＿ＧＡＰＩＮＩＴを出力するＮＯＲゲートで構成することができる。
【００７１】
このような構造の場合、ｔＣＣＤが４のケースを一例としたため、最初の書込み命令が入力され、４ｔＣＫ後に次の書込み命令が入力されると第０追加書込間隔情報ＩＮＦ＿ＧＡＰ０が活性化し、次の書込み命令が５ｔＣＫ後に入力されると第１追加書込間隔情報ＩＮＦ＿ＧＡＰ１が活性化され、次の書込み命令が６ｔＣＫ後に入力されると第２追加書込間隔情報ＩＮＦ＿ＧＡＰ２が活性化される。言い換えれば、第０追加書込間隔情報ＩＮＦ＿ＧＡＰ０が活性化されたというのは、最初の書込み命令及び二番目の書込み命令間の間隔が最小間隔であるｔＣＣＤであるということを意味し、第１追加書込間隔情報ＩＮＦ＿ＧＡＰ１が活性化されたというのは、最初の書込み命令及び二番目の書込み命令間の間隔がｔＣＣＤ＋１ｔＣＫであるということを意味し、第２追加書込間隔情報ＩＮＦ＿ＧＡＰ２が活性化されたというのは、最初の書込み命令及び二番目の書込み命令間の間隔がｔＣＣＤ＋２ｔＣＫであるということを意味する。最後に、第３追加書込間隔情報ＩＮＦ＿ＧＡＰＩＮＩＴが活性化されたというのは、最初の書込み命令及び二番目書込み命令間の間隔がｔＣＣＤ＋３ｔＣＫ以上であるということを意味する。
【００７２】
次に、図１０及び図１２を参照すれば、モード選択部１０１０は、第０〜第３追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２、ＩＮＦ＿ＧＡＰＩＮＩＴ、及び動作モード情報であるプリアンブル情報ＩＮＦ＿ＰＲをデコードして、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２を生成するデコード部１０１０Ｂを備える。ここで、プリアンブル情報ＩＮＦ＿ＰＲは、モードレジスタセット（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ）から出力される信号で、第１プリアンブル情報ＩＮＦ＿ＰＲ＿１ＴＧ及び第２プリアンブル情報ＩＮＦ＿ＰＲ＿２ＴＧを含む。プリアンブル区間において、立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦが一回トグリングしようとする場合、第１プリアンブル情報ＩＮＦ＿ＰＲ＿１ＴＧが活性化されて入力され、二回トグリングしようとする場合、第２プリアンブル情報ＩＮＦ＿ＰＲ＿２ＴＧが活性化されて入力される。
【００７３】
すなわち、デコード部１０１０Ｂは、第０〜第３追加書込間隔情報ＩＮＦ＿ＧＡＰ０、ＩＮＦ＿ＧＡＰ１、ＩＮＦ＿ＧＡＰ２と、ＩＮＦ＿ＧＡＰＩＮＩＴと、第１及び第２プリアンブル情報ＩＮＦ＿ＰＲ＿１ＴＧ、ＩＮＦ＿ＰＲ＿２ＴＧとの入力を受け、これらをデコードして第０〜第２モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２のうち、該当するモード選択信号を活性化させる。
【００７４】
さらに、図１０を参照すれば、制御信号生成部１０２０は、第０〜第３モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２の制御を受け、立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとに応答して、データラッチング制御信号ＬＡＴ＿ＤＡＴとＣＲＣラッチング制御信号ＬＡＴ＿ＣＲＣとを生成する。
【００７５】
図１３は、図１０に示した制御信号生成部１０２０の構成を示すブロック図である。
【００７６】
図１０と図１３を参照すれば、制御信号生成部１０２０は、経路制御シフト部１３１０と、制御信号出力部１３２０と、ＣＲＣ用シフト部１３３０と、フィードバック部１３４０と、初期化部１３５０とを備える。
【００７７】
経路制御シフト部１３１０は、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２に対応するシフト経路が設定され、立上りデータストローブ信号ＤＱＳＲに応答して設定されたシフト経路を介してシフト動作を行うためのもので、データ用シフト部の第１〜第６シフト部１３１１、１３１２、１３１３、１３１４、１３１５、１３１６と、経路設定部１３１７とを備える。
【００７８】
第１シフト部１３１１は、フィードバック部１３４０の出力信号が入力され、入力された信号を立上りデータストローブ信号ＤＱＳＲに応答してシフトさせる。第１シフト部１３１１は、シフトされた信号を経路設定部１３１７に出力する。経路設定部１３１７は、第０〜第２モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２に応答してシフト経路を設定する。より具体的に、経路設定部１３１７は、第１シフト部１３１１から出力されたシフトされた信号を、モード選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２に応答して第１経路、第２経路又は第３経路に出力する。第１経路は、第２シフト部１３１２の入力への伝送ラインである。第２経路は、第２シフト部１３１２の出力信号及び第１シフト部１３１１の出力を結合する第１ロジックゲート（例えば、ＯＲゲート）への伝送ラインである。第１ロジックゲートは、結合結果を第３シフト部１３１３に出力する。第３経路は、第３シフト部１３１３の出力信号及び第１シフト部１３１１の出力を結合する第２ロジックゲート（例えば、ＯＲゲート）への伝送ラインである。第２ロジックゲートは、結合結果を第４シフト部１３１４に出力する。第４シフト部１３１４は、第５シフト部１３１５に信号を出力し、第５シフト部１３１５は、第６シフト部１３１６に信号を出力する。ここで、第１〜第６シフト部１３１１、１３１２、１３１３、１３１４、１３１５、１３１６は、区間制御信号ＤＩＳＤＱＳに応答してリセット動作を行う。
【００７９】
次に、制御信号出力部１３２０は、第４シフト部１３１４の出力信号と第６シフト部１３１６の出力信号とを立下りデータストローブ信号ＤＱＳＦに同期化してデータラッチング制御信号ＬＡＴ＿ＤＡＴを出力する。参考として、制御信号出力部１３２０は、第７シフト部１３４０の出力信号を立下りデータストローブ信号ＤＱＳＦに同期化してＣＲＣラッチング制御信号ＬＡＴ＿ＣＲＣを出力するが、これはＣＲＣモードに対応する動作で、後に改めて説明することにする。
【００８０】
以下、制御信号生成部１０２０の動作を説明する。
【００８１】
まず、第０間隔選択信号ＧＡＰ０が活性化された場合、第１シフト部１３１１の出力信号は、経路設定部１３１７の「０」出力端に出力されて第４シフト部１３１４に入力される。次に、第４シフト部１３１４は、立上りデータストローブ信号ＤＱＳＲに応答して、入力された信号をシフトさせ、このようにシフトされた信号は、制御信号出力部１３２０に入力され、立上りデータストローブ信号ＤＱＳＲ後の立下りデータストローブ信号ＤＱＳＦに応答して、データラッチング制御信号ＬＡＴ＿ＤＡＴに出力される。そして、第４シフト部１３１４の出力信号は、後段の第５シフト部１３１５及び第６シフト部１３１６でシフトされ、第６シフト部１３１６でシフトされた信号は、改めて制御信号出力部１３２０に入力され、立上りデータストローブ信号ＤＱＳＲ後の立下りデータストローブ信号ＤＱＳＦに応答して、データラッチング制御信号ＬＡＴ＿ＤＡＴとして出力される。すなわち、データラッチング制御信号ＬＡＴ＿ＤＡＴは、１つの書込み命令に対応する立上りデータストローブ信号ＤＱＳＲ及び立下りデータストローブ信号ＤＱＳＦのトグリング区間の間、二回活性化する。
【００８２】
第１間隔選択信号ＧＡＰ１が活性化された場合、第１シフト部１３１１の出力信号は、経路設定部１３１７の「１」出力端に出力されて第３シフト部１３１３に入力される。その後、第３シフト部１３１３でシフトされた信号は、第４シフト部１３１４を経てデータラッチング制御信号ＬＡＴ＿ＤＡＴを活性化させ、さらに、第５及び第６シフト部１３１５、１３１６を経て、もう一回データラッチング制御信号ＬＡＴ＿ＤＡＴを活性化させる。
【００８３】
最後に、第２間隔選択信号ＧＡＰ２が活性化された場合、第１シフト部１３１１の出力信号は、経路設定部１３１７の「２」出力端に出力されて第２シフト部１３１２に入力される。その後、第２シフト部１３１２でシフトされた信号は、第３〜第６シフト部１３１３、１３１４、１３１５、１３１６を経てデータラッチング制御信号ＬＡＴ＿ＤＡＴを二回活性化させる。
【００８４】
以上説明したように、経路設定部１３１７は、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２に応答してシフト経路を設定し、それに応じてシフト経路に含まれるシフト部の個数が調節される。その結果、データラッチング制御信号ＬＡＴ＿ＤＡＴの活性化の時点は、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２に応じて調節される。
【００８５】
一方、本実施形態に係る半導体メモリ装置は、ＣＲＣモードを所望する場合、それに対応する動作を行うことが可能であり、そのために、ＣＲＣ用シフト部１３３０及びフィードバック部１３４０が追加される。
【００８６】
ＣＲＣ用シフト部１３３０は、第６シフト部１３１６の出力信号を立上りデータストローブ信号ＤＱＳＲに同期化し、フィードバック部１３４０と制御信号出力部１３２０とに出力するためのもので、区間制御信号ＤＩＳＤＱＳに応答してリセットされる第７シフト部で構成される。本実施形態に係る半導体メモリ装置がＣＲＣモードを行う場合、制御信号出力部１３２０は、第７シフト部１３３０の出力信号を立下りデータストローブ信号ＤＱＳＦに同期化し、ＣＲＣラッチング制御信号ＬＡＴ＿ＣＲＣとして出力する。
【００８７】
次に、フィードバック部１３４０は、ＣＲＣモードに応じて論理レベル値が決定されるＣＲＣ選択信号ＣＲＣ＿ＳＬＥに応答して、第６シフト部１３１６の出力信号又は第７シフト部１３３０の出力信号を選択的に出力して、第１シフト部１３１１にフィードバックさせる。ＣＲＣモードを行わない場合、第６シフト部１３１６の出力信号が第１シフト部１３１１にフィードバックされ、ＣＲＣモードを行う場合、第７シフト部１３３０の出力信号が第１シフト部１３１１にフィードバックされる。
【００８８】
一方、本実施形態では制御信号生成部１０２０が円滑なシフト動作をするために初期化部１３５０を備える。ここで、初期化部１３５０は、経路制御シフト部１３１０のシフト動作の前に、区間制御信号ＤＩＳＤＱＳに応答してリセットされ、第１シフト部１３１１に入力される信号を初期化させることが可能である。
【００８９】
図９に示したように、ＣＲＣラッチング部９７０は、ラッチング動作制御部９３０で生成されるＣＲＣラッチング制御信号ＬＡＴ＿ＣＲＣに応答して、データ整列部９２０から出力される第３同期化信号ＳＹＮ＿Ａ３をラッチングしてＣＲＣ整列信号ＡＬＧＮ＿ＣＲＣとして出力し、ＣＲＣ同期化出力部９８０は、ＣＲＣ入力ストローブ信号ＤＩＮＳＴＢＰ＿ＣＲＣに応答して、ＣＲＣ整列信号ＡＬＧＮ＿ＣＲＣを同期化して出力する。参考として、第３同期化信号ＳＹＮ＿Ａ３には書込み命令に対応するデータの後にＣＲＣデータが印加され、これは図１４〜図１６で詳しく説明する。
【００９０】
図１４〜図１６は、図９のラッチング動作制御部９３０の全般的な動作を説明するためのタイミングチャートであって、プリアンブル区間において、立上りデータストローブ信号ＤＱＳＲと立下りデータストローブ信号ＤＱＳＦとが一回トグリングしてＣＲＣモードを行う場合の例である。したがって、書込み動作の前に、第１間隔選択信号ＧＡＰ１は、論理「ハイ」と設定され、第０及び第２間隔選択信号ＧＡＰ０、ＧＡＰ２は、論理「ロー」と設定される。
【００９１】
まず、図１４は、追加書込間隔が「０」である場合を示している。図１４に示されているように、最初の書込み命令に対応するデータ０、１、２、３とＣＲＣデータＣとが入力され、直ぐに次の書込み命令に対応するデータ０、１、２、３が入力される。したがって、第０間隔選択信号ＧＡＰ０は論理「ハイ」に遷移し、第１及び第２間隔選択信号ＧＡＰ１、ＧＡＰ２は論理「ロー」に遷移する。
【００９２】
図１３及び図１４に示されているように、第０間隔選択信号ＧＡＰ０が活性化されたというのは、経路制御シフト部１３１０の第２及び第３シフト部１３１２、１３１３がシフト経路から除外されることを意味する。したがって、二番目の書込み命令に対応するデータラッチング制御信号ＬＡＴ＿ＤＡＴは、立上りデータストローブ信号ＤＱＳＲが二回トグリングした後に立下りデータストローブ信号ＤＱＳＦに応答して活性化される。
【００９３】
次に、図１５は、追加書込間隔が「１」である場合を示している。図１５に示されているように、最初の書込み命令に対応するデータ０、１、２、３とＣＲＣデータＣとが入力され、１つの追加書込間隔Ｇの後に次の書込み命令に対応するデータ０、１、２、３が入力される。したがって、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２は、本来の状態を維持することになる。
【００９４】
図１３及び図１５を参照すれば、第１間隔選択信号ＤＡＰ１が活性化されたというのは、経路制御シフト部１３１０の第２シフト部１３１２がシフト経路から除外されるということを意味する。したがって、二番目の書込み命令に対応するデータラッチング制御信号ＬＡＴ＿ＤＡＴは、立上りデータストローブ信号ＤＱＳＲが３回トグリングした後に、立下りデータストローブ信号ＤＱＳＦに応答して活性化される。
【００９５】
最後に、図１６は追加書込間隔が２である場合を示している。図１６に示されているように、最初の書込み命令に対応するデータ０、１、２、３とＣＲＣデータＣとが入力され、２個の追加書込間隔Ｇの後に次の書込み命令に対応するデータ０、１、２、３が入力される。したがって、第０〜第２間隔選択信号ＧＡＰ０、ＧＡＰ１、ＧＡＰ２は、本来の状態を維持することになる。
【００９６】
図１３及び図１６を参照すれば、第１間隔選択信号ＧＡＰ１が活性化されたというのは、経路制御シフト部１３１０の第２シフト部１３１２がシフト経路から除外されるということを意味する。したがって、図１５の場合と同様に、二番目の書込み命令に対応するデータラッチング制御信号ＬＡＴ＿ＤＡＴは、立上りデータストローブ信号ＤＱＳＲが３回トグリングした後に、立下りデータストローブ信号ＤＱＳＦに応答して活性化される。
【００９７】
本実施形態に係る半導体メモリ装置は、プリアンブル情報と追加書込間隔とに応じてデータラッチング制御信号ＬＡＴ＿ＤＡＴの活性化の時点を制御することが可能である。これは図１３について説明したようにシフト経路に含まれるシフト部の個数を調節することによって可能である。ここで、シフト部の個数を調節するというのは、立上りデータストローブ信号ＤＱＳＲをカウントするにあたって、初期カウント値を調節するということを意味する。
【００９８】
前述したように、本発明の実施形態に係る半導体メモリ装置は、整列されたデータ及びデータ入力ストローブ信号間の時間マージンを十分に確保することが可能である。したがって、整列されたデータ及びデータ入力ストローブ信号間の安定した同期化動作が保障される。また、ラッチング制御信号の活性化の時点を動作モードに応じて制御することが可能であるので、整列されたデータを所望する時点でラッチングすることが可能である。また、ＣＲＣモードを行う場合にも安定した動作を保障することが可能である。
【００９９】
本発明の技術的思想は上記好ましい実施形態により具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものでないことに注意されなければならない。また、当業者ならば本発明の技術的思想の範囲内で種々の置換、変形及び変更により様々な実施形態が実現可能であることを容易に理解するはずである。
【０１００】
また、前述した実施形態ではＣＲＣモードを一例として説明したが、ＣＲＣモード以外に別の動作モードを適用することも可能である。
【符号の説明】
【０１０１】
２１０  チップセット
２２０  半導体メモリ装置
２２４  立上り・立下りストローブ信号生成部
２２５  データ整列部
２２６  ラッチング動作制御部
２２７  データラッチング部
２２８  入力ストローブ信号生成部
２２９  データ同期化出力部
３１０  バッファリング部
３２０  遅延部
３３０  活性化制御部
３４０  出力制御部
７１０  第１同期化グループ７１０
７２０  第２同期化グループ７１０
９１０  立上り・立下りストローブ信号生成部
９２０  データ整列部
９３０  ラッチング動作制御部
９４０  データラッチング部
９５０  入力ストローブ信号生成部
９６０  データ同期化出力部
９７０  ＣＲＣラッチング部
９８０  ＣＲＣ同期化出力部
１０１０  モード選択部
１０２０  制御信号生成部
１１１０  シフト部
１１２０  情報出力部
１３１０  経路制御シフト部
１３２０  制御信号出力部
１３３０  第7シフト部
１３４０  フィードバック部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１】
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【図８】
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