(57)【要約】【課題】トランジスタの電流検出回路において、トランジスタに流れる電流に影響を与えることなく、また、電力ロス、パターン面積の増加等を抑える。【解決手段】電流検出回路１００は、ＭＯＳトランジスタ１に接続され、ＭＯＳトランジスタ１の電流Ｉ１の電流経路を形成する配線２と、配線２にゲートが接続され、ゲートの電位に応じた電流Ｉ２を流す電流検出ＭＯＳトランジスタ３と、電流検出ＭＯＳトランジスタ３に流れる電流Ｉ２を検出する電流検出器と、を備える。電流検出回路は、電流検出ＭＯＳトランジスタ３に接続された負荷抵抗４と、電流検出ＭＯＳトランジスタ３のドレイン電圧ＶＤ２を検出する電圧検出回路５により構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタに流れる電流を検出する電流検出回路において、
前記トランジスタに接続され、前記トランジスタの電流経路を形成する配線と、
前記配線にゲートが接続され、前記ゲートの電位に応じた電流を流す電流検出ＭＯＳトランジスタと、
前記電流検出ＭＯＳトランジスタに流れる電流を検出する電流検出器と、を備えることを特徴とする電流検出回路。
【請求項２】
前記電流検出ＭＯＳトランジスタは、デプレッション型のＭＯＳトランジスタであることを特徴とする請求項１に記載の電流検出回路。
【請求項３】
前記電流検出ＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタであることを特徴とする請求項１に記載の電流検出回路。
【請求項４】
前記電流検出ＭＯＳトランジスタは、前記配線の下に形成されることを特徴とする請求項１乃至３のいずれかに記載の電流検出回路。
【請求項５】
前記電流検出器は、前記電流検出ＭＯＳトランジスタのドレインに接続された負荷抵抗と、前記ドレインの電位を検出する電圧検出回路と、を備えることを特徴とする請求項１乃至４のいずれかに記載の電流検出回路。
【請求項６】
トランジスタと、
前記トランジスタに接続され、前記トランジスタの電流経路を形成する配線と、
前記配線にゲートが接続され、前記ゲートの電位に応じた電流を流す電流検出ＭＯＳトランジスタと、
前記電流検出ＭＯＳトランジスタに流れる電流を検出する電流検出器と、
前記電流検出器の検出出力に基づいて前記トランジスタに流れる電流を制御する制御回路と、を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに流れる電流を検出する電流検出回路及び半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路内に形成されたトランジスタに流れる電流を求めるために電流検出回路が内蔵されることがある。
【０００３】
図６は、ＭＯＳトランジスタ５０の電流検出回路の回路図である。図示のように、
この電流検出回路は、ＭＯＳトランジスタ５０のソースＳに抵抗５１の一端を接続し、抵抗５１の他端を接地し、抵抗５１の両端に電圧計５２を接続したものである。
【０００４】
電流検出時は、ＭＯＳトランジスタ５０のゲートＧに閾値以上のゲート電位を印加して、ＭＯＳトランジスタ５０をオンに設定した状態で、ドレインＤにドレイン電圧を印加することによりＭＯＳトランジスタ５０に電流Ｉを流す。この場合、電圧計５２の抵抗値が抵抗５１の抵抗値Ｒより十分大きければ、ＭＯＳトランジスタ５０と抵抗５１に流れる電流Ｉはほぼ等しい。そこで、抵抗５１の両端に発生する電圧Ｖを電圧計５２により測定し、オームの法則（Ｉ＝Ｖ／Ｒ）により、ＭＯＳトランジスタ５０に流れる電流Ｉを検出していた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５８９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、抵抗５１に流れる電流Ｉにより、ＭＯＳトランジスタ５０のソースＳの電位が接地電位から電圧Ｖだけ上昇するので、ＭＯＳトランジスタ５０の電流Ｉが減少してしまう。つまり、電流検出回路の抵抗５１がＭＯＳトランジスタ５０に流れる電流に影響を与えるという問題があった。
【０００７】
また、抵抗５１に電流Ｉが流れるので、ジュール熱による電力ロス（Ｗ＝Ｉ２Ｒ）が発生するという問題があった。この場合、電力ロスを抑えるために抵抗値Ｒの小さい抵抗５１を半導体集積回路内に形成しようとすると、大きなパターン面積が必要となる。特に、パワーＭＯＳトランジスタの場合には、電流Ｉが非常に大きいので上述の諸問題は深刻である。
【課題を解決するための手段】
【０００８】
本発明は上述の課題に鑑みてなされたものであり、トランジスタに流れる電流を検出する電流検出回路において、前記トランジスタに接続され、前記トランジスタの電流経路を形成する配線と、前記配線にゲートが接続され、前記ゲートの電位に応じた電流を流す電流検出ＭＯＳトランジスタと、前記電流検出ＭＯＳトランジスタに流れる電流を検出する電流検出器と、を備えることを特徴とする。
【０００９】
また、本発明の半導体集積回路は、トランジスタと、前記トランジスタに接続され、前記トランジスタの電流経路を形成する配線と、前記配線にゲートが接続され、前記ゲートの電位に応じた電流を流す電流検出ＭＯＳトランジスタと、前記電流検出ＭＯＳトランジスタに流れる電流を検出する電流検出器と、前記電流検出器の検出出力に基づいて前記トランジスタに流れる電流を制御する制御回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の電流検出回路によれば、トランジスタに流れる電流に応じて、電流検出ＭＯＳトランジスタに流れる電流を検出しているため、トランジスタに流れる電流に影響を与えることなく、また、電力ロス、パターン面積の増加等を抑えることができる。特に、大電流出力のトランジスタに適用すると、その効果は大きい。
【００１１】
また、本発明の半導体集積回路によれば、上記の効果に加えて、トランジスタに流れる電流を制御することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による電流検出回路を示す回路図である。
【図２】図１の電流検出ＭＯＳトランジスタのドレイン電流−ゲート電位特性図である。
【図３】本発明の第１の実施形態による電流検出回路の断面構成を示す斜視図である。
【図４】本発明の第２の実施形態による電流検出回路を示す回路図である。
【図５】本発明の第３の実施形態による電流検出回路を示す回路図である。
【図６】従来例による電流検出回路の回路図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
本発明の第１の実施形態による電流検出回路１００について図面を参照して説明する。図１は、電流検出回路１００を示す回路図である。図２は、図１の電流検出ＭＯＳトランジスタ３の電流Ｉ２−ゲート電位ＶＧ２特性図である。
【００１４】
電流検出回路１００は、Ｎチャネル型のＭＯＳトランジスタ１に流れる電流Ｉ１を検出する回路であり、配線２、電流検出ＭＯＳトランジスタ３、負荷抵抗４及び電圧検出回路５を含んで構成される。
【００１５】
Ｎチャネル型のＭＯＳトランジスタ１は配線２を介して接地されており、配線２の長手方向の途中に電流検出ＭＯＳトランジスタ３のゲートが接続されている。電流検出ＭＯＳトランジスタ３は、Ｎチャネル型のデプレッションＭＯＳトランジスタである。電流検出ＭＯＳトランジスタ３のドレインは負荷抵抗４の一端と接続され、負荷抵抗４の他端には電源電位Ｖｄｄが印加されている。電流検出ＭＯＳトランジスタ３のソースは接地されている。
【００１６】
電圧検出回路５は、電流検出ＭＯＳトランジスタ３のドレイン電位ＶＤ２を検出する回路である。この場合、負荷抵抗４と電圧検出回路５は、電流検出ＭＯＳトランジスタ３に流れる電流Ｉ２を検出する電流検出器を構成している。
【００１７】
この電流検出回路１００の動作を以下に説明する。ＭＯＳトランジスタ１のゲート電位ＶＧ１を閾値以上に設定し、正のドレイン電位ＶＤ１を印加すると、ＭＯＳトランジスタ１はオンして電流Ｉ１が流れる。
【００１８】
ＭＯＳトランジスタ１に電流Ｉ１が流れると、その電流Ｉ１の電流値に応じて、電流検出ＭＯＳトランジスタ３のゲート電位ＶＧ２は接地電位から上昇する。これは、電流Ｉ１は配線２に流れ、配線２の抵抗成分により電圧降下が生じるからである。
【００１９】
電流Ｉ１に応じてゲート電位ＶＧ２が決定されると、そのゲート電位ＶＧ２に応じて電流検出ＭＯＳトランジスタ３に電流Ｉ２が流れる。そして、電流Ｉ２に応じて、電流検出ＭＯＳトランジスタ３のドレイン電位ＶＤ２が決定される。この場合、ドレイン電位ＶＤ２は、ＶＤ２＝Ｖｄｄ−Ｉ２×Ｒ１である。ただしＲ１は負荷抵抗４の抵抗値である。
【００２０】
即ち、電流検出ＭＯＳトランジスタ３の電流Ｉ２が増加すると、ドレイン電位ＶＤ２は減少する。したがって、電圧検出回路５により電流検出ＭＯＳトランジスタ３のドレイン電位ＶＤ２を検出することにより、ゲート電位ＶＧ２と電流Ｉ１との相関関係から電流Ｉ１の値を求めることができる。
【００２１】
この場合、電流検出ＭＯＳトランジスタ３はデプレッション型で形成されているため、ＭＯＳトランジスタ１に流れる電流Ｉ１がゼロの場合、つまり、電流検出ＭＯＳトランジスタ３のゲート電位ＶＧ２が接地電位（＝０Ｖ）の場合でも、微小な電流Ｉ２が流れる。そして、ＭＯＳトランジスタ１に流れる電流Ｉ１がゼロから増加すると、電流検出ＭＯＳトランジスタ３のゲート電位ＶＧ２は接地電位から上昇し、それに応じて電流Ｉ２も増加する（図２を参照）。
【００２２】
したがって、電流検出回路１００によれば、ＭＯＳトランジスタ１に流れる電流Ｉ１をゼロから大きな値まで広範囲に検出することが可能である。
【００２３】
また、電流検出ＭＯＳトランジスタ３の電流検出感度は高いため、配線２の抵抗成分を非常に小さくすることができる。配線２は、例えばアルミニウム等の金属により形成される。これにより、ＭＯＳトランジスタ１のソース電位は、電流Ｉ１が流れても接地電位からわずかに変化するだけなので、ＭＯＳトランジスタ１に流れる電流Ｉ１は、配線２の抵抗成分の影響を殆ど受けない。また、配線２の抵抗成分が小さいことから、電力ロスも抑えることができる。さらに、配線２と電流検出ＭＯＳトランジスタ３のパターン面積は小さくて済む。
【００２４】
なお、電圧検出回路５はドレイン電位ＶＤ２と基準電位とを比較する比較器で構成することができる。この時、基準電位を、ＭＯＳトランジスタ１に流れる電流Ｉ１の基準値に対応するように設定すれば、当該比較器の出力に基づいて、ＭＯＳトランジスタ１に流れる電流Ｉ１が基準値以上かどうかを知ることができる。
【００２５】
電流検出回路１００の断面構造を図３に基づいて説明する。図３はＭＯＳトランジスタ１の配線２と電流検出ＭＯＳトランジスタ３の近傍を示している。図示のように、半導体基板２０の表面にＰ−型の半導体層２１が形成され、半導体層２１の表面には、素子分離膜２２に囲まれた領域に、電流検出ＭＯＳトランジスタ３が形成されている。
【００２６】
電流検出ＭＯＳトランジスタ３は、半導体層２１上にゲート絶縁膜２３を介して形成されたゲート電極２４と、Ｎ＋型のソース２５及びドレイン２６を備える。また、電流検出ＭＯＳトランジスタ３は、Ｎチャネル型のデプレションＭＯＳトランジスタであることから、ソース２５及びドレイン２６に挟まれる半導体層２１の表面（チャネル領域）には、低濃度のＮ型層又はデプレッション層（不図示）が存在し、このＮ型層等を通って、ソース２５とドレイン２６との間には微弱な電流が流れる。
【００２７】
素子分離膜２２を介して電流検出ＭＯＳトランジスタ３と離間した領域では、半導体層２１上にＰ＋型コンタクト層２７が形成されている。Ｐ＋型コンタクト層２７は、不図示の箇所でソース２５に電気的に接続される。これにより、ＭＯＳトランジスタ１のバックゲートである半導体層２１の電位はソース電位に固定される。
【００２８】
電流検出ＭＯＳトランジスタ３は、シリコン酸化膜等のパッシベーション膜２８及びＢＰＳＧ膜等の層間絶縁膜２９に覆われており、層間絶縁膜２９上には、電流検出ＭＯＳトランジスタ３の上方を通って配線２が延在している。配線２は、例えばアルミニウムを含む金属、あるいは銅を含む金属からなる。この配線２は、ＭＯＳトランジスタ１のソースから流れる電流Ｉ１の電流経路であり、層間絶縁膜２９に設けられたコンタクト３０を介して電流検出ＭＯＳトランジスタ３のゲート電極２４と接続されている。
【００２９】
つまり、電流検出ＭＯＳトランジスタ３は、半導体基板２０の厚さ方向において配線２の下方に形成することができ、また、半導体基板２０の平面方向では、幅Ｗ１を配線２の幅Ｗ２よりも小さくして形成することができる。そのため、電流検出回路の形成領域全体のパターン面積を極力小さく抑えることが可能となる。
【００３０】
また、電流検出ＭＯＳトランジスタ３を半導体プロセスで形成する場合、チャネル領域に低濃度のＮ型層又はデプレッション層を形成する必要があるが、半導体プロセスの熱処理工程により半導体層２１の表面濃度が低下し、自然にＮ型層又はデプレッション層が形成されることがある。このような半導体プロセスにおいては、Ｎ型層又はデプレッション層を形成するための特別なイオン注入工程は不要である。この場合、通常の回路を形成するエンハンスメント型のＭＯＳトランジスタ（例えば、ＭＯＳトランジスタ１）については、閾値調整用のイオン注入を行うが、電流検出ＭＯＳトランジスタ３については、レジストマスクでカバーすることにより、当該閾値調整用のイオン注入を削除すればよい。
【００３１】
［第２の実施形態］
本発明の第２の実施形態による電流検出回路について図面を参照して説明する。図４は、この電流検出回路１００Ａを示す回路図である。本実施形態では、第１の実施形態の電流検出ＭＯＳトランジスタ３の代わりに、Ｐチャネル型のエンハンスメントＭＯＳトランジスタからなる電流検出ＭＯＳトランジスタ６を用いたものである。
【００３２】
電流検出ＭＯＳトランジスタ６のソースは電源電位Ｖｄｄに接続され、そのドレインは負荷抵抗７を介して接地されている。電圧検出回路５は、電流検出ＭＯＳトランジスタ６のドレイン電位ＶＤ２を検出する。その他の構成は第１の実施形態と同様である。
【００３３】
この場合、電流検出ＭＯＳトランジスタ６の閾値電圧の絶対値をＶｔｐとすると、Ｖｄｄ−ＶＧ２＞Ｖｔｐの関係が満たされれば電流検出ＭＯＳトランジスタ６はオン状態となる。ゲート電位ＶＧ２は接地電位に近いので、例えば、Ｖｄｄを３Ｖ、Ｖｔｐを１Ｖ程度に設定すれば、この関係は満たされることになる。
【００３４】
即ち、ＭＯＳトランジスタ１に流れる電流Ｉ１がゼロの場合、つまり、電流検出ＭＯＳトランジスタ６のゲート電位ＶＧ２が接地電位（＝０Ｖ）の場合でも、電流検出ＭＯＳトランジスタ６に電流Ｉ２が流れる。
【００３５】
そして、ＭＯＳトランジスタ１に流れる電流Ｉ１がゼロから増加すると、電流検出ＭＯＳトランジスタ６のゲート電位ＶＧ２は接地電位から上昇し、それに応じて電流Ｉ２は減少する。この場合、電流検出ＭＯＳトランジスタ６のドレイン電位ＶＤ２は、ＶＤ２＝Ｉ２×Ｒ２で表わされる。ただしＲ２は負荷抵抗７の抵抗値である。
【００３６】
したがって、電圧検出回路５により電流検出ＭＯＳトランジスタ６のドレイン電位ＶＤ２を検出することにより、ＶＤ２と電流Ｉ１との相関関係からＭＯＳトランジスタ１の電流Ｉ１の値を求めることができる。
【００３７】
このように、電流検出回路１００Ａによれば、第１の実施形態と同様に、ＭＯＳトランジスタ１に流れる電流Ｉ１をゼロから大きな値まで広範囲に検出することが可能である。
【００３８】
［第３の実施形態］
本発明の第３の実施形態による半導体集積回路２００について図５を参照して説明する。図５は、半導体集積回路２００を示す回路図である。半導体集積回路２００は、第１の実施形態の電流検出回路１００を用いた回路であり、電流検出回路１００、Ｎチャネル型のＭＯＳトランジスタ１，８、端子９、制御回路１１を含んで構成される。
【００３９】
ＭＯＳトランジスタ１，８は直列に接続され、出力回路を構成している。ＭＯＳトランジスタ１，８の出力は、端子９を介して、外部の負荷１０（例えば、ＬＥＤ等の電流負荷）に供給される。制御回路１１は、ＭＯＳトランジスタ１，８のそれぞれのゲートに、制御電圧としてゲート電位ＶＧ１，ＶＧ２を供給することにより、ＭＯＳトランジスタ１，８のスイッチングを制御する。ＭＯＳトランジスタ１，８は相補的にスイッチングし、ＭＯＳトランジスタ１がオンすると、負荷１０からＭＯＳトランジスタ１に電流Ｉ１が流れる。
【００４０】
この場合、制御回路１１には電圧検出回路５の検出出力がフィードバックされており、制御回路１１は、電圧検出回路５の検出出力に基づいて、ゲート電位ＶＧ１を制御するように構成される。これにより、ＭＯＳトランジスタ１の電流Ｉ１がフィードバック制御される。
【００４１】
例えば、ＭＯＳトランジスタ１がオンした場合の電流Ｉ１の電流値をある目標値に制御したい場合、制御回路１１は、電圧検出回路５の検出出力に基づいて、電流Ｉ１の電流値が目標値となるように、ゲート電位ＶＧ１を制御する。即ち、ＭＯＳトランジスタ１に流れる電流Ｉ１が目標値より小さければ、ゲート電位ＶＧ１を高くする。これにより、ＭＯＳトランジスタ１に流れる電流Ｉ１は増加する。ＭＯＳトランジスタ１に流れる電流Ｉ１が目標値より大きければ、ゲート電位ＶＧ１を低くする。これにより、ＭＯＳトランジスタ１に流れる電流Ｉ１は減少する。
【００４２】
また、ＭＯＳトランジスタ１がオンした場合の電流Ｉ１の電流値をある閾値以下に制御したい場合、制御回路１１は、電圧検出回路５の検出出力に基づいて、ＭＯＳトランジスタ１に流れる電流Ｉ１が閾値以上になると、ゲート電位ＶＧ１を低くする。これにより、トランジスタ１に流れる電流Ｉ１は閾値以下に減少する。
【００４３】
半導体集積回路２００において、第１の実施形態の電流検出回路１００の代わりに、
第２の実施形態の電流検出回路１００Ａを用いることもできる。
【００４４】
なお、本発明は上記各実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記各実施形態のＭＯＳトランンジスタ１は、Ｎチャネル型のＭＯＳトランジスタであるが、これに限らず、他のトランジスタ、例えばＰチャネル型のＭＯＳトランジスタや、バイポーラトランジスタであっても良い。
【符号の説明】
【００４５】
１  ＭＯＳトランジスタ
２  配線              ３，６  電流検出ＭＯＳトランジスタ
４，７  負荷抵抗      ５  電圧検出回路      ８  ＭＯＳトランジスタ
９  端子              １０  負荷          １１  制御回路
２０  半導体基板      ２１  半導体層      ２２  素子分離膜
２３  ゲート絶縁膜    ２４  ゲート電極    ２５  ソース
２６  ドレイン        ２７  不純物層      ２８  パッシベーション膜
２９  層間絶縁膜      ３０  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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