(57)【要約】【課題】配線の信頼性の高い半導体装置を提供する。【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。【選択図】図１
2011210903.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面に沿って形成された第一導電型のウェル領域上に、薄い酸化膜を形成する工程と、
前記薄い酸化膜を熱酸化することによって、前記半導体基板表面の一部に、ＬＯＣＯＳ法にて厚い酸化膜を形成させる工程と、
前記厚い酸化膜を全て除去することにより、半導体基板表面に台形状の凸部領域と、台形状の凹部領域を形成する工程と、
前記凸部領域と前記凹部領域表面にゲート酸化膜を形成する工程と、
前記凹部領域の前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置する凸部領域に第２導電型のソース・ドレイン領域を形成する工程と、
前記第２導電型のソース・ドレイン領域および前記ゲート電極上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜をエッチバックして、前記凸部領域の上表面とエッチバック後の第１の層間絶縁膜の上表面が略同じ高さとなるように平坦化する工程と、
前記凸部領域の上表面に接続孔無しに第１層目の金属配線を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層目の金属配線と前記第１の層間絶縁膜と前記ゲート電極の表面に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をエッチバックして、第１層目の金属配線の上表面とエッチバック後の第２の層間絶縁膜の上表面の高さが略同じ高さとなるように平坦化する工程と、
前記第１層目の金属配線の上表面に接続孔無しに第２層目の金属配線を形成する工程と、
をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２層目の金属配線と前記第２の層間絶縁膜と前記ゲート電極の表面に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜をエッチバックして、第２層目の金属配線の上表面とエッチバック後の第３の層間絶縁膜の上表面の高さが略同じ高さとなるように平坦化する工程と、
前記第２層目の金属配線の上表面に接続孔無しに第３層目の金属配線を形成する工程と、
をさらに含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記凸部領域の上表面と前記ゲート電極の上表面が略同じ高さであることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上の表面に設けられた台形状の凸部領域と台形状の凹部領域と、
前記凹部領域上に設けられたゲート酸化膜と、
前記ゲート酸化膜上に設けられ、前記凸部領域の上表面高さ位置と略同じ高さ位置の表面を有するゲート電極と、
前記ゲート電極の両側に位置する前記凸部領域に設けられたソース・ドレイン領域と、
前記ソース・ドレイン領域の表面に接続孔無しに接合する第１層目の金属配線と、
から成ることを特徴とする半導体装置。
【請求項６】
前記第１層目の金属配線の上表面には第２層目の金属配線が接続孔無しに接合し、さらに第３層目の金属配線が下層の金属配線と接続孔無しに接合していることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２層目の金属配線の上表面と前記第２層目の金属配線間を埋めている層間絶縁膜の上表面は略同じ高さであることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造、特に、コンタクトホールの構造、及び、その製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は多種多様な電子機器の重要部分に使用されており、更なる性能の向上のために、高集積化、及び、高速動作が要求されている。上記要求の１つである、高集積化に対応するためにデバイスサイズも当然のことながら、配線の微細化も進められている。また、配線の微細化とともに、配線の多層化も進められている。配線の多層化を進める上で重要な課題が、ウエハ表面の平坦化技術である。
【０００３】
平坦化技術の一つとして、化学的作用と機械的作用を使って、ウエハ表面を平坦に研磨するＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）があるが、製造工程への導入には多額の設備投資が必要となるため、ランニングコストも高くなり、ひいては、製品コストの上昇につながるという問題がある。また、コンタクト、あるいは、ビアホールの平坦化を行う技術として、タングステン（Ｗ）プラグによる埋め込み技術がある。
【０００４】
従来の半導体装置における、コンタクトホールの代表的な構造と、その製造方法を、Ｐ型基板を使用したＮチャネル型ＭＯＳＦＥＴを例に、図７〜図８の工程断面図を用いて説明する。
【０００５】
まず、図７（ａ）に示すように、Ｐ型基板上１にＰウェル領域２を、Ｐ型不純物（例えば、ボロン）をドーズ量１×１０12〜１×１０13 ａｔｏｍｓ／ｃｍ2でイオン注入、及び、熱処理により形成する。
【０００６】
次に、図７（ｂ）に示すように、既存の素子分離技術であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって、数百ｎｍ〜１μｍ程度のフィールド酸化膜３を形成する。つづいて、フィールド酸化膜３を形成した後、ＭＯＳＦＥＴを形成する領域のみ酸化膜を除去し、ゲート酸化膜４を１０ｎｍ〜１００ｎｍ程度の膜厚で形成する。
【０００７】
次に、図７（ｃ）に示すように、ゲート酸化膜４上に、多結晶シリコンを堆積させ、プリデポ、または、イオン注入により不純物を導入し、パターニングすることによってゲート電極５を形成する。
【０００８】
次に、図８（ａ）に示すように、ソース・ドレイン低濃度領域６を、Ｎ型不純物（例えば、リン）をドーズ量１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2でイオン注入、及び、熱処理により形成する。つづいて、ゲート電極５をマスクとするセルフアラインにより、ソース・ドレイン高濃度領域７を、Ｎ型不純物（例えば、砒素）をドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2でイオン注入、及び、熱処理により形成する。
【０００９】
次に、図８（ｂ）に示すように、層間絶縁膜８を２００ｎｍ〜８００ｎｍ程度の膜厚で堆積させる。
次に、図８（ｃ）に示すように、ソース・ドレイン高濃度領域７上のコンタクトと、配線を接続させるためのコンタクトホール９を形成する。コンタクトホール９を形成した後、後に配線となる金属膜をスパッタ等で形成し、パターニングを行うことによって、金属配線１０が形成され、コンタクトホール９を介してソース・ドレイン高濃度領域７が電気的に接続される。
【００１０】
従来の半導体装置におけるコンタクトホールは、上記のような製造方法によって規定される構造をしていることにより、配線の微細化、及び、多層化が進むにつれて、コンタクトホールのアスペクト比が増大してしまう。
【００１１】
一般的に、アスペクト比が高いコンタクトホール内における配線厚さは、金属配線の被覆性は良好ではないので、平坦部上での配線厚さの１５〜２０％程度となっていることが多い。そのため、コンタクトホール抵抗が高くなり、電流密度を制限してしまう。そのため、少ない面積で大電流を流すことが困難となる。また、断線などによる歩留まりの低下や、ＥＭ（エレクトロマイグレーション）による配線の信頼性劣化を助長してしまうという問題がある。
【００１２】
この問題を受けて、特許文献１では、コンタクトホールのアスペクト比を減少させる構造を持つ半導体装置、及び、その製造方法を提案している。
【００１３】
コンタクトホールのアスペクト比を減少させる構造を持つ半導体装置の構造、及び、その製造方法を図９〜図１０の工程断面図を用いて説明する。
【００１４】
まず、図９（ａ）に示すように、既存の素子分離技術であるＬＯＣＯＳ法を用いて、ソース・ドレインのコンタクト領域の基板表面の高さを高くするために、半導体基板１１表面全体に第一の薄い酸化膜１２を形成し、ソース・ドレインコンタクト形成領域１４には厚い酸化膜１５（図９（ｂ））が形成されないように、薄い酸化膜１２上に第一の窒化膜１３を形成する。
【００１５】
次に、図９（ｂ）に示すように、薄い酸化膜１２をさらに熱酸化することによって、ソース・ドレインのコンタクト領域１４のシリコン基板表面を高くすることができ、つづいて、Ｗｅｔエッチングにより、表面の第一の窒化膜１３を除去して、凸型のソース・ドレインのコンタクト領域１４を形成する。
【００１６】
次に、図１０（ａ）に示すように、更に前工程と同様にＬＯＣＯＳ法を用いて、フィールド酸化膜１８（図１０（ｂ）参照）を形成させるために、基板表面全体に第二の薄い酸化膜１６と、フィールド酸化膜を形成しない領域のみ第二の薄い酸化膜１６上に第二の窒化膜１７を形成する。
【００１７】
次に、図１０（ｂ）に示すように、第二の薄い酸化膜１７を熱酸化させることによって、フィールド酸化膜１８を形成させる。
【００１８】
フィールド酸化膜を形成させる工程以降は、従来の製造方法を用いて、図１０（ｃ）に示すように、ソース・ドレイン拡散層１９、ゲート酸化膜２０、ゲート電極２１、層間絶縁膜２２、フィールド酸化膜上の電極２３、配線をするためのコンタクトホール２４、及び、コンタクト配線２５を形成させる。特許文献１では、図１０（ｃ）において、半導体基板面のコンタクト部がフィールド酸化膜上の電極の上面と同じ高さになるように形成されている。
【００１９】
以上説明したように、特許文献１では、既存の素子分離技術を２回用いることによって、配線のコンタクト部の半導体基板面を、トランジスタ形成領域の基板面よりも高く作ることによって、コンタクトホールのアスペクト比を減少させている。
【００２０】
特許文献１によれば、コンタクトホールのアスペクト比を減少させることによって、コンタクトホールにおける配線金属の被覆性が良くなり、配線の信頼性を向上させることができ、また、形成した各コンタクト領域の高さを揃えることによって、各コンタクトホール同士のアスペクト比が揃い、従来の配線材料よりも段差被覆性に優れた金属であるタングステン（Ｗ）をＣＶＤで成膜し、コンタクトホールを埋め込むタングステンプラグ技術の使用が容易になる利点がある。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平５−６７６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、特許文献１によれば、形成した各コンタクト領域の高さを揃えることによって、各コンタクトホール同士のアスペクト比が揃い、タングステンプラグ技術の使用が容易になる利点はあるが、タングステン（Ｗ）は、従来の代表的な金属配線材料であるアルミ（Ａｌ）に比べて、比抵抗が高いため、配線の抵抗値が大きくなり素子機能が劣化してしまうという問題がある。また、例えば、シリコン／Ｗ／Ａｌ−Ｃｕのように異物質の接続に起因する配線の信頼性劣化の可能性も考えられる。
【００２３】
また、タングステンプラグを使わない場合、アスペクト比が減少しても、従来の製造方法では、コンタクト上の配線金属表面の平坦性は良好でない。そのため、多層配線をする場合、平坦性が不十分な配線金属上に直接、ビアや２層目以降の配線金属を形成することは、配線の信頼性劣化の原因となるため、従来の製造方法では、ビアや２層目以降の配線金属の位置をずらして形成する手法が取られている。  このように、少しでもコンタクトホールにアスペクト比が大であると、コンタクトホールやビアホールのスタック構造を形成することができず、高集積化の面で不利になってしまう。
【００２４】
そこで、本発明は上記問題に鑑みなされたもので、その目的は、設備投資の必要がなく、ランニングコストの低い製造方法で製造可能、かつ、断線による歩留まりの低下や、電流密度の制限、ＥＭ（エレクトロマイグレーション）による配線の信頼性劣化を防ぎ、かつ、高集積化可能な半導体装置、及び、その製造方法を提供することである。
【課題を解決するための手段】
【００２５】
本発明では、上記目的を達成するために、次の手法を用いた。
まず、半導体基板の一主面に沿って形成された第一導電型のウェル領域上に、薄い酸化膜を形成する工程と、前記薄い酸化膜を熱酸化することによって、前記半導体基板表面の一部に、ＬＯＣＯＳ法にて厚い酸化膜を形成させる工程と、前記厚い酸化膜を全て除去することにより、半導体基板表面に台形状の凸部領域と、台形状の凹部領域を形成する工程と、前記凸部領域と前記凹部領域表面にゲート酸化膜を形成する工程と、前記凹部領域の前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極の両側に位置する凸部領域に第２導電型のソース・ドレイン領域を形成する工程と、前記第２導電型のソース・ドレイン領域および前記ゲート電極上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜をエッチバックして、前記凸部領域の上表面とエッチバック後の第１の層間絶縁膜の上表面が略同じ高さとなるように平坦化する工程と、前記凸部領域の上表面に接続孔無しに第１層目の金属配線を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２６】
また、前記第１層目の金属配線と前記第１の層間絶縁膜と前記ゲート電極の表面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜をエッチバックして、第１層目の金属配線の上表面とエッチバック後の第２の層間絶縁膜の上表面の高さが略同じ高さとなるように平坦化する工程と、前記第１層目の金属配線の上表面に接続孔無しに第２層目の金属配線を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２７】
また、さらに、前記第２層目の金属配線と前記第２の層間絶縁膜と前記ゲート電極の表面に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜をエッチバックして、第２層目の金属配線の上表面とエッチバック後の第３の層間絶縁膜の上表面の高さが略同じ高さとなるように平坦化する工程と、前記第２層目の金属配線の上表面に接続孔無しに第３層目の金属配線を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２８】
また、前記凸部領域の上表面と前記ゲート電極の上表面が略同じ高さであることを特徴とする半導体装置の製造方法とした。
【００２９】
また、半導体基板と、前記半導体基板上の表面に設けられた台形状の凸部領域と台形状の凹部領域と、前記凹部領域上に設けられたゲート酸化膜と、前記ゲート酸化膜上に設けられ、前記凸部領域の上表面高さ位置と略同じ高さ位置の表面を有するゲート電極と、前記ゲート電極の両側に位置する前記凸部領域に設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の表面に接続孔無しに接合する第１層目の金属配線とから成ることを特徴とする半導体装置とした。
【００３０】
また、前記第１層目の金属配線の上表面には第２層目の金属配線が接続孔無しに接合し、さらに第ｎ層目の金属配線が下層の金属配線と接続孔無しに接合していることを特徴とする半導体装置とした。
【００３１】
そして、前記第ｎ層目の金属配線の前記下層の金属配線の上表面と前記下層の金属配線間の層間絶縁膜の上表面は略同じ高さであることを特徴とする半導体装置とした。
【発明の効果】
【００３２】
本発明によれば、従来の製造方法を活用することによって、複雑な工程を使うことなく、かつ、断線による歩留まりの低下や、電流密度の制限、ＥＭによる配線の信頼性の劣化を防ぎ、かつ、高集積化可能な半導体装置、及び、その製造方法を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体装置の構造を示す模式的断面図である。
【図２】本発明に係る製造方法を模式的に示す工程順の断面図である。
【図３】図２に続く、本発明に係る製造方法を模式的に示す工程順の断面図である。
【図４】図３に続く、本発明に係る製造方法を模式的に示す工程順の断面図である。
【図５】図４に続く、本発明に係る製造方法を模式的に示す工程順の断面図である。
【図６】図５に続く、本発明に係る製造方法を模式的に示す工程順の断面図である。
【図７】従来の半導体装置における、コンタクトホールの構造、及び、その製造方法の一例を模式的に示す工程断面図である。
【図８】図７に続く、従来の半導体装置における、コンタクトホールの構造、及び、その製造方法の一例を模式的に示す工程断面図である。
【図９】特許文献１に記載の、コンタクトホールのアスペクト比を減少させた半導体装置の構造、及び、その製造方法を模式的に示す工程断面図である。
【図１０】図９に続く、特許文献１に記載の、コンタクトホールのアスペクト比を減少させた半導体装置の構造、及び、その製造方法を模式的に示す工程断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明の半導体装置の構造を示す模式的断面図である。半導体基板４２上にウェル領域４３を設け、その表面はＬＯＣＯＳ法によって得られた台形状の凸部領域と台形状の凹部領域とフィールド酸化膜４４領域からなる。台形状の凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成され、ゲート電極の表面高さ位置と凸部領域の上表面高さ位置とフィールド酸化膜４４の表面高さ位置は略同じになっている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。図１に示す一方のソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。図１に示す他方のソース・ドレイン高濃度領域４８の表面には第１層目の金属配線４９がコンタクトホール無しに接合され、第１層目の金属配線４９の表面には層間絶縁膜５１が被覆されている。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を可能としている。
【００３５】
図２〜図６は、本実施の形態の半導体装置、及び、その製造方法を説明するための工程断面図である。本実施の形態では、説明の簡単のために、Ｐ型基板を使用した、Ｎチャネル型ＭＯＳＦＥＴを例に説明するが、本発明の本質は、基板の導電型、及び、不純物の種類、及び、導電型に関係しないので、基板の導電型、及び、不純物の種類、及び、導電型が異なっても同様に実施することができる。
【００３６】
以下に、本実施の形態を、図２〜図６に示す工程断面図を用いて、本実施の形態の半導体装置の構造、及び、製造方法を説明する。
【００３７】
まず、図２（ａ）に示すように、Ｐ型不純物（例えばボロン）を添加した抵抗率２０Ωｃｍ〜３０Ωｃｍの不純物濃度のＰ型半導体基板２６上に、Ｐ型ウェル２７を、Ｐ型不純物（例えば、ボロン）をドーズ量１×１０11〜１×１０13ａｔｏｍｓ／ｃｍ2でイオン注入、及び、熱処理して拡散させることにより形成する。
【００３８】
次に、図２（ｂ）に示すように、Ｐ型ウェル２７の形成された基板表面を、既存の素子分離技術であるＬＯＣＯＳ法を用いて、厚い酸化膜２８、例えば、０．２μｍ〜２．０μｍの熱酸化膜を形成する。このとき、コンタクト形成領域２９には、厚い酸化膜２８は形成しない。
【００３９】
次に、図２（ｃ）に示すように、Ｗｅｔエッチングにより表面の酸化膜を全て除去して、シリコン基板表面に凸部コンタクト領域２９を形成する。
【００４０】
凸部コンタクト領域２９の形状は、前工程のＬＯＣＯＳ法で厚い酸化膜２８を形成する際に、コンタクト形成領域２９上に形成する窒化膜（図示していない）、及び、窒化膜の下に形成しておく薄い酸化膜の膜厚や酸化条件を調整することにより、自由に設定、及び、制御することが可能である。
【００４１】
本実施の形態では、凸部コンタクト領域２９は、後の工程で形成するフィールド酸化膜３０（図３（ｄ）参照）、及び、ゲート電極３２（図３（ａ）参照）と、それぞれの上面の高さがほぼ同じとなるよう、例えば、高さの差が５０ｎｍ以内になるように形成する。
【００４２】
本実施の形態では、凸部コンタクト領域、及び、フィールド酸化膜、及び、ゲート電極、それぞれの上面の高さがほぼ同じになるように形成する場合を例に説明するが、フィールド酸化膜上にＰｏｌｙ抵抗を形成する場合、フィールド酸化膜の代わりに、Ｐｏｌｙ抵抗の上面の高さを、凸部コンタクト領域、及び、ゲート電極、それぞれの上面の高さとほぼ同じになるように形成することによって、同様の効果を得ることができる。
【００４３】
次に、図３（ａ）に示すように、既存のＬＯＣＯＳ法により、フィールド酸化膜、例えば、膜厚数百ｎｍ〜１μｍ程度の熱酸化膜を形成した後、ＭＯＳＦＥＴを形成する領域の絶縁膜を除去し、ゲート酸化膜３１、例えば、膜厚１０ｎｍ〜１００ｎｍ程度の熱酸化膜を形成する。つづいて、ゲート酸化膜３１を形成する前、または、ゲート酸化膜を形成した後にＰ型半導体基板２６表面、及び、Ｐ型ウェル２７表面の不純物濃度を調節するためのイオン注入を行う。次いで、ゲート酸化膜３１上に多結晶シリコンを堆積し、プリデポジション、または、イオン注入により不純物を導入し、パターニングを行うことによってゲート電極３２を形成する。
【００４４】
次に、図３（ｂ）に示すようにゲート電極３２をマスクとするセルフアラインとなるよう、Ｎ型不純物（例えばリン）をドーズ量１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2でイオン注入することによってソース・ドレイン低濃度領域３３を形成する。つづいて、ソース・ドレインのコンタクト部を含む領域のシート抵抗を減らすために、Ｎ型不純物（例えば、砒素）をドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2でイオン注入にすることによってソース・ドレイン高濃度領域３４を形成する。ソース・ドレイン高濃度領域３４はゲート電極３２からはオフセットして形成される。
【００４５】
次に、図３（ｃ）に示すように、層間絶縁膜３５を２００ｎｍ〜８００ｎｍの膜厚で堆積する。
【００４６】
次に、図４（ａ）に示すように、エッチバックすることによって、凸部コンタクト領域２９（凸部領域の上表面）、ゲート電極３２、フィールド酸化膜３０、層間絶縁膜３５、それぞれの上面の高さが揃うように平坦化する。
【００４７】
次に、図４（ｂ）に示すように、前工程で平坦化させた基板表面上に、後に第１層目の配線となる金属膜をスパッタ等で堆積させ、パターニングすることによって第１層目の金属配線３６を形成する。第１層目の金属配線３６とソース・ドレイン高濃度領域３４とはコンタクト孔等を介さず直接に接触する。
【００４８】
次に、図４（ｃ）に示すように、層間絶縁膜３７を２００ｎｍ〜８００ｎｍの膜厚で堆積する。
【００４９】
次に、図５（ａ）に示すように、２層目以降の金属配線との接合が必要のない領域にはレジスト等３８でマスクをし、２層目以降の金属配線との接合が必要な領域のみ、層間絶縁膜３７を、第１層目の金属配線３６と層間絶縁膜３７の上面の高さが揃うようにエッチバックにて平坦化する。
【００５０】
次に、図５（ｂ）に示すように、前工程で平坦化させた基板表面上に後に第２層目の配線となる金属膜をスパッタ等で堆積させ、パターニングすることによって第２層目の金属配線３９を形成する。
【００５１】
次に、図５（ｃ）に示すように、層間絶縁膜４０を２００ｎｍ〜１２００ｎｍ堆積させ、エッチバックなどによって層間絶縁膜表面を平坦化させる。
【００５２】
次に、図６（ａ）に示すように、３層目以降の金属配線との接合が必要のない領域にはレジストでマスクをし、３層目以降の金属配線との接合が必要な領域の層間絶縁膜４０を、第２層目の金属配線３９と層間絶縁膜４０の上面の高さが揃うようにエッチバックにて平坦化する。
【００５３】
次に、図６（ｂ）に示すように、前工程で平坦化させた基板表面上に後に第３層目の配線となる金属膜をスパッタ等で堆積させ、パターニングすることによって第３層目の金属配線４１を形成する。
【００５４】
第４層目以降の金属配線の形成は、第３層目の金属配線の製造方法と同様であるので、詳細な説明を割愛する。また、金属配線形成後（保護膜の形成過程）の工程は一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。
【００５５】
以上が本実施の形態の半導体装置の構造、及び、その製造方法である。
以上に説明した、本実施の形態により次のような効果を得ることができる。
（１）コンタクトホールを形成せずに、シリコン金属上に直接金属配線を形成することによって、これまでコンタクトホールのアスペクト比があることによって生じていた、断線による歩留まりの低下や、電流密度の制限、ＥＭ（エレクトロマイグレーション）による配線の信頼性の劣化を防ぐことができる。
【００５６】
（２）全てのコンタクトを同一平面上に形成することによって、第１層目の金属配線も同一平面上に形成することができるので、多層配線を行う際、層間絶縁膜の平坦化が容易となり、第２層目以降の金属配線も第１層目の金属配線と同様に、同一平面上に形成することができるため、コンタクト、及び、金属配線同士のスタック構造を作ることができ、高集積化が可能となる。
【００５７】
本実施の形態では、ＭＯＳＦＥＴのソース・ドレイン上の配線を例に説明しているが、ＭＯＳＦＥＴに限らず他の半導体素子についても、コンタクトを同一平面上に形成することによって、同様の効果を得ることが可能である。
【符号の説明】
【００５８】
２６  Ｐ型半導体基板
２７  Ｐ型ウェル
２８  厚い酸化膜
２９  コンタクト領域
３０  フィールド酸化膜
３１  ゲート酸化膜
３２  ゲート電極
３３  ソース・ドレイン低濃度領域
３４  ソース・ドレイン高濃度領域
３５  層間絶縁膜
３６  第１層目の金属配線
３７  層間絶縁膜
３８  レジスト等
３９  第２層目の金属配線
４０  層間絶縁膜
４１  第３層目の金属配線
４２  半導体基板
４３  ウェル領域
４４  フィールド酸化膜
４５  ゲート酸化膜
４６  ゲート電極
４７  ソース・ドレイン低濃度領域
４８  ソース・ドレイン高濃度領域
４９  第１層目の金属配線
５０  第２層目の金属配線
５１  層間絶縁膜
５２  第３層目の金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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