(57)【要約】【課題】強誘電体キャパシタを高信頼性化する。【解決手段】半導体記憶装置７０に設けられる強誘電体キャパシタ５０は、積層形成される下部電極膜１４、強誘電体膜１５、及び上部電極膜１６から構成される。下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。上部電極膜１６は、コンタクトプラグ２３を介して配線層２５に接続される。コンタクトプラグ１１及び反応防止膜１３が接続される界面の両端部とコンタクトプラグ１１の上側面とは反応防止膜９で覆われる。強誘電体キャパシタ５０は、コンタクトプラグ１１及び２３を除く領域が反応防止膜９と反応防止膜９と接する反応防止膜１９により覆われる。【選択図】図１
2011018709.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、ワード線に接続され、ゲート絶縁膜を介して設けられるゲート電極と、前記ゲート電極を挟んで前記半導体基板表面に設けられるソース及びドレインとを有するメモリセルトランジスタと、
前記ソース及びドレインの一方に接続される第１のコンタクトプラグ上に設けられ、前記第１のコンタクトプラグと接する領域が他の領域よりも下へ凸となる形状を有し、前記第１のコンタクトプラグと電気的に接続される下部電極膜と、前記下部電極膜上に設けられる強誘電体膜と、前記強誘電体膜上に設けられ、上部が第２のコンタクトプラグに接続される上部電極膜とから構成される強誘電体キャパシタと、
前記第１のコンタクトプラグの上部側面と、前記第１のコンタクトプラグと前記下部電極膜が電気的に接続される領域の側面と、前記下部電極膜の底部とを覆うように設けられる第１の反応防止膜と、
前記下部電極膜、前記強誘電体膜、及び前記上部電極膜の側面と、前記上部電極膜の上部と、前記上部電極膜及び前記第２のコンタクトプラグが接する界面とを覆うように設けられ、前記第１の反応防止膜と接する第２の反応防止膜と、
具備することを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、ワード線に接続され、ゲート絶縁膜を介して設けられるゲート電極と、前記ゲート電極を挟んで前記半導体基板表面に設けられるソース及びドレインとを有するメモリセルトランジスタと、
前記ソース及びドレインの一方に接続される第１のコンタクトプラグ上に設けられ、前記第１のコンタクトプラグと接する領域が他の領域よりも下へ凸となる形状を有し、前記第１のコンタクトプラグと電気的に接続される下部電極膜と、前記下部電極膜上に設けられる強誘電体膜と、前記強誘電体膜上に設けられ、上部が第２のコンタクトプラグに接続される上部電極膜とから構成される強誘電体キャパシタと、
前記第１のコンタクトプラグの上部側面と、前記第１のコンタクトプラグと前記下部電極膜が電気的に接続される領域の側面と、前記下部電極膜の底部と、前記メモリセルトランジスタの上部とを覆うように設けられる第１の反応防止膜と、前記下部電極膜、前記強誘電体膜、及び前記上部電極膜の側面と、前記上部電極膜の上部と、前記上部電極膜と前記第２のコンタクトプラグが接する界面と、前記メモリセルトランジスタの上部とを覆うように設けられ、前記第１の反応防止膜と接する第２の反応防止膜と、
具備することを特徴とする半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられ、ワード線に接続され、ゲート絶縁膜を介して設けられるゲート電極と、前記ゲート電極を挟んで前記半導体基板表面に設けられるソース及びドレインとを有するメモリセルトランジスタと、
前記ソース及びドレインの一方に接続される第１のコンタクトプラグ上に設けられ、前記第１のコンタクトプラグと接する領域が他の領域よりも下へ凸となる形状を有し、前記第１のコンタクトプラグと電気的に接続される下部電極膜と、前記下部電極膜上に設けられる強誘電体膜と、前記強誘電体膜上に設けられ、上部が第２のコンタクトプラグに接続される上部電極膜とから構成される強誘電体キャパシタと、
前記第１のコンタクトプラグの側面と、前記第１のコンタクトプラグと前記下部電極膜が電気的に接続される領域の側面と、前記下部電極膜の底部と、前記メモリセルトランジスタの上部及び側面とを覆うように設けられる第１の反応防止膜と、
前記下部電極膜、前記強誘電体膜、及び前記上部電極膜の側面と、前記上部電極膜の上部と、前記上部電極膜と前記第２のコンタクトプラグが接する界面と、前記メモリセルトランジスタの上部とを覆うように設けられ、前記第１の反応防止膜と接する第２の反応防止膜と、
具備することを特徴とする半導体記憶装置。
【請求項４】
前記第１のコンタクトプラグと前記下部電極膜の間には第３の反応防止膜が設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板上にメモリセルトランジスタを形成する工程と、
前記メモリセルトランジスタのソース及びドレイン上に、下部が第１の絶縁膜と接し、上部が第１の反応防止膜と接し、前記メモリセルトランジスタのソース或いはドレインと接続される第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグの上部をエッチングし、前記第１の反応防止膜の側面が露出される凹部形状を有する溝部を形成する工程と、
前記溝部及び前記第１の反応防止膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、及び上部電極膜を積層形成する工程と、
前記上部電極膜、前記強誘電体膜、前記下部電極膜、及び第２の反応防止膜を選択的にエッチングして強誘電体キャパシタを形成する工程と、
前記上部電極膜の上部と、前記上部電極膜、前記強誘電体膜、前記下部電極膜、及び第２の反応防止膜の側面とを覆い、前記第１の反応防止膜と接するように第３の反応防止膜を形成する工程と、
前記上部電極膜上の前記第３の反応防止膜をエッチングし、エッチングされた開口部に前記上部電極膜と接する第２のコンタクトプラグを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。強誘電体メモリであるＦｅＲＡＭにおいては、メモリセルトランジスタのソース及びドレインの一方に接続されるコンタクトプラグが、キャパシタ形成時の熱工程通過時に酸化することを防ぐことが必要となり、そのための方法の一つとして、例えば強誘電体キャパシタの下部電極膜の膜厚を厚くする手段がとられることがある。しかし、強誘電体メモリにおいては、下部電極が厚くなるとキャパシタの加工が困難になるという問題点がある。そこで、コンタクトの、キャパシタ下部電極と接触する上部に凹部を形成してコンタクトの上部のみ下部電極の実効膜厚を厚くするような従来例（例えば特許文献1参照）などがある。しかしながら、特許文献１などに記載されるＦｅＲＡＭでは、溝部以外の耐酸化性の反応防止膜はエッチング除去されている。また、強誘電体キャパシタの下部電極とコンタクトプラグの界面の側端領域には、反応防止膜が設けられていない。このため、強誘電体キャパシタの下部電極とコンタクトプラグの界面の横方向からの、酸素などの侵入を防止の点で課題を有し、また界面に酸化膜が形成されてコンタクト歩留が低下するという課題も有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２８３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、強誘電体キャパシタの高信頼性化を実現する半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、ワード線に接続され、ゲート絶縁膜を介して設けられるゲート電極と、前記ゲート電極を挟んで前記半導体基板表面に設けられるソース及びドレインとを有するメモリセルトランジスタと、前記ソース及びドレインの一方に接続される第１のコンタクトプラグ上に設けられ、前記第１のコンタクトプラグと接する領域が他の領域よりも下へ凸となる形状を有し、前記第１のコンタクトプラグと電気的に接続される下部電極膜と、前記下部電極膜上に設けられる強誘電体膜と、前記強誘電体膜上に設けられ、上部が第２のコンタクトプラグに接続される上部電極膜とから構成される強誘電体キャパシタと、前記第１のコンタクトプラグの上部側面と、前記第１のコンタクトプラグと前記下部電極膜が電気的に接続される領域の側面と、前記下部電極膜の底部とを覆うように設けられる第１の反応防止膜と、前記下部電極膜、前記強誘電体膜、及び前記上部電極膜の側面と、前記上部電極膜の上部と、前記上部電極膜及び前記第２のコンタクトプラグが接する界面とを覆うように設けられ、前記第１の反応防止膜と接する第２の反応防止膜と具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上にメモリセルトランジスタを形成する工程と、前記メモリセルトランジスタのソース及びドレイン上に、下部が第１の絶縁膜と接し、上部が第１の反応防止膜と接し、前記メモリセルトランジスタのソース或いはドレインと接続される第１のコンタクトプラグを形成する工程と、前記第１のコンタクトプラグの上部をエッチングし、前記第１の反応防止膜の側面が露出される凹部形状を有する溝部を形成する工程と、前記溝部及び前記第１の反応防止膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、及び上部電極膜を積層形成する工程と、前記上部電極膜、前記強誘電体膜、前記下部電極膜、及び第２の反応防止膜を選択的にエッチングして強誘電体キャパシタを形成する工程と、前記上部電極膜の上部と、前記上部電極膜、前記強誘電体膜、前記下部電極膜、及び第２の反応防止膜の側面とを覆い、前記第１の反応防止膜と接するように第３の反応防止膜を形成する工程と、前記上部電極膜上の前記第３の反応防止膜をエッチングし、エッチングされた開口部に前記上部電極膜と接する第２のコンタクトプラグを形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、強誘電体キャパシタの高信頼性化を実現する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１に係る半導体記憶装置を示す断面図。
【図２】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例２に係る半導体記憶装置を示す断面図。
【図１０】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１２】本発明の実施例３に係る半導体記憶装置を示す断面図。
【発明を実施するための形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は半導体記憶装置を示す断面図である。本実施例では、強誘電体キャパシタの上下のコンタクトプラグと接する部分以外の領域をすべて反応防止膜で覆っている。
【００１１】
図１に示すように、半導体記憶装置７０には、半導体基板１上にメモリセルトランジスタ４０と強誘電体キャパシタ５０が複数設けられる。
【００１２】
ここで、半導体記憶装置７０ではチェーン型のＦｅＲＡＭに適用しているが、１Ｔ１Ｃ（１トランジスタ＋１キャパシタ）型、２Ｔ２Ｃ型、１Ｔ２Ｃ型、６Ｔ４Ｃ型などのＦｅＲＡＭ（Conventional  FeRAMとも呼称される）にも適用することができる。
【００１３】
半導体記憶装置７０では、メモリセルトランジスタ４０などが形成される素子領域が、半導体基板１の表面に埋設されるシャロートレンチアイソレーション（以下、ＳＴＩと称す）２により素子分離される。メモリセルトランジスタ４０のソース或いはドレインとなる半導体基板１とは逆導電型のソース／ドレイン領域３が、選択的に半導体基板１の表面に設けられる。
【００１４】
ソース／ドレイン領域３とオーバーラップするようにゲート絶縁膜４、ゲート電極膜５、及び絶縁膜６が、ソース／ドレイン領域３の間の半導体基板１上に積層形成される。側壁膜７が積層形成されるゲート絶縁膜４、ゲート電極膜５、及び絶縁膜６の側面に形成される。
【００１５】
層間絶縁膜としての絶縁膜８が、ＳＴＩ２、絶縁膜６、側壁膜７、及びソース／ドレイン領域３上に設けられる。コンタクト開口部ＣＨ１がソース／ドレイン領域３上の絶縁膜８に設けられる。反応防止膜（第１の反応防止膜）９がコンタクト開口部ＣＨ１の上端部と接するように設けられる。バリア膜としての反応防止膜１０及びコンタクトプラグ（第１のコンタクトプラグ）１１がコンタクト開口部ＣＨ１に埋設される。
【００１６】
反応防止膜１０及びコンタクトプラグ１１がエッチング除去された凹形状を有する溝部１２が、コンタクト開口部ＣＨ１の上部に設けられる。ここでは、溝部１２はコンタクト開口部ＣＨ１よりも幅が広く形成される。
【００１７】
メモリセルトランジスタ４０のソース及びドレインの一方（強誘電体キャパシタ５０と接続する部分）に接続されるコンタクトプラグ１１上に、耐酸化性の反応防止膜（第３の反応防止膜）１３及び下部電極膜１４が溝部１２を埋設するように、積層形成される。強誘電体膜１５、上部電極膜１６、及びハードマスク１７が、下部電極膜１４上に積層形成される。下部電極膜１４、強誘電体膜１５、及び上部電極膜１６は、強誘電体キャパシタ５０を構成する。
【００１８】
ハードマスク１７、上部電極膜１６、強誘電体膜１５、下部電極膜１４、及び反応防止膜１３の側面と、絶縁膜８の上面と、反応防止膜９の上面と、ハードマスク１７の上面とには、反応防止膜（第２の反応防止膜）１９が設けられる。層間絶縁膜としての絶縁膜２０、反応防止膜（第４の反応防止膜）２１、及び層間絶縁膜としての絶縁膜２２が、反応防止膜１９上に積層形成される。
【００１９】
強誘電体キャパシタ５０上の積層形成されるハードマスク１７、反応防止膜１９、絶縁膜２０、反応防止膜２１、及び絶縁膜２２がエッチング開口され、コンタクト開口部ＣＨ２が設けられる。上部電極膜１６と接するようにコンタクトプラグ（第２のコンタクトプラグ）２３が、コンタクト開口部ＣＨ２に埋設される。
【００２０】
強誘電体キャパシタ５０が設けられない部分の積層形成されるハードマスク１７、反応防止膜１９、絶縁膜２０、反応防止膜２１、及び絶縁膜２２がエッチング開口され、コンタクト開口部ＣＨ３が設けられる。反応防止膜１３及び下部電極膜１４と接するようにコンタクトプラグ２４が、コンタクト開口部ＣＨ３に埋設される。この部分の反応防止膜１３及び下部電極膜１４は、強誘電体キャパシタ５０と接続する部分とは異なり、上部がエッチング除去されている。
【００２１】
絶縁膜２２、コンタクトプラグ２３、及びコンタクトプラグ２４上に、コンタクトプラグ２３及び２４と接する配線層２５が設けられる。この配線層２５により、メモリセルトランジスタ４０と強誘電体キャパシタ５０が並列接続される。層間絶縁膜としての絶縁膜２６が、絶縁膜２２及び配線層２５上に設けられる。ビット線（ＢＬ）としての配線層２７が、絶縁膜２６上に設けられる。半導体記憶装置７０の表面保護膜としての絶縁膜２８が、配線層２７上に設けられる。
【００２２】
ここで、強誘電体キャパシタ５０では、下部電極膜１４に電気的に接続されるコンタクトプラグ１１と上部電極膜１６に接するコンタクトプラグ２３を除く領域が反応防止膜（第１の反応防止膜）９と反応防止膜（第１の反応防止膜）９に接する反応防止膜（第２の反応防止膜）１９とにより、周囲と遮断される（反応防止膜９及び１９に覆われる）。
【００２３】
本構造においては、コンタクトプラグ１１の上部での実効的な下部電極膜１４の膜厚を厚くすることが可能となり、強誘電体キャパシタ５０の下部からコンタクトプラグ１１の上端部への酸素拡散を抑えてコンタクトの酸化を防ぐことが可能となる。また、耐酸化性の反応防止膜１３が下部電極膜１４の底部全体に設けられ、反応防止膜１９及び反応防止膜１９に接続される反応防止膜９が存在することにより、下部電極膜１４のコンタクトプラグ１１の上端との接触界面部から横方向に侵入する酸素などの影響を低減でき、界面での酸化膜形成を抑制することができるのでコンタクト歩留の低下を抑制することができる。
【００２４】
また、反応防止膜9及び19により、半導体記憶装置７０の製造工程中や半導体記憶装置７０の製造工程完了後での強誘電体キャパシタ５０への水素の侵入をも抑制することができる。また、反応防止膜２１は、強誘電体キャパシタ５０への水素の侵入を抑制することができる。
【００２５】
以上により、コンタクトプラグ界面酸化の抑制とキャパシタの水素劣化をキャパシタ加工の難度を上げることなく実現し、セルキャパシタの高信頼性化とコンタクト歩留まりの改善も達成することができる。
【００２６】
次に、半導体記憶装置の製造方法について、図２乃至図８を参照して説明する。図２乃至図８は半導体記憶装置の製造工程を示す断面図である。
【００２７】
図２に示すように、半導体基板１の表面に、ＳＴＩ２を選択的に埋設する。ゲート絶縁膜３、ゲート電極膜４、絶縁膜６を選択的に積層形成する。積層形成されるゲート絶縁膜３、ゲート電極膜４、及び絶縁膜６の間の半導体基板１上に半導体基板１とは逆導電型のソース／ドレイン領域３を形成する。積層形成されるゲート絶縁膜３、ゲート電極膜４、及び絶縁膜６の両端部に側壁膜７を形成する。
【００２８】
ＳＴＩ２、ソース／ドレイン領域３、絶縁膜６、及び側壁膜７上に層間絶縁膜としての絶縁膜８を形成する。ソース／ドレイン領域３上の絶縁膜８をエッチングしてコンタクト開口部ＣＨ１を形成する。コンタクト開口部ＣＨ１に、反応防止膜１０及びコンタクトプラグ１１を埋設する。ここで、反応防止膜１０には窒化チタン膜（ＴｉＮ膜）を用いているが、代わりにチタン膜（Ｔｉ膜）などを用いてもよい。コンタクトプラグ１１にはタングステン（Ｗ）を用いているが、代わりに不純物が高濃度にドープされた多結晶ポリシリコンなどを用いてもよい。
【００２９】
次に、図３に示すように、コンタクト開口部ＣＨ１の上端部と接するように反応防止膜（第１の反応防止膜）９を形成する。具体的には、コンタクト開口部ＣＨ１の上端部と接する絶縁膜８をエッチングして、エッチング開口部に反応防止膜９を埋設し、ＣＭＰ（Chemical  Mechanical  Polishing）法などを用いて絶縁膜８及び反応防止膜９を研磨し、平坦化する。なお、反応防止膜９を先に埋設してからコンタクト開口部ＣＨ１を形成してもよい。ここで、反応防止膜（第１の反応防止膜）９にはシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにアルミナ膜（Ａｌ２Ｏ３膜）或いはチタン酸化膜（ＴｉＯ２膜）などを用いてもよい。
【００３０】
続いて、図４に示すように、周知のリソグラフィー法を用いて選択的に形成されたレジスト膜３１をマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法などを用いてコンタクトプラグ１１及びその両端の反応防止膜９をエッチングし、コンタクト開口部ＣＨ１よりも幅の広い凹部形状を有する溝部１２を形成する。溝部１２を形成後、レジスト膜３１を除去する。
【００３１】
そして、図５に示すように、絶縁膜８、反応防止膜９、及び溝部１２上に、反応防止膜（第３の反応防止膜）１３、下部電極膜１４、強誘電体膜１５、上部電極膜１６、及びハードマスク１７を積層形成する。反応防止膜（第３の反応防止膜）１３は、酸素拡散防止用として挿入されたものである。ここでは、イリジウム膜（Ｉｒ膜）を用いているが、代わりにイリジウム酸化膜（ＩｒＯ２膜）、ＴｉＡｌＮ膜、或いはＴｉＡｌ膜などを用いてもよい。ハードマスク１７は、強誘電体キャパシタ５０形成用として挿入されたものである。ここでは、アルミナ膜（Ａｌ２Ｏ３膜）を用いているが、代わりにＴＥＯＳ膜などを用いてもよい。
【００３２】
ここで、下部電極膜１４及び上部電極膜１６には、白金膜（Ｐｔ膜）を用いているが、代わりにイリジウム膜（Ｉｒ膜）、イリジウム酸化膜（ＩｒＯ２膜）、或いはＳＲＯ膜（Strontium  Ruthenium  Oxide膜）及びこれらを組み合わせた積層膜などを用いてもよい。強誘電体膜１５には、ＰＺＴ膜（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３膜）を用いているが、ＳＢＴ膜（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９膜）やＢＬＴ膜（ランタン添加チタン酸ビスマス  （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜）などを用いてもよい。
【００３３】
反応防止膜（第３の反応防止膜）１３、下部電極膜１４、強誘電体膜１５、上部電極膜１６、及びハードマスク１７を積層形成後、周知のリソグラフィー法を用いて選択的にレジスト膜３２を形成する。
【００３４】
次に、図６に示すように、レジスト膜３２をマスクとして、例えばＲＩＥ法を用いてハードマスク１７をエッチングする。ハードマスク１７をエッチング後、レジスト膜３２を除去する。ハードマスク１７をマスクとして、上部電極膜１６、強誘電体膜１５、下部電極膜１４、及び反応防止膜１３を、例えばＲＩＥ法を用いてエッチングする。このとき、反応防止膜９の表面が完全に露出するまでエッチングを行う。上部電極膜１６、強誘電体膜１５、下部電極膜１４、及び反応防止膜１３のＲＩＥ加工では、エッチングガス種としてＡｒＣｌガスを用いているが、代わりにＣＦ４ガスなどを用いてもよい。ＲＩＥ後、ＲＩＥ工程で発生する反応物やダメージを除去する目的でＲＩＥ後処理を行う。
【００３５】
続いて、図７に示すように、ＲＩＥ後処理後、絶縁膜８、反応防止膜９、及びハードマスク１７上と、下部電極膜１４、強誘電体膜１５、上部電極膜１６、及びハードマスク１７の側面とに反応防止膜（第２の反応防止膜）１９を形成する。ここで、反応防止膜（第２の反応防止膜）１９にはシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにアルミナ膜（Ａｌ２Ｏ３膜）或いはチタン酸化膜（ＴｉＯ２膜）などを用いてもよい。
【００３６】
そして、図８に示すように、反応防止膜１９上に、層間絶縁膜としての絶縁膜２０及び反応防止膜（第４の反応防止膜）２１を積層形成する。ここで、反応防止膜（第４の反応防止膜）２１にはシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにアルミナ膜（Ａｌ２Ｏ３膜）或いはチタン酸化膜（ＴｉＯ２膜）などを用いてもよい。
【００３７】
反応防止膜２１形成後、周知の技術を用いて層間絶縁膜、コンタクトプラグや配線層形成などを行い、チェーンＦｅＲＡＭとしての半導体記憶装置７０が完成する。
【００３８】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上にメモリセルトランジスタ４０及び強誘電体キャパシタ５０が複数設けられる。メモリセルトランジスタ４０のソース或いはドレイン上の絶縁膜８には、コンタクト開口部ＣＨ１が設けられる、コンタクト開口部ＣＨ１には、反応防止膜１０及びコンタクトプラグ１１が埋設される。強誘電体キャパシタ５０は、積層形成される下部電極膜１４、強誘電体膜１５、及び上部電極膜１６から構成される。下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１の上端部のへこんだ凹部形状にも埋め込まれた状態となり、反応防止膜１３を介してコンタクトプラグ１１に接続される。上部電極膜１６は、コンタクトプラグ２３を介して配線層２５に接続される。コンタクトプラグ１１及び反応防止膜１３が接続される界面の両端部とコンタクトプラグ１１の上側面とは反応防止膜９で覆われる。強誘電体キャパシタ５０は、コンタクトプラグ１１及び２３を除く領域が反応防止膜９と反応防止膜９と接する反応防止膜１９により覆われる。
【００３９】
このため、反応防止膜１３の両端部とコンタクトプラグ１１との間の距離を長くすることができ、また反応防止膜9と19により、下部電極膜１４の端部から横方向に侵入する酸素の進入を抑制して、界面での酸化膜形成を抑制することができるのでコンタクト歩留の低下を抑制することができる。また、反応防止膜9及び19により、半導体記憶装置７０の製造工程中や半導体記憶装置７０の製造工程完了後での強誘電体キャパシタ５０への水素の侵入を抑制することができる。したがって、強誘電体キャパシタ５０とコンタクトプラグ１１の良好なるコンタクトと高信頼性化を達成でき、強誘電体キャパシタ５０を高信頼性化することができる。
【実施例２】
【００４０】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図９は半導体記憶装置を示す断面図である。本実施例では、反応防止膜の配置を変更している。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図９に示すように、半導体記憶装置７１には、半導体基板１上にメモリセルトランジスタ４０と強誘電体キャパシタ５０が複数設けられる。
【００４３】
ここで、半導体記憶装置７１ではチェーン型のＦｅＲＡＭに適用しているが、１Ｔ１Ｃ（１トランジスタ＋１キャパシタ）型、２Ｔ２Ｃ型、１Ｔ２Ｃ型、６Ｔ４Ｃ型などのＦｅＲＡＭにも適用することができる。
【００４４】
半導体記憶装置７１では、層間絶縁膜としての絶縁膜８及び反応防止膜（第１の反応防止膜）９ａが、ＳＴＩ２、絶縁膜６、側壁膜７、及びソース／ドレイン領域３上に積層設けられる。
【００４５】
コンタクト開口部ＣＨ１が、ソース／ドレイン領域３上の絶縁膜８及び反応防止膜９ａに設けられる。反応防止膜１０及びコンタクトプラグ１１がエッチング除去された凹形状を有する溝部１２が、反応防止膜１０及びコンタクトプラグ１１が埋設されるコンタクト開口部ＣＨ１の上部に設けられる。反応防止膜９ａは、メモリセルトランジスタ４０の上部を覆うように、コンタクト開口部ＣＨ１を除く半導体記憶装置７１の全体に設けられる。
【００４６】
ここで、強誘電体キャパシタ５０では、下部電極膜１４に電気的に接続されるコンタクトプラグ１１と上部電極膜１６に接するコンタクトプラグ２３を除く領域が、反応防止膜（第１の反応防止膜）９ａと反応防止膜（第１の反応防止膜）９ａに接する反応防止膜（第２の反応防止膜）１９とにより周囲と遮断される（反応防止膜９ａ及び１９に覆われる）。
【００４７】
この結果、耐酸化性の反応防止膜１３が下部電極膜１４の底部全体に設けられ、反応防止膜１９及び反応防止膜１９に接続される反応防止膜９ａが存在することにより、下部電極膜１４のコンタクトプラグ１１の上端との接触界面部から横方向に侵入する酸素の影響を低減でき、界面での酸化膜形成を抑制することができるのでコンタクト歩留の低下を抑制することができる。また、半導体記憶装置７１の製造工程中や半導体記憶装置７１の製造工程完了後での強誘電体キャパシタ５０への水素の侵入を抑制することができ、強誘電体キャパシタ５０を高信頼性化することができる。また、反応防止膜９ａは、加工されずに絶縁膜８上に形成され、コンタクト開口部ＣＨ１以外の領域に設けられているので水素の侵入径路を完全に塞ぐことが可能となる。
【００４８】
次に、半導体記憶装置の製造方法について図１０及び図１１を参照して説明する。
【００４９】
図１０に示すように、メモリセルトランジスタ４０のゲート、ソース、及びドレインを形成後、ＳＴＩ２、ソース／ドレイン領域３、絶縁膜６、及び側壁膜７上に、層間絶縁膜としての絶縁膜８及び反応防止膜（第１の反応防止膜）９ａを積層形成する。ここで、反応防止膜（第１の反応防止膜）９ａにはシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにアルミナ膜（Ａｌ２Ｏ３膜）或いはチタン酸化膜（ＴｉＯ２膜）などを用いてもよい。
【００５０】
次に、図１１に示すように、ソース／ドレイン領域３上の絶縁膜８及び反応防止膜９ａをエッチングしてコンタクト開口部ＣＨ１を形成する。コンタクト開口部ＣＨ１に、反応防止膜１０及びコンタクトプラグ１１を埋設する。なお、これ以降は、実施例１と同様なので説明を省略する。
【００５１】
上述したように、本実施例の半導体記憶装置及びその製造方法では、反応防止膜9ａをキャパシタ形成前に加工する工程が無く、キャパシタ部の下部に連続的に反応防止膜９ａが存在する。このため、実施例1と比較し、反応防止膜９ａと19の接触界面部からの酸素侵入がより発生しにくい構造となっており、コンタクト界面部の酸化による歩留まり低下をより抑制することができる。
【実施例３】
【００５２】
次に、本発明の実施例３に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１２は半導体記憶装置を示す断面図である。本実施例では、反応防止膜の配置を変更している。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図１２に示すように、半導体記憶装置７２には、半導体基板１上にメモリセルトランジスタ４０と強誘電体キャパシタ５０が複数設けられる。
【００５５】
ここで、半導体記憶装置７２ではチェーン型のＦｅＲＡＭに適用しているが、１Ｔ１Ｃ（１トランジスタ＋１キャパシタ）型、２Ｔ２Ｃ型、１Ｔ２Ｃ型、６Ｔ４Ｃ型などのＦｅＲＡＭにも適用することができる。
【００５６】
半導体記憶装置７２では、反応防止膜（第１の反応防止膜）９ｂが、ＳＴＩ２、絶縁膜６、側壁膜７、及びソース／ドレイン領域３上に設けられる。コンタクト開口部ＣＨ１が、ソース／ドレイン領域３上の反応防止膜９ｂに設けられる。反応防止膜１０及びコンタクトプラグ１１がエッチング除去された凹形状を有する溝部１２が、反応防止膜１０及びコンタクトプラグ１１が埋設されるコンタクト開口部ＣＨ１の上部に設けられる。反応防止膜９ｂは、メモリセルトランジスタ４０の上部及び側面を覆うように、コンタクト開口部ＣＨ１を除く半導体記憶装置７２の全体に設けられる。
【００５７】
ここで、強誘電体キャパシタ５０では、コンタクトプラグ１１が下部電極膜１４に接続する部分以外の領域が、反応防止膜（第１の反応防止膜）９ｂで覆われている。実施例2との差異は、強誘電体キャパシタ５０の下部から半導体基板１の直上までの領域が反応防止膜９ｂで埋められている点である。
【００５８】
この結果、実施例2と比較して更にコンタクトプラグ11の界面部への酸素の侵入が困難となり、コンタクト歩留まりを改善することができる。更に、反応防止膜９ｂは、層間絶縁膜を介さずに直接半導体基板１上に形成されているので製造工程数を削減することができる。また、反応防止膜９ｂは、コンタクト開口部ＣＨ１以外の領域には設けられているので水素の侵入径路を完全に塞ぐことが可能となる。
【００５９】
なお、半導体記憶装置７２の製造方法では、絶縁膜８をメモリセルトランジスタ４０の周囲に形成せずに反応防止膜９ｂをメモリセルトランジスタ４０の周囲に形成しているところが実施例１と異なる点である。このため、図を用いた半導体記憶装置７２の製造方法についての説明を省略する。
【００６０】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上にメモリセルトランジスタ４０及び強誘電体キャパシタ５０が複数設けられる。メモリセルトランジスタ４０の上部及び側面、メモリセルトランジスタ４０のソース／ドレイン領域３、及びＳＴＩ２上には、反応防止膜９ｂが形成される。メモリセルトランジスタ４０のソース或いはドレイン上の反応防止膜９ｂには、コンタクト開口部ＣＨ１が設けられる、コンタクト開口部ＣＨ１には、反応防止膜１０及びコンタクトプラグ１１が埋設される。強誘電体キャパシタ５０は、積層形成される下部電極膜１４、強誘電体膜１５、及び上部電極膜１６から構成される。下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ11の上部の凹部形状の中へも埋め込まれてコンタクトプラグ11と電気的に接続され、反応防止膜１３を介してコンタクトプラグ１１に接続される。上部電極膜１６は、コンタクトプラグ２３を介して配線層２５に接続される。コンタクトプラグ１１及び反応防止膜１３が接続される界面の両端部とコンタクトプラグ１１の上側面とは反応防止膜９ｂで覆われる。強誘電体キャパシタ５０は、コンタクトプラグ１１及び２３を除く領域が反応防止膜９ｂと反応防止膜９ｂと接する反応防止膜１９により覆われる。この結果、実施例2と比較して更にコンタクトプラグ11の界面部への酸素の侵入が困難となり、コンタクト歩留まりの改善が期待される。更に、反応防止膜９ｂは、層間絶縁膜を介さずに直接半導体基板１上に形成されているので製造工程数を削減することができる。また反応防止膜９ｂは、コンタクト開口部ＣＨ１以外の領域には設けられているので水素の侵入径路を完全に塞ぐことが可能となる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
例えば、実施例では、強誘電体キャパシタ５０を半導体基板１に対して垂直方向に設けているが、強誘電体キャパシタを半導体基板１に対して水平方向に設けてもよい。また、コンタクト開口部ＣＨ２にはコンタクトプラグ２３のみ埋設し、コンタクト開口部ＣＨ３にはコンタクトプラグ２４のみ埋設しているが、間に反応防止膜を設けてもよい。
【００６３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板上に設けられ、ワード線に接続され、ゲート絶縁膜を介して設けられるゲート電極と、前記ゲート電極を挟んで前記半導体基板表面に設けられるソース及びドレインとを有するメモリセルトランジスタと、前記ソース及びドレインの一方に接続される第１のコンタクトプラグ上に設けられ、前記第１のコンタクトプラグと接する領域が他の領域よりも下へ凸となる形状を有し、前記第１のコンタクトプラグと電気的に接続される下部電極膜と、前記下部電極膜上に設けられる強誘電体膜と、前記強誘電体膜上に設けられ、上部が第２のコンタクトプラグに接続される上部電極膜とから構成される強誘電体キャパシタと、前記第１のコンタクトプラグの上部側面と、前記第１のコンタクトプラグと前記下部電極膜が電気的に接続される領域の側面と、前記下部電極膜の底部とを覆うように設けられる第１の反応防止膜と、前記下部電極膜、前記強誘電体膜、及び前記上部電極膜の側面と、前記上部電極膜の上部と、前記上部電極膜及び前記第２のコンタクトプラグが接する界面とを覆うように設けられ、前記第１の反応防止膜と接する第２の反応防止膜と具備し、強誘電体キャパシタは前記第１及び第２のコンタクトプラグと接する部分を除く領域を前記第１及び第２の反応防止膜で覆われる半導体記憶装置。
【００６４】
（付記２）  前記第１及び第２の反応防止膜は、シリコン窒化膜（ＳｉＮ膜）、アルミナ膜（Ａｌ２Ｏ３膜）、或いはチタン酸化膜（ＴｉＯ２膜）である付記１に記載の半導体記憶装置。
【００６５】
（付記３）  前記第１のコンタクトプラグと前記下部電極膜の間には第３の反応防止膜が設けられる付記１又は２に記載の半導体記憶装置。
【００６６】
（付記４）  前記第３の反応防止膜は、イリジウム膜（Ｉｒ膜）、イリジウム酸化膜（ＩｒＯ２膜）、ＴｉＡｌＮ膜、或いはＴｉＡｌ膜である付記１乃至３のいずれかに記載の半導体記憶装置。
【００６７】
（付記５）  前記上部及び下部電極膜は、白金膜（Ｐｔ膜）、イリジウム膜（Ｉｒ膜）、イリジウム酸化膜（ＩｒＯ２膜）、或いはＳＲＯ膜（Strontium  Ruthenium  Oxide膜）である付記１乃至４のいずれかに記載の半導体記憶装置。
【００６８】
（付記６）  前記強誘電体膜は、ＰＺＴ膜（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３膜）、ＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９膜）、或いはＢＬＴ膜（（Ｂｉ、Ｌａ）４Ｔｉ３Ｏ１２膜）である付記１乃至５のいずれかに記載の半導体記憶装置。
【００６９】
（付記７）  前記第２の反応防止膜上に設けられ、前記強誘電体キャパシタ及びの前記メモリセルトランジスタを覆うように設けられる第４の反応防止膜が設けられる付記１乃至６のいずれかに記載の半導体記憶装置。
【符号の説明】
【００７０】
１  半導体基板
２  シャロートレンチアイソレーション（ＳＴＩ）
３  ソース／ドレイン領域
４  ゲート絶縁膜
５  ゲート電極膜
６、８、２０、２２、２６、２８  絶縁膜
７  側壁膜
９、９ａ、９ｂ、１０、１３、１９、２１  反応防止膜
１１、２３、２４  コンタクトプラグ
１２  溝部
１４  下部電極膜
１５  強誘電体膜
１６  上部電極膜
１７  ハードマスク
２５、２７  配線層
３１、３２  レジスト膜
４０  メモリセルトランジスタ
５０  強誘電体キャパシタ
７０〜７２  半導体記憶装置
ＣＨ１〜ＣＨ３  コンタクト開口部
【図１】
2011018709.tif 000003
【図２】
2011018709.tif 000004
【図３】
2011018709.tif 000005
【図４】
2011018709.tif 000006
【図５】
2011018709.tif 000007
【図６】
2011018709.tif 000008
【図７】
2011018709.tif 000009
【図８】
2011018709.tif 000010
【図９】
2011018709.tif 000011
【図１０】
2011018709.tif 000012
【図１１】
2011018709.tif 000013
【図１２】
2011018709.tif 000014