(57)【要約】【課題】半導体装置の微細化を犠牲とすることなく、ビアの冗長性を向上させ、歩留まりが高い半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板の上に形成された第１の配線２１１ａと、第１の配線２１１ａよりも上層に形成された第３の配線２３１ａと、第１の配線２１１ａと第３の配線２３１ａとを接続する第１のビア２２１ａとを備えている。第１のビア２２１ａの形成位置と第３の配線２３１ａの端部との間隔ｔ１は、第２の配線と第２の配線よりも上層の第４の配線とを接続する第２のビアの形成位置と第４の配線の端部との間隔よりも小さい。第１のビア２２１ａの半導体基板と平行な方向の断面積は、第２のビアの半導体基板と平行な方向の断面積よりも大きい。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１の配線と、
前記半導体基板の上に形成された第２の配線と、
前記第１の配線よりも上層に形成された第３の配線と、
前記第２の配線よりも上層に形成された第４の配線と、
前記第１の配線と第３の配線とを接続する第１のビアと、
前記第２の配線と第４の配線とを接続する第２のビアとを備え、
前記第１のビアの形成位置と前記第３の配線における前記第１のビアに近い側の端部との間隔は、前記第２のビアの形成位置と前記第４の配線における前記第２のビアに近い側の端部との間隔よりも小さく、
前記第１のビアの前記半導体基板と平行な方向の断面積は、前記第２のビアの前記半導体基板と平行な方向の断面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のビアは、前記第３の配線の前記端部と間隔をおいて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のビアは、前記第３の配線の前記端部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の配線と同一の層において前記第３の配線を延長した位置に形成された第５の配線と、
前記第４の配線と同一の層において前記第４の配線を延長した位置に形成された第６の配線とをさらに備え、
前記第１のビアの形成位置と前記第５の配線との間隔は、前記第２のビアの形成位置と前記第６の配線との間隔よりも狭いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の配線は前記第１の配線よりも上層に形成され、
前記第４の配線は前記第３の配線よりも上層に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のビアの周囲の領域における配線密度は、前記第２のビアの周囲の領域における配線密度と比べて高いことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のビアの断面積は、前記第２のビアの断面積の２倍以上且つ３倍以下であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のビアは平面略長方形状であり、
前記第２のビアは平面略正方形状であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のビアの長辺の長さは、前記第２のビアの辺の長さの２倍以上且つ３倍以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のビアは平面略楕円形状であり、
前記第２のビアは平面略円形状であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のビアの長径は、前記第２のビアの径の２倍以上且つ３倍以下であることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の配線及び配線を接続するビアを有する半導体装置に関する。
【背景技術】
【０００２】
デュアルダマシン法に代表される、絶縁膜に配線溝とビアホールとを形成した後、配線溝及びビアホールに導電性材料を埋め込むことにより配線とビアとを同時に形成する技術が知られている。デュアルダマシン法は最新の微細化プロセスにおいても使用されている。しかし、導電性材料の埋め込み技術の進歩は十分ではなく、微細化された半導体装置においては、製造工程において発生する偶発的な要因、プロセスばらつき及びプロセスマージンの低下等の種々の要因により導電性材料の埋め込み不良が増大している。ビアホールへの埋め込み不良が発生すると、上層の配線と下層の配線とが接続されない配線不良が発生し、半導体装置の歩留まりが大きく低下する。
【０００３】
接続不良の発生を低減し、歩留まりの向上を図るため、通常のビアよりも配線の端部側にもう一つ追加のビアを形成し、ビアに冗長性を持たせる方法が検討されている（例えば、特許文献１を参照。）。２つのビアを形成することにより、一方のビアが不良となった場合においても、他方のビアにより接続が保たれるため歩留まりを向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２７９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、冗長性を増すために追加のビアを設けた従来の半導体装置には次のような問題があることが明らかとなった。半導体装置の面積が増加しないような配線レイアウトを実現しつつ追加のビアを形成するためには、追加のビアを形成するためのビアホールを上層の配線の端部近傍に形成する必要がある。しかし、上層の配線の端部とビアホールとの間隔が小さくなると、導電体スパッタの入射角度を大きくする必要がある。導電体スパッタの入射角度が大きいビアホールは、導電性材料の埋め込み不良が発生しやすくなり、ビアと下層の配線との接続不良が発生しやすくなる。また、上層の配線の端部とビアホールとの間隔が小さくなると、ミスアライメントに対するクリアランスが小さくなる。このため、配線溝とビアホールとの位置がずれ、上層配線とビアとの接続不良が発生するおそれが高くなる。このように、微細化が進むと追加のビアを形成しても不良が発生しやすく、ビアの冗長性を向上させることが不可能となる。
【０００６】
本発明は、前記の問題を解決し、半導体装置の面積の増大を抑えつつ、ビアの冗長性を向上させ、歩留まりが高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、冗長性を向上させたビアを通常よりも上層の配線の端部に近い位置に形成し且つ断面積を大きくする構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、半導体基板の上に形成された第１の配線と、半導体基板の上に形成された第２の配線と、第１の配線よりも上層に形成された第３の配線と、第２の配線よりも上層に形成された第４の配線と、第１の配線と第３の配線とを接続する第１のビアと、第２の配線と第４の配線とを接続する第２のビアとを備え、第１のビアの形成位置と第３の配線における第１のビアに近い側の端部との間隔は、第２のビアの形成位置と第４の配線における第２のビアと近い側の端部との間隔よりも小さく、第１のビアの半導体基板と平行な方向の断面積は、第２のビアの半導体基板と平行な方向の断面積よりも大きい。
【０００９】
本発明の半導体装置は、第１のビアの断面積が、第２のビアの断面積よりも大きい。このため、上層の配線の端部と第１のビアとの間隔が小さい場合においても、ビアホールに導電性材料を埋め込むスパッタの入射角度をより小さくできるため、ビアホールに導電性材料を確実に埋め込むことが容易となる。従って、下層の配線と第１のビアとの接続不良が生じにくい。また、上層の配線の溝部を形成する際にミスアライメントが発生しても、上層の配線と第１のビアとの接続不良が生じにくい。さらに、上層の配線の端部と第１のビアとの間に間隔を設けなくてもよいため、微細化に有利である。
【００１０】
本発明の半導体装置において、第１のビアは、第３の配線の端部と間隔をおいて形成されていてもよく、第３の配線の端部に形成されていてもよい。
【００１１】
本発明の半導体装置は、第３の配線と同一の層において第３の配線を延長した位置に形成された第５の配線と、第４の配線と同一の層において第４の配線を延長した位置に形成された第６の配線とをさらに備え、第１のビアの形成位置と第５の配線との間隔は、第２のビアの形成位置と第６の配線との間隔よりも狭い構成としてもよい。
【００１２】
本発明の半導体装置において、第２の配線は第１の配線よりも上層に形成され、第４の配線は第３の配線よりも上層に形成されていてもよい。
【００１３】
本発明の半導体装置において、第１のビアの周囲の領域における配線密度は、第２のビアの周囲の領域における配線密と比べて高くてもよい。
【００１４】
本発明の半導体装置において、第１のビアの断面積は、第２のビアの断面積の２倍以上且つ３倍以下としてもよい。
【００１５】
本発明の半導体装置において、第１のビアは平面略長方形状であり、第２のビアは平面略正方形状としてもよい。
【００１６】
この場合において、第１のビアの長辺の長さは、第２のビアの辺の長さの２倍以上且つ３倍以下としてもよい。
【００１７】
本発明の半導体装置において、第１のビアは平面略楕円形状であり、第２のビアは平面略円形状としてもよい。
【００１８】
この場合において、第１のビアの長径は、第２のビアの径の２倍以上且つ３倍以下としてもよい。
【発明の効果】
【００１９】
本発明に係る半導体装置によれば、半導体装置の微細化を犠牲とすることなく、ビアの冗長性を向上させ、歩留まりが高い半導体装置を実現できる。
【図面の簡単な説明】
【００２０】
【図１】通常のビアの構成を示す断面図である。
【図２】追加のビアを形成した場合の問題点を示す断面図である。
【図３】追加のビアを形成した場合の問題点を示す断面図である。
【図４】本発明の一実施形態に係る冗長性を向上させたビアの構成を示す断面図である。
【図５】本発明の一実施形態に係る冗長性を向上させたビアにおいてミスアライメントが生じた場合を示す断面図である。
【図６】本発明の一実施形態に係る冗長性を向上させたビアのレイアウトの一例を示す平面図である。
【図７】本発明の一実施形態に係る冗長性を向上させたビアのレイアウトの一例を示す平面図である。
【図８】本発明の一実施形態に係る冗長性を向上させたビアのレイアウトの一例を示す平面図である。
【図９】本発明の一実施形態に係る冗長性を向上させたビアのレイアウトの一例を示す平面図である。
【図１０】（ａ）及び（ｂ）は本発明の一実施形態に係る冗長性を向上させたビアのレイアウトと、追加のビアを形成した場合のレイアウトとを比較して示す平面図である。
【図１１】（ａ）〜（ｄ）は本発明の一実施形態に係るビアのレイアウトの一例を示す平面図である。
【図１２】（ａ）〜（ｄ）は追加のビアを形成した場合のレイアウトの一例を示す平面図である。
【図１３】本発明の一実施形態に係る通常のビアのレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【００２１】
まず、本願発明者が見出した従来のビアの問題点について図１〜図３を参照して説明する。まず、図１に示すように半導体装置が形成された半導体基板（図示せず）の上に層間絶縁膜１５１と層間絶縁膜１５２とが積層されており、下層の層間絶縁膜１５１に配線１１１ａ及び配線１１１ｂが形成され、上層の層間絶縁膜１５２に配線１３１ａと配線１３１ｂとが形成されている場合を考える。配線１３１ａの端部は、ビア１４１ａにより配線１１１ａと接続されている。ビア１４１ａは、冗長性を有していない通常のビアである。この場合、配線１３１ａと配線１３１ｂとの間には、デザインルールによって決まる間隔Ｄ１が設けられている。また、配線１３１ａの端部とビア１４１ａとの間には間隔Ｔ１が設けられている。ビア１４１ａは、ビアホールに導電性材料をスパッタ法により埋め込むことにより形成する。図１の場合には、垂直方向に対するスパッタの入射角はスパッタに適したθ１となる。このため、ビアホールの底部にも導電性材料を十分に埋め込むことが可能である。
【００２２】
次に、従来の複数のビアを形成することにより冗長性を向上させる場合について説明する。この場合には図２に示すように、下層の配線１１１ａの一部に幅を拡げた接続部１１２を設け、配線１１１ａと配線１３１ａとを、ビア１４１ａ及びビア１４１ｂにより接続している。この場合、配線１３１ａと配線１３１ｂとの間隔Ｄ１はデザインルールにより決まるため変更することが困難である。このため、配線１３１ａの端部とビア１４１ｂとの間に間隔を設けることが困難となり、配線１３１ａの端部とビア１４１ｂとの間隔は０又は小さな値となる。従って、ビアホールに導電性材料を埋め込む際のスパッタの入射角は、θ１よりも大きなθ２となる。このようにスパッタの入射角が大きくなり、入射角が所定の範囲からはずれると、ビアホールの底部に十分に導線性材料を埋め込むことが困難となる。このため、配線１３１ａの端部に設けられたビア１４１ｂに埋め込み不良が発生しやすくなり、複数のビアを形成したにもかかわらず、ビアの冗長性を向上させることができない。配線１３１ｂの位置をずらすことにより配線１３１ａの端部とビア１４１ｂとの間隔を確保する方法も考えられるが、この場合には半導体装置の面積が増大してしまい微細化を犠牲にする必要がある。
【００２３】
また、配線１３１ａの端部とビア１４１ｂとの位置合わせを正確に行う必要がある。配線１３１ａを形成するための配線溝に、わずかなミスアライメントが生じると、図３に示すように配線１３１ａとビア１４１ｂとの接続不良が発生してしまう。このように、複数のビアを形成することによる冗長性の向上には大きな問題があり、半導体装置の歩留まりを十分に向上させることができない。
【００２４】
図４は、本実施形態における冗長性を向上させたビアを示している。本実施形態においては、配線１１１ａの一部に幅を拡げた接続部１１３を設け、配線１１１ａと配線１３１ａとを、冗長性を向上させたビア１２１ａにより接続している。ビア１２１ａは、通常のビアよりも大きな断面を有するビアである。このため、配線１３１ａの端部とビア１２１ａとの間隔が狭い状態又は図４に示すように間隔が存在しない状態であっても、ビアホールに導電性材料を埋め込む際のスパッタの角度θ３を小さく保つことができる。従って、ビアホールの底部にも導電性材料を十分に埋め込むことが可能となる。また、通常のビアよりも半導体基板と平行な方向の断面積が大きいため、製造工程において種々のアクシデントが生じたとしても、配線１１１ａとビア１２１ａとの接続不良が発生しにくい。また、配線１３１ａを形成する配線溝に、ミスアライメントが生じたとしても、図５に示すように、配線１３１ａとビア１２１ａとの接続が確保される。
【００２５】
このように、本実施形態の冗長性を向上させたビアは、上層の配線の端部との間隔が小さい場合又は間隔がない場合においても接続不良が発生しにくく、微細化を犠牲とすることなく半導体装置の歩留まりを向上させることができる。
【００２６】
図６〜図８は、本実施形態に係る半導体装置の配線レイアウトの例を示している。図６において、下層には互いに並行して延びる配線２１１ａと、配線２１１ｂ及び配線２１１ｅと、配線２１１ｃとが形成されている。上層には、それぞれが下層の配線と交差するように互いに並行して延びる配線２３１ａと配線２３１ｂと配線２３１ｃとが形成されている。配線２１１ａを延長した先には配線２１１ｄが形成され、配線２３１ａを延長した先には配線２３１ｄが形成されている。
【００２７】
配線２１１ｅは配線２１１ｂを延長した先に配線２１１ｂと間隔をおいて形成されている。このため、配線２１１ａと配線２３１ａとが交差する部分の側方には、下層の配線が形成されていない領域が存在する。この部分に、配線２１１ａを拡張した接続部を形成できる。従って、配線２１１ａと配線２３１ａとは冗長性を向上させた断面積が大きいビア２２１ａにより接続されている。
【００２８】
図７においては、配線２１１ａの側方の一方に配線２１１ａと並行して配線２１１ｂが形成され、他方に配線２１１ｃ及び配線２１１ｅが形成されている。この場合にも配線２１１ａと配線２３１ａとが交差する部分の側方であって、下層の配線が形成されていない領域に配線２１１ａを拡張した接続部が形成できる。従って、配線２１１ａと配線２３１ａとは冗長性を向上させた断面積が大きいビア２２１ａにより接続されている。
【００２９】
図８においては、配線２３１ａの両側方には配線２１１ａと並行してそれぞれ配線２１１ｂ及び配線２１１ｃが形成されている。配線２１１ａと配線２３１ａとが交差する部分の両側方に下層配線が形成されているため、配線２１１ａに接続部を形成することができない。このため、配線２１１ａと配線２３１ａとは通常のサイズのビア２４１ａにより接続されている。
【００３０】
図７において冗長性を向上させたビア２２１ａは、配線２３１ａの端部との間隔ｔ１が０である。しかし、ビア２２１ａは断面積が大きいため、ビアホールに導電性材料を埋め込む際にスパッタの入射角を適正な範囲に設定することができ、下層の配線２１１ａとビア２２１ａとの接続不良が発生しにくい。また、上層の配線２３１ａの配線溝を形成する際にミスアライメントが発生しても、上層の配線２３１ａとビア２２１ａとの接続不良が発生しにくい。
【００３１】
一方、図８に示すように通常のビア２４１ａは、配線２３１ａの端部と間隔ｔ２をおいて形成されている。このため、断面積が小さいビアであっても、ビアホールに導電性材料を埋め込む際にスパッタの入射角を適正な範囲に設定することができる。従って、下層の配線２１１ａとビア２２１ａとの接続不良が発生しにくい。また、上層の配線２３１ａの配線溝を形成する際にミスアライメントが発生しても、上層の配線２３１ａとビア２２１ａとの接続不良が発生しにくい。
【００３２】
また、ビア２２１ａは、配線２３１ａの端部と間隔をおかずに形成できる。このため、ビア２２１ａと配線２３１ａを延長した先に配置された配線２３１ｄとの距離ｗ１は、通常のビア２４１ａと配線２３１ｄとの距離ｗ２よりも小さくできる。つまり、いわゆるレイアウト余裕度を大きくすることが可能となる。従って、冗長性を向上したビアを形成する場合であっても、配線間の間隔を大きく拡げる必要がなく、微細化を犠牲にする必要がない。
【００３３】
なお、ビア２２１ａと配線２３１ａの端部との間隔ｔ１を０にした例を示したが、図９に示すように、ビア２２１ａを配線２３１ａの端部との間に間隔ｔ３をおいて形成してもよい。この場合、微細化のためには、配線２３１ａの端部とビア２２１ａとの間隔ｔ３は、図８に示す配線２３１ａの端部と通常のビア２４１ａとの間隔ｔ２よりも小さいことが好ましい。この場合においても、ビア２２１ａと配線２３１ａを延長した先に配置された配線２３１ｄとの距離ｗ３は、ビア２４１ａと配線２３１ｄとの距離ｗ２よりも小さくできる。
【００３４】
冗長性を向上させたビア２２１ａの断面積は、通常のビア２４１ａの断面積の２倍以上且つ３倍以下とすればよい。例えば、ビア２２１ａの断面を長方形状とし、ビア２４１ａの断面を正方形状とし、ビア２２１ａの短辺をビア２４１ａの辺とほぼ等しくし、ビア２２１ａの長辺をビア２４１ａの辺の２倍以上且つ３倍以下とすればよい。通常のプロセス設計においては、ビアの高さ及び配線の高さはビアの幅の約２倍とする。このため、冗長性を向上させたビアの長辺を通常のビアの辺の約２倍とすることにより、配線の端部との間隔が０の場合においても、ビアホールに導電性材料を埋め込む際にスパッタの入射角を適正な範囲に設定することができる。また、上層の配線溝を形成する際のミスアライメントに対するマージンを確保することができる。また、冗長性を向上させたビアの長辺を通常のビアの辺の３倍以下であれば、面積の増大を最小限に抑えることができる。
【００３５】
なお、ビア２２１ａの断面は完全な長方形ではなく、角部が丸くなっていてもよく、相対する辺が完全に平行となっていなくてもよい。ビア２４１ａの断面は完全な正方形ではなく、角部が丸くなっていてもよく、各辺の長さがわずかに異なっていてもよく、相対する辺が完全に平行となっていなくてもよい。
【００３６】
また、ビア２２１ａの断面は長方形状に限らず楕円形状等であってもよく、ビア２４１ａの断面は正方形状に限らず円形状等であってもよい。ビア２２１ａが楕円形状であり、ビア２４１ａが円形状の場合には、ビア２２１ａの短径をビア２４１ａの径とほぼ等しくし、ビア２２１ａの長径をビア２４１ａの径の２倍以上且つ３倍以下とすればよい。この場合においても、ビア２２１ａの断面は完全な楕円形状でなくてもよい。また、長円形状等であってもよい。ビア２４１ａの断面は完全な円形状でなくてもよい。
【００３７】
本実施形態においては、冗長性を向上させたビアと上層の配線の端部との間隔を小さくできるため、配線性を向上させることもできる。例えば、図１０（ａ）に示すようなレイアウトにおいて、配線２１１ａと配線２３１ａとを冗長性を向上させたビア２２１ａにより接続した場合に、ビア２２１ａの周囲に他の配線同士を接続する通常のビアを形成することができる。図１０（ａ）には、配線２１１ｃと配線２３１ｂとを接続する通常のビア２４１ｃ、配線２１１ｄと配線２３１ｃとを接続するビア２４１ｄ、配線２１１ｅと配線２３１ｃとを接続するビア２４１ｅが形成された例を示している。しかし、図１０（ｂ）に示すように通常のビア３４１ａと追加のビア３４１ｂとを形成することにより冗長性を向上させようとする場合には、周囲に他のビアを形成することが困難となる。図１０（ｂ）に示すように、配線２１１ａと配線２１１ｄとの配置により、配線２１１ｄと配線２３１ｃとを接続するビアは形成できない。また、配線２１１ｃと配線２３１ｂとを接続するビア３４１ｃ及び配線２１１ｅと配線２３１ｃとを接続するビア３４１ｅは、ビアホールに導電性材料を埋め込むスパッタの入射角が大きくなるため、接続不良が発生する可能性が高くなってしまう。
【００３８】
他の配線パターンについても検討してみると、本実施形態の冗長性を向上させたビアと通常のビアとを組み合わせた場合には、図１１（ａ）〜（ｄ）に示すように、どのようなパターンの場合にも、３つの冗長性を向上させたビア４２１と、２つの通常のビア４４１を形成することができる。一方、従来の２つのビアを形成することにより冗長性を向上させる場合には、図１２（ａ）〜（ｄ）に示すようにビア５４１ａ及びビア５４１ｂとにより冗長性を向上させたビア５４１と、２つの通常のビア５４２しか形成できない。
【００３９】
配線密度が非常に高く、冗長性を向上させたビアを形成できない場合には、図１３に示すように５つの通常のビアを形成できる。この場合を加えた５つのパターンを比較してみると、従来は１７本のビアしか形成することができないが、本実施形態の場合には２５本のビアを形成できる。このため、ビアを最大で１．４７倍にすることができるため半導体装置の面積を最大で６８％縮小することが可能となる。これにより、半導体装置のコストを大きく低減することができる。
【００４０】
本実施形態において、下層の配線は層間絶縁膜に埋め込まれた配線であるとして説明したが、基板に形成された拡散層からなる配線であっても、基板の上に形成されたゲート電極等からなる配線であってもよい。配線間を縦方向に接続する部材をビアとして説明したが、コンタクトであっても問題ない。
【００４１】
本実施形態の冗長性を向上させたビアは、ビアと上層の配線の端部との間隔が小さい場合及び間隔がない場合においても、埋め込み不良及びミスアライメントによる接続不良が発生しにくい。従って、配線密度が高く、ビアと上層の配線の端部との間隔を確保することが困難な部分において特に有効である。一般に半導体装置の場合配線密度は基板に近い側の方が表面側よりも高い。従って、本実施形態の冗長性を向上させたビアは、基板に近い側において特に有効である。
【００４２】
本実施形態における半導体装置はどのようなものであってもよい。例えば、アナログ集積回路、デジタル集積回路及びメモリ回路及びこれらを組み合わせたシステム集積回路等に適用することができる。
【産業上の利用可能性】
【００４３】
本発明に係る半導体装置は、半導体装置の微細化を犠牲とすることなく、ビアの冗長性を向上させ、歩留まりが高い半導体装置を実現でき、特に複数の配線及び配線を接続するビアを有する半導体装置等として有用である。
【符号の説明】
【００４４】
１１１ａ    配線
１１１ｂ    配線
１１２      接続部
１１３      接続部
１２１ａ    ビア
１３１ａ    配線
１３１ｂ    配線
１４１ａ    ビア
１４１ｂ    ビア
１５１      層間絶縁膜
１５２      層間絶縁膜
２１１ａ    配線
２１１ｂ    配線
２１１ｃ    配線
２１１ｄ    配線
２１１ｅ    配線
２２１ａ    ビア
２３１ａ    配線
２３１ｂ    配線
２３１ｃ    配線
２３１ｄ    配線
２４１ａ    ビア
２４１ｃ    ビア
２４１ｄ    ビア
２４１ｅ    ビア
３４１ａ    ビア
３４１ｂ    ビア
３４１ｃ    ビア
３４１ｅ    ビア
４２１      ビア
４４１      ビア
５４１      ビア
５４１ａ    ビア
５４１ｂ    ビア
５４２      ビア
【図１】
2011142125.tif 000003
【図２】
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【図３】
2011142125.tif 000005
【図４】
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【図５】
2011142125.tif 000007
【図６】
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【図７】
2011142125.tif 000009
【図８】
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【図９】
2011142125.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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