(57)【要約】【課題】リニアリティ（直線性）の良好な周波数−電圧変換回路を提供すること。【解決手段】周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。【選択図】図１
2011223142.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を受信する微分回路と、
前記微分回路の出力を受けてパルス波として出力するバッファ回路と、
前記バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、
前記クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が前記微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えていることを特徴とする周波数−電圧変換回路。
【請求項２】
前記バッファ回路は、インバータを備えていることを特徴とする、請求項１に記載の周波数−電圧変換回路。
【請求項３】
前記バッファ回路は、反転入力端子が前記微分回路の出力端子に接続され、非反転入力端子が基準電圧源に接続されたコンパレータを備えていることを特徴とする、請求項１に記載の周波数−電圧変換回路。
【請求項４】
前記クロック信号と前記バッファ回路の出力との否定論理積を前記微分回路に出力するＮＡＮＤ素子をさらに備えていることを特徴とする、請求項１乃至３のいずれか１項に記載の周波数−電圧変換回路。
【請求項５】
前記微分回路は、前記ＮＡＮＤ素子の出力端子と前記微分回路の出力端子との間に接続された容量素子と、前記微分回路の出力端子と接地端子との間に接続された抵抗素子とを備えていることを特徴とする、請求項４に記載の周波数−電圧変換回路。
【請求項６】
前記ＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであることを特徴とする、請求項１乃至５のいずれか１項に記載の周波数−電圧変換回路。
【請求項７】
クロック信号を受信する微分回路と、
前記微分回路の出力を受けてパルス波として出力するバッファ回路と、
前記バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、
前記クロック信号をゲート端子で受信するとともに、ソース端子が電源電位端子に接続され、ドレイン端子が前記微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えていることを特徴とする周波数−電圧変換回路。
【請求項８】
前記バッファ回路は、インバータを備えていることを特徴とする、請求項６に記載の周波数−電圧変換回路。
【請求項９】
前記バッファ回路は、反転入力端子が前記微分回路の出力端子に接続され、非反転入力端子が基準電圧源に接続されたコンパレータを備えていることを特徴とする、請求項６に記載の周波数−電圧変換回路。
【請求項１０】
前記クロック信号と前記バッファ回路の出力との否定論理和を前記微分回路に出力するＮＯＲ素子をさらに備えていることを特徴とする、請求項６乃至８のいずれか１項に記載の周波数−電圧変換回路。
【請求項１１】
前記微分回路は、前記ＮＯＲ素子の出力端子と前記微分回路の出力端子との間に接続された容量素子と、前記微分回路の出力端子と電源電位端子との間に接続された抵抗素子とを備えていることを特徴とする、請求項１０に記載の周波数−電圧変換回路。
【請求項１２】
前記ＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであることを特徴とする、請求項７乃至１１のいずれか１項に記載の周波数−電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数−電圧変換回路及び周波数−電圧変換回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路に搭載される発振回路において、テストにかかる費用を削減するとともに、抵抗素子、容量素子のような外付けの受動素子を削減するために、発振周波数の高精度化が進められている。発振周波数を高精度化する方法として、発振周波数をモニターして発振周波数の変動分を発振回路にフィードバックすることで、発振周波数を補正する方法が用いられている。
【０００３】
かかる方法に基づく回路として、周波数−電圧変換回路（以下「ＦＶ変換回路」という）が知られている。しかし、ＦＶ変換回路の精度が低い場合には、発振周波数の補正に誤差が生じるため、ＦＶ変換回路を高精度化する必要性が高まってきている。
【０００４】
図６は、非特許文献１に記載された回路構成を含むＦＶ変換回路（以下、単に「非特許文献１に記載されたＦＶ変換回路」という）の構成を示す回路図である。
【０００５】
図６を参照すると、入力クロック信号ＩＮがＮＡＮＤ（２ＮＡＮＤ）素子１２の入力の一方に入力され、ＮＡＮＤ素子１２の出力は微分回路１５に入力される。微分回路１５の出力は、ダイオード素子２８のカソード側のノードＥとインバータ１９に入力され、ダイオード素子２８はＧＮＤ（接地）端子に接続される。インバータ１９の出力は、ＮＡＮＤ素子１２の入力の他方であるノードＦとインバータ３１に入力される。インバータ３１の出力は、積分回路２０に入力される。積分回路２０の出力は、ＦＶ変換回路の出力電圧ＯＵＴに接続される。
【０００６】
微分回路１５は、容量素子１３と抵抗素子１４を有する。微分回路の入力は容量素子１３の一端に接続される。容量素子１３の他端は、微分回路１５の出力となるとともに、抵抗素子１４の一端に接続される。抵抗素子１４の他端は、ＧＮＤ端子に接続される。
【０００７】
図７は、非特許文献１に記載されたＦＶ変換回路の動作を示すタイミング波形である。
【０００８】
図７を参照すると、入力クロック信号ＩＮが時刻Ｔ０で立ち下がると、ノードＥは電源電位（以下「ＶＤＤ」という）レベルまで一気に立ち上がり、ノードＦはハイレベルからローレベルに変化する。微分回路１５は容量素子１３と抵抗素子１４を有することから、微分回路１５の出力であるノードＥは、徐々に立ち下がる。ノードＥは時刻Ｔ１でインバータ１９のスレッショルド電圧（閾値電圧）に達し、ノードＦはローレベルからハイレベルに変化する。
【０００９】
次に、入力クロック信号ＩＮが時刻Ｔ２で立ち上ると、ノードＥは一旦接地レベル以下に低下する。しかし、ノードＥとＧＮＤ端子間にダイオード素子２８が接続されているため、ノードＥは、その後、徐々にＧＮＤレベルに戻る。
【００１０】
図６のＦＶ変換回路においては、入力クロック信号ＩＮの立ち下りエッジでインバータ１９からローレベルパルスが出力され、インバータ３１を介して積分回路２０に入力されて直流電圧に変換される。
【００１１】
インバータ１９から出力されるローレベルパルス幅は、微分回路１５を構成する容量素子１３と抵抗素子１４の時定数（τ＝Ｃ×Ｒ）によって決まり、入力クロック信号ＩＮの周波数（以下「入力周波数」という）には依存しない。したがって、入力周波数が高くなるにしたがって、１レート中のローレベルパルスが占める割合が大きくなるため、積分回路２０の出力電圧は高くなる。一方、入力周波数が低くなるにしたがって、１レート中のローレベルパルスが占める割合が小さくなるため、積分回路２０の出力電圧は低くなる。
【００１２】
ＮＡＮＤ素子１２の出力は、誤動作するとインバータ１９の出力のローレベルパルス幅に誤差が生じ、後段の積分回路２０から出力される直流電圧値が理想特性とずれてしまう。そこで、時刻Ｔ０から時刻Ｔ１のローレベル期間における入力クロック信号ＩＮにノイズが混入しても、誤動作をしないように、インバータ１９の出力をＮＡＮＤ素子１２の入力の一方にフィードバックする。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】ＥＤＮ  Ｊａｐａｎ著／編、「世界のエンジニアが生み出した『珠玉の電気回路２００選』」、リード・ビジネス・インフォメーション、２００８、ｐ．３３−３４
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は、本発明者によってなされたものである。
【００１５】
上記のＦＶ変換回路において、入力クロック信号ＩＮが立ち上ると、微分回路１５の特性により、ノードＥがＧＮＤレベル以下に低下し、次の入力クロック信号ＩＮが立ち下がるまでにノードＥがＧＮＤレベルまで戻らない。したがって、インバータ１９出力のパルス幅に誤差が生じる。すなわち、上記のＦＶ変換回路によると、入力周波数が正確に直流電圧に変換されず、積分回路２０の出力電圧ＯＵＴが入力周波数に対してリニアに変化せず、出力電圧のリニアリティ（直線性）が悪いという問題がある。
【００１６】
図６に示した回路図を参照して、非特許文献１に記載されたＦＶ変換回路の具体的な動作について説明する。
【００１７】
図６において、入力クロック信号ＩＮが立ち上ると、ノードＥはＧＮＤレベルから変化しないのが理想的である。しかし、実際には、微分回路１５の特性上、ノードＥはＧＮＤレベル以下に低下し、ダイオード素子２８のアノード・カソード間の順方向電流と抵抗素子１４が並列接続されているため、ノードＥはＧＮＤレベルまで引き戻される。通常、抵抗素子１４の抵抗値は大きく設定されるため、抵抗素子１４によってノードＥをＧＮＤレベルに引き戻す効果は乏しく、ダイオード素子２８の効果が支配的となる。しかし、ダイオード素子２８のアノード・カソード間の電位差が小さくなると、電流を流す能力が極端に低下し、式（１）に示すように、ノードＥをＧＮＤレベルまで引き戻すことができなくなる。
【００１８】
ダイオード素子の電流式  ＩＦ＝ＩＳ・〔ｅｘｐ（ＶＦ／ＶＴ）−１〕  ・・・（１）
ＩＳ：逆方向飽和電流
ＶＦ：アノード・カソード間電圧
ＶＴ：ｋＴ／ｑ（熱電圧、常温で約２６ｍＶ）
【００１９】
また、入力周波数が任意の周波数よりプラス（＋）方向にｎ％だけ高くなった場合と、マイナス（−）方向にプラス（＋）方向と同等分低くなった場合とで、ノードＥのレベルとの差分電圧は両場合について一致せず、ノードＥの電圧が入力周波数に対してリニアに変化しない。
【００２０】
このとき、ノードＥはインバータ１９に入力され、インバータ１９の出力がインバータ３１に入力されるため、パルス幅は入力周波数に対してリニアに変化しない。
【００２１】
また、インバータ３１の出力は積分回路２０に入力されるため、出力電圧ＯＵＴが入力周波数に対してリニアに変化せず、出力電圧ＯＵＴのリニアリティが悪くなる。
【００２２】
図８は、非特許文献１に記載されたＦＶ変換回路の特性を模式的に示す図である。図８の横軸は入力クロック信号の周波数ＩＮを示し、縦軸は出力電圧ＯＵＴを示す。
【００２３】
図８を参照すると、非特許文献１に記載されたＦＶ変換回路の特性は、入力周波数が高くなるにしたがって、理想のリニアリティから大きくずれる。その理由は、入力周波数が高くなると、ダイオード素子２８のアノード・カソード間の差電圧が小さくならないうちに入力クロック信号ＩＮが立ち下がり、リニアリティが悪くなるためである。
【００２４】
そこで、リニアリティ（直線性）の良好な周波数−電圧変換回路（ＦＶ変換回路）を提供することが課題となる。
【課題を解決するための手段】
【００２５】
本発明の第１の視点に係る周波数−電圧変換回路は、
クロック信号を受信する微分回路と、
前記微分回路の出力を受けてパルス波として出力するバッファ回路と、
前記バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、
前記クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が前記微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。
【００２６】
本発明の第２の視点に係る周波数−電圧変換回路は、
クロック信号を受信する微分回路と、
前記微分回路の出力を受けてパルス波として出力するバッファ回路と、
前記バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、
前記クロック信号をゲート端子で受信するとともに、ソース端子が電源電位端子に接続され、ドレイン端子が前記微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。
【発明の効果】
【００２７】
本発明によると、リニアリティ（直線性）の良好な周波数−電圧変換回路（ＦＶ変換回路）が提供される。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る周波数−電圧変換回路（ＦＶ変換回路）の構成を示す回路図である。
【図２】本発明の第１の実施形態に係るＦＶ変換回路の動作を示すタイミング波形である。
【図３】本発明の第２の実施形態に係るＦＶ変換回路の構成を示す回路図である。
【図４】本発明の第３の実施形態に係るＦＶ変換回路の構成を示す回路図である。
【図５】本発明の第３の実施形態に係るＦＶ変換回路の動作を示すタイミング波形である。
【図６】非特許文献１に記載されたＦＶ変換回路の構成を示す回路図である。
【図７】非特許文献１に記載されたＦＶ変換回路の動作を示すタイミング波形である。
【図８】非特許文献１に記載されたＦＶ変換回路の特性を示す図である。
【発明を実施するための形態】
【００２９】
本発明の第１の展開形態によると、上記第１の視点に係る周波数−電圧変換回路が提供される。
【００３０】
本発明の第２の展開形態によると、バッファ回路は、インバータを備えている、周波数−電圧変換回路が提供される。
【００３１】
本発明の第３の展開形態によると、バッファ回路は、反転入力端子が微分回路の出力端子に接続され、非反転入力端子が基準電圧源に接続されたコンパレータを備えている、周波数−電圧変換回路が提供される。
【００３２】
本発明の第４の展開形態によると、クロック信号とバッファ回路の出力との否定論理積を微分回路に出力するＮＡＮＤ素子をさらに備えている、周波数−電圧変換回路が提供される。
【００３３】
本発明の第５の展開形態によると、微分回路は、ＮＡＮＤ素子の出力端子と微分回路の出力端子との間に接続された容量素子と、微分回路の出力端子と接地端子との間に接続された抵抗素子とを備えている、周波数−電圧変換回路が提供される。
【００３４】
本発明の第６の展開形態によると、ＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタである、周波数−電圧変換回路が提供される。
【００３５】
本発明の第７の展開形態によると、上記第２の視点に係る周波数−電圧変換回路が提供される。
【００３６】
本発明の第８の展開形態によると、バッファ回路は、インバータを備えている、周波数−電圧変換回路が提供される。
【００３７】
本発明の第９の展開形態によると、バッファ回路は、反転入力端子が微分回路の出力端子に接続され、非反転入力端子が基準電圧源に接続されたコンパレータを備えている、周波数−電圧変換回路が提供される。
【００３８】
本発明の第１０の展開形態によると、クロック信号とバッファ回路の出力との否定論理和を微分回路に出力するＮＯＲ素子をさらに備えている、周波数−電圧変換回路が提供される。
【００３９】
本発明の第１１の展開形態によると、微分回路は、ＮＯＲ素子の出力端子と微分回路の出力端子との間に接続された容量素子と、微分回路の出力端子と電源電位端子との間に接続された抵抗素子とを備えている、周波数−電圧変換回路が提供される。
【００４０】
本発明の第１２の展開形態によると、ＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタである、周波数−電圧変換回路が提供される。
【００４１】
本発明に係るＦＶ変換回路によると、非特許文献１に記載されたＦＶ変換回路と比較して、周波数−電圧変換特性のリニアリティが改善される。なぜなら、微分回路の出力にＭＯＳトランジスタを設けることにより、入力クロック信号の周波数に依存することなく、微分回路の出力を安定的にＧＮＤ（接地）レベル又はＶＤＤ（電源電位）レベルに保持することができるからである。したがって、本発明によると、出力電圧のリニアリティが良好な周波数−電圧変換回路が実現される。
【００４２】
（実施形態１）
本発明の第１の実施形態に係る周波数−電圧変換回路（ＦＶ変換回路）について、図面を参照して説明する。図１は、本実施形態に係るＦＶ変換回路の構成を示す回路図である。
【００４３】
図１を参照すると、ＦＶ変換回路は、ＮＡＮＤ（２ＮＡＮＤ）素子１２、微分回路１５、ＮｃｈＭＯＳトランジスタ１６、インバータ１９及び３１、並びに、積分回路２０を備えている。
【００４４】
ＮＡＮＤ素子１２は、入力クロック信号ＩＮとインバータ１９の出力を入力とし、これらの否定論理積を求めて微分回路１５に出力する。
【００４５】
微分回路１５は、ＮＡＮＤ素子１２の出力を入力信号とし、出力信号をＮｃｈＭＯＳトランジスタ１６のドレイン端子とインバータ１９に出力する。
【００４６】
ＮｃｈＭＯＳトランジスタ１６は、ゲート端子及びソース端子が、それぞれ入力クロック信号ＩＮ及びＧＮＤ端子に接続されている。
【００４７】
インバータ１９は、微分回路１５の出力を入力信号とし、出力信号をＮＡＮＤ素子１２とインバータ３１に出力する。
【００４８】
インバータ３１は、インバータ１９の出力を入力信号とし、出力信号を積分回路２０に出力する。
【００４９】
積分回路２０は、インバータ３１の出力を入力信号とし、ＦＶ変換回路の出力電圧ＯＵＴを出力する。
【００５０】
図２は、本実施形態のＦＶ変換回路の動作を示すタイミング波形である。
【００５１】
入力クロック信号ＩＮがハイレベル状態にあるときに、ＮＡＮＤ素子１２は出力がローレベルとなり、微分回路１５の出力端子が接続されたノードＡは、抵抗１４でプルダウンされるとともにＮｃｈＭＯＳトランジスタ１６がオン状態であるためにローレベルとなり、インバータ１９の出力端子が接続されたノードＢはハイレベルをＮＡＮＤ素子１２とインバータ３１に出力する。
【００５２】
時刻Ｔ０で入力クロック信号ＩＮがハイレベルからローレベルに変化すると、ＮＡＮＤ素子１２の出力はローレベルからハイレベルに変化する。このとき、微分回路１５の出力端子が接続されたノードＡも、ＮｃｈＭＯＳトランジスタ１６がオフ状態であるため、ローレベルからハイレベルに変化し、インバータ１９の出力端子が接続されたノードＢはハイレベルからローレベルに変化する。
【００５３】
微分回路１５は、容量素子１３の容量値と抵抗素子１４の抵抗値とで決まる時定数にしたがって時刻Ｔ０から放電を開始し、時刻Ｔ１でインバータ１９の論理スレッショルド電圧を下回る。このとき、インバータ１９の出力端子が接続されたノードＢは、ローレベルからハイレベルに変化する。
【００５４】
時刻Ｔ２で入力クロック信号ＩＮがローレベルからハイレベルに変化すると、ＮＡＮＤ素子１２の出力はハイレベルからローレベルに変化する。しかし、微分回路１５の出力端子が接続されたノードＡは、ＮｃｈＭＯＳトランジスタ１６がオン状態となるため、ノードＡのレベルは変化することなく、ローレベルを保持する。このとき、インバータ１９の出力端子が接続されたノードＢも、ハイレベルを保持する。
【００５５】
以上のように、本実施形態のＦＶ変換回路は、クロック信号を入力する微分回路１５とパルス波形を直流電圧に変換する積分回路２０を有するＦＶ変換回路であって、入力クロック信号がハイレベル期間又はローレベル期間に微分回路の出力をプルアップ又はプルダウンする手段（例えば、ＮｃｈＭＯＳトランジスタ１６）と、微分回路の出力をパルス波形として出力するバッファ回路（例えば、インバータ１９）とを有する。
【００５６】
本実施形態のＦＶ変換回路によると、入力クロック信号ＩＮの周波数に依らず、入力クロック信号がハイレベル期間又はローレベル期間において、微分回路１５の出力が安定したＧＮＤレベル又はＶＤＤレベルを保持することができる。したがって、本実施形態のＦＶ変換回路によると、出力電圧のリニアリティが良好なＦＶ変換回路を実現することができる。
【００５７】
一般に、ＭＯＳトランジスタのオン抵抗Ｒｏｎは、式（２）で表され、ドレイン・ソース間電圧に依存しない。したがって、ＭＯＳトランジスタのオン抵抗Ｒｏｎを抵抗素子１４に対して十分に低く（１／１００程度）設定することで、入力周波数に依存することなく、微分回路１５の出力をＧＮＤレベルに保持することができる。
Ｒｏｎ＝１／（Ｗ／Ｌ・μ・Ｃｏｘ（ＶＧＳ−ＶＴ））  ・・・（２）
Ｗ：チャネル幅
Ｌ：チャネル長
μ：移動度
Ｃｏｘ：ゲート酸化膜容量
ＶＧＳ：ゲート電圧
ＶＴ：閾値電圧
【００５８】
本実施形態のＦＶ変換回路について、さらに具体的な動作を説明する。図１において、入力クロック信号ＩＮが立ち上るとＮｃｈＭＯＳトランジスタ１６がオン状態となるとともに、抵抗素子１４もＮｃｈＭＯＳトランジスタ１６と並列接続されている。ＮｃｈＭＯＳトランジスタ１６のオン抵抗Ｒｏｎは、式（２）によって決まる。オン抵抗Ｒｏｎを、一例として、抵抗素子１４の抵抗値の１／１００程度に設定することで、ノードＡはＧＮＤレベルを保持することができる。
【００５９】
また、入力周波数が任意の周波数よりもプラス（＋）方向にｎ％だけ高くなった場合と、マイナス（−）方向にプラス（＋）方向と同等分低くなった場合とで、微分回路１５の出力端子が接続されたノードＡは、ＧＮＤレベルとの差がない。したがって、ノードＡの電圧は、入力周波数に対してリニアに変化する。
【００６０】
ノードＡは、インバータ１９の入力端子に接続され、インバータ１９の出力端子はインバータ３１の入力端子に接続されている。したがって、パルス幅は、入力周波数に対してリニアに変化する。
【００６１】
また、インバータ３１の出力端子は、積分回路２０の入力端子に接続されているため、出力電圧ＯＵＴは入力周波数に対してリニアに変化し、出力電圧ＯＵＴのリニアリティが向上する。
【００６２】
（実施形態２）
本発明の第２の実施形態に係る周波数−電圧変換回路（ＦＶ変換回路）について、図面を参照して説明する。図３は、本実施形態に係るＦＶ変換回路の構成を示す回路図である。
【００６３】
図３を参照すると、ＦＶ変換回路は、ＮＡＮＤ（２ＮＡＮＤ）素子１２、微分回路１５、ＮｃｈＭＯＳトランジスタ１６、基準電圧源１７、コンパレータ１８、インバータ３１、及び、積分回路２０を備えている。
【００６４】
図３を参照すると、第１の実施形態のＦＶ変換回路（図１）に対して、バッファ回路としてコンパレータ１８を追加し、論理を合わせるためにインバータ１９を削除している。図１及び図３を参照すると、本実施形態のＦＶ変換回路と、第１の実施形態のＦＶ変換回路との相違点は、微分回路１５の出力をコンパレータ１８の反転入力で受けるとともに、コンパレータ１８の非反転入力に基準電圧源１７を接続した点である。
【００６５】
本実施形態のＦＶ変換回路の動作は、第１の実施形態のＦＶ変換回路の動作と同様であることから、説明を省略する。
【００６６】
本実施形態のＦＶ変換回路では、微分回路１５の出力を受けるバッファ回路としてコンパレータ１８を使用していることから、積分回路２０の出力電圧ＯＵＴのリニアリティが向上するとともに、論理スレッショルド電圧のバラツキを低減することができる。電源電圧等のバラツキが少ない基準電圧（例えば、バンドギャップリファレンス回路の出力電圧）を用いることで、ノードＢに出力されるパルス波のパルス幅のバラツキを削減することができる。
【００６７】
（実施形態３）
本発明の第３の実施形態に係る周波数−電圧変換回路（ＦＶ変換回路）について、図面を参照して説明する。図４は、本実施形態に係るＦＶ変換回路の構成を示す回路図である。
【００６８】
図４を参照すると、ＦＶ変換回路は、ＮＯＲ（２ＮＯＲ）素子２４、微分回路３２、ＰｃｈＭＯＳトランジスタ２５、インバータ１９、及び、積分回路２０を備えている。
【００６９】
本実施形態のＦＶ変換回路と、第１の実施形態のＦＶ変換回路との相違点は、ＮＡＮＤ素子１２をＮＯＲ（２ＮＯＲ）素子２４とし、微分回路３２を構成する抵抗素子１４をＶＤＤに接続し、微分回路３２の出力のノードＣにＰｃｈＭＯＳトランジスタ２５のドレイン端子を接続し、ＰｃｈＭＯＳトランジスタ２５のゲート端子に入力クロック信号ＩＮを接続し、ＰｃｈＭＯＳトランジスタ２５のソース端子をＶＤＤに接続した点である。
【００７０】
図５は、本実施形態のＦＶ変換回路の動作を示すタイミング波形である。
【００７１】
本実施形態のＦＶ変換回路では、入力クロック信号ＩＮの立ち上りで、ノードＤにハイレベルパルスが出力される。
【００７２】
本実施形態のＦＶ変換回路では、インバータ１９の出力が積分回路２０に直接接続されている。したがって、本実施形態のＦＶ変換回路によると、第１の実施形態のＦＶ変換回路におけるインバータが１段分不要となり、第１の実施形態のＦＶ変換回路と比較して、回路面積を削減することができる。
【００７３】
上記第１乃至第３の実施形態に係るＦＶ変換回路によると、非特許文献１に記載されたＦＶ変換回路と比較して、周波数−電圧変換特性のリニアリティが改善される。なぜなら、微分回路の出力にＭＯＳトランジスタを設けることにより、入力クロック信号の周波数に依存することなく、微分回路の出力を安定的にＧＮＤレベル又はＶＤＤレベルに保持することができるからである。
【００７４】
また、本発明に係るＦＶ変換回路によると、周波数−電圧変換特性のオフセットが低減される。なぜなら、微分回路の出力をコンパレータで受け、コンパレータの基準電圧として、電源電圧、動作温度、ＬＳＩ製造工程に起因するバラツキの影響を受けない基準電圧を使用するからである。
【００７５】
なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７６】
１２    ＮＡＮＤ（２ＮＡＮＤ）素子
１３    容量素子
１４    抵抗素子
１５、３２    微分回路
１６    Ｎｃｈ（ｎチャネル）ＭＯＳトランジスタ
１７    基準電圧源
１８    コンパレータ
１９、３１    インバータ
２０    積分回路
２２    バッファ回路
２４    ＮＯＲ（２ＮＯＲ）素子
２５    Ｐｃｈ（ｐチャネル）ＭＯＳトランジスタ
２８    ダイオード素子
Ａ〜Ｆ    ノード
ＩＮ    入力クロック信号
ＯＵＴ    出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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