(57)【要約】【課題】ＦＦＳモードの液晶表示装置の電源オフ後の焼付きなどの表示不良を防止できる簡便な構造の液晶表示装置を提供することを目的とする。【解決手段】この発明に係る液晶表示装置は、電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、画素電極のそれぞれは隣り合う画素電極と所定の抵抗値を有する高抵抗部により互いに電気的に接続されたものである。【選択図】図１
2011237671.tif 000002
【特許請求の範囲】
【請求項１】
平行に設けられた複数の走査線と、前記走査線と交差する方向に設けられた複数の信号線と、前記走査線及び前記信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、
前記画素電極のそれぞれは、隣り合う画素電極と所定の抵抗値を有する高抵抗部により互いに電気的に接続されたことを特徴とする液晶表示装置。
【請求項２】
平行に設けられた複数の走査線と、前記走査線と交差する方向に設けられた複数の信号線と、前記走査線及び前記信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、
前記画素電極のそれぞれは、信号線あるいは走査線と所定の抵抗値を有する高抵抗部により電気的に接続されたたことを特徴とする液晶表示装置。
【請求項３】
平行に設けられた複数の走査線と、前記走査線と交差する方向に設けられた複数の信号線と、前記走査線及び前記信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、
前記画素電極のそれぞれは、所定の抵抗値を有する高抵抗部により接地されたことを特徴とする液晶表示装置。
【請求項４】
高抵抗部の抵抗値が１．７ＴΩ〜２．４ＰΩであることを特徴とする請求項１から３のいずれか一つに記載の液晶表示装置。
【請求項５】
非晶質Ｓｉまたは結晶質Ｓｉのいずれか一方、あるいはこれらの混合層を用いて所定の抵抗値を有する高抵抗部を形成したことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
高抵抗部に入射する外光を遮光する遮光層を備えたことを特徴とする請求項５に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置、特にフリンジフィールドスイッチングモードの液晶表示装置に関するものである。
【背景技術】
【０００２】
従来のインプレーンスイッチング（In-Plane Switching  以下、ＩＰＳと言う）モードの液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であり、ＩＰＳモードは、ＴＮ（Twisted Nematic）モードと比較して視野角特性に優れており、高画質化への要求を満足することが可能な表示方式である。しかし、ＩＰＳモードの液晶表示装置では、画素電極と共通電極とを金属膜により形成し、同一の基板上に対向配置する構成が一般的であるので、このような構造の液晶表示装置は、通常のＴＮモードと比べて画素開口率を大きくすることが困難であり、そのため光利用効率が低いという欠点があった。
【０００３】
そこで、ＩＰＳモードの液晶表示装置における開口率及び透過率を改善するために、フリンジフィールドスイッチング（Fringe Field Switching  以下、ＦＦＳと言う）モードが提案された（例えば、特許文献１）。
ＦＦＳモードの液晶表示装置は、対向する基板間に狭持された液晶にフリンジ電界を印加して表示を行う表示方式である。この方式では上層に設けられたスリットを有する画素電極と、絶縁膜を介して下層に設けられた共通電極との間に発生するフリンジ電界で液晶を駆動する構成となっている。ＦＦＳモードの液晶表示装置では、画素電極と共通電極とを透明導電膜により形成しているため、ＩＰＳモードより開口率及び透過率が向上することになる。また、ＦＦＳモードの液晶表示装置では、これら透明導電膜間によって補助容量が形成されるため、補助容量形成部による透過率ロスを少なくすることができる。
【０００４】
また、このＦＦＳモードの方式では、画素電極と信号線との間に寄生容量が発生し、液晶表示装置の焼付きなどの表示品位が劣化することが知られている。例えば、液晶表示装置の電源をオフした後で画素電極に電荷が長時間保持されたままとなり、配向膜や液晶層に長時間にわたってほぼ一定の電界が印加されることにより液晶パネルに焼付き現象を生じる場合がある。この対策として、画素電極を駆動する薄膜トランジスターの特性をデプレッション型とすることにより、電源オフの後に画素電極に保持された電荷が薄膜トランジスターを介して比較的短時間に放電されることとなり、焼付き低減が可能になるとされている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−８９２５５号公報
【特許文献２】特開２００９−２３７４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＦＦＳモードの液晶表示装置では、画素電極を駆動する薄膜トランジスターをデプレッション型とすることで電源オフ時の焼付きを防止できるとしていたが、薄膜トランジスターは動作時の温度や長時間動作させることでトランジスター特性が変化する場合があり、デプレッション型の特性から外れたトランジスター特性になる場合があるため、特定の条件においては焼付き防止効果が得られなくなる場合があった。
【０００７】
また、ＦＦＳモードの液晶表示装置において、上層に設けられたスリットを有する共通電極と、絶縁膜を介して下層に設けられた画素電極との間に発生するフリンジ電界で液晶を駆動する構成とした場合、画素電極の上層下層ともに絶縁膜で覆われた構造となり、電源オフ時に画素電極に電荷が保持されやすくなり、焼付きが大きくなることがあった。
【０００８】
本発明は、上記のような問題点を解決するためになされたものであり、ＦＦＳモードの液晶表示装置の電源オフ後の焼付きなどの表示不良を防止できる簡便な構造の液晶表示装置を得ることを目的としている。
【課題を解決するための手段】
【０００９】
この発明に係る液晶表示装置は、平行に設けられた複数の走査線と、走査線と交差する方向に設けられた複数の信号線と、走査線及び信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、画素電極のそれぞれは隣り合う画素電極と所定の抵抗値を有する高抵抗部により互いに電気的に接続されたものであることを特徴とする。
【００１０】
また、この発明係る液晶表示装置は、平行に設けられた複数の走査線と、走査線と交差する方向に設けられた複数の信号線と、走査線及び信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、画素電極のそれぞれは信号線あるいは走査線と所定の抵抗値を有する高抵抗部により電気的に接続されたものでもある。
【００１１】
さらに、この発明係る液晶表示装置は、平行に設けられた複数の走査線と、走査線と交差する方向に設けられた複数の信号線と、走査線及び信号線で区画された領域にそれぞれ画素電極と共通電極とを有し、これらの電極間に印加した電圧によりフリンジ電界を発生させて液晶を駆動するフリンジ・フィールド・スィッチングモードの液晶表示装置において、画素電極のそれぞれは所定の抵抗値を有する高抵抗部により接地されたものでもある。
【発明の効果】
【００１２】
この発明に係る液晶表示装置は、上記のように構成したことにより、液晶表示装置の電源をオフした後に画素電極に保持された電荷を短時間で放出することができるので、焼付きのような表示不良を防ぐことができ、表示品位を向上させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係わる液晶表示装置のＴＦＴアレイ基板全体を示す平面図である。
【図２】本発明の前提となるＴＦＴアレイ基板の画素構成を示した平面図である。
【図３】本発明の前提となるＴＦＴアレイ基板の画素とＣＦ基板の断面図である。
【図４】本発明の実施の形態１に係わる液晶表示装置のＴＦＴアレイ基板の画素構成を示した平面図である。
【図５】本発明の実施の形態１に係わる液晶表示装置のＴＦＴアレイ基板の画素とＣＦ基板の断面図である
【図６】本発明の実施の形態２に係わる液晶表示装置のＴＦＴアレイ基板の画素構成を示した平面図である。
【図７】本発明の実施の形態２に係わる液晶表示装置のＴＦＴアレイ基板の画素とＣＦ基板の断面図である。
【図８】本発明の実施の形態３に係わる液晶表示装置のＴＦＴアレイ基板の画素構成を示した平面図である。
【図９】本発明の実施の形態３に係わる液晶表示装置のＴＦＴアレイ基板の画素とＣＦ基板の断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
まず、本発明の液晶表示装置の全体構成について、図面を参照しながら詳細に説明する。図１は、この発明の実施の形態１に係る液晶表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：TFT）アレイ基板の構成を示す平面図である。特記する場合を除いて、この液晶表示装置の全体構成は全ての実施の形態において共通である。また、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通することである。
【００１５】
図１において、本実施の形態に係わる液晶表示装置はＴＦＴアレイ基板に画素電極と共通電極が形成されたＦＦＳモードの液晶表示装置である。液晶表示装置は、基板１０の上に形成されている。基板１０は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１０には、基板１０の周囲部分である表示領域４１と、表示領域４１を囲むように設けられた額縁領域４２とが設けられている。
【００１６】
表示領域４１には、複数の走査線（ゲート配線）４３と複数の信号線（ソース配線）４４とが形成されている。複数の走査線４３は、表示領域内４１で互いに平行に設けられている。同様に、複数の信号線４４も平行に設けられている。また、走査線４３と信号線４４とは、互いに交差するように形成されている。ここで、隣接する走査線４３と信号線４４とで囲まれた領域が画素４７となる。そのため、基板１０の中には、画素４７がマトリクス状に配列されることとなる。また、共通電極７が走査線と平行に配置されている。
【００１７】
基板１０の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。走査線４３は表示領域４１から額縁領域４２まで延設され、基板１０の端部で走査信号駆動回路４５に接続される。信号線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１０の端部で表示信号駆動回路４６と接続される。図面の煩雑さを避けるため図示していないが、走査信号駆動回路４５及び表示信号駆動回路４６の近傍には、外部配線が接続されている。また、共通電極７も基板額縁まで延伸され外部配線と接続される（図示を省略）。
【００１８】
上記の回路構成を用いて回路駆動がなされる。具体的には、走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、走査信号を走査線４３に供給する。この走査信号によって、走査線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号を信号線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００１９】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０は信号線４４と走査線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、走査線４３からの走査信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、信号線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。さらに、画素電極は、スリットを有する共通電極（対向電極）と絶縁膜を介して対向配置されている。画素電極と共通電極との間には、表示電圧に応じたフリンジ電界が生じる。また、基板１０の表面には、配向膜が形成されている。なお、画素４７には高抵抗部５１が配置されているが、画素４７の詳細な構成については後述する。
【００２０】
つぎに、本発明の前提となる画素構成について、図２及び図３を用いて説明する。図２及び図３においては、理解の容易さを図るために、図１で示している画素の構成から高抵抗部５１を省略している。図２は、ＴＦＴアレイ基板の画素構成を示した平面図である。図３は図２の断面図である。なお断面位置は図２のＡ−Ａ’線に沿った位置に対応している。図３では、ＴＦＴアレイ基板とＣＦ基板を重ねあわせて図示している。ここでは、例示的にチャネルエッチ型のＴＦＴ５０が形成されている場合について説明をする。
【００２１】
図２及び図３において、ガラス等の透明な絶縁性の基板１０上に、その一部がゲート電極１を構成する走査線４３が形成されている。走査線４３は、基板１０上において一方向に直線的に延在するように配設されている。ゲート電極１及び走査線４３は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。
【００２２】
ゲート電極１及び走査線４３を覆うように、第１の絶縁膜であるゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。そして、ＴＦＴ５０の形成領域では、ゲート絶縁膜１１を介してゲート電極１の対面に半導体層２が設けられている。ここでは、半導体層２は走査線４３と重なるようゲート絶縁膜１１の上に形成され、この半導体層２と重複する領域の走査線４３がゲート電極１となる。半導体層２は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成されている。
【００２３】
また、半導体層２上の両端に、導電性不純物がドーピングされたオーミックコンタクト膜３がそれぞれ形成されている。オーミックコンタクト膜３に対応する半導体層２の領域は、ソース・ドレイン領域となる。具体的には、図３中の左側のオーミックコンタクト膜３に対応する半導体層２の領域がソース領域となる。そして、図３中の右側のオーミックコンタクト膜３に対応する半導体層２の領域がドレイン領域となる。このように、半導体層２の両端にはソース・ドレイン領域が形成されている。そして、半導体層２のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層２のチャネル領域上には、オーミックコンタクト膜３は形成されていない。オーミックコンタクト膜３は、例えば、リン（Ｐ）等の不純物が高濃度にドーピングされた、ｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成されている。
【００２４】
オーミックコンタクト膜３の上に、ソース電極４及びドレイン電極５が形成されている。具体的には、ソース領域側のオーミックコンタクト膜３上に、ソース電極４が形成されている。そして、ドレイン領域側のオーミックコンタクト膜３の上に、ドレイン電極５が形成されている。このように、チャネルエッチ型のＴＦＴ５０が構成されている。そして、ソース電極４及びドレイン電極５は、半導体層２のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極４及びドレイン電極５は、オーミックコンタクト膜３と同様、半導体層２のチャネル領域上には形成されない。
【００２５】
ソース電極４は、半導体層２のチャネル領域の外側へ延在し、信号線４４と繋がっている。信号線４４は、ゲート絶縁膜１１上に形成され、基板１０上において走査線４３と交差する方向に直線的に延在するように配設されている。したがって、ソース配線４４は、走査線４３との交差部において分岐してから走査線４３に沿って延在し、ソース電極４となる。
【００２６】
ドレイン電極５は、半導体層２のチャネル領域の外側へ延在し、画素電極６と電気的に接続している。すなわち、ドレイン電極５は、ＴＦＴ５０の外側へと延在する延在部を有している。そして、この延在部において、ドレイン電極５と画素電極６とが電気的に接続する。ソース電極４、ドレイン電極５、及びソース配線４４は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。
【００２７】
画素電極６の上には層間絶縁膜１２が形成され、層間絶縁膜１２の上にはスリットを有する共通電極７が配置されている。画素電極６及び共通電極７は例えばＩｎとＳｎとＯの化合物や、ＩｎとＺｎとＯの化合物などの導電性を持つ透明な膜で形成されている。層間絶縁膜１２は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
【００２８】
そして、基板１０には、対向基板２０が対向して配置されている。対向基板２０は、例えば、カラーフィルター基板（ＣＦ基板）であり、視認側に配置される。対向基板２０には、カラーフィルター２１、ブラックマトリクス（ＢＭ）２２、及び配向膜２４等が形成されている。基板１０と対向基板２０との間には液晶１９が狭持される。即ち、基板１０と対向基板２０との間には液晶１９が導入されている。さらに、基板１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、偏光板、位相差板及びバックライトユニット等が配設される。偏光板、位相差板、バックライトユニットについては図示を省略している。
【００２９】
つぎに、画素の駆動について説明する。画素電極６と共通電極７との間のフリンジ電界によって液晶１９が駆動され、基板間の液晶１９の配向方向が変化する。これにより、液晶層１９を通過する光の偏光状態が変化する。偏光状態によって、対向基板２０側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶１９の配向方向は、印加される表示電圧によって変化するので、表示電圧を制御することによって視認側の偏光板を通過する光量を変化させることができる。つまり、画素４７ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００３０】
ここで、図１で示した画素構成から高抵抗部５１を省略した場合の問題点について説明する。図２および図３は、高抵抗部５１を省略した場合の画素構造を示した模式図である。図において、画素電極６は上下を絶縁膜に覆われた構造となっているため、液晶表示装置の電源がオフとなり液晶パネルに印加される電圧がオフとなった後も電荷が保持されやすい構造となってしまう。画素電極６に電荷が長時間保持された状態では画素電極６と共通電極７の間に長時間電圧が印加されることとなり、液晶１９および配向膜１３などで電気分極やイオン吸着などの現象が発生し、液晶表示装置に焼付きなどの表示不良が発生することがあり、表示品位が低下することがある。
【００３１】
そこで、画素電極６に電荷が長時間保持されることを防ぐため、図１に示したように、本実施の形態では画素電極と隣接する画素電極の間を高抵抗部５１で電気的に接続している。画素電極が他の電極と電気的に接続しているため、液晶表示装置の電源をオフした後に画素電極に保持された電荷が他の電極を伝って短時間で放出することができるので、焼付きのような表示不良を防ぐことができ、表示品位向上という効果が得られる。
【００３２】
画素電極と隣接する画素電極の間を高抵抗部５１で電気的に接続する方法について、具体的に以下説明する。
図４、図５は本実施形態における液晶表示装置に用いられる画素構成について示している。図４は、ＴＦＴアレイ基板の画素構成を示した平面図である。図５は図４断面図である。断面位置は図４のB−B’線に沿った位置に対応している。なお、図５はＴＦＴアレイ基板とＣＦ基板をあわせた断面である。ここでは、例示的にチャネルエッチ型のＴＦＴ５０が形成されている場合について説明をする。
【００３３】
画素電極６とこれに隣接する画素の画素電極８とは高抵抗部５１を介して電気的に接続されている。ここで、高抵抗部５１はＴＦＴ５０と同時に形成が可能となるように半導体層２を用いることができる。半導体層２と画素電極６及び隣接画素電極８はＴＦＴ５０と同様にオーミックコンタクト層３及びソース電極４及びドレイン電極５と同一の金属層を介してオーミック接続がなされている。このような構成にすることにより、高抵抗部５１をＴＦＴ５０と同一の工程で形成することができるので、追加の工程が必要無く安価に所定の性能を得ることができる。また、このような構造にすることで、画素電極に保持された電荷を短時間で放出する効果を得ることができる。
【００３４】
また、半導体層２は非晶質のＳｉや結晶質のＳｉや非晶質のＳｉと結晶質のＳｉの混合層としたものを用いることにより、ＴＦＴ５０と高抵抗部５１の双方に必要となる性能を得ることができる。
【００３５】
なお、上述のように高抵抗部５１を用いて画素電極同士だけを電気的に接続した場合には画素電極に保持された電荷が平均化されるだけで電荷が除去できなくなることがありうる。これを防ぐためには図１に示す額縁領域４２において、表示領域４１の最も外側の画素電極と共通電極７とを高抵抗部５１を介して電気的に接続してやればよい。共通電極７を介して接地されることにより、画素電極に保持された電荷を短時間で放出する効果がある。また、画素電極と接続するのは共通電極７以外の電極でも良い。例えば、画素電極と走査線４４を接続することで同様の効果が得られる。さらに、チャネルエッチ型以外のＴＦＴについても同様に電気的に接続することにより、同様の効果を得ることが可能となる。
【００３６】
実施の形態２．
図６、図７は本実施形態における液晶表示装置に用いられる画素構成について示している。図６は、ＴＦＴアレイ基板の画素構成を示した平面図である。図７は図６の断面図である。断面位置は図６のC−C’線に沿った位置に対応している。なお、図７ではＴＦＴアレイ基板とＣＦ基板をあわせて図示している。ここでは、チャネルエッチ型のＴＦＴ５０が形成されている場合について例示的に説明をする。また、画素構成以外の液晶表示装置の全体構成は実施の形態１と共通であるので、本実施形態に特有の構成を中心に以下説明する。
【００３７】
画素電極６と信号線４４は高抵抗部５１を介して電気的に接続されている。ここで、高抵抗部５１はＴＦＴ５０と同時に形成が可能となるように半導体層２を用いることができる。半導体層２と画素電極はＴＦＴ５０と同様にオーミックコンタクト層３及びソース電極４及びドレイン電極５と同一の金属層を介してオーミック接続がなされている。走査線とはオーミックコンタクト層３を介して接続されている。画素電極６と高抵抗部５１を介して電気的に接続する信号線４４は、該当する画素電極６に信号を与えている信号線４４でもよく、該当する画素電極６に信号を与えていない異なる信号線でも良い。また画素電極６の両側に配置されている２つの信号線４４に同時に高抵抗部５１を介して電気的に接続しても良い。また、半導体層２は非晶質のＳｉや結晶質のＳｉや非晶質のＳｉと結晶質のＳｉを混合層としたものを用いることにより、ＴＦＴ５０と高抵抗部５１の双方に必要となる性能を得ることができる。
【００３８】
上述のように、高抵抗部５１を介して画素電極が信号線と電気的に接続されているため、液晶表示装置の電源をオフした後に画素電極に保持された電荷が信号線を伝って短時間に放出される。したがって、焼付きのような表示不良を防ぐことができ、表示品位向上という効果が得られる。
【００３９】
また、高抵抗部５１をＴＦＴ５０と同一の工程で形成することができるので、追加の工程が必要無く安価に所定の性能を得ることができる。なお、チャネルエッチ型以外のＴＦＴについても同様に電気的に接続することにより、同様の効果を得ることが可能となる。
【００４０】
実施の形態３．
図８、図９は本実施形態における液晶表示装置に用いられる画素構成について示した模式図である。具体的には、図８はＴＦＴアレイ基板の画素構成を示した平面図である。図９は図８の断面図である。断面位置は図８のＤ−Ｄ‘線に沿った位置に対応している。なお、図９ではＴＦＴアレイ基板とＣＦ基板をあわせて図示している。ここでは、チャネルエッチ型のＴＦＴ５０が形成されている場合について例示的に説明をする。
【００４１】
本実施形態は、画素構成以外の液晶表示装置の全体構成は実施の形態１と共通であるが、画素構成は、上述の実施の形態２で説明した画素構成に加え、高抵抗部５１を覆うようにゲート絶縁膜１１と基板１０の間に遮光層５２が形成されている。
【００４２】
遮光層５２は、走査線４３及びゲート電極１と同一の工程で形成することにより追加の工程が必要なく所定の性能を達成することができる。
【００４３】
高抵抗部５１を非晶質Ｓｉなどの光照射により比抵抗が変化する材質を用いる場合には、バックライトからの光が高抵抗部５１に直接入射するため比抵抗が大幅に変化するが、遮光層５２を形成することにより比抵抗の変化を抑えることができ、上述の高抵抗部５１による電荷放出効果を安定して達成することができる。
【００４４】
なお、遮光層５２は高抵抗部５１の全体を覆うように配置しているが、部分的に配置してもよい。抵抗変動を最小限に抑えるために必要な領域に部分的に配置しても同等の効果が得られる。また、遮光層５２はゲート絶縁膜１１と基板１０の間に配置したが、それ以外の位置に配置してもよい。さらに、遮光層５２は実施の形態１で説明した画素電極６と隣接画素電極８を高抵抗層で接続するような構造に用いても良い。
【００４５】
実施の形態４．
上述した実施の形態では、画素電極が共通電極７、信号線等と電気的に接続されているため、液晶表示装置の電源をオフした後に画素電極に保持された電荷が短時間に放出されることを説明した。本実施形態では、この高抵抗部５１の抵抗値の最適範囲について説明する。
【００４６】
まず、抵抗値の下限について説明する。高抵抗部５１の抵抗値が低すぎると、液晶表示装置の表示の際に画素電極６に電荷が保持されなくなり、所定の表示ができなくなる。抵抗値の下限は液晶表示装置の電源がオンの状態で考慮する必要がある。液晶表示装置の画素の静電容量はおおよそ液晶容量４８と補助容量４９の和で表すことができる。この和は液晶表示装置の画素の大きさや液晶層の厚みや補助容量の大きさにより異なるが、直視型の液晶表示装置の場合はおおよそ０．１〜３ｐＦ（ピコファラッド）程度の値をもつ。ここでは１ｐＦとして考える。走査線４３は一般的には６０Ｈｚの周期でスキャンされるため、１６．６７ｍｓｅｃおきに画素の電荷の書き換えが行われる。液晶に印加される電圧は最大で３〜５Ｖ程度であるので、ここでは５Ｖとして考える。画素に保持される電荷は１回の書き換え周期あたり９９％以上保持されていれば表示品位を低減することは無いので、１６．６７ｍｓｅｃ後に４．９５Ｖの電圧を維持するためには、電荷保存則とキルヒホッフの法則から計算上１．７ＴΩ（テラオーム）以上の抵抗があればよい。よって高抵抗部５１は１．７ＴΩが抵抗値のおおよその下限となる。なお抵抗と容量の積であらわす時定数に置き換えると１．７ｓｅｃとなる。
【００４７】
つぎに、抵抗値の上限について説明する。高抵抗部５１の抵抗値が高すぎると、液晶表示装置の電源をオフした後に電荷が十分に放電されないこととなり、所定の効果が得られないことになる。抵抗値の上限は液晶表示装置の電源がオフの状態で考慮する必要がある。実用的には、焼付き現象を防ぐためには３時間程度で電荷がほぼ放出されればよい。３時間後に電荷が９９％放出される抵抗値を計算すると２．４ＰΩ（ペタオーム）となる。よって高抵抗部５１は２．７ＰΩが抵抗値のおおよその上限となる。なお抵抗と容量の積であらわす時定数に置き換えると２４００ｓｅｃとなる。
【００４８】
さらに、高抵抗部５１の具体的なパターンサイズについて説明する。非晶質のＳｉを例として説明する。非晶質Ｓｉの比抵抗は１×１０６Ω・ｍ程度であるが、液晶表示装置が電源オンの状態の時でバックライトからの光が入射している場合は比抵抗が低下する。液晶表示装置に用いられるバックライトの光強度は数千ｃｄ／ｍ２程度であるが、この程度の光入射時には比抵抗はほぼ１／１０に低下する。液晶表示装置の電源オンのときの非晶質Ｓｉの比抵抗を１×１０５Ω・ｍとし、電源オフの時の比抵抗を１×１０６Ω・ｍとする。非晶質Ｓｉの膜厚を１００ｎｍ、長さを２０μｍ、幅を５μｍとすれば、電源オン時の抵抗は４ＴΩとなり、電源オフ時の抵抗は４０ＴΩとなり、前述の上限および下限の範囲内で高抵抗部５１を形成することができる。
【００４９】
なお、図６及び図７に示すように画素電極６と信号線４４を接続するような構造の場合は上記の通りでよいが、図４及び図５に示すように画素電極６と隣接画素電極８を高抵抗部５１で接続する場合には、走査線４３に印加される電圧により高抵抗層の抵抗が非常に小さくなることを考慮する必要がある。具体的には、液晶表示装置の電源オン時には走査線４３の直上及び５μｍ幅程度の範囲の非晶質Ｓｉは非常に抵抗値が低くなるため、走査線４３の幅及びその前後５μｍの範囲は抵抗が０になるとみなして、走査線４３の幅が１０μｍの時には非晶質Ｓｉの長さを４０μｍ、幅を５μｍ、厚さを１００ｎｍとすれば、電源オン時の抵抗は４ＴΩとなり電源オフ時の抵抗は８０ＴΩとなるので、上述の範囲を満たす。また、実施の形態４に示すように遮光層５２を配置した場合には遮光領域の非晶質Ｓｉの比抵抗が光非照射時の値として計算すればよい。
【００５０】
さらに、高抵抗部５１を配置したことによる画素４７の開口率の低下について考える。画素４７の大きさは例えば１００μｍ×３００μｍ程度であるので、高抵抗部５１が画素全体に占める割合は非常に小さい。更に加えて高抵抗部５１は構造上画素境界部近傍に配置されることになるが、画素境界部では対向基板２０に配置されたブラックマトリックス２２が配置されており、高抵抗部５１は視認方向から見ると大半の領域がブラックマトリックス２２に隠れた位置に配置されるため、高抵抗部５１を配置したことによる表示エリアの減少は高抵抗部５１の実際の面積より更に小さくてすむ。よって高抵抗部５１を配置したことによる開口率の低下は非常に小さく、表示品位低下は非常に小さいといえる。
【００５１】
上記のように高抵抗層の抵抗値の上限と下限を規定することにより、液晶表示装置の電源オン時の表示品位を下げることなく液晶表示装置の電源オフ時の焼付きを防止することができる。
【００５２】
なお、上述した実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は、特許請求の範囲によって示された範囲は無論のこと、特許請求の範囲と均等の範囲内でのすべての変更を含むものである。
【符号の説明】
【００５３】
１  ゲート電極、２  半導体層、３  オーミックコンタクト層、４  ソース電極、
５  ドレイン電極、６  画素電極、７  共通電極、８  隣接画素電極、１０  基板、
１１  ゲート絶縁膜、１２  層間絶縁膜、１３  配向膜、１９  液晶、２０  対向基板、２１  カラーフィルター、２２  ブラックマトリックス、２３  オーバーコート層、
２４  配向膜、４１  表示領域、４２  額縁領域、４３  走査線、４４  信号線、
４５  走査信号駆動回路、４６  表示信号駆動回路、４７  画素、４８  液晶容量、
４９  補助容量、５０  ＴＦＴ、５１  高抵抗層、５２  遮光層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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