(57)【要約】      （修正有）【課題】回収された複数のチップから再利用可能なチップを取得する方法を提供する。【解決手段】１回目のテスト後に廃棄された複数のチップ１０を収集する工程と、それらのチップ１０を基板１１に搭載する工程と、該基板１１を切断し、それらのチップ１０を互いに分離させる工程と、該基板上に搭載されたそれらのチップ１０に対して２回目のテストを行い、利用可能なチップ１０を選出する工程とを備える。チップ１０を基板１１上に設けることにより、個片化された後の構造全体の厚みが後工程において必要な厚みとなり、継続して加工が可能となり、回収再利用の目的を達成することができる。また、半導体パッケージの製造方法がさらに提供される。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
１回目のテスト後に廃棄された複数のチップを収集する工程と、
それらのチップを基板に搭載する工程と、
前記基板を切断し、それらのチップを互いに分離させる工程と、
前記基板上に搭載されたそれらのチップに対して２回目のテストを行い、利用可能なチップを選出する工程とを備えることを特徴とする、回収された複数のチップから再利用可能なチップを取得する方法。
【請求項２】
前記チップの厚みは、１〜３ｍｉｌであることを特徴とする請求項１に記載の方法。
【請求項３】
前記基板の厚みは、５〜６ｍｉｌであることを特徴とする請求項１に記載の方法。
【請求項４】
前記基板を形成する材質は、誘電材又は金属であることを特徴とする請求項１に記載の方法。
【請求項５】
前記基板の表面には、それらのチップをそれぞれ搭載する複数のチップ搭載領域が区画されていることを特徴とする請求項１に記載の方法。
【請求項６】
それらのチップは、結合層により前記基板に搭載されていることを特徴とする請求項１に記載の方法。
【請求項７】
請求項１の方法に基づいて取得された、前記基板に搭載された複数のチップをキャリアに搭載する工程と、
前記チップを前記キャリアに電気的に接続する工程と、
封入材料を形成することで、前記チップを被覆する工程と、
個片化を行うことで、複数の半導体パッケージを得る工程と、
を備えることを特徴とする、回収チップによる半導体パッケージの製造方法。
【請求項８】
前記チップの厚みは、１〜３ｍｉｌであることを特徴とする請求項７に記載の方法。
【請求項９】
それらの基板は、結合層により前記キャリアに搭載されていることを特徴とする請求項７に記載の方法。
【請求項１０】
前記基板の厚みは、５〜６ｍｉｌであることを特徴とする請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回収チップのテスト及び後工程において容易に処理するための方法に関し、特に再利用可能なチップを取得する方法及びそのチップを用いた半導体パッケージの製造方法に関するものである。
【背景技術】
【０００２】
従来、ウエハ（ｗａｆｅｒ）は、厚さが１０〜３０ｍｉｌであり、複数のテスト段階を経た後、テストにパスしなかった一部のダイ（ｄｉｅ）が生じ、それらのダイが個片化され、回収されるとともに、それらを必要とするメーカに比較的低価格で販売されていた。
中華民国特許公告第４４８２４５号には、回収された半導体ウエハの表面にアルカリ性又は酸性化学溶剤を接触させておき、次に化学機械研磨（ＣＭＰ）を行い、さらにウエハ表面をブラシにより洗浄することによりウエハ表面上の汚染不純物を除去し、最後にその他の加工を行う、半導体ウエハのリサイクル方法が開示されている。
【０００３】
科学技術の進歩や軽薄短小の要求に伴い、現在のウエハの厚みは１〜３ｍｉｌとなっている。しかしながら、ＣＭＰ処理では、ウエハの厚みが２μｍ減少してしまう。従って、現在の廃棄されたチップは、摩耗を伴う製造工程がさらに行われると厚みが薄くなりすぎるため、その廃棄されたチップを回収し加工しようとすれば、加工過程において強度不足によってチップにクラックが生じてしまうことから、ほとんどのメーカは、それらのチップを廃棄せざるを得ず、そのため該廃棄されたチップが再利用できなくなり、環境の保護に不利となるばかりでなく、資源の無駄となるおそれがある。
【０００４】
従って、従来技術の欠点を解決し、再利用可能なチップを取得することは、現在解決すべき極めて重要な課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、以上のとおりに事情に鑑み、本発明は、回収された複数のチップから再利用可能なチップを取得する方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は、１回目のテスト後に廃棄された複数のチップを収集する工程と、それらのチップを基板に搭載する工程と、前記基板を切断し、それらのチップを互いに分離させる工程と、前記基板上に搭載されたそれらのチップに対して２回目のテストを行い、利用可能なチップを選出する工程とを備えることを特徴とする、回収された複数のチップから再利用可能なチップを取得する方法を提供する。
【０００７】
チップの収集は、吸着ノズルを備えた吸着装置又は吸着システムによって行われても良い。即ち、吸着ノズルによってチップを吸着することによってチップが収集されても良い。そして、収集されたチップは、同一又は別途の吸着ノズルにより吸着され、基板に搭載されても良い。
【０００８】
チップの分離は、個々のチップに切断し分離するためのダイシング装置を用いても良い。
テストは、チップの性能が設計条件（仕様）を満たしているか否かの検査を含んでも良い。また、テストは、外観の検査（クラック等が発生していないか等の検査）を含んでも良い。このようなテストは、所定の検査装置又は検査システムによって実現され得る。検査装置又は検査システムは、ＣＰＵ，ＲＯＭ，ＲＡＭ等を備える周知のコンピュータ、撮像装置（例えばＣＣＤカメラ、ラインカメラ等）、入出力装置等を備えても良く、また、検査処理を実行するためのソフトウエアを備えていても良い。
【０００９】
前述した方法において、前記チップの厚みは、１〜３ｍｉｌであり、前記基板の厚みは、５〜６ｍｉｌであり、前記基板を形成する材質は、誘電材又は金属である。
前述した方法において、前記基板の表面には、それらのチップをそれぞれ搭載する複数のチップ搭載領域が区画されており、それらのチップは、結合層により前記基板に搭載されている。
【００１０】
具体的には、基板上に結合層を形成した後、その結合層にチップを積層することにより、チップを基板に搭載しても良い。
また、本発明は、前述した方法に基づいて取得された、前記基板に搭載された複数の再利用可能なチップをキャリアに搭載する工程と、前記チップを前記キャリアに電気的に接続する工程と、封入材料を形成することで、前記チップを被覆する工程と、個片化を行うことで、複数の半導体パッケージを得る工程と、を備えることを特徴とする、回収チップによる半導体パッケージの製造方法を提供する。
【００１１】
チップを前記キャリアに電気的に接続する工程では、ボンディングワイヤを用いてチップとキャリアとを電気的に接続し得る周知のボンディング装置を用いても良い。
個片化とは、個々のチップが得られるよう切断を行いチップを個々に分離することである。個片化には、個々のチップに切断し分離するためのダイシング装置が用いられても良い。
【００１２】
前述した方法において、前記チップの厚みは、１〜３ｍｉｌであり、前記基板の厚みは、５〜６ｍｉｌであり、それらの基板は、結合層により前記キャリアに搭載されている。
【発明の効果】
【００１３】
上述のように、本発明に係る回収された複数のチップから再利用可能なチップを取得する方法によれば、１〜３ｍｉｌ程度である薄いチップを５〜６ｍｉｌ程度である厚い基板に搭載することにより、個片化された後の構造全体の厚みが後工程において必要な厚みとなり、従来技術のようなチップが薄すぎることによるクラックを回避することができるため、基板に設けられたチップを継続して加工することが可能となり、回収再利用の目的を達成することができるとともに、環境保護の要請にも応えられるようになる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明に係る回収された複数のチップから再利用可能なチップを取得する方法を模式的に示した図であり、ウエハの一部の上面図である。
【図１Ｂ】本発明に係る回収された複数のチップから再利用可能なチップを取得する方法を模式的に示した図であり、チップが基板に搭載された後の状態の断面図である。
【図１Ｃ】本発明に係る回収された複数のチップから再利用可能なチップを取得する方法を模式的に示した図であり、２回目のテスト後のチップ構造を示す。
【図２Ａ】本発明に係る回収されたチップによる半導体パッケージの製造方法を示し、チップ構造がキャリアに搭載された状態の断面図である。
【図２Ｂ】本発明に係る回収されたチップによる半導体パッケージの製造方法を示し、封入材料の形成を示す。
【図２Ｃ】本発明に係る回収されたチップによる半導体パッケージの製造方法を示し、個片化された後の半導体パッケージを示す。
【発明を実施するための形態】
【００１５】
以下、具体的な実施例を用いて本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって簡単に本発明のその他の利点や効果を理解できる。
図１Ａ〜図１Ｃは、本発明に係る回収された複数のチップから再利用可能なチップを取得する方法を示す。
【００１６】
図１Ａに示すウエハの一部の上面図のように、切断後のウエハから一回目のテスト後に廃棄された（欠陥があり、所定レベルに達していない）複数のチップ１０（図１Ａにおいて△で示す）を収集する。ここで、当該チップ１０の厚みは、１〜３ｍｉｌである。本発明において、欠陥とは、もとの設計条件を満たさない欠陥であり、例えば、回路の伝送スピードや反応スピードが遅い、又は容量が少ない等の要因はあるものの、エンドアプリケーション製品に適用でき、且つ顧客の仕様を満たす製品にも適用することができるもので  あり、また、チップ１０の機能に影響しないものや、単に外観に微細なクラックが生じただけのものである可能性もある。
【００１７】
より詳しくは、例えば、ＮＡＮＤ  Ｆｌａｓｈとコントローラとをメモリカードとして組み合わせることができる。ＮＡＮＤ  Ｆｌａｓｈのチップ容量が少ない場合には、コントローラの付加により、仕様を満たしたメモリカードとして組み合わせることができる。従って、容量が少ないという欠陥のあるチップを選出しても、その他の装置や付加手段の補助により、製品仕様の要求を満足することができる。
【００１８】
図１Ｂの基板断面図に示すように、欠陥のあるそれらのチップ１０を結合層１０ａにより基板１１に搭載し、個片化プロセスを行うことで、切断仮想線Ｓに沿って基板１１を切断することによりそれらのチップ１０を互いに分離させる。ここで、基板１１の厚みは５〜６ｍｉｌであり、基板１１を形成する材質は誘電材又は金属であり、また、結合層１１ａはペースト又はその他の接合素子であってもよい。
【００１９】
基板１１の表面には、複数のチップ搭載領域Ａが区画され、チップ搭載領域Ａはストリップ状、マトリックス配列又はテスト機器に応じたその他の配列であってもよい。それらのチップ１０は、それらのチップ搭載領域Ａにそれぞれ搭載され、チップ搭載領域Ａの面積は、個片化プロセスに有利となるように、単一チップ１０のサイズより大きい。
【００２０】
続いて、基板１１に搭載されたそれらのチップ１０に対して２回目のテストを行うことにより、図１Ｃに示す再利用可能なチップ構造１を選出する。チップ構造１は、チップ１０が基板１１に搭載されたものである。
【００２１】
本発明によれば、薄いチップ１０を厚い基板１１に設けることにより、チップ構造１の厚みＨが後工程において必要な厚みとなり、チップ１０がクラックにより再利用できなくなることを回避することができるため、本発明に係るチップ構造１を比較的低価格で下流メーカに供給することができ、回収再利用の目的を達成することができる。
【００２２】
一方、本発明に係る回収チップによる半導体パッケージの製造方法は、下記の工程を備える。
図２Ａに示すように、前述した方法に基づいて取得された複数の再利用可能なチップ構造１をキャリア２０に搭載し、チップ１０をキャリア２０に電気的に接続する。本実施例において、キャリア２０は回路板であり、チップ１０は、ボンディングワイヤ２１により該回路板と電気的に接続され、それらの基板１１は、結合層２０ａによりキャリア２０に搭載されることができ、また、結合層２０ａは、ペースト又はその他の接合素子であってもよい。
【００２３】
図２Ｂの断面図に示すように、封入材料２２をキャリア２０に形成することで、チップ構造１を被覆する。
図２Ｂに示す切断仮想線Ｋに沿って個片化を行うことにより、図２Ｃの断面図に示す複数の半導体パッケージ２を得ることができる。しかしながら、ここで注意すべき点は、チップのパッケージには様々な種類、例えばリードフレーム型、フリップチップ型、埋め込み型等があるが、これらに限定されるものではい点である。一つの例として、リードフレームをキャリアとすると、封入材料は、チップを完全に保護するために、リードフレームのインナーリードをさらに被覆することができる。
【００２４】
上述のように、本発明に係る回収された複数のチップをテストし、再利用可能なチップを取得する方法によれば、欠陥のあるチップを基板上に搭載することにより、構造全体の厚みが後工程において必要な厚みとなり、継続して加工することが可能となり、回収再利用の目的を効率よく達成することができるとともに、環境保護の要請にも応えられるようになる。
【００２５】
上記のように、これらの実施形態は本発明の原理および効果・機能を例示的に説明するに過ぎず、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で種々に修正や変更されることが可能であり、そうした修正や変更は、本発明の特許請求の範囲に入るものである。
【符号の説明】
【００２６】
１  チップ構造
１０  チップ
１０ａ、２０ａ  結合層
１１  基板
２  半導体パッケージ
２０  キャリア
２１  ボンディングワイヤ
２２  封入材料
Ａ  チップ搭載領域
Ｈ  厚み
Ｓ、Ｋ  切断仮想線
【図１Ａ】
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【図１Ｂ】
2011237431.tif 000004
【図１Ｃ】
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【図２Ａ】
2011237431.tif 000006
【図２Ｂ】
2011237431.tif 000007
【図２Ｃ】
2011237431.tif 000008