(57)【要約】【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。【選択図】図２
2011210775.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、
（ｂ）前記（ａ）工程によって成膜された前記半導体ウエハを検査する工程とを有し、
前記（ｂ）工程は、
（ｂ１）前記半導体ウエハ上に形成された前記ロジック回路を対象に電気的検査を行う工程と、
（ｂ２）前記（ｂ１）工程での電気的検査の結果を故障診断ソフトに入力することで前記ロジック回路内のロジック故障箇所の候補を選出する工程と、
（ｂ３）前記半導体ウエハおよび前記半導体チップのレイアウト情報を参照し、前記ロジック故障箇所の候補がそれぞれ位置する前記半導体ウエハ上でのレイアウト座標を導出する工程と、
（ｂ４）前記半導体ウエハ上に形成された前記メモリ回路を対象に電気的検査を行い、その結果得られた故障メモリアドレスを保存する工程と、
（ｂ５）前記レイアウト情報を参照し、前記故障メモリアドレスに該当するメモリセルが位置する前記半導体ウエハ上でのレイアウト座標を導出する工程と、
（ｂ６）前記（ｂ３）工程および前記（ｂ５）工程で得られた前記レイアウト座標を用い、前記半導体ウエハをマップ空間として前記ロジック故障箇所の候補の位置と前記故障メモリアドレスに該当するメモリセルの位置を重ねて表示した第１複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記複数の層は、前記ロジック回路と前記メモリ回路で共通に使用される共通層と、前記ロジック回路のみで使用される専用層とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１複合マップ上の一部となる第１領域に、前記ロジック故障箇所の候補と前記故障メモリアドレスに該当するメモリセルが併存して分布していた場合、前記第１領域では、前記故障メモリアドレスに該当するメモリセルに基づいた詳細解析が優先的に行われることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１領域内で、前記ロジック故障箇所の候補と前記故障メモリアドレスに該当するメモリセルとで交点を持つ箇所があった場合、前記交点を持つ箇所に対する詳細解析が優先的に行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
（ｃ）前記（ａ）工程の途中で行われ、前記半導体ウエハ上の異物および／または欠陥を検査し、検出した前記異物および／または欠陥が位置する前記半導体ウエハ上でのレイアウト座標を導出する工程を更に有し、
前記（ｂ）工程は、更に、
（ｂ７）前記（ｃ）工程で得られた前記レイアウト座標を用い、前記第１複合マップ上に前記異物および／または欠陥の検出位置を重ねて表示した第２複合マップを生成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、更に、
（ｂ８）前記半導体ウエハ上に形成された前記ロジック回路および／または前記メモリ回路を対象に、異常箇所での発光を観察する装置を用いて発光解析を行う工程と、
（ｂ９）前記発光を観測した位置の前記半導体ウエハ上でのレイアウト座標を導出する工程と、
（ｂ１０）前記（ｂ９）工程で得られた前記レイアウト座標を用い、前記第１複合マップ上に前記発光を観測した位置を重ねて表示した第３複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、
（ｂ）前記（ａ）工程によって成膜された前記半導体ウエハを検査する工程と、
（ｃ）前記（ｂ）工程で良品と判定された前記半導体チップをパッケージ上に組み立てる工程と、
（ｄ）前記（ｃ）工程で組み立てられた前記半導体チップを検査する工程とを有し、
前記（ｄ）工程は、
（ｄ１）前記半導体チップ上に形成された前記ロジック回路を対象に電気的検査を行う工程と、
（ｄ２）前記（ｄ１）工程での電気的検査の結果を故障診断ソフトに入力することで前記ロジック回路内のロジック故障箇所の候補を選出する工程と、
（ｄ３）前記半導体チップのレイアウト情報を参照し、前記ロジック故障箇所の候補がそれぞれ位置する前記半導体チップ上でのレイアウト座標を導出する工程と、
（ｄ４）前記半導体チップ上に形成された前記メモリ回路を対象に電気的検査を行い、その結果得られた故障メモリアドレスを保存する工程と、
（ｄ５）前記レイアウト情報を参照し、前記故障メモリアドレスに該当するメモリセルが位置する前記半導体チップ上でのレイアウト座標を導出する工程と、
（ｄ６）前記（ｄ３）工程および前記（ｄ５）工程で得られた前記レイアウト座標を用い、前記半導体チップをマップ空間として前記ロジック故障箇所の候補の位置と前記故障メモリアドレスに該当するメモリセルの位置を重ねて表示した第１複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記複数の層は、前記ロジック回路と前記メモリ回路で共通に使用される共通層と、前記ロジック回路のみで使用される専用層とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
（ｅ）前記（ａ）工程の途中で行われ、前記半導体ウエハ上の異物および／または欠陥を検査し、検出した前記異物および／または欠陥が位置する前記半導体ウエハ上でのレイアウト座標を導出する工程を更に有し、
前記（ｄ）工程は、更に、
（ｄ７）前記（ｅ）工程で得られた前記レイアウト座標の内の対象となる前記半導体チップに対応する前記レイアウト座標を用い、前記第１複合マップ上に前記異物および／または欠陥の検出位置を重ねて表示した第２複合マップを生成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程は、更に、
（ｄ８）前記半導体チップ上に形成された前記ロジック回路および／または前記メモリ回路を対象に、異常箇所での発光を観察する装置を用いて発光解析を行う工程と、
（ｄ９）前記発光を観測した位置の前記半導体チップ上でのレイアウト座標を導出する工程と、
（ｄ１０）前記（ｄ９）工程で得られた前記レイアウト座標を用い、前記第１複合マップ上に前記発光を観測した位置を重ねて表示した第３複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ロジック回路とメモリ回路が混在した半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ロジック製品を対象に、半導体ウエハ内の故障チップの位置や、各故障チップ内の故障ブロックの位置を視覚的に表示するという解析方法が示されている。また、特許文献２には、ロジック製品を対象に、テスタのフェイルログに基づいて作成した診断マップと、デバイスのスタンバイ状態時の発光解析に基づいて作成した発光マップと、インラインでの異物検査に基づいて作成した異物マップとを重畳した重畳マップを作成し、その重なり具合に応じた解析を行う方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３１６７６号公報
【特許文献２】特開２００９−１３５１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体製品では、製造プロセスの微細化ならびに半導体チップの小面積化が進み、例えばプロセスの最小加工寸法は数十ｎｍに達している。ロジック回路では、このような技術の進歩と共にロジック機能の多様化が進んでおり、回路構成ならびにデバイス構造が複雑化するため故障が増大傾向にある。特に、最小加工寸法が１００ｎｍを切り、４５ｎｍ等に達してくるとより顕著に故障が増大してくる。したがって、半導体製品の高品質化や歩留まりの向上等を図るため、故障解析の重要性が益々高まっている。通常、故障解析では、まず、テスタ等を用いた電気的な解析結果から故障箇所が絞り込まれ、次いで、その箇所に対して物理的な解析が行われることで故障原因が究明される。しかしながら、ロジック回路では、この故障箇所の絞り込みが容易ではない。
【０００５】
ロジック回路の故障箇所を絞り込む方法として、例えば、ＤＦＴ（Design For Testability）手法の一つである所謂スキャンチェーンを予めロジック回路内に組み込み、これを用いた検査結果に対して故障診断ソフトで解析を行う方法等が広く知られている。この場合、通常、故障箇所の候補として、セル（論理ゲート）や各セル間を接続するネット（配線）が例えば十箇所程度にまで絞り込まれる。しかしながら、各ネットはレイアウト上でそれぞれ数μｍ〜数百μｍといった長さを持つため、複数のネットやセルを対象として物理的な解析を行う場合、多大の時間を要すると共に解析自体も困難となり得る。そこで、テスタ等を用いた電気的な解析を更に詳細に行うことで故障箇所を更に絞り込むことが望ましいが、この場合、当該解析担当者に高度な専門知識が必要とされる。
【０００６】
一方、半導体製品の小型化（半導体チップの小面積化）や多機能化に伴い、近年、ロジック回路とメモリ回路を一つの半導体チップ内に混在した所謂ＳＯＣ（System On a Chip）等の半導体製品が増加している。メモリ回路で故障が発生した場合、前述したロジック回路の場合と同様に故障解析が必要となるが、メモリ回路では、ロジック回路と比較すると、容易かつより狭い範囲に故障箇所を絞り込むことができる。すなわち、メモリ回路では、テスタによる電気的な解析によって故障となるメモリセルをフェイルビットマップという形で取得できるため、例えば、１ビットのＳＲＡＭ（Static Random Access Memory）セルの場合、１μｍ２前後の範囲まで絞り込めることになる。
【０００７】
このＳＯＣのような半導体製品において、総合的に品質向上や歩留まり向上等を図るためには、前述したようなロジック回路とメモリ回路の双方を対象とした故障解析が必要となる。この際に、前述したように、ロジック回路では、故障箇所の絞り込みが容易でなく、その状況の下でより狭い範囲に絞り込みを行うためには解析担当者に高度な専門知識が必要とされる。一方、メモリ回路においては、フェイルビットマップによって故障箇所はある程度容易に絞り込めるものの、メモリ特有の回路構成や動作方法を加味して更なる絞り込みや故障箇所の検証が必要とされる場合も多く、ロジック回路とは異なる高度な専門知識が必要とされる。したがって、通常、ロジック回路の故障解析とメモリ回路の故障解析は、それぞれを専門とする解析担当者によって独立に進められる場合が多い。しかしながら、このような解析手法では、ＳＯＣ等の半導体製品を全体として見た場合の解析効率が低下することが本発明者等によって見出された。具体的には、例えばロジック回路とメモリ回路に共通の故障原因があるにも関わらず、結果的に重複した解析作業が生じ、時間的コストに無駄が生じているような場合が挙げられる。
【０００８】
そこで、本発明の目的の一つは、検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１０】
本実施の形態による半導体装置の製造方法は、（ａ）半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、（ｂ）この成膜された半導体ウエハを検査する工程とを有するものとなっている。そして、（ｂ）工程では、半導体ウエハ上に形成されたロジック回路とメモリ回路のそれぞれを対象に電気的検査が行われると共に、その結果から得られたロジック故障箇所の候補の位置とメモリ故障箇所の位置とを半導体ウエハをマップ空間とする第１複合マップ上に重ねて表示する処理が行われる。
【００１１】
このような第１複合マップを用いることで、例えば、ロジック故障箇所とメモリ故障箇所とで重複した詳細解析作業が生じることを防止または抑制できる。さらに、ロジック故障箇所とメモリ故障箇所とが併存して分布する箇所に対しては、故障箇所の面積の絞り込みが容易であるメモリ故障箇所を対象として優先的に詳細解析を行うことで、解析作業の効率化が図れる。また、ロジック故障箇所とメモリ故障箇所とが併存して分布することから、故障箇所の層をロジック回路とメモリ回路で共通使用される層に絞り込める可能性が高く、これによっても解析作業の効率化が図れる。このようなことから解析コストの低減が可能となる。また、解析効率化により早期歩留改善が図れるため、製品コストの低減にも繋がる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体装置の製造工程において、検査コストや解析コスト、製品コストの低減が実現可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。
【図２】図１のフローにおいて、その故障解析工程関連の詳細内容の一例を説明する概念図である。
【図３】図２の複合マップを生成する際のより詳細な処理内容の一例を示す説明図である。
【図４】図３におけるメモリ解析支援ソフトの処理内容の一例を説明する補足図である。
【図５】図３の処理によって生成された複合マップの一例を示す概略図である。
【図６】図５における複合マップの分類に基づき詳細解析を行う際のアプローチ方法の一例を示す説明図である。
【図７】（ａ）は、図５のロジック・メモリ故障共通領域において、その一部を拡大した表示例を示すものであり、（ｂ）は、（ａ）におけるロジック故障とメモリ故障の交点部分のデバイス構造例を示す断面図である。
【図８】ロジック特有の構造の一つであるバッティングディフュージョンの概略構成例を示す断面図である。
【図９】メモリ特有の構造の一つであるシェアードコンタクトの一例を示すものであり、（ａ）はＳＲＡＭメモリセルの回路図、（ｂ）は（ａ）のレイアウト構成例を示す平面図、（ｃ）は（ｂ）における一部のデバイス構造例を示す断面図である。
【図１０】図５のロジック・メモリ故障共通領域において、その一部を拡大した他の表示例を示す模式図である。
【図１１】本発明の実施の形態２による半導体装置の製造方法において、図１のフローに含まれる故障解析工程関連の詳細内容の一例を説明する概念図である。
【図１２】図１１の複合マップを生成する際のより詳細な処理内容の一例を示す説明図である。
【図１３】図１１の複合マップを生成することによる効果の一例を示す説明図である。
【図１４】本発明の実施の形態３による半導体装置の製造方法において、図１のフローに含まれる故障解析工程関連の詳細内容の一例を説明する概念図である。
【図１５】図１４の複合マップを生成する際のより詳細な処理内容の一例を示す説明図である。
【図１６】図１４の複合マップを生成することによる効果の一例を示す説明図である。
【図１７】本発明の実施の形態４による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図１においては、まず、半導体ウエハが準備されたのち（Ｓ１０００）、当該半導体ウエハに対して各種半導体製造装置を用いて成膜工程が行われる（Ｓ１００１）。成膜工程（Ｓ１００１）では、薄膜形成処理（Ｓ１００１ａ）、フォトリソグラフィ処理（Ｓ１００１ｂ）、エッチング処理（Ｓ１００１ｃ）、不純物添加処理（Ｓ１００１ｄ）、熱処理（Ｓ１００１ｅ）、ＣＭＰ（Chemical Mechanical Polishing）処理（Ｓ１００１ｆ）、洗浄処理（Ｓ１００１ｇ）が適宜組み合わされると共に繰り返し実行される。これによって、所定の形状を備えた薄膜が複数層に渡って堆積され、半導体ウエハ上に所定の回路が形成される。
【００１８】
薄膜形成処理（Ｓ１００１ａ）では、ＣＶＤ（Chemical Vapor Deposition）装置やスパッタ装置等を用いて半導体ウエハの主面に所定の膜が形成される。フォトリソグラフィ処理（Ｓ１００１ｂ）では、形成された薄膜上にレジストが塗布され、マスク（レチクル）を用いた露光ならびに現像によってレジスト上に回路パターンが転写される。エッチング処理（Ｓ１００１ｃ）では、エッチング装置によってレジストを介して薄膜が加工され、薄膜上に所定の回路パターンが形成される。不純物添加処理（Ｓ１００１ｄ）では、半導体ウエハ又は薄膜に対してイオン注入が行われる。熱処理（Ｓ１００１ｅ）では、酸化膜の形成やアニール（リフローや結晶性の回復等）が行われる。ＣＭＰ処理（Ｓ１００１ｆ）では、ＣＭＰ装置によって半導体ウエハの主面が化学的・機械的に研磨され、平坦化される。洗浄処理（Ｓ１００１ｇ）では、薬品を用いたウエット方式やガス等を用いたドライ方式によって前述した各種処理によって生じる様々な汚染（コンタミネーション、パーティクル等）が洗浄される。
【００１９】
また、このような各種処理の合間には、適宜インライン検査工程が挿入される（Ｓ１００２）。インライン検査工程（Ｓ１００２）では、異物・欠陥検査装置を用いて半導体ウエハの主面上の異物や欠陥が検出される。異物・欠陥検査装置は、例えば、レーザ散乱方式を用いたものや、ＵＶ（紫外）光源やＤＵＶ（遠紫外）光源を用いて観察するものや、あるいはＳＥＭ（Scanning Electron Microscope）を用いて詳細に観察するもの等が知られている。このような異物・欠陥検査装置を用いると、例えば最小でコンマ数μｍ程度の異物や欠陥を検出することができ、コンピュータシステムの処理を介してその検出位置を半導体ウエハ上のマップとして出力することも可能である。
【００２０】
このような成膜工程（Ｓ１００１）ならびにインライン検査工程（Ｓ１００２）を経て半導体ウエハの加工が完成すると、当該半導体ウエハを対象にプローブカードやプローブ検査装置等を用いて製品の良否を判定するための電気的検査が行われる（Ｓ１００３）。例えば、半導体ウエハ上に形成された各半導体チップがロジック回路とメモリ回路を備えたＳＯＣチップの場合、電気的検査として、ロジック部テスト（Ｓ１００３ａ）、メモリ部テスト（Ｓ１００３ｂ）、ＩＤＤＱテスト（Ｓ１００３ｃ）などが行われる。
【００２１】
ロジック部テスト（Ｓ１００３ａ）では、例えば、スキャンテスト（Ｓ１００３ａ１）やＬＢＩＳＴ（Ｓ１００３ａ２）等が行われる。スキャンテスト（Ｓ１００３ａ１）では、ロジック回路内の各フリップ・フロップをシリアル接続したスキャンチェーンを用いて、フリップ・フロップ間の論理演算部分の検査が行われる。プローブ検査装置は、スキャンチェーンに対して、スキャンモードに設定すると共にテスト入力データ（テストベクタ）を順次設定し、次いで通常動作モードに移行してクロック信号を印加し、再びスキャンモードに移行してテスト出力データを順次取り出す。そして、このテスト出力データを期待値と照合し、期待値と不一致（すなわちフェイル）であった場合には、その情報をフェイルログとして保存する。また、スキャンテスト（Ｓ１００３ａ１）では、スキャンチェーン（フリップ・フロップ）自体の検査も行われる。
【００２２】
ＬＢＩＳＴ（Ｓ１００３ａ２）では、前述したスキャンテスト（Ｓ１００３ａ１）と異なり、スキャンチェーンに対するテスト入力データの設定や、スキャンチェーンからのテスト出力データに対する処理がロジック回路内に組み込まれたロジック用のＢＩＳＴ（Built In Self Test）回路によって行われる。ロジック用のＢＩＳＴ回路は、例えば、ＬＦＳＲ（Linear Feedback Shift Register）等の擬似乱数データ生成器と、ＭＩＳＲ（Multiple Input Signature Register）等の出力データ圧縮器によって構成される。擬似乱数データ生成器は、生成した擬似乱数データをスキャンチェーンに順次入力し、出力データ圧縮器は、スキャンチェーンから出力されたデータを順次圧縮する。プローブ検査装置は、当該ＢＩＳＴ回路を起動した後、出力データ圧縮器で圧縮されたデータを期待値と照合することで良／否（パス／フェイル）を判定する。
【００２３】
メモリ部テスト（Ｓ１００３ｂ）では、例えば、ＭＢＩＳＴ（Ｓ１００３ｂ１）やフェイルビットマップテスト（Ｓ１００３ｂ２）が行われる。ＭＢＩＳＴ（Ｓ１００３ｂ１）では、メモリ回路周辺に組み込まれたメモリ用のＢＩＳＴ回路によって検査が行われる。メモリ用のＢＩＳＴ回路は、例えば、テストパターン生成器、アドレス生成器、制御信号生成器、結果比較器等によって構成される。当該ＢＩＳＴ回路は、メモリ回路にアドレス信号、書き込み制御信号ならびにテスト入力パターンを印加することで書き込みを行い、また、メモリ回路にアドレス信号ならびに読み出し制御信号を印加することで読み出しを行い、その読み出したパターンを結果比較器によって良／否判定する。テストパターン生成器は、チェッカーパターン等といった簡単なパターンを発生するものから乱数に近い複雑なパターンを発生するものまで様々なものがある。プローブ検査装置は、当該ＢＩＳＴ回路を起動した後、結果比較器によって得られた良／否判定結果を取得する。
【００２４】
フェイルビットマップテスト（Ｓ１００３ｂ２）では、例えばプローブ検査装置が、半導体チップ上の内部パッドを介してメモリ回路に対してアドレス信号、制御信号、ならびにテスト入力パターンを印加することでメモリ回路の検査を行う。プローブ検査装置は、この検査に際して、フェイルしたアドレスをフェイルビットとして保存する。
【００２５】
ＩＤＤＱテスト（Ｓ１００３ｃ）では、例えばプローブ検査装置が、ロジック回路に対してスキャンチェーンを介してテスト入力データ（テストベクタ）を設定したのち一定の時間を経てロジック回路の静的電源電流を観測する。また、プローブ検査装置が、メモリ回路に対してテスト入力パターンを設定したのち一定の時間を経てメモリ回路の静的電源電流を観測する。
【００２６】
ウエハ検査（Ｓ１００３）の結果、電流値や電圧値、論理値などで期待値と異なる異常値が観察された場合、異常の原因を究明し、成膜工程（Ｓ１００１）やインライン検査工程（Ｓ１００２）に反映させるための故障解析工程が行われる（Ｓ１００４）。例えば、故障解析工程によって成膜工程（Ｓ１００１）内の特定のプロセス処理に異常が有ることが判明した場合には、当該処理条件の見直しや、場合によってはデバイス構造又は回路構成の見直し等が行われる。また、異物等によるものと判明した場合には、対象となる処理装置の清掃等が行われたり、あるいは、インライン検査工程（Ｓ１００２）を挿入する成膜工程内の箇所やその検査条件の見直しなどが行われる。これによって、半導体ウエハの歩留まりや品質の向上が図れる。
【００２７】
故障解析の代表的なものに、発光解析装置を用いた発光解析や、ＯＢＩＲＣＨ（Optical Beam Induced Resistance Change）解析装置を用いたＯＢＩＲＣＨ解析などがある（Ｓ１００４ａ）。発光解析装置は、電流リークに伴って発生する極微弱な光を検出し、その位置と強度を二次元的な像として捉える装置である。当該装置を用いることで、例えば、トランジスタのチャネルリーク、ＰＮ接合リークなどの際に発生する高電界下でのホットキャリア生成による発光や、ＰＮ接合に順方向電流が流れた際に発生するキャリア再結合による発光等を検出できる。また、ＯＢＩＲＣＨ解析装置は、レーザ照射時の発熱による電気抵抗の変化が故障箇所で異なることを利用して故障箇所を検出する装置である。当該装置を用いることで、例えば、高抵抗箇所を持つ配線やビア等を検出できる。このような解析装置によって得られた故障箇所は、コンピュータシステムによる処理を介して半導体ウエハ上のマップとして表示することが可能である。
【００２８】
このような故障解析工程（Ｓ１００４）は、主に、物理解析を行うべき箇所を絞り込む作業と、当該箇所を対象として、電子顕微鏡等による形状観察や組成分析装置による分析といった物理解析によって根本的な原因を究明する作業からなる。早期に歩留まり等を改善させるためには、物理解析を行うべき箇所を可能な限り早期に、かつ小範囲に絞り込む必要があるが、ウエハ検査工程（Ｓ１００３）からの膨大なフェイル情報を単に得ただけでは、どのようにすれば効率的な絞り込みが行えるのかが判らない。
【００２９】
この場合、前述したようにロジック回路専門の解析担当者がロジック回路を対象に絞り込みを行い、それと並行してメモリ回路専門の解析担当者がメモリ回路を対象に絞り込みを行うことが考えられる。しかしながら、特にロジック回路は各半導体チップ毎の故障箇所が複数のネットや複数のセルといったように広範囲でしか得られないため、物理解析を行える程度まで小範囲に絞り込むためには解析担当者の高度な知識と共に多大な時間を要し、場合によっては、十分に絞り込めないことも有り得る。また、時間をかけてロジック回路の絞り込み並びに物理解析を行った後、メモリ回路の故障原因と共通であることが判明し、結果的にロジック回路の解析とメモリ回路の解析で重複した作業が生じてしまう恐れもある。そこで、以下に説明する故障解析工程を用いることが有益となる。
【００３０】
図２は、図１のフローにおいて、その故障解析工程（Ｓ１００４）関連の詳細内容の一例を説明する概念図である。図２の故障解析工程（Ｓ１００４）は、ロジック故障結果２０とメモリ故障結果２１を用いて、ロジック回路の故障箇所（ロジック故障）２２とメモリ回路の故障箇所（メモリ故障）２３とを複合マップ２４として半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。ロジック故障結果２０には、前述したロジック部テスト（Ｓ１００３ａ）の結果（フェイルログ等）に基づいて生成された、故障箇所を表すネットやセルの情報が含まれている。メモリ故障結果２１には、前述したメモリ部テスト（Ｓ１００３ｂ）から得られたフェイルビットの情報が含まれている。
【００３１】
図３は、図２の複合マップ２４を生成する際のより詳細な処理内容の一例を示す説明図である。まず、ウエハ検査工程（Ｓ１００３）において、前述したようにロジックテスタ３０ａを用いて半導体ウエハのロジック回路が検査され、その際のフェイル情報（例えばテスト入力データおよびテスト出力データ等）がフェイルログ３０ｂとして保存される。また、前述したようにメモリテスタ（又はロジックテスタあるいはロジック・メモリ兼用のテスタ）３２ａを用いて半導体ウエハのメモリ回路が検査され、その際のフェイルビット情報（フェイル論理アドレス情報）がメモリ故障結果２１ａとして保存される。そして、このようなフェイルログ３０ｂならびにメモリ故障結果２１ａに基づいて故障解析工程（Ｓ１００４）が行われる。
【００３２】
ロジック回路に関する故障解析工程（Ｓ１００４）では、まず、故障診断ソフト３１ａが前述したフェイルログ３０ｂを読み込んで、ロジック回路における故障箇所（ネット、セル）の絞り込みを行い、その故障箇所をロジック故障結果２０ａとして保存する。故障診断ソフトでは、例えば、結果原因手法、原因結果手法、ならびにこれらの組み合わせによって故障箇所の絞り込みが行われる。結果原因手法では、フェイルログ（テスト出力データ）から故障伝搬の経路を遡上していくことで、例えば回路モジュール程度や比較的多数のネット及び／又はセルの範囲まで故障箇所の絞り込みが行われる。原因結果手法では、前述した結果原因手法によってある程度まで絞り込まれた範囲を対象に故障辞書法等を用いて更なる絞り込みが行われ、その結果、故障箇所が例えば十箇所程度のネット及び／又はセルに絞り込まれる。故障辞書とは、予め所定の箇所に故障（原因）を埋め込んだ状態でシミュレーションを行うことで当該箇所に故障が発生した際の入出力データの現れ方等を纏めたものであり、フェイルログを故障辞書と照合することで故障箇所の絞り込みが可能となる。
【００３３】
なお、故障診断ソフト３１ａの中には、図１のＩＤＤＱテストに対応したものも存在する。この場合、例えば、レイアウト上で互いに隣接している配線（ネット）を定義しておき、ＩＤＤＱテストでフェイルとなったテスト入力データ（フェイルベクタ）が設定された際に互いに異電位となっている隣接配線を検出することで故障箇所の絞り込みが行われる。以上のような故障診断ソスト３１ａを用いると、特に限定はされないが、配線オープン故障、配線間ショート故障、０／１縮退故障、セル内故障、遅延故障、Ｖｉａオープン故障等といった故障モードと共にその故障箇所（ネット・セル）が得られる。ただし前述したように、通常は、１個のネットやセルに絞り込むことは困難であり、故障箇所の候補として十個程度が得られる場合が多い。
【００３４】
故障診断ソフト３１ａによって故障箇所のネットおよびセルがロジック故障結果２０ａとして保存されると、続いて、ロジック解析支援ソフト３１ｂが、レイアウト情報を含む設計データ３５を参照して故障箇所となるネットやセルの物理座標（レイアウト座標）を抽出し、ロジック故障結果２０ｂとして保存する。このようなロジック解析支援ソフト３１ｂは、例えば一般的なレイアウト設計ツールを利用することで容易に実現可能である。
【００３５】
一方、メモリ回路に関する故障解析工程（Ｓ１００４）では、メモリ解析支援ソフト３３によって、メモリ故障結果２１ａに保存された論理アドレス情報を物理座標に変換する処理が行われる。メモリ解析支援ソフト３３は、論理アドレスを物理アドレスに変換するアドレス変換機能３３ａと、物理アドレスを物理座標（レイアウト座標）に変換する座標変換機能３３ｂを含んでいる。図４は、図３におけるメモリ解析支援ソフトの処理内容の一例を説明する補足図である。
【００３６】
実際のレイアウト上のメモリ回路では、通常、外部アドレスの順番通りにメモリセルが配置されているとは限らない。この外部アドレスは、論理アドレスと呼ばれ、実際のメモリセルの配置に基づくアドレスは、物理アドレスと呼ばれる。図４の例では、論理アドレスとして、Ｉ／Ｏ（入出力端子）０〜７毎に、３２個のメモリセルに対応して＃０〜＃３１のアドレス空間が備わっている。テストを行う際には、この論理アドレスを用いてテストを行うため、フェイルアドレス情報としても論理アドレス情報が得られ、例えば、「Ｉ／Ｏ０のアドレス＃０がフェイル」といった情報が得られる。
【００３７】
一方、物理アドレスでは、Ｉ／Ｏの概念はなく、メモリ回路内の実際のメモリセルの配列に基づいて例えば＃０〜＃６３のＸアドレスと＃０〜＃３のＹアドレスといったアドレス空間が規定されている。例えば、論理アドレス「Ｉ／Ｏ０のアドレス＃０」は物理アドレス「（Ｘ，Ｙ）＝（＃０，＃０）」に対応する。通常、この論理アドレスと物理アドレスは変換式等を用いて変換可能となっており、図３のアドレス変換機能３３ａがこの処理を行う。
【００３８】
このようにして、フェイルビットの物理アドレスが判明すると、レイアウト情報を含む設計データ３５を参照して、当該物理アドレスと半導体チップ内の物理座標との関係が認識される。図４の例では、メモリ回路（メモリマット）が、それを含む半導体チップの左下を原点として、Ｘ＝１５４．４３μｍ、Ｙ＝１０５．０１μｍの座標を基点に前述した物理アドレスの順番で配列されている。各メモリセルの物理サイズ等は既定であるため、任意の物理アドレスが与えられるとその物理座標を算出することができる。このような処理を図３の座標変換機能３３ｂが行う。そして、これによって得られたフェイルビットの物理座標がメモリ故障結果２１ｃに保存される。
【００３９】
以上のような処理によって、ロジック故障となったセルやネットの物理座標と、メモリ故障となったメモリセルの物理座標が判明すると、コンピュータシステムによる画像処理を介して半導体ウエハ全体における当該物理座標の位置関係がディスプレイ等に表示され、これによって前述した複合マップ２４が生成可能となる。以降、このような複合マップ２４を生成することによる効果の一例について説明する。
【００４０】
図５は、図３の処理によって生成された複合マップの一例を示す概略図である。図５に示すように、複合マップ２４では、半導体ウエハ５０における各半導体チップ５１のロジック故障２２とメモリ故障２３の位置が併せて表示される。半導体ウエハ全体は、これらの故障のウエハ面内での偏りに基づいて、例えば、ロジック・メモリ故障共通領域５２と、ロジック故障のみ多発領域５３と、メモリ故障のみ多発領域５４に分類することができる。これらの分類は、例えば、所定の単位領域毎にロジック故障２２とメモリ故障２３がそれぞれ幾つ存在するかをコンピュータシステムが自動認識することで行ってもよい。
【００４１】
図６は、図５における複合マップ２４の分類に基づき詳細解析を行う際のアプローチ方法の一例を示す説明図である。図６に示すように、ロジック・メモリ故障共通領域５２に対しては、特にロジック・メモリ共通レイヤを故障箇所の有力候補としてメモリ解析を行う。ロジック故障のみ多発領域５３に対しては、ロジックレイヤを対象に、特にロジック特有の構造に着目してロジック解析を行う。また、メモリ故障のみ多発領域５４に対しては、メモリレイヤを対象に、特にメモリ特有の構造に着目してメモリ解析を行う。なお、ここでは、「ロジック故障のみ」としているが、必ずしもメモリ故障が一つも存在しないということではなく、メモリ故障に比べてロジック故障の割合が極めて高い場合（例えば９割以上等の場合）も含む。「メモリ故障のみ」の場合も同様である。
【００４２】
まず、図６での分類がロジック・メモリ故障共通領域５２の場合に関して説明を行う。図７（ａ）は、図５のロジック・メモリ故障共通領域５２において、その一部を拡大した表示例を示すものであり、図７（ｂ）は、図７（ａ）におけるロジック故障とメモリ故障の交点部分のデバイス構造例を示す断面図である。図７（ａ）では、メモリマット（メモリ回路）７０内の一部のメモリセルにメモリ故障（フェイルビット）２３が存在し、更に、このメモリ故障２３と重なり部分を持つようにロジック故障（ネット故障）２２が存在している。図３で述べたように、故障診断ソフト３１ａによって得られるネット故障は、その候補として、通常、複数箇所存在する場合が多く、これらの中から更に物理解析を行える程度にまで故障箇所を絞り込むのは容易ではない。また、仮に１個に絞り込めたとしても、１個のネットは、例えば、数μｍ〜数百μｍといった長さを持つため、その物理解析には多くの時間が必要となる。そこで、このネット故障（ロジック故障）２２とメモリ故障２３との交点７１を故障箇所の有力候補とすることで、平面上の面積をメモリセルの単位（例えば１μｍ２等）まで絞り込めるだけでなく、断面上の層（レイヤ）を絞り込むことも可能となる。
【００４３】
すなわち、図７（ｂ）に示すように、ＳＯＣ等では、拡散層ＤＦ（シリコン基板）上に、ロジック回路で用いられる各種トランジスタとメモリ回路で用いられる各種トランジスタがそれぞれ形成され、その上層にコンタクト層ＣＮＴならびに複数（ここでは５層）のメタル配線層Ｍ１〜Ｍ５が順次形成される。ロジック回路およびメモリ回路内の各種トランジスタは、このメタル配線層Ｍ１〜Ｍ５を介して適宜接続される。図７（ｂ）の例では、例えば、メタル配線層Ｍ１〜Ｍ５を用いてロジック回路内の配線が行われ、メタル配線層Ｍ１〜Ｍ３を用いてメモリ回路内の配線が行われる。その結果、拡散層ＤＦ、コンタクト層ＣＮＴ、ならびにメタル配線層Ｍ１〜Ｍ３は、ロジック・メモリ共通レイヤ７４となり、メタル配線層Ｍ４，Ｍ５は、ロジック専用レイヤ７３となる。なお、ロジック機能が多様化すると、配線構造がより複雑化するためロジック専用レイヤ７３の層数が更に増大し、その結果、故障箇所の候補も拡大するが、メモリ回路の配線層は、その性質上、一般的にロジック回路よりも少ないメタル配線層で実現でき、その層数も固定的に定まっている。
【００４４】
このような断面構造において、図５のロジック・メモリ故障共通領域５２のように、半導体ウエハの所定の領域内でロジック故障２２とメモリ故障２３が併発した場合、この領域では、ロジック・メモリ共通レイヤ７４に故障原因が存在する可能性が高いと言える。その中でも、特に図７（ａ）のようにロジック故障２２とメモリ故障２３が交点７１を持つ場合には、この交点７１に故障原因が存在する可能性が高い。図７（ｂ）の例では、例えば、メモリ故障２３に関連するメタル配線層Ｍ３とロジック故障（ネット故障）に対応するメタル配線層Ｍ４との間にショート等の共通故障発生箇所７２が在り、これによって交点７１が存在している。この場合には、物理解析の対象とする平面上の面積を非常に小範囲に絞り込める。ただし、交点７１の有無に関わらず、所定の領域内にロジック故障２２とメモリ故障２３が併発している段階で、故障原因が存在する層をロジック・メモリ共通レイヤ７４に絞り込むことができるため、その後の解析の容易化が図れる。
【００４５】
故障原因がロジック・メモリ共通レイヤ７４に絞り込まれると、今度は平面上の面積を絞り込む必要がある。例えば、ロジック故障２２とメモリ故障２３に交点７１が存在しない場合、ロジック故障２２に基づいて故障箇所の絞り込みを行うと、前述したように絞り込みの困難が生じると共に多大な時間を要することになる。そこで、メモリ故障２３を優先的に解析する。すなわち、ロジック・メモリ故障共通領域５２では、例えば、ロジック・メモリ共通レイヤ７４の一つであるメタル配線層Ｍ１の形成時に異物が発生したなどのように、ロジック故障２２とメモリ故障２３の故障原因が共通である可能性が非常に高い。そこで、故障箇所の絞り込みや故障メカニズムの推定が容易であるメモリ故障２３に着目して更なる詳細解析を行えばよい。具体的には、例えば、テスタ等を用いた電気的な解析によって故障の再現性確認や、故障箇所の更なる絞り込みや、故障メカニズムの推定等を行い、その結果から定まった小範囲（平面上の面積及び断面上の層）を対象に、物理解析を用いて実際の故障原因の観察等を行う。
【００４６】
これによって、ロジック回路の解析作業を削減あるいは低減できると共に、メモリ回路とロジック回路で共通の故障原因があった場合に生じ得る重複作業が削減可能となる。言い換えれば、ロジック回路の解析作業をメモリ回路の解析結果を利用して削減あるいは低減する。その結果、時間的なコストを削減できると共に、半導体ウエハの早期の歩留まり向上等も図れる。
【００４７】
次に、図６での分類がロジック故障のみ多発領域５３の場合に関して説明を行う。この場合には、ロジック回路を対象とした解析を行う必要があるが、複合マップ２４による分類によってロジック故障のみが多発していることが判明しているため、図７（ｂ）に示したロジック専用レイヤ７３を故障原因の有力候補とすることができる。更に、ロジック特有の構造や、ロジック回路のスタティックな故障を疑って解析を行えば、単に故障箇所のネットやセルが与えられた場合よりも、より早期に解析を終えることができる。
【００４８】
ロジック特有の構造としては、例えば、バッティングディフュージョン等が挙げられる。図８は、ロジック特有の構造の一つであるバッティングディフュージョンの概略構成例を示す断面図である。バッティングディフュージョンとは、サリサイドによりゲート電極およびソース／ドレイン表面がシリサイド化されたロジック回路内で、ｎ型活性領域とｐ型活性領域とが接するような構造を意味する。図８の例では、ｎ型ウェル８３内にｐＭＯＳトランジスタのソース・ドレインとなるｐ型活性領域８１ａ，８１ｂが形成され、更にｐ型活性領域８１ｂと接するようにｎ型活性領域８２が形成されている。このｎ型活性領域８２は、例えば、ｎ型ウェル８３に向けた給電タップである。このｐ型活性領域８１ｂとｎ型活性領域８２が接する構造がバッティングディフュージョン８４と呼ばれ、この構造によってロジック回路の小面積化が図れる。
【００４９】
次に、図６での分類がメモリ故障のみ多発領域５４の場合に関して説明を行う。この場合には、メモリ回路を対象とした解析を行う必要があるが、複合マップ２４による分類によってメモリ故障のみが多発していることが判明しているため、メモリレイヤ（図７（ｂ）の例では拡散層ＤＦ、コンタクト層ＣＮＴ、及びメタル配線層Ｍ１〜Ｍ３）を対象にメモリ特有の構造や、メモリ回路のスタティックな故障等を疑って解析を行えばよい。これによって、単に故障箇所のフェイルアドレスが与えられた場合よりも、より早期に解析を終えることができる。
【００５０】
メモリ特有の構造としては、例えば、シェアードコンタクト等が挙げられる。図９は、メモリ特有の構造の一つであるシェアードコンタクトの一例を示すものであり、（ａ）はＳＲＡＭメモリセルの回路図、（ｂ）は（ａ）のレイアウト構成例を示す平面図、（ｃ）は（ｂ）における一部のデバイス構造例を示す断面図である。図９（ａ）に示すように、ＳＲＡＭメモリセルは、例えば、４個のｎＭＯＳトランジスタＭＮ１〜ＭＮ４と、２個のｐＭＯＳトランジスタＭＰ１，ＭＰ２から構成される。ＭＮ１，ＭＰ１のゲートは、ＭＮ２，ＭＰ２のドレインに接続され、ＭＮ２，ＭＰ２のゲートは、ＭＮ１，ＭＰ１のドレインに接続される。ＭＮ１，ＭＮ２のソースは接地電源電圧ＧＮＤに、ＭＰ１，ＭＰ２のソースは電源電圧ＶＤＤにそれぞれ接続される。ＭＮ３は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方がＭＰ１，ＭＮ１のドレインに、他方がビット線ＢＬにそれぞれ接続され、ＭＮ４は、ゲートがＷＬに接続され、ソース・ドレインの一方がＭＰ２，ＭＮ２のドレインに、他方が反転ビット線ＢＬＢにそれぞれ接続される。
【００５１】
このようなＳＲＡＭセルは、例えば、図９（ｂ）に示すように、ｐＭＯＳ領域と、その両脇に配置されたｎＭＯＳ領域によって実現され、ｎＭＯＳ領域の一方にＭＮ１，ＭＮ３が、他方にＭＮ２，ＭＮ４がそれぞれ形成され、ｐＭＯＳ領域にＭＰ１，ＭＰ２が形成される。ここで、ＭＮ１のゲート電極（例えばポリシリコン）とＭＰ２のドレイン拡散層、ならびにＭＮ２のゲート電極とＭＰ１のドレイン拡散層は、それぞれ共通に接続することができる。そこで、ＳＲＡＭメモリセルの面積を低減するため、図９（ｂ）、（ｃ）に示すように、例えば、ｐＭＯＳ領域において、ＭＰ１のドレイン拡散層（Ｐ＋）に接続されるコンタクトＤＣとＭＮ２のゲート電極ＧＴに接続されるコンタクトＧＣとを共通のコンタクト（ＳＨＣ）で形成する。同様に、ＭＰ２のドレイン拡散層（Ｐ＋）に接続されるコンタクトＤＣとＭＮ１のゲート電極ＧＴに接続されるコンタクトＧＣとを共通のコンタクト（ＳＨＣ）で形成する。このＳＨＣが、シェアードコンタクトと呼ばれる。
【００５２】
ところで、これまでは、特に、ロジック回路の解析作業をメモリ回路の解析結果を利用して削減又は低減する例について説明したが、複合マップ２４を用いることで、その逆に、メモリ回路の解析作業をロジック回路の解析結果を利用して低減することも可能である。図１０は、図５のロジック・メモリ故障共通領域５２において、その一部を拡大した他の表示例を示す模式図である。図１０においては、半導体チップ５１内のメモリマット（メモリ回路）７０内にライン状のメモリ故障２３が存在し、更に、ロジック回路内にロジック故障２２（ここではスキャンフリップフロップＳＦＦのセル故障）が存在し、このロジック故障２２が、メモリ故障２３のラインの延長線上に近接して存在している。
【００５３】
当該ロジック故障２２は、スキャンイン端子ＳＩＮとスキャンアウト端子ＳＯＵＴの間のスキャンチェーン上に存在し、複数の故障箇所の候補の中の一つとして検出されたり、場合によっては一つのスキャンフリップフロップＳＦＦに絞り込まれて検出される。このような場合、当該メモリ故障２３の故障原因が、当該ライン上あるいはそれを駆動するデコーダ１０１上に存在せず、外部ピンＰＮとデコーダ１０１の間に接続されているロジック回路内のロジック故障２２に存在している可能性が十分にある。そうすると、仮に複合マップ２４を用いない場合には、メモリ解析を行った結果、故障原因が究明できずにメモリ解析作業が無駄になるというような事態が生じ得る。
【００５４】
そこで、複合マップ２４を用いることで、ロジック回路内に故障原因が存在する可能性を十分に推定することができ、結果的に、メモリ解析作業の無駄を省ける。また、逆にロジック故障２２の観点から見て、例えばメモリ故障２３のラインの延長線上にロジック故障２２が複数存在している場合には、その中から当該ラインとの間で回路上の交点を持つ箇所に絞り込むことも可能となる。したがって、複合マップ２４を用いることで、ロジック解析とメモリ解析の双方において、解析の効率化が図れる。なお、このような故障箇所は、例えば、コンピュータシステムが各ロジック故障２２と各メモリ故障２３間の距離が一定の値よりも短い箇所を認識することなどで、自動的に抽出することも可能である。
【００５５】
以上のように、本実施の形態１の半導体装置の製造方法を用いることで、代表的には、検査コストの低減や、あるいは早期の歩留まり向上による製品コストの低減などが実現可能になる。
【００５６】
（実施の形態２）
本実施の形態２では、実施の形態１で述べた複合マップ上に、更にインライン検査結果も反映させた半導体装置の製造方法について説明する。図１１は、本発明の実施の形態２による半導体装置の製造方法において、図１のフローに含まれる故障解析工程（Ｓ１００４）関連の詳細内容の一例を説明する概念図である。
【００５７】
図１１の故障解析工程（Ｓ１００４）は、図２の場合と同様に、ロジック故障結果２０とメモリ故障結果２１を用いて、ロジック回路の故障箇所（ロジック故障）２２とメモリ回路の故障箇所（メモリ故障）２３とを複合マップとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。これに加えて更に、図１１の故障解析工程（Ｓ１００４）は、図１のインライン検査工程（Ｓ１００２）で得られた異物・欠陥１１１の検出箇所を複合マップ２４ｂとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。異物・欠陥１１１の検出箇所（座標）は、インライン検査工程（Ｓ１００２）で出力される異物・欠陥検査結果１１０に含まれている。特に限定はされないが、複合マップ２４ｂ上に表示される異物・欠陥１１１の大きさは、例えば最小でコンマ数μｍ程度である。
【００５８】
図１２は、図１１の複合マップ２４ｂを生成する際のより詳細な処理内容の一例を示す説明図である。図１２の処理内容は、前述した図３の処理内容に対して、更にインライン検査工程（Ｓ１００２）の処理内容が加わり、これに伴い、図３の複合マップ２４の代わりに、インライン検査結果を反映した複合マップ２４ｂを生成するものとなっている。これ以外の処理内容に関しては、図３の場合と同様であるため、詳細な説明は省略する。インライン検査工程（Ｓ１００２）では、図１で述べたように、インライン検査装置（異物・欠陥検査装置）１２０ａが成膜工程（Ｓ１００１）内の所定のプロセス処理間で異物・欠陥の有無を検査し、異物・欠陥を検出した場合にはその座標を異物・欠陥データ１２０ｂとして保存する。
【００５９】
このような複合マップ２４ｂを生成することで、実施の形態１で述べた各種効果に加えて、更に、次のような効果を得ることが可能となる。図１３は、図１１の複合マップ２４ｂを生成することによる効果の一例を示す説明図である。図１３に示すように、異物・欠陥データ１２０ｂを反映した複合マップ２４ｂを生成することで、これに基づく詳細分類（Ｓ１３００）が可能となる。詳細分類（Ｓ１３００）では、異物・欠陥の検出箇所がロジック故障２２またはメモリ故障２３と一致しているか（Ｓ１３０１）、あるいは不一致であるか（Ｓ１３０４）が判別される。この判別処理は、コンピュータシステムによって自動的に行わせることも可能である。
【００６０】
一致していた場合（Ｓ１３０１）、当該異物・欠陥１１１がロジック故障２２またはメモリ故障２３の故障原因となって歩留まり低下を引き起こしている可能性が高い。特に、当該異物・欠陥１１１とロジック故障２２とメモリ故障２３の全てが重なった場合には、当該異物・欠陥１１１が歩留まりに非常に高い影響を及ぼしている可能性が高い（Ｓ１３０２）。そこで、当該異物・欠陥が発生した成膜工程（Ｓ１００１）内のプロセス処理を最優先で調査し、対策を施すことで、早期かつ効果的に歩留まり向上が図れる（Ｓ１３０３）。この際に、当該異物・欠陥１１１の位置やそれが発生したプロセス処理は予め判明しているため、故障箇所を絞り込むためのロジック解析やメモリ解析は不要であるか又は短い期間で行うことができ、これに伴い検査コストや解析コストの低減も図れる。
【００６１】
一方、不一致であった場合（Ｓ１３０４）、インライン検査工程（Ｓ１００２）では検出できなかったロジック故障２２およびメモリ故障２３が存在することになる（Ｓ１３０４）。この場合、例えば当該ロジック故障２２およびメモリ故障２３の詳細解析を行い、その解析結果に基づいてインライン検査工程の見直し（故障原因に関連するプロセス処理間にインライン検査を挿入等）を行う（Ｓ１３０５）。これによって、更なる歩留まり向上が図れる。あるいは、例えばプロセス起因でない故障原因の観点から調整を行う（Ｓ１３０５）。これによって、ある程度の解析時間の短縮（検査コストの低減）が図れる。
【００６２】
以上のように、本実施の形態２の半導体装置の製造方法を用いることで、代表的には、実施の形態１の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となり、加えて、インライン検査結果を反映させることで更なる検査コストの低減や早期の歩留まり向上による製品コストの低減などが図れる。
【００６３】
（実施の形態３）
本実施の形態３では、実施の形態２で述べた複合マップ上に、更に発光解析結果も反映させた半導体装置の製造方法について説明する。図１４は、本発明の実施の形態３による半導体装置の製造方法において、図１のフローに含まれる故障解析工程（Ｓ１００４）関連の詳細内容の一例を説明する概念図である。
【００６４】
図１４の故障解析工程（Ｓ１００４）は、図１１の場合と同様に、ロジック故障結果２０、メモリ故障結果２１および異物・欠陥検査結果１１０を用いて、ロジック故障２２、メモリ故障２３、および異物・欠陥１１１を複合マップとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。これに加えて更に、図１４の故障解析工程（Ｓ１００４）は、図１の故障解析工程（Ｓ１００４）内の発光解析（Ｓ１００４ａ）で得られた発光箇所１４１を複合マップ２４ｃとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。発光箇所（座標）１４１は、発光解析装置等からの情報に基づいて作成された発光データ１４０に含まれている。
【００６５】
図１５は、図１４の複合マップ２４ｃを生成する際のより詳細な処理内容の一例を示す説明図である。図１５の処理内容は、前述した図１２の処理内容に対して、更に故障解析工程（Ｓ１００４）内に発光解析に伴う処理内容が加わり、これに伴い、図１２の複合マップ２４ｂの代わりに、発光解析結果を反映した複合マップ２４ｃを生成するものとなっている。これ以外の処理内容に関しては、図１２の場合と同様であるため、詳細な説明は省略する。故障解析工程（Ｓ１００４）では、図１で述べたように、発光解析装置１５０ａが半導体ウエハを対象に発光画像１５０ｂを取得し、発光解析支援ソフト１５１が、座標抽出機能１５１ａを用いて前述した発光画像１５０ｂにおける発光座標をレイアウト情報を含む設計データ３５を参照しながら抽出する。発光解析支援ソフト１５１は、この抽出した座標を発光データ１４０として保存する。
【００６６】
このような複合マップ２４ｃを生成することで、実施の形態２で述べた各種効果に加えて、更に、次のような効果を得ることが可能となる。図１６は、図１４の複合マップ２４ｃを生成することによる効果の一例を示す説明図である。図１３で述べたように、インライン検査で検出できなかったロジック故障２２またはメモリ故障２３が存在した場合（Ｓ１３０４）、図１６に示すように、複合マップ２４ｃを用いることで、当該ロジック故障２２またはメモリ故障２３に対して更なる詳細分類（Ｓ１６００）を行うことが可能となる。詳細分類（Ｓ１６００）では、発光箇所１４１がロジック故障２２またはメモリ故障２３と一致しているか（Ｓ１６０１）、あるいは不一致であるか（Ｓ１６０４）が判別される。この判別処理は、コンピュータシステムによって自動的に行わせることも可能である。
【００６７】
一致していた場合（Ｓ１６０１）、当該発光箇所１４１に該当する異常がロジック故障２２またはメモリ故障２３の故障原因となって歩留まり低下を引き起こしている可能性が高い。特に、当該発光箇所１４１とロジック故障２２とメモリ故障２３の全てが重なった場合には、当該発光箇所１４１に該当する異常が歩留まりに非常に高い影響を及ぼしている可能性が高い（Ｓ１６０２）。そこで、当該発光箇所１４１を最優先で調査し、対策を施すことで、早期かつ効果的に歩留まり向上が図れる（Ｓ１６０３）。この際に、例えば発光解析装置による発光箇所１４１は、主にトランジスタの異常によって発生するため、平面上の座標に加えて異常を引き起こすプロセス処理（拡散層形成処理、ゲート酸化膜形成処理等）も予め十分に判明している。したがって、故障箇所を絞り込むためのロジック解析やメモリ解析は不要であるか又は短い期間で行うことができ、これに伴い解析コストや検査コストの低減も図れる。一方、不一致であった場合（Ｓ１６０４）、配線系の故障や、あるいは何らかのスタティックな故障等の観点から調整を行う（Ｓ１６０５）。これによって、ある程度の解析時間の短縮（解析コスト、検査コストの低減）が図れる。
【００６８】
以上のように、本実施の形態３の半導体装置の製造方法を用いることで、代表的には、実施の形態２の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となり、加えて、発光解析結果を反映させることで更なる検査コストの低減や早期の歩留まり向上などによる製品コストの低減が図れる。
【００６９】
（実施の形態４）
実施の形態１〜３では、半導体ウエハを対象として複合マップを作成したが、勿論、半導体チップを対象として複合マップを作成することもできる。図１７は、本発明の実施の形態４による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図１７に示すフローは、図１で説明したフローに対して、更に、組み立て工程（Ｓ１００５）、組み立て品検査工程（Ｓ１００６）、および故障解析工程（Ｓ１００７）が追加されたものとなっている。それ以外の工程に関しては、図１と同様であるため、詳細な説明は省略する。
【００７０】
組み立て工程（Ｓ１００５）では、ウエハ検査工程（Ｓ１００３）で良品となった半導体チップを対象に組み立て（パッケージング）を行う。組み立て品検査工程（Ｓ１００６）では、この各半導体チップ（組み立て品）を対象に検査を行う。その検査内容は、前述したウエハ検査（Ｓ１００３）の場合と同様に、テスタを用いたロジック部テスト（Ｓ１００６ａ）およびメモリ部テスト（Ｓ１００６ｂ）や、ＩＤＤＱテスト（Ｓ１００６ｃ）などを含む。ただし、その詳細な検査条件（例えば、タイミング条件、入力データの種類等）がウエハ検査（Ｓ１００３）の場合と重複していたり、あるいは異なっていたりする。
【００７１】
故障解析工程（Ｓ１００７）では、前述したウエハ検査（Ｓ１００３）に対する故障解析工程（Ｓ１００４）の場合と同様に、実施の形態１〜３で述べたような複合マップ２４，２４ｂ，２４ｃが生成され、これに基づいて実施の形態１〜３で述べたような各種解析が効率的に行われる。ただし、この場合の複合マップは、半導体ウエハをマップ空間とするものではなく、半導体チップをマップ空間とするものである。そして、この解析によって故障原因が究明されると、故障解析工程（Ｓ１００４）の場合と同様に、成膜工程（Ｓ１００１）やインライン検査工程（Ｓ１００２）に対して対策が施される。これによって、早期の歩留まり向上等が図れる。更に、故障原因が究明されると、場合によってはウエハ検査工程（Ｓ１００３）に対して例えば検査項目の追加等の対策が施される。これによって、不良品を組み立てる必要がなくなり、コストを低減できる。
【００７２】
以上のように、本実施の形態４の半導体装置の製造方法を用いることで、代表的には、実施の形態１〜３の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となる。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００７４】
例えば、実施の形態３では、実施の形態２の複合マップ２４ｂに対して発光解析結果を重ね合わせたが、勿論、実施の形態１の複合マップ２４に対して発光解析結果を重ね合わせることも可能である。
【産業上の利用可能性】
【００７５】
本実施の形態による半導体装置の製造方法は、特に、ロジック回路とメモリ回路が混在した半導体製品の製造工程に適用して有益なものである。
【符号の説明】
【００７６】
２０，２０ａ，２０ｂ  ロジック故障結果
２１，２１ａ，２１ｂ，２１ｃ  メモリ故障結果
２２  ロジック故障
２３  メモリ故障
２４，２４ｂ，２４ｃ  複合マップ
３０ａ  ロジックテスタ
３０ｂ  フェイルログ
３１ａ  故障診断ソスト
３１ｂ  ロジック解析支援ソフト
３２ａ  メモリテスタ又はロジックテスタ
３３  メモリ解析支援ソフト
３３ａ  アドレス変換機能
３３ｂ，１５１ａ  座標変換機能
３５  設計データ
５０  半導体ウエハ
５１  半導体チップ
５２  ロジック・メモリ故障共通領域
５３  ロジック故障のみ多発領域
５４  メモリ故障のみ多発領域
７０  メモリマット
７１  ロジック故障とメモリ故障の交点
７２  共通故障発生箇所
７３  ロジック専用レイヤ
７４  ロジック・メモリ共通レイヤ
ＤＦ，Ｐ＋  拡散層
ＣＮＴ  コンタクト層
Ｍ１〜Ｍ５  メタル配線層
８１ａ，８１ｂ  ｐ型活性領域
８２  ｎ型活性領域
８３，ＮＷＥＬ  ｎ型ウェル
８４  バッティングディフュージョン
ＷＬ  ワード線
ＢＬ  ビット線
ＢＬＢ  反転ビット線
ＭＮ  ｎＭＯＳトランジスタ
ＭＰ  ｐＭＯＳトランジスタ
ＶＤＤ  電源電圧
ＧＮＤ  接地電源電圧
ＧＴ  ゲート電極
ＳＨＣ  シェアードコンタクト
ＤＣ，ＧＣ  コンタクト
ＳＦＦ  スキャンフリップフロップ
ＰＮ  外部ピン
ＳＩＮ  スキャンイン端子
ＳＯＵＴ  スキャンアウト端子
１００  メモリセル
１０１  デコーダ
１１０  異物・欠陥検査結果
１１１  異物・欠陥
１２０ａ  インライン検査装置
１２０ｂ  異物・欠陥データ
１４０  発光データ
１４１  発光箇所
１５１  発光解析支援ソフト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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