(57)【要約】【課題】チップ面積を縮小したＤ／Ａコンバータを提供すること。【解決手段】本発明にかかる抵抗ストリング型Ｄ／Ａコンバータ１は、抵抗ストリング１０と、スイッチ１１と、上位デコーダ１２と、下位デコーダ１３と、変換部１４を備えている。抵抗ストリング１０は、第１の基準電圧と第２の基準電圧を分割した複数のアナログ電圧を生成し、複数の電圧取り出し点から出力する。スイッチ１１は、複数の電圧取り出し点のそれぞれに対して一つ設けられている。上位デコーダ１２は、入力されるデジタル信号のうち上位ビットの値に応じて上位制御信号を生成し、当該信号に基づき、隣り合う一対のスイッチ１１を導通させる。下位デコーダ１３は、入力されるデジタル信号のうち下位ビットの値に対応した下位制御信号を生成する。変換部１４は、一対のスイッチを介して得られた一対のアナログ電圧値の間の電圧を下位制御信号に基づき出力する。【選択図】図１
2011018974.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電圧と第２の基準電圧を分割した複数の上位アナログ電圧を生成し、前記複数の上位アナログ電圧を複数の電圧取り出し点から出力する上位抵抗ストリングと、
第１の上位制御信号に基づき導通状態が制御され、前記複数の電圧取り出し点のそれぞれに対して一つ設けられる第１の上位スイッチと、
複数のビットにより一つの値を示すデジタル信号のうち上位ビットの値に応じて前記第１の上位制御信号を生成し、前記第１の上位制御信号に基づき、前記第１の上位スイッチのうち、隣り合う上位アナログ電圧に対応した一対の第１の上位スイッチを導通させる上位デコーダと、
前記デジタル信号のうち下位ビットの値に対応した下位制御信号を生成する下位デコーダと、
前記一対の第１の上位スイッチを介して得られた一対のアナログ電圧値の間の電圧を前記下位制御信号に基づき出力する変換部と、
を有する抵抗ストリング型Ｄ／Ａコンバータ。
【請求項２】
前記上位デコーダは、前記上位ビットの値に応じて第２の上位制御信号を出力し、
前記第２の上位制御信号に基づいて、前記一対のアナログ電圧のそれぞれを選択して、前記変換部に送る第２の上位スイッチを備えた請求項１に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項３】
前記第２の上位スイッチは、
前記一対のアナログ電圧のうち、奇数番目の前記電圧取り出し点から出力される上位アナログ電圧と、偶数番目の前記電圧取り出し点から出力される上位アナログ電圧と、のいずれか一方を前記第２の上位制御信号に基づき、選択して前記変換部に送る請求項２に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項４】
前記上位抵抗ストリングが複数段に折り曲げられた場合、
第１の電圧取り出し点と、当該第１の電圧取り出し点と前記上位抵抗ストリングの抵抗列の方向とは垂直の方向に隣り合う電圧取り出し点のうち当該電圧取り出し点と前記上位抵抗ストリングの抵抗列の方向に隣り合う電圧取り出し点を除く第２の電圧取り出し点と、を接続する複数の信号ラインを備え、
前記第２の上位スイッチは、
前記複数の信号ラインから出力される前記一対のアナログ電圧のそれぞれを選択して、前記変換部に送る請求項２に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項５】
前記変換部は、
前記一対のアナログ電圧を分割した複数の下位アナログ電圧を生成し、前記複数の下位アナログ電圧を複数の下位電圧取り出し点から出力する下位抵抗ストリングと、
前記複数の下位電圧取り出し点のそれぞれに対して一つ設けられ、前記下位制御信号に基づいて導通状態が制御される下位スイッチと、を備える下位抵抗ストリング型Ｄ／Ａコンバータである請求項２〜４のいずれかに記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項６】
前記変換部は、
前記下位制御信号に基づいて、前記一対のアナログ電圧を分圧した出力電圧を出力する内挿アンプである請求項１〜４のいずれかに記載の抵抗ストリング型Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ／Ａコンバータに関し、特に抵抗ストリング型Ｄ／Ａコンバータに関する。
【背景技術】
【０００２】
近年、Ｄ／Ａ(Digital to Analog)コンバータの分野において、１０ビットを超える高分解能化と同時に、高精度と原価低減が求められている。
【０００３】
とりわけ、上位下位分割方式の抵抗ストリング型Ｄ／Ａコンバータや内挿アンプを用いた抵抗ストリング型Ｄ／Ａコンバータは、高分解能と面積削減を同時に実現できる方式である。
【０００４】
特許文献１には、上位下位分割方式の抵抗ストリング型Ｄ／Ａコンバータが開示されている。図５は、特許文献１で開示された上位下位分割方式の抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。図５では、１０ビット幅の入力データを上位８ビット、下位２ビットに分割した場合について示している。
【０００５】
図５において、上位抵抗ストリング５０の各抵抗５０１の両端の電圧取り出し点５０２には、Ｈ(high)用及びＬ(Low)用の２つのスイッチ５１Ｈ及び５１Ｌがそれぞれ接続されている。また、下位２ビットＤ／Ａコンバータ５２は、４つの抵抗５２０２からなる抵抗ストリング５２０とセレクタ５２２から構成され、信号ラインＶＬ及び各抵抗５２０２の接続点５２０１は、それぞれスイッチ５２１に接続されている。
【０００６】
このような構成によって、上位８ビットデータに基づいて、セレクタ５３が１つのＬ用のスイッチ５１Ｌと、その上位の接続点５０２に接続された１つのＨ用スイッチ５１Ｈをオンすることで、上位８ビットに対応した一対の電圧が信号ラインＶＨ、ＶＬに送られる。そして、下位２ビットデータに基づいて、セレクタ５２２がスイッチ５２１のいずれかをオンすることで、下位２ビットによって特定されるＶＨ、ＶＬ間の電圧が出力される。よって、全体として、１０ビット幅のデジタル信号に応じたアナログ電圧が出力されることにより、１０ビットのＤ／Ａ変換が行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０８５７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１で開示されている抵抗ストリング型Ｄ／Ａコンバータでは、上位抵抗ストリング５０の各電圧取り出し点５０２には、Ｈ用スイッチ５１Ｈ及びＬ用スイッチ５１Ｌが接続された構成となっているため、各抵抗５０１間には、２つのスイッチを持つことになる。
【０００９】
それによって、上位８ビットＤ／Ａコンバータの場合には、２５６個の各抵抗５０１に対してスイッチが２ずつ接続されることとなるので、２５６×２＝５１２個のスイッチを備える必要があり、Ｄ／Ａコンバータのチップ面積が大きくなる問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかる抵抗ストリング型Ｄ／Ａコンバータは、第１の基準電圧と第２の基準電圧を分割した複数の上位アナログ電圧を生成し、前記複数の上位アナログ電圧を複数の電圧取り出し点から出力する上位抵抗ストリングと、第１の上位制御信号に基づき導通状態が制御され、前記複数の電圧取り出し点のそれぞれに対して一つ設けられる第１の上位スイッチと、複数のビットにより一つの値を示すデジタル信号のうち上位ビットの値に応じて前記第１の上位制御信号を生成し、前記第１の上位制御信号に基づき、前記第１の上位スイッチのうち、隣り合う上位アナログ電圧に対応した一対の第１の上位スイッチを導通させる上位デコーダと、前記デジタル信号のうち下位ビットの値に対応した下位制御信号を生成する下位デコーダと、前記一対の第１の上位スイッチを介して得られた一対のアナログ電圧値の間の電圧を前記下位制御信号に基づき出力する変換部と、を有するものである。
【００１１】
本発明にかかる抵抗ストリング型Ｄ／Ａコンバータは、1つの上位アナログ電圧に対して複数のスイッチを設けることがないため、スイッチの個数を減らすことができ、チップ面積の縮小を図ることができる。
【発明の効果】
【００１２】
本発明により、チップ面積を縮小したＤ／Ａコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例の図である。
【図２】実施の形態２にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例の図である。
【図３】実施の形態３にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例の図である。
【図４】実施の形態４にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例の図である。
【図５】従来の抵抗ストリング型Ｄ／Ａコンバータの構成例の図である。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図１を用いて、本発明にかかる実施の形態１について説明する。図１は、本発明にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例を示している。Ｄ／Ａコンバータ１は、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、変換部１４を備えている。
【００１５】
上位抵抗ストリング１０は、第１の基準電圧（例えば、高電位側基準電圧ＶＲＥＦ＋）と、第２の基準電圧（例えば、低電位側基準電圧ＶＲＥＦ−）と、の間の電圧を分割し、複数の上位アナログ電圧を生成し、出力する。図１において、上位抵抗ストリング１０は、複数の上位抵抗１０１と、複数の電圧取り出し点１０２を備えており、直列に接続された複数の上位抵抗１０１により分割された複数の上位アナログ電圧を生成する。電圧取り出し点１０２は、各上位抵抗１０１間及び最上位、最下位に設けられており、当該分割されたアナログ電圧を電圧取り出し点１０２から出力する。
【００１６】
第１の上位スイッチ１１は、上位抵抗ストリング１０に設けられる複数の電圧取り出し点１０２のそれぞれに対して１つ設けられる。この第１の上位スイッチ１１は、上位デコーダ１２が出力する第１の上位制御信号１２１により導通状態が制御される。第１の上位スイッチ１１の一方の端子は対応する電圧取り出し点１０２に接続され、他方の端子は変換部１４に接続されている。
【００１７】
上位デコーダ１２は、デジタル入力信号２のうちから任意に設定された上位ビットの値をデコードして第１の上位制御信号１２１を生成する。また、上位デコーダ１２は、生成した第１の上位制御信号１２１により第１の上位スイッチのうち隣り合う上位アナログ電圧に対応した一対の第１の上位スイッチ１１を導通させる。本実施の形態では、デジタル入力信号２は、複数のビットにより１つの値を示すものとする。第１の上位制御信号１２１により選択された一対の第１の上位スイッチ１１を介して得られた一対のアナログ電圧値は、後段に設けられる変換部１４に与えられる。
【００１８】
下位デコーダ１３は、デジタル入力信号２のうち下位ビットの値をデコードしてこの値に対応した下位制御信号１３１を生成する。この下位ビット側の値は、デジタル入力信号２の下位側のビットにより構成された下位ビットデータであって、上位ビットを含んでいてもよい。下位デコーダ１３は、生成した下位制御信号１３１を変換部１４に出力する。
【００１９】
変換部１４は、上位抵抗ストリング１０から送られてきた一対のアナログ電圧値を、下位制御信号１３１に基づいて、一対のアナログ電圧の間の電圧を１つの電圧に変換し、デジタル入力信号２に対応した１つのアナログ出力信号３として出力する。
【００２０】
例えば、デジタル入力信号２が、１０ビット幅のデータであり、上位ビットを８ビットとし、下位ビットを２ビットとすると、上位８ビットデータが上位デコーダ１２に送られ、下位２ビットデータが下位デコーダ１３に送られる。このとき、上位ビットは８ビットであるため、上位抵抗ストリング１０は、高電位側基準電圧ＶＲＥＦ＋と低電位側基準電圧ＶＲＥＦ−の間を２５６分割するために上位抵抗１０１を２５６個備えることとなる。
【００２１】
すると、上位抵抗ストリング１０には、電圧取り出し点１０２が２５７個設けられ、電圧取り出し点１０２に接続された第１の上位スイッチ１１の個数も２５７個となる。したがって、従来技術の５１２個と比較すると、本発明にかかるＤ／Ａコンバータは、ほぼ半分の個数となる。
【００２２】
このように、本発明にかかる実施の形態１においては、１つの電圧取り出し点１０２には、第１の上位スイッチ１１が１つだけ接続されているため、スイッチの数を従来技術のほぼ半分とすることができ、Ｄ／Ａコンバータのチップ面積を削減できる。
【００２３】
実施の形態２
次に、図２を用いて、本発明にかかる実施の形態２について説明する。図２は、実施の形態２にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例である。図２に示した抵抗ストリング型Ｄ／Ａコンバータは、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、下位抵抗ストリング型Ｄ／Ａコンバータ１５、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙ、バッファ１８を備えている。図２においては、例として、デジタル入力信号２を１０ビット、上位ビットを８ビット、下位ビットを２ビットとした抵抗ストリング型Ｄ／Ａコンバータについて説明する。上位抵抗ストリング１０は、実施の形態１で説明した構成と同様であるため、説明は省略する。
【００２４】
ここで、第１の上位スイッチ１１と、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙと、の接続関係について説明する。図２において、第１の上位スイッチ１１のうち、デジタル入力信号２の上位８ビットデータの値が２ｎ（ｎは０以上の整数）の場合に対応する電圧取り出し点１０２に接続されているスイッチ１１ｘは、第２の上位スイッチ１６ｘ及び１７ｘに接続されている。一方、上位８ビットデータの値が２ｎ＋１の場合に対応する電圧取り出し点１０２に接続されているスイッチ１１ｙは、第２の上位スイッチ１６ｙ及び１７ｙに接続されている。
【００２５】
下位抵抗ストリング型Ｄ／Ａコンバータ１５は、下位抵抗ストリング１５０と、下位スイッチ１５１と、を備えている。また、下位抵抗ストリング１５０は、複数の下位抵抗１５０１及び複数の電圧取り出し点１５０２を有しており、最上位側が、高電位側信号ラインＶＨと接続され、最下位側が、低電位側信号ラインＶＬと接続されている。なお、以下の説明では、上位抵抗ストリング１０の電圧取り出し点１０２と下位抵抗ストリング１５０の電圧取り出し点１５０２とを区別するために、下位抵抗ストリング１５０の電圧取り出し点を下位電圧取り出し点１５０２と称す。上位抵抗ストリング１０から出力された一対のアナログ電圧は、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを介して低電位側信号ラインＶＬ及び高電位側信号ラインＶＨに送られる。
【００２６】
続いて、図２に示す抵抗ストリング型Ｄ／Ａコンバータの動作例について説明する。まず、デジタル入力信号２のうちの上位８ビットデータが上位デコーダ１２へ、下位２ビットデータが下位デコーダ１３へ入力される。デジタル入力信号２の値を４ｎ〜４ｎ＋３で表した場合に、上位デコーダ１２は、上位抵抗ストリング１０の下位からｎ番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させるため、ｎ番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力する。
【００２７】
次に、上位デコーダ１２は、デジタル入力信号２に基づいて、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを制御するために、第２の上位制御信号１２２を出力する。デジタル入力信号２の値が、８ｍ〜８ｍ＋３（ｍは０以上の整数）の場合は、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙにかかる電圧の方が高くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｘを、低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｙを、高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の制御信号１２２を出力し、第２の上位スイッチ１７ｘ及び１６ｙをオンする。
【００２８】
また、デジタル入力信号２の値が、８ｍ＋４〜８ｍ＋７の場合には、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙの方が低くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｙを、低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｘを、高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の制御信号１２２を出力し、第２の上位スイッチ１６ｘ及び１７ｙをオンする。
【００２９】
上記した動作により、上位抵抗ストリング１０から出力された一対のアナログ電圧のうち、高い方が、下位抵抗ストリング１５０の最上位に送られ、低い方が、最下位に送られる。なお、本実施の形態において、低電位側信号ラインＶＬ、高電位側信号ラインＶＨには、インピーダンスを低くするために、バッファ１８が設けられている。
【００３０】
下位抵抗ストリング型Ｄ／Ａコンバータ１５は、高電位側信号ラインＶＨと、低電位側信号ラインＶＬと、の間のアナログ電圧を分割した４つのアナログ電圧を生成する。そして、下位デコーダ１３が、下位２ビットデータのデコード結果に基づいて、下位スイッチ１５１のうち一つをオンすることで、分割した４つのアナログ電圧のうちの一つが、デジタル入力信号２に対応したアナログ出力信号３として出力される。
【００３１】
以上のように、実施の形態２にかかる抵抗ストリング型Ｄ／Ａコンバータは、上位抵抗ストリング１０に接続された第１の上位スイッチ１１の数が従来の半分であっても、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを設けることで、上位下位分割型抵抗ストリング型Ｄ／Ａコンバータを実現することができるので、チップ面積の削減を図ることができる。
【００３２】
実施の形態３
実施の形態３においては、図１に示した変換部１４に内挿アンプを用いた抵抗ストリング型Ｄ／Ａコンバータについて説明する。図３は、実施の形態３にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例である。図３に示した抵抗ストリング型Ｄ／Ａコンバータは、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、内挿アンプ１９を備えている。なお、本実施の形態においては、デジタル入力信号２は１０ビットとし、上位８ビット、下位３ビットに分割してＤ／Ａ変換を行う場合について説明する。このとき、上位８ビットのうちの最下位のビットと、下位３ビットのうちの最上位のビットを重複させて上位デコーダ１２、下位デコーダ１３に入力する。上位抵抗ストリング１０の構成については、実施の形態１と同様であるので、説明を省略する。
【００３３】
また、第１の上位スイッチ１１ｘは、信号ラインＶ２の一方に接続され、第１の上位スイッチ１１ｙは、信号ラインＶ１の一方に接続されており、信号ラインＶ１、Ｖ２の他方は内挿アンプ１９と接続されている。
【００３４】
図３に示した抵抗ストリング型Ｄ／Ａコンバータの動作例について説明する。上位抵抗ストリング１０から一対のアナログ電圧が取り出される際の第１の上位スイッチ１１及び上位デコーダ１２の動作については、実施の形態２と同様である。つまり、デジタル入力信号２の値を４ｎ〜４ｎ＋３で表した場合、上位デコーダ１２は、上位抵抗ストリング１０の最下位からｎ番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力する。
【００３５】
ただし、図３に示した抵抗ストリング型Ｄ／Ａコンバータは、図２に示したような第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを有していない。そのため、第１の上位スイッチ１１ｘから出力されたアナログ電圧は、第１の上位スイッチ１１ｙから出力されたアナログ電圧との大小関係を考慮せず、必ず信号ラインＶ２に送られる。第１の上位スイッチ１１ｙから出力されたアナログ電圧も同様に、必ず信号ラインＶ１に送られる。よって、内挿アンプ１９には、大小関係が定められていない一対のアナログ電圧が信号ラインＶ１及び信号ラインＶ２から入力される。
【００３６】
ここで、内挿アンプ１９の動作例について説明する。内挿アンプ１９は、下位３ビットのうち、上位８ビットの最下位のビットと重複している最上位のビットを用いて、信号ラインＶ１と信号ラインＶ２との大小関係を判断する。また、下位３ビットのうちの最上位のビットを除く２ビットを用いて、入力される一対のアナログ信号を分圧する。
【００３７】
デジタル入力信号２の値が８ｍの場合、内挿アンプ１９では、信号ラインＶ１の電圧値＞信号ラインＶ２の電圧値となる。この場合には、信号ラインＶ２と等しい電圧をアナログ出力信号３に出力する。
【００３８】
デジタル入力信号２の値が８ｍ＋１の場合、信号ラインＶ１の電圧値＞信号ラインＶ２の電圧値となる。この場合、内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値＋３×Ｖ２の電圧値）÷４となる電圧を生成し（１／４内挿）、アナログ出力信号３として出力する。
【００３９】
デジタル入力信号２の値が８ｍ＋２または８ｍ＋６の場合、内挿アンプ１９は、入力される２つの電圧の和の１／２となる電圧を生成し（１／２内挿）、アナログ出力信号３として出力する。
【００４０】
デジタル入力信号２の値が８ｍ＋３の場合、信号ラインＶ１の電圧値＞信号ラインＶ２の電圧値となる。この場合、内挿アンプ１９は、入力される電圧に対して（３×Ｖ１の電圧値＋Ｖ２の電圧値）÷４となる電圧を生成し（３／４内挿）、アナログ出力信号３として出力する。
【００４１】
デジタル入力信号２の値が８ｍ＋４の場合、内挿アンプ１９では、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。この場合は、信号ラインＶ１と等しい電圧をアナログ出力信号３に出力し、所望の電圧を得る。
【００４２】
デジタル入力信号２の値が８ｍ＋５を変換する場合、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。この場合、内挿アンプ１９は、入力される電圧に対して（３×Ｖ１の電圧値＋Ｖ２の電圧値）÷４となる電圧を生成し（３／４内挿）、アナログ出力信
号３として出力する。
【００４３】
デジタル入力信号２の値が８ｍ＋７を変換する場合、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。２ビット内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値＋３×Ｖ２の電圧値）÷４となる電圧を生成し（１／４内挿）、アナログ出力信号３として出力する。
【００４４】
上記のように、内挿アンプ１９は、下位デコーダ１３がデジタル入力信号２の値に応じて出力する下位制御信号１３１に基づいて、一対のアナログ電圧を分圧し、当該デジタル入力信号２に対応した一つのアナログ出力信号３を出力する。
【００４５】
このような抵抗ストリング型Ｄ／Ａコンバータを用いることで、実施の形態２で設けられていた第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙが無くても、Ｄ／Ａ変換を行うことができるので、スイッチの個数をさらに少なくすることができる。
【００４６】
実施の形態４
実施の形態１〜３においては、上位抵抗ストリング１０が直線で配置されていたが、実施の形態４では、上位抵抗ストリング１０が、複数段に折れ曲がって配置された抵抗ストリング型Ｄ／Ａコンバータについて説明する。実施の形態４においては、デジタル入力信号２は７ビットとし、上位５ビット、下位３ビットに分割してＤ／Ａ変換を行う場合について説明する。なお、実施の形態３と同様に、上位ビットの最下位のビットと、下位ビットの最上位のビットは重複しているものとする。
【００４７】
図４は、上位抵抗ストリング１０が、４段に折れ曲がっている抵抗ストリング型Ｄ／Ａコンバータの構成例である。なお、本実施の形態においては、４段に折れ曲がっている場合について説明するが、折れ曲がり段数は４段に限られたものではない。
【００４８】
図４に示した抵抗ストリング型Ｄ／Ａコンバータは、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２ａ、１２ｂ、下位デコーダ１３、第２の上位スイッチ１６、１７、内挿アンプ１９を備えている。上位抵抗ストリング１０は、最上位の電圧取り出し点に接続された第１の上位スイッチ１１を除き、最下位の電圧取り出し点に接続された第１の上位スイッチ１１ａから、第１の上位スイッチが上位側に８個接続される毎に折り曲げられている。つまり、低電位側基準電圧ＶＲＥＦ−から高電位側基準電圧ＶＲＥＦ＋までの間で上位抵抗ストリング１０は、４段に折り曲げられている。
【００４９】
抵抗ストリング１０の抵抗列の方向と垂直方向には、複数の信号ラインＬ０〜Ｌ９が配置されており、各信号ラインには、電圧取り出し点１０２（第１の電圧取り出し点）と、上位抵抗ストリング１０の抵抗列の方向と垂直方向に隣り合う電圧取り出し点１０２（第２の電圧取り出し点）と、が接続されている。ただし、第２の電圧取り出し点には、第１の電圧取り出し点と上位抵抗ストリング１０の抵抗列の方向に隣り合う電圧取り出し点１０２を含まないものとする。
【００５０】
例えば、図４に示した抵抗ストリング型Ｄ／Ａコンバータにおいては、第１の上位スイッチ１１ｆに接続された電圧取り出し点１０２を第１の電圧取り出し点とすると、第２の電圧取り出し点は、第１の上位スイッチ１１ｋに接続された電圧取り出し点１０２となる。また、第１の上位スイッチ１１ｊに接続された電圧取り出し点１０２を第１の電圧取り出し点とすると、第２の電圧取り出し点は、第１の上位スイッチ１１ｇまたは１１ｑに接続された電圧取り出し点１０２となる。ただし、上位抵抗ストリング１０の抵抗列の方向に隣り合う電圧取り出し点１０２を含まないので、第１の上位スイッチ１１ｈに接続された電圧取り出し点１０２を第１の電圧取り出し点とすると、第２の電圧取り出し点は、第１の上位スイッチ１１ｉに接続された電圧取り出し点１０２ではなく、第１の上位スイッチ１１ｒに接続された電圧取り出し点１０２となる。
【００５１】
また、信号ラインＬ０〜Ｌ９は、それぞれ第２の上位スイッチ１６、１７の一方に接続され、第２の上位スイッチ１６、１７の他方は、内挿アンプ１９に接続されている信号ラインＶ１、Ｖ２にそれぞれ接続されている。
【００５２】
上位デコーダ１２ａは、デジタル入力信号２の上位５ビットデータに基づいて、第１の上位スイッチ１１を制御する。ただし、折り曲がり部に近接する第１の上位スイッチ１１は個別に制御するが、それ以外の第１の上位スイッチ１１は、折り曲げられた上位抵抗ストリング１０の抵抗列毎に、一括りで制御する。例えば、図４における第１の上位スイッチ１１ａ〜１１ｈは、一括りで制御される。
【００５３】
上位デコーダ１２ｂは、デジタル入力信号２の上位５ビットデータに基づいて、第２の上位スイッチ１６、１７を制御する。上位デコーダ１２ｂは、上記した上位デコーダ１２ａの第１の上位スイッチ１１の制御によって信号ラインＬ０〜Ｌ９から送られてくる一対のアナログ電圧のいずれか一方の電圧を、信号ラインＶ１に送るために、第２の上位スイッチ１７のいずれかをオンし、他方のアナログ電圧を信号ラインＶ２に送るために、第２の上位スイッチ１６のいずれかをオンする。
【００５４】
内挿アンプ１９は、実施の形態３と同様に、下位デコーダ１３がデジタル入力信号２の値に応じて出力する下位制御信号１３１に基づいて、一対のアナログ電圧を分圧し、当該デジタル入力信号２に対応した一つのアナログ出力信号３を出力する。
【００５５】
次に、図４に示した抵抗ストリング型Ｄ／Ａコンバータの具体的な動作例について説明する。具体的な動作は、上位抵抗ストリング１０の折れ曲がり部前後の電圧を選択する場合、つまり、デジタル入力信号２の値の範囲が２４〜３５の場合の動作を説明する。条件としては、ＶＲＥＦ＝（高電位側基準電圧ＶＲＥＦ＋）−（低電位側基準電圧ＶＲＥＦ−）、低電位側基準電圧ＶＲＥＦ−＝０Ｖとして説明する。
【００５６】
まず、デジタル入力信号２の値が２４〜２７の場合は、上位デコーダ１２ａは、第１の上位スイッチ１１ａ〜１１ｈをオンし、上位デコーダ１２ｂで第二の上位スイッチ１７ｃと１６ｂをオンする。第二の上位スイッチ１７ｃは第１の上位スイッチ１１ｇに接続されているため、信号ラインＶ１には、第１の上位スイッチ１１ｇに接続される上位抵抗ストリング１０の電圧取り出し点１０２の電圧値である６／３２ＶＲＥＦの電圧値が出力される。同様に、信号ラインＶ２には、第１の上位スイッチ１１ｈに接続される上位抵抗ストリング１０の電圧取り出し点１０２の電圧値である７／３２ＶＲＥＦの電圧値が出力される。
【００５７】
デジタル入力信号２の値が２８〜３１の場合は、上位デコーダ１２ａは、第１の上位スイッチ１１ａ〜１１ｈ及び１１ｉをオンし、上位デコーダ１２ｂで第二の上位スイッチ１７ｂと１６ａをオンする。信号ラインＶ１に７／３２ＶＲＥＦの電圧値、信号ラインＶ２に８／３２ＶＲＥＦの電圧値が出力される。
【００５８】
デジタル入力信号２の値が３２〜３５のときは、上位デコーダ１２ａは、第１の上位スイッチ１１ｉ及び１１ｊ〜１１ｐをオンし、上位デコーダ１２ｂで第二の上位スイッチ１７ａと１６ｃをオンする。信号ラインＶ１に８／３２ＶＲＥＦの電圧値、信号ラインＶ２に９／３２ＶＲＥＦの電圧値が出力される。
【００５９】
デジタル入力信号２の値が３６〜３９のときは、上位デコーダ１２ａは、第１の上位スイッチ１１ｊ〜１１ｐをオンし、上位デコーダ１２ｂで第二の上位スイッチ１７ｃと１６ｄをオンする。信号ラインＶ１に９／３２ＶＲＥＦの電圧値、信号ラインＶ２に１０／３２ＶＲＥＦの電圧値が出力される。
【００６０】
上位デコーダ１２ａは、信号ラインＬ０〜Ｌ９に対して、それぞれ同一ラインに、オンされた第１の上位スイッチ１１が二つ以上接続されないように第１の上位スイッチ１１の制御を行う。以上、説明したように図４では、デジタル入力信号２の全ての値において、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。
【００６１】
内挿アンプ１９は、信号ラインＶ１及びＶ２から入力された一対のアナログ電圧を、下位ビットの最上位のビットを用いて大小関係を判断し、下位デコーダ１３からの下位制御信号１３１に基づいて分圧する。内挿アンプ１９の具体的な動作例を説明する。
【００６２】
デジタル入力信号２が４ｎの場合に内挿アンプ１９では、信号ラインＶ１と等しい電圧をアナログ出力信号３に出力し、所望の電圧を得る。
【００６３】
デジタル入力信号２が４ｎ＋１の場合、内挿アンプ１９は、（３×Ｖ１の電圧値＋Ｖ２の電圧値）÷４の電圧を生成し（１／４内挿）、アナログ出力信号３に出力し、所望の電圧を得る。
【００６４】
また、デジタル入力信号２が４ｎ＋２を変換する場合、内挿アンプ１９は、信号ラインＶ１と信号ラインＶ２の和の１／２の電圧を生成し（１／２内挿）、アナログ出力信号３に出力し、所望の電圧を得る。
【００６５】
さらに、デジタル入力信号２が４ｎ＋３を変換する場合、内挿アンプ１９は、（Ｖ１の電圧値＋３×Ｖ２の電圧値）÷４の電圧を生成し（３／４内挿）、アナログ出力信号３に出力し、所望の電圧を得る。
【００６６】
このように、実施の形態４にかかる抵抗ストリング型Ｄ／Ａコンバータによれば、上位抵抗ストリング１０を複数段に折り曲げた場合においても、スイッチの個数を、従来のほぼ半分に減らすことができる。
【００６７】
なお、本発明は、上記実施の形態１〜４で説明したようなデジタル入力信号２のビット幅に限られたものではなく、上位抵抗ストリング１０の構成を変更することにより、任意のビット幅でも実施可能である。また、上位ビットと下位ビットの分割についても、上記実施の形態１〜４で説明した分割に限られたものではなく、任意のビット数による分割でも実現可能である。
【符号の説明】
【００６８】
１  抵抗ストリング型Ｄ／Ａコンバータ
２  デジタル入力信号
３  アナログ出力信号
１０  上位抵抗ストリング
１１  第１の上位スイッチ
１２  上位デコーダ
１３  下位デコーダ
１４  変換部
１５  下位抵抗ストリング型Ｄ／Ａコンバータ
１６  第２の上位スイッチ
１７  第２の上位スイッチ
１８  バッファ
１９  内挿アンプ
１０１  上位抵抗
１０２  電圧取り出し点
１２１  第１の上位制御信号
１２２  第２の上位制御信号
１３１  下位制御信号
１５０  下位抵抗ストリング
１５１  下位スイッチ
１５０１  下位抵抗
１５０２  下位電圧取り出し点
Ｌ０〜Ｌ９  信号ライン
【図１】
2011018974.tif 000003
【図２】
2011018974.tif 000004
【図３】
2011018974.tif 000005
【図４】
2011018974.tif 000006
【図５】
2011018974.tif 000007