(57)【要約】【課題】入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供する。【解決手段】半導体装置１００は、閾値調整信号に基づいて論理閾値電位を調整可能な入力バッファ（入力ＣＭＯＳ回路１１）と、入力バッファの入力と出力とが結線されたレプリカ（レプリカ１２）と、予め設定された基準電位（ノードＮｄＨの電位）を発生する基準電位発生回路（基準電位発生回路１３）と、レプリカ（レプリカ１２）の出力電位（ノードＮｄＲの電位）と基準電位（ノードＮｄＨの電位）とを比較し、閾値調整信号（閾値調整信号ＣＴＲＬ）を入力バッファ（入力ＣＭＯＳ回路１１）とレプリカ（レプリカ１２）とに出力する比較回路（比較回路１４）と、を備える。【選択図】図１
2011130162.tif 000002
【特許請求の範囲】
【請求項１】
論理閾値電位を調整可能な入力バッファと、前記入力バッファと同一構成のバッファであり、入力と出力とが結線されたレプリカと、予め設定された基準電位を発生する基準電位発生回路と、前記レプリカの出力電位である論理閾値電位と前記基準電位とを比較し、前記入力バッファの論理閾値電位を調整する閾値調整信号を前記入力バッファと前記レプリカとに出力する比較回路と、を備えることを特徴とする半導体装置。
【請求項２】
外部から入力信号が入力される論理反転回路と、電源電位から接地電位への電流経路に、前記論理反転回路とともに挿入され、閾値調整信号に基づいて導通制御される第１の論理閾値電位制御用トランジスタと、からなる入力バッファと、
前記論理反転回路と同一構成で入力と出力とが結線されたサブレプリカと、電源電位から接地電位への電流経路に前記サブレプリカとともに挿入され、前記閾値調整信号に基づいて導通制御される第２の論理閾値電位制御用トランジスタと、からなり、前記入力バッファと同一回路定数、または所定倍した回路定数を有するレプリカと、
予め設定された基準電位を発生する基準電位発生回路と、
前記レプリカの出力電位である論理閾値電位と前記基準電位とを比較し、前記閾値調整信号を、前記入力バッファの前記第１の論理閾値電位制御用トランジスタのゲート、及び前記レプリカの前記第２の論理閾値電位制御用トランジスタのゲートへ出力する比較回路と、
を備えることを特徴とする半導体装置。
【請求項３】
前記第１の論理閾値電位制御用トランジスタは、前記入力バッファの電流経路に複数並列に接続され、各々が選択信号により、それぞれ導通制御されるトランジスタであり、
前記第２の論理閾値電位制御用トランジスタは、前記レプリカの電流経路に複数並列に接続され、各々が選択信号により、それぞれ導通制御されるトランジスタであって、
前記閾値調整信号と前記基準電位との電位比較を行い、比較結果によりカウント値を増減させるアップダウンカウンタと、
前記カウント値に基づき、前記選択信号を発生し、その選択信号の論理レベルを保持する選択信号回路と、
を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アップダウンカウンタのカウント動作は、外部より規定される所定動作モード期間において行われ、当該期間終了後、前記保持された前記選択信号により、前記第１の論理閾値電位制御用トランジスタ、及び前記第２の論理閾値電位制御用トランジスタの導通制御をすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記レプリカの前記電流経路に前記レプリカに直列に挿入された第１の電流制限用トランジスタと、前記基準電位発生回路の電源電位と接地電位の間に挿入される第２の電流制限用トランジスタと、を更に備え、前記第１及び第２の電流制限用トランジスタは、前記所定動作モード期間であることを示す制御信号により導通制御されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記閾値調整信号が共通に入力され、入出力が異なる複数の前記入力バッファと、
前記レプリカ、前記基準電位発生回路、前記比較回路、及び電源電位と接地電位の間に挿入され、外部より規定される所定動作モード期間中であることを示す制御信号により導通制御される第１の電流制限用トランジスタからなり、前記閾値調整信号を発生する第１の調整信号発生回路と、
前記レプリカ、前記基準電位発生回路、前記比較回路、及び電源電位と接地電位の間に挿入され、前記制御信号の論理反転信号により導通制御される第２の電流制限用トランジスタからなり、前記閾値調整信号を発生する第２の調整信号発生回路と、備え、
前記制御信号の論理レベルを切り替えることにより、前記第１の調整信号発生回路を通常動作モードにおいて、前記第１の調整信号発生回路をスタンバイモードにおいて動作させることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体装置。
【請求項７】
前記第２の調整信号発生回路の回路定数は、前記第１の調整信号発生回路の回路定数を一定比率縮小した定数であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記基準電位発生回路は、２つの抵抗素子、及び外部から抵抗値を調整可能な少なくとも１つのプログラマブル抵抗素子を、電源と接地との間に直列接続して構成され、前記プログラマブル抵抗素子は、前記電源と出力との間、または前記接地と出力との間のいずれか一方または両方に挿入されていることを特徴とする請求項１乃至請求項７いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理閾値電位の変動が抑制された入力回路を備える半導体装置に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）やＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置においては、動作電源電圧の低下にともない、外部から入力される入力信号の振幅が小さいものとなってきている。つまり、入力信号の振幅の高電位側をＶＩＨ、低電位側をＶＩＬとすると、その差（ＶＩＨ−ＶＩＬ）が小さくなってきている。この入力信号が入力される入力回路（入力バッファ）は、論理閾値電位を有し、上記ＶＩＨが論理閾値電位より高ければ、入力信号がＨレベル（論理「１」レベル）と検知し、上記ＶＩＬが論理閾値電位より低ければ、入力信号がＬレベル（論理「０」レベル）と検知する。
【０００３】
そのため、入力回路の論理閾値電位は、ほぼＶＩＨとＶＩＬの中間の規定値に設定されるように設計されるが、（ＶＩＨ−ＶＩＬ）が小さくなり、また、入力回路の論理閾値電位がプロセスバラつき、温度変化などにより規定値からずれてしまうと、正確に入力信号のＶＩＨ／ＶＩＬを検知することができない。
この対策として、特許文献１に開示された半導体装置においては、リングオシレータを用いて、入力信号のレベルに対応して論理閾値電位を調整する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−８５６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に開示された半導体装置においては、オシレータの測定結果を用いて論理閾値電位を調整している。このため、実際に入力回路に生じている特性の変化、例えば、入力回路を構成するトランジスタのプロセスばらつきによる出来上がり特性の変化が必ずしも反映されず、正しい論理閾値電位を得ることが難しいという問題があった。
【０００６】
また、特許文献１の半導体装置においては、オシレータの周波数と外部から入力されるクロック（外部ＣＬＫ）の周波数とを比較することにより調整を行っているので、使用状況に応じて外部ＣＬＫの周波数が変化する半導体装置には使用できないという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、論理閾値電位を調整可能な入力バッファと、入力バッファと同一構成のバッファであり、入力と出力とが結線されたレプリカと、予め設定された基準電位を発生する基準電位発生回路と、レプリカの出力電位である論理閾値電位と基準電位とを比較し、入力バッファの論理閾値電位を調整する閾値調整信号を入力バッファとレプリカとに出力する比較回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明によれば、入力バッファと同一構成のバッファであり、入力と出力とが結線されたレプリカは、入力バッファと同様に閾値調整信号に基づいて論理閾値電位が調整されるので、レプリカの出力及び入力の電位は、入力バッファの論理閾値電位と同電位となる。また、比較回路は、予め設定された基準電位と、レプリカの論理閾値電位を比較し、論理閾値調整信号を生成し、入力バッファ及びレプリカの論理閾値電位を調整するので、入力バッファ及びレプリカの論理閾値電位を基準電位と等しい電位とすることができる。これにより、搭載される入力バッファに、プロセスばらつきによる出来上がりの特性の変化等の特性の変化があっても、入力バッファの論理閾値電位は基準電位と同一電位となり、入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供できる。
【０００９】
また、本発明によれば、論理閾値電位調整に、外部からのクロック等の信号を必要としない構成であるので、使用状況にかかわらず、入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体装置の回路構成図である。
【図２】図１の半導体装置の動作説明に用いる補足説明図である。
【図３】本発明の他の実施形態による半導体装置の回路構成図である。
【図４】図３の半導体装置の動作説明に用いる補足説明図である。
【図５】本発明の他の実施形態による半導体装置の回路構成図である。
【図６】本発明の他の実施形態による半導体装置の回路構成図である。
【図７】本発明の他の実施形態による半導体装置の回路構成図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
入力バッファは、電源電位と接地電位の間に、ゲート端子が共通に入力端子に接続されるＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを直列に接続して構成されるＣＭＯＳ回路からなる。そして、このＣＭＯＳ回路は、入力信号がＬレベルのとき、電源電位（ＶＤＤ）を出力し、入力信号がＨレベルのとき、接地電位（ＶＳＳ）を出力する。ＣＭＯＳ回路が、入力信号レベルのＨレベルまたはＬレベルを検知する際の、規準となる値が論理閾値電位であり、入力信号のレベルがこの電位より高ければ、Ｈレベルと検知し、低ければＬレベルと検知する。
【００１２】
また、論理閾値電位は、電源電位と、ＣＭＯＳ回路を構成するＰチャネル型ＭＯＳトランジスタの閾値電圧（以下Ｖｔｐ）、Ｎチャネル型ＭＯＳトランジスタの閾値電圧（以下Ｖｔｎ）、Ｐチャネル型ＭＯＳトランジスタの回路定数（チャネル長（Ｌｐ）及びチャネル幅（Ｗｐ））、Ｐチャネル型ＭＯＳトランジスタのチャネル領域におけるキャリアの移動度（μｐ）、Ｎチャネル型ＭＯＳトランジスタの回路定数（チャネル長（Ｌｎ）及びチャネル幅（Ｗｎ））及びＮチャネル型ＭＯＳトランジスタのチャネル領域におけるキャリアの移動度（μｎ）により決定される。
【００１３】
一方、半導体装置は、製造工程上、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタが、同じばらつきを受けるように、すなわちトランジスタの駆動能力が共に上がったり、共に下がったり方向へ特性が変化するように、制御することは困難である。つまり、上記ＶｔｎとＶｔｐは互いに独立にばらつき、その値が変動し、温度依存性も異なる。また、上記μｐ及びμｎは値も異なり、その温度依存性も異なる値である。
すなわち、入力バッファを構成するＣＭＯＳ回路の論理閾値電位は、電源電位依存性、温度依存性を持ち、さらに、プロセスばらつきの影響も受ける。
【００１４】
そこで、本発明に係る半導体装置においては、入力バッファを、閾値調整信号に基づいて導通制御されるトランジスタを、入力信号が入力されるトランジスタと直列に電源電位と接地電位の間に設け、入力バッファの論理閾値電位を調整可能な構成とする。また、この入力バッファと同一の回路構成を有し（勿論、回路構成が同じであるので、閾値調整信号も入力され、閾値調整信号により導通制御される）、かつ、更に入力と出力とが結線されたレプリカを設ける。このレプリカは、入力と出力が結線されているので、その出力及び入力の電位は、レプリカの論理閾値電位そのものの電位となる。
【００１５】
また、予め設定された基準電位を発生する基準電位発生回路と、レプリカの出力と基準電位とを比較し、上記閾値調整信号を出力する比較回路を設ける。レプリカは、この閾値調整信号により導通制御されるので、レプリカの論理閾値電位は、基準電位と等しくなる。従って、入力バッファの論理閾値電位も基準電位と等しくできるので、プロセスバラつきを受けずに正確に入力信号のレベルを検知することができる半導体装置を提供できる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
（第１実施形態）
図１は、本発明の実施形態に係る半導体装置１００の回路構成図である。図１において、半導体装置１００は、入力ＣＭＯＳ回路１１（入力バッファ）、レプリカ１２（レプリカ）、基準電位発生回路１３、比較回路１４を備える。また、半導体装置１００は、半導体装置と外部との間で信号の授受を行うために用いられる入力端子Ｄｉｎを備え、出力端子Ｄｏｕｔへ入力信号の論理反転信号を出力する。
【００１７】
入力ＣＭＯＳ回路１１は、例えばアドレス入力回路であり、入力端子Ｄｉｎを介して、外部アドレス信号が入力され、その論理反転信号を出力する回路である。入力ＣＭＯＳ回路１１は、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に、直列に接続される、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮ２から構成される。
【００１８】
Ｐチャネル型ＭＯＳトランジスタＰ２のソース端子は、電源電位ＶＤＤを供給する電源線へ、ドレイン端子はＰチャネル型ＭＯＳトランジスタＰ１のソース端子へ、ゲート端子は後述する比較回路１４へ、それぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＰ１のソース端子は、Ｐチャネル型ＭＯＳトランジスタＰ２のドレイン端子へ、ドレイン端子は出力端子Ｄｏｕｔへ、ゲート端子は入力端子Ｄｉｎへ、それぞれ接続される。
【００１９】
Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端子は、出力端子Ｄｏｕｔへ、ソース端子はＮチャネル型ＭＯＳトランジスタＮ２のドレイン端子へ、ゲート端子は入力端子Ｄｉｎへ、それぞれ接続される。また、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン端子は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端子へ、ソース端子は接地電位ＶＳＳを供給する接地線へ、ゲート端子は後述する比較回路１４の出力端子へ、それぞれ接続される。
この入力ＣＭＯＳ回路１１の論理閾値電位は、上記各トランジスタの駆動能力により決定されるが、比較回路１４の出力がゲート端子へと接続されているＰチャネル型ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトランジスタＮ２のゲート電位により可変制御される。
【００２０】
レプリカ１２は、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に直列に接続される、Ｐチャネル型ＭＯＳトランジスタＰ３，Ｐ４、Ｎチャネル型ＭＯＳトランジスタＮ３及びＮ４から構成される。また、レプリカ１２は、入力と出力が結線されている点を除き、入力ＣＭＯＳ回路１１と同一の回路構成である。
【００２１】
すなわち、Ｐチャネル型ＭＯＳトランジスタＰ３のソース端子は、電源電位ＶＤＤを供給する電源線へ、ドレイン端子はＰチャネル型ＭＯＳトランジスタＰ４のソース端子へ、ゲート端子は後述する比較回路１４へ、それぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＰ４のソース端子は、Ｐチャネル型ＭＯＳトランジスタＰ３のドレイン端子へ、ドレイン端子及びゲート端子は、ノードＮｄＲへ、それぞれ接続される。
【００２２】
Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン端子及びゲート端子は、ノードＮｄＲへ、ソース端子はＮチャネル型ＭＯＳトランジスタＮ３のドレイン端子へ、それぞれ接続される。また、Ｎチャネル型ＭＯＳトランジスタＮ３のドレイン端子は、Ｎチャネル型ＭＯＳトランジスタＮ４のソース端子へ、ソース端子は接地電位ＶＳＳを供給する接地線へ、ゲート端子は後述する比較回路１４の出力端子へ、それぞれ接続される。
【００２３】
入力ＣＭＯＳ回路１１とレプリカ１２とにおいて、Ｐチャネル型ＭＯＳトランジスタＰ３は、Ｐチャネル型ＭＯＳトランジスタＰ２に対応し、Ｐチャネル型ＭＯＳトランジスタＰ４は、Ｐチャネル型ＭＯＳトランジスタＰ１に対応し、Ｎチャネル型ＭＯＳトランジスタＮ４は、Ｎチャネル型ＭＯＳトランジスタＮ１に対応し、Ｎチャネル型ＭＯＳトランジスタＮ３は、Ｎチャネル型ＭＯＳトランジスタＮ２に対応している。
【００２４】
また、本実施形態において、Ｐチャネル型ＭＯＳトランジスタＰ３と、Ｐチャネル型ＭＯＳトランジスタＰ２は、チャネル長Ｌ及びチャネル幅Ｗが同一の回路定数であり、Ｐチャネル型ＭＯＳトランジスタＰ４と、Ｐチャネル型ＭＯＳトランジスタＰ１は、チャネル長Ｌ及びチャネル幅Ｗが同一の回路定数である。また、Ｎチャネル型ＭＯＳトランジスタＮ４と、Ｎチャネル型ＭＯＳトランジスタＮ１は、チャネル長Ｌ及びチャネル幅Ｗが同一の回路定数であり、Ｎチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ２は、チャネル長Ｌ及びチャネル幅Ｗが同一の回路定数である。
【００２５】
このように、レプリカ１２は、入力ＣＭＯＳ回路１１と、入力と出力が結線されている点を除き、同一の回路構成を有し、同一のトランジスタ定数を有する。また、それのみならず、半導体装置１００の製造工程に用いられるレチクル作製用の描画データが同一となるように、レイアウト設計時において同一のレイアウト構成を有するように、レイアウト設計されている。
【００２６】
ここで、レプリカ１２は、入力及び出力が結線（短絡）されている構成であるので、すなわち、入力電位と出力電位が常に等しいので、ノードＮｄＲの電位はレプリカ１２の論理閾値電位そのものである。従って、入力と出力が結線されている点を除き、同一の回路構成を有し、同一のトランジスタ定数を有する入力ＣＭＯＳ回路１１の論理閾値電位を、同一の電源電位の下でレプリカ１２の論理閾値電位と同じ電位とすることができる。
【００２７】
なお、上記説明においては、入力ＣＭＯＳ回路１１とレプリカ１２のトランジスタ定数を同一としたが、両回路における論理閾値電位を同じ電位とするためには、必ずしも同一定数である必要はなく、両回路における対応するトランジスタの駆動能力の比率が同一であればよい。例えば、レプリカ１２を構成する各トランジスタのチャネル幅は、対応する入力ＣＭＯＳ回路１１を構成するトランジスタ各々の一定比率倍、例えば０．５倍としてもよい。
【００２８】
基準電位発生回路１３は、電源電位ＶＤＤと接地電位ＶＳＳの間に直列に接続される、抵抗素子Ｒ１及び抵抗素子Ｒ２から構成される分圧回路である。抵抗素子Ｒ１の一端は、電源電位ＶＤＤを供給する電源線へ、他端はノードＮｄＨへ、それぞれ接続される。また、抵抗素子Ｒ２の一端は、ノードＮｄＨへ、他端は接地電位ＶＳＳを供給する接地線へ、それぞれ接続される。
【００２９】
例えば、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値を等しくすることで、ノードＮｄＨの電位（基準電位）を、電源電位ＶＤＤ×０．５の電位に設定できる。なお、本実施形態においては、基準電位発生回路を、抵抗素子を用いた分圧回路により構成しているが、バンドギャップ回路等を用いて、電源電位依存性の少ない電位を発生する回路を構成してもよい。
【００３０】
比較回路１４は、正転入力端子がレプリカ１２のノードＮｄＲへ接続され、反転入力端子が基準電位発生回路１３のノードＮｄＨへ接続され、出力端子から閾値調整信号ＣＴＲＬを出力する。比較回路１４は、閾値調整信号ＣＴＲＬにより、レプリカ１２のＰチャネル型ＭＯＳトランジスタＰ３とＮチャネル型ＭＯＳトランジスタＮ３のゲート電位を調整し、レプリカ１２のノードＮｄＲの電位が基準電位（ノードＮｄＨの電位）と同電位となるようにする。
【００３１】
すなわち、比較回路１４は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの特性が製造プロセスのばらつきにより駆動能力が異なる特性に出来上がった場合においても、レプリカ１２の論理閾値電位を基準電位と同電位とする。また、比較回路１４は、閾値調整信号ＣＴＲＬにより、入力と出力が結線されている点を除き、レプリカ１２と同一の回路構成を有する入力ＣＭＯＳ回路１１の論理閾値電位を、入力ＣＭＯＳ回路１１のＰチャネル型ＭＯＳトランジスタＰ２とＮチャネル型ＭＯＳトランジスタＮ２のゲート電位を調整することにより、基準電位（ノードＮｄＨの電位）と同電位とする。
【００３２】
図２は、以上の構成を備えた半導体装置１００の入力端子Ｄｉｎ、出力端子Ｄｏｕｔ、閾値調整信号ＣＴＲＬ及びレプリカ１２のノードＮｄＲの電位を示すバンド図である。
また、図２は、電源電位ＶＤＤが１．２Ｖであり、入力端子Ｄｉｎに入力される入力信号の高電位ＶＩＨが電源電位の０．８倍の０．９６Ｖ、低電位ＶＩＬが電源電位の０．２倍の０．２４Ｖである場合の各電位を示している。なお、基準電位発生回路１３を構成する抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値が等しく、ノードＮｄＨの電位（基準電位）が、０．６Ｖと設定されている。
【００３３】
また、図２においては、Ｐチャネル型ＭＯＳトランジスタの駆動能力及びＮチャネル型ＭＯＳトランジスタの駆動能力が回路設計通りに出来上がった場合を、図２（ａ）にＰ（標準）／Ｎ（標準）として示し、製造後にＰチャネル型ＭＯＳトランジスタの駆動能力がＮチャネル型ＭＯＳトランジスタの駆動能力に比べて高くなった場合を、図２（ｂ）に、Ｐ（強）／Ｎ（弱）として示し、製造後にＰチャネル型ＭＯＳトランジスタの駆動能力がＮチャネル型ＭＯＳトランジスタの駆動能力に比べて低くなった場合を、図２（ｃ）に、Ｐ（弱）／Ｎ（強）として示している。
【００３４】
半導体装置１００は、設計において、入力ＣＭＯＳ回路１１の論理閾値電位が動作電位ＶＤＤの中央値になるように、構成するトランジスタ各々の回路定数を決定する。このとき、閾値調整信号ＣＴＲＬの電位は、図２（ａ）に示すように、基準電位０．６Ｖと同電位の０．６Ｖとなる。
【００３５】
一方、図２（ｂ）に示すＰ（強）／Ｎ（弱）の場合、入力ＣＭＯＳ回路１１及びレプリカ１２の論理閾値電位は、０．６Ｖより高い電位となる。しかし、比較回路１４が、閾値調整信号ＣＴＲＬの電位を、０．６Ｖより高い電位へとすることで、レプリカ１２のＰチャネル型ＭＯＳトランジスタＰ３の駆動能力を下げ、また、Ｎチャネル型ＭＯＳトランジスタＮ３の駆動能力を上げ、ノードＮｄＲの電位を基準電位と同電位の０．６Ｖとする。また、比較回路１４は、閾値調整信号ＣＴＲＬにより、入力と出力が結線されている点を除き、レプリカ１２と同一の回路構成を有する入力ＣＭＯＳ回路１１のＰチャネル型ＭＯＳトランジスタＰ２の駆動能力を下げ、Ｎチャネル型ＭＯＳトランジスタＮ２の駆動能力を上げ、入力ＣＭＯＳ回路１１の論理閾値電位を、基準電位と同電位の０．６Ｖとする。
【００３６】
逆に、図２（ｃ）に示すＰ（弱）／Ｎ（強）の場合、入力ＣＭＯＳ回路１１及びレプリカ１２の論理閾値電位は、０．６Ｖより低い電位となる。しかし、比較回路１４が、閾値調整信号ＣＴＲＬの電位を、０．６Ｖより低い電位へとすることで、レプリカ１２のＰチャネル型ＭＯＳトランジスタＰ３の駆動能力を上げ、また、Ｎチャネル型ＭＯＳトランジスタＮ３の駆動能力を下げ、ノードＮｄＲの電位を基準電位と同電位の０．６Ｖとする。また、比較回路１４は、閾値調整信号ＣＴＲＬにより、入力と出力が結線されている点を除き、レプリカ１２と同一の回路構成を有する入力ＣＭＯＳ回路１１のＰチャネル型ＭＯＳトランジスタＰ２の駆動能力を上げ、Ｎチャネル型ＭＯＳトランジスタＮ２の駆動能力を下げ、入力ＣＭＯＳ回路１１の論理閾値電位を、基準電位と同電位の０．６Ｖとする。
【００３７】
このようにして、本実施形態の半導体装置１００においては、Ｐチャネル型ＭＯＳトランジスタの駆動能力及びＮチャネル型ＭＯＳトランジスタの駆動能力が、製造後に設計に対してずれて出来上がった場合であっても、入力ＣＭＯＳ回路１１とレプリカ１２は、同じ閾値調整信号ＣＴＲＬにより論理閾値電位が調整されるので、その論理閾値電位を、基準電位と同電位の０．６Ｖとすることができる。
【００３８】
このように、本実施形態による半導体装置は、論理閾値電位を調整可能な入力バッファ（入力ＣＭＯＳ回路１１）と、入力バッファと同一構成のバッファであり、入力と出力とが結線されたレプリカ（レプリカ１２）と、予め設定された基準電位を発生する基準電位発生回路（基準電位発生回路１３）と、レプリカの出力電位（ノードＮｄＲの電位）と基準電位（ノードＮｄＨの電位）とを比較し、入力バッファの論理閾値電位を調整する閾値調整信号（閾値調整信号ＣＴＲＬ）を入力バッファとレプリカとに出力する比較回路（比較回路１４）と、を備えることを特徴とする半導体装置（半導体装置１００）である。
【００３９】
この発明によれば、レプリカ（レプリカ１２）は、入力バッファ（入力ＣＭＯＳ回路１１）と同様に閾値調整信号に基づいて論理閾値電位が調整され、かつ、入力と出力とが結線（短絡）されているので、レプリカの出力及び入力の電位（ノードＮｄＲの電位）は、入力バッファの論理閾値電位（入力ＣＭＯＳ回路１１）と同電位となる。また、比較回路（比較回路１４）は、予め設定された基準電位（ノードＮｄＨの電位）と、レプリカの論理閾値電位（ノードＮｄＲの電位）を比較し、論理閾値調整信号（閾値調整信号ＣＴＲＬ）を生成し、入力バッファ（入力ＣＭＯＳ回路１１）及びレプリカ（レプリカ１２）の論理閾値電位を調整するので、入力バッファ（入力ＣＭＯＳ回路１１）及びレプリカ（レプリカ１２）の論理閾値電位を、基準電位（ノードＮｄＨの電位）と等しい電位とすることができる。これにより、搭載される入力バッファ（入力ＣＭＯＳ回路１１）に、プロセスばらつきによる出来上がりの特性の変化等の特性の変化があっても、入力バッファ（入力ＣＭＯＳ回路１１）の論理閾値電位は基準電位（ノードＮｄＨの電位）と同一電位となり、入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供できる。
【００４０】
また、本発明によれば、論理閾値電位調整に、外部からのクロック等の信号を必要としない構成であるので、使用状況に応じて外部ＣＬＫの周波数が変化する場合であっても、入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供できる。
【００４１】
（第２実施形態）
次に、本発明の他の実施形態について説明する。
図３は、本発明の他の実施形態に係る半導体装置３００の構成図である。なお、図３において、図１と同様の構成については同一の符号を付し、説明を省略する。
図３における半導体装置３００が、図１における半導体装置１００と相違する点は、以下の点である。
【００４２】
図３において、入力ＣＭＯＳ回路１１ａは、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に接続される、Ｐチャネル型ＭＯＳトランジスタＰ３１〜Ｐ３７及びＮチャネル型ＭＯＳトランジスタＮ３１から構成される。Ｐチャネル型ＭＯＳトランジスタＰ３２とＰチャネル型ＭＯＳトランジスタＰ３３、Ｐチャネル型ＭＯＳトランジスタＰ３４とＰチャネル型ＭＯＳトランジスタＰ３５、Ｐチャネル型ＭＯＳトランジスタＰ３６とＰチャネル型ＭＯＳトランジスタＰ３７は、それぞれ直列回路を構成し、電源電位と出力端子の間に接続されるとともに、Ｐチャネル型ＭＯＳトランジスタＰ３１と並列に接続される。
【００４３】
また、レプリカ１２ａは、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に接続される、Ｐチャネル型ＭＯＳトランジスタＰ４１〜Ｐ４７及びＮチャネル型ＭＯＳトランジスタＮ４１から構成される。レプリカ１２ａを構成するＰチャネル型ＭＯＳトランジスタＰ４１〜Ｐ４７及びＮチャネル型ＭＯＳトランジスタＮ４１各々は、それぞれ、入力ＣＭＯＳ回路１１ａを構成するＰチャネル型ＭＯＳトランジスタＰ３１〜Ｐ３７及びＮチャネル型ＭＯＳトランジスタＮ３１に対応する。また、レプリカ１２ａのＰチャネル型ＭＯＳトランジスタＰ４１及びＮチャネル型ＭＯＳトランジスタＮ４１のゲート端子は、ノードＮｄＲと結線（短絡）されている。
【００４４】
さらに、本実施形態における半導体装置３００においては、レプリカ１２ａは、制御信号ＲＥＦがゲート端子に入力されるＮチャネル型ＭＯＳトランジスタＮ４２とともに、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に接続される。制御信号ＲＥＦは、たとえば、半導体装置３００がＤＲＡＭである場合、リフレッシュ動作のように定期的に行われる動作において、論理閾値調整を行う一定期間Ｈレベルとなる信号である。
【００４５】
また、Ｎチャネル型ＭＯＳトランジスタＮ４２のトランジスタ定数は、Ｎチャネル型ＭＯＳトランジスタＮ４１のチャネル幅より大きくチャネル幅が設定される。レプリカ１２ａの論理閾値電位を下げることのないように、Ｎチャネル型ＭＯＳトランジスタＮ４２のオン抵抗を下げるためである。また、論理閾値調整期間以外は、制御信号ＲＥＦがＬレベルとなることで、Ｎチャネル型ＭＯＳトランジスタＮ４２は、レプリカ１２ａの電流経路を遮断し、レプリカ１２ａの消費電流を低減する。
【００４６】
基準電位発生回路１３ａは、電源電位ＶＤＤと接地電位ＶＳＳの間に直列に接続される、抵抗素子Ｒ１及び抵抗素子Ｒ２から構成され、制御信号ＲＥＦがゲート端子に入力されるＮチャネル型ＭＯＳトランジスタＮ４３とともに、電流経路を形成する電源電位ＶＤＤと接地電位ＶＳＳの間に接続される。Ｎチャネル型ＭＯＳトランジスタＮ４３のトランジスタ定数も、基準電位を下げることのないように、抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値の合計より小さいオン抵抗となるようにチャネル幅が設定される。また、Ｎチャネル型ＭＯＳトランジスタＮ４３は、Ｎチャネル型ＭＯＳトランジスタＮ４２と同じく、論理閾値調整期間以外は、制御信号ＲＥＦがＬレベルとなり、基準電位発生回路１３ａの消費電流を低減する。
【００４７】
図３において、半導体装置３００は、さらに、アップダウンカウンタ３１（Ｕｐ／Ｄｎカウンタ）及び選択信号回路３２を備える。
アップダウンカウンタ３１は、比較回路１４の出力と接続され、比較信号Ｃｏｍｐが入力され、比較信号ＣｏｍｐがＨレベルのとき内蔵するカウンタのカウント値をインクリメントする。また、アップダウンカウンタ３１は、比較信号ＣｏｍｐがＬレベルのとき内蔵するカウンタのカウント値をデクリメントする。なお、比較信号Ｃｏｍｐは、第１実施形態における閾値調整信号ＣＴＲＬに相当する信号であり、レプリカ１２ａの論理閾値電位が基準電位より高い場合Ｈレベルとなり、基準電位より低い場合Ｌレベルとなる信号である。そのため、アップダウンカウンタ３１は、基準電位と比較するコンパレータを内蔵し、基準電位と比較し、内蔵カウンタのインクリメント／デクリメントを行う。
【００４８】
選択信号回路３２は、アップダウンカウンタ３１に接続され、アップダウンカウンタ３１の内蔵カウンタのカウント値に基づいて、選択信号ＳＥＬ１〜ＳＥＬ３を発生する。選択信号ＳＥＬ１（ＬＳＢ）〜ＳＥＬ３（ＭＳＢ）は、この順番に最下位から最上位を構成する３ビットの論理信号である。以下、論理レベルに合わせて、最下位から最上位を、（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）＝（Ｌ、Ｌ、Ｌ）〜（Ｈ、Ｈ、Ｈ）と表すこととする。選択信号回路３２は、（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）を発生して、入力ＣＭＯＳ回路１１ａのＰチャネル型ＭＯＳトランジスタＰ３３、Ｐ３５、Ｐ３７、レプリカ１２ａのＰチャネル型ＭＯＳトランジスタＰ４３、Ｐ４５、Ｐ４７の導通／非導通の制御を行う。
【００４９】
例えば、（Ｌ、Ｌ、Ｌ）を発生するとき、入力ＣＭＯＳ回路１１ａのＰチャネル型ＭＯＳトランジスタＰ３３、Ｐ３５、Ｐ３７、レプリカ１２ａのＰチャネル型ＭＯＳトランジスタＰ４３、Ｐ４５、Ｐ４７を導通させ、それぞれの回路の論理閾値電位を最も高い電位とする。また、選択信号回路３２は、（Ｈ、Ｈ、Ｈ）を発生するとき、入力ＣＭＯＳ回路１１ａのＰチャネル型ＭＯＳトランジスタＰ３３、Ｐ３５、Ｐ３７、レプリカ１２ａのＰチャネル型ＭＯＳトランジスタＰ４３、Ｐ４５、Ｐ４７を非導通にし、それぞれの回路の論理閾値電位を最も低い電位とする。
また、選択信号回路３２は、論理閾値調整期間が終了すると（制御信号ＲＥＦがＬレベルとなると）、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベルを、次回の論理閾値電位調整までラッチし、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位を固定する。
【００５０】
図４は、以上の構成を備えた半導体装置３００のレプリカ１２ａのノードＮｄＲの電位変化を、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベル（Ｈ／Ｌレベル）、比較信号Ｃｏｍｐの論理レベル（Ｈ／Ｌレベル）とともに示すバンド図である。
また、図４は、図２と同じく、電源電位ＶＤＤが１．２Ｖである場合の各電位を示している。また、図４においては不図示であるが、基準電位発生回路１３ａを構成する抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値が等しく、ノードＮｄＨの電位（基準電位）は、第１の実施形態と同じく、０．６Ｖと設定されている。
【００５１】
また、図４においては、製造後にＰチャネル型ＭＯＳトランジスタの駆動能力がＮチャネル型ＭＯＳトランジスタの駆動能力に比べて高くなった場合を、図４（ａ）に、Ｐ（強）／Ｎ（弱）として示し、製造後にＰチャネル型ＭＯＳトランジスタの駆動能力がＮチャネル型ＭＯＳトランジスタの駆動能力に比べて低くなった場合を、図４（ｂ）に、Ｐ（弱）／Ｎ（強）として示している。
【００５２】
半導体装置３００は、設計において、入力ＣＭＯＳ回路１１の論理閾値電位が動作電位ＶＤＤの中央値になるように、構成するトランジスタ各々の回路定数を決定する。このとき、論理閾値電位は理想的には図４（ａ）及び図４（ｂ）に破線で示す０．６Ｖとなるはずである。
【００５３】
しかし、図４（ａ）に示すＰ（強）／Ｎ（弱）の場合、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位は、０．６Ｖより高い電位となる。しかし、比較回路１４は、比較信号Ｃｏｍｐの電位を、０．６Ｖより高い電位（Ｈｉｇｈ）とする。
【００５４】
アップダウンカウンタ３１は、比較信号Ｃｏｍｐの電位が０．６Ｖより高い電位（Ｈｉｇｈ）であるので、カウント動作を開始し、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位が０．６Ｖを下回るまで、すなわち、比較信号ＣｏｍｐがＬレベルとなるまでインクリメント動作を続ける。
【００５５】
この間、選択信号回路３２は、カウント値の増加に基づいて、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベルを、順に（Ｌ、Ｌ、Ｈ）、（Ｈ、Ｌ、Ｈ）、（Ｌ、Ｈ、Ｈ）、（Ｈ、Ｈ、Ｈ）とし、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位を下降させていく。
【００５６】
比較回路１４は、レプリカ１２ａの論理閾値電位が０．６Ｖより下回ると、今度は、比較信号Ｃｏｍｐの電位を、０．６Ｖより低い電位（Ｌｏｗ）とする。これにより、アップダウンカウンタ３１は、比較信号ＣｏｍｐがＬレベルとなるので、デクリメント動作を１回行い、カウント動作を終了させる。選択信号回路３２は、減少したカウント値に基づき、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベルを、（Ｈ、Ｌ、Ｈ）とし，入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位を上昇させ、論理閾値電位調整を完了する。これにより、両回路の論理閾値電位は、基準電位とほぼ同電位である０．６Ｖとなる。
【００５７】
一方、図４（ｂ）に示すＰ（弱）／Ｎ（強）の場合、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位は、０．６Ｖより低い電位となる。しかし、比較回路１４は、比較信号Ｃｏｍｐの電位を、０．６Ｖより低い電位（Ｌｏｗ）とする。
【００５８】
アップダウンカウンタ３１は、カウント動作を開始し、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位が０．６Ｖを上回るまで、すなわち、比較信号ＣｏｍｐがＨレベルとなるまでデクリメント動作を続ける。
【００５９】
この間、選択信号回路３２は、カウント値の減少に基づいて、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベルを、順に（Ｌ、Ｌ、Ｈ）、（Ｈ、Ｈ、Ｌ）、（Ｌ、Ｈ、Ｌ）、（Ｈ、Ｌ、Ｌ）とし、入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位を上昇させていく。
【００６０】
比較回路１４は、レプリカ１２ａの論理閾値電位が０．６Ｖを上回ると、比較信号Ｃｏｍｐの電位を、０．６Ｖより高い電位（Ｈｉｇｈ）とする。これにより、アップダウンカウンタ３１は、比較信号ＣｏｍｐがＨレベルとなるので、インクリメント動作を１回行い、カウント動作を終了させる。選択信号回路３２は、増加したカウント値に基づき、選択信号ＳＥＬ１〜ＳＥＬ３の論理レベルを、（Ｌ、Ｈ、Ｌ）とし，入力ＣＭＯＳ回路１１ａ及びレプリカ１２ａの論理閾値電位を下降させ、論理閾値電位調整を完了する。これにより、両回路の論理閾値電位は、基準電位とほぼ同電位である０．６Ｖとなる。
【００６１】
このように、本実施形態による半導体装置は、外部から入力信号が入力される論理反転回路（Ｐチャネル型ＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３４及びＰ３６と、Ｎチャネル型ＭＯＳトランジスタＮ３１からなる論理反転回路）と、電源電位から接地電位への電流経路に、論理反転回路とともに挿入され、閾値調整信号（比較信号Ｃｏｍｐ）に基づいて導通制御される第１の論理閾値電位制御用トランジスタと、からなる入力バッファ（入力ＣＭＯＳ回路１１ａ）と、論理反転回路と同一構成で入力と出力とが結線されたサブレプリカ（Ｐチャネル型ＭＯＳトランジスタＰ４１、Ｐ４２、Ｐ４４及びＰ４６と、Ｎチャネル型ＭＯＳトランジスタＮ４１からなる回路）と、電源電位から接地電位への電流経路にサブレプリカとともに挿入され、閾値調整信号（比較信号Ｃｏｍｐ）に基づいて導通制御される第２の論理閾値電位制御用トランジスタと、からなり、入力バッファと同一回路定数、または所定倍した回路定数を有するレプリカ（レプリカ１２ａ）と、予め設定された基準電位を発生する基準電位発生回路（基準電位発生回路１３ａ）と、レプリカの出力電位である論理閾値電位と基準電位とを比較し、閾値調整信号を、入力バッファの第１の論理閾値電位制御用トランジスタのゲート、及びレプリカの第２の論理閾値電位制御用トランジスタのゲートへ出力する比較回路（比較回路１４）と、を備えることを特徴とする半導体装置（半導体装置３００）である。
【００６２】
また、第１の論理閾値電位制御用トランジスタは、入力バッファ（入力ＣＭＯＳ回路１１ａ）の電流経路に複数並列に接続され、各々が選択信号（選択信号ＳＥＬ１〜ＳＥＬ３）により、それぞれ導通制御されるトランジスタ（Ｐチャネル型ＭＯＳトランジスタＰ３３、Ｐ３５及びＰ３７）であり、第２の論理閾値電位制御用トランジスタは、レプリカ（レプリカ１２ａ）の電流経路に複数並列に接続され、各々が選択信号により、それぞれ導通制御されるトランジスタ（Ｐチャネル型ＭＯＳトランジスタＰ４３、Ｐ４５及びＰ４７）であって、閾値調整信号と基準電位との電位比較を行い、比較結果によりカウント値を増減させるアップダウンカウンタ（アップダウンカウンタ３１）と、カウント値に基づき、選択信号を発生し、その選択信号の論理レベルを保持する選択信号回路（選択信号回路３２）と、を更に備えることを特徴とする。
【００６３】
この発明によれば、定期的に、たとえば、ＤＲＡＭのリフレッシュ動作の場合にレプリカ（レプリカ１２ａ）の電流経路に電流を流して、基準電位（ノードＮｄＨの電位）と、レプリカの論理閾値電位（ノードＮｄＲの電位）との比較により、調整結果（選択信号ＳＥＬ１〜ＳＥＬ３の論理レベル）を入力バッファ（入力ＣＭＯＳ回路１１ａ）の論理閾値電位にフィードバックする。そして、調整結果であるデジタル信号（選択信号ＳＥＬ１〜ＳＥＬ３）をラッチすることにより、リフレッシュ以降の動作において、入力バッファ（入力ＣＭＯＳ回路１１ａ）を適正な論理閾値電位で動作させることができる。
【００６４】
また、互いに独立に駆動能力が変動するＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの駆動能力の比率を調整できるので、温度変動に対しても入力バッファの論理閾値電位を追随可能とする効果を奏する。
また、レプリカ１２ａ、基準電位発生回路１３ａの消費電流をオフすることが可能であり、論理閾値電位調整期間外の半導体装置の消費電流を低減できる効果を奏する。
【００６５】
（第３実施形態）
次に、本発明の他の実施形態について説明する。第３実施形態は、第１実施形態に対して電流の対策をした実施形態である。
図５は、本発明の他の実施形態に係る半導体装置５００の構成図である。なお、図５において、図１と同様の構成については同一の符号を付し、説明を省略する。
図５における半導体装置５００が、図１における半導体装置１００と相違する点は、以下の点である。
【００６６】
図５において、入力ＣＭＯＳ回路は、図１における入力ＣＭＯＳ回路１１と同一構成の入力ＣＭＯＳ回路１１１〜１１４の４台で構成される。勿論、構成される台数は図に示す４台に限られるものではなく、複数台でよいが、これらの入力ＣＭＯＳ回路は、それぞれ異なる入力端子及び出力端子を備え、比較回路１４から共通の論理閾値調整信号ＣＴＲＬが入力される。
【００６７】
また、図１において示したレプリカ１２、基準電位発生回路１３及び比較回路１４各々には、それぞれＮチャネル型ＭＯＳトランジスタＮ５１、Ｎチャネル型ＭＯＳトランジスタＮ５２及びＮチャネル型ＭＯＳトランジスタＮ５３が、それぞれの電源電位と接地電位の間に挿入され、Ｎチャネル型ＭＯＳトランジスタ各々のゲート端子には、制御信号ＣＬＫＥが入力される。Ｎチャネル型ＭＯＳトランジスタＮ５１〜５３を含むこれらの回路を、第１の調整信号発生回路５１とする。
【００６８】
また、図１において示したレプリカ１２、基準電位発生回路１３及び比較回路１４各々には、それぞれＮチャネル型ＭＯＳトランジスタＮ５４、Ｎチャネル型ＭＯＳトランジスタＮ５５及びＮチャネル型ＭＯＳトランジスタＮ５６が、それぞれの電源電位と接地電位の間に挿入され、Ｎチャネル型ＭＯＳトランジスタ各々のゲート端子には、制御信号ＣＬＫＥをインバータ５７により論理反転した信号が入力される。Ｎチャネル型ＭＯＳトランジスタＮ５４〜５６を含むこれらの回路を、第２の調整信号発生回路５２とする。
【００６９】
制御信号ＣＬＫＥは、半導体装置５００がＤＲＡＭである場合、例えばＣＫＥ端子に入力する信号、あるいはＣＫＥと同相信号であり、ＨレベルからＬレベルに変わると半導体装置をスタンバイモード或いはパワーダウンモードへと移行させ、ＬレベルからＨレベルに変わると通常動作モードへ移行させる信号である。従って、スタンバイモードにおいては、上記第１の調整信号発生回路５１が非活性化され、上記第２の調整信号発生回路５２が活性化される。一方、通常動作モードへ移行すると、上記第１の調整信号発生回路５１が活性化され、上記第２の調整信号発生回路５２が非活性化される。
【００７０】
ここで、比較回路１４が駆動する入力ＣＭＯＳ回路は入力ＣＭＯＳ回路１１１〜１１４と複数台ある。通常動作においては論理閾値電位調整を高速に行うため、比較回路１４は、レプリカ１２及び基準電位発生回路１３の出力電位の変動に対する応答性を高める必要から、回路定数を大きく設定する必要がある。また、レプリカ１２は比較回路１４の出力電位変化に対する応答性、基準電位発生回路１３は電源電位の変動に対する応答性を高める必要がある。そのため、第１の調整信号発生回路５１を構成するトランジスタサイズは大きく、抵抗値は小さく設定する必要がある。従って、通常動作において消費電流が増大してしまう。
そこで、スタンバイにおける消費電流を低減するため、スタンバイ用の閾値調整信号発生回路（第２の調整信号発生回路）は、通常動作用（第１の調整信号発生回路）に比べ、比較回路の能力を半分以下に抑え、レプリカの入力回路も半分以下のサイズで、かつ、基準電位発生回路も通常動作用よりも倍以上の抵抗とし、電流を抑えた構成とする。これによって、本実施形態の半導体装置５００において、消費電流を低減できる。
【００７１】
（第４実施形態）
次に、本発明の他の実施形態について説明する。第４実施形態の第１実施形態との違いは、基準電位発生回路の抵抗を調整可能にした点である。
図６は、本発明の他の実施形態に係る半導体装置６００の構成図である。なお、図６において、図１と同様の構成については同一の符号を付し、説明を省略する。
図６における半導体装置６００が、図１における半導体装置１００と相違する点は、以下の点である。
【００７２】
図６において、基準電位発生回路１３６は、図１における基準電位発生回路１３の抵抗素子Ｒ１とノードＮｄＨの間に挿入されたプログラマブル調整抵抗素子Ｒ３と、抵抗素子Ｒ２とノードＮｄＨの間に挿入されたプログラマブル調整抵抗素子Ｒ４と、を更に備える。また、これらのプログラマブル調整抵抗素子Ｒ３及びＲ４は、外部からデータ書き込み可能なプログマブルレジスタ設定回路６１に接続され、この設定回路を介して抵抗値を可変とすることができる。
【００７３】
例えば、プログラマブル調整抵抗素子Ｒ３は、トランジスタと抵抗素子を直列接続した直列回路を複数個、抵抗素子Ｒ１とノードＮｄＨの間に並列接続し、トランジスタのゲート電位をプログマブルレジスタ設定回路６１により調整することで、抵抗を可変調整することができる。
また、プログマブルレジスタ設定回路６１は、テスト動作において、外部から入力されるデータに基づき、抵抗素子に直列接続された上記トランジスタのオンオフを制御し、最適な基準電位を設定し、その情報（どのトランジスタをオンまたはオフさせるかの情報）を、例えば、不揮発性素子（ヒューズ素子等）から構成される内蔵レジスタに記憶させる。最適な基準電位が設定されたあとは、この基準電位と論理閾値電位の間で比較回路により比較が行われ、入力バッファ及びレプリカの論理閾値電位が調整される。
【００７４】
つまり、レプリカ１２の入力と出力をショートした電位（ノードＮｄＲの電位）は、入力ＣＭＯＳ回路１１の論理閾値電位となるが、実際の半導体装置のレイアウト配置、また、比較回路（差動ＡＭＰ）のレイアウト起因のアンバランスによって、論理閾値電位の特性ずれが生じることがある。そこで、上記説明のように、図１における基準電位発生回路１３の抵抗素子の一部をプログラマブルな抵抗素子とする。これにより、半導体装置６００のウエハー状態のテストにおいて、外部からのデータにより、プログラマブル抵抗値を変えることで論理閾値電位と基準電位が等しくなるように調整しながら、論理閾値電位測定のテスト（ＶＩＨ／ＶＩＬテスト）を行い、基準電位の補正を行う。
【００７５】
そのテスト結果（基準電位補正結果）に基づいて、プログマブルレジスタ設定回路６１の内臓レジスタにプログラマブル調整抵抗素子の抵抗値データ（上記例では、トランジスタのオンオフ情報）を記憶させ、論理閾値電位調整後において、入力ＣＭＯＳ回路１１の論理閾値電位を補正後の基準電位と同電位とする。この構成は、第３の実施形態において、電流制限用トランジスタを使用している第１の調整信号発生回路と第２の調整信号発生回路との間で、基準電位が異なって論理閾値電位調整結果が異なる場合に、特に有効であると考えられる。
【００７６】
（第５実施形態）
次に、本発明の他の実施形態について説明する。
図７は、本発明の他の実施形態に係る半導体装置７００の構成図である。なお、図７において、図１と同様の構成については同一の符号を付し、説明を省略する。
図７における半導体装置７００が、図１における半導体装置１００と相違する点は、入力ＣＭＯＳ回路が二段のインバータから構成され、２段目のインバータにおいて、論理閾値電位の調整を行う点である。
【００７７】
図７において、入力ＣＭＯＳ回路１１ｂは、インバータ７１、インバータ７２より構成される。また、レプリカ１２ｂが、入力ＣＭＯＳ回路１１ｂに対応して設けられる。レプリカ１２ｂは、出力と入力が結線された第１レプリカ７３と、出力と入力が結線された第２レプリカ７４を直列接続して構成される。第１レプリカ７３及び第２レプリカ７４は、それぞれ、インバータ７１及びインバータ７２と回路定数が同一、あるいは所定比率倍の回路定数で設計される。その他の構成は、図１と同様である。半導体装置７００の論理閾値電位の調整は、２段目のインバータ７２により行い、その調整方法は図１及び図２を用いて説計した第１実施形態と同じである。
【００７８】
この構成により、入力初段（インバータ７１）の入力容量の増大を抑制できる。すなわち、図１における場合は、入力初段部が縦積み構造であるので、入力信号の変換を行う際のスピードを遅くしないためには、入力ＣＭＯＳ回路１１を構成する全てのトランジスタサイズを大きくする必要がある。このため、入力端子が接続されるトランジスタのゲート容量分だけ入力端子容量が大きくなってしまう。一方、本実施形態のように、２段目で論理閾値電位の調整する構成にしているので、初段のサイズを大きくする必要はなく、入力端子容量を低減できる効果がある。なお、実施形態２〜実施形態４の各ＣＭＯＳ論理回路においても、本構成のように２段目以降のインバータ回路の論理閾値電位調整を行う構成としてもよい。
【００７９】
以上、実施形態について説明してきたが、本願の基本的技術思想は、入力バッファを有する半導体装置、例えば、メモリ、ロジック、ＣＰＵ、ＭＣＵ、ＤＳＰ装置等に適用できる。更に、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、本発明の構成要素の一部にＦＥＴ以外のトランジスタ（例えばバイポーラ型トランジスタ）を用いることもできる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００８０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組合せ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
例えば、実施例の説明では、論理閾値電位を電源電位の１／２の電位としたが、基準電位を変更することで、電源電位の１／２の電位以外に調整することも可能である。
【符号の説明】
【００８１】
１００，３００，５００，６００，７００…半導体装置、１１，１１ａ，１１１，１１ｂ…入力ＣＭＯＳ回路、１２，１２ａ，１２ｂ，７３，７４…レプリカ、１３，１３ａ，１３６…基準電位発生回路、１４…比較回路、３１…アップダウンカウンタ、３２…選択信号回路、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ３６，Ｐ３７，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４５，Ｐ４６，Ｐ４７…Ｐチャネル型ＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ３１，Ｎ４１，Ｎ４２，Ｎ４３，Ｎ５１，Ｎ５２，Ｎ５３，Ｎ５４，Ｎ５５，Ｎ５６…Ｎチャネル型ＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗素子、Ｒ３，Ｒ４…プログラマブル調整抵抗素子、ＮｄＨ，ＮｄＲ…ノード、５１，５２…調整信号発生回路、５７，７１，７２…インバータ、６１…プログマブルレジスタ設定回路、ＣＴＲＬ…閾値調整信号、Ｃｏｍｐ…比較信号、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３…選択信号、ＲＥＦ，ＣＬＫＥ…制御信号
【図１】
2011130162.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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