(57)【要約】【課題】アンテナ効果によるゲート酸化膜の破壊等を防止するとともに、半導体装置の動作の遅延を抑制すること。【解決手段】本発明の一態様に係る半導体装置は、前段出力トランジスタＡ１に金属配線Ａ２ａを介して接続された入力トランジスタゲート電極Ａ９を有する入力トランジスタＡ３と、入力トランジスタゲート電極Ａ９に抵抗素子Ａ４を介して接続されたダミートランジスタＡ５を備える。抵抗素子Ａ４は、入力トランジスタＡ３の後段に設けられ、金属配線Ａ２ａに接続されている。抵抗素子Ａ４とダミートランジスタＡ５は、金属配線Ａ２ｂを介して接続されている。【選択図】図１Ａ
2011142204.tif 000002
【特許請求の範囲】
【請求項１】
前段出力トランジスタに金属配線を介して接続されたゲート電極を有する入力トランジスタと、
前記ゲート電極に抵抗素子を介して接続され、前記入力トランジスタの破壊を防止するアンテナ対策素子と、
を備える半導体装置。
【請求項２】
前記抵抗素子は、前記入力トランジスタの後段に設けられ、前記金属配線に接続されている請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子は、前記ゲート電極を介して前記金属配線に接続されている請求項１に記載の半導体装置。
【請求項４】
前記金属配線の中間部に設けられた第１引き出し配線をさらに有し、
前記抵抗素子は、前記第１引き出し配線に接続されている請求項１に記載の半導体装置。
【請求項５】
前記前段出力トランジスタの前記金属配線と接続されるドレインコンタクトから引き出された第２引出配線をさらに有し、
前記抵抗素子は、前記第２引き出し配線に接続されている請求項１に記載の半導体装置。
【請求項６】
前記アンテナ対策素子は、ダミートランジスタ又はダイオードであることを特徴とする請求項１〜５に記載の半導体装置。
【請求項７】
前記抵抗素子の抵抗値は、前記ダミートランジスタのゲート寄生容量値又は前記ダイオードの抵抗値から前記金属配線にアンテナ効果により蓄積される総電荷量を算出し、前記総電荷量から前記抵抗素子を流れる電流を算出して前記入力トランジスタのゲート電圧を算出し、前記ゲート電圧が前記入力トランジスタのゲート酸化膜の耐圧以下か否かの判定に基づいて決定される請求項６に記載の半導体装置。
【請求項８】
前段出力トランジスタに金属配線を介して接続されたゲート電極を有する入力トランジスタを設け、
前記ゲート電極に抵抗素子を介してダミートランジスタ又はダイオードを接続し、
前記抵抗素子の抵抗値は、
前記ダミートランジスタのゲート寄生容量値又は前記ダイオードの抵抗値から前記金属配線にアンテナ効果により蓄積される総電荷量を算出し、
前記総電荷量から前記抵抗素子を流れる電流を算出して前記入力トランジスタのゲート電圧を算出し、
前記ゲート電圧が前記入力トランジスタのゲート酸化膜の耐圧以下か否かの判定に基づいて決定する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、アンテナ効果による素子破壊を防止する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程には、プラズマ放電を利用したプロセスが多用されている。例えば、スパッタリングプロセスでは、プラズマ放電によって発生した電荷が導体膜材料に衝突し、たたき出された原子が半導体基板に堆積して導体膜が形成される。また、ドライエッチングプロセスでは、フォトレジストで保護されない導体膜にプラズマ放電の電荷が衝突してエッチングされ、パターンが形成される。他にも、プラズマ放電は、レジストの剥離工程や、素子表面の洗浄工程などに多用されている。
【０００３】
しかし、プラズマ放電を利用したプロセスでは、プラズマ中に存在する電荷が半導体装置の表面に露出した導体部分から入り込み、半導体装置に形成されているＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの回路素子に帯電する。この導体がＭＯＳＦＥＴのゲート電極に接続されているゲート配線層である場合、ゲート電極からゲート酸化膜を介して基板に電流が流れ、ゲート酸化膜がダメージを受ける。
【０００４】
即ち、ＭＯＳＦＥＴは、ゲート電極を一方の電極、その下のゲート酸化膜を誘電体膜、その下の半導体基板を他方の電極とするＭＯＳ容量素子と見なされる。ゲート電極から流入する電荷が、ＭＯＳ容量素子で許容できる電荷蓄積量以上である場合、ＭＯＳ容量素子の絶縁が破壊される。
【０００５】
上述したように、プラズマ中の電荷が導体部分に集められるという現象を、アンテナ効果と呼ぶ。アンテナ効果によってゲート酸化膜が電気的ダメージを受けた場合、ゲート酸化膜が破壊され、スタンバイリーク増加やファンクション動作不良による歩留まり低下を招く。また、その他の影響として、初期のＶｔ（スレッシュホルド電圧）ばらつき、オン電流のばらつき、回路動作中のオン電流の劣化に伴う動作周波数の低下及び動作不良等が考えられる。
【０００６】
なお、アンテナ効果でゲート電極に流れ込む電荷量は、プラズマにさらされる導体面積に比例する。また、ゲート酸化膜の電気的ダメージは、ゲート酸化膜の単位面積あたりに蓄積できる電荷量によって決まる。アンテナ効果によるゲート酸化膜の破壊は、ゲート酸化膜で許容できる電荷蓄積量が表面導体に帯電する電荷量以上となるように、ゲート酸化膜の面積を増加することや、拡散層を設けて基板へ電荷を逃がすことで防止できる。
【０００７】
このアンテナ効果によるゲート酸化膜の破壊を防止する基準をアンテナ基準とする。また、［（電荷が蓄積される）最表面の導体の面積］÷［（電荷が蓄積される）最表面の導体に接続されたゲート電極のゲート酸化膜面積（チャネル部面積）］を、アンテナ比とする。このアンテナ比が大きいほど、表面導体に帯電する電荷量が多くなる。アンテナ基準を満たすためには、アンテナ比が所定の値よりも小さくなることが必要である。
【０００８】
近年、半導体装置の多機能化等によりロジック回路間の配線が長くなり、アンテナ比が増大する傾向にある。一方、プロセスの微細化によりゲート酸化膜厚は薄くなる傾向にあり、ゲート酸化膜の破壊の危険性が増加している。
【０００９】
そこで、特許文献１には、アンテナ比が増大したとしてもゲート酸化膜の破壊を防止することができる半導体装置が記載されている。図１２は、特許文献１に記載の半導体装置の平面パターンを示す図である。また、図１３は、図１２に示す半導体装置の等価回路図である。
【００１０】
図１２に示すように、前段内部回路２００と接続される金属配線２０と内部回路１５０のゲート電極層２３との間に、抵抗及びダイオードとしての役割を果たすＮ型拡散層３０が設けられている。Ｎ型拡散層３０と金属配線２０とはコンタクトホール３２を介して接続される。Ｎ型拡散層３０とゲート電極層２３とはコンタクトホール２９及び３１を介して金属配線３３によって接続される。
【００１１】
このように抵抗及びダイオードを構成するＮ型拡散層３０を設けることによって、金属配線２０のパターニング時のプラズマエッチングによって金属配線２０に蓄えられるプラズマ荷電粒子がＮ型拡散層３０によって吸収される。具体的には、図１３に示すように、金属配線２０のパターニング時に、ダイオードを構成するＮ型拡散層３０を介して基板からＧＮＤ電位が金属配線２０に与えられることによって、金属配線２０に蓄えられるプラズマ荷電粒子は消えてしまう。
【００１２】
Ｎ型拡散層３０からなるダイオードは、金属配線２０にマイナスのプラズマ荷電粒子が蓄積された場合に特に有効である。また、金属配線２０のパターニング時のプラズマエッチングによって金属配線２０に急激にプラズマ荷電粒子が蓄積された場合には、Ｎ型拡散層３０からなる抵抗によってサージ電圧のピーク値を小さくすることができる。
【００１３】
しかしながら、特許文献１では、ダイオードによる負荷容量が回路特性に影響するという問題がある。すなわち、図１２のＮ型拡散層３０とＰ型基板の間にはＰＮ接合容量が寄生容量として存在し、前段内部回路２００から寄生容量を介してゲート電極層２３に接続される。前段内部回路２００から信号が伝達する際、内部回路１５０のチャネル部分２８に電荷が蓄積して内部回路１５０がＯＮする前にＮ型拡散層３０からなる寄生容量に電荷が蓄積されるため、内部回路１５０がＯＮする時間の遅延が発生する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３４５０９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
このように、特許文献１に記載の半導体装置では、アンテナ効果によるゲート酸化膜の破壊等を防止する対策を講じると、半導体装置の動作に遅延が発生するという問題がある。
【課題を解決するための手段】
【００１６】
本発明の一態様に係る半導体装置は、前段出力トランジスタに金属配線を介して接続されたゲート電極を有する入力トランジスタと、前記ゲート電極に抵抗素子を介して接続され、前記入力トランジスタの破壊を防止するアンテナ対策素子とを備えるものである。
【００１７】
このように、抵抗素子を経由してアンテナ対策素子を設けることにより、前段出力トランジスタから入力トランジスタまでの抵抗と、入力トランジスタからアンテナ対策素子までの抵抗との抵抗分圧の効果により、アンテナ対策素子による付加容量の影響を低減することができる。これにより、入力トランジスタがＯＮする時間を早くすることが可能となる。
【００１８】
本発明の他の態様に係る半導体装置の製造方法は、前段出力トランジスタに金属配線を介して接続されたゲート電極を有する入力トランジスタを設け、前記ゲート電極に抵抗素子を介してダミートランジスタ又はダイオードを接続し、前記抵抗素子の抵抗値は、前記ダミートランジスタのゲート寄生容量値又は前記ダイオードの抵抗値から前記金属配線にアンテナ効果により蓄積される総電荷量を算出し、前記総電荷量から前記抵抗素子を流れる電流を算出して前記入力トランジスタのゲート電圧を算出し、前記ゲート電圧が前記入力トランジスタのゲート酸化膜の耐圧以下か否かの判定に基づいて決定する。
【００１９】
このような構成により、抵抗素子を経由してアンテナ対策素子を設けることにより、入力トランジスタがＯＮする時間を早くすることが可能となる。また、抵抗素子の抵抗値を最適化することにより、入力トランジスタの出力の遅延時間をより短くすることが可能となる。
【発明の効果】
【００２０】
本発明によれば、アンテナ効果によるゲート酸化膜の破壊等を防止するとともに、半導体装置の動作の遅延を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】実施の形態１に係る半導体装置の構成を示す平面図である。
【図１Ｂ】図１Ａに示す半導体装置の等価回路図である。
【図２】実施の形態１に係る半導体装置の製造方法の一部を示すフローチャートである。
【図３】実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
【図４】実施の形態２に係る半導体装置の構成を示す平面図である。
【図５Ａ】実施の形態３に係る半導体装置の構成を示す平面図である。
【図５Ｂ】図５Ａに示す半導体装置の等価回路図である。
【図６】実施の形態３に係る半導体装置の製造方法の一部を示すフローチャートである。
【図７】実施の形態４に係る半導体装置の構成を示す平面図である。
【図８】実施の形態５に係る半導体装置の構成を示す平面図である。
【図９】実施の形態６に係る半導体装置の構成を示す平面図である。
【図１０】実施の形態７に係る半導体装置の構成を示す平面図である。
【図１１】実施の形態８に係る半導体装置の構成を示す平面図である。
【図１２】特許文献１に記載の半導体装置の構成を示す平面図である。
【図１３】図１２に示す半導体装置の等価回路図である。
【図１４】図１２に示す半導体装置の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２２】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１Ａ、１Ｂを参照して説明する。図１Ａは、本実施の形態に係る半導体装置の構成を示す平面図である。図１Ｂは、図１Ａに示す半導体装置の等価回路図である。
【００２３】
図１Ａに示すように、本実施の形態に係る半導体装置は、前段出力トランジスタＡ１、金属配線Ａ２ａ、Ａ２ｂ、入力トランジスタＡ３、抵抗素子Ａ４、ダミートランジスタＡ５を備えている。入力トランジスタＡ３は、入力トランジスタゲート電極Ａ９、入力Ｐ型トランジスタＢ３１、入力Ｎ型トランジスタＢ３２を有している。ダミートランジスタＡは、ダミートランジスタゲート電極Ａ１２を有している。
【００２４】
前段出力トランジスタＡ１は、金属配線Ａ２ａと接続されている。金属配線Ａ２ａは、入力トランジスタゲートコンタクトＡ８を介して、入力トランジスタＡ３の入力トランジスタゲート電極Ａ９に接続されている。金属配線Ａ２ａは、入力トランジスタゲート電極Ａ９に接続された後に、抵抗素子コンタクトＡ１０を介して抵抗素子Ａ４の一端に接続されている。すなわち、前段出力トランジスタＡ１の出力側において、前段側で金属配線Ａ２ａと入力トランジスタゲート電極Ａ９とが接続され、その後段側で金属配線Ａ２ａと抵抗素子Ａ４とが接続されている。
【００２５】
つまり、金属配線Ａ２ａの一端は前段出力トランジスタＡ１に接続されており、他端は抵抗素子Ａ４の一端に接続されている。そして、金属配線Ａ２ａの中間部が、入力トランジスタゲート電極Ａ９に接続されている。抵抗素子Ａ４は、ダミートランジスタＡ５の寄生容量によって起きる入力トランジスタゲート電極Ａ９の信号電位変化の遅延を抑制するために設けられている。
【００２６】
抵抗素子Ａ４の他端は、抵抗素子コンタクトＡ１０を介して金属配線Ａ２ｂの一端に接続されている。金属配線Ａ２ｂの他端は、ダミートランジスタゲートコンタクトＡ１１を介して、ダミートランジスタＡ５のダミートランジスタゲート電極Ａ１２に接続されている。ダミートランジスタＡ５は、アンテナ効果によるゲート酸化膜の破壊の対策として設けられるアンテナ対策素子である。なお、回路構成の一例として、入力Ｐ型トランジスタＢ３１のソース拡散層は電源電位に、入力Ｎ型トランジスタＢ３２のドレイン拡散層はＧＮＤ電位にそれぞれ接続されている。
【００２７】
図１Ｂに示すように、前段出力トランジスタＡ１には、前段出力トランジスタ入力端子Ｂ１が接続される。前段出力トランジスタＡ１の前段出力トランジスタ出力接点Ｂ２は、金属配線Ａ２ａの寄生抵抗を介して、入力Ｐ型トランジスタＢ３１、入力Ｎ型トランジスタＢ３２を含む入力トランジスタＡ３の入力トランジスタゲート入力接点Ｂ３に接続される。また、入力トランジスタゲート入力接点Ｂ３は、抵抗素子Ａ４の一端に接続される。抵抗素子Ａ４の他端は、ダミートランジスタゲート入力接点Ｂ５に接続されている。
【００２８】
入力Ｐ型トランジスタＢ３１及び入力Ｎ型トランジスタＢ３２のドレインには、入力トランジスタ出力端子Ｂ３３が接続される。なお、ここでは図示していないが、実際の半導体装置の全ての接点には、寄生容量が存在する。
【００２９】
前段出力トランジスタＡ１の入力が変化することで、金属配線Ａ２ａを介して入力トランジスタＡ３のゲートが充放電される。これにより、入力トランジスタＡ３の出力の電位が変化する。また、このとき、入力トランジスタＡ３に接続されたダミートランジスタＡ５の電荷の充放電が行われる。
【００３０】
本実施の形態に係る半導体装置において、プラズマ放電の電荷の蓄積によるゲート酸化膜の破壊を防ぐための、入力トランジスタＡ３とダミートランジスタＡ５との間に配置する抵抗素子Ａ４の抵抗値の計算方法について、図２を参照して説明する。図２は、本実施の形態に係る半導体装置の製造方法の一部を示す図である。
【００３１】
図２に示すように、最初に、本実施の形態に係る半導体装置における配線のアンテナ効果により集められるプラズマ中の電荷の総電荷量Ｑを計算する（ステップＬ１）。入力トランジスタＡ３のゲート酸化膜耐圧をＶ、ゲート破壊しないために必要なダミートランジスタＡ５のゲート容量をＣｍｉｎとすると、総電荷量Ｑは式（１）に示すようになる。
Ｑ＝Ｃｍｉｎ×Ｖ・・・（１）
【００３２】
次に、アンテナ効果によりプラズマ中の電荷が導体部分に集められる時に抵抗素子Ａ４を流れる電流Ｉを計算する（ステップＬ２）。電流Ｉは、総電荷量Ｑとエッチング時間Ｔｅにより、式（２）に示すようになる。
Ｉ＝Ｑ÷Ｔｅ・・・（２）
なお、エッチング時間Ｔｅは、プラズマ放電の開始から終了するまでの時間と等しい。
【００３３】
次に、入力トランジスタＡ３の後段に設けられる抵抗素子Ａ４の抵抗値をＲと設定する（ステップＬ３）。そして、抵抗素子Ａ４の抵抗値をＲと設定したときの入力トランジスタＡ３のゲート電圧Ｖ１を計算する（ステップＬ４）。ダミートランジスタＡ５のゲート容量をＣ０とした場合、入力トランジスタＡ３のゲート電圧Ｖ１は、プラズマ放電の開始からの時間をｔとすると、式（３）に示すようになる。
Ｖ１＝Ｉ×ｔ÷Ｃ０＋Ｉ×Ｒ・・・（３）
【００３４】
最後に、入力トランジスタＡ３のゲート電圧がゲート酸化膜耐圧以下であるか否かを判定する（ステップＬ５）。時間ｔがエッチング時間Ｔｅに到達したときの入力トランジスタＡ３のゲート電圧Ｖ１は、式（４）のように表される。
Ｖ１＝Ｉ×Ｔｅ÷Ｃ０＋Ｉ×Ｒ  ・・・（４）
この式（４）で表される入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下であるか否かを式（５）により判定する（ステップＬ５）。
Ｖ１≦Ｖ・・・（５）
【００３５】
入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖより大きい場合（ステップＬ５Ｎｏ）、抵抗素子Ａ４の抵抗値Ｒの値を下げて、入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下になるまでステップＬ３〜Ｌ５を繰り返す。
【００３６】
入力トランジスタＡ３のゲート電圧Ｖ１は、抵抗素子Ａ４の抵抗値が大きくなるにつれて大きくなる。一方、入力トランジスタＡ３の出力の遅延は、抵抗素子Ａ４の抵抗値が大きくなるほど小さくなる。このため、抵抗素子Ａ４の抵抗値は、入力トランジスタＡ３が破壊されないように、ゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下となる範囲で最大値をとることが好ましい。
【００３７】
従って、入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下である場合（ステップＬ５Ｙｅｓ）において、その抵抗値よりも大きい抵抗値でも式（５）を満たすか確認することが好ましい。
【００３８】
このようにして、プラズマ放電による電荷の蓄積によってゲート酸化膜が破壊されない抵抗素子Ａ４の最大の抵抗値Ｒを決定することができる。このように抵抗素子Ａ４の抵抗値Ｒを設定し、ダミートランジスタＡ５を設けることにより、アンテナ効果によるゲート酸化膜の破壊を防ぐことができる。
【００３９】
ここで、図３を参照して、図１Ａに示す半導体装置の動作について説明する。図３は、本実施の形態に係る半導体装置において、前段出力トランジスタＡ１及び入力トランジスタＡ３がインバータの場合の動作を示すタイミングチャートである。
【００４０】
ｔ０は初期状態であり、前段出力トランジスタ入力端子Ｂ１の電位はＬｏｗレベルとする。ｔ１で前段出力トランジスタ入力端子Ｂ１の電位がＨｉｇｈレベルになると、前段出力トランジスタ出力接点Ｂ２がＬｏｗレベルになる。このとき、金属配線Ａ２ａを介して入力トランジスタゲート入力接点Ｂ３の放電が始まる。また、抵抗素子Ａ４を介してダミートランジスタゲート入力接点Ｂ５の放電が始まる。
【００４１】
入力トランジスタゲート入力接点Ｂ３からダミートランジスタゲート入力接点Ｂ５の間に抵抗素子Ａ４が設けられているため、分圧効果によりダミートランジスタゲート入力接点Ｂ５の電位が完全にＬｏｗレベルになるよりも先に入力トランジスタゲート入力接点Ｂ３の方がＬｏｗレベルになる。そして、ｔ２で入力トランジスタＡ３の入力トランジスタ出力端子Ｂ３３の電位がＨｉｇｈになる。
【００４２】
図１Ａのように、入力トランジスタＡ３から抵抗素子Ａ４を介してダミートランジスタＡ５を配置することで、前段出力トランジスタＡ１から入力トランジスタＡ３の入力トランジスタゲート電極Ａ９までの金属配線Ａ２ａの寄生抵抗と、入力トランジスタＡ３からダミートランジスタＡ５までの抵抗素子Ａ４の分圧により、ダミートランジスタＡ５のダミートランジスタゲート電極Ａ１２への充電が完了する前に入力トランジスタＡ３がＯＮする。
【００４３】
ここで、本実施の形態の比較例として、特許文献１に記載の半導体装置において前段内部回路２００及び内部回路１５０がインバータである場合の動作について図１４を参照して説明する。図１４は、特許文献１に記載の半導体装置の動作を説明するためのタイミングチャートである。
【００４４】
図１４に示すように、ｔ１で前段内部回路２００からの出力がＨｉｇｈになると、これに接続された金属配線２０がＬｏｗレベルになる。また、ｔ１でＮ型拡散層３０及び入力トランジスタのゲート電極層２３の放電が始まる。ゲート電極層２３とＮ型拡散層３０の間には抵抗素子がないため、ゲート電極層２３とＮ型拡散層３０は同時に放電が行われる。このため、入力トランジスタがＯＮして入力トランジスタのソース／ドレイン領域２７に接続された金属配線２２の電位がＨｉｇｈになるのは、入力トランジスタのゲート電極層２３の電位がトランジスタのＶｔよりも低くなるｔ３の時間になる。
【００４５】
図３、１６を比較すると、本実施の形態では、前段出力トランジスタＡ１がＯＮして、入力トランジスタ出力端子Ｂ３３の電位がＨｉｇｈになる時間（ｔ１からｔ２）は、比較例の入力トランジスタのソース／ドレイン領域２７の金属配線２２の電位がＨｉｇｈになる時間（ｔ１からｔ３）の１０分の１以下であることが言える。
【００４６】
このように、本実施の形態に係る半導体装置では、前段出力トランジスタＡ１の後段に、入力トランジスタＡ３、抵抗素子Ａ４、ダミートランジスタＡ５をこの順に配置している。このため、抵抗分圧によりダミートランジスタＡ５に充放電するよりも早く入力トランジスタＡ３の充放電が行われる。これにより、入力トランジスタＡ３がＯＮする時間が早くなる。これにより、ダミートランジスタＡ５の負荷容量の影響を無くし、入力トランジスタＡ３の出力波形の立ち上がりを早くすることができ、高速動作を実現することが可能となる。
【００４７】
実施の形態２．
本発明の実施の形態２に係る半導体装置について、図４を参照して説明する。図４は、本実施の形態に係る半導体装置の構成を示す平面図である。図４において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００４８】
本実施の形態では、金属配線Ａ２ａの一端が前段出力トランジスタＡ１に接続され、金属配線Ａ２ａの他端は入力トランジスタゲート入力コンタクトＥ８１を介して入力トランジスタゲート電極Ａ９に接続されている。入力トランジスタゲート電極Ａ９は、入力Ｐ型トランジスタＢ３１、入力Ｎ型トランジスタＢ３２のチャネル領域上に共通して延在するように設けられている。
【００４９】
入力トランジスタゲート電極Ａ９の入力Ｎ型トランジスタＢ３２のチャネル領域を通過した先の部分は、入力トランジスタゲート引き出しコンタクトＥ８２を介して金属配線Ａ２ｃの一端に接続されている。金属配線Ａ２ｃの他端は、抵抗素子Ａ４の一端と接続されている。また、実施の形態１と同様に、抵抗素子Ａ４の後段には、金属配線Ａ２ｂを介してダミートランジスタＡ５が接続されている。
【００５０】
本実施の形態に係る半導体装置では、実施の形態１と同様に、プラズマ放電の電荷の蓄積によるゲート酸化膜の破壊を防止すると共に、入力トランジスタＡ３の立ち上がりを早くすることができ、高速動作を実現することが可能となる。
【００５１】
また、本実施の形態では、入力トランジスタゲート電極Ａ９の寄生抵抗と抵抗素子Ａ４とが直列に接続される抵抗となる。これにより、抵抗素子Ａ４で必要な抵抗の一部を入力トランジスタゲート電極Ａ９が兼ねることができる。一般的にゲート電極は金属配線よりも抵抗が高いため、抵抗素子Ａ４の抵抗を少なくすることができ、レイアウト面積の拡大を抑制することが可能となる。
【００５２】
実施の形態３．
本発明の実施の形態３に係る半導体装置について、図５Ａ、５Ｂを参照して説明する。図５Ａは、本実施の形態に係る半導体装置の構成を示す平面図である。図５Ｂは、図５Ａに示す半導体装置の等価回路図である。
【００５３】
本実施の形態に係る半導体装置は、実施の形態１に示すダミートランジスタＡ５をダイオードＦ５に置き換えた構成を有する。ダイオードＦ５は、ダイオード拡散層Ｆ１２を有している。ダイオードＦ５は、アンテナ効果によるゲート酸化膜の破壊の対策として設けられるアンテナ対策素子である。
【００５４】
実施の形態１と同様に、前段出力トランジスタＡ１の出力には金属配線Ａ２ａが接続されている。金属配線Ａ２ａは、入力トランジスタＡ３の入力トランジスタゲート電極Ａ９に接続される。その後段で、金属配線Ａ２ａが抵抗素子コンタクトＡ１０を介して抵抗素子Ａ４の一端に接続されている。
【００５５】
抵抗素子Ａ４の他端は、抵抗素子コンタクトＡ１０を介して金属配線Ａ２ｂに接続されている。金属配線Ａ２ｂは、ダイオードコンタクトＦ１１を介して、ダイオードＦ５のダイオード拡散層Ｆ１２に接続されている。
【００５６】
抵抗素子Ａ４を入力トランジスタＡ３とダイオードＦ５との間に設けることにより、実施の形態１と同様に、ダイオードＦ５の拡散層接合容量による入力トランジスタＡ３の出力時間の遅延への影響を抑制することが可能である。
【００５７】
ここで、本実施の形態に係る半導体装置において、プラズマ放電の電荷の蓄積によるゲート酸化膜の破壊を防ぐための、入力トランジスタＡ３とダイオードＦ５との間に配置する抵抗素子Ａ４の抵抗値の計算方法について、図６を参照して説明する。図６は、本実施の形態に係る半導体装置の製造方法の一部を示す図である。
【００５８】
図６に示すように、最初に、プラズマエッチング時に、抵抗素子Ａ４を流れる電流Ｉを計算する（ステップＭ１）。入力トランジスタＡ３のゲート酸化膜耐圧をＶ、アンテナ効果によってゲートが破壊しないために最低限必要なダイオードＦ５の抵抗値をＲｄｍｉｎとすると、電流Ｉは式（６）に示すようになる。
Ｉ＝Ｖ÷Ｒｄｍｉｎ・・・（６）
【００５９】
次に、入力トランジスタＡ３とダイオードＦ５との間に設けられた抵抗素子Ａ４の抵抗値Ｒを設定する（ステップＭ２）。そして、抵抗素子Ａ４の抵抗値をＲと設定したときの入力トランジスタのゲート電圧を計算する（ステップＭ３）。実際に配置したダイオードＦ５の抵抗値をＲｄとすると、入力トランジスタＡ３のゲート電圧Ｖ１は式（７）に示すようになる。
Ｖ１＝Ｉ×（Ｒ＋Ｒｄ）・・・（７）
【００６０】
最後に、入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下であるかどうかを式（８）で判定する（ステップＭ４）。
Ｖ１≦Ｖ・・・（８）
【００６１】
入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖより大きい場合（ステップＭ４Ｎｏ）、抵抗素子Ａ４の抵抗値Ｒの値を下げて、入力トランジスタＡ３のゲート電圧Ｖ１がゲート酸化膜耐圧Ｖ以下になるまでステップＬ２〜Ｌ５を繰り返す。上述のように、入力トランジスタＡ３のゲート電圧Ｖ１は、抵抗素子Ａ４の抵抗値が大きくなるにつれて大きくなる。一方、入力トランジスタＡ３の出力の遅延は、抵抗素子Ａ４の抵抗値が大きくなるほど小さくなる。
【００６２】
上記のステップを繰り返すことにより、プラズマ放電による電荷の蓄積によってゲート酸化膜が破壊されない抵抗素子Ａ４の最大の抵抗値Ｒを決定することができる。このように抵抗素子Ａ４の抵抗値Ｒを設定し、ダイオードＦ５を設けることにより、アンテナ効果によるゲート酸化膜の破壊を防ぐことができる。
【００６３】
一般的に、ダイオードＦ５を設けて、蓄積された電荷を基板に逃がすことにより、アンテナ効果によるゲート酸化膜破壊の対策を実施する場合がある。本実施の形態は、このようにダイオードＦ５を設けてアンテナ対策を行う場合にも適用可能である。本実施の形態においても、実施の形態１と同様に、ダイオードＦ５の拡散層接合容量の影響を無くし、入力トランジスタＡ３の出力波形の立ち上がりを早くすることができ、高速動作を実現することが可能となる。
【００６４】
実施の形態４．
本発明の実施の形態４に係る半導体装置の構成について、図７を参照して説明する。図７は、本実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態では、実施の形態３と同様に、アンテナ対策素子としてダイオードＦ５が設けられている。
【００６５】
本実施の形態では、金属配線Ａ２ａの一端が前段出力トランジスタＡ１に接続され、金属配線Ａ２ａの他端は入力トランジスタゲート入力コンタクトＥ８１を介して入力トランジスタゲート電極Ａ９に接続されている。入力トランジスタゲート電極Ａ９は、入力Ｐ型トランジスタＢ３１、入力Ｎ型トランジスタＢ３２のチャネル領域上に共通して延在するように設けられている。
【００６６】
入力トランジスタゲート電極Ａ９の入力Ｎ型トランジスタＢ３２のチャネル領域を通過した先の部分は、入力トランジスタゲート引き出しコンタクトＥ８２を介して金属配線Ａ２ｃの一端に接続されている。金属配線Ａ２ｃの他端は、抵抗素子Ａ４の一端と接続されている。また、実施の形態３と同様に、抵抗素子Ａ４の後段には、金属配線Ａ２ｂを介してダイオードＦ５が接続されている。
【００６７】
これにより、実施の形態３と同様に、アンテナ効果によるゲート酸化膜の破壊を防止すると共に、入力トランジスタＡ３の立ち上がりを早くすることができ、高速動作を実現することが可能となる。また、実施の形態２と同様に、抵抗素子Ａ４で必要な抵抗の一部を入力トランジスタゲート電極Ａ９が兼ねることができ、抵抗素子Ａ４の抵抗を少なくすることができ、レイアウト面積の拡大を抑制することが可能となる。
【００６８】
実施の形態５．
本発明の実施の形態５に係る半導体装置の構成について、図８を参照して説明する。図８は、本実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態では、実施の形態１の前段出力トランジスタＡ１と入力トランジスタＡ３とを接続する金属配線Ａ２ａの途中に引き出し配線Ｎ８が設けられている。引き出し配線Ｎ８は、抵抗素子コンタクトＡ１０を介して、抵抗素子Ａ４の一端に接続されている。
【００６９】
抵抗素子Ａ４の他端は、抵抗素子コンタクトＡ１０を介して金属配線Ａ２ｂに接続されている。金属配線Ａ２ｂは、ダミートランジスタゲートコンタクトＡ１１を介して、ダミートランジスタＡ５のダミートランジスタゲート電極Ａ１２に接続されている。すなわち、ダミートランジスタＡ５は、抵抗素子Ａ４を経由して引き出し配線Ｎ８に接続されている。
【００７０】
本実施の形態においても、実施の形態１と同様の効果が得られる。また、本実施の形態では、空き領域に自由に抵抗素子や引出配線、ダミートランジスタＡ５を配置することができるため、レイアウト面積拡大の抑制に有効である。
【００７１】
実施の形態６．
本発明の実施の形態６に係る半導体装置の構成について、図９を参照して説明する。図９は、本実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態では、実施の形態５と同様に、引き出し配線Ｎ８が設けられている。引き出し配線Ｎ８は、抵抗素子Ａ４を経由してダミートランジスタＡ５に接続されている。本実施の形態においても、実施の形態３と同様の効果が得られる。また、本実施の形態では、空き領域に自由に抵抗素子や引出配線、ダイオードＦ５を配置することができるため、レイアウト面積拡大の抑制に有効である。
【００７２】
実施の形態７．
本発明の実施の形態７に係る半導体装置の構成について、図１０を参照して説明する。図１０は、本実施の形態に係る半導体装置の構成を示す平面図である。図１０に示すように、前段出力トランジスタＡ１は、前段出力トランジスタドレイン拡散層Ａ６を有している。引き出し配線Ｎ８は、金属配線Ａ２の一端から分岐して設けられている。前段出力トランジスタドレイン拡散層Ａ６は、ドレインコンタクトＡ７を介して、引き出し配線Ｎ８に接続されている。
【００７３】
引き出し配線Ｎ８は、抵抗素子コンタクトＡ１０を介して、抵抗素子Ａ４に接続されている。ダミートランジスタＡ５は、抵抗素子Ａ４を経由して、引き出し配線Ｎ８と接続される。本実施の形態においても、実施の形態１と同様の効果が得られる。また、本実施の形態では、空き領域に自由に抵抗素子や引出配線、ダミートランジスタＡ５を配置することができるため、レイアウト面積拡大の抑制に有効である。
【００７４】
実施の形態８．
本発明の実施の形態８に係る半導体装置の構成について、図１１を参照して説明する。図１１は、本実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態では、実施の形態７と同様に、引き出し配線Ｎ８が設けられている。引き出し配線Ｎ８は、抵抗素子Ａ４を経由してダイオードＦ５に接続されている。本実施の形態においても、実施の形態３と同様の効果が得られる。また、本実施の形態では、空き領域に自由に抵抗素子や引出配線、ダイオードＦ５を配置することができるため、レイアウト面積拡大の抑制に有効である。
【００７５】
以上説明したように、本発明によれば、ダミートランジスタＡ５又はダイオードＦ５の負荷容量の影響による前段出力トランジスタＡ１から入力トランジスタＡ３までの信号遅延を少なくすることが可能である。
【００７６】
例えば、前段出力トランジスタ出力接点Ｂ２から入力トランジスタゲート入力接点Ｂ３までの抵抗が２０Ωの場合、入力トランジスタゲート入力接点Ｂ３からダミートランジスタＡ５までの抵抗値（抵抗素子Ａ４）を２ＫΩにすることで、抵抗分圧の効果によりダミートランジスタＡ５の負荷容量の影響を１００分の１にすることができる。
【００７７】
また、ダミートランジスタＡ５やダイオードＦ５は、前段出力トランジスタＡ１、入力トランジスタＡ３から離れたチップ内の空き領域に自由に配置することが可能である。このため、ダミートランジスタＡ５や、ダイオードＦ５を設けることによるチップサイズの拡大を防止することができる。
【００７８】
さらに、本発明に係る製造方法により、抵抗素子の抵抗値を計算することにより、アンテナ効果によってゲート酸化膜破壊が起こらないような抵抗素子の抵抗値を定量的に設定することが可能になる。
【００７９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００８０】
Ａ１  前段出力トランジスタ
Ａ２ａ、Ａ２ｂ、Ａ２ｃ  金属配線
Ａ３  入力トランジスタ
Ａ４  抵抗素子
Ａ５  ダミートランジスタ
Ａ６  前段出力トランジスタドレイン拡散層
Ａ７  ドレインコンタクト
Ａ８  入力トランジスタゲートコンタクト
Ａ９  入力トランジスタゲート電極
Ａ１０  抵抗素子コンタクト
Ａ１１  ダミートランジスタゲートコンタクト
Ａ１２  ダミートランジスタゲート電極
Ｂ１  前段出力トランジスタ入力端子
Ｂ２  前段出力トランジスタ出力接点
Ｂ３  入力トランジスタゲート入力接点
Ｂ３１  入力Ｐ型トランジスタ
Ｂ３２  入力Ｎ型トランジスタ
Ｂ３３  入力トランジスタ出力端子
Ｂ５  ダミートランジスタゲート入力接点
Ｅ８１  入力トランジスタゲート入力コンタクト
Ｅ８２  入力トランジスタゲート引き出しコンタクト
Ｆ５  ダイオード
Ｆ１１  ダイオードコンタクト
Ｆ１２  ダイオード拡散層
Ｉ４  拡散層抵抗素子
Ｊ７  寄生ダイオード
Ｎ８  引き出し配線
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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