(57)【要約】      （修正有）【課題】筒状形状の容量を高容量にするとともに、下部電極に高抵抗領域が形成されるのを防ぐ半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置１００は、筒状形状に形成された容量１３０を含む。半導体装置１００は、基板１０２上に形成された絶縁膜１０４，１０６，１０８，１１０と、絶縁膜１０４，１０６，１０８，１１０に設けられた凹部内の底部には形成されず側壁に選択的に形成された第１の金属膜１３２、および凹部内の底部上および側壁の第１の金属膜１３２上に形成された第２の金属膜１３４を含み、筒状形状に形成された下部電極１３１と、下部電極１３１上に形成された容量膜１３６と、容量膜１３６上に形成された上部電極１３８とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部内に、下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極と、を含む筒状形状に形成された容量を形成する工程と、
を含み、
前記容量を形成する工程において、前記下部電極は、
前記基板上の全面に第１の金属膜を形成して、前記凹部内に第１の金属膜を形成する工程と、
異方性ドライエッチングにより、前記凹部底部の前記第１の金属膜を選択的に除去して当該凹部の側壁にのみ当該第１の金属膜を残す工程と、
前記基板上の全面に第２の金属膜を形成して、前記凹部内の底部上および側壁の前記第１の金属膜上に当該第２の金属膜を形成して、前記第１の金属膜および当該第２の金属膜で構成される前記下部電極を形成する工程と、
により形成される半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記容量を形成する工程において、前記下部電極は、前記凹部の底部における膜厚が、側壁における膜厚より薄くなるように形成される半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記凹部を形成する工程において、前記凹部の底部には、前記基板の不純物拡散領域に電気的に接続されたコンタクトが露出し、
前記容量を形成する工程の前記凹部の側壁にのみ前記第１の金属膜を残す工程において、前記凹部の底部に前記コンタクトが露出し、
前記下部電極を形成する工程において、前記第２の金属膜が、前記コンタクトと接するように当該第２の金属膜を形成する半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記容量を形成する工程において、
当該凹部の側壁にのみ前記第１の金属膜を残す工程の後、前記下部電極を形成する工程の前に、前記凹部内をウェット処理する工程をさらに含む半導体装置の製造方法。
【請求項５】
筒状形状に形成された容量を含む半導体装置であって、
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜に設けられた凹部内の底部には形成されず側壁に選択的に形成された第１の金属膜、および前記凹部内の底部上および側壁の前記第１の金属膜上に形成された第２の金属膜を含む下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、
を含む半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記下部電極は、前記凹部の底部における膜厚が、側壁における膜厚より薄く形成された半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記下部電極の前記第１の金属膜は、ＴｉＮ、ＴａＮ、Ｗ、またはＷＮにより構成された半導体装置。
【請求項８】
請求項５から７いずれかに記載の半導体装置において、
前記下部電極の前記第２の金属膜は、ＴｉＮ、ＴａＮ、Ｗ、またはＷＮにより構成された半導体装置。
【請求項９】
請求項５から８いずれかに記載の半導体装置において、
前記凹部の底部下において前記下部電極の前記第２の金属膜と接して設けられ、前記基板の不純物拡散領域に電気的に接続されたコンタクトをさらに含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、とくに、筒状形状の容量を含む半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭとロジック回路とが混載された混載品、およびＤＲＡＭ単体メモリにおいて、微細化に伴い、ＤＲＡＭの容量確保が非常に困難になってきている。容量確保のために、たとえば下部電極表面積を拡大することが検討されている。セルサイズを犠牲にしないで、ＤＲＡＭ容量部の下部電極表面積を拡げるために、ＤＲＡＭの容量部の形状として筒状形状（シリンダ形状）が採用されている。
【０００３】
特許文献１（特開２００８−１９２６５０号公報）には、層間絶縁膜に貫通して設けられたキャパシタ用深穴シリンダの底面及び側面を覆って形成されたシリコン膜、下部金属電極、容量絶縁膜および上部電極を有するキャパシタとを有し、シリコン膜は、下部金属電極との界面近傍に、下部金属電極を構成する金属との反応によるシリサイド層を有する半導体装置が記載されている。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗を小さく抑えることができ、高い歩留まりが得られるとされている。
【０００４】
また、特許文献２（特開２００５−２１７１８９号公報）には、ホールの底部および側壁に、ＴｉＡｌＮよりなる水素バリア膜が配置され、その上に、下部電極が形成された構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９２６５０号公報
【特許文献２】特開２００５−２１７１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
筒状形状の容量において、容量を高容量とするために、基板表面に対して垂直な高さ方向にＤＲＡＭ容量部を拡大することが考えられる。ＤＲＡＭ容量部を高さ方向に拡大すると、筒の深さが深くなり、筒のアスペクト比が高くなることになる。しかし、筒のアスペクト比が高くなると、絶縁膜に凹部を形成して、当該凹部内に下部電極を形成する際に、下部電極を構成する金属膜を均一に形成することが困難になる。とくに、凹部の側壁で、金属膜の膜厚のばらつきが生じやすい。下部電極を構成する金属膜の膜厚が不均一となり、とくに金属膜が薄すぎて凹部側壁に金属膜が形成されていない箇所が生じると、局所的に高抵抗領域ができてしまう。
【０００７】
図１１は、ＤＲＡＭの容量の構成を示す回路図である。
図１１（ａ）は、ＤＲＡＭの容量３０の理想的な回路構成を示す。ここで、下部電極３１は、トランジスタに接続されており、上部電極３８はＶｐの電位に接続されており、容量３０の実効容量値（抵抗がゼロの時の容量値）はＣｓとなっている。しかし、容量３０の下部電極３１に、局所的な高抵抗領域ができると、ＤＲＡＭセルに”Ｈ“を書き込む際に、図１１（ｂ）に示すように、局所的な高抵抗領域を挟んで、基板表面（プラグ）に近い側の容量Ｃ１と遠い側の容量Ｃ２とが生じる。このとき、容量３０の実効的容量値はＣ１＋α×Ｃ２（０＜α＜１）となる。ここで、αは、リード時に高抵抗領域によって、トランジスタに読み出しできない容量分や書き込み時に時間内に書き込めない容量分を示す係数である。抵抗が大きくなるほどαが小さくなる。このように、金属膜の膜厚のばらつきが生じ、局所的な高抵抗領域が発生して下部電極抵抗の増加が生じると、容量３０の実効容量値の低下が生じてしまう。
【０００８】
一方、このような高抵抗領域が生じないように、凹部内に形成する金属膜の膜厚を厚くすると、凹部底部に形成される金属膜の膜厚が厚くなり、ＤＲＡＭ容量部を高さ方向に拡大した効果がなくなってしまう。従来、このような問題が解決されていなかった。
【課題を解決するための手段】
【０００９】
本発明によれば、
基板上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部内に、下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極と、を含む筒状形状に形成された容量を形成する工程と、
を含み、
前記容量を形成する工程において、前記下部電極は、
前記基板上の全面に第１の金属膜を形成して、前記凹部内に第１の金属膜を形成する工程と、
異方性ドライエッチングにより、前記凹部底部の前記第１の金属膜を選択的に除去して当該凹部の側壁にのみ当該第１の金属膜を残す工程と、
前記基板上の全面に第２の金属膜を形成して、前記凹部内の底部上および側壁の前記第１の金属膜上に当該第２の金属膜を形成して、前記第１の金属膜および当該第２の金属膜で構成される前記下部電極を形成する工程と、
により形成される半導体装置の製造方法が提供される。
【００１０】
本発明によれば、
筒状形状に形成された容量を含む半導体装置であって、
基板と、
前記基板上に形成された絶縁膜と、
前記絶縁膜に設けられた凹部内の底部には形成されず側壁に選択的に形成された第１の金属膜、および前記凹部内の底部上および側壁の前記第１の金属膜上に形成された第２の金属膜を含む下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、
を含む半導体装置が提供される。
【００１１】
この構成によれば、第１の金属膜を凹部内の側壁にのみ選択的に形成した後に、さらに第２の金属膜を形成することにより、とくに膜厚が薄くなりやすい凹部内の側壁においても、下部電極の膜厚を充分に確保することができる。これにより、凹部のアスペクト比が高い場合でも、下部電極に高抵抗領域が形成されるのを防ぐことができる。また、第１の金属膜が凹部の側壁にのみ選択的に残るようにしているので、下部電極の底部の膜厚を薄く形成することができる。このように凹部の底部における下部電極の膜厚を薄くすることにより、下部電極面積の縮小を防ぎ、容量を高容量とすることもできる。これにより、筒状形状の容量を高容量にするとともに、下部電極に高抵抗領域が形成されるのを防ぐことができる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、筒状形状の容量を高容量にするとともに、下部電極に高抵抗領域が形成されるのを防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１１】ＤＲＡＭの容量の構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１０２と、基板１０２上に形成された層間絶縁膜１０４と、その上にそれぞれ交互に形成された複数の層間絶縁膜１０６および層間絶縁膜１０８と、さらにその上に形成された層間絶縁膜１１０と、さらにその上に形成された層間絶縁膜１１２とを含む。
【００１７】
基板１０２は、たとえばシリコン基板等の半導体装置とすることができる。基板１０２にはゲート１１８を含むトランジスタが形成されている。また、層間絶縁膜１０４中には、コンタクト１２０およびその上に形成された配線１２２、コンタクト１２４、コンタクト１１４等が形成されている。コンタクト１２０、コンタクト１２４、およびコンタクト１１４は、基板１０２中の不純物拡散領域と接続されている。コンタクト１２０およびコンタクト１２４は、それぞれゲート１１８を含むトランジスタのソースまたはドレインに接続された構成とすることができる。層間絶縁膜１０４は、たとえばシリコン酸化膜（ＳｉＯ２）等により構成することができる。ここで、層間絶縁膜１０４はまとめて示しているが、複数の絶縁膜の積層膜とすることができる。
【００１８】
層間絶縁膜１０６および層間絶縁膜１０８の積層構造、層間絶縁膜１１０、および層間絶縁膜１１２中には、配線構造１１６が形成されている。配線構造１１６は、配線とビアとを含み、たとえばデュアルダマシン配線構造やシングルダマシン配線構造とすることができる。ここで、配線構造１１６の配線部分は主に層間絶縁膜１０８中に形成されており、ビア部分は層間絶縁膜１０６中に形成されている。層間絶縁膜１０６および層間絶縁膜１０８は、低誘電率膜（Ｌｏｗ−ｋ膜）により構成することができる。とくに、配線が形成される層間絶縁膜１０８は、低誘電率膜とすることができる。層間絶縁膜１１０および層間絶縁膜１１２は、たとえばシリコン酸化膜（ＳｉＯ２）等により構成することができる。なお、図示していないが、これらの層間絶縁膜は、たとえばエッチング阻止膜や保護絶縁膜等を含む複数の膜の積層構造とすることもできる。
【００１９】
層間絶縁膜１０６および層間絶縁膜１０８の積層構造、および層間絶縁膜１１０中には、コンタクト１２４に接続された容量１３０が形成されている。容量１３０は、筒状形状（シリンダ形状）のＭＩＭ（Metal-Insulator-Metal）キャパシタとすることができる。容量１３０は、ＤＲＡＭの容量とすることができる。
【００２０】
以下、容量１３０が形成された層間絶縁膜１０６および層間絶縁膜１０８の積層構造、および層間絶縁膜１１０を単に絶縁膜として説明する。容量１３０は、絶縁膜に設けられた凹部内に筒状形状に形成された下部電極１３１と、下部電極１３１上に形成された容量膜１３６と、容量膜１３６上に形成された上部電極１３８とを含む。本実施の形態において、下部電極１３１は、凹部内の底部には形成されず側壁に選択的に形成された第１の金属膜１３２、および凹部内の底部上および側壁の第１の金属膜１３２上に形成された第２の金属膜１３４を含む。
【００２１】
ここで、第１の金属膜１３２と第２の金属膜１３４とは、同じ材料で構成してもよく、異なる材料で構成してもよい。第１の金属膜１３２および第２の金属膜１３４は、それぞれ、たとえばＴｉＮ、ＴａＮ、Ｗ、ＷＮ等の金属材料により構成することができる。容量膜１３６は、たとえばＺｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素の酸化物により構成することができる。上部電極１３８は、たとえばＴｉＮ、ＴａＮ、ＷＮ等の金属材料により構成することができる。上部電極１３８は、さらに、前述した金属材料の上にたとえばＷ等が形成された構成とすることもできる。上部電極１３８により、絶縁膜に形成された凹部が埋め込まれる。
【００２２】
次に、図１から図９を参照して、本実施の形態における容量１３０の製造手順を説明する。図１から図９は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００２３】
まず、通常の方法で、基板１０２にゲート１１８を含むトランジスタを形成し、基板１０２上のゲート１１８上に層間絶縁膜１０４の一部である絶縁膜を形成し、当該絶縁膜内にコンタクトホールを形成して当該コンタクトホール内に導電材料を埋め込み、コンタクト１２０を形成する。ついで、絶縁膜上に配線１２２を形成し、その上に層間絶縁膜１０４の一部である別の絶縁膜を形成する。これにより、層間絶縁膜１０４が形成される。この後、層間絶縁膜１０４内にコンタクトホールを形成してコンタクトホール内に導電材料を埋め込み、コンタクト１１４やコンタクト１２４を形成する。
【００２４】
つづいて、通常のダマシン手法等により、層間絶縁膜１０６と層間絶縁膜１０８との積層膜およびその中に配線構造１１６が形成された多層配線構造を形成する。その後、最上層の層間絶縁膜１０８上に層間絶縁膜１１０を形成する。図２はこの状態を示す。
【００２５】
次いで、通常のリソグラフィ技術により、層間絶縁膜１０６および層間絶縁膜１０８の積層構造、および層間絶縁膜１１０（以下まとめて単に絶縁膜という。）にドライエッチングで凹部１５０を形成する（図３）。ここで、凹部１５０の底面には、コンタクト１２４が露出している。
【００２６】
この後、基板１０２上の全面（凹部１５０内および層間絶縁膜１１０上）に第１の金属膜１３２を形成する（図４）。第１の金属膜１３２は、たとえば化学気相成長法（ＣＶＤ法：Chemical Vapor Deposition）により形成することができる。これにより、凹部１５０のアスペクト比が大きい場合でも、比較的均一な膜厚で第１の金属膜１３２を成膜することができる。
【００２７】
つづいて、異方性ドライエッチングにより、凹部１５０の底部および凹部１５０外に露出した層間絶縁膜１１０表面の第１の金属膜１３２を選択的に除去し、第１の金属膜１３２が凹部１５０の側壁にのみ選択的に残るようにする（図５）。このとき、凹部１５０の底面には、コンタクト１２４が露出している。また、第１の金属膜１３２の凹部１５０の側壁における膜厚は、たとえば５ｎｍ以上１０ｎｍ以下程度とすることができる。
【００２８】
次いで、たとえば有機系薬液を用いたウェット処理により、コンタクト１２４表面の処理後、基板１０２上の全面（凹部１５０内および層間絶縁膜１１０上）に第２の金属膜１３４を形成する（図６）。第２の金属膜１３４も、たとえばＣＶＤ法により形成することができる。本実施の形態において、第２の金属膜１３４は、凹部１５０の底部に露出していたコンタクト１２４と接続される。また、凹部１５０内に側壁において、第１の金属膜１３２上に第２の金属膜１３４が形成される。これにより、下部電極となる金属膜１３１の膜厚は、凹部１５０の底部において、たとえば１０ｎｍ以上１５ｎｍ以下程度、凹部１５０の側壁においてたとえば１５ｎｍ以上２０ｎｍ以下程度（ただし底部における膜厚は側壁における膜厚よりも薄い）となるようにすることができる。たとえばＣＶＤ法で成膜した場合、通常は凹部側壁の膜厚は底部の膜厚より薄くなりやすい。しかし、本実施の形態において、凹部側壁には二度の成膜工程で金属膜１３１が形成されるので、側壁の膜厚を厚くすることができる。一例として、第１の金属膜１３２を形成する際の成膜装置の設定膜厚と第２の金属膜１３４を形成する際の成膜装置の設定膜厚とを同程度とすることができる。
以上の処理により、本実施の形態において、下部電極１３１を凹部１５０の底部における膜厚が、側壁における膜厚より薄くなるように形成することができる。
【００２９】
つづいて、第２の金属膜１３４上に、凹部１５０を埋め込むように犠牲膜（不図示）を形成する。次いで、犠牲膜および第２の金属膜１３４をエッチングして、凹部１５０の外部に露出した第２の金属膜１３４を除去する。その後、凹部１５０内に残存する犠牲膜をエッチングにより除去する。これにより、第１の金属膜１３２および第２の金属膜１３４により構成された下部電極１３１が形成される（図７）。このとき、凹部１５０は下部電極１３１により埋め込まれておらず、まだ凹部が形成されている。
【００３０】
その後、層間絶縁膜１１０および下部電極１３１上に、容量膜１３６を形成する（図８）。つづいて、容量膜１３６上に、上部電極１３８を形成する（図９）。容量膜１３６および上部電極１３８は、筒状形状の容量の一般的な容量膜および上部電極の形成方法で形成することができる。
【００３１】
この後、層間絶縁膜１１０上の容量膜１３６上に層間絶縁膜１１２を形成した後、層間絶縁膜１１２内に配線構造１１６を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
【００３２】
図１０は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
図１から図９では、容量１３０が形成された絶縁膜中に配線構造１１６が形成された例を示したが、本例では、容量１３０が形成された層間絶縁膜１０６中に、ビア１１５（コンタクト）のみが形成された例を示す。ここで、層間絶縁膜１０６は、まとめて示しているが、複数の絶縁膜の積層膜とすることができる。ただし、層間絶縁膜１０６は、たとえばシリコン酸化膜等、低誘電率膜ではない絶縁膜により構成することもできる。また、その他、種々の構成とすることができる。
【００３３】
次に、本実施の形態における半導体装置１００およびその製造手順の効果を説明する。
本実施の形態において、以上の下部電極１３１の製造手順により、第１の金属膜１３２を凹部１５０内の側壁にのみ選択的に形成した後に、さらに第２の金属膜１３４を形成することにより、とくに膜厚が薄くなりやすい凹部１５０内の側壁においても、下部電極１３１の膜厚を充分に確保することができる。これにより、凹部１５０のアスペクト比が高い場合でも、下部電極１３１に高抵抗領域が形成されるのを防ぐことができる。これにより、ＤＲＡＭの容量１３０を、図１１（ａ）に示したようなＤＲＡＭの容量３０の理想的な回路構成と同様とすることができる。
【００３４】
また、以上の下部電極１３１の製造手順により、下部電極１３１を凹部１５０の底部における膜厚が、側壁における膜厚より薄くなるように形成することができる。このように凹部１５０の底部における下部電極１３１の膜厚を薄くすることにより、下部電極１３１面積の縮小を防ぎ、容量１３０を高容量とすることもできる。
【００３５】
これにより、ＤＲＡＭとロジック回路とが混載された混載品およびＤＲＡＭメモリ単体品において、プロセス微細化に対して、セル容量の確保を行う意味で、下部電極の表面積の縮小を最小限に抑え、さらに低抵抗均一化を実現できている。
【００３６】
さらに、凹部１５０内の側壁に選択的に第１の金属膜１３２を形成するので、凹部１５０の側壁を第１の金属膜１３２で保護した状態で、凹部１５０の底部に露出するコンタクト１２４の表面をウェット処理することができる。これにより、凹部１５０が形成される絶縁膜が低誘電率膜を含む場合でも、ウェット処理で用いられる水分が低誘電率膜中に吸収されるのを防ぐこともできる。
【００３７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３８】
１００ 半導体装置
１０２ 基板
１０４ 層間絶縁膜
１０６ 層間絶縁膜
１０８ 層間絶縁膜
１１０ 層間絶縁膜
１１２ 層間絶縁膜
１１４ コンタクト
１１５ ビア
１１６ 配線構造
１１８ ゲート
１２０ コンタクト
１２２ 配線
１２４ コンタクト
１３０ 容量
１３１ 下部電極
１３２ 第１の金属膜
１３４ 第２の金属膜
１３６ 容量膜
１３８ 上部電極
１５０ 凹部
【図１】
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【図２】
2011210943.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2011210943.tif 000008
【図７】
2011210943.tif 000009
【図８】
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【図９】
2011210943.tif 000011
【図１０】
2011210943.tif 000012
【図１１】
2011210943.tif 000013