(57)【要約】【課題】  不揮発性半導体記憶装置で書き込み揺らぎを抑制して、しきい値分布を狭小化する。【解決手段】  書き込み対象のメモリセルトランジスタのしきい値が第１のしきい値未満の場合はビット線に第１のビット線電圧を印加する第１書き込みを行い、書き込み対象のメモリセルトランジスタのしきい値が第１のしきい値以上かつ第２のしきい値未満の場合はビット線に前記第１のビット線電圧より大きい第２のビット線電圧を印加する第２書き込みを行い、書き込み対象のメモリセルトランジスタのしきい値が第２のしきい値以上第３のしきい値未満の場合はビット線に前記第２のビット線電圧より大きい第３のビット線電圧を印加する第３書き込みを行う。【選択図】  図７
2011210337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第1の方向に沿って形成された素子領域と、
それぞれが拡散層領域とゲート絶縁膜と電荷蓄積層と制御ゲート電極とを有し、前記素
子領域上に直列に配置されて形成された複数のメモリセルトランジスタと、
拡散層領域とゲート絶縁膜とゲート電極とを有し、前記素子領域上に前記複数のメモリ
セルトランジスタの少なくとも一端に配置されて形成された選択ゲートトランジスタと、
前記選択ゲートトランジスタの前記メモリセルトランジスタと反対側の拡散層に接続さ
れ、前記第1の方向に沿って形成されたビット線と、
前記第1の方向と直交する第2の方向に沿って形成され前記複数のメモリセルトランジス
タ制御ゲート電極にそれぞれ接続されたワード線と、
前記ワード線と平行に配置され、前記選択ゲートトランジスタゲート電極に接続された
選択ゲート線と、
前記複数のメモリセルトランジスタのうちの書き込み対象メモリセルトランジスタに対
してデータを書き込み、前記書き込み手段によってデータが書き込まれた前記書き込み対
象のメモリセルトランジスタのしきい値と所定のしきい値検証電圧との大小関係を検証し
、前記書き込み対象のメモリセルトランジスタに接続された前記ビット線に電位を印加す
る制御手段と、
を備え、
前記制御手段は、前記ワード線の書き込み電圧を段階的に上昇させながら前記書き込み
対象のメモリセルトランジスタにデータを書き込む動作の際に、前記書き込み対象のメモ
リセルトランジスタのしきい値が第１のしきい値未満の場合は前記ビット線に第１のビッ
ト線電圧を印加する第１書き込みを行い、前記書き込み対象のメモリセルトランジスタの
しきい値が前記第１のしきい値以上かつ第２のしきい値未満の場合は前記ビット線に前記
第１のビット線電圧より大きい第２のビット線電圧を印加する第２書き込みを行い、前記
書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値以上第３のしき
い値未満の場合は前記ビット線に前記第２のビット線電圧より大きい第３のビット線電圧
を印加する第３書き込みを行うことを特徴とした不揮発性半導体記憶装置。
【請求項２】
前記制御手段は、ｋを１以上３以下の整数として、前記第ｋ書き込みにおいて、
前記書き込み対象のメモリセルトランジスタの制御ゲート電極に書き込み電圧を印加す
る書き込み動作を行い、前記第ｋのしきい値を検証電圧としてしきい値検証動作を行い、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第ｋのしきい値未満の場合
は前記書き込み電圧をステップアップさせて書き込み動作をそれぞれ行うことを特徴とし
た請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御手段は、前記第１書き込みを終了した前記書き込み対象のメモリセルトランジ
スタに対して前記第２のしきい値をしきい値検証電圧とするしきい値検証動作を行い、前
記書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値以上の場合は
前記第２書き込みをスキップさせ、前記第２書き込みを終了した前記書き込み対象のメモ
リセルトランジスタに対して前記第３のしきい値をしきい値検証電圧とするしきい値検証
動作を行い、前記書き込み対象のメモリセルトランジスタのしきい値が前記第３のしきい
値以上の場合は前記第３書き込みをスキップさせることを特徴とした請求項２に記載の不
揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に第1の方向に沿って形成された素子領域と、
それぞれが拡散層領域とゲート絶縁膜と電荷蓄積層と制御ゲート電極とを有し、前記素
子領域上に直列に配置されて形成された複数のメモリセルトランジスタと、
拡散層領域とゲート絶縁膜とゲート電極とを有し、前記素子領域上に前記複数のメモリ
セルトランジスタの少なくとも一端に配置されて形成された選択ゲートトランジスタと、
前記選択ゲートトランジスタの前記メモリセルトランジスタと反対側の拡散層に接続さ
れ、前記第1の方向に沿って形成されたビット線と、
前記第1の方向と直交する第2の方向に沿って形成され前記複数のメモリセルトランジス
タ制御ゲート電極にそれぞれ接続されたワード線と、
前記ワード線と平行に配置され、前記選択ゲートトランジスタゲート電極に接続された
選択ゲート線と、
前記複数のメモリセルトランジスタのうちの書き込み対象メモリセルトランジスタに対
してデータを書き込み、前記書き込み手段によってデータが書き込まれた前記書き込み対
象のメモリセルトランジスタのしきい値と所定のしきい値検証電圧との大小関係を検証し
、前記書き込み対象のメモリセルトランジスタに接続された前記ビット線に電位を印加す
る制御手段と、
を備え、
前記制御手段は、前記ワード線の書き込み電圧を段階的に上昇させながら前記書き込み
対象のメモリセルトランジスタにデータを書き込む動作の際に、ｍを４以上の自然数、ｎ
を１以上ｍ−１以下の自然数として、前記書き込み対象のメモリセルトランジスタのしき
い値が第ｎのしきい値未満の場合は前記ビット線に第ｎのビット線電圧を印加する第ｎ書
き込みを行い、前記書き込み対象のメモリセルトランジスタのしきい値が前記第ｎのしき
い値以上かつ第ｎ＋１のしきい値未満の場合は前記ビット線に前記第ｎのビット線電圧よ
り大きい第ｎ＋１のビット線電圧を印加する第ｎ＋１書き込みを行うことを特徴とした不
揮発性半導体記憶装置。
【請求項５】
半導体基板上に形成された素子領域上に直列に配置された複数のメモリセルトランジス
タと、
前記複数のメモリセルトランジスタの少なくとも一端に配置されて形成された選択ゲー
トトランジスタと、
前記選択ゲートトランジスタの前記メモリセルトランジスタと反対側に接続されたビッ
ト線と、
前記複数のメモリセルトランジスタのうちの書き込み対象メモリセルトランジスタに対
してデータを書き込み、前記書き込み手段によってデータが書き込まれた前記書き込み対
象のメモリセルトランジスタのしきい値と所定のしきい値検証電圧との大小関係を検証し
、前記書き込み対象のメモリセルトランジスタに接続された前記ビット線に電位を印加す
る制御手段と、を備えた不揮発性半導体記憶装置において、
前記ワード線の書き込み電圧が段階的に上昇されながら書き込み対象のメモリセルトラ
ンジスタにデータが書き込まれる動作の際に、
前記書き込み対象のメモリセルトランジスタのしきい値が第１のしきい値未満の場合は
前記ビット線に第１のビット線電圧が印加され、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第１のしきい値以上かつ
第２のしきい値未満の場合は前記ビット線に前記第１のビット線電圧より大きい第２のビ
ット線電圧が印加され、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値以上かつ
第３のしきい値未満の場合は前記ビット線に前記第２のビット線電圧より大きい第３のビ
ット線電圧が印加されることを特徴とした不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、ＮＡＮＤ型フラッシュメモリの書き
込み方法に関するものである。
【背景技術】
【０００２】
高集積化が可能な不揮発性半導体記憶装置の一つとして、メモリセルを複数個直列接続
してＮＡＮＤストリングを構成するＮＡＮＤ型フラッシュメモリが注目されている。ＮＡ
ＮＤ型フラッシュメモリのメモリセルには、半導体基板上に形成されたトンネル絶縁膜の
上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＭＯＳＦＥＴ構造が用いら
れ、浮遊ゲートに蓄積された電荷量によって、データ“０”、“１”が記憶される。浮遊
ゲートに蓄積された電荷は、トンネル絶縁膜を介したトンネル電流によって制御される。
以下、メモリセルトランジスタのしきい値電圧が正の状態をデータ“０”（書き込み状態
）、負の状態をデータ“１”（消去状態）とする。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタのトンネル電流を用
いてデータを書き込むため、各メモリセルの製造上のばらつき等に起因した書き込み速度
のばらつきがある。したがって、各メモリセルに対する書き込み電圧および書き込み時間
が同じであっても、“０”データ書き込みされたメモリセルトランジスタのしきい値は、
ある範囲の分布を有する。
【０００４】
そこで、ＮＡＮＤ型フラッシュメモリにおいて、“０”データ書き込みされたメモリセ
ルトランジスタのしきい値分布を一定の範囲に追い込むために、書き込み電圧を狭い時間
幅のパルス電圧として、ある一定の初期電圧（書き込み初期電圧）から書き込みを開始し
、パルス電圧を一定のステップ値によって増加させながら繰り返し印加することで一連の
書き込み動作を行う。そして、１回の書き込み動作毎に、書き込み対象のメモリセルトラ
ンジスタのしきい値と一定のしきい値検証電圧との大小関係を比較して書き込み状態を確
認するしきい値検証動作を行う。しきい電圧がしきい値検証電圧以上に上昇したことがし
きい値検証動作によって確認されたメモリセルに対しては、次回のサイクルにおいて書き
込み動作が行われないように設定される。これにより、書き込み速度が速いメモリセルに
対しては早く書き込み動作が終了し、その後のしきい値電圧の上昇はなくなる。パルス電
圧のステップ値と書き込み対象のメモリセルトランジスタのしきい値の上昇幅はほぼ等し
いとすれば、しきい値分布は原理的にはパルス電圧のステップ値の範囲に制御される（特
許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９６９８８号公報（第３６頁、図７）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＮＡＮＤ型フラッシュメモリの微細化および多値化が進むに伴い、書き
込み揺らぎを原因とする書き込み後のしきい値分布が広くなることが問題となった。
【０００７】
そこで本発明は、上記のような問題点を考慮し、書き込み揺らぎを抑制し、書き込み後
のしきい値分布を狭小にすることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、半導体基板
と、前記半導体基板上に第1の方向に沿って形成された素子領域と、それぞれが拡散層領
域とゲート絶縁膜と電荷蓄積層と制御ゲート電極とを有し、前記素子領域上に直列に配置
されて形成された複数のメモリセルトランジスタと、拡散層領域とゲート絶縁膜とゲート
電極とを有し、前記素子領域上に前記複数のメモリセルトランジスタの少なくとも一端に
配置されて形成された選択ゲートトランジスタと、前記選択ゲートトランジスタの前記メ
モリセルトランジスタと反対側の拡散層に接続され、前記第1の方向に沿って形成された
ビット線と、前記第1の方向と直交する第2の方向に沿って形成され前記複数のメモリセル
トランジスタ制御ゲート電極にそれぞれ接続されたワード線と、前記ワード線と平行に配
置され、前記選択ゲートトランジスタゲート電極に接続された選択ゲート線と、前記複数
のメモリセルトランジスタのうちの書き込み対象メモリセルトランジスタに対してデータ
を書き込み、前記書き込み手段によってデータが書き込まれた前記書き込み対象のメモリ
セルトランジスタのしきい値と所定のしきい値検証電圧との大小関係を検証し、前記書き
込み対象のメモリセルトランジスタに接続された前記ビット線に電位を印加する制御手段
と、を備え、前記制御手段は、前記ワード線の書き込み電圧を段階的に上昇させながら前
記書き込み対象のメモリセルトランジスタにデータを書き込む動作の際に、前記書き込み
対象のメモリセルトランジスタのしきい値が第１のしきい値未満の場合は前記ビット線に
第１のビット線電圧を印加する第１書き込みを行い、前記書き込み対象のメモリセルトラ
ンジスタのしきい値が前記第１のしきい値以上かつ第２のしきい値未満の場合は前記ビッ
ト線に前記第１のビット線電圧より大きい第２のビット線電圧を印加する第２書き込みを
行い、前記書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値以上
第３のしきい値未満の場合は前記ビット線に前記第２のビット線電圧より大きい第３のビ
ット線電圧を印加する第３書き込みを行うことを特徴としている。
【発明の効果】
【０００９】
ビット線電圧を多段階にわたって増加させることにより、書き込み揺らぎを抑制し、書
き込み後のしきい値分布幅を狭小にすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのブロック構成である。
【図２】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。
【図３】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの平面図である。
【図４】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図５】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＢ−Ｂに沿って切断し、矢印方向に眺めた断面図である。
【図６】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの書き込みおよび読み出しの動作状態を示す図である。
【図７】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【図８】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのしきい値分布に関する概念図である。
【図９】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリで想定するしきい値分布の概念図である。
【図１０】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【図１１】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例１】
【００１２】
以下では、書き込み後のメモリセルトランジスタのしきい値が、消去時のしきい値より
高い場合について説明するが、書き込み後のしきい値が消去時より低い場合でも同様であ
る。
【００１３】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッ
シュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは
、メモリセルアレイ１０１、センスアンプ兼データラッチ１０２、カラムデコーダ１０３
、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電
位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発
生回路１１０、制御信号発生回路１１１によって構成されている。
【００１４】
メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡ
ＮＤストリングを配列して構成される。
【００１５】
センスアンプ兼データラッチ（ビット線制御回路）１０２は、メモリセルアレイ１０１
のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている
。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する
再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体
として構成されている。
【００１６】
また、センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続され
ている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は
、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力によ
り制御される。
【００１７】
ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うた
め、具体的には制御ゲート及び選択ゲートを制御するために設けられている。
【００１８】
書き込み電圧（Ｖｐｇｍ）発生回路１０８は、メモリセルアレイ１０１の選択されたメ
モリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを
発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み
時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書
き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し
時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生する
ための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。
【００１９】
書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、書き込み電圧
Ｖｐｇｍよりは低いが、電源電圧Ｖｃｃより昇圧された電圧である。制御回路１１１は、
書き込み動作、消去動作、読み出し動作、書き込み検証動作、データラッチ単位分のデー
タ消去動作、書き込み動作の初期電圧やステップアップ分の電圧パルスを可変設定するた
めの再書き込み動作等を制御する。
【００２０】
図２は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタ（ＭＴ）
が列方向に直列に複数個接続され、その両端に選択トランジスタ（Ｓ１、Ｓ２）が接続さ
れたＮＡＮＤストリングが構成されている。行方向に配置された複数のＮＡＮＤストリン
グ間で、メモリセルトランジスタＭＴがワード線（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）
によって共通接続されている。メモリセルトランジスタＭＴと同様、行方向に配置された
複数のＮＡＮＤストリング間で、選択トランジスタ（Ｓ１、Ｓ２）がドレイン側選択ゲー
トワード線ＳＧＤおよびソース側選択ゲートワード線ＳＧＳによって共通接続されている
。それぞれのＮＡＮＤストリングの一方の端はビット線（ＢＬ１、ＢＬ２）に接続され、
他方の端はソース線に接続されている。
【００２１】
図３は、メモリセルアレイ１０１を構成するＮＡＮＤストリングの平面図である。
【００２２】
図３に示すように、半導体基板３１の主面に複数の素子領域ＡＡ０〜ＡＡ２が設けられ
ている。これらの素子領域ＡＡ０〜ＡＡ２は、それぞれ所定方向、すなわち図３の上下方
向に沿って帯状に形成され、互いに離間して配置されている。
【００２３】
これらの素子領域ＡＡ０〜ＡＡ２は、素子分離領域３２によって絶縁分離されている。
この素子領域ＡＡ０〜ＡＡ２には、メモリセルトランジスタＭＴのソース／ドレインとな
る拡散領域３４が複数個、メモリセルトランジスタＭＴのワード線ＷＬによって互いに離
間して形成されている。そして、隣接する拡散領域３４を共有することにより複数のメモ
リセルトランジスタＭＴが直列に接続され、ＮＡＮＤストリングを形成している。
【００２４】
素子領域ＡＡ０〜ＡＡ２および素子分離領域３２上には、複数のメモリセルトランジス
タＭＴのワード線ＷＬが、上記所定方向と直交する方向、すなわち図3の横方向に沿って
配置され、選択ゲートトランジスタＳ１／Ｓ２の選択ゲート線ＳＧＳ／ＳＧＤがワード線
ＷＬと並行して配置されている。
【００２５】
そして、各素子領域ＡＡ０〜ＡＡ２と交差するワード線ＷＬ下には、メモリセルトラン
ジスタＭＴのチャネルがそれぞれ形成され、また各素子領域ＡＡ０〜ＡＡ２と交差する選
択ゲート線ＳＧＳ／ＳＧＤの下には、選択トランジスタＳ１／Ｓ２のチャネルがそれぞれ
形成されている。選択トランジスタＳ１／Ｓ２の拡散領域ＳまたはＤは、ソース線コンタ
クトおよびビット線コンタクトにそれぞれ接続されている。
【００２６】
図４は、図３中のＡ−Ａ線に沿った断面図である。
【００２７】
図４に示すように、各メモリセルは、半導体基板３１中に形成された（Ｐウェル（図示
せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊ゲ
ートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ
上に設けられた制御ゲートＣＧ（４１）、および制御ゲートＣＧ（４１）上に設けられた
シリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊ゲートＦＧ
に電荷を蓄積することによりしきい値が変化するメモリセルトランジスタＭＴを構成して
いる。各浮遊ゲートＦＧは、それぞれのメモリセルトランジスタＭＴについて電気的に分
離している。制御ゲートＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向の
メモリセルトランジスタにおいて、電気的に共通接続されている。
【００２８】
また、各メモリセルトランジスタＭＴは、上記積層構造の側壁上に沿って設けられたス
ペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはド
レインＤを備えている。
【００２９】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電
極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分
離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、
ゲート電極Ｇ上に設けられている。
【００３０】
また、選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペ
ーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレ
インＤを備えている。
【００３１】
選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤストリングを選択
してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞ
れ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。
【００３２】
選択トランジスタＳ１のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ
−１、ＳＣ−２を介してソース線ＳＬに接続されている。
【００３３】
層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２
は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択トランジス
タＳ２のドレインＤと電気的に接続されている。
【００３４】
図５は、図２中のＢ−Ｂ線に沿った断面図である。
【００３５】
図５に示すように、素子分離絶縁膜３３により区画された素子領域において、ワード線
ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２
が配置されている。
【００３６】
なお、ＮＡＮＤストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくと
も１つ以上あればよい。ＮＡＮＤストリング内のメモリセルトランジスタＭＴの数は、こ
の実施形態の場合に限られない。たとえば、ＮＡＮＤストリング内のメモリセルの数は複
数であれば良く、２ｎ個（ｎは正の整数）またはそれらに１個から４個程度のダミーセル
を追加した数であることがアドレスデコードをする上で望ましい。
【００３７】
図６は、ＮＡＮＤ型フラッシュメモリのデータ書き込み（図６（ａ））及び読み出し（
図６（ｂ））の基本的な動作状態を示す。
【００３８】
データ書き込みでは、ビット線ＢＬにデータに応じて０Ｖ（“０”書き込みの場合）又
はＶｃｃ（“１”書き込みの場合）が印加される。ビット線側の選択ゲートはＶｃｃ、ソ
ース線側の選択ゲートは０Ｖである。続いて、書き込み対象メモリセルＷＬｍの制御ゲー
トに２０〜２５Ｖ程度の書き込み電圧Ｖｐｇｍをパルス状に印加し、非選択のメモリセル
の制御ゲートに中間電圧Ｖｐａｓｓを印加する。データ“０”のときは、ビット線側の選
択ゲートトランジスタはＯＮとなり、ビット線の電位（０Ｖ）がＮＡＮＤストリングのチ
ャネルに転送される。この場合、チャネル電位が０Ｖであるのに対し、選択されたメモリ
セルの浮遊ゲートは制御ゲートとの容量結合によって電位が高くなる。したがって、チャ
ネル（半導体基板）と浮遊ゲートの間は高電界となり、トンネル電流で電子がチャネル（
半導体基板）から浮遊ゲートに注入され、メモリセルトランジスタのしきい値電圧が正方
向に移動する。データが“１”のときは、ビット線側の選択ゲートトランジスタはＯＦＦ
であり、ＮＡＮＤストリングのチャネルはフローティングとなる。その場合、フローティ
ングのチャネルは制御ゲートとの容量結合によって中間電位となり、選択メモリセルの浮
遊ゲートとチャネル（半導体基板）との間は高電界とならない。したがって、浮遊ゲート
への電子の注入は行われず、メモリセルトランジスタのしきい値電圧は変化しない。
【００３９】
書き込みパルス電圧の印加によるデータ書き込み動作の後、メモリセルトランジスタの
しきい値が所望の電圧（検証電圧）に達しているか否かを調べるために、しきい値検証動
作が行われる。しきい値検証動作は、データが書き込まれたメモリセルの制御ゲートに対
して検証電圧を印加して、メモリセルトランジスタのＯＮ（電流が流れる状態）とＯＦＦ
（電流が流れない状態）を判別することにより行われる。メモリセルトランジスタがＯＮ
ならば、メモリセルトランジスタのしきい値は検証電圧以下であるから書き込みは不十分
であり、そのメモリセルトランジスタの制御ゲートに対して、書き込み電圧Ｖｐｇｍがス
テップアップ（ステップアップ量ｄＶｐｇｍ）されたパルス電圧として印加されることに
よって書き込み動作が繰り返される。
【００４０】
上記のステップアップ型書き込みにおいて、パルス電圧の値をｄＶｐｇｍ（例えば０．
５Ｖ）上昇させた場合、一般に書き込み対象メモリセルの平均しきい値もおおむねｄＶｐ
ｇｍ程度上昇する。しかし、このふるまいは平均値に関するものであって、個々のメモリ
セルトランジスタのしきい値の増加分は、書き込みトンネル電流の分布に応じて揺らぎを
持つ。このパルス書き込み揺らぎにより、メモリセルトランジスタのしきい値は、幅が広
い分布になる。ｄＶｐｇｍを小さい値に設定すれば、メモリセルトランジスタのしきい値
増加が小さくなると共にパルス書き込み揺らぎも小さくなる。ところが、ｄＶｐｇｍが小
さくなると、書き込みに必要なパルス回数および書き込み時間の増大が引き起こされる。
【００４１】
書き込み時間の増大を抑えつつメモリセルトランジスタのしきい値分布を狭小化するた
めに、書き込み対象のメモリセルに対して、所望のしきい値より低いしきい値Ｖｅｒｉｆ
ｙ＿ｌｏｗまで書き込んだ（第１書き込み）後、ビット線電圧Ｖｂｌを、通常の選択ＮＡ
ＮＤストリングに印加する電圧Ｖｂｌ＿ｓｅｌｅｃｔ（例えば０Ｖ）と非選択ＮＡＮＤス
トリングに印加する電圧Ｖｂｌ＿ｕｎｓｅｌｅｃｔ（例えば２．５Ｖ）の間の電圧Ｖｂｌ
＿ｑｐｗ（例えば１．０５Ｖ）に上げてさらに書き込みを行う（第２書き込み）方式（Ｑ
ｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）が提案されている（例えば、特許文献１参照）。この
方法によれば、第２書き込みでのＶｂｌをＶｂｌ＿ｑｐｗに設定することで、メモリセル
のチャネル部分の電位を上昇させ、チャネル部分と浮遊ゲートの間の電界が緩和され、書
き込みしきい値増加および書き込み揺らぎが抑制される。その後、書き込み対象メモリセ
ルのしきい値がＶｅｒｉｆｙ＿ｌｏｗより大きい所望の値Ｖｅｒｉｆｙを超えると、Ｖｂ
ｌはＶｂｌ＿ｕｎｓｅｌｅｃｔに設定される。すなわち、書き込み対象メモリセルのしき
い値がＶｅｒｉｆｙ＿ｌｏｗ未満の場合はしきい値増加とその揺らぎがともに大きい書き
込みを実行するのに対し、書き込み対象メモリセルのしきい値がＶｅｒｉｆｙ＿ｌｏｗ以
上Ｖｅｒｉｆｙ未満の場合は、しきい値増加とその揺らぎがともに小さい書き込みを実行
する。その結果、書き込みパルス回数の増加を最小限に抑えた上で、書き込みしきい値の
分布をＶｅｒｉｆｙ直上付近に局在させることが可能となる。
【００４２】
しかし、上述の「Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ」方式は、Ｖｂｌの値にかかわら
ずｄＶｐｇｍが一定であるために、トンネル絶縁膜に加わる電界を緩和し、書き込み揺ら
ぎを抑制する効果に持続性が見られなかった。
【００４３】
本発明は、Ｖｂｌの値を多段階にわたって増加させることにより、書き込み揺らぎを持
続して抑制することができる。
【００４４】
図７は、本発明の実施例１に係る書き込み手順を表すフローチャートである。実施例１
では、上述の「Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ」方式に加えて、ビット線電圧として
Ｖｂｌ＿ｑｐｗ＿ｌｏｗ、しきい値検証電圧としてＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗをさら
に設定する。Ｖｂｌ＿ｑｐｗ＿ｌｏｗは、Ｖｂｌ＿ｓｅｌｅｃｔより大きく、かつＶｂｌ
＿ｑｐｗより小さい。また、Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗは、Ｖｅｒｉｆｙ＿ｌｏｗよ
り小さい。以下、一連の書き込み動作としきい値検証動作を総称してプログラム動作と呼
ぶことがある。
【００４５】
まず、書き込み対象メモリセルトランジスタＷＬｍのＶｂｌ＝Ｖｂｌ＿ｓｅｌｅｃｔ、
検証電圧をＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗとして書き込み動作およびしきい値検証動作が
行われる（第１書き込み：Ｓ０１〜Ｓ０４）。具体的には、書き込み対象のメモリセルト
ランジスタＷＬｍに接続されたビット線の電圧ＶｂｌがＶｂｌ＿ｓｅｌｅｃｔに設定され
（Ｓ０１）、書き込み動作が行われる（Ｓ０２）。続いて、検証電圧をＶｅｒｉｆｙ＿ｌ
ｏｗ＿ｌｏｗとしたしきい値検証動作が行われる（Ｓ０３）。ＷＬｍのしきい値がＶｅｒ
ｉｆｙ＿ｌｏｗ＿ｌｏｗにより小さいならば書き込み電圧ＶｐｇｍがΔＶｐｇｍ上昇され
て（Ｓ０４）、再度ＷＬｍの書き込み動作が行われる（Ｓ０２）。ＷＬｍのしきい値がＶ
ｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ以上の場合は、第２書き込みに移る。
【００４６】
次に、Ｖｂｌ＝Ｖｂｌ＿ｑｐｗ＿ｌｏｗ（＞Ｖｂｌ＿ｓｅｌｅｃｔ）、検証電圧をＶｅ
ｒｉｆｙ＿ｌｏｗ（＞Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ）として、書き込み動作およびしき
い値検証動作が行われる（第２書き込み：Ｓ０５〜Ｓ０８）。第２書き込みではＶｂｌが
Ｖｂｌ＿ｑｐｗ＿ｌｏｗに設定されることで、メモリセルのチャネル部分の電位が上昇さ
れ、チャネル部分と浮遊ゲートの間の電界が緩和され、書き込みしきい値増加および書き
込み揺らぎが抑制される。具体的には、書き込み対象のメモリセルトランジスタＷＬｍに
接続されたビット線の電圧ＶｂｌがＶｂｌ＿ｑｐｗ＿ｌｏｗに設定され（Ｓ０５）、書き
込み動作が行われる（Ｓ０６）。続いて、検証電圧をＶｅｒｉｆｙ＿ｌｏｗとしたしきい
値検証動作が行われる（Ｓ０７）。ＷＬｍのしきい値がＶｅｒｉｆｙ＿ｌｏｗより小さい
ならば書き込み電圧ＶｐｇｍがΔＶｐｇｍ上昇されて（Ｓ０８）、再度ＷＬｍの書き込み
動作が行われる（Ｓ０６）。ＷＬｍのしきい値がＶｅｒｉｆｙ＿ｌｏｗ以上の場合は、第
３書き込みに移る。
【００４７】
次に、Ｖｂｌ＝Ｖｂｌ＿ｑｐｗ（＞Ｖｂｌ＿ｑｐｗ＿ｌｏｗ）、検証電圧をＶｅｒｉｆ
ｙ（＞Ｖｅｒｉｆｙ＿ｌｏｗ）として、書き込み動作およびしきい値検証動作が行われる
（第３書き込み：Ｓ０９〜Ｓ１２）。第３書き込みではＶｂｌがＶｂｌ＿ｑｐｗに設定さ
れることで、メモリセルのチャネル部分の電位が第２書き込みよりさらに上昇され、チャ
ネル部分と浮遊ゲートの間の電界が緩和され、書き込みしきい値増加および書き込み揺ら
ぎが抑制される。具体的には、書き込み対象のメモリセルトランジスタＷＬｍに接続され
たビット線の電圧ＶｂｌがＶｂｌ＿ｑｐｗに設定され（Ｓ０９）、書き込み動作が行われ
る（Ｓ１０）。続いて、検証電圧をＶｅｒｉｆｙとしたしきい値検証動作が行われる（Ｓ
１１）。ＷＬｍのしきい値がＶｅｒｉｆｙより小さいならば書き込み電圧ＶｐｇｍがΔＶ
ｐｇｍ上昇されて（Ｓ１２）、再度ＷＬｍの書き込み動作が行われる（Ｓ１０）。ＷＬｍ
のしきい値がＶｅｒｉｆｙ以上の場合は、ＶｂｌがＶｂｌ＿ｕｎｓｅｌｅｃｔ（非選択状
態）に設定され、プログラム動作は終了する。
【００４８】
本発明の実施例１によれば、書き込み対象のメモリセルトランジスタのしきい値が目標
値のＶｅｒｉｆｙに近付くに従って、メモリセルのチャネル部分の電位が多段階にわたっ
て上昇され、チャネル部分と浮遊ゲートの間の電界が緩和され（弱い書き込み）、書き込
みしきい値増加および書き込み揺らぎが抑制される。そのため、図８に示されるように、
メモリセルトランジスタのしきい値分布が狭小化される。また、第１書き込みでしきい値
分布が比較的狭くできるため、ΔＶｐｇｍを大きくすることが可能であり、プログラム動
作の所要時間を短縮することができる。
【実施例２】
【００４９】
実施例１において、しきい値検証電圧をＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗとして第１書き
込みを行った場合、第１書き込み後のしきい値分布およびＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ
とＶｅｒｉｆｙ＿ｌｏｗの電位差の設定によっては、図９のように、第１書き込み後にし
きい値がＶｅｒｉｆｙ＿ｌｏｗ以上になるメモリセルトランジスタが存在する可能性があ
る。この場合、そのようなメモリセルトランジスタに対しても第２書き込みを行うとプロ
グラム動作時間が冗長になるおそれがある。そこで、実施例２では、第２書き込みを行う
前にしきい値検証電圧をＶｅｒｉｆｙ＿ｌｏｗとしたしきい値検証動作を行い、第２書き
込みをスキップできるメモリセルトランジスタを判別する。第３書き込みに関しても同様
である。
【００５０】
図１０は、本発明の実施例２に係る書き込み手順を表すフローチャートである。
【００５１】
Ｓ０１〜Ｓ０４の第１書き込みの手順は第１の実施形態と同様である。第１書き込み終
了後に、検証電圧をＶｅｒｉｆｙ＿ｌｏｗに設定して、しきい値検証動作が行われる（Ｓ
０５）。しきい値がＶｅｒｉｆｙ＿ｌｏｗ以上のメモリセルトランジスタに対しては、第
２書き込み（Ｓ０６〜Ｓ０９）がスキップされ、Ｓ１０が行われる。
【００５２】
しきい値検証動作Ｓ０５でしきい値がＶｅｒｉｆｙ＿ｌｏｗより小さいメモリセルトラ
ンジスタに対しては、Ｖｂｌ＝Ｖｂｌ＿ｑｐｗ＿ｌｏｗ（＞Ｖｂｌ＿ｓｅｌｅｃｔ）、検
証電圧をＶｅｒｉｆｙ＿ｌｏｗ（＞Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ）として、書き込み動
作およびしきい値検証動作が行われる（第２書き込み：Ｓ０６〜Ｓ０９）。第２書き込み
の手順は、実施例１の第２書き込み（Ｓ０５〜Ｓ０８）と同様である。第２書き込み終了
後に、検証電圧をＶｅｒｉｆｙに設定して、しきい値検証動作が行われる（Ｓ１０）。し
きい値がＶｅｒｉｆｙ以上のメモリセルトランジスタに対しては、第３書き込み（Ｓ１１
〜Ｓ１４）がスキップされ、Ｖｂｌ＝Ｖｂｌ＿ｕｎｓｅｌｅｃｔ（非選択状態）に設定さ
れ、プログラム動作が終了する。
【００５３】
しきい値検証動作Ｓ１０でしきい値がＶｅｒｉｆｙより小さいメモリセルトランジスタ
に対しては、Ｖｂｌ＝Ｖｂｌ＿ｑｐｗ（＞Ｖｂｌ＿ｑｐｗ＿ｌｏｗ）、検証電圧をＶｅｒ
ｉｆｙ（＞Ｖｅｒｉｆｙ＿ｌｏｗ）として、書き込み動作およびしきい値検証動作が行わ
れる（第３書き込み：Ｓ１１〜Ｓ１４）。第３書き込みの手順は、実施例１の第３書き込
み（Ｓ０９〜Ｓ１２）と同様である。第３書き込み終了後に、Ｖｂｌ＝Ｖｂｌ＿ｕｎｓｅ
ｌｅｃｔ（非選択状態）に設定され、プログラム動作が終了する。
【００５４】
以上述べたように、本発明の実施例２によれば、第２書き込みまたは第３書き込みをス
キップできるメモリセルトランジスタを判別することにより、実施例１よりさらにプログ
ラム動作の所要時間を短縮することが可能である。
【実施例３】
【００５５】
本発明の実施例１および実施例２では、選択状態（Ｖｂｌ＿ｓｅｌｅｃｔ）と非選択状
態（Ｖｂｌ＿ｕｎｓｅｌｅｃｔ）の間のビット線電圧を２段階に設定することによりしき
い値分布の狭小化を図ったが、実施例３では、ビット線電圧およびしきい値検証電圧を２
段階より大きいｍ＋１段階（ｍは２以上の自然数）に設定してしきい値分布の狭小化を図
る。
【００５６】
本実施例では、ｍを２以上の自然数として、下記の式（１）および式（２）のような関
係にあるしきい値検証電圧（式（１））およびビット線電圧（式（２））を設定する。
【００５７】
式（１）：Ｖｂｌの関係
Ｖｂｌ＿ｓｅｌｅｃｔ          ＜
Ｖｂｌ＿ｑｐｗ＿ｌｏｗ＿１    ＜
Ｖｂｌ＿ｑｐｗ＿ｌｏｗ＿２    ＜
・
・
・
Ｖｂｌ＿ｑｐｗ＿ｌｏｗ＿ｍ−１＜
Ｖｂｌ＿ｑｐｗ＿ｌｏｗ＿ｍ    ＜
Ｖｂｌ＿ｑｐｗ                ＜Ｖｂｌ＿ｕｎｓｅｌｅｃｔ
式（２）：しきい値検証電圧の関係
Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿１    ＜
Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿２    ＜
・
・
・
Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｍ−１＜
Ｖｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｍ    ＜
Ｖｅｒｉｆｙ＿ｌｏｗ                ＜Ｖｅｒｉｆｙ
図１１は、本発明の実施例３に係る書き込み手順を示すフローチャートである。まず、
書き込み対象メモリセルトランジスタＷＬｍのＶｂｌ＝Ｖｂｌ＿ｓｅｌｅｃｔ、検証電圧
をＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿１として書き込み動作およびしきい値検証動作が行わ
れる（第１書き込み：Ｓ１０１〜Ｓ１０４）。具体的には、書き込み対象のメモリセルト
ランジスタＷＬｍに接続されたビット線の電圧ＶｂｌがＶｂｌ＿ｓｅｌｅｃｔに設定され
（Ｓ１０１）、書き込み動作が行われる（Ｓ１０２）。続いて、検証電圧をＶｅｒｉｆｙ
＿ｌｏｗ＿ｌｏｗ＿１としたしきい値検証動作が行われる（Ｓ１０３）。ＷＬｍのしきい
値がＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿１より小さいならば書き込み電圧ＶｐｇｍがΔＶｐ
ｇｍ上昇されて（Ｓ１０４）、再度ＷＬｍの書き込み動作が行われる（Ｓ１０２）。ＷＬ
ｍのしきい値がＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿１以上の場合は、第２書き込みに移る。
【００５８】
第２書き込み以降の第ｎ書き込みの場合（ｍ≧ｎ≧２）、Ｖｂｌ＝Ｖｂｌ＿ｑｐｗ＿ｌ
ｏｗ＿ｎ−１、検証電圧をＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｎとして書き込み動作および
しきい値検証動作が行われる（第ｎ書き込み：Ｓｎ０１〜Ｓｎ０４）。具体的には、書き
込み対象のメモリセルトランジスタＷＬｍに接続されたビット線の電圧ＶｂｌがＶｂｌ＿
ｑｐｗ＿ｌｏｗ＿ｎ−１に設定され（Ｓｎ０１）、書き込み動作が行われる（Ｓｎ０２）
。続いて、検証電圧をＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｎとしたしきい値検証動作が行わ
れる（Ｓｎ０３）。ＷＬｍのしきい値がＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｎより小さいな
らば書き込み電圧ＶｐｇｍがΔＶｐｇｍ上昇されて（Ｓｎ０４）、再度ＷＬｍの書き込み
動作が行われる（Ｓｎ０２）。ＷＬｍのしきい値がＶｅｒｉｆｙ＿ｌｏｗ＿ｌｏｗ＿ｎ以
上の達した場合は、第ｎ＋１書き込みに移る。
【００５９】
Ｖｂｌとそれに対応してしきい値検証電圧を増加させながら順次書き込みを行い、ＷＬ
ｍのしきい値がＶｅｒｉｆｙに達するとプログラム動作は終了する。
【００６０】
以上述べたように、本発明の実施例３によれば、ビット線の電圧上昇を２より大きい多
段階とすることで、書き込みの揺らぎを制御し、しきい値電圧分布の狭小化を図ることが
できる。そして、しきい値電圧分布は各段階の書き込みで狭小化するため、ΔＶｐｇｍを
大きくすることが可能であり、多段階の書き込みを行いながらもプログラム動作の所要時
間を短縮することが可能である。
【符号の説明】
【００６１】
２４  スペーサ
３１  半導体基板
３２  素子分離領域
３３  素子分離絶縁膜
３４  拡散領域（ソースまたはドレイン）
３７  層間絶縁膜
４１（ＣＧ）  制御ゲート
４２  上部ゲート電極
４１Ｓ、４２Ｓ  シリサイド層
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
ＷＬ０〜ＷＬ３１  ワード線
ＳＧＳ、ＳＧＤ  選択ゲート線
ＭＴ、ＭＴ０〜ＭＴ２  メモリセルトランジスタ
Ｓ１、Ｓ２  選択トランジスタ
Ｔｏｘ  メモリセルトランジスタのトンネル絶縁膜
Ｇｏｘ  選択トランジスタのゲート絶縁膜
ＦＧ  浮遊ゲート
ＩＰＤ  ゲート間絶縁膜
ＢＣ  ビット線コンタクト
ＳＣ  ソース線コンタクト
Ｓ  ソース
Ｄ  ドレイン
Ｇ  選択トランジスタのゲート電極
１０１  メモリセルアレイ
１０２  ビット線制御回路
１０３  カラムデコーダ
１０４  ロウデコーダ
１０５  アドレスバッファ
１０６  データ入出力バッファ
１０７  基板電位制御回路
１０８  Ｖｐｇｍ発生回路
１０９  Ｖｐａｓｓ発生回路
１１０  Ｖｒｅａｄ発生回路
１１１  制御回路
【図１】
2011210337.tif 000003
【図２】
2011210337.tif 000004
【図３】
2011210337.tif 000005
【図４】
2011210337.tif 000006
【図５】
2011210337.tif 000007
【図６】
2011210337.tif 000008
【図７】
2011210337.tif 000009
【図８】
2011210337.tif 000010
【図９】
2011210337.tif 000011
【図１０】
2011210337.tif 000012
【図１１】
2011210337.tif 000013