(57)【要約】【課題】ピラー型ＭＯＳトランジスタに関し、チャネルがフローティング状態になることを防止できる半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置２００は、基板１１に立設された、トランジスタ用の第一のピラー１と、前記第一のピラー１に隣接された、前記第一のピラー１のチャネル１６と同じ導電型の連結部１４と、前記第一のピラー１に連結部１４を介して隣接された、前記チャネル１６と同じ導電型の、前記第一のピラー１のチャネル１６電位制御用の第二のピラー２と、を有し、前記第二のピラー２上面に、電位を与える構造を有することを特徴とする。【選択図】図１０
2011142208.tif 000002
【特許請求の範囲】
【請求項１】
チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタにおいて、
前記基板に立設された、トランジスタ用の第一のピラーと、
前記第一のピラーに隣接された、前記第一のピラーのチャネルと同じ導電型の連結部と、
前記第一のピラーに連結部を介して隣接された、前記チャネルと同じ導電型の、前記第一のピラーのチャネル電位制御用の第二のピラーと、を有し、
前記第二のピラー上面に、電位を与える構造を有することを特徴とする半導体装置。
【請求項２】
前記連結部と前記第二のピラーのドーパント濃度が、前記第一のピラーのチャネルのドーパント濃度より高濃度であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記連結部の上面が、前記基板の一面側よりも高い位置にあることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
絶縁材料からなる第三のピラーが前記第二のピラーの側面に接するとともに、前記第一のピラー、前記連結部、前記第二のピラーおよび前記第三のピラーの側面が、ゲート絶縁膜を介して同一のゲート電極により覆われた構成であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第二のピラー側面の、前記第三のピラーとの接触面側のドーパント濃度が、前記第一のピラーのチャネルのドーパント濃度より高いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記基板に設けられた溝部が絶縁材料により充填され、素子分離領域となる素子分離層が形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記溝部の内壁面に、前記チャネルと同じ導電型のドーパントが前記チャネルのドーパント濃度より高い濃度で導入されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第三のピラーが、前記素子分離層から立設されることを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項９】
前記第一のピラーの周囲の前記基板の一面側に形成された第一の不純物拡散層の前記基板の一面側からの深さと、前記第一のピラー上面に形成された第二の不純物拡散層の前記第一のピラー上面からの深さが、それぞれ前記基板の一面側から前記第一のピラー上面までの高さの０．２倍未満であり、前記基板の一面側から前記連結部上面までの高さが前記第一のピラーの高さの０．２倍〜０．８倍の範囲であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記連結部の高さが前記第一のピラーの高さの０．４倍〜０．６倍の範囲であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第一の不純物拡散層の前記第一のピラー上面からの深さと、前記第二の不純物拡散層の前記基板の一面側からの深さが、それぞれ前記基板の一面側から前記第一のピラー上面までの高さの０．２倍以上であり、前記基板の一面側から前記連結部上面までの高さが前記第一のピラーの高さの０．４倍〜０．６倍の範囲であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１２】
前記第二のピラーと前記ゲート電極との間に形成されるゲート絶縁膜、および、前記連結部と前記ゲート電極との間に形成される前記ゲート絶縁膜が、前記第一のピラーと前記ゲート電極との間に形成される前記ゲート絶縁膜よりも厚く形成されることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
基板上に、トランジスタ用の第一のピラーと、前記第一のピラーに隣接された連結部と、前記連結部を介して前記第一のピラーに隣接された、前記第一のピラーのチャネル電位制御用の第二のピラーを形成する工程と、
前記第一のピラーの周囲の前記基板の一面側に、前記第一のピラーのチャネルと異なる導電型の第一の不純物拡散層を形成する工程と、
前記第一のピラー上面に、前記第一のピラーのチャネルと異なる導電型の第二の不純物拡散層を形成するとともに、前記第二のピラー上面に前記第一のピラーのチャネルと同じ導電型のドーパントを導入する工程と、
前記第二のピラー上面に、電位を与える構造を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１４】
前記第二のピラー上面のドーパントを拡散させることにより、前記第二のピラーおよび前記連結部のドーパント濃度を前記第一のピラーのチャネルのドーパント濃度より高くすることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第一のピラーを形成する工程の前に、
前記基板に溝部を設け、前記溝部の内壁面に前記第一のピラーのチャネルと同じ導電型のドーパントを、前記第一のピラーのチャネルのドーパント濃度より高い濃度で導入する工程と、
前記溝部を絶縁材料により充填することにより、素子分離領域となる素子分離層を形成する工程を具備してなることを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの小型化によって半導体装置の高集積化・高性能化が達成されている。しかし、トランジスタが小型化するにつれ、その単純な微細化が困難になってきており、その対策として３次元構造のトランジスタの検討がなされている。
このような３次元構造のトランジスタとしては、たとえば、チャネルが基板表面に対して垂直方向に立設された構成のピラー型ＭＯＳトランジスタが知られている。そのようなピラー型ＭＯＳトランジスタの例としてはたとえば、ピラーの下部と上部に拡散層（第一の不純物拡散層、第二の不純物拡散層）が形成されたものが知られている（特許文献１）。このようなピラー型ＭＯＳトランジスタにおいては、拡散層はそれぞれソース・ドレイン拡散層として機能し、また、ピラーの側面はチャネルとして機能する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2008-288391号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような構造のピラー型ＭＯＳトランジスタは、その微細化に伴い、ピラー幅（あるいはピラー径）が縮小する。そのため、第一の不純物拡散層の横方向広がりの影響を受けて、第一の不純物拡散層同士が接触しやすくなる。また、第一の不純物拡散層同士が接触することにより、チャネルと基板とが分離しやすくなる。これにより、チャネルの電位を制御することが困難となってしまう。
【０００５】
この結果、従来のピラー型ＭＯＳトランジスタにおいては、ゲート電位がＯＦＦ状態のままソース・ドレイン拡散層（第一の不純物拡散層または第二の不純物拡散層）に電位が与えられると、各拡散層とチャネルとの間に空乏層が形成されやすくなる。また、その中の発生・再結合中心で電子と正孔が発生しやすい。
たとえば、チャネルがｐ型でソース・ドレイン拡散層がｎ型の場合、電子はソース・ドレイン拡散層側に移動し、正孔はチャネルに蓄積される。そのため、チャネルは電位が制御されず、フローティング状態となる。
また、ｐ型のチャネルに正孔が蓄積すると、その正孔量に応じて、しきい値電圧が低下する。これによりピラー型ＭＯＳトランジスタのしきい値電圧は不安定な状態となり、安定した動作が行えなくなる。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタにおいて、前記基板に立設された、トランジスタ用の第一のピラーと、前記第一のピラーに隣接された、前記第一のピラーのチャネルと同じ導電型の連結部と、前記第一のピラーに連結部を介して隣接された、前記チャネルと同じ導電型の、前記第一のピラーのチャネル電位制御用の第二のピラーと、を有し、前記第二のピラー上面に、電位を与える構造を有することを特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置によれば第一の不純物拡散層同士が接触しても、連結部を介して第二のピラーから第一のピラーに電位を与えることができる。これにより、微細なピラー型ＭＯＳトランジスタであっても、第一の不純物拡散層同士の接触による影響を受けずに、第一のピラーのチャネルの電位を安定して制御することができる。また、第二のピラーおよび連結部が第一のピラーのチャネルと同じ導電型で形成されるため、第一のピラーのチャネル部がフローティング状態になることが防がれる。また、これにより、ピラー型ＭＯＳトランジスタのしきい値電圧の変動を防ぐことができる。
これらにより、微細で、かつ、信頼性の高いピラー型ＭＯＳトランジスタを提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第一の実施形態の半導体装置の一構成例を示す斜視図である。
【図２】本発明の第一の実施形態の半導体装置の一構成例（コンタクトプラグを取り除いた図）を示す斜視図である。
【図３】本発明の第一の実施形態の半導体装置の一構成例（ゲート電極を取り除いた図）を示す斜視図である。
【図４】本発明の第一の実施形態の半導体装置の一構成例（ゲート電極を取り除いた図）を示す斜視図である。
【図５】本発明の第一の実施形態の半導体装置の一例を示す平面図である。
【図６】本発明の第一の実施形態の半導体装置の一例を示す平面図である。
【図７】本発明の第一の実施形態の半導体装置の一例を示す平面図である。
【図８】本発明の第一の実施形態の半導体装置の一例を示す平面図（並列接続の配線図）である。
【図９】本発明の第一の実施形態の半導体装置の一例を示す平面図（直列接続の配線図）である。
【図１０】本発明の第一の実施形態の半導体装置の断面図である。
【図１１】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１３】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１４】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１５】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１６】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１７】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１８】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図１９】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２０】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２１】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２２】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２３】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２４】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２５】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２６】本発明の第一の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２７】本発明の第二の実施形態の半導体装置の一例を示す平面図である。
【図２８】本発明の第三の実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【発明を実施するための形態】
【０００９】
まず、図１〜図１０を用いて、第一の実施形態の半導体装置２００の構成について詳細に説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１０】
＜半導体装置２００＞
まず、本発明の第一の実施形態であるピラー型ＭＯＳトランジスタ１００を具備した半導体装置２００について説明する。図１は、第一の実施形態のピラー型の半導体装置２００の概略構成を示す斜視図である。また、図１０に、図１の半導体装置２００をＡ−Ｂ線に沿って垂直に切った断面図を示す。
本実施形態の半導体装置２００はピラー型ＭＯＳトランジスタ１００を具備してなり、基板１１と、素子分離層１０と、ピラー（第一のピラー１、第二のピラー２、第三のピラー３）と、連結部１４と、ゲート電極４と、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）と、層間絶縁膜１０１（第一の層間絶縁膜２９、第二の層間絶縁膜３０、第三の層間絶縁膜３２）から概略構成されている。以下、それぞれの構成について図２〜図１０を用いてその詳細を説明する。
【００１１】
（基板１１、素子分離層１０）
図２に、図１から、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）および層間絶縁膜１０１を取り除いた構造を示す。
基板１１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。ここでは基板１１はたとえばｐ型不純物が１×１０１７／ｃｍ３の濃度で含有されたｐ型シリコン基板から構成されている。また、基板１１の所定の位置には素子分離層１０が構成されている。
【００１２】
ここでは、第一のピラー１と第二のピラー２の立設されている領域を活性領域とし、素子分離層１０が形成されている領域を素子分離領域とする。この素子分離層１０は、基板１１に設けられた３００ｎｍ程度の深さの溝部１０ａがシリコン酸化膜などの絶縁材料により充填されることにより形成されている。また、素子分離領域は活性領域の周囲を囲む構成となっており、隣接する活性領域同士を絶縁分離している。
【００１３】
また、図２、図３、図４、図１０に示すように、基板１１の一面側には、トランジスタ用の第一のピラー１、連結部１４、第一のピラー１のチャネル１６電位制御用の第二のピラー２、絶縁材料からなる第三のピラー３がＸ方向に沿ってこの順で立設されている。また、第二のピラー２は連結部１４を介して第一のピラー１と隣接し、第三のピラー３は第二のピラー２の側面に接する構成となっている。
また、第一のピラー１および第二のピラー２は活性領域に、第三のピラー３は素子分離領域にそれぞれ立設されている。また、活性領域の基板１１の表面（一面側）と、第一のピラー１側面と第二のピラー２側面は、２．５ｎｍの厚さのゲート酸化膜２８で覆われている。
【００１４】
（第一のピラー１）
第一のピラー１は、たとえばｐ型シリコンからなり、活性領域の基板１１上に立設されている。また、第一のピラー１は、たとえば基板１１の表面（一面側）から第一のピラー１上面まで、高さ１２０ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向６５ｎｍの大きさで形成されている。
第一のピラー１のチャネル１６には、たとえばボロンなどのｐ型不純物が１×１０１７／ｃｍ３の濃度で導入されている。また、第一のピラー１の周囲の基板１１の一面側、および第一のピラー１上面には、たとえば砒素などのｎ型不純物が導入されており、それぞれ第一の不純物拡散層１２および第二の不純物拡散層５が形成されている。これら第一の不純物拡散層１２および第二の不純物拡散層５は、それぞれソース拡散層又はドレイン拡散層として機能する。
以上の構成により、第一のピラー１のチャネル１６は、ピラー型ＭＯＳトランジスタ１００のチャネルとして機能する。
【００１５】
（連結部１４）
連結部１４は、たとえばｐ型シリコンからなり、第一のピラー１および後述する第二のピラー２の間に形成されている。連結部１４は、基板１１の一面側から突出した構成となっており、その上面は基板１１の一面側よりも高い位置となる。ここでは、連結部１４はたとえば、基板１１の表面（一面側）から第一のピラー１上面まで高さ５５ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向２５ｎｍの大きさで形成されている。
【００１６】
連結部１４には、たとえばボロンなどのｐ型不純物が第一のピラー１のチャネル１６よりも高い濃度で導入されていることが好ましい。また、このｐ型不純物濃度は１×１０１８/ｃｍ３〜５×１０１８/ｃｍ３の範囲内であることが特に好ましい。
【００１７】
また、第二の不純物拡散層５の第一のピラー１上面からの深さ、および、第一の不純物拡散層１２の基板１１の一面側からの深さが、それぞれ基板１１の一面側から第一のピラー１上面までの高さ（第一のピラー１の高さ）の２０％以下である場合、連結部１４は第一のピラー１の０．２倍〜０．８倍の範囲内の高さで形成されていることが好ましく、０．４倍〜０．６倍の高さで形成されていることがより好ましい。
【００１８】
ここで、連結部１４の高さが第一のピラー１の高さの０．２倍未満であると、半導体領域７と連結部１４上面の間隔が広くなりすぎる。そのため、連結部１４のｐ型不純物濃度が十分に高くならず、本発明の効果を十分に得ることができない。また、連結部１４の高さが第一のピラー１の高さの０．６倍を超えると、連結部１４上面と第二の不純物拡散層５とが接近しすぎる。それにより、接合電界が強くなり電界加速の接合リーク電流が増加してしまう。
【００１９】
また、第二の不純物拡散層５の第一のピラー１上面からの深さおよび第一の不純物拡散層１２の基板１１の一面側からの深さが、それぞれ第一のピラー１の高さの２０％を超える場合は、連結部１４は第一のピラー１の０．４倍〜０．６倍の範囲内の高さで形成されていることが好ましい。
このとき、連結部１４の高さが第一のピラー１の高さの０．４倍未満であると、連結部１４のｐ型不純物濃度を十分に高くならず、本発明の効果を十分に得ることができない。また、連結部１４の高さが第一のピラー１の高さの０．６倍を超えると、連結部１４上面と第二の不純物拡散層５とが接近しすぎる。
【００２０】
また、この連結部１４の高さは、第一の不純物拡散層１２および第二の不純物拡散層５の深さに応じて適宜、調整することが好ましい。なお、第一のピラー１とチャネル電位制御ピラー２との間隔を狭くするほど、連結部１４は高く形成される。
【００２１】
（第二のピラー２）
第二のピラー２はたとえばｐ型シリコンからなり、活性領域の基板１１上に立設されている。また、その側面は連結部１４と接し、連結部１４を介して第一のピラー１と隣接する構成となっている。また、第二のピラー２は、たとえば基板１１の表面（一面側）から第二のピラー２上面まで、高さ１２０ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向６５ｎｍの大きさで形成されている。
また、第二のピラー２には、たとえばボロンなどのｐ型不純物が第一のピラー１のチャネル１６よりも高い濃度で導入されていることが好ましい。この濃度は第二のピラー２上面（半導体領域７）が特に高くなる。また、第二のピラー２上面（半導体領域７）の濃度は１×１０１９／ｃｍ３程度の濃度となっていることが好ましい。また、第二のピラー２側面のうち、後述する第三のピラー３との接触面側のドーパント濃度は、第一のピラー１のチャネル１６のドーパント濃度より高いことが好ましい。
【００２２】
また、第二のピラー２はその上面において、後述する第二のコンタクトプラグ８に接続されている。そのため、第二のピラー２上面より、第二のコンタクトプラグ８を通じて第一のピラー１に対して電位を与えることができる構成となっている。
【００２３】
（第三のピラー３）
シリコン酸化膜などの絶縁材料からなる第三のピラー３は、素子分離層１０上に立設されるとともに、その側面は第二のピラー２の側面と接している。また、第三のピラー３は、たとえば高さ１００ｎｍ、幅がＸ方向８５ｎｍ、Ｙ方向６５ｎｍの大きさで形成されている。また、図１０に示すように、その上面には、第三のピラー３の上面を覆うような構成の、シリコン窒化膜からなる高さ１５０ｎｍ程度の第二の加工マスク２３が形成されている。
また、第三のピラー３は、第一のピラー１と連結部１４と第二のピラー２とともに、同一のゲート電極４によりその側面が覆われた構成となっている。
【００２４】
（ゲート電極４）
ゲート電極４は窒化チタン膜およびタングステン膜からなり、図示しないゲート絶縁膜を介して第一のピラー１側面と第二のピラー２側面と連結部１４側面と第三のピラー３側面を覆うサイドウオール状の構成となっている。
ここで、第二のピラー２とゲート電極４との間、および、連結部１４とゲート電極４との間に形成される図示しないゲート絶縁膜は、第一のピラー１とゲート電極４との間に形成されるゲート絶縁膜よりも厚く形成されていることが好ましい。そのような構成とすることにより、第二のピラー２および連結部１４の反転や空乏化をより効果的に防ぐことができるためである。
【００２５】
また、ゲート電極４の上面から第三のピラー３上面にかけては、後述する第三のコンタクトプラグ９が形成されている。これにより、ゲート電極４は第三のコンタクトプラグ９から電位を与えられる構成となっている。
【００２６】
（層間絶縁膜１０１）
層間絶縁膜１０１は、たとえばシリコン酸化膜からなる第一の層間絶縁膜２９と第二の層間絶縁膜３０と第三の層間絶縁膜３２がこの順で積層した構成となっている。また、層間絶縁膜１０１は基板１１と素子分離層１０と第二の加工マスク２３およびゲート電極４の一面側を覆う構成となっている。
【００２７】
（コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３））
図５に、図１および図１０に対応するピラー（第一のピラー１と第二のピラー２と第三のピラー３）と、ゲート電極４と、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）の平面的なレイアウトを示す。
図１、図１０に示すように、第一のコンタクトホール６ａと第二のコンタクトホール８ａと第三のコンタクトホール９ａと第四のコンタクトホール１３ａは層間絶縁膜１０１を貫通する構成となっている。また、第一のコンタクトホール６ａは第二の不純物拡散層５（第一のピラー１上面）を、第二のコンタクトホール８ａは半導体領域７（第二のピラー２上面）を、第三のコンタクトホール９ａは第三のピラー３上面およびゲート電極４上面を、第四のコンタクトホール１３ａは第一の不純物拡散層１２をそれぞれ露出する構成となっている。
【００２８】
また、それぞれのコンタクトホール（第一のコンタクトホール６ａ、第二のコンタクトホール８ａ、第三のコンタクトホール９ａ、第四のコンタクトホール１３ａ）には電極材料が埋め込まれており、それぞれコンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）が構成されている。また、このうち第一のコンタクトプラグ６と第二のコンタクトプラグ８の側面は、厚さ７ｎｍのシリコン窒化膜からなるサイドウオール構造の絶縁膜３１で覆われている。
これにより、第一のコンタクトプラグ６は第二の不純物拡散層５に、第二のコンタクトプラグ８は半導体領域７に、第三のコンタクトプラグ９は第三のピラー３およびゲート電極４に、第四のコンタクトプラグ１３は第一の不純物拡散層１２に、それぞれ接続する構成となっている。
【００２９】
図５は、図１の半導体装置２００の平面構造を示す模式図である。Ｘ方向から順に、図示しない第一の不純物拡散層１２上には第四のコンタクトプラグ１３が、第一のピラー１の上面（第二の不純物拡散層５）には第一のコンタクトプラグ６が、第二のピラー２上面には第二のコンタクトプラグ８が、第三のピラー３上面からゲート電極４にかけては第三のコンタクトプラグ９が、それぞれ形成されている。また、第一のピラー１と第二のピラー２との間には、連結部１４が配置される。これにより、第二のコンタクトプラグ８は第二のピラー２に電位を与える構造となっている。
【００３０】
図６は、第一のピラー１と第二のピラー２と第三のピラー３がそれぞれ二本ずつ形成された半導体装置２００の平面構造を示す模式図である。ここでは、第一のピラー１と第二のピラー２と第三のピラー３はそれぞれ一本ずつ、同一のゲート電極４によってその側面が覆われた構成となっている。また、第一のピラー１と第二のピラー２との間にはそれぞれ連結部１４が形成される。このように、第一のピラー１、第二のピラー２、第三のピラー３がそれぞれ複数形成される場合も、第一のピラー１、第二のピラー２、第三のピラー３はそれぞれ一本ずつ、同一のゲート電極４によってその側面を覆われた構成となる。また、第一のピラー１と第二のピラー２と第三のピラー３が一本あるいは複数本である場合も図５と同様に、第一のピラー１と第二のピラー２との間に連結部１４が配置される。
【００３１】
図７は、第一のピラー１と第二のピラー２と第三のピラー３がそれぞれ二本ずつ形成された半導体装置２００の平面構造を示す模式図である。ここでは、第一のピラー１と第二のピラー２と第三のピラー３は、全て同一のゲート電極４によってその側面を覆われた構成となっている。このように、複数の第一のピラー１、複数の第二のピラー２、複数の第三のピラー３が同一のゲート電極４を共有する構成としてもかまわない。
【００３２】
図８に、いわゆる並列接続のピラーＭＯＳトランジスタ１００の配線レイアウトを示す。ここでは、第一のピラー１と第二のピラー２と第三のピラー３がそれぞれ二本ずつ形成され、同一のゲート電極４が全てのピラーにおいて共有された構成となっている。
図８に示すように、第一のコンタクトプラグ６には第一の配線５１（第二の不純物拡散層用配線）が、第四のコンタクトプラグ１３には第四の配線１２１（第一の不純物拡散層用配線）がそれぞれ接続されている。また、第二のコンタクトプラグ８には第二の配線８１（チャネル電位制御用配線）が、第三のコンタクトプラグ９には第三の配線９１（ゲート電極用配線）がそれぞれ接続されている。
これにより、各コンタクトプラグ（第一のコンタクトプラグ６同士、第二のコンタクトプラグ８同士、第三のコンタクトプラグ９同士、第四のコンタクトプラグ１３同士）は配線（第一の配線５１、第二の配線８１、第三の配線９１、第四の配線１２１）によって、それぞれ並列に接続された構成となる。
【００３３】
図９に、いわゆる直列接続のピラーＭＯＳトランジスタ１００の配線レイアウトを示す。ここでは、第四のコンタクトプラグ１３は形成されず、また、第一のコンタクトプラグ６はそれぞれ別の配線（ソース配線６１、ドレイン配線６２）に接続されている。これにより、図９の第二の不純物拡散層５はそれぞれ独立したソース・ドレイン拡散層として機能する。また、第二のコンタクトプラグ８は第二の配線８１に接続され、第三のコンタクトプラグ９は第三の配線９１に接続される。
【００３４】
本実施形態の半導体装置２００は、基板１１上に、第一のピラー１（ピラー型ＭＯＳトランジスタ１００用ピラー）に、第二のピラー２（チャネル１６の電位制御用のピラー）が連結部１４を介して形成されている。また、第二のピラー２はその上面において、後述する第二のコンタクトプラグ８に接続されているため、第一のピラー１に対し、第二のコンタクトプラグ８を通じて電位を与えることができる。
そのため、第一の不純物拡散層１２同士が接触しても、連結部１４を介して第二のピラー２から第一のピラー１に電位を与えることが可能となる。
【００３５】
また、第二のピラー２および連結部１４は、第一のピラー１のチャネル１６と同じ導電型のドーパントが、第一のピラー１のチャネル１６とよりも高い濃度で含有されている。そのため、半導体装置２００がＯＮ状態になった際の第二のピラー２および連結部１４での反転層形成を防ぐことができる。また、第二の不純物拡散層５あるいは第一の不純物拡散層１２から第二のピラー２側への電流が防がれるとともに、第一のピラー１のチャネル１６がフローティング状態になることを防ぐことができる。これらにより、ピラー型ＭＯＳトランジスタ１００のしきい値電圧の変動を防ぐことができる。
【００３６】
また、第三のピラー３は、その側面が第二のピラー２の側面と接し、かつ、第一のピラー１と連結部１４と第二のピラー２とともに、同一のゲート電極４によりその側面が覆われた構成となる。そのため、ゲート電極４上面に第三のコンタクトプラグ９を接続させても、第三のコンタクトプラグ９はゲート電極４上面と第三のピラー３上面に接続する構成となる。これにより、第三のコンタクトプラグ９が第二のピラー２に接触することを防ぐことができる。また、第三のピラー３を素子分離領域上に形成することにより、半導体装置２００の小型化を実現することが可能となる。
【００３７】
以上により、微細なピラー型ＭＯＳトランジスタ１００であっても、第一の不純物拡散層１２同士の接触による影響を受けずに、第一のピラー１のチャネル１６の電位を安定して制御することができる。
これらにより、微細で、かつ、信頼性の高い半導体装置２００を提供することが可能となる。これにより、半導体装置２００のサブスレッショルド特性を向上させ、さらにオン電流を増加することができる。
【００３８】
次いで、第一の実施形態である半導体装置２００の製造方法について図１０〜２６を参照して説明する。図１０〜２６は、第一の実施形態である半導体装置２００の製造方法の一例を示す工程図であり、図５〜９の半導体装置２００をＡ−Ｂ線に沿って垂直に切った断面図である。
なお、以下の説明において参照する図面は、本実施形態の半導体装置２００の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置２００の寸法関係とは異なっている。
【００３９】
本実施形態の半導体装置２００の製造方法は、素子分離層１０と第一の加工マスク２２および第二の加工マスク２３を形成する工程と、第三のピラー３を形成する工程と、第一のピラー１と連結部１４と第二のピラー２とを同時に形成する工程と、第一の不純物拡散層１２を形成する工程と、ゲート電極４を形成する工程と、第二の不純物拡散層５を形成する工程と、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）を形成する工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
【００４０】
（素子分離層１０、第一の加工マスク２２、第二の加工マスク２３形成工程）
はじめに、図１１に示すように、素子分離層１０と第一の加工マスク２２および第二の加工マスク２３を形成する。
まず、ｐ型不純物濃度が１×１０１７／ｃｍ３のｐ型シリコンからなる基板１１を準備する。次いで、エッチング法などにより、基板１１の所定の位置に、たとえば３００ｎｍの深さで溝部１０ａを形成する。次に、溝部１０ａにシリコン酸化膜などの絶縁材料を充填する。これにより、素子分離層１０が形成される。
次に、素子分離層１０により区画された領域の基板１１にイオン注入を行い、素子分離層１０により区画された構成の活性領域を形成する。これにより、基板１１の一面側が露出している領域に活性領域が形成され、また、素子分離層１０が形成されている領域に素子分離領域が形成される。
【００４１】
次に、熱酸化法により活性領域の基板１１上に、厚さ５ｎｍ程度のシリコン酸化膜からなる第一のシリコン酸化膜２４を形成する。
次いで、第一のシリコン酸化膜２４および素子分離層１０を覆うように、膜厚１５０ｎｍ程度のシリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成し、そのレジストマスクをマスクに前記シリコン窒化膜をエッチングする。その後、レジストマスクを除去することにより、シリコン窒化膜からなる高さ１５０ｎｍ程度の第一の加工マスク２２および第二の加工マスク２３が形成される。
【００４２】
このとき、これら第一の加工マスク２２および第二の加工マスク２３は、Ｘ方向に沿って並ぶ構成とする。また、第一の加工マスク２２の幅は、たとえばＸ方向５０ｎｍ、Ｙ方向５０ｎｍ、第二の加工マスク２３の幅はたとえばＸ方向１５０ｎｍ、Ｙ方向５０ｎｍで形成する。また、第一の加工マスク２２と第二の加工マスク２３の間隔はたとえば４０ｎｍとする。また、第二の加工マスク２３は、活性領域上から素子分離領域上にかけて重なるように形成する。ここでは第二の加工マスク２３はたとえば、活性領域上に５０ｎｍ、素子分離層１０上に１００ｎｍ、それぞれ重なるように形成される。
【００４３】
（第三のピラー３形成工程）
次いで図１２に示すように、第三のピラー３を形成する。まず、第一の加工マスク２２および第二の加工マスク２３をマスクにして、素子分離層１０の絶縁材料の一部および第一のシリコン酸化膜２４をエッチングする。このときのエッチング条件は、シリコン（基板１１）がエッチングされないものとすることが好ましい。
これにより第一のシリコン酸化膜２４の露出した部分はエッチングされ、第一の加工マスク２２と第二の加工マスク２３下にのみ残留した構成となる。また、素子分離層１０の所定の領域の絶縁材料は１００ｎｍ程度の深さでエッチングされ、１００ｎｍの高さの第三のピラー３が形成される。
次いで、図１３に示すように、基板１１の一面側に残留する第一のシリコン酸化膜２４をエッチングする。このエッチングにより、第三のピラー３の露出部と、第一の加工マスク２２および第二の加工マスク２３下の第一のシリコン酸化膜２４は、その露出面から５ｎｍ程度後退する。
【００４４】
次に図１４に示すように、基板１１の一面側と第一の加工マスク２２と第二の加工マスク２３と第一のシリコン酸化膜２４側面と第三のピラー３および素子分離層１０上を覆うように、７ｎｍの膜厚のバッファシリコン膜２５を形成する。このバッファシリコン膜２５は、後述する第一のピラー１と連結部１４と第二のピラー２形成工程において、第三のピラー３を保護する効果を有する。
【００４５】
（第一のピラー１と連結部１４と第二のピラー２形成工程）
次いで図１５に示すように、第一のピラー１と第二のピラー２および連結部１４を形成する。まず、第一の加工マスク２２と第二の加工マスク２３をマスクに用いて、活性領域の基板１１を、深さ相当で１３０ｎｍ程度エッチングする。このときのエッチング条件は、シリコン窒化膜（第一の加工マスク２２と第二の加工マスク２３）およびシリコン酸化膜などの絶縁材料（素子分離層１０）がほとんどエッチングされない条件とする。また、このエッチングはたとえば、ＨＢｒガスとＯ２ガスを用いた高真空の条件下で実施する。
【００４６】
これにより、基板１１は１２０ｎｍされ、第一の加工マスク２２と第二の加工マスク２３の間の基板１１は６５ｎｍ程度エッチングされる。また、第一の加工マスク２２と第二の加工マスク２３上および素子分離層１０上のバッファシリコン膜２５は除去される。また、第一の加工マスク２２および第二の加工マスクの下部側面には、バッファシリコン膜２５が残存する。
【００４７】
以上により、活性領域の基板１１上に、基板１１の一面側からの高さ１２０ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向６５ｎｍの第一のピラー１および第二のピラー２が形成される。また、これらと同時に、第一のピラー１および第二のピラー２の間に、高さ５５ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向２５ｎｍの連結部１４が形成される。このとき、第一のピラー１と第二のピラー２の間隔は２５ｎｍの構成となる。
【００４８】
このとき、連結部１４の高さは、第一のピラー１と第二のピラー２との間隔を変えることや、エッチング条件を変えることにより任意の値とすることができる。
たとえば、このエッチングにおいては、第一のピラー１と第二のピラー２の間隔が狭いほどエッチング速度が遅くなるようにその条件を設定することにより、第一の加工マスク２２と第二の加工マスク２３間のエッチング速度を調整することが可能となる。
【００４９】
本実施形態においては、第一の加工マスク２２と第二の加工マスク２３の間隔を４０ｎｍとすることにより、第一の加工マスク２２と第二の加工マスク２３の間のエッチング速度を、その他の箇所の基板１１のエッチング速度の半分程度とすることができる。また、このエッチング速度は、第一の加工マスク２２と第二の加工マスク２３の間隔を調整することにより適宜定めることができる。一般的に、第一のピラー１とチャネル電位制御ピラー２との間隔を狭くするほど、連結部１４は高く形成される。
【００５０】
また、後述する第二の不純物拡散層５の第一のピラー１上面からの深さおよび第一の不純物拡散層１２の基板１１の一面側からの深さが、それぞれ第一のピラー１の高さの２０％以下である場合、連結部１４は第一のピラー１の０．２倍〜０．８倍の範囲内の高さで形成することが好ましく、０．４倍〜０．６倍の範囲内の高さで形成されていることがより好ましい。
このとき、連結部１４の高さを第一のピラー１の高さの０．２倍未満とすると、半導体領域７と連結部１４上面の間隔が広くなりすぎる。そのため、連結部１４のｐ型不純物濃度を十分に高くすることができず、本発明の効果が十分に得られない。また、連結部１４の高さが第一のピラー１の高さの０．６倍を超えると、連結部１４上面と第二の不純物拡散層５とが接近しすぎる。それにより、接合電界が強くなり電界加速の接合リーク電流が増えてしまうため好ましくない。
【００５１】
また、第二の不純物拡散層５の第一のピラー１上面からの深さおよび第一の不純物拡散層１２の基板１１の一面側からの深さが、それぞれ第一のピラー１の高さの２０％を超える場合は、連結部１４を第一のピラー１の０．４倍〜０．６倍の範囲内の高さで形成することが好ましい。
このとき、連結部１４を第一のピラー１の高さの０．４倍未満の高さで形成すると、連結部１４のｐ型不純物濃度を十分に高くすることができない。また、連結部１４の高さが第一のピラー１の高さの０．６倍を超えると連結部１４上面と第二の不純物拡散層５とが接近しすぎるため、好ましくない。
【００５２】
次いで図１６に示すように第二のシリコン酸化膜２６を形成する。まず、熱酸化法により、基板１１と第一のピラー１と第二のピラー２と連結部１４およびバッファシリコン膜２５の露出面を酸化させる。これにより、厚さ１０ｎｍのシリコン酸化膜からなる第二のシリコン酸化膜２６が形成される。これにより、第一のピラー１と第二のピラー２の間隔は狭まり、１５ｎｍ程度となる。
【００５３】
次いで図１７に示すように、第三のシリコン酸化膜２７を形成する。まず、基板１１と第一のピラー１と第二のピラー２と連結部１４およびバッファシリコン膜２５の一面側を覆うように厚さ１０ｎｍの図示しない第三のシリコン酸化膜２７ａを形成する。このとき、この第三のシリコン酸化膜２７ａは、ＨＦ系エッチング液でのエッチング速度が第二のシリコン酸化膜２６に比べて１０分の１程度となるように条件を設定することが望ましい。また、これにより、第一のピラー１と第二のピラー２間は、第三のシリコン酸化膜２７ａにより充填された構成となる。
【００５４】
次いでエッチバックを行い、基板１１上と第一の加工マスク２２上と第二の加工マスク２３上および素子分離層１０上の第三のシリコン酸化膜２７ａを除去する。これにより、第一のピラー１と第二のピラー２および第三のピラー３の側面に、第三のシリコン酸化膜２７ａからなる第三のシリコン酸化膜２７が形成される。また、このとき、第一のピラー１と第二のピラー２間の前記シリコン酸化膜は除去されずに残存するため、第一のピラー１と第二のピラー２間は第三のシリコン酸化膜２７により充填された構成となる。
【００５５】
（第一の不純物拡散層１２形成工程）
その後、図１８に示すように、第一のピラー１の周囲の基板１１の一面側に砒素イオンの注入を行って、第一の不純物拡散層１２を形成する。前記砒素注入は、例えば、１５ｋｅＶのエネルギーで１×１０１５/ｃｍ２だけ行う。その後、９００℃で約１０秒間熱処理を行うことにより、第一の不純物拡散層１２が形成される。
次いで図１９に示すように、第三のシリコン酸化膜２７をＨＦ系エッチング液で除去する。なお、この第三のシリコン酸化膜２７の除去は、上記熱処理前に行っても良い。
【００５６】
次いで図２０に示すように第二のシリコン酸化膜２６を除去するが、この際、バッファシリコン膜２５は２ｎｍ程度残存する。その後、半導体装置２００の露出面を洗浄することによりバッファシリコン膜２５は完全に除去され、露出するシリコン部分は１ｎｍ程度エッチングされる。なお、この工程は、後述する熱酸化処理工程の前の処理として、必要なものである。
その後、図２１に示すように、通常の熱酸化法により、基板１１上と第一の不純物拡散層１２と第一のピラー１側面と第二のピラー２側面および連結部１４を覆うように、２．５ｎｍの厚さのゲート酸化膜２８を形成する。
【００５７】
（ゲート電極４形成工程）
次いで図２２に示すように、ゲート電極４を形成する。まず、ＣＶＤ法により、第一のピラー１側面と第二のピラー２側面と連結部１４と第三のピラー３側面および素子分離層１０の一面側を覆うように、図示しない窒化チタン膜をたとえば１０ｎｍの厚さで堆積する。
次いで、ＣＶＤ法により、前記窒化チタン膜を覆うように、図示しないタングステン膜をたとえば２０ｎｍの厚さで堆積する。
【００５８】
次いで、第一のピラー１側面と第二のピラー２側面と連結部１４と第三のピラー３側面のタングステン膜および窒化チタン膜を残し、それ以外の領域のタングステン膜および窒化チタン膜をエッチバックにより除去する。これにより、第一のピラー１側面と第二のピラー２側面と連結部１４と第三のピラー３側面を覆う構成の、窒化チタン膜およびタングステン膜からなる、サイドウオール状のゲート電極４が形成される。
【００５９】
その後、図２３に示すように、第一の層間絶縁膜２９を形成する。まず、ＣＶＤ法により、第一の加工マスク２２および第二の加工マスク２３を覆うように、基板１１の一面側にシリコン酸化膜からなる第一の層間絶縁膜２９を堆積する。
次いで、ＣＭＰ法により、第一の加工マスク２２および第二の加工マスク２３が露出するまで研磨し、第一の層間絶縁膜２９表面を平坦化させる。
【００６０】
次いで、第一の加工マスク２２と第二の加工マスク２３および第一の層間絶縁膜２９を覆うように、第二の層間絶縁膜３０を形成する。次いで、図２４に示すように、第一のピラー１上および第二のピラー２上に位置する第二の層間絶縁膜３０をエッチングにより除去する。次いで、この第二の層間絶縁膜３０をマスクとしてエッチングを行い、第一のピラー１上の第一の層間絶縁膜２９とゲート酸化膜２８、第二のピラー２上の第二の加工マスク２３とゲート酸化膜２８を除去する。これにより、第一のピラー１上面および第二のピラー２上面を露出する構成の第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂが形成される。
【００６１】
（第二の不純物拡散層５形成工程）
次いで図２５に示すように、絶縁膜３１および第二の不純物拡散層５を形成する。まず、第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂの内側面を覆うように、厚さ７ｎｍのシリコン窒化膜からなるサイドウオール構造の絶縁膜３１を形成する。
次いで、図示しないマスクを用いて第一のピラー１の上面にｎ型不純物として砒素イオンの注入を行う。この砒素注入は、例えば、１０ｋｅＶのエネルギーで１×１０１５/ｃｍ２だけ行う。これにより、第二の不純物拡散層５が形成される。
【００６２】
また、第二のピラー２上面には、ｐ型不純物として、たとえばボロンの注入を行う。このボロン注入は、例えば、５ｋｅＶのエネルギーで１×１０１４/ｃｍ２だけ行う。その後、Ｎ２雰囲気中で９００℃で約１０秒間熱処理を行う。この熱処理においては、砒素イオンはほとんど拡散せずに第一のピラー１上面に留まるが、ボロンイオンは拡散長（最大濃度から半分の濃度に低下する深さに相当）で数１０nm程度、第二のピラー２上面から下方向へ拡散する。これにより、第二のピラー２上面に半導体領域７が形成される。
【００６３】
これにより、半導体領域７のボロン濃度は１×１０１９／ｃｍ３程度となり、また、連結部１４上部でのボロン濃度は５×１０１８/ｃｍ３程度となる。このボロンイオンの拡散長については、上記熱処理の時間により調整することができる。そのため、必要に応じて適宜その熱処理の時間を調整すればよい。
この熱処理の結果、第一のピラー１のチャネル１６でのｐ型不純物濃度は１×１０１７／ｃｍ３程度となり、連結部１４でのｐ型不純物濃度は１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度となる。このように、第一のピラー１と、第二のピラー２との間に連結部１４を形成することにより、第二のピラー２および連結部１４に、第一のピラー１のチャネル１６よりも高い濃度でｐ型不純物を導入させることができる。
【００６４】
このとき、第二の不純物拡散層５や第一のピラー１の上面に導入するドーパントとしてしては、上記のものに限られない。第二のピラー２の上面に導入するドーパントとして、第一の不純物拡散層１２および第二の不純物拡散層５に導入するドーパントよりも、熱拡散しやすいものであれば、他のものを用いても良い。
【００６５】
（コンタクトプラグ形成工程）
まず、図２６に示すように、第三の層間絶縁膜３２と第一のコンタクトホール６ａと第二のコンタクトホール８ａと第三のコンタクトホール９ａおよび第四のコンタクトホール１３ａを形成する。はじめに、第二の層間絶縁膜３０を覆い、かつ、第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂ内を充填するように、第三の層間絶縁膜３２を形成する。次いでエッチングにより、第一のコンタクトホール６ａと、第二のコンタクトホール８ａと、第三のコンタクトホール９ａと、第四のコンタクトホール１３ａを形成する。これにより、第一のピラー１上面（第二の不純物拡散層５）と、第二のピラー２上面（半導体領域７）と、第三のピラー３周囲のゲート電極４の上面の一部と、第一の不純物拡散層１２の一部が露出される。
【００６６】
次いで、図１０に示すように、第一のコンタクトホール６ａと、第二のコンタクトホール８ａと、第三のコンタクトホール９ａと、第四のコンタクトホール１３ａをそれぞれ充填するような構成の、第一のコンタクトプラグ６と第二のコンタクトプラグ８と第三のコンタクトプラグ９および第四のコンタクトプラグ１３を形成する。その後、それぞれのコンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）と接続するような構成で、図示しない配線（第一の配線５１、第二の配線８１、第三の配線９１、第四の配線１２１）を形成することにより、本実施形態の半導体装置２００が製造される。
【００６７】
本実施形態の半導体装置２００の製造方法によれば、基板１１上に第一のピラー１（ピラー型ＭＯＳトランジスタ１００用ピラー）と、第一のピラー１に隣接された連結部１４と、連結部１４を介して第一のピラー１に隣接する第二のピラー２（チャネル１６の電位制御用のピラー）を同時に形成することができる。これにより、第一の不純物拡散層１２同士が接触した場合であっても、連結部１４を介して第二のピラー２から第一のピラー１に電位を与えることが可能となる。
【００６８】
また、第一のピラー１の上面および周囲の基板１１に、第一のピラー１のチャネル１６と異なる導電型のドーパントを導入するとともに、第二のピラー２上面に、第一のピラー１のチャネル１６と同じ導電型のドーパントを導入する。このとき、第二のピラー２の上面に導入するドーパントとしては、第一のピラー１の上面および周囲の基板１１に導入するドーパントよりも、熱拡散しやすいものを用いる。そのため、半導体装置２００に熱処理を行うことにより、第二のピラー２の上面から第二のピラー２および連結部１４にドーパントを拡散させることができる。
【００６９】
これにより、半導体領域７と第一の不純物拡散層１２および第二の不純物拡散層５を同時に形成することができる。また、第二のピラー２および連結部１４に、第一のピラー１のチャネル１６よりも高い濃度で第一のピラー１のチャネル１６と同じ導電型のドーパントを導入させることが可能となる。そのため、半導体装置２００がＯＮ状態になった際の第二のピラー２および連結部１４での反転層形成を防ぐことができる。また、第二の不純物拡散層５あるいは第一の不純物拡散層１２から第二のピラー２側への電流が防がれるとともに、第一のピラー１のチャネル１６がフローティング状態になることを防ぐことができる。これらにより、ピラー型ＭＯＳトランジスタ１００のしきい値電圧の変動を防ぐことができる。
【００７０】
また、第二の加工マスク２３を、活性領域上から素子分離領域上にかけて形成することにより、第三のピラー３を第二のピラー２に隣接するように形成することができる。そのため、ゲート電極４上面に第三のコンタクトプラグ９を接続させても、第三のコンタクトプラグ９はゲート電極４上面と第三のピラー３上面に接続する構成となる。これにより、第三のコンタクトプラグ９が第二のピラー２に接触することを防ぐことが可能となる。これらにより第三のピラー３を素子分離領域上に形成することができる。そのため、半導体装置２００の小型化を実現することが可能となる。
【００７１】
以上により、微細なピラー型ＭＯＳトランジスタ１００であっても、第一の不純物拡散層１２同士の接触による影響を受けずに、第一のピラー１のチャネル１６の電位を安定して制御することができる。また、本実施形態の製造方法は、従来のピラー型ＭＯＳトランジスタとほぼ同じ製造方法であるため、大きな製造工程の変更を伴うことない。そのため、工程の変更に伴うコストを抑えつつ、効果を得ることが可能となる。
【００７２】
次に、第二の実施形態の半導体装置２００について、図２７を用いてその構成を説明する。第二の実施形態の半導体装置は、図２７に示すように、ピラー（第一のピラー１、第二のピラー２、第三のピラー３）が平面視円形状、平面視半円形状もしくは平面視長半円形状で形成され、また、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）が平面視円形状で形成される。
第二の実施形態は、上記構成が異なるだけであり、その他の構成については第一の実施形態と同一である。したがって第一の実施形態の半導体装置２００と同一の構成部分については同じ符号を付すると共にその説明を省略する。
【００７３】
（第一のピラー１、第二のピラー２、第三のピラー３）
平面視円形状の第一のピラー１は活性領域の基板１１上に立設されている。また、平面視半円形状の第二のピラー２は活性領域の基板１１上に立設されている。また、平面視長半円形状の第三のピラー３は素子分離層上に立設されている。また、第一のピラー１および第二のピラー２の間には、図示しない連結部１４が形成されている。
【００７４】
（コンタクトプラグ）
平面視円形状のコンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）は、それぞれ第一のピラー１の上面（第二の不純物拡散層５）、第二のピラー２の上面（半導体領域７）、第三のピラー３上面およびゲート電極４上面、第一の不純物拡散層１２に接続する構成となっている。
【００７５】
図２７の半導体装置２００においては、平面視円形状の第一のピラー１と、平面視半円形状の第二のピラー２および平面視長半円形状の第三のピラー３が形成されているが、第一のピラー１、第二のピラー２、第三のピラー３の形状はこれに限定されず、その平面視形状は、円や半円形以外の形状とすることができる。また、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）の平面視形状も、ピラー（第一のピラー１、第二のピラー２、第三のピラー３）の形状に合わせて、適宜変更すればよい。
【００７６】
本実施形態の半導体装置２００においても、第一の実施形態の半導体装置２００と同様に、第二のピラー２および連結部１４に、第一のピラー１のチャネル１６よりも高い濃度でチャネル１６と同じ導電型のドーパントが導入される。そのため、半導体装置２００がＯＮ状態になった際の、第二のピラー２および連結部１４での反転層形成を防ぐことができる。
【００７７】
次に、第二の実施形態の半導体装置２００の製造方法を示す。第二の実施形態の半導体装置は、平面視円形状の第一のピラー１と、平面視半円形状の第二のピラー２と、平面視長半円形状の第三のピラー３と、また、平面視円形状のコンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）を形成する。
【００７８】
本実施形態の半導体装置２００の製造方法は、第一の実施形態と同様に、素子分離層１０と第一の加工マスク２２および第二の加工マスク２３を形成する工程と、第三のピラー３を形成する工程と、第一のピラー１と連結部１４と第二のピラー２とを同時に形成する工程と、第一の不純物拡散層１２を形成する工程と、ゲート電極４を形成する工程と、第二の不純物拡散層５を形成する工程と、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）を形成する工程と、から概略構成されている。
【００７９】
本実施形態においては、素子分離層１０と第一の加工マスク２２および第二の加工マスク２３を形成する工程において、第一の加工マスク２２を平面視円形状に形成し、第二の加工マスク２３を平面視長円形状に形成する。これらをマスクにエッチングを行うことにより、平面視円形状の第一のピラー１と、平面視半円形状の第二のピラー２、平面視長半円形状の第三のピラー３が形成される。以下、第一の加工マスク２２および第二の加工マスク２３を形成する工程について説明する。
【００８０】
（素子分離層１０、第一の加工マスク２２、第二の加工マスク２３形成工程）
まず、基板１１に素子分離層１０と、素子分離層１０により区画された構成の活性領域を形成する。
次に、活性領域の基板１１上に第一のシリコン酸化膜２４を形成する。次いで、第一のシリコン酸化膜２４および素子分離層１０を覆うように、シリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成する。ここでは、平面視円形状のレジストマスクを活性領域上に形成し、平面視長円形状のレジストマスクを活性領域上から素子分離層上にかけて形成する。
【００８１】
次いで、これらのレジストマスクをマスクに前記シリコン窒化膜をエッチングし、平面視円形状の第一の加工マスク２２および平面視長円形状の第二の加工マスク２３を形成する。これら第一の加工マスク２２および第二の加工マスク２３は、間隔を空けてＸ方向に沿って並んだ構成となる。また、第二の加工マスク２３は活性領域上から素子分離層１０上にわたって構成される。
【００８２】
この後、第一の加工マスク２２および第二の加工マスク２３をマスクにして順次エッチングを行うことにより、平面視円形状の第一のピラー１と、平面視半円形状の第二のピラー２と、平面視長半円形状の第三のピラー３が形成される。また、このエッチングにより、第一のピラー１と第二のピラー２の間に、図示しない連結部１４が形成される。
その後、第一のピラー１側面と第二のピラー２側面と連結部１４と第三のピラー３側面を覆うようにサイドウオール状のゲート電極４を形成する。次いで、平面視円形状のコンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）を形成することにより、本実施形態の半導体装置２００が製造される。
【００８３】
図２７では平面視円形状の第一のピラー１と、平面視半円形状の第二のピラー２および平面視長半円形状の第三のピラー３を形成するが、第一のピラー１、第二のピラー２、第三のピラー３の形状はこれに限定されず、その平面形状は、円や半円形以外の形状とすることができる。また、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）の平面視形状も、ピラー（第一のピラー１、第二のピラー２、第三のピラー３）の平面視形状に合わせて、適宜変更すればよい。
【００８４】
本実施形態の半導体装置２００の製造方法においても、第一の実施形態と同様に、第二のピラー２および連結部１４に、第一のピラー１のチャネル１６よりも高い濃度でｐ型不純物を導入させることができるため、半導体装置２００がＯＮ状態になった際の、第二のピラー２および連結部１４での反転層形成を防ぐことができる。
【００８５】
次いで、図２８を用いて、第三の実施形態の半導体装置２００について説明する。実施形態の半導体装置２００は、第一の実施形態と同様に、ピラー型ＭＯＳトランジスタ１００を具備してなり、基板１１と、素子分離層１０と、ピラー（第一のピラー１、第二のピラー２、第三のピラー３）と、連結部１４と、ゲート電極４と、コンタクトプラグ（第一のコンタクトプラグ６、第二のコンタクトプラグ８、第三のコンタクトプラグ９、第四のコンタクトプラグ１３）と、層間絶縁膜１０１（第一の層間絶縁膜２９、第二の層間絶縁膜３０、第三の層間絶縁膜３２）から概略構成されている。このうち、素子分離層１０の溝部１０ａの側面および底部にｐ型不純物が導入されている部分が第一の実施形態と異なる。以下、図２８を用いて、素子分離層１０の構成についてその詳細を説明する。
【００８６】
（素子分離層１０）
基板１１はたとえば、ｐ型不純物濃度が１×１０１７／ｃｍ３のｐ型シリコン基板からなり、３００ｎｍ程度の深さの溝部１０ａが形成されている。また、この溝部１０ａの内壁面には高濃度拡散層４３が形成されている。ここで、高濃度拡散層４３には、ボロンなどのｐ型不純物が１×１０１９／ｃｍ３程度の濃度で導入されていることが好ましい。また、溝部１０ａにはシリコン酸化膜などの絶縁材料が充填され、素子分離層１０が構成されている。
【００８７】
本実施形態の半導体装置２００は、溝部１０ａの内壁面に、第一のピラー１のチャネル１６と同じ導電型のドーパントが、第一のピラー１のチャネル１６よりも高い濃度で導入されている。これにより、第二のピラー２のドーパント濃度を高めることが可能となる。そのため、本発明の効果である、第一のピラー１のチャネル１６の電位制御をより確実なものとすることができる。
【００８８】
次いで、図２８を用いて、第三の実施形態の半導体装置２００の製造方法について説明する。実施形態の半導体装置２００の製造方法は、第一の実施形態と同様に、素子分離層１０と第一の加工マスク２２および第二の加工マスク２３を形成する工程と、第三のピラー３を形成する工程と、第一のピラー１と連結部１４と第二のピラー２とを同時に形成する工程と、第一の不純物拡散層１２を形成する工程と、ゲート電極４を形成する工程と、第二の不純物拡散層５を形成する工程と、コンタクトプラグを形成する工程と、から概略構成されている。このうち、素子分離層１０を形成する工程において、溝部１０ａの内壁面にｐ型不純物を導入する部分が第一の実施形態と異なる。以下、図２８を用いて、素子分離層１０を形成する工程についてその詳細を説明する。
【００８９】
（素子分離層１０形成工程）
まず、ｐ型不純物濃度が１×１０１７／ｃｍ３のｐ型シリコンからなる基板１１を準備する。次いで、活性領域の基板１１上に、厚さ５ｎｍ程度の第一のシリコン酸化膜２４およびシリコン窒化膜からなる第三の加工マスク４０を形成する。次いで、第三の加工マスク４０をマスクにしてエッチングを行い、基板１１に溝部１０ａをたとえば３００ｎｍの深さで形成する。
【００９０】
次いで、溝部１０ａの内壁面の表面に、ボロンなどのｐ型不純物を導入することにより、高濃度拡散層４３を形成する。このときのボロン（ｐ型不純物）の注入エネルギーと注入量は、その後の工程の熱負荷に依存するため、その後の工程での熱処理条件により適宜最適な条件を設定すればよい。ここでは、溝部１０ａの内壁面表面のｐ型不純物の濃度を１×１０１９／ｃｍ３程度になるように形成することが好ましい。その後、溝部１０ａにシリコン酸化膜などの絶縁材料を充填することにより、素子分離層１０が形成される。
その後、第一の実施形態と同様の工程を経ることにより、本実施形態の半導体装置２００が製造される。
【００９１】
本実施形態の半導体装置２００は、溝部１０ａの内壁面に、第一のピラー１のチャネル１６と同じ導電型のドーパントを、チャネル１６よりも高い濃度で導入することにより、第二のピラー２のドーパント濃度を高めることができる。そのため、本発明の効果である、第一のピラー１のチャネル１６の電位制御をより確実なものとすることができる。
【実施例】
【００９２】
以下、本発明を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例
にのみ限定されるものではない。
（実施例）
まず、ｐ型不純物濃度が１×１０１７／ｃｍ３のｐ型シリコンからなる基板１１を準備し、エッチングにより、３００ｎｍの深さの溝部１０ａを形成した。次に、溝部１０ａにシリコン酸化膜を充填して素子分離層１０を形成したのちに、基板１１にイオン注入を行うことにより、活性領域を形成した。
【００９３】
次に、活性領域の基板１１上に、厚さ５ｎｍのシリコン酸化膜からなる第一のシリコン酸化膜２４を形成した。次いで、第一のシリコン酸化膜２４および素子分離層１０上に、シリコン窒化膜からなる高さ１５０ｎｍ、幅がＸ方向５０ｎｍ、Ｙ方向５０ｎｍの第一の加工マスク２２、および、高さ１５０ｎｍ、幅がＸ方向１５０ｎｍ、Ｙ方向５０ｎｍの第二の加工マスク２３を形成した。また、第一の加工マスク２２と第二の加工マスク２３の間隔は４０ｎｍとした。また、第二の加工マスク２３は活性領域上に５０ｎｍ、素子分離層１０上に１００ｎｍ、それぞれ重なるように形成した。
【００９４】
次いで、第一の加工マスク２２および第二の加工マスク２３をマスクにしてエッチングを行い、１００ｎｍの高さの第三のピラー３を形成した。次いで、基板１１表面に残留する第一のシリコン酸化膜２４をエッチングした。このエッチングにより、第三のピラー３の露出部と、第一の加工マスク２２および第二の加工マスク２３下の第一のシリコン酸化膜２４の露出部分は５ｎｍ後退した。次に、基板１１の一面側と第一の加工マスク２２と第二の加工マスク２３と第一のシリコン酸化膜２４側面と第三のピラー３および素子分離層１０上を覆うように、７ｎｍの膜厚のバッファシリコン膜２５を形成した。
【００９５】
次いで、ＨＢｒガスとＯ２ガスを用いた高真空の条件下で、第一の加工マスク２２と第二の加工マスク２３をマスクに用いてドライエッチングを行い、活性領域を一面側から１３０ｎｍエッチングした。これにより、活性領域には高さ１２０ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向６５ｎｍの第一のピラー１および第二のピラー２が形成され、また、第一のピラー１および第二のピラー２の間には、高さ５５ｎｍ、幅がＸ方向６５ｎｍ、Ｙ方向２５ｎｍの連結部１４が形成された。このとき、第一のピラー１と第二のピラー２の間隔は２５ｎｍで形成された。
【００９６】
次いで、熱酸化法により、基板１１と第一のピラー１と第二のピラー２と連結部１４およびバッファシリコン膜２５の露出面に、厚さ１０ｎｍのシリコン酸化膜からなる第二のシリコン酸化膜２６を形成した。これにより、第一のピラー１と第二のピラー２の間隔は１５ｎｍとなった。
次いで、基板１１と第一のピラー１と第二のピラー２と連結部１４およびバッファシリコン膜２５の一面側を覆うように厚さ１０ｎｍの図示しない第三のシリコン酸化膜２７ａを形成した。
【００９７】
次いでエッチバックを行い、基板１１上と第一の加工マスク２２上と第二の加工マスク２３上および素子分離層１０上の第三のシリコン酸化膜２７ａを除去した。これにより、第一のピラー１と第二のピラー２および第三のピラー３の側面に、第三のシリコン酸化膜２７が形成された。
【００９８】
次いで、第一のピラー１の周囲の基板１１の一面側に砒素イオンを１５ｋｅＶのエネルギーで１×１０１５/ｃｍ２だけ注入し、９００℃で約１０秒間熱処理を行った。これにより、第一の不純物拡散層１２が形成された。次いで第三のシリコン酸化膜２７および第二のシリコン酸化膜２６を除去した。この際、バッファシリコン膜２５は２ｎｍの厚さで残存した。次いで、半導体装置２００の露出面を洗浄し、バッファシリコン膜２５を完全に除去するとともに、露出するシリコン部分を１ｎｍ程度エッチングした。
【００９９】
次いで、熱酸化法により、基板１１上と第一の不純物拡散層１２と第一のピラー１側面と第二のピラー２側面および連結部１４を覆うように、２．５ｎｍの厚さのゲート酸化膜２８を形成した。次いで、ＣＶＤ法により、第一のピラー１側面と第二のピラー２側面と連結部１４と第三のピラー３側面および素子分離層１０の一面側を覆うように、窒化チタン膜を１０ｎｍの厚さで形成した。次いで、ＣＶＤ法により、前記窒化チタン膜を覆うように、図示しないタングステン膜を２０ｎｍの厚さで形成した。その後、エッチバックを行い、サイドウオール状のゲート電極４を形成した。
【０１００】
次いで、ＣＶＤ法により、第一の加工マスク２２および第二の加工マスク２３を覆うように、基板１１の一面側にシリコン酸化膜からなる第一の層間絶縁膜２９を形成した。
次いで、ＣＭＰ法により、第一の層間絶縁膜２９表面を平坦化させた。次いで、第一の加工マスク２２と第二の加工マスク２３および第一の層間絶縁膜２９を覆うように、第二の層間絶縁膜３０を形成した。次いで、第一のピラー１上および第二のピラー２上に位置する第二の層間絶縁膜３０を除去し、この第二の層間絶縁膜３０をマスクとしてエッチングを行った。これにより、第一のピラー１上の第一の層間絶縁膜２９と第二のピラー２上の第二の加工マスク２３が除去され、第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂが形成された。
【０１０１】
次いで、第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂの内側面を覆うように、厚さ７ｎｍのシリコン窒化膜からなるサイドウオール構造の絶縁膜３１を形成した。次いで、図示しないマスクを用いて、第一のピラー１の上面に砒素イオンを１０ｋｅＶで１×１０１５／ｃｍ２だけ注入し、また、第二のピラー２上部にボロンイオンを５ｋｅＶで１×１０１４／ｃｍ２だけ注入した。その後、Ｎ２雰囲気中で９００℃、数１０秒の熱処理を行った。これにより、ボロンイオンは拡散長（最大濃度から半分の濃度に低下する深さに相当）で数１０nm程度、拡散された。
【０１０２】
これにより、チャネル電位制御ピラー２上面（半導体領域７）のボロン濃度は１×１０１９／ｃｍ３程度となり、また、連結部１４上部でのボロン濃度は５×１０１８/ｃｍ３程度となった。また、第一のピラー１のチャネルでのｐ型不純物濃度は１×１０１７／ｃｍ３程度となり、連結部１４でのｐ型不純物濃度は５×１０１８／ｃｍ３程度となった。
【０１０３】
次いで、第二の層間絶縁膜３０を覆い、かつ、第一のコンタクトホール６ｂおよび第二のコンタクトホール８ｂ内を充填するように、第三の層間絶縁膜３２を形成した。次いでエッチングにより、第一のコンタクトホール６ａと、第二のコンタクトホール８ａと、第三のコンタクトホール９ａと、第四のコンタクトホール１３ａを形成した。
次いで、第一のコンタクトプラグ６と第二のコンタクトプラグ８と第三のコンタクトプラグ９および第四のコンタクトプラグ１３を形成し、それぞれのコンタクトプラグと接続するような構成で、図示しない配線（第一の配線５１、第二の配線８１、第三の配線９１、第四の配線１２１）を形成した。これにより、本実施形態の半導体装置２００が製造された。
【０１０４】
上記実施例の効果は以下の通りである。
上記ｎチャネル半導体装置２００のしきい値電圧を計測した結果、その値は０．２Ｖ程度であった。また、ゲート電圧とドレイン電圧を１Ｖとし、ソース電圧を０Ｖとして動作させたところ、第一のピラー１あたりのＯＮ電流は２５μＡ程度であった。
本実施例の半導体装置２００においては、第二のピラー２および連結部１４のｐ型不純物濃度が十分高いため、このような動作条件では空乏化されることが無い。そのため、第一のピラー１のチャネルの電位を、接合リーク電流の影響を受けずに制御することができた。また、第一のピラー１のチャネル１６はフローティング状態になることは無く、それによるしきい値電圧の変動も生じなかった。
【符号の説明】
【０１０５】
１…第一のピラー、２…第二のピラー、３…第三のピラー、４…ゲート電極、５…第二の不純物拡散層、７…半導体領域、１０…素子分離層、１０ａ…溝部、１１…基板、１２…第一の不純物拡散層、１４…連結部、１６…チャネル、４３…高濃度拡散層、１００…ピラー型ＭＯＳトランジスタ、２００…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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