(57)【要約】【課題】低レートのキャプチャレートでも高レートのデジタルデータのジッタ測定を行うことができるジッタ測定方法、プログラム、及びジッタ測定装置を提供する。【解決手段】クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣを準備し、前記ＡＤＣの信号対ノイズ比の測定を行い、前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣを準備し、前記ＡＤＣの信号対ノイズ比の測定を行い、前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出することを特徴とするジッタ測定方法。
【請求項２】
請求項１記載のジッタ測定方法において、前記ＡＤＣより出力されるデジタルデータに対して、ビット幅拡張を行い、動作クロックスピードを一時的に低下させて測定を行い、測定後にデータを並べ替えることにより、前記ＡＤＣのクロック相当でキャプチャしたデータを取得することを特徴とするジッタ測定方法。
【請求項３】
請求項１記載のジッタ測定方法において、前記ＡＤＣを搭載したＬＳＩ内部にテスト回路を設けることにより、前記ＡＤＣの特性の測定と前記シリアルバスのジッタの測定とを同時に行うことを特徴とするジッタ測定方法。
【請求項４】
請求項１記載のジッタ測定方法において、測定対象データと比較用クロックとによる２つのＡＤＣ特性を測定し、各ＡＤＣ特性測定結果からジッタ特性を算出することにより、ノイズやクロストークを含む測定系による影響を軽減することを特徴とするジッタ測定方法。
【請求項５】
請求項１記載のジッタ測定方法において、前記ジッタ値を算出することにより、マージンの程度を示すことを特徴とするジッタ測定方法。
【請求項６】
請求項１から５の何れか１項記載のジッタ測定方法において、前記シリアルバスは、Gbpsクラスのシリアルバスであることを特徴とするジッタ測定方法。
【請求項７】
コンピュータに、
クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣの信号対ノイズ比の測定を行う手順、
前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行う手順、
前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する手順、
を実行させることを特徴とするプログラム。
【請求項８】
クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣと、
前記ＡＤＣの信号対ノイズ比の測定を行い、前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する制御手段と、
を備えたことを特徴とするジッタ測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ測定方法、プログラム、及びジッタ測定装置に関する。
【背景技術】
【０００２】
Serial ATA（SATA）、PCI Express等に代表されるようなハイスピード・デジタル・シリアル通信ではGHz帯域の信号が用いられている。このような高速信号を取り扱う上ではジッタによるタイミング・マージンの減少はエラー発生の大きな要因となる。
そのため、これらのハイスピード・デジタル・シリアル通信の機能を搭載した装置、電子デバイスなどの評価環境立ち上げ時などに行う初期評価や出荷検査などの際には、簡易的であってもジッタを測定することは早期問題発見、品質向上などの観点から有効であると既に知られている。
【０００３】
図５は、出荷検査用のジッタ測定装置の従来例を示すブロック図であり、図６は、初期評価用のジッタ測定装置の従来例を示すブロック図である。
図５に示すジッタ測定装置は、テストボード30と、LSI（Large Scale Integration：大規模集積）テスタ31とで構成されている。
テストボード30は、測定対象としてのシリアルバスラインを有し、シリアルデータを発生するLSI回路（図では測定対象LSIと表記）32を有する。LSIテスタ31は、キャプチャユニット33、クロックジェネレータ34、メモリ35、及びCPU（Central Processing Unit：中央演算処理装置）38を有する。メモリ35は、キャプチャデータ36及びジッタ演算プログラム37を有する。
【０００４】
図６に示すジッタ測定装置は、テストボード30と、オシロスコープ（高速スペック版：Gbpsクラス）39と、基準クロックCLKを発生するパルスジェネレータ40とを有する。
【０００５】
測定対象LSI32は、ソケット等がテストボード30上に実装されており、検査を行うLSIがセットされるようになっている。このソケットに挿入するLSIを交換することにより多数のLSIを検査することができる。
クロックジェネレータ34、基準クロックCLKを生成する。
キャプチャユニット33は、入力されたクロック同期でデータをキャプチャする。
キャプチャするデータは測定対象データそのものである。尚、本願発明に使用するものよりも、高速スペックのものを使用する必要がある。
通常のパソコンと同様な構成要素により、データの保存、プログラムを実行することが可能である。
キャプチャユニット33によりキャプチャされたデータはメモリ35に保存される。
また、キャプチャしたデータよりジッタ演算を行うプログラムがメモリ35上に準備される。
【０００６】
ところで、従来のジッタ測定では、コンプライアンス試験レベルのものを行うことを想定すると、測定対象のデータの周波数よりも高いレートによりキャプチャする測定系が必要となる問題があった。
例えば、PCI Express Gen1ではデータレートが2.5Gbpsに対して、20Gbps程度のキャプチャレートが必要とされている。
また、上記の問題を解決する今までの方法としては、送信側と受信側とを接続してデータを流すことにより試験を行うループバック試験があるが、ジッタの値自体は解らず、どの程度のマージンがあるのか解らず、エラーが発生した場合にどの部分に原因があるか解明することが困難であるという問題があった。
【０００７】
このため、特許文献１には、測定精度の向上と測定スピードの向上とを図ることを目的として、測定対象データをADコンバータでキャプチャし、その後、帯域通過フィルタ、各推定器、演算部の機能によりジッタを測定する方法が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の発明は、キャプチャレートが高いという問題は解消できていない。
このため、評価環境立ち上げ時の初期評価や出荷試験などの際に、低レートのキャプチャレートにて数百Mbps〜数Gbps程度の高レートのデジタルデータのジッタを、OK/NGなどの判定だけでなく、具体的な値として測定できることが望まれる。
【０００９】
そこで、本発明の目的は、低レートのキャプチャレートでも高レートのデジタルデータのジッタ測定を行うことができるジッタ測定方法、プログラム、及びジッタ測定装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１に記載の発明は、クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のADCを準備し、前記ADCの信号対ノイズ比の測定を行い、前記シリアルバスを前記ADCのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出することを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載のジッタ測定方法において、前記ADCより出力されるデジタルデータに対して、ビット幅拡張を行い、動作クロックスピードを一時的に低下させて測定を行い、測定後にデータを並べ替えることにより、前記ADCのクロック相当でキャプチャしたデータを取得することを特徴とする。
【００１２】
請求項３記載の発明は、請求項１記載のジッタ測定方法において、前記ADCを搭載したLSI内部にテスト回路を設けることにより、前記ADCの特性の測定と前記シリアルバスのジッタの測定とを同時に行うことを特徴とする。
【００１３】
請求項４記載の発明は、請求項１記載のジッタ測定方法において、測定対象データと比較用クロックとによる２つのADC特性を測定し、各ADC特性測定結果からジッタ特性を算出することにより、ノイズやクロストークを含む測定系による影響を軽減することを特徴とする。
【００１４】
請求項５記載の発明は、請求項１記載のジッタ測定方法において、前記ジッタ値を算出することにより、マージンの程度を示すことを特徴とする。
【００１５】
請求項６記載の発明は、請求項１から５の何れか１項記載のジッタ測定方法において、前記シリアルバスは、Gbpsクラスのシリアルバスであることを特徴とする。
【００１６】
請求項７記載の発明は、コンピュータに、クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のADCの信号対ノイズ比の測定を行う手順、前記シリアルバスを前記ADCのクロックとした場合の信号対ノイズ比の測定を行う手順、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する手順、を実行させることを特徴とする。
【００１７】
請求項８記載の発明は、クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のADCと、前記ADCの信号対ノイズ比の測定を行い、前記シリアルバスを前記ADCのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、従来のジッタ測定では、ジッタ測定対象データ自身をキャプチャしてジッタを計るため、データ自身のレートよりも高速なキャプチャを必要とするが、本発明ではジッタ測定対象データをデータ自身のレートと同じスピードでADコンバータのCLKとして使用することによりジッタを算出するので、低レートのキャプチャレートでも高レートのデジタルデータのジッタ測定を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るジッタ測定装置の出荷検査用の実施の形態を示すブロック図である。
【図２】本発明に係るジッタ測定装置の初期評価用の実施の形態を示すブロック図である。
【図３】図１に示したジッタ測定装置のタイミングチャートの一例である。
【図４】図１に示したジッタ測定装置の動作を説明するためのフローの一例である。
【図５】出荷検査用のジッタ測定装置の従来例を示すブロック図である。
【図６】初期評価用のジッタ測定装置の従来例を示すブロック図である。
【発明を実施するための形態】
【００２０】
本発明の実施の形態を説明する。本発明は、高速シリアルデータのジッタ測定に際して、以下の特徴を有する。
要するに、従来のジッタ測定では、ジッタ測定対象データ自身をキャプチャしてジッタを測定するため、データ自身のレートよりも高速なキャプチャを必要とするが、本発明ではジッタ測定対象データをデータ自身のレートと同じスピードでADコンバータ（以下、ADC）のCLK（クロック）として使用することによりジッタを算出することを特徴とし、ADCのデジタル出力データをビット拡張することにより、さらに低レートでのキャプチャが可能となることを特徴とする。
【００２１】
本発明の実施の形態について、以下の図面を用いて詳細に解説する。尚、図５、６に示した要素と同様の要素には共通の符号を用いた。
図１は、本発明に係るジッタ測定装置の出荷検査用の実施の形態を示すブロック図である。
図２は、本発明に係るジッタ測定装置の初期評価用の実施の形態を示すブロック図である。
図１に示すジッタ測定装置は、出荷検査用の場合を示しており、テストボード10と、LSIテスタ11とを有する。
テストボード10は、測定対象としてのシリアルバスラインを有するLSI（測定対象LSIと表記）32、及びテスト回路13を有する。
テスト回路13は、ADC（Analog Digital Converter：アナログデジタル変換器）14、ビット拡張回路15、CLK分周器16、及びCLK選択回路17を有する。
【００２２】
LSIテスタ11は、アナログ信号発生器18、キャプチャユニット（低速スペック版：数百Mbpsクラス）19、メモリ21、クロックジェネレータ34、及びCPU24を有する。ここで、キャプチャユニットやオシロスコープは、低速スペック版でも高速スペック版でもスペックはわかれ、LSIテスタの価格に大きく影響を及ぼす。
メモリ21は、キャプチャデータ22、及びデータの並べ替えSNDR（Signal Noise Distortion Ratio：信号対雑音比）演算プログラム23を有する。
【００２３】
図２に示すジッタ測定装置は、テストボード10と、アナログ信号発生器18、オシロスコープ（低速スペック版）25、パーソナルコンピュータ（PC:Personal Computer）27、パルスジェネレータ40を有する。
【００２４】
ソケットなどがテストボード10上に実装されており、検査を行う測定対象LSI32がセットされるようになっている。このソケットに挿入する測定対象LSI32を交換することにより多数のLSIを検査することができる。
【００２５】
クロックジェネレータ34は、比較用のクロックを生成する。
【００２６】
キャプチャユニット19は、入力されたクロック同期でデータをキャプチャするものである。キャプチャユニット19にキャプチャされるデータはADC14のデジタル出力データである。尚、従来例に使用するもの程、高速スペックのものを使用する必要はない。
【００２７】
メモリ21、及びCPU24については、通常のパソコンと同様な構成要素により、データの保存、プログラムを実行することが可能である。キャプチャユニット19によりキャプチャされたデータはメモリ21に保存される。また、キャプチャしたデータを並べ替えるプログラム、および並べ替えたプログラムからSNDRを演算するプログラムがメモリ21上に準備される。
【００２８】
テスト回路13は、CLK選択回路17により、評価対象であるシリアルバス、比較用CLKの選択を行い、これをADC14に入力する。
ADC14は、このCLKと、正弦波のような周期的なアナログ信号が入力され、AD変換を行い、デジタルデータを出力する。
ADC14より出力されたデジタルデータはビット幅拡張回路（分周回路の一種である）15に入力され、ADC14のCLKより低いキャプチャレートにて測定が可能なようにビット幅拡張される。つまり、動作クロックを一時的に低下させることになる。AD変換後のデジタルデータを拡張させる幅とトレードオフになる。よって、２倍、４倍、８倍、…とすると、それらに反比例して１／２、１／４、１／８、…となる。
【００２９】
ここで、出荷検査時には「クロックジェネレータ34」、及び「キャプチャユニット19」を用い、初期評価時には「パルスジェネレータ40」、及び「オシロスコープ25」を分けて使用するのは、一般的な器具の名称の違いによるものであり、本願発明の本質的なことではない。
【００３０】
ビット幅拡張回路15の機能については、図３のタイミングチャートを使用して説明する。
図３は、図１に示したジッタ測定装置のタイミングチャートの一例である。
本実施の形態ではビット幅を２倍、４倍、８倍、…とすることが想定できるが、図３は例としてビット幅を２倍にして、キャプチャレートを1/2倍にする場合を記載した。
ビット幅拡張回路15にはADC14に動作クロックとして使用された選択後クロックと、それに同期したAD変換後デジタルデータが入力される。
選択後クロックの２クロックに１回キャプチャし、それをビット幅拡張データα、βとして出力する。尚、ビット幅拡張データαがA,C,E,…というデータ列であれば、ビット幅拡張データβのデータ列は、ADC14の動作クロックにて１クロック遅延させたB,D,F,…となるようにビット幅を拡張する。
キャプチャレートを1/2倍にするために、ADC14の動作クロックを1/2倍に分周したクロックを分周クロックとして出力する。
ここで、データの並べ替えは、図３に示すように、AD変換後のデジタルデータを拡張させる幅を２倍とした場合、データα、βで交互にA、B、C、…とデータが現れる。よって、α、βのデータを交互に並べ替えることになる。例えば、４倍にした場合は、α、β、γ、δに順番にデータが現れるので、それらを順番に並べていくことになる。
【００３１】
アナログ信号発生器18は、周期的なアナログ信号を発生し、テスト回路13に入力する。通常LSIテスタ11のオプション装備として準備できる。
【００３２】
ここで、SNDRについて述べる。
ADCの特性として、SNDRというものがあり、この特性はADCのサンプリング時のジッタに依存する。
このサンプリング時のジッタ成分はサンプリングを行うクロックのジッタと、ADC内部のジッタによるものと考えられ、SNDRは次式(1)のようにADC内部の二乗平均平方根ジッタ（σadc [s] ）とクロックの二乗平均平方根ジッタ（σclk[s]）の成分とによるとされている。
【００３３】
SNDR = 20・log ( 1/ (2πfin) / ( σadc2 + σclk2 ) 1/2 )  [dB]    …(1)
※  fin； ADCに入力するアナログ信号の周波数
【００３４】
上記より、SNDRとfinとσadcとの値が既知であれば、σclkを逆算することが可能である。
【００３５】
測定対象となるシリアルバスをADCのクロックとして入力した状態でSNDRを測定する。
finは測定の際に設定する値であるので既知である。
ADC内部で発生しているジッタは、ジッタが明確となっているCLK信号、もしくは極めてジッタが少ないと判断できるものをADCの動作クロックとしてSNDRを測定することにより算出する。
【００３６】
例）
fin = 1.0MHz にて測定を実施する。
測定対象データをADCのクロックとしてADCの特性を測定したところ、結果は以下であった。
SNDR = 40 [dB]
【００３７】
次にジッタが無視できるCLKを使用してADCの特性を測定したところ、結果は以下であった。
SNDR = 45 [dB]
以上を式で表すと以下の２式(2)、(3)になり、これらの式(2)、(3)によりジッタσclkが逆算される。
20・log ( 1/ (2π×1.0M) / ( σadc2 + σclk2 ) 1/2 )    ＝  40    …(2)
20・log ( 1/ (2π×1.0M) / ( σadc2 ) 1/2 )            ＝  45    …(3)
【００３８】
図４は、図１に示したジッタ測定装置の動作を説明するためのフローの一例である。
ハードウェアで実装される場合はソフトウェアのようにシーケンシャルに動作が行われるわけではないが、理解しやすくするためここでは敢えてフローをシーケンシャルに記述している。
【００３９】
ステップS1．
測定対象をシリアルバス、及びリファレンスクロックのうちから選択する。これを以下ADC_CLKと呼ぶ。
ここで、測定対象データは、ADCのクロックとして使用する。リファレンスとなるCLKでのSNDRを測定し、その後測定対象をCLKとしてADCに入力してSNDRを測定し、それらの差分からジッタを算出するためである。
また、シリアルバス、及びリファレンスクロックに対して、ステップS1.〜S6.をそれぞれ実行するが、シリアルバスについてステップS1.〜S6.を実行するときは、シリアルバス＝ADC_CLKとなり、リファレンスクロックについてステップS1.〜S6.を実行するときは、リファレンスクロック＝ADC_CLKとなる。
さらに、ここでいうシリアルバスは測定対象であるが、その測定対象をADCのCLKとして使用する。
【００４０】
ステップS2．
ADC14にアナログ入力信号として、周期的なアナログ信号を入力し、ADC_CLKを動作クロックとしてAD変換を実施する。
ここで、デジタル変換されたデータをADC_OUTと呼ぶ。
【００４１】
ステップS3．
ビット幅拡張回路15にADC_CLKとADC_OUTとを入力する。ADC_OUTは、ADC_CLKに同期したかたちでパラレル展開することにより、ビット幅を倍にし、ビットレートを落としたデータを出力する。これを以下ADC_OUT_DIVと呼ぶ。
【００４２】
ステップS4．
ADC_OUT_DIVを測定器（オシロスコープ、LSIテスタなど）によりキャプチャする。
【００４３】
ステップS5．
ステップS4にてキャプチャしたデータをシリアルバスによるものをDATA_SERと呼び、リファレンスクロックによるものをDATA_REFと呼ぶこととする。DATA_SER, DATA_REFに対して、並べ替えを行う。
【００４４】
ステップS6．
DATA_SERに対してSNDRを演算する。演算されたSNDRをSNDR_SERとする。DATA_REFに対してSNDRを演算する。演算されたSNDRをSNDR_REFとする。
【００４５】
ステップS7.
シリアルバス、リファレンスクロック両方のSNDRの演算は終了したか否かを判断し、終了した場合（y）にはステップS8.に進み、終了していない場合(n)にはステップS1.に戻る。すなわち、シリアルバス、及びリファレンスクロック両方のSNDRが算出されるまでステップS1〜S6を繰り返す。
【００４６】
ステップS8．
SNDR_SER,SNDR_REFより以下の式(4)〜(7)によりシリアルデータのジッタσclk_serを算出する。
尚、リファレンスクロックのジッタ値が既知か、限りなく０に近い場合かにより算出方法は異なる。
【００４７】
・リファレンスクロックのジッタ値が既知の場合
SNDR_SER = 20・log ( 1/ (2πfin) / ( σadc2 + σclk_ser2 ) 1/2 )    …(4)
SNDR_REF = 20・log ( 1/ (2πfin) / ( σadc2 + σclk_ref2 ) 1/2 )    …(5)
σclk_ref  ：  リファレンスクロックのジッタ値
【００４８】
・リファレンスクロックのジッタ値が既知でなく、限りなく０に近い場合
SNDR_SER = 20・log ( 1/ (2πfin) / ( σadc2 + σclk_ser2 ) 1/2 )    …(6)
SNDR_REF = 20・log ( 1/ (2πfin) / ( σadc2 + σclk_ref2 ) 1/2 )    …(7)
≒20・log ( 1/ (2πfin) /σadc )
σclk_ref  ：  リファレンスクロックのジッタ値
【００４９】
＜プログラム＞
以上で説明した本発明にかかるジッタ測定装置は、コンピュータで処理を実行させるプログラムによって実現されている。コンピュータとしては、例えばパーソナルコンピュータやワークステーションなどの汎用的なものが挙げられるが、本発明はこれに限定されるものではない。よって、一例として、プログラムにより本発明を実現する場合の説明を以下で行う。
【００５０】
コンピュータに、
(a)クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のADCの信号対ノイズ比の測定を行う手順、
(b)シリアルバスをADCのクロックとした場合の信号対ノイズ比の測定を行う手順、
(c)各信号対ノイズ比の差分からシリアルバスのジッタを算出する手順、
を実行させるプログラムが挙げられる。
【００５１】
これにより、プログラムが実行可能なコンピュータ環境さえあれば、どこにおいても本発明にかかるジッタ測定装置を実現することができる。
このようなプログラムは、コンピュータに読み取り可能な記憶媒体に記憶されていてもよい。
【００５２】
＜記憶媒体＞
ここで、記憶媒体としては、例えば、CD-ROM（ompact Disc Read Only Memory）、フレキシブルディスク（FD）、CD-R（CD Recordable）などのコンピュータで読み取り可能な記憶媒体、フラッシュメモリ、RAM（Random Access Memory）、ROM（Read Only Memory）、FeRM（強誘電体メモリ）等の半導体メモリやHDD（Hard Disc Drive）が挙げられる。
【００５３】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【００５４】
＜作用＞
A)低レートのキャプチャレートでも高レートのデジタルデータのジッタ測定を実現することができる。
【００５５】
B)他の効果として、ボード上で発生するクロストークやノイズの影響を軽減する効果もある。
【００５６】
A)の理由
従来のジッタ測定では、ジッタ測定対象データ自身をキャプチャしてジッタを計るため、データ自身のレートよりも高速なキャプチャを必要とするが、本実施の形態ではジッタ測定対象データをデータ自身のレートと同じスピードでADコンバータのCLKとして使用することによりジッタを算出するためである。
また、ADコンバータのデジタル出力データをビット拡張することにより、さらに低レートでのキャプチャが可能となるためである。
【００５７】
B)の理由
ジッタ特性を、測定対象データをクロックに使用した場合と比較用クロックを使用した２つの場合でADC特性から算出することにより、測定系に依存する要因の多くを相殺することができるためである。
【符号の説明】
【００５８】
１０    テストボード
１１    ＬＳＩテスタ
１３    テスト回路
１４    ＡＤＣ
１５    ビット拡張回路
１６    ＣＬＫ分周器
１７    ＣＬＫ選択回路
１８    アナログ信号発生器
１９    キャプチャユニット
２１    メモリ
２２    キャプチャデータ
２３    並べ替えＳＮＤＲ演算プログラム
２４    ＣＰＵ
３２    測定対象ＬＳＩ
３４    クロックジェネレータ
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特開２００２−１０７３９２号公報
【図１】
2011053156.tif 000003
【図２】
2011053156.tif 000004
【図３】
2011053156.tif 000005
【図４】
2011053156.tif 000006
【図５】
2011053156.tif 000007
【図６】
2011053156.tif 000008