(57)【要約】      （修正有）【課題】スタティックノイズマージンを確保して、低消費電力で、かつ、１Ｖ以下の低電圧で動作するＳＲＡＭを提供する。【解決手段】それぞれ第１及び第２の駆動ＭＯＳトランジスタと、転送ＭＯＳトランジスタと、負荷ＭＯＳトランジスタにより構成されたスタティック型のメモリセルを有する半導体装置であって、一対のビット線と入出力回路とロジック回路とアレイ状に形成されたスタティック型のメモリセルに電源電位を供給するメモリ電源線とを有し、第１の転送ＭＯＳトランジスタは、ビット線対の一方に接続され、第２の転送ＭＯＳトランジスタは、ビット線対の他方に接続され、半導体装置には入出力回路の入出力回路用電源とロジック回路に使用されるコア電源とが入力され、メモリ電源線は、第２動作電位点に接続され、コア電源から電源が供給される。【選択図】図１
2011018438.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型の第１及び第２の駆動ＭＯＳトランジスタおよびＮチャネル型の第１及び第２の転送ＭＯＳトランジスタと、Ｐチャネル型の第１及び第２の負荷ＭＯＳトランジスタにより構成されたスタティック型のメモリセルが半導体基板上にアレイ状に形成され、前記第１及び第２の駆動ＭＯＳトランジスタのソース電極が第１動作電位点に接続され、前記第１及び第２の負荷ＭＯＳトランジスタのソース電極が第２動作電位点に接続された半導体装置であって、
前記メモリセルの読み出し動作状態および書き込み動作状態では前記第２動作電位点の電位が前記第１及び第２の転送ＭＯＳトランジスタのゲート電極に印加されるハイレベル電位よりも大きい電位とし、
前記第１動作電位点の電位をメモリセルの読み出し動作状態と書き込み動作状態とで同じとし、
前記第２動作電位点の電位をメモリセルの読み出し動作状態と書き込み動作状態とで同じとし、
さらに一対のビット線と、入出力回路と、ロジック回路と、前記アレイ状に形成されたスタティック型のメモリセルに電源電位を供給するメモリ電源線とを有し、
前記第１の転送ＭＯＳトランジスタは、前記ビット線対の一方に接続され、前記第２の転送ＭＯＳトランジスタは、前記ビット線対の他方に接続され、
前記半導体装置には前記入出力回路の入出力回路用電源と前記ロジック回路に使用されるコア電源とが入力され、
前記メモリ電源線は、前記第２動作電位点に接続され、前記コア電源から電源が供給される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に書き込み時の動作マージンを確保し、低電圧、低電力で動作するSRAM(Static Random Access Memory)に好適な半導体装置に関する。
【背景技術】
【０００２】
近年、ますます機器の携帯化が進み、大規模半導体集積回路(LSI)の低消費電力化への需要が高まっており、そのために１Ｖ以下の電圧で動作するLSI技術が必要となっている。今後は、０．９Ｖ程度の動作電圧で動作するLSIからさらに動作電圧を下げる要求が高まり、０．５Ｖ程度の動作電圧でも動作するLSIが求められると考えられる。
【０００３】
LSIを低電圧で動作させる場合に、低電圧でも動作電流がとれるようにMOSトランジスタのしきい値電圧を下げることが行われる。しかし、SRAMのメモリセル内のMOSトランジスタのしきい値電圧を下げた場合、ノイズに対する余裕であるスタティックノイズマージンが下がってしまい、読み出し動作が不安定となる。これを示したのが図２４の(a)および(b)である。図２４(a)中の参照符号１１で示した両端矢印の線が、従来のしきい値を下げていないメモリセルのスタティックノイズマージンである。これに対して、図２４(b)に示したように、しきい値を下げたメモリセルのスタティックノイズマージン１２は小さくなっている。
【０００４】
図２は、SRAMのメモリセルの回路構成図である。SRAMのメモリセルは、ソース同士を接続したNチャネルMOSトランジスタ（駆動MOSトランジスタ）N1,N2と、その駆動MOSトランジスタN1,N2のドレインにそれぞれドレインが接続されたPチャネルMOSトランジスタ（負荷MOSトランジスタ）P1,P2と、それぞれゲートがワード線WLに接続されると共にビット線BL,/BL（ここで、記号“／”は、反転を表すバー記号の代わりに用いる。）と駆動MOSトランジスタN1,N2のドレインとの間にソース・ドレイン経路が接続されたNチャネルMOSトランジスタ（転送MOSトランジスタ）N3,N4とから構成される。
【０００５】
なお、図２において参照符号４は負荷MOSトランジスタP1,P2のソース線すなわちメモリセルの電源線、５は駆動MOSトランジスタN1,N2のソース線すなわち通常はメモリセルの接地線、６および７はメモリセルのデータ保持ノード(記憶ノード)、Vwはワード線WLの電圧、Vb1,Vb2はそれぞれビット線BL,/BLの電圧、Vddmはメモリセルの電源線４の電圧、Vssmはメモリセルの接地線５の電圧である。またVn1,Vn2はそれぞれデータ保持ノード６,７の電圧であり、データとしては“１”または“０”であり、互いに逆となる。
【０００６】
次に、このような構成のSRAMメモリセルのスタティックノイズマージンが、MOSトランジスタのしきい値を下げても下がらないようにするために、従来から採られている方法について説明する。
MOSトランジスタのしきい値を下げてもSRAMメモリセルのスタティックノイズマージンを下げないようにするためには、メモリセルの駆動MOSトランジスタN1,N2のコンダクタンスを、転送MOSトランジスタN3,N4のコンダクタンスと比較して大きくする必要がある。これを達成するためには、ワード線WLのハイレベルの電圧Vddよりも高い電圧Vdd'を、負荷MOSトランジスタP1,P2のソースに接続されるメモリセルの電源線４の電圧Vddmとして印加し、駆動MOSトランジスタN1,N2のゲート電極に印加される電圧を転送MOSトランジスタN3,N4のゲート電極に印加される電圧よりも高くすればよい。これにより駆動MOSトランジスタN1,N2のコンダクタンスが大きくなり、図２４の(c)に参照符号１３で示したようにスタティックノイズマージンも大きくなる。
【０００７】
したがって、従来の低電圧動作を目的としたSRAMメモリでは、特開平9-185886号公報で開示されているように、読み出し時に限りメモリセルアレイ全体の電源線の電圧を高くしたり、或いは読み出すメモリセルすなわち読出し時に選択されたメモリセルの電源線に高電圧を印加する等の方法がとられている。
【０００８】
読出し時のみにメモリセルの電源線の電圧Vddmを昇圧するのは、書き込み時の動作マージンは負荷MOSトランジスタP1,P2のコンダクタンスと駆動MOSトランジスタのコンダクタンスの比が大きくなるほど減少するからである。このため、従来は読み出し時に限って選択メモリセルもしくはメモリセルアレイの電源線４の電圧Vddmの昇圧を行い、書き込み時の動作マージンが下がるのを抑えていた。
【０００９】
なお、特開平9-185886号公報には、書き込み動作が可能な電位でありさえすれば、読み出し動作時に限ることなく、メモリセルに印加されるメモリセルの電源電位を定常的に周辺回路等の電源電位よりも高くしておくことも可能であることが記載されている。
【００１０】
また、低電圧動作に限らず通常のSRAMメモリセルでは、読出し時のスタティックノイズマージンを大きくとるために、上記したように駆動MOSトランジスタのコンダクタンスを、転送MOSトランジスタのコンダクタンスより大きくする必要がある。このため、駆動MOSトランジスタのゲート幅が転送MOSトランジスタのゲート幅より大きく製造されていた。
特に、特開2001-28401号公報に開示されるように、図９に示した従来のSRAMメモリで使用されているメモリセルレイアウトでは、駆動MOSトランジスタおよび転送MOSトランジスタの拡散領域を曲がることなく形成しているにもかかわらず、ゲート幅のサイズの違いにより拡散領域は単純な矩形にはなっていなかった。なお、図９において参照符号３３はコンタクト、３４はNチャネルMOSトランジスタ（以下、NMOSトランジスタと呼ぶ）N1,N2,N3,N4のソースおよびドレインとなるN形拡散層、３５はゲート電極となるポリシリコン、３６は１個のSRAMメモリセル領域、３９はPチャネルMOSトランジスタ（以下、PMOSトランジスタと呼ぶ）P1,P2,P3,P4のソースおよびドレインとなるP形拡散層を表している。
【００１１】
さらに、同じ従来例の特開2001-28401号には、駆動MOSトランジスタと転送MOSトランジスタのゲート幅の比を１にするために、駆動MOSトランジスタN1,N2に比べて、転送MOSトランジスタN3,N4の酸化膜厚を厚くするか、或いは電界緩和のための低濃度ドレイン領域の不純物濃度を低くすることにより駆動力に差をつけていわゆるセルレシオを大きくする等の製造プロセスの変更を行って実現することが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−１８５８８６号公報
【特許文献２】特開２００１−２８４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述した読み出し時にのみメモリセルアレイの電源線に高い電圧を印加する従来の方法によれば、メモリセルアレイの電源電圧Vddmが周辺回路の電源電圧Vddよりも高い所望の電圧Vdd'に変わるまでには時間がかかってしまう。さらに、メモリセルアレイの電源線の電圧を上げ下げするために電源線の充放電に要する余分な電力を消費してしまい、低電圧で動作するSRAM回路ではあるが、低消費電力を実現することができなくなる。これは、読み出しを実行する選択されたメモリセルの電源電圧Vddmだけを昇圧する場合でも、程度の多少はあるが、消費電力が増加する。また、定常的にメモリセルの電源電圧を周辺回路等の電源電圧よりも高くする場合は、書き込み時と待機時にはメモリセルの接地電圧を周辺回路の接地電圧よりも高くなるように設定すると共に、読み出し動作時にのみメモリセルの接地電圧を周辺回路の接地電圧と同じに設定する必要が有り、結局、相対的な電源線間の電圧の上げ下げが必要となり電源線の充放電に要する余分な電力を消費することになる。
【００１４】
また、図９のような拡散領域３４，３７および多結晶シリコン(ポリシリコン)の層３５を直線的に形成し対称性の高いレイアウトを作ることによって、それ以前の対称性が少なくまたポリシリコンが曲げられているレイアウトと比較して製造時のばらつきは抑えることが出来るようになった。しかし、このレイアウトでは駆動MOSトランジスタN1，N2のゲート幅W1と転送MOSトランジスタN3，N4のゲート幅W3がコンダクタンスを調整するために異なっており、図９のように拡散領域３４，３７を完全な矩形にするにはいたらなかった。実際には、駆動MOSのゲート幅W1と転送MOSのゲート幅W3の比W1/W3を１．５〜２にすることにより、駆動MOSトランジスタと転送MOSトランジスタのコンダクタンスの比を調整してスタティックノイズマージンを確保していた。そのため、このレイアウトを採用する以前のSRAMメモリセルと比較すると製造時のばらつきは減少しているものの、完全な矩形の拡散領域を形成する場合と比べれば、ばらつきが多いと考えられる。
【００１５】
さらに、同じ従来例の特開2001-28401号に記載されているように、ゲート幅の比W1/W3を１にするために、低濃度ドレイン領域の不純物濃度を変えて駆動力に差をつけセルレシオを大きくする等の製造プロセスの変更を行って実現するやりかたでは、製造条件が複雑になって歩留まりが低下したり、製造工程が増加してコスト高を招いてしまう難点がある。
【００１６】
そこで、本発明の目的は、スタティックノイズマージンを確保した低電圧動作と低消費電力とを両立できるSRAMメモリに好適な半導体記憶装置を提供することにある。
【００１７】
また、スタティックノイズマージンを確保したまま、駆動MOSトランジスタと転送MOSトランジスタのゲート幅の比を１として拡散領域の矩形レイアウトを可能にし、製造ばらつきの小さい半導体記憶装置を提供することも本発明の目的である。
【課題を解決するための手段】
【００１８】
前述した課題を解決するために本発明に係る半導体装置は、Ｎチャネル型の第１及び第２の駆動ＭＯＳトランジスタおよびＮチャネル型の第１及び第２の転送ＭＯＳトランジスタと、Ｐチャネル型の第１及び第２の負荷ＭＯＳトランジスタにより構成されたスタティック型のメモリセルが半導体基板上にアレイ状に形成され、第１及び第２の駆動ＭＯＳトランジスタのソース電極が第１動作電位点に接続され、第１及び第２の負荷ＭＯＳトランジスタのソース電極が第２動作電位点に接続された半導体装置であって、メモリセルの読み出し動作状態および書き込み動作状態では前記第２動作電位点の電位が第１及び第２の転送ＭＯＳトランジスタのゲート電極に印加されるハイレベル電位よりも大きい電位とし、第１動作電位点の電位をメモリセルの読み出し動作状態と書き込み動作状態とで同じとし、第２動作電位点の電位をメモリセルの読み出し動作状態と書き込み動作状態とで同じとし、さらに一対のビット線と、入出力回路と、ロジック回路と、アレイ状に形成されたスタティック型のメモリセルに電源電位を供給するメモリ電源線とを有し、第１の転送ＭＯＳトランジスタは、ビット線対の一方に接続され、第２の転送ＭＯＳトランジスタは、ビット線対の他方に接続され、半導体装置には入出力回路の入出力回路用電源とロジック回路に使用されるコア電源とが入力され、メモリ電源線は、第２動作電位点に接続され、コア電源から電源が供給されることを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、スタティックノイズマージンを確保して、低消費電力でかつ１Ｖ以下の低電圧で動作するSRAMを実現できる。
【図面の簡単な説明】
【００２０】
【図１】実施形態１におけるメモリセルアレイおよび周辺回路と、これらに供給される電源構成とを示すブロック図である。
【図２】本発明を適用するSRAMのメモリセルの回路構成図である。
【図３】実施形態１におけるメモリ動作時のメモリセルの各部の電位の変化を示す図である。
【図４】従来例の読み出し時のみ昇圧する場合のメモリ動作時のメモリセルの各部の電圧の変化を示す図である。
【図５】実施形態２におけるメモリセルアレイおよび周辺回路と、これらに供給される電源構成とを示すブロック図である。
【図６】メモリセルアレイの電源電圧として、従来例のように書き込み時と読み出し時で異なった電圧を供給する場合の構成例を示すブロック図である。
【図７】実施形態３におけるメモリセルアレイおよび周辺回路と、これらに供給される電源構成とを示すブロック図である。
【図８】実施形態４におけるメモリセルのレイアウトの一例を示す図である。
【図９】図２に示したSRAMメモリセルアレイ回路の従来のメモリセルのレイアウト例を示す図である。
【図１０】実施形態５におけるメモリセルのレイアウトの一例を示す図である。
【図１１】実施形態６におけるメモリセルのレイアウトの一例を示す図である。
【図１２】実施形態７におけるメモリセルのレイアウトの一例を示す図である。
【図１３】実施形態８におけるメモリセルアレイおよび周辺回路と、これらに供給される電源構成とを示すブロック図である。
【図１４】実施形態９におけるメモリセルアレイおよび周辺回路と、これらに供給される電源構成とを示すブロック図である。
【図１５】図１３の電源構成をシステムLSIに適用した場合の電源配線の接続を示すブロック図である。
【図１６】図１４の電源構成をシステムLSIに適用した場合の電源配線の接続を示すブロック図である。
【図１７】図２に示したSRAMメモリセルを構成するMOSトランジスタのウエル電位をウエル給電線により印加できる構成にしたSRAMメモリセルの回路図である。
【図１８】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ａを示す図である。
【図１９】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ｂを示す図である。
【図２０】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ｃを示す図である。
【図２１】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ｄを示す図である。
【図２２】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ｅを示す図である。
【図２３】実施形態１０におけるメモリセルに印加するアクティブ時と非アクティブ時の電源電圧印加パターン例Ｆを示す図である。
【図２４】従来例と本発明のメモリセルのスタティックノイズマージンの関係を示す図である。
【図２５】実施形態１におけるメモリセルが動作する電源電圧VddとVdd'の関係を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る半導体記憶装置の好適ないくつかの実施の形態例について添付図面を用いて説明する。なお、各図において同じ参照記号は、同じ構成部分を示している。
【００２２】
＜実施形態１＞
図１は本発明に係るSRAMメモリを構成するメモリセルアレイ３０と、ワードドライバやデコーダ等を含むメモリの周辺回路３１と、センスアンプやデコーダ等を含むメモリの周辺回路３２と、メモリセルアレイ３０及び周辺回路３１，３２に供給される電源線２，４の各電圧Vdd,Vddmの関係とを示すブロック図である。メモリセルアレイ３０の電源線４には、メモリセルアレイ以外の周辺回路３１，３２の電源線２の電圧Vddよりも高い電圧Vdd'が印加される。なお、メモリセルアレイ３０内のメモリセル駆動MOSトランジスタのソース線と、その他の周辺回路の接地線を示していないが、同じ接地電圧Vssが印加されている。
【００２３】
本実施の形態例におけるSRAMメモリのメモリセルの構成は、１メモリセルが６個のトランジスタから構成される図２に示した従来のSRAMメモリのメモリセルと同じであるので、本実施の形態例でもメモリセルに関しては図２を用いて説明する。他の実施の形態例においても同様である。
【００２４】
図２のメモリセルにおいて、ワード線WLの電圧をVw、ビット線BL,/BLの電圧をそれぞれVb1,Vb2、メモリセルの電源線４の電圧をVddm、メモリセルの接地線５の電圧をVssm、メモリセルのデータ保持ノード６，７の電圧をそれぞれVn1,Vn2とする。また、周辺回路の電源電圧をVdd、接地電圧をVssとする。
【００２５】
メモリセルの電源線電圧Vddmをワード線電圧Vw、ビット線電圧Vb1,Vb2より高い電圧Vdd'に保つことによって、SRAMセルの駆動MOSトランジスタN1,N2のゲート-ソース間電圧が転送MOSトランジスタN3,N4のゲート-ソース間電圧より大きくなる。これにより、駆動MOSトランジスタN1,N2のコンダクタンスは転送MOSトランジスタN3,N4のコンダクタンスより大きくなり、SRAMメモリセルのノイズマージンが大きくなるので、低い電圧で動作させるためにMOSトランジスタのしきい値を低く設定することが可能となる。
【００２６】
図３に本実施の形態例におけるメモリ動作時のメモリセルの各部の電位の変化を示し、図４に従来例の読み出し時のみ昇圧する場合のメモリ動作時のメモリセルの各部の電圧の変化を示す。図３及び図４のそれぞれ(a)はワード線電圧Vwとメモリセルの電源線電圧Vddmの電位変化を、(b)はメモリセルのデータ保持ノードの電圧Vn1,Vn2の電圧変化を、(c)はビット線電圧Vb1,Vb2の電圧変化を示している。
【００２７】
図４(c)は、読み出し前のビット線電位がハイとなっており、従来例で示されている例とは異なるが、本発明で示している図３の例と同様の動作をさせるとすれば、図４(a)〜(c)で示す電位となる。メモリアレイの電源電圧Vddmとしては、通常は周辺回路と同等の電圧であるVddが印加されている。
【００２８】
読み出し時には、メモリアレイの電源電圧Vddmとして周辺回路の電源電圧よりも高い電圧Vdd'を印加し、その後、ワード線電圧Vwをロー(Low)からハイ(High)に立ち上げ、選択されたメモリセル内のデータ保持ノード（記憶ノード）６，７がビット線BL,/BLにそれぞれ接続される。それとともに、メモリセルのMOSトランジスタによりビット線電圧Vb1とVb2に電位差ができ、メモリセルのデータが読み出される。
【００２９】
書き込み時には、メモリアレイの電源電圧Vddmとして周辺回路の電源電圧と同じ電圧Vddを印加する。メモリアレイの電源電圧Vddmが電圧Vddに変化した後に、ワード線電圧Vwを立ち上げるとともに、書き込み回路（不図示）からビット線BL,/BLにデータが書き込まれ、ビット線の電圧Vb1,Vb2がそれぞれハイとローになる。これにより、メモリセル内の記憶ノードの電圧Vn1とVn2がそれぞれ書き込まれるデータを記憶するハイおよびローの電圧となり、データが書き込まれる。
【００３０】
図４の場合、書き込み時に反転させるメモリセル内の記憶ノードの電圧Vn1,Vn2が図３の場合と比べて小さくなっている。また、書き込みと読み出しを交互に行なう場合、メモリアレイ電源に対して昇圧・降圧を行なう必要が有る。すなわち図４(a)に示すように、低電圧でメモリを動作させる際に、従来例ではメモリセルの電源電圧Vddmを、読み出し時のみに電圧Vddから電圧Vdd'に昇圧していた。この方法では、メモリセルの電源電圧Vddmを動作ごとに昇圧と降圧を繰り返す必要があり消費電力が増加してしまう。
【００３１】
これに対して本実施の形態例では、図３(a)から分かるように、メモリセルアレイの電源電圧Vddmは、メモリの動作中は読み出し及び書き込みにかかわらず常に周辺回路の電源電圧Vddよりも高い電圧Vdd'が印加されている。
【００３２】
読み出し時には、ワード線電圧Vwがローからハイに立ち上がり選択されたメモリセル内の記憶ノード６，７がビット線BL,/BLにそれぞれ接続される。それとともに、メモリセルのMOSトランジスタによりビット線電圧Vb1とVb2に電位差ができ、メモリセルのデータが読み出される。
【００３３】
書き込み時には、ワード線電圧Vwが立ち上がるとともに、書き込み回路（不図示）からビット線BL,/BLにデータが書き込まれ、ビット線の電圧Vb1,Vb2がそれぞれハイとローになる。これにより、メモリセル内の記憶ノードの電圧Vn1とVn2がそれぞれ書き込まれるデータを記憶するハイおよびローの電位となり、データが書き込まれる。
【００３４】
本実施の形態例では、常に周辺回路の電源電圧Vddより高い電圧Vdd'をメモリセル電源線４に印加するため、従来例のように電源線４を昇圧・降圧することによる電力の消費が抑えられる。
【００３５】
メモリセルの電源電圧Vddmは常に高電位に保たれているので、記憶ノードの電圧Vn1が高く保たれ、周辺回路の電源電圧Vddが低い場合でも読み出し時にデータが壊れることはない。またワード線の電圧Vwは周辺回路の電源電圧Vddとなっているため、ビット線の電圧はVdd以下に保たれる。
【００３６】
ここで、図２５に本実施の形態のメモリセルが動作する電源電圧VddとVdd'の関係を示す。横軸にVdd、縦軸に昇圧したメモリセルアレイの電源電圧Vdd'をとると、参照符号１５で表される領域がメモリセルアレイの動作する範囲となり、０．５Ｖ程度の低電圧な電源電圧でもSRAMメモリセルが動作していることがわかる。
【００３７】
なお、従来例のようにメモリセルアレイの電源線４の電圧として、書き込み時と読み出し時で異なった電圧を供給する場合には、例えば図６に示すようなスイッチ回路３８と制御回路（不図示）が必要となる。スイッチ回路３８は、入力端ａまたは入力端ｂを制御回路からの制御信号線３７の信号の値により切替えて出力端ｃに接続する回路である。これにより、端子ｄに入力される制御信号線３７により、スイッチ回路３８の出力端ｃに接続される電源線４に、入力端ａに接続される周辺回路の電位Vddの電源線２と、入力端ｂに接続されるVddより高い電位Vddmの高電位電源線４’とを、書き込み時と読み出し時で切り替え接続するように制御してメモリセルアレイ３０に異なる電源電位を供給することができる。従来例では、この図６のような回路、あるいは電源電圧を動的に変化させる回路が必要となり、図１の構成の場合に比べてチップ面積が大きくなる。
【００３８】
＜実施形態２＞
図５は、本発明に係るSRAMメモリを構成するメモリセルアレイおよびセンスアンプ、デコーダ等を含むメモリの周辺回路の電源構造の別の実施形態を示している。前述した図１の構成と異なる点は、メモリセルアレイ３０にはメモリアレイ電源線４の電圧Vddmとして周辺回路の電源線２と同じ電圧Vddを印加している点と、メモリセル駆動MOSトランジスタのソース線５のソース線電圧Vssmとしてメモリセルアレイ以外の周辺回路の接地線２ｓの接地電圧Vssよりも低い電圧を印加している点である。
【００３９】
メモリセル駆動MOSトランジスタのソース線電圧Vssmを、ワード線電圧Vwおよびビット線電圧Vb1,Vb2よりも低く保つことによって、SRAMセルの駆動MOSトランジスタN1,N2のゲート-ソース間電圧が転送MOSトランジスタN3,N4のゲート-ソース間電圧よりも大きくなる。これにより、駆動MOSトランジスタN1,N2のコンダクタンスは、転送MOSトランジスタN3,N4のコンダクタンスより大きくなり、SRAMメモリセルのノイズマージンが大きくなるので、低い電圧で動作させるためにMOSトランジスタのしきい値を低くすることが可能となる。
【００４０】
＜実施形態３＞
図７は本発明に係るSRAMメモリを構成するメモリセルアレイおよびセンスアンプ、デコーダ等を含むメモリの周辺回路の電源構造のまた別の実施形態を示している。図５の構成と同様であるが、メモリセルアレイ３０にはメモリアレイ電源の電圧Vddmが、メモリセルアレイ以外の回路の電源電圧Vddよりも高い電圧Vdd'が接続されている点が異なる。
【００４１】
このような構成でも、メモリアレイ電源電圧Vddmをワード線電圧Vw、ビット線電圧Vb1,Vb2より高く保ち、メモリセル駆動MOSトランジスタのソース線電圧Vssmをワード線電圧Vw、ビット線電圧Vb1,Vb2より低く保つことによって、SRAMセルの駆動MOSトランジスタN1,N2のゲート-ソース間電圧が転送MOSトランジスタN3,N4のゲート-ソース間電圧より大きくなり、駆動MOSトランジスタN1,N2のコンダクタンスは転送MOSトランジスタN3,N4のコンダクタンスより大きくなる。これにより、SRAMメモリセルのノイズマージンが大きくなり、低い電圧で動作させるためにMOSトランジスタのしきい値を低くすることが可能となる。
【００４２】
＜実施形態４＞
図８は、図２に示したSRAMメモリセル回路の本発明によるメモリセルレイアウトの一例である。なお、図８において、SRAMメモリの図９で示した従来のメモリセルレイアウトと同じ構成部分には、同じ参照符号を付してある。
【００４３】
駆動MOSトランジスタN1と転送MOSトランジスタN3はPウエル領域Pw1に形成され、このPウエル領域Pw1と、負荷MOSトランジスタP1,P2が形成されるNウエル領域Nw1との境界に対して平行な駆動MOSトランジスタN1と転送MOSトランジスタN3の拡散層３４の中心線が実質的に直線に構成され、拡散層３４がこの中心線に対して線対称なレイアウトである。
【００４４】
また同様に、駆動MOSトランジスタN2と転送MOSトランジスタN4はPウエル領域Pw2に形成され、このPウエル領域Pw2と、負荷MOSトランジスタP1,P2が形成されるNウエル領域Nw1との境界に対して平行な駆動MOSトランジスタN2と転送MOSトランジスタN4の拡散層３４の中心線が実質的に直線に構成され、拡散層３４がこの中心線に対して線対称なレイアウトである。
点線３６が１つのメモリセルを表しており、このメモリセルが上下方向、及び左右方向に折り返し並ぶことによって、メモリアレイを構成している。
【００４５】
前述したように、従来のメモリセルでは、駆動MOSトランジスタN1およびN2のコンダクタンスを、転送MOSトランジスタN3およびN4のコンダクタンスよりも大きくするために、駆動MOSトランジスタN1,N2のゲート幅W1を、転送MOSトランジスタN3,N4のゲート幅W3よりも大きくする必要があり、通常W1/W3の比が１．５以上を有するMOSトランジスタが使われていた。
【００４６】
これに対して、実施形態１で述べたように、メモリセルの電源電圧Vddmとしてワード線WLの電圧Vwよりも高い電圧Vdd'が印加されるため、駆動MOSトランジスタのコンダクタンスは転送MOSトランジスタのコンダクタンスと比較して大きくなり、本実施の形態例のメモリセルレイアウトでは、駆動MOSトランジスタのゲート幅W1と転送MOSトランジスタのゲート幅W3の比W1/W3を１．４より小さくすることが可能となる。これにより、従来のメモリセルよりも小面積となる。
【００４７】
＜実施形態５＞
図１０は、図２に示したSRAMメモリセル回路の本発明によるメモリセルレイアウトの別の例である。なお、図１０において、SRAMメモリの図９で示した従来のメモリセルレイアウトと同じ構成部分には、同じ参照符号を付してある。図１０のレイアウトで用いるメモリセルは、前記実施形態４のメモリセルと同様にメモリセルの電源電圧Vddmとしてワード線WLよりも高い電圧Vdd'が印加されるため、駆動MOSトランジスタと転送MOSトランジスタのゲート幅の比W1/W3を、従来のメモリセルよりも小さくし、特にゲート幅の比W1/W3を１としたものである。
【００４８】
ゲート幅の比W1/W3を１とした場合、図１０に示すような駆動MOSトランジスタN1,N2と転送MOSトランジスタN3,N4の拡散領域が直線的に作られたメモリセルでは、NMOSトランジスタの拡散領域３４を完全に矩形に形成することが出来る。これにより、シリコン基板上に拡散領域を形成する際に生ずるバラツキを大きく軽減することが可能となり、寸法精度の高いメモリセルすなわち性能ばらつきの少ないメモリセルを製造することが可能となる。また、駆動MOSトランジスタN1,N2のゲート幅が従来よりも小さくなっているため、メモリセル面積３６も小さくすることが可能となる。
【００４９】
＜実施形態６＞
図１１は、図１０のメモリセルレイアウトと同様、駆動MOSトランジスタN1,N2のゲート幅W1と転送MOSトランジスタN3,N4のゲート幅W3の比W1/W3を１としたメモリセルのレイアウトであり、さらにメモリセル内の負荷MOSトランジスタP1,P2のゲート幅W2を、駆動MOSトランジスタおよび転送MOSトランジスタのゲート幅W1およびW3と同じ寸法としたメモリセルレイアウト例である。
【００５０】
一般的にSRAMメモリセルでは書き込み時の安定度を十分とるために、負荷MOSトランジスタのコンダクタンスを転送MOSトランジスタのコンダクタンスよりも小さくする必要があった。これに対して、図１１のレイアウトで用いるメモリセルでは、負荷MOSトランジスタP1,P2のしきい値電圧を大きくとることによって負荷MOSトランジスタのコンダクタンスを小さくし、それにより転送MOSトランジスタおよび駆動MOSトランジスタのゲート幅を更に小さくしたものである。これにより、メモリセル全体の面積を更に小さくした。
【００５１】
＜実施形態７＞
図１２のメモリセルレイアウトは、図１０のメモリセルレイアウトと同様、駆動MOSトランジスタN1,N2のゲート幅W1と転送MOSトランジスタN3,N4のゲート幅W3の比W1/W3を１としたメモリセルであるが、さらにゲート幅W1およびW3を、負荷MOSトランジスタP1,P2のゲート幅よりも２倍以上（W1/W2＞２）と大きくしたものである。
これらのゲート幅を大きくとることによりメモリセル電流を大きくとることが可能となり、メモリの動作を高速にすることができる。これは、本発明が低電圧動作するSRAM回路としてのみでなく、高速動作するSRAM回路としても使用できることを示している。
【００５２】
＜実施形態８＞
図１３は、メモリセルアレイ３０、ワードドライバとデコーダ等を含んだ周辺回路３１、およびセンスアンプ、デコーダ等を含んだ周辺回路３２とをあわせたメモリ回路の電源供給線の接続構成例を示した図である。
このメモリ回路には電源線２により単一の電源電圧Vddが与えられており、この電源電圧Vddで周辺回路３１，３２は動作する。一方、メモリセルアレイ３０には電源線２から供給される電源電圧Vddを昇圧回路２１により電圧Vddmに昇圧した出力線をメモリアレイ電源線４として用いる。これにより、周辺回路よりも高い電源電圧Vddmをメモリセルアレイ３０に印加する構成を実現できる。
【００５３】
図１５は、このような電源構成をシステムLSIに適用した場合の電源配線の接続を示す概略図である。図１５には、メモリ周辺回路２５およびメモリセルアレイ３０からなるメモリ回路と、入出力回路２３およびロジック回路２４とを含んだシステムＬＳＩの電源構造が示されている。図中のシステムＬＳＩには、論理回路２４を動作させるためのコア電源の電圧Vddと入出力回路２３を動作させるための入出力回路（ＩＯ）用高圧電源Vddioが供給されている。
【００５４】
図中の参照符号２１は昇圧回路であり、メモリ周辺回路２５にはロジック回路に使われているコア電源電圧Vddが供給されており、メモリセルアレイ３０には昇圧回路２１を使
って電圧Vddよりも昇圧された電源電圧Vddmが供給される。
【００５５】
＜実施形態９＞
図１４は、メモリセルアレイ３０、ワードドライバとデコーダ等を含んだ周辺回路３１、およびセンスアンプ、デコーダ等を含んだ周辺回路３２とをあわせたメモリ回路の電源供給線の接続構成の別の例を示した図である。
【００５６】
このメモリ回路には、メモリの周辺回路３１，３２を動作させるために電源線２により供給する電源電圧Vddと、ＬＳＩの入出力回路等で使われる電圧Vddよりも高い電圧のＩＯ用高圧電源電圧Vddioが電源線４’により供給されている。周辺回路３１，３２は、電源電圧Vddで動作する。一方、メモリセルアレイ３０には電源線４’から供給される電源電圧Vddioを降圧回路２２により電圧Vddmに降圧した出力線をメモリアレイ電源線４として用いる。これにより、周辺回路よりも高い電源電圧Vddmがメモリセルアレイ３０に印加される構成を実現できる。
図１６は、このような電源構成をシステムＬＳＩに適用した場合のチップ上の電源配線の接続を示したものである。図１６には、入出力回路およびロジック回路、メモリ回路を含んだシステムＬＳＩの電源構造が示されている。図中のシステムＬＳＩには、ロジック回路２４を動作させるためのコア電源電圧Vddと入出力回路２３を動作させるためのＩＯ高圧用電源電圧Vddioが供給されている。
【００５７】
図中の参照符号２２は降圧回路であり、メモリの周辺回路２５にはロジック回路に使われているコア電源電圧Vddが供給されており、メモリセルアレイ３０には降圧回路２２を使ってＩＯ高圧用電源電圧Vddioよりも低い電圧で、かつ、コア電源電圧Vddよりも高い電圧の電源電圧Vddmが供給される。
【００５８】
＜実施形態１０＞
本実施の形態では、SRAM回路を動作させている期間(アクティブ時)と動作させていない期間(非アクティブ時)のSRAMメモリセルに印加する電源電圧の電圧印加パターン例Ａ〜Ｆについて述べる。
【００５９】
図１７は、図２に示したSRAMメモリセルを構成するMOSトランジスタのウエル電位をウエル給電線８，９により印加できる構成にしたSRAMメモリセルの回路図である。図１７に示すように、Pウエル給電線８はNMOSトランジスタが形成されるメモリセル内のPウエルに接続され、Nウエル給電線９はPMOSトランジスタが形成されるメモリセル内のNウエルに接続される。また、VbnはPウエル給電線８の電圧、VbpはNウエル給電線９の電圧である。
【００６０】
（１）  電源電圧印加パターン例Ａ：
図１８は、SRAM回路のアクティブ時と非アクティブ時におけるSRAMメモリセルに印加する電圧を示す図であり、(a)はメモリセルの電源電圧VddmとNウエル給電線の電圧Vbpを、(b)はメモリセルの接地電圧VssmとPウエル給電線８の電圧Vbnを示す。
この電源電圧印加パターン例では、アクティブ時にはメモリセル電源電圧VddmおよびNウエル給電線の電圧Vbpとして周辺回路の電源電圧Vddより高い電圧Vdd'が印加され、非アクティブ時には周辺回路の電源電圧と同じ電圧Vddがそれぞれ印加される。メモリセルの接地電圧VssmおよびPウエル給電線の電圧Vbnとして、アクティブ時・非アクティブ時にかかわらず常に一定の接地電圧Vssが印加される。このような電源電圧印加パターンで、非アクティブ時のリーク電流を抑えることができる。
【００６１】
（２）  電源電圧印加パターン例Ｂ：
図１９は、SRAM回路のアクティブ時と非アクティブ時におけるSRAMメモリセルに印加する電圧を示す図であり、(a)はメモリセルの電源電圧VddmとNウエル給電線の電圧Vbpを示し、(b)はメモリセルの接地電圧VssmとPウエル給電線の電圧Vbnを示す。
この電源電圧印加パターン例では、図１８と同様にアクティブ時にはメモリセル電源電圧VddmおよびNウエル給電線の電圧Vbpとして、周辺回路の電源電圧Vddよりも高い電圧Vdd'がそれぞれ印加されるが、非アクティブ時には図１８と異なりメモリセル内のデータを保持できる程度に周辺回路の電源電圧Vddよりも低い電圧がそれぞれ印加される。このような電源電圧印加パターンでも、非アクティブ時のリーク電流を抑えることができる。
【００６２】
（３）  電源電圧印加パターン例Ｃ：
図２０は、SRAM回路のアクティブ時と非アクティブ時におけるSRAMメモリセルに印加する電圧を示す図であり、(a)はメモリセルの電源電圧Vddmを示し、(b)はメモリセルの接地電圧Vssmを示し、(c)Nウエル給電線の電圧Vbpを示し、(d)はPウエル給電線の電圧Vbnを示す。
なお、以下の図２１〜図２３においても、(a)〜(d)についてはそれぞれ図２０と同様の電圧を示している。
この電源電圧印加パターン例では、メモリセル電源電圧Vddmとしてアクティブ時には周辺回路の電源電圧Vddよりも高い電圧Vdd'が印加され、非アクティブ時には周辺回路の電源電圧と等しい電圧Vddが印加される。
メモリセルの接地電圧Vssmはアクティブ時・非アクティブ時にかかわらず常に一定の接地電圧Vssが印加される。
PMOSトランジスタの基板バイアスを与えるNウエル給電線の電圧Vbpとして、アクティブ時にはPMOSトランジスタのソース電極に印加されている電圧Vdd'が印加され、非アクティブ時にはPMOSトランジスタのソース電極に印加されている電圧Vdd'よりも高い電圧が印加される。
【００６３】
NMOSトランジスタの基板バイアスを与えるPウエル給電線の電圧Vbnとして、アクティブ時にはNMOSトランジスタのソース電極に印加されている電圧Vssが印加され、非アクティブ時にはNMOSトランジスタのソース電極に印加されている電圧Vssよりも低い電圧が、それぞれ印加される。
【００６４】
このような電源電圧印加パターンによっても、非アクティブ時のリーク電流を抑えることができる。
【００６５】
（４）  電源電圧印加パターン例Ｄ：
図２１において、前述した図２０の電源電圧印加パターン例と異なるのは、メモリセルの電源電圧Vddmの印加電圧パターンである。図２１(a)に示すように、メモリセル電源電圧Vddmとして、アクティブ時には周辺回路の電源電圧Vddよりも高い電圧Vdd'が印加される点は、図２０(a)で示した電圧印加パターン例と同じであるが、非アクティブ時には周辺回路の電源電圧Vddより低い電圧が印加される点が、図２０(a)で示した電圧印加パターン例と異なる。
このような電源電圧印加パターンによっても、非アクティブ時のリーク電流を抑えることができる。
【００６６】
（５）  電源電圧印加パターン例Ｅ：
図２２において、前述した図２０の電源電圧印加パターン例と異なるのは、ウエル給電線の電圧Vbp,Vbnの電圧印加パターンである。図２２(c)に示すように、PMOSトランジスタの基板バイアスを与えるNウエル給電線９の電圧Vbpとして、アクティブ時にはPMOSトランジスタのソース電極に印加されている電圧Vdd'よりも低い電圧が印加され、非アクティブ時にはPMOSトランジスタのソース電極に印加されている電圧Vddよりも高い電圧が印加される。
【００６７】
図２２(d)に示すように、NMOSトランジスタの基板バイアスを与えるPウエル給電線８の電圧Vbnとして、アクティブ時にはNMOSトランジスタのソース電極に印加されている電圧Vssよりも高い電圧が印加され、非アクティブ時にはNMOSトランジスタのソース電極に印加されている電圧Vssよりも低い電圧が、それぞれ印加される。
このような電源電圧印加パターンにより、アクティブ時にMOSトランジスタのしきい値電圧を下げて電流を増加させるともに、非アクティブ時のリーク電流を抑えることができる。
【００６８】
（６）  電源電圧印加パターン例Ｆ：
図２３において、前述した図２０の電源電圧印加パターン例と異なるのは、メモリセルの電源電圧VddmとNウエル給電線の電圧Vbpの電圧印加パターンである。
【００６９】
すなわち、図２３(a)に示すように、メモリセルの電源電圧Vddmとして、アクティブ時には周辺回路の電源電圧Vddよりも高い電圧Vdd'が印加され、非アクティブ時には周辺回路の電源電圧Vddより低い電圧が印加される。
【００７０】
また、図２３(c)に示すように、PMOSトランジスタの基板バイアスを与えるNウエル給電線９の電圧Vbpとして、アクティブ時にはPMOSトランジスタのソース電極に印加されている電圧Vdd'が印加され、非アクティブ時にはPMOSトランジスタのソース電極にアクティブ時に印加されている電圧Vdd'よりも低く、非アクティブ時の電圧Vddmより高い電圧が印加される。NMOSの基板電極には、アクティブ時にはNMOSのソース電極に印加されている電圧Vssよりも高い電圧が、非アクティブ時にはNMOSのソース電極に印加されている電圧Vssよりも低い電圧が、それぞれ印加される。
このような電源電圧印加パターンによっても、アクティブ時にMOSトランジスタのしきい値電圧を下げて電流を増加させるともに、非アクティブ時のリーク電流を抑えることができる。
【００７１】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００７２】
以上、前述した実施の形態例から明らかなように、本発明によれば、スタティックノイズマージンを確保して、低消費電力でかつ１Ｖ以下の低電圧で動作するSRAMを実現できる。
【符号の説明】
【００７３】
２…周辺回路電源線、２ｓ…接地電位線、４…メモリセル電源線、４’…ＩＯ用高圧電源、５…メモリセル接地線、６，７…メモリセルのデータ保持ノード（記憶ノード）、８…Ｐウエル給電線、９…Ｎウエル給電線、１１，１２，１３…スタティックノイズマージン、１５…メモリセルアレイの動作範囲、２１…昇圧回路、２２…降圧回路、２３…入出力回路、２４…ロジック回路、２５…メモリ周辺回路、３０…メモリセルアレイ、３１，３２…周辺回路、３３…コンタクト、３４…Ｎ形拡散層、３５…ポリシリコン（ゲート電極）、３６…１個のＳＲＡＭメモリセル領域、３７…制御信号線、３８…スイッチ回路、３９…Ｐ形拡散層、ＢＬ，／ＢＬ…ビット線、Vdd,Vddm,Vdd',Vddio…電源電圧、Ｖｓｓ，Ｖｓｓｍ…接地電圧、Ｖｂｎ…Pウエル給電線の電圧、Vbp…Nウエル給電線の電圧、Vw…ワード線電圧、Vb1,Vb2…ビット線電圧、Ｎ１，Ｎ２…駆動ＭＯＳトランジスタ、N3,N4…転送ＭＯＳトランジスタ、Ｐ１，Ｐ２…負荷ＭＯＳトランジスタ、Ｎｗ１…Ｎウエル領域、Ｐｗ１，Ｐｗ２…Ｐウエル領域、ＷＬ…ワード線、Ｗ１…駆動ＭＯＳトランジスタのゲート幅、Ｗ２…負荷ＭＯＳトランジスタのゲート幅、W3…転送ＭＯＳトランジスタのゲート幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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