(57)【要約】【課題】電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置を提供する。【解決手段】この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。したがって、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡの記憶データに基づいてトランジスタＱＡをオンまたはオフさせることができる。【選択図】図１
2011018414.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶するメモリトランジスタと、
前記メモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とを備え、
前記スイッチ回路は、ゲートが前記浮遊ゲートに接続された電界効果トランジスタを含む、半導体装置。
【請求項２】
前記メモリトランジスタおよび前記スイッチ回路は複数組設けられ、
さらに、外部アドレス信号に従って前記複数組のメモリトランジスタのうちのいずれかのメモリトランジスタを選択し、そのメモリトランジスタにデータを書き込む書込回路を備える、請求項１に記載の半導体装置。
【請求項３】
各々が、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶する複数のメモリトランジスタと、
前記複数のメモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とを備え、
前記スイッチ回路は、それぞれ前記複数のメモリトランジスタに対応して設けられ、直列接続された複数の電界効果トランジスタを含み、
各電界効果トランジスタのゲートは、対応のメモリトランジスタの浮遊ゲートに接続されている、半導体装置。
【請求項４】
前記複数のメモリトランジスタおよび前記スイッチ回路は複数組設けられ、
さらに、外部アドレス信号に従って前記複数組の前記複数のメモリトランジスタのうちのいずれかのメモリトランジスタを選択し、そのメモリトランジスタにデータを書き込む書込回路を備える、請求項３に記載の半導体装置。
【請求項５】
請求項２または請求項４に記載の半導体装置と、
各組に対応して設けられ、対応のスイッチ回路と直列接続されたインピーダンス素子とを備える、可変インピーダンス回路。
【請求項６】
請求項５に記載の可変インピーダンス回路と、
コイルとを備え、
前記可変インピーダンス素子はコンデンサであり、
各組のスイッチ回路は、前記コイルの端子間に対応のコンデンサと直列接続されている、共振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置と、それを用いた可変インピーダンス回路および共振回路に関し、特に、メモリトランジスタを備えた半導体装置と、それを用いた可変インピーダンス回路および共振回路に関する。
【背景技術】
【０００２】
従来より、非接触で電力を受信する非接触型受電装置が開発されている。この非接触型受電装置は、高周波電力を受信するアンテナコイルと、アンテナコイルに並列接続された可変容量回路と、可変容量回路の容量値を最適値に設定するためのフラッシュメモリと、装置全体を制御する制御部とを備える。可変容量回路は、複数のコンデンサと複数のスイッチとを含む。
【０００３】
出荷時には、アンテナコイルと可変容量回路からなる共振回路の共振周波数が高周波電力の周波数に一致するように可変容量回路の容量値が調整され、各スイッチをオンさせるかオフさせるかを示す情報がフラッシュメモリに書き込まれる。フラッシュメモリは、電源電圧が遮断されても情報を記憶する（たとえば、特許文献１参照）。外部から高周波電力が供給されると、制御部はフラッシュメモリから情報を読み出し、その情報に基づいて各スイッチをオンまたはオフさせる。これにより、可変容量回路の容量値が最適値に設定され、高周波電力が効率良く受信される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２１３０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の非接触型受電装置では、高周波電力の受信を開始してから可変容量回路の容量値を最適値に設定するまでの期間は、各スイッチはフラッシュメモリの記憶情報に関係無くオンまたはオフされており、可変容量回路の容量値は最適値でないので、効率が低いと言う問題があった。
【０００６】
それゆえに、この発明の主たる目的は、電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置と、それを用いた可変インピーダンス回路および共振回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶するメモリトランジスタと、メモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とを備えたものである。スイッチ回路は、ゲートが浮遊ゲートに接続された電界効果トランジスタを含む。
【０００８】
好ましくは、メモリトランジスタおよびスイッチ回路は複数組設けられる。この半導体装置は、さらに、外部アドレス信号に従って複数組のメモリトランジスタのうちのいずれかのメモリトランジスタを選択し、そのメモリトランジスタにデータを書き込む書込回路を備える。
【０００９】
また、この発明に係る他の半導体装置は、各々が、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶する複数のメモリトランジスタと、複数のメモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とを備えたものである。スイッチ回路は、それぞれ複数のメモリトランジスタに対応して設けられ、直列接続された複数の電界効果トランジスタを含む。各電界効果トランジスタのゲートは、対応のメモリトランジスタの浮遊ゲートに接続されている。
【００１０】
好ましくは、複数のメモリトランジスタおよびスイッチ回路は複数組設けられる。この半導体装置は、さらに、外部アドレス信号に従って複数組の複数のメモリトランジスタのうちのいずれかのメモリトランジスタを選択し、そのメモリトランジスタにデータを書き込む書込回路を備える。
【００１１】
また、この発明に係る可変インピーダンス回路は、上記半導体装置と、各組に対応して設けられ、対応のスイッチ回路と直列接続されたインピーダンス素子とを備えたものである。
【００１２】
また、この発明に係る共振回路は、上記可変インピーダンス回路と、コイルとを備えたものである。可変インピーダンス素子はコンデンサであり、各組のスイッチ回路は、コイルの端子間に対応のコンデンサと直列接続されている。
【発明の効果】
【００１３】
この発明に係る半導体装置では、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶するメモリトランジスタと、メモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とが設けられ、スイッチ回路は、ゲートが浮遊ゲートに接続された電界効果トランジスタを含む。したがって、電源電圧が遮断されている場合でも、メモリトランジスタの記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることができる。
【００１４】
また、この発明に係る他の半導体装置では、各々が、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶する複数のメモリトランジスタと、複数のメモリトランジスタの記憶データに応じて導通状態または非導通状態になるスイッチ回路とが設けられ、スイッチ回路は、それぞれ複数のメモリトランジスタに対応して設けられ、直列接続された複数の電界効果トランジスタを含み、各電界効果トランジスタのゲートは、対応のメモリトランジスタの浮遊ゲートに接続されている。したがって、電源電圧が遮断されている場合でも、複数のメモリトランジスタの記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることができる。また、電界効果トランジスタは壊れると導通状態になるので、直列接続された複数のトランジスタのうちの１つのトランジスタが壊れた場合でも、スイッチ回路を導通状態または非導通状態にすることができる。
【００１５】
また、この発明に係る可変インピーダンス回路は、上記半導体装置と、各組に対応して設けられ、対応するスイッチ回路と直列接続されたインピーダンス素子とを備えたものである。したがって、電源電圧が遮断されている場合でも、メモリトランジスタの記憶データに基づいて可変インピーダンス回路のインピーダンスを最適値に設定することができる。
【００１６】
また、この発明に係る共振回路は、上記可変インピーダンス回路と、コイルとを備えたものである。可変インピーダンス素子はコンデンサであり、各組のスイッチ回路は、コイルの端子間に対応のコンデンサと直列接続されている。したがって、電源電圧が遮断されている場合でも、メモリトランジスタの記憶データに基づいて共振回路の共振周波数を最適値に設定することができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態１による半導体集積回路装置の構成を示すブロック図である。
【図２】図１に示したメモリトランジスタＭＡ１およびトランジスタＱＡ１，ＱＣ１のレイアウトを示す図である。
【図３】図２のＩＩＩ−ＩＩＩ線断面図である。
【図４】図１に示した半導体集積回路装置の使用方法を例示する回路ブロック図である。
【図５】この発明の実施の形態２による半導体集積回路装置の構成を示すブロック図である。
【図６】図５に示したメモリトランジスタＭＡ１，ＭＢ１およびトランジスタＱＡ１〜ＱＤ１のレイアウトを示す図である。
【図７】図５に示した半導体集積回路装置の使用方法を例示する回路ブロック図である。
【発明を実施するための形態】
【００１８】
[実施の形態１]
図１に示すように、この半導体集積回路装置は、スイッチ回路部１、メモリ部２、周辺回路部３、ｎ個（ただし、ｎは２以上の整数である）の切換端子ＴＣ１〜ＴＣｎ、共通端子Ｔ１、データ出力端子Ｔ２、制御端子Ｔ３、クロック端子Ｔ４、データ入力端子Ｔ５、電源端子Ｔ６、および接地端子Ｔ７を備える。
【００１９】
スイッチ回路部１は、ｎ個のＮチャネルＭＯＳトランジスタＱＡ１〜ＱＡｎを含む。トランジスタＱＡ１〜ＱＡｎのドレインはそれぞれ切換端子ＴＣ１〜ＴＣｎに接続され、それらのソースはともに共通端子Ｔ１に接続される。共通端子Ｔ１には、基準電圧（たとえば接地電圧ＧＮＤ）が印加される。
【００２０】
メモリ部２は、ｎ個のメモリトランジスタＭＡ１〜ＭＡｎと、ｎ個のＮチャネルＭＯＳトランジスタＱＣ１〜ＱＣｎとを含む。メモリトランジスタＭＡ１〜ＭＡｎの各々は、浮遊ゲートおよび制御ゲートを有し、しきい値電圧のレベル変化によってデータを記憶するものである。浮遊ゲートに電子が注入された場合は、メモリトランジスタＭＡは比較的高いレベルのしきい値電圧ＶＴＨＨを有し、メモリトランジスタＭＡはデータ「１」を記憶する。浮遊ゲートから電子が引き抜かれた場合は、メモリトランジスタＭＡは比較的低いレベルのしきい値電圧ＶＴＨＬを有し、メモリトランジスタＭＡはデータ「０」を記憶する。
【００２１】
メモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートはそれぞれトランジスタＱＡ１〜ＱＡｎのゲートに接続される。したがって、メモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートに電子が注入されてメモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートが「Ｌ」レベルにされている場合、それぞれトランジスタＱＡ１〜ＱＡｎがオフする。メモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートから電子が引き抜かれてメモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートが「Ｈ」レベルにされている場合、それぞれトランジスタＱＡ１〜ＱＡｎがオンする。メモリトランジスタＭＡ１〜ＭＡｎの浮遊ゲートの電位レベルすなわち記憶データは電源電圧ＶＣＣが遮断されても保持されるので、電源電圧ＶＣＣが遮断されている場合でもトランジスタＱＡ１〜ＱＡｎの各々をオンまたはオフさせることができる。
【００２２】
また、メモリトランジスタＭＡ１〜ＭＡｎの制御ゲートおよびソースは周辺回路部３に接続される。トランジスタＱＣ１〜ＱＣｎのソースはそれぞれメモリトランジスタＭＡ１〜ＭＡｎのドレインに接続され、それらのゲートおよびドレインは周辺回路部３に接続される。メモリトランジスタＭＡ１〜ＭＡｎの各々には、予め固有のアドレス信号が割当てられている。メモリトランジスタＭＡ１〜ＭＡｎの各々へのデータの書込などは周辺回路部３によって行なわれる。
【００２３】
周辺回路部３は、制御回路４、高電圧発生回路５、デコーダ６、および読出回路７を含む。チップセレクト信号ＣＳは、外部から制御端子Ｔ３を介して制御回路４に与えられる。クロック信号ＣＬＫは、外部からクロック端子Ｔ４を介して制御回路４に与えられる。シリアルデータ信号ＤＩは、外部からデータ入力端子ＤＩを介して制御回路４に与えられる。
【００２４】
書込モード時は、シリアルデータ信号ＤＩは、データの書込を指示する書込指示信号と、データを書き込むべきメモリトランジスタＭＡのアドレスを示すアドレス信号とを含む。消去モード時は、シリアルデータ信号ＤＩは、データの消去を指示する消去指示信号と、データを消去すべきメモリトランジスタＭＡのアドレスを示すアドレス信号とを含む。読出モード時は、シリアルデータ信号ＤＩは、データの読出を指示する読出指示信号と、データを読み出すべきメモリトランジスタＭＡのアドレスを示すアドレス信号とを含む。
【００２５】
制御回路４は、チップセレクト信号ＣＳが「Ｌ」レベルの場合は非活性化され、チップセレクト信号ＣＳが「Ｈ」レベルの場合に活性化される。活性化された制御回路４は、クロック信号ＣＬＫに同期して動作し、シリアルデータ信号ＤＩに従って高電圧発生回路５、デコーダ６、および読出回路７を制御する。
【００２６】
高電圧発生回路５は、外部から電源端子Ｔ６を介して供給される電源電圧ＶＣＣと、外部から接地端子Ｔ７を介して供給される接地電圧ＧＮＤとによって駆動されるとともに、制御回路４によって制御され、書込および消去用の高電圧（たとえば１８Ｖ）を生成する。
【００２７】
デコーダ６は、高電圧発生回路５によって生成された高電圧を受けるとともに、制御回路４によって制御される。デコーダ６は、書込モード時には、シリアルデータ信号ＤＩに含まれるアドレス信号によって指示されたメモリトランジスタ（たとえばＭＡ１）に対応するトランジスタ（この場合はＱＣ１）のゲートおよびドレインにそれぞれ「Ｈ」レベルの信号および「Ｌ」レベルの信号を与えてそのトランジスタＱＣ１をオンさせ、メモリトランジスタＭＡ１のソースおよびドレインの各々に０Ｖを印加するとともに制御ゲートに高電圧を印加する。
【００２８】
これにより、メモリトランジスタＭＡ１の浮遊ゲートに電子が注入されてメモリトランジスタＭＡ１のしきい値電圧が高レベルになり、メモリトランジスタＭＡ１にデータ「１」が記憶される。また、メモリトランジスタＭＡ１の浮遊ゲートとトランジスタＱＡ１のゲートが接続されているので、トランジスタＱＡ１がオフする。
【００２９】
また、デコーダ６は、消去モード時には、シリアルデータ信号ＤＩに含まれるアドレス信号によって指示されたメモリトランジスタ（たとえばＭＡ１）に対応するトランジスタ（この場合はＱＣ１）のゲートおよびドレインの各々に高電圧を与えてそのトランジスタＱＣ１をオンさせ、メモリトランジスタＭＡ１のソースをオープン（ハイ・インピーダンス状態）にするとともに制御ゲートに０Ｖを印加する。
【００３０】
これにより、メモリトランジスタＭＡ１の浮遊ゲートから電子が引き抜かれてメモリトランジスタＭＡ１のしきい値電圧が低レベルになり、メモリトランジスタＭＡ１にデータ「０」が記憶される。また、メモリトランジスタＭＡ１の浮遊ゲートとトランジスタＱＡ１のゲートが接続されているので、トランジスタＱＡ１がオンする。なお、全メモリトランジスタＭＡ１〜ＭＡｎのデータを一度に消去することも可能である。
【００３１】
また、デコーダ６は、読出モード時には、シリアルデータ信号ＤＩに含まれるアドレス信号によって指示されたメモリトランジスタ（たとえばＭＡ１）に対応するトランジスタ（この場合はＱＣ１）のゲートおよびドレインの各々に「Ｈ」レベルの信号を与えてそのトランジスタＱＣ１をオンさせ、メモリトランジスタＭＡ１の制御ゲートに低レベルのしきい値電圧ＶＴＨＬと高レベルのしきい値電圧ＶＴＨＨとの中間のレベルの読出電圧ＶＲを与える。
【００３２】
メモリトランジスタＭＡ１がデータ「１」を記憶していてメモリトランジスタＭＡ１のしきい値電圧ＶＴＨＨが読出電圧ＶＲよりも高い場合は、メモリトランジスタＭＡ１の電流は所定のしきい値電流ＩＴＨよりも小さくなる。逆に、メモリトランジスタＭＡ１がデータ「０」を記憶していてメモリトランジスタＭＡ１のしきい値電圧ＶＴＨＬが読出電圧ＶＲよりも低い場合は、メモリトランジスタＭＡ１の電流はしきい値電流ＩＴＨよりも大きくなる。
【００３３】
換言すると、メモリトランジスタＭＡ１の制御ゲートに読出電圧ＶＲを印加した場合、メモリトランジスタＭＡ１の電流がしきい値電流ＩＴＨよりも小さいときはメモリトランジスタＭＡ１の記憶データは「１」であり、メモリトランジスタＭＡ１の電流がしきい値電流ＩＴＨよりも大きいときはメモリトランジスタＭＡ１の記憶データは「０」である。
【００３４】
読出回路７は、読出モード時に、デコーダ６によって制御ゲートに読出電圧ＶＲが印加されたメモリトランジスタＭＡ１に流れる電流としきい値電流ＶＴＨとを比較し、比較結果に応じた論理レベルのデータ信号ＤＯをデータ出力端子Ｔ２を介して外部に出力する。
【００３５】
図２は、図１に示したトランジスタＱＡ１，ＱＣ１およびメモリトランジスタＭＡ１のレイアウトを示す図であり、図３は図２のＩＩＩ−ＩＩＩ線断面図である。図２および図３において、Ｐ型シリコン基板１０の表面には、図２中のＸ方向に延在する帯状のゲート領域１０ａが設けられている。ゲート領域１０ａの一方端部（図２では左端部）は他の部分よりも幅広に形成されている。ゲート領域１０ａでは、Ｐ型シリコン基板１０の表面に、ゲート絶縁膜１１、浮遊ゲート１２、ゲート絶縁膜１３、および制御ゲート１４が積層されている。
【００３６】
また、ゲート領域１０ａの他方端部（図２では右端部）の近傍には、図２中のＸ方向に延在する帯状のゲート領域１０ｂが設けられている。ゲート領域１０ａ，１０ｂは、所定の隙間を開けて平行に配置されている。ゲート領域１０ｂでは、Ｐ型シリコン基板１０の表面に、ゲート絶縁膜１５およびゲート１６が積層されている。
【００３７】
ゲート領域１０ａ，１０ｂを横切るようにして、Ｐ型基板１０の表面にＮ型不純物拡散領域１０ｃが形成されている。Ｎ型不純物拡散領域１０ｃのうちのゲート領域１０ａの両側の部分は、メモリトランジスタＭＡ１のソースおよびドレインとなる。Ｎ型不純物拡散領域１０ｃのうちのゲート領域１０ｂの両側の部分は、トランジスタＱＣ１のソースおよびドレインとなる。Ｎ型不純物拡散領域１０ｃのうちのゲート領域１０ａ，１０ｂの間の部分は、メモリトランジスタＭＡ１のドレインとトランジスタＱＣ１のソースを兼ねている。
【００３８】
また、ゲート領域１０ａの一方端部の幅広部を横切るようにして、Ｐ型基板１０の表面にＮ型不純物拡散領域１０ｄが形成されている。Ｎ型不純物拡散領域１０ｄのうちのゲート領域１０ａの一方側の部分はトランジスタＱＡ１のソースとなり、他方側の部分はドレインとなる。
【００３９】
すなわち、この半導体集積回路装置では、ゲート領域１０ａがメモリトランジスタＭＡ１とトランジスタＱＡ１に共通に設けられており、メモリトランジスタＭＡ１の浮遊ゲートがトランジスタＱＡ１のゲートになっている。したがって、トランジスタＱＡ１は、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡ１の浮遊ゲートに電子が注入されている場合はオフし、メモリトランジスタＭＡ１の浮遊ゲートから電子が引き抜かれている場合はオンする。
【００４０】
なお、トランジスタＱＡ１ではゲート絶縁膜１３および制御ゲート１４は不要であるので、ゲート絶縁膜１３および制御ゲート１４をメモリトランジスタＭＡ１のみに設けてもよい。ただし、ゲート絶縁膜１３および制御ゲート１４をメモリトランジスタＭＡ１のみに設けるよりも、トランジスタＱＡ１およびメモリトランジスタＭＡ１の両方に設けた方が製造工程を簡単化することができる。他のメモリトランジスタＭＡ２〜ＭＡｎおよびトランジスタＱＡ２〜ＱＡｎ，ＱＣ２〜ＱＣｎも、メモリトランジスタＭＡ１およびトランジスタＱＡ１，ＱＣ１と同様に配置される。
【００４１】
図４は、図１〜図３で示した半導体集積回路装置の使用方法を例示する回路ブロック図であって、非接触型受電装置の要部を示す回路ブロック図である。図４では、図面の簡単化のため端子ＴＣ１〜ＴＣｎ，Ｔ１〜Ｔ７の図示は省略されている。
【００４２】
図４において、この非接触型受電装置は、半導体集積回路装置に加え、アンテナコイル２０、コンデンサＣ１〜Ｃｎ、および整流回路２１を備える。コンデンサＣ１〜Ｃｎの一方電極は、アンテナコイル２０の一方端子２０ａに共通接続される。コンデンサＣ１〜Ｃｎの他方電極は、それぞれトランジスタＱＡ１〜ＱＡｎのドレインに接続される。トランジスタＱＡ１〜ＱＡｎのソースは、アンテナコイル２０の他方端子２０ｂに共通接続される。コンデンサＣ１〜Ｃｎおよび半導体集積回路装置は、可変容量回路を構成する。可変容量回路およびアンテナコイル２０は共振回路を構成する。整流回路２１は、アンテナコイル２０で受信された高周波電力を直流電力ＰＤＣに変換して負荷に供給する。
【００４３】
出荷時には、アンテナコイル２０と可変容量回路からなる共振回路の共振周波数が高周波電力の周波数に一致するように可変容量回路の容量値が調整され、トランジスタＱＡ１〜ＱＡｎの各々をオンさせるかオフさせるかを示す情報がメモリトランジスタＭＡ１〜ＭＡｎに書き込まれる。電源電圧が遮断されても、メモリトランジスタＭＡ１〜ＭＡｎの記憶データは保持され、メモリトランジスタＭＡ１〜ＭＡｎの記憶データに応じてトランジスタＱＡ１〜ＱＡｎの各々がオンまたはオフされ、可変容量回路の容量値が最適値に維持される。したがって、外部からアンテナコイル２０に向けて放射された高周波電力は、常に高い効率でアンテナコイル２０に受信される。
【００４４】
[実施の形態２]
図５は、この発明の実施の形態２による半導体集積回路装置の構成を示す回路ブロック図であって、図１と対比される図である。図５において、この半導体集積回路装置が図１の半導体集積回路装置と異なる点は、スイッチ回路部１にＮチャネルＭＯＳトランジスタＱＢ１〜ＱＢが追加され、メモリ部２にメモリトランジスタＭＢ１〜ＭＢｎおよびＮチャネルＭＯＳトランジスタＱＤ１〜ＱＤｎが追加されている点である。
【００４５】
トランジスタＱＢ１〜ＱＢｎのドレインはそれぞれトランジスタＱＡ１〜ＱＡｎのソースに接続され、トランジスタＱＢ１〜ＱＢｎのソースはともに共通端子Ｔ１に接続される。メモリトランジスタＭＢは、メモリトランジスタＭＡと同じものである。メモリトランジスタＭＢ１〜ＭＢｎの浮遊ゲートは、それぞれトランジスタＱＢ１〜ＱＢｎのゲートに接続される。したがって、トランジスタＱＢ１〜ＱＢｎは、それぞれメモリトランジスタＭＢ１〜ＭＢｎの記憶データに応じてオンまたはオフする。
【００４６】
また、メモリトランジスタＭＢ１〜ＭＢｎの制御ゲートおよびソースは周辺回路部３に接続される。トランジスタＱＤ１〜ＱＤｎのソースはそれぞれメモリトランジスタＭＢ１〜ＭＢｎのドレインに接続され、それらのゲートおよびドレインは周辺回路部３に接続される。メモリトランジスタＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎの各々には、予め固有のアドレス信号が割当てられている。メモリトランジスタＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎの各々へのデータの書込などは周辺回路部３によって行なわれる。メモリトランジスタＭＡ１とＭＢ１，ＭＡ２とＭＢ２，…，ＭＡｎとＭＢｎには、それぞれ同じ論理のデータが書き込まれる。周辺回路部３の構成および動作は、実施の形態１と同様であるので、その説明は繰り返さない。
【００４７】
トランジスタＱＡ１〜ＱＡｎ，ＱＢ１〜ＱＢｎの各々は壊れた場合に導通状態になる。この実施の形態２では、切換端子ＴＣと共通端子Ｔ１との間に２つのトランジスタＱＡ，ＱＢを直列接続したので、２つのトランジスタＱＡ，ＱＢのうちのいずれか１つのトランジスタが壊れた場合でも、トランジスタＱＡ，ＱＢをスイッチとして使用することができる。
【００４８】
図６は、図５に示したトランジスタＱＡ１，ＱＢ１，ＱＣ１，ＱＤ１およびメモリトランジスタＭＡ１，ＭＢ１のレイアウトを示す図であって、図２と対比される図である。図６において、ゲート領域１０ｅ，１０ｆおよびＮ型不純物拡散領域１０ｈ，１０ｇは、図６中の一点鎖線Ｌを中心としてゲート領域１０ａ，１０ｂおよびＮ型不純物拡散領域１０ｃ，１０ｄと線対称に設けられる。
【００４９】
ゲート領域１０ｅでは、ゲート領域１０ａと同様に、Ｐ型シリコン基板１０の表面に、ゲート絶縁膜１１、浮遊ゲート１２、ゲート絶縁膜１３、および制御ゲート１４が積層されている。ゲート領域１０ｆでは、ゲート領域１０ｂと同様に、Ｐ型シリコン基板１０の表面に、ゲート絶縁膜１５およびゲート１６が積層されている。
【００５０】
ゲート領域１０ｅ，１０ｆを横切るようにして、Ｐ型基板１０の表面にＮ型不純物拡散領域１０ｇが形成されている。Ｎ型不純物拡散領域１０ｇのうちのゲート領域１０ｅの両側の部分は、メモリトランジスタＭＢ１のソースおよびドレインとなる。Ｎ型不純物拡散領域１０ｇのうちのゲート領域１０ｂの両側の部分は、トランジスタＱＤ１のソースおよびドレインとなる。Ｎ型不純物拡散領域１０ｇのうちのゲート領域１０ｅ，１０ｆの間の部分は、メモリトランジスタＭＢ１のドレインとトランジスタＱＤ１のソースを兼ねている。
【００５１】
また、ゲート領域１０ｅの一方端部の幅広部を横切るようにして、Ｐ型基板１０の表面にＮ型不純物拡散領域１０ｈが形成されている。Ｎ型不純物拡散領域１０ｈのうちのゲート領域１０ｅの一方側の部分はトランジスタＱＢ１のソースとなり、他方側の部分はドレインとなる。
【００５２】
すなわち、この半導体集積回路装置では、ゲート領域１０eがメモリトランジスタＭＢ１とトランジスタＱＢ１に共通に設けられており、メモリトランジスタＭＢ１の浮遊ゲートがトランジスタＱＢ１のゲートになっている。したがって、トランジスタＱＢ１は、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＢ１の浮遊ゲートに電子が注入されている場合はオフし、メモリトランジスタＭＢ１の浮遊ゲートから電子が引き抜かれている場合はオンする。
【００５３】
なお、トランジスタＱＢ１ではゲート絶縁膜１３および制御ゲート１４は不要であるので、ゲート絶縁膜１３および制御ゲート１４をメモリトランジスタＭＢ１のみに設けてもよい。ただし、ゲート絶縁膜１３および制御ゲート１４をメモリトランジスタＭＡ１のみに設けるよりも、トランジスタＱＢ１およびメモリトランジスタＭＢ１の両方に設けた方が製造工程を簡単化することができる。他のメモリトランジスタＭＡ２〜ＭＡｎ，ＭＢ２〜ＭＢｎおよびトランジスタＱＡ２〜ＱＡｎ，ＱＢ２〜ＱＢｎ，ＱＣ２〜ＱＣｎ，ＱＤ２〜ＱＤｎも、メモリトランジスタＭＡ１，ＭＢ１およびトランジスタＱＡ１，ＱＢ１，ＱＣ１，ＱＤ１と同様に配置される。
【００５４】
図７は、図５および図６で示した半導体集積回路装置の使用方法を例示する回路ブロック図であって、非接触型受電装置の要部を示す回路ブロック図である。図７では、図面の簡単化のため端子ＴＣ１〜ＴＣｎ，Ｔ１〜Ｔ７の図示は省略されている。
【００５５】
図７において、この非接触型受電装置は、半導体集積回路装置に加え、アンテナコイル２０、コンデンサＣ１〜Ｃｎ、および整流回路２１を備える。コンデンサＣ１〜Ｃｎの一方電極は、アンテナコイル２０の一方端子２０ａに共通接続される。コンデンサＣ１〜Ｃｎの他方電極は、それぞれトランジスタＱＡ１〜ＱＡｎのドレインに接続される。トランジスタＱＡ１〜ＱＡｎのソースは、それぞれトランジスタＱＢ１〜ＱＢｎのドレインに接続される。トランジスタＱＢ１〜ＱＢｎのソースは、アンテナコイル２０の他方端子２０ｂに共通接続される。コンデンサＣ１〜Ｃｎおよび半導体集積回路装置は、可変容量回路を構成する。可変容量回路およびアンテナコイル２０は共振回路を構成する。整流回路２１は、アンテナコイル２０で受信された高周波電力を直流電力ＰＤＣに変換して負荷に供給する。
【００５６】
出荷時には、アンテナコイル２０と可変容量回路からなる共振回路の共振周波数が高周波電力の周波数に一致するように可変容量回路の容量値が調整され、トランジスタＱＡ１〜ＱＡｎ，ＱＢ１〜ＱＢｎの各々をオンさせるかオフさせるかを示す情報がメモリトランジスタＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎに書き込まれる。電源電圧が遮断されても、メモリトランジスタＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎの記憶データは保持され、メモリトランジスタＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎの記憶データに応じてトランジスタＱＡ１〜ＱＡｎ，ＱＢ１〜ＱＢｎの各々がオンまたはオフされ、可変容量回路の容量値が最適値に維持される。したがって、外部からアンテナコイル２０に向けて放射された高周波電力は、常に高い効率でアンテナコイル２０に受信される。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５８】
１  スイッチ回路部、２  メモリ部、３  周辺回路部、４  制御回路、５  高電圧発生回路、６  デコーダ、７  読出回路、Ｔ  端子、ＱＡ〜ＱＤ  ＮチャネルＭＯＳトランジスタ、ＭＡ，ＭＢ  メモリトランジスタ、１０  Ｐ型シリコン基板、１０ａ，１０ｂ，１０ｅ，１０ｆ  ゲート領域、１０ｃ，１０ｄ，１０ｇ，１０ｈ  Ｎ型不純物拡散領域、１１，１２，１５  ゲート絶縁膜、１２  浮遊ゲート、１４  制御ゲート、１６  ゲート、２０  アンテナコイル、２１  整流回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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