(57)【要約】      （修正有）【課題】低誘電率誘電体を使用するＩＣの歩留り損失及び初期故障を抑止する。【解決手段】半導体デバイスは基板２１０及びダイ縁部を有する個片化されたダイ１１０を備える。相互接続誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄが基板上に配置され、集積回路がその相互接続誘電体層内に配置された相互接続部２３０を有する。トレンチ２５０が、相互接続誘電体層内で、かつシール・リング２７０と相互接続誘電体層の残部との間に配置される。シール・リングは、相互接続誘電体層内で、かつトレンチと集積回路の間に配置され、相互接続誘電体層の残部はトレンチとダイの縁部との間に配置される。【選択図】図２Ｂ
2011018906.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板及びダイ縁部を有する個片化されたダイ、
前記基板上に配置された相互接続誘電体層、
前記相互接続誘電体層内に配置された相互接続部を有する集積回路、
前記相互接続誘電体層内に配置されたトレンチ、
前記相互接続誘電体層内で、かつ前記トレンチと前記集積回路の間に配置されたシール・リング、及び
前記トレンチと前記ダイ縁部の間に配置された前記相互接続誘電体層の残部
を備えた半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、前記相互接続誘電体層の実質的に全てが前記トレンチ内で取り除かれる半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、前記基板が前記トレンチの底部において露出している半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、前記相互接続誘電体層が低誘電率の誘電体層を備える半導体デバイス。
【請求項５】
複数の集積回路が上部に形成されているウエハであって、
前記ウエハ上に配置された相互接続誘電体層、
前記相互接続誘電体層内にそれぞれの相互接続部を有する集積回路、
前記誘電体層内で、かつ前記集積回路間に配置されたシール・リング、及び
前記相互接続誘電体層内で、かつ前記シール・リング間に配置されたトレンチ
を備えたウエハ。
【請求項６】
請求項５に記載のウエハであって、前記トレンチによって露出するウエハ。
【請求項７】
請求項５に記載のウエハであって、前記シール・リングが銅のバイア又は配線を備えるウエハ。
【請求項８】
集積回路のダイを形成する方法であって、  
基板上に配置された第１の集積回路及び第２の集積回路、並びにそれらの間のスクライブ・ストリートを有するウエハを提供するステップであって、前記第１及び第２の集積回路は相互接続誘電体層を備え、第１のシール・リングは前記相互接続誘電体層内で、かつ前記第１の集積回路と前記スクライブ・ストリートとの間に配置され、第２のシール・リングは前記相互接続誘電体層内で、かつ前記第２の集積回路と前記スクライブ・ストリートとの間に配置されるステップ、
前記第１のシール・リングが第１のトレンチと前記第１の集積回路の間に配置され、前記第２のシール・リングが第２のトレンチと前記第２の集積回路の間に配置され、誘電体ストリップが前記第１のトレンチと前記第２のトレンチの間に配置されるように、前記第１及び第２のトレンチを、前記相互接続誘電体層内に形成するステップ
を備える方法。
【請求項９】
請求項８に記載の方法であって、前記第１及び第２の集積回路を個片化し、それによりダイ縁部及び前記相互接続誘電体層の残部を形成し、その結果前記残部が前記ダイ縁部と前記第１のトレンチの間に配置されるステップをさらに備える方法。
【請求項１０】
請求項８に記載の方法であって、前記第１及び第２のトレンチを形成することで前記基板を露出させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概略として集積回路（ＩＣ）に関し、より詳細にはＩＣダイの個片化に関する。
【背景技術】
【０００２】
最先端のシリコン技術において性能を改善するために低誘電率及び超低誘電率の誘電体並びに銅金属配線が使用されている。これらにより、より低い誘電率及び抵抗率がそれぞれもたらされるが、重ねられた銅の相互接続部及びこうした誘電体は機械的に弱いことがある。このような弱さは、二酸化シリコン及びフッ素ドープされた二酸化シリコンに対して低誘電率及び超低誘電率の誘電体の破壊靭性がより低いこと、並びに誘電体の異なる層間及び誘電体と銅の間の接着強度が低下する結果として生じる。これらの特性により、低誘電率の誘電体を使用するＩＣの著しい歩留り損失及び初期故障につながることがある。
【０００３】
これらの問題を改善するためには、ＩＣダイの縁部の周りにシール・リングと呼ばれる補強構造体を付加することが一般的な方法である。シール・リングは、組立て及び熱による機械的ストレスの結果として生じる負荷を再分配するとともに、角欠けの侵入がＩＣのアクティブな領域にまで進行するのを低減させる働きをする。
【発明の概要】
【課題を解決するための手段】
【０００４】
一態様では、基板及びダイ縁部を有する個片化されたダイを含む半導体デバイスが提供される。相互接続誘電体層が基板上に配置される。集積回路は相互接続誘電体層内に配置された相互接続部を有する。トレンチ及びシール・リングが相互接続誘電体層内に配置され、このシール・リングはトレンチと集積回路の間に配置される。相互接続誘電体層の残部がトレンチとダイ縁部の間に配置される。
【０００５】
他の態様は、複数の集積回路が上部に形成された半導体ウエハである。相互接続誘電体層がウエハ上に配置される。集積回路は相互接続誘電体層内にそれぞれの相互接続部を有する。シール・リングは、誘電体層内で、かつ各集積回路間に配置される。相互接続誘電体層内に配置されたトレンチは各シール・リング間に配置される。
【０００６】
他の態様は集積回路のダイを形成する方法である。この方法は、基板上に配置された第１の集積回路、及びこの基板上に配置された第２の集積回路を有するウエハを提供するステップを含む。スクライブ・ストリートは第１の集積回路と第２の集積回路との間に配置される。第１及び第２の集積回路は相互接続誘電体層を備える。第１のシール・リングは、前記相互接続誘電体層内で、かつ前記第１の集積回路と前記スクライブ・ストリートとの間に配置される。第２のシール・リングは、前記相互接続誘電体層内で、かつ前記第２の集積回路と前記スクライブ・ストリートとの間に配置される。第１のシール・リングが第１のトレンチと第１の集積回路の間に配置され、第２のシール・リングが第２のトレンチと第２の集積回路の間に配置され、誘電体ストリップが第１のトレンチと第２のトレンチの間に配置されるように、第１及び第２のトレンチが相互接続誘電体層内に形成される。
【０００７】
半導体業界での標準的技法によれば、添付図面の様々な特徴は、縮尺通りに描かれていないこともある。実際、議論を明確にするために、様々な特徴の寸法を任意に増大し、又は低減してもよい。次に、添付図面と一緒に以下の説明について述べる。
【図面の簡単な説明】
【０００８】
【図１】本開示の個片化されていない集積回路のダイがその上に形成されている半導体ウエハを示す図である。
【図２Ａ】それぞれ図１の単一の集積回路のダイの平面図及び断面図である。
【図２Ｂ】それぞれ図１の単一の集積回路のダイの平面図及び断面図である。
【図３】集積回路を形成するための、本開示の方法を示す図である。
【図４】基板上に形成された集積回路を示す図である。
【図５】トレンチのパターン及びエッチングを示す図である。
【図６】相互接続誘電体層内に形成されたトレンチを示す図である。
【図７】各デバイスを個片化した後の２つのダイを示す図である。
【図８】パッケージングされたダイを示す図である。
【発明を実施するための形態】
【０００９】
環境によっては、シール・リング構造が角欠けの進行を防止することはない。例えば、通常、ＩＣは個片化と呼ばれているプロセスで分離される。個片化の１つの方法は、例えば回転する砥石車などのウエハ切断プロセスを使用して、分離されている集積回路の各ダイの間のダイシング・ストリート内で基板（例えばウエハ）及び上に存在する各層の一部分を取り除く。基板並びに基板上に形成される誘電体層及び金属層への鋸刃によって生じるストレスにより、結果として欠陥がシール・リングを介して進行する場合がある。この欠陥により、直ちに歩留り損失につながることがあり、結果として電子装置が早期に故障することもある。
【００１０】
本明細書における各実施形態は、ダイシング・ストリートとシール・リングの間に誘電体が存在しない領域を形成することにより、個片化する際に発生する欠陥の進行を食い止めることができるという認識を示している。欠陥が形成されると、この領域へと進むことがある。しかし、誘電体がそこに存在しないことにより、この欠陥の進行は阻止される。
【００１１】
まず図１を参照すると、個片化されていない複数のダイ１１０がその上に形成されているウエハ１００が示してある。以下の議論での参考として、２つのダイ１１０ａ、１１０ｂが示してある。通常、各ダイ１１０は、さらに以下で述べる名目上同一の電子デバイスの一例である。各ダイ１１０の間にはダイシング・ストリート１２０が存在する。参考までに、垂直及び水平のダイシング・ストリート１２０が強調表示してある。とりわけ、ダイシング・ストリート１２０は、個片化プロセスにおいてウエハ１００の一部分を取り除くための空間を各ダイ１１０の間に提供する。通常、各ダイ１１０は個片化を簡略化するために直線のアレイで構成されるが、本明細書での各実施形態はそのように限定されてはいない。通常、各ダイ１１０は従来のウエハ切断工程で個片化される。このようなプロセスにおいて、ウエハ鋸刃は、ダイシング・ストリート１２０内の経路において、任意の誘電体層又は金属層をその上に含むウエハ１００を切断する。あるいは、レーザ個片化プロセスを使用してもよい。本開示の各実施形態は個片化のいかなる特定の手段にも限定されない。
【００１２】
ウエハ１００はダイ１１０の製造をサポートするのに適した任意の硬質基板でよい。例えば、ウエハ１００は、Ｓｉ、Ｇｅ、ＩｎＰ、ＧａＡｓ又はＣｄＴｅなど、任意の基本的な又は化合物半導体の材料でもよく、又はそれらを含んでもよい。ウエハ１００はまた、結晶サファイア、結晶アルミナ、結晶シリカ又は窒化アルミニウムなどの非半導体材料でもよく、又はそれらを含んでもよい。場合によっては、ウエハ１００は、半導体ガラス複合材などのガラスでもよく、又はそれを含んでもよい。場合によっては、ウエハ１００は、「ハンドル」ウエハ上に形成されるエピタキシャル層を含んでもよく、このハンドル・ウエハではトランジスタがエピタキシャル層内に形成される。
【００１３】
図２Ａは本開示の単一のダイ１１０の平面図を示す。図２Ｂは図２Ａで示したダイ１１０の断面図を示す。これらの図は、以下の説明において同時に参照される。ダイ１１０は、基板２１０及びその上に形成された相互接続誘電体スタック２２０を備える。図には示していないが、基板はウエハ１００に関して上述した半導体材料などの半導体材料を含んでもよく、トランジスタ又はキャパシタもしくはダイオードなど、それぞれ能動デバイス又は受動デバイスを含んでもよいことを理解されたい。相互接続の誘電体スタック２２０は、本明細書においては簡潔に誘電体スタック２２０と呼ぶことがある。本明細書及び特許請求の範囲では、基板２１０は、ウエハ１００の一部分、及び上に存在する任意の各層を含み、これら各層の上に誘電体スタック２２０が配置される。誘電体スタック２２０は、例えばドープされた二酸化シリコン及びドープされていない二酸化シリコン、低誘電率及び超低誘電率の材料、並びに窒化ケイ素や炭化ケイ素などの障壁層を含んでもよい。限定されない例では、誘電体スタック２２０は、誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ（図２Ｂ）を含むものとして示してあり、これらの層は同じ又は異なる誘電体材料を含む。図２Ｂの実施形態では厚さが等しいものとして示してあるが、一般に、各層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの厚さは異なることになる。
【００１４】
本明細書及び特許請求の範囲において、用語「低誘電率」は、二酸化シリコンの比誘電率、即ち約４．２よりも小さい比誘電率を有する誘電体材料を示している。「超低誘電率」材料は、比誘電率が約３よりも小さいことがある。当業者には理解されるように、低誘電率及び超低誘電率の材料によっては、二酸化シリコンよりも機械的に脆弱であり、例えば二酸化シリコンと比較して相対的に不十分な状態で、しばしば誘電体スタック内の他の層に付着する。このような材料の限定されない例には、フッ素ドープ又は炭素ドープされた二酸化シリコン、多孔質シリカ、及びＳｉＬＫ（商標）などの有機材料が含まれる。
【００１５】
誘電体スタック２２０内には、従来通りに形成されることがある相互接続部２３０が配置されている。相互接続部２３０は配線を備え、これらの配線は、基板２１０に概ね平行な向きに基板２１０内で形成されたトランジスタ（図示せず）に電気信号及び電力を送る。バイアは基板２１０に概ね垂直な向きに配線間で信号を送る。相互接続部２３０及び各トランジスタは集積回路（ＩＣ）２４０の構成部品である。本明細書及び特許請求の範囲では、「相互接続部」とは、ＩＣ２４０上のトランジスタなどの能動デバイスを相互接続するバイア及び配線を指す。各誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄはまた、その中に相互接続部２３０が存在するので、相互接続誘電体層である。誘電体スタック２２０は、例えばパッシベーション保護膜（ＰＯ）層又は他の耐環境層など、一番上の相互接続誘電体層の上に存在する誘電体層を除く。
【００１６】
トレンチ２５０は、その形態及び目的を以下に述べるが、相互接続誘電体層２００ａ〜２２０ｄのうちの１つ以上の層内に配置される。残部２６０はトレンチ２５０とダイ縁部２５５の間に配置され、シール・リング２７０は、誘電体スタック２２０内で、かつトレンチ２５０とＩＣ２４０の間に配置される。シール・リング２７０は従来の方法で形成してもよく、一般に、ＩＣ２４０とダイ１１０の露出した縁部との間に配置された積み重ねたバイア及び配線を含んでもよい。しかし、単層の金属から成るシール・リング２７０はまた、本開示の範囲内にある。バイア及び配線は、通常同じ金属タイプ（例えば銅）から形成され、相互接続部２３０のバイア及び配線と同時に形成される。実施形態によっては、シール・リング２７０はＩＣ２４０を完全に囲む連続ループである。様々な実施形態において、シール・リング２７０は（トランジスタなどの）いかなる能動デバイスにも電圧源にも接続されない。シール・リング２７０は基板２１０への電気接続を形成する接点に接続してもよい。従って、シール・リング２７０は、基板２１０と同じ電位でよい。
【００１７】
通常シール・リング２７０は、誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを補強するとともに、組立て及び熱的な機械ストレスの結果として生じる層間はく離を防止する働きをする。この意味では、シール・リング２７０は複合材料での補強ロッドと同様の働きをする。シール・リング２７０はまた、普通ならＩＣ２４０にまで進行することもある角欠けに対して障壁として働くことができる。様々な実施形態で、各誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄはシール・リング２７０の一部分を含む。
【００１８】
角欠けは、例えば、各誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄのうちの１つ以上の層に関連する亀裂又は層間はく離となる可能性もある。通常亀裂は単一の層を進行するが、通常層間はく離は各層間を進行する。いずれの場合でも、どうにかして食い止めなければ、角欠けはＩＣ２４０内にまで進行することがある。シール・リング２７０により、このような進行する欠陥の頻度は低減することがあるが、場合によっては、欠陥が進行することにより、その欠陥がＩＣ２４０に到達する程度にまでシール・リングがダメージを受ける。
【００１９】
しかし、本開示の各実施形態では、トレンチ２５０は、普通ならシール・リング２７０を破壊し、ＩＣ２４０にまで進行することもある欠陥を食い止める働きをすることがある。個片化時のウエハ切断が原因となるストレスにより、残部２６０の誘電体層２２０ｂ内で欠陥例えば亀裂が生じる場合、この欠陥はシール・リング２７０に到達する前にトレンチ２５０に達することになる。この欠陥を食い止めることにより、普通なら欠陥によって生じることもあるＩＣ２４０の歩留り損失又は初期故障が回避される。
【００２０】
図３に、本開示の方法を示す。図４〜図８を同時に参照して、方法３００が提示されている。ステップ３１０で、第１及び第２の集積回路例えばＩＣ２４０の２つの実例が半導体基板、例えば基板２１０上に設けられる。各集積回路は、少なくとも１つの相互接続誘電体層を含むダイシング・ストリートによって分離される。本明細書において「設けられる（ｐｒｏｖｉｄｅｄ）」とは、デバイス、基板、構造要素などが、開示された方法を実行する個人もしくは企業体によって製造されてもよく、又はそれにより、他の個人もしくは企業体を含め、この個人もしくは企業体以外の供給源から得てもよいことを意味する。
【００２１】
図４は図１のダイ１１０ａ、１１０ｂの断面図を示す。ダイシング・ストリート１２０は、ウエハ１００の一部分、及び隣接するＩＣ２４０に関連する２つのシール・リング２７０の間の上に存在する各層として画定される。例として図４を参照すると、ＩＣ２４０ａがシール・リング２７０ａと関連し、ＩＣ２４０ｂがシール・リング２７０ｂと関連する。ダイシング・ストリート１２０は、ウエハ１００の一部分、及びシール・リング２７０ａと２７０ｂの間に配置された上に存在する各層である。ダイシング・ストリート１２０は、例えばウエハ鋸のひき目に対応するのに十分広いＷ１の厚さを有し、ＩＣ２４０ａと２４０ｂの間に試験構造体を収めることもできる。図４の実施形態では、誘電体スタック２２０は手を加えていないものとして示してある。実施形態によっては、ダイシング・ストリート１２０内の誘電体スタック２２０の各部分を取り除いて、例えばＩＣ２４０ａ、２４０ｂを形成する際に使用されるフォトリソグラフィ・プロセス・ステップ用の位置合せマークを設ける。
【００２２】
図３に戻ると、ステップ３２０で、第１のＩＣ２４０ａと第２のＩＣ２４０ｂとの間のダイシング・ストリート１２０内の誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄのうちの１つ以上の層内に、トレンチ例えばトレンチ２５０が形成される。
【００２３】
図５に、トレンチ２５０を形成するステップの一実施形態を示す。誘電体スタック２２０上に、従来の方法でフォトレジスト５１０の層が形成される。トレンチ２５０が必要とされる場所の上のフォトレジスト層５１０内に、従来の方法で開口部５２０が形成される。各開口部５２０は、シール・リング２７０のうちの１つに隣接して、ダイシング・ストリート１２０の上に配置される。例えば、開口部５２０’は、シール・リング２７０ｂに隣接して、ダイシング・ストリート１２０の上に配置される。実施形態によっては、開口部５２０はＩＣ２４０の周りに閉ループを形成する。従って、例えば開口部５２０’及び開口部５２０’’はＩＣ２４０ｂの周りの閉ループの各部分でもよい。
【００２４】
エッチング・プロセス５３０は、各開口部５２０によって露出した誘電体スタック２２０の少なくとも一部分を取り除いてトレンチ２５０を形成する。エッチング・プロセス５３０は、従来のプロセスでも、将来見つかるプロセスでもよい。実施形態によっては、エッチング・プロセス５３０は、様々な誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄに対して高速エッチング速度及び低選択性を有するように構成される。例えば、ボッシュ法と同様のプロセス、例えば深掘り反応性イオン・エッチング（ＤＲＩＥ）を使用してもよい。このようなプロセスは、例えばカリフォルニア州レッドウッドシティーのＳＴ  Ｓｙｓｔｅｍｓ（ＵＳＡ）Ｉｎｃ．から入手可能なＰｅｇａｓｕｓエッチング・システムで実行してもよい。このエッチングに関係するプロセスの流れの各態様、例えばフォトレジストのタイプ、厚さ、及び硬化、エッチング・パラメータ、並びにエッチング後の洗浄は、例えばＳＴ  Ｓｙｓｔｅｍｓなどのプロセス・ベンダによるプロセス・モジュールとして提供されてもよい。
【００２５】
実施形態によっては、複数のエッチング・プロセスを使用してもよく、各プロセスは特定の誘電体層を取り除くように構成される。例えば、様々な誘電体層が、ケイ素ベース対炭素ベースなど著しく異なる組成を有する場合には、複数のプロセスをこのように使用することが望ましいことがある。誘電体スタック２２０の合計の厚さが著しい、例えば約１μｍより厚いとき、高速なエッチング速度が一般には望ましいことがある。しかし、例えばより高度なプロセス制御が必要とされるとき、又はＩＣ２４０へのプラズマ誘起損傷を低減させるために、より遅いエッチング速度を使用してもよい。エッチング・プロセス５３０は、基板２１０上で又は誘電体スタック２２０内で停止するように時間設定してもよい。あるいは、エッチング・プロセス５３０は基板２１０上又は誘電体層２２０内の任意の中間層上で終了してもよい。
【００２６】
次に図６に移ると、エッチング・プロセス５３０が誘電体スタック２２０の一部分を取り除いた後のダイ１１０ａ、１１０ｂが示してある。取り除くことにより、シール・リング２７０ａ、２７０ｂにそれぞれ隣接したトレンチ２５０ａ、２５０ｂ、及びそれらの間の誘電体ストリップ６１０を形成する。誘電体ストリップ６１０は、トレンチ２５０ａ、２５０ｂによって画定された誘電体スタック２２０の一部分を含む。図に示していないが、誘電体ストリップ６１０には、例えばインラインの試験又は位置合せに関係する様々な構造物が含まれ得る。トレンチ２５０ａ、２５０ｂは、それだけとは限らないが、基板２１０に延びている状態を示している。他の実施形態では、誘電体スタック２２０の一部分はトレンチ２５０内で基板２１０の上に残っていてもよい。
【００２７】
図示した実施形態では、エッチング・プロセス５３０により、基板２１０上の実質的に全ての誘電体スタック２２０が取り除かれる。「実質的に全て」となるのは、誘電体スタック２２０の脆弱性に依存するためである。角欠けに対してより高度な保護を行うことは、トレンチ２５０内でより多くの量の誘電体スタック２２０を取り除くことによって実現されると考えられている。やはり、一般に、比較的弱い誘電体スタックよりも強い誘電体スタックの方が、角欠けの発生に対してより耐性がある。従って、誘電率が比較的高い材料を使用する誘電体スタック２２０は、誘電率が比較的低い材料を使用する誘電体スタック２２０よりも強くなると期待される。
【００２８】
場合によっては、「実質的に全て」を取り除くとは、誘電体スタック２２０の合計の厚さの少なくとも約２０％が取り除かれることを意味する。このような場合は一般に、誘電体スタック２２０が低誘電率又は超低誘電率の材料を含まない場合を含む。誘電体スタック２２０の合計の厚さは、使用しているプロセスそのもの、及び特定のデバイス設計が求める相互接続層の数に依存している。通常、誘電体スタック２２０の厚さは、約２μｍ〜約２０μｍの範囲にある。従って、例えば、合計の厚さが２μｍの場合、エッチング・プロセス５３０は、誘電体スタック２２０のうちの少なくとも約４００ｎｍを取り除くとき、実質的に全ての誘電体スタック２２０を取り除く。
【００２９】
他の場合では、合計の厚さの少なくとも約７５％が取り除かれるとき、実質的に全ての誘電体スタック２２０が取り除かれる。例えば、誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄのうちの１つ以上の層が、前のケース、例えばフッ素がドープされた誘電体よりも相対的に弱い材料から形成されるとき、そのようになることがある。特に脆弱な誘電体材料、例えば、多孔質シリカなど何らかの超低誘電率材料を使用するとき、又は関心事である相互接続誘電体層が基板２１０の近くもしくはその上に配置されるとき、合計の厚さの少なくとも約９０％が取り除かれる場合に実質的に全ての誘電体スタック２２０が取り除かれる。
【００３０】
実施形態によっては、エッチング・プロセス５３０は、誘電体の薄層、例えば熱酸化物又は自然酸化物の層を基板２１０上に残し、依然として誘電体スタック２２０の実質的に全てを取り除いたと見なされることがある。実施形態によっては、エッチング・プロセス５３０は、１つ以上の誘電体層の全体又は残っている部分を基板２１０上に残し、この基板上では、この残っている部分が、欠陥の進行のリスクが十分に小さいことを確実に示している。例えば、基板接点がそこを通っている亜リン酸ドープされた二酸化シリコンの層がそのまま残されて、トレンチ２５０を形成するのに必要とされる時間が低減することがある。さらに他の実施形態では、エッチング・プロセス５３０は、開口部５２０内の基板２１０の一部分を取り除き、基板２１０を露出させ、開口部５２０によって露出した全ての誘電体層を確実に完全除去する。
【００３１】
トレンチ２５０の幅Ｗ２は所望の広さでもよく、またエッチング・プロセス５３０がサポートすることになる狭さでもよい。トレンチ２５０は、アスペクト比、例えばトレンチ２５０の幅とその深さの比によって特徴づけることができる。従来のエッチング・プロセス、例えばＤＲＩＥエッチング・プロセスは、少なくとも約３０：１のアスペクト比でトレンチをエッチングすることができる。従って、例えば誘電体スタック２２０の厚さが１μｍであるとき、Ｗ２は３０ｎｍの狭さでもよいが、依然としてトレンチ２５０の底部で基板２１０を露出することができる。
【００３２】
ダイシング・ストリート１２０はＩＣ２４０ａと２４０ｂの間に２つのトレンチ２５０ａ、２５０ｂを備える。実施形態によっては、トレンチ２５０ａ、２５０ｂは、シール・リング２７０に対してほぼ平行に走る。実施形態によっては、トレンチ２５０ａ、２５０ｂは接続されていない。しかし、ダイシング・ストリート１２０内の１つ以上の位置で接続されているトレンチ２５０ａ、２５０ｂは本開示の範囲内にある。
【００３３】
図３に戻ると、任意選択のステップ３３０で、第１及び第２の集積回路、例えばＩＣ２４０ａ、２４０ｂが従来のものでもよいプロセスで個片化される。
【００３４】
図７には、個片化の後のダイ１１０ａ、１１０ｂが示してある。ダイ１１０ａ、１１０ｂは個片化プロセスで使用される裏当て材で支持してもよい。個片化プロセスはひき目７１０を生成する。それだけとは限らないが、ひき目７１０は、議論を簡単にするために、シール・リング２７０ａとシール・リング２７０ｂから等距離であるものとして示してある。一般に、ひき目７１０は、シール・リング２７０ａ、２７０ｂの一方又は他方へ付勢されることになる。
【００３５】
ダイシング・ストリート１２０の幅Ｗ１は、トレンチ２５０の幅Ｗ２の２倍の幅、ひき目７１０の幅Ｗ３、及びシール・リング２７０の縁部からトレンチ２５０までのオフセットＷ４の２倍の幅を含む。図７には、トレンチ２５０ａ、２５０ｂの幅が等しい特定の場合が示してある。トレンチ２５０ａ、２５０ｂの幅が異なる各実施形態は、本開示の範囲内にある。ひき目７１０の幅は、例えば使用されている鋸刃の厚さに応じて、約３５μｍ〜約５００μｍの範囲でもよい。図に示すように、残部２６０ａ及び残部２６０ｂはそれぞれ幅がＷ５＝（Ｗ１−２Ｗ２−２Ｗ４−Ｗ３）／２である。しかし、中心に位置していないひき目７１０の一般的な場合には、残部２６０ａ、２６０ｂは幅が等しくならない。
【００３６】
従来のＩＣレイアウトでは、十分に広くほとんどの欠陥がシール・リングにまで達する又はそれを貫通することのないダイシング・ストリートを設けることにより、切断によって生じる相互接続誘電体層の破壊及び層間はく離による歩留り損失を低減させようとする。本明細書に記載の各実施形態は、ウエハ上の集積回路が互いに近接して配置されるようにし、より多くのＩＣダイが単一ウエハ上に形成されるようにすることにより、従来のＩＣレイアウトを凌ぐ重要な利点を提供する。
【００３７】
粒子の生成を最小限に抑えながらウエハ領域を効率的に利用するように、ダイシング・ストリート１２０の幅Ｗ１、トレンチ２５０の幅Ｗ２、及び残部２６０の幅Ｗ５を選択することが一般には好ましい。（ひき目７１０の幅Ｗ３は、鋸刃の寿命など他の考慮すべき問題によって、しばしば制約を受ける。）残部２６０の幅が非常に狭い場合、残部２６０は、より分離しやすくなり、個片化中又は個片化後に粒子を生成しやすくなることがある。その一方で、残部２６０の幅が非常に厚い場合、ＩＣ２４０を配置するためのウエハ１００上の利用可能な領域が不必要に消費される。一般に、ウエハ上へのダイ配置の目的は、ウエハ上に形成することができる完全なダイの数を最大化することである。残部２６０の幅が低減することにより、ウエハ１００上により多くの完全なダイ１１０がもたらされない場合、より幅の狭い残部２６０によって節約されるはずの領域を、より幅の広い残部２６０に、より良好に配置することができる。
【００３８】
これらの要因を考慮に入れる例示的な一実施形態は、約５０μｍの幅Ｗ１のダイシング・ストリート１２０、及び約３５μｍの厚さのウエハ鋸を使用する。トレンチ２５０の幅Ｗ２は約５μｍである。厚さが１０μｍの誘電体スタック２２０を有するデバイスにおいては、トレンチ２５０のアスペクト比は約２：１である。オフセットＷ４は約０．５μｍである。次いで、残部２６０の幅Ｗ５は約２．０μｍである。他の実施形態では、これらのパラメータを適切に選択すると、幅Ｗ１は約４０μｍでもよく、幅Ｗ５は約１μｍでもよい。これらの幅は、粒子の発生を許容レベルにまで制限するための十分な隙間及びサポートを提供することが期待されるが、前述のトレンチ２５０が存在することの利点、例えばダイの歩留り及び信頼性が向上することなどを提供する。
【００３９】
通常、従来の集積回路の設計によっては、欠陥の進行を最小限に抑えるために、８０μｍ又は１２０μｍの最小のストリート幅を要求する。対照的に、本開示の範囲内の各実施形態により、ストリート幅Ｗ１を、例えば５０μｍ以下へと約４０％〜６０％低減することが可能になる。こうした低減により、量産ウエハ上に配置されるダイの数を増大させることができる。例えば、ダイ・サイズが約５ｍｍ×５ｍｍの集積回路デバイスを有する直径３００ｍｍのウエハでは、ストリート幅を８０μｍから５０μｍに低減させることで、ウエハ当たりのダイの数が約１％増大する。ストリート幅を１２０μｍから５０μｍまで低減させることにより、ウエハ当たりのダイの数が約３％増大する。ウエハの歩留りを向上させることを止むことなく求められる産業において、こうした増大は重要であり商業的に有用である。
【００４０】
最後に、図３に戻ると、任意選択のステップ３４０において、個片化されたダイ１１０がデバイスのパッケージ内に取り付けられ、パッケージに電気的に接続される。
【００４１】
図８には、ダイ１１０が取り付けられた状態のパッケージ８１０が示してある。パッケージ８１０は、それだけとは限らないが、ボール・グリッド・アレイ（ＢＧＡ）パッケージとして示してある。ダイ１１０は、本明細書における各実施形態によって形成される。
【００４２】
これまで説明した各実施形態に、他のさらなる追加、削除、置換え及び修正を加えてもよいことが、この用途に関係する当業者には理解されよう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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