(57)【要約】【課題】Ａ／Ｄ変換器を構成するサンプル／ホールド回路、コンパレータを低消費電力化すること。【解決手段】アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路（ＳＨＣ）とその回路からのホールド出力信号の信号レベルを弁別するコンパレータ（ＣＯＰ）を含む。コンパレータは、サンプル／ホールド回路からのホールド出力信号を増幅するプリアンプ（ＡＭＰ）、プリアンプから生成される差動出力信号をラッチするラッチ回路（ＬＣＨ）、プリアンプから生成される差動出力信号のレベル差に応答してプリアンプのバイアス電流の電流値を制御するバイアス制御回路（ＢＣＣ）を含む。差動出力信号のレベル差が小さい時にはバイアス制御回路はプリアンプのバイアス電流を大きな電流値に制御して、差動出力信号のレベル差が大きい時にはバイアス制御回路はプリアンプのバイアス電流を小さな電流値に制御する。【選択図】図１３
2011250459.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路と、前記サンプル／ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含み、
前記コンパレータは、前記サンプル／ホールド回路からの前記ホールド出力信号を増幅するプリアンプと、前記プリアンプから生成される差動出力信号をラッチするラッチ回路と、前記プリアンプから生成される前記差動出力信号のレベル差に応答して前記プリアンプのバイアス電流の電流値を制御するバイアス制御回路とを含み、
前記プリアンプから生成される前記差動出力信号の前記レベル差が小さい時には前記バイアス制御回路は前記プリアンプの前記バイアス電流を大きな電流値に制御して、前記プリアンプから生成される前記差動出力信号の前記レベル差が大きい時には前記バイアス制御回路は前記プリアンプの前記バイアス電流を小さな電流値に制御することを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１において、
前記バイアス制御回路は、前記プリアンプから生成される前記差動出力信号が一端に供給され他端に所定のバイアス電位が供給された一対の整流素子と、一端が前記一対の整流素子の前記他端に接続され他端が前記プリアンプの前記バイアス電流を制御するバイアス回路に接続された容量とから構成されていることを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１において、
前記クロック信号の所定レベルの期間に、前記プリアンプと前記バイアス制御回路とは活性化される一方、前記ラッチ回路は非活性化され、前記クロック信号が前記所定レベルと異なるレベルの期間に、前記プリアンプと前記バイアス制御回路とは非活性化される一方、前記ラッチ回路は活性化されて情報をラッチすることを特徴とするＡ／Ｄ変換器。
【請求項４】
受信された無線周波数信号をアナログベースバンド信号に変換する受信ミキサと、前記受信ミキサからの前記アナログベースバンド信号をデジタルベースバンド信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からの前記デジタルベースバンド信号をデジタル信号処理するベースバンド信号処理ユニットとを含み、
前記Ａ／Ｄ変換器が請求項１に記載のＡ／Ｄ変換器で構成されている電池もしくは低駆動能力の内蔵電源で動作することを特徴とする受信装置。
【請求項５】
請求項４において、
ウルトラワイドバンドインパルスラジオのインパルス信号を受信することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器およびそれを使用した受信装置に関し、特に、Ａ／Ｄ変換器を構成するサンプル／ホールド回路、コンパレータを低消費電力化するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、コンピュータ技術の急速な発展に伴い、身の回りの様々な機器にコンピュータが組み込まれ、様々な処理のデジタル化が進んでいる。また近い将来には、これらの機器がネットワークで接続され、自律的に連携して動作し、人間の生活をバックアップするユビキタス社会が実現すると考えられている。
【０００３】
このようなユビキタス社会では現実世界の情報をコンピュータに取り込むことが不可欠である。現実世界の情報、例えば、温度、人間が目にする光の色・強度、無線通信に利用する電波などはアナログの情報である。一方、コンピュータが処理できるのは時間的に離散化され、量子化された値であるデジタル信号である。従って、現実世界の情報をコンピュータに取り込むためには、アナログ信号をデジタル信号に変換する機能、すなわちアナログ／デジタル変換器（以下、Ａ／Ｄ変換器と略称する）が必須となる。Ａ／Ｄ変換器は様々な機器に組み込まれており、例えば、デジタルカメラ、デジタル録音機、無線通信の受信機、などが挙げられる。
【０００４】
Ａ／Ｄ変換器の回路構成として種々の型が知られているが、その一例として、初段のサンプル／ホールド回路と、後段のコンパレータとから構成される回路が挙げられる。Ａ／Ｄ変換器の回路動作に注目すると、その初段には、処理中に刻々と変化するアナログ入力信号をクロック信号に同期してサンプリングして、一時的にホールドするサンプル／ホールド回路が用いられる。サンプル／ホールド回路によりサンプリングされたアナログ入力信号はデジタル信号に変換するために基準値とコンパレータにより比較され、コンパレータの出力からデジタル変換出力信号が得られる。
【０００５】
例えば、下記非特許文献１と下記非特許文献２とには、スイッチトキャパシタを用いたサンプル／ホールド回路が記載されている。また、下記非特許文献３には、帯域制限がオペアンプに課せられないように、サンプル／ホールド回路のサンプル動作時にオペアンプの入力端子をグランドに接続することが記載されている。
【０００６】
また、下記非特許文献４には、Ａ／Ｄ変換器のコンパレータとして、比較すべき２つの入力信号をプリアンプで増幅した後、プリアンプの出力信号をラッチ回路に入力することが記載されている。
【０００７】
また、下記特許文献１には、コンパレータの消費電流を小さくする方法として、コンパレータの入力信号の差が大きい場合には高速スイッチング比較器の消費電流を小さくして、かつ入力信号の差が小さい場合には消費電流を大きくして必要な高スイッチング速度を維持するための回路が記載されている。
【０００８】
更に、下記特許文献２には、コンパレータの入力が検出窓の中に入った時だけ通常の動作電流を流して所定の応答速度を得る一方、入力が検出窓の外のときは非常に少ない消費電流で動作する適応制御回路が記載されている。
【０００９】
また、Ａ／Ｄ変換での伝統的なサンプリングレートは、原波形の再生に必要なサンプリングレートを規定したナイキストのサンプリングの定理で決定されている。良く知られているように、ナイキストのサンプリングの定理によれば、原波形の最高周波数もしくは周波数帯域をｆｍａｘとすれば、原波形の情報が失われないようにするためには２ｆｍａｘのナイキスト周波数と等しいかもしくはそれ以上のサンプリング周波数ｆｓでサンプリングする必要があると言うものである。ナイキストのサンプリングの定理に違反して２ｆｍａｘ未満のサンプリング周波数ｆｓでサンプリングすると、原波形と全く異なった輪郭波形を有するエイリアス（偽情報）が発生することになる。
【００１０】
しかし、下記の非特許文献５や非特許文献６には、ナイキスト周波数以上の入力信号を十分に変換できるアンダーサンプリングＡ／Ｄ変換器を使用した遠距離通信受信装置やソフトウェア無線受信装置が記載されている。このように、信号帯域幅の２倍以上のレートのアンダーサンプリング技術は、帯域内エイリアスを使用して原情報を完全に再生することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−３３８７３５号  公報
【特許文献２】特開２００２−３１１０６３号  公報
【非特許文献】
【００１２】
【非特許文献１】ＢＥＨＺＡＤ  ＲＡＺＡＶＩ，  “ＰＲＩＮＣＩＰＬＥＳ  ＯＦ  ＤＡＴＡ  ＣＯＮＶＥＲＳＩＯＮ  ＳＹＳＴＥＭ  ＤＥＳＩＧＮ，”  ＩＥＥＥ  ＰＲＥＳＳ，  ＩＳＢＮ  ０−７８０３−１０９３−４，  ＰＰ．４０−４２，  １９９５．
【非特許文献２】ＢＥＨＺＡＤ  ＲＡＺＡＶＩ，  “Ａ  ２００−ＭＨｚ  １５−ｍＷ  ＢｉＣＭＯＳ  Ｓａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ  Ａｍｐｌｉｆｉｅｒ  ｗｉｔｈ  ３  Ｖ  Ｓｕｐｐｌｙ，”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３０，  ＮＯ．１２，  ＤＥＣＥＭＢＥＲ  １９９５，  ＰＰ．１３２６−１３３２．
【非特許文献３】Ｇｏｖｅｒｔ  Ｇｅｅｌｅｎ，  ｅｔ  ａｌ．，  Ａ  ９０ｎｍ  ＣＭＯＳ  １．２Ｖ  １０ｂ  Ｐｏｗｅｒ  ａｎｄ  Ｓｐｅｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｐｉｐｅｌｉｎｅ  ＡＤＣ  ｗｉｔｈ  ０．５ｐＪ／Ｃｏｎｖｅｒｓｉｏｎ−Ｓｔｅｐ，“  ２００６  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ    ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＩＮＣＡＬ  ．  ＰＡＰＥＲＳ，  ｐｐ．２１４−２１５，  ２００６．
【非特許文献４】ＢＥＨＺＡＤ  ＲＡＺＡＶＩ，  “ＰＲＩＮＣＩＰＬＥＳ  ＯＦ  ＤＡＴＡ  ＣＯＮＶＥＲＳＩＯＮ  ＳＹＳＴＥＭ  ＤＥＳＩＧＮ，”  ＩＥＥＥ  ＰＲＥＳＳ，  ＩＳＢＮ  ０−７８０３−１０９３−４，  Ｓｅｃｔｉｏｎ  ７．２  ＣＯＭＰＡＲＡＴＯＲＳ，  ＰＰ．１７７−１９４，  １９９５．
【非特許文献５】Ｈｏｏｍａｎ  Ｒｅｙｈａｎｉ，  “Ａ  ５  Ｖ，  ６−ｂ，  ８０  Ｍｓ／ｓ  ＢｉＣＭＯＳ  Ｆｌａｓｈ  ＡＤＣ，”    ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．２９，  Ｎ．８，  ＡＵＧＵＳＴ  １９９４，  ＰＰ．８７３−８７８．
【非特許文献６】Ａｋｉｏ  Ｋｉｙｏｎｏ  ｅｔ  ａｌ，  “Ｊｉｔｔｅｒ  Ｅｆｆｅｃｔ  ｏｎ  Ｄｉｇｉｔａｌ  Ｄｏｗｎｃｏｎｖｅｒｓｉｏｎ  Ｒｅｃｅｉｖｅｒ  ｗｉｔｈ  Ｕｎｄｅｒｓａｍｐｌｉｎｇ  Ｓｃｈｅｍｅ，”  Ｔｈｅ  ４７ｔｈ  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｄｗｅｓｔ  Ｓｙ，ｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  ２００４，  ＰＰ．ＩＩ−６７７−ＩＩ−６８０．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
身の回りの様々な機器に組み込まれるＡ／Ｄ変換器には、低消費電力であることが強く要求されている。特に、ユビキタス社会においては、電池駆動の機器が多数用いられるため、その低消費電力化が大きな課題である。
【００１４】
本発明が解決しようとする課題は、Ａ／Ｄ変換器およびそれを用いた受信装置の低消費電力化である。特に、Ａ／Ｄ変換器の初段に用いられ、信号のサンプルとホールドを行うサンプル／ホールド回路と、Ａ／Ｄ変換器に必須の機能であるコンパレータの低消費電力化を行い、Ａ／Ｄ変換器全体の低消費電力化を行うものである。
【００１５】
以下、従来のＡ／Ｄ変換器の課題の詳細について説明を行う。
【００１６】
アナログ信号をＡ／Ｄ変換器でデジタル化する場合、上記に説明したように、ナイキストの定理に従えば、原アナログ信号波形の最高周波数もしくは周波数帯域をｆｍａｘとすれば、原アナログ信号波形の情報が失われないようにするためには２ｆｍａｘのナイキスト周波数と等しいかもしくはそれ以上のサンプリング周波数ｆｓでサンプリングする必要がある。従って、Ａ／Ｄ変換の後はサンプリング周波数ｆｓの１／２であるｆｍａｘ以上の周波数成分の情報は失われて、エイリアジング（エイリアス）が発生する。このため、Ａ／Ｄ変換器にはナイキスト周波数以下の最高周波数もしくは周波数帯域のアナログ信号が入力されることが多い。しかし、ナイキスト周波数以上の信号をＡ／Ｄ変換して、その結果生じるエイリアジングを利用して情報を復元することも可能である。このようにナイキスト周波数以上のアナログ入力信号をＡ／Ｄ変換することはアンダーサンプリングＡ／Ｄ変換と呼ばれ、アンダーサンプリングＡ／Ｄ変換を行うＡ／Ｄ変換器はアンダーサンプリングＡ／Ｄ変換器と呼ばれる。
【００１７】
アンダーサンプリングＡ／Ｄ変換器は、例えば、ウルトラワイドバンドインパルスラジオ（Ｕｌｔｒａ  Ｗｉｄｅｂａｎｄ−Ｉｍｐｕｌｓｅ  Ｒａｄｉｏ；以下、ＵＷＢ−ＩＲと略称する）無線通信機において、間欠的なアナログ信号であるインパルス信号からのデジタル情報の取得に利用される。また、ソフトウェア無線通信機においては、アンダーサンプリングＡ／Ｄ変換器はダウンコンバージョンの働きをする。また、複数のＡ／Ｄ変換器を並列に利用し実効的な変換速度を上げる場合などにもアンダーサンプリングＡ／Ｄ変換器は有効である。また、携帯電話等の無線通信機器においては、受信された無線周波数信号は受信ミキサーによってアナログベースバンド信号に変換され、アナログベースバンド信号はＡ／Ｄ変換器によりデジタルベースバンド信号に変換されベースバンド信号処理ユニットでデジタル信号処理される。電池もしくは低駆動能力の内蔵電源で動作する携帯電話等の無線通信機器を低消費電力化するとともにデジタル信号処理の精度を向上するためには、無線通信機器で使用されるＡ／Ｄ変換器を低消費電力化するとともに高性能化することが必要となる。
【００１８】
Ａ／Ｄ変換を実現するためには、Ａ／Ｄ変換器の初段にサンプル／ホールド回路が必要になる。特に、アンダーサンプリングＡ／Ｄ変換を実現するために重要な役割を担うのが、Ａ／Ｄ変換器の初段でアンダーサンプリング動作のサンプル／ホールド回路である。このサンプル／ホールド回路に必要な機能は、ナイキスト周波数以上の入力信号をサンプルし、サンプルした信号を変換周波数と等しい周波数でホールドすることである。これをアンダーサンプリングサンプル／ホールド回路と呼ぶ。
【００１９】
このアンダーサンプリングサンプル／ホールド回路を実現する簡単な方法は、入力信号の周波数以上の周波数で動作することが可能なサンプル／ホールド回路を使用することである。しかしながらこの方法では、ホールド動作時にも動作周波数が高い高性能回路を使用することとなるため、消費電力が増大してしまうという問題がある。その詳細について、図１から図３を用いて説明する。
【００２０】
図１は、前記非特許文献２に開示されている従来のサンプル／ホールド回路ＳＨＣを示す回路図である。スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、容量Ｃ１ａ、Ｃ１ｂ、オペアンプ（ＯＰＡ）１１から構成される、スイッチトキャパシタ回路である。尚、添え字ａ、ｂは、差動対を示しており、以下の説明では、特に必要でない限りａ、ｂの添え字は省略する。また、他の参照符号においても、同じ構成要素が複数あるものについて添え字を省略する場合は、その同一構成要素を示すものとする。
【００２１】
図１に示す従来のサンプル／ホールド回路ＳＨＣは、スイッチＳＷを切り換えることによりサンプルモード、ホールドモードの２つのモードで動作を行う。図２は図１に示した従来のサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路を示し、図３は図１に示した従来のサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路を示している。
【００２２】
サンプルモードではスイッチＳＷ１、ＳＷ３をオンにし、スイッチＳＷ２をオフにする。言い換えると、入力端子Ｖｉｎを容量Ｃ１に接続し、オペアンプ１１の入力と出力を短絡する。オペアンプ１１の入出力端子を短絡してフィードバックループを形成することで、スイッチＳＷ１、ＳＷ３のオン抵抗が無視できる程小さく、オペアンプ１１の非反転入力端子（＋）と反転入力端子（−）の入力インピーダンスが極めて高いので、オペアンプ１１の非反転入力端子（＋）の電圧Ｖ１ａと反転入力端子（−）の電圧Ｖ１ｂとは反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の出力電圧に設定される。オペアンプ１１の非反転入力端子（＋）と反転入力端子（−）との間の入力オフセット電圧が無視できる程小さく、サンプルモードの期間で差動入力電圧Ｖｉｎ１、Ｖｉｎ２の差電圧が一定値と、仮定する。すると、オペアンプ１１の特性によってオペアンプ１１の非反転入力端子（＋）の電圧Ｖ１ａと反転入力端子（−）の電圧Ｖ１ｂとは等しくなり、その結果オペアンプ１１の反転出力端子Ｖｏｕｔ１（−）の出力電圧と非反転出力端子Ｖｏｕｔ２（＋）の出力電圧とは等しいコモンモード電圧に安定に維持される。このコモンモード電圧は、オペアンプ１１に供給される電源電圧Ｖｄｄの略半分のＶｄｄ／２となる。
【００２３】
良く知られているように容量に蓄積される電荷は、その容量値とその両端の電圧の積となる。上述のように、オペアンプ１１の入出力端子を短絡してフィードバックループをつくり、オペアンプ１１の非反転入力端子（＋）の電圧Ｖ１ａと反転入力端子（−）の電圧Ｖ１ｂとを一定電位に保つことで、容量Ｃ１には入力信号Ｖｉｎに対応する電荷が蓄積される。ここで重要なのは、電圧Ｖ１ａ、Ｖ１ｂが一定電位に保たれていることである。電圧Ｖ１ａ、Ｖ１ｂが一定電位に保たれていなければ、入力信号Ｖｉｎに対応する電荷を容量Ｃ１に正しく蓄積することができない。従来のサンプル／ホールド回路ＳＨＣでは、電圧Ｖ１ａ、Ｖ１ｂを一定電位に保つ役割をオペアンプ１１の反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の出力駆動能力が担っている。すなわち、サンプルモードの期間で差動入力電圧Ｖｉｎ１、Ｖｉｎ２の差電圧が一定値ではなく変化することが多いのでオペアンプ１１は、電圧Ｖ１ａ、Ｖ１ｂを一定の電位に保つために、入力信号Ｖｉｎの変化に十分に高速で追従して、オペアンプ１１の非反転入力端子（＋）と反転入力端子（−）とに充分に電荷を供給する必要がある。従って、オペアンプ１１は、入力信号Ｖｉｎの周波数と同等以上の周波数で動作する必要がある。
【００２４】
また、サンプルモードでは、入力信号Ｖｉｎを容量Ｃ１に蓄積するのと同時に、オペアンプ１１の入力オフセット電圧も容量Ｃ１に蓄積される。オペアンプ１１の非反転入力端子（＋）と反転入力端子（−）との間の入力オフセット電圧が無視できる程小さく、ゼロボルトが理想である。しかしながら、製造ばらつきなどの影響により、オペアンプの入力オフセット電圧が無視できない値となることも多い。サンプルモードではオペアンプ１１の入出力端子が短絡されるので、入力オフセット電圧が容量Ｃ１に蓄積される。すなわち、サンプルモードでは、入力信号Ｖｉｎとオペアンプ１１の入力オフセット電圧とが容量Ｃ１に蓄積される。
【００２５】
一方、ホールドモードでは、スイッチＳＷ１、ＳＷ３はオフされ、スイッチＳＷ２はオンに切り換えられる。すなわち、図３に示すように容量Ｃ１とオペアンプ１１でフィードバックループを構成する。このフィードバックループは、容量Ｃ１にサンプルモードで蓄積された電荷を保持するように動作する。容量Ｃ１のホールドモードでのオペアンプ１１の出力側の端子（すなわち、容量Ｃ１のサンプルモードでの差動入力電圧Ｖｉｎ１、Ｖｉｎ２の入力側端子）には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。従って、サンプルモードからホールドモードに切り換わった時点での差動入力電圧Ｖｉｎ１、Ｖｉｎ２の差電圧がオペアンプ１１の反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の出力差電圧として出力される。オペアンプ１１の反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の負荷インピーダンスが低い場合には、オペアンプ１１の反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の出力電圧のレベルは減少しようとする。しかし、この出力電圧の減少はオペアンプ１１の反転出力端子Ｖｏｕｔ１（−）と非反転出力端子Ｖｏｕｔ２（＋）の出力駆動能力により補償されて、切り換わった時点での出力差電圧はホールドモードの間に安定に維持されることができる。
【００２６】
ここで、サンプルモードで容量Ｃ１にはオペアンプ１１の入力オフセット電圧も蓄積されていたため、ホールドモードで保持される出力信号Ｖｏｕｔは、オペアンプ１１の入力オフセット電圧分がキャンセルされた電圧となる。このように、サンプルモードで容量Ｃ１に入力オフセット電圧を蓄積することで、オペアンプ１１の入力オフセット電圧をキャンセルすることが可能となる。
【００２７】
このように、ホールドモードにおいて、容量Ｃ１とオペアンプ１１でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。この時、オペアンプ１１に必要な動作速度は入力信号の周波数と関係なく、ホールドモードに必要な動作速度、すなわち出力差電圧の減少を補償するオペアンプ１１の出力駆動能力で決定される。
【００２８】
サンプル／ホールド回路ＳＨＣのオペアンプ１１の動作速度に注目すると、オペアンプ１１は、サンプルモードでは入力信号Ｖｉｎの周波数よりも高速に動作する必要がある。また、ホールドモードでは、オペアンプ１１に必要な動作速度はオペアンプ１１の出力駆動能力で決まる。サンプルモードとホールドモードで同一のオペアンプ１１が使用されているので、オペアンプ１１に必要な動作速度は、入力信号Ｖｉｎの周波数とオペアンプ１１の出力駆動能力による出力差電圧減少の補償速度とのどちらか速い方により決定されることになる。
【００２９】
ナイキスト周波数以下のアナログ信号が入力される一般的なＡ／Ｄ変換器においては、アナログ信号の入力信号周波数はＡ／Ｄ変換周波数の１／２以下の比較的低周波である。アナログ入力信号速度よりもオペアンプの出力駆動能力による出力差電圧減少の補償速度の方が速いため、サンプル／ホールド回路のオペアンプに必要となる動作速度は補償速度から決定する必要がある。
【００３０】
一方、補償速度よりも速いアナログ入力信号（例えば１０倍程度）が入力されるアンダーサンプリングＡ／Ｄ変換器では、サンプル／ホールド回路のオペアンプの動作速度をアナログ入力信号の周波数から決定する必要がある。すなわち、ホールドモードで必要となる動作速度よりも、サンプルモードで必要となる動作速度の方が大きく、入力信号速度よりも高速に動作させる必要がある。
【００３１】
一般的に電子回路の動作速度の速くすると、電子回路の消費電力は増加する。アンダーサンプリングサンプル／ホールド回路では、入力信号速度が高速になればなるほど、オペアンプを高速に動作させる必要があり、消費電力が増大してしまうという問題が生じる。
【００３２】
前記非特許文献３に記載された技術を採用すれば帯域制限がオペアンプに課せられないようになるが、それに伴い、オペアンプの入力オフセット電圧をキャンセルができなくなってしまうなど、他の問題が生じてしまう。以下に、その詳細を説明する。
【００３３】
図４は前記非特許文献３に記載されたサンプル／ホールド回路を参考にして、本発明に先立って本発明者が差動入力方式と差動出力方式の構成として検討したサンプル／ホールド回路ＳＨＣを示す回路図である。図４のサンプル／ホールド回路ＳＨＣは、図１のサンプル／ホールド回路ＳＨＣにスイッチＳＷ４と外部電位Ｖｃｍとを付加した構成である。その結果、図４のサンプル／ホールド回路ＳＨＣは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、容量Ｃ１、オペアンプ（ＯＰＡ）４１、外部電位Ｖｃｍから構成される。ここで外部電位Ｖｃｍはオペアンプ４１のコモンモード電位と略等しい一定な電位であり、例えば、電源電圧Ｖｄｄの半分のＶｄｄ／２の電圧である。
【００３４】
図１に示したサンプル／ホールド回路ＳＨＣをアンダーサンプリングのモードで動作させるためには、サンプルモードでオペアンプ１１を用いて容量Ｃ１に電荷を蓄積するため、アナログ入力信号よりも高速にオペアンプ１１を動作させる必要があった。このため、アナログ入力信号が高速になると、それ以上高速にオペアンプ１１を動作させる必要があり、消費電力が増大してしまった。
【００３５】
図４に示したサンプル／ホールド回路ＳＨＣでは、容量Ｃ１への電荷をオペアンプ４１から供給するのではなく、スイッチＳＷ４を介して外部電位Ｖｃｍから供給するものである。図５は図４に示したサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路を示し、図６は図４に示したサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路を示している。
【００３６】
図５に示すように、図４に示したサンプル／ホールド回路ＳＨＣのサンプルモードでは、スイッチＳＷ１、ＳＷ３、ＳＷ４をオンにし、スイッチＳＷ２をオフにする。スイッチＳＷ４のインピーダンスをオペアンプ４１の出力インピーダンスよりも低くすることで、容量Ｃ１に外部電位Ｖｃｍから電荷を供給することが可能となり、オペアンプ４１を高速に動作させる必要がなくなる。図６に示すように、図４に示したサンプル／ホールド回路ＳＨＣのサンプルモードでは、スイッチＳＷ１、ＳＷ３、ＳＷ４をオフにし、スイッチＳＷ２をオンにする。
【００３７】
しかしながら、図４に示したサンプル／ホールド回路ＳＨＣは以下のような欠点を持つことが、本発明者等の検討により明らかとされた。これは安定な電位Ｖｃｍを形成することが必要となりこの電位を生成するため電力消費と半導体集積回路でのある程度のチップ占有面積とを必要とする。また、電位Ｖｃｍはオペアンプ４１のコモン電位（例えば、電源電圧Ｖｄｄの半分程度）とする必要があり、スイッチＳＷ４をこの電位Ｖｃｍ付近で動作させる必要がある。スイッチＳＷ４のインピーダンス、すなわちオン抵抗を小さくするためには、通常ＣＭＯＳスイッチとする必要があり、また低インピーダンスとするためゲート幅を長くする必要があり面積の増加してしまうという問題が生じる。さらに、もっと重大な欠点は、図５に示すようにサンプルモードでオペアンプ４１の非反転入力端子（＋）と反転入力端子（−）とを共通の電位Ｖｃｍに接続するため、オペアンプ４１の入力オフセット電圧をキャンセルができなくなることである。
【００３８】
以上説明したように、本発明より前の従来のサンプル／ホールド回路では、アンダーサンプリングＡ／Ｄ変換器の初段に用いられるに際して、低消費電力でかつ高性能とすることはできなかった。
【００３９】
また、Ａ／Ｄ変換器の重要な回路として、初段のサンプル／ホールド回路に接続される次段のコンパレータがある。サンプル／ホールド回路によりサンプリングされたアナログ入力信号のレベルはデジタル信号に変換するためにコンパレータにより弁別される。コンパレータでは、アナログ入力信号のレベルは例えば略一定の基準値と比較され、コンパレータの出力からデジタル変換出力信号が得られる。サンプル／ホールド回路から差動出力ホールド信号が生成される場合には、コンパレータの差動入力に差動出力ホールド信号が供給されて、コンパレータにて差動出力ホールド信号の差電圧の大小関係が弁別される。このように、コンパレータは２つのアナログ入力信号のレベルの大小関係を弁別する回路であり、Ａ／Ｄ変換器に必須の機能である。
【００４０】
図７は、前記非特許文献４に記載されている従来のＡ／Ｄ変換器のコンパレータを示す回路図である。このコンパレータは、プリアンプ（ＡＭＰ）１８１とラッチ回路（ＬＣＨ）１８２とから構成される。比較すべき２つの入力信号Ｖｓｉｇ、Ｖｒｅｆはプリアンプ（ＡＭＰ）１８１で増幅された後、プリアンプ（ＡＭＰ）１８１の出力信号はラッチ回路（ＬＣＨ）１８２に入力される。このコンパレータは、互いに逆相のクロック信号φ、φｂに同期して動作する。まず、クロック信号φがハイレベルの期間で、コンパレータに入力されるアナログ入力信号Ｖｓｉｇと基準信号Ｖｒｅｆとの差は、プリアンプ１８１で増幅される。その後、クロック信号φｂのハイレベルの期間でラッチ回路１８２が活性化されて、デジタル信号Ｄｏｕｔが出力される。ラッチ回路１８２の差動入力端子は差動出力端子にもなっており、２つのインバータの差動出力端子が差動入力端子にクロスカップルの形態で直接接続された正帰還回路によりラッチ回路１８２が構成されている。ラッチ回路１８２を構成するインバータの出力が反転するしきい値は、製造ばらつきなどの影響により、ばらつきを持つことが知られている。従って、正帰還ラッチ回路１８２に入力される信号の大小を正しく判定するためには、インバータのしきい値電圧のばらつき以上の電圧差を入力する必要がある。このため、プリアンプ１８１を用いて比較すべき２つの入力信号Ｖｓｉｇ、Ｖｒｅｆの差の増幅を行うことが必要となる。
【００４１】
図８は、図７に示した従来のＡ／Ｄ変換器のコンパレータの動作を説明するための波形図である。図８には、入力信号Ｖｓｉｇに応答するプリアンプ１８１の出力信号Ｖａ１、Ｖａ２の差電圧Ｖａｍｐ（破線）と、ラッチ回路１８２の出力電圧Ｄｏｕｔ（実線）およびコンパレータの消費電流Ｉｃｍｐとが示されている。また、参照のため、入力信号Ｖｓｉｇも点線で示されている。
【００４２】
プリアンプ１８１は、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差を増幅する。プリアンプ１８１の出力差電圧Ｖａｍｐは、２つの信号Ｖｓｉｇ、Ｖｒｅｆの差が小さい場合はほぼ線形な特性を示し、その差が大きくなると次第に飽和する。
【００４３】
図９は、図７に示した従来のコンパレータのプリアンプ１８１として本発明に先立って本発明者により検討されたプリアンプを示す回路図である。同図で、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと略称する）ＮＭ１、ＮＭ２は２つの信号Ｖｓｉｇ、Ｖｒｅｆの差を増幅する差動対、ＮＭＯＳであるＮＭ３は逆相クロック信号φｂのハイレベルによりオンとなるイコライズスイッチ、ＮＭＯＳであるＮＭ４、ＮＭ５は差動対ＮＭ１、ＮＭ２のための定電流源としてのカレントミラーである。同図で、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳと略称する）ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４は差動対ＮＭ１、ＮＭ２のための負荷トランジスタ、ＰＭＯＳのＰＭ５は一定のバイアス電圧ＶｂｐによりカレントミラーＮＭ４、ＮＭ５へ一定のカレントミラー入力電流を供給するバイアストランジスである。同図で、Ｖｄｄは電源電圧、ＧＮＤはグランドである。このように、プリアンプ１８１の消費電流ＩｂｉａｓはカレントミラーＮＭ４、ＮＭ５の一定のバイアス電流で決定されており、入力信号Ｖｓｉｇ、Ｖｒｅｆの差には依存していない。
【００４４】
上記で説明したように、正帰還ラッチ回路で正しく信号の大小を判定するためには、入力信号Ｖｓｉｇ、Ｖｒｅｆの微小な差電圧を、プリアンプ１８１を用いて、ラッチ回路１８２のインバータのしきい値電圧のばらつき以上に増幅することが必要になる。しかし、入力信号Ｖｓｉｇ、Ｖｒｅｆの差電圧が十分大きければ、図９に示したプリアンプ１８１のレントミラーＮＭ４、ＮＭ５のバイアス電流Ｉｂｉａｓが非常に小さくても、プリアンプ１８１の出力信号Ｖａ１、Ｖａ２の差電圧Ｖａｍｐは十分に大きく、正帰還ラッチ回路１８２で信号の大小を正しく判定することができる。
【００４５】
正帰還ラッチ回路１８２の２つのインバータの差動出力端子が差動入力端子の入力信号で駆動される２つの入力トランジスタを介して間接的に差動入力端子に接続された回路形式の場合は、２つの入力トランジスタにより増幅された電圧差が正帰還ラッチ回路１８２に入力される。しかし、２つの入力トランジスタのしきい値電圧の製造ばらつきがあるので、入力信号Ｖｓｉｇ、Ｖｒｅｆの微小な差電圧をしきい値電圧のばらつき以上にプリアンプ１８１が高速で増幅することが必要になる。また、入力信号Ｖｓｉｇ、Ｖｒｅｆの差電圧が十分大きければ、図９に示したプリアンプ１８１のレントミラーＮＭ４、ＮＭ５のバイアス電流Ｉｂｉａｓが非常に小さくても、プリアンプ１８１の出力信号Ｖａ１、Ｖａ２の差電圧Ｖａｍｐはしきい値電圧のばらつき以上に十分に大きく、正帰還ラッチ回路１８２の入力信号の大小の判定を容易に行うことができる。
【００４６】
以上の説明から明らかなように、プリアンプ１８１は入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が小さい場合のみ大きな増幅率で増幅すればよく、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差電圧が十分大きな場合には大きな増幅率では増幅する必要はない。しかしながら、図９に示した本発明に先立って本発明者により検討されたコンパレータ１８１では、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が大きい場合も、小さい場合と同様に、大きなバイアス電流Ｉｂｉａｓによる大きな増幅率で増幅動作を行っていたため、無駄な電力を浪費していると言う問題が明らかとされた。
【００４７】
尚、コンパレータの消費電流Ｉｃｍｐは、プリアンプ１８１の消費電流Ｉｂｉａｓとラッチ回路１８２の消費電流の和で表されるが、コンパレータの消費電流Ｉｃｍｐに占める割合は、一般に、定常的なバイアス電流Ｉｂｉａｓを流すプリアンプ１８１の消費電流の方が大きい。
【００４８】
従って、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が大きいことを検出してプリアンプ１８１のバイアス電流Ｉｂｉａｓを減少する制御を行えば、不要な電力を削減できる。前記特許文献１にはコンパレータの２つの入力信号を電流ミラーリング回路にも供給して、この電流ミラーリング回路により２つの入力信号差が小さい場合のみバイアス電流を大きくする制御を行う構成が記載されている。しかしながらこの構成では、コンパレータの入力負荷容量に電流ミラーリング回路の入力負荷容量が追加され、動作速度が遅くなってしまうという問題が明らかとされた。またこの構成では、通常のバイアス電流回路と比較して電流ミラーリング回路のＭＯＳトランジスタの直列接続数が増加しているため、低電源電圧での動作には適していないことも明らかとされた。
【００４９】
また、前記特許文献２には、差動入力信号に応答する差動検出回路と、差動入力信号に応答する電圧比較出力回路と、差動検出回路の出力に応答して電圧比較出力回路のバイアス電流を制御する適応制御回路が記載されている。差動検出回路は差動入力信号の変化に応答する差動出力信号の変化が非対称な伝達特性を持ち、差動検出回路の非対称差動出力信号によって変換回路の直列接続された複数のトランジスタのバイアス電流を制御して、電圧比較出力回路のバイアス電流されている。従って、変換回路の直列接続された複数のトランジスタのため、低電源電圧での動作には適していない。また、この適応制御回路の変換回路にバイアス電流を流す必要があるため、制御回路自身が消費電力を増加すると言う問題が明らかとされた。また、電圧比較出力回路に供給される差動入力信号が差動検出回路にも供給されるため、適応制御回路全体としての入力端子の負荷容量が増加して、動作速度が遅くなると言う問題も明らかとされた。
【００５０】
本発明は本発明者等により本発明に先立って検討された検討結果を基にしてなされたものであり、その目的とするところは、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路と、サンプル／ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むＡ／Ｄ変換器を低消費電力化することにある。
【００５１】
また、本発明の他の目的とするところは、サンプル／ホールド回路とコンパレータとを含むＡ／Ｄ変換器を高性能化することにある。
【００５２】
また、本発明の更に他の目的とするところは、電池もしくは低駆動能力の内蔵電源で動作するとともにＡ／Ｄ変換器を含む無線通信機器を低消費電力化するとともにデジタル信号処理の精度を向上することにある。
【００５３】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００５５】
≪本発明の基本的な形態≫
本発明の第１の形態によるＡ／Ｄ変換器（ＡＤＣ）は、アナログ入力信号（Ｖｉｎ）をクロック信号（φ）に応答してサンプルしてホールドするサンプル／ホールド回路（ＳＨＣ）と、前記サンプル／ホールド回路（ＳＨＣ）からのホールド出力信号（Ｖｏｕｔ）の信号レベルを弁別するコンパレータ（ＣＯＰ）とを含む。
【００５６】
前記サンプル／ホールド回路（ＳＨＣ）は、オペアンプ（ＯＰＡ、６１）と、第１スイッチ（ＳＷ１）と、第２スイッチ（ＳＷ２）と、第３スイッチ（ＳＷ３）と、第４スイッチ（ＳＷ８）と、第１容量（Ｃ２）と、第２容量（Ｃ３）とを含む。
【００５７】
前記アナログ入力信号（Ｖｉｎ）は前記第１スイッチ（ＳＷ１）の一端に供給され、前記第１スイッチ（ＳＷ１）の他端は前記第１容量（Ｃ２）の一端と前記第２スイッチ（ＳＷ２）の一端とに接続されている。前記第１容量（Ｃ２）の他端は前記第２容量（Ｃ３）の一端と前記第４スイッチ（ＳＷ８）の一端とに接続され、前記第２容量（Ｃ３）の他端は前記オペアンプ（ＯＰＡ、６１）の入力と前記第３スイッチ（ＳＷ３）の一端とに接続され、前記第２スイッチ（ＳＷ２）の他端と前記第３スイッチ（ＳＷ３）の他端とは前記オペアンプ（ＯＰＡ、６１）の出力に接続されている。
【００５８】
前記サンプル／ホールド回路（ＳＨＣ）のサンプルモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオン状態に制御され、前記第２スイッチ（ＳＷ２）がオフ状態に制御される。
【００５９】
前記サンプル／ホールド回路（ＳＨＣ）のホールドモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオフ状態に制御され、前記第２スイッチ（ＳＷ２）がオン状態に制御される。
【００６０】
前記第４スイッチ（ＳＷ８）の他端は、システムで実質的に安定に維持された動作電位（ＧＮＤ）に接続される（図１０乃至図１２参照）。
【００６１】
本発明の前記第１の形態による手段によれば、前記第４スイッチ（ＳＷ８）の他端は、システムで実質的に安定に維持された動作電位（ＧＮＤ）に接続されている。従って、前記サンプル／ホールド回路（ＳＨＣ）はサンプルモードの期間に前記第１容量（Ｃ２）への前記アナログ入力信号（Ｖｉｎ）の正確なサンプリングと前記第２容量（Ｃ３）への前記オペアンプ（ＯＰＡ、６１）の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、Ａ／Ｄ変換器（ＡＤＣ）の初段のサンプル／ホールド回路（ＳＨＣ）の高速化と低消費電力化とが、可能となる。
【００６２】
本発明の第２の形態によるＡ／Ｄ変換器（ＡＤＣ）は、アナログ入力信号（Ｖｉｎ）をクロック信号（φ）に応答してサンプルしてホールドするサンプル／ホールド回路（ＳＨＣ）と、前記サンプル／ホールド回路（ＳＨＣ）からのホールド出力信号（Ｖｏｕｔ）の信号レベルを弁別するコンパレータ（ＣＯＰ）とを含む。
【００６３】
前記コンパレータ（ＣＯＰ）は、前記サンプル／ホールド回路（ＳＨＣ）からの前記ホールド出力信号（Ｖｏｕｔ）を増幅するプリアンプ（ＡＭＰ）と、前記プリアンプ（ＡＭＰ）から生成される差動出力信号（Ｖａ１、Ｖａ２）をラッチするラッチ回路（ＬＣＨ）と、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）のレベル差に応答して前記プリアンプ（ＡＭＰ）のバイアス電流（Ｉｂｉａｓ）の電流値を制御するバイアス制御回路（ＢＣＣ）とを含む（図１０参照）。
【００６４】
前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が小さい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を大きな電流値に制御して、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が大きい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を小さな電流値に制御する（図１３乃至図１４参照）。
【００６５】
本発明の前記第２の形態による手段によれば、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差の小大に応答して、前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）の電流値の大小が制御される。前記プリアンプ（ＡＭＰ）の差動入力信号（Ｖｓｉｇ、Ｖｒｅｆ）のレベル差が小さい場合は前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差も小さくなり、前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）が大きな電流に制御され、前記プリアンプ（ＡＭＰ）は前記差動入力信号（Ｖｓｉｇ、Ｖｒｅｆ）の前記レベル差を大きな増幅率で増幅する。その後、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が大きくなると、前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）が小さな電流に制御され、前記プリアンプ（ＡＭＰ）は前記差動入力信号（Ｖｓｉｇ、Ｖｒｅｆ）の前記レベル差を小さな増幅率で増幅する。このようにして、Ａ／Ｄ変換器（ＡＤＣ）の後段のコンパレータ（ＣＯＰ）の高速化と低消費電力化とが、可能となる。
【００６６】
本発明の第３の形態によるＡ／Ｄ変換器（ＡＤＣ）は、アナログ入力信号（Ｖｉｎ）をクロック信号（φ）に応答してサンプルしてホールドするサンプル／ホールド回路（ＳＨＣ）と、前記サンプル／ホールド回路（ＳＨＣ）からのホールド出力信号（Ｖｏｕｔ）の信号レベルを弁別するコンパレータ（ＣＯＰ）とを含む。
【００６７】
前記サンプル／ホールド回路（ＳＨＣ）は、オペアンプ（ＯＰＡ、６１）と、第１スイッチ（ＳＷ１）と、第２スイッチ（ＳＷ２）と、第３スイッチ（ＳＷ３）と、第４スイッチ（ＳＷ８）と、第１容量（Ｃ２）と、第２容量（Ｃ３）とを含む。
【００６８】
前記コンパレータ（ＣＯＰ）は、前記サンプル／ホールド回路（ＳＨＣ）からの前記ホールド出力信号（Ｖｏｕｔ）を増幅するプリアンプ（ＡＭＰ）と、前記プリアンプ（ＡＭＰ）から生成される差動出力信号（Ｖａ１、Ｖａ２）をラッチするラッチ回路（ＬＣＨ）と、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）のレベル差に応答して前記プリアンプ（ＡＭＰ）のバイアス電流（Ｉｂｉａｓ）の電流値を制御するバイアス制御回路（ＢＣＣ）とを含む（図１０参照）。
【００６９】
前記アナログ入力信号（Ｖｉｎ）は前記第１スイッチ（ＳＷ１）の一端に供給され、前記第１スイッチ（ＳＷ１）の他端は前記第１容量（Ｃ２）の一端と前記第２スイッチ（ＳＷ２）の一端とに接続されている。前記第１容量（Ｃ２）の他端は前記第２容量（Ｃ３）の一端と前記第４スイッチ（ＳＷ８）の一端とに接続され、前記第２容量（Ｃ３）の他端は前記オペアンプ（ＯＰＡ、６１）の入力と前記第３スイッチ（ＳＷ３）の一端とに接続され、前記第２スイッチ（ＳＷ２）の他端と前記第３スイッチ（ＳＷ３）の他端とは前記オペアンプ（ＯＰＡ、６１）の出力に接続されている。
【００７０】
前記サンプル／ホールド回路（ＳＨＣ）のサンプルモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオン状態に制御され、前記第２スイッチ（ＳＷ２）がオフ状態に制御される。
【００７１】
前記サンプル／ホールド回路（ＳＨＣ）のホールドモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオフ状態に制御され、前記第２スイッチ（ＳＷ２）がオン状態に制御される。
【００７２】
前記第４スイッチ（ＳＷ８）の他端は、システムで実質的に安定に維持された動作電位（ＧＮＤ）に接続される（図１０乃至図１２参照）。
【００７３】
前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が小さい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を大きな電流値に制御して、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が大きい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を小さな電流値に制御する（図１３乃至図１４参照）。
【００７４】
本発明の前記第３の形態による手段によれば、Ａ／Ｄ変換器（ＡＤＣ）のサンプル／ホールド回路（ＳＨＣ）の高速化と低消費電力化とが可能となり、Ａ／Ｄ変換器（ＡＤＣ）の後段のコンパレータ（ＣＯＰ）の高速化と低消費電力化とが可能となる。
【００７５】
本発明の第４の形態による電池もしくは低駆動能力の内蔵電源で動作する受信装置は、受信された無線周波数信号をアナログベースバンド信号に変換する受信ミキサ（ＭＩＸ）と、前記受信ミキサ（ＭＩＸ）からの前記アナログベースバンド信号をデジタルベースバンド信号に変換するＡ／Ｄ変換器（ＡＤＣ）と、前記Ａ／Ｄ変換器（ＡＤＣ）からの前記デジタルベースバンド信号をデジタル信号処理するベースバンド信号処理ユニット（ＢＢ）とを含む（図３２、図３７参照）。
【００７６】
前記アナログベースバンド信号を前記デジタルベースバンド信号に変換する前記Ａ／Ｄ変換器（ＡＤＣ）は、前記第１の形態と前記第２の形態と前記第３の形態とのいずれかの前記Ａ／Ｄ変換器（ＡＤＣ）によって構成されている。
【００７７】
本発明の前記第４の形態による手段によれば、電池もしくは低駆動能力の内蔵電源で動作するとともにＡ／Ｄ変換器を含む受信装置を低消費電力化するとともにデジタル信号処理の精度の向上が可能となる。
【００７８】
≪本発明の好適な形態≫
本発明の好適な第１の形態によるＡ／Ｄ変換器（ＡＤＣ）では、前記第１の形態の前記第４スイッチ（ＳＷ８）は、第５スイッチ（ＳＷ５）と、第６スイッチ（ＳＷ６）と、第７スイッチ（ＳＷ７）とにより構成されている。
【００７９】
前記第５スイッチ（ＳＷ５）の一端は前記第１容量（Ｃ２）の前記他端と前記第６スイッチ（ＳＷ６）の一端に接続され、前記第５スイッチ（ＳＷ５）の他端には実質的に安定に維持された前記動作電位（ＧＮＤ）に接続されている。前記第６スイッチ（ＳＷ６）の他端は前記第２容量（Ｃ３）の前記一端と前記第７スイッチ（ＳＷ７）の一端に接続され、前記第７スイッチ（ＳＷ７）の他端には実質的に安定に維持された前記動作電位（ＧＮＤ）に接続される。
【００８０】
前記サンプル／ホールド回路（ＳＨＣ）のサンプルモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第５スイッチ（ＳＷ５）と前記第７スイッチ（ＳＷ７）とがオン状態に制御され、前記第２スイッチ（ＳＷ２）と前記第６スイッチ（ＳＷ６）とがオフ状態に制御される。
【００８１】
前記サンプル／ホールド回路（ＳＨＣ）のホールドモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第５スイッチ（ＳＷ５）と前記第７スイッチ（ＳＷ７）とがオフ状態に制御され、前記第２スイッチ（ＳＷ２）と前記第６スイッチ（ＳＷ６）とがオン状態に制御される（図２２乃至図２４参照）。
【００８２】
本発明の前記好適な第１の形態による手段によれば、サンプルモードでは前記第６スイッチ（ＳＷ６）はオフされることにより前記オペアンプ（ＯＰＡ、６１）を前記アナログ入力信号（Ｖｉｎ）のサンプルモードの動作から完全に電気的に分離している。このため、前記第１容量（Ｃ２）に電荷を蓄積するために前記オペアンプ（ＯＰＡ、６１）を使用することがなく、前記オペアンプ（ＯＰＡ、６１）の動作速度を前記アナログ入力信号（Ｖｉｎ）の速度以上にする必要がなくなる。
【００８３】
本発明の好適な第２の形態によるＡ／Ｄ変換器（ＡＤＣ）では、前記第２の形態の前記バイアス制御回路（ＢＣＣ）は、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）が一端に供給され他端に所定のバイアス電位（Ｖｄ）が供給された一対の整流素子（ＰＭ８、ＰＭ９）と、一端が前記一対の整流素子（ＰＭ８、ＰＭ９）の前記他端に接続され他端が前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を制御するバイアス回路（ＰＭ５、ＮＭ４）に接続された容量（Ｃ１）とから構成されている。
【００８４】
前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が大きい時には前記一対の整流素子（ＰＭ８、ＰＭ９）の一方の整流素子を介して前記容量（Ｃ１）に電流が流れ、前記バイアス回路（ＰＭ５、ＮＭ４）の電流が減少して、前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）が小さな電流に制御される（図１７参照）。
【００８５】
本発明の前記好適な第２の形態による手段によれば、前記バイアス制御回路（ＢＣＣ）は、前記一対の整流素子（ＰＭ８、ＰＭ９）と前記容量（Ｃ１）とで構成され、電源電圧（Ｖｄｄ）とグランド（ＧＮＤ）との間に消費電流が流れる経路を持っていない。従って、前記バイアス制御回路（ＢＣＣ）では、電源電圧（Ｖｄｄ）とグランド（ＧＮＤ）との間の消費電流による消費電力を消費しない。
【００８６】
本発明の好適な第４の形態による受信装置は、ウルトラワイドバンドインパルスラジオのインパルス信号（Ｉｍｐｌｓ）を受信するものである（図３２、図３７参照）。
【００８７】
≪本発明のより好適な形態≫
本発明のより好適な第１の形態によるＡ／Ｄ変換器（ＡＤＣ）では、前記第１の形態のシステムで実質的に安定に維持された前記動作電位は、前記Ａ／Ｄ変換器（ＡＤＣ）を含む半導体集積回路の低インピーダンスのグランド電位と、前記半導体集積回路を搭載した電子機器の低インピーダンスのグランド電位と、電圧レギュレータにより安定化された低インピーダンスの電源電圧と、電圧レギュレータにより安定化された低インピーダンスの基準電圧とのいずれかである（図１０参照）。
【００８８】
本発明の他のより好適な第１の形態によるＡ／Ｄ変換器（ＡＤＣ）では、前記第１の形態のシステムで前記サンプル／ホールド回路（ＳＨＣ）に供給される前記クロック信号（φ）の周波数は前記アナログ入力信号（Ｖｉｎ）の最高周波数もしくは周波数帯域の２倍であるナイキスト周波数未満に設定されることにより、前記Ａ／Ｄ変換器（ＡＤＣ）はアンダーサンプリングＡ／Ｄ変換を行うものである（図１０参照）。
【００８９】
本発明のより好適な第２の形態によるＡ／Ｄ変換器（ＡＤＣ）では、前記第２の形態において、クロック信号（φ）の所定レベル（ハイレベル）の期間に、前記プリアンプ（ＡＭＰ）と前記バイアス制御回路（ＢＣＣ）とは活性化される一方、前記ラッチ回路（ＬＣＨ）は非活性化される。前記クロック信号（φ）が前記所定レベルと異なるレベル（ローレベル）の期間に、前記プリアンプ（ＡＭＰ）と前記バイアス制御回路（ＢＣＣ）とは非活性化される一方、前記ラッチ回路（ＬＣＨ）は活性化されて情報をラッチする（図１３、図１７参照）。
【００９０】
本発明のその他の目的とその他の特徴とは、以下の説明から明らかとなるであろう。
【発明の効果】
【００９１】
本発明によれば、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路と、サンプル／ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むＡ／Ｄ変換器を低消費電力化することが可能となる。
【００９２】
また、本発明によれば、サンプル／ホールド回路とコンパレータとを含むＡ／Ｄ変換器を高性能化することが可能となる。
【００９３】
更に、本発明によれば、電池もしくは低駆動能力の内蔵電源で動作するとともにＡ／Ｄ変換器を含む受信装置を低消費電力化するとともにデジタル信号処理の精度を向上することが可能となる。
【図面の簡単な説明】
【００９４】
【図１】図１は、従来のサンプル／ホールド回路を示す回路図である。
【図２】図２は図１に示した従来のサンプル／ホールド回路のサンプルモードでの等価回路である。
【図３】図３は図１に示した従来のサンプル／ホールド回路のホールドモードでの等価回路である。
【図４】図４は、本発明に先立って本発明者が検討したサンプル／ホールド回路を示す回路図である。
【図５】図５は図４に示したサンプル／ホールド回路のサンプルモードでの等価回路である。
【図６】図６は図４に示したサンプル／ホールド回路のホールドモードでの等価回路である。
【図７】図７は、従来のＡ／Ｄ変換器のコンパレータを示す回路図である。
【図８】図８は、図７に示した従来のＡ／Ｄ変換器のコンパレータの動作を説明するための波形図である。
【図９】図９は、図７に示した従来のコンパレータのプリアンプとして本発明に先立って本発明者により検討されたプリアンプを示す回路図である。
【図１０】図１０は、本発明の第１の実施形態によるＡ／Ｄ変換器を示す回路図である。
【図１１】図１１は、図１０に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のサンプルモードでの等価回路である。
【図１２】図１２は、図１０に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のホールドモードでの等価回路である。
【図１３】図１３は、図１０に示したＡ／Ｄ変換器の後段のコンパレータを示す回路図である。
【図１４】図１４は、図１３に示したＡ／Ｄ変換器の後段のコンパレータの動作を説明するための波形図である。
【図１５】図１５は、図１３に示したＡ／Ｄ変換器の後段のコンパレータのバイアス電流制御回路の一例を示す回路図である。
【図１６】図１６は、図１３に示したＡ／Ｄ変換器の後段のコンパレータのバイアス電流制御回路の他の一例を示す回路図である。
【図１７】図１７は、図１３に示したＡ／Ｄ変換器の後段のコンパレータのプリアンプとバイアス電流制御回路との具体的な回路の構成を示す回路図である。
【図１８】図１８は、図１７に示したＡ／Ｄ変換器の後段のコンパレータのプリアンプとバイアス電流制御回路との動作を説明する波形図である。
【図１９】図１９は、図１３に示したＡ／Ｄ変換器の後段のコンパレータのプリアンプとバイアス電流制御回路との他の具体的な回路の構成を示す回路図である。
【図２０】図２０は、図１０に示したＡ／Ｄ変換器の後段のコンパレータの他の構成を示す回路図である。
【図２１】図２１は、図２０に示したＡ／Ｄ変換器の後段のコンパレータの初段アンプ、二段目アンプ、バイアス電流制御回路、ラッチ回路の具体的な回路の構成を示す回路図である。
【図２２】図２２は、図１０に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路の他の構成を示す回路図である。
【図２３】図２３は図２２に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路である。
【図２４】図２４は図２２に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路である。
【図２５】図２５は、図２２に示したサンプル／ホールド回路ＳＨＣのスイッチのオン／オフの状態を示すタイミングチャートの一例を示す波形図である。
【図２６】図２６は、図２２に示したサンプル／ホールド回路のスイッチのオン／オフの切り換えタイミングを制御する３つのクロック信号を共通の原クロック信号から形成するためのクロック生成回路を示す回路図である。
【図２７】図２７は、図２２に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のオペアンプとスイッチとの具体的な回路の構成を示す回路図である。
【図２８】図２８は、図１０に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路や図２２に示したサンプル／ホールド回路の他の構成を示す回路図である。
【図２９】図２９は図２８に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のサンプルモードでの等価回路である。
【図３０】図３０は図２８に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のホールドモードでの等価回路である。
【図３１】図３１は、図２８に示したＡ／Ｄ変換器の初段のサンプル／ホールド回路のオペアンプとスイッチとの具体的な回路の構成を示す回路図である。
【図３２】図３２は、本発明の第１の実施形態によるウルトラワイドバンドインパルスラジオ無線通信機の構成を示すブロック図である。
【図３３】図３３は、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路と、以上で説明してきた種々の実施形態のコンパレータの複数個との組み合わせから構成されるフラッシュ型のＡ／Ｄ変換器を示す回路図である。
【図３４】図３４は、図３３に示したフラッシュ型のＡ／Ｄ変換器によるＡ／Ｄ変換の動作を説明するための回路図である。
【図３５】図３５は、図３３と図３４とに示したフラッシュ型のＡ／Ｄ変換器によるＡ／Ｄ変換でのバイアス電流を削減する動作を説明するための波形図である。
【図３６】図３６は、本発明の第２の実施形態によるタイムインターリーブド型のＡ／Ｄ変換器を示す回路図である。
【図３７】図３７は、本発明の第２の実施形態によるウルトラワイドバンドインパルスラジオ無線通信機の構成を示すブロック図である。
【図３８】図３８は本発明で以上説明してきた種々の実施形態によるＡ／Ｄ変換器と種々の実施形態によるウルトラワイドバンドインパルスラジオ無線通信機を使用するセンサネットシステムの一例を示す図である。
【図３９】図３９は、図３２に示したウルトラワイドバンドインパルスラジオ無線通信機の可変ゲインアンプとアンダーサンプリングＡ／Ｄ変換器のより具体的な構成を示す回路図である。
【発明を実施するための形態】
【００９５】
本発明の実施形態を、以下添付図面を用いて詳細に説明する。
【００９６】
（第１の実施形態）
≪Ａ／Ｄ変換器ＡＤＣ≫
図１０は、本発明の第１の実施形態によるＡ／Ｄ変換器ＡＤＣを示す回路図である。
【００９７】
同図に示すように、Ａ／Ｄ変換器ＡＤＣは、初段のサンプル／ホールド回路ＳＨＣと、後段のコンパレータＣＯＰとから構成されている。初段のサンプル／ホールド回路ＳＨＣは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ８、容量Ｃ２、Ｃ３、オペアンプ（ＯＰＡ）６１から構成されている。後段のコンパレータＣＯＰは、プリアンプ（ＡＭＰ）２１１、ラッチ回路（ＬＣＨ）２１２、バイアス電流制御回路（ＢＣＣ）２１３から構成されている。
【００９８】
サンプル／ホールド動作のために初段のサンプル／ホールド回路ＳＨＣに供給されるクロック信号φの周波数はサンプル／ホールドされた後にＡ／Ｄ変換されるアナログ入力信号Ｖｉｎの最高周波数もしくは周波数帯域の２倍であるナイキスト周波数未満に設定されることによって、Ａ／Ｄ変換器ＡＤＣはアンダーサンプリングＡ／Ｄ変換を行うものである。
【００９９】
図１０のＡ／Ｄ変換器ＡＤＣはＡ／Ｄ変換器の本発明の原理を説明するためのもので、後段のコンパレータＣＯＰからの変換デジタル信号Ｄｏｕｔは１ビットである。後段のコンパレータＣＯＰの差動入力信号の一方の入力信号Ｖｓｉｇは初段のサンプル／ホールド回路ＳＨＣの差動出力信号の一方Ｖｏｕｔ１であり、後段のコンパレータＣＯＰの差動入力信号の他方の入力信号Ｖｒｅｆは初段のサンプル／ホールド回路ＳＨＣの差動出力信号の他方Ｖｏｕｔ２でも良いし略一定の基準電圧ＶＲＥＦでも良い。従って、後段のコンパレータＣＯＰの一方の入力信号Ｖｓｉｇが他方の入力信号Ｖｒｅｆよりも低ければ１ビットの変換デジタル信号Ｄｏｕｔは“０”レベルとなり、一方の入力信号Ｖｓｉｇが他方の入力信号Ｖｒｅｆよりも高ければ１ビットの変換デジタル信号Ｄｏｕｔは“１”レベルとなる。しかし、１ビットのデジタル出力のＡ／Ｄ変換器ＡＤＣは量子化誤差が大きいので、図３３以降の実施形態において量子化誤差が低減されたマルチビットのデジタル出力のＡ／Ｄ変換器ＡＤＣについても説明する。
【０１００】
図１０に示した本発明の第１の実施形態の第１の特徴は、初段のサンプル／ホールド回路ＳＨＣでサンプルモードの期間に２つの容量Ｃ２と容量Ｃ３との接続ノードが、スイッチＳＷ８を介してシステムで実質的に安定に維持された動作電位に接続されることである。システムとは、Ａ／Ｄ変換器ＡＤＣを含む半導体集積回路であったり、この半導体集積回路を搭載した種々の電子機器である。システムで実質的に安定に維持された動作電位とは、半導体集積回路や電子機器で低インピーダンスのグランド電位であったり、電圧レギュレータ等により安定化された低インピーダンスの電源電圧や基準電圧である。図１０では、システムで実質的に安定に維持された動作電位は、グランド電位となっている。
【０１０１】
これらのグランド電位や電源電圧や基準電圧の動作電位が低インピーダンスで実質的に安定な電圧に維持されることにより、初段のサンプル／ホールド回路ＳＨＣでサンプルモードの期間に容量Ｃ２の両端には入力端子のアナログ入力電圧Ｖｉｎがサンプリングされる。万一、２つの容量Ｃ２と容量Ｃ３との接続ノードの電位が非安定に変動するならば、入力端子のアナログ入力電圧Ｖｉｎの容量Ｃ２への正確なサンプリングは不可能となる。また、初段のサンプル／ホールド回路ＳＨＣでサンプルモードの期間に容量Ｃ３の両端には、オペアンプ（ＯＰＡ）６１の入力オフセット電圧がサンプリングされる。万一、２つの容量Ｃ２と容量Ｃ３との接続ノードの電位が非安定に変動するならば、オペアンプ（ＯＰＡ）６１の入力オフセット電圧の容量Ｃ３への正確なサンプリングは不可能となる。このようにして、初段のサンプル／ホールド回路ＳＨＣはサンプルモードの期間に容量Ｃ２へのアナログ入力電圧Ｖｉｎの正確なサンプリングと容量Ｃ３へのオペアンプ（ＯＰＡ）６１の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、Ａ／Ｄ変換器の初段のサンプル／ホールド回路ＳＨＣの高速化と低消費電力化とが、可能となる。
【０１０２】
システムで実質的に安定に維持された動作電位がグランド電位の場合には、スイッチＳＷ８をＮＭＯＳで構成することが推奨される。システムで実質的に安定に維持された動作電位が電源電圧や基準電圧の場合には、スイッチＳＷ８をＰＭＯＳで構成することが推奨される。いずれの場合にも適応するためには、スイッチＳＷ８をＰＭＯＳとＮＭＯＳとを含むＣＭＯＳアナログスイッチで構成することが推奨される。
【０１０３】
図１０に示した本発明の第１の実施形態の第２の特徴は、後段のコンパレータＣＯＰのプリアンプ２１１は初段のサンプル／ホールド回路ＳＨＣの出力から供給される入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が小さい場合のみ大きな増幅率で増幅するのに対して、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差電圧が十分大きくなると小さな増幅率では増幅することである。初段のサンプル／ホールド回路ＳＨＣの出力から供給される入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧の大小に比例したプリアンプ２１１の差動出力信号Ｖａ１、Ｖａ２の大小はバイアス制御回路（ＢＣＣ）２１２により判別されて、バイアス制御回路（ＢＣＣ）２１２の制御出力信号Ｖｃｔｌによりプリアンプ２１１のバイアス電流が制御される。入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が小さい場合はプリアンプ２１１の差動出力信号Ｖａ１、Ｖａ２の差電圧も小さくなり、プリアンプ２１１のバイアス電流が大きな電流に制御され、後段のコンパレータＣＯＰのプリアンプ２１１は初段のサンプル／ホールド回路ＳＨＣの出力から供給される入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧を大きな増幅率で増幅する。その後、プリアンプ２１１の差動出力信号Ｖａ１、Ｖａ２の差電圧が大きくなると、プリアンプ２１１のバイアス電流が小さな電流に制御され、後段のコンパレータＣＯＰのプリアンプ２１１は初段のサンプル／ホールド回路ＳＨＣの出力から供給される入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧を小さな増幅率で増幅する。このようにして、Ａ／Ｄ変換器の後段のコンパレータＣＯＰの高速化と低消費電力化とが可能となる。
【０１０４】
次に、Ａ／Ｄ変換器の初段のサンプル／ホールド回路ＳＨＣに関して、より詳細に、説明する。初段のサンプル／ホールド回路ＳＨＣではクロック信号φのレベル変化によりスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ８を切り換えることにより、サンプルモード、ホールドモードの２つのモードで動作を行う。図１１は図１０に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路を示し、図１２は図１０に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路を示す。
【０１０５】
サンプルモードではスイッチＳＷ１、ＳＷ３、ＳＷ８はオンされ、スイッチＳＷ２はオフされる。従って、サンプルモードでは図１１に示すようにスイッチＳＷ１のオンにより容量Ｃ２の一端には入力端子のアナログ入力電圧Ｖｉｎが供給され、スイッチＳＷ８のオンにより容量Ｃ２の他端と容量Ｃ３の一端は低インピーダンスで安定に維持された動作電圧であるグランド電位に設定されている。また、スイッチＳＷ３のオンにより、オペアンプ（ＯＰＡ）６１の入出力端子の電位は電源電圧Ｖｄｄの略半分のＶｄｄ／２のコモンモード電位に設定される。
【０１０６】
容量Ｃ２の他端はグランドに接続されているため一定電位に保たれ、容量Ｃ２の両端にアナログ入力信号Ｖｉｎに対応する電荷を蓄積することが可能となる。また、入力信号の容量Ｃ２への蓄積と同時に、オペアンプ（ＯＰＡ）６１の入力端子と出力端子をスイッチＳＷ３により短絡しフィードバックループを構成する。容量Ｃ３の他端はグランドの一定電位に保たれ、容量Ｃ３の一端にはフィードバックループによりオペアンプ（ＯＰＡ）６１の入力オフセット電圧を含むコモンモード電位が供給される。
【０１０７】
このようにして、初段のサンプル／ホールド回路ＳＨＣはサンプルモードの期間に容量Ｃ２へのアナログ入力電圧Ｖｉｎの正確なサンプリングと容量Ｃ３へのオペアンプ（ＯＰＡ）６１の入力オフセット電圧の正確なサンプリングとが可能となり、サンプルモードの期間の低消費電力化と高性能化とが可能となる。従って、Ａ／Ｄ変換器の初段のサンプル／ホールド回路ＳＨＣの高速化と低消費電力化とが可能となる。
【０１０８】
次に、ホールドモードではスイッチＳＷ１、ＳＷ３、ＳＷ８はオフにされ、スイッチＳＷ２はオンに切り換えられる。すなわち、ホールドモードでは図１２に示すようにスイッチＳＷ２のオンにより容量Ｃ２、Ｃ３とオペアンプ（ＯＰＡ）６１とがフィードバックループを形成する。このフィードバックループは、容量Ｃ２、Ｃ３に蓄積されている電荷を保持するように動作する。容量Ｃ２の他端と容量Ｃ３の一端、および容量Ｃ３の他端には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。また、サンプルモードからホールドモードに切り換わった時点で、オペアンプ（ＯＰＡ）６１の２つの入力端子はオペアンプ（ＯＰＡ）６１の特性により電源電圧Ｖｄｄの略半分のＶｄｄ／２のコモンモード電位に維持される。従って、出力信号Ｖｏｕｔは、サンプルモードからホールドモードに切り換わった時点での入力電圧Ｖｉｎとなり、ホールドモードの間に保持される。
【０１０９】
ホールドモードで保持される出力信号Ｖｏｕｔは、容量Ｃ３にオフセット電圧を蓄積しているため、オペアンプ（ＯＰＡ）６１の入力オフセット電圧分がキャンセルされた電圧となる。すなわち、サンプルモードで容量Ｃ３に入力オフセット電圧を蓄積することでオペアンプ（ＯＰＡ）６１の入力オフセット電圧のキャンセルが可能となる。
【０１１０】
このように、ホールドモードにおいて、容量Ｃ２、Ｃ３とオペアンプ（ＯＰＡ）６１でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。
【０１１１】
次に、Ａ／Ｄ変換器の後段のコンパレータＣＯＰに関して、より詳細に説明する。
【０１１２】
図１３は、図１０に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰを示す回路図である。コンパレータＣＯＰは、プリアンプ（ＡＭＰ）２１１、ラッチ回路（ＬＣＨ）２１２、バイアス電流制御回路（ＢＣＣ）２１３から構成されている。
【０１１３】
クロック信号φのハイレベルの期間に、プリアンプ２１１とバイアス電流制御回路２１３とは活性化される一方、クロック信号φと逆相の逆相クロック信号φｂのローレベルによりラッチ回路２１２は非活性化されている。クロック信号φのローレベルの期間に、プリアンプ２１１とバイアス電流制御回路２１３とは非活性化される一方、クロック信号φと逆相の逆相クロック信号φｂのハイレベルによりラッチ回路２１２は活性化されて情報をラッチする。
【０１１４】
プリアンプ２１１にはＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣの出力からの入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとが供給されることにより、プリアンプ２１１から出力信号Ｖａ１、Ｖａ２が生成される。バイアス電流制御回路２１３にはプリアンプ２１１の出力信号Ｖａ１、Ｖａ２が入力されて、信号の大きさが監視される。入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が微小な場合には、この微小な差電圧をプリアンプ２１１が高速かつ高増幅率で増幅して、ラッチ回路２１２での信号の大小の判定に十分な電位差を与える。入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が微小な場合には、プリアンプ２１１の出力信号Ｖａ１、Ｖａ２の差電圧も小さく、出力信号Ｖａ１、Ｖａ２の小さな差電圧がバイアス電流制御回路２１３により判定される。バイアス電流制御回路２１３の制御電圧Ｖｃｔｌによりプリアンプ２１１は大きなバイアス電流に制御されて、プリアンプ２１１は入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの微小な差電圧を高速かつ高増幅率で増幅する。入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が十分大きくなると、この大きな差電圧をプリアンプ２１１が高速かつ高増幅率で増幅する必要は無い。入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差電圧が十分大きくなると、プリアンプ２１１の出力信号Ｖａ１、Ｖａ２の差電圧も大きくなり、出力信号Ｖａ１、Ｖａ２の大きな差電圧がバイアス電流制御回路２１３により判定される。バイアス電流制御回路２１３の制御電圧Ｖｃｔｌによりプリアンプ２１１は小さなバイアス電流に制御されて、プリアンプ２１１の消費電力が削減される。
【０１１５】
図１４は、図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰの動作を説明するための波形図である。同図には、コンパレータ図１０に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰの入力信号Ｖｓｉｇの変化に応答したコンパレータＣＯＰの消費電流Ｉｃｍｐの変化、プリアンプ２１１の出力信号差Ｖａｍｐの変化、ラッチ回路２１２の出力電圧Ｄｏｕｔの変化が示されている。
【０１１６】
このバイアス電流制御回路２１３を用いて、Ａ／Ｄ変換器の後段のコンパレータＣＯＰの低消費電力化を行うためには、以下の２つの要件が必要である。まず、バイアス電流制御回路２１３自体の消費電力が、プリアンプ２１１およびラッチ回路２１２と比較して充分に小さいことである。バイアス電流制御回路２１３を用いる目的は、単にプリアンプ２１１のバイアス電流を削減することだけではなく、後段のコンパレータＣＯＰ全体の消費電流の削減であるためである。次に、バイアス電流制御回路２１３の入力容量が、充分小さいことである。バイアス電流制御回路２１３の入力容量が大きいと、プリアンプ２１１の出力負荷容量が大きくなり、プリアンプ２１１の速度性能の劣化が生じる。従って、バイアス電流制御回路２１３の入力容量が、充分小さいことが求められる。
【０１１７】
図１５は、図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰのバイアス電流制御回路２１３の一例を示す回路図である。バイアス電流制御回路２１３は、ダイオード（ＤＩＯ）２３１、２３２、制御信号調整回路（ＣＳＡ）２３３から構成されている。ダイオードは、その両端にかかる電圧があるしきい値電圧を超えると電流が流れ、しきい値電圧を越えなければ電流は流れないという整流特性を持っている。バイアス電流制御回路２１３では、ダイオードの整流特性が利用されている。
【０１１８】
図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰでは、バイアス電流制御回路２１３はプリアンプ２１１の出力信号差Ｖａｍｐが大きいことを検出する。プリアンプ２１１の出力信号差Ｖａｍｐはプリアンプ２１１の出力信号Ｖａ１、Ｖａ２の差であるため、出力信号Ｖａ１またはＶａ２が大きければ、プリアンプ２１１の出力信号差Ｖａｍｐも大きくなる。従って、バイアス電流制御回路２１３は、プリアンプ２１１の出力信号Ｖａ１またはＶａ２が大きいことを検出する。
【０１１９】
プリアンプの出力信号Ｖａ１またはＶａ２が大きいことは、ダイオード２３１、２３２を用いて検出される。ダイオード２３１にかかる電圧は、バイアス電圧Ｖｄとプリアンプの出力信号Ｖａ１との差である。従って、プリアンプ２１１の出力信号Ｖａ１が大きくなれば、ダイオード２３１の両端の間の電圧が大きくなる。その電圧がしきい値電圧を超えるまでは、ダイオード２３１には電流が流れず、しきい値電圧を超えると電流が流れる。ダイオード２３２に関しても、ダイオード２３１と同様に、プリアンプ２１１の出力信号Ｖａ２が大きくなり、ダイオード２３２の両端の間の電圧がしきい値電圧を超えると電流が流れる。ダイオード２３１、２３２の少なくとも一方に流れる電流は、制御信号調整回路（ＣＳＡ）２３３に入力される。制御信号調整回路２３３には、プリアンプの出力信号Ｖａ１、Ｖａ２の少なくとも一方が大きい場合に電流が流れ込み、両方とも小さい場合には電流が流れ込まない。すなわち、ダイオード２３１、２３２を用いることで、プリアンプの出力信号差が大きいことが検出可能となる。
【０１２０】
制御信号調整回路２３３では、必要に応じて電流から電圧への変換、電圧レベルシフト、極性反転などを行い、バイアス電流制御信号Ｖｃｔｌを出力する。プリアンプ２１１は、バイアス電流制御信号Ｖｃｔｌの値に応じてバイアス電流を制御する。
【０１２１】
図１６は、図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰのバイアス電流制御回路２１３の他の一例を示す回路図である。バイアス電流制御回路２１３は、ダイオード（ＤＩＯ）２４１、２４２、２４３、２４４、制御信号調整回路（ＣＳＡ）２４５から構成されている。ダイオード２４１、２４２、２４３、２４４はブリッジ回路を構成しており、プリアンプ２１１の出力信号差Ｖａｍｐの整流を行う。すなわち、プリアンプの出力信号差Ｖａｍｐがあるしきい値電圧よりも大きいか、小さいかを検出することが可能である。プリアンプの一方の出力信号Ｖａ１が他方の出力電圧Ｖａ２よりも高いと、図１６の矢印のように一方の出力信号Ｖａ１からダイオード２４４と制御信号調整回路２４５とダイオード２４２とを介して他方の出力電圧Ｖａ２へブリッジ電流が流れる。逆に、プリアンプの一方の出力信号Ｖａ１が他方の出力電圧Ｖａ２よりも低いと、他方の出力電圧Ｖａ２からダイオード２４３と制御信号調整回路２４５とダイオード２４１とを介して一方の出力信号Ｖａ１へブリッジ電流が流れる。このブリッジ電流は制御信号調整回路２４５の内部で必要に応じて、差動信号からシングルエンド信号への変換、電流から電圧への変換、電圧レベルシフト、極性反転などを行い、バイアス電流制御信号Ｖｃｔｌが出力される。図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰでは、プリアンプ２１１はバイアス電流制御信号Ｖｃｔｌの値に応じて、バイアス電流を制御する。
【０１２２】
図１７は、図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰのプリアンプ２１１とバイアス電流制御回路２１３との具体的な回路の構成を示す回路図である。コンパレータＣＯＰは、プリアンプ（ＡＭＰ）２１１、ラッチ回路（ＬＣＨ）２１２、バイアス電流制御回路（ＢＣＣ）２１３から構成されている。
【０１２３】
図１７に示したコンパレータＣＯＰは、互いに逆相のクロック信号φ、φｂに同期して動作する。まず、プリアンプ２１１は、ＮＭＯＳの差動対ＮＭ１、ＮＭ２、ＮＭＯＳのイコライズスイッチＮＭ３、ＮＭＯＳの定電流トランジスタＮＭ５、差動対ＮＭ１、ＮＭ２の負荷であるＰＭＯＳの負荷トランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、定電流トランジスタＮＭ５をバイアスするＮＭＯＳのバイアストランジスタＮＭ４、バイアストランジスタＮＭ４にバイアス電流を供給するＰＭＯＳのバイアス電流供給トランジスタＰＭ５、バイアス電圧Ｖｂｎを生成するＰＭＯＳとＮＭＯＳのバイアストランジスタＰＭ６、ＮＭ６とから構成されている。バイアス電流制御回路２１３は、クロック信号φがローレベルの期間（逆相クロック信号φｂのハイレベル期間）にプリアンプ２１１のバイアス電流供給トランジスタＰＭ５のゲートにバイアス電圧Ｖｂｐを供給するＰＭＯＳのスイッチトランジスタＰＭ７、プリアンプ２１１の出力信号Ｖａ１、Ｖａ２のレベルを検出するＰＭＯＳの整流トランジスタＰＭ８、ＰＭ９、容量Ｃ１、プリアンプ２１１で生成されたバイアス電圧Ｖｂｎに基づくバイアス電位Ｖｄをクロック信号φがローレベルの期間（逆相クロック信号φｂのハイレベル期間）に整流トランジスタＰＭ８、ＰＭ９と容量Ｃ１とに供給するＮＭＯＳのスイッチトランジスタＮＭ７とから構成されている。整流トランジスタＰＭ８、ＰＭ９と容量Ｃ１とにより、バイアス電流制御信号Ｖｃｔｌが生成されて、プリアンプ２１１の定電流トランジスタＮＭ５にバイアス電流の値が制御される。
【０１２４】
クロック信号φがハイレベルの期間でプリアンプ２１１の定電流トランジスタＮＭ５にバイアス電流が流れて、アナログ入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差がプリアンプ（ＡＭＰ）２１１で増幅される。その後、逆相クロック信号φｂがハイレベルの期間でラッチ回路（ＬＣＨ）２１２を動作させ、デジタル信号Ｄｏｕｔを出力する。逆相クロック信号φｂがハイレベルの期間では、プリアンプ２１１およびバイアス電流制御回路２１３がリセットされる。プリアンプ２１１のイコライズスイッチＮＭ３がオンされて、プリアンプ２１１の差動出力端子が短絡される。また、スイッチトランジスタＰＭ７がオンされて、バイアス電流供給トランジスタＰＭ５のゲートにバイアス電圧Ｖｂｐが供給されて、プリアンプ２１１に適当なバイアス電流を流し、次のクロック信号φがハイレベルの期間での増幅に備える。同時に、スイッチトランジスタＮＭ７がオンされて、バイアス電圧Ｖｂｎに基づくバイアス電位Ｖｄが生成され、整流トランジスタＰＭ８、ＰＭ９の両端にかかる電圧がダイオードのしきい値電圧以下になるようにバイアスされる。
【０１２５】
次のクロック信号φがハイレベルの期間では、プリアンプ２１１が動作して、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差が増幅される。プリアンプの出力信号Ｖａ１、Ｖａ２は、バイアス電流制御回路２１３の整流トランジスタＰＭ８、ＰＭ９に供給される。プリアンプの出力信号Ｖａ１、Ｖａ２が小さい場合には、整流トランジスタＰＭ８、ＰＭ９にかかる電圧がダイオードのしきい値電圧を超えず、バイアス電流制御回路２１３に電流は流れない。従って、バイアス電流制御信号Ｖｃｔｌは、逆相クロック信号φｂがハイレベルの期間でバイアスされた状態のままとなる。このため、プリアンプ２１１は、増幅するのに充分なバイアス電流を保ったまま、増幅を行うことができる。
【０１２６】
一方、プリアンプの出力信号Ｖａ１またはＶａ２が大きく、整流トランジスタＰＭ８、ＰＭ９のいずれか一方にかかる電圧がダイオードのしきい値電圧を越えた場合は、しきい値電圧を超えた側に電流が流れる。この電流はバイアス電位Ｖｄに流れ込むため、バイアス電位Ｖｄの電位が上がる。これにより容量Ｃ１を介して、バイアス電流供給トランジスタＰＭ５のゲートの電位も上がるため、プリアンプ２１１内のＰＭ５、ＮＭ４に流れる電流が減少する。ＮＭ４とプリアンプ２１１のバイアス電流Ｉｂｉａｓを決めるＮＭ５とはカレントミラーの構成となっているため、プリアンプのバイアス電流Ｉｂｉａｓを削減することが可能となる。また、バイアス電流制御信号Ｖｃｔｌによりプリアンプ２１１の負荷トランジスタＰＭ１、ＰＭ２の負荷電流も削減することでプリアンプ２１１のコモンモードの変化を低減することができる。
【０１２７】
尚、整流トランジスタＰＭ８、ＰＭ９がオンするしきい値電圧は、バイアス電圧Ｖｂｎの値により調整することが可能である。
【０１２８】
図１８は、図１７に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰのプリアンプ２１１とバイアス電流制御回路２１３との動作を説明する波形図である。同図には、コンパレータＣＯＰに入力されるクロック信号φ、コンパレータＣＯＰの入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差、プリアンプ２１１の出力信号Ｖａ１とＶａ２の差、プリアンプ２１１に流れるバイアス電流Ｉｂｉａｓが示されている。
【０１２９】
入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が小さく、従ってプリアンプ２５１の出力信号Ｖａ１とＶａ２の差が小さい場合には、バイアス電流制御回路２１３によるプリアンプ２１１のバイアス電流Ｉｂｉａｓの削減は行わない。従って、プリアンプ２１１は、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの微小な差電圧を高速かつ高い増幅率で増幅するのに充分なバイアス電流Ｉｂｉａｓで増幅動作を行う。一方、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が大きく、従ってプリアンプ２１１の出力信号Ｖａ１とＶａ２の差が大きい場合は、バイアス電流制御回路２１３が動作して、プリアンプ２１１のバイアス電流Ｉｂｉａｓを削減する。プリアンプ２１１のバイアス電流Ｉｂｉａｓが削減されるため、その出力信号の差Ｖａ１−Ｖａ２はバイアス電流Ｉｂｉａｓが削減されない場合と比較して小さくなるが、ラッチ回路２１２で信号の大小の判定が可能な電圧レベル以上には増幅しているため、コンパレータＣＯＰとしての性能劣化はない。
【０１３０】
尚、同図には、参考のために入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が大きく、従ってプリアンプ２１１の出力信号Ｖａ１とＶａ２の差が大きい場合に、プリアンプ２１１のバイアス電流Ｉｂｉａｓを削減しない場合のプリアンプ２１１の出力信号Ｖａ１とＶａ２の差と、プリアンプ２１１に流れるバイアス電流Ｉｂｉａｓとが破線で示されている。この場合には、プリアンプ２１１の出力信号の差Ｖａ１−Ｖａ２は大きくなるが、プリアンプ２１１のバイアス電流Ｉｂｉａｓが大きすぎるという問題がある。
【０１３１】
以上説明してきたバイアス電流制御回路２１３は、制御回路に必要な２つの条件、（１）消費電流が充分小さいこと、（２）入力容量が充分小さいことを満足している。バイアス電流制御回路２１３は、整流トランジスタＰＭ８、ＰＭ９、容量Ｃ１、スイッチトランジスタＰＭ７、ＮＭ７のみで構成され、電源電圧ＶｄｄとグランドＧＮＤとの間に消費電流が流れる経路を持っていない。従って、制御回路２１２自身では電源電圧ＶｄｄとグランドＧＮＤとの間の消費電流による消費電力を消費しない。また、制御回路２１２の入力容量は、ＭＯＳトランジスタのソースの拡散容量およびゲート・ソース間の容量が支配的であり、通常、ラッチ回路２１２の入力容量と比較して無視できる程度である。従って、このバイアス電流制御回路２１３を用いれば、制御回路による消費電力の増加やプリアンプの負荷容量の増加をさせることがなく、コンパレータの消費電力の低減が可能となる。
【０１３２】
図１９は、図１３に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰのプリアンプ２１１とバイアス電流制御回路２１３との他の具体的な回路の構成を示す回路図である。コンパレータＣＯＰは、プリアンプ（ＡＭＰ）２１１、ラッチ回路（ＬＣＨ）２１２、バイアス電流制御回路（ＢＣＣ）２１３から構成されている。また、特にバイアス電流制御回路２１３は、ＰＮ接合ダイオード２７４、２７５、容量Ｃ２７６およびスイッチから構成される。
【０１３３】
逆相クロック信号φｂのハイレベルの期間で、プリアンプ２１１およびバイアス電流制御回路２１３がリセットされる。次のクロック信号φのハイレベルの期間で、プリアンプ２１１で入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差を増幅する。バイアス電流制御回路２１３にはプリアンプの出力信号Ｖａ１、Ｖａ２が入力され、その出力信号Ｖａ１、Ｖａ２の大きさに応じてプリアンプ２１１のバイアス電流を制御する。プリアンプの出力信号Ｖａ１、Ｖａ２がリセット状態からあまり変化しておらず、ダイオード２７４、２７５の両端の間の電圧がそのしきい値電圧を超えていない場合は、バイアス電流制御回路２１３に電流は流れない。従って、バイアス電流制御信号Ｖｃｔｌは、逆相クロック信号φｂのハイレベルの期間でバイアスされた状態のままとなる。このため、プリアンプ２１１は、増幅するのに充分なバイアス電流Ｉｂｉａｓを保ったまま、増幅を行うことができる。
【０１３４】
一方、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が大きくなると、プリアンプ２１１の出力信号差も大きくなるため、その出力信号Ｖａ１、Ｖａ２のどちらか一方は電位が低下する。プリアンプ２１１の出力信号Ｖａ１またはＶａ２の電位が下がり、ダイオード２７４、２７５の両端の間の電圧がそのしきい値電圧を超えた場合は、バイアス電流制御回路２１３から電流が流れ出し、容量Ｃ２７６を通じてバイアス電流制御信号Ｖｃｔｌの電位が下がる。これによって、ＮＭ５のゲート電圧が下がり、プリアンプ２１１のバイアス電流Ｉｂｉａｓが削減される。このようにしてダイオード２７４、２７５によりプリアンプ２１１の出力電圧差が大きい場合を検出して、プリアンプ２１１のバイアス電流Ｉｂｉａｓを削減することでコンパレータＣＯＰの低消費電力化が可能となる。
【０１３５】
図２０は、図１０に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰの他の構成を示す回路図である。コンパレータＣＯＰは、初段アンプ（ＦＡＭＰ）２１１＿Ａ、二段目アンプ（ＳＡＭＰ）２１１＿Ｂ、ラッチ回路（ＬＣＨ）２１２、バイアス電流制御回路（ＢＣＣ）２１３、スイッチ２８５ａ、２８５ｂ、２８６ａ、２８６ｂ、容量２８７ａ、２８７ｂから構成される。尚、添え字のａ、ｂは、差動対を示しており、以下の説明では、特に必要でない限りａ、ｂの添え字は省略する。また、Ｖｓｉｇ、Ｖｒｅｆ、Ｄｏｕｔはそれぞれコンパレータの入力信号、基準電圧、出力信号を示しており、添え字のｐ、ｎは差動信号成分であることを示す。以下の説明では、特に必要でない限りｐ、ｎの添え字に関する説明は省略する。
【０１３６】
図２０に示したコンパレータＣＯＰには、入力信号Ｖｓｉｇおよび基準電圧Ｖｒｅｆがそれぞれ差動信号として入力される。この入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が、スイッチ２８５ａ、２８５ｂ、２８６ａ、２８６ｂおよび容量２８７ａ、２８７ｂを用いて形成されて、初段アンプ２１１＿Ａに入力される。初段アンプ２１１＿Ａでは、この入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの差が増幅され、二段目アンプ２１１＿Ｂでさらに増幅される。二段目アンプ２１１＿Ｂの出力信号は、ラッチ回路２１２でデジタル信号Ｄｏｕｔに変換される。
【０１３７】
このコンパレータＣＯＰを低消費電力化するために、バイアス電流制御回路２１３が用いられている。バイアス電流制御回路２１３は、初段アンプ２１１＿Ａの出力信号を監視する。初段アンプ２１１＿Ａの差動出力信号の差が大きい場合を検出して、初段アンプ２１１＿Ａおよび二段目アンプ２１１＿Ｂのバイアス電流を削減して、低消費電力化を行う。
【０１３８】
図２１は、図２０に示したＡ／Ｄ変換器ＡＤＣの後段のコンパレータＣＯＰの初段アンプ２１１＿Ａ、二段目アンプ２１１＿Ｂ、バイアス電流制御回路２１３、ラッチ回路２１２の具体的な回路の構成を示す回路図である。
【０１３９】
図２１に示したコンパレータＣＯＰの初段アンプ２１１＿Ａとバイアス電流制御回路２１３とは、図１７に示したコンパレータＣＯＰのプリアンプ２１１とバイアス電流制御回路２１３と略同様に構成されている。しかし、図２１に示したコンパレータＣＯＰの初段アンプ２１１＿Ａの差動対ＮＭ１、ＮＭ２のドレインとゲートとの間には逆相クロック信号φｂによりオンとされるＮＭＯＳのスイッチトランジスタが接続されている。図２１に示したコンパレータＣＯＰの二段目アンプ２１１＿Ｂは、定電流トランジスタＮＭ８、初段アンプ２１１＿Ａの差動出力信号を増幅するＮＭＯＳの差動対ＮＭ９、ＮＭ１０、クロック信号φで制御されるスイッチトランジスタＮＭ１１、ＮＭ１２、逆相クロック信号φｂで制御されるスイッチトランジスタＰＭ１０、負荷トランジスタＰＭ１１、ＰＭ１２で構成されている。図２１に示したコンパレータＣＯＰのラッチ回路２１２は、二段目アンプ２１１＿Ｂの差動出力信号をラッチする２個のＣＭＯＳインバータＮＭ１２、ＰＭ１４、ＮＭ１３、ＰＭ１５、逆相クロック信号φｂで制御されるスイッチトランジスタＮＭ１１、クロック信号φで制御されるスイッチトランジスタＰＭ１３で構成されている。
【０１４０】
図２１に示したコンパレータＣＯＰでは、クロック信号φのハイレベルの期間で初段アンプ２１１＿Ａおよび二段目のアンプ２１１＿Ｂが動作して、入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆの差が増幅され、逆相クロック信号φｂのハイレベルの期間でラッチ回路２１２が動作して入力信号Ｖｓｉｇと基準電圧Ｖｒｅｆとの比較結果がラッチされる。また、逆相クロック信号φｂのハイレベルの期間では、初段アンプ２１１＿Ａ、バイアス電流制御回路２１３のリセットも行われる。
【０１４１】
バイアス電流制御回路（ＢＣＣ）２１３は、整流トランジスタＰＭ８、ＰＭ９、容量Ｃ１、スイッチトランジスタＰＭ７、ＮＭ７から構成されている。初段アンプ２１１＿Ａの出力信号差が小さく、整流トランジスタＰＭ８、ＰＭ９の両端の間の電圧が整流トランジスタＰＭ８、ＰＭ９のしきい値電圧を越えない間は、初段アンプ２１１＿Ａと二段目アンプ２１１＿Ｂとは大きな増幅率での増幅に充分なバイアス電流を維持して増幅動作を行う。
【０１４２】
一方、初段アンプ２１１＿Ａの出力信号差が大きく、整流トランジスタＰＭ８、ＰＭ９の両端の間の電圧がダイオードのしきい値電圧を越えた場合に、整流トランジスタＰＭ８、ＰＭ９のいずれか一方に電流が流れる。この電流によりバイアス端子Ｖｄの電位が上昇して、容量Ｃ１を介してバイアストランジスタＰＭ５のゲート電位も上昇する。このためＰＭ５、ＮＭ４に流れる電流が減少する。ＮＭ５とＮＭ４とはカレントミラーとなっているため、ＮＭ５に流れる電流、すなわち初段アンプ２１１＿Ａのバイアス電流値が低減される。同時に負荷トランジスタＰＭ１、ＰＭ２のゲート電圧も制御され、負荷トランジスタＰＭ１、ＰＭ２の負荷電流値も低減される。さらに、二段目アンプ２１１＿Ｂのバイアス電流値の低減も行う。二段目アンプ２１１＿Ｂのバイアス電流を決定するのは定電流トランジスタＮＭ８のゲート電圧である。この定電流トランジスタＮＭ８のゲートは、初段アンプ２１１＿Ａの定電流トランジスタＮＭ５のゲートと接続されている。従ってバイアス電流制御回路２１３の制御信号により、バイアストランジスタＮＭ４を流れる電流値が低減されるため、同時に定電流トランジスタＮＭ８を流れるバイアス電流値も低減される。この構成により、二段目アンプ２１１＿Ｂのバイアス電流値が低減される。二段目アンプ２１１＿Ｂの差動出力信号は、ラッチ回路２１２の２個のＣＭＯＳインバータＮＭ１２、ＰＭ１４、ＮＭ１３、ＰＭ１５で構成された正帰還ラッチに入力されて、ラッチ回路２１２からデジタル信号Ｄｏｕｔが出力される。
【０１４３】
図２２は、図１０に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣの他の構成を示す回路図である。
【０１４４】
図２２に示したサンプル／ホールド回路ＳＨＣが図１０に示したサンプル／ホールド回路ＳＨＣと相違するのは、図１０で２つの容量Ｃ２と容量Ｃ３との接続ノードとグランド電位（システムで実質的に安定に維持された動作電位）との間に接続されたスイッチＳＷ８が図２２では３個のスイッチＳＷ５、ＳＷ６、ＳＷ７に置換されていることである。
【０１４５】
図２３は図２２に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路を示し、図２４は図２２に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路を示す。
【０１４６】
サンプルモードではスイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７はオンにされ、スイッチＳＷ２、ＳＷ６はオフにされる。図２３に示すようにサンプルモードではアナログ入力信号ＶｉｎはスイッチＳＷ１を介して容量Ｃ２の一端に供給され、容量Ｃ２の他端はスイッチＳＷ５を介してグランドに接続されるので、アナログ入力信号Ｖｉｎに対応する電荷が容量Ｃ２に蓄積される。この時、スイッチＳＷ２、ＳＷ６はオフに制御され、スイッチＳＷ３、ＳＷ７がオンに制御されている。従って、容量Ｃ３の一端はスイッチＳＷ７を介してグランドに接続され、容量Ｃ３の他端にはオペアンプ（ＯＰＡ）６１の入力オフセット電圧を含むコモンモード電位が供給されるので、オペアンプ（ＯＰＡ）６１の入力オフセット電圧に対応する電荷が容量Ｃ３に蓄積される。また、ＳＷ６はオフされることによりオペアンプ（ＯＰＡ）６１をアナログ入力信号Ｖｉｎのサンプルモードの動作から完全に電気的に分離している。このため、容量Ｃ２に電荷を蓄積するためにオペアンプ（ＯＰＡ）６１を使用することがなく、オペアンプ（ＯＰＡ）６１の動作速度をアナログ入力信号Ｖｉｎの速度以上にする必要がなくなる。
【０１４７】
ホールドモードではスイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７はオフにされ、スイッチＳＷ２、ＳＷ６はオンに切り換えられる。すなわち、ホールドモードでは図２４に示すようにスイッチＳＷ２のオンにより容量Ｃ２、Ｃ３およびオペアンプ（ＯＰＡ）６１でフィードバックループが形成される。このフィードバックループは、容量Ｃ２、Ｃ３に蓄積されている電荷を保持するように動作する。容量Ｃ２の他端と容量Ｃ３の一端、および容量Ｃ３の他端には、サンプルモードからホールドモードに切り換わった時点での電荷が保持される。また、サンプルモードからホールドモードに切り換わった時点で、オペアンプ（ＯＰＡ）６１の２つの入力端子はオペアンプ（ＯＰＡ）６１の特性により電源電圧Ｖｄｄの略半分のＶｄｄ／２のコモンモード電位に維持される。従って、出力信号Ｖｏｕｔは、サンプルモードからホールドモードに切り換わった時点での入力電圧Ｖｉｎとなり、ホールドモードの間に保持される。
【０１４８】
ホールドモードで保持される出力信号Ｖｏｕｔは、容量Ｃ３にオフセット電圧を蓄積しているため、オペアンプ（ＯＰＡ）６１の入力オフセット電圧分がキャンセルされた電圧となる。すなわち、サンプルモードで容量Ｃ３に入力オフセット電圧を蓄積することでオペアンプ（ＯＰＡ）６１の入力オフセット電圧のキャンセルが可能となる。
【０１４９】
このように、ホールドモードにおいて、容量Ｃ２、Ｃ３とオペアンプ（ＯＰＡ）６１でフィードバックループをつくることで、サンプルモードからホールドモードに切り換わった時点での入力信号を保持することが可能となる。
【０１５０】
図２２に示したサンプル／ホールド回路ＳＨＣのサンプルモードからホールドモードへの切り換え時には、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ７のオン／オフの時間差の関係が重要となる。
【０１５１】
図２５は、図２２に示したサンプル／ホールド回路ＳＨＣのスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ７のオン／オフの状態を示すタイミングチャートの一例を示す波形図である。ここで信号がハイレベルの場合がスイッチのオン状態を示し、信号がローレベルの場合がオフ状態を示している。スイッチＳＷ５がオンからオフに切り換わるタイミングで、サンプリングされているアナログ入力信号Ｖｉｎがホールドされる。従って、スイッチＳＷ１は、スイッチＳＷ５がオフに切り換わった後に、オフにする必要がある。また、オペアンプ（ＯＰＡ）６１の入力オフセット電圧を記憶するのは、スイッチＳＷ３がオンからオフに切り換わるタイミングである。従って、容量Ｃ３の一端をグラウンンドに固定するスイッチＳＷ７をオンからオフにするタイミングは、スイッチ３がオフに切り換わった後に行う必要がある。また、スイッチＳＷ２、ＳＷ６のオフからオンへのタイミングは、アナログ入力信号Ｖｉｎのホールドおよび入力オフセット電圧の蓄積が終わった後にオンする必要がある。
【０１５２】
すなわち、スイッチＳＷ５をオフした後にスイッチＳＷ１をオフにし、スイッチＳＷ３をオフにした後に、スイッチＳＷ１、ＳＷ７をオフにする。また、スイッチＳＷ２およびＳＷ６は、スイッチＳＷ１、ＳＷ７をオフにした後にオンに切り換える。この時、スイッチＳＷ３およびＳＷ５、スイッチＳＷ１およびＳＷ７、スイッチＳＷ２およびＳＷ６のオン／オフの切り換えタイミングを制御する３つのクロック信号は共通の原クロック信号から形成することが可能である。
【０１５３】
図２６は、図２２に示したサンプル／ホールド回路ＳＨＣのスイッチＳＷ３およびＳＷ５、スイッチＳＷ１およびＳＷ７、スイッチＳＷ２およびＳＷ６のオン／オフの切り換えタイミングを制御する３つのクロック信号を共通の原クロック信号ＣＬＫ０から形成するためのクロック生成回路を示す回路図である。
【０１５４】
このクロック生成回路は、バッファ３３１、ＮＡＮＤ回路３３２、３３３、インバータ３３４から構成されている。原クロック信号ＣＬＫ０に応答して、ＮＡＮＤ回路３３３から出力クロック信号ＣＬＫ３５が生成され、ＮＡＮＤ回路３３２から出力クロック信号ＣＬＫ１７が生成され、インバータ３３４から出力クロック信号ＣＬＫ２６が生成される。出力クロック信号ＣＬＫ３５によりスイッチＳＷ３およびＳＷ５のオン／オフの切り換えタイミングを決定して、出力クロック信号クロックＣＬＫ１７によりスイッチＳＷ１およびＳＷ７のオン／オフの切り換えタイミングを決定して、出力クロック信号ＣＬＫ２６によりスイッチＳＷ２およびＳＷ６のオン／オフの切り換えタイミングを決定することができる。
【０１５５】
図２７は、図２２に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのオペアンプ（ＯＰＡ）６１とスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ７との具体的な回路の構成を示す回路図である。
【０１５６】
スイッチＳＷ１ａはＮＭ２０とＰＭ２０とのＣＭＯＳアナログスイッチで構成され、スイッチＳＷ１ｂはＮＭ２１とＰＭ２１とのＣＭＯＳアナログスイッチで構成されている。スイッチＳＷ５ａはＮＭＯＳのＮＭ２２で構成され、スイッチＳＷ５ｂはＮＭＯＳのＮＭ２５で構成されている。スイッチＳＷ６ａはＮＭＯＳのＮＭ２３で構成され、スイッチＳＷ６ｂはＮＭＯＳのＮＭ２６で構成されている。スイッチＳＷ７ａはＮＭＯＳのＮＭ２４で構成され、スイッチＳＷ７ｂはＮＭＯＳのＮＭ２７で構成されている。スイッチＳＷ２ａはＮＭ３８とＰＭ３２とのＣＭＯＳアナログスイッチで構成され、スイッチＳＷ２ｂはＮＭ３９とＰＭ３３とのＣＭＯＳアナログスイッチで構成されている。スイッチＳＷ３ａはＮＭ４０とＰＭ３４とのＣＭＯＳアナログスイッチで構成され、スイッチＳＷ３ｂはＮＭ４１とＰＭ３５とのＣＭＯＳアナログスイッチで構成されている。
【０１５７】
差動対のＮＭＯＳのＮＭ２９のゲートとＮＭ３０のゲートとはオペアンプ（ＯＰＡ）６１の非反転入力端子＋と反転入力端子−としてそれぞれ機能して、ＮＭ２９のソースとＮＭ３０のソースにはゲートにバイアス電圧Ｖｂｎが供給された定電流トランジスタＮＭ２８が接続され、ＮＭ２９のドレインとＮＭ３０のドレインにはＰＭＯＳの負荷トランジスタＰＭ２２とＰＭ２３とが接続されている。ＮＭ２９のドレイン増幅信号とＮＭ３０のドレイン増幅信号とはＰＭＯＳの増幅トランジスタであるＰＭ２４とＰＭ２６とによりそれぞれ増幅され、ＰＭ２４のドレインとＰＭ２６のドレインからオペアンプ（ＯＰＡ）６１の出力信号Ｖｏｕｔ１（反転出力信号−）と出力信号Ｖｏｕｔ２（非反転出力信号＋）がそれぞれ生成される。ＰＭ２４のドレインとＰＭ２６のドレインにはＮＭＯＳの定電流負荷トランジスタであるＮＭ３１とＮＭ３２とがそれぞれ接続され、ＰＭ２４のドレインとゲートとの間にはＰＭＯＳのＰＭ２５と容量Ｃ４とからなる位相補償回路が接続され、ＰＭ２６のドレインとゲートとの間にはＰＭＯＳのＰＭ２７と容量Ｃ５とからなる位相補償回路が接続されている。位相補償回路のＰＭＯＳのＰＭ２５、ＰＭ２７のゲートにはバイアス電圧Ｖｂが供給され、ＰＭ２５、ＰＭ２７のドレイン・ソース間の抵抗値が設定されている。
【０１５８】
出力側の差動対のＮＭＯＳのＮＭ３６とＮＭ３７、定電流トランジスタＮＭ３５、負荷トランジスタＰＭ３０、ＰＭ３１、ＰＭＯＳのＰＭ２８、ＰＭ２９、ＮＭＯＳのＮＭ３３、ＮＭ３４、容量Ｃ６、Ｃ７は、サンプル／ホールド回路ＳＨＣのオペアンプ（ＯＰＡ）６１の出力信号Ｖｏｕｔ１（反転出力信号−）と出力信号Ｖｏｕｔ２（非反転出力信号＋）のコモンモード電圧を設定する負帰還制御回路を構成している。サンプル／ホールド回路ＳＨＣのサンプルモードの期間には、ＰＭＯＳのＰＭ２８、ＰＭ２９、ＮＭＯＳのＮＭ３３、ＮＭ３４をオンし、オン抵抗を用いた平均化回路によって、出力信号Ｖｏｕｔ１（反転出力信号−）の電位と出力信号Ｖｏｕｔ２（非反転出力信号＋）の電位との中間の中間電位が形成される。また、サンプル／ホールド回路ＳＨＣのホールドモードの期間には、ＰＭＯＳのＰＭ２８、ＰＭ２９、ＮＭＯＳのＮＭ３３、ＮＭ３４をオフにし、容量Ｃ６、Ｃ７からなる平均化回路によって出力信号Ｖｏｕｔ１（反転出力信号−）の電位と出力信号Ｖｏｕｔ２（非反転出力信号＋）の電位との中間の中間電位が形成される。中間電位はＮＭ３６のゲートに供給され、目標のコモンモード電圧ＶｃｍがＮＭ３７のゲートに供給されて、電圧比較が行われる。例えば、中間電位が目標のコモンモード電圧Ｖｃｍよりも高ければ、ＮＭ３６のドレイン電圧が低下する。すると、ＰＭＯＳの負荷トランジスタＰＭ２２とＰＭ２３のドレイン電圧が上昇するので、ＰＭＯＳの増幅トランジスタであるＰＭ２４とＰＭ２６のドレイン電圧が低下して、最終的には中間電位が目標のコモンモード電圧Ｖｃｍと等しくなるように負帰還制御が実行される。
【０１５９】
図２８は、図１０に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣや図２２に示したサンプル／ホールド回路ＳＨＣの他の構成を示す回路図である。
【０１６０】
図２８に示したサンプル／ホールド回路ＳＨＣが図２２に示したサンプル／ホールド回路ＳＨＣと相違するのは、図２８ではアナログ入力ＶｉｎとスイッチＳＷ６との間にスイッチＳＷ９と容量Ｃ４とが追加され、容量Ｃ４とコモンモード電圧Ｖｃｍとの間にスイッチＳＷ１０が接続されていることである。追加された容量Ｃ４の容量値は、容量Ｃ２、Ｃ３の容量値と略等しく設定されている。
【０１６１】
図２９は図２８に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのサンプルモードでの等価回路を示し、図３０は図２８に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのホールドモードでの等価回路を示す。
【０１６２】
サンプルモードでは、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９はオンにされ、ＳＷ２、ＳＷ６、ＳＷ１０はオフにされる。従って、図２９に示すようにサンプルモードでは、２つの容量Ｃ２、Ｃ４はアナログ入力Ｖｉｎとグランドとの間に並列接続され、２つの容量Ｃ２、Ｃ４のそれぞれには等しい電荷Ｑが蓄積される。従って、２つの容量Ｃ２、Ｃ４のアナログ入力Ｖｉｎの側の電極には＋２Ｑの総電荷が蓄積され、２つの容量Ｃ２、Ｃ４のグランド側の電極には−２Ｑの総電荷が蓄積される。また、ＳＷ３はオンされることでオペアンプ１２１の入出力端子が接続されているので、容量Ｃ３にはオペアンプ（ＯＰＡ）６１の入力オフセット電圧を含むコモンモード電位が供給される。このサンプルモードでは、ＳＷ６はオフされているので、オペアンプ（ＯＰＡ）６１は入力側の容量Ｃ２、Ｃ４と完全に電気的に分離されている。従って、サンプルモードでの容量Ｃ２、Ｃ４への電荷の蓄積にオペアンプ（ＯＰＡ）６１が関係していないので、オペアンプ（ＯＰＡ）６１の動作速度をアナログ入力信号Ｖｉｎの速度以上にする必要はない。
【０１６３】
ホールドモードでは、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９はオフにされ、スイッチＳＷ２、ＳＷ６、ＳＷ１０はオンにされる。従って、図３０に示すようにホールドモードでは、容量Ｃ２、Ｃ３とオペアンプ１２１とは、フィードバックループを形成する。またスイッチＳＷ１０のオンにより、容量Ｃ４ａ、Ｃ４ｂのアナログ入力Ｖｉｎの側の電極に蓄積されていた電荷はコモンモード電圧Ｖｃｍに放電されるので、容量Ｃ４ａ、Ｃ４ｂの両端の間の電圧差は略ゼロボルトとなる。この時に、２つの容量Ｃ２、Ｃ４のグランド側の電極に蓄積されていた−２Ｑの総電荷は電荷保存則により保持されるので、容量Ｃ２のサンプルモードでのアナログ入力Ｖｉｎの側の電極（ホールドモードでのオペアンプ（ＯＰＡ）６１の出力側の電極）の電荷はサンプルモードでの初期値＋Ｑからオペアンプ（ＯＰＡ）６１の出力の駆動によってホールドモードでの最終値＋２Ｑに増加する。従って、この動作は、サンプルモードで容量Ｃ４に蓄積された初期電荷＋Ｑがサンプルモードで初期電荷＋Ｑを蓄積していた容量Ｃ２にホールドモードで移動して、ホールドモードでの容量Ｃ２の最終電荷が＋２Ｑに増加するのと等価となる。従って、サンプルモードで容量Ｃ２に蓄積された電圧がホールドモードで２倍に増幅されるように、容量Ｃ２、Ｃ３とオペアンプ１２１とのフィードバックループが動作するものとなる。従って、オペアンプ（ＯＰＡ）６１の出力信号Ｖｏｕｔは、サンプルモードからホールドモードに切り換わった時点でのアナログ入力電圧Ｖｉｎの２倍となって、２倍の電圧がホールドモードの期間に保持される。また、ホールドモードの期間に保持される出力信号Ｖｏｕｔでは、容量Ｃ３にサンプルモードの期間にオペアンプ（ＯＰＡ）６１の入力オフセット電圧を蓄積していたので、オペアンプ（ＯＰＡ）６１の入力オフセット電圧がキャンセルされている。
【０１６４】
すなわち、図２８に示したサンプル／ホールド回路ＳＨＣを用いることにより、２倍の電圧ゲインを持つとともにオペアンプの入力オフセット電圧もキャンセルすることが可能な低消費電力のアンダーサンプリングサンプル／ホールド回路を実現することが可能となる。
【０１６５】
尚、図２８に示したサンプル／ホールド回路ＳＨＣでは、容量Ｃ２、Ｃ４の容量値が等しい場合について説明したが、これに限定されるものではない。容量Ｃ２、Ｃ４の容量値の比を例えば整数倍に変更して、大きな電圧ゲインを得ることも可能である。また、図２８に示したサンプル／ホールド回路ＳＨＣでは、ホールドモードにおいて、容量Ｃ４ａ、Ｃ４ｂの入力側の端子にコモンモード電位Ｖｃｍに供給する例を説明したが、これに限るものではない。例えば、ホールドモードにおいて、容量Ｃ４ａ、Ｃ４ｂの入力側の端子の間に電位差を与えることで、サンプリングした信号とこの電位差との差分を出力することも可能である。
【０１６６】
図３１は、図２８に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣのオペアンプ（ＯＰＡ）６１とスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０との具体的な回路の構成を示す回路図である。
【０１６７】
図３１に示したＡ／Ｄ変換器ＡＤＣの初段のサンプル／ホールド回路ＳＨＣではスイッチＳＷ１、ＳＷ２、ＳＷ３は図２７のスイッチＳＷ１、ＳＷ２、ＳＷ３と同様にＣＭＯＳアナログスイッチで構成され、図３１のスイッチＳＷ９ａ、ＳＷ９ｂ、ＳＷ１０ａ、ＳＷ１０ｂもＣＭＯＳアナログスイッチで構成されている。また、図３１のスイッチＳＷ５、ＳＷ６、ＳＷ７は図２７のスイッチＳＷ５、ＳＷ６、ＳＷ７と同様にＮＭＯＳスイッチで構成される。また、図３１のオペアンプ（ＯＰＡ）６１も図２７のオペアンプ（ＯＰＡ）６１と全く同様のＣＭＯＳアナログ回路で構成されている。
【０１６８】
≪Ａ／Ｄ変換器ＡＤＣの応用≫
以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣと種々の実施形態のコンパレータＣＯＰとの組み合わせから構成されるアンダーサンプリングＡ／Ｄ変換器ＡＤＣの応用による実施形態を、以下に説明する。
【０１６９】
図３２は、本発明の第１の実施形態によるウルトラワイドバンドインパルスラジオ（Ｕｌｔｒａ  Ｗｉｄｅｂａｎｄ−Ｉｍｐｕｌｓｅ  Ｒａｄｉｏ；以下、ＵＷＢ−ＩＲと略称する）無線通信機の構成を示すブロック図である。
【０１７０】
同図に示したＵＷＢ−ＩＲ無線通信機の内部のＡ／Ｄ変換器（ＡＤＣ）１６６ｉ、１６６ｑが、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣと種々の実施形態のコンパレータＣＯＰとの組み合わせから構成されるアンダーサンプリングＡ／Ｄ変換器ＡＤＣとなっている。
【０１７１】
図３２に示したＵＷＢ−ＩＲ無線通信機は、アンテナ（ＡＮＴ）１６１と、ローノイズアンプ（ＬＮＡ）１６２と、受信ミキサ（ＭＩＸ）１６３ｉ、１６３ｑと、ローパスフィルタ（ＬＰＦ）１６４ｉ、１６４ｑと、可変ゲインアンプ（ＶＧＡ）１６５ｉ、１６５ｑと、Ａ／Ｄ変換器（ＡＤＣ）１６６ｉ、１６６ｑと、ベースバンド信号処理ユニット（ＢＢ）１６７と、π／２位相シフタ（ＱＰＳ）１６８と、クロック発生器（ＣＬＫ）１６９とから構成されている。尚、添え字ｉ、ｑは、それぞれＩ信号（同相信号：Ｉｎ  Ｐｈａｓｅ）、Ｑ信号（直交信号：Ｑｕａｄｒａｔｕｒｅ）との関係を示しており、以下の説明では、特に必要でない限りｉ、ｑの添え字に関する説明は省略する。
【０１７２】
同図に示すように、ＵＷＢ−ＩＲ無線受信機は、ＵＷＢ方式のインパルス信号Ｉｍｐｌｓを長い受信間隔Ｔｉで間欠的に受信する。ＵＷＢ方式のインパルス信号Ｉｍｐｌｓは、間欠的（例えば数１０ＭＨｚの間隔）で送信される超広帯域幅の信号（例えば、中心周波数約４ＧＨｚ、帯域幅約５００ＭＨｚ）の信号である。このインパルス信号Ｉｍｐｌｓはアンテナ１６１で受信され、ローノイズアンプ１６２で増幅された後、受信ミキサ１６３に供給される。クロック発生器１６９から生成された約４ＧＨｚのクロック信号がミキサ１６３に供給されるので、受信ミキサ１６３の出力から４ＧＨｚ帯のＲＦ搬送波成分と周波数帯域幅が約５００ＭＨｚのアナログベースバンド信号成分とが生成される。受信ミキサ１６３の出力に接続されたローパスフィルタ１６４によってＲＦ搬送波成分が除去されるので、約５００ＭＨｚの周波数帯域のアナログベースバンド信号が可変ゲインアンプ１６５で増幅された後、Ａ／Ｄ変換器１６６に供給される。従ってＡ／Ｄ変換器１６６には例えば５００ＭＨｚ程度の広い周波数帯域幅のアナログベースバンド信号が、例えば数１０ＭＨｚの間隔で間欠的に供給される。この間欠的に供給されるアナログベースバンド信号をインパルス信号Ｉｍｐｌｓの長い受信間隔ＴｉでＡ／Ｄ変換器１６６によりＡ／Ｄ変換して、“１”、“０”のデジタルベースバンド信号がベースバンド信号処理ユニット１６７に供給される。デジタルベースバンド信号の信号精度を向上するためには、アンダーサンプリングＡ／Ｄ変換器１６６には高いアンダーサンプリングＡ／Ｄ変換性能が求められる。すなわち、アンダーサンプリングＡ／Ｄ変換器１６６によるＡ／Ｄ変換を低消費電力かつ高信号精度に実現するために、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣと種々の実施形態のコンパレータＣＯＰとの組み合わせから構成されるアンダーサンプリングＡ／Ｄ変換器ＡＤＣが図３２に示したＵＷＢ−ＩＲ無線通信機の内部のＡ／Ｄ変換器（ＡＤＣ）１６６ｉ、１６６ｑとして使用されている。尚、２つの受信ミキサ１６３ｉ、１６３ｑには、クロック発生器１６９からのクロック信号に基づいてπ／２位相シフタ１６９により生成されたπ／２（９０°）位相の異なったクロック信号が供給されている。従って、受信ミキサ１６３ｉからは同相の出力信号であるＩ位相のアナログベースバンド信号成分が生成され、受信ミキサ１６３ｑからは直交成分であるＱ位相のアナログベースバンド信号成分が生成される。
【０１７３】
図３３は、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣと、以上で説明してきた種々の実施形態のコンパレータＣＯＰの複数個との組み合わせから構成されるフラッシュ型のＡ／Ｄ変換器ＡＤＣを示す回路図である。
【０１７４】
同図に示すフラッシュ型のＡ／Ｄ変換器ＡＤＣの初段には以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣが配置され、このアンダーサンプリングサンプル／ホールド回路ＳＨＣはアナログ入力信号Ｖｉｎをサンプル／ホールドする。アンダーサンプリングサンプル／ホールド回路ＳＨＣの出力には以上で説明してきたコンパレータＣＯＰの複数個が並列に配置されている。アンダーサンプリングサンプル／ホールド回路ＳＨＣのホールド出力信号Ｖｓｉｇと複数の基準電圧Ｖｒｅｆ＿１、Ｖｒｅｆ＿２…Ｖｒｅｆ＿Ｎとの複数の差電圧は、コンパレータＣＯＰの複数個のプリアンプ２１１＿１、２１１＿２…２１１＿Ｎによって、並列に増幅される。尚、複数の基準電圧Ｖｒｅｆ＿１、Ｖｒｅｆ＿２…Ｖｒｅｆ＿Ｎは、ハイレベル基準電圧ＶＨとローレベル基準電圧ＶＬとの間に直列接続された複数の抵抗Ｒの相互接続ノードから生成されている。
【０１７５】
図３４は、図３３に示したフラッシュ型のＡ／Ｄ変換器ＡＤＣによるＡ／Ｄ変換の動作を説明するための回路図である。
【０１７６】
このフラッシュ型のＡ／Ｄ変換器ＡＤＣは、アンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣと、複数のコンパレータＣＯＰ１、ＣＯＰ２、・・・、ＣＯＰ５とから構成されている。入力信号Ｖｉｎはアンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣによりサンプルされ、ホールドされる。ホールド出力信号Ｖｓｉｇと複数の基準電圧Ｖｒｅｆ＿１、Ｖｒｅｆ＿２・・・Ｖｒｅｆ＿５との複数の差電圧は複数のコンパレータＣＯＰ１、ＣＯＰ２、・・・、ＣＯＰ５によって並列に増幅され、複数の増幅差電圧はマルチビットのデジタル出力信号に変換される。デジタル信号はデジタルエンコーダＥＮＣでエンコードされて、デジタルエンコーダＥＮＣの出力から最終的なマルチビットのＡ／Ｄ変換デジタル出力信号が生成される。
【０１７７】
図３４に示したフラッシュ型のＡ／Ｄ変換器ＡＤＣの初段のアンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣとして、以上で説明してきた種々の実施形態のアンダーサンプリングサンプル／ホールド回路ＳＨＣを採用することで、Ａ／Ｄ変換速度に対して高速に変化するアナログ入力信号を低消費電力かつ高精度にサンプルして、ホールドすることが可能となる。
【０１７８】
また、図３４に示したフラッシュ型のＡ／Ｄ変換器ＡＤＣの次段の複数のコンパレータＣＯＰ１、ＣＯＰ２、・・・、ＣＯＰ５として、以上で説明してきた種々の実施形態のコンパレータＣＯＰを採用することで、複数のコンパレータの複数のプリアンプの不要に大きなバイアス電流を削減でき、低消費電力化が可能となる。
【０１７９】
図３５は、図３３と図３４とに示したフラッシュ型のＡ／Ｄ変換器ＡＤＣによるＡ／Ｄ変換でのバイアス電流を削減する動作を説明するための波形図である。
【０１８０】
図３５では、複数のコンパレータの消費電流Ｉｃｍｐ１、Ｉｃｍｐ２、・・・Ｉｃｍｐ５の変化が、複数のコンパレータの共通の入力電圧Ｖｓｉｇの変化に対して示されている。複数のコンパレータの複数のプリアンプのそれぞれでは、共通の入力電圧Ｖｓｉｇとレベルの異なる基準信号Ｖｒｅｆ＿１、Ｖｒｅｆ＿２・・・Ｖｒｅｆ＿５とのレベル差が小さい場合に消費電流が大きくなるが、レベル差が大きい場合には消費電流は削減される。従って、複数のコンパレータの消費電流Ｉｃｍｐ１、Ｉｃｍｐ２、・・・Ｉｃｍｐ５の合計の総消費電流Ｉｓｕｍは共通の入力電圧Ｖｓｉｇの変化に対する依存性が小さく、略一定の値の総消費電流Ｉｓｕｍとなる。
【０１８１】
尚、図３３と図３４には複数のコンパレータを並列に使用して共通のアナログ入力電圧をマルチビットのデジタル信号に並列のＡ／Ｄ変換を実行するフラッシュ型のＡ／Ｄ変換器を例示しているが、本発明はこれに限定されるものではない。本発明による低消費電力かつ高精度のアンダーサンプリングサンプル／ホールド回路ＳＨＣとプリアンプのバイアス電流を動的に抑制する低消費電力なコンパレータＣＯＰとは、逐次比較型だけではなく、さらにはパイプライン型のＡ／Ｄ変換器やオーバーサンプリングのΣΔ型のＡ／Ｄ変換器にも適用可能であり、種々の型のＡ／Ｄ変換器の低消費電力化と高精度化とに広範囲に応用できるものある。
【０１８２】
良く知られているように、逐次比較型のＡ／Ｄ変換器は、逐次比較レジスタとサブＤ／Ａ変換器ＤＡＣとコンパレータとを含み、コンパレータの一方の入力端子と他方の入力端子とにはアナログ入力電圧とサブＤ／Ａ変換器ＳＵＢＤＡＣからの変換アナログ出力信号とがそれぞれ供給される。サブＤ／Ａ変換器ＳＵＢＤＡＣからの変換アナログ出力信号のレベルは、逐次比較レジスタのマルチビットのデータによって設定される。従って、アナログ入力電圧のレベルにサブＤ／Ａ変換器ＳＵＢＤＡＣからの変換アナログ出力信号が追従するように、コンパレータでの逐次比較とコンパレータと逐次比較レジスタとサブＤ／Ａ変換器ＳＵＢＤＡＣとからなる負帰還動作とによって逐次比較レジスタのマルチビットのデータは最終的にデジタル変換出力となる。この逐次比較型のＡ／Ｄ変換器のコンパレータに、上記で説明してきた本発明の種々の実施形態によるコンパレータＣＯＰを使用することが可能である。
【０１８３】
また良く知られているように、パイプライン型のＡ／Ｄ変換器は直列接続された複数の単位変換回路を含み、各単位変換回路はサンプル／ホールド回路ＳＨＣとサブＡ／Ｄ変換器ＳＵＢＡＤＣとサブＤ／Ａ変換器ＳＵＢＤＡＣと差分回路Ｄｉｆｆと電圧ゲインが一定値（例えば２）に設定されたポストアンプＰＴＡＭＰとにより構成されている。各単位変換回路では前段からのアナログ入力信号が最初にサンプル／ホールド回路ＳＨＣでサンプル／ホールドされ、ホールド電圧がサブＡ／Ｄ変換器ＳＵＢＡＤＣによりＡ／Ｄ変換されてデジタル出力が出力される。また、このデジタル出力は、サブＤ／Ａ変換器により内部アナログ信号に変換された後に差分回路Ｄｉｆｆにてサンプル／ホールド回路ＳＨＣのホールド電圧から減算される。減算による量子化誤差はポストアンプＰＴＡＭで増幅され、次段の単位変換回路のサンプル／ホールド回路ＳＨＣに供給されることにより、上記と同様な動作が実行される。その結果、直列接続された複数の単位変換回路から、マルチビットのデジタル変換出力信号が得られる。このパイプライン型のＡ／Ｄ変換器のサンプル／ホールド回路ＳＨＣとサブＡ／Ｄ変換器ＳＵＢＡＤＣとに、上記で説明してきた本発明の種々の実施形態によるサンプル／ホールド回路ＳＨＣと本発明の種々の実施形態によるコンパレータＣＯＰとを使用することが可能である。
【０１８４】
更に良く知られているように、オーバーサンプリングのΣΔ型のＡ／Ｄ変換器は、オーバーサンプリングのサンプル／ホールド回路ＳＨＣと差分回路Ｄｉｆｆと積分器Ｉｎｔと量子化器としての１ビット出力のコンパレータＣＯＰと１ビットのサブＤ／Ａ変換器とから構成される。オーバーサンプリングのサンプル／ホールド回路ＳＨＣのホールド電圧とサブＤ／Ａ変換器のアナログ変換出力との差分が差分回路Ｄｉｆｆで形成され、積分器Ｉｎｔで積分された後に１ビット出力のコンパレータＣＯＰに供給される。オーバーサンプリングのΣΔ型のＡ／Ｄ変換器によりアナログ入力信号のレベルの高低は、コンパレータＣＯＰの出力から１ビットパルスの粗密に変換され、更に後段のデジタルフィルタにより処理される。このオーバーサンプリングのΣΔ型のＡ／Ｄ変換器のオーバーサンプリングのサンプル／ホールド回路ＳＨＣと１ビット出力のコンパレータＣＯＰとに、上記で説明してきた本発明の種々の実施形態によるサンプル／ホールド回路ＳＨＣと本発明の種々の実施形態によるコンパレータＣＯＰとを使用することが可能である。尚、量子化器の出力が１ビットでなくマルチビットの場合においても、本発明の種々の実施形態によるコンパレータＣＯＰとを使用することが可能である。
【０１８５】
（第２の実施形態）
≪Ａ／Ｄ変換器ＡＤＣ≫
図３６は、本発明の第２の実施形態によるタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣを示す回路図である。
【０１８６】
同図に示したタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣでは複数のサブＡ／Ｄ変換器が並列に使用され、実効的なＡ／Ｄ変換速度を著しく向上することができる。このタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣは、ｎ個のサブＡ／Ｄ変換器（ＳＡＤＣ）１５１１、１５１２、１５１３、・・・１５１ｎと、デジタルマルチプレクサ（ＭＵＸ）１５２とから構成されている。また、ｎ個のサブＡ／Ｄ変換器（ＳＡＤＣ）のそれぞれは、アンダーサンプリングサンプル／ホールド回路（ＵＳＳＨ）およびコンパレータ（ＣＯＰ）とから構成されている。更に、ｎ個のサブＡ／Ｄ変換器（ＳＡＤＣ）のそれぞれのアンダーサンプリングサンプル／ホールド回路（ＵＳＳＨ）としては、上記の本発明の第１の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル／ホールド回路ＳＨＣが採用されることができる。更に、ｎ個のサブＡ／Ｄ変換器（ＳＡＤＣ）のそれぞれのコンパレータ（ＣＯＰ）としては、上記の本発明の第１の実施形態で説明してきた種々の実施形態のプリアンプのバイアス電流を削減するコンパレータＣＯＰが採用されることができる。
【０１８７】
図３６に示したタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣでは、サブＡ／Ｄ変換器（ＳＡＤＣ）に供給されたアナログ入力信号Ｖｉｎはアンダーサンプリングサンプル／ホールド回路（ＵＳＳＨ）によりサンプル／ホールドされ、ホールド信号はコンパレータ（ＣＯＰ）によりデジタル出力信号に変換される。ｎ個のサブＡ／Ｄ変換器１５１１、１５１２、１５１３、・・・１５１ｎには周波数ｆｓ１を持つｎ個の多相クロック信号φ１、φ２、φ３、・・・φｎが供給され、このクロックに同期してＡ／Ｄ変換を行う。このｎ個の多相クロック信号φ１、φ２、φ３、・・・φｎは同一の周波数ｆｓ１を持つが、例えば２π／ｎと相互の位相が異なっている。従ってアナログ入力信号ＶｉｎをＡ／Ｄ変換した複数ビットのｎ個のデジタル変換出力データが、サブＡ／Ｄ変換器１５１１、１５１２、１５１３、・・・１５１ｎから時系列でシーケンシャルに出力される。この複数ビットのｎ個のデジタル変換出力データは、デジタルマルチプレクサ１５２において複数ビットの１個の連続的なビットストリームデータに変換される。このようにタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣではサブＡ／Ｄ変換器をｎ個並列に使用しているので、タイムインターリーブド型のＡ／Ｄ変換器ＡＤＣとしてのトータルのＡ／Ｄ変換スループットは個々のサブＡ／Ｄ変換器のＡ／Ｄ変換周波数ｆｓ１のｎ倍となり、実効的なＡ／Ｄ変換速度を著しく向上することができる。
【０１８８】
このようにタイムインターリーブド型のＡ／Ｄ変換器では、トータルでのＡ／Ｄ変換実効周波数がｎ×ｆｓ１となるので、その半分の周波数（ナイキスト周波数）をアナログ入力信号の最高周波数と想定して設計を行うことが推奨される。すなわち、アナログ入力信号の最高周波数はｎ×ｆｓ１／２を想定することとなり、特に並列個数ｎが大きい場合には、個々のサブＡ／Ｄ変換器１５１１、１５１２、１５１３、・・・１５１ｎには、高性能のアンダーサンプリングＡ／Ｄ変換器の性能が必要となる。これを実現するためには、個々のサブＡ／Ｄ変換器１５１１、１５１２、１５１３、・・・１５１ｎに上記の本発明の第１の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル／ホールド回路ＳＨＣが使用することが推奨される。
【０１８９】
図３７は、本発明の第２の実施形態によるＵＷＢ−ＩＲ無線通信機の構成を示すブロック図である。
【０１９０】
同図に示したＵＷＢ−ＩＲ無線通信機の内部の複数のＡ／Ｄ変換器（ＡＤＣ）１６６ｉ１、１６６ｉ２、１６６ｉ３、１６６ｑ１、１６６ｑ２、１６６ｑ３が、図３６で説明した本発明の第２の実施形態によるタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣとなっている。図３７に示したＵＷＢ−ＩＲ無線通信機は、このタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣ以外の構成は、図３２に示したＵＷＢ−ＩＲ無線通信機の構成と略同一となっている。
【０１９１】
ＵＷＢ−ＩＲ無線通信に使用するインパルス信号Ｉｍｐｌｓを受信して、インパルス信号Ｉｍｐｌｓと多相クロックパルスとの同期を追跡するためには、複数のタイミングでサンプリングしてＡ／Ｄ変換する方法が有効である。可変ゲインアンプ１６５で増幅したモノパルス信号は、並列に配置された複数のＡ／Ｄ変換器１６６ｉ１、１６６ｉ２、１６６ｉ３、１６６ｑ１、１６６ｑ２、１６６ｑ３を用いて複数のタイミングでサンプリングされ、Ａ／Ｄ変換される。これらのＡ／Ｄ変換器に供給される多相クロックパルス１７２１、１７２２、１７２３は、多相クロック制御回路１７１で生成される。第１のＡ／Ｄ変換器１６６ｉ１、１６６ｑ１には第１のクロック１７２１が供給され、第２のＡ／Ｄ変換器１６６ｉ２、１６６ｑ２には第２のクロック１７２２が供給され、第３のＡ／Ｄ変換器１６６ｉ３、１６６ｑ３には第３のクロック１７２３が供給される。これらの多相クロック１７２１、１７２２、１７２３の相互のタイミングの差を可変ゲインアンプ１６５の出力のモノパルス信号のパルス幅よりも十分小さくすることにより、モノパルス信号は複数のタイミングでサンプリングしてＡ／Ｄ変換されることができる。例えば、モノパルス信号のパルス幅が２ｎｓ以上であるのに対して、多相クロック１７２１、１７２２、１７２３の相互のタイミングの差を１ｎｓ以下の程度に設定されている。タイムインターリーブド型のＡ／Ｄ変換器ＡＤＣでＡ／Ｄ変換されてデジタル出力データは、ベースバンド処理ユニット１６７に供給されて、フィルタリングや復調等のデジタル信号処理が実行される。また、ベースバンド処理ユニット１６７では、タイムインターリーブド型のＡ／Ｄ変換器ＡＤＣの出力の複数のタイミングのデジタル出力信号の大小関係から、インパルス信号Ｉｍｐｌｓと多相クロックパルスとの同期ずれや同期はずれが検出される。検出結果により多相クロック制御回路１７１を制御して、多相クロック１７２１、１７２２、１７の位相を調整することで、インパルス信号Ｉｍｐｌｓと多相クロックパルスとの同期を獲得する。このＵＷＢ−ＩＲ無線通信機のタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣを構成する個々のＡ／Ｄ変換器１６６ｉ１、１６６ｉ２、１６６ｉ３、１６６ｑ１、１６６ｑ２、１６６ｑ３にも、高性能のアンダーサンプリングＡ／Ｄ変換器の性能が必要となる。これを実現するためには、個々のサブＡ／Ｄ変換器に上記の本発明の第１の実施形態で説明してきた種々の実施形態の低消費電力で高精度のアンダーサンプリングサンプル／ホールド回路ＳＨＣと上記の本発明の第１の実施形態で説明してきた種々の実施形態のプリアンプのバイアス電流を削減するコンパレータＣＯＰとを使用することが推奨される。尚、図３７では、Ｉ信号、Ｑ信号のそれぞれに対してタイムインターリーブド型のＡ／Ｄ変換器ＡＤＣを３個のサブＡ／Ｄ変換器により構成する例を示している。しかし、これに限定されるものではなく、タイムインターリーブド型のＡ／Ｄ変換器ＡＤＣを４個以上のサブＡ／Ｄ変換器により構成しても良いことは言うまでもないであろう。
【０１９２】
以上説明してきた種々の実施形態によるＡ／Ｄ変換器ＡＤＣと種々の実施形態によるＵＷＢ−ＩＲ無線通信機は、様々なシステムへの応用が可能である。その一例として、ワイヤレス・センサ・ネットワーク（以下、センサネットと略称する）技術が挙げられる。センサネットでは、人間の状態や、電子機器等の物品の状況や、それらの周辺環境など様々な状況や環境のデータを、ワイヤレスのネットワーク上に無線で発信することで、生活や業務の高効率化を実現しようとするものである。さらには新規応用も期待されており、特に、セキュリティー、ヘルスケアなどでの利用が注目されている。
【０１９３】
図３８は本発明で以上説明してきた種々の実施形態によるＡ／Ｄ変換器ＡＤＣと種々の実施形態によるＵＷＢ−ＩＲ無線通信機を使用するセンサネットシステムの一例を示す図である。
【０１９４】
このセンサネットシステムは、インターネット（ＩＮＴ）とサーバ（ＳＲＶ）と端末（ＴＲＭ）と基地局（ＢＡＳ）とからなるサービスインフラと、サービスを享受する多数の人間やモバイル機器等の物品にアタッチされる多数の端末ノード（ＮＯＤ）とから構成される。サーバＳＲＶには、種々のデータベース（ＤＢＳ）も含まれている。多数の端末ノードＮＯＤが種々の環境に分散配置されて、各端末ノードＮＯＤが収集した大量の情報は基地局ＢＡＳを経由してサーバＳＲＶに集約され、インターネットＩＮＴなどのネットワーク上で種々のサービスに有効活用されるものである。
【０１９５】
このようなセンサネットでは、多数の端末ノードＮＯＤを分散配置するにあたり、端末ノードＮＯＤの自由度を向上するために、端末ノードＮＯＤでは電源線やデータ線を不要にする必要がある。すなわち、端末ノードＮＯＤは内蔵電源を持ち、かつ無線通信を行なう必要がある。電源の寿命は保守費用に影響するため、端末ノードＮＯＤの消費電力は小さいほど望ましい。各端末ノードＮＯＤは、図３７に示したように、センサ（ＳＥＮ）、コントローラ（ＣＰＵ）、メモリ（不揮発性メモリＲＯＭ／揮発性メモリＲＡＭ）、無線通信ユニット（送信サブユニットＴＸ／受信サブユニットＲＸ）、および電源ユニット（ＰＷＲ）等を含んでいる。この端末ノードＮＯＤの中で電力消費が大きい部品としては、無線通信ユニット（ＴＸ／ＲＸ）が挙げられる。すなわち、無線通信ユニット（ＴＸ／ＲＸ）での低消費電力の無線通信方式が重要となる。従って、図３８の下に示したように、端末ノードＮＯＤを構成する受信サブユニットＲＸとして、図３７に示した本発明の第２の実施形態によるＵＷＢ−ＩＲ無線通信機の受信回路を使用することで、低消費電力化が可能となる。従って、端末ノードＮＯＤの電源の寿命を延ばすことが可能となり、さらには、システムの保守費用の低減が可能となる。尚、図３７に示した端末ノードＮＯＤを構成するセンサＳＥＮは、人間や種々の物品の温度、振動等の種々の状況を把握するためのものである。またこのセンサＳＥＮを加速度センサとすれば、人間や種々の物品の運動、移動の運動エネルギーを電源ユニットＰＷＲの電源電圧に変換することができる。
【０１９６】
図３９は、図３２に示したＵＷＢ−ＩＲ無線通信機の可変ゲインアンプ（ＶＧＡ）とアンダーサンプリングＡ／Ｄ変換器（ＡＤＣ）のより具体的な構成を示す回路図である。
【０１９７】
図３２に示したＵＷＢ−ＩＲ無線通信機の受信ミキサＭＩＸに接続されたローパスフィルタＬＰＦからのアナログベースバンド信号は、可変ゲインアンプＶＧＡにて増幅される。この時、可変ゲインアンプＶＧＡのゲインは、ゲイン制御信号Ｖｇｃｔｌにより制御される。可変ゲインアンプＶＧＡの出力からのアナログベースバンド増幅信号は、アンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣ（図２７に示したアンダーサンプリングサンプル／ホールド回路と同一の構成）のサンプルしてホールドする速度と比較して高速な信号成分を含むものである。アンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣは、可変ゲインアンプＶＧＡの高速に変化する出力信号をサンプルして、高速変化信号の速度と比較して長い時間にわたりサンプルした信号をホールドする。このアンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣを使用することにより、高速の入力信号を低消費電力でかつ高性能でサンプル／ホールドすることが可能となる。
【０１９８】
このアンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣによりホールドされたアナログ信号は、次段のサンプル／ホールド回路ＳＨＣと、コンパレータＣＯＰ１、ＣＯＰ２とに供給される。このサンプル／ホールド回路ＳＨＣは図３１に示したサンプル／ホールド回路ＳＨＣと略同様に構成され、２倍の電圧ゲインを持つサンプル／ホールド回路であり、入力された信号をサンプルして、２倍に電圧増幅してホールドを行う。また、次段のコンパレータＣＯＰ１、ＣＯＰ２は、図２１に示したコンパレータＣＯＰと略同様に構成され、前段のアンダーサンプリングサンプル／ホールド回路ＵＳＳＨＣの出力信号を基準電圧と比較する。基準電圧Ｖｒｅｆ＿１、Ｖｒｅｆ＿２は、分圧抵抗Ｒにより生成されている。次段のコンパレータＣＯＰ１、ＣＯＰ２のそれぞれでは入力信号と基準電圧との差を、初段アンプ（ＦＡＭＰ）２１１＿Ａ、二段目アンプ（ＳＡＭＰ）２１１＿Ｂにて増幅して、ラッチ回路（ＬＣＨ）２１２に弁別結果がラッチされる。この時に、初段アンプ（ＦＡＭＰ）２１１＿Ａ、二段目アンプ（ＳＡＭＰ）２１１＿Ｂのバイアス電流は、初段アンプ（ＦＡＭＰ）２１１＿Ａの出力電圧差に応答するバイアス電流制御回路（ＢＣＣ）２１３の出力により制御されている。すなわち、初段アンプ（ＦＡＭＰ）２１１＿Ａの出力電圧差が大きい場合には、バイアス電流制御回路（ＢＣＣ）２１３の出力により初段アンプ（ＦＡＭＰ）２１１＿Ａ、二段目アンプ（ＳＡＭＰ）２１１＿Ｂのバイアス電流が削減されて、低消費電力化が図られている。
【０１９９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２００】
既に説明したように、本発明は低消費電力かつ高精度のアンダーサンプリングサンプル／ホールド回路とプリアンプのバイアス電流を動的に抑制する低消費電力なコンパレータとからなるアンダーサンプリングＡ／Ｄ変換器に限定されるものではなく、パイプライン型だけではなく、逐次比較型さらにはオーバーサンプリングΣΔ型のＡ／Ｄ変換器にも適用可能であり、種々の型のＡ／Ｄ変換器の低消費電力化と高精度化とに広範囲に応用できるものある。
【０２０１】
また、本発明は、アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路と、サンプル／ホールド回路からのホールド出力信号の信号レベルを弁別するコンパレータとを含むＡ／Ｄ変換器に限定されるものではなく、広範囲に使用されるサンプル／ホールド回路自体にも適応可能であり、また広範囲に使用されるコンパレータ自体にも適応可能である。
【０２０２】
広範囲に使用されるサンプル／ホールド回路の請求項や広範囲に使用されるコンパレータの請求項を将来必要に応じて分割出願することを考慮して、この分割出願の可能性を持つ発明の特徴を下記に記載する。
【０２０３】
広範囲に使用される基本的なサンプル／ホールド回路（ＳＨＣ）は、オペアンプ（ＯＰＡ、６１）と、第１スイッチ（ＳＷ１）と、第２スイッチ（ＳＷ２）と、第３スイッチ（ＳＷ３）と、第４スイッチ（ＳＷ８）と、第１容量（Ｃ２）と、第２容量（Ｃ３）とを含む。
【０２０４】
入力信号（Ｖｉｎ）は前記第１スイッチ（ＳＷ１）の一端に供給され、前記第１スイッチ（ＳＷ１）の他端は前記第１容量（Ｃ２）の一端と前記第２スイッチ（ＳＷ２）の一端とに接続されている。前記第１容量（Ｃ２）の他端は前記第２容量（Ｃ３）の一端と前記第４スイッチ（ＳＷ８）の一端とに接続され、前記第２容量（Ｃ３）の他端は前記オペアンプ（ＯＰＡ、６１）の入力と前記第３スイッチ（ＳＷ３）の一端とに接続され、前記第２スイッチ（ＳＷ２）の他端と前記第３スイッチ（ＳＷ３）の他端とは前記オペアンプ（ＯＰＡ、６１）の出力に接続されている。
【０２０５】
前記サンプル／ホールド回路（ＳＨＣ）のサンプルモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオン状態に制御され、前記第２スイッチ（ＳＷ２）がオフ状態に制御される。
【０２０６】
前記サンプル／ホールド回路（ＳＨＣ）のホールドモードでは、前記第１スイッチ（ＳＷ１）と前記第３スイッチ（ＳＷ３）と前記第４スイッチ（ＳＷ８）とがオフ状態に制御され、前記第２スイッチ（ＳＷ２）がオン状態に制御される。
【０２０７】
前記第４スイッチ（ＳＷ８）の他端は、システムで実質的に安定に維持された動作電位（ＧＮＤ）に接続されている（図１０乃至図１２参照）。
【０２０８】
広範囲に使用される好適なサンプル／ホールド回路（ＳＨＣ）から更に好適なサンプル／ホールド回路（ＳＨＣ）は、前記の説明から自明であろう。
【０２０９】
また広範囲に使用される基本的なコンパレータ（ＣＯＰ）は、差動入力信号（Ｖｓｉｇ、Ｖｒｅｆ）を増幅するプリアンプ（ＡＭＰ）と、前記プリアンプ（ＡＭＰ）から生成される差動出力信号（Ｖａ１、Ｖａ２）をラッチするラッチ回路（ＬＣＨ）と、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）のレベル差に応答して前記プリアンプ（ＡＭＰ）のバイアス電流（Ｉｂｉａｓ）の電流値を制御するバイアス制御回路（ＢＣＣ）とを含む。
【０２１０】
前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が小さい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を大きな電流値に制御して、前記プリアンプ（ＡＭＰ）から生成される前記差動出力信号（Ｖａ１、Ｖａ２）の前記レベル差が大きい時には前記バイアス制御回路（ＢＣＣ）は前記プリアンプ（ＡＭＰ）の前記バイアス電流（Ｉｂｉａｓ）を小さな電流値に制御する（図１３乃至図１４参照）。
【０２１１】
広範囲に使用される好適なコンパレータ（ＣＯＰ）から更に好適なコンパレータ（ＣＯＰ）は、前記の説明から自明であろう。
【符号の説明】
【０２１２】
ＳＨＣ  サンプルホールド回路
ＳＷ１  スイッチ
Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ  容量
ＡＤＣ  Ａ／Ｄ変換器
ＣＯＰ  コンパレータ
１１、４１、６１、９１  オペアンプ（ＯＰＡ）
１８１、２１１  プリアンプ（ＡＭＰ）
１８２、２１２  ラッチ（ＬＣＨ）
２１３  バイアス制御回路（ＢＣＣ）
１６１  アンテナ（ＡＮＴ）
１６２  ローノイズアンプ（ＬＮＡ）
１６３ｉ、１６３ｑ  ミキサ（ＭＩＸ）
１６４ｉ、１６４ｑ  ローパスフィルタ（ＬＰＦ）
１６５ｉ、１６５ｑ  可変ゲインアンプ（ＶＧＡ）
１６６ｉ、１６６ｑ  Ａ／Ｄ変換器（ＡＤＣ）
１６７  ベースバンド処理ユニット（ＢＢ）
１６８  π／２位相シフタ（ＱＰＳ）
１６９  ……  クロック発生器（ＣＬＫ）
ＵＳＳＨ  アンダーサンプリングサンプル／ホールド回路
１５１１、１５１２、１５１ｎ  サブＡ／Ｄ変換器（ＳＡＤＣ）
１５２  デジタルマルチプレクサ（ＭＵＸ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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