(57)【要約】【課題】閾値電圧ばらつきが少ないデプレッション型ＮチャネルＭＯＳトランジスタを提供する。【解決手段】デプレッション型ＮチャネルＭＯＳトランジスタの、チャネル領域となる低濃度Ｎ型不純物領域の下に、同程度の濃度の低濃度Ｐ型不純物領域を形成し、低濃度Ｎ型不純物領域の深さばらつきを抑制する。【選択図】図１
2011210901.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の、第１導電型のウェル領域と、
前記第１導電型ウェル領域上に形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極と、
前記第１導電型のウェル領域内であって、前記ゲート電極の両端に形成した第２導電型のソース・ドレイン領域と、
前記第１導電型のウェル領域内であって、前記ソース・ドレイン領域の間の前記ゲート酸化膜下に形成した第２導電型の低濃度不純物領域と、
前記第１導電型のウェル領域内であって、前記ソース・ドレイン領域の間の前記第２導電型の低濃度不純物領域の下に形成した第１導電型の低濃度不純物領域と、
を有する事を特徴とするデプレッション型ＭＯＳトランジスタ。
【請求項２】
前記第１導電型の低濃度不純物領域を前記ソース・ドレイン領域から離れて形成した事を特徴とする請求項１記載のデプレッション型ＭＯＳトランジスタ。
【請求項３】
前記第１導電型の低濃度不純物領域と前記ソース・ドレイン領域との距離を０．５μｍから１．５μｍの間で離間させた事を特徴とする請求項２記載のデプレッション型ＭＯＳトランジスタ。
【請求項４】
前記第１導電型の低濃度不純物領域のピーク濃度が５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3であることを特徴とする請求項１乃至３のいずれか１項に記載のデプレッション型ＭＯＳトランジスタ。
【請求項５】
前記第２導電型の低濃度不純物領域のピーク濃度が１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3であることを特徴とする請求項４記載のデプレッション型ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みチャネルを有するデプレッション型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
トランジスタの分類の一つとして、ノーマリーオフ型、すなわちゲート電圧が０Ｖの時にドレイン／ソース間電流が流れないものと、ノーマリーオン型、すなわちゲート電圧が０Ｖの時にドレイン／ソース間電流が流れるものとに分ける方法がある。ＭＯＳトランジスタの場合、特に前者をエンハンス型、後者をデプレッション型と称する。例えばＮチャネルＭＯＳトランジスタの場合、デプレッション型ＭＯＳトランジスタは閾値電圧がマイナスの値をとるように設定されている。
【０００３】
図２は一般的なデプレッション型ＮチャネルＭＯＳトランジスタの模式断面図である。Ｎチャネルトランジスタはデプレッション型、エンハンス型に関わらず、およそ１×１０15／ｃｍ3から１×１０17／ｃｍ3までのＰ型ウェル領域５上に形成される。デプレッション型、エンハンス型の違いは、デプレッション型ではゲート酸化膜１０下のチャネル領域９に１×１０17／ｃｍ3から５×１０18／ｃｍ3の低濃度Ｎ型不純物領域３が形成されている事であり、１×１０19／ｃｍ3以上の濃度のＮ型のゲート電極８の両端のＮ型のソース・ドレイン領域２と合わせてＮ型の電流経路を形成している。このような構成にする事により、ゲート電極に印加する電圧が０Ｖの場合でも、ドレイン／ソース間に電圧を印加すると、このＮ型の不純物群からなる電流経路に電流を流すことができる。
【０００４】
次に、一般的なデプレッション型ＮチャネルＭＯＳトランジスタの電気的動作について説明する。先に述べたように、ゲート電圧が０Ｖの場合はＮ型のソース・ドレイン領域と低濃度Ｎ型不純物領域を介してドレイン・ソース間電圧に応じて電流が流れる。この時、電流経路の上端がゲート酸化膜界面であり、下端がＰウェル領域と低濃度Ｎ型不純物領域のＰＮ接合界面である。より厳密に言うのであれば、電流経路の下端はＰウェル領域と低濃度Ｎ型不純物領域のＰＮ接合近傍に形成される空乏層の上端がそれに当たる。ゲート電圧を正の値にした場合、低濃度Ｎ型不純物領域にさらなる電子が誘起され、より多くの電流が流れることとなる。
【０００５】
一方、ゲート電圧を負の側に増やした場合、低濃度Ｎ型不純物領域のゲート酸化膜界面から下に向かって空乏化が始まり、負側の電圧増加に従いＰウェル領域とのＰＮ接合との間の電流経路を狭める。そしてそれに伴って電流値が低下する。
【０００６】
そしてさらにゲート電圧を負の側に増やし、ゲート酸化膜界面から発生する空乏層が、Ｎ型低濃度不純物領域とＰウェル領域とのＰＮ接合で形成される空乏層に接触すると、電流経路が消失し電流値が０となる。およそこのときのゲート電圧値がデプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧となり、負の値をとることになる。
【０００７】
以上から理解できるように、電流が流れる経路はゲート酸化膜より半導体基板側に深い部分がメインとなるので、デプレッション型ＭＯＳトランジスタは埋め込みチャネル型ＭＯＳトランジスタとも呼ばれる。一方、エンハンス型ＭＯＳトランジスタは一般に表面チャネル型である。
【０００８】
上記のような電気的動作・構造を有するデプレッション型ＮチャネルＭＯＳトランジスタを半導体製造工程にて作成するには、ゲート酸化膜形成前、もしくはゲート電極形成前かつゲート酸化膜形成後にＮ型不純物をゲート酸化膜下に注入する、チャネル形成工程を挿入する。その不純物はリンもしくはヒ素で、１×１０11／ｃｍ2から１×１０13／ｃｍ2の値でイオン注入法により形成する。
【０００９】
このようなデプレッション型ＭＯＳトランジスタは、半導体集積回路においてはノーマリーオン型という特徴を生かして定電流源として用いる場合が多い。またその定電流を利用して定電圧回路を構成する例がある。このような用途は特にアナログ回路に多く、その定電流性については精度が高いほどアナログ回路としての高性能化や回路全体の低コスト化に寄与できる。
【００１０】
具体的に求められる精度というのは、閾値電圧と電流駆動能力であるが、デプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧はエンハンス型ＮチャネルＭＯＳトランジスタの閾値電圧に比べ一般的にばらつきが大きい。
【００１１】
その理由は、エンハンス型ＮチャネルＭＯＳトランジスタの閾値電圧に関係するパラメータがおよそ、以下の３つで決まるのに対し、デプレッション型ＮチャネルＭＯＳトランジスタはさらにチャネル不純物深さのパラメータが加わるためである。
１）チャネル不純物濃度
２）ゲート酸化膜厚
３）固定電荷などで決まるフラットバンド電圧
デプレッション型ＭＯＳトランジスタの作成方法やその特性劣化・ばらつきを低減する方法としては、例えば特許文献１などに開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−１６１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のデプレッション型ＭＯＳトランジスタには以下のような課題があった。デプレッション型ＭＯＳトランジスタの閾値電圧は、チャネルの空乏層の伸びが関与している事は前述の通りだが、その空乏層の伸びを発生させるための電圧相当分は、空乏層の伸びの２乗に比例するため、空乏層距離の変動は閾値電圧を大きく変化させてしまう。この空乏層距離は、ＮチャネルＭＯＳトランジスタの場合、Ｎ型不純物領域の深さに相当するが、これはＮ型不純物注入後の熱処理やＰ型ウェル層の深い部分での濃度ばらつきに依存し、これらを低減する事が難しい。従ってデプレッション型ＭＯＳトランジスタの閾値電圧はエンハンス型ＭＯＳトランジスタよりも大幅にばらついてしまい、このばらつきをアナログ回路で吸収させるために余裕を持った設計や仕様を採用する結果、高精度のアナログＩＣを低コストで提供する事が難しいという課題があった。
【課題を解決するための手段】
【００１４】
本発明は上記課題を解決するために、以下のようにした。
まず、半導体基板上の、第１導電型のウェル領域と、第１導電型ウェル領域上に形成したゲート絶縁膜と、ゲート絶縁膜上に形成したゲート電極と、第１導電型のウェル領域内であって、ゲート電極の両端に形成した第２導電型のソース・ドレイン領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間のゲート酸化膜下に形成した第２導電型の低濃度不純物領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間の第２導電型の低濃度不純物領域の下に形成した第１導電型の低濃度不純物領域と、を有する事を特徴とするデプレッション型ＭＯＳトランジスタとした。
【００１５】
また、第１導電型の低濃度不純物領域をソース・ドレイン領域から離れて形成した事を特徴とするデプレッション型ＭＯＳトランジスタとした。
【００１６】
そして、上記の第１導電型の低濃度不純物領域と前記ソース・ドレイン領域との距離を０．５μｍから１．５μｍの間で離間させた事を特徴とするデプレッション型ＭＯＳトランジスタとした。
【００１７】
さらに、第１導電型の低濃度不純物領域のピーク濃度が５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3であることを特徴とするデプレッション型ＭＯＳトランジスタとした。
【００１８】
加えて、第２導電型の低濃度不純物領域のピーク濃度が１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3であることを特徴とするデプレッション型ＭＯＳトランジスタとした。
【発明の効果】
【００１９】
本発明によれば、閾値ばらつきの変動が少ないデプレッション型ＭＯＳトランジスタを作成する事ができ、それによって低コスト・高性能なアナログ回路を有する半導体集積回路を提供する事ができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例であるデプレッション型ＮチャネルＭＯＳトランジスタの模式断面図である。
【図２】従来のデプレッション型ＮチャネルＭＯＳトランジスタの模式断面図である。
【図３】本発明の第２の実施例であるデプレッション型ＮチャネルＭＯＳトランジスタの模式断面図である。
【図４】本発明のデプレッション型ＮチャネルＭＯＳトランジスタの深さ方向不純物濃度分布を示すグラフである。
【図５】本発明のデプレッション型ＮチャネルＭＯＳトランジスタの深さ方向不純物濃度分布を示す別のグラフである。
【図６】本発明のデプレッション型ＮチャネルＭＯＳトランジスタを作成するための工程フロー断面図である。
【発明を実施するための形態】
【００２１】
以下にこの発明の実施の形態を図面に基づいて説明する。
図１は、本発明の第１の実施例であるデプレッション型ＭＯＳトランジスタの模式断面図である。従来方法との違いは、チャネルとなるＮ型低濃度不純物領域の下層に新たに、Ｐウェル領域よりも高い濃度をもつＰ型低濃度不純物層をイオン注入法で形成していることである。このような構造にした場合、たとえ、Ｎ型低濃度不純物領域の深さが熱処理のばらつきにより大きくなった場合でも、Ｎ型低濃度不純物領域のすその部分はＰ型低濃度不純物層の表面側への拡散で相殺され、結果としてＮ型低濃度不純物領域とその下のＰ型領域の接合位置のばらつきが抑制され、それにより閾値電圧の変動も抑制される。
【００２２】
ここでＮ型低濃度不純物領域及びＰ型低濃度不純物領域の濃度ピークを決めるイオン注入エネルギーについては、ばらつきが非常に小さいので注入時の深さ変動による閾値電圧のばらつきは無視できるほど小さい。
【００２３】
このＮ型低濃度不純物領域及びＰ低濃度不純物領域の深さ及び濃度については、イオン注入条件を適切に選ぶことで様々なパターンを選定する事が出来る。
【００２４】
例えば図４は、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2のイオン注入をした後、Ｐ型低濃度不純物の条件としてボロンを用い、４０ｋｅＶ、１．０×１０12／ｃｍ2のイオン注入を施した場合の不純物濃度分布である。このようにＰ型不純物領域の深さを注入エネルギーで制御する事で、Ｎ型低濃度不純物の接合位置を変えることなくＮ型低濃度不純物領域の直下の位置にＰ型低濃度不純物領域を設定できる。
【００２５】
このＰ不純物領域はボロンの元素を用いているため、チャネル不純物を形成した後の熱処理が大きいと、ヒ素の下方向の拡散よりもボロンの表面方向への拡散が顕著になり、Ｎ型低濃度不純物領域の接合位置が浅くなる場合がある。そのような場合は、Ｐ型低濃度不純物領域形成のためのイオン注入エネルギーを大きくしておけばよい。例えば、ボロンのエネルギーを４０ｋｅＶから６０ｋｅＶに変更する事により、０．０５ｕｍ程度深く設定する事ができる。
【００２６】
また、図５は、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2のイオン注入をした後、Ｐ型低濃度不純物の条件としてボロンを用い、４０ｋｅＶ、５．０×１０12／ｃｍ2のイオン注入を施した場合の不純物濃度分布である。Ｐ型低濃度不純物領域の注入量があまり大きくなると、先に述べた表面側への拡散が支配的になり、Ｎ型低濃度不純物領域と下のＰ型不純物領域の接合面が、このＰ型低濃度不純物領域の熱処理による深さばらつきに律速されるようになる。そのため、Ｐ型低濃度不純物領域の最大ピーク濃度はＮ型低濃度不純物領域の最大ピーク濃度以下である事が望ましい。
【００２７】
先の例では、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2とした場合、Ｐ型低濃度不純物の条件として、ボロンであれば、イオン注入条件は４０から７０ｋｅＶ、１．０×１０12／ｃｍ2から５．０×１０12／ｃｍ2の範囲が望ましい。ただこれも、続く熱処理の大小によって最適設定値が変わる事は前述の通りである。その後、様々な熱処理を経て、最終的にはＮ型低濃度不純物領域のピーク濃度は１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3となるが、閾値電圧のばらつきを低減させるためにＰ型低濃度不純物領域のピーク濃度は５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3である事が望ましい。
【００２８】
次に、本発明のＮチャネルデプレッション型ＭＯＳトランジスタの作成方法について図６を用いて説明する。
【００２９】
まず、通常のＭＯＳトランジスタの製造方法と同じく半導体基板１上にウェル領域を形成し、素子を形成しない部分をＬＯＣＯＳ法による厚い酸化膜などにより分離形成する。（図６（ａ））
次に、素子形成領域のデプレッション型ＭＯＳトランジスタ形成領域にレジストをマスクにし、Ｎ型低濃度不純物領域形成のためのイオン注入を行う。条件は前述の通り、閾値電圧狙い値によって任意に選ぶ。（図６（ｂ））
次に、同じレジストをマスクとしてＰ型低濃度不純物領域形成のためのイオン注入を行う。この条件も前述の通り、閾値ばらつき抑制のために任意の値を選ぶ。（図６（ｃ））
次に、デプレッション型ＭＯＳトランジスタのゲート電極形成のためのポリシリコンの堆積・熱拡散やイオン注入などによる１×１０19／ｃｍ2の濃度の不純物注入・ゲート電極のパターニングを行う。（図６（ｄ））
次に、ソース・ドレインの形成を行い、半導体素子として完成させる。（図６（ｅ））
以上述べたように、本方法は余分なマスク工程を必要とせず、１ステップのイオン注入工程の増加のみで作成できるので、プロセスコストの増大を伴うことなく閾値電圧の高精度化を実現させる事が出来る。
【００３０】
図３は、本発明の第２の実施例を示す模式断面図である。第１の実施例においてはソース・ドレインの条件について言及してこなかったが、パンチスルーなど短チャネル効果抑制のためにゲート電極脇に低濃度ドレインを形成する場合があり、条件によってはこの低濃度ドレインとＰ型低濃度不純物領域のＰＮ接合において耐圧低下を起こす場合がある。第２の実施例ではこれを避けるために、マスク工程を追加してＰ型低濃度不純物領域をチャネルの内側にオフセットさせて形成している。オフセット幅は必要耐圧にもよるが、０．５μｍから１．５μｍの間が妥当である。
【００３１】
以上の説明は、Ｎチャネルデプレッション型ＭＯＳトランジスタを例に挙げてきたが、Ｐチャネルデプレッション型ＭＯＳトランジスタの場合も注入不純物の導電型を変更するだけで容易に本発明の構造・効果を得る事ができる。すなわち図１においてチャネルとなるＮ型低濃度不純物領域３をＰ型低濃度不純物領域に、その下のＰ型低濃度不純物領域４をＮ型低濃度不純物領域にかえる事で達成する事ができる。
【符号の説明】
【００３２】
１    半導体基板
２    ソース・ドレイン領域
３    低濃度Ｎ型不純物領域
４    低濃度Ｐ型不純物領域
５    Ｐ型ウェル領域
６    Ｎ型ウェル領域
７    素子分離領域
８    ゲート電極
９    チャネル領域
１０  ゲート酸化膜
１１  第２の低濃度Ｐ型不純物領域
【図１】
2011210901.tif 000003
【図２】
2011210901.tif 000004
【図３】
2011210901.tif 000005
【図４】
2011210901.tif 000006
【図５】
2011210901.tif 000007
【図６】
2011210901.tif 000008