(57)【要約】【課題】光伝送路にレーンを一本追加する必要がなくかつ、外部回路を加える必要がなくかつ、ＳＯＮＥＴ／ＳＤＨ及びＯＴＮに適用できるという３つの要件を満たす光伝送遅延差吸収方法を提供する。【解決手段】光伝送後に、フレーム同期確立用の符号パターンをレーン毎に検出し、その検出した符号パターンからレーン間遅延時間差を算出し、算出された遅延時間差に基づき、レーン信号毎に遅延を付与することを目的として、データを並列に光伝送する前に、互いに異なり、互いに相互相関性が低く、符号のマーク率が略１／２である符号パターンをレーン信号に付与する送信フレーマ用同期パターン変更処理部４１ｂを有する。【選択図】図１
2011101106.tif 000002
【特許請求の範囲】
【請求項１】
送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送方法において、
前記送信装置が、
前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成手順と、
前記データの一部を前記パターン生成手順により生成された同期パターンに書き換えるデータ書き換え手順と、
前記書き換え手順にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換手順と、
を有し、
前記受信装置が、
伝送された光信号を電気信号に変換する光電気変換手順と、
前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与手順と、
前記同期パターン生成手順により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え手順と、
を有することを特徴とするパラレル光伝送方法。
【請求項２】
前記伝送レーン毎に生成される前記同期パターンは、
Ｍ系列符号あるいはＧｏｌｄ系列符号あるいはＰＮ系列符号の組み合わせ、または、これらの一部からなる
ことを特徴とする請求項１記載のパラレル光伝送方法。
【請求項３】
前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成手順
を有することを特徴とする請求項１記載のパラレル光伝送方法。
【請求項４】
前記伝送レーンの数が４であることを特徴とする請求項１から３のいずれかに記載のパラレル光伝送方法。
【請求項５】
前記バルク信号がＳＴＭ−２５６もしくはＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であることを特徴とする請求項１から４のいずれかに記載のパラレル光伝送方法。
【請求項６】
送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送システムにおいて、
前記送信装置が、
前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、
前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、
前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、
を有し、
前記受信装置が、
伝送された光信号を電気信号に変換する光電気変換部と、
前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与部と、
前記同期パターン生成部により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え部と、
を有することを特徴とするパラレル光伝送システム。
【請求項７】
前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成部
を有することを特徴とする請求項６記載のパラレル光伝送システム。
【請求項８】
送信装置と受信装置の間にある伝送レーン間で異なる信号到達時刻の時間差を検出するのに用いられる同期パターンであって前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンでありかつ同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、
前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、
前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、
を有することを特徴とするパラレル光送信装置。
【請求項９】
前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を各レーンの同期パターンとする同期パターン生成部
を有することを特徴とする請求項８記載のパラレル光送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を並列化して送信するパラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置に関する。
【背景技術】
【０００２】
近年の光通信技術の進展はめざましく、現在、シリアル伝送の分野では４０Ｇｂｉｔ／ｓの送受信技術を用いた製品が商用化されている、しかしながら、現在の通信需要の増大から、現在開発されている４０Ｇｂｉｔ／ｓシリアル送受信モジュールよりも、もっと安価な技術または製品を用いて４０Ｇｂｉｔ／ｓのバルクデータを伝送したいという要望が高まっている。さらに、通信容量への要望は４０Ｇｂｉｔ／ｓに留まらず、一例では１００Ｇ  Ｅｔｈｅｒｎｅｔ（登録商標）の標準化が米国電気電子技術者協会（ＩＥＥＥ）により既に開始されている。
【０００３】
一方、シリアル伝送技術よりもシステムを安価に構成できる技術にパラレル伝送技術がある。将来、技術が成熟してくれば、パラレル伝送よりシリアル伝送がコスト的に有利であることを歴史が証明しているが、現段階ではトラフィックデマンドの急増に見合う程４０Ｇｂｉｔ／ｓシリアル伝送モジュールのコスト低下が十分に進んでいない。それに対し、パラレル光伝送技術は４０Ｇｂｉｔ／ｓでバルクデータを送信する際に、１０Ｇｂｉｔ／ｓの伝送技術を用いて、４本のレーンにデータを並列化して伝送するので、１０Ｇ  Ｅｔｈｅｒｎｅｔ（登録商標）の標準化によって劇的に安価になった１０Ｇｂｉｔ／ｓ技術及び製品を利用できる利点がある。しかしながら、ひと塊のバルクデータを並列化して伝送する場合、ビットシーケンスインテグリティ（ＢＳＩ）をどのように保証するのか、言い換えれば並列化した各レーン間の遅延差（スキュー）をいかに調整するのかといった課題が生じる。
【０００４】
また、現在、世界各地でクライアントがネットワークに接続しており、ネットワークを介して長距離遠方までデータを伝送したいという要求が高まっている。クライアントは、種々の規格（プロトコル）で接続しているが、その中でも、注目すべきはＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ  (Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ：同期光伝送網) ／ＳＤＨ (Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：同期デジタル・ハイアラーキ)（非特許文献１）およびＯＴＮ(Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ)（非特許文献２）のプロトコルである。
まず、Ｅｔｈｅｒｎｅｔ（登録商標）はコンピュータネットワークの規格のひとつで、世界中のオフィスや家庭で一般的に使用されているＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）で最も使用されている技術規格である。
次に、ＳＯＮＥＴ／ＳＤＨとは、ＳＯＮＥＴとＳＤＨの総称で、光ファイバーを用いた高速デジタル通信方式の国際規格である。低速な回線を階層的に積み上げて多重化することにより、回線の高速化を実現する光伝送技術の規格であり、インターネットサービスプロバイダ間を結ぶインターネットのバックボーン回線などに用いられる。ＳＯＮＥＴとＳＤＨでは、細かな部分は異なるが、殆ど同じ規格と考えてよく、相互接続も可能である。ＳＤＨという名称は主にヨーロッパで用いられ、北アメリカではＳＯＮＥＴと呼ばれることが多いので、混乱を避けるため、ＳＯＮＥＴ／ＳＤＨと表記するのが一般的となっている。
一方、ＯＴＮは、現在の光コア網において基本プラットフォームとして幅広く利用されている光伝送規格であり、電話サービスだけではなく、ＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）やイーサネット（登録商標）系サービスの信号も統一的に扱うことができる。Ｅｔｈｅｒｎｅｔ（登録商標）のデータフレームもＳＯＮＥＴ／ＳＤＨのデータフレームも、ＯＴＮのデータフレームにマッピングされて、光ファイバーで伝送されるので、ＯＴＮはベースになるプロトコルである。上記３つのプロトコルは世界的に最も普及した規格（プロトコル）であるので、まずこれら３つのプロトコルで、パラレル光伝送を実現する必要がある。
【０００５】
次に、従来の３種類のデスキュー方法について説明する。まず、Ｅｔｈｅｒｎｅｔ(登録商標)に適用されている第１のデスキュー方法について図面を参照しながら説明する。図１１はマルチレーンディストリビューション（Ｍｕｌｔｉ−Ｌａｎｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ：ＭＬＤ）による遅延差を無くす（デスキュー）方法の概念図を示す。ＭＬＤはＩＥＥＥで議論されているデスキュー技術であり、非特許文献３で知られている。この技術は物理レイヤより上で且つＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）レイヤ直下にあるサブレイヤに属する。まず、ＭＬＤ送信装置１１は、データブロックの後にスキュー調整ブロックＡを付けて送信する。伝送路では、伝送路に応じたスキュー１２ａ、１２ｂ、１２ｃ、１２ｄが付与される。ＭＬＤ受信装置１３ではスキュー調整ブロックＡの位相を基に、遅延調整部１４で受信側バッファメモリの遅延量を調整し、各レーンのスキューを補償する。ＭＬＤ技術はＭＡＣレイヤ直下のサブレイヤに属することからも分かるようにＥｔｈｅｒｎｅｔ(登録商標)に特化した技術であり、種々のプロトコルに準拠するシステムを持つ種々のクライアントに対応できない。
【０００６】
そこで、種々のクライアントに対応できる第２のデスキュー方法が考案されている。まず、そのうちの１つであるＳＦＩ−５（Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５）によるデスキュー方法の概要を説明する。ここで、ＳＦＩ−５とは、４０Ｇｂｉｔ／ｓのアプリケーションをターゲットとする光モジュールと信号処理ＬＳＩあるいは信号処理ＬＳＩ間のインターフェースであり、２．５Ｇｂｉｔ／ｓ×１６チャンネルで構成され、合計で４０Ｇｂｉｔ／ｓの信号を扱うことができる。まず、ＳＦＩ−５インターフェースは、複数のチャネルに並列にデータを送信し、各チャネルは送信装置と受信装置の間で異なるスキューが発生する。次に、ＳＦＩ−５受信装置は、すべてのチャネルで受信したデータを最大の遅延が発生したチャネルに合わせて遅延を与えることにより、チャネル間のスキューのばらつきを排除する。このＳＦＩ−５によるデスキュー方法は、サービスまたはクライアント種別によらないデスキュー方法であり、光パラレル伝送にも適用可能である。また、この技術は標準化団体ＯＩＦ（Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ）にて標準化されており、非特許文献４で知られている。
【０００７】
次に、ＳＦＩ−５のデスキューアルゴリズムについて、図面を参照しながら詳細に説明する。まず、並列信号を伝送する１６本のレーンに加えて、デスキューレーンとしてもう一本のレーンが設けられる。図１２に示される送信装置は、データ復元部２１で受信したデータを１：１６デマルチプレクサ２２で１６個の信号に分離し、そのデータをバッファー２０１から２１６に保存する。マルチプレクサ２４で、１６パラレルレーンの各レーンの信号をブロックごとに、順番にコピーする。最初に、フレーム制御部２６は２つのＡ１バイト、２つのＡ２バイトを挿入し、次にＥＨ１−ＥＨ４までの拡大ヘッダー４バイトをデスキューレーンに書き込んだ後に、マルチプレクサ２５で、コピーした信号をデスキューレーンに順番に書き込む。最初はレーン１の信号の書き込み、次はレーン２の信号の書き込みという順に、順番に書き込み、１６番目のレーンの信号を書き込み後、再度レーン１の信号の書き込みに戻る。このようにして書き込んだ信号は、光伝送路で受信装置へ伝送する。
【０００８】
次に、図１３に示される受信装置は、光伝送された信号を受信し、データ復元部Ｒ３０１からＲ３１７で復元された１６本の受信信号とデスキューレーンの受信信号をバッファーＢ３０１からＢ３１７で保存する。デスキュー制御機３１でデスキューレーンの信号と各レーンの信号を比較し、お互いのビット列が揃うまで、遅延Ｄ３０１からＤ３１６を用いて各レーンの信号をビットシフトさせる。このようにすることで、１６：１マルチプレクサ３２の入力時点で、各レーンの信号間の遅延差がなくなる。また、デスキュー制御部３１は、遅延差を検出できない時は、遅延差調整不可のアラームＴＸ００Ａを発信する。次に、マルチプレクサ３２は、各レーンの信号間の遅延差がなくなった１６本の信号をひとつの信号にして、データを他の機器に送信する。
【０００９】
次に、送信側での具体的なデスキュー信号生成について説明する。図１４に送信側におけるデスキュー信号生成のタイミングチャートを示す。送信装置は、デスキューレーンに同期用の２つのＡ１、２つのＡ２合わせて４バイト、及び拡張ヘッダＥＨ１−ＥＨ４の４バイトの計８バイトのビット列１４１を書き込んだ後、１６レーンの９バイト目から１６バイト目までの８バイト分の信号１４２ａをデスキューレーンの１４２ｂへ書き込み、１５レーンの１７バイト目から２４バイト目までの８バイト分の信号１４３ａをデスキューレーンの１４３ｂへ書き込む。その後、送信装置は８バイトずつレーンをずらしながら書き込み、２レーンの１２１バイト目から１２８バイト目までの８バイト分の信号１４４ａをデスキューレーンの１４４ｂへ書き込み、１レーンの１２９バイト目から１３６バイト目までの８バイト分の信号１４５ａをデスキューレーンの１４５ｂへ書き込む。その後、送信装置は再度、デスキューレーンに同期用の２つのＡ１、２つのＡ２合わせて４バイト、及び拡張ヘッダＥＨ１−ＥＨ４の４バイトの計８バイトのビット列を書き込んだ後に、１６レーンから１レーンまで順に、８バイトずつデスキューレーンに書き込むという一連の処理を各レーンの信号がなくなるまで繰り返す。
【００１０】
次に、受信側での具体的なデスキュー動作について説明する。図１５に受信側におけるデスキューレーンを用いたデスキュー操作のタイミングチャートを示す。図１５に示すように受信装置はデスキューレーンを参照し、デスキューレーンに書かれた８バイト毎のビット列と各レーンのビット列が同一になるように遅延を調整する。具体的には、デスキューレーンにある同期用のビット列１５１直後の８バイト分の信号１５２ｂと１６レーンの９バイト目から１６バイト目までの８バイト分の信号１５２ａを比較し、そのビット列が同一になるまで１６レーンのビット列をビットシフトさせる。同様にして、デスキューレーンの８バイト分の信号１５３ｂと１５レーンの１７バイト目から２４バイト目までの８バイト分の信号１５３ｂを比較し、そのビット列が同一になるまで１５レーンのビット列をビットシフトさせる。受信装置は、上記処理を他のレーンに対しても順番に繰り返し、２レーンの信号１５４ａをデスキューレーンの信号１５４ｂと同一になるように２レーンの信号をビットシフトさせ、１レーンの信号１５５ａをデスキューレーンの信号１５５ｂと同一になるようにビットシフトさせた後に、再度１６レーンから１レーンの信号に対して、上記と同様の処理を各レーンの信号がなくなるまで繰り返す。
【００１１】
各レーンへの信号の分離及び各レーンからの信号の多重については、それぞれ１：１６デマルチプレクサ２２、１６：１マルチプレクサ３２を用いて実施され、分離時は１ビット毎に各レーンに分配され、多重時には、各レーンの信号が１ビット毎順番に多重化される。
以上のように、ＳＦＩ−５を用いると主信号のプロトコルによらずデスキューが可能であるが、レーンを一本追加しなければならない欠点がある。特に、パラレル光伝送の場合は光送受信回路を一式追加する必要があり、一般的に回路規模が増大してしまうという問題がある。
【００１２】
次に、第３のデスキュー方法について説明する。ＶＳＲ５（Ｖｅｒｙ Ｓｈｏｒｔ  Ｒｅａｃｈ Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５）は標準化団体ＯＩＦで定義された近距離ＳＯＮＥＴ／ＳＤＨインターフェースであり、非特許文献５で知られている。ＶＳＲ５で定義されたパラレル電気インターフェースもパラレル光伝送システムに適用可能である。このインターフェースでは、送信側で任意のパラレルビット列に対して６４Ｂ／６６Ｂ符号化を行う。すなわち、ビットレートが１．０３１２５倍だけ上昇する。受信側では、各レーンに書き込まれた６４Ｂ／６６Ｂヘッダを基に、各レーンのデスキューを行う。この方法は、主信号プロトコルに依存しないが、ビットレートが上昇することによる外部回路の増大、特にＰＬＬ（位相同期ループ）回路が煩雑になってしまう。さらに周波数変換を複数回行うことによるジッタ上昇の懸念が避けられないという問題がある。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】「ITU-T G.707/Y.1322 Network Node Interface for the synchronous digital hierarchy (SDH)」、ITU-T、 2007年1月
【非特許文献２】「ITU-T G.709/Y.1331 Interfaces for the Optical Transport Network (OTN)」、ITU-T、2003年3月
【非特許文献３】「100GE and 40GE PCS(MLD) proposal」、IEEE (Institute of Electrical and Electronics Engineers) 802.3Ｂａ、ミュンヘン、2008、 http://www.ieee802.org/3/ba/public/jan08/gustlin_01_0108.pdf
【非特許文献４】「Serdes Framer Interface Level 5 (SFI-5) : Implementation Ａgreement for 40GＢ/s Interface for Physical Layer Devices」、OIF(optical Internetworking Forum) 、2002年1月29日、http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf
【非特許文献５】「Very Short Reach Interface Level 5 (VSR-5) : SONET/SDH OC-768 interface for Very Short Reach (VSR) application」、2002年9月、http://www.oiforum.com/public/document/OIF-VSR5.01.0.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述した３つのデスキュー方法（ＭＬＤ、ＳＦＩ−５、ＶＳＲ５）の中では、世界的に普及したプロトコルであるＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ／ＳＤＨ及びＯＴＮのすべてに適用しようとした場合、光伝送路にレーンを一本追加する必要がなくかつ、ビットレート上昇によるジッタ増大もないＭＬＤが最も望ましいが、Ｅｔｈｅｒｎｅｔ（登録商標）にしか適用できない。なぜなら、従来のＥｔｈｅｒｎｅｔ（登録商標）用のＭＬＤの利用においては、伝送リンクでのビットエラー発生を想定していないため、複数の伝送路があるＳＤＨ／ＳＯＮＥＴ及びＯＴＮへ転用した場合、誤り率が高い伝送路だと、受信側でレーンの誤識別が発生するという問題があり、転用できないからである。
【００１５】
そこで本発明は、上記問題に鑑みてなされたものであり、光伝送路にレーンを一本追加する必要がなくかつ、外部回路を加える必要がなくかつ、ビットエラー発生が起こりえるＳＯＮＥＴ／ＳＤＨ及びＯＴＮに適用できるという３つの要件を満たす同期確立用の符号パターンを生成する同期パターン変更処理部を有することを特徴としたパラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置を提供することを課題とする。
【課題を解決するための手段】
【００１６】
本発明は、上記の課題を解決するために、以下［１］−［９］の態様を提供するものである。
［１］送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送方法において、前記送信装置が、前記伝送レーン間で異なり、前記伝送レーン間で相互相関性が低い同期パターンであって、同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成手順と、前記データの一部を前記パターン生成手順により生成された同期パターンに書き換えるデータ書き換え手順と、前記書き換え手順にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換手順と、を有し、前記受信装置が、伝送された光信号を電気信号に変換する光電気変換手順と、前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信したデータを遅延させる遅延付与手順と、前記同期パターン生成手順により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え手順と、を有することを特徴とするパラレル光伝送方法。
本発明の第１の態様によれば、光信号の送信側において、バルク伝送データに含まれる同期確立用シリアルビット列（ＯＴＮの場合Ａ1、Ａ2バイト）をパラレルのビット列に変換し、その各ビット列を各レーンのデータの先頭に割り当てた時に、レーン毎に互いに異なるビット列になるようにすることを特徴とする。これにより、光信号の受信側において、どのレーンの信号を受信しているのか識別できるようになる。また、バルク伝送データに含まれる同期確立用パターンをパラレルレーンに展開した時に、当該同期確立用パターンをレーン毎に直交性があるようにすることで、ビットエラーの発生する環境下でも、レーンの誤検出を防ぐことができる。さらに、０もしくは１が連続して続く符合連続を防ぐことができるので、受信側において、レーン毎のフレーム同期先頭位置を検出する際の、誤検出を防ぐことができる。
【００１７】
［２］前記伝送レーン毎に生成される前記同期パターンは、Ｍ系列符号あるいはＧｏｌｄ系列符号あるいはＰＮ系列符号の組み合わせ、または、これらの一部からなることを特徴とする上記［１］記載のパラレル光伝送方法。
本発明の第２の態様によれば、フレーム同期確立用パターンに擬似ランダムなビット列を使用することができる。
【００１８】
［３］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成手順を有することを特徴とする上記［１］記載のパラレル光伝送方法。
本発明の第３の態様によれば、各レーンのビット数に応じて、受信装置で誤検出が最も少なくなるようなビット列を同期確立用のパターンとしてフレームに付与することができる。
【００１９】
［４］前記伝送レーンの数が４であることを特徴とする上記［１］から［３］のいずれかに記載のパラレル光伝送方法。
本発明の第４の態様によれば、光伝送レーンを４本並列化して、単線の４倍のデータを光伝送できる。
【００２０】
［５］前記バルク信号がＳＴＭ−２５６もしくはＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であることを特徴とする上記［１］から［４］のいずれかに記載のパラレル光伝送方法。
本発明の第５の態様によれば、ＳＴＭ−２５６もしくＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号でパラレル伝送を行うことができる。
【００２１】
［６］送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送システムにおいて、前記送信装置が、前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、を有し、前記受信装置が、伝送された光信号を電気信号に変換する光電気変換部と、前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与部と、前記同期パターン生成部により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え部と、を有することを特徴とするパラレル光伝送システム。
【００２２】
［７］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成部を有することを特徴とする上記［６］記載のパラレル光伝送システム。
【００２３】
［８］送信装置と受信装置の間にある伝送レーン間で異なる信号到達時刻の時間差を検出するのに用いられる同期パターンであって前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンでありかつ同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、を有することを特徴とするパラレル光送信装置。
【００２４】
［９］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を各レーンの同期パターンとする同期パターン生成部を有することを特徴とする上記［８］記載のパラレル光送信装置。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、デスキューを実現する方法において、光伝送路にレーンを一本追加する必要がなくかつ、外部回路を加える必要がなくかつ、ＳＯＮＥＴ／ＳＤＨ及びＯＴＮに適用できるという３つの要件を満たす同期確立用の符号パターンを生成することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態であるパラレル光伝送装置の構成を示したブロック図である。
【図２】パラレル光伝送装置の遅延差吸収処理部４３の構成を示したブロック図である。
【図３】４０Ｇｂｉｔ／ｓ級ＯＴＵ３信号のフレーム構成を示した図である。
【図４】ＯＴＵ３フレームの同期パタンバイト（ＦＡＳバイト）をシリアルのビット列に展開した後に、４レーンパラレルのビット列に展開した例を示した図である。
【図５】ＯＴＵ３フレームの同期確立用パラレルビット列の変更例（４ビットの直交パターンを３回繰り返したもの）を示した図である。
【図６】ＯＴＵ３フレームの同期確立用パラレルビット列の変更例（８ビットの直交パターンに４ビットの直交パターンを加えたもの）を示した図である。
【図７】Ｍ系列符号発生回路とＧｏｌｄ符号発生回路を示した図である。
【図８】各レーンの同期確立用のビット数に応じて、誤同期確率が最も低いビット列を用いて設定された同期確立用ビット列の例を示した図である
【図９】パラレル光伝送装置の信号処理を説明するためのフローチャートである。
【図１０】パラレル光伝送装置の遅延差吸収処理部４３の信号処理を説明するためのフローチャートである。
【図１１】ＭＬＤによるデスキュー方法の概念図である。
【図１２】ＳＦＩ−５によるデスキュー方法を説明するための送信装置の概略図である。
【図１３】ＳＦＩ−５によるデスキュー方法を説明するための受信装置の概略図である。
【図１４】送信側におけるデスキュー信号生成のタイミングチャートを示した図である。
【図１５】受信側におけるデスキューレーンを用いたデスキュー操作のタイミングチャートを示した図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。図１は、本発明の実施形態であるパラレル光伝送システムの構成図である。同図において、パラレル光伝送システムは、光送信装置と光受信装置と光伝送路４４から構成されている。光送信装置は、送信用フレーマ４１ａと、送信フレーマ用同期パターン変更処理部４１ｂと、送信側インターフェース変換処理部４１ｃと、パラレル光送信モジュール４１ｄを備えている。光受信装置は、受信側フレーマ４２ａと、受信フレーマ用同期パターン変更処理部４２ｂと、遅延差吸収処理部４３と、受信側インターフェース変換処理部４２ｃと、パラレル光受信モジュール４２ｄとを備えている。また、パラレル光送信モジュール４１ｄとパラレル光受信モジュール４２ｄとの間に光伝送路４４を有し、４０Ｇｂｉｔ／ｓの信号を４本のＣＷＤＭ （Ｃｏａｒｓｅ−ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）：低密度波長多重)または４本のＤＷＤＭ（Ｄｅｎｓｅ−ＷＤＭ：高密度波長多重）伝送路等の４本の１０Ｇｂｉｔ／ｓ伝送路でパラレル伝送する。ここで、矢印は信号の流れを表し、矢印の下に書いてある数字は、伝送レーン数を表している。
【００２８】
送信用フレーマ４１ａは、実際のデータに対して、ＳＯＮＥＴ／ＳＤＨまたはＯＴＮの規格で、あるデータ量ごとに同期確立用バイトと誤り訂正符合を付与する。ここで、データに同期確立用バイトと誤り訂正符合を付与したものをフレームと呼ぶこととする。また、ＯＴＵ３規格は，光コア網のプラットフォームＯＴＮ規格の一つとして国際標準化されていて、ＯＴＵ３信号は、ＬＡＮ信号などさまざまなクライアント信号を柔軟に多重・収容できることが知られている。
【００２９】
次に、送信用フレーマ４１ａで形成するフレームについて、ＯＴＵ３信号のフレーム構成を例に、図３を参照しながら説明する。図３は４０Ｇｂｉｔ／ｓのＯＴＵ３信号のフレーム構成を示した図である。フレームの先頭にあたる６バイトの領域について、フレーム同期を確立するためのフレーム同期確立用バイト（ＦＡＳ）が規定されている。図４のＯＴＵ３信号のフレームは、ＦＡ  ＯＨ（Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  ＯｖｅｒＨｅａｄ）５１、ＯＴＵｋ  ＯＨ（Ｏｐｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ  ｋ  ＯｖｅｒＨｅａｄ）５２、ＯＴＵｋ  ＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）５３を有する。ここで、インデックスｋは、サポートするビットレートを表しており、ｋの値が違えば、別バージョンのＯＴＵを表す。ＦＡ  ＯＨ５１は、６バイトのＦＡＳ （Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａｌ）５１ａと１バイトのＭＦＡＳ （ＭｕｌｔｉＦｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａｌ）５１ｂとで表される。ここで、フレーム同期確立用バイトＦＡＳが、１６進数表示で、Ｆ６Ｆ６Ｆ６２８２８２８のパターンで規定されている。ＯＴＵｋ  ＯＨ５２は、３ｂｙｔｅのＳＭ（Ｓｅｃｔｉｏｎ  Ｍｏｎｉｔｏｒｉｎｇ）５２ａ、２バイトのＧＣＣ０（Ｇｅｎｅｒａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ  ０）５２ｂ、２バイトのＲＥＳ（Ｒｅｓｅｒｖｅｄ  ｆｏｒ ｆｕｔｕｒｅ  ｉｎｔｅｒｎａｔｉｏｎａl   Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）５２ｃを有している。
【００３０】
送信用フレーマ４１ａは、上記のように基本的な伝送単位であるフレームを形成し、そのフレームをＳＦＩ−５（２．５Ｇｂｉｔ／ｓ×（１６＋１））インターフェース規格に従い、１６本の主信号レーンと１本のデスキューレーンを介して送信フレーマ用同期パターン変更処理部４１ｂへ送信する。ここで、１本のデスキューレーンは、チップ間並列伝送時の伝送遅延差を吸収するための専用レーンである。ＳＦＩ−５の基本動作については背景技術で説明したように、４０Ｇｂｉｔ／ｓのシリアル信号を１６レーンに１ビット毎に分配し、その各レーンの信号の一部をデスキューレーンにコピーし、受信側でのデスキューレーンの信号を用いて、各レーンの遅延時間のずれを吸収するデスキュー方式であり、一般的に、ＬＳＩ間の信号のパラレル伝送に使用されている。本実施形態では、各処理ブロックをＬＳＩのチップに見立てた形で説明をしているが、実際には、複数のブロックを１つのＬＳＩチップ内に実装することも可能である。
【００３１】
送信フレーマ用同期パターン変更処理部４１ｂは、受信装置の遅延差吸収処理部４３で遅延差が検出できるように、入力されたＳＯＮＥＴ／ＳＤＨもしくはＯＴＮフレームの先頭に付与されたフレーム同期確立用バイトＦＡＳを変更する。
【００３２】
フレーム同期確立用バイトＦＡＳを変更する具体的な方法について、ＯＴＵ３フレームを例に説明する。まず、ＦＡＳを変更する第１の実施例を説明する。図４（ａ）は、変更前の１６進数表示されたＯＴＵ３フレームの同期確立用バイト（ＦＡＳ）をシリアルのビット列に展開した例を示した図である。図４（ｂ）は、図４（ａ）で示したＦＡＳをシリアル展開したものを４レーンパラレルのビット列に展開した例を示した図である。変更前のＦＡＳでは、図４（ｂ）の囲いの中のビット列が示すように、符号“１”または、符号“０”が連続しているという問題があった。
【００３３】
なお、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ）−２５６信号の場合にも、フレームの先頭にあたる６４バイトの領域についてフレーム同期を確立するためのフレーム同期確立用バイト（Ａ1バイト、Ａ2バイト）が規定されている。ここで、ＳＴＭとは、ＳＤＨの基本速度の何倍であるかを表す表現の１つであり、ＳＴＭ−1は１５５．５２Ｍｂｉｔ／ｓと同速であり、ＳＴＭ−２５６は約４０Ｇｂｉｔ／ｓの伝送速度である。ここでは図示しないが、ＳＴＭ−２５６の場合には同期確立用の符号パターンをビット列に展開した時に、特に同じ符号が連続するため、クロック成分が失われてしまうという問題がある。
【００３４】
そこで、送信フレーマ用同期パターン変更処理部４１ｂでは、例えば４レーンパラレルで伝送する場合には、ＯＴＵ３のフレーム同期確立用バイトＦＡＳを４レーンにパラレルに展開した際に、符号“１”と符号“０”の出現確率が約１／２となり、レーン毎に異なるパターンであり、パターン間の相互相関性が低い同期パターンに変更する。ここで、同期パターンを符号“１”と符号“０”の出現確率が約１／２とすることで、クロック成分が抽出できる。また、同期パターンをレーン毎に異なるパターンにすることで、どのレーン信号を受信しているのか識別できるようになる。さらに、同期パターンをパターン間の相互相関性が低くすることで、パラレル伝送時のビットエラーレートが悪い環境下においてもレーン識別が可能となる。その同期パターンの生成方法についての詳細は後述する。以上のように、送信フレーマ用同期パターン変更処理部４１ｂは、フレーム同期用の同期パターンを変更し、その変更された信号を送信側インターフェース変換処理部４１ｃにＳＦＩ−５インターフェースを介して出力する。
【００３５】
送信側インターフェース変換処理部４１ｃは、入力された信号を１６：４にビット多重化し、２．５Ｇｂｉｔ／ｓ×１６レーンの信号を１０Ｇｂｉｔ／ｓ×４レーンの信号に変換し、４レーンの電気信号として、パラレル光送信モジュール４１ｄへ出力する。
ビット多重化の具体的な方法は、例えば、１６レーンのうち第４、８、１２、１６レーンの信号が変換後に、４レーン中の第４レーンに、１６レーンのうち第３、７、１１、１５レーンの信号が変換後に、４レーン中の第３レーンに、１６レーンのうち第２、６、１０、１４レーンの信号が変換後に、４レーン中の第２レーンに、１６レーンのうち第１、５、９、１３レーンの信号が変換後に、４レーン中の第１レーンに割り当てられるように信号を変換する。
【００３６】
パラレル光送信モジュール４１ｄは、入力された電気信号を光信号へ変換して、光伝送路４４へ出力する。
光伝送路４４に入力された光信号は、４レーン並列でパラレル光受信モジュール４２ｄへ伝送される。ここで、パラレル伝送方式としてはＣＷＤＭ方式、ＤＷＤＭ方式、パラレルファイバ方式、偏波多重方式、多値変調方式等を想定することとする。
【００３７】
パラレル光受信モジュール４２ｄは、伝送された光信号を受信し、受信した光信号を電気信号へ変換し、１０Ｇｂｉｔ／ｓ×４レーンの信号を受信側インターフェース変換処理部４２ｃへ出力する。
受信側インターフェース変換処理部４２ｃは、１０Ｇｂｉｔ／ｓ×４レーンの信号に対して４：１６分離処理を行い、２．５Ｇｂｉｔ／ｓ×１６レーンの信号へ変換する。後段の受信フレーマ用同期パターン変更処理部４２ｂとＳＦＩ−５でインターフェースを取るため、受信側インターフェース変換処理部４２ｃは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を遅延差吸収処理部４３へ出力する。
【００３８】
遅延差吸収処理部４３は、レーン間遅延時間差を補正し、受信フレーマ用同期パターン変更処理部４２ｂにＳＦＩ−５インターフェースを介して出力する。この遅延時間差補正処理（デスキュー処理）により、レーン間の信号の遅延差を解消し、信号を４０Ｇｂｉｔ／ｓのバルク信号として復元することができる。この遅延差吸収処理部４３の処理の詳細は後述することとする。次に、受信フレーマ用同期パターン変更処理部４２ｂは、送信側でパラレル伝送用に変更した同期パターンをＳＯＮＥＴ／ＳＤＨ及びＯＴＮ用のフレーム同期パターンへ変更し、受信側フレーマ４２ａへＳＦＩ−５インターフェースを介して出力する。受信側フレーマ４２ａで受信した信号は、送信側フレーマで送信した信号を復元したものであり、元のフレーム同期パターンを持つ。
【００３９】
図２は、パラレル光伝送装置の遅延差吸収処理部４３の概略構成を示したブロック図である。遅延差吸収処理部４３は、ＳＦＩ−５信号受信部４３ａと、１６：４信号多重部４３ｂと、フレーム同期パターン検出部４３ｃと、遅延時間差検出部４３ｄと、遅延付与部４３eと、４：１６信号分離部４３ｆと、ＳＦＩ−５信号送信部４３ｇとを有している。ここで、矢印は信号の流れを表し、矢印の下に書いてある数字は、伝送レーン数を表している。
【００４０】
ＳＦＩ−５信号受信部４３ａは、受信側インターフェース変換処理部４３から入力された１７レーンのＳＦＩ−５信号から１６レーンのパラレルデータのみ取り出し、１６：４信号多重部４３ｂに出力する。
１６：４信号多重部４３ｂは、入力された信号を１６：４に多重化し、１６レーンの信号から４レーンの信号に戻し、フレーム同期パターン検出部４３ｃへ出力する。
フレーム同期パターン検出部４３ｃは、レーン毎にフレーム同期パターンを探し出し、レーン毎のフレーム同期先頭位置を遅延時間差検出部４３ｄに出力する。
遅延時間差検出部４３ｄは、入力されたレーン毎のフレーム同期先頭位置の差からレーン間の遅延時間差を算出し、遅延付与部４３eへ出力する。
【００４１】
遅延付与部４３eは、入力されたレーン間の遅延時間差を用いて、その遅延時間差を相殺するように、各レーンに遅延を与えることにより、レーン間遅延時間差を無くし、その信号を４：１６信号分離部４３ｆへ出力する。
４：１６信号分離部４３ｆは、レーン間遅延時間差の無い４レーンの信号を１６レーンに変換し、ＳＦＩ−５信号送信部４３ｇへ出力する。
ＳＦＩ−５信号送信部４３ｇは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号に変換し、受信フレーマ用同期パターン変更処理部４２ｂへ出力する。
【００４２】
送信フレーマ用同期パターン変更処理部４１ｂにおいて、同期確立用ビット列を変更する第１の実施例を説明する。図５は、互いに異なり、互いに相互相関性が低く、符号のマーク率が約１／２であるという３つの要件を満たすＯＴＵ３フレームの同期確立用パラレルビット列の例である。図５（ａ）に示すように、ビット長４の場合の直交符号において”１”と”０”のマーク率が１／２になる組み合わせとして“１０１０”、“０１０１”、“１００１”、“０１１０”が考えられる。これら４つの符号を組み合わせることで、図５（ｂ）に示すように、ビット長１２となる直交パターンができる。ＯＴＵ３のフレームを４レーンパラレルでパラレル伝送する場合、変更可能な領域であるＦＡＳ  ６ｂｙｔｅ (Ｆ６Ｆ６Ｆ６２８２８２８)の部分を、上記の符号におきかえる。これにより、直交性が高いため、相互相関性が低く、伝送時のエラーレートが悪い状況においても各レーンの識別が容易となり、また、これら同期確立用パターンの先頭位置から遅延時間差を求めることが容易にでき、スキュー調整を行うことができる。
【００４３】
上記の組み合わせについては他の組み合わせも考えられる。図６は図５と同様に直交パターンを用いたレーン毎の同期確立用パターンの例を示している。図６（ａ）に示す８ビット長の直交パターンに、図６（ｂ）に示す４ビット長の直交パターンをシリアルに加えると、図６（ｃ）に示す１２ビット長の直交パターンが得られる。図示した以外にも多数の組み合わせが考えられる。また、１６ビット長や３２ビット長等長い直交パターンから１２ビット長のパターンを抜き出して疑似的な直交パターンを発生させることもできる。
【００４４】
その疑似的な直交パターンを発生させる疑似ランダム系列（ＰＮ系列）のうち、最も良く知られているものが、Ｍ系列符号やＧｏｌｄ系列符号である。Ｍ系列符号やＧｏｌｄ系列符号は相互相関性が低く、ランダム性の高い符号として知られている。しかしながら、その符号長は２Ｎ−１であり、ＳＯＮＥＴ／ＳＤＨやＯＴＵのフレーム同期確立用ビット列とは、ビット長が異なるためそのままでは適用できない。従って、複数のＭ系列符号やＧｏｌｄ系列符号を組み合わせることによりパターン間の直交性が高く、ＳＯＮＥＴ／ＳＤＨやＯＴＵフレーム同期パターンの置き換え可能なパターンを発生させることができる。
【００４５】
その疑似的な直交パターンを発生させる回路を説明する。図７（ａ）はM系列符号発生回路を示している。ここで、Ｃｊ (ｊは１からｎまでの整数)は、シフトレジスタにかける係数（０または１）、Ｐｊ （ｊは１からｎまでの整数)は、シフトレジスタの各段の内容である。Ｍ系列符号はＣｊ×Ｐｊの排他的論理和（ＸＯＲ）９１を演算することにより得られる。Ｍ系列符号では符号長２Ｎ−１のパターンが発生できることから、Ｎ＝２の場合には３ビット長のパターンを発生することができる。
【００４６】
図７（ｂ）はＧｏｌｄ系列符号発生回路例を示している。Ｇｏｌｄ系列符号発生回路は、シフトレジスタＱ１からＱｎと排他的論理和９１から構成されるＭ系列符号発生回路とシフトレジスタＲ1からＲnと排他的論理和９２から構成されるＭ系列符号発生回路を有している。Ｇｏｌｄ系列符号は異なる２つのＭ系列の出力Ｍ１とＭ２の排他的論理和９３で演算することにより得られる。Ｇｏｌｄ系列符号では符号長２Ｎ−１のパターンを２Ｎ−１種類発生することができるため、Ｎ＝２の場合、３ビット長のパターンを3種類発生することができるため、送信フレーマ用同期パターン変更処理部４１ｂは、これらを組み合わせせることにより１２ビット長のパターンを発生させる。また、Ｎ＝４の場合には、１５ビット長のパターンが１５種類できるため、送信フレーマ用同期パターン変更処理部４１ｂは、これらのパターンから１２ビット長を抜き出すことにより、１２ビット長の同期確立用パターンを発生させる。
【００４７】
次に、同期確立用ビット列を規定する第２の実施例を説明する。図８は各レーンの同期確立用のビット数に応じて、誤同期確率が最も低いビット列を用いて設定された同期確立用ビット列の例を示した図である。ＯＴＵ３フレームの場合、４つのレーンにパラレル展開するとＦ６Ｆ６Ｆ６２８２８２８のＦＡＳバイト（４８バイト）が１２ビットずつのパターンとなる。同期確立用パターンのビット長が確定した場合、そのビット長において、似たようなパターンに誤って同期する（誤同期）確率が最も低い同期確立用パターン１０１は「M. Nazir Ａl-Subbagh, and E. V. Jones, ”Optimum patterns for frame alignment”, IEE Proceedings, Vol. 135, No.6, December 1988」によれば、図８（ａ）に示すように“０００００１１０１０１１”となる。送信フレーマ用同期パターン変更処理部４１ｂは、光送信装置の記憶部に予め保存された上記パターンを記憶部から読み出す。
【００４８】
当該ビット列をＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最上位ビット）からＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：最下位ビット）の順序を入れ替えたもの、ビットを反転させたものについても、同様に１２ビットの同期パターンで、誤同期確率が最も低い同期確立用パターンとなる。送信フレーマ用同期パターン変更処理部４１ｂは、図８（ｂ）に示すように、同期確立用パターン１０２のレーン＃１を、誤同期確率が最も低い同期確立用パターン１０１とし、レーン＃２は、当該同期確立用パターン１０１のビットを反転させものとし、レーン＃３は、当該同期確立用パターン１０１のＭＳＢからＬＳＢの順序を入れ替えたものとし、＃４はレーン＃２のパターンのＭＳＢからＬＳＢの順序を入れ替えたものにする。従って、４レーンパラレル伝送において、ＯＴＵフレームの同期確立用ＦＡＳバイトを上記４つのパターン１０２で置き換えることにより、受信装置のフレーム同期パターン検出部４３ｃにおける誤同期確率を最も低くすることができる。
【００４９】
次に、第１の実施形態および第２の実施形態で示した同期確立用のビット列を使ったパラレル光伝送方法の処理の流れを説明する。図９は、パラレル光伝送装置の信号処理を説明するためのフローチャートである。送信側フレーマ４１ａはＳＯＮＥＴ／ＳＤＨまたはＯＴＮフレームを形成し、当該フレームをＳＦＩ−５インターフェース規格に従い、送信フレーマ用同期パターン変更処理部４１ｂへ送信する（Ｓ１２０１）。
【００５０】
次に、送信フレーマ用同期パターン変更処理部４１ｂでは、後段の送信側インターフェース変換処理部４１ｃにて変換される１６：４の多重化の変換条件を考慮し、ＳＯＮＥＴ／ＳＤＨもしくはＯＴＮフレームのフレーム同期用のパターンを４レーンに変換した時に、図５（ｂ）の同期確立用パターン、図６（ｃ）の同期確立用パターンまたは図８（ｂ）の同期確立用パターン１０２になるように、１６レーンの状態で変更し、送信側インターフェース変換処理部４１ｃにＳＦＩ−５インターフェースを介して出力する（Ｓ１２０３）。
【００５１】
次に、送信側インターフェース変換処理部４１ｃは、入力された信号を１６：４でビット多重化し、４０Ｇｂｉｔ／ｓの信号を１０Ｇｂｉｔ／ｓ×４レーンの信号に変換し、４レーンの電気信号としてパラレル光送信モジュール４１ｄに出力する(Ｓ１２０５)。次に、パラレル光送信モジュール４１ｄは入力された電気信号を光信号へ変換し、光伝送路４４に出力する（Ｓ１２０７）。次に、光伝送路４４に入力された光信号は４レーン並列でパラレル光受信モジュール４２ｄへ伝送される（Ｓ１２０９）。
【００５２】
次に、パラレル光受信モジュール４２ｄは、受信した光信号を電気信号へ変換し、受信側インターフェース変換処理部４２ｃへ出力する。次に、受信側インターフェース変換処理部４２ｃは、１０Ｇｂｉｔ／ｓ×４レーンの信号に対して４:１６分離処理を行い、２．５Ｇｂｉｔ／ｓ×１６レーンの信号へ変換し、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を遅延差吸収処理部４３へ出力する（Ｓ１２１３）。
【００５３】
次に、遅延差吸収処理部４３は、レーン間遅延時間差を補正し、受信フレーマ用フレーム同期パターン変更処理部４２ｂに、ＳＦＩ−５のインターフェースを介して出力する。（Ｓ１２１５）。次に、受信フレーマ用同期パターン変更処理部４２ｂは、送信側でパラレル伝送用に変更した同期パターンをＳＯＮＥＴ／ＳＤＨ及びＯＴＵ用フレーム同期パターンへ変更し、受信側フレーマ４１ａにＳＦＩ−５インターフェースを介して出力する。（Ｓ１２１７）。受信側フレーマ４１ａで受信した信号は、送信用フレーマ用で生成したデータを復元したものであり、これをもってデータ伝送が完了する（Ｓ１２１９）。
【００５４】
次に、遅延差吸収処理部４３の処理の流れを説明する。図１０は、パラレル光伝送装置の遅延差吸収処理部４３の信号処理を説明するためのフローチャートである。まず、ＳＦＩ−５信号受信部４３ａは、パラレル光受信モジュール４２ｄから入力された１７レーンのＳＦＩ−５信号を１６レーンのパラレルデータに変換し、１６：４信号多重部４３ｂへ出力する（Ｓ１３０１）。１６：４信号多重部４３ｂは、入力信号を１６：４で多重化し、４レーン毎の信号に戻し、フレーム同期パターン検出部４３ｃへ出力する（Ｓ１３０３）。次に、フレーム同期パターン検出部４３ｃは、レーン毎にフレーム同期パターンを探し出し、レーン毎のフレーム同期パターンの先頭位置をレーン間遅延時間差検出部４３ｄに出力する（Ｓ１３０５）。次に、レーン間遅延時間差検出部４３ｄは、レーン毎のフレーム同期パターンの先頭位置の差からレーン間遅延時間差を算出し、遅延付与部４３ｅへ出力する（Ｓ１３０７）。次に、レーン毎の遅延付与部４３ｅは、入力された遅延時間差を用いて、その時間差を相殺するように、各レーンに遅延を与えることにより、レーン間遅延時間差を無くし、そのレーン間遅延時間差の無い信号を４：１６信号分離部４３ｆへ出力する（Ｓ１３０９）。次に、４：１６信号分離部４３ｆは、レーン間遅延時間差の無い４レーンの信号を１６レーンに変換し、ＳＦＩ−５信号送信部４３ｇに出力する（Ｓ１３１１）。次に、ＳＦＩ−５信号送信部４３ｇでは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を受信フレーマ用同期パターン変更処理部４２ｂに出力する（Ｓ１３１３）。このように、レーン毎に異なり直交性の高いパターンを各レーンの同期確立用として用いることにより、ビット誤り耐性を持ち、レーン識別を可能とし、それらと同時にレーン間遅延量を検出することができる。
【００５５】
本実施例においては、送信フレーマ用同期パターン変更処理部４１ｂと送信フレーマ４１ａ、受信フレーマ用同期パターン変更処理部４２ｂと受信側フレーマ４２ａは別々のものとして記載したが、それぞれのフレーマにそれぞれの同期パターン変更処理部を内蔵させることができる。また、遅延時間差吸収処理部について独立した処理部として説明したが、受信側のインターフェース変換処理部４２ｃの中に実現することも可能であり、受信フレーマ用同期パターン変更処理部４２ｂ、受信側フレーマ４２ａと一体となって実現することも可能であると考えられる。また、上記実施例では、４０Ｇｂｉｔ／ｓの信号について１０Ｇｂｉｔ／ｓ×４レーンのパラレル伝送方法について説明したが、１００Ｇｂｉｔ／ｓ信号の２５Ｇｂｉｔ／ｓ×４レーンのパラレル伝送や１０Ｇｂｉｔ／ｓ×１０レーンのパラレル伝送にも適用可能である。
【００５６】
なお、伝送速度４０Ｇｂｉｔ／ｓのＳＯＮＥＴ／ＳＤＨ伝送で用いるフレームパターンは、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ）−２５６だけでなく、ＯＣ（Ｏｐｔｉｃａｌ  Ｃａｒｒｉｅｒ）−７６８でもよい。ここで、ＯＣはＳＯＮＥＴの基本伝送速度である５１．８５Ｍｂｉｔ／ｓの何倍速かをあらわす表現の1つであり、ＯＣ−１は５１．８５Ｍｂｉｔ／ｓの伝送速度を有する規格であり、ＯＣ−７６８は３９．８１Ｇｂｉｔ／ｓの伝送速度を有する規格である。また、ＯＴＵ３信号は、ＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であってもよい。ここで、ＯＴＵ３ｅ１およびＯＴＵ３ｅ２は、ＯＴＮの規格の一つであり、ＯＴＵ３ｅ１は４４．５７Ｇｂｉｔ／ｓの伝送速度を有する規格であり、ＯＴＵ３ｅ２は４４．５８Ｇｂｉｔ／ｓの伝送速度を有する規格である。
【００５７】
以上、説明したように、パラレルレーン化した際に、各レーンの同期確立用ビット列が異なるため、遅延量補償のためのフレーム同期パターン検出に際し、レーン識別が簡単に実現できる。また、各レーンの同期確立用ビット列同士に直交性があるので、光伝送時にビット列中に誤りが発生したとしても、フレーム同期パターン検出に際し、レーン識別を間違う可能性が極めて低い。
【００５８】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００５９】
１１  ＭＬＤ送信装置
１３  ＭＬＤ受信装置
１４  遅延調整部
２１  データ復元部
２２  １：１６デマルチプレクサ
２４ １６：１マルチプレクサ
２５  マルチプレクサ
２６  フレーム制御部
３１  デスキュー制御機
３２  １６：１マルチプレクサ
４１ａ  送信用フレーマ
４１ｂ  送信フレーマ用同期パターン変更処理部
４１ｃ  送信側インターフェース変換処理部
４１ｄ  パラレル光送信モジュール
４２ａ  受信側フレーマ
４２ｂ  受信フレーマ用フレーム同期パターン変更処理部
４２ｃ  受信側インターフェース変換処理部
４２ｄ パラレル光受信モジュール
４３ 遅延差吸収処理部
４３ａ  ＳＦＩ−５信号受信部
４３ｂ １６：４信号多重部
４３ｃ  フレーム同期パターン検出部
４３ｄ  遅延時間差検出部
４３e  遅延付与部
４３ｆ ４：１６信号分離部
４３ｇ ＳＦＩ−５信号送信部
４４ 光伝送路
５１  ＦＡ  ＯＨ（Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  ＯｖｅｒＨｅａｄ）
５１ａ  ＦＡＳ（Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａl）
５１ｂ  ＭＦＡＳ（ＭｕｌｔｉＦｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａｌ）
５２  ＯＴＵｋ  ＯＨ（Ｏｐｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ  ｋ  ＯｖｅｒＨｅａｄ）
５２ａ  ＳＭ（Ｓｅｃｔｉｏｎ  Ｍｏｎｉｔｏｒｉｎｇ）
５２ｂ  ＧＣＣ０（Ｇｅｎｅｒａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ  ０）
５２ｃ  ＲＥＳ（Ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）
５３  ＯＴＵｋ  ＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）
９０  排他的論理和
９１  排他的論理和
９２  排他的論理和
９３  排他的論理和
１０１  １２ビット長の時の誤検出が最も少ない同期確立パターン
１０２  １２ビット長の時の誤検出が最も少ない４レーン同期確立パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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