(57)【要約】【課題】本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。【解決手段】電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。
【請求項２】
読み出しが完了したことを検出する回路及び読み出し動作時に、該検出回路によって読み出し完了が検出された時点で、徐々に増加された選択トランジスタのしきい値制御用端子に与える電圧を読み出し開始時の電圧に戻す回路をさらに具備した請求項１に記載のＳＲＡＭ装置。
【請求項３】
上記読み出しが完了したことを検出する回路は、ビット線対の電位差を増幅する回路とその結果があるしきい値を超えた場合に出力信号を反転する回路によって構成されていることを特徴とする請求項２に記載のＳＲＡＭ装置。
【請求項４】
上記その結果があるしきい値を超えた場合に出力信号を反転する回路は、排他的論理和ゲートによって構成されていることを特徴とする請求項３に記載のＳＲＡＭ装置。
【請求項５】
上記ビット線対の電位差を増幅する回路は、負荷、差動注入トランジスタ対、出力リセット用スイッチ及び出力同相電位を固定する電流源を備えた差動増幅器によって構成されていることを特徴とする請求項３又は４に記載のＳＲＡＭ装置。
【請求項６】
上記あるしきい値は、排他的論理和をとる論理ゲートの論理しきい値となるように設計されていることを特徴とする請求項３ないし５のいずれか１項に記載のＳＲＡＭ装置。
【請求項７】
上記選択トランジスタのしきい値制御用ゲートは、ビット線と平行する列方向の配線に接続されていることを特徴とする請求項１ないし６のいずれか１項に記載のＳＲＡＭ装置。
【請求項８】
ワード線の信号電位を調整し、選択されていない行に属するセルにおいてビット線を介して流れる漏れ電流を低減することを特徴とする請求項１ないし７のいずれか１項に記載のＳＲＡＭ装置。
【請求項９】
行デコーダの行選択信号に基づいて、該当する行の動作に対応する信号電位を決定しワード線に出力する回路を各行に有することを特徴とする請求項１ないし８のいずれか１項に記載のＳＲＡＭ装置。
【請求項１０】
上記選択トランジスタは、起立した半導体薄板の両面に２つのゲートが互いに絶縁された４端子型ダブルゲート電界効果トランジスタによって構成されていることを特徴とする請求項１ないし９のいずれか１項に記載のＳＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static  Random  Access  Memory）装置に関するものである。
【背景技術】
【０００２】
今日主流であるＳＲＡＭ装置は、プレーナ型ＭＯＳ電界効果トランジスタ(Metal-Oxide-Silicon Field-Effect Transistor)を用いて、ＣＭＯＳ６トランジスタ型のＳＲＡＭセルを構成していた。
【０００３】
しかし、集積密度、動作速度等の性能向上を目指して行われる素子寸法の微細化は、素子の特性ばらつきを増大させるようになってきた。このばらつきは、ＳＲＡＭの動作安定性に大きく影響を与える。すなわち、各素子の能力が設計値から不規則に外れる事により互いに不整合を起こし、記憶保持に不可欠な双安定性が劣化する。この素子特性ばらつきは、最終的には故障となり、生産工程において歩留まりを低下させるとともに、情報機器の信頼性を低下させる。
【０００４】
双安定性を評価する指標としては、雑音余裕が用いられる。雑音余裕は、記憶ノード上に重畳が許される最大の電圧雑音振幅として定義され、読み出し時の雑音余裕、すなわち読み出し余裕にもっとも厳しい条件が要求される。前述の素子間不整合は、この読み出し余裕を減少させる。よって、ＳＲＡＭ装置設計時には、この雑音余裕が大きくなるように予め設計することによって、生産工程における不規則な素子特性ばらつきに対しても余裕を大きくすることが可能となる。
【０００５】
この読み出し余裕は、本質的に、読み出し速度を決定する読み出し電流の大きさと背反の関係にある。すなわち、読み出し余裕が大きいセルでは、読み出し電流が小さく、逆に読み出し速度が速いセルでは読み出し余裕は小さい。これは、電位０が保持されているノードに接続する選択トランジスタがその背反関係の原因を作っているためである。
【０００６】
ところで、この背反関係は、ＳＲＡＭの動作電圧を低減していくと、素子ばらつきの性格を支配するようになる。なぜならば、電源電圧の低減により、オーバードライブ電圧が選択トランジスタのばらつきの大きさに近づいてくると、セルによって、選択トランジスタがオン状態に入るものと入らないものが出てくる、換言すれば、リード電流が桁でばらつく事態が生ずるからである。結果として、現実的な時間内で読み出せないが雑音余裕が高いセルと、読み出し動作は速いが雑音余裕が低いセルが、同一のアレイ中に混在するということになる。
【０００７】
ダブルゲート電界効果トランジスタの２つのゲートを分離した４端子型ダブルゲート電界効果トランジスタを選択トランジスタに使用したＳＲＡＭ装置が特許文献１ないし３に開示されている。これらは背反する読み出し時、書き込み時それぞれの雑音余裕をそれぞれ増加させるために、選択トランジスタのしきい値電圧を調整することが可能なＳＲＡＭ装置である。しかし、これらにも、読み出し時の雑音余裕と読み出し速度の間に背反関係が存在する。
したがって、読み出し速度の最も高いセルに合わせて動作速度を決定すると、読み出せないセルが生じるし、最も安定性の高いセルに合わせて読み出し速度を決定すると、速度が著しく低下する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２０１１０号公報
【特許文献２】米国特許第７５１１９８９号明細書
【特許文献３】国際公開第２００８／１１４７１６号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって本発明は、上記の問題点を解決し、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記の課題は、以下のＳＲＡＭ装置によって解決される。
（１）電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。
（２）読み出しが完了したことを検出する回路及び読み出し動作時に、該検出回路によって読み出し完了が検出された時点で、徐々に増加された選択トランジスタのしきい値制御用端子に与える電圧を読み出し開始時の電圧に戻す回路をさらに具備した（１）に記載のＳＲＡＭ装置。
（３）上記読み出しが完了したことを検出する回路は、ビット線対の電位差を増幅する回路とその結果があるしきい値を超えた場合に出力信号を反転する回路によって構成されていることを特徴とする（２）に記載のＳＲＡＭ装置。
（４）上記その結果があるしきい値を超えた場合に出力信号を反転する回路は、排他的論理和ゲートによって構成されていることを特徴とする（３）に記載のＳＲＡＭ装置。
（５）上記ビット線対の電位差を増幅する回路は、負荷、差動注入トランジスタ対、出力リセット用スイッチ及び出力同相電位を固定する電流源を備えた差動増幅器によって構成されていることを特徴とする（３）又は（４）に記載のＳＲＡＭ装置。
（６）上記あるしきい値は、排他的論理和をとる論理ゲートの論理しきい値となるように設計されていることを特徴とする（３）ないし（５）のいずれかに記載のＳＲＡＭ装置。
（７）上記選択トランジスタのしきい値制御用ゲートは、ビット線と平行する列方向の配線に接続されていることを特徴とする（１）ないし（６）のいずれかに記載のＳＲＡＭ装置。
（８）ワード線の信号電位を調整し、選択されていない行に属するセルにおいてビット線を介して流れる漏れ電流を低減することを特徴とする（１）ないし（７）のいずれかに記載のＳＲＡＭ装置。
（９）行デコーダの行選択信号に基づいて、該当する行の動作に対応する信号電位を決定しワード線に出力する回路を各行に有することを特徴とする（１）ないし（８）のいずれかに記載のＳＲＡＭ装置。
（１０）上記選択トランジスタは、起立した半導体薄板の両面に２つのゲートが互いに絶縁された４端子型ダブルゲート電界効果トランジスタによって構成されていることを特徴とする（１）ないし（９）のいずれかに記載のＳＲＡＭ装置。
【発明の効果】
【００１１】
本発明のＳＲＡＭ装置によれば、あるセルを読み出し中に、他のセルに影響を与えることなく、各々のセルの選択トランジスタに最適のしきい値電圧を設定することが可能となる。したがって、読み出し余裕と読み出し速度を常に最適値に保つことが可能となり、素子のランダムなばらつきを補償し、結果として、高速でかつ安定性の高い読み出し動作が可能なＳＲＡＭ装置が得られる。
【図面の簡単な説明】
【００１２】
【図１】４端子型ダブルゲート電界効果トランジスタの構成を示す模式図
【図２】４端子型ダブルゲート電界効果トランジスタの回路図における記号
【図３】選択トランジスタとして４端子型ダブルゲート電界効果トランジスタを有するＳＲＡＭセル
【図４】図３に示すＳＲＡＭセルが実装される、第１の実施形態に記載のＳＲＡＭ装置
【図５】第１の実施形態に対応する、図４に示すＳＲＡＭ装置の部分を示す詳細図
【図６】図４ないし図５に示すＳＲＡＭ装置を動作させるためのＶｔ−Ｃｔｒｌ線の電圧制御アルゴリズム
【図７】図４ないし図５に示すＳＲＡＭ装置を動作させた場合のタイミングチャートの一例
【図８】第２の実施形態に対応する、図４に示すＳＲＡＭ装置の部分を示す詳細図
【図９】第３の実施形態に示すセンスアンプの構成を示す図
【図１０】図９に示すセンスアンプの過渡応答を示す模式図
【図１１】第４の実施形態に示す、ＷＬドライバ４０１もしくはこれに含まれるレベルシフタ
【発明を実施するための形態】
【００１３】
図１にＳＲＡＭセルを構成する、２つのゲートが互いに絶縁された４端子型ダブルゲート電界効果型トランジスタの素子構造を模式的に示す。同図１００はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造ウェハのＳＯＩ層を起立型の薄板に加工したもの、１０１ならびに１０２は不純物が濃くドープされたソース電極、ドレイン電極、１０３と１０４は第１のゲート電極とゲート絶縁膜、１０５と１０６は第２のゲート電極とゲート酸化膜、１０７はＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層、108は半導体基板層を示す。第１のゲート電極及び第２のゲート電極は、起立した微細な半導体薄板の両面に電気的に切り離されて設けられている。
なお、ＳＯＩ構造をとらない通常のバルクウェハを用いて、１０４と１０８を同一のシリコン層から成形し、１０７を堆積することによって、図１と同等の機能を達成できることが知られている。したがって、本発明は、そのようなバルクウェハから作成される素子にも同様に適用される。
【００１４】
４端子型ダブルゲート電界効果トランジスタの第１のゲート電極１０３を信号入力ゲートとし、また第２のゲート電極１０５をバイアス電圧入力ゲートとしたとき、バイアス電圧入力ゲートの入力電圧により、信号入力ゲートから見たトランジスタのしきい値電圧を変動させることが可能であり、バルクプレーナＭＯＳにおける基板バイアス効果と類似の効果を得ることができる。ただしバルクプレーナＭＯＳの場合とは異なり、この素子で集積回路を構成した場合、素子それぞれのしきい値電圧を個別に設定できる。
【００１５】
図２に４端子型ダブルゲート電界効果トランジスタのシンボルを示す。素子２００はｎチャンネル電界効果トランジスタ、素子２０５はｐチャンネル電界効果トランジスタを表わす。ｎチャンネル電界効果トランジスタ２００の端子は、ソース端子２０１、ドレイン端子２０２、第１のゲート端子２０３、第２のゲート端子２０４、ｐチャンネル電界効果トランジスタ２０５の端子はソース端子２０６、ドレイン端子２０７、第１のゲート端子２０８、第２のゲート端子２０９からなる。
【００１６】
（第１の実施形態）
このような、４端子型ダブルゲート電界効果トランジスタを選択トランジスタとして用い、その他フリップフロップを構成する各トランジスタを２つのゲートを接続したままの通常型ダブルゲート電界効果トランジスタによって構成し、図３に示すような６トランジスタ型のＳＲＡＭセルを構成する。
４端子型ダブルゲート電界効果トランジスタのしきい値制御用ゲートから引き出された配線Ｖｔ−Ｃｔｒｌは、ビットラインＢＬ乃至ＢＬ〜に平行方向の配線にそれぞれ接続される。ここでＭＮ３１、ＭＮ３２は、４端子型ダブルゲート電界効果トランジスタとは異なり、２つのゲートが接続された、通常のｎチャンネルダブルゲート電界効果トランジスタであり、ＭＰ３１、ＭＰ３２は、通常のｐチャンネルダブルゲート電界効果トランジスタである。また選択トランジスタＭＮ３３、ＭＮ３４は、ｎチャンネル４端子型ダブルゲート電界効果トランジスタである。
【００１７】
図３のＳＲＡＭセルを図４ないし図４の詳細図である図５のようなＳＲＡＭ装置中に実装し、図６のようなアルゴリズムを実行することにより、本発明が開示する、読み出し時間と読み出し雑音余裕を単一のセルごとに最適化に関する基本機能が実現される。ここで、４０１はワードラインＷＬを駆動する回路であり、ＲＤＥＣ、ＣＤＥＣはそれぞれ行デコーダとこれに入力されるアドレスを蓄えるラッチもしくはレジスタ、列デコーダとラッチもしくはレジスタを含む回路ブロックである。
また、ＰＣはビット線ＢＬ、ＢＬ〜をプリチャージする回路、ＳＥＬは列アドレスに指定された列を選択するセレクタを示す。４０２は、クロックＣＫを分周あるいは逓倍し、適切な遅延を与えるなどして各回路のタイミングを調整する回路ブロックを模式的に示す。
４０３は、参照電圧源ＶＶｔＣｔｒｌ，０、ＶＶｔＣｔｒｌ，１、ＶＶｔＣｔｒｌ，２と制御論理回路５０１からなり、各列でのＶｔ−Ｃｔｒｌ線の電位と制御信号を出力する。また、４０５はセンスアンプ５０２と書き込み回路５０３からなり、５０３は書き込み許可ＷＥの論理に応じてデータを配線Ｄ、Ｄ〜に出力したり５０３自身をＤ、Ｄ〜から絶縁したりする。４０４は、４０３からの信号と列選択信号Ｙに応じて、実際にＶｔ−
Ｃｔｒｌ線に電圧を供給する。
【００１８】
図３ないし５に示すＳＲＡＭ装置の動作について、ｉ行ｋ列からの読み出しに続き、ｊ行ｌ列への書き込みを行う場合を例にとり、説明する。
（１）クロック信号ＣＫを基にプリチャージ回路ＰＣが信号ＰＣＳをビットラインＢＬ乃至ＢＬ〜に入力し、プリチャージを行う。
（２）行アドレス、列アドレスはそれぞれＲＤＥＣ、ＣＤＥＣによってデコードされ、たとえば全Ｍ行Ｎ列構成のアレイ中、i行k列のアドレスが指定されると、ＷＬ[i]と列選択信号Ｙ［ｋ］がプリチャージ動作後立ち上がる。
（３）ここで、書き込み許可信号ＷＥが０すなわちＷＥ〜信号が１の読み出しである場合、図６のアルゴリズムに則り、Ｖｔ−Ｃｔｒｌ制御論理５０１が動作を開始する。５０１は、センスアンプ５０２の出力対Ｄ’、Ｄ’〜の排他的論理和である、信号ＤＴＣＴを検出するまで、Ｖｔ−Ｃｔｒｌ［ｋ］の信号を、ＶＶｔＣｔｒｌ，０→ＶＶｔＣｔｒｌ，１→ＶＶｔＣｔｒｌ，２→ＶＶｔＣｔｒｌ，３→・・・と変化させて行く。なお、図５ではＶＶｔＣｔｒｌ，２以降の電圧は、省略してある。
（４）途中でＤＴＣＴ＝１が検出された場合には、Ｖｔ−Ｃｔｒｌ［ｋ］はＶＶｔＣｔｒｌ，０に戻される。
（５）一方、ｊ行ｌ列に対して、ＷＥ＝１で書き込みが指定された場合は、Ｖｔ−Ｃｔｒｌ［ｌ］については書き込み用の参照電圧ＶＶｔＣｔｒｌ，Ｗが選ばれ（ただし、図５中では省略されている）、速やかでかつ安定した書き込みが実現される。
この結果、図７のようなタイミングチャートが得られる。図７の例では、読み出し用のＶｔ−Ｃｔｒｌは４段階で読み出しが完了したことを示している。
【００１９】
また、Ｖｔ−Ｃｔｒｌ制御論理５０１は、次のような動作をする。まず、読み出しアクセスがおこり、制御論理入力値のうち、ＡＣＣが１、ＷＥが０となると、ＤＴＣＴビットが立ち上がるまで５０１は状態遷移を続ける。ＤＴＣＴビットが立ち上がると、順序回路は始状態に戻る。この状態遷移に連動して出力される論理信号によって、４０４はＶｔ−ＣＴＲＬを選択する。
【００２０】
(第２の実施形態)
図８は、図５に示す論理回路５０１に代わって、インバータと基準電流源９０２、ならびに、４０４に代わるセレクタ９０１を導入し、Ｖｔ−Ｃｔｒｌに入力する電圧を段階的に変動させるのではなく、連続的に増加させる方法を示したものである。この実施例によれば、クロックＣＫや論理回路を使わずに実現されるため、極めて回路が簡略化される。すなわち、列選択信号Ｙが立ち上がると、それまでＶＶｔＣｔｒｌ，０に短絡されていたＶｔ−Ｃｔｒｌ線は電流源９０２に接続され、Ｖｔ−Ｃｔｒｌを連続的に増加させる。ＤＴＣＴがある時点で立ち上がると、その時点でＶｔ−ＣｔｒｌはＶＶｔＣｔｒｌ，０に戻される。また、ＷＥ＝１である場合には、ＶＶｔＣｔｒｌ，Ｗが選択される。
【００２１】
（第３の実施形態）
図９は５０２に示すセンスアンプの詳細を示している。センスアンプは、負荷、差動注入トランジスタ対、出力リセット用スイッチ及び出力同相電位を固定する電流源を備えた差動増幅器によって構成されている。本実施形態では、図９のように、Ｖｒｅｆ２によって駆動されるテール電流源が付加された差動対型のセンスアンプが開示される。本センスアンプの特徴は、テール電流源の動作によって、読み出し結果が確定していない間は、出力信号対が同相出力レベル付近の信号に固定され、同相ノイズやセンスアンプ自体のオフセット電圧に対する雑音余裕が確保される点にある。
【００２２】
以下、センスアンプの動作について、順を追って説明する。
ＲＳＴ＝１、すなわちＲＳＴ〜＝０であるときには、ＭＮ１００２がオフとなり、センスアンプの出力Ｄ’、Ｄ’〜はＶＤＤとなり、出力のリセットが達成される。ＲＳＴ＝０すなわちＲＳＴ〜＝１となると、ＭＮ１００２はオンとなり、センス動作が開始される。まず、読み出し動作開始直後は、ＢＬ、ＢＬ〜の対は、双方ともプリチャージされた際の電圧をほぼ保存している。このため、Ｄ、Ｄ〜も差がなく、出力Ｄ’、Ｄ’〜は同相出力レベル付近を維持する。
【００２３】
読み出し開始後、ＢＬ、ＢＬ〜には電位差が生じ始めるが、これがまだ小さい差である場合、これが、非アクセスセルからの漏れ電流やセンスアンプ自体が持つオフセット電圧によって、本来あるべきＢＬ、ＢＬ〜の電位差を逆転させる可能性がある。しかし、図１０の、センスアンプの過渡応答の概念図に示すように、排他的論理和（ＸＯＲ）ゲートの論理閾値よりも同相出力レベルが適当に高いレベルに来るように設計することによって、誤読み出しを行う危険性を適切に回避できる。ここで、差動利得をＡｖＳＡ、同相出力レベルとＸＯＲゲートの論理閾値の差をΔＶと表記するとき、センスアンプの雑音余裕ＮＭＳＡは、２ΔＶ／ＡｖＳＡで与えられる。
【００２４】
ＢＬ、ＢＬ〜の電位差が十分大きくなると、出力Ｄ’、Ｄ’〜の電位差も大きくなり、データを検出したことを示す排他的論理和の出力ＤＴＣＴが０から１へ反転し、４０３に読み出しが完了したことが伝達される。
【００２５】
（第４の実施形態）
ＷＬドライバ４０１は、通常のＳＲＡＭと同様な構成でも本発明は実施可能だが、セルの選択トランジスタＭＮ３３及びＭＮ３４の第２のゲートに接続されたＶｔ−Ｃｔｒｌ線の電位が高くなった場合、アクセスされた列中に存在する非選択セルの選択トランジスタにおいて、漏れ電流が増加し、読み出しが阻害される場合がある。この場合には、４０１を、図１１に示すレベルシフタ７０１で構成するか、７０１とこれに続いて接続される、論理信号のローレベルをセルの低電圧源ＶＳＳよりも低いレベルにもつようなドライバで構成して、ＷＬを駆動することによって、この漏れ電流を低減することが可能となる。
【符号の説明】
【００２６】
１００  ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造ウェハのＳＯＩ層を起立型の薄板に加工したもの
２００  ｎチャンネル電界効果トランジスタ
２０５  ｐチャンネル電界効果トランジスタ
３００  ＳＲＡＭセル
４０１  ＷＬドライバ
４０２  タイミング調整を行うための回路ブロック
４０３  Ｖｔ−Ｃｔｒｌ制御信号とＶｔ−Ｃｔｒｌ線に供給する電圧を発生・供給する回路ブロック
４０４  列選択信号と４０３から受ける制御信号によってＶｔ−Ｃｔｒｌ信号を列に選択供給する回路ブロック
４０５  センスアンプと書き込み回路を含む回路ブロック
５０１  Ｖｔ−Ｃｔｒｌ電圧制御回路ブロック
５０２  センスアンプ
５０３  書き込み回路
７０１  ４０１に代わり閾値制御バイアス電圧をＳＲＡＭセルに供給するレベルシフタ
９０１  Ｖｔ−Ｃｔｒｌ電圧充放電回路
９０２  定電流源
ＷＬ  ワード線及びその信号
ＢＬ、ＢＬ〜  ビット線
ＭＣ  メモリセル
ＶＤＤ  セルの高電圧源
ＶＳＳ  セルの低電圧源
Ｖｔ−Ｃｔｒｌ  セルの選択トランジスタ閾値制御バイアス電圧供給線及びその信号
ＣＫ  クロック信号
Ｘ  行選択信号
Ｙ  列選択信号
ＡＣＣ  アクセス信号
ＤＴＣＴ  データ検出信号
ＰＣ  プリチャージ回路
ＲＤＥＣ  行デコーダ
ＣＤＥＣ  列デコーダ
ＳＥＬ  セレクタ回路
ＤＩＮ  書き込みデータ
ＤＯＵＴ  読み出しデータ
Ｄ、Ｄ〜  セレクタ出力信号乃至センスアンプ入力
Ｄ’、Ｄ’〜  センスアンプ出力
ＷＥ、ＷＥ〜  書き込み制御信号乃至その否定論理信号
ＲＳＴ、ＲＳＴ〜  リセット信号乃至その否定論理信号
ＶｔＣｔｒｌ，０、ＶｔＣｔｒｌ，１、ＶｔＣｔｒｌ，２  Ｖｔ−Ｃｔｒｌ線に接続する電圧源及びその出力電圧
ＰＣＳ  プリチャージ回路出力信号
Ｍ、Ｍ〜  ビット線ＢＬ、ＢＬ〜に接続するメモリノード及びその信号
ＶＧ２，０，ＶＧ２，１  ＷＬ電圧信号の低レベル電位乃至高レベル電位
Ｖｒｅｆ１、Ｖｒｅｆ２  参照電圧
ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ１００１、ＭＮ１００２、ＭＮ１００３、ＭＮ１００４、ＭＮ１１０１、ＭＮ１１０２  Ｎチャンネルデバイス
ＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４、ＭＰ１００３、ＭＰ１００４、ＭＰ１１０１、ＭＮ１１０２  Ｐチャンネルデバイス
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１】
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