(57)【要約】【課題】従来のメモリ素子とは異なり、軟化又は溶融といった状態変化を利用したメモリ素子を提供し、メモリ容量が増大されたメモリ装置を提供することを課題とする。【解決手段】一対の電極間に、ガラス転移温度が異なる複数のメモリ材料層を積層させたメモリ素子である。ガラス転移温度は１０℃以上の差があると好ましい。このようなメモリ素子に電圧を印加することで、複数のメモリ材料層を一つずつ軟化又は溶融させる。このような構成により、メモリ容量が３値以上となり増大される。【選択図】図１
2011101025.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極上に設けられた第１の層と、
前記第１の層上に設けられた第２の層と、
前記第２の層上に設けられた第２の電極と、を備えたメモリ素子を有し、
前記第１の層のガラス転移温度は、前記第２の層のガラス転移温度より低いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の層のガラス転移温度は、前記第２の層のガラス転移温度より１０℃以上低いことを特徴とする半導体装置。
【請求項３】
第１の電極と、
前記第１の電極上に設けられた第１の層と、
前記第１の層上に設けられた第２の層と、
前記第２の層上に設けられた第３の層と、
前記第３の層上に設けられた第２の電極と、を備えたメモリ素子を有し、
前記第１の層のガラス転移温度は、前記第２の層のガラス転移温度より低く、
前記第２の層のガラス転移温度は、前記第３の層のガラス転移温度より低いことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１の層のガラス転移温度は、前記第２の層のガラス転移温度より１０℃以上低く、
前記第２の層のガラス転移温度は、前記第３の層のガラス転移温度より１０℃以上低いことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の層は有機材料からなり、前記第２の層は有機材料からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の電極間に積層したメモリ材料層を介在させたメモリ装置を有する半導体
装置、及びその動作方法に関する。
【背景技術】
【０００２】
従来、メモリ容量を増大させるため、多層構造のメモリ装置が提案されている（特許文献
１参照）。特許文献１には、２次元的に配列された複数のメモリセルからなるメモリ層を
積層してメモリ部を形成したメモリ装置が記載されている。
【０００３】
また積層したメモリ装置について、電極間に積層体が設けられた積層構造を有してなる有
機層安定性素子であって、積層体は導電性薄膜を介して互いに誘電性が異なり二層以上の
有機薄膜が積層された構造が提案されている（特許文献２参照）。
【０００４】
また特許文献２に記載されている特開２００１−３４５４３１号公報（特許文献３）にも
あるように、このような有機強誘電体薄膜を利用したメモリ素子は、反電場を印加したと
きの絶縁破壊を問題としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６２８３号公報
【特許文献２】特開２００４−３０４１８０号公報
【特許文献３】特開２００１−３４５４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示すような多層構造を有するメモリ装置の場合、装置自体の厚みが増してし
まった。メモリ装置は、電子機器の一部に搭載されることが多いが、厚みの増加によって
は当該装置のレイアウトを制約してしまう。さらに当該メモリ装置は、各層のメモリ素子
と駆動回路とを接続する必要があるため、回路が複雑となってしまう。
【０００７】
また特許文献２には、情報を書き込むための閾値電圧と、消去するための閾値電圧との差
を可変できる有機層安定性素子及びメモリ装置、並びにそれらの駆動方法を提供すること
を目的としていることが記載されている。また特許文献３には、反電場を印加すると絶縁
破壊が生じることがあり、これを問題としている。
【０００８】
上記課題を鑑み、本発明は、特許文献２及び３に記載のメモリ素子とは異なり絶縁破壊等
の現象を積極的に利用したメモリ素子を有し、特許文献１乃至３とは異なる構造を有する
メモリ容量が増大されたメモリ装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明は、一対の電極間に、複数のメモリ材料層を積層させ、電圧印加によって順にメモ
リ材料層を破壊することを特徴とするメモリ装置及びその動作方法である。例えば、２つ
のメモリ材料層を積層した場合、一対の電極へ第１電圧を印加する（第１電圧印加）こと
により当該メモリ材料層の一を破壊し、次いで第２電圧を印加する（第２電圧印加）こと
により当該メモリ材料層の他を破壊することを特徴とするメモリ装置及びその動作方法を
特徴とする。
【００１０】
なおメモリ材料層の破壊とは、当該破壊したメモリ材料層を挟持して設けられた層同士が
短絡することである。例えばメモリ材料層の破壊としては、絶縁破壊がある。また、ガラ
ス転移温度以上に加熱することによって軟化又は溶融しその状態が変化し、結果としてメ
モリ材料層を挟持して設けられた層同士が短絡する場合もある。
【００１１】
このように第１電圧印加により、メモリ材料層の一（第１のメモリ材料層と表記する）を
破壊させるには、当該一の材料層と、他の材料層（第２のメモリ材料層と表記する）との
誘電率を異ならせる。誘電率の低い層に大きな電圧が分圧されるので、２つのメモリ材料
層が同程度の耐圧を有する場合には、誘電率の低い層が先に破壊される。
【００１２】
また別に本発明のメモリ材料層において、単位厚さ当たりの耐圧（以下、耐圧と呼ぶ）を
異ならせてもよい。２つのメモリ材料層が同程度の誘電率を有する場合には、耐圧の低い
層が先に破壊される。
【００１３】
誘電率又は耐圧に加えて、メモリ材料層の厚みを異ならせてもよい。例えば、第１のメモ
リ材料層の厚みに対して、第２のメモリ材料層の厚みは１．１から５倍となるようにする
。このとき、絶縁破壊が生じる厚みを考慮すると、第１及び第２のメモリ材料層の厚みは
それぞれ５から５００ｎｍ、好ましくは１０から１００ｎｍとする。このように薄いメモ
リ材料層を用いると、破壊するために印加する電圧を低くすることができる。
【００１４】
またさらに本発明のメモリ素子において、第１電圧印加により、第１のメモリ材料層が軟
化又は溶融するには、第１のメモリ材料層と、第２のメモリ材料層とのガラス転移温度（
Ｔｇ）を異ならせるとよい。例えば第１のメモリ材料層と、第２のメモリ材料層とのガラ
ス転移温度とは１０℃以上の差があるようにする。
【００１５】
さらに本発明のメモリ装置は、誘電率、耐圧、厚み、ガラス転移温度を合わせて各メモリ
材料層を決定することができる。また誘電率、耐圧、厚み、ガラス転移温度を合わせて、
異なる電圧により短絡することができれば、メモリ材料は有機材料同士の積層であっても
、無機材料同士の積層であっても、有機材料と無機材料の積層であってもよい。
【００１６】
また本発明のメモリ装置において、複数のメモリ材料層間にはメモリ材料層以外の材料（
層）が形成されていてもよい。例えば、有機無機複合材料、発熱材料、導電材料が挙げら
れる。これらの材料は、膜として存在していたり、非常に薄く形成したためクラスターと
して存在していてもよい。
【００１７】
本発明は、下部電極と、下部電極上に積層された層と、積層された層上に設けられた上部
電極と、を有するメモリ素子であり、積層された層は、それぞれ誘電率又は耐圧が異なる
ことを特徴とする半導体装置である。
【００１８】
本発明の別の形態は、下部電極と、下部電極上に積層された層と、積層された層上に設け
られた上部電極と、を有するメモリ素子であり、積層された層は、それぞれガラス転移温
度が異なることを特徴とする半導体装置である。
【００１９】
本発明の別の形態は、下部電極と、下部電極上に順に積層された第１及び第２の層と、第
２の層上に設けられた上部電極と、を有するメモリ素子であり、第１の層の誘電率は、第
２の層の誘電率より低いことを特徴とする半導体装置である。
【００２０】
本発明の別の形態は、下部電極と、下部電極上に順に積層された第１及び第２の層と、第
２の層上に設けられた上部電極と、を有するメモリ素子であり、第１の層の耐圧は、第２
の層の耐圧より小さいことを特徴とする半導体装置である。
【００２１】
本発明の別の形態は、下部電極と、下部電極上に順に積層された第１及び第２の層と、第
２の層上に設けられた上部電極と、を有するメモリ素子であり、第１の層のガラス転移温
度は、第２の層のガラス転移温度より低いことを特徴とする半導体装置である。
【００２２】
本発明において第２の層の膜厚は、第１の層の膜厚より厚いことを特徴とする。
【００２３】
また本発明は、下部電極及び上部電極間に第１の層及び第２の層が介在した半導体装置の
動作方法であって、第１電圧印加により第１の層を破壊して、下部電極と第２の層とが短
絡し、第２電圧印加により第２の層を破壊して、下部電極と上部電極とが短絡することを
特徴とする半導体装置の動作方法である。
【００２４】
本発明の別の形態は、下部電極及び上部電極間に第１の層及び第２の層が介在したメモリ
素子と、メモリ素子に接続されたトランジスタとを有する半導体装置の動作方法であって
、第１電圧印加により第１の層を破壊し、メモリ素子に電流が流れる第１の電圧値と、第
２電圧印加により第２の層を破壊し、メモリ素子に電流が流れる第２の電圧値と、を用い
てメモリ素子へ書き込みが行われることを特徴とする半導体装置の動作方法である。
【００２５】
本発明の別の形態は、下部電極及び上部電極間に無機材料からなる第１の層及び有機材料
からなる第２の層が介在した半導体装置の動作方法であって、第１電圧印加により無機材
料からなる第１の層を破壊して、下部電極と第２の層とが短絡し、第２電圧印加により有
機材料からなる第２の層を破壊して、下部電極と上部電極とが短絡することを特徴とする
半導体装置の動作方法である。
【００２６】
本発明の別の形態は、下部電極及び上部電極間に無機材料からなる第１の層及び有機材料
からなる第２の層が介在したメモリ素子と、メモリ素子に接続されたトランジスタとを有
する半導体装置の動作方法であって、第１電圧印加により無機材料からなる第１の層を破
壊し、メモリ素子に電流が流れる第１の電圧値と、第２電圧印加により有機材料からなる
第２の層を破壊し、メモリ素子に電流が流れる第２の電圧値と、を用いてメモリ素子へ書
き込みが行われることを特徴とする半導体装置の動作方法である。
【発明の効果】
【００２７】
本発明により、メモリ素子に多値のデータを書き込むことができるようになる。その結果
、メモリ装置の記録容量を増大させることができる。
【００２８】
また発明のメモリ素子は、当該素子を制御するための回路と同一基板上に形成することが
できるため、低コストでメモリ装置を作製することができる。特に、パッシブ型を採用す
ると、メモリ装置の小型化を達成することができる。
【００２９】
さらに本発明のメモリ素子は樹脂基板上設けることができるため、メモリ装置の薄型化、
軽量化、耐衝撃性向上を図ることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明のメモリ素子を示した断面図である
【図２】本発明のメモリ素子の電圧−電流特性を示した図である
【図３】本発明のメモリ素子を示した断面図である
【図４】本発明のメモリ素子の電圧−電流特性を示した図である
【図５】本発明のメモリ素子の作製工程図である
【図６】本発明のメモリ素子の作製工程図である
【図７】本発明のメモリ素子の作製工程図である
【図８】本発明のメモリ素子の作製工程図である
【図９】本発明のメモリ素子の作製工程図である
【図１０】本発明のメモリ素子の断面図である
【図１１】本発明のメモリ素子を有するメモリ装置を示すブロック図である
【図１２】本発明のメモリ素子の等価回路図である
【図１３】本発明のメモリ装置を搭載した半導体装置を示すブロック図である
【図１４】本発明のメモリ装置を搭載した電子機器を示す図である
【図１５】本発明のメモリ素子を示した断面図である
【図１６】本発明のメモリ素子の電圧−電流特性を示した図である
【発明を実施するための形態】
【００３１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
【００３２】
（実施の形態１）
本実施の形態では、メモリ装置における１つのメモリ素子について説明する。図１（Ａ）
に示すように、メモリ素子は下部電極１０１と、上部電極１０２と、それらの間に介在し
たメモリ材料層１０３とを有する。メモリ材料層１０３は、第１のメモリ材料層１０４、
第２のメモリ材料層１０５が順に積層されている。なお本発明は、一対の電極間に複数の
メモリ材料層が設けられていることを特徴としており、２つのメモリ材料層に限定される
ものではない。このようなメモリ材料層は蒸着法、スピンコーティング法、インクジェッ
ト法を代表とする液滴吐出法等により形成することができる。
【００３３】
また下部電極１０１及び上部電極１０２は、導電性を示す材料（導電性材料）から形成す
ることができ、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングス
テン（Ｗ）もしくはシリコン（Ｓｉ）の元素又はこれらの元素を用いた合金を用いればよ
い。また、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳ
Ｏ）、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができ
る。このような導電性材料は、スパッタリング法、蒸着法、液滴吐出法等により形成する
ことができる。そして必要に応じて、所定の形状にパターニングされ、下部電極１０１及
び上部電極１０２となる。
【００３４】
なお、蒸着法や液滴吐出法を用いる場合、下部電極１０１、メモリ材料層１０３、上部電
極１０２までを連続して形成することができ好ましい。界面への汚染を防止することがで
きるからである。
【００３５】
このようなメモリ素子において、メモリ材料層に酸化珪素、窒化珪素、酸化窒化珪素等の
無機材料を用い、メモリ材料層を破壊する方法について説明する。まず第１電圧印加によ
り、第１のメモリ材料層及び第２のメモリ材料層のいずれかが破壊するように、第１のメ
モリ材料層の誘電率と、第２のメモリ材料層の誘電率とを異ならせる。例えば第１のメモ
リ材料層の誘電率を、第２のメモリ材料層の誘電率よりも低くする。誘電率の低い方が、
耐圧が同程度であれば高い電界が生じるため耐圧が同程度であれば先に破壊される。そし
て第１のメモリ材料層破壊前後の電圧−電流特性を示すグラフにおいて、抵抗値の違いを
読み取ることで、メモリ素子に多値のデータを書き込むことができるようになる。
【００３６】
このような誘電率の低い材料（ｌｏｗ−ｋ）は無機材料、有機材料があり、無機材料とし
てはＳｉＯ２膜にＣ、Ｈを添加して誘電率を下げた材料があげられる。有機材料としては
微細な空孔を内部に有するポリアリールエーテル、アモルファステフロン（登録商標）、
フッ化ポリイミド等を用いることができ、特にフッ素系の樹脂膜は低誘電率を実現する材
料として期待されている。このような有機材料は分子設計によってさらなる低誘電率化も
可能であり、またスピンコーティングにより容易に成膜ができるため好ましい。
【００３７】
一方誘電率の高い（ｈｉｇｈ−ｋ）材料には、タンタル酸化物、酸化ハフニウム（ＨｆＯ
２）、酸窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ２）、
酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）などを用いることができる。
【００３８】
また誘電率とは別に、第１のメモリ材料層の耐圧と、第２のメモリ材料の耐圧とを異なら
せてもよい。例えば、先に破壊させたい第１のメモリ材料層の耐圧を、第２のメモリ材料
層の耐圧よりも小さくする。耐圧の小さい方が、誘電率が同程度であれば、先に破壊され
やすいからである。
【００３９】
勿論、第１及び第２のメモリ材料層における、誘電率及び耐圧を異ならせてもよい。
【００４０】
さらに加えて、第１のメモリ材料層の厚み（ｄ１）と、第２のメモリ材料層の厚み（ｄ２
）とを異ならせてもよい。例えば、厚みが薄いメモリ材料層に対して、厚みの厚いメモリ
材料層は１．１から５倍となるようにする。なお無機材料を用いる場合、メモリ材料層に
は絶縁破壊が生じて破壊することが多く、絶縁破壊を生じさせるためには第１及び第２の
メモリ材料層は、それぞれ５から５００ｎｍ、好ましくは１０から１００ｎｍとする。こ
のように薄いメモリ材料層を用いると、破壊するために印加する電圧を低くすることがで
きる。
【００４１】
本実施の形態では、第１のメモリ材料層を第１電圧印加で破壊させるため、第１のメモリ
材料層の厚みを、第２のメモリ材料層の厚みより薄くするとよい。さらに第１電圧印加で
、第２のメモリ材料層を破壊しないようにするため、第２のメモリ材料層は、第１のメモ
リ材料層より厚くするとよい。
【００４２】
一方、メモリ材料層に有機材料を用いる場合について説明する。有機材料を用いる場合、
ガラス転移温度を超えると流動性を示す。その結果、ガラス転移温度を異ならせることに
よって、メモリ材料層を順に破壊することができる。
【００４３】
具体的には第１電圧印加により、第１のメモリ材料層１０４を軟化又は溶融させるため、
第１のメモリ材料層１０４のガラス転移温度（Ｔ１）は、第２のメモリ材料層１０５のガ
ラス転移温度（Ｔ２）より低くする。このとき第１のメモリ材料層１０４のガラス転移温
度（Ｔ１）と、第２のメモリ材料層１０５のガラス転移温度（Ｔ２）とは１０℃以上の差
があるようにするとよい。１０℃以上の差を持たせることによって、順にメモリ材料層を
破壊することができる。
【００４４】
このような有機材料には、例えば１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ
］ベンゼン（略称ｍ−ＭＴＤＡＢ）、４，４’−ビス（２，２−ジフェニルビニル）ビフ
ェニル（略称ＤＰＶＢｉ）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ
−フェニルアミノ］トリフェニルアミン（略称ｍ−ＭＴＤＡＴＡ）、４，４’−ビス［Ｎ
−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称ＮＰＢ）、４，４’−ビス
［Ｎ−（４−ジフェニルアミノフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称ＤＰ
ＡＢ）、４，４’−ビス［Ｎ−（９，９−ジメチルフルオレン−２−イル）−Ｎ−フェニ
ルアミノ］ビフェニル（略称ＤＦＬＤＰＢｉ）、４，４’，４”−トリ（Ｎ−カルバゾリ
ル）トリフェニルアミン（略称ＴＣＴＡ）から選ぶことができる。これら有機材料のガラ
ス転移温度は、ｍ−ＭＴＤＡＢが５０℃（実測値）、ＤＰＶＢｉが６３℃（実測値）、ｍ
−ＭＴＤＡＴＡが７８℃（実測値）、ＮＰＢが９８℃（実測値）、ＤＰＡＢが１１２℃（
実測値）、ＤＦＬＤＰＢｉが１２４℃（実測値）、ＴＣＴＡが１５１℃（文献値）である
。この中から、ガラス転移温度が１０℃以上の差があるような有機材料の組み合わせを選
べばよい。例えば、第１のメモリ材料層にｍ−ＭＴＤＡＢを用い、第２のメモリ材料層に
ＮＰＢを用いることができる。また第１のメモリ材料層にＮＰＢを用い、第２のメモリ材
料層にＴＣＴＡを用いてもよい。なお本発明はガラス転移温度が１０℃以上となるような
有機材料の組み合わせであれば、上記材料に限定されるものではない。
【００４５】
ガラス転移温度の低い第１のメモリ材料層は、上部電極１０２及び下部電極１０１へ電圧
が印加されると、軟化又は溶融して破壊が生じ、下部電極と第２のメモリ材料層とが短絡
する。さらにこのとき上記のような厚みの範囲を満たすと、絶縁破壊も生じうる。このよ
うに、メモリ材料層の破壊は、絶縁破壊及び軟化又は溶融のいずれかが生じることによっ
て達成でき、その両方が生じてもよい。
【００４６】
すなわち、上部電極１０２及び下部電極１０１に第１電圧を印加した結果、第１のメモリ
材料層１０４が破壊し、下部電極１０１と第２のメモリ材料層１０５とが短絡し、次に第
２電圧を印加した結果、第２のメモリ材料層１０５が破壊し、下部電極１０１と上部電極
１０２とが短絡すれば、絶縁破壊、又は軟化若しくは溶融のどちらが生じていてもよい。
このとき、第２の電圧は、第１電圧より大きくなるようにする。
【００４７】
そして順に破壊する条件を満たす限り、メモリ材料層の材料は限定されない。例えば有機
材料と、無機材料とが積層されたメモリ素子を形成することもできる。このようなメモリ
材料層の構成は、以下の実施の形態で説明する。
【００４８】
図２には、図１（Ａ）に示すメモリ素子の電圧−電流特性（Ａ）（Ｂ）（Ｃ）を示す。な
おメモリ材料層には、それぞれ有機材料を用いる。
【００４９】
メモリ素子の電圧−電流特性（Ａ）は、第１のメモリ材料層及び第２のメモリ材料層が破
壊されていない初期状態（第１の状態と表記する）を示す。メモリ素子の電圧−電流特性
（Ｂ）は、第１のメモリ材料層が破壊された第２の状態を示す。なお、第２の状態は下部
電極１０１と第２のメモリ材料層１０５とが短絡した状態である。メモリ素子の電圧−電
流特性（Ｃ）は、第１及び第２のメモリ材料層が破壊された第３の状態を示す。なお、第
３の状態は下部電極１０１と上部電極１０２とが短絡した状態である。
【００５０】
第１の状態では、第１及び第２のメモリ材料層を有するメモリ素子へ、一定の電圧（Ｖａ
）以上を印加しなければ電流は流れない。なお、電圧Ｖａは、積層されたメモリ素子の電
圧−電流特性（Ａ）の閾値電圧である。第２の状態では、第１のメモリ材料層１０４が破
壊されているため、第２のメモリ材料層１０５のみを有するメモリ素子と同等であり、こ
のようなメモリ素子は一定の電圧（Ｖｂ、Ｖｂ＜Ｖａ）以上を印加することによって電流
が流れる。なお、電圧Ｖｂは、メモリ素子の電圧−電流特性（Ｂ）の閾値電圧である。第
３の状態では、下部電極１０１と、上部電極１０２とが短絡しているため、メモリ素子へ
わずかな電圧（Ｖｃ、Ｖｃ＜Ｖｂ＜Ｖａ）を印加するだけで電流が流れる。所謂、下部電
極１０１と第２のメモリ材料層１０５の短絡状態である。
【００５１】
なお、第１のメモリ材料層１０４の厚みと、第２のメモリ材料層１０５の厚みによって電
圧Ｖａ及びＶｂの値を制御することができる。例えば、第１のメモリ材料層１０４の厚み
を薄くするにつれ、第２の状態での電圧値（Ｖａ）を小さくすることができ、第２のメモ
リ材料層１０５の厚みを薄くするにつれ、第２の状態での電圧値（Ｖｂ）を小さくするこ
とができる。また、第１のメモリ材料層１０４の破壊時に、第２のメモリ材料層１０５が
破壊されないように、第２のメモリ材料層１０５を第１のメモリ材料層１０４よりも厚く
することが好ましい。第１のメモリ材料層１０４を破壊するための電圧印加によって、第
２のメモリ材料層１０５が破壊されないようにするためである。
【００５２】
このような第１乃至第３の状態によって、メモリ素子には３値からなる情報を書き込むこ
とができる。その結果、メモリ装置の記録容量を増大させることができる。
【００５３】
図１（Ｂ）には、図１（Ａ）に示したメモリ素子において、第１のメモリ材料層１０４と
第２のメモリ材料層１０５との間に層１０６を設けた形態を示す。層１０６は、膜として
存在していたり、クラスターとして存在している。これは層１０６の材料や形成方法によ
って、状態が異なるからである。例えば非常に薄く形成する場合、層１０６はクラスター
として存在しうる。層１０６としては、有機無機複合材料、発熱材料、又は導電材料を用
いることができる。
【００５４】
有機無機複合材料としては、メモリ材料層を有機材料で構成する場合、当該有機材料と無
機材料とが混在している材料が挙げられる。無機材料としては例えば、金属酸化物を用い
ることができる。金属酸化物と有機化合物との混合層、つまり有機無機複合材料を用いる
場合、層１０６を厚膜化しても、電極間に印加する電圧を高めることがない。層１０６を
厚膜化することにより、メモリ材料層の成膜不良を解消することができる。
【００５５】
具体的な金属酸化物は、メモリ材料層を構成する有機材料が正孔輸送性の高い物質の場合
、バナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン
酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニ
ウム酸化物、タンタル酸化物を用いると好ましい。
【００５６】
またメモリ材料層を構成する有機材料が電子輸送性の高い物質の場合、上記金属酸化物は
、リチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウ
ム酸化物を用いると好ましい。
【００５７】
また層１０６として、発熱材料及び導電材料として導電性の高い材料を設けるとよく、例
えば、金属材料を用いることができる。このような発熱材料に電流を流し、ジュール熱を
発生させると、相対的に耐熱性の弱い有機材料を先に破壊すべきメモリ材料層として用い
、積極的に軟化又は溶融することができる。
【００５８】
また層１０６は、第１及び第２のメモリ材料層間のように、当該材料間に設ける構成に限
定されず、上部電極１０２とメモリ材料層１０３との間、又は下部電極１０１とメモリ材
料層１０３との間に設けてもよい。特に第１電圧によって第１のメモリ材料層１０４を破
壊する場合、上部電極１０２と第１のメモリ材料層１０４との間に層１０６として発熱材
料等を設けるとよい。早期且つ簡便に第１のメモリ材料層１０４を軟化又は溶融し、破壊
することができるからである。
【００５９】
なお本実施の形態では、下部電極側に形成されたメモリ材料層から破壊する場合を示した
が、本発明はこれに限定されない。すなわち本発明は、積層されたメモリ材料層を順に破
壊し、その状態を電圧によって読み取ることを特徴としており、当該効果を奏する限り、
上部電極側のメモリ材料層を先に破壊しても構わない。
【００６０】
（実施の形態２）
本実施の形態では、上記実施の形態で示した素子構造を応用し、３つのメモリ材料層を設
けた構造について説明する。
【００６１】
図３（Ａ）には、上部電極１０２と下部電極１０１との間に、メモリ材料層１０３として
第１のメモリ材料層１０４、第２にメモリ材料層１０５、第３のメモリ材料層１０７を順
に積層させる。各メモリ材料層は上記実施の形態と同様に有機材料又は無機材料から形成
することができる。
【００６２】
上記実施の形態と同様に、メモリ材料層に無機材料を用いる場合、第１乃至第３のメモリ
材料層の誘電率をそれぞれ異ならせる。例えば先に破壊される第１のメモリ材料層１０４
の誘電率を、第２のメモリ材料層１０５の誘電率より低くする。同様に、第２のメモリ材
料層１０５の誘電率を、第３のメモリ材料層１０７の誘電率より低くする。誘電率の低い
メモリ材料層の順に、破壊されやすいからである。そして第１のメモリ材料層破壊前後の
電圧−電流特性及び第２のメモリ材料層破壊前後の電圧−電流特性を示すグラフにおいて
、抵抗値の違いを読み取ることで、メモリ素子に多値のデータを書き込むことができるよ
うになる。
【００６３】
また誘電率とは異なり、耐圧を異ならせてもよい。この場合、先に破壊される第１のメモ
リ材料層１０４の耐圧を、第２のメモリ材料層１０５の耐圧より小さくする。同様に、第
２のメモリ材料層１０５の耐圧を、第３のメモリ材料層１０７の耐圧より小さくする。耐
圧の小さいメモリ材料層順に、破壊されやすいからである。
【００６４】
また第１のメモリ材料層１０４の厚み（ｄ１）、第２のメモリ材料層１０５の厚み（ｄ２
）、及び第３のメモリ材料層１０７の厚み（ｄ３）を異ならせてもよい。例えば第１のメ
モリ材料層から順に破壊する場合、上記実施の形態と同様に、第１のメモリ材料層１０４
の厚みを最も薄くする。すなわち、メモリ材料層の厚みは、ｄ１＜ｄ２＜ｄ３を満たす。
また第１乃至第３のメモリ材料層の厚みは、それぞれ５から５００ｎｍ、好ましくは１０
から１００ｎｍとする。このように薄いメモリ材料層を用いると、破壊するために印加す
る電圧を低くすることができる。また厚みが薄いメモリ材料層に対して厚みの厚いメモリ
材料層、つまり第１のメモリ材料層に対して第２のメモリ材料層、又は第２のメモリ材料
層に対して第３のメモリ材料層は、１．１から５倍となるようにする。
【００６５】
一方、上記実施の形態と同様にメモリ材料層に有機材料を用いる場合、各メモリ材料層の
ガラス転移温度を異ならせ、先に破壊する第１のメモリ材料層１０４のガラス転移温度を
最も低くする。すなわち、メモリ材料層のガラス転移温度（Ｔ１からＴ３）は、Ｔ１＜Ｔ
２＜Ｔ３を満たすようにする。このとき、Ｔ１とＴ２の差、及びＴ２とＴ３の差は１０℃
以上とする。
【００６６】
なお、第１乃至第３のメモリ材料層に異なる材料を用いる必要はなく、２種のメモリ材料
層のみを用いることもできる。この場合、２つの同一メモリ材料層間に異なるメモリ材料
層を積層して３層構造を形成すればよい。但し、同一のメモリ材料層の一方を先に破壊す
る必要があるため、発熱材料等を使用する。発熱材料としては金属材料が挙げられ、これ
に電流を流すことでジュール熱を発生させ、耐熱性の低いメモリ材料層を破壊させること
ができる。
【００６７】
このようなメモリ素子に対して、上部電極１０２及び下部電極１０１に電圧を印加するこ
とにより、第１のメモリ材料層から順に破壊する。上記実施の形態で示したように、破壊
は絶縁破壊、又はガラス転移温度以上となったときの軟化又は溶融のいずれによって生じ
ることができ、さらに両方が生じたことによって破壊させてもよい。
【００６８】
すなわち第１電圧印加によって第１のメモリ材料層１０４が破壊し下部電極１０１と第２
のメモリ材料層１０５とが短絡し、第２電圧印加によって第２のメモリ材料層１０５が破
壊し下部電極１０１と第３のメモリ材料層１０７とが短絡し、第３の電圧印加によって第
３のメモリ材料層１０７が破壊し下部電極１０１と上部電極１０２とが短絡すればよい。
【００６９】
図４には、図２に示すメモリ素子の電圧−電流特性（Ａ）（Ｂ）（Ｃ）に加えて、メモリ
素子の電圧−電流特性（Ｄ）を示す。上記実施の形態と同様にメモリ材料層にはそれぞれ
有機材料を用いる。第１乃至第３の状態は、図２と同様であり、加えてメモリ素子の電圧
−電流特性（Ｄ）は、第１及び第２のメモリ材料層が破壊された第４の状態を示す。なお
、第４の状態は下部電極１０１と第３のメモリ材料層１０５とが短絡した状態である。
【００７０】
第４の状態では、一定の電圧（Ｖｄ、Ｖｄ＜Ｖｂ＜Ｖａ、Ｖｄ＞Ｖｃ）を印加すると、メ
モリ素子に電流が流れる。なお、電圧Ｖｄは、メモリ素子の電圧−電流特性（Ｄ）の閾値
電圧である。
【００７１】
このようにして３つのメモリ材料層を積層することによって４値からなる情報を提供する
ことができる。すなわち、積層するメモリ材料層を増やすことによって、さらなる多値の
データをメモリ素子に書き込むことができるようになる。勿論、本発明は、３つ以上のメ
モリ材料層を設けることも可能である。
【００７２】
図３（Ｂ）には、図３（Ａ）に示したメモリ素子において、第１のメモリ材料層１０４と
第２のメモリ材料層１０５との間に層１０６を設けた形態を示す。
【００７３】
また図３（Ｃ）には、さらに第２のメモリ材料層１０５と、第３のメモリ材料層１０７と
の間にそれぞれ層１０６を設けた形態を示す。なお層１０６を複数設ける場合、同一の層
を形成する必要はなく、異なる材料からなる層１０６をそれぞれ形成してもよい。
【００７４】
層１０６の材料や作製方法は、上記実施の形態を参照することができる。
【００７５】
なお本実施の形態では、下部電極側に形成されたメモリ材料層から破壊する場合を示した
が、本発明はこれに限定されない。すなわち本発明は、積層されたメモリ材料層を順に破
壊し、その状態を電圧によって読み取ることを特徴としており、当該効果を奏する限り、
上部電極側のメモリ材料層を先に破壊してもよいし、中間に設けられたメモリ材料層を先
に破壊しても構わない。
【００７６】
（実施の形態３）
本発明において電極間に第１電圧を印加した結果、一のメモリ材料層に状態の変化が生じ
、第２電圧を印加した結果、他のメモリ材料層に状態の変化が生じればよい。そして、メ
モリ材料層の状態変化が電圧−電流特性に現れ、電圧の違いを読み取ることができればよ
い。上記を満たす限り、各メモリ材料層の材料は限定されない。そこで本実施の形態では
、有機材料と、無機材料とが積層されたメモリ素子について説明する。
【００７７】
このように有機材料と、無機材料とが積層されたメモリ素子では、無機材料を先に破壊す
る必要があるため、図１５に示すように第１のメモリ材料層９０４に無機材料を用い、第
２のメモリ材料層９０５に有機材料を用いる。その他の構成は図１と同様であるため説明
を省略する。
【００７８】
このようなメモリ素子の状態を、図１６に示すメモリ素子の電圧−電流特性と合わせて説
明する。
【００７９】
無機材料が積層されているため、電圧−電流特性は図１６の（α）として示すような特性
を示す。この絶縁状態を第１の状態と呼ぶ。
【００８０】
その後、当該無機材料を破壊すると、有機材料のみが介在した構造とみなすことができる
。すると電圧−電流特性において閾値のある特性（β）を示す。このときの閾値電圧をＶ
βとする。このダイオード特性を示す状態を第２の状態と呼ぶ。
【００８１】
さらに、有機材料を破壊すると下部電極１０１及び上部電極１０２が短絡した特性（γ）
を示す。この短絡状態を第３の状態と呼ぶ。
【００８２】
このようなメモリ素子において、絶縁状態から無機材料からなるメモリ材料層を破壊し、
次いで有機材料からなるメモリ材料層を破壊することで、異なる３つの状態が得られる。
これらの状態を用いることで、メモリ素子は３値からなる情報を提供することができる。
【００８３】
なお本実施の形態において、メモリ材料層の膜厚を異ならせてもよい。
【００８４】
本実施の形態においても、メモリ材料層間、またはメモリ材料層と電極間に層１０６を設
けてもよい。層１０６の詳細は、上記実施の形態を参照することができる。
【００８５】
このように本発明は無機材料と有機材料とが積層されたメモリ材料層によって、メモリ素
子に多値のデータを書き込むことができる。
【００８６】
（実施の形態４）
本実施の形態では、絶縁基板としてガラス基板上に、メモリ素子を形成する方法について
説明する。なおメモリ素子を制御するための回路（制御回路）を同一基板上に形成する形
態を示す。
【００８７】
まず図５（Ａ）に示すように、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板
はガラス以外にも石英、珪素、金属等を用いることができる。剥離層４０２は金属を有す
る膜、又は珪素を有する膜を基板全面又は選択的に形成する。少なくとも選択的に剥離層
を形成することにより、後にガラス基板４０１をはがすことが可能となる。上記金属の材
料としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ
、Ｏｓ、Ｉｒから選ばれた元素または前記元素を主成分とする合金材料若しくは化合物材
料からなる単層、或いはこれらの積層を用いることができる。当該化合物材料としては、
上記元素の酸化物、窒化物が挙げられる。また珪素を有する膜の状態は、結晶状態、非晶
質状態、又は微結晶状態のいずれを有していてもよい。状態によって、剥離層４０２の除
去速度を制御することができる。
【００８８】
次に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、
珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結
晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニング
し、島状の半導体層４０４を形成する。レーザー結晶化には、連続発振型レーザー、パル
ス発振型レーザーのいずれを用いてもよい。レーザーとしては、Ａｒレーザー、Ｋｒレー
ザー、エキシマレーザー、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー、ＹＬ
Ｆレーザー、ＹＡｌＯ３レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライ
トレーザー、Ｔｉ：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一
種または複数種を用いることができる。例えばパルス発振型のエキシマレーザーを用いる
ことができる。半導体層は、その厚みが０．２μｍ以下、代表的には４０ｎｍから１７０
ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。なお半導体層４０４は
、結晶性半導体以外に、非晶質半導体、微結晶半導体、マイクロクリスタル半導体、有機
半導体等のいずれを用いてもよい。また半導体層は珪素を有する材料を用いればよく、例
えば珪素とゲルマニウムとの混合材料からも形成することができる。
【００８９】
次に、半導体層４０４を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５
は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ
法、熱酸化法等により形成することができる。また半導体層４０４とゲート絶縁層４０５
とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合
、各層の界面における不純物汚染を抑えることができる。
【００９０】
そして、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タン
グステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形
成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニング
を行う場合、レジストマスクをプラズマ等でエッチングし、その幅が細められた状態で用
いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高める
ことができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい
。図５（Ａ）では、ゲート電極層４０６を積層構造とした場合を示す。
【００９１】
次に、半導体層４０４に不純物元素を添加して不純物領域４０７を形成する。不純物領域
４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の
不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型
といった極性を作り分けることができる。
【００９２】
次に図５（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形
成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（
サイドウォールと表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶
縁層４０５はエッチングされてしまうことがある。
【００９３】
次に、半導体層４０４に不純物をさらに添加し、サイドウォール４０９直下の第１の不純
物領域４１０と、第１の不純物領域４１０よりも高い不純物濃度を有する第２の不純物領
域４１１とを形成する。このような不純物領域を有する構造を、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と呼ぶ。さらに第１の不純物領域４１０がゲート電極層
４０６と重なっている場合、ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  
ＬＤＤ）構造と呼ぶ。
【００９４】
続いて図５（Ｃ）に示すように、半導体層４０４、ゲート電極層４０６を覆うように絶縁
層４１４を形成する。絶縁層４１４は絶縁性を有する無機材料、有機材料等により形成す
る。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性
を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト
又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサン
は、シリコン（Ｓｉ）と酸素（Ｏ）との結合を含む樹脂であり、シリコン（Ｓｉ）と酸素
（Ｏ）との結合で骨格構造が構成されている。シロキサンが有する置換基には、少なくと
も水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また当該置換
基にはフルオロ基を用いてもよい。またさらに、置換基として少なくとも水素を含む有機
基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合
を有するポリマー材料を出発原料として形成される。
【００９５】
図５（Ｃ）では、絶縁層４１４を積層構造で形成した形態を示しており、下から順に第１
の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層
４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水
素によって、半導体層４０４のダングリングボンドを低減することができるからである。
また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることがで
きるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有
機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１
４ｂを介した水分の侵入を防止するためである。
【００９６】
次に第２の不純物領域４１１を露出させるコンタクトホールを形成し、図５（Ｄ）に示す
ように、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５
はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）も
しくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等を有する。
また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電
層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同
時に形成される。
【００９７】
ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くする
ため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域
４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用
いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法
）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有する
シリサイドが形成され、オン電流の向上、移動度の向上が期待される。
【００９８】
このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する
。制御回路部２０２では、当該薄膜トランジスタを用いて回路が形成される。
【００９９】
次に、導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有す
る無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。絶
縁層４１４と同様な無機材料、有機材料を用いることができる。
【０１００】
その後図６（Ａ）に示すように、導電層４１５を露出させるように、絶縁層４１６にコン
タクトホールを形成し、当該コンタクトホールを充填するように導電層４１７を形成する
。導電層４１７は、単層構造又は積層構造により形成することができる。導電層４１７は
アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もし
くはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等を有する。ま
た導電層４１７は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物
（ＩＴＳＯ）、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いるこ
とができる。その後、導電層４１７を所望の形状にパターニングする。パターニングされ
た導電層４１７は、メモリ素子の下部電極として機能することができる。
【０１０１】
なお本実施の形態ではメモリ素子の下部電極は、導電層４１７から形成する場合を示した
が、導電層４１５から形成してもよい。すなわち薄膜トランジスタのソース電極又はドレ
イン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。
【０１０２】
パターニングされた導電層４１７を覆うように絶縁層を形成し、当該導電層４１７が露出
し、且つ導電層４１７の端部を覆うように開口部が設けられた絶縁層（土手やバンクとも
記す）４１８を形成する。バンク４１８は、有機材料又は無機材料等により形成すること
ができる。絶縁層４１４と同様な無機材料、有機材料を用いることができる。バンク４１
８の開口部の側面は、テーパーを有すると好ましい。後に形成する薄膜の段切れを防止す
ることができるからである。
【０１０３】
次に図６（Ｂ）に示すように、バンク４１８の開口部に、メモリ材料層１０３を形成する
。本実施の形態では、第１のメモリ材料層１０４及び第２のメモリ材料層１０５を形成す
る。メモリ材料層１０３は蒸着法、スピンコーティング法、インクジェット法を代表とす
る液滴吐出法により形成することができる。上記実施の形態と同様に、無機材料を用いる
場合、第１のメモリ材料層１０４の厚みは、第２のメモリ材料層１０５の厚みより厚くし
、且つ第１のメモリ材料層１０４の誘電率を第２のメモリ材料層１０５より高くする。ま
た有機材料を用いる場合、第１のメモリ材料層１０４のガラス転移温度の方が第２のメモ
リ材料層１０５よりも低くなるようにする。メモリ素子に関する他の構成は、上記実施の
形態を参照することができる。また本実施の形態において、上記実施の形態で示したメモ
リ素子のいずれを適用してもよい。
【０１０４】
またメモリ材料層１０３は、発光素子が有する電界発光層と同一材料から形成することも
できるため、メモリ素子と発光素子を同一基板上に形成することができる。すなわち、表
示機能を備えたメモリ装置を形成することもできる。
【０１０５】
次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面
に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿
論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メ
モリ素子の上部電極として機能することができる。
【０１０６】
そして導電層４１７、第１のメモリ材料層１０４、第２のメモリ材料層１０５、及び対向
電極４２０を有するメモリ素子４２６が形成される。
【０１０７】
さらに好ましくは、保護膜として機能する絶縁層４２１を形成する。耐衝撃性を高めるた
め、絶縁層４２１の厚みは厚くするとよい。そのため、絶縁層４２１は、エポキシ樹脂や
ポリイミド樹脂等の有機材料から形成すると好ましい。また絶縁層４２１は、吸湿性を持
たせるため絶縁層４２１内に乾燥剤を散布するとよい。特に有機材料を用いてメモリ材料
層を形成する場合、水分の侵入を防止することができるからである。このように絶縁層４
２１を充填して封止することにより、水分に加え不要な酸素の侵入を防止することができ
る。
【０１０８】
このようにして制御回路部２０２に設けられた薄膜トランジスタを有する回路を形成する
ことができ、当該回路と同一基板上に形成され、メモリ素子領域２０１に設けられたメモ
リ素子４２６、及び当該メモリ素子４２６に接続された薄膜トランジスタを形成すること
ができる。メモリ素子は、薄膜トランジスタによって制御される。このようにメモリ素子
に薄膜トランジスタが接続された形態をアクティブ型と呼ぶ。
【０１０９】
本発明のメモリ装置は、メモリ素子４２６と、制御回路とを同一基板上に作製することが
できるため、製造コストを低減することができる。さらに、従来のＩＣにより形成された
メモリ素子を実装する工程が不要となるため、制御回路との接続不良がない。
【０１１０】
図７には、メモリ素子４２６に電力等を供給するためのアンテナ４３０を設けた形態を示
す。本実施の形態では、バンクに設けられた開口部にアンテナ４３０を形成する形態を示
す。
【０１１１】
アンテナ４３０は、メモリ素子領域２０１に設けられた薄膜トランジスタに接続するよう
に形成することができ、導電性材料、好ましくは低抵抗材料、例えばＣｕ（銅）、Ａｇ（
銀）、Ａｌ（アルミニウム）等から形成する。さらにアンテナ４３０の抵抗を下げるため
、厚みを厚くするとよい。このようなアンテナ４３０は、蒸着法、印刷法、メッキ法、イ
ンクジェット法を代表とする液滴吐出法により形成することができる。
【０１１２】
このようにアンテナ４３０を一体形成することにより、リーダライタ装置と無線で通信を
行うことができる。その結果、非破壊でメモリ素子４２６に多値のデータを書き込むこと
ができる。
【０１１３】
これまでの工程で、メモリ装置を完成することができるが、その後図８（Ａ）に示すよう
に溝を形成し、当該溝にエッチング剤４４１を導入し、ガラス基板４０１を剥離してもよ
い。このとき、絶縁層４２１上に張り合わせた樹脂基板４４０を支持体として用いると、
ガラス基板４０１を簡便に剥離することができ好ましい。なお、樹脂基板４４０は、絶縁
層４２１が有する接着機能を用いても貼り付けることができる。樹脂基板４４０には、ポ
リエチレン−テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエ
ーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の合成樹脂を用い
ることができる。このような樹脂基板は非常に薄いため、フィルム状態を有する。そのた
め、ロール状に巻き取られた樹脂基板４４０を絶縁層４２１に貼り付けてガラス基板４０
１を剥離することもできる。このような工程は量産に適する。
【０１１４】
エッチング剤４４１は、剥離層４０２を選択的にエッチングすることができれば、特に限
定はなく、例えばハロゲン化合物を用いることができる。剥離層に非晶質珪素やタングス
テンを用いる場合、エッチング剤にはＣｌＦ３（３フッ化塩素）を用いることができる。
また剥離層に酸化珪素を用いる場合、エッチング剤にはＨＦ（フッ化水素）を用いること
ができる。
【０１１５】
またエッチング剤を用いることなく、ガラス基板を剥離してもよい。例えば、剥離層４０
２、及び剥離層上に薄膜トランジスタ等を構成するための膜を積層し、熱処理を行うこと
によって、剥離層４０２、薄膜トランジスタ等を構成するための膜、ガラス基板等の状態
変化を生じさせ、これによりガラス基板を剥離することもできる。薄膜トランジスタ等を
構成するための膜とは、半導体膜、ゲート絶縁膜、ゲート電極、層間絶縁膜以外に、剥離
層との密着性を高めたり、剥離層やガラス基板からの不純物の侵入を防ぐための保護膜が
挙げられる。保護膜としては、酸化珪素、窒化酸化珪素、若しくは窒化珪素、又はこれら
の積層構造がある。このように熱処理によりガラス基板を剥離する場合、剥離層４０２に
タングステンを用いるとき、タングステン上面には酸化タングステン（ＷＯｘ）が形成さ
れる。熱処理により酸化タングステンがもろい状態となるため、ガラス基板を容易に剥離
することができる。
【０１１６】
そして図８（Ｂ）に示すように、剥離したガラス基板４０１の代わりに、樹脂基板４４２
を張り合わせる。なお、樹脂基板４４２は、樹脂基板４４０と同様な材料から形成するこ
とができる。
【０１１７】
このようにガラス基板４０１を剥離する結果、メモリ装置の薄型化、軽量化を図り、柔軟
性を高め、耐衝撃性を向上させることができる。
【０１１８】
次いで、メモリ装置毎に分断し、一枚の基板から、複数のメモリ装置を取り出すことがで
きる。その結果、メモリ装置のコストを下げることができる。
【０１１９】
さらに樹脂基板４４０、４４２の両表面に、ガスバリア層といわれる保護層を設けてもよ
い。保護層により酸素、アルカリ元素の侵入を防止することができ、信頼性を向上するこ
とができる。当該保護層は、窒化アルミニウム、窒化珪素膜等の窒素を有する無機材料に
より形成する。
【０１２０】
本実施の形態では、ガラス基板４０１を除去し、樹脂基板４４０、４４２を貼り付けた形
態を説明したが、本発明はこれに限定されない。但し、本実施の形態のようにガラス基板
４０１を除去することによって、表示装置の軽量化、薄型化を図ることができる。
【０１２１】
また、本実施の形態で示した薄膜トランジスタは、基板上に半導体層、ゲート絶縁層、ゲ
ート電極層を順に積層させた構造を採るが、本発明の薄膜トランジスタはこの構成には限
定されず、ゲート電極層、絶縁層、半導体層を順に積層させる構造を採ることも可能であ
る。また薄膜トランジスタの不純物領域は、第１の不純物領域（低濃度不純物領域とも呼
ぶ）４１０又は第２の不純物領域（高濃度不純物領域とも呼ぶ）４１１を有するが、これ
には限定されず不純物濃度が一様であるシングルドレイン構造であってもよい。
【０１２２】
また本実施の形態で示した薄膜トランジスタを、複数積層した多層構造を適用してもよい
。このような多層構造で作製する場合は、積層された薄膜トランジスタ間の絶縁層に生じ
る寄生容量を低減するため、絶縁層の材料として低誘電率（ｌｏｗ−ｋ）材料を用いると
よい。例えば上記した材料に加えて、エポキシ樹脂、アクリル樹脂等の樹脂材料、シロキ
サン等の有機材料などが挙げられる。寄生容量を低減した多層構造を採用すれば、メモリ
装置の小面積化、動作の高速化、低消費電力化を実現することができる。
【０１２３】
このように本発明は、メモリ材料層が積層されたメモリ装置を提供することができる。そ
して、メモリ装置の記録容量を増やすことができる。
【０１２４】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【０１２５】
（実施の形態５）
本実施の形態では、ソース電極又はドレイン電極を形成するための開口部を利用してメモ
リ素子を形成する構成について説明する。
【０１２６】
図９（Ａ）に示すようにメモリ素子領域２０１において薄膜トランジスタを形成する。当
該薄膜トランジスタは上記実施の形態と同様に、ガラス基板４０１上に絶縁層４０３、半
導体層４０４、ゲート絶縁層４０５、ゲート電極層４０６、サイドウォール４０９、絶縁
層４１４ａ、４１４ｂ、４１４ｃを形成する。そして、第２の不純物領域が露出するよう
に絶縁層４１４ａ、４１４ｂ、４１４ｃに開口部４３１を形成する。開口部４３１は、ド
ライエッチング法、ウェットエッチング法等により形成することができる。開口部４３１
の側面は、テーパーを有するとよい。その後に形成するメモリ材料層の段切れを防止する
ことができるからである。
【０１２７】
次いで、上記実施の形態と同様に、導電層４１５を開口部４３１に充填するように形成し
、所定の形状にパターニングし、ソース電極又はドレイン電極を形成する。そして、開口
部４３１において、上記実施の形態と同様に、第１のメモリ材料層１０４、第２のメモリ
材料層１０５、対向電極４２０を順に形成する。このようにしてメモリ素子４２６を形成
することができる。当該メモリ材料層の段切れを防止するため、蒸着法により形成すると
好ましい。
【０１２８】
そしてさらに、絶縁層４２１を形成すると好ましい。不純物元素、水分、酸素の侵入を防
止することができるからである。
【０１２９】
図９（Ｂ）には、開口部４３１に導電層４１５が充填され、所定の形状にパターニングさ
れた上面図を示す。図９（Ｂ）からも分かるように、メモリ素子を形成する側の開口部４
３１は、他方の開口部より直径を大きくするとよい。例えばその直径を１μｍから３μｍ
とする。
【０１３０】
このように開口部４３１を利用して、メモリ素子４２６を形成することができ、メモリ装
置を薄型化することができる。さらに本形態は、ソース電極又はドレイン電極をメモリ素
子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【０１３１】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【０１３２】
（実施の形態６）
本実施の形態では、パッシブ型のメモリ装置の構成について説明する。
【０１３３】
図１０に示すように、ガラス基板４０１上に絶縁層４０３が設けられ、電極となる第１の
導電層５０２、第２の導電層５０３が積層されている。勿論電極は、単層構造で形成して
もよい。この電極を制御することにより、マトリクス状に二次元的に配置されたメモリ素
子４２６を制御することができる。
【０１３４】
メモリ素子４２６は、上記実施の形態と同様に形成された第１のメモリ材料層１０４、第
２のメモリ材料層１０５、対向電極４２０を有する。パッシブ型のメモリ素子を形成する
場合、各メモリセルにおいて第１のメモリ材料層１０４、及び第２のメモリ材料層１０５
をパターニングすると好ましい。隣接するメモリセル間で、メモリ材料層の破壊の影響を
受けないようにするためである。
【０１３５】
メモリ素子４２６と同一ガラス基板４０１に多結晶半導体膜からなる制御回路５２３を形
成してもよい。制御回路５２３は、対向電極４２０と接続されたデコーダ回路や第１の導
電層５０２と接続されたデコーダ回路等を含む。そして制御回路５２３には、フレキシブ
ルプリントサーキット５１６を介して外部信号等を入力するため、異方性導電材料からな
るバンプ５１５を用いて外部回路と接続される。
【０１３６】
さらに不純物元素や水分の侵入を防止するため、対向電極４２０上にパッシベーション膜
５２２を設けるとよい。このようなパッシベーション膜５２２は、窒素を有する絶縁層を
用いて形成することができる。窒化珪素膜を用いる場合、近紫外域での光透過率が若干下
がるので、それを改善するために酸素を加えた窒化酸化珪素膜を用いても良い。その他に
窒化アルミニウム、窒化酸化アルミニウムをパッシベーション膜５２２に適用してもよい
。
【０１３７】
パッシブ型はアクティブ型と比べて、トランジスタ分の面積が不要となるため、制御回路
を一体形成しても、メモリ装置を小型化することができ、好ましい。
【０１３８】
メモリ素子４２６の封止工程はパッシベーション膜５２２上に設けられた封止材５１７及
び封止基板５１０を用いて行われる。封止基板５１０はガラス、プラスチックなどの他に
、ステンレス、アルミニウムなどの金属を用いても良い。プラスチックはアクリル、ポリ
エチレンテレフタラート（ＰＥＴ）などを用いることができ、平板状又はフィルム状のも
のを用いることができる。封止基板５１０にプラスチックを用いる場合は、水蒸気などを
遮断するガスバリア膜といった保護膜や、表面の硬度を高めるハードコート膜を設けても
よい。このような構成により、メモリ材料層の劣化の原因となりうる水分等の侵入を防止
することができる。
【０１３９】
封止基板５１０とパッシベーション膜５２２との間に設ける封止材５１７は、エポキシ樹
脂、シリコーン樹脂、フェノール樹脂、ウレタン樹脂などの樹脂材料を用いる。封止材５
１７は、封止基板５１０とガラス基板４０１を固定すると共に、この両者の間隔を一定に
保持する機能を奏する。そのために、封止材５１７にスペーサとなるシリカ粒子などを含
ませておいてもよい。
【０１４０】
このようにパッシブ型のメモリ装置において制御回路５２３を同一基板に形成することが
できる。勿論、アクティブ型のメモリ装置においても、制御回路を同一基板上に形成する
ことができる。
【０１４１】
なおパッシブ型のメモリ装置において、ＩＣチップによって形成された制御回路を外付け
することもできる。この場合、異方性導電材料等からなるバンプを用いて、制御回路５２
３を第１の導電層５０２又は第２の導電層５０３に接続すればよい。勿論アクティブ型で
あっても制御回路をＩＣチップによって形成し外付けする形態を用いることができる。
【０１４２】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【０１４３】
（実施の形態７）
本実施の形態では、上記実施の形態により作製されたメモリ素子を有するメモリ装置の構
成を説明する。
【０１４４】
図１１に示すように、メモリ装置７０８はメモリ素子が形成されたメモリセルアレイ７０
６及び制御回路を有する。制御回路は、カラムデコーダ７０１、ローデコーダ７０２、読
み出し回路７０４、書き込み回路７０５、セレクタ７０３を有する。
【０１４５】
メモリセルアレイ７０６はビット線Ｂｍ（ｍ＝１〜ｘ）、ワード線Ｗｎ（ｎ＝１〜ｙ）、
ビット線とワード線とそれぞれの交点にメモリ素子７０７を有する。当該メモリ素子は、
上記実施の形態で示したように積層されたメモリ材料層を有することを特徴とする。そし
てメモリセルアレイ７０６において、メモリ素子にトランジスタが接続されたアクティブ
型であっても当該トランジスタのないパッシブ型であってもよい。またビット線はセレク
タ７０３により制御され、ワード線はローデコーダ７０２により制御される。
【０１４６】
カラムデコーダ７０１はメモリセルアレイの列を指定するアドレス信号を受けて、指定列
のセレクタ７０３に信号を与える。セレクタ７０３はカラムデコーダ７０１の信号を受け
て指定のビット線を選択する。ローデコーダ７０２はメモリセルアレイの行を指定するア
ドレス信号を受けて、指定のワード線を選択する。上記動作によりアドレス信号に対応す
る一つのメモリ素子７０７が選択される。読み出し回路７０４は選択されたメモリ素子が
有するデータを読み出し、好ましくは増幅して出力する。書き込み回路７０５は書き込み
に必要な電圧を生成し、選択されたメモリ素子に電圧を印加することで、順にメモリ材料
層を破壊し、目的の状態とすることで、データの書き込みを行う。
【０１４７】
本発明は、このような制御回路を有するメモリ装置を提供することができる。
【０１４８】
次に、メモリ素子７０７を有するメモリセルの等価回路を説明する。
【０１４９】
図１２（Ａ）に示すように、アクティブ型のメモリセルは、トランジスタ７２１とメモリ
素子７２２とを有する。トランジスタ７２１はゲート電極がワード線Ｗｎに接続され、ソ
ース電極及びドレイン電極の一方がビット線Ｂｍに接続され、他方がメモリ素子７２２と
接続している。メモリ素子７２２は、上記実施の形態で示したように下部電極、積層され
たメモリ材料層、上部電極を有する。トランジスタ７２１は、上記実施の形態で示した薄
膜トランジスタを適用することができる。そして当該トランジスタ７２１のソース電極及
びドレイン電極の一方と、メモリ素子７２２の下部電極とは、電気的に接続している。ま
たメモリ素子７２２の上部電極（７２３に相当）は、各メモリ素子で共有することができ
るため、パターニングする必要はない。そして、メモリ装置の書き込み時、読み出し時に
は、全セルの上部電極に同じ電圧が印加される。
【０１５０】
トランジスタ７２１により印加される電圧値及びメモリ材料層の積層数によってメモリ素
子７２２は、図２又は図４で示したように複数の状態を有することができ、多値のデータ
をメモリ素子に書き込むことができる。
【０１５１】
また図１２（Ｂ）に示すように、メモリ素子７２５がダイオード７２６に接続されたパッ
シブ型のメモリセルを用いてもよい。ダイオード７２６は、トランジスタのソース電極及
びドレイン電極の一方と、ゲート電極とが接続された所謂ダイオード接続構造を採用する
ことができる。またダイオード７２６として、メモリ材料層と下部電極との接触部におい
て形成されるダイオードを用いることができ、若しくは積層されたメモリ材料層間の接触
部において形成されるダイオードを用いることもできる。
【０１５２】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【０１５３】
（実施の形態８）
本実施の形態では、制御回路が一体形成されたメモリ装置、及びアンテナを有し、無線で
情報の送受信を行う半導体装置の形態について示す。このような無線で情報の送受信を行
う半導体装置をＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉ
ｏｎ）と呼ぶことがある。
【０１５４】
図１３に示す半導体装置８０１は、アンテナ及び共振容量を有する共振回路８０２、電源
回路８０３、クロック発生回路８０４、復調回路８０５、命令解析及び制御回路８０６、
メモリ装置７０８、符号化回路８０８、変調回路８０９を有する。メモリ装置７０８は、
上記実施の形態で示した積層されたメモリ材料層を有することを特徴とする。なお本発明
の半導体装置８０１は、上記構成に制限されず、乱数発生回路及び暗号化回路、中央処理
演算装置（ＣＰＵ）、輻輳制御回路等を有していてもよい。また半導体装置８０１は、ア
ンテナを有する構成に限定されず、アンテナを接続する配線のみを有してもよい。この場
合、半導体装置に情報の送受信を行う時に、別途設けられたアンテナを配線に接続してメ
モリ装置からの情報を得ることができる。
【０１５５】
本発明の半導体装置８０１は、アンテナを有する共振回路８０２を有するため、リーダラ
イタ装置８１０より発せられる電磁波から電力供給を受け、リーダライタ装置８１０と無
線で情報の送受信を行うことができる。リーダライタ装置８１０は通信回線８１１を介し
てコンピュータ８１２と接続され、当該コンピュータ８１２の制御のもとに半導体装置８
０１への電力供給や半導体装置８０１との情報の送受信を行う。
【０１５６】
共振回路８０２はリーダライタ装置８１０より発せられる電磁波を受信し、誘導電圧を発
生させる。この誘導電圧は半導体装置８０１の電源になるほか、リーダライタ装置８１０
から送信される情報を含んでいる。電源回路８０３は共振回路８０２に発生した誘導電圧
をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路８
０４は共振回路８０２に発生した誘導電圧を基に、必要な周波数のクロック信号を生成す
る。復調回路８０５は共振回路８０２に発生した誘導電圧からデータを復調する。命令解
析及び制御回路８０６は、情報判定回路（チェックサム回路）を有し、復調されたデータ
を確認する。また、受信した命令に従って、メモリ制御信号を生成し、メモリ装置７０８
を制御する。メモリ装置７０８は半導体装置８０１固有のデータを保持する。ここでメモ
リ装置７０８は、上記実施の形態で示したように作製する。符号化回路８０８は、送信す
るデータを符号化信号に変換する。変調回路８０９は符号化信号を基に搬送波を変調する
。
【０１５７】
本実施の形態は半導体装置８０１がリーダライタ装置８１０から電力供給を受ける例を示
したが、本発明はこの形態に限定されない。例えば、半導体装置８０１は内部に電池等を
有し、当該電池により電力供給を受け、リーダライタ装置と無線で情報の送受信を行うこ
とも可能である。
【０１５８】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【０１５９】
（実施の形態９）
本発明の半導体装置を備えた電子機器として、テレビジョン装置（単にテレビ、又はテレ
ビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単
に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピ
ュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機
等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１４を参照
して説明する。
【０１６０】
図１４（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる
。携帯情報端末機器には、本発明のメモリ装置を形成することができる。本発明のメモリ
素子によって、記録容量を増大させることができる。その結果、メモリ装置の小型化を達
成することができる。またさらに樹脂基板上にメモリ素子を形成することによって、メモ
リ装置の薄型化を達成することができる。このようなメモリ装置によって、携帯情報端末
機器の付加価値を高めることができる。
【０１６１】
図１４（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含ん
でいる。デジタルビデオカメラには、本発明のメモリ装置を形成することができる。本発
明のメモリ素子によって、記録容量を増大させることができる。その結果、メモリ装置の
小型化を達成することができる。またさらに樹脂基板上にメモリ素子を形成することによ
って、メモリ装置の薄型化を達成することができる。このようなメモリ装置によって、デ
ジタルビデオカメラの付加価値を高めることができる。
【０１６２】
図１４（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。携帯
電話機には、本発明のメモリ装置を形成することができる。本発明のメモリ素子によって
、記録容量を増大させることができる。その結果、メモリ装置の小型化を達成することが
できる。またさらに樹脂基板上にメモリ素子を形成することによって、メモリ装置の薄型
化を達成することができる。このようなメモリ装置によって、携帯電話機付加価値を高め
ることができる。
【０１６３】
図１４（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含
んでいる。携帯型のテレビジョン装置には、本発明のメモリ装置を形成することができる
。本発明のメモリ素子によって、記録容量を増大させることができる。その結果、メモリ
装置の小型化を達成することができる。またさらに樹脂基板上にメモリ素子を形成するこ
とによって、メモリ装置の薄型化を達成することができる。このようなメモリ装置によっ
て、携帯型のテレビジョン装置の付加価値を高めることができる。
また携帯型のテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のも
のから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ
以上）まで、幅広いものに、本発明の半導体装置を適用することができる。
【０１６４】
図１４（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んで
いる。携帯型のコンピュータには、本発明のメモリ装置を形成することができる。本発明
のメモリ素子によって、記録容量を増大させることができる。その結果、メモリ装置の小
型化を達成することができる。またさらに樹脂基板上にメモリ素子を形成することによっ
て、メモリ装置の薄型化を達成することができる。このようなメモリ装置によって、携帯
型のコンピュータの付加価値を高めることができる。
【０１６５】
図１４（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる
。テレビジョン装置には、本発明のメモリ装置を形成することができる。本発明のメモリ
素子によって、記録容量を増大させることができる。その結果、メモリ装置の小型化を達
成することができる。またさらに樹脂基板上にメモリ素子を形成することによって、メモ
リ装置の薄型化を達成することができる。このようなメモリ装置によって、テレビジョン
装置の付加価値を高めることができる。
【０１６６】
このような本発明により、メモリ素子の記録容量を増大されることができ、メモリ装置を
有する電子機器の付加価値を高めることができる。
【図１】
2011101025.tif 000003
【図２】
2011101025.tif 000004
【図３】
2011101025.tif 000005
【図４】
2011101025.tif 000006
【図５】
2011101025.tif 000007
【図６】
2011101025.tif 000008
【図７】
2011101025.tif 000009
【図８】
2011101025.tif 000010
【図９】
2011101025.tif 000011
【図１０】
2011101025.tif 000012
【図１１】
2011101025.tif 000013
【図１２】
2011101025.tif 000014
【図１３】
2011101025.tif 000015
【図１４】
2011101025.tif 000016
【図１５】
2011101025.tif 000017
【図１６】
2011101025.tif 000018