(57)【要約】【課題】本発明は、ランプ波形生成装置および方法に関する。【解決手段】ランプ波形生成装置は、入力信号を用いて基準波形を生成し、負荷の電圧と基準波形の電圧を比較して第１端子が負荷に連結していて第２端子が電源に連結しているスイッチをオンオフさせる駆動制御信号を生成する。このような駆動制御信号に応じてスイッチのオンオフが反復しながらランプ波形が生成される。【選択図】図３
2011250412.tif 000002
【特許請求の範囲】
【請求項１】
第１端子が負荷に連結していて第２端子が電源に連結しているスイッチを制御するランプ波形生成装置であって、
前記スイッチの制御端に連結しており、前記スイッチのオンオフを制御する駆動制御信号を前記スイッチの制御端に出力して前記負荷の電圧をランプ形態に変更させるゲートドライバと、
所定のデューティを有する入力信号の入力を受け、前記負荷の電圧を感知し、前記負荷の電圧と前記入力信号を用いて前記駆動制御信号を制御するランプ傾き補償回路と、
を含む、ランプ波形生成装置。
【請求項２】
前記ランプ傾き補償回路は、
前記負荷の電圧を感知する電圧感知部と、
前記入力信号を用いて基準波形を生成する基準波形生成器と、
前記負荷の電圧と基準波形の電圧を比較して前記駆動制御信号に対応するパルス信号を出力する比較器と、
を含む、請求項１に記載のランプ波形生成装置。
【請求項３】
前記ランプ傾き補償回路は、
前記ランプ傾き補償回路の動作期間に所定のレベルを有するイネーブル信号と前記パルス信号を論理演算して前記駆動制御信号を生成する論理素子と、
をさらに含む、請求項２に記載のランプ波形生成装置。
【請求項４】
前記基準波形は、前記入力信号の第１レベルに電圧が変更し、前記入力信号の第２レベルに前記電圧が維持される階段式ランプ波形を含む、請求項２に記載のランプ波形生成装置。
【請求項５】
前記ランプ傾き補償回路は、
前記入力信号に同期されて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成する最小デューティパルス生成器と、
前記最小デューティパルス信号と前記パルス信号を論理演算して前記駆動制御信号を生成する論理素子と、
をさらに含む、請求項２に記載のランプ波形生成装置。
【請求項６】
前記論理素子は、
前記最小デューティパルス信号と前記パルス信号を論理合演算する論理合素子と、
前記論理合素子の出力信号と前記ランプ傾き補償回路の動作期間に所定のレベルを有するイネーブル信号を論理積演算する論理積素子と、
を含む、請求項５に記載のランプ波形生成装置。
【請求項７】
前記ランプ傾き補償回路は、
前記入力信号を前記入力信号の一周期の所定遅延比率だけ遅延させて前記論理素子に出力する遅延器をさらに含む、請求項５に記載のランプ波形生成装置。
【請求項８】
前記遅延比率は前記遅延器の外部で調節することができる、請求項７に記載のランプ波形生成装置。
【請求項９】
前記最小デューティパルス生成器は、前記遅延器から伝達される遅延した入力信号に同期されて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成する、請求項７に記載のランプ波形生成装置。
【請求項１０】
前記論理素子は、
前記最小デューティパルス信号と前記パルス信号を論理合演算する論理合素子と、
前記論理合素子の出力信号、前記ランプ傾き補償回路の動作期間に所定のレベルを有するイネーブル信号、および前記遅延器の出力信号を論理積演算する論理積素子と、
を含む、請求項９に記載のランプ波形生成装置。
【請求項１１】
前記ランプ傾き補償回路は、
前記遅延器から遅延した入力信号のデューティをラッチして出力信号を生成し、前記入力信号の次の周期開始時点に前記出力信号をリセットさせるフリップフロップ素子と、
をさらに含む、請求項７に記載のランプ波形生成装置。
【請求項１２】
前記論理素子は、
前記最小デューティパルス信号と前記パルス信号を論理合演算する論理合素子、および
前記論理合素子の出力信号、前記ランプ傾き補償回路の動作期間に所定のレベルを有するイネーブル信号、および前記フリップフロップ素子の出力信号を論理積演算する論理積素子と、
を含む、請求項１１に記載のランプ波形生成装置。
【請求項１３】
前記ランプ傾き補償回路は、
前記入力信号を反転させて前記論理素子に出力するインバータ素子をさらに含む、請求項５に記載のランプ波形生成装置。
【請求項１４】
前記最小デューティパルス生成器は、前記インバータ素子から伝達される反転した入力信号を用いて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成する、請求項１３に記載のランプ波形生成装置。
【請求項１５】
前記論理素子は、
前記最小デューティパルス信号と前記パルス信号を論理合演算する論理合素子と、
前記論理合素子の出力信号、前記ランプ傾き補償回路の動作期間に所定のレベルを有するイネーブル信号、および前記インバータの出力信号を論理積演算する論理積素子と、
を含む、請求項１４に記載のランプ波形生成装置。
【請求項１６】
前記ランプ傾き補償回路は、
前記駆動制御信号を増幅させた後、前記ゲートドライバに出力するバッファをさらに含む、請求項２に記載のランプ波形生成装置。
【請求項１７】
ランプ波形生成装置において、第１端子が負荷に連結していて第２端子が電源に連結しているスイッチを制御してランプ波形を生成する方法であって、
所定のデューティを有する入力信号を受信する段階と、
前記負荷の電圧を感知する段階と、
前記入力信号を用いて基準波形を生成する段階と、
前記基準波形の電圧と前記負荷の電圧を比較して駆動制御信号を生成する段階と、
前記駆動制御信号に応じて前記スイッチをオンオフさせ前記ランプ波形を生成する段階と、
を含む、ランプ波形生成方法。
【請求項１８】
前記駆動制御信号を生成する段階は、
前記基準波形の電圧と前記負荷の電圧を比較してパルス信号を出力する段階と、
前記ランプ波形生成装置の動作期間に所定のレベルを有するイネーブル信号と前記パルス信号を論理演算して前記駆動制御信号を生成する段階と、
を含む、請求項１７に記載のランプ波形生成方法。
【請求項１９】
前記駆動制御信号を生成する段階は、
前記入力信号を遅延させる段階をさらに含み、
前記論理演算して前記駆動制御信号を生成する段階は、
前記イネーブル信号と前記パルス信号と遅延させた入力信号を追加で論理演算する段階を含む、請求項１８に記載のランプ波形生成方法。
【請求項２０】
前記駆動制御信号を生成する段階は、
前記遅延した入力信号のデューティをラッチして出力信号を生成する段階と、
前記入力信号の次の周期開始時点に前記出力信号をリセットさせる段階と、
をさらに含み、
前記論理演算して前記駆動制御信号を生成する段階は、
前記イネーブル信号と前記パルス信号と前記出力信号を追加で論理演算する段階を含む、請求項１９に記載のランプ波形生成方法。
【請求項２１】
前記駆動制御信号を生成する段階は、
前記入力信号に同期されて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成する段階と、
前記基準波形の電圧と前記負荷の電圧を比較してパルス信号を出力する段階と、
前記最小デューティパルス信号と前記パルス信号を論理演算して前記駆動制御信号を生成する段階と、
を含む、請求項１７に記載のランプ波形生成方法。
【請求項２２】
前記論理演算して前記駆動信号を生成する段階は、
前記最小デューティパルス信号と前記パルス信号を論理合演算する段階と、
論理合演算した信号と前記ランプ波形生成装置の動作期間に所定のレベルを有するイネーブル信号を論理積演算する段階と、
を含む、請求項２１に記載のランプ波形生成方法。
【請求項２３】
前記駆動制御信号を生成する段階は、
前記入力信号を遅延させる段階をさらに含み、
前記最小デューティパルス信号を生成する段階は、
前記入力信号の代わりに前記遅延した入力信号に同期されて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成し、
前記論理積演算する段階は、
前記論理合演算した信号と前記イネーブル信号と遅延させた入力信号を追加で論理積演算する段階を含む、請求項２２に記載のランプ波形生成方法。
【請求項２４】
前記駆動制御信号を生成する段階は、
前記入力信号を遅延させる段階と、
遅延した入力信号のデューティをラッチして出力信号を生成する段階と、
前記入力信号の次の周期開始時点に前記出力信号をリセットさせる段階と、
を含み、
前記最小デューティパルス信号を生成する段階は、
前記入力信号の代わりに前記出力信号に同期されて前記入力信号周期の５０％未満の所定デューティを有する最小デューティパルス信号を生成し、
前記論理積演算する段階は、
前記イネーブル信号と前記パルス信号と前記出力信号を追加で論理演算する段階を含む、請求項２２に記載のランプ波形生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はランプ波形生成装置および方法に関する。
【背景技術】
【０００２】
プラズマ表示装置は、気体放電によって生成されたプラズマを用いて文字または映像を表示するプラズマ表示パネルを用いた表示装置である。
【０００３】
プラズマ表示装置では連続的な暗放電（Dark Discharge）の発生を誘導しながらすべてのセルに対して均一な壁電荷が形成されるように、リセット期間に電極の電圧を漸進的に増加させる上昇ランプ波形と電極の電圧を漸進的に減少させる下降ランプ波形を電極に印加する。このようなランプ波形の傾きは、プラズマ表示パネルの画質を決定するのに重要な要素となる。
【０００４】
従来技術によれば、製造工程においてトランジスタのゲートとトランジスタのゲートドライバとの間に連結している可変抵抗を手動で調整することによってランプ波形の傾きを制御している。しかし、このような方法は製造工程を複雑にすると同時に、手作業による調整偏差と追加の工程費用が多く発生する。さらに、ランプ波形の傾きは電力半導体スイッチの変化、基準電圧の変化、および温度特性によって影響を受ける。しかし、製造工程において可変抵抗を手動で調整する方法では、内的要因や外的要因によって変化するランプ波形の傾きを正確に調節することができない。
【０００５】
このような問題点を解決するための技術として、ランプ波形の傾きに関連する画像情報を感知した後、感知した画像情報に基づいてランプ波形の傾きを自動で生成する技術が提案された。しかし、このような技術はランプ波形の傾きに関連する画像情報を感知するためのフィードバックアルゴリズムが極めて複雑であり、アナログデジタルコンバータ（Analog-to-Digital Converter：ＡＤＣ）やデジタルアナログコンバータ（Digital Converter-to-Analog：ＤＡＣ）、比較器、フォトカプラーなど多くの素子を必要とする。
【０００６】
ランプ波形の傾きを制御する他の従来技術によれば、トランジスタにかかる電圧を感知し、トランジスタにかかる電圧に応じて誤差増幅器でトランジスタのゲートを制御するためのフィードバックゲインを提供することによってランプ波形の傾きを制御している。しかし、このような方法では内的および外的要因に関係なく安定したランプ波形を生成することは可能であるが、トランジスタにかかる電圧を感知するために高い電気容量を有するブートストラップコンデンサを必要とし、ランプ波形の傾きを変更することも不可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上述したような問題点を解決するために案出されたものであって、本発明は、内的要因や外的要因によってもランプ波形の傾きをより正確に制御してプラズマ表示パネルを安定的に駆動させることができるランプ波形生成装置および方法を提供することを目的とする。
【０００８】
また、本発明は、プラズマ表示パネルの条件に応じてランプ波形の傾きを変更することができるランプ波形生成装置および方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態によれば、第１端子が負荷に連結していて第２端子が電源に連結しているスイッチを制御するランプ波形生成装置が提供される。ランプ波形生成装置はゲートドライバおよびランプ傾き補償回路を含む。ゲートドライバは前記スイッチの制御端に連結しており、前記スイッチのオンオフを制御する駆動制御信号を前記スイッチの制御端に出力して前記負荷の電圧をランプ形態に変更させる。また、ランプ傾き補償回路は所定のデューティを有する入力信号の入力を受け、前記負荷の電圧を感知し、前記負荷の電圧と前記入力信号を用いて前記駆動制御信号を制御する。
【００１０】
本発明の他の実施形態によれば、ランプ波形生成装置において、第１端子が負荷に連結していて第２端子が電源に連結しているスイッチを制御してランプ波形を生成する方法が提供される。ランプ波形生成方法は、所定のデューティを有する入力信号を受信する段階、前記負荷の電圧を感知する段階、前記入力信号を用いて基準波形を生成する段階、前記基準波形の電圧と前記負荷の電圧を比較して駆動制御信号を生成する段階、および前記駆動制御信号に応じて前記スイッチをオンオフさせて前記ランプ波形を生成する段階を含む。
【発明の効果】
【００１１】
本発明の実施形態によれば、複雑なフィードバックアルゴリズムやＡＤＣやＤＡＣなどの素子を用いなくても、内的および外的要因に関係なく安定したランプ波形を生成することができる。さらに、ブートストラップコンデンサがなくても、ランプ波形の傾きおよびランプ波形から一ステップの電圧変化幅までも簡単に制御することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明が適用されるプラズマ表示装置の駆動波形を示す図である。
【図２】本発明が適用されるプラズマ表示装置の駆動装置を示す図である。
【図３】本発明の第１実施形態に係るランプ傾き補償回路を示す図である。
【図４】基準波形を生成する一例を示す図である。
【図５】本発明の第１実施形態に係るランプ傾き補償回路の動作タイミング図である。
【図６】本発明の第２実施形態に係るランプ傾き補償回路を示す図である。
【図７】本発明の第２実施形態に係るランプ傾き補償回路の動作タイミング図である。
【図８】本発明の第２実施形態に係るランプ傾き補償回路の動作タイミング図である。
【図９】本発明の第３実施形態に係るランプ傾き補償回路を示す図である。
【図１０】本発明の第３実施形態に係るランプ傾き補償回路の動作タイミング図である。
【図１１】本発明の第３実施形態に係るランプ傾き補償回路の動作タイミング図である。
【図１２】本発明の第４実施形態に係るランプ傾き補償回路を示す図である。
【図１３Ａ】３０％のデューティを有する入力信号による駆動制御信号を示す図である。
【図１３Ｂ】５０％のデューティを有する入力信号による駆動制御信号を示す図である。
【図１３Ｃ】７０％のデューティを有する入力信号による駆動制御信号を示す図である。
【図１４Ａ】３０％の遅延比率を有する遅延した入力信号による駆動制御信号を示す図である。
【図１４Ｂ】７０％の遅延比率を有する遅延した入力信号による駆動制御信号を示す図である。
【発明を実施するための形態】
【００１３】
以下、添付の図面を参照しながら、本発明の実施形態について本発明が属する技術分野において通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は多様に相違した形態に実現することができ、ここで説明する実施形態に限定されるものではない。また、図面において本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体に渡って類似する部分については類似する図面符号を付与した。
【００１４】
明細書および請求範囲全体において、ある部分がある構成要素を「含む」とするとき、これは特に反対となる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことを意味する。また、ある部分が他の部分と連結しているとするとき、これは直接的に連結している場合だけではなく、その中間に他の素子を間において連結している場合も含む。
【００１５】
次に、本発明の実施形態に係るランプ波形生成装置および方法について図面を参照しながら詳細に説明する。
【００１６】
図１は本発明が適用されるプラズマ表示装置の駆動波形を示す図である。図１では説明の便宜のために、プラズマ表示装置においてランプ波形が印加される電極をＹ電極で示し、リセット期間でＹ電極に印加される駆動波形のみを示した。
【００１７】
図１を参照すれば、リセット期間の上昇期間にＹ電極の電圧がＶｓ電圧からＶｓｅｔ電圧まで漸進的に増加する上昇ランプ波形がＹ電極に印加され、リセット期間の下降期間にＹ電極の電圧がＶｓ電圧からＶｓｃｌ電圧まで漸進的に減少する下降ランプ波形がＹ電極に印加される。このような上昇ランプ波形および下降ランプ波形によってすべてのセルで暗放電が起こりながら均一な壁電荷が形成される。
【００１８】
図２は本発明が適用されるプラズマ表示装置の駆動装置を示す図である。図２では説明の便宜のために、上昇ランプ波形を印加するための駆動装置のみを示し、１つのＹ電極と１つのＸ電極（またはＡ電極）によって形成される容量性成分をパネルキャパシタ（Ｃｐ）で示し、Ｘ電極は接地されているものと示した。
【００１９】
図２を参照すれば、プラズマ表示装置の駆動装置は、トランジスタ（Ｙｓｅｔ）およびランプ波形生成装置１０を含む。また、ランプ波形生成装置１０は、ランプ傾き補償回路１００、ゲートドライバ２００、およびランプ補助回路３００を含む。このとき、トランジスタ（Ｙｓｅｔ）はｎチャネル電界効果トランジスタ、特にＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタで示したが、類似して機能する他のトランジスタがトランジスタ（Ｙｓｅｔ）として用いられてもよい。
【００２０】
トランジスタ（Ｙｓｅｔ）のソースがパネルキャパシタ（Ｃｐ）のＹ電極に連結しており、トランジスタ（Ｙｓｅｔ）のドレインがＶｓｅｔ電圧を供給する電源（Ｖｓｅｔ）に連結している。
【００２１】
ランプ傾き補償回路１００は負荷、すなわち、パネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）を感知し、パネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）に応じて駆動制御信号（ＶＯＵＴ）を生成してゲートドライバ２００に出力する。
【００２２】
ゲートドライバ２００はトランジスタ（Ｙｓｅｔ）のゲートに連結しており、ランプ傾き補償回路１００から出力される駆動制御信号（ＶＯＵＴ）をトランジスタ（Ｙｓｅｔ）のゲートに出力してトランジスタ（Ｙｓｅｔ）をオンオフさせる。
【００２３】
ランプ補助回路３００はトランジスタ（Ｙｓｅｔ）のゲートとトランジスタ（Ｙｓｅｔ）のドレインとの間に連結しており、ゲートドライバ２００と共に駆動してＹ電極の電圧をランプ形態に増加させる。このようなランプ補助回路３００は、トランジスタ（Ｙｓｅｔ）のドレインとトランジスタ（Ｙｓｅｔ）のゲートとの間に連結しているキャパシタ（Ｃ１）およびトランジスタ（Ｙｓｅｔ）のゲートとゲートドライバ２００との間に連結している抵抗（Ｒ１）を含んでもよい。
【００２４】
具体的に、ゲートドライバ２００からハイレベルの駆動制御信号（ＶＯＵＴ）が出力されれば、キャパシタ（Ｃ１）とトランジスタ（Ｙｓｅｔ）の寄生キャパシタによって形成されるキャパシタンス成分と抵抗（Ｒ１）によって形成される経路によってトランジスタ（Ｙｓｅｔ）のゲート電圧が徐々に増加する。そうすれば、ゲート電圧が徐々に増加するうちにトランジスタ（Ｙｓｅｔ）が導通し、電源（Ｖｓｅｔ）からＹ電極に電流が供給されてＹ電極の電圧が増加し、これによってトランジスタ（Ｙｓｅｔ）のソース電圧が増加する。この場合、キャパシタ（Ｃ１）によってトランジスタ（Ｙｓｅｔ）のゲート電圧は維持されるため、トランジスタ（Ｙｓｅｔ）のゲート−ソース電圧が減少し、トランジスタ（Ｙｓｅｔ）の閾値電圧よりも低くなるときにトランジスタ（Ｙｓｅｔ）は遮断される。再びトランジスタ（Ｙｓｅｔ）のゲート電圧はゲートドライバ２００から供給されるハイレベルの駆動制御信号（ＶＯＵＴ）によって徐々に増加し、トランジスタ（Ｙｓｅｔ）が再び導通してＹ電極の電圧が再び増加する。このように、トランジスタ（Ｙｓｅｔ）の導通／遮断の反復によってＹ電極の電圧がランプ形態に増加することができる。
【００２５】
このように、本発明の実施形態に係るランプ波形生成装置１０は、パネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）に応じてトランジスタ（Ｙｓｅｔ）をオンオフする駆動制御信号を生成することにより、内的および外的要因に関係なく安定したランプ波形を生成することができる。
【００２６】
次に、パネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）に応じて駆動制御信号（ＶＯＵＴ）を生成する実施形態について、図３〜図１１を参照しながら詳しく説明する。
【００２７】
図３は本発明の第１実施形態に係るランプ傾き補償回路を示す図であり、図４は基準波形を生成する一例を示す図である。図３を参照すれば、ランプ傾き補償回路１００は、電圧感知部１１０、基準波形生成器１２０、比較器１３０、論理積素子１４０、およびバッファ１５０を含む。
【００２８】
電圧感知部１１０はパネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）を感知し、Ｙ電極の電圧（ＶＣＰ）を比較器１３０の反転端子（−）に出力する。
【００２９】
基準波形生成器１２０は、基準波形設定信号（ＶＲＳ）の入力を受けると、入力信号（ＶＩＮ）を用いて基準波形（ＶＲＡＭＰ）を生成し、生成した基準波形（ＶＲＡＭＰ）を比較器１３０の非反転端子（＋）に出力する。このとき、基準波形生成器１２０は、基準波形（ＶＲＡＭＰ）で線状または階段式ランプ波形を生成することができる。一例として、図４に示すように、基準波形生成器１２０は、入力信号（ＶＩＮ）がハイレベルの期間に漸進的に増加し、入力信号（ＶＩＮ）がローレベルの期間にその電圧を維持する形態として基準波形（ＶＲＡＭＰ）を生成してもよい。
【００３０】
比較器１３０は反転端子（−）に入力されるＹ電極の電圧（ＶＣＰ）と非反転端子（＋）に入力される基準波形（ＶＲＡＭＰ）の電圧を比較し、比較した結果によるパルス信号（ＶＦＢ）を論理積素子１４０に出力する。
【００３１】
論理積素子１４０はランプ傾き補償回路１００の動作させるイネーブル信号（ＶＥＮ）と比較器１３０のパルス信号（ＶＦＢ）の入力を受け、入力された２つの信号（ＶＦＢ、ＶＥＮ）を論理積演算して駆動制御信号（ＶＯＵＴ）を生成する。その後、論理積素子１４０は駆動制御信号（ＶＯＵＴ）をバッファ１５０に出力する。
【００３２】
バッファ１５０は論理積素子１４０から出力される駆動制御信号（ＶＯＵＴ）を増幅させた後、ゲートドライバ２００に出力する。
【００３３】
このようなランプ傾き補償回路１００の動作について、図５を参照しながら詳しく説明する。図５は本発明の第１実施形態に係るランプ傾き補償回路の動作タイミング図である。
【００３４】
図５を参照すれば、比較器１３０は、非反転端子（＋）に入力される基準波形の電圧（ＶＲＡＭＰ）と反転端子（−）に入力されるＹ電極の電圧（ＶＣＰ）とを比較する。このとき、比較器１３０は、非反転端子（＋）に入力される基準波形の電圧（ＶＲＡＭＰ）が反転端子（−）に入力されるＹ電極の電圧（ＶＣＰ）よりも高い場合にはハイレベルのパルス信号（ＶＦＢ）を論理積素子１４０に出力し、非反転端子（＋）に入力される基準波形の電圧（ＶＲＡＭＰ）が反転端子（−）に入力されるＹ電極の電圧（ＶＣＰ）以下である場合にはローレベルのパルス信号（ＶＦＢ）を論理積素子１４０に出力する。
【００３５】
論理積素子１４０は、イネーブル信号（ＶＥＮ）と比較器１３０のパルス信号（ＶＦＢ）を論理積演算して駆動制御信号（ＶＯＵＴ）を生成する。このとき、論理積素子１４０は、イネーブル信号（ＶＥＮ）とパルス信号（ＶＦＢ）がすべてハイレベルの期間にのみハイレベルを出力するため、駆動制御信号（ＶＯＵＴ）はイネーブル信号（ＶＥＮ）とパルス信号（ＶＦＢ）がすべてハイレベルであるときにハイレベルを有し、残りの期間にはローレベルを有する。
【００３６】
このように、本発明の実施形態に係る駆動制御信号（ＶＯＵＴ）は、入力信号（ＶＩＮ）によって生成される基準波形の電圧（ＶＲＡＭＰ）とＹ電極の電圧（ＶＣＰ）の比較によるパルス信号（ＶＦＢ）によって決定される。
【００３７】
すなわち、本発明の実施形態に係るランプ傾き補償回路１００は、Ｙ電極の電圧（ＶＣＰ）が基準波形の電圧（ＶＲＡＭＰ）に到達するまでハイレベルの駆動制御信号（ＶＯＵＴ）を出力する。これにより、Ｙ電極の電圧（ＶＣＰ）が基準波形の電圧（ＶＲＡＭＰ）を急速に追従できるようになる。
【００３８】
一方、図５の期間（Ａ）のように、パネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）の電圧と同じである場合、ローレベルのパルス信号（ＶＦＢ）が継続して出力される。このようになれば、パルス信号（ＶＦＢ）がローレベルを有する期間に駆動制御信号（ＶＯＵＴ）も継続してローレベルを有する。このように、駆動制御信号（ＶＯＵＴ）がローレベルまたはハイレベルを有する期間が長くなれば、可変周波数（flexible frequency）による周波数干渉が発生する。
【００３９】
図６は本発明の第２実施形態に係るランプ傾き補償回路を示す図であり、図７および図８はそれぞれ本発明の第２実施形態に係るランプ傾き補償回路の動作タイミング図である。
【００４０】
図６を参照すれば、ランプ傾き補償回路１００ａは、本発明の第１実施形態に係るランプ傾き補償回路１００に比べて最小パルス生成器１６０および論理和素子１７０をさらに含む。
【００４１】
最小パルス生成器１６０は、最小パルス設定信号（ＶＭＩＮＳ）に応じて入力信号（ＶＩＮ）を用いて最小デューティを有する最小デューティパルス信号（ＶＭＩＮ）を生成する。一例として、図７に示すように、最小パルス生成器１６０は、入力信号（ＶＩＮ）の上昇エッジでトリガされて所定のデューティ（Ｍｉｎ）を有する最小デューティパルス信号（ＶＭＩＮ）を生成することができる。このとき、デューティ（Ｍｉｎ）は入力信号（ＶＩＮ）の動作周期に対して０〜５０％の範囲で設定されてもよい。
【００４２】
図７を参照すれば、論理和素子１７０は、最小デューティパルス信号（ＶＭＩＮ）と比較器１３０のパルス信号（ＶＦＢ）の入力を受け、入力された２つの信号（ＶＭＩＮ、ＶＦＢ）を論理合演算して論理積素子１４０に出力する。このような論理和素子１７０は、最小デューティパルス信号（ＶＭＩＮ）および比較器１３０のパルス信号（ＶＦＢ）がすべてローレベルの期間にのみローレベルの信号を出力するため、期間（Ａ）に最小デューティパルス信号（ＶＭＩＮ）によって最小デューティを有する駆動制御信号（ＶＯＵＴ）が出力される。このとき、最小デューティパルス信号（ＶＭＩＮ）のデューティが小さいため、最小デューティパルス信号（ＶＭＩＮ）によってＹ電極の電圧（ＶＣＰ）はほぼ増加しないようになる。
【００４３】
また、図８の期間（Ａ’）のように、ランプ波形の上昇中にパネルキャパシタ（Ｃｐ）のＹ電極の電圧（ＶＣＰ）が基準波形の電圧（ＶＲＡＭＰ）より高い場合に、ローレベルのパルス信号（ＶＦＢ）が継続して出力される。この期間（Ａ’）にも可変周波数（flexible frequency）による周波数干渉が発生することがある。しかし、本発明の第２実施形態に係るランプ傾き補償回路１００ａは、最小デューティパルス信号（ＶＭＩＮ）を用いて期間（Ａ’）に最小デューティを有する駆動制御信号（ＶＯＵＴ）を出力することができる。このように、ランプ傾き補償回路１００ａは、最小デューティパルス信号（ＶＭＩＮ）によって固定周波数動作が可能となり、可変周波数（flexible frequency）による周波数干渉を最小化することができる。
【００４４】
図９は本発明の第３実施形態に係るランプ傾き補償回路を示す図であり、図１０および図１１は本発明の第３実施形態に係るランプ傾き補償回路の動作タイミング図である。
【００４５】
図９を参照すれば、ランプ傾き補償回路１００ｂは、本発明の第１または第２実施形態に係るランプ傾き補償回路１００に比べて遅延器１８０をさらに含む。図９では、本発明の第２実施形態に係るランプ傾き補償回路１００に遅延器１８０がさらに含まれるランプ傾き補償回路１００ｂを示した。
【００４６】
遅延器１８０は入力信号（ＶＩＮ）を定められた遅延比率だけ遅延させ、遅延した入力信号（ＶＩＮ＿Ｄ）を論理積素子１４０に出力する。このとき、遅延比率は入力信号（ＶＩＮ）の０〜１００％の間の値であり、外部で設定してもよい。
【００４７】
一例として、図１０に示すように、遅延器１８０は、入力信号（ＶＩＮ）を入力信号（ＶＩＮ）の半周期（５０％ｄｅａｌｙ）だけ遅延させてもよい。しかし、本発明がこれに限定されるものではない。
【００４８】
また、最小パルス生成器１６０は、遅延した入力信号（ＶＩＮ＿Ｄ）の上昇エッジでトリガされて入力信号（ＶＩＮ＿Ｄ）よりも小さいデューティ（Ｍｉｎ）を有する最小デューティパルス信号（ＶＭＩＮ）を生成してもよい。
【００４９】
このように、ランプ傾き補償回路１００ｂに遅延器１８０がさらに含まれる場合、論理積素子１４０ｂは第２実施形態とは異なって３つの入力端子を有するが、論理積素子１４０ｂの３つの入力端子としては、イネーブル信号（ＶＥＮ）、遅延した入力信号（ＶＩＮ＿Ｄ）、および論理和素子１７０の出力信号（ＶＯＲ）が入力される。
【００５０】
一方、ランプ傾き補償回路１００ｂは、遅延器１８０の代わりに入力信号（ＶＩＮ）を反転して出力するインバータ素子（図示せず）を含んでもよい。そうすれば、最小パルス生成器１６０はインバータ素子から生成された反転入力信号の上昇エッジでトリガされ、最小デューティパルス信号（ＶＭＩＮ）を生成することができる。論理積素子１４０ｂは３つの入力端子に入力される信号（ＶＥＮ、ＶＩＮ＿Ｄ、ＶＯＲ）がすべてハイレベルの期間にハイレベルの駆動制御信号（ＶＯＵＴ）を出力する。そうすれば、駆動制御信号（ＶＯＵＴ）は図１０のように示される。
【００５１】
このように、ランプ傾き補償回路１００ｂも遅延した入力信号（ＶＩＮ＿Ｄ）、入力信号（ＶＩＮ）によって生成される基準波形（ＶＲＡＭＰ）の電圧とＹ電極の電圧（ＶＣＰ）の比較によるパルス信号（ＶＦＢ）を用いて駆動制御信号（ＶＯＵＴ）を生成する。
【００５２】
本発明の第３実施形態に係る駆動制御信号（ＶＯＵＴ）は、遅延した入力信号（ＶＩＮ＿Ｄ）によって最大デューティが制限される。すなわち、最大デューティ制限がない場合、図１１において駆動制御信号（ＶＯＵＴ）は期間（Ｂ）にハイレベルに維持される。そうすれば、トランジスタ（Ｙｓｅｔ）が期間（Ｂ）にターンオンの状態に維持される。これは、トランジスタ（Ｙｓｅｔ）の損傷または破損の原因となり得る。
【００５３】
したがって、本発明の第３実施形態では、駆動制御信号（ＶＯＵＴ）の最大デューティを制御するための遅延した入力信号（ＶＩＮ＿Ｄ）または入力信号の反転信号を使用する。しかし、駆動制御信号（ＶＯＵＴ）の最大デューティ制限によって、図１１の期間（Ｂ）のように、Ｙ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を追従できないことがある。
【００５４】
以下、駆動制御信号（ＶＯＵＴ）の最大デューティ制限によって発生する問題を解決するための実施形態について、図１２を参照しながら説明する。図１２は本発明の第４実施形態に係るランプ傾き補償回路を示す図である。
【００５５】
図１２を参照すれば、ランプ傾き補償回路１００ｃは、本発明の第３実施形態に係るランプ傾き補償回路１００ｂに比べてフリップフロップ素子、例えばＳＲラッチ１９０をさらに含む。このようなフリップフロップ素子は遅延器１８０の出力端と論理積素子１４０との間に連結される。
【００５６】
ＳＲラッチ１９０は、入力信号（ＶＩＮ）が入力されるリセット端子（Ｒ）、遅延器１８０の遅延した入力信号（ＶＩＮ＿Ｄ）が入力されるセット端子（Ｓ）、論理積素子１４０に連結する出力端子（Ｑ）を有する。このようなＳＲラッチ１９０は、セット端子（Ｓ）に入力される遅延した入力信号（ＶＩＮ＿Ｄ）の上昇エッジに同期されてハイレベルを出力し、リセット端子（Ｒ）に入力される入力信号（ＶＩＮ）の上昇エッジに同期されてローレベルを出力する。
【００５７】
すなわち、ＳＲラッチ１９０は、ハイレベルの遅延した入力信号（ＶＩＮ＿Ｄ）をラッチしてハイレベルの出力信号を生成し、入力信号（ＶＩＮ）の上昇時点に同期されて出力信号をローレベルにリセットさせる。
【００５８】
すなわち、第３実施形態において、入力信号（ＶＩＮ）のデューティが３０％である場合、遅延した入力信号（ＶＩＮ＿Ｄ）によって駆動制御信号（ＶＯＵＴ）を生成すれば、Ｙ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を追従できない場合にも駆動制御信号（ＶＯＵＴ）のデューティは３０％を越えることができない。しかし、第４実施形態によれば、ＳＲラッチ１９０の出力信号に基づいて駆動制御信号（ＶＯＵＴ）を生成するため、駆動制御信号（ＶＯＵＴ）の最大デューティは遅延した入力信号（ＶＩＮ＿Ｄ）の上昇時点から入力信号（ＶＩＮ）の次の上昇時点まで拡張されるため、Ｙ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を急速に追従できるようになる。
【００５９】
このように、本第４実施形態によれば、遅延した入力信号（ＶＩＮ＿Ｄ）の上昇時点から入力信号（ＶＩＮ）の次の上昇時点までの期間が駆動制御信号（ＶＯＵＴ）の最大デューティとなるため、入力信号（ＶＩＮ）のデューティとは関係なく最大デューティ限界を設定することができる。
【００６０】
また、本発明の第４実施形態のようにＳＲラッチ１９０を用いれば、入力信号（ＶＩＮ）ノイズ耐性（Noise Immunity）を増加させることができ、駆動制御信号（ＶＯＵＴ）のグリッチ（glitch）現象を予防することができる。
【００６１】
入力信号（ＶＩＮ）のデューティが高い場合、直前周期の入力信号（ＶＩＮ）が遅延した直前入力信号（ＶＩＮ＿Ｄ）が、現在周期の入力信号（ＶＩＮ）と重畳が発生することがある。すなわち、遅延した直前周期の入力信号（ＶＩＮ＿Ｄ）のハイレベルと現在入力信号（ＶＩＮ）のハイレベルとの間に重畳が発生することがある。
【００６２】
そうすれば、入力信号（ＶＩＮ）の上昇時点に基準波形（ＶＲＡＭＰ）が増加し始めてＹ電極の電圧（ＶＣＰ）よりも再び大きくなり、パルス信号（ＶＦＢ）が再びハイレベルとなって駆動制御信号（ＶＯＵＴ）が再びハイレベルとなる。これは、駆動制御信号（Ｖｏｕｔ）が発振して回路の誤動作と高周波ノイズを発生させる原因となり得る。
【００６３】
ＳＲラッチ１９０のリセット端子（Ｒ）に入力される入力信号（ＶＩＮ）の上昇時点に同期されてローレベルの信号が出力されるため、フィードバック電圧が再びハイレベルになっても駆動制御信号は再びハイレベルにはならない。
【００６４】
このように、ＳＲラッチを用いれば、パルス信号（ＶＦＢ）のデューティの高低に関係なく、Ｙ電極の電圧（ＶＣＰ）が許容限度内で基準波形（ＶＲＡＭＰ）を急速に追従することができる最大デューティ制御が可能となる。「許容限度内」とは、暗放電で維持されるＹ電極の電圧範囲を意味する。
【００６５】
このように、本発明の実施形態に係るランプ波形生成装置１０は、複雑なフィードバックアルゴリズムやＡＤＣやＤＡＣなどの素子を用いなくても、内的および外的要因に関係なく安定したランプ波形を生成することができる。また、ブートストラップコンデンサがなくても上昇ランプ波形の傾きおよび上昇ランプ波形から一ステップの電圧変化幅までも制御することができる。
【００６６】
図１３Ａ〜図１３Ｃはそれぞれ３０％、５０％、および７０％のデューティを有する入力信号による駆動制御信号を示す図である。図１３Ａおよび図１３Ｃを参照すれば、入力信号（ＶＩＮ）のデューティ（３０％、５０％、および７０％）を変更して基準波形（ＶＲＡＭＰ）の傾きが変更されても、Ｙ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を適切に追従することが分かる。
【００６７】
図１４Ａおよび図１４Ｂは３０％および７０％の遅延比率を有する遅延した入力信号による駆動制御信号を示す図である。
【００６８】
図１４Ａおよび図１４Ｂを参照すれば、内的または外的要因によってＹ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を追従することができない場合、期間（Ｂ）に駆動制御信号（ＶＯＵＴ）がハイレベルになる期間が最大デューティ制限まで増加することが分かる。すなわち、本発明の実施形態に係るランプ波形生成装置１０は、Ｙ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を追従することができないとき、駆動制御信号（ＶＯＵＴ）がハイレベルになる期間を増加させてＹ電極の電圧（ＶＣＰ）が基準波形（ＶＲＡＭＰ）を急速に追従できるようにし、最大デューティを制限することによってＹ電極の電圧（ＶＣＰ）が一ステップの電圧変化幅も制限することができる。
【００６９】
以上で説明した装置および／または方法は、プラズマ表示装置のリセット期間に印加される上昇ランプ波形を例示して説明したが、下降ランプ波形にも同じように適用される。また、以上で説明した装置および／または方法は、プラズマ表示装置以外にも負荷の電圧が傾きを有して上昇および／または下降する波形を必要とする他の装置にも適用される。
【００７０】
以上、本発明の実施形態について詳細に説明したが本発明の権利範囲はこれに限定されるものではなく、添付の特許請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形および改良形態も本発明の権利範囲に属する。
【符号の説明】
【００７１】
１０：ランプ波形生成装置
１００：ランプ傾き補償回路
１２０：基準波形生成器
１３０：比較器
１４０：論理積素子
１５０：バッファ
１６０：最小パルス生成器
１７０：不定論理合素子
１８０：遅延器
１９０：ＳＲラッチ
２００：ゲートドライバ
【図１】
2011250412.tif 000003
【図２】
2011250412.tif 000004
【図３】
2011250412.tif 000005
【図４】
2011250412.tif 000006
【図５】
2011250412.tif 000007
【図６】
2011250412.tif 000008
【図７】
2011250412.tif 000009
【図８】
2011250412.tif 000010
【図９】
2011250412.tif 000011
【図１０】
2011250412.tif 000012
【図１１】
2011250412.tif 000013
【図１２】
2011250412.tif 000014
【図１３Ａ】
2011250412.tif 000015
【図１３Ｂ】
2011250412.tif 000016
【図１３Ｃ】
2011250412.tif 000017
【図１４Ａ】
2011250412.tif 000018
【図１４Ｂ】
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