(57)【要約】【課題】電源スイッチをテストする場合におけるチップ面積の増加を抑える。【解決手段】ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４と、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の電源端子と半導体装置の電源線との間に並列形態でそれぞれ接続される電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３を備える。ＳＲＡＭ回路ブロックＳＲＢ１は、ＳＲＡＭ回路ブロックＳＲＢ１に係るアドレス信号Ａ０、Ａ１を入力してデコードするデコード回路を含み、デコード回路のデコード結果に応じてＳＲＡＭ回路ブロックＳＲＢ２に対応する電源スイッチＳＷ２０〜ＳＷ２３のそれぞれをオンオフするように制御する。【選択図】図１
2011018839.tif 000002
【特許請求の範囲】
【請求項１】
機能回路と、
前記機能回路の電源端子と半導体装置の電源線との間に並列形態で接続される電源スイッチ群と、
を複数組備え、
一の機能回路は、前記一の機能回路の機能に係る選択信号を入力してデコードするデコード回路を含み、前記デコード回路のデコード結果に応じて他の機能回路に対応する電源スイッチ群のそれぞれをオンオフするように制御することを特徴とする半導体装置。
【請求項２】
第ｉ（１≦ｉ≦ｎ、ｎは２以上の整数）の機能回路のデコード回路のデコード結果を、第ｉ＋１（ただし、ｉがｎである場合は第１）の機能回路に対応する電源スイッチ群に供給可能とする電源スイッチ制御回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源スイッチ制御回路は、前記デコード結果に応じて前記電源スイッチ群中のいずれか一つをオンとするように制御することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記機能回路毎に該機能回路に係る電源スイッチがオンするか否かを判定する判定回路を有することを特徴とする請求項１または３記載の半導体装置。
【請求項５】
それぞれの前記判定回路の判定結果を入力し、全ての前記判定回路の判定結果を出力する全判定回路を備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記電源スイッチ制御回路は、該当の機能回路を通常動作モードとする場合、該当の機能回路に対応する電源スイッチ群を全てオンとし、該当の機能回路を低電力モードとする場合、該当の機能回路に対応する電源スイッチ群を全てオフとするように制御することを特徴とする請求項３記載の半導体装置。
【請求項７】
前記機能回路はメモリ回路であって、前記選択信号は、前記メモリ回路に対するアドレス信号であることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にリーク電流を削減する機能を備える半導体装置に関する。
【背景技術】
【０００２】
近時、電池を使用して駆動される携帯用電子機器（携帯電話など）が普及してきている。これらの携帯用電子機器に搭載される半導体装置に対しては、電子機器の高機能化を可能にするために高速動作であること、電池の長時間使用を可能にするために低消費電力であることが強く要求されている。そこで、複数の回路ブロックを有する半導体装置では、例えば、高速動作を実現するために、回路ブロック内のトランジスタの閾値電圧が低く設定されるとともに、スタンバイ期間におけるトランジスタのオフリーク電流を削減して低消費電力を実現するために、回路ブロックの電源端子と電源線との間に、アクティブ期間にオンし、スタンバイ期間にオフするスイッチトランジスタ（リークカットトランジスタ）が設けられている。このような半導体装置に関し、リークカット機能に起因して発生する不良を効率よく短時間で解析する技術が特許文献１、２において開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１８７６２号公報
【特許文献２】特許第３６４１５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は本発明において与えられる。
【０００５】
近年、半導体装置を構成する素子の微細化に伴い、半導体装置における電源のリーク電流が増加している。リーク電流を低減する対策としては、半導体装置内の各機能ブロックの電源ラインに電源スイッチを搭載し、各機能ブロックの不使用時に各機能ブロックに関係する電源ラインを遮断してリーク電流を抑える方法が有効である。このようなリーク電流を抑える方法においては、電源スイッチを複数に分割して、分割した電源スイッチを順次オンあるいはオフとすることで電源スイッチのスイッチングノイズを低減することが可能である。しかしながら、膨大な数の電源スイッチを搭載することが必要とされる。このような構成の半導体装置の品質を保証する場合、電源スイッチを一つ一つテストするテスト用の専用回路の搭載が必要となりテスト回路の規模が増大してしまう。しかしながら、従来技術では、このようなテスト回路の規模の増大に対応する技術が開示されておらず、チップのコストアップに繋がってしまう。
【課題を解決するための手段】
【０００６】
本発明の１つのアスペクト（側面）に係る半導体装置は、機能回路と、機能回路の電源端子と半導体装置の電源線との間に並列形態で接続される電源スイッチ群と、を複数組備え、一の機能回路は、一の機能回路の機能に係る選択信号を入力してデコードするデコード回路を含み、デコード回路のデコード結果に応じて他の機能回路に対応する電源スイッチ群のそれぞれをオンオフするように制御する。
【発明の効果】
【０００７】
本発明によれば、電源スイッチをテストする場合におけるチップ面積の増加を抑えることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例に係る半導体装置の回路図である。
【図２】機能ブロックの構成を示す図である。
【図３】ＳＲＡＭメモリセルの構成を示す図である。
【図４】本発明の第１の実施例に係る半導体装置の通常の動作モードと低電力モードにおける各部のタイミングチャートである。
【図５】本発明の第１の実施例に係る半導体装置において、電源スイッチに不良が無い場合の”オン”テスト動作における各部のタイミングチャートである。
【図６】本発明の第１の実施例に係る半導体装置において、電源スイッチに不良がある場合の”オン”テスト動作における各部のタイミングチャートである。
【図７】本発明の第１の実施例に係る半導体装置において、電源スイッチに不良が無い場合の”オフ”テスト動作における各部のタイミングチャートである。
【図８】本発明の第１の実施例に係る半導体装置において、電源スイッチに不良がある場合の”オフ”テスト動作における各部のタイミングチャートである。
【図９】本発明の第２の実施例に係る半導体装置の回路図である。
【図１０】本発明の第２の実施例に係る半導体装置において、電源スイッチに不良が無い場合の”オン”テスト動作における各部のタイミングチャートである。
【図１１】本発明の第２の実施例に係る半導体装置において、電源スイッチに不良がある場合の”オン”テスト動作における各部のタイミングチャートである。
【図１２】本発明の第３の実施例に係る半導体装置の回路図である。
【図１３】本発明の第３の実施例に係る半導体装置において、電源スイッチに不良が無い場合の”オン”テスト動作における各部のタイミングチャートである。
【図１４】本発明の第３の実施例に係る半導体装置において、電源スイッチに不良がある場合の”オン”テスト動作における各部のタイミングチャートである。
【図１５】本発明の第３の実施例に係る半導体装置において、電源スイッチに不良が無い場合の”オフ”テスト動作における各部のタイミングチャートである。
【図１６】本発明の第３の実施例に係る半導体装置において、電源スイッチに不良がある場合の”オフ”テスト動作における各部のタイミングチャートである。
【発明を実施するための形態】
【０００９】
本発明の実施形態に係る半導体装置は、機能回路（図１のＳＲＢ１に相当）と、機能回路の電源端子（図１のＶＳＤに相当）と半導体装置の電源線（図１のＶＤＤに相当）との間に並列形態で接続される電源スイッチ群（図１のＳＷ１０〜ＳＷ１３に相当）と、を複数組備え、一の機能回路は、一の機能回路の機能に係る選択信号（図１のＡ０、Ａ１に相当）を入力してデコードするデコード回路を含み、デコード回路のデコード結果に応じて他の機能回路に対応する電源スイッチ群のそれぞれをオンオフするように制御する。
【００１０】
第ｉ（１≦ｉ≦ｎ、ｎは２以上の整数）の機能回路のデコード回路のデコード結果を、第ｉ＋１（ただし、ｉがｎである場合は第１）の機能回路に対応する電源スイッチ群に供給可能とする電源スイッチ制御回路を備えるようにしてもよい。
【００１１】
電源スイッチ制御回路は、デコード結果に応じて電源スイッチ群中のいずれか一つをオンとするように制御するようにしてもよい。
【００１２】
機能回路毎に該機能回路に係る電源スイッチがオンするか否かを判定する判定回路を有するようにしてもよい。
【００１３】
それぞれの判定回路の判定結果を入力し、全ての判定回路の判定結果を出力する全判定回路を備えるようにしてもよい。
【００１４】
電源スイッチ制御回路は、該当の機能回路を通常動作モードとする場合、該当の機能回路に対応する電源スイッチ群を全てオンとし、該当の機能回路を低電力モードとする場合、該当の機能回路に対応する電源スイッチ群を全てオフとするように制御するようにしてもよい。
【００１５】
機能回路はメモリ回路であって、選択信号は、メモリ回路に対するアドレス信号であってもよい。
【００１６】
以上のような半導体装置によれば、電源スイッチのテストを行うために、それぞれの電源スイッチを選択する制御に対し、機能回路のデコード回路の出力信号を用いることで電源スイッチの選択制御を行う。したがって、テスト用として専用の制御回路などの素子を追加する必要がなく、テストに係るチップ面積の増加を抑えることができる。
【００１７】
また、機能回路の動作テストを行うためにデコード回路を動作させることによって、目的とする電源スイッチのテストを同時に実行することで、テスト時間の増加を抑制することが可能である。
【００１８】
さらに、テスト用として素子を追加する必要がなく、素子増加によるオフリークの増加を抑制することができる。また、１チップ上にある機能回路には、電源スイッチが備えられ、半導体装置での低電力モード時に、電源を遮断し、オフリークを削減することができる。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る半導体装置の回路図である。図１において、機能回路（ブロック）に相当するメモリ回路であるＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４は、１チップ上に搭載されている。電源ラインＶＤＤには、Ｐｃｈトランジスタで構成される電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３のソース側が接続される。電源スイッチＳＷ１０〜ＳＷ１３のドレイン側には、ＳＲＡＭ回路ブロックＳＲＢ１の電源ＶＳＤ１が接続される。電源スイッチＳＷ２０〜ＳＷ２３のドレイン側には、ＳＲＡＭ回路ブロックＳＲＢ２の電源ＶＳＤ２が接続される。電源スイッチＳＷ３０〜ＳＷ３３のドレイン側には、ＳＲＡＭ回路ブロックＳＲＢ３の電源ＶＳＤ３が接続される。電源スイッチＳＷ４０〜ＳＷ４３のドレイン側には、ＳＲＡＭ回路ブロックＳＲＢ４の電源ＶＳＤ４が接続される。このような電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３は、複数のメモリ回路であるＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の電源をそれぞれ遮断できる機能を有する。
【００２１】
ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４は、アドレス信号Ａ０、Ａ１、リード・ライト切り替え信号ＷＲを入力し、ビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ１５を入出力する（ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４は、それぞれＩ／Ｏ０〜Ｉ／Ｏ３を入出力する）。ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４のデコード（ワード）信号ＷＬ０〜ＷＬ３は、それぞれのＳＲＡＭ回路ブロックのワードデコード機能を兼用しており、アドレス信号Ａ０、Ａ１によって、どれか１つだけが選択され、”Ｈ”レベル信号を出力する。ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４は、リードモード時にＳＲＡＭに記憶したビット信号をビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ３として出力する。
【００２２】
電源スイッチオン／オフ制御回路ＳＷＣ１は、ＳＲＡＭ回路ブロックＳＲＢ４のデコード（ワード）信号ＷＬ０〜ＷＬ３を入力とし、出力を電源スイッチＳＷ１０〜ＳＷ１３のそれぞれのゲートに接続する。電源スイッチオン／オフ制御回路ＳＷＣ１は、ＳＲＡＭ回路ブロックＳＲＢ４のデコード（ワード）信号ＷＬ０〜ＷＬ３により、電源スイッチＳＷ１０〜ＳＷ１３から一つだけをオンさせることができる。
【００２３】
電源スイッチオン／オフ制御回路ＳＷＣ２は、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ０〜ＷＬ３を入力とし、出力を電源スイッチＳＷ２０〜ＳＷ２３のそれぞれのゲートに接続する。電源スイッチオン／オフ制御回路ＳＷＣ２は、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ０〜ＷＬ３により、電源スイッチＳＷ２０〜ＳＷ２３から一つだけをオンさせることができる。
【００２４】
電源スイッチオン／オフ制御回路ＳＷＣ３は、ＳＲＡＭ回路ブロックＳＲＢ２のデコード（ワード）信号ＷＬ０〜ＷＬ３を入力とし、出力を電源スイッチＳＷ３０〜ＳＷ３３のそれぞれのゲートに接続する。電源スイッチオン／オフ制御回路ＳＷＣ３は、ＳＲＡＭ回路ブロックＳＲＢ２のデコード（ワード）信号ＷＬ０〜ＷＬ３により、電源スイッチＳＷ３０〜ＳＷ３３から一つだけをオンさせることができる。
【００２５】
電源スイッチオン／オフ制御回路ＳＷＣ４は、ＳＲＡＭ回路ブロックＳＲＢ３のデコード（ワード）信号ＷＬ０〜ＷＬ３を入力とし、出力を電源スイッチＳＷ４０〜ＳＷ４３のそれぞれのゲートに接続する。電源スイッチオン／オフ制御回路ＳＷＣ４は、ＳＲＡＭ回路ブロックＳＲＢ３のデコード（ワード）信号ＷＬ０〜ＷＬ３により、電源スイッチＳＷ４０〜ＳＷ４３から一つだけをオンさせることができる。
【００２６】
また、電源スイッチオン／オフ制御回路ＳＷＣ１、ＳＷＣ２、ＳＷＣ３、ＳＷＣ４には、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３を全てオフさせる信号電源スイッチオン／オフ制御信号（低電力モード全電源スイッチオフ信号）ＯＦＢ１が入力される。
【００２７】
さらに、電源スイッチオン／オフ制御回路ＳＷＣ１、ＳＷＣ２、ＳＷＣ３、ＳＷＣ４のそれぞれには、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３をそれぞれオンさせる電源スイッチオン／オフ制御信号（ＳＲＡＭ回路ブロックＳＲＢ１の電源スイッチのオン信号）ＯＢ１、電源スイッチオン／オフ制御信号（ＳＲＡＭ回路ブロックＳＲＢ２の電源スイッチのオン信号）ＯＢ２、電源スイッチオン／オフ制御信号（ＳＲＡＭ回路ブロックＳＲＢ３の電源スイッチのオン信号）ＯＢ３、電源スイッチオン／オフ制御信号（ＳＲＡＭ回路ブロックＳＲＢ４の電源スイッチのオン信号）ＯＢ４が入力される。
【００２８】
ＮｃｈトランジスタＮＴ１は、ＶＤＤにプルアップされた抵抗素子Ｒ１をドレイン側に接続し、ソース側をＧＮＤに接続し、ゲートをＶＳＤ１に接続することで、電源スイッチＳＷ１０〜ＳＷ１３のオンオフ判定結果を電源スイッチオン／オフ判定信号Ｔ１０として出力する。
【００２９】
ＮｃｈトランジスタＮＴ２は、ＶＤＤにプルアップされた抵抗素子Ｒ２をドレイン側に接続し、ソース側をＧＮＤに接続し、ゲートをＶＳＤ２に接続することで、電源スイッチＳＷ２０〜ＳＷ２３のオンオフ判定結果を電源スイッチオン／オフ判定信号Ｔ２０として出力する。
【００３０】
ＮｃｈトランジスタＮＴ３は、ＶＤＤにプルアップされた抵抗素子Ｒ３をドレイン側に接続し、ソース側をＧＮＤに接続し、ゲートをＶＳＤ３に接続することで、電源スイッチＳＷ３０〜ＳＷ３３のオンオフ判定結果を電源スイッチオン／オフ判定信号Ｔ３０として出力する。
【００３１】
ＮｃｈトランジスタＮＴ４は、ＶＤＤにプルアップされた抵抗素子Ｒ４をドレイン側に接続し、ソース側をＧＮＤに接続し、ゲートをＶＳＤ４に接続することで、電源スイッチＳＷ４０〜ＳＷ４３のオンオフ判定結果を電源スイッチオン／オフ判定信号Ｔ４０として出力する。
【００３２】
ＮＯＲ回路ＭＯＴ１は、電源スイッチオン／オフ判定信号Ｔ１０、Ｔ２０、Ｔ３０、Ｔ４０を入力とし、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３の全てがオンであるとの判定結果を表す全オン判定信号ＯＮＴＯＵＴを”Ｈ”（ハイレベル）として出力する。
【００３３】
ＮＡＮＤ回路ＭＯＴ２は、電源スイッチオン／オフ判定信号Ｔ１０、Ｔ２０、Ｔ３０、Ｔ４０を入力とし、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３の全てがオフであるとの判定結果を表す全オフ判定信号ＯＦＴＯＵＴを”Ｌ”（ローレベル）として出力する。
【００３４】
電源スイッチオン／オフ制御回路ＳＷＣ１は、インバータＩＮ１０〜ＩＮ１３、ＮＡＮＤ回路ＮＡ１０〜ＮＡ１３、ＮＢ１０〜ＮＢ１３を備える。インバータＩＮ１０は、ＳＲＡＭ回路ブロックＳＲＢ４のデコード（ワード）信号ＷＬ０を入力する。ＮＡＮＤ回路ＮＡ１０は、インバータＩＮ１０の出力と、電源スイッチオン／オフ制御信号ＯＢ１を入力する。ＮＡＮＤ回路ＮＢ１０は、ＮＡＮＤ回路ＮＡ１０の出力と、電源スイッチオン／オフ制御信号ＯＦＢ１を入力し、出力を電源スイッチＳＷ１０のゲートに接続し、オン／オフ制御を行う。同様に、機能ブロックのＳＲＡＭ回路ブロックＳＲＢ４のデコード（ワード）信号ＷＬ１〜ＷＬ３は、それぞれインバータＩＮ１１〜ＩＮ１３を介してそれぞれＮＡＮＤ回路ＮＡ１１〜ＮＡ１３接続され、それぞれＮＡＮＤ回路ＮＡ１１〜ＮＡ１３の出力は、それぞれＮＡＮＤ回路ＮＢ１１〜ＮＢ１３を介してそれぞれ電源スイッチＳＷ１１〜ＳＷ１３のゲートに接続される。
【００３５】
電源スイッチオン／オフ制御回路ＳＷＣ２も同様に、インバータＩＮ２０〜ＩＮ２３、ＮＡＮＤ回路ＮＡ２０〜ＮＡ２３、ＮＢ２０〜ＮＢ２３を備え、電源スイッチＳＷ２０〜ＳＷ２３のオン／オフの制御ができる構成とされる。電源スイッチオン／オフ制御回路ＳＷＣ３も同様であり、内部構成は、インバータＩＮ３０〜ＩＮ３３、ＮＡＮＤ回路ＮＡ３０〜ＮＡ３３、ＮＢ３０〜ＮＢ３３を備えて電源スイッチＳＷ３０〜ＳＷ３３のオン／オフの制御ができる構成とされる。電源スイッチオン／オフ制御回路ＳＷＣ４も同様であり、内部構成は、インバータＩＮ４０〜ＩＮ４３、ＮＡＮＤ回路ＮＡ４０〜ＮＡ４３、ＮＢ４０〜ＮＢ４３を備えて、電源スイッチＳＷ４０〜ＳＷ４３のオン／オフの制御ができる構成とされる。
【００３６】
図２は、機能ブロックのＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の構成を示す図である。図２において、ＶＳＤは、ＳＲＡＭ回路ブロックの電源である。インバータＩＮ０、ＩＮ１は、それぞれアドレス信号Ａ０、Ａ１から、アドレス信号Ａ０、Ａ１の反転信号を出力する。ＡＮＤ回路ＮＡ０〜ＮＡ３は、アドレス信号Ａ０、Ａ１と、反転信号の論理積をとり、２ビットのデコード回路を構成する。デコード回路が出力するデコード（ワード）信号ＷＬ０〜ＷＬ３は、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４から外に引き出される。デコード（ワード）信号ＷＬ０は、ＳＲＡＭメモリセルＭ００、Ｍ１０、Ｍ２０、Ｍ３０のワード線に接続される。デコード（ワード）信号ＷＬ１は、ＳＲＡＭメモリセルＭ０１、Ｍ１１、Ｍ２１、Ｍ３１のワード線に接続される。デコード（ワード）信号ＷＬ２は、ＳＲＡＭメモリセルＭ０２、Ｍ１２、Ｍ２２、Ｍ３２のワード線に接続される。デコード（ワード）信号ＷＬ３は、ＳＲＡＭメモリセルＭ０３、Ｍ１３、Ｍ２３、Ｍ３３のワード線に接続される。
【００３７】
入出力回路２０は、ビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ３に対し、リード・ライト切り替え信号ＷＲによって入出力の切り替え行う。ビット線Ｔ信号ＤＴ０、ビット線Ｂ信号ＤＢ０は、それぞれＳＲＡＭメモリセルＭ００〜Ｍ０３の端子Ｔと端子Ｂに接続される。ビット線Ｔ信号ＤＴ１、ビット線Ｂ信号ＤＢ１は、それぞれＳＲＡＭメモリセルＭ１０〜Ｍ１３の端子Ｔと端子Ｂに接続される。ビット線Ｔ信号ＤＴ２、ビット線Ｂ信号ＤＢ２は、それぞれＳＲＡＭメモリセルＭ２０〜Ｍ２３の端子Ｔと端子Ｂに接続される。ビット線Ｔ信号ＤＴ３、ビット線Ｂ信号ＤＢ３は、それぞれＳＲＡＭメモリセルＭ３０〜Ｍ３３の端子Ｔと端子Ｂに接続される。このようなＳＲＡＭ回路ブロックの内部構成は、デコード（ワード）信号ＷＬ０〜ＷＬ３を外に引き出す以外は、従来から知られた通常の構成であるため詳細な説明を省略する。
【００３８】
また、図３は、ＳＲＡＭメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３、Ｍ２０〜Ｍ２３、Ｍ３０〜Ｍ３３の構成を示す図である。ＳＲＡＭメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３、Ｍ２０〜Ｍ２３、Ｍ３０〜Ｍ３３は、インバータＩＮ２、ＩＮ３と、ＮｃｈトランジスタＮＴ５、ＮＴ６を有する。このようなＳＲＡＭメモリセルの構成は、従来から知られた通常の構成であるため詳細な説明は省略する。
【００３９】
次に、第１の実施例の半導体装置の動作について説明する。
【００４０】
まず、図１と図４を参照して、本実施例の半導体装置の製品時における動作として、通常の動作モード（全ての電源スイッチがオン状態で、ＳＲＡＭ回路を全て動作させる状態）と、低電力モード（全ての電源スイッチがオフ状態で、ＳＲＡＭ回路を全て動作させない状態）の動作について説明する。図４は、通常の動作モードと低電力モードにおける各部のタイミングチャートである。
【００４１】
期間ＴＥＭの低電力モードの動作では、電源スイッチオン／オフ制御信号ＯＦＢ１を”Ｌ”に設定し、ＮＡＮＤ回路ＮＢ１０〜ＮＢ１３、ＮＢ２０〜ＮＢ２３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３の出力（電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３のゲート）が”Ｈ”となり、全ての電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３は、オフとなる。期間ＴＥＭでは、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の電源が遮断され低電力モードとなる。
【００４２】
一方、期間ＮＯＭの通常の動作モードの動作では、電源スイッチオン／オフ制御信号ＯＦＢ１を”Ｈ”に設定し、電源スイッチオン／オフ制御信号ＯＢ１、ＯＢ２、ＯＢ３、ＯＢ４を”Ｌ”に設定すると、ＮＡＮＤ回路ＮＢ１０〜ＮＢ１３、ＮＢ２０〜ＮＢ２３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３の出力（電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３のゲート）が、”Ｌ”となり、全ての電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３は、オンとなる。期間ＮＯＭでは、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の電源が供給され通常の動作モードとなる。
【００４３】
次に、図１と図５を参照して、電源スイッチＳＷ２０〜ＳＷ２３の”オン”テストにおいて、不良が無い場合の動作について説明する。図５は、電源スイッチＳＷ２０〜ＳＷ２３の全てにおいて、不良が無い場合の”オン”テスト動作における各部のタイミングチャートである。
【００４４】
図５のタイミングチャートにおいて、電源スイッチオン／オフ制御信号ＯＦＢ１を”Ｈ”に設定し、電源スイッチオン／オフ制御信号ＯＢ１、ＯＢ３、ＯＢ４を”Ｌ”に設定すると、ＮＡＮＤ回路ＮＡ１０〜ＮＡ１３、ＮＡ３０〜ＮＡ３３、ＮＡ４０〜ＮＡ４３の出力は、”Ｈ”となり、ＮＡＮＤ回路ＮＢ１０〜ＮＢ１３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３の出力は、”Ｌ”となる。したがって、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３がオンとなり、ＳＲＡＭ回路ブロックＳＲＢ１、ＳＲＢ３、ＳＲＢ４に、電源が供給され動作可能な状態となる。抵抗素子Ｒ１でプルアップされたＮｃｈトランジスタＮＴ１のゲートに、ＶＳＤ１が接続されているため、電源スイッチＳＷ１０〜ＳＷ１３のどれかが、オンすると、ＮｃｈトランジスタＮＴ１は、オンする。ここで、ＮｃｈトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４のオン抵抗と、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗比を、例えば１：２以上に設定すると、電源スイッチオン／オフ判定信号Ｔ１０は、”Ｌ”となる。同様に、電源スイッチＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３も、既にオンしているため、電源スイッチオン／オフ判定信号Ｔ３０、Ｔ４０も”Ｌ”となっている。
【００４５】
電源スイッチオン／オフ制御信号ＯＢ２を”Ｈ”に設定し、アドレス信号Ａ０、Ａ１をそれぞれ”Ｌ“、”Ｌ”に設定すると、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ０は”Ｈ”となり、ＮＡＮＤ回路ＮＢ２０の出力は”Ｌ”となる。したがって、電源スイッチＳＷ２０がオンとなり、電源スイッチオン／オフ判定信号Ｔ２０は”Ｌ”となり、ＮＯＲ回路ＭＯＴ１の出力電源スイッチの全オン判定信号ＯＮＴＯＵＴは”Ｈ”となる。アドレス信号Ａ０、Ａ１が入ってから、ＮＯＲ回路ＭＯＴ１に信号のレベルが伝わるまでの時間を判定ポイントＰ０として、電源スイッチの全オン判定信号ＯＮＴＯＵＴに関し、判定ポイントＰ０で”Ｈ”レベルを観測することにより、電源スイッチＳＷ２０に不良が無いと判定することができる。
【００４６】
次に、アドレス信号Ａ０、Ａ１をそれぞれ”Ｈ“、”Ｌ”に変化をさせると、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ１は”Ｈ”となり、デコード（ワード）信号ＷＬ０は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２１の出力は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２０の出力は”Ｈ”となる。したがって、電源スイッチＳＷ２１がオンとなり、電源スイッチＳＷ２０がオフとなり、電源スイッチオン／オフ判定信号Ｔ２０は”Ｌ”となり、ＮＯＲ回路ＭＯＴ１の出力電源スイッチの全オン判定信号ＯＮＴＯＵＴは”Ｈ”となる。アドレス信号Ａ０、Ａ１が変化してから、ＮＯＲ回路ＭＯＴ１に信号のレベルが伝わるまでの時間を判定ポイントＰ１として、電源スイッチの全オン判定信号ＯＮＴＯＵＴに関し、判定ポイントＰ１で”Ｈ”レベルを観測することにより、電源スイッチＳＷ２１に不良が無いと判定することができる。
【００４７】
また、アドレス信号Ａ０、Ａ１をそれぞれ”Ｌ“、”Ｈ”に変化をさせると、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ２は”Ｈ”となり、デコード（ワード）信号ＷＬ１は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２２の出力は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２１の出力は”Ｈ”となる。したがって、電源スイッチＳＷ２２がオンとなり、電源スイッチＳＷ２１がオフとなり、電源スイッチオン／オフ判定信号Ｔ２０は”Ｌ”となり、ＮＯＲ回路ＭＯＴ１の出力電源スイッチの全オン判定信号ＯＮＴＯＵＴは”Ｈ”となる。アドレス信号Ａ０、Ａ１が変化してから、ＮＯＲ回路ＭＯＴ１に信号のレベルが伝わるまでの時間を判定ポイントＰ２として、電源スイッチの全オン判定信号ＯＮＴＯＵＴに関し、判定ポイントＰ２で”Ｈ”レベルを観測することにより、電源スイッチＳＷ２２に不良が無いと判定することができる。
【００４８】
さらに、アドレス信号Ａ０、Ａ１をそれぞれ”Ｈ“、”Ｈ”に変化をさせると、ＳＲＡＭ回路ブロックＳＲＢ１のデコード（ワード）信号ＷＬ３は”Ｈ”となり、デコード（ワード）信号ＷＬ２は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２３の出力は”Ｌ”となり、ＮＡＮＤ回路ＮＢ２２の出力は”Ｈ”となる。したがって、電源スイッチＳＷ２３がオンとなり、電源スイッチＳＷ２２がオフとなり、電源スイッチオン／オフ判定信号Ｔ２０は”Ｌ”となり、ＮＯＲ回路ＭＯＴ１の出力電源スイッチの全オン判定信号ＯＮＴＯＵＴは”Ｈ”となる。アドレス信号Ａ０、Ａ１が変化してから、ＮＯＲ回路ＭＯＴ１に信号のレベルが伝わるまでの時間を判定ポイントＰ３として、電源スイッチの全オン判定信号ＯＮＴＯＵＴに関し、判定ポイントＰ３で”Ｈ”レベルを観測することにより、電源スイッチＳＷ２３に不良が無いと判定することができる。
【００４９】
次に、図１と図６を参照して、図１の電源スイッチＳＷ２０〜ＳＷ２３の”オン”テストにおいて、電源スイッチＳＷ２１がオンとならない不良がある場合の例について説明する。図６は、電源スイッチＳＷ２０〜ＳＷ２３において、電源スイッチＳＷ２１の電源スイッチに不良がある場合の”オン”テスト動作の各部のタイミングチャートである。
【００５０】
図６のタイミングチャートの電源スイッチ制御信号の設定と、ＮＡＮＤ回路ＮＢ２０〜ＮＢ２３の出力までの動作は、図５と同じである。動作判定ポイントＰ０、Ｐ１、Ｐ２、Ｐ３も図５と同じである。ＮＡＮＤ回路ＮＢ２１の出力が”Ｌ”になった判定ポイントＰ１において、電源スイッチＳＷ２１が不良でオンとならないため、抵抗素子Ｒ２でプルアップされたＮｃｈトランジスタＮＴ２のゲートは”Ｈ”とならず、ＮｃｈトランジスタＮＴ２は、オフとなる。したがって、電源スイッチオン／オフ判定信号Ｔ２０は、”Ｈ”となり、全オン判定信号ＯＮＴＯＵＴは、判定ポイントＰ１において”Ｌ”となり、”Ｌ”レベルを観測することで、電源スイッチＳＷ２１に不良が有ると判定することができる。
【００５１】
以上のように、電源スイッチが１個でもオンとならない不良がある場合は、全オン判定信号ＯＮＴＯＵＴは、”Ｌ”となり、不良がない場合は、”Ｈ”となることで不良の有無を判断することができる。
【００５２】
次に、図１と図７を参照して、図１の電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３の”オフ”テストにて、不良が無い場合について説明する。図７は、電源スイッチＳＷ１０〜ＳＷ１３、電源スイッチＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３の全てにおいて、不良が無い場合の”オフ”テスト動作における各部のタイミングチャートである。
【００５３】
図７のタイミングチャートでは、電源スイッチオン／オフ制御信号ＯＦＢ１を”Ｌ”に設定すると、ＮＡＮＤ回路ＮＢ１０〜ＮＢ１３、ＮＢ２０〜ＮＢ２３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３の出力は、”Ｈ”となる。したがって、全電源スイッチＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３がオフし、電源スイッチオン／オフ判定信号Ｔ１０、Ｔ２０、Ｔ３０、Ｔ４０は、全て”Ｈ”となり、ＮＡＮＤ回路ＭＯＴ２の出力電源スイッチの全オフ判定信号ＯＦＴＯＵＴは”Ｌ”となる。
【００５４】
次に、図１と図８を参照して、全電源スイッチの”オフ”テスト動作で、電源スイッチＳＷ２１がオフとならない不良がある場合の動作について説明する。図８は、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３において、ＳＷ２１の電源スイッチに不良がある場合の”オフ”テスト動作における各部のタイミングチャートである。
【００５５】
図８のタイミングチャートは、電源スイッチ制御信号の設定と、ＮＡＮＤ回路ＮＢ１０〜ＮＢ１３、ＮＢ２０〜ＮＢ２３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３の出力までの動作は不良がない場合と同じである。ここで、ＮＡＮＤ回路ＮＢ２１の出力が”Ｈ”になった時、電源スイッチＳＷ２１が不良でオフとならない。したがって、抵抗素子Ｒ２でプルアップされたＮｃｈトランジスタＮＴ２のゲートは、”Ｈ”ままとなり、ＮｃｈトランジスタＮＴ２は、オンし、電源スイッチオン／オフ判定信号Ｔ２０は”Ｌ”となり、ＮＡＮＤ回路ＭＯＴ２の出力ＯＦＴＯＵＴは”Ｈ”となる。電源スイッチが１個でもオフとならない不良がある場合は、ＮＡＮＤ回路ＭＯＴ２の出力ＯＦＴＯＵＴは”Ｈ”となり、不良がない場合は、”Ｌ”となることで不良の判断を行うことができる。
【００５６】
なお、以上の説明では、電源スイッチのオンオフの判定回路の一例として、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４と、ＮｃｈトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４と、ＮＯＲ回路ＭＯＴ１と、ＮＡＮＤ回路ＭＯＴ２を使用しているが、電源スイッチのオンオフが判定できる回路であればこれに限定されるものではない。
【００５７】
以上のように本実施例によれば、１チップ上にある個々の機能ブロックの電源端子と電源ラインとの間に接続される複数の電源スイッチの各々に対して、オンオフのテストを行うため、個々の電源スイッチを選択する制御を、１チップ上にあるメモリ回路のデコード回路の出力信号を用いる。したがって、電源スイッチをテストするために、電源スイッチを選択する制御回路を別途追加する必要がなく、テスト回路の素子増加を防止することができる。また、素子増加防止によって、電源ラインのオフリーク電流の増加も防止することができる。
【００５８】
更に、電源スイッチを備える１チップ上にあるＳＲＡＭ回路ブロックのデコード回路をテスト用のデコード回路として使用するため、ＳＲＡＭ回路ブロックの電源スイッチによって電源を遮断し、更にテスト回路の電源ラインのオフリーク電流の防止効果も得られる。
【００５９】
また、１チップ上にあるＳＲＡＭ回路ブロックのデコード回路のワード線は、それぞれ電源スイッチオン／オフ制御回路を介してそれぞれの電源スイッチに接続される。したがって、ＳＲＡＭ回路ブロックの論理動作テストにおいて、アドレス信号を変化させることによってワード線が１つ選択され、電源スイッチも１つ選択され、ＳＲＡＭ回路ブロックのテストと同時に電源スイッチのテストも行うことができる。例えば、図１において、ＳＲＡＭ回路ブロックＳＲＢ１の論理動作テストにおいて、図５、図６で示すように、図１の電源スイッチＳＷ２０〜ＳＷ２３を同時にテストでき、テスト工数削減の効果も得られる。
【実施例２】
【００６０】
図９は、本発明の第２の実施例に係る半導体装置の回路図である。図９において、図１からの変更箇所は、図１の電源スイッチオン／オフ制御回路ＳＷＣ３、ＳＷＣ４と、電源スイッチオン／オフ制御信号ＯＢ３、ＯＢ４を削除し、電源スイッチＳＷ３０、ＳＷ４０のＰｃｈトランジスタのゲートをＮＡＮＤ回路ＮＢ２０の出力に接続し、同様に電源スイッチＳＷ３１、ＳＷ４１のゲートをＮＡＮＤ回路ＮＢ２１の出力に接続し、電源スイッチＳＷ３２、ＳＷ４２のゲートをＮＡＮＤ回路ＮＢ２２の出力に接続し、電源スイッチＳＷ３３、ＳＷ４３のゲートをＮＡＮＤ回路ＮＢ２３の出力に接続している点である。このような変更によって、実施例２では、ＮＡＮＤ回路ＮＢ２０〜ＮＢ２３のそれぞれの出力で、３つの電源スイッチを制御する。
【００６１】
次に、図９〜図１１を参照して本実施例の半導体装置の動作について説明する。
【００６２】
図１０は、図９の電源スイッチＳＷ２０〜ＳＷ２３、電源スイッチＳＷ３０〜ＳＷ３３、電源スイッチＳＷ４０〜ＳＷ４３の全てにおいて、不良が無い場合の”オン”テスト動作を説明するタイミングチャートである。電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３の全てにおいて、不良が無い場合の”オフ”テスト動作は、電源スイッチオン／オフ制御信号ＯＢ３、ＯＢ４とＮＡＮＤ回路ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３が存在しないだけであって、動作及び出力結果は図５と同じである。
【００６３】
図１１は、図９の電源スイッチＳＷ２０〜ＳＷ２３、電源スイッチＳＷ３０〜ＳＷ３３、電源スイッチＳＷ４０〜ＳＷ４３において、電源スイッチＳＷ２１の電源スイッチに不良がある場合の”オン”テスト動作を説明するタイミングチャートである。電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３において、ＳＷ２１の電源スイッチに不良がある場合の”オフ”テスト動作は、電源スイッチオン／オフ制御信号ＯＢ３、ＯＢ４とＮＡＮＤ回路ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３が存在しないだけであって、動作及び出力結果は図６と同じである。
【００６４】
また、本実施例の半導体装置の通常の動作モードと低電力モードの動作は、図４と同じである。
【００６５】
本実施例では、同時に複数の電源スイッチのテストを行うことが可能であり、電源スイッチオン／オフ制御回路と選択制御信号を減らすことができる。
【実施例３】
【００６６】
図１２は、本発明の第３の実施例に係る半導体装置の回路図である。図１２において、図９からの変更箇所は、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４と、ＮｃｈトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４と、ＮＡＮＤ回路ＭＯＴ２と、ＮＯＲ回路ＭＯＴ１を削除している点である。
【００６７】
第３の実施例の半導体装置は、第２の実施例と同様にＮＡＮＤ回路ＮＢ２０〜ＮＢ２３のそれぞれの出力で、３つの電源スイッチを制御する。電源スイッチの動作判定方法は、個々の電源スイッチをオンオフすることで、電源スイッチに接続されるＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４の電源を供給するか否かを制御する。そして、ＳＲＡＭ回路ブロックが正常動作するか否かをＩ／Ｏの出力の状態によって判断し、電源スイッチの動作判定を行う。
【００６８】
次に、図１２〜図１６を参照して本実施例の半導体装置の動作について説明する。
【００６９】
図１３、図１４のタイミングチャートの詳細を説明する。ここでは、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４をリードモードにするようにリード・ライト切り替え信号ＷＲの入力信号”Ｌ”とする。また、電源スイッチ制御信号である電源スイッチオン／オフ制御信号ＯＢ１を”Ｈ”に、電源スイッチオン／オフ制御信号ＯＢ２を”Ｌ”に設定する。
【００７０】
図１３は、電源スイッチＳＷ１０〜ＳＷ１３の全てにおいて、不良が無い場合の”オン”テスト動作を説明するタイミングチャートである。図１３のタイミングチャートでは、電源スイッチＳＷ１０〜ＳＷ１３に不良が無い場合、アドレス信号Ａ０、Ａ１がどのように変化しても、電源スイッチＳＷ１０〜ＳＷ１３のいずれか一つがオンする。したがって、判定ポイントＰ０、Ｐ１、Ｐ２、Ｐ３において、ＳＲＡＭ回路ブロックＳＲＢ１のビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ３に、”Ｌ”または”Ｈ”のレベルが出力され、この”Ｌ”または”Ｈ”レベルを観測することにより、電源スイッチＳＷ１０〜ＳＷ１３に不良が無いと判定することができる。
【００７１】
図１４は、電源スイッチＳＷ１０〜ＳＷ１３において、電源スイッチＳＷ１１に不良がある場合の”オン”テスト動作を説明するタイミングチャートである。図１４のタイミングチャートでは、判定ポイントＰ１において、アドレス信号Ａ０、Ａ１がそれぞれ”Ｈ”、”Ｌ”である場合、ＳＲＡＭ回路ブロックＳＲＢ１のビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ３に、”Ｌ”または”Ｈ”のレベルが本来出力されるはずである。しかしながら、電源スイッチＳＷ１１が不良でオンしないために出力が”Ｈｉ−Ｚ”（ハイインピーダンス）となる。この”Ｈｉ−Ｚ”の出力を観測することにより、電源スイッチＳＷ１１に不良が有ると判定することができる。
【００７２】
次に、図１５、図１６のタイミングチャートの詳細を説明する。ここでは、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４をリードモードにするようにリード・ライト切り替え信号ＷＲの入力信号”Ｌ”とする。また、電源スイッチオン／オフ制御信号ＯＦＢ１を”Ｌ”に設定する。
【００７３】
図１５は、電源スイッチＳＷ１０〜ＳＷ１３、電源スイッチＳＷ２０〜ＳＷ２３、電源スイッチＳＷ３０〜ＳＷ３３、電源スイッチＳＷ４０〜ＳＷ４３の全てにおいて、不良が無い場合の”オフ”テスト動作を説明するタイミングチャートである。図１５のタイミングチャートでは、電源スイッチに不良が無い場合は、電源スイッチがオフしているため、ビット入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ１１に”Ｈｉ−Ｚ”が出力される。したがって、”Ｈｉ−Ｚ”である出力を観測することにより、電源スイッチＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３に不良が無いと判定することができる。
【００７４】
図１６は、電源スイッチＳＷ１０〜ＳＷ１３、電源スイッチＳＷ２０〜ＳＷ２３、電源スイッチＳＷ３０〜ＳＷ３３、電源スイッチＳＷ４０〜ＳＷ４３において、電源スイッチＳＷ２１に不良がある場合の”オフ”テスト動作を説明するタイミングチャートである。図１６のタイミングチャートでは、リード・ライト切り替え信号ＷＲが”Ｌ”であり、ＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４がリードモードである。したがって、電源スイッチが、１個でもオフとならない場合、オフとならない電源スイッチＳＷ２１に繋がっているＳＲＡＭ回路ブロックＳＲＢ２のビット入出力信号Ｉ／Ｏ４〜Ｉ／Ｏ７に”Ｌ”または”Ｈ”のレベルが出力され、この”Ｌ”または”Ｈ”レベルの出力を観測することにより、電源スイッチＳＷ２０〜ＳＷ２３に不良が有ると判定することができる。
【００７５】
本実施例の半導体装置では、個々の電源スイッチをオンオフさせ、電源スイッチに接続されているＳＲＡＭ回路ブロックＳＲＢ１〜ＳＲＢ４のＩ／Ｏの出力の状態（”Ｌ”レベルか、”Ｈ”レベルか、”Ｈｉ−Ｚ”か）を観測することにより、それぞれの電源スイッチの不良を判別することができる。
【００７６】
以上、第１〜第３の実施例の説明において、４つのＳＲＡＭ回路ブロックを備える場合について説明した。しかしながら、機能ブロックは、アドレス信号等の選択信号をデコードするデコード回路を備えるものであれば、ＳＲＡＭ回路以外の回路であってもよい。また、図９のＳＲＡＭ回路ブロックＳＲＢ２、ＳＲＢ３のように、機能ブロックにおいて電源スイッチのテストを行うために、電源スイッチの選択制御を行わないものに関しては、デコード回路を有してない機能ブロックやプリミティブで構成させる機能ブロックであってもよい。さらに、機能ブロック数や、電源スイッチ数の数に制約はない。
【００７７】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７８】
２０  入出力回路
Ｂ、Ｔ、Ｗ  端子
ＩＮ１０〜ＩＮ１３、ＩＮ２０〜ＩＮ２３、ＩＮ３０〜ＩＮ３２、ＩＮ４０〜ＩＮ４３、ＩＮ０〜ＩＮ３  インバータ
Ｍ００〜Ｍ０３、Ｍ１０〜Ｍ１３、Ｍ２０〜Ｍ２３、Ｍ３０〜Ｍ３３  ＳＲＡＭメモリセル
ＭＯＴ１  ＮＯＲ回路
ＭＯＴ２、ＮＡ１０〜ＮＡ１３、ＮＡ２０〜ＮＡ２３、ＮＡ３０〜ＮＡ３３、ＮＡ４０〜ＮＡ４３、ＮＢ１０〜ＮＢ１３、ＮＢ２０〜ＮＢ２３、ＮＢ３０〜ＮＢ３３、ＮＢ４０〜ＮＢ４３  ＮＡＮＤ回路
ＮＡ０〜ＮＡ３  ＡＮＤ回路
ＮＴ１〜ＮＴ６  Ｎｃｈトランジスタ
Ｒ１〜Ｒ４  抵抗素子
ＳＲＢ１〜ＳＲＢ４  ＳＲＡＭ回路ブロック
ＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、ＳＷ４０〜ＳＷ４３  電源スイッチ
ＳＷＣ１〜ＳＷＣ４  電源スイッチオン／オフ制御回路
ＶＳＤ、ＶＳＤ１〜ＶＳＤ４  電源
【図１】
2011018839.tif 000003
【図２】
2011018839.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011018839.tif 000009
【図８】
2011018839.tif 000010
【図９】
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【図１０】
2011018839.tif 000012
【図１１】
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【図１２】
2011018839.tif 000014
【図１３】
2011018839.tif 000015
【図１４】
2011018839.tif 000016
【図１５】
2011018839.tif 000017
【図１６】
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