(57)【要約】【課題】データの読み出し時に記憶ノードの電位が安定するまでワード線電位を所定の期間だけ低電位に固定することなく、データの読み出し時の安定性を向上させる。【解決手段】ワード線電位制御回路２１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御する。【選択図】      図１
2011018420.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
データの読み出し時に前記メモリセルアレイのロウ選択を行うワード線と、
前記ワード線を駆動するドライバと、
前記データの読み出し時に前記ワード線の電位が第１の電位に上昇するまでの傾きが、前記第１の電位から第２の電位にさらに上昇するまでの傾きより大きくなるように前記ワード線の電位を制御するワード線電位制御回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ドライバは、前記ワード線ごとに設けられたインバータを備え、
前記ワード線電位制御回路は、
前記ワード線の電位が前記第１の電位まで立ち上がるまで前記インバータに電源を供給する第１の電界効果トランジスタと、
前記ワード線の電位が前記第１の電位まで立ち上がった後に前記インバータに電源を供給し、前記第１の電界効果トランジスタよりも駆動力の小さな第２の電界効果トランジスタとを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ドライバは、前記ワード線ごとに設けられたインバータを備え、
前記ワード線電位制御回路は、
前記インバータのＰチャンネル電界効果トランジスタと並列に接続され、前記Ｐチャンネル電界効果トランジスタと同じタイミングでオン／オフ制御される第１の電界効果トランジスタと、
前記ワード線の電位が前記第１の電位まで立ち上がった後に前記インバータの電源を遮断する第２の電界効果トランジスタとを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ワード線に接続されたメモリセルの個数よりも少ない個数のダミーセルが接続されたダミーワード線と、
前記メモリセルアレイのいずれかのワード線の駆動と同じタイミングで前記ダミーワード線を駆動するダミードライバとをさらに備え、
前記ダミーワード線の電位に基づいて前記第２の電界効果トランジスタのゲート電位が制御されることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１の電位は、前記メモリセルの伝送トランジスタのしきい値電圧であることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
メモリセルからのデータの読み出し時にロウ選択を行うワード線の電位を第１の電位に上昇させるステップと、
前記ワード線の電位を前記第１の電位に上昇させた時よりも小さな傾きで前記ワード線の電位を前記第１の電位から第２の電位にさらに上昇させ、前記メモリセルからデータを読み出させるステップとを備えることを特徴とするワード線電位の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびワード線電位の制御方法に関し、特に、ＳＲＡＭからのデータの読み出し時のワード線電位の制御方法に適用して好適なものである。
【背景技術】
【０００２】
半導体集積回路の高集積化や低電源電圧化に伴って、ＳＲＡＭからのデータの読み出し時のディスターブマージンが減少し、メモリセルのデータが破壊されることがある。ここで、ＳＲＡＭからのデータの読み出し時にメモリセルのデータの破壊を防止する有効な方法として、ワード線電位のスルーレートを下げる方法があるが、この方法では動作周波数が低下するという問題がある。
【０００３】
一方、特許文献１には、アクセスタイムを遅延させたり、セル面積を増大させたりすることなく安定性を高めるために、ＳＲＡＭからのデータの読み出し時にワード線ＷＬの電位を第２電位より低い第１電位で所定の期間だけ保持させ、アクセストランジスタのゲート電圧が低くなった後、第２電位に上昇させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された方法では、記憶ノードの電位を第１電位において安定させ増幅させてから第２電位に上昇させるため、第１電位で保持される期間だけ動作周波数が低下するという問題があった。
【０００６】
本発明の目的は、データの読み出し時に記憶ノードの電位が安定するまでワード線電位を所定の期間だけ低電位に固定することなく、データの読み出し時の安定性を向上させることが可能な半導体記憶装置およびワード線電位の制御方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、データの読み出し時に前記メモリセルアレイのロウ選択を行うワード線と、前記ワード線を駆動するドライバと、前記データの読み出し時に前記ワード線の電位が第１の電位に上昇するまでの傾きが、前記第１の電位から第２の電位にさらに上昇するまでの傾きより大きくなるように前記ワード線の電位を制御するワード線電位制御回路とを備えることを特徴とする半導体記憶装置を提供する。
【０００８】
本発明の一態様によれば、メモリセルからのデータの読み出し時にロウ選択を行うワード線の電位を第１の電位に上昇させるステップと、前記ワード線の電位を前記第１の電位に上昇させた時よりも小さな傾きで前記ワード線の電位を前記第１の電位から第２の電位にさらに上昇させ、前記メモリセルからデータを読み出させるステップとを備えることを特徴とするワード線電位の制御方法を提供する。
【発明の効果】
【０００９】
本発明によれば、データの読み出し時に記憶ノードの電位が安定するまでワード線電位を所定の期間だけ低電位に固定することなく、データの読み出し時の安定性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のドライバ１５およびワード線電位制御回路２１の概略構成を示すブロック図。
【図３】図３は、図２の各部の信号波形を示すタイミングチャート。
【図４】図４は、データの読み出し時における図１のワード線ＷＬの電位の波形を示す図。
【図５】図５は、データの読み出し時における図１の記憶ノードｎ、ｎｂの電位のシミュレーション波形を従来例と比較して示す図。
【図６】図６は、図４の第１の立ち上がり時間Ｔ１および第１の立ち上がり電圧Ｖ１を変化させた時のＺ値の変化を示す図。
【図７】図７は、図６（ｃ）の一部を拡大して示す図。
【図８】図８は、スルーレートＳ／Ｒを変化させた時のＺ値の変化を示す図。
【図９】図９は、データの読み出し時における電源電圧および動作時間と不良率との関係を示す図。
【図１０】図１０は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図１１】図１１は、図１０のドライバ１５およびワード線電位制御回路３１の概略構成を示すブロック図。
【図１２】図１２は、図１１の各部の信号波形を示すタイミングチャート。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ダミーセルアレイ１３、ドライバ１５、ダミードライバ１９、ロウデコーダ１６、カラムセレクタ１７、センスアンプ１８、タイミング制御回路２０およびワード線電位制御回路２１が設けられている。
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。そして、メモリセルアレイ１１には、メモリセルアレイ１１のロウ選択を行うワード線ＷＬ１〜ＷＬｙ（ｙは２以上の整数）が設けられるとともに、メモリセルアレイ１１のカラム選択を行うビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘ（ｘは２以上の整数）が設けられている。
【００１３】
ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１４】
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、ワード線ＷＬ１〜ＷＬｙのうちのいずれかのワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１５】
また、ビット線ＢＬ１〜ＢＬｘのうちのいずれかのビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｘのうちのいずれかのビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。
【００１６】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成することができる。
【００１７】
また、ダミーセルアレイ１３には、ダミーセル１４がロウ方向に配置されている。そして、ダミーセルアレイ１３には、ダミーセル１４の選択を行うダミーワード線ＷＬｄが設けられている。ここで、ダミーセル１４は、メモリセル１２と同様に構成することができる。そして、ダミーセル１４はダミーワード線ＷＬｄに接続されている。また、ビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘは、ダミーセル１４に接続されないようにすることができる。
【００１８】
ここで、ダミーワード線ＷＬｄの寄生容量は、ワード線ＷＬ１〜ＷＬｙのうちのいずれか１本のワード線ＷＬの寄生容量よりも小さくなるように構成されている。例えば、ダミーワード線ＷＬｄに接続されるダミーセル１４の個数は、ワード線ＷＬ１〜ＷＬｙのうちのいずれか１本のワード線ＷＬに接続されるメモリセル１２の個数よりも少なくなるようにすることができる。
【００１９】
ドライバ１５は、ワード線ＷＬ１〜ＷＬｙを個別に駆動することができ、例えば、ワード線ＷＬ１〜ＷＬｙごとに設けられたインバータにて構成することができる。
【００２０】
ダミードライバ１９は、ワード線ＷＬ１〜ＷＬｙのうちのいずれか１本のワード線ＷＬの駆動と同じタイミングでダミーワード線ＷＬｄを駆動することができる。
【００２１】
ロウデコーダ１６は、メモリセルアレイ１１のロウ選択を行わせるワード線ＷＬ１〜ＷＬｙを選択し、その選択されたワード線ＷＬ１〜ＷＬｙをドライバ１５にて駆動させることができる。
【００２２】
カラムセレクタ１７は、メモリセルアレイ１１のカラム選択を行わせるビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘを選択することができる。
【００２３】
センスアンプ１８は、メモリセル１２からビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘ上に読み出された信号を増幅することができる。
【００２４】
タイミング制御回路２０は、メモリセル１２からのデータの読み出しタイミングおよびメモリセル１２へのデータの書き込みタイミングを制御することができる。
【００２５】
ワード線電位制御回路２１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御することができる。ここで、ワード線電位制御回路２１は、ドライバ１５に供給される電源の駆動力を制御することでワード線ＷＬの電位Ｖｗｌの立ち上がりの傾きを制御することができる。なお、第１の電位Ｖ１は、例えば、伝送トランジスタＦ１、Ｆ２のしきい値電圧に設定することができる。また、第２の電位Ｖ２は、メモリセル１２からデータを読み出すための固定値に設定することができ、例えば、電源電位とすることができる。
【００２６】
そして、選択セルからデータを読み出す場合、カラムセレクタ１７にてカラム選択が行われ、選択されたビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘがプリチャージされる。そして、ロウデコーダ１６にてロウ選択が行われ、選択されたワード線ＷＬ１〜ＷＬｙがドライバ１５にて駆動されるとともに、ダミーワード線ＷＬｄがダミードライバ１９にて駆動される。
【００２７】
そして、選択されたワード線ＷＬ１〜ＷＬｙがドライバ１５にて駆動されると、ワード線電位制御回路２１にて制御されるドライバ１５の電源の駆動力に従って、そのワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが立ち上がる。また、ダミーワード線ＷＬｄがダミードライバ１９にて駆動されると、ダミードライバ１９の駆動力に従って、そのワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌｄが第１の電位Ｖ１まで立ち上がる。
【００２８】
ここで、ワード線ＷＬ１〜ＷＬｙの寄生容量よりもダミーワード線ＷＬｄの寄生容量の方が小さいため、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌよりもダミーワード線ＷＬｄの電位Ｖｗｌｄの方が速く立ち上がることができる。
【００２９】
そして、選択されたワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌよりもダミーワード線ＷＬｄの電位Ｖｗｌｄの方が速く立ち上がると、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第１の電位Ｖ１まで立ち上がった時に、ワード線電位制御回路２１にてドライバ１５の電源の駆動力が減らされる。そして、ワード線電位制御回路２１にてドライバ１５の電源の駆動力が減らされると、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第１の電位Ｖ１に立ち上がった時よりも小さな傾きで第１の電位Ｖ１から第２の電位Ｖ２にさらに立ち上がる。
【００３０】
そして、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第２の電位Ｖ２にさらに立ち上がると、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘと導通する。そして、記憶ノードｎ、ｎｂがビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘと導通すると、記憶ノードｎ、ｎｂの電位に応じてビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘの電位が変化し、センスアンプ１８にて増幅される。
【００３１】
ここで、例えば、記憶ノードｎの電位がロウレベル、記憶ノードｎｂの電位がハイレベルであるものとする。そして、選択セルからのデータの読み出し時にはビット線ＢＬ、ＢＬＢが予めプリチャージされるため、ビット線ＢＬ、ＢＬＢの電位はハイレベルになる。そして、選択セルからのデータの読み出し時に伝送トランジスタＦ１、Ｆ２が急激に飽和領域に入ると、記憶ノードｎの電位がロウレベルからハイレベルに急激に引き上げられ、その時の記憶ノードｎの電位の上昇分が大きくなる。そして、選択セルからのデータの読み出し時の記憶ノードｎの電位の上昇分がある程度以上に大きくなると、記憶ノードｎ、ｎｂ間の電位が反転し、記憶ノードｎの電位が自律的にロウレベルに戻れなくなることから、選択セルに記憶されていたデータが破壊される。
【００３２】
ここで、ワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるように、ワード線ＷＬの電位Ｖｗｌを制御することにより、記憶ノードｎがビット線ＢＬの電位の影響を受け難い間は、ワード線ＷＬの電位Ｖｗｌを急激に立ち上げ、記憶ノードｎがビット線ＢＬの電位の影響を受け易くなると、ワード線ＷＬの電位Ｖｗｌを緩やかに立ち上げることができる。
【００３３】
このため、データの読み出し時に記憶ノードｎ、ｎｂの電位が安定するまでワード線ＷＬの電位Ｖｗｌを所定の期間だけ低電位に固定することなく、データの読み出し時の安定性を向上させることができ、動作周波数を低下させることなく、メモリセル１２に記憶されているデータの破壊を抑制することができる。
【００３４】
図２は、図１のドライバ１５およびワード線電位制御回路２１の概略構成を示すブロック図である。
図２において、ドライバ１５には、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙおよびＮチャンネル電界効果トランジスタＭＮ１〜ＭＮｙが設けられている。ここで、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙおよびＮチャンネル電界効果トランジスタＭＮ１〜ＭＮｙがそれぞれ１個ずつ対にされることでｙ個のインバータが構成されている。そして、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのドレインとＮチャンネル電界効果トランジスタＭＮ１〜ＭＮｙのドレインとの各接続点は、ワード線ＷＬ１〜ＷＬｙにそれぞれ接続されている。
【００３５】
ダミードライバ１９には、Ｐチャンネル電界効果トランジスタＭＰｄ、Ｎチャンネル電界効果トランジスタＭＮｄおよびＮＡＮＤ回路Ｎｄが設けられている。ここで、Ｐチャンネル電界効果トランジスタＭＰｄおよびＮチャンネル電界効果トランジスタＭＮｄにてインバータが構成されている。そして、Ｐチャンネル電界効果トランジスタＭＰｄのドレインとＮチャンネル電界効果トランジスタＭＮｄのドレインとの接続点は、ダミーワード線ＷＬｄに接続されている。また、ＮＡＮＤ回路Ｎｄの出力端子は、Ｐチャンネル電界効果トランジスタＭＰｄのゲートとＮチャンネル電界効果トランジスタＭＮｄのゲートとの接続点に接続されている。また、ＮＡＮＤ回路Ｎｄの１対の入力端子には、メモリセル１２からの読み出しを許可するリードイネーブル信号Ｒｅが入力される。
【００３６】
ロウデコーダ１６には、ＮＡＮＤ回路Ｎ１〜Ｎｙが設けられている。ここで、ＮＡＮＤ回路Ｎ１〜Ｎｙの出力端子は、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのゲートとＮチャンネル電界効果トランジスタＭＮ１〜ＭＮｙのゲートとの各接続点にそれぞれ接続されている。また、ＮＡＮＤ回路Ｎ１〜Ｎｙの一方の入力端子には、ワード線ＷＬ１〜ＷＬｙを選択するロウ選択信号Ａ１〜Ａｙが入力される。また、ＮＡＮＤ回路Ｎ１〜Ｎｙの他方の入力端子には、リードイネーブル信号Ｒｅが入力される。
【００３７】
ワード線電位制御回路２１には、Ｐチャンネル電界効果トランジスタＭＰＷ１、ＭＰＷ２およびインバータＩＶ１が設けられている。なお、Ｐチャンネル電界効果トランジスタＭＰＷ１は、Ｐチャンネル電界効果トランジスタＭＰＷ２よりも駆動力を大きくすることができる。ここで、Ｐチャンネル電界効果トランジスタＭＰＷ１、ＭＰＷ２のソースは、電源電位に接続されている。また、Ｐチャンネル電界効果トランジスタＭＰＷ１、ＭＰＷ２のドレインは、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに接続されている。また、Ｐチャンネル電界効果トランジスタＭＰＷ１のゲートは、ダミーワード線ＷＬｄに接続され、Ｐチャンネル電界効果トランジスタＭＰＷ１のゲートは、インバータＩＶ１を介してダミーワード線ＷＬｄに接続されている。
【００３８】
また、タイミング制御回路２０は、ＮＡＮＤ回路Ｎ１〜Ｎｙ、Ｎｄにリードイネーブル信号Ｒｅを出力することができる。
【００３９】
図３は、図２の各部の信号波形を示すタイミングチャートである。
図３において、メモリセル１２からの読み出しが行われる前は、リードイネーブル信号Ｒｅはロウレベルに維持される。そして、リードイネーブル信号Ｒｅがロウレベルに維持されると、ＮＡＮＤ回路Ｎｄの出力がハイレベルになり、Ｐチャンネル電界効果トランジスタＭＰｄがオフするとともに、Ｎチャンネル電界効果トランジスタＭＮｄがオンする。
【００４０】
そして、Ｎチャンネル電界効果トランジスタＭＮｄがオンすると、ダミーワード線ＷＬｄが接地電位に接続され、ダミーワード線ＷＬｄはロウレベルに維持される。そして、ダミーワード線ＷＬｄがロウレベルに維持されると、Ｐチャンネル電界効果トランジスタＭＰＷ１はオンするとともに、Ｐチャンネル電界効果トランジスタＭＰＷ２はオフし、Ｐチャンネル電界効果トランジスタＭＰＷ１を介してＰチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに電源が供給される。
【００４１】
そして、例えば、ワード線ＷＬ１〜ＷＬｙのうちワード線ＷＬ１が選択されるものとすると、タイミング制御回路２０にてリードイネーブル信号Ｒｅがロウレベルからハイレベルに変化されるとともに、ロウデコーダ１６にてロウ選択信号Ａ１がロウレベルからハイレベルに変化される（ｔ１）。
【００４２】
そして、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがロウレベルからハイレベルになると、ＮＡＮＤ回路Ｎ１の出力がハイレベルからロウレベルになり、Ｐチャンネル電界効果トランジスタＭＰ１がオンするとともに、Ｎチャンネル電界効果トランジスタＭＮ１がオフする。
【００４３】
そして、Ｐチャンネル電界効果トランジスタＭＰ１がオンすると、ワード線ＷＬ１がＰチャンネル電界効果トランジスタＭＰＷ１を介して電源電位に接続され、Ｐチャンネル電界効果トランジスタＭＰＷ１の駆動力に従ってワード線ＷＬ１がロウレベルから第１の電位Ｖ１に立ち上げられる（ｔ２）。
【００４４】
また、リードイネーブル信号Ｒｅがロウレベルからハイレベルになると、ＮＡＮＤ回路Ｎｄの出力がハイレベルからロウレベルになり、Ｐチャンネル電界効果トランジスタＭＰｄがオンするとともに、Ｎチャンネル電界効果トランジスタＭＮｄがオフする。
【００４５】
そして、Ｐチャンネル電界効果トランジスタＭＰｄがオンすると、ダミーワード線ＷＬｄが電源電位に接続され、ダミーワード線ＷＬｄがロウレベルからハイレベルに変化される（ｔ２）。
【００４６】
そして、ダミーワード線ＷＬｄがロウレベルからハイレベルに変化されると、Ｐチャンネル電界効果トランジスタＭＰＷ１はオフするとともに、Ｐチャンネル電界効果トランジスタＭＰＷ２はオンし、Ｐチャンネル電界効果トランジスタＭＰＷ２を介してＰチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに電源が供給される。
【００４７】
そして、Ｐチャンネル電界効果トランジスタＭＰＷ２を介してＰチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに電源が供給されると、Ｐチャンネル電界効果トランジスタＭＰＷ２の駆動力に従ってワード線ＷＬ１が第１の電位Ｖ１から第２の電位Ｖ２に立ち上げられる（ｔ２）。
【００４８】
そして、ワード線ＷＬ１が第１の電位Ｖ１から第２の電位Ｖ２に立ち上げられると、そのワード線ＷＬ１に接続された選択セルからデータが読み出される。
【００４９】
そして、選択セルからデータが読み出されると、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがハイレベルからロウレベルに変化される（ｔ３）。そして、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがハイレベルからロウレベルに変化されると、ワード線ＷＬ１およびダミーワード線ＷＬｄの電位がハイレベルからロウレベルに変化される。また、Ｐチャンネル電界効果トランジスタＭＰＷ１はオンされるとともに、Ｐチャンネル電界効果トランジスタＭＰＷ２はオフされる。
【００５０】
図４は、データの読み出し時における図１のワード線ＷＬの電位の波形を示す図である。
図４において、図２のＰチャンネル電界効果トランジスタＭＰＷ１は、Ｐチャンネル電界効果トランジスタＭＰＷ２よりも駆動力を大きくすることにより、ワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きを、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくすることができる。
【００５１】
ここで、Ｐチャンネル電界効果トランジスタＭＰＷ１、ＭＰＷ２の駆動力を調整することにより、ワード線ＷＬ１の電位Ｖｗｌが第１の電位Ｖ１まで立ち上がる時の傾き（Ｖ１／Ｔ１）およびワード線ＷＬ１の電位Ｖｗｌが第１の電位Ｖ１から第２の電位Ｖ２まで立ち上がる時の傾き（（Ｖ２−Ｖ１）／Ｔ２）を調整することができる。ワード線ＷＬ１の電位Ｖｗｌがグランド電位から第１の電位Ｖ１まで立ち上がる時間Ｔ１は、ワード線ＷＬ１の電位Ｖｗｌがグランド電位から第２の電位Ｖ２まで立ち上がる時間Ｔ２の５０％以下とすることが好ましく、さらに好ましくは２０％以下とするのがよい。
【００５２】
また、ダミーワード線ＷＬｄに接続されるダミーセル１４の個数を調整することにより、ワード線ＷＬ１の電位Ｖｗｌが第１の電位Ｖ１から第２の電位Ｖ２まで立ち上がる時の時間Ｔ２を調整することができる。例えば、ダミーワード線ＷＬｄに接続されるダミーセル１４の個数は、ワード線ＷＬ１〜ＷＬｙのうちのいずれか１本のワード線ＷＬに接続されるメモリセル１２の個数の半分にすることができる。
【００５３】
図５は、データの読み出し時における図１の記憶ノードｎ、ｎｂの電位のシミュレーション波形を従来例と比較して示す図である。
図５において、図１のメモリセル１２の記憶ノードｎの電位がロウレベル、記憶ノードｎｂの電位がハイレベルであるものとする。そして、選択セルからのデータの読み出し時にはビット線ＢＬ、ＢＬＢが予めプリチャージされ、ビット線ＢＬ、ＢＬＢの電位はハイレベルになる。
【００５４】
そして、図５（ａ）に示すように、例えば、０Ｖから７００ｍＶまでワード線ＷＬの電位Ｖｗｌを一定の傾きで急激に立ち上げると、記憶ノードｎの電位がロウレベルからハイレベルに急激に引き上げられ、その時の記憶ノードｎの電位の上昇分が大きくなる。そして、記憶ノードｎの電位の上昇分がある程度以上に大きくなると、記憶ノードｎ、ｎｂ間の電位が反転し、選択セルに記憶されていたデータが破壊されることがある。
【００５５】
一方、図５（ｂ）に示すように、例えば、０Ｖから４５０ｍＶまでワード線ＷＬの電位Ｖｗｌを一定の傾きで急激に立ち上げた後、４５０ｍＶから７００ｍＶまでワード線ＷＬの電位Ｖｗｌを一定の傾きで緩やかに立ち上げると、その時の記憶ノードｎの電位の上昇分が小さくなる。このため、メモリセル１２からのデータの読み出し時にロウレベルの記憶ノードｎがハイレベルのビット線ＢＬに接続された場合においても、記憶ノードｎ、ｎｂ間の電位が反転するのを防止することができ、選択セルに記憶されていたデータが破壊されるのを防止することができる。
【００５６】
図６は、図４の第１の立ち上がり時間Ｔ１および第１の立ち上がり電圧Ｖ１を変化させた時のＺ値の変化を示す図、図７は、図６（ｃ）の一部を拡大して示す図である。
図６（ａ）において、図５（ａ）の従来例の場合、立ち上がり時間が０．４ｎｓになるようにスルーレートＳ／Ｒを設定した場合、Ｚ値が４．６であった。一方、図５（ｂ）の実施形態では、図４の立ち上がり時間Ｔ１＋Ｔ２が０．４ｎｓになるように設定した場合、立ち上がり時間Ｔ１が立ち上がり時間Ｔ１＋Ｔ２の３０％以下、第２の電位Ｖ２に対する第１の電位Ｖ１の比率を５０％以上とすることにより、Ｚ値を４．７〜４．８程度にすることができた。なお、Ｚ値は、メモリセル１２からのデータの読み出し時の安定性を示す指標である。
【００５７】
図６（ｂ）において、図５（ａ）の従来例の場合、立ち上がり時間が０．８ｎｓになるようにスルーレートＳ／Ｒを設定した場合、Ｚ値が４．７であった。一方、図５（ｂ）の実施形態では、図４の立ち上がり時間Ｔ１＋Ｔ２が０．８ｎｓになるように設定した場合、立ち上がり時間Ｔ１が立ち上がり時間Ｔ１＋Ｔ２の４０％以下、第２の電位Ｖ２に対する第１の電位Ｖ１の比率を５０％以上とすることにより、Ｚ値を４．８〜４．９５程度にすることができた。特に、立ち上がり時間Ｔ１が立ち上がり時間Ｔ１＋Ｔ２の２０％以下、第２の電位Ｖ２に対する第１の電位Ｖ１の比率を６０〜８０％程度とすることにより、Ｚ値を４．９〜４．９５程度にすることができた。
【００５８】
図６（ｃ）において、図５（ａ）の従来例の場合、立ち上がり時間が１．６ｎｓになるようにスルーレートＳ／Ｒを設定した場合、Ｚ値が４．９であった。一方、図５（ｂ）の実施形態では、図４の立ち上がり時間Ｔ１＋Ｔ２が１．６ｎｓになるように設定した場合、立ち上がり時間Ｔ１が立ち上がり時間Ｔ１＋Ｔ２の２０％以下、第２の電位Ｖ２に対する第１の電位Ｖ１の比率を６０〜７０％程度とすることにより、Ｚ値を５．６〜５．７５程度にすることができた。特に、図７に示すように、立ち上がり時間Ｔ１が立ち上がり時間Ｔ１＋Ｔ２の１０％以下、第２の電位Ｖ２に対する第１の電位Ｖ１の比率を６０〜７０％程度とすることにより、Ｚ値を５．８〜５．９程度にすることができた。
【００５９】
図８は、スルーレートＳ／Ｒを変化させた時のＺ値の変化を示す図である。なお、Ｓ１は、図５（ａ）の従来例のＺ値、Ｓ２は、図５（ｂ）の実施形態でワード線ＷＬの電位Ｖｗｌの立ち上がり時間Ｔ１＋Ｔ２を０．４ｎｓに設定した時のＺ値、Ｓ２は、図５（ｂ）の実施形態でワード線ＷＬの電位Ｖｗｌの立ち上がり時間Ｔ１＋Ｔ２を０．８ｎｓに設定した時のＺ値、図５（ｂ）の実施形態でワード線ＷＬの電位Ｖｗｌの立ち上がり時間Ｔ１＋Ｔ２を１．６ｎｓに設定した時のＺ値を示す。
【００６０】
図８において、図５（ａ）の従来例と比べ図５（ｂ）の実施形態ではＺ値を増大させることができた。また、ワード線ＷＬの電位Ｖｗｌの立ち上がり時間Ｔ１＋Ｔ２を増大させることにより、Ｚ値を増大させることができる。
【００６１】
図９は、データの読み出し時における電源電圧および動作時間と不良率との関係を示す図である。
図９において、電源電位Ｖｄｄおよびワード線ＷＬの電位Ｖｗｌの立ち上がり時間Ｔが減少すると、データの読み出し時のディスターブに起因する不良率が増大する。ここで、図５（ａ）の従来例では、電源電位Ｖｄｄおよび立ち上がり時間Ｔをパラメータとした良品と不良品との境界がＬｐとなる。これに対して、図５（ｂ）の実施形態では、電源電位Ｖｄｄおよび立ち上がり時間Ｔをパラメータとした良品と不良品との境界がＬｆになる。このため、データの読み出し時のディスターブに起因する不良率を悪化させることなく、読み出し動作の低電源電圧化および高速化を図ることができる。
【００６２】
図１０は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１０において、この半導体記憶装置には、図１のワード線電位制御回路２１の代わりにワード線電位制御回路３１が設けられている。
【００６３】
ここで、ワード線電位制御回路３１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御することができる。ここで、ワード線電位制御回路３１は、ワード線ＷＬの電位Ｖｗｌを直接制御することで、ワード線ＷＬの電位Ｖｗｌの立ち上がりの傾きを制御することができる。なお、第１の電位Ｖ１は、例えば、伝送トランジスタＦ１、Ｆ２のしきい値電圧に設定することができる。
【００６４】
そして、選択セルからデータを読み出す場合、カラムセレクタ１７にてカラム選択が行われ、選択されたビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘがプリチャージされる。そして、ロウデコーダ１６にてロウ選択が行われ、選択されたワード線ＷＬ１〜ＷＬｙがドライバ１５およびワード線電位制御回路３１にて駆動されるとともに、ダミーワード線ＷＬｄがダミードライバ１９にて駆動される。
【００６５】
そして、選択されたワード線ＷＬ１〜ＷＬｙがドライバ１５およびワード線電位制御回路３１にて駆動されると、ドライバ１５およびワード線電位制御回路３１の駆動力に従って、そのワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが立ち上がる。また、ダミーワード線ＷＬｄがダミードライバ１９にて駆動されると、ダミードライバ１９の駆動力に従って、そのワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌｄが第１の電位Ｖ１まで立ち上がる。
【００６６】
ここで、ワード線ＷＬ１〜ＷＬｙの寄生容量よりもダミーワード線ＷＬｄの寄生容量の方が小さいため、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌよりもダミーワード線ＷＬｄの電位Ｖｗｌｄの方が速く立ち上がることができる。
【００６７】
そして、選択されたワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌよりもダミーワード線ＷＬｄの電位Ｖｗｌｄの方が速く立ち上がると、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第１の電位Ｖ１まで立ち上がった時に、ワード線電位制御回路３１にてドライバ１５の電源が遮断される。そして、ワード線電位制御回路３１にてドライバ１５の電源が遮断されると、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第１の電位Ｖ１に立ち上がった時よりも小さな傾きで第１の電位Ｖ１から第２の電位Ｖ２にさらに立ち上がる。
【００６８】
そして、ワード線ＷＬ１〜ＷＬｙの電位Ｖｗｌが第２の電位Ｖ２にさらに立ち上がると、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘと導通する。そして、記憶ノードｎ、ｎｂがビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘと導通すると、記憶ノードｎ、ｎｂの電位に応じてビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘの電位が変化し、センスアンプ１８にて増幅される。
【００６９】
図１１は、図１０のドライバ１５およびワード線電位制御回路３１の概略構成を示すブロック図である。
図１１において、ワード線電位制御回路３１には、Ｐチャンネル電界効果トランジスタＭＷ０〜ＭＷｙが設けられている。ここで、Ｐチャンネル電界効果トランジスタＭＷ０〜ＭＷｙのソースは、電源電位に接続されている。また、Ｐチャンネル電界効果トランジスタＭＷ０のドレインは、Ｐチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに接続されている。また、Ｐチャンネル電界効果トランジスタＭＷ０のゲートは、ダミーワード線ＷＬｄに接続されている。
【００７０】
また、Ｐチャンネル電界効果トランジスタＭＷ１〜ＭＷｙのドレインは、ワード線ＷＬ１〜ＷＬｙにそれぞれ接続されている。また、Ｐチャンネル電界効果トランジスタＭＷ１〜ＭＷｙのゲートは、ＮＡＮＤ回路Ｎ１〜Ｎｙの出力端子にそれぞれ接続されている。
【００７１】
図１２は、図１１の各部の信号波形を示すタイミングチャートである。
図１２において、メモリセル１２からの読み出しが行われる前は、リードイネーブル信号Ｒｅはロウレベルに維持される。そして、リードイネーブル信号Ｒｅがロウレベルに維持されると、ＮＡＮＤ回路Ｎｄの出力がハイレベルになり、Ｐチャンネル電界効果トランジスタＭＰｄがオフするとともに、Ｎチャンネル電界効果トランジスタＭＮｄがオンする。
【００７２】
そして、Ｎチャンネル電界効果トランジスタＭＮｄがオンすると、ダミーワード線ＷＬｄが接地電位に接続され、ダミーワード線ＷＬｄはロウレベルに維持される。そして、ダミーワード線ＷＬｄがロウレベルに維持されると、Ｐチャンネル電界効果トランジスタＭＷ０はオンし、Ｐチャンネル電界効果トランジスタＭＷ０を介してＰチャンネル電界効果トランジスタＭＰ１〜ＭＰｙのソースに電源が供給される。
【００７３】
そして、例えば、ワード線ＷＬ１〜ＷＬｙのうちワード線ＷＬ１が選択されるものとすると、タイミング制御回路２０にてリードイネーブル信号Ｒｅがロウレベルからハイレベルに変化されるとともに、ロウデコーダ１６にてロウ選択信号Ａ１がロウレベルからハイレベルに変化される（ｔ１）。
【００７４】
そして、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがロウレベルからハイレベルになると、ＮＡＮＤ回路Ｎ１の出力がハイレベルからロウレベルになり、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＷ１がオンするとともに、Ｎチャンネル電界効果トランジスタＭＮ１がオフする。
【００７５】
そして、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＷ１がオンすると、ワード線ＷＬ１がＰチャンネル電界効果トランジスタＭＷ０を介して電源電位に接続されるとともに、ワード線ＷＬ１がＰチャンネル電界効果トランジスタＭＷ１を介して電源電位に接続され、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＷ１の駆動力に従ってワード線ＷＬ１がロウレベルから第１の電位Ｖ１に立ち上げられる（ｔ２）。
【００７６】
また、リードイネーブル信号Ｒｅがロウレベルからハイレベルになると、ＮＡＮＤ回路Ｎｄの出力がハイレベルからロウレベルになり、Ｐチャンネル電界効果トランジスタＭＰｄがオンするとともに、Ｎチャンネル電界効果トランジスタＭＮｄがオフする。
【００７７】
そして、Ｐチャンネル電界効果トランジスタＭＰｄがオンすると、ダミーワード線ＷＬｄが電源電位に接続され、ダミーワード線ＷＬｄがロウレベルからハイレベルに変化される（ｔ２）。
【００７８】
そして、ダミーワード線ＷＬｄがロウレベルからハイレベルに変化されると、Ｐチャンネル電界効果トランジスタＭＷ０はオフされる。このため、Ｐチャンネル電界効果トランジスタＭＰ１によるワード線ＷＬ１の駆動が遮断され、Ｐチャンネル電界効果トランジスタＭＷ１の駆動力に従ってワード線ＷＬ１が第１の電位Ｖ１から第２の電位Ｖ２に立ち上げられる（ｔ２）。
【００７９】
そして、ワード線ＷＬ１が第１の電位Ｖ１から第２の電位Ｖ２に立ち上げられると、そのワード線ＷＬ１に接続された選択セルからデータが読み出される。
【００８０】
そして、選択セルからデータが読み出されると、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがハイレベルからロウレベルに変化される（ｔ３）。そして、ロウ選択信号Ａ１およびリードイネーブル信号Ｒｅがハイレベルからロウレベルに変化されると、ワード線ＷＬ１およびダミーワード線ＷＬｄの電位がハイレベルからロウレベルに変化される。また、Ｐチャンネル電界効果トランジスタＭＷ０はオンされるとともに、Ｐチャンネル電界効果トランジスタＭＷ１はオフされる。
【００８１】
なお、上述した実施形態では、ワード線ＷＬの電位Ｖｗｌの立ち上がり時の傾きが２段階に渡って緩やかな方向に変化するように調整する方法について説明したが、ワード線ＷＬの電位Ｖｗｌの立ち上がり時の傾きが３段階以上に渡って順次緩やかな方向に変化するように調整してもよい。
【００８２】
また、上述した実施形態では、ワード線ＷＬ１の電位Ｖｗｌが第１の電位Ｖ１から第２の電位Ｖ２まで立ち上がる時の時間Ｔ２を調整するために、ダミーワード線ＷＬｄに接続されるダミーセル１４の個数を調整する方法について説明したが、ダミーワード線ＷＬｄに可変容量を接続し、ＳＲＡＭのグローバルなバラツキに関する情報でダミーワード線ＷＬｄの寄生容量を制御するようにしてもよい。例えば、図１の伝送トランジスタＦ１、Ｆ２のしきい値電圧またはリーク電流をモニタするモニタ回路を設け、そのモニタに基づいてダミーワード線ＷＬｄの寄生容量を制御するようにしてもよい。
【符号の説明】
【００８３】
１１  メモリセルアレイ、１２  メモリセル、１３  ダミーセルアレイ、１４  ダミーセル、１５  ドライバ、１６  ロウデコーダ、１７  カラムセレクタ、１８  センスアンプ、１９  ダミードライバ、２０  タイミング制御回路、２１、３１  ワード線電位制御回路、ＷＬ、ＷＬ１〜ＷＬｙ  ワード線、ＷＬｄ  ダミーワード線、ＢＬ、ＢＬＢ、ＢＬ１〜ＢＬｘ、ＢＬＢ１〜ＢＬＢｘ  ビット線、Ｌ１、Ｌ２  負荷トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｆ１．Ｆ２  伝送トランジスタ、Ｎ１〜Ｎｙ、Ｎｄ  ＮＡＮＤ回路、ＭＰ１〜ＭＰｙ、ＭＰＷ１、ＭＰＷ２、ＭＰｄ、ＭＷ０〜ＭＷｙ  Ｐチャンネル電界効果トランジスタ、ＭＮ１〜ＭＮｙ、ＭＮｄ  Ｎチャンネル電界効果トランジスタ、ＩＶ１  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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