(57)【要約】【課題】信頼性に影響を与える結晶欠陥を抑制する半導体装置および半導体装置の製造方法を提供すること。【解決手段】本発明は、トレンチ１３が形成された第１導電型の第１半導体層であるｎ型シリコン層１２と、トレンチ１３内に埋め込まれ、内部に空洞部ＢＤを有する第２導電型の第２半導体層であるｐ型シリコンピラー１４とを備え、トレンチ１３の深さの方向に沿った空洞部ＢＤの長さが５μｍ以下もしくは１５μｍ以上である半導体装置１である。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチが形成された第１導電型の第１半導体層と、
前記トレンチ内に埋め込まれ、内部に空洞部を有する第２導電型の第２半導体層と、
を備え、
前記トレンチの深さの方向に沿った前記空洞部の長さが５μｍ以下もしくは１５μｍ以上であることを特徴とする半導体装置。
【請求項２】
所定の間隔で複数のトレンチが形成された第１導電型の第１半導体層と、
前記トレンチ内に埋め込まれ、内部に空洞部を有する第２導電型の第２半導体層と、
前記第２半導体層の直上域に設けられた第２導電型の第３半導体層と、
前記第３半導体層の上層部分に選択的に形成された第１導電型の第４半導体層と、
隣り合う前記第３半導体層の直上域間に絶縁膜を介して形成された制御電極と、
前記第１半導体層の下面に設けられ、前記第１半導体層に電気的に接続された第１主電極と、
前記第４半導体層に接続された第２主電極と、
を備え、
前記トレンチの深さ方向に沿った前記空洞部の長さが５μｍ以下もしくは１５μｍ以上であることを特徴とする半導体装置。
【請求項３】
前記第１半導体層と前記第２半導体層とが交互に設けられることでスーパージャンクション構造が構成されたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２半導体層は、エピタキシャル成長によって形成された層であることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の第１半導体層にトレンチを形成する工程と、
前記トレンチ内に第２導電型の半導体材料を埋め込み、内部に空洞部を有する第２半導体層を形成する工程と、
を備え、
前記トレンチの深さの方向に沿った前記空洞部の長さを５μｍ以下もしくは１５μｍ以上にすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、トレンチ内に半導体材料を埋め込む半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗とを両立させた電力制御用半導体チップとして、ｎ型の半導体層にｐ型の半導体ピラーを埋め込み、ｎ型部分とｐ型部分とを交互に配列させたスーパージャンクション構造（以下、「ＳＪ構造」ともいう。）を持つ縦形ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。ＳＪ構造においては、ｎ型部分とｐ型部分に含まれる不純物量を相互に等しくすることで、擬似的にノンドープ層を作り出して高耐圧を保持しつつ、不純物濃度が高いｎ型部分を介して電流を流すことにより、低いオン抵抗を実現することができる。
【０００３】
このようなＳＪ構造のＭＯＳＦＥＴを形成する方法の１つとして、ｎ＋型の半導体基板上にｎ型の半導体層をエピタキシャル成長法によって成長させ、この半導体層に複数本のトレンチを形成し、トレンチ内にｐ型半導体材料をエピタキシャル成長させてｐ型の半導体ピラーを形成する方法がある（例えば、特許文献１参照。）。
【０００４】
しかしながら、トレンチ内にｐ型半導体材料をエピタキシャル成長させる際に成長膜内に空洞部（ボイド）が形成されやすく、この空洞部がトレンチ内の成長膜内に結晶欠陥を誘発させる原因となる。この結晶欠陥は、縦型ＭＯＳＦＥＴ等の半導体装置の特性、例えばリーク電圧のような信頼性に影響を与えることになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７３７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ボイドの長さを制御することにより、信頼性に影響を与える結晶欠陥を抑制する半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、トレンチが形成された第１導電型の第１半導体層と、前記トレンチ内に埋め込まれ、内部に空洞部を有する第２導電型の第２半導体層と、を備え、前記トレンチの深さの方向に沿った前記空洞部の長さが５μｍ以下もしくは１５μｍ以上であることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、所定の間隔で複数のトレンチが形成された第１導電型の第１半導体層と、前記トレンチ内に埋め込まれ、内部に空洞部を有する第２導電型の第２半導体層と、前記第２半導体層の直上域に設けられた第２導電型の第３半導体層と、前記第３半導体層の上層部分に選択的に形成された第１導電型の第４半導体層と、隣り合う前記第３半導体層の直上域間に絶縁膜を介して形成された制御電極と、前記第１半導体層の下面に設けられ、前記第１半導体層に電気的に接続された第１主電極と、前記第４半導体層に接続された第２主電極とを備え、前記トレンチの深さ方向に沿った前記空洞部の長さが５μｍ以下もしくは１５μｍ以上であることを特徴とする半導体装置が提供される。
【０００９】
本発明の他の一態様によれば、第１導電型の第１半導体層にトレンチを形成する工程と、前記トレンチ内に第２導電型の半導体材料を埋め込み、内部に空洞部を有する第２半導体層を形成する工程とを備え、前記トレンチの深さの方向に沿った前記空洞部の長さを５μｍ以下もしくは１５μｍ以上にすることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ボイドの長さを制御することにより、信頼性に影響を与える結晶欠陥を抑制する半導体装置および半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の一例を説明する概略断面図である。
【図２】ｐ型シリコンピラー（第２半導体層）に形成される空洞部の長さと結晶欠陥の密度との関係を説明する図である。
【図３】本実施形態に係る半導体装置の製造方法を例示する平面図（その２）である。
【図４】トレンチ内にｐ型シリコンをエピタキシャル成長させる際の原料ガスの流れを例示する図である。
【図５】トレンチ内に埋設されたｐ型シリコンに形成される空洞部の例を説明する断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図に基づき説明する。なお、本実施形態では、第１導電型をｎ型、第２導電型をｐ型とした例によって説明を行う。
【００１３】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一例を説明する概略断面図である。本実施形態に係る半導体装置１は、主として、トレンチ１３が形成された第１導電型の第１半導体層であるｎ型シリコン層１２と、トレンチ１３内に埋め込まれ、内部に空洞部ＢＤを有する第２導電型の第２半導体層であるｐ型シリコンピラー１４とを備えている。特に、本実施形態の半導体装置１では、この空洞部ＢＤにおけるトレンチ１３の深さの方向に沿った長さＬが５μｍ以下もしくは１５μｍ以上となっている点に特徴がある。
【００１４】
図１に示す本実施形態に係る半導体装置１は、デバイス構造の一例として、ＳＪ構造を備えた縦形のＭＯＳＦＥＴを含む構成となっている。このデバイス構造を実現するため、本実施形態に係る半導体装置１においては、半導体基板として、ｎ＋型の単結晶シリコンからなるｎ＋型シリコン基板１１が設けられており、ｎ＋型シリコン基板１１上には、ｎ型の単結晶シリコンからなる第１半導体層であるｎ型シリコン層１２が設けられている。また、ｎ型シリコン層１２には、ｎ型シリコン層１２の上面側から、この上面に平行な一方向に延びる複数本のトレンチ１３が形成されている。上方から見て、複数本のトレンチ１３は相互に平行に形成されている。
【００１５】
トレンチ１３内には、ｐ型の単結晶シリコンが埋め込まれている。これにより、トレンチ１３内に第２半導体層であるｐ型シリコンピラー１４が埋設された状態となる。ｎ型シリコン層１２内においては、ｐ型シリコンピラー１４と、ｎ型シリコン層１２におけるｐ型シリコンピラー１４間の部分とが交互に配列されて、スーパージャンクション構造（ＳＪ構造）が形成されている。以下、ｐ型シリコンピラー１４が埋設されるトレンチ１３の深さ方向（図中縦方向）を「トレンチ方向」といい、トレンチ方向に対して直交する方向（図中横方向）、すなわち、ｐ型シリコンピラー１４が配列されている方向を「ＳＪ方向」という。また、ｐ型シリコンピラー１４の延設方向（図中紙面垂直方向）を「ピラー方向」という。
【００１６】
各トレンチ１３は、ｎ型シリコン層１２の上面からｎ＋型シリコン基板１１に到達しない所定の深さで形成されている。また、各トレンチ１３は、ピラー方向に沿って半導体チップの全長にわたり断続的に形成されている。このような各トレンチ１３内に、ｐ型シリコンピラー１４が埋設されている。ｐ型シリコンピラー１４は、トレンチ１３内にエピタキシャル成長によって形成された層である。
【００１７】
ｐ型シリコンピラー１４には、トレンチ方向に延びる空洞部ＢＤが設けられている。空洞部ＢＤは、ｐ型シリコンピラー１４をエピタキシャル成長によって形成する際、成長条件の設定によって形成される。本実施形態では、空洞部ＢＤのトレンチ方向に沿った長さＬが、５μｍ以下もしくは１５μｍ以上となるようにしている。このような長さに設定するには、ｐ型シリコンピラー１４のエピタキシャル成長条件の設定によって行う。空洞部ＢＤの長さＬが上記のサイズになることで、エピタキシャル成長によって形成されるＳＪ構造内の結晶欠陥の発生を抑制する。
【００１８】
ｎ型シリコン層１２内におけるｐ型シリコンピラー１４の直上域には、ピラー方向に延びるｐ型ベース領域１５が形成されている。ｐ型ベース領域１５の上層部分には、ピラー方向に延びる一対のｎ＋型のソース領域１６が相互に離隔するよう選択的に形成されている。また、ｐ型ベース領域１５内におけるソース領域１６間には、ｐ＋型のコンタクト領域１７が形成されている。
【００１９】
また、半導体装置１の終端部においては、ｎ型シリコン層１２およびｐ型シリコンピラー１４の上層部分にｎ＋型の拡散領域２０が形成されている。拡散領域２０の不純物濃度は、ｎ型シリコン層１２の不純物濃度よりも高い。また、上方から見た拡散領域２０の形状は、半導体装置１の外縁、すなわち、ｎ型シリコン層１２の外縁に沿った環状である。
【００２０】
さらに、ｎ型シリコン層１２上には制御電極であるゲート電極２１が設けられており、ゲート電極２１を包むようにゲート絶縁膜２２が設けられている。ゲート電極２１は、例えばポリシリコンにより形成されており、ゲート絶縁膜２２は、例えばシリコン酸化物により形成されている。
【００２１】
ゲート電極２１は、隣り合うｐ型ベース領域１５内に形成された隣り合うソース領域１６間の領域の直上域に配置されている。すなわち、ゲート電極２１は、隣り合うソース領域１６間に配置された一方のｐ型ベース領域１５、ｎ型シリコン層１２、他方のｐ型ベース領域１５の直上域に設けられており、したがって、ｐ型ベース領域１５におけるｎ型シリコン層１２とソース領域１６との間の部分の直上域を含む領域に設けられている。また、ゲート電極２１は、例えば上に凸となるように湾曲しており、中央部、すなわち、ｎ型シリコン層１２の直上域に相当する位置が相対的に高く、両端部が相対的に低くなっている。
【００２２】
さらにまた、ゲート電極２１間およびゲート電極２１上には、第２主電極であるソース電極２３が設けられている。ソース電極２３におけるゲート電極２１間の部分は、ソース領域１６およびコンタクト領域１７に接続されている。また、ゲート電極２１は、ゲート絶縁膜２２によってｎ型シリコン層１２およびソース電極２３から絶縁されている。一方、ｎ＋型シリコン基板１１の下面上には、第１主電極であるドレイン電極２４が設けられており、ｎ＋型シリコン基板１１に接続されている。ソース電極２３およびドレイン電極２４は、例えば金属により形成されている。
【００２３】
（空洞部と結晶欠陥の密度との関係）
図２は、ｐ型シリコンピラー（第２半導体層）に形成される空洞部の長さと結晶欠陥の密度との関係を説明する図である。図２の横軸は空洞部の長さ（図１における長さＬ）、図２の縦軸はＳＪ構造(ｎ型シリコン層１２およびｐ型シリコンピラー１４)の内部における結晶欠陥の密度である。
【００２４】
ここでは、ｎ型シリコン層に形成した深さ５０μｍのトレンチ内に、エピタキシャル成長法を用いてｐ型シリコンピラーを形成し、ＳｉＨ2Ｃｌ2とＨＣｌとの比率を変更して空洞部の長さＬを調整した。空洞部の長さＬは０μｍ（空洞部なし）から４２μｍまでとなっており、各長さＬでのｎ型シリコン層１２（図１参照）およびｐ型シリコンピラー１４（図１参照）の内部の結晶欠陥密度を測定した。
【００２５】
図２に示すように、空洞部の長さＬに対するＳＪ構造内部の結晶欠陥密度は、空洞部の長さＬが５μｍ以下もしくは１５μｍ以上の場合に急激に抑制されていることがわかる。したがって、空洞部の長さＬをこのような長さに調整することで、ＳＪ構造内部の結晶欠陥を抑制でき、空洞部があっても半導体装置、例えば縦型ＭＯＳＦＥＴの特性（例えば、リーク電流のような信頼性）に影響を与えないようにすることができる。
【００２６】
（第２実施形態）
次に、第２実施形態に係る半導体装置の製造方法を説明する。図３は、本実施形態に係る半導体装置の製造方法を例示する平面図であり、（ａ）はウェーハ全体の平面図、（ｂ）は（ａ）に示し１つのチップ領域を例示する一部拡大平面図である。なお、各図においては、図示の便宜上、ウェーハに対するチップ領域の面積およびｐ型シリコンピラーの幅を、実際よりも大きく描いている。また、図４は、トレンチ内にｐ型シリコンをエピタキシャル成長させる際の原料ガスの流れを例示する図である。
【００２７】
先ず、図３（ａ）に示すように、ｎ＋型の単結晶シリコンからなるウェーハ１１Ｗを用意する。そして、ウェーハ１１Ｗの上面上にｎ型のシリコンをエピタキシャル成長させて、ｎ型シリコン層１２を形成する。
【００２８】
次に、ｎ型シリコン層１２の上面側からｎ型シリコン層１２の途中まで、ｎ型シリコン層１２の上面に平行な一方向（ピラー方向）に延びるトレンチ１３を複数本形成する。各トレンチ１３は、図３（ａ）および（ｂ）に示すように、チップ領域Ｒｃごとに断続的に形成する。
【００２９】
次に、トレンチ１３内に半導体材料であるｐ型のシリコンをエピタキシャル成長させて堆積させ、トレンチ１３内にｐ型シリコンピラー１４を埋設する。このとき、エピタキシャル成長は、例えば、ｎ型シリコン層１２の上面をシリコン酸化膜３１（図５参照）によって覆った上で、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって行う。このＣＶＤの条件は、例えば、ジクロルシラン（ＤＣＳ：ＳｉＨ2Ｃｌ2）および塩酸（ＨＣｌ）を原料とし、温度を９５０〜１１００℃とし、減圧化１〜４０ｋＰａにて行う。さらに、原料としてトリクロルシラン（ＴＣＳ）、ＤＣＳ、ＳｉＨ4や、それらガスとエッチング性を持つ塩酸(ＨＣｌ)や塩素(Ｃｌ２)との混合ガスを用いることも可能である。
【００３０】
このｐ型シリコンピラー１４をトレンチ１３内に埋設する際、空洞部ＢＤが形成される。ここで、空洞部ＢＤの形成について説明する。図４は、トレンチ内にｐ型シリコンをエピタキシャル成長させる際の原料ガスの流れを例示する図である。また、図５は、トレンチ内に埋設されたｐ型シリコンに形成される空洞部の例を説明する断面図で、（ａ）は完全埋め込みの形状を示し、（ｂ）はボイド形成時の形状を示す。
【００３１】
図４に示すように、トレンチ１３内にシリコンをエピタキシャル成長させる際には、ｎ型シリコン層１２の上面をシリコン酸化膜３１によって覆った上で、原料ガスをトレンチ１３の内部に侵入させる。このとき、トレンチ１３の長手方向（ピラー方向）の両端部１３ａ以外の部分（以下、「中間部１３ｂ」という）においては、原料ガスは２方向、すなわち、トレンチ１３の幅方向（ＳＪ方向）から供給される。これに対して、トレンチ１３の端部１３ａにおいては、原料ガスは３方向から供給される。すなわち、端部１３ａにおいては、原料ガスは、トレンチ１３の幅方向（ＳＪ方向）の２方向に加えて、長手方向（ピラー方向）のうちトレンチが終端している側の１方向からも供給される。このため、トレンチ１３の端部１３ａは、中間部１３ｂよりも原料ガスの供給量が多い。また、端部１３ａは中間部１３ｂと比較して、トレンチ１３の内面の結晶方位が異なる。これらの要因により、トレンチ１３の端部１３ａにおいては、中間部１３ｂと比較して、シリコンの成長が一般的に早くなる。
【００３２】
この結果、図５（ａ）に示すように、トレンチ１３の中間部１３ｂにおいて、トレンチ１３の内部が完全にシリコンによって埋まる条件でＣＶＤを行っても、図５（ｂ）に示すように、トレンチ１３の両端部１３ａにおいては、トレンチ１３の開口部におけるシリコンの成長が早くなり、内部がシリコンで埋まる前に開口部が塞がって、空洞部ＢＤが形成されやすくなる。
【００３３】
また、成長条件によっては、トレンチ中間部においても図５(ｂ）に示すようなボイドが形成されることもある。従来は、ボイドは耐圧やオン抵抗に直接的に影響するものではないため、空洞部を許容し、あるいは空洞部ＢＤの発生を回避するために、トレンチ１３の内部が完全に埋まるような成長速度が著しく遅い条件を選択していた。本実施形態では、空洞部ＢＤが形成されていても、空洞部ＢＤのトレンチ方向に沿った長さＬの調整によって、信頼性に影響を与えるトレンチ１３内のシリコンの結晶欠陥を抑制している。すなわち、空洞部ＢＤの長さＬを５μｍ以下もしくは１５μｍ以上にすることで、トレンチ１３内のシリコンの結晶欠陥の発生を抑制できる（図２参照）。これにより、空洞部ＢＤが発生していても、その長さを制御することで、信頼性の高い半導体装置を生産することが可能になる。
【００３４】
次に、通常の方法によって、図１に示すｐ型ベース領域１５、ソース領域１６、コンタクト領域１７を形成する。また、図３に示すダイシングラインＤＬに沿って拡散領域２０を形成する。そして、ｎ型シリコン層１２上に図１に示すゲート電極２１およびゲート絶縁膜２２を形成し、ゲート電極２１およびゲート絶縁膜２２を覆うようにソース電極２３を形成する。一方、図３に示すウェーハ１１Ｗの下面上に、図１に示すドレイン電極２４を形成する。
【００３５】
次に、図３に示すように、ウェーハ１１Ｗおよびその上に形成された構成物をダイシングラインＤＬに沿ってダイシングし、複数のチップに切り分ける。そして、切り分けられたチップを所定のパッケージに収納して、半導体装置が完成する。
【００３６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００３７】
例えば、前述の各実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ｎ＋型シリコン基板１１とｎ型シリコン層１２との間に、不純物濃度がｎ型シリコン層１２の不純物濃度よりも低いｎ−型バッファ層を設けてもよい。さらに、前述の各実施形態においては、プレナー型ＭＯＳゲート構造を持つ半導体チップを例に挙げて説明したが、本発明に係る半導体チップは、トレンチ型ＭＯＳゲート構造（ＵＭＯＳ構造）を用いても実施可能である。さらにまた、前述の各実施形態においては、半導体としてシリコン（Ｓｉ）を用いる例を示したが、半導体には例えば、シリコンカーバイト（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）等の化合物半導体、または、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【００３８】
さらにまた、スーパージャンクション構造のピラー平面パターンも前述の例に限定されることはなく、ストライプ状の他に、メッシュ状またはオフセットメッシュ状など様々なパターンで実施可能である。
【００３９】
さらにまた、前述の各実施形態においては、セル部の構造のみを説明したが、素子の終端構造も特に限定されることはなく、ガードリング構造、フィールドプレート構造またはリサーフ構造など様々な構造で実施可能である。
【００４０】
さらにまた、前述の各実施形態においては、半導体装置がスーパージャンクション構造を有するＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、半導体装置は、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、またはＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの半導体装置でもよい。
【符号の説明】
【００４１】
１…半導体装置、１１…ｎ＋型シリコン基板、１２…ｎ型シリコン層、１３…トレンチ、１４…ｐ型シリコンピラー、１５…ｐ型ベース領域、１６…ソース領域、１７…コンタクト領域、２１…ゲート電極、２２…ゲート絶縁膜、２３…ソース電極、２４…ドレイン電極、ＢＤ…空洞部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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