(57)【要約】【課題】クランプ用トランジスタの閾値電圧の変動による影響を抑制することができる制御電圧発生回路及びそれを備えた不揮発性記憶装置を提供すること。【解決手段】基準電圧Ｖｒｅｆを発生する基準電圧発生回路２２と、ビット線ＢＬとセンスアンプ２１との間に接続されてビット線ＢＬの電圧を調整するクランプ用トランジスタＱＮ５のゲートに供給する制御電圧Ｖｃｐを、基準電圧Ｖｒｅｆに基づき生成する供給する電圧変換回路２３とを備える。そして、電圧変換回路２３は、基準電圧Ｖｒｅｆに比例した電圧に、クランプ用トランジスタＱＮ５の閾値電圧Ｖｒｅｆに相当する電圧を加算した電圧を制御電圧Ｖｃｐとしてクランプ用トランジスタＱＮ５のゲートに出力する。【選択図】図１
2011210348.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生回路と、
ビット線とセンスアンプとの間に接続されて前記ビット線の電圧を調整するクランプ用トランジスタのゲートに供給する制御電圧を、前記基準電圧に基づき生成する電圧変換回路とを備え、
前記電圧変換回路は、
前記基準電圧に比例した電圧に、前記クランプ用トランジスタの閾値電圧に相当する電圧を加算した電圧を前記制御電圧として前記クランプ用トランジスタのゲートに出力する制御電圧生成回路。
【請求項２】
前記制御電圧を調整する可変抵抗を備えた請求項１に記載の制御電圧生成回路。
【請求項３】
メモリセルが行列状に配列されたメモリセルアレイと、
同一行のメモリセルに接続されたワード線と、
同一列のメモリセルに接続されたビット線と、
読み出し対象として選択された行のワード線に接続されたメモリセルから前記ビット線を介して読み出される信号が一方の入力端子に入力され、参照セルから読み出される信号が他方の入力端子に接続されるセンスアンプと、
前記センスアンプと前記ビット線との間に接続され、ゲートに印加される制御電圧によって前記ビット線の電圧を調整するクランプ用トランジスタと、
前記制御電圧を生成する制御電圧生成回路と、を備え、
前記制御電圧生成回路は、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に比例した電圧に、前記クランプ用トランジスタの閾値電圧に相当する電圧を加算した出力電圧を前記制御電圧として前記クランプ用トランジスタのゲートに出力する電圧変換回路と、を備えた不揮発性記憶装置。
【請求項４】
前記電圧変換回路は、前記制御電圧を調整する可変抵抗を備えた請求項３に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電圧生成回路及びそれを備えた不揮発性記憶装置に関する。詳細には、ビット線とセンスアンプとの間に接続されたクランプ用トランジスタのゲートに供給する制御電圧を生成する制御電圧生成回路及びそれを備えた不揮発性記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。
【０００３】
そこで、電源を切っても情報の消えない不揮発性の半導体記憶装置（不揮発性記憶装置）が広く用いられている。不揮発性記憶装置として、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory ；磁気記憶素子）などが知られている。ＭＲＡＭは、抵抗変化型の不揮発性記憶装置であり、高速化の観点などから注目されている不揮発性記憶装置である。
【０００４】
また、抵抗変化型の不揮発性記憶装置として、メモリセルの微細加工の限界に対して有利な、新しいタイプの不揮発性記憶装置も提案されている。この不揮発性記憶装置のメモリセルは、２つの電極の間に、特定の金属を含むイオン伝導体を挟む構造となっており、２つの電極のいずれか一方にイオン伝導体に含まれる金属を含ませている。そして、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン伝導体中にイオンとして拡散し、イオン伝導体の抵抗値等の電気特性が変化する（特許文献１参照）。
【０００５】
ところで、不揮発性記憶装置では、メモリセルからのデータ読み出しは、メモリセルからビット線に読み出した信号をセンスアンプで増幅することによって行われる。センスアンプとビット線との間には、ビット線の電圧を調整するクランプ用トランジスタが設けられており、メモリセルからのデータ読み出し時には、制御電圧生成回路からクランプ用トランジスタのゲートへ制御電圧が印加される。これにより、ビット線の電圧が調整される（特許文献１参照）。
【０００６】
ここで、メモリセルからデータを読み出すためのデータ読み出し回路の構成を具体的に説明する。図１０は従来の不揮発性記憶装置のデータ読み出し回路の構成を示している。
【０００７】
図１０に示すように、データの読み出し回路は、制御電圧生成回路５１、センスアンプ５２、クランプ用トランジスタＱＮ５１，ＱＮ５２、カラム選択用トランジスタＱＮ５３，ＱＮ５４、参照セルＲＣを有している。
【０００８】
一方のカラム選択用トランジスタＱＮ５３は、クランプ用トランジスタＱＮ５１とビット線ＢＬとの間に接続されており、読み出し対象としてワード線で選択されたメモリセルＭＣに記憶されたデータに応じた信号をクランプ用トランジスタＱＮ５１を介してセンスアンプ５２に読み出す。
【０００９】
また、他方のカラム選択用トランジスタＱＮ５４は、クランプ用トランジスタＱＮ５２と参照セルＲＣとの間に接続されており、参照セルＲＣに記憶されたデータに応じた信号をクランプ用トランジスタＱＮ５２を介してセンスアンプ５２に読み出す。
【００１０】
センスアンプ５２は、メモリセルＭＣから読み出した信号と参照セルＲＣから読み出した信号とを比較し、比較結果に応じた信号を出力する。これにより、メモリセルＭＣからのデータの読み出しが行われる。なお、センスアンプ５２は、オペアンプＯＰ５２、ダイオード接続されたＰＭＯＳトランジスタＱＰ５３，ＱＰ５４から構成されている。
【００１１】
クランプ用トランジスタＱＮ５１は、ビット線ＢＬの電圧上昇を抑えるために設けられている。このクランプ用トランジスタＱＮ５１により、メモリセルＭＣからのデータ読み出し時に、メモリセルＭＣに記憶されたデータの書き換えが発生することがない電位にビット線ＢＬの電圧が抑えられる。
【００１２】
ここで、ビット線ＢＬの電圧を制御するために、クランプ用トランジスタＱＮ５１のゲートに印加される制御電圧を生成する制御電圧生成回路５１について説明する。
【００１３】
制御電圧生成回路５１は、基準電圧発生回路６０と電圧変換回路６１とにより構成されている。基準電圧発生回路６０で発生した基準電圧Ｖｒｅｆは電圧変換回路６１に入力され、電圧変換回路６１では基準電圧Ｖｒｅｆに応じた制御電圧Ｖｃｐを生成する。そして、この制御電圧Ｖｃｐが、クランプ用トランジスタＱＮ５１のゲートに印加されることになる。なお、基準電圧Ｖｒｅｆは、温度や電源変動に依存しない電圧であり、ＢＧＲ(Band Gap Reference)回路などから構成される。
【００１４】
電圧変換回路６１は、オペアンプＯＰ５１、ＰＭＯＳトランジスタＱＰ５１，ＱＰ５２、抵抗Ｒ５１，Ｒ５２より構成される。オペアンプＯＰ５１の反転入力端子には、基準電圧Ｖｒｅｆが入力され、オペアンプＯＰ５１の非反転入力端子は、ノードＮ５１（ＰＭＯＳトランジスタＱＰ５１のドレインと抵抗Ｒ５１の一端との接続ノード）に接続される。また、ＰＭＯＳトランジスタＱＰ５１のソースには電源電圧Ｖｄｄが入力され、ＰＭＯＳトランジスタＱＰ５１のゲートはオペアンプＯＰ５１の出力端子に接続され、抵抗Ｒ５１の他端はグランドに接続される。
【００１５】
従って、ノードＮ５１の電圧が基準電圧Ｖｒｅｆとなるようにフィードバック制御が行われ、抵抗Ｒ５１に流れる電流Ｉ５１は次に示すように表すことができる。
Ｉ５１＝Ｖｒｅｆ／Ｒ５１
【００１６】
また、ＰＭＯＳトランジスタＱＰ５１は、ＰＭＯＳトランジスタＱＰ５２と共にカレントミラーを構成するため、ＰＭＯＳトランジスタＱＰ５１，ＱＰ５２のトランジスタサイズが同じであれば、ＰＭＯＳトランジスタＱＰ５１，ＱＰ５２には同じ電流が流れる。従って、ＰＭＯＳトランジスタＱＰ５２と抵抗Ｒ５２との間のノードＮ５２に生じる制御電圧Ｖｃｐは、次に示すように表すことができる。
Ｖｃｐ＝Ｖｒｅｆ×（Ｒ５２／Ｒ５１）
【００１７】
この制御電圧Ｖｃｐによりクランプ用トランジスタＱＮ５１，ＱＮ５２のゲートが駆動される。このとき、ビット線ＢＬのバイアス電位ＶＢＬは、クランプ用トランジスタＱＮ５１，ＱＮ５２の閾値電圧をＶｔｈとして、次のように表される。
ＶＢＬ＝Ｖｃｐ−Ｖｔｈ＝Ｖｒｅｆ×（Ｒ５２／Ｒ５１）−Ｖｔｈ
【００１８】
この回路方式では、ビット線電位ＶＢＬを、電源電圧や温度変動によらず一定である電圧Ｖｒｅｆと、任意の抵抗比（Ｒ５２／Ｒ５１）によって精度良く制御することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特表２００２−５３６８４０号公報
【特許文献２】特開２００６−３５１１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上記抵抗変化型の不揮発性記憶装置では、ビット線の電圧がメモリセルからのデータの読み出し時に用いられるような弱いバイアス電圧であっても、メモリセルのばらつきや劣化によって、データ破壊が問題となる場合がある。そのため、メモリセルからのデータの読み出し時においてビット線には電源電圧に対し十分低い電圧を印加しなければならない。
【００２１】
しかしながら、上記従来の読み出し回路の方式ではクランプ用トランジスタの閾値電圧Ｖｔｈの変動など温度・プロセス変動による能力変動の影響を受けるため、微小電圧の制御性について問題があった。
【００２２】
そこで、本発明は、クランプ用トランジスタの閾値電圧の変動による影響を抑制することができる制御電圧発生回路及びそれを備えた不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１に記載の発明は、制御電圧生成回路において、基準電圧を発生する基準電圧発生回路と、ビット線とセンスアンプとの間に接続されて前記ビット線の電圧を調整するクランプ用トランジスタのゲートに供給する制御電圧を、前記基準電圧に基づき生成する電圧変換回路とを備え、前記電圧変換回路は、前記基準電圧に比例した電圧に、前記クランプ用トランジスタの閾値電圧に相当する電圧を加算した電圧を前記制御電圧として前記クランプ用トランジスタのゲートに出力することとした。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の制御電圧生成回路において、前記制御電圧を調整する可変抵抗を備えることとした。
【００２５】
また、請求項３に記載の発明は、不揮発性記憶装置において、メモリセルが行列状に配列されたメモリセルアレイと、同一行のメモリセルに接続されたワード線と、同一列のメモリセルに接続されたビット線と、読み出し対象として選択された行のワード線に接続されたメモリセルから前記ビット線を介して読み出される信号が一方の入力端子に入力され、参照セルから読み出される信号が他方の入力端子に接続されるセンスアンプと、前記センスアンプと前記ビット線との間に接続され、ゲートに印加される制御電圧によって前記ビット線の電圧を調整するクランプ用トランジスタと、前記制御電圧を生成する制御電圧生成回路と、を備え、前記制御電圧生成回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧に比例した電圧に、前記クランプ用トランジスタの閾値電圧に相当する電圧を加算した出力電圧を前記制御電圧として前記クランプ用トランジスタのゲートに出力する電圧変換回路と、を備えることとした。
【００２６】
また、請求項４に記載の発明は、請求項３に記載の不揮発性記憶装置において、前記電圧変換回路は、前記制御電圧を調整する可変抵抗を備えることとした。
【発明の効果】
【００２７】
本発明によれば、基準電圧に比例した電圧にクランプ用トランジスタの閾値電圧に相当する電圧を加算した電圧を制御電圧としてクランプ用トランジスタのゲートに印加しており、これによりクランプ用トランジスタの閾値電圧の変動による影響を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る不揮発性記憶装置におけるデータ読み出し回路の概要を説明するための図である。
【図２】本発明の一実施形態に係る不揮発性記憶装置の構成を示す図である。
【図３】本発明の一実施形態に係る不揮発性記憶装置のデータ読み出し回路の構成を示す図である。
【図４】ＭＯＳトランジスタで構成した可変抵抗の具体的構成例を示す図である。
【図５】本発明の実施形態におけるデータ読み出し回路の構成を示す簡略図である。
【図６】本発明の他の具体例におけるデータ読み出し回路の構成を示す簡略図である
【図７】ＰＭＯＳトランジスタＱＰ３２のＷ長Ｗ３２の能力を切り替える手段を示す図である。
【図８】ＰＭＯＳトランジスタＱＰ３１のＷ長Ｗ３１の能力を切り替える手段を示す図である。
【図９】本具体例におけるデータ読み出し回路の間欠動作を説明する図である。
【図１０】従来の不揮発性記憶装置のデータ読み出し回路の構成を示す図である。
【発明を実施するための形態】
【００２９】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．データ読み出し回路の概要（制御電圧生成回路の概要）
２．不揮発性記憶装置の具体的構成
３．データ読み出し回路の具体的構成
４．データ読み出し回路の他の構成
【００３０】
［１.データ読み出し回路の概要］
まず、本実施形態に係る不揮発性記憶装置のデータ読み出し回路について、その概要を図面を参照して説明する。図１は本実施形態おける不揮発性記憶装置におけるデータ読み出し回路の概要を説明するための図である。
【００３１】
本実施形態に係る不揮発性記憶装置では、従来と同様に、クランプ用トランジスタによりビット線の電圧を調整するものであり、基準電圧に基づいてクランプ用トランジスタに印加する制御電圧Ｖｃｐを生成する電圧変換回路に特徴を有している。
【００３２】
図１に示すように、本実施形態に係る電圧変換回路２３は、従来の電圧変換回路に比べ、ＮＭＯＳトランジスタＱＮ１を設けた点、及び抵抗Ｒ１，Ｒ２を可変抵抗とした点が異なる。
【００３３】
すなわち、ダイオード接続したＮＭＯＳトランジスタＱＮ１を設けることで、クランプ用トランジスタＱＮ５の閾値電圧Ｖｔｈの変動によるビット線ＢＬの電圧変動を抑制している。また、抵抗Ｒ１，Ｒ２を可変抵抗とすることで、メモリセルＭＣの電流能力の変動によるビット線ＢＬの電圧変動を抑制している。なお、符号２０は、制御電圧生成回路である。
【００３４】
まず、ダイオード接続したＮＭＯＳトランジスタＱＮ１を設けたことにより、ビット線ＢＬの電圧変動を抑制した点について説明する。
【００３５】
電圧変換回路２３では、従来の電圧変換回路と同様に、オペアンプＯＰ１の反転入力端子に基準電圧発生回路２２から基準電圧Ｖｒｅｆが入力され、非反転入力端子にノードＮ１が接続されている。ノードＮ１は、ゲートにオペアンプＯＰ１の出力端子が接続されたＰＭＯＳトランジスタＱＰ１のドレインと抵抗Ｒ１との接続点である。従って、フィードバック制御により、ノードＮ１は基準電圧Ｖｒｅｆになるように調整される。
【００３６】
このようにノードＮ１の電圧が基準電圧Ｖｒｅｆとなるようにフィードバック制御が行われるため、抵抗Ｒ１に流れる電流Ｉ１は次に示すように表すことができる。
Ｉ１＝Ｖｒｅｆ／Ｒ１
【００３７】
また、電圧変換回路２３には、従来回路と同様に、ＰＭＯＳトランジスタＱＰ２、抵抗Ｒ２を備え、さらに、ＰＭＯＳトランジスタＱＰ２と抵抗Ｒ２との間にＮＭＯＳトランジスタＱＮ１を備えている。ＮＭＯＳトランジスタＱＮ１のゲートとドレインは互いに接続されて、ダイオード接続されている。
【００３８】
ＰＭＯＳトランジスタＱＰ２は、ＰＭＯＳトランジスタＱＰ１と共にカレントミラーを構成している。ＰＭＯＳトランジスタＱＰ２のドレインは、ＮＭＯＳトランジスタＱＮ１のドレイン及びソースを介して抵抗Ｒ２に接続される。ここでは、ＰＭＯＳトランジスタＱＰ１，ＱＰ２のトランジスタサイズを同一としており、ＰＭＯＳトランジスタＱＰ１，ＱＰ２には同じ電流が流れる。従って、ＮＭＯＳトランジスタＱＮ１の閾値電圧をＶｔｈ１とすると、ノードＮ２に生じる制御電圧Ｖｃｐは、次に示すように表すことができる。
Ｖｃｐ＝Ｖｒｅｆ×（Ｒ２／Ｒ１）＋Ｖｔｈ１
【００３９】
この制御電圧Ｖｃｐがクランプ用トランジスタであるＮＭＯＳトランジスタＱＮ５のゲートに印加されると、ビット線ＢＬに印加される電圧Ｖｂは、以下の式（１）に示すように表すことができる。なお、ＮＭＯＳトランジスタＱＮ５の閾値電圧をＶｔｈ２としている。
Ｖｂ＝Ｖｃｐ−Ｖｔｈ２＝Ｖｒｅｆ×（Ｒ２／Ｒ１）＋Ｖｔｈ１−Ｖｔｈ２
・・・（１）
【００４０】
ここで、例えば、ＮＭＯＳトランジスタＱＮ１，ＱＮ５を同一トランジスタサイズとして、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２とが同じになるようにすると、ビット線ＢＬに印加される電圧Ｖｂは、以下の式（２）に示すように表すことができる。
Ｖｂ＝Ｖｃｐ−Ｖｔｈ２＝Ｖｒｅｆ×（Ｒ２／Ｒ１）  ・・・（２）
【００４１】
従って、クランプ用トランジスタであるＮＭＯＳトランジスタＱＮ５の能力変動、特に閾値電圧Ｖｔｈ２の変動による影響を無視できることになる。また、抵抗Ｒ１と抵抗Ｒ２とを同一抵抗値とすることにより、Ｖｂ＝Ｖｒｅｆとすることもできる。
【００４２】
このように、メモリセルＭＣからデータを読み出す時、すなわち、ビット線ＢＬに電源電圧に比べて十分に低い微少電圧を印加する場合において、クランプ用トランジスタＱＮ５の能力変動による影響を抑制することで、精度良く制御が可能となる。その結果、メモリセルＭＣに記憶したデータが書き換わるなどのデータ破壊の発生を防止することができる。
【００４３】
次に、抵抗Ｒ１，Ｒ２を可変抵抗とすることで、メモリセルＭＣの電流能力の変動によるビット線ＢＬの電圧変動を抑制した点について説明する。
【００４４】
抵抗変化型の不揮発性記憶装置においては、例えば、ＰＲＡＭやＲｅＲＡＭのように、メモリセルＭＣの抵抗値が低抵抗状態と高抵抗状態で２〜３桁の抵抗変動があるものがある。このような場合、メモリセルＭＣの電流能力もそれに応じて変動するため、ビット線ＢＬの電圧を精度良く制御するためにはこの電流能力の変動にも追従して対応する必要がある。
【００４５】
しかしながら、従来の制御電圧生成回路では、ビット線の電圧をクランプするクランプ用トランジスタに一定の電圧を印加することは可能であったが、メモリセルＭＣの電流能力のばらつきなどには追従できないものであった。
【００４６】
そこで、本実施形態に係る基準電圧発生回路２２では、抵抗Ｒ１，Ｒ２を可変抵抗として、その抵抗値を制御可能とすることで、メモリセルＭＣの抵抗成分（電流能力）のばらつきなどに対応することができることしている。
【００４７】
すなわち、上記式（１），（２）に示すように、ビット線ＢＬの電圧Ｖｂは、抵抗Ｒ１，Ｒ２の抵抗値に基づいて決定されるため、抵抗Ｒ１，Ｒ２を可変抵抗として、その抵抗値を制御可能として、ビット線ＢＬの電圧Ｖｂを調整可能としたのである。
【００４８】
その結果、メモリセルＭＣの抵抗成分にばらつきがあった場合でも、ビット線ＢＬの電圧Ｖｂを精度良く調整することで、データ読み出し時にメモリセルＭＣのデータが書き換わるなどといったデータ破壊の問題を抑制することが可能となる。
【００４９】
なお、抵抗Ｒ１，Ｒ２のうちいずれか一方を可変抵抗とし、他方を固定抵抗としてもよいが、抵抗Ｒ１，Ｒ２を共に可変抵抗とすることで、ビット線ＢＬの電圧Ｖｐの調整が容易となり、また、ビット線ＢＬの電圧Ｖｐを精度良く調整することができる。
【００５０】
なお、抵抗Ｒ１，Ｒ２としてメモリセルＭＣの記憶素子と同様の記憶素子を用いるようにしてもよい。このようにすることで、ビット線ＢＬにおける電圧の追従性がよくなり、プロセスばらつきに対して強くなる。例えば、抵抗変化型のメモリセルＭＣは不揮発の抵抗変化型素子とＮＭＯＳトランジスタ（選択トランジスタ）からなるが、抵抗変化型素子の抵抗値は素子両端に印加される電圧に対して線形でない特性を示す。このようなメモリセルＭＣに対してビット線ＢＬを介して任意の電圧を印加するとき、従来では、制御電圧発生回路に一般的なポリシリコン抵抗などバイアス依存性が線形である抵抗素子を用いた。しかし、メモリセルＭＣ側と制御電圧発生回路側のそれぞれの抵抗素子のプロセスばらつきと電圧依存性が異なるため、ビット線ＢＬの電圧の制御性が低下していた。そこで、基準電圧発生回路２２では、抵抗Ｒ１，Ｒ２としてメモリセルＭＣの記憶素子と同様の記憶素子を用いることとしている。例えば、抵抗変化型のメモリセルＭＣの場合、抵抗Ｒ１，Ｒ２として、抵抗変化型素子を用いる。このようにすることで、ビット線ＢＬの電圧の制御性を向上させることができる。
【００５１】
［２.不揮発性記憶装置の具体的構成］
次に、本実施形態おける不揮発性記憶装置の構成について図面を用いて説明する。図２は本実施形態に係る不揮発性記憶装置の構成を示す図である。
【００５２】
図２に示す不揮発性記憶装置１０は、複数のワード線ドライバ回路１１、デコーダ／コントロール回路１２、メモリセルアレイ１３、ライトバッファ／センスアンプ１４などで構成されている。なお、メモリセルアレイ１３は、複数のメモリブロックＢＫＬから構成される。
【００５３】
ここでは説明の簡略化のため、ワード線ドライバ（ＮＡＮＤ回路とインバータ回路で構成）とメモリブロックＢＫＬを各１つしか図示していない。しかし、実際は所定数のワード線ＷＬ（ＷＬ１，ＷＬ２，・・・）を単位として配置されたメモリセルブロックが所定数存在する。なお、同一行のメモリセルに接続された各ワード線ＷＬに対してメモリセルＭＣ（ＭＣ−１１，ＭＣ−１２，・・・）が接続される。
【００５４】
デコーダ／コントロール回路１２は、プリデコーダ、内部タイミング制御回路などで構成され、入力されるアドレスデータをデコードし、また外部クロックＥＣＫを基準に内部クロック信号、制御信号などを発生する。
【００５５】
デコーダにはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基づいてカラム（列方向）のアドレスを選択する。
【００５６】
また、コントロール回路は、外部制御信号と外部クロックＥＣＫが供給されて動作する。例えば、コントロール回路は、ライトイネーブル信号やリードイネーブル信号をデコードしてプリデコーダ及びワード線ドライバ回路１１に供給してアドレス信号をデコードさせ、ワード線ＷＬを活性化又は不活性化させる。また、コントロール回路は、クロックを発生し、ライトバッファ／センスアンプ１４にライトイネーブル信号を出力し、書き込みタイミングを制御し、ライトバッファ／センスアンプ１４にリードイネーブル信号を出力し、読み出しタイミングを制御する。また、ビット線ＢＬ上のデータを増幅するセンスアンプ２１にセンスアンプイネーブル信号を出力する。さらに、カラムデコーダから出力するカラムアドレスを制御するタイミング信号を出力する。
【００５７】
ワード線ドライバ回路１１はプリデコーダで１個選択され、この選択された特定のワード線ドライバ回路１１に、デコーダ／コントロール回路１２から出力されたクロックなどの信号が供給される。この選択されたワード線ドライバ回路１１のブロックでは、例えばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線ＷＬにＨレベルの電圧を供給してアクティブ（活性化）し、同時に他のワード線ＷＬにはＬレベルの電圧を供給し、非活性化する。
【００５８】
メモリセルアレイ１３は、複数のメモリセルＭＣ−１１〜ＭＣ−ｍｎがマトリックス状に配列されて構成され、同一行のメモリセルＭＣにワード線ＷＬが接続され、同一列のメモリセルにビット線ＢＬが接続される。例えば、ＭＣ−１１〜ＭＣ−ｍ１が同一のワード線ＷＬ１に接続され、ＭＣ−１１〜ＭＣ−１ｎが同一のビット線ＢＬ１に接続される。このメモリセルＭＣは、例えば、抵抗変化型の不揮発性記憶装置では、抵抗変化素子を有するメモリセルである。
【００５９】
ライトバッファ／センスアンプ１４には、データ書き込み時において、ライトイネーブル信号、カラムセレクト信号、及び入力データＤａｔａなどが供給される。カラムセレクト信号でビット線ＢＬが選択されると、ライトバッファ回路を介してメモリセルＭＣにデータが書き込まれる。また、ライトバッファ／センスアンプ１４は、データ読み込み時において、選択されたメモリセルＭＣからビット線ＢＬ上に出力されているデータを増幅し、ライトバッファ／センスアンプ１４の出力バッファを介してデータを出力する。
【００６０】
［３．データ読み出し回路の具体的構成］
次に、本実施形態に係る不揮発性記憶装置１０のデータ読み出し回路の具体的な一例について図面を参照して説明する。図３は本発明の実施形態における不揮発性記憶装置１０のデータ読み出し回路の構成を示す図である。
【００６１】
図３に示すように、データ読み出し回路は、基準電圧発生回路３１及び電圧変換回路３２からなる制御電圧生成回路３０、センスアンプ４５、クランプ用トランジスタＱＮ２１，ＱＮ２２、カラム選択用トランジスタＱＮ２３，ＱＮ２４などを有している。また、データ読み出し回路は、参照セルＲＣの他、メモリセルＭＣのデータ読み出し経路と同等の構成とするために、クランプ用トランジスタＱＮ３１，ＱＮ３２、カラム選択用トランジスタＱＮ３３，ＱＮ３４が設けられている。
【００６２】
基準電圧発生回路３１は、ＣＭＯＳプロセスを用いたバンドギャップリファレンス回路（図示せず）を有し、このバンドギャップリファレンス回路から出力される低電圧かつ高精度のバンドギャップリファレンス電圧Ｖｂｇに基づいて基準電圧Ｖｒｅｆを生成する。
【００６３】
バンドギャップリファレンス電圧Ｖｂｇに基づいて、オペアンプＯＰ１０、ＮＭＯＳトランジスタＱＮ１０、及び抵抗Ｒ１１〜Ｒ１３からなる電圧変換回路は、電圧値の異なる２つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を出力可能としている。
【００６４】
具体的には、オペアンプＯＰ１０の反転入力端子にバンドギャップリファレンス電圧Ｖｂｇを入力し、非反転入力端子にＮＭＯＳトランジスタＱＮ１０のソースを接続している。また、ＮＭＯＳトランジスタＱＮ１０のドレインに電源電圧Ｖｄｄを入力し、ＮＭＯＳトランジスタＱＮ１０のゲートをオペアンプＯＰ１０の出力端子に接続している。これにより、ＮＭＯＳトランジスタＱＮ１０のソースの電圧がバンドギャップリファレンス電圧Ｖｂｇと同じ電圧になるようにフィードバック制御が行われる。
【００６５】
さらに、ＮＭＯＳトランジスタＱＮ１０のソースとグランドとの間には、直列に接続された抵抗Ｒ１１〜Ｒ１３が接続される。そして、抵抗Ｒ１１と抵抗Ｒ１２との接続ノードから基準電圧Ｖｒｅｆとして第１基準電圧Ｖｒｅｆ１を出力可能とし、抵抗Ｒ１２と抵抗Ｒ１３との接続ノードから基準電圧Ｖｒｅｆとして第２基準電圧Ｖｒｅｆ２を出力可能としている。このように生成される基準電圧Ｖｒｅｆ（第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２）は、電源電圧Ｖｄｄや温度の変動に依存しない電圧である。基準電圧発生回路３１は、基準電圧Ｖｒｅｆとして、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２のいずれを出力するかを選択するスイッチＳＷ１１を有している。このスイッチＳＷ１１は、ライトバッファ／センスアンプ１４により制御され、ビット線ＢＬに印加が必要な電圧値に応じた選択が行われる。
【００６６】
電圧変換回路３２は、第１電圧変換回路４０と、第２電圧変換回路４１と、第３電圧変換回路４２と有している。第１電圧変換回路４０は、メモリセルＭＣからの通常のデータ読み出し時の制御電圧Ｖｃｐ１を生成する回路である。第２電圧変換回路４１は、メモリセルＭＣへのデータ書き込みを行った後、メモリセルＭＣに正しくデータの書き込みができているかを確認するための制御電圧Ｖｃｐ２を生成する回路である。また、第３電圧変換回路４２は、書き込み処理によりメモリセルＭＣのデータを消去した後、メモリセルＭＣのデータが正しく消去できているかを確認するための制御電圧Ｖｃｐ３を生成する回路である。第１電圧変換回路４０、第２電圧変換回路４１及び第３電圧変換回路４２は同一構成の回路であり、以下においては、第２電圧変換回路４１及び第３電圧変換回路４２の説明は省略している。
【００６７】
第１電圧変換回路４０は、第１レギュレータ部４３と複数の第２レギュレータ部４４（４４1〜４４m）とから構成される。なお、第２レギュレータ部４４は、ビット線ＢＬ毎に設けられている。
【００６８】
第１レギュレータ部４３は、オペアンプＯＰ１１、抵抗Ｒ２１、ＰＭＯＳトランジスタＱＰ１１、複数のＰＭＯＳトランジスタＱＰ１２（ＱＰ１２1〜ＱＰ１２m）、ＭＯＳキャパシタＣ１１を有している。ＰＭＯＳトランジスタＱＰ１２は、第２レギュレータ部４４毎に設けられる。
【００６９】
オペアンプＯＰ１１の反転入力端子には、基準電圧発生回路３１から基準電圧Ｖｒｅｆが入力され、オペアンプＯＰ１１の非反転入力端子はノードＮ１１に接続されている。このノードＮ１１は、ＰＭＯＳトランジスタＱＰ１１のドレインと抵抗Ｒ２１の一端との接続点である。さらに、オペアンプＯＰ１１の出力端子には、ＰＭＯＳトランジスタＱＰ１１のゲートが接続されている。このように構成することで、ノードＮ１１の電圧が、基準電圧Ｖｒｅｆと同じ電圧となるようにフィードバック制御が行われる。なお、ＭＯＳキャパシタＣ１１は、フィードバック制御を安定させるために、オペアンプＯＰ１１の出力端子とノードＮ１１の間に配置されている。また、ＰＭＯＳトランジスタＱＰ１１のソースには電源電圧Ｖｄｄが入力され、抵抗Ｒ２１の他端はグランドに接続されている。
【００７０】
オペアンプＯＰ１１の出力端子には、複数のＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mのゲートに接続されており、ＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mはＰＭＯＳトランジスタＱＰ１１と共にカレントミラーを構成している。これにより、ＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mでは、抵抗Ｒ２１の抵抗値に応じた電流が流れることになる。ここでは、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２1〜ＱＰ１２mのトランジスタサイズを同一としており、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２1〜ＱＰ１２mには同じ電流が流れるようにしている。このとき、ＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mに流れる電流の電流値は、抵抗Ｒ２１の抵抗値及び基準電圧Ｖｒｅｆにより定まる電流値となる。なお、必ずしもトランジスタサイズを同じにする必要はない。すなわち、ＰＭＯＳトランジスタＱＰ１１とＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mとのトランジスタサイズ比を１：ｋ（ｋは１以外）としてもよい。この場合、ＰＭＯＳトランジスタＱＰ１２1〜ＱＰ１２mに流れる電流の電流値は、抵抗Ｒ２１の抵抗値、トランジスタサイズ比（１：ｋ）及び基準電圧Ｖｒｅｆにより定まる電流値となる。
【００７１】
このように第１レギュレータ部４３では、抵抗Ｒ２１の抵抗値及び基準電圧Ｖｒｅｆに応じた電流値とした電流を各第２レギュレータ部４４へ供給するようにしている。
【００７２】
第２レギュレータ部４４は、ＮＭＯＳトランジスタＱＮ１１〜ＱＮ１５、定電流源Ｉ１１，Ｉ１２、スイッチＳＷ１２、ＭＯＳキャパシタＣ１２，Ｃ１３を有している。
【００７３】
第１レギュレータ部４３から供給される電流は、直列にグランドとの間に接続されたＮＭＯＳトランジスタＱＮ１１，ＱＮ１４，ＱＮ１５及び抵抗Ｒ２２に流れる。
【００７４】
ＮＭＯＳトランジスタＱＮ１４，ＱＮ１５は、後述するカラム選択用トランジスタＱＮ２３，ＱＮ２４によってセンスアンプ４５とビット線ＢＬとの間に生じる電圧を相殺するために設けられており、そのトランジスタサイズはカラム選択用トランジスタＱＮ２３，ＱＮ２４とトランジスタサイズと同一としている。なお、カラム選択用トランジスタＱＮ３３，ＱＮ３４も同様である。ＮＭＯＳトランジスタＱＮ１４，ＱＮ１５は、カラム選択用トランジスタＱＮ２３，ＱＮ２４，ＱＮ３３，ＱＮ３４と同様に、メモリセルＭＣからのデータ読み出しを行うときに、オン状態になる。
【００７５】
また、ＮＭＯＳトランジスタＱＮ１１のドレインとゲートとは、ＮＭＯＳトランジスタＱＮ１２のゲート及びソースを介して接続されている。このＮＭＯＳトランジスタＱＮ１１，ＱＮ１２により、直列に接続されたクランプ用トランジスタＱＮ２１，ＱＮ２２によってセンスアンプ４５とビット線ＢＬとの間に生じる電圧を相殺している。
【００７６】
第２レギュレータ部４４では、生成する制御電圧Ｖｃｐ１を調整するためにＮＭＯＳトランジスタＱＮ１３、スイッチＳＷ１２、定電流源Ｉ１２が設けられている。第１レギュレータ部４３から供給される電流が第１基準電圧Ｖｒｅｆ１ではなく第２基準電圧Ｖｒｅｆ２に基づいて生成されている場合には、図示しない制御回路からスイッチＳＷ１２がオン状態に制御される。これにより、ＮＭＯＳトランジスタＱＮ１１のゲートにＮＭＯＳトランジスタＱＮ１３のソース、定電流源Ｉ１２が接続され、生成する制御電圧Ｖｃｐ１が調整される。
【００７７】
電圧変換回路３２の各第２レギュレータ部４４から出力される制御電圧Ｖｃｐ１は、クランプ用トランジスタＱＮ２１，ＱＮ２２，ＱＮ３１，ＱＮ３２のゲートに接続される。
【００７８】
センスアンプ４５の非反転入力端子は、クランプ用トランジスタＱＮ２１，ＱＮ２２及びカラム選択用トランジスタＱＮ２３，ＱＮ２４を介してビット線ＢＬに接続されおり、ビット線ＢＬに接続されたメモリセルＭＣから読み出された信号をビット線ＢＬを介して入力する。
【００７９】
一方、センスアンプ４５の反転入力端子は、クランプ用トランジスタＱＮ３１，ＱＮ３２及びカラム選択用トランジスタＱＮ３３，ＱＮ３４を介して参照セルＲＣに接続されており、参照セルＲＣに生じる電圧に応じた電圧を入力する。
【００８０】
このように構成された電圧変換回路３２では、ＮＭＯＳトランジスタＱＮ１１〜ＱＮ１５により、クランプ用トランジスタＱＮ２１，ＱＮ２２（ＱＮ２３，ＱＮ２４）の閾値電圧の変動がセンスアンプの入力端子で検出する電圧に影響しないように相殺される。また、同様に、電圧変換回路３２は、カラム選択用トランジスタＱＮ２３，ＱＮ２４（ＱＮ３３，ＱＮ３４）の閾値電圧の変動がセンスアンプの入力端子で検出する電圧に影響しないように相殺する。メモリセルＭＣからデータを読み出す時、ビット線ＢＬに電源電圧に比べて十分に低い微少電圧を印加することにあるが、このようにクランプ用トランジスタＱＮ２１，ＱＮ２２やカラム選択用トランジスタＱＮ２３，ＱＮ２４の能力変動による影響を抑制することで、精度よい制御が可能となる。その結果、ディスターブによるデータ破壊の発生を防止することができる。なお、図示していないがセンスアンプ４５は、図５に示す従来のセンスアンプ５２と同様の回路構成である。
【００８１】
なお、スイッチＳＷ３は、読み出し制御の内容に応じて切り替わる。読み出し制御は、通常読み出し、書き込みベリファイ、消去ベリファイの３種類がある。通常読み出しは、メモリセルＭＣからのデータを読み出す通常の読み出し動作である。書き込みベリファイは、メモリセルＭＣへのデータ書き込みを行った後、メモリセルＭＣに正しくデータの書き込みができているかを確認するときに行われるデータの読み出しである。消去ベリファイは、書き込み処理によりメモリセルＭＣのデータを消去した後、メモリセルＭＣのデータが正しく消去できているかを確認するためにデータを読み出す動作である。そして、スイッチＳＷ３により、通常読み出し時には第１電圧変換回路４０の制御電圧Ｖｃｐ１が選択され、書き込みベリファイ時には第２電圧変換回路４１の制御電圧Ｖｃｐ２が選択され、消去ベリファイ時には第３電圧変換回路４２の制御電圧Ｖｃｐ３が選択される。
【００８２】
ここで、抵抗Ｒ２１,Ｒ２２は可変抵抗としており、その抵抗値を制御可能とすることで、メモリセルＭＣの抵抗成分（電流能力）のばらつきなどに対応することができることしている。
【００８３】
抵抗Ｒ２１,Ｒ２２は、複数のＭＯＳトランジスタで構成することができる。図４にＭＯＳトランジスタで構成した可変抵抗の具体的構成例を示す。
【００８４】
図示するように、この可変抵抗は、直列に接続されたＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６からなる可変抵抗部４６と、ＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６をそれぞれ短絡可能としたＮＭＯＳトランジスタＱＮ７１〜ＱＮ７６を有する抵抗選択スイッチ部４７を備える。
【００８５】
可変抵抗部４６は、ＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６のトランジスタサイズが順に１倍、２倍、４倍、・・・、３２倍となるように構成されており、ＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートには任意の電圧が印加される。
【００８６】
ＮＭＯＳトランジスタＱＮ７１〜ＱＮ７６は、トリミング信号ＴＲＩＭ（０）〜ＴＲＩＭ（５）により制御され、ＮＭＯＳトランジスタＱＮ７１〜ＱＮ７６を選択的に短絡可能としている。このように可変抵抗部４６の抵抗値が６ｂｉｔのトリミング信号により制御されるため、６４種類の組み合わせによる抵抗値の選択が可能となる。
【００８７】
従って、可変抵抗である抵抗Ｒ２１,Ｒ２２の抵抗値の変更範囲を極めて広くとることができ、メモリ素子において２〜３桁の抵抗変化がある抵抗変化型の不揮発性記憶装置の読み出し動作において極めて有効となる。
【００８８】
なお、この可変抵抗では、選択用トランジスタＱＮ６１，ＱＮ６２が設けられており、選択制御信号によりそのオン／オフが制御される。この選択用トランジスタＱＮ６１，ＱＮ６２がオフ状態の場合、ＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６には電流が流れないため、データの読み出し動作などを行わないときに、選択用トランジスタＱＮ６１，ＱＮ６２をオフ状態にすることで、省電力化を図ることができる。
【００８９】
また、可変抵抗部４６は、ＮＭＯＳトランジスタＱＮ４１〜ＱＮ４６ではなく、メモリセルＭＣの記憶素子と同じデバイスを用いてもよい。このようにすることで、ビット線ＢＬにおける電圧の追従性を向上させ、プロセスばらつきによる影響を抑制している。
【００９０】
［４．データ読み出し回路の他の構成］
次に、本実施形態に係る不揮発性記憶装置のデータ読み出し回路の他の一例について図面を参照して説明する。本具体例におけるデータ読み出し回路は、フィードバック用のオペアンプを用いることなくビットライン印加電圧を制御するようにしたものである。図５は本発明の実施形態におけるデータ読み出し回路の構成を示す簡略図であり、図６は本発明の他の具体例におけるデータ読み出し回路の構成を示す簡略図である。
【００９１】
本実施形態におけるデータ読み出し回路（図３参照）を簡略すると、図５に示すような回路となる。すなわち、図５に示すデータ読み出し回路は、図３に示す読み出し回路から基準電圧発生回路３１からスイッチＳＷ１１を省略し、第１レギュレータ部４３からＭＯＳキャパシタＣ１１を省略し、第２レギュレータ部４４からＭＯＳキャパシタＣ１２、ＮＭＯＳトランジスタＱＮ１２、スイッチＳＷ１２、定電流源Ｉ１２を省略する。
【００９２】
上述したデータ読み出し回路（図５参照）に対して、本具体例におけるデータ読み出し回路は図６に示すように、基準電圧発生回路５３、レギュレータ回路５４などを有している。
【００９３】
基準電圧発生回路５３は、上述した基準電圧発生回路３１と第１レギュレータ部４３とを統合したものであり、上述した制御電圧生成回路３０と同様の機能を有するものである。この基準電圧発生回路５３は、ＣＭＯＳプロセスを用いたバンドギャップリファレンス回路（図示せず）から出力される低電圧かつ高精度のバンドギャップリファレンス電圧Ｖｂｇに基づいて基準電圧Ｖｒｅｆを生成する。
【００９４】
基準電圧発生回路５３は、図６に示すように、ＮＭＯＳトランジスタＱＮ３０と、ＰＭＯＳトランジスタＱＰ３１，ＱＰ３２と、抵抗Ｒ２１とにより構成されている。ＰＭＯＳトランジスタＱＰ３１は、そのソースがスイッチＳＷ４１を介して電源電圧Ｖｄｄに接続され、そのドレインがＮＭＯＳトランジスタＱＮ３０のドレインに接続されている。また、ＮＭＯＳトランジスタＱＮ３０は、そのゲートがスイッチＳＷ１１を介してバンドギャップリファレンス回路（図示せず）に接続され、そのソースが抵抗Ｒ２１の一端に接続されている。また、抵抗Ｒ２１の他端はスイッチＳＷ４２を介してグランドに接続されている。また、ＮＭＯＳトランジスタＱＮ３０のゲートとスイッチＳＷ１１との間にはＭＯＳキャパシタＣ１４が接続されている。
【００９５】
ＰＭＯＳトランジスタＱＰ３２は、そのソースがスイッチＳＷ４３を介して電源電圧Ｖｄｄに接続され、そのドレインが後述するレギュレータ回路５４を構成するＮＭＯＳトランジスタＱＮ１２のゲートに接続されている。また、ＰＭＯＳトランジスタＱＰ３２のゲートは、ＰＭＯＳトランジスタＱＰ３１のゲートに接続されており、ＰＭＯＳトランジスタＱＰ３１，Ｐ３２によりカレントミラーを構成している。
【００９６】
また、レギュレータ回路５４は、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１４，ＱＮ１５，ＱＮ３１と、ＭＯＳキャパシタＣ１２，Ｃ１３と、抵抗Ｒ２２とにより構成されている。ＮＭＯＳトランジスタＱＮ１１は、そのドレインが基準電圧発生回路５３を構成するＰＭＯＳトランジスタＱＰ３２のドレインに接続され、そのソースがＮＭＯＳトランジスタＱＮ１４のドレインに接続されている。また、ＮＭＯＳトランジスタＱＮ１４のソースはＮＭＯＳトランジスタＱＮ１５のドレインに接続され、ＮＭＯＳトランジスタＱＮ１５のソースは抵抗Ｒ２２の一端に接続されている。また、抵抗Ｒ２２の他端は、スイッチＳＷ４４を介してグランドに接続されている。
【００９７】
ＮＭＯＳトランジスタＱＮ１２のドレインはスイッチＳＷ４５を介して電源電圧Ｖｄｄに接続さている。また、ＮＭＯＳトランジスタＱＮ１２のソースは、ＮＭＯＳトランジスタＱＮ１２のゲートおよびＮＭＯＳトランジスタＱＮ３１のドレインに接続されるとともに、制御電圧Ｖｃｐ０が出力されるようになっている。また、ＮＭＯＳトランジスタＱＮ１２のソースはスイッチＳＷ４６を介してＭＯＳキャパシタＣ１３に接続されている。
【００９８】
ＮＭＯＳトランジスタＱＮ１３は、そのソースはスイッチＳＷ４７を介してグランドに接続され、そのゲートがＮＭＯＳトランジスタＱＮ３０とＭＯＳキャパシタＣ１４との間に接続されている。
【００９９】
このような構成を有するデータ読み出し回路では、基準電圧発生回路５３を構成するＮＭＯＳトランジスタＱＮ３０のゲートにバンドギャップリファレンス電圧Ｖｂｇを印加すると、このバンドギャップリファレンス電圧Ｖｂｇ、ＮＭＯＳトランジスタＱＮ３０の閾値および抵抗Ｒ２によりノードＮ３１の電位が決定される。
【０１００】
すなわち、抵抗Ｒ２１に流れる電流値（基準電流）ＩｒｅｆはＮＭＯＳトランジスタＱＮ３０の閾値をＶｔｈ１とおくと、
Ｉｒｅｆ＝（Ｖｂｇ−Ｖｔｈ１）／Ｒ２１
となり、ＰＭＯＳトランジスタＱＰ３１に流れる電流と等しくなる。
【０１０１】
カレントミラー回路を構成するＰＭＯＳトランジスタＱＰ３１，ＱＰ３２では、ＰＭＯＳトランジスタＱＰ３１に流れる電流の電流値が、ＰＭＯＳトランジスタＱＰ３２に流れる電流の電流値にコピーされる。
【０１０２】
ここで、ＰＭＯＳトランジスタＱＰ３１の電流とＰＭＯＳトランジスタＱＰ３２の電流との電流比はＰＭＯＳトランジスタＱＰ３１とＰＭＯＳトランジスタＱＰ３２の能力比により決定される。なお、ここではＴｒのＷ長で能力を決定しているとし、ＰＭＯＳトランジスタＱＰ３１のＷ長をＷ３１、ＰＭＯＳトランジスタＱＰ３２のＷ長をＷ３２とおく。
【０１０３】
すなわち、抵抗Ｒ２２に流れる電流値は、次に示すように表すことができる。
（Ｖｂｇ−Ｖｔｈ１）／Ｒ２１×Ｗ３２／Ｗ３１
【０１０４】
よってノードＮ３２に現れる電圧値は、次に示すように表すことができる。
（Ｖｂｇ−Ｖｔｈ１）×Ｒ２２／Ｒ２１×Ｗ３２／Ｗ３１
【０１０５】
そして、Ｖｃｐ０に現れる電圧はＱＮ１１の閾値をＶｔｈ２とおくと、以下の式となる。
Ｖｃｐ０＝（Ｖｂｇ−Ｖｔｈ１）×Ｒ２２／Ｒ２１×Ｗ３２／Ｗ３１＋Ｖｔｈ２
Ｖｃｐ０＝Ｖｃｐ１  （Φ３  ＯＮ時）
【０１０６】
このように、任意のスイッチＷ３２とスイッチＷ３１の能力を調整する事で、Ｖｃｐ１の電圧を調整することができ、上述したＢＬ電圧ＶＢＬ（図３参照）を制御することができる。したがって、オペアンプＯＰ１０、ＯＰ１１を用いることなく低消費電力のシステムが構築される。
【０１０７】
次に、図７および図８を参照して、ＰＭＯＳトランジスタＱＰ３１のＷ長Ｗ３１およびＰＭＯＳトランジスタＱＰ３２のＷ長Ｗ３２の能力を切り替える手段の例を示す。図７はＰＭＯＳトランジスタＱＰ３２のＷ長Ｗ３２の能力を切り替える手段を示す図であり、図８はＰＭＯＳトランジスタＱＰ３１のＷ長Ｗ３１の能力を切り替える手段を示す図である。
【０１０８】
Ｗ長Ｗ３１，Ｗ３２の能力を切り替える手段の一例として、例えば、図７に示すように、カレントミラー回路を構成するＰＭＯＳトランジスタＱＰ３２として、並列に接続された複数ＰＭＯＳトランジスタＱＰ３２１〜ＱＰ３２ｍを設けることができる。各ＰＭＯＳトランジスタＱＰ３２１〜ＱＰ３２ｍのソースとスイッチＳＷ４３との間にはそれぞれスイッチＳＷ５１〜ＳＷ５ｍを設けて各ＰＭＯＳトランジスタＱＰ３２１〜ＱＰ３２ｍを独立して動作可能に構成する。
【０１０９】
図７に示す例では、所望のスイッチＳＷ５１〜ＳＷ５ｍにデコード信号を印加して動作させるＰＭＯＳトランジスタＱＰ３２１〜ＱＰ３２ｍを切り替えることで、Ｗ長Ｗ３１，Ｗ３２の能力を調整する。これにより、Ｗ長Ｗ３２の能力が切り替えられる。
【０１１０】
Ｗ長Ｗ３１，Ｗ３２の能力を切り替える手段の他の例として、例えば、図８に示すように、カレントミラー回路を構成するＰＭＯＳトランジスタＱＰ３１として、並列に接続された複数ＰＭＯＳトランジスタＱＰ３１１〜ＱＰ３１ｍを設けることができる。各ＰＭＯＳトランジスタＱＰ３１１〜ＱＰ３１ｍのソースとスイッチＳＷ４１との間にはそれぞれスイッチＳＷ６１〜ＳＷ６ｍを設けて各ＰＭＯＳトランジスタＱＰ３１１〜ＱＰ３１ｍを独立して動作可能に構成する。これにより、Ｗ長Ｗ３１の能力が切り替えられる。
【０１１１】
図８に示す例では、所望のスイッチＳＷ６１〜ＳＷ６ｍにデコード信号を印加して動作させるＰＭＯＳトランジスタＱＰ３１１〜ＱＰ３１ｍを切り替えることで、Ｗ長Ｗ３１，Ｗ３２の能力を調整する。
【０１１２】
なお、上述した図７および図８の例では、切り替えの回路をＰＭＯＳトランジスタＱＰ３１、ＰＭＯＳトランジスタＰＱ３２のいずれかに備えるようにしたが、これには限定されず、両方のＰＭＯＳトランジスタＱＰ３１，ＱＰ３２に備えることもできる。また、Ｗ長Ｗ３１，Ｗ３２の能力を切り替えるときは、デコード信号により、任意のＰＭトランジスタＯＳを1つ選択して能力を調整してもよく、複数を選択して能力を調整してもよい。
【０１１３】
また、上述した図３の方式では、ＶＢＬ電位を制御するには常時ＯＮさせておく必要があるが、本具体例の方式ではΦ１〜Φ３のスイッチＳＷを持たせ、本回路を間欠的に動作させ、回路をシャットダウンさせておく場合にＭＯＳキャパシタＣ１３の容量にＶｃｐ０の電位を保持させる事でＶｃｐ１の電位とし、常時ＯＮの状態より更に低消費な回路動作を実現する。
【０１１４】
次に、本具体例におけるデータ読み出し回路の間欠動作を説明する。図９は、本具体例におけるデータ読み出し回路の間欠動作を説明する図である。図９において、Φ１〜Φ３は、各スイッチＳＷがＨｉの期間がＯＮ、Ｌｏの期間がＯＦＦとなる。
【０１１５】
図９に示すように、ｔ０の期間でＶｃｐ１を安定させ、Φ３をＬｏとしてＶｃｐ１を切り離し、ＭＯＳキャパシタＣ１３の容量でＶｃｐ１の電位を保持させる。
【０１１６】
次に、Φ２をＬｏとし、基準電圧発生回路５３およびレギュレータ回路５４をFloatingとし、動作電流を無くす。
【０１１７】
次に、Φ１をＬｏとし、ＭＯＳキャパシタＣ１４にバンドギャップリファレンス電圧Ｖｂｇの電位を保持する。この動作は、基準電圧回路を低消費電力動作させるために、基準電圧回路も間欠動作をさせる場合を想定しているが、基準電圧回路が常時ＯＮもしくはＶｂｇが常時保持されている場合、すなわち、サンプルホールド動作が基準電源回路で実施されている場合は、Φ１のスイッチＳＷは不要となる。
【０１１８】
ｔ１の期間（長時間）においては、Ｖｃｐ１はＭＯＳキャパシタＣ１３の容量で電位を保持させる。Φ１のスイッチＳＷがあるので、バンドギャップリファレンス電圧Ｖｂｇを供給する基準電圧回路は常時ＯＮでも、低消費電力化の為にＯＦＦでもどちらでも良い。
【０１１９】
ｔ２の期間で、Φ１のスイッチＳＷをＨｉとし、バンドギャップリファレンス電圧Ｖｂｇを５３のＮＭＯＳトランジスタＱＮ３０、ＱＮ３１に伝える。次にΦ２をＨｉとし、基準電圧発生回路５３およびレギュレータ回路５４をイネーブルにし、Ｖｃｐ０を設定電圧にする。
【０１２０】
その後、Φ３をＨｉとし、Ｖｃｐ０とＶｃｐ１を接続詞Ｖｃｐ１の再駆動を行う。Ｖｃｐ１の再充電が完了したらΦ３、Φ２、Φ１の順にＬｏにし、ｔ１の動作に移る。ｔ１→ｔ２→ｔ１→ｔ２…とサイクルを繰り返す。これにより、基準電圧発生回路５３およびレギュレータ回路５４を間欠動作させて、常時ＯＮの状態に対して低消費電力動作を達成する。
【０１２１】
上述のとおり、Φ１の信号は基準電圧回路を低消費電力動作させるために、基準電圧回路も間欠動作をさせる場合を想定しているものであるが、基準電圧回路が常時ＯＮもしくはバンドギャップリファレンス電圧Ｖｂｇが常時保持されている場合、すなわち、サンプルホールド動作が基準電源回路で実施されている場合はΦ１のスイッチＳＷは不要となる。
【０１２２】
このように、本具体例のデータ読み出し回路によれば、フィードバックＡＭＰを用いることなく、バンドギャップリファレンス電圧ＶｂｇとＮＭＯＳトランジスタにより基準電流Ｖｒｅｆを生成することができる。これにより、ビットライン印加電圧を制御することができるとともに、回路の簡略化を可能にすることができる。
【０１２３】
また、ＰＭＯＳサイズで折り返し電流量を調整するようにしたので、バイアス電圧を調整することもできる。
【０１２４】
また、サンプルホールド回路を備え、間欠動作を行うようにしたので、低消費電力動作を可能にすることもできる。
【０１２５】
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【符号の説明】
【０１２６】
１０  不揮発性記憶装置
２０，３０，５１  制御電圧生成回路
２２，３１，６０  基準電圧発生回路
２３，４０〜４２  電圧変換回路
ＢＬ  ビット線
ＭＣ  メモリセル
ＱＮ５，ＱＮ６，ＱＮ２１，ＱＮ２２，ＱＮ３１，ＱＮ３２  クランプ用トランジスタ
Ｒ１，Ｒ２，Ｒ２１，Ｒ２２  可変抵抗
ＲＣ  参照セル
ＷＬ  ワード線
【図１】
2011210348.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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