(57)【要約】      （修正有）【課題】メモリセルの面積を縮小しつつ、選択トランジスタや周辺トランジスタの特性を良好にし、且つ製造方法を容易にすることが可能な半導体装置。【解決手段】半導体記憶装置は、基板１０１と、基板上に順に形成された第１のゲート絶縁膜、第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含み、第１及び第２のゲート絶縁膜は、ＦＮ（Fowler-Nordheim）トンネル膜として機能し、ゲート間絶縁膜は、電荷ブロック膜として機能するセルトランジスタ２０１と、基板上に順に形成されたゲート絶縁膜及びゲート電極を含む選択又は周辺トランジスタ３０１とを備え、ゲート絶縁膜及びゲート電極は、基板上に形成された第１絶縁膜と、第１絶縁膜上に順に形成され、それぞれ第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートと同じ材料層から形成される。【選択図】図２
2011142246.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に順に形成された第１のゲート絶縁膜、第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含み、前記第１及び第２のゲート絶縁膜は、ＦＮ（Fowler-Nordheim）トンネル膜として機能し、前記ゲート間絶縁膜は、電荷ブロック膜として機能するセルトランジスタと、
前記基板上に順に形成されたゲート絶縁膜及びゲート電極を含む選択又は周辺トランジスタとを備え、
前記ゲート絶縁膜及び前記ゲート電極は、前記基板上に形成された第１絶縁膜と、前記第１絶縁膜上に順に形成され、それぞれ前記第１の浮遊ゲート、前記第２のゲート絶縁膜、前記第２の浮遊ゲート、前記ゲート間絶縁膜、及び前記制御ゲートと同じ材料層から形成された第１電極層、第２絶縁膜、第２電極層、第３絶縁膜、及び第３電極層を含む、
ことを特徴とする半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、前記第１絶縁膜を含み、
前記ゲート電極は、前記第１電極層、前記第２絶縁膜、前記第２電極層、前記第３絶縁膜、及び前記第３電極層を含み、前記第１から第３電極層は、前記第２及び第３絶縁膜に設けられた開口部により電気的に導通されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート絶縁膜は、前記第１絶縁膜、前記第１電極層、及び第２絶縁膜を含み、
前記ゲート電極は、前記第２電極層、前記第３絶縁膜、及び前記第３電極層を含み、前記第２電極層と前記第３電極層は、前記第３絶縁膜に設けられた開口部により電気的に導通されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１絶縁膜は、前記第１のゲート絶縁膜よりも実効膜厚が厚いことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記周辺トランジスタは、高電圧駆動トランジスタと低電圧駆動トランジスタとを含み、
前記高電圧駆動トランジスタの前記ゲート絶縁膜は、前記低電圧駆動トランジスタの前記ゲート絶縁膜よりも実効膜厚が厚く、
前記低電圧駆動トランジスタの前記ゲート絶縁膜は、前記セルトランジスタの前記第１のゲート絶縁膜よりも実効膜厚が厚いことを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの縮小に伴い、ゲート加工の制御が困難になっている。そのため、平面型の浮遊ゲート構造が提案されているが、平面型の浮遊ゲート構造では、浮遊ゲートと制御ゲートとの間の対向面積が小さくなり、メモリセルの容量結合が小さくなるため、メモリセルへの十分な書き込みができなくなる。
【０００３】
メモリセルの書き込み特性を改善するためには、トンネル絶縁膜の薄膜化を行う必要がある。しかしながら、トンネル絶縁膜を薄膜化すると、メモリセルの容量結合が更に低下するという問題や、浮遊ゲートの電荷保持特性（リテンション特性）が劣化するという問題等が生じる。
【０００４】
一般に、メモリセルの面積が縮小されると、集積回路全体の回路面積が縮小され、その結果、集積回路の製造コストが削減される。しかしながら、メモリセルの面積を縮小する際には、選択トランジスタや周辺トランジスタをどのように作製するかが問題となる。なぜならば、メモリセルの面積が縮小されたとしても、それに起因して、選択トランジスタや周辺トランジスタの特性の悪化、面積の増大、製造工程の複雑化等の問題が生じるのであれば、メモリセルの面積を縮小する効果が低減されてしまうからである。
【０００５】
なお、特許文献１及び２には、複数の浮遊ゲートと、これらの浮遊ゲート間に形成された絶縁膜とを備える半導体記憶装置の例が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４１３５４号公報
【特許文献２】特開２００７−２５０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルの面積を縮小しつつ、選択トランジスタや周辺トランジスタの特性を良好にし且つ製造を容易にすることが可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様は例えば、基板と、前記基板上に順に形成された第１のゲート絶縁膜、第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含み、前記第１及び第２のゲート絶縁膜は、ＦＮ（Fowler-Nordheim）トンネル膜として機能し、前記ゲート間絶縁膜は、電荷ブロック膜として機能するセルトランジスタと、前記基板上に順に形成されたゲート絶縁膜及びゲート電極を含む選択又は周辺トランジスタとを備え、前記ゲート絶縁膜及び前記ゲート電極は、前記基板上に形成された第１絶縁膜と、前記第１絶縁膜上に順に形成され、それぞれ前記第１の浮遊ゲート、前記第２のゲート絶縁膜、前記第２の浮遊ゲート、前記ゲート間絶縁膜、及び前記制御ゲートと同じ材料層から形成された第１電極層、第２絶縁膜、第２電極層、第３絶縁膜、及び第３電極層を含む、ことを特徴とする半導体記憶装置である。
【発明の効果】
【０００９】
本発明によれば、メモリセルの面積を縮小しつつ、選択トランジスタや周辺トランジスタの特性を良好にし且つ製造を容易にすることが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。
【図２】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図３】直接トンネル膜とＦＮトンネル膜について説明するための概念図である。
【図４】直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。
【図５】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図６】第２実施形態の半導体記憶装置の構成を示す側方断面図である。
【図７】第３実施形態の半導体記憶装置の構成を示す側方断面図(1/3)である。
【図８】第３実施形態の半導体記憶装置の構成を示す側方断面図(2/3)である。
【図９】第３実施形態の半導体記憶装置の構成を示す側方断面図(3/3)である。
【図１０】第４実施形態の半導体記憶装置の構成を示す側方断面図である。
【図１１】第５実施形態の半導体記憶装置の構成を示す側方断面図である。
【図１２】第６実施形態の半導体記憶装置の構成を示す側方断面図である。
【図１３】第７実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図１４】第７実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１３】
図１では、メモリセルアレイ領域がＲCで示され、選択トランジスタ領域がＲSで示されている。図１には更に、基板の表面に平行な第１の方向に伸びるビット線ＢＬと、基板の表面に平行な第２の方向に伸びるワード線ＷＬ及び選択線ＳＧが示されている。第１及び第２の方向は、それぞれ矢印Ｘ及びＹで示されており、互いに直交している。
【００１４】
メモリセルアレイ領域ＲCでは、ビット線ＢＬとワード線ＷＬとの各交点ＰCに、セルトランジスタ（メモリセル）が設けられている。一方、選択トランジスタ領域ＲSでは、ビット線ＢＬと選択線ＳＧとの各交点ＰSに、選択トランジスタが設けられている。セルトランジスタは、ビット線ＢＬ及びワード線ＷＬに電気的に接続されており、選択トランジスタは、ビット線ＢＬ及び選択線ＳＧに電気的に接続されている。
【００１５】
図１には更に、素子分離領域Ｒ1と、活性領域（素子領域）Ｒ2が示されている。素子分離領域Ｒ1と活性領域Ｒ2は、共にＸ方向に伸びており、Ｙ方向に沿って基板の表面に交互に設けられている。セルトランジスタと選択トランジスタは、いずれも活性領域Ｒ2上に形成されている。
【００１６】
図２は、第１実施形態の半導体記憶装置の構成を示す側方断面図である。図２は、図１に示すＩ断面における断面図となっている。図２には、基板１０１上に形成されたセルトランジスタ２０１及び選択トランジスタ３０１が示されている。基板１０１は例えば、シリコン基板等の半導体基板である。
【００１７】
各セルトランジスタ２０１は、基板１０１上に順に形成された第１のゲート絶縁膜１１１と、第１の浮遊ゲート１１２と、第２のゲート絶縁膜１１３と、第２の浮遊ゲート１１４と、ゲート間絶縁膜１１５と、制御ゲート１１６とを含んでいる。
【００１８】
第１及び第２のゲート絶縁膜１１１，１１３は、ＦＮ（Fowler-Nordheim）トンネル膜として機能するトンネル絶縁膜である。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。本実施形態の第１及び第２のゲート絶縁膜１１１，１１３の厚さは、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算の実効膜厚で、３ｎｍ以上、好ましくは３〜５ｎｍである。第１及び第２のゲート絶縁膜１１１，１１３は適宜、TOX1，TOX2と表記する。
【００１９】
第１及び第２の浮遊ゲート１１２，１１４は、電荷を蓄積するための電荷蓄積膜として機能する。本実施形態の第１及び第２の浮遊ゲート１１２，１１４は、ポリシリコン層又はメタル層である。第１及び第２の浮遊ゲート１１２，１１４は適宜、FG1，FG2と表記する。
【００２０】
ゲート間絶縁膜１１５は、第１の浮遊ゲート１１２から第２の浮遊ゲート１１４に注入された電荷が、制御ゲート１１６へと通り抜けるのをブロックする電荷ブロック膜として機能する。本実施形態のゲート間絶縁膜１１５の厚さは、ＥＯＴ換算で、第１のゲート絶縁膜１１１の厚さや、第２のゲート絶縁膜１１３の厚さよりも厚くなっている。
【００２１】
制御ゲート１１６は、セルトランジスタ２０１の電位を制御するための制御電極として機能する。本実施形態の制御ゲート１１６は、ポリシリコン層となっている。制御ゲート１１６は適宜、CGと表記する。
【００２２】
なお、ゲート間絶縁膜１１５は適宜、ＩＰＤ（Inter Poly-Si Dielectric）膜とも表記することにする。また、第２のゲート絶縁膜１１３は適宜、ＩＦＤ（Inter Floating-Gates Dielectric）膜とも表記することにする。
【００２３】
以上のように、本実施形態では、各セルトランジスタ２０１の浮遊ゲートを、第１及び第２の浮遊ゲート１１２，１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に第２のゲート絶縁膜１１３を介在させる。これにより、第２の浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、第１のゲート絶縁膜１１１に印加される電界が増加するため、セルトランジスタ２０１の書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。その結果、本実施形態では、書き込み特性の向上及び近接セル干渉効果の抑制を実現しつつ、セルトランジスタ２０１の面積を縮小することが可能となる。
【００２４】
しかしながら、本実施形態のように、セルトランジスタの面積を縮小する際には、選択トランジスタをどのような構造とするかが問題となる。そこで、本実施形態では、図２に示すような選択トランジスタ３０１の構造を採用する。以下、選択トランジスタ３０１の構造について説明する。
【００２５】
各選択トランジスタ３０１は、基板１０１上に順に形成されたゲート絶縁膜１２１と、ゲート電極１２２とを含んでいる。
【００２６】
ゲート絶縁膜１２１は、基板１０１上に順に形成された第１絶縁膜１３１と、第１電極層１３２と、第２絶縁膜１３３とを含んでいる。第１絶縁膜１３１、第１電極層１３２、第２絶縁膜１３３はそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３と同じ材料層から形成される。即ち、第１絶縁膜１３１は、第１のゲート絶縁膜１１１及び第１絶縁膜１３１を形成するための共通の絶縁材層を基板１０１上に形成し、当該絶縁材層をエッチングにより第１のゲート絶縁膜１１１及び第１絶縁膜１３１に加工することで形成され、第１電極層１３２及び第２絶縁膜１３３も同様に形成される。その結果、第１絶縁膜１３１、第１電極層１３２、第２絶縁膜１３３の膜厚はそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３の膜厚と等しくなっている。
【００２７】
ゲート電極１２２は、第２絶縁膜１３３上に順に形成された第２電極層１３４と、第３絶縁膜１３５と、第３電極層１３６とを含んでいる。第２電極層１３４、第３絶縁膜１３５、第３電極層１３６はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６と同じ材料層から形成される。その結果、第２電極層１３４、第３絶縁膜１３５、第３電極層１３６の膜厚はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６の膜厚と等しくなっている。また、第２電極層１３４と第３電極層１３６は、第３絶縁膜１３５に設けられた開口部Ｈにより電気的に導通されている。
【００２８】
以上のように、本実施形態では、各選択トランジスタ３０１のゲート絶縁膜１２１を、第１絶縁膜１３１、第１電極層１３２、及び第２絶縁膜１３３で構成し、ゲート電極１２２を、第２電極層１３４、第３絶縁膜１３５、及び第３電極層１３６で構成する。
【００２９】
更には、これらの絶縁膜及び電極層１３１〜１３６を、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。
【００３０】
このように、本実施形態では、ゲート絶縁膜１２１を、第１絶縁膜１３１、第１電極層１３２、及び第２絶縁膜１３３で構成する。このような構成を採用しない場合、ゲート絶縁膜１２１を、第１絶縁膜１３１のみ、第２絶縁膜１３３のみ、又は第１及び第２絶縁膜１３１，１３３のみで構成する手法が考えられる。しかしながら、この手法では、第１電極層１３２の除去工程が必要となり、半導体記憶装置の製造工程が複雑化することや、第１電極層１３２の除去により、第１絶縁膜１３１や第２絶縁膜１３３の膜質が悪化することが問題となる。また、ゲート絶縁膜１２１を、第１及び第２のゲート絶縁膜１１１，１１３と異なる材料層から形成する手法も考えられるが、この手法でも同様に、半導体記憶装置の製造工程が複雑化すること等が問題となる。
【００３１】
一方、本実施形態によれば、これらの問題を回避できるため、特性の良好な選択トランジスタ３０１を容易に製造することが可能となる。
【００３２】
特に、本実施形態では、第１絶縁膜１３１、第１電極層１３２、第２絶縁膜１３３、第２電極層１３４、第３絶縁膜１３５、及び第３電極層１３６をそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成するため、セルトランジスタ２０１の製造工程と選択トランジスタ３０１の製造工程の大部分が共通化される。これにより、本実施形態では、少ない製造工程数でセルトランジスタ２０１及び選択トランジスタ３０１を製造することが可能となる。
【００３３】
以上のように、本実施形態によれば、セルトランジスタ２０１の面積を縮小しつつ、選択トランジスタ３０１の特性を良好にし且つ製造を容易にすることが可能となる。
【００３４】
なお、各セルトランジスタ２０１は、本実施形態では２層の浮遊ゲート１１２，１１４を含んでいるが、３層以上の浮遊ゲートを含んでいても構わない。各セルトランジスタ２０１がＮ層（Ｎは２以上の整数）の浮遊ゲートを含む場合、各セルトランジスタ２０１は更にＮ層のゲート絶縁膜を含み、これらのゲート絶縁膜と浮遊ゲートとが交互に積層される。また、各選択トランジスタ３０１のゲート絶縁膜１２１は、Ｎ層の絶縁膜とＮ−１層の電極層とを含み、これらの絶縁膜と電極層とが交互に積層される。これらの構成も、本発明の特許請求の範囲に含まれている。
【００３５】
なお、本実施形態では、各選択トランジスタ３０１のゲート絶縁膜１２１は、その下面が第１絶縁膜１３１で形成され、その上面が第２絶縁膜１３３で形成されており、ゲート絶縁膜１２１の上面及び下面には、第１電極層１３２が露出していないという点に留意されたい。
【００３６】
図２には更に、基板１０１内にセルトランジスタ２０１及び選択トランジスタ３０１を挟むよう形成された拡散層１４１と、基板１０１上にセルトランジスタ２０１及び選択トランジスタ３０１を覆うよう形成された層間絶縁膜１４２と、選択トランジスタ３０１間に位置する拡散層１４１上に形成されたコンタクトプラグ１４３が示されている。拡散層１４１は、セルトランジスタ２０１及び選択トランジスタ３０１のソース／ドレイン拡散層として機能する。
【００３７】
ここで、直接トンネル膜とＦＮトンネル膜について説明する。
【００３８】
図３は、直接トンネル膜とＦＮトンネル膜について説明するための概念図である。図３における横方向は、絶縁膜の厚さ方向を表し、図３における縦方向は、絶縁膜の内部及び外部における電位の高さ方向を表す。
【００３９】
図３(Ａ)には、膜厚の薄い絶縁膜が示されている。図３(Ａ)に示す絶縁膜は、直接トンネル膜に相当する。直接トンネル膜とは、直接トンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。直接トンネル膜の近傍に位置する電荷は、矢印Ａで示すように、ある確率で直接トンネリングを起こし、直接トンネル膜を透過する。
【００４０】
一方、図３(Ｂ)には、膜厚の厚い絶縁膜が示されている。図３(Ｂ)に示す絶縁膜は、ＦＮトンネル膜に相当する。ＦＮトンネル膜とは、上述の通り、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ＦＮトンネル膜の近傍に位置する電荷が、直接トンネリングによりＦＮトンネル膜を透過する確率は低い。しかしながら、ＦＮトンネル膜に電界を印加すると、ＦＮトンネル膜のポテンシャル障壁が傾き、障壁が薄くなる。これにより、ＦＮトンネル膜の近傍に位置する電荷は、矢印Ｂで示すように、ＦＮトンネリングを起こし、ＦＮトンネル膜を透過するようになる。
【００４１】
図４は、直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。図４における横軸は、ｎ＋ｐｏｌｙによるｎＭＯＳＦＥＴに印加するゲート電圧［Ｖ］を表し、図４における縦軸は、当該ｎＭＯＳＦＥＴにおけるゲート電流の電流密度［μＡ／ｃｍ２］を表す。
【００４２】
図４には、ｎＭＯＳＦＥＴのゲート絶縁膜（TOX膜（トンネル絶縁膜））の実効膜厚が２．５８ｎｍ、３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合に関し、直接トンネル電流とＦＮトンネル電流とを含むゲート電流の実測値と、ＦＮトンネル電流の理論値が示されている。
【００４３】
図４によれば、TOX膜の実効膜厚が３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合には、ゲート電流は、ゲート電流が流れ始めるゲート電圧以上のほぼ全ゲート電圧領域において、ＦＮトンネル電流におおむね一致している。一方、TOX膜の実効膜厚が２．５８ｎｍの場合には、ゲート電流は、上記ゲート電圧領域における所定の電圧以上の領域内に限り、ＦＮトンネル電流に一致している。
【００４４】
このことから、実効膜厚がおおむね３ｎｍ以上の絶縁膜では、ＦＮトンネリングによる電荷の透過が支配的となることが解る。よって、実効膜厚が３ｎｍ以上の絶縁膜は、ＦＮトンネル膜とみなすことができる。よって、本実施形態では、第１及び第２のゲート絶縁膜１１１，１１３の実効膜厚をそれぞれ、３ｎｍ以上に設定する。これにより、第１及び第２のゲート絶縁膜１１１，１１３は、ＦＮトンネル膜となる。
【００４５】
なお、図４に示すグラフの詳細については、「A. Gupta et al., IEEE Trans. Electron Device Lett. 18 (1977) 580.」を参照されたい。
【００４６】
以下、図５を参照して、第１実施形態の半導体記憶装置の構成について更に詳細に説明する。
【００４７】
図５は、第１実施形態の半導体記憶装置の構成を示す側方断面図である。図５(Ａ)は、図２の一部を抜き出した断面図（ＧＣ（Gate Conductor）断面図）となっている。図５(Ａ)には、基板１０１上に形成されたセルトランジスタ２０１及び選択トランジスタ３０１が示されている。
【００４８】
図５(Ｂ)及び(Ｃ)は、選択トランジスタ３０１の構成を示す側方断面図である。図５(Ｂ)及び(Ｃ)は、図５(Ａ)に示すα断面及びβ断面における断面図（ＡＡ（Active Area）断面図）となっている。図５(Ｂ)及び(Ｃ)には、基板１０１上に形成され、選択トランジスタ３０１間に介在している素子分離絶縁膜１４４が示されている。
【００４９】
図５(Ａ)に示すように、選択トランジスタ３０１の第３絶縁膜１３５には開口部Ｈが設けられており、選択トランジスタ３０１の中央部（ＳＧ中央部）では、第３絶縁膜１３５が除去され、端部（ＳＧ端部）では、第３絶縁膜１３５が残存している。
【００５０】
そのため、ＳＧ端部では、図５(Ｂ)に示すように、第３電極層１３６が、第３絶縁膜１３５を介して、第２電極層１３４及び素子分離絶縁膜１４４上に形成されている。一方、ＳＧ中央部では、図５(Ｃ)に示すように、第３電極層１３６が、第３絶縁膜１３５を介さずに、第２電極層１３４及び素子分離絶縁膜１４４上に形成されており、第２電極層１３４と第３電極層１３６がダイレクトに接触している。
【００５１】
なお、開口部Ｈの形状や、第３絶縁膜１３５及び第３電極層１３６の形状の変形例については、後述の第２及び第３実施形態にて説明する。
【００５２】
以上のように、本実施形態では、各セルトランジスタ２０１の浮遊ゲートを、第１及び第２の浮遊ゲート１１２，１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に第２のゲート絶縁膜１１３を介在させる。これにより、第２の浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、第１のゲート絶縁膜１１１に印加される電界が増加するため、セルトランジスタ２０１の書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。その結果、本実施形態では、書き込み特性の向上及び近接セル干渉効果の抑制を実現しつつ、セルトランジスタ２０１の面積を縮小することが可能となる。
【００５３】
また、本実施形態では、各選択トランジスタ３０１のゲート絶縁膜１２１を、第１絶縁膜１３１、第１電極層１３２、及び第２絶縁膜１３３で構成し、ゲート電極１２２を、第２電極層１３４、第３絶縁膜１３５、及び第３電極層１３６で構成する。更には、これらの絶縁膜及び電極層１３１〜１３６を、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。これにより、選択トランジスタ３０１のゲート絶縁膜１２１を、セルトランジスタ２０１の第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第２のゲート絶縁膜１１３と作り分ける工程が不要となる。その結果、本実施形態では、特性の良好な選択トランジスタ３０１を容易に製造することが可能となる。
【００５４】
このように、本実施形態によれば、セルトランジスタ２０１の面積を縮小しつつ、選択トランジスタ３０１の特性を良好にし且つ製造を容易にすることが可能となる。
【００５５】
以下、本発明の第２から第７実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００５６】
（第２実施形態）
図６は、第２実施形態の半導体記憶装置の構成を示す側方断面図である。図６(Ａ)は、図２の一部を抜き出したＧＣ断面図、図６(Ｂ)及び(Ｃ)はそれぞれ、図６(Ａ)に示すα断面及びβ断面におけるＡＡ断面図となっている。図６(Ａ)〜(Ｃ)はそれぞれ、図５(Ａ)〜(Ｃ)に対応している。
【００５７】
ここで、図５と図６とを比較する。
【００５８】
図５(Ｂ)及び(Ｃ)では、素子分離絶縁膜１４４の上面の高さは、第２電極層１３４の上面の高さと等しくなっている。その結果、図５(Ｂ)及び(Ｃ)では、素子分離絶縁膜１４４上における第３絶縁膜１３５及び第３電極層１３６の下面の高さがそれぞれ、第２電極層１３４上における第３絶縁膜１３５及び第３電極層１３６の下面の高さと等しくなっている。
【００５９】
一方、図６(Ｂ)及び(Ｃ)では、素子分離絶縁膜１４４の上面の高さは、第２電極層１３４の上面の高さよりも低くなっている。その結果、図６(Ｂ)及び(Ｃ)では、素子分離絶縁膜１４４上における第３絶縁膜１３５及び第３電極層１３６の下面の高さがそれぞれ、第２電極層１３４上における第３絶縁膜１３５及び第３電極層１３６の下面の高さよりも低くなっており、第３絶縁膜１３５及び第３電極層１３６が、互いに隣接する選択トランジスタ３０１間に落とし込まれている。
【００６０】
これにより、第２実施形態（図６）では、第１実施形態（図５）に比べ、第２電極層１３４と第３電極層１３６との容量結合が大きくなっている。
【００６１】
なお、図５(Ｃ)及び図６(Ｃ)に示すβ断面では、第３絶縁膜１３５が完全に除去されている。しかしながら、第２電極層１３４と第３電極層１３６が電気的に導通されていれば、これらのβ断面に、第３絶縁膜１３５が部分的に残存していても構わない。例えば、これらのβ断面において、第３絶縁膜１３５が素子分離絶縁膜１４４上に残存していても構わない。
【００６２】
第２実施形態によれば、上述の第１実施形態と同様、セルトランジスタ２０１の面積を縮小しつつ、選択トランジスタ３０１の特性を良好にし且つ製造を容易にすることが可能となる。
【００６３】
また、第２実施形態によれば、第３絶縁膜１３５及び第３電極層１３６を選択トランジスタ３０１間に落とし込むことで、第２電極層１３４と第３電極層１３６との容量結合を増大させることが可能となる。
【００６４】
（第３実施形態）
図７から図９は、第３実施形態の半導体記憶装置の構成を示す側方断面図である。図７から図９には、開口部Ｈの形状の様々な変形例が示されている。
【００６５】
図７(Ａ)には、開口部Ｈを形成する際に、第３絶縁膜１３５に加え第２電極層１３４の一部も削り取られた変形例が示されている。開口部Ｈは、ＲＩＥ（Reactive Ion Etching）により形成する場合が多いが、第２電極層１３４と第３絶縁膜１３５の材料によっては、ＲＩＥの選択比を十分に大きくすることが困難な場合がある。よって、開口部Ｈは、第２電極層１３４を貫通しさえしなければ、第２電極層１３４の一部が削り取られるよう形成しても構わない。
【００６６】
図７(Ｂ)〜図９(Ｃ)には、開口部Ｈの形状のその他の変形例が示されている。
【００６７】
図７(Ａ)では、開口部Ｈが、選択トランジスタ３０１の中央部に形成されているのに対し、図７(Ｂ)〜図８(Ａ)では、開口部Ｈが、選択トランジスタ３０１のその他の部分に形成されている。また、図８(Ｂ)では、開口部Ｈの側面が、テーパー形状を有している。
【００６８】
また、図８(Ｃ)〜図９(Ｃ)には、開口部ＨのＡＡ断面形状の例が示されている。図８(Ｃ)及び図９(Ａ)に示すように、開口部Ｈは、第２電極層１３４上と素子分離絶縁膜１４４上とにまたがって形成しても構わない。また、図９(Ｂ)及び(Ｃ)に示すように、開口部Ｈは、複数の選択トランジスタ３０１にまたがって形成しても構わない。また、図９(Ａ)及び(Ｃ)に示すように、開口部Ｈは、第２電極層１３４を貫通しさえしなければ、第２電極層１３４及び素子分離絶縁膜１４４の一部が削り取られるよう形成しても構わない。
【００６９】
以上のように、開口部Ｈの形状は、第１及び第２実施形態の形状に限定されず、様々な形状とすることが可能である。
【００７０】
第３実施形態によれば、第１及び第２実施形態と同様、セルトランジスタ２０１の面積を縮小しつつ、選択トランジスタ３０１の特性を良好にし且つ製造を容易にすることが可能となる。
【００７１】
（第４実施形態）
図１０は、第４実施形態の半導体記憶装置の構成を示す側方断面図である。
【００７２】
図１０(Ａ)には、図５(Ａ)と同様、セルトランジスタ２０１及び選択トランジスタ３０１の構成が示されている。また、図１０(Ｂ)及び(Ｃ)には、周辺トランジスタであるＬＶトランジスタ４０１及びＨＶトランジスタ５０１の構成が示されている。ＬＶトランジスタ４０１及びＨＶトランジスタ５０１は、本発明の低電圧駆動及び高電圧駆動トランジスタの例であり、ソース／ドレイン拡散層１４１に挟まれ、層間絶縁膜１４２で覆われるよう、基板１０１上に形成されている。
【００７３】
ＬＶトランジスタ４０１は、図１０(Ｂ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１５１と、ゲート電極１５２とを含んでいる。
【００７４】
ゲート絶縁膜１５１は、基板１０１上に順に形成された第１絶縁膜１６１と、第１電極層１６２と、第２絶縁膜１６３とを含んでいる。第１絶縁膜１６１、第１電極層１６２、第２絶縁膜１６３はそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３と同じ材料層から形成される。その結果、第１絶縁膜１６１、第１電極層１６２、第２絶縁膜１６３の膜厚はそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３の膜厚と等しくなっている。
【００７５】
ゲート電極１５２は、第２絶縁膜１６３上に順に形成された第２電極層１６４と、第３絶縁膜１６５と、第３電極層１６６とを含んでいる。第２電極層１６４、第３絶縁膜１６５、第３電極層１６６はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６と同じ材料層から形成される。その結果、第２電極層１６４、第３絶縁膜１６５、第３電極層１６６の膜厚はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６の膜厚と等しくなっている。また、第２電極層１６４と第３電極層１６６は、第３絶縁膜１６５に設けられた開口部Ｈ1により電気的に導通されている。
【００７６】
以上のように、本実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３で構成し、ゲート電極１５２を、第２電極層１６４、第３絶縁膜１６５、及び第３電極層１６６で構成する。
【００７７】
更には、これらの絶縁膜及び電極層１６１〜１６６を、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。
【００７８】
これにより、本実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、セルトランジスタ２０１の第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第２のゲート絶縁膜１１３と作り分ける工程が不要となる。その結果、本実施形態では、特性の良好なＬＶトランジスタ４０１を容易に製造することが可能となる。
【００７９】
また、ＨＶトランジスタ５０１は、図１０(Ｃ)に示すように、基板１０１上に順に形成されたゲート絶縁膜１７１と、ゲート電極１７２とを含んでいる。
【００８０】
ゲート絶縁膜１７１は、基板１０１上に順に形成された第１絶縁膜１８１と、第１電極層１８２と、第２絶縁膜１８３とを含んでいる。第１電極層１８２、第２絶縁膜１８３はそれぞれ、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３と同じ材料層から形成される。その結果、第１電極層１８２、第２絶縁膜１８３の膜厚はそれぞれ、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３の膜厚と等しくなっている。一方、第１絶縁膜１８１の膜厚は、第１のゲート絶縁膜１１１の膜厚よりも厚くなっている。
【００８１】
ゲート電極１７２は、第２絶縁膜１８３上に順に形成された第２電極層１８４と、第３絶縁膜１８５と、第３電極層１８６とを含んでいる。第２電極層１８４、第３絶縁膜１８５、第３電極層１８６はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６と同じ材料層から形成される。その結果、第２電極層１８４、第３絶縁膜１８５、第３電極層１８６の膜厚はそれぞれ、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６の膜厚と等しくなっている。また、第２電極層１８４と第３電極層１８６は、第３絶縁膜１８５に設けられた開口部Ｈ2により電気的に導通されている。
【００８２】
以上のように、本実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１を、第１絶縁膜１８１、第１電極層１８２、及び第２絶縁膜１８３で構成し、ゲート電極１７２を、第２電極層１８４、第３絶縁膜１８５、及び第３電極層１８６で構成する。
【００８３】
更には、絶縁膜１８３，１８５及び電極層１８２，１８４，１８６を、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。
【００８４】
これにより、本実施形態では、第１絶縁膜１８１と第１のゲート絶縁膜１１１とを作り分ける工程こそ必要となるものの、ＨＶトランジスタ５０１のゲート絶縁膜１７１を、セルトランジスタ２０１の第１の浮遊ゲート１１２及び第２のゲート絶縁膜１１３と作り分ける工程が不要となる。その結果、本実施形態では、特性の良好なＨＶトランジスタ５０１を容易に製造することが可能となる。
【００８５】
ここで、ＬＶトランジスタ４０１の第１絶縁膜１６１と、ＨＶトランジスタ５０１の第１絶縁膜１８１について説明する。
【００８６】
フラッシュメモリでは、一般に、書き込み及び消去の際に２０Ｖ以上のバイアス電圧が必要となる。そのため、フラッシュメモリの周辺トランジスタは、一般に、２０Ｖ以上の高いバイアス電圧が印加されるＨＶトランジスタと、１．５〜２．５Ｖ程度の比較的低いバイアス電圧が印加されるＬＶトランジスタの２種類で構成される。
【００８７】
ＬＶトランジスタに印加されるバイアス電圧が、選択トランジスタに印加されるバイアス電圧と同程度の場合には、図１０(Ｂ)に示すように、ＬＶトランジスタの構成を、選択トランジスタと同じ構成とすることができる。即ち、図１０(Ｂ)に示すように、ＬＶトランジスタ４０１の第１絶縁膜１６１の膜厚を、選択トランジスタ３０１の第１絶縁膜１３１の膜厚と同程度とすることができる。
【００８８】
一方、ＨＶトランジスタでは、ＳｉＯ２膜厚換算で３０〜４０ｎｍ程度の、厚いゲート絶縁膜が必要となる。そのため、ＨＶトランジスタでは、ＬＶトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜が必要になる。
【００８９】
そこで、本実施形態では、セルトランジスタ２０１の第１のゲート絶縁膜１１１用の絶縁材層を形成する前に、ＨＶトランジスタ５０１の第１絶縁膜１８１用の絶縁材層を形成する。そして、ＨＶトランジスタ５０１の形成予定領域以外からＨＶトランジスタ５０１用の絶縁材層を除去する。その後、セルトランジスタ２０１の第１のゲート絶縁膜１１１用の絶縁材層を形成し、セルトランジスタ２０１、選択トランジスタ３０１、ＬＶトランジスタ４０１、及びＨＶトランジスタ５０１の形成予定領域以外から当該絶縁材層を除去する。これにより、これらのトランジスタの第１のゲート絶縁膜１１１、第１絶縁膜１３１、第１絶縁膜１６１、第１絶縁膜１８１が形成され、第１絶縁膜１８１の膜厚は、第１のゲート絶縁膜１１１、第１絶縁膜１３１、第１絶縁膜１６１の膜厚よりも厚くなる。
【００９０】
なお、ＨＶトランジスタ５０１用の絶縁材層は、２０〜３０ｎｍ程度のＳｉＯ２膜を熱酸化により形成することで形成してもよいし、ＳｉＯ２膜をＣＶＤ（化学気相成長）等により堆積することで形成してもよい。
【００９１】
また、ＨＶトランジスタ５０１の第１絶縁膜１８１は、詳細には、ＳｉＯ２膜厚換算の実効膜厚で、セルトランジスタ２０１の第１のゲート絶縁膜１１１等よりも厚くなるよう形成される。また、その他のトランジスタの第１のゲート絶縁膜１１１、第１絶縁膜１３１、及び第１絶縁膜１６１は、同じ材料層から形成されるため、一般には物理膜厚、実効膜厚ともに互いに等しくなる。
【００９２】
以上のように、本実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３で構成し、ゲート電極１５２を、第２電極層１６４、第３絶縁膜１６５、及び第３電極層１６６で構成する。更には、これらの絶縁膜及び電極層１６１〜１６６を、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。これにより、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、セルトランジスタ２０１の第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、及び第２のゲート絶縁膜１１３と作り分ける工程が不要となる。その結果、本実施形態では、特性の良好なＬＶトランジスタ４０１を容易に製造することが可能となる。
【００９３】
また、本実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１を、第１絶縁膜１８１、第１電極層１８２、及び第２絶縁膜１８３で構成し、ゲート電極１７２を、第２電極層１８４、第３絶縁膜１８５、及び第３電極層１８６で構成する。更には、絶縁膜１８３，１８５及び電極層１８２，１８４，１８６を、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。これにより、第１絶縁膜１８１と第１のゲート絶縁膜１１１とを作り分ける工程こそ必要となるものの、ＨＶトランジスタ５０１のゲート絶縁膜１７１を、セルトランジスタ２０１の第１の浮遊ゲート１１２及び第２のゲート絶縁膜１１３と作り分ける工程が不要となる。その結果、本実施形態では、特性の良好なＨＶトランジスタ５０１を容易に製造することが可能となる。
【００９４】
このように、本実施形態によれば、セルトランジスタ２０１の面積を縮小しつつ、周辺トランジスタ４０１，５０１の特性を良好にし且つ製造を容易にすることが可能となる。
【００９５】
（第５実施形態）
図１１は、第５実施形態の半導体記憶装置の構成を示す側方断面図である。
【００９６】
図１１には、図１０と同様、セルトランジスタ２０１、選択トランジスタ３０１、ＬＶトランジスタ４０１、及びＨＶトランジスタ５０１の構成が示されている。
【００９７】
ここで、第４実施形態と第５実施形態とを比較する。
【００９８】
第４実施形態では、図１０(Ｃ)に示すように、ＨＶトランジスタ５０１のゲート絶縁膜１７１が、第１絶縁膜１８１、第１電極層１８２、及び第２絶縁膜１８３で構成されている。更には、第１絶縁膜１８１の膜厚が、第１のゲート絶縁膜１１１の膜厚よりも厚くなっている。このような構成のＨＶトランジスタ５０１では、第１絶縁膜１８１の厚膜化に起因して、第１電極層１８２に入り込んだ電荷がＨＶトランジスタ５０１の特性を変動させてしまう場合がある。
【００９９】
そこで、第５実施形態では、図１１(Ｃ)に示すように、ＨＶトランジスタ５０１の開口部Ｈ2を、第３絶縁膜１８５、第２電極層１８４、及び第２絶縁膜１８３を貫通するよう形成する。これにより、第１〜第３電極層１８２，１８４，１８６が、開口部Ｈ2により電気的に導通される。
【０１００】
その結果、第５実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１が、第１絶縁膜１８１のみにより構成され、ゲート電極１７２が、第１電極層１８２、第２絶縁膜１８３、第２電極層１８４、第３絶縁膜１８５、及び第３電極層１８６により構成されている。これにより、第１電極層１８２への電荷トラップによるＨＶトランジスタ５０１の特性の変動を抑制することが可能となる。
【０１０１】
なお、第４実施形態では、開口部Ｈ，Ｈ1，及びＨ2を同時に形成するのに対し、第５実施形態では、開口部Ｈ及びＨ1と開口部Ｈ2とを順番に形成する。第５実施形態では、開口部Ｈ2を、開口部Ｈ及びＨ1の形成前に形成してもよいし、開口部Ｈ及びＨ1の形成後に形成してもよい。
【０１０２】
また、第５実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１は、ＳｉＯ２膜厚換算の実効膜厚で、ＬＶトランジスタ４０１のゲート絶縁膜１５１よりも厚くなるよう形成される。即ち、ＨＶトランジスタ５０１の第１絶縁膜１８１の実効膜厚は、ＬＶトランジスタ４０１の第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３の実効膜厚の合計よりも厚く設定される。
【０１０３】
以上のように、本実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１を、第１絶縁膜１８１で構成し、ゲート電極１７２を、第１電極層１８２、第２絶縁膜１８３、第２電極層１８４、第３絶縁膜１８５、及び第３電極層１８６で構成する。更には、絶縁膜１８３，１８５及び電極層１８２，１８４，１８６を、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。これにより、本実施形態では、特性の良好なＨＶトランジスタ５０１を容易に製造することが可能となると共に、第１電極層１８２への電荷トラップによるＨＶトランジスタ５０１の特性の変動を抑制することが可能となる。
【０１０４】
（第６実施形態）
図１２は、第６実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１０５】
図１２には、図１１と同様、セルトランジスタ２０１、選択トランジスタ３０１、ＬＶトランジスタ４０１、及びＨＶトランジスタ５０１の構成が示されている。
【０１０６】
本実施形態では、図１２(Ｂ)及び(Ｃ)に示すように、ＨＶトランジスタ５０１の第１絶縁膜１８１の膜厚に加え、ＬＶトランジスタ４０１の第１絶縁膜１６１の膜厚も、第１のゲート絶縁膜１１１の膜厚よりも厚くなっている。そのため、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３で構成すると、第１電極層１６２に入り込んだ電荷がＬＶトランジスタ４０１の特性を変動させてしまう場合がある。
【０１０７】
そこで、本実施形態では、図１２(Ｂ)に示すように、ＬＶトランジスタ４０１の開口部Ｈ1を、第３絶縁膜１６５、第２電極層１６４、及び第２絶縁膜１６３を貫通するよう形成する。これにより、第１〜第３電極層１６２，１６４，１６６が、開口部Ｈ1により電気的に導通される。
【０１０８】
その結果、本実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１が、第１絶縁膜１６１のみにより構成され、ゲート電極１５２が、第１電極層１６２、第２絶縁膜１６３、第２電極層１６４、第３絶縁膜１６５、及び第３電極層１６６により構成されている。これにより、第１電極層１６２への電荷トラップによるＬＶトランジスタ４０１の特性の変動を抑制することが可能となる。
【０１０９】
なお、第５実施形態では、開口部Ｈ及びＨ1と開口部Ｈ2とを順番に形成するのに対し、第６実施形態では、開口部Ｈと開口部Ｈ1及びＨ2とを順番に形成する。第６実施形態では、開口部Ｈ1及びＨ2を、開口部Ｈの形成前に形成してもよいし、開口部Ｈの形成後に形成してもよい。
【０１１０】
また、第６実施形態では、ＨＶトランジスタ５０１のゲート絶縁膜１７１は、ＳｉＯ２膜厚換算の実効膜厚で、ＬＶトランジスタ４０１のゲート絶縁膜１５１よりも厚くなるよう形成される。即ち、ＨＶトランジスタ５０１の第１絶縁膜１８１の実効膜厚は、ＬＶトランジスタ４０１の第１絶縁膜１６１の実効膜厚よりも厚く設定される。
【０１１１】
また、第６実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１は、ＳｉＯ２膜厚換算の実効膜厚で、セルトランジスタ２０１の第１のゲート絶縁膜１１１よりも厚くなるよう形成される。即ち、ＬＶトランジスタ４０１の第１絶縁膜１６１の実効膜厚は、セルトランジスタ２０１の第１のゲート絶縁膜１１１の実効膜厚よりも厚く設定される。
【０１１２】
ここで、ＨＶトランジスタ５０１の第１絶縁膜１８１、及びＬＶトランジスタ４０１の第１絶縁膜１６１を形成する方法の例について説明する。
【０１１３】
当該方法では、セルトランジスタ２０１の第１のゲート絶縁膜１１１用の絶縁材層を形成する前に、ＨＶトランジスタ５０１の第１絶縁膜１８１用の絶縁材層を形成する。そして、ＨＶトランジスタ５０１の形成予定領域以外からＨＶトランジスタ５０１用の絶縁材層を除去する。
【０１１４】
次に、ＬＶトランジスタ４０１の第１絶縁膜１６１用の絶縁材層を形成する。そして、ＬＶトランジスタ４０１及びＨＶトランジスタ５０１の形成予定領域以外から当該絶縁材層を除去する。
【０１１５】
次に、セルトランジスタ２０１の第１のゲート絶縁膜１１１用の絶縁材層を形成する。そして、セルトランジスタ２０１、選択トランジスタ３０１、ＬＶトランジスタ４０１、及びＨＶトランジスタ５０１の形成予定領域以外から当該絶縁材層を除去する。
【０１１６】
これにより、これらのトランジスタの第１のゲート絶縁膜１１１、第１絶縁膜１３１、第１絶縁膜１６１、及び第１絶縁膜１８１が形成される。加えて、第１絶縁膜１８１の膜厚が、第１絶縁膜１６１の膜厚よりも厚くなり、第１絶縁膜１６１の膜厚が、第１のゲート絶縁膜１１１、第１絶縁膜１３１の膜厚よりも厚くなる。
【０１１７】
以上のように、本実施形態では、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、第１絶縁膜１６１で構成し、ゲート電極１５２を、第１電極層１６２、第２絶縁膜１６３、第２電極層１６４、第３絶縁膜１６５、及び第３電極層１６６で構成する。更には、絶縁膜１６３，１６５及び電極層１６２，１６４，１６６を、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、及び制御ゲート１１６と同じ材料層から形成する。これにより、本実施形態では、特性の良好なＬＶトランジスタ４０１を容易に製造することが可能となると共に、第１電極層１６２への電荷トラップによるＬＶトランジスタ４０１の特性の変動を抑制することが可能となる。
【０１１８】
なお、本実施形態では、ＬＶトランジスタ４０１の第１絶縁膜１６１を厚膜化しつつ、ＬＶトランジスタ４０１のゲート絶縁膜１５１を、第１絶縁膜１６１、第１電極層１６２、及び第２絶縁膜１６３で構成し、ゲート電極１５２を、第２電極層１６４、第３絶縁膜１６５、及び第３電極層１６６で構成しても構わない。第４実施形態のＨＶトランジスタ５０１と同様である。
【０１１９】
（第７実施形態）
図１３及び図１４は、第７実施形態の半導体記憶装置の製造方法を示す側方断面図である。本実施形態では、図２に示す半導体記憶装置を製造する方法の一例を説明する。
【０１２０】
まず、図１３(Ａ)に示すように、基板１０１上に、セルトランジスタ２０１及び選択トランジスタ３０１の材料となる第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、及び第３絶縁膜６０５を順に形成する。
【０１２１】
なお、本方法では、第２電極層６０４の形成工程と第３絶縁膜６０５の形成工程との間に、第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、及び第２電極層６０４のＲＩＥ加工が行われる。この際に、基板１０１上に素子分離絶縁膜１４４（図５参照）が形成される。
【０１２２】
次に、図１３(Ｂ)に示すように、第３絶縁膜６０５上にマスク層６１１を形成し、マスク層６１１のパターニングを行う。マスク層６１１はここでは、レジスト膜である。次に、図１３(Ｂ)に示すように、マスク層６１１を利用したＲＩＥ加工により、基板１０１上における選択トランジスタ３０１の形成予定領域において、第３絶縁膜６０５を貫通する開口部Ｈを形成する。次に、マスク層６１１を除去する。
【０１２３】
次に、図１３(Ｃ)に示すように、第３絶縁膜６０５上に、セルトランジスタ２０１及び選択トランジスタ３０１の材料となる第３電極層６０６を形成する。これにより、開口部Ｈに第３電極層６０６が埋め込まれ、第２電極層６０４と第３電極層６０６が、開口部Ｈにより電気的に導通される。
【０１２４】
次に、図１４(Ａ)に示すように、第３電極層６０６上にマスク層６１２を形成し、マスク層６１２のパターニングを行う。マスク層６１２はここでは、レジスト膜である。
【０１２５】
次に、図１４(Ｂ)に示すように、マスク層６１２を利用して、第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、第３絶縁膜６０５、及び第３電極層６０６のＲＩＥ加工を行う。
【０１２６】
これにより、第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、第３絶縁膜６０５、第３電極層６０６からそれぞれ、第１のゲート絶縁膜１１１、第１の浮遊ゲート１１２、第２のゲート絶縁膜１１３、第２の浮遊ゲート１１４、ゲート間絶縁膜１１５、制御ゲート１１６が形成され、基板１０１上にセルトランジスタ２０１が形成される（図１４(Ｂ)）。
【０１２７】
更には、第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、第３絶縁膜６０５、第３電極層６０６からそれぞれ、第１絶縁膜１３１、第１電極層１３２、第２絶縁膜１３３、第２電極層１３４、第３絶縁膜１３５、第３電極層１３６が形成され、基板１０１上に選択トランジスタ３０１が形成される（図１４(Ｂ)）。
【０１２８】
その後、本方法では、拡散層１４１の形成、マスク層６１２の除去、層間絶縁膜１４２の形成等が行われる（図１４(Ｃ)）。更には、コンタクトプラグの形成や、配線層の形成が行われる。このようにして、半導体記憶装置が製造される。
【０１２９】
なお、ＬＶトランジスタ４０１やＨＶトランジスタ５０１も、第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、第３絶縁膜６０５、及び第３電極層６０６から形成可能である。
【０１３０】
これらのトランジスタを形成する場合、図１３(Ｂ)に示す工程では、開口部Ｈに加え、開口部Ｈ1及びＨ2が形成される。また、ＬＶトランジスタ４０１の第１絶縁膜１６１や、ＨＶトランジスタ５０１の第１絶縁膜１８１を厚膜化する場合には、第１絶縁膜６０１の形成前に、第１絶縁膜１８１用の絶縁材層を形成する工程や、第１絶縁膜１６１用の絶縁材層を形成する工程を予め行っておく。
【０１３１】
以上のように、本実施形態では、セルトランジスタ２０１及び選択トランジスタ３０１を、共通の材料層である第１絶縁膜６０１、第１電極層６０２、第１絶縁膜６０３、第２電極層６０４、第３絶縁膜６０５、及び第３電極層６０６から形成する。これにより、本実施形態では、第１から第３実施形態で述べたように、セルトランジスタ２０１の面積を縮小しつつ、選択トランジスタ３０１の特性を良好にし且つ製造を容易にすることが可能となる。
【０１３２】
また、本実施形態の半導体記憶装置の製造方法は、上述したように、周辺トランジスタであるＬＶトランジスタ４０１及びＨＶトランジスタ５０１にも適用可能である。これにより、本実施形態では、第４から第６実施形態で述べたように、セルトランジスタ２０１の面積を縮小しつつ、これらの周辺トランジスタの特性を良好にし且つ製造を容易にすることが可能となる。
【０１３３】
以上、本発明の具体的な態様の例を、第１から第７実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１３４】
１０１  基板
１１１  第１のゲート絶縁膜
１１２  第１の浮遊ゲート
１１３  第２のゲート絶縁膜
１１４  第２の浮遊ゲート
１１５  ゲート間絶縁膜
１１６  制御ゲート
１２１、１５１、１７１  ゲート絶縁膜
１２２、１５２、１７２  ゲート電極
１３１、１６１、１８１  第１絶縁膜
１３２、１６２、１８２  第１電極層
１３３、１６３、１８３  第２絶縁膜
１３４、１６４、１８４  第２電極層
１３５、１６５、１８５  第３絶縁膜
１３６、１６６、１８６  第３電極層
１４１  拡散層
１４２  層間絶縁膜
１４３  コンタクトプラグ
１４４  素子分離絶縁膜
２０１  セルトランジスタ
３０１  選択トランジスタ
４０１  ＬＶトランジスタ
５０１  ＨＶトランジスタ
６０１  第１絶縁膜
６０２  第１電極層
６０３  第２絶縁膜
６０４  第２電極層
６０５  第３絶縁膜
６０６  第３電極層
６１１  マスク層
６１２  マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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