(57)【要約】【課題】超音波接合する場合に、半導体チップに設けられたバンプの位置にかかわらず、全てのバンプが確実に接合されるようにし、全てのバンプにおいて十分な接合強度が得られるようにする。【解決手段】半導体装置の製造方法を、複数のバンプ１（１Ａ，１Ｂ）を有する半導体チップ２を形成する工程と、半導体チップ２の複数のバンプ１と実装基板の表面電極とを超音波接合する工程とを含むものとし、半導体チップ形成工程において、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる第１バンプ１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられる第２バンプ１Ｂの径よりも大きくなっている半導体チップ２を形成する。【選択図】図１
2011210789.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンプを有する半導体チップを形成する工程と、
前記半導体チップの前記複数のバンプと実装基板の表面電極とを超音波接合する工程とを含み、
前記半導体チップ形成工程において、超音波接合する際に超音波振動方向に直交する端辺となる前記半導体チップの端辺の近傍領域に設けられる第１バンプの径が前記端辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっている半導体チップを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体チップ形成工程において、前記第１バンプが前記半導体チップの長辺の近傍領域に設けられており、前記第２バンプが前記長辺近傍領域以外の領域に設けられている半導体チップを形成することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体チップ形成工程において、前記第２バンプとして前記端辺近傍領域以外の領域の中央部から周辺部へ向けて径が大きくなる複数のバンプを有する半導体チップを形成することを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体チップ形成工程において、前記第１バンプ及び前記第２バンプとして前記半導体チップの全面にわたって設けられている複数のバンプを有する半導体チップを形成することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体チップ形成工程において、前記第１バンプ及び前記第２バンプとして前記半導体チップの周辺のみに設けられている複数のバンプを有する半導体チップを形成することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体素子と、
前記半導体素子の上方に形成された複数のバンプとを備え、
前記複数のバンプは、前記半導体素子の長辺の近傍領域に設けられる第１バンプの径が前記長辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化、薄型化に伴い、電子部品を高密度に実装するために、半導体デバイスなどの電子部品をダイレクトに実装基板に搭載するフリップチップ実装が用いられてきている。
低温でのプロセスが可能で低コストの接合方法としては、例えば図１３に示すように、荷重を加えながら超音波を印加して、半導体チップに設けられためっきバンプやスタッドバンプなどの複数のバンプと実装基板の表面電極とを金属接合させる方法がある。これを超音波接合という。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０２４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、超音波接合では、接合時に、半導体チップに設けられたバンプの位置によって、バンプに過剰な応力が加わり、バンプが変形してしまう場合がある。バンプが変形してしまうと、接合が難しい。また、接合できたとしても、十分な接合強度が得られない。
そこで、超音波接合する場合に、半導体チップに設けられたバンプの位置にかかわらず、全てのバンプが確実に接合されるようにし、全てのバンプにおいて十分な接合強度が得られるようにしたい。
【課題を解決するための手段】
【０００５】
このため、本半導体装置の製造方法は、複数のバンプを有する半導体チップを形成する工程と、半導体チップの複数のバンプと実装基板の表面電極とを超音波接合する工程とを含み、半導体チップ形成工程において、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップの端辺の近傍領域に設けられる第１バンプの径が端辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっている半導体チップを形成することを要件とする。
【０００６】
本半導体装置は、半導体素子と、半導体素子の上方に形成された複数のバンプとを備え、複数のバンプは、半導体素子の長辺の近傍領域に設けられる第１バンプの径が長辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっていることを要件とする。
【発明の効果】
【０００７】
したがって、本半導体装置及びその製造方法によれば、超音波接合する場合に、半導体チップに設けられたバンプの位置にかかわらず、全てのバンプが確実に接合され、全てのバンプにおいて十分な接合強度が得られるという利点がある。
【図面の簡単な説明】
【０００８】
【図１】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップ）の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図２】一実施形態にかかる半導体装置（半導体チップ）の一の変形例の構成を示す模式的平面図である。
【図３】一実施形態にかかる半導体装置（半導体チップ）の他の変形例の構成を示す模式的平面図である。
【図４】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップを実装基板上に実装したもの）の構成及びその製造方法を説明するための模式的断面図である。
【図５】一実施形態にかかる半導体装置（半導体チップ）の第１具体例及び第２具体例の構成を示す模式的平面図である。
【図６】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図７】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｃ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｃ）は、一実施形態にかかる半導体装置の製造方法の第２具体例を説明するための模式的断面図である。
【図１０】（Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。
【図１１】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。
【図１２】一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。
【図１３】従来の超音波接合を説明するための模式図である。
【発明を実施するための形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１２を参照しながら説明する。
本実施形態にかかる半導体装置は、超音波接合によって実装基板上に実装される半導体チップであって、図１に示すように、超音波接合に用いて好適の複数のバンプ１を有する半導体チップ２である。つまり、本半導体装置は、半導体素子３と、半導体素子３の上方に形成された複数のバンプ１とを備える半導体チップ２である。この半導体チップ２は、複数のバンプ１と実装基板の表面電極とを超音波接合することによって実装基板上に搭載される。なお、半導体素子３を半導体デバイスともいう。
【００１０】
ここで、半導体素子３は、集積回路（図示せず）と、表面電極４とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
また、複数のバンプ１は、半導体チップ２の全面にわたって設けられている。このため、複数のバンプ１をエリアバンプともいう。また、複数のバンプ１が形成されている面を半導体素子接合面という。
【００１１】
ここでは、バンプ１は、金属めっきで形成されためっきバンプである。具体的には、バンプ１は、金めっきで形成された金めっきバンプである。なお、バンプ１は、金又は銅を少なくとも含む金属バンプであれば良い。例えば、金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１Ａ，１Ｂを低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。つまり、フォトリソグラフィ技術でレジストをパターニングした後、金属をめっきする方法で金属めっきバンプを形成するようにすれば、異なる径を有するバンプ１Ａ，１Ｂを低コストで作製することが可能となる。
【００１２】
また、複数のバンプ１は、同一の高さになるように形成される。なお、バンプ１は円形や楕円形に限られるものではなく、多角形であっても良い。この場合、対角線がバンプ径に相当する。
ところで、本実施形態では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ（第１バンプ）１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ（第２バンプ）１Ｂの径よりも大きくなっている。つまり、半導体素子３の端辺近傍領域５Ａに設けられるバンプ１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。
【００１３】
このように、半導体チップ２（半導体素子３）の端辺近傍領域５Ａとそれ以外の領域５Ｂとでバンプ１の径を変えているのは、以下の理由による。
超音波と荷重を加えて接合する超音波接合は、バンプ１と実装基板の表面電極を超音波の振動で擦り合わせることによって、フレッシュな金属面を露出させ、金属結合させる接合方法である。超音波接合では、例えば周波数約３０〜約２００ｋＨｚで振幅約１〜約３μｍ程度で振動を与える。
【００１４】
このような超音波接合を用いる場合、接合時に、半導体チップ２に設けられたバンプ１の位置によって、バンプ１に過剰な応力が加わり、バンプ１が変形してしまう場合がある。バンプ１が変形してしまうと、接合が難しい。また、接合できたとしても、バンプ１と実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなるため、金属結合しにくくなり、十分な接合強度が得られない。
【００１５】
特に、超音波接合する際に超音波振動方向に直交する半導体チップ２の端辺の近傍領域５Ａに設けられたバンプ１Ａは、半導体チップ２や基板の傾き等の影響も受け易く、実装時に応力が大きくなることが多いことがわかった。このため、超音波接合する際に超音波振動方向に直交する半導体チップ２の端辺の近傍領域５Ａに設けられたバンプ１Ａは、接合が難しく、接合できたとしても十分な接合強度が得られないことが多いことがわかった。
【００１６】
そこで、本実施形態では、半導体チップ２（半導体素子３）の端辺近傍領域５Ａとそれ以外の領域５Ｂとでバンプ１の径を変えている。つまり、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径を、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくしている。これにより、接合時に最も応力の加わり易いバンプ、即ち、超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの変形を抑制することができる。この結果、バンプ１Ａの変形が少なくなる、あるいは、バンプ１Ａの変形がなくなるため、全てのバンプ１を実装基板の表面電極に確実に接合させることができる。また、バンプ１Ａの径を大きくすることで、バンプ１Ａの接合面積を大きくすることができ、接合強度を大きくすることができる。
【００１７】
また、本実施形態では、必要最小限のバンプのみ、即ち、端辺近傍領域５Ａに設けられるバンプ１Ａのみ、バンプ径を大きくし、変形を抑制するとともに、接合面積を大きくして、接合強度を大きくしている。つまり、端辺近傍領域５Ａに設けられるバンプ１Ａの径を大きくすることで、デバイス全体のバンプ接合について高い信頼性が得られるようにしている。なお、特定のバンプだけでなく、全てのバンプの径を大きくすることも考えられるが、近年、半導体素子は多端子、狭ピッチ化の方向に進んでおり、全てのバンプの径を大きくすることは得策ではない。
【００１８】
特に、本実施形態では、半導体チップ２（半導体素子３）の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が、長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。つまり、半導体チップ２（半導体素子３）の短辺側ではなく長辺側のバンプの径を大きくしている。
これは、次の理由による。超音波接合する際の超音波振動方向を長辺に沿う方向とすると、長辺は距離が長い分、半導体チップ２や基板の傾き等の影響を受け易く、半導体チップ２の端辺（短辺）の近傍領域に設けられたバンプ１にかかる応力がより大きくなってしまう。そこで、超音波接合する際の超音波振動方向を短辺に沿う方向とし、半導体チップ２や基板の傾き等の影響を受け難くし、半導体チップ２の端辺（長辺）の近傍領域５Ａに設けられたバンプ１Ａにかかる応力ができるだけ小さくなるようにするのが好ましい。このため、上述のように、半導体チップ２（半導体素子３）の短辺側ではなく長辺側のバンプ１Ａの径を大きくしている。つまり、半導体チップ２（半導体素子３）の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が、長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。これにより、半導体チップ２や基板の傾き等の影響を受け難くなり、十分な接合面積（要求接合面積）が得られ易くなり、この結果、十分な接合強度（要求接合強度）が得られ易くなる。
【００１９】
なお、上述の実施形態では、複数のバンプ１を有する半導体チップ２を、複数のバンプ１が半導体チップ２（半導体素子３）の周辺部及び中央部の全面にわたって設けられている半導体チップとしているが、これに限られるものではない。複数のバンプを有する半導体チップは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップの端辺の近傍領域に設けられるバンプの径が端辺近傍領域以外の領域に設けられるバンプの径よりも大きくなっている半導体チップであれば良い。例えば図２に示すように、半導体チップ２（半導体素子３）の周辺のみに設けられている複数のバンプ１（１Ａ，１Ｂ）を有する半導体チップ２であっても良い。このように設けられた複数のバンプ１をペリフェラルバンプという。また、例えば図３に示すように、エリアバンプを有する半導体チップ２であって、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂとして、端辺近傍領域５Ａ以外の領域５Ｂの中央部から周辺部へ向けて径が大きくなる複数のバンプ１Ｂを有するものであっても良い。
【００２０】
また、上述の実施形態では、半導体チップ２を、配線層やウエハレベルパッケージを備えない半導体チップ、例えばベアチップとしているが、これに限られるものではなく、半導体チップ２を、配線層を備えるもの、特に、ウエハレベルパッケージを備えるものとしても良い（例えば図１２参照）。
例えば、半導体チップ２は、半導体素子３上に少なくとも１層の導体層を含む配線層を備えるものであっても良い。つまり、半導体チップ２は、半導体素子３とバンプ１との間に配線層を備えるものであっても良い。配線層として多層配線層を備えるものであっても良い。この場合、配線層の表面上にバンプ１が形成されることになる。ここでは、また、配線層は、導体層として配線及び配線電極（ビア）を含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層を含む。
【００２１】
また、半導体チップ２は、ウエハレベルパッケージ（ＷＬＰ；Wafer Level Package）を備える半導体チップであっても良い。なお、ウエハレベルパッケージは、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ；Wafer Level - Chip Size Package）、あるいは、チップサイズパッケージ（ＣＳＰ；Chip Size Package）ともいう。
ここで、ウエハレベルパッケージを備える半導体チップ２は、ウエハレベルで少なくとも１層の導体層を含む配線層を形成した後、個片にダイシングして形成される。例えばシリコンやガリウム砒素等の半導体素子３（ウエハ）の表面電極４上に再配線層等の多層配線層を形成した後、個片にダイシングして形成される。
【００２２】
このため、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３上にチップサイズと同等のサイズのパッケージを備える半導体チップである。つまり、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３上に、チップサイズと同等のサイズのパッケージとして少なくとも１層の導体層を含む配線層を備える半導体チップである。この場合、パッケージ（配線層）の表面上にバンプ１が形成されることになる。このため、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３とバンプ１との間に配線層を備える。
【００２３】
ところで、本実施形態では、半導体装置を、複数のバンプ１を有する半導体チップ２としているが、これに限られるものではない。例えば図４に示すように、半導体装置を、上述の複数のバンプ１を有する半導体チップ２と、表面電極１４を有する実装基板１３とを備え、実装基板１３の表面電極１４と半導体チップ２の複数のバンプ１とが接合されているものとしても良い。つまり、半導体装置は、実装基板１３の表面電極１４と半導体チップ２の複数のバンプ１とを接合することによって、複数のバンプ１を有する半導体チップ２が実装基板１３上に搭載されているものであっても良い。この場合、接合後に接続部を補強するために、図４に示すように、半導体チップ２と実装基板１３との間にアンダーフィル剤（封止樹脂剤）１５を充填しても良い。つまり、まず、図４（Ａ）に示すように、半導体チップ２と実装基板１３との間にアンダーフィル剤１５を注入した後、図４（Ｂ）に示すように、アンダーフィル剤１５を硬化させれば良い。
【００２４】
次に、本実施形態にかかる半導体装置の製造方法について説明する。
まず、複数のバンプ１を有する半導体チップ２を形成する（図１〜図３参照）。これを半導体チップ形成工程という。
ここでは、半導体素子３の上方に形成された複数のバンプ１を備える半導体チップ２を形成する。つまり、半導体素子３上に複数のバンプ１を形成することによって、複数のバンプ１を有する半導体チップ２を形成する。
【００２５】
ここで、半導体素子３は、集積回路（図示せず）と、表面電極４とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
特に、本実施形態では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２を形成する。なお、端辺近傍領域５Ａに設けられるバンプ１Ａを第１バンプという。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂを第２バンプという。ここでは、接合時に応力が加わり易く、変形しやすいバンプ１Ａの径のみが大きくなるようにしている。また、複数のバンプ１（１Ａ，１Ｂ）を、金属をめっきすることによって形成する。なお、バンプ１は、金又は銅を少なくとも含む金属によって形成すれば良い。また、例えば金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１を低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。
【００２６】
また、上述のように、半導体チップ２や基板１３の傾き等の影響を考慮すると、超音波接合する際の超音波振動方向は半導体チップ２の短辺に沿う方向とするのが好ましい。この場合、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺は、半導体チップ２の長辺である。このため、半導体チップ２の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２を形成するのが好ましい。
【００２７】
また、本実施形態では、複数のバンプ１を有する半導体チップ２として、半導体チップ２（半導体素子３）の全面にわたって設けられている複数のバンプ１（第１バンプ１Ａ及び第２バンプ１Ｂ）を有する半導体チップ２を形成する（図１参照）。つまり、エリアバンプ１を有する半導体チップ２を形成する。
なお、これに限られるものではなく、例えば、複数のバンプ１を有する半導体チップ２として、半導体チップ２（半導体素子３）の周辺のみに設けられている複数のバンプ１（第１バンプ１Ａ及び第２バンプ１Ｂ）を有する半導体チップ２を形成しても良い。つまり、ペリフェラルバンプ１を有する半導体チップ２を形成しても良い（図２参照）。また、例えば、エリアバンプ１を有する半導体チップ２であって、端辺近傍領域（長辺近傍領域）５Ａ以外の領域５Ｂの中央部から周辺部へ向けて径が大きくなる複数のバンプ（第２バンプ）１Ｂを有する半導体チップ２を形成しても良い（図３参照）。
【００２８】
このようにして、複数のバンプ１を有する半導体チップ２（半導体装置）を製造する（図１〜図３参照）。
次に、半導体チップ２の複数のバンプ１と実装基板１３の表面電極１４とを超音波接合する（図４参照）。これを超音波接合工程という。例えば、１バンプあたり０．０５Ｎ〜０．３Ｎ程度の荷重を加えながら、超音波を印加して、超音波接合を行なう。
【００２９】
その後、半導体チップ２と実装基板１３との間にアンダーフィル剤（封止樹脂剤）１５を注入し、硬化させることで、半導体チップ２と実装基板１３との間にアンダーフィル剤１５を充填する（図２参照）。なお、このようなアンダーフィル剤１５の充填工程は接合前に行なうようにしても良い。
なお、複数のバンプ１を有する半導体チップ２は、半導体素子３の表面上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を備える半導体チップ２であっても良い（例えば図１２参照）。この場合、配線層の表面上に複数のバンプ１を形成することになる。また、複数のバンプ１を有する半導体チップ２は、ウエハレベルパッケージを備える半導体チップ２であっても良い。この場合、ウエハレベルパッケージ（配線層）の表面上に複数のバンプ１を形成することになる。
【００３０】
なお、配線層は、導体層として配線及び配線電極を含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層を含む。
この場合、本半導体装置の製造方法は、以下の工程を含むものとすれば良い。
複数のバンプ１を有する半導体チップ２を、半導体素子３の表面上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を備える半導体チップ２とする場合は、半導体素子３の表面側に複数のバンプ１を形成する前に、半導体素子３上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を形成する。
【００３１】
また、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合は、半導体素子３の表面側に複数のバンプ１を形成する前に、ウエハとしての半導体素子３上にウエハレベルパッケージを形成する。つまり、ウエハレベルで少なくとも１層の導体層を含む配線層（例えば多層配線層）を形成することによって、ウエハとしての半導体素子３上にウエハレベルパッケージを形成する。
【００３２】
このため、複数のバンプ１を有する半導体チップ２を、半導体素子３の表面上に少なくとも１層の導体層を含む配線層を備える半導体チップ２とする場合、配線層の表面上に形成する複数のバンプ１は、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなるようにする。また、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合、ウエハレベルパッケージ（配線層）の表面上に形成する複数のバンプ１は、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなるようにする。
【００３３】
そして、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合、上述のようにして、ウエハレベルパッケージ（配線層）の表面上に複数のバンプ１を形成した後、個片にダイシングすることによって、複数のバンプ１及びウエハレベルパッケージを備える半導体チップ２を形成する。この場合、ウエハレベルパッケージを備える半導体チップ２の複数のバンプ１と実装基板１３の表面電極１４とを接合して、ウエハレベルパッケージを備える半導体チップ２を実装基板１３に搭載することになる。
【００３４】
なお、ここでは、バンプ１をウエハ状態で形成した後、個片にダイシングするようにしているが、これに限られるものではなく、例えば、個片にした後、バンプ１を形成するようにしても良い。
以下、本半導体装置の製造方法の第１〜第３具体例について説明する。
なお、第１、第２具体例では、図５に示すように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂ（中央領域）に設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２の製造方法であって、図５中、符号Ｘで示す領域に設けられるバンプ１Ａ，１Ｂを形成する工程のみを図示して説明する。
【００３５】
まず、第１具体例について、図６〜図８を参照しながら説明する。
まず、図６（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４Ａ，４Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（又はガリウム砒素ウエハ；半導体素子）３Ｘを準備する。
次に、図６（Ｂ）に示すように、シリコンウエハ（又はガリウム砒素ウエハ）３Ｘ上の周辺部及び中央部を含む全面に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極４Ａ，４Ｂ上に例えば直径φ約４５μｍの開口部６Ａを有する保護層６を形成する。
【００３６】
次いで、図７（Ａ）に示すように、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層７を、例えばスパッタ法で形成する。ここで、チタン／金とは、真空を保持したまま、チタンに続けて金をスパッタすることを意味する。後述の「／」で表示したものも同様の意味を有する。また、厚さ約０．２μｍは、チタンの厚さと金の厚さとを合わせた厚さである。
【００３７】
その後、図７（Ｂ）に示すように、めっきバンプ形成用のフォトレジスト（バンプレジスト）８を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上とで、異なる径の開口部８Ａ，８Ｂを形成する。
【００３８】
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約４０μｍの開口径を有する開口部８Ａを形成する。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約３０μｍの開口径を有する開口部８Ｂを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に形成される開口部８Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に形成される開口部８Ｂの径よりも大きくなるように、フォトレジスト８に開口部８Ａ，８Ｂを形成する。
【００３９】
そして、このようにして形成された異なる径の開口部８Ａ，８Ｂを有するレジストマスク８を用いて、図８（Ａ）に示すように、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｂを形成する。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約４０μｍの金めっきバンプ１Ａが形成される。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約３０μｍの金めっきバンプ１Ｂが形成される。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に設けられるバンプ１Ｂの径よりも大きくなる。
【００４０】
最後に、図８（Ｂ）に示すように、フォトレジスト８を剥離（除去）し、図８（Ｃ）に示すように、金めっきバンプ１Ａ，１Ｂが形成されている領域以外の領域に形成されているシード層７をエッチングによって除去する。その後、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（シリコンチップ又はガリウム砒素チップ）を作製する。
【００４１】
次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１２Ｎとし、周波数約５０ｋＨｚ、振幅約１．５μｍの超音波を約２秒印加して、超音波接合を行なった。
【００４２】
このようにして、本第１具体例の半導体装置が製造される。
次に、第２具体例について、図９を参照しながら説明する。
まず、図９（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４Ａ，４Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（又はガリウム砒素ウエハ；半導体素子）３Ｘを準備する。
【００４３】
次に、図９（Ｂ）に示すように、シリコンウエハ（又はガリウム砒素ウエハ）３Ｘ上の周辺部及び中央部を含む全面に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極４Ａ，４Ｂ上に例えば直径φ約６０μｍの開口部６Ａを有する保護層６を形成する。
次いで、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、半導体チップ２（シリコンチップ又はガリウム砒素チップ）を作製する。
【００４４】
その後、図９（Ｃ）に示すように、例えば金ワイヤを用いて、スタッドバンプ（Ａｕスタッドバンプ）１ＡＸ，１ＢＸを形成する。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上とで、異なる径のスタッドバンプ１ＡＸ，１ＢＸを形成する。
【００４５】
つまり、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約５５μｍのＡｕスタッドバンプ１ＡＸを形成する。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約４５μｍのＡｕスタッドバンプ１ＢＸを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に設けられるバンプ１ＡＸの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に設けられるバンプ１ＢＸの径よりも大きくなる。
【００４６】
次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１３Ｎとし、周波数約４０ｋＨｚ、振幅約１．２μｍの超音波を約１秒印加して、超音波接合を行なった。
【００４７】
このようにして、本第２具体例の半導体装置が製造される。
次に、第３具体例について、図１０〜図１２を参照しながら説明する。
なお、ここでは、ウエハレベルパッケージ１２（配線層１１）を備える半導体チップ２上にめっきバンプ１Ａ，１Ｂを形成する場合を例に挙げて説明する（図１２参照）。この場合、ウエハレベルパッケージ１２（配線層１１）の表面上に複数のバンプ１Ａ，１Ｂが形成されることになる。ここでは、半導体素子３をガリウム砒素ウエハ３Ｙとする。また、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される径の大きいめっきバンプ１Ａ、及び、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される径の小さいめっきバンプ１Ｂが形成される工程を図示して説明することとする。
【００４８】
まず、図１０（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．４ｍｍのガリウム砒素ウエハ（半導体素子）３Ｙを準備する。
次に、図１０（Ｂ）に示すように、ガリウム砒素ウエハ３Ｙ上の周辺部及び中央部を含む全面に、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極４上に例えば直径φ約４０μｍの開口部６ＸＡを有する保護層６Ｘを形成する。
【００４９】
次いで、図示していないが、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、図１０（Ｃ）に示すように、１層目の配線９として、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線９Ａを形成する。この際、ガリウム砒素ウエハ３Ｙの表面電極４上には、１層目の配線９の電極として金電極９Ｂが形成される。つまり、ガリウム砒素ウエハ３Ｙの表面電極４上の直径φ約４０μｍの開口部６ＸＡ（ビア）が金で埋め込まれて金電極９Ｂが形成される。なお、１層目の金配線９Ａ及び金電極９Ｂを、まとめて導体層ともいう。
【００５０】
そして、図示していないが、フォトレジストを剥離（除去）した後、１層目の金配線９Ａ及び金電極９Ｂが形成されている領域以外の領域に形成されているシード層を、例えばエッチングによって除去する。
次に、図１０（Ｄ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、１層目の配線９の金配線９Ａ上に例えば直径φ約４０μｍの開口部６ＹＡを有する保護層６Ｙを、ガリウム砒素ウエハ３Ｙの上方の周辺部及び中央部を含む全面に形成する。
【００５１】
これにより、１層目の金配線９Ａ及び金電極９Ｂ、及び、保護層６Ｘ，６Ｙを含む、１層目の配線層１０が形成される。
次に、図示していないが、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
次いで、図１１（Ａ）に示すように、２層目の配線９Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、１層目の配線９の金配線９Ａの上方には、２層目の配線９Ｘの電極として金電極９ＸＡ，９ＸＢが形成される。つまり、金配線９Ａ上の直径φ約４０μｍの開口部６ＹＡ（ビア）が金で埋め込まれて金電極９ＸＡが形成されるとともに、金配線９Ａ上に形成された保護層６Ｙ上に金電極９ＸＢが形成される。なお、２層目の金配線（図示せず）及び金電極９ＸＡ，９ＸＢを、まとめて導体層ともいう。また、金電極９ＸＡ，９ＸＢを、配線電極（再配線層電極）ともいう。
【００５２】
次に、レジスト及びシード層を除去した後、図１１（Ｂ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、２層目の配線９Ｘの金電極９ＸＡ，９ＸＢ上に例えば直径φ約４５μｍの開口部６ＺＡを有する保護層６Ｚを、ガリウム砒素ウエハ３Ｙの上方の周辺部及び中央部を含む全面に形成する。
これにより、２層目の金配線（図示せず）及び金電極９ＸＡ，９ＸＢ、及び、保護層６Ｚを含む、２層目の配線層１０Ｘが形成される。なお、ここでは、２層目の金電極９ＸＡ，９ＸＢは、再配線層の表面電極である。
【００５３】
このようにして、ガリウム砒素ウエハ３Ｙ上に再配線層１１（ウエハレベルパッケージ１２）が形成される。
次に、図示していないが、上述のようにして形成された再配線層１１の表面上に、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
【００５４】
その後、図１２に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極９ＸＡ，９ＸＢ上に、図示しないシード層を介して、めっきバンプ１Ａ，１Ｂを形成する。
なお、図１２では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される径の大きいめっきバンプ１Ａ、及び、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される径の小さいめっきバンプ１Ｂのみを図示している。
【００５５】
ここでは、めっきバンプ１Ａ，１Ｂを形成する工程は、上述の第１具体例の場合と同様である。
つまり、まず、めっきバンプ形成用のフォトレジスト８を、例えば膜厚約３０μｍで形成する［図７（Ｂ）参照］。その後、フォトマスクを用いて、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上とで、異なる径の開口部８Ａ，８Ｂを形成する［図７（Ｂ）参照］。
【００５６】
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上には、直径φ約４０μｍの開口径を有する開口部８Ａを形成する。また、端辺近傍領域５Ａ以外の領域に設けられる再配線層表面電極９ＸＢ上には、直径φ約３０μｍの開口径を有する開口部８Ｂを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される開口部８Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される開口部８Ｂの径よりも大きくなるように、フォトレジスト８に開口部８Ａ，８Ｂを形成する。
【００５７】
そして、このようにして形成された異なる径の開口部８Ａ，８Ｂを有するレジストマスク８を用いて、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｂを形成する［図８（Ａ）参照］。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上には、直径φ約４０μｍの金めっきバンプ１Ａが形成される。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上には、直径φ約３０μｍの金めっきバンプ１Ｂが形成される。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に設けられるバンプ１Ｂの径よりも大きくなる。
【００５８】
最後に、フォトレジスト８を剥離（除去）し［図８（Ｂ）参照］、金めっきバンプ１Ａ，１Ｂが形成されている領域以外の領域に形成されているシード層をエッチングによって除去する［図８（Ｃ）参照］。その後、ウエハ３Ｙの背面３ＹＡ（図１２参照）を研磨した後、ウエハ３Ｙを個片にダイシングして、複数のバンプ１を有する半導体チップ２（ガリウム砒素チップ）を作製する。
【００５９】
次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１５Ｎとし、周波数約５０ｋＨｚ、振幅約１．５μｍの超音波を約１．５秒印加して、超音波接合を行なった。
【００６０】
このようにして、本第３具体例の半導体装置が製造される。
したがって、本半導体装置及びその製造方法によれば、超音波接合する場合に、半導体チップ２に設けられたバンプ１の位置にかかわらず、全てのバンプ１が確実に接合され、全てのバンプ１において十分な接合強度が得られるという利点がある。
ここで、上述の第１具体例、第２具体例、第３具体例によって製造された半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、バンプ１のロケーションにかかわらず、全てのバンプ１において、１バンプあたり約０．２Ｎ以上の高いシェア強度が得られた。また、断面を観察したところ、超音波接合時の振動に依存するバンプの大きな変形は見られなかった。
【００６１】
また、上述の第３具体例に対する比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク８の開口部を全て同一の開口径（ここでは直径φ約３０μｍ）とし、それ以外は上述の第３具体例と同様の方法によって製造した。そして、比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａ以外の領域５Ｂに設けられたバンプ１Ｂ（半導体チップ２の中央領域のバンプ１Ｂ）は、１バンプあたり約０．２Ｎ以上の高いシェア強度が得られた。これに対し、端辺近傍領域５Ａに設けられたバンプ１Ａ（半導体チップ２の周辺領域のバンプ１Ａ）は、１バンプあたり約０．１３Ｎ以下の低いシェア強度しか得られなかった。また、断面を観察したところ、端辺近傍領域に設けられたバンプは、大きく変形している形状が観察された。
［その他］
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【符号の説明】
【００６２】
１，１Ａ，１Ｂ  バンプ
１ＡＸ，１ＢＸ  スタッドバンプ
２  半導体チップ
３  半導体素子
３Ｘ，３Ｙ  ウエハ（半導体素子）
３ＸＡ，３ＹＡ  ウエハの背面
４，４Ａ，４Ｂ  表面電極
５Ａ  端辺近傍領域（長辺近傍領域）
５Ｂ  端辺近傍領域以外の領域（長辺近傍領域以外の領域）
６，６Ｘ，６Ｙ，６Ｚ  保護層
７  シード層
８  フォトレジスト
８Ａ，８Ｂ  レジストの開口部
９，９Ａ，９Ｘ  配線
９Ｂ  配線電極
９ＸＡ，９ＸＢ  再配線層表面電極（配線電極）
１０，１０Ｘ  配線層
６ＹＡ，６ＺＡ  保護層の開口部
１１  配線層
１２  ウエハレベルパッケージ
１３  実装基板
１４  表面電極
１５  アンダーフィル剤
【図１】
2011210789.tif 000003
【図２】
2011210789.tif 000004
【図３】
2011210789.tif 000005
【図４】
2011210789.tif 000006
【図５】
2011210789.tif 000007
【図６】
2011210789.tif 000008
【図７】
2011210789.tif 000009
【図８】
2011210789.tif 000010
【図９】
2011210789.tif 000011
【図１０】
2011210789.tif 000012
【図１１】
2011210789.tif 000013
【図１２】
2011210789.tif 000014
【図１３】
2011210789.tif 000015