(57)【要約】【課題】  占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることを目的とする。【解決手段】  絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、トレンチチャネル領域が形成され、なおかつＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、トレンチドレイン領域が形成されている。【選択図】  図１
2011142189.tif 000002
【特許請求の範囲】
【請求項１】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
絶縁膜が埋め込まれたトレンチ素子分離領域と、
第１の凹部に内壁をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、
絶縁膜が埋め込まれた第２の凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域と、が形成されており、
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、前記トレンチチャネル領域が形成され、なおかつ前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、前記トレンチドレイン領域が形成されている半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜は、シリコン酸化膜からなる請求項１記載の半導体装置。
【請求項３】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜は、シリコン酸化膜とシリコン窒化膜の複合膜からなる請求項１記載の半導体装置。
【請求項４】
前記トレンチチャネル領域の底面および側面の角部がまるめられた形状を有する請求項１記載の半導体装置。
【請求項５】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレインブレイクダウン電圧は、内部素子のＮ型ＭＯＳトランジスタのドレインブレイクダウン電圧よりも低い請求項１記載の半導体装置。
【請求項６】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタはＤＤＤ構造である請求項１記載の半導体装置。
【請求項７】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタはオフセットドレイン構造である請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００５】
このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣ全体のコストアップ原因となるという問題点を有していた。
【０００６】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００７】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−４５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できない、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、などの問題点を有していた。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１１】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記半導体装置には絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、前記トレンチチャネル領域が形成され、なおかつ前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、前記トレンチドレイン領域が形成されている半導体装置とした。
【００１２】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜は、シリコン酸化膜からなる半導体装置とした。
【００１３】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜は、シリコン酸化膜とシリコン窒化膜の複合膜からなる半導体装置とした。
【００１４】
また、前記トレンチチャネル領域の底面および側面の角部がまるめられた形状を有する半導体装置とした。
【００１５】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレインブレイクダウン電圧は、前記内部素子のＮ型ＭＯＳトランジスタのドレインブレイクダウン電圧よりも低い半導体装置とした。
【発明の効果】
【００１６】
以上説明した手段によって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの占有面積を増加することなく、トランジスタのＷ幅を増加させることができ、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例を示す模式的平面図である。
【図２】図１に示した本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例のＡ−Ａ部における模式的断面図である。
【図３】図１に示した本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例のＢ−Ｂ部における模式的断面図である。
【発明を実施するための形態】
【００１８】
以下に本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例を示す模式的平面図である。
【００２０】
ソース領域５０１とドレイン領域５０２の間のＰ型シリコン基板上に、本図では図示されていないゲート絶縁膜を介してゲート電極４０２が形成されている。
【００２１】
ここで、ゲート電極４０２の下面に位置するＰ型シリコン基板上にはソース領域５０１とドレイン領域５０２をつなぐように凹部が形成されて、トレンチチャネル領域７０１が形成されている。
【００２２】
次に、図２は、図１に示した本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例のＡ−Ａ部における模式的断面図である。第１導電型半導体基板としてのＰ型のシリコン基板１０１上に形成されたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル方向に垂直なＷ方向の断面図である。
【００２３】
Ｐ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜やシリコン窒化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。また、Ｐ型のシリコン基板１０１上には凹部が形成されてトレンチチャネル領域７０１が形成されており、２つの側面および底面からなる３つの内壁を覆って形成されたゲート絶縁膜８０１を介してポリシリコンなどからなるゲート電極４０２が埋め込まれている。
【００２４】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル幅Ｗは、平面的な領域に加えて、トレンチチャネル領域７０１の側壁部分も加えることができるので、平面的な占有面積を増大することなく、ＥＳＤ保護に十分なトランジスタ幅Ｗを得ることができる。
【００２５】
また、トレンチチャネル領域７０１は、トレンチ分離領域３０１を除去した領域に形成すると、トレンチチャネル領域７０１専用の追加工程を少なくすることができて好都合である。
【００２６】
さらに、トレンチチャネル領域７０１の底面および側面の角部は、電界の集中を防止するためにまるめた形状に加工しておくとなお良い。
【００２７】
また、ゲート絶縁膜８０１にはシリコン酸化膜を用いても良いが、より信頼性の高い膜とするためにシリコン酸化膜とシリコン窒化膜の複合膜とすることも良い。
【００２８】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレインブレイクダウン電圧は、前記内部素子のＮ型ＭＯＳトランジスタのドレインブレイクダウン電圧よりも低くなるように設定されている。
【００２９】
次に、図３は、図１に示した本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの１実施例のＢ−Ｂ部における模式的断面図である。
【００３０】
Ｐ型のシリコン基板１０１の上部にはリンや砒素などのＮ型の不純物を導入されたドレイン領域５０２が形成されている。ここで、ドレイン領域５０２は絶縁膜８０２が埋め込まれたトレンチ分離領域８０２の側面および底面にも延設されて、トレンチドレイン領域７０２を形成している。
【００３１】
これによって、平面的な占有面積を増大することなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域５０２とＰ型のシリコン基板１０１との接合面積を増大することが可能となり、外部からの順方向のサージが侵入した際に、効率よく大電流を流すことができるようになる。
【００３２】
図１の例では簡単のため、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタしか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成される例が多い。
【００３３】
また、実施例１では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１はコンベンショナル構造の場合を示したが、ＤＤＤ構造やオフセットドレイン構造であっても構わない。
【符号の説明】
【００３４】
１０１  Ｐ型のシリコン基板
３０１  トレンチ分離領域
４０１  ゲート絶縁膜
４０２  ゲート電極
５０１  ソース領域
５０２  ドレイン領域
６０１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
７０１  トレンチチャネル領域
７０２  トレンチドレイン領域
８０１  ゲート絶縁膜
【図１】
2011142189.tif 000003
【図２】
2011142189.tif 000004
【図３】
2011142189.tif 000005