(57)【要約】【課題】バラツキの小さな高特性、高信頼性の半導体装置の製造方法を提供する。【解決手段】ゲート電極の側壁に窒化膜サイドウォールを形成し、ウエットエッチングにより、ソース・ドレイン形成予定領域上のゲート酸化膜を除去することにより、窒化膜サイドウォール下方にアンダーカットが入るが、ゲート電極下方にはアンダーカットは入らない。これにより、ソース・ドレインのシート抵抗ばらつき増大を抑制し、また、シリコン基板にダメージを導入してしまうこともないため、接合リーク、しきい値ばらつき等の不具合を引き起こすことがない。【選択図】図１
2011210902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型のウェルを形成する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上面に形成されたゲート電極と、前記ゲート電極をマスクとし、第２導電型の不純物を前記半導体基板に形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極と前記サイドウォールをマスクとし、前記ゲート電極および前記サイドウォールに隣接する前記ゲート絶縁膜を除去する工程と、
前記ゲート電極と前記サイドウォールをマスクとし、第２導電型の不純物を前記半導体基板に形成する工程と、
からなり、
前記ゲート絶縁膜を除去する工程において、前記サイドウォール直下の前記ゲート絶縁膜は一部分のみ除去されることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は５０ｎｍ〜５００ｎｍの膜厚であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォールはシリコン窒化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォールは４０ｎｍ〜１００ｎｍの膜厚のシリコン窒化膜から形成させることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を除去する工程は、ウエットエッチングによることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、低耐圧領域および高耐圧領域にかかわらず重要な課題となっている。
【０００３】
高耐圧ＭＯＳトランジスタは、ドレインに低濃度拡散層を付加することによって、空乏層幅を増大させ、電界緩和する方法やさらにドレイン端にＬｏｃｏｓ構造を配置してゲート電位によるドレイン電界の増大を緩和し、耐圧を向上させる手法等が一般的に考えられる。またゲート酸化膜は高電圧に耐えるべくある程度の厚さが必要となってくる。一方、ソース・ドレインを形成するための高濃度イオン注入を行なうとき、ゲート酸化膜が厚くなると、ソース・ドレイン形成予定領域上の酸化膜も厚いことになり、そのままでは高濃度の不純物（特に砒素）をシリコンまで到達させることが困難となるため、ソース・ドレイン予定領域上の酸化膜を除去することになる。このときゲート電極をマスクとしてソース・ドレイン予定領域上の酸化膜を除去するのがセルフアラインとなるので有効であるが、除去する際、ゲート電極端の下方にアンダーカットによる空孔が形成されるので、ゲート電極とソース・ドレイン間でリーク電流が発生を誘引しやすい。また信頼性的にも不安定な構造となってしまう。
【０００４】
従来は、高耐圧が不要であるソース電極近傍にもＬｏｃｏｓ構造を配置して、上記アンダーカットによる耐圧低下とリーク電流の発生が起きない構造を採用するか、あるいはまた、ドライエッチングによるソース・ドレイン形成領域上の酸化膜除去技術が提案されている。（例えば、特許文献１および特許文献２参照）
【０００５】
特許文献１の技術は、図５に示したように、薄いゲート酸化膜２４上に通常耐圧ＭＯＳトランジスタのゲート電極２６Ｂを、厚いゲート酸化膜２２上に高耐圧ＭＯＳトランジスタのゲート電極２６Ａを形成し、それらのゲート電極２６Ａ，２６Ｂをマスクとしてゲート酸化膜２２，２４を略３００Å以下となるまでドライエッチングし、その後、上記厚いゲート酸化膜２２を薄膜化した領域に、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレイン層３２，３３とを形成するとともに、高耐圧ＭＯＳトランジスタの高濃度のドレイン層３３については、ゲート電極２６Ａからオフセットされた位置に形成する。
【０００６】
特許文献２の技術は、図６に示したように、夫々異なるゲート絶縁膜厚で構成される高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタ一体型のＣＭＯＳＩＣにおいて、高耐圧部４０及び低耐圧部３９のゲート電極６８Ｇ，６９Ｇ及び６６Ｇ，６７Ｇを形成した後に、ゲート電極加工用レジスト層６４を残したまま、選択エッチングを行い高耐圧部４０及び低耐圧部３９における活性領域上の夫々膜厚の異なるゲート絶縁膜を全て除去し、その後、イオン打ち込み、サイドウォール部形成等の工程を高耐圧部及び低耐圧部で共通にする。
【０００７】
このように、この技術では、ソース・ドレイン形成領域上の酸化膜除去をＲＩＥ等のドライエッチング工程で行なうことによって、ゲート電極下部のゲート酸化膜にアンダーカットを生じさせることなく、ソース・ドレイン形成のための高濃度不純物導入を行なうことができるため、高耐圧が印加されないソース側のＬｏｃｏｓ領域が不要になり、ソース・ドレイン〜ゲート電極間のリーク電流等の不具合を抑制し、高耐圧を維持しつつ、素子面積を増大させないＭＯＳの形成工程が可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−１０２４９６号公報
【特許文献２】特開平８−１２５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図５に示した構造・工程では、ソース・ドレイン上に酸化膜を３００Å程度残すような工程の為、イニシャル酸化膜厚のばらつきや、エッチング工程の変動による残り膜厚のばらつきにより、その後イオン注入によって導入される不純物濃度にばらつきを生じ、ソース・ドレインのシート抵抗ばらつきが増大する可能性がある。また、シリコン基板上まですべての酸化膜を除去するときには、シリコン基板にダメージを導入してしまい、接合リーク、しきい値ばらつき等の不具合を引き起こす可能性もあり、ＭＯＳ特性を劣化させることが予想される。
【００１０】
そこで、本発明の目的は、制御性の良い工程を用いて、ばらつきの小さなＭＯＳトランジスタ工程を実現することである。
【課題を解決するための手段】
【００１１】
本発明は、前記目的を達成するために以下の手段を用いる。
まず、半導体基板に、第１導電型のウェルを形成する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面に形成されたゲート電極と、前記ゲート電極をマスクとし、第２導電型の不純物を前記半導体基板に形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極と前記サイドウォールをマスクとし、前記ゲート電極および前記サイドウォールに隣接する前記ゲート絶縁膜を除去する工程と、前記ゲート電極と前記サイドウォールをマスクとし、第２導電型の不純物を前記半導体基板に形成する工程からなり、前記ゲート絶縁膜を除去する工程において、前記サイドウォール直下の前記ゲート絶縁膜は一部分のみ除去されることを特徴とする半導体装置の製造方法を用いる。
【００１２】
さらに上記製造方法において、前記ゲート絶縁膜は５０ｎｍ〜５００ｎｍの膜厚とする。
また上記製造方法において、前記サイドウォールはシリコン窒化膜からなる。
また上記製造方法において、前記ゲート絶縁膜を除去する工程は、ウエットエッチングによる。
【発明の効果】
【００１３】
本発明の製造方法を用いることにより、信頼性の高い、高性能かつばらつきの小さな半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態の第一の半導体装置の製造方法を説明するための工程順断面図である。
【図２】図１に引き続く工程順断面図である。
【図３】本実施の形態の第二の半導体装置の製造方法を説明するための工程順断面図である。
【図４】図３に引き続く工程順断面図である。
【図５】従来の半導体装置を説明するための図である。
【図６】従来の半導体装置を説明するための図である。
【発明を実施するための形態】
【００１５】
図１は、本発明に係る半導体装置の製造方法の第一の実施例を説明するための図である。
図１（ａ）に示すように、例えばボロン添加した抵抗率２０Ω・ｃｍから３０Ω・ｃｍの不純物濃度のＰ型半導体基板１に、Ｐウェル２として、例えばボロンを１×１０11ａｔｏｍｓ／ｃｍ2から５×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層を形成し、ＬＯＣＯＳ法によりフィールド絶縁膜３を、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜４を、例えば膜厚４０ｎｍから２００ｎｍの熱酸化膜として形成する。ゲート絶縁膜４を形成する前にＰ型半導体基板１及びＰウェル２の不純物濃度を調整するためのイオン注入を行う。
【００１６】
さらに時１（ａ）において、ゲート絶縁膜４上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入してから、パターニングを行うことによりゲート電極となる多結晶シリコンゲート５が形成される。次に多結晶シリコンゲート５をマスクとしてセルフアライン（自己整合的）になるように、ソース低濃度領域６およびドレイン低濃度領域７を形成するためのイオン注入を、例えばリンを好ましくは１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2のドーズ量で行なう。
【００１７】
次に図１（ｂ）に示すように、窒化膜をＣＶＤにより膜厚３００ｎｍ〜８００ｎｍ程度堆積し、ドライエッチングにより、ゲート電極上および高濃度ソース・ドレイン形成予定領域上の窒化膜を除去すると、ゲート電極の側壁に窒化膜サイドウォール８が形成される。窒化膜の膜厚はゲート酸化膜の膜厚によって変えることが望ましい。ゲート酸化膜が厚ければ厚いほど、窒化膜も厚くする方向で調整を行なう。
【００１８】
次に図１（ｃ）に示すように、ウエットエッチングにより、ソース・ドレイン形成予定領域上に形成されているゲート酸化膜９を除去する。このときウエットエッチングであるので窒化膜サイドウォール下のゲート酸化膜９もエッチングされ窒化膜サイドウォール下方にアンダーカットが入るが、ゲート電極下方にはアンダーカットは入らない。ここでゲート電極下方にアンダーカットが入らないようにするためには、窒化膜サイドウォール幅の調整が必要であり、これは、窒化膜の膜厚を調整しておくことで可能である。
【００１９】
続いて、図２（ａ）に示すように、ソース・ドレイン上酸化膜１０を熱酸化によって１０ｎｍ〜３０ｎｍ程度堆積する。なお、この工程はＣＶＤ酸化膜堆積で行なっても良い。
【００２０】
さらに、図２（ｂ）に示すようにソース・ドレイン高濃度領域を形成するためのイオン注入を行なう。ソース高濃度領域１１およびドレイン高濃度領域１２を形成するためには、例えばＡｓを用いて、シート抵抗を低減するために、好ましくは１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入する。
【００２１】
次に図２（ｃ）において、層間絶縁膜１３を２００ｎｍ〜８００ｎｍ程度の膜厚で堆積させる。次に、ソース高濃度領域１１およびドレイン高濃度領域１２領域と配線の接続をとるためのコンタクトホール１４を形成する。続いて、配線金属をスパッタ等で形成、パターニングを行うと、ドレイン電極金属１５とドレイン高濃度領域１２表面がコンタクトホール１４を通して接続される。以上で基本的な高耐圧ＭＯＳの形成をおこなうことができる。
【００２２】
上記説明はＮＭＯＳのみの製造工程を説明した画が、同様な工程によりＰＭＯＳが製造できることは言うまでもない。
【００２３】
図３は、本発明に係る半導体装置の製造方法の第二の実施例を説明するための図である。
図３（ａ）に示すように、例えばボロン添加した抵抗率２０Ω・ｃｍから３０Ω・ｃｍの不純物濃度のＰ型半導体基板１２１に、Ｐウェル１２２として、例えばボロンを１×１０11ａｔｏｍｓ／ｃｍ2から５×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層を形成する。ドレイン低濃度領域１２３を兼ねるチャネルストップ領域をイオン注入により拡散した後、ＬＯＣＯＳ法によりフィールド絶縁膜１２４を例えば膜厚数千Åから１μｍの熱酸化膜により形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜１２５を例えば膜厚４０ｎｍから２００ｎｍの熱酸化膜として形成する。ゲート絶縁膜１２５を形成する前にＰ型半導体基板１２１及びＰウェル１２２の不純物濃度を調整するためのイオン注入を行うこともある。また、ドレイン低濃度領域１２３を形成するためのイオン注入のドーズ量は５×１０11ａｔｏｍｓ／ｃｍ2〜５×１０12ａｔｏｍｓ／ｃｍ2であることが好ましい。
【００２４】
さらに図３（ａ）において、ゲート絶縁膜１２５上に多結晶シリコンを堆積し、プリデポあるいはイオン注入により不純物を導入した後、パターニングを行うことによりゲート電極となる多結晶シリコンゲート１２６が形成される。
【００２５】
次に、図３（ｂ）に示すように、多結晶シリコンゲート１２６をマスクとしてセルフアラインにより、ソース低濃度領域１２７を形成するためのイオン注入を行なう。例えばリンを好ましくは１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入する。
【００２６】
次に図３（ｃ）に示すように、窒化膜をＣＶＤにより膜厚３００ｎｍ〜８００ｎｍ程度堆積し、ドライエッチングにより、ゲート電極上および高濃度ソース・ドレイン形成予定領域上の窒化膜を除去すると、ゲート電極の側壁に窒化膜サイドウォール２８が形成される。窒化膜の膜厚はゲート酸化膜の膜厚によって変えることが望ましい。ゲート酸化膜が厚ければ厚いほど、窒化膜も厚くする方向で調整を行なう。
【００２７】
次に図４（ａ）において、ウエットエッチングにより、ソース・ドレイン形成予定領域上のゲート酸化膜１２９を除去する。窒化膜サイドウォール下方にアンダーカットが入るが、ゲート電極下方にはアンダーカットは入らない。ゲート電極下方にアンダーカットが入らないようにするためには、窒化膜サイドウォール幅の調整が必要であり、これは、窒化膜の膜厚を調整しておくことで可能である。
【００２８】
続いて、図４（ｂ）に示すように、ソース・ドレイン上酸化膜１３０を熱酸化によって１０ｎｍ〜３０ｎｍ程度堆積する。なお、この工程はＣＶＤ酸化膜堆積で行なっても良い。続いてソース・ドレイン高濃度領域を形成するためのイオン注入を行なう。ソース高濃度領域１３１およびドレイン高濃度領域１３２を形成するためには、例えばシート抵抗を低減するためにＡｓを、好ましくは１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入する。
【００２９】
その後の工程は図示していないが、第一の半導体装置の製造方法と同様に、層間絶縁膜を２００ｎｍ〜８００ｎｍ程度の膜厚で堆積させ、次に、ソース高濃度領域およびドレイン高濃度領域と配線の接続をとるためのコンタクトホールを形成する。続いて、配線金属をスパッタ等で形成、パターニングを行うと、ドレイン電極金属とドレイン高濃度領域表面がコンタクトホールを通して接続される。
【００３０】
以上でＬｏｃｏｓ構造をドレイン端に配置した場合の基本的な高耐圧ＭＯＳの形成をおこなうことができる。
【００３１】
上記説明はＮＭＯＳの製造工程を用いておこなったが、しかるべき入れ替えにより同様にＰＭＯＳの製造工程に適用できることは言うまでもない。
【００３２】
以上に説明した本実施の形態により次のような効果を得ることができる。
（１）簡単な工程で小さい面積の高耐圧ＭＯＳトランジスタを形成することができる。
（２）ゲート電極直下の酸化膜アンダーカットを生じない、高耐圧ＭＯＳトランジスタプロセスが実現できる。
（３）ソースおよびドレイン端にダメージを生じない工程であるので、高アナログ特性のトランジスタを形成できる。
【００３３】
以上のように、第一の実施例において、窒化膜サイドウォール８は、前記ゲート酸化膜４上に形成され、ソース・ドレイン高濃度領域上の酸化膜除去のマスクとして機能している。と同時に、ソース・ドレイン高濃度領域のためのイオン注入のマスクとして機能するため、セルフアラインにて高特性のＭＯＳトランジスタが形成できる。更に、ゲート酸化膜の厚みに合わせて窒化膜の厚みを制御することで容易に所望の構造を簡単に作成することができる。
【００３４】
なお、第一の実施例では、第１導電型をＰ型とし、第２導電型をＮ型としてＮチャネルＭＯＳトランジスタとしたが、第１導電型をＮ型、第２導電型をＰ型としてＰチャネルＭＯＳトランジスタとすることもできる。
【産業上の利用可能性】
【００３５】
比較的高耐圧を要求される、自動車向け半導体装置や、ＴＶ，ＤＶＤ，白物家電などの家庭向け電化製品において有効となる半導体装置に利用できる。
【符号の説明】
【００３６】
１、１２１  Ｐ型半導体基板
２、１２２  Ｐウエル
３、１２４  フィールド絶縁膜
４、１２５  ゲート絶縁膜
５、１２６  多結晶シリコンゲート
６、１２７  ソース低濃度領域
７、１２３  ドレイン低濃度領域
８、１２８  窒化膜サイドウォール
９、１２９  ソース・ドレイン形成予定領域上のゲート酸化膜
１０、１３０  ソース・ドレイン上酸化膜
１１、１３１  ソース高濃度領域
１２、１３２  ドレイン高濃度領域
１３  層間絶縁膜
１４  コンタクトホール
【図１】
2011210902.tif 000003
【図２】
2011210902.tif 000004
【図３】
2011210902.tif 000005
【図４】
2011210902.tif 000006
【図５】
2011210902.tif 000007
【図６】
2011210902.tif 000008