(57)【要約】【課題】  本発明は、オペアンプを用いずに、メモリセルの信頼性を向上可能な不揮発性半導体装置を提供する。【解決手段】  本発明の一態様の不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイ１０と、前記複数のメモリセルの行方向に配列されたメモリセルに共通に接続された複数のワード線ＷＬと、選択されたワード線ＷＬに接続されたメモリセルにプログラム電圧をステップアップさせて書き込むたびに、クロック信号の周期を長くするクロック信号周期制御部２２を有し、前記クロック信号を用いて所望の出力電圧を発生する電圧発生装置１３とを備え、前記クロック信号周期制御部２２は、前記プログラム電圧をステップアップさせて書き込むときの昇圧速度を、初期のプログラム電圧で書き込むときの昇圧速度と略等しくするように制御することを特徴とする。【選択図】図１
2011210338.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルアレイと、
前記複数のメモリセルの行方向に配列されたメモリセルに共通に接続された複数のワード
線と、
選択されたワード線に接続されたメモリセルにプログラム電圧をステップアップさせて書
き込むたびに、クロック信号の周期を長くするクロック信号周期制御部を有し、前記クロ
ック信号を用いて所望の出力電圧を発生する電圧発生装置と
を備え、
前記クロック信号周期制御部は、前記プログラム電圧をステップアップさせて書き込むと
きの昇圧速度を、初期のプログラム電圧で書き込むときの昇圧速度と略等しくするように
制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記クロック信号周期制御部は、中間電位からステップアップされた前記プログラム電圧
に達するまでの昇圧速度を、前記中間電位から初期のプログラム電圧に達するまでの昇圧
速度と略等しくするように制御することを特徴とする請求項１記載の不揮発性半導体記憶
装置。
【請求項３】
請求項１又は請求項２記載の不揮発性半導体記憶装置において、
制御回路と、
前記クロック信号周期制御部内に
ｍ回目（１≦ｍ＜ｋを満たす整数、ただし、ｋは選択されたワード線にデータの書き込み
を終了するまでにプログラム及びベリファイを繰り返す回数とする）の前記プログラム電
圧で書き込むときに用いる第１クロック信号の周期が保存されるクロック信号周期記憶部
と、
前記第１クロック信号の周期が設定されるクロック信号周期設定部と
をさらに備え、
前記制御回路は、ｍ回目の書き込みの終了を検知するときに、（ｍ＋１）回目の前記プロ
グラム電圧で書き込むときに用いる第２クロック信号の周期を前記クロック信号周期設定
部に設定することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記クロック信号周期制御部は、前記第１クロック信号の周期Ｔｍを、前記初期のプログ
ラム電圧で書き込むときに用いるクロック信号の周期Ｔ１に対して、次式で定められるよ
うに制御することを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半
導体記憶装置。
Ｔｍ＝｛Ｃ０＋（Ｎｔｏｔａｌ−Ｎ１）×Ｃｐ＋Ｎ１×Ｃｉ｝×Ｖｐｇｍ１×Ｔ１／[｛
Ｃ０＋（Ｎｔｏｔａｌ−Ｎｍ）×Ｃｐ＋Ｎｍ×Ｃｉ｝×Ｖｐｇｍｍ]
ただし、前記電圧発生装置内のトランジスタの寄生容量をＣ０とし、前記選択されたワー
ド線に接続され、“０”データを書き込む１メモリセル当たりの容量をＣｐ、“１”デー
タを書き込む１メモリセル当たりの容量をＣｉ、前記選択されたワード線のうち１ワード
線に接続されたメモリセル数をＮtotal、１回目の書き込むときに“１”データの書き込
みが行われるメモリセルの個数をＮ１、ｍ回目の書き込むときに“１”データの書き込み
が行われるメモリセルの個数をＮｍ、初期のプログラム電圧をＶｐｇｍ１、ｍ回目のプロ
グラム電圧をＶｐｇｍｍとする。
【請求項５】
前記請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置の前記メモリ
セルアレイに前記第１クロック信号の周期と書込回数データｍを対応付けて保存された周
期テーブルを備え、
前記不揮発性半導体記憶装置に電源が供給されると、前記制御回路が前記周期テーブルの
各データを読み出し、前記クロック信号周期記憶部に保存することを特徴とする不揮発性
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路を備える不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の例として、ＮＡＮＤ型フラッシュメモリが知られている。Ｎ
ＡＮＤ型フラッシュメモリの書き込み方法では、データを書き込む際に選択されたワード
線に初期プログラム電圧（初期Ｖｐｇｍ）を印加し、その後に初期プログラム電圧をステ
ップアップ電圧（ΔＶｐｇｍ）ずつ高くしながらプログラム電圧を印加する方法（ステッ
プアップ方法）が知られている（例えば、特許文献１参照。）。メモリセルの電荷蓄積層
、例えば浮遊ゲートにチャネルから電子を注入し閾値電圧が高い状態を書き込み状態（“
０”データ）、浮遊ゲートの電子をチャネルに放出し閾値電圧が低い状態を消去状態（“
１”データ）としてメモリセルに記憶する。
【０００３】
選択されたワード線にステップアップ電圧ずつ高くしたプログラム電圧を印加するたび
に、書き込み十分なメモリセルが増える。プログラム電圧の印加後のベリファイの結果、
書き込み十分と判断されたメモリセルは、ステップアップ電圧ずつ高くしたプログラム電
圧を印加するときに非書き込みのメモリセルとして扱われ、チャネルをフローティングに
する。
【０００４】
したがって、書き込み十分なメモリセルが増えると、チャネルをフローティングに制御
するメモリセルの個数が増え、選択されたワード線の負荷容量が減少する。選択されたワ
ード線にプログラム電圧を印加するたびに、昇圧開始時の電圧から所望のプログラム電圧
に達するまでの立ち上がりが早くなる。その結果、プログラム電圧を印加するたびに、メ
モリセルにプログラム電圧が印加される時間が長くなり、書き込み不十分なメモリセルの
電荷蓄積層に所望の電子量より多い電子量が注入され、メモリセルの信頼性が低下する可
能性がある。
【０００５】
ところで、昇圧電圧の上昇時に昇圧回路の駆動力を調整する方法として、システムクロ
ックを用いて昇圧電位が所定の基準電位に到達する時間（計測時間）を計測し、ＲＯＭに
予め記録されている時間より計測時間が短いとき、制御部はクロックの振幅を小さくする
方法が知られている（例えば、特許文献２参照。）。
【０００６】
しかし、この昇圧電位を検知する電圧検知回路にはオペアンプを備える必要があり、昇
圧する際にオペアンプに常時電流を流すため、半導体装置の消費電流が増大する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１６９２８４号公報
【特許文献２】特開２００５−１１７７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、オペアンプを用いずに、メモリセルの信頼性を向上可能な不揮発性半導体記
憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体装置は、複数のメモリセルを備えたメモリセルア
レイと、前記複数のメモリセルの行方向に配列されたメモリセルに共通に接続された複数
のワード線と、選択されたワード線に接続されたメモリセルにプログラム電圧をステップ
アップさせて書き込むたびに、クロック信号の周期を長くするクロック信号周期制御部を
有し、前記クロック信号を用いて所望の出力電圧を発生する電圧発生装置とを備え、前記
クロック信号周期制御部は、前記プログラム電圧をステップアップさせて書き込むときの
昇圧速度を、初期のプログラム電圧で書き込むときの昇圧速度と略等しくするように制御
することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、オペアンプを用いずに、メモリセルの信頼性を向上可能な不揮発性半
導体記憶装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置の構成を示すブロック図。
【図２】本発明の一実施形態におけるメモリセルアレイの構成を示す回路図。
【図３】本発明の一実施形態におけるロウデコーダ及び電圧発生装置の構成を示すブロック図。
【図４】本発明の一実施形態における不揮発性半導体記憶装置の動作フローチャート図。
【図５】本発明の一実施形態における不揮発性半導体記憶装置のタイミングチャート図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図
にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（実施形態）
［不揮発性半導体記憶装置の構成］
本発明の実施形態の一態様であるＮＡＮＤ型不揮発性半導体記憶装置の構成を、図１乃
至図３を用いて説明する。
【００１４】
図１に示すように、ＮＡＮＤ型不揮発性半導体メモリ装置１００は、メモリセルアレイ
１０、制御回路１１、ロウデコーダ１２、電圧発生装置１３、ページバッファ１４、カラ
ムデコーダ１５等を備える。
【００１５】
＜メモリセルアレイ＞
図２に示すように、メモリセルアレイ１０は、複数のＮＡＮＤストリングＮＳで構成さ
れる。
【００１６】
複数のビット線ＢＬ０乃至ＢＬｊ（ｊは自然数）は、ＮＡＮＤストリングＮＳが延在す
る方向（第１の方向）に延在して配置され、半導体基板上のＮＡＮＤストリングＮＳの上
方に配置され、ＮＡＮＤストリングＮＳの端部と電気的に接続されている。一方、複数の
ワード線ＷＬ０乃至ＷＬｎ（ｎは自然数）は、ＮＡＮＤストリングが延在する方向（図示
しない活性領域の延びる方向でもある）に対して直交する方向（第２の方向）に延び、且
つ第１の方向に所定の間隔をおいて配置されている。複数の選択ゲート線ＳＧＳ，ＳＧＤ
が、この複数のワード線ＷＬ０乃至ＷＬｎを挟むように、ワード線ＷＬ０とワード線ＷＬ
ｎの両端にそれぞれ平行に配置されている。
【００１７】
ＮＡＮＤストリングＮＳは、複数のメモリセルＭ０乃至Ｍｎと、第１及び第２の選択ゲ
ートトランジスタＴ１、Ｔ２とで構成される。複数のメモリセルＭ０乃至Ｍｎは、上記の
各ワード線ＷＬと各ビット線ＢＬとの交点のそれぞれ対応する部分にそれぞれ形成され、
各活性領域の延びる方向に直列接続されている。また、図２に示すように、ビット線ＢＬ
側の第１の選択ゲートトランジスタＴ１は、メモリセルＭｎと直列接続され、ソース線Ｓ
Ｌ側の第２の選択ゲートトランジスタＴ２は、メモリセルＭ０と直列接続されている。ソ
ース線ＳＬは各ＮＡＮＤストリングＮＳに共通に接続されている。
【００１８】
図２に示すように、各ＮＡＮＤストリングＮＳにおいて、第２の方向に配列された対応
するメモリセルＭの制御ゲートはそれぞれ共通のワード線ＷＬに接続されている。また、
第２の方向に配列された対応する第１の選択ゲートトランジスタＴ１の制御ゲートは、第
１の選択ゲート線ＳＧＤに、第２の方向に配列された対応する第２の選択ゲートトランジ
スタＴ２の制御ゲートは、第２の選択ゲート線ＳＧＳに接続されている。
【００１９】
複数のＮＡＮＤストリングＮＳは、メモリセルアレイ１０内にマトリックス状に形成さ
れており、１つのワード線ＷＬを共有する各ＮＡＮＤストリングＮＳ内のメモリセルＭの
集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線Ｗ
Ｌを共有する複数のＮＡＮＤストリングＮＳの集合は、データ消去の単位となるブロック
を構成する。
【００２０】
メモリセルアレイ１０には、図１に示すように、通常データを保存可能なユーザ領域１
６ａ（記憶部１）と、ＲＯＭヒューズ領域１６ｂ（記憶部２）が設けられている。
【００２１】
ここで、ＲＯＭヒューズ領域１６ｂは、後述する制御回路１１のプログラムデータや各
種トリミングデータ、不良アドレスデータが、出荷時に書き込まれる領域である。これら
のデータは、パワーオン時に自動的に読み出されて、プログラムデータは制御回路１１に
セットされ、トリミングデータや不良アドレスデータは、対応するデータレジスタにセッ
トされ、読み出し／書き込み等の制御に供される。
【００２２】
このＲＯＭヒューズ領域１６ｂ内には、選択されたワード線ＷＬにデータの書き込みを
終了するまでにプログラム及びベリファイを繰り返す回数（説明の便宜上、繰り返す回数
をｋ回として説明する）を規定する反復回数データと、ｍ回目（ただし、1≦ｍ＜ｋを満
たす自然数とする）のプログラムのとき、後述する電圧発生装置１３内のクロック信号制
御回路（クロック信号周期制御部）２２から出力されるクロック信号の周期Ｔｍは周期テ
ーブルとして保存されている。
【００２３】
ここで、ｍ回目のプログラムに用いるクロック信号の周期Ｔｍは、初期のプログラムに
用いるクロック信号の周期Ｔ１を用いて、以下式（１）を満たす。
【００２４】
Ｔｍ＝｛Ｃ０＋（Ｎｔｏｔａｌ−Ｎ１）×Ｃｐ＋Ｎ１×Ｃｉ｝×Ｖｐｇｍ１×Ｔ１／[｛
Ｃ０＋（Ｎｔｏｔａｌ−Ｎｍ）×Ｃｐ＋Ｎｍ×Ｃｉ｝×Ｖｐｇｍｍ]      …（１）
ただし、配線や電圧発生装置１３内のトランジスタ（後述する図３の３１ａ，３１ｂが
対応）の寄生容量をＣ０とし、“０”データを書き込む１メモリセル当たりの容量をＣｐ
、“１”データを書き込む１メモリセル当たりの容量をＣｉ、１ワード線に接続されたメ
モリセルの個数をＮtotal、１回目に書き込むとき“１”データの書き込みが行われるメ
モリセルの個数をＮ１、ｍ回目に書き込むときに“１”データの書き込みが行われるメモ
リセルの個数をＮｍ、初期のプログラム電圧をＶｐｇｍ１、ｍ回目のプログラム電圧をＶ
ｐｇｍｍとする。ここで、Ｃｐは、チャネルに固定電位（例えば、０Ｖ）を印加したとき
の容量である。Ｃｉは、チャネルをフローティングするときの容量である。Ｃiの容量値
はＣｐの容量値より小さく、例えばＣiの容量値はＣpの２０％の容量値である。
【００２５】
＜制御回路＞
制御回路１１は、動作モードに応じて供給されるコマンドやデータに基づいて、データ
の書き込み、データの読み出し及び消去のシーケンスの制御を行うための回路である。
【００２６】
制御回路１１は、パワーオン時にパワーオン回路（図示略）から入力されたリセット信
号により、ＲＯＭヒューズ領域１６ｂ内に保存された周期テーブル内の各データを読み出
し、後述するクロック信号周期制御回路２２内のクロック信号周期記憶部３２に周期格納
テーブルとして保存する。このとき、ｍ回目のプログラムに用いるクロック信号の周期Ｔ
ｍを書込回数データであるｍと対応付けて保存する。
【００２７】
また、制御回路１１は、初期状態にクロック信号周期制御回路２２から出力されるクロ
ック信号の周期を周期Ｔ１となるよう設定する。具体的には、図３に示すように、後述す
るクロック信号周期制御回路２２内のクロック信号周期設定部３３に、クロック信号の周
期Ｔ１を設定する。
【００２８】
さらに、制御回路１１が選択されたワード線に接続されたメモリセルにｍ回目のプログ
ラム及びベリファイが終了したことを検知したとき、制御回路１１は、既にクロック信号
周期設定部３３に設定されたクロック信号の周期Ｔｍを、（ｍ＋１）回目のプログラムに
用いるクロック信号の周期Ｔｍ＋１に変更する。
【００２９】
＜ロウデコーダ＞
ロウデコーダ１２は、アドレスバッファ１７ｃから提供されるロウアドレスをデコード
して、複数のワード線ＷＬのうち所定のワード線ＷＬを選択する。ロウアドレスは、選択
されたワード線ＷＬの位置情報であり、この選択されたワード線ＷＬに対し後述する電圧
発生装置１３により出力電圧が供給される。
【００３０】
＜電圧発生装置＞
次に、電圧発生装置１３の構成の詳細について、図３のブロック図を用いて説明する。
電圧生成装置１３は、ローカルポンプ回路３０ａ，３０ｂを含む制御ゲートドライバ回路
２０ａ，２０ｂと、チャージポンプ回路２１と、クロック信号周期制御回路２２を備える
。各ワード線ＷＬ毎に、制御ゲートドライバ回路を備える。
【００３１】
＜＜制御ゲートドライバ回路＞＞
複数の制御ゲートドライバ回路２０ａ，２０ｂの各々は、ローカルポンプ回路３０ａ，
３０ｂ及びトランジスタ３１ａ，３１ｂを具備している。トランジスタ３１ａ，３１ｂは
、高電圧用のトランジスタ（例えば、Ｎ型Ｅタイプ）のものを用いる。
【００３２】
トランジスタ３１ａ，３１ｂのドレインは、チャージポンプ回路２１の出力端子に接続
されている。トランジスタ３１ａ，３１ｂのドレインとチャージポンプ回路２１の出力端
子とのノードは、ローカルポンプ回路３０ａ，３０ｂの制御端子（図示略）に接続されて
いる。
【００３３】
ローカルポンプ回路３０ａ，３０ｂの出力端子は、トランジスタ３１ａ，３１ｂの制御
ゲートに接続されている。トランジスタ３１ａ，３１ｂのソースは、ロウデコーダ１２の
入力端子に接続されている。ロウデコーダ１２の出力端子は、メモリセルアレイ１０のワ
ード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００３４】
＜＜チャージポンプ回路＞＞
チャージポンプ回路２１は、選択されたワード線ＷＬにプログラム電圧を印加するため
に必要な出力電圧を生成し、トランジスタ３１ａ，３１ｂのドレインに出力する。チャー
ジポンプ回路２１からの出力電圧は、トランジスタ３１ａ，３１ｂを制御してロウデコー
ダ１２に供給される。
【００３５】
＜＜クロック信号周期制御回路＞＞
クロック信号周期制御回路２２は、クロック信号周期記憶部３２と、クロック信号周期
設定部３３を備える。このクロック信号周期記憶部３２には、上記の周期格納テーブルが
保存される。クロック信号周期設定部３３には、ローカルポンプ回路３０ａ，３０ｂに出
力するクロック信号の周期が設定される。
【００３６】
なお、本実施形態では、クロック信号周期記憶部３２に周期格納テーブルを保存し、制
御回路１１が、周期格納テーブルのデータを読み出し、クロック信号周期設定部３３に周
期を設定するが、制御回路１１が、選択されたワード線ＷＬにデータの書き込みが終了す
るまでプログラムをおこなうたびに、ＲＯＭヒューズ領域１６ｂの周期テーブルから書込
回数データｍに対応する周期Ｔｍを読み出してもよい。また、予めクロック信号周期記憶
部３２に周期格納テーブルが保存されていてもよい。
【００３７】
＜ページバッファ＞
ページバッファ１４は、内部に複数のデータラッチとセンスアンプを備えている。ペー
ジバッファ１４のデータラッチは、メモリセルに書き込みを行なうための書き込みデータ
のラッチと、再書き込みデータのラッチを行う。また、センスアンプは、ビット線ＢＬの
電位を検知するためのセンス動作、書き込み及び消去後のベリファイのためのセンス動作
を行う。
【００３８】
＜カラムデコーダ＞
カラムデコーダ１５は、アドレスバッファ１７ｃから提供されるカラムアドレスをデコ
ードして、ページバッファ１５内の所定のラッチ回路を選択する。
【００３９】
（不揮発性半導体記憶装置の書き込み動作）
次に、一実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置の書き込み動作について
図１、図３及び図４のフローチャート図を用いて説明する。図４（ａ）は、パワーオン時
の不揮発性半導体記憶装置の動作フローチャート図であり、図４（ｂ）は、書き込む時の
不揮発性半導体記憶装置の動作フローチャート図である。
【００４０】
［パワーオン時の不揮発性半導体記憶装置の動作］
図４（ａ）に示すように、ステップＳ１で、ＮＡＮＤ型不揮発性半導体記憶装置に電源
が供給されると、パワーオン回路（図示略）から制御回路１１に、リセット信号が入力さ
れる。
【００４１】
そして、ステップＳ２で、制御回路１１は、メモリセルアレイ１０内のＲＯＭヒューズ
領域１６ｂから周期テーブルの各データを読み出し、クロック信号周期記憶部３２内に周
期格納テーブルとして、ｍ回目のプログラムに用いるクロック信号の周期Ｔｍを書込回数
データであるｍと対応付けて保存する。
【００４２】
また、制御回路１１は、クロック信号周期設定部３３に、書込回数データが「１」とな
るよう、及びクロック信号の周期が周期Ｔ１となるよう設定する。
【００４３】
［ワード線に書き込む時の不揮発性半導体記憶装置の動作］
図４（ｂ）に示すように、ステップＳ１で、制御回路１１がコマンドバッファ１７ａを
介してデータの書き込み要求を受けると、制御回路１１は、ローカルポンプ回路３０ａ，
３０ｂにローカルポンプ回路３０ａ，３０ｂの動作を制御するオンオフ制御信号を出力す
る。
【００４４】
ステップＳ２で、ローカルポンプ回路３０ａ，３０ｂは、クロック信号周期制御設定部
３３に設定された周期Ｔ１のクロック信号を受けて動作する。選択されたワード線に対応
するトランジスタ３１ａを制御するローカルポンプ３０ａを活性化状態にし，非選択のワ
ード線に対応するトランジスタ３１ｂを制御するローカルポンプ３０ｂを非活性状態にす
る。選択されたワード線に対応するトランジスタ３１ａを“Ｈ”状態としたとき、チャー
ジポンプ回路２１により昇圧された出力電圧をワード線に供給し、選択されたワード線を
所望のプログラム電圧に達するまで徐々に昇圧する。
【００４５】
ステップＳ３で、制御回路１１が選択されたワード線に接続されたメモリセルに１回目
のプログラム及びベリファイが終了したことを検知すると、制御回路１１はクロック周期
設定部３３に設定された書込回数データ「１」を歩進させる。
【００４６】
そして、ステップＳ４で、ステップＳ３で歩進された書込回数データ「２」に対応する
クロック信号の周期Ｔ２を読み出す。
【００４７】
ステップＳ５で、制御回路１１は、読み出した周期Ｔ２をクロック信号の周期になるよ
う、クロック信号周期記憶部３２に設定する。これにより、クロック信号周期制御回路２
２により生成された周期Ｔ２のクロック信号が制御ゲートドライバ回路２０ａ，２０ｂに
出力される。
【００４８】
ステップＳ６で、ステップＳ２と同様に、活性化されたローカルポンプ回路３０ａ，は
、クロック信号周期制御設定部３３に設定された周期Ｔ２のクロック信号を受けて動作し
、トランジスタ３１ａを制御し、チャージポンプ回路２１により昇圧された出力電圧をワ
ード線に供給し、選択されたワード線を所望のプログラム電圧に達するまで徐々に昇圧す
る。
【００４９】
ステップＳ７で、制御回路１１が書込回数データと反復回数データを比較する。書込回
数データが反復回数データに達する場合（ステップＳ７、Ｙｅｓ）には、そのまま終了し
、書込回数データが反復回数データに達しない場合（ステップＳ７、Ｎｏ）には、ステッ
プＳ３に戻り、反復回数データのｋ回目のプログラムを行うまで、ステップＳ３からステ
ップＳ６までを繰り返す。
【００５０】
（実施形態の効果）
以上より、オペアンプを用いずに、メモリセルの信頼性を向上可能な不揮発性半導体記
憶装置を提供できる。以下、具体的に説明する。
【００５１】
本実施形態では、制御回路１１が、選択されたワード線に書き込みを行うたびに、電圧
発生装置１３のクロック信号周期制御回路２２によって、ローカルポンプ回路３０ａ，３
０ｂに出力されるクロック信号の周期を長くする。選択されたワード線の電圧が昇圧開始
時の電圧から所望のプログラム電圧に達するまでの昇圧速度（平均速度であり、例えば図
５のタイミングチャート図では、例えば点Ａから点Ｂまでの昇圧速度（＝Ｖｐｇｍ／（ｔ
２−ｔ１））は、クロック信号の周期に依存し、クロック信号の周期が長くするにつれて
、昇圧速度は遅くなる。
【００５２】
これにより、上記式（１）を満たすようにクロック信号の周期を制御して書き込むこと
で、例えば図５に示す地点Ｃから地点Ｄまで（時間ｔ３から時間ｔ４まで）昇圧するとき
の昇圧速度（＝（Ｖｐｇｍ＋ΔＶｐｇｍ）／（ｔ４−ｔ３））が、点Ａから点Ｂまで（時
間ｔ１から時間ｔ２まで）昇圧するときの昇圧速度（＝Ｖｐｇｍ／（ｔ２−ｔ１））と略
等しくなり、選択されたワード線の負荷容量の減少に伴い所望のプログラム電圧に達する
までの昇圧速度が早くなることを防止できる。例えば時間（ｔ４−ｔ３）に対して時間（
ｔ２−ｔ１）が２．５％〜５％ずれる誤差は許容誤差であり、地点Ｃから地点Ｄまで昇圧
するときの昇圧速度は、点Ａから点Ｂまで昇圧するときの昇圧速度と略等しい。
【００５３】
その結果、プログラム電圧を印加するたびに、書き込み不十分なメモリセルの電荷蓄積
層、例えば浮遊ゲートに注入される過剰な電子量を低減でき、メモリセルの信頼性を向上
可能な不揮発性半導体記憶装置を提供できる。
【００５４】
また、本実施形態の不揮発性半導体記憶装置は、従来の半導体装置の電圧検知回路とは
異なり、オペアンプを備えておらず、クロック信号周期制御回路２２でクロック信号の周
期を変更する。このため、昇圧する際に不揮発性半導体記憶装置に常時電流を流す必要が
なく、不揮発性半導体記憶装置の消費電流を、従来の半導体装置に比べて、低減できる。
【００５５】
（変形例１）
本実施形態では、ｍ回目のプログラムにおけるクロック信号の周期Ｔｍを周期Ｔ１によ
り関係づけを行うが、本変形例１では、ｍ回目のプログラムに用いるクロック信号の振幅
Ａｍを初期のプログラムに用いる振幅Ａ１と、以下の式（２）を満たすように関係づけて
設定してもよい。
【００５６】
Ａｍ＝｛Ｃ０＋（Ｎｔｏｔａｌ−Ｎｍ）×Ｃｐ＋Ｎｍ×Ｃｉ｝×Ｖｐｇｍｍ×Ａ１／[｛
Ｃ０＋（Ｎｔｏｔａｌ−Ｎ１）×Ｃｐ＋Ｎ１×Ｃｉ｝×Ｖｐｇｍ１]      …（２）
ただし、配線や電圧発生装置１３内のトランジスタ（図３の３１ａ，３１ｂが対応）の
寄生容量をＣ０とし、“０”データを書き込む１メモリセル当たりの容量をＣｐ、“１”
データを書き込む１メモリセル当たりの容量をＣｉ、１ワード線に接続されたメモリセル
の個数をＮtotal、１回目に書き込むとき“１”データの書き込みが行われるメモリセル
の個数をＮ１、ｍ回目に書き込むときに“１”データの書き込みが行われるメモリセルの
個数をＮｍ、初期のプログラム電圧をＶｐｇｍ１、ｍ回目のプログラム電圧をＶｐｇｍｍ
とする。
【００５７】
本変形例１でも、本実施形態と同様に、選択されたワード線の電圧が昇圧開始時の電圧
から所望のプログラム電圧に達するまでの昇圧速度は、クロック信号の振幅に依存し、ク
ロック信号の振幅を小さくするにつれて、昇圧速度は遅くなる。これにより、選択された
ワード線の負荷容量の減少に伴い所望のプログラム電圧に達するまでの昇圧速度が早くな
ることを防止できる。その結果、プログラム電圧を印加するたびに、書き込み不十分なメ
モリセルの電荷蓄積層、例えば浮遊ゲートに注入される過剰な電子量を低減でき、メモリ
セルの信頼性を向上可能な不揮発性半導体記憶装置を提供できる。
【００５８】
なお、上記式（２）を満たすようにクロック信号の周期を制御し、ステップアップ方法
で書き込む場合に、プログラム電圧をステップアップさせて書き込むときの昇圧速度は、
初期のプログラム電圧で書き込むときの昇圧速度と略等しくなる。
【００５９】
また、本実施形態の不揮発性半導体記憶装置は、従来の半導体装置の電圧検知回路とは
異なり、オペアンプを備えておらず、クロック信号周期制御回路２２でクロック信号の振
幅を変更する。このため、昇圧する際に不揮発性半導体記憶装置に常時電流を流す必要が
なく、不揮発性半導体記憶装置の消費電流を、従来の半導体装置に比べて、低減できる。
【００６０】
（変形例２）
本実施形態では、選択されたワード線にプログラム電圧を印加するたびに、クロック信
号の周期を変更することで、選択されたワード線の電圧が昇圧開始時の電圧から所望のプ
ログラム電圧に達するまでの昇圧速度を遅くするが、本変形例２では、選択されたワード
線を中間電位まで昇圧した後に、中間電位から所望のプログラム電圧に昇圧される場合に
は、中間電位から所望のプログラム電圧に達するまでの期間に、式（１）又は式（２）を
満たすようにクロック信号の周期又は振幅を変更し、中間電位から所望のプログラム電圧
に達するまでの昇圧速度を略等しくしてもよい。
【００６１】
［変形例２の効果］
本変形例２では、例えば選択されたワード線と非選択のワード線を例えば中間電位まで
昇圧し、選択されたワード線を中間電位から所望のプログラム電圧に昇圧できる。
【００６２】
この場合において、選択されたワード線に接続された非書き込みのメモリセルのチャネ
ルの電圧は、非選択のワード線を例えば中間電位まで昇圧した後に、選択されたワード線
を所望のプログラム電圧に昇圧する場合において選択されたワード線に接続された非書き
込みのメモリセルのチャネルの電圧と比べて、セルフブーストによって高くなる。その結
果、非選択のワード線を例えば中間電位まで昇圧した後に、選択されたワード線を所望の
プログラム電圧に昇圧する場合に比べて、本変形例２は、選択されたワード線に接続され
た非書き込みのメモリセルに対する誤書き込みを防止できる。
【００６３】
（変形例３）
本実施形態では、ｍ回目のプログラムに用いる周期Ｔｍは一定であるが、本変形例３で
は、周期Ｔｍを可変できるようにしてもよい。例えば、ｍ回目のプログラムを行うときに
クロック信号をＫ回かけるとき、１回目からＬ回目（Ｌ＜Ｋ）まではＴｍ−の周期を用い
て、（Ｌ＋１）回目からＫ回目まではＴｍ＋の周期（Ｔｍ−よりも周期が長い）を用いる
ようにしてもよい。
【００６４】
例えば、（ｍ＋１）回目の周期Ｔ（ｍ＋１）＋、Ｔ（ｍ−１）−は、以下式（３）及び
式（４）を満たす。
【００６５】
Ｔ（ｍ＋１）−＝（Ｋ−Ｌ）×Ｖｐｇｍｍ×Ｔｍ＋１／｛Ｌ×（Ｖｐｇｍｍ＋１−Ｖｐｇ
ｍｍ）｝      …（３）
Ｔ（ｍ＋１）＋＝Ｔｍ＋１    …（４）
これにより、選択されたワード線の負荷容量の減少に伴い所望のプログラム電圧に達す
るまでの昇圧速度が早くなることを防止できる。また、ｍ回目のプログラムを行うときの
クロック信号の周期も制御することで、プログラム電圧をステップアップさせて書き込む
ときの昇圧速度を、より正確に制御でき、メモリセルの信頼性をより向上可能な不揮発性
半導体記憶装置を提供できる。
【００６６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。例えば、制御ゲートドライバ回路２０
ａ，２０ｂのトランジスタ３１ａ，３１ｂとチャージポンプ回路２１の間に、スイッチン
グトランジスタと抵抗素子を直列に接続した組を並列に接続し、スイッチングトランジス
タの入り切りを制御することで、トランジスタ３１ａ，３１ｂとチャージポンプ回路２１
間の抵抗値を変更させて、選択されたワード線の電圧が昇圧開始時の電圧から所望のプロ
グラム電圧に達するまでの昇圧速度を初期の昇圧開始時の電圧から所望の初期のプログラ
ム電圧に達するまでの昇圧速度と略等しくしてもよい。このとき、複数の抵抗素子を設け
、抵抗値を徐々に変更してもよい。
【００６７】
また、本実施形態では、ＮＡＮＤ型不揮発性半導体記憶装置を例として説明したが、こ
れに限定されず、例えば抵抗変化メモリ（ＲｅＲＡＭ；Resistance Random Access Memor
y）を搭載した不揮発性半導体記憶装置にも適用できる。
【００６８】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示され
る全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、こ
の構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６９】
１０…メモリセルアレイ
１１…制御回路
１２…ロウデコーダ
１３…電圧発生回路
１４…ページバッファ
１５…カラムデコーダ
１６ａ…ユーザ領域
１６ｂ…ＲＯＭヒューズ領域
１７ａ…コマンドバッファ
１７ｂ…データ入出力バッファ
１７ｃ…アドレスバッファ
２０ａ  ２０ｂ…制御ゲートドライバ回路
２１…チャージポンプ回路
２２…クロック信号周期制御回路
３０ａ  ３０ｂ…ローカルポンプ回路
３１ａ  ３１ｂ…トランジスタ
３２…クロック信号周期記憶部
３３…クロック信号周期設定部 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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