(57)【要約】【課題】より高速な分周動作を行う。【解決手段】クロック信号ｃｌｋを共通に受け、縦続接続される複数個のフリップフロップ回路ＣＴ０〜ＣＴ５と、分周比設定用の設定値ｃｎｕｍ０〜ｃｎｕｍ５に基づいて前段のフリップフロップ回路の出力値を次段のフリップフロップ回路へ伝達するか否かを制御する複合ゲートＣＧ０〜ＣＧ５と、を備え、最終段のフリップフロップ回路ＣＴ０の出力値が所定の論理値となった場合に、複合ゲートＣＧ０〜ＣＧ５によって伝達可能に制御されるフリップフロップ回路を初期化する。【選択図】図１
2011142503.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を共通に受け、縦続接続される複数個のフリップフロップ回路と、
分周比設定用の設定値に基づいて前段の前記フリップフロップ回路の出力値を次段の前記フリップフロップ回路へ伝達するか否かを制御する論理回路と、
を備え、
最終段の前記フリップフロップ回路の出力値が所定の論理値となった場合に、前記論理回路によって伝達可能に制御される前記フリップフロップ回路を初期化することを特徴とする可変分周回路。
【請求項２】
前記論理回路は、前記設定値に基づいて最終段の前記フリップフロップ回路の出力値または前段の前記フリッププロップ回路の出力値を次段の前記フリップフロップ回路へ伝達するか否かを制御することを特徴とする請求項１記載の可変分周回路。
【請求項３】
前記複数個のフリップフロップ回路は、最終段の前記フリップフロップ回路の出力値を入力してそれぞれ初期化を行う初期化入力端子を有することを特徴とする請求項１記載の可変分周回路。
【請求項４】
前記複数個のフリップフロップ回路のうち分周器として動作する前記フリップフロップ回路の段数が前記設定値によって決定されることを特徴とする請求項１または２記載の可変分周回路。
【請求項５】
前記論理回路は、前記設定値が第１の論理値である場合に最終段の前記フリップフロップ回路の出力値または前段の前記フリップフロップ回路の出力値を次段の前記フリップフロップ回路へ伝達可能とし、前記設定値が第２の論理値である場合に次段の前記フリップフロップ回路へ一定の論理値を伝達することを特徴とする請求項２または４記載の可変分周回路。
【請求項６】
前記論理回路は、
前段の前記フリップフロップ回路の出力を一方に受け、最終段の前記フリップフロップ回路の出力の論理反転を他方に受ける論理積回路と、
前記論理積回路の出力を一方に受け、前記設定値を他方に受ける論理和回路と、
を備え、
前記論理和回路の出力を次段の前記フリップフロップ回路の入力に接続することを特徴とする請求項５記載の可変分周回路。
【請求項７】
前記設定値を保持した分周設定デコーダをさらに備えることを特徴とする請求項１記載の可変分周回路。
【請求項８】
前記複数個のフリップフロップ回路のいずれか一つの出力をデータ入力とする分周信号出力用のフリップフロップ回路をさらに備えることを特徴とする請求項１記載の可変分周回路。
【請求項９】
最終段の前記フリップフロップ回路は、最終段の前記フリップフロップ回路以外のフリップフロップ回路に入力されるクロック信号よりも、位相の早いクロック信号をクロック入力とすることを特徴とする請求項１記載の可変分周回路。
【請求項１０】
初段の前記フリップフロップ回路の入力に接続される前記論理回路は、前段の前記フリップフロップ回路の出力値に代えて一定の論理値を入力することを特徴とする請求項１記載の可変分周回路。
【請求項１１】
初段の前記フリップフロップ回路の入力は、一定の論理値であることを特徴とする請求項１記載の可変分周回路。
【請求項１２】
最終段の前記フリップフロップ回路の入力に接続される前記論理回路には設定値を入力しないことを特徴とする請求項１記載の可変分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路に関し、特に分周比を可変にする分周回路に関する。
【背景技術】
【０００２】
分周回路は、カウンタ回路としても知られ、高速動作の可能なブービートラップ付きのカウンタ回路が、特許文献１に開示されている。このカウンタ回路は、クロック信号を共通に受け、且つ順々に接続されている複数個のフリップフロップ回路と、複数個のフリップフロップ回路のうちの１個以上のフリップフロップ回路にそれぞれ対応して設けられ、各々は、対応するフリップフロップ回路から出力される信号を一方の入力に受け、複数個のフリップフロップ回路のうちの１個以上のフリップフロップ回路を除く所定のフリップフロップから出力される信号を他方の入力に受け、その論理演算した信号を対応するフリップフロップ回路の次段に接続されるフリップフロップ回路へ与える１個または複数個の２入力論理ゲートと、を含む。このようなカウンタ回路によれば、各ＦＦ回路の入力する値はせいぜい２つの論理値の論理演算で決定されるため、クロック信号の高周波数化にも適用できる。ただし、このカウンタ回路は、分周比が固定であって可変分周回路としては機能しない。
【０００３】
一方、分周比を可変にする分周回路に関し、動作速度を高速化する可変分周回路が特許文献２に開示されている。この可変分周回路は、クロック同期による初期化手段を備えたＤ型フリップフロップのカスケード接続により構成したシフトレジスタと、シフトレジスタの各段の出力信号の何れか一つを選択する選択手段と、を備え、選択された信号によりＤ型フリップフロップの各段を初期化する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２４６８９５号公報
【特許文献２】特開２００５−１５９７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献２に記載の可変分周回路は、シフトレジスタの各段の出力信号の何れか一つを選択手段で選択して、選択手段の出力でＤ型フリップフロップの各段を初期化している。選択手段は、具体的にはマルチプレクサであって、トランスファゲートなどのスイッチで構成されることが例示されている。すなわち、シフトレジスタの各段の出力信号は、マルチプレクサを介してＤ型フリップフロップの各段のリセット端子にフィードバックされる。
【０００７】
このようにマルチプレクサがスイッチで構成されるような場合、出力信号は、スイッチの抵抗分を介して各段のリセット端子に至る寄生容量を駆動することとなる。このため、クロック信号の周波数が高くなればなるほど、遅延の影響が多大となり、より高速な動作が困難となる。また、マルチプレクサがゲート回路で構成されるような場合、出力信号は、多段のゲート回路を介して各段のリセット端子に至るので、同様に、より高速な動作が困難となる。この場合、特に、分周比が高くなればなるほど、分周比に応じたＤ型フリップフロップの数が増加して、マルチプレクサを構成するＡＮＤ回路あるいはＯＲ回路を多入力としなければならず、マルチプレクサにおける遅延時間がより大きくなる。したがって、高周波数化と高分周比化の両立がより困難となる。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る可変分周回路は、クロック信号を共通に受け、縦続接続される複数個のフリップフロップ回路と、分周比設定用の設定値に基づいて前段のフリップフロップ回路の出力値を次段のフリップフロップ回路へ伝達するか否かを制御する論理回路と、を備え、最終段のフリップフロップ回路の出力値が所定の論理値となった場合に、論理回路によって伝達可能に制御されるフリップフロップ回路を初期化する。
【発明の効果】
【０００９】
本発明によれば、より高速な分周動作が可能となる。また、高分周比化の際にも高速な分周動作が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る可変分周回路の回路図である。
【図２】本発明の第１の実施例に係る可変分周回路の動作を示すタイミングチャートである。
【図３】本発明の第１の実施例に係る可変分周回路における分周比の設定表である。
【図４】本発明の第２の実施例に係る可変分周回路の回路図である。
【図５】本発明の第３の実施例に係る可変分周回路の回路図である。
【図６】図２のタイミングチャートにおけるタイミングＴ５〜Ｔ７部分を拡大したものである。
【図７】本発明の第３の実施例に係るタイミングチャートにおけるタイミングＴ５〜Ｔ７部分を拡大したものである。
【図８】本発明の第４の実施例に係る可変分周回路の回路図である。
【図９】本発明の第４の実施例に係る可変分周回路の動作を示すタイミングチャートである。
【図１０】本発明の第５の実施例に係る可変分周回路の回路図である。
【図１１】本発明の第６の実施例に係る可変分周回路の回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る可変分周回路は、クロック信号（図１のｃｌｋ）を共通に受け、縦続接続される複数個のフリップフロップ回路（図１のＣＴ０〜ＣＴ５）と、分周比設定用の設定値（図１のｃｎｕｍ０〜ｃｎｕｍ５）に基づいて前段のフリップフロップ回路の出力値を次段のフリップフロップ回路へ伝達するか否かを制御する論理回路（図１のＣＧ０〜ＣＧ５）と、を備え、最終段のフリップフロップ回路の出力値が所定の論理値となった場合に、論理回路によって伝達可能に制御されるフリップフロップ回路を初期化する。
【００１２】
このような可変分周回路によれば、分周比設定用の設定値によって縦続接続される複数個のフリップフロップ回路のうち分周器として動作するフリップフロップ回路の段数を決定することで、分周比を設定することができる。この場合、従来技術におけるマルチプレクサ等が不要であり、動作周波数のより高速化が可能となる。
【００１３】
可変分周回路において、論理回路は、設定値に基づいて最終段のフリップフロップ回路の出力値または前段のフリッププロップ回路の出力値を次段のフリップフロップ回路へ伝達するか否かを制御するようにしてもよい。
【００１４】
可変分周回路において、複数個のフリップフロップ回路は、最終段のフリップフロップ回路の出力値を入力してそれぞれ初期化を行う初期化入力端子（図８のＣＴ０〜ＣＴ４のＲＢ）を有するようにしてもよい。
【００１５】
可変分周回路において、複数個のフリップフロップ回路のうち分周器として動作するフリップフロップ回路の段数が設定値によって決定されるようにしてもよい。
【００１６】
可変分周回路において、論理回路は、設定値が第１の論理値である場合に最終段のフリップフロップ回路の出力値または前段のフリップフロップ回路の出力値を次段のフリップフロップ回路へ伝達可能とし、設定値が第２の論理値である場合に次段のフリップフロップ回路へ一定の論理値を伝達するようにしてもよい。
【００１７】
可変分周回路において、論理回路は、前段のフリップフロップ回路の出力を一方に受け、最終段のフリップフロップ回路の出力の論理反転を他方に受ける論理積回路と、論理積回路の出力を一方に受け、設定値を他方に受ける論理和回路と、を備え、論理和回路の出力を次段のフリップフロップ回路の入力に接続するようにしてもよい。
【００１８】
可変分周回路において、設定値を保持した分周設定デコーダ（図１の１１０）をさらに備えるようにしてもよい。
【００１９】
可変分周回路において、複数個のフリップフロップ回路のいずれか一つの出力をデータ入力とする分周信号出力用のフリップフロップ回路（図４のＣＴＯＵＴ）をさらに備えるようにしてもよい。このような可変分周回路によれば、分周された出力信号を出力専用のフリップフロップ回路によって出力するので、可変分周回路における出力負荷が少なくなり、高い周波数で動作が可能となる。
【００２０】
可変分周回路において、最終段のフリップフロップ回路は、最終段のフリップフロップ回路以外のフリップフロップ回路に入力されるクロック信号（図５のｃｋａ）よりも、位相の早いクロック信号（図５のｃｋｂ）をクロック入力とするようにしてもよい。このような可変分周回路によれば、初期化信号を生成する最終段のフリップフロップ回路から出力され、各フリップフロップ回路を初期化する初期化パスについて、最終段のフリップフロップ回路以外よりも最終段のフリップフロップ回路の初期化パスのタイミングを早めることで、クロック信号に対するフリップフロップ回路のデータ信号のセットアップマージンに余裕が生じる。したがって、動作周波数のより高速化が可能となる。
【００２１】
可変分周回路において、初段のフリップフロップ回路の入力に接続される論理回路（図１のＣＧ５）は、前段のフリップフロップ回路の出力値に代えて一定の論理値を入力するようにしてもよい。
【００２２】
可変分周回路において、初段のフリップフロップ回路（図１０のＣＴ５）の入力は、一定の論理値であるようにしてもよい。
【００２３】
可変分周回路において、最終段のフリップフロップ回路の入力に接続される論理回路（図１１のＣＧ５０）には設定値を入力しないようにしてもよい。
【００２４】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２５】
図１は、本発明の第１の実施例に係る可変分周回路の回路図である。図１において、可変分周回路１００は、フリップフロップ回路（以下、ＦＦ回路と略す）ＣＴ０〜ＣＴ５と、複合ゲートＣＧ０〜ＣＧ５と、分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５を出力する分周設定デコーダ１１０を備える。
【００２６】
複合ゲートＣＧ０〜ＣＧ５は、入力が負論理の信号（以下、複合ゲートにおける第１の入力という）と、入力が正論理の信号（以下、複合ゲートにおける第２の入力という）との２つが２入力ＡＮＤの入力に接続され、２入力ＯＲの入力には２入力ＡＮＤの出力と、正論理の信号（以下、複合ゲートにおける第３の入力という）が接続され、２入力ＯＲの出力を外部に出力するように構成される。
【００２７】
複合ゲートＣＧ５において、第１の入力は、ＦＦ回路ＣＴ０の出力（Ｑ）が接続され、第２の入力は、１に固定にされ、第３の入力は、分周設定デコーダ１１０の分周設定信号ｃｎｕｍ５が入力され、出力は、ＦＦ回路ＣＴ５の入力（Ｄ）に接続される。
【００２８】
複合ゲートＣＧｋ（ｋ＝０〜４）において、第１の入力は、ＦＦ回路ＣＴ０の出力（Ｑ）に接続され、第２の入力は、ＦＦ回路ＣＴｋ＋１の出力（Ｑ）に接続され、第３の入力は、分周設定信号ｃｎｕｍｋが入力され、出力は、ＦＦ回路ＣＴｋの入力（Ｄ）に接続される。
【００２９】
可変分周器１００の出力信号は、ＦＦ回路ＣＴ０の出力（Ｑ）に接続している端子ｆｏｕｔから出力される。
【００３０】
ＦＦ回路ＣＴ０〜ＣＴ５のクロック入力ＣＫは、外部信号であるクロック信号ｃｌｋが入力され、ＦＦ回路ＣＴ０〜ＣＴ５のリセット入力ＲＢは、外部信号である非同期リセット信号ｒｓｔｂが入力される。
【００３１】
分周設定デコーダ１１０は、外部入力信号ｃｎｕｍを入力してデコードした値のそれぞれに対応する分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５の値を保持し、出力する。外部入力信号ｃｎｕｍとしては、例えば、分周比を表すバイナリコードであって、分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５としては、後述するような温度計コードが対応する。
【００３２】
図２は、本発明の第１の実施例に係る可変分周回路の動作を示すタイミングチャートである。タイミングＴ０〜Ｔ９は、外部入力のクロック信号ｃｌｋが０から１になる（立ち上がり）タイミングである。
【００３３】
ここでは、４分周設定時における可変分周器１００の動作を示す。分周設定デコーダ１１０が出力する分周設定信号ｃｎｕｍ３〜ｃｎｕｍ５を１に、分周設定デコーダ１１０が出力する分周設定信号ｃｎｕｍ０〜ｃｎｕｍ２を０に設定する。分周設定信号ｃｎｕｍ３〜ｃｎｕｍ５が１であるため、複合ゲートＣＧ３〜ＣＧ５の出力はそれぞれ１となる。
【００３４】
タイミングＴ０以前で非同期リセット信号ｒｓｔｂを１にすることで、ＦＦ回路ＣＴ０〜ＣＴ５の出力（Ｑ）は、すべて０（リセット）となる。次に、非同期リセット信号ｒｓｔｂを０にする。
【００３５】
タイミングＴ０でクロック信号ｃｌｋが０から１になり、ＦＦ回路ＣＴ５の出力信号ｑ１５、ＦＦ回路ＣＴ４の出力信号ｑ１４、ＦＦ回路ＣＴ３の出力信号ｑ１３は、タイミングＴ０以降で１を保持する。
【００３６】
また、タイミングＴ１で、ＦＦ回路ＣＴ２の出力信号ｑ１２が０から１に変化する。タイミングＴ２で、ＦＦ回路ＣＴ１の出力信号ｑ１１が０から１に変化する。
【００３７】
タイミングＴ３で、最終段のＦＦ回路ＣＴ０の出力信号ｑ１０が０から１になると、複合ゲートＣＧ０〜ＣＧ２の出力が０となる。したがって、タイミングＴ４で、ＦＦ回路ＣＴ０、ＣＴ１、ＣＴ２のそれぞれの出力信号ｑ１０、ｑ１１、ｑ１２がすべて０となる。すなわち、最終段のＦＦ回路ＣＴ０の出力信号ｑ１０が０から１となると、次のクロック信号ｃｌｋの立ち上がりで、ＦＦ回路ＣＴ０〜ＣＴ２のそれぞれの出力が０と初期化され、ＣＴ０の出力信号ｑ１０は初期化パスの役割を果たす。
【００３８】
さらに、タイミングＴ５で、ＦＦ回路ＣＴ２の出力信号ｑ１２が０から１に変化する。このタイミングＴ５の状態は、タイミングＴ１の状態と同じである。したがって、出力信号ｑ１０、ｑ１１、ｑ１２は、これ以降、タイミングＴ１〜Ｔ５における動作を繰り返すことになる。
【００３９】
以上のように、可変分周器１００は、タイミングＴ１〜Ｔ５におけるクロック信号ｃｌｋの４パルス分に対して端子ｆｏｕｔから可変分周器の出力信号の１パルス分を出力するように動作し、クロック信号ｃｌｋを４分周していることになる。
【００４０】
なお、以上の説明では、分周比を４としたが、分周設定デコーダ１１０が出力する分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５を変更することで、ＦＦ回路ＣＴ０〜ＣＴ５の動作を制御し、分周比を変えることができる。
【００４１】
図３は、本発明の第１の実施例に係る可変分周回路における分周比の設定表である。この表は、図１の分周回路に対して、分周設定デコーダ１１０から出力される分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５の設定値により、分周比のＮが決まることを示している。
【００４２】
例えば、分周設定信号ｃｎｕｍ５〜ｃｎｕｍ１を１とし、分周設定信号ｃｎｕｍ０を０とすると、分周比は２となる。また、分周設定信号ｃｎｕｍ５〜ｃｎｕｍ２を１とし、分周設定信号ｃｎｕｍ１、ｃｎｕｍ０を０とすると、分周比は３となる。また、分周設定信号ｃｎｕｍ５〜ｃｎｕｍ３を１とし、分周設定信号ｃｎｕｍ２〜ｃｎｕｍ０を０とすると、分周比は４となる。また、分周設定信号ｃｎｕｍ５、ｃｎｕｍ４を１とし、分周設定信号ｃｎｕｍ３〜ｃｎｕｍ０を０とすると、分周比は５となる。また、分周設定信号ｃｎｕｍ５を１とし、分周設定信号ｃｎｕｍ４〜ｃｎｕｍ０を０とすると、分周比は６となる。分周設定信号ｃｎｕｍ５〜ｃｎｕｍ０をすべて０とすると、分周比は７となる。
【００４３】
可変分周器１００は、ＦＦ回路ＣＴ０〜ＣＴ５の６段構成となっており、最大７分周まで実現できる構成となっている。さらに、ＦＦ回路ＣＴ０〜ＣＴ５及び複合ゲートＣＧ０〜ＣＧ５の数を増減させることで、分周比の最大値を変化させることが出来る。また、可変分周比も最大値の変化に合わせて変更可能である。
【００４４】
なお、可変分周器１００の出力信号は、ＦＦ回路ＣＴ０の出力（Ｑ）に接続している端子ｆｏｕｔから出力するものとしているが、端子ｆｏｕｔをＦＦ回路ＣＴ１〜ＣＴ５のいずれかの出力（Ｑ）に接続し、出力信号を取りだすことも可能である。この場合、出力を取りだす箇所に応じて、出力信号のハイレベルの幅を変えて出力することができる。
【００４５】
例えば、端子ｆｏｕｔをＦＦ回路ＣＴ０の出力（Ｑ）に接続すると、出力のハイレベルの幅はクロック信号ｃｌｋの１サイクル分となる。また、端子ｆｏｕｔをＦＦ回路ＣＴ１〜ＣＴ５のそれぞれの出力（Ｑ）に接続すると、出力のハイレベルの幅はクロック信号ｃｌｋの２〜６サイクル分のそれぞれとなる。このように、端子ｆｏｕｔの接続個所によって、入力クロック信号ｃｌｋの１〜６サイクルの範囲のハイレベルの幅を有する出力信号を出力することができる。ただし、分周比以上のハイレベルの幅を設定することはできない。図２の例では、分周比は４であるので、出力信号ｑ１０〜ｑ１２のように入力クロック信号ｃｌｋの１〜３サイクルの範囲でハイレベルの幅を選択することができる。
【００４６】
複合ゲートＣＧ０〜ＣＧ５のそれぞれは、分周設定デコーダ１１０が出力する分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５とＦＦ回路ＣＴ０の出力Ｑから出力される初期化信号となる出力信号ｑ１０と、複合ゲートＣＧ０〜ＣＧ５に対応したそれぞれのＦＦ回路ＣＴ０〜ＣＴ５の出力Ｑの３つの信号を入力とする。そして、複合ゲートＣＧ０〜ＣＧ５は、分周設定デコーダ１１０が出力する分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５のそれぞれの値により、ＦＦ回路ＣＴ０の出力Ｑから出力される出力信号ｑ１０と、複合ゲートＣＧ０〜ＣＧ５に対応したそれぞれのＦＦ回路ＣＴ０〜ＣＴ５の出力Ｑの論理演算した結果を次段のＦＦ回路に伝えるかどうかを制御している。このような制御によれば、分周設定信号ｃｎｕｍ０〜ｃｎｕｍ５の値に応じて、最終段のＦＦ回路ＣＴ０に近い側から所望の分周に必要なＦＦ回路のみを動作させ、動作させるＦＦ回路の数を可変することで、出力信号の分周比を可変にすることができる。
【実施例２】
【００４７】
図４は、本発明の第２の実施例に係る可変分周回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４の可変分周器１０１は、図１の可変分周器１００に対して出力専用のＦＦ回路ＣＴＯＵＴをさらに備える。
【００４８】
ＦＦ回路ＣＴＯＵＴは、入力（Ｄ）に複合ゲートＣＧ０の出力を接続し、クロック入力（ＣＫ）にクロック信号ｃｌｋを入力し、リセット入力（ＲＢ）に非同期リセット信号ｒｓｔｂを入力し、出力（Ｑ）から可変分周回路１０１の出力信号ｎｏｕｔを出力する。
【００４９】
なお、本実施例の可変分周回路の動作を示すタイミングチャートは図２と同様である。
【００５０】
可変分周器１０１において、図１の可変分周器１００に出力専用としてＦＦ回路ＣＴＯＵＴを設けることで、可変分周器１０１の最終段のＦＦ回路ＣＴ０の出力の負荷が、複合ゲートＣＴ０〜ＣＴ５の入力容量のみになる。
【００５１】
このような構成の可変分周器１０１において、最高動作周波数を決めるパスは、クロック信号ｃｌｋがＦＦ回路ＣＴ０のクロック入力（ＣＫ）に入り、ＦＦ回路ＣＴ０の出力（Ｑ）から出て、複合ゲートＣＴ０〜ＣＴ５の入力を通り、ＦＦ回路ＣＴ０〜ＣＴ５の入力（Ｄ）に至る経路となる。この経路に関し、端子ｆｏｕｔにおける外部負荷が影響しなくなるため、全体の遅延が減り、より高い周波数のクロック信号ｃｌｋに対して動作が可能になる。
【実施例３】
【００５２】
図５は、本発明の第３の実施例に係る可変分周回路の回路図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。図５の可変分周器１０２において、最終段となるＦＦ回路ＣＴ０のクロック入力端子ＣＫに接続されるクロック信号ｃｋｂは、クロック信号ｃｌｋにバッファ回路ＢＦ１を経由して接続される。また、他のＦＦ回路ＣＴ１〜ＣＴ５のクロック入力端子ＣＫに接続されるクロック信号ｃｋａは、外部入力のクロック信号ｃｌｋにバッファ回路ＢＦ１、ＢＦ０を経由して接続される。
【００５３】
ここで、図２のタイミングチャートにおけるタイミングＴ３〜Ｔ５部分を拡大したものを図６に示す。図６において、ＦＦ回路ＣＴ０に外部入力のクロック信号ｃｌｋが入り、ＦＦ回路ＣＴ０の出力信号ｑ１０から信号が出るまでの遅延時間をｄｔ１、ＦＦ回路ＣＴ０の出力Ｑから複合ゲートＣＧ０の出力ｄ１０が出力されるまでの遅延時間をｄｔ２とする。
【００５４】
今、動作周波数が高速になり、クロック信号ｃｌｋの１サイクルの時間、つまり、タイミングＴ３とＴ４の間隔が狭くなったとする。この場合、ＦＦ回路ＣＴ０の遅延時間ｄｔ１及び複合ゲートの遅延時間ｄｔ２は固定値であるため、ＦＦ回路ＣＴ０〜ＣＴ５における、外部入力のクロック信号ｃｌｋに対する信号ｄ１０のセットアップ時間ｄｔ３が減少していく。したがって、クロック信号ｃｌｋの周波数を高くしていった場合、クロック信号ｃｌｋに対する各ＦＦ回路ＣＴ１〜ＣＴ５の端子Ｄに入力される信号のセットアップ時間を確保できなくなり、動作周波数が制限される。
【００５５】
そこで、図５の可変分周回路１０２のように、図１の可変分周回路１００に対して最終段のＦＦ回路ＣＴ０のクロック信号ｃｋｂを、他のＦＦ回路ＣＴ１〜ＣＴ５のクロックｃｋａよりも短い遅延時間になるように構成する。この場合、図７のタイミングチャートに示すように、クロック信号ｃｋｂは、クロック信号ｃｋａよりも時間ｄｔ０だけ早くなる。したがって、セットアップ時間がクロック信号ｃｋａとｃｋｂ差分である時間ｄｔ０だけ長くなり、ｄｔ５＝ｄｔ０＋ｄｔ３となる。このため、ＦＦ回路ＣＴ１〜ＣＴ５の端子Ｄに入力される信号に対するセットアップ時間を確保しやくすることができ、さらに動作周波数を上げることが可能となる。
【実施例４】
【００５６】
図８は、本発明の第４の実施例に係る可変分周回路の回路図である。図８において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の可変分周回路１０３は、実施例１の可変分周回路１００のように、最終段ＦＦ回路ＣＴ０の出力信号ｑ１０を複合ゲートＣＧ０〜ＣＧ５に入力するのではなく、最終段のＦＦ回路ＣＴ０の出力信号ｑ１０ｂ（出力Ｑの反転出力信号）をＦＦ回路ＣＴ１〜ＣＴ４のリセット入力（ＲＢ）に入力をする。
【００５７】
ＯＲ回路ＯＲ５は、第１の入力を１に固定し、第２の入力に分周設定信号ｃｎｕｍ５を入力し、出力をＦＦ回路ＣＴ５の入力（Ｄ）に接続する。
【００５８】
ＯＲ回路ＯＲｋ（ｋ＝０〜４）は、第１の入力をＦＦ回路ＣＴｋ＋１の出力（Ｑ）に接続し、第２の入力に分周設定信号ｃｎｕｍｋを入力し、出力をＦＦ回路ＣＴｋの入力（Ｄ）に接続する。
【００５９】
可変分周器１０３の出力信号は、ＦＦ回路ＣＴ０の出力（Ｑ）に接続している端子ｆｏｕｔから出力される。
【００６０】
ＦＦ回路ＣＴ０〜ＣＴ５のクロック入力（ＣＫ）には、クロック信号ｃｌｋが入力され、ＦＦ回路ＣＴ０〜ＣＴ４のリセット入力（ＲＢ）は、ＦＦ回路ＣＴ０の反転出力（ＱＢ）に接続される。
【００６１】
ＦＦ回路ＣＴ５のリセット入力（ＲＢ）は、可変分周器１０３全体の初期化及びＦＦ回路ＣＴ５の初期値を設定するため非同期のリセット信号ｒｓｔｂが入力される。
【００６２】
可変分周器１０３は、ＦＦ回路ＣＴ０〜ＣＴ５の６段構成となっており、最大６分周まで実現できる構成となる。
【００６３】
図９は、可変分周器１０３が４分周に設定される場合の動作を示すタイミングチャートである。タイミングＴ０〜Ｔ９は、外部入力のクロック信号ｃｌｋが０から１になるタイミングを示す。
【００６４】
ここで図８において分周設定信号ｃｎｕｍ３〜ｃｎｕｍ５を１に、分周設定信号ｃｎｕｍ０〜ｃｎｕｍ２は０に設定する。分周設定信号ｃｎｕｍ３〜ｃｎｕｍ５が１であるため、複合ゲートＯＲ３〜ＯＲ５の出力は１となる。
【００６５】
タイミングＴ０以前でリセット信号ｒｓｔｂを１にすることで、ＦＦ回路ＣＴ０〜ＣＴ５の出力Ｑはすべて０となり、ＦＦ回路ＣＴ０〜ＣＴ５がリセットされる。次に、リセット信号ｒｓｔｂを０にする。
【００６６】
ＦＦ回路ＣＴ５の出力信号ｑ１５は、タイミングＴ０以降で１を保持する。また、ＦＦ回路ＣＴ４、ＣＴ３の出力信号ｑ１４、ｑ１３は、タイミングＴ０で０から１に変化する。
【００６７】
タイミングＴ１で、ＦＦ回路ＣＴ２の出力信号ｑ１２が０から１に変化する。タイミングＴ２で、ＦＦ回路ＣＴ１の出力信号ｑ１１が０から１に変化する。
【００６８】
タイミングＴ３で、最終段のＦＦ回路ＣＴ０の出力信号ｑ１０が０から１となり、その反転出力信号ｑ１０ｂが１から０となる。したがって、ＦＦ回路ＣＴ０〜ＣＴ４がリセットされ、それぞれの出力Ｑが０となる。
【００６９】
タイミングＴ４で、ＦＦ回路ＣＴ４、ＣＴ３の出力信号ｑ１４、ｑ１３は０から１に変化する。
【００７０】
タイミングＴ５で、ＦＦ回路ＣＴ２の出力信号ｑ１２が０から１に変化する。このタイミングＴ５の各信号の状態は、タイミングＴ１の状態と同じであり、これ以降、タイミングＴ１〜Ｔ５における動作を繰り返すことになる。つまり、タイミングＴ１〜Ｔ５間のクロック信号ｃｌｋの４パルス分に対して端子ｆｏｕｔから出力される出力信号に関し、１パルス分を出力する。すなわち、可変分周器１０３は、クロック信号ｃｌｋを４分周していることになる。
【００７１】
ＦＦ回路ＣＴＯＵＴの出力信号ｑ１０ｂを各ＦＦ回路ＣＴ０〜ＣＴ４のリセット入力ＲＢに入力し、リセット信号として用いることで、図１のＡＮＤ回路とＯＲ回路で構成した複合ゲートを単純なＯＲ回路に置き換えることができる。したがって、回路規模を小さくすることができる。
【実施例５】
【００７２】
図１０は、本発明の第５の実施例に係る可変分周回路の回路図である。図１０において、図１と同一の符号は、同一物を表し、その説明を省略する。図１０の可変分周器１０４は、図１の可変分周器１００に対し、初段のＦＦ回路ＣＴ５に入力される信号ｄ１５を固定値である１に置き換え、複合ゲートＣＧ５を省略する。また、分周設定デコーダ１１０を、分周設定信号ｃｎｕｍ５の出力を省いた分周設定デコーダ１１１に置き換える。可変分周器１０４の動作は、分周設定信号ｃｎｕｍ５を省いたことを除き実施例１と同じである。このような可変分周器１０４によれば、複合ゲートＣＧ５が省略され、分周設定デコーダ１１１に関して分周設定信号ｃｎｕｍ５に係る回路が省かれるので、回路の簡略化が図られる。
【実施例６】
【００７３】
図１１は、本発明の第６の実施例に係る可変分周回路の回路図である。図１１において、図１と同一の符号は、同一物を表し、その説明を省略する。図１１の可変分周器１０５は、図１の可変分周器１００の複合ゲートＣＧ０に関し、ＡＮＤ回路とＯＲ回路の組合せ構成からＮＡＮＤ回路とＮＡＮＤ回路の出力を反転するインバータ回路との組合せ構成（ＮＡＮＤ＋ＩＮＶ）である複合ゲートＣＧ５０に変更する。また、分周設定デコーダ１１０を、複合ゲートＣＧ０に接続されていた分周設定信号ｃｎｕｍ０の出力を省いた分周設定デコーダ１１２に置き換える。
【００７４】
複合ゲートをＮＡＮＤ＋ＩＮＶに置き換えることで、分周設定信号ｃｎｕｍ０を削減し、回路規模を小さくすることができる。さらに、分周比の可変範囲をｎ以上と限定する場合には、複合ゲートＣＧ［ｎ−２］〜ＣＧ０をそれぞれＮＡＮＤ＋ＩＮＶ構成に置き換えると共に、分周設定デコーダ１１２における分周設定信号ｃｎｕｍ［ｎ−２］〜ｃｎｕｍ０の出力に係る回路が不用とされ、回路のより簡略化が可能である。
【００７５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７６】
１００〜１０５  可変分周器
１１０〜１１２  分周設定デコーダ
ＢＦ１、ＢＦ０  バッファ回路
ＣＧ０〜ＣＧ５、ＣＧ５０  複合ゲート
ＣＴ０〜ＣＴ５、ＣＴＯＵＴ  フリップフロップ回路
ｆｏｕｔ  端子
ＯＲ１〜ＯＲ５  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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