(57)【要約】【課題】信号の遅延時間を調整することにより、インピーダンス不整合によって発生するディターミニスティックジッタを低減することが可能な電子回路装置を提供することを目的とする。【解決手段】本発明の代表的な構成は、高速シリアル伝送により伝送路１０６を通じてドライバ１０４からレシーバ１０８へ信号を伝達する電子回路装置１００であって、伝送路１０６上のインピーダンス不整合点の上流側または下流側の近傍に、このインピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ１１２、ＬＣ回路１１４またはＬＣＲ回路を備えていることを特徴とする。【選択図】図２
2011223243.tif 000002
【特許請求の範囲】
【請求項１】
高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置であって、
前記伝送路上のインピーダンス不整合点の上流側または下流側の近傍に、該インピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ、ＬＣ回路またはＬＣＲ回路を備えていることを特徴とする電子回路装置。
【請求項２】
前記遅延回路は、前記インピーダンス不整合点から伝送される信号の基本波波長λの１／８以下の距離に備えられていることを特徴とする請求項１に記載の電子回路装置。
【請求項３】
高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置であって、
前記伝送路上のインピーダンス不整合点の上流側または下流側の近傍に、該インピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ、ＬＣ回路またはＬＣＲ回路を備え、
シミュレータ解析によって、少なくとも、
前記信号のビットレートと、
前記インダクタ、ＬＣ回路またはＬＣＲ回路の素子の値と、
前記インピーダンス不整合点のキャパシタンスと、
前記伝送路の線路長と、
前記伝送路の特性インピーダンスとを用いて、
前記伝送路に流れる信号が前記遅延回路によって遅延させられることにより、線路長の変化に対して周期的に増減するジッタが該伝送路の線路長において小さくなるように、前記素子の値を算定したことを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置に関するものである。
【背景技術】
【０００２】
昨今の情報通信技術の発達は著しく、データ通信においても高速化が進む一方となっている。例えばシリアルＡＴＡ、ファイバーチャネル（Fibre Channel）、ピーシーアイエクスプレス（PCI Express）等に代表される高速ディジタル・シリアル通信においてはそのビットレートは数Ｇｂｐｓ（Gigabit per second）以上に及び、ギガヘルツ（ＧＨｚ）帯域の信号が伝送されている。
【０００３】
電気信号の伝送路においては、インピーダンスの不整合があると、伝達される電力の効率が低下する。さらに高速シリアル伝送のように高周波を伝送する場合には、インピーダンスの不整合点において反射が生じ、本来の信号にノイズとして重畳される。このようなノイズによって信号の立ち上がりおよび立ち下がりが時間軸方向に変動し、いわゆるディターミニスティックジッタ（以後ジッタと省略）が発生する。そのため、高速シリアル伝送ではインピーダンス整合は極めて重要であり、通常、ドライバの出力インピーダンス、伝送路の特性インピーダンスおよびレシーバの入力インピーダンスが整合するように設計されている。
【０００４】
しかし、ドライバやレシーバなどのＬＳＩに包含される保護ダイオードやトランジスタには寄生容量が存在する。一般に、寄生容量は、信号が高周波化するほどその影響が増大する。同様に、低周波域では寄生容量が問題とならなかったコネクタや回路パターンにも信号の周波数が高くなると寄生容量が発生し、インピーダンス不整合点となってしまう。高速シリアル通信において今後さらに周波数が高められていく中で、完全にインピーダンスを整合させることは事実上不可能である。
【０００５】
また、伝送路の特性インピーダンスは、その線路長によって変化する。したがって、インピーダンス整合を考慮する場合には当然に線路長を設定するが、高機能化に伴って増加する素子やＬＳＩの配置、小型化による基板の小サイズ化などの制約を受けることにより、過不足なく所望の線路長に設定することが難しい。
【０００６】
そこで、従来からジッタを低減するための様々な技術が提案されている。特許文献１には、自動車等に搭載される車載機器において、ツイストペア線に中継コネクタが介在してなる伝送路の上流側に、信号の進行波を最小パルス幅のλ／４時間遅延させる反射波遅延手段を設ける技術が開示されている。特許文献１では、上記構成により中継コネクタをインピーダンス不整合点として進行波の一部が反射しても、進行波と反射波の位相（半周期）を合わせることができ、ジッタを低減できるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−５４１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の技術では、中継コネクタのみがインピーダンス不整合点となる場合を想定している。しかし、高速シリアル伝送では寄生容量の影響が増大することから、ドライバやレシーバがインピーダンス不整合点となる可能性がある。
【０００９】
インピーダンス不整合点が複数存在する場合には、特許文献１のように信号の進行波を最小パルス幅のλ／４時間遅延させたとしても、必ずしもジッタが低減されるわけではない。換言すれば、特許文献１はその明細書内に開示されている通り、中継コネクタのみがインピーダンス不整合点となる理想的なモデルでしか効果を奏するものではない。その上、特許文献１には、如何にして最小パルス幅のλ／４時間遅延させる反射波遅延手段（インダクタ）を設けるのか一切開示されていない。
【００１０】
本発明は、このような課題に鑑みてなされたものであり、信号の遅延時間を調整することにより、インピーダンス不整合によって発生するディターミニスティックジッタを低減することが可能な電子回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明者らは鋭意検討し、高速シリアル伝送では伝送路の線路長の変化に対し周期的にジッタが増減することを見出した。すなわち、様々な箇所に寄生容量が発生するものの、最終的に線路長をパラメータとして包括的にジッタの増減を制御できる可能性を見出した。しかし、上記したように、様々な制約によって線路長は所望の長さに設定することが難しい。そこで、信号の遅延時間を調整してジッタの増減周期をずらすとともに、いかにして簡易かつ確実に遅延時間を調整できるかについてさらに研究を重ねることにより、本発明を完成するに至った。
【００１２】
すなわち、本発明の代表的な構成は、高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置であって、伝送路上のインピーダンス不整合点の上流側または下流側の近傍に、このインピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ、ＬＣ回路またはＬＣＲ回路を備えていることを特徴とする。
【００１３】
かかる構成によれば、遅延回路を構成する素子の値（組み合わせ）を変えることで、任意の（実際の）線路長に対してジッタの増減周期のディップとなるように調整することが可能である。よって、ジッタの低減を図ることができる。
【００１４】
加えて、ＬＣ回路またはＬＣＲ回路の構成によっては、インピーダンス整合回路としても動作する回路を構成することができる。すなわち、インピーダンス整合を行いつつ、任意の（実際の）線路長に対してジッタの増減周期のディップとなるように調整することが可能である。これにより、信号の反射自体を低減させることができるため、より高いジッタ低減効果を得ることができる。
【００１５】
上記遅延回路は、インピーダンス不整合点から伝送される信号の基本波波長λの１／８以下の距離に備えられているとよい。ここで、基本波波長λ＝ｖ・２／ＢＲ（ｖは伝送路を信号が伝播する速度、ＢＲは信号のビットレート）の関係を満たすものとする。これにより、インピーダンス不整合点に存在する素子（ＬＳＩやコネクタなど）と、伝送路に挿入されたインダクタ、ＬＣ回路またはＬＣＲ回路とを一体の回路とみなすことができ、それぞれが独立してインピーダンス不整合点（反射点）となることを防止できる。
【００１６】
上記課題を解決するために、本発明の他の代表的な構成は、高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置であって、伝送路上のインピーダンス不整合点の上流側または下流側の近傍に、このインピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ、ＬＣ回路またはＬＣＲ回路を備え、シミュレータ解析によって、少なくとも、信号のビットレートと、インダクタ、ＬＣ回路またはＬＣＲ回路の素子の値と、インピーダンス不整合点のキャパシタンスと、伝送路の線路長と、伝送路の特性インピーダンスとを用いて、伝送路に流れる信号が遅延回路によって遅延させられることにより、線路長の変化に対して周期的に増減するジッタがこの伝送路の線路長において小さくなるように、素子の値を算定したことを特徴とする。
【００１７】
かかる構成によれば、任意の（実際の）線路長において、ジッタのディップとなるように増減周期をずらすことが可能な遅延回路を構成する素子の値を適切に算定可能である。これにより、好適かつ確実にジッタを低減させることができる。
【発明の効果】
【００１８】
本発明によれば、信号の遅延時間を調整することにより、インピーダンス不整合によって発生するディターミニスティックジッタを低減することが可能な電子回路装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明にかかる電子回路装置の第１実施形態を例示する図である。
【図２】ジッタの特性について説明する図である。
【図３】線路長１０５ｍｍの伝送路のレシーバ入力波形、およびインダクタ挿入による調整後のレシーバ入力波形を例示する図である。
【図４】本発明にかかる電子回路装置の第２実施形態を例示する図である。
【図５】本発明にかかる電子回路装置の第３実施形態を例示する図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値等は、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また、本発明に直接関係のない要素は図示を省略する。
【００２１】
[第１実施形態]
図１は、本発明にかかる電子回路装置の第１実施形態を例示する図である。図１（ａ）は電子回路装置の構成を示す概略図であって、図１（ｂ）はインダクタ挿入による調整後の図１（ａ）の概略図である。電子回路装置１００は、高速シリアル伝送により一定のビットレートで信号を伝送する。
【００２２】
図１（ａ）に例示するように、電子回路装置１００は差動構成である。すなわち、波形発生回路１０２で生成されドライバ１０４に印加された信号は、一対の差動ドライバ出力端子１０４ａよりそれぞれが逆位相で出力される。そして、２本の伝送路１０６を通じて一対の差動レシーバ入力端子１０８ａよりレシーバ１０８に印加され、その差をとって合成される。
【００２３】
伝送路１０６の特性インピーダンスに、ドライバ１０４の出力インピーダンスやレシーバ１０８の入力インピーダンスが一致していない場合には、そこで信号の一部が反射して反射波となる。かかる反射波によって、ディターミニスティックジッタが発生する。
【００２４】
本実施形態では、伝送路１０６上のインピーダンス不整合点の上流側または下流側の近傍に、インピーダンス不整合点のキャパシタンスとの間で遅延回路を構成するインダクタ１１２を挿入する。これにより、信号の遅延時間を調整して、ジッタの低減を図ることが可能である。
【００２５】
具体的には、図１（ｂ）に例示するように、追加で素子を挿入可能に形成された素子実装部１１０ｂに、所定のインダクタンスを持つインダクタ１１２を実装する。ここでは、レシーバ１０８上流に形成された素子実装部１１０ｂにインダクタ１１２を実装しているが、ドライバ１０４下流に形成された素子実装部１１０ａにインダクタ１１２を実装してもよい。すなわち、インダクタ１１２の挿入位置はインピーダンス不整合点の近傍であればよく、素子実装部１１０ａ、１１０ｂ双方に挿入してもよい。素子実装部１１０ａ、１１０ｂにインダクタを実装しない場合には、伝送路１０６を単に短絡することができる。
【００２６】
なお、素子実装部１１０ａ、１１０ｂは、ドライバ１０４やレシーバ１０８（インピーダンス不整合点）から、伝送される信号の基本波波長λの１／８以下の距離に備えられているとよい。換言すれば、インピーダンス不整合点から遅延回路の端までの距離が基本波波長λの１／８以下の距離であるとよい。これより、ドライバ１０４やレシーバ１０８と実装されるインダクタ１１２とを一体の回路とみなすことができ、それぞれが独立して反射点となることを防止できる。
【００２７】
図２は、ジッタの特性について説明する図である。図２（ａ）は図１（ａ）の電子回路装置の伝送路の線路長に対するジッタ値を例示しており、図２（ｂ）はインダクタ挿入による調整後の図１（ｂ）のジッタ値を例示している。
【００２８】
図２（ａ）に例示するように、電子回路装置１００では伝送路１０６の線路長の変化に対し、周期的にジッタが増減する。ここでは、線路長が約１０１ｍｍ、約１０５ｍｍ、約１０９ｍｍのときにジッタのピーク（最大値）となり、線路長が約１０３ｍｍ、約１０７ｍｍのときにジッタのディップ（最小値）となる。
【００２９】
ジッタの増減周期は、ビットレートが一定の場合、伝送路１０６における信号の遅延時間に依存する。すなわち、伝送路１０６に挿入するインダクタ１１２のインダクタンスの変動に伴い、ジッタの増減周期は変遷する。なお、レシーバ１０８にて反射した信号の一部がバックマッチせずにドライバ１０４で反射し、進行波と干渉する（両端が反射点となる）場合のみを想定すると、ジッタのピークからディップまでの間隔はλ／８となる。また、ジッタのピークから次のピークまでの間隔（増減周期）はλ／４となる。
【００３０】
図２（ｂ）に例示するように、素子実装部１１０ｂにインダクタ１１２を実装すると、そのインダクタ１１２のインダクタンスの値に基づき、線路長に対するジッタの増減周期がずれる。これより、シミュレータ解析を行い、如何なる大きさのインダクタンスを持つインダクタ１１２を伝送路１０６に挿入すれば、任意の線路長においてジッタのディップとなるように増減周期をずらすことができるかを算定する。
【００３１】
シミュレータ解析には、少なくとも、伝送される信号のビットレートＢＲと、インダクタ１１２のインダクタンスＬと、インピーダンス不整合点のキャパシタンスＣtxi（Ｃtxo）と、伝送路１０６の線路長Ｍと、伝送路１０６の特性インピーダンスＺ0とが用いられる。例えば、表１に例示するようなデータテーブルを作成し、各々の数値入力によって、任意の線路長ｘにおいてジッタが小さくなるようにインダクタ１１２のインダクタンスの大きさを算定可能にするとよい。
【００３２】
【表１】
2011223243.tif 000003
【００３３】
なお、表１は例示であって、シミュレータ解析に必ずしもこれらのパラメータの全てを用いる必要はない。また、当然ながらシミュレータ解析に他のパラメータを採用してもよい。他のパラメータとしては、ジッタの増減に影響を与える信号のエッジの立ち上がり周波数等が挙げられる。
【００３４】
図２（ａ）を参照して例示すれば、素子配置等の制限から伝送路１０６の線路長が１０５ｍｍになってしまった場合には、ジッタがピークとなる。しかし、上述したシミュレータ解析によって、線路長が１０５ｍｍのときにジッタのディップがくるように、ジッタの増減周期を移動させるインダクタ１１２のインダクタンス（ここでは０．６ｎＨ）を算定することができる。これより、０．６ｎＨのインダクタ１１２を素子実装部１１０ｂに実装し、ジッタを好適かつ確実に低減可能となる。ここでは、ジッタ値を１３ｐｓ_ｐｐから５ｐｓ_ｐｐまで低減可能である（図２（ｂ）参照）。
【００３５】
なお、素子実装部１１０ｂは、例えばプリント基板上に形成されたインダクタ１１２を追加可能な部品パッドとして形成することができる。勿論、素子実装部１１０ｂは、インダクタ１１２をワイヤボンディングによって伝送路１０６に挿入するものでもよい。
【００３６】
図３は、線路長１０５ｍｍの伝送路のレシーバ入力波形、およびインダクタ挿入による調整後のレシーバ入力波形を例示する図である。図３（ａ）では、線路長１０５ｍｍの図１（ａ）の電子回路装置のレシーバ入力波形を例示している。図３（ｂ）では、伝送路に０．６ｎＨのインダクタを挿入した図１（ｂ）の電子回路装置のレシーバ入力波形を例示している。
【００３７】
図３（ａ）と図３（ｂ）とを比較すると、図３（ｂ）ではレシーバ入力波形のゼロクロスポイントが明らかにそろっていることが分かる。故に、シミュレータ解析に基づくインダクタ１１２の挿入により、ジッタが低減され、ビットエラーレートが向上することが証明された。
【００３８】
上記説明したごとく、本実施形態にかかる電子回路装置１００によれば、遅延回路を構成するインダクタ１１２のインダクタンスの値を変えることでジッタのピークおよびディップの位置を変動させることができ、実際の線路長に対してジッタがディップとなるように調整することが可能である。したがって、回路の各所に生じる寄生容量を正確に把握しなくても、また伝送路１０６の線路長を所望の長さに設定できなくても、インダクタンスを適宜調整するだけでジッタを低減させることができる。
【００３９】
［第２実施形態］
図４は、本発明にかかる電子回路装置の第２実施形態を例示する図である。なお、第２実施形態では、上記第１実施形態と実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略する。
【００４０】
第１実施形態では、伝送路１０６にインダクタ１１２を挿入し、インピーダンス不整合点のキャパシタンスとインダクタ１１２とで、信号の遅延時間を調整する遅延回路を構成した。一方、第２実施形態では、伝送路１０６にＬＣ回路１１４を挿入し、インピーダンス不整合点のキャパシタンスとＬＣ回路１１４とで、信号の遅延時間を調整する遅延回路を構成する。
【００４１】
すなわち、図４に例示するように、追加で素子を挿入可能に形成された素子実装部１１０ｂに、インダクタ１１２やコンデンサ１１６を実装して、伝送路１０６にＬＣ回路１１４を挿入する。当然ながら、これらをドライバ１０４の下流側の素子実装部１１０ａに実装してもよいし、レシーバ１０８の上流側の素子実装部１１０ｂと双方に実装してもよい。
【００４２】
本実施形態の特徴の１つとして、ＬＣ回路１１４をインピーダンス整合回路としても動作させることが可能である。すなわち、シミュレータ解析によって、インピーダンスを整合させ、かつ、任意の線路長においてジッタのディップとなるように増減周期をずらすインダクタ１１２とコンデンサ１１６の組み合わせを決定することができる。これにより、信号の反射自体を低減させることができるため、より高いジッタ低減効果を得ることができる。
【００４３】
なお、ＬＣ回路１１４によるインピーダンス整合は、既知の素子のインピーダンスに対し計算式上で整合させるものである。したがって、寄生容量の影響が問題となる高速シリアル伝送において、反射波を完全に無くすことは事実上不可能である。加えて、インピーダンス整合において、ＬＣ回路１１４のカットオフ周波数が信号の周波数よりも低い場合には、計算式の上ではインピーダンス整合していても、実際にはインピーダンス整合しなくなる問題も存在する。このようにインピーダンス整合が不完全であっても、本発明のように任意の線路長においてジッタのディップとなるように増減周期をずらすことにより、極めて効果的にジッタの低減を図ることができる。
【００４４】
以上、本実施形態にかかる電子回路装置１００について説明した。なお、上記説明では、ＬＣ回路１１４を伝送路１０６に挿入する場合について詳述したが、これに換えてＬＣＲ回路を伝送路１０６に挿入してもよい。当然ながら、ＬＣＲ回路もその素子の組み合わせにより、インピーダンス整合回路として動作させつつ、任意の線路長においてジッタのディップとなるように増減周期をずらすことが可能である。
【００４５】
［第３実施形態］
図５は、本発明にかかる電子回路装置の第３実施形態を例示する図である。なお、第３実施形態では、上記第１実施形態と実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略する。
【００４６】
図５に例示するように、伝送路１０６にインピーダンス不整合点となる中継コネクタ１１８が存在していても、本発明を適用可能である。すなわち、追加で素子を挿入可能に形成された中継コネクタ１１８近傍の素子実装部１１０ｃ、１１０ｄに、所定のインダクタンスを持つインダクタ１１２を実装し、ジッタの低減を図ることができる。
【００４７】
なお、図示しないが、中継コネクタ１１８の近傍に加えて、ドライバ１０４やレシーバ１０８の近傍の素子実装部１１０ａ、１１０ｂにもインダクタ１１２を実装してよい。すなわち、インピーダンス不整合点ごとに、換言すれば反射波が発生する箇所ごとに、ジッタがディップとなるように遅延させる遅延回路を構成させることが好ましい。また、インダクタ１１２に換えて、ＬＣ回路１１４またはＬＣＲ回路を伝送路１０６に挿入しても同様の効果を奏することが可能である。
【００４８】
以上、添付図面を参照しながら本発明の好適な実施例について説明した。上述した電子回路装置１００によれば、製造上のばらつき等によって伝送路１０６の線路長がジッタのピークに相当するものにできあがってしまった場合でも、後からインダクタ１１２やＬＣ回路１１４あるいはＬＣＲ回路を追加して、ジッタの低減を図ることができる。そのため、線路長のずれが予め想定されたり、伝送路１０６の単位長さあたりの信号の遅延時間が設計値通りにならない場合に特に有効である。
【００４９】
なお、本発明は係る例に限定されないことは言うまでもない。すなわち、上記実施形態では、差動構成の電子回路装置１００について例示したが、シングルエンド構成のものも本発明に包含される。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５０】
本発明は、高速シリアル伝送により伝送路を通じてドライバからレシーバへ信号を伝達する電子回路装置に適用可能である。
【符号の説明】
【００５１】
１００  …電子回路装置
１０２  …波形発生回路
１０４  …ドライバ
１０４ａ  …差動ドライバ出力端子
１０６  …伝送路
１０８  …レシーバ
１０８ａ  …差動レシーバ入力端子
１１０ａ〜１１０ｄ  …素子実装部
１１２  …インダクタ
１１４  …ＬＣ回路
１１６  …コンデンサ
１１８  …中継コネクタ
【図１】
2011223243.tif 000004
【図２】
2011223243.tif 000005
【図３】
2011223243.tif 000006
【図４】
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【図５】
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