(57)【要約】【課題】リセット電位が低下する事による黒沈みの問題を防止でき、微細化に有利な固体撮像装置およびその制御動作を提供する。【解決手段】光電変換する画素部２からリセット信号を読み出し、次に光電変換するフォトダイオードの画素信号を出力回路を介して読み出す固体撮像装置であって、前記画素部から読み出した信号と参照信号とを比較するコンパレータ８と、前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタ１１と、前記リセット信号の前記コンパレータの出力結果により、前記カウンタの画素信号のカウント停止動作を実施させないカウンタ制御回路１００とを具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
光電変換する画素部からリセット信号及び画素信号を出力回路を介して読み出す固体撮像装置であって、
前記画素部から読み出した信号と参照信号とを比較するコンパレータと、
前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタと、
前記リセット信号の前記コンパレータの出力結果により、前記カウンタの画素信号のカウント停止動作を実施させないカウンタ制御回路とを
具備することを特徴とする固体撮像装置。
【請求項２】
前記カウンタ制御回路は、前記コンパレータの出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号を制御するラッチ出力制御部とを備え、リセットＡＤ時に前記ラッチ回路の出力を無効とし前記カウンタ停止動作を実施させ、画素ＡＤ時は前記ラッチ回路の出力を有効とすることで前記カウンタ停止動作を実施させないこと
を特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記画素部から読み出した信号と比較する参照信号のリセット信号積分期間、及びリセットカウンタレンジに判定閾値マージン分に相当する冗長分を持たせておき、
カウンタ制御回路は、前記リセット信号のコンパレータの出力結果により、前記カウンタの画素信号のカウント停止動作を実施させないこと
を特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
光電変換する画素部からリセット信号及び画素信号を出力回路を介して読み出す固体撮像装置であって、
前記画素部から読み出した信号と参照信号とを比較するコンパレータと、
前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタと、
前記リセット信号のカウンタ結果により、前記カウンタの画素信号のカウント停止動作を実施させないカウンタ制御回路とを
具備することを特徴とする固体撮像装置。
【請求項５】
前記カウンタ制御回路は、前記カウンタの所定信号をラッチするラッチ回路と、前記ラッチ回路の出力信号を制御するラッチ出力制御部とを備え、リセットＡＤ時にラッチ回路の出力を無効とし前記カウンタ停止動作を実施させ、画素ＡＤ時に前記ラッチ回路の出力を有効とすることで前記カウンタ停止動作を実施させないこと
を特徴とする請求項４記載の固体撮像装置。
【請求項６】
光電変換する画素部からリセット信号を読み出し、次に光電変換するフォトダイオードの画素信号を出力回路を介して読み出し前記画素部から読み出した信号と参照信号とを比較するコンパレータとを具備する固体撮像装置に対し、
前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタＡＤ変換動作において、
前記リセット信号のコンパレータの出力結果もしくはコンパレータのカウント結果により、前記カウンタの画素信号のカウント停止動作を実施させないこと
を特徴とする固体撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置およびその制御動作に関し、例えば、ＣＭＯＳイメージセンサ等に適用されるものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の固体撮像装置に、強力な過大光が入射されると、リセット電位が低下し、全体的に黒く沈んだ映像となることが知られている。この問題を防止する提案として、例えば、米国特許第６，８０３，９５８号公報（特許文献１）等が開示されている。
【０００３】
上記提案では、非常に強力な過大光が入射された場合、リセットレベル取得時の垂直信号線（ＶＳＬ:Vertical signal line）の電位をモニターし、画素信号をアナログデジタル（ＡＤ）変換する前に信号制御を行う。
【０００４】
しかしながら、上記構成および制御では、垂直信号線（ＶＳＬ）より転送される画素信号を制御する制御回路や、その制御回路へ入力される画素信号の閾値を決定するバイアス回路、または信号制御用コンパレータが必要となり、回路レイアウト面積が増加する点で不利である。特に、例えば、微細画素の並列読み出し方式のセンサ等においては、一列ごとにこれらの回路を付加する必要があるため、この傾向がより顕著である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，８０３，９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、リセット電位が低下する事による黒沈みの問題を防止でき、微細化に有利な固体撮像装置およびその制御動作を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る固体撮像装置は、光電変換する画素部からリセット信号及び画素信号を出力回路を介して読み出す固体撮像装置であって、前記画素部から読み出した信号と参照信号とを比較するコンパレータと、前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタと、前記リセット信号の前記コンパレータの出力結果により、前記カウンタの画素信号のカウント停止動作を実施させないカウンタ制御回路とを具備する。
【０００８】
この発明の一態様に係る固体撮像装置は、光電変換する画素部からリセット信号及び画素信号を出力回路を介して読み出す固体撮像装置であって、前記画素部から読み出した信号と参照信号とを比較するコンパレータと、前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタと、前記リセット信号のカウンタ結果により、前記カウンタの画素信号のカウント停止動作を実施させないカウンタ制御回路とを具備する。
【０００９】
この発明の一態様に係る固体撮像装置の制御方法は、光電変換する画素部からリセット信号を読み出し、次に光電変換するフォトダイオードの画素信号を出力回路を介して読み出し前記画素部から読み出した信号と参照信号とを比較するコンパレータとを具備する固体撮像装置に対し、前記コンパレータの比較結果を示すパルス信号が得られるまで入力されたクロック数をカウントするカウンタＡＤ変換動作において、前記リセット信号のコンパレータの出力結果もしくはコンパレータのカウント結果により、前記カウンタの画素信号のカウント停止動作を実施させない。
【発明の効果】
【００１０】
この発明によれば、リセット電位が低下する事による黒沈みを防止でき、微細化に有利な固体撮像装置およびその制御動作が得られる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１の実施形態に係る固体撮像装置の全体構成例を示すブロック図。
【図２】図１中の単位画素および列走査回路におけるＡＤ変換部を示す等価回路図。
【図３】第１の実施形態に係る固体撮像装置の読み出し制御動作を示すタイミングチャート図。
【図４】第１の実施形態に係るカウンタのカンタレンジを示す図。
【図５】図３中において参照電圧のアナルグゲインが変化した時を示すタイミングチャート図。
【図６】変形例に係る固体撮像装置の読み出し制御動作を示すタイミングチャート図。
【図７】第２の実施形態に係る単位画素および列走査回路におけるＡＤ変換部を示す等価回路図。
【図８】図７中のカンタの構成例を示す概念図。
【図９】第２の実施形態に係る固体撮像装置の読み出し制御動作を示すタイミングチャート図。
【図１０】比較例１に係る固体撮像装置の全体構成例を示すブロック図。
【図１１】比較例１に係る単位画素および列走査回路におけるＡＤ変換部を示す等価回路図。
【図１２】比較例１に係る固体撮像装置の読み出し制御動作を示すタイミングチャート図。
【図１３】比較例２に係る固体撮像装置の全体構成例を示すブロック図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］  
まず、図１乃至図６を用いて、この発明の第１の実施形態に係る固体撮像装置およびその制御動作を説明する。
【００１４】
＜１．構成例＞
１−１．全体構成例  
まず、図１を用い、第１の実施形態に係る固体撮像装置の全体構成例について説明する。  
図示するように、本例に係る固体撮像装置は、画素アレイ２，行走査回路４，Ｖref参照信号生成部７，コンパレータ８，駆動制御部９，EDGE検出器１０，カウンタ１１，列走査回路１２，ラッチ回路１４，およびオア回路ＯＲ１を備える。
【００１５】
画素アレイ（Pixel array）２には、垂直信号線ＶＳＬ（Vertical signal line）と行線ＬＳとの交差位置にマトリクス状に配置される複数の単位画素（Pixel）３が配置される。各単位画素３は、行走査回路４による行方向単位で走査され、画素信号が、順次コンパレータ８へと送られる。  
行走査回路４は、駆動制御部９の制御に従い、行線ＬＳを選択する。  
Ｖref参照信号生成部７は、参照電圧Ｖrefを参照するための参照信号を生成し、その参照信号を、コンパレータ８に出力する。ここで、参照信号は、順次レベルが一定割合で変化する信号である。  
コンパレータ（比較部）８は、画素アレイ２で取得される画素信号と、段階的に値が変化し比較対象となる参照信号とを比較する。
【００１６】
EDGE（エッジ）検出器１０は、どのレベルで画素信号とコンパレータ８における比較結果とが反転するかを、検出する。  
カウンタ１１は、コンパレータ８によって画素信号と参照信号との大小関係が入れ替わる時間量をデジタル値として出力する、アナログデジタル変換部として働く。  
列走査回路１２は、駆動制御部９の制御に従い、列線である垂直信号線ＶＳＬを選択し、デジタル値を読み出す。  
ラッチ回路１４は、コンパレータ８の出力信号を一時的にラッチする。  
オア回路ＯＲ１は、コンパレータ８の出力とラッチ回路１４との出力の論理和（ＯＲ）をエッジ検出器１０に出力する。  
駆動回路部９は、行走査回路４，Ｖref参照信号生成部７，コンパレータ８，列走査回路１２を制御することにより、上記構成を備えるこの固体撮像装置の動作全体を制御する。
【００１７】
尚、本例では、論理回路として、オア回路ＯＲ１を一例として挙げて説明したが、この倫理はオア回路に限定されるものではない。
【００１８】
データ読み出し動作（デジタルＣＤＳ方式）  
次に、本例に係る固体撮像装置のデータ読み出し動作について簡単に説明する。ここでは、一連のデジタルＣＤＳ方式のＡＤ変換を一例に挙げる。  
まず、単位画素（Pixel）３から垂直信号線(ＶＳＬ)を通じリセット信号をコンパレータ８へ送信する。続いて、コンパレータ８に参照信号（ＶＲＥＦ）を送ると共に、クロック信号のカウント値をコンパレータ８の比較結果を示すパルス信号が得られるまで、カウント部でカウント（計測）する。
【００１９】
続いて、リセット信号カウント値を保持しておき、次に画素信号も同様に取得し、カウンタ１１でカウントして、デジタルデータに変換する。
【００２０】
その後、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との差分処理（ＣＤＳ）を実行する。このリセットレベルと画素信号レベルの差で示される信号成分のデジタルデータが、最終的に画素信号として出力される。
【００２１】
１−２．単位画素およびＡＤ変換部の構成例  
次に、図２を用い、図１中の単位画素３およびＡＤ変換部の構成例について説明する。
【００２２】
図示するように、本例に係る単位画素３は、フォトダイオードＰＤ，読み出しトランジスタREADTr，リセットRSTTr，増幅トランジスタAMPTr，および行選択Trにより構成される。  
フォトダイオードＰＤは光信号を電気信号に変換する光電変換を行い、そのアノードは接地電源ＧＮＤに接続され、カソードは読み出しトランジスタREADTrの電流経路の一端に接続される。  
読み出しトランジスタREADTrはフォトダイオードＰＤの電荷をフローティングデフュージョン（ＦＤ）に読み出し、電流経路の他端はフローティングデフュージョンＦＤに接続される。  
リセットRSTTrはフローティングデフュージョンＦＤの電圧のリセットを行い、電流経路の一端はフローティングデフュージョンＦＤに接続され、電流経路の他端は内部電源電圧ＶＤＤに接続される。  
行選択Trは行選択を行い、電流経路の他端は内部電源電圧ＶＤＤに接続される。  
増幅トランジスタAMPTrはフローティングデフュージョンＦＤの電圧を出力し、ゲートはフローティングデフュージョンＦＤに接続され、電流経路の一端は行選択トランジスタTrの電流経路の一端に接続され、電流経路の他端は負荷電流１５の一端および垂直信号線ＶＳＬに接続される。負荷電流１５の他端は、接地電源ＧＮＤに接続される。  
垂直信号線ＶＳＬは、上記のように、終端で負荷電流１５に接続される。この負荷電流１５と増幅トランジスタAMPTrとでソースホロワ回路を構成し、画素信号を読み出す。
【００２３】
次に、ＡＤ変換部は、Ｖref参照信号生成部７，コンパレータ８，カウンタ制御回路１００（ラッチ回路１４，スイッチＳＷ２，オア回路ＯＲ１），エッジ検出器１０，カウンタ１１により構成される。  
Ｖref参照信号生成部７は、参照電圧ＶＲＥＦをコンパレータ８に出力する。  
コンパレータ８は、キャパシタＣ１，スイッチＳＷ１，および比較器ＣＯＭ１を備え、単位画素３から入力される画素信号と参照電圧ＶＲＥＦとを比較する。キャパシタＣ１の電極の一方は単位画素３に接続され、他方は比較器ＣＯＭ１の入力（−）に接続される。
【００２４】
スイッチＳＷ１は、オートゼロスイッチであり、オートゼロ期間にスイッチＳＷ１をＯＮさせ、そのＯＮ期間に比較器の基準電圧を取得する。  
比較器ＣＯＭ１の入力（＋）には参照電圧ＶＲＥＦが入力される。  
カウンタ制御回路１００は、ラッチ回路１４，スイッチＳＷ２，オア回路ＯＲ１を備え、リセット信号のコンパレータ８の出力結果により、カウンタ１１の画素信号のカウント停止動作を実施させないように制御を行う。詳細については、後述する。
【００２５】
ラッチ回路（ＬＡＴＣＨ）１４は、コンパレータ８が反転したか否かを検出し、入力はコンパレータ８に接続され、出力はスイッチＳＷ２の一端に接続される。  
スイッチ（ラッチ出力制御部）ＳＷ２の他端はオア回路ＯＲ１の入力に接続される。スイッチＳＷ２はリセット時はオフ（ＯＦＦ）であり、画素信号をＡＤ変換する画素ＡＤ時はオン（ＯＮ）するように、駆動制御部９等により制御される。これは、リセット信号を
ＡＤ変換するリセットＡＤ取得期間に、コンパレータ８が反転する／しないを、ラッチ回路１４に保持しておくためである。画素ＡＤ時にＳＷ２をオンとし、画素ＡＤ期間中に早くコンパレータ８が反転しても、リセットＡＤ取得期間にラッチしておいた信号との論理を取得し、エッジ検出をしないようにするためである。  
オア回路（論理回路）ＯＲ１の入力はさらにコンパレータ８の出力およびラッチ回路１４の入力に接続され、出力はエッジ検出器１０の入力に接続される。  
エッジ（ＥＤＧＥ）検出器１０の出力はカウンタ１１の入力に接続される。  
カウンタ（ＣＯＵＮＴＥＲ）１１の入力にはカウンタクロック（count clk）が入力され、カウンタ出力Ｃoutが出力される。  
上記のように、本例では、コンパレータ８の出力の後であってエッジ検出器１０の入力の前に、ラッチ回路１４が配置されている。
【００２６】
ここで、後述する比較例１では、非常に強力な過大光が入射された場合、リセット信号レベル取得時の垂直信号線ＶＳＬの電位をモニターし、垂直信号線ＶＳＬの電位をアナログ的に制御する方法で画素信号をＡＤ変換する前に信号制御を行なっている。
【００２７】
しかしながら、本例に係る上記構成では、リセット信号検出期間中の参照信号の積分期間、及びリセットカウンタレンジに冗長分を備える。さらに、ラッチ回路１４が、コンパレータ８が反転するか否かを検知し、リセット信号（ＲＳＴ）が下降してコンパレータ８が反転しない場合に、コンパレータ８が反転しなかった事を示すラッチ信号をラッチ回路に保持しておく。前記エッジ検出器への入力は、前記コンパレータの出力結果とラッチ回路で保持している結果の論理信号が入る。ラッチ回路はオンオフスイッチを備え、リセット信号読み出し時はオフにし、フォトダイオード信号を読み出し時にオンさせる。そして前記リセット信号読み出し時に、コンパレータ８が反転しなかった事を示すラッチ信号が保持されている場合、ＡＤ変換時（ＣＤＳ動作中）に画素（ＰＤ）カウント値をフルカウントをカウンタ１１に強制的に出力させる。上記制御において、スイッチＳＷ２に対するスイッチング制御は、駆動制御回路部９が行う。  
そのため、リセットレベルのＡＤ変換結果もフルカウント、画素信号レベルのＡＤ変換結果もフルカウント値を出力する事が出来、最終的にリセットレベルのＡＤ変換結果と画素信号レベルのＡＤ変換結果との差分処理(ＣＤＳ)後の信号もフルカウント値が出力されるので、黒く沈む問題を回避できる。詳細については、後述する。
【００２８】
加えて、本例に係る構成では、後述する比較例１、２のように、例えば、垂直信号線制御用のバイアス回路やリセット信号制御回路、信号制御用コンパレータが必要ない。そのため、回路面積の増大を防止でき、微細化に対して有利である。
【００２９】
＜２．読み出し制御動作＞
次に、図３乃至図５を用い、本例に係る固体撮像装置の読み出し制御動作について説明する。この説明では、図３に示すタイミングチャートに沿って、説明する。図３では、参照電圧ＶＲＥＦと垂直信号線（ＶＳＬ）の電位説明図、パルスタイミングチャート、さらに、通常時（ａ）と非常に強力な過大光が入射した時（ｂ）とを重ねて、一つの図で示す。
【００３０】
本例の制御動作では、非常に強力な過大光が入射した時（ｂ）であっても、垂直信号線ＶＳＬの電位制御は行なわない。一方、後述する比較例では、非常に強力な過大光が入射した時（ｂ）では、画素リセット信号が下降してしまうので、垂直信号線ＶＳＬの電位をある補正閾値電圧以下に下げないように制御している。
【００３１】
まず、時刻ｔ１の際、リセットパルスＲＳＴが”Ｈ”レベルとされ、リセットトランジスタRSTTrがオンとされる。
【００３２】
有効撮像領域の単位画素３から読み出されたリセット信号が垂直信号線ＶＳＬに読み出される。これにより、時刻ｔ２から垂直信号線ＶＳＬの電位が減少する。又、時刻ｔ２において、参照電圧ＶＲＥＦを電圧降下させてオートゼロ積分を開始し、コンパレータ８の基準電圧を取得する(オートゼロ)。
【００３３】
続いて、時刻ｔ３の際、参照電圧ＶＲＥＦをリセットさせて”Ｈ”レベルに戻し、オートゼロ期間（１）を終了させる。この際、通常時（ａ）と非常に強力な過大光が入射した場合（ｂ）とでオートゼロ時のゼロ基準があまり違ってしまわない様に、リセットパルスＲＳＴが立ち上がってすぐにオートゼロが開始されるように制御される。
【００３４】
続いて、時刻ｔ４でオートゼロＳＷ１をオフし、また同時刻にコンパレータ出力が”Ｈ”レベルとなり、ＣＤＳ動作に移行する。
【００３５】
続いて、時刻ｔ５で参照電圧ＶＲＥＦを電圧降下させてリセット積分を開始し、また同時刻にカウンタ１１は、カウンタクロック（count clk）のカウント（計測）を開始する。ラッチ回路はオンオフスイッチＳＷ２を備えているが、リセット信号読み出し時はオフにしておく。
【００３６】
続いて、時刻ｔ６の際、通常時（ａ）では、フローティングディフージョンＦＤは遮光されており電位変動はほぼ無いため、リセット信号は垂直信号線ＶＳＬにはオートゼロ期間（１）中に取得した信号とほぼ等しい電圧が読み出されるので、垂直信号線ＶＳＬと参照電圧ＶＲＥＦが等しくなった時にコンパレータ８は反転し、エッジ検出器１０でその反転時のエッジを捉える事で、その時間までのクロックカウント（count clk）の値をカウント１１でカウント（計測）することでき、リセットカウントが確定する。  
しかしながら、この際、非常に強力な過大光が入射された場合（ｂ）では、リセットレベル検出期間（２）中もさらに垂直信号線ＶＳＬのリセット信号の電圧が下降し続けるため、リセットレベル検出期間（２）の終了時（時刻ｔ７）までにコンパレータ８が反転しないおそれがある。
【００３７】
そこで、本例では、リセットカウント時に予め参照信号の積分期間を延ばし、かつカウンタレンジに判定閾値マージン分に相当する冗長分を持たせておき、コンパレータ８が反転したか否かを検出するラッチ回路１４を配置し、コンパレータ８が反転しない場合にはラッチ回路１４にコンパレータが反転しなかった事を示すラッチ信号を保持する。
【００３８】
ところで、このリセットカウントターゲット値に対し、単位画素３中の増幅トランジスタAmp Trのノイズや、コンパレータ８のオフセット、遅延（Delay）を考慮して、リセットカウント期間（２）に相当するリセットフルカウント値内にばらつき分が収まるように、リセットフル（ＭＡＸ）カウント数（レンジ）を決定している。本例では、このリセットフルカウント数より更に、参照電圧ＶＲＥＦリセットカウント時間（カウント数）に、冗長性を持たせておく。このリセットカウントのターゲット値と冗長性を持たせたカウント値間の、リセットカウント時間分に相当する電圧分が、図３中に示す判定閾値電圧マージンとなる。
【００３９】
つまり、コンパレータ８が反転しない場合は時刻ｔ７までカウントし続け、冗長分を含んだリセットフル（ＭＡＸ）カウント、つまり通常のフルカウント値以上が出力される事となる。
【００４０】
続いて、時刻ｔ７の際、リセット信号が確定すると、通常時（ａ）では、参照電圧ＶＲＥＦをリセット電圧レベルに戻して、コンパレータ８を元の反転していない状態（”Ｈレベル”）に戻す。  
そして、（バイナリ）カウンタ１１の全ビットの信号を反転させて、リセットカウントをマイナスのリセットカウント値とし、このカウント値をカウント初期値とする。
【００４１】
続いて、フォトダイオード信号読み出し前、つまり時刻ｔ８になる前にラッチＳＷ２をオンし、フォトダイオード信号のＡＤ変換時である画素期間(３)に、ラッチ回路で保持しているラッチ信号を反映させる。
【００４２】
続いて、時刻ｔ８において、参照電圧ＶＲＥＦを電圧降下させて画素積分を開始させる。
【００４３】
時刻ｔ８および時刻ｔ９の間の期間（画素期間（３））における画素（ＰＤ）信号も、上記リセット期間（２）と同様に、コンパレータ８で参照信号ＶＲＥＦと比較し、コンパレータ８が反転した時間に入力されたクロック数を上記で述べたカウント初期値からカウンタ１１がカウントし、この動作を終了する。
【００４４】
ところで、リセットレベル検出時にコンパレータが反転せずリセット信号としてのラッチ信号が出ている場合は、画素検出時にカウンタのフルカウント値を出す様にする。
【００４５】
つまり、この状態でリセットレベルのＡＤ変換結果と画素信号レベルのＡＤ変換結果との差分処理（ＣＤＳ）が行なわれるが、リセットレベル検出時にコンパレータ８が反転せずにラッチ回路１４がラッチ信号を保持している場合は、画素信号ＡＤ期間時にコンパレータ８が反転しても、このラッチ信号を考慮する事により画素(ＰＤ)カウント値をフルカウント値を出力する。結果として最終的に差分処理（ＣＤＳ）後の信号はフル信号が出力できる事になる。
【００４６】
例えば、図４に示すように、上記で述べているカウンタ１１のカウントレンジの値の例として、リセット信号のフル（ＭＡＸ）カウントレンジを２５５ＬＳＢとし、画素信号のフル（ＭＡＸ）カウントレンジを１０２３ＬＳＢ＋２５５ＬＳＢとする。この場合、最終的なリセットレベルのＡＤ変換結果と画素信号レベルのＡＤ変換結果とのＣＤＳ後の差分信号のフルカウント値は（１０２３ＬＳＢ＋２５５ＬＳＢ）−２５５ＬＳＢ＝１０２３ＬＳＢとなる。
【００４７】
本例では、更にリセット信号時のカウントをフル（ＭＡＸ）カウントレンジ（２５５ＬＳＢ）以上に予め冗長させておく。換言すると、図示するように、リセット信号のフル（ＭＡＸ）カウントレンジを(２５５ＬＳＢ+冗長レンジ(判定閾値マージン分))とし、画素信号のフル（ＭＡＸ）カウントレンジを１０２３ＬＳＢ＋２５５ＬＳＢ＋冗長レンジ(判定閾値マージン分)とする。そして、リセット信号ＡＤ期間時にコンパレータ８が反転しなかった事を示すラッチ信号が出た場合は、画素信号ＡＤ期間時にコンパレータ８が反転しても、ラッチ信号との論理和をとる事でエッジを確定させずにおく。そして、強制的にカウントを冗長分を含めた画素信号のフルカウント値までカウントする。結果、最終的なリセットレベルのＡＤ変換結果と画素信号レベルのＡＤ変換結果とのＣＤＳ後の差分信号は、１０２３ＬＳＢとなる。
【００４８】
さらに、本例で示したデジタルＣＤＳ方法は一例であり、リセットレベルと信号レベルの差で示される信号成分のデジタルデータ値が得られれば、どの様なデジタルＣＤＳ方法でも構わない。
【００４９】
参照電圧（ＶＲＥＦ）のアナログゲインが変化した場合のカウンタ値  
次に、図５を用い、上記読み出し制御動作の際に、参照電圧（ＶＲＥＦ）のアナログゲインが変化した場合のカウンタ値について説明する。
【００５０】
図中の時刻ｔ５〜ｔ７に示すように、アナログゲインが変化してもオートゼロ（リセットＡＤ変換期間（２））の出力デジタルカウント値は、常に一定にすることができるため、リセットレベルの出力値は、デジタルターゲット値に合わせることができる。
【００５１】
このリセットレベル出力ターゲット値に対し、画素セルのAmp Tr.のノイズやコンパレータのオフセット、Delayを考慮して、リセット信号カウント時間に相当するリセットフルカウント値内にばらつき分が収まる様にリセットフルカウント数を決める様にする。
【００５２】
例えば、上記図４で示したように、リセット信号レベルの出力ターゲット値を１２８ＬＳＢとし、リセット信号のフルカウントレンジを２５６ＬＳＢとすれば、リセットレベルの出力ターゲット値からのばらつきを考慮しても、カウントレンジ内に収めることができる。
【００５３】
＜３．作用効果＞
この実施形態に係る固体撮像装置およびその制御動作によれば、少なくとも下記（１）乃至（２）に示す効果が得られる。
【００５４】
（１）リセット電位が低下する事による黒沈みの問題が発生を防止できる。  
後述する比較例では、ある時間に入るクロック数をカウントして画素信号をデジタル変換するＣＭＯＳセンサにおいて、非常に強力な過大光が入射した場合、リセット信号が下降しない様に垂直信号線の電位をアナログ的に制御する方法で画素信号をＡＤ変換する前に信号制御を行っている。
【００５５】
しかしながら、本例では、リセットレベル出力ターゲット値から見積もったリセットフルカウント数より更にＶＲＥＦリセット時間(カウント数)に冗長性（冗長レンジ）を備えるカウンタ１１を具備する。そして、非常に強力な過大光が入射されリセット信号検出時にコンパレータ８が反転しない場合には、コンパレータ８が反転しなかった事を示すラッチ信号をラッチ回路１４に保持し、画素信号ＡＤ期間時にコンパレータ８が反転しても、このラッチ信号を考慮する事によりＡＤ変換時（ＣＤＳ処理時）に画素(ＰＤ)カウント値をフルカウントに強制的にカウンタに出力させる。例えば、図４に示したように、カウンタ１１は、最終的にＣＤＳ後の差分信号として、１０２３ＬＳＢを強制的に出力する。
【００５６】
以上のように、本例に係る構成および制御動作によれば、リセットレベルのＡＤ変換結果と画素信号レベルのＡＤ変換結果との差分処理(ＣＤＳ)後の信号がフルカウント値以上を出力する事ができ、非常に強力な過大光が入射した場合に画像が黒く沈んでしまう問題を防止することができる点で有利である。
【００５７】
（２）、微細化に対して有利である。  
本例では、後述する比較例と比較すると、ラッチ回路１４を追加するだけで良く、デジタルＣＤＳ方式のコンパレータとカウンタ部でＣＤＳ処理時に画素信号処理ができる。そのため、垂直信号線ＶＳＬより転送される画素信号を制御するリセット信号制御回路や画素信号の閾値を決定するバイアス回路等が不要となるので、回路レイアウト面積の増加をかなり抑えられる点で、微細化に対して有利である。
【００５８】
［変形例１（リセット信号制御回路を更に備える一例）］  
次に、上記第１の実施形態の変形例１に係る固体撮像装置およびその制御動作について、図６を用いて説明する。本例は、リセット信号制御回路１０６を更に備える一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５９】
＜構成例＞  
詳細な図示は省略するが、本例は、画素アレイ１０とＡＤ変換部との間に、図１０で示すリセット信号制御回路１０６を更に備える点で、上記第１の実施形態と相違する。
【００６０】
＜読み出し制御動作＞  
次に、図６に示すタイミングチャートに沿って、本例に係る固体撮像装置の読み出し制御動作について説明する。図６では、参照電圧ＶＲＥＦと垂直信号線（ＶＳＬ）の電位説明図、パルスタイミングチャート、さらに、通常時（ａ）と非常に強力な過大光が入射した時（ｂ）とを重ねて、一つの図で示す。
【００６１】
図示するように、時刻ｔ２の際に、非常に強力な過大光が入射した場合（ｂ）には、画素リセット信号が下降してしまうが、そのリセット信号の下降が非常に大きい場合、通常時（ａ）と非常に強力な過大光が入射した時（ｂ）とでオートゼロ（リセット）信号レベルが大幅に異なってしまい、その結果、コンパレータの基準電位が異なってしまう事が懸念される。
【００６２】
そこで、本例では、この問題を解決するため、上記のように、画素アレイ１０とＡＤ変換部との間に、図１０で示すリセット信号制御回路１０６と、上記第１の実施形態に係る構成とを組み合わせて適用する。
【００６３】
この場合には、図示するように、まず、時刻ｔ１の際、リセットパルスが立ち上がりフローティングディフージョン部のリセット信号が垂直信号線ＶＳＬに送られる。
【００６４】
続いて、時刻ｔ２の際、オートゼロ（リセット）信号検出期間中一定の基準閾値電圧以下にならないように、リセット信号制御回路１０６がクランプイネーブル信号を”Ｈ”レベルにして保持する。そのため、垂直信号線ＶＳＬの電位をクランプさえることができ、オートゼロ（リセット）信号を取得することができる。  
その後、上記第１の実施形態と同様の制御動作を行う。  
上記のように、必要に応じて、本変形例１のような構成を適用することができる。
【００６５】
［第２の実施形態（カウンタのあるビット（bit）により判断を行なう一例）］  
次に、第２の実施形態に係る固体撮像装置およびその制御動作について、図７〜図９を用いて説明する。第１の実施形態では、コンパレータ８が反転するか否かで判断を行うことに対し、第２の実施形態では、カウンタ１０のあるビット（bit）が立つか否か（カウンタ結果）で判断を行なう点で相違する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６６】
＜構成例＞  
まず、図７および図８を用い、本例に係る構成例について説明する。
【００６７】
図７に示すように、本例に係る構成例は、ラッチ回路１４の入力がカウンタ１１の出力に接続される点で、上記第１の実施形態と相違する。さらに、カウンタ１１の構成についても図８に示すように相違する。
【００６８】
カウンタ１１の構成例  
図８には、カウンタ１１のカウンタビット（bit）の概念図が示されている。図示するように、カウンタ１１は、リセット信号検出期間中にこのカウンタ１１のあるbitが”１”になった時ラッチ信号を出し、そのラッチ信号をラッチ回路に保持する。その場合は、画素信号ＡＤ期間時にコンパレータ８が反転しても、このラッチ信号を考慮する事により画素(ＰＤ)カウント値をフルカウントに強制的にする。結果として最終的に差分処理（ＣＤＳ）後の信号はフル信号出力する様にする。
【００６９】
図８のカウンタラッチ判定bitが立つ時間は、図９中の時刻ｔＬに相当する。
【００７０】
上記のように第２の実施形態に係る固体撮像装置の構成であっても、第１の実施形態と同様に、垂直信号線ＶＳＬの信号制御回路用や信号制御回路に供給するバイアス回路、信号制御用コンパレータ等が不要であり、ラッチ回路１４を更に配置するだけで良い点で、微細化に対して有利である。リセット信号検出時にコンパレータが反転しない場合は、ＡＤ変換時（ＣＤＳ処理時）に、画素(ＰＤ)カウント値をフルカウントを強制的に出力させるように制御することで、差分処理（ＣＤＳ）後の信号がフル（ＭＡＸ）カウント値が出力でき、非常に強力な過大光が入射した場合に画像が黒く沈んでしまう問題を、防止できる。
【００７１】
＜読み出し制御動作＞  
次に、図９に沿って、本例に係る固体撮像装置の読み出し制御動作について説明する。この説明では、参照電圧ＶＲＥＦと垂直信号線（ＶＳＬ）の電位説明図、パルスタイミングチャート、さらに、通常時（ａ）と非常に強力な過大光が入射した時（ｂ）とを重ねて、一つの図で示す。
【００７２】
非常に強力な過大光が入射した場合（ｂ）、この第２の実施形態でも、垂直信号線ＶＳＬの電位制御は行なわない。
【００７３】
図示するように、上記と同様に、まず時刻ｔ２〜ｔ３の際、オートゼロによりリセット信号を取得し、コンパレータ８の基準電位を取得する。この際、通常時（ａ）と非常に強力な過大光が入射した場合（ｂ）とで、オートゼロ時のゼロ基準があまり違ってしまわない様に、リセットパルスＲＳＴが立ち上がってすぐにオートゼロにより、リセット信号をコンパレータ８に取得しておく。
【００７４】
続いて、時刻ｔ４においてオートゼロＳＷ１をオフし、また同時刻にコンパレータ出力が”Ｈ”レベルとなり、ＣＤＳ動作に移行する。
【００７５】
続いて、時刻ｔ５の際から、リセット積分を行う。この際、通常時（ａ）では、フローティングディフージョン部（ＦＤ）は遮光されており電位変動はほぼ無い為、リセット信号はオートゼロ時に取得したとほぼ等しい電圧が出るのでコンパレータ８は反転し、その時間までのクロックカウント値をカウンタ１１でカウント（計測）することでリセットカウントが確定する。
【００７６】
しかしながら、この際、非常に強力な過大光が入射した場合（ｂ）には、リセットレベル検出期間中もさらに垂直信号線ＶＳＬのリセット信号が下降してしまい、結果としてリセットレベル検出期間終了時まで（時刻ｔ７まで）にコンパレータ８が反転しない場合がある。そこで、本例では、リセットカウントをカウントしている最中（時刻ｔ５〜ｔ７の期間）に、カウンタ１１のある判定bitが立ったか立たないかを検出するラッチ回路１４を入れておき、カウンタのある判定bitが立ったらラッチ信号を出力し、ラッチ回路１４にその信号を保持しておく。例えば、本例では、時刻ｔ７の直前に、カウンタのある判定bitが立ったとして、その時点で、ラッチ回路１４にbit判定信号が保持される。
【００７７】
また、本例では、非常に強力な過大光が入射した場合（ｂ）には、コンパレータは反転しないので、リセット信号はリセットのフル（ＭＡＸ）カウント値が出力される。
【００７８】
続いて、時刻ｔ７の際、リセット信号が確定すると、通常時（ａ）では、参照電圧ＶＲＥＦをリセット電圧レベルに戻して、コンパレータ８を元の反転していない状態（”Ｈレベル”）に戻す。  
そして、（バイナリ）カウンタ１１の全ビットの信号を反転させて、リセットカウントをマイナスのリセットカウント値とし、このカウント値をカウント初期値とする。
【００７９】
続いて、フォトダイオード信号読み出し前、つまり時刻ｔ８になる前にラッチＳＷ２をオンし、フォトダイオード信号のＡＤ変換時である画素期間(３)に、ラッチ回路で保持しているラッチ信号を反映させる。
【００８０】
ところで、上記本例に係る読み出し制御動作にあたり、このリセットカウントターゲット値に対し、このリセットカウントのターゲット値と判定bitが立つまでのカウント値間のリセットカウント時間分に相当する電圧分が、図中に示す判定閾値電圧マージンとなる。つまり、このカウンタ１１のあるbitが、カウント値用いてデジタル的にクランプ制御をするかしないかの判断基準となる。
【００８１】
続いて、時刻ｔ８の際、参照電圧ＶＲＥＦを電圧降下させて画素積分を開始させ、同じ様に画素（ＰＤ）信号もコンパレータ８で参照信号と比較し、コンパレータが反転した時間に入力されたクロック数を上記で述べたカウント初期値からカウントする。
【００８２】
ところで、リセットレベル検出時（時刻ｔ５〜ｔ７の期間）に、カウンタ１１のある判定bitが立ち、ラッチ信号が出ている場合は、画素検出時（時刻ｔ８〜ｔ９の期間）にカウンタ１１のフルカウント値を出すように制御する。つまり、この状態でリセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との差分処理（ＣＤＳ）が行なわれるが、リセットレベル検出時（時刻ｔ５〜ｔ７の期間）にカウンタのある判定bitが立ったらラッチ信号を出力し、ラッチ回路１４にその信号を保持しておき、画素信号ＡＤ期間時にコンパレータ８が反転しても、このラッチ信号を考慮する事により画素(ＰＤ)カウント値をフルカウントに強制的にする。結果として最終的に差分処理（ＣＤＳ）後の信号はフル信号が出力されることとなる。
【００８３】
尚、本例で開示したデジタルＣＤＳ方法は一例であり、リセットレベルと信号レベルの差で示される信号成分のデジタルデータ値が得られれば、どの様なデジタルＣＤＳ方法でも構わない。
【００８４】
＜作用効果＞  
上記のように、この実施形態に係る固体撮像装置およびその制御動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例のような構成および制御動作を適用することが可能である。
【００８５】
［比較例１（アナログ的に垂直信号線の電位を制御する一例）］  
次に、上記実施形態に係る固体撮像装置およびその制御動作と比較するために、図１０乃至図１２を用いて、比較例１に係る固体撮像装置およびその制御動作について説明する。この比較例１は、非常に強力な過大光が入射した場合に、アナログ的にリセット信号が下降しない様に垂直信号線の電位を制御する一例に関する。この説明において、上記実施形態および変形例と重複する部分の詳細な説明を省略する。
【００８６】
＜全体構成例＞  
まず、図１０を用い、比較例１に係る固体撮像装置の全体構成例を説明する。
【００８７】
図示するように、比較例１に係る固体撮像装置では、ＡＤ変換部に、比較的に占有面積が大きいバイアス回路１０５およびリセット信号制御回路１０６が配置されている点で、上記実施形態と相違する。
【００８８】
＜単位画素およびＡＤ変換部について＞  
次に、図１１を用い、比較例１に係る固体撮像装置の単位画素およびＡＤ変換部の構成例を説明する。
【００８９】
図示するように、比較例１では、ＡＤ変換部において、ラッチ回路１４，スイッチＳＷ２，およびオア回路ＯＲ１を備えていない点で、上記実施形態と相違する。
【００９０】
読み出し動作は、まず、単位画素３のリセットトランジスタRSTTrのゲートにリセットパルス（ＲＳＴ）を与え、リセット信号を垂直信号線ＶＳＬに出力する。続いて、コンパレータ１０８で、この値と参照信号ＶＲＥＦとを比較し、同じ値になるまでの時間に入るクロック数（count clk）を、カウンタ１１１でカウントする。
【００９１】
その後、読み出しトランジスタREADTrのゲートに読み出しパルス（ＲＥＡＤパルス）を与え、画素（ＰＤ）信号も同様にＡＤ変換をする。
【００９２】
その際、画素信号の基準レベルであるリセットレベルと信号レベルとを独立にカウンタ１１でカウントしてデジタルデータに変換し、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理(ＣＤＳ)を実行し、リセットレベルと画素（ＰＤ）信号レベルの差で示される信号成分のデジタルデータを、画素信号として取得する。
【００９３】
比較例１では、コンパレータ１０８に信号が入る前に、リセット信号制御回路１０６の制御を通している点で、上記実施形態と相違する。
【００９４】
ところで、非常に強力な過大光が入射した場合、行選択された単位画素のリセットTr．がオンして画素信号を読み出す際に垂直信号線ＶＳＬのリセット信号が下降してしまい、これによって、リセット信号と画素(ＰＤ)信号の差分で作られる画素信号成分が小さくなり、映像的に黒く沈んだ模様が発生してしまう問題が発生する。
【００９５】
そのため、比較例１では、リセット信号制御回路１０６が配置され、画素アレイ１０２で取得した画素信号をコンパレータ１０８によって参照信号と比較する直前にリセット信号制御回路１０６を入れ、バイアス回路１０５から生成したある閾値電圧を信号制御回路１０６へ供給し、垂直信号線ＶＳＬから送られてくる画素リセット信号の電位を、あるタイミングで信号補正している。
【００９６】
＜読み出し制御動作＞  
次に、図１２に示すタイミングチャートに沿って、比較例１に係る固体撮像装置の読み出し制御動作について説明する。
【００９７】
図示するように、例えば、時刻ｔ４の際、通常時（ａ）では、リセット信号の下降はほとんどないが、非常に強力な過大光が入射した場合（ｂ）では、行選択された単位画素のリセットTrがオンして画素信号を読み出す際に垂直信号線のリセット信号が下降してしまう。このリセット信号が下降しない様に、リセット電圧取得時（時刻ｔ３〜ｔ７の期間）に垂直信号線ＶＳＬの電位を制御する。
【００９８】
例えば、図示するように、時刻ｔ１の際、リセットパルスが立ち上がりフォトダイオードから画素リセット信号が垂直信号線ＶＳＬに送られた後、コンパレータ１０８でのリセット信号検出期間中一定の基準閾値電圧以下にならないように、クランプイネーブル信号を”Ｈ”にしておき、垂直信号線ＶＳＬの電位をクランプさせておく。
【００９９】
続いて、時刻ｔ０１〜ｔ０２の間、参照電圧ＶＲＥＦを電圧降下させてオートゼロ積分を開始し、オートゼロによりリセット信号を取得し、コンパレータ１０８の基準電位を取得する。
【０１００】
続いて、時刻ｔ４において、参照電圧ＶＲＥＦをリセットさせてコンパレータ出力を”Ｈ”レベルにする。また、この同時刻に、オートゼロＳＷ１をオフしオートゼロ期間（１）を終了させ、ＣＤＳ動作に移行する。
【０１０１】
続いて、時刻５において、参照電圧ＶＲＥＦを電圧降下させてリセット積分を開始し、また同時刻にカウンタ１１１にクロックを供給しておき、カウンタ１１は、カウンタクロック（count clk）のカウント（計測）を開始する。
【０１０２】
その後リセット信号と比較して参照電圧ＶＲＥＦが同電位になったところでコンパレータが反転し、その時間までのカウンタ１１１に入力したクロック数をカウントし、そのカウント値をリセット信号として取得する。
【０１０３】
リセット信号が確定後、参照電圧ＶＲＥＦをリセット電圧に戻してコンパレータ１０８を元の反転していない状態に戻す。
【０１０４】
そして、バイナリカウンタの全ビットの信号を反転させて、リセットカウントをマイナスのリセットカウント値とし、このカウント値をカウント初期値とする。
【０１０５】
その後、同じ様に画素（ＰＤ）信号もコンパレータで参照信号と比較し、コンパレータが反転した時間に入力されたクロック数を上記で述べたカウント初期値からカウントし、その画素カウント値(フォトダイオード電圧)を画素信号として取得する。
【０１０６】
尚、画素信号(フォトダイオード信号)がフルに入った場合（ｂ）でも、つまり飽和信号が入った場合でも画素信号がカウント値内に収まる様にカウントbit幅を予め持たせておく様に予め設計しておく。
【０１０７】
上記のように、比較例１の構成およびその制御動作は、非常に強力な過大光が入射した場合（ｂ）、アナログ的にリセット信号が下降しない様にリセット信号制御回路１０６が垂直信号線ＶＳＬの電位を制御する点で、上記実施形態および変形例と相違する。しかしながら、リセット信号制御回路１０６やバイアス回路１０５は、比較的に占有面積が大きいため、微細化に対して不利である。
【０１０８】
［比較例２（一例）］  
次に、図１３を用い、比較例２に係る固体撮像装置およびその制御動作について説明する。この説明において、上記実施形態および変形例と重複する部分の詳細な説明を省略する。
【０１０９】
＜全体構成例＞  
図１３は、比較例２に係る固体撮像装置の全体構成を示す。
【０１１０】
図示するように、比較例２では、リセット信号制御回路として信号制御用コンパレータ１１３、およびラッチ回路１１４を備える点で、上記構成と相違する。
【０１１１】
比較例２では、リセット信号読み出し動作時のソースホロア回路の出力信号を信号制御用コンパレータ部１１３である閾値電圧と比較し、リセット信号がある閾値電圧を越えた場合は、リセットレベルの信号と画素信号との差分処理（ＣＤＳ）後の画素信号を、ある信号におきかえる制御を行う。この場合、バイアス回路から生成したある閾値電圧を参照電圧としてリセット信号制御用コンパレータへ入れ、リセット信号との電位比較を行う。
【０１１２】
上記のように、比較例１，２に係る構成およびその制御動作は、いずれも非常に強力な過大光が入射された場合（ｂ）、リセットレベル取得時の垂直信号線ＶＳＬの電位をモニターし、画素信号をＡＤ変換する前に信号制御を行う。
【０１１３】
しかしながら、この場合、垂直信号線ＶＳＬより転送される画素信号を制御する制御回路や、その制御回路へ入力される画素信号の閾値を決定するバイアス回路１０５、或いは信号制御用コンパレータ１１３等が必要となり、回路レイアウト面積が増加してしまう点で不利である。特に、微細画素における並列読み出し方式のセンサにおいては、一列ごとにこれらの回路を付加する必要があるため、この傾向がより顕著である。
【０１１４】
以上、第１乃至第２の実施形態，変形例，および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態，変形例，および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態，変形例，および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態，変形例，および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１１５】
１…タイミングコントローラ、２…画素アレイ、３…単位画素、ＶＳＬ…垂直信号線、７…参照信号生成部、８…コンパレータ、１００…カウンタ制御回路、１０…エッジ検出器、１１…カウンタ、１４…ラッチ回路、ＳＷ２…スイッチ（ラッチ出力制御部）、ＯＲ１…オア回路（論理回路）。
【図１】
2011223270.tif 000003
【図２】
2011223270.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011223270.tif 000011
【図１０】
2011223270.tif 000012
【図１１】
2011223270.tif 000013
【図１２】
2011223270.tif 000014
【図１３】
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