(57)【要約】【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。【選択図】図１
2011142549.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号が、データ制御信号でデータの入出力及び保持が制御される競合回路を経由してメモリセルアレイに入力される半導体装置において、
各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、
遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、
Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、それぞれ接続され、
Ｐチャンネルクロックゲートのゲートはさらに全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、
Ｎチャンネルクロックゲートのゲートはさらに全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続され
たことを特徴とする半導体装置。
【請求項２】
複数の入力信号が、データ制御信号でデータの入出力及び保持が制御される競合回路を経由してメモリセルアレイに入力される半導体装置において、
データ制御信号は、Ｐチャンネル及びＮチャンネルのクロックゲートを備えたバッファを経由して競合回路を制御し、
各々の入力信号は、それぞれ電源に接続された抵抗と、接地に接続された抵抗とを付随し、
電源に接続された抵抗の他の端子はすべてノードＣに接続され、ノードＣから抵抗を経由して接地に接続され、ノードＣはバッファのＮチャンネルゲートに接続され、
接地に接続された抵抗の他の端子はすべてノードＤに接続され、ノードＤから抵抗を経由して電源に接続され、ノードＤはバッファのＰチャンネルゲートに接続され
たことを特徴とする半導体装置。
【請求項３】
クロックインバータに代えて、トランスファゲートを接続した回路としたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
抵抗が、ＭＯＳトランジスタで形成されたことを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、記憶容量の異なる複数のメモリマクロを有する、コンパイルドメモリの半導体装置に関する。
【背景技術】
【０００２】
記憶容量の異なる複数のメモリマクロを有するコンパイルドメモリにおいては、記憶容量が異なりビットラインの数やワードラインの数が変化した場合、アドレス・セットアップタイム（ＴＡＳ）やアドレス・ホールドタイム（ＴＡＨ）の特性に影響を及ぼす制御信号とアドレス信号の配線長は変化しない、もしくは変化する場合でも同様に変化する。したがって、アドレス・セットアップ・ホールドタイムは、記憶容量が異なりビットラインの数やワードラインの数が変化した場合でも一定の値である。しかし、データ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）に関しては、ビットラインの数により特性が変動する。そのため、設計時には、ビットラインの数に応じてデータ・セットアップタイム、データ・ホールドタイムの特性を確認する必要があった。
【０００３】
図８は、一般的なＲＡＭの構成を示すブロック図である。このＲＡＭは、複数のメモリセルを含むメモリセルアレイ１００と、入力されるクロック信号ＣＫに基づいて各部の制御を行う制御部１２０と、制御部１２０から出力される制御信号に従ってアドレス信号を出力するアドレスバッファ部１３０と、アドレスバッファ部１３０から出力されるアドレス信号をデコードしてメモリセルを選択する行デコーダ１４０及び列デコーダ１５０と、外部との間でデータＤinの入力及びデータＤoutの出力を行うデータ入出力部１６０とによって構成される。
【０００４】
ここで、ビットライン数を変更しメモリセルアレイ１００の記憶容量（サイズ）を変更する場合に、書込みデータ用の信号配線の長さＬ１は一定である。しかし、クロック信号ＣＫに基づいて生成されるデータ制御信号ＩＣＬの配線長Ｌ２は、メモリセルアレイの列方向の長さＬＭＡに伴って伸縮し、また制御信号ＩＣＬによって駆動する素子も増減するので、メモリセルアレイ１００の記憶容量によってデータ制御信号の遅延量が変化してしまうという問題がある。
【０００５】
図９は、図８に示す制御部及びデータ入出力部の接続を示す図である。制御部１２０において生成されたデータ制御信号ＩＣＬがデータ入出力部の競合回路１６１に到達するまでの遅延Ｄ１と、データ入出力部に入力された入力信号Ｄinが競合回路１６１に到着するまでの遅延Ｄ２との差が、データ・セットアップタイム、データ・ホールドタイムに相当する。
【０００６】
図１０は、ビットライン数によるデータ・セットアップタイムの変化を模式的に示す説明図である。横軸はビットラインの数を表し、縦軸は遅延時間を表している。ここでは、データ・セットアップタイム（ＴＤＳ）が、ＣＫからデータ制御信号ＩＣＬの遅延Ｄ０＋Ｄ１と、入力信号Ｄinの遅延Ｄ２との差として示されている。前述したように、データ制御信号の遅延Ｄ１は、図８に示すメモリセルアレイ１００の列方向の長さＬＭＡ、および駆動する素子数の影響を受けて、ビットライン数が増加するほどデータ制御信号の配線長が長くなり駆動素子数も増加し、遅延時間が大きくなる傾向をもつ。その結果、ビットライン数が大きくなるほどデータ・セットアップタイム（ＴＤＳ）が小さくなる。
【０００７】
このような問題に対し、記憶容量の異なるメモリマクロ毎に、専用のデコーダ、入出力、制御回路、メモリセルなどの基本のセルを用意し、準備することで対応する手法がある。しかしその場合、自動設計手法の利点が損なわれる。即ち、自動設計手法の利点（コンパイルドメモリの利点）が、メモリマクロを構成する上記のような基本セルを各1個用意しておけば、後は並べる個数を変えるだけで様々な容量のメモリマクロを実現できる点であることから、上記の方法は設計工数が増加するばかりで、自動設計の利点が減少する。
【０００８】
さらに、このような問題に対し、データ制御信号の配線に浮遊容量を接続し、遅延時間を大きくすることで、データ・セットアップタイム（ＴＤＳ）の変動を防ぐ手法が開示されている(特許文献１参照)。これは、データ制御信号の配線に隣接して第二の配線パターンを設け、ビットラインの数に応じて配線長を調整し、データ制御信号の配線に接続するものである。あるいは、ＭＯＳトランジスタのソースとドレインを接続して静電容量としたものを複数用意し、データ制御信号の配線の端部に接続し、同様に調整するものである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１７９１１２号公報（特許請求の範囲、図２〜７）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、以上のような対応では、ビットライン数に応じてその都度静電容量を調整し、パターンを設計する必要があった。あるいは、ビットライン数に応じて基本のセルを作成し接続するパターン設計をする必要があった。この手法では上記の手法と同様に、デコーダ、入出力、制御回路、メモリセルなどを利用した自動設計手法の利点が損なわれる。
【００１１】
本願発明は、係る問題に鑑みなされたもので、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）を変えずに、メモリマクロを自動設計できる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
複数の入力信号が、データ制御信号でデータの入出力及び保持が制御される競合回路を経由してメモリセルアレイに入力される半導体装置において、
各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、
遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、
Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、それぞれ接続され、
Ｐチャンネルクロックゲートのゲートはさらに全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、
Ｎチャンネルクロックゲートのゲートはさらに全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続され
たことを特徴とする半導体装置としたものである。
【００１３】
本発明の請求項２の発明は、
複数の入力信号が、データ制御信号でデータの入出力及び保持が制御される競合回路を経由してメモリセルアレイに入力される半導体装置において、
データ制御信号は、Ｐチャンネル及びＮチャンネルのクロックゲートを備えたバッファを経由して競合回路を制御し、
各々の入力信号は、それぞれ電源に接続された抵抗と、接地に接続された抵抗とを付随し
、
電源に接続された抵抗の他の端子はすべてノードＣに接続され、ノードＣから抵抗を経由して接地に接続され、ノードＣはバッファのＮチャンネルゲートに接続され、
接地に接続された抵抗の他の端子はすべてノードＤに接続され、ノードＤから抵抗を経由して電源に接続され、ノードＤはバッファのＰチャンネルゲートに接続され
たことを特徴とする半導体装置としたものである。
【００１４】
本発明の請求項３の発明は、クロックインバータに代えて、トランスファゲートを接続した回路としたことを特徴とする請求項１または２に記載の半導体装置としたものである。
【００１５】
本発明の請求項４の発明は、抵抗が、ＭＯＳトランジスタで形成されたことを特徴とする請求項１〜３いずれか１項に記載の半導体装置としたものである。
【発明の効果】
【００１６】
本発明の半導体装置は、以上のような構成であるので、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム（ＴＤＳ）を変えずに、メモリマクロを自動設計できる半導体装置とすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置の一例の回路ブロック部を模式的に平面で示した部分説明図である。
【図２】本実施の形態の例の、入力信号のｂｉｔ数と、各ノードの電圧（ａ）、及び遅延時間ｔＰＤ（ｂ）の特性を模式的に示した説明図である。
【図３】本発明の半導体装置の他の例の回路ブロック部を模式的に平面で示した部分説明図である。
【図４】本実施の形態の例の、入力信号のｂｉｔ数と各ノードの電圧（ａ）、及び遅延時間ｔＰＤ（ｂ）の特性を模式的に示した説明図である。
【図５】図１に示した入力信号が入力する遅延回路と、競合回路の例を示した説明図である。
【図６】図５の回路のシミュレーションの結果を示した説明図である。
【図７】本発明の半導体装置のその他の例で、図１のクロックインバータに代えて、インバータとトランスファゲートとした回路の説明図（７−１）、図２のクロックインバータに代えて、インバータとトランスファゲートとした回路の説明図（７−２）である。
【図８】一般的なＲＡＭの構成を示すブロック図である。
【図９】図８に示す制御部及びデータ入出力部の接続を示す図である。
【図１０】ビットライン数によるデータ・セットアップタイムの変化を模式的に示す説明図である。
【図１１】図１の回路で、各抵抗を、ＭＯＳトランジスタで形成した例を示した説明図である。
【発明を実施するための形態】
【００１８】
以下本発明を実施するための形態につき説明する。
【００１９】
図１は、本発明の半導体装置の一例の回路ブロック部を模式的に平面で示した部分説明図である。
【００２０】
本例の半導体装置は、複数の入力信号Ｄinが、データ制御信号ＩＣＬでデータの入出力及び保持が制御される競合回路４を経由してメモリセルアレイ５に入力される半導体装置を前提とする。競合回路４は、データ制御信号ＩＣＬと入力信号のデータとが競合する部分である。
【００２１】
各々の入力信号Ｄinは、それぞれ遅延回路を経由して競合回路４に接続される。遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータ１で構成される。本例では、２段のクロックインバータで構成している。Ｐチャンネルクロックゲートのゲートは抵抗２を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗３を経由して接地に、それぞれ接続している。そしてＰチャンネルクロックゲートのゲートはさらに全てノードＡに接続され、ノードＡから抵抗３０を経由して接地に接続されている。Ｎチャンネルクロックゲートのゲートはさらに全てノードＢに接続され、ノードＢから抵抗２０を経由して電源に接続されている。
【００２２】
以下に本例の回路動作を説明する。ノードＡは、入力信号毎に抵抗２を経由して電源に接続している。即ち、ノードＡと電源間には抵抗が並列接続されているので、ビットライン数が増加するに従って並列接続されている抵抗の数量が増加し、合成した抵抗値が減少する。そしてノードＡには、抵抗３０を経由して接地に接続されているので、ノードＡの電圧は並列接続された抵抗と接地に接続された抵抗３０とで電圧が分配され、ビットライン数が増加するに従って電源電圧に近づくことになる。ノードＢは、入力信号毎に抵抗３を経由して接地に接続している。即ち、ノードＢと接地間には抵抗３が並列接続されているので、ビットライン数が増加するに従って並列接続されている抵抗の数量が増加し、合成した抵抗値が減少する。そしてノードＢには、抵抗２０を経由して電源に接続されているので、並列接続された抵抗と電源に接続された抵抗２０とで電圧が分配され、ノードＢの電圧は、ビットライン数が増加するに従って接地電圧に近づくことになる。
【００２３】
図２は、本実施の形態の例の、入力信号のｂｉｔ数と、各ノードの電圧（ａ）、及び遅延時間ｔＰＤ（ｂ）の特性を模式的に示した説明図である。図２（ａ）は、以上に説明した各ノードの電圧変化を示している。このようにビットライン数が増加した場合、Ｐチャンネルクロックゲートのゲートは全て一つのノードＡに接続され、Ｎチャンネルクロックゲートのゲートは全て一つのノードＢに接続されているので、各ゲートはＯＦＦ状態に近づくことになり、クロックインバータは電流が減少してくる。この結果、入力信号Ｄinが競合回路に入力する遅延時間が増加することになる。図２（ｂ）に、これを模式的に示した。また、さらに図２（ｂ）に示したように、入力信号が増加し、制御信号ＩＣＬによって駆動する競合回路４の素子数も増加するので、制御信号ＩＣＬも遅延時間が増加する。従って、以上のように入力信号と制御信号の遅延時間が共に増加するから、その差を一定の値に設定することによって、データ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）が変わらない半導体装置とすることができる。さらに、上記の入力信号の遅延回路と、そのゲートに接続された抵抗と、各ノードの配線をセル化する。このセルを各容量のメモリマクロに用いることによってメモリマクロの容量が異なっても、データ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）が変わらないように自動設計のできる半導体装置とすることができる。
【００２４】
この入力信号の増加と、各信号の遅延時間の関係を、シミュレーションを用いた結果を基に、具体的に説明する。図５は、図１に示した入力信号が入力する遅延回路と、競合回路の例を示した説明図である。競合回路はラッチ回路と書き込み回路で構成されている。入力信号Ｄinは、クロックインバータ２段を直列に接続し、最終段のクロックインバータ５１の出力ＤＸをラッチ回路に入力している。クロックゲートは、ノードＡ、Ｂから接続している。ラッチ回路は、１つのインバータ５３の入力、出力にクロックインバータ５４の出力と入力をそれぞれ接続し、遅延回路を経た入力信号が他のクロックインバータ５２を経由して、インバータ５３に入力する構成である。ラッチ回路の出力は、書き込み回路のＮＡＮＤ５６に入力している。この回路で、次のような条件でシミュレーションをした。データ制御信号ＩＣＬは接地電位レベルとし、ラッチ回路はスルー状態とした。遅延回路のノードＡ、Ｂに入力する電圧はパラメタとし、４つのケースで変化させた。すなわちこの電圧を変化することで、Ｂｉｔ数の増加を、電圧源で模擬した状態Ｃａｓｅ１、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４とした。電源電圧を１．２Ｖとした。
【００２５】
シミュレーションの結果を図６に示す。図６（ａ）は、Ｂｉｔ数の増加に対応したＣａｓｅ１〜４に対し、ノードＡ、Ｂの電圧値（左座標）、出力ＤＩＤＴの遅延時間ｔｐｄ（右座標）を示している。図６（ｂ）は、Ｃａｓｅ１〜４毎に出力ＤＩＤＴ、ＤＸのタイミングチャートを示している。この結果から、入力信号Ｄinが増加するに従って、ラッチ回路の出力の遅延時間が増加することが示された。
【００２６】
なお、本実施の形態の例では図７（７−１）に示したように、クロックインバータに代えて、トランスファゲートとした回路としても良い。この場合、上記と同様にＰチャンネルクロックゲートのゲートは抵抗２を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗３を経由して接地に、それぞれ接続する。
【００２７】
図３は、本発明の半導体装置の他の例の回路ブロック部を模式的に平面で示した部分説明図である。
【００２８】
本例の半導体装置は、複数の入力信号Ｄinが、データ制御信号ＩＣＬでデータの入出力及び保持が制御される競合回路１４を経由してメモリセルアレイ１５に入力される半導体装置を前提とする。競合回路１４は、データ制御信号ＩＣＬと入力信号のデータとが競合する部分である。
【００２９】
データ制御信号ＩＣＬは、Ｐチャンネル及びＮチャンネルのクロックゲートを備えたバッファ１１を経由して競合回路１４を制御する。そして各々の入力信号には、それぞれ電源に接続された抵抗１２と、接地に接続された抵抗１３とが付随している。電源に接続された抵抗１２の他の端子はすべてノードＣに接続され、ノードＣから抵抗３１を経由して接地に接続されている。さらにノードＣからバッファ１１のＮチャンネルゲートに接続されている。接地に接続された抵抗１３の他の端子はすべてノードＤに接続され、ノードＤから抵抗２１を経由して電源に接続され、ノードＤからバッファ１１のＰチャンネルゲートに接続されている。
【００３０】
以下に本例の回路動作を説明する。ノードＣは、入力信号毎に付随した抵抗１２を経由して電源に接続している。即ち、ノードＣと電源間には抵抗が並列接続されているので、ビットライン数が増加するに従って並列接続されている抵抗の数量が増加し、合成した抵抗値が減少する。そしてノードＣには、抵抗３１を経由して接地に接続されているので、並列接続された抵抗と接地に接続された抵抗３１とで電圧が分配され、ビットライン数が増加するに従って電源電圧に近づくことになる。ノードＤは、各入力信号毎に付随した抵抗１３を経由して接地に接続している。即ち、ノードＤと接地間には抵抗１３が並列接続されているので、ビットライン数が増加するに従って並列接続されている抵抗の数量が増
加し、合成した抵抗値が減少する。そしてノードＤには、抵抗２１を経由して電源に接続されているので、並列接続された抵抗と電源に接続された抵抗２１とで電圧が分配され、ビットライン数が増加するに従って接地電圧に近づくことになる。
【００３１】
図４は、本実施の形態の例の、入力信号のｂｉｔ数と各ノードの電圧（ａ）、及び遅延時間ｔＰＤ（ｂ）の特性を模式的に示した説明図である。図４（ａ）は、以上に説明した各ノードの電圧変化を示している。このようにビットライン数が増加した場合、バッファ１１のＰチャンネル及びＮチャンネルのクロックゲートは、それぞれノードＤ、ノードＣが接続されているから、クロックゲート電流が増加し、バッファ１１の駆動能力が増加する。従ってビットライン数が増加し、バッファ１１の負荷が増加しても、駆動能力を増加できるので、制御信号ＩＣＬの遅延時間を一定に設定することが出来る。これを図４（ｂ）に示した。入力信号の遅延時間は一定であることから、入力信号と制御信号の遅延時間の差を一定の値に設定することによって、データ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）が変わらない半導体装置とすることができる。さらに、上記の入力信号の配線と、それに付随する抵抗と、各ノードの配線をセル化することによって、メモリマクロの容量が異なってもデータ・セットアップタイム（ＴＤＳ）、データ・ホールドタイム（ＴＤＨ）を変えずに自動設計のできる半導体装置とすることができる。
【００３２】
また、本実施の形態の例では図７（７−２）に示したように、クロックインバータに代えて、トランスファゲートとした回路としても良い。この場合、上記と同様にＰチャンネルクロックゲートのゲートは抵抗２１を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗３１を経由して接地に、それぞれ接続する。
【００３３】
なお、上記の実施の形態の例で、各抵抗は全部あるいは一部を、ＭＯＳトランジスタで形成してよい。この場合、これらのデータ・セットアップを一定にする回路を動作させない場合には、貫通電流を切ることが出来る。またパターン面積も縮小できる。図１１に、図１の回路で、各抵抗を、ＭＯＳトランジスタで形成した例を示した。
【符号の説明】
【００３４】
１・・・クロックインバータ
２・・・電源に接続した抵抗
３・・・接地に接続した抵抗
４・・・競合回路
１１・・・バッファ
１２・・・電源に接続した抵抗
１３・・・接地に接続した抵抗
１４・・・競合回路
２０・・・電源に接続した抵抗
２１・・・電源に接続した抵抗
３０・・・接地に接続した抵抗
３１・・・接地に接続した抵抗
５１・・・クロックインバータ
５２・・・クロックインバータ
５３・・・インバータ
５４・・・クロックインバータ
５５・・・インバータ
５６・・・ＮＡＮＤ
１００・・・メモリセルアレイ
１２０・・・制御部
１３０・・・アドレスバッファ部
１４０・・・行デコーダ
１５０・・・列デコーダ
１６０・・・データ入出力部
１６１・・・競合回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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