(57)【要約】【課題】高周波動作において品質の高いデータ転送を実現できる半導体記憶装置を提供すること。【解決手段】本発明の半導体記憶装置は、バンクアドレス（ＢＡ）とロウアドレス（ＲＡ）とカラムアドレス（ＣＡ）とを入力し、入力信号（／ＣＳ、／ＷＥ、／ＲＥＦ）に応じてリードコマンド、ライトコマンド、リフレッシュコマンドのいずれかを表すコマンドを発生する。リードコマンド又はライトコマンドが発生した場合、複数のバンク（バンク“０”〜“７”）のうちの、バンクアドレス（ＢＡ）に応じた選択バンク（バンク“１”）を選択し、選択バンク（バンク“１”）に対してロウアドレス（ＲＡ）とカラムアドレス（ＣＡ）とに応じたリード動作又はライト動作を実行し、リードコマンド又はライトコマンドの直後にリフレッシュコマンドが発生した場合、選択バンク（バンク“１”）に対してリフレッシュ動作を実行する。【選択図】図１３
2011018427.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクを有するメモリと、
バンクアドレスとロウアドレスとカラムアドレスとを入力する入力部と、
入力信号に応じてリードコマンド、ライトコマンド、リフレッシュコマンドのいずれかを表すコマンドを発行するコマンド発生回路と、
前記リードコマンド又は前記ライトコマンドが発行された場合、前記複数のバンクのうちの、前記バンクアドレスに応じた選択バンクを選択し、前記選択バンクに対して前記ロウアドレスと前記カラムアドレスとに応じたリード動作又はライト動作を実行し、前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドが発行された場合、前記選択バンクに対してリフレッシュ動作を実行する制御部と
を具備する半導体記憶装置。
【請求項２】
前記コマンド発生回路は、
第１又は２入力信号が前記入力信号として供給されたとき、前記第１又は２入力信号に応じて前記リードコマンド又は前記ライトコマンドを発行し、
前記第１又は２入力信号の直後に第３入力信号が前記入力信号として供給されたとき、前記第３入力信号に応じて前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドを発行する
請求項１に記載の半導体記憶装置。
【請求項３】
前記入力部は、Ｘクロック（Ｘは２以上の整数）毎に前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを入力し、
前記コマンド発生回路は、
前記Ｘクロックのうちの最初のクロックに前記第１又は２入力信号が供給されたとき、前記第１又は２入力信号に応じて前記リードコマンド又は前記ライトコマンドを発行し、
前記Ｘクロックのうちの前記最初のクロックの次のクロックに前記第３入力信号が供給されたとき、前記第３入力信号に応じて前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドを発行する
請求項２に記載の半導体記憶装置。
【請求項４】
前記入力部は、Ｚ本の外部ピンに接続され、
前記バンクアドレスと前記ロウアドレスと前記カラムアドレスは、前記Ｚ本の外部ピンに対応するようにＹ個の割当アドレスに割り当てられ、
前記バンクアドレス、前記ロウアドレス、前記カラムアドレス、前記割当アドレスは、それぞれ、Ｌビット、Ｍビット、Ｎビット、Ｚビットであり、
Ｙは、２×Ｘを満たす整数であり、Ｌ、Ｍ、Ｎ、Ｚは、Ｚ≧（Ｌ＋Ｍ＋Ｎ）／Ｙを満たす整数であり、
前記入力部は、
前記Ｙ個の分割アドレスを入力したときに、前記Ｙ個の分割アドレスから前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを抽出し、
前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを前記制御部に出力する
請求項３に記載の半導体記憶装置。
【請求項５】
前記入力部は、
前記バンクアドレス、前記ロウアドレス、前記カラムアドレスと、前記Ｙ個の割当アドレスとの対応関係を表す対応テーブルを備え、
前記Ｙ個の分割アドレスを入力したときに、前記対応テーブルを参照して、前記Ｙ個の分割アドレスから前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを抽出する
請求項４に記載の半導体記憶装置。
【請求項６】
複数のバンクを有するメモリにアクセスする方法であって、
バンクアドレスとロウアドレスとカラムアドレスとを入力するステップと、
入力信号に応じてリードコマンド、ライトコマンド、リフレッシュコマンドのいずれかを表すコマンドを発行するステップと、
前記リードコマンド又は前記ライトコマンドが発行された場合、前記複数のバンクのうちの、前記バンクアドレスに応じた選択バンクを選択するステップと、
前記選択バンクに対して前記ロウアドレスと前記カラムアドレスとに応じたリード動作又はライト動作を実行するステップと、
前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドが発行された場合、前記選択バンクに対してリフレッシュ動作を実行するステップと
を具備するメモリアクセス方法。
【請求項７】
前記コマンドを発行するステップは、
第１又は２入力信号が前記入力信号として供給されたとき、前記第１又は２入力信号に応じて前記リードコマンド又は前記ライトコマンドを発行するステップと、
前記第１又は２入力信号の直後に第３入力信号が前記入力信号として供給されたとき、前記第３入力信号に応じて前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドを発行するステップと
を含む請求項６に記載のメモリアクセス方法。
【請求項８】
前記入力するステップは、
Ｘクロック（Ｘは２以上の整数）毎に前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを入力するステップ
を含み、
前記リードコマンド又は前記ライトコマンドを発行するステップは、
前記Ｘクロックのうちの最初のクロックに前記第１又は２入力信号が供給されたとき、前記第１又は２入力信号に応じて前記リードコマンド又は前記ライトコマンドを発行するステップ
を含み、
前記リフレッシュコマンドを発行するステップは、
前記Ｘクロックのうちの前記最初のクロックの次のクロックに前記第３入力信号が供給されたとき、前記第３入力信号に応じて前記リードコマンド又は前記ライトコマンドの直後に前記リフレッシュコマンドを発行するステップ
を含む請求項７に記載のメモリアクセス方法。
【請求項９】
前記バンクアドレスと前記ロウアドレスと前記カラムアドレスは、Ｚ本の外部ピンに対応するようにＹ個の割当アドレスに割り当てられ、
前記バンクアドレス、前記ロウアドレス、前記カラムアドレス、前記割当アドレスは、それぞれ、Ｌビット、Ｍビット、Ｎビット、Ｚビットであり、
Ｙは、２×Ｘを満たす整数であり、Ｌ、Ｍ、Ｎ、Ｚは、Ｚ≧（Ｌ＋Ｍ＋Ｎ）／Ｙを満たす整数であり、
前記Ｘクロック（Ｘは２以上の整数）毎に前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを入力するステップは、
前記Ｙ個の分割アドレスを入力するステップと、
前記Ｙ個の分割アドレスを入力したときに、前記Ｙ個の分割アドレスから前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを抽出するステップと
を含む請求項８に記載のメモリアクセス方法。
【請求項１０】
前記抽出するステップは、
前記Ｙ個の分割アドレスを入力したときに、前記バンクアドレス、前記ロウアドレス、前記カラムアドレスと、前記Ｙ個の割当アドレスとの対応関係を表す対応テーブルを参照して、前記Ｙ個の分割アドレスから前記バンクアドレスと前記ロウアドレスと前記カラムアドレスとを抽出するステップ
を含む請求項９に記載のメモリアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リフレッシュ動作を必要とする半導体記憶装置に関する。
【背景技術】
【０００２】
メモリとＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）間でデータ転送を行うときの周波数は年々高くなっている。このため、高周波動作において品質の高いデータ転送を実現させることがより困難になっている。
【０００３】
一方、バス効率を向上させるために、さまざまな仕様や動作モードが考えられているが、その障害となっているのが、リフレッシュ動作である。メモリ容量増加と微細加工の進行によりリフレッシュ動作の頻度が多くなる傾向にあり、いかにリフレッシュ動作によるバス効率の低下を抑制させるかが重要となっている。
【０００４】
クロックに同期する高速動作ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、一般には、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＧＤＤＲ（Ｇｒａｐｈｉｃｓ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）が挙げられる。リード動作又はライト動作を行うためには、まず、「ＩＤＬＥ」のステートからアクティブコマンドとロウアドレスを入力して「ＡＣＴＩＶＥ」のステートへ遷移する。その状態から、更に、リードコマンド又はライトコマンドとカラムアドレスを入力すると、マルチバンクアクセス動作により連続したリード動作又はライト動作を実行できる。この状態では、高いバス効率を保つことができる。
【０００５】
また、オートリフレッシュコマンドが仕様に存在しない擬似ＳＲＡＭでは、リード又はライトのレイテンシ内にリフレッシュ動作を隠して動作させているために、リフレッシュによるバス効率の悪化はなくなる。
【０００６】
半導体記憶装置に関連する技術を紹介する。
【０００７】
特許文献１に記載された半導体記憶装置では、ダイナミック型のメモリセル（擬似ＳＲＡＭ）がマトリクス状に配列されたメモリセルアレイを含むバンクを複数有している。半導体記憶装置は、外部からのクロック信号の周期毎に、外部からの入力アドレスを先頭アドレスとして一連のアドレスを順に出力するアドレスカウンタと、リードアクセス、ライトアクセス、及びリフレッシュアクセスを実行するアクセス制御回路と、アクセス制御回路に対して、リフレッシュアクセスを実行させるリフレッシュアクセス制御回路と、を備えている。アドレスカウンタからの出力アドレスは、メモリセルアレイ内のワードラインを選択するためのロウアドレス、メモリセルアレイ内のビットラインを選択するためのカラムアドレス、及び、バンクを選択するためのバンクアドレスとして設定されている。リフレッシュアクセス制御回路は、一連のアドレスに対応し、複数のバンクにまたがって存在する複数のメモリセルに対して、連続してリードアクセス又はライトアクセスを実行するバースト動作において、リードアクセスを実行する場合には、バンクアドレスが変化したときに、アクセス制御回路が変化後のバンクアドレスに対応するバンクに対してリードアクセスを実行した後、バンクアドレスの変化のタイミングに応じて、リードアクセスを実行したバンクのリフレッシュアクセスを、アクセス制御回路に対して許可する。
【０００８】
特許文献２に記載された半導体記憶装置では、アドレス端子の一部を出力及び／又は入力用のデータ端子と共用する共用端子とし、アドレス端子の残りの一部又は全てをページ内のアクセス用のアドレス専用端子としている。この半導体記憶装置では、共用端子からのアドレスで選択されたページに対して、アドレス専用端子に入力されるアドレス信号に基づき、ページ内の複数のデータの連続的な出力及び／又は入力が共用端子より行われる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１９０４０４号公報
【特許文献２】特開２００５−１４９５９０号公報
【非特許文献】
【００１０】
【非特許文献１】ＮＥＣエレクトロニクス株式会社発行「ユーザーズ・マニュアル；Ｌｏｗ  Ｌａｔｅｎｃｙ  ＤＲＡＭの使い方」、２００８年４月
【非特許文献２】ＮＥＣエレクトロニクス株式会社発行「ＤＡＴＡ  ＳＨＥＥＴ；ＭＯＳ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  μＰＤ４８２８８２０９、４８２８８２１８、４８２８８２３６；２８８Ｍ−ＢＩＴ  Ｌｏｗ  Ｌａｔｅｎｃｙ  ＤＲＡＭ  Ｃｏｍｍｏｎ  Ｉ／Ｏ」、２００９年１月
【発明の概要】
【発明が解決しようとする課題】
【００１１】
クロックに同期するＳＤＲＡＭなどは、「ＡＣＴＩＶＥ」状態でリード動作又はライト動作の連続動作が可能であるが、一定期間内に必要とされるリフレッシュ動作を行うために、連続したリード動作又はライト動作を中断して、リフレッシュコマンドを入力する必要がある。そのためには、まず、「ＡＣＴＩＶＥ」のステートから「ＩＤＬＥ」のステートへ戻って、そのステートからリフレッシュコマンドを入力するため、リード動作又はライト動作が途切れ、バス転送にブランクが生じる。
【００１２】
擬似ＳＲＡＭでは、リード又はライトのレイテンシ内にリフレッシュ動作を隠して動作させているために、リフレッシュ動作によるバス効率の悪化はなくなるが、アクセスするまでの時間の中に、リフレッシュ動作とリード動作分の時間が必要となる。このため、アクセススピードと動作サイクルの特性が悪くなるという問題を抱えている。
【００１３】
これらの傾向を踏まえると、今のＳＤＲＡＭや擬似ＳＲＡＭの仕様のまま、大容量メモリでバス効率を最大限に活用し、高い品質を維持した高周波動作のＤＲＡＭを実現するには、いくつか問題があることがわかる。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体記憶装置は、複数のバンクを有するメモリ（１０）と、入力部（２４）と、コマンド発生回路（２３）と、制御部（２５）とを具備している。入力部（２４）は、バンクアドレス（ＢＡ）とロウアドレス（ＲＡ）とカラムアドレス（ＣＡ）とを入力する。コマンド発生回路（２３）は、入力信号（／ＣＳ、／ＷＥ、／ＲＥＦ）に応じてリードコマンド、ライトコマンド、リフレッシュコマンドのいずれかを表すコマンドを発行する。制御部（２５）は、リードコマンド又はライトコマンドが発行された場合、複数のバンクのうちの、バンクアドレス（ＢＡ）に応じた選択バンクを選択し、選択バンクに対してロウアドレス（ＲＡ）とカラムアドレス（ＣＡ）とに応じたリード動作又はライト動作を実行し、リードコマンド又はライトコマンドの直後にリフレッシュコマンドが発行された場合、選択バンクに対してリフレッシュ動作を実行する。
【発明の効果】
【００１６】
高周波動作において品質の高いデータ転送を実現させることがより困難な要因の１つとして、リフレッシュコマンドが発行されたときに、リード動作又はライト動作を一時中断してリフレッシュ動作が実行されるため、リフレッシュ動作によるバス効率の悪化が挙げられる。そこで、本発明の半導体記憶装置によれば、直前のリードコマンド又はライトコマンドが発行されたときに指定されたバンクに対してリフレッシュコマンドを実行する。このため、リード動作又はライト動作を維持させたまま、リフレッシュコマンドを発行することができる。これにより、リフレッシュ動作によるバス効率の悪化を防ぐことができる。従って、高周波動作において品質の高いデータ転送を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、非特許文献１、２に基づいた半導体記憶装置の構成を示すブロック図である。
【図２】図２は、本発明の実施形態による半導体記憶装置の構成を示すブロック図である。
【図３】図３は、非特許文献１、２に基づいた半導体記憶装置の動作を示すコマンド真理値表である。
【図４】図４は、本発明の実施形態による半導体記憶装置の動作を示すコマンド真理値表である。
【図５】図５は、非特許文献１、２に基づいた半導体記憶装置におけるアドレスピンの割付を示している。
【図６】図６は、本発明の実施形態による半導体記憶装置におけるアドレスピンの割付を示している。
【図７】図７は、非特許文献１、２に基づいた半導体記憶装置における状態遷移図を示している。
【図８】図８は、非特許文献１、２に基づいた半導体記憶装置における状態遷移図を示している。
【図９Ａ】図９Ａは、本発明の実施形態による半導体記憶装置の動作としてシングルバンクリード動作を示すタイミングチャートである。
【図９Ｂ】図９Ｂは、本発明の実施形態による半導体記憶装置の動作としてマルチバンクアクセスリード動作を示すタイミングチャートである。
【図１０】図１０は、非特許文献１、２に基づいた半導体記憶装置の動作としてマルチバンクリード動作とリフレッシュ動作の組み合わせを示すタイミングチャートである。
【図１１】図１１は、本発明の実施形態による半導体記憶装置におけるリフレッシュコマンドを説明するための図である。
【図１２】図１２は、本発明の実施形態による半導体記憶装置の動作としてマルチバンクリード中の内部動作とリード動作を示すタイミングチャートである。
【図１３】図１３は、本発明の実施形態による半導体記憶装置の動作としてマルチバンクリード動作とリフレッシュ動作の組み合わせを示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。
【００１９】
図１は、非特許文献１、２に基づいた半導体記憶装置の構成を示すブロック図である。
【００２０】
非特許文献１、２に基づいた半導体記憶装置は、１ＧビットのＤＲＡＭ（擬似ＳＲＡＭ）とし、アドレス入力回路１と、バンクデコーダ回路２と、コマンド発生回路３と、クロック発生回路４と、制御部５と、１Ｇビット、３２ＩＯのメモリ１０とを具備している。
【００２１】
制御部５は、リフレッシュアドレスカウンタ、アドレスラッチ回路、リード・ライト・リフレッシュ制御回路、データ制御回路、ＭＲＳ制御回路、データ入出力回路、データラッチ回路、ロウデコーダ、カラムデコーダ、センスアンプ回路を備えている。これらの構成についての説明は省略する。
【００２２】
メモリ１０は、Ｐ個のバンクを有し、Ｑ個のバーストにより動作する仕様である（Ｐ、Ｑはそれぞれ８以上、４以上の整数である）。例えば、Ｐ、Ｑはそれぞれ８、４であるものとする。Ｐ個のバンクの各々は、メモリセルがマトリクス状に設けられている。各バンクの行には、それぞれ、複数のワード線が接続されている。各バンクの列には、それぞれ、複数のビット線が接続されている。
【００２３】
クロック発生回路４は、クロック信号ＣＬＫ、／ＣＬＫに応じて、内部クロック信号を生成し、バンクデコーダ回路２、コマンド発生回路３、制御部５に出力する。
【００２４】
コマンド発生回路３は、入力信号／ＣＳと入力信号／ＷＥと入力信号／ＲＥＦが供給される。コマンドとしては、ＮＯＰ（Ｎｏ  Ｏｐｅｒａｔｉｏｎ）コマンド、ＲＥＡＤ（リード）コマンド、ＷＲＩＴＥ（ライト）コマンド、ＲＥＦＲＥＳＨ（リフレッシュ）コマンド、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コマンドの５種類が用いられる。コマンド発生回路３は、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの組み合わせにより、ＮＯＰコマンド、リードコマンド、ライトコマンド、リフレッシュコマンド、ＭＲＳコマンドのいずれかを表すコマンドを発行（発生／生成）する。
【００２５】
図３は、非特許文献１、２に基づいた半導体記憶装置の動作を示すコマンド真理値表である。
【００２６】
例えば、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルがそれぞれ１、不定（×）、不定である場合、コマンド発生回路３は、ＮＯＰコマンドを発行する。この場合、コマンド発生回路３は、内部クロック信号に応じて、制御部５に出力する。
【００２７】
例えば、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルがそれぞれ０、１、１である場合、コマンド発生回路３は、リードコマンドを発行する。この場合、コマンド発生回路３は、内部クロック信号に応じて、リードコマンドを制御部５に出力する。
【００２８】
例えば、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルがそれぞれ０、０、１である場合、コマンド発生回路３は、ライトコマンドを発行する。この場合、コマンド発生回路３は、内部クロック信号に応じて、ライトコマンドを制御部５に出力する。
【００２９】
例えば、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルがそれぞれ０、１、０である場合、コマンド発生回路３は、リフレッシュコマンドを発行する。この場合、コマンド発生回路３は、内部クロック信号に応じて、リフレッシュコマンドを制御部５に出力する。
【００３０】
例えば、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルがそれぞれ０、０、０である場合、コマンド発生回路３は、ＭＲＳコマンドを発行する。この場合、コマンド発生回路３は、内部クロック信号に応じて、ＭＲＳコマンドを制御部５に出力する。
【００３１】
アドレス入力回路１は、アドレスＡＤＤを入力し、アドレスＡＤＤを制御部５に出力する。アドレス信号ＡＤＤは、指定されたロウアドレスＲＡ、カラムアドレスＣＡを含んでいる。
【００３２】
バンクデコーダ回路２は、バンクアドレスＢＡを入力し、内部クロック信号に応じて、バンクアドレスＢＡを制御部５に出力する。バンクアドレスＢＡは、８個のバンクのうちの１つのバンクを表している。
【００３３】
バンクアドレスはＬビットであり、ロウアドレスはＭビットであり、カラムアドレスはＮビットであるものとする。例えば、Ｌ、Ｍ、Ｎはそれぞれ３、１２、８であるものとする。この場合、アドレス入力回路１は、アドレスＡＤＤ（ロウアドレスＲＡ、カラムアドレスＣＡ）を入力するための２０本の外部ピン（外部アドレスピン）に接続されている。バンクデコーダ回路２は、バンクアドレスＢＡを入力するための３本の外部ピン（外部バンクアドレスピン）に接続されている。
【００３４】
図５は、非特許文献１、２に基づいた半導体記憶装置におけるアドレスピンの割付を示している。例えば、２０本の外部アドレスピンをそれぞれ外部アドレスピンＡ０〜Ａ１９とし、ロウアドレスＲＡの０〜１１ビット目をそれぞれビットＲＡ０〜ＲＡ１１とし、カラムアドレスＣＡの０〜７ビット目をそれぞれビットＣＡ０〜ＣＡ７とする。この場合、外部アドレスピンＡ０〜Ａ１９には、それぞれ、カラムアドレスＣＡのビットＣＡ０〜ＣＡ７、ロウアドレスのビットＲＡ０〜ＲＡ１１が割り付けられている。３本の外部バンクアドレスピンをそれぞれ外部バンクアドレスピンＢ０〜Ｂ２とし、バンクアドレスＢＡの０〜２ビット目をそれぞれビットＢＡ０〜ＢＡ２とする。この場合、外部バンクアドレスピンＢ０〜Ｂ２には、それぞれ、バンクアドレスＢＡのビットＢＡ０〜ＢＡ２が割り付けられている。
【００３５】
ここで、アドレス入力回路１は、Ｘクロック（Ｘは２以上の整数）毎にバンクアドレスＢＡとロウアドレスＲＡとカラムアドレスＣＡとを入力し、コマンド発生回路３は、Ｘクロック毎にリードコマンド又はライトコマンドを発行するものとする。例えば、Ｘは２であるものとする。また、同一バンクの動作サイクル（ｔＲＣ）＝８クロック、リードアクセスレイテンシ（ｔＲＬ）＝９クロック、ライトデータ入力レイテンシ（ｔＷＬ）＝１０クロックとする。
【００３６】
リードコマンド又はライトコマンドが発行された場合、制御部５は、８個のバンクのうちの、バンクアドレスＢＡに応じた選択バンクを選択し、選択バンクに対してロウアドレスＲＡとカラムアドレスＣＡとに応じたリード動作又はライト動作を実行する。
【００３７】
リフレッシュコマンドが発行された場合、制御部５は、リード動作又はライト動作を中断し、バンク毎にリフレッシュするためのバンクアドレスを対象バンクアドレスとして、対象バンクアドレスに応じた対象バンクを選択し、対象バンクに対してリフレッシュ動作を実行する。
【００３８】
図２は、本発明の実施形態による半導体記憶装置の構成を示すブロック図である。
【００３９】
本発明の実施形態による半導体記憶装置は、非特許文献１、２に基づいた半導体記憶装置のアドレス入力回路１、バンクデコーダ回路２、コマンド発生回路３、制御部５に代えて、アドレス入力回路２１、バンクデコーダ回路２２、コマンド発生回路２３、制御部２５を具備している。本発明の実施形態による半導体記憶装置は、更に、アドレス切替回路２０を具備している。アドレス切替回路２０とアドレス入力回路２１とバンクデコーダ回路２２は、入力部２４を構成する。
【００４０】
クロック発生回路４は、クロック信号ＣＬＫ、／ＣＬＫに応じて、内部クロック信号を生成し、アドレス切替回路２０、バンクデコーダ回路２２、コマンド発生回路２３、制御部２５に出力する。
【００４１】
コマンド発生回路２３は、入力信号／ＣＳと入力信号／ＷＥと入力信号／ＲＥＦが供給される。コマンドとしては、ＮＯＰコマンド、リードコマンド、ライトコマンド、リフレッシュコマンド、ＭＲＳコマンドの５種類が用いられる。コマンド発生回路３は、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの組み合わせにより、ＮＯＰコマンド、リードコマンド、ライトコマンド、リフレッシュコマンド、ＭＲＳコマンドのいずれかを表すコマンドを発行する。
【００４２】
図４は、本発明の実施形態による半導体記憶装置の動作を示すコマンド真理値表である。ここで、入力信号／ＣＳ、／ＷＥ、／ＲＥＦの信号レベルとコマンドとの対応関係については、図３に示されるコマンド真理値表と同じである。このため、その説明を省略する。
【００４３】
アドレス切替回路２０は、Ｚ本の外部ピンに接続されている。
【００４４】
図６は、本発明の実施形態による半導体記憶装置におけるアドレスピンの割付を示している。バンクアドレスＢＡとロウアドレスＲＡとカラムアドレスＣＡは、Ｚ本の外部ピンに対応するようにＹ個の割当アドレスに割り当てられている。上述のように、バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡは、それぞれ、Ｌビット、Ｍビット、Ｎビットである。また、割当アドレスはＺビットである。ここで、Ｙは、２×Ｘを満たす整数であり、Ｌ、Ｍ、Ｎ、Ｚは、Ｚ≧（Ｌ＋Ｍ＋Ｎ）／Ｙを満たす整数である。例えば、上述のように、Ｌ、Ｍ、Ｎ、Ｘはそれぞれ３、１２、８、２である。この場合、Ｙは４であり、Ｚは６である。
【００４５】
このように、本発明の実施形態による半導体記憶装置では、非特許文献１、２に基づいた半導体記憶装置に比べて、外部ピンの数が１／４に削減されている。このため、アドレス切替回路２０は、４回に分けて割当アドレスを入力する必要がある。そのためには、アドレス切替回路２０は、バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡと、４個の割当アドレスとの対応関係を予め認識していなければならない。そこで、アドレス切替回路２０は、図６に示されるような対応テーブル３０を備えている。
【００４６】
対応テーブル３０は、バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡと、４個の割当アドレスとの対応関係を表している。例えば、６本の外部ピンをそれぞれ外部ピンＡ０〜Ａ５とし、バンクアドレスＢＡの０〜２ビット目をそれぞれビットＢＡ０〜ＢＡ２とし、ロウアドレスＲＡの０〜１１ビット目をそれぞれビットＲＡ０〜ＲＡ１１とし、カラムアドレスＣＡの０〜７ビット目をそれぞれビットＣＡ０〜ＣＡ７とする。また、４個の割当アドレスのうちの１〜４番目の割当アドレスをそれぞれ割当アドレスＢｅａｔ１、Ｂｅａｔ２、Ｂｅａｔ３、Ｂｅａｔ４とする。この場合、割当アドレスＢｅａｔ１は、外部ピンＡ５〜Ａ０にそれぞれ割り当てられたロウアドレスＲＡのビットＲＡ０〜ＲＡ２、バンクアドレスＢＡのビットＢＡ０〜ＢＡ２を含んでいる。割当アドレスＢｅａｔ２は、外部ピンＡ５〜Ａ０にそれぞれ割り当てられたロウアドレスＲＡのビットＲＡ３〜ＲＡ８を含んでいる。割当アドレスＢｅａｔ３は、外部ピンＡ５〜Ａ０にそれぞれ割り当てられたロウアドレスＲＡのビットＲＡ９〜ＲＡ１１、カラムアドレスＣＡのビットＣＡ０〜ＣＡ２を含んでいる。割当アドレスＢｅａｔ４は、外部ピンＡ５〜Ａ１にそれぞれ割り当てられたカラムアドレスＣＡのビットＣＡ３〜ＣＡ７を含んでいる。
【００４７】
アドレス切替回路２０は、最初の内部クロック信号（図６ではクロック信号ＣＫ０とする）のライズエッジ、フォールエッジ、次の内部クロック信号（図６ではクロック信号ＣＫ１とする）のライズエッジ、フォールエッジに応じて、それぞれ割当アドレスＢｅａｔ１、Ｂｅａｔ２、Ｂｅａｔ３、Ｂｅａｔ４を入力する。アドレス切替回路２０は、割当アドレスＢｅａｔ１、Ｂｅａｔ２、Ｂｅａｔ３、Ｂｅａｔ４を入力したときに、対応テーブル３０を参照して、割当アドレスＢｅａｔ１、Ｂｅａｔ２、Ｂｅａｔ３、Ｂｅａｔ４からバンクアドレスＢＡとロウアドレスＲＡとカラムアドレスＣＡとを抽出する。アドレス切替回路２０は、バンクアドレスＢＡ、ロウアドレスＲＡをアドレス入力回路２１に出力し、バンクアドレスＢＡをバンクデコーダ回路２に出力する。
【００４８】
アドレス入力回路２１は、アドレスＡＤＤ（バンクアドレスＢＡ、ロウアドレスＲＡ）を入力し、アドレスＡＤＤを制御部２５に出力する。
【００４９】
バンクデコーダ回路２２は、バンクアドレスＢＡを入力し、内部クロック信号に応じて、バンクアドレスＢＡを制御部２５に出力する。
【００５０】
ここで、入力部２４（アドレス切替回路２０とアドレス入力回路２１とバンクデコーダ回路２２）は、Ｘクロック（Ｘは２以上の整数）毎にバンクアドレスＢＡとロウアドレスＲＡとカラムアドレスＣＡとを入力し、コマンド発生回路２３は、Ｘクロック毎にリードコマンド又はライトコマンドを発行するものとする。上述のように、Ｘは２であるものとする。また、同一バンクの動作サイクル（ｔＲＣ）＝８クロック、リードアクセスレイテンシ（ｔＲＬ）＝９クロック、ライトデータ入力レイテンシ（ｔＷＬ）＝１０クロックとする。
【００５１】
一般的に、リフレッシュコマンドが発生（発行）されたサイクルでは、リード動作又はライト動作を一時中断してリフレッシュ動作が実行されるため、バスにブランクが生じてバス効率を向上させることができない。そこで、本発明では、リード動作又はライト動作を維持させたまま、リフレッシュコマンドを発生させるために、リードコマンド又はライトコマンドと組み合わせてリフレッシュコマンドを発生させるようにする。
【００５２】
具体的には、入力部２４は、２サイクルでアドレス（バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡ）を入力するが、コマンド発生回路２３は、図７に示されるように、１サイクル毎にリードコマンド又はライトコマンドを発行するのではなく、図８に示されるように、２サイクルのうちの最初の１サイクルでリードコマンド又はライトコマンドを発行し、２サイクルのうちの空いた１サイクルでＮＯＰコマンドを発行する。そこで、その空いた１サイクルでリフレッシュコマンドを発生させる。この場合、入力部２４は、最初の１サイクルではアドレスの入力が完了していないので、リフレッシュコマンドに対するバンク指定ができない。そこで、このリフレッシュコマンドについては、１サイクル前のリードコマンド又はライトコマンドが発行されたときに指定されたバンクに対して実行されるものとする（図４、図１１を参照）。本発明では、バースト長を４以上に設定し、データの出力に２クロック使用するので、その間にデータバスが途切れることはない。
【００５３】
コマンド発生回路２３には、２クロック（２つの内部クロック信号）のうちの最初のクロックに第１入力信号（／ＣＳ＝０、／ＷＥ＝１、／ＲＥＦ＝１）又は第２入力信号（／ＣＳ＝０、／ＷＥ＝０、／ＲＥＦ＝１）が供給される。このとき、コマンド発生回路２３は、第１入力信号又は第２入力信号に応じてリードコマンド又はライトコマンドを発行する。例えば、図１３に示されるように、クロックＣＫ０、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０、ＣＫ１２、ＣＫ１４、…に応じて、それぞれバンク“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、…に対してリードコマンドが発行される。
【００５４】
コマンド発生回路２３には、２クロックのうちの最初のクロックの次のクロックに第３入力信号（／ＣＳ＝０、／ＷＥ＝１、／ＲＥＦ＝０）が供給される。即ち、第１又は２入力信号の直後に第３入力信号が供給される。このとき、コマンド発生回路２３は、第３入力信号に応じてリードコマンド又はライトコマンドの直後にリフレッシュコマンドを発行する。例えば、図１３に示されるように、クロックＣＫ３に応じて、リフレッシュコマンドが発行される。
【００５５】
リードコマンド又はライトコマンドが発行された場合、制御部２５は、８個のバンクのうちの、バンクアドレスＢＡに応じた選択バンクを選択し、選択バンクに対してロウアドレスＲＡとカラムアドレスＣＡとに応じたリード動作又はライト動作を実行する。例えば、図１３に示されるように、クロックＣＫ０、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０、ＣＫ１２、ＣＫ１４、…に応じて、それぞれ選択バンクであるバンク“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、…に対してリードコマンドが発行された場合、選択バンク“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、…に対してリード動作が実行される。
【００５６】
リードコマンド又は前記ライトコマンドの直後にリフレッシュコマンドが発行された場合、制御部２５は、上述の選択バンクに対してリフレッシュ動作を実行する。例えば、図１３に示されるように、クロックＣＫ３に応じて、リフレッシュコマンドが発行された場合、選択バンクであるバンク“１”に対してリード動作が実行された後に、選択バンク“１”に対してリフレッシュ動作が実行される。
【００５７】
高周波動作において品質の高いデータ転送を実現させることがより困難な要因の１つとして、リフレッシュコマンドが発行されたときに、リード動作又はライト動作を一時中断してリフレッシュ動作が実行されるため、リフレッシュ動作によるバス効率の悪化が挙げられる。そこで、本発明の実施形態による半導体記憶装置によれば、１サイクル前のリードコマンド又はライトコマンドが発行されたときに指定されたバンクに対してリフレッシュコマンドを実行する。このため、リード動作又はライト動作を維持させたまま、リフレッシュコマンドを発行することができる。これにより、リフレッシュ動作によるバス効率の悪化を防ぐことができる。従って、高周波動作において品質の高いデータ転送を実現することができる。
【００５８】
また、高周波動作において品質の高いデータ転送を実現させることがより困難な要因の１つとして、メモリ容量の増加とバス幅の拡大によりピン数が増加していることが挙げられる。そこで、本発明の実施形態による半導体記憶装置によれば、非特許文献１、２に基づいた半導体記憶装置に比べて、外部ピンの数が１／Ｙに削減されている。このため、ボード上に配線される信号線の数をできるだけ削減することができる。これにより、リフレッシュ動作によるバス効率の悪化を防ぐことができる。従って、高周波動作において品質の高いデータ転送を実現することができる。
【００５９】
本発明の実施形態による半導体記憶装置の動作として、リード動作について詳細に説明する。
【００６０】
コマンド発生回路２３は、１サイクル目に第１入力信号（／ＣＳ＝０、／ＷＥ＝／ＲＥＦ＝１）でリードコマンドを発行し、それと同じサイクルのクロックのライズエッジとフォールエッジ、次のサイクルのライズエッジとフォールエッジの４回（２サイクル）でアドレス（バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡ）を取り込む。これにより、制御部２５は、リードコマンドとアドレスに応じて、リードレイテンシ（ｔＲＬ）後にデータＤｏｕｔを出力する。データ出力は、４バースト分を２サイクルかけて出力する（図９Ａ参照）。制御部２５に対して、連続でリードコマンドを入力させてマルチバンク動作をさせると、アドレスの入力が２サイクルでデータの出力が２サイクルとなり、バス転送率の高い連続リード動作が可能となる（図９Ｂ参照）。
【００６１】
次に、本発明の実施形態による半導体記憶装置の動作として、ライト動作について詳細に説明する。
【００６２】
コマンド発生回路２３は、１サイクル目に第２入力信号（／ＣＳ＝０、／ＷＥ＝０、／ＲＥＦ＝１）でライトコマンドを発行し、リード動作と同様に、クロックの４回のエッジでアドレス（バンクアドレスＢＡ、ロウアドレスＲＡ、カラムアドレスＣＡ）を取り込む。これにより、制御部２５は、ライトコマンドとアドレスに応じて、ライトレイテンシ（ｔＷＬ）後に４バースト分のデータＤＱを２サイクルで取り込むことができる。制御部２５に対して、連続するライト動作もバス転送率の高い連続動作が可能となる。
【００６３】
次に、本発明の実施形態による半導体記憶装置の動作として、リフレッシュ動作について詳細に説明する。
【００６４】
コマンド発生回路２３は、２サイクル目に第３入力信号（／ＣＳ＝０、／ＷＥ＝１、／ＲＥＦ＝０）でリフレッシュコマンドを発行する。ここで、これまでの擬似ＳＲＡＭでのリフレッシュコマンドでは、図１０に示されるようにコマンドを発行した同じサイクルでバンクのアドレスを指定する仕様となっている。しかし、このような組み合わせでは、リフレッシュコマンドを発行したサイクルで、リード動作又はライト動作が実行されず、データ転送が途切れてしまう。そこで、データ転送を途切れさせないために、図１１に示されるようにリフレッシュコマンドを１サイクルおきに発行しているリードコマンドの間に入れる。このサイクルでは、入力部２４が１サイクル前のリードコマンドが発行したときのアドレスの入力が完了していないために、制御部２５は、リフレッシュアドレスのバンクアドレスが指定できない。それを補うために、このリフレッシュコマンドが発行したときのバンクアドレスは、１サイクル前でリードコマンドが発行したときに指定されたバンクアドレスをそのまま反映させる。これにより、リフレッシュコマンドが発行したときのバンクアドレスを個別に指定することなく、コマンドの論理だけで、リフレッシュコマンドを発行することができる。
【００６５】
次に、本発明の実施形態による半導体記憶装置の動作として、発行されたコマンドに対するリード動作とリフレッシュ動作について説明する。
【００６６】
上記のコマンド発行の仕様では、同じバンクに連続して、リードコマンドとリフレッシュコマンドが発行されたことになる。これに対して、制御部２５は、図１２に示されるように、バンク“０”の動作のように先にリード動作を行い、その動作が完了後、リフレッシュを続けて行うようにする。制御部２５は、発行されたリフレッシュコマンドを保持し、リードコマンドからｔＲＣ分のクロック数をカウントして、リード動作が完了したクロックから、リフレッシュコマンドをリリースすることで、同じバンクに続けてリフレッシュ動作を行うことができる。
【００６７】
まず、制御部２５は、１つのバンクに対して（図１２ではバンク“０”）リードするために、リードコマンドをトリガーとしてＡＣＴ信号をあるクロック（図１２ではクロックＣＫ１とする）に応じて発行し、複数のワード線のうちの、ＡＣＴ信号に応じた選択ワード線を活性化させる。次に、制御部２５は、クロックＣＫ１から４クロック後のクロックＣＫ５のタイミングでＹＳＷ信号を発行し、ＹＳＷ信号に応じて、カラム系の回路を制御してデータを読み出し、クロックＣＫ５から４クロック後のクロックＣＫ９のタイミングでＤＱパッドへ出力させる（図１２では、ＹＳＷ信号からＤＱパッドまでのデータバス転送の信号及びタイミングチャートの記載は省略）。更に、制御部２５は、選択ワード線に対してクロックＣＫ５から２クロック後のクロックＣＫ７でＰＲＥ信号を発行し、ＰＲＥ信号に応じて、選択ワード線を非活性にしてリード動作を完了させる。制御部２５は、ここまでのリード動作が完了したのちに、クロックＣＫ９から再度リフレッシュするために、ＡＣＴ信号を発行し、複数のワード線のうちの、ＡＣＴ信号に応じた選択ワード線を活性化させる。制御部２５は、リフレッシュ動作であるのでＹＳＷ信号は発行せずにセルのリフレッシュ動作だけを行う。最後に、制御部２５は、クロックＣＫ９から６クロック後のクロックＣＫ１５からＰＲＥ信号を発行し、ＰＲＥ信号に応じて、選択ワード線を非活性にしてリフレッシュ動作を完了させる。
【００６８】
本発明の実施形態による半導体記憶装置では、同一バンクの動作サイクル（ｔＲＣ）がこのときだけリフレッシュコマンドが発行するために２倍に伸びるが、リードアクセス時間が遅れることはない。更に、ｔＲＣが２倍伸びたとしても、他のバンクにはアクセス可能であるので、リフレッシュ動作が終わるまでは、他のバンクにアクセスすることで、連続リード動作を保つことができる。ライト動作についても同様にリフレッシュコマンドを発行することで、連続ライト動作を維持しながらリフレッシュ動作を割り込ませることが可能となる。このように、本発明の実施形態による半導体記憶装置では、マルチバンクリード動作又はライト動作を実行しているときにリフレッシュコマンドを発行しても、図１３に示されるようにバス効率を低下させることなく動作を継続させることができる。
【００６９】
以上の説明により、本発明の実施形態による半導体記憶装置によれば、１サイクル前のリードコマンド又はライトコマンドが発行されたときに指定されたバンクに対してリフレッシュコマンドを実行する。このため、リード動作又はライト動作を維持させたまま、リフレッシュコマンドを発行することができる。これにより、リフレッシュ動作によるバス効率の悪化を防ぐことができる。従って、高周波動作において品質の高いデータ転送を実現することができる。
【００７０】
また、本発明の実施形態による半導体記憶装置によれば、非特許文献１、２に基づいた半導体記憶装置に比べて、外部ピンの数が１／Ｙに削減されている。このため、ボード上に配線される信号線の数をできるだけ削減することができる。これにより、リフレッシュ動作によるバス効率の悪化を防ぐことができる。従って、高周波動作において品質の高いデータ転送を実現することができる。
【符号の説明】
【００７１】
１    アドレス入力回路、
２    バンクデコーダ回路、
３    コマンド発生回路、
４    クロック発生回路、
５    制御部、
１０    メモリ、
２０    アドレス切替回路、
２１    アドレス入力回路、
２２    バンクデコーダ回路、
２３    コマンド発生回路、
２４    入力部、
２５    制御部、
３０    対応テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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