(57)【要約】      （修正有）【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。【選択図】なし【特許請求の範囲】
【請求項１】
基板の第１の領域上の第１の回路デバイスの第１のチャンネルとして適した第１の層を形成する段階と、
前記基板の異なる第２の領域上の第２の回路デバイスの第２のチャンネルとして適した第２の層を形成する段階と
を備え、
前記基板の第１の界面を決定する前記第１の層は、基板材料の基板の格子面間隔とは異なる第１の格子面間隔を有する第１の材料を含み、
前記第２の層は、第１の格子面間隔とは異なり、および、前記基板の第２の界面を決定する前記基板材料の基板の格子面間隔と異なる第２の格子面間隔を有する異なる第２の材料を含む
方法。
【請求項２】
前記第１の格子面間隔と前記基板の格子面間隔との差が前記第１の材料中の引っ張り歪を決定し、前記第２の格子面間隔と前記基板の格子面間隔との差が前記第２の材料中の圧縮歪を決定する
請求項１に記載の方法。
【請求項３】
前記基板は、傾斜シリコン合金材料を含み、
前記第１の層を形成する段階が、前記第１の層中で２軸方向の引っ張り歪を引き起こす、十分な厚さのシリコン材料を蒸着する段階を含み、
前記第２の層を形成する段階が、前記第２の層中で２軸方向のコヒーレントな圧縮歪を引き起こす合金の割合を有する、十分な厚さのシリコン合金材料を蒸着する段階を含む
請求項１に記載の方法。
【請求項４】
前記基板材料が、前記第１の層中で２軸方向の引っ張り歪、および、前記第２の層中で２軸方向のコヒーレントな圧縮歪を引き起こすのに十分な厚さ、および前記第１および第２の領域における最終的な合金の割合への十分な合金の割合の増加を有する傾斜シリコン合金材料である
請求項１に記載の方法。
【請求項５】
前記基板材料がＳｉ１−ＸＧｅＸを含み、前記第１の材料がシリコンを含み、前記第２の材料がＳｉ１−ＹＧｅＹを含み、Ｘ＜Ｙである
請求項１に記載の方法。
【請求項６】
Ｘが０．１と０．３との間であり、Ｙが０．２と０．６との間である
請求項５に記載の方法。
【請求項７】
シリコン合金材料の傾斜緩和層を形成するシリコン合金材料の十分な化学気相蒸着によって前記基板材料を形成する段階
をさらに備える請求項１に記載の方法。
【請求項８】
前記シリコン合金材料の傾斜緩和層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、５００℃と１０００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｒｒとの間の圧力に前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と、
前記基板の前記第１の界面の表面と前記第２の界面の表面に、１０パーセントと３５パーセントとの間のＧｅの割合を有することを引き起こすのに十分な量まで、Ｇｅ前駆体の流量を０ｓｃｃｍから最終的な量まで増加する段階と
を含む傾斜緩和ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長をする段階
を有する請求項７に記載の方法。
【請求項９】
前記シリコン前駆体を流入する段階が、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、およびジクロロシラン（ＳｉＨ２Ｃｌ２）のうちの１つを流入させて、純粋なＳｉの１００オングストロームと１０００オングストロームとの間の厚さを有する基板ベース材料を蒸着する段階を含む
請求項８に記載の方法。
【請求項１０】
前記Ｇｅ前駆体の流量を増加する段階が、ゲルマン（ＧｅＨ４）の流量を、０ｓｃｃｍから、前記基板の前記第１の界面の表面および前記第２の界面の表面がＧｅの前記割合を有することとなる最終的な量まで増加する段階を含む
請求項８に記載の方法。
【請求項１１】
前記傾斜緩和ＳｉＧｅを形成する段階が、ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長の間に、５０ｓｃｃｍと１００ｓｃｃｍとの間のＨＣｌを流入する段階
を含む請求項７に記載の方法。
【請求項１２】
前記第１の層を形成する段階が、前記第１の領域上にシリコン材料のエピタキシャル層を形成するシリコン材料の十分な選択化学気相蒸着を含む
請求項１に記載の方法。
【請求項１３】
前記シリコン材料のエピタキシャル層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、６００℃と９００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｏｒとの間の圧力まで前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と
を含む引っ張り歪Ｓｉの選択化学気相蒸着（ＣＶＤ）エピタキシャル成長する段階
を有する請求項１２に記載の方法。
【請求項１４】
前記シリコン前駆体を流入する段階が、ジクロロシラン（ＳｉＨ２Ｃｌ２）を流入させて、純粋なＳｉの１００オングストロームと１０００オングストロームとの間の厚さを有するシリコン材料を蒸着する段階を含む
請求項１３に記載の方法。
【請求項１５】
前記シリコン材料のエピタキシャル層を形成する段階が、引っ張り歪Ｓｉの化学気相蒸着（ＣＶＤ）エピタキシャル成長の間に、５０ｓｃｃｍと５００ｓｃｃｍとの間のＨＣｌを流入する段階を含む
請求項１２に記載の方法。
【請求項１６】
前記第２の層を形成する段階が、前記第２の領域上にシリコン合金材料のエピタキシャル層を形成するシリコン合金材料の十分な選択化学気相蒸着を含む
請求項１に記載の方法。
【請求項１７】
前記シリコン合金材料のエピタキシャル層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、５００℃と８００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｏｒとの間の圧力まで前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と、
２０パーセントと５０パーセントとの間のＧｅの割合を有する前記第２の層とすべく、最大１００標準立方センチメートル毎分（ｓｃｃｍ）の流量でＧｅ前駆体を流入する段階を含む圧縮歪ＳｉＧｅの選択化学気相蒸着（ＣＶＤ）エピタキシャル成長する段階
を有する請求項１６に記載の方法。
【請求項１８】
前記シリコン前駆体を流入する段階が、ジクロロシラン（ＳｉＨ２Ｃｌ２）を流入させて、ＳｉＧｅの１００オングストロームと１０００オングストロームとの間の厚さを有するＳｉＧｅ材料を蒸着する段階を含む
請求項１７に記載の方法。
【請求項１９】
前記Ｇｅ前駆体を流入する段階が、ＳｉＧｅ材料の１００オングストロームと１０００オングストロームとの間の厚さを有する前記第２の層とすべくＧｅＨ４を流入させる段階を含む
請求項１７に記載の方法。
【請求項２０】
前記シリコン合金材料のエピタキシャル層を形成する段階が、圧縮歪ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長中に、５０ｓｃｃｍと５００ｓｃｃｍとの間のＨＣｌを流入する段階を含む
請求項１６に記載の方法。
【請求項２１】
前記第１の層の形成に先立って、前記傾斜ＳｉＧｅ材料の基板を形成する段階と、
前記第１の層の形成に先立って、前記第１の領域と前記第２の領域との間に電気的に絶縁な材料を形成する段階
をさらに備える請求項１に記載の方法。
【請求項２２】
電気的に正に帯電したｐ型井戸領域を形成する、ホウ素およびアルミニウムのうちの１つを前記第１の領域における前記基板材料にドープする段階と、
電気的に負に帯電したｎ型井戸領域を形成するリン、ヒ素、およびアンチモンのうちの１つを前記第２の領域における前記基板材料にドープする段階と
をさらに備える請求項２１に記載の方法。
【請求項２３】
前記第１の層の形成に先立って前記基板の異なる前記第２の領域を覆う第１の誘電体層を形成する段階と、
異なる前記第２の層の形成に先立って前記第１の層を覆う第２の誘電体層を形成する段階と、
前記第１の層および異なる前記第２の層を覆う第３の誘電体層を形成する段階と
をさらに備え、
前記第３の誘電体層は、二酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、二ケイ酸ハフニウム（ＨｆＳｉ４Ｏ７）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化タンタル（Ｔａ２Ｏ５）の内の１つの原子層成長法によって形成される
請求項２２に記載の方法。
【請求項２４】
電気的に正に帯電したｐ型チャンネル領域を形成するホウ素およびアルミニウムのうちの１つを前記第１の層にドープする段階と、
電気的に負に帯電したｎ型チャンネル領域を形成するリン、ヒ素、およびアンチモンのうちの１つを前記第２の層にドープする段階と、
前記第１の層を覆う前記第３の誘電体層の表面上にｎ型ゲート電極を形成する段階と、
前記ｎ型ゲート電極に隣接した前記第１の層中にｎ型の第１の接合領域およびｎ型の第２の接合領域を形成する段階と、
前記第２の層を覆う前記第３の誘電体層の表面上にｐ型ゲート電極を形成する段階と、
前記ｐ型ゲート電極に隣接した前記第２の層中にｐ型の第１の接合領域およびｐ型の第２の接合領域を形成する段階と
をさらに備える請求項２３に記載の方法。
【請求項２５】
前記基板材料が、
バルク基板上に第１の厚さのＳｉＧｅ材料を成長する段階と、
絶縁材料を含む基板上に、緩和した最上層の厚さの前記ＳｉＧｅ材料を移す段階とによって形成される段階
をさらに備える請求項１に記載の方法。
【請求項２６】
傾斜緩和シリコンゲルマニウム材料の基板の第１の界面の表面を決定する、Ｓｉ１−ＸＧｅＸ材料の第１の領域上の第１の回路デバイス用の第１のチャンネルとして適したシリコン材料の層
を備え、
前記シリコン材料の層は、前記第１の界面における前記Ｓｉ１−ＸＧｅＸ材料の格子面間隔よりも小さい格子面間隔のシリコン材料によって引き起こされる引っ張り歪を受けている
装置。
【請求項２７】
傾斜緩和シリコンゲルマニウム材料の基板の第２の界面の表面を決定する、Ｓｉ１−ＸＧｅＸ材料の第２の領域上の第２の回路デバイス用の第２のチャンネルとして適したＳｉ１−ＹＧｅＹ材料の層
を備え、
前記Ｓｉ１−ＹＧｅＹ材料の層は、前記第２の界面における前記Ｓｉ１−ＸＧｅＸ材料の格子面間隔よりも大きい格子面間隔の前記Ｓｉ１−ＹＧｅＹ材料によって引き起こされる圧縮歪を受けている
請求項２６に記載の装置。
【請求項２８】
前記シリコン材料の層が、厚さにおいて１０ナノメータと２０ナノメータとの間の厚さを有するシリコン材料のエピタキシャル層であり、前記Ｓｉ１−ＹＧｅＹ材料の層が、厚さにおいて１０ナノメータと２０ナノメータとの間の厚さを有するＳｉ１−ＹＧｅＹ材料のエピタキシャル層である
請求項２７に記載の装置。
【請求項２９】
傾斜緩和シリコンゲルマニウム材料の基板の第２の界面の表面を決定するＳｉ１−ＸＧｅＸ材料の第２の領域上の第２の回路デバイス用の第２のチャンネルとして適切なＳｉ１−ＹＧｅＹ材料の層
を備え、
前記Ｓｉ１−ＹＧｅＹ材料の層は、前記第２の界面における前記Ｓｉ１−ＸＧｅＸ材料の格子面間隔よりも大きい格子面間隔の前記Ｓｉ１−ＹＧｅＹ材料によって引き起こされる圧縮歪を受けている
装置。
【請求項３０】
Ｘが０．２であり、Ｙが０．５である
請求項２９に記載の装置。
【請求項３１】
傾斜緩和シリコンゲルマニウム材料が、
厚さにおいて１マイクロメータと３マイクロメータとの間の厚さの１つと、
第１および第２の界面において０パーセントから１０パーセントと３０パーセントとの間まで増加するゲルマニウムの傾斜した濃度と、
深さ方向において１マイクロメータあたり５パーセントＧｅと１５パーセントＧｅとの間で増加する傾斜濃度の割合と
を有する請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
複数の回路デバイスおよび複数の回路デバイスの製造並びに構造に関する。
【背景技術】
【０００２】
基板上の複数の回路デバイス（例えば、半導体（例えば、シリコン）基板上の複数の集積回路（ＩＣ）トランジスタ、複数の抵抗、複数のコンデンサなど）の性能の向上は、設計、製造、およびそれらの複数のデバイスの動作の間に考慮される典型的に主要な要因である。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）で使用されるような、金属酸化膜半導体（ＭＯＳ）トランジスタ半導体デバイスの設計および製造または形成の間に、しばしば複数のｎ型ＭＯＳデバイス（ＮＭＯＳ）チャンネル内の電子の移動の向上、および複数のｐ型ＭＯＳデバイス（ＰＭＯＳ）チャンネル内の正に帯電したホールの移動の向上が望まれる。
【図面の簡単な説明】
【０００３】
本発明の複数の実施形態は例として図示されるが、添付した複数の図面の図表に限定されることはなく、同様の参照は同様の複数の構成を示す。本願の開示における本発明の"一"実施形態への参照は、必ずしも同一の実施形態ではなく、少なくとも１つという意味である点に留意すべきである。
【０００４】
【図１】半導体基板ベースの一部分の断面の図である。
【０００５】
【図２】基板上に傾斜シリコンゲルマニウム材料の層を形成した後の図１の半導体基板である。
【０００６】
【図３】傾斜シリコンゲルマニウム材料の領域の間に電気的に絶縁性の材料を形成した後の図２の半導体基板を示す。
【０００７】
【図４】傾斜シリコンゲルマニウム材料の第１の領域の上にシリコン材料の層の選択蒸着をした後の図１の半導体基板を示す。
【０００８】
【図５】傾斜シリコンゲルマニウム材料の第２の領域の上に、傾斜シリコンゲルマニウム材料が第２の領域に有しているよりも高濃度のゲルマニウムを含んでいるシリコンゲルマニウム材料の層の選択蒸着をした後の図１の半導体基板を示す。
【０００９】
【図６】高い誘電率を有する材料の層を、選択蒸着されたシリコンおよび選択蒸着されたシリコンゲルマニウム材料の上に形成した後の図１の半導体基板を示す。
【００１０】
【図７】選択的に蒸着したシリコン材料中にＮＭＯＳデバイス、および選択的に蒸着したシリコンゲルマニウム材料中にＰＭＯＳデバイスを形成した後の図１の半導体基板を示す。
【発明の開示】
【００１１】
図１は、半導体基板ベースの一部分の断面の図である。図１に示したように、シリコンベース１１０は、ポリ結晶シリコン、単結晶シリコンを含むか、あるいはこれらから形成されるか、若しくはこれらから成長すること、またはシリコンウエハのようなシリコンベースあるいはシリコン基板を形成する他の様々な適切な複数の技術から形成または成長されることを含む。例えば、複数の実施形態に従うと、ベース１１０は、純粋なシリコンの１００オングストロームと１０００オングストロームとの間のＨ０の厚さを有した単結晶シリコン基板ベース材料の成長によって形成される。
【００１２】
図２は、基板上に傾斜シリコンゲルマニウム（ＳｉＧｅ）材料の層を形成した後の図１の半導体基板である。図２は、基板ベース１１０の上に形成された傾斜シリコンゲルマニウムの基板材料１２０を示す。例えば、基板材料１２０は、半導体デバイス製造チャンバーのようなチャンバー内での傾斜緩和ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長で形成された傾斜緩和シリコン合金材料の層である。より具体的には、そのようなＣＶＤ成長は、基板ベース１１０をチャンバー内に設置し、５標準リットル毎分（ＳＬＭ）と５０ＳＬＭとの間の水素雰囲気の流量（Ｈ２）中で、チャンバー内を５００℃から１０００℃の間の温度まで加熱し、チャンバーの圧力を１０Ｔｏｒｒと２００Ｔｏｒｒ（例えば、大気圧または減圧のいずれかによるような）との間にして、シリコン前駆体（例えば、本願で述べるシリコン前駆体のような）を５０ｓｃｃｍと５００ｓｃｃｍとの間の流量でチャンバー内へ流し、ゲルマニウム前駆体の流量を０ｓｃｃｍから、最終的に、上部表面１２９が１０％と３５％との間のゲルマニウム濃度となるゲルマニウムの割合を持つのに十分な値までゆっくりと増加させることにより達成される。より具体的には、ゲルマニウム前駆体の流量は、下面１２１のような０％のゲルマニウムの初期濃度から、上面１２９のような２０から３０％のゲルマニウムの最終濃度まで、例えば、深さ方向の１マイクロメータあたり１０％のゲルマニウム濃度の変化の傾斜の割合となるような、ゲルマニウムの傾斜を引き起こすまで十分に増加する。複数の実施形態によれば、例えば、上面１２９において５と２０％との間のゲルマニウムの最終濃度のゲルマニウムの濃度を有する基板材料１２０が考慮される。
【００１３】
それゆえに、複数の実施形態によれば、傾斜の割合、および／または、傾斜シリコンゲルマニウム材料の厚さが、下面１２１において始まった、選択された傾斜の割合に起因する、上面１２９におけるゲルマニウムの選択された最終濃度を提供するために変化させられる。さらに、複数の実施形態によれば、傾斜の割合は、傾斜の連続的な変化、傾斜の線形変化、傾斜の非線形変化、および／または、基板材料１２０中のゲルマニウム濃度の階段状の傾斜の変化によって定められる。具体的には、例えば、ゲルマニウム前駆体の流量は、傾斜の割合が滑らか、そして連続的に増加するように、あるいは、傾斜の割合が、基板材料１２０中のゲルマニウム濃度の急峻な階段状の傾斜変化、１０００から２０００オングストロームごとに１％と２％との間の増加量、を有するように増加させることができる。さらに、複数の実施形態によれば、ゲルマニウム前駆体の初期の流量、ゲルマニウム前駆体の流量の増加、およびゲルマニウム前駆体の最終の流量が選択され、基板材料１２０（例えば、上面１２９のような）中のゲルマニウムの所望の最終目標濃度、形成中の使用温度、およびゲルマニム前駆体の濃度に依存して、広範囲に変更する。
【００１４】
例えば、一実施形態によれば、ゲルマニウム前駆体はゲルマン（ＧｅＨ４）であり、流量が線形に、または選択された傾斜プロファイルを達成するための時間に対して非線形に増加され、そして上面１２９が選択されたゲルマニウムの割合を有するようになるのに十分な、最終的な流量まで増加される。また、ゲルマニウム前駆体は、Ｈ２で希釈されたゲルマニウム前駆体、または、１００ｓｃｃｍ、若しくは、それ以下の最終的な流量まで増加された純粋なゲルマンであってよい。つまり、上面１２９で最大１００％ゲルマニウム濃度のシリコンゲルマニウムの緩和傾斜膜を成長させるべく、ゲルマニウム前駆体の流量を増加することが可能である。
【００１５】
同様に、複数の実施形態によれば、基板材料１２０は、深さ方向（例えば、厚さＨ３に関連する深さのような）において１マイクロメータあたりゲルマニウムが５％と１５％との間の割合で増加する、下面１２１の０％から上面１２９の１０％と３０％の間の傾斜した濃度を有する傾斜緩和シリコンゲルマニウム材料であってよい。傾斜緩和シリコンゲルマニウムは、傾斜シリコンゲルマニウムを、Ｇｅの傾斜の割合が増加した場合（例えば、滑らかに、あるいは階段状に増加するような）でも、ＳｉＧｅ構造（基板ベース１１０に基板材料１２０を加えた）中のシリコンおよびゲルマニウム微粒子の配置に比較的転位がないような、"緩和"状態で含む。
【００１６】
また、複数の実施形態によれば、傾斜緩和シリコンゲルマニウムの形成において、基板材料１２０のＣＶＤによるエピタキシャル成長の間に、５０ｓｃｃｍと１００ｓｃｃｍとの間のＨＣｌを流すことを含む。例えば、上面１２０の平面性を増加させ、または向上させるべく、緩和シリコンゲルマニウムの成長中に発生する、いわゆる"クロスハッチ"を減少（例えば、蒸着中におけるシリコンゲルマニウム微粒子の緩和に起因する、上面１２９内または上の十字の歪、あるいは格子パターンを減少させるような）、または制御するために、基板材料１２０の形成中に十分な量のＨＣｌが導入される。さらに、複数の実施形態によれば、基板材料１２０は、傾斜シリコンゲルマニウムの形成によると記載されているが、基板材料１２０は、ＣＶＤエピタキシャル成長、超高真空（ＵＨＶ）ＣＶＤエピタキシャル成長、および／または、様々な適切な複数のシリコン合金（例えば、シリコンゲルマニウムのような）の分子線エピタキシー（ＭＢＥ）エピタキシャル成長によって形成されてもよい。それゆえに、例えば、基板材料１２０は、厚さで２マイクロメータの厚さＨ３を有する傾斜基板材料１２０を形成するためのシリコンゲルマニウムのＣＶＤによって形成するような、厚さで１と３マイクロメータとの間の厚さを有するシリコン合金材料の傾斜緩和層を形成するための様々な適切なシリコン合金材料の十分なＣＶＤによって形成される。さらに、基板材料１２０は、緩和ＳｉＧｅ基板を、ＳｉＧｅをバルク基板上に適切なプロセスによって成長させて準備して、続いて、ＳｉＧｅの緩和表面層を異なる基板（例えば、酸化シリコンウエハである基板ベース１１０のような）に移すことによって基板材料１２０を形成する、ＳｉＧｅオンインシュレータ（ＳＧＯＩ）基板プロセスのような適切なレイヤートランスファー／ボンディング技術によって形成される。また、基板材料１２０は、傾斜のないシリコン合金材料であってよいことも考慮される。
【００１７】
また、図２は、上面１２９に、その上にトランジスタデバイス半導体チャンネル材料を蒸着するのに適している第１の領域１２３および第２の領域１２５を有する基板材料１２０を示す。例えば、図３は、傾斜シリコンゲルマニウム材料の領域の間に電気的に絶縁性の材料を形成した後の図２の半導体基板を示す。図３は、第１の領域１２３と第２の領域１２５との間のシャロウトレンチアイソレーション（ＳＴＩ）材料１３０を示す。図３は、第１の領域１２３と第２の領域１２５との間のＳＴＩ材料１３０を示すが、ＣＭＯＳデバイスのｎ型井戸から、ＣＭＯＳデバイスのｐ型井戸を分離するのに十分な、様々な適切な電気的に絶縁である複数の材料および複数の構造が意図される。
【００１８】
次に、複数の実施形態によれば、基板材料１２０は、ＣＭＯＳデバイスのＮＭＯＳトランジスタのためのような、電気的に正電荷を有するｐ型井戸領域１２２を形成するために、ホウ素およびアルミニウムの１つが第１の領域１２３にドープされる。同様にして、基板材料１２０は、ＣＭＯＳデバイスのＰＭＯＳトランジスタのためのような、電気的に負電荷を有するｎ型井戸領域１２４を形成するために、リン、ヒ素、および／またはアンチモンが第２の領域１２５にドープされる。第１の領域１２３および第２の領域１２５に選択ドープをすべく、非選択領域内への蒸着の導入をブロックすることを目的として、非選択領域の上にマスクが設置される。
【００１９】
ｐ型井戸領域１２２およびｎ型井戸領域１２４が基板材料１２０に形成された後に、基板材料１２０の第１の接触面を定めるべく、基板材料１２０の第１の領域１２３の上に、第１の回路デバイス用の第１のチャンネルとして適切な厚さを有するシリコン材料の層が形成される。さらに、基板材料１２０の第２の接触面を定めるべく、基板材料１２０の第２の領域１２５の上に、第２の回路デバイス用の第２のチャンネルとして適切なシリコンゲルマニウム材料の層が形成される。例えば、図４は、傾斜シリコンゲルマニウム材料の第１の領域の上にシリコン材料の層の選択蒸着をした後の図１の半導体基板を示す。図４は、基板材料１２０の第２の領域１２５の上に第１の誘電体層１４０が形成されていることを示す。複数の実施形態によれば、第１の誘電体層１４０は、二酸化シリコン（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、エッチストップする誘電体、または他の適切な誘電体を含む、エッチストップ、および／または誘電体材料のような材料で形成される。
【００２０】
第１の誘電体層１４０を形成した後に、第１の層１５０が、基板材料１２０の第１の領域１２３上に形成される。例えば、図４に示すように、第１の層１５０は、第１の領域１２３の緩和傾斜シリコンゲルマニウム基板材料１２０の格子面間隔よりも小さいシリコン材料の格子面間隔によって引き起こされている、矢印１５２および１５４の方向への引っ張り歪を経験しているシリコン層のような、引っ張り歪を有するシリコンの選択ＣＶＤエピタキシャル成長によって形成されたシリコン材料のエピタキシャル層である。シリコン層の選択ＣＶＤエピタキシャル成長は、第１の層１５０がない構造体４００をチャンバー内に設置して、５ＳＬＭと５０ＳＬＭとの間の水素雰囲気の流量（Ｈ２）中で、６００℃と９００℃との間の温度にチャンバー内を加熱し、チャンバーを１０Ｔｏｒｒと２００Ｔｏｒｒとの間の圧力（例えば、大気圧または減圧のいずれかの圧力にするような）にして、チャンバー内に、１０ナノメータと２０ナノメータの間の厚さの厚さＨ１を有するシリコン材料のエピタキシャル層を形成すべく、５０ｓｃｃｍと５００ｓｃｃｍとの間の流量でシリコン前駆体を流入させることを含む。例えば、第１の層１５０は、複数の転位、複数のミスフィット、あるいは、第１の層１５０と、第１の領域１２３における基板材料１２０の上面１２９と第１の層１５０とが対となっているところとして定義される第１の接触面での基板材料１２０との間の複数のスレディッド転位を避けるのに十分な厚さを有する。
【００２１】
より詳細には、第１の層１５０の形成は、純粋なシリコンの１００オングストロームと１０００オングストロームとの間の厚さＨ１を有するシリコン材料を選択的に蒸着する、ジクロロシラン（ＳｉＨ２Ｃｌ２）を流入することを含む。さらに、第１の層１５０の形成は、例えば、引っ張り歪のシリコンの選択ＣＶＤエピタキシャル成長（例えば、基板材料１２０の形成に関して上記で記載したような）の間にＨＣｌを流入させることによるような、５０ｓｃｃｍと５００ｓｃｃｍとの間でＨＣｌを導入することを含むことを意図している。さらに、複数の実施形態によれば、第１の層１５０は上述したＣＶＤエピタキシャル成長によって形成されるが、第１の層１５０は、ＵＨＶ  ＣＶＤエピタキシャル成長、ＳＧＯＩ、および／または、本願で述べたシリコン層を形成するＭＢＥエピタキシャル成長を含む他の適切な工程により形成されてもよい。
【００２２】
また、複数の実施形態によれば、第１の層１５０は、第１の領域１２３の上に形成された場合に引っ張り歪を経験する、他の適切な様々なシリコン材料を含む。
【００２３】
第１の層１５０を形成した後に、第２の誘電体層が第１の層１５０の上に形成され、続いて、第２の回路デバイス用の第２のチャンネルとして適切なシリコンゲルマニウム材料の層が、基板材料１２０の第２の領域１２５の上に形成される。例えば、図５は、傾斜シリコンゲルマニウム材料の第２の領域の上に、傾斜シリコンゲルマニウム材料が第２の領域に有しているよりも高濃度のゲルマニウムを含んでいるシリコンゲルマニウム材料の層の選択蒸着をした後の図１の半導体基板を示す。図５は、傾斜シリコンゲルマニウム基板材料１２０の第２の領域１２５の上に形成される第２の回路デバイス用の第２のチャンネルとして適切な異なる第２の層１６０、および第１の領域１２３の第１の層１５０の上に適合させるべく形成された第２の誘電体層１４２を示す。複数の実施形態によれば、第２の誘電体層１４２は、第１の誘電体層１４０に関して上述したような、材料、工程、および厚さによって形成される。例えば、第２の誘電体層１４２は、第１の層１５０の表面を覆うように適合させるべく蒸着され、その中で第２の誘電体層１４２の厚さは、第１の層１５０の表面のトポグラフィと完全に一致して適合する。
【００２４】
具体的には、図５は、圧縮歪のシリコンゲルマニウムの選択ＣＶＤエピタキシャル成長によって形成されたシリコン合金材料のエピタキシャル層のような第２の層１６０を示す。例えば、第２の層１６０は、第２の層１６０がない構造体５００をチャンバー内に設置して、５ＳＬＭと５０ＳＬＭとの間の水素雰囲気の流量（Ｈ２）中でチャンバー内を５００℃と８００℃との間の温度に加熱し、チャンバー内を１０Ｔｏｒｒと２００Ｔｏｒｒとの間の圧力にし（例えば、大気圧あるいは減圧状態にする）、チャンバー内に５０ｓｃｃｍと５００ｓｃｃｍとの間の流量でシリコン前駆体を流入させ、第２の層１６０が２０％と６０％との間のゲルマニウムの割合を有することを引き起こすべく、チャンバー内に１００ＳＣＣＭ（希釈しない）の流量でゲルマニウム前駆体を流入させる、選択ＣＶＤエピタキシャル成長によって形成される。それゆえに、例えば、ゲルマニウムの十分な割合を用いて、第２の層１６０に、第２の領域１２５における傾斜シリコンゲルマニウム基板材料１２０の格子面間隔よりも大きいシリコン合金材料のエピタキシャル層の格子面間隔によって矢印１６２と１６４の方向に向かう圧縮歪を引き起こすべく、第２の層１６０は形成される。具体的には、第２の層１６０の形成は、第２の層１６０が、１０ナノメータと２０ナノメータとの間の厚さの厚さＨ２を有するシリコンゲルマニウム材料のエピタキシャル層であるような割合である、ゲルマニウム前駆体の流入を含みうる。したがって、第２の層１６０は、複数の転位、複数のミスフィット、あるいは、第２の領域１２５における基板材料１２０の上面１２９と第２の層１６０とが対となっているところとして定義される第２の接触面での複数のスレディッド転位を避けるのに十分な厚さを有する。
【００２５】
第２の層１６０を形成するシリコン前駆体を流入させることは、前駆体の流入、および／または、基板ベース１１０および第１の層１５０を形成するシリコン前駆体の流入に関して上述したような割合での流入を含むことが望ましい。より詳細には、例えば、第２の層１６０を形成する上述したシリコン前駆体は、十分な割合で飛ばされたジクロロシラン（ＳｉＨ２Ｃｌ２）であり、ゲルマニウム前駆体のフローと混合した場合に、シリコンゲルマニウム材料の１００オングストロームと１０００オングストロームとの間の厚さＨ２を有する第２の層１６０を提供するシリコンゲルマニウム材料が形成される。同様に、第２の層１６０の形成に関して上述したゲルマニウム前駆体の流入は、ゲルマニウム前駆体の流入、および／または、傾斜シリコンゲルマニウム基板材料１２０を形成するゲルマニウム前駆体の流入に関して上述した流速でのゲルマニウム前駆体の流入を含む。具体的には、例えば、第２の層１６０を形成するゲルマニウム前駆体の流入は、（例えば、図２での傾斜シリコンゲルマニウム基板材料１２０の形成に関して上述したように、）選択されたゲルマニウム濃度および選択された厚さを有する第２の層１６０を形成するのに十分なゲルマン（ＧｅＨ４）の流入を含む。
【００２６】
さらに、第２の層１６０の形成は、図４において第１の層１５０の形成に関して上述した、５０ｓｃｃｍと５００ｓｃｃｍとの間のＨＣｌの導入を含むことが、意図される。さらに、複数の実施形態によれば、第２の層１６０は、傾斜シリコンゲルマニウムが形成されることとして説明したが、第２の層１６０は、ＣＶＤエピタキシャル成長、ＵＨＶ  ＣＶＤエピタキシャル成長、ＳＧＯＩ、および／または、様々な適切なシリコン合金（例えば、シリコンゲルマニウムのような）のＭＢＥエピタキシャル成長によって形成されてもよい。
【００２７】
上述した、第１の領域１２３および第２の領域１２５へのドーピングに加えて、複数の実施形態によれば、ドーピングは、追加のマスキングなしで行うような"セルフアライン"手法によってなされる。例えば、図４に示した第１の誘電体１４０は、図３のウエハ３００の上（例えば、第１の領域１２３および第２の領域１２５を含む）に蒸着される。そして、レジスト（例えば、フォトレジストのような）がスピンされ、ｐ型井戸１２２の上が露光される。続いて、レジストが除去され、第１の誘電体１４０がエッチングされ、ｐ型井戸１２２の上の第１の領域１２３が露出される。次に、（例えば、第１の層１２３にドーピングすることに関して上述した複数のドーパントのような）イオン注入がｐ型井戸１２２にドープするために実行される。残留しているレジストは、ウエハ３００から取り除かれ、図４に示すように、第１の層１５０が選択的に蒸着される。さらに、図５に示した構造となる第２の領域１２５にドープする、第２の誘電体１４２および第２の層１６０の形成に同様の工程（例えば、第２の領域１２５にドーピングする上述した複数のドーパントのような）が用いられる。上述した所定の"セルフアライン"ドーピング工程の順序を逆にすることが好ましい。
【００２８】
また、複数の実施形態によれば、（例えば、滑らかに、または階段状にＧｅの割合が増加しているようなＧｅの割合を有する基板材料１２０のような）緩和シリコンゲルマニウム基板材料中のゲルマニウムの割合の増加または傾斜濃度、および、傾斜緩和シリコンゲルマニウム基板材料とチャンネルＳｉＧｅとの間の界面でのゲルマニウムの急峻な増加（例えば、基板材料１２０よりも第２の領域１２５に高濃度、例えば、１０パーセントと３０パーセントとの間のＧｅを有する、第２の層１６０との間の急峻な増加）に関して、特徴が引き出される。それゆえに、チャンネルＳｉＧｅ材料（例えば、第２の層１６０）は、（例えば、傾斜基板内でも、例えば、厚さＨ３の方向に沿って、コヒーレントアライメントされている基板材料１２０である、基板材料１２０の第２の領域１２５のような）傾斜緩和基板材料ＳｉＧｅとコヒーレントアライメントを形成するが、基板／チャンネル界面（例えば、第２の領域１２５が第２の層１６０に接触しているような）における、チャンネル材料と基板材料との間のＧｅ濃度の急増による圧縮歪１６２および１６４を経験する。さらに、第２の層１６０の形成について上述した記載は、シリコンゲルマニウムの層の形成に焦点を合わせているが、複数の実施形態によれば、第２の層１６０は、様々な適切なシリコン合金の選択エピタキシャルＣＶＤによって形成されてもよい。
【００２９】
電気的に絶縁された複数の領域を形成する高温での複数の工程が、選択された厚さの減少、または、第１の層１５０の引っ張り歪、および／または第２の層１６０の圧縮歪の緩和を引き起こす要因とならないようにするために、第１の層１５０、および／または第２の層１６０は、第１の領域１２３と第２の領域１２５との間の電気的に絶縁された複数の領域（例えば、ＳＴＩ材料１３０の形成に先立つような）の形成の後に形成されることに留意する。さらに、第１の領域１２３上の第１の層１５０、および／または、第２の領域１２５上の第２の層１６０の選択的な形成が、第１の領域１２３でのゲルマニウムの割合と略等しい第２の領域１２５でのゲルマニウムの選択された割合を有する緩和された傾斜シリコンゲルマニウム基板材料１２０のバッファー上の第２の層１６０の圧縮歪の蒸着を可能とするのと同様に、第１の領域１２３でのゲルマニウムの選択された割合を有する緩和された傾斜シリコンゲルマニウム基板材料１２０のバッファー上の引っ張り歪の蒸着を可能とする、第１の層１５０の十分な安定性を増加するまたは提供するのに十分に小さくなるように選択された第１の領域１２３のサイズおよび第２の領域１２５のサイズを含むことが好ましい。
【００３０】
また、第１の層１５０には、電気的に正に帯電した（例えば、上記第１の誘電体層１４０参照）ｐ型チャンネル領域を形成すべく、ホウ素、および／またはアルミニウムがドープされ、第２の層１６０には、電気的に負に帯電したｎ型チャンネル領域を形成すべく、リン、ヒ素、および／または、アンチモンがドープされる。例えば、第１の層１５０、および／または、第２の層１６０は、第１の層１５０および／または第２の層１６０の蒸着中に上で特定された複数のドーパントを導入することにより、または、蒸着の後に上で特定された複数のドーパントをドーピングすることによりドープされる。それゆえに、例えば、各々がＣＭＯＳ回路用であり、例えば、各々がＮＭＯＳおよび／またはＰＭＯＳデバイスである、ｐ型チャンネル領域、および／または、ｐ型チャンネル領域を形成すべく、第１の層１５０および／または第２の層１６０は、十分な量の適切なタイプのドーパントがドープされる。具体的には、例えば、第１の層１５０および／または第２の層１６０は、チャンネル材料の一立方センチメートルあたり、１．０×ｅ１７と１．０×ｅ１８との間の数のドーパント粒子がドープされる。それゆえに、そのようなドーピングは、過剰の不純物の散乱によるキャリア移動度が減少することとなるドーパント粒子の量に満たない量で、実行される。
【００３１】
第２の層１６０の形成後、第１の層１５０および別の第２の層１６０の上に、第３の誘電体層が形成される。例えば、図６は、高い誘電率を有する材料の層を、選択蒸着されたシリコンおよび選択蒸着されたシリコンゲルマニウム材料の上に形成した後の図１の半導体基板を示す。図６は、例えば、比較的高い誘電率（例えば、３．９および／または二酸化シリコン（ＳｉＯ２）の誘電率より高いか同一の誘電率を有する"高誘電率材料（high K dielectric）"）を有する誘電体材料の層であり、２と４ナノメータとの間の厚さであり、第１の層１５０および第２の層１６０の上に形成される、第３の誘電体層１４４を示す。第３の誘電体層１４４は、例えば、二酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、二ケイ酸ハフニウム（ＨｆＳｉ４Ｏ７）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化タンタル（Ｔａ２Ｏ５）の原子層成長法（ＡＬＤ）のような、ＡＬＤによって形成される。
【００３２】
図７は、選択的に蒸着したシリコン材料中にＮＭＯＳデバイス、および選択的に蒸着したシリコンゲルマニウム材料中にＰＭＯＳデバイスを形成した後の図１の半導体基板を示す。図７は、ｐ型チャンネル領域１７６を形成するドープされた第１の層１５０、およびｎ型チャンネル領域１８６を形成するドープされた第２の層１６０を示す。また、図７は、第１の層１５０を覆っている第３の誘電体層１４４の表面上のｎ型ゲート電極１７０（例えば、ｎ型ゲート電極１７０は電気的に負に帯電している）を有するＮＭＯＳデバイス１７８、ｎ型ゲート電極１７０に隣接する第１の層１５０の中のｎ型の第１の接合領域１７２および第２の接合領域１７４（例えば、電気的に負に帯電しているｎ型の第１の接合領域１７２および第２の接合領域１７４）を示す。また、図７は、ｎ型ゲート電極１７０の複数の表面上に形成されたＮＭＯＳスペーサ７１２および７１４を示す。同様に、図７は、第２の層１６０を覆っている第３の誘電体層１４４の表面上のｐ型ゲート電極１８０（例えば、ｐ型ゲート電極１８０は電気的に正に帯電している）を有するＰＭＯＳデバイス１８８、ｐ型ゲート電極１８０に隣接する第２の層１６０の中のｐ型の第１の接合領域１８２およびｐ型の第２の接合領域１８４（例えば、電気的に正に帯電しているｐ型の第１の接合領域１８２および第２の接合領域１８４）を示す。また、図７は、ｐ型ゲート電極１８０の複数の表面上に形成されたＰＭＯＳスペーサ４１２および４１４を示す。
【００３３】
それゆえに、複数の実施形態によれば、第１の層１５０は、基板材料１２０の第１の領域１２３上のＮＭＯＳデバイス１７８用のｐ型チャンネル領域１７６として適切に形成され、第１の層１５０は、基板の第１の界面を規定する（例えば、第１の領域１２３）基板材料の格子面間隔と異なる（例えば、より小さい）、第１の格子面間隔の第１の材料を有する。同様にして、第２の層１６０は、基板材料１２０の異なる第２の領域１２５上のＰＭＯＳデバイス１８８用のｎ型チャンネル領域１８６として適切に形成され、第２の層１６０は、基板の第２の界面を規定する（例えば、第２の領域１２５）、第１の層の第１の格子面間隔、および基板材料の格子面間隔と異なる（例えば、基板材料よりも大きな格子面間隔を有する第２の格子面間隔）第２の格子面間隔の第２の異なる材料を有する。特に、第１の層１５０の第１の格子面間隔と第１の領域１２３での基板の格子面間隔との間の差は、第１の層１５０中における電子の移動度を（例えば、最低、５０、７５、８０、または８５パーセント）高める、または増加させるのに十分である、第１の層１５０における矢印１５２および１５４の方向への引っ張り歪を決定する。同様にして、第２の層１６０の第２の格子面間隔と第２の領域１２５での基板の格子面間隔との間の差は、第２の層１６０中におけるホールの移動度を（例えば、最低、５０、８０、９０、１００、または１１０パーセント）高める、または増加させるのに十分である、第２の層１６０における矢印１６２および１６４の方向への圧縮歪を決定する。
【００３４】
さらに、第１の層１５０の引っ張り歪は、観察者に向かって示す矢印、および図５から７に示した第１の層１５０の断面図の表面から離れる方向と同様に、例えば、矢印１５２および１５４の方向に向かって第１の層１５０を外側に引き伸ばす、または膨張させる、２軸方向の引っ張り歪であることが好ましい。同様にして、第２の層１６０の圧縮歪は、観察者から離れる方向の矢印、および図５から図７に示した第２の層１６０の断面図に向かう方向と同様に、矢印１６２および１６４の方向に第２の層１６０を内側に縮小する、または圧迫する、２軸方向の圧縮歪であることが好ましい。特に、基板材料１２０の厚さ、および上面１２９におけるゲルマニウム濃度、第１の層１５０の厚さ、第２の層１６０の厚さおよび第２の層１６０内のゲルマニウム濃度が、２次元のコヒーレントな引っ張り歪が、第１の層１５０の結合から第１の領域１２３における基板材料１２０に向かって、第１の層１５０内で引き起こされるべく、本願で述べたように選択される（例えば、第１の層１５０の材料は、第１の領域１２３の格子面間隔よりも小さい格子面間隔の格子配置を有するにもかかわらず、第１の領域１２３における基板材料１２０の原子配列と適合する、第１の層１５０の材料の原子配列を原因とするコヒーレントな歪）。同様にして、２次元のコヒーレントな圧縮歪が、第２の層１６０の結合から第２の領域１２５における基板材料１２０に向かって第２の層１６０内で引き起こされるべく、上述した選択がなされる（例えば、第２の層１６０の材料は、第２の領域１２５の格子面間隔よりも大きい格子面間隔の格子配置を有するにもかかわらず、第２の領域１２５における基板材料１２０の原子配列と適合する、第２の層１６０の材料の原子配列を原因とするコヒーレントな歪）。
【００３５】
その結果、Ｓｉ１−ＸＧｅＸの基板材料、Ｓｉの第１の材料、およびＳｉ１−ＹＧｅＹの第２の材料にとって、１０Ｘは第２の領域１２３および第２の領域１２５における傾斜シリコンゲルマニウム基板材料１２０のゲルマニウムの百分率を示し、１０Ｙは、第２の領域１２５に隣接する第２の層１６０中のゲルマニウムの百分率を示し、ＸはＹ未満である。例えば、Ｘは０．１と０．３との間であり、Ｙは０．２と０．６との間である。ある実施形態によれば、Ｙは０．１と０．３との間であり、Ｘよりも大きい。さらに、一実施形態によれば、Ｘは０．２であり、Ｙは０．５であってよい。
【００３６】
上述の明細書の記載において、本発明は具体的な複数の実施形態を参照して説明した。しかしながら、特許請求の範囲に説明される本発明の広い精神および範囲から逸脱しない範囲で、様々な改良および変更がそこになされてもよいことは明らかである。したがって、明細書および複数の図面は、限定的な意味よりは解説のためにある。
【図１】
2011142325.tif 000002
【図２】
2011142325.tif 000003
【図３】
2011142325.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成23年1月7日(2011.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上に傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階と、
電気的に正に帯電したｐ型井戸領域を形成する、ホウ素およびアルミニウムのうちの１つを、前記傾斜Ｓｉ１−ｘＧｅｘ層の第１の領域にドープする段階と、
前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第１の領域の第１の界面上の第１のデバイスの第１のチャンネルとして適した、シリコン層を形成する段階と、
電気的に負に帯電したｎ型井戸領域を形成する、リン、ヒ素、およびアンチモンのうちの１つを、前記傾斜Ｓｉ１−ｘＧｅｘ層の第２の領域にドープする段階と、
前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第２の領域の第２の界面上の第２のデバイスの第２のチャンネルとして適した、Ｓｉ１−ｙＧｅｙ層を形成する段階と、
電気的に正に帯電したｐ型チャンネル領域を形成するホウ素およびアルミニウムのうちの１つを前記シリコン層にドープする段階と、
電気的に負に帯電したｎ型チャンネル領域を形成するリン、ヒ素、およびアンチモンのうちの１つを前記Ｓｉ１−ｙＧｅｙ層にドープする段階と、
前記シリコン層および前記Ｓｉ１−ｙＧｅｙ層を覆うゲート誘電体層を形成する段階と、
前記シリコン層を覆う前記ゲート誘電体層の表面上にｎ型ゲート電極を形成する段階と、
前記ｎ型ゲート電極に隣接した前記シリコン層中にｎ型の第１の接合領域およびｎ型の第２の接合領域を形成する段階と、
前記Ｓｉ１−ｙＧｅｙ層を覆う前記ゲート誘電体層の表面上にｐ型ゲート電極を形成する段階と、
前記ｐ型ゲート電極に隣接した前記Ｓｉ１−ｙＧｅｙ層中にｐ型の第１の接合領域およびｐ型の第２の接合領域を形成する段階と、
を備え、
前記シリコン層は、前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第１の界面における基板格子面間隔より小さい第１の格子面間隔を有し、
前記Ｓｉ１−ｙＧｅｙ層は、前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第２の界面における基板格子面間隔より大きい第２の格子面間隔を有し、
前記第１の格子面間隔は、前記第１の界面において、前記基板格子面間隔と２次元のコヒーレントアライメントを形成し、
前記第２の格子面間隔は、前記第２の界面において、前記基板格子面間隔と２次元のコヒーレントアライメントを形成し、
前記第１の格子面間隔と前記基板格子面間隔との差が前記シリコン層中の引っ張り歪を決定し、
前記第２の格子面間隔と前記基板格子面間隔との差が前記Ｓｉ１−ｙＧｅｙ層中の圧縮歪を決定し、
Ｘが０．１と０．３との間であり、Ｙが０．２と０．６との間であり、
前記ゲート誘電体層は、二酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、二ケイ酸ハフニウム（ＨｆＳｉ４Ｏ７）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化タンタル（Ｔａ２Ｏ５）の内の１つによって形成される、
方法。
【請求項２】
前記第１の領域にドープする段階に先立って、前記第２の領域を覆う第１の誘電体層を形成する段階と、
前記第２の領域にドープする段階に先立って、前記第１の領域を覆う第２の誘電体層を形成する段階と、
をさらに備え、
前記第１の領域をドープする段階は、セルフアラインドーピング工程を実施する段階を含み、
前記第２の領域をドープする段階は、セルフアラインドーピング工程を実施する段階を含む、
請求項１に記載の方法。
【請求項３】
前記シリコン層の形成に先立って、前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第２の領域を覆う第１の誘電体層を形成する段階と、
前記Ｓｉ１−ｙＧｅｙ層の形成に先立って、前記シリコン層を覆う第２の誘電体層を形成する段階と、
をさらに備える、
請求項１または請求項２に記載の方法。
【請求項４】
前記第１の領域と前記第２の領域との間に、第１の絶縁性材料を形成する段階と、
前記第１の領域の横に、第２の絶縁性材料を形成する段階と、
前記第２の領域の横に、第３の絶縁性材料を形成する段階と、
前記シリコン層を形成する段階の前に、前記第２の領域ならびに前記第１の絶縁性材料および前記第３の絶縁性材料の一部を覆う、第１の誘電体層を蒸着する段階と、
前記Ｓｉ１−ｙＧｅｙ層を形成する段階の前に、前記シリコン層ならびに前記第１の絶縁性材料および前記第２の絶縁性材料の一部を覆う、第２の誘電体層を形成する段階と、
をさらに備える、
請求項１から請求項３までの何れか一項に記載の方法。
【請求項５】
前記Ｓｉ１−ｙＧｅｙ層を形成した後、前記第２の誘電体層を除去する段階と、
前記第２の誘電体層を除去した後、前記シリコン層および前記Ｓｉ１−ｙＧｅｙ層の上に、ＨｆＯを含む前記ゲート誘電体層を形成する段階と、
をさらに備える、
請求項２から請求項４までの何れか一項に記載の方法。
【請求項６】
前記第２の誘電体層を形成する段階が、前記シリコン層の上に、前記第２の誘電体層を蒸着する段階を含む、
請求項２から請求項５までの何れか一項に記載の方法。
【請求項７】
前記シリコン層を形成する段階が、前記シリコン層中で２軸方向のコヒーレントな引っ張り歪を引き起こし、電子の移動度を少なくとも５０％増加させるのに十分な厚さのシリコン材料を選択的に蒸着する段階を含み、
前記Ｓｉ１−ｙＧｅｙ層を形成する段階が、前記Ｓｉ１−ｙＧｅｙ層中で２軸方向のコヒーレントな圧縮歪を引き起こす合金の割合を有し、ホールの移動度を少なくとも５０％増加させるのに十分な厚さのシリコン合金材料を選択的に蒸着する段階を含む、
請求項１から請求項６までの何れか一項に記載の方法。
【請求項８】
Ｘ＜Ｙである、
請求項１から請求項７までの何れか一項に記載の方法。
【請求項９】
前記傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階は、シリコン合金材料の傾斜緩和層を形成するシリコン合金材料の十分な化学気相蒸着によって前記傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階を含む、
請求項１から請求項８までの何れか一項に記載の方法。
【請求項１０】
前記傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、５００℃と１０００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｒｒとの間の圧力に前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と、
前記基板の前記第１の界面の表面と前記第２の界面の表面に、１０パーセントと３５パーセントとの間のＧｅの割合を有することを引き起こすのに十分な量まで、Ｇｅ前駆体の流量を０ｓｃｃｍから最終的な量まで増加する段階と、
を含む傾斜緩和ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長をする段階を有する、
請求項９に記載の方法。
【請求項１１】
前記シリコン前駆体を流入する段階が、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、およびジクロロシラン（ＳｉＨ２Ｃｌ２）のうちの１つを流入させて、純粋なＳｉの１００オングストロームと１０００オングストロームとの間の厚さを有する基板ベース材料を蒸着する段階を含む
請求項１０に記載の方法。
【請求項１２】
前記Ｇｅ前駆体の流量を増加する段階が、ゲルマン（ＧｅＨ４）の流量を、０ｓｃｃｍから、前記基板の前記第１の界面の表面および前記第２の界面の表面がＧｅの前記割合を有することとなる最終的な量まで増加する段階を含む
請求項１０または請求項１１に記載の方法。
【請求項１３】
前記傾斜緩和層を形成する段階が、ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長の間に、５０ｓｃｃｍと１００ｓｃｃｍとの間のＨＣｌを流入する段階を含む
請求項９から請求項１２までの何れか一項に記載の方法。
【請求項１４】
前記シリコン層を形成する段階が、前記第１の領域上にシリコン材料のエピタキシャル層を形成するシリコン材料の十分な選択化学気相蒸着を含む
請求項１から請求項１３までの何れか一項に記載の方法。
【請求項１５】
前記シリコン材料のエピタキシャル層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、６００℃と９００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｏｒとの間の圧力まで前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と、
を含む引っ張り歪Ｓｉの選択化学気相蒸着（ＣＶＤ）エピタキシャル成長する段階を有する
請求項１４に記載の方法。
【請求項１６】
前記シリコン前駆体を流入する段階が、ジクロロシラン（ＳｉＨ２Ｃｌ２）を流入させて、純粋なＳｉの１００オングストロームと１０００オングストロームとの間の厚さを有するシリコン材料を蒸着する段階を含む
請求項１５に記載の方法。
【請求項１７】
前記シリコン材料のエピタキシャル層を形成する段階が、引っ張り歪Ｓｉの化学気相蒸着（ＣＶＤ）エピタキシャル成長の間に、５０ｓｃｃｍと５００ｓｃｃｍとの間のＨＣｌを流入する段階を含む
請求項１４から請求項１６までの何れか一項に記載の方法。
【請求項１８】
前記Ｓｉ１−ｙＧｅｙ層を形成する段階が、前記第２の領域上にシリコン合金材料のエピタキシャル層を形成するシリコン合金材料の十分な選択化学気相蒸着を含む
請求項１から請求項１７までの何れか一項に記載の方法。
【請求項１９】
前記シリコン合金材料のエピタキシャル層を形成する段階が、
５標準リットル毎分（ｓｌｍ）と５０ｓｌｍとの間の水素環境のフロー（Ｈ２）中で、５００℃と８００℃との間の温度まで前記基板を加熱する段階と、
１０Ｔｏｒｒと２００Ｔｏｏｒとの間の圧力まで前記基板を与圧する段階と、
５０標準立方センチメートル毎分（ｓｃｃｍ）と５００ｓｃｃｍとの間の流量でシリコン前駆体を流入する段階と、
２０パーセントと５０パーセントとの間のＧｅの割合を有する前記Ｓｉ１−ｙＧｅｙ層とすべく、最大１００標準立方センチメートル毎分（ｓｃｃｍ）の流量でＧｅ前駆体を流入する段階を含む圧縮歪ＳｉＧｅの選択化学気相蒸着（ＣＶＤ）エピタキシャル成長する段階と、
を有する請求項１８に記載の方法。
【請求項２０】
前記シリコン前駆体を流入する段階が、ジクロロシラン（ＳｉＨ２Ｃｌ２）を流入させて、ＳｉＧｅの１００オングストロームと１０００オングストロームとの間の厚さを有するＳｉＧｅ材料を蒸着する段階を含む
請求項１９に記載の方法。
【請求項２１】
前記Ｇｅ前駆体を流入する段階が、ＳｉＧｅ材料の１００オングストロームと１０００オングストロームとの間の厚さを有する前記Ｓｉ１−ｙＧｅｙ層とすべくＧｅＨ４を流入させる段階を含む
請求項１９または請求項２０に記載の方法。
【請求項２２】
前記シリコン合金材料のエピタキシャル層を形成する段階が、圧縮歪ＳｉＧｅの化学気相蒸着（ＣＶＤ）エピタキシャル成長中に、５０ｓｃｃｍと５００ｓｃｃｍとの間のＨＣｌを流入する段階を含む
請求項１８から請求項２１までの何れか一項に記載の方法。
【請求項２３】
前記傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階は、前記シリコン層の形成に先立って実施され、
前記シリコン層の形成に先立って、前記第１の領域と前記第２の領域との間に電気的に絶縁な材料を形成する段階をさらに備える、
請求項１から請求項２２までの何れか一項に記載の方法。
【請求項２４】
前記傾斜Ｓｉ１−ｘＧｅｘ層を形成する段階が、
バルク基板上に第１の厚さのＳｉＧｅ材料を成長させる段階と、
絶縁材料を含む基板上に、緩和した最上層の前記ＳｉＧｅ材料を移す段階と、
を含む、
請求項１から請求項２３までの何れか一項に記載の方法。
【請求項２５】
前記ゲート誘電体層を形成する段階の前に、前記シリコン層に対してセルフアラインドーピング工程を実施する段階と、
前記ゲート誘電体層を形成する段階の前に、前記Ｓｉ１−ｙＧｅｙ層に対してセルフアラインドーピング工程を実施する段階と、
をさらに備える、
請求項１から請求項２４までの何れか一項に記載の方法。
【請求項２６】
前記第１の界面および前記第２の界面が、前記傾斜Ｓｉ１−ｘＧｅｘ層の同一の面と整合する、
請求項１から請求項２５までの何れか一項に記載の方法。
【請求項２７】
Ｘが０．２であり、Ｙが０．５である、
請求項１から請求項２６までの何れか一項に記載の方法。
【請求項２８】
前記傾斜Ｓｉ１−ｘＧｅｘ層が、
厚さにおいて１マイクロメータと３マイクロメータとの間の厚さの１つと、
第１および第２の界面において０パーセントから１０パーセントと３０パーセントとの間まで増加するゲルマニウムの傾斜した濃度と、
深さ方向において１マイクロメータあたり５パーセントＧｅと１５パーセントＧｅとの間で増加する傾斜濃度の割合と、
を有する、
請求項１から請求項２７までの何れか一項に記載の方法。
【請求項２９】
基板の上の傾斜Ｓｉ１−ｘＧｅｘ層と、
傾斜Ｓｉ１−ｘＧｅｘ層の第１の領域の第１の界面上の第１のデバイスの第１のチャンネルとして適したシリコン層と、
傾斜Ｓｉ１−ｘＧｅｘ層の第２の領域の第２の界面上の第２のデバイスの第２のチャンネルとして適したＳｉ１−ｙＧｅｙ層と、
前記シリコン層および前記Ｓｉ１−ｙＧｅｙ層の上のゲート誘電体層と、
前記シリコン層の上の前記ゲート誘電体層の表面に配されたｎ型ゲート電極と、
前記ｎ型ゲート電極に隣接した前記シリコン層中に形成されたｎ型の第１の接合領域およびｎ型の第２の接合領域と、
前記Ｓｉ１−ｙＧｅｙ層の上の前記ゲート誘電体層の表面に配されたｐ型ゲート電極と、
前記ｐ型ゲート電極に隣接した前記Ｓｉ１−ｙＧｅｙ層中に形成されたｐ型の第１の接合領域およびｐ型の第２の接合領域と、
を備え、
前記シリコン層は、前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第１の界面における基板格子面間隔よりも小さい第１の格子面間隔を有し、
前記Ｓｉ１−ｙＧｅｙ層は、前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第２の界面における基板格子面間隔よりも大きい第２の格子面間隔を有し、
前記第１の格子面間隔は、前記第１の界面において、前記基板格子面間隔と２次元のコヒーレントアライメントを形成し、
前記第２の格子面間隔は、前記第２の界面において、前記基板格子面間隔と２次元のコヒーレントアライメントを形成し、
前記第１の格子面間隔と前記基板格子面間隔との差が前記シリコン層中の引っ張り歪を決定し、
前記第２の格子面間隔と前記基板格子面間隔との差が前記Ｓｉ１−ｙＧｅｙ層中の圧縮歪を決定し、
前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第１の領域には、電気的に正に帯電したｐ型井戸領域を形成するホウ素およびアルミニウムのうちの１つがドープされており、
前記傾斜Ｓｉ１−ｘＧｅｘ層の前記第２の領域には、電気的に負に帯電したｎ型井戸領域を形成する、リン、ヒ素、およびアンチモンのうちの１つがドープされており、
前記シリコン層には、電気的に正に帯電したｐ型チャンネル領域を形成するホウ素およびアルミニウムのうちの１つがドープされており、
前記Ｓｉ１−ｙＧｅｙ層には、電気的に負に帯電したｎ型チャンネル領域を形成するリン、ヒ素、およびアンチモンのうちの１つがドープされており、
Ｘが０．１と０．３との間であり、Ｙが０．２と０．６との間であり、
前記ゲート誘電体層は、二酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、二ケイ酸ハフニウム（ＨｆＳｉ４Ｏ７）、酸化ジルコニウム（ＺｒＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化タンタル（Ｔａ２Ｏ５）の内の１つによって形成されている、
装置。
【請求項３０】
前記シリコン層が、厚さにおいて１０ナノメータと２０ナノメータとの間の厚さを有するシリコン材料のエピタキシャル層であり、
前記Ｓｉ１−ｙＧｅｙ層が、厚さにおいて１０ナノメータと２０ナノメータとの間の厚さを有するＳｉ１−ＹＧｅＹ材料のエピタキシャル層である
請求項２９に記載の装置。
【請求項３１】
Ｘが０．２であり、Ｙが０．５である
請求項２９または請求項３０に記載の装置。
【請求項３２】
前記傾斜Ｓｉ１−ｘＧｅｘ層が、
厚さにおいて１マイクロメータと３マイクロメータとの間の厚さと、
第１および第２の界面において０パーセントから１０パーセントと３０パーセントとの間まで増加するゲルマニウムの傾斜した濃度と、
深さ方向において１マイクロメータあたり５パーセントＧｅと１５パーセントＧｅとの間で増加する傾斜濃度の割合と、
を有する
請求項２９から請求項３１までの何れか一項に記載の装置。
【請求項３３】
前記ゲート誘電体層は、前記シリコン層および前記Ｓｉ１−ｙＧｅｙ層の上に配された酸化ハフニウム（ＨｆＯ）を含む、
請求項２９から請求項３２までの何れか一項に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
基板上の複数の回路デバイス（例えば、半導体（例えば、シリコン）基板上の複数の集積回路（ＩＣ）トランジスタ、複数の抵抗、複数のコンデンサなど）の性能の向上は、設計、製造、およびそれらの複数のデバイスの動作の間に考慮される典型的に主要な要因である。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）で使用されるような、金属酸化膜半導体（ＭＯＳ）トランジスタ半導体デバイスの設計および製造または形成の間に、しばしば複数のｎ型ＭＯＳデバイス（ＮＭＯＳ）チャンネル内の電子の移動の向上、および複数のｐ型ＭＯＳデバイス（ＰＭＯＳ）チャンネル内の正に帯電したホールの移動の向上が望まれる。
特許文献１  米国特許出願公開第２００１／００４５６０４号明細書
特許文献２  米国特許出願公開第２００２／００１１６０３号明細書
特許文献３  米国特許出願公開第２００２／００２４１５２号明細書
特許文献４  米国特許出願公開第２００２／００７９５０７号明細書
特許文献５  米国特許出願公開第２００２／０１７２７６８号明細書
特許文献６  米国特許出願公開第２００２／０１７７２４４号明細書
特許文献７  米国特許出願公開第２００３／０１０２４９０号明細書
特許文献８  米国特許出願公開第２００３／０１５３１６１号明細書
特許文献９  米国特許出願公開第２００３／０１６２３４８号明細書
特許文献１０  米国特許出願公開第２００４／０１７５８７２号明細書
特許文献１１  米国特許出願公開第２００４／０１７８４０６号明細書
特許文献１２  米国特許出願公開第２００５／０１０４１３１号明細書
特許文献１３  米国特許第４５９９７８９号明細書
特許文献１４  米国特許第４６１９０３３号明細書
特許文献１５  米国特許第５１５５５７１号明細書
特許文献１６  米国特許第５８９１７６９号明細書
特許文献１７  米国特許第６０６４０８１号明細書
特許文献１８  米国特許第６１７４７７５号明細書
特許文献１９  米国特許第６２００８６６号明細書
特許文献２０  米国特許第６２６７４７９号明細書
特許文献２１  米国特許第６２７４４４４号明細書
特許文献２２  米国特許第６３３９２３２号明細書
特許文献２３  米国特許第６３４２４２１号明細書
特許文献２４  米国特許第６３５０９９３号明細書
特許文献２５  米国特許第６４２９０６１号明細書
特許文献２６  米国特許第６４４５０４３号明細書
特許文献２７  米国特許第６６００１７０号明細書
特許文献２８  米国特許第６７０３２７１号明細書
特許文献２９  米国特許第６７３４０７２号明細書
特許文献３０  米国特許第６８７８５９２号明細書
特許文献３１  米国特許第６８７８６１１号明細書
特許文献３２  独国特許出願公開第６９７３０６２５号明細書
特許文献３３  欧州特許出願公開第０８２９９０８号明細書
特許文献３４  欧州特許出願公開第０８２９９０８号明細書
特許文献３５  欧州特許出願公開第１１７４９２８号明細書
特許文献３６  特開平８−０２３７９７号公報
特許文献３７  国際公開第０３／１０５２０４号明細書
特許文献３８  国際公開第２００５／０６７０１４号明細書
非特許文献１  ＶＡＮ  ＺＡＮＴ，  ＰＥＴＥＲ，  "Ｍｉｃｒｏｃｈｉｐ  Ｆａｂｒｉｃａｔｉｏｎ：  Ａ  Ｐｒａｃｔｉｃａｌ  Ｇｕｉｄｅ  ｔｏ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｒｏｃｅｓｓｉｎｎｇ"，  ４ｔｈ  Ｅｄｉｔｉｏｎ，  ＭｃＧｒａｗ  Ｈｉｌｌ  Ｃｏｍｐａｎｉｅｓ，  ｐａｇｅｓ  ５１０−５１１．
【外国語明細書】
2011142325000001.pdf