(57)【要約】      （修正有）【課題】アクティブマトリクス駆動方式において使用されるトランジスタ、特に有機半導体トランジスタの、閾値特性のばらつきを解決し、低消費電力で、表示品質が高く、かつ簡便な回路構成及び動作を有する表示装置を提供する。【解決手段】複数の画素部の各々に設けられ、発光素子を駆動する駆動トランジスタの制御電極に接続されてデータ信号を保持するキャパシタと、上記制御電極とは異なる上記駆動トランジスタの第２の電極への印加電圧を生成する印加電圧生成部と、駆動トランジスタの上記第２の電極への印加電圧を調整する駆動電圧調整部と、を有する。【選択図】図１２
2011018051.tif 000002
【特許請求の範囲】
【請求項１】
各々が発光素子及び前記発光素子をデータ信号に基づいて駆動する駆動トランジスタを有する複数の画素部からなるアクティブマトリクス型の表示パネルと、前記表示パネルの各走査線を順次走査する走査駆動部と、前記走査駆動部による走査に応じて前記データ信号を前記画素部に供給するデータ駆動部と、を有する表示装置であって、
前記複数の画素部の各々に設けられ、前記駆動トランジスタの制御電極に接続されて前記データ信号を保持するキャパシタと、
前記制御電極とは異なる前記駆動トランジスタの第２の電極への印加電圧を生成する印加電圧生成部と、
前記駆動トランジスタの前記第２の電極への印加電圧を調整する駆動電圧調整部と、を有することを特徴とする表示装置。
【請求項２】
前記駆動トランジスタの前記第２の電極は、前記表示パネルの走査線ごとに共通接続線によって接続されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数の画素部の全ての駆動トランジスタの前記第２の電極は共通接続線によって接続されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記駆動電圧調整部は、前記駆動トランジスタの前記第２の電極への印加電圧を調整して前記駆動トランジスタに逆バイアス電圧を印加することを特徴とする請求項１ないし３のいずれか１に記載の表示装置。
【請求項５】
前記駆動電圧調整部は、前記第２の電極への印加電圧の印加期間を調整して前記発光素子の発光期間を制御することを特徴とする請求項１ないし４のいずれか１に記載の表示装置。
【請求項６】
前記駆動トランジスタの前記第２の電極は前記表示パネルの走査線ごとに共通接続線によって接続され、前記駆動電圧調整部は、前記走査駆動部による走査ごとに前記発光素子の発光期間を制御することを特徴とする請求項１に記載の表示装置。
【請求項７】
前記走査駆動部はサブフィールド法に基づいて前記表示パネルの走査を行い、 前記駆動電圧調整部は該サブフィールド期間の長さに応じて前記発光素子の発光期間を制御することを特徴とする請求項５に記載の表示装置。
【請求項８】
前記表示パネル全体の輝度を指定する輝度指定信号を生成する輝度信号生成部をさらに有し、前記駆動電圧調整部は前記輝度指定信号に応じて前記発光素子の発光期間を制御することを特徴とする請求項５に記載の表示装置。
【請求項９】
前記表示パネルの１の走査線に接続された画素部の駆動トランジスタの前記第２の電極は前記１の走査線とは異なる走査線に接続され、前記走査駆動部は前記駆動トランジスタを逆バイアス状態にし得る電圧を有する走査パルス信号により順次走査をなすことを特徴とする請求項１に記載の表示装置。
【請求項１０】
前記画素部の駆動トランジスタの前記第２の電極は１走査前の走査線に接続されていることを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記データ駆動部は電流プログラム方式に基づいて前記データ信号を前記画素部に供給
することを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ）素子やＬＥＤ（発光ダイオード）などの発光素子を駆動するための能動素子を含む表示装置に関し、特に、薄膜トランジスタ（ＴＦＴ；ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）を能動素子として含む表示装置に関する。
【背景技術】
【０００２】
ＴＦＴは、有機ＥＬディスプレイや液晶ディスプレイといったアクティブマトリクス型ディスプレイを駆動するための能動素子として広く使用されている。図１は、有機ＥＬ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ）素子（ＯＥＬ）１００の駆動回路の等価回路の一例を、一つの画素ＰＬｉ，ｊについて示している。図１を参照すると、この等価回路は、能動素子である２つのｐチャンネルＴＦＴ１０１，１０２と、キャパシタ（Ｃｓ）１０４とを含む。走査線Ｗｓは選択ＴＦＴ１０１のゲートに接続され、データ線Ｗｄは選択ＴＦＴ１０１のソースに接続され、一定の電源電圧Ｖｄｄを供給する電源線Ｗｚは駆動ＴＦＴ１０２のソースに接続されている。選択ＴＦＴ１０１のドレインは駆動ＴＦＴ１０２のゲートに接続されており、駆動ＴＦＴ１０２のゲートとソース間にキャパシタ１０４が形成されている。ＯＥＬ１００のアノードは駆動ＴＦＴ１０２のドレインに、そのカソードはアース電位（又は共通電位）にそれぞれ接続されている。
【０００３】
走査線Ｗｓに選択パルスが印加されると、スイッチとしての選択ＴＦＴ１０１がオンになりソースとドレイン間が導通する。このとき、データ線Ｗｄから、選択ＴＦＴ１０１のソースとドレイン間を介してデータ電圧が供給され、キャパシタ１０４に蓄積される。このキャパシタ１０４に蓄積されたデータ電圧が駆動ＴＦＴ１０２のゲートとソース間に印加されるので、駆動ＴＦＴ１０２のゲート・ソース間電圧Ｖｇｓに応じたドレイン電流Ｉｄが流れ、ＯＥＬ１００に供給されることとなる。
【０００４】
しかしながら、アルモファスシリコン（α−Ｓｉ）或いは有機半導体等を用いたＴＦＴは、ゲートに電圧を印加し続けるとゲート閾値電圧Ｖｔｈがシフトする現象、すなわちゲートストレスと呼ばれる現象があることが知られている（例えば、非特許文献１参照）。この現象をＰチャネルＴＦＴを例に説明する。
【０００５】
図２にゲートストレスによるゲート閾値電圧Ｖｔｈのシフトの様子を示す。ＰチャネルＴＦＴの場合には、ゲート・ソース間電圧を負極性（すなわち、Ｖｇｓ＜０）にして印加し続けると、ゲートストレスによって時間経過と共にＩｄ−Ｖｇｓ特性は、図２に示すようにマイナス方向に（曲線１２０Ａから曲線１２０Ｂへ）変化し、これにより、ゲート閾値電圧ＶｔｈがＶｔｈ１からＶｔｈ２にシフトしていく。なお、図２においては、理解の容易さのため、Ｖｇｓを正の値（Ｖｇｓ＞０）として示している。
【０００６】
このＴＦＴの特性変化において、ゲート・ソース間電圧Ｖｇｓを０Ｖ若しくは正極性にして印加し続けることによって元のゲート閾値電圧Ｖｔｈに復帰する。逆に、Ｖｇｓを正極性にして印加し続けると、時間経過と共にゲート閾値電圧Ｖｔｈはプラス方向にシフトし、その後、Ｖｇｓを０Ｖ若しくは負極性にして印加し続けることによって元のゲート閾値電圧Ｖｔｈに復帰する。シフト量は、ゲート閾値電圧Ｖｇｓの絶対値及び印加時間が大きいほど大きくなる。このような特性を示すＴＦＴを有機ＥＬ素子の駆動に用いると、表示中に徐々にゲート閾値電圧Ｖｔｈがシフトしていくことになる。ゲート閾値電圧シフトは、ＯＥＬの発光輝度の低下やＴＦＴの動作不能を引き起こすという問題がある。
【０００７】
ＴＦＴを構成する材料として、単結晶シリコン、アモルファスシリコン、多結晶シリコンもしくは低温多結晶シリコンが広く使用されている。また、近年、これらシリコン材料の代わりに、有機材料を活性層として使用するＴＦＴ（以下、有機ＴＦＴと称する。）が注目されている。有機半導体材料としては、比較的キャリア移動度の高い低分子系または高分子系有機材料、たとえば、ペンタセン、ナフタセンまたはポリチオフェン系材料が挙げられる。この種の有機ＴＦＴは、プラスチックなどの可撓性フィルム基板上に比較的低温のプロセスで形成することができるので、機械的に柔軟で、軽量且つ薄型のディスプレイを容易に作製することを可能にするものである。また、有機ＴＦＴは、印刷工程やロール・ツー・ロール（Ｒｏｌｌ−ｔｏ−ｒｏｌｌ）工程によって比較的低コストで形成可能である。
【０００８】
上記した閾値電圧シフトの現象は、特にアモルファスシリコンＴＦＴや有機ＴＦＴにおいて顕著に現れる。有機ＴＦＴの閾値電圧シフトについては、たとえば、非特許文献１に開示されている。
【０００９】
ＴＦＴの閾値電圧シフトを補償するための駆動回路および駆動方法は、たとえば、特許文献１や特許文献２に開示されている。これら文献に記載される駆動回路および駆動方法はいずれも、駆動ＴＦＴの閾値電圧シフトを容認しつつ、閾値電圧シフトに関係なく発光素子の発光輝度を一定に制御し得るものである。しかしながら、これら文献の駆動回路でも閾値電圧シフトの発生を抑えることはできないため、閾値電圧シフトによる消費電力の増大を防止できない。また、駆動ＴＦＴの閾値電圧が許容範囲を超えてシフトすれば、そのシフトを補償することは難しく、発光輝度のバラツキやＴＦＴの動作不能が起きる。さらに、駆動ＴＦＴ以外の選択ＴＦＴにも閾値電圧シフトが起こるので、選択ＴＦＴの閾値電圧シフトが許容範囲を超えてシフトすれば、選択ＴＦＴの動作不能が起こる。特に、有機ＴＦＴやアルモファスシリコン（α−Ｓｉ）ＴＦＴの閾値電圧シフトは、低温ポリシリコンＴＦＴや単結晶シリコンＴＦＴのそれと比べると大きいため、有機ＴＦＴやアルモファスシリコンＴＦＴを使用するアクティブマトリクス型ディスプレイでは、発光素子の発光輝度のバラツキやＴＦＴの動作不能が起きやすいという問題がある。
【００１０】
さらに、ＴＦＴの特性ばらつきを解決するため、駆動ＴＦＴのソース若しくはドレイン及びキャパシタと、走査線との接続に工夫を行った構成（特許文献３参照）や、α−Ｓｉトランジスタの閾値電圧シフトを低減するためのＴＦＴの接続構成（特許文献４参照）について開示されている。
【００１１】
しかしながら、これら文献に開示された駆動回路、方法においては回路構成、動作が複雑であったり、その効果も限定的であるという問題がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００２−５１４３２０号公報
【特許文献２】特開２００２−３５１４０１号公報
【特許文献３】特開２００４−１７０８１５号公報
【特許文献４】特開２００５−００４１７４号公報
【非特許文献】
【００１３】
【非特許文献１】Ｓ．Ｊ．Ｚｉｌｋｅｒ，Ｃ．Ｄｅｔｃｈｅｖｅｒｒｙ，Ｅ．Ｃａｎｔａｔｏｒｅ，ａｎｄ  Ｄ．Ｍ．ｄｅ  Ｌｅｅｕｗ，”Ｂｉａｓ  ｓｔｒｅｓｓ  ｉｎ  ｏｒｇａｎｉｃ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  ｌｏｇｉｃ  ｇａｔｅｓ，”Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  Ｖｏｌ  ７９（８）ｐｐ．１１２４−１１２６，Ａｕｇｕｓｔ  ２０，２００１
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられる。本発明は、アクティブマトリクス駆動方式において使用されるトランジスタ、特に有機半導体トランジスタの特性を改善し得る表示装置を提供することを目的とする。また、トランジスタの閾値特性のばらつきを解決し、低消費電力で、表示品質が高く、かつ簡便な回路構成及び動作を有する表示装置を提供する。
【課題を解決するための手段】
【００１５】
本発明の表示装置は、各々が発光素子及び上記発光素子をデータ信号に基づいて駆動する駆動トランジスタを有する複数の画素部からなるアクティブマトリクス型の表示パネルと、表示パネルの各走査線を順次走査する走査駆動部と、走査駆動部による走査に応じてデータ信号を画素部に供給するデータ駆動部と、を有する表示装置であって、上記複数の画素部の各々に設けられ、上記駆動トランジスタの制御電極に接続されてデータ信号を保持するキャパシタと、上記制御電極とは異なる上記駆動トランジスタの第２の電極への印加電圧を生成する印加電圧生成部と、上記駆動トランジスタの上記第２の電極への印加電圧を調整する駆動電圧調整部と、を有している。
【図面の簡単な説明】
【００１６】
【図１】従来の発光素子駆動回路の等価回路の一例を示す図である。
【図２】ゲートストレスによるゲート閾値電圧Ｖｔｈのシフトの様子を示す図である。
【図３】本発明の実施例１であるアクティブマトリクス表示パネルを用いた表示装置のブロック図である。
【図４】表示パネルの複数の画素部のうち、データ線Ｘｉ及び走査線Ｙｊに関連する画素部ＰＬｊ，ｉについて示す図である。
【図５】表示パネルの各走査線Ｙ１〜Ｙｎに印加される走査パルス及びキャパシタラインＷ１〜Ｗｎに印加されるキャパシタ駆動電圧Ｖｃについての印加タイミングを示すタイミングチャートである。
【図６】各画素部のキャパシタＣｓへの印加電圧及びキャパシタバイアス電圧、駆動ＴＦＴのゲート・ソース間電圧及びゲート電圧を示す図である。
【図７】本発明の実施例２に係るアクティブマトリクス表示パネルを用いた表示装置を示すブロック図である。
【図８】図７に示す表示装置の各走査線Ｙ１〜Ｙｎに印加される走査パルス及びキャパシタラインＷに印加されるキャパシタ駆動電圧Ｖｃについての印加タイミングを模式的に示すタイミングチャートである。
【図９】本発明の実施例３に係るアクティブマトリクス表示パネルを用いた表示装置を示すブロック図である。
【図１０】実施例３の表示パネルにおける画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉの回路構成を模式的に示す図である。
【図１１】図９に示す表示装置の走査線Ｙｊ−１，Ｙｊに印加される走査パルス、及び画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉのキャパシタに印加されるキャパシタ駆動電圧Ｖｃの印加タイミングを模式的に示すタイミングチャートである。
【図１２】本発明の実施例４であるアクティブマトリクス表示パネルを用いた表示装置を示すブロック図である。
【図１３】図１２に示す表示パネルの複数の画素部のうち、データ線Ｘｉ及び走査線Ｙｊに関連する画素部ＰＬｊ，ｉについて示す図である。
【図１４】図１２に示す表示パネルの各走査線Ｙ１〜Ｙｎに印加される走査パルス及び発光素子駆動ラインＺ１〜Ｚｎに印加される駆動電圧Ｖｚについての印加タイミングを模式的に示すタイミングチャートである。
【図１５】第ｊ走査ライン（Ｙｊ）への印加電圧及び駆動ＴＦＴ（Ｔ２）の電圧変化を示すタイミングチャートである。
【図１６】本発明の実施例５であるアクティブマトリクス表示パネルを用いた表示装置を示すブロック図である。
【図１７】図１６に示す表示パネルの各走査線Ｙ１〜Ｙｎに印加される走査パルス及び発光素子駆動ラインＺに印加される駆動電圧Ｖｚについての印加タイミングを模式的に示すタイミングチャートである。
【図１８】第ｊ走査ライン（Ｙｊ）への印加電圧及び駆動ＴＦＴ（Ｔ２）の電圧変化を示すタイミングチャートである。
【図１９】実施例５の改変例を示すタイミングチャートである。
【図２０】実施例５の改変例を示すタイミングチャートである。
【図２１】本発明の実施例６であるアクティブマトリクス表示パネルを用いた表示装置を示すブロック図である。
【図２２】実施例６の表示パネルにおける画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉの回路構成を模式的に示す図である。
【図２３】実施例６において走査線Ｙｊ及び接続線（Ｚｊ）（ｊ＝１〜ｎ）に印加される電圧を示すタイミングチャートである。
【図２４】第ｊ走査線（Ｙｊ）上の画素部ＰＬｊ，ｉの駆動ＴＦＴのソースに印加される走査電圧及びデータ電圧を示すタイミングチャートである。
【図２５】本発明の実施例７である、電流プログラム方式に適応した表示装置の複数の画素部のうち、データ線Ｘｉ及び走査線Ｙｊに接続された画素部ＰＬｊ，ｉの回路構成を模式的に示す図である。
【図２６】スイッチＳＷ１−３の動作、及びキャパシタラインライン及び駆動ＴＦＴのソース・ゲート電圧の変化を示すタイミングチャートである。
【図２７】実施例７の改変例における画素部ＰＬｊ，ｉの回路構成を模式的に示す図である。
【図２８】図２７に示す改変例におけるキャパシタラインライン及び駆動ＴＦＴのソース・ゲート電圧の変化を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同等な部分には同一の参照符を付している。
【実施例１】
【００１８】
図３は本発明によるアクティブマトリクス表示パネルを用いた表示装置１０Ａを示している。この表示装置１０Ａは、表示パネル１１、走査ドライバ１２、データドライバ１３、キャパシタ駆動回路１４、コントローラ１５、及び発光素子駆動電源（以下、単に電源ともいう。）１６を備えている。
【００１９】
表示パネル１１は、ｍ×ｎ個（ｍ，ｎは２以上の整数）の画素からなるアクティブマトリクス型のものであり、各々が平行に配置された複数のデータ線Ｘ１〜Ｘｍ（Ｘｉ：ｉ＝１〜ｍ）と、複数の走査線Ｙ１〜Ｙｎ（Ｙｊ：ｊ＝１〜ｎ）と、複数の画素部ＰＬ１，１〜ＰＬｎ，ｍを有している。画素部ＰＬ１，１〜ＰＬｎ，ｍは、データ線Ｘ１〜Ｘｍと走査線Ｙ１〜Ｙｎとの交差部分に配置され、全て同一の構成を有する。また、画素部ＰＬ１，１〜ＰＬｍ，ｎは電源線Ｚに接続されている。電源線Ｚには電源１６から発光素子駆動電圧（Ｖａ）が供給される。
【００２０】
さらに、走査線Ｙ１〜Ｙｎの各々に対応する接続線（キャパシタライン）Ｗ１〜Ｗｎが設けられている。後述するように、当該キャパシタラインＷ１〜Ｗｎにはキャパシタ駆動回路１４からキャパシタラインごとに所定のタイミングで所定の大きさの電圧信号が供給される。
【００２１】
図４は、表示パネル１１の複数の画素部のうち、データ線Ｘｉ（ｉ＝１，２，．．，ｍ）及び走査線Ｙｊ（ｊ＝１，２，．．，ｎ）に関連する画素部ＰＬｊ，ｉについて示している。より具体的には、２つの選択用及び駆動用ＴＦＴ（薄膜トランジスタ）２１，２２と、データ保持用キャパシタＣｓ２４と、有機ＥＬ（エレクトロルミネッセンス）発光素子（ＯＥＬ）２５とが備えられている。なお、以下においては、２つのＴＦＴ２１，２２がＰチャネルＴＦＴの場合を例に説明する。
【００２２】
選択ＴＦＴ（Ｔ１）２１のゲートは走査線Ｙｊに接続され、そのソースはデータ線Ｘｉに接続されている。選択ＴＦＴ２１のドレインには駆動ＴＦＴ（Ｔ２）２２のゲートとが接続されている。ＴＦＴ２２のソースは電源線Ｚに接続され、電源１６から電源電圧（正電圧Ｖａ）が供給される。ＴＦＴ２２のドレインはＥＬ素子２５のアノードに接続されている。ＥＬ素子２５のカソードはアース接続されている。
【００２３】
本実施例において、キャパシタ（Ｃｓ）２４の一端（第１の端子；電極Ｅ１）は駆動ＴＦＴのゲート（及び選択ＴＦＴ２１のドレイン）に接続され、他端（第２の端子；電極Ｅ２）はキャパシタラインＷｊを介してキャパシタ駆動回路１４に接続されている。キャパシタ（Ｃｓ）２４にはキャパシタラインＷ１〜Ｗｎを介してキャパシタ駆動回路１４からからのキャパシタ駆動電圧（Ｖｃ）が印加されるように接続されている。
【００２４】
表示パネル１１の走査線Ｙ１〜Ｙｎは走査ドライバ１２に接続され、またデータ線Ｘ１〜Ｘｍはデータドライバ１３に接続されている。コントローラ１５は、入力される映像信号に応じて表示パネル１１を階調駆動制御するために走査制御信号及びデータ制御信号を生成する。走査制御信号は走査ドライバ１２に供給され、データ制御信号はデータドライバ１３に供給される。
【００２５】
走査ドライバ１２は、コントローラ１５から送出された走査制御信号に応じて表示用走査パルスを所定のタイミングで走査線Ｙ１〜Ｙｎに供給し、線順次走査がなされる。
【００２６】
データドライバ１３は、コントローラ１５から送出されたデータ制御信号に応じて走査パルスが供給される走査線上に位置する画素部の各々に対する画素データ信号をデータ線Ｘ１〜Ｘｍを介して画素部（選択画素部）に供給する。非発光の画素部に対してはＥＬ素子を発光させることがないレベルの画素データ信号を供給する。
【００２７】
コントローラ１５は表示装置１０Ａ全体の制御、すなわち走査ドライバ１２、データドライバ１３、キャパシタ駆動回路１４、及び発光素子駆動電源１６の制御を行う。上記したように、キャパシタ駆動回路１４はキャパシタ駆動電圧（Ｖｃ）を印加してキャパシタ２４を駆動する。すなわち、キャパシタ駆動回路１４はコントローラ１５の制御の下、キャパシタ２４の第２の端子への印加電圧を生成する印加電圧生成部、及び当該キャパシタ２４の第２の端子への印加電圧（キャパシタ駆動電圧Ｖｃ）を調整するキャパシタ電圧調整部として機能する。
【００２８】
図５は、表示パネル１１の各走査線Ｙ１〜Ｙｎに印加される走査パルス及びキャパシタラインＷ１〜Ｗｎに印加されるキャパシタ駆動電圧Ｖｃについての印加タイミングを模式的に示すタイミングチャートである。
【００２９】
入力画像信号の各フレームにおいて、第１〜第ｎ走査線（Ｙ１〜Ｙｎ）には走査パルスが順次印加され（アドレス期間：Ｔａｄｒ）、線順次走査が行われる。より具体的には、キャパシタラインＷｊ（ｊ＝１〜ｎ）には、映像表示動作時にキャパシタ（Ｃｓ）２４に印加されるキャパシタ駆動電圧Ｖｃ＝Ｖ１（以下、第１のキャパシタ駆動電圧、又は第１の電圧という。）として電圧Ｖａが印加されている。当該表示動作時に印加されるキャパシタ駆動電圧Ｖ１は、データ信号電圧（Ｖｄａｔａ）が駆動ＴＦＴ２２のゲートに印加された際に駆動ＴＦＴ２２が発光素子を発光駆動させ得る所定の電圧でよいが、本実施例においてはキャパシタ駆動電圧Ｖ１を駆動ＴＦＴ２２のソースに印加される発光素子駆動電圧Ｖａと同じ電圧（すなわち、Ｖ１＝Ｖａ＞０）とした場合について説明する。当該線順次走査に対応して画素ごとの発光輝度を示すデータ信号がデータ線Ｘ１〜Ｘｍを介して印加され（図示しない）、表示パネル１１の画像表示制御がなされる。
【００３０】
本実施例においては、キャパシタ（Ｃｓ）２４の一方の電極（第１の電極）Ｅ１は駆動ＴＦＴ２２のゲートに接続されている。そして、キャパシタ（Ｃｓ）２４の他方の電極（第２の端子）Ｅ２には第１のキャパシタ駆動電圧Ｖ１（＝Ｖａ）が印加されている。
【００３１】
走査線Ｙｊ（ｊ＝１〜ｎ）への走査パルスＳＰの印加の開始時点から所定時間（Ｔｄ）経過後にキャパシタ駆動回路１４からキャパシタラインＷｊ（ｊ＝１〜ｎ）を介してキャパシタ（Ｃｓ）２４の電極Ｅ２（第２の端子）に、第１の電圧（Ｖ１）に加えてキャパシタバイアス電圧（Ｖｂ）が印加され、キャパシタ駆動電圧Ｖｃは第２の電圧Ｖ２（すなわち、Ｖｃ＝Ｖ２）となる。具体的には、キャパシタ駆動電圧として第１の電圧Ｖ１（＝Ｖａ）に加えてキャパシタバイアス電圧Ｖｂが印加され、キャパシタ（Ｃｓ）２４の電極Ｅ２の電圧（第２のキャパシタ駆動電圧）Ｖ２はＶｃ＝Ｖ２＝Ｖａ＋Ｖｂとなる。
【００３２】
次に、各画素部のキャパシタＣｓ２４への印加電圧及びキャパシタバイアス電圧、駆動ＴＦＴ２２のゲート・ソース間電圧及びゲート電圧について図６を参照して詳細に説明する。なお、図６においては、一般的にｊ番目の走査線Ｙｊ（ｊ＝１〜ｎ）について説明する。画素部ＰＬｊ，ｉの走査線Ｙｊに走査パルスＳＰが印加されて走査線Ｙｊが選択される（走査線ＹｊがＯＮ）と、選択ＴＦＴ２１が導通し、データドライバ１３からの画素データ信号パルスＤＰ（データ電圧Ｖｄａｔａ）が選択ＴＦＴ２１を介して駆動ＴＦＴ２２のゲートに供給される。キャパシタ（Ｃｓ）２４の電極Ｅ２にはキャパシタ駆動電圧Ｖｃとして第１の電圧Ｖ１＝Ｖａ（＞０）が供給されているので、キャパシタ２４には電圧Ｖｃ−Ｖｄａｔａ＝Ｖａ−Ｖｄａｔａに対応する電荷が蓄積され、当該電圧が保持される。そして、駆動ＴＦＴ２２にはゲート・ソース間電圧Ｖｇｓ（＝Ｖｄａｔａ−Ｖａ＜０）に応じたドレイン電流が流れる。従って、画素データ信号（データ電圧Ｖｄａｔａ）に応じて発光素子（ＯＥＬ）２５は駆動され、発光する。
【００３３】
走査パルスＳＰの印加の開始から所定時間（Ｔｄ）経過後に、キャパシタラインＷｊへの印加電圧にはキャパシタバイアス電圧Ｖｂ（＞０）が加えられ、キャパシタ駆動電圧ＶｃはＶｃ＝Ｖ２＝Ｖａ＋Ｖｂになるとともに、駆動ＴＦＴ２２のゲート電圧ＶｇはＶｄａｔａからＶｄａｔａ＋Ｖｂへ変化する。このとき駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａを超える（すなわち、Ｖｄａｔａ＋Ｖｂ＞Ｖａ）ように設定することによって、駆動ＴＦＴ２２のゲート・ソース間に正極性の逆バイアス電圧（Ｖｒ＝Ｖｄａｔａ＋Ｖｂ−Ｖａ＞０）を印加することができる。このように、駆動ＴＦＴ２２のゲート電圧Ｖｇが駆動ＴＦＴ２２のソース電圧Ｖｓを超えるようにキャパシタ（Ｃｓ）２４の電極Ｅ２に駆動電圧Ｖｃを印加することで駆動ＴＦＴ２２を逆バイアスの状態、すなわち、駆動ＴＦＴ２２のゲート・ソース間に正極性の逆バイアス電圧（Ｖｒ＞０）を印加することができ、駆動ＴＦＴ２２の閾値電圧（Ｖｔｈ）シフトの低減、ゲートストレスの緩和に有効である。
【００３４】
あるいは、駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａと同じ（すなわち、Ｖｄａｔａ＋Ｖｂ＝Ｖａ）になるように設定することによって、ゲート・ソース間電圧を０Ｖ（Ｖｒ＝０）とすることができる。このように駆動ＴＦＴ２２のゲート電圧Ｖｇを駆動ＴＦＴ２２のソース電圧Ｖｓと等しくすることによってもＴＦＴの閾値電圧（Ｖｔｈ）シフトを低減することができる。
【００３５】
上記した逆バイアス電圧（Ｖｒ＞０又はＶｒ＝０）の印加期間（Ｔｒ）は、任意に設定することができる。
【００３６】
本実施例においては、走査ラインごとにキャパシタ駆動電圧にキャパシタバイアス電圧Ｖｂを加えて印加しているので、走査ラインごとに駆動ＴＦＴ２２に逆バイアス電圧Ｖｒを印加することができる。例えば、駆動ＴＦＴ２２に逆バイアス電圧Ｖｒが印加されている期間は発光素子（ＯＥＬ）２５は発光しないので、走査パルスＳＰの印加開始からキャパシタラインＷｊへのキャパシタバイアス電圧Ｖｂの印加までの期間（Ｔｄ）を各走査ラインで同一とすれば、各走査ラインごとの発光期間（Ｔｄ）を同一にすることができる。あるいは、当該期間（Ｔｄ）を走査ラインごとに異なる期間（すなわち、Ｔｄ１，Ｔｄ２，．．．，Ｔｄｎ）とすることによって走査ラインごとの発光期間を異ならせる等により、発光期間の制御を行うことも可能である。
【００３７】
なお、発光期間の制御を行う場合に印加する電圧は必ずしも逆バイアス電圧Ｖｒに限らない。すなわち、単に発光素子２５の発光が停止するような電圧を印加して発光期間を制御することができる。例えば、発光を停止させる場合には、Ｖａ＞Ｖｄａｔａ＋Ｖｂ＞Ｖａ−Ｖｔｈとなるようにキャパシタバイアス電圧Ｖｂを印加してもよい。
【００３８】
かかる発光期間の制御によって、表示パネル１１全体の輝度調整を行うことが可能である。また、サブフィールド期間の設定に用い、階調制御に利用することも可能である。例えば、コントローラ１５は、入力映像信号あるいはユーザの輝度指定信号に基づいて表示パネル１１の輝度に対応する発光期間（Ｔｄ）を定め、逆バイアス電圧Ｖｒの印加タイミングを制御すればよい。または、サブフィールド法による表示制御を行う場合には、所望のサブフィールド期間を定め、階調制御を行うよう制御すればよい。
【００３９】
さらに、当該期間Ｔｄが各フレームにおけるアドレス期間より大きい場合（Ｔａｄｒ＜Ｔｄ）を例示（図５）したが、当該期間Ｔｄをアドレス期間よりも短い期間（Ｔａｄｒ＞Ｔｄ、又はＴａｄｒ＝Ｔｄ）に設定することも可能である。さらに、逆バイアス電圧（Ｖｒ＞０）の印加期間（Ｔｒ）も、各走査ラインごとに任意に設定することが可能である。
【実施例２】
【００４０】
図７は本発明によるアクティブマトリクス表示パネルを用いた表示装置１０Ｂを示している。
【００４１】
図７に示すように、本実施例において、全ての画素部ＰＬ１，１〜ＰＬｎ，ｍのキャパシタ２４（Ｃｓ）の電極Ｅ２はキャパシタラインＷを介してキャパシタ駆動回路１４に接続されている。すなわち、キャパシタラインＷは表示パネル１１の全ての画素部ＰＬ１，１〜ＰＬｎ，ｍのキャパシタ２４に共通の接続線として構成されている。表示パネル１１のキャパシタ２４は全てキャパシタ駆動回路１４から同一のキャパシタ駆動電圧（Ｖｃ）が印加されるように接続されている。
【００４２】
図８は、表示パネル１１の各走査線Ｙ１〜Ｙｎに印加される走査パルス及びキャパシタラインＷに印加されるキャパシタ駆動電圧Ｖｃについての印加タイミングを模式的に示すタイミングチャートである。
【００４３】
入力画像信号の各フレームにおいて、第１〜第ｎ走査線（Ｙ１〜Ｙｎ）には走査パルスＳＰが順次印加され（アドレス期間：Ｔａｄｒ）、線順次走査が行われる。より具体的には、キャパシタラインＷにはキャパシタ（Ｃｓ）２４には第１のキャパシタ駆動電圧Ｖ１＝Ｖａが印加されている。上記した実施例と同様、当該第１のキャパシタ駆動電圧Ｖ１は所定の電圧でよいが、本実施例においても、発光素子２５の発光時に駆動ＴＦＴ２２のソースに印加される電圧Ｖａと同じ電圧（すなわち、Ｖ１＝Ｖａ＞０）とした場合について説明する。
【００４４】
本実施例においては、当該アドレス期間（データ書込期間）Ｔａｄｒにおいて、全ての画素の発光素子２５に電源線（Ｚ）を介して供給される電源電圧は、発光素子２５が発光しない低電圧（Ｖａ０）に保持されている。これは、後述するように、本実施例においては、データ書き込み後、所定期間（Ｔｄ）が経過した後に全ての画素のスイッチングトランジスタ２７に同時に逆バイアス電圧を印加し、全ての画素の発光素子２５が一斉に発光するように制御するためである。電源電圧は、アドレス期間終了後に当該低電圧（Ｖａ０）から発光素子２５を発光させるための高電圧（Ｖａ）に切り替えられる。かかる電源電圧の切替えは、上記したようにコントローラ１５の制御によってなされる。
【００４５】
当該線順次走査に対応して画素ごとの発光輝度を示すデータ信号がデータ線Ｘ１〜Ｘｍを介して印加され（図示しない）、表示パネル１１の画像表示制御がなされる。より詳細には、走査線Ｙｊに走査パルスＳＰが順次印加されて走査線Ｙｊが選択される（走査線ＹｊがＯＮ）と、当該走査線Ｙｊ上の画素部ＰＬｊ，ｉの選択ＴＦＴ２１が導通し、データドライバ１３からの画素データ信号（データ電圧Ｖｄａｔａ）がＴＦＴ２１を介して駆動ＴＦＴ２２のゲートに供給される。アドレス期間終了後においては、キャパシタ２４の電極Ｅ２には電圧Ｖｃ＝Ｖａが供給されているので、キャパシタ２４には電圧Ｖａ−Ｖｄａｔａに対応する電荷が蓄積される。そして、駆動ＴＦＴ２２にはゲート・ソース間電圧Ｖｇｓ（＝Ｖｄａｔａ−Ｖｃ＝Ｖｄａｔａ−Ｖａ＜０）に応じたドレイン電流が流れる。従って、画素データ信号（データ電圧Ｖｄａｔａ）に応じて発光素子（ＯＥＬ）２５が発光駆動される。
【００４６】
本実施例においては、第１〜第ｎ走査線（Ｙ１〜Ｙｎ）の走査（アドレス期間：Ｔａｄｒ）が終了後、所定時間（Ｔｄ）経過後にキャパシタ駆動回路１４からキャパシタラインＷを介してキャパシタ２４の電極Ｅ２に、第１のキャパシタ駆動電圧Ｖ１＝Ｖａに加えてキャパシタバイアス電圧Ｖｂ（＞０）が印加される。つまり、全ての画素部のキャパシタ２４に関し、駆動ＴＦＴ２２のゲートに接続されていない方の電極Ｅ２にキャパシタバイアス電圧Ｖｂが同時に印加される。これにより、キャパシタ（Ｃｓ）２４の電極Ｅ２に印加されるキャパシタ駆動電圧ＶｃはＶｃ＝Ｖ２＝Ｖａ＋Ｖｂとなる。
【００４７】
キャパシタ駆動電圧Ｖｃの変化に応じて、全ての画素部ＰＬｊ，ｉの駆動ＴＦＴ２２のゲート電圧ＶｇはＶｄａｔａからＶｄａｔａ＋Ｖｂへ変化する。このとき駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａを超える（すなわち、Ｖｄａｔａ＋Ｖｂ＞Ｖａ）ように設定することによって、駆動ＴＦＴ２２のゲート・ソース間に正極性の逆バイアス電圧（Ｖｒ＝Ｖｄａｔａ＋Ｖｂ−Ｖａ＞０）を印加することができる。このように、キャパシタ２４の電極Ｅ２に電圧Ｖｃを印加することで駆動ＴＦＴ２２のゲート・ソース間に正極性の逆バイアス電圧（Ｖｒ＞０）を印加することができ、閾値電圧（Ｖｔｈ）シフトの低減、ゲートストレスの緩和に有効である。かかる逆バイアス電圧（Ｖｒ＞０）の印加期間（Ｔｒ）は、任意に設定することができる。若しくは、駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａと等しく（すなわち、Ｖｄａｔａ＋Ｖｂ＝Ｖａ）なるように設定し、ゲート・ソース間電圧を０Ｖ（Ｖｒ＝０）とすることによってもＴＦＴの閾値電圧（Ｖｔｈ）シフトを低減することができる。
【実施例３】
【００４８】
図９は本発明によるアクティブマトリクス表示パネルを用いた表示装置１０Ｃを示している。本実施例は、キャパシタ駆動回路１４及びキャパシタ駆動回路１４に接続された接続線（キャパシタライン）Ｗ１〜Ｗｎが設けられていない点において上記した実施例と異なっている。
【００４９】
また、選択トランジスタ２１と駆動トランジスタ２２とは互いに逆極性の導電型を有している。本実施例においては、選択トランジスタ２１がＮチャネルＴＦＴ、駆動トランジスタ２２がＰチャネルＴＦＴである場合を例に説明する。なお、トランジスタ２１，２２の導電型はこれらに限定されず適宜選択することができる。
本実施例においては、キャパシタ駆動電圧（Ｖｃ）として走査線Ｙｊに印加される走査パルス電圧を利用している。図１０は本実施例の表示パネル１１における画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉの回路構成を模式的に示している。図１０に示すように、本実施例において、第ｊ走査線Ｙｊ上の画素部ＰＬｊ，ｉのキャパシタ（Ｃｓ）２４の電極Ｅ２は接続線３２によって１走査前の走査線、すなわち、第（ｊ−１）走査線Ｙｊ−１に接続されている（ｊ＝２〜ｎ）。他の回路構成、各要素の接続は上記した実施例と同様である。
【００５０】
なお、本実施例においては、各表示フレームにおいて最初に走査される走査線である第１行目（ｊ＝１）の画素部ＰＬ１，ｉのキャパシタの電極Ｅ２（第２の端子）の各々は、最後に走査される走査線（ｊ＝ｎ）、すなわち表示パネルの最終行の走査線に接続するように構成されている。その他の回路構成、各要素の接続は上記した実施例と同様である。
【００５１】
図１１は、表示パネル１１の走査線Ｙｊ−１，Ｙｊに印加される走査パルス、及び画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉのキャパシタ２４に印加されるキャパシタ駆動電圧Ｖｃの印加タイミングを模式的に示すタイミングチャートである。画素部ＰＬｊ，ｉに着目して説明すると、走査パルスＳＰが走査線Ｙｊの１ライン前の走査線Ｙｊ−１に印加されるとともに、走査線Ｙｊ上の画素部ＰＬｊ，ｉのキャパシタ２４の電極Ｅ２に印加される。
ここで、走査信号はＬｏｗレベルとして電圧Ｖｌｏｗを有し、走査パルスＳＰは電圧Ｖｂのパルス高さを有する（すなわち、走査信号がＨｉｇｈレベルで電圧ＶＨｉｇｈ＝Ｖｌｏｗ＋Ｖｂを有する）。当該走査パルスが画素部ＰＬｊ，ｉのキャパシタ２４の電極Ｅ２に印加されると、画素部ＰＬｊ，ｉの駆動ＴＦＴ２２のゲート電圧Ｖｇは、キャパシタ２４に保持されていたデータ電圧ＶｄａｔａからＶｄａｔａ＋Ｖｂに変化する。
【００５２】
従って、かかる場合においても、駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａを超える（すなわち、Ｖｄａｔａ＋Ｖｂ＞Ｖａ）ように設定することによって、駆動ＴＦＴ２２のゲート・ソース間に正極性の逆バイアス電圧（Ｖｒ＝Ｖｄａｔａ＋Ｖｂ−Ｖａ＞０）を印加することができる。なお、駆動ＴＦＴ２２のゲート電圧Ｖｇ＝Ｖｄａｔａ＋Ｖｂが駆動ＴＦＴ２２のソース電圧Ｖｓ＝Ｖａと等しくし、ゲート・ソース間電圧を０Ｖ（Ｖｒ＝０）とすることによってもＴＦＴの閾値電圧（Ｖｔｈ）シフトを低減することができることは上記した実施例と同様である。
【００５３】
なお、第ｊ走査線Ｙｊ上の画素部ＰＬｊ，ｉのキャパシタ２４の電極Ｅ２を１走査ライン前の走査線Ｙｊ−１に接続した場合について説明したが、これに限らない。例えば、走査線Ｙｊ画素部ＰＬｊ，ｉのキャパシタ２４の電極Ｅ２を１走査ライン後の走査線Ｙｊ＋１に接続してもよく、あるいは他の走査線に接続してもよい。あるいは、第１行目の画素部ＰＬ１，ｉのキャパシタの電極Ｅ２にキャパシタ駆動電圧を印加する接続線（走査線ｊ＝０）を表示パネル１１に設けるようにしてもよい。この場合、走査ドライバ１２は、（ｎ＋１）本の走査線（すなわち、ｊ＝０〜ｎ）を駆動するように動作する。または、第１行目の画素部のキャパシタの電極Ｅ２に接続する接続線を設けない、あるいは他の走査線に接続しない構成としてもよい。
【００５４】
以上、詳細に説明したように、上記した構成によれば、トランジスタの閾値特性のばらつきを解決し、低消費電力で、表示品質が高く、かつ簡便な回路構成及び動作を有する表示装置を提供することができる。
【実施例４】
【００５５】
図１２は、本発明の実施例４であるアクティブマトリクス表示パネルを用いた表示装置５０Ａを示している。この表示装置５０Ａは、表示パネル１１、走査ドライバ１２、データドライバ１３、発光素子駆動回路５１、コントローラ１５、及び電源１６を備えている。画素部ＰＬ１，１〜ＰＬｍ，ｎはキャパシタラインＵを介して電源１６からキャパシタ印加電圧（Ｖｃａｐ）が供給される。キャパシタ印加電圧（Ｖｃａｐ）は、例えば、発光素子ＯＥＬ２５を駆動して発光させる際に駆動ＴＦＴのソースに印加する発光素子駆動電圧（Ｖａ）と同じ大きさの電圧であってもよい。
【００５６】
さらに、表示パネル１１は、走査線Ｙ１〜Ｙｎの各々に対応して走査線ごとに設けられた接続線（発光素子駆動ライン）Ｚ１〜Ｚｎを有している。後述するように、当該発光素子駆動ラインＺ１〜Ｚｎには発光素子駆動回路５１から発光素子駆動ラインＺ１〜Ｚｎごとに所定のタイミングで所定の大きさの逆バイアス電圧（Ｖｒ）が供給される。
【００５７】
図１３は、表示パネル１１の複数の画素部のうち、データ線Ｘｉ（ｉ＝１，２，．．，ｍ）及び走査線Ｙｊ（ｊ＝１，２，．．，ｎ）に関連する画素部ＰＬｊ，ｉについて示している。
【００５８】
本実施例が上記した実施例と異なるのは、データ保持用キャパシタＣｓ２４の第２の端子（電極Ｅ２）はキャパシタラインＵを介して電源１６に接続されており、駆動ＴＦＴ（Ｔ２）２２のソースが発光素子駆動ラインＺｊ（ｊ＝１〜ｎ）を介して発光素子駆動回路５１に接続されていることである。そして、駆動ＴＦＴ（Ｔ２）２２のソースには発光素子駆動回路５１から駆動電圧Ｖｚが印加される。発光素子駆動回路５１は、駆動ＴＦＴ２２のソースへの印加電圧（駆動電圧Ｖｚ）を生成する印加電圧生成部及び当該印加電圧（駆動電圧Ｖｚ）を調整する駆動電圧調整部の機能を有する。
【００５９】
図１４は、表示パネル１１の各走査線Ｙ１〜Ｙｎに印加される走査パルス（ＳＰ）及び発光素子駆動ラインＺ１〜Ｚｎに印加される駆動電圧Ｖｚについての印加タイミングを模式的に示すタイミングチャートである。
【００６０】
走査線Ｙｊ（ｊ＝１〜ｎ）への走査パルスＳＰの印加の開始時点（すなわち、データの書き込み）から所定時間（Ｔｄ）経過後に駆動電圧Ｖｚを変化させる。すなわち、発光素子駆動回路５１から発光素子駆動ラインＺｊ（ｊ＝１〜ｎ）を介して駆動ＴＦＴ（Ｔ２）２２のソースに逆バイアス電圧（大きさ：Ｖｒ）を印加して、駆動電圧ＶｚをＶｃａｐからＶｃａｐ−Ｖｒへ変化させる。本実施例においては、各走査線にデータを書き込んでから駆動電圧Ｖｚを変化させるまでの時間を同一（Ｔｄ）にしているが、異なった時間に設定しても良い。
【００６１】
図１５は、第ｊ走査ライン（Ｙｊ）の各電圧波形及び駆動ＴＦＴ（Ｔ２）２２に逆バイアスが印加される場合の電圧変化を示している。この例では、データを書き込んだ時点から発光が開始され（点灯期間）、電圧Ｖｚが変化されている期間（逆バイアス期間：Ｔｒ）だけ駆動ＴＦＴ２２に逆バイアスが印加されて非点灯になっている。
【００６２】
より詳細には、第ｊ走査ライン（Ｙｊ）の走査信号ＳＰがＯＮとなり、データ信号によってＶｄａｔａという電圧がキャパシタ２４に書き込まれると、駆動ＴＦＴ２２のソース・ゲート間にかかる電圧は、Ｖｃａｐ−Ｖｄａｔａとなる。次に、発光素子駆動ラインＺｊの電圧をＶｒ（逆バイアス電圧）だけ低くすると、駆動ＴＦＴ２２のソース・ゲート間にかかる電圧は、（Ｖｃａｐ−Ｖｒ）−（Ｖｃａｐ−Ｖｄａｔａ）＝Ｖｄａｔａ−Ｖｒとなる。ここで、Ｖｄａｔａ−Ｖｒ＜０となるようにＶｒを設定すれば駆動ＴＦＴ２２に逆バイアスを印加することができる。つまり、当該逆バイアス期間において、当該駆動ＴＦＴ２２のソース・ゲート電圧は負（Ｖｄａｔａ−Ｖｒ＜０）となっている。
【００６３】
あるいは、ゲート・ソース間電圧を０Ｖ、すなわち駆動ＴＦＴ２２のゲート電圧Ｖｇを駆動ＴＦＴ２２のソース電圧Ｖｓと等しくすることによってもＴＦＴの閾値電圧（Ｖｔｈ）シフトを低減することができる。また、上記した逆バイアス電圧の印加期間（Ｔｒ）は、任意に設定することができる。
【００６４】
本実施例においては、走査ラインごとに駆動ＴＦＴ２２に逆バイアス電圧を印加することができる。従って、実施例１の場合と同様に、走査ラインごとに発光期間（Ｔｄ）の制御を行うことも可能である。すなわち、駆動ＴＦＴ２２に逆バイアス電圧が印加されるまでの期間（Ｔｄ）を各走査ラインで同一とすれば、各走査ラインごとの発光期間（Ｔｄ）を同一にすることができる。あるいは、当該期間（Ｔｄ）を走査ラインごとに異なる期間（すなわち、Ｔｄ１，Ｔｄ２，．．．，Ｔｄｎ）とすることによって走査ラインごとの発光期間を異ならせる等により、発光期間の制御を行うことも可能である。
【００６５】
なお、発光期間の制御を行う場合には、単に発光素子２５の発光が停止するような電圧を印加して発光期間を制御することができる。
【００６６】
また、実施例１の場合と同様に、かかる発光期間の制御によって、表示パネル１１全体の輝度調整を行うことが可能である。また、サブフィールド期間の設定に用い、階調制御に利用することも可能である。例えば、コントローラ１５は、入力映像信号あるいはユーザの輝度指定信号に基づいて表示パネル１１の輝度に対応する発光期間（Ｔｄ）を定め、逆バイアス電圧の印加タイミングを制御すればよい。または、サブフィールド法による表示制御を行う場合には、所望のサブフィールド期間を定め、階調制御を行うよう制御すればよい。
【００６７】
さらに、発光期間Ｔｄをアドレス期間よりも短い期間（Ｔａｄｒ＞Ｔｄ、又はＴａｄｒ＝Ｔｄ）に設定することも可能である。さらに、逆バイアス電圧（Ｖｒ＞０）の印加期間（Ｔｒ）も、各走査ラインごとに任意に設定することが可能である。
【００６８】
このように、駆動ＴＦＴ２２へのソース電圧（駆動電圧Ｖｚ）を変化させることで駆動ＴＦＴ２２のゲート・ソース間（すなわち、制御電極と第２の電極間）に逆バイアス電圧を印加することができ、閾値電圧（Ｖｔｈ）シフトの低減、ゲートストレスの緩和に有効である。
【実施例５】
【００６９】
図１６は、本発明の実施例５であるアクティブマトリクス表示パネルを用いた表示装置５０Ｂを示している。
【００７０】
本実施例においては、全ての画素部ＰＬ１，１〜ＰＬｎ，ｍの駆動ＴＦＴ（Ｔ２）２２のソースが発光素子駆動ラインＺを介して発光素子駆動回路５１に接続されている。すなわち、発光素子駆動ラインＺは表示パネル１１の全ての画素部ＰＬ１，１〜ＰＬｎ，ｍの駆動ＴＦＴ（Ｔ２）２２のソースに共通の接続線として構成されている。表示パネル１１の駆動ＴＦＴ（Ｔ２）２２のソースには全て発光素子駆動回路５１から駆動電圧Ｖｚが印加されるように接続されている。
【００７１】
図１７は、表示パネル１１の各走査線Ｙ１〜Ｙｎに印加される走査パルス（ＳＰ）及び発光素子駆動ラインＺに印加される駆動電圧Ｖｚについての印加タイミングを模式的に示すタイミングチャートである。
【００７２】
図１７に示すように、全走査線Ｙ１〜Ｙｎにデータを書き込んだ後に駆動電圧Ｖｚを変化させて一定期間（Ｔｒ）だけ駆動ＴＦＴ（Ｔ２）２２に逆バイアスを印加している。すなわち、当該逆バイアス期間（Ｔｒ）において発光素子駆動ラインＺへの印加電圧をＶｃａｐからＶｃａｐ−Ｖｒへ変化させている。
【００７３】
図１８は、第ｊ走査ライン（Ｙｊ）の各電圧波形及び駆動ＴＦＴ（Ｔ２）２２に逆バイアスが印加される場合の電圧変化を示している。この例では、データを書き込んだ時点か発光が開始され（点灯期間）、電圧Ｖｚが変化されている期間（逆バイアス期間：Ｔｒ）だけ駆動ＴＦＴ２２に逆バイアスが印加されて非点灯になっている。つまり、当該逆バイアス期間において、当該駆動ＴＦＴ２２のソース・ゲート電圧は負（Ｖｄａｔａ−Ｖｒ＜０）となっている。
【００７４】
このように、駆動ＴＦＴ（Ｔ２）２２へのソース電圧（駆動電圧Ｖｚ）を変化させることで駆動ＴＦＴ２２のゲート・ソース間に逆バイアス電圧を印加することができる。
【００７５】
図１９及び図２０は、本実施例の改変例を示すタイミングチャートである。
図１９に示すように、全走査ラインにデータを書き込んでいる期間（アドレス期間）に亘り、駆動ＴＦＴ（Ｔ２）２２に逆バイアス電圧を印加している。そして、図２０に示すように、逆バイアス電圧を印加している期間においては、全ての駆動ＴＦＴ２２のソース・ゲート電圧は負（Ｖｄａｔａ−Ｖｒ＜０）となっている。
【実施例６】
【００７６】
図２１は、本発明の実施例６であるアクティブマトリクス表示パネルを用いた表示装置５０Ｃを示している。
【００７７】
本実施例においては、駆動電圧Ｖｚとして走査線Ｙｊに印加される走査パルス電圧を利用している。図２２は本実施例の表示パネル１１における画素部ＰＬｊ−１，ｉ及びＰＬｊ，ｉの回路構成を模式的に示している。図２２に示すように、本実施例において、第ｊ走査線Ｙｊ上の画素部ＰＬｊ，ｉの駆動ＴＦＴ２２のソースは接続線（Ｚｊ）５３によって１走査前の走査線、すなわち、第（ｊ−１）走査線Ｙｊ−１に接続されている（ｊ＝２〜ｎ）。他の回路構成、各要素の接続は上記した実施例と同様である。
【００７８】
なお、本実施例においては、各表示フレームにおいて最初に走査される走査線である第１行目（ｊ＝１）の画素部ＰＬ１，ｉの駆動ＴＦＴ２２のソースの各々は、最後に走査される走査線（ｊ＝ｎ）、すなわち表示パネルの最終行の走査線に接続するように構成されている。その他の回路構成、各要素の接続は上記した実施例と同様である。
【００７９】
図２３は、走査線Ｙｊ及び接続線（Ｚｊ）５３（ｊ＝１〜ｎ）に印加される電圧を示すタイミングチャートである。走査線Ｙｊには当該走査線の非選択時に電圧Ｖｃａｐが、選択時には電圧Ｖｃａｐ−Ｖｒが印加される。そして、１走査前の走査線（Ｙｊ−１）への印加電圧が次の走査線Ｙｊ上の画素部ＰＬｊ，ｉの駆動ＴＦＴ２２のソースに印加される。
【００８０】
図２４は、第ｊ走査線（Ｙｊ）上の画素部ＰＬｊ，ｉの駆動ＴＦＴ２２のソースに印加される走査電圧とともに、駆動ＴＦＴ２２へのデータ電圧及び駆動ＴＦＴ２２のソース−ゲート電圧を示している。第ｊ−１走査線（Ｙｊ−１）選択時において、第ｊ走査線（Ｙｊ）上の駆動ＴＦＴ２２のソースには接続線（Ｚｊ）５３を介して当該１ライン前の走査線（Ｙｊ−１）への印加電圧が供給され、［ソース電圧］−［ゲート電圧］はＶｄａｔａ−Ｖｒ＜０となり、駆動ＴＦＴ２２に逆バイアスが印加される。
【００８１】
次走査において、第ｊ走査線が選択され、データ信号（データ電圧Ｖｄａｔａ）が供給されると、第ｊ走査線（Ｙｊ）上の駆動ＴＦＴ２２の［ソース電圧］−［ゲート電圧］はＶｃａｐ−Ｖｄａｔａに変化し、点灯状態に移行する。
【００８２】
なお、第１行目（ｊ＝１）の画素部ＰＬ１，ｉの駆動ＴＦＴ２２のソースを、最終走査線（ｊ＝ｎ）に接続した場合について説明したが、これに限らない。例えば、第１走査線上の画素部ＰＬ１，ｉの駆動ＴＦＴ２２に逆バイアスを印加するタイミングを適宜設定するように走査ドライバ１２を構成してもよい。
【実施例７】
【００８３】
図２５は、本発明の実施例７である表示パネル１１の複数の画素部のうち、データ線Ｘｉ（ｉ＝１，２，．．，ｍ）及び走査線Ｙｊ（ｊ＝１，２，．．，ｎ）に接続された画素部ＰＬｊ，ｉについて示している。本実施例は、上記した実施例１の構成を電流プログラム方式に適応するように改変した構成を有している。
【００８４】
より具体的には、画素部ＰＬｊ，ｉには、駆動トランジスタ（Ｔ２）２２、保持キャパシタＣｓ２４、発光素子（例えば、ＯＥＬ）２５、電流源５５、及びスイッチＳＷ１〜ＳＷ３が設けられている。スイッチＳＷ１〜ＳＷ３はトランジスタによって構成されている。すなわち、４トランジスタ電流プログラム方式に適応した構成を有している。なお、本実施例において、データドライバ１３は定電流源ドライバとして構成され、画素部ＰＬｊ，ｉにはデータドライバ１３のデータ線Ｘｉに対応する電流源５５からデータ電流Ｉｄａｔａが供給されるように構成されている。その他の構成は、実施例１に示した構成（図３）と同様である。
【００８５】
実施例１の場合と同様に、電源線Ｚを介して駆動トランジスタ（Ｔ２）２２のソースには電源１６から所定の電圧（発光素子駆動電圧：Ｖａ）が供給される。さらに、走査線Ｙ１〜Ｙｎの各々に対応する接続線（キャパシタライン）Ｗ１〜Ｗｎが設けられている。そして、キャパシタＣｓ２４の第２の端子Ｅ２はキャパシタラインＷ１〜Ｗｎを介してキャパシタ駆動回路１４に接続されている（図３を参照）。
【００８６】
図２６に示すように、書き込み期間（書き込みモード）においてスイッチＳＷ１、ＳＷ２が閉じられ（ＯＮ状態）、スイッチＳＷ３が開かれる（ＯＦＦ状態）。キャパシタラインラインＷｊには電圧Ｖｃａｐ（＝Ｖａ）が印加されている。そして、次に、スイッチＳＷ３が閉じられ（ＯＮ状態）、スイッチＳＷ１、ＳＷ２が開かれる（ＯＦＦ状態）ことによってＯＥＬ２５の発光が開始される。
【００８７】
次に、所定時間（発光期間：Ｔｅ）経過の後、キャパシタラインＷｊに逆バイアス電圧Ｖｒが印加されると、駆動ＴＦＴ２２の［ソース電圧］−［ゲート電圧］はＶｄａｔａ−Ｖｒ＜０となり、駆動ＴＦＴ２２に逆バイアスが印加される（逆バイアス期間（非点灯期間）：Ｔｒ）。
【００８８】
かかる実施例においては、キャパシタ２４の第２の端子Ｅ２を変化させて駆動ＴＦＴ２２に逆バイアス電圧を印加するように構成されている場合を例に説明した。本実施例の改変例として、キャパシタ２４の第２の端子Ｅ２を変化させる代わりに、上記した実施例４と同様に、走査線Ｙ１〜Ｙｎの各々に対応して走査線ごとに設けられた接続線（発光素子駆動ライン）Ｚ１〜Ｚｎを設けて、駆動ＴＦＴ（Ｔ２）２２のソースへの印加電圧を変化させてもよい（図１２参照）。
【００８９】
図２７は、かかる改変例の画素部ＰＬｊ，ｉについて示しており、４トランジスタ電流プログラム方式に適応する構成を有している点では上記した実施例６（図２５）と同様である。
【００９０】
例えば、実施例４において示した構成（図１２）と同様に、キャパシタ２４の第２の端子Ｅ２には一定電圧（Ｖｃａｐ：一定）が印加され、発光素子駆動ラインＺｊは発光素子駆動回路５１に接続されて駆動ＴＦＴ（Ｔ２）２２のソースへの印加電圧（発光素子駆動電圧）を走査線ごとに変化させることができるように構成されている。その他の構成は、実施例４に示した構成（図１２）と同様である。
【００９１】
図２８に示すように、書き込み期間（書き込みモード）においてスイッチＳＷ１、ＳＷ２が閉じられ（ＯＮ状態）、スイッチＳＷ１、ＳＷ２が開かれる（ＯＦＦ状態）。発光素子駆動ラインＺｊには電圧Ｖｃａｐが印加されている。そして、次に、スイッチＳＷ３がＯＮ状態とされることによってＯＥＬ２５の点灯が開始される。
【００９２】
次に、所定時間（発光期間：Ｔｅ）経過の後、発光素子駆動ラインＺｊに逆バイアス電圧Ｖｒが印加され、電圧がＶｃａｐ−Ｖｒに変化されると、駆動ＴＦＴ２２の［ソース電圧］−［ゲート電圧］はＶｄａｔａ−Ｖｒ＜０となり、駆動ＴＦＴ２２に逆バイアスが印加される（逆バイアス期間（非点灯期間）：Ｔｒ）。
【００９３】
上記実施例においては、電流プログラム方式に適用した場合について説明したが、電圧プログラム方式等に適用することも可能である。
【００９４】
以上、詳細に説明したように、上記した構成によれば、トランジスタの閾値特性のばらつきを解決し、低消費電力で、表示品質が高く、かつ簡便な回路構成及び動作を有する表示装置を提供することができる。
【００９５】
なお、上記した実施例は適宜改変し、また組み合わせて適用することが可能である。また、上記したトランジスタ等の素子の種類、当該素子や各種電圧等の極性、大きさは例示に過ぎない。例えば、トランジスタ２１，２２の導電型はこれらに限定されず適宜選択することができる。すなわち、例えば、選択及び駆動トランジスタはＮチャネル及びＰチャネルＴＦＴのいずれであってもよく、当該トランジスタの極性に応じて、ゲート電極（制御電極）への印加電圧の極性、大きさ等を適宜選択すればよい。また、第２の電極であるソース電極への印加電圧を変化させる場合について説明したが、ドレイン電極への印加電圧を変化させてもよい。すなわち、用いられる素子の種類等に応じて適宜、素子の極性、電圧等の極性及び大きさを選択するように構成すればよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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