(57)【要約】【課題】  ソース／ドレイン電極と活性層との間に微結晶半導体からなるコンタクト層を設ける構成の薄膜トランジスタにおいて、直接堆積法によって形成されるコンタクト層の表面に凹凸ができ、凹部の膜厚が薄くなるためにオフリーク電流が生じ、電気特性が低下する。コンタクト層の凹部がオフリーク電流を抑制するのに必要な膜厚となるまで形成すると、コンタクト層表面の凹凸を活性層５で覆うことのできない部分が生じ、オン電流が流れる際の抵抗となる。【解決手段】  コンタクト層４の凹部が、オフリーク電流を抑制するのに十分な膜厚になるまで形成した後、その表面を平坦化処理して活性層を形成する。これにより、コンタクト層４の表面を活性層５でほぼ均一に覆うことができ、オフリーク電流が低減され、オン電流の大きい特性のＴＦＴを得ることができる。【選択図】  図２
2011210817.tif 000002
【特許請求の範囲】
【請求項１】
基板の上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極それぞれの上に、不純物を含有する微結晶半導体からなるコンタクト層を形成する工程と、
前記コンタクト層の上に活性層を形成する工程と、
前記活性層の上に絶縁層を形成する工程と、
前記絶縁層の上にゲート電極を形成する工程と、
を有する薄膜トランジスタの製造方法であって、
前記コンタクト層を形成する工程と前記活性層を形成する工程との間に、前記コンタクト層の表面を平坦化する工程を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記コンタクト層を形成する工程、および、前記活性層を形成する工程は、プラズマＣＶＤ法を用いてシリコンを主成分とする層を形成する工程であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと記述する）は、表示装置の駆動素子やスイッチング素子として広く用いられており、用途に応じた電気特性を得るための工夫がなされている。特許文献１には、オン電流を増大させるため、ソース電極およびドレイン電極（以下、ソース／ドレイン電極と記述する）と、活性層との間に、不純物を含有する微結晶半導体からなるコンタクト層を設けたＴＦＴが開示されている。従来コンタクト層として用いられていた非晶質半導体に比べ、微結晶半導体は電気導電率が高いため、活性層とソース／ドレイン電極との間の抵抗をより低減することができる。その結果、ＴＦＴのオン状態において、ソース／ドレイン電極とチャネル領域との間をキャリアが移動し易くなるためチャネル領域以外を流れるリーク電流が減少し、オン電流を増加させることができる。特許文献１では、コンタクト層として、厚さ７０ｎｍのｎ＋型微結晶シリコン膜がプラズマＣＶＤ法（プラズマ化学的気相成長法）により形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１５３６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリコンなどの微結晶膜をプラズマＣＶＤ法などの直接堆積法で成膜すると、膜厚の増加と共に、基板に垂直な方向（膜厚方向）に柱状の結晶が成長し、基板と平行な方向（平面方向）にはあまり大きく成長しないことが知られている。成膜条件に依存するが、例えばコンタクト層として好ましい膜厚１０ｎｍ以上の微結晶シリコン膜を形成すると、その表面には平均面粗さ（Ｒａ）が１．６ｎｍより大きな凹凸ができる。この凹凸は微結晶シリコンの結晶粒と関係しており、凸部は各結晶粒の膜厚方向の最大粒径の位置に対応し、凹部は各結晶粒界の位置に対応していると考えられる。結晶粒界は、他の部分に比べて膜厚が厚くなりにくい。これは、結晶粒界では、結晶粒が互いに衝突してエネルギーの高い状態となっており、膜が成膜されにくいためと考えられる。従って、膜厚の増加とともに、膜厚方向に結晶粒が成長して凸部は高くなるが、凹部は膜が成膜されにくく、凹部と凸部との高低差（平均粗さ）は大きくなる。
【０００５】
コンタクト層の凹部で膜厚が薄くなっていると、ＴＦＴのゲート電極にオフ電圧が印加された際、コンタクト層の凹部で、活性層からソース電極／ドレイン電極に流れるキャリアをブロックできず、オフリーク電流が発生してしまう。凹部の膜厚がオフリーク電流の発生を抑制するのに充分な厚さとなるまで成膜すると、前述したように凹凸も大きくなる。そのため、コンタクト層（微結晶半導体層）の上に形成される活性層が、微結晶半導体層の凹凸を覆うことができず、活性層がない、もしくは、薄い部分ができてしまう。活性層のない、もしくは、薄い部分は、オン電流が活性層の中を平面方向に流れる際の抵抗となり、オン電流が減少してＴＦＴの電気特性が低下してしまう。
【課題を解決するための手段】
【０００６】
本発明は、上記問題を解決するためになされたもので、本発明にかかるトップゲート型薄膜トランジスタの製造方法は、
基板の上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極それぞれの上に、不純物を含有する微結晶半導体からなるコンタクト層を形成する工程と、
前記コンタクト層の上に活性層を形成する工程と、
前記活性層の上に絶縁層を形成する工程と、
前記絶縁層の上にゲート電極を形成する工程と、
を有する薄膜トランジスタの製造方法であって、
前記コンタクト層を形成する工程と前記活性層を形成する工程との間に、前記コンタクト層の表面を平坦化する工程を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、活性層の形成前に微結晶半導体からなるコンタクト層の表面を平坦化することにより、コンタクト層の凹凸を低減することができる。これにより、コンタクト層がオフリーク電流を抑制するのに充分な膜厚を確保するとともに、コンタクト層表面の凹凸を活性層がコンタクト層を覆うことのできる範囲に抑制することができる。その結果、特性の優れたトップゲート型ＴＦＴを提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係るＴＦＴの断面を示す概略図。
【図２】本発明の実施の形態に係るＴＦＴの製造方法を概略的に示す断面図。
【図３】実施例で形成したＴＦＴのＲａとオフリーク電流の関係を示すグラフ。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。すべての図面において、同一もしくは対応する部材には同一の符号を付し、一度説明した部材について重複する説明は省略する。
【００１０】
図１に、本発明に係る製造方法で形成されるＴＦＴの断面概略図を示す。図１において、１は基板、２は保護層、３はソース電極／ドレイン電極、４はコンタクト層（微結晶半導体層）、５は活性層、６はゲート絶縁膜、７はゲート電極である。Ａは平坦化処理された面を示す。
【００１１】
オフリーク電流は、ゲート電極７にＴＦＴをオフする電圧が印加されたとき、活性層からソース／ドレイン電極にキャリアが流れて生じる電流であると考えられる。そこで、オフリーク電流を抑制するため、活性層５とソース／ドレイン電極３との間に不純物を含有する半導体層からなるコンタクト層を設け、活性層５からソースドレイン電極３へのキャリアの流れを抑制する。ところが、そのコンタクト層４に膜厚が充分でない部分があると、トンネル効果により一部のキャリアがソース／ドレイン電極３に流れ込み、オフリーク電流が発生してしまう。
【００１２】
コンタクト層４を、オフリーク電流を抑制するのに充分な膜厚で形成しても、オフリーク電流を低減することが可能である。しかし、コンタクト層４の膜厚を厚くするほど微結晶半導体の粒径が大きくなり、コンタクト層４の表面の凹凸が大きくなるため、活性層５でコンタクト層４を覆うことが難しくなる。活性層の成膜に用いられるプラズマＣＶＤ法の場合、急峻な部分には膜が形成されにくく、凹凸の大きな表面に均一な厚さの膜を形成するのは難しい。従って、コンタクト層４表面の急峻な部分で活性層５の膜厚が薄くなり、活性層５の膜厚の薄い部分はオン電流が平面方向に流れる際の抵抗となり、ＴＦＴの電気特性が低下する。
【００１３】
そこで、本発明では、コンタクト層４の凹部の膜厚が、オフ時にキャリアの流れを抑制するのに十分な厚さとなるまで形成した後、その表面を平坦化して活性層を形成する。これにより、コンタクト層４の表面を活性層５でほぼ均一に覆うことができる。その結果、オフリーク電流が低減され、オン電流の大きい特性のＴＦＴを得ることができる。
【００１４】
次に、本発明にかかるＴＦＴの製造方法について、コンタクト層および活性層としてシリコンを主成分とする膜を例にとり、図２を参照しながら説明する。コンタクト層および活性層は、シリコンを主成分とする膜に限定されず、公知の半導体材料を用いることができる。本発明における結晶シリコン膜とは、ラマン分光法により５２０ｃｍ−１にラマンシフトが観測され、かつ、そのラマンスペクトルから得られる結晶の体積分率が２０％以上のシリコン膜を指す。そして、結晶シリコンのうち結晶粒径が１〜１００ｎｍ程度のものを微結晶シリコンと呼ぶ。５２０ｃｍ−１にラマンシフトが観察されても結晶の体積分率が２０％以下のものを非結晶シリコン、５２０ｃｍ−１にラマンシフトが観測されないものを非晶質シリコンとする。体積分率は、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３２（１９９３）ｐｐ．４９０８に記載の式（１）に基づいて算出することができる。
【００１５】
まず、高融点ガラス、石英、セラミック等の絶縁性、またはシリコン、ＳＵＳ等の導電性の基板１上に、プラズマＣＶＤ法やスパッタリング法によって、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮｘ）等からなる絶縁性の保護層２を形成する（図２（ａ））。プラズマＣＶＤ法で保護膜を形成する場合、ＳｉＯ２の材料ガスには、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）の混合ガス、ＳｉＮｘの材料ガスには、シラン（ＳｉＨ４）、アンモニア（ＮＨ３）と窒素（Ｎ２）の混合ガスを好適に用いることができる。ＳｉＮｘの成膜条件は、ＲＦパワー密度として一般的には、０．１〜１０Ｗ／ｃｍ２  、より望ましくは０．５〜５Ｗ／ｃｍ２  、圧力としては一般的には、０．５〜５Ｔｏｒｒ、より望ましくは０．７〜２Ｔｏｒｒである。
【００１６】
次に、スパッタリング法や真空蒸着法等により、ソース／ドレイン電極３となる導電層を１０〜３００ｎｍ形成する。導電層の材料には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、もしくはそれらの合金、もしくはそれらの積層膜が好ましい。前記導電層の上にレジストで所望の形状パターンが形成された後、ドライエッチング法やウェットエッチング法により不要な導電層が除去され、所望の形状の一対のソース／ドレイン電極３を形成する（図２（ｂ））。
【００１７】
次に、ソース／ドレイン電極３の上に、コンタクト層４となるｎ＋型の微結晶シリコン膜をプラズマＣＶＤ法にて形成する（図２（ｃ））。コンタクト層４の好ましい膜厚は、１０〜３００ｎｍ、より好ましくは２０〜１００ｎｍであるため、コンタクト層４の凹部の膜厚がこれ以上となるまで形成する。微結晶シリコン膜の形成に適した成膜条件は、ＲＦパワー密度０．０５〜１Ｗ／ｃｍ２、より望ましくは０．１〜０．８Ｗ／ｃｍ２である。圧力は、１．０〜１０Ｔｏｒｒ、より望ましくは１．５〜９Ｔｏｒｒである。材料ガスにはＳｉＨ４、ジシラン（Ｓｉ２Ｈ６）、ＳｉＨ２Ｃｌ２、四フッ化シラン（ＳｉＦ４）、ＳｉＨ２Ｆ２などのシリコン含有ガス、稀釈ガスには水素（Ｈ２）ガスや不活性ガスを用いることができる。微結晶シリコンの成膜には、シリコン含有ガスの水素稀釈率、すなわち、（Ｈ２流量）／（シリコン含有材料ガスの流量）が重要なパラメータであり、水素稀釈率は１００〜１００００、望ましくは３００〜３０００である。不純物添加ガスには、ＰＨ３、フッ化リン（ＰＦ３）、アルシン（ＡｓＨ３）、フッ化砒素（ＡｓＦ５）等を用いることができる。コンタクト層として好ましいｎ＋型微結晶シリコンのドープ量は、１％程度である。
【００１８】
形成されたコンタクト層４の表面は凹凸の形状となるため、平坦化工程を施す。平坦化工程には、化学的研磨、機械的研磨、あるいはそれらを組み合わせた化学的機械的研磨（ＣＭＰ）、プラズマ処理等を用いることができる。平坦化工程後の表面Ａは、原子間力顕微鏡（ＡＦＭ）による観察において、５μｍ四方内の平均面粗さＲａ≦１ｎｍとなっているのが好ましい。平坦化処理の後、ソース／ドレイン電極３と同様の方法を用いて、コンタクト層４をソース／ドレイン電極３を覆う所望の形状にパターニングする（図２（ｄ））。
【００１９】
次に、プラズマＣＶＤ法を用いて、活性層５を形成する。活性層５には、非晶質シリコン、非結晶シリコン、結晶シリコン、いずれのシリコン膜でも適用することができる。活性層５の膜厚は、２０〜３００ｎｍ、より好ましくは５０〜２００ｎｍである。活性層５となる非晶質シリコンの形成に適する成膜条件は、ＲＦパワー密度０．０１〜１Ｗ／ｃｍ２  、より好ましくは０．０１〜０．３Ｗ／ｃｍ２  、圧力０．５〜５Ｔｏｒｒ、より好ましくは０．７〜２．０Ｔｏｒｒである。材料ガスには、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＦ４、ＳｉＨ２Ｆ２などのシリコン含有ガス、稀釈ガスにはＨ２ガスや不活性ガスを好適に用いることができる。シリコン含有ガスの水素稀釈率は、１〜２０、より好ましくは１〜１５である。また、活性層５として結晶シリコンを成膜する場合の成膜条件は、不純物添加ガスを流さない点を除いて、コンタクト層４の微結晶シリコン膜の成膜条件と同様である。活性層５も、ソース／ドレイン電極３と同様の方法で、一対のコンタクト層４それぞれの一部と、一対のソース／ドレイン電極３の間とを覆うようにパターニングする（図２（ｅ））。
【００２０】
続いて、プラズマＣＶＤ法やスパッタリング法を用いて、活性層５を端部まで覆うゲート絶縁膜６を形成する。膜厚は、５０〜３００ｎｍが好ましい。このゲート絶縁膜６の材料には、ＳｉＯ２やＳｉＮｘが好適に用いられる。ＳｉＯ２膜やＳｉＮｘ膜をプラズマＣＶＤ法で形成する場合は、保護層２と同様の条件を用いることができる。ゲート絶縁膜６の上には、スパッタ法あるいは真空蒸着法を用いて、Ａｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、あるいはそれらの合金、あるいはそれらの積層膜により、膜厚１００〜６００ｎｍのゲート電極７を成膜する。その後、ソース／ドレイン電極３と同様の方法で、ゲート電極７をパターニングする（図２（ｇ））。
【００２１】
最後に、ソース／ドレイン電極３と同様のエッチング方法にて、ソース／ドレイン電極３と電気的に接続するためのコンタクトホールをゲート絶縁膜６およびコンタクト層４に形成して、ＴＦＴが完成する。
【００２２】
（実験例）
本発明にかかる製造方法にてトップゲート型のＴＦＴを形成し、評価を行なった。まず、図２（ａ）に示すように、絶縁基板であるガラス基板１上に、プラズマＣＶＤ法にて保護層２となるＳｉＮｘ膜を約２００ｎｍ成膜した。成膜条件は、材料ガスとしてＳｉＨ４を１６０ｓｃｃｍ、Ｎ２を２０００ｓｃｃｍ、ＮＨ３を１０００ｓｃｃｍ流し、圧力を１．６Ｔｏｒｒ、ＲＦパワーを２０００Ｗ、設定温度を３９５℃とした。
【００２３】
次に、図２（ｂ）に示すように、保護層２上に、スパッタ法にてＭｏを約３０ｎｍ成膜した後、島状にパターニングしてソース／ドレイン電極３を形成した。続いて、図２（ｃ）に示すように、ソース／ドレイン電極３の上に、コンタクト層４となるｎ＋型の微結晶シリコン膜をプラズマＣＶＤ法にて、約５０ｎｍ成膜した。成膜条件は、圧力を９Ｔｏｒｒ、ＲＦパワーを３００Ｗ、設定温度を２００℃とした。また、材料ガスにはＳｉＨ４、ＰＨ３、Ｈ２を用い、良質な微結晶シリコンを成膜を得るための水素希釈率の範囲に含まれるよう、流量比をＳｉＨ４：ＰＨ３：Ｈ２＝１００：１：１０００００（水素稀釈率は１０００）とした。得られたｎ＋型の微結晶シリコン膜の膜厚は、凹部で４８．９ｎｍ、凸部で５４．２ｎｍ、表面の平均粗さはＲａ＝１．８ｎｍであった。
【００２４】
続いて、ｎ＋型の微結晶シリコン膜の表面をＣＭＰを用いて研磨して平坦化する工程を行なった。研磨材には一般的なシリコンファイナル用スラリーを用い、回転数を９０ｒｐｍ、加圧を４ｐｓｉとして研磨を行い、コンタクト層４とした。研磨後のコンタクト層４の表面Ａの平均粗さはＲａ＝０．９ｎｍ、平均膜厚は３０ｎｍであった。続いて、図２（ｄ）に示すように、コンタクト層４を、ソース／ドレイン電極３を端部まで覆う島状にレジストにてパターンを形成し、ドライエッチングを用いてパターニングした。
【００２５】
次に、図２（ｅ）に示すように、活性層５として非晶質シリコン層を、プラズマＣＶＤにて形成した。非晶質シリコン層を、保護層２およびコンタクト層４を覆うようにプラズマＣＶＤ法にて約５０ｎｍ成膜した後、ソース／ドレイン電極３と同様の方法で、一対のコンタクト層４それぞれの一部と、一対のソース／ドレイン電極３の間とを覆うようにパターニングした。非晶質シリコン層の成膜条件は、圧力１Ｔｏｒｒ、ＲＦパワー１５０Ｗ、設定温度３９５℃、材料ガスは、ＳｉＨ４を２２５ｓｃｃｍ、Ｈ２を１０００ｓｃｃｍとした。
【００２６】
続いて、図２（ｆ）に示すように、ゲート絶縁膜６をプラズマＣＶＤ法にて約２００ｎｍ成膜した。成膜条件は、圧力１．３Ｔｏｒｒ、ＲＦパワー１１００Ｗ、設定温度３９５℃、材料ガスは、ＳｉＨ４を１００ｓｃｃｍ、Ｎ２を３５００ｓｃｃｍ、ＮＨ３を５００ｓｃｃｍとした。
【００２７】
最後に、ゲート絶縁膜６上に、スパッタ法にてＭｏを約１００ｎｍ成膜し、島状にパターニングして、ゲート電極７を形成した。その後、図２（ｇ）に示すようにゲート絶縁膜６をエッチングし、ソース／ドレイン電極に電気的に接続するためのコンタクトホールを形成して、ＴＦＴが完成した。
【００２８】
上記の方法で作製したＴＦＴの電気特性を測定した。測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、２５℃に保たれたステージ上にＴＦＴを載置して行なった。測定条件は、ソース電極に０Ｖ、ドレイン電極に０．１Ｖ、１Ｖ、１０Ｖをそれぞれ印加した状態でゲート電圧を−１０Ｖから＋１５Ｖまでスイープさせた。こうして得られた特性をＴＦＴのＶＧ−ＩＤ特性とした。
【００２９】
（比較例）
不純物を含有する半導体層の表面を平坦化する工程を省略した点を除いて、実験例と同様にしてＴＦＴを形成し、同様にＶＧ−ＩＤ特性の評価を行なった。表面の平均粗さはＲａ＝１．８ｎｍである。
【００３０】
上記のＶＧ−ＩＤ特性において、ドレイン電圧１０Ｖ、ゲート電圧−１０Ｖのとき、平坦化工程を施した実験例のＴＦＴは、平坦化工程を施していない比較例のＴＦＴに比べ、ドレイン電流が約２桁減少した。図３に、実験例、比較例それぞれについて、Ｒａとオフリーク電流との関係を示す。図３からわかるように、平坦化されたサンプルにおいてオフリーク電流が顕著に低減され、ＴＦＴは良好な特性を示すことがわかった。
【符号の説明】
【００３１】
１  基板
２  保護層
３  ソース／ドレイン電極
４  コンタクト層
５  活性層
６  ゲート絶縁層
７  ゲート電極
Ａ  平坦化処理面
【図１】
2011210817.tif 000003
【図２】
2011210817.tif 000004
【図３】
2011210817.tif 000005