(57)【要約】      （修正有）【課題】クラックの発生が防止されるとともに、表面平坦性が良好な窒化物半導体成長層が形成される窒化物半導体素子の製造方法を提供する。【解決手段】窒化物半導体素子の製造方法は、凹部からなる掘り込み領域を備えた加工基板に窒化物半導体薄膜を積層し、凹部の断面積に対して、凹部に埋め込まれた窒化物半導体薄膜の占める断面積の割合を０．８以下とする。このことにより、クラックを防止し、表面平坦性が良好な窒化物半導体成長層が形成できる。【選択図】図１
2011018912.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面の一部が窒化物半導体である窒化物半導体基板又は当該窒化物半導体基板上に窒化物半導体薄膜を積層した基板に、少なくとも１つの凹部からなる掘り込み領域と掘りこまれていない領域である丘部を形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域と前記丘部表面双方に、複数の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップと、前記窒化物半導体積層部上に絶縁膜を形成するとともに該絶縁膜上にｐ側電極パッドを形成する第３ステップと、を備えた窒化物半導体素子の製造方法において、
前記第１ステップ及び第２ステップにおいて、
前記凹部の延在する方向に対して垂直な面で切り取った前記凹部の断面部分と前記丘部表面から伸張する前記丘部表面に平行な線とによって囲まれる領域の断面積をＡとするとともに、前記凹部に積層された前記窒化物半導体薄膜の占める断面積をＢとし、
前記第２ステップにおいて全ての窒化物半導体薄膜を形成した後の状態での前記窒化物半導体薄膜による前記凹部の埋め込み具合Ｂ／Ａを０．８以下とし、
前記第３ステップにおいて、前記ｐ側電極パッドを前記掘り込み領域の上部に形成しないことを特徴とする窒化物半導体素子の製造方法。
【請求項２】
前記第３ステップにおいて、前記ｐ側電極パッドを前記掘り込み領域の端から５μｍ以上離して形成することを特徴とする請求項１に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体レーザ素子などの窒化物半導体素子の製造方法に関し、特に窒化物半導体基板を基板として用いる窒化物半導体素子に関するものである。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、及び、それらの混晶などの窒化物半導体は、ＡｌＧａＩｎＡｓ系半導体やＡｌＧａＩｎＰ系半導体に比べてバンドギャップＥｇが大きく、かつ直接遷移の半導体材料であるという特徴を有している。このため、これらの窒化物半導体は、紫外線から緑色に当たる短波長の光の発光が可能な半導体レーザや、紫外線から赤色まで広い発光波長範囲をカバーできる発光ダイオードなどの半導体発光素子を構成する材料として注目されており、高密度光ディスクやフルカラーディスプレー、さらには環境・医療分野など、広く応用が考えられている。
【０００３】
又、この窒化物半導体は、熱伝導性がＧａＡｓ系半導体などよりも高く、高温・高出力動作の素子の応用に期待される。更に、ＡｌＧａＡｓ系半導体における砒素（Ａｓ）、ＺｎＣｄＳＳｅ系半導体におけるカドミウム（Ｃｄ）などに相当する材料及びその原料（アルシン（ＡｓＨ3））などを使用しないため、環境への負荷が小さい化合物半導体材料として期待される。
【０００４】
しかしながら、従来、窒化物半導体素子の一つである窒化物半導体レーザ素子の製造において、１ウエーハ上に作製された窒化物半導体レーザ素子の数に対して、得られる良品の素子数の割合を示す歩留まりの値が、非常に低いという問題がある。この歩留まりは、１ウエーハから複数の窒化物半導体レーザ素子を構成するために分割する際、その分割する劈開方向が所望する方向となるか否かに影響される。
【０００５】
即ち、ウエーハ上に作製された窒化物半導体レーザ素子を、個々の窒化物半導体レーザ素子に分割するのに、まず、窒化物半導体レーザ素子の共振器方向に対して垂直な方向に沿ってウエーハを劈開して共振器端面を形成し、バー形状にする。その後、更に、劈開されバー形状となった窒化物半導体基板上の窒化物半導体レーザ素子を個々に分割するには、共振器方向と平行な方向に沿って、上述のようにして作製されたバーを分割する必要がある。このとき、ウエーハからバー形状に分割する場合は、ｎ型ＧａＮ基板などの窒化物半導体基板を用いていると、窒化物半導体基板及びその表面に積層された窒化物半導体成長層は、共振器方向に対して垂直な方向に劈開面を有し、容易に劈開が可能である。
【０００６】
しかしながら、ｎ型ＧａＮ基板などの窒化物半導体基板の結晶構造は、六方晶系であり、共振器方向と平行な方向に劈開面を有しないため、バーを個々の窒化物半導体レーザ素子に分割することが難しい。よって、この分割の際、微小な欠けであるチッピングやクラックが発生するだけではなく、意図しない方向に割れるなどして、結果、歩留まり低下の原因となっていた。
【０００７】
このような問題に対して、基板上に窒化物半導体成長層を積層した後、ダイシング装置を用いて窒化物半導体成長層表面から基板の途中まで溝を切り込むとともに、基板の厚みを研磨によって薄くし、更に、ダイシング装置によって形成された溝の表面にスクライブラインを入れ、基板に荷重をかけることによって、歩留まり良く窒化物半導体レーザ素子などを分割する方法が提案されている（特許文献１参照）。
【０００８】
又、歩留まりを落としている別の原因として、クラックの発生が挙げられる。このクラックは、基板上に積層させる窒化物半導体成長層が原因で発生する場合がある。即ち、窒化物半導体レーザ素子を作製するとき、基板上に窒化物半導体成長層が積層され、窒化物半導体成長層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなど異なる種類の膜から構成される。このとき、窒化物半導体成長層を構成する各膜は、格子定数が異なり、格子不整合が生じため、クラックが発生する。そこで、加工された基板を用い、窒化物半導体成長層を成長後、窒化物半導体成長層の表面を平坦化せず、くぼみを形成することで、クラックを低減する方法が提案されている(特許文献２参照)。例えば、特許文献２に記載の方法を使用することで、基板上に形成される窒化物半導体成長層を構成する各膜の格子不整合が原因で発生するクラックを、抑制することができる。
【０００９】
上述した特許文献２に記載された技術を用いて窒化物半導体レーザ素子を作製する際、例えば、その窒化物半導体成長層が図１２のように構成される。
【００１０】
即ち、エッチングが行われたｎ型ＧａＮなどから成る加工基板１０表面に形成された窒化物半導体成長層１１は、例えば、加工基板１０の表面に、層厚１．０μｍのｎ型ＧａＮ層１２０と、層厚１．５μｍのｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１２１と、層厚０．２μｍのｎ型Ａｌ0.1Ｇａ0.9Ｎ第２クラッド層１２２と、層厚０．１μｍのｎ型Ａｌ0.062Ｇａ0.938Ｎ第３クラッド層１２３と、層厚０．１μｍのｎ型ＧａＮガイド層１２４と、層厚４ｎｍのＩｎＧａＮ井戸層が３層及び層厚８ｎｍのＧａＮ障壁層が４層から成る多重量子井戸活性層１２５と、層厚２０ｎｍのｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１２６と、層厚０．０５μｍのｐ型ＧａＮガイド層１２７と、層厚０．５μｍのｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層１２８と、層厚０．１μｍのｐ型ＧａＮコンタクト層１２９と、が順に積層され構成されている。尚、多重量子井戸活性層１２５は、障壁層／井戸層／障壁層／井戸層／障壁層／井戸層／障壁層の順序で形成される。
【００１１】
このようにして、加工された加工基板１０表面上に、窒化物半導体成長層１１をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法を用いて積層することで図１１のように、窒化物半導体成長層１１表面に窪みのある窒化物半導体ウエーハが形成される。尚、図１１には、図面方位も併せて表示する。
【００１２】
尚、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、以下において、そのような表記ができないため、絶対値の前に負号「−」を付して負の指数を表す。
【００１３】
又、「加工基板」は、窒化物半導体基板、又は窒化物半導体基板表面に積層された窒化物半導体薄膜表面上に、掘り込み領域と丘が形成された基板であるとする。更に、Ｍｇがドーピングされるｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１２６、ｐ型ＧａＮガイド層１２７、ｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層１２８、ｐ型ＧａＮコンタクト層１２９、が積層されて得られる窒化物半導体層を、以下では「ｐ層」とする。
【００１４】
図１１に示す加工基板１０として用いられたのがｎ型ＧａＮ基板であり、［１−１００］方向に向かって、ＲＩＥ（Reactive Ion Etching）などのドライエッチング技術を用いて、ストライプ状に掘り込み領域１６が形成されている。当該掘り込み領域の幅が５μｍとされ、深さは３μｍとされるとともに、隣接する堀り込み領域との周期が１５μｍとされる。このようなエッチングが行われた加工基板１０上に、図１２のような積層構造の窒化物半導体成長層１１をＭＯＣＶＤ法などの成長方法で作製する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平５−３１５６４６号公報
【特許文献２】特開２００２−２４６６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の特許文献２による技術で、加工基板１０としてｎ型ＧａＮ基板を用い、このｎ型ＧａＮ基板上に窒化物半導体成長層１１をＭＯＣＶＤ法などを用いエピタキシャル成長させることで、窒化物半導体レーザ素子を作製したところ、クラックの低減には効果があったが、歩留まりは大きく向上しなかった。これは、窒化物半導体成長層１１上にくぼみを残すと、残した窪みが原因となり、膜の平坦性が悪化したためである。平坦性が悪化すれば、窒化物半導体成長層１１内で各層厚がばらつき、窒化物半導体レーザ素子ごとの特性が異なり、規格の範囲内の特性を満たす素子は減少する。よって、歩留まりを向上させるには、クラック発生の低減だけではなく、膜の平坦性も向上させる必要がある。
【００１７】
又、図１１及び図１２のように形成した窒化物半導体ウエーハ面内の表面平坦性を測定したところ、［１−１００］方向に測定した表面平坦性の測定結果が図１３のようになる。尚、測定長６００μｍ、測定時間３ｓ、触針圧３０ｍｇ、水平分解能１μｍ/sample、の測定条件によって測定を行った。このとき、測定した６００μｍ幅の領域で、表面の最も高い部分と最も低い部分との段差は、図１３のグラフより、２００ｎｍとなった。
【００１８】
このように平坦性に差があるのは、図１１（ｂ）に示すように、加工基板１０上表面に積層された窒化物半導体成長層１１の各層の膜厚が、ウエーハの位置によって異なるためである。よって、窒化物半導体レーザ素子の特性が、素子が作製されたウエーハの面内位置によって、大きく異なるものとなり、窒化物半導体レーザ素子の特性に大きな影響を与えるＭｇをドープしたｐ層厚（図１２に示すｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１２６からｐ型ＧａＮコンタクト層１２９まで積層されたｐ層の層厚の和に相当する）が、基板の面内位置によって大きく異なるものとなる。
【００１９】
又、電流狭窄構造であるリッジ構造を作りこむ際に、２μｍ幅のストライプ状にリッジ部を残し、他の部分はＩＣＰ(Inductively Coupled Plasma)装置などを用いたドライエッチング技術を用いてエッチングされる。よって、エッチング前のｐ層厚がウエーハの面内位置によって異なれば、窒化物半導体レーザ素子の特性に最も影響を与えるエッチング後のｐ層の残り膜厚も、ウエーハの面内位置によって大きく異なることとなる。これらのことが原因で、窒化物半導体レーザ素子同士の間で層厚が異なるばかりか、一つの窒化物半導体レーザ素子内においても、ｐ層の残り膜厚がほとんど無い部分と、大幅に残ってしまう部分とが混在することになる。このように、ｐ層の残り膜厚がばらつくと、窒化物半導体レーザ素子の寿命などの特性にも影響を与える。
【００２０】
又、ウエーハ面内でこの様な大きな層厚分布が存在するのは、窒化物半導体基板を含む加工基板の丘の部分にエピタキシャル成長する膜の成長速度が、掘り込み領域の影響で変化し、そのウエーハ面内で均一性が悪化したためであると考えられる。
【００２１】
即ち、図１４（ａ）のように、掘り込み領域１６が形成された加工基板１０に対して、エピタキシャル成長を開始させると、成長の始めた初期段階では、図１４（ａ）のように、掘り込み領域１６の底面部１４４上に成長した窒化物半導体薄膜から成る底面成長部１４２が、掘り込み領域１６の部分の一部しか埋めていない。このとき、丘の上面部１４３表面で成長する窒化物半導体薄膜から成る上面成長部１４１は、窒化物半導体薄膜表面が平坦な状態で成長が進行する。
【００２２】
上述の図１４（ａ）の状態から、窒化物半導体薄膜のエピタキシャル成長が進行していくと、図１４（ｂ）のように、掘り込み領域１６の底面部１４４上に成長した窒化物半導体薄膜から成る底面成長部１４２が掘り込み領域１６をほとんど埋めてしまい、丘の上面部１４３表面で成長した窒化物半導体薄膜から成る上面成長部１４１と成長部１４５を介して連結した状態になる。このような状態になると、丘の上面部１４３上で成長した窒化物半導体薄膜表面に付着した原料となる原子・分子が、マイグレーションなどをおこし、成長部１４５や底面成長部１４２に移動してしまう。このマイグレーションなどによる原子・分子の移動はウエーハ面内で非常に不均一に発生し、又、ウエーハ面内でその移動距離が異なる。その結果、図１４（ｂ）のように、上面成長部１４１表面の平坦性が悪化する。
【００２３】
このような窒化物半導体薄膜の平坦性は、オフ角度のウエーハ面内分布や基板曲率のウエーハ面内分布などの窒化物半導体基板自体の不均一性、またはエピタキシャル成長速度の基板面内の不均一性、掘り込みプロセスの基板面内の不均一性などが影響して、［１−１００］方向においても悪化する。即ち、掘り込み領域１６が埋まるまでの時間が［１−１００］方向によって異なり、早く埋まってしまった部分は、丘の上面成長部１４１からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部１４５又は底面成長部１４２に移動する。よって、移動したところで窒化物半導体薄膜を形成する時間が長くなり、結果、掘り込み領域１６に形成される窒化物半導体薄膜の膜厚が厚くなる。一方、掘り込み領域１６が埋まりきらなかった部分では、窒化物半導体薄膜の原料となる原子・分子が丘の上面成長部１４１から掘り込み領域１６に移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。よって、この掘り込み領域１６に形成される窒化物半導体薄膜の膜厚は、掘り込み領域１６が早く埋まってしまった部分よりも薄くなる。
【００２４】
又、窒化物半導体薄膜の成長速度がウエーハ表面に供給される原子・分子のフラックスなどによって律速されている、いわゆる供給律速な状態であるとき、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域１６に流れこんだ場合、ウエーハ表面全体に供給される原料となる原子・分子のフラックスが一定であるので、丘の上面部１４３上に窒化物半導体薄膜が成長する上面成長部１４１部分の膜厚は、薄くなる。逆の場合、即ち、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域１６に流れ込まない場合、丘の上面部１４３上に窒化物半導体薄膜が成長する上面成長部１４１部分の膜厚は、厚くなる。
【００２５】
上述のようにして、丘の上面部１４３上の上面成長部１４１の層厚がウエーハ面内で異なり、結果、窒化物半導体薄膜表面の平坦性が悪化することになる。即ち、平坦性を向上させるには、丘の上面成長部１４１からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部１４５又は底面成長部１４２に移動して窒化物半導体薄膜を形成することを抑制する必要がある。
【００２６】
更に、上述の特許文献２による技術で、窒化物半導体レーザ素子を作製した場合、窒化物半導体成長層１１表面の窪み部分に、電極を作製すると、その窪み部分に電流のリークパスが発生し、正常なＩ−Ｖ特性が得られないことが分かった。通常、窪み上には、ＳｉＯ2などの絶縁膜が形成され、その上に電極が作製されているが、窪みが存在しているために、その表面上に絶縁膜が均一に成膜されず、小さなクラック、非常に薄い領域、小さな穴（ピット）などが多数発生している。このため、この不均一な絶縁膜の部分を通して、電流リークが発生する。
【００２７】
又、上述の特許文献１による技術を用いて窒化物半導体基板上に作製した窒化物半導体レーザ素子を個々の素子に分割する場合、窒化物半導体基板上に窒化物半導体成長層を積層した後にダイシング装置を用いて溝を形成するため、窒化物半導体成長層内にダメージが発生し、窒化物半導体レーザ素子の特性が劣化する場合があることが分かった。
【００２８】
このような問題を鑑みて、本発明は、窒化物半導体基板上に窒化物半導体成長層を積層し窒化物半導体レーザ素子などの窒化物半導体素子を作製するに際し、クラックの発生を防止し、併せて、丘表面の上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することにより、表面平坦性が良好な窒化物半導体成長層を形成し、電流リークパスやダメージの無い窒化物半導体素子の製造方法を提案することを目的とする。
【課題を解決するための手段】
【００２９】
上記目的を達成するために本発明は、少なくとも表面の一部が窒化物半導体である窒化物半導体基板又は当該窒化物半導体基板上に窒化物半導体薄膜を積層した基板に、少なくとも１つの凹部からなる掘り込み領域と掘りこまれていない領域である丘部を形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域と前記丘部表面双方に、複数の窒化物半導体薄膜からなる窒化物半導体積層部を積層する第２ステップと、前記窒化物半導体積層部上に絶縁膜を形成するとともに該絶縁膜上にｐ側電極パッドを形成する第３ステップと、を備えた窒化物半導体素子の製造方法において、前記第１ステップ及び第２ステップにおいて、前記凹部の延在する方向に対して垂直な面で切り取った前記凹部の断面部分と前記丘部表面から伸張する前記丘部表面に平行な線とによって囲まれる領域の断面積をＡとするとともに、前記凹部に積層された前記窒化物半導体薄膜の占める断面積をＢとし、前記第２ステップにおいて全ての窒化物半導体薄膜を形成した後の状態での前記窒化物半導体薄膜による前記凹部の埋め込み具合Ｂ／Ａを０．８以下とし、前記第３ステップにおいて、前記ｐ側電極パッドを前記掘り込み領域の上部に形成しないことを特徴とする。
【００３０】
また、このような窒化物半導体素子の製造方法において、前記第３ステップにおいて、前記ｐ側電極パッドを前記掘り込み領域の端から５μｍ以上離して形成しても構わない。
【００３１】
又、このような窒化物半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域において、開口幅が１００μｍより大きい前記凹部を形成し、前記第２ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの０．８倍以下とする。又、掘り込み領域を構成する凹部がストライプ状に形成されても構わないし、桝目状に形成されても構わない。
【００３２】
このような方法によると、前記凹部の開口幅が大きいため、前記掘り込み領域と前記丘部表面双方に成長する前記窒化物半導体薄膜の成長速度が略等しく、よって、略等しい膜厚となる。よって、上述した条件を満たすと、前記埋め込み具合Ｂ／Ａが０．８以下に抑えられる。
【００３３】
又、このような窒化物半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域において、開口部幅が３０μｍより大きく１００μｍ以下である前記凹部を形成し、前記第２ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの２倍以下とする。
【００３４】
このような方法によると、前記凹部の開口部幅が３０μｍより大きく１００μｍ以下となり、開口部幅が狭いために、前記窒化物半導体薄膜の原料となる原子・分子が前記掘り込み領域内に十分に入り込むことができない。このため、前記掘り込み領域内での前記窒化物半導体薄膜の成長速度は、前記丘部表面における前記窒化物半導体薄膜の成長速度より、小さくなり、膜厚も前記丘部表面における窒化物半導体薄膜より、小さくなる。よって、上述した条件を満たすと、前記埋め込み具合Ｂ／Ａが０．８以下に抑えられる。
【００３５】
又、このような窒化物半導体素子の製造方法において、前記第１ステップにおいて、前記掘り込み領域において、開口部幅が２μｍ以上３０μｍ以下である前記凹部を形成し、前記第２ステップにおいて、前記丘部表面から前記窒化物半導体積層部表面までの厚さである合計膜厚を、前記凹部の深さの３倍以下とする。
【００３６】
このような方法によると、前記凹部の開口部幅が３０μｍ以下となり、上述した開口幅１００μｍ以下の場合と比較して、さらに前記凹部の開口部幅が狭いために、前記窒化物半導体薄膜の原料となる原子・分子が前記掘り込み領域内に、さらに入り込むことができない。このため、前記掘り込み領域内での前記窒化物半導体薄膜の成長速度は、前記丘部表面における前記窒化物半導体薄膜の成長速度より、さらに小さくなり、膜厚も前記丘部表面における前記窒化物半導体薄膜より、さらに小さくなる。よって、上述した条件を満たすと、前記埋め込み具合Ｂ／Ａが０．８以下に抑えられる。又、前記凹部の開口部の幅が２μｍより小さくなると、前記掘り込み領域の上部で前記窒化物半導体薄膜が会合し、前記掘り込み領域に空洞が形成され、その結果、前記窒化物半導体薄膜の平坦性が悪く、クラック低減の効果が低くなる。よって、前記凹部の開口幅は２μｍ以上が好ましい。
【００３７】
又、このような窒化物半導体素子の製造方法において、前記第１ステップにおいて、前記丘部の幅を９２μｍ以上４ｍｍ以下とするものとしても構わない。
【００３８】
このような方法によると、前記電極パッド上にワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径（８０μｍ以上）と、掘り込み領域における凹部の開口幅（２μｍ以上）と、上述した前記電極パッドの両端と前記掘り込み領域の端との距離（５μｍ以上×２）とを、考慮すると前記丘部の幅は９２μｍ以上必要である。又、積層される前記窒化物半導体薄膜のクラックを防止するために、前記丘部の幅は４ｍｍ以下が好ましい。
【００３９】
又、このような窒化物半導体素子の製造方法において、２つの隣接する前記掘り込み領域に挟まれた前記丘部に、１つの前記窒化物半導体素子を形成するものとして構わないし、複数の前記窒化物半導体素子を形成するものとしても構わない。
【００４０】
又、このような窒化物半導体素子の製造方法において、前記加工基板の前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側又は表面側をスクライビングして、チップ分割を実施するものとして構わない。
【００４１】
又、このような窒化物半導体素子の製造方法において、前記加工基板を窒化物半導体素子の前記掘り込み領域の延在する第１方向と垂直な方向で劈開し複数の前記窒化物半導体素子が搭載されたバーを形成する第４ステップと、作製された前記バーを前記第１方向と平行な方向で分割することで前記バー上の前記窒化物半導体素子を個々のチップにチップ分割する第５ステップとを、備え、前記第５ステップにおいて、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側をスクライビングして、前記共振器方向と平行なスクライブラインを形成した後、前記チップ分割を実施するものとしても構わない。
【００４２】
又、このような窒化物半導体素子の製造方法において、前記第４ステップと前記第５ステップを備えるとともに、前記第５ステップにおいて、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記窒化物半導体基板の裏面側と、前記丘部に積層された前記窒化物半導体積層部表面又は前記丘部の直下部分となる前記窒化物半導体基板の裏面側とを、スクライビングして前記チップ分割を実施するものとしても構わない。
【００４３】
又、このような窒化物半導体素子の製造方法において、前記第４ステップと前記第５ステップを備えるとともに、前記第５ステップにおいて、前記スクライブラインを、実線状のスクライブラインとして前記バーの端から端まで形成するものとしても構わない。
【００４４】
又、このような窒化物半導体素子の製造方法において、前記第４ステップと前記第５ステップを備えるとともに、前記第５ステップにおいて、前記スクライブラインを、実線状のスクライブラインとして前記バーの一部分に形成するものとしても構わない。
【００４５】
又、このような窒化物半導体素子の製造方法において、前記第４ステップと前記第５ステップを備えるとともに、前記第５ステップにおいて、前記スクライブラインを、破線状のスクライブラインとして前記バーの端から端まで形成するものとしても構わない。
【００４６】
又、このような窒化物半導体素子の製造方法において、前記第４ステップと前記第５ステップを備えるとともに、前記第５ステップにおいて、前記スクライブラインを、前記第１方向と垂直な方向に形成された端面側になる端部に形成するものとしても構わない。
【００４７】
更に、本発明の窒化物半導体素子は、上述したいずれかに記載の前記窒化物半導体素子の製造方法によって製造されることを特徴とする。
【発明の効果】
【００４８】
本発明によると、加工基板上に窒化物半導体成長層を積層し窒化物半導体素子を作製するに際し、窒化物半導体薄膜による掘り込み領域における凹部の埋め込み具合Ｂ／Ａを０．８以下とすることにより、クラックの発生を防止する。又、このように埋め込み具合を設定することで、丘部表面に窒化物半導体薄膜が積層した上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することができる。以上より、窒化物半導体基板上に、表面平坦性が良好な窒化物半導体成長層を形成することができる。
【００４９】
又、本発明によると、掘り込み領域の上部に電極パッドを形成せず、又、掘り込み領域の端部から電極パッドまでの距離を５μｍ以上とすることにより、掘り込み領域における平坦でない窒化物半導体成長層の表面にＳｉＯ2などの絶縁膜を形成した場合に発生するクラック、貫通転位、穴、部分的に薄い部分などの影響だけではなく、掘り込み領域が窒化物半導体薄膜で埋まっていく過程において発生する窒化物半導体薄膜中の欠陥、転位、クラックなどの影響も受けない。その結果、電流リークパスやダメージの無い窒化物半導体素子を製造できる。
【００５０】
又、本発明によると、掘り込み領域に積層された窒化物半導体積層部表面又は掘り込み領域の直下部分となる窒化物半導体基板の裏面側をスクライビングして、掘り込み領域の延在する方向と平行なスクライブラインを形成した後、チップ分割を実施する。このため、掘り込み領域が完全には埋まっていない状態とするため、この掘り込み領域に溝を形成することができる。そして、この溝をチップ分割の際のガイドとすることができるため、チッピングや意図しない方向への分割などの発生を防ぐことができる。又、スクライブラインが掘り込み領域からはずれている場合、チップ分割する際に、割れる方向がスクライブラインから離れて意図しない方向に割れが進行しても、隣接する掘り込み領域に到達すると、当該掘り込み領域内の溝に沿って割れを進行させることができる。よって、この意図しない方向に割れが発生した場合においても、隣接する窒化物半導体素子を破壊することがない。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態における窒化物半導体レーザ素子の概略図である。
【図２】様々な形状の掘り込み領域が形成された加工基板の概略断面図である。
【図３】本発明の実施形態における加工基板の概略図である。
【図４】本発明の実施形態における掘り込み領域の埋め込み具合Ｃの説明図である。
【図５】埋め込み具合Ｃとｐ層厚の平均偏差σの相関図である。
【図６】埋め込み領域の埋め込み具合の説明図である。
【図７】本発明の実施形態におけるバー形状に分割された窒化物半導体基板の概略図である。
【図８】本発明の実施形態における窒化物半導体レーザ素子のチップ分割の説明図である。
【図９】本発明の実施形態におけるチップ分割された窒化物半導体レーザ素子の概略断面図である。
【図１０】本発明の実施形態における窒化物半導体レーザ素子のチップ分割の説明図である。
【図１１】従来の加工基板上に窒化物半導体成長層を積層させたウエーハの概略図である。
【図１２】窒化物半導体成長層の概略断面図である。
【図１３】従来の加工基板上に窒化物半導体成長層を積層させたウエーハの表面段差プロット図である。
【図１４】平坦性悪化のモデルを説明する説明図である。
【発明を実施するための形態】
【００５２】
まず、本明細書において、いくつかの用語の意味を予め明らかにしておく。まず、「掘り込み領域」とはたとえば図２に示されているように窒化物半導体基板表面でストライプ状に加工された凹部を意味する。図２は掘り込み加工を実施した後の基板の概略断面図である。掘り込み領域の断面形状は、必ずしも矩形状である必要はなく、図２に示したように、△形状、もしくは台形の形状でも構わなく、凹凸の段差を生じさせるものであれば良い。又、掘り込み領域は必ずしも単独の凹部でなくても、後述するように複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない（図１０参照）。
【００５３】
又、「丘」は、同様にストライプ状に加工された凸部である。図２に示された掘り込み領域と丘は１方向に沿って加工されたストライプ配列であるが、掘り込み領域または丘が互いに交差し合った桝目配列であってもよい。また、一つの基板上に異なる形状の掘り込み領域、掘り込み深さ、幅が異なる掘り込み領域が存在していても良い。また、一つの基板上で掘り込み領域が形成される周期が異なっても構わない。
【００５４】
「窒化物半導体基板」は、ＡｌxＧａyＩｎzＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）から成る基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約１０％以下がＡｓ、Ｐ、またはＳｂの元素で置換されても構わない（但し、基板の六方晶系が維持されている。）。又、窒化物半導体基板中に、Ｓｉ、Ｏ、Ｃｌ、Ｓ、Ｃ、Ｇｅ、Ｚｎ、Ｃｄ、Ｍｇ、またはＢｅがドーピングされても構わない。更に、ｎ型窒化物半導体としては、これらのドーピング材料のうちでも、Ｓｉ、Ｏ、およびＣｌが特に好ましい。窒化物半導体基板の主面方位としては、Ｃ面｛０００１｝、Ａ面｛１１−２０｝、Ｒ面｛１−１０２｝、Ｍ面｛１−１００｝、または｛１−１０１｝面が好ましく用いられ得る。また、これらの結晶面方位から２°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。
【００５５】
次に、本発明の実施形態について、図面を参照して説明する。尚、本実施形態において、窒化物半導体素子の一例として窒化物半導体レーザ素子について説明を行うが、本発明は他の窒化物半導体素子にも適用可能である。図１（ａ）は、本実施形態における窒化物半導体レーザ素子の概略断面図であり、図１（ｂ）は図１（ａ）の上面図である。図３（ｂ）は、本発明の実施形態の、窒化物半導体薄膜を成長させる前の加工基板１０の概略断面図であり、図３（ａ）は図３（ｂ）の上面図である。面方位も併せて表示する。図３に示した加工基板１０上に、例えば、図１２のような構成の窒化物半導体成長層１１を積層させるなどして、図１の窒化物半導体レーザ素子を得る。
【００５６】
本実施形態の窒化物半導体レーザ素子では、凹部となる掘り込み領域１６を備えた窒化物半導体基板より成る加工基板１０に窒化物半導体成長層１１を成長させることで作製される。このような窒化物半導体レーザ素子において、まず、加工基板１０の作製方法について、図面を参照して説明する。尚、本実施形態では加工基板１０としてｎ型ＧａＮ基板を用いるものとする。まず、ｎ型ＧａＮ基板の全面に膜厚１μｍのＳｉＯ2などをスパッタ蒸着し、引き続き、一般的なフォトリソグラフィ工程において、ストライプ形状のフォトレジストパターンを、レジスト開口部の幅５μｍ、ストライプ中心部と隣接するストライプ中心部との[１１−２０]方向と平行な方向での間隔（以下、周期）が４００μｍとなるように、[１−１００]方向に形成する。次に、ＲＩＥ（Reactive Ion Etching）技術などのドライエッチング技術を用い、ＳｉＯ2及びｎ型ＧａＮ基板をエッチングすることで、掘り込み深さＹを５μｍ、開口幅Ｘを５μｍとする掘り込み領域１６を形成する。その後、エッチャントとしてＨＦ（フッ酸）などを用いてＳｉＯ2を除去し、図３に示すような、その表面に窒化物半導体成長層１１が積層される前の加工基板１０を得る。尚、上述したＳｉＯ2の蒸着方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマＣＶＤ法などの方法を用いても構わない。又、レジストパターンについても、その周期は上述の４００μｍに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。
【００５７】
このように加工基板１０に掘り込み領域１６を作製する際のエッチング方法として、ドライエッチング技術、もしくはウエットエッチング技術を用いて構わない。又、加工基板１０は、上述のようにｎ型ＧａＮ基板表面に直接、掘り込み領域１６を掘り込むことで形成しても構わないし、ｎ型ＧａＮ基板の表面に、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。
【００５８】
上述のようにして得られた加工基板１０上に、ＭＯＣＶＤ法などの周知の技術を適宜用いて、図１２で示したような窒化物半導体成長層１１をエピタキシャル成長させることで、図１に示された窒化物半導体レーザ素子を作製する。
【００５９】
図１の窒化物半導体レーザ素子は、上述のようにして作製された掘り込み領域１６を備える加工基板１０上に、図１２で示した複数の窒化物半導体薄膜が積層された窒化物半導体成長層１１が形成されている。また、窒化物半導体成長層１１の表面にはレーザ光導波路であるレーザストライプ１２と、レーザストライプ１２を挟むように設置されて、電流狭窄を目的としたＳｉＯ2膜１３とが形成される。そして、このレーザストライプ１２及びＳｉＯ2膜１３それぞれの表面には、ｐ側電極１４が形成され、又、加工基板１０の裏面にはｎ側電極１５が形成される。又、レーザストライプ１２直上のｐ側電極１４表面の凸部をストライプ１７とする。
【００６０】
このような、リッジ構造を備えた窒化物半導体レーザ素子は、加工基板１０上に窒化物半導体成長層１１を積層した後、周知の技術を適宜用いて作製されるので、その詳細な作製方法などの説明は省略する。そして、この窒化物半導体成長層１１が積層されることで、加工基板１０（ウエーハ）上に構成された複数の窒化物半導体レーザ素子を、個々の素子に分割する。即ち、まず、ウエーハを［１１−２０］方向（図１参照）と平行な方向に沿って劈開し、図７に示すように、複数の窒化物半導体レーザ素子を備えたバー状のものにする。この際、本実施形態では共振器方向（［１−１００］方向）の長さである共振器長を６００μｍとするが、この値に限定されるものではなく、好ましくは、共振器長が３００μｍから１２００μｍであれば良い。そして、分割して得られたバーをチップ分割することで個々の窒化物半導体レーザ素子を得る。このチップ分割の詳細については、後述する。
【００６１】
上述のようにして図１の窒化物半導体レーザ素子が得られる。ここで、レーザストライプ１２の中央部と掘り込み領域１６の端部との距離をｄとする。本実施形態ではｄ＝４０μｍとする。尚、図１は、断面構造を分かりやすくするために、後述する実際にチップ分割する位置である掘り込み領域とは別の箇所でチップ分割を実施することで得た窒化物半導体レーザ素子の断面を示す図としている。
【００６２】
又、図１のような窒化物半導体レーザ素子において、ｐ側電極１４は、窒化物半導体成長層１１に近い側から、Ｍｏ／Ａｕ、又は、Ｍｏ／Ｐｔ／Ａｕ、もしくはＡｕ単層のみ、などから形成される。また、本実施形態では、電流狭窄のための絶縁膜としてＳｉＯ2膜１３を用いているが、絶縁膜材料として、ＺｒＯ、ＴｉＯ2などを用いても構わない。
【００６３】
このような窒化物半導体レーザ素子において、掘り込み領域１６における窒化物半導体薄膜の成長過程と丘上に成長した窒化物半導体薄膜の平坦性との相関について、以下に説明する。
【００６４】
掘り込み領域１６が形成された加工基板４０に対して、エピタキシャル成長を開始させると、図４（ａ）に示すように、丘の上面部４３と、掘り込み領域１６内の側面部４４及び底面部４５とに、窒化物半導体薄膜がそれぞれ、上面成長部４１、掘り込み領域内成長部４２として成長する。尚、窒化物半導体薄膜を成長させる前の加工基板４０に形成された掘り込み領域１６の開口幅をＸ、深さをＹとする。又、丘の上面部４３の表面上から表面と平行に延長した線を掘り込み領域境界線４６とする。このとき、更に、掘り込み領域１６において、側面部４４と底面部４５と掘り込み領域境界線４６で囲まれた部分の断面積をＡとする。即ち、断面積Ａの値は、Ｘ×Ｙと同じ値である。
【００６５】
エピタキシャル成長を始めた初期段階では、図４（ａ）に示すように、丘の上面部４３表面に窒化物半導体薄膜が成長した上面成長部４１と、掘り込み領域１６内の側面部４４及び底面部４５に窒化物半導体薄膜が成長した掘り込み領域内成長部４２とが、分離している。又、窒化物半導体薄膜の成長が進行していくと、図４（ｂ）に示すように、丘の上面部４３上に成長した上面成長部４１と、掘り込み領域１６において成長した掘り込み領域内成長部４２とが、成長部４７を介して、結合してしまう。尚、このように掘り込み領域１６より成長する掘り込み領域内成長部４２の断面積をＢとし、上述した断面積Ａに対する断面積Ｂの割合（％）をＣとし、掘り込み領域１６における窒化物半導体薄膜の埋め込み具合を表すものとする。
【００６６】
この埋め込み具合Ｃは、例えば、図６（ａ）のように掘りこみ領域１６が窒化物半導体薄膜が積層し、掘り込み領域内成長部４２によって埋まっている場合においては、成長後の窒化物半導体薄膜の表面が平坦であるか、どうかに関わらず、１００％とする。又、図６（ｂ）のように、掘り込み領域１６が、積層した窒化物半導体薄膜（掘り込み領域内成長部４２）によって完全には埋まっていない場合は、上述した計算方法でＣが算出されて、（Ｂ／Ａ）×１００となる。又、図６（ｃ）のように、上面成長部４１の横方向の成長速度が速く、その結果、掘り込み領域１６に空洞６１を形成した状態で、当該空洞６１の上部で窒化物半導体薄膜（上面成長部４１）が会合した場合は、窒化物半導体薄膜表面の平坦性が悪くなる。よって、クラック低減の効果が低いので、本実施形態においては含めないものとする。
【００６７】
又、平坦性の評価方法について、以下に説明する。図１に示す掘り込み領域１６を備えた加工基板１０に、複数の窒化物半導体薄膜から成る窒化物半導体成長層１１を積層することで得られたウエーハを、光学干渉顕微鏡を用いて、リッジ構造を形成するエッチング前のｐ層厚を測定した。このｐ層厚のウエーハ面内のばらつきを、平坦性の指標とした。即ち、このときのｐ層厚の設計値を０．６７０μｍとしてウエーハ面内で２０箇所測定し、その平均偏差をσを求めた。この平均偏差σは測定した２０箇所の膜厚のばらつき度合いを示し、平均偏差σが大きいと、ＦＦＰ（Far Field Pattern）、閾値電流、スロープ効率などの窒化物半導体レーザ素子の諸特性のばらつきが大きくなる。この平均偏差σの値は、窒化物半導体レーザ素子の特性のばらつきを抑えるためには０．０１以下に抑える必要がある。尚、平均偏差σとは、測定された２０箇所の層厚の各々の値と２０箇所の層厚の平均値との差の絶対値の総和を、２０で割った結果である。
【００６８】
図５に、掘り込み領域１６における窒化物半導体薄膜の埋め込み具合Ｃと、リッジ構造を形成するエッチング前のｐ層厚のばらつき度合いを示す平均偏差σとの関係を示す。図５のグラフから、埋め込み具合Ｃが８０％より大きくなるとｐ層厚の平均偏差σが急激に大きくなり、埋め込み具合Ｃが８０％以下であれば、ｐ層厚の平均偏差σが小さな値に抑えられることが分かった。又、例えば、埋め込み具合Ｃの値を７０％とした窒化物半導体レーザ素子を作製したときは、ｐ層厚の平均偏差が０．００３４μｍであり、非常に良好な値を示した。
【００６９】
上述の掘り込み領域１６の埋め込み具合Ｃを８０％以下に抑える方法として、窒化物半導体薄膜の合計膜厚を制御する方法、掘り込み領域１６の開口幅Ｘ、深さＹを制御する方法などがある。尚、窒化物半導体薄膜の合計膜厚（以下：合計膜厚）は、掘り込み領域１６が形成された加工基板１０において掘り込み領域１６が形成されていない部分の表面から、各種の窒化物半導体薄膜が積層されて形成された窒化物半導体成長層１１の表面までの層厚を指す。即ち、レーザーストライプ１２（図１参照）を形成した後においては、加工基板１０において掘り込み領域１６が形成されていない部分の表面から、窒化物半導体成長層１１のレーザストライプ部１２の表面までの層厚を指す。尚、ＳｉＯ2膜１３やｐ側電極１４は含まない。
【００７０】
このような良好な膜の平坦性を得るためには、掘り込み領域１６の開口幅Ｘが１００μｍより大きい場合には、掘り込み領域１６の底面部４５に成長する掘り込み領域内成長部４２は、掘り込み領域１６が形成されていない丘の上面部４３表面に成長する上面成長部４１と同じ成長速度で成長し、同じ膜厚となる。よって、合計膜厚が掘り込み領域１６の深さＹの０．８倍以下であれば、掘り込み領域１６の埋め込み具合Ｃは８０％以下となる。
【００７１】
又、掘り込み領域１６の開口幅Ｘが、２μｍ以上３０μｍ以下の場合は、掘り込み領域１６の開口部が狭いために、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域１６内に十分に入り込むことができない。このため、掘り込み領域１６の底面部４５における掘り込み領域内成長部４２の成長速度は、掘り込み領域１６が形成されていない丘の上面部４３表面における上面成長部４１の成長速度よりも小さな値をとり、膜厚も丘の上面部４３表面における上面成長部４１より小さな値となる。よって、合計膜厚が掘り込み領域１６の深さＹの３倍以下であれば、掘り込み領域１６の埋め込み具合Ｃは８０％以下となる。
【００７２】
又、掘り込み領域１６の開口幅Ｘが、３０μｍより大きく１００μｍ以下の場合は、Ｘが上述した２つの領域の間の値をとり、合計膜厚が掘り込み領域１６の深さＹの２倍以下であれば、掘り込み領域１６の埋め込み具合Ｃは８０％以下となる。尚、掘り込み領域１６の開口幅Ｘが、２μｍより小さいと、図６（ｃ）のような状態になり、好ましくない。よって、本実施形態では掘り込み領域１６の開口幅Ｘが２μｍ以上とする。
【００７３】
又、このような掘り込み領域１６が形成された加工基板１０上に各種の窒化物半導体薄膜から成る窒化物半導体成長層１１を積層し、クラックについて評価したところ、埋め込み具合Ｃが８０％以下での膜中のクラック密度が０本／ｃｍ2に対し、埋め込み具合Ｃが８０％以上で３〜４本／ｃｍ2、埋め込み具合Ｃが１００％では略１０本／ｃｍ2であった。即ち、上述のようにして埋め込み具合Ｃを８０％以下にすることで、ｐ層厚のばらつきが抑えられ窒化物半導体薄膜の平坦性が良好で、更に、クラックの発生が抑えられた窒化物半導体レーザ素子が作製できる。
【００７４】
このようにして作製した窒化物半導体レーザ素子を、個々のチップに分割する。チップ分割に先立って、まず、ウエーハを劈開し、共振器端面を形成する。以下に図面を参照にして説明する。図７（ｂ）は、[１１−２０]方向（図１参照）と平行な方向にウエーハを劈開することで共振器端面を形成し、バー形状にしたものの概略断面図の一部であり、図７（ａ）は、その上面図である。
【００７５】
掘り込み領域１６が形成された加工基板１０上に窒化物半導体成長層１１が積層され、更に、その表面にＳｉＯ2膜１３などの絶縁膜とｐ側電極１４（図１参照）から成るｐ側電極パッド７０が形成されている。このｐ側電極パッド７０上でワイヤーボンディングが実施され、ｐ側電極パッド７０の厚さは通常、１００ｎｍから１μｍ程度である。尚、窒化物半導体成長層１１内に電流狭窄層を持ち、この層で電流狭窄を行う「埋め込み型電流狭窄レーザ」では、ｐ側電極１４のみがｐ側電極パッド７０となる。又、ｐ側電極パッド７０の表面には凸型のストライプ１７が備えられているとともに、加工基板１０の裏面にはｎ側電極１５が形成されている。図７に示すように、ｐ側電極パッド７０の両端それぞれから、各両端に隣接する掘り込み領域１６の端部までの距離を、それぞれ、Ｍ、Ｎとする。
【００７６】
又、ｐ側電極パッド７０は、図７のように、掘り込み領域１６上に形成されない。これは、掘り込み領域１６上では、窒化物半導体成長層１１の表面が平坦でないため、その表面にＳｉＯ2などの絶縁膜を形成した場合、クラック、貫通転位、穴、部分的に膜厚の薄い部分、などが存在し、掘り込み領域１６以外の他の領域と比較して、絶縁性が低く、リーク電流が流れるためである。
【００７７】
又、掘り込み領域１６が埋まりきった状態で、目視で溝又は窪みが確認されなくても、掘り込み領域１６では、掘り込み領域１６が窒化物半導体薄膜を積層することで埋まっていく過程において、掘り込み領域１６中の窒化物半導体薄膜中に欠陥、転位、クラックなどが発生する。このため、掘り込み領域１６における窒化物半導体成長層１１表面にＳｉＯ2などを形成した場合、絶縁性が低くなる。そのため、掘り込み領域１６や窪み上にｐ側電極パッド７０を形成した場合、その領域で自然放出光が確認されることがある。尚、この自然放出光は窒化物半導体レーザ素子内にリーク電流が流れたときに発生する。そして、この自然放出光は、掘り込み領域１６の端から５μｍ以上離してｐ側電極パッド７０を形成した場合は、レーザーストライプ１２（図１参照）の領域以外からの発光は見られなかった。よって、掘り込み領域１６の端部からｐ側電極パッド７０の両端までの距離、Ｍ、Ｎは、それぞれ、５μｍ以上であることが好ましい。
【００７８】
又、本実施形態では、窒化物半導体成長層１１上にＳｉＯ2などの絶縁膜を用いて電流狭窄をするリッジストライプ型レーザに関して説明してきたが、これに限定されるものではなく、窒化物半導体成長層１１の内部に電流狭窄層をもつＶＳＩＳ(V-channeled Substrate Inner Stripe)型レーザなどでも構わない。このようなレーザは窒化物半導体成長層１１の表面に電流狭窄のための絶縁膜がなく、ｐ側電極パッド７０はｐ側電極１４のみから成る。尚、本明細書において電極パッドとは、絶縁膜上の電極パッド、もしくは電極自体を指す。このようなレーザにおいても、掘り込み領域１６にｐ側電極パッド７０を形成した場合、リッジストライプ型レーザと同様、大きなリーク電流が発生し、窒化物半導体レーザ素子の特性が悪化し、レーザ発振することができなかった。これは、掘り込み領域１６の上部にある電流狭窄層の結晶性が悪化したことが原因と考えられる。よって、ＶＳＩＳ型レーザのようなレーザにおいても、掘り込み領域１６の端部からｐ側電極パッド７０の両端までの距離、Ｍ、Ｎは５μｍ以上であることが好ましい。
【００７９】
尚、本実施形態では、加工基板１０としてｎ型ＧａＮを用い、窒化物半導体成長層１１表面に形成する電極パッドをｐ側電極パッドとしたが、これに限定されるものではなく、加工基板１０としてｐ型半導体材料を用い、窒化物半導体成長層１１の表面がｎ型の窒化物半導体薄膜で構成され、その表面に形成する電極パッドをｎ側電極パッドとした構成の窒化物半導体レーザ素子でも構わない。
【００８０】
又、窒化物半導体レーザ素子の構造などにもよるが、ワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径が略８０μｍであるため、ｐ側電極パッド７０の幅は８０μｍ以上、必要である。よって、掘り込み領域１６の周期Ｔは、Ｔ≧｛掘り込む領域１６の開口幅Ｘ（２μｍ以上）＋ｐ側電極パッド７０の幅（８０μｍ以上）＋１０μｍ（ｐ電極パッド７０の両端と掘り込み領域１６の端部の距離Ｍ、Ｎの和の最小値）｝を満たす必要がある。又、Ｔの値が４ｍｍより大きくなると、積層した窒化物半導体薄膜内にクラックが発生しやすくなるので、掘り込み領域１６の周期Ｔの値は４ｍｍ以下が好ましく、よって、掘り込み領域１６の周期Ｔは９２μｍ以上４ｍｍ以下が好ましい。
【００８１】
又、図７のようにバー形状に分割された加工基板１０上に作製された複数の窒化物半導体レーザ素子を、個々のチップに分割する。以下にチップ分割について、図を参照して説明する。
【００８２】
図７にチップ分割箇所７１、７２を示す。チップ分割箇所７１、７２で、ｎ側電極１５側又は窒化物半導体成長層１１側から、ダイヤモンドペンなどを用いてスクライビングを実施する。このスクライビングされたライン（以下スクライブライン）に先端形状が鋭角的な刃を当て、ブレーキング装置を用いて圧力を加えて押し割る。又、スクライブラインの位置については、掘り込み領域１６の中心にあるのが好ましい。しかしながら、本実施形態では、上述したように掘り込み領域１６の埋め込み具合Ｃが８０％以下であり、掘り込み領域１６は完全には埋もり切らず、溝が形成されており、その溝がチップ分割する際のガイドとなる。このため、スクライブラインの位置が掘り込み領域１６の中心からずれていても、掘り込み領域１６内であれば、チッピングや意図しない方向への分割などは、起こらない。
【００８３】
又、スクライブラインの位置が掘り込み領域１６からはずれている場合においても、チップ分割する際、割れる方向がスクライブラインから離れ、意図しない方向に割れが進行しても、隣接する掘り込み領域１６に到達すると、掘り込み領域１６内の溝に沿って割れが進むため、隣接する窒化物半導体レーザ素子まで破壊することがない。このように分割部分が掘り込み領域１６から外に広がっていかないのは、掘り込み領域１６内に積層した窒化物半導体薄膜の結晶性や面方位などが、掘り込まれていない領域上の平坦な部分に成長した窒化物半導体薄膜とは、異なるためであると考えられる。
【００８４】
又、本実施形態において、図７に示すように、隣接する２つの掘り込み領域に挟まれた掘り込まれていない領域である丘の上に１つの窒化物半導体レーザ素子を作製するのが好ましいが、これに限定されるものではなく、隣接する２つの掘り込み領域に挟まれた掘り込まれていない領域である丘の上に２つ以上の窒化物半導体レーザ素子を作製しても構わない。
【００８５】
又、スクライビング法について、図８に示すように、チップ分割箇所８２、８３において、バーに形成された掘り込み領域１６の共振器端面側になる端部のみをスクライビングし、当該端部のみにスクライブライン８０を形成しても構わないし、スクライブラインを破線状にして、スクライブライン８１を形成しても構わない。このようにスクライビングを実施しても、歩留まり良くチップ分割できる。又、スクライブラインを実線状にしても（図示せず）、構わない。
【００８６】
このようにしてチップ分割を実施すると、図９のように個々の窒化物半導体レーザ素子が得られる。本実施形態におけるチップ分割の方法は、掘り込み領域１６が窒化物半導体薄膜を積層した後も完全には埋め込まれず、掘り込み領域１６内に形成された溝を利用しており、チップ分割工程で新たに分割のために溝を形成する従来の方法と比べて、窒化物半導体薄膜に与えるダメージが抑えられ、窒化物半導体レーザ素子の特性が劣化することなく、歩留まり良くチップ分割できる。
【００８７】
更に、図１０ように、２本のストライプ状の凹部１０６を作製し、その２本のストライプに挟まれてた平坦な領域で、ウエーハの裏面側、又は窒化物半導体成長層１１（図１参照）側をスクライブングすることによりチップを分割しても構わない。このような構造にすると、チップ分割の際、意図しない方向に割れた場合においても、両側にある凹部１０６により、分割される部分がその外側に外れる事が無く、隣接する窒化物半導体レーザ素子を破損することが無い。即ち、凹部１０６部分でスクライビングを実施しなくても、図１０に示すチップ分割箇所１００、１０１ように、凹部１０６で挟まれた平坦な領域でスクライビングをすることによって、歩留まり良くチップ分割ができる。又、形成されるスクライビングラインは、図１０に示す破線状のスクライブライン１０２、共振器端面側になる端部のみがスクライビングされたスクライブライン１０３、実線状のスクライブライン１０４、一部分はスクライビングをしていない実線状のスクライブライン１０５、のいずれでも構わない。
【符号の説明】
【００８８】
１０ 加工基板
１１ 窒化物半導体成長層
１２ レーザストライプ
１３ ＳｉＯ2膜
１４ ｐ側電極
１５ ｎ側電極
１６ 掘り込み領域
４０ 加工基板
４１ 上面成長部
４２ 掘り込み領域内成長部
４３ 丘の上面部
４４ 側面部
４５ 底面部
４６ 掘り込み領域境界線
４７ 成長部
６１ 空洞
７０ ｐ側電極パッド
７１ チップ分割箇所
７２ チップ分割箇所
８０ スクライブライン
８１ スクライブライン
８２ チップ分割箇所
８３ チップ分割箇所
１００ チップ分割箇所
１０１ チップ分割箇所
１０２ スクライブライン
１０３ スクライブライン
１０４ スクライブライン
１０５ スクライブライン
１０６ 凹部
１２０ ｎ型ＧａＮ層
１２１ ｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層
１２２ ｎ型Ａｌ0.1Ｇａ0.9Ｎ第２クラッド層
１２３ ｎ型Ａｌ0.062Ｇａ0.938Ｎ第３クラッド層
１２４ ｎ型ＧａＮガイド層
１２５ 多重量子井戸活性層
１２６ ｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層
１２７ ｐ型ＧａＮガイド層
１２８ ｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層
１２９ ｐ型ＧａＮコンタクト層
１４１ 上面成長部
１４２ 底面成長部
１４３ 丘の上面部
１４４ 底面部
１４５ 成長部
【図１】
2011018912.tif 000003
【図２】
2011018912.tif 000004
【図３】
2011018912.tif 000005
【図４】
2011018912.tif 000006
【図５】
2011018912.tif 000007
【図６】
2011018912.tif 000008
【図７】
2011018912.tif 000009
【図８】
2011018912.tif 000010
【図９】
2011018912.tif 000011
【図１０】
2011018912.tif 000012
【図１１】
2011018912.tif 000013
【図１２】
2011018912.tif 000014
【図１３】
2011018912.tif 000015
【図１４】
2011018912.tif 000016