(57)【要約】【課題】同一アナログ信号の複数回測定に要する時間を短縮する。【解決手段】Ａ／Ｄ変換器１０を構成するサンプリング回路２００は、入力端子１００に入力されたアナログ信号２を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングする。変換回路３００は、各タイミングにおけるサンプリング値(３＿１〜３＿５)を、ディジタル信号(５＿１〜５＿５)に変換する。また、Ａ／Ｄ変換器１０を搭載する信号処理装置１内の信号処理回路２０(又は、Ａ／Ｄ変換器１０内に設けた平均化回路)は、変換回路３００から出力された複数のディジタル信号(５＿１〜５＿５)を平均化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングするサンプリング回路と、
各タイミングにおけるサンプリング値を、ディジタル信号に変換する変換回路と、
を備えたＡ／Ｄ変換器。
【請求項２】
請求項１において、
前記変換回路が、各サンプリング値を、サンプリング順にディジタル信号に変換することを特徴としたＡ／Ｄ変換器。
【請求項３】
請求項２において、
前記サンプリング回路が、各サンプリングを、前記変換回路による各サンプリング値に対する変換の開始タイミングに合わせて終了することを特徴としたＡ／Ｄ変換器。
【請求項４】
請求項１において、
前記変換回路が、各サンプリング値を、並列にディジタル信号に変換することを特徴としたＡ／Ｄ変換器。
【請求項５】
請求項１〜４のいずれか一項において、
前記サンプリング回路が、
前記入力端子に並列に接続され、前記複数のタイミングでそれぞれ導通状態となる複数のスイッチと、
前記複数のスイッチと前記変換回路の間にそれぞれ設けられ、前記アナログ信号の電圧に応じた電荷を蓄積する複数のコンデンサと、
を含むことを特徴としたＡ／Ｄ変換器。
【請求項６】
請求項１において、
前記サンプリング回路が、前記変換回路による第１のサンプリング値の変換中に、第２のサンプリング値を取得することを特徴としたＡ／Ｄ変換器。
【請求項７】
請求項６において、
前記サンプリング回路が、
前記入力端子に並列に接続され、交互に導通状態となる一対のスイッチと、
両スイッチと前記変換回路の間にそれぞれ設けられ、前記アナログ信号の電圧に応じた電荷を蓄積する一対のコンデンサと、
を含むことを特徴としたＡ／Ｄ変換器。
【請求項８】
請求項１〜７のいずれか一項において、
前記変換回路から出力された複数のディジタル信号を平均化する平均化回路を、さらに備えたことを特徴とするＡ／Ｄ変換器。
【請求項９】
入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングすると共に、各タイミングにおけるサンプリング値を、ディジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力された複数のディジタル信号を平均化して処理に用いる処理回路と、
を備えた信号処理装置。
【請求項１０】
入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングし、
各タイミングにおけるサンプリング値を、ディジタル信号に変換する、
Ａ／Ｄ変換方法。
【請求項１１】
請求項１０において、
各サンプリング値を、サンプリング順にディジタル信号に変換することを特徴としたＡ／Ｄ変換方法。
【請求項１２】
請求項１１において、
各サンプリングを、各サンプリング値に対する変換の開始タイミングに合わせて終了することを特徴としたＡ／Ｄ変換方法。
【請求項１３】
請求項１０において、
各サンプリング値を、並列にディジタル信号に変換することを特徴としたＡ／Ｄ変換方法。
【請求項１４】
請求項１０において、
第１のサンプリング値に対する変換と並行して、第２のサンプリング値を取得することを特徴としたＡ／Ｄ変換方法。
【請求項１５】
請求項１０〜１４のいずれか一項において、
前記変換により得た複数のディジタル信号を、さらに平均化することを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、信号処理装置、及びＡ／Ｄ変換方法に関し、特にアナログ信号に含まれるノイズの除去等を行うのに好適なＡ／Ｄ変換器、信号処理装置、及びＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
図７に、一般的なＡ／Ｄ変換器１０ｘの構成例を示す。このＡ／Ｄ変換器１０ｘは、入力端子１００と、サンプリング回路２００ｘと、変換回路３００ｘとで構成される。
【０００３】
この内、サンプリング回路２００ｘは、大略、入力端子１００に入力されたアナログ信号２を一定時間に亘ってサンプリングし、これにより得たサンプリング値３を変換回路３００ｘに与える。具体的には、サンプリング回路２００ｘは、入力端子１００に接続されたスイッチＳ１と、このスイッチＳ１に抵抗を介して接続されたコンデンサＣ１とを備えている。スイッチＳ１は、Ａ／Ｄ変換器１０ｘを搭載する装置内のプロセッサ(図示せず)等からの制御信号４に従い、入力端子１００−コンデンサＣ１間の導通状態と非導通状態とを切り替える。また、コンデンサＣ１は、スイッチＳ１が導通状態に在る間、アナログ信号２の電圧に応じた電荷を蓄積し、以てサンプリング値３を取得する。
【０００４】
一方、変換回路３００ｘは、サンプリング回路２００ｘから出力されたサンプリング値３をディジタル信号５に変換する。ここで、変換回路３００ｘには、一般に逐次比較型のＡ／Ｄ変換器が用いられる。逐次比較型のＡ／Ｄ変換器においては、複数ビットで表現されるディジタル信号５のＤ／Ａ変換値がサンプリング値３と一致する迄、ディジタル信号５の変更処理、及びＤ／Ａ変換値とサンプリング値３の比較処理が繰り返し実行される。
【０００５】
なお、以降の説明においては、コンデンサに電荷を蓄積させる時間を、サンプリング時間と呼称する。また、ディジタル信号への変換開始から出力値が確定される迄の時間を、コンパレータ時間と呼称する。
【０００６】
また、特許文献１には、並列入力されるアナログ信号を、高速にディジタル信号に変換するＡ／Ｄ変換器が記載されている。図８に、特許文献１に記載されるＡ／Ｄ変換器１０ｙの構成例を示す。このＡ／Ｄ変換器１０ｙは、複数の入力端子１００Ａ〜１００Ｅと、入力端子１００Ａ〜１００Ｅに入力された互いに異なるアナログ信号２Ａ〜２Ｅをそれぞれサンプリングするサンプリング回路２００Ａ〜２００Ｅと、サンプリング回路２００Ａ〜２００Ｅからそれぞれ出力されたサンプリング値３Ａ〜３Ｅをディジタル信号５Ａ〜５Ｅに順次変換する変換回路３００ｙとで構成される。
【０００７】
この内、サンプリング回路２００Ａ〜２００Ｅは、それぞれ、入力端子１００Ａ〜１００Ｅに接続されたスイッチＳ１〜Ｓ５と、これらのスイッチＳ１〜Ｓ５に抵抗を介して接続されたコンデンサＣ１〜Ｃ５とを備えている。各スイッチＳ１〜Ｓ５は、制御信号４に従い、各入力端子１００Ａ〜１００Ｅ−各コンデンサＣ１〜Ｃ５間の導通状態と非導通状態とを切り替え、以て各コンデンサＣ１〜Ｃ５に、各アナログ信号２Ａ〜２Ｅの電圧に応じた電荷を蓄積させる。
【０００８】
動作においては、まず、制御信号４の受信をトリガとして、サンプリング回路２００Ａ〜２００Ｅ内のスイッチＳ１〜Ｓ５が一斉に導通状態となる。これにより、図９に示す如く、コンデンサＣ１〜Ｃ５によるサンプリング(サンプリング値３Ａ〜３Ｅの取得)が並列に行われる。
【０００９】
次いで、変換回路３００ｙは、コンデンサＣ１〜Ｃ５についての変換動作をパイプライン的に行い、以てディジタル信号５Ａ〜５Ｅを順次出力する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３５６５６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
通常、Ａ／Ｄ変換器においては、ノイズ除去等を目的として、同一のアナログ信号を複数回に亘って測定(サンプリング及び変換)する必要がある。しかしながら、上記のＡ／Ｄ変換器１０ｘ及び１０ｙには、このような測定に長い時間を要するという課題があった。これは、Ａ／Ｄ変換器１０ｘ及び１０ｙのいずれにおいても、測定回数分のサンプリング時間とコンパレータ時間とが必要となるためである。
【００１２】
例えば５回分の測定を行う場合を例に取ると、Ａ／Ｄ変換器１０ｘにおける測定時間は、図１０に示す如く、コンデンサＣ１によるサンプリング値３＿１〜３＿５各々についてのサンプリング時間と、各サンプリング値３＿１〜３＿５についてのコンパレータ時間の合計時間となる。一方、Ａ／Ｄ変換器１０ｙにおいても、１つの入力端子(例えば１００Ａ)に着目すると、他の入力端子(１００Ｂ〜１００Ｅ)は測定に際して無関係である。従って、Ａ／Ｄ変換器１０ｙは、Ａ／Ｄ変換器１０ｘと同様の測定時間を要する。
【課題を解決するための手段】
【００１３】
本発明の一態様に係るＡ／Ｄ変換器は、入力端子と、前記入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングするサンプリング回路と、各タイミングにおけるサンプリング値を、ディジタル信号に変換する変換回路とを備える。
【００１４】
また、本発明の一態様に係る信号処理装置は、入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングすると共に、各タイミングにおけるサンプリング値を、ディジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力された複数のディジタル信号を平均化して処理に用いる処理回路とを備える。
【００１５】
さらに、本発明の一態様に係るＡ／Ｄ変換方法は、入力端子に入力されたアナログ信号を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングし、各タイミングにおけるサンプリング値を、ディジタル信号に変換する。
【００１６】
すなわち、本発明では、同一アナログ信号の複数回測定に際してのサンプリング時間を短縮し、以て当該測定に要する時間を、上記のＡ／Ｄ変換器１０ｘ及び１０ｙと比較して大幅に短縮することが可能である。
【発明の効果】
【００１７】
本発明によれば、同一アナログ信号の複数回測定に要する時間を短縮でき、以てＡ／Ｄ変換処理の高速化を図ることが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１に係るＡ／Ｄ変換器、及びこれを適用する信号処理装置の構成例を示したブロック図である。
【図２】本発明の実施の形態１に係るＡ／Ｄ変換器の第１の動作例を示したタイムチャート図である。
【図３】本発明の実施の形態１に係るＡ／Ｄ変換器の第２の動作例を示したタイムチャート図である。
【図４】本発明の実施の形態１に係るＡ／Ｄ変換器の第３の動作例を示したタイムチャート図である。
【図５】本発明の実施の形態２に係るＡ／Ｄ変換器の構成例を示したブロック図である。
【図６】本発明の実施の形態２に係るＡ／Ｄ変換器の動作例を示したタイムチャート図である。
【図７】一般的なＡ／Ｄ変換器の構成例を示したブロック図である。
【図８】本発明の関連技術に係るＡ／Ｄ変換器の構成例を示したブロック図である。
【図９】本発明の関連技術に係るＡ／Ｄ変換器の動作例を示したタイムチャート図である。
【図１０】一般的なＡ／Ｄ変換器、及び本発明の関連技術に係るＡ／Ｄ変換器に共通の課題を説明するためのタイムチャート図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係るＡ／Ｄ変換器及びこれを適用する信号処理装置の実施の形態１及び２を、図１〜図６を参照して説明する。なお、各図面において同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２０】
[実施の形態１]
図１に示す本実施の形態に係る信号処理装置１は、Ａ／Ｄ変換器１０と、プロセッサ等の処理回路２０とで構成される。ここで、信号処理装置１は、例えばマイクロコンピュータとして動作させることができる。
【００２１】
また、Ａ／Ｄ変換器１０は、入力端子１００と、サンプリング回路２００と、変換回路３００とを備えている。
【００２２】
この内、サンプリング回路２００は、入力端子１００に入力されたアナログ信号２を、所定時間内の互いに異なる複数(図示の例では"５つ")のタイミングでそれぞれサンプリングする。ここで、サンプリング回路２００は、入力端子１００に並列に接続されたスイッチＳ１〜Ｓ５と、これらのスイッチＳ１〜Ｓ５にそれぞれ抵抗を介して接続されたコンデンサＣ１〜Ｃ５とを用いて簡易に構成することができる。スイッチＳ１〜Ｓ５は、例えば処理回路２０からの制御信号４に従い、入力端子１００−各コンデンサＣ１〜Ｃ５間の導通状態と非導通状態とを互いに異なるタイミングで切り替える。また、コンデンサＣ１〜Ｃ５は、それぞれ、スイッチＳ１〜Ｓ５が導通状態に在る間、アナログ信号２の電圧に応じた電荷を蓄積し、以てサンプリング値３＿１〜３＿５を取得する。
【００２３】
ここで、上記の所定時間には、アナログ信号２中のノイズ成分をサンプリング可能な微小時間を予め設定しておく。これにより、周期の早いノイズ成分を、サンプリング値３＿１〜３＿５のいずれかとして確実に取得することができる。
【００２４】
一方、変換回路３００は、サンプリング回路２００から出力されたサンプリング値３＿１〜３＿５を、ディジタル信号５＿１〜５＿５にそれぞれ変換する。ここで、変換回路３００は、逐次比較型のＡ／Ｄ変換器を用いて簡易に構成することができる。
【００２５】
さらに、処理回路２０は、Ａ／Ｄ変換器１０から出力されたディジタル信号５＿１〜５＿５を平均化し、これにより得たノイズ成分が除去されたディジタル信号を所望の処理に利用する。ここで、Ａ／Ｄ変換器１０内に平均化回路を設け、以て処理回路２０と同等の平均化処理を実行させるようにしても良い。
【００２６】
なお、サンプリングタイミング数(すなわち、スイッチ及びコンデンサの数)は、要求される平均化処理の精度(すなわち、ディジタル信号の必要点数)に応じて適宜変更することができる。
【００２７】
次に、Ａ／Ｄ変換器１０の動作例(１)〜(３)を、図２〜図４をそれぞれ参照して順に説明する。
【００２８】
[動作例(１)]
図２に示す時刻ｔ０において、まずサンプリング回路２００内のスイッチＳ１〜Ｓ５が、処理回路２０からの制御信号４の受信をトリガとして一斉に導通状態となり、以てコンデンサＣ１〜Ｃ５によるサンプリング値３＿１〜３＿５の取得がそれぞれ開始される。なお、これらの開始タイミングは、互いに異なるタイミングであっても良い。
【００２９】
そして、時刻ｔ１において、スイッチＳ１が、制御信号４の受信をトリガとして非導通状態に切り替わり、以てコンデンサＣ１によるサンプリングが停止される。この時、変換回路３００は、コンデンサＣ１についての変換動作を開始する。
【００３０】
この後、時刻ｔ２〜ｔ５において、スイッチＳ２〜Ｓ５が、制御信号４の受信をトリガとして非導通状態に順次切り替わり、以てコンデンサＣ２〜Ｃ５によるサンプリングが順次停止される。
【００３１】
時刻ｔ６においてコンデンサＣ１についての変換動作が終了すると、変換回路３００は、ディジタル信号５＿１を処理回路２０に対して出力する。
【００３２】
以降、変換回路３００は、コンデンサＣ２〜Ｃ５についての変換動作をパイプライン的に行い、以て時刻ｔ７〜ｔ１０において、ディジタル信号５＿２〜５＿５を処理回路２０に対して順次出力する。
【００３３】
このように、Ａ／Ｄ変換器１０におけるアナログ信号２の５回分の測定時間は、コンデンサＣ１によるサンプリング値３＿１についてのサンプリング時間と、各サンプリング値３＿１〜３＿５についてのコンパレータ時間の合計時間となる。換言すると、コンデンサＣ２〜Ｃ５によるサンプリング時間が、コンデンサＣ１についての一連の処理サイクル中に隠蔽される(すなわち、図１０に示した５回分のサンプリング時間を、１回分のサンプル時間に短縮できる)。
【００３４】
[動作例(２)]
上記の動作例(１)と異なり、サンプリング回路２００は、図３に示す如く、コンデンサＣ２〜Ｃ５によるサンプリングを、コンデンサＣ２〜Ｃ５についての変換動作の開始タイミング(時刻ｔ２〜ｔ５)に合わせて終了する。
【００３５】
この場合も、上記の動作例(１)と同様のサンプリング時間の短縮効果が得られる。加えて、アナログ信号２中のノイズ成分をより確実にサンプリングすることができる。この効果は、アナログ信号２が低周波信号である場合に顕著に現れる。
【００３６】
[動作例(３)]
図４に示すように、サンプリング回路２００は、上記の動作例(１)と同様にして、コンデンサＣ１〜Ｃ５によるサンプリングを行う。但し、変換回路３００は、コンデンサＣ５によるサンプリングの終了時刻ｔ５において、コンデンサＣ１〜Ｃ５についての変換動作を並列に行い、以て時刻ｔ６において、ディジタル信号５＿１〜５＿５を処理回路２０に対して同時出力する。
【００３７】
この場合、アナログ信号２の５回分の測定時間を、上記の動作例(１)及び(２)より更に短縮できる。なお、上記の並列変換動作は、変換回路３００内に逐次比較型のＡ／Ｄ変換器を並列に設けることにより実現できる。
【００３８】
[実施の形態２]
図５に示す本実施の形態に係るＡ／Ｄ変換器１０ａは、サンプリング回路２００内に、入力端子１００に並列に接続された一対のスイッチＳ１及びＳ２と、これらのスイッチＳ１〜Ｓ５にそれぞれ抵抗を介して接続された一対のコンデンサＣ１及びＣ２とを設けた点で、上記の実施の形態１と異なる。
【００３９】
ここで、スイッチＳ１及びＳ２は、制御信号４に従い交互に導通状態となる。サンプリングタイミング数が"５"である場合を例に取ると、コンデンサＣ１がサンプリング値４＿１、４＿３、及び４＿５を順次取得する一方、コンデンサＣ２がサンプリング値４＿２及び４＿４を順次取得する。
【００４０】
従って、コンデンサＣ１及びＣ２によるサンプリング時間を、変換回路３００が要するコンパレータ時間以下の時間値に設定すれば、図６に示す如く、サンプリング回路２００によるサンプリングと、変換回路３００による変換とを並列に動作させることができる。この場合、アナログ信号２の５回分の測定に際して、サンプリング値３＿２〜３＿５についてのサンプリング時間が、サンプリング値３＿１〜３＿４についてのコンパレート時間にそれぞれ隠蔽される。
【００４１】
このように、本実施の形態においては、小さな回路リソース量で、上記の実施の形態１と同様のサンプリング時間の短縮効果を得ることができる。
【００４２】
なお、上記の実施の形態によって本発明は限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
【符号の説明】
【００４３】
１  信号処理装置
２  アナログ信号
３, ３＿１〜３＿５  サンプリング値
４  制御信号
５, ５＿１〜５＿５  ディジタル信号
１０, １０ａ  Ａ／Ｄ変換器
２０  処理回路
１００  入力端子
２００  サンプリング回路
３００  変換回路
Ｓ１〜Ｓ５  スイッチ
Ｃ１〜Ｃ５  コンデンサ
ｔ０〜ｔ１０  時刻
【図１】
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【図２】
2011142443.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2011142443.tif 000008
【図７】
2011142443.tif 000009
【図８】
2011142443.tif 000010
【図９】
2011142443.tif 000011
【図１０】
2011142443.tif 000012