(57)【要約】      （修正有）【課題】ｂｅｔａの高いラテラル・バイポーラトランジスタを有する半導体装置を提供する。【解決手段】ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタが混載された半導体装置で、ラテラル・バイポーラトランジスタは、素子分離領域２０に開口したオープン領域と、オープン領域１９上のポリシリコン膜３２と、ポリシリコン膜３２から活性領域１２側面へ不純物拡散したエミッタ拡散層３９と、素子分離領域２０上のダミー・ゲート・ポリシリコン膜５０と、活性領域１２上のコレクタ拡散層領域３７、ベース拡散層領域２７と、コレクタ電極１０１、ベース電極１０２、エミッタ電極１０３と、活性領域１２及び前記ポリシリコン膜３２上のシリサイド領域４２とを備え、活性領域１２上の非シリサイド領域が、ベース拡散層領域２７とコレクタ拡散層領域３７の間の境界領域と、活性領域１２と素子分離領域２０の間の境界領域を含むことを特徴とする。【選択図】図４−４
2011210743.tif 000002
【特許請求の範囲】
【請求項１】
ラテラル・バイポーラトランジスタと、ＣＭＯＳトランジスタとが混載された半導体装置であって、
前記ラテラル・バイポーラトランジスタは、
活性領域を囲む素子分離領域に開口されたオープン領域と、
前記オープン領域上に形成されたポリシリコン膜と、
前記ポリシリコン膜から前記活性領域側面への不純物拡散によって形成されたエミッタ拡散層と、
前記素子分離領域上に形成されたダミー・ゲート・ポリシリコン膜と、
前記活性領域上に形成されたコレクタ拡散層領域及びベース拡散層領域と、
前記コレクタ拡散層領域及びベース拡散層領域に直接つながるコレクタ電極及びベース電極と、
前記ポリシリコン膜に直接つながるエミッタ電極と、
前記活性領域及び前記ポリシリコン膜上に形成されるシリサイド領域と、を備え、
前記活性領域上においてシリサイドが形成されない非シリサイド領域が、前記ベース拡散層領域と前記コレクタ拡散層領域との間の境界領域と、前記ベース拡散層を流れる電流の流れ方向に沿って延びる前記活性領域と前記素子分離領域との間の他の境界領域と、を含むことを特徴とする半導体装置。
【請求項２】
前記非シリサイド領域は、さらに、前記ベース拡散層領域と前記エミッタ拡散層領域との間の他の境界領域を含むことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にＣＭＯＳトランジスタおよびバイポーラトランジスタが集積されたＢｉＣＭＯＳ技術の構成を有する半導体装置に関する。
【背景技術】
【０００２】
バイポーラトランジスタをＣＭＯＳ技術へ統合すると、ＢｉＣＭＯＳ技術となり、回路設計における柔軟性が高まる。ＢｉＣＭＯＳ技術により、システムオンチップによる集積化を実現することができ、チップの機能性が高まる。無線通信は家電市場の中でかなりの割合を占め、製品コストの影響を大きく受ける。従って、無線周波数システム（ＲＦ  ｓｙｓｔｅｍｓ）は、バイポーラ技術およびＣＭＯＳ技術を統合することによる利点を享受することができる。
【０００３】
バイポーラトランジスタは、縦型（バーティカル）あるいは横型（ラテラル）に分類できる。バーティカル・バイポーラトランジスタでは、キャリアは、エミッタからコレクタに縦方向に流れる。コレクタ領域はウェハ表面から深い位置に形成されるので、エミッタとコレクタとの間の抵抗が大きくなり、このようなトランジスタは高速動作には不利である。更に、高濃度埋込み層、コレクタ・エピタキシャル層、ディープ・トレンチ・アイソレーション等が必要となるため、プロセス工程数が増加しコストが増加する。
【０００４】
一方、ラテラル・バイポーラトランジスタは、バーティカル・バイポーラトランジスタよりも単純な構造である。また、ＢｉＣＭＯＳ技術は、比較的少ない数のプロセス工程数をＣＭＯＳトランジスタに追加することによって構成することができる。更に、コレクタ電極はコレクタ領域との直接接触が可能なので、ラテラル・バイポーラトランジスタは高速動作を実行するのに有利である。従って、ＢｉＣＭＯＳ技術において、キャリアが横方向に流れるラテラル・バイポーラトランジスタを用いるのが望ましい。
特許文献１に、水平電流バイポーラトランジスタ（ＨＣＢＴ）という名前の、新しいタイプのラテラル・バイポーラトランジスタが記載されている。
【０００５】
図８に、特許文献１に記載されるＨＣＢＴの断面図を示す。図８に示すＨＣＢＴは、コレクタ電極１０１、ベース電極１０２およびエミッタ電極１０３を含む。ｐ型基板１０４に、ＨＣＢＴの活性領域１０５（この場合ｎ−ヒルと呼ぶ）が形成される。ｎ−ヒル１０５は、シャロウ・トレンチ・アイソレーション（ＳＴＩ）１０６に囲まれ、ＳＴＩ１０６全体の高さを「ａ」で示す。ｎ−ヒル１０５の側部のＳＴＩ１０６の一部が、ウェット・エッチングによって除去される。残りの絶縁酸化膜の厚みを「ｂ」で示す。内部ベース１０７がｎ−ヒル１０５の側部で形成され、その頂上部に外部と接する外部ベース１０８が形成される。残りの絶縁酸化膜上に、エミッタ・ポリシリコン１０９が形成される。これは、堆積においてインサイチュド−ピング（ｉｎ−ｓｉｔｕ  ｄｏｐｉｎｇ）することにより、ｎ型すなわち一般的にはリンによりドーピングされる。エミッタ拡散領域１１０は、ＣＭＯＳに不可欠な以下の熱工程によりエミッタ・ポリシリコン１０９からの拡散により形成される。エミッタ・ポリシリコン１０９の形状は、ダミー・ゲート・ポリシリコン１１１によって制御される。エミッタの反対側には、コレクタ電極１０１のｎ＋拡散領域１１２がｎ−ヒル１０５に形成される。ｎ＋拡散領域１１２、外部ベース１０８およびエミッタ・ポリシリコン１０９の表面は、それぞれシリサイド１１３、１１４および１１５により覆われる。コレクタとベースとの間の電気的不足を回避するために、シリサイド・ブロッキング酸化膜１１６が、シリサイド・ブロッキング・マスクをパターニングすることにより残されている。シリサイド・ブロッキング・エッチングと同時に、側面スペーサ１１７が、ｎ−ヒル１０５の側部に残る。これにより、ベース・シリサイド１１４とエミッタ・シリサイド１１５との間に分離効果が生じる。
【０００６】
上述したように、ＣＭＯＳ技術により、ベース・シリサイド１１４およびエミッタ・シリサイド１１５はスペーサ１１７によって分離される。このことは、ベース・シリサイドがスペーサ１１７の高さによってエミッタ・ポリシリコン１０９から分離されることを意味する。図８の活性トランジスタ領域全体の高さ「ａ」は、ＣＭＯＳプロセスによって制限され、エミッタ・ポリシリコン１０９の厚みは電気性能の要件によって制限されるので、絶縁酸化膜領域の厚み「ｂ」は、基板へベースを注入しても貫通させない程度に十分な厚みでなければならない。従って、スペーサ１１７の高さも制限される。
【特許文献１】ＰＣＴ  Ｎｏ．ＷＯ／２００９／０８１８６７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のＨＣＢＴは、バーティカル配置のものよりも電流利得が小さい。この理由は、次のように分析できる。
ベース−エミッタ電流の主成分を、図９のＨＣＢＴ拡大断面図に示す。矢印は電荷キャリアの流れを示すので、実際の電流の流れは負に帯電する電子（成分ＩｎＥ、ＩＲ、ＩＲ，ｔｏｐ）の場合のキャリアの流れとは反対向きとなるが、実際の電流の流れは正に帯電する正孔（成分ＩｐＥ）の場合にはキャリアの流れと同じである。共通のエミッタ電流利得（ｂｅｔａ）は、コレクタ−ベース電流の比率として定義される：ｂｅｔａ＝ＩＣ／ＩＢ。コレクタ電流ＩＣは、主に、ｎｐｎトランジスタのエミッタ電子の流れに依存している：ＩＣ＝ＩｎＥ。ベース再結合電流ＩＲを無視しているが、ベース電流ＩＢは３つの電流成分から成る。すなわち、ベースからエミッタに注入される正孔電流ＩｐＥ、内部ベース領域のＩＲ再結合電流、エミッタの頂部でエミッタからベース・シリサイド接触方向に注入される電子ＩＲ，ｔｏｐである。ここで、ＩＢ＝ＩｐＥ＋ＩＲ＋ＩＲ，ｔｏｐである。ｂｅｔａを大きくするためには、ＩＣを大きくしてＩＢを小さくする必要があるが、縦方向電流およびラテラル・バイポーラトランジスタの既存の設計ですでに最適化されている。縦方向電流のバイポーラトランジスタでは、ベース・コンタクト領域とエミッタとの間の距離が十分にあり、接触部の下部の外部ベース領域は高ドーピングされるので、ＩＲ，ｔｏｐは、通常は他のベース電流成分と比べると無視できる。ベース・コンタクト領域とエミッタｎ＋領域との間の距離を大きくすることによって、および／またはＩＲ，ｔｏｐ電流経路上のドーピング濃度を増加することによって、ベース電流成分ＩＲ，ｔｏｐを減少させることができる。両者の技術は、エミッタから注入される電子によって、ベース・コンタクトへの拡散の可能性を低くする。
【０００８】
一方、ＨＣＢＴ構造において、スペーサ１１７が限られた高さであるため、ベース・シリサイド１１４は、エミッタ拡散領域１１０と近い位置にある。そして、ＩＲ，ｔｏｐはバーティカルの場合よりも比較的大きいので、ｂｅｔａが小さくなる。
これを解決するために、以下の考えが特許文献１にも記載されている。図１０に示すように、ベース・コンタクト・シリサイド１１４を、シリサイド・ブロッキング酸化膜１１８によって活性ｎ−ヒル１０５の端部から離すことができる。このようにして、ベース・コンタクト・シリサイド１１４とエミッタ拡散領域１１０との間の距離が増加し、電流経路上の総ドーピング濃度が増加する。これを、図１０のＩＲ、ｔｏｐに相当する長い方の矢印で示す。
加えて、エミッタ・コンタクト・シリサイド１１５を、潜在的にＩｐＥ成分の減少と、さらなるＩＢの減少とに寄与するベース−エミッタ接合から離す。この構造は、マスク分離型ＨＣＢＴと呼ばれているが、前者はスペーサ分離型ＨＣＢＴと呼ばれる。
【０００９】
ベース−エミッタ接合からベースおよびエミッタ・コンタクト・シリサイドを分離することは、シリサイド・ブロッキング・マスクを用いて行うことができる。エミッタおよびベース・シリサイドがスペーサ１１７によって分離されるスペーサ分離型ＨＣＢＴのマスクのいくつかを図１１に示す。シリサイド・ブロッキング・マスクの一部によって分離されるベースおよびエミッタ・コンタクト・シリサイドを有するマスク分離型ＨＣＢＴの同様のマスクを図１２に示す。これらのマスクは、シリサイド・ブロッキング・マスク２０１、活性ｎ−ヒル・マスク２０２、コレクタｎ＋注入マスク２０３、コンタクト・ホール・マスク２０４、ダミー・ポリシリコン・マスク２０５、絶縁酸化膜エッチング・マスク２０６を含む。図１２の場合、シリサイド・ブロッキング・マスクは、２つの部分から成る。１つは、ベースとコレクタ・コンタクト領域（シリサイド・ブロッキング・マスク２０１）との間の酸化膜を残すためのもの、そして、もう１つは、ベースとエミッタ・コンタクト領域（シリサイド・ブロッキング・マスク２０１b）との間の酸化膜を残すためのものである。
【００１０】
マスク分離型ＨＣＢＴのｂｅｔａの最高値はスペーサ分離型より２５％増加している。これはＩＢが減少したことにより生じるが、その他の特性に変化はない。しかしながら、ｂｅｔａは、バーティカル・バイポーラトランジスタにと比べると依然として小さい。
本発明は、上述の点を考慮してなされたものであり、従来のバイポーラトランジスタと比べると、ｆｍａｘおよびＢＶＣＥＯは同様であるが、ｂｅｔａの高いラテラル・バイポーラトランジスタを有する半導体装置を提供する目的を有する。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、請求項１に係る本発明は、はラテラル・バイポーラトランジスタと、ＣＭＯＳトランジスタとが混載された半導体装置であって、前記ラテラル・バイポーラトランジスタは、活性領域（例えば、図４−４（ｍ）に示すｎ−ヒル１２）を囲む素子分離領域（例えば、図４−４（ｍ）に示すアイソレーションＳｉＯ２２０）に開口されたオープン領域（例えば、図４−４（ｍ）に示すエミッタ・ウィンドウ１９）と、前記オープン領域上に形成されたポリシリコン膜（例えば、図４−４（ｍ）に示すエミッタ・ポリシリコン３２）と、前記ポリシリコン膜から前記活性領域の側面への不純物拡散によって形成されたエミッタ拡散層領域（例えば、図４−４（ｍ）に示すエミッタ拡散領域３９）と、前記素子分離領域上に形成されるダミー・ゲート・ポリシリコン膜（例えば、図４−４（ｍ）に示すダミー・ゲート・ポリシリコン５０）と、前記活性領域に形成されたコレクタ拡散層領域（例えば、図４−４（ｍ）に示すコレクタ領域３７）及びベース拡散層領域（例えば、図４−４（ｍ）に示す内部ベース領域２７、外部ベース領域１６）と、前記コレクタ拡散層領域及びベース拡散層領域に直接つながるコレクタ電極（例えば、コレクタ電極１０１）及びベース電極（例えば、図４−４（ｍ）に示すベース電極１０２）と、前記ポリシリコン膜に直接つながるエミッタ電極（例えば、図４−４（ｍ）に示すエミッタ電極１０３）と、前記活性領域及び前記ポリシリコン膜にシリサイドが形成されるシリサイド領域と、を備え、前記活性領域上にシリサイドが形成されない非シリサイド領域（例えば、図２に示す非シリサイド領域４１０）が、前記ベース拡散層領域と前記コレク拡散層領域との間の境界と、前記ベース拡散層領域を流れる電流の流れ方向に沿って延びる前記活性領域と前記素子分離領域との間の他の境界と、を含むことを特徴とする半導体装置。
【００１２】
さらに、請求項２に係る本発明は、前記非シリサイド領域（例えば、図３に示す非シリサイド面積５１０）は、さらに前記ベース拡散層領域と前記エミッタ拡散層領域との間の他の境界をも含むことを特徴とする。
スペーサ分離型ＨＣＢＴの活性側面に沿った断面図を図１３に示す。図１１においてこの断面図をＡ−Ａ’と示し、これは図８および図９に示す断面図と垂直になる。エミッタ・ポリシリコン１０９とベース・シリサイド１１４との間の一定の距離が図１３に示すように、ＩＲ，ｔｏｐに対応する一定の矢印の濃度であると仮定すると、ＩＢのＩＲ，ｔｏｐ成分は、エミッタに沿ってほぼ均一である。一方、エミッタ・ポリシリコン１０９は絶縁酸化膜の丸い形状のためトランジスタ周辺部に向かってより薄くなっていて、このことはトランジスタ１２０（図１３）の中央部と比較すると、エミッタ領域が減少していることから、ＩＣがトランジスタの周辺領域１１９（図１３）で減少していることを意味する。ＩＲ，ｔｏｐが一定であるためＩＢはＩＣに比例して減少しないので、トランジスタの周辺領域１１９の局所的なｂｅｔａが減少し、トランジスタ全体のｂｅｔａを減少させることになる。加えて、図１４に示すように、エミッタ・ポリシリコン１０９の上面は用いられるウェット・エッチング・プロセスの特質によりベース・シリサイド１１４により近づくことがあり、高い密度の矢印によって表すように、トランジスタの周辺領域１１９でＩＲ，ｔｏｐを増加させる。この効果は、全体のｂｅｔａの減少と同様に周辺領域１１９の局所的なｂｅｔａの減少を高めることになる。
【００１３】
トランジスタ周辺領域３１９でｂｅｔａが小さくなることによる影響は、図１に示すように、エミッタ長に沿ってベース・シリサイド３１４を縮小することによって最小化することができる。このようにして、エミッタから周辺領域３１９のベース・シリサイド３１４方向へ注入される電子のパスが増加し、結果としてＩＲ，ｔｏｐは図１の周辺領域３１９の密度の低い矢印で示すように減少する。ベース・シリサイド３１４は、図２に示すようにシリサイド・ブロッキング・マスク４０１の形状を変えることにより、トランジスタの周辺領域３１９から遠ざけることができる。
非シリサイド領域４１０のドメインが、活性化領域の、図２に示されるシリサイド・ブロッキング・マスク４０１のドメインと一致することに注意されたい。
【図面の簡単な説明】
【００１４】
【図１】スペーサ分離型ＨＣＢＴ構造の、図２のＢ−Ｂ’断面に対応するエミッタに沿って縮小したベース・コンタクト・シリサイドの構造断面図を示す。
【図２】縮小したベース・コンタクト・シリサイド（パン・タイプ）を有するスペーサ分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクのいくつかを示す。
【図３】縮小したベース・コンタクト・シリサイド（サラウンド・タイプ）を有するマスク分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクいくつかを示す。
【図４】ＨＣＢＴプロセス・フローを示す。
【図５】ＨＣＢＴ構造におけるベース（ＩＢ）およびコレクタ（ＩＣ）電流の、ギュンメル・プロットと呼ばれるベース−エミッタ電圧（Ｖｂｅ）に対する依存関係を示す。
【図６】ＨＣＢＴ構造におけるベース−エミッタ電圧（Ｖｂｅ）に対するｂｅｔａ依存関係を示す。
【図７】ＨＣＢＴ構造におけるカット・オフ周波数（ｆＴ）および発振の最大周波数（ｆｍａｘ）と、コレクタ電流（ＩＣ）との対比を示す。
【図８】単一のポリシリコン領域断面を有するＨＣＢＴ構造を示す。
【図９】スペーサ分離型ＨＣＢＴと呼ばれ、エミッタとベース・シリサイド・コンタクトとがスペーサによって分離されるＨＣＢＴ構造の拡大断面図を示す。
【図１０】マスク分離型ＨＣＢＴと呼ばれ、エミッタとベース・シリサイド・コンタクトとがシリサイド・ブロッキング・マスクによって分離されるＨＣＢＴ構造の拡大断面図を示す。
【図１１】スペーサ分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクを示す。
【図１２】マスク分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクを示す。
【図１３】スペーサ分離型ＨＣＢＴ構造の、図１１のＡ−Ａ’断面に対応するエミッタに沿った断面図を示す。
【図１４】エミッタ・ポリシリコンをウェット・エッチングした場合のスペーサ分離型ＨＣＢＴ構造の、図１１のＡ−Ａ’断面に対応するエミッタに沿った断面図を示す。
【発明を実施するための形態】
【００１５】
ＨＣＢＴは、低価格で高性能なＢｉＣＭＯＳ技術を実現するＣＭＯＳとの集積化に適する。しかしながら、ＨＣＢＴは、同様にバイポーラ専用技術として製造することができる。この場合、ＣＭＯＳプロセスはＢｉＣＭＯＳ技術においてＨＣＢＴ構造に不可欠であるが、バイポーラ専用技術に用いる必要がある。本発明のＨＣＢＴに関する説明は、ＢｉＣＭＯＳプロセス・フローに基づいている。ＨＣＢＴ構造に関連するＣＭＯＳプロセス工程を説明するが、ＣＭＯＳ技術の用途にだけ使われるプロセス工程は一般的なものであると考えられるため解説しない。
【００１６】
縮小したベース・シリサイドを有するＨＣＢＴに用いられる一般的なマスクのセットを図２に示す。従来のＨＣＢＴ（図１１および図１２）との大きな相違点は、シリサイド・ブロッキング・マスク４０１である。これの形状は、絶縁酸化膜エッチング・マスク４０６を囲む「パン」のようであるが、エミッタ側で開口している。図１は、図２のＢ−Ｂ’横断面である。この構造は、以下の説明では「パン・タイプ」と呼ぶ。
非シリサイド面積４１０の領域が活性化領域の図２に示されるマスク４０１のドメインと一致することに注意されたい。
【００１７】
図２に示されるコレクタｎ＋注入マスク４０３は、コレクタ領域において一致する。活性ｎ−ヒル・マスク４０２は、活性領域の上面と一致する。そして、活性領域の、後述するベース領域が形成される。エミッタ拡散領域においてつながるポリシリコンが形成され、符号４０９で示す。符号１０は、シャロウ・トレンチ・アイソレーションを示す。電流はコレクタ領域からエミッタ領域に移動し、ベース領域でドリフトする（図２全体の下部から上部にドリフトする）。
図３は、本発明の１つの実施例を示す。シリサイド・ブロッキング・マスク５０１は、絶縁酸化膜エッチング・マスク４０６の全体を囲んでいる。マスク分離型および縮小したベース・シリサイドの混成の効果は、この構造で予想することができる。この構造は、以下で「サラウンド・タイプ」と呼ぶ。非シリサイド領域５１０のドメインが活性化領域の図３に示されるマスク５０１のドメインと一致することに注意されたい。
【００１８】
図４は、プロセス工程の順にＨＣＢＴの断面図を示す。ＨＣＢＴ構造は、通常ｐ型のＣＭＯＳと同じ基板１１で製造される。このプロセスの始まりは、図４-１（ａ）に示すように、シャロウ・トレンチ・アイソレーション（ＳＴＩ）１０を形成するために必要な標準的なＣＭＯＳプロセス・フローである。ＨＣＢＴの活性領域は、コレクタ領域に用いられ、ＳＴＩに囲まれるシリコン柱／ｎ−ヒル１２に形成され、ＣＭＯＳ活性ｎ−ヒル・マスク４０２により画定される。その後、共にＣＭＯＳ技術に必要な、ｐＭＯＳトランジスタ用のｎ型ローカル基板およびｎＭＯＳトランジスタ用のｐ型ローカル基板を作成するために、ウェル注入が実行される。同じウェハ上の異なるタイプのトランジスタに、ドーピング濃度を変える必要がある（例えば、高速化、高電圧化、高電流化等のための最適化）。他のタイプのデバイスについても同様である（例えば抵抗器、コンデンサ、誘導体等）。また、異なるドーピング・プロファイルおよび傾度が所望のデバイス性能を得るために必要となることがあり、これは通常イオン注入によって行われる。ＣＭＯＳ技術および目標とするＨＣＢＴ特性に応じて、イオン注入ステップのうちの１つまたはいくつかの組合せがＣＭＯＳデバイスに用いられ、図４−１（ａ）の１３に示すように、ＨＣＢＴのコレクタ領域のドーピングに用いることができる。ｎｐｎトランジスタには、中程度のｎ型ドーピングが必要とされ、結果としてｎ−ヒル・コレクタ領域になる。この場合、ｎ−ウェル注入に用いられるＣＭＯＳリソグラフィ・マスクを、ＨＣＢＴのｎ−ヒル・コレクタ領域のドーピングに用いることができる。より一般の場合には、ＣＭＯＳプロセス・フローに加えて、ｎ−ヒル領域を別々のプロセスによって注入することができ、追加のリソグラフィ・マスクが必要となる。これは、ＨＣＢＴ構造に必要とされる第１の追加マスクである。しかしながら、ＣＭＯＳマスクが用いられても、追加のＨＣＢＴマスクが用いられても、いずれの場合においても、マスク寸法は同じである。ｎ−ヒル注入の結果、ＨＣＢＴの特性のために最適化されたｎ−ヒル領域のドーピング・プロファイルができあがる。いくつかの注入ステップを用いることができる。例えば、リンを用いて、３×１０１２ｃｍ−２のドーズおよび３２０ｋｅＶのエネルギー、３×１０１２ｃｍ−２のドーズおよび１４０ｋｅＶのエネルギー、７×１０１１ｃｍ−２のドーズおよび３０ｋｅＶのエネルギーがあげられる。これにより、ベース幅の拡張作用を抑制するために、すなわち高周波特性を最適化して、より均一の電界分布を得るために、上部の活性トランジスタ領域で高いピーク濃度が生じる結果となり、これはブレークダウン電圧がより高いことを意味する。ＣＭＯＳプロセス・フローのウェル注入の後、注入によるダメージを受けた後のシリコン結晶構造を修復し、注入された不純物を電気的に活性化するために、フォトレジスト１４を取り除き、高温アニーリングを行うことができる。ＨＣＢＴのｎ−ヒル注入は、ＣＭＯＳウェル注入の直前か直後に行うことができるので、ＣＭＯＳプロセス工程のアニーリング・プロセス・フローでは結晶を修復し、同様にＨＣＢＴのドーパントを活性化するために用いることがで��る。
【００１９】
ウェル注入後、通常、ＣＭＯＳプロセス・フローにおいては、ゲート形成工程となる。このプロセス工程もまた、ダミー・ゲート・ポリシリコン５０と呼ぶポリシリコン５０を、図４−１（ｂ）に示すように、ｎ−ヒル１２周囲のＳＴＩ１０の上面に形成するために用いられる。ダミー・ゲート・ポリシリコン５０は、エミッタ・ポリシリコンの形状を平坦にするように制御する役割を有している。ＨＣＢＴ特性は、特にｎ−ヒル１２の側面と接触する部分の、エミッタ・ポリシリコンの厚みに特に依存する。ダミー・ゲート・ポリシリコン５０は、エミッタ・ポリシリコンの厚みおよびＨＣＢＴ特性の均一性を改良するのに役に立つ。ゲート酸化処理の間に、ｎ−ヒル１２は酸化する。ＣＭＯＳプロセスのポリシリコン・ゲート・エッチングの間に、ＨＣＢＴ域が露出し、ダミー・ゲート・ポリシリコン５０を除いて、ｎ−ヒルの上部のポリシリコンを除去するべきである。
【００２０】
ポリシリコン・エッチングの後、ＭＯＳトランジスタのゲートは通常軽く酸化され、ダミー・ゲート・ポリシリコン５０を含むエッチングされたポリシリコン・ゲート領域は、薄い酸化膜層によって閉じ込められる。その後、ソース／ドレインエクステンション領域が注入される。また、異なるＭＯＳトランジスタは、異なるリソグラフィ・マスクによって選択される。ＣＭＯＳプロセス・フローのこの時点で、ＨＣＢＴ構造のために必要な第２のリソグラフィ・マスクを適用することができる。これは外部ベース注入１５ａに用いられ、図４−１（ｃ）に示すように、結果としてｐ型領域になり、フォトレジスト１７によってチップのＣＭＯＳ部を覆っている。外部ベース注入条件の例は、ＢＦ２を用いて、３×１０１５ｃｍ−２のドーズおよび２２ｋｅＶのエネルギーでもよい。ＣＭＯＳプロセス・フローにおいて、ソース／ドレインエクステンション層は、注入後、高温プロセスによってアニールすることができる。同じ工程を用いて外部ベース領域をアニールすることができ、シリコン結晶構造を修復して、注入された不純物を活性化する。ＨＣＢＴの場合、この工程は、注入された不純物の相互作用及び、後で内部ベースのために注入する不純物とともにシリコン結晶欠陥を引き起こすことを回避するのに役立つ。アニーリングがＣＭＯＳプロセス・フローで用いられない場合、または、アニーリングパラメータがＨＣＢＴに不適切な場合、外部ベースを、ソース／ドレインエクステンションの前に注入し、追加の工程によってアニールすることができる。この場合、アニーリング温度および時間は、通常はゲート酸化条件よりも低く短いか同じくらいであるから、ＣＭＯＳ構造に大した影響は及ぼさないだろう。加えて、ＣＭＯＳソース／ドレイン領域は、熱アニーリングに対して最も敏感であり、このプロセスのこの時点ではまだ形成されていない。
【００２１】
ＣＭＯＳソース／ドレインエクステンション層のアニーリング工程の後、ＨＣＢＴによって必要とされる第３の追加マスク４０６を用いて、フォトレジスト１８によりＣＭＯＳ構造全体を覆い、ＨＣＢＴのエミッタ・ウィンドウ１９を露出させる。絶縁ＳｉＯ２２０は、図４−１（ｄ）に示すように、このマスクを用いて時間を定めてエッチングされる。ウェット・エッチングまたはドライエッチングのいずれも、用いることができる。ウェット・エッチングの場合、エミッタ・ウィンドウ４０７は、図２に示すように、ウェット・エッチング・プロセスの特性により、マスク４０６より広く形成される。エッチングはトランジスタの内部ベース部分を決定するように設計され、活性ｎ−ヒル側面２１が露出する。絶縁ＳｉＯ２エッチングの後、図４−２（ｅ）に示すように、ＳｉＯ２薄層２２が堆積しているはずである。これが、注入された不純物、ダメージの減少およびシリコン表面保護のために用いられるのは、イオン注入の標準的な手順である。
【００２２】
次に、内部ベース注入２６が、図４−２（ｅ）で示す傾斜角度で、外部ベース注入１５ａで用いられる第２のＨＣＢＴマスクを用いて実施される。ｎ−ヒル側面のｐ型内部ベース領域２７が得られる。内部ベース注入条件の例としては、３０°の角度でＢＦ２を用いて、６×１０１３ｃｍ−２のドーズおよび３５ｋｅＶのエネルギーがありうる。内部ベースは、内部および外部トランジスタ領域の最適化されたドーピング・プロファイルを得るために、いくつかの工程で注入することができる。絶縁ＳｉＯ２エッチングに用いられるＨＣＢＴリソグラフィ・マスク４０６は、絶縁ＳｉＯ２をｎ−ヒルとのインタフェースで非常に薄くするために、図２に示すように、活性ｎ−ヒル・マスク４０２に対して角度がつけられている。このようにして、ベース注入はこのように薄いＳｉＯ２を部分的に貫通し、エミッタ・ウィンドウ周辺で徐々にベース注入をブロックすることになる。この方法は、エミッタ周辺のベース・ドーピング濃度を上げ、最終的にはコレクタ−エミッタ突抜けを防止する。さらに、高等周波数特性を有するＨＣＢＴを得るためには、内部ベースとして同じパターンを用いてリンを注入しなければならない。この注入工程を「選択的に注入されたコレクタ（ＳＩＣ）」と呼び、局所的にコレクタ濃度を増加させる。これは、ベース幅を狭くし、ほとんどコレクタ−ベース容量の増加しないコレクタ抵抗を小さくするという効果を有する。ＳＩＣ注入条件の例には、４０°の角度でリンを用いて６×１０１２ｃｍ−２のドーズおよび３２０ｋｅＶのエネルギーがありえる。
【００２３】
絶縁ＳｉＯ２エッチングの前に、注入の代わりにこのプロセスのこの時点に外部ベースを注入することも可能である。ベース注入のためのリソグラフィ・マスクはこの場合一度だけ適用する必要があるので、プロセス工程数が減る。外部ベースは、図４−２（ｆ）に示すように、外部ベースからの追加的な注入から活性側面を保護するために、内部ベース１５ｂとは逆のウェハ回転角度で注入することができる。一方、外部ベースは、内部ベースのドーピングを増やすために意図的に用いることができるため、結果として、ウェハ表面１５ｃへの垂直注入、または、内部ベースと同じ回転角度での注入となるが、おそらく別の傾斜角度１５ｄとなる。傾斜角度および回転角度を変えることによって、内部および外部ベース領域のドーピング・プロファイルを最適化することができる。加えて、このようにして、内部および外部ベース領域は同じアニーリング工程を共有し、プロセス・フローは続く。外部ベースによって、内部ベースのホウ素の拡散促進が生じた結果、内部ベース領域の幅が広がるかもしれないが、これは、通常は、トランジスタ電流利得および高周波数特性にとって望ましいものではない。また、絶縁ＳｉＯ２に散乱している注入されたイオンにより、外部ベースが、内部ベース内の、特にベースの底部で過剰なドーピングを生じさせることがある。両方の注入パラメータの定義の際に、この影響について注意しなければならない、すなわち、ベースの底部への追加ドーピングを最小限にするために、注入１５ｂが好ましい。
【００２４】
内部および外部ベース注入の後、フォトレジスト２５を取り除かなければならない、そして、スクリーニング用ＳｉＯ２薄層２２がエッチングされる。スクリーニング用ＳｉＯ２が同様にＣＭＯＳ構造を覆うように堆積するので、ＣＭＯＳトランジスタのポリシリコン・ゲートで成長する熱酸化膜が除去されないように、エッチング時間を定めなければならない。従って、スクリーニング用ＳｉＯ２エッチングは、活性トランジスタ側面上部のスクリーニング用ＳｉＯ２を取り除くようにするためだけに時間調節しなければならない。活性側面のＳｉＯ２は、内部およびおそらく外部ベース注入を受容し、そのエッチング速度はＣＭＯＳゲートの上部の注入されていないＳｉＯ２より早くてもよいので、結果として、スクリーニング用ＳｉＯ２をｎ−ヒルのコレクタ側面から取り除く必要がある特許文献１に記載されている標準ＨＣＢＴと比較すると、エッチング時間を決定するマージンを増加させることになる。スクリーニング用ＳｉＯ２が堆積プロセスによって得られるので、そのエッチング速度は、ＣＭＯＳゲート上に存在する熱的に成長したＳｉＯ２のエッチング速度より速くなる。従って、スクリーニング用酸化膜エッチングの後で、ＣＭＯＳゲート上部の熱的に成長したＳｉＯ２を残すことに問題はない。
【００２５】
スクリーニング用ＳｉＯ２エッチングの後、活性トランジスタ側面２８のシリコン表面が露出する。この表面は、その終端層を形成するために、熱的アニーリングによって処理される。この表面処理の例には、窒素雰囲気で２０秒間８００°Ｃでの高速熱アニーリングがある。この処理によって、ポリシリコン堆積の間のエピタキシャル再成長を防ぎ、この表面はポリシリコン層のエッチングの間、保護膜として役立つ。薄い酸化層がアニーリング・チャンバの残留酸素によって生じる露出したシリコン表面で成長する、あるいは、他のいかなる非シリコン表面終端部も形成することが可能になる。その化学組成に関係なく、この層はＨＣＢＴプロセスには必須なポリシリコン・エッチングを止めることができる。しかしながら、抵抗を実質的に増加させずに、電流を流すことができるように、この層を十分に薄いものにする必要がある。この熱アニーリングの間、注入されたベース・ドーパントが拡散し、ドーピング・プロファイルの再分布が起こる。
【００２６】
図４−２（ｇ）に示すように、ポリシリコン層２９が次に堆積する。ポリシリコン領域はトランジスタのエミッタとして作用するので、高ドーピングでなければならない。ポリシリコン領域の高いドーピングのレベルは、インサイチュド−ピング(in-situ doping)プロセス、すなわち堆積の間にドーピングすることにより達成できる。インサイチュド−ピングが最も単純であると考えられるが、ポリシリコン層は、例えばイオン注入、拡散等のその他の方法でドーピングすることができる。インサイチュド−ピングは、この場合その均一性および等質性のため好ましく、結果として、次に続くアニーリング工程の間、ベース領域にエミッタからドーパントを均等に拡散することになる。さらに、インサイチュド−ピングは、より浅いエミッタ−ベース接合を達成するため、あるいは堆積速度を上げるためにドーピングされていない層を上部に堆積するために、例えば、活性側面の近傍で薄い非ドープまたは低ドープ層を有するように、プロセス・フローを最適化するように設計することができる。堆積したポリシリコンの厚みにより、エッチ・バック後に残るポリシリコン領域の形状が決まる。残りのポリシリコン領域が平坦となる必要があるので、堆積後のポリシリコンの表面はできる限り平坦でなければならない。ポリシリコン堆積プロセスの共形性質のため、堆積した層は、エミッタ・ウィンドウ１９を埋める。ポリシリコンが厚みを増すほど、より平坦化される。さらに、ダミー・ゲート・ポリシリコン５０はこの目的に有用であり、ポリシリコンの厚みはこの場合より薄くなりうる。これらがおそらく最も単純な平坦化方法であるにもかかわらず、化学機械平坦化（ＣＭＰ）のような、半導体製作において公知な他の技術を用いることができる。ＣＭＰ停止層は、ＣＭＯＳゲートの頂部、または、プロセスのこの時点で表面に存在するいかなる別の構造物（例えばコンデンサ）であってもよい。バイポーラ専用プロセスの場合、または、他のＢｉＣＭＯＳ集積化方式において、ＳＴＩ酸化膜の頂部はＣＭＰ停止層の役割をすることができる。
【００２７】
堆積後、ポリシリコン層２９はエッチ・バックされ、図４−２（ｈ）に示すように、エミッタ・ポリシリコン３２が得られる。外部ベース領域１６および内部ベース領域２７は、すでに画定され、ポリシリコン・エッチ・バックの間、ｎ−ヒル１２領域全体と同様に、保護する必要がある。この要件を満たすために、テトラメチル・アンモニウム・ヒドロキシド（ＴＭＡＨ）エッチングが、酸化膜に対して高い感度を有するため、ポリシリコン・エッチ・バックに用いられる。前堆積表面処理の間、ｎ−ヒル表面に成長する薄層は、ＴＭＡＨエッチングを止め、ｎ−ヒルを完全に保護するのに十分である。この目的のために、他の結晶依存するエッチング液を用いることもできる（例えばＫＯＨ、ＥＤＰなど）。通常、他のウェット・エッチングによる化学作用やドライエッチング・プロセスのような、他のポリシリコン・エッチング技術を用いることができる。しかしながら、ＴＭＡＨは、酸化膜選択性およびＣＭＯＳプロセス互換性に対する高いポリシリコンの要件を満たしているので、完全にこのプロセスに適している。ポリシリコンの厚み３３が活性エミッタの高さを画定してから、ポリシリコン・エッチ・バック・プロセスが計時され、例えばコレクタ電流、ベース抵抗、ベース−エミッタ容量、ベース電流の理想的な性質等のトランジスタ電気特性値に影響を与える。ＴＭＡＨによるポリシリコン・エッチング速度は、水中のＴＭＡＨの温度と濃度によって調整することができる。ポリシリコン平坦化技術が堆積イオンおよびエッチ・バックによって実現される場合、図４−２（ｇ）および図４−２（ｈ）に示すように、ポリシリコン層の表面は完全には平坦にならないが、堆積後の窪み（ｎｏｔｃｈ）３１は最終的なポリシリコン領域の形状３４に変形することになる。ポリシリコン領域の形状はトランジスタの性能にあまり決定的でないが、ポリシリコン層には正孔がない、すなわち、ｎ−ヒル近傍でエッチングされた絶縁ＳｉＯ２の上部に配置された状態であるため、エミッタ・ポリシリコン３３の最も薄い領域３４においても、確実にｎ−ヒルと金属接触させる必要がある。ＴＭＡＨエッチング速度は、エッチングされた層の結晶方位に依存する。ポリシリコンが異なる方位の結晶粒から成っているので、ＴＭＡＨエッチ・バック後のその表面が粗くなることがある。ポリシリコン表面の粗さを最小化するために、ポリシリコン構造の粒が小さいほうが好ましく、このことはもっと非結晶度の高い構造を有する層を使用することを暗示する。これは、ポリシリコンの堆積条件を調整することによって達成することができ、例えば、１つの方法として、堆積温度を低下させてもよい。
【００２８】
基本的に、ポリシリコンのＴＭＡＨエッチ・バックの後で、ＨＣＢＴに必要とされる追加のプロセス工程は終了する。ＨＣＢＴ構造はＣＭＯＳプロセス工程により完成する。従って、ＨＣＢＴ構造に影響を及ぼすＣＭＯＳ工程について説明する。
通常、次のＣＭＯＳプロセス・モジュールは、ゲート・スペーサを形成することである。ＳｉＯ２層は、例えば、テトラ・エチル・オキシ・シラン（ＴＥＯＳ）ソースから堆積し、異方性プロセスによりエッチ・バックされる。ＳｉＯ２スペーサは、ＣＭＯＳゲートの側面上に残される。このプロセスの性質から、類似のスペーサ３５が、図４−３（ｉ）に示すように、ポリシリコン領域より上部のｎ−ヒル側面上に形成される。その後、ソース／ドレイン注入がＣＭＯＳ構造に実行される。ｎＭＯＳトランジスタのｎ＋ソース／ドレイン３６領域の注入が、図４−３（ｊ）に示すように、ＨＣＢＴ構造のコレクタ領域３７に用いられる。注入に用いられるマスク４０３によって画定されるフォトレジスト３８の端部の位置は、ｎ＋コレクタと外部ベース領域との間の距離を画定し、コレクタ−ベースおよびコレクタ−エミッタの絶縁破壊電圧等、目標とするトランジスタ特性によって異なる。コレクタｎ＋領域の他の端部は、ｎ−ヒルの側面により画定される。ＣＭＯＳのソース／ドレイン注入を活性化するためのアニーリングは、ＨＣＢＴの注入領域の活性化、および（図４−３（ｋ）に示す）高ドーピングされたポリシリコン領域からｎ−ヒルの側面へのドーパントの、通常ドライブイン拡散と呼ばれる拡散領域３９のためにも用いられる。この工程によって形成されるｎ＋拡散領域３９は、エミッタ拡散領域である。内部トランジスタ領域のドーピング・プロファイルは、このプロセスによって形成される。アニーリング後のベース−エミッタｐｎ接合の深度は、ポリシリコンの粒構造を変えるのと同様に、堆積したポリシリコンのドーピングレベルを変えることによって調整することができ、両方とも堆積状況により定められる。
【００２９】
次のＣＭＯＳプロセス・モジュールは、シリサイドの形成である。まず、シリサイド保護層として用いられるＳｉＯ２層４０が堆積される。リソグラフィ・マスク４０１を用いて、ＣＭＯＳデバイスのいくつかが開口し、デバイスのいくつかまたはそれらの領域がフォトレジスト４１によって保護される。ＨＣＢＴにおいて、コレクタと外部ベースと間のＳｉＯ２層の一部は、図２および／または図３に示すように保護されていなければならない。さらに、絶縁酸化膜エッチング・マスク４０６の周囲領域のＳｉＯ２層の一部は、図２（パン・タイプ）のマスク４０１で示すように、保護されている。他の実施形態の場合は、エミッタ・ポリシリコンと内因性ベースとの間のＳｉＯ２層の一部が、図３のマスク５０１によって示すように保護されている（サラウンド・タイプ）。残留するＳｉＯ２は、ｎ＋コレクタとおよび外部ベース領域との間の電気的近道を防止する。また、上述したように、絶縁酸化膜エッチング・マスク４０６の周辺に残留するＳｉＯ２はＩＢの減少に役立つ。シリサイド４２は、図４−３（ｌ）に示すように、半導体産業ではシリサイド化として公知のプロセス工程を有する標準的な方法で形成される。
【００３０】
プロセス・フローのバックエンドで、ＳｉＯ２４３は堆積し、コンタクト・ホール４４は低抵抗層によってエッチングされ埋められ、金属被覆が標準的な方法で行われる。１つの金属層を有する最終的なＨＣＢＴ構造を、図４−４（ｍ）に示す。図４−４（ｍ）のコンタクト・ホール４４で、コレクタ電極１０１、ベース電極１０２、エミッタ電極１０３が形成される。
【００３１】
スペーサ分離型、パン・タイプ、マスク分離型、サラウンド・タイプのＨＣＢＴ構造用のベース−エミッタ電圧（ＶＢＥ）上のベース（ＩＢ）およびコレクタ（ＩＣ）電流の依存性、すなわちギュンメル・プロットとも呼ばれるものを図５に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。すべての構造に対しＩＣがほぼ適合することが認められる。一方で、ＩＢは、マスクに応じて変化する。サラウンド・タイプの場合は、ＩＢが最も低いため、ｂｅｔａが最も高くなることを示している。パン・タイプは、次善の策である。パン・タイプのＨＣＢＴ構造に関して、ｂｅｔａは５８％であり、スペーサ分離型の場合よりも高い。一方で、サラウンド・タイプのＨＣＢＴ構造のｂｅｔａは６１％であり、マスク分離型の場合よりも高い。シリサイド−保護パターンの修正によるｂｅｔａの増加を図６に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。
コレクタ−エミッタブレークダウン電圧（ＢＶＣＥＯ）は、通常、ｂｅｔａとトレードオフの関係にある。この理由はこれらがベース幅の影響を受けるからである。しかしながら、シリサイド保護パターンの修正が、内部ベースに影響を及ぼすことはない。従って、表１に示すように、すべてのトランジスタは、類似のＢＶＣＥＯを示す。
【００３２】
【表１】
2011210743.tif 000003
【００３３】
４つのタイプのカット・オフ周波数（ｆＴ）および発振（ｆｍａｘ）の最大周波数と、ＨＣＢＴ構造のコレクタ電流（ＩＣ）との対比を図７に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。
ｆｍａｘに関して、活性領域の非シリサイド化領域は、バイポーラトランジスタの高周波特性（特にｆｍａｘ）に影響を及ぼす。
この領域が拡大しすぎると、ｆｍａｘは悪化する。換言すれば、ｂｅｔａおよびｆｍａｘには、それぞれトレードオフの関係がある。このため、本発明の非シリサイド化領域は、従来のものと比較すると、十分なｆｍａｘおよび高いｂｅｔａを得るのに最も適するように最適化される。
【００３４】
図７において、スペーサ分離型とパン・タイプとの間にＨＣＢＴ構造の著しい違いは見られない。同じ傾向がマスク分離型とサラウンド・タイプとの間にも見られる。
また、ｆｍａｘおよびＢＶＣＥＯは、本発明のラテラル・バイポーラトランジスタの場合には減少しない。ｂｅｔａだけは、最大で２００に達成することができる。さらに、本発明のラテラル・バイポーラトランジスタは、従来のラテラル・バイポーラトランジスタのマスクレイアウトを変えるだけで実現することができる。このため、製造プロセスの数は、従来のラテラル・バイポーラトランジスタと比較しても増加しない。
【符号の説明】
【００３５】
１０  シャロウ・トレンチ・アイソレーション（ＳＴＩ）
１１  基板
１２  ｎ−ヒル（コレクタ領域）
１３  コレクタ注入
１４、１７、１８、２５、３８、４１  フォトレジスト
１５ａ、ｂ、ｃ、ｄ  外部ベース注入
１６  外部ベース領域
１９  エミッタ・ウィンドウ
２０  絶縁ＳｉＯ２
２１  ｎ−ヒル側面
２２  ＳｉＯ２薄層
２６  内部ベース注入
２７  内部ベース領域
２８  活性トランジスタ側面
２９  ポリシリコン層
３１  窪み
３２、３４  エミッタ・ポリシリコン
３３  ポリシリコンの厚み
３５  スぺーサ
３６  ソース／ドレイン注入
３７  コレクタ領域
３９  エミッタ拡散領域
４０、４３  ＳｉＯ２層
４２  シリサイド
４４  コンタクト・ホール
５０  ダミー・ゲート・ポリシリコン
１０１  コレクタ電極
１０２  ベース電極
１０３  エミッタ電極
１０４、３０４  ｐ型基板
１０５  ｎ−ヒル（活性領域）
１０６  シャロウ・トレンチ・アイソレーション（ＳＴＩ）
１０７  内部ベース
１０８、３０８  外部ベース
１０９、３０９、４０９  エミッタ・ポリシリコン
１１０  エミッタ拡散領域
１１１  ダミー・ゲート・ポリシリコン
１１２  ｎ＋拡散領域
１１３  コレクタ・シリサイド
１１４、３１４  ベース・シリサイド
１１５  エミッタ・シリサイド
１１６、１１８  シリサイド・ブロッキング酸化膜
１１７  スペーサ
１１９、３１９  トランジスタの周辺領域
１２０、３２０  トランジスタの中央部
２０１、２０１ｂ、４０１、５０１  シリサイド・ブロッキング・マスク
２０２、４０２  ｎ−ヒル・マスク
２０３、４０３  コレクタｎ＋注入マスク
２０４、４０４  コンタクト・ホール・マスク
２０５、４０５  ダミー・ポリシリコン・マスク
２０６、４０６  絶縁酸化膜エッチング・マスク
２０７、４０７  エミッタ・ウィンドウ（ウェット・エッチング後）
４１０、５１０  非シリサイド領域
【図１】
2011210743.tif 000004
【図２】
2011210743.tif 000005
【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
2011210743.tif 000011
【図６】
2011210743.tif 000012
【図７】
2011210743.tif 000013
【図８】
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【図９】
2011210743.tif 000015
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
［Title of the Invention］  Semiconductor device
［Technical Field］
The present invention relates to a semiconductor device, and particularly relates to a semiconductor device having the configuration of a BiCMOS technology in which a CMOS transistor and a bipolar transistor are integrated.
［Background Art］
Integration of bipolar transistor into CMOS technology results in a BiCMOS technology, which offers a higher flexibility in circuit design.  BiCMOS technology offers increased functionality of the chips allowing for system-on-chip integration.   Wireless communications represent large portion of consumer electronics market, which is very sensitive to the cost of the product.  Therefore, RF systems can gain benefits from integration of bipolar and CMOS technologies.
Bipolar transistors can be categorized as a vertical or a lateral type.  In a vertical type of bipolar transistor, a carrier flows from an emitter in a vertical direction to reach a collector.  Since the collector region is formed in a deep position from the wafer surface, the resistance between the emitter and the collector becomes large to make the transistor disadvantageous for a high-speed operation.  Further, since a high-concentration buried layer, a collector epitaxial layer, deep trench isolations and the like are required, the number of process steps increases and the cost is increased.
On the other hand, a lateral bipolar transistor is simpler in structure as compared with a vertical type of bipolar transistor.  In addition, a BiCMOS technology can be configured by adding a relatively small number of process steps to the CMOS transistor.  Further, the collector electrode can be directly brought into contact with the collector region, and therefore, the lateral bipolar transistor is advantageous for performing an operation at a high speed.  Therefore, in a BiCMOS technology, a lateral bipolar transistor which is of a lateral type in which a carrier flows in a lateral direction is desirably applied.
New type of lateral bipolar transistor, named "Horizontal Current Bipolar Transistor (HCBT)", is described in Patent Document 1.
Fig.8 shows a sectional view of the HCBT described in Patent Document 1.  The HCBT shown in Fig.8 includes a collector electrode 101, a base electrode 102 and an emitter electrode 103.  On a p-substrate 104, an active region 105 (called an n-hill in this case) of the HCBT is formed.  The n-hill 105 is surrounded by shallow trench isolation (STI) 106, and the total height of STI 106 is described by "a".  A part of STI 106 beside the n-hill 105 is removed by wet etching.  The remained isolation oxide thickness is described by "b".  An intrinsic base 107 is formed at the side of n-hill 105, and an extrinsic base 108 for having contact with an outside is formed on the top of it.  On the remained isolation oxide, an emitter poly-silicon 109 is formed.  This is doped by n-type, typically phosphorus, by in-situ doping at deposition.  An emitter diffusion area 110 is formed by diffusion from emitter poly-silicon 109 by the following thermal steps which are essential for CMOS.  The shape of emitter poly-silicon 109 is controlled by a dummy gate poly-silicon 111.  On the opposite side of emitter, n+ diffusion area 112 for collector electrode 101 is formed in the n-hill 105.  The surface of n+ diffusion area 112, extrinsic base 108 and emitter poly-silicon 109 are covered by silicide 113, 114 and 115 respectively.  To avoid the electrical shortage between collector and base by silicide blocking oxide 116 is remained by patterning the silicide blocking mask.  At the same time of silicide blocking etching, a sidewall spacer 117 is remained at the side of n-hill 105.  This has an effect of separation between the base silicide 114 and the emitter silicide 115. 
As described above, the base silicide 114 and the emitter silicide 115 are separated by the spacer 117 from CMOS technology, meaning that the base silicide is separated from the emitter polysilicon 109 by the height of the spacer 117.  The total height of the active transistor region "a"in Fig.8 is limited by the CMOS process, the thickness of the emitter poly-silicon 109 is limited by the requirements on the electrical performance and the thickness of isolation oxide region "b"must be large enough to ensure no penetration of the base implantation into the substrate. Therefore, the height of the spacer 117 is also limited.
[Patent Document 1]  PCT No. WO/2009/081867
［Disclosure of the invention］
［Problem to be Solved by the Invention］
However, the HCBT described in the Patent Document 1 shows lower current gain  comparing to vertical arrangement.  The reason of this can be analyzed as the following.
The main base and emitter current components are shown in the zoomed HCBT cross-section in Fig.9.  The arrows show the charge carrier flow and the actual current flow is opposite to the carrier flow in the case of negatively charged electrons (components InE, IR, IR,top), whereas the actual current flow is the same as carrier flow in the case of positively charged holes (component IpE).  The common emitter current gain (beta) is defined as a ratio of the collector and base currents: beta=IC/IB.  Collector current IC mainly depends on the emitter electron current in npn transistors: IC=InE, neglecting the base recombination current IR, whereas the base current IB consists of the three current components: IpE - hole current injected into the emitter from the base, IR  recombination current in the neutral intrinsic base region, IR,top  electrons injected from the emitter toward the base silicide contact at the top of emitter, IB = IpE + IR + IR,top.  In order to achieve high beta, IC must be high and IB must be low, which is already optimized in the existing designs of the vertical-current and lateral bipolar transistors.  In the vertical-current bipolar transistors, the IR,top is normally negligible in comparison with another two base current components since the distance between the base contact region and the emitter is large enough and extrinsic base region under the contact is highly doped.  The base current component IR,top can be reduced by increasing the distance between the base contact region and emitter n+ region and/or by increasing the doping concentration on the IR,top current path.  Both techniques reduce the probability of the diffusion to the base contact by the electrons injected from the emitter.
On the other hand, in HCBT structure, the base silicide 114 is close to the emitter diffusion area 110 because of the limited height of the spacer 117.  Then, the IR,top is relatively higher than vertical type, hence beta is lower.
To overcome this, the following idea is also described in the Patent Document 1.  The base contact silicide 114 can be moved away from the edge of the active n-hill 105 by silicide blocking oxide 118, as shown in Fig.10.  In this way, the distance between the base contact silicide 114 and the emitter diffusion area 110 is increased and the total doping concentration on the current path is increased.  This is noted by a longer arrow corresponding to IR,top in Fig.10.  Additionally, the emitter contact silicide 115 is moved away from the base-emitter junction potentially contributing to the decrease of the IpE component and reducing IB further.  This structure is named mask-separated HCBT, whereas the former is named spacer-separated HCBT.
Moving the base and emitter contact silicides away from the base-emitter junction can be accomplished by using silicide blocking mask.  Some masks of spacer-separated HCBT where emitter and base silicides are separated by a spacer 117 are shown in Fig.11 and the same masks of mask-separated HCBT with base and emitter contact silicides separated by the part of silicide blocking mask are shown in Fig.12.  These masks include silicide blocking mask 201, active n-hill mask 202, collector n+ implantation mask 203, contact hole mask 204, dummy poly-silicon mask 205 and isolation oxide etching mask 206.  In the case of Fig.12, silicide blocking mask comprises two parts; one for leaving oxide between the base and collector contact regions (silicide blocking mask 201) and one for leaving oxide between the base and emitter contact regions (silicide blocking mask 201b).
The peak beta of mask-separated HCBT increases by 25% from the spacer-separated. This is achieved by a reduction of IB and no other characteristics changes.  However, the beta is still low comparing to vertical bipolar transistor.
The present invention is made in view of the above described points, and has an object to provide a semiconductor device with a lateral bipolar transistor, which has same fmax and BVCEO as a conventional bipolar transistor and has higher beta than conventional one.
［SUMMARY OF THE INVENTION］
In order to achieve the object described above, the present invention of claim 1 is A semiconductor device arranged with a lateral bipolar transistor and a CMOS transistor, wherein the lateral bipolar transistor comprising: an opening region (For example, emitter window19 that was shown in FIG. 4-4(m)) in an isolation area (For example, isolation SiO2 20 that was shown in FIG. 4-4(m)) that surrounds an active region (For example, n-hill 12 shown in FIG. 4-4 (m)) ; a poly-silicon film on said opening region (For example, emitter poly-silicon 32 in FIG. 4-4 (m)) ; an emitter diffusion area (For example, emitter diffusion area 39 in FIG. 4-4 (m)) formed by impurity diffusion into an area from said poly-silicon film to a sidewall of said active region; a dummy gate poly-silicon (For example, dummy gate poly-silicon 50 in FIG. 4-4 (m)) on said isolation area; a collector diffusion region (For example, collector region 37 in FIG. 4-4 (m)) and a base diffusion region (For example, intrinsic base region 27 ,extrinsic base region 16 in FIG. 4-4 (m)) formed on said active region; a collector electrode (For example, collector electrode 101) and a base electrode (For example, base electrode 102 in FIG. 4-4 (m)) each directly connected to said collector diffusion area and said base diffusion area; an emitter electrode (For example, emitter electrode 103 in FIG. 4-4 (m)) directly connected to said poly-silicon film; a silicide area formed on said active region and said poly-silicon film; wherein a non-silicide area (For example, non-silicide area 410 in FIG. 2) formed on said active region includes a boundary area between said base diffusion area and said collector diffusion area, and another boundary area between said active region extending in a direction that current flows across said base diffusion area and said isolation area.
Moreover, the present invention of claim 2 is characterized in that said non-silicide area (For example, non-silicide area 510 in FIG. 3) further includes another boundary area between said base diffusion area and said emitter diffusion area.
The spacer-separated HCBT cross-section along the active sidewall is shown in Fig.13.  This cross-section is marked as A-A' in Fig.11 and it is perpendicular to the cross-sections shown in Figs.8 and 9.  The IR,top component of IB is approximately uniform along the emitter, if the constant distance between the emitter poly-silicon 109 and the base silicide 114 is assumed, as shown in Fig.13 by the constant arrow density corresponding to IR,top.  On the other hand, the emitter poly-silicon 109 is getting thinner toward transistor periphery due to the rounded shape of isolation oxide, which means that IC is reduced in the transistor's periphery area 119 (Fig.13) due to the reduced emitter area as compared to the middle part of transistor 120 (Fig.13).  Since IB is not reduced proportionally to IC because IR,top is constant, the local beta in the transistor's periphery area 119 is reduced, contributing to the reduction of total transistor beta.  In addition, the top surface of emitter poly-silicon 109 might be closer to the base silicide 114 due to the nature of wet etching process used, as shown in Fig.14, which would increase the IR,top in the transistor's periphery area 119, depicted by a higher density of arrows .  This effect will enhance the local beta reduction at the periphery area 119 as well as its contribution to the total beta reduction.
The effect of the beta reduction at the transistor periphery area 319 can be minimized by shrinking the base silicide 314 along the emitter length, as shown in Fig.1.  In this way, the path of the electrons injected from the emitter toward the base silicide 314 in the peripheral region 319 is increased, resulting in the reduced IR,top shown by the smaller density of arrows in the peripheral region 319 in Fig. 1.  The base silicide 314 can be moved away from the transistor's periphery 319 by changing the shape of silicide blocking mask 401 as shown in Fig.2.
Note that the domain of non-silicide area 410 accords with a domain of silicide blocking mask 401 shown in FIG. 2 in an activation region.
［BRIEF DESCRIPTION OF THE DRAWINGS］
Fig.1. The spacer-separated HCBT with the shrunk base contact silicide structure cross-section along the emitter corresponding the cross-section B-B' in Fig.2
Fig.2. Some of the lithography masks used in spacer-separated HCBT process with the shrunk base contact silicide (pan-type)
Fig.3. Some of the lithography masks used in mask-separated HCBT process with the shrunk base contact silicide (surrounded-type)
Fig.4. HCBT process flow
Fig.5. Base (IB) and Collector (IC) currents dependences on the base-emitter voltage (Vbe), called Gummel plot, of some HCBT structures
Fig.6. Beta dependences on the base-emitter voltage (Vbe) of some HCBT structures
Fig.7. Cut-off frequency (fT) and maximum frequency of oscillations (fmax) versus collector current (IC) of some HCBT structures
Fig.8. The HCBT structure with a single poly-silicon region cross-section
Fig.9. The zoomed HCBT structure cross-section with the emitter and base silicide contact separated by spacer, named spacer-separated HCBT
Fig.10. The zoomed HCBT structure cross-section with the emitter and base silicide contact separated by the silicide blocking mask, named mask-separated HCBT 
Fig.11. Some of the lithography masks used in spacer-separated HCBT process
Fig.12. Some of the lithography masks used in mask-separated HCBT process
Fig.13. The spacer-separated HCBT structure cross-section along the emitter corresponding the cross-section A-A' in Fig.11
Fig.14. The spacer-separated HCBT structure cross-section along the emitter corresponding the cross-section A-A' in Fig.11 in case of wet etching of emitter polysilicon.
［Description of the Preferred Embodiments］
The HCBT is suitable for the integration with CMOS to achieve a low-cost, high-performance BiCMOS technology.  However, the HCBT can be fabricated as a bipolar-only technology as well.  In this case, the CMOS process steps, which are necessary for HCBT structure in BiCMOS technology has to be used for bipolar-only technology.  The description of the invention of HCBT will be based on the BiCMOS process flow.  The CMOS process steps that are relevant for the HCBT structure will be described, whereas the process steps that are used only for CMOS technology are considered to be standard and will not be described.
The typical mask set used for HCBT with shrunk base silicide are shown in Fig.2. The remarkable difference from previous HCBTs (Figs.11 and 12) is silicide blocking mask 401.  The shape of this is like a "pan" which surrounds isolation oxide etching mask 406 but is open at emitter side.  The cross-section marked as B-B' in Fig.2 is Fig.1. This structure is called "pan-type" in the following.
Note that the domain of non-silicide area 410 accords with a domain of mask 401 shown in FIG. 2 in an activation region.
Collector n+ implantation mask 403 shown in FIG. 2 accords in the collector region. Active n-hill mask 402 agrees in the top surface of the active region. And base region to be described below in the active region is formed. Polysilicon connected in the emitter diffusion area is formed and is also shown by code 409. Code 10 shows shallow trench isolation. The electric current goes to the emitter region from the collector region, and, in a base region, it drifts (it drifts to the top from under the whole FIG. 2).
Fig.3 is also one of the embodiments of this invention.  The silicide blocking mask 501 surrounds all of isolation oxide etching mask 406.  The effect of mixture of mask-separated and shrunk base silicide can be expected in this structure.  This structure is called "surrounded-type" in the following.  Note that the domain of non-silicide area 510 accords with a domain of mask 501 shown in FIG. 3 in an activation region.
Fig.4 shows a cross-sectional view of the HCBT in the order of process steps.  The HCBT structure is processed in the same substrate 11 as CMOS, which is usually p-type.  The beginning of the process is a standard CMOS process flow required to obtain shallow trench isolation (STI) 10, as shown in Fig.4-1(a).  The active region of HCBT, which will be used for the collector region, is fabricated in the silicon pillars / n-hills 12 surrounded by STI and are defined by the CMOS active n-hill mask 402.  After that, the well implantations are performed, which are needed to obtain n-type local substrate for pMOS transistor and p-type local substrate for nMOS transistor, which are both needed in CMOS technology.   Different doping concentrations might be needed for different types of transistors on the same wafer (e.g. optimized for high-speed, high-voltage, high-current etc.) as well as for the other types of devices (e.g. resistors, capacitors, inductors etc.).  Also, different doping profiles and gradients might be needed to achieve the desired device performance, which are usually processed by ion implantation.  Depending on a CMOS technology and targeted HCBT characteristics, one of the ion implantation steps or a combination of a few of them, used for CMOS devices, can be used for doping the collector region of HCBT, as shown 13 in Fig.4-1(a).  For the npn transistor, the moderate n-type doping is needed, resulting in the n-hill collector region .  In this case, the CMOS lithography mask used for the n-well implantation can be used for doping the n-hill collector region of HCBT.  In a more general case, the n-hill region can be implanted by a separate process, added to the CMOS process flow and an additional lithography mask is needed.  This is the 1st additional mask required for HCBT structure.  However, in both cases the mask dimensions are the same, regardless if the CMOS mask is used or an additional HCBT mask.  The n-hill implantations result in the doping profile in the n-hill region optimized for the performance of HCBT.  Several implantation steps might be used, for example the dose of 3×1012 cm-2 and the energy of 320 keV, the dose of 3×1012 cm-2 and the energy of 140 keV and the dose of 7×1011cm-2 and the energy of 30keV using phosphorus, which result in a higher peak concentration at the upper active transistor regions in order to suppress the base widening effect, i.e. to optimize the high-frequency performance and to obtain a more uniform electric field distribution, meaning a higher breakdown voltages.  After the well implantations in CMOS process flow, photoresist 14 is removed and a high-temperature annealing could be done in order to repair the silicon crystal structure after damaged by implantations and to make the implanted species electrically active.  The n-hill implantation of HCBT could be done just before or after the CMOS well implantations, so that the annealing process in CMOS process flow can be used to repair the crystal and activate dopants in HCBT as well.
After the well implantations, a gate stack is usually processed in a CMOS process flow.  This process steps is also used for a formation of a poly-silicon 50, called dummy gate poly-silicon 50, on the top surface on STI 10 around n-hill 12, as shown in Fig.4-1(b).  The dummy gate poly-silicon 50 has a role to control the shape of emitter poly-silicon to be flat. The HCBT characteristics strongly depend on the thickness of emitter poly-silicon, especially of the part which is in contact with the sidewall of n-hill 12.  The dummy gate poly-silicon 50 helps for improvement of uniformity of emitter poly-silicon thickness and the HCBT characteristics.  During the gate oxidation, the n-hill 12 is oxidized.  During the poly-silicon gate etching in the CMOS process, the HCBT area should be exposed and poly-silicon over the n-hill will be removed, except dummy gate poly-silicon 50.
After the poly-silicon etching, the gates of MOS transistors are usually lightly oxidized and the etched poly-silicon gate regions, including dummy gate poly-silicon 50, are encapsulated by thin oxide layer.  Afterwards, the source / drain extension regions are implanted.  Again, different MOS transistors are selected by different lithography masks.  At this point of CMOS process flow, the 2nd lithography mask needed for HCBT structure can be applied.  It is used for the extrinsic base implantation 15a resulting in the p-type region and covering the CMOS part of the chip by photoresist 17, as shown in Fig.4-1(c).  An example of extrinsic base implant conditions can be the dose of 3×1015 cm-2 and the energy of 22 keV using BF2.  In the CMOS process flow, the source / drain extensions can be annealed by the high-temperature process after the implantation.  The same step can be used to anneal the extrinsic base region, repairing the silicon crystal structure and activating the implanted species.  In the case of HCBT, this step is useful to avoid the interaction of the implanted species and the resulting silicon defects with the species implanted for the intrinsic base later on.  If the annealing is not used in the CMOS process flow or if the annealing parameters are not appropriate to HCBT, the extrinsic base can be implanted before source / drain extensions and annealed by an additional step.  There will not be a considerable effect on CMOS structures in this case, since the annealing temperature and time is usually smaller or comparable to the gate oxidation conditions.  Additionally, the CMOS source / drain regions, which are most sensitive to the thermal annealing are still not formed at this point of the process.
After the CMOS source / drain extension annealing step, the 3rd additional mask 406 required by HCBT is used, covering all of the CMOS structures by photoresist 18 and exposing the emitter window 19 of HCBT.  Isolation SiO2 20 is timed etched by using this mask, as can be seen in Fig.4-1(d). Either wet or dry etching can be employed. In the case of the wet etching, emitter window 407 is formed more widely than mask 406 due to wet etching process characteristics, as shown in Fig.2. The etching is designed to determine the intrinsic part of the transistor and the active n-hill sidewall 21 is exposed.   After the isolation SiO2 etching, a thin SiO2 layer 22 should be deposited, as can be seen in Fig.4-2(e).  It is used for the screening of implanted species, damage reduction and silicon surface protection, which is a standard procedure for ion implantation.
Next, the intrinsic base implantation 26 is carried out by using the 2nd HCBT mask which is used at the extrinsic base implantation 15a, at a tilt angle as shown in Fig.4-2(e).  The p-type intrinsic base region 27 at the n-hill sidewall is obtained.  An example of the intrinsic base implantation condition can be the dose of 6×1013 cm-2 and the energy of 35 keV at the angle of 30° using BF2.  The intrinsic base can be implanted in several steps in order to obtain the optimized doping profiles in the intrinsic and extrinsic transistor regions.  The HCBT lithography mask 406 used for the isolation SiO2 etching is angled with the respect to the active n-hill mask 402, as shown in Fig.2 in order to have the isolation SiO2 very thin at the interface with the n-hill.  In this way, the base implantations can partly penetrate through such thin SiO2, which would block the base implants gradually at the emitter window periphery.  Such method would increase the base doping concentration at the emitter periphery and eventually prevent the collector-emitter punch through.  Moreover, in order to get a HCBT with higher-frequency characteristics, phosphorus should be implanted using same pattern as the intrinsic base.  This implanted step is called "selectively implanted collector (SIC)"and causes increase of collector concentration locally.  This has an effect to get narrow base width and reduce collector resistance with little increase collector-base capacitance.  An example of the SIC implantation condition can be the dose of 6×1012 cm-2 and the energy of 320 keV at the angle of 40° using phosphorus.
It is also possible to implant the extrinsic base at this point of the process instead of the implantation before the isolation SiO2 etching.  The lithography mask for the base implantation has to be applied only once in this case, reducing the number of process steps.  The extrinsic base could be implanted in the opposite wafer rotation angle than the intrinsic base 15b in order to protect the active sidewall from the additional implantation from the extrinsic base, as shown in Fig.4-2(f).  On the other hand, extrinsic base can be purposely used to increase the doping in the intrinsic base, resulting in the implantation perpendicular to the wafer surface 15c or with the same rotation angle as the intrinsic base, but possibly the other tilt angle 15d.  By changing the tilt and rotation angles the doping profiles in the intrinsic and extrinsic base regions can be optimized.  Additionally, in this way the intrinsic and extrinsic base regions share the same annealing steps, which follows in the process flow.  The extrinsic base might cause the enhanced diffusion of the boron in the intrinsic base resulting in the wider intrinsic base region, which is normally not desirable for the transistor current gain and high-frequency characteristics.  Also, the extrinsic base might cause the excessive doping in the intrinsic base especially at the bottom of the base due to the implanted ion scattering in the isolation SiO2.  The care should be taken about this effect in defining the parameters of both implantations, i.e. implantation 15b could be preferable in order to minimize the additional doping the bottom of the base.
After the intrinsic and extrinsic base implantations, the photoresist 25 must be removed and the thin screening SiO2 layer 22 is etched.  Since the screening SiO2 is deposited over the CMOS structures as well, the etching must be timed so that the thermal oxide grown at the poly-silicon gates of the CMOS transistors is not removed.  Therefore, the screening SiO2 etching should be timed just to remove it over the active transistor sidewall.  The SiO2 at the active sidewall received the intrinsic and possibly extrinsic base implantations and its etching rate could be higher than the un-implanted SiO2 over the CMOS gates, resulting in the increased margins of determining the etch time, in comparison with the standard HCBT that is described in patent document 1 where the screening SiO2 has to be removed over the collector sidewall of the n-hill.  Since the screening SiO2 is obtained by the deposition process, its etch rate is faster than the etch rate of the thermally grown SiO2, which exists on the CMOS gates.  Therefore, there should be no problem to leave the thermal SiO2 over the CMOS gates after the screening oxide etching.
After the screening SiO2 etching, the silicon surface at the active transistor sidewall 28 is exposed.  This surface is treated by the thermal annealing in order to form its termination layer.  An example of the surface treatment is the rapid thermal annealing at 800°C for 20 seconds in nitrogen atmosphere.  By this treatment the epitaxial re-growth during the poly-silicon deposition is avoided and such surface serves as a protection layer during the etching of poly-silicon layer.  It is possible that a thin oxide layer is grown at the exposed silicon surface caused by the residual oxygen in the annealing chamber, or any other non-silicon surface termination is achieved.  Regardless of its chemical composition, this layer can stop the poly-silicon etching which is essential for the HCBT process.  However, this layer has to be thin enough so that the electric current can flow through without the substantial increase of resistance.  During this thermal annealing the implanted base dopant diffuses and the redistribution of the doping profile occurs.
A poly-silicon layer 29 is deposited next, as shown in Fig.4-2(g).  Since the poly-silicon region serves as the emitter of the transistor, it should be high-doped.  The high level of doping of poly-silicon region could be achieved by in-situ process, i.e. doped during the deposition.  Although the in-situ doping can be regarded as the simplest, the poly-silicon layer can be doped in the other ways, such as ion implantation, diffusion etc.  The in-situ doping is preferred in this case due to its uniformity and homogeneity, resulting in the uniform diffusion of dopant from the emitter into the base region during the subsequent annealing steps.  Moreover, the in-situ doping can be designed to optimize the process flow, e.g. to have a thin un-doped or lower doped layer near the active sidewall in order to achieve a shallower emitter-base junction or to deposit the un-doped layer on top to increase the deposition rate.  The thickness of the deposited poly-silicon determines the shape of the remaining poly-silicon region after the etching-back.  Since the remaining poly-silicon region needs to be planar, the surface of the poly-silicon after deposition needs to be as planar as possible.  Due to conformal nature of the poly-silicon deposition process, the deposited layer fills emitter window 19.  The thicker the poly-silicon, the more planar surface is achieved.  Moreover, the dummy gate poly-silicon 50 is helpful for this purpose, and the thickness of poly-silicon could be thinner in this case.  Although these are perhaps the simplest way of planarization, other techniques, well known in semiconductor fabrication can be employed, such as chemical-mechanical planarization (CMP).  The CMP stopping layer can be either the top the CMOS gates or any other structure existing on the surface at this point of the process (e.g. capacitors).  In the case of bipolar-only process, or of the other BiCMOS integration scheme, the top of STI oxide can serve as CMP stopping layer.
After the deposition, the poly-silicon layer 29 is etched-back, such that the emitter poly-silicon 32 is obtained, as shown in Fig.4-2(h).  The extrinsic 16 and intrinsic 27 base regions are already defined and have to be preserved during poly-silicon etch-back as well as the whole n-hill 12 region.  To satisfy this requirement, the Tetramethyl Ammonium Hydroxide (TMAH) etching is used for poly-silicon etch-back due to its high sensitivity to oxide.  The thin layer grown on the n-hill surface during the pre-deposition surface treatment is enough to stop the TMAH etching and to protect the n-hill completely.  For this purpose, the other crystallographic dependant etchants can also be used (e.g. KOH, EDP etc).  Generally, other poly-silicon etching techniques can be used, such as other wet etching chemistries and dry etching processes.  However, TMAH satisfies the requirements of high poly-silicon to oxide selectivity and CMOS process compatibility and suits perfectly to this process.  The poly-silicon etch-back process is timed since the poly-silicon thickness 33 defines the active emitter height, influencing the transistor electrical characteristics, e.g. collector current, base resistance, base-emitter capacitance, base current ideality etc.  The poly-silicon etching rate by TMAH can be adjusted by the temperature and concentration of the TMAH in water.  If the poly-silicon planarization is achieved by the deposition and etch back, as shown in Figs.4-2(g) and 4-2(h), the surface of the poly-silicon layer would not be completely planar, but the notch 31 after the deposition will be transferred to the shape 34 of the final poly-silicon region.  The shape of the poly-silicon region is not very critical for the performance of the transistor, but a care must be taken to ensure that there are no holes in poly-silicon layer, i.e. that it is still placed over the etched isolation SiO2 near the n-hill and will connect the n-hill with the metal contact even at the thinnest region 34 of emitter poly-silicon 33.  The TMAH etching rate depends on the crystallographic orientation of the etched layer.  Since the poly-silicon consists of the crystal grains of different orientations, its surface after the TMAH etching-back could be rough.  In order to minimize the poly-silicon surface roughness, smaller grains in poly-silicon structure would be preferable, which implies the use of a layer with more amorphous structure.  This could be achieved by adjusting the deposition conditions of poly-silicon, for example, one of the methods might be by lowering a deposition temperature.
Basically, after the TMAH etching-back of poly-silicon, the additional process steps required by HCBT are finished.  The HCBT structure is completed by using the CMOS process steps.  Therefore, the CMOS steps that affect the HCBT structure will be described.
Normally, the next CMOS process module is the formation of gate spacers.  The SiO2 layer is deposited, e.g. from tetraethooxysilane (TEOS) source, and etched back by anisotropic process.  The SiO2 spacers are left on the sidewalls of the CMOS gates.  Due to the nature of this process, similar spacers 35 are formed on the sidewall of the n-hill above the poly-silicon region, as shown in Fig.4-3(i).  Afterwards, the source / drain implantations are performed on the CMOS structures.  The implantation of n+ source / drain 36 regions of nMOS transistor is used for collector region 37 of HCBT structure, as shown in Fig.4-3(j).  The position of the edge of the photoresist 38 defined by the mask 403 used for the implantation defines the distance between the n+ collector and the extrinsic base regions and depends on the targeted transistor characteristics, such as the collector-base and collector-emitter breakdown voltages.  The other edge of the collector n+ region is defined by the sidewall of the n-hill.  The annealing for the activation of source / drain implantations of CMOS is also used for the activation of the implanted regions of HCBT and for the diffusion area 39 of the dopant from the high-doped poly-silicon region into the sidewall of the n-hill (as shown in Fig.4-3(k)), usually called the drive-in diffusion.  The n+ diffusion area 39 formed by this step is emitter diffusion area.  The doping profiles of the intrinsic transistor region are formed by this process.  The base-emitter pn-junction depth after the annealing can be adjusted by changing the doping level in the deposited poly-silicon as well as by changing the poly-silicon grain structure, which are both defined by the deposition conditions.
The next CMOS process module is the formation of silicides.  First, the SiO2 layer 40 used as the silicide-protection layer is deposited.  By using the lithography mask 401, some CMOS devices are opened and some devices or their regions are protected by photoresist 41.  In HCBT, the part of the SiO2 layer between the collector and the extrinsic base should be protected as shown in Figs.2 and/or 3.  Moreover, the part of the SiO2 layer at peripheral area of isolation oxide etching mask 406 is protected as shown by the mask 401 in Fig.2 (pan-type).  The other embodiment case, the part of the SiO2 layer between the emitter poly-silicon and the intrinsic base is protected as shown by the mask 501 in Fig.3 (surrounded-type).  The remaining SiO2 prevents the electrical shortcut between the n+ collector and extrinsic base regions.  Also, the remaining SiO2 at peripheral of isolation oxide etching mask 406 is useful for reduction of IB as describe above.  The silicides 42 are formed by the standard method with the process steps known as silicidation in semiconductor industry, as shown in Fig.4-3(l).
At the back-end of the process flow, the SiO2 43 is deposited and the contact holes 44 are etched and filled by low-resistance layer and metallization is carried out in a standard way.  The final HCBT structure with one layer of metal is shown in FIG. 4-4(m).  In contact holes 44 of FIG. 4-4(m), collector electrode 101, base electrode 102, emitter electrode 103 are formed.
The dependence of the base (IB) and collector (IC) currents on the base-emitter voltage (VBE), also called Gummel plots, for the HCBT structure of spacer-separated, pan-type, mask-separated and surrounded-type in Fig.5. 'Spacer-separated' and 'pan-type' are drawn on one graph and 'mask-separated' and 'surrounded-type' are drawn on the other. It can be observed that IC for all structures almost matches.  On the other hand, IB varies depending on the masks.  The case of surrounded-type shows the lowest IB, therefore, highest beta.  The pan-type is the next best. Regarding the HCBT structure of pan-type, beta is 58% higher than that of spacer-separated. On the other hand, the beta of HCBT structure of surrounded-type is 61% higher than that of mask-separated. Beta increase by the modification of silicide-protection pattern is shown in Fig.6. 'Spacer-separated' and 'pan-type' are drawn on one graph and 'mask-separated' and 'surrounded-type' are drawn on the other.
The collector-emitter breakdown voltage (BVCEO) is usually trade-off with beta, because they are dominated by base width.  However, the modification of silicilde-protection pattern doesn't affect on the intrinsic base.  Therefore, all transistors show similar BVCEO, as shown in Table1.
【表１】
2011210743.tif 000021
Cut-off frequency (fT) and maximum frequency of oscillations (fmax) versus collector current (IC) for the HCBT structures of four type are shown in Fig.7. 'Spacer-separated' and 'pan-type' are drawn on one graph and 'mask-separated' and 'surrounded-type' are drawn on the other.
Concerning the fmax, non-silicided area in active region has an influence on the high frequency characteristic (fmax in particular) of the bipolar transistor.  When this area expands too much, fmax makes worse.  In other words, beta and fmax have relationship of trade-off in each other.  Because of this, non-silicided area with the present invention is optimized to the most suitable to get enough fmax and high beta in comparison with conventional one.
In fig.7, there is no remarkable difference between the HCBT structure of spacer-separated and pan-type. Same tendency was shown in between mask-separated and surrounded-type.
Also, fmax and BVCEO does not decrease in case of a lateral bipolar transistor of the present invention. Only beta can achieve to 200 at the maximum. Even more particularly, a lateral bipolar transistor of the present invention can be realized just to change a mask layout of conventional lateral bipolar transistor. Because of this, the numbers of the manufacturing process do not increase in comparison with conventional lateral bipolar transistor.
［Explanations of the letters of numerals］
10  shallow trench isolation (STI)
11  substrate
12  n-hill (collector region)
13  collector implantation
14, 17, 18, 25, 38, 41  photoresist
15a,b,c,d  extrinsic base implantation
16  extrinsic base region
19  emitter window
20  isolation SiO2
21  n-hill sidewall
22  thin SiO2 layer
26  intrinsic base implantation
27  intrinsic base region
28  active transistor sidewall
29  poly-silicon layer
31  notch
32,34  emitter poly-silicon
33  thickness of poly-si
35  spacer
36  source/drain implantation
37  collector region
39  emitter diffusion area
40, 43  SiO2 layer
42  silicide
44  contact holes
50  dummy gate poly-silicon
101  collector electrode
102  base electrode
103  emitter electrode
104, 304  p-substrate
105  n-hill (active region )
106  shallow trench isolation (STI)
107  intrinsic base
108, 308  extrinsic base
109, 309, 409  emitter poly-silicon
110  emitter diffusion area
111  dummy gate poly-silicon
112  n+ diffusion area
113  collector silicide
114, 314  base silicide
115  emitter silicide
116,118  silicide blocking oxide
117  sidewall spacer
119, 319  transistor's periphery area 
120, 320  middle part of transistor
201,201b,401,501  silicide blocking mask
202, 402  active n-hill mask
203, 403  collector n+ implantation mask
204, 404  contact hole mask
205, 405  dummy polysilicon mask
206, 406  isolation oxide etching mask
207, 407  emitter window(after wet etching)
410, 510  non-silicided area
WHAT IS CLAIMED IS:
1.A semiconductor device arranged with a lateral bipolar transistor and a CMOS t    ransistor, wherein the lateral bipolar transistor comprising:
an opening region in an isolation area that surrounds an active region;
a poly-silicon film on said opening region;
an emitter diffusion area formed by impurity diffusion into an area from said poly-silicon film to a sidewall of said active region;
a dummy gate poly-silicon on said isolation area;
a collector diffusion area and a base diffusion area formed on said active region;
a collector electrode and a base electrode each directly connected to said collector diffusion area and said base diffusion area;
an emitter electrode directly connected to said poly-silicon film;
a silicide area formed on said active region and said poly-silicon film;
wherein a non-silicide area formed on said active region includes a boundary area between said base diffusion area and said collector diffusion area, and another boundary area between said active region extending in a direction that current flows across said base diffusion area and said isolation area.
2.The semiconductor device according to claim 1, said non-silicide area further     includes another boundary area between said base diffusion area and said emi    tter diffusion area.
1 Abstract
A semiconductor device arranged with a lateral bipolar transistor and a CMOS transistor, wherein the lateral bipolar transistor comprising: an opening region in an isolation area that surrounds an active region ; a poly-silicon film on said opening region ; an emitter diffusion area formed by impurity diffusion into an area from said poly-silicon film to a sidewall of said active region; a dummy gate poly-silicon on said isolation area; a collector diffusion region and a base diffusion region formed on said active region; a collector electrode and a base electrode each directly connected to said collector diffusion area and said base diffusion area; an emitter electrode directly connected to said poly-silicon film; a silicide area formed on said active region and said poly-silicon film; wherein a non-silicide area 410 formed on said active region includes a boundary area between said base diffusion area and said collector diffusion area, and another boundary area between said active region extending in a direction that current flows across said base diffusion area and said isolation area.
2 Representative Drawing
Fig.2
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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