(57)【要約】【課題】高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧を必要とするＭＩＳＦＥＴを有する半導体装置において、各素子を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する。【解決手段】低耐圧ＭＩＳＦＥＴのゲート電極４およびＭＯＮＯＳメモリのメモリゲート電極８のそれぞれの側壁にサイドウォールＡ、Ｂを形成する際、専用のマスクを用いず、低温下で堆積することのできる酸化膜をフォトレジスト膜が形成されたシリコン基板１上に形成し、ゲート電極４およびメモリゲート電極８のそれぞれの側壁に幅の違うサイドウォールＡ、Ｂを形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第２領域に第２ＭＩＳＦＥＴを形成する工程を含む半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板の主面上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記第１領域の前記半導体基板の主面に、前記第１ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域の一部となる第１エクステンション領域を形成する工程と、
（ｃ）前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２領域の前記半導体基板の主面に、前記第２ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域の一部となる第２エクステンション領域を形成する工程と、
（ｅ）前記（ａ）および（ｃ）工程の後、前記半導体基板の主面の前記第２領域に、前記第２ゲート電極を覆うようにフォトレジスト膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第１領域における前記半導体基板の主面上および前記第１ゲート電極の上面および側壁と、前記第２領域における前記フォトレジスト膜の上面および側壁に第１絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記第１絶縁膜をエッチングし、前記第１ゲート電極の側壁に前記第１絶縁膜からなる第１サイドウォールを形成する工程と、
（ｈ）前記（ｇ）工程の後、前記フォトレジスト膜を除去する工程と、
（ｉ）前記（ｈ）工程の後、前記第１サイドウォールの側壁に第２絶縁膜からなる第２サイドウォールを形成し、前記第２ゲート電極の側壁に前記第２絶縁膜からなる第３サイドウォールをそれぞれ形成する工程と、
（ｊ）前記（ｉ）工程の後、前記第２サイドウォールをマスクとして前記第１領域の前記半導体基板の主面に不純物をイオン注入し、前記第１領域の前記半導体基板の主面に前記第１ＭＩＳＦＥＴの前記第１ソース領域および前記第１ドレイン領域の一部となる第１拡散層を形成する工程と、
（ｋ）前記（ｉ）工程の後、前記第３サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に不純物をイオン注入し、前記第２領域の前記半導体基板の主面に前記第２ＭＩＳＦＥＴの前記第２ソース領域および前記第２ドレイン領域の一部となる第２拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｂ）工程は前記（ｅ）工程の前に行い、前記（ｄ）工程は前記（ｅ）工程の後に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｇ）工程では、前記第１サイドウォールの上面の高さを前記第１ゲート電極の上面の高さより低く形成し、
前記（ｉ）工程では、前記第１サイドウォールの上面を前記第２サイドウォールにより覆うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート絶縁膜は電位障壁膜および前記電位障壁膜上に形成された電位蓄積膜を含み、前記第１ＭＩＳＦＥＴは不揮発性メモリであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電圧で作動する高耐圧ＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２サイドウォールおよび前記第３サイドウォールは窒化シリコンを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｆ）工程において形成される前記第１絶縁膜は酸化シリコンを含み、ＣＶＤ法またはＡＬＤ法によって形成され、
前記第１絶縁膜は、１００℃以下の温度下で形成される低温酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｅ）工程では、前記フォトレジスト膜の側壁を平面形状において直線を折り曲げたジグザグ状または曲線状に形成し、
前記（ｇ）工程では前記フォトレジスト膜の側壁に第４サイドウォールを形成し、
前記第４サイドウォールを平面形状において直線を折り曲げたジグザグ状または曲線状に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記第１ＭＩＳＦＥＴまたは前記第２ＭＩＳＦＥＴのゲート長方向において、前記第１サイドウォールの第１の幅および前記第２サイドウォールの第２の幅を合わせた第３の幅は、前記第３サイドウォールの第４の幅よりも長いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記（ｅ）工程において、前記フォトレジスト膜は前記第１領域が露出するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリなど、同一半導体基板上にエクステンション領域の幅が異なる複数種類のＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板上の集積回路には、例えば半導体素子として、低電圧で作動し、大きい電流駆動力を必要とするＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や、前記ＭＩＳＦＥＴよりも高い電圧で動作し高耐圧を必要とするＭＩＳＦＥＴ（以下、単に高耐圧ＭＩＳＦＥＴという）が混在している場合がある。
【０００３】
高耐圧を必要とするＭＩＳＦＥＴのひとつに、ＭＯＮＯＳ構造を有する書き換え可能な不揮発性メモリ（以下、単にＭＯＮＯＳメモリという）がある。ＭＯＮＯＳメモリは、例えば２層の酸化シリコン膜の間に窒化シリコン膜の層が形成されたＯＮＯ（Oxide Nitride Oxide）膜からなる絶縁膜を、ゲート電極と半導体基板の間に有するＦＥＴであり、フラッシュメモリなどの不揮発性メモリのメモリセルとして広く使用されている。
【０００４】
近年はＭＩＳＦＥＴの微細化に伴い、信頼性を向上させる目的で、ＭＩＳＦＥＴのソース・ドレイン領域よりも低濃度の不純物が添加されたエクステンション領域を、半導体基板の主面であってゲート電極の端部の下部からソース・ドレイン領域にかけての領域に形成し、拡散層をＬＤＤ（Lightly Doped Drain）構造とすることが主流となっている。ＬＤＤ構造を有するＭＩＳＦＥＴのエクステンション領域の幅は、通常、ＭＩＳＦＥＴのゲート電極の側壁に形成されたサイドウォールの幅（スペーサー長）によって決まる。
【０００５】
高耐圧ＭＩＳＦＥＴやＭＯＮＯＳメモリのサイドウォールにおいては、それらのスペーサー長を周辺回路の低電圧で作動するＭＩＳＦＥＴのスペーサー長に対して異なる長さで形成することが望ましい。従来の一般的な半導体装置の製造方法では、同一半導体基板上にスペーサー長に違いのある２種以上のサイドウォールを形成するために、２種ＬＤＤ形成用の専用マスクを用いてフォトレジスト膜を選択的に形成し、サイドウォールを作り分けている。ここで、２種ＬＤＤまたは２種ＬＤＤ構造とは、同一の半導体基板上に幅の異なるサイドウォールを有し、幅の異なるエクステンション領域が形成されたＭＩＳＦＥＴを含む半導体装置の構造のことをいう。
【０００６】
特許文献１（特開昭６１−２３０３２４号公報）には、被エッチング物に開口を形成する際、被エッチング物上に堆積した物質層に第１開口を形成し、第１開口の内壁にサイドウォール状の酸化膜を形成した後に、物質層および酸化膜をマスクとして異方性エッチングを行うことで、被エッチング物に第１開口よりも小さい第２開口を形成する技術が開示されている。
【０００７】
特許文献２（特開平４−９４５３６号公報）には、通常のリソグラフィ技術によりレジストパターンを形成し、その後のプロセスによりさらに微細化したレジストパターンを形成することができる技術が開示されている。
【０００８】
特許文献３（特開平８−１９５３８４号公報）には、層間絶縁膜を有する半導体基板上にフォトレジストを塗布し、コンタクトホールのパターンを形成した後、テトラエトキシフルオロシラン（ＴＥＦＳ）等を用いた常温常圧シリコン酸化膜をフォトレジスト上に成膜した後、シリコン酸化膜と層間絶縁膜を同時にエッチバックすることによって、リソグラフィ技術では開口困難な微細コンタクトを容易に開口できる技術が開示されている。ここでは、レジストパターンより小さいコンタクトホールをより少ない工程数で製造することを可能としている。
【０００９】
特許文献４（特開２００４−３４９６８０号公報）には、同一の半導体装置内において、それぞれの素子の素子特性を向上させつつ、簡素化した工程で、相対的に幅の広いサイドウォールと相対的に幅の狭いサイドウォールを形成する技術が開示されている。ここでは、２種類の幅をもつサイドウォールを形成するために、専用のマスクを用いて相対的に幅の広いサイドウォールを形成する領域をフォトレジストで覆い、フォトレジストで覆われていないゲートの側壁の酸化膜を除去することで、相対的に幅の狭いサイドウォールを形成している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６１−２３０３２４号公報
【特許文献２】特開平４−９４５３６号公報
【特許文献３】特開平８−１９５３８４号公報
【特許文献４】特開２００４−３４９６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、従来の一般的な２種ＬＤＤ構造の形成方法として、ＭＯＮＯＳメモリおよび周辺回路のＭＩＳＦＥＴを有する半導体装置の製造方法を、図２８〜図３１を用いて説明する。なお、図２８〜図３１において、左側の領域はＭＯＮＯＳメモリの形成領域を示し、右側の領域はＭＯＮＯＳメモリの周辺回路の低耐圧ＭＩＳＦＥＴの形成領域を示している。また、ＭＯＮＯＳメモリの周辺回路は、ｎチャネル型低耐圧ＭＩＳＦＥＴ、ｐチャネル型低耐圧ＭＩＳＦＥＴ、ｎチャネル型高耐圧ＭＩＳＦＥＴおよびｐチャネル型高耐圧ＭＩＳＦＥＴを有する。ここでは、ＭＯＮＯＳメモリの周辺回路はｎチャネル型低耐圧ＭＩＳＦＥＴのみを図示し、他のＭＩＳＦＥＴの図示は省略する。
【００１２】
まず、図２８に示すように、シリコン基板１の主面上に、周知の技術によりｐウエル１ａ、ｐウエル１ｂおよび素子分離層２を形成する。次に、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴのゲート絶縁膜３およびゲート電極４を形成する。また、ＭＯＮＯＳメモリ形成領域にＭＯＮＯＳメモリのボトム酸化膜５、窒化膜６およびトップ酸化膜７を順次形成して形成した三層からなるＯＮＯ膜を形成し、その上部にメモリゲート電極８を形成する。その後、ｐウエル１ａ上およびｐウエル１ｂ上に不純物（例えばリン）を低濃度でイオン注入することにより、低耐圧ＭＩＳＦＥＴおよびＭＯＮＯＳメモリ形成領域のｐウエル１ａおよびｐウエル１ｂの表面にｎ−型のエクステンション領域９ａ、９ｂをそれぞれ形成する。なお、エクステンション領域９ａとエクステンション領域９ｂは、それぞれ異なる不純物濃度を有し、リソグラフィ技術を用いて別々の工程で形成するものとする。
【００１３】
次に、図２９に示すように、ＭＯＮＯＳメモリのメモリゲート電極８および低耐圧ＭＩＳＦＥＴのゲート電極４を覆うように、シリコン基板１の主面上に酸化シリコン膜１０、窒化シリコン膜１１および酸化シリコン膜１２をＣＶＤ（Chemical Vapor Deposition）法を用いて順次形成する。
【００１４】
次に、図３０に示すように、異方性ドライエッチングにより酸化シリコン膜１２をエッチングし、ゲート電極４およびメモリゲート電極８を覆う窒化シリコン膜１１の側壁に酸化シリコン膜１２を残した後、リソグラフィ技術により、２種ＬＤＤ専用マスクを用いてＭＯＮＯＳメモリ形成領域にフォトレジスト膜３０を選択的に形成する。その後、ウェットエッチングにより、フォトレジスト膜３０に覆われていない低耐圧ＭＩＳＦＥＴ形成領域の酸化シリコン膜１２を除去する。
【００１５】
次に、図３１に示すように、フォトレジスト膜３０をアッシングにより除去し、異方性ドライエッチングにより酸化シリコン膜１２、窒化シリコン膜１１および酸化シリコン膜１０をエッチングする。これにより、ゲート電極４の側壁に酸化シリコン膜１０および窒化シリコン膜１１からなるサイドウォールＡを形成し、メモリゲート電極８の側壁に酸化シリコン膜１２、窒化シリコン膜１１および酸化シリコン膜１０からなるサイドウォールＢを形成する。その後、シリコン基板１の主面に不純物（例えばリン）を高濃度でイオン注入することでｎ＋型の拡散層１５ａ、１５ｂを形成する。
【００１６】
ここで、メモリゲート電極８の側壁には酸化シリコン膜１２が形成されているため、この酸化シリコン膜１２の下に形成され、露出していない窒化シリコン膜１１は除去されない。従って、メモリゲート電極８の側壁に形成されたサイドウォールＢは、ゲート電極４の側壁にされたサイドウォールＡよりもゲート長方向において長い幅を有するようになる。これにより、サイドウォールＢの下部のエクステンション領域９ｂは、サイドウォールＡの下部のエクステンション領域９ａよりもゲート長方向において長い幅を有するようになる。
【００１７】
以上により、ＭＯＮＯＳメモリのメモリゲート電極８と周辺の低耐圧ＭＩＳＦＥＴのゲート電極４のそれぞれの側壁に、スペーサー長の異なるサイドウォールＡ、Ｂを形成し、その下のｐウエル１ａおよびｐウエル１ｂの上面に幅の異なるエクステンション領域９ａ、９ｂをそれぞれ形成する。これ以降の工程は図示しないが、拡散層１５ａ、１５ｂおよびゲート電極４およびメモリゲート電極８の上面にシリサイドを形成し、周知の技術により配線を形成することで、半導体装置を完成する。
【００１８】
大きい電流駆動力を必要とするＭＩＳＦＥＴ（例えば、図３１における低耐圧ＭＩＳＦＥＴ）と高耐圧ＭＩＳＦＥＴ（例えば、図３１におけるＭＯＮＯＳメモリ）を有する半導体装置は、それぞれの素子特性、例えば書き換え可能な不揮発性メモリセルへの書き込み特性の向上を図りながら、なるべく簡素化した工程で製造する要望がある。
【００１９】
しかし、前述したような、２種ＬＤＤ専用マスクを用いてＭＯＮＯＳメモリの形成領域にフォトレジスト膜を選択的に形成する製造方法では、専用のマスクを作成し、それを露光に用いてフォトレジスト膜を形成する工程が必要となるため、プロセスコストがかさむという問題点がある。
【００２０】
本発明の目的は、半導体装置の信頼性を確保すると共に、製造工程を簡略化することにある。特に、高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとが同一半導体基板上に混在する半導体装置において、各ＭＩＳＦＥＴを、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する方法を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本願の一発明による半導体装置の製造方法は、
半導体基板の主面の第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第２領域に第２ＭＩＳＦＥＴを形成する工程を含む半導体装置の製造方法であって、以下の工程を有するものである。
（ａ）前記第１領域の前記半導体基板の主面上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程。
（ｂ）前記（ａ）工程の後、前記第１領域の前記半導体基板の主面に、前記第１ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域の一部となる第１エクステンション領域を形成する工程。
（ｃ）前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程。
（ｄ）前記（ｃ）工程の後、前記第２領域の前記半導体基板の主面に、前記第２ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域の一部となる第２エクステンション領域を形成する工程。
（ｅ）前記（ｂ）および（ｄ）工程の後、前記半導体基板の主面の前記第２領域に、前記第２ゲート電極を覆うようにフォトレジスト膜を形成する工程。
（ｆ）前記（ｅ）工程の後、前記第１領域における前記半導体基板の主面上および前記第１ゲート電極の上面および側壁と、前記第２領域における前記フォトレジスト膜の上面および側壁に第１絶縁膜を形成する工程。
（ｇ）前記（ｆ）工程の後、前記第１絶縁膜をエッチングし、前記第１ゲート電極の側壁に前記第１絶縁膜からなる第１サイドウォールを形成する工程。
（ｈ）前記（ｇ）工程の後、前記フォトレジスト膜を除去する工程。
（ｉ）前記（ｈ）工程の後、前記第１サイドウォールの側壁に第２絶縁膜からなる第２サイドウォールを形成し、前記第２ゲート電極の側壁に前記第２絶縁膜からなる第３サイドウォールをそれぞれ形成する工程。
（ｊ）前記（ｉ）工程の後、前記第２サイドウォールをマスクとして前記第１領域の前記半導体基板の主面に不純物をイオン注入し、前記第１領域の前記半導体基板の主面に前記第１ＭＩＳＦＥＴの前記第１ソース領域および前記第１ドレイン領域の一部となる第１拡散層を形成する工程。
（ｋ）前記（ｉ）工程の後、前記第３サイドウォールをマスクとして前記第２領域の前記半導体基板の主面に不純物をイオン注入し、前記第２領域の前記半導体基板の主面に前記第２ＭＩＳＦＥＴの前記第２ソース領域および前記第２ドレイン領域の一部となる第２拡散層を形成する工程。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
半導体装置の信頼性を確保できると共に、製造工程を簡略化することができる。特に、低電圧のＭＩＳＦＥＴと高耐圧のＭＩＳＦＥＴを有する半導体装置において、各素子を簡素化した工程で製造することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの書き込み動作を示す要部断面図である。
【図３】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの消去動作を示す要部断面図である。
【図４】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの読み出し動作を示す要部断面図である。
【図５】１個のメモリセルを２ビットとして用いる従来のＭＯＮＯＳ型メモリの読み出し動作を示す要部断面図である。
【図６】図７に示す半導体装置のＭＯＮＯＳメモリを示す要部拡大断面図である。
【図７】本発明の実施の形態１である半導体装置を示す要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の平面レイアウトである。
【図２０】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す要部断面図である。
【図２３】本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】従来の２種ＬＤＤ構造を有する半導体装置の製造方法を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す要部断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す要部断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」というときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことはいうまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００３２】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
図１に、本発明の実施の形態１の半導体装置であるマイクロ・コンピュータが形成された半導体チップ４０の平面レイアウトを示す。この半導体チップ４０は、その主面上にＣＰＵ（Central Processing Unit）４１、ＲＯＭ４２、ＲＡＭ（Random Access Memory）４３、ＥＥＰＲＯＭ４４およびアナログ回路４５を備えている。
【００３４】
ＣＰＵ（回路）４１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ４１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。従って、ＣＰＵ４１を構成しているＭＩＳＦＥＴには、半導体チップ４０に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３５】
ＲＯＭ（回路）４２は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ４２の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ４２も動作の高速性が要求されるため、ＲＯＭ４２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３６】
ＲＡＭ（回路）４３は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ４３も動作の高速性が要求されるため、ＲＡＭ４３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３７】
ＥＥＰＲＯＭ４４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶用の例えばＭＯＮＯＳメモリやＭＮＯＳ(Metal Nitride Oxide Semiconductor)型のＦＥＴから構成される。ここで、メモリセル選択用のＭＩＳＦＥＴは高耐圧ＭＩＳＦＥＴで形成されている。ＥＥＰＲＯＭ４４の書き込み動作は、例えばＦＮトンネル（Fowler-Nordheim Tunneling）現象またはホットエレクトロン注入を利用して、窒化シリコン膜９２（電荷蓄積部）に電子を注入することで行なわれる。また、消去動作は、ＦＮトンネル現象またはホットホール注入を利用することで行なわれる。
【００３８】
本実施の形態では、窒化シリコン膜９２に電子を注入する動作を書込み動作とし、窒化シリコン膜９２から電子を引き抜く動作、または、窒化シリコン膜９２に正孔を注入する動作を消去動作として例示している。以下の説明では、書込み動作にホットエレクトロン注入を用いた場合を例示し、消去動作にホットホール注入を用いた場合を例示しているが、これらの動作はＦＮトンネル現象を用いて行なってもよい。
【００３９】
ＥＥＰＲＯＭ４４の書き込み動作時などには、記憶用のＭＯＮＯＳメモリに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳメモリとして、相対的に高耐圧のＦＥＴが必要とされる。
【００４０】
アナログ回路４５は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４５は、半導体チップ４０に形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００４１】
上記のＭＯＮＯＳ型メモリは、基本的にはＭＯＳトランジスタのデバイス構造を採用し、ゲート絶縁膜を通常の酸化シリコン膜から、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層絶縁膜に置き換えたものである。また、メモリアレイの構成法としては、ソース、ドレインを厚い素子分離酸化膜下に形成することや、ソース、ドレインをゲート電極の延在方向にライン状に形成して配線として用いることなども考えられている。いずれのメモリアレイにおいても、１つのメモリセルに着目すると、多くの場合、基本的なメモリセル動作は同様であり、以下に説明するものとなっている。
【００４２】
上記ＭＯＮＯＳ型メモリの書き込み動作、消去動作および読み出し動作の１例を、図２〜図４を用いて説明する。図２〜図４に示すＭＯＮＯＳ型メモリは、シリコン基板１上に形成された、酸化シリコン膜９１、窒化シリコン膜９２、酸化シリコン膜９４が下から順に形成されて形成されたＯＮＯ膜と、ＯＮＯ膜上に形成されたドープドポリシリコン層からなるゲート電極５０と、ゲート電極５０の両端の下部のシリコン基板１（またはｐウェル１ｂ）の主面に形成された、ソース・ドレインを構成する拡散層６０、７０とを有している。
【００４３】
書き込み時には、ホットエレクトロン注入の場合、図２に示すように、ゲート電極５０（ワード線ＷＬ）に１５Ｖ、拡散層６０（ビット線ＢＬ１）を０Ｖ、拡散層７０（ビット線ＢＬ２）を５Ｖとする。チャネルの電界によって加速された電子がホットエレクトロン状態となり、拡散層７０（ビット線ＢＬ２）端部近傍の窒化シリコン膜９２（電荷蓄積部）に注入される。このホットエレクトロンの生成法として、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。なお、ゲート電極５０と半導体基板１（ｐウェル１ｂ）間に１０Ｖ程度の電位差を発生させ、ＦＮトンネル現象によって、基板側から電子を窒化シリコン膜９２に注入してもよい。
【００４４】
消去時には、ホットホール注入の場合、図３に示すように、ゲート電極５０（ワード線ＷＬ）に−６Ｖ、拡散層６０（ビット線ＢＬ１）に０Ｖ、拡散層７０（ビット線ＢＬ２）に６Ｖを与える。拡散層７０（ビット線ＢＬ２）端部でバンド間トンネル現象により正孔を発生させ、拡散層７０（ビット線ＢＬ２）−シリコン基板１間バイアスで加速することにより、窒化シリコン膜９２（電荷蓄積部）に正孔を注入する。これにより、窒化シリコン膜９２に蓄積されていた電子と注入した前記正孔とを中和させることで、消去状態とすることができる。なお、書込み時とは逆の電位関係となるように、ゲート電極５０と半導体基板１（ｐウェル１ｂ）間に１０Ｖ程度の電位差を発生させ、ＦＮトンネル現象によって、窒化シリコン膜９２に蓄積された電子を基板側に引き抜いてもよい。
【００４５】
読み出し時には、図４に示すように、ゲート電極５０（ワード線ＷＬ）に３Ｖ、拡散層６０（ビット線ＢＬ１）に１Ｖ、拡散層７０（ビット線ＢＬ２）に０Ｖを与えることにより、図４に示した矢印方向に流れるチャネル電流量を蓄積電荷情報として読み出す。すなわち、窒化シリコン膜９２（電荷蓄積部）に電子が注入されているときにはしきい値電圧が高くなり、チャネル電流は流れないので、そのメモリセルが書込み状態であると判別できる。他方、窒化シリコン膜９２に電子が注入されていないとき、窒化シリコン膜９２に注入されている電子が少ないとき、または、窒化シリコン膜９２に正孔が注入されているときにはしきい値電圧が低く、チャネル電流が流れるので、そのメモリセルが消去状態であると判別できる。
【００４６】
また、上記ＭＯＮＯＳ型メモリの変形例を以下に示す。以下は、メモリセルの書込み動作をホットエレクトロン注入で行なった場合である。図５のメモリセルは、変形例の読出し動作時の図である。このメモリセルでは、窒化シリコン膜９２の両端部において、それぞれ電子が蓄積された状態を示している。この状態は、書込み時の拡散層６０（ビット線ＢＬ１）と拡散層７０（ビット線ＢＬ２）の電圧を入れ替えて２回書き込むことで実現できる。また消去動作も拡散層６０（ビット線ＢＬ１）と拡散層７０（ビット線ＢＬ２）の電圧を入れ替えてホットホール注入を行うことで窒化シリコン膜９２の両端部において個別に行うことができる。さらに読み出し動作も拡散層６０（ビット線ＢＬ１）と拡散層７０（ビット線ＢＬ２）の電圧を入れ替えることで窒化シリコン膜９２の両端部において個別に行うことができる。このような方式、いわゆる“リバースリード方式”を用いることで１個のメモリセルで２ビットの情報を蓄積することができる。
【００４７】
上記の通り、ＭＯＮＯＳメモリの書き込み動作時などには、ＭＯＮＯＳメモリに高い電位差が生じるため、記憶用のＭＯＮＯＳメモリとして、相対的に高耐圧のＦＥＴが必要となる。
【００４８】
図７は、図１に示した本実施の形態のＥＥＰＲＯＭ４４のＭＯＮＯＳメモリおよび周辺回路のｎチャネル型低耐圧ＭＩＳＦＥＴを示す要部断面図である。なお、周辺回路とは、図１に示すＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３およびアナログ回路４５のことをいう。
【００４９】
図７の左側の領域にはＭＯＮＯＳメモリが形成され、右側の領域にはＭＯＮＯＳメモリの周辺回路の低耐圧ＭＩＳＦＥＴが形成されている。なお、ＭＯＮＯＳメモリの周辺回路はＣＭＯＳ（Complementary MOS）構造を有しており、ｎチャネル型低耐圧ＭＩＳＦＥＴ、ｐチャネル型低耐圧ＭＩＳＦＥＴ、ｎチャネル型高耐圧ＭＩＳＦＥＴおよびｐチャネル型高耐圧ＭＩＳＦＥＴを有する。ここでは、ＭＯＮＯＳメモリの周辺回路はｎチャネル型低耐圧ＭＩＳＦＥＴのみを図示し、他のＭＩＳＦＥＴの図示は省略する。
【００５０】
ＭＯＮＯＳメモリは、電位障壁膜であるボトム酸化膜およびトップ酸化膜の間に、電荷蓄積膜である窒化シリコン膜を形成した３層からなる積層構造のゲート絶縁膜を有し、不揮発性メモリとして使用されるＦＥＴである。低耐圧ＭＩＳＦＥＴは、ＭＯＮＯＳメモリの周辺回路に形成されたＭＩＳＦＥＴであり、ＭＯＮＯＳメモリよりも低い電圧で動作し、低抵抗で動作が速いなどの性能が要求されるＭＩＳＦＥＴである。
【００５１】
図７において、シリコン基板（半導体基板）１にはｐウエル１ａおよびｐウェル１ｂが形成されている。ｐウエル１ｂの主面には、ＭＯＮＯＳメモリが形成されている。ｐウエル１ａの主面には、低耐圧ＭＩＳＦＥＴが形成されている。また、これらの領域の境界には素子分離層２が形成されている。低耐圧ＭＩＳＦＥＴが形成された領域において、ｐウエル１ａの表面にゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極４が形成されている。ＭＯＮＯＳメモリが形成された領域では、ｐウエル１ｂの表面にボトム酸化膜５が形成され、ボトム酸化膜５上に窒化膜６が形成され、窒化膜６上にトップ酸化膜７が形成され、トップ酸化膜７上にメモリゲート電極８が形成されている。
【００５２】
ゲート電極４の両側壁には、サイドウォールＡが形成され、メモリゲート電極８の両側壁には、サイドウォールＢが形成されている。サイドウォールＡは酸化シリコン膜１０ａおよび窒化シリコン膜１１ａからなる。酸化シリコン膜１０ａはゲート電極４の側壁およびｐウエル１ａの上面に接して形成され、窒化シリコン膜１１ａは酸化シリコン膜１０ａを介してゲート電極４の側壁に形成されている。
【００５３】
サイドウォールＢは低温酸化膜１４ｂ、酸化シリコン膜１０ｂおよび窒化シリコン膜１１ｂからなる。低温酸化膜１４ｂはメモリゲート電極８の側壁およびｐウエル１ｂの上面に接して形成され、酸化シリコン膜１０ｂは低温酸化膜１４ｂの側壁およびｐウエル１ｂの上面に接して形成されている。窒化シリコン膜１１ｂは低温酸化膜１４ｂおよび酸化シリコン膜１０ｂを介してメモリゲート電極８の側壁に形成されている。
【００５４】
サイドウォールＡおよびＢの下部であってｐウエル１ａおよびｐウェル１ｂには、エクステンション領域９ａおよび９ｂがそれぞれ浅く形成されている。低耐圧ＭＩＳＦＥＴが形成された領域のｐウエル１ａには、エクステンション領域９ａよりも深く形成された、低耐圧ＭＩＳＦＥＴの拡散層１５ａが形成されている。拡散層１５ａは、エクステンション領域９ａの端部であって低耐圧ＭＩＳＦＥＴのゲート電極４のある方の端部の反対側の端部から素子分離層２にかけて形成されている。また、ＭＯＮＯＳメモリが形成された領域のｐウエル１ｂには、エクステンション領域９ｂよりも深く形成された、ＭＯＮＯＳメモリの拡散層１５ｂが形成されている。拡散層１５ｂは、エクステンション領域９ｂの端部であってＭＯＮＯＳメモリのメモリゲート電極８のある方の端部の反対側の端部から素子分離層２にかけて形成されている。拡散層１５ａ、１５ｂ、ゲート電極４およびメモリゲート電極８のそれぞれの上面には、シリサイド層１６が形成されている。
【００５５】
また、ＭＯＮＯＳメモリと低耐圧ＭＩＳＦＥＴとの境界に配置された素子分離層２の上部には、壁状のスペーサー２３が形成されている。スペーサー２３は低温酸化膜１４ａ、酸化シリコン膜１０ｃおよび窒化シリコン膜１１ｃからなる。窒化シリコン膜１１ｃは、低温酸化膜１４ａの側壁および素子分離層２の上面上に、酸化シリコン膜１０ｃを介して形成されている。なお、スペーサー２３の上面の高さは、ゲート電極４およびメモリゲート電極８のそれぞれの上面の高さよりも高い。また、壁状のスペーサー２３は、後述する製造工程の途中で不可避的に形成されるものであり、素子分離層２の上に形成されているため、素子の動作に悪影響を及ぼすものではない。
【００５６】
図７に示すように、ＭＯＮＯＳメモリのゲート長方向におけるサイドウォールＢの幅Ｌ２は、電流駆動力を必要とする低耐圧ＭＩＳＦＥＴのゲート長方向におけるサイドウォールＡの幅Ｌ１に比較して広くなっている（Ｌ２＞Ｌ１）。ＭＯＮＯＳメモリのサイドウォールＢの幅Ｌ２は例えば約１９０ｎｍであり、低耐圧ＭＩＳＦＥＴのサイドウォールＡの幅Ｌ１は、例えば約１２０ｎｍである。これは、相対的に大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴにおいて、サイドウォールＡの幅Ｌ１を狭くしてソース領域とドレイン領域の距離を近づけることにより、ソース領域とドレイン領域との間の抵抗を低くするためである。つまり、ソース領域とドレイン領域との間の抵抗を低くすることにより、低耐圧ＭＩＳＦＥＴの電流駆動力の向上を図っている。このようにして、低耐圧ＭＩＳＦＥＴを高速に動作させることができる。
【００５７】
また、サイドウォールＢの幅Ｌ２をサイドウォールＡの幅Ｌ１よりも大きく形成しているので、ＭＯＮＯＳメモリのエクステンション領域９ｂのゲート長方向における長さを、低耐圧ＭＩＳＦＥＴのエクステンション領域９ａのゲート長方向における長さよりも長く形成することができる。このように、サイドウォールＢの幅Ｌ２を広げることにより、ＭＯＮＯＳメモリのソース領域と半導体基板やドレイン領域と半導体基板の間のｐｎ接合耐圧を向上させることができる。
【００５８】
ここで、サイドウォールＢの幅Ｌ２を広げるとｐｎ接合耐圧が向上することについて図６を参照しながら説明する。図６は、図７に示したＭＯＮＯＳメモリの拡大断面図である。
【００５９】
図６において、ＭＯＮＯＳメモリは、ＬＤＤ構造を有している。すなわち、ソース領域およびドレイン領域はそれぞれエクステンション領域９ｂと拡散層１５ｂより構成され、メモリゲート電極８に近い領域にエクステンション領域９ｂが形成されている。このようにメモリゲート電極８に近い領域にエクステンション領域９ｂを形成するのは、メモリゲート電極８のエッジ端部下の領域における電界集中を防止するためである。すなわち、エクステンション領域９ｂは拡散層１５ｂよりもキャリアの数が少ない領域であるから電流は流れにくく、その抵抗は拡散層１５ｂよりも高い領域となる。従って、ソース・ドレイン領域間のゲート破壊電圧を向上することができる。また、エクステンション領域９ｂ付近の空乏層の延びを大きくすることができるので、ドレイン領域となるエクステンション領域９ｂ端での電界を緩和することができる。
【００６０】
また、エクステンション領域９ｂと拡散層１５ｂとの境界は、サイドウォールＢの幅Ｌ２で規定されている。
【００６１】
ここで、エクステンション領域９ｂと拡散層１５ｂは、例えば不純物のイオン注入によって形成されるが、イオン注入の後には注入した不純物を活性化するための熱処理が行なわれる。特に、拡散層１５ｂを形成した際に行なわれる熱処理により、注入した不純物がエクステンション領域９ｂに拡散する。つまり、図６の矢印で示すように、注入した一部の不純物が、拡散層１５ｂからエクステンション領域９ｂへ移動する。
【００６２】
従って、図６に示すサイドウォールＢの幅Ｌ２をより狭くすると拡散層１５ｂがメモリゲート電極８のエッジ端部下の領域に近づくため、電界集中が起こりやすいメモリゲート電極８のエッジ端部下の領域にまで不純物が移動してくる。そして、エッジ端部下の領域において不純物濃度が高まると電界集中が起こり、ソース領域（拡散層１５ｂ）とｐウエル１ｂまたはドレイン領域（拡散層１５ｂ）とｐウエル１ｂとの間のｐｎ接合耐圧が低下することになる。
【００６３】
しかし、図７に示すように、本実施の形態の半導体装置ではＭＯＮＯＳメモリのサイドウォールＢの幅Ｌ２を低耐圧ＭＩＳＦＥＴのサイドウォールＡの幅Ｌ１に比較して広くしている。このため、拡散層１５ｂとメモリゲート電極８のエッジ端部下の領域との距離は相対的に大きくなっており、不純物がエッジ端部下の領域に届きにくくなっている。従って、低耐圧ＭＩＳＦＥＴのｐｎ接合耐圧に比べて、ＭＯＮＯＳメモリのｐｎ接合耐圧を大きくすることができる。つまり、ＭＯＮＯＳメモリ形成領域におけるソース領域（拡散層１５ｂ）とｐウエル１ｂとの間、またはドレイン領域（拡散層１５ｂ）とｐウエル１ｂとの間のｐｎ接合耐圧を大きくすることができる。
【００６４】
今、仮にＭＯＮＯＳメモリのサイドウォールＢの幅Ｌ２が低耐圧ＭＩＳＦＥＴのサイドウォールＡの幅Ｌ１と同程度とした場合、高抵抗の領域であるエクステンション領域９ｂの幅が小さくなるので、ｐウエル１ｂの表面付近を電流が流れやすくなるため、メモリゲート電極８のエッジ部下に電界集中が起こりやすくなる。このような電界集中がおこると、メモリゲート電極８のエッジ部に集中したキャリアの一部に高いエネルギーをもつ正孔（ホットホール）が発生する。このようなホットホールがメモリゲート電極８に印加される電圧によって引き寄せられ、電荷蓄積層に注入されやすくなり、誤ってデータが消去されるという問題が発生してしまう。ＭＯＮＯＳメモリはメモリゲート電極８に、低耐圧ＭＩＳＦＥＴよりも高い電圧を印加するので、電界集中が起こりやすい。このような問題を回避するため、ＭＯＮＯＳメモリのサイドウォールＢの幅Ｌ２を、低耐圧ＭＩＳＦＥＴのサイドウォールＡの幅Ｌ１と比較して広くしているのである。
【００６５】
このように、本実施の形態における半導体装置によれば、それぞれの素子において素子特性の向上を図ることができる。つまり、低耐圧ＭＩＳＦＥＴは、動作時に比較的低電圧（例えば約１．５Ｖ程度）しか印加されないため、サイドウォールＡの幅Ｌ１を相対的に狭くして動作の高速性向上を図っている。これに対し、ＭＯＮＯＳメモリは、書き込みなどの動作を行なう際、比較的高い電位差（例えば約１２Ｖ程度）が発生するため、サイドウォールＢの幅Ｌ２を相対的に広くしてソース・ドレイン領域と半導体基板間のｐｎ接合耐圧を向上させ、書き込み動作などの信頼性向上を図っている。
【００６６】
以下に、図８〜図２０を用いて本実施の形態のＭＯＮＯＳメモリおよび低耐圧ＭＩＳＦＥＴの製造方法を工程順に説明する。ここで、図８〜図２０は、左からそれぞれＭＯＮＯＳメモリ形成領域および低耐圧ＭＩＳＦＥＴ形成領域を示している。
【００６７】
まず、図８に示すように、シリコン基板１の主面にドライエッチングによって深さ２００〜４００ｎｍ程度の溝を掘り、その溝の中に酸化シリコンを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法によってシリコン基板１の主面を平坦化し、所謂、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層２を形成する。その後、シリコン基板１の主面にｐ型の不純物（例えばホウ素）を低濃度でイオン注入することにより、シリコン基板１の主面にｐウエル１ａおよびｐウエル１ｂを形成する。ｐウエル１ａおよびｐウエル１ｂは異なる不純物濃度で形成されている。
【００６８】
次に、図９に示すように、ｐウエル１ａおよびｐウェル１ｂの表面にボトム酸化膜５を形成する。ボトム酸化膜５の膜厚は１．１ｎｍ程度である。ボトム酸化膜５は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。その後、ボトム酸化膜５上に電荷蓄積膜である窒化膜６を形成する。窒化膜６は、例えば窒化シリコン膜からなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ法を使用して形成することができる。また、他の製造方法としてＡＬＤ（Atomic Layer Deposition）法で形成することもできる。また、窒化膜６の膜厚は１６．５ｎｍ程度である。なお、窒化膜６として、窒化シリコン膜を使用したが、これに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【００６９】
次に、窒化膜６上にトップ酸化膜７を形成する。トップ酸化膜７は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。また、トップ酸化膜７の膜厚は３．０ｎｍ程度である。これにより、ｐウエル１ｂ上に、ボトム酸化膜５、窒化膜６およびトップ酸化膜７の三層からなるＯＮＯ膜が形成される。
【００７０】
続いて、トップ酸化膜７上にポリシリコン膜８ａを形成する。ポリシリコン膜８ａは、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜８ａの成膜時には、リンなどの不純物が添加される。なお、ポリシリコン膜８ａの成膜が終了してから、イオン注入法を使用してポリシリコン膜８ａに不純物を注入してもよい。
【００７１】
その後、ポリシリコン膜８ａ上に、キャップ絶縁膜３１を形成する。キャップ絶縁膜３１は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜よりなる。これらの膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３１は、その後の工程で形成するメモリゲート電極８を保護する機能を有する。
【００７２】
次に、キャップ絶縁膜３１上にフォトレジスト膜を塗布した後、露光・現像することによりフォトレジスト膜３３を形成する。フォトレジスト膜のパターニングは、メモリゲート電極８を形成する領域にフォトレジスト膜３３が残るようにする。
【００７３】
次に、図１０に示すように、フォトレジスト膜３３をマスクにしたエッチングにより、ＭＯＮＯＳメモリのゲート電極形成領域以外のキャップ絶縁膜３１、ポリシリコン膜８ａ、トップ酸化膜７、窒化膜６およびボトム酸化膜５を除去する。これにより、ｐウエル１ｂの上面にボトム酸化膜５、窒化膜６およびトップ酸化膜７を介してポリシリコン膜８ａからなるメモリゲート電極８を形成する。
【００７４】
次に、フォトレジスト膜３３をアッシングにより除去した後、図１１に示すように、シリコン基板１の主面上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。その後、シリコン基板１の主面の全面上に導電膜として例えばポリシリコン膜１３を形成する。ポリシリコン膜１３は、例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜１３の成膜中または成膜後には、不純物が添加される。この不純物は、ポリシリコン膜１３の低抵抗化のために導入される。その後、ポリシリコン膜１３上にフォトレジスト膜を塗布した後、露光・現像することによりフォトレジスト膜３４を形成する。フォトレジスト膜のパターニングは、ゲート電極４を形成する領域にフォトレジスト膜３４が残るようにする。
【００７５】
次に、図１２に示すように、フォトレジスト膜３４をマスクとしてポリシリコン膜１３およびゲート絶縁膜３をエッチングし、ｐウエル１ａの上面にゲート絶縁膜３を介してポリシリコン膜１３からなるゲート電極４を形成した後、フォトレジスト膜３４をアッシングにより除去する。
【００７６】
このとき、メモリゲート電極８のゲート長に比べ、ゲート電極４のゲート長は短く形成されている。これは、ゲート電極４のゲート長を短くすることにより、低耐圧ＭＩＳＦＥＴのソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させるためである。一方、ＭＯＮＯＳメモリには約１２Ｖ程度の電圧を印加するため、メモリゲート電極８のゲート長を低耐圧ＭＩＳＦＥＴのゲート長と同程度にすると、ＭＯＮＯＳメモリのソース領域とドレイン領域の間でパンチスルーが生じてしまうためである。
【００７７】
次に、図１３に示すように、シリコン基板１の主面上にフォトレジスト膜を塗布した後、露光・現像することにより、ＭＯＮＯＳメモリの形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出しているフォトレジスト膜３５を形成する。その後、シリコン基板１の主面にｎ型の不純物（例えば砒素）を低濃度でイオン注入することにより、低耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ａにエクステンション領域９ａを形成する。なお、このエクステンション領域９ａは、低耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域の一部を構成し、低耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造にするために形成する。
【００７８】
次に、フォトレジスト膜３５をアッシングにより除去した後、図１４に示すように、シリコン基板１の主面上にフォトレジスト膜を塗布して露光・現像することにより、低耐圧ＭＩＳＦＥＴ形成領域のシリコン基板１の主面およびゲート電極４を覆い、ＭＯＮＯＳメモリ形成領域を露出しているフォトレジスト膜３６を形成する。その後、シリコン基板１の主面にｎ型の不純物（例えば砒素）を低濃度でイオン注入することにより、ＭＯＮＯＳメモリ形成領域のｐウエル１ｂにエクステンション領域９ｂを形成する。なお、このエクステンション領域９ｂは、ＭＯＮＯＳメモリのソース領域およびドレイン領域の一部を構成し、ＭＯＮＯＳメモリのソース領域およびドレイン領域をＬＤＤ構造にするために形成する。また、フォトレジスト膜３５、３６を用いてエクステンション領域９ａおよび９ｂを別工程で形成するのは、エクステンション領域９ａとエクステンション領域９ｂをそれぞれの不純物濃度をそれぞれ異なる濃度にするためである。
【００７９】
次に、図１５に示すように、低耐圧ＭＩＳＦＥＴ形成領域にフォトレジスト膜３６を残した状態でシリコン基板１の主面上に低温酸化膜１４を堆積する。このとき、ＭＯＮＯＳメモリ形成領域の低温酸化膜１４は、シリコン基板１の主面と、キャップ絶縁膜３１およびメモリゲート電極８とを覆うように堆積される。また、低耐圧ＭＩＳＦＥＴ形成領域の低温酸化膜１４は、フォトレジスト膜３６の上面および側面を覆うように堆積される。
【００８０】
ここで、低温酸化膜１４は、酸化シリコン膜をＡＬＤ法により堆積して形成し、その堆積条件として、シリコン基板１の温度を１００℃以下とする。また、低温酸化膜１４の堆積はＣＶＤ法により行ってもよく、その場合も堆積条件として、シリコン基板１の温度を１００℃以下とする。
【００８１】
通常、ＣＶＤ法による酸化シリコン膜の堆積時には基板温度が３５０℃〜８００℃程度になる。一方、フォトレジストは高温に弱く、１５０℃程度の温度下ではパターンが変形（レジスト流れ）し易い。そのため、シリコン基板１上にフォトレジスト膜３６を残した状態で酸化シリコン膜を堆積すると、フォトレジスト膜３６が変形し、シリコン基板１から剥離する可能性がある。また、フォトレジスト膜３６が１５０℃以上の温度にさらされた場合は、パターンが流動し、逆にシリコン基板１から剥離困難になる。また、フォトレジスト膜３６の成分が解離し、ＣＶＤ装置内が汚染される恐れがある。従って、シリコン基板１上にフォトレジスト膜３６を残した状態で酸化シリコン膜を堆積する場合は、フォトレジスト膜３６を１００℃を超える高温にさらさないようにする必要がある。このため、本実施の形態ではシリコン基板１上にフォトレジスト膜３６が形成されている状態で酸化シリコン膜を堆積する際に、１００℃以下で堆積可能な低温酸化膜１４を使用する。
【００８２】
次に、図１６に示すように、低温酸化膜１４を異方性の強いドライエッチングによりエッチングすることで、フォトレジスト膜３６の側壁に低温酸化膜１４からなる低温酸化膜１４ａがサイドウォール状に形成され、メモリゲート電極８の側壁に低温酸化膜１４からなる低温酸化膜１４ｂがサイドウォール状に形成される。
【００８３】
次に、図１７に示すように、アッシングによりフォトレジスト膜３６を除去する。ここで、フォトレジスト膜３６を除去する際、素子分離層２の上に低温酸化膜１４ａが壁状に残る。その後、ゲート電極４およびメモリ電極８が形成されたシリコン基板１の主面の全面に、ＣＶＤ法により酸化シリコン膜１０および窒化シリコン膜１１を順次堆積する。
【００８４】
次に、図１８に示すように、キャップ絶縁膜３１、窒化シリコン膜１１および酸化シリコン膜１０を異方性ドライエッチングする。これにより、低耐圧ＭＩＳＦＥＴのゲート電極４の側壁に酸化シリコン膜１０ａと窒化シリコン膜１１ａとからなるサイドウォールＡが形成される。また、ＭＯＮＯＳメモリのメモリゲート電極８の側壁に、低温酸化膜１４ｂ、酸化シリコン膜１０ｂおよび窒化シリコン膜１１ｂからなるサイドウォールＢが形成される。
【００８５】
また、素子分離層２の上に低温酸化膜１４ａと低温酸化膜１４ａの側壁に形成された酸化シリコン膜１０ｃと窒化シリコン膜１１ｃとからなるスペーサー２３が形成される。なお、スペーサー２３はゲート電極４を覆うフォトレジスト膜３６の側壁に形成されたものであるため、スペーサー２３の上面の高さは、ゲート電極４およびメモリゲート電極８のそれぞれの上面の高さよりも高く形成される。
【００８６】
なお、酸化シリコン膜１０ａ、１０ｂおよび１０ｃは酸化シリコン膜１０を加工して形成したものであり、窒化シリコン膜１１ａ、１１ｂおよび１１ｃは窒化シリコン膜１１を加工して形成したものである。
【００８７】
このとき、ｐウエル１ａおよびｐウェル１ｂの上面に形成された酸化シリコン膜１０を完全に除去せずに薄く残し、次の工程でｐウエル１ａおよびｐウェル１ｂにｎ型の不純物（例えば砒素や燐）をイオン注入する際のスルー膜として使用してもよい。なお、ここで酸化シリコン膜１０を完全に除去した場合は、次のイオン注入工程の前にシリコン基板１を熱酸化することで、ｐウエル１ａおよびｐウェル１ｂの表面にスルー膜を形成してもよい。なお、スルー膜とはイオン注入を行う際に、イオンを打ち込む対象の表面がダメージを負わないように保護するための膜である。
【００８８】
本実施の形態の半導体装置では、図１８に示すように、低耐圧ＭＩＳＦＥＴ形成領域およびＭＯＮＯＳメモリ形成領域の境界には、壁状のスペーサー２３が形成される。低耐圧ＭＩＳＦＥＴ形成領域に形成される低耐圧ＭＩＳＦＥＴは、例えば図１におけるＣＰＵ４１、ＲＯＭ４２またはＲＡＭ４３などの一部を構成する。また、ＭＯＮＯＳメモリ形成領域に形成されるＭＯＮＯＳメモリはＥＥＰＲＯＭ４４内に形成される。このため、壁状のスペーサー２３は、ＥＥＰＲＯＭ４４を囲むように形成されている。
【００８９】
スペーサー２３からなる壁の高さはＭＯＮＯＳメモリや低耐圧ＭＩＳＦＥＴの高さに比べて非常に高く、横方向の厚さも薄い。このため、図１に太線で示すスペーサー２３からなる壁をシリコン基板１の主面側から見て直線状に配置した場合、シリコン基板１の主面を洗浄または加工する工程において倒壊または破損し、半導体装置にダメージを残す場合がある。また、スペーサー２３が破損しやすい理由として、低温で形成された低温酸化膜が、一般的な温度下（例えば３５０℃〜８００℃程度）で形成された酸化膜に比べ、密度が低くなり脆くなる可能性があることも挙げられる。
【００９０】
これに対し、図１４の工程においてフォトレジスト膜３６の側壁を平面形状において直線的に形成するのではなく、平面形状において直線を折り曲げたジグザグ状になるように形成してもよい。これにより、フォトレジスト膜３６の側壁に形成された低温酸化膜１４ａを含む壁状のスペーサー２３を、図１９に太線で示すように平面形状においてジグザグ状に形成することで、スペーサー２３が倒壊または破損することを防ぐことができる。
【００９１】
なお、スペーサー２３の形状をジグザグ状に形成する以外に、平面形状において方形波のような凹凸を有する形状としてもよいし、曲線状の形状としてもよい。
【００９２】
次に、図２０に示すように、ｐウエル１ａおよびｐウェル１ｂにｎ型の不純物（例えば砒素や燐）をエクステンション領域９ａ、９ｂよりも高い不純物濃度になるようにイオン注入することにより、ｐウエル１ａおよびｐウェル１ｂに拡散層１５ａ、１５ｂを形成する。拡散層１５ａおよびエクステンション領域９ａは低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成し、拡散層１５ｂおよびエクステンション領域９ｂはＭＯＮＯＳメモリのソース・ドレイン領域を構成している。
【００９３】
ここで、ゲート電極４のゲート長方向におけるサイドウォールＡの幅Ｌ１は、同方向におけるサイドウォールＢの幅Ｌ２よりも狭く形成されている。これにより、幅の異なるサイドウォールＡ、Ｂを作り分けることにより、その下のエクステンション領域９ａ、９ｂをそれぞれ違う幅で形成することが可能となる。
【００９４】
従来の２種ＬＤＤ構造の製造方法としては、図３４に示すフォトレジスト膜３０を形成するために専用のマスクを用い、幅の異なるサイドウォールＡおよびサイドウォールＢを形成するのが一般的であった。本実施の形態では、専用のマスクを用いることなく、図２０に示すＭＯＮＯＳメモリ形成領域と低耐圧ＭＩＳＦＥＴ形成領域のエクステンション領域９ａおよびエクステンション領域９ｂを作り分ける際のフォトレジスト膜を利用して低温酸化膜１４を堆積し、２種類のサイドウォールＡおよびサイドウォールＢを形成している。このため、専用のマスクを用いてフォトレジスト膜を形成するのではなく、エクステンション領域９ａおよびエクステンション領域９ｂの作り分けの際のフォトレジスト膜を利用しているので、フォトレジスト膜を形成する工程は増加していない。これにより、本実施の形態では図３２〜図３５の製造方法に比べて使用するマスクの枚数が１枚減るので、少ない工程で幅の異なるサイドウォールＡおよびサイドウォールＢを形成することができ、製造コストを低減することが可能となる。
【００９５】
次に、図２１に示すように、周知のサリサイドプロセスにより、拡散層１５ａ、１５ｂゲート電極４およびメモリゲート電極８の表面にシリサイド層１６を形成し、シリコン基板１の主面上に、エッチングストッパ膜１７を形成する。シリサイド化の手順としては、まずシリコン基板１の主面上にスパッタリングで金属膜を堆積し、次にシリコン基板１を熱処理した後、未反応の金属膜をウェットエッチングで除去することでシリサイド層１６を形成する。シリサイド層１６としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。また、エッチングストッパ膜１７はＣＶＤ法により堆積された窒化シリコン膜からなる。
【００９６】
ここで、エクステンション領域９ａ、９ｂは、サイドウォールＡ、Ｂの下部のシリコン基板１の表面にそれぞれ形成される。また、拡散層１５ａ、１５ｂは、上述のエクステンション領域９ａ、９ｂよりも接合深さが深い領域であり、上述のエクステンション領域９ａ、９ｂよりも高い不純物濃度を有する領域である。また、拡散層１５ａ、１５ｂは、ＭＯＮＯＳメモリおよび低耐圧ＭＩＳＦＥＴのそれぞれの領域のシリコン基板１の主面において、サイドウォールＡ、Ｂのそれぞれの、ゲートに接する側壁の反対側の側壁の下部から素子分離層２の側面にかけて形成される。
【００９７】
次に、図２２に示すように、公知の配線プロセスにより配線を形成する。すなわち、シリコン基板１上に厚い層間絶縁膜１８を形成し、層間絶縁膜１８の上面からゲート電極４、メモリゲート電極８および拡散層１５ａ、１５ｂのそれぞれの上面に形成されたシリサイド層１６に達するコンタクトホール１９を形成する。続いて、コンタクトホール１９内に導体を充填してコンタクトプラグ２０を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜１８およびコンタクトプラグ２０上にダマシン配線２１および層間絶縁膜２２を形成することで、本実施の形態の半導体装置が完成する。ここで、コンタクトプラグ２０は、チタンおよび窒化チタン等のバリアメタル膜と、タングステン膜によって構成される。また、ダマシン配線２１は、タンタルまたは窒化タンタル等のバリアメタル膜と、銅を主成分とする導体膜によって構成される。
【００９８】
（実施の形態２）
前記実施の形態１では同一半導体基板上にＭＯＮＯＳメモリおよび低耐圧ＭＩＳＦＥＴを形成する半導体装置の製造工程を記載した。本実施の形態ではＭＯＮＯＳメモリではなく、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴを有する半導体装置において、それぞれの素子に異なる幅のサイドウォールを作り分ける方法を説明する。ここで、高耐圧ＭＩＳＦＥＴとは、Ｉ/Ｏ領域の保護素子または電源の昇圧回路などに用いられ、低耐圧ＭＩＳＦＥＴよりも高い電圧で動作するＦＥＴである。高耐圧ＭＩＳＦＥＴは、ＭＯＮＯＳメモリと同様に動作の際に比較的高い電位差が発生するため、サイドウォールの幅を相対的に広くさせ、ソース・ドレイン領域と半導体基板間のｐｎ接合耐圧を向上させることで信頼性を向上させることが求められている。
【００９９】
以下に、図２３〜図２７を用いて本実施の形態の高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴの製造方法を工程順に説明する。なお、図２３〜図２７において、左側の領域の高耐圧ＭＩＳＦＥＴ形成領域は高耐圧ＭＩＳＦＥＴの形成領域を示し、右側の領域の低耐圧ＭＩＳＦＥＴ形成領域は低耐圧ＭＩＳＦＥＴの形成領域をそれぞれ示している。
【０１００】
まず、図２３に示すように、前記実施の形態１と同様にしてシリコン基板１の主面に素子分離層２を形成する。その後、熱酸化によりシリコン基板１の主面の全面に酸化膜２５を形成した後、酸化膜２５をスルー膜としてシリコン基板１の主面にｐ型の不純物（例えばホウ素）をイオン注入することにより、シリコン基板１の主面にｐウエル１ａおよびｐウェル１ｂを形成する。
【０１０１】
次に、図２４に示すように、ｐウエル１ａ上の酸化膜２５をウェットエッチングによって除去する。その後、周知の２種ゲート酸化プロセスにより高耐圧ＭＩＳＦＥＴ形成領域に厚膜ゲート酸化膜２６を形成し、低耐圧ＭＩＳＦＥＴ形成領域にゲート絶縁膜３を形成する。
【０１０２】
すなわち、ｐウエル１ａ上の酸化膜２５を除去した後、シリコン基板１の主面上の全面に厚い酸化シリコン膜を熱酸化法またはＣＶＤ法により形成する。その後、高耐圧ＭＩＳＦＥＴ形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとして低耐圧ＭＩＳＦＥＴ形成領域の酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高耐圧ＭＩＳＦＥＴ形成領域に前記厚い酸化シリコン膜からなる厚膜ゲート酸化膜２６を残した後、フォトレジストをアッシングにより除去する。その後、シリコン基板１を熱酸化して低耐圧ＭＩＳＦＥＴ形成領域にゲート絶縁膜３を形成する。このとき、高耐圧ＭＩＳＦＥＴ形成領域の厚膜ゲート酸化膜２６の下のｐウエル１ｂの上面も若干酸化される。
【０１０３】
これにより、高耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の厚い厚膜ゲート酸化膜２６が形成され、低耐圧ＭＩＳＦＥＴ形成領域に、相対的に膜厚の薄いゲート絶縁膜３が形成される。その後、ＣＶＤ法によりシリコン基板１の主面側の全面上に、導体膜であるポリシリコン膜１３を形成する。なお、この後、ゲート絶縁膜３および厚膜ゲート酸化膜２６に対して、窒素および酸素雰囲気中で熱処理することで、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜３および酸化膜２５の製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ法によって形成してもよい。
【０１０４】
次に、図２５に示すように、パターニングされたフォトレジスト膜を用いて、高耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ｂ上に厚膜ゲート酸化膜２６を介してゲート電極２７を形成し、低耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ａ上にゲート絶縁膜３を介してゲート電極４を形成する。
【０１０５】
この後の工程は、前記実施の形態１における図１３以降の工程と同様に行う。すなわち、ゲート電極２７を覆うように高耐圧ＭＩＳＦＥＴ形成領域のシリコン基板１の主面上にフォトレジスト膜を形成する。続いて、前記フォトレジスト膜をマスクとしてｐウエル１ａにｎ型の不純物（例えば砒素）をイオン注入することで、低耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ａの上面にエクステンション領域９ａを形成する。その後、前記フォトレジスト膜を除去し、低耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ａの上面上に、ゲート電極４を覆うようにフォトレジスト膜３６を形成した後、高耐圧ＭＩＳＦＥＴ形成領域のｐウエル１ｂにエクステンション領域９ｂを形成する。次に、シリコン基板１の主面側の全面上に低温酸化膜をＣＶＤ法により堆積し、ｐウエル１ａ、ｐウェル１ｂおよび素子分離層２が形成されたシリコン基板１の主面上、フォトレジスト膜３６の上面上および側面に低温酸化膜１４を形成する。
【０１０６】
次に、フォトレジスト膜３６が形成されたシリコン基板１の主面上に低温酸化膜１４を堆積する。ここで、低温酸化膜１４は、酸化シリコン膜をＡＬＤ法により堆積して形成するものであり、その形成工程における堆積条件として、半導体基板の温度は１００℃以下とする。
【０１０７】
次に、シリコン基板１の主面を異方性の強いドライエッチングによりエッチングすることで、フォトレジスト膜３６の側壁に低温酸化膜１４からなる低温酸化膜１４ａが形成され、ゲート電極２７の側壁に低温酸化膜１４からなる低温酸化膜１４ｂが形成される。
【０１０８】
次に、アッシングによりフォトレジスト膜３６を除去した後、ゲート電極４およびメモリ電極８が形成されたシリコン基板１の主面側の全面上に、ＣＶＤ法により酸化シリコン膜１０および窒化シリコン膜１１を順次堆積する。
【０１０９】
次に、シリコン基板１の主面を異方性の強いドライエッチングにより窒化シリコン膜１１および酸化シリコン膜１０をエッチングすることで、低温酸化膜１４ａ、１４ｂおよびゲート電極４のそれぞれの側壁に酸化シリコン膜１０および窒化シリコン膜１１からなるサイドウォールが残る。ここで、ゲート電極４の側壁に形成された酸化シリコン膜１０からなる酸化シリコン膜１０ａおよび窒化シリコン膜１１からなる窒化シリコン膜１１ａを低耐圧ＭＩＳＦＥＴのサイドウォールＡとする。また、ゲート電極２７の側壁に形成された低温酸化膜１４ｂ、酸化シリコン膜１０からなる酸化シリコン膜１０ｂおよび窒化シリコン膜１１からなる窒化シリコン膜１１ｂを、高耐圧ＭＩＳＦＥＴのサイドウォールＢとする。また、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴ形成領域の境界に形成された低温酸化膜１４ａおよび低温酸化膜１４ａの側壁に形成された酸化シリコン膜１０からなる酸化シリコン膜１０ｃおよび窒化シリコン膜１１からなる窒化シリコン膜１１ｃを、スペーサー２３とする。
【０１１０】
次に、図２６に示すように、ｐウエル１ａおよびｐウェル１ｂにｎ型の不純物（例えば砒素や燐）をエクステンション領域９ａ、９ｂよりも高濃度でイオン注入することにより、ｐウエル１ａおよびｐウェル１ｂのそれぞれの上面に拡散層１５ａ、１５ｂを形成する。拡散層１５ａおよびエクステンション領域９ａは低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成し、拡散層１５ｂおよびエクステンション領域９ｂは高耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成している。
【０１１１】
次に、周知のサリサイドプロセスにより、拡散層１５ａ、１５ｂゲート電極４およびゲート電極２７の表面にシリサイド層１６を形成し、シリコン基板１の主面上に、エッチングストッパ膜１７を形成する。
【０１１２】
ここで、エクステンション領域９ａ、９ｂはそれぞれの領域に形成されたサイドウォールＡ、Ｂの下部のシリコン基板１の表面に形成されている。また、拡散層１５ａ、１５ｂは、上述のエクステンション領域９ａ、９ｂよりも接合深さが深い領域であり、上述のエクステンション領域９ａ、９ｂよりも高い不純物濃度を有する領域である。また、拡散層１５ａ、１５ｂは、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴのそれぞれの領域のシリコン基板１の主面において、エクステンション領域９ａ、９ｂのゲート側の反対側の端部から素子分離層２の側面にかけて形成されている。
【０１１３】
次に、図２７に示すように、公知の配線プロセスにより配線を行う。すなわち、シリコン基板１上に厚い層間絶縁膜１８を形成し、層間絶縁膜１８の上面からゲート電極４、ゲート電極２７および拡散層１５ａ、１５ｂのそれぞれの上面に形成されたシリサイド層１６のに達するコンタクトホール１９をそれぞれ形成する。続いて、コンタクトホール１９内に導体を充填して導体からなるコンタクトプラグ２０を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜１８およびコンタクトプラグ２０上にダマシン配線２１および層間絶縁膜２２を形成することで、本実施の形態の半導体装置を完成する。
【０１１４】
本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域および低耐圧ＭＩＳＦＥＴ形成領域において、異なる幅のサイドウォールおよびエクステンション領域を形成することにより、前記実施の形態１と同様の効果を得られる。
【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１６】
本発明は、同一半導体基板上に複数種類のＭＩＳＦＥＴを有する半導体装置の製造に幅広く利用されるものである。
【符号の説明】
【０１１７】
１  シリコン基板（半導体基板）
１ａ  ｐウエル
１ｂ  ｐウェル
２  素子分離層
３  ゲート絶縁膜
４、２７、５０  ゲート電極
５  ボトム酸化膜
６  窒化膜
７  トップ酸化膜
８  メモリゲート電極
９ａ、９ｂ  エクステンション領域
１０、１０ａ、１０ｂ、１２、９１、９４  酸化シリコン膜
１１、１１ａ、１１ｂ、９２  窒化シリコン膜
１３  ポリシリコン膜
１４、１４ａ  低温酸化膜
１５ａ、１５ｂ  拡散層
１６  シリサイド層
１７  エッチングストッパ膜
１８、２２  層間絶縁膜
１９  コンタクトホール
２０  コンタクトプラグ
２１  ダマシン配線
２３  スペーサー
２５  酸化膜
２６  厚膜ゲート酸化膜
３０、３３〜３６  フォトレジスト膜
３１  キャップ絶縁膜
４０  半導体チップ
４１  ＣＰＵ
４２  ＲＯＭ
４３  ＲＡＭ
４４  ＥＥＰＲＯＭ
４５  アナログ回路
６０、７０  拡散層
ＷＬ  ワード線
ＢＬ１、ＢＬ２  ビット線
【図１】
2011096727.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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