(57)【要約】【課題】アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。【解決手段】界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。【選択図】図９
2011258642.tif 000002
【特許請求の範囲】
【請求項１】
アンテナスイッチを形成した半導体チップを備え、
前記半導体チップは、
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を第１活性領域と第２活性領域に分離する素子分離領域とを含むＳＯＩ基板と、
（ｂ）前記ＳＯＩ基板の前記第１活性領域に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、
（ｃ）前記ＳＯＩ基板の前記第２活性領域に形成され、前記アンテナスイッチの一部を構成する第２電界効果トランジスタと、
（ｄ）前記第１電界効果トランジスタと前記第２電界効果トランジスタとの間の前記素子分離領域上に形成された電極層を有し、
前記電極層には、正電位が印加される半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１電界効果トランジスタと前記第２電界効果トランジスタのいずれか一方の電界効果トランジスタがオンしている場合、他方の電界効果トランジスタはオフしている半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記電極層は、前記第１電界効果トランジスタの第１ゲート電極および前記第２電界効果トランジスタの第２ゲート電極と同じ膜で形成されている半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記電極層は、平面視において、前記第１電界効果トランジスタを囲むように形成されている半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記半導体チップの周辺部には、前記半導体チップの外部から前記半導体チップの内部への水分の浸入を防止する機能を有するガードリングが形成されており、
前記電極層は、前記ガードリングと電気的に接続されている半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記支持基板はシリコンから形成され、前記埋め込み絶縁層は酸化シリコン膜から形成されている半導体装置。
【請求項７】
アンテナスイッチを形成した半導体チップを備え、
前記半導体チップは、
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を第１活性領域、第２活性領域、前記第１活性領域と前記第２活性領域の間に設けられた電極用半導体領域とに分離する素子分離領域とを含むＳＯＩ基板と、
（ｂ）前記ＳＯＩ基板の前記第１活性領域に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、
（ｃ）前記ＳＯＩ基板の前記第２活性領域に形成され、前記アンテナスイッチの一部を構成する第２電界効果トランジスタとを有し、
前記電極用半導体領域には、正電位が印加される半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１電界効果トランジスタと前記第２電界効果トランジスタのいずれか一方の電界効果トランジスタがオンしている場合、他方の電界効果トランジスタはオフしている半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記電極用半導体領域には、導電型不純物が導入されている半導体装置。
【請求項１０】
請求項７記載の半導体装置であって、
前記電極用半導体領域は、平面視において、前記第１電界効果トランジスタを囲むように形成されている半導体装置。
【請求項１１】
請求項７記載の半導体装置であって、
前記半導体チップの周辺部には、前記半導体チップの外部から前記半導体チップの内部への水分の浸入を防止する機能を有するガードリングが形成されており、
前記電極用半導体領域は、前記ガードリングと電気的に接続されている半導体装置。
【請求項１２】
請求項７記載の半導体装置であって、
前記支持基板はシリコンから形成され、前記埋め込み絶縁層は酸化シリコン膜から形成されている半導体装置。
【請求項１３】
アンテナスイッチを形成した半導体チップを備え、
前記半導体チップは、
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を区画する素子分離領域とを含むＳＯＩ基板と、
（ｂ）前記ＳＯＩ基板の前記シリコン層に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、
（ｃ）前記ＳＯＩ基板の前記素子分離領域上に形成された電極層と、
（ｄ）前記第１電界効果トランジスタおよび前記電極層を覆う前記ＳＯＩ基板上に形成された層間絶縁膜と、
（ｅ）前記層間絶縁膜上に形成された配線であって、平面視において、前記配線と前記第１電界効果トランジスタの間に前記電極層が配置されるように形成された前記配線とを有し、
前記電極層には、正電位が印加される半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第１電界効果トランジスタのソース領域とドレイン領域の間には、周期的に電位が変化する信号が印加される一方、前記配線には固定電位が印加される半導体装置。
【請求項１５】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記ＳＯＩ基板の前記シリコン層を第１活性領域と第２活性領域に分離する素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記シリコン層上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記シリコン層上に形成された前記ゲート絶縁膜上および前記素子分離領域上に第１導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、前記第１活性領域上に前記ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域上に前記ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成するとともに、前記第１活性領域と前記第２活性領域の間の前記素子分離領域上に電極層を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１活性領域内に前記第１電界効果トランジスタの第１ソース領域および第１ドレイン領域を形成し、前記第２活性領域内に前記第２電界効果トランジスタの第２ソース領域および第２ドレイン領域を形成する工程とを備える半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記第１導体膜はポリシリコン膜から形成されている半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法であって、
前記支持基板はシリコンから形成され、前記埋め込み絶縁層は酸化シリコン膜から形成されている半導体装置の製造方法。
【請求項１８】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記シリコン層を第１活性領域、第２活性領域、前記第１活性領域と前記第２活性領域の間に設けられた電極用半導体領域に分離する素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記シリコン層上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記シリコン層上に形成された前記ゲート絶縁膜上および前記素子分離領域上に第１導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、前記第１活性領域上に前記ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域上に前記ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１活性領域内に第１導電型不純物を導入して、前記第１電界効果トランジスタの第１ソース領域および第１ドレイン領域を形成し、前記第２活性領域内に前記第１導電型不純物を導入して、前記第２電界効果トランジスタの第２ソース領域および第２ドレイン領域を形成するとともに、前記電極用半導体領域に前記第１導電型不純物を導入する工程とを備える半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記支持基板はシリコンから形成され、前記埋め込み絶縁層は酸化シリコン膜から形成されている半導体装置の製造方法。
【請求項２０】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記シリコン層を第１活性領域、第２活性領域、前記第１活性領域と前記第２活性領域の間に設けられた電極用半導体領域に分離する素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記シリコン層上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記シリコン層上に形成された前記ゲート絶縁膜上および前記素子分離領域上に第１導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、前記第１活性領域上に前記ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域上に前記ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１活性領域内に第１導電型不純物を導入して、前記第１電界効果トランジスタの第１ソース領域および第１ドレイン領域を形成し、前記第２活性領域内に前記第１導電型不純物を導入して、前記第２電界効果トランジスタの第２ソース領域および第２ドレイン領域を形成するとともに、前記電極用半導体領域に前記第１導電型不純物とは逆極性の第２導電型不純物を導入する工程とを備える半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記支持基板はシリコンから形成され、前記埋め込み絶縁層は酸化シリコン膜から形成されている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、無線通信機器に搭載されるアンテナスイッチを含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−２２７０８４号公報（特許文献１）には、シリコン酸化膜の界面における未結合手が正電荷として作用するため、シリコン基板における界面に接する領域に電子が集まり、この電子が界面キャリアとなって界面キャリア層が形成されることが記載されている。そして、半導体装置の高周波回路に対してＲＦ信号を入力すると、ＲＦ信号が導通する配線と接地電位が印加される配線との間の電圧変化によって界面キャリアが移動し、シリコン基板内で電流が発生し、この発生した電流に基づいて、ＲＦ信号の高次高調波が発生することが記載されている。この課題に対し、特許文献１に記載された技術では、シリコン基板における界面に接する領域にホウ素ドーピング層を形成するとしている。これにより、このホウ素ドーピング層がホール源となり、界面の近傍に集まった電子を電荷補償し、導通に寄与する界面キャリアを減少させることができる結果、高次高調波の発生を抑制できるとしている。
【０００３】
特開２００８−７１７９６号公報（特許文献２）には、第１のスルーＭＯＳＦＥＴ領域、第２のスルーＭＯＳＦＥＴ領域、第１のシャントＭＯＳＦＥＴ領域および第２のシャントＭＯＳＦＥＴ領域のシリコン酸化層を介した背面の領域のみシリコン基板を除去することにより、容量結合の対象となる導電性を有するシリコン基板が存在しなくなるようにすることが記載されている。これにより、これらのＭＯＳＦＥＴを高周波で駆動した場合であっても、挿入損失の増加や、アイソレーション（遮断特性）が劣化することを抑制できるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７０８４号公報
【特許文献２】特開２００８−７１７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年の携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯（ＧＳＭ（Global System for Mobile communications）帯、ＰＣＳ（Personal Communication Services）帯など）や変調方式（ＧＳＭ、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）など）が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応する必要がある。このことから、携帯電話機では、これらの送受信信号の送信と受信とを１つのアンテナで共用し、アンテナスイッチによってアンテナとの接続を切り替えることが行なわれている。
【０００６】
例えば、携帯電話機においては、送信信号の電力が１Ｗを超えるなど大電力になることが普通であり、アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【０００７】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。
【０００８】
本発明の目的は、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による半導体装置は、アンテナスイッチを形成した半導体チップを備える。このとき、前記半導体チップは、（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を第１活性領域と第２活性領域に分離する素子分離領域とを含むＳＯＩ基板とを有する。そして、前記半導体チップは、（ｂ）前記ＳＯＩ基板の前記第１活性領域に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、（ｃ）前記ＳＯＩ基板の前記第２活性領域に形成され、前記アンテナスイッチの一部を構成する第２電界効果トランジスタとを有する。さらに、前記半導体チップは、（ｄ）前記第１電界効果トランジスタと前記第２電界効果トランジスタとの間の前記素子分離領域上に形成された電極層を有する。ここで、前記電極層には、正電位が印加されるものである。
【００１２】
また、代表的な実施の形態による半導体装置は、アンテナスイッチを形成した半導体チップを備える。このとき、前記半導体チップは、（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を第１活性領域、第２活性領域、前記第１活性領域と前記第２活性領域の間に設けられた電極用半導体領域とに分離する素子分離領域とを含むＳＯＩ基板とを有する。そして、前記半導体チップは、（ｂ）前記ＳＯＩ基板の前記第１活性領域に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、（ｃ）前記ＳＯＩ基板の前記第２活性領域に形成され、前記アンテナスイッチの一部を構成する第２電界効果トランジスタとを有する。ここで、前記電極用半導体領域には、正電位が印加されるものである。
【００１３】
また、代表的な実施の形態による半導体装置は、アンテナスイッチを形成した半導体チップを備える。このとき、前記半導体チップは、（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、前記シリコン層を区画する素子分離領域とを含むＳＯＩ基板とを有する。そして、前記半導体チップは、（ｂ）前記ＳＯＩ基板の前記シリコン層に形成され、前記アンテナスイッチの一部を構成する第１電界効果トランジスタと、（ｃ）前記ＳＯＩ基板の前記素子分離領域上に形成された電極層とを有する。さらに、前記半導体チップは、（ｄ）前記第１電界効果トランジスタおよび前記電極層を覆う前記ＳＯＩ基板上に形成された層間絶縁膜と、（ｅ）前記層間絶縁膜上に形成された配線であって、平面視において、前記配線と前記第１電界効果トランジスタの間に前記電極層が配置されるように形成された前記配線とを有する。ここで、前記電極層には、正電位が印加されるものである。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層からなるＳＯＩ基板を用意する工程と、（ｂ）前記（ａ）工程後、前記ＳＯＩ基板の前記シリコン層を第１活性領域と第２活性領域に分離する素子分離領域を形成する工程とを備える。次に、（ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記シリコン層上にゲート絶縁膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記シリコン層上に形成された前記ゲート絶縁膜上および前記素子分離領域上に第１導体膜を形成する工程とを備える。そして、（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、前記第１活性領域上に前記ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域上に前記ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成するとともに、前記第１活性領域と前記第２活性領域の間の前記素子分離領域上に電極層を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１活性領域内に前記第１電界効果トランジスタの第１ソース領域および第１ドレイン領域を形成し、前記第２活性領域内に前記第２電界効果トランジスタの第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層からなるＳＯＩ基板を用意する工程と、（ｂ）前記（ａ）工程後、前記シリコン層を第１活性領域、第２活性領域、前記第１活性領域と前記第２活性領域の間に設けられた電極用半導体領域に分離する素子分離領域を形成する工程とを備える。次に、（ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記シリコン層上にゲート絶縁膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記シリコン層上に形成された前記ゲート絶縁膜上および前記素子分離領域上に第１導体膜を形成する工程とを備える。そして、（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、前記第１活性領域上に前記ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域上に前記ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１活性領域内に第１導電型不純物を導入して、前記第１電界効果トランジスタの第１ソース領域および第１ドレイン領域を形成し、前記第２活性領域内に前記第１導電型不純物を導入して、前記第２電界効果トランジスタの第２ソース領域および第２ドレイン領域を形成するとともに、前記電極用半導体領域に前記第１導電型不純物とは逆極性の第２導電型不純物を導入する工程とを備えるものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
アンテナスイッチで発生する高調波歪みを低減できる。
【図面の簡単な説明】
【００１８】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】本発明の実施の形態１におけるＲＦモジュールの回路ブロック構成を示す図である。
【図３】実施の形態１におけるＲＦモジュールの実装構成を示す斜視図である。
【図４】アンテナスイッチの回路構成を示す図である。
【図５】比較例における半導体チップのレイアウト構成を示す平面図である。
【図６】図５のＡ−Ａ線で切断した断面図である。
【図７】図６の一部領域を拡大した図である。
【図８】実施の形態１における半導体チップのレイアウト構成を示す平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】実施の形態１における変形例を示す断面図である。
【図１１】実施の形態１における変形例を示す断面図である。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２における半導体装置の構成を示す断面図である。
【図３３】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】実施の形態２における半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】実施の形態３における半導体装置の構成を示す断面図である。
【図５５】実施の形態３の変形例における半導体装置の構成を示す断面図である。
【図５６】実施の形態４におけるＲＦモジュールの回路ブロック構成を示す図である。
【図５７】実施の形態４における半導体チップのレイアウト構成を示す図である。
【図５８】実施の形態５における半導体チップのレイアウト構成を示す図である。
【図５９】図５８のＡ−Ａ線で切断した断面図である。
【図６０】実施の形態５の変形例における半導体装置の構成を示す断面図である。
【図６１】ＳＯＳ基板に本発明を適用する場合の図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００２５】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００２６】
ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００２７】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する半導体装置である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００２８】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００２９】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio  Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＲＦモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００３０】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００３１】
＜ＲＦモジュールの構成＞
上述したように、携帯電話機１（デジタル携帯電話機）から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。この電力増幅器６とアンテナスイッチ８とは例えば、１つのＲＦモジュール（フロントエンドモジュール）ＲＦＭとして製品化されている。以下では、このＲＦモジュールＲＦＭの回路ブロック構成について説明する。図２は、本実施の形態１におけるＲＦモジュールＲＦＭの回路ブロック構成を示す図である。
【００３２】
図２において、本実施の形態１におけるＲＦモジュールＲＦＭは、ＬｏｗＢａｎｄ（ＬＢ）用の増幅回路ＰＡ（ＬＢ）、ＨｉｇｈＢａｎｄ（ＨＢ）用の増幅回路ＰＡ（ＨＢ）、方向性結合器ＰＣ（ＬＢ）、方向性結合器ＰＣ（ＨＢ）、ＬＢ用のローパスフィルタＬＰＦ（ＬＢ）、ＨＢ用のローパスフィルタＬＰＦ（ＨＢ）、制御回路ＩＣ１、アンテナスイッチＳＰＤＴ１、アンテナスイッチＳＰＤＴ２、制御回路ＩＣ２およびダイプレクサＤＰＸを有している。
【００３３】
増幅回路ＰＡ（ＬＢ）は、入力端子ＴＸ１に接続されており、入力端子ＴＸ１に入力された入力信号を増幅するように構成されている。すなわち、増幅回路ＰＡ（ＬＢ）は、ＧＳＭ低周波帯域（８２４ＭＨｚ〜９１５ＭＨｚ）の入力信号を増幅するアンプであり、例えば、２つの増幅段から構成されている。増幅回路ＰＡ（ＬＢ）では、入力端子ＴＸ１から出力されたＧＳＭ低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、終段の増幅段で増幅されるようになっている。この増幅回路ＰＡ（ＬＢ）によって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。
【００３４】
増幅回路ＰＡ（ＨＢ）は、入力端子ＴＸ２に接続されており、入力端子ＴＸ２に入力された入力信号を増幅するように構成されている。すなわち、増幅回路ＰＡ（ＨＢ）は、ＧＳＭ高周波帯域（１７１０ＭＨｚ〜１７８５ＭＨｚをＤＣＳ、１８５０ＭＨｚ〜１９１０ＭＨｚをＰＣＳともいう）の入力信号を増幅するアンプであり、例えば、２つの増幅段から構成されている。増幅回路ＰＡ（ＨＢ）では、入力端子ＴＸ２から出力されたＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、終段の増幅段で増幅されるようになっている。この増幅回路ＰＡ（ＨＢ）によって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。
【００３５】
以上のように本実施の形態１におけるＲＦモジュールＲＦＭは、ＧＳＭ低周波帯域（ＧＳＭ）の信号とＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、ＲＦモジュールＲＦＭには、ＧＳＭ低周波帯域（ＧＳＭ）の信号を増幅する増幅回路ＰＡ（ＬＢ）と、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号を増幅する増幅回路ＰＡ（ＨＢ）とを制御する制御回路ＩＣ１を有している。制御回路ＩＣ１は、ＲＦモジュールＲＦＭに入力される電源（電源電圧）と制御信号（パワー制御電圧）にしたがって、それぞれ、増幅回路ＰＡ（ＬＢ）と増幅回路ＰＡ（ＨＢ）にバイアス電圧を印加して増幅度を制御するように構成されている。
【００３６】
このように、制御回路ＩＣ１は、増幅回路ＰＡ（ＬＢ）と増幅回路ＰＡ（ＨＢ）との制御を行なうが、増幅回路ＰＡ（ＬＢ）の増幅度や増幅回路ＰＡ（ＨＢ）の増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。
【００３７】
フィードバック制御を実現するために、ＧＳＭ低周波帯（ＧＳＭ）の信号を増幅する増幅回路ＰＡ（ＬＢ）の出力には、方向性結合器（カプラ）ＰＣ（ＬＢ）が設けられている。方向性結合器ＰＣ（ＬＢ）は、増幅回路ＰＡ（ＬＢ）で増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器ＰＣ（ＬＢ）は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。
【００３８】
この方向性結合器ＰＣ（ＬＢ）には、検波回路（図示せず）が接続されている。検波回路は、方向性結合器ＰＣ（ＬＢ）により検出された電力を電圧あるいは電流に変換して制御回路ＩＣ１に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器ＰＣ（ＬＢ）と検波回路により実現されている。制御回路ＩＣ１では、検波回路から入力した検出信号と制御信号（パワー制御電圧）の差分を算出し、算出した差分がなくなるように増幅回路ＰＡ（ＬＢ）に印加するバイアス電圧を調整するように構成されている。このようにして、制御回路ＩＣ１は、増幅回路ＰＡ（ＬＢ）の増幅度が一定になるように制御している。同様に、ＧＳＭ高周波帯（ＤＣＳ／ＰＣＳ）の信号を増幅する増幅回路ＰＡ（ＨＢ）の出力には、方向性結合器（カプラ）ＰＣ（ＨＢ）が設けられ、この方向性結合器ＰＣ（ＨＢ）に検波回路（図示せず）が接続されている。検波回路で検出された検出信号は、制御回路ＩＣ１に入力するようになっている。
【００３９】
次に、ローパスフィルタＬＰＦ（ＬＢ）は、方向性結合器ＰＣ（ＬＢ）を介して増幅回路ＰＡ（ＬＢ）に接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＰＡ（ＬＢ）で入力信号を増幅する場合、ＧＳＭ低周波帯域（ＧＳＭ）の信号が増幅されるが、このとき、ＧＳＭ低周波帯域（ＧＳＭ）の整数倍の高調波（例えば、２次高調波や３次高調波）も生成される。この高調波は、ＧＳＭ低周波帯域（ＧＳＭ）の信号とともに増幅回路ＰＡ（ＬＢ）から出力されることになるが、ＧＳＭ低周波帯域（ＧＳＭ）の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ低周波帯域（ＧＳＭ）の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、ローパスフィルタＬＰＦ（ＬＢ）である。このローパスフィルタＬＰＦ（ＬＢ）は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ（ＬＢ）は、ＧＳＭ低周波帯域（ＧＳＭ）の増幅信号を通過させる一方、ＧＳＭ低周波帯域（ＧＳＭ）の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ（ＬＢ）により、ＧＳＭ低周波帯域（ＧＳＭ）の増幅信号に含まれる高調波ノイズを低減することができる。
【００４０】
続いて、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号を生成する増幅回路ＰＡ（ＨＢ）の出力にも、方向性結合器ＰＣ（ＨＢ）を介してローパスフィルタＬＰＦ（ＨＢ）が接続されている。このローパスフィルタＬＰＦ（ＨＢ）も、高調波ノイズを除去する機能を有している。例えば、増幅回路ＰＡ（ＨＢ）で入力信号を増幅する場合、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号が増幅されるが、このとき、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の整数倍の高調波も生成される。この高調波は、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号とともに増幅回路ＰＡ（ＨＢ）から出力されることになるが、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、ローパスフィルタＬＰＦ（ＨＢ）である。このローパスフィルタＬＰＦ（ＨＢ）は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ（ＨＢ）は、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号を通過させる一方、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ（ＨＢ）により、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号に含まれる高調波ノイズを低減することができる。
【００４１】
次に、アンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２は、アンテナＡＮＴに接続する回線を切り替えるように構成されている。具体的に、アンテナスイッチＳＰＤＴ１は、ローパスフィルタＬＰＦ（ＬＢ）の出力（送信端子ＴＸ（ＬＢ））とアンテナ端子ＡＮＴ１との接続、および、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１との接続を切り替えるように構成されている。同様に、アンテナスイッチＳＰＤＴ２は、ローパスフィルタＬＰＦ（ＨＢ）の出力（送信端子ＴＸ（ＨＢ））とアンテナ端子ＡＮＴ２との接続、および、受信端子ＲＸ（ＨＢ）とアンテナ端子ＡＮＴ２との接続を切り替えるように構成されている。
【００４２】
つまり、ローパスフィルタＬＰＦ（ＬＢ）から出力されるＧＳＭ低周波帯域（ＧＳＭ）の増幅信号をアンテナ端子ＡＮＴ１から出力する場合には、アンテナスイッチＳＰＤＴ１によって、ローパスフィルタＬＰＦ（ＬＢ）の出力をアンテナ端子ＡＮＴ１に接続するようになっている。一方、ローパスフィルタＬＰＦ（ＨＢ）から出力されるＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の増幅信号をアンテナ端子ＡＮＴ２から出力する場合には、アンテナスイッチＳＰＤＴ２によって、ローパスフィルタＬＰＦ（ＨＢ）の出力をアンテナ端子ＡＮＴ２に接続するようになっている。このようにアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２は、二系統の出力（送信状態）を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するようにアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２を動作させるようになっている。例えば、複数の受信信号を出力する受信端子ＲＸ（ＬＢ）や受信端子ＲＸ（ＨＢ）が設けられており、アンテナで受信された受信信号は、アンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２による切り替えにより対応する受信回路へ出力されるように構成されている。
【００４３】
アンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２による切り替え制御は、制御回路ＩＣ２からの制御信号に基づいて行なわれる。例えば、増幅された増幅信号（ＲＦ信号（低周波帯域））（ＧＳＭ））は、アンテナスイッチＳＰＤＴ１のオン／オフによってアンテナＡＮＴ１への出力／非出力が制御されている。また、アンテナからの受信信号も、アンテナスイッチＳＰＤＴ１のオン／オフによって受信回路への出力／非出力が制御される。同様に、増幅された増幅信号（ＲＦ信号（高周波帯域）（ＤＣＳ／ＰＣＳ））も、アンテナスイッチＳＰＤＴ２のオン／オフによってアンテナＡＮＴ２への出力／非出力が制御されている。
【００４４】
制御回路ＩＣ２は、例えば、発振器、ダウンコンバータ、リセット回路、デコーダ、レベルシフト回路、充電容量切り替え回路などから構成されており、これらの構成要素は、ＣＭＯＳ回路により実現されている。すなわち、制御回路ＩＣ２は、ＣＭＯＳ回路から構成されている。
【００４５】
続いて、アンテナスイッチＳＰＤＴ１のアンテナ端子ＡＮＴ１と、アンテナスイッチＳＰＤＴ２のアンテナ端子ＡＮＴ２はダイプレクサＤＰＸと接続されており、このダイプレクサＤＰＸはアンテナ端子ＡＮＴ（ＯＵＴ）と接続されている。ダイプレクサＤＰＸは、ＧＳＭ低周波帯域（ＧＳＭ）の信号と、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号とを分離する機能を有している。すなわち、ダイプレクサＤＰＸは、ＧＳＭ低周波帯域（ＧＳＭ）の信号を通過させるローパスフィルタと、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号を通過させるバンドパスフィルタから構成されている。具体的には、アンテナ端子ＡＮＴ１とアンテナ端子ＡＮＴ（ＯＵＴ）の間にローパスフィルタが接続されており、アンテナ端子ＡＮＴ２とアンテナ端子ＡＮＴ（ＯＵＴ）との間にバンドパスフィルタが接続されている。このように構成されているダイプレクサＤＰＸによって、ＧＳＭ低周波帯域（ＧＳＭ）の信号と、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号が分離されることになる。つまり、ＧＳＭ低周波帯域（ＧＳＭ）の送信信号は、アンテナスイッチＳＰＤＴ１のアンテナ端子ＡＮＴ１からダイプレクサＤＰＸを介してアンテナ端子ＡＮＴ（ＯＵＴ）から出力される一方、ＧＳＭ低周波帯域（ＧＳＭ）の受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）からダイプレクサＤＰＸを介してアンテナスイッチＳＰＤＴ１の受信端子ＲＸ（ＬＢ）に出力される。これに対し、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の送信信号は、アンテナスイッチＳＰＤＴ２のアンテナ端子ＡＮＴ２からダイプレクサＤＰＸを介してアンテナ端子ＡＮＴ（ＯＵＴ）から出力される一方、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）からダイプレクサＤＰＸを介してアンテナスイッチＳＰＤＴ２の受信端子ＲＸ（ＨＢ）に出力される。
【００４６】
＜ＲＦモジュールの動作＞
本実施の形態１におけるＲＦモジュールＲＦＭは上記のように構成されており、以下に、その動作について説明する。図２に示すように、本実施の形態１では、ＧＳＭ低周波帯域（ＧＳＭ）の信号およびＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号を増幅することができるように構成されているが、動作は同様なので、ＧＳＭ低周波帯域（ＧＳＭ）の信号を増幅する動作について説明する。なお、通信方式は、ＧＳＭ方式について説明しているが、その他の通信方式であってもよい。
【００４７】
図２に示すように、ＲＦモジュールＲＦＭに微弱な入力信号（ＲＦ入力）が入力されると、まず、微弱な入力信号は、増幅回路ＰＡ（ＬＢ）に入力する。続いて、増幅回路ＰＡ（ＬＢ）に入力した入力信号は、増幅回路ＰＡ（ＬＢ）を構成する２つの増幅段によって電力が増幅される。このとき、増幅回路ＰＡ（ＬＢ）による電力の増幅は、制御回路ＩＣ１によって制御される。具体的には、制御回路ＩＣ１に入力する電源（電源電圧）と制御信号（パワー制御電圧）に基づいて、制御回路ＩＣ１は、増幅回路ＰＡ（ＬＢ）にバイアス電圧を印加する。すると、増幅回路ＰＡ（ＬＢ）は、制御回路ＩＣ１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、増幅回路ＰＡ（ＬＢ）で増幅された増幅信号が出力される。
【００４８】
増幅回路ＰＡ（ＬＢ）から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路ＰＡ（ＬＢ）を制御する制御回路ＩＣ１にフィードバックをかけている。このフィードバック回路の動作について説明する。
【００４９】
増幅回路ＰＡ（ＬＢ）で増幅された増幅信号の電力は、方向性結合器（カプラ）ＰＣ（ＬＢ）によって検出される。方向性結合器ＰＣ（ＬＢ）で検出された電力は、方向性結合器ＰＣ（ＬＢ）に接続されている検波回路（図示ぜす）で電圧に変換される。検波回路で変換された電圧からなる検出信号は、制御回路ＩＣ１に入力する。一方、制御回路ＩＣ１には、ＲＦモジュールＲＦＭの外部から入力した制御信号（パワー制御電圧）も入力している。そして、制御回路ＩＣ１は、検波回路で変換された検出信号と、ＲＦモジュールＲＦＭの外部から入力した制御信号との差分を算出する。次に、制御回路ＩＣ１は、算出された差分がなくなるように制御回路ＩＣ１から増幅回路ＰＡ（ＬＢ）へ印加するバイアス電圧を制御する。このようにして、増幅回路ＰＡ（ＬＢ）で増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。
【００５０】
続いて、増幅回路ＰＡ（ＬＢ）で増幅された増幅信号は、ローパスフィルタＬＰＦ（ＬＢ）に向って出力される。続いて、ローパスフィルタＬＰＦ（ＬＢ）に入力した増幅信号は、ローパスフィルタＬＰＦ（ＬＢ）で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタＬＰＦ（ＬＢ）を通過した増幅信号は、アンテナスイッチＳＰＤＴ１に入力する。このとき、制御回路ＩＣ２からのスイッチ切り替え制御信号によってアンテナスイッチＳＰＤＴ１が制御される。いまの場合には、ローパスフィルタＬＰＦ（ＬＢ）とアンテナ端子ＡＮＴ１が電気的に接続するようにアンテナスイッチＳＰＤＴ１が制御される。これにより、ローパスフィルタＬＰＦ（ＬＢ）から出力された増幅信号は、アンテナスイッチＳＰＤＴ１を介してアンテナ端子ＡＮＴ１に出力され、アンテナ端子ＡＮＴ１に出力された増幅信号は、ダイプレクサＤＰＸを介してアンテナ端子ＡＮＴ（ＯＵＴ）へ出力され、さらに、アンテナ端子ＡＮＴ（ＯＵＴ）からアンテナへ送信される。以上のようにして、ＲＦモジュールＲＦＭで増幅された増幅信号をアンテナから送信することができる。
【００５１】
次に、アンテナＡＮＴで受信した受信信号を取り込む動作について説明する。アンテナで受信された受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）を介してダイプレクサＤＰＸに入力する。いまの場合、受信信号はＧＳＭ低周波帯域（ＧＳＭ）の受信信号であるので、ダイプレクサＤＰＸのバンドパスフィルタでは減衰されるため、アンテナスイッチＳＰＤＴ２側には出力されない。一方、ＧＳＭ低周波帯域（ＧＳＭ）の受信信号は、ダイプレクサＤＰＸのローパスフィルタを通過するため、アンテナスイッチＳＰＤＴ１側に出力される。その際、制御回路ＩＣ２からのスイッチ切り替え制御信号によりアンテナスイッチＳＰＤＴ１が切り替わる。具体的には、アンテナ端子ＡＮＴ１とＲＦモジュールＲＦＭの外部に設けられている受信回路（図示せず）とを電気的に接続するように、アンテナスイッチＳＰＤＴ１を切り替える。すると、アンテナで受信された受信信号は、ダイプレクサＤＰＸおよびアンテナスイッチＳＰＤＴ１を介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。
【００５２】
＜アンテナスイッチの実装構成＞
次に、本実施の形態１におけるアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２の実装構成について説明する。本実施の形態１におけるアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２は、電力増幅器６とともに１つのＲＦモジュールＲＦＭを構成している。図３は、本実施の形態１におけるＲＦモジュールＲＦＭの実装構成を示す斜視図である。図３に示すように、本実施の形態１におけるＲＦモジュールＲＦＭは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが搭載されている。半導体チップＣＨＰ１は、例えば、電力増幅器６を構成するＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが形成された半導体チップである。一方、半導体チップＣＨＰ２は、例えば、アンテナスイッチＳＰＤＴ１やアンテナスイッチＳＰＤＴ２を構成するＭＩＳＦＥＴなどが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品ＰＣは、例えば、整合回路などを構成する受動部品である。
【００５３】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品ＰＣと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが導体パターンを介して電気的に接続されていることになる。
【００５４】
＜アンテナスイッチの回路構成＞
次に、アンテナスイッチの回路構成について説明する。アンテナスイッチＳＰＤＴ１とアンテナスイッチＳＰＤＴ２とは同様の構成をしているため、以下では、アンテナスイッチＳＰＤＴ１を例に挙げて説明する。
【００５５】
図４は、アンテナスイッチＳＰＤＴ１の回路構成を示す図である。図４に示すように、アンテナスイッチＳＰＤＴ１は、送信端子ＴＸ（ＬＢ）と、受信端子ＲＸ（ＬＢ）と、アンテナ端子ＡＮＴ１とを有している。そして、アンテナスイッチＳＰＤＴ１は、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間にＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）を有し、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間にＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）を有している。さらに、アンテナスイッチＳＰＤＴ１は、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１の間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）を有し、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２の間にＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）を有している。
【００５６】
送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間に設けられているＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）は、例えば、直列に接続された５つのＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）ＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ側の領域をドレイン領域とし、アンテナ端子ＡＮＴ１側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）では、制御端子ＶＴＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）は、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００５７】
続いて、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間に設けられているＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）も、例えば、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）と同様に、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）を構成するＭＩＳＦＥＴＱＮにおいては、アンテナ端子ＡＮＴ１側の領域をドレイン領域とし、受信端子ＲＸ（ＬＢ）側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）では、制御端子ＶＲＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）は、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１との電気的な接続／非接続を切り替えるスイッチとして機能する。
【００５８】
次に、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）は、例えば、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。この場合、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ（ＬＢ）側の領域をドレイン領域とし、ＧＮＤ端子ＧＮＤ１側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００５９】
ここで、上述したＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）は、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間で、送信信号を伝達する送信経路の接続／非接続を切り替えるスイッチとして機能することから、アンテナスイッチＳＰＤＴ１として必要な構成要素である。これに対し、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）は送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間の接続／非接続を切り替えるものであり、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１間の経路は直接送信信号が伝達されないことから、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）を設ける必要があるのか疑問となる。しかし、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）は、アンテナで受信信号を受信する際に重要な機能を有しているのである。
【００６０】
以下では、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）の機能について説明する。アンテナから受信信号を受信する場合、アンテナスイッチＳＰＤＴ１では、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）をオンしてアンテナ端子ＡＮＴ１と受信端子ＲＸ（ＬＢ）とを電気的に接続する。これにより、アンテナで受信された受信信号は、アンテナ端子ＡＮＴ１から受信端子ＲＸ（ＬＢ）を介して受信回路に伝達される。このとき、送信経路側には受信信号を伝達させない必要があるので、アンテナ端子ＡＮＴ１と送信端子ＴＸ（ＬＢ）との間に設けられているＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）はオフされる。これにより、アンテナからアンテナ端子ＡＮＴ１に入力された受信信号は、送信端子ＴＸ（ＬＢ）側には伝達されない。ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）をオフすることにより、アンテナ端子ＡＮＴ１と送信端子ＴＸ（ＬＢ）との送信経路は電気的に遮断されるので、理想的には受信信号が送信経路に漏れこむことはないと考えられる。しかし、実際には、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）を構成するＭＩＳＦＥＴＱＮにおいて、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）をオフしているということは、電気的にＭＩＳＦＥＴＱＮのソース領域とドレイン領域の間にオフ容量が発生しているとみなすことができる。このため、高周波信号である受信信号は、このオフ容量を介して送信端子ＴＸ（ＬＢ）側に漏れるのである。受信信号の電力は小さいので、効率良くアンテナ端子ＡＮＴ１から受信端子ＲＸ（ＬＢ）側に伝達させることが望ましい。すなわち、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）のオフ容量を介した受信信号の送信端子ＴＸ（ＬＢ）側への漏れこみを抑制する必要がある。特に、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）を構成する各ＭＩＳＦＥＴＱＮのゲート幅はオン抵抗を低減する観点から大きくなっている。このようにＭＩＳＦＥＴＱＮのゲート幅が大きくなっていることは、言い換えれば、オフ容量が大きくなるとも言える。いまの場合、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）は５つのＭＩＳＦＥＴＱＮを直列に接続しているので、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）の合成容量は、１つのＭＩＳＦＥＴＱＮのオフ容量よりも小さくなるものの、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）のオフ容量は無視できないくらいに大きくなる。ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）のオフ容量が大きくなるということは、それだけ、高周波信号である受信信号が漏れこみやすくなることを意味している。したがって、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１との間にＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）を設ける構成だけでは、受信信号の漏れこみを充分に抑制することができないのである。
【００６１】
そこで、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）を設けているのである。つまり、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）をオフしている状態でも受信信号が送信端子ＴＸ（ＬＢ）側に漏れこむが、送信端子ＴＸ（ＬＢ）側に漏れこんだ受信信号を送信端子ＴＸ（ＬＢ）で充分に反射させることができれば、送信端子ＴＸ（ＬＢ）側に漏れこむ受信信号を抑制できるのである。すなわち、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）は、送信端子ＴＸ（ＬＢ）における受信信号の反射を充分に行なう目的で設けられているのである。
【００６２】
送信端子ＴＸ（ＬＢ）において高周波信号である受信信号を充分に反射させるには、送信端子ＴＸ（ＬＢ）をＧＮＤ端子ＧＮＤ１に接地することで実現できる。言い換えれば、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間をできるだけ低インピーダンス状態にすることができれば、送信端子ＴＸ（ＬＢ）での受信信号の反射を充分に行なうことができるのである。このため、受信時に送信端子ＴＸ（ＬＢ）側では、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）をオフするとともに、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）をオンすることにより、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１とを電気的に接続しているのである。これにより、送信端子ＴＸ（ＬＢ）側に受信信号が漏れこんできても送信端子ＴＸ（ＬＢ）で充分に反射させることができるので、送信端子ＴＸ（ＬＢ）側に漏れこむ受信信号を抑制することできる。
【００６３】
ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）は、例えば、５つのＭＩＳＦＥＴＱＮから構成されている。ここで、複数のＭＩＳＦＥＴＱＮを直列に接続しているのは、送信時に送信端子ＴＸ（ＬＢ）に大電力の送信信号が流れる関係上、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間には大きな電圧振幅が印加されるからである。すなわち、複数のＭＩＳＦＥＴＱＮを直列に接続することにより、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間に大きな電圧振幅が印加される場合であっても、各ＭＩＳＦＥＴＱＮに印加される電圧振幅を耐圧以下にすることができるようにしたものである。
【００６４】
続いて、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。この場合、ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）を構成するＭＩＳＦＥＴＱＮにおいては、受信端子ＲＸ（ＬＢ）側の領域をドレイン領域とし、ＧＮＤ端子ＧＮＤ２側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
【００６５】
ここで、送信時においてＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）をオフしている状態でも、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）にはオフ容量があることから、送信信号が受信端子ＲＸ（ＬＢ）側に漏れこむが、受信端子ＲＸ（ＬＢ）側に漏れこんだ送信信号を受信端子ＲＸ（ＬＢ）で充分に反射させることができれば、受信端子ＲＸ（ＬＢ）側に漏れこむ送信信号を抑制できるのである。すなわち、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）は、受信端子ＲＸ（ＬＢ）における送信信号の反射を充分に行なう目的で設けられているのである。
【００６６】
受信端子ＲＸ（ＬＢ）において高周波信号である送信信号を充分に反射させるには、受信端子ＲＸ（ＬＢ）をＧＮＤ端子ＧＮＤ２に接地することで実現できる。言い換えれば、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２との間をできるだけ低インピーダンス状態にすることができれば、受信端子ＲＸ（ＬＢ）での送信信号の反射を充分に行なうことができるのである。このため、送信時に受信端子ＲＸ（ＬＢ）側では、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）をオフするとともに、ＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）をオンすることにより、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２とを電気的に接続しているのである。これにより、受信端子ＲＸ（ＬＢ）側に送信信号が漏れこんできても受信端子ＲＸ（ＬＢ）で充分に反射させることができるので、受信端子ＲＸ（ＬＢ）側に漏れこむ送信信号を抑制することできる。
【００６７】
ＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）は、例えば、１つのＭＩＳＦＥＴＱＮから構成されている。ここで、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）と異なり、複数のＭＩＳＦＥＴＱＮを直列に接続していないのは、受信時に受信端子ＲＸ（ＬＢ）には微小電力の受信信号しか流れない関係上、１つのＭＩＳＦＥＴＱＮでも充分に耐圧を確保できるからである。
【００６８】
アンテナスイッチＳＰＤＴ１は上記のように構成されており、以下にその動作について説明する。まず、送信時の動作について説明する。図４において、送信時には、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）とＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）とをオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）とＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）とをオフする。これにより、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１が電気的に接続され、かつ、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１が電気的に遮断される。この結果、送信端子ＴＸ（ＬＢ）からアンテナ端子ＡＮＴ１に向って送信信号が出力される。このとき、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）はオフしているが、オフ容量が存在するので、高周波信号である送信信号の一部はＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）のオフ容量を介して、受信端子ＲＸ（ＬＢ）側に漏れ出る。ところが、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２とはＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）がオンしていることから、電気的に接続され、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２との間のインピーダンスは低インピーダンス状態となる。このため、受信端子ＲＸ（ＬＢ）側に漏れ出た送信信号は受信端子ＲＸ（ＬＢ）で充分に反射される。この結果、受信端子ＲＸ（ＬＢ）に漏れ出る送信信号は抑制されるので、送信端子ＴＸ（ＬＢ）から送信信号が効率良くアンテナ端子ＡＮＴ１に伝達される。このようにして、送信信号がアンテナ端子ＡＮＴ１から出力される。
【００６９】
次に、受信時の動作について説明する。図４において、受信時には、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）とＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）とをオンし、かつ、ＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）とＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）とをオフする。これにより、受信端子ＲＸ（ＬＢ）とアンテナ端子ＡＮＴ１が電気的に接続され、かつ、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１が電気的に遮断される。この結果、アンテナ端子ＡＮＴ１から受信端子ＲＸ（ＬＢ）に向って受信信号が伝達される。このとき、ＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）はオフしているが、オフ容量が存在するので、高周波信号である受信信号の一部はＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）のオフ容量を介して、送信端子ＴＸ（ＬＢ）側に漏れ出る。ところが、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１とはＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）がオンしていることから、電気的に接続され、送信端子ＴＸ（ＬＢ）とＧＮＤ端子ＧＮＤ１との間のインピーダンスは低インピーダンス状態となる。このため、送信端子ＴＸ（ＬＢ）側に漏れ出た受信信号は送信端子ＴＸ（ＬＢ）で充分に反射される。この結果、送信端子ＴＸ（ＬＢ）に漏れ出る受信信号は抑制されるので、アンテナ端子ＡＮＴ１から効率良く受信端子ＲＸ（ＬＢ）側に伝達される。このようにして、受信信号がアンテナ端子ＡＮＴ１から受信端子ＲＸ（ＬＢ）側に伝達される。
【００７０】
＜アンテナスイッチを形成した半導体チップの比較例におけるレイアウト構成＞
続いて、アンテナスイッチを形成した半導体チップ（図３の半導体チップＣＨＰ２）の比較例におけるレイアウト構成について説明する。図５は、比較例における半導体チップＣＨＰ２（アンテナスイッチ８）のレイアウト構成を示す平面図である。図５に示すように、半導体チップＣＨＰ２は矩形形状をしており、この半導体チップＣＨＰ２の内側領域にアンテナスイッチと制御回路ＩＣ２が形成されている。具体的に、半導体チップＣＨＰ２に形成されているアンテナスイッチは、図４の回路図で示す構成を有するアンテナスイッチが２系統（図２のアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２）形成されている。
【００７１】
図５に示すように、概ね、半導体チップＣＨＰ２の右上頂点と左下頂点とを結ぶ対角線によって区画された領域にアンテナスイッチと制御回路ＩＣ２がそれぞれ形成されている。つまり、上述した対角線の上側領域に制御回路ＩＣ２が形成され、対角線の下側領域にアンテナスイッチが形成されている。対角線の下側領域に形成されているアンテナスイッチは、まず、ＧＮＤ端子ＧＮＤ１と送信端子ＴＸ（ＬＢ）の間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）が形成されており、この送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１の間にＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）が形成されている。そして、アンテナ端子ＡＮＴ１と受信端子ＲＸ（ＬＢ）の間にＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）が形成され、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２の間にＲＸシャントトランジスタＲＸ（ＳＨ＿ＬＢ）が形成されている。
【００７２】
さらに、アンテナ端子ＡＮＴ２と受信端子ＲＸ（ＨＢ）の間にＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）が形成され、受信端子ＲＸ（ＨＢ）とＧＮＤ端子ＧＮＤ４の間にＲＸシャントトランジスタＳＨ（ＲＸ＿ＨＢ）が形成されている。また、アンテナ端子ＡＮＴ２と送信端子ＴＸ（ＨＢ）との間にＴＸスルートランジスタＴＨ（ＴＸ＿ＨＢ）が形成され、送信端子ＴＸ（ＨＢ）とＧＮＤ端子ＧＮＤ３との間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＨＢ）が形成されている。
【００７３】
＜比較例におけるアンテナスイッチの断面構造＞
次に、図５のＡ−Ａ線での断面図を使用して、比較例におけるアンテナスイッチの断面構造について説明する。図６は、図５のＡ−Ａ線で切断した断面を示す断面図である。図６に示すように、例えば、シリコン単結晶よりなる支持基板１Ｓ上に埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この支持基板１Ｓと埋め込み絶縁層ＢＯＸとシリコン層よりなる基板は、ＳＯＩ（Silicon On Insulator）基板と呼ばれている。
【００７４】
そして、ＳＯＩ基板のシリコン層は、素子分離領域ＳＴＩによって複数の活性領域に区画されている。具体的に、図６では、素子分離領域ＳＴＩで区画された図６の左側領域にＭＩＳＦＥＴＱＮ１が形成され、素子分離領域ＳＴＩで区画された図６の右側領域にＭＩＳＦＥＴＱＮ２が形成されている。具体的に、図６の左側領域に形成されているＭＩＳＦＥＴＱＮ１は、図５のＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）の一部を構成している電界効果トランジスタであり、図６の右側領域に形成されているＭＩＳＦＥＴＱＮ２は、図５のＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）の一部を構成している電界効果トランジスタである。
【００７５】
まず、ＭＩＳＦＥＴＱＮ１の構造について説明する。図６に示すように、素子分離領域ＳＴＩで区画された活性領域は半導体領域ＰＳＲ１となっており、この半導体領域ＰＳＲ１上にゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸ上にはゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、ゲート電極Ｇ１は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成された低抵抗化のためのシリサイド膜ＣＳから形成されている。
【００７６】
さらに、ゲート電極Ｇ１の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下には、半導体領域である低濃度ｎ型不純物拡散領域ＮＥＸ１が形成されている。この低濃度ｎ型不純物拡散領域ＮＥＸ１の外側領域には、半導体領域である高濃度ｎ型不純物拡散領域ＮＲ１が形成されており、この高濃度ｎ型不純物拡散領域ＮＲ１の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のソース領域が形成され、同様に、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のドレイン領域が形成される。このようにして、ＳＯＩ基板上にＭＩＳＦＥＴＱＮ１が形成されている。
【００７７】
次に、ＭＩＳＦＥＴＱＮ２の構造について説明する。図６に示すように、素子分離領域ＳＴＩで区画された活性領域は半導体領域ＰＳＲ２となっており、この半導体領域ＰＳＲ２上にゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸ上にはゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、ゲート電極Ｇ２は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成された低抵抗化のためのシリサイド膜ＣＳから形成されている。
【００７８】
さらに、ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下には、半導体領域である低濃度ｎ型不純物拡散領域ＮＥＸ２が形成されている。この低濃度ｎ型不純物拡散領域ＮＥＸ２の外側領域には、半導体領域である高濃度ｎ型不純物拡散領域ＮＲ２が形成されており、この高濃度ｎ型不純物拡散領域ＮＲ２の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ２のソース領域が形成され、同様に、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ２のドレイン領域が形成される。このようにして、ＳＯＩ基板上にＭＩＳＦＥＴＱＮ２が形成されている。
【００７９】
続いて、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成したＳＯＩ基板上の配線構造について説明する。図６に示すように、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成したＳＯＩ基板を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上に酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通して、ＭＩＳＦＥＴＱＮ１やＭＩＳＦＥＴＱＮ２のソース領域やドレイン領域に達するコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴには、導電性材料が埋め込まれてプラグＰＬＧ１が形成されている。具体的に、このプラグＰＬＧ１は、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜とこのチタン／窒化チタン膜上に形成され、かつ、コンタクトホールＣＮＴを埋め込むように形成されたタングステン膜から構成されている。そして、このプラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、プラグＰＬＧ１と電気的に接続される配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜との積層膜から形成されている。
【００８０】
＜比較例におけるアンテナスイッチの問題点＞
比較例におけるアンテナスイッチは上記のように構成されており、以下に、比較例での問題点について説明する。アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
【００８１】
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。特に、ＳＯＩ基板上に形成された電界効果トランジスタからアンテナスイッチを構成する場合、ＳＯＩ基板に特有の構造に起因して高次高調波が発生する問題点が存在する。このＳＯＩ基板に特有の構造に起因して高次高調波が発生するメカニズムについて図面を参照しながら説明する。
【００８２】
図７は、図６の領域ＡＲを拡大して示す図である。図７において、支持基板１Ｓ上に埋め込み絶縁層ＢＯＸが形成されている。このとき、支持基板１Ｓは単結晶シリコンから構成されており、埋め込み絶縁層ＢＯＸは酸化シリコンから構成されている。具体的に、図７では、シリコン原子を大丸印で示し、酸素原子を小丸印で示している。さらに、水素原子を黒四角印で示している。
【００８３】
図７に示すように、支持基板１Ｓは単結晶シリコンから構成され、かつ、埋め込み絶縁層ＢＯＸは酸化シリコンから構成されているので、支持基板１Ｓと埋め込み絶縁層ＢＯＸの境界は異種原子が接触することになる。このため、図７に示すように、支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界に存在するシリコンに未結合手（ダングリングボンド）が発生すると考えられている。このシリコンに存在する未結合手は＋電荷（正電荷）として作用することから、支持基板１Ｓと埋め込み絶縁層ＢＯＸの界面近傍には、シリコンの未結合手に起因した正電荷が形成される。したがって、この正電荷に電子が引き寄せられることにより、支持基板１Ｓと埋め込み絶縁層ＢＯＸの境界領域には、負電荷である電子が多数集まって界面キャリア層ＳＣＬが形成されると考えられている。つまり、図６に示すように、ＳＯＩ基板では、支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界領域に、負電荷である電子からなる界面キャリア層ＳＣＬが形成される。
【００８４】
ここで、ＭＩＳＦＥＴＱＮ１やＭＩＳＦＥＴＱＮ２を動作させる場合を考える。上述したように、ＭＩＳＦＥＴＱＮ１は、図５のＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）の一部を構成している電界効果トランジスタであり、ＭＩＳＦＥＴＱＮ２は、図５のＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）の一部を構成している電界効果トランジスタである。したがって、ＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）がオンしている場合は、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）がオフし、逆に、ＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）がオフしている場合は、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）がオンしている。すなわち、ＭＩＳＦＥＴＱＮ１やＭＩＳＦＥＴＱＮ２は、いずれか一方がオンしている場合に他方はオフしていることになる。
【００８５】
例えば、ＭＩＳＦＥＴＱＮ１がオンしている一方、ＭＩＳＦＥＴＱＮ２がオフしている場合を考えると、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１には、受信信号（周期的に電位が変化する信号）が印加される一方、オフしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１には固定電位が印加される状態となっている。このことは、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１と、オフしているＭＩＳＦＥＴＱＮ２と電気的に接続されている配線Ｌ１との間に時間的に変化する電位差が発生することを意味している。この結果、この時間的に変化する電位差が支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界領域に形成されている界面キャリア層ＳＣＬに影響を及ぼすことになる。具体的には、界面キャリア層ＳＣＬを構成する電子が上述した時間的に変化する電位差によって、界面キャリア層ＳＣＬを移動する（図６の矢印参照）。界面キャリア層ＳＣＬを電子が移動するということは、界面キャリア層ＳＣＬに時間的に変化する電流が流れることを意味し、この界面キャリア層ＳＣＬを流れる時間的に変化する電流によって、高次高調波が発生するのである。以上のようなメカニズムによって、ＳＯＩ基板に特有の構造に起因して高次高調波が発生することがわかる。
【００８６】
＜本実施の形態１における半導体チップのレイアウト構成＞
そこで、本実施の形態１では、上述した問題点を解決するために、アンテナスイッチを形成した半導体チップのデバイス構造に工夫を施している。具体的に、本実施の形態１の技術的思想は、ＳＯＩ基板に界面キャリア層ＳＣＬが存在することを前提として、この界面キャリア層ＳＣＬに時間的に変化する電位差が加わっても、界面キャリア層ＳＣＬを構成する電子が移動することを抑制できる手段を講じれば、界面キャリア層ＳＣＬを流れる電流に起因した高次高調波の発生を抑制できる点に着目している。
【００８７】
図８は、本実施の形態１における半導体チップＣＨＰ２（アンテナスイッチ８）のレイアウト構成を示す平面図である。図８に示すように、半導体チップＣＨＰ２は矩形形状をしており、この半導体チップＣＨＰ２の内側領域にアンテナスイッチと制御回路ＩＣ２が形成されている。具体的に、半導体チップＣＨＰ２に形成されているアンテナスイッチは、図４の回路図で示す構成を有するアンテナスイッチが２系統（図２のアンテナスイッチＳＰＤＴ１およびアンテナスイッチＳＰＤＴ２）形成されている。
【００８８】
図８に示すように、概ね、半導体チップＣＨＰ２の右上頂点と左下頂点とを結ぶ対角線によって区画された領域にアンテナスイッチと制御回路ＩＣ２がそれぞれ形成されている。つまり、上述した対角線の上側領域に制御回路ＩＣ２が形成され、対角線の下側領域にアンテナスイッチが形成されている。対角線の下側領域に形成されているアンテナスイッチは、まず、ＧＮＤ端子ＧＮＤ１と送信端子ＴＸ（ＬＢ）の間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＬＢ）が形成されており、この送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１の間にＴＸスルートランジスタＴＨ（ＴＸ＿ＬＢ）が形成されている。そして、アンテナ端子ＡＮＴ１と受信端子ＲＸ（ＬＢ）の間にＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）が形成され、受信端子ＲＸ（ＬＢ）とＧＮＤ端子ＧＮＤ２の間にＲＸシャントトランジスタＳＨ（ＲＸ＿ＬＢ）が形成されている。
【００８９】
さらに、アンテナ端子ＡＮＴ２と受信端子ＲＸ（ＨＢ）の間にＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）が形成され、受信端子ＲＸ（ＨＢ）とＧＮＤ端子ＧＮＤ４の間にＲＸシャントトランジスタＳＨ（ＲＸ＿ＨＢ）が形成されている。また、アンテナ端子ＡＮＴ２と送信端子ＴＸ（ＨＢ）との間にＴＸスルートランジスタＴＨ（ＴＸ＿ＨＢ）が形成され、送信端子ＴＸ（ＨＢ）とＧＮＤ端子ＧＮＤ３との間にＴＸシャントトランジスタＳＨ（ＴＸ＿ＨＢ）が形成されている。
【００９０】
ここで、本実施の形態１の特徴は、新たに、半導体チップＣＨＰ２に端子ＴＥ（ＧＢ）を設け、この端子ＴＥ（ＧＢ）から電極層ＥＬを延在させている点にある。例えば、半導体チップＣＨＰ２の上辺近傍に設けられた端子ＴＥ（ＧＢ）から電極層ＥＬが引き出されている。この引き出されている電極層ＥＬは、アンテナスイッチ形成領域と、制御回路ＩＣ２の形成領域との境界を通って、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）とＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）との間を延在し、さらに、半導体チップＣＨＰ２の下辺にまで達するように形成されている。そして、本実施の形態１の重要な点は、端子ＴＥ（ＧＢ）から電極層ＥＬを延在するように設けるとともに、この電極層ＥＬに正電位を印加することにある。これにより、ＳＯＩ基板に特有の界面キャリア層ＳＣＬに時間的に変化する電位差が加わっても、界面キャリア層ＳＣＬを構成する電子が移動することを抑制でき、この結果、界面キャリア層ＳＣＬを流れる電流に起因した高次高調波の発生を抑制できる顕著な効果を得ることができるのである。以下に、このメカニズムについて、本実施の形態１におけるアンテナスイッチの断面構造とともに説明する。
【００９１】
＜本実施の形態１におけるアンテナスイッチの断面構造＞
図８のＡ−Ａ線での断面図を使用して、本実施の形態１におけるアンテナスイッチの断面構造について説明する。図９は、図８のＡ−Ａ線で切断した断面を示す断面図である。図９に示すように、例えば、シリコン単結晶よりなる支持基板１Ｓ上に埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この支持基板１Ｓと埋め込み絶縁層ＢＯＸとシリコン層よりなる基板は、ＳＯＩ（Silicon On Insulator）基板と呼ばれている。
【００９２】
そして、ＳＯＩ基板のシリコン層は、素子分離領域ＳＴＩによって複数の活性領域に区画されている。具体的に、図９では、素子分離領域ＳＴＩで区画された図９の左側領域にＭＩＳＦＥＴＱＮ１が形成され、素子分離領域ＳＴＩで区画された図９の右側領域にＭＩＳＦＥＴＱＮ２が形成されている。具体的に、図９の左側領域に形成されているＭＩＳＦＥＴＱＮ１は、図８のＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）の一部を構成している電界効果トランジスタであり、図９の右側領域に形成されているＭＩＳＦＥＴＱＮ２は、図８のＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）の一部を構成している電界効果トランジスタである。
【００９３】
まず、ＭＩＳＦＥＴＱＮ１の構造について説明する。図９に示すように、素子分離領域ＳＴＩで区画された活性領域は半導体領域ＰＳＲ１となっており、この半導体領域ＰＳＲ１上にゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸ上にはゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、ゲート電極Ｇ１は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成された低抵抗化のためのシリサイド膜ＣＳから形成されている。
【００９４】
さらに、ゲート電極Ｇ１の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下には、半導体領域である低濃度ｎ型不純物拡散領域ＮＥＸ１が形成されている。この低濃度ｎ型不純物拡散領域ＮＥＸ１の外側領域には、半導体領域である高濃度ｎ型不純物拡散領域ＮＲ１が形成されており、この高濃度ｎ型不純物拡散領域ＮＲ１の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のソース領域が形成され、同様に、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のドレイン領域が形成される。なお、シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、プラチナシリサイド膜などから形成することができる。このようにして、ＳＯＩ基板上にＭＩＳＦＥＴＱＮ１が形成されている。
【００９５】
次に、ＭＩＳＦＥＴＱＮ２の構造について説明する。図９に示すように、素子分離領域ＳＴＩで区画された活性領域は半導体領域ＰＳＲ２となっており、この半導体領域ＰＳＲ２上にゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸ上にはゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、ゲート電極Ｇ２は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成された低抵抗化のためのシリサイド膜ＣＳから形成されている。
【００９６】
さらに、ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下には、半導体領域である低濃度ｎ型不純物拡散領域ＮＥＸ２が形成されている。この低濃度ｎ型不純物拡散領域ＮＥＸ２の外側領域には、半導体領域である高濃度ｎ型不純物拡散領域ＮＲ２が形成されており、この高濃度ｎ型不純物拡散領域ＮＲ２の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のソース領域が形成され、同様に、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とシリサイド膜ＣＳによって、ＭＩＳＦＥＴＱＮ１のドレイン領域が形成される。なお、シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、プラチナシリサイド膜などから形成することができる。このようにして、ＳＯＩ基板上にＭＩＳＦＥＴＱＮ２が形成されている。
【００９７】
続いて、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成したＳＯＩ基板上の配線構造について説明する。図９に示すように、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成したＳＯＩ基板を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上に酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬと窒化シリコン膜ＳＮ１を貫通して、ＭＩＳＦＥＴＱＮ１やＭＩＳＦＥＴＱＮ２のソース領域やドレイン領域に達するコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴには、導電性材料が埋め込まれてプラグＰＬＧ１が形成されている。具体的に、このプラグＰＬＧ１は、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜とこのチタン／窒化チタン膜上に形成され、かつ、コンタクトホールＣＮＴを埋め込むように形成されたタングステン膜から構成されている。そして、このプラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、プラグＰＬＧ１と電気的に接続される配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜との積層膜から形成されている。
【００９８】
次に、本実施の形態１における特徴構造について説明する。図９において、ＳＯＩ基板上に形成されたＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上に電極層ＥＬが形成されている。そして、電極層ＥＬの両側の側壁にはサイドウォールＳＷが形成されている。電極層ＥＬは、例えば、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＣＳから形成されている。したがって、電極層ＥＬは、ＭＩＳＦＥＴＱＮ１のゲート電極Ｇ１やＭＩＳＦＥＴＱＮ２のゲート電極Ｇ２と同様の構成をしており、電極層ＥＬは、ゲート電極Ｇ１やゲート電極Ｇ２と同工程で形成される。
【００９９】
さらに、電極層ＥＬを覆うように、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬが形成されており、この窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを貫通して電極層ＥＬに達するようにコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴには、導電性材料が埋め込まれてプラグＰＬＧ１が形成されている。具体的に、このプラグＰＬＧ１は、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜とこのチタン／窒化チタン膜上に形成され、かつ、コンタクトホールＣＮＴを埋め込むように形成されたタングステン膜から構成されている。そして、このプラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、プラグＰＬＧ１と電気的に接続される配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜との積層膜から形成されている。
【０１００】
ここで、本実施の形態１の特徴は、上述した電極層ＥＬを設けることにより、電極層ＥＬと界面キャリア層ＳＣＬの間に容量素子Ｃを形成している点にある。すなわち、この容量素子Ｃは、電極層ＥＬを上部電極とし、界面キャリア層ＳＣＬを下部電極としている。そして、電極層ＥＬと界面キャリア層ＳＣＬの間に形成されている素子分離領域ＳＴＩと埋め込み絶縁層ＢＯＸが容量素子Ｃの容量絶縁膜として機能する。
【０１０１】
このとき、電極層ＥＬには正電位が印加される。このため、容量素子Ｃの上部電極として機能する電極層ＥＬには正電荷が蓄積される。そして、電極層ＥＬに相対する界面キャリア層ＳＣＬには負電荷である電子が蓄積される。つまり、上部電極である電極層ＥＬに正電圧を印加することにより、下部電極側の界面キャリア層ＳＣＬに電子が引き付けられる。この引き付けられた電子は、容量素子Ｃに蓄積される電荷として固定される。すなわち、本実施の形態１では、容量素子Ｃの上部電極となる電極層ＥＬに正電荷を印加することにより、この電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定する点に特徴がある。
【０１０２】
例えば、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１と、オフしているＭＩＳＦＥＴＱＮ２と電気的に接続されている配線Ｌ１との間に時間的に変化する電位差が発生する場合、この時間的に変化する電位差が支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界領域に形成されている界面キャリア層ＳＣＬに影響を及ぼすことになる。
【０１０３】
しかし、本実施の形態１では、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを設けており、この電極層ＥＬに正電位を印加している。このため、電極層ＥＬと相対する界面キャリア層ＳＣＬに存在する電子が電極層ＥＬに印加されている正電位に引き付けられて固定される。この結果、上述した時間的に変化する電位差が界面キャリア層ＳＣＬに加わっても、電極層ＥＬに相対する位置に固定されている電子によって、界面キャリア層ＳＣＬを電子が移動することを抑制できる。つまり、本実施の形態１では、正電位が印加されている電極層ＥＬに相対する界面キャリア層ＳＣＬ内の電子を固定することにより、オンしているＭＩＳＦＥＴＱＮ１とオフしているＭＩＳＦＥＴＱＮ２に起因した電位差で、界面キャリア層ＳＣＬ内を電子が移動することを抑制できるのである。言い換えれば、界面キャリア層ＳＣＬ内の一部で強制的に電子を固定することにより、上述した時間的に変化する電位差が発生した場合であっても、界面キャリア層ＳＣＬを流れる電流を抑制することができ、この結果、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生を抑制できるのである。
【０１０４】
特に、オンしているＭＩＳＦＥＴＱＮ１とオフしているＭＩＳＦＥＴＱＮ２に起因した時間的に変化する電位差は、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間で大きくなる。したがって、本実施の形態１では、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを設けており、この電極層ＥＬに正電位を印加する構成をとっている。これにより、平面的に、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に位置する界面キャリア層ＳＣＬ内の電子を固定することができる。このことは、界面キャリア層ＳＣＬ内に存在する電子のうち、上述した時間的に変化する電位差が大きくなる位置（ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間の位置）に存在する電子を強制的に固定することができることを意味している。すなわち、本実施の形態１の特徴構成をとることにより、界面キャリア層ＳＣＬのうち、上述した電位差で最も移動しやすい位置に存在する電子を固定することができるので、本実施の形態１では、効果的に界面キャリア層ＳＣＬを流れる電流を抑制することができるのである。
【０１０５】
このように本実施の形態１の技術的思想は、ＳＯＩ基板に界面キャリア層ＳＣＬが存在することを前提として、この界面キャリア層ＳＣＬに時間的に変化する電位差が加わっても、界面キャリア層ＳＣＬを構成する電子が移動することを抑制できる手段を提供するものである。具体的に、本実施の形態１では、界面キャリア層ＳＣＬを構成する電子の移動抑制手段として、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを設けて電極層ＥＬと界面キャリア層ＳＣＬとの間に容量素子Ｃを形成する手段をとっている。そして、この容量素子Ｃの上部電極となる電極層ＥＬに正電位を印加することにより、電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定している。この固定された電子によって、界面キャリア層ＳＣＬを流れる電流を抑制することができるので、界面キャリア層ＳＣＬを流れる電流に起因した高次高調波の発生を抑制できるという顕著な効果を得ることができる。
【０１０６】
次に、本実施の形態１の変形例について説明する。図１０は、本実施の形態１の変形例を示す断面図である。図９と図１０の相違点は、図１０に示す電極層ＥＬの面積が、図９に示す電極層ＥＬの面積よりも大きくなっている点である。これは、容量素子Ｃの静電容量を大きくするためである。つまり、容量素子Ｃの静電容量は、電極層ＥＬの面積に比例することから、電極層ＥＬの面積を大きくすることにより、容量素子Ｃの静電容量を大きくすることができる。
【０１０７】
このように、容量素子Ｃの静電容量を大きくする理由は以下の通りである。つまり、容量素子Ｃに蓄積される電荷量は、電荷量＝静電容量×印加電圧によって決定されることから、静電容量を大きくすればするほど、容量素子Ｃに蓄積される電荷量も大きくなる。容量素子Ｃに蓄積される電荷量が大きくなるということは、電極層ＥＬに相対する界面キャリア層ＳＣＬ内で固定される電子数が多くなることを意味している。このように界面キャリア層ＳＣＬ内で固定される電子数が多くなれば、この固定されている電子が邪魔となって界面キャリア層ＳＣＬ内を電子が移動しづらくなる。この結果、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができるのである。
【０１０８】
本実施の形態１の変形例では、図１０に示すように、電極層ＥＬの面積を大きくすることにより、容量素子Ｃの静電容量を大きくしていたが、例えば、図１１に示す構成をとることによっても静電容量を大きくすることができる。
【０１０９】
図１１は、本実施の形態１の変形例を示す断面図である。図１１に示すように、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬ１と電極層ＥＬ２が設けられており、この電極層ＥＬ１と電極層ＥＬ２には同じ正電位を印加できるように構成されている。この場合、上部電極となる電極層ＥＬ１と、下部電極となる界面キャリア層ＳＣＬと、容量絶縁膜となる素子分離領域ＳＴＩおよび埋め込み絶縁層ＢＯＸにより、容量素子Ｃ１が形成される。同様に、上部電極となる電極層ＥＬ２と、下部電極となる界面キャリア層ＳＣＬと、容量絶縁膜となる素子分離領域ＳＴＩおよび埋め込み絶縁層ＢＯＸにより、容量素子Ｃ２が形成される。このように構成されている容量素子Ｃ１と容量素子Ｃ２とは並列接続されていることになるから、合成容量は、容量素子Ｃ１の静電容量と、容量素子Ｃ２の静電容量を合わせた静電容量となる。この結果、合成容量が大きくなるので、電極層ＥＬ１および電極層ＥＬ２に相対する界面キャリア層ＳＣＬ内で固定される電子数が多くなる。この結果、図１１に示す変形例においても、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができる。
【０１１０】
＜本実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下に示す製造工程の図面では、アンテナスイッチ形成領域ＡＳＷＲと、ＣＭＩＳＦＥＴ形成領域とを図示しながら説明する。具体的に、アンテナスイッチ形成領域ＡＳＷＲは、図８のＡ−Ａ断面（図９）を示す領域であり、このアンテナスイッチ形成領域ＡＳＷＲ内に電極形成領域ＥＬＲが含まれる。一方、ＣＭＩＳＦＥＴ形成領域は、図８の制御回路ＩＣ２内を示す領域であり、ＣＭＩＳＦＥＴ形成領域は、ｎチャネル型ＭＩＳＦＥＴが形成されるｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲと、ｐチャネル型ＭＩＳＦＥＴが形成されるｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲとに分けられる。
【０１１１】
まず、図１２に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、シリコン単結晶よりなる支持基板１Ｓと、この支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬから構成されている。このとき、ＳＯＩ基板は、略円盤形状をした半導体ウェハの状態になっている。
【０１１２】
次に、図１３に示すように、ＳＯＩ基板のシリコン層ＳＩＬに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、ＳＯＩ基板のシリコン層ＳＩＬにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにＳＯＩ基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、ＳＯＩ基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１１３】
このようにシリコン層ＳＩＬに素子分離領域ＳＴＩを形成することにより、シリコン層ＳＩＬを複数の活性領域に区画することができる。具体的には、図１３に示すように、アンテナスイッチ形成領域ＡＳＷＲに半導体領域ＰＳＲ１および半導体領域ＰＳＲ２を形成する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域に半導体領域ＰＳＲ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に半導体領域ＮＳＲ１を形成する。
【０１１４】
続いて、図１４に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されている半導体領域ＮＳＲ１に、例えば、ｎ型不純物であるリン（Ｐ）を導入する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されるｐチャネル型ＭＩＳＦＥＴのチャネル濃度が決定される。
【０１１５】
次に、図１５に示すように、パターニングしたレジスト膜ＦＲ１を除去した後、ＳＯＩ基板上にレジスト膜ＦＲ２を塗布する。その後、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、アンテナスイッチ形成領域ＡＳＷＲに形成されている半導体領域ＰＳＲ１および半導体領域ＰＳＲ２を露出し、かつ、電極形成領域ＥＬＲを覆うように行なわれる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されている半導体領域ＰＳＲ３を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出している半導体領域ＰＳＲ１、半導体領域ＰＳＲ２および半導体領域ＰＳＲ３に、例えば、ｐ型不純物であるボロン（Ｂ）を導入する。これにより、アンテナスイッチ形成領域ＡＳＷＲに形成されるＭＩＳＦＥＴ（完全空乏型ＭＩＳＦＥＴ）のチャネル濃度が決定される。
【０１１６】
そして、図１６に示すように、パターニングしたレジスト膜ＦＲ２を除去した後、ＳＯＩ基板上にレジスト膜ＦＲ３を塗布する。そして、レジスト膜ＦＲ３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されている半導体領域ＰＳＲ３を露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、露出している半導体領域ＰＳＲ３に、例えば、ｐ型不純物であるボロン（Ｂ）を導入する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されるＭＩＳＦＥＴ（部分空乏型ＭＩＳＦＥＴ）のチャネル濃度が決定される。
【０１１７】
続いて、パターニングしたレジスト膜ＦＲ３を除去した後、図１７に示すように、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを形成する。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。
【０１１８】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸとＳＯＩ基板との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物がＳＯＩ基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、ＳＯＩ基板をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、ＳＯＩ基板の表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中でＳＯＩ基板を熱処理し、ゲート絶縁膜ＧＯＸとＳＯＩ基板との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１１９】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１２０】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【０１２１】
例えば、高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１２２】
次に、図１８に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ４を塗布する。そして、レジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１を露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ４をマスクとしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１にｐ型不純物であるボロン（Ｂ）を導入する。
【０１２３】
続いて、パターニングしたレジスト膜ＦＲ４を除去した後、図１９に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ５を塗布する。そして、レジスト膜ＦＲ５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。レジスト膜ＦＲ５のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲ覆うように行なわれる。その後、パターニングしたレジスト膜ＦＲ５をマスクとしたイオン注入法により、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１にｎ型不純物であるリン（Ｐ）を導入する。
【０１２４】
その後、パターニングしたレジスト膜ＦＲ５を除去し、図２０に示すように、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＨＬＤを形成し、このキャップ絶縁膜ＨＬＤ上に反射防止膜ＢＡＲＣを形成する。キャップ絶縁膜ＨＬＤは、例えば、酸化シリコン膜から形成され、ＣＶＤ法を使用することにより形成することができる。そして、反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ６を塗布する。そして、レジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。レジスト膜ＦＲ６のパターニングは、ゲート電極形成領域および電極形成領域だけを覆うように行なわれる。
【０１２５】
次に、図２１に示すように、パターニングしたレジスト膜ＦＲ６をマスクにしたエッチングにより、反射防止膜ＢＡＲＣ、キャップ絶縁膜ＨＬＤおよびポリシリコン膜ＰＦ１を順次パターニングする。これにより、アンテナスイッチ形成領域ＡＳＷＲでは、ゲート電極Ｇ１およびゲート電極Ｇ２を形成することができるとともに、特に電極形成領域ＥＬＲには、電極層ＥＬを形成することができる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲでは、ゲート電極Ｇ３を形成することができ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲでは、ゲート電極Ｇ４を形成することができる。
【０１２６】
ここで、ゲート電極Ｇ１、Ｇ２、Ｇ３には、ポリシリコン膜ＰＦ１中にｎ型不純物（リン）が導入されている。このため、ゲート電極Ｇ１、Ｇ２、Ｇ３の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のしきい値電圧を低減することができる。一方、ゲート電極Ｇ４には、ポリシリコン膜ＰＦ１中にｐ型不純物（ボロン）が導入されている。このため、ゲート電極Ｇ４の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴ）のしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【０１２７】
続いて、ゲート電極Ｇ１〜Ｇ４および電極層ＥＬ上に形成されている反射防止膜ＢＡＲＣを除去した後、図２２に示すように、ＳＯＩ基板上にレジスト膜ＦＲ７を塗布する。そして、レジスト膜ＦＲ７に対して露光・現像処理を施すことにより、レジスト膜ＦＲ７をパターニングする。その後、パターニングしたレジスト膜ＦＲ７をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３のそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３にｎ型不純物であるリン（Ｐ）を導入する。これにより、ゲート電極Ｇ１に整合して、半導体領域ＰＳＲ１内に低濃度ｎ型不純物拡散領域ＮＥＸ１を形成し、ゲート電極Ｇ２に整合して、半導体領域ＰＳＲ２内に低濃度ｎ型不純物拡散領域ＮＥＸ２を形成することができる。同様に、ゲート電極Ｇ３に整合して、半導体領域ＰＳＲ３内に低濃度ｎ型不純物拡散領域ＮＥＸ３を形成することができる。
【０１２８】
そして、パターニングしたレジスト膜ＦＲ７を除去した後、図２３に示すように、ＳＯＩ基板上にレジスト膜ＦＲ８を塗布する。そして、レジスト膜ＦＲ８に対して露光・現像処理を施すことにより、レジスト膜ＦＲ８をパターニングする。その後、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、ゲート電極Ｇ４に整合した半導体領域ＮＳＲ１にｐ型不純物であるフッ化ボロン（ＢＦ２）を導入する。これにより、ゲート電極Ｇ４に整合して、半導体領域ＮＳＲ１内に低濃度ｐ型不純物拡散領域ＰＥＸ１を形成することができる。
【０１２９】
次に、パターニングしたレジスト膜ＦＲ８を除去した後、図２４に示すように、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜Ｇ４の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１３０】
続いて、図２５に示すように、ＳＯＩ基板上にレジスト膜ＦＲ９を塗布した後、レジスト膜ＦＲ９に対して露光・現像処理を施すことにより、レジスト膜ＦＲ９をパターニングする。その後、パターニングしたレジスト膜ＦＲ９をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３の側壁に形成されたサイドウォールＳＷのそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３にｎ型不純物である砒素（Ａｓ）を導入する。これにより、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ１内に高濃度ｎ型不純物拡散領域ＮＲ１を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ２内に高濃度ｎ型不純物拡散領域ＮＲ２を形成することができる。同様に、ゲート電極Ｇ３の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ３内に高濃度ｎ型不純物拡散領域ＮＲ３を形成することができる。
【０１３１】
このようにして、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１によってソース領域が形成される。同様に、低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を低濃度ｎ型不純物拡散領域ＮＥＸ１と高濃度ｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１３２】
また、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２によってソース領域が形成される。同様に、低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を低濃度ｎ型不純物拡散領域ＮＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１３３】
同様に、低濃度ｎ型不純物拡散領域ＮＥＸ３と高濃度ｎ型不純物拡散領域ＮＲ３によってソース領域が形成される。同様に、低濃度ｎ型不純物拡散領域ＮＥＸ３と高濃度ｎ型不純物拡散領域ＮＲ３によってドレイン領域が形成される。このようにソース領域とドレイン領域を低濃度ｎ型不純物拡散領域ＮＥＸ３と高濃度ｎ型不純物拡散領域ＮＲ３で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１３４】
次に、パターニングしたレジスト膜ＦＲ９を除去した後、図２６に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１０を塗布する。そして、レジスト膜ＦＲ１０に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１０をパターニングする。その後、パターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合した半導体領域ＮＳＲ１にｐ型不純物であるボロン（Ｂ）を導入する。これにより、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＮＳＲ１内に高濃度ｐ型不純物拡散領域ＰＲ１を形成することができる。
【０１３５】
このようにして、低濃度ｐ型不純物拡散領域ＰＥＸ１と高濃度ｐ型不純物拡散領域ＰＲ１によってソース領域が形成される。同様に、低濃度ｐ型不純物拡散領域ＰＥＸ１と高濃度ｐ型不純物拡散領域ＰＲ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を低濃度ｐ型不純物拡散領域ＰＥＸ１と高濃度ｐ型不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１３６】
その後、図２７に示すように、パターニングしたレジスト膜ＦＲ１０を除去するとともに、ゲート電極Ｇ１〜Ｇ４上に形成されているキャップ絶縁膜ＨＬＤ、および、ソース領域およびドレイン領域に露出しているゲート絶縁膜ＧＯＸを除去する。
【０１３７】
続いて、図２８に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１〜Ｇ４と電極層ＥＬに直接接するようにコバルト膜が形成される。同様に、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１にもコバルト膜が直接接する。
【０１３８】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ４や電極層ＥＬを構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜（シリサイド膜ＣＳ）を形成する。これにより、ゲート電極Ｇ１〜Ｇ４および電極層ＥＬはポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、ゲート電極Ｇ１〜Ｇ４や電極層ＥＬの低抵抗化のために形成される。同様に、上述した熱処理により、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してシリサイド膜ＣＳが形成される。このため、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１３９】
そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、シリサイド膜ＣＳをコバルトシリサイド膜から形成するように構成しているが、例えば、コバルトシリサイド膜に代えて、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜あるいはプラチナ膜を形成するようにしてもよい。
【０１４０】
ここまでの工程で、アンテナスイッチ形成領域ＡＳＷＲにＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成することができるとともに、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを形成することができる。また、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴＱ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｐチャネル型ＭＩＳＦＥＴＱ４を形成することができる。
【０１４１】
次に、図２９に示すように、ＳＯＩ基板の主面上に窒化シリコン膜ＳＮ１を形成し、この窒化シリコン膜ＳＮ１上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬを形成する。窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法を使用することにより形成することができる。また、酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１４２】
続いて、図３０に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬおよび窒化シリコン膜ＳＮ１にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４３】
そして、コンタクトホールＣＮＴを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ１を形成することができる。
【０１４４】
次に、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ１上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ１を形成することができる。
【０１４５】
その後、図３１に示すように、配線Ｌ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、ＴＥＯＳを原料として酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通するコンタクトホールを形成し、このコンタクトホール内にチタン／窒化チタン膜とタングステン膜を埋め込むことによりプラグＰＬＧ２を形成する。
【０１４６】
次に、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ１上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ２を形成することができる。その後、配線Ｌ２を形成した層間絶縁膜ＩＬ１上に、例えば、窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳを形成する。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１４７】
（実施の形態２）
＜電極領域の構成＞
前記実施の形態１では、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間にある素子分離領域ＳＴＩ上に電極層ＥＬを形成する例について説明したが、本実施の形態２では、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間にＳＯＩ基板のシリコン層を残し、このシリコン層に半導体領域からなる電極領域を形成する例について説明する。
【０１４８】
図３２は、本実施の形態２における半導体装置の構成を示す断面図である。図３２に示す構成は、前記実施の形態１の半導体装置の構成を示す図９とほぼ同様であるため、相違点について説明する。
【０１４９】
図３２では、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間にＳＯＩ基板のシリコン層が残存するように素子分離領域ＳＴＩが形成されており、この残存しているシリコン層が電極領域ＥＬＲ１となっている。この電極領域ＥＬＲ１は半導体領域であり、例えば、ｐ型不純物であるボロン（Ｂ）を導入したｐ型半導体領域や、ｎ型不純物であるリン（Ｐ）を導入したｎ型半導体領域から形成されている。そして、この電極領域ＥＬＲ１の表面にはシリサイド膜ＣＳが形成されている。この電極領域ＥＬＲ１上には、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬが形成されている。電極領域ＥＬＲ１は、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧ１によって、コンタクト層間絶縁膜ＣＩＬ上に形成されている配線Ｌ１と接続されている。これにより、電極領域ＥＬＲ１に正電位を印加できるようになっている。このように構成されている本実施の形態２における半導体装置においても、上部電極を電極領域ＥＬＲ１、下部電極を界面キャリア層ＳＣＬ、および、埋め込み絶縁層ＢＯＸを容量絶縁膜とする容量素子Ｃが形成されることになる。
【０１５０】
したがって、本実施の形態２においても、電極領域ＥＬＲ１と相対する界面キャリア層ＳＣＬに存在する電子が電極領域ＥＬＲ１に印加されている正電位に引き付けられて固定される。この結果、時間的に変化する電位差が界面キャリア層ＳＣＬに加わっても、電極領域ＥＬＲ１に相対する位置に固定されている電子によって、界面キャリア層ＳＣＬを電子が移動することを抑制できる。つまり、本実施の形態２でも、正電位が印加されている電極領域ＥＬＲ１に相対する界面キャリア層ＳＣＬ内の電子を固定することにより、オンしているＭＩＳＦＥＴＱＮ１とオフしているＭＩＳＦＥＴＱＮ２に起因した電位差で、界面キャリア層ＳＣＬ内を電子が移動することを抑制できるのである。言い換えれば、界面キャリア層ＳＣＬ内の一部で強制的に電子を固定することにより、時間的に変化する電位差が発生した場合であっても、界面キャリア層ＳＣＬを流れる電流を抑制することができ、この結果、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生を抑制できる。
【０１５１】
ここで、容量素子Ｃに蓄積される電荷量は、電荷量＝静電容量×印加電圧によって決定されることから、静電容量を大きくすればするほど、容量素子Ｃに蓄積される電荷量も大きくなる。容量素子Ｃに蓄積される電荷量が大きくなるということは、電極領域ＥＬＲ１に相対する界面キャリア層ＳＣＬ内で固定される電子数が多くなることを意味している。このように界面キャリア層ＳＣＬ内で固定される電子数が多くなれば、この固定されている電子が邪魔となって界面キャリア層ＳＣＬ内を電子が移動しづらくなる。この結果、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができる。
【０１５２】
このことから、本実施の形態２では、ＳＯＩ基板のシリコン層内に電極領域ＥＬＲ１を形成している。なぜなら、前記実施の形態１のように素子分離領域ＳＴＩ上に電極層ＥＬを形成する場合、容量素子Ｃの容量絶縁膜は素子分離領域ＳＴＩと埋め込み絶縁層ＢＯＸから形成されることになる。これに対し、本実施の形態２では、ＳＯＩ基板のシリコン層内に電極領域ＥＬＲ１を形成するので、容量素子Ｃの容量絶縁膜は埋め込み絶縁層ＢＯＸだけとなる。このことは、前記実施の形態１よりも本実施の形態２のほうが容量絶縁膜の膜厚が薄くなることを意味している。容量素子Ｃの静電容量は、容量絶縁膜の膜厚に反比例することから、容量絶縁膜の膜厚が薄い本実施の形態２の容量素子Ｃのほうが前記実施の形態１に容量素子Ｃよりも静電容量が大きくなる。このため、本実施の形態２によれば、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができる。
【０１５３】
本実施の形態２と前記実施の形態１とを比較すると、電荷量＝静電容量×印加電圧の関係から以下のようなことが言える。つまり、本実施の形態２のほうが前記実施の形態１よりも静電容量が大きくなることから、電極領域ＥＬＲ１と電極層ＥＬに同じ正電位を印加する場合には、本実施の形態２のほうが固定できる電荷量が大きくなるため、界面キャリア層ＳＣＬを流れる電流をより抑制できるといえる。さらに観点を変えれば、本実施の形態２と前記実施の形態１で固定する電荷量を同じにする場合、本実施の形態２では静電容量が大きいことから、電極領域ＥＬＲ１に印加する正電位（正電圧）を低くすることができるともいえる。
【０１５４】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態２において、電極領域ＥＬＲ１は、ｐ型半導体領域でもｎ型半導体領域でもよいので、まず、電極領域ＥＬＲ１をｐ型半導体領域から形成する方法をまず説明し、その後、電極領域ＥＬＲ１をｎ型半導体領域から形成する方法について説明する。
【０１５５】
＜電極領域をｐ型半導体領域から形成する製造方法＞
まず、図３３に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、シリコン単結晶よりなる支持基板１Ｓと、この支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬから構成されている。このとき、ＳＯＩ基板は、略円盤形状をした半導体ウェハの状態になっている。
【０１５６】
次に、ＳＯＩ基板のシリコン層ＳＩＬに素子分離領域ＳＴＩを形成する。このようにシリコン層ＳＩＬに素子分離領域ＳＴＩを形成することにより、シリコン層ＳＩＬを複数の活性領域に区画することができる。具体的には、図３３に示すように、アンテナスイッチ形成領域ＡＳＷＲに半導体領域ＰＳＲ１および半導体領域ＰＳＲ２を形成するとともに、電極領域ＥＬＲ１を形成する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域に半導体領域ＰＳＲ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に半導体領域ＮＳＲ１を形成する。
【０１５７】
続いて、図３４に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１１を塗布した後、このレジスト膜ＦＲ１１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１１をパターニングする。レジスト膜ＦＲ１１のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１１をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されている半導体領域ＮＳＲ１に、例えば、ｎ型不純物であるリン（Ｐ）を導入する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されるｐチャネル型ＭＩＳＦＥＴのチャネル濃度が決定される。
【０１５８】
次に、図３５に示すように、パターニングしたレジスト膜ＦＲ１１を除去した後、ＳＯＩ基板上にレジスト膜ＦＲ１２を塗布する。その後、レジスト膜ＦＲ１２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１２をパターニングする。レジスト膜ＦＲ１２のパターニングは、アンテナスイッチ形成領域ＡＳＷＲに形成されている半導体領域ＰＳＲ１および半導体領域ＰＳＲ２と、電極形成領域ＥＬＲに形成されている電極領域ＥＬＲ１を露出するように行なわれる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されている半導体領域ＰＳＲ３を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１２をマスクにしたイオン注入法により、露出している半導体領域ＰＳＲ１、半導体領域ＰＳＲ２および半導体領域ＰＳＲ３と電極領域ＥＬＲ１に、例えば、ｐ型不純物であるボロン（Ｂ）を導入する。これにより、アンテナスイッチ形成領域ＡＳＷＲに形成されるＭＩＳＦＥＴ（完全空乏型ＭＩＳＦＥＴ）のチャネル濃度が決定されるとともに、電極領域ＥＬＲ１をｐ型半導体領域とすることができる。
【０１５９】
続いて、パターニングしたレジスト膜ＦＲ１２を除去した後、図３６に示すように、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを形成する。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＨＬＤを形成し、このキャップ絶縁膜ＨＬＤ上に反射防止膜ＢＡＲＣを形成する。キャップ絶縁膜ＨＬＤは、例えば、酸化シリコン膜から形成され、ＣＶＤ法を使用することにより形成することができる。そして、反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ１３を塗布する。そして、レジスト膜ＦＲ１３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１３をパターニングする。レジスト膜ＦＲ１３のパターニングは、ゲート電極形成領域だけを覆うように行なわれる。
【０１６０】
次に、図３７に示すように、パターニングしたレジスト膜ＦＲ１３をマスクにしたエッチングにより、反射防止膜ＢＡＲＣ、キャップ絶縁膜ＨＬＤおよびポリシリコン膜ＰＦ１を順次パターニングする。これにより、アンテナスイッチ形成領域ＡＳＷＲでは、ゲート電極Ｇ１およびゲート電極Ｇ２を形成することができる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲでは、ゲート電極Ｇ３を形成することができ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲでは、ゲート電極Ｇ４を形成することができる。
【０１６１】
続いて、ゲート電極Ｇ１〜Ｇ４上に形成されている反射防止膜ＢＡＲＣを除去した後、図３８に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１４を塗布する。そして、レジスト膜ＦＲ１４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１４をパターニングする。その後、パターニングしたレジスト膜ＦＲ１４をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３のそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３にｎ型不純物であるリン（Ｐ）を導入する。これにより、ゲート電極Ｇ１に整合して、半導体領域ＰＳＲ１内に低濃度ｎ型不純物拡散領域ＮＥＸ１を形成し、ゲート電極Ｇ２に整合して、半導体領域ＰＳＲ２内に低濃度ｎ型不純物拡散領域ＮＥＸ２を形成することができる。同様に、ゲート電極Ｇ３に整合して、半導体領域ＰＳＲ３内に低濃度ｎ型不純物拡散領域ＮＥＸ３を形成することができる。
【０１６２】
そして、パターニングしたレジスト膜ＦＲ１４を除去した後、図３９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１５を塗布する。そして、レジスト膜ＦＲ１５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１５をパターニングする。その後、パターニングしたレジスト膜ＦＲ１５をマスクにしたイオン注入法により、ゲート電極Ｇ４に整合した半導体領域ＮＳＲ１と、電極領域ＥＬＲ１にｐ型不純物であるフッ化ボロン（ＢＦ２）を導入する。これにより、ゲート電極Ｇ４に整合して、半導体領域ＮＳＲ１内に低濃度ｐ型不純物拡散領域ＰＥＸ１を形成することができるとともに、電極領域ＥＬＲ１をｐ型半導体領域とすることができる。
【０１６３】
次に、パターニングしたレジスト膜ＦＲ１５を除去した後、図４０に示すように、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜Ｇ４の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１６４】
続いて、図４１に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１６を塗布した後、レジスト膜ＦＲ１６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１６をパターニングする。その後、パターニングしたレジスト膜ＦＲ１６をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３の側壁に形成されたサイドウォールＳＷのそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３にｎ型不純物である砒素（Ａｓ）を導入する。これにより、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ１内に高濃度ｎ型不純物拡散領域ＮＲ１を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ２内に高濃度ｎ型不純物拡散領域ＮＲ２を形成することができる。同様に、ゲート電極Ｇ３の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ３内に高濃度ｎ型不純物拡散領域ＮＲ３を形成することができる。
【０１６５】
次に、パターニングしたレジスト膜ＦＲ１６を除去した後、図４２に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１７を塗布する。そして、レジスト膜ＦＲ１７に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１７をパターニングする。その後、パターニングしたレジスト膜ＦＲ１７をマスクにしたイオン注入法により、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合した半導体領域ＮＳＲ１と、電極領域ＥＬＲ１にｐ型不純物であるボロン（Ｂ）を導入する。これにより、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＮＳＲ１内に高濃度ｐ型不純物拡散領域ＰＲ１を形成することができるとともに、電極領域ＥＬＲ１にｐ型不純物を導入することができる。
【０１６６】
続いて、図４３に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１〜Ｇ４と電極領域ＥＬＲ１に直接接するようにコバルト膜が形成される。同様に、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１にもコバルト膜が直接接する。
【０１６７】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ４を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜（シリサイド膜ＣＳ）を形成する。これにより、ゲート電極Ｇ１〜Ｇ４および電極層ＥＬはポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、ゲート電極Ｇ１〜Ｇ４や電極層ＥＬの低抵抗化のために形成される。同様に、上述した熱処理により、電極領域ＥＬＲ１、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してシリサイド膜ＣＳが形成される。このため、電極領域ＥＬＲ１、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１６８】
そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、シリサイド膜ＣＳをコバルトシリサイド膜から形成するように構成しているが、例えば、コバルトシリサイド膜に代えて、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜あるいはプラチナ膜を形成するようにしてもよい。
【０１６９】
ここまでの工程で、アンテナスイッチ形成領域ＡＳＷＲにＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成することができるとともに、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極領域ＥＬＲ１を形成することができる。また、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴＱ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｐチャネル型ＭＩＳＦＥＴＱ４を形成することができる。その後の配線工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１７０】
＜電極領域をｎ型半導体領域から形成する製造方法＞
まず、図４４に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１８を塗布した後、このレジスト膜ＦＲ１８に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１８をパターニングする。レジスト膜ＦＲ１８のパターニングは、アンテナスイッチ形成領域ＡＳＷＲおよびｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲおよび電極形成領域ＥＬＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１８をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されている半導体領域ＮＳＲ１と電極領域ＥＬＲ２に、例えば、ｎ型不純物であるリン（Ｐ）を導入する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されるｐチャネル型ＭＩＳＦＥＴのチャネル濃度が決定されるとともに、電極領域ＥＬＲ２をｎ型半導体領域とすることができる。
【０１７１】
次に、図４５に示すように、パターニングしたレジスト膜ＦＲ１８を除去した後、ＳＯＩ基板上にレジスト膜ＦＲ１９を塗布する。その後、レジスト膜ＦＲ１９に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１９をパターニングする。レジスト膜ＦＲ１９のパターニングは、アンテナスイッチ形成領域ＡＳＷＲに形成されている半導体領域ＰＳＲ１および半導体領域ＰＳＲ２を露出するように行なわれる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されている半導体領域ＰＳＲ３を露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１９をマスクにしたイオン注入法により、露出している半導体領域ＰＳＲ１、半導体領域ＰＳＲ２および半導体領域ＰＳＲ３に、例えば、ｐ型不純物であるボロン（Ｂ）を導入する。これにより、アンテナスイッチ形成領域ＡＳＷＲに形成されるＭＩＳＦＥＴ（完全空乏型ＭＩＳＦＥＴ）のチャネル濃度が決定される。
【０１７２】
続いて、パターニングしたレジスト膜ＦＲ１９を除去した後、図４６に示すように、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを形成する。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＨＬＤを形成し、このキャップ絶縁膜ＨＬＤ上に反射防止膜ＢＡＲＣを形成する。キャップ絶縁膜ＨＬＤは、例えば、酸化シリコン膜から形成され、ＣＶＤ法を使用することにより形成することができる。そして、反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ２０を塗布する。そして、レジスト膜ＦＲ２０に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２０をパターニングする。レジスト膜ＦＲ２０のパターニングは、ゲート電極形成領域だけを覆うように行なわれる。
【０１７３】
次に、図４７に示すように、パターニングしたレジスト膜ＦＲ２０をマスクにしたエッチングにより、反射防止膜ＢＡＲＣ、キャップ絶縁膜ＨＬＤおよびポリシリコン膜ＰＦ１を順次パターニングする。これにより、アンテナスイッチ形成領域ＡＳＷＲでは、ゲート電極Ｇ１およびゲート電極Ｇ２を形成することができる。さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲでは、ゲート電極Ｇ３を形成することができ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲでは、ゲート電極Ｇ４を形成することができる。
【０１７４】
続いて、ゲート電極Ｇ１〜Ｇ４上に形成されている反射防止膜ＢＡＲＣを除去した後、図４８に示すように、ＳＯＩ基板上にレジスト膜ＦＲ２１を塗布する。そして、レジスト膜ＦＲ２１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２１をパターニングする。その後、パターニングしたレジスト膜ＦＲ２１をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３のそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３と、電極領域ＥＬＲ２にｎ型不純物であるリン（Ｐ）を導入する。これにより、ゲート電極Ｇ１に整合して、半導体領域ＰＳＲ１内に低濃度ｎ型不純物拡散領域ＮＥＸ１を形成し、ゲート電極Ｇ２に整合して、半導体領域ＰＳＲ２内に低濃度ｎ型不純物拡散領域ＮＥＸ２を形成することができる。同様に、ゲート電極Ｇ３に整合して、半導体領域ＰＳＲ３内に低濃度ｎ型不純物拡散領域ＮＥＸ３を形成することができる。さらに、電極領域ＥＬＲ２にｎ型不純物を導入することができる。
【０１７５】
そして、パターニングしたレジスト膜ＦＲ２１を除去した後、図４９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ２２を塗布する。そして、レジスト膜ＦＲ２２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２２をマスクにしたイオン注入法により、ゲート電極Ｇ４に整合した半導体領域ＮＳＲ１にｐ型不純物であるフッ化ボロン（ＢＦ２）を導入する。これにより、ゲート電極Ｇ４に整合して、半導体領域ＮＳＲ１内に低濃度ｐ型不純物拡散領域ＰＥＸ１を形成することができる。
【０１７６】
次に、パターニングしたレジスト膜ＦＲ２２を除去した後、図５０に示すように、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜Ｇ４の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１７７】
続いて、図５１に示すように、ＳＯＩ基板上にレジスト膜ＦＲ２３を塗布した後、レジスト膜ＦＲ２３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２３をパターニングする。その後、パターニングしたレジスト膜ＦＲ２３をマスクにしたイオン注入法により、ゲート電極Ｇ１〜Ｇ３の側壁に形成されたサイドウォールＳＷのそれぞれに整合した半導体領域ＰＳＲ１〜ＰＳＲ３と、電極領域ＥＬＲ２にｎ型不純物である砒素（Ａｓ）を導入する。これにより、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ１内に高濃度ｎ型不純物拡散領域ＮＲ１を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ２内に高濃度ｎ型不純物拡散領域ＮＲ２を形成することができる。同様に、ゲート電極Ｇ３の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＰＳＲ３内に高濃度ｎ型不純物拡散領域ＮＲ３を形成することができる。さらに、電極領域ＥＬＲ２にｎ型不純物を導入することができる。
【０１７８】
次に、パターニングしたレジスト膜ＦＲ２３を除去した後、図５２に示すように、ＳＯＩ基板上にレジスト膜ＦＲ２４を塗布する。そして、レジスト膜ＦＲ２４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２４をパターニングする。その後、パターニングしたレジスト膜ＦＲ２４をマスクにしたイオン注入法により、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合した半導体領域ＮＳＲ１にｐ型不純物であるボロン（Ｂ）を導入する。これにより、ゲート電極Ｇ４の側壁に形成されたサイドウォールＳＷに整合して、半導体領域ＮＳＲ１内に高濃度ｐ型不純物拡散領域ＰＲ１を形成することができる。
【０１７９】
続いて、図５３に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１〜Ｇ４と電極領域ＥＬＲ２に直接接するようにコバルト膜が形成される。同様に、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１にもコバルト膜が直接接する。
【０１８０】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ４を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜（シリサイド膜ＣＳ）を形成する。これにより、ゲート電極Ｇ１〜Ｇ４および電極層ＥＬはポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、ゲート電極Ｇ１〜Ｇ４や電極層ＥＬの低抵抗化のために形成される。同様に、上述した熱処理により、電極領域ＥＬＲ２、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してシリサイド膜ＣＳが形成される。このため、電極領域ＥＬＲ１、高濃度ｎ型不純物拡散領域ＮＲ１〜ＮＲ３および高濃度ｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１８１】
そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、シリサイド膜ＣＳをコバルトシリサイド膜から形成するように構成しているが、例えば、コバルトシリサイド膜に代えて、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜あるいはプラチナ膜を形成するようにしてもよい。
【０１８２】
ここまでの工程で、アンテナスイッチ形成領域ＡＳＷＲにＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２を形成することができるとともに、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極領域ＥＬＲ２を形成することができる。また、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴＱ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｐチャネル型ＭＩＳＦＥＴＱ４を形成することができる。その後の配線工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１８３】
（実施の形態３）
本実施の形態３では、アンテナスイッチの一部を構成するＭＩＳＦＥＴと、固定電位が印加される配線との間に電極層を形成する例について説明する。
【０１８４】
図５４は、本実施の形態３における半導体装置の構成を示す断面図である。図５４において、支持基板１Ｓと、この支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上に、アンテナスイッチの一部を構成するＭＩＳＦＥＴＱＮ１が形成されている。具体的には、図５４に示すＳＯＩ基板の右側領域において、素子分離領域ＳＴＩで区画されたシリコン層（活性領域）にＭＩＳＦＥＴＱＮ１が形成されている。このＭＩＳＦＥＴＱＮ１の構造は、前記実施の形態１や前記実施の形態２と同様である。
【０１８５】
そして、図５４に示すＳＯＩ基板の左側領域では、素子分離領域ＳＴＩ上に窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを介して配線ＦＬ１が形成されている。この配線ＦＬ１には固定電位が印加されるようになっている。具体的に、配線ＦＬ１は、例えば、ＧＮＤ電位が印加される基準配線や、電源電位が印加される電源配線から構成されている。
【０１８６】
例えば、ＭＩＳＦＥＴＱＮ１がオンしている場合を考えると、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１には、受信信号（周期的に電位が変化する信号）が印加される一方、配線ＦＬ１には固定電位（ＧＮＤ電位や電源電位）が印加される状態となっている。このことは、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１と、固定電位が印加される配線ＦＬ１との間に時間的に変化する電位差が発生することを意味している。この結果、この時間的に変化する電位差が支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界領域に形成されている界面キャリア層ＳＣＬに影響を及ぼすことになる。具体的には、界面キャリア層ＳＣＬを構成する電子が上述した時間的に変化する電位差によって、界面キャリア層ＳＣＬを移動する。界面キャリア層ＳＣＬを電子が移動するということは、界面キャリア層ＳＣＬに時間的に変化する電流が流れることを意味し、この界面キャリア層ＳＣＬを流れる時間的に変化する電流によって、高次高調波が発生する。
【０１８７】
そこで、本実施の形態３でも、図５４に示すように、ＳＯＩ基板上に形成されたＭＩＳＦＥＴＱＮ１と配線ＦＬ１の間の素子分離領域ＳＴＩ上に電極層ＥＬを形成している。電極層ＥＬは、例えば、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＣＳから形成されている。したがって、電極層ＥＬは、ＭＩＳＦＥＴＱＮ１のゲート電極Ｇ１と同様の構成をしており、電極層ＥＬは、ゲート電極Ｇ１と同工程で形成される。
【０１８８】
さらに、電極層ＥＬを覆うように、窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬが形成されており、この窒化シリコン膜ＳＮ１およびコンタクト層間絶縁膜ＣＩＬを貫通して電極層ＥＬに達するようにコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴには、導電性材料が埋め込まれてプラグＰＬＧ１が形成されている。具体的に、このプラグＰＬＧ１は、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜とこのチタン／窒化チタン膜上に形成され、かつ、コンタクトホールＣＮＴを埋め込むように形成されたタングステン膜から構成されている。そして、このプラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上には、プラグＰＬＧ１と電気的に接続される配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜との積層膜から形成されている。
【０１８９】
ここで、本実施の形態３でも、上述した電極層ＥＬを設けることにより、電極層ＥＬと界面キャリア層ＳＣＬの間に容量素子Ｃを形成することができる。すなわち、この容量素子Ｃは、電極層ＥＬを上部電極とし、界面キャリア層ＳＣＬを下部電極としている。そして、電極層ＥＬと界面キャリア層ＳＣＬの間に形成されている素子分離領域ＳＴＩと埋め込み絶縁層ＢＯＸが容量素子Ｃの容量絶縁膜として機能する。
【０１９０】
このとき、電極層ＥＬには正電位が印加される。このため、容量素子Ｃの上部電極として機能する電極層ＥＬには正電荷が蓄積される。そして、電極層ＥＬに相対する界面キャリア層ＳＣＬには負電荷である電子が蓄積される。つまり、上部電極である電極層ＥＬに正電圧を印加することにより、下部電極側の界面キャリア層ＳＣＬに電子が引き付けられる。この引き付けられた電子は、容量素子Ｃに蓄積される電荷として固定される。すなわち、本実施の形態３でも、容量素子Ｃの上部電極となる電極層ＥＬに正電荷を印加することにより、この電極層ＥＬに相対する界面キャリア層ＳＣＬの電子を固定する点に特徴がある。
【０１９１】
例えば、オンしているＭＩＳＦＥＴＱＮ１と電気的に接続されている配線Ｌ１と、固定電位が印加される配線ＦＬ１との間に時間的に変化する電位差が発生する場合、この時間的に変化する電位差が支持基板１Ｓと埋め込み絶縁層ＢＯＸとの境界領域に形成されている界面キャリア層ＳＣＬに影響を及ぼすことになる。
【０１９２】
しかし、本実施の形態３では、ＭＩＳＦＥＴＱＮ１と配線ＦＬ１の間に電極層ＥＬを設けており、この電極層ＥＬに正電位を印加している。このため、電極層ＥＬと相対する界面キャリア層ＳＣＬに存在する電子が電極層ＥＬに印加されている正電位に引き付けられて固定される。この結果、上述した時間的に変化する電位差が界面キャリア層ＳＣＬに加わっても、電極層ＥＬに相対する位置に固定されている電子によって、界面キャリア層ＳＣＬを電子が移動することを抑制できる。つまり、本実施の形態３でも、正電位が印加されている電極層ＥＬに相対する界面キャリア層ＳＣＬ内の電子を固定することにより、オンしているＭＩＳＦＥＴＱＮ１と配線ＦＬ１との間に発生する電位差で、界面キャリア層ＳＣＬ内を電子が移動することを抑制できるのである。言い換えれば、界面キャリア層ＳＣＬ内の一部で強制的に電子を固定することにより、上述した時間的に変化する電位差が発生した場合であっても、界面キャリア層ＳＣＬを流れる電流を抑制することができ、この結果、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生を抑制できる。
【０１９３】
なお、本実施の形態３でも、例えば、図５５に示すように、ＭＩＳＦＥＴＱＮ１と配線ＦＬ１との間の領域にＳＯＩ基板のシリコン層を残し、このシリコン層に半導体領域からなる電極領域ＥＬＲ１を図５４に示す電極層ＥＬに代えて形成することもできる。この場合、前記実施の形態２と同様に、電極領域ＥＬＲ１と界面キャリア層ＳＣＬとの間に形成される容量素子Ｃの静電容量を大きくすることができるので、界面キャリア層ＳＣＬ内で固定される電子数を多くすることができる。この結果、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができる。
【０１９４】
（実施の形態４）
前記実施の形態１では、図２に示すように、ダイプレクサＤＰＸを使用する例について説明したが、本実施の形態４では、ダイプレクサＤＰＸを使用しない例について説明する。
【０１９５】
まず、前記実施の形態１のようにダイプレクサＤＰＸを使用する場合、以下に示すような利点を有する。例えば、図２では、アンテナスイッチＳＰＤＴ１のアンテナ端子ＡＮＴ１と、アンテナスイッチＳＰＤＴ２のアンテナ端子ＡＮＴ２がダイプレクサＤＰＸと電気的に接続されている。この構成において、ＧＳＭ低周波帯域（ＧＳＭ）の送信信号を送信する場合、アンテナスイッチＳＰＤＴ１は、送信端子ＴＸ（ＬＢ）とアンテナ端子ＡＮＴ１とを電気的に接続するように制御される。すると、ローパスフィルタＬＰＦ（ＬＢ）を通過したＧＳＭ低周波帯域（ＧＳＭ）の送信信号は、アンテナスイッチＳＰＤＴ１の送信端子ＴＸ（ＬＢ）からアンテナ端子ＡＮＴ１を通って、ダイプレクサＤＰＸに入力する。このとき、アンテナスイッチＳＰＤＴ１で発生した高次高調波は、ダイプレクサＤＰＸを構成するローパスフィルタで充分に除去される。一方、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の送信信号を送信する場合、アンテナスイッチＳＰＤＴ２は、送信端子ＴＸ（ＨＢ）とアンテナ端子ＡＮＴ２とを電気的に接続するように制御される。すると、ローパスフィルタＬＰＦ（ＨＢ）を通過したＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の送信信号は、アンテナスイッチＳＰＤＴ２の送信端子ＴＸ（ＨＢ）からアンテナ端子ＡＮＴ２を通って、ダイプレクサＤＰＸに入力する。このとき、アンテナスイッチＳＰＤＴ２で発生した高次高調波は、ダイプレクサＤＰＸを構成するバンドパスフィルタで充分に除去される。
【０１９６】
つまり、ダイプレクサＤＰＸは、ＧＳＭ低周波帯域（ＧＳＭ）の信号を通過させるローパスフィルタと、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の信号を通過させるバンドパスフィルタから構成されている。具体的には、アンテナ端子ＡＮＴ１とアンテナ端子ＡＮＴ（ＯＵＴ）の間にローパスフィルタが接続されており、アンテナ端子ＡＮＴ２とアンテナ端子ＡＮＴ（ＯＵＴ）との間にバンドパスフィルタが接続されている。このため、ＧＳＭ低周波帯域（ＧＳＭ）の送信信号は、ダイプレクサＤＰＸのローパスフィルタを通過する際、アンテナスイッチＳＰＤＴ１で発生した高次高調波が除去される。一方、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）の送信信号は、ダイプレクサＤＰＸのバンドパスフィルタを通過する際、アンテナスイッチＳＰＤＴ２で発生した高次高調波が除去される。
【０１９７】
このようにダイプレクサＤＰＸを使用する場合、アンテナスイッチＳＰＤＴ１やアンテナスイッチＳＰＤＴ２で高次高調波が発生しても、ダイプレクサＤＰＸによって、これらの高次高調波が低減されるため、アンテナスイッチＳＰＤＴ１やアンテナスイッチＳＰＤＴ２に要求される歪特性（高次高調波の低減）はそれほど厳しくならない利点がある。
【０１９８】
ところが、近年、携帯電話機の多機能化が進み、携帯電話機に搭載される部品の数も多くなってきている。一方、携帯電話機の小型化も進められている。このことから、携帯電話機に搭載されるダイプレクサＤＰＸを削除する構成が主流になりつつある。
【０１９９】
例えば、図５６は、ダイプレクサＤＰＸを削除した本実施の形態４におけるＲＦモジュールＲＦＭの構成を示す図である。図５６に示すように、本実施の形態４におけるＲＦモジュールＲＦＭでは、ダイプレクサＤＰＸが削除されており、ＧＳＭ低周波帯域（ＧＳＭ）用の送信端子ＴＸ（ＬＢ）および受信端子ＲＸ（ＬＢ）と、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）用の送信端子ＴＸ（ＨＢ）および受信端子ＲＸ（ＨＢ）を切り替えるアンテナスイッチＳＰ４Ｔが設けられている。この場合、アンテナスイッチＳＰ４Ｔで発生した高次高調波を低減するダイプレクサＤＰＸが存在しないので、アンテナスイッチＳＰ４Ｔに要求される歪特性は厳しくなる。
【０２００】
そこで、本実施の形態４のように、携帯電話機にダイプレクサＤＰＸを使用しない場合、アンテナスイッチＳＰ４Ｔのデバイス構造に本発明の技術的思想を適用することにより、効果的に、アンテナスイッチＳＰ４Ｔから発生する高次高調波を低減できる。すなわち、携帯電話機からダイプレクサＤＰＸを削除した構成においては、アンテナスイッチＳＰ４Ｔに本発明の技術的思想を適用することにより、アンテナスイッチＳＰ４Ｔに要求される厳しい歪特性もクリアすることができるのである。
【０２０１】
図５７は、本実施の形態４における半導体チップＣＨＰ２（アンテナスイッチ８）のレイアウト構成を示す平面図である。図５７に示すように、半導体チップＣＨＰ２は矩形形状をしており、この半導体チップＣＨＰ２の内側領域にアンテナスイッチと制御回路ＩＣ２が形成されている。
【０２０２】
ここで、本実施の形態４の特徴は、新たに、半導体チップＣＨＰ２に端子ＴＥ１（ＧＢ）および端子ＴＥ２（ＧＢ）を設け、この端子ＴＥ１（ＧＢ）から端子ＴＥ２（ＧＢ）へ電極層ＥＬを延在させている点にある。例えば、半導体チップＣＨＰ２の上辺近傍に設けられた端子ＴＥ１（ＧＢ）から電極層ＥＬが引き出されている。この引き出されている電極層ＥＬは、例えば、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）を平面的に囲むとともに、ＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）を平面的に囲むように形成されている。さらに、電極層ＥＬは、半導体チップＣＨＰ２の下辺近傍に設けられている端子ＴＥ２（ＧＢ）にまで達するように形成されている。そして、本実施の形態４の重要な点は、端子ＴＥ１（ＧＢ）から端子ＴＥ２（ＧＢ）へ電極層ＥＬを延在するように設けるとともに、この電極層ＥＬに正電位を印加することにある。これにより、前記実施の形態１と同様に、ＳＯＩ基板に特有の界面キャリア層ＳＣＬに時間的に変化する電位差が加わっても、界面キャリア層ＳＣＬを構成する電子が移動することを抑制でき、この結果、界面キャリア層ＳＣＬを流れる電流に起因した高次高調波の発生を抑制できる顕著な効果を得ることができる。特に、本実施の形態４では、例えば、電極層ＥＬがＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）やＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）を平面的に囲むように形成されているので、ＲＸスルートランジスタＴＨ（ＲＸ＿ＬＢ）やＲＸスルートランジスタＴＨ（ＲＸ＿ＨＢ）に隣接するあらゆる方向での界面キャリア層ＳＣＬを構成する電子の移動を抑制することができる結果、効果的に、界面キャリア層ＳＣＬを流れる電流に起因した高次高調波の発生を抑制できる。
【０２０３】
（実施の形態５）
本実施の形態５では、半導体チップの周辺を囲むように形成されているガードリング（シールドリング）と本発明の電極層とを電気的に接続する例について説明する。
【０２０４】
図５８は、本実施の形態５における半導体チップＣＨＰ２（図１のアンテナスイッチ８が形成された半導体チップ）のレイアウト構成を示す図である。図５８に示すように、半導体チップＣＨＰ２は矩形形状をしており、この矩形形状をした半導体チップＣＨＰ２の周辺領域を囲むようにガードリング（シールドリング）ＧＵＲが形成されている。このガードリングＧＵＲは、半導体チップＣＨＰ２の外部から半導体チップＣＨＰ２の内部への水分の浸入を防止する機能を有している。そして、このガードリングＧＵＲで囲まれた半導体チップＣＨＰ２の内部領域に制御回路ＩＣ２およびアンテナスイッチが形成されている。そして、本実施の形態５では、ガードリングＧＵＲと電気的に接続されるように電極層ＥＬ１およぶ電極層ＥＬ２が形成されている。具体的に、電極層ＥＬ１は、ＧＳＭ低周波帯域（ＧＳＭ）用のアンテナスイッチ形成領域と、ＧＳＭ高周波帯域（ＤＣＳ／ＰＣＳ）用のアンテナスイッチ形成領域との境界を延在するように配置され、かつ、電極層ＥＬ２は、制御回路ＩＣ２とアンテナスイッチ形成領域との境界を延在するように配置されている。
【０２０５】
以上のように、本実施の形態５では、ガードリングＧＵＲと電極層ＥＬ１および電極層ＥＬ２が電気的に接続されているので、電極層ＥＬ１や電極層ＥＬ２に正電位を印加することが容易になる利点がある。つまり、電極層ＥＬ１や電極層ＥＬ２だけが存在する場合には、電極層ＥＬ１や電極層ＥＬ２は、正電位を供給するパッドと直接接続させる必要があるが、この場合、電極層ＥＬ１や電極層ＥＬ２の配置位置に合わせて、正電位を供給するパッドの配置位置を決定する必要があるので、正電位を供給するパッドの配置位置の自由度が制限される。これに対し、本実施の形態５では、電極層ＥＬ１や電極層ＥＬ２が半導体チップＣＨＰ２の周辺を囲むように形成されているガードリングＧＵＲと電気的に接続されているので、正電位を供給するパッドの配置位置は、電極層ＥＬ１や電極層ＥＬ２の配置に制約されることなく、ガードリングＧＵＲのいずれかの位置で正電位を供給するパッドと接続することができる。つまり、本実施の形態５によれば、正電位を供給するパッドの形成位置に対する自由度が増加する利点がある。以上述べた実施の形態５のように、電極層ＥＬ１や電極層ＥＬ２に正電位を供給する経路として、既存のガードリングＧＵＲを使用することができる。
【０２０６】
図５９は、図５８のＡ−Ａ線で切断した断面図である。図５９に示すように、支持基板１Ｓと埋め込み絶縁層ＢＯＸとシリコン層からなるＳＯＩ基板上には、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２が形成されており、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬ１が形成されている。そして、ＭＩＳＦＥＴＱＮ２の外側領域（図５９の右側領域）には、ガードリングＧＵＲが形成されている。このガードリングＧＵＲは、例えば、ゲート電極Ｇ１、Ｇ２および電極層ＥＬ１と同層で形成されたガードリング層ＧＵＲ１と、配線Ｌ１と同層で形成されたガードリング層ＧＵＲ２と、配線Ｌ２と同層で形成されたガードリング層ＧＵＲ３から形成されている。そして、ガードリング層ＧＵＲ１とガードリング層ＧＵＲ２はプラグＰＬＧ１で接続され、ガードリング層ＧＵＲ２とガードリング層ＧＵＲ３はプラグＰＬＧ２で接続されている。
【０２０７】
一方、電極層ＥＬ１は配線Ｌ１とプラグＰＬＧ１で接続され、この配線Ｌ１はプラグＰＬＧ２で配線Ｌ２と接続されている。したがって、電極層ＥＬ１と配線Ｌ１と配線Ｌ２を接続した構造と、ガードリング層ＧＵＲ１とガードリング層ＧＵＲ２とガードリング層ＧＵＲ３とを接続した構造は類似している。特に、電極層ＥＬ１と界面キャリア層ＳＣＬの間に容量素子Ｃ３が形成されているのと同様に、ガードリング層ＧＵＲ１と界面キャリア層ＳＣＬの間に容量素子Ｃ４が形成されていることになる。
【０２０８】
このことから、本実施の形態５では、電極層ＥＬ１と相対する界面キャリア層ＳＣＬに存在する電子が電極層ＥＬ１に印加されている正電位に引き付けられて固定されるとともに、ガードリング層ＧＵＲ１と相対する界面キャリア層ＳＣＬに存在する電子がガードリング層ＧＵＲ１に印加されている正電位に引き付けられて固定される。この結果、本実施の形態５によれば、界面キャリア層ＳＣＬ内の一部で強制的に固定される電子が多くなるので、界面キャリア層ＳＣＬを流れる電流を充分に抑制することができ、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生を抑制できる。
【０２０９】
なお、本実施の形態５でも、例えば、図６０に示すように、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２との間の領域にＳＯＩ基板のシリコン層を残し、このシリコン層に半導体領域からなる電極領域ＥＬＲ１を図５９に示す電極層ＥＬ１に代えて形成することもできる。同様に、ＭＩＳＦＥＴＱＮ２の外側領域（図６０の右側領域）にＳＯＩ基板のシリコン層を残し、このシリコン層に半導体領域からなるガードリング領域ＧＲＲを、図５９に示すガードリング層ＧＵＲ１に代えて形成することもできる。
【０２１０】
この場合、前記実施の形態２と同様に、電極領域ＥＬＲ１と界面キャリア層ＳＣＬとの間に形成される容量素子Ｃ３の静電容量、および、ガードリング領域ＧＲＲと界面キャリア層ＳＣＬとの間に形成される容量素子Ｃ４の静電容量を大きくすることができる。このため、界面キャリア層ＳＣＬ内で固定される電子数を多くすることができる。この結果、界面キャリア層ＳＣＬを流れる電流がさらに抑制されるので、界面キャリア層ＳＣＬを流れる電流に起因する高次高調波の発生をさらに抑制することができる。
【０２１１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２１２】
前記実施の形態１〜５では、ＳＯＩ基板上にアンテナスイッチを構成するＭＩＳＦＥＴを形成する構造に本発明の技術的思想を適用する例について説明したが、本発明の技術的思想はこれに限らず、例えば、ＳＯＳ（Silicon On Sapphire）基板上にアンテナスイッチを構成するＭＩＳＦＥＴを形成する構造にも幅広く適用することができる。
【０２１３】
図６１は、ＳＯＳ基板上にアンテナスイッチを形成した半導体装置の構成を示す断面図である。図６１に示すように、サファイアからなる支持基板１ＳＡ上にシリコン層が形成されたＳＯＳ基板に、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２が形成されているとともに、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬが形成されている。そして、この電極層ＥＬに正電位が印加されている。
【０２１４】
このように構成されている半導体装置においても、サファイアからなる支持基板１ＳＡと、この支持基板１ＳＡ上に形成されているシリコン層とは異種結合することになるから、支持基板１ＳＡとシリコン層の界面付近に界面キャリア層が形成される。したがって、ＳＯＳ基板においても、界面キャリア層を流れる電流によって、高次高調波が発生することが少なからず存在すると考えられる。したがって、ＳＯＳ基板においても、ＭＩＳＦＥＴＱＮ１とＭＩＳＦＥＴＱＮ２の間に電極層ＥＬを設け、この電極層ＥＬに正電位を印加するという本発明の特徴構成をとることが有効である。このように構成することにより、電極層ＥＬと相対する界面キャリア層に存在する電子が電極層ＥＬに印加されている正電位に引き付けられて固定される。この結果、時間的に変化する電位差が界面キャリア層に加わっても、電極層ＥＬに相対する位置に固定されている電子によって、界面キャリア層を電子が移動することを抑制できる効果が得られる。
【産業上の利用可能性】
【０２１５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１６】
１  携帯電話機
１Ｓ  支持基板
１ＳＡ  支持基板
２  アプリケーションプロセッサ
３  メモリ
４  ベースバンド部
５  ＲＦＩＣ
６  電力増幅器
７  ＳＡＷフィルタ
８  アンテナスイッチ
９  アンテナ
ＡＮＴ（ＯＵＴ）  アンテナ端子
ＡＮＴ１  アンテナ端子
ＡＮＴ２  アンテナ端子
ＡＳＷＲ  アンテナスイッチ形成領域
ＢＡＲＣ  反射防止膜
ＢＯＸ  埋め込み絶縁層
Ｃ  容量素子
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＣＳ  シリサイド膜
Ｃ１  容量素子
Ｃ２  容量素子
Ｃ３  容量素子
Ｃ４  容量素子
ＤＰＸ  ダイプレクサ
ＥＬ  電極層
ＥＬ１  電極層
ＥＬ２  電極層
ＥＬＲ  電極形成領域
ＥＬＲ１  電極領域
ＥＬＲ２  電極領域
ＦＬ１  配線
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
ＦＲ５  レジスト膜
ＦＲ６  レジスト膜
ＦＲ７  レジスト膜
ＦＲ８  レジスト膜
ＦＲ９  レジスト膜
ＦＲ１０  レジスト膜
ＦＲ１１  レジスト膜
ＦＲ１２  レジスト膜
ＦＲ１３  レジスト膜
ＦＲ１４  レジスト膜
ＦＲ１５  レジスト膜
ＦＲ１６  レジスト膜
ＦＲ１７  レジスト膜
ＦＲ１８  レジスト膜
ＦＲ１９  レジスト膜
ＦＲ２０  レジスト膜
ＦＲ２１  レジスト膜
ＦＲ２２  レジスト膜
ＦＲ２３  レジスト膜
ＦＲ２４  レジスト膜
ＧＮＤ１  ＧＮＤ端子
ＧＮＤ２  ＧＮＤ端子
ＧＮＤ３  ＧＮＤ端子
ＧＮＤ４  ＧＮＤ端子
ＧＯＸ  ゲート絶縁膜
ＧＲ  ゲート抵抗
ＧＲＲ  ガードリング領域
ＧＵＲ  ガードリング
ＧＵＲ１  ガードリング層
ＧＵＲ２  ガードリング層
ＧＵＲ３  ガードリング層
Ｇ１  ゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
Ｇ４  ゲート電極
ＨＬＤ  キャップ絶縁膜
ＩＣ１  制御回路
ＩＣ２  制御回路
ＩＬ１  層間絶縁膜
ＬＰＦ（ＬＢ）ローパスフィルタ
ＬＰＦ（ＨＢ）ローパスフィルタ
Ｌ１  配線
Ｌ２  配線
ＮＥＸ１  低濃度ｎ型不純物拡散領域
ＮＥＸ２  低濃度ｎ型不純物拡散領域
ＮＥＸ３  低濃度ｎ型不純物拡散領域
ＮＲ１  高濃度ｎ型不純物拡散領域
ＮＲ２  高濃度ｎ型不純物拡散領域
ＮＲ３  高濃度ｎ型不純物拡散領域
ＮＳＲ１  半導体領域
ＮＴＲ  ｎチャネル型ＭＩＳＦＥＴ形成領域
ＰＡ（ＨＢ）  増幅回路
ＰＡ（ＬＢ）  増幅回路
ＰＡＳ  表面保護膜
ＰＣ  受動部品
ＰＣ（ＨＢ）  方向性結合器
ＰＣ（ＬＢ）  方向性結合器
ＰＥＸ１  低濃度ｐ型不純物拡散領域
ＰＦ１  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＲ１  高濃度ｐ型不純物拡散領域
ＰＳＲ１  半導体領域
ＰＳＲ２  半導体領域
ＰＳＲ３  半導体領域
ＰＴＲ  ｐチャネル型ＭＩＳＦＥＴ形成領域
ＱＮ  ＭＩＳＦＥＴ
ＱＮ１  ＭＩＳＦＥＴ
ＱＮ２  ＭＩＳＦＥＴ
Ｑ３  ｎチャネル型ＭＩＳＦＥＴ
Ｑ４  ｐチャネル型ＭＩＳＦＥＴ
ＲＦＭ  ＲＦモジュール
ＲＸ（ＨＢ）  受信端子
ＲＸ（ＬＢ）  受信端子
ＳＣＬ  界面キャリア層
ＳＨ（ＲＸ＿ＨＢ）  ＲＸシャントトランジスタ
ＳＨ（ＲＸ＿ＬＢ）  ＲＸシャントトランジスタ
ＳＨ（ＴＸ＿ＨＢ）  ＴＸシャントトランジスタ
ＳＨ（ＴＸ＿ＬＢ）  ＴＸシャントトランジスタ
ＳＩＬ  シリコン層
ＳＮ１  窒化シリコン膜
ＳＰＤＴ１  アンテナスイッチ
ＳＰＤＴ２  アンテナスイッチ
ＳＰ４Ｔ  アンテナスイッチ
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＴＥ（ＧＢ）  端子
ＴＨ（ＲＸ＿ＨＢ）  ＲＸスルートランジスタ
ＴＨ（ＲＸ＿ＬＢ）  ＲＸスルートランジスタ
ＴＨ（ＴＸ＿ＨＢ）  ＴＸスルートランジスタ
ＴＨ（ＴＸ＿ＬＢ）  ＴＸスルートランジスタ
ＴＸ（ＨＢ）  送信端子
ＴＸ（ＬＢ）  送信端子
ＴＸ１  入力端子
ＴＸ２  入力端子
ＶＲＸ  制御端子
ＶＴＸ  制御端子
ＷＢ  配線基板
【図１】
2011258642.tif 000003
【図２】
2011258642.tif 000004
【図３】
2011258642.tif 000005
【図４】
2011258642.tif 000006
【図５】
2011258642.tif 000007
【図６】
2011258642.tif 000008
【図７】
2011258642.tif 000009
【図８】
2011258642.tif 000010
【図９】
2011258642.tif 000011
【図１０】
2011258642.tif 000012
【図１１】
2011258642.tif 000013
【図１２】
2011258642.tif 000014
【図１３】
2011258642.tif 000015
【図１４】
2011258642.tif 000016
【図１５】
2011258642.tif 000017
【図１６】
2011258642.tif 000018
【図１７】
2011258642.tif 000019
【図１８】
2011258642.tif 000020
【図１９】
2011258642.tif 000021
【図２０】
2011258642.tif 000022
【図２１】
2011258642.tif 000023
【図２２】
2011258642.tif 000024
【図２３】
2011258642.tif 000025
【図２４】
2011258642.tif 000026
【図２５】
2011258642.tif 000027
【図２６】
2011258642.tif 000028
【図２７】
2011258642.tif 000029
【図２８】
2011258642.tif 000030
【図２９】
2011258642.tif 000031
【図３０】
2011258642.tif 000032
【図３１】
2011258642.tif 000033
【図３２】
2011258642.tif 000034
【図３３】
2011258642.tif 000035
【図３４】
2011258642.tif 000036
【図３５】
2011258642.tif 000037
【図３６】
2011258642.tif 000038
【図３７】
2011258642.tif 000039
【図３８】
2011258642.tif 000040
【図３９】
2011258642.tif 000041
【図４０】
2011258642.tif 000042
【図４１】
2011258642.tif 000043
【図４２】
2011258642.tif 000044
【図４３】
2011258642.tif 000045
【図４４】
2011258642.tif 000046
【図４５】
2011258642.tif 000047
【図４６】
2011258642.tif 000048
【図４７】
2011258642.tif 000049
【図４８】
2011258642.tif 000050
【図４９】
2011258642.tif 000051
【図５０】
2011258642.tif 000052
【図５１】
2011258642.tif 000053
【図５２】
2011258642.tif 000054
【図５３】
2011258642.tif 000055
【図５４】
2011258642.tif 000056
【図５５】
2011258642.tif 000057
【図５６】
2011258642.tif 000058
【図５７】
2011258642.tif 000059
【図５８】
2011258642.tif 000060
【図５９】
2011258642.tif 000061
【図６０】
2011258642.tif 000062
【図６１】
2011258642.tif 000063