(57)【要約】      （修正有）【課題】高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供する。【解決手段】第１および第２のＩＩＩ−Ｖ族トランジスタを有し、第２のＩＩＩ−Ｖ族トランジスタは、第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する。さらに、第１のＩＩＩ−Ｖ族トランジスタと並列に配置されるシリコンダイオードを有し、この並列配置は、第２のＩＩＩ−Ｖ族トランジスタと直列に接続、効率的な３端子デバイスであり、第１端子は第２のＩＩＩ−Ｖ族トランジスタのゲート、第１のＩＩＩ−Ｖ族トランジスタのソースおよびシリコンダイオードのアノードに結合する。第２端子は第１のＩＩＩ−Ｖ族トランジスタのゲートと結合し、第３端子は第２ＩＩＩ−Ｖ族トランジスタのドレインと結合する。【選択図】図２Ｂ
2011205622.tif 000002
【特許請求の範囲】
【請求項１】
第１のＩＩＩ−Ｖ族トランジスタと、
前記第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する第２のＩＩＩ−Ｖ族トランジスタと、
前記第１のＩＩＩ−Ｖ族トランジスタと並列配置されるシリコンダイオードと、ここにおいて当該並列配置は前記第２のＩＩＩ−Ｖ族トランジスタと直列に接続されるものであり、
前記第２のＩＩＩ−Ｖ族トランジスタのゲート、前記第１のＩＩＩ−Ｖ族トランジスタのソースおよび前記シリコンダイオードのアノードと結合する第１端子と、
前記第１のＩＩＩ−Ｖ族トランジスタのゲートと結合する第２端子と、
前記第２のＩＩＩ−Ｖ族トランジスタのドレインと結合する第３端子と、
を備える高電圧スイッチング回路。
【請求項２】
請求項１に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタは、エンハンスメントモードトランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項３】
請求項１に記載の高電圧スイッチング回路において、前記第２のＩＩＩ−Ｖ族トランジスタは、デプレションモードトランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項４】
請求項１に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタおよび前記第２のＩＩＩ−Ｖ族トランジスタは、ＧａＮ  ＨＥＭＴであることを特徴とする高電圧スイッチング回路。
【請求項５】
請求項１に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタは低〜中電圧のＩＩＩ−Ｖ族トランジスタを備え、前記第２のＩＩＩ−Ｖ族トランジスタは高電圧のＩＩＩ−Ｖ族トランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項６】
請求項１に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ショットキーダイオードを備えることを特徴とする高電圧スイッチング回路。
【請求項７】
請求項１に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ＰＮ接合ダイオードを備えることを特徴とする高電圧スイッチング回路。
【請求項８】
請求項１に記載の高電圧スイッチング回路において、前記シリコンダイオード、前記第１のＩＩＩ−Ｖ族トランジスタおよび前記第２のＩＩＩ−Ｖ族トランジスタは、共通基板上にモノリシックに集積されることを特徴とする高電圧スイッチング回路。
【請求項９】
請求項８に記載の高電圧スイッチング回路において、前記第２のＩＩＩ−Ｖ族トランジスタの前記ソースは、前記第１のＩＩＩ−Ｖ族トランジスタの前記ドレインと共有されていることを特徴とする高電圧スイッチング回路。
【請求項１０】
高電圧スイッチング回路であって、
第１のＩＩＩ−Ｖ族トランジスタと、
前記第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する第２のＩＩＩ−Ｖ族トランジスタと、
前記第１のＩＩＩ−Ｖ族トランジスタのソースおよびドレインと並列配置されるシリコンダイオードと、ここにおいて当該並列配置は前記第２のＩＩＩ−Ｖ族トランジスタと直列に接続されるものであり、
を備え、
前記シリコンダイオード、前記第１のＩＩＩ−Ｖ族トランジスタおよび前記第２のＩＩＩ−Ｖ族トランジスタは、共通基板上にモノリシックに集積される
ことを特徴とする高電圧スイッチング回路。
【請求項１１】
請求項１０に記載の高電圧スイッチング回路において、前記第２のＩＩＩ−Ｖ族トランジスタのソースは、前記第１のＩＩＩ−Ｖ族トランジスタの前記ドレインと共有されていることを特徴とする高電圧スイッチング回路。
【請求項１２】
請求項１０に記載の高電圧スイッチング回路において、前記第２のＩＩＩ−Ｖ族トランジスタのソースおよび前記第１のＩＩＩ−Ｖ族トランジスタの前記ドレインを接続する複数の相互結合金属配線部を備える高電圧スイッチング回路。
【請求項１３】
請求項１０に記載の高電圧スイッチング回路において、前記シリコンダイオードのカソードは前記共通基板内に配置され、前記第１のＩＩＩ−Ｖ族トランジスタおよび前記第２のＩＩＩ−Ｖ族トランジスタは前記共通基板上に形成されることを特徴とする高電圧スイッチング回路。
【請求項１４】
請求項１０に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタは、エンハンスメントモードトランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項１５】
請求項１０に記載の高電圧スイッチング回路において、前記第２のＩＩＩ−Ｖ族トランジスタは、デプレションモードトランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項１６】
請求項１０に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタおよび前記第２のＩＩＩ−Ｖ族トランジスタは、それぞれ、ＧａＮ  ＨＥＭＴであることを特徴とする高電圧スイッチング回路。
【請求項１７】
請求項１０に記載の高電圧スイッチング回路において、前記第１のＩＩＩ−Ｖ族トランジスタは低〜中電圧のＩＩＩ−Ｖ族トランジスタを備え、前記第２のＩＩＩ−Ｖ族トランジスタは高電圧のＩＩＩ−Ｖ族トランジスタを備えることを特徴とする高電圧スイッチング回路。
【請求項１８】
請求項１０に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ショットキーダイオードを備えることを特徴とする高電圧スイッチング回路。
【請求項１９】
請求項１０に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ＰＮ接合ダイオードを備えることを特徴とする高電圧スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、高電圧スイッチング回路および半導体デバイスの製造に関し、特に、ＩＩＩ−Ｖ族トランジスタを用いる高電圧スイッチング回路と、ＩＩＩ−Ｖ族およびシリコン半導体デバイスの製造とに関するものである。
【背景技術】
【０００２】
本出願は、２０１０年３月１日に「シリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスおよびそれを利用する効率的な回路」とのタイトルで出願された係属中の米国特許仮出願第６１／３３９，１９０号の利益および優先権を主張するものである。この係属中の仮出願の開示内容は、参照により本出願に完全に組み込まれる。
【０００３】
［定義］
本出願では、「ＩＩＩ−Ｖ族半導体」、「ＩＩＩ−Ｖ族デバイス」またはこれに類する用語は、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する化合物半導体を意味する。この化合物半導体は、これらに限定するものではないが、例えば、窒化ガリウム（gallium nitride: GaN）、ヒ化ガリウム（gallium arsenide: GaAs）、窒化インジウムアルミニウムガリウム（indium aluminum gallium nitride: InAlGaN）、窒化インジウムガリウム（indium gallium nitride: InGaN）等を有する化合物半導体である。同様に、「ＩＩＩ族窒化物半導体」は、窒素および少なくとも１つのＩＩＩ族元素を有する化合物半導体を意味し、これらに限定するものではないが、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等である。
【０００４】
電力半導体デバイスは、種々の電子デバイスおよび電子システムに広く使用されている。このような電子デバイスおよび電子システムの例として、高電圧スイッチング回路を含む電源およびモータ制御器がある。ＧａＮ  ＨＥＭＴ、一般的にはＩＩＩ族窒化物ＨＥＭＴ、ＧａＮ  ＦＥＴ、またはＩＩＩ族窒化物トランジスタ（より一般的にはＩＩＩ−Ｖ族トランジスタ）は既知であり、これらは、例えば、高降伏電圧および高速スイッチングという特性を有することから使用される。特定の用途においては、ショットキーダイオード等のダイオードは、ＩＩＩ−Ｖ族トランジスタと並列に配置することができる。この場合、ダイオードのアノードはＩＩＩ−Ｖ族トランジスタのソースに接続され、ダイオードのカソードはＩＩＩ−Ｖ族トランジスタのドレインに接続される。
【０００５】
現代の電子システムに求められる性能要件はより厳しくなっており、半導体デバイス内の電力損失が、これはスイッチング速度にも影響を与えるものであるが、重要性を増している。高電圧スイッチング回路においては、例えば、ＩＩＩ−Ｖ族トランジスタは高降伏電圧を有することが望ましい。しかしながら、従来は、ＩＩＩ−Ｖ族トランジスタは、実行能力を犠牲にすることにより高降伏電圧を提供してきた。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供することにより、従来技術の欠点および欠陥を解決する必要がある。
【課題を解決するための手段】
【０００７】
本発明は、少なくとも１つの図面について示され、及び／又は、説明されるように、また、より完全には特許請求の範囲に記載されるように、モノリシック集積された効率的な高電圧スイッチング回路を提供する。
【図面の簡単な説明】
【０００８】
【図１】例示的なＩＩＩ−Ｖ族半導体デバイスの断面図である。
【図２Ａ】シリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを含む例示的な回路である。
【図２Ｂ】図２Ａの回路に対応する本発明の一実施形態による例示的なモノリシック集積構造である。
【図３】図２Ｂのモノリシック集積構造に対応する本発明の一実施形態による例示的なモノリシック集積構造の拡大図である。
【図４】本発明の一実施形態による効率的な高電圧スイッチング回路である。
【図５Ａ】図４の回路のさらなる集積に対応する集積構造の一実施形態を、レイアウトまたはフロアプランレベルで示した図である。
【図５Ｂ】図４の回路のさらなる集積に対応する集積構造の他の実施形態を、レイアウトレベルまたはフロアプランレベルで示した図である。
【発明を実施するための形態】
【０００９】
本発明は、効率的な高電圧スイッチング回路およびそのモノリシック集積を目的とする。以下の説明には、本発明の実施態様に関する特定の情報が含まれる。当業者であれば理解できるように、本発明は、本出願で説明する特定の方法とは異なる方法によっても実施可能である。さらに、本発明を不明確にしないために、本発明の特定の細部についての説明は省略した。
【００１０】
本出願の図面およびこれらに関連する詳細な説明は、本発明の例示的な実施形態に関するものにすぎない。簡潔さを保つために、本発明の他の実施形態は、本出願では具体的に説明せず、さらに、本出願の図面によって具体的に図示していない。
【００１１】
図１は、例示的なＩＩＩ−Ｖ族半導体デバイス１００の断面図を示し、より詳細には、ＩＩＩ族窒化物高電子移動度トランジスタ（III-Nitride high electron mobility transistor: HEMT）を示す。他の実施形態においては、ＩＩＩ−Ｖ族半導体デバイス１００は、例えば、ＩＩＩ族窒化物ＦＥＴ、または、本明細書では具体的に記載しない他のＩＩＩ−Ｖ族トランジスタを備えることができる。基板Ｎ＋１０２は、シリコン基板内にＮ＋ドーパントを高濃度にドープしたシリコン層とすることができ、または、サファイア基板またはシリコンカーバイド基板上にエピタキシャル成長させたシリコンＮ＋ドープ層とすることもできる。Ｅｐｉ  Ｎ−層１０４として示す低濃度ドープエピタキシャルシリコン層は、基板Ｎ＋１０２上に形成される。
【００１２】
図１に示すように、ＩＩＩ−Ｖ族半導体デバイス１００は、さらに、Ｅｐｉ  Ｎ−層１０４上に配置されるバッファ層１０６を含む。バッファ層１０６は、例えば、窒化アルミニウム（ＡｌＮ）層とすることができる。ＩＩＩ−Ｖ族半導体デバイス１００においては、ＡｌＮ層上に、任意の遷移層を様々なアルミニウム濃度で形成することができる。遷移層１０８および１１０は、窒化アルミニウムガリウム（ＡｌＧａＮ）を備える。図示する実施例においては、遷移層１０８および１１０のアルミニウム濃度は、バッファ層１０６に近づくほど高くなり、ＧａＮ層１１２に近づくほど低くなる。
【００１３】
図１に示すように、窒化ガリウム（ＧａＮ）層１１２は、バッファ層１０６上（また、実施形態によっては任意の遷移層上）に形成される。さらに、比較的薄いＡｌＧａＮ層１１４はＧａＮ層１１２上に形成される。従来技術において周知のように、ＡｌＧａＮ層１１４およびＧａＮ層１１２の境界面において、二次元電子ガス（two-dimensional electron gas: 2DEG）が生成される。
【００１４】
本実施例においては、ＩＩＩ−Ｖ族半導体デバイス１００は、ソース電極１１６、ドレイン電極１１８、およびゲート絶縁膜１２２上に形成されるゲート電極１２０を有する。図１は絶縁ゲートを示すが、ＩＩＩ−Ｖ族半導体デバイス１００のゲートは、絶縁ゲートとすることが必須ではない。例えば、他の実施形態においては、ゲートはショットキーゲートとすることができる。また、（通常ＯＮの）デプレションモードデバイス、または（通常ＯＦＦの）エンハンスメントモードデバイスとして動作するＩＩＩ−Ｖ族半導体デバイス１００の種々の実施形態を製造することが可能である。
【００１５】
ＩＩＩ−Ｖ族半導体デバイス等のＩＩＩ−Ｖ族半導体デバイス１００は、例えば、これらが高降伏電圧および高スイッチング速度であることにより使用されているが、これらの製造は、一般的に通常使用されているシリコンデバイスとは多くの場合互換性がない。例えば、ＧａＮ（またはＩＩＩ族窒化物）デバイス等のＩＩＩ−Ｖ族半導体デバイスは、シリコンデバイスとは別に製造され、典型的には、２つのダイ（例えば、ＧａＮダイおよびシリコンダイ）となる。これらのダイは、パッケージの段階で相互に接続する必要がある。別個のダイとすることは、製造コスト、パッケージングコストおよびプリント基板上の占有領域を増加させ、結果的に、パッケージングおよびプリント基板の段階で相互接続を要求されることにより、寄生インダクタンス、寄生キャパシタンスおよび寄生抵抗を増加させる。また、組立コスト、複雑性の増加、および、製造収率の減少もあり、別個のダイとすることは極めて不利益である。
【００１６】
一実施形態においては、本発明は、シリコンダイオードとモノリシック集積した（すなわち、共通ダイの共通基板上に集積した）ＩＩＩ族窒化物デバイス（例えば、ＧａＮ  ＨＥＭＴ）を備える効率的な高電圧スイッチング回路を提供する。特に、例えば、シリコンショットキーダイオードのようなシリコンダイオードは、ＧａＮ  ＨＥＭＴのソースおよびドレインと並列に結合する。このシリコンダイオードおよびＧａＮ  ＨＥＭＴの並列配列は、高電圧ＧａＮ  ＨＥＭＴと直列接続する。結果的に得られるモノリシック集積デバイスは、例えば、多くの高電圧、高パワーのスイッチング用途に使用することができる。シリコンダイおよびＧａＮ  ＨＥＭＴの並列配置の実施形態は、以下、図１〜図３に示される。
【００１７】
図２Ａを参照すると、図２Ａは、シリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを有する例示的な回路を示す。図２Ａにおいては、例示的な回路２００は、ＧａＮ  ＨＥＭＴ２２８のソースおよびドレインと並列に結合するシリコンショットキーダイオード２２６を備える。図２Ａに示すように、シリコンショットキーダイオード２２６のアノードは、ＧａＮ  ＨＥＭＴ２２８のソースにノード２３０において接続し、シリコンショットキーダイオード２２６のカソードは、ＧａＮ  ＨＥＭＴ２２８のドレインにノード２３２において接続する。回路２００の従来の実施態様においては、ショットキーダイオード２２６およびＧａＮ  ＨＥＭＴ２２８は、異なるダイの異なる基板上に形成された別個の電気部品である。しかしながら、本発明の一実施形態においては、例えば、図２Ｂに示して関連説明をするように、シリコンショットキーダイオード２２６およびＧａＮ  ＨＥＭＴ２２８はモノリシック集積することができる。
【００１８】
図２Ｂを参照すると、図２Ｂは図２Ａの回路に対応し、本発明の一実施形態による例示的なモノリシック集積構造を示す。図２Ｂにおいては、ＧａＮ  ＨＥＭＴ構造２５０は、基板Ｎ＋２０２上に形成されたＩＩＩ−Ｖ族トランジスタを有する。図２ＢのＧａＮ  ＨＥＭＴ構造２５０の種々の特徴は、図１に関連して説明しており、図２Ｂの説明においては繰り返さない。例えば、図２Ｂの要素は、図１において類似の参照番号を有する要素に対応する。例えば、ＡｌＧａＮ層２１４、ＧａＮ層２１２、4および遷移層２１０，２０８は、図１におけるＡｌＧａＮ層１１４、ＧａＮ層１１２、および遷移層１１０，１０８に対応し、その他も同様である。ＧａＮ  ＨＥＭＴ構造２５０を実施例とするが、本発明の概念は、ＧａＮ  ＦＥＴにも適用でき、また、他のＩＩＩ族窒化物構造またはＩＩＩ−Ｖ族トランジスタ構造を用いて製造されたＨＥＭＴおよびＦＥＴにも適用できる。
【００１９】
図２Ｂに示すように、ＧａＮ  ＨＥＭＴ構造２５０のソース２１６は、Ｅｐｉ  Ｎ−層２０４（例えば、Ｓｉの低濃度ドープ領域）に、図２Ｂにおいて「アノードビア」と記載される相互接続金属配線２３６およびビア２３８を介して接続する。アノードビア２３８の底部にある金属コンタクト２４０は、例えば、白金、アルミニウムまたは他の適切な金属であるショットキーメタルを備える。
【００２０】
ショットキーダイオードは、Ｅｐｉ  Ｎ−層２０４の領域３００に生成される。この領域は図２Ｂにおいて破線で囲んだ領域であり、図３の拡大した構造３００においてより詳細に示される。ＧａＮ  ＨＥＭＴ２５０のドレイン２１８は、相互接続金属配線２４２および「カソードビア」と記載されるビア２４４を介して、例えばＮ＋シリコン層２０２である基板Ｎ＋２０２に接続する。このようにして、図２Ａにおけるシリコンショットキーダイオード２２６のアノードは、金属コンタクト２４０に対応し、図２Ａにおけるシリコンショットキーダイオード２２６のカソードは、カソードビア２４４を介してドレイン２１８に接続する基板Ｎ＋２０２に対応する。
【００２１】
ＧａＮ  ＨＥＭＴ構造２５０においては、アノードビア２３８は、ＩＩＩ−Ｖ族トランジスタに沿って延在してシリコンダイオードのアノードに接触し、カソードビア２４４は、ＩＩＩ−Ｖ族トランジスタに沿って延在して、シリコンダイオードのカソードに接触する。アノードビア２３８およびカソードビア２４４の深さは、一般的に、同じ深さではない。金属コンタクト２４０と基板Ｎ＋２０２との界面は極めて高い逆バイアスリーク電流および減少した降伏電圧を有し得るため、金属コンタクト２４０は、基板Ｎ＋２０２の代わりにＥｐｉ  Ｎ−層２０４と接触することが好ましい。したがって、金属コンタクト２４０は、Ｅｐｉ  Ｎ−層２０４と接触して良好なショットキー接触を生成し、より高い降伏電圧を支えることができる。Ｅｐｉ  Ｎ−層２０４は、例えば、約０．５〜１０ミクロンの厚さとすることができる。Ｅｐｉ  Ｎ−層２０４を厚く形成することによって、デバイスの降伏電圧を増大させることができる。
【００２２】
図２Ａにおいては、ＧａＮ  ＨＥＭＴ２２８のソースは、シリコンショットキーダイオード２２６のアノードにノード２３０において結合し、これは、図２Ｂの接続２３６に対応することができることに注目されたい。接続２３６は、従来技術で周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。同様に、図２Ａにおいては、ＧａＮ  ＨＥＭＴ２２８のドレインは、シリコンショットキーダイオード２２６のカソードにノード２３２において結合し、これは、図２Ｂの接続２４２に対応することができる。結合２４２は、従来技術で周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。図１におけるＩＩＩ−Ｖ族半導体デバイス１００と同様に、図２ＢのＧａＮ  ＨＥＭＴ構造２５０は、エンハンスメントモードＦＥＴまたはデプレションモードＦＥＴとすることができることに注目されたい。
【００２３】
降伏電圧をさらに向上させ、例えば、降伏電圧を３０ボルトまたは４０ボルトより高い電圧に引き上げることを、図３を参照して説明する。図３は、ショットキーダイオードの構造をより詳細に示す領域３００の拡大図を示す。図３においては、基板Ｎ＋３０２、Ｅｐｉ  Ｎ−層３０４、バッファ３０６、アノードビア３３８および金属コンタクト３４０は、それぞれ、図２における基板Ｎ＋２０２、Ｅｐｉ  Ｎ−層２０４、バッファ層２０６、アノードビア２３８および金属コンタクト２４０に対応する。
【００２４】
ショットキーダイオードのコーナー部３４６および３４８における早期降伏を解決するために、Ｐ＋領域において、例えば、金属コンタクト３４０が堆積するコーナー部３４６および３４８の隣接部において、角度を付けたＰ＋注入を使用することができる。好適な方法によれば、アノードビア３３８を充填する直前に、トレンチのコーナー部３４６および３４８において、角度を付けたＰ＋注入が実施される。ボロンのような典型的なＰ＋ドーパントを使用することができる。コーナー部３４６および３４８をＰ＋領域で密封することにより、結果的に「結合ショットキー（merged Schottky）」デバイスを形成する。結合ショットキーデバイスは、ＰＮ接合とショットキーダイオードを結合する。Ｐ＋ドーパントを注入する代わりに、アノードの中央領域はブロックまたはマスクされ、これにより金属コンタクト３４０がＥｐｉ  Ｎ−層３０４と接する領域におけるコーナー部にのみ、Ｐ＋ドーパントは拡散される。結合したデバイスは、コーナー部３４６および３４８においてＰＮ接合を有するショットキーダイオードである。依然として、Ｐ＋領域の間に位置する金属コンタクト３４０の中央においては、ショットキー動作（schottky action）が存在する。
【００２５】
コーナー部３４６および３４８におけるＰ＋領域は、２つの理由から降伏電圧能力を増大する。第１に、ＰＮ接合（すなわち、コーナー部３４６および３４８）は、電場を広げ、コーナー部３４６および３４８に集まる電場を減少させるのに役立つ。第２に、ショットキーダイオードに逆バイアスがかかると、Ｐ＋領域のコーナー部３４６および３４８付近において空乏領域が延びる。これによりショットキーダイオードはピンチオフ（pinch off）し、逆リーク電流が低減するため、このショットキーダイオードとＰＮ接合との結合構成により、リーク電流がより小さくなり、降伏電圧がより高くなるため、より高い電圧を使用することが可能となる。特定の実施形態においては、コーナー部３４６および３４８のＰ＋領域によって、ショットキーダイオードの降伏電圧を１００ボルト以上に上昇させることができる。
【００２６】
シリコンショットキーダイオードの使用は、ＧａＮショットキーダイオードの使用に対し、利点をもたらすことに注目されたい。例えば、シリコンショットキーダイオードの順バイアス電圧は、ＧａＮショットキーダイオードの順バイアス電圧に比べて極めて低い。さらに、ＧａＮショットキーダイオードを作製するためには、金、銅またはニッケルのような金属が、金属コンタクト３４０におけるショットキー金属として必要になるが、これは、一般に、シリコンＣＭＯＳプロセスと互換性がない。本発明のモノリシック集積デバイスは、しかしながら、シリコンＣＭＯＳの製造設備において製造することが可能であり、結果的に大幅にコストを軽減することができる。
【００２７】
図４は、本発明の一実施形態による、効率的な高電圧スイッチング回路を示す。図４に示すように、回路４００は、４２８および４６０として示すトランジスタに、ＧａＮ  ＨＥＭＴまたはＧａＮ  ＦＥＴ（または他のＩＩＩ族窒化物やＩＩＩ−Ｖ族トランジスタ）を用い、また、シリコンショットキー（またはＰＮ接合）ダイオード４２６を用いる。シリコンショットキーダイオード４２６は、図１〜図３に関連して説明した上述の方法で、図４に示すようにＧａＮデバイス４２８および４６０と集積することができる。さらに、図４において示さなかった種々の構造も、図１、図２Ｂおよび図３に関連して説明した構造と同様のものとすることができる。
【００２８】
図４を参照すると例えば、ＧａＮ  ＨＥＭＴまたはＧａＮ  ＦＥＴであるＧａＮデバイス４２８は、エンハンスメントモードトランジスタまたはデプレションモードトランジスタとすることができるが、エンハンスメントトランジスタであることが好ましい。ＧａＮデバイス４２８は、「低〜中」電圧のＧａＮデバイスであり、降伏電圧は１０〜５０ボルトの範囲である。高電圧ＧａＮデバイス４６０の降伏電圧は、典型的に１００ボルト以上（例えば、１００〜１２００ボルト）であり、エンハンスメントモードデバイスまたはデプレションモードデバイスとすることができるが、デプレションモードデバイスであることが好ましい。
【００２９】
図４に示すように、ＧａＮデバイス４２８は、シリコンダイオード（シリコンショットキーダイオードまたはＰＮ接合ダイオード）４２６と並列に接続される。シリコンダイオード４２６とＧａＮデバイス４２８との並列接続は、高電圧ＧａＮデバイス４６０と直列に接続する。高電圧ＧａＮデバイス４６０のゲートは、ＧａＮデバイス４２８のソースとノード４６２において結合する。回路４００は、３つの端子を有し外部回路と結合可能であることが示されている。端子４６４はノード４６２と接続し、端子４３４はＧａＮ  ＨＥＭＴ４２８のゲートと接続し、端子４６６はＧａＮ  ＨＥＭＴ４６０のドレインと接続する。図１〜図３に関連して説明したシリコン／ＧａＮ半導体集積構造は、図４の回路に適用できることに注目されたい。
【００３０】
本発明によると、図４の回路４００は、モノリシックの（１つのダイ、または、共通または１つの基板を使用した）、直列接続した通常オフの高電圧スイッチとして実現することができる。このように、低電圧の高効率シリコンダイオード４２６（ショットキーダイオードまたはＰＮ接合ダイオードとすることができる）は、高性能の低〜中電圧ＧａＮデバイス４２８と並列に配置される。いくつかの実施形態においては、ＧａＮデバイス４２８は、図２ＢのＧａＮ  ＨＥＭＴ構造２５０に対応する。シリコンダイオード４２６およびＧａＮデバイス４２８と、高電圧ＧａＮデバイス４６０との直列接続は、２つの高性能デバイスであるシリコンダイオード４２６およびＧａＮデバイス４２８を並列配置した高性能スイッチを使用しているものの、結果的に高電圧処理能力を有する。したがって、最終的には、高性能の高電圧スイッチであって、低電圧デバイスの入力ゲート特性を有する高電圧スイッチとなる。さらに、回路４００はモノリシック集積回路として実現されるので、回路４００は、図１〜図３に関連して説明した種々の利点を備え、さらに、上述した２つの別個のダイとした場合の欠点を解決する。例えば、回路４００に対応するモノリシック構造は、パッケージングが極めて容易であり、高電圧ＧａＮデバイス４６０のソースと低電圧ＧａＮデバイス４２８のドレインとの間の寄生インダクタンスを削減する。
【００３１】
図５Ａは、図４の回路に対応する本発明の一実施形態によるモノリシック集積構造５８０を示す。特に、図５Ａは、レイアウトまたはフロアプラン段階における図４の回路４００のさらなる集積化に対応する集積構造５８０を示す（この構造は、図１〜図３示され、関連して説明した集積構造に加えて採用することができる）。集積構造５８０は、ＧａＮデバイス５２８および５６０を有し、これらはそれぞれ図４のＧａＮデバイス４２８および４６０に対応する。
【００３２】
集積構造５８０においては、ＧａＮデバイス５２８はソース５１６およびゲート５２０を有し、ＧａＮデバイス５６０はドレイン５６４およびゲート５６６を有する。集積構造５８０は、さらに、共有されるソース／ドレイン５６２を有し、これは、ＧａＮデバイス５６０のソースがＧａＮデバイス５２８のドレインとレイアウト段階において共有されたものであり、結果的に集積度を高めている。
【００３３】
図５Ａにおいては、レイアウトされたＧａＮデバイス５２８およびＧａＮデバイス５６０のソース、ゲートおよびドレインのフィンガーの一部が示されている。当技術分野で周知のように、図５Ａのフィンガー構造を多数回繰り返して所望のトランジスタサイズとすることができるが、図５Ａにおいては、１つのフィンガー構造のみを示している。上述のように、ＧａＮ５２８のドレインとＧａＮ５６０のソースとは、領域５６２において共有される。この技術は、ダイ上における占有領域を低減するだけでなく、この構造でなければＧａＮ５２８のドレインとＧａＮ５６０のソースとの接続に生じてしまう寄生インダクタンスおよび寄生抵抗を削減する。このような寄生インダクタンスおよび寄生抵抗の削減は、例えば、結果的に図４に示す回路４００のノイズおよびリンギング（ringing）を減少させ、安定性を向上させ、性能を向上させる。したがって、一実施形態によれば、２つの別個のダイとした場合の欠点を削減することができる（図１〜図３に関連して説明したシリコン／ＧａＮ集積方式によって）。図５Ａに示すレイアウトを使用すれば、さらなる集積化を達成することができる。
【００３４】
図５Ｂを参照すると、図５Ｂは、図４の回路に対応する本発明の一実施形態によるモノリシック集積構造５９０を示す。図５Ｂにおいては、レイアウトされたＧａＮデバイス５２８およびＧａＮデバイス５６０のソース、ゲートおよびドレインのフィンガーの一部を示す。当技術分野で周知のように、図５Ｂのフィンガー構造を多数回繰り返して所望のトランジスタサイズとすることができるが、図５Ｂにおいては、１つのフィンガー構造のみを示している。図５Ｂに示す実施形態においては、ＧａＮデバイス５２８のドレイン５１８とＧａＮデバイス５６０のソース５６６とは、金属配線部５６８と、コンタクト５７０および５７２のような金属配線によって、互いに接続される。典型的には、多数の金属配線部が使用される。図５Ｂにおいては、このような金属配線部の一実施例のみを示す。図５Ｂによると、２つの別個のダイとした場合の種々の欠点は、図１〜図３に関連して説明したシリコン／ＧａＮ集積方式によって削減でき、ＧａＮ５２８のドレイン５１８とＧａＮ５６０のソース５６６との間の接続による少量の寄生インダクタンスおよび寄生抵抗のみが存在する。
【００３５】
したがって、上述の種々の実施形態によると、本発明は、効率的な高電圧スイッチング回路を達成する。一実施形態においては、シリコンダイオードはＧａＮ  ＨＥＭＴのソースおよびドレインと並列に結合し、このシリコンダイオードとＧａＮ  ＨＥＭＴとの並列配置は、高電圧ＧａＮ  ＨＥＭＴと直列に接続する。結果的に得られるスイッチング回路は、高電圧処理能力、実行能力および入力ゲート特性を提供することができる。スイッチング回路をモノリシックに形成することによって、製造コスト、パッケージングコストおよびプリント基板上における占有領域を低減することができる。さらに、パッケージングおよびプリント基板の段階における相互結合を削減することによって、寄生インダクタンス、寄生容量および寄生抵抗を低減することができる。１つの特定の実施例においては、本発明は、さらに、ダイ上の占有面積を低減して、寄生インダクタンスおよび寄生抵抗を削減する。これは、結果的に、例えば、スイッチング回路のノイズおよびリンギングを低減し、安定性を向上させ、スイッチング回路の性能を向上させる。
【００３６】
本発明の上記説明から、種々の技術を使用して、本発明の範囲から逸脱することなく本発明の概念を実行することができることは明らかである。さらに、本発明を、特定の実施形態に関連して特に説明してきたが、当業者は、本発明の精神および範囲を逸脱することなく、形態および詳細に変化を加えることができることを理解するであろう。したがって、説明した実施形態は、全ての点において、例示的なものであって、限定的なものではないとして、考慮されるべきである。本発明は、本出願で説明した特定の実施形態に限定されるものではなく、本発明の範囲から逸脱することなく多くの改変、修正および代替が可能であることを理解すべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【外国語明細書】
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