(57)【要約】【課題】リダンダンシ処理の一環であるバッファメモリ１４の走査時間を短縮する。【解決手段】メモリ試験装置は、ＤＵＴの良否判定を行う判定部と、判定部から出力されたフェイルデータを格納するフェイルメモリと、フェイルメモリに格納されているフェイルデータのデータフォーマットを変換するフォーマット変換部と、フォーマット変換部により変換されたフェイルデータを格納するバッファメモリと、バッファメモリをアドレス毎に走査して、ＤＵＴのＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部とを備える。フォーマット変換部は、フェイルメモリにおける１つのアドレス上に、ＤＵＴの各ＩＯにおける１アドレス分のフェイルデータが格納されているデータフォーマットから、バッファメモリにおける１つのアドレス上に、ＤＵＴの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるようにフェイルデータのデータフォーマットを変更する。【選択図】図３
2011081856.tif 000002
【特許請求の範囲】
【請求項１】
メモリ空間におけるアドレスがＩＯ毎に振られた被試験メモリの良否判定を行う判定部と、
前記判定部から判定結果として出力されたフェイルデータを格納するフェイルメモリと、
前記フェイルメモリに格納されているフェイルデータのデータフォーマットを変換するフォーマット変換部と、
前記フォーマット変換部により変換されたフェイルデータを格納するバッファメモリと、
前記バッファメモリをアドレス毎に走査して、被試験メモリのＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部とを備え、
前記フォーマット変換部は、前記フェイルメモリにおける１つのアドレス上に、被試験メモリの各ＩＯにおける１アドレス分のフェイルデータが格納されているデータフォーマットから、前記バッファメモリにおける１つのアドレス上に、被試験メモリの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるようにフェイルデータのデータフォーマットを変更することを特徴とするメモリ試験装置。
【請求項２】
メモリ空間におけるアドレスがＩＯ毎に振られた被試験メモリの良否判定を行う判定部と、
前記判定部から判定結果として出力されたフェイルデータを所定のデータフォーマットで構成するフェイルデータ構成部と、
前記フェイルデータ構成部により構成されたフェイルデータを格納するフェイルメモリと、
前記フェイルメモリに格納されたフェイルデータを転送する転送部と、
前記転送部により転送されたフェイルデータを格納するバッファメモリと、
前記バッファメモリをアドレス毎に走査して、被試験メモリのＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部とを備え、
前記フェイルデータ構成部は、前記フェイルメモリにおける１つのアドレス上に、被試験メモリの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるようにフェイルデータを構成することを特徴とするメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェイルデータを格納するバッファメモリを走査してリダンダンシ処理を行うメモリ試験装置に関する。
【背景技術】
【０００２】
近年の半導体メモリの高集積化・多機能化に伴い、その製造プロセスも微細かつ精密になってきており、全く欠陥の無いメモリ製品を作るのは事実上困難となっている。このため、発生した不良セルを事後的に救済する回路として複数の予備セルを含む救済ラインを予め作り込み、不良セルが検出された場合にこの不良セルを欠陥の無い予備セルで置換する方法を実施している。
【０００３】
具体的には、先ず、判定部が、被試験メモリに試験パターンを与え、被試験メモリからの出力と期待値パターンとを比較し、被試験メモリの良否（パス・フェイル）判定を行う。判定部から判定結果として出力されるフェイルデータはフェイルメモリに格納される。その後、フェイルデータはバッファメモリに転送され、リダンダンシ演算部がバッファメモリを走査してリダンダンシ処理を行う。フェイルデータをフェイルメモリからバッファメモリに転送することにより、リダンダンシ処理中においても被試験メモリに対して次の試験パターンを付与できるようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−８５２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、フェイルデータのデータフォーマットを維持したまま、フェイルメモリに格納されているフェイルデータをバッファメモリへ転送するため、バッファメモリにおける１つのアドレス上には、被試験メモリの各ＩＯにおける１アドレス分のフェイルデータのみが格納される。このため、バッファメモリをアドレス毎に走査して被試験メモリのＩＯ毎にリダンダンシ演算を行う際に、被試験メモリのＩＯ毎に、フェイルデータが格納されているバッファメモリの総てのアドレスを走査する必要があるので、アドレスを走査する回数がＩＯ数に比例して増加して、バッファメモリの走査時間が長くなってしまうという問題があった。
【０００６】
本発明は上記問題点に鑑みて成されたものであり、その目的は、リダンダンシ処理の一環であるバッファメモリの走査時間を短縮するメモリ試験装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、メモリ空間におけるアドレスがＩＯ毎に振られた被試験メモリ（以後、「ＤＵＴ」という）の良否判定を行う判定部と、判定部から判定結果として出力されたフェイルデータを格納するフェイルメモリと、フェイルメモリに格納されているフェイルデータのデータフォーマットを変換するフォーマット変換部と、フォーマット変換部により変換されたフェイルデータを格納するバッファメモリと、バッファメモリをアドレス毎に走査して、ＤＵＴのＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部とを備えるメモリ試験装置であって、フォーマット変換部が、フェイルメモリにおける１つのアドレス上に、ＤＵＴの各ＩＯにおける１アドレス分のフェイルデータが格納されているデータフォーマットから、バッファメモリにおける１つのアドレス上に、ＤＵＴの１つのＩ
Ｏにおける複数アドレス分のフェイルデータが格納されるようにフェイルデータのデータフォーマットを変更することである。
【０００８】
フェイルメモリに格納されているフェイルデータのデータフォーマットを変更せずにバッファメモリに転送する場合、バッファメモリにおける１つのアドレス上には、ＤＵＴの各ＩＯにおける１アドレス分のフェイルデータのみが格納される。このため、バッファメモリをアドレス毎に走査してＤＵＴのＩＯ毎にリダンダンシ演算を行う際に、ＤＵＴのＩＯ毎に、フェイルデータが格納されているバッファメモリの総てのアドレスを走査する必要があった。
【０００９】
これに対して、本発明の第１の特徴によれば、バッファメモリにおける１つのアドレス上に、ＤＵＴの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるように、フェイルデータのデータフォーマットを変更することにより、ＤＵＴのアドレス数よりも少ない数のアドレスを走査すれば、ＤＵＴのＩＯ毎にリダンダンシ演算を行うことができる。よって、ＤＵＴのＩＯ毎に走査するアドレス数が従来よりも減少するので、リダンダンシ処理においてバッファメモリを走査する時間が短縮され、ひいてＤＵＴの検査時間が短縮される。
【００１０】
本発明の第２の特徴は、メモリ空間におけるアドレスがＩＯ毎に振られたＤＵＴの良否判定を行う判定部と、判定部から判定結果として出力されたフェイルデータを所定のデータフォーマットで構成するフェイルデータ構成部と、フェイルデータ構成部により構成されたフェイルデータを格納するフェイルメモリと、フェイルメモリに格納されたフェイルデータを転送する転送部と、転送部により転送されたフェイルデータを格納するバッファメモリと、バッファメモリをアドレス毎に走査して、ＤＵＴのＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部とを備えるメモリ試験装置であって、フェイルデータ構成部が、フェイルメモリにおける１つのアドレス上に、ＤＵＴの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるようにフェイルデータを構成することである。
【００１１】
本発明の第２の特徴によれば、フェイルデータ構成部が、フェイルメモリにおける１つのアドレス上に、ＤＵＴの１つのＩＯにおける複数アドレス分のフェイルデータが格納されるように、フェイルデータを構成することにより、同様なデータフォーマットを有するフェイルデータがバッファメモリにも格納されることになるので、ＤＵＴのアドレス数よりも少ない数のアドレスを走査すれば、ＤＵＴのＩＯ毎にリダンダンシ演算を行うことができる。よって、ＤＵＴのＩＯ毎に走査するアドレス数が従来よりも減少するので、リダンダンシ処理においてバッファメモリを走査する時間が短縮され、ひいてＤＵＴの検査時間が短縮される。
【発明の効果】
【００１２】
本発明のメモリ試験装置によれば、リダンダンシ処理の一環であるバッファメモリの走査時間を短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係わるメモリ試験装置の構成を示すブロック図である。
【図２】図２（ａ）〜図２（ｄ）はＤＵＴ１６のＩＯ０〜ＩＯ３のレイアウト及び走査順序を示す模式図である。
【図３】図３（ａ）は、フェイルメモリ１２に格納されたフェイルデータＦＤのデータフォーマットの一例を示す模式図であり、図３（ｂ）は、バッファメモリ１４に格納されたフェイルデータＦＤ’のデータフォーマットの一例を示す模式図である。
【図４】本発明の第２の実施の形態に係わるメモリ試験装置の構成を示すブロック図である。
【図５】バッファメモリ１４に格納されたフェイルデータＦＤ’のデータフォーマットの他の例を示す模式図である。
【図６】従来技術に係わるメモリ試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下図面を参照して、本発明の実施の形態を説明する。なお、図面の記載において同一部分には同一符号を付して説明を省略する。
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係わるメモリ試験装置の構成を説明する。本発明の第１の実施の形態に係わるメモリ試験装置は、メモリ空間におけるアドレスがＩＯ毎に振られたＤＵＴ１６の良否判定を行う判定部１１と、判定部１１から判定結果として出力されたフェイルデータＦＤを格納するフェイルメモリ１２と、フェイルメモリ１２に格納されているフェイルデータＦＤのデータフォーマットを変換するフォーマット変換部１３と、フォーマット変換部１３により変換されたフェイルデータＦＤ’を格納するバッファメモリ１４と、バッファメモリ１４をアドレス毎に走査して、ＤＵＴ１６のＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部１５とを備える。
【００１５】
フェイルメモリ１２に格納されるフェイルデータのデータフォーマットは、フェイルメモリ１２における１つのアドレス上に、ＤＵＴ１６の各ＩＯにおける１アドレス分のフェイルデータが格納されるものである。フォーマット変換部１３は、フェイルメモリ１２に格納されているフェイルデータＦＤのデータフォーマットを、バッファメモリ１４における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける複数アドレス分のフェイルデータが格納されるように変更する。
【００１６】
図２（ａ）〜図２（ｄ）を参照して、ＤＵＴ１６のＩＯ０〜ＩＯ３のレイアウト及び走査順序を説明する。ＤＵＴ１６の内部セルは、直交するＸ方向及びＹ方向の各々に付与されたＸアドレス及びＹアドレスによる２次元アドレスで構成されている。メモリ空間における２次元アドレスはＩＯ毎に振られている。ＤＵＴ１６においてはＩＯ０〜ＩＯ３の４つのＩＯに２次元アドレスが振られ、Ｘ方向のアドレス数はｎであり、Ｙ方向のアドレス数はｍである。なお、アドレスは、アドレス用ビットで識別され、例えば、Ｘ方向のアドレス用ビットのビット数が３の場合、Ｘ方向のアドレス数はｎ＝２３＝８になる。
【００１７】
ＩＯ０〜ＩＯ３のそれぞれには、メイン領域と救済用セル領域とが配置されている。救済用セル領域は、メイン領域において発生した不良セルＦＢを事後的に救済する回路として複数の予備セルを含む救済ラインが形成された領域である。メイン領域において不良セルＦＢが検出された場合に、メイン領域の不良セルＦＢを救済用セル領域に形成された欠陥の無い予備セルで置換する。不良セルＦＢが検出された場合にこの不良セルＦＢを欠陥の無い予備セルで置換する処理を「リダンダンシ処理」という。
【００１８】
図２（ａ）〜図２（ｄ）に示すように、ＩＯ０〜ＩＯ３は同様な平面レイアウトを有する。図１の判定部１１は、ＤＵＴ１６の良否判定をＩＯ０〜ＩＯ３毎に行う。ＩＯ０〜ＩＯ３のそれぞれにおいて点線の矢印で示す順序で各ビットの良否判定を行う。即ち、最初のＹアドレスについてＸ方向にビットを順番に判定し、最初のＹアドレスのＸ方向の総てのビットの判定が終了した後に、次のＹアドレスについてＸ方向にビットを順番に判定する。この順番でＩＯ０に属する総てのビットの良否判定が終了した後に、次にＩＯ１について同様にして判定を実施する。
【００１９】
図１の判定部１１が良否判定を行うことにより、その判定結果として、図２（ａ）〜図２（ｄ）に示すように、検出した不良セルＦＢのアドレス及びＩＯを特定することができ
る。
【００２０】
図３（ａ）を参照して、フェイルメモリ１２に格納されたフェイルデータＦＤのデータフォーマットの一例を説明する。フェイルデータＦＤは、アドレス方向にＤＵＴ１６と同じアドレス数（ｍ×ｎ）、ビット方向にＤＵＴ１６のＩＯ数（４）と同じビット数（４ビット幅）のデータ格納領域に格納される。
【００２１】
ＩＯ０のｍ×ｎビット分のフェイルデータＦＤはフェイルメモリ１２のアドレス方向に１ビットずつ格納される。同様に、ＩＯ１〜ＩＯ３のｍ×ｎビット分のフェイルデータはそれぞれフェイルメモリ１２のアドレス方向に１ビットずつ格納される。このように、ＩＯ０〜ＩＯ３のｍ×ｎビット分のフェイルデータはそれぞれフェイルメモリ１２のアドレス方向に並べて格納される。換言すれば、フェイルメモリ１２における１つのアドレス上に、ＤＵＴ１６の各ＩＯにおける１アドレス分のフェイルデータが格納される
図３（ｂ）を参照して、バッファメモリ１４に格納されたフェイルデータＦＤ’のデータフォーマットの一例を説明する。フェイルデータＦＤ’は、フェイルメモリ１２と同様に、アドレス方向にＤＵＴ１６と同じアドレス数（ｍ×ｎ）、ビット方向にＤＵＴ１６のＩＯ数（４）と同じビット数（４ビット幅）のデータ格納領域に格納される。
【００２２】
ＩＯ０のｍ×ｎアドレス分のフェイルデータは、バッファメモリ１４のビット方向に１アドレス分ずつ格納される。バッファメモリ１４の１つのアドレスにはＩＯ０の４アドレス分のフェイルデータが格納されるので、ＩＯ０のｍ×ｎビット分のフェイルデータ全体はバッファメモリ１４の（ｍ×ｎ）／４ビット分のアドレス領域に格納することができる。同様に、ＩＯ１〜ＩＯ３のｍ×ｎビット分のフェイルデータは、それぞれバッファメモリ１４のビット方向に１アドレス分ずつ格納され、バッファメモリ１４の（ｍ×ｎ）／４ビット分のアドレスに格納される。
【００２３】
図１のフォーマット変換部１３は、フェイルメモリ１２からフェイルデータＦＤを読み出して、図３（ａ）に示すフェイルデータＦＤのデータフォーマットを、図３（ｂ）に示すフェイルデータＦＤ’のデータフォーマットに変換して、フェイルデータＦＤ’をバッファメモリ１４に書き込む。具体的に、フォーマット変換部１３は、１つのアドレスに含まれている複数のＩＯのフェイルデータを分離して、ＩＯ単位でフェイルデータをまとめ、バッファメモリ１４における１つのアドレスにＤＵＴ１６における４アドレス分のフェイルデータの割当を行う。
【００２４】
図１のリダンダンシ演算部１５は、リダンダンシ処理において、バッファメモリ１４に格納されたフェイルデータＦＤ’をバッファメモリ１４のアドレス毎に読み出し、ＤＵＴ１６のＩＯ毎にリダンダンシ演算を行う。先ず、ＤＵＴ１６のＩＯ０のフェイルデータＦＤ’が格納されたバッファメモリ１４の（ｍ×ｎ）／４ビット分のアドレスからフェイルデータＦＤ’を読み出し、ＩＯ０についてリダンダンシ演算を行う。その後、同様にして、ＤＵＴ１６のＩＯ１〜ＩＯ３について、フェイルデータＦＤ’の読み出し及びリダンダンシ演算を繰返し行う。
【００２５】
バッファメモリ１４をアドレス毎に走査してＤＵＴ１６のＩＯ毎にリダンダンシ演算を行う際に、ＤＵＴのＩＯ毎に、フェイルデータＦＤ’が格納されているバッファメモリ１４の（ｍ×ｎ）／４ビット分のアドレスを走査すればいい。したがって、ＤＵＴのＩＯ毎に、フェイルデータＦＤ’が格納されているバッファメモリ１４の（ｍ×ｎ）ビット分のアドレスを走査する場合に比べて、バッファメモリ１４のアドレスを走査する回数が１／４に短縮され、ひいてＤＵＴ１６の検査時間が短縮される。
【００２６】
また、総てのＩＯ０〜ＩＯ３についてのアドレス走査回数はｍ×ｎ回であって、ＩＯ数
に依らず、ＤＵＴ１６が有するビット数（ｍ×ｎ）と同じになる。
【００２７】
以上説明したように本発明の第１の実施の形態によれば、以下の作用効果が得られる。
【００２８】
図６に示すように、フェイルメモリ６２に格納されているフェイルデータｆｄのデータフォーマットを変更せずにバッファメモリ６４に転送する場合、図３（ａ）に示したように、バッファメモリ６４における１つのアドレス上には、ＤＵＴの各ＩＯにおける１つのアドレス分のフェイルデータのみが格納される。このため、リダンダンシ演算部６５が、バッファメモリ６４をアドレス毎に走査してＤＵＴ６６のＩＯ毎にリダンダンシ演算を行う際に、ＤＵＴ６６のＩＯ毎に、フェイルデータｆｄが格納されているバッファメモリ６４の総てのアドレスを走査する必要があった。
【００２９】
そこで、図３（ｂ）に示すように、バッファメモリ１４における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける複数アドレス（例えば４アドレス）分のフェイルデータが格納されるように、フェイルデータのデータフォーマットを変更することにより、ＤＵＴ１６のアドレス数よりも少ない数のアドレスを走査すれば、ＤＵＴ１６のＩＯ毎にリダンダンシ演算を行うことができる。
【００３０】
よって、ＤＵＴ１６のＩＯ毎に走査するアドレス数が従来よりも減少するので、リダンダンシ処理においてバッファメモリ１４を走査する時間が短縮され、ひいてＤＵＴ１６の検査時間が短縮される。
【００３１】
第１の実施の形態では、バッファメモリ１４における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける４アドレス分のフェイルデータを格納することにより、リダンダンシ演算部１５が走査するアドレス数はＤＵＴ１６のアドレス数の１／４になり、バッファメモリ１４を走査する回数及び時間も１／４に短縮される。
（第２の実施の形態）
図４を参照して、本発明の第２の実施の形態に係わるメモリ試験装置の構成を説明する。本発明の第２の実施の形態に係わるメモリ試験装置は、ＤＵＴ１６の良否判定を行う判定部１１と、判定部１１から判定結果として出力されたフェイルデータＦＤを所定のデータフォーマットで構成するフェイルデータ構成部２１と、フェイルデータ構成部２１により構成されたフェイルデータＦＤ’を格納するフェイルメモリ１２と、フェイルメモリ１２に格納されたフェイルデータＦＤ’をバッファメモリ１４へ転送する転送部２２と、転送部２２により転送されたフェイルデータＦＤ’を格納するバッファメモリ１４と、バッファメモリ１４をアドレス毎に走査して、ＤＵＴ１６のＩＯ毎にリダンダンシ処理を行うリダンダンシ演算部１５とを備える。
【００３２】
判定部１１から判定結果として出力されたフェイルデータＦＤのデータフォーマットは、例えば図３（ａ）に示したように、１つのアドレス上にＤＵＴ１６の各ＩＯにおける１アドレス分のフェイルデータが格納されるものである。フェイルデータ構成部２１は、判定部１１から判定結果として出力されたフェイルデータＦＤを、例えば図３（ｂ）に示したように、フェイルメモリ１２における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける複数アドレス（４アドレス）分のフェイルデータが格納されるようなデータフォーマットに構成する。フェイルデータ構成部２１は、構成したフェイルデータＦＤ’をフェイルメモリ１２に書き込む。転送部２２は、フェイルメモリ１２に格納されたフェイルデータＦＤ’を読み出してバッファメモリ１４へ書き込む。これにより、フェイルデータＦＤ’はデータフォーマットを維持したままバッファメモリ１４へ転送される。
【００３３】
第２の実施の形態に係わるメモリ試験装置のその他の構成は第１の実施の形態と同じであり、説明を省略する。
【００３４】
以上説明したように、第２の実施の形態に係わるメモリ試験装置によれば、以下の作用効果が得られる。
【００３５】
フェイルデータ構成部２１が、フェイルメモリ１２における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける複数アドレス（４アドレス）分のフェイルデータが格納されるようにフェイルデータＦＤ’を構成することにより、同様なデータフォーマットを有するフェイルデータＦＤ’がバッファメモリ１４にも格納されることになる。よって、第１の実施の形態と同様にして、リダンダンシ処理においてバッファメモリを走査する時間が短縮され、ひいてＤＵＴの検査時間が短縮される。
【００３６】
具体的には、フェイルメモリ１２における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける４アドレス分のフェイルデータを格納することにより、ＤＵＴ１６のＩＯ毎にリダンダンシ演算を行う際に、リダンダンシ演算部１５が走査するアドレス数はＤＵＴ１６のビット数の１／４になり、バッファメモリ１４を走査する回数及び時間も１／４に短縮される。
（変形例）
本発明は、バッファメモリ１４における１つのアドレス上に、ＤＵＴ１６の１つのＩＯにおける４アドレス分のフェイルデータが格納される場合に限らない。例えば、図５に示すように、フォーマット変換部１３あるいはフェイルデータ構成部がＤＵＴ１６の１つのＩＯにおける２アドレス分のフェイルデータが格納されるように、フェイルデータのデータフォーマットを変更あるいは構成しても良い。
【００３７】
具体的に、ＩＯ０及びＩＯ１のｍ×ｎビット分のフェイルデータは、バッファメモリ１４のビット方向に２アドレスずつ、同じアドレス領域に格納される。バッファメモリ１４の１つのアドレスにはＩＯ０の２アドレス分のフェイルデータとＩＯ１の２アドレス分のフェイルデータが格納されるので、ＩＯ０及びＩＯ１のｍ×ｎアドレス分のフェイルデータ全体はバッファメモリ１４の（ｍ×ｎ）／２アドレス分のアドレスに格納することができる。
【００３８】
同様に、ＩＯ２及びＩＯ３のｍ×ｎビット分のフェイルデータは、バッファメモリ１４のビット方向に２アドレスずつ、同じアドレス領域に格納される。バッファメモリ１４の１つのアドレスにはＩＯ２の２アドレス分のフェイルデータとＩＯ３の２アドレス分のフェイルデータが格納されるので、ＩＯ２及びＩＯ３のｍ×ｎアドレス分のフェイルデータ全体はバッファメモリ１４の（ｍ×ｎ）／２アドレス分のアドレスに格納することができる。
【００３９】
ＤＵＴ１６のＩＯ毎にリダンダンシ演算を行う際に、リダンダンシ演算部１５が走査するアドレス数はＤＵＴ１６のアドレス数の１／２になり、バッファメモリ１４を走査する回数及び時間も１／２に短縮される。
【００４０】
上記のように、本発明は、２つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。すなわち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【符号の説明】
【００４１】
１１    判定部
１２、６２    フェイルメモリ
１３    フォーマット変換部
１４、６４    バッファメモリ
１５、６５    リダンダンシ演算部
１６、６６    ＤＵＴ（被試験メモリ）
２１    フェイルデータ構成部
２２    転送部
６２    フェイルメモリ
６４    バッファメモリ
６５    リダンダンシ演算部
６６    ＤＵＴ
ＦＢ    不良セル
ＦＤ、ＦＤ’、ｆｄ    フェイルデータ
【図１】
2011081856.tif 000003
【図２】
2011081856.tif 000004
【図３】
2011081856.tif 000005
【図４】
2011081856.tif 000006
【図５】
2011081856.tif 000007
【図６】
2011081856.tif 000008