(57)【要約】【課題】被試験対象デバイスの各領域におけるフェイル数を表示し、フェイルの解析にかかる時間を短縮することが可能な半導体メモリ試験装置を実現する。【解決手段】被試験対象デバイスの試験結果であるフェイルビットマップデータをフェイル記憶部に記憶すると共に表示部に表示する半導体メモリ試験装置において、フェイル数を表示する被試験対象デバイスがユーザにより指定されるデバイス指定手段と、指定された被試験対象デバイスのフェイルビットマップデータをフェイル記憶部から取得するデータ取得手段と、ユーザにより予め指定された被試験対象デバイスの１つのページにおけるブロック数および領域のサイズに基づいてデータ取得手段にて取得されたフェイルビットマップデータからフェイル数を抽出するフェイル数抽出手段と、フェイル数抽出手段で抽出されたフェイル数を被試験対象デバイスの領域毎に表示部に表示させる表示制御手段とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験対象デバイスの試験結果であるフェイルビットマップデータをフェイル記憶部に記憶すると共に表示部に表示する半導体メモリ試験装置において、
フェイル数を表示する被試験対象デバイスが指定されるデバイス指定手段と、
このデバイス指定手段にて指定された被試験対象デバイスの前記フェイルビットマップデータを前記フェイル記憶部から取得するデータ取得手段と、
予め指定された前記被試験対象デバイスの１つのページにおけるブロック数および領域のサイズに基づいて前記データ取得手段にて取得されたフェイルビットマップデータからフェイル数を抽出するフェイル数抽出手段と、
このフェイル数抽出手段で抽出された前記フェイル数を前記被試験対象デバイスの前記領域毎に前記表示部に表示させる表示制御手段と
を備えたことを特徴とする半導体メモリ試験装置。
【請求項２】
前記表示制御手段は、
前記被試験対象デバイスが同一ページに複数のブロックを有する場合に、前記同一ページ内の全てのブロックにおける各領域の前記フェイル数を前記表示部に同時に表示させることを特徴とする
請求項１記載の半導体メモリ試験装置。
【請求項３】
前記表示制御手段は、
前記被試験対象デバイスが複数のページを有する場合に、前記各ページの同一ブロックにおける各領域の前記フェイル数を前記表示部に同時に表示させることを特徴とする
請求項１記載の半導体メモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）の試験結果であるフェイルビットマップデータをフェイル記憶部に記憶すると共に表示部に表示する半導体メモリ試験装置に関し、詳しくは、ＤＵＴの各領域におけるフェイル数を表示し、フェイルの解析にかかる時間を短縮することが可能な半導体メモリ試験装置に関するものである。
【背景技術】
【０００２】
ＤＵＴである半導体メモリは、通常、データを記憶する領域としてメイン領域とスペア領域を有している。半導体メモリの試験において、メイン領域に不良セル（以下、フェイルセルという）があった場合、そのセルをスペア領域の予備セル（以下、スペアセル）に置き換えることにより、半導体メモリを不良品から良品に救済することができる。
【０００３】
一般に、半導体メモリは、メイン領域の近傍にライン状にＸアドレスまたはＹアドレスの数だけ形成されたスペアセルの集合体であるスペアラインを複数有している。このスペアラインは、メイン領域のフェイルセルの代替記憶領域となる。
【０００４】
図５に半導体メモリの各領域の概念図を示す。領域は、メイン領域、スペア領域およびブランク領域の３つの領域に分けられる。さらに、スペア領域は、Ｘアドレス方向のフェイルを救済するためのＸスペア領域、Ｙアドレス方向のフェイルを救済するためのＹスペア領域、Ｘアドレス方向のフェイルとＹアドレス方向のフェイル両方を救済するためのＸＹスペア領域に分けられる。通常、試験の対象となる領域は、メイン領域とスペア領域である。
【０００５】
近年、半導体メモリは大容量化に伴って微細化が進んでおり、半導体メモリの試験では上述のメイン領域にあるフェイルセルをスペア領域のスペアセルを用いて救済する場合がほとんどである。半導体メモリ製造メーカとしては、損失を抑えるため（歩留まり率を上げるため）、このようなフェイルの救済は非常に重要な事項の１つとなっている。
【０００６】
半導体メモリ試験装置による試験でフェイルセルが検出された場合には、レーザーでＤＵＴ内の所定のパターンを切断し、フェイルセルをスペアセルに置き換える。これによりフェイルセルを救済でき、フェイルセルに起因するＤＵＴの不良を救済できる。
【０００７】
半導体メモリの試験においては、上述のメイン領域とスペア領域の両方に対して試験を行う。半導体メモリ試験装置は、ＤＵＴの全領域のメモリセルを試験し、そのメモリセルが良品（パス）であるか不良品（フェイル）であるかを示すフェイルビットマップデータを取得する。
【０００８】
半導体メモリ試験装置は、取得したフェイルビットマップデータに基づいて、フェイルの救済を行う。フェイルセルをスペアセルで置き換えられない場合、そのＤＵＴは、フェイルと判断される。
【０００９】
従来の半導体メモリ試験装置の表示の一例としては、ＤＵＴが形成されたウェハの形を表示し、表示されたウェハ上の該当するチップ（ＤＵＴ）の位置（座標）にパスまたはフェイルを表示させるものがある。
【００１０】
特許文献１には、各ＤＵＴの試験結果をロケーション情報等を把握しながらリアルタイムに確認することが可能な半導体試験装置が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２３５３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、従来では、ＤＵＴの領域別のフェイルセルの数を示すフェイル数を表示する機能が無かったため、半導体メモリ試験装置のユーザは、自分でフェイル数を数えたり、ユーザが領域を指定して、フェイルサーチ機能を用いてフェイル数を数えていた。フェイルサーチ機能とは、指定された範囲内のフェイルをソフトウェア等が抽出して数えるというものである。
【００１３】
半導体メモリの試験では、同時に数百個の半導体メモリが試験されるため、上述のようにユーザが手動で領域別のフェイル数を数えるのはかなりの手間が必要になり、ＤＵＴの各領域におけるフェイルの解析に時間がかかるという問題があった。
【００１４】
そこで本発明の目的は、ＤＵＴの各領域におけるフェイル数を表示し、フェイルの解析にかかる時間を短縮することが可能な半導体メモリ試験装置を実現することにある。
【課題を解決するための手段】
【００１５】
請求項１記載の発明は、
被試験対象デバイスの試験結果であるフェイルビットマップデータをフェイル記憶部に記憶すると共に表示部に表示する半導体メモリ試験装置において、
フェイル数を表示する被試験対象デバイスが指定されるデバイス指定手段と、
このデバイス指定手段にて指定された被試験対象デバイスの前記フェイルビットマップデータを前記フェイル記憶部から取得するデータ取得手段と、
予め指定された前記被試験対象デバイスの１つのページにおけるブロック数および領域のサイズに基づいて前記データ取得手段にて取得されたフェイルビットマップデータからフェイル数を抽出するフェイル数抽出手段と、
このフェイル数抽出手段で抽出された前記フェイル数を前記被試験対象デバイスの前記領域毎に前記表示部に表示させる表示制御手段と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記表示制御手段は、
前記被試験対象デバイスが同一ページに複数のブロックを有する場合に、前記同一ページ内の全てのブロックにおける各領域の前記フェイル数を前記表示部に同時に表示させることを特徴とするものである。
請求項３記載の発明は、請求項１記載の発明において、
前記表示制御手段は、
前記被試験対象デバイスが複数のページを有する場合に、前記各ページの同一ブロックにおける各領域の前記フェイル数を前記表示部に同時に表示させることを特徴とするものである。
【発明の効果】
【００１６】
本発明によれば、以下のような効果がある。
被試験対象デバイスの試験結果であるフェイルビットマップデータをフェイル記憶部に記憶すると共に表示部に表示する半導体メモリ試験装置において、フェイル数を表示する被試験対象デバイスが指定されるデバイス指定手段と、デバイス指定手段にて指定された被試験対象デバイスのフェイルビットマップデータをフェイル記憶部から取得するデータ取得手段と、予め指定された被試験対象デバイスの１つのページにおけるブロック数および領域のサイズに基づいてデータ取得手段にて取得されたフェイルビットマップデータからフェイル数を抽出するフェイル数抽出手段と、フェイル数抽出手段で抽出されたフェイル数を被試験対象デバイスの領域毎に表示部に表示させる表示制御手段とを備えたことにより、被試験対象デバイスの各領域におけるフェイル数を容易に認識することができるので、フェイルの解析にかかる時間を短縮することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体メモリ試験装置のフェイル解析部分の一実施例を示した構成図である。
【図２】半導体メモリ試験装置におけるフェイル数表示時の動作を示すフローチャートである。
【図３】半導体メモリのフェイル数を抽出する対象領域を説明する説明図である。
【図４】フェイル数表示の一例である。
【図５】半導体メモリの各領域の概念図である。
【発明を実施するための形態】
【００１８】
以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体メモリ試験装置のフェイル解析部分の一実施例を示した構成図である。なお、半導体メモリ試験装置のフェイル解析は、パソコンやワークステーション（ＥＷＳ：Engineering WorkStation）上で解析用ソフトウェアを用いて行う。
【００１９】
図１において、半導体メモリ試験装置１０は、フェイル記憶部１、デバイス指定手段２、データ取得手段３、フェイル数抽出手段４、表示部５および表示制御手段６を有している。
【００２０】
フェイル記憶部１は、試験が行われたＤＵＴのフェイルビットマップデータが記憶されており、半導体メモリ試験装置のフェイルメモリ（図示せず）やハードディスク等に該当する。デバイス指定手段２は、フェイル数を表示するＤＵＴがユーザにより指定される。具体的には、ＧＵＩ（Graphical User Interface）等を用いて、フェイル数を表示したいＤＵＴをユーザが選択して指定する。
【００２１】
データ取得手段３は、デバイス指定手段２にて指定されたＤＵＴのフェイルビットマップデータをフェイル記憶部１から取得する。フェイル数抽出手段４は、データ取得手段３にて取得されたフェイルビットマップデータからデバイス指定手段２にて指定されたＤＵＴの各領域におけるフェイル数を抽出する。
【００２２】
表示部５は、ＤＵＴの各領域のフェイル数を表示するディスプレイである。表示制御手段６は、フェイル数抽出手段４にて抽出された各領域のフェイル数を表示部５に表示させる。
【００２３】
このような半導体メモリ試験装置の動作を図２〜図４を用いて説明する。
図２は、半導体メモリ試験装置におけるフェイル数表示時の動作を示すフローチャートである。図３は、半導体メモリのフェイル数を抽出する対象領域を説明する説明図である。図４は、フェイル数表示の一例である。
【００２４】
半導体メモリ試験装置において、ＤＵＴの試験が行われるとメモリセルがパスであるかフェイルであるかを示すフェイルビットマップデータがフェイル記憶部１に記憶される。半導体メモリ試験装置のユーザは、デバイス指定手段２にて表示部５に各領域のフェイル数を表示させたいＤＵＴを選択して指定する（図２のＳ００１）。
【００２５】
データ取得手段３は、デバイス指定手段２にて指定されたＤＵＴのフェイルビットマップデータをフェイル記憶部１から取得する（図２のＳ００２）。フェイル数抽出手段４は、データ取得手段３にて取得されたフェイルビットマップデータからデバイス指定手段２にて指定されたＤＵＴの各領域におけるフェイル数を抽出する（図２のＳ００３）。
【００２６】
具体的には、半導体メモリ試験装置のユーザは、半導体メモリを試験するためのテストプログラムに、半導体メモリの１つのページにおけるブロック数、各領域のサイズ（メイン領域、Ｘスペア領域、Ｙスペア領域、ＸＹスペア領域およびブランク領域のそれぞれのサイズ）を予め指定しておく。半導体メモリにおけるページとは、半導体メモリのアドレス空間を一定サイズで分割したものをいう。
【００２７】
また、ブロックとは、図５に示すように、メイン領域、スペア領域およびブランク領域から構成される単位をいう。半導体メモリの構成によっては、ページを複数有し、それぞれのページに複数のブロックを有するものもある。
【００２８】
フェイル数抽出手段４は、ユーザにより予め指定されたＤＵＴの１つのページにおけるブロック数、各領域のサイズに基づき、フェイルビットマップデータから各領域におけるフェイル数を抽出する。すなわち、フェイル数抽出手段４は、ＤＵＴが有する各ページにおける各ブロックの抽出対象領域のフェイル数を抽出する。
【００２９】
例えば、図３に示すように、抽出対象領域が、メイン領域、Ｘスペア領域、Ｙスペア領域およびＸＹスペア領域であれば、フェイル数抽出手段４は、各ページにおける各ブロックのメイン領域、Ｘスペア領域、Ｙスペア領域およびＸＹスペア領域のフェイル数を抽出する。
【００３０】
表示制御手段６は、フェイル数抽出手段４にて抽出された各領域のフェイル数を表示部５に表示させる（図２のＳ００４）。例えば、ＤＵＴが同一ページに複数のブロックを有する場合に、表示制御手段６は、同一ページ内の全てのブロックにおける各領域のフェイル数を表示部５に表示させる。
【００３１】
図４に示す表示例は、同一ページに４つのブロックを有するＤＵＴの場合を示している。それぞれのブロックは、図３に示すように、メイン領域、Ｘスペア領域、Ｙスペア領域およびＸＹスペア領域が抽出対象領域となっている。
【００３２】
図４において、紙面向かって左から第１ブロック、第２ブロック、第３ブロック、第４ブロックとなっている。第１ブロックは、メイン領域のフェイル数が９８個、Ｘスペア領域のフェイル数が４個、Ｙスペア領域のフェイル数が１６個、ＸＹスペア領域のフェイル数が０個であることを示している。
【００３３】
同様に、第２ブロックは、メイン領域のフェイル数が５１２個、Ｘスペア領域のフェイル数が２個、Ｙスペア領域のフェイル数が８個、ＸＹスペア領域のフェイル数が１個であることを示している。以下同様に、第３ブロックおよび第４ブロックも各領域のフェイル数を示している。
【００３４】
このように、ユーザが、デバイス指定手段２にて表示部５に各領域のフェイル数を表示させたいＤＵＴを指定し、フェイル数抽出手段４が、フェイルビットマップデータから各領域におけるフェイル数を抽出する。そして、表示制御手段６が、フェイル数抽出手段４にて抽出された各領域のフェイル数を表示部５に表示させることにより、ＤＵＴの各領域におけるフェイル数を容易に認識することができるので、フェイルの解析にかかる時間を短縮することができる。
【００３５】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
図４に示す実施例において、表示制御手段６は、ＤＵＴが同一ページに複数のブロックを有する場合に、同一ページ内の全てのブロックにおける各領域のフェイル数を表示部５に同時に表示させる構成を示したが、ＤＵＴが複数のページを有する場合に各ページの同一ブロックにおける各領域のフェイル数を表示部５に同時に表示させるようにしてもよい。
【００３６】
例えば、ＤＵＴが４ページを有する半導体メモリである場合、１ページの第１ブロック、２ページの第１ブロック、３ページの第１ブロック、４ページの第１ブロックを図４に示すように横並びにして表示制御手段６が表示部５に同時に表示させる。
【００３７】
同様に、ＤＵＴが４ページを有し、各ページに複数ブロックを有する場合、１ページの第２ブロック、２ページの第２ブロック、３ページの第２ブロック、４ページの第２ブロックを図４に示すように横並びにして表示制御手段６が表示部５に同時に表示させるようにしてもよい。
【００３８】
この場合、表示させるページやブロックは、ユーザがテストプログラムまたはデバイス指定手段２で指定できるものとする。
【符号の説明】
【００３９】
１  フェイル記憶部
２  デバイス指定手段
３  データ取得手段
４  フェイル数抽出手段
５  表示部
６  表示制御手段
１０  半導体メモリ試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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