(57)【要約】【課題】被保護回路の動作を阻害することなく、被保護回路を保護できる過電流保護回路を提供する。【解決手段】被保護回路を過電流から保護する過電流保護回路を、一定の値の定電流Ｉrefを生成する電流生成部６、電源電圧の変化に追従する基準電流を生成するＮＭＯＳトランジスタ４６、被保護回路において生成された電流と、前記基準電流とを比較する比較器４１及びＰＭＯＳトランジスタ４３、比較の結果に基づいて被保護回路の動作を停止する駆動回路と、によって構成する。【選択図】  図２
2011205844.tif 000002
【特許請求の範囲】
【請求項１】
任意の電圧値の電源電圧が供給されて動作する被保護回路を保護する過電流保護回路であって、
前記被保護回路に供給されている電源電圧の電圧値に追従して変化する基準電圧を生成する基準電圧生成手段と、
前記被保護回路に流れている電流によって変化する電圧値を、前記基準電圧と比較する比較手段と、
前記比較手段の比較結果に応じて前記被保護回路の動作を停止させる動作停止手段と、
を備えたことを特徴とする過電流保護回路。
【請求項２】
前記基準電圧生成手段は、
一定の電流を生成する定電流生成手段と、
前記定電流生成手段が生成した前記定電流がミラーされる基準電流生成ＭＯＳトランジスタと、
前記基準電流生成ＭＯＳトランジスタによって生成された基準電流を電圧に変換して前記基準電圧を生成する電流・電圧変換手段と、を備え、
前記基準電流生成ＭＯＳトランジスタは、ソース、ドレイン間電圧が電源電圧の電圧値に追従して変化することを特徴とする請求項１に記載の過電流保護回路。
【請求項３】
前記基準電流生成ＭＯＳトランジスタは、前記被保護回路の電源電圧に対応する電圧値がソース、ドレイン間に印加され、前記定電流生成手段によって生成された前記定電流を前記ソース、ドレイン間に流すことにより、前記電源電圧に応じた値の基準電流を生成することを特徴とする請求項２に記載の過電流保護回路。
【請求項４】
前記電流・電圧変換手段は、前記基準電流がソース、ドレイン間に流される基準電圧生成ＭＯＳトランジスタであることを特徴とする請求項２または３に記載の過電流保護回路。
【請求項５】
前記動作停止手段は、前記被保護回路を駆動するドライバに対し、前記被保護回路を停止するように指示する保護信号の出力を保持するラッチ回路を含み、
前記ラッチ回路は、その保持状態が所定周期でリセットされることを特徴とする請求項１〜４のいずれか１項に記載の過電流保護回路。
【請求項６】
請求項１〜５のいずれか１項に記載の過電流保護回路を備えることを特徴とするスイッチングレギュレータ。
【請求項７】
請求項１〜５のいずれか１項に記載の過電流保護回路を備えることを特徴とするスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路、スイッチングレギュレータ、スイッチングアンプに係り、特に、電源電圧が固定されていない被保護回路の過電流保護回路、スイッチングレギュレータ、スイッチングアンプに関する。
【背景技術】
【０００２】
一般に、被保護回路に発生した過電流を検出し、被保護回路を停止させて被保護回路を過電流から保護する保護回路（以降、過電流保護回路と記す）が知られている。このような過電流保護回路の従来技術としては、例えば、特許文献１、特許文献２が挙げられる。
特許文献１に記載されているスイッチングレギュレータでは、スイッチングレギュレータのドライバトランジスタの出力電圧を基準電圧と比較し、ドライバトランジスタの出力電圧が基準電圧を下回った場合に過電流が発生したと判断し、ドライバトランジスタをオフしている。特許文献１に記載されたスイッチングレギュレータは、ＭＯＳトランジスタのオン抵抗の電源電圧や温度に対するばらつき、あるいはＭＯＳトランジスタの製造上のばらつきによって検出電圧がばらつく。このため、過電流の検出精度を充分高めることができないという課題があった。
【０００３】
特許文献２に記載されたスイッチングレギュレータは、過電流の検出精度が電源電圧や温度によって低下することを防ぐため、温度依存性や電源電圧への依存性が少ない基準電流とドライバトランジスタの出力電流を比較して過電流を検出するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１７１７４９号公報
【特許文献２】特開２００７−２５２１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２に記載された発明は、１つのドライバトランジスタの過電流を検出するにあたって、１つのオペアンプが必要になる。このため、被保護回路のドライバトランジスタに対応する数のオペアンプを過電流保護回路に設けなければならず、過電流保護回路の回路規模が大きくなるという欠点がある。
さらに、特許文献１に記載された発明、特許文献２に記載された発明のいずれにあっても、過電流の発生を検出するために設定された基準値が固定されている。しかしながら、過電流保護回路を様々な被保護回路に適用する場合、過電流であると判定される電流のしきい値（以降、基準電流値と記す）は被保護回路に供給される電源電圧値によって相違する。この点を、以下に説明する。
【０００６】
図８は、基準電流値が固定の過電流保護回路において、基準電流値を決定する一般的な考え方を説明するための図である。図８に示した横軸は電源電圧、縦軸はＰＭＯＳトランジスタに流れる電流の観測値（図中にＭＯＮ＿Ｐと記す）を示している。図中に示した電源電圧ａに対応する基準電流値をIａ、基準電圧ｂに対応する基準電流値をIｂ、電源電圧ｃに対応する基準電流値をＩｃとする。
【０００７】
被保護回路において、グランドまたは低インピーダンスの電流供給源にある一定の抵抗値でショートしたときに、過電流として判定すべき基準電流値は、被保護回路に供給されている電源電圧に応じて変化する。このため、過電流保護回路が適用される被保護回路の、電源電圧の電圧値の範囲を予想して回路設計が行われている。そして、この範囲の最大の電圧値に合わせて設定された基準電流値（以降、最大基準電流値と記す）と、最小の電圧値に合わせて設定された基準電流値（以降、最小基準電流値と記す）を考慮して、仕様に適した基準電流値を設定する。
【０００８】
より具体的には、図８において、基準電流値Ｉｃが最大基準電流値であり、基準電流値Ｉａが最小基準電流値であるとする。このとき、基準電流値をＩｃとすれば、被保護回路の最大出力が得られるものの、中、低レベルの電圧降下として観測されるショート（ハーフショート）から被保護回路を保護することが難しくなる。一方、基準電流値をＩａとすれば、被保護回路のショートをより確実に検出し、ハーフショートが起こった場合にも被保護回路を停止して被保護回路を保護することができる。ただし、基準電流値をＩａとすると、比較的高い電圧値の電源電圧を使用する被保護回路では、大電力出力が可能であるにもかかわらず、保護回路によって出力が制限される、または、大電力出力時に信号品質が劣化するなど動作に支障が出る可能性が高くなる。
【０００９】
そこで、従来では、一般的に、ハーフショートへの対応を犠牲にして、仕様の電力を出力できるように、基準電流値Ｉｃを基準電流値する場合が多かった。このような手法によって決定された基準電流値Ｉｃによれば、ハーフショートが生じた場合に被保護回路を停止させることが難しかった。
本発明は、このような点に鑑みて行われたものであって、被保護回路の出力レベル（電源電圧）に応じて適正な基準電流値を設定し、被保護回路の最大出力レベルの動作を確保しながら、中、低レベルのショートをも確実に検出して被保護回路を停止させることにより、被保護回路の動作を阻害することなく、被保護回路を保護できる過電流保護回路、スイッチングレギュレータ、スイッチングアンプを提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、請求項１に記載の過電流保護回路は、任意の電圧値の電源電圧が供給されて動作する被保護回路（例えば図１に示した被保護回路２）を保護する過電流保護回路であって、前記被保護回路に供給されている電源電圧の電圧値に追従して変化する基準電圧を生成する基準電圧生成手段（例えば、図２に示したＮＭＯＳトランジスタ４６、ＰＭＯＳトランジスタ４３、定電流生成部６、図３に示したＰＭＯＳトランジスタ４６０、ＮＭＯＳトランジスタ４３０、定電流生成部６０）と、前記被保護回路に流れている電流によって変化する電圧値を、前記基準電圧と比較する比較手段（例えば図２、図３に示した比較器４１）と、前記比較手段の比較結果に応じて前記被保護回路の動作を停止させる動作停止手段（例えば図１に示したラッチ回路３３、３４、ゲート回路３５、ゲート回路１２）と、を備えたことを特徴とする。
【００１１】
請求項２に記載の過電流保護回路は、請求項１において、前記基準電圧生成手段が、一定の電流を生成する定電流生成手段（例えば、図２に示した定電流生成部６、図３に示した定電流生成部６０）と、前記定電流生成手段が生成した前記定電流がミラーされる基準電流生成ＭＯＳトランジスタ（例えば、図２に示したＮＭＯＳトランジスタ４６、図３に示したＰＭＯＳトランジスタ４６０）と、前記基準電流生成ＭＯＳトランジスタによって生成された基準電流を電圧に変換して前記基準電圧を生成する電流・電圧変換手段（例えば、図２に示したＰＭＯＳトランジスタ４３、図３に示したＮＭＯＳトランジスタ４３０）と、備えたことを特徴とする。
【００１２】
請求項３に記載の過電流保護回路は、請求項２において、前記基準電流生成ＭＯＳトランジスタは、前記被保護回路の電源電圧に対応する電圧値がソース、ドレイン間に印加され、前記定電流生成手段によって生成された前記定電流を前記ソース、ドレイン間に流すことにより、前記電源電圧に応じた値の基準電流を生成することを特徴とする。
請求項４に記載の過電流保護回路は、請求項２または３のいずれか１項において、前記電流・電圧変換手段は、前記基準電流がソース、ドレイン間に流される基準電圧生成ＭＯＳトランジスタ（例えば、図２に示したＰＭＯＳトランジスタ４３、図３に示したＮＭＯＳトランジスタ４３０）であることを特徴とする。
【００１３】
請求項５に記載の過電流保護回路は、請求項１〜４のいずれか１項において、前記動作停止手段が、前記被保護回路を駆動するドライバに対し、前記被保護回路を停止するように指示する保護信号の出力を保持するラッチ回路（例えば図１に示したラッチ回路３３、３４）を含み、前記ラッチ回路は、その保持状態が所定周期でリセットされることを特徴とする。
請求項６に記載のスイッチングレギュレータは、請求項１〜５のいずれか１項に記載の過電流保護回路を備えることを特徴とする。
請求項７に記載のスイッチングアンプは、請求項１〜５のいずれか１項に記載の過電流保護回路を備えることを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、被保護回路に電力を供給する電源電圧の値に応じて基準電流値を設定することができる。このため、電源電圧が高い被保護回路にあっては最大出力時に動作を停止させることを回避し、電源電圧が低い被保護回路にあっても、低、中位レベルのショートを検出して被保護回路を保護することができる。このため、被保護回路の動作を阻害することなく、被保護回路を保護できる過電流保護回路を提供することができる。
【００１５】
請求項２、３に記載の発明によれば、過電流を検出する基準電流に１つのＭＯＳトランジスタだけを使って被保護回路の動作を阻害することなく、被保護回路を保護できる過電流保護回路を提供することができる。
請求項４に記載の発明によれば、電流・電圧変換手段として被保護回路と同じＭＯＳトランジスタを用いているので、被保護回路の温度特性に合わせて基準電流を変換した基準電圧値を設定することができる。
【００１６】
請求項５に記載の発明によれば、保護信号を所定の周期でリセットしているので、ショートが解消した場合には直ちに被保護回路を動作させ、ショートが解消しない場合には、解消するまで被保護回路を停止させておくことができる。
請求項６に記載の発明によれば、高出力の動作が阻害されることなく、被保護回路を保護できるスイッチングレギュレータを提供することができる。
請求項７に記載の発明によれば、高出力の動作が阻害されることなく、被保護回路を保護できるスイッチングアンプを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の過電流保護回路と被保護回路とを含む回路の全体を示した図である。
【図２】図１に示したＰＭＯＳ用検出回路３１をより詳細に説明するための図である。
【図３】図１に示したＮＭＯＳ用検出回路３２をより詳細に説明するための図である。
【図４】図２に示したＮＭＯＳトランジスタ４６のチャネル長変調効果を説明するための図である。
【図５】図１、図２に示したＰＭＯＳ用検出回路、ＮＭＯＳ用検出回路の動作を説明するための図である。
【図６】本発明の一実施形態の過電流保護回路によって得られる効果を説明するための図である。
【図７】本発明の一実施形態の過電流保護回路が適用された機器を示した図である。
【図８】基準電流値が一定の過電流保護回路において、基準電流値を決定する一般的な考え方を説明するための図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態の過電流保護回路について、図面を参照しながら説明する。なお、本実施形態では、Ｐ型、Ｎ型の２通りのＭＯＳトランジスタが用いられていて、電流、電圧の極性が互いに逆になっている。このため、本実施形態では、ＰＭＯＳトランジスタの電圧については電源電圧ＶDDを基準にして上昇する、あるいは低下する等と記す。また、ＮＭＯＳトランジスタの電圧については負電源電圧ＶSSを基準にして上昇する、あるいは低下する等と記す。
【００１９】
（全体構成）
図１は、本実施形態の過電流保護回路と被保護回路とを含む回路の全体を示した図である。図示した回路は、駆動回路１と、この駆動回路１によって駆動される被保護回路２と、被保護回路２に過電流が発生したことを検出し、駆動回路１に通知する過電流検出回路３を含んでいる。被保護回路２は、スイッチング回路を構成するＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を有し、被保護回路２に接続される負荷を動作させるために間欠的にスイッチオン、オフを繰り返す。
【００２０】
ＰＭＯＳトランジスタ２１がオンしている間、ＰＭＯＳトランジスタ２１には電流Ｉpが流れる。また、ＮＭＯＳトランジスタ２２がオンしている間、ＮＭＯＳトランジスタ２２には電流Ｉnが流れる。なお、被保護回路２に接続される負荷（図１中には図示せず）としては、スピーカ等が考えられる。ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２としては、パワーＭＯＳトランジスタが考えられる。
【００２１】
また、図１に示した例の場合、駆動回路１が、ＰＷＭ（Pulse Width Modulation）回路１１、ゲート回路１２、ドライバ回路１３によって構成されている。ドライバ回路１３は、ＰＭＯＳトランジスタ２１のゲートに電圧ＰＧＡＴＥを出力し、ＮＭＯＳトランジスタ２２のゲートに電圧ＮＧＡＴＥを出力してＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を停止、あるいは動作させる。ＰＧＡＴＥ、ＮＧＡＴＥには、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２が同時にオンにならないように、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２が同時にオフするタイミングを設けている。
【００２２】
負荷としてのスピーカをこのような被保護回路２で駆動する場合、図１に示した回路はスイッチングアンプを構成する。スイッチングアンプでは、ＰＷＭ回路１１に入力された信号をＰＷＭ変調し、ＰＷＭ信号によって生成されたＰＧＡＴＥまたは、ＮＧＡＴＥのオンデューティの期間にＰＭＯＳトランジスタ２１、またはＮＭＯＳトランジスタ２２をオンさせて負荷に電力を供給または、負荷の電力を放出する。なお、電流Ｉp、電流Inは、それぞれ間欠的に流された電流値(瞬時値)であって、出力電流（平均値）は電流Ｉp、または電流Inを時間積分することによって得られる。
【００２３】
過電流検出回路３は、ＰＭＯＳトランジスタ用過電流検出回路（以降、ＰＭＯＳ用検出回路と記す）３１、ＮＭＯＳトランジスタ用過電流検出回路（以降、ＮＭＯＳ用検出回路と記す）３２、ラッチ回路３３、３４、ゲート回路３５によって構成されている。なお、本実施形態では、ラッチ回路３３、３４に代えてＦ／Ｆ（flip-flop）回路を使用することも可能である。
【００２４】
ＰＭＯＳ用検出回路３１、ＮＭＯＳ用検出回路３２は、ＰＭＯＳトランジスタ２１、またはＮＭＯＳトランジスタ２２の端子間の電圧を観測し、図中に示したノードＯＵＴについて過電流発生の有無を判定する。この結果、過電流が発生したと判定された場合には、過電流検出信号を出力する。ＰＭＯＳ用検出回路３１にはラッチ回路３３が接続され、ＮＭＯＳ用検出回路３２にはラッチ回路３４が接続されている。ラッチ回路３３、３４は、いずれも接続された検出回路から出力される過電流検出信号をトリガとして過電流状態信号ＤＥＴＰ、ＤＥＴＮを保持し、保持内容は所定の周期でリセットされる。
【００２５】
ラッチ回路３３、３４にラッチされた過電流状態信号ＤＥＴＰ、ＤＥＴＮは、ゲート回路３５に出力される。ゲート回路３５は、ラッチ回路３３またはラッチ回路３４から過電流状態信号ＤＥＴＰ、ＤＥＴＮが入力された場合、過電流保護信号をゲート回路１２に出力する。このため、過電流検出回路３からは、クロック周期ごとに過電流の発生の有無が駆動回路１に通知されることになる。つまり、ラッチ回路３３、ラッチ回路３４の少なくとも一方が過電流を検出すれば、過電流保護信号がゲート回路１２に入力される。
【００２６】
駆動回路１では、過電流保護信号が入力されると、ドライバ回路１３によってＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を停止させる。ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２が停止すると、被保護回路２にこれ以上過電流が流れることがなくなって、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を過電流状態から解消することができる。
【００２７】
なお、クロック周期ごとに過電流保護信号をリセットする本実施形態によれば、ノイズ等に起因する誤作動等による過電流の検出によって被保護回路２を連続して停止させてしまうことがない。また、過電流保護信号が繰返し出力される場合には、過電流が流れる被保護回路２のＰＭＯＳトランジスタ２１、またはＮＭＯＳトランジスタ２２のオン期間を連続して制限し、被保護回路２のショート等の過電流による温度上昇等を回避することができる。
【００２８】
（過電流検出回路）
（１）ＰＭＯＳ用検出回路の構成
図２は、図１に示したＰＭＯＳ用検出回路３１をより詳細に説明するための図である。ＰＭＯＳ用検出回路３１は、過電流検出部４、制御部５、電流発生部６によって構成されている。過電流検出部４、制御部５、電流発生部６は、いずれも被保護回路２の正電源電圧ＶDDと負電源電圧ＶSSとに接続されている。
電流発生部６は、電流源６１、ＮＭＯＳトランジスタ６２、６３を有し、一定の電流値の電流を生成する。なお、本実施形態では、電流発生部６によって発生される一定の値の電流を定電流Ｉrefと記す。
【００２９】
過電流検出部４は、比較器４１、ＰＭＯＳトランジスタ４２，４３、ＮＭＯＳトランジスタ４４、４５、４６を備えている。図２に示した回路では、正電源電圧ＶDDが変化すると、当然のことながら、正電源電圧ＶDDと負電源電圧ＶSSとの間の電圧が変化する。電圧の変化により、ＮＭＯＳトランジスタ４６のソース、ドレイン間にかかる電圧が変化する。このとき、ＮＭＯＳトランジスタ４６は、ソース、ドレイン間の電位差によって空乏層がドレイン側からソース側に伸び、実効的なチャネル長が変化する、いわゆるチャネル長変調効果が発生する。
【００３０】
ＮＭＯＳトランジスタ４６には、正電源電圧ＶDDの変化に依存しないカスコード構成の電流発生部６のＮＭＯＳトランジスタ６３から定電流Ｉrefがミラーされるが、正電源電圧ＶDDの変化に追従して変化するＮＭＯＳトランジスタ４６のソース、ドレイン間電圧の変化分だけ定電流Ｉrefから増減した電流Ｉdsnが流れることになる。チャネル長変調効果については後述する。
【００３１】
ＰＭＯＳトランジスタ４３は、電流Ｉdsnを電圧Ｖdspに変換する電流・電圧変換手段として機能する。ＰＭＯＳトランジスタ４３によって変換された電圧（以降、基準電圧ＶREFと記す）は、比較器４１の一方に入力される。比較器４１には、図１に示したノードＯＵＴの電位（以降、観測電圧ＶMONと記す）が入力され、基準電圧ＶREFと比較される。そして、観測電圧ＶMONが基準電圧ＶREFを下回った場合、比較器４１から過電流検出信号が出力される。なお、過電流検出信号は、通常ローレベルの信号が、ハイレベルに切り替えられることによって出力されるものであってもよい。
【００３２】
ＰＭＯＳトランジスタ４２は、正電源電圧ＶDDを基準とした一定の値の固定電圧を生成し、固定電圧をＰＭＯＳトランジスタ４３のゲートに印加している。このような構成により、本実施形態では、ＰＭＯＳトランジスタ４３には、電源電圧によらず、常に一定のゲート−ソース間電圧が印加され、電流Ｉdsnの変化に追従した電圧Ｖdspを生成することができる。
【００３３】
なお、ＰＭＯＳトランジスタ４３は、ＭＯＳトランジスタに限定されるものではなく、順抵抗として構成することも可能であるが、本実施形態のように、ＭＯＳトランジスタを用いた場合には、被保護回路２のＰＭＯＳトランジスタ２１と同様の温度特性を示す。温度特性により、ＰＭＯＳトランジスタ２１において発生するノードＯＵＴ電圧が低めに観測される場合、基準電圧ＶREFも低くなる。また、ＰＭＯＳトランジスタ２１において発生するノードＯＵＴ電圧が高めに観測される場合、基準電圧ＶREFも高くなる。
【００３４】
以上のことから、本実施形態は、電流・電圧変換手段として保護すべきＭＯＳトランジスタと同じ極性のＭＯＳトランジスタを使用することにより、温度特性によらず適正に過電流の発生を検出することができる。なお、このような効果を得るためには、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ２１を、特性が近いＭＯＳトランジスタとすることが有効である。具体的には、ＰＭＯＳトランジスタ４３を、ＰＭＯＳトランジスタ２１と同じ基板上で製造された線形領域で動作するＰＭＯＳトランジスタとすることが考えられる。
【００３５】
制御部５は、ＰＭＯＳトランジスタ５１、５２、インバータ５３を有し、図１に示した駆動回路１３の出力するＰＧＡＴＥに制御されるＰＭＯＳトランジスタ２１のオン、オフに連動して動作する回路である。ＰＭＯＳトランジスタ５１は、ＰＭＯＳトランジスタ２１がオンのときに比較器４１の入力であるＶMONにノードＯＵＴの電位変動を入力する。また、ＰＭＯＳトランジスタ５２は、ＰＭＯＳトランジスタ２１がオフのときに比較器４１に入力されたＶMONを正電源電圧ＶDDに初期化する。
インバータ５３は、ＰＭＯＳトランジスタ５１に印加されるゲート電圧を反転させてＰＭＯＳトランジスタ５２に印加する。
【００３６】
（２）ＮＭＯＳ用保護回路
図３は、図１に示したＮＭＯＳ用保護回路３２をより詳細に説明するための図である。図３において、図２に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
ＮＭＯＳ用保護回路３２は、過電流検出部４０、制御部５０、電流発生部６０によって構成されている。過電流検出部４０、制御部５０、電流発生部６０は、いずれも被保護回路２の正電源電圧ＶDDと負電源電圧ＶSSとに接続されている。
電流発生部６０は、電流源６１、ＰＭＯＳトランジスタ６２０、６３０を有し、定電流Ｉrefを生成する。
【００３７】
過電流検出部４０は、比較器４１、ＰＭＯＳトランジスタ４２０、４６０、ＮＭＯＳトランジスタ４３０を備えている。ＰＭＯＳトランジスタ４６０においても、チャネル長変調効果を生じ、電流発生部６のＰＭＯＳトランジスタ６２０に流れる定電流Ｉrefからミラーされた電流として、ＰＭＯＳトランジスタ４６０のソース、ドレイン間電圧の変化分だけ増減した電流Ｉdspが流れることになる。
【００３８】
ＮＭＯＳトランジスタ４３０は、電流Ｉdspを電圧Ｖdsnに変換する電流・電圧変換手段として機能する。ＮＭＯＳトランジスタ４３０によって変換された基準電圧ＶREFは、比較器４１の一方に入力される。比較器４１には、図１に示したノードＯＵＴの観測電圧ＶMONが入力され、基準電圧ＶREFと比較される。そして、観測電圧ＶMONが基準電圧ＶREFを上回った場合、比較器４１から過電流検出信号が出力される。ＮＭＯＳトランジスタ４３０のゲートには安定化電源の電圧が供給されている。この電圧は、負電源電圧ＶSSを基準に固定されている。このため、ＮＭＯＳトランジスタ４３０は、電源電圧に依存しない常に一定のゲート−ソース間電圧が印加され、電流Ｉdspの変化に追従した電圧Ｖdsnを生成することができる。
【００３９】
なお、ＮＭＯＳトランジスタ４３０は、順抵抗として構成することも可能であるが、本実施形態のように、ＭＯＳトランジスタを用いれば、ＮＭＯＳトランジスタ４３０が被保護回路２のＮＭＯＳトランジスタ２２と同様の温度特性を示す。温度特性により、ＮＭＯＳトランジスタ２２において発生するノードＯＵＴ電圧が低めに観測される場合、基準電圧ＶREFも低くなる。また、ＮＭＯＳトランジスタ２２において発生するノードＯＵＴ電圧が高めに観測される場合、基準電圧ＶREFも高くなる。
【００４０】
制御部５０は、ＮＭＯＳトランジスタ５１０、５２０、インバータ５３を有し、図１に示した駆動回路１３の出力するＮＧＡＴＥに制御されるＮＭＯＳトランジスタ２２のオン、オフに連動して動作する回路である。ＮＭＯＳトランジスタ５１０は、ＮＭＯＳトランジスタ２２がオンのときに比較器４１の入力であるＶMONにノードＯＵＴの電位変動を入力する。また、ＮＭＯＳトランジスタ５２０は、ＮＭＯＳトランジスタ２２がオフのときに比較器４１に入力されたＶMONを負電源電圧Ｖssに初期化する。
【００４１】
（３）チャネル長変調効果
図４は、ＮＭＯＳトランジスタ４６のチャネル長変調効果を説明するための図である。図４において、縦軸はソース、ドレイン間に流れる電流Ｉdsnを示している。また、横軸は、ＮＭＯＳトランジスタ４６のソース、ドレイン間にかかる電圧Ｖdsnを示している。図中に示すｐ１は正電源電圧ＶDDが２．５Ｖのときの電流Ｉdsn、ｐ２は電源電圧ＶDDが３．６Ｖのときの電流Ｉdsn、ｐ３は正電源電圧ＶDDが５．２Ｖのときの電流Ｉdsnである。
【００４２】
このように、本実施形態によれば、正電源電圧ＶDDの大きさに比例して、ＮＭＯＳトランジスタ４６のソース、ドレイン間の電圧Ｖdsnが変化する。そして、電圧Ｖdsnの変化に応じて、基準電流であるＮＭＯＳトランジスタ４６の電流Ｉdsnが変化する。図４中に、正電源電圧ＶDDが３．６Ｖを基準にし、正電源電圧ＶDDが２．５Ｖ、５．２ＶのときのＶdsn、Ｉdsnの変化を、それぞれ＋ΔＶdsn、−ΔＶdsn、＋ΔＩdsn、−ΔＩdsnとして記す。
このような本実施形態によれば、被保護回路の正電源電圧ＶDDが大きい場合には比較的大きな電流の発生を許容して被保護回路を最大出力で動作させることができる。また、被保護回路の正電源電圧ＶDDが小さい場合には比較的小さな電流の発生を確実に検出し、ハーフショートから被保護回路を確実に保護することができる。
【００４３】
（４）動作
図５（ａ）〜（ｊ）は、図１、図２に示したＰＭＯＳ用検出回路３１、ＮＭＯＳ用検出回路３２の動作を説明するための図である。図５（ａ）は図１に示したドライバ回路１３によって印加されるＰＭＯＳトランジスタ２１のゲート電圧（ＰＧＡＴＥ）を示している。過電流が検出されると、ＰＧＡＴＥがハイレベルになり（図５（ａ）中に矢線で示す）、ＰＭＯＳトランジスタ２１が停止される。
また、図５（ｂ）は図１に示したドライバ回路１３によって印加されるＮＭＯＳトランジスタ２２のゲート電圧（ＮＧＡＴＥ）を示している。過電流が検出されると、ＮＧＡＴＥがローレベルになり（図５（ｂ）中に矢線で示す）、ＮＭＯＳトランジスタ２２が停止される。
【００４４】
図５（ｃ）は、図１に示したノードＯＵＴに出力される電圧値を示している。ＰＭＯＳトランジスタ２１で過電流が発生すると、ノードＯＵＴに出力される電圧値が、電源電圧ＶDDを基準にして大きく低下する。そして、過電流が検出されるとＰＧＡＴＥがローレベルからハイレベルになったことにより、図５（ｃ）に示した通常オン期間であるタイミングｔ1の間、ＰＭＯＳトランジスタ２１がオフする。一方、ＮＭＯＳトランジスタ２２で過電流が発生すると、ノードＯＵＴに出力される電圧値が基準電圧ＶSSを基準にして大きく上昇する。そして、ＮＧＡＴＥがハイレベルからローレベルになったことにより、図５（ｃ）に示した通常オン期間であるタイミングｔ2の間、ＮＭＯＳトランジスタ２２がオフする。
【００４５】
図５（ｄ）は、図２に示したＰＭＯＳトランジスタ２１の観測電圧ＶMON_Pを示している。ＰＭＯＳトランジスタの観測電圧ＶMON_Pが、図５（ｅ）に示す基準電圧ＶREF_Pに達すると、過電流が発生したと判定される。
図５（ｇ）は、図２に示したＮＭＯＳトランジスタ２２の観測電圧ＶMON_Nを示している。ＮＭＯＳトランジスタ２２の観測電圧ＶMON_Nが、図５（ｆ）に示す基準電圧ＶREF_Nに達すると、過電流が発生したと判定される。図５（ｈ）は図１に示した過電流状態信号ＤＥＴＰを示し、図５（ｉ）は図１に示した過電流状態信号ＤＥＴＮを示している。図５（ｊ）は、ラッチ回路３３、３４をリセットするリセット信号ＲＳＴを示す。図５（ｊ）によれば、ラッチ回路３３、３４の信号の保持状態は、リセット信号ＲＳＴの遷移のタイミングでリセットされることが分かる。
【００４６】
（効果）
図６（ａ）、（ｂ）は、以上説明した本実施形態の過電流保護回路によって得られる効果を説明するための図である。図６（ａ）は、ＰＭＯＳトランジスタ２１のＰＧＡＴＥ、ノードＯＵＴに出力される電圧値を示している。図６（ａ）の縦軸は基準電流を示し、横軸は被保護回路の電源電圧を示している。
電源電圧が２．５Ｖ（横軸にｄで示す）に対応する基準電流値はIｄである。電源電圧が３．６Ｖ（横軸にｅで示す）に対応する基準電流値はIｅである。電源電圧が５．２Ｖ（横軸にfで示す）に対応する基準電流値はIｆである。
本実施形態によれば、電源電圧に応じて基準電流を設定することができるので、比較的高い電源電圧が適用される場合にも、出力制限されることなく最大出力で被保護回路を動作させることができる。また、比較的低い電源電圧が適用される場合にも、ハーフショートのような低レベルのショートから被保護回路を保護することができる。
【００４７】
図６（ｂ）は、本実施形態の過電流保護回路の設計例を示している。この例では、ショート抵抗値が２Ω以下の場合、確実に被保護回路を停止させる。また、ショート抵抗が４Ω以上の場合、確実に被保護回路を動作させるように設計されている。すなわち、本実施形態によれば、過電流の検出がなされるか否かが不確定であるショート抵抗の範囲（図中、マージン領域と記す）は２Ω〜４Ωであることになる。本実施形態によれば、従来技術に比べ、マージン領域を充分狭くし、過電流保護回路の信頼性を高めることができる。
【００４８】
（適用例）
図７（ａ）、（ｂ）は、以上述べた本実施形態の過電流保護回路が適用された機器を示した図である。図７（ａ）は、被保護回路であるＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を含むスイッチングアンプ７２を示している。本実施形態のＰＭＯＳ用検出回路３１、ＮＭＯＳ用検出回路３２は、スイッチングアンプ７２に含まれるＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２の保護回路に適用されている。また、スイッチングアンプ７２は、スピーカ７１と接続されて、スピーカ７１を駆動している。
【００４９】
図７（ｂ）は、被保護回路であるＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を含むスイッチングレギュレータ７３を示している。本実施形態のＰＭＯＳ用保護回路３１、ＮＭＯＳ用保護回路３２は、スイッチングレギュレータ７３に含まれるＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２の保護回路に適用されている。
また、本適用例では、電源電圧の電圧値の増加対して基準電流も増加の関係にあったが、目的に応じて検出した基準電流値を演算して、電源電圧の電圧値の増加に対して基準電流値を減少の関係などに設定してもよい。
【産業上の利用可能性】
【００５０】
本発明は、過電流保護回路全般に適用することができるが、特に、電源電圧値が予想し難い被保護回路に適用した場合に効果を奏する。
【符号の説明】
【００５１】
１  駆動回路
２  被保護回路
３  過電流検出回路
４、４０  過電流検出部
５、５０  制御部
６、６０  電流発生部
１１  ＰＷＭ回路
１２、３５  ゲート回路
１３  ドライバ回路
２１、４２、４３、５１、５２、４２０、４６０、６２０、６３０  ＰＭＯＳトランジスタ
２２、４４、４５、４６、４７、６２、６３、４３０、５１０、５２０  ＮＭＯＳトランジスタ
３１  ＰＭＯＳ用検出回路
３２  ＮＭＯＳ用検出回路
３３、３４  ラッチ回路
４１  比較器
５３  インバータ
６１  電流源
７２  スイッチングアンプ
７３  スイッチングレギュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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