(57)【要約】【課題】ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な２種ゲート構造を提供する。【解決手段】基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜６（内部回路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上部に窒化シリコン膜７を堆積する。窒化シリコン膜７は、次の工程で基板１の表面を熱酸化する時に酸化チタン膜６が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。【選択図】図５
2011205122.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面にＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁および前記ゲート絶縁膜の側壁に形成された第１絶縁膜と、
前記半導体基板に形成され、前記ＭＩＳＦＥＴのソース領域またはドレイン領域の一部となる第１半導体領域と、
前記半導体基板に形成され、前記ＭＩＳＦＥＴの前記ソース領域または前記ドレイン領域の一部となり、且つ、前記第１半導体領域よりも高い不純物濃度を有する第２半導体領域と、
を有し、
前記ゲート絶縁膜は、酸化シリコン膜を含む第１ゲート絶縁膜と、窒化シリコン膜よりも比誘電率が大きい高誘電体膜を含む第２ゲート絶縁膜とを有し、
前記ゲート絶縁膜のゲート長方向の幅は、前記ゲート電極のゲート長方向の幅よりも大きく構成されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１絶縁膜は、窒化シリコン膜で構成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記高誘電体膜は、４Ａ族元素の酸化物を含む膜、または酸化タンタル（Ｔａ２Ｏ５）膜のいずれかを含むことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記高誘電体膜は、酸化チタン（ＴｉＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化ハフニウム（ＨｆＯ２）膜または酸化タンタル（Ｔａ２Ｏ５）膜のいずれかを含むことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第１ゲート絶縁膜の酸化シリコン膜換算膜厚は、３ｎｍ未満であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、同一半導体基板上にゲート絶縁膜の膜厚が異なる２種以上のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を形成する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年の半導体デバイスは、同一半導体チップ内での多電源化が進んでいることから、薄い膜厚のゲート絶縁膜と厚い膜厚のゲート絶縁膜とを同一半導体チップ内に作り分けるプロセス、いわゆる２種ゲートプロセスが実用化されている。
【０００３】
例えば特開２０００−１８８３３８号公報（特許文献１）は、半導体基板の第１領域と第２領域とに酸化シリコンからなるゲート絶縁膜と窒化シリコンからなるゲート絶縁膜とを作り分ける２種ゲートプロセスを開示している。
【０００４】
上記公報に記載された２種ゲートプロセスでは、まず第１および第２領域の半導体基板上に第１酸化シリコン膜を形成した後、第１領域の第１酸化シリコン膜をエッチングで選択的に除去し、第１領域の半導体基板表面を露出させる。
【０００５】
次に、第１領域の半導体基板上と第２領域の第１酸化シリコン膜上に窒化シリコン膜を形成した後、第２の窒化シリコン膜と第１酸化シリコン膜とをエッチングで選択的に除去し、第２領域の半導体基板表面を露出させる。
【０００６】
次に、半導体基板を熱酸化し、第２領域の半導体基板表面に第２酸化シリコン膜を形成することにより、第１領域の半導体基板表面には窒化シリコンからなる第１のゲート絶縁膜が形成され、第２領域の半導体基板表面には、第２酸化シリコンからなる第２のゲート絶縁膜が形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１８８３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＩＳＦＥＴの低電圧動作を実現するためには、ＭＩＳＦＥＴの微細化に比例してゲート絶縁膜を薄膜化する必要があり、例えばゲート長が０．２μｍ以下のＭＩＳＦＥＴでは、酸化シリコン膜換算で３ｎｍ程度の薄い膜厚のゲート絶縁膜が要求される。
【０００９】
しかし、酸化シリコン膜を使ったゲート絶縁膜の膜厚が３ｎｍよりも薄くなると、ゲート絶縁膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生する。その対策としては、比誘電率が酸化シリコンよりも大きい酸化チタン（ＴｉＯ２）や酸化タンタル（Ｔａ２Ｏ５）膜などの高誘電体膜を使用することによって、ゲート絶縁膜の物理的な膜厚を大きくする選択肢が考えられる。
【００１０】
そこで、前述した２種ゲートプロセスでは、ゲート絶縁膜の一部を高誘電体膜で形成し、他の一部を酸化シリコン膜で形成するプロセスの採用が不可欠となる。
【００１１】
また、ゲート絶縁膜を酸化シリコン膜で形成した従来のゲート加工プロセスでは、フォトレジスト膜をマスクにしたドライエッチングでゲート電極を形成した際、ゲート電極の側壁端部のゲート酸化膜が等方的にエッチングされてアンダーカットが生じることに起因するゲート電極の耐圧低下を改善するために、ゲート電極を形成した直後に半導体基板を熱酸化する処理、いわゆるライト酸化処理が行なわれている（例えば特開平７−９４７１６号公報など）。
【００１２】
しかし、ゲート絶縁膜を高誘電体膜で形成した場合は、ゲート電極の形成後にライト酸化処理を行うと、高誘電体膜と半導体基板との界面が酸化されて酸化シリコン膜が形成されてしまうため、ゲート絶縁膜の誘電率が低下してしまうという問題が生じる。従って、この場合は、ライト酸化処理によってゲート電極側壁端部のプロファイルを改善することができなくなる。
【００１３】
本発明の目的は、ゲート絶縁膜の一部を高誘電体膜で構成した２種ゲートプロセスを提供することにある。
【００１４】
本発明の他の目的は、ゲート絶縁膜を高誘電体で構成したＭＩＳＦＥＴの信頼性を確保することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の好ましい一態様である半導体集積回路装置は、半導体基板の主面にＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記ＭＩＳＦＥＴは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁および前記ゲート絶縁膜の側壁に形成された第１絶縁膜と、前記半導体基板に形成され、前記ＭＩＳＦＥＴのソース領域またはドレイン領域の一部となる第１半導体領域と、前記半導体基板に形成され、前記ＭＩＳＦＥＴの前記ソース領域または前記ドレイン領域の一部となり、且つ、前記第１半導体領域よりも高い不純物濃度を有する第２半導体領域とを有し、
前記ゲート絶縁膜は、酸化シリコン膜を含む第１ゲート絶縁膜と、窒化シリコン膜よりも比誘電率が大きい高誘電体膜を含む第２ゲート絶縁膜とを有し、
前記ゲート絶縁膜のゲート長方向の幅は、前記ゲート電極のゲート長方向の幅よりも大きく構成されるものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１９】
ＭＩＳＦＥＴのゲート電極形成後にライト酸化処理を行わなくとも、ゲート電極の耐圧低下や、ゲート絶縁膜のリーク電流の増加を抑制することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２２】
（実施の形態１）
本実施形態のＣＭＯＳ−ＬＳＩは、回路の消費電力を低減する観点から、内部回路を構成するＭＩＳＦＥＴを低電圧で動作させる。このため、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を、酸化シリコン膜換算膜厚が３ｎｍ未満の薄い絶縁膜で構成する。一方、外部の高電圧が印加される入出力（Ｉ／Ｏ）回路のＭＩＳＦＥＴは、ゲート耐圧を確保する必要があるので、酸化シリコン膜換算膜厚が３ｎｍ以上の厚い絶縁膜でゲート絶縁膜を形成する。
【００２３】
この場合、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化シリコン膜で形成すると、薄いゲート絶縁膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生してしまう。従って、本実施形態では、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を、酸化シリコン膜換算膜厚が３ｎｍ未満であっても物理的な膜厚が３ｎｍより厚い高誘電率膜、具体的には窒化シリコン膜（比誘電率＝７〜８）よりも大きい比誘電率を持った絶縁膜で形成する。一方、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴは、高電圧動作時の信頼性を確保するために、ゲート絶縁膜を酸化シリコン膜で形成する。
【００２４】
本実施形態のＣＭＯＳ−ＬＳＩの製造方法を図１〜図１９を用いて工程順に説明する。なお、図１〜図１９において、半導体基板の左側の領域は、内部回路領域を示し、右側の領域は、Ｉ／Ｏ回路領域を示している。
【００２５】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１に素子分離溝２を形成する。素子分離溝２を形成するには、素子分離領域の基板１をエッチングして溝を形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、続いて溝の外部の酸化シリコン膜３を化学機械的に研磨することによって除去する。次に、基板１の一部にホウ素をイオン注入してｐ型ウエル４を形成し、他の一部にリンをイオン注入してｎ型ウエル５を形成する。
【００２６】
次に、基板１の表面をフッ酸で洗浄して自然酸化膜を除去した後、図２に示すように、基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン（ＴｉＯ２）膜６を堆積する。酸化チタン膜６は、酸化シリコン膜換算膜厚が３ｎｍ未満となるような膜厚で堆積する。
【００２７】
窒化シリコン膜よりも比誘電率が大きい高誘電体膜としては、上記酸化チタン膜６の他、酸化ジルコニウム（ＺｒＯ２）膜、酸化ハフニウム（ＨｆＯ２）膜といった４Ａ族元素の酸化物や、酸化タンタル（Ｔａ２Ｏ５）膜などを用いることができる。なお、これらの金属酸化物膜は、成膜時に基板１に及ぼすダメージを低減する観点から、有機金属ソースガスを用いたＣＶＤ法によって堆積することが望ましい。
【００２８】
次に、図３に示すように、酸化チタン膜６の上部にＣＶＤ法で窒化シリコン膜７を堆積する。この窒化シリコン膜７は、次の工程でＩ／Ｏ回路領域の基板１の表面を熱酸化する時に内部回路領域の基板１が酸化されるのを防ぐ酸化防止膜として機能する。
【００２９】
次に、図４に示すように、内部回路領域の窒化シリコン膜７をフォトレジスト膜４０で覆い、このフォトレジスト膜４０をマスクにしたドライエッチングでＩ／Ｏ回路領域の窒化シリコン膜７および酸化チタン膜６を除去し、Ｉ／Ｏ回路領域の基板１（ｐ型ウエル４、ｎ型ウエル５）の表面を露出させる。内部回路領域の基板１の表面に残った酸化チタン膜６は、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜として使用される。
【００３０】
次に、フォトレジスト膜４０をアッシングによって除去し、続いて基板１の表面をフッ酸で洗浄した後、図５に示すように、基板１を熱酸化することによってＩ／Ｏ回路領域の基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化シリコン膜８を形成する。酸化シリコン膜８は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜として使用される。また、酸化シリコン膜８は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴの信頼性を確保するために、３ｎｍ以上の厚い膜厚で形成する。一方、表面が窒化シリコン膜７で覆われた内部回路領域の基板１は、上記熱酸化工程で酸化されることはないので、内部回路領域に形成されるゲート絶縁膜の酸化シリコン膜換算膜厚が３ｎｍを超えてしまうことはない。
【００３１】
次に、図６に示すように、内部回路領域の酸化チタン膜６を覆う窒化シリコン膜７を熱リン酸によって除去する。ここまでの工程により、内部回路領域の基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化チタン膜６からなる第１のゲート絶縁膜（酸化シリコン膜換算膜厚＝３ｎｍ未満）が形成され、Ｉ／Ｏ回路領域の基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化シリコン膜８からなる第２のゲート絶縁膜（酸化シリコン膜換算膜厚＝３ｎｍ以上）が形成される。
【００３２】
次に、図７に示すように、ｐ型ウエル４の上部にｎ型多結晶シリコン膜９ａを形成し、ｎ型ウエル５の上部にｐ型多結晶シリコン膜９ｂを形成する。これらの多結晶シリコン膜（９ａ、９ｂ）を形成するには、基板１上にＣＶＤ法でノンドープの多結晶シリコン膜を形成し、続いてフォトレジスト膜をマスクにしたイオン注入法によって、ｐ型ウエル４の上部の多結晶シリコン膜にリンをドープし、ｎ型ウエル５の上部の多結晶シリコン膜にホウ素をドープする。
【００３３】
次に、図８に示すように、フォトレジスト膜４１をマスクにしてｎ型多結晶シリコン膜９ａおよびｐ型多結晶シリコン膜９ｂをドライエッチングすることにより、ｐ型ウエル４の上部にｎ型多結晶シリコン膜９ａからなるゲート電極９Ａを形成し、ｎ型ウエル５の上部にｐ型多結晶シリコン膜９ｂからなるゲート電極９Ｂを形成する。
【００３４】
上記した多結晶シリコン膜（９ａ、９ｂ）のドライエッチングを行うと、ゲート電極９Ａ、９Ｂの下部以外の領域に形成されたゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）も部分的または全面的にエッチングされ、基板１（ｐ型ウエル４、ｎ型ウエル５）の表面が露出する。そこで、フォトレジスト膜４１をアッシングによって除去し、続いて基板１の表面をフッ酸で洗浄した後、図９に示すように、基板１上にＣＶＤ法で窒化シリコン膜１０を堆積する。この窒化シリコン膜１０は、次の工程で基板１に不純物をイオン注入する際に、基板１の表面が汚染されるのを防ぐために形成する。基板１の汚染を防止する膜としては、上記窒化シリコン膜１０の他、酸化シリコン膜あるいは前述した高誘電体膜を使用することもできる。また、ゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）の削れが少ない場合は、上記汚染防止膜を省略することもできる。
【００３５】
次に、図１０に示すように、ゲート電極９Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入して、低不純物濃度のｎ−型半導体領域１１を形成し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイオン注入して、低不純物濃度のｐ−型半導体領域１２を形成する。ｎ−型半導体領域１１は、ｎチャネル型ＭＩＳＦＥＴをＬＤＤ(lightly doped drain)構造にするために形成し、ｐ−型半導体領域１２は、ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするために形成する。
【００３６】
次に、図１１に示すように、ゲート電極９Ａ、９Ｂの側壁にサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３を形成するには、基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングしてゲート電極９Ａ、９Ｂの側壁に残す。なお、後述するコンタクトホールをゲート電極９Ａ、９Ｂに対して自己整合（セルフアライン）で形成しない場合は、サイドウォールスペーサ１３を酸化シリコン膜で形成してもよい。
【００３７】
次に、図１２に示すように、ゲート電極９Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル４に高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１４を形成し、ｎ型ウエル５に高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）１５を形成する。
【００３８】
ゲート電極９Ａ、９Ｂのそれぞれの両側は、汚染を防止するための窒化シリコン１０および窒化シリコンからなるサイドウォールスペーサ１３で覆われているので、上記した不純物を拡散させるための熱処理を行う際、内部回路領域の基板１が酸化されることはない。
【００３９】
また、ゲート電極９Ａ、９Ｂの側壁にサイドウォールスペーサ１３を形成するための異方性エッチングを行うと、ソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面を覆っている窒化シリコン膜１０も部分的または全面的にエッチングされ、基板１（ｐ型ウエル４、ｎ型ウエル５）の表面が露出する場合がある。
【００４０】
この場合は、ゲート電極９Ａ、９Ｂの側壁にサイドウォールスペーサ１３を形成した後、図１３に示すように、基板１上にＣＶＤ法で窒化シリコン膜１６を堆積し、その後、上記したソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）を形成するためのイオン注入を行うことにより、イオン注入工程で基板１の表面が汚染されるのを防ぐことができる。
【００４１】
次に、図１４に示すように、基板１の上面とゲート電極９Ａ、９Ｂの上面を覆っている窒化シリコン膜１０を熱リン酸で除去し、基板１（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面とゲート電極９Ａ、９Ｂの表面とを露出させた後、図１５に示すように、基板１上にスパッタリング法でコバルト（Ｃｏ）膜１７ａを堆積する。あるいは、コバルト膜１７ａに代えてＴｉ（チタン）膜を堆積してもよい。
【００４２】
続いて、基板１を熱処理することによって、コバルト膜１７ａとシリコン（基板１およびゲート電極９Ａ、９Ｂ）とを反応させた後、未反応のコバルト膜１７ａをウェットエッチングで除去する。これにより、図１６に示すように、ｎ＋型半導体領域（ソース、ドレイン）１４、ｐ＋型半導体領域（ソース、ドレイン）１５およびゲート電極９Ａ、９Ｂのそれぞれの表面にコバルトシリサイド層１７を形成する。ゲート電極９Ａ、９Ｂの表面にコバルトシリサイド層１７を形成することにより、ゲート電極９Ａ、９Ｂは、多結晶シリコン膜（９ａまたは９ｂ）とコバルトシリサイド層１７の積層膜（ポリサイド膜）となる。
【００４３】
ここまでの工程により、内部回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）と、Ｉ／Ｏ回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）がそれぞれ完成する。
【００４４】
次に、図１７に示すように、基板１上にＣＶＤ法で窒化シリコン膜１８を堆積した後、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜１９を堆積する。酸化シリコン膜１９は、例えばテトラエトキシシランと酸素をソースガスに用いたプラズマＣＶＤ法（成膜温度＝約４００℃）で堆積する。酸化シリコン膜１９の下層の窒化シリコン膜１８は、酸素を含んだソースガスを用いて酸化シリコン膜１９を堆積する際の熱によって、内部回路領域のゲート絶縁膜（酸化チタン膜６）が酸化されるのを防ぐバリア層として機能する。また、この窒化シリコン膜１８は、次のコンタクトホール形成工程で、素子分離溝２内の酸化シリコン膜３が深くエッチングされるのを防ぐエッチングストッパ膜としても機能する。
【００４５】
次に、図１８に示すように、酸化シリコン膜１９の上部に形成したフォトレジスト膜４２をマスクにして酸化シリコン膜１９とその下層の窒化シリコン膜１８とをドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１４の上部およびｐ＋型半導体領域（ソース、ドレイン）１５の上部にそれぞれコンタクトホール２０を形成する。
【００４６】
酸化シリコン膜１９のドライエッチングは、その下層の窒化シリコン膜１８（およびサイドウォールスペーサ１３）に対するエッチング選択比が大きくなる条件で行い、窒化シリコン膜１８のエッチングは、素子分離溝２内の酸化シリコン膜３に対するエッチング選択比が大きくなる条件で行う。これにより、コンタクトホール２０がゲート電極９Ａ（９Ｂ）および酸化シリコン膜３に対してそれぞれ自己整合（セルフアライン）で形成されるので、コンタクトホール２０とゲート電極９Ａ（９Ｂ）との合わせずれや、コンタクトホール２０と素子分離溝２との合わせずれが生じた場合でも、ゲート電極９Ａ（９Ｂ）および酸化シリコン膜３の削れを防ぐことができる。
【００４７】
次に、フォトレジスト膜４２をアッシングによって除去した後、図１９に示すように、コンタクトホール２０の内部を含む酸化シリコン膜１９上にＣＶＤ法またはスパッタリング法でタングステン（Ｗ）膜を堆積し、続いてフォトレジスト膜をマスクにしてこのタングステン膜をドライエッチングすることにより、酸化シリコン膜１９の上部にタングステン配線２１〜２７を形成する。
【００４８】
その後、タングステン配線２１〜２７の上部に層間絶縁膜を介して複数層の配線を形成するが、それらの図示は省略する。
【００４９】
このように、本実施形態によれば、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を高誘電体膜で形成することにより、トンネル電流の抑制とＭＩＳＦＥＴの駆動能力の確保を両立することができる。また、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化シリコン膜で形成することにより、ＭＩＳＦＥＴの信頼性を確保することができる。
【００５０】
（実施の形態２）
まず、図２０に示すように、前記実施の形態１と同じ方法で酸化チタン膜６からなるゲート絶縁膜上にゲート電極９Ａ、９Ｂを形成し、酸化シリコン膜８からなるゲート絶縁膜上にゲート電極９Ａ、９Ｂを形成する。ここまでの工程は、前記実施の形態１の図１〜図８に示す工程と同じである。
【００５１】
ゲート電極材料をエッチングしてゲート電極９Ａ、９Ｂを形成すると、ゲート電極９Ａ、９Ｂの下部以外の領域のゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）もある程度削られると共に、ゲート電極９Ａ、９Ｂの側壁端部のゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）にエッチングの損傷が生じるため、そのままではゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）の耐圧が低下したり、ゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）のリーク電流が増加したりする場合がある。
【００５２】
そこで、このような場合は、ゲート電極９Ａ、９Ｂを形成した後、図２１に示すように、ゲート電極９Ａ、９Ｂの幅を狭くする（細線化する）ことによって、そのゲート長を下層のゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）の幅よりも狭くする。ゲート電極９Ａ、９Ｂを細線化するには、例えば硝酸（ＨＮＯ３）とフッ化水素（ＨＦ）の混合水溶液を用いて基板１の表面をウェットエッチングすればよい。
【００５３】
これにより、ゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）のうち、上記のエッチングで損傷を受けた部分（細線化前のゲート電極９Ａ、９Ｂの側壁端部）は、ゲート電極９Ａ、９Ｂよりも外側にはみ出し、実質的にゲート絶縁膜として機能しなくなる。すなわち、ゲート電極９Ａ、９Ｂを形成する際のエッチングで損傷を受けなかった部分のみが実質的にゲート絶縁膜として機能するので、従来のゲート加工プロセスで行われていたライト酸化処理を行わなくとも、ゲート電極９Ａ、９Ｂの耐圧低下や、ゲート絶縁膜（酸化チタン膜６、酸化シリコン膜８）のリーク電流の増加を抑制することが可能となる。また、ライト酸化処理を行わないので、酸化チタン膜６からなるゲート絶縁膜と基板１との界面に酸化シリコン膜が生成し、誘電率が低下してしまうという不具合も生じない。
【００５４】
次に、図２２に示すように、基板１上にＣＶＤ法で窒化シリコン膜１０を堆積した後、ゲート電極９Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入して、低不純物濃度のｎ−型半導体領域１１を形成し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイオン注入して、低不純物濃度のｐ−型半導体領域１２を形成する。その後の工程は、前記実施の形態１と同じである。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
前記実施の形態では、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を高誘電率膜で形成し、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化シリコン膜で形成する場合について説明したが、本発明は、これに限定されるものではなく、一部のＭＩＳＦＥＴのゲート絶縁膜を高誘電率膜で形成する２種ゲートプロセスに広く適用することができる。
【産業上の利用可能性】
【００５７】
本発明は、同一半導体基板上にゲート絶縁膜の膜厚が異なる２種以上のＭＩＳＦＥＴを形成する半導体集積回路装置に適用することができる。
【符号の説明】
【００５８】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  酸化チタン膜（第１絶縁膜）
７  窒化シリコン膜（酸化防止膜）
８  酸化シリコン膜（第２絶縁膜）
９ａ  ｎ型多結晶シリコン膜
９ｂ  ｐ型多結晶シリコン膜
９Ａ、９Ｂ  ゲート電極
１０  窒化シリコン膜
１１  ｎ−型半導体領域
１２  ｐ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域（ソース、ドレイン）
１５  ｐ＋型半導体領域（ソース、ドレイン）
１６  窒化シリコン膜
１７  コバルトシリサイド層
１７ａ  コバルト膜
１８  窒化シリコン膜
１９  酸化シリコン膜
２０  コンタクトホール
２１〜２７  タングステン配線
４０、４１、４２  フォトレジスト膜
Ｑｎ１、Ｑｎ２  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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