(57)【要約】      （修正有）【課題】ホールの抜けやすさの面内均一性向上とピンニング効果低下等の抑止との両立を図る。【解決手段】撮像領域１Ａ内の各受光画素ＰＰのＨＡＤセンサにおいて信号電荷蓄積領域１３の基板表面側の受光表面領域１４と同じ導電型で、より高濃度な第２導電型領域３０を介して、遮光導電膜２１のコンタクトＣＣをとる。その撮像領域１Ａ内の密度は、画素配列密度より小さければ、どのようにしてもよい。これにより撮像領域内部が相対的にホールが抜けやすくなり、またピンニング効果低下も抑止できる。【選択図】図３
2011165937.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を発生する複数の受光画素が行方向と列方向にマトリクス配置された、半導体基板の撮像領域と、
撮像領域内の受光画素に設けられた第１導電型の信号電荷蓄積領域と、
前記信号電荷蓄積領域の基板表面側に設けられた第２導電型の受光表面領域と、
一定電圧が給電され、前記受光表面領域を開口し、撮像領域面内の行方向と列方向の双方で画素配列密度より低い密度で設けられたコンタクトを介して、前記受光表面領域より高濃度な基板内の第２導電型領域と接続された遮光導電膜と、
を有する固体撮像デバイス。
【請求項２】
前記第２導電型領域は、前記受光画素の前記信号電荷蓄積領域が省略され、前記遮光導電膜の開口部が形成されていないダミー画素に設けられている
請求項１に記載の固体撮像デバイス。
【請求項３】
前記第２導電型領域は、前記撮像領域の行方向と列方向のそれぞれにおいて規則的に画素配列に対して離散化配置されている
請求項２に記載の固体撮像デバイス。
【請求項４】
前記第２導電型領域は、前記撮像領域の行方向と列方向のそれぞれにおいて、複数画素に１つの割合で均等に離散化配置されている
請求項３に記載の固体撮像デバイス。
【請求項５】
平面視で前記撮像領域の外周の少なくとも一部を囲むように配置され、前記半導体基板に設けられた第２導電型の半導体領域である給電領域と、
前記給電領域と前記撮像領域の間の基板領域に、前記給電領域と基板内接続がされていない、より低濃度な第２導電型の半導体領域であるチャネルストップ領域と、
を有する請求項４に記載の固体撮像デバイス。
【請求項６】
前記受光画素と、これに隣接する他の受光画素との境界部には第２導電型の画素間分離領域が設けられ、前記ダミー画素と、これに隣接する受光画素との境界には受光画素境界部の前記画素間分離領域が延在していない
請求項５に記載の固体撮像デバイス。
【請求項７】
全画素に占める前記ダミー画素の割合が、エラー訂正により救済可能な１％以下である
請求項６に記載の固体撮像デバイス。
【請求項８】
互いに隣接する複数画素を配色の単位として画素ごとに色を配したカラーフィルタを有し、
前記撮像領域の行方向と列方向のそれぞれにおいて、赤または青が配色された画素が、複数の配色単位に１つの割合で設けられた前記ダミー画素である
請求項４に記載の固体撮像デバイス。
【請求項９】
平面視で前記撮像領域の外周の少なくとも一部を囲むように配置され、前記半導体基板に設けられた第２導電型の半導体領域である給電領域と、
前記給電領域と前記撮像領域の間の基板領域に、前記給電領域と基板内接続がされていない、より低濃度な第２導電型の半導体領域であるチャネルストップ領域と、
を有する請求項１に記載の固体撮像デバイス。
【請求項１０】
前記第２導電型領域は、前記受光画素の境界部に設けられた画素間分離領域であり、
列方向で隣接する受光画素の境界部に位置する画素間分離領域の箇所に対し、列方向と行方向のそれぞれで、数画素おきに離散化配置された複数のコンタクトを介して前記遮光導電膜が接続されている
請求項１に記載の固体撮像デバイス。
【請求項１１】
光学系を含む画像入力部と、
画像処理部と、
を有し、
前記光学系に固体撮像デバイスが含まれ、
前記固体撮像デバイスは、
信号電荷を発生する複数の受光画素が行方向と列方向にマトリクス配置された、半導体基板の撮像領域と、
撮像領域内の受光画素に設けられた第１導電型の信号電荷蓄積領域と、
前記信号電荷蓄積領域の基板表面側に設けられた第２導電型の受光表面領域と、
一定電圧が給電され、前記受光表面領域を開口し、撮像領域面内の行方向と列方向の双方で画素配列密度より低い密度で設けられたコンタクトを介して、前記受光表面領域より高濃度な基板内の第２導電型領域と接続された遮光導電膜と、
を有する画像入力装置。
【請求項１２】
前記第２導電型領域は、前記受光画素の前記信号電荷蓄積領域が省略され、前記遮光導電膜の開口部が形成されていないダミー画素に設けられている
請求項１１に記載の画像入力装置。
【請求項１３】
前記画像処理部は、前記ダミー画素を含む欠陥画素の画素信号を周辺の画素信号情報に基づいてエラー訂正する欠陥救済回路を有する
請求項１２に記載の画像入力装置。
【請求項１４】
全画素に占める前記ダミー画素の割合が、前記欠陥救済回路によりエラー訂正が可能な１％以下である
請求項１３に記載の画像入力装置。
【請求項１５】
前記第２導電型領域は、前記受光画素の境界部に設けられた画素間分離領域であり、
列方向で隣接する受光画素の境界部に位置する画素間分離領域の箇所に対し、列方向と行方向のそれぞれで、数画素おきに離散化配置された複数のコンタクトを介して前記遮光導電膜が接続されている
請求項１１に記載の画像入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光画素に設けられた信号電荷蓄積領域と、その基板表面側に設けられた逆導電型の受光表面層とを受光画素（センサ）が有する固体撮像デバイスに関する。また、本発明は、かかる固体撮像デバイスを画像入力の手段として有する画像入力装置に関する。
【背景技術】
【０００２】
固体撮像デバイスにおいて、第２導電型（例えばＰ型）ウェルの表面に沿った内部位置に、第１導電型（例えばＮ型）の信号電荷蓄積領域が平面視で受光画素（以下、単に画素という）ごとに形成される。これによって、受光センサがマトリクス状に配置される。受光センサとしては、Ｐ型の高不純物濃度（Ｐ＋層）からなるホール蓄積層を有する表面ピンニング型のフォトダイオードとして、いわゆるＨＡＤ（Hole Accumulated Diode）が知られている。
【０００３】
入射光が各受光センサで光電変換され、これにより信号となる電子（信号電荷）が画素ごとに発生し、これと同時にホールも画素ごとに発生する。発生したホールは第２導電型の画素間分離領域（チャネルストップ領域）等から外部に排出されるが、その一部がホール蓄積層（受光表面領域）に捕獲され蓄積される。
【０００４】
ここでホール蓄積層は、製造工程で多くの欠陥が導入される基板表面側に設けられ、一定量のホールを蓄積し、かつ信号電荷蓄積領域とは逆導電型を有することで、信号電荷蓄積領域の蓄積可能な電荷量である飽和信号量を安定化させる役目がある。このホール蓄積層の機能をピンニングと称する。
【０００５】
ところでウェル電位を安定させる目的で、画素ごとに、あるいは、数画素に１つの割合で、ＧＮＤ電位が与えられた配線や遮光導電膜にホール蓄積層を接続する技術が知られている（例えば、特許文献１参照）。
【０００６】
また、基準電位（例えばＧＮＤ電位）で電位的に保持された遮光導電膜を、素子分離領域の直下でホール蓄積層と接続する技術が知られている（例えば、特許文献２参照）。
【０００７】
一方、ＧＮＤ電位の給電点は、外部端子（電極パッド等）等であり、その位置や数が限られている。そのため、給電点からのＧＮＤ電位の供給インピーダンスを撮像領域の外周で、さらには外周部と内部側で均一化する技術が知られている（例えば、特許文献３参照）。
より詳細に特許文献３では、撮像領域の外周を囲むように第２導電型の第１のチャネルストップ領域を配置し、そのさらに外側に、より高濃度な第２のチャネルストップ領域を配置している。そして、特許文献３では、メッシュ抵抗により、第１および第２のチャネルストップ領域をつなぐことでＧＮＤ電位の供給インピーダンスを均一化可能な構成を開示している。
【０００８】
この特許文献３に記載の構成では、発生したホールの一部が、画素間分離のためのＰ型領域（画素間分離領域）に捕獲される。そして、捕獲されたホールは、撮像領域の周囲を取り囲んでいる第１のチャネルストップ領域、メッシュ状抵抗領域を介し、外周に設けられＧＮＤ電位が保持された第２のチャネルストップ領域へと排出される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特公平０８−０２１７０４号公報
【特許文献２】特開２００６−１００６２０号公報
【特許文献３】特公平０７−０６３０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献１および２に記載のＣＣＤデバイスでは、ホール蓄積層にＧＮＤ電位の配線や遮光膜を接続させる構成を開示しているが、画素の受光センサの特性で決められるため、そのＰ型不純物濃度を余り高くできない。
これらの文献記載の技術が目的とするのは、ウェル電位の固定であるが、その目的では、受光センサの特性から決められるホール蓄積層のＰ型不純物濃度でも効果があると考えられる。
【００１１】
しかしながら、ホールの抜けやすさの面内均一性を上げることを目的とすると、ホール蓄積層として最適な濃度では、ホール蓄積層をＧＮＤ電位に固定する能力が不十分となる。つまり、受光センサの特性から決められるホール蓄積層のＰ型不純物濃度では、これをＧＮＤ電位が保持された導電層に接続しても、ホールが十分に抜けない。
特許文献１には、ホール蓄積層のＧＮＤ電位接続に関して、これを画素ごとに行う、あるいは２画素ごとに行うことが記載され、さらに任意の画素ごとに行ってもよいことが付記されている。
ところが、ホール蓄積層のＧＮＤ電位接続を画素ごとに行うことは、ホールの抜けやすさの面内均一性向上には全く意味がない。また、２画素ごと、あるいは任意の画素ごとにホール蓄積層をＧＮＤ電位へ接続すると、個々のホール蓄積層でホールの抜けやすさが不足しているため余り大きな効果が得られない。
【００１２】
その一方で、ホール蓄積層のＰ型不純物濃度をセンサ特性から要求される濃度より高くすると、ホールが抜けやすくなるが、そのことは受光センサの飽和信号量、つまり信号電荷（電子）をセンサに蓄積可能な最大蓄積可能量が変化する。言い換えると、ホール蓄積層を設けた意図の１つである、信号電荷に対する一定の仮想グランドを与えて得られるピンニング効果が弱まり、その仮想グランドレベルが低下し、これとともに飽和信号量も低下する。
以上より、ホール蓄積層の濃度を上げると、ホールの抜けやすさが向上する代わりに、飽和信号量、ひいては受光感度の面内均一性が低下するため、トータルとしてのデバイス特性としては向上しないか、むしろ低下する。
【００１３】
一方、メッシュ状抵抗を設けるという特許文献３の手法では、ホールの抜けやすさの面内均一性が向上し、その意味での特性バラツキの抑制はできる。
しかしながら別の面での不利益があり、特性バラツキも大きくなるため、その手法も完全とは言えない。
【００１４】
ＧＮＤ電位の供給部である第２のチャネルストップ領域と、撮像領域を取り囲む第１のチャネルストップ領域の間にメッシュ状の抵抗が設けられているために、その分チップサイズが大きくなり理収を下げ、これがコスト高の原因となる。
【００１５】
メッシュ状抵抗は、撮像領域内の飽和信号量のムラを抑制するために、ＧＮＤ電位の第２のチャネルストップ領域と各電荷蓄積部間のインピーダンスの存在を無視できるように高抵抗にする必要がある。この場合、全体としてＧＮＤ電位の供給抵抗（フィード抵抗）が過度に高くなることから、撮像領域の中心側ほど画素の仮想グランドレベルが極端に低下し、そのためにＨＡＤのピンニング効果が弱くなる。その結果、蓄積された信号電荷を残りなく読み出そうとすると、読出し電圧の上昇を招く。また、ピンニング効果が弱くなると、基板表面部の欠陥によって発生した余分な電子（ノイズ電荷）の再結合先が減ってノイズ量が増え、これが転送されることで白傷と呼ばれる画像品質の低下を招くことがある。
【００１６】
本発明は、ホールの抜けやすさの面内均一性向上と、ピンニング効果低下等の抑止との双方を両立可能な構成の固体撮像デバイスと、かかる固体撮像デバイスを搭載する画像入力装置を提供するものである。
【課題を解決するための手段】
【００１７】
本発明に関わる固体撮像デバイスは、半導体基板の撮像領域と、信号電荷蓄積領域と、受光表面領域と、遮光導電膜とを有する。
前記撮像領域には、信号電荷を発生する複数の受光画素が行方向と列方向にマトリクス配置されている。
前記信号電荷蓄積領域は、撮像領域内の受光画素に設けられた第１導電型の半導体領域である。
前記受光表面領域は、前記信号電荷蓄積領域の基板表面側に設けられた第２導電型の半導体領域である。
【００１８】
前記遮光導電膜には、一定電圧が給電される。この遮光導電膜は、前記受光表面領域を開口し、撮像領域面内の行方向と列方向の双方で画素配列密度より低い密度で設けられたコンタクトを介して、前記受光表面領域より高濃度な基板内の第２導電型領域と接続されている。
【００１９】
以上の構成によれば、遮光導電膜の開口部からの光が受光表面領域より基板内に入射されると、その過程で光電変換により電子とホールの対が発生する。信号電荷蓄積領域の内部および周囲で発生した多数の電荷対のうち、信号電荷蓄積領域の導電型（第１導電型）できまるその一方の電荷（信号電荷）が信号電荷蓄積領域に流入し、蓄積される。これと同時発生した他方（逆極性）の電荷は、発生と同時に一方電荷との再結合で消滅するが、次々と発生するため再結合を免れて一部の電荷が近隣の、信号電荷蓄積領域とは逆導電型（第２導電型）の半導体領域に吸収され、そこを通って半導体外部に排出される。
そのときの吸収効率は、逆極性型半導体領域の濃度の影響を強く受ける。通常、逆極性電荷が多数キャリアであると、電荷の抜け（導電率）が高いため、周囲からもより多くの電荷を吸収する。
【００２０】
信号電荷蓄積領域の基板表面側には受光表面領域と呼ぶ第２導電型の不純物領域が存在するため、これは第２導電型領域としては電荷発生中心に最も近い。但し、受光表面領域の濃度は、受光特性の要請から最適化されており、あまり高くできない。
【００２１】
本発明では、信号電荷と逆極性の電荷を集める手段として、遮光導電膜を用い、例えば、その基板接触面を含む領域に受光表面領域より濃度が高い第２導電型領域が設けられている。これは濃度が違うため受光表面領域とは異なる領域であり、特性維持からの制約がない。そのため、効率よく逆極性電荷を吸収し排出する。
このことは抵抗や電位供給の面で言い換えできる。特許文献３のように撮像領域の周囲で接続抵抗（あるいは電位供給抵抗）を上げることで、撮像領域の内奥側とのバランス（面内均一性）を確保する構成に比べると、撮像領域の内奥側で抵抗を下げることでバランスを確保するため全体の抵抗を下げやすい。したがって、ピンニング効果の確保もいままでよりやりやすいし、逆極性電荷の抜けやすさの面内均一性も向上しやすい。
【発明の効果】
【００２２】
本発明によれば、ホールの抜けやすさの面内均一性向上と、ピンニング効果低下等の抑止との双方を両立可能な構成としている。そのため、強い光の入射があってもシェーディングが生じにくく、また受光特性（特に飽和信号量）も安定する。したがって、読み出し電圧を高くするといったことも不要で、むしろ低減できる。
また、本発明によれば、かかる優れた不揮発性半導体デバイスを搭載した画像入力装置も提供できる。
【図面の簡単な説明】
【００２３】
【図１】実施形態に関わるＣＣＤの簡素化された構成図と、その一部を拡大した平面図である。
【図２】受光画素におけるＡ−Ａ線（図１（Ｂ））に沿った断面図である。
【図３】ダミー画素におけるＢ−Ｂ線（図１（Ｂ））に沿った断面図である。
【図４】ホールドレインの配置例を示す遮光導電膜の平面図である。
【図５】電圧降下計算の説明図である。
【図６】ベイヤー配列を示す図である。
【図７】変形例の他のコンタクト位置を示す平面図である。
【図８】画像入力装置（撮像装置）の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２４】
本発明は、いわゆるＨＡＤセンサと呼ばれる素子を受光画素ごとに有する固体撮像デバイスに広く適用できる。代表的なものではＣＣＤとＣＭＯＳセンサがあるが、ここではＣＣＤを中心として実施形態を、以下の順で図面を参照して説明する。
【００２５】
１．デバイス構成。
２．ダミー画素の配置。
３．断面構成。
４．ホール抜き取り動作。
５．ホールドレインによる電圧降下の低減。
６．ホールドレインと色との対応。
７．電子機器への適用例（画像入力装置）。
【００２６】
＜１．デバイス構成＞
本実施形態は、本発明を適用したＣＣＤに関する。
図１（Ａ）は、実施形態に関わるＣＣＤの簡素化された構成図である。図１において、撮像領域の一部を抜き出して拡大図（図１（Ｂ））に示す。
図１に図解するＣＣＤ１は、半導体基板に集積化された回路の領域として、撮像領域１Ａと、その周辺領域１Ｂとに大別できる。
【００２７】
撮像領域１Ａは、半導体基板に行列状に２次元配置され、入射光をその光量に応じた電荷量の信号電荷（例えば電子）に変換する複数の受光画素ＰＰを有する。
【００２８】
受光画素ＰＰで光電変換され、読出ゲート部６（ＲＯＧ）を介して読み出された信号電荷を列単位で垂直方向（図の上下方向）に転送する垂直転送部７が設けられている（図１（Ｂ）参照）。
また、撮像領域１Ａの垂直方向（列方向）の一方側には水平転送部２が設けられている。垂直転送部７と水平転送部２は転送方向が異なるが、ＣＣＤの特徴である電荷結合転送を行う。
【００２９】
垂直転送部７は、パケットと呼ばれる１画素（もしくは混合画素）の１つに対応した量の信号電荷の塊を単位として電荷転送を行う。そして各パケット構成を維持したまま、その一方向にパケット群を、例えば３相または４相といった複数の転送パルスを用いて転送する。
【００３０】
水平転送部２は、垂直転送部７の端部に揃った信号電荷のパケットを並列に一気に取り込み、その後、水平方向の一方側に同様にして転送する。水平転送もパケット構成を維持したまま行われるが、動作周波数を高くする必要等の理由から、例えば２相の転送パルスを用いて高速電荷転送を行う。
【００３１】
水平転送の先には、出力ゲート部とも呼ばれる電荷電圧変換部３が設けられている。
電荷電圧変換部３は、フローティングディフュージョンアンプ（ＦＤＡ）またはフローティングゲートアンプ（ＦＧＡ）構成が用いられる。
なお、周辺領域１Ｂには、その他に、転送駆動回路、タイミング発生回路、電源回路、入出力インターフェース、および、全体の制御を支配する制御部等も配置されるが、それらは図示を省略している。
【００３２】
＜２．ダミー画素の配置＞
水平方向と垂直方向のそれぞれにおいて、数画素〜百数十画素、場合によっては千を超える画素に１個の割合（但し、平均値で一定の割合とは限らない）で受光機能を有さないダミー画素ＤＰ（図１（Ｂ）参照）が配置されている。
【００３３】
ダミー画素ＤＰの画素配列に対する密度は、以下の３要件の何れか１つ以上を満たすことが望ましい。なお、以下の３要件は、ダミー画素ＤＰ以外のホールドレイン（例えば、画素間分離領域；変形例参照）にも適用される。
【００３４】
《要件１》
撮像領域１Ａの面内の行方向と列方向の双方で受光画素ＰＰの配列密度より低く離散的に設けられる。ここで“画素配列に対して離散的（あるいは離散化配置）”とは、隣り合う任意のダミー画素ＤＰ同士の距離が、受光画素ＰＰを基本単位として、その１個分以上離れていることを意味する。なお、本発明では、後述する変形例で示すように、必ずしも離散的である必要はない。例えば、数画素連続してホールドレインを設け、しばらく離れて、そこにも数画素連続したホールドレインを形成するといった形態もとり得る。結果的に撮像領域１Ａ全体で、画素密度よりホールドレインの密度が低ければよい。
【００３５】
《要件２》
撮像領域１Ａの面内の行方向と列方向のそれぞれにおいて、ダミー画素ＤＰが規則的に画素配列に対して離散化配置されている。ここで規則に限定はない。ただし、ダミー画素ＤＰはホールを抜き取るホールドレインの役目をもつため、詳細は後述するが、その観点から望ましい規則性が存在する。なお、ホールは、上記の光電変換の際に画素信号（電子）と対で発生する逆極性電荷であり、ホールを適切に処理しないと再結合量の変動により信号電荷が増減することから、ホール抜き取りの撮像面内での均一性は重要となる。
【００３６】
《要件３》
撮像領域１Ａの面内の行方向と列方向のそれぞれにおいて、ダミー画素ＤＰが、受光画素ＰＰの複数に１つの割合で均等に離散化配置されている。これは、上記規則性の最も単純なものである。半導体プロセスはパターンの単純性が高いほど加工精度も高くなるため、ホール抜き取りの均一性が許容範囲なら、このような単純な規則的配置を採用することが望ましい。
【００３７】
図１（Ｂ）は、遮光導電膜のパターンを強調表示するため、その輪郭を太線で描いている。また、ダミー画素ＤＰの周囲には画素間分離領域１９が設けられていないことも併せて示す。図１（Ｂ）において、画素間分離領域１９は輪郭内側を短い斜線で縁取りして示す領域である。
【００３８】
通常の受光画素ＰＰは、その水平方向の片側半分程度の領域に遮光導電膜２１の開口部２１Ａが設けられ、その開口部２１Ａにほぼ対応した領域を“受光部５”とも呼ぶ。受光部５には、詳細は後述するがＨＡＤセンサが設けられている。
受光画素ＰＰのもう片側方の半分には、記号“ＲＯＧ”で表記される読出ゲート部６が画素ごとに設けられている。さらに、その反受光部５側には垂直転送部７と画素間分離領域１９とが並んで配置されている。
【００３９】
読出ゲート部６の基板領域は、図示のように画素ごとに孤立した形状であるが、不図示の読み出しゲート電極は画素間でつながっている。
垂直転送部７は電荷転送のため垂直方向（列方向）につながって転送チャネルを形成している。
【００４０】
受光画素ＰＰの境界は、垂直転送部７が交差する部分を除くと画素間分離領域１９で囲まれている。画素間分離領域１９はチャネルストップ領域とも呼ばれるが、本実施形態では撮像領域１Ａの周囲を大きく囲む分離領域を、特にチャネルストップ領域と呼ぶ。
画素間分離領域１９は、比較的高濃度の第２導電型（本例ではＰ型）の半導体領域である。受光部５における信号電荷の蓄積が主にＮ型の半導体領域であるため、受光部５間のチャネル形成を阻止するため画素間分離領域１９が配置されている。また、垂直転送領域の転送チャネルと受光部５間の電気的干渉阻止を行うため画素間分離領域１９が配置されている。
【００４１】
なお、本実施形態では、図１（Ｂ）に示すように、ダミー画素ＤＰの境界においては、垂直転送部７と画素部との境界辺（左端の短辺）を除くと画素間分離領域１９に囲まれていない。画素間分離領域１９もホール吸収能力が高いが、ダミー画素ＤＰではホールドレインを有することから、ホール吸収能力のバランスをとる必要がある。もしくは、より低抵抗な遮蔽導電膜によるホールの抜けやすさを高める狙いがある。つまり、近くに画素間分離領域１９があると、画素間分離領域１９に、ある割合でホールが捕獲されるが抵抗率が相対的に高いためホール排出が効率的でない。また、画素間分離領域１９は受光部５や転送チャネルの隣を通るため、極めて強い光の入射があると次から次に湧き出すホールの転送路となる可能性もある。この点、遮光導電膜２１で上方にホールを抜き取って面状に全方位で排出する方が効率的である。
【００４２】
図１（Ａ）に示すように、“給電領域”としてのｐ型高濃度領域４が撮像領域１Ａの外周の少なくとも一方を囲むように配置されている。ｐ型高濃度領域４は、遮光導電膜２１と多数のコンタクト（不図示）で接続されるとともに、一定電位（ここではＧＮＤ電位）の給電抵抗を撮像領域１Ａの周回方向で均一化する働きがある。なお、給電抵抗は低ければ低いほどよいとは限らない。給電抵抗を下げるだけなら、このような不純物領域ではなく上層メタル層が好ましいが、その場合、撮像領域１Ａの周縁部でホールが抜けやすいことになり、撮像領域１Ａ内にホールドレインを離散化配置して、領域内部側で抵抗値を下げることとバランスを崩してしまう可能がある。
よって、その観点からｐ型高濃度領域４の抵抗率と、遮光導電膜２１とのコンタクト数やその配置等を決めるとよい。
【００４３】
＜３．断面構成＞
図２は、受光画素ＰＰにおけるＡ−Ａ線（図１（Ｂ））に沿った断面図、図３は、Ｂ−Ｂ線に沿った断面図である。以下、主に図２に沿った説明を行い、図３については違いを説明する。
【００４４】
図２に示すように、ｐ型のシリコンウエハからなる半導体基板１０内に、ｎ型のウェル１１が形成され、ｎ型のウェル１１内に更にｐ型のウェル１２が形成されている。ｎ型のウェル１１は、縦型オーバーフロードレインの基板との間の電位障壁を形成するために設けられたもので、ＯＦＢともいう。なお、基板は、電子シャッタ動作時に電荷掃き捨てを制御する基板電圧の供給端子に接続されている。
【００４５】
ｐウェル１２内の受光部５に対応する位置に、２つの高濃度不純物領域、すなわち深部側のｎ型不純物領域１３と、表面側のｐ+不純物領域１４とが形成されている。これにより、ＨＡＤセンサと称される埋め込み型のフォトダイオードが形成されている。
ｎ型不純物領域１３は本発明の“信号電荷蓄積領域”に該当し、ｐ+不純物領域１４は本発明の“受光表面領域”に該当する。
【００４６】
また、ｐ型のウェル１２内の垂直転送部７に対応する位置に、ｎ型不純物が高濃度に導入され電荷転送時にポテンシャル井戸を形成するｎ型の転送チャネル領域１５が形成されている。転送チャネル領域１５に接して、その基板バルク側にｐ型の深部バリア領域１６が形成され、また基板表面側に低濃度なｐ型の表面バリア領域（不図示）が形成されている。深部バリア領域１６は、基板バルク側で発生した電荷の転送チャネル領域１５への流入を防止するため、また表面バリア領域は、基板表面の電荷トラップによる信号電荷のピンニングを防止して転送効率を上げるために、それぞれ設けられている。
【００４７】
ｐ型のウェル１２内の読出ゲート部６に対応する位置に、受光部５と垂直転送部７との間の電位障壁の高さを調整する低濃度な不純物領域（不図示）が形成される。また、転送チャネル領域１５と隣りのＨＡＤセンサとの間に、ｐ型不純物が高濃度に導入された画素間分離領域１９が形成されている。
【００４８】
画素間分離領域１９、転送チャネル領域１５の上方に、ポリシリコンからなる転送電極２０が絶縁膜を介して形成されている。この転送電極２０は、図示しない透明電極との組合せで読出ゲート部６ＲＯＧの制御電極としても機能する。転送電極２０上には、たとえばタングステンからなる遮光導電膜２１が、垂直転送部７を十分に覆うように配置されている。
遮光導電膜２１は、受光部５に対応した箇所に開口部２１Ａを有する。
【００４９】
遮光導電膜２１の表面および開口部２１Ａ内が薄い透明の保護膜１８で覆われ、さらにその上が層間膜２２により覆われている。層間膜２２の上面は平坦化され、その平坦化面に、ＨＡＤセンサの上方に位置しＲ，Ｇ，Ｂの何れかに染色されたカラーフィルタ（ＯＣＣＦ：On Chip Color Filter）２４が形成されている。各カラーフィルタ２４の染色部分の上に、それぞれ半円状のオンチップレンズ（ＯＣＬ：On Chip (Micro)Lens）２５が配置されている。
【００５０】
図３に示すダミー画素ＤＰが、図２に示す受光画素ＰＰと異なる点は、ｎ型不純物領域１３（信号電荷蓄積領域）が省略されており、その結果、受光部５として機能しない画素（ダミー）となっている。
また、遮光導電膜２１が開口部２１Ａを有しない。転送電極２０の離間領域とその上の絶縁膜の開口部２１ＡとがコンタクトＣＣを形成している。遮光導電膜２１は、コンタクトＣＣを介して基板表面と接触している。
【００５１】
ここで、遮光導電膜２１が基板接触する基板表面側部には、図２と同様な配置形状のｐ＋不純物領域３０が形成されている。このｐ＋不純物領域３０は、本発明の“第２導電型領域”に該当する。
ｐ＋不純物領域３０は、ホールドレイン領域として機能し、速やかなホール抜き取りのためには遮光導電膜２１とオーミックコンタクトをとる必要がある。そこで、オーミック性を確保するためにｐ＋不純物領域３０の形成時に、例えばアクセプタ原子であるボロン（ホウ素）をシリコン基板表面近傍に１×１０Ｅ１５／ｃｍ２以上の高濃度で５０[ｋｅＶ]以下のエネルギーで注入している。
このｐ＋不純物領域３０の不純物濃度は、図２に示すｐ+不純物領域１４よりの濃度より１〜２桁以上高い。
【００５２】
なお、本実施形態では遮光導電膜２１をＧＮＤ電位としているが、マイナス側にしても構わない。また、本実施形態においてはホールドレイン部にＨＡＤ部およびｎ型不純物領域１３を設けていないが、ＨＡＤセンサのある受光画素ＰＰと同様な構成にしても構わない。
また、本実施形態では撮像領域１Ａをｐ型高濃度領域４（チャネルストップ領域）で取り囲んでいるが、これを全て排除してもかまわない。
【００５３】
＜４．ホール抜き取り動作＞
以上の構成では、以下のようにしてホール抜き取りの面内均一性が高められる。
図３において、遮光導電膜２１の開口２１Ａ部からの光が受光表面領域３０より基板内に入射されると、その過程で光電変換により電子とホールの対が発生する。このこと自体は図２に示す受光画素ＰＰでも同様である。受光画素ＰＰでは信号電荷蓄積領域１３の内部および周囲で発生した多数の電荷対のうち、信号電荷蓄積領域１３の導電型（第１導電型）できまるその一方の電荷（信号電荷）が信号電荷蓄積領域１３に流入し、蓄積される。これと同時発生した他方（逆極性）の電荷（ホール）は、発生と同時に一方電荷との再結合で消滅するが、次々と発生するため再結合を免れて一部の電荷が近隣の、信号電荷蓄積領域とは逆導電型（第２導電型；ｐ型）の半導体領域に吸収され、そこを通って半導体外部に排出される。
そのときの吸収効率は、逆極性型半導体領域（ｐ+不純物領域１４、画素間分離領域１９、ｐ＋不純物領域３０など）の濃度の影響を強く受ける。通常、逆極性電荷が多数キャリアであると、電荷の抜け（導電率）が高いため、周囲からもより多くの電荷を吸収する。
【００５４】
信号電荷蓄積領域１３の基板表面側には受光表面領域１４（いわゆるピンニング領域）と呼ぶ第２導電型の不純物領域が存在するため、これは第２導電型領域としては電荷発生中心に最も近い。但し、受光表面領域１４の濃度は、受光特性の要請から最適化されており、あまり高くできない。
【００５５】
本実施形態では、信号電荷と逆極性の電荷を集める手段として、遮光導電膜２１を用い、例えば、その基板接触面を含む領域に受光表面領域１４より濃度が高い第２導電型領域（３０）が設けられている。これは濃度が違うため受光表面領域１４とは異なる領域であり、特性維持からの制約がない。そのため、効率よく逆極性電荷を吸収し排出する。
このことは抵抗や電位供給の面で言い換えできる。撮像領域の周囲で接続抵抗（あるいは電位供給抵抗）をメッシュ状抵抗などの手段によって上げることで、撮像領域の内奥側とのバランス（面内均一性）を確保する構成に比べると、撮像領域１の内奥側で抵抗を下げることでバランスを確保するため全体の抵抗を下げやすい。したがって、ピンニング効果の確保も今までよりやりやすいし、逆極性電荷の抜けやすさの面内均一性も向上しやすい。
【００５６】
＜５．ホールドレインによる電圧降下の低減＞
次に、図４を参照してホールドレインの配置例を説明する。図４において、グレーが遮光導電膜２１、白抜きが受光画素ＰＰの開口部２１Ａ、同形の線で囲まれた部分がダミー画素ＤＰのコンタクトＣＣ（またはその下のｐ＋不純物領域３０）を表す。
【００５７】
本実施形態においては、水平方向に３６７２列、垂直方向に９１６行にＲＧＢ画素ユニットが均等に配置された１０００万画素ＣＣＤを例に示している。本実施形態においては、ホールドレイン（ＣＣ／３０）は水平方向に１００画素ごとに２７個配置され、垂直方向に１００画素ごとに３６個配置され、合計９７２個が均等に配置されている。但し、ホールドレインの個数は補正可能な総画素数の１％を上限に配置することができる。
【００５８】
本実施形態においての各ホールドレイン間の抵抗は、垂直方向における各ホールドレイン間の抵抗Ｒ１は約１．６[ＫΩ]、水平方向における抵抗Ｒ２は約０．７[ｋΩ]となる。なお、実施形態によると画素領域内のホール電流による垂直方向の電圧降下は、各垂直方向に配置されたホールドレインの個数の二乗に比例して小さくなる。
【００５９】
図５に、電圧降下計算の説明図を示す。図５（Ａ）は発明非適用（ホールドレインなし）の場合、図５（Ｂ）は発明適用（ホールドレインあり）の場合である。
トップ画素ＰＰｔからボトム画素ＰＰｂまでの電圧降下をΔＶ１とする。ΔＶ１は、１画素当りから発生するホール密度ｊと１画素当りの抵抗値ｒと垂直方向画素数Ｎｖの二乗の積に比例する（式１）。
【００６０】
［数１］
ΔＶ１∝ｊ×Ｎｖ×ｒ×Ｎｖ
＝ｊ×ｒ×Ｎｖ２…（式１）
【００６１】
本発明を適用すると、ホールドレイン（ＣＣ／３０）が各垂直方向に均等に配置されていることから、ホールドレイン間の電圧降下ΔＶ２は、ΔＶ１に対し垂直方向に配置されたホールドレインの個数Ｎｈｄの二乗に反比例し小さくなる（式２）。
また、ΔＶ１とΔＶ２の比をとると（式３）が得られる。
【００６２】
［数２］
ΔＶ２∝（ｊ×Ｎｖ）／Ｎｈｄ×（ｒ×Ｎｖ）／Ｎｈｄ
＝ｊ×ｒ×Ｎｒ２／Ｎｈｄ２…（式２）
【００６３】
［数３］
ΔＶ１／ΔＶ２＝１／Ｎｈｄ２…（式３）
【００６４】
本発明の実施形態によると、各垂直方向のホールドレインの個数は２７個を配置していることから、本発明によるホール電流による電圧降下は従来と比較し１／７２９（１／（２７×２７））に低減する。
また、本実施形態では、均一に配置されたホールドレインを例に挙げているが、ランダムに配置されても構わない。
さらに、撮像領域１Ａの中心ほどホールドレイン密度を大きくしてもよい。
【００６５】
＜６．ホールドレインと色との対応＞
また、図６に示すように、画素の色配列が例えばベイヤー配列（図９）の場合は、緑(Ｇ)画素を除く、赤(Ｒ)画素または青(Ｂ)画素に限りコンタクトＣＣ（ホールドレイン）を配置しても構わない。これは、人間の目の色解像度が、赤(Ｒ)または青(Ｂ)と比較し緑(Ｇ)がより高いことに着目している。
【００６６】
また、ホールコンタクトとして遮光導電膜２１に覆われたダミー画素ＤＰの信号は黒点、つまり欠陥画素となるため欠陥補正により信号補完しても構わない。欠陥補正としては、例えば一次補完がある。これは欠陥画素の一つ前の画素から出力される信号と、この欠陥画素の一つ後から出力される信号の平均値を得、欠陥画素の出力値に置き換えるものである。
【００６７】
＜７．変形例＞
以上はダミー画素ＤＰを設けた場合の実施形態であるが、これに代えて、画素を潰さない方法もある。
本変形例では、受光部５に設けるｐ＋不純物領域３０に代えて、画素間分離領域１９上にコンタクトＣＣを開ける。
【００６８】
図７は、４相駆動の垂直転送電極２０＿１〜２０＿４のパターンを示すものであるが、垂直転送部７や読出ゲート部６がない垂直方向の画素境界付近は、画素の重ね余裕のために開口部２１Ａ同士の間隔が開いている。この領域には図１（Ｂ）に照らすと、画素間分離領域１９が存在するため、その画素間分離領域１９に対してコンタクトＣＣを形成している。これは、ｐ＋不純物領域３０に代えて画素間分離領域１９を用いることを意味する。
【００６９】
このように、ＨＡＤセンサの受光表面領域（ｐ+不純物領域１４）と同じ第２導電型で、より高濃度な不純物領域なら遮光導電膜２１とコンタクトし、ホールドレインとして機能させることができる。
なお、この場合、１つ１つのコンタクトＣＣが小さい（細長い）ため、数画素連続してコンタクトＣＣを形成してもよい。
【００７０】
＜８．電子機器への適用例（画像入力装置）＞
図８は、本発明に係る画像入力装置（撮像装置）の構成の一例を示すブロック図である。
図８に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理部６３およびシステムコントローラ６４等によって構成されている。
【００７１】
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。
この撮像デバイス６２として、先述した実施形態に係るＣＣＤ１（またはＣＭＯＳセンサ）が用いられる。
【００７２】
カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、撮像デバイス６２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【００７３】
最後に、引用文献３に記載技術に対する本実施形態の効果を説明する。
この記載発明は、画素領域のチャネルストップ部（画素間分離領域）と画素領域を取り囲みＧＮＤ電位となっている第２のチャネルストップ領域との間にメッシュ状抵抗が介在している。
メッシュ状抵抗の介在によって、チップサイズが大きくなり理収を低下させる。また、メッシュ状抵抗が１０[ＫΩ]以上の高抵抗で形成されているため、ＧＮＤと各画素間の抵抗は少なくとも１０[ＫΩ]以上の高抵抗となる。その結果、画素部へのホール供給能力を低下させ、ＨＡＤセンサのピンニング力の低下を招いている。
【００７４】
これに対し、本実施形態では、本発明によると、メッシュ状抵抗を排除し、画素領域に均等間隔にホールドレインを設けている。そのことから、チップサイズが小さくなり理収を上げる。また、均一に配置されたホールドレインの設置により、ＧＮＤ給電端と各画素間の抵抗が小さくなりホール吸収、ホール供給能力の少なくとも一方が向上する。結果として、ＨＡＤセンサのピンニング力を向上させ、読出し電圧の低減および白傷も改善される。
また、ホール電流による電圧降下が、発明適用前から大幅に低減されることから、飽和信号量のムラを抑制する効果がある。
【符号の説明】
【００７５】
１…ＣＣＤ、１Ａ…撮像領域、２…水平転送部、３…電荷電圧変換部、４…ｐ型高濃度領域（チャネルストップ領域）、５…受光部、６…読み出しゲート部、７…垂直転送部、１０…半導体基板、１２…ｐ型のウェル、１３…ｎ型不純物領域（信号電荷蓄積領域）、１４…ｐ+不純物領域（受光表面領域）、１９…画素間分離領域、２１…遮光導電膜、２１Ａ…開口部、３０…ｐ＋不純物領域（第２導電型領域）、ＰＰ…受光画素、ＤＰ…ダミー画素、ＣＣ…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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