(57)【要約】【課題】デュアルポートメモリセルの２つのポートに接続された２つのビット線を短絡することなく、誤書込みを防止することができる半導体記憶装置を提供する。【解決手段】第１のライトドライバ１９ａは、活性化されたときに第１のビット線ＢＬＡに第１のライトデータに応じた電圧を印加する。第１のライトアシストドライバ２１ａは、活性化されたときに第２のビット線ＢＬＢに第１のライトデータに応じた電圧を印加する。第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。第１のライトアシストドライバ２１ａは、第１のライトドライバ１９ａが活性化され、かつ第１のロウアドレスと第２のロウアドレスとが一致する条件を少なくとも満たすときに、活性化される。【選択図】図３
2011258270.tif 000002
【特許請求の範囲】
【請求項１】
各々が第１のポートおよび第２のポートを有する複数のメモリセルが行列状に配置されたメモリセルアレイと、
前記第１のポートに接続される第１のビット線と、
前記第２のポートに接続される第２のビット線と、
活性化されたときに、前記第１のビット線に第１のライトデータに応じた電圧を印加する第１のライトドライバと、
活性化されたときに、前記第２のビット線に前記第１のライトデータに応じた電圧を印加する第１のライトアシストドライバとを備え、
第１のロウアドレスによって前記第１のポートを通じて第１のアクセスをする前記メモリセルアレイの行が指定され、第２のロウアドレスによって前記第２のポートを通じて第２のアクセスをする前記メモリセルアレイの行が指定され、
前記第１のライトアシストドライバは、前記第１のライトドライバが活性化され、かつ前記第１のロウアドレスと前記第２のロウアドレスとが一致する条件を少なくとも満たすときに、活性化される、半導体記憶装置。
【請求項２】
前記半導体記憶装置は、さらに、
活性化されたときに、前記第２のビット線に第２のライトデータに応じた電圧を印加する第２のライトドライバと、
活性化されたときに、前記第１のビット線に前記第２のライトデータに応じた電圧を印加する第２のライトアシストドライバとを備え、
前記第２のライトアシストドライバは、前記第２のライトドライバが活性化され、かつ前記第１のロウアドレスと前記第２のロウアドレスとが一致する条件を少なくとも満たすときに、活性化される、請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、さらに、
外部から前記第１のアクセスのための第１のクロック信号を受けて、所定の期間活性化される第１の内部クロック信号を生成する第１の内部クロック生成部と、
外部から前記第２のアクセスのための第２のクロック信号を受けて、所定の期間活性化される第２の内部クロック信号を生成する第２の内部クロック生成部と、
外部から入力される第１のロウアドレスを指定する信号を前記第１の内部クロック信号に基づいてラッチして、第１の内部ロウアドレス信号を生成する第１の内部ロウアドレスラッチと、
外部から入力される第２のロウアドレスを指定する信号を前記第２の内部クロック信号に基づいてラッチして、第２の内部ロウアドレス信号を生成する第２の内部ロウアドレスラッチと、
前記第１の内部ロウアドレス信号で指定されるロウアドレスと前記第２の内部ロウアドレス信号で指定されるロウアドレスとが一致するか否かを検出するロウアドレス一致検出回路とを備える、請求項２記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、さらに、
外部から入力される前記第１のアクセスが前記メモリセルに対する書込みであるか、読出しであるかを指定する第１の書込／読出指定信号を前記第１の内部クロック信号に基づいてラッチして、第１の内部書込／読出指定信号を生成する第１の書込／読出指定信号ラッチと、
外部から入力される前記第２のアクセスが前記メモリセルに対する書込みであるか、読出しであるかを指定する第２の書込／読出指定信号を前記第２の内部クロック信号に基づいてラッチして、第２の内部書込／読出指定信号を生成する第２の書込／読出指定信号ラッチと、
前記第１の内部書込／読出指定信号と前記第１の内部クロック信号に基づいて、前記第１のライトドライバを活性化するための第１のライトイネーブル信号を生成する第１のライト制御部と、
前記第２の内部書込／読出指定信号と前記第２の内部クロック信号に基づいて、前記第２のライトドライバを活性化するための第２のライトイネーブル信号を生成する第２のライト制御部と、
前記ロウアドレス一致検出回路で一致が検出され、さらに、前記第２の内部クロック信号が活性化され、かつ前記第１のライトイネーブル信号が活性化されているときに、前記第１のライトアシストドライバを制御するための第１のライトアシスト制御信号を活性化する第１のライトアシスト制御回路と、
前記ロウアドレス一致検出回路で一致が検出され、さらに、前記第１の内部クロック信号が活性化され、かつ前記第２のライトイネーブル信号が活性化されているときに、前記第１のライトアシストドライバを制御するための第２のライトアシスト制御信号を活性化する第２のライトアシスト制御回路とを備えた、請求項３記載の半導体記憶装置。
【請求項５】
第１のカラムアドレスで第１のポートを通じて前記第１のアクセスをする前記メモリセルアレイのカラムが指定され、第２のカラムアドレスで第２のポートを通じて前記第２のアクセスをする前記メモリセルアレイのカラムが指定され、
前記半導体記憶装置は、さらに、
外部から入力される前記第１のカラムアドレスを指定する信号を前記第１の内部クロック信号に基づいてラッチして、第１の内部カラムアドレス信号を生成する第１の内部カラムアドレスラッチと、
外部から入力される前記第２のカラムアドレスを指定する信号を前記第２の内部クロック信号に基づいてラッチして、第２の内部カラムアドレス信号を生成する第２の内部カラムアドレスラッチと、
前記第１の内部カラムアドレス信号で指定されるカラムアドレスと前記第２の内部カラムアドレス信号で指定されるカラムアドレスとが一致するか否かを検出するカラムアドレス一致検出回路とを備える、請求項３記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、さらに、
外部から入力される前記第１のアクセスが前記メモリセルに対する書込みであるか、読出しであるかを指定する第１の書込／読出指定信号を前記第１の内部クロック信号に基づいてラッチして、第１の内部書込／読出指定信号を生成する第１の内部書込／読出指定信号ラッチと、
外部から入力される前記第２のアクセスが前記メモリセルに対する書込みであるか、読出しであるかを指定する第２の書込／読出指定信号を前記第２の内部クロック信号に基づいてラッチして、第２の内部書込／読出指定信号を生成する第２の内部書込／読出指定信号ラッチと、
前記第１の内部書込／読出指定信号と前記第１の内部クロック信号に基づいて、前記第１のライトドライバを活性化するための第１のライトイネーブル信号を生成する第１のライト制御部と、
前記第２の内部書込／読出指定信号と前記第２の内部クロック信号に基づいて、前記第１のライトドライバを活性化するための第２のライトイネーブル信号を生成する第２のライト制御部と、
前記ロウアドレス一致検出回路で一致が検出され、さらに、前記第２の内部クロック信号が活性化され、かつ前記第１のライトイネーブル信号が活性化されているときに、さらに、前記カラムアドレス一致検出回路で不一致が検出されたか、または前記第２の内部書込／読出指定信号が読出しを指定する場合に、前記第１のライトアシストドライバを制御するための第１のライトアシスト制御信号を活性化する第１のライトアシスト制御回路と、
前記ロウアドレス一致検出回路で一致が検出され、さらに、前記第１の内部クロック信号が活性化され、かつ前記第２のライトイネーブル信号が活性化されているときに、さらに、前記カラムアドレス一致検出回路で不一致が検出されたか、または前記第１の内部書込／読出指定信号が読出しを指定する場合に、前記第２のライトアシストドライバを制御するための第２のライトアシスト制御信号を活性化する第２のライトアシスト制御回路とを備える、請求項５記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、さらに、
外部から入力される第１のアクセスでの前記第１のライトデータを前記第１の内部クロック信号に基づいてラッチして、第１の内部ライトデータを生成する第１の入力データラッチと、
外部から入力される第２のアクセスでの前記第２のライトデータを前記第２の内部クロック信号に基づいてラッチして、第２の内部ライトデータを生成する第２の入力データラッチとを備え、
前記第１の入力データラッチは、前記第１の内部ライトデータを前記第１のライトドライバおよび前記第１のライトアシストドライバに与え、
前記第２の入力データラッチは、前記第２の内部ライトデータを前記第２のライトドライバおよび前記第２のライトアシストドライバに与える、請求項３記載の半導体記憶装置。
【請求項８】
前記第１のライトドライバ、前記第２のライトドライバ、前記第１のライトアシストドライバ、および前記第２のライトアシストドライバは、カラムごとに設けられ、
前記半導体記憶装置は、さらに、
カラムごとに設けられた第１のライトドライバ制御回路と、
カラムごとに設けられた第１のライトアシストドライバ制御回路と、
カラムごとに設けられた第２のライトドライバ制御回路と、
カラムごとに設けられた第２のライトアシストドライバ制御回路とを備え、
前記第１のライトドライバ制御回路は、前記第１のカラムアドレスが自己のカラムのアドレスと一致し、かつ前記第１のライトイネーブル信号が活性化されているときに、自己のカラムの第１のライトドライバ制御信号を活性化することによって、自己のカラムの前記第１のライトドライバを活性化し、
前記第１のライトアシストドライバ制御回路は、前記第１のライトアシスト制御信号と自己のカラムの前記第１のライトドライバ制御信号がともに活性化されている場合に、自己のカラムの第１のライトアシストドライバ制御信号を活性化することによって、自己のカラムの前記第１のライトアシストドライバを活性化し、
前記第２のライトドライバ制御回路は、前記第２のカラムアドレスが自己のカラムのアドレスと一致し、かつ前記第２のライトイネーブル信号が活性化されているときに、自己のカラムの第２のライトドライバ制御信号を活性化することによって、自己のカラムの前記第２のライトドライバを活性化し、
前記第２のライトアシストドライバ制御回路は、前記第２のライトアシスト制御信号と自己のカラムの前記第２のライトドライバ制御信号がともに活性化されている場合に、自己のカラムの第２のライトアシストドライバ制御信号を活性化することによって、自己のカラムの前記第２のライトアシストドライバを活性化する、請求項４または６記載の半導体記憶装置。
【請求項９】
前記第１のライトドライバ、前記第２のライトドライバ、前記第１のライトアシストドライバ、および前記第２のライトアシストドライバは、カラムごとに設けられ、
前記半導体記憶装置は、さらに、
外部から入力される、前記第１のアクセスでのカラムごとのライトマスクの有無を指定する第１のビットライトマスク信号を、前記第１の内部クロック信号に基づいてラッチして、第１の内部ビットライトマスク信号を生成する第１のビットマスク信号ラッチと、
外部から入力される、前記第２のアクセスでのカラムごとのライトマスクの有無を指定する第２のビットライトマスク信号を、前記第２の内部クロック信号に基づいてラッチして、第２の内部ビットライトマスク信号を生成する第２のビットマスク信号ラッチと、
カラムごとに設けられた第１のライトドライバ制御回路と、
カラムごとに設けられた第１のライトアシストドライバ制御回路と、
カラムごとに設けられた第２のライトドライバ制御回路と、
カラムごとに設けられた第２のライトアシストドライバ制御回路とを備え、
前記第１のライトドライバ制御回路は、前記第１のカラムアドレスが自己のカラムのアドレスと一致し、前記第１の内部ビットライトマスク信号がライトマスクなしを表わし、かつ前記第１のライトイネーブル信号が活性化されているときに、自己のカラムの第１のライトドライバ制御信号を活性化することによって、自己のカラムの前記第１のライトドライバを活性化し、
前記第１のライトアシストドライバ制御回路は、前記第１のライトアシスト制御信号と自己のカラムの前記第１のライトドライバ制御信号がともに活性化されている場合に、自己のカラムの第１のライトアシストドライバ制御信号を活性化することによって、自己のカラムの前記第１のライトアシストドライバを活性化し、
前記第２のライトドライバ制御回路は、前記第２のカラムアドレスが自己のカラムのアドレスと一致し、前記第２の内部ビットライトマスク信号がライトマスクなしを表わし、かつ前記第２のライトイネーブル信号が活性化されているときに、自己のカラムの第２のライトドライバ制御信号を活性化することによって、自己のカラムの前記第２のライトドライバを活性化し、
前記第２のライトアシストドライバ制御回路は、前記第２のライトアシスト制御信号と自己のカラムの前記第２のライトドライバ制御信号がともに活性化されている場合に、自己のカラムの第２のライトアシストドライバ制御信号を活性化することによって、自己のカラムの前記第２のライトアシストドライバを活性化する、請求項４または６記載の半導体記憶装置。
【請求項１０】
前記メモリセルは、ＳＲＡＭセルである、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、デュアルポートメモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
デュアルポートメモリセルを有する半導体記憶装置において、あるメモリセルの一方のポートから読出しまたは書込みを行ない、続いて、同番地またはレイアウトにおける同一行のメモリセルの他方のポートから書込みを行なう場合、後の書込みが先の読出しまたは書込みの影響を受けるため、誤書込みが発生する場合がある。
【０００３】
このような問題に対して、たとえば、特許文献１（特開平５−１０９２７９号公報）には、以下のような技術が開示されている。すなわち、特許文献１には、読出しまたは書込みのために複数のポートから同一行に属する複数のワード線が選択された場合に、この選択された複数のポートに対応するビット線のうち書込みのために選択されたポートに対応するビット線のうち書込みのために選択されたポートに対応するビット線と選択された他の任意のビット線とを実質的に短絡させる短絡回路を用いることが記載されている。特許文献１では、このような構成を採用することによって、複数ポートから同一行選択時のセルへの誤書込みの問題を解消すると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１０９２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１記載の装置では、ライトドライバから見たビット線容量が同一行アクセス時と異行アクセス時で異なることになる。両ポートが非同期で動作するため、クロックのスキュー条件によってライトドライバから見えるビット線容量が変化する。このようなビット線容量の変化に対応するためには、回路設計が煩雑となる。
【０００６】
さらに、ライトドライバから見て、さらに１段トランジスタを介して相手側のビット線を駆動するため低電圧特性が悪くなる。
【０００７】
さらに、この装置のアドレス比較回路は、クロック非同期型のデュアルポートＳＲＡＭ（Static Random Access Memory)で用いられるものであり、現在主流のクロック同期型のデュアルポートＳＲＡＭにはそのまま適用することができない。
【０００８】
それゆえに、本発明の目的は、デュアルポートメモリセルの２つのポートに接続された２つのビット線を短絡することなく、誤書込みを防止することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施形態の半導体記憶装置は、各々が第１のポートおよび第２のポートを有する複数のメモリセルが行列状に配置されたメモリセルアレイと、第１のポートに接続される第１のビット線と、第２のポートに接続される第２のビット線と、活性化されたときに、第１のビット線に第１のライトデータに応じた電圧を印加する第１のライトドライバと、活性化されたときに、第２のビット線に第１のライトデータに応じた電圧を印加する第１のライトアシストドライバとを備える。第１のロウアドレスによって第１のポートを通じて第１のアクセスをするメモリセルアレイの行が指定される。第２のロウアドレスによって第２のポートを通じて第２のアクセスをするメモリセルアレイの行が指定される。第１のライトアシストドライバは、第１のライトドライバが活性化され、かつ第１のロウアドレスと第２のロウアドレスとが一致する条件を少なくとも満たすときに、活性化される。
【発明の効果】
【００１０】
本発明の一実施形態によれば、２つのポートに接続されたビット線を短絡することなく、デュアルポートメモリセルへの誤書込みを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態の半導体記憶装置の構成を表わす図である。
【図２】図１のメモリセルアレイに含まれるＳＲＡＭセルの構成を表わす図である。
【図３】図１のポートＡ制御回路とポートＡ入出力回路の詳細を表わす図である。
【図４】図１のポートＢ制御回路とポートＢ入出力回路の詳細を表わす図である。
【図５】本発明の実施形態の半導体記憶装置のタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
（半導体記憶装置の構成）
図１は、本発明の実施形態の半導体記憶装置の構成を表わす図である。
【００１３】
図１を参照して、この半導体記憶装置1は、メモリセルアレイ４と、ポートＡ制御回路２Ａと、ポートＡ入出力回路３Ａと、ポートＢ制御回路２Ｂと、ポートＢ入出力回路３Ｂとを備える。
【００１４】
メモリセルアレイ４には、各々がデュアルポートを有する複数のＳＲＡＭセルが行列状に配置される。
【００１５】
ポートＡ制御回路２ＡおよびポートＡ入出力回路３Ａは、メモリセルアレイ４のＳＲＡＭのポートＡを通じたアクセスを制御する。
【００１６】
ポートＡ制御回路２Ａは、外部から、ロウアドレス信号ＸＡＡと、カラムアドレス信号ＹＡＡと、書込／読出指定信号ＷＥＮＡと、クロック信号ＣＬＫＡとを受ける。
【００１７】
ロウアドレス信号ＸＡＡによって、ポートＡを通じたアクセスの対象となるメモリセルアレイ４内の行が指定される。カラムアドレス信号ＹＡＡによって、ポートＡを通じたアクセスの対象となるメモリセルアレイ４内のカラムが指定される。
【００１８】
書込／読出指定信号ＷＥＮＡによって、ポートＡを通じたアクセスが書込みか、または読出しかが指定される。
【００１９】
クロック信号ＣＬＫＡによって、ポートＡを通じたアクセスのタイミングが制御される。
【００２０】
ポートＡ入出力回路３Ａは、外部から、ライトデータＤＩＮＡと、ビットライトマスク信号ＢＷＮＡとを受け、外部へ、リードデータＤＯＵＴＡを出力する。
【００２１】
ライトデータＤＩＮＡは、ポートＡを通じたアクセスが書込みの場合、対応のメモリセルに書込まれるデータである。
【００２２】
リードデータＤＯＵＴＡは、ポートＡを通じたアクセスが読出しの場合、対応のメモリセルから読み出されたデータである。
【００２３】
ビットライトマスク信号ＢＷＮＡは、ポートＡを通じたアクセスでのカラムごとのライトマスクの有無を指定する信号である。
【００２４】
ポートＢ制御回路２ＢおよびポートＢ入出力回路３Ｂは、メモリセルアレイのＳＲＡＭのポートＢを通じたアクセスを制御する。
【００２５】
ポートＢ制御回路２Ｂは、外部から、ロウアドレス信号ＸＡＢと、カラムアドレス信号ＹＡＢと、書込／読出指定信号ＷＥＮＢと、クロック信号ＣＬＫＢとを受ける。
【００２６】
ロウアドレス信号ＸＡＢによって、ポートＢを通じたアクセスの対象となるメモリセルアレイ４内の行が指定される。カラムアドレス信号ＹＡＢによって、ポートＢを通じたアクセスの対象となるメモリセルアレイ４内のカラムが指定される。
【００２７】
書込／読出指定信号ＷＥＮＢによって、ポートＢを通じたアクセスが書込みか、または読出しかが指定される。
【００２８】
クロック信号ＣＬＫＢによって、ポートＢを通じたアクセスのタイミングが制御される。
【００２９】
ポートＢ入出力回路３Ｂは、外部から、ライトデータＤＩＮＢと、ビットライトマスク信号ＢＷＮＢとを受け、外部へ、リードデータＤＯＵＴＢを出力する。
【００３０】
ライトデータＤＩＮＢは、ポートＢを通じたアクセスが書込みの場合、対応のメモリセルに書込まれるデータである。
【００３１】
リードデータＤＯＵＴＢは、ポートＢを通じたアクセスが読出しの場合、対応のメモリセルから読み出されたデータである。
【００３２】
ビットライトマスク信号ＢＷＮＢは、ポートＢを通じたアクセスでのカラムごとのライトマスクの有無を指定する信号である。
【００３３】
（メモリセルの構成）
図２は、図１のメモリセルアレイに含まれるＳＲＡＭセルの構成を表わす図である。
【００３４】
図２を参照して、ＳＲＡＭセルは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とを含む。
【００３５】
ＰチャネルＭＯＳトランジスタＰ１は、電源ノードＶＤＤと記憶ノードＮＡとの間に接続されゲートが記憶ノードＮＢに接続される。ＮチャネルＭＯＳトランジスタＮ５は、記憶ノードＮＡと接地ノードＶＳＳとの間に接続されゲートが記憶ノードＮＢに接続される。ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ５は、第１のＣＭＯＳインバータを構成する。
【００３６】
ＰチャネルＭＯＳトランジスタＰ２は、電源ノードＶＤＤと記憶ノードＮＢとの間に接続されゲートが記憶ノードＮＡに接続される。ＮチャネルＭＯＳトランジスタＮ６は、記憶ノードＮＢと接地ノードＶＳＳとの間に接続されゲートが記憶ノードＮＡに接続される。ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ６は、第２のＣＭＯＳインバータを構成する。
【００３７】
第１のＣＭＯＳインバータの入力である記憶ノードＮＢと、第２のＣＭＯＳインバータの出力とが接続する。第２のＣＭＯＳインバータの入力である記憶ノードＮＡと、第１のＣＭＯＳインバータの出力とが接続する。
【００３８】
ＮチャネルＭＯＳトランジスタＮ２は、記憶ノードＮＡとポートＡ１との間に接続され、ゲートがワード線ＷＬＡと接続される。ポートＡ１は、ビット線／ＢＬＡと接続する。
【００３９】
ＮチャネルＭＯＳトランジスタＮ１は、記憶ノードＮＡとポートＢ１との間に接続され、ゲートがワード線ＷＬＢと接続される。ポートＢ１は、ビット線／ＢＬＢと接続する。
【００４０】
ＮチャネルＭＯＳトランジスタＮ４は、記憶ノードＮＢとポートＡ２との間に接続され、ゲートがワード線ＷＬＡと接続される。ポートＡ２は、ビット線ＢＬＡと接続する。
【００４１】
ＮチャネルＭＯＳトランジスタＮ３は、記憶ノードＮＢとポートＢ２との間に接続され、ゲートがワード線ＷＬＢと接続される。ポートＢ２は、ビット線ＢＬＢと接続する。
【００４２】
（ポートＡ制御回路およびポートＡ入出力回路）
図３は、図１のポートＡ制御回路とポートＡ入出力回路の詳細を表わす図である。
【００４３】
図３を参照して、ポートＡ制御回路２Ａは、Ｘアドレスラッチ８ａと、Ｙアドレスラッチ９ａと、ＷＥＮラッチ１１ａと、内部クロック生成部１２ａと、Ｘアドレス一致検出回路６ａと、Ｙアドレス一致検出回路７ａと、ライトアシスト制御回路２３ａと、ライト制御部１３ａと、プリデコーダ１０ａと、イコライザ＆センスアンプ制御回路２６ａと、ワード線Ａドライバ９３ａとを備える。
【００４４】
内部クロック生成部１２ａは、外部からポートＡを通じたアクセスのためのクロック信号ＣＬＫＡを受けて、所定の期間活性化される内部クロック信号ＩＮＣＬＫＡを生成する。
【００４５】
Ｘアドレスラッチ８ａは、外部から入力されるロウアドレスを指定するロウアドレス信号ＸＡＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部ロウアドレス信号ＬＸＡＡを生成する。
【００４６】
Ｙアドレスラッチ９ａは、外部から入力されるカラムアドレスを指定するカラムアドレス信号ＹＡＡを内部クロックＩＮＣＬＫＡ信号に基づいてラッチして、内部カラムアドレス信号ＬＹＡＡを生成する。
【００４７】
ＷＥＮラッチ１１ａは、外部から入力されるポートＡを通じたアクセスがメモリセルに対する書込みであるか、読出しであるかを指定する書込／読出指定信号ＷＥＮＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部書込／読出指定信号ＬＷＥＮＡを生成する。書込／読出指定信号ＷＥＮＡおよび内部書込／読出指定信号ＬＷＥＮＡは、書込みが指定されるときには「Ｈ」レベルとなり、読出しが指定されるときには「Ｌ」レベルとなる。
【００４８】
ライト制御部１３ａは、内部書込／読出指定信号ＬＷＥＮＡと内部クロック信号ＩＮＣＬＫＡの論理積を表わすライトイネーブル信号ＷＥＡを生成する。ライトイネーブル信号ＷＥＡは、書込みが指定された場合に、内部クロック信号ＩＮＣＬＫＡが「Ｈ」レベルの期間において、「Ｈ」レベルとなる。
【００４９】
Ｘアドレス一致検出回路６ａは、内部ロウアドレス信号ＬＸＡＡで指定されるロウアドレスとポートＢ制御回路２Ｂから送られる内部ロウアドレス信号ＬＸＡＢで指定されるロウアドレスとが一致するか否かを検出し、検出結果を表わす検出信号ＸＤＡを出力する。検出結果が一致するときには、検出信号ＸＤＡは「Ｈ」レベルに設定され、検出結果が不一致のときには、検出信号ＸＤＡは「Ｌ」レベルに設定される。
【００５０】
このように、Ｘアドレス一致検出回路６ａは、内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢでラッチされた内部ロウアドレス信号ＬＸＡＡ，ＬＸＡＢを比較する。活性化期間中（内部クロック信号が「Ｈ」レベル）は、内部ロウアドレス信号は変化しない。従って両ポートが活性化している期間中（つまり内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢが共に「Ｈ」レベル）は、検出信号ＸＤＡは確定することになり、両ポートが非同期動作しても誤動作しない。
【００５１】
Ｙアドレス一致検出回路７ａは、内部カラムアドレス信号ＬＹＡＡで指定されるカラムアドレスとポートＢ制御回路２Ｂから送られる内部カラムアドレス信号ＬＹＡＢで指定されるカラムアドレスとが一致するか否かを検出し、検出結果を表わす検出信号ＹＤＡを出力する。検出結果が一致するときには、検出信号ＹＤＡは「Ｈ」レベルに設定され、検出結果が不一致のときには、検出信号ＹＤＡは「Ｌ」レベルに設定される。
【００５２】
このように、Ｙアドレス一致検出回路７ａは、内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢでラッチされた内部カラムアドレス信号ＬＹＡＡ，ＬＹＡＢを比較する。活性化期間中（内部クロック信号が「Ｈ」レベル）は、内部カラムアドレス信号は変化しない。従って両ポートが活性化している期間中（つまり内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢが共に「Ｈ」レベル）は、検出信号ＹＤＡは確定することになり、両ポートが非同期動作しても誤動作しない。
【００５３】
プリデコーダ１０ａは、内部ロウアドレス信号ＬＸＡＡをプリデコードして、プリデコード結果を表わす信号ＰＸＡをワード線Ａドライバ９３ａへ出力する。プリデコーダ１０ａは、内部カラムアドレス信号ＬＹＡＡをデコードして、カラムデコード結果を表わす信号ＰＹＡをライトドライバ制御回路２４ａと、センスアンプ１５aへ出力する。
【００５４】
ワード線Ａドライバ９３ａは、プリデコーダ１０ａからのプリデコード結果を表わす信号ＰＸＡを受けて、メモリセル内の複数の行のうち、デコード結果に対応するワード線ＷＬＡを活性化する。
【００５５】
イコライザ＆センスアンプ制御回路２６ａは、内部クロック信号ＩＮＣＬＫＡに従って、イコライザ１４ａのイコライズタイミングを制御する。また、イコライザ＆センスアンプ制御回路２６ａは、内部クロック信号ＩＮＣＬＫＡに従って、センスアンプ１５ａの増幅のタイミングを制御する。
【００５６】
ライトアシスト制御回路２３ａは、ＮＡＮＤ回路５１ａと、第１のＡＮＤ回路５２ａと、第２のＡＮＤ回路５３ａを含む。
【００５７】
ＮＡＮＤ回路５１ａは、Ｙアドレス一致検出回路７ａから検出信号ＹＤＡを受け、ポートＢ制御回路２Ｂから内部書込／読出指定信号ＬＷＥＮＢを受ける。ＮＡＮＤ回路５１ａは、検出信号ＹＤＡがカラムアドレスの一致を示す「Ｈ」レベルであり、かつ内部書込／読出指定信号ＬＷＥＮＢが書込みを示す「Ｈ」レベルであるときのみ、制御信号Ｓ１ａを「Ｌ」レベルに設定し、それ以外は、制御信号Ｓ１ａを「Ｈ」レベルに設定する。
【００５８】
第１のＡＮＤ回路５２ａは、制御信号Ｓ１ａと、Ｘアドレス一致検出回路６ａからの検出信号ＸＤＡを受ける。第１のＡＮＤ回路は、制御信号Ｓ１ａが「Ｈ」レベルであり、かつ検出信号ＸＤＡがロウアドレスの一致を示す「Ｈ」レベルであるときのみ、制御信号Ｓ２ａを「Ｈ」レベルに設定し、それ以外は、制御信号Ｓ２ａを「Ｌ」レベルに設定する。
【００５９】
第２のＡＮＤ回路５３ａは、制御信号Ｓ２ａと、ライトイネーブル信号ＷＥＡと、ポートＢ制御回路２Ｂからの内部クロック信号ＩＮＣＬＫＢを受ける。第２のＡＮＤ回路は、制御信号Ｓ２ａが「Ｈ」レベルであり、ライトイネーブル信号ＷＥＡが「Ｈ」レベルであり、かつ内部クロック信号ＩＮＣＬＫＢが「Ｈ」レベルであるときのみ、ライトアシスト制御信号ＤＥＡを「Ｈ」レベルに設定し、それ以外は、ライトアシスト制御信号ＤＥＡを「Ｌ」レベルに設定する。
【００６０】
結局のところ、ライトアシスト制御回路２３ａは、ライトイネーブル信号ＷＥＡが「Ｈ」レベルであり、内部クロック信号ＩＮＣＬＫＢが「Ｈ」レベルであり、検出信号ＸＤＡがロウアドレスの一致を示す「Ｈ」レベルであるときに、検出信号ＹＤＡがカラムアドレスの不一致を示す「Ｌ」レベルであるか、または内部書込／読出指定信号ＬＷＥＮＢが読出しを示す「Ｌ」レベルであるときに、ライトアシスト制御信号ＤＥＡを「Ｈ」レベルに活性化する。
【００６１】
ライトイネーブル信号ＷＥＡが「Ｈ」レベルであり、内部クロック信号ＩＮＣＬＫＢが「Ｈ」レベルであり、検出信号ＸＤＡがロウアドレスの一致を示す「Ｈ」レベルであるときに限ったのは、ポートＡとポートＢで同一行に対してアクセスし、ポートＢを通じたアクセスが活性化されており、ポートＡを通じて書込みを行なう場合に、誤書込みが問題となるからである。
【００６２】
検出信号ＹＤＡがカラムアドレスの不一致を示す「Ｌ」レベルであるか、または内部書込／読出指定信号ＬＷＥＮＢが読出しを示す「Ｌ」レベルであるときに限ったのは、同一のメモリセル（コラムアドレスもロウアドレスも一致する）に対して、ポートＡとポートＢの両方を通じて書込みが行われるのを防止するためである。
【００６３】
ポートＡ入出力回路３Ａは、カラムごとに、イコライザ１４ａと、センスアンプ１５ａと、ライトドライバ制御回路２４ａと、ライトドライバ１９ａ，２０ａと、ライトアシストドライバ制御回路２５ａと、ライトアシストドライバ２１ａ，２２ａと、インバータ５６ａ，５７ａ，５８ａと、ＢＷＮラッチ１７ａと、ＤＩＮラッチ１８ａと、ＤＯＵＴラッチ１６ａとを備える。
【００６４】
ＤＩＮラッチ１８ａは、外部から入力されるポートＡを通じたアクセスでのライトデータＤＩＮＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部ライトデータＬＤＩＮＡを生成して、内部ライトデータＬＤＩＮＡをライトドライバ１９ａと、ライトアシストドライバ２１ａと、インバータ５６ａに与える。これによって、ビット線／ＢＬＡと／ＢＬＢとに同じデータを書込み、同電位にすることができる。
【００６５】
インバータ５６ａは、内部ライトデータＬＤＩＮＡを反転して、ライトドライバ２０ａと、ライトアシストドライバ２２ａに与える。これによって、ビット線ＢＬＡとＢＬＢとに同じデータを書込み、同電位にすることができる。
【００６６】
ＢＷＮラッチ１７ａは、外部から入力されるポートＡを通じたアクセスでのカラムごとのライトマスクの有無を指定するビットライトマスク信号ＢＷＮＡを、内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部ビットライトマスク信号ＬＢＷＮＡを生成する。ビットライトマスク信号ＢＷＮＡおよび内部ビットライトマスク信号ＬＢＷＮＡは、ライトマスクを指定する場合には「Ｌ」レベルとなる。
【００６７】
イコライザ１４ａは、イコライザ＆センスアンプ制御回路２６ａで指定されるタイミングで、ビット線ＢＬＡとビット線／ＢＬＡの電位を同電位（ＶＤＤ）に設定する（イコライズ）。
【００６８】
センスアンプ１５ａは、プリデコーダ１０ａのカラムのデコード結果に対応するカラムにある場合に、ビット線ＢＬＡとビット線／ＢＬＡの電位を差動増幅して、差動増幅した内部リードデータＬＤＯＵＴＡをＤＯＵＴラッチ１６ａへ出力する。
【００６９】
ＤＯＵＴラッチ１６ａは、センスアンプ１５ａから出力されるポートＡを通じたアクセスでの内部リードデータＬＤＯＵＴＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして（ＩＮＣＬＫＡが「Ｌ」レベルの期間ラッチする）、リードデータＤＯＵＴＡを出力する。
【００７０】
ライトドライバ制御回路２４ａは、内部ビットライトマスク信号ＬＢＷＮＡと、ライトイネーブル信号ＷＥＡと、カラムデコード結果を表わす信号ＰＹＡを受ける。ライトドライバ制御回路２４ａは、内部ビットライトマスク信号ＬＢＷＮＡが「Ｈ」レベル（マスクなし）に活性化され、ライトイネーブル信号ＷＥＡが「Ｈ」レベルに活性化され、カラムデコード結果を表わす信号ＰＹＡが自己のカラムを表わす場合（つまり、自己のカラムがカラムアドレス信号ＹＡＡで指定されるカラムアドレスと一致する）されている場合には、自己のカラムのライトドライバ制御信号Ｓ６ａを「Ｈ」レベルに活性化する。インバータ５７ａは、ライトドライバ制御信号Ｓ６ａを反転する。
【００７１】
ライトイネーブル信号ＷＥＡが「Ｈ」レベルに活性化され、自己のカラムがカラムアドレス信号ＹＡＡで指定されるカラムアドレスと一致する場合に、ライトドライバ制御信号Ｓ６ａを活性化することとしたのは、外部から書込みが指示されたときに、外部から指定されたカラムのビット線ＢＬＡ，／ＢＬＡに対して書込みを行なう必要があるからである。
【００７２】
内部ビットライトマスク信号ＬＢＷＮＡがマスクなしを示すときに、ライトドライバ制御信号Ｓ６ａを活性化することとしたのは、そのカラムのビット線ＢＬＡ，／ＢＬＡへの書込みの禁止が外部から指示されているからである。
【００７３】
ライトドライバ１９ａは、活性化されたときに、ビット線／ＢＬＡに内部ライトデータＬＤＩＮＡに応じた電圧を印加する。具体的には、ライトドライバ１９ａは、ＮチャネルＭＯＳトランジスタ６０ａと、ＰチャネルＭＯＳトランジスタ６１ａと、インバータ５９ａとを含む。ライトドライバ制御信号Ｓ６ａが「Ｈ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６０ａと、ＰチャネルＭＯＳトランジスタ６１ａとがオンとなり、ライトドライバ１９ａが活性化される。この活性化状態において、インバータ５９ａは、ＤＩＮラッチ１８ａから出力される内部ライトデータＬＤＩＮＡを反転する。反転された内部ライトデータＬＤＩＮＡは、ＮチャネルＭＯＳトランジスタ６０ａおよびＰチャネルＭＯＳトランジスタ６１ａを介してビット線／ＢＬＡに出力される。
【００７４】
ライトドライバ２０ａは、活性化されたときに、ビット線ＢＬＡに内部ライトデータＬＤＩＮＡの反転データに応じた電圧を印加する。具体的には、ライトドライバ２０ａは、ＮチャネルＭＯＳトランジスタ７０ａと、ＰチャネルＭＯＳトランジスタ６９ａと、インバータ６８ａとを含む。ライトドライバ制御信号Ｓ６が「Ｈ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ７０ａと、ＰチャネルＭＯＳトランジスタ６９ａとがオンとなり、ライトドライバ２０ａが活性化される。この活性化状態において、インバータ６８ａは、インバータ５６ａから出力される内部ライトデータＬＤＩＮＡの反転データをさらに反転する。内部ライトデータＬＤＩＮＡが２回反転されたデータは、ＮチャネルＭＯＳトランジスタ７０ａおよびＰチャネルＭＯＳトランジスタ６９ａを介してビット線ＢＬＡに出力される。
【００７５】
ライトアシストドライバ制御回路２５ａは、ライトアシスト制御信号ＤＥＡと自己のカラムのライトドライバ制御信号Ｓ６ａがともに「Ｈ」レベルに活性化されている場合に、自己のカラムのライトアシストドライバ制御信号ＳＡを「Ｌ」レベルに活性化する。インバータ５８ａは、ライトアシストドライバ制御信号ＳＡを反転して、反転ライトアシストドライバ制御信号ＤＡを「Ｈ」レベルに活性化する。
【００７６】
このように、ライトアシスト制御信号ＤＥＡと自己のカラムのライトドライバ制御信号Ｓ６ａがともに活性化されている場合に、自己のカラムのライトアシストドライバ制御信号ＳＡおよび反転ライトアシストドライバ制御信号ＤＡを活性化する。このようにしたのは、ライトアシスト制御信号ＤＥＡの活性化によって、メモリセルアレイ４内のいずれかのカラムでライトアシストが必要であることを示し、ライトドライバ制御信号Ｓ６ａの活性化によって、いずれのカラムでライトが行われる（つまりライトアシストが必要である）かが示されるからである。
【００７７】
ライトアシストドライバ２１ａは、活性化されたときに、ビット線／ＢＬＢに内部ライトデータＬＤＩＮＡに応じた電圧を印加する。具体的には、ライトアシストドライバ２１ａは、ＰチャネルＭＯＳトランジスタ６３ａと、ＮチャネルＭＯＳトランジスタ６４ａと、インバータ６２ａとを有する。ライトアシストドライバ制御信号ＳＡが「Ｌ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６４ａと、ＰチャネルＭＯＳトランジスタ６３ａとがオンとなり、ライトアシストドライバ２１ａが活性化される。この活性化状態において、インバータ６２ａは、ＤＩＮラッチ１８ａから出力される内部ライトデータＬＤＩＮＡを反転する。反転された内部ライトデータＬＤＩＮＡは、ＮチャネルＭＯＳトランジスタ６４ａおよびＰチャネルＭＯＳトランジスタ６３ａを介してビット線／ＢＬＢに出力される。
【００７８】
ライトアシストドライバ２２ａは、活性化されたときに、ビット線ＢＬＢに内部ライトデータＬＤＩＮＡに応じた電圧を印加する。具体的には、ライトアシストドライバ２２ａは、ＰチャネルＭＯＳトランジスタ６７ａと、ＮチャネルＭＯＳトランジスタ６６ａと、インバータ６５ａとを有する。ライトアシストドライバ制御信号ＳＡが「Ｌ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６６ａと、ＰチャネルＭＯＳトランジスタ６７ａとがオンとなり、ライトアシストドライバ２２ａが活性化される。この活性化状態において、インバータ６５ａは、インバータ５６ａから出力される内部ライトデータＬＤＩＮＡの反転データをさらに反転する。内部ライトデータＬＤＩＮＡが２回反転されたデータは、ＮチャネルＭＯＳトランジスタ６６ａおよびＰチャネルＭＯＳトランジスタ６７ａを介してビット線ＢＬＢに出力させる。
【００７９】
（ポートＢ制御回路およびポートＢ入出力回路）
図４は、図１のポートＢ制御回路とポートＢ入出力回路の詳細を表わす図である。
【００８０】
図４を参照して、ポートＢ制御回路２Ｂは、Ｘアドレスラッチ８ｂと、Ｙアドレスラッチ９ｂと、ＷＥＮラッチ１１ｂと、内部クロック生成部１２ｂと、Ｘアドレス一致検出回路６ｂと、Ｙアドレス一致検出回路７ｂと、ライトアシスト制御回路２３ｂと、ライト制御部１３ｂと、プリデコーダ１０ｂと、イコライザ＆センスアンプ制御回路２６ｂと、ワード線Ｂドライバ９３ｂとを備える。
【００８１】
内部クロック生成部１２ｂは、外部からポートＢを通じたアクセスのためのクロック信号ＣＬＫＢを受けて、所定の期間活性化される内部クロック信号ＩＮＣＬＫＢを生成する。
【００８２】
Ｘアドレスラッチ８ｂは、外部から入力されるロウアドレスを指定するロウアドレス信号ＸＡＢを内部クロック信号ＩＮＣＬＫＢに基づいてラッチして、内部ロウアドレス信号ＬＸＡＢを生成する。
【００８３】
Ｙアドレスラッチ９ｂは、外部から入力されるカラムアドレスを指定するカラムアドレス信号ＹＡＢを内部クロックＩＮＣＬＫＢ信号に基づいてラッチして、内部カラムアドレス信号ＬＹＡＢを生成する。
【００８４】
ＷＥＮラッチ１１ｂは、外部から入力されるポートＢを通じたアクセスがメモリセルに対する書込みであるか、読出しであるかを指定する書込／読出指定信号ＷＥＮＢを内部クロック信号ＩＮＣＬＫＢに基づいてラッチして、内部書込／読出指定信号ＬＷＥＮＢを生成する。書込／読出指定信号ＷＥＮＢおよび内部書込／読出指定信号ＬＷＥＮＢは、書込みが指定されるときには「Ｈ」レベルとなり、読出しが指定されるときには「Ｌ」レベルとなる。
【００８５】
ライト制御部１３ｂは、内部書込／読出指定信号ＬＷＥＮＢと内部クロック信号ＩＮＣＬＫＢの論理積を表わすライトイネーブル信号ＷＥＢを生成する。ライトイネーブル信号ＷＥＢは、書込みが指定された場合に、内部クロック信号ＩＮＣＬＫＢが「Ｈ」レベルの期間において、「Ｈ」レベルとなる。
【００８６】
Ｘアドレス一致検出回路６ｂは、内部ロウアドレス信号ＬＸＡＢで指定されるロウアドレスとポートＡ制御回路２Ａから送られる内部ロウアドレス信号ＬＸＡＡで指定されるロウアドレスとが一致するか否かを検出し、検出結果を表わす検出信号ＸＤＢを出力する。検出結果が一致するときには、検出信号ＸＤＢは「Ｈ」レベルに設定され、検出結果が不一致のときには、検出信号ＸＤＢは「Ｌ」レベルに設定される。
【００８７】
このように、Ｘアドレス一致検出回路６ｂは、内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢでラッチされた内部ロウアドレス信号ＬＸＡＡ，ＬＸＡＢを比較する。活性化期間中（内部クロック信号が「Ｈ」レベル）は、内部ロウアドレス信号は変化しない。従って両ポートが活性化している期間中（つまり内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢが共に「Ｈ」レベル）は、検出信号ＸＤＢは確定することになり、両ポートが非同期動作しても誤動作しない。
【００８８】
Ｙアドレス一致検出回路７ｂは、内部カラムアドレス信号ＬＹＡＢで指定されるカラムアドレスとポートＡ制御回路２Ａから送られる内部カラムアドレス信号ＬＹＡＡで指定されるカラムアドレスとが一致するか否かを検出し、検出結果を表わす検出信号ＹＤＢを出力する。検出結果が一致するときには、検出信号ＹＤＢは「Ｈ」レベルに設定され、検出結果が不一致のときには、検出信号ＹＤＢは「Ｌ」レベルに設定される。
【００８９】
このように、Ｙアドレス一致検出回路７ｂは、内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢでラッチされた内部カラムアドレス信号ＬＹＡＡ，ＬＹＡＢを比較する。活性化期間中（内部クロック信号が「Ｈ」レベル）は、内部カラムアドレス信号は変化しない。従って両ポートが活性化している期間中（つまり内部クロック信号ＩＮＣＬＫＡ，ＩＮＣＬＫＢが共に「Ｈ」レベル）は、検出信号ＹＤＢは確定することになり、両ポートが非同期動作しても誤動作しない。
【００９０】
プリデコーダ１０ｂは、内部ロウアドレス信号ＬＸＡＢをプリデコードして、プリデコード結果を表わす信号ＰＸＢをワード線Ｂドライバ９３ｂへ出力する。プリデコーダ１０ｂは、内部カラムアドレス信号ＬＹＡＢをデコードして、カラムデコード結果を表わす信号ＰＹＢをライトドライバ制御回路２４ｂと、センスアンプ１５ｂへ出力する。
【００９１】
ワード線Ｂドライバ９３ｂは、プリデコーダ１０ｂからのプリデコード結果を表わす信号ＰＸＢを受けて、メモリセル内の複数の行のうち、デコード結果に対応するワード線ＷＬＢを活性化する。
【００９２】
イコライザ＆センスアンプ制御回路２６ｂは、内部クロック信号ＩＮＣＬＫＢに従って、イコライザ１４ｂのイコライズタイミングを制御する。また、イコライザ＆センスアンプ制御回路２６ｂは、内部クロック信号ＩＮＣＬＫＢに従って、センスアンプ１５ｂの増幅のタイミングを制御する。
【００９３】
ライトアシスト制御回路２３ｂは、ＮＡＮＤ回路５１ｂと、第１のＡＮＤ回路５２ｂと、第２のＡＮＤ回路５３ｂを含む。
【００９４】
ＮＡＮＤ回路５１ｂは、Ｙアドレス一致検出回路７ｂから検出信号ＹＤＢを受け、ポートＡ制御回路２Ａから内部書込／読出指定信号ＬＷＥＮＡを受ける。ＮＡＮＤ回路５１ｂは、検出信号ＹＤＢがカラムアドレスの一致を示す「Ｈ」レベルであり、かつ内部書込／読出指定信号ＬＷＥＮＡが書込みを示す「Ｈ」レベルであるときのみ、制御信号Ｓ１ｂを「Ｌ」レベルに設定し、それ以外は、制御信号Ｓ１ｂを「Ｈ」レベルに設定する。
【００９５】
第１のＡＮＤ回路５２ｂは、制御信号Ｓ１ｂと、Ｘアドレス一致検出回路６ｂからの検出信号ＸＤＢを受ける。第１のＡＮＤ回路は、制御信号Ｓ１ｂが「Ｈ」レベルであり、かつ検出信号ＸＤＢがロウアドレスの一致を示す「Ｈ」レベルであるときのみ、制御信号Ｓ２ｂを「Ｈ」レベルに設定し、それ以外は、制御信号Ｓ２ｂを「Ｌ」レベルに設定する。
【００９６】
第２のＡＮＤ回路５３ｂは、制御信号Ｓ２ｂと、ライトイネーブル信号ＷＥＢと、ポートＡ制御回路２Ａからの内部クロック信号ＩＮＣＬＫＡを受ける。第２のＡＮＤ回路は、制御信号Ｓ２ｂが「Ｈ」レベルであり、ライトイネーブル信号ＷＥＢが「Ｈ」レベルであり、かつ内部クロック信号ＩＮＣＬＫＡが「Ｈ」レベルであるときのみ、ライトアシスト制御信号ＤＥＢを「Ｈ」レベルに設定し、それ以外は、ライトアシスト制御信号ＤＥＢを「Ｌ」レベルに設定する。
【００９７】
結局のところ、ライトアシスト制御回路２３ｂは、ライトイネーブル信号ＷＥＢが「Ｈ」レベルであり、内部クロック信号ＩＮＣＬＫＡが「Ｈ」レベルであり、検出信号ＸＤＢがロウアドレスの一致を示す「Ｈ」レベルであるときに、検出信号ＹＤＢがカラムアドレスの不一致を示す「Ｌ」レベルであるか、または内部書込／読出指定信号ＬＷＥＮＡが読出しを示す「Ｌ」レベルであるときに、ライトアシスト制御信号ＤＥＢを「Ｈ」レベルに活性化する。
【００９８】
ライトイネーブル信号ＷＥＢが「Ｈ」レベルであり、内部クロック信号ＩＮＣＬＫＡが「Ｈ」レベルであり、検出信号ＸＤＢがロウアドレスの一致を示す「Ｈ」レベルであるときに限ったのは、ポートＡとポートＢで同一行に対してアクセスし、ポートＡを通じたアクセスが活性化されており、ポートＢを通じて書込みを行なう場合に、誤書込みが問題となるからである。
【００９９】
検出信号ＹＤＢがカラムアドレスの不一致を示す「Ｌ」レベルであるか、または内部書込／読出指定信号ＬＷＥＮＡが読出しを示す「Ｌ」レベルであるときに限ったのは、同一のメモリセル（コラムアドレスもロウアドレスも一致する）に対して、ポートＡとポートＢの両方を通じて書込みが行われるのを防止するためである。
【０１００】
ポートＢ入出力回路３Ｂは、カラムごとに、イコライザ１４ｂと、センスアンプ１５ｂと、ライトドライバ制御回路２４ｂと、ライトドライバ１９ｂ，２０ｂと、ライトアシストドライバ制御回路２５ｂと、ライトアシストドライバ２１ｂ，２２ｂと、インバータ５６ｂ，５７ｂ，５８ｂと、ＢＷＮラッチ１７ｂと、ＤＩＮラッチ１８ｂと、ＤＯＵＴラッチ１６ｂとを備える。
【０１０１】
ＤＩＮラッチ１８ｂは、外部から入力されるポートＢを通じたアクセスでのライトデータＤＩＮＢを内部クロック信号ＩＮＣＬＫＢに基づいてラッチして、内部ライトデータＬＤＩＮＢを生成して、内部ライトデータＬＤＩＮＢをライトドライバ１９ｂと、ライトアシストドライバ２１ｂと、インバータ５６ｂに与える。これによって、ビット線／ＢＬＡと／ＢＬＢとに同じデータを書込み、同電位にすることができる。
【０１０２】
インバータ５６ｂは、内部ライトデータＬＤＩＮＢを反転して、ライトドライバ２０ｂと、ライトアシストドライバ２２ｂに与える。これによって、ビット線ＢＬＡとＢＬＢとに同じデータを書込み、同電位にすることができる。
【０１０３】
ＢＷＮラッチ１７ｂは、外部から入力されるポートＢを通じたアクセスでのカラムごとのライトマスクの有無を指定するビットライトマスク信号ＢＷＮＢを、内部クロック信号ＩＮＣＬＫＢに基づいてラッチして、内部ビットライトマスク信号ＬＢＷＮＢを生成する。ビットライトマスク信号ＢＷＮＢおよび内部ビットライトマスク信号ＬＢＷＮＢは、ライトマスクを指定する場合には「Ｌ」レベルとなる。
【０１０４】
イコライザ１４ｂは、イコライザ＆センスアンプ制御回路２６ｂで指定されるタイミングで、ビット線ＢＬＢとビット線／ＢＬＢの電位を同電位（ＶＤＤ）に設定する（イコライズ）。
【０１０５】
センスアンプ１５ｂは、プリデコーダ１０ｂのカラムのデコード結果に対応するカラムにある場合に、ビット線ＢＬＢとビット線／ＢＬＢの電位を差動増幅して、差動増幅した内部リードデータＬＤＯＵＴＢをＤＯＵＴラッチ１６ｂへ出力する。
【０１０６】
ＤＯＵＴラッチ１６ｂは、センスアンプ１５ｂから出力されるポートＢを通じたアクセスでの内部リードデータＬＤＯＵＴＢを内部クロック信号ＩＮＣＬＫＢに基づいてラッチして（ＩＮＣＬＫＢが「Ｌ」レベルの期間ラッチする）、リードデータＤＯＵＴＢを出力する。
【０１０７】
ライトドライバ制御回路２４ｂは、内部ビットライトマスク信号ＬＢＷＮＢと、ライトイネーブル信号ＷＥＢと、カラムデコード結果を表わす信号ＰＹＢを受ける。ライトドライバ制御回路２４ｂは、内部ビットライトマスク信号ＬＢＷＮＢが「Ｈ」レベル（マスクなし）に活性化され、ライトイネーブル信号ＷＥＢが「Ｈ」レベルに活性化され、カラムデコード結果を表わす信号ＰＹＢが自己のカラムを表わす場合（つまり、自己のカラムがカラムアドレス信号ＹＡＢで指定されるカラムアドレスと一致する）されている場合には、自己のカラムのライトドライバ制御信号Ｓ６ｂを「Ｈ」レベルに活性化する。インバータ５７ｂは、ライトドライバ制御信号Ｓ６ｂを反転する。
【０１０８】
ライトイネーブル信号ＷＥＢが「Ｈ」レベルに活性化され、自己のカラムがカラムアドレス信号ＹＡＢで指定されるカラムアドレスと一致する場合に、ライトドライバ制御信号Ｓ６ｂを活性化することとしたのは、外部から書込みが指示されたときに、外部から指定されたカラムのビット線ＢＬＢ，／ＢＬＢに対して書込みを行なう必要があるからである。
【０１０９】
内部ビットライトマスク信号ＬＢＷＮＢがマスクなしを示すときに、ライトドライバ制御信号Ｓ６ｂを活性化することとしたのは、そのカラムのビット線ＢＬＢ，／ＢＬＢへの書込みの禁止が外部から指示されているからである。
【０１１０】
ライトドライバ１９ｂは、活性化されたときに、ビット線／ＢＬＢに内部ライトデータＬＤＩＮＢに応じた電圧を印加する。具体的には、ライトドライバ１９ｂは、ＮチャネルＭＯＳトランジスタ６０ｂと、ＰチャネルＭＯＳトランジスタ６１ｂと、インバータ５９ｂとを含む。ライトドライバ制御信号Ｓ６ｂが「Ｈ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６０ｂと、ＰチャネルＭＯＳトランジスタ６１ｂとがオンとなり、ライトドライバ１９ｂが活性化される。この活性化状態において、インバータ５９ｂは、ＤＩＮラッチ１８ｂから出力される内部ライトデータＬＤＩＮＢを反転する。反転された内部ライトデータＬＤＩＮＢは、ＮチャネルＭＯＳトランジスタ６０ｂおよびＰチャネルＭＯＳトランジスタ６１ｂを介してビット線／ＢＬＢに出力される。
【０１１１】
ライトドライバ２０ｂは、活性化されたときに、ビット線ＢＬＢに内部ライトデータＬＤＩＮＢの反転データに応じた電圧を印加する。具体的には、ライトドライバ２０ｂは、ＮチャネルＭＯＳトランジスタ７０ｂと、ＰチャネルＭＯＳトランジスタ６９ｂと、インバータ６８ｂとを含む。ライトドライバ制御信号Ｓ６ｂが「Ｈ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ７０ｂと、ＰチャネルＭＯＳトランジスタ６９ｂとがオンとなり、ライトドライバ２０ｂが活性化される。この活性化状態において、インバータ６８ｂは、インバータ５６ｂから出力される内部ライトデータＬＤＩＮＢの反転データをさらに反転する。内部ライトデータＬＤＩＮＢが２回反転されたデータは、ＮチャネルＭＯＳトランジスタ７０ｂおよびＰチャネルＭＯＳトランジスタ６９ｂを介してビット線ＢＬＢに出力される。
【０１１２】
ライトアシストドライバ制御回路２５ｂは、ライトアシスト制御信号ＤＥＢと自己のカラムのライトドライバ制御信号Ｓ６ｂがともに「Ｈ」レベルに活性化されている場合に、自己のカラムのライトアシストドライバ制御信号ＳＢを「Ｌ」レベルに活性化する。インバータ５８ｂは、ライトアシストドライバ制御信号ＳＢを反転して、反転ライトアシストドライバ制御信号ＤＢを「Ｈ」レベルに活性化する。
【０１１３】
このように、ライトアシスト制御信号ＤＥＢと自己のカラムのライトドライバ制御信号Ｓ６ｂがともに活性化されている場合に、自己のカラムのライトアシストドライバ制御信号ＳＢおよび反転ライトアシストドライバ制御信号ＤＢを活性化する。このようにしたのは、ライトアシスト制御信号ＤＥＢの活性化によって、メモリセルアレイ４内のいずれかのカラムでライトアシストが必要であることを示し、ライトドライバ制御信号Ｓ６ｂの活性化によって、いずれのカラムでライトが行われる（つまりライトアシストが必要である）かが示されるからである。
【０１１４】
ライトアシストドライバ２１ｂは、活性化されたときに、ビット線／ＢＬＡに内部ライトデータＬＤＩＮＢに応じた電圧を印加する。具体的には、ライトアシストドライバ２１ｂは、ＰチャネルＭＯＳトランジスタ６３ｂと、ＮチャネルＭＯＳトランジスタ６４ｂと、インバータ６２ｂとを有する。ライトアシストドライバ制御信号ＳＢが「Ｌ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６４ｂと、ＰチャネルＭＯＳトランジスタ６３ｂとがオンとなり、ライトアシストドライバ２１ｂが活性化される。この活性化状態において、インバータ６２ｂは、ＤＩＮラッチ１８ｂから出力される内部ライトデータＬＤＩＮＢを反転する。反転された内部ライトデータＬＤＩＮＢは、ＮチャネルＭＯＳトランジスタ６４ｂおよびＰチャネルＭＯＳトランジスタ６３ｂを介してビット線／ＢＬＡに出力される。
【０１１５】
ライトアシストドライバ２２ｂは、活性化されたときに、ビット線ＢＬＡに内部ライトデータＬＤＩＮＢに応じた電圧を印加する。具体的には、ライトアシストドライバ２２ｂは、ＰチャネルＭＯＳトランジスタ６７ｂと、ＮチャネルＭＯＳトランジスタ６６ｂと、インバータ６５ｂとを有する。ライトアシストドライバ制御信号ＳＢが「Ｌ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタ６６ｂと、ＰチャネルＭＯＳトランジスタ６７ｂとがオンとなり、ライトアシストドライバ２２ｂが活性化される。この活性化状態において、インバータ６５ｂは、インバータ５６ｂから出力される内部ライトデータＬＤＩＮＢの反転データをさらに反転する。内部ライトデータＬＤＩＮＢが２回反転されたデータは、ＮチャネルＭＯＳトランジスタ６６ｂおよびＰチャネルＭＯＳトランジスタ６７ｂを介してビット線ＢＬＡに出力させる。
【０１１６】
（動作）
図５は、本発明の実施形態の半導体記憶装置のタイミングチャートである。
【０１１７】
このタイミングチャートは、同一のメモリセルに対するライト−リード（ポートＡを通じてライト、ポートＢを通じてリード）時の動作を示している。
【０１１８】
以下では、まず、ポートＢ（Ｂ１，Ｂ２）を通じてリードを行ない、少し遅れてポートＡ（Ａ１，Ａ２）を通じてライトを行なう場合の動きを説明する。アクセス対象のメモリセルには「１」データ（記憶ノードＮＡが「Ｌ」レベル、記憶ノードＮＢが「Ｈ」レベル）が記憶されているものとする。
【０１１９】
まず、ポートＢ制御回路２ＢのＸアドレスラッチ８ｂにロウアドレス信号ＸＡＢ（番地Ａ０）が入力される（（１）に示す）。
【０１２０】
次に、ポートＢ制御回路２ＢのＸアドレスラッチ８ｂは、ロウアドレス信号ＸＡＢ（番地Ａ０）をラッチして、内部ロウアドレス信号ＬＸＡＢを出力する（（２））に示す）。
【０１２１】
次に、ポートＢ制御回路２Ｂの内部クロック生成部１２ｂに入力されるクロック信号ＣＬＫＢが「Ｈ」レベルに立ち上がる（（３）に示す）。
【０１２２】
次に、ポートＢ制御回路２Ｂの内部クロック生成部１２ｂは、クロック信号ＣＬＫＢの立ち上がりエッジを検出して、所定の期間だけ内部クロック信号ＩＮＣＬＫＢを「Ｈ」レベルに活性化する（（４）に示す）。
【０１２３】
次に、ポートＢ制御回路２Ｂのプリデコーダ１０ｂおよびワード線Ｂドライバ９３ｂは、内部ロウアドレス信号ＬＸＡＢ（番地Ａ０）に対応した行におけるポートＢ１，Ｂ２に接続したワード線ＷＬＢを「Ｈ」レベルに立ち上げる（（５）に示す）。内部クロック信号ＩＮＣＬＫＢは、ポートＡ制御回路２Ａのライトアシスト制御回路２３ａにも送られる。これにより、ポートＡ制御回路２Ａのライトアシスト制御回路２３ａはポートＢに接続したワード線ＷＬＢが「Ｈ」レベルに立ち上がったことをモニタできる。
【０１２４】
次に、ワード線ＷＬＢに接続されたメモリセルに記憶された「１」データ（記憶ノードＮＡが「Ｌ」レベル、記憶ノードＮＢが「Ｈ」レベル）がポートＢ（Ｂ１，Ｂ２）のビット線対ＢＬＢ，／ＢＬＢに出力される。これによって、ビット線ＢＬＢが「Ｈ」レベルに駆動され、ビット線／ＢＬＢが「Ｌ」レベルに駆動される（（６）に示す）。
【０１２５】
次に、ポートＡ制御回路２ＡのＸアドレスラッチ８ａにロウアドレス信号ＸＡＡ（番地Ａ０）が入力される（（７）に示す）。
【０１２６】
次に、ポートＡ制御回路２ＡのＸアドレスラッチ８ａは、ロウアドレス信号ＸＡＡ（番地Ａ０）をラッチして、内部ロウアドレス信号ＬＸＡＡを出力する（（８））に示す）。
【０１２７】
次に、ポートＡ制御回路２Ａの内部クロック生成部１２ａに入力されるクロック信号ＣＬＫＡが「Ｈ」レベルに立ち上がる（（９）に示す）。
【０１２８】
次に、ポートＡ制御回路２Ａの内部クロック生成部１２ａは、クロック信号ＣＬＫＡの立ち上がりエッジを検出して、所定の期間だけ内部クロック信号ＩＮＣＬＫＡを「Ｈ」レベルに活性化する（（１０）に示す）。
【０１２９】
次に、ポートＡ制御回路２Ａのプリデコーダ１０ａおよびワード線Ａドライバ９３ａは、内部ロウアドレス信号ＬＸＡＡ（番地Ａ０）に対応した行におけるポートＡ１，Ａ２に接続したワード線ＷＬＡを「Ｈ」レベルに立ち上げる（（１１）に示す）。
【０１３０】
次に、外部から、書込みを指定する書込／読出指定信号ＷＥＮＡ（「Ｈ」レベル）がＷＥＮラッチ１１ａに入力され、ＷＥＮラッチ１１ａは、書込／読出指定信号ＷＥＮＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部書込／読出指定信号ＬＷＥＮＡ（「Ｈ」レベル））を生成する。
【０１３１】
ポートＡ制御回路２Ａのライト制御部１３ａは、内部書込／読出指定信号ＬＷＥＮＡ（「Ｈ」レベル））と内部クロック信号ＩＮＣＬＫＡの論理積を表わすライトイネーブル信号ＷＥＡ（「Ｈ」レベル）を生成する（（１２）に示す）。
【０１３２】
さらに、図示しないが、ポートＡ制御回路２ＡのＹアドレスラッチ９ａは、ロウアドレス信号ＸＡＡと同一のタイミングで入力されるカラムアドレス信号ＹＡＡをラッチして、内部カラムアドレス信号ＬＹＡＡを出力する。ポートＡ制御回路２Ａのプリデコーダ１０ａは、内部カラムアドレス信号ＬＹＡＡをデコードして、デコードされたカラムアドレスで指定されるカラムのライトドライバ制御回路２４ａへカラムデコード結果を表わす信号ＰＹＢ（「Ｈ」レベル）を出力する。
【０１３３】
また、図示しないが、デコードされたカラムアドレスで指定されるカラムに対応するビットライトマスク信号ＢＷＮＡ（「Ｈ」レベル：マスクなし）がポートＡ入出力回路３ＡのＢＷＮラッチ１７ａに入力される。ＢＷＮラッチ１７ａは、ビットライトマスク信号ＢＷＮＡを内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部ビットライトマスク信号ＬＢＷＮＡ（「Ｈ」レベル）を生成する。
【０１３４】
次に、ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトドライバ制御回路２４ａは、信号ＰＹＢ（「Ｈ」レベル）と、ライトイネーブル信号ＷＥＡ（「Ｈ」レベル）と、内部ビットライトマスク信号ＬＢＷＮＡ（「Ｈ」レベル）とを受けて、ライトドライバ制御信号Ｓ６ａを「Ｈ」レベルに活性化する。
【０１３５】
ＤＩＮラッチ１８ａは、外部から入力されるライトデータＤＩＮＡ（「Ｌ」レベル）を内部クロック信号ＩＮＣＬＫＡに基づいてラッチして、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）を生成して、内部ライトデータＬＤＩＮＡをライトドライバ１９ａと、ライトアシストドライバ２１ａと、インバータ５６ａに与える。インバータ５６ａは、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）を反転して、ライトドライバ２０ａと、ライトアシストドライバ２２ａに与える。
【０１３６】
次に、ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトドライバ１９ａは、ライトドライバ制御信号Ｓ６ａが「Ｈ」レベルに活性化されたことに応じて、活性化して、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）の論理を反転してビット線／ＢＬＡに「Ｈ」レベルを出力する。ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトドライバ２０ａは、ライトドライバ制御信号Ｓ６ａが「Ｈ」レベルに活性化されたことに応じて、活性化して、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）の反転データの論理をさらに反転してビット線ＢＬＡに「Ｌ」レベルのデータを出力する（（１３）に示す）。
【０１３７】
一方、ポートＡ制御回路２ＡのＸアドレス一致検出回路６ａは、Ｘアドレスラッチ８ａから受けた内部ロウアドレス信号ＬＸＡＡで示されるロウアドレスと、ポートＢ制御回路２Ｂ内のＸアドレスラッチ８ｂから受けた内部ロウアドレス信号ＬＸＡＢで示されるロウアドレスとが一致することにより、検出信号ＸＤＡを「Ｈ」レベルに活性化する（（１４）に示す）。
【０１３８】
また、ポートＡ制御回路２ＡのＹアドレス一致検出回路７ａは、Ｙアドレスラッチ９ａから受けた内部カラムアドレス信号ＬＹＡＡで示されるカラムアドレスと、ポートＢ制御回路２Ｂ内のＹアドレスラッチ９ｂから受けた内部カラムアドレス信号ＬＹＡＢで示されるカラムアドレスとが一致することにより、検出信号ＹＤＡを「Ｈ」レベルに活性化する。
【０１３９】
また、読出しを指定する書込／読出指定信号ＷＥＮＢ（「Ｌ」レベル）がポートＢ制御回路２ＢのＷＥＮラッチ１１ｂに入力され、ＷＥＮラッチ１１ｂは、書込／読出指定信号ＷＥＮＢを内部クロック信号ＩＮＣＬＫＢに基づいてラッチして、内部書込／読出指定信号ＬＷＥＮＢ（「Ｌ」レベル））を生成する。
【０１４０】
ライトアシスト制御回路２３ａは、内部クロック信号ＩＮＣＬＫＢ（「Ｈ」レベル）と、ライトイネーブル信号ＷＥＡ（「Ｈ」レベル）と、検出信号ＸＤＡ（「Ｈ」レベル）と、検出信号ＹＤＡ（「Ｈ」レベル）と、内部書込／読出指定信号ＬＷＥＮＢ（「Ｌ」レベル）とを受けて、ライトアシスト制御信号ＤＥＡを「Ｈ」レベルに活性化する（（１５）に示す）。
【０１４１】
次に、ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトアシストドライバ制御回路２５ａは、ライトドライバ制御回路２４ａからのライトドライバ制御信号Ｓ６ａ（「「Ｈ」レベル）と、ライトアシスト制御回路２３ａからのライトアシスト制御信号ＤＥＡ（「Ｈ」レベル）を受けて、ライトアシストドライバ制御信号ＳＡを「Ｌ」レベルに活性化する。インバータ５８Ａは、ライトアシストドライバ制御信号ＳＡを反転した反転ライトアシストドライバ制御信号ＤＡ（「Ｈ」レベル）を出力する（（１６）に示す）。
【０１４２】
次に、ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトアシストドライバ２１ａは、ライトアシストドライバ制御信号ＳＡが「Ｈ」レベルに活性化されたことに応じて、活性化して、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）の論理を反転してビット線／ＢＬＢに「Ｈ」レベルを出力する。
【０１４３】
次に、ポートＡ入出力回路３Ａのデコードされたカラムアドレスで指定されるカラムに対応するライトアシストドライバ２２ａは、ライトアシストドライバ制御信号ＳＡが「Ｈ」レベルに活性化されたことに応じて、活性化して、内部ライトデータＬＤＩＮＡ（「Ｌ」レベル）の反転データの論理をさらに反転してビット線ＢＬＢに「Ｌ」レベルのデータを出力する（（１７）に示す）。
【０１４４】
なお、上記の動作例は完全同番地（同じメモリセル）でのライト−リード動作であるが、ロウアドレスが同じで、カラムアドレスが異なる場合のライト−リード動作、または、ライト−ライト動作でも、上記のポートＢの動作がリードからダミーリードに変わるだけ（ビット線はメモリセルによって駆動されるがセンスアンプは活性化されない）で本質的には同じである。
【０１４５】
以上のように、本発明の実施形態によれば、同番地またはレイアウトにおける同一行に同時に書込みまたは読み出しを行なう場合、読み出し側ポートのビット線電位を書込み側ポートのビット線電位と同じにすることで、読み出し側ポートからの干渉を排除し、誤書込みを防止することができる。さらに、このことによって、トランジスタのばらつきが大きい反面、面積の小さいメモリセルを使用することができ、チップ面積の低減を実現できる。
【０１４６】
なお、図３および図４は、カラムアドレスが１ビットの場合（すなわち多重度２の構成図であるが、Ｙアドレス一致検出回路を変更することによって、２よりも大きな多重度の構成も容易に実現することができる。また、多重度１の構成も容易に実現できる。この場合には、ＹＤＡ、ＹＤＢを「Ｈｉｇｈ」レベルに固定することになる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４８】
１  半導体記憶装置、２Ａ  ポートＡ制御回路、２Ｂ  ポートＢ制御回路、３Ａ  ポートＡ入出力回路、３Ｂ  ポートＢ入出力回路、４  メモリセルアレイ、６ａ，６ｂ  Ｘアドレス一致検出回路、７ａ，７ｂ  Ｙアドレス一致検出回路、８ａ，８ｂ  Ｘアドレスラッチ、９ａ，９ｂ  Ｙアドレスラッチ、１０ａ，１０ｂ  プリデコーダ、１１ａ，１１ｂ  ＷＥＮラッチ、１２ａ，１２ｂ  内部クロック生成部、１３ａ，１３ｂ  ライト制御部、１４ａ，１４ｂ  イコライザ、１５ａ，１５ｂ  センスアンプ、１６ａ，１６ｂ  ＤＯＵＴラッチ、１７ａ，１７ｂ  ＢＷＮラッチ、１８ａ，１８ｂ  ＤＩＮラッチ、１９ａ，１９ｂ，２０ａ，２０ｂ  ライトドライバ、２１ａ，２１ｂ，２２ａ，２２ｂ  ライトアシストドライバ、２３ａ，２３ｂ  ライトアシスト制御回路、２４ａ，２４ｂ  ライトドライバ制御回路、２５ａ，２５ｂ  ライトアシストドライバ制御回路、２６ａ，２６ｂ  イコライザ＆センスアンプ制御回路、５１ａ，５１ｂ  ＮＡＮＤ回路、５２ａ，５２ｂ，５３ａ，５３ｂ  ＡＮＤ回路、５６ａ，５６ｂ，５７ａ，５７ｂ，５８ａ，５８ｂ，５９ａ，５９ｂ，６２ａ，６２ｂ，６５ａ，６５ｂ，６８ａ，６８ｂ  インバータ、９３ａ  ワード線Ａドライバ、９３ｂ  ワード線Ｂドライバ、ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ  ビット線、ＷＬＡ，ＷＬＢ  ワード線、Ａ１，Ａ２，Ｂ１，Ｂ２  ポート、ＮＡ，ＮＢ  記憶ノード、Ｎ１〜Ｎ６，６０ａ，６０ｂ，６４ａ，６４ｂ，６６ａ，６６ｂ，７０ａ，７０ｂ  ＮチャネルＭＯＳトランジスタ、Ｐ１，Ｐ２，６１ａ，６１ｂ，６３ａ，６３ｂ，６７ａ，６７ｂ，６９ａ，６９ｂ  ＰチャネルＭＯＳトランジスタ。
【図１】
2011258270.tif 000003
【図２】
2011258270.tif 000004
【図３】
2011258270.tif 000005
【図４】
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【図５】
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