(57)【要約】【課題】絶縁ゲート型電界効果トランジスタのデバイス特性に変動が生じることやゲート絶縁膜が破壊されるのを抑制または防止できる半導体装置の製造方法を提供する。【解決手段】絶縁層上に半導体層が形成された基板を準備し、半導体層の表面にアルゴンイオン注入を行い、アルゴンイオン注入後の半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体層にソース領域およびドレイン領域を形成する。【選択図】図１
2011171494.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に半導体層が形成された基板を準備する工程と、
前記半導体層の表面にアルゴンイオン注入を行う工程と、
前記アルゴンイオン注入後の前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層にソース領域およびドレイン領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
少なくとも前記ゲート電極の直下となる前記半導体層にアルゴンイオンが注入される請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極に接続される第１の配線、前記ソース領域に接続される第２の配線および前記ドレイン電極に接続される第３の配線を形成する工程をさらに備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２の配線および前記第３の配線の少なくとも一方ならびに前記第１の配線は、プラズマを利用してパターニングされる請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２の配線および前記第３の配線の少なくとも一方ならびに前記第１の配線は、プラズマを利用して同時にパターニングされる請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極は、ポリシリコンを含むゲート電極である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記絶縁層上に半導体層が形成された基板は、ＳＯＳ、ＳＯＩまたはＳＯＱ基板である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、絶縁層上に形成された半導体層に絶縁ゲート型電界効果トランジスタを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ソース領域やドレイン領域の寄生容量を低減して高速動作、低消費電力化を図るために、絶縁層上に形成された半導体層に絶縁ゲート型電界効果トランジスタを形成する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−７４０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
絶縁層上に形成された半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置では、ゲート絶縁膜中に電荷がトラップされてデバイス特性に変動が生じ、またデバイス特性の変動に止まらず、ゲート絶縁膜が破壊される場合もあるという問題がある。
【０００５】
本発明の主な目的は、絶縁ゲート型電界効果トランジスタのデバイス特性に変動が生じることやゲート絶縁膜が破壊されるのを抑制または防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、
絶縁層上に半導体層が形成された基板を準備する工程と、
前記半導体層の表面にアルゴンイオン注入を行う工程と、
前記アルゴンイオン注入後の前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層にソース領域およびドレイン領域を形成する工程と、
を有する半導体装置の製造方法が提供される。
【０００７】
好ましくは、少なくとも前記ゲート電極の直下となる前記半導体層にアルゴンイオンが注入される。
【０００８】
好ましくは、前記ゲート電極に接続される第１の配線、前記ソース領域に接続される第２の配線および前記ドレイン電極に接続される第３の配線を形成する工程をさらに備える。
【０００９】
好ましくは、前記第２の配線および前記第３の配線の少なくとも一方ならびに前記第１の配線は、プラズマを利用してパターニングされる。
【００１０】
より好ましくは、前記第２の配線および前記第３の配線の少なくとも一方ならびに前記第１の配線は、プラズマを利用して同時にパターニングされる。
【００１１】
好ましくは、前記ゲート電極は、ポリシリコンを含むゲート電極である。
【００１２】
好ましくは、前記絶縁層上に半導体層が形成された基板は、ＳＯＳ、ＳＯＩまたはＳＯＱ基板である。
【発明の効果】
【００１３】
本発明によれば、絶縁ゲート型電界効果トランジスタのデバイス特性に変動が生じることやゲート絶縁膜が破壊されるのを抑制または防止できる半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図２】比較のための半導体装置の製造方法を説明するための概略縦断面図である。
【図３】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図４】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図５】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図６】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図７】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図８】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図９】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１０】本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００１６】
まず、絶縁層上に形成された半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置では、ゲート絶縁膜中に電荷がトラップされてデバイス特性に変動が生じ、またデバイス特性の変動に止まらず、ゲート絶縁膜が破壊される場合もあるという現象について説明する。
【００１７】
絶縁層上に形成された半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置には、ＳＯＳ(Silicon on Sapphire)、ＳＯＩ(Silicon on Insulator)、ＳＯＱ(Silicon on Quartz)のシリコン層にＭＯＳＦＥＴ等の絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）を形成した半導体装置がある。
【００１８】
これらの半導体装置を製造する際には、図１に示すように、埋め込み絶縁層、サファイア、石英等の絶縁層上１０１の半導体層１０３上にゲート絶縁膜１１１が形成され、ゲート絶縁膜１１１上にポリシリコンゲート電極１１３が形成され、ポリシリコンゲート電極１１３の両側の半導体層１０３にソース・ドレイン領域１０５が形成され、半導体層１０３およびポリシリコンゲート電極１１３上に層間絶縁膜１２１が形成され、層間絶縁膜１２１にコンタクトホール１２３、１２４が形成され、コンタクトホールをそれぞれ埋めるコンタクト１３３、１３４が形成され、層間絶縁膜１２１上に全面にメタル配線層１５２が形成され、メタル配線層１５２上にホトレジスト１６２が選択的に形成され、ホトレジスト１６２をマスクにしてメタル配線層１５２がプラズマエッチングによりパターニングされて、ゲート電極１１３にコンタクト１３３を介して接続されるゲート電極配線１５３およびソース・ドレイン領域１０５にコンタクト１３４を介して接続されるソース・ドレイン配線１５４が形成される。
【００１９】
メタル配線層１５２をプラズマエッチングして、ゲート電極配線１５３やソース・ドレイン配線１５４を形成すると、ゲート電極配線１５３やソース・ドレイン配線１５４に電荷１７０が生じ、その電荷１７０が原因となって、ＰＩＤ（Plasma Induced Damage）現象が生じる。
【００２０】
すなわち、図１に示すように、絶縁層上１０１上の半導体層１０３に形成されたＭＯＳＦＥＴでは、ポリシリコンゲート電極１５３だけでなく、アクティブ層として機能する半導体層１０３もフローティングである。プラズマエッチングによりゲート電極配線１５３やソース・ドレイン配線１５４を形成する工程で発生する電荷１７０は、ゲート電極配線１５３からポリシリコンゲート電極１５３に注入され、ソース・ドレイン配線１５４から半導体層１０３に注入される。このとき、ゲート電極配線１５３からポリシリコンゲート電極１５３に注入される電荷１７０の量とソース・ドレイン配線１５４から半導体層１０３に注入される電荷１７０の量に差があるので、ＰＩＤ現象が生じる。
【００２１】
ＰＩＤを抑制するためには、半導体層１０３とポリシリコンゲート電極１５３とにそれぞれ接続されているソース・ドレイン配線１５４とゲート電極配線１５３の配線長を同等にして半導体層１０３とポリシリコンゲート電極１５３とに注入される電荷量の差を小さくすることが効果的と考えられる。しかしながら、半導体層１０３は絶縁層上１０１上に形成されているので、電気的に浮遊された状態（フローティング状態）となっているため、電荷１７０が半導体層１０３に蓄積されてしまう一方、ポリシリコンゲート電極１５３ではライフタイムが短いため、ポリシリコンゲート電極１５３と半導体層１０３では電荷（キャリア）のライフタイムに差異があり、ポリシリコンゲート電極１５３と半導体層１０３とにそれぞれ注入される電荷量の差を小さくしたとしても、一時的にポリシリコンゲート電極１５３と半導体層１０３の電荷量に差が生じる。
【００２２】
このように半導体層１０３の電荷量とポリシリコンゲート電極１５３の電荷量との間に差が生じると、ポリシリコンゲート電極１５３と半導体層１０３との間に電界が生じ、ゲート絶縁膜１１１に電荷１７０が注入される。
【００２３】
その結果、ゲート絶縁膜１１１中に電荷１７０がトラップされてデバイス特性に変動が生じ、また、この蓄積される電荷１７０の量が多大になってくるとデバイス特性の変動にとどまらずゲート絶縁膜１１１自体を破壊してしまうという問題がある。
【００２４】
なお、図２に示すように、通常のＳｉ基板２０１上のＭＯＳＦＥＴでは、ポリシリコンゲート電極１５３はフローティングであるが、Ｓｉ基板２０１はフローティングではない。プラズマエッチングによりゲート電極配線１５３やソース・ドレイン配線１５４を形成する工程で発生する電荷１７０は、ゲート電極配線１５３からポリシリコンゲート電極１５３に注入されて、ポリシリコンゲート電極１５３とＳｉ基板２０１表面のアクティブ層２０３間の電界によりゲート絶縁膜１１１中に注入されるが、ソース・ドレイン配線１５４からアクティブ層２０３に注入される電荷１７０はＳｉ基板２０１へと抜けていくので、ゲート電極配線１５３の配線長を短くし、ゲート電極配線１５３からポリシリコンゲート電極１１３に注入される電荷量のみを抑制すれば、デバイス特性には影響を及ぼさない。
【００２５】
本発明の好ましい実施の形態では、半導体層１０３へのアルゴンのイオン注入により半導体層１０３中に結晶欠陥を発生させ、半導体層１０３中での電荷(キャリア）のライフタイムを短くする。この結果、半導体層１０３中とポリシリコンゲート電極１５３中の電荷１７０のライフタイムの差が小さくなり、半導体層１０３の電荷量とポリシリコンゲート電極１５３の電荷量との間に生じる一時的な電荷量の差が小さくなる。その結果、デバイス特性に変動を抑制または防止でき、ゲート絶縁膜１１１の破壊も防止できる。
【００２６】
次に、図３〜１０を参照して、本発明の好ましい実施の形態のＭＯＳＦＥＴの製造方法を説明する。
【００２７】
図３に示すように、Ｓｉ支持基板１００上に絶縁層上１０１が形成され、絶縁層上１０１上に半導体層１０３が形成された基板１００を準備し、半導体層１０３の表面１０４にアルゴンイオンのイオン注入１０９を行う。なお、このような基板としては、ＳＯＳ(Silicon on Sapphire)、ＳＯＩ(Silicon on Insulator)またはＳＯＱ(Silicon on Quartz)基板が好ましく用いられる。
【００２８】
次に、図４に示すように、ＬＯＣＯＳ法によりフィールド酸化膜１０６を形成して素子分離領域を形成する。フィールド酸化膜１０６に囲まれた半導体層１０３が素子を形成する素子領域１０７となる。
【００２９】
次に、図５に示すように、半導体層１０３の表面１０４に熱酸化によりゲート絶縁膜１１１を形成する。その後、ゲート絶縁膜１１１上にゲート電極１１３を選択的に形成する。ゲート電極１１３はポリシリコンからなる。
【００３０】
次に、図６に示すように、ゲート電極１１３をマスクにして、半導体層１０３の表面１０４に不純物を注入して、浅く低不純物濃度の第１のソース領域１１５および第１のドレイン領域１１６を形成する。
【００３１】
次に、図７に示すように、ゲート電極１１３の側面にサイドウォール１１４を形成し、ゲート電極１１３およびサイドウォール１１４をマスクにして、半導体層１０３の表面１０４に不純物を注入して、第１のソース領域１１５および第１のドレイン領域１１６より深く高不純物濃度の第２のソース領域１１７および第２のドレイン領域１１８を形成する。
【００３２】
次に、図８に示すように、全面に層間絶縁膜１２１を形成し、層間絶縁膜１２１にゲート電極１１３、第２のソース領域１１７および第２のドレイン領域１１８をそれぞれ露出するコンタクトホール１２３、１２５、１２７を形成し、コンタクトホール１２３、１２５、１２７内に層間絶縁膜１２１にゲート電極１１３、第２のソース領域１１７および第２のドレイン領域１１８にそれぞれ接続するコンタクト１３３、１３５、１３７を埋め込む。
【００３３】
次に、図９に示すように、層間絶縁膜１２１上にメタル配線層１５２を全面に形成する。
【００３４】
次に、図１０に示すように、プラズマエッチングによりメタル配線層１５２をパターニングして、ゲート電極１１３、第２のソース領域１１７および第２のドレイン領域１１８にそれぞれ接続するゲート電極配線１５３、ソース配線１５５およびドレイン配線１５７を形成する。
【００３５】
このように、半導体層１０３へのアルゴンのイオン注入により半導体層１０３中に結晶欠陥を発生させ、半導体層１０３中での電荷(キャリア）のライフタイムを短くする。この結果、半導体層１０３中とポリシリコンゲート電極１５３中の電荷１７０のライフタイムの差が小さくなり、半導体層１０３の電荷量とポリシリコンゲート電極１５３の電荷量との間に生じる一時的な電荷量の差が小さくなる。その結果、デバイス特性に変動を抑制または防止でき、ゲート絶縁膜１１１の破壊も防止できる。
【００３６】
本実施の形態では、半導体層１０３の全面にアルゴンイオンを注入したので、ゲート絶縁膜１１１直下の半導体層１０３およびゲート電極１１３の両側の半導体層１０３にアルゴンイオンが注入されたが、特に、ゲート絶縁膜１１１直下の半導体層１０３は、その下が絶縁層１０１であり、ソース領域１１７およびドレイン領域１１８に挟まれているので、ソース領域１１７およびドレイン領域１１８との間で形成されるＰＮジャンクションによって電荷がソース領域１１７およびドレイン領域１１８よりも抜けにくいので、少なくともゲート絶縁膜１１１直下の半導体層１０３にアルゴンイオンを注入することが必要である。
【００３７】
また、ゲート絶縁膜１１１形成後にアルゴンイオンを注入すると、ゲート絶縁膜にもアルゴンイオンを注入することになってしまいデバイス特性や信頼性に影響を与えてしまうので、ゲート絶縁膜１１１形成前にアルゴンイオンを注入することが好ましい。
【００３８】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００３９】
１００  Ｓｉ支持基板
１０１  絶縁層
１０３  半導体層
１０４  表面
１０５  ソース・ドレイン領域
１０６  フィールド酸化膜
１０７  素子領域
１０９  アルゴンイオンのイオン注入
１１１  ゲート絶縁膜
１１３  ゲート電極
１１５  第１のソース領域
１１６  第１のドレイン領域
１１４  サイドウォール
１１７  第２のソース領域
１１８  第２のドレイン領域
１２１  層間絶縁膜
１２３、１２４、１２５、１２７  コンタクトホール
１３３、１３４、１３５、１３７  コンタクト
１５２  メタル配線層
１５３  ゲート電極配線
１５４  ソース・ドレイン配線
１５５  ソース配線
１５７  ドレイン配線
１６２  ホトレジスト
【図１】
2011171494.tif 000003
【図２】
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【図３】
2011171494.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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