(57)【要約】【課題】低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタ及びその製造方法、並びにその薄膜トランジスタを含む集積回路及びその製造方法を提供する。【解決手段】基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース・ドレイン接続領域３ｓ，３ｄを形成する工程と、ソース・ドレイン接続領域３ｓ，３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース・ドレイン電極６を前記ソース・ドレイン接続領域３ｓ，３ｄに接続するとともに酸化物半導体膜３上にゲート電極７を形成する工程と、を少なくとも有する製造方法により上記課題を解決する。【選択図】図１
2011205017.tif 000002
【特許請求の範囲】
【請求項１】
基材上に酸化物半導体膜をパターン形成する工程と、
活性化処理により前記酸化物半導体膜にソース・ドレイン接続領域を形成する工程と、
前記ソース・ドレイン接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にコンタクトホールを開けてソース・ドレイン電極を前記ソース・ドレイン接続領域に接続するとともに前記酸化物半導体膜上にゲート電極を形成する工程と、を少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜である、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である、請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース・ドレイン電極とを有し、前記ゲート絶縁膜が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることを特徴とする薄膜トランジスタ。
【請求項５】
基材の面内方向に少なくとも薄膜トランジスタと容量素子及び／又は抵抗素子とを有する薄膜集積回路装置の製造方法であって、
基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース・ドレイン接続領域を形成する工程と、ソース・ドレイン接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース・ドレイン電極を前記ソース・ドレイン接続領域に接続するとともに前記酸化物半導体膜上にゲート電極を形成する工程と、を少なくとも有する薄膜トランジスタの作製工程と、
誘電体膜を前記ゲート絶縁膜と同一材料で同時に形成し、前記誘電体膜を積層方向に挟む下側の第１電極を活性化処理してなる前記酸化物半導体膜で同時に形成し、上側の第２電極を前記ソース・ドレイン電極と同一材料で同時に形成する容量素子の作製工程、及び／又は、抵抗体膜を前記活性化処理してなる酸化物半導体膜で同時に形成し、前記抵抗体膜を面内方向に挟む第３電極と第４電極とを前記ソース・ドレイン電極と同一材料で同時に形成する抵抗素子の作製工程と、を有する、薄膜集積回路装置の製造方法。
【請求項６】
基材の面内方向に少なくとも薄膜トランジスタと容量素子及び／又は抵抗素子とを有し、
基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース・ドレイン電極とを有し、前記ゲート絶縁膜が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である薄膜トランジスタと、
前記ゲート絶縁膜と同一材料からなる誘電体膜と、該誘電体膜を積層方向に挟み、前記活性化処理してなる酸化物半導体膜と同一材料からなる下側の第１電極と、前記ソース・ドレイン電極と同一材料からなる上側の第２電極とで構成された容量素子、及び／又は、前記活性化処理してなる酸化物半導体膜と同一材料からなる抵抗体膜と、該抵抗体膜を面内方向に挟み前記ソース・ドレイン電極と同一材料からなる第３電極及び第４電極とで構成された抵抗素子と、を有する、薄膜集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜集積回路装置及びそれらの製造方法に関する。さらに詳しくは、酸化物半導体膜を利用したコプレナー型の薄膜トランジスタであって、その酸化物半導体膜にダメージ（酸素欠損等による特性低下）を与えない方法で製造してなる薄膜トランジスタ、その薄膜トランジスタを備えた薄膜集積回路装置及びそれらの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を搭載する薄膜トランジスタ基板は、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置用の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型（ボトムゲート）や順スタガ型（トップゲート）等の構造形態があり、また、薄膜トランジスタを構成する半導体膜としては、アモルファスシリコン半導体膜やポリシリコン半導体膜が一般的に適用されている。しかし、アモルファスシリコン半導体膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体膜は、移動度が高いものの高温（例えば６００℃以上）の熱処理工程を必要とする。
【０００３】
近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜をＴＦＴの半導体膜に用いた例が提案され、非特許文献１と特許文献２では、ＩＧＺＯの非晶質薄膜をＴＦＴの半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いたＴＦＴは、室温での成膜が可能であり、また、プラスチック基板等の非耐熱性基板に熱ダメージを与えることなく形成が可能であるとされている。
【０００４】
前記したＩＧＺＯ系の酸化物半導体は、低温で形成される非晶質材料にもかかわらず、比較的高い移動度を有するため、近年注目されている。また、ＩＧＺＯ系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ＩＴＯ等の従来公知の透明導電材料をゲート電極やソース・ドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明ＴＦＴも検討されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】K.Nomura  et.al.,  Nature,  vol.432,  p.488-492(2004)
【特許文献】
【０００６】
【特許文献１】特開２００４−１０３９５７号公報
【特許文献２】特表２００５−８８７２６号公報
【特許文献３】特開２００７−２２０８１６号公報
【特許文献４】特開２００７−２５０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
こうした中、近年の低価格化の要請に対し、特性を落とさないで積層形態又は構成材料を変更した新しいＴＦＴや、新しい製造方法の開発が要求されている。しかしながら、従来の技術は必ずしもそうした要求に応えていない。
【０００８】
例えばＩＧＺＯ系等の酸化物半導体膜は、逆スタガ型構造で好ましい特性を示すアモルファスシリコンＴＦＴや順スタガ型（プレーナ型）構造で好ましい特性を示すポリシリコンＴＦＴに比べ、そのいずれの形態であっても良好な特性を示すことができるという利点がある。しかし、逆スタガ型構造のＴＦＴでは、酸化物半導体膜とソース・ドレイン電極とが直接コンタクトするので、印加されたゲート電圧に依存する寄生抵抗が存在し、その寄生抵抗が駆動力を低下させるという問題がある。また、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を挟んで向かい合う部分が存在するので、その部分が寄生容量となる。こうした寄生容量は、全体的な寄生容量を増大させる原因ともなり、駆動時の負荷を増大させ、動作速度を低下させる原因になる。
【０００９】
一方、順スタガ型（プレーナ型）構造では、例えば特許文献３，４に記載のように、セルフアライン型のＴＦＴが提案されている。しかしながら、セルフアライン型のＴＦＴでは、構造が複雑になるためにマスクを用いたフォトリソグラフィ工程が多くなるという工程上の課題がある。また、ゲート絶縁膜をプラズマＣＶＤ等で形成するため、酸化物半導体膜に酸素欠損等による特性低下（以下、ダメージともいう。）が生じてしまう。そのため、低下した特性を回復させるため、その後に２５０℃以上のアニール処理を行っているが、そうしたアニール処理は薄膜トランジスタの構成材料を制約（例えば、樹脂層やプラスチック基板の採用を制約する。）するという難点がある。また、酸化物半導体膜の膜厚がソース・ドレイン電極よりも厚くなる場合が多く、その結果、０Ｖ印加時でも電流が流れるというノーマリーオン状態となり、回路として使いにくいという問題もある。また、特殊な製法であるために、他の素子構造を同時に形成することが難しいという難点もある。また、ゲート絶縁膜についても、プラズマＣＶＤで形成する場合が多く、酸化物半導体膜にダメージが加わるという問題がある。
【００１０】
本発明は、上記課題を解決するためになされたものであって、その目的は、近年の低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタの製造方法、及び製造された低コストで特性の良い薄膜トランジスタを提供することにある。また、本発明の他の目的は、薄膜トランジスタを含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明者は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを採用し、酸化物半導体膜にダメージ（酸素欠損等による特性低下）を与えない複数の手段でゲート絶縁膜を形成することで、複雑なフォトリソグラフィ工程を低減でき、高温のアニールも必要としない手段で薄膜トランジスタを製造できることを見出した。本発明は、こうした知見に基づいてなされたものである。
【００１２】
（１）上記課題を解決するための本発明に係る薄膜トランジスタの製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース・ドレイン接続領域を形成する工程と、前記ソース・ドレイン接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース・ドレイン電極を前記ソース・ドレイン接続領域に接続するとともに前記酸化物半導体膜上にゲート電極を形成する工程と、を少なくとも有することを特徴とする。
【００１３】
この発明によれば、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタにおいて、その酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行うので、酸化物半導体膜の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。
【００１４】
本発明に係る薄膜トランジスタの製造方法において、前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であることが好ましく、前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることが好ましい。
【００１５】
（２）上記課題を解決するための本発明に係る薄膜トランジスタは、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース・ドレイン電極とを有し、前記ゲート絶縁膜が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることを特徴とする。
【００１６】
この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタである。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理が省略され、低コスト化を実現できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分がなく、そうした部分に起因した寄生容量を低減した素子構造を実現できる。
【００１７】
（３）上記課題を解決するための本発明に係る薄膜集積回路装置の製造方法は、基材の面内方向に少なくとも薄膜トランジスタと容量素子及び／又は抵抗素子とを有する薄膜集積回路装置の製造方法であって、（Ａ）基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース・ドレイン接続領域を形成する工程と、ソース・ドレイン接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース・ドレイン電極を前記ソース・ドレイン接続領域に接続するとともに前記酸化物半導体膜上にゲート電極を形成する工程と、を少なくとも有する薄膜トランジスタの作製工程と、（Ｂ）誘電体膜を前記ゲート絶縁膜と同一材料で同時に形成し、前記誘電体膜を積層方向に挟む下側の第１電極を活性化処理してなる前記酸化物半導体膜で同時に形成し、上側の第２電極を前記ソース・ドレイン電極と同一材料で同時に形成する容量素子の作製工程、及び／又は、（Ｃ）抵抗体膜を前記活性化処理してなる酸化物半導体膜で同時に形成し、前記抵抗体膜を面内方向に挟む第３電極と第４電極とを前記ソース・ドレイン電極と同一材料で同時に形成する抵抗素子の作製工程と、を有する。
【００１８】
この発明によれば、（Ａ）のコプレナー型の薄膜トランジスタの作製では、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行うので、酸化物半導体膜の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分がなく、そうした部分に起因した寄生容量を低減できる。
【００１９】
さらに、（Ｂ）の容量素子の作製及び／又は（Ｃ）の抵抗素子の作製では、各素子の構成膜を上記薄膜トランジスタの構成膜と同一材料で同時に成膜して構成するので、例えばフォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置を極めて効率的な手段で製造することができる。また、活性化処理して導体化した酸化物半導体膜で、容量素子の第１電極と抵抗素子の抵抗体膜とを作製したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、容量素子と抵抗素子とを薄膜トランジスタと同一面内（同一プレーン）に形成するので、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置を製造できる。
【００２０】
（４）上記課題を解決するための本発明に係る薄膜集積回路装置は、基材の面内方向に少なくとも薄膜トランジスタと容量素子及び／又は抵抗素子とを有し、（Ａ）基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース・ドレイン電極とを有し、前記ゲート絶縁膜が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である薄膜トランジスタと、（Ｂ）前記ゲート絶縁膜と同一材料からなる誘電体膜と、該誘電体膜を積層方向に挟み、前記活性化処理してなる酸化物半導体膜と同一材料からなる下側の第１電極と、前記ソース・ドレイン電極と同一材料からなる上側の第２電極とで構成された容量素子、及び／又は、（Ｃ）前記活性化処理してなる酸化物半導体膜と同一材料からなる抵抗体膜と、該抵抗体膜を面内方向に挟み前記ソース・ドレイン電極と同一材料からなる第３電極及び第４電極とで構成された抵抗素子と、を有する。
【００２１】
この発明によれば、（Ａ）のコプレナー型の薄膜トランジスタでは、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理が省略され、低コスト化を実現できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分がなく、そうした部分に起因した寄生容量を低減した素子構造を実現できる。
【００２２】
さらに、（Ｂ）の容量素子及び／又は（Ｃ）の抵抗素子では、各素子の構成膜を上記薄膜トランジスタの構成膜と同一材料で同時に成膜して構成されるので、例えばフォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置を低コストで得ることができる。また、活性化処理して導体化してなる酸化物半導体膜で、容量素子の第１電極と抵抗素子の抵抗体膜とを構成したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態とすることができる。また、容量素子と抵抗素子とが薄膜トランジスタと同一面内（同一プレーン）にあるので、構造を単純化でき、製造しやすい低コストの薄膜集積回路装置を提供できる。こうした薄膜集積回路装置でインバータを構成でき、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
【発明の効果】
【００２３】
本発明によれば、近年の低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタの製造方法、及び製造された低コストで特性の良い薄膜トランジスタ、及びその薄膜トランジスタを含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することができる。
【００２４】
具体的には、本発明に係る薄膜トランジスタの製造方法によれば、酸化物半導体膜の特性を回復させるための熱処理を必要としないので、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができる。また、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。
【００２５】
本発明に係る薄膜トランジスタによれば、そのゲート絶縁膜を酸化物半導体膜にダメージを与えることなく形成されてなるものとしたので、酸化物半導体膜の特性を回復する熱処理が省略され、低コスト化を実現できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減した素子構造を実現できる。
【００２６】
本発明に係る薄膜集積回路装置の製造方法によれば、（Ａ）のコプレナー型の薄膜トランジスタの作製では、酸化物半導体膜の特性を回復させるための熱処理を必要としないので、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。さらに、（Ｂ）の容量素子の作製及び／又は（Ｃ）の抵抗素子の作製では、例えばフォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がないので、歩留まりがよく、全体としての薄膜集積回路装置を極めて効率的な手段で製造することができる。また、容量素子の第１電極と抵抗素子の抵抗体膜とを別個に設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置を製造できる。
【００２７】
本発明に係る薄膜集積回路装置によれば、（Ａ）のコプレナー型の薄膜トランジスタでは、ゲート絶縁膜が酸化物半導体膜にダメージを与えることなく形成されてなるものであるので、酸化物半導体膜の特性を回復する熱処理が省略され、低コスト化を実現できる。また、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。また、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減した素子構造を実現できる。さらに、（Ｂ）の容量素子及び／又は（Ｃ）の抵抗素子では、例えばフォトリソグラフィを共有でき、容量素子や抵抗素子のみを形成するための別個のフォトリソグラフィを行う必要がないので、歩留まりがよく、全体としての薄膜集積回路装置を低コストで得ることができる。また、容量素子の第１電極と抵抗素子の抵抗体膜とを別個に設ける必要がなく、低コスト化に極めて有利な構造形態とすることができる。また、構造を単純化でき、製造しやすい低コストの薄膜集積回路装置を提供できる。こうした薄膜集積回路装置でインバータを構成でき、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る薄膜トランジスタの製造方法を示す工程図である。
【図２】本発明に係る薄膜トランジスタの一例を示す模式的な断面図である。
【図３】本発明に係る薄膜集積回路装置の製造方法を示す工程図である。
【図４】本発明に係る薄膜集積回路装置の一例を示す模式的な断面図である。
【図５】図４に示す薄膜集積回路装置の模式的な平面図（Ａ）と回路図（Ｂ）である。
【図６】本発明に係る薄膜集積回路装置の応用例（リングオシレータ）である。
【図７】図６に示す応用例（リングオシレータ）の模式的な平面図である。
【図８】５段のリングオシレータの回路図である。
【発明を実施するための形態】
【００２９】
以下に、本発明に係る薄膜トランジスタ及びその製造方法並びに薄膜集積回路装置及びその製造方法について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。
【００３０】
［薄膜トランジスタ及びその製造方法］
（基本構成）
本発明に係る薄膜トランジスタ（以下「ＴＦＴ１０」という）の製造方法は、図１に示すように、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により前記酸化物半導体膜３にソース・ドレイン接続領域３ｓ，３ｄを形成する工程と、ソース・ドレイン接続領域３ｓ，３ｄが形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース・ドレイン電極６（６ｓ，６ｄ）を前記ソース・ドレイン接続領域３ｓ，３ｄに接続するとともに前記酸化物半導体膜３上にゲート電極７を形成する工程と、を少なくとも有している。
【００３１】
この製造方法で得られたＴＦＴ１０は、図２に示すように、基材１と、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース・ドレイン電極６ｓ，６ｄとを有している。そして、このＴＦＴ１０では、ゲート絶縁膜４が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように構成されている。
【００３２】
このように構成されたＴＦＴ１０は、酸化物半導体膜３を用いたコプレナー型のＴＦＴである。そして、その酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下のこと。以下同じ。）を与えない上記複数の手段（塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法）で行うので、酸化物半導体膜３の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができるとともに、低コスト化を実現できる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができ、低コスト化を実現できる。また、コプレナー型構造は、チャネル領域３ｃとソース・ドレイン接続領域（活性化処理領域）３ｓ，３ｄとを同一層上（同一プレーン上）に形成するので、ゲート電極７とソース・ドレイン電極６ｓ，６ｄとがゲート絶縁膜４を間に挟む部分がなく、そうした部分に起因した寄生容量を低減できる。
【００３３】
以下、工程順に説明する。
【００３４】
（酸化物半導体膜のパターン形成工程）
先ず、図１（Ａ）に示すように、酸化物半導体膜３を基材１上にパターン形成する。基材１の種類や構造は特に限定されるものではなく、用途に応じて各種の基材を適用可能である。フレキシブルな材質であっても硬質な材質であってもよい。また、透明基材であっても不透明基材であってもよい。具体的に用いることができる材料としては、例えば、ガラス基材、石英基材、金属基材、セラミックス基材、プラスチック基材等を挙げることができる。なお、プラスチック基材としては、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。
【００３５】
基材１の厚さは、得られるＴＦＴ１０にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばフレキシブル性のＴＦＴ１０とする場合には、厚さ５〜３００μｍのプラスチック基材が好ましく用いられる。また、基材１の形状は特に限定されないが、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材１上にＴＦＴ１０を形成した後に個々のチップ状、カード状、ディスク状に分断加工してもよい。
【００３６】
酸化物半導体膜３は、基材１上に設けられる。酸化物半導体膜３は、ＴＦＴ１０を構成するチャネル領域３ｃとして使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。酸化物半導体膜３を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇxの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。
【００３７】
ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
【００３８】
本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ系酸化物半導体膜は、可視光を透過して透明膜となるので、全体を透明にしたＴＦＴの製造も可能である。また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基板に対しても好ましく適用できる。
【００３９】
酸化物半導体膜３がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。そうしたハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜３には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。
【００４０】
酸化物半導体膜３の形成は、酸化物半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。酸化物半導体膜３の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０〜１５０ｎｍの範囲内であることが好ましく、３０〜１００ｎｍの範囲内であることがより好ましい。
【００４１】
ところで、従来では、酸化物半導体膜３を成膜した後に２５０℃以上若しくは３００℃以上の熱処理（レーザ照射や熱アニール処理等）を施し、半導体特性（移動度）を向上させていた。その理由は、酸化物半導体膜３上に形成するゲート絶縁膜４をプラズマＣＶＤ法で形成していたため、成膜時のプラズマ条件によって、酸化物半導体膜３がダメージを受けていたためである。しかしながら、後述するように、本発明では、酸化物半導体膜３にダメージを与えるプラズマ条件を生じさせるプラズマＣＶＤ法によってはゲート絶縁膜４を形成しない。その結果、後の２５０℃以上若しくは３００℃以上の熱処理工程は不要とすることができる。
【００４２】
なお、後述の薄膜集積回路装置１１のところでも説明するが、酸化物半導体膜３の形成工程時には、その酸化物半導体膜３と同じ材料で、容量素子２０を構成する第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを同時に成膜し、且つ同時にパターニングする。この第１電極用の膜と抵抗体膜用の膜の厚さは、酸化物半導体膜３の厚さと同じにするのが製造上便利である。なお、第１電極用の膜と、抵抗体膜用の膜は、後の活性化処理で導体化され、容量素子２０においては第１電極２１を構成し、抵抗素子３０においては抵抗体膜３３を構成することになる。
【００４３】
また、必要に応じて、基板１０上には第１下地膜や第２下地膜（いずれも図示しない）を形成する。第１下地膜や第２下地膜は、その機能や目的に応じて必要な領域のみに形成してもよいし全面に形成してもよい。第１下地膜と第２下地膜は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。
【００４４】
好ましい例としては、第１下地膜を密着膜として、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜を形成し、第２下地膜をバッファ膜として、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜を積層することが好ましい。第１下地膜を密着膜として形成する場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ以上２００ｎｍ以下程度の範囲内であることが好ましい。一方、第２下地膜をバッファ膜として形成する場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下程度の範囲内であることが好ましい。
【００４５】
こうした第１下地膜と第２下地膜は、各種の蒸着法、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。
【００４６】
（活性化処理工程）
次に、図１（Ｂ）に示すように、活性化処理により酸化物半導体膜３にソース・ドレイン接続領域３ｓ，３ｄを形成する。ここでは、先ず、所定のパターンにパターニングされた酸化物半導体膜３（図１（Ａ）参照）を覆うように、感光性レジスト膜を設ける。感光性レジストは市販のものを用いることができる。その後、その感光性レジスト膜をマスク露光し、引き続いて現像して、図１（Ｂ）に示すように、開口部１３を有するマスクパターン１２を形成する。このマスクパターン１２の開口部１３は、酸化物半導体膜３のソース・ドレイン接続領域３ｓ，３ｄとなる部分である。その後、活性化処理１４を行って、開口部１３の酸化物半導体膜３をソース・ドレイン接続領域３ｓ，３ｄにする。
【００４７】
活性化処理は、アルゴンガス又はＣを含むフッ素系ガスを含むプラズマ条件下で行う。その処理条件は、酸化物半導体膜３の組成や特性に応じて任意に設定される。例えば、ＩＧＺＯ系酸化物半導体材料で酸化物半導体材料膜３を形成した場合における活性化処理条件としては、ＣＦ４ガス又はＣＨＦ３ガス等のＣを含むフッ素系ガス又はアルゴンガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの条件を例示できる。なお、同様の効果が得られるガスであれば、Ｃを含むフッ素系ガスやアルゴンガス以外であってもよい。こうすることにより、酸化物半導体材料膜３が有する当初の半導体特性を、キャリア密度が１０１６〜１０１９程度の導電体特性を有する導電体に変化させることができ、良好なソース・ドレイン接続領域３ｓ，３ｄとすることができる。一方、活性化処理されない部分の酸化物半導体膜３は、半導体特性のまま保持され、チャネル領域３ｃとして作用する。
【００４８】
なお、後述の薄膜集積回路装置１１のところでも説明するように、容量素子２０の第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを、酸化物半導体膜３の形成工程時に併せて形成するが、そうした第１電極用の膜と抵抗体膜用の膜についてもこの活性化処理で導体化する。活性化処理により、容量素子２０の第１電極用の膜は第１電極２１となり、抵抗素子３０を構成する抵抗体膜用の膜は抵抗体膜３３となる。このように、第１電極２１と抵抗体膜３３を別個に形成することなく単一の導体化処理で形成できるので、薄膜集積回路装置を低コストで製造することができる。
【００４９】
この工程では、最後に、感光性レジスト膜からなるマスクパターン１２を、所定の除去剤で除去する。通常、アルカリ溶液等が用いられる。
【００５０】
（ゲート絶縁膜の形成工程）
次に、図１（Ｃ）に示すように、ソース・ドレイン接続領域３ｓ，３ｄが形成された酸化物半導体３膜を覆うようにゲート絶縁膜４を形成する。本発明では、ゲート絶縁膜４の形成を、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で行う。ゲート絶縁膜４の形成材料は、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。具体的には、下記のようにその成膜手段によって異なる。
【００５１】
塗布法でゲート絶縁膜４を形成する場合には、塗布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、ＳＯＧ（Spin  On  Glass）材料、シラザン系（ポリシラザン）材料、シラン系（シリコーン）材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成されたゲート絶縁膜４は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。
【００５２】
これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート絶縁膜４を覆うように塗布し、必要に応じ所定の温度（例えば１００〜１５０℃）を加えて溶媒除去等を行って、ゲート絶縁膜４を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ（無溶剤型）では、架橋等の反応によりゲート絶縁膜４を形成することができる。
【００５３】
塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成したゲート絶縁膜４の厚さは、その種類によっても異なるが、通常、０．３〜１．０μｍの範囲内である。
【００５４】
反応性スパッタリング法でのゲート絶縁膜４を形成方法は、放電ガスであるＡｒガスと共に微量のＯ２やＮ２ガス等の反応性ガスを入れてゲート絶縁膜４を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも１種又は２種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成されたゲート絶縁膜４としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。
【００５５】
反応性スパッタリング法では、導電性材料をターゲットとして用いてＤＣモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理でゲート絶縁膜４が成膜されるので、酸化物半導体膜３へのダメージを低減することができる。ゲート絶縁膜４は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さは、通常、０．１〜０．３μｍの範囲内である。
【００５６】
パルスプラズマＣＶＤ法でのゲート絶縁膜４を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁膜４を成膜する方法である。原料ガスとしては、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＥＯＳ等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比（パルス１周期中のバイアス電圧のＯＮ−ＯＦＦ比）とで条件設定される。各条件は、成膜するゲート絶縁膜４の種類等によって異なるが、通常、バイアス電圧は０．５〜２．０ｋＷ、周波数は１３．５６ＭＨｚ、デューティー比は５〜５０％の範囲である。
【００５７】
パルスプラズマＣＶＤ法では、バイアス電圧のＯＦＦ時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるＲＦの要素を低減することができる。その結果、酸化物半導体膜３へのダメージを低減することができる。パルスプラズマＣＶＤ法で形成するゲート絶縁膜４の厚さは、通常、０．１〜１μｍの範囲内である。
【００５８】
上記したゲート絶縁膜４の形成手段では、酸化物半導体膜３へのダメージを低減できるので、その後に従来行っていた２５０℃以上乃至３００℃以上の温度での熱処理を省略することができる。熱処理の省略は、工数が減少して低コスト化を実現できるとともに、薄膜トランジスタの構成材料等の選択の幅を増して例えば樹脂層を設けたりプラスチック基材を採用したりすることが可能となるので好ましい。
【００５９】
次に、図１（Ｄ）に示すように、コンタクトホール５を形成する。コンタクトホール５は、ゲート絶縁膜４を形成した後に、そのゲート絶縁膜４をパターニングして形成する。コンタクトホール５は、その後に形成するソース・ドレイン電極６ｓ，６ｄを、既に形成したソース・ドレイン接続領域３ｓ，３ｄに接続するための開口部である。コンタクトホール５の形成は、従来公知のパターニング手段を採用できる。例えば、市販の感光性レジスト膜をゲート絶縁膜４上に設けた後に、マスク露光と現像を行って、感光性レジスト膜にコンタクトホール形成部を開口し、その後、ＣＦ４とＯ２ガスを用いたドライエッチングにより、露出した部分のゲート絶縁膜４をエッチング除去してコンタクトホール５を形成する。なお、ゲート絶縁膜４の種類に応じてエッチャントが選択される。また、感光性を有する塗布型絶縁膜を用いても同様にコンタクトホール５を形成できる。
【００６０】
なお、このゲート絶縁膜４は、後述する薄膜集積回路装置１１では容量素子２０の誘電体膜２３として用いられる。
【００６１】
（電極形成工程）
次に、図１（Ｅ）に示すように、ゲート電極７とソース・ドレイン電極６ｓ，６ｄを形成する。ます、コンタクトホール５が形成された後の全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、ゲート電極７とソース・ドレイン電極６ｓ，６ｄを形成する。つまり、このゲート電極７とソース・ドレイン電極６ｓ，６ｄとは、同一材料で同時に形成された電極層を所定のパターンにパターニングして形成される。ゲート電極７は、酸化物半導体膜３のチャネル領域３ｃの上方位置のゲート絶縁膜４上に設けられる。ソース・ドレイン電極６ｓ，６ｄは、コンタクトホール５で、酸化物半導体膜３のソース・ドレイン接続領域３ｓ，３ｄに接続する態様で設けられる。
【００６２】
電極材料としては、種々の導電材料を適用でき、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子；等を好ましく挙げることができる。
【００６３】
電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層３を形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。低温成膜が必要な場合には、低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、０．０５〜０．３μｍ程度である。
【００６４】
なお、この電極層は、後述する薄膜集積回路装置１１では、容量素子２０の第２電極２２として用いられるとともに、抵抗素子３０の第３電極３１と第４電極３４として用いられる。また、電極層の形成と同時に、電源配線やグラウンド配線等の各種配線を同時設けることもできる。
【００６５】
（その他の膜）
ＴＦＴ１０の製造工程において、その他の膜が形成されていてもよい。例えば、ゲート電極７とソース・ドレイン電極６ｓ，６ｄを形成した後に、全体を覆う保護膜（図示しない）を設けてもよい。保護膜としては、厚さ５００〜１０００ｎｍ程度のＰＶＰ（ポリビニルフェノール）膜等の有機保護膜や、厚さ１００〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。
【００６６】
［薄膜集積回路装置及びその製造方法］
（基本構成）
本発明に係る薄膜集積回路装置１１の製造方法は、図３〜図５に示すように、基材１の面内方向Ｘ，Ｙ（図５参照）に少なくともＴＦＴ１０と容量素子２０及び／又は抵抗素子３０とを有する薄膜集積回路装置の製造方法である。この薄膜集積回路装置１１の製造方法は、ＴＦＴ１０の作製工程と、容量素子２０の作製工程及び／又は抵抗素子３０の作製工程とを有する。以下、それぞれの作製工程について説明する。なお、受動素子である容量素子２０と抵抗素子３０は少なくとも一方が設けられているが、両方が設けられていてもよい。また、必要に応じて、ダイオード等の能動素子や、コイル（アンテナコイルを含む）、インダクタ等の他の受動素子が設けられていてもよい。なお、図５（Ａ）では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。
【００６７】
本願において、「面内方向」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：基材面上に並ぶように配列すること）をいい、基材面の２次元方向のことであり、図５に示すＸ方向やＹ方向を指す。「積層方向」とは、基材１の厚さ方向のことであり、図４に示すＺ方向を指している。「上に」とは、そのものの上に設けられていることを意味し、「覆う」とは、そのものの上に設けられるとともに、そのものの周りにも設けられていることを意味する。「同時」とは、同一プロセスで、という意味であり、「同一材料」とは、成膜時の材料が同じであることを意味する。
【００６８】
（薄膜トランジスタの作製工程）
薄膜トランジスタ（ＴＦＴ１０）の作製工程は、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース・ドレイン接続領域３ｓ，３ｄを形成する工程と、ソース・ドレイン接続領域３ｓ，３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜３を形成する工程と、ゲート絶縁膜３にコンタクトホール５を開けてソース・ドレイン電極６ｓ，６ｄをソース・ドレイン接続領域３ｓ，３ｄに接続するとともに、酸化物半導体膜３上にゲート電極７を形成する工程と、を少なくとも有する。このＴＦＴ１０の作製工程は、図１及び上述した本発明に係るＴＦＴ１０の製造方法で詳しく説明した内容と同じであるので、ここではその説明を省略する。
【００６９】
（容量素子の作製工程）
容量素子２０は、基材１上に設けられた第１電極２１と、第１電極２１上に設けられた誘電体膜２３と、誘電体膜２３上に設けられた第２電極２２とで少なくとも構成され、それらの各膜はその順で積層方向Ｚに積層されている。すなわち、誘電体膜２３を、第１電極２１及び第２電極２２が積層方向Ｚに挟むように構成している。容量素子２０で構成する容量は、誘電体膜２３（ゲート絶縁膜３と同じ。）の誘電特性を考慮し、図５で平面視に示すように、第１電極２１の面積と第２電極２２の面積とを調整し、その平面視での重複部分が任意に設計される。
【００７０】
下側の第１電極２１は、図３（Ａ）に示すように、ＴＦＴ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図３（Ｂ）に示すように、ＴＦＴ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。
【００７１】
誘電体膜２３は、図３（Ｃ）に示すように、ＴＦＴ１０のゲート絶縁膜３と同一材料で同時に形成される。
【００７２】
上側の第２電極２２は、図３（Ｅ）に示すように、ＴＦＴ１０のソース・ドレイン電極６ｓ，６ｄと同一材料で同時に形成される。
【００７３】
このように、容量素子２０を構成する各膜は、ＴＦＴ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。
【００７４】
（抵抗素子の作製工程）
抵抗素子３０は、基材１上に設けられた抵抗体膜３３と、その抵抗体膜３３を面内方向の両端で接続する第３電極３１及び第４電極３２とで構成されている。抵抗素子３０で構成する抵抗は、抵抗体膜３３（活性化処理された酸化物半導体膜３と同じ。）の電気抵抗を考慮し、図４及び図５に示すように、その長さを調整して抵抗値が設計される。
【００７５】
抵抗体膜３３は、図３（Ａ）に示すように、ＴＦＴ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図３（Ｂ）に示すように、ＴＦＴ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。
【００７６】
第３電極３１と第４電極３２は、先ず、図３（Ｃ）に示すように、絶縁膜として、ＴＦＴ１０のゲート絶縁膜３と同一材料で同時に形成する。その後、図３（Ｄ）に示すように、ＴＦＴ１０でコンタクトホール５を形成するのと同時に、上記抵抗体膜３３に第３電極３１と第４電極３２を接続するためのコンタクトホール５’を形成する。そして、図３（Ｅ）に示すように、ＴＦＴ１０のゲート電極７及びソース・ドレイン電極６ｓ，６ｄと同一材料で同時に形成する。
【００７７】
このように、抵抗素子３０を構成する各膜は、ＴＦＴ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。
【００７８】
なお、これらの容量素子２０と抵抗素子３０を形成する際に、図５に示すような電源配線やグラウンド配線等の各種配線８，９，９’を同時設けることもできる。
【００７９】
（薄膜集積回路装置）
こうして製造された薄膜集積回路装置１１は、基材１の面内方向Ｘ，Ｙに少なくともＴＦＴ１０と容量素子２０及び／又は抵抗素子３０とを有する。ＴＦＴ１０は、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース・ドレイン電極６ｓ，６ｄとを有している。そして、このＴＦＴ１０では、ゲート絶縁膜４が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜として形成されている。
【００８０】
また、容量素子２０は、ＴＦＴ１０を構成するゲート絶縁膜３と同一材料からなる誘電体膜２３と、誘電体膜２３を積層方向Ｚに挟み、ＴＦＴ１０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる下側の第１電極２１と、ＴＦＴ１０を構成するソース・ドレイン電極６ｓ，６ｄと同一材料からなる上側の第２電極２２とで構成されている。
【００８１】
また、抵抗素子３０は、ＴＦＴ１０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる抵抗体膜３３と該抵抗体膜３３を面内方向に挟み前記ソース・ドレイン電極６ｓ，６ｄと同一材料からなる第３電極３１及び第４電極３２とで構成されている。
【００８２】
以上説明したように、この薄膜集積回路装置１１によれば、コプレナー型のＴＦＴ１０の作製では、酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下）を与えない上記複数の手段で行うので、酸化物半導体膜３の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基板等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース・ドレイン接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース・ドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。
【００８３】
さらに、容量素子２０の作製及び／又は抵抗素子３０の作製では、各素子の構成膜を上記ＴＦＴ１０の構成膜と同一材料で同時に成膜して構成するので、例えばフォトリソグラフィを共有でき、容量素子２０や抵抗素子３０のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置１１を極めて効率的な手段で製造することができる。また、活性化処理して導体化した酸化物半導体膜３で、容量素子２０の第１電極２１と抵抗素子３０の抵抗体膜３３とを作製したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、容量素子２０と抵抗素子３０とをＴＦＴ１０と同一面内（同一プレーン）に形成するので、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置１１を製造できる。こうした薄膜集積回路装置１１でインバータを構成でき、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
【００８４】
［応用例］
図６は、本発明に係る薄膜集積回路装置の応用例（リングオシレータ）の回路図であり、図７は、図６に示す応用例（リングオシレータ）の模式的な平面図である。なお、図７では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。
【００８５】
図６及び図７に示すリングオシレータ４０は、図３〜図５に示す薄膜集積回路装置１１を複数連結したものであり、全体として負のゲインを持つ複数個の遅延要素をリング状に結合した発振回路である。遅延要素は、本発明の薄膜集積回路装置で構成した奇数個のＮＯＴゲート（図６及び図７では３つのインバータ４１，４２，４３）である。３つのインバータ４１，４２，４３で構成された図６及び図７の例では、インバータ４１，４２の出力は鎖状に別のインバータに入力され、最後のインバータ４３の出力は最初のインバータ４１に入力される。各インバータは有限の遅延時間をもち、最初のインバータ４１への入力から有限の遅延時間後に最後のインバータ４３が最初のインバータ４１への入力の論理否定を出力し、これが再び最初のインバータ４１に入力される。このプロセスが繰り返されて発振する。
【実施例】
【００８６】
代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。
【００８７】
［実施例１］
図１に示す製造工程でＴＦＴ１０を作製した。先ず、厚さ０．７ｍｍのガラス基材１上に、好ましくは厚さ２０ｎｍ〜１００ｎｍであるがここでは厚さ７５ｎｍのＩｎＧａＺｎＯ系酸化物半導体膜３をスパッタリング法（ターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、圧力０．４Ｐａ、Ｏ２流量２０ｓｃｃｍ、ＲＦ５００Ｗ）で成膜し、その後、フォトリソグラフィによりパターニングして酸化物半導体膜３をアイランド化した（図１（Ａ）参照）。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。この酸化物半導体膜３は、ＴＦＴ１０においては酸化物半導体膜３となる。
【００８８】
次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体膜３のソース・ドレイン接続領域３ｓ，３ｄに該当する箇所を開口部１３とするマスクパターン１２を設けた（図１（Ｂ）参照）。引き続いて、活性化処理を行って、開口部１２で露出するソース・ドレイン接続領域３ｓ，３ｄを導体化した（図１（Ｂ）参照）。このときの活性化処理は、１０Ｐａ、Ａｒ：５０ｍＬ／分、ＲＦ３００Ｗ，２００秒の条件でもよいし、１０Ｐａ、ＣＦ４又はＣＨＦ３のフッ素系ガスと酸素とを１００：５の割合で、ＲＦ３００Ｗ、２００秒の条件で行ってもよいが、ここでは、前者の条件でプラズマ照射を行った。この活性化処理により、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができた。
【００８９】
次に、そのマスクパターン１２をアルカリ溶液又は有機溶剤（ここではアルカリ溶液）で除去し、引き続いてゲート絶縁膜４を形成した。ゲート絶縁膜４は、反応性スパッタリング法で、ターゲット材料としてボロンドープのシリコンターゲットを用い、１．０Ｐａ、Ｎ２：２０ｓｃｃｍ、ＤＣ１．０ｋＷの条件で、厚さ３００ｎｍの酸化ケイ素膜をゲート絶縁膜４として成膜した（図１（Ｃ）参照）。引き続いて、全面に感光性レジスト材料を塗布した後に露光、現像して、ゲート絶縁膜４にコンタクトホール５を形成する部位を開口部とするマスクパターンを設け、そこにＣＦ４とＯ２ガスを用いたドライエッチングによりエッチングを行って、ゲート絶縁膜４にコンタクトホール５を形成した（図１（Ｄ）参照）。
【００９０】
次に、厚さ１００ｎｍのＴｉ膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンのゲート電極７及びソース・ドレイン電極６ｓ，６ｄを形成した（図１（Ｅ）参照）。Ｔｉ膜の成膜は、ターゲット材料としてＴｉを用い、０．５Ｐａ、Ａｒ：２０ｓｃｃｍ、ＤＣ９００Ｗの条件で行った。
【００９１】
こうして実施例１に係るＴＦＴ１０を作製した。得られたＴＦＴ１０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１００μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ９８．６１ｃｍ２／Ｖ・ｓ、０．８５２Ｖという特性を得ることができた。なお、このときのＩｄ−Ｖｇ曲線の測定は、ＡＧＩＬＥＮＴ製、半導体パラメータアナライザー４１５６Ｃで行った。
【００９２】
［実施例２］
実施例１において、活性化処理として１０Ｐａ、ＣＦ４と酸素とを１００：５の割合で、ＲＦ３００Ｗ、２００秒の条件で行った。それ以外は実施例１と同様にして実施例２に係るＴＦＴ１０を作製した。
【００９３】
［実施例３］
実施例１において、ゲート絶縁膜４の形成を、１０Ｐａ、ＴＭＳ／Ｏ２／Ａｒ（５０／４００／２００ｍＬ／分）、ＲＦ１．０ｋＷ、ＤＵＴＹ比１０％のパルスプラズマＣＶＤ法で行った。それ以外は実施例１と同様にして実施例３に係るＴＦＴ１０を作製した。得られたＴＦＴ１０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１０μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ４．３１ｃｍ２／Ｖ・ｓ、１０．２Ｖという特性を得ることができた。
【００９４】
［実施例４］
実施例１において、ゲート絶縁膜４の形成を、ポリビニルフェノール（ＰＶＰ）を塗布して行った。それ以外は実施例１と同様にして実施例４に係るＴＦＴ１０を作製した。得られたＴＦＴ１０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。
【００９５】
［実施例５］
この実施例５では、薄膜集積回路装置１１を作製した。実施例１のＴＦＴ１０の作製と併せて容量素子２０と抵抗体膜３３を作製した。
【００９６】
容量素子２０を構成する第１電極２１は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図３（Ａ）参照）、その後の活性化処理によって導体化して形成した（図３（Ｂ）参照）。容量素子２０を構成する誘電体膜２３は、実施例１でゲート絶縁膜４を形成する際に併せて形成し（図３（Ｃ））、その誘電体膜２３上に形成した第２電極２２は、実施例１でゲート電極７及びソース・ドレイン電極６ｓ，６ｄを形成する際に併せて形成した（図３（Ｅ））。
【００９７】
また、抵抗素子３０を構成する抵抗体膜３３は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図３（Ａ）参照）、その後の活性化処理によって導体化して形成した（図３（Ｂ）参照）。抵抗素子３０を構成する第３電極３１と第４電極３２は、実施例１でゲート電極７及びソース・ドレイン電極６ｓ，６ｄを形成する際に併せて形成した（図３（Ｃ）〜（Ｅ））。なお、実施例１で形成するゲート絶縁膜４は、抵抗素子３０においてはパターニング用の膜として利用した（図３（Ｄ）（Ｅ）参照）。こうして、作製が容易で低コスト化を実現した実施例５の薄膜集積回路装置１１を作製した。
【００９８】
［実施例６］
この実施例６では、図８に示す５段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：８６．８８ｋＨｚ、インバータ１段あたりの遅延時間：１．９１μｓであった。
【００９９】
［実施例７］
この実施例７では、実施例６にさらに２段を加え、７段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：５９．９２ｋＨｚ、インバータ１段あたりの遅延時間：２．３８μｓであった。
【符号の説明】
【０１００】
１  基材
２（２ａ，２ｂ）  下地層
３  酸化物半導体膜（半導体膜）
３ｃ  チャネル領域
３ｓ，３ｄ  ソース・ドレイン接続領域（活性領域）
４  ゲート絶縁膜
５  コンタクトホール
６（６ｓ，６ｄ）  ソース・ドレイン電極
７  ゲート電極
７’  ゲート電極用配線
８  電源配線
９  配線
９’  グラウンド配線
１０  薄膜トランジスタ（ＴＦＴ）
１１  薄膜集積回路装置
１２  マスクパターン
１３  開口部
１４  活性化処理
２０  容量素子
２１  第１電極
２２  第２電極
２３  誘電体膜
３０  抵抗素子
３１  第３電極
３２  第４電極
３３  抵抗体膜
４０  リングオシレータ
４１，４２，４３  インバータ
ＶＤＤ  電源
ＧＮＤ  グラウンド
Ｘ，Ｙ  面内方向
Ｚ  積層方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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