(57)【要約】【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。【選択図】図１
2011044998.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧を供給する第１の電源ラインと前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える第１の回路と、
前記第１の電源ラインと前記第２の電源ライン間に接続され、前記トランジスタのバックゲートに前記第１の電源電圧と前記第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する制御回路と、
を有する半導体装置。
【請求項２】
前記第１の回路は、
インバータ回路であり、
前記制御回路は、
前記第１の回路に入力される信号を反転して出力する制御用インバータ回路と、
前記制御用インバータ回路の出力信号が入力される、インバータ回路を構成する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタと前記第１の電源ライン間に接続される、ゲートがドレインと接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記第２の電源ライン間に接続される、ゲートがドレインと接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの接続ノードと前記第１の回路の入力間に接続された第１のキャパシタと、
前記第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタの接続ノードと前記第１の回路の入力間に接続された第２のキャパシタと、
を有する請求項１記載の半導体装置。
【請求項３】
前記第１の回路は、
インバータ回路であり、
前記制御回路は、
前記第１の回路に入力される信号を反転して出力する制御用インバータ回路と、
前記制御用インバータ回路の出力信号が入力される、インバータ回路を構成する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタと前記第１の電源ライン間に接続される、ゲートがドレインと接続された第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの接続ノードと前記第１の回路の入力間に接続されたキャパシタと、
を有する請求項１記載の半導体装置。
【請求項４】
前記第１の回路は、
インバータ回路であり、
前記制御回路は、
前記第１の回路に入力される信号を反転して出力する制御用インバータ回路と、
前記制御用インバータ回路の出力信号が入力される、インバータ回路を構成する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記第２の電源ライン間に接続される、ゲートがドレインと接続された第２のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタの接続ノードと前記第１の回路の入力間に接続されたキャパシタと、
を有する請求項１記載の半導体装置。
【請求項５】
前記トランジスタは、
ＳＯＩトランジスタである請求項１から４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、トランジスタの微細化に伴って電源電圧が低下する傾向にあり、それに起因する動作速度の低下やばらつきが問題になっている。このような問題を解決するための手法として、トランジスタのしきい値電圧を動的に制御する（ダイナミックＶＴ）構成が提案されている。
【０００３】
例えば、特許文献１には、インバータ回路を構成するＭＯＳトランジスタのバックゲートの電圧を入力信号に応じて変化させ、該ＭＯＳトランジスタのしきい値電圧ＶＴを変化させることで、インバータ回路の高速化を実現した構成が記載されている。
【０００４】
また、特許文献２には、ＳＯＩ（Silicon on Insulator）トランジスタで構成されるインバータ回路において、該インバータ回路に入力される信号の電圧振幅を大きくするコンバータ回路を備え、該コンバータ回路の出力信号をＳＯＩトランジスタのバックゲートに供給し、ＳＯＩトランジスタのしきい値電圧ＶＴを変化させることで、インバータ回路の高速化を実現した構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３５５１２３号公報
【特許文献２】特開２００７−１９３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１に記載された半導体装置では、インバータ回路に供給する電源電圧ＶＤＤが低下すると、該インバータ回路を構成するＭＯＳトランジスタのバックゲートに印加される電圧の変化が小さくなり、ＭＯＳトランジスタのしきい値電圧ＶＴの変化も小さくなる。したがって、ダイナミックＶＴによる高速化の効果が低減してしまう。
【０００７】
一方、特許文献２に記載された半導体装置では、インバータ回路に供給する電源電圧ＶＤＤよりも高い電源電圧ＶＤＨおよび０Ｖよりも低い電源電圧ＶＢＢをコンバータ回路に供給することで、ＳＯＩトランジスタのバックゲートに供給する電圧振幅をインバータ回路に入力される信号よりも大きくしている。そのため、該電源電圧ＶＤＨ及びＶＢＢを生成するための電源回路が必要になる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、第１の電源電圧を供給する第１の電源ラインと前記第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える第１の回路と、
前記第１の電源ラインと前記第２の電源ライン間に接続され、前記トランジスタのバックゲートに前記第１の電源電圧と前記第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する制御回路と、
を有する。
【０００９】
上記のような半導体装置では、制御回路によって第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を第１の回路のトランジスタバックゲートに供給するため、第１の回路に供給する第１の電源電圧が低下しても、該第１の回路が備えるトランジスタの動作速度の低減が抑制される。
【００１０】
また、制御回路は、第１の電源電圧及び第２の電源電圧で動作する構成であるため、第１の電源電圧よりも高い電源電圧あるいは第２の電源電圧よりも低い電源電圧を生成する必要がない。
【発明の効果】
【００１１】
本発明によれば、電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減が抑制される。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の一構成例を示すブロック図である。
【図２】本発明の半導体装置の第１実施例の構成を示す回路図である。
【図３】図２に示したＳＯＩトランジスタのデバイス構造の一例を示す断面図である。
【図４】第１実施例の半導体装置の動作の一例を示す図であり、同図（ａ）は入力信号がＬレベルからＨレベルに変化するときの様子を示す波形図、同図（ｂ）は入力信号がＨレベルからＬレベルに変化するときの様子を示す波形図である。
【図５】本発明の半導体装置の第２実施例の構成を示す回路図である。
【図６】本発明の半導体装置の第３実施例の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
次に本発明について図面を用いて説明する。
【００１４】
図１は本発明の半導体装置の一構成例を示すブロック図である。
【００１５】
図１に示すように、本発明の半導体装置は、第１の回路１１及び制御回路１０を有する構成である。第１の回路１１及び制御回路１０には、第１の電源ラインから第１の電源電圧ＶＤＤが供給され、第２の電源ラインから第２の電源電圧ＧＮＤが供給される。
【００１６】
第１の回路１１は、例えば、インバータ回路、論理積回路、論理和回路、排他的論理和回路等のトランジスタから成る論理回路であり、該トランジスタには、例えばＳＯＩ構造のＭＯＳトランジスタ（ＳＯＩトランジスタ）が用いられる。なお、図１では、第１の回路１１にインバータ回路を用いる例を示している。
【００１７】
制御回路１０は、第１の回路１１を構成する各ＭＯＳトランジスタのバックゲートに、第１の電源電圧ＶＤＤと第２の電源電圧ＧＮＤの電位差よりも振幅が大きい制御信号を供給する。より具体的には、第１の回路１１の出力信号がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに切り換わる所定の期間にて、第１の電源電圧ＶＤＤよりも高い電圧の制御信号を第１の回路１１の各ＭＯＳトランジスタのバックゲートに供給し、第１の回路１１の出力信号がＨレベルからＬレベルに切り換わる所定の期間にて、第２の電源電圧ＧＮＤよりも低い電圧の制御信号を第１の回路１１の各ＭＯＳトランジスタのバックゲートに供給する。
【００１８】
本実施形態の半導体装置によれば、制御回路１０によって第１の電源電圧ＶＤＤと第２の電源電圧ＧＮＤの電位差よりも振幅が大きい制御信号を第１の回路１１の各ＭＯＳトランジスタバックゲートに供給するため、第１の回路１１に供給する第１の電源電圧ＶＤＤが低下しても、該第１の回路１１が備えるトランジスタの動作速度の低減が抑制される。
【００１９】
また、制御回路１０は、第１の電源電圧ＶＤＤ及び第２の電源電圧ＧＮＤで動作する構成であるため、第１の電源電圧ＶＤＤよりも高い電源電圧あるいは第２の電源電圧ＧＮＤよりも低い電源電圧を生成する必要がない。したがって、電源回路等を追加することなく、第１の電源電圧ＶＤＤが低下してもダイナミックＶＴによる高速化の効果の低減が抑制される。
（第１実施例）
図２は本発明の半導体装置の第１実施例の構成を示す回路図である。
【００２０】
図２に示すように、第１実施例の半導体装置は、第１の回路１１がＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２を備えたインバータ回路の例である。ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２には、ＳＯＩトランジスタが用いられる。
【００２１】
ＰＭＯＳトランジスタ１のドレインとＮＭＯＳトランジスタ２のドレインとはそれぞれ出力端子ＯＵＴと接続され、ＰＭＯＳトランジスタ１のソースには第１の電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ２のソースには第２の電源電圧ＧＮＤが供給される。ＰＭＯＳトランジスタ１のゲート及びＮＭＯＳトランジスタ２のゲートはそれぞれ入力端子ＩＮと接続されている。
【００２２】
第１実施例の制御回路１０は、第１の回路１１に入力される信号を反転して出力する制御用インバータ回路７と、制御用インバータ回路７の出力信号が入力される、インバータ回路を構成するＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４と、ＰＭＯＳトランジスタ３と第１の電源ライン間に接続される、ゲートがドレインと接続されたＮＭＯＳトランジスタ３と、ＮＭＯＳトランジスタ５と第２の電源ライン間に接続される、ゲートがドレインと接続されたＰＭＯＳトランジスタ６と、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ３の接続ノードと入力端子ＩＮ間に接続された第１のキャパシタ８と、ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ６の接続ノードと入力端子ＩＮ間に接続された第２のキャパシタ９とを備えている。
【００２３】
入力端子ＩＮから入力された信号は、制御用インバータ回路７に入力され、制御用インバータ回路７は、入力信号を反転してＰＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５のゲート（ノードＮ４）に出力する。また、入力端子ＩＮから入力された信号は、キャパシタ８を介してＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４の接続ノード（ノードＮ１）に供給され、キャパシタ９を介してＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ６の接続ノード（ノードＮ３）に供給される。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５の接続ノード（ノードＮ２）の電圧は、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のバックゲートにそれぞれ印加される。
【００２４】
図３はＳＯＩトランジスタのデバイス構造の一例を示す断面図である。
【００２５】
図３に示すように、ＳＯＩトランジスタは、シリコン基板２１表面に形成された埋め込み酸化膜２３上にＭＯＳ構造のトランジスタが形成された構成である。埋め込み酸化膜２３上には、Ｎウェル領域２４と、ソース・ドレインとなるＰ型拡散層２５，２６とが形成され、Ｎウェル領域２４上にゲート酸化膜２７及びゲート電極２８が形成されている。また、Ｐ型拡散層２５，２６上にはソース・ドレイン電極２９，３０が形成され、端子３２，３４と接続されている。ＳＯＩトランジスタは、素子分離領域２２によって他のデバイスと電気的に分離される。
【００２６】
シリコン基板２１には、端子３１を介して制御回路１０から制御信号が供給され、この制御信号の電圧を変化させることで、ＳＯＩトランジスタはそのしきい値電圧ＶＴが変化する。シリコン基板２１は素子分離領域２２によって他のデバイスから絶縁されているため、リーク電流が発生することがない。
【００２７】
図３は、ＳＯＩ構造のＰＭＯＳトランジスタのデバイス構造例を示しているが、図３に示すＮウェル領域２４に代えてＰウェル領域を備え、Ｐ型拡散層２５，２６に代えてＮ型拡散層を備える点を除けば、ＳＯＩ構造のＮＭＯＳトランジスタも同様の構造である。
【００２８】
図４は第１実施例の半導体装置の動作の一例を示す図であり、同図（ａ）は入力信号がＬレベルからＨレベルに変化するときの様子を示す波形図、同図（ｂ）は入力信号がＨレベルからＬレベルに変化するときの様子を示す波形図である。
【００２９】
第１実施例の半導体装置では、図４（ａ）に示すように入力端子ＩＮから入力される信号がＬレベルからＨレベルに変化すると、ＰＭＯＳトランジスタ１がオフし、ＮＭＯＳトランジスタ２がオンするため、第１の回路１１の出力はＨレベルからＬレベルに切り換わる。
【００３０】
また、ノードＮ２は、ノードＮ４がＨレベルからＬレベルに変化するため、ＰＭＯＳトランジスタ４がオンし、ＮＭＯＳトランジスタ５がオフし、ＬレベルからＨレベルに変化する。
【００３１】
このとき、第１の回路１１の入力信号とノードＮ１の電位差が低減するため、第１のキャパシタ８に蓄積された電荷が放電され、ノードＮ１の電圧が第１の電源電圧ＶＤＤよりも上昇する。また、第１の回路１１の入力信号とノードＮ３の電位差が増大するため、ＮＭＯＳトランジスタ５がオフして第１の回路１１の入力信号の変化が終了するまで第２のキャパシタ９が充電される。
【００３２】
ノードＮ２は、ＬレベルからＨレベルに変化するとき、第１のキャパシタ８に蓄積された電荷が放電される期間にて第１の電源電圧ＶＤＤよりも高い電圧（ノードＮ１の電圧）をＨレベルとして出力する。ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のバックゲートには、ノードＮ２の電圧が印加されているため、ノードＮ２の電圧が第１の電源電圧ＶＤＤよりも高い期間にてＮＭＯＳトランジスタ２が高速にオンし、第１の回路１１の出力はＨレベルからＬレベルに高速に切り換わる。
【００３３】
一方、図４（ｂ）に示すように入力端子ＩＮから入力される信号がＨレベルからＬレベルに変化すると、ＰＭＯＳトランジスタ１がオンし、ＮＭＯＳトランジスタ２がオフするため、第１の回路１１の出力はＬレベルからＨレベルに切り換わる。
【００３４】
また、ノードＮ２は、ノードＮ４がＬレベルからＨレベルに変化するため、ＰＭＯＳトランジスタ４がオフし、ＮＭＯＳトランジスタ５がオンし、ＨレベルからＬレベルに変化する。
【００３５】
このとき、第１の回路１１の入力信号とノードＮ３の電位差が低減するため、第２のキャパシタ９に蓄積された電荷が放電され、ノードＮ３の電圧が第２の電源電圧ＧＮＤよりも低下する。また、第１の回路１１の入力信号とノードＮ１の電位差が増大するため、ＰＭＯＳトランジスタ４がオフして第１の回路１１の入力信号の変化が終了するまで第１のキャパシタ８が充電される。
【００３６】
ノードＮ２は、ＨレベルからＬレベルに変化するとき、第２のキャパシタ９に蓄積された電荷が放電される期間にて第２の電源電圧ＧＮＤよりも低い電圧（ノードＮ３の電圧）をＬレベルとして出力する。ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のバックゲートには、ノードＮ２の電圧が印加されているため、ノードＮ２の電圧が第２の電源電圧ＧＮＤよりも低い期間にてＰＭＯＳトランジスタ１が高速にオンし、第１の回路１１の出力はＬレベルからＨレベルに高速に切り換わる。
【００３７】
第１実施例の半導体装置によれば、制御回路１０が備える第１のキャパシタ８及び第２のキャパシタ９により第１の電源電圧ＶＤＤよりも高い電圧及び第２の電源電圧ＧＮＤよりも低い電圧を生成し、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のバックゲートに供給するため、第１の回路１１に供給する第１の電源電圧ＶＤＤが低下しても、該第１の回路１１が備えるトランジスタの動作速度の低減が抑制される。
【００３８】
また、制御回路１０は、第１の電源電圧ＶＤＤ及び第２の電源電圧ＧＮＤで動作する構成であるため、第１の電源電圧ＶＤＤよりも高い電源電圧あるいは第２の電源電圧ＧＮＤよりも低い電源電圧を生成する必要がない。したがって、電源回路等を追加することなく、第１の電源電圧ＶＤＤが低下してもダイナミックＶＴによる高速化の効果の低減が抑制される。
（第２実施例）
図５は本発明の半導体装置の第２実施例の構成を示す回路図である。
【００３９】
図５に示すように、第２実施例の半導体装置は、制御回路の構成が第１実施例の制御回路１０と異なっている。第２実施例の制御回路２０は、図２に示した第１実施例の制御回路１０から第２のキャパシタ９及びＰＭＯＳトランジスタ６を除いた構成である。その他の構成は第１実施例の制御回路１０と同様であるため、その説明は省略する。
【００４０】
第２実施例の半導体装置は、入力信号がＬレベルからＨレベルに変化するとき、第１実施例の半導体装置と同様にノードＮ２の電圧が第１の電源電圧ＶＤＤよりも高くなり、該ノードＮ２の電圧が第１の電源電圧ＶＤＤよりも高い期間にてＮＭＯＳトランジスタ２が高速にオンし、第１の回路１１の出力がＨレベルからＬレベルに高速に切り換わる。
【００４１】
このような構成は、入力信号がＬレベルからＨレベルに変化するときのみ高速性が要求される回路に採用すればよく、入力信号がＬレベルからＨレベルに変化する期間にて第１実施例と同様の効果が得られる。さらに、第２実施例の半導体装置によれば、第１実施例の半導体装置と比べてトランジスタやキャパシタの数を低減できる。
（第３実施例）
図６は本発明の半導体装置の第３実施例の構成を示す回路図である。
【００４２】
図６に示すように、第３実施例の半導体装置は、制御回路の構成が第１実施例の制御回路１０と異なっている。第３実施例の制御回路３０は、図２に示した第１実施例の制御回路１０から第１のキャパシタ８及びＮＭＯＳトランジスタ３を除いた構成である。その他の構成は第１実施例の制御回路１０と同様であるため、その説明は省略する。
【００４３】
第３実施例の半導体装置は、入力信号がＨレベルからＬレベルに変化するとき、第１実施例の半導体装置と同様にノードＮ２の電圧が第２の電源電圧ＧＮＤよりも低くなり、該ノードＮ２の電圧が第２の電源電圧ＧＮＤよりも低くなる期間にてＰＭＯＳトランジスタ１が高速にオンし、第１の回路１１の出力がＬレベルからＨレベルに高速に切り換わる。
【００４４】
このような構成は、入力信号がＨレベルからＬレベルに変化するときのみ高速性が要求される回路に採用すればよく、入力信号がＨレベルからＬレベルに変化する期間にて第１実施例と同様の効果が得られる。さらに、第３実施例の半導体装置によれば、第１実施例の半導体装置と比べてトランジスタやキャパシタの数を低減できる。
【００４５】
なお、上述した第１実施例から第３実施例では、第１の回路１１としてインバータ回路を用いる例を示したが、第１の回路１１はインバータ回路に限定されるものではない。例えば、第１の回路１１は、上述したように論理積回路、論理和回路、排他的論理和回路等の論理回路でもよい。その場合、第１の回路１１の出力信号がＬレベルからＨレベルに切り換わる所定の期間にて、第１の電源電圧ＶＤＤよりも高い電圧の制御信号が第１の回路１１を構成するＭＯＳトランジスタのバックゲートに供給され、第１の回路１１の出力信号がＨレベルからＬレベルに切り換わる所定の期間にて、第２の電源電圧ＧＮＤよりも低い電圧の制御信号が第１の回路１１を構成するＭＯＳトランジスタのバックゲートに供給されるように、例えば図２、図５、図６に示した制御回路の入力に所要の論理回路等を追加すればよい。
【符号の説明】
【００４６】
１、４、６    ＰＭＯＳトランジスタ
２、３、５    ＮＭＯＳトランジスタ
７    制御用インバータ回路
８    第１のキャパシタ
９    第２のキャパシタ
１０、２０、３０    制御回路
１１    第１の回路
【図１】
2011044998.tif 000003
【図２】
2011044998.tif 000004
【図３】
2011044998.tif 000005
【図４】
2011044998.tif 000006
【図５】
2011044998.tif 000007
【図６】
2011044998.tif 000008