(57)【要約】【課題】内部高電源電圧を利用して希望の動作をうまく行える半導体メモリ装置を提供する。【解決手段】セルフリフレッシュ動作モードで内部の高電源電圧を使用する半導体メモリ装置及びその高電源電圧の印加方法が開示される。  複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、半導体メモリ装置の動作モードによって区別され得る。セルフリフレッシュ動作と同一である特定動作モードで外部の高電源電圧を受ける必要なく、内部から生成された高電源電圧を受けてメモリバンク別、またはメモリバンクグループ別にセルフリフレッシュを行う方法によれば、高電源電圧発生器のパンピング効率低下の発生無し、動作に必要な高電源電圧が安定的に印加される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるため、高電源電圧を印加する方法において、
第１動作モードでは、第１電源電圧を前記メモリセルアレイに第１タイム区間の間前記高電源電圧として印加し、
第２動作モードでは、前記第１電源電圧とは異なる他の第２電源電圧を前記第１タイム区間より短い第２タイム区間の間前記複数のメモリバンクの内で少なくとも１つのメモリバンクに印加することを特徴とする方法。
【請求項２】
前記第１動作モードがノーマル動作モードの場合に前記第２動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１動作モードがオートリフレッシュ動作モードの場合に前記第２動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１電源電圧が外部高電源電圧である場合に前記第２電源電圧は内部高電源電圧であることを特徴とする請求項２に記載の方法。
【請求項５】
前記第１電源電圧が外部から印加される高電源電圧である場合に前記第２電源電圧は内部電源電圧をパンピングすることによって生成した内部高電源電圧であることを特徴とする請求項２に記載の方法。
【請求項６】
前記第２タイム区間は前記第１タイム区間をメモリバンクの数に分けるタイム区間に対応することを特徴とする請求項２に記載の方法。
【請求項７】
複数のメモリバンク、またはバンクグループからなるメモリセルアレイと、
動作モード検出信号に応答して互いに異なる種類の第１電源電圧と第２電源電圧とを選択的にスイッチングするスイッチング部と、
行われるリフレッシュ動作によって区別される第１動作モード、または第２動作モードを検出して前記動作モード検出信号を生成し、前記第１動作モードでは第１電源電圧が第１タイム区間の間前記メモリセルアレイに印加されるようにし、前記第２動作モードでは前記第２電源電圧が前記第１タイム区間より短い第２タイム区間の間前記複数のメモリバンク、またはバンクグループの内、少なくとも１つのメモリバンク、またはバンクグループに印加されるようにするモード検出及びリフレッシュ制御部を具備することを特徴とする半導体メモリ装置。
【請求項８】
前記第１動作モードがノーマル動作モードである場合に、前記第２動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１電源電圧が外部の高電源電圧である場合に、前記第２電源電圧は内部の高電源電圧であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２タイム区間は前記第１タイム区間をメモリバンクの数に分けるタイム区間に対応することを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、より詳細には、セルフリフレッシュ動作モードのような特定の動作モードで内部高電源電圧を使用することができる半導体メモリ装置及びその高電源電圧印加方法に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭなどのような半導体メモリ装置は、低電力高速動作の要求に応じて日ごとにより低電圧で動作するようになり、しかもダブルデータレート（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）タイプのバージョンが高まる趨勢である。
【０００３】
例えば、ＬＰ（Ｌｏｗ  Ｐｏｗｅｒ）ＤＤＲ２、またはＤＤＲ４のＤＲＡＭでは約１．２Ｖの動作電源電圧ＶＤＤと、約１．８Ｖ、または２．５Ｖの高電源電圧（ＶＰＰ）が使われる。高電源電圧（ＶＰＰ）は、ＤＲＡＭの内部で動作電源電圧ＶＤＤをセルフブースティングすることによって生成される。しかし、約１．２Ｖの動作電源電圧ＶＤＤを利用して約１．８Ｖ、または２．５Ｖの高電源電圧（ＶＰＰ）を生成するセルフブースティング作業は電圧レギュレータに負担をかけるため、ＬＰ（Ｌｏｗ  Ｐｏｗｅｒ）ＤＤＲ２、または  ＤＤＲ４のＤＲＡＭでは約１．８Ｖ、または２．５Ｖの高電源電圧（ＶＰＰ）が外部から印加される。
【０００４】
その場合に、ＤＲＡＭを採用したデータ処理装置は外部高電源電圧（ＥＶＰＰ）を生成してＤＲＡＭだけでなく他の必要な素子にも共通的に印加する。データ処理装置がデータ処理動作をしないスタンバイ動作が一定のタイム続くと、データ処理システムは、スリープ（ｓｌｅｅｐ）動作モードに進入する。スリープ動作モードでＤＲＡＭは、セルフリフレッシュ動作を行うため、外部高電源電圧（ＥＶＰＰ）が必要である。しかし、スリープ動作モードでは、最小限度の電力消費のために、データ処理システムがほとんど電源電圧発生器をパワーオフするため、外部高電源電圧（ＥＶＰＰ）をＤＲＡＭに印加することが難しい場合がある。
したがって、その場合にセルフリフレッシュがうまく行われるようにするための高電源電圧の印加テクニックが必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２０３８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した問題点に鑑みてなされたものであって、その目的は、セルフリフレッシュ動作モードのような特定の動作モードで外部高電圧が印加されない場合にも、内部高電源電圧を利用して希望の動作をうまく行うことのできる半導体メモリ装置を提供することにある。
【０００７】
本発明が解決しようとする他の目的は、セルフリフレッシュ動作モードのような特定の動作モードで外部高電源電圧が印加されない場合にもセルフリフレッシュ動作をうまく行うことのできる半導体メモリ装置及びその高電源電圧印加方法を提供することにある。
【０００８】
本発明が解決しようとする他の目的は、ＤＲＡＭを採用したデータ処理装置で外部高電源電圧を供給しない場合にもＤＲＡＭのセルフリフレッシュ動作に必要な高電源電圧をパンピング効率の低下無く、供給することができる高電源電圧の印加方法を提供することにある。
本発明が解決しようとする他の目的は、ＤＲＡＭを採用したデータ処理装置のスリープモードパフォーマンスを改善することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた本発明の実施形態によると、複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、第１動作モードでは、第１電源電圧を前記メモリセルアレイに第１タイム区間の間前記高電源電圧として印加し、第２動作モードでは、前記第１電源電圧とは異なる他の第２電源電圧を前記第１タイム区間より短い第２タイム区間の間前記複数のメモリバンクの内で少なくとも１つのメモリバンクに印加することを含む。
【００１０】
本発明の実施形態において、前記第１動作モードがノーマル動作モードの場合に前記第２動作モードはセルフリフレッシュ動作モードであり得る。また、前記第１動作モードがオートリフレッシュ動作モードの場合に前記第２動作モードはセルフリフレッシュ動作モードであり得る。
本発明の実施形態において、前記第１電源電圧が外部高電源電圧である場合に前記第２電源電圧は内部高電源電圧、または内部電源電圧をパンピングすることによって生成した内部高電源電圧であり得る。
本発明の実施形態において、前記第２タイム区間は前記第１タイム区間をメモリバンクの数に分けるタイム区間に対応され得る。
【００１１】
上記目的を達成するためになされた本発明の他の実施形態によると、半導体メモリ装置は、複数のメモリバンク、またはバンクグループからなるメモリセルアレイと、動作モード検出信号に応答して互いに異なる種類の第１電源電圧と第２電源電圧とを選択的にスイッチングするスイッチング部と、行われるリフレッシュ動作によって区別される第１動作モード、または第２動作モードを検出して前記動作モード検出信号を生成し、前記第１動作モードでは第１電源電圧が第１タイム区間の間前記メモリセルアレイに印加されるようにし、前記第２動作モードでは前記第２電源電圧が前記第１タイム区間より短い第２タイム区間の間前記複数のメモリバンク、またはバンクグループの内、少なくとも１つのメモリバンク、またはバンクグループに印加されるようにするモード検出及びリフレッシュ制御部を具備する本発明の実施形態において、前記第１動作モードがノーマル動作モードである場合に前記第２動作モードはセルフリフレッシュ動作モードであり、前記第１電源電圧が外部の高電源電圧である場合に前記第２電源電圧は内部高電源電圧であり得る。また、前記第２タイム区間は前記第１タイム区間をメモリバンクの数に分けるタイム区間に対応され得る。
【００１２】
本発明の実施形態において、前記モード検出及びリフレッシュ制御部は、印加されるコマンド信号をバッファリングするコマンドバッファと、前記コマンドバッファの出力と印加されるバンクアドレス及びバンク制御信号を受信し、デコーディングして前記動作モード検出信号、第１制御信号及び第２制御信号を出力するコマンドデコーダと、前記第１制御信号に応答してリフレッシュ動作タイムパルスを区別的に生成するリフレッシュタイマと、前記動作モード検出信号に応答して前記第２制御信号をスイッチングし、マルチプレキシング選択信号として出力するスイッチと、前記マルチプレキシング選択信号に応答して前記リフレッシュ動作タイムパルスをバンク別、またはバンクグループ別に各々印加するマルチプレクサと、前記バンク別、またはバンクグループ別に各々対応し、カウンティングされたリフレッシュアドレスを出力するリフレッシュアドレスカウンタとを含むことができる。
【００１３】
本発明の実施形態において、前記動作モード検出信号はセルフリフレッシュ動作が行われる場合に活性化することができ、前記セルフリフレッシュ動作で前記リフレッシュタイマの全体リフレッシュタイム区間は、前記第２タイム区間にバンク、またはバンクグループの個数を掛ける時間に設定されたマージンを合せた数値として表わすことができる。
【００１４】
本発明のまた他の実施形態によると、複数のメモリバンクグループからなるメモリセルアレイを具備した半導体メモリ装置を含むデータ処理装置を動作させるために高電源電圧を印加する方法は、ノーマル動作モードでは第１電源電圧を前記メモリセルアレイに前記高電源電圧として印加し、セルフリフレッシュ動作モードでは前記第１電源電圧とは異なる第２電源電圧を前記複数のメモリバンクグループの内、少なくとも１つのメモリバンクグループにセルフリフレッシュ区間をメモリバンクグループの数に分けた区間の間印加することを含む。
【００１５】
本発明の実施形態において、前記ノーマル動作モードはアクティブ動作モードとオートリフレッシュ動作モードとを含むことができ、前記外部高電源電圧と前記内部高電源電圧はＤＤＲ４、またはＬＰＤＤＲ２に使われる高電源電圧であり得る。
本発明の実施形態において、前記データ処理装置はパワースリープモードを有する装置であり得る。
【発明の効果】
【００１６】
本発明の実施形態によると、セルフリフレッシュのような特定の動作モードで外部高電源電圧が印加されない場合にも内部高電源電圧を利用して希望する動作をうまく行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による半導体メモリ装置のブロック図。
【図２】図１のモード検出及びリフレッシュ制御部の具現形態を示す詳細ブロック。
【図３】図２による動作タイミング図。
【図４】図１を採用したデータ処理装置の例示的ブロック図。
【発明を実施するための形態】
【００１８】
上述のような本発明の目的、他の目的、特徴及び長所は添付された図面に関連した以下の望ましい実施形態を通して容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、理解の便宜を提供する意図以外に他の意図が無く、開示の内容がより徹底して完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするためのものである。
【００１９】
本明細書で、ある素子、またはラインが対象素子ブロックに連結されると言及された場合に、それは直接的な連結だけでなくある他の素子を通して対象素子ブロックに間接的に連結される意味までも含む。
【００２０】
また、各図面で示された同一、または類似の参照符号は同一、または類似の構成要素をできるだけ示している。一部の図面において、素子及びラインの連結関係は、技術的内容の効果的な説明のために現れているだけで、他の素子や回路ブロックをさらに備えることができる。
【００２１】
ここに説明され、例示される各実施形態は相補の実施形態も含むことが出来る。
まず、図１は、本発明の実施形態による半導体メモリ装置のブロック図である。図を参照すれば、半導体メモリ装置は、外部高電源電圧入力部１０、内部高電源電圧発生部２０、内部動作電源電圧発生部３０、スイッチング部４０、メモリセルアレイ６０、及びモード検出及びリフレッシュ制御部５０を含む。メモリセルアレイ６０は複数のメモリバンクからなることができ、１つのメモリバンクは１つのアクセストランジスタと１つのストレージキャパシタとからなるメモリセルを複数個具備できる。また、メモリバンクグループは複数のメモリバンクで構成することができる。メモリセルアレイ６０には、ラインＬ３０を通してリフレッシュ動作に必要な高電源電圧（Ｖｏｕｔ）が印加され、ラインＬ２０を通してリフレッシュアドレスが印加される。
【００２２】
スイッチング部４０はラインＬ１０を通して印加される動作モード検出信号ＰＳＥＬＦに応答し，相異なる他の種類の第１電源電圧ＥＶＰＰと第２電源電圧ＩＶＰＰとを選択的にスイッチングする。
外部高電源電圧入力部１０は、第１電源電圧ＥＶＰＰを外部から受信し、出力経路Ｐ１の上に提供する。内部高電源電圧発生部２０は内部動作電源電圧ＶＤＤをセルフブースティングして第２電源電圧ＩＶＰＰを生成し、出力経路Ｐ２の上に提供する。内部動作電源電圧発生部３０は入力動作電源電圧を基準電源電圧と比べて安定な内部動作電源電圧ＶＤＤを生成する。
【００２３】
モード検出及びリフレッシュ制御部５０は行われるリフレッシュ動作によって区別される第１動作モード、または第２動作モードを検出して動作モード検出信号ＰＳＥＬＦを生成する。また、モード検出及びリフレッシュ制御部５０は、第１動作モードでは第１電源電圧ＥＶＰＰを第１タイム区間の間メモリセルアレイ６０に印加させ、第２動作モードでは第２電源電圧ＩＶＰＰを第１タイム区間より短い第２タイム区間の間複数のメモリバンクの内、少なくとも１つのメモリバンクに印加させる。
【００２４】
モード検出及びリフレッシュ制御部５０にはコマンド信号Ｃ１、バンク制御信号ＢＣ及びバンクアドレスＢＡＤＤが印加される。
第１動作モードがノーマル動作モードの場合に、第２動作モードはセルフリフレッシュ動作モードであり、第２タイム区間は第１タイム区間をメモリバンクの数に分けたタイム区間に対応され得る。
ノーマル動作モードでは、アクティブ動作とオートリフレッシュ動作とが通常行われる。
【００２５】
半導体メモリ装置がセルフリフレッシュ動作モードに進入する場合に、モード検出及びリフレッシュ制御部５０は動作モード検出信号ＰＳＥＬＦを活性化する。これにより、スイッチング部４０のスイッチＳＷは選択端Ｓ２にスイッチングされ、電源供給ラインＬ３０には第２電源電圧ＩＶＰＰが供給電圧Ｖｏｕｔとしてメモリセルアレイ６０に印加される。
この際に、第２電源電圧ＩＶＰＰはリフレッシュ負荷ローディングの分散のため、メモリセルアレイ６０の全てのバンクには同時的に印加されず、メモリバンク別、またはメモリバンクグループ別に印加される。結局、メモリバンク別、またはメモリバンクグループ別に内部高電源電圧を印加すれば、内部高電源電圧発生部２０のチャージパンピング効率が低下しないため、セルフリフレッシュ動作がエラー無しでうまく達成される。
【００２６】
図２は図１の内、モード検出及びリフレッシュ制御部の具現形態を示す詳細ブロック図である。
図２を参照すれば、前記モード検出及びリフレッシュ制御部５０は、コマンドバッファ５１、コマンドデコーダ５２、リフレッシュタイマ５４、スイッチ５３、マルチプレクサ５５及びリフレッシュアドレスカウンタ部５６を含む。
コマンドバッファ５１は印加されるコマンド信号ＣＬＫ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢをバッファリングして出力する。ここで、ＣＬＫは同期を合せるためのクロック信号を示し、ＣＳＢはチップを選択するためのチップセレクタ信号を示す。また、ＲＡＳＢはローアドレスストローブ信号を示し、ＣＡＳＢはコラムアドレスストローブ信号を示す。ＷＥＢは読み出し・書き込み動作に対するフラッグの役割をするライトイネーブル信号を示す。通常、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ及びＷＥＢを組み合わすと、アクティブコマンド信号及びオートリフレッシュコマンド信号が得られる。また、前記オートリフレッシュコマンド信号とクロックであるイネーブル信号との組み合わせによってセルフリフレッシュ動作モードの進入を示す動作モード検出信号ＰＳＥＬＦがアクティブにされる。
【００２７】
したがって、コマンドデコーダ５２はコマンドバッファ５１の出力と印加されるバンクアドレスＢＡＤＤ及びバンク制御信号ＢＣとを受信してデコーディングし、動作モード検出信号ＰＳＥＬＦ、第１制御信号ＴＣ、及び第２制御信号ＭＣを出力する。
【００２８】
リフレッシュタイマ５４は第１制御信号ＴＣに応答してリフレッシュ動作タイムパルスを区別的に生成する。ここで、セルフリフレッシュ動作モードでは、セルフリフレッシュ動作タイムパルスＲＴ２が生成される。セルフリフレッシュ動作タイムパルスＲＴ２のハイ区間は、図３の波形である３Ｃ内の区間Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３の内で何れか１つに対応され得る。
スイッチ５３は動作モード検出信号ＰＳＥＬＦに応答して第２制御信号ＭＣをスイッチングし、マルチプレクサ選択信号として出力する。
マルチプレクサ５５はマルチプレクサ選択信号ＭＣに応答してリフレッシュ動作タイムパルスＲＴ２をバンク別、またはバンクグループ別に印加する。
【００２９】
メモリセルアレイ６０が４個のメモリバンク６１、６２、６３、６４に構成された場合に、４個のリフレッシュアドレスカウンタ５６ａ、５６ｂ、５６ｃ、５６ｄで構成されたリフレッシュアドレスカウンタ部５６は、バンク別、またはバンクグループ別にそれぞれ対応して、ラインＬ２１ａ、Ｌ２２ａ、Ｌ２３ａ、Ｌ２４ａを通してカウンティングされたリフレッシュアドレスをそれぞれ出力する。
【００３０】
図３は図２による動作タイミング図である。図３の波形３Ａは、クロックイネーブル信号（ＣＫＥ）のタイミングを示し、波形３Ｂは通常的なセルフリフレッシュ動作区間での外部高電圧印加タイミングを示す、波形３Ｃは本発明の実施形態によるセルフリフレッシュ動作区間での内部高電圧印加タイミングを示す。
【００３１】
図２のラインＬ３４を通して印加されるマルチプレクサ選択信号ＭＣによって、マルチプレクサ５５の第１出力端Ｌ２１ｂには図３の波形３Ｃの区間Ｔ１０に対応するハイパルスが、セルフリフレッシュ動作を実行するための内部高電圧ＩＶＰＰ印加タイミングとして示される。また、マルチプレクサ５５の第２出力端Ｌ２２ｂには、図３の波形３Ｃの区間Ｔ１１に対応するハイパルスが内部高電圧ＩＶＰＰ印加タイミングとして示される。第３出力端Ｌ２３ｂには、図３の波形３Ｃの区間Ｔ１２に対応するハイパルスが内部高電圧ＩＶＰＰ印加タイミングとして示される。このように、マルチプレクサ５５の第４出力端Ｌ２４ｂには、図３の波形３Ｃの区間Ｔ１３に対応するハイパルスが内部高電圧ＩＶＰＰ印加タイミングとして示される。
【００３２】
図３の波形３Ｂのタイム区間Ｔ１のハイパルス区間を第１タイム区間とする場合に本発明の実施形態では、内部高電源電圧ＩＶＰＰが第１タイム区間より短い第２タイム区間（例えば、Ｔ１０）の間複数のメモリバンク６１、６２、６３、６４の内、少なくとも１つのメモリバンク（例えば、６１）に印加される。
【００３３】
結局、セルフリフレッシュ動作で図２のリフレッシュタイマ５４の全体リフレッシュタイム区間は第２タイム区間（例えば、Ｔ１０）にバンク、またはバンクグループの個数を掛けた時間に設定されたマージンを合せた値として表わすことができる。例えば、全体リフレッシュタイム区間をｔＲＥＦＩとし、第２タイム区間をｔＲＥＦＵとし、設定されたマージンをＲＥＦＭＡＲとする場合、ｔＲＥＦＩ＝ｔＲＥＦＵ＊バンク、またはｔＲＥＦＩ＝ｔＲＥＦＵ＊バンクグループの個数（例えば、４個）＋ＲＥＦＭＡＲとなる。
【００３４】
図４は、図１を採用したデータ処理装置の例示的ブロック図である。
モバイルデバイスなどと同一のデータ処理装置は、装置の動作のためのクロック信号を生成するクロック生成部２００、クロック生成部２００とバスラインＢ１を通して連結され、予め設定されたプログラムによって装置の諸般動作を制御するＣＰＵ２１０、ＣＰＵ２１０とバスラインＢ２を通して連結され、メモリコントロールのためのメモリコントロールハブＭＣＨ２２０、入出力装置Ｉ／ＯのコントロールのためのＩ／ＯコントロールハブＩＣＨ２３０、バスラインＢ６を通してＩ／ＯコントロールハブＩＣＨ２３０に連結されたＬＡＮカード２５０、バスラインＢ３及びバスラインＢ４を通してそれぞれ連結された第１ＤＲＡＭ１００及び第２ＤＲＡＭ１１０、バスラインＢ５を通して連結されたフラッシュメモリ２４０を含む。
【００３５】
図４のようなデータ処理装置がＳＥＬＬＩＰＥモードに進入した場合に、第１ＤＲＡＭ１００や第２ＤＲＡＭ１１０にはパワーセービングのための動作によって、外部高電源電圧ＥＶＰＰを印加することは難しい。
その場合に、第１ＤＲＡＭ１００や第２ＤＲＡＭ１１０に採用された図１のスイッチング部４０はスイッチＳＷを選択端Ｓ２にスイッチングするようにしてセルフリフレッシュ動作が内部高電源電圧ＩＶＰＰによりうまく行われるようにする。第１ＤＲＡＭ１００や第２ＤＲＡＭ１１０がセルフリフレッシュ動作モードに進入した場合、図１のモード検出及びリフレッシュ制御部５０は動作モード検出信号ＰＳＥＬＦを活性化する。
【００３６】
動作モード検出信号ＰＳＥＬＦがアクティブにされると、スイッチング部４０のスイッチング動作によって内部高電源電圧ＩＶＰＰが供給電圧Ｖｏｕｔとしてメモリセルアレイ６０に印加される。その場合、図２のマルチプレクサ５５には図３の波形３Ｃのようなハイパルスが内部高電圧ＩＶＰＰ印加タイミングとして生成される。
【００３７】
結局、内部高電源電圧ＩＶＰＰはリフレッシュ負荷ローディング分散のため、メモリセルアレイ６０の全てのバンクに同時には印加されず、メモリバンク別、またはメモリバンクグループ別に印加される。このように、メモリバンク別、またはメモリバンクグループ別に内部高電源電圧ＩＶＰＰを印加すると、内部高電源電圧発生部２０のチャージパンピング効率の低下を防止することができる。したがって、セルフリフレッシュ動作がエラー無く、うまく達成される。
【００３８】
一方、セルフリフレッシュ動作モードからの脱出（Ｅｘｉｔ）はセルフリフレッシュ脱出コマンドが印加されてもすぐには行われず、一定のタイムが過ぎた後に行われる。その理由は、セルフリフレッシュ中である同一のロー（Ｒｏｗ）に対するセルフリフレッシュ動作を全てのバンク、またはバンクグループで仕上げするためである。結局、波形３Ａのようなクロックイネーブル信号ＣＫＥがローからハイに遷移された後、一定のタイム間に進行中であった同一ローのすべてのバンク／バンクグループに対するセルフリフレッシュ動作が完了する。ここで、進行中である同一ローのセルフリフレッシュ動作完了のために備えた一定のタイムは１０ｎｓ以下に設定され得る。
【００３９】
上述のように、本発明の実施形態によれば、セルフリフレッシュなどのような特定の動作モードで外部高電源電圧が印加されない場合にも内部高電源電圧を利用して希望の動作をうまく行うことができる。
本発明の実施形態では、セルフリフレッシュ動作モードで高電源電圧をバンク別、またはバンクグループ別に印加することを主に説明したが、これに限らず、他の特定動作モードや特定動作電圧の印加が必要な場合にも本発明の実施形態が拡張的に適用され得る。
【００４０】
上述の説明は、本発明の実施形態を中心的に、図面によって例を挙げて説明したが、本発明の技術的思想の範囲内で本発明を多様に変形、または変更できることは本発明が属する分野の当業者であれば、明白なことである。例えば、事案が異なる場合に本発明の技術的思想を逸脱せず、モード検出及びリフレッシュ制御部の詳細の回路構成、またはこれと連結する回路ブロックの配置順序及び詳細の構成を多様に変形、または変更することができる。
【符号の説明】
【００４１】
４０  スイッチ
６０  メモリセルアレイ
５０  モード検出及びリフレッシュ制御部
５２  コマンドデコーダ
【図１】
2011165306.tif 000003
【図２】
2011165306.tif 000004
【図３】
2011165306.tif 000005
【図４】
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