(57)【要約】【課題】半導体装置の複数の伝送線の間で電荷を適切に再利用することで消費電流を削減可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、伝送線（ＧＢＬ）、信号の論理を反転して出力する反転回路（ＩＶ）、伝送線と反転回路の入力側／出力側との間の接続をそれぞれ制御する第１・第２のスイッチ（Ｑ１、Ｑ２）、隣接する伝送線の間の接続を制御する第３のスイッチ（Ｑ３）を備えて構成される。伝送線の信号が反転回路に保持された状態で、第１・第２のスイッチを非導通状態にして伝送線をフローティング状態とし、第３のスイッチを所定期間だけ導通状態として隣接伝送線をチャージシェアし好ましくは略同電位とした後、伝送線が反転回路及び第２のスイッチを介して反転駆動され、これにより隣接伝送線が逆論理の信号を反転駆動する場合、伝送線間で電荷を適切に再利用することにより消費電流を削減可能となる。【選択図】図３
2011258276.tif 000002
【特許請求の範囲】
【請求項１】
各々が２値の論理の信号を伝送する複数の伝送線と、
各々が、入力された前記信号の論理を反転して出力する複数の反転回路と、
各々が、前記伝送線と前記反転回路の入力側との間の電気的な接続を制御する複数の第１のスイッチと、
各々が、前記伝送線と前記反転回路の出力側との間の電気的な接続を制御する複数の第２のスイッチと、
各々が、隣接する前記複数の伝送線の間の電気的な接続を制御する複数の第３のスイッチと、
制御回路と、を備え、
前記制御回路は、前記複数の伝送線の信号がそれぞれ対応する前記複数の第１のスイッチを介して前記複数の反転回路にそれぞれ保持された状態で、前記複数の第１及び第２のスイッチをそれぞれ非導通状態にして前記複数の伝送線をそれぞれフローティング状態とし、前記複数の第３のスイッチを所定期間だけ導通状態にすることにより互いに隣接する前記複数の伝送線をチャージシェアした後、前記第２のスイッチを導通状態にすることにより前記複数の伝送線がそれぞれ対応する前記反転回路及び前記第２のスイッチを介してそれぞれ反転駆動される、ことを特徴とする半導体装置。
【請求項２】
各々が、プリチャージ信号に応じて前記複数の伝送線にそれぞれ所定の電位を供給する複数のプリチャージ回路を更に備え、
前記制御回路は、前記複数のプリチャージ回路を介して前記複数の伝送線に前記所定の電位を供給した後に、前記複数の伝送線に前記２値の論理の信号を伝送させる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第３のスイッチは共通の制御信号に応じて制御され、前記複数の第３のスイッチを介して前記複数の伝送線の全ての電位が同電位に制御される、ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数の伝送線は、メモリセルアレイにそれぞれ配置された複数のビット線である、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記メモリセルアレイは、前記複数のビット線と複数のワード線との各交点に配置された破壊読み出し型の複数のメモリセルを含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のメモリセルから読み出される前記２値の論理の信号の電圧振幅量は、前記複数のメモリセルへ前記反転駆動される前記２値の論理の信号の電圧振幅量よりも小さい、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ビット線は、階層化された上位階層のグローバルビット線と、前記グローバルビット線に対応した下位階層の所定数のローカルビット線と、前記ローカルビット線に接続するメモリセルと、を含み、
前記複数の伝送線は前記複数のグローバルビット線である、ことを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記メモリセルから対応する前記ローカルビット線に伝送される信号と、前記ローカルビット線を経由して対応する前記グローバルビット線に伝送される信号とは、互いに逆の論理である、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ローカルビット線を経由して前記グローバルビット線に伝送される信号と、前記反転回路から前記グローバルビット線に前記反転駆動によって伝送される信号とは、互いに逆の論理である、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記メモリセルアレイは、前記所定数のローカルビット線の各々を、前記グローバルビット線に選択的に接続する所定数のローカルセンスアンプを含む、ことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記反転回路から対応する前記グローバルビット線に伝送される信号と、前記グローバルビット線から前記ローカルセンスアンプを介して対応する前記ローカルビット線に伝送される信号とは、互いに同一の論理である、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記メモリセルアレイは、前記複数のグローバルビット線の各々に伝送される前記２値の論理の信号を、それぞれ増幅する複数のグローバルセンスアンプを含む、ことを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを伝送する複数の伝送線を有する半導体装置に関し、特に、各々の伝送線に蓄積された電荷を再利用する構成を備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体装置の低消費電力化を図るため、メモリセルアレイ内に配置された多数のビット線等の伝送線に信号を伝送する際の充放電電流を削減することが要望されている。そのため、従来から、伝送線に蓄積された電荷を再利用することによりメモリセルアレイの充放電電流を削減する技術が提案されている。例えば、特許文献１には、ＤＲＡＭのセンスアンプを駆動する第１及び第２のコモンソース線の間に設けたスイッチにより両者をショートすることで、先行するセンス動作時に蓄積された第１のコモンソース線の電荷を、後続のセンス動作時に第２のコモンソース線を駆動するために再利用する技術が開示されている。また例えば、特許文献２及び３には、同一メモリセルアレイのリフレッシュ動作に適用可能な電荷再利用技術が開示されている。また例えば、特許文献４には、メモリセルアレイのランダムなアクセスに利用できる電荷再利用技術が開示されている。また例えば、特許文献５及び６には、メモリセルアレイを制御する信号線の間で、信号線の寄生容量に蓄積された電荷を再利用する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１３５５８０号公報
【特許文献２】特開平７−１４１８７７号公報
【特許文献３】特開平８−１４７９６９号公報
【特許文献４】特開平８−２４９８８５号公報
【特許文献５】特開平１０−１４９６８３号公報
【特許文献６】特開２００４−１３４０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＤＲＡＭ等の半導体記憶装置の大容量化に伴い、ビット線とセンスアンプを階層化したメモリセルアレイを採用した構成が提案されている。一般に、階層化されたメモリセルアレイでは、下位階層のローカルビット線と上位階層のグローバルビット線とに階層化することで、ローカルビット線に接続されるメモリセル数を抑えて寄生容量等の影響を軽減することができる。このような構成において、特にビット線やセンスアンプにシングルエンド方式を採用した場合にメモリセルからローカルビット線及びグローバルビット線を介して反転読み出し動作を行った後、グローバルセンスアンプなどにより再度反転駆動したデータをメモリセルに再書き込みする際の消費電流を低減することが求められている。
【０００５】
しかしながら、特許文献１の技術は、連続するリフレッシュ動作の場合に適用されるものであって、階層化されたメモリセルアレイにおいてグローバルビット線の反転駆動時の消費電流を削減するために適用することはできない。また、特許文献２、３、４の各技術は、電荷を再利用するための電荷蓄積用の大きなキャパシタや多数のキャパシタを配置するための面積が増大するという問題がある。また、特許文献５の技術は、複数の信号線から選択された１本の信号線を選択的に駆動する動作に適用されるものであり、階層化されたメモリセルアレイにおいて上述のグローバルビット線の反転駆動時の消費電流を削減するために適用することはできない。また、特許文献６の技術は、先行して駆動される１本の信号線の電荷を放電するとき次に駆動すべき１本の信号線を充電する動作に適用されるものであり、階層化されたメモリセルアレイにおいて上述のグローバルビット線の反転駆動時の消費電流を削減するために適用することはできない。このように、上記従来の半導体装置において適用可能な電荷再利用技術によれば、階層化されたメモリセルアレイにおける再書き込み動作時の消費電流を抑えるために有効な手法は提案されていない。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、各々が２値の論理の信号を伝送する複数の伝送線と、各々が、入力された前記信号の論理を反転して出力する複数の反転回路と、各々が、前記伝送線と前記反転回路の入力側との間の電気的な接続を制御する複数の第１のスイッチと、各々が、前記伝送線と前記反転回路の出力側との間の電気的な接続を制御する複数の第２のスイッチと、各々が、隣接する前記複数の伝送線の間の電気的な接続を制御する複数の第３のスイッチと、制御回路と、を備えて構成される。かかる構成において、前記制御回路は、前記複数の伝送線の信号がそれぞれ対応する前記複数の第１のスイッチを介して前記複数の反転回路にそれぞれ保持された状態で、前記複数の第１及び第２のスイッチをそれぞれ非導通状態にして前記複数の伝送線をそれぞれフローティング状態とし、前記複数の第３のスイッチを所定期間だけ導通状態にすることにより互いに隣接する前記複数の伝送線をチャージシェアした後、前記第２のスイッチを導通状態にすることにより前記複数の伝送線がそれぞれ対応する前記反転回路及び前記第２のスイッチを介してそれぞれ反転駆動される。
【０００７】
本発明の半導体装置によれば、半導体装置の複数の伝送線を反転駆動するのに先立って、各々の伝送線をフローティング状態とした後に隣接する伝送線がショートされてチャージシェアし好ましくは略同電位となり、予め信号が保持される反転回路によって伝送線が反転駆動される。よって、隣接伝送線を互いに論理が逆の信号で反転駆動する場合、両者をショートすることで隣接伝送線のそれぞれの固定容量の間で電荷が移動するので、有効な電荷の再利用を促進して消費電流を削減することができる。本発明は、例えば、グローバルビット線と所定数のローカルビット線とに階層化されたメモリセルアレイに適用すれば、反転駆動時の消費電流の十分な削減効果を得ることができる。
【発明の効果】
【０００８】
本発明によれば、多数の伝送線を配置した半導体装置において、隣接伝送線を互いに逆方向に駆動する場合、各伝送線をフローティング状態にしてショートすることで伝送線の固定容量部分の電荷を再利用できるので、反転駆動時の消費電流を削減できる効果がある。このとき、隣接伝送線を互いに同じ方向に駆動する場合であっても、隣接伝送線間の結合容量が配線負荷にならないため、電荷の再利用がなくても消費電流は削減される。本発明の半導体装置においては、各伝送線が逆の論理となる割合に応じて電流削減効果の度合が変化するが、各伝送線における固定容量と結合容量の比が概ね４：１となる場合、各伝送線が逆の論理となる割合に依存することなく消費電流の削減効果を最適化することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の技術思想を示す原理図である。
【図２】本実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図３】本実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。
【図４】図３のローカルセンスアンプ及びメモリセルの回路構成例を示す図である。
【図５】図３のグローバルセンスアンプの回路構成例を示す図である。
【図６】図３のメモリセルアレイにおける読み出し動作時の動作波形を示す図である。
【図７】図３のメモリセルアレイにおいて、センス増幅期間Ｔ３の終了時点で想定される各グローバルビット線の第１の電位状態を示す図である。
【図８】図３のメモリセルアレイにおいて、センス増幅期間Ｔ３の終了時点で想定される各グローバルビット線の第２の電位状態を示す図である。
【図９】図３のメモリセルアレイにおいて、センス増幅期間Ｔ３の終了時点で想定される各グローバルビット線の第３の電位状態を示す図である。
【図１０】本実施形態のメモリセルアレイにおける消費電流の削減効果を説明する第1の図である。
【図１１】本実施形態のメモリセルアレイにおける消費電流の削減効果を説明する第２の図である。
【図１２】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１１】
図１に示すように、本発明の技術思想の一例は、複数の伝送線Ｌが配置される半導体装置に適用されるものであり、各々の伝送線Ｌは２値の論理の信号を１本の信号線で伝送するシングルエンド型（単相）であり、各々の伝送線Ｌに付随するスイッチＳ１、Ｓ２及び反転回路ＩＶが設けられるとともに、隣接する伝送線Ｌの間のスイッチＳ３が設けられている。そして、各々の伝送線Ｌの信号が第１のスイッチＳ１を介して反転回路ＩＶに保持された状態で、スイッチＳ１、Ｓ２を非導通状態にして伝送線Ｌをフローティング状態とし、スイッチＳ３を所定期間だけ導通状態にすることにより隣接する伝送線Ｌがショートしてチャージシェアし好ましくは略同電位になり、その後、伝送線Ｌが反転回路ＩＶとスイッチＳ２を介して反転駆動される。よって、図１において隣接する２本の伝送線Ｌが逆論理の信号を反転駆動する場合、両者の固定容量の間で電荷を有効に再利用することができ、各伝送線Ｌの反転駆動時に消費電流を十分に削減することができる。
【００１２】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態ついて順次説明する。
【００１３】
図２は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。なお、本実施形態では、階層化ビット線構成が採用されるので、後述するように、メモリセルアレイ１０のビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されている。なお、ロウ系回路１１は、前述のスイッチＳ１、Ｓ２、Ｓ３及び反転回路ＩＶをそれぞれ制御する制御回路を含む。
【００１４】
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。
【００１５】
コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８による動作制御は、クロック発生回路（不図示）が発生する内部クロックに連動して行われる。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
【００１６】
次に図３は、図２のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成例を示す図である。図３の例では、メモリセルアレイ１０に５１２本のグローバルビット線ＧＢＬ（ＧＢＬ０〜ＧＢＬ５１１）が配置されている。各々のグローバルビット線ＧＢＬに関し、その延伸方向でＮ個のセグメントに区分され、Ｎ個のセグメントに対応するＮ本のローカルビット線ＬＢＬが配置されている。ローカルビット線ＬＢＬとワード線ＷＬの全ての交点にはメモリセルＭＣが形成され、ローカルビット線ＬＢＬの一端はローカルセンスアンプＬＳＡに接続されている。各々のローカルセンスアンプＬＳＡは、選択信号（不図示）に応じてローカルビット線ＬＢＬを選択的にグローバルビット線ＧＢＬと接続する。なお、図３の例では、複数のワード線ＷＬのうち１本のみを示しており、この１本のワード線ＷＬが５１２本のローカルビット線ＬＢＬ（ＬＢＬ０〜ＬＢＬ５１１）と交差するが、実際にはＮ×５１２本のローカルビット線ＬＢＬが存在する。
【００１７】
各々のグローバルビット線ＧＢＬの一端は、電位制御回路２０を挟んでグローバルセンスアンプＧＳＡに接続されている。電位制御回路２０は、各々のグローバルビット線ＧＢＬに対応して配置されるインバータＩＶ及びＮＭＯＳ型のトランジスタＱ１、Ｑ２、Ｑ４と、隣接する２本のグローバルビット線ＧＢＬに対応して配置されるＮＭＯＳ型のトランジスタＱ３とを含んで構成され、これらの構成要素がグローバルビット線ＧＢＬの並び方向に繰り返し配置されている。
【００１８】
トランジスタＱ１（本発明の第１のスイッチ）は、ゲートに入力される取り込み信号ＩＮに応じて、グローバルビット線ＧＢＬとインバータＩＶ（本発明の反転回路）の入力側との間の接続を制御する。トランジスタＱ２（本発明の第２のスイッチ）は、ゲートに入力される再書き込み信号ＲＳに応じて、グローバルビット線ＧＢＬとインバータＩＶの出力側との間の接続を制御する。インバータＩＶは、トランジスタＱ１を介して伝送されるグローバルビット線ＧＢＬの信号電位を反転する。インバータＩＶの入力側は、グローバルセンスアンプＧＳＡに接続されている。トランジスタＱ４（本発明のプリチャージ回路）は、ゲートに入力されるプリチャージ信号ＰＣに応じて、グローバルビット線ＧＢＬを電圧ＶＡＲＹにプリチャージする。
【００１９】
トランジスタＱ３（本発明の第３のスイッチ）は、ゲートに入力されるイコライズ信号ＥＱに応じて、隣接する２本のグローバルビット線ＧＢＬの間の接続を制御する。後述のグローバルビット線反転駆動に先立って、イコライズ信号ＥＱをハイレベルに制御することで、隣接するグローバルビット線ＧＢＬがショートされてチャージシェアし好ましくは略同電位になる。なお、図３に示すように、各々のグローバルビット線ＧＢＬの寄生容量として、隣接するグローバルビット線ＧＢＬとの間の結合容量Ｃｂｂと、それ以外の固定容量Ｃｂｇが存在する。
【００２０】
図３において、ワード線ＷＬが選択されたとき、メモリセルＭＣからの読み出し信号はローカルビット線ＬＢＬを伝送されてローカルセンスアンプＬＳＡによりセンス増幅され、対応するグローバルビット線ＧＢＬが読み出し信号とは逆の論理状態に駆動される。例えば、メモリセルＭＣからハイレベルの信号がローカルビット線ＬＢＬに読み出されたときは、グローバルビット線ＧＢＬがローレベルに駆動される。その後、ローカルセンスアンプＬＳＡがグローバルビット線ＧＢＬから切り離される。
【００２１】
上述のグローバルセンスアンプＧＳＡは、ローカルセンスアンプＬＳＡを介してグローバルビット線ＧＢＬを伝送される信号をセンスしてラッチする。また、電位制御回路２０は、グローバルセンスアンプＧＳＡにラッチされる信号を取り込んで反転し、逆の論理状態によりグローバルビット線ＧＢＬを駆動する。例えば、メモリセルＭＣからローカルビット線ＬＢＬにハイレベルの信号が読み出されたとき、ローレベルに駆動されたグローバルビット線ＧＢＬは再びハイレベルに反転駆動される。その後、ローカルセンスアンプＬＳＡを介してグローバルビット線ＧＢＬとローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬがハイレベルに駆動されメモリセルＭＣにハイレベルが再書き込みされる。
【００２２】
図４は、図３のローカルセンスアンプＬＳＡ及びメモリセルＭＣの回路構成例を示している。図４において、メモリセルＭＣは、選択トランジスタＱ０とキャパシタＣ０から構成された破壊読み出し型のメモリセルであり、ローカルセンスアンプＬＳＡは、ＮＭＯＳ型のトランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３から構成される。メモリセルＭＣの選択トランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインがキャパシタＣ０の一方の端子に接続されている。キャパシタＣ０の他方の端子は、プレート電圧ＶＰＬＴの配線に接続されている。図４では１つのメモリセルＭＣのみを示しているが、各々のローカルビット線は、実際には複数のメモリセルＭＣに接続されるので、図４に示すように各々のローカルビット線ＬＢＬに寄生容量Ｃｂが存在する。
【００２３】
ローカルセンスアンプＬＳＡにおいて、トランジスタＱ１０、Ｑ１１は、グローバルビット線ＧＢＬとグランドの間に直列接続されている。トランジスタＱ１０は、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの信号を増幅してドレイン電流に変換する。トランジスタＱ１１は、ゲートに入力される制御信号ＲＴに応じて、トランジスタＱ１０のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。また、トランジスタＱ１２は、ゲートに入力されたプリチャージ信号ＰＣＬに応じて、ローカルビット線ＬＢＬをグランド電位にプリチャージする。トランジスタＱ１３は、ゲートに入力された制御信号ＷＴに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの間の接続を切り換え制御する。よって、メモリセルＭＣからローカルビット線ＬＢＬにより読み出された保持データに対応するローカルビット線ＬＢＬ上の信号の電圧振幅量は、トランジスタＱ１０によって増幅されたグローバルビット線ＧＢＬ上の信号の電圧振幅量よりも小さい。更に、グローバルビット線ＧＢＬ、トランジスタＱ１３及びローカルビット線ＬＢＬを介してメモリセルＭＣへ転送される、グローバルセンスアンプＧＳＡによって反転駆動された逆論理のローカルビット線ＬＢＬ上の信号の電圧振幅量よりも小さい。なお、ローカルセンスアンプＬＳＡは、図４に示す回路構成に限られることなく、多様な回路構成を採用することができる。
【００２４】
図５は、図３のグローバルセンスアンプＧＳＡの回路構成例を示している。図５において、グローバルセンスアンプＧＳＡは、ＰＭＯＳ型のトランジスタＱ２２、Ｑ２４と、ＮＭＯＳ型のトランジスタＱ２０、Ｑ２１、Ｑ２３、Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９とを含んで構成される。トランジスタＱ２０は、ゲートに入力される制御信号ＬＴＣに応じてノードＮ１、Ｎ２の間の接続を制御し、トランジスタＱ２１は、ゲートに入力される制御信号ＲＥＳに応じてノードＮ１、Ｎ３の間の接続を制御する。トランジスタＱ２２〜Ｑ２５はラッチ回路を構成し、センス用インバータを構成する一対のトランジスタＱ２２、Ｑ２３は、それぞれのゲートがノードＮ２に接続され、ラッチ用インバータを構成する一対のトランジスタＱ２４、Ｑ２５は、それぞれのゲートがノードＮ３に接続される。これら２つのインバータは、それぞれの入出力が互いにクロスカップルされ、電圧ＶＡＲＹ及びグランド電位が供給される。
【００２５】
グローバルセンスアンプＧＳＡは、トランジスタＱ２６、Ｑ２７、Ｑ２８、Ｑ２９を介して読み出し信号線ＲＤ及び書き込み信号線ＷＤと接続される。トランジスタＱ２６、Ｑ２７は、読み出し信号線ＲＤとグランド電位との間に直列接続され、トランジスタＱ２８、Ｑ２９は、ノードＮ２と書き込み信号線ＷＤとの間に直列接続されている。トランジスタＱ２６のゲートはノードＮ３に接続され、トランジスタＱ２８のゲートには制御信号ＷＥが入力され、トランジスタＱ２７、Ｑ２９の各ゲートに選択信号ＹＳが共通に入力されている。読み出し動作時は、制御信号ＬＴＣがハイレベル、制御信号ＲＥＳがローレベル、制御信号ＷＥがローレベルかつ選択信号ＹＳがハイレベルになり、ノードＮ３の出力信号がトランジスタＱ２６、Ｑ２７を通って読み出し信号線ＲＤに出力される。書き込み動作時は、選択信号ＹＳがハイレベル、制御信号ＬＴＣがローレベル、制御信号ＲＥＳがハイレベル、制御信号ＷＥがハイレベルになり、書き込み信号線ＷＤから入力される書き込みデータが、トランジスタＱ２９、Ｑ２８を経由して上述のセンス用インバータにより反転され、トランジスタＱ２１を介してノードＮ１に出力される。
【００２６】
次に、本実施形態のメモリセルアレイ１０における読み出し・再書き込み動作について、図６〜図９を参照して説明する。図６では、図３のメモリセルアレイ１０において、所定のグローバルビット線ＧＢＬを経由する読み出し・再書き込み動作時の動作波形を示している。なお、図６に示すプリチャージ信号ＰＣ、ワード線ＷＬ、取り込み信号ＩＮ、イコライズ信号ＥＱ、再書き込み信号ＲＳについては、ハイレベルが電源電圧ＶＤＤであり、ローレベルがグランド電位ＶＳＳとなっている。まず、初期時点（プリチャージ解除期間Ｔ１の前）では、プリチャージ信号ＰＣがハイレベルに制御され、グローバルビット線ＧＢＬが電圧ＶＡＲＹにプリチャージされている。プリチャージ解除期間Ｔ１になると、プリチャージ信号ＰＣがローレベルに制御され、グローバルビット線ＧＢＬは電圧ＶＡＲＹを保ったままフローティング状態となる。
【００２７】
次に、メモリセル選択期間Ｔ２になると、ワード線ＷＬがグランド電位ＶＳＳから電源電圧ＶＤＤに駆動され、メモリセルＭＣの保持データに対応する信号がローカルビット線ＬＢＬに読み出される(ローカルビット線ＬＢＬの波形は不図示）。続いて、センス増幅期間Ｔ３になると、メモリセルＭＣからローカルビット線ＬＢＬへの読み出し信号とは逆の論理状態でグローバルビット線ＧＢＬが駆動され、グローバルセンスアンプＧＳＡがグローバルビット線ＧＢＬの信号をセンスしてラッチする。図６に示すように、読み出し信号がローレベルのときのグローバルビット線ＧＢＬ（Ｌ）は電圧ＶＡＲＹを保ち（実線で表す）、読み出し信号がハイレベルのときのグローバルビット線ＧＢＬ（Ｈ）はグランド電位ＶＳＳになる（破線で表す）。
【００２８】
次に、反転駆動期間Ｔ４になると、取り込み信号ＩＮがハイレベルからローレベルに制御される。このとき、再書き込み信号ＲＳがローレベルの状態にあるので、トランジスタＱ１、Ｑ２がともにオフとなってグローバルビット線ＧＢＬがフローティング状態になる。続いて、イコライズ信号ＥＱを所定期間Ｔａだけハイレベルにしてイコライズ制御が行われると、トランジスタＱ３がオンして隣接するグローバルビット線ＧＢＬがチャージシェアし好ましくは略同電位になる。ここで、ハイレベル状態とローレベル状態のグローバルビット線ＧＢＬが隣接している場合は電荷の移動が生じる。例えば、図６に示されるグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｈ）が隣接しているときは、トランジスタＱ３を介して両者の電荷が移動する結果、グローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｈ）の各電位はともに電圧ＶＡＲＹとグランド電位ＶＳＳとの中間の値に遷移する。
【００２９】
その後、再書き込み信号ＲＳがハイレベルに制御されてトランジスタＱ２がオンし、インバータＩＶによってグローバルビット線ＧＢＬが反転駆動される。例えば、図６に示すように、グローバルビット線ＧＢＬ（Ｌ）の場合は、上述の中間の値からグランド電位ＶＳＳに反転駆動され、グローバルビット線ＧＢＬ（Ｈ）の場合は、上述の中間の値から電圧ＶＡＲＹに反転駆動される。ここで、ローカルセンスアンプＬＳＡを介してグローバルビット線ＧＢＬとローカルビット線ＬＢＬが接続されるので、反転駆動されたグローバルビット線ＧＢＬの反転データがローカルビット線ＬＢＬに伝送され、メモリセルＭＣに再書き込みされる。次いで、プリチャージ開始期間Ｔ５になると、ワード線ＷＬと再書き込み信号ＲＳがローレベルに制御され、続いて取り込み信号ＩＮとプリチャージ信号ＰＣがハイレベルに制御される。これにより、グローバルビット線ＧＢＬが再び電圧ＶＡＲＹにプリチャージされ、一連の読み出し・再書き込み（リストア）動作が完了する。
【００３０】
よって、上記の説明及び図面から、次のことが明快に理解できる。メモリセルＭＣから対応するローカルビット線ＬＢＬに伝送される信号と、ローカルビット線ＬＢＬを経由して対応するグローバルビット線ＧＢＬに伝送される信号とは、互いに逆の論理である。また、ローカルビット線ＬＢＬを経由してグローバルビット線ＧＢＬに伝送される信号と、グローバルセンスアンプＧＳＡ（反転回路）からグローバルビット線ＧＢＬに反転駆動によって伝送される信号とは、互いに逆の論理である。更に、グローバルセンスアンプＧＳＡ（反転回路）から対応するグローバルビット線ＧＢＬに伝送される信号と、グローバルビット線ＧＢＬからローカルセンスアンプＬＳＡを介して対応するローカルビット線ＬＢＬに伝送される信号とは、互いに同一の論理である。これらは、所謂シングルエンド型センスアンプとその構造の特徴の一部である。
【００３１】
図７〜９は、図３のメモリセルアレイ１０において、図６のセンス増幅期間Ｔ３の終了時点で想定される各グローバルビット線ＧＢＬの３通りの電位状態の例を示している。まず、図７に示す第１の電位状態では、センス増幅期間Ｔ３の終了時点でメモリセルアレイ１０の全てのグローバルビット線ＧＢＬが電圧ＶＡＲＹに保たれている。この場合、反転駆動期間Ｔ４の所定期間Ｔａ（各トランジスタＱ３がオンとなる期間）には、隣接するグローバルビット線ＧＢＬの間で電荷は移動しないため、グローバルビット線ＧＢＬの電位は変化しない。その後、各グローバルビット線ＧＢＬを反転駆動する際には、各グローバルビット線ＧＢＬの寄生容量のうち、上述の結合容量Ｃｂｂが配線負荷として見えなくなる。そのため、各グローバルビット線ＧＢＬの寄生容量は上述の固定容量Ｃｂｇのみとなるため、反転駆動時に必要な消費電流は固定容量Ｃｂｇの駆動分のみで済む。
【００３２】
また、図８に示す第２の電位状態では、センス増幅期間Ｔ３の終了時点でメモリセルアレイ１０の全てのグローバルビット線ＧＢＬがグランド電位ＶＳＳに保たれている。この場合も、図７と同様、反転駆動期間Ｔ４の所定期間Ｔａには、隣接するグローバルビット線ＧＢＬの間で電荷は移動しないため、グローバルビット線ＧＢＬの電位は変化しない。その後、各グローバルビット線ＧＢＬを反転駆動する際、上述の結合容量Ｃｂｂが配線負荷として見えなくなる点も図７と同様であり、この場合も、反転駆動時の必要な消費電流は固定容量Ｃｂｇの駆動分のみで済む。
【００３３】
一方、図９に示す第３の電位状態では、センス増幅期間Ｔ３の終了時点でメモリセルアレイ１０の各グローバルビット線ＧＢＬが交互に電圧ＶＡＲＹとグランド電位ＶＳＳに保たれている。すなわち、メモリセルアレイ１０内で隣接する２本のグローバルビット線ＧＢＬは互いに反対の電位を保った状態にある。仮に、この状態のままで各グローバルビット線ＧＢＬを反転駆動すると、全てのグローバルビット線ＧＢＬの寄生容量のうちの上述の結合容量Ｃｂｂが配線負荷として見えるので、反転駆動時には固定容量Ｃｂｇの駆動分を含めて最大の消費電流が必要になる。本実施形態では、このような状態を回避すべく、反転駆動期間Ｔ４においてイコライズ制御を行うことにより、隣接するグローバルビット線ＧＢＬの固定容量Ｃｂｇの間で電荷を移動させるものである。これにより、全てのグローバルビット線ＧＢＬが電圧ＶＡＲＹとグランド電位ＶＳＳの中間電位に遷移した状態で反転駆動が行われるので、その際に必要な消費電流のうち固定容量Ｃｂｇの駆動分の約５０％を削減することができる。
【００３４】
次に、本実施形態のメモリセルアレイ１０の読み出し動作時の消費電流の削減効果について、図１０及び図１１を参照して説明する。ここでは、メモリセルアレイ１０内で隣接するグローバルビット線ＧＢＬの組合せのうち、互いに論理が逆のデータ(一方がハイレベルで、他方がローレベル)となる組合わせが占める割合を「隣接ＧＢＬ逆データ割合（％）」として定義している。例えば、メモリセルアレイ１０にＭ本のグローバルビット線ＧＢＬが配置される場合はＭ−１組の隣接グローバルビット線ＧＢＬの組合せが存在し、全てが同一データであるときは隣接ＧＢＬ逆データ割合が０％となり、ハイレベル及びローレベルのデータが交互に並ぶときは隣接ＧＢＬ逆データ割合が１００％となる。
【００３５】
図１０（Ａ）は、メモリセルアレイ１０の固定容量Ｃｂｇよる消費電流の変化に関し、上記隣接ＧＢＬ逆データ割合に対する依存性を模式的に示している。図１０（Ａ）において、特性Ｃ１（実線）は、図６の反転駆動期間Ｔ４に本実施形態の制御を実行する場合の特性であり、特性Ｃ２（破線）は比較のため本実施形態のトランジスタＱ３を用いた制御を実行しない場合の特性である。まず、特性Ｃ２の場合は、隣接ＧＢＬ逆データ割合が０％（例えば、図７又は図８の状態）から１００％（例えば、図９の状態）までの範囲内で固定容量Ｃｂｇによる消費電流が一律となり、これを基準値（１００％）とする。一方、本実施形態に対応する特性Ｃ１の場合、隣接ＧＢＬ逆データ割合が０％では特性Ｃ２と同様であるが、固定容量Ｃｂｇによる消費電流は隣接ＧＢＬ逆データ割合の増加につれて減少していく。そして、隣接ＧＢＬ逆データ割合が１００％に達すると、１回の読み出しサイクルの充放電電流のうちの半サイクル分は上述の電荷移動による消費電流の削減効果を得られるため、固定容量Ｃｂｇによる消費電流が７５％となって２５％の削減効果になる。
【００３６】
また、図１０（Ｂ）は、メモリセルアレイ１０の結合容量Ｃｂｂよる消費電流の変化に関し、上記隣接ＧＢＬ逆データ割合に対する依存性を模式的に示している。図１０（Ｂ）の特性（実線）に示されるように、反転駆動期間Ｔ４に本実施形態の制御を実行するか否かに関わらず、隣接ＧＢＬ逆データ割合が０％から１００％までの範囲内で、結合容量Ｃｂｂによる消費電流が０％から１００％まで一律に増加していく。既に述べたように、隣接グローバルビット線ＧＢＬが同じデータのときに結合容量Ｃｂｂによる消費電流はゼロになる。
【００３７】
次に、グローバルビット線ＧＢＬの消費電流のうち固定容量Ｃｂｇ及び結合容量Ｃｂｂのそれぞれの寄与分の割合に応じた上記隣接ＧＢＬ逆データ割合に対する依存性を説明する。図１１（Ａ）は、固定容量Ｃｂｇ及び結合容量Ｃｂｂのそれぞれの寄与分の割合が１：１のときのグローバルビット線ＧＢＬの消費電流の上記隣接ＧＢＬ逆データ割合に対する依存性を模式的に示している。特性Ｃ３ａ（実線）は、本実施形態の制御を実行する場合の図１０（Ａ）の特性Ｃ１に対応し、特性Ｃ３ｂ（実線）は、特性Ｃ３ａに図１０（Ｂ）の特性を加味したものである。これに対し、特性Ｃ４ａ(破線)は、本実施形態の制御を実行しない場合の図１０（Ａ）の特性Ｃ２に対応し、特性Ｃ４ｂ（破線）は、特性Ｃ４ａに図１０（Ｂ）の特性を加味したものである。図１１（Ａ）から明らかなように、隣接ＧＢＬ逆データ割合が１００％のときに消費電流が最大となり、そのときに本実施形態の制御を実行することにより、約１２．５％の消費電流削減効果が得られる。
【００３８】
また、図１１（Ｂ）は、固定容量Ｃｂｇ及び結合容量Ｃｂｂのそれぞれの寄与分の割合が４：１のときのグローバルビット線ＧＢＬの消費電流の上記隣接ＧＢＬ逆データ割合に対する依存性を模式的に示している。特性Ｃ５ａ（実線）は、本実施形態の制御を実行する場合の図１０（Ａ）の特性Ｃ１に対応し、特性Ｃ５ｂ（実線）は、特性Ｃ５ａに図１０（Ｂ）の特性を加味したものである。これに対し、特性Ｃ５ｂに重なる特性Ｃ６ａは、本実施形態の制御を実行しない場合の図１０（Ａ）の特性Ｃ２に対応し、特性Ｃ６ｂ（破線）は、特性Ｃ６ａに図１０（Ｂ）の特性を加味したものである。図１１（Ｂ）から明らかなように、平坦に変化する特性Ｃ５ｂでは、隣接ＧＢＬ逆データ割合に対する依存性が消失しており、全範囲において約２０％の消費電流削減効果が得られる。以上のように、本実施形態の制御を実行する場合、消費電流のうちの固定容量Ｃｂｇ及び結合容量Ｃｂｂのそれぞれの寄与分の割合が４：１のときに、消費電流削減の効果を最も享受することができる。
【００３９】
［情報処理システム］
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１２は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【００４０】
半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、本実施形態のメモリセルアレイ１０が配置されている。バックエンド・インターフェース部１０２には、メモリセルアレイ１０の周辺の回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１２では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【００４１】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１２のコントローラ２００自体に含まれる構成であってもよい。
【００４２】
図１２の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明の技術思想は、データ信号の伝送ルートを有するメモリやデータプロセッサに対して適用することができる。また、本実施形態におけるローカルセンスアンプＬＳＡやグローバルセンスアンプＧＳＡ等あるいはその他の各種回路については、本実施形態に開示された回路形式に限られることなく、多様な回路形式を採用することができる。
【００４４】
本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
【００４５】
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【００４６】
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
【００４７】
以下、本発明に関して開示した内容の一部を付記として記載する。
【００４８】
［付記１］
２値の論理の信号を伝送する第１の伝送線と、
前記第１の伝送線に隣接し配置され、２値の論理の信号を伝送する第２の伝送線と、
前記第１及び第２の伝送線の各々に付随し、前記第１及び第２の伝送線に伝送される信号の論理をそれぞれ反転して、それぞれ対応する前記２値の論理とは逆論理の信号で前記第１及び第２の伝送線をそれぞれ反転駆動する第１及び第２の反転回路と、
前記第１及び第２の伝送線の間の接続を制御するスイッチ回路と、を備え、
前記第１及び第２の反転回路は、それぞれ対応する前記２値の論理を保持し、
前記スイッチ回路は、前記保持の後、前記第１及び第２の反転回路が前記第１及び第２の伝送線の前記反転駆動を行うのに先立って、フローティング状態の前記第１及び第２の伝送線を所定期間導通状態とする、ことを特徴とする半導体装置。
【００４９】
［付記２］
各々が、プリチャージ信号に応じて第１及び第２の前記伝送線にそれぞれ所定の電位を供給する複数のプリチャージ回路と、制御回路と、を更に備え、
前記制御回路は、前記複数のプリチャージ回路を介して前記第１及び第２の伝送線に前記所定の電位を供給した後に、前記第１及び第２の伝送線に前記２値の論理の信号を伝送させる、ことを特徴とする付記１に記載の半導体装置。
【００５０】
［付記３］
前記第１及び第２の伝送線は、メモリセルアレイにそれぞれ配置された複数のビット線である、ことを特徴とする付記１に記載の半導体装置。
【００５１】
［付記４］
前記メモリセルアレイは、前記複数のビット線と複数のワード線との各交点に配置された破壊読み出し型の複数のメモリセルを含む、ことを特徴とする付記３に記載の半導体装置。
【００５２】
［付記５］
前記複数のメモリセルから読み出される前記２値の論理の信号の電圧振幅量は、前記複数のメモリセルへ前記反転駆動される前記２値の論理の信号の電圧振幅量よりも小さい、ことを特徴とする付記４に記載の半導体装置。
【００５３】
［付記６］
前記ビット線は、階層化された上位階層のグローバルビット線と前記グローバルビット線に対応した下位階層の所定数のローカルビット線と、前記ローカルビット線に接続するメモリセルと、を含み、
前記第１及び第２の伝送線は前記第１及び第２のグローバルビット線である、ことを特徴とする付記３に記載の半導体装置。
【００５４】
［付記７］
前記メモリセルから対応する前記ローカルビット線に伝送される信号と、前記ローカルビット線を経由して対応する前記グローバルビット線に伝送される信号とは、互いに逆の論理である、ことを特徴とする付記６に記載の半導体装置。
【００５５】
［付記８］
前記ローカルビット線を経由して対応する前記グローバルビット線に伝送される信号と、前記反転回路から対応する前記グローバルビット線に前記反転駆動によって伝送される信号とは、互いに逆の論理である、ことを特徴とする付記７に記載の半導体装置。
【００５６】
［付記９］
前記メモリセルアレイは、前記所定数のローカルビット線の各々を、前記グローバルビット線に選択的に接続する所定数のローカルセンスアンプを含む、ことを特徴とする付記７に記載の半導体装置。
【００５７】
［付記１０］
前記反転回路から対応する前記グローバルビット線に伝送される信号と、前記グローバルビット線から前記ローカルセンスアンプを介して対応する前記ローカルビット線に伝送される信号とは、互いに同一の論理である、ことを特徴とする付記９に記載の半導体装置。
【００５８】
［付記１１］
前記メモリセルアレイは、複数の前記グローバルビット線に各々を伝送される前記２値の論理の信号を、それぞれ増幅する複数のグローバルセンスアンプを含む、ことを特徴とする付記７に記載の半導体装置。
【００５９】
［付記１２］
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を含んで構成される情報処理システムであって、
前記半導体装置は、
各々が、２値の論理の信号を伝送する複数の伝送線と、
各々が、入力された前記信号の論理を反転して出力する複数の反転回路と、
各々が、前記伝送線と前記反転回路の入力側との間の電気的な接続を制御する複数の第１のスイッチと、
各々が、前記伝送線と前記反転回路の出力側との間の電気的な接続を制御する複数の第２のスイッチと、
各々が、隣接する前記複数の伝送線の間の電気的な接続を制御する複数の第３のスイッチと、
制御回路と、を備え、
前記制御回路は、前記複数の伝送線の信号がそれぞれ対応する前記複数の第１のスイッチを介して前記複数の反転回路にそれぞれ保持された状態で、前記複数の第１及び第２のスイッチをそれぞれ非導通状態にして前記複数の伝送線をそれぞれフローティング状態とし、前記複数の第３のスイッチを所定期間だけ導通状態にすることにより互いに隣接する前記複数の伝送線をチャージシェアした後、前記第２のスイッチを導通状態にすることにより前記複数の伝送線がそれぞれ対応する前記反転回路及び前記第２のスイッチを介してそれぞれ反転駆動される、ことを特徴とする情報処理システム。
【符号の説明】
【００６０】
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０…電位制御回路
１００…半導体装置
１０１…メモリセルアレイ部
１０２…バックエンド・インターフェース部
１０３…フロントエンド・インターフェース部
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＢＬ…ビット線
Ｃ０…キャパシタ
ＥＱ…イコライズ信号
Ｃｂｂ…結合容量
Ｃｂｇ…固定容量
ＧＢＬ…グローバルビット線
ＧＳＡ…グローバルセンスアンプ
ＩＮ…取り込み信号
ＩＶ…インバータ（反転回路）
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
ＬＴＣ、ＲＥＳ、ＲＴ、ＷＥ、ＷＴ…制御信号
ＭＣ…メモリセル
Ｎ１、Ｎ２、Ｎ３…ノード
ＰＣ、ＰＣＬ…プリチャージ信号
Ｑ０…選択トランジスタ
Ｑ１〜Ｑ４、Ｑ１０〜Ｑ１３、Ｑ２０〜Ｑ２９…トランジスタ
ＲＤ…読み出し信号線
ＲＳ…再書き込み信号
ＶＡＲＹ…電圧
ＶＰＬＴ…プレート電圧
ＷＤ…書き込み信号線
ＷＬ…ワード線
ＹＳ…選択信号
【図１】
2011258276.tif 000003
【図２】
2011258276.tif 000004
【図３】
2011258276.tif 000005
【図４】
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【図５】
2011258276.tif 000007
【図６】
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【図７】
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【図８】
2011258276.tif 000010
【図９】
2011258276.tif 000011
【図１０】
2011258276.tif 000012
【図１１】
2011258276.tif 000013
【図１２】
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