(57)【要約】【課題】１次の温度依存性だけではなく、２次以上の温度依存性を補正することにより、高精度のクロック信号を生成する。【解決手段】シリコンのｐ−ｎ接合ダイオードの順方向電圧Ｖｂｅ０が負の１次温度係数をもつこと、電流密度の異なるｐ−ｎ接合ダイオードの順方向電圧の差（Ｖｐｔａｔ＝Ｖｂｅｎ−Ｖｂｅ０）が正の１次温度係数をもつことを利用し、正の１次の温度係数をもった電流Ｉｐｔａｔと１次の温度係数が小さい電流Ｉ０を生成させ、抵抗Ｒ１０とバイポーラのトランジスタＱ１０〜Ｑ１３からなる電流生成部に、電流Ｉ０，Ｉｐｔａｔを加算および減算することにより、正の２次温度係数をもった電流Ｉｐｔａｔ２を生成し、これを用いて正の２次温度係数をもった基準電圧を生成することができる。【選択図】図５
2011165103.tif 000002
【特許請求の範囲】
【請求項１】
１次の温度依存性がほとんどない第１の電圧を電流に変換し、１次の温度係数が小さい第１の電流を生成する電圧−電流変換部と、
前記第１の電流と正の１次温度係数を有した第２の電流とを用いて正の２次温度係数を有した第３の電流を生成する電流生成部と、
前記第２の電流から正の１次温度係数を有した第１の基準電圧を生成し、前記第３の電流から１次の温度依存性がほとんどない第２の基準電圧を生成する基準電圧生成部とよりなる電圧生成部と、
前記電圧生成部が生成した前記第１の基準電圧、および前記第２の基準電圧を用いて、クロック信号を生成する発振部とを有するクロック発振手段を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電圧生成部は、
コレクタ、およびベースに前記第２の電流が加算されるように接続された第１のトランジスタと、
ベースに前記第２の電流が加算され、コレクタに電源電圧が供給され、エミッタに前記第１の電流が減算されるように接続された第２のトランジスタと、
コレクタ、およびベースに前記第２の電流が加算されるように接続し、エミッタに前記第２の電流が減算されるとともに、前記第２のトランジスタのエミッタが接続される第３のトランジスタと、
ベースに前記第２の電流が加算されるように接続された第４のトランジスタと、
前記第１のトランジスタのエミッタ、および前記第４のトランジスタのエミッタと基準電位との間に接続された第１の抵抗とよりなり、
前記第４のトランジスタのコレクタに流れる電流を、前記第３の電流として生成することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記電圧生成部は、
コレクタ、およびベースに前記第２の電流が加算されるように接続された第１のトランジスタと、
コレクタ、およびベースが前記第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続された第２のトランジスタと、
ベースに前記第２の電流が加算され、コレクタに電源電圧が供給され、エミッタに前記第１の電流が減算されるように接続された第３のトランジスタと、
ベースに前記第２の電流が加算されるように接続され、エミッタが基準電位に接続された第４のトランジスタとよりなり、
前記第４のトランジスタのコレクタに流れる電流を、前記第３の電流として生成することを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記電圧生成部は、
一方の接続部に前記第２の電流が加算されるように接続された第１の抵抗と、
コレクタ、およびベースに前記抵抗の他方の接続部が接続され、エミッタに基準電位が接続された第１のトランジスタと、
ベースに前記第２の電流が加算されるように接続され、コレクタに電源電圧が供給され、コレクタに前記第１の電流が減算されるように接続された第２のトランジスタと、
一方の接続部に前記第２の電流が加算されるように接続された第２の抵抗と、
ベースに前記第２の電流が加算され、コレクタに前記第２の抵抗の他方の接続部が接続され、エミッタに前記第２の電流が減算されるように接続されるとともに、前記第２のトランジスタのエミッタが接続された第３のトランジスタと、
ベースに前記第２の抵抗の他方の接続部が接続され、エミッタに基準電位が接続された第４のトランジスタとよりなり、
前記第４のトランジスタのコレクタに流れる電流を、前記第３の電流として生成することを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記電圧生成部は、
一方の接続部、およびゲートに前記第２の電流が加算されるように接続された第５のトランジスタと、
ゲートに前記第２の電流が加算され、一方の接続部に電源電圧が供給され、他方の接続部に前記第１の電流が減算されるように接続された第６のトランジスタと、
一方の接続部、およびゲートに前記第２の電流が加算されるように接続し、他方の接続部に前記第２の電流が減算されるとともに、前記第２のトランジスタの他方の接続部が接続される第７のトランジスタと、
ゲートに前記第２の電流が加算されるように接続された第８のトランジスタと、
前記第５のトランジスタの他方の接続部、および前記第８のトランジスタの他方の接続部と基準電位との間に接続された抵抗とよりなり、
前記第４のトランジスタのコレクタに流れる電流を、前記第３の電流として生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記電圧生成部は、
正側入力端子に前記第２の電流が加算されるように接続された第１の演算増幅器と、
一方の接続部に前記第２の電流が加算されるように接続された第３の抵抗と、
ベース、およびコレクタが前記第３の抵抗の他方の接続部に接続され、エミッタが基準電位に接続された第９のトランジスタと、
正側入力端子に前記第１の電流が加算されるように接続された第２の演算増幅器と、
一方の接続部に前記第１の電流が加算されるように接続された第４の抵抗と、
ベース、およびコレクタが前記第４の抵抗の他方の接続部に接続され、エミッタが基準電位に接続された第１０のトランジスタと、
一方の接続部に電源電圧が接続され、ゲートに前記第１の演算増幅器の出力部が接続された第１１のトランジスタと、
前記第１の演算増幅器の負側入力端子、および前記第１１のトランジスタの他方の接続部と基準電位との間に接続された第５の抵抗と、
一方の接続部に電源電圧が接続され、ゲートに前記第１の演算増幅器の出力部が接続された第１２のトランジスタと、
一方の接続部に前記第１２のトランジスタの他方の接続部が接続され、他方の接続部に基準電位が接続された第１３のトランジスタと、
一方の接続部に電源電圧が接続され、ゲートに前記第２の演算増幅器の出力部が接続された第１４のトランジスタと、
前記第１の演算増幅器の負側入力端子、および前記第１１のトランジスタの他方の接続部と基準電位との間に接続された第６の抵抗と、
一方の接続部に電源電圧が接続され、ゲートに前記第２の演算増幅器の出力部が接続された第１５のトランジスタと、
前記第１５のトランジスタの他方の接続部と基準電位との間に接続され、ゲートに前記第１５のトランジスタの他方の接続部、および前記第１３のゲートがそれぞれ接続された第１６のトランジスタと、
正側入力端子に前記第１２のトランジスタと前記第１３のトランジスタとの接続部が接続された第３の演算増幅器と、
前記第３の演算増幅器の正側入力端子と基準電位との間に接続された第７の抵抗と、
一方の接続部に電源電圧が供給され、ゲートに前記第３の演算増幅器の出力部が接続された第１７のトランジスタと、
コレクタ、およびベースに前記第３の演算増幅器の負側入力端子と前記第１７の他方の接続部とそれぞれ接続され、エミッタに基準電位が接続された第１８のトランジスタと、
一方の接続部に電源電圧が接続され、ゲートに前記第３の演算増幅器の出力部が接続された第１９のトランジスタとよりなり、
前記第１９のトランジスタの他方の接続部に流れる電流を、前記第３の電流として生成することを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記基準電圧生成部は、
一方の接続部に前記第２の電流が加算されるように接続された第８の抵抗と、
一方の接続部が前記第８の抵抗の他方の接続部に接続される第９の抵抗と、
ベース、およびコレクタが前記第９の抵抗の他方の接続部に接続される第２０のトランジスタと、
一方の接続部が前記第２０のトランジスタのエミッタと接続される第１０の抵抗と、
一方の接続部が前記第１０の抵抗の他方の接続部に接続され、他方の接続部が基準電位に接続された第１１の抵抗と、
一方の接続部に前記第３の電流が加算されるように接続されるとともに、前記第２０のトランジスタのベース、およびコレクタが接続された第１２の抵抗と、
前記第１２の抵抗の他方の接続部と基準電位との間に接続された第１３の抵抗とよりなり、
前記第１２の抵抗と前記第１３の抵抗との接続部には、前記第３の電流に任意の係数をかけた電流が減算されるように接続され、前記第１２の抵抗と前記第１３の抵抗との接続部において発生する電圧を前記第２の基準電圧として出力し、
前記第８の抵抗と前記第９の抵抗との接続部において発生する電圧を前記第１の基準電圧として出力することを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第１１の抵抗、および前記第１３の抵抗は、
基準電位を供給する基準電源配線を介して対向するようにレイアウトされていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップの発振回路に用いられる基準電圧の生成技術に関し、特に、２次以上の高次の温度係数を有した基準電圧の生成に有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体集積回路装置においては、水晶発振子など動作クロックを生成するデバイスを実装基板上に設け、該水晶発振子を用いて半導体集積回路装置内部でクロックを生成することが広く行われている。
【０００３】
近年、半導体集積回路装置においては、実装コストを削減するために水晶発振子など用いず、半導体集積回路装置内部に発振回路を備え、該発振回路が生成したクロック信号を用いて動作させる技術が知られている。
【０００４】
この種の発振回路においては、たとえば、クロック信号を生成するリング発振器などを電圧制御する基準電圧発生回路、クロック信号の発振周波数を制御電圧に変換する電圧変換回路、基準電圧から電圧変換回路の出力電圧を積分する積分回路、基準電圧より、電圧変換回路の制御電流を生成する電圧−電流変換回路、および電圧変換回路の動作パルスを生成する波形発生器などから構成されている。
【０００５】
このような構成の発振回路は、該発振回路における各デバイスがもつ温度特性、バイアス依存性、プロセス依存性等が周波数精度に影響する主要因であるため、チップ内部で生成する基準電圧または基準電流により何らかの手段で依存性が小さくなるように補正しなければならない。
【０００６】
ここで、周波数の温度依存性の補正について着目した場合、シリコンのｐ−ｎ接合ダイオードの順方向電圧が負の１次温度係数をもつことと、電流密度の異なるｐ−ｎ接合ダイオードの順方向電圧の差が正の１次温度係数をもつことを利用し、正または負の１次の温度係数を持った電圧（または電流）を生成する回路（たとえば、バンドギャップリファレンス回路）で周波数を決める素子の１次の温度依存性を補正するものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−３０１０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような半導体集積回路装置内部に設けられた発振回路における温度依存性の補正技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
一般に、デバイスの温度特性は、１次の温度係数だけではなく、２次以上の高次の温度係数をもっているため、２次以上の温度係数は誤差として残ってしまい、周波数性の向上に限界が生じてしまうという問題がある。
【００１０】
本発明の目的は、１次の温度依存性だけではなく、２次以上の温度依存性を補正することにより、高精度のクロック信号を生成することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、１次の温度依存性がほとんどない第１の電圧を電流に変換し、１次の温度係数が小さい第１の電流を生成する電圧−電流変換部と、第１の電流と正の１次の温度係数を有した第２の電流とを用いて正の２次温度係数を有した第３の電流を生成する電流生成部と、第２の電流から正の一次温度係数を有した第１の基準電圧を生成し、第３の電流から１次の温度依存性がほとんどない第２の基準電圧を生成する基準電圧生成部とよりなる電圧生成部と、該電圧生成部が生成した第１の基準電圧、および第２の基準電圧を用いて、クロック信号を生成する発振部とを有するクロック発振手段を備えたものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明は、前記電圧生成部が、コレクタ、およびベースに第２の電流が加算されるように接続されたバイポーラ素子からなる第１のトランジスタと、ベースに第２の電流が加算され、コレクタに電源電圧が供給され、エミッタに第１の電流が減算されるように接続されたバイポーラ素子からなる第２のトランジスタと、コレクタ、およびベースに第２の電流が加算されるように接続し、エミッタに第２の電流が減算されるとともに、第２のトランジスタのエミッタが接続されるバイポーラ素子からなる第３のトランジスタと、ベースに第２の電流が加算されるように接続されたバイポーラ素子からなる第４のトランジスタと、第１のトランジスタのエミッタ、および第４のトランジスタのエミッタと基準電位との間に接続された抵抗とよりなり、第４のトランジスタのコレクタに流れる電流を第３の電流として生成するものである。
【００１６】
また、本発明は、前記電圧生成部が、コレクタ、およびベースに第２の電流が加算されるように接続されたバイポーラ素子からなる第１のトランジスタと、コレクタ、およびベースが第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続されたバイポーラ素子からなる第２のトランジスタと、ベースに第２の電流が加算され、コレクタに電源電圧が供給され、エミッタに第１の電流が減算されるように接続されたバイポーラ素子からなる第３のトランジスタと、ベースに第２の電流が加算されるように接続され、エミッタが基準電位に接続されたバイポーラ素子からなる第４のトランジスタとよりなり、第４のトランジスタのコレクタに流れる電流を第３の電流として生成するものである。
【００１７】
さらに、本発明は、前記電圧生成部が、一方の接続部に第２の電流が加算されるように接続された第１の抵抗と、コレクタ、およびベースに抵抗の他方の接続部が接続され、エミッタに基準電位が接続されたバイポーラ素子からなる第１のトランジスタと、ベースに第２の電流が加算されるように接続され、コレクタに電源電圧が供給され、コレクタに第１の電流が減算されるように接続されたバイポーラ素子からなる第２のトランジスタと、一方の接続部に第２の電流が加算されるように接続された抵抗と、ベースに第２の電流が加算され、コレクタに第２の抵抗の他方の接続部が接続され、エミッタに第２の電流が減算されるように接続されるとともに、第２のトランジスタのエミッタが接続されたバイポーラ素子からなる第３のトランジスタと、ベースに第２の抵抗の他方の接続部が接続され、エミッタに基準電位が接続されたバイポーラ素子からなる第４のトランジスタとよりなり、第４のトランジスタのコレクタに流れる電流を第３の電流として生成するものである。
【００１８】
また、本発明は、前記電圧生成部が、一方の接続部、およびゲートに第２の電流が加算されるように接続されたＭＯＳ(Metal Oxide Semiconductor)からなる第５のトランジスタと、ゲートに第２の電流が加算され、一方の接続部に電源電圧が供給され、他方の接続部に第１の電流が減算されるように接続されたＭＯＳからなる第６のトランジスタと、一方の接続部、およびゲートに第２の電流が加算されるように接続し、他方の接続部に第２の電流が減算されるとともに、第２のトランジスタの他方の接続部が接続されるＭＯＳからなる第７のトランジスタと、ゲートに第２の電流が加算されるように接続されたＭＯＳからなる第８のトランジスタと、第５のトランジスタの他方の接続部、および第８のトランジスタの他方の接続部と基準電位との間に接続された抵抗とよりなり、第４のトランジスタのコレクタに流れる電流を第３の電流として生成するものである。
【００１９】
さらに、本発明は、前記電圧生成部が、正側入力端子に第２の電流が加算されるように接続された第１の演算増幅器と、一方の接続部に第２の電流が加算されるように接続された第３の抵抗と、ベース、およびコレクタが第３の抵抗の他方の接続部に接続され、エミッタが基準電位に接続されたバイポーラ素子からなる第９のトランジスタと、正側入力端子に第１の電流が加算されるように接続された第２の演算増幅器と、一方の接続部に第１の電流が加算されるように接続された第４の抵抗と、ベース、およびコレクタが第４の抵抗の他方の接続部に接続され、エミッタが基準電位に接続されたバイポーラ素子からなる第１０のトランジスタと、一方の接続部に電源電圧が接続され、ゲートに第１の演算増幅器の出力部が接続されたＭＯＳからなる第１１のトランジスタと、第１の演算増幅器の負側入力端子、および第１１のトランジスタの他方の接続部と基準電位との間に接続された第５の抵抗と、一方の接続部に電源電圧が接続され、ゲートに第１の演算増幅器の出力部が接続されたＭＯＳからなる第１２のトランジスタと、一方の接続部に第１２のトランジスタの他方の接続部が接続され、他方の接続部に基準電位が接続されたＭＯＳからなる第１３のトランジスタと、一方の接続部に電源電圧が接続され、ゲートに第２の演算増幅器の出力部が接続されたＭＯＳからなる第１４のトランジスタと、第１の演算増幅器の負側入力端子、および第１１のトランジスタの他方の接続部と基準電位との間に接続された第６の抵抗と、一方の接続部に電源電圧が接続され、ゲートに第２の演算増幅器の出力部が接続されたＭＯＳからなる第１５のトランジスタと、第１５のトランジスタの他方の接続部と基準電位との間に接続され、ゲートに第１５のトランジスタの他方の接続部、および第１３のゲートがそれぞれ接続されたＭＯＳからなる第１６のトランジスタと、正側入力端子に第１２のトランジスタと第１３のトランジスタとの接続部が接続された第３の演算増幅器と、第３の演算増幅器の正側入力端子と基準電位との間に接続された第７の抵抗と、一方の接続部に電源電圧が供給され、ゲートに第３の演算増幅器の出力部が接続されたＭＯＳからなる第１７のトランジスタと、コレクタ、およびベースに第３の演算増幅器の負側入力端子と第１７の他方の接続部とそれぞれ接続され、エミッタに基準電位が接続されたバイポーラ素子からなる第１８のトランジスタと、一方の接続部に電源電圧が接続され、ゲートに第３の演算増幅器の出力部が接続されたＭＯＳからなる第１９のトランジスタとよりなり、第１９のトランジスタの他方の接続部に流れる電流を第３の電流として生成するものである。
【００２０】
また、本発明は、前記基準電圧生成部が、一方の接続部に第２の電流が加算されるように接続された第８の抵抗と、一方の接続部が第８の抵抗の他方の接続部に接続される第９の抵抗と、ベース、およびコレクタが第９の抵抗の他方の接続部に接続されるバイポーラ素子からなる第２０のトランジスタと、一方の接続部が第２０のトランジスタのエミッタと接続される第１０の抵抗と、一方の接続部が第１０の抵抗の他方の接続部に接続され、他方の接続部が基準電位に接続された第１１の抵抗と、一方の接続部に第３の電流が加算されるように接続されるとともに、第２０のトランジスタのベース、およびコレクタが接続された第１２の抵抗と、第１２の抵抗の他方の接続部と基準電位との間に接続された第１３の抵抗とよりなり、第１２の抵抗と第１３の抵抗との接続部には、第３の電流に任意の係数をかけた電流が減算されるように接続され、第１２の抵抗と第１３の抵抗との接続部において発生する電圧を第２の基準電圧として出力し、第８の抵抗と第９の抵抗との接続部において発生する電圧を第１の基準電圧として出力するものである。
【００２１】
さらに、本発明は、前記第１１、および前記第１３の抵抗は、基準電位を供給する基準電源配線を介して対向するようにレイアウトされているものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
（１）正の１次の温度係数、および２次の温度係数を有した基準電圧を生成することができるので、温度依存性の少ない高精度なクロック信号を生成することができる。
【００２４】
（２）上記（１）により、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられたリファレンス部の構成の一例を示す説明図である。
【図３】図１の半導体集積回路装置に設けられた基準電圧発生回路における回路構成の一例を示す説明図である。
【図４】ｐ−ｎ接合ダイオードによる正／負の１次温度係数を有した電圧生成の一例を示す説明図である。
【図５】本発明の実施の形態１による電流生成部における回路構成の一例を示す説明図である。
【図６】本発明の実施の形態１による正の２次温度係数をもった電流を生成する電流生成回路の原理説明図である。
【図７】正の１次温度係数を有した電圧に正の２次温度係数を加算する電流生成回路の原理説明図である。
【図８】負の１次温度係数を有した電圧に正の２次温度係数を加算する電流生成回路の原理説明図である。
【図９】図１の半導体集積回路装置に設けられたオシレータ部における構成の一例を示す説明図である。
【図１０】図１の半導体集積回路装置に設けられた基準電圧生成部の一例を示す説明図である。
【図１１】図１の半導体集積回路装置に設けられたオシレータ部における周波数の温度依存性を示した説明図である。
【図１２】図１０に示す基準電圧生成部を構成する回路の等価回路図である。
【図１３】図１２に示した回路構成におけるレイアウトの一例を示した説明図である。
【図１４】本発明の実施の形態２による電流生成部における回路構成の一例を示した説明図である。
【図１５】図１４の電流生成部における回路構成の他例を示した説明図である。
【図１６】図１４の電流生成部をＭＯＳトランジスタにより構成した例を示す説明図である。
【図１７】図１７は、本発明の実施の形態３による電流生成部の一例を示す説明図である。
【図１８】本発明の実施の形態４による電流生成部の一例を示す説明図である。
【図１９】図１８の電流生成部の他の例を示す説明図である。
【図２０】図１８の電流生成部のさらに他の例を示す説明図である。
【図２１】本発明の実施の形態５による図１２に示した回路構成におけるレイアウトの一例を示した説明図である。
【図２２】本発明の実施の形態６による電流生成部を構成するバイポーラ素子のトランジスタにおけるレイアウトの一例を示す説明図である。
【図２３】図２２の他の例を示した説明図である。
【図２４】本発明の実施の形態７によるリファレンス部の一例を示す説明図である。
【図２５】図２４のリファレンス部に用いられる基準電圧発生回路の一例を示す説明図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたリファレンス部の構成の一例を示す説明図、図３は、図１の半導体集積回路装置に設けられた基準電圧発生回路における回路構成の一例を示す説明図、図４は、ｐ−ｎ接合ダイオードによる正／負の１次温度係数を有した電圧生成の一例を示す説明図、図５は、本発明の実施の形態１による電流生成部における回路構成の一例を示す説明図、図６は、本発明の実施の形態１による正の２次温度係数をもった電流を生成する電流生成回路の原理説明図、図７は、正の１次温度係数を有した電圧に正の２次温度係数を加算する電流生成回路の原理説明図、図８は、負の１次温度係数を有した電圧に正の２次温度係数を加算する電流生成回路の原理説明図、図９は、図１の半導体集積回路装置に設けられたオシレータ部における構成の一例を示す説明図、図１０は、図１の半導体集積回路装置に設けられた基準電圧生成部の一例を示す説明図、図１１は、図１の半導体集積回路装置に設けられたオシレータ部における周波数の温度依存性を示した説明図、図１２は、図１０に示す基準電圧生成部を構成する回路の等価回路図、図１３は、図１２に示した回路構成におけるレイアウトの一例を示した説明図である。
【００２８】
本実施の形態１において、半導体集積回路装置１は、図１に示すように、オシレータモジュール２、電源モジュール３、ＲＡＭ(Random Access Memory)４、ＣＰＵ(Central Processing Unit)５、不揮発性メモリ６、およびＩ／Ｏ部７などが備えられている。
【００２９】
クロック発振手段であるオシレータモジュール２は、半導体集積回路装置１内部において用いられるクロック信号を生成する。このオシレータモジュール２は、電圧生成部であるリファレンス部８と発振部となるオシレータ部９とから構成されている。
【００３０】
リファレンス部８は、オシレータ部９に供給する基準電圧ＶＲＥＦＣ，ＶＲＥＦＩをそれぞれ生成し、オシレータ部９は、基準電圧ＶＲＥＦＣ，ＶＲＥＦＩから、ＲＡＭ４、ＣＰＵ５、不揮発性メモリ６などに供給するクロック信号ＣＫＯＵＴを生成する。
【００３１】
電源モジュール３は、半導体集積回路装置１内部で用いられる様々な電源を生成する。電源モジュール３は、バイアス電流生成回路（ＢＩＡＳ）１０、基準電圧発生回路（ＢＧＲ）１１、参照電圧発生回路（ＶＲＥＦ）１２、降圧レギュレータ（ＯＣＯＲＥＧ）１３、ＲＡＭ用レギュレータ（ＲＡＭＲＥＧ）１４、ならびにＣＰＵレギュレータ（ＣＯＲＥＲＥＧ）１５から構成されている。
【００３２】
バイアス電流生成回路１０は、リファレンス部８などに供給するバイアス電流を生成する。基準電圧発生回路１１は、たとえば、バンドギャップリファレンス回路からなり、１次の温度依存性がほとんどない第１の電圧である基準電圧ＶＢＧＲ（たとえば、１．２Ｖ程度）を生成するとともに、正の１次の温度係数をもった第２の電流となる電流Ｉｐｔａｔを生成する。
【００３３】
参照電圧発生回路１２は、基準電圧発生回路１１が生成した基準電圧ＶＢＧＲをレベル変換し、ＣＰＵ５などの内部回路の動作電圧である電源電圧ＶＤＤＣＯＲＥ，ＶＤＤＲＡＭ，ＶＤＤＯＣＯを生成するレギュレータ（降圧レギュレータ１３、ＲＡＭ用レギュレータ１４、ならびにＣＰＵレギュレータ１５）の参照電圧ＶＲＥＦを生成する。
【００３４】
降圧レギュレータ１３は、外部から供給される電源電圧ＶＣＣから降圧した内部の電源電圧ＶＤＤＯＣＯを生成する。ＲＡＭ用レギュレータ１４は、電源電圧ＶＤＤから、降圧した内部の電源電圧ＶＤＤＲＡＭを生成する。ＣＰＵレギュレータ１５は、電源電圧ＶＣＣから、降圧した内部の電源電圧ＶＤＤＣＯＲＥを生成する。
【００３５】
図２は、リファレンス部８の構成の一例を示す説明図である。
【００３６】
リファレンス部８は、図示するように、Ｖ−Ｉ（電圧−電流）変換部１６、電流生成部１７、および基準電圧生成部１８から構成されている。
【００３７】
Ｖ−Ｉ変換部１６は、ＰチャネルＭＯＳからなるトランジスタＰＭ３０，ＰＭ３１、ＮチャネルＭＯＳからなるトランジスタＮＭ３０，ＮＭ３１、オペアンプからなるアンプＡＭＰ１０、および抵抗Ｒ３１から構成されている。
【００３８】
電流生成部１７は、ＰチャネルＭＯＳからなるトランジスタＰＭ２０〜ＰＭ２５、ＮチャネルＭＯＳからなるトランジスタＮＭ２０〜ＮＭ２５、第１のトランジスタであるトランジスタＱ１０、第２のトランジスタであるトランジスタＱ１１、第３のトランジスタであるトランジスタＱ１２、および第４のトランジスタであるトランジスタＱ１３から構成されている。ここで、トランジスタＱ１０〜Ｑ１３は、バイポーラ素子のトランジスタからなる。
【００３９】
また、基準電圧生成部１８は、ＰチャネルＭＯＳのトランジスタＰＭ１０，ＰＭ１１、ＮチャネルＭＯＳのトランジスタＮＭ１０，ＮＭ１１、抵抗Ｒ１〜Ｒ６、バイポーラトランジスタであるトランジスタＱ１、スイッチＴＧ０〜ＴＧ２、およびデコーダＤＥＣなどから構成されている。
【００４０】
基準電圧発生回路１１から供給される正の１次の温度係数をもった電流Ｉｐｔａｔは、一方で、基準電圧生成部１８において、正の１次温度係数をもった第１の基準電圧である基準電圧ＶＲＥＦＩと１次の温度依存性がほとんどない第２の基準電圧である基準電圧ＶＲＥＦＣを生成する。
【００４１】
他方で、電流生成部１７において、１次の温度依存性のほとんどない第１の電流である電流Ｉ０を用いて、正の２次の温度係数をもった第３の電流となる電流Ｉｐｔａｔ２を生成するために用いられる。
【００４２】
なお、 １次の温度依存性のほとんどない電流Ｉ０は、Ｖ−Ｉ変換部１６において、１次の温度依存性のほとんどない電圧ＶＢＧＲより、電流Ｉ０が生成される。正の２次の温度係数をもった電流Ｉｐｔａｔ２は、電圧ＶＢＧＲ２に電流を注入することで、電圧ＶＲＥＦＩは正の１次の温度係数と正の２次の温度係数をもった電圧となる。
【００４３】
なお、電圧ＶＢＧＲ２に電流Ｉｐｔａｔ２を注入しただけでは、電圧ＶＲＥＦＣにも正の２次の温度係数が加わってしまうため、電流Ｉｐｔａｔ２に係数αを掛けた電流を引き抜くことで、正の２次の温度係数の影響をキャンセルできる。なお、係数αは、トランジスタＮＭ２４，ＮＭ２５で構成されるカレントミラー回路などで簡単に決めることができる。
【００４４】
電圧ＶＲＥＦＩは、ｍビットのトリミング信号ＴＲＩＭＶＲＥＦＩにより、１次の温度係数の大きさを調整する。また、電圧ＶＲＥＦＣは、ｎビットのトリミング信号ＴＲＩＭＶＲＥＦＣにより、１次の温度依存性がほとんどない電圧ＶＲＥＦＣの電圧レベル調整を行う。なお、電圧ＶＲＥＦＣ、および電圧ＶＢＧＲ２の１次の温度依存性がほとんどないように温度依存性を調整するには、ｋビットのトリミング信号ＴＲＩＭＢＧＲ２を用いる。
【００４５】
図３は、基準電圧発生回路１１における回路構成の一例を示す説明図である。
【００４６】
基準電圧発生回路１１は、図示するように、ＰチャネルＭＯＳのトランジスタＰＭ０ｂ〜ＰＭ５ｂ、バイポーラトランジスタであるトランジスタＱ０ｂ〜Ｑ３ｂ、抵抗Ｒ２ｂ，Ｒ３ｂ、ならびにオペアンプであるアンプＡＭＰ０ｂ，ＡＭＰ１ｂから構成されている。
【００４７】
トランジスタＰＭ０ｂ〜ＰＭ５ｂの一方の接続部には、電源Ｖ０が供給されており、該トランジスタＰＭ４ｂのゲートには、アンプＡＭＰ１ｂの出力部が接続されている。また、トランジスタＰＭ０ｂ〜ＰＭ３ｂ，ＰＭ５ｂのゲートには、アンプＡＭＰ０ｂの出力部がそれぞれ接続されている。
【００４８】
トランジスタＰＭ０ｂ，ＰＭ４ｂの他方の接続部、トランジスタＱ０ｂのベースとコレクタ、およびトランジスタＱ１ｂのベースには、アンプＡＭＰ１ｂの負（−）側入力端子がそれぞれ接続されている。
【００４９】
トランジスタＰＭ１ｂの他方の接続部、およびトランジスタＱ１ｂのコレクタには、アンプＡＭＰ１ｂの正（＋）側入力端子がそれぞれ接続されている。トランジスタＰＭ２ｂの他方の接続部、およびトランジスタＱ２ｂのコレクタには、アンプＡＭＰ０ｂの正（＋）側入力端子がそれぞれ接続されている。
【００５０】
トランジスタＰＭ３ｂの他方の接続部には、抵抗Ｒ３ｂの一方の接続部が接続されており、該抵抗Ｒ３ｂの他方の接続部には、抵抗Ｒ２ｂの一方の接続部が接続されている。抵抗Ｒ２ｂの他方の接続部には、トランジスタＱ３ｂのコレクタとベースがそれぞれ接続されている。トランジスタＱ０ｂ〜Ｑ３ｂのエミッタには、基準電位ＶＳＳが接続されている。
【００５１】
また、抵抗Ｒ３ｂと抵抗Ｒ２ｂとの接続部、およびトランジスタＰＭ５ｂの他方の接続部が基準電圧発生回路１１の出力部となり、抵抗Ｒ３ｂと抵抗Ｒ２ｂとの接続部からは、電圧ＶＢＧＲが出力され、トランジスタＰＭ５ｂの他方の接続部からは、電流Ｉｐｔａｔが出力される。
【００５２】
次に、本実施の形態の作用について説明する。
【００５３】
図４に示すように、シリコンのｐ−ｎ接合ダイオードの順方向電圧Ｖｂｅ０が負の１次温度係数をもつことと、電流密度の異なるｐ−ｎ接合ダイオードの順方向電圧の差（Ｖｐｔａｔ＝Ｖｂｅｎ−Ｖｂｅ０）が正の１次温度係数をもつことを利用し、たとえば、１次の温度依存性がほとんどない電圧ＶＢＧＲを生成する基準電圧発生回路１１とＶ−Ｉ変換部１６（図２）を用いて、正の１次の温度係数をもった電流Ｉｐｔａｔと、１次の温度係数が小さい電流Ｉ０を生成させる。
【００５４】
バイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅが、
Vbe=(k・T/q)・LN(Ic/Is)
（k：ボルツマン定数、T：温度、q:素電荷、Ic:コレクタ電流、Is:飽和電流）
であることを利用し、正の１次の温度係数をもった電流Ｉｐｔａｔと１次の温度係数が小さい電流Ｉ０を用いて、第１の抵抗である抵抗Ｒ１０とバイポーラ素子のトランジスタＱ１０〜Ｑ１３からなる電流生成部１７（図２）の等価回路を示した図５に示す回路構成に電流加算および減算すると下記式（１）、および式（２）が得られる。ただし、ベース電流は無視する。
【００５５】
R10・(Iptat+Iptat2)+(Vbe10-Vbe11)= R10・(Iptat+Iptat2)+(k・T/q)・LN(Ic10/Is)-(k・T/q)・LN(Ic11/Is)=R10・(Iptat+Iptat2)+(k・T/q)・LN(Ic10/Ic11)=R10・(Iptat+Iptat2)+(k・T/q)・LN(Iptat/I0)              （式１）
R10・(Iptat+Iptat2)+Vbe13-Vbe12=R10・(Iptat+Iptat2)+(k・T/q)・LN(Ic13/Is)- (k・T/q)・LN(Ic12/Is)=R10・(Iptat+Iptat2)+(k・T/q)・LN(Ic13/Ic12)=R10・(Iptat+Iptat2)+(k・T/q)・LN(Iptat2/Iptat)            （式２）
式（１）および式（２）より、トランジスタＱ１１とトランジスタＱ１２のエミッタ電位が等しいことから、
(k・T/q)・LN(Iptat2/Iptat)= (k・T/q)・LN(Iptat/I0)
Iptat2=(Iptat・Iptat)/I0        （式３）
の関係が得られ、正の２次温度係数をもった電流Ｉｐｔａｔ２を生成することができる。
【００５６】
ここで、抵抗Ｒ１〜Ｒ４とバイポーラ素子のトランジスタＱ１からなる図６に示す構成の回路に、正の温度依存性をもった電流Ｉｐｔａｔを流すことで、１次の温度依存性がほとんどない電圧ＶＢＧＲ以外に正または負の１次温度係数をもった電圧ＶＲＥＦＩ＿Ｐまたは電圧ＶＲＥＦＩ＿Ｎを生成できるが、更に正の２次温度係数をもった電流Ｉｐｔａｔ２を、この回路の適切な箇所に加算（電流を印加する）ことで、図７、図８に示すように、正または負の１次温度係数をもった電圧に重畳させて正の２次温度係数をもった基準電圧を生成することができる。
【００５７】
図７では、正の１次温度係数と正の２次温度係数を持った電圧ＶＲＥＦＩ＿Ｐ、１次の温度依存性がほとんどない電圧ＶＢＧＲ、および負の１次温度係数を持った電圧ＶＲＥＦＩ＿Ｎ生成される。
【００５８】
VREFI_P=Vbe1+(R1+R2+R3)・Iptat+R3・Iptat2        （式４）
VBGR＝Vbe1+(R1+R2)・Iptat  α=1                  （式５）
VREFI_N=Vbe1+R1・Iptat                          （式６）
図８では、正の１次温度係数を持った電圧ＶＲＥＦＩ＿Ｐ、１次の温度依存性がほとんど無い電圧（VBGR）及び負の１次温度係数を持った電圧（VREFI_N）が生成される。
【００５９】
VREFI_P=Vbe1+(R1+R2+R3)・Iptat                   （式７）
VBGR＝Vbe1+(R1+R2)・Iptat  α=1                   （式８）
VREFI_N=Vbe1+R1・Iptat+R1・Iptat2                （式９）
なお、正または負の１次温度係数をもった電圧に重畳させて負の２次温度係数をもった基準電圧を生成する場合は、図７、ならびに図８において、正の２次温度係数をもった電流Ｉｐｔａｔ２を抵抗とバイポーラ素子のトランジスタからなる回路に加算していた接続箇所から減算（電流を引き抜く）ことで実現できる。
【００６０】
図９は、オシレータ部９における構成の一例を示す説明図である。
【００６１】
オシレータ部９は、発振回路であり、電圧制御発振器（ＶＣＯ）１９、電圧変換回路（ＦＶＣ）２０、積分器（ＩＮＴＥＧ）２１、電流−電圧変換器（ＶＩＣ）２２、ならびに制御波形発生器（ＰＰＧ）２３から構成されている。
【００６２】
電圧制御発振器１９は、クロック信号ＣＫＯＵＴを生成するリング発振器ＣＣＯなどを電圧制御する。電圧変換回路２０は、クロック信号ＣＫＯＵＴの発振周波数を電圧制御発振器１９に用いられる制御電圧に変換する。
【００６３】
積分器２１は、基準電圧ＶＲＥＦＣより電圧変換回路２０の出力電圧を積分し、ＶＣＯ制御を行う。電流−電圧変換器２２は、基準電圧ＶＲＥＦＩより、電圧変換回路２０の制御電流Ｉ１ｃを生成する。制御波形発生器２３は、電圧変換回路２０の静電容量Ｃ１ｃの電荷のチャージ／ディスチャージ、初期化などを制御する。
【００６４】
このオシレータ部９の周波数は、電圧変換回路２０内の静電容量Ｃ１ｃ、電流−電圧変換器２２が生成する制御電流Ｉ１ｃ、および基準電圧ＶＲＥＦＣで決まる。さらに、制御電流Ｉ１ｃは、電流−電圧変換器２２内の抵抗Ｒ１ｃと基準電圧ＶＲＥＦＩとで決まることから、式（１０）の関係が得られる。
【００６５】
F=(I1c)/[(C1c)・VREFC]=VREFI/[(R1c)・(C1c)・VREFC]            （式１０）
式（１０）の抵抗Ｒ１ｃと静電容量Ｃ１ｃは、固有の温度特性をもつため、発振周波数の温度依存性を小さくするためには、基準電圧ＶＲＥＦＣ、または基準電圧ＶＲＥＦＩのどちらか一方か、両方で抵抗Ｒ１ｃと容量Ｃ１ｃの温度依存性をキャンセルするような補正が必要となる。
【００６６】
抵抗Ｒ１ｃと静電容量Ｃ１ｃの温度依存性が、１次、２次ともに正の温度係数をもつと仮定し、基準電圧ＶＲＥＦＩのみで、１次と２次の正の温度依存性をキャンセル（基準電圧ＶＲＥＦＣは、温度依存性の小さい基準電圧を使用）する場合を考えると、基準電圧生成部１８を図１０に示す回路構成とすることにより基準電圧ＶＲＥＦＣ，ＶＲＥＦＩを生成することができる。
【００６７】
図１０は、図７に示した回路構成とは別の構成となっており、まず、正の２次温度係数をもった電流Ｉｐｔａｔ２がない場合を考えると、抵抗Ｒ５，Ｒ６により、図７の電圧ＶＢＧＲを抵抗分圧し、電圧ＶＢＧＲ２の電圧レベルにシフトさせ、１次の温度依存性がほとんどない電圧になるように調整している。
【００６８】
これにより、図９のオシレータ部９が使用する電圧ＶＲＥＦＣも１次の温度依存性がほとんどない電圧となる。そもそも、基準電圧ＶＲＥＦＣの電圧を下げている理由は、図９のオシレータ部９における電圧変換回路２０の制御電流Ｉ１ｃに誤差が出ないように電荷注入に関わるＭＯＳトランジスタ（図９のトランジスタＰＭ２ｃ，およびトランジスタＰＭ４ｃ）を飽和領域で動作させるためである。
【００６９】
一方、基準電圧ＶＲＥＦＩは、正の１次温度係数をもった電圧となる。ここで、正の２次温度係数をもった電流Ｉｐｔａｔ２がある場合を考えると、基準電圧ＶＲＥＦＩには、正の１次温度係数に対して正の２次温度係数が加わるが、基準電圧ＶＲＥＦＣは、正の２次温度係数をもった電流Ｉｐｔａｔ２を引く抜く度合いを決める係数αを選択することで、基準電圧ＶＲＥＦＩに正の２次温度係数を加えるため注入した電流Ｉｐｔａｔ２の影響をなくし、１次の温度依存性がほとんどない基準電圧ＶＲＥＦＣを生成することが可能である。
【００７０】
VREFC＝R5/(R1+R2+R5+R6)・Vbe1+R5・(R1+R2)/(R1+R2+R5+R6)・Iptat    （式１１）
α=R5・(R1+R2)/(R1+R2+R6)                     （式１２）
VREFI=(R5+R6)/(R1+R2+R5+R6)・Vbe1+[(R1+R2)・（R5+R6)/(R1+R2+R5+R6)+R3｝・Iptat+(R1+R2)・｛（R5+R6)・(R1+R2+R6)- （R1+R2)・R5]/[(R1+R2+R5+R6)・(R1+R2+R6)]・Iptat2  （式１３）
図１１は、図１０の左側に示す基準電圧ＶＲＥＦＩ，ＶＲＥＦＣを生成する回路（リファレンス部８）を用いて、図９のオシレータ部９から出力されるクロック信号の周波数を温度補正しない場合、１次温度係数補正を実施した場合、ならびに１次温度係数補正と２次温度係数補正とを実施した場合の周波数の温度依存性の一例を示したものである。
【００７１】
図１０に示した回路構成は、図６に示した回路構成と比較して、電圧ＶＢＧＲを抵抗分圧することで、図１２に示すように２つの共通の基準電位ＶＳＳが存在する。この回路は、発振周波数の基準電圧である基準電津ＶＲＥＦＣ、および基準電圧ＶＲＥＦＩを生成するため、これら２つの共通の基準電位ＶＳＳ間のレベルに電位差が生ずると誤差として現れるため、できる限り寄生抵抗が付かないレイアウトが望ましい。
【００７２】
図１３は、図１２に示した回路構成における一例を示したレイアウト図である。
【００７３】
図１３において、左上方には、抵抗Ｒ３００がレイアウトされており、右上方には、抵抗Ｒ１００がレイアウトされている。抵抗Ｒ３００と、抵抗Ｒ１００との間には、トランジスタＱ１００がレイアウトされている。
【００７４】
そして、抵抗Ｒ３００、トランジスタＱ１００、ならびに抵抗Ｒ１００の下方には、抵抗Ｒ２００がレイアウトされている。また、抵抗Ｒ１００と抵抗Ｒ３００との間には、基準電位を供給する基準電位電源配線ＨＶＳＳがレイアウトされている。
【００７５】
このように、抵抗Ｒ１００と抵抗Ｒ３００とを基準電位電源配線ＨＶＳＳを挟んで、近傍かつ向かい合うようにレイアウトすることによって、２つの共通の基準電位ＶＳＳ間の寄生抵抗を小さくすることができるので、図１３の○印に示すように、互いの基準電位ＶＳＳ間をできる限り最短で結ぶことが最適である。
【００７６】
それにより、本実施の形態１によれば、リファレンス部８が、オシレータ部９の発振周波数の温度依存性補正に必要な正の１次と２次の温度係数を持った基準電圧ＶＲＥＦＩ、および１次の温度依存性がほとんどない基準電圧ＶＲＥＦＣを生成することができるので、温度依存性が少ない、高精度なクロック信号ＣＫＯＵＴを生成することができる。
【００７７】
（実施の形態２）
図１４は、本発明の実施の形態２による電流生成部における回路構成の一例を示した説明図、図１５は、図１４の電流生成部における回路構成の他例を示した説明図、図１６は、図１４の電流生成部をＭＯＳトランジスタにより構成した例を示す説明図である。
【００７８】
本実施の形態２において、図１４〜図１６は、前記実施の形態１における図５の電流生成部１７の他の例をそれぞれ示した回路構成である。
【００７９】
図１４においては、電流生成部１７がトランジスタＱ１０〜Ｑ１３から構成されている。この回路においても、前述した式（３）で表される正の２次温度係数をもった電流Ｉｐｔａｔ２を生成することが可能ではある。
【００８０】
なお、図１４の回路では、バイポーラ素子のトランジスタＱ１０のベース−エミッタ間電圧Ｖｂｅ１０、ならびにトランジスタＱ１１のベース−エミッタ間電圧Ｖｂｅ１１が飽和動作する電圧の和（Vbe10+Vbe11）以上の動作電圧でないと回路動作しない。
【００８１】
一方、前記実施の形態１の図５に示した回路では、バイポーラ素子のトランジスタＱ１０のベース−エミッタ間電圧Ｖｂｅ１０と抵抗Ｒ１０にかかる電位差R10（Iptat+Iptat2）の電圧の和（Vbe10+ R10（Iptat+Iptat2））となるが、回路定数調整により、Vbe11＞R10（Iptat+Iptat2）とすることができるため、図５の回路が低電圧動作可能である。
【００８２】
ただし、図１４の回路は抵抗が不要となるため、動作電圧が十分高い領域で使用されるのであれば、抵抗不要の分面積が小さいメリットがある。
【００８３】
また、図１５に示す電流生成部１７においては、トランジスタＱ１０〜Ｑ１３、ならびに第１の抵抗である抵抗Ｒ１０、第２の抵抗であるＲ２０からなる。図１５に示す回路も式（３）で表される正の２次温度係数をもった電流Ｉｐｔａｔ２を生成することが可能ではある。
【００８４】
なお、バイポーラ素子のトランジスタＱ１３のベース−エミッタ間電圧Ｖｂｅ１３と抵抗Ｒ２０にかかる電位差R20（Iptat）の電圧の和（Vbe13+ R20（Iptat））以上の動作電圧でないと回路動作しないが、回路定数調整により、図１４のVbe11＞R10（Iptat+Iptat2）とすることができるため、図５と同程度の低電圧動作可能である。
【００８５】
図１６は、トランジスタをバイポーラ素子ではなくＭＯＳトランジスタにより構成した例を示したものである。この場合、電流生成部１７は、ＮチャネルＭＯＳからなるトランジスタＮＭ１００〜ＮＭ１０３、および抵抗Ｒ１００などからなる。
【００８６】
トランジスタＮＭ１００〜ＮＭ１０３は、バイポーラ素子に似た動作をさせる必要があるため、弱反転（サブスレッショルド）領域で動作させる必要がある。弱反転領域におけるＭＯＳトランジスタのドレイン電流は、式（１４）のようなexp式になることが知られている。
【００８７】
Id=(W/L)・It・exp[(Vgs-Vt)/（n・Vt）]・[1- exp(-Vds/Vt）]   （式１４）
W：ゲート幅、L：ゲート長、It:Vgs=VtかつW/L=1でVds>>Vtの時のドレイン電流、Vgs:ゲート・ソース間電圧、Vt:しきい値、Vds：ドレイン・ソース間電圧、n:係数
なお、弱反転領域でＭＯＳトランジスタを動作させる必要があるため、図１６の回路に流す正の１次の温度係数をもった電流Ｉｐｔａｔの電流量に制限がある。また、図１６はＮチャネルＭＯＳトランジスタにより構成した例を示したが、ＰチャネルＭＯＳトランジスタへの置き換えも可能である。図１４、および図１５のバイポーラ素子のトランジスタも図１６と同様、ＭＯＳトランジスタに置き換えることが可能である。
【００８８】
（実施の形態３）
図１７は、本発明の実施の形態３による電流生成部の一例を示す説明図である。
【００８９】
本実施の形態３においては、電流生成部１７を、図１７に示すように、抵抗Ｒ５０，Ｒ６０，Ｒ７０、バイポーラ素子のトランジスタＱ５０，Ｑ６０，Ｑ７０以外に、ＭＯＳトランジスタなどで構成されるオペアンプＡＭＰ５０，ＡＭＰ６０，ＡＭＰ７０とカレントミラー回路を構成するＮチャネルＭＯＳのトランジスタＰＭ５０，ＰＭ５１，ＰＭ６０，ＰＭ６１，ＰＭ７０，ＰＭ７１、およびＮチャネルＭＯＳのトランジスタＮＭ６１，ＮＭ６２、抵抗Ｒ５１，Ｒ６１，Ｒ７０からなる電圧−電流変換回路を用いて構成される。
【００９０】
図１７の回路においても、式（３）で表される正の２次温度係数をもった電流Ｉｐｔａｔ２を生成することができる。
【００９１】
なお、オペアンプＡＭＰ５０，ＡＭＰ６０，ＡＭＰ７０を構成するＭＯＳトランジスタなどが飽和動作する以上の電圧でないと回路動作しないが、回路定数調整により、図１４の動作下限電圧（Vbe10+Vbe11）以下とすることができるため、図５と同程度の低電圧動作可能である。
【００９２】
ただし、オペアンプは、一般に入力オフセット電圧をもつため、生成する電流Ｉｐｔａｔ２に影響しないようにオフセット電圧を低減することが必要となる。
【００９３】
（実施の形態４）
図１８は、本発明の実施の形態４による電流生成部の一例を示す説明図、図１９は、図１８の電流生成部の他の例を示す説明図、図２０は、図１８の電流生成部のさらに他の例を示す説明図である。
【００９４】
本実施の形態４において、図１８は、前記実施の形態１の図１０に示した基準電圧生成部１７の他の回路構成の一例を示した説明図である。
【００９５】
この場合、基準電圧生成部１８は、バイポーラ素子のトランジスタＱ１、および抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ６から構成されている。
【００９６】
図１８において、正の２次温度係数をもった電流Ｉｐｔａｔ２がない場合を考えると、基準電圧ＶＲＥＦＩは、正の１次温度係数をもった電圧、基準電圧ＶＲＥＦＣは、１次の温度依存性がほとんどない電圧となる。
【００９７】
なお、基準電圧ＶＲＥＦＩの電圧レベルは、電圧ＶＢＧＲ２以下となるため、図１０に比べ低い。ここで、正の２次温度係数をもった電流Ｉｐｔａｔ２が有る場合を考えると、基準電圧ＶＲＥＦＩには、正の１次温度係数に正の２次温度係数が重畳された電圧となるのに対し、αを調整することで、基準電圧ＶＲＥＦＩに正の２次温度係数を加えるため注入した電流Ｉｐｔａｔ２の影響をなくし、１次の温度依存性がほとんどない電圧である基準電圧ＶＲＥＦＣを生成することが可能である。
【００９８】
VREFC＝R5/(R1+R2+R5+R6)・Vbe1+R5・(R1+R2)/(R1+R2+R5+R6)・Iptat   （式１５）
α=R5・(R1+R2)/(R1+R2+R6)                              （式１６）
VREFI=-R1/(R1+R2+R5+R6)・Vbe1+(R1+R2)・（R5+R6)/(R1+R2+R5+R6)・Iptat+(R1+R2)・｛（R5+R6)・(R1+R2+R6)-R1+R2)・R5]/[(R1+R2+R5+R6)・(R1+R2+R6)]・Iptat2（式１７）
また、図１９に示す基準電圧生成部１８は、図１０におけるバイポーラ素子のトランジスタＱ１と抵抗Ｒ１，Ｒ２の接続を入れ替えたものである。
【００９９】
図１９の場合、図１０と同じく基準電圧ＶＲＥＦＩには、正の１次温度係数に正の２次温度係数が重畳された電圧となるのに対し、αを調整することで、基準電圧ＶＲＥＦＩに正の２次温度係数を加えるため注入した電流Ｉｐｔａｔ２の影響をなくし、１次の温度依存性がほとんどない電圧となる基準電圧ＶＲＥＦＣを生成することが可能である。
【０１００】
なお、図１９において、バイポーラ素子のトランジスタＱ１として標準ＣＭＯＳプロセスで形成可能な縦型寄生ＮＰＮバイポーラトランジスタを用いている場合、これを縦型寄生ＰＮＰバイポーラトランジスタに置き換えることが可能となる。
【０１０１】
たとえば、縦型寄生ＮＰＮバイポーラトランジスタではエミッタがＮ＋拡散、ベースがＰＷＥＬＬ、コレクタがＢｏｔｔｏｍＮＷＥＬＬになるのに対し、縦型寄生ＰＮＰバイポーラトランジスタでは、エミッタがＰ＋拡散、ベースがＮＷＥＬＬ、コレクタがＰ型半導体基板となるため、図１９に示すように、コレクタ電位をＰ型半導体基板である基準電位ＶＳＳ以外に接続できないためである。
【０１０２】
さらに、図２０に示す基準電圧生成部１８は、図１０の基準電圧生成部１８のさらに他の回路構成を示した説明図である。なお、基準電圧ＶＲＥＦＩの１次温度係数は、図８と同じく負である。
【０１０３】
この場合、図示するように、基準電圧生成部１８は、図１０の基準電圧生成部１８の構成から、抵抗Ｒ３，Ｒ４を削除した構成となっている。
【０１０４】
基準電圧ＶＲＥＦＩのみで１次が負、２次が正の温度依存性をキャンセル（基準電圧ＶＲＥＦＣは温度依存性の小さい基準電圧を使用）する場合を考えると、図２０に示す回路構成で基準電圧ＶＲＥＦＣ，ＶＲＥＦＩを生成することができる。
【０１０５】
VREFC＝R5/(R1+R2+R5+R6)・Vbe1+R5・(R1+R2)/(R1+R2+R5+R6)・Iptat    （式１８）
α=R5・(R1+R2)/(R1+R2+R6)    （式１９）
VREFI=(R2+R5+R6)/(R1+R2+R5+R6)・Vbe1+R1・（R5+R6) /(R1+R2+R5+R6)｝・Iptat
+R1・｛（R5+R6)・(R1+R2+R6)-（R1+R2)・R5]/(R1+R2+R5+R6)・Iptat2    （式２０）
なお、負の１次温度係数をもった電圧に重畳させて負の２次温度係数をもった基準電圧を生成する場合は、図２０において、正の２次温度係数をもった電流Ｉｐｔａｔ２を抵抗とバイポーラ素子のトランジスタからなる回路に加算していた接続箇所から減算（電流を引き抜く）することで実現できる。
【０１０６】
（実施の形態５）
図２１は、本発明の実施の形態５による図１２に示した回路構成におけるレイアウトの一例を示した説明図である。
【０１０７】
本実施の形態５において、図２１は、前記実施の形態１の図１３に示したレイアウトの他の例を示した説明図である。
【０１０８】
前述したように、図１２に示した回路構成において、基準電圧ＶＲＥＦＣ、および基準電圧ＶＲＥＦＩをそれぞれ生成するため、これら２つの共通の基準電位ＶＳＳ間のレベルに電位差が生ずると誤差として現れるため、できる限り寄生抵抗が付かないレイアウトが望ましい。
【０１０９】
図２１において、上方には、抵抗Ｒ３００がレイアウトされており、該抵抗Ｒ３００の左下方には、トランジスタＱ１００がレイアウトされている。また、抵抗Ｒ３００の右下方には、抵抗Ｒ１００がレイアウトされている。トランジスタＱ１００、および抵抗Ｒ１の下方には、抵抗Ｒ２００がレイアウトされている。そして、抵抗Ｒ１００と抵抗Ｒ２００との間には、基準電位ＶＳＳを供給する基準電位電源配線ＨＶＳＳがレイアウトされている。
【０１１０】
この場合も、図２１の丸印に示すように、２つの共通の基準電位ＶＳＳ間の寄生抵抗が小さくなるように、基準電位電源配線ＨＶＳＳを介して抵抗Ｒ１００，Ｒ２００が近傍かつ向かい合うようにレイアウトを行い、互いの基準電位ＶＳＳ間をできる限り最短で結ぶことが最適である。
【０１１１】
（実施の形態６）
図２２は、本発明の実施の形態６による電流生成部１７を構成するバイポーラ素子のトランジスタにおけるレイアウトの一例を示す説明図、図２３は、図２２の他の例を示した説明図である。
【０１１２】
本実施の形態６において、図２２、および図２３は、電流生成部１７を構成するバイポーラ素子のトランジスタＱ１０〜Ｑ１３のレイアウトの一例を示した説明図である。
【０１１３】
図２２では、左上方にトランジスタＱ１１がレイアウトされており、その右側には、トランジスタＱ１３がレイアウトされている。また、トランジスタＱ１１の下方には、トランジスタＱ１０がレイアウトされており、その右側には、トランジスタＱ１２がレイアウトされている。
【０１１４】
このように、トランジスタＱ１１〜Ｑ１３は、レイアウトルールで可能な範囲で近傍に等距離でレイアウトすることによって、図中ペアと記載した箇所の相対精度がよい。図５、および図１５による回路構成の場合、トランジスタＱ１０とトランジスタＱ１１、およびトランジスタＱ１２とトランジスタＱ１３がカレントミラーのペアとなるために、図２２に示すレイアウト配置が適している。
【０１１５】
図２３においては、左側から右側にかけて、トランジスタＱ１１、トランジスタＱ１２、トランジスタＱ１０、トランジスタＱ１３がそれぞれレイアウトされている。この場合、トランジスタＱ１１とトランジスタＱ１２、トランジスタＱ１２とトランジスタＱ１０、トランジスタＱ１０とトランジスタＱ１３がレイアウトルールで可能な範囲で近づくように等間隔でレイアウトされるために、図中ペアと記載した箇所の相対精度がよい。
【０１１６】
よって、図１４に示した回路では、トランジスタＱ１０とトランジスタＱ１２、トランジスタＱ１０とトランジスタＱ１３がカレントミラーのペアとなるために、図２３に示したレイアウトが適している。
【０１１７】
なお、図２３において、トランジスタＱ１０とトランジスタＱ１２とを入れ替えた場合には、図５、および図１５のレイアウトとして適した配置にもなる。
【０１１８】
（実施の形態７）
図２４は、本発明の実施の形態７によるリファレンス部８の一例を示す説明図、図２５は、図２４のリファレンス部に用いられる基準電圧発生回路の一例を示す説明図である。
【０１１９】
本実施の形態７において、図２４は、前記実施の形態１の図２に示したリファレンス部８の構成の他の例を示す説明図である。
【０１２０】
この場合、リファレンス部８は、基準電圧生成部１８におけるカレントミラー回路（トランジスタＰＭ１０，ＰＭ１１，ＮＭ１０，ＮＭ１１）を削除し、基準電圧発生回路１１から供給される正の１次の温度係数を持った電流Ｉｐｔａｔが、抵抗Ｒ４の一方の接続部、トランジスタＱ１０のエミッタとベース、トランジスタＱ１１のベース、トランジスタＱ１２のエミッタとベース、トランジスタＱ１３のベース、およびトランジスタＮＭ２１，ＭＮ２２のゲート、トランジスタＭＮ２１の一方の接続部にそれぞれ入力される構成とする。
【０１２１】
また、図２５は、図２４のリファレンス部８に用いられる基準電圧発生回路１１の一例を示した説明図である。
【０１２２】
基準電圧発生回路１１は、図３のリファレンス部８に、ＰチャネルＭＯＳのトランジスタＰＭ６ｂ〜ＰＭ８ｂが新たに追加された構成となっている。トランジスタＰＭ６ｂ〜ＰＭ８ｂの一方の接続部には、電源電圧Ｖ０が供給されており、該トランジスタＰＭ６ｂ〜ＰＭ８ｂの他方の接続部には、アンプＡＭＰ０ｂの出力部が接続されている。
【０１２３】
そして、トランジスタＰＭ５ｂの他方の接続部から出力される電流Ｉｐｔａｔが抵抗Ｒ４（図２４）の一方の接続部に供給されており、トランジスタＰＭ６ｂの他方の接続部から出力される電流ＩｐｔａｔがトランジスタＱ１０のエミッタとベースとトランジスタＱ１１のベースとに供給される。
【０１２４】
また、トランジスタＰＭ７ｂの他方の接続部から出力される電流ＩｐｔａｔがトランジスタＱ１２のエミッタとベースとトランジスタＱ１３のベースとに供給され、トランジスタＰＭ８ｂの他方の接続部から出力される電流ＩｐｔａｔがトランジスタＮＭ２１，ＭＮ２２のゲート、およびトランジスタＭＮ２１の一方の接続部にそれぞれ供給される構成となっている。
【０１２５】
その他の接続構成については、図３と同様となっている。このように、リファレンス部８のカレントミラー回路（トランジスタＰＭ１０，ＰＭ１１，，ＮＭ１０，ＮＭ１１）を削除することにより、レイアウト面積を低減することができる。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２７】
本発明は、動作クロックを内部生成する発振回路を備えた半導体集積回路装置における高精度なクロック信号の生成技術に適している。
【符号の説明】
【０１２８】
１  半導体集積回路装置
２  オシレータモジュール
３  電源モジュール
４  ＲＡＭ
５  ＣＰＵ
６  不揮発性メモリ
７  Ｉ／Ｏ部
８  リファレンス部
９  オシレータ部
１０  バイアス電流生成回路
１１  基準電圧発生回路
１２  参照電圧発生回路
１３  降圧レギュレータ
１４  ＲＡＭ用レギュレータ
１５  ＣＰＵレギュレータ
１６  Ｖ−Ｉ変換部
１７  電流生成部
１８  基準電圧生成部
１９  電圧制御発振器
２０  電圧変換回路
２１  積分器
２２  電流−電圧変換器
２３  制御波形発生器
ＰＭ１０トランジスタ
ＰＭ２０〜ＰＭ２５  トランジスタ
ＰＭ３０，ＰＭ３１  トランジスタ
ＰＭ５０，ＰＭ５１  トランジスタ
ＰＭ６０，ＰＭ６１  トランジスタ
ＰＭ７０，ＰＭ７１  トランジスタ
ＰＭ１１  トランジスタ
ＰＭ０ｂ〜ＰＭ８ｂ  トランジスタ
ＰＭ２ｃ，ＰＭ４ｃ  トランジスタ
ＮＭ１０，ＮＭ１１  トランジスタ
ＮＭ２０〜ＮＭ２５  トランジスタ
ＮＭ３０，ＮＭ３１  トランジスタ
ＮＭ６１，ＮＭ６２  トランジスタ
ＮＭ１００〜ＮＭ１０３  トランジスタ
Ｑ０ｂ〜Ｑ３ｂ，Ｑ１  トランジスタ
Ｑ１０〜Ｑ１３  トランジスタ
Ｑ５０，Ｑ６０，Ｑ７０  トランジスタ
Ｒ１〜Ｒ６，Ｒ２ｂ，Ｒ３ｂ  抵抗
Ｒ５１，Ｒ６１，Ｒ７０  抵抗
Ｒ１００，Ｒ２００，Ｒ３００  抵抗
ＴＧ０〜ＴＧ３  スイッチ
ＤＥＣ  デコーダ
ＡＭＰ０ｂ，ＡＭＰ１ｂ  アンプ
ＡＭＰ５０，ＡＭＰ６０，ＡＭＰ７０  アンプ
ＨＶＳＳ  基準電位電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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