(57)【要約】【課題】パワーＭＯＳトランジスタのサイズの縮小を図り、ソース・ドレイン間絶縁破壊電圧の低下を防止する。【解決手段】Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。また、Ｎ＋型ソース層１８の底面の直下のＰ型ベース層１３内にＰ＋型コンタクト層１７を形成するため、従来に比して、Ｐ＋型コンタクト層１７のＮ＋ソース層１８に対する面積占有率を大きくできる。この結果、ＮＰＮ寄生トランジスタがオンすることを妨げる事ができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の直下の前記第１の半導体層の内部に形成された第１導電型の第３の半導体層と、
前記第２の半導体層を貫通し前記第３の半導体層内まで延在するくぼみ部と、
前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続して形成された導電電極と、を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の第１の半導体層に形成された第２導電型の第２の半導体層と、
前記第２の半導体層を貫通し前記第１の半導体層内まで延在するくぼみ部と、
前記くぼみ部内の前記第１の半導体層に形成された第１導電型の第３の半導体層と、
前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続して形成された導電電極と、を具備することを特徴とする半導体装置。
【請求項３】
前記くぼみ部を除く前記第２の半導体層に接続する導電電極を具備することを特徴とする請求項１又は請求項２の半導体装置。
【請求項４】
前記半導体装置が前記第２の半導体層をソース層とするパワーＭＯＳトランジスタであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体装置が前記第２の半導体層をエミッタ層とするＩＧＢＴであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
第１導電型の第１の半導体層に第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の直下の前記第１の半導体層の内部に第１導電型の第３の半導体層を形成する工程と、
前記第２の半導体層を貫通し前記第３の半導体層内まで延在するくぼみ部を形成する工程と、
前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続する導電電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型の第１の半導体層に第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層を貫通し前記第１の半導体層内まで延在するくぼみ部を形成する工程と、
前記くぼみ部内の前記第１の半導体層に第１導電型の第３の半導体層を形成する工程と、
前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続する導電電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記くぼみ部を除く前記第２の半導体層に接続する導電電極を有することを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に寄生バイポーラトランジスタによるリーク電流が低減され、且つチップサイズの縮小されたパワーＭＯＳトランジスタ及びその製造方法に係るものである。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。
【０００３】
係るパワーＭＯＳトランジスタの断面構造は、例えば図７（Ｂ）に簡略化して示したとおりである。同図は、ＮチャネルＭＯＳトランジスタの構成で表示している。即ち、Ｐ型半導体基板５１、Ｎ−型ドレイン層５２、Ｎ＋型ドレイン層５７、Ｐ型ベース層５３、Ｎ＋型ソース層５６、Ｐ＋型コンタクト層５８、ゲート絶縁膜５４及びゲート電極５５から構成される。図７（Ａ）は図７（Ｂ）からＰ＋型コンタクト層５８を除いた構成である。パワーＭＯＳトランジスタの動作を考えるとＰ＋型コンタクト層５８の存在しない図７（Ａ）の構成で十分とも思える。
【０００４】
しかし、図７（Ａ）に示すＰ＋型コンタクト層５８が存在しないパワーＭＯＳトランジスタにおいて、Ｎ＋型ドレイン層５７に正電圧＋Ｖｄを印加し、Ｎ＋型ソース層５６及びＰ型半導体基板５１を接地し、ゲート電極５５に正電圧を印加してパワーＭＯＳトランジスタをオンさせた場合以下の問題が生じる。即ち、パワーＭＯＳトランジスタをオンして、Ｎ＋型ソース層５６からＮ＋型ドレイン層５７に向け電子電流を流すと、以下に示す理由により、Ｎ＋型ソース層５６をエミッタ、Ｐ型ベース層５３等をベース、Ｎ＋型ドレイン層５７をコレクタとするＮＰＮ寄生トランジスタがオンし、オン状態のパワーＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＶＤＳが低下してブレークダウンするという問題である。
【０００５】
パワートランジスタがオンするとＮ＋型ソース層５６から電子がチャネル層を通りＮ−型ドレイン層５２内に流れ込み、Ｎ−型ドレイン層５２内の高電界により加速されＮ＋型ドレイン層５７に流れ込む。この場合、Ｎ−型ドレイン層５２で加速された電子は高エネルギーを有するホットエレクトロンになりＮ−型ドレイン層５２内で格子等に作用して多数の電子、正孔対を発生させる。図７（Ａ）の丸印で囲ったｅ―はホットエレクトロンであり、ｅ―、ｅ＋はホットエレクトロンの作用により発生した電子、正孔対である。
【０００６】
このようにして発生した電子はＮ＋型ドレイン層５７に流れ込むが、正孔は接地電位をもつＮ＋ソース層５６及びＰ型半導体基板５１側に向かって流れる。Ｎ＋型ソース層５６に達した正孔はそのポテンシャルバリアに阻まれ、Ｎ＋ソース層５６の周辺に分布し、ポテンシャルバリアの無いＰ型半導体基板５１から接地ラインに流れ出るのでＰ型ベース層５３等に＋→−で示す電位勾配が生じる。従ってＰ型ベース層５３や、Ｐ型半導体基板５１の電位は接地電位であるＮ＋型ソース層５６の電位より高くなる。
【０００７】
その結果、前述のＮ＋型ソース層５６をエミッタ、Ｐ型ベース層５３等をベース、Ｎ＋型ドレイン層５７をコレクタとするＮＰＮ寄生トランジスタは、ベース層となるＰ型ベース層５３の電位がエミッタ層となるＮ＋型ソース層５６の電位より高くなるのでオンし、Ｎ＋型ソース層５６からＰ型ベース層５３に向け電子電流が流れる。Ｐ型ベース層５３に流れ込んだ電子電流は正電圧＋Ｖｄを有するＮ＋型ドレイン層５７に流れ込む。結果的にパワーＭＯＳトランジスタがブレークダウンする問題が発生する。
【０００８】
それに対して、図７（Ｂ）に示すＰ＋型コンタクト層５８がＮ＋型ソース層５６と並列に且つＰ型ベース層５３内まで延在して形成されている場合、上記ＮＰＮ寄生トランジスタがオンするという問題は生じにくい。ホットエレクトロンによりＮ−型ドリフト層５２内で電子、正孔対が発生し、電子がＮ＋型ドレイン層５７に流れ込むのは図７（Ａ）の場合と変わらないが正孔については事情が異なる。
【０００９】
接地電位のＮ＋型ソース層５６に向かう正孔の殆どは、図７（Ａ）の場合と異なりＮ＋型ソース層５６に並列に且つＰ型ベース層５３内まで延在して形成された正孔のポテンシャルバリアとならないＰ＋型コンタクト層５８が存在するので、そこに向かって流れ込む。従って、Ｎ＋型ソース層５６の電位とＮ＋型ソース層５６の近傍のＰ型ベース層５３の電位はいずれも接地電位となり上述のＮＰＮ寄生バイポーラがオンする確率は低くなる。
【００１０】
但し、小電流ＭＯＳトランジスタの場合と異なり、パワーＭＯＳトランジスタの場合大電流を流す必要があるためゲート幅を広くしなければならない。当然ゲート領域に隣接するＮ＋型ソース層５６の面積も広くなるので、全てのＮ＋型ソース層５６に向かって流れてくる正孔を吸い込むためにはＰ＋型コンタクト層５８を広範な位置に設置しなければならない。
【００１１】
図８にパワーＭＯＳトランジスタのソース領域５９、ゲート領域６０、ドレイン領域６１及びＰ＋型コンタクト領域６２の一部を平面図で示す。大電流パワーＭＯＳトランジスタでは、上記各領域が複数本づつストライプ上に配置されている。なお、ソース領域５９とはＮ＋型ソース層５６が形成された領域で、ゲート領域６０とはゲート絶縁膜５４上にゲート電極５５が形成された領域、ドレイン領域とはＮ＋型ドレイン層５７が形成された領域、Ｐ＋型コンタクト領域６２とはＰ＋型コンタクト層５８が形成された領域である。×印の入った四角形の６３、６４、６５は層間絶縁膜に形成されたコンタクト用開口である。
【００１２】
図８（Ａ）はソース領域５９内にＰ＋型コンタクト領域６２が形成されない、即ちＰ＋型コンタクト層５８が存在しないパワーＭＯＳトランジスタの平面図である。図８（Ｂ）はソース領域５９内にＰ＋型コンタクト領域６２が一定の間隔を置いて形成されたパワーＭＯＳトランジスタ、図８（Ｃ）はソース領域５９の中にソース領域５９全長に渡ってＰ＋型コンタクト６２領域を形成したパワーＭＯＳトランジスタの平面図である。
【００１３】
図９は図８のソース領域５９内のＰ＋型コンタクト領域６２の占有状態の違いによりパワーＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＶＤＳがどのように変化するかを、所定の規格のパワーＭＯＳトランジスタについて調査した結果を示すグラフである。横軸のＡ〜Ｃはそれぞれ、図８（Ａ）〜図８（Ｃ）のＰ＋型コンタクト領域６２がソース領域５９を占有する状態に対応する。
【００１４】
即ちグラフの横軸のＡはソース領域５９内にＰ＋型コンタクト層６２が存在しない状態、グラフのＢはソース領域５９内にＰ＋型コンタクト層６２が一定の間隔をおいて形成された状態、グラフのＣは、ソース領域５９内にＰ＋型コンタクト層６２がソース領域５９の全長に形成された状態を示す。ソース領域５９内のＰ＋型コンタクト領域６２の占有率が高くなるにつれソース・ドレイン間絶縁破壊電圧ＶＤＳは改善され寄生トランジスタの影響の無い本来の絶縁耐圧値に近づくのが分かる。
【００１５】
一般にＭＯＳトランジスタにおいて、Ｎ＋型ソース層５６と並列に形成され且つＰ型ベース層内に延在するＰ＋型コンタクト層５８を形成するのは周知事実であり種々の先行技術に開示されている。以下の特許文献１にも開示されている
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平９−１３９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前述の如く、パワーＭＯＳトランジスタのリーク電流増大の原因となるＮＰＮ寄生トランジスタのオン電流の影響を取り除くためには、図８に示すように、ソース領域５９内を占有するＰ＋型コンタクト領域６２の面積を大きくする必要がある。極論すれば、ソース領域５９の全領域にＰ＋型コンタクト領域６２を形成すればよい。しかし、ソース領域５９の全領域にＰ＋型コンタクト領域６２を形成した場合、図８（Ｃ）のようにコンタクト用開口６５を大きくしてもその上に形成される不図示のソース電極とＮ＋型ソース層５６との接触面積が、Ｐ＋型コンタクト領域６２の端部とコンタクト用開口６５で囲まれた狭い部分に限定されるので小さくならざるを得ない。
【００１８】
その場合、ソース電極から流れ込む電子電流の受け口であるソース電極と直接接触しているＮ＋型ソース層５６の面積が小さくなり電子電流に対する直列抵抗の増大を招くことになり実用的でない。また、Ｎ＋型ソース層５６と並列に形成されるＰ＋型コンタクト層５８の面積を大きくすれば、その分だけ図８のソース領域５９の幅を大きくする必要がありパワーＭＯＳトランジスタのチップサイズがその分だけ大きくならざるを得ない。
【００１９】
いかにすれば、Ｐ＋型コンタクト領域６２をできるだけ広く形成してＮＰＮ寄生トランジスタのオン動作によるソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防ぎ、且つソース領域５９の幅をできるだけ小さくする事ができるかが課題となる。
【発明の概要】
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、第１導電型の第１の半導体層に形成された第２導電型の第２の半導体層と、前記第２の半導体層の直下の前記第１の半導体層の内部に形成された第１導電型の第３の半導体層と、前記第２の半導体層を貫通し前記第３の半導体層内まで延在するくぼみ部と、前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続して形成された導電電極と、を具備することを特徴とする。
【００２１】
また、本発明の半導体装置は、第１導電型の第１の半導体層に形成された第２導電型の第２の半導体層と、前記第２の半導体層を貫通し前記第１の半導体層内まで延在するくぼみ部と、前記くぼみ部内の前記第１の半導体層に形成された第１導電型の第３の半導体層と、前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続して形成された導電電極と、を具備することを特徴とする。
【００２２】
また、本発明の半導体装置は、前記くぼみ部を除く前記第２の半導体層に接続する導電電極を具備することを特徴とする。
【００２３】
また、本発明の半導体装置は、前記半導体装置が前記第２の半導体層をソース層とするパワーＭＯＳトランジスタであることを特徴とする。
【００２４】
また、本発明の半導体装置は、前記半導体装置が前記第２の半導体層をエミッタ層とするＩＧＢＴであることを特徴とする。
【００２５】
また、本発明の半導体装置の製造方法は、第１導電型の第１の半導体層に第２導電型の第２の半導体層を形成する工程と、前記第２の半導体層の直下の前記第１の半導体層の内部に第１導電型の第３の半導体層を形成する工程と、前記第２の半導体層を貫通し前記第３の半導体層内まで延在するくぼみ部を形成する工程と、前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続する導電電極を形成する工程と、を有することを特徴とする。
【００２６】
また、本発明の半導体装置の製造方法は、第１導電型の第１の半導体層に第２導電型の第２の半導体層を形成する工程と、前記第２の半導体層を貫通し前記第１の半導体層内まで延在するくぼみ部を形成する工程と、前記くぼみ部内の前記第１の半導体層に第１導電型の第３の半導体層を形成する工程と、前記くぼみ部内に露出する前記第２の半導体層及び前記第３の半導体層に接続する導電電極を形成する工程と、を有することを特徴とする。
【００２７】
また、本発明の半導体装置の製造方法は、前記くぼみ部を除く前記第２の半導体層に接続する導電電極を有することを特徴とする。
【発明の効果】
【００２８】
本発明の半導体装置及びその製造方法によれば、パワーＭＯＳトランジスタのサイズを小さくする事ができる。また、寄生トランジスタがオンし難くなるためソース・ドレイン間絶縁破壊電圧の低下を防止する事ができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態における半導体装置を示す平面図である。
【図２】本発明の第１の実施形態における半導体装置を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置を示す平面図である。
【図５】本発明の第２の実施形態における半導体装置を示す断面図である。
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図７】Ｐ＋型コンタクト層の存在の有無による寄生バイポーラトランジスタのオン動作について説明する断面図である。
【図８】従来のパワーＭＯＳトランジスタのＰ＋コンタクト層の形成の有無を示す平面図である。
【図９】従来のパワーＭＯＳトランジスタのＰ＋コンタクト層の大きさとソース・ドレイン間絶縁破壊電圧との関係を示すグラフである。
【発明を実施するための形態】
【００３０】
〔第１の実施形態〕
本発明の第１の実施形態について、図１及び図２に基づいて説明する。なお、以降の図面では発明の要旨であるＰ＋型コンタクト層１７の構成について解かれば良いのでソース形成領域１を中心とした領域のみを表示し説明を進める。図１は、本実施形態のパワーＭＯＳトランジスタの平面図であり、２つのゲート領域３に挟まれたソース領域１、ソース領域１内に形成されたＰ＋型コンタクト領域２及びソース領域１に形成されたコンタクト用開口５、Ｐ＋型コンタクト領域２に形成されたコンタクト用開口６を表示している。また、ゲート領域３の外側両側にはドレイン領域４が表示される。なお、本実施形態では横型ＮチャネルパワーＭＯＳトランジスタを例として説明する。
【００３１】
図２（Ａ）は図１のＡ−Ａ断面図であり、図２（Ｂ）は図１のＢ−Ｂ断面図である。Ｐ型半導体基板１１の中にＮ−型ドレイン層１２、Ｐ型ベース層１３が形成される。また、Ｐ型ベース層１３の中にはＮ＋型ソース層１８が形成され、Ｎ＋型ソース層１８の直下に、Ｎ＋型ソース層１８の底面と接触し、又は離間してＰ＋型コンタクト層１７が形成される。
【００３２】
ソース電極１９と接続するため層間絶縁膜２１に形成されるコンタクト用開口は、図２（Ａ）に示すようにＮ＋型ソース層１８の一部を露出するためのコンタクト用開口５と、図２（Ｂ）に示すように、Ｎ＋型ソース層１８の一部をエッチング除去してＰ＋型コンタクト層１７内まで延在しＰ＋型コンタクト層１７の少なくとも一部を露出するためのコンタクト用開口６とからなり、異なる形態の２種類のコンタクト用開口が形成される。
【００３３】
図２（Ａ）、図２（Ｂ）に示すように、コンタクト用開口５内に露出したＮ＋型ソース層１８及びコンタクト用開口６内に露出したＮ＋型ソース層１８、Ｐ＋型コンタクト層１７のそれぞれに接続し、コンタクト用開口５、６を埋設するソース電極１９が共通に形成される。Ｐ型半導体基板１１上にはゲート絶縁膜１５を介してゲート電極１６が形成される。
【００３４】
本発明の特徴は、図２に示すように、Ｐ＋型コンタクト層１７が、Ｎ＋型ソース層１８の直下のＰ型ベース層１３内にＮ＋型ソース層１８の底面と接触又は離間して形成されること、並びに、図１に示すように、Ｐ＋型コンタクト層１７が形成されるＰ＋型コンタクト領域２がＮ＋型ソース層１８が形成されるソース領域１の幅方向に加え長さ方向にも重畳して形成されることである。即ち、Ｎ＋型ソース層１８の底面に広い面積でＰ＋型コンタクト層１７が形成される。
【００３５】
しかも、本実施形態では、従来の図８（Ｃ）に示すようなソース領域５９の表面側にソース領域５９と並列に露出するＰ＋型コンタクト領域６２は存在しない。図８（Ｃ）の場合は、ＮＰＮ 寄生トランジスタの影響を排斥してソース・ドレイン間絶縁破壊電圧ＶＤＳを高めるためＰ＋型コンタクト領域６２の幅を大きくしているが、ソース領域５９と不図示のソース電極との接触面積を確保するためＰ型コンタクト領域６２の幅は制限され、コンタクト用開口６５もソース領域５９を露出させる必要があることからも大きくせざるを得ない。
【００３６】
それに対して、本実施形態に係る発明では、Ｐ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成するのではなく、Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に、Ｎ＋型ソース層１８の幅と同程度の幅で形成する。従って、Ｐ型ベース層１３の表面部がＰ＋型コンタクト層１７の形成のために使用される事が無いので図８（Ｃ）の場合に比べてソース領域１の幅を小さくできる。従って、パワーＭＯＳトランジスタの全体のサイズを小さくする事ができる。
【００３７】
ソース領域１の幅が小さくできれば、コンタクト用開口５、６とＮ＋型ソース層１８のゲート端との距離も小さくなるのでコンタクト開口５、６も図８（Ｃ）のコンタクト用開口６４より小さくできる。本実施形態では図1に示すコンタクト用開口５、６を図２（Ａ）のＮ＋型ソース層１８のコンタクト用開口５と図２（Ｂ）のＰ＋型コンタクト層１７のコンタクト用開口６として構造を変えているが、全てのコンタクト用開口５、６を統一してコンタクト用開口６と同じ構造のみで形成しても良い。この場合でも、コンタクト用開口６内で左右に分断されたＮ＋型ソース層１８の間の空間はその中に形成されるソース電極１９で埋め込まれ一体のＮ＋型ソース層１８を形成することと同じことになり、電子電流に対する電流流路が確保されるからである。
【００３８】
また、本実施形態では、図８（Ｃ）のようにソース電極とＮ＋型ソース層５６の接触面積を確保するためＰ＋型コンタクト領域６２の幅を制限する必要がないため、Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の幅より狭い幅ではあるが、ソース電極１９との接触面積を気にすることなくＮ＋型ソース層１８の底面全体にわたって形成できる。従って、図８（Ｃ）の場合より更にソース・ドレイン間絶縁破壊電圧ＶＤＳを高める事ができる。即ち、ＮＰＮ寄生トランジスタの影響を排除できる究極のＰ＋型コンタクト層１７の構成が可能になる。上述のようにコンタクト用開口５、６をコンタクト用開口６の構造に統一した場合、全てのコンタクト用開口６でＰ＋型コンタクト層１７とソース電極１９の接続をすることも可能になる。この場合、Ｐ＋型コンタクト層１７の存在効果が更に高まりＮＰＮ寄生トランジスタの悪影響を低減できる。
【００３９】
それでは本実施形態における半導体装置の製造方法について、以下に図３に基づき説明する。図３（Ａ）に示すように、所定の工程を経てポリシリコン等からなるゲート電極１６がゲート絶縁膜１５上に形成され、Ｐ型ベース層１３が形成されたＰ型半導体基板１１を準備する。なお、簡略化のため、図２に示すＮ−型ドレイン層の表示は発明の要部を構成しないので省略する。次に、Ｐ型ベース層１３内に低加速で砒素（Ａｓ）イオンをイオン注入してＰ型ベース層１３内の浅い位置にＮ＋型ソース層１８を形成する。
【００４０】
次に、図３（Ｂ）に示すように、レジストマスク２０を用いて、中加速でボロン（Ｂ）イオンをイオン注入して、Ｎ＋型ソース層１８の底面より下部のＰ型ベース層１３内に平均飛程を有するボロン層によるＰ＋型コンタクト層１７を形成する。なお、上記ＡＳイオンとＢイオンの注入はその順序を逆にしても良い。その結果、上層にＮ＋型ソース層１８、下層にＮ＋型ソース層の幅と同程度の幅からなるＰ＋型コンタクト層１７が互いに接触または離間した状態に形成される。
【００４１】
図３（Ｂ）では接触した状態を示す。接触した方がＮ＋型ソース層１８の底面に対するＰ＋型コンタクト層１７の占有率が高くなり、ＮＰＮ寄生トランジスタのオンが防げるからである。なお、Ｐ＋型コンタクト層１７の横幅はチャネル領域に影響を与えない限りＮ＋型ソース層１８の幅より大きくしても良い。  次に図３（Ｃ）示すように、層間絶縁膜２１を所定のＣＶＤ法等で形成してから、該層間絶縁膜２１を不図示のレジストマスクによりエッチング等して、図２（Ａ）に示したようにコンタクト用開口５を複数形成する。
【００４２】
この結果、コンタクト用開口５にはＮ＋型ソース層１８が露出する。その後、コンタクト用開口５の一部をレジストマスク等で保護してレジストマスクで被覆されていないコンタクト開口６内に露出したＮ＋型ソース層１８の一部からＰ＋コンタクト層１７内部まで所定の異方性エッチング処理を行い、コンタクト用開口６にＮ＋ソース層１８を貫通しＰ＋コンタクト層１７内まで延在するくぼみ部２２を形成する。コンタクト用開口６のくぼみ部２２にＮ＋型ソース層１８、Ｐ＋型コンタクト層１７の一部が露出する。
【００４３】
なお、本実施形態の横型ＮチャネルパワーＭＯＳトランジスタの場合、コンタクト用開口５についてもコンタクト用開口６と同時に、Ｎ＋型ソース層１８とＰ＋型コンタクト層１７が露出するように形成することができる。Ｎ＋型ソース層１８をエッチングする際、不図示のＮ＋型ドレイン層もエッチングされ、図２に示すＮ−型ドレイン層１２内まで延在するくぼみ部が形成されるが、このくぼみ部内に後述するＡｌ等からなる導電膜が埋設されても不図示のＮ＋型ドレイン層とＮ−型ドレイン層１２が短絡されるだけで障害とならないからである。
【００４４】
このようにコンタクト用開口６に統一すればマスク工程が一回省略できるので利益は大きい。なお、ＣＭＯＳタイプのパワーＭＯＳトランジスタの場合はＮチャネルＭＯＳトランジスタのＮ＋型ドレイン層がウエル層等のＰ型半導体層内に形成されるためマスクの省略はできない。Ｎ＋型ドレイン層とＰ型半導体層が前記くぼみ部を埋設するＡｌ等からなる導電膜で短絡するからである。また、コンタクト用開口５、６より大きな開口を有する第２コンタクト開口処理を行い、新たにＮ＋型ソース層１８の一部を露出させても良い。Ｎ＋型ソース層１８とソース電極１９との接触面積を増やす為である。
【００４５】
この後、アルミニューム（Ａｌ）等からなる導電膜を全てのコンタクト用開口５、６内を含む半導体基板の表面全体にスパッタやＣＶＤ法で堆積する。次に所定の工程を経て該
導電膜をエッチングし、コンタクト開口５に露出するＮ＋型ソース層１８、並びにコンタクト開口６に露出するＮ＋型ソース層１８、Ｐ＋型コンタクト層１７と接続するソース電極１９を形成する。この後、パッシベーション膜を形成する作業等を行うことにより、半導体装置は完成する。
【００４６】
〔第２の実施形態〕
本発明の第２の実施形態について、以下に図４、図５に基づいて説明する。第１の実施形態と同一の構成は同一の符号で説明する。図４は本実施形態に係るパワーＭＯＳトランジスタの平面図であり、図５（Ａ）は図４のＣ−Ｃ断面図、図５（Ｂ）は図４のＤ−Ｄ断面図である。図４にはゲート領域３に挟まれたソース領域１、Ｐ＋型コンタクト領域２、コンタクト用開口７、８が示される。図１との相違点はＰ＋型コンタクト領域２が局所的に分離して存在する点である。図５（Ａ）にＮ＋型ソース層１８の下にＰ＋型コンタクト層１７が形成されていないことが示される。
【００４７】
図５（Ｂ）には図２（Ｂ）に示す場合と若干形状が異なるがくぼみ部２２を中心にＮ＋型ソース層１８の底面直下のＰ型ベース層１３内にＰ＋型コンタクト層１７が形成されているのが示される。なお、くぼみ部２２をＰ型ベース層１３内の深い領域まで形成してＰ＋型コンタクト層１７をＮ＋型ソース層１８から離間しても良い。しかしＮ＋型ソース層１８に対するＰ＋型コンタクト層１７の占有面積が少なくなると言う意味では不利になる。
【００４８】
本実施形態は図８（Ｂ）の改善を図るものである。図８（Ｂ）ではＮＰＮ寄生トランジスタの影響をできるだけ小さくするため、Ｐ＋型コンタクト領域６２がコンタクト用開口６４より大きな形で形成されている。そのため、ソース領域５９の幅がその分だけ広くなる。それに対して、本実施形態の場合も図４に示すように、Ｐ＋型コンタクト領域２がコンタクト用開口８より大きく形成されている。しかし、Ｐ＋型コンタクト領域２はソース領域１と同一平面に形成されるのではなく、その底面の下部に形成するためソース領域１の幅に対して何ら悪影響を与えない。従って、ソース領域１の幅を図８（Ｂ）の場合より狭くする事ができる。  また、図８（Ｂ）の場合はコンタクト用開口６４上に形成されるソース電極は、コンタクト用開口６４内にソース領域５９が露出しないことからＮ＋型ソース層５６とは完全に分離されるためＮチャネルパワーＭＯＳトランジスタの電流担体である電子電流の電流経路になりにくい。従って、係るＰ＋型コンタクト層領域６２をむやみに増やすことはできない。即ち、孤立したＰ＋型コンタクト層領域６２を増やすことによりＮＰＮ寄生トランジスタの影響を低減するには限界がある。
【００４９】
それに対して、本実施形態においては、図５（Ｂ）に示すように、Ｐ＋型コンタクト層１７上に形成されるソース電極１９は、エッチング除去され分断されたＮ＋型ソース層１８内をソース電極１９材料で埋め込み一体としてＮ＋型ソース層１８を形成することから電子電流の流れの障害となる事が無い。従って、図４に示すコンタクト用開口８の数を増やす事ができるので、図８（Ｂ）の場合に比べて、ＮＰＮ寄生トランジスタの悪影響を低減できる。上述のように、コンタクト用開口８に接触するソース電極１９は電子電流の電流経路の障害となる事が無いので、全てのコンタクト用開口をコンタクト用開口８と同じ構成にすることによりＮＰＮ寄生トランジスタの悪影響を更に低減できる。
【００５０】
次に、本実施形態の半導体装置の製造方法を図６に基づいて説明する。第１の実施形態との相違点はＰ＋型コンタクト層１７の形成が図４に示すコンタクト用開口８の形成の後になる点である。即ち、Ｎ＋ソース層１８の形成、その後の層間絶縁膜の形成までは、従来と同工程作業で処理する。
【００５１】
その後、図６に示すように、不図示のレジストマスクによりＣＶＤ法等により形成された層間絶縁膜２１にコンタクト用開口８を形成した後、連続してＮ＋型ソース層１８からＰ型ベース層１３の一部にかけて半導体層をエッチングしてＰ型ベース層１３内にくぼみ部２２を形成する。なお、コンタクト開口７の構成も残す場合は第１の実施形態で述べたと同様、コンタクト用開口７をレジストマスクで被覆してから前記くぼみ部２２を形成する。続いてＢイオンをイオン注入してＰ型ベース層１３内にＰ＋型コンタクト層１７を形成する。その後、図５（Ａ）、（Ｂ）に示すようにＡｌ等からなる導電膜を堆積して所定の工程を経てＰ＋型コンタクト層１７及びＮ＋型ソース層１８に接続するソース電極１９を形成する。以降所定の工程を経て半導体装置は完成する。
【００５２】
本発明の各実施形態では、横型のＮチャネルパワーＭＯＳトランジスタで説明を行ったが、それに限られるものではなく技術的思想が同様のＮ＋型エミッタ層と並列にＰ型ベース層内まで延在するＰ＋型コンタクト層を有するＩＧＢＴにも適用できることは言うまでも無い。またトレンチ構造のゲート電極を有するパワーＤＭＯＳトランジスタにも適用できＰチャネルパワーＭＯＳトランジスタにも適用できる。トレンチ底部にソース領域、コンタクト領域を形成するトレンチパワーＤＭＯＳ等にも適用できる。
【符号の説明】
【００５３】
１  ソース領域    ２  Ｐ＋型コンタクト領域    ３  ゲート領域    
４  ドレイン領域    ５、６、７、８  コンタクト用開口    １１  Ｐ型半導体基板
１２  Ｎ−型ドリフト層    １３  Ｐ型ベース層    １５  ゲート絶縁膜    
１６  ゲート電極    １７  Ｐ＋型コンタクト層    １８  Ｎ＋型ソース層
１９  ソース電極    ２０  レジストマスク    ２１  層間絶縁膜    ２２  くぼみ部
５１  Ｐ型半導体基板    ５２  Ｎ−型ドリフト層    ５３  Ｐ型ベース層    
５４  ゲート絶縁膜５５  ゲート電極    ５６  Ｎ＋型ソース層    
５７  Ｎ＋型ドレイン層    ５８  Ｐ＋型コンタクト層    ５９  ソース領域    
６０  ゲート領域    ６１  ドレイン領域    ６２  Ｐ＋型コンタクト領域    
６３、６４、６５  コンタクト用開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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