(57)【要約】【課題】表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。【解決手段】基体上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、前記基体及び前記第１膜を、水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、を備えたことを特徴とする成膜方法が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、
前記基体及び前記第１膜を、水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、
を備えたことを特徴とする成膜方法。
【請求項２】
前記第１温度は、４００℃以上４４０℃以下であり、
前記第２温度は、４９０℃以上５５０℃以下であることを特徴とする請求項１記載の成膜方法。
【請求項３】
前記第１膜の平均の厚さは、１ナノメートル以上、２ナノメートル以下であることを特徴とする請求項１または２に記載の成膜方法。
【請求項４】
前記第２膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて前記第２膜の少なくとも一部を形成する工程を含むことを特徴とする請求項１〜３のいずれか１つに記載の成膜方法。
【請求項５】
それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、
前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、
前記導電層形成工程は、
前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、
水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体層に設けられた第１ソース領域と、
前記半導体層に設けられ、第１方向において第１ソース領域に対向する第１ドレイン領域と、
前記半導体層において前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１トンネル絶縁膜と、
前記第１トンネル絶縁膜の上に設けられた第１浮遊ゲートと、
を有する第１トランジスタ部と、
前記第１方向に対して直交する第２方向において、前記第１トランジスタ部に隣接し、
前記半導体層に設けられた第２ソース領域と、
前記半導体層に設けられ、前記第１方向において前記第２ソース領域に対向する第２ドレイン領域と、
前記半導体層において前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、
前記第２チャネル領域の上に設けられた第２トンネル絶縁膜と、
前記第２トンネル絶縁膜の上に設けられた第２浮遊ゲートと、
を有する第２トランジスタ部と、
前記第１浮遊ゲートの前記第２浮遊ゲート側の側壁に接する第１部分、及び、前記第２浮遊ゲートの前記第１浮遊ゲート側の側壁に接する第２部分を有する絶縁膜と、
前記第１部分と前記第２部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第１導電層と、
前記第１導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第１導電層よりも低い第２導電層と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、成膜方法、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の絶縁膜としてシリコン酸化膜が多く用いられる。半導体装置の微細化に伴い、特に、微細な凹凸表面に表面の平坦性の優れたシリコン酸化膜を形成する技術が望まれている。
【０００３】
例えば、浮遊ゲートを用いたＮＡＮＤ型不揮発性半導体記憶装置において、隣接するメモリセルの浮遊ゲートの側壁を覆うようにシリコン酸化膜のＩＰＤ（Inter Poly Dielectric)膜が形成され、ＩＰＤ膜どうしの間にワード線となるシリコン膜が埋め込まれる。このシリコン膜の埋め込みには、シランガスが用いられることが多いが、この手法で形成されるシリコン膜の表面の平坦性は悪く、埋め込みが不完全になり易い。特に、メモリセルの微細化が進み、埋め込む凹部の幅が１０ｎｍ以下となった場合には、完全に埋め込まれる前に凹部においてガスの供給不足が発生し最終的に凹部にボイドが残ってしまう。このボイドは、メモリセルのカップリング比を低下させ、メモリセルの正常な動作を妨げる。
【０００４】
特許文献１には、アモルファスシリコンのＨＳＧ層の形成により静電容量を高めるようにされる半導体装置において、アモルファスシリコン膜の形成の初期にジシランを用いて低温で成膜した後に、シランを用いて高温で成膜する方法が開示されている。しかし、この方法を用いても表面の平坦性の優れたシリコン膜は得られない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１９５７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基体上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、前記基体及び前記第１膜を、水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、を備えたことを特徴とする成膜方法が提供される。
【０００８】
本発明の別の一態様によれば、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、前記導電層形成工程は、前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の別の一態様によれば、半導体層に設けられた第１ソース領域と、前記半導体層に設けられ、第１方向において第１ソース領域に対向する第１ドレイン領域と、前記半導体層において前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１トンネル絶縁膜と、前記第１トンネル絶縁膜の上に設けられた第１浮遊ゲートと、を有する第１トランジスタ部と、前記第１方向に対して直交する第２方向において、前記第１トランジスタ部に隣接し、前記半導体層に設けられた第２ソース領域と、前記半導体層に設けられ、前記第１方向において前記第２ソース領域に対向する第２ドレイン領域と、前記半導体層において前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、前記第２チャネル領域の上に設けられた第２トンネル絶縁膜と、前記第２トンネル絶縁膜の上に設けられた第２浮遊ゲートと、を有する第２トランジスタ部と、前記第１浮遊ゲートの前記第２浮遊ゲート側の側壁に接する第１部分、及び、前記第２浮遊ゲートの前記第１浮遊ゲート側の側壁に接する第２部分を有する絶縁膜と、前記第１部分と前記第２部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第１導電層と、前記第１導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第１導電層よりも低い第２導電層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る成膜方法を例示するフローチャート図である。
【図２】第１の実施形態に係る成膜方法を例示する模式図である。
【図３】第１の実施形態に係る成膜方法による成膜状態を例示する模式図である。
【図４】成膜状態を例示する模式図である。
【図５】第１比較例の成膜方法による成膜状態を例示する模式図である。
【図６】第２比較例の成膜方法による成膜状態を例示する模式図である。
【図７】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図８】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図９】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図１０】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図１１】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図１２】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図１３】第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図１４】第１実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図１５】第３比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図１６】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図１７】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図１８】本発明の第２の実施形態に係る成膜方法を例示する模式図である。
【図１９】第２実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図２０】第２実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。
【図２１】第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２２】第４の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る成膜方法を例示するフローチャート図である。  図１に表したように、本実施形態に係る成膜方法は、第１膜形成工程（ステップＳ１１０）と、昇温工程（ステップＳ１２０）と、第２膜形成工程（ステップＳ１３０）と、を備える。
【００１４】
第１膜形成工程では、基体上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜が形成される。昇温工程では、基体及び第１膜が、水素を含む雰囲気中において、第１温度から、第１温度よりも高い第２温度に向けて昇温される。第２膜形成工程は、この昇温の後に、この第１膜上に、シランを用いて第２温度で第２膜が形成される。これにより、表面の平坦性の優れたシリコン膜を形成することができる。
【００１５】
以下、本実施形態に係る成膜方法の例について説明する。  
図２は、本発明の第１の実施形態に係る成膜方法を例示する模式図である。  
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Ｔｍと、成膜時の反応管内の圧力Ｐｓと、ジシラン（Ｓｉ２Ｈ６）ガスの流量と、シラン（ＳｉＨ４）ガスの流量と、ホスフィン（ＰＨ３）ガスの流量と、水素（Ｈ２）ガスの流量と、の時間変化を例示している。すなわち、同図は、成膜のシーケンス図である。なお、成膜装置には、例えば減圧ＣＶＤ装置が用いられる。
【００１６】
図２に表したように、成膜装置内にウェーハ（基体）を導入し、例えば、温度Ｔｍが３００℃の状態（ステップＳ１０１）で、圧力Ｐｓを常圧ＯＰから下げ、ベース圧力ＢＰにした後、温度Ｔｍを第１温度Ｔ１に昇温する。本具体例では、第１温度Ｔ１は、例えば４００℃である。
【００１７】
そして、圧力Ｐｓを例えば１Ｔｏｒｒに設定して、ジシランガスを例えば２００ｓｃｃｍの流量で反応管内に導入し、例えば約１５分間の成膜を実施する（ステップＳ１１０）。これにより、ウェーハ上に、平均の厚さとして、例えば１ナノメートル（ｎｍ）〜２ｎｍのノンドープの非晶質のシリコン膜（第１膜）が形成される。
【００１８】
引き続き、ウェーハを反応管から出さず、圧力Ｐｓが例えば１Ｔｏｒｒ〜１００Ｔｏｒｒの水素雰囲気で、温度Ｔｍを第２温度Ｔ２に昇温する（ステップＳ１２０）。本具体例では、第２温度Ｔ２は、例えば５２０℃である。この時の水素ガスの流量は、例えば２０００ｓｃｃｍとされる。
【００１９】
この昇温において、例えば水素雰囲気中ではなく真空中で昇温すると、平均の厚さが１ｎｍ〜２ｎｍと薄い非晶質のシリコン膜（第１膜）が凝集し、シリコン膜の表面の粗さが悪化するが、このように、水素雰囲気で昇温することでこの凝集が抑制でき、表面の平坦性の優れた膜が得られる。この昇温における水素の圧力Ｐｓは、１Ｔｏｒｒ以上とすることが望ましい。これにより、温度Ｔｍを５２０℃まで昇温しても、非晶質のシリコン膜（第１膜）において凝集は実質的に発生しない。
【００２０】
その後、温度Ｔｍが５２０℃で安定した後、水素ガスを排気し、そして、反応管内の圧力Ｐｓが例えば０．５Ｔｏｒｒになるように、シランガス及びホスフィンガスを反応管内に導入する。この時のシランガスの流量は、例えば１０００ｓｃｃｍである。ホスフィンガスには、例えば窒素に１％の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば１２０ｓｃｃｍとする。これにより、例えば２５分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜（第２膜）が形成される（ステップＳ１３０）。このシリコン膜（第２膜）の厚さは、例えば５０ｎｍである。  
そして、ガスの供給を終了し、温度Ｔｍを室温ＲＴに戻し、圧力Ｐｓを常圧ＯＰに戻して、成膜を終了する。
【００２１】
このように、本実施形態に係る成膜方法においては、ジシラン及びトリシランの少なくともいずれかを用いた低温での第１膜形成工程と、水素雰囲気中での昇温工程と、シランを用いた高温での第２膜形成工程を組み合わせることで、表面の平坦性の優れた非晶質シリコン膜を均一に形成することができる。
【００２２】
以下、比較例と対比して、本実施形態に係る成膜方法の効果について説明する。  
図３は、本発明の第１の実施形態に係る成膜方法による成膜状態を例示する模式図である。  
図４は、成膜状態を例示する模式図である。  
本実施形態に係る成膜方法において、用いられる基体の材料及び形状は任意である。例えば、基体は、凹部（例えばトレンチ）を有することができる。以下では、基体が凹部を有する場合であり、図３及び図４における基体は、基体の凹部の表面として描かれる。
【００２３】
図３（ａ）に表したように、本実施形態に係る成膜方法の第１膜形成工程では、基体１５０の上にジシラン及びトリシランの少なくともいずれかを用いて低温（第１温度Ｔ１）で第１膜１１０が形成される。第１膜１１０の平均の厚さは、１ｎｍ〜２ｎｍであり、ほぼ平坦な非晶質シリコン膜が形成される。なお、図３（ａ）の基体１５０の表面は、基体１５０の凹部（トレンチなど）の側壁の表面である。
【００２４】
その後、図３（ｂ）に表したように、昇温工程では、基体１５０及び第１膜１１０を、水素を含む雰囲気中において、低温の第１温度Ｔ１から、高温の第２温度Ｔ２に昇温する。このとき、昇温の際の雰囲気が水素を含んでいるため、シリコン膜が凝集することがない。このため、第１膜１１０の平坦性はそのまま維持される。
【００２５】
すなわち、図４（ａ）に表したように、第１膜形成工程により、基体１５０上に第１膜１１０としてシリコン（Ｓｉ）が付着し、このシリコンの一部には水素（Ｈ）が結合されている。
【００２６】
もし、水素を含まない雰囲気中で第１膜１１０を昇温すると、図４（ｂ）に表したように、シリコンに結合していた水素がシリコンから離脱し、水素ガス（Ｈ２）となり排気される。このとき、水素が離脱したシリコンどうしの距離が短くなり、シリコンが凝集する。このため、もし、水素を含まない雰囲気中で第１膜１１０を昇温すると、第１膜１１０に凝集が起こり、昇温前の第１膜１１０の表面よりも、昇温後の第１膜１１０の表面の方が表面の平坦性は劣化する。
【００２７】
これに対し、本実施形態のように、水素を含む雰囲気中で第１膜１１０を昇温すると、図４（ｃ）に表したように、シリコンに結合している水素が離脱することが抑制される。このため、昇温中に第１膜１１０のシリコンが凝集することがなく、昇温しても第１膜１１０の表面の凹凸が拡大することがなく、第１膜１１０の表面の凹凸は小さいままである。すなわち、第２膜１２０を形成する前の第１膜１１０は平坦な膜である。
【００２８】
その後、図３（ｃ）に表したように、第２膜形成工程では、第１膜１１０の上に、シランを用いて高温の第２温度Ｔ２で第２膜１２０が形成される。このとき、第１膜１１０の表面の平坦性が優れているので、第２膜１２０の表面の平坦性も良好になる。例えば、第２膜１２０の表面１２０ｓの表面粗さＲａは、０．２ｎｍ程度以下にすることができる。このように、本実施形態に係る成膜方法により、表面の平坦性の優れたシリコン膜を形成することができる。
【００２９】
なお、昇温工程における水素の圧力Ｐｓは、１Ｔｏｒｒ以上とすることが望ましい。これにより、温度Ｔｍを５２０℃まで昇温しても、非晶質のシリコン膜（第１膜１１０）における凝集が抑制され、凝集が実質的に発生せず、第１膜１１０の表面の平坦性が良好になり、その上に形成する第２膜１２０の表面の平坦性を良好することができる。
【００３０】
（第１比較例）
第１比較例においては、シリコン膜を形成する際に、基体１５０の上にシランを用いて成膜を行う。
【００３１】
例えば、温度Ｔｍが５２０℃で、圧力Ｐｓが０．５Ｔｏｒｒの条件で、シランガス、及び、１％の窒素希釈したホスフィンガスを用い、シランガスの流量を１０００ｓｃｃｍとし、ホスフィンガスの流量を１００ｓｃｃｍとし、約３０分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜を形成する。このシリコン膜の厚さは、約５０ｎｍである。すなわち、第１比較例の成膜方法では、成膜の初期からシランを用いて成膜を行う。
【００３２】
図５は、第１比較例の成膜方法による成膜状態を例示する模式図である。  
図５（ａ）に表したように、シランを用いて基体１５０の上にシリコン膜１１９ａを形成すると、成膜の初期の段階でシリコン膜１１９ａは、島状に成長する。
【００３３】
このため、図５（ｂ）に表したように、シランを用いた成膜を続けると、初期のシリコン膜１１９ａの島状の形状のままシリコン膜１１９ｂが成長する。
【００３４】
そして、図５（ｃ）に表したように、最終的に得られるシリコン膜１１９ｃの表面１２０ｓは、初期の島状の形状を反映して、平坦性の悪い膜となる。このシリコン膜１１９ｃは、表面粗さが比較的小さい非晶質であるにも係わらず、シリコン膜１１９ｃの表面の凹凸は大きい。例えば、第１比較例においては、シリコン膜１１９ｃの表面の表面粗さＲａは、０．５ｎｍ程度になる。このように、第１比較例の成膜方法では、平坦な非晶質シリコン膜が得られない。
【００３５】
シランを用いた成膜の場合、ステップカバレッジは良いものの成膜初期から平坦性が悪いために、埋め込みを行うスペース上部に局所的に狭い場所が発生するためにガスの閉塞が起こりやすい。スペース上部で局所的にオーバーハングとなったり、塞がったりする箇所が発生すると、結果的にスペース内にボイドが残ってしまう。このように、成膜初期で平坦なシリコン膜を形成することが、ボイドを減らすためには必須である。
【００３６】
（第２比較例）
第２比較例においては、本実施形態に係る成膜方法における昇温工程を、水素ガスを含まない雰囲気中で行うものである。すなわち、第２比較例においては、基体１５０の上にジシランを用いて低温で第１膜１１０を形成し、水素を含まない雰囲気中（例えば真空中）で昇温し、その後、高温で、シランを用いて第２膜１２０を形成する。第２比較例の条件は、昇温工程を除いて、本実施形態に係る上記の成膜方法と同じ条件である。
【００３７】
図６は、第２比較例の成膜方法による成膜状態を例示する模式図である。  
図６（ａ）に表したように、第２比較例の第１膜形成工程では、基体１５０の上にジシランを用いて低温（第１温度Ｔ１）で第１膜１１０が形成される。第１膜１１０は、ほぼ平坦な非晶質シリコン膜となる。
【００３８】
その後、図６（ｂ）に表したように、昇温工程では、基体１５０及び第１膜１１０を、水素を含まない雰囲気中（真空中）で昇温する。このため、図４（ｂ）に関して説明したように、シリコンに結合していた水素がシリコンから離脱し、シリコンが凝集する。このため、図６（ｂ）に表したように、昇温後の第１膜１１０は島状となり、第１膜１１０の表面は凹凸状になる。
【００３９】
その後、図６（ｃ）に表したように、第２膜形成工程では、凹凸を有する第１膜１１０の上に、シランを用いて高温（第２温度Ｔ２）で第２膜１２０を形成すると、第２膜１２０の表面１２０ｓは凹凸状になる。このため、第２比較例の成膜方法では、平坦なシリコン膜が得られない。
【００４０】
これに対し、本実施形態に係る成膜方法では、成膜の初期にジシラン（及びトリシランの少なくともいずれか）を用いて第１膜１１０を形成し、水素雰囲気中で昇温し、その後、シランを用いて第２膜１２０を成膜することで、平坦なシリコン膜が得られる。
【００４１】
成膜の初期にシランを用いると、第１比較例に関して説明したように、島状の膜が成長し、平坦な膜が得られないため、成膜の初期には、ジシラン及びトリシランの少なくともいずれかを用いる。
【００４２】
そして、ジシラン及びトリシランを用いた成膜は、比較的低温である第１温度Ｔ１で行う。第１温度Ｔ１は、３８０℃以上４２０℃以下であり、より具体的には４００℃である。３８０℃よりも低い温度の場合には、成膜が起こらないか、成膜速度自体が非常に遅くなる。４２０℃より高い温度の場合には、膜厚均一性が悪い上、成膜速度が早すぎ１ｎｍ〜２ｎｍの膜厚制御には適さない。
【００４３】
ジシラン及びトリシランは、シランに比べて成膜の際の面内（例えばウェーハ面内）の均一性が低く、埋め込み性も悪いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うことは望ましくない。また、ジシラン及びトリシランの成膜速度は遅いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うと生産性が低下し、実用的でない。このため、必要とされるシリコン膜の厚さのほとんどは、面内の均一性に優れ、成膜速度も高いシランを用いて成膜することが望ましい。
【００４４】
シランを用いた成膜は、比較的高温である第２温度Ｔ２で行う。第２温度Ｔ２は、例えば４９０℃以上５５０℃以下であり、より具体的には５２０℃である。４９０℃よりも低い温度の場合には、成膜が起こらないか、速度自体が非常に遅くなる。５５０℃よりも高い温度の場合には、膜厚均一性が悪い上、膜厚の制御性が悪化する。
【００４５】
このように、成膜の初期をジシラン及びトリシランの少なくともいずれかを用いて実施し（第１膜形成工程を実施する）、その後、引き続き成膜の残りの部分を、シランを用いて実施する（第２膜形成工程を実施する）場合、温度を第１温度Ｔ１から、第２温度Ｔ２に昇温する。このような成膜方法は、例えば特許文献１にも記載されている。しかしながら、この昇温中の雰囲気を制御することで成膜されたシリコン膜の表面の平坦性が制御できることは、従来知られていなかった。
【００４６】
すなわち、発明者は、第１膜形成工程と第２膜形成工程との間の昇温工程における雰囲気を変えた実験を行った。そして、昇温工程中の雰囲気を水素含む雰囲気とした場合に、得られる膜の平坦性が向上できることを初めて見出した。本発明はこの初めて見出された知見に基づいてなされたものである。
【００４７】
本発明の実施形態による表面の平坦性の優れた膜が得られる効果は、特に、基体１５０が、アスペクト比が高いトレンチやホール等を有し、このようなトレンチやホールなどの細い隙間の内側面にシリコン膜を良好な平坦性で形成する際に、効果的に発揮される。
【００４８】
すなわち、細い隙間の内側面に、成膜の初期にジシラン（及びトリシランの少なくともいずれか）を用いてシード層となる第１膜１１０を１ｎｍ〜２ｎｍの厚さ（平均の厚さ）で成膜し、その後、水素を含む雰囲気中で昇温し第１膜１１０の凝集を抑制し、その後、連続して、高温でシランを用いて成膜を行うことで、ジシランで得られる良好な表面平坦性と、シランで得られる良好なステップカバレッジ及び面内均一性と、を両立させることができる。これにより、細い隙間の中に発生しやすいボイド（空孔）の発生を大幅に抑制できる。
【００４９】
ジシランを用いた成膜は面内の均一性も悪く、カバレッジも決して良くは無いが、発明者の実験によると、ジシランを初期の１ｎｍ〜２ｎｍ程度で成膜しさえすれば、その後シランでの成膜を連続的に行うことで、表面粗さＲａが約０．２ｎｍ程度以下の良好な表面状態を維持できることが分かった。
【００５０】
このように、第１膜１１０の平均の厚さは、１ｎｍ以上、２ｎｍ以下が望ましい。第１膜１１０の平均の厚さが１ｎｍよりも薄い場合は、ジシラン及びトリシランの少なくともいずれかによって成膜することで第１膜１１０及び第２膜１２０の表面の表面粗さが減少する効果が小さくなることがある。また、第１膜１１０の厚さが２ｎｍよりも厚い場合は、ジシラン及びトリシランの成膜において面内分布が悪化する場合がある。
【００５１】
（第１実施例）  
以下、第１の実施形態に係る第１実施例の成膜方法について説明する。  
本実施例では、ＮＡＮＤ型の不揮発性半導体記憶装置（半導体装置）におけるワード線の形成の際に、本実施形態に係る成膜方法が用いられる。
【００５２】
図７（ａ）及び図７（ｂ）〜図１３（ａ）及び図１３（ｂ）は、第１実施例に係る半導体装置の製造方法を例示する工程順模式図である。  
ここで、半導体装置が形成される基板の主面に対して垂直方向をＺ軸方向とする。そして、Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＹ軸方向とに垂直な方向をＹ軸方向とする。本実施例の半導体装置は、浮遊ゲートを有するＮＡＮＤ型の不揮発性半導体装置である。ＮＡＮＤストリングの延在方向をＸ軸方向とする。不揮発性半導体記憶装置のワード線の延在方向が、Ｙ軸方向となる。  
図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）及び図１３（ａ）は模式的平面図（Ｚ軸方向から見た平面図）であり、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）及び図１３（ｂ）は、上記の各図のＡ−Ａ’線断面の模式的断面図（Ｚ−Ｙ平面で切断したときの断面図）である。
【００５３】
図７（ａ）及び図７（ｂ）に表したように、例えば、シリコン基板１０に酸化処理を行い、シリコン基板１０の上に、厚さが約８ｎｍのトンネル絶縁膜１１を形成する。トンネル絶縁膜１１には、シリコン酸化膜が用いられる。  
トンネル絶縁膜１１の上に、浮遊ゲートとなる、厚さが約９０ｎｍの非晶質シリコン層１２を形成する。この非晶質シリコン層１２には、不純物を含んだ非晶質シリコンが用いられる。  
続いて、この非晶質シリコン膜の上に、ハードマスクとなる、厚さが約１００ｎｍのシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、後にＣＭＰのストッパとなる。
【００５４】
その後、図８（ａ）及び図８（ｂ）に表したように、リソグラフィ及びドライエッチング技術を用いて、上記の不純物を含む非晶質シリコン層１２及びシリコン基板１０をエッチングする。エッチングされたシリコン基板１０は、後に素子分離領域となる。
【００５５】
その後、図９（ａ）及び図９（ｂ）に表したように、シリコン基板１０の素子分離となる領域にポリシラザン膜を埋め込み、例えば５５０℃程度の水蒸気雰囲気下で熱処理を行い、ポリシラザン膜を酸化してシリコン酸化膜１４を形成する。
【００５６】
その後、図１０（ａ）及び図１０（ｂ）に表したように、ＣＭＰ処理を実施して、ハードマスクとなるシリコン窒化膜１３まで平坦化する。そして、ハードマスクとして機能したシリコン窒化膜１３を、例えばホットリン酸等の処理で除去する。さらに、バッファードフッ酸等を用いた処理を実施し、ポリシラザンによるシリコン酸化膜１４の高さが、浮遊ゲートである非晶質シリコン層１２の高さの約１／３程度の高さになるように、ポリシラザンによるシリコン酸化膜１４をエッチングする。
【００５７】
なお、このポリシラザンによるシリコン酸化膜１４のエッチング量（シリコン酸化膜１４の高さ）は、不揮発性半導体記憶装置の特性に影響を与える。すなわち、後にＩＰＤ膜の容量と、トンネル絶縁膜の容量と、の比率、すなわちカップリング比が、このシリコン酸化膜１４のエッチング量（シリコン酸化膜１４の高さ）により決定される。
【００５８】
その後、図１１（ａ）及び図１１（ｂ）に表したように、上記の構造の上にＩＰＤ膜１５を形成する。ＩＰＤ膜１５には、誘電率と高電界側のリーク電流の特性との観点で優れる、例えばシリコン酸窒化膜が用いられる。
【００５９】
その後、図１２（ａ）及び図１２（ｂ）に表したように、ＩＰＤ膜１５の上面及び側面を覆うように、非晶質シリコン膜１６を形成する。この非晶質シリコン膜１６の形成に、本実施形態に係る成膜方法が適用される。すなわち、既に説明したステップＳ１１０（ジシラン及びトリシランの少なくともいずれかを用いた低温の第１温度Ｔ１による第１膜１１０の形成）、ステップＳ１２０（水素を含む雰囲気中での昇温）、及び、ステップＳ１３０（シランを用いた高温の第２温度Ｔ２による第２膜１２０の形成）が実施される。  
これにより、表面の平坦性の優れたシリコン膜によるワード線となる導電膜が形成できる。
【００６０】
その後、図１３（ａ）及び図１３（ｂ）に表したように、素子分離加工と同様に、ハードマスクを形成した後、リソグラフィとドライエッチング技術を用いて、上記の素子分離領域に対して直交する方向に上記の導電膜をパターニングし、ワード線を形成する。そして、このハードマスクを除去し、これにより、ＮＡＮＤ型の不揮発性半導体装置のセル構造が完成する。  
なお、上記の不純物を含んだ非晶質シリコン膜１６は、上記のハードマスクの形成の前や後に行われる熱処理により、多結晶シリコン膜になる。
【００６１】
なお、不揮発性半導体記憶装置におけるソース線の形成や選択ゲート等の形成方法は、省略する。
【００６２】
図１４は、第１実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。  
図１４に表したように、第１実施例に係る成膜方法でワード線となる非晶質シリコン膜１６を形成した不揮発性半導体記憶装置（半導体装置２０１）においては、浮遊ゲートである非晶質シリコン層１２どうしの間の細い凹部にＩＰＤ膜１５が埋め込まれている。そして、そのＩＰＤ膜１５どうしの間に、非晶質シリコン膜１６が結晶化して形成された多結晶シリコン膜１６ａが埋め込まれている。この多結晶シリコン膜１６ａは、第１膜１１０及び第２膜１２０から形成されている。
【００６３】
同図に表したように、ＩＰＤ膜１５どうしの間の細い隙間の凹部においても、ボイドの発生はなく、多結晶シリコン膜１６ａが良好に埋め込まれている。
【００６４】
これにより、多結晶シリコン膜１６ａは、それぞれのメモリセルのトランジスタのゲート電極として正常に動作することができ、所望の特性の不揮発性半導体記憶装置（半導体装置２０１）が得られる。
【００６５】
このように、本実施例に係る半導体装置（不揮発性半導体記憶装置）の製造方法によれば、ステップＳ１１０（ジシラン及びトリシランの少なくともいずれかを用いた低温の第１温度Ｔ１による第１膜１１０の形成）、ステップＳ１２０（水素を含む雰囲気中での昇温）、及び、ステップＳ１３０（シランを用いた高温の第２温度Ｔ２による第２膜１２０の形成）が実施されることで、表面の平坦性の優れたシリコン膜が形成できる。これにより、ＩＰＤ膜１５どうしの間の狭い凹部に非晶質シリコン膜１６を埋め込む際に、ボイドなどが実質的に発生しない。
【００６６】
不揮発性半導体記憶装置の素子が微細化し、浮遊ゲートの最小寸法が３０ｎｍ以下となると、浮遊ゲートどうしの間の凹部の埋め込み部の幅は例えば１０ｎｍ以下になる。そして、このように微細な素子においてもカップリング比を確保するために、浮遊ゲートどうしの間に設ける凹部の深さ（段差）は、例えば５０ｎｍ程度とされる。そして、凹部のアスペクト比が高いため、凹部の壁面はほぼ垂直となる。本実施形態に係る成膜方法によれば、このように素子が微細化された場合においても、ボイドなどの発生を抑えて、狭い凹部に非晶質シリコン膜１６を埋め込むことができる。
【００６７】
（第３比較例）  
第３比較例の不揮発性半導体記憶装置の製造方法においては、図７（ａ）及び図７（ｂ）〜図１１（ａ）及び図１１（ｂ）の工程は、本実施形態に係る製造方法と同様なので説明を省略する。比較例の製造方法においては、図１２（ａ）及び図１２（ｂ）に関して説明した工程、すなわち、ＩＰＤ膜１５の上に非晶質シリコン膜１６を形成する工程において、成膜の初期からシランガスを用いる。すなわち、本実施形態に係る成膜方法における第１膜形成工程と昇温工程とを実施せず、第２膜形成工程に相当する工程のみが実施される。
【００６８】
この場合には、図６に関して説明したように、非晶質シリコン膜１６は、初期の段階で島状に成長し、その結果、表面の凹凸が大きくなる。このため、ＩＰＤ膜１５どうしの間の狭い凹部に非晶質シリコン膜１６を埋め込む際に、ボイドが発生し易い。
【００６９】
図１５は、第３比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。  
すなわち、同図（ａ）は、非晶質シリコン膜１６を形成した後の不揮発性半導体記憶装置（半導体装置２０９ａ）の状態を例示し、同図（ｂ）は、非晶質シリコン膜１６を熱処理して多結晶シリコン膜１６ａを形成した後の不揮発性半導体記憶装置（半導体装置２０９）の状態を例示している。
【００７０】
図１５（ａ）に表したように、第３比較例の成膜方法で非晶質シリコン膜１６を形成した場合、ＩＰＤ膜どうしの間の狭い凹部にボイド１７が発生する。
【００７１】
発明者の実験によると、この非晶質シリコン膜１６のボイド１７は、非晶質シリコン膜１６中において、ランダムな場所に発生する。また、セル最小スペース（ここでは浮遊ゲートである非晶質シリコン層１２どうしの間隔）が１０ｎｍ以下になると、このボイド１７が発生することも分かった。そして、ボイド１７は、非晶質シリコン膜１６を成膜した直後では、ＩＰＤ膜１５どうしの間のほぼ中央部に存在し、ボイド１７はＩＰＤ膜１５に接していない。
【００７２】
図１５（ｂ）に表したように、熱処理を行い非晶質シリコン膜１６から多結晶シリコン膜１６ａを形成すると、ボイド１７が拡大する。すなわち、成膜直後のボイド１７が、熱処理中におけるシリコンの移動により、互いに連結され、また、ボイド１７の形状が球形に近い形状になる。このため、熱処理後は、ボイド１７の一部は、ＩＰＤ膜１５の壁面に接触する。
【００７３】
このように、ボイド１７がＩＰＤ膜１５に接触すると、その部分では、多結晶シリコン膜１６ａである電極がＩＰＤ膜に接触していないセルが発生する。このため、メモリセルトランジスタのカップリング比がメモリセル毎にばらつく。また、一部のメモリセルで所定の電圧をワード線（多結晶シリコン膜１６ａ）に加えても正常に書き込めなくなるものが発生する。その結果、メモリセルのしきい値電圧もばらついてしまう。このように、第３比較例の成膜方法を用いた場合には、不揮発性半導体記憶装置（半導体装置２０９）においては、正常な動作が行われない。
【００７４】
第３比較例の成膜方法では、ステップカバレッジの良いシランガスを用いて非晶質シリコン膜１６を形成するので、比較的平滑な表面が得られるため、浮遊ゲートどうしの間の距離が５０ｎｍ程度以上の広い凹部に非晶質シリコン膜１６を形成する場合には、大きな問題は生じない。しかしながら、素子が微細化し、浮遊ゲートの最小寸法が３０ｎｍ以下であり、浮遊ゲートどうしの間の凹部の埋め込み部の幅が例えば１０ｎｍ以下になると、第３比較例の成膜方法では、狭い凹部への非晶質シリコン膜１６の埋め込みが困難になり、上記のような問題が発生する。
【００７５】
図１６は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。  
すなわち、同図は、第１実施例の成膜方法によって形成された非晶質シリコン膜３０１と、第３比較例の成膜方法によって形成された非晶質シリコン膜３０９の表面粗さＲａを示す図である。なお、同図には、後述する第２実施例の成膜方法によって形成された非晶質シリコン膜３０２、及び、ジシランだけを用いる成膜方法によって形成された非晶質シリコン膜３０８の表面粗さＲａも合わせて表されている。
【００７６】
第１実施例の非晶質シリコン膜３０１は、ジシラン（Ｓｉ２Ｈ６）を用いて平均の厚さが１ｎｍの第１膜１１０を形成した後に、シラン（ＳｉＨ４）を用いて厚さが９ｎｍの第２膜１２０が形成されたものである。  
第３比較例の非晶質シリコン膜３０９は、シラン（ＳｉＨ４）を用いて厚さが１０ｎｍの非晶質シリコン膜が形成されたものである。  
非晶質シリコン膜３０８は、ジシラン（Ｓｉ２Ｈ６）を用いて厚さが１０ｎｍの非晶質シリコン膜が形成されたものである。
【００７７】
図１６に表したように、第１実施例の非晶質シリコン膜３０１の表面粗さＲａは約０．２ｎｍであり、第３比較例の非晶質シリコン膜３０９の表面粗さＲａの約０．５ｎｍに比べて大幅に小さくなっている。そして、非晶質シリコン膜３０１の表面粗さＲａは、ジシラン（Ｓｉ２Ｈ６）のみを用いて成膜された非晶質シリコン膜３０８の表面粗さＲａとほぼ同じである。すなわち、成膜の初期においてジシランを用いることで、ジシランが有する平坦性（小さな表面粗さ）を、その後にシランを用いて成膜した場合にも維持できる。これにより、細い隙間においても、ガスの供給不足が生じてボイド１７が発生することを大幅に抑制することができる。
【００７８】
図１７は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。  
すなわち、同図は、第１実施例の成膜方法を適用した不揮発性半導体記憶装置（半導体装置２０１）、及び、第３比較例の成膜方法を適用した不揮発性半導体記憶装置（半導体装置２０９）の特性を例示している。横軸はしきい値電圧Ｖｔｈであり、縦軸は発生数Ｎｂである。なお、同図には、後述する第２実施例の成膜方法を適用した不揮発性半導体記憶装置（半導体装置２０２）の特性も合わせて例示している。
【００７９】
図１７に表したように、第３比較例の成膜方法を適用した半導体装置２０９においては、しきい値電圧Ｖｔｈが低い書き込み不良ビットの発生数Ｎｂが大きい。これは、第３比較例においては、非晶質シリコン膜１６の表面の平坦性が悪く、非晶質シリコン膜１６中にボイド１７が形成され、さらに、このボイドが熱処理中に拡大し、このために、カップリング比が低下するためである。
【００８０】
これに対し、第１実施例の成膜方法を適用した半導体装置２０１においては、しきい値電圧Ｖｔｈが低い書き込み不良ビットの発生数Ｎｂを大幅に減らすことができる。
【００８１】
（第２の実施形態）  
図１８は、本発明の第２の実施形態に係る成膜方法を例示する模式図である。  
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Ｔｍと、成膜時の反応管内の圧力Ｐｓと、ジシラン（Ｓｉ２Ｈ６）ガスの流量と、シラン（ＳｉＨ４）ガスの流量と、ホスフィン（ＰＨ３）ガスの流量と、亜酸化窒素（Ｎ２Ｏ）ガスの流量と、水素（Ｈ２）ガスの流量と、の時間変化を例示している。
【００８２】
図１８に表したように、第２の実施形態に係る成膜方法においては、第２膜形成工程において、亜酸化窒素（Ｎ２Ｏ）ガスをさらに用いる。これ以外は、第１の実施形態と同様なので説明を省略する。
【００８３】
本実施形態に係る成膜方法の第２膜成形工程では、既に説明した第１膜形成工程及び昇温工程の実施の後に、温度Ｔｍが５２０℃の状態で、水素ガスを排気し、それと同時に、反応管内の圧力Ｐｓが例えば０．５Ｔｏｒｒになるように、シランガス、ホスフィンガス及び亜酸化窒素ガスを反応管内に導入する。この時のシランガスの流量は、例えば１０００ｓｃｃｍである。ホスフィンガスには、例えば窒素に１％の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば１２０ｓｃｃｍとする。そして、亜酸化窒素ガスの流量は、例えば２ｓｃｃｍとする。この状態で、約５分間の成膜を行う。これにより、第１膜１１０の上に、Ｐ（リン）濃度が約３×１０２０ｃｍ−３で、酸素濃度が約１×１０２０ｃｍ−３の不純物を含む非晶質シリコン膜が、約６ｎｍの厚さで形成される。この非晶質シリコン膜は、第２膜１２０の一部である。
【００８４】
この後、亜酸化窒素ガスの供給を停止し、その他のガスの供給はそのままの状態で、約２０分間の成膜を行う。これにより、第２膜１２０の残りの部分として、リンを不純物として含む非晶質シリコン膜（厚さが４４ｎｍ）が成膜される。
【００８５】
このように、本実施形態においては、第２膜形成工程は、シランと、酸素を含むガスと、を用いて第２膜１２０の一部を形成する工程を含む。
【００８６】
このように、第２膜１２０の一部の形成において、シランと、酸素を含むガス（例えば亜酸化窒素）と、を用いて成膜を行うことで、成膜された非晶質シリコンに形成されるボイド１７が拡大されることを抑制する効果がある。
【００８７】
例えば、図１４に関して説明したように、第１の実施形態（第１実施例）に係る成膜方法により、狭い隙間（凹部）に非晶質シリコン膜を形成した場合に、成膜された非晶質シリコン中におけるボイド１７の発生は大幅に抑制される。しかし、第１の実施形態（第１実施例）に係る成膜方法を用いた場合においても、もし、成膜された非晶質シリコン膜中にボイド１７が発生した場合には、非晶質シリコン膜を熱処理して結晶化させる際に、このボイド１７が拡大し、不良を引き起こすことが考えられる。
【００８８】
この時、本実施形態に係る成膜方法では、第２膜１２０の成膜の一部に酸素を含むガスを用いることで、発生したボイド１７を固定化させ、ボイド１７が移動して拡大することを抑制する。
【００８９】
発明者による実験の結果、細い隙間の間に非晶質シリコン膜を埋め込む際に、非晶質シリコン膜に、微量（例えば１×１０１９ａｔｏｍｓ・ｃｍ−３〜１×１０２０ａｔｏｍｓ・ｃｍ−３程度）の酸素または炭素を導入することにより、結晶化に伴うボイド１７の移動が大幅に抑制でき、ボイド１７が拡大しないことが分かった。
【００９０】
酸素または炭素を非晶質シリコンに微量導入することで、狭い隙間に成膜するときに発生しやすいボイド１７の移動と拡大が抑制される現象は、従来知られておらず、発明者による実験により初めて見出されたものである。本発明は、この新たに見出された知見に基づいてなされたものである。
【００９１】
すなわち、第２の実施形態に係る成膜方法においては、第２膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて第２膜１２０の少なくとも一部を形成する工程を含む。
【００９２】
上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜は、第２膜１２０の初期の成膜の一部として実施されることが望ましい。例えば、ＩＰＤ膜１５どうしの間に非晶質シリコンを埋め込む際に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜を実施し、さらに、その上に非晶質シリコンを成膜する際には、シランのみを用いた成膜を行うことができる。ＩＰＤ膜１５どうしの間に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて非晶質シリコンを成膜することで、ＩＰＤ膜１５どうしの間においてボイド１７の発生を抑制し、また、発生し得るボイド１７を拡大させず、非晶質シリコンを埋め込むことができる。
【００９３】
非晶質シリコン膜中に酸素及び炭素の少なくともいずれかを導入することで非晶質シリコン膜の電気抵抗が上昇することがあるので、ＰＤ膜１５どうしの間に、非晶質シリコンを埋め込んだ後は、シランのみを用いた成膜を行うことがより望ましい。これにより、電気抵抗の上昇が抑えられる。
【００９４】
（第２実施例）
第２の実施形態に係る第２実施例の成膜方法では、第１実施例と同様のＮＡＮＤ型の不揮発性半導体記憶装置（半導体装置）におけるワード線の形成の際に、第２の実施形態に係る成膜方法が用いられる。
【００９５】
すなわち、第２実施例の製造方法においては、ＩＰＤ膜１５の上面及び側面を覆うように、非晶質シリコン膜１６を形成する際に、第２の実施形態に係る成膜方法が適用される。すなわち、ステップＳ１１０（ジシランを用いた低温の第１温度Ｔ１による第１膜１１０の形成）、ステップＳ１２０（水素を含む雰囲気中での昇温）、及び、図１８に関して説明したステップＳ１３０（シランと亜酸化窒素ガスを用いた高温の第２温度Ｔ２による第２膜１２０の形成）が実施される。その他は、第１実施例と同様なので説明を省略する。
【００９６】
すなわち、第２膜形成工程の最初に、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて、ＩＰＤ膜１５どうしの間に、Ｐ濃度が約３×１０２０ｃｍ−３で、酸素濃度が約１×１０２０ｃｍ−３の不純物を含む非晶質シリコン膜が、約６ｎｍの厚さで形成される。この非晶質シリコン膜により、ＩＰＤ膜１５どうしの間が完全に埋め込まれる。
【００９７】
この後、シランを用いて成膜を行い、リンを不純物として含む非晶質シリコン膜（厚さが４４ｎｍ）が成膜される。
【００９８】
これにより、非晶質シリコン膜１６を結晶化した後にもボイド１７を拡大させない。  
そして、この後、第１実施例と同様の方法によって、第２実施例に係る成膜方法を適用した不揮発性半導体記憶装置が製造される。
【００９９】
図１９は、第２実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。  
図１９に表したように、第２実施例に係る成膜方法でワード線となる非晶質シリコン膜１６を形成した不揮発性半導体記憶装置（半導体装置２０２）においては、浮遊ゲートである非晶質シリコン層１２どうしの間の細い凹部にＩＰＤ膜１５が埋め込まれている。そして、そのＩＰＤ膜１５どうしの間に、非晶質シリコン膜１６が結晶化して形成された多結晶シリコン膜１６ａが埋め込まれている。この多結晶シリコン膜１６ａは、第１膜１１０及び第２膜１２０から形成されている。そして、第２膜１２０は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜された酸素含有膜１２１と、シランガスを用いて成膜された酸素非含有膜１２２と、を含む。
【０１００】
ＩＰＤ膜１５どうしの間は、酸素含有膜１２１によって埋め込まれ、その上に、酸素非含有膜１２２が形成されている。これにより、ＩＰＤ膜１５どうしの間にボイド１７を発生させず（ボイド１７を拡大させず）、それと同時に、電気抵抗の上昇が抑えられる。
【０１０１】
上記の製造方法を採用することで、図１６に表したように、第２実施例の非晶質シリコン膜３０２の表面粗さＲａは約０．２ｎｍであり、小さい。このように、第２実施例においても、ジシランによる成膜における平坦性（非晶質シリコン膜３０８の平坦性）を維持している。
【０１０２】
そして、図１７に表したように、第２実施例の成膜方法を適用した半導体装置２０２においては、しきい値電圧Ｖｔｈが低い書き込み不良ビットの発生数Ｎｂが、第１実施例の場合よりもさらに少なく、しきい値電圧特性がそろった良好な半導体装置を提供することができる。これは、第２実施例において、シランと亜酸化窒素ガスを用いて成膜することにより、非晶質シリコン膜の形成の際に発生する可能性のあるボイド１７の移動を抑制し、拡大させないことの効果である。
【０１０３】
図２０は、第２実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。  
図２０に表したように、第２実施例に係る成膜方法でワード線となる非晶質シリコン膜１６を形成した別の不揮発性半導体記憶装置（半導体装置２０２ａ）においては、ＩＰＤ膜１５どうしの間に、ＩＰＤ膜１５の形状に沿うように、酸素含有膜１２１が凹状に形成され、この酸素含有膜１２１の凹部に埋め込まれるように酸素非含有膜１２２の一部が形成されている。この場合も、ＩＰＤ膜１５どうしの間にボイド１７を発生させず（ボイド１７を拡大させず）、それと同時に、電気抵抗の上昇が抑えられる。このように、酸素含有膜１２１と酸素非含有膜１２２の形状は任意である。
【０１０４】
（第３の実施の形態）  
本発明の第３の実施形態は、半導体装置の製造方法である。すなわち、本実施形態に係る製造方法は、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法である。
【０１０５】
そして、本製造方法は、複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備える。このトランジスタ部のそれぞれは、例えば、図１２に関して説明したトンネル絶縁膜１１及び浮遊ゲート（例えば、非晶質シリコン層１２により形成される）を含む。
【０１０６】
この導電層形成工程は、浮遊ゲート（例えば、非晶質シリコン層１２により形成される）の側面上に設けられた絶縁膜（例えばＩＰＤ膜１５）の上にジシラン及びトリシランの少なくともいずれかを用いて第１温度Ｔ１で第１膜１１０を形成する第１膜形成工程（ステップＳ１１０に相当する）と、絶縁膜（上記のＩＰＤ膜１５）及び第１膜１１０を、水素を含む雰囲気中において、第１温度Ｔ１から、第１温度Ｔ１よりも高い第２温度Ｔ２に向けて昇温する昇温工程（ステップＳ１２０に相当する）と、この昇温の後に、第１膜１１０の上に、シランを用いて第２温度Ｔ２で第２膜１２０を形成する第２膜形成工程（ステップＳ１３０に相当する）と、を有する。
【０１０７】
これにより、表面の平坦性の優れたシリコン膜を形成でき、カップリングの低下の不良の発生を抑制し、しきい値電圧が均一な半導体装置を提供できる。
【０１０８】
（第４の実施の形態）  
図２１は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
すなわち、同図（ｂ）及び（ｃ）は、それぞれ同図（ａ）のＡ１−Ａ２線断面及びＢ１−Ｂ２線断面の模式的断面図である。
【０１０９】
図２１（ａ）、（ｂ）及び（ｃ）に表したように、本実施形態に係る不揮発性半導体記憶装置（半導体装置２０３）は、既に説明した不揮発性半導体記憶装置（半導体装置２０２）と同様の構成を有し、同様の手法によって作製される。
【０１１０】
半導体装置２０３は、第１トランジスタ部ＴＲ１と、第２トランジスタ部ＴＲ２と、ＩＰＤ膜１５（絶縁膜）と、第１導電層３２１と、第２導電層３２２と、を備える。
【０１１１】
第１トランジスタ部ＴＲ１は、半導体層ＳＬ（シリコン基板１０）に設けられた第１ソース領域ｓ１と、半導体層ＳＬに設けられ、第１方向（Ｘ軸方向）において第１ソース領域ｓ１に対向する第１ドレイン領域ｄ１と、半導体層ＳＬにおいて第１ソース領域ｓ１と第１ドレイン領域ｄ１との間に設けられた第１チャネル領域ｃ１と、第１チャネル領域ｃ１の上に設けられた第１トンネル絶縁膜１１ａと、第１トンネル絶縁膜１１ａの上に設けられた第１浮遊ゲート１２ａと、を有する。
【０１１２】
第２トランジスタ部ＴＲ２は、第１方向（Ｘ軸方向）に対して直交する第２方向（Ｙ軸方向）において、第１トランジスタ部ＴＲ１に隣接する（隣り合う）。  
第２トランジスタ部ＴＲ２は、半導体層ＳＬに設けられた第２ソース領域ｓ２と、半導体層ＳＬに設けられ、第１方向において第２ソース領域ｓ２に対向する第２ドレイン領域ｄ２と、半導体層ＳＬにおいて第２ソース領域ｓ２と第２ドレイン領域ｄ２との間に設けられた第２チャネル領域ｃ２と、第２チャネル領域ｃ２の上に設けられた第２トンネル絶縁膜１１ｂと、第２トンネル絶縁膜１１ｂの上に設けられた第２浮遊ゲート１２ｂと、を有する。
【０１１３】
なお、第１トランジスタ部ＴＲ１及び第２トランジスタ部ＴＲ２のそれぞれのＸ軸方向における周囲には、層間絶縁膜ＩＬＤが設けられている。
【０１１４】
ＩＰＤ膜１５は、第１浮遊ゲート１２ａの第２浮遊ゲート１２ｂ側の側壁に接する第１部分１５ａと、第２浮遊ゲート１２ｂの第１浮遊ゲート１２ａ側の側壁に接する第２部分１５ｂと、を有する。このように、第１部分１５ａ及び第２部分１５ｂは、既に説明したＩＰＤ膜１５の一部である。
【０１１５】
第１導電層３２１は、上記の第１部分１５ａと第２部分１５ｂとの間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。
【０１１６】
第２導電層３２２は、第１導電層３２１に接して設けられ、シリコンを含む。第２導電層３２２における酸素及び炭素の上記のいずれかの濃度は、第１導電層３２１よりも低い。
【０１１７】
すなわち、第１導電層３２１は、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。第２導電層３２２は、第１導電層３２１よりも、酸素及び炭素の少なくともいずれかの濃度が低く、シリコンを含む。
【０１１８】
第１導電層３２１は、少なくとも、ＩＰＤ膜１５の第１部分１５ａに接する第３部分と、ＩＰＤ膜の第２部分１５ｂに接する第４部分と、を有している。本具体例では、第２導電膜３２２は、第１導電膜３２１の上に設けられている。
【０１１９】
なお、第１トランジスタ部ＴＲ１と第２トランジスタ部ＴＲ１との間の半導体層ＳＬには、素子分離絶縁膜（シリコン酸化膜１４）が設けられている。シリコン酸化膜１４の下部は、半導体層ＳＬに埋め込まれている。シリコン酸化膜１４の上端は、第１浮遊ゲート１２ａ及び第２浮遊ゲート１２ｂに接している。
【０１２０】
そして、ＩＰＤ膜１５は、第１浮遊ゲート１２ａ及び第２浮遊ゲート１２ｂの側面及び上面、並びに、シリコン酸化膜１４の上面を連続して覆っている。
【０１２１】
第１導電層３２１は、図１９に関して説明した酸素含有膜１２１である。すなわち、第１導電層３２１は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜されたシリコン膜を含む。
【０１２２】
第２導電層３２２は、図１９に関して説明した酸素非含有膜１２２である。すなわち、第２導電層３２２は、シランガスを用いて成膜されたシリコン膜を含む。
【０１２３】
そして、第１導電層３２１及び第２導電層３２２は、第２膜１２０であり、ワード線となる多結晶シリコン膜１６ａに含まれる。
【０１２４】
このような構成を有する半導体装置２０３は、既に説明した第２実施形態に係る成膜方法を用いて形成することで、第１導電層３２１の形成においてボイド１７の発生を抑制し、さらに、ボイド１７の移動と拡大を抑制し、カップリングの低下の不良の発生を抑制する。そして、第２導電層３２２においては、酸素及び炭素の濃度は低く、抵抗値を上昇させないことで、動作特性を向上させ、動作特性のばらつきを抑制する。
【０１２５】
本実施形態に係る半導体装置２０３によれば、表面の平坦性の優れたシリコン膜を形成することで、不良が発生し難く、動作特性が良好な半導体装置が製造できる。
【０１２６】
図２２は、第４の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
すなわち、同図（ｂ）及び（ｃ）は、それぞれ同図（ａ）のＡ１−Ａ２線断面及びＢ１−Ｂ２線断面の模式的断面図である。  
図２２（ａ）、（ｂ）及び（ｃ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置（半導体装置２０３ａ）は、既に説明した不揮発性半導体記憶装置（半導体装置２０２ａ）と同様の構成を有し、同様の手法によって作製される。
【０１２７】
本具体例においては、ＩＰＤ膜１５どうしの間に、ＩＰＤ膜１５の形状に沿うように、第１導電層３２１（酸素含有膜１２１）が凹状に形成され、この第１導電層３２１（酸素含有膜１２１）の凹部に埋め込まれるように第２導電層３２２（酸素非含有膜１２２）が形成されている。
【０１２８】
すなわち、第２導電層３２２の少なくとも一部は、上記の第１部分１５ａと第２部分１５ｂとの間に設けられ、第２導電層３２２は、シリコンを含む。そして、第１導電層３２１は、第２導電層３２２と第１部分１５ａとの間、及び、第２導電層３２２と第２部分１５ｂとの間、に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。そして、第１導電層３２１における酸素及び炭素の上記のいずれかの濃度は、第２導電層３２２よりも高い。
【０１２９】
この場合も、ＩＰＤ膜１５どうしの間にボイド１７を発生させず（ボイド１７を拡大させず）、それと同時に、電気抵抗の上昇が抑えられる。
【０１３０】
上記において、第１導電層３２１における酸素及び炭素の少なくともいずれかの濃度は、１×１０１９ａｔｏｍｓ・ｃｍ−３〜１×１０２０ａｔｏｍｓ・ｃｍ−３程度とすることが望ましい。１×１０１９ａｔｏｍｓ・ｃｍ−３よりも低いときは、添加の効果であるボイド１７の拡大を抑制する効果が発揮され難く、また、１×１０２０ａｔｏｍｓ・ｃｍ−３よりも大きいときは、第１導電層３２１の抵抗値が過度に上昇する。
【０１３１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１３２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、成膜方法に用いられる各種のガス、基体、半導体装置に含まれるトランジスタ、浮遊ゲート、浮遊ゲート間絶縁膜（ＩＰＤ膜）、導電層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３３】
その他、本発明の実施の形態として上述した成膜方法、半導体装置の製造方法及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての成膜方法、半導体装置の製造方法及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１３４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１３５】
１０…シリコン基板、  １１…トンネル絶縁膜、  １１ａ…第１トンネル絶縁膜、  １１ｂ…第２トンネル絶縁膜、  １２…非晶質シリコン層、  １２ａ…第１浮遊ゲート、  １２ｂ…第２浮遊ゲート、  １３…シリコン窒化膜、  １４…シリコン酸化膜、  １５…ＩＰＤ膜（絶縁膜）、  １５ａ…第１部分、  １５ｂ…第２部分、  １６…非晶質シリコン膜、  １６ａ…多結晶シリコン膜、  １７…ボイド、  １１０…第１膜、  １１９ａ、１１９ｂ、１１９ｃ…シリコン膜、  １２０…第２膜、  １２０ｓ…表面、  １２１…酸素含有層、  １２２…酸素非含有層、  １５０…基体、  ２０１、２０２、２０２ａ、２０３、２０３ａ、２０９、２０９ａ…半導体装置、  ３０１、３０２、３０８、３０９…非晶質シリコン膜、  ３２１…第１導電層、  ３２２…第２導電層、  ＢＰ…ベース圧力、  ＩＬＤ…層間絶縁膜、  Ｎｂ…発生数、  ＯＰ…常圧、  Ｐｓ…圧力、  ＲＴ…室温、  ＳＬ…半導体層、  Ｔ１…第１温度、  Ｔ２…第２温度、  ＴＲ１…第１トランジスタ部、  ＴＲ２…第２トランジスタ部、  Ｔｍ…温度、  Ｖｔｈ…しきい値電圧、  ｃ１、ｃ２…第１及び第２チャネル領域、  ｄ１、ｄ２…第１及び第２ドレイン領域、  ｓ１、ｓ２…第１及び第２ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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