(57)【要約】【課題】配線の導通信頼性を損なうことなく、エアギャップを形成でき、配線間容量Ｃが低減した配線膜構造を有する半導体装置を提供することである。【解決手段】  半導体装置の製造方法において、第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜に配線膜を形成する配線膜形成工程と、前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程と、前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程とを具備する。【選択図】図１
2011165876.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜に配線膜を形成する配線膜形成工程と、
前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程と、
前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１絶縁膜は有機高分子で構成されてなる
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
第１絶縁膜は、ポリベンゾオキサゾール、ポリイミド、ベンゾシクロブテン、ポリフェニレンエーテル、ポリエーテルスルホン、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリスチレン、ポリエーテルケトンの群の中から選ばれる一つ又は二つ以上からなる
ことを特徴とする請求項１又は請求項２の半導体装置の製造方法。
【請求項４】
ドライエッチングは配線膜を腐食しないプラズマによるエッチングである
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項５】
ドライエッチング工程で形成される溝は、溝幅が１０〜１８０ｎｍである
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項６】
ドライエッチング工程で形成される溝は、溝深さ／溝幅が０．８〜５である
ことを特徴とする請求項１又は請求項５の半導体装置の製造方法。
【請求項７】
第２絶縁膜は塗布法で形成される
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項８】
第２絶縁膜は予め構成された絶縁膜を貼り合わすことで形成される
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項９】
第２絶縁膜は１００ｎｍ〜５μｍの厚さである
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項１０】
請求項１〜請求項９いずれかの半導体装置の製造方法によって製造されてなる半導体装置。
【請求項１１】
半導体装置において、
前記半導体装置は、
第１絶縁膜と、
前記第１絶縁膜に形成された配線膜と、
前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、
前記配線膜および前記前記溝上に形成された第２絶縁膜
とを具備してなり、
前記溝は幅が１０〜１８０ｎｍであり、
前記溝は第２絶縁膜形成後にあっても空隙を有する
ことを特徴とする半導体装置。
【請求項１２】
半導体装置において、
前記半導体装置は、
第１絶縁膜と、
前記第１絶縁膜に形成された配線膜と、
前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、
前記配線膜および前記前記溝上に形成された第２絶縁膜
とを具備してなり、
前記溝は溝深さ／溝幅が０．８〜５であり、
前記溝は第２絶縁膜形成後にあっても空隙を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
半導体装置における配線抵抗や配線間容量の低減は、信号の遅延時間が低減することから、重要な研究課題である。そして、配線のＲＣ値は配線電気抵抗値と配線間容量との積であり、前記ＲＣ値の低減は信号遅延防止に有効である。配線抵抗Ｒを低減させる為には、配線材料の抵抗率を低減させることが重要である。配線間容量Ｃを低減させる為には、絶縁材料の誘電率を低減させることが重要である。
【０００３】
この目的達成の為、配線材料がＡｌ（抵抗率は室温状態で１．７μΩ・ｃｍ）からＣｕ（抵抗率は室温状態で２．７μΩ・ｃｍ）に代わって来た。絶縁材料は、ＳｉＯ２（比誘電率は４．１）に代わって、ＳｉＯＣ（比誘電率は３．０）が提案されている。
【０００４】
さて、信号処理速度の高速化の要望は強まる一方である。
ところで、今日、Ｃｕより低抵抗な配線材料は無いであろうと考えられている。
従って、信号処理速度の高速化の研究の焦点は、より低誘電率の絶縁材料に向っている。
【０００５】
さて、絶縁材料の誘電率を低下（減少）させる為、絶縁材料内に微細空隙を設ける技術が提案されている。例えば、１ｎｍ程度の微細空隙を設けることにより、誘電率を低下させることが提案されて来た。因みに、この手法で、比誘電率が２．４程度まで低減している。誘電率を更に低下させようとすると、更に大きな空隙を導入するか、又は、空隙の数を更に増やすことが考えられる。
【０００６】
例えば、非特許文献１には、配線間に大きなエアギャップを形成することが開示されている。このエアギャップの比誘電率は約１であるから、配線間容量の大幅な低減が可能になる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】サチャ・ニッタ（Satya Nitta），Performance and reliability ofairgaps for advanced BEOL Interconnects，Proceedings ofInternational Interconnect Technology Conference 2008, pp. 191
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、空隙の数を増やしたり、空隙の大きさを大きくすると、絶縁膜の密度は小さくなり、機械的強度は低下する。かつ、絶縁膜の耐薬品性や耐プラズマ性が低下する。この為、配線膜の形成が極めて厄介なものになる。そして、多層配線膜の形成は、益々、大変である。
【０００９】
例えば、非特許文献1のエアギャップ形成技術は、エアギャップ形成にフッ酸を用いたウェットエッチング技術を採用している。この為、フッ酸によって配線膜金属が腐食する。このことは、配線抵抗Ｒの増大や、配線の導通信頼性を低下させる。
【００１０】
従って、本発明は前記の問題点を解決することである。
例えば、配線の導通信頼性を損なうことなく、エアギャップを形成でき、配線間容量Ｃが低減した配線膜構造を有する半導体装置を提供することである。又、前記配線膜構造の機械的強度も確保でき、多層配線膜構造となっても信頼性に富む配線膜構造を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
前記の課題は、
半導体装置の製造方法において、
第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜に配線膜を形成する配線膜形成工程と、
前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程と、
前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程
とを具備することを特徴とする半導体装置の製造方法によって解決される。
【００１２】
又、上記半導体装置の製造方法であって、好ましくは、前記第１絶縁膜は有機高分子で構成されてなることを特徴とする半導体装置の製造方法によって解決される。又、上記半導体装置の製造方法であって、好ましくは、前記第１絶縁膜は、ポリベンゾオキサゾール、ポリイミド、ベンゾシクロブテン、ポリフェニレンエーテル、ポリエーテルスルホン、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリスチレン、及びポリエーテルケトンの群の中から選ばれる一つ又は二つ以上からなることを特徴とする半導体装置の製造方法によって解決される。
【００１３】
又、上記半導体装置の製造方法であって、好ましくは、前記ドライエッチングは配線膜を腐食しないプラズマによるエッチングであることを特徴とする半導体装置の製造方法によって解決される。
【００１４】
又、上記半導体装置の製造方法であって、好ましくは、前記ドライエッチング工程で形成される溝は、溝幅が１０〜１８０ｎｍであることを特徴とする半導体装置の製造方法によって解決される。又、上記半導体装置の製造方法であって、好ましくは、前記ドライエッチング工程で形成される溝は、溝深さ／溝幅が０．８〜５であることを特徴とする半導体装置の製造方法によって解決される。
【００１５】
又、上記半導体装置の製造方法であって、好ましくは、前記第２絶縁膜は塗布法で形成されることを特徴とする半導体装置の製造方法によって解決される。
【００１６】
又、上記半導体装置の製造方法であって、好ましくは、前記第２絶縁膜は予め構成された絶縁膜を貼り合わすことで形成されることを特徴とする半導体装置の製造方法によって解決される。
【００１７】
又、上記半導体装置の製造方法であって、好ましくは、前記第２絶縁膜は１００ｎｍ〜５μｍの厚さであることを特徴とする半導体装置の製造方法によって解決される。
【００１８】
又、前記の課題は、
上記半導体装置の製造方法によって製造されてなる半導体装置によって解決される。
【００１９】
又、前記の課題は、
半導体装置において、
前記半導体装置は、
第１絶縁膜と、
前記第１絶縁膜に形成された配線膜と、
前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、
前記配線膜および前記前記溝上に形成された第２絶縁膜
とを具備してなり、
前記溝は幅が１０〜１８０ｎｍであり、
前記溝は第２絶縁膜形成後にあっても空隙を有する
ことを特徴とする半導体装置によって解決される。
【００２０】
又、前記の課題は、
半導体装置において、
前記半導体装置は、
第１絶縁膜と、
前記第１絶縁膜に形成された配線膜と、
前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、
前記配線膜および前記前記溝上に形成された第２絶縁膜
とを具備してなり、
前記溝は溝深さ／溝幅が０．８〜５であり、
前記溝は第２絶縁膜形成後にあっても空隙を有する
ことを特徴とする半導体装置によって解決される。
【発明の効果】
【００２１】
配線の導通信頼性を損なうことなく、エアギャップを形成でき、配線間容量Ｃが低減した配線膜構造を有する半導体装置が得られる。この半導体装置は、配線間容量が小さいから、信号処理速度が大きく、高性能である。又、配線膜構造の機械的強度が確保でき、多層配線膜構造であっても、信頼性が高い。
【図面の簡単な説明】
【００２２】
【図１】本発明の半導体装置の要部概略断面図
【図２】本発明の半導体装置の製造工程における要部概略断面図
【図３】本発明の半導体装置の製造工程における要部概略断面図
【図４】本発明の半導体装置の製造工程における要部概略断面図
【図５】本発明の半導体装置の製造工程における要部概略断面図
【図６】本発明の半導体装置の製造工程における要部概略断面図
【図７】本発明の半導体装置の製造工程における要部概略断面図
【図８】エアギャップ形成によるＲＣ低減効果を示すグラフ
【発明を実施するための形態】
【００２３】
第１の発明は、半導体装置の製造方法である。この製造方法は、第１絶縁膜を形成する第１絶縁膜形成工程を有する。前記第１絶縁膜に配線膜を形成する配線膜形成工程を有する。前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程を有する。前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程を有する。
【００２４】
前記第１絶縁膜は、好ましくは、有機高分子で構成される。特に、ポリベンゾオキサゾール、ポリイミド、ベンゾシクロブテン、ポリフェニレンエーテル、ポリエーテルスルホン、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリスチレン、ポリエーテルケトンの群の中から選ばれる一つ又は二つ以上のもので構成される。前記ドライエッチングは、好ましくは、配線膜を腐食しないプラズマによるエッチングである。例えば、水素ガスプラズマやアンモニアガスプラズマを用いたプラズマエッチングである。前記ドライエッチング工程で形成される溝は、好ましくは、溝幅が１０〜１８０ｎｍ（より好ましくは１３ｎｍ以上。より好ましくは１５０ｎｍ以下。）である。前記ドライエッチング工程で形成される溝は、好ましくは、溝深さ／溝幅が０．８〜５（より好ましくは１以上。より好ましくは３以下。）である。前記第２絶縁膜は塗布法で形成される。或は、予め構成された絶縁膜を貼り合わすことで形成される。前記第２絶縁膜の厚さは、好ましくは、１００ｎｍ〜５μｍである。
【００２５】
第２の発明は半導体装置である。この半導体装置は上記半導体装置の製造方法によって製造されてなる半導体装置である。或は、第１絶縁膜と、前記第１絶縁膜に形成された配線膜と、前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、前記配線膜および前記前記溝上に形成された第２絶縁膜とを具備してなり、前記溝は幅が１０〜１８０ｎｍであり、前記溝は第２絶縁膜形成後にあっても空隙を有する。又は、第１絶縁膜と、前記第１絶縁膜に形成された配線膜と、前記配線膜と配線膜との間の前記第１絶縁膜に形成された溝と、前記配線膜および前記前記溝上に形成された第２絶縁膜とを具備してなり、前記溝は溝深さ／溝幅が０．８〜５であり、前記溝は第２絶縁膜形成後にあっても空隙を有する。
【００２６】
以下更に詳しく説明する。
【００２７】
図1は、本発明の実施により製造された半導体装置の構造を示す概略断面図である。
【００２８】
図１中、１はＳｉ基板（半導体基板）である。２は層間絶縁膜である。層間絶縁膜２は、Ｓｉ基板１の上に設けられている。３はハードマスクである。ハードマスク３は、層間絶縁膜２の上に設けられている。４はLow-k絶縁膜である。Low-k絶縁膜４は、ハードマスク３の上に設けられている。５はＣＭＰキャップ膜である。ＣＭＰキャップ膜５は、Low-k絶縁膜４の上に設けられている。６は配線膜である。配線膜６はＣｕ等の金属で出来ている。配線膜６は、Low-k絶縁膜４およびＣＭＰキャップ膜５内に形成されている。７は金属（Ｃｕ等の配線膜金属）拡散防止膜である。拡散防止膜７は、配線膜６の表面およびＣＭＰキャップ膜５の表面に設けられている。８は、所謂、ビア層のLow-k絶縁膜である。このLow-k絶縁膜８は、拡散防止膜７の上に設けられている。９はエアギャップである。エアギャップ９は、配線膜６と配線膜６との間の適宜な箇所に形成されている。特に、配線膜６と配線膜６との間の距離が１０〜１８０ｎｍ（好ましくは１３ｎｍ以上。更に好ましくは１６ｎｍ以上。好ましくは１５０ｎｍ以下。好ましくは１３０ｎｍ以下。）程度の箇所に、エアギャップ９は形成されている。
【００２９】
図２〜図７は、図１の半導体装置の製造工程における概略断面図である。
【００３０】
先ず、Ｓｉ基板１の上に層間絶縁膜２が設けられる。層間絶縁膜２の上にハードマスク３が設けられる。ハードマスク３の上にLow-k絶縁膜（配線間絶縁膜）４が設けられる。Low-k絶縁膜４の材料は有機高分子である。例えば、ポリベンゾオキサゾールである。或いは、ポリイミド、ポリフェニレンエーテル、ポリエーテルスルホン、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリスチレン、ベンゾシクロブテン、ポリエーテルケトン、又はフッ素樹脂等の有機高分子である。従って、前記有機高分子の塗料を塗布することで、簡単に、Low-k絶縁膜（配線間絶縁膜）４が構成される。この後、Low-k絶縁膜４の上にＣＭＰキャップ膜５が堆積させられる。そして、所謂、ダマシン法によって、配線膜６が形成される（図２参照）。
【００３１】
この後、表面（上面）に反射防止膜１０が設けられる。引き続いて、反射防止膜１０上にフォトレジスト膜１１が設けられる。そして、エアギャップを形成しようとする所望の箇所のフォトレジスト膜１１を露光・現像によって除去する（図３参照）。後述の説明から了解されるが、配線間隔が小さい程、エアギャップ形成による配線容量の低減効果は顕著である。従って、エアギャップ形成箇所は、好ましくは、配線膜６と配線膜６との間の距離が１０〜１８０ｎｍ程度の箇所である。
【００３２】
この後、残されたフォトレジスト膜１１をマスクとして、先ず、反射防止膜１０、ＣＭＰキャップ膜５にドライエッチング（プラズマエッチング）が行われる。そして、引き続いてのドライエッチング（プラズマエッチング）により、有機高分子からなるLow-k絶縁膜（配線間絶縁膜）４が除去される。すなわち、ドライエッチングで溝１２が形成される（図４参照）。尚、この溝１２は、配線膜６と配線膜６との間の距離が１０〜１８０ｎｍ程度の箇所であることから、溝幅は狭い。そして、溝１２の箇所が空隙でも、溝１２の幅は狭く、かつ、強度に富む金属（配線膜金属）が溝１２の横に存在していることから、全体の機械的強度の低下は小さい。図４からも判る通り、好ましくは、配線膜６と配線膜６との間の距離が大きな箇所のLow-k絶縁膜（配線間絶縁膜）４は除去されない。
【００３３】
前記エッチングには、被エッチング材（Low-k絶縁膜（配線間絶縁膜）４）が有機物であることから、プラズマエッチングを用いることが出来る。例えば、アンモニアプラズマや水素プラズマ等が用いられると、配線材料であるＣｕ等の金属に腐食などの悪影響が引き起こされない。従って、従来のエアギャップ作製に用いたフッ酸の場合に起きていた問題点が解決される。更には、ポリベンゾオキサゾール、ポリイミドやベンゾシクロブテンの如きの有機高分子は、耐Ｃｕ拡散防止性にも優れていることから、非常に、好都合である。又、上記有機高分子からなるLow-k絶縁膜（配線間絶縁膜）４は、プラズマエッチングに際して、絶縁材料と配線材料とのエッチング選択比が十分に取れ、配線膜構造の精度が高い。
【００３４】
この後、露出している表面（上面）に、金属拡散防止膜７が設けられる（図５参照）。この金属拡散防止膜７は、例えばＳｉＣ膜、ＳｉＣＮ膜、又はＳｉＮ膜である。これ等の膜は、例えばプラズマＣＶＤ等のＣＶＤ手段で形成される。金属拡散防止膜７は、コバルト、タングステンやリン等を含む材料で構成されることもある。上記金属拡散防止膜７は、表面全域に設けられたが、必要な箇所に選択的に設けられても良い。尚、本工程で設けられた金属拡散防止膜７は、上側に形成される絶縁膜（ビア層絶縁膜：ビア層用Low-k絶縁膜）の材料が耐金属（例えば、Ｃｕ）拡散防止作用を持っておれば、必要なものでも無い。前記絶縁膜構成材料が、例えばポリベンゾオキサゾール、ポリイミドやベンゾシクロブテンで構成されておれば、不要である。尚、図５中、１３は、溝１２の内側面に金属拡散防止膜７が設けられた後における溝を示す。
【００３５】
この後、ビア層絶縁膜（ビア層用Low-k絶縁膜）１４が設けられる（図６参照）。例えば、ポリベンゾオキサゾール、ポリイミドやベンゾシクロブテン等の如きの耐金属（例えば、Ｃｕ）拡散防止作用を持っている有機高分子の塗料が塗布され、ビア層絶縁膜１４が構成される。この時、前記塗料の粘度を適宜なものに調整しておけば、塗料の一部が前記溝１３（１２）に垂れ込むようなことが起きても、前記溝１３（１２）の全体に塗料が充填されることは無い。特に、塗布で構成されるビア層絶縁膜（ビア層用Low-k絶縁膜）１４の厚みが１００ｎｍ以上の場合には、塗料の粘度を比較的高粘度なものに設定でき易く、溝１３（１２）が塗料で埋め尽くされることは起き難い。尤も、ビア層絶縁膜（ビア層用Low-k絶縁膜）１４の厚みが１００ｎｍ未満の薄い場合でも、次の塗布方法を採用することが出来る。先ず、比較的高粘度な塗料を塗布することにより、１００ｎｍ以上の厚みの絶縁膜を設ける。そして、塗料が硬化した後に、塗膜をＣＭＰ等により薄くする。このようにすれば、ビア層絶縁膜１４の厚みが１００ｎｍ未満の薄い場合でも、溝１３（１２）が塗料で埋め尽くされることは起き難い。更に、溝１２の幅は、上述した通り、最大でも、１８０ｎｍ程度であるから、溝１３（１２）が塗料で埋め尽くされることは起き難い。従って、エアギャップ９が簡単に構成される。尚、ビア層絶縁膜（ビア層用Low-k絶縁膜）１４の厚みは、概ね、１０μｍ（好ましくは５μｍ）以下である。
【００３６】
上記においては、ビア層絶縁膜（ビア層用Low-k絶縁膜）１４が、塗料を塗布することで構成される場合を説明した。しかしながら、別に構成された絶縁膜シートを貼り合わすようにしても良い（図７参照）。例えば、熱圧着で貼り付ける。尚、図７中、１５は、予め、剥離性が高いステージ１６上にスピンコート法などで形成されたビア層Low-k絶縁膜である。この張り合わせ手法（例えば、ＳＴＰ法： Spin-coating film Transfer and hot-Pressing
technology；塗布膜の剥離および熱圧着技術）によれば、エアギャップ９内への垂れ込みが確実に防止できる。但し、上記塗布方法に比べると、作業性が劣る。
【００３７】
本明細書において、一部に半導体素子が含まれる場合も半導体装置と称される。例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）のような形態として組み合わされた場合も半導体装置である。
【００３８】
以下、具体的な実施例を挙げて更に具体的に説明する。
【００３９】
［実施例］
以下では、本発明を実施して作製した半導体装置に関して、電気特性を測定し、エアギャップの効果を評価する。
【００４０】
厚さ７５０μｍで直径３００ｍｍのＳｉ基板１の上に、プラズマＣＶＤ装置で、１μｍ厚のＳｉＯ２膜（層間絶縁膜）２が設けられた。この後、プラズマＣＶＤ装置で、ＳｉＯ２膜２の上に、３０ｎｍ厚のＳｉＣＮ膜（ハードマスク）３が設けられた。このＳｉＣＮ膜３の上に、１５０ｎｍ厚のLow-k絶縁膜（比誘電率が２．６の有機高分子（ポリベンゾオキサゾール）の塗膜）４が設けられた。このLow-k絶縁膜４の上に、プラズマＣＶＤ装置で、３０ｎｍ厚のＳｉＣＮ膜（ＣＭＰキャップ膜）５が設けられた。そして、ダマシン法により、Ｃｕ配線膜６が形成された（図２参照）。
【００４１】
この後、６０ｎｍ厚の反射防止膜１０及び１８０ｎｍ厚のフォトレジスト膜１１が設けられた。そして、エアギャップ形成領域を指定するマスクが用いられてフォトレジスト膜１１が露光・現像された（図３参照）。
尚、エアギャップ効果を電気測定によって評価する為、同一ウェハ内に、エアギャップ形成を行うショットと、エアギャップ形成を行わないショットとを割り振った。
【００４２】
続いて、Ｃｕ腐食性が少ないアンモニアガスプラズマにより、ＣＭＰキャップ膜５の中の表面が露出している箇所がドライエッチングされた。更に引き続いて、アンモニアプラズマにより、Low-k絶縁膜（ポリベンゾオキサゾール塗膜）４もドライエッチングされた（図４参照）。
【００４３】
この後、プラズマＣＶＤにより、１０ｎｍ厚のＳｉＣＮ膜（金属拡散防止膜）７が設けられた（図５参照）。
【００４４】
そして、ＭＳＱ（Methyl-Silsesquioxane）系の無機系高分子（比誘電率が２．３）の塗料（塗布時の粘度は５ｍＰａ・ｓｅｃ）がスピンコート法で塗布された。そして、３００ｎｍ厚のビア層絶縁膜（ビア層用Low-k絶縁膜）１４が設けられた（図６参照）。これにより、エアギャップ９が形成された。
【００４５】
引き続いて、ビア層絶縁膜（ビア層用Low-k絶縁膜）１４の表面が、ＣＭＰにより、平坦化された。
【００４６】
この後、上層配線および保護膜が形成され、エアギャップ配線と電気的導通を得るためのアルミパッドが形成された。
【００４７】
上記のようにして、電気抵抗測定には配線長２００ｍｍのつづら折り型抵抗を、配線間容量測定には総対向長２００ｍｍの対向櫛型キャパシタを用いたサンプルが得られた。各配線の幅および間隔の中央値は、各々、１３０ｎｍおよび１３０ｎｍであった。
【００４８】
図８は、エアギャップ形成の効果（ＲＣの低減率）が示されるグラフである。縦軸はＲＣ低減率、横軸は前記つづら折り型抵抗および対向櫛型キャパシタの配線間隔である。エラーバーは標準偏差を示す。
【００４９】
図８より、配線間隔が１８０ｎｍ程度より狭くなると、エアギャップ形成によるＲＣ低減効果が出始めていることが判る。特に、配線間隔が１５０ｎｍより狭くなると、ＲＣ低減効果は顕著になる。但し、配線間隔が１０ｎｍ未満の非常に狭い場合には、電流の表面散乱による配線抵抗率が大きくなる。従って、効果的な配線膜形成が困難である。
【００５０】
又、本発明の実施により得られた半導体装置は、配線膜（Ｃｕ）腐食が認められないものであった。すなわち、サンプル完成後の断面観察、配線抵抗の良品歩留り評価、及びテスターによる配線のエレクトロマイグレーション評価によれば、配線膜の腐食は考えられないものであった。
【００５１】
尚、配線間隔は１８０ｎｍを越える場合も考えられる。すなわち、同一抵抗値の非エアギャップ配線とエアギャップ配線の容量値を比較すると、エアギャップ配線の容量値は、非エアギャップ配線の容量値に比べ、１５％程度低いことが実験的に確かめられた。そして、配線間隔（Ｓ）に対する配線高さ（Ｈ）の比（Ｈ／Ｓ：アスペクト比）が０．８〜５（好ましくは１〜３）の場合、配線間隔が１８０ｎｍ以上であっても、エアギャップ形成が可能である。すなわち、溝幅が広すぎると、塗料を塗布することによって絶縁膜を構成しようとした場合、塗料が溝内に垂れ落ち、塗料によって溝内が埋まってしまう恐れが高い。しかしながら、このような場合でも、アスペクト比が上記のような溝の場合には、溝内が塗料で埋まるような恐れが無かった。従って、塗布による場合でも、エアギャップは形成される。そして、ＲＣの低減が図れる。ところで、塗布法を用いてビア層絶縁膜１４が形成されると、配線間に形成されたエアギャップ用の溝内にビア層絶縁膜１４用の塗料が垂れ込むようになる。しかしながら、これも、塗料の粘度を調整することで、かなり、解決される。塗布の場合に塗料が溝内に垂れ落ちて埋め尽くされることが無いのは、前記アスペクト比が０．８以上の場合であることが実験的に確かめられた。アスペクト比が大き過ぎる場合、エアギャップ形成の為のドライエッチング（プラズマエッチング）時に、溝にテーパーが形成されるようになり、深堀りが困難である。従って、アスペクト比５以下の溝の形成が好ましい。
【符号の説明】
【００５２】
１      半導体基板
２      層間絶縁膜
３      ハードマスク
４      Low-k絶縁膜
５      ＣＭＰキャップ膜
６      金属（Ｃｕ）配線膜
７      金属（Ｃｕ）拡散防止膜
８      ビア層Low-k絶縁膜
９      エアギャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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