(57)【要約】      （修正有）【課題】Ｓｉチヤネルを有するＮＭＯＳとＳｉＧｅチャネルを有するＰＭＯＳで、ＮＭＯＳには引張り歪みを与える、ＰＭＯＳには、表面のダングリングボンドを減少させることができる半導体装置を提供する。【解決手段】単結晶シリコン基板５０の一部領域にシリコンゲルマニウムチャネル膜５４ａを形成し、ＰＭＯＳトランジスタを、シリコン膜６０ａを形成し、ＮＭＯＳトランジスタを形成する。単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、シリコン窒化膜８２を形成し、ＰＭＯＳトランジスタは、シリコンゲルマニウムチャネル膜表面のダングリングボンドの除去により、ホールスキャタリングが抑制され、ＮＭＯＳトランジスタには引張り歪みを与えることにより動作特性の改善ができる。【選択図】図５
2011171706.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及ポリシリコン膜パターンを含む第１及び第２ゲート構造物を形成する段階と、
前記第１ゲート構造物の両側の単結晶シリコン基板にＮ型不純物を注入して第１不純物領域を形成する段階と、
前記第２ゲート構造物の両側のシリコンゲルマニウムチャネル膜にＰ型不純物を注入して第１不純物領域を形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第１及び第２ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項２】
前記反応ガスはＳｉＨ４及びＨＮ３を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスでからなる群から選択された少なくとも一つのガスを含むことを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項３】
前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入することを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項４】
前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は（１００）チャネル方向を有することを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項５】
前記シリコンゲルマニウムチャネル膜を形成する段階において、前記シリコンゲルマニウムチャネル膜内にゲルマニウムが１０〜６０％含有するように形成することを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項６】
前記第１及び第２ゲート構造物に含まれたそれぞれの導電膜パターンは同じ金属物質を含みながら、相異なる一関数を有するように形成することを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項７】
前記第１及び第２ゲート構造物を形成する段階は、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する段階と、
前記導電膜上部面の一部領域に閾値電圧調節用第１薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第２薄膜を形成する段階と、
前記第１及び第２薄膜上にポリシリコン膜及びハードマスクパターンを形成する段階と、
前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第１及び第２ゲート構造物を形成する段階と、を含むことを特徴とする請求項６に記載のトランジスタ製造方法。
【請求項８】
前記第１及び第２ゲート構造物側壁にスペーサを形成する段階と、
前記第１及び第２不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する段階と、をさらに含むことを特徴とする請求項１に記載のトランジスタ製造方法。
【請求項９】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記シリコンゲルマニウムチャネル膜上にＰＭＯＳトランジスタを形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜の表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項１０】
前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入することを特徴とする請求項９に記載のトランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びその製造方法に関し、より詳細には、高集積化され高性能を有するＣＭＯＳトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
高性能を有しながら高集積化されたトランジスタを形成するために多様な研究が進行されている。
【０００３】
一例として、トランジスタのチャネル領域にストレスを加えるストレス調節工程が研究されている。また、トランジスタのゲート絶縁膜及びゲート電極を成す物質に対して多様に研究している。すなわち、前記ゲート絶縁膜をシリコン酸化膜でない高誘電率を有する物質に変更し、前記ゲート電極をポリシリコンでない金属物質に変更することが研究されている。これに加えて、前記トランジスタを形成するための基板物質もシリコン以外に代替可能な物質を研究している。
【０００４】
しかし、一つの基板上のＮＭＯＳトランジスタ及びＰＭＯＳのトランジスタは相異なる電気的特性を有するので、相互同じ製造工程を通じて、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを共に形成することは容易でない。また、前記ＮＭＯＳ及びＰＭＯＳトランジスタの各要素を形成するための材料の物性が相異なり、各要素を形成する材料の物性が相互トレードオフの関係を有し得る。そのため、複雑な製造工程を通じて相互最適化されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成しなければならない。従って、複雑な工程を伴わず、優秀な特性を有する超高集積化されたトランジスタを製造する方法が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開２００８−２５１８５０号明細書
【特許文献２】米国特許出願公開２００８−１４２９０２号明細書
【特許文献３】韓国登録特許０７２９２６１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は優秀な特性を有するＭＯＳトランジスタを提供することにある。
【０００７】
本発明の他の目的は前記のＭＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するための本発明の一実施形態に係るＭＯＳトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にＳｉ−Ｈ、または、Ｇｅ−Ｈ結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記シリコンゲルマニウムチャネル膜上にＰＭＯＳトランジスタが備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタの表面上に引張ストレス用シリコン窒化膜が備わる。
【０００９】
前記目的を達成するための本発明の他の実施形態に係るＭＯＳトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にＳｉ−Ｈ、または、Ｇｅ−Ｈ結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記単結晶シリコン基板上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第１ゲート構造物が備わる。前記第１ゲート構造物の両側の単結晶シリコン基板にＮ型不純物がドーピングされた１不純物領域が備わる。前記シリコンゲルマニウムチャネル膜上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第２ゲート構造物が備わる。前記第２ゲート構造物の両側のシリコンゲルマニウムチャネル膜にＰ型不純物がドーピングされた第２不純物領域が備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第１及び第２ゲート構造物表面上に具備された引張ストレス用シリコン窒化膜が備わる。
【００１０】
前記目的を達成するための本発明の一実施形態に係るＭＯＳトランジスタの製造方法で、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記シリコンゲルマニウムチャネル膜上にＰＭＯＳトランジスタを形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【００１１】
本発明の一実施形態において、前記反応ガスはＳｉＨ４及びＨＮ３を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【００１２】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入することができる。
【００１３】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は（１００）チャネル方向を有することができる。
【００１４】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが１０〜６０％含有するように形成されることができる。
【００１５】
本発明の一実施形態において、前記ＰＭＯＳトランジスタを形成するために、前記シリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜、ポリシリコン膜及びハードマスクパターンを形成する。前記ポリシリコン膜、導電膜及びゲート酸化膜をエッチングしてゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含むゲート構造物を形成する。また、前記ゲート構造物両側のシリコンゲルマニウムチャネル膜にＰ型不純物をドーピングして不純物領域を形成する。
【００１６】
前記不純物領域及び前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成することができる。
【００１７】
前記ゲート酸化膜はＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２からなる群で選択された少なくとも一つを含むことができる。また、前記金属膜はチタニウムを含むことができる。
【００１８】
本発明の一実施形態において、前記単結晶シリコン基板上に単結晶シリコン基板がチャネルで使われるＮＭＯＳトランジスタを形成する工程をさらに遂行できる。
【００１９】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜を形成するために、前記単結晶シリコン基板でＰＭＯＳ形成領域を選択的に露出するマスクパターンを形成する。前記露出した単結晶シリコン基板に選択的エピタキシャル工程を通じてシリコンゲルマニウムチャネル膜を形成する。
【００２０】
前記目的を達成するための本発明の他の実施形態に係るＭＯＳトランジスタの製造方法において、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第１及び第２ゲート構造物を形成する。前記第１ゲート構造物の両側の単結晶シリコン基板にＮ型不純物を注入して第１不純物領域を形成する。前記第２ゲート構造物両側のシリコンゲルマニウムチャネル膜にＰ型不純物を注入して第２不純物領域を形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第１及び第２ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【００２１】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入することができる。
【００２２】
本発明の一実施形態において、前記反応ガスはＳｉＨ４及びＨＮ３を包含でき、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【００２３】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は（１００）チャネル方向を有することができる。
【００２４】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが１０〜６０％含有するように形成されることができる。
【００２５】
本発明の一実施形態において、前記第１及び第２ゲート構造物に含まれるそれぞれの導電膜パターンは同じ金属物質を含み、相異なる一関数を有するように形成されることができる。
【００２６】
本発明の一実施形態において、前記第１及び第２ゲート構造物を形成するために、前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する。前記導電膜上部面の一部領域に閾値電圧調節用第１薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第２薄膜を形成する。前記第１及び第２薄膜上にポリシリコン膜及びハードマスクパターンを形成する。また、前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第１及び第２ゲート構造物を形成する。
【００２７】
本発明の一実施形態において、前記第１及び第２ゲート構造物側壁にスペーサを形成する工程及び前記第１及び第２不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する工程をさらに含むことができる。
【００２８】
本発明の一実施形態において、前記ゲート酸化膜パターンはＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２からなる群で選択された少なくとも一つを含み、前記導電膜パターンはチタニウムを含むことができる。
【発明の効果】
【００２９】
説明した通り、本発明に係るＣＭＯＳトランジスタは、シリコンチャネルを有するＮＭＯＳトランジスタと、シリコンゲルマニウムチャネルを有するＰＭＯＳトランジスタとを含むことができる。前記ＮＭＯＳトランジスタは前記シリコンチャネルにストレインドストレスが加えられるので、電子移動度が速くなり、優秀な動作特性を有するようになる。また、ＰＭＯＳトランジスタでは、チャネルとして提供されるシリコンゲルマニウム膜界面のダングリングボンドが減少するので、ダングリングボンドによってホールがスキャタリングされることを抑制することができる。そのため、前記ＰＭＯＳトランジスタは優秀な動作特性を有するようになる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係るＰＭＯＳトランジスタを示した断面図である。
【図２】図１に示されたＰＭＯＳトランジスタの製造方法を示した断面図である。
【図３】図１に示されたＰＭＯＳトランジスタの製造方法を示した断面図である。
【図４】図１に示されたＰＭＯＳトランジスタの製造方法を示した断面図である。
【図５】本発明の一実施形態に係るＣＭＯＳトランジスタを示した断面図である。
【図６】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図７】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図８】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図９】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図１０】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図１１】本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示した断面図である。
【図１２】ダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【図１３】本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【図１４】サンプル及び比較サンプルのシリコン窒化膜のＦＴＩＲ結果である。
【図１５】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【図１６】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面トラップ密度を示す。
【図１７】本発明の一実施形態に係るＣＭＯＳインバータを示した平面図である。
【図１８】図１７のＩ−Ｉ’部分を示した断面図である。
【図１９】図１７及び図１８に示されたＣＭＯＳインバータの製造方法を示した断面図である。
【発明を実施するための形態】
【００３１】
以下、図面を参照しながら本発明の望ましい実施形態をより詳細に説明する。
【００３２】
本発明の各図面において、構造物のサイズは本発明の明確性を期するために実際より拡大して図示している。
【００３３】
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。
【００３４】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようと意図するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【００３５】
本発明において、基板、層（膜）、領域、パターン、または、構造物が基板、各階（膜）、領域、電極、または、パターンの「上に」、「上部に」または「下部」に形成されることとして言及される場合には各階（膜）、領域、電極、パターンまたは、構造物が直接基板、各階（膜）、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層（膜）、他の領域、他の電極、他のパターンまたは、他の構造物が基板上に追加的に形成されることができる。
【００３６】
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
【００３７】
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
【００３８】
図１は本発明の一実施形態に係るＰＭＯＳトランジスタを示す断面図である。
【００３９】
図１を参照すると、基板１０が用意される。前記基板１０上部表面には（１００）チャネル方向を有するシリコンゲルマニウム膜１２が備わる。前記シリコンゲルマニウム膜１２は５０〜３００Åの厚さを有する。前記シリコンゲルマニウム膜１２内にはゲルマニウムが１０〜６０％程度含まれ、望ましくは１０〜３０％程度含まれる。本実施形態のＰＭＯＳトランジスタはシリコンゲルマニウム膜１２上部面の下にチャネルが形成される。
【００４０】
前記シリコンゲルマニウム膜１２及びゲート酸化膜パターン１４ａの間の界面部位と、前記シリコンゲルマニウム膜１２内には水素が含まれる。すなわち、前記シリコンゲルマニウム膜１２内部及び表面にＳｉ−ＨまたはＧｅ−Ｈ結合が含まれている。すなわち、前記Ｓｉ−ＨまたはＧｅ−Ｈ結合は、シリコンまたは、ゲルマニウムのダングリングボンドと水素が結合されたものである。
【００４１】
前記シリコンゲルマニウム膜１２上に高誘電率を有する金属酸化物からなるゲート酸化膜パターン１４ａを含む。ここで、前記高誘電率はシリコン窒化物の誘電率より高い誘電率を意味する。前記ゲート酸化膜パターン１４ａはＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【００４２】
前記ゲート酸化膜パターン１４ａ上に金属物質からなるゲート電極１６ａが形成される。前記金属物質は目標の閾値電圧を有するように適切な一関数を有さなければならない。一例として、前記金属物質はチタニウム窒化物にアルミニウムＡｌをドーピングした物質、チタニウム窒化物または、チタニウムからなることができる。
【００４３】
一方、前記ゲート酸化膜パターン１４ａが高誘電率を有する金属酸化物からなる場合には前記ゲート酸化膜パターン１４ａと直接接触するゲート電極でポリシリコンを使うことは難しい。これは、前記金属酸化物でゲート酸化膜パターン１４ａを形成すれば、金属酸化物と接触したポリシリコンに不純物をドーピングしても、ポリシリコンのフェルミ準位が変わらずに、一定の位置に固定されるフェルミレベルピニング現象が発生するためである。したがって、前記ゲート酸化膜パターン１４ａと直接接触するゲート電極１６ａは前記説明した通り金属物質からなる。
【００４４】
前記ゲート電極１６ａ上にはポリシリコンパターン１８ａ及び金属シリサイドパターン２４が備わる。また、前記ゲート電極１６ａ、ポリシリコンパターン１８ａ及び金属シリサイドパターン２４側壁にはスペーサ２０が備わる。
【００４５】
前記ゲート電極１６ａの両側のシリコンゲルマニウム膜１２表面の下にはＰ型不純物がドーピングされたソース／ドレーン２２が備わる。
【００４６】
前記ポリシリコンパターン１８ａ及び前記ソース／ドレーン２２上部面と接触して金属シリサイドパターン２４が備わる。
【００４７】
前記シリコンゲルマニウム膜１２、スペーサ２０、ゲート電極１６ａ、ポリシリコンパターン１８ａ及び金属シリサイドパターン２４の上部表面についてエッチング阻止膜２６が備わる。前記エッチング阻止膜２６はシリコン窒化物からなる。
【００４８】
説明したように、前記ＰＭＯＳトランジスタはシリコンゲルマニウム膜１２上に形成される。したがって、前記ＰＭＯＳトランジスタのゲート電極１６ａはシリコン上に形成される場合に比べて、低い一関数を有する金属物質からなることができる。また、前記シリコンゲルマニウム膜１２の内部及び表面にＳｉ−Ｈ、または、Ｇｅ−Ｈ結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、本実施形態に係るＰＭＯＳトランジスタは優秀な動作特性を有する。
【００４９】
図２〜図４は図１に示されたＰＭＯＳトランジスタの製造方法を示す断面図である。
【００５０】
図２を参照すると、単結晶シリコン基板１０上に（１００）チャネル方向を有する予備シリコンゲルマニウム膜１１を形成する。前記予備シリコンゲルマニウム膜１１は選択的エピタキシャル成長工程を通じて形成することができる。前記予備シリコンゲルマニウム膜１１は５０〜３００Åの厚さで形成する。また、前記シリコンゲルマニウム膜１１内のシリコンゲルマニウムが単結晶性を有するように前記膜１１内にはゲルマニウムが１０〜６０％程度含有するようにする。
【００５１】
前記予備シリコンゲルマニウム膜１１上に高誘電率を有する金属酸化物を蒸着してゲート酸化膜１４を形成する。前記ゲート酸化膜１４上にゲート電極で提供されるための金属膜１６を形成する。また、前記金属膜１６上にポリシリコン膜１８を形成する。
【００５２】
図３を参照すると、前記ポリシリコン膜１８上にエッチングマスクパターンを形成する。前記エッチングマスクパターンを利用して前記ポリシリコン膜１８、金属膜１６及びゲート酸化膜１４を次々とエッチングする。これで、ゲート酸化膜パターン１４ａ、ゲート電極１６ａ及び予備ポリシリコンパターン（図示されず）が積層された予備ゲート構造物を形成する。前記予備ゲート構造物の両側壁にスペーサ２０を形成する。
【００５３】
前記予備ゲート構造物の両側の予備シリコンゲルマニウム膜１１表面にＰ型不純物を注入してソース／ドレーン領域２２を形成する。
【００５４】
また、前記予備ポリシリコンパターンの少なくとも一部分と前記ソース／ドレーン領域２２の上部面を金属と反応させ、ポリシリコンパターン１８ａ及び金属シリサイドパターン２４を形成する。具体的に、前記エッチングマスクパターンを除去した後、前記予備シリコンゲルマニウム膜１１、スペーサ２０、ポリシリコンパターン１８ａ表面について金属膜（図示されず）を形成する。また、前記金属膜を前記ポリシリコンパターン１８ａ及び予備シリコンゲルマニウム膜１１表面と反応させることによって、金属シリサイドパターン２４を形成する。
【００５５】
図４を参照すると、前記予備シリコンゲルマニウム膜１１、スペーサ２０、ゲート電極１６ａ、ポリシリコンパターン１８ａ及び金属シリサイドパターン２４の上部表面についてエッチング阻止膜２６を形成する。前記エッチング阻止膜２６はシリコン窒化物からなる。
【００５６】
前記シリコン窒化物を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例えばＳｉＨ４及びＨＮ３を使うことができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり、二つ以上が混ざり合って用いられてもよい。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜１１の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜１１の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例として、前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入されることができ、５０〜２００％の流量に流入されることが望ましい。
【００５７】
前記の通りに、エッチング阻止膜２６を形成する工程で水素ガスを流入することによって、表面部位にダングリングボンドが除去されたシリコンゲルマニウム膜１２が形成される。
【００５８】
図５は本発明の一実施形態に係るＣＭＯＳトランジスタを示した断面図である。
【００５９】
図５を参照すると、単結晶シリコンからなる基板５０が備わる。前記基板５０は（１００）チャネル方向を有する。
【００６０】
前記基板５０表面部位は素子分離領域及びアクティブ領域に区分されている。また、前記基板５０はＮＭＯＳ領域及びＰＭＯＳ領域に区分されている。前記基板５０のＮＭＯＳ領域にはＮＭＯＳトランジスタが形成され、前記ＰＭＯＳ領域にはＰＭＯＳトランジスタが形成されている。
【００６１】
前記ＮＭＯＳトランジスタは前記ＮＭＯＳ領域の基板５０表面上に高誘電率を有する金属酸化物からなる第１ゲート酸化膜パターン６０ａを含む。したがって、前記ＮＭＯＳトランジスタのチャネル膜は単結晶シリコン物質からなる。前記第１ゲート酸化膜パターン６０ａはＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【００６２】
また、前記第１ゲート酸化膜パターン６０ａ上には金属物質からなる第１ゲート電極６８ａが備わる。前記第１ゲート電極６８ａはＮＭＯＳトランジスタで要求される閾値電圧、例として、０．２〜０．７Ｖ水準の閾値電圧を有するようにするために４．４ｅＶ以下の低い一関数を有する金属物質からなる。または、４．４ｅＶより高い一関数を有する金属物質に低い一関数を有する金属がドーピングされた物質からなることもある。例として、前記第１ゲート電極は４．６ｅＶ水準の一関数を有するチタニウム窒化物にランタンＬａをドーピングした物質または、チタニウムにランタンＬａをドーピングした物質からなる。
【００６３】
前記第１ゲート電極６８ａ上には第１ポリシリコンパターン７２ａが備わる。前記第１ポリシリコンパターン７２ａ上には金属シリサイドパターン８０が備わる。前記金属シリサイドパターン８０で用いられる物質は、ニッケルシリサイド、タングステンシリサイド、コバルトシリサイドを挙げることができる。
【００６４】
前記第１ゲート酸化膜パターン６０ａ、第１ゲート電極６８ａ、第１ポリシリコンパターン７２ａ及び金属シリサイドパターン８０が積層された第１ゲート構造物の側壁には第１スペーサ７６ａが備わる。前記第１スペーサ７６ａはシリコン窒化物からなることができる。
【００６５】
前記のように、高誘電率を有する金属酸化物を用いた第１ゲート酸化膜パターン６０ａが備わることによって、第１ゲート酸化膜パターン６０ａの厚さを十分に厚くしながらも、速い動作速度を維持させることができる。また、ＮＭＯＳトランジスタのチャネルの長さを減少させることができる。
【００６６】
前記第１ゲート構造物の両側の基板表面の下にはＮ型不純物がドーピングされた第１不純物領域９０が備わる。前記第１不純物領域９０はＮＭＯＳトランジスタのソース／ドレーンで提供される。
【００６７】
前記第１不純物領域９０上にも前記金属シリサイドパターン８０が備わる。
【００６８】
前記基板５０、第１スペーサ７６ａ及び第１ゲート構造物の表面に沿ってシリコン窒化膜８２が備わる。前記シリコン窒化膜８２は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜８２が備わることによって、ＮＭＯＳトランジスタのチャネルの基板に引張ストレスが加わる。前記シリコン窒化膜８２は０．５Ｇｐａ以上のストレスを有することが望ましい。
【００６９】
前記のように、前記シリコン窒化膜８２によって前記基板表面部位に引張ストレスが加えられ、前記ＮＭＯＳトランジスタは電子の移動度がより速くなる。したがって、ＮＭＯＳトランジスタは優秀な動作特性を有する。
【００７０】
前記ＰＭＯＳトランジスタは前記ＰＭＯＳ領域の基板５０表面上に形成されたシリコンゲルマニウムチャネル膜５４ａ上に形成される。前記シリコンゲルマニウムチャネル膜５４ａは（１００）チャネル方向を有する。前記シリコンゲルマニウムチャネル膜５４ａで前記ゲルマニウムが１０％以内で含まれると、ＰＭＯＳトランジスタの閾値電圧を制御することが容易でない。また、前記シリコンゲルマニウムチャネル膜５４ａで前記ゲルマニウムが６０％以上で含まれると、前記シリコンゲルマニウムチャネル膜が単結晶性を維持するのが困難であるだけでなく、ＰＭＯＳトランジスタのホールの移動度が非常に減少する問題がある。したがって、前記シリコンゲルマニウムチャネル膜５４ａで前記ゲルマニウムは１０〜６０％程度含まれ、望ましくは１０〜３０％程度含まれる。
【００７１】
前記シリコンゲルマニウムチャネル膜５４ａが５０Å以内の厚さを有すると、チャネル膜として機能することが困難であり、３００Å以上の厚さを有すると膜内に決定欠陥が多くなりうる。したがって、前記シリコンゲルマニウムチャネル膜５４ａは５０〜３００Åの厚さを有し、望ましくは１００〜１５０Åの厚さを有する。
【００７２】
ＰＭＯＳトランジスタの場合ＮＭＯＳトランジスタとは異なる閾値電圧を有するので、前記ＰＭＯＳトランジスタに適合する閾値電圧を有するようにするために前記ＮＭＯＳトランジスタとは異なるチャネル膜を用いることである。すなわち、シリコンの場合、約１．１２ｅＶのバンドギャップを有し、ゲルマニウムの場合、約０．６６ｅＶのバンドギャップを有する。したがって、前記シリコンゲルマニウムの場合、前記ゲルマニウムの含有量を調節することによって、膜のバンドギャップを調節することができ、前記シリコンに比べて低いバンドギャップを有するようにすることができる。このように、低いバンドギャップを有する前記シリコンゲルマニウム膜５４ａをチャネル膜として用いる場合、相対的に低い一関数を有する導電物質をゲート電極として用いてもユーザーの望む水準の閾値電圧を有することができる。したがって、前記ＮＭＯＳトランジスタで用いられる第１ゲート電極物質と同じ金属物質であり、前記ＰＭＯＳトランジスタのゲート電極を具現することができる。
【００７３】
高誘電率を有する金属酸化物からなる第２ゲート酸化膜パターン６０ｂを含む。前記第２ゲート酸化膜パターン６０ｂは前記第１ゲート酸化膜パターンと同一な物質からなる。
【００７４】
また、前記第２ゲート酸化膜パターン６０ｂ上には金属物質からなる第２ゲート電極７０ａが備わる。前記第２ゲート電極７０ａは前記第１ゲート電極６８ａと同じ金属物質を含む。ただし、前記第２ゲート電極７０ａの金属物質にドーピングされる金属物質が前記第１ゲート電極６８ａと異なってもよい。例として、前記第２ゲート電極７０ａはチタニウム窒化物にアルミニウムＡｌをドーピングした物質からなることができる。これとは違い、前記第２ゲート電極７０ａはチタニウム窒化物または、チタニウムだけで成ることもある。
【００７５】
前記第２ゲート電極７０ａ上には第２ポリシリコンパターン７２ｂが備わる。前記第２ポリシリコンパターン７２ｂ上には金属シリサイドパターン８０が備わる。
【００７６】
前記第２ゲート酸化膜パターン６０ｂ、第２ゲート電極７０ａ、第２ポリシリコンパターン７２ｂ及び金属シリサイドパターン８０が積層された第２ゲート構造物の側壁には第２スペーサ７６ｂが備わる。前記第２スペーサ７６ｂはシリコン窒化物からなることができる。
【００７７】
前記第２ゲート構造物の両側のシリコンゲルマニウムチャネル膜５４ａ表面の下にはＰ型不純物がドーピングされた第２不純物領域９２が備わる。前記第２不純物領域９２はＰＭＯＳトランジスタのソース／ドレーンで提供される。
【００７８】
前記第２不純物領域９２上には金属シリサイドパターン８０が備わる。
【００７９】
前記シリコンゲルマニウムチャネル膜５４ａ内部及びシリコンゲルマニウムチャネル膜５４ａ表面には水素が含まれている。すなわち、前記シリコンゲルマニウムチャネル膜５４ａ内部及びシリコンゲルマニウムチャネル膜５４ａ表面でのダングリングボンドは水素原子と反応することによって、前記シリコンゲルマニウムチャネル膜５４ａ内部及び表面にＳｉ−ＨまたはＧｅ−Ｈ結合が含まれている。このように、前記水素原子によって前記シリコンゲルマニウムチャネル膜５４ａ内部及び表面のダングリングボンドサイトが減少することによって、前記ダングリングボンドによってＰＭＯＳトランジスタのキャリアのホールがスキャタリングされることを防止することができる。
【００８０】
前記シリコンゲルマニウムチャネル膜５４ａ、第２スペーサ７６ｂ及び第２ゲート構造物の上部表面についてシリコン窒化膜８２が備わる。前記シリコン窒化膜８２は前記ＮＭＯＳトランジスタに形成されたものと同じ物質からなる。前記シリコン窒化膜８２によっても前記シリコンゲルマニウムチャネル膜５４ａに引張ストレスが加えられる。
【００８１】
前記引張ストレスが加えられることによって、ＰＭＯＳトランジスタのホールの移動度が減少することができる。したがって、前記引張ストレスによるＰＭＯＳトランジスタの性能低下を減少させるために１００基板上にＰＭＯＳトランジスタを形成することである。すなわち、１００基板上に形成された前記シリコンゲルマニウムチャネル膜５４ａは前記シリコン窒化膜８２によって引張ストレスが加えられても、ＰＭＯＳトランジスタのホール移動度の変化が大きくない。これは、前記引張ストレスが加えられる方向と前記ＰＭＯＳトランジスタのチャネル方向が相異なるためである。
【００８２】
前記１００基板を用いるとしても、一般的の場合、前記シリコン窒化膜によって引張ストレスを加えると、同じ条件で引張ストレスを加えなかった場合と比較する時、ＰＭＯＳトランジスタの性能が多少低下する。具体的に、一般的な方法でシリコン窒化膜を形成して引張ストレスを加えたＰＭＯＳトランジスタのターン−オン電流とターン−オフ電流との比率（Ｉｏｎ／Ｉｏｆｆ）はシリコン窒化膜を形成しないため、引張ストレスが加えられなかったＰＭＯＳトランジスタのターン−オン電流とターン−オフ電流の比率（Ｉｏｎ／Ｉｏｆｆ）と比較する時、約５％以上低い値を有する。
【００８３】
しかし、本実施形態の場合には、前記説明した通り、シリコンゲルマニウムチャネル膜５４ａ内部及び表面にＳｉ−ＨまたはＧｅ−Ｈ結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、前記ターン−オン電流とターン−オフ電流との比率（Ｉｏｎ／Ｉｏｆｆ）が低くなることを抑制することができる。具体的に、本実施形態のＰＭＯＳトランジスタのターン−オン電流とターン−オフ電流との比率（Ｉｏｎ／Ｉｏｆｆ）は引張ストレスが加えられなかったＰＭＯＳトランジスタのターン−オン電流とターン−オフ電流との比率（Ｉｏｎ／Ｉｏｆｆ）と類似の水準であり、その差が５％未満である。すなわち、前記ＰＭＯＳトランジスタは引張ストレスを加えるためのシリコン窒化膜８２が備わっても実質的に動作特性が悪くならない。
【００８４】
説明した通り、本発明に係るＣＭＯＳトランジスタに含まれたＮＭＯＳトランジスタは引張ストレスが加えられたシリコン上に具現される。したがって、ＮＭＯＳトランジスタは速い電子移動度を有する。また、ＣＭＯＳトランジスタに含まれたＰＭＯＳトランジスタはシリコンゲルマニウムチャネル膜上に具現され、優秀な動作特性を有する。
【００８５】
図６〜図１１は本発明の一実施形態に係るＣＭＯＳトランジスタの製造方法を示す断面図である。
【００８６】
図６を参照すると、単結晶シリコンからなる基板５０を用意する。前記基板５０は（１００）チャネル方向を有する基板である。前記基板５０はＮＭＯＳ領域及びＰＭＯＳ領域が区分される。
【００８７】
前記基板５０にトレンチ素子分離工程を遂行して素子分離膜パターン５２を形成することによって、前記基板５０表面部位を素子分離領域及びアクティブ領域で区分する。
【００８８】
次に、前記ＰＭＯＳ領域の基板５０を選択的に露出するように前記基板５０上に第１マスクパターン（図示せず）を形成する。露出したＰＭＯＳ領域の基板５０に選択的エピタキシャル成長工程を遂行することによって、予備シリコンゲルマニウムチャネル膜５４を形成する。前記予備シリコンゲルマニウムチャネル膜５４はＰＭＯＳ領域のアクティブ領域の基板５０表面上にだけ選択的に形成される。
【００８９】
具体的に、ＳｉＨ２Ｃｌ２、ＧｅＨ４、ＨＣｌを反応ガスで用いて基板５０上面にシリコンゲルマニウムベースエピタキシャル層を形成する。続けて、前記シリコンゲルマニウムベースエピタキシャル層からシリコンゲルマニウムを成長させ、予備シリコンゲルマニウムチャネル膜５４を形成する。前記予備シリコンゲルマニウムチャネル膜５４は前記基板と同一に（１００）チャネル方向を有するようになる。
【００９０】
前記ゲルマニウムソースガスのＧｅＨ４の流量を調節して、前記予備シリコンゲルマニウムチャネル膜５４で前記ゲルマニウムが１０〜６０％程度含まれるようにする。望ましくは、前記予備シリコンゲルマニウムチャネル膜５４で前記ゲルマニウムが１０〜３０％程度含有されるようにする。また、前記予備シリコンゲルマニウムチャネル膜５４は５０〜３００Åの厚さを有するように形成する。
【００９１】
次に、ＮＭＯＳ及びＰＭＯＳトランジスタそれぞれのチャネル領域を形成するために、前記ＮＭＯＳ領域の基板５０にＰ型不純物をドーピングし、前記ＰＭＯＳ領域の予備シリコンゲルマニウムチャネル膜５４にＮ型不純物をドーピングする。具体的に、前記ＮＭＯＳ領域の基板５０を選択的に露出する第１イオン注入マスクパターン（図示せず）を形成した後、前記ＮＭＯＳ領域の基板５０にＰ型不純物をイオン注入する。次に、前記第１イオン注入マスクパターンを除去する。また、前記ＰＭＯＳ領域の基板５０を選択的に露出する第２イオン注入マスクパターン（図示せず）を形成した後、前記ＰＭＯＳ領域の基板５０にＮ型不純物をイオン注入する。次に、前記第２イオン注入マスクパターンを除去する。これで、チャネル領域で提供されるＰ−ウェル５６及びＮ−ウェル５８がそれぞれ形成される。前記第１及び第２イオン注入マスクパターンはフォトレジストを用いて形成することができる。前記Ｐ型不純物の例では硼素、ＢＦ２などが挙げられ、前記Ｎ型不純物の例では砒素、燐などを挙げることができる。
【００９２】
図７を参照すると、前記基板５０上部面の及び予備シリコンゲルマニウムチャネル膜５４上に高誘電率を有する金属酸化物を蒸着させゲート酸化膜６０を形成する。前記金属酸化物はＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【００９３】
前記ゲート酸化膜６０上にゲート電極用導電膜６２を形成する。前記ゲート電極用導電膜６２は金属物質からなる。前記導電膜６２はシリコン基板５０上に形成されるＮＭＯＳトランジスタのゲート電極及び予備シリコンゲルマニウムチャネル膜５４上に形成されるＰＭＯＳトランジスタのゲート電極でそれぞれ提供される。したがって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれの目標閾値電圧を満たす一関数を有する物質で提供されなければならない。本実施形態において、前記導電膜６２はチタニウム窒化物で形成される。
【００９４】
前記ゲート電極用導電膜６２上に数〜数十Å水準の薄い厚さでアルミニウム膜（図示せず）を蒸着する。また、前記ＮＭＯＳ領域に形成されているアルミニウム膜を選択的に除去して、前記ＰＭＯＳ領域に形成されたゲート電極用導電膜上にアルミニウムパターン６４を形成する。前記アルミニウムパターン６４内のアルミニウム原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散されてＰＭＯＳトランジスタの閾値電圧を調節するドーパントとして用いられる。
【００９５】
また、前記ゲート電極用導電膜６２上に数〜数十Å水準の薄い厚さでランタン膜（図示せず）を蒸着する。また、前記ＰＭＯＳ領域に形成されているランタン膜を選択的に除去して、前記ＮＭＯＳ領域に形成されたゲート電極用導電膜上にランタンパターン６６を形成する。前記ランタンパターン６６内のランタン原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散され、ＮＭＯＳトランジスタの閾値電圧を調節するドーパントとして用いられる。
【００９６】
図８を参照すると、前記アルミニウムパターン６４及びランタンパターン６６上にポリシリコン膜７２を形成する。前記ポリシリコン膜７２上に予備第１及び第２ゲート構造物を形成するためのエッチングマスクパターン７４を形成する。前記エッチングマスクパターン７４はシリコン窒化物または、シリコン酸化物からなることができる。
【００９７】
前記ポリシリコン膜７２及びエッチングマスクパターン７４を形成する工程中に、前記ランタンパターン６６に含まれるランタン原子が前記チタニウム窒化物に拡散され、第１ゲート電極膜６８が形成される。また、前記アルミニウムパターン６４に含まれるアルミニウム原子が前記チタニウム窒化物に拡散され、第２ゲート電極膜７０が形成される。
【００９８】
図９を参照すると、前記エッチングマスクパターン７４を利用して前記ポリシリコン膜７２、第１及び第２ゲート電極膜６８、７０及びゲート酸化膜６０を順次に異方性エッチングする。前記工程を遂行すると、第１領域の基板上には第１ゲート酸化膜パターン６０ａ、第１ゲート電極６８ａ、第１ポリシリコンパターン７２ａ及びエッチングマスクパターン（図示されず）を含む予備第１ゲート構造物が形成される。また、第２領域の予備シリコンゲルマニウムチャネル膜５４上には第２ゲート酸化膜パターン６０ｂ、第２ゲート電極７０ａ、第２ポリシリコンパターン７２ｂ及びエッチングマスクパターン（図示されず）を含む予備第２ゲート構造物が形成される。
【００９９】
前記予備第１及び第２ゲート構造物の表面、基板５０及び予備シリコンゲルマニウムチャネル膜５４上部面を覆うスペーサ膜（図示されず）を形成する。前記スペーサ膜はシリコン窒化物からなることができる。前記スペーサ膜を異方性エッチングすることによって、前記予備第１及び第２ゲート構造物の側壁上にそれぞれ第１及び第２スペーサ７６ａ、７６ｂを形成する。
【０１００】
前記予備第１及び第２ゲート構造物を形成するために蒸着されたエッチングマスクパターンを除去する。したがって、前記予備第１及び第２ゲート構造物の最上部層の第１及び第２ポリシリコンパターン７２ａ、７２ｂが露出する。
【０１０１】
図１０を参照すると、前記基板上に前記ＮＭＯＳ領域の基板５０表面を選択的に露出する第３イオン注入マスクパターン（図示されず）を形成する。前記第３イオン注入マスクパターンはフォトレジストパターンからなることができる。前記第３イオン注入マスクパターンをイオン注入マスクで用いて前記ＮＭＯＳ領域の基板５０にＮ型不純物を注入する。前記工程を通じて、前記予備第１ゲート構造物の両側で露出した基板５０表面の下にはソース／ドレーンで提供される第１不純物領域９０が形成される。この時、前記第１ポリシリコンパターン７２ａにもＮ型不純物が注入される。この後、前記第３イオン注入マスクパターンを除去する。
【０１０２】
前記基板５０上に前記ＰＭＯＳ領域の基板５０表面を選択的に露出する第４イオン注入マスクパターン（図示されず）を形成する。前記第４イオン注入マスクパターンをイオン注入マスクで用いて前記ＰＭＯＳ領域の予備シリコンゲルマニウムチャネル膜５４にＰ型不純物を注入する。前記工程を通じて、前記予備第２ゲート構造物の両側で露出した予備シリコンゲルマニウムチャネル膜５４表面の下にはソース／ドレーンで提供される第２不純物領域９２が形成される。この時、前記第２ポリシリコンパターン７２ｂにもＰ型不純物が注入される。この後、前記第４イオン注入マスクパターンを除去する。
【０１０３】
続けて、前記基板５０、第１及び第２スペーサ７６ａ、７６ｂ、第１及び第２ポリシリコンパターン７２ａ、７２ｂ及び予備シリコンゲルマニウムチャネル膜５４の表面について金属膜（図示されず）を形成する。前記金属膜は前記第１及び第２不純物領域９０、９２と前記第１及び第２ポリシリコンパターン７２ａ、７２ｂ表面に金属シリサイドパターン８０を形成するために蒸着される。具体的に、前記金属膜として用いられることができる金属物質の例ではニッケル、コバルト、タングステンなどが挙げられる。
【０１０４】
前記金属膜を熱処理して前記金属膜とシリコンを相互反応させる。これで、前記第１及び第２不純物領域９０、９２と第１及び第２ポリシリコンパターン７２ａ、７２ｂ表面にそれぞれ金属シリサイドパターン８０が形成される。この時、第１及び第２スペーサ７６ａ、７６ｂと素子分離膜パターン５２上に形成された金属膜はシリサイド反応せずに残ることになる。前記反応せずに残っている金属膜を除去する。
【０１０５】
これで、第１ゲート電極６８ａ、第１ポリシリコンパターン７２ａ及び金属シリサイドパターン８０が積層された第１ゲート構造物と、第２ゲート電極７０ａ、第２ポリシリコンパターン７２ｂ及び金属シリサイドパターン８０が積層された第２ゲート構造物がそれぞれ形成される。
【０１０６】
説明した通り、トランジスタのゲート及びソース／ドレーンの抵抗を減少させるために前記金属シリサイドパターン８０を形成することができる。しかし、これとは他の実施形態で、製造工程を単純化するために前記金属シリサイドパターン８０を形成する工程が省略されることもある。
【０１０７】
図１１を参照すると、前記基板５０、金属シリサイドパターン８０及び第１及び第２スペーサ７６ａ、７６ｂについてシリコン窒化膜８２を形成する。前記シリコン窒化膜８２は前記ＮＭＯＳ領域の基板に引張ストレスを加えるために形成されることである。また、前記シリコン窒化膜８２が形成されても前記ＰＭＯＳトランジスタの性能が低下しないようにしなければならない。
【０１０８】
前記シリコン窒化膜８２はプラズマ強化化学気相蒸着ＰＥ−ＣＶＤ工程または、高密度プラズマ化学気相蒸着ＨＤＰ−ＣＶＤ工程を通じて形成することができる。前記シリコン窒化膜８２蒸着工程は枚葉式ＣＶＤチャンバーまたは、配置式チャンバーで進行されてもよい。
【０１０９】
前記シリコン窒化膜８２は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜８２が備わることによって、ＮＭＯＳトランジスタのチャネルの基板に引張ストレスが加えられる。
【０１１０】
前記シリコン窒化膜８２の蒸着温度が３００℃以下であれば、膜の蒸着が困難であり、前記シリコン窒化膜８２の蒸着温度が５００℃以上であれば、蒸着中に下部膜に非晶質化された領域の再結晶化が発生することがある。したがって、前記シリコン窒化膜８２の蒸着工程は３００〜５００℃の温度の下で遂行されることが望ましい。
【０１１１】
前記シリコン窒化膜８２を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例としてＳｉＨ４及びＨＮ３を用いることができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり２以上が混ざり合って用いられることもできる。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例で、前記水素ガスは前記反応ガスの流量の和の５〜７００％の流量に流入でき、５０〜２００％の流量に流入することが望ましい。前記水素ガスは１００〜２００００ｓｃｃｍ程度流入することができる。
【０１１２】
前記のように、シリコン窒化膜８２を形成する工程で水素カスが流入しても形成されるシリコン窒化膜内には水素原子または、水素結合がさらに増加しない。ただし、前記予備シリコンゲルマニウムチャネル膜５４は上部表面部位のダングリングボンドが水素と結合して、ダングリングボンドが除去されたシリコンゲルマニウムチャネル膜５４ａになる。
【０１１３】
前記説明した工程を通じて、図５に示された高性能のＣＭＯＳトランジスタを製造することができる。
【０１１４】
以下では、本発明に係るＰＭＯＳトランジスタと本発明と比較するためのＰＭＯＳトランジスタとの特性差異を説明する。
【０１１５】
図１２はダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【０１１６】
図１２で図面符号１１０はゲルマニウム、１１２はストレインドシリコン、１１４はシリコンを示す。示されたように、引張ストレスが加えられるシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜５３にも引張ストレスが加えられる。したがって、前記シリコン窒化膜下のシリコンゲルマニウムチャネル膜５３の上部表面部位にはダングリングボンドＤが多く生成される。
【０１１７】
すなわち、前記シリコン窒化膜によって前記シリコンゲルマニウムチャネル膜５３が引張ストレスを受けることになれば、前記シリコンゲルマニウムチャネル膜５３でＳｉ−Ｓｉ結合、Ｓｉ−Ｇｅ結合またはＧｅ−Ｇｅ結合が分離されるためである。前記シリコンゲルマニウムチャネル膜５３上部表面及びシリコンゲルマニウムチャネル膜５３内部に生成されたダングリングボンドＤはＰＭＯＳトランジスタの移動度を劣化させる。
【０１１８】
図１３は本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【０１１９】
図１３で図面符号１１０はゲルマニウム、１１２はストレインドシリコン、１１４はシリコンを示す。図１３を参照すると、本発明に係るシリコンゲルマニウムチャネル膜５４ａの上部表面はダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去された形状を有するようになる。
【０１２０】
本発明に係ってシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜５４ａは引張ストレスを受けることになる。しかし、前記シリコン窒化膜を形成する工程で水素ガスを共に流入することによって、前記水素カスガ前記シリコンゲルマニウムチャネル膜５３ａまで拡散する。そのため、前記シリコンゲルマニウムチャネル膜５３ａの上部表面に生成されたダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去される。このように、前記シリコンゲルマニウムチャネル膜５３ａ上部表面及びシリコンゲルマニウムチャネル膜５３ａ内部にダングリングボンドが水素と結合することによってＰＭＯＳトランジスタの移動度が向上する。
【０１２１】
比較実験
【０１２２】
サンプル
【０１２３】
本発明の方法によってＣＭＯＳトランジスタを製造した。
【０１２４】
図５に示されたように、ＮＭＯＳトランジスタは（１００）チャネル方向を有するシリコン基板５０上に形成された。また、ＰＭＯＳトランジスタは（１００）チャネル方向を有するシリコンゲルマニウムチャネル膜５４ａ上に形成された。ＮＭＯＳトランジスタで、第１ゲート酸化膜パターン６０ａはＨｆＯ２が用いられ、第１ゲート電極６８ａはランタンがドーピングされたチタニウム窒化物が用いられた。また、ＰＭＯＳトランジスタで、第２ゲート酸化膜パターン６０ｂはＨｆＯ２が用いられ、第２ゲート電極７０ａはアルミニウムがドーピングされたチタニウム窒化物が用いられた。
【０１２５】
ＮＭＯＳ及びＰＭＯＳトランジスタサンプルに含まれるシリコン窒化膜８２は蒸着温度４８０、蒸着圧力５Ｔｏｒｒ、バイアス高周波電圧１００Ｗの条件で蒸着された。また、蒸着ガスはＳｉＨ４、ＮＨ３、Ｎ２及びＨ２を用いた。この時、ダングリングボンドと結合するための水素ガスは反応ガスのＳｉＨ４及びＮＨ３流量の和の１２５％を流入した。
【０１２６】
比較サンプル
【０１２７】
本発明と比較するためにＣＭＯＳトランジスタを製造した。比較サンプルは前記サンプルと比較するために、シリコン窒化膜の蒸着工程条件を除いては前記サンプルと同じ工程で製造した。
【０１２８】
ＮＭＯＳ及びＰＭＯＳトランジスタ比較サンプルに含まれるシリコン窒化膜は蒸着温度４８０℃、蒸着圧力５Ｔｏｒｒ、バイアス高周波電圧１００Ｗの条件で蒸着した。また、蒸着ガスはＳｉＨ４、ＮＨ３及びＮ２を用い、サンプルで用いたのと同じ流量でＳｉＨ４、ＮＨ３及びＮ２を用いた。この時、ダングリングボンドと結合するための水素ガスは流入しなかった。
【０１２９】
本発明に係るＣＭＯＳトランジスタに含まれるシリコン窒化膜及び比較サンプルＣＭＯＳトランジスタのシリコン窒化膜の成分に対して相互比較した。
【０１３０】
図１４はサンプル及び比較サンプルのシリコン窒化膜のＦＴ‐ＩＲ結果である。
【０１３１】
図１４に示されたように、サンプル及び比較サンプルのシリコン窒化膜のＦＴ‐ＩＲ結果が非常に似たように示された。すなわち、比較サンプルと比較する時、サンプルＣＭＯＳトランジスタのシリコン窒化膜内に水素がさらに含まれないことがわかる。すなわち、シリコン窒化膜を蒸着する工程で水素を流入しても実質的にシリコン窒化膜の物性は変化しないことがわかる。
【０１３２】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を相互比較した。
【０１３３】
図１５はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【０１３４】
図１５に示されたように、サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧が比較サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧よりさらに高く示された。これは、サンプルのシリコンゲルマニウムチャネル膜内の水素イオンによって、比較サンプルよりプラズマモニタリング電圧よりさらに高く示されたことがわかる。
【０１３５】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度Ｄｉｔを相互比較した。
【０１３６】
図１６はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度を示す。
【０１３７】
図１６に示されたように、サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度は比較サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度より非常に低く示された。すなわち、サンプルのシリコンゲルマニウムチャネル膜の界面にタラップサイトの数が比較サンプルシリコンゲルマニウムチャネル膜の界面にタラップサイトの数より小さいということがわかる。これは、サンプルを形成する工程において、前記シリコン窒化膜形成時に流入した水素ガスによって、前記シリコンゲルマニウムチャネル膜界面のダングリングボンドが大部分除去されたためであることがわかる。
【０１３８】
図１７は本発明の一実施形態に係るＣＭＯＳインバータを示す平面図である。図１８は図１７のＩ−Ｉ’部分を示す断面図である。
【０１３９】
以下で説明するＣＭＯＳインバータは図５に示されたＣＭＯＳトランジスタを含む。
【０１４０】
図１７及び図１８を参照すると、基板５０上に、図５に示されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが備わる。前記第１及び第２ゲート電極６８ａ、７０ａは相互電気的に連結される。
【０１４１】
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆う層間絶縁膜１００が備わる。
【０１４２】
前記層間絶縁膜１００を貫通して第１及び第２ゲート電極６８ａ、７０ａと連結される第１コンタクトプラグ１０４ａと、第１及び第２不純物領域９０、９２と電気的に連結される第２及び第３コンタクトプラグ１０４ｂ、１０４ｃが備わる。
【０１４３】
前記第１不純物領域９０のうち一つ及び第２不純物領域９２のうち一つを相互電気的に結合するライン１０６が備わる。前記ライン１０６は一つの第２及び第３コンタクトプラグ１０４ｂ、１０４ｃを相互結合する形状を有する。前記ライン１０６は出力ラインで提供される。
【０１４４】
また、残りの第１不純物領域９０と連結された第２コンタクトプラグ１０４ｂは接地ライン１０８ａと連結される。残りの第２不純物領域９２と連結された第３コンタクトプラグ１０４ｃは電源ライン１０８ｂと連結される。前記第１及び第２ゲート電極６８ａ、７０ａと連結された第１コンタクトプラグ１０４ａは入力ライン１０８ｃと連結される。
【０１４５】
本実施形態では図５に示されたＣＭＯＳトランジスタを含むインバータ構造を説明したが、この他にも図５に示されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む多様な回路を実現することができる。一例で、図５に示されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳ  ＮＡＮＤゲート回路、ＣＭＯＳ  ＮＯＲゲート回路などを実現することができる。
【０１４６】
図１９は図１７及び図１８に図示されたＣＭＯＳインバータの製造方法を示す断面図である。
【０１４７】
図１９を参照すると、まず図６〜図１１を参照で説明した工程を遂行して図５に示されたＮＭＯＳ及びＰＭＯＳトランジスタをそれぞれ形成する。この時、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの第１及び第２ゲート電極６８ａ、７０ａは相互電気的に連結されるように形成する。
【０１４８】
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆う層間絶縁膜１００を形成する。前記層間絶縁膜１００はシリコン酸化物を蒸着させ形成することができる。
【０１４９】
前記層間絶縁膜１００の一部分をエッチングしてエッチング阻止膜で提供されるシリコン窒化膜８２を露出する開口部を形成する。この後、露出した前記シリコン窒化膜８２を除去して前記第１及び第２不純物領域９０、９２と接触した金属シリサイドパターン８０を露出するコンタクトホール１０２を形成する。示されていないが、この時、前記第１及び第２ゲート電極６８ａ、７０ａ上に位置する金属シリサイドパターン８０を露出するコンタクトホールも共に形成することができる。
【０１５０】
続けて、図１７及び図１８に示されたように、前記コンタクトホール１０２内部を満たしながら、前記層間絶縁膜１００上に導電膜（図示されず）を形成する。前記導電膜をパターニングすることによって、配線ライン１０６、１０８ａ、１０８ｂを形成する。
【産業上の利用可能性】
【０１５１】
前記説明した通り、本発明のＭＯＳトランジスタは高性能を有するロジックシステム又はメモリ素子の周辺回路などに用いてもよい。
【符号の説明】
【０１５２】
１０  基板
１２  シリコンゲルマニウム膜
１４ａ  ゲート酸化膜パターン
１６ａ  ゲート電極
１８ａ  ポリシリコンパターン
２０  スペーサ
２２  ソース／ドレーン
２４  金属シリサイドパターン
２６  エッチング阻止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図１２】
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【図１３】
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