(57)【要約】【課題】  電子回路部品及び接続部のモデル化が容易で、リターンパスを正確に再現できる連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムを提供することを課題とする。【解決手段】  電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して行う連携解析シミュレーション装置であって、前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部と、前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部と、を備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して行う連携解析シミュレーション装置であって、
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部と、
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部と、を備えることを特徴とする連携解析シミュレーション装置。
【請求項２】
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理部と、
前記電磁界解析処理部によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理部と、
前記電流処理部によって求められる電流値を回路解析処理部に受け渡す電流受け渡し処理部と、
前記電流受け渡し処理部から受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理部と、
前記回路解析処理部によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理部と、
前記電界処理部によって求められる電界値を前記電磁界解析処理部に受け渡す電界受け渡し部と、をさらに含む、請求項１に記載の連携解析シミュレーション装置。
【請求項３】
前記仮想導電部又は前記仮想接続部は、完全導体として生成される、請求項１または２に記載の連携解析シミュレーション装置。
【請求項４】
前記電子回路部品と前記複数の導電層を接続する前記複数の接続部のうちのいずれか２つ以上を含む解析条件を作成する解析条件作成部をさらに含み、
前記仮想導電部生成部は、前記解析条件に含まれる接続部を含む区間又は領域に前記仮想導電部を生成し、
前記仮想接続部生成部は、前記解析条件に含まれる接続部が存在する位置において、前記仮想接続部を生成する、請求項１又は２に記載の連携解析シミュレーション装置。
【請求項５】
複数の前記電子回路部品のうちのいずれか２つ以上を含む解析条件を作成する解析条件作成部をさらに含み、
前記仮想導電部生成部は、前記解析条件に含まれる前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に前記仮想導電部を生成し、
前記仮想接続部生成部は、前記解析条件に含まれる前記電子回路部品に接続される接続部が存在する位置において、前記仮想接続部を生成する、請求項１又は２に記載の連携解析シミュレーション装置。
【請求項６】
前記仮想導電部生成部は、複数の前記電子回路部品の各々について前記仮想導電部を生成する、請求項１乃至５のいずれか一項に記載の連携解析シミュレーション装置。
【請求項７】
前記仮想導電部生成部は、複数の前記電子回路部品に対して共通の前記仮想導電部を生成する、請求項１乃至５のいずれか一項に記載の連携解析シミュレーション装置。
【請求項８】
前記導電層に対する前記仮想導電部の高さは、前記導電層に対する前記電子回路部品の高さと同一の高さに設定される、請求項１乃至７のいずれか一項に記載の連携解析シミュレーション装置。
【請求項９】
前記導電層に対する前記仮想導電部の高さは、予め設定された所定の高さに設定される、請求項１乃至７のいずれか一項に記載の連携解析シミュレーション装置。
【請求項１０】
電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とをコンピュータが連携して行う連携解析シミュレーション方法であって、
前記コンピュータは、
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成工程と、
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成工程と、を実行することを特徴とする連携解析シミュレーション方法。
【請求項１１】
前記コンピュータは、
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理工程と、
前記電磁界解析処理工程によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理工程と、
前記電流処理工程によって求められる電流値を回路解析処理工程に受け渡す電流受け渡し処理工程と、
前記電流受け渡し処理工程で受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理工程と、
前記回路解析処理工程によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理工程と、
前記電界処理工程によって求められる電界値を前記電磁界解析処理工程に受け渡す電界受け渡し工程と、をさらに実行する、請求項１０に記載の連携解析シミュレーション方法。
【請求項１２】
コンピュータに、電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して実行させるための連携解析シミュレーションプログラムであって、
前記コンピュータを
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部、及び
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部、として機能させることを特徴とする連携解析シミュレーションプログラム。
【請求項１３】
前記コンピュータを
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理部、
前記電磁界解析処理部によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理部、
前記電流処理部によって求められる電流値を回路解析処理部に受け渡す電流受け渡し処理部、
前記電流受け渡し処理部から受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理部、
前記回路解析処理部によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理部、及び
前記電界処理部によって求められる電界値を前記電磁界解析処理部に受け渡す電界受け渡し部
としてさらに機能させる、請求項１２に記載の連携解析シミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
電磁界解析と回路解析を連携して行う連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムに関する。
【背景技術】
【０００２】
電子回路部品を実装したプリント基板（ＰＣＢ:Printed Circuit Board）のＥＭＣ（Electro-Magnetic Compatibility：電磁環境適合性）解析を行うために、ＦＤＴＤ（Finite-difference time-domain：時間領域差分）法、モーメント法、又はＴＬＭ（Transmission-Line Matrix：電送線路）法等の様々な手法を用いる電磁界解析シミュレータがある。
【０００３】
ＦＤＴＤ法は、時間領域で解析対象の電磁界の変化をシミュレートする方法であり、解析対象物を微小直方体（セル）に分割し、解析時間ステップ毎に各セルの電磁界を計算する。ＦＤＴＤ法の解析時間ステップはセルの大きさに依存しており、クーラン条件というシミュレーションの解の安定化条件により、解析時間ステップの最大値は最小セルの大きさによって制限される。実際のＦＤＴＤ法の解析時間ステップは、数十フェムト秒という微小な値に設定されることが一般的であり、数ナノ秒から数十ナノ秒の間における電磁界の時間変化をシミュレートするには膨大な計算量を要する。このため、一般的に、ＦＤＴＤ法による電磁界解析は、複数の計算機を用いる並列計算処理を行うことによって計算時間の短縮化が図られている。
【０００４】
また、モーメント法は、マクスウェルの方程式を用いて解析対象の積分方程式を導出し、周波数領域で計算を行うことによって電磁界の変化を求める方法であり、ＴＬＭ法は、ＦＤＴＤ法と同様に時間領域で解析対象の電磁界の変化を求める方法である。モーメント法及びＴＬＭ法においても、電磁界の解析には周波数領域と時間領域での膨大な計算量が必要となる。
【０００５】
ところで、近年、プリント基板には様々なＬＳＩ（Large Scale Integration：大規模集積回路）等の電子回路部品が実装されている。プリント基板のＥＭＣ解析の精度を向上させるためには、配線、グランド層、及び電源層等の基板部分についてのＦＤＴＤ法等による電磁界解析に加えて、ＬＳＩ等の電子回路部品の中身についてもＦＤＴＤ法等による電磁界解析を行うことが考えられる。しかしながら、電子回路部品の内部についての電磁界解析は、計算量がさらに膨大になるため、現状では現実的な手法ではない。
【０００６】
そこで、ＬＳＩ等の電子回路部品等を実装したプリント基板には、電子回路部品以外の配線、電源層、及びグランド層等についてのＦＤＴＤ法等による電磁界解析と、ＬＳＩ等の電子回路部品についての回路解析とを連携させて行う連携解析シミュレーション装置が用いられてきた。
【０００７】
ＬＳＩ等の電子回路部品の内部を伝送される信号は、電子回路部品の端子を経由して基板側の配線等に伝送され、基板側の配線等における電磁界は、電子回路部品の端子を経由して電子回路部品の内部に伝搬する。
【０００８】
このため、従来の連携解析シミュレーション装置は、電子回路部品の端子を連携解析のための仮想的な連携素子として考えてモデル化し、ＦＤＴＤ法等の解析対象と回路解析の解析対象とを接続する仮想的な二端子素子である連携素子を用いて連携解析を実現していた。
【０００９】
ここで、従来の連携素子は、一方の端子を電子回路部品が接続されていた配線等に接続するとともに、電流経路を確保するために他方の端子を直近の電源層又はグランド層に接続することによって定義されていた。
【００１０】
従来の連携解析シミュレーション装置は、各解析時刻において、回路解析部が連携素子の電流値を用いて連携素子の電圧値を求め、当該連携素子が存在するセルの電界値に変換して電磁界解析部に受け渡す。また、連携素子が存在するセルの電界値から電磁界解析部が磁界を求め、連携素子に流入する電流値に変換して回路解析部に受け渡す。
【００１１】
このように、連携素子における電界値と電流値を電磁界解析部と回路解析部との間で受け渡しながら電磁界解析及び回路解析を繰り返すことにより、連携解析が行われていた。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−１５３６３４号公報
【特許文献２】特開２００４−５４６４２号公報
【特許文献３】特開２００８−２１７３２７号公報
【特許文献４】国際公開第０４／１０９５６０号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、従来の連携解析シミュレーション装置には、次のような課題があった。
【００１４】
従来の連携素子の一方の端子は、電子回路部品が接続されていた配線等に接続されていたが、他方の端子は、直近の電源層又はグランド層に接続されていた。このように片方の端子を直近の電源層又はグランド層に接続するのは、電子回路部品が接続されている部位における電流経路を確保するためであった。
【００１５】
しかしながら、連携素子を配線等と電源層又はグランド層との間に接続すると、電子回路部品が接続される場合とは電流経路が変わることにより、電源層又はグランド層にリターンパスが正確に再現されない場合があった。
【００１６】
また、電子回路部品と導電層とを接続する接続部（典型的には端子）の数が多い場合には、電子回路部品の内部における電流経路の把握が困難な場合があり、連携素子の接続先を正しく判断できないため、モデル化が困難になる場合があった。
【００１７】
また、連携素子の接続先を正しく判断できたとしても、接続部の数が多いと他の接続部等に遮られて連携素子の接続が困難になる場合があった。連携素子の接続先が正しくない場合には、電磁界解析と回路解析を連携させても、リターンパスを正確に再現できなかった。
【００１８】
そこで、電子回路部品及び接続部のモデル化が容易で、リターンパスを正確に再現できる、連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の実施の形態の連携解析シミュレーション装置は、電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して行う連携解析シミュレーション装置であって、前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部と、前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部と、を備える。
【発明の効果】
【００２０】
電子回路部品及び接続部のモデル化が容易で、リターンパスを正確に再現できる、連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムを提供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１の連携解析シミュレーション装置が適用されるコンピュータシステムの斜視図である。
【図２】コンピュータシステム１０の本体部１１内の要部を示すブロック図である。
【図３】実施の形態１の連携解析シミュレーション装置によって電磁界解析と回路解析の連携解析のための計算が行われる電子機器を示す図であり、（Ａ）は斜視透視図、（Ｂ）は電子機器に含まれるプリント基板を示す図である。
【図４】実施の形態１の連携解析シミュレーション装置で用いるＣＡＤデータの一例を示す図である。
【図５】実施の形態１の連携解析シミュレーション装置で用いる仮想導電部及び連携素子と電子回路部品及び端子の関係を示す図である。
【図６】実施の形態１の連携解析シミュレーション装置に含まれる処理部を示すブロック図である。
【図７】実施の形態１の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。
【図８】（Ａ）は、実施の形態１の連携解析シミュレーション装置で用いる仮想導電部データを示す図であり、（Ｂ）は、実施の形態１の連携解析シミュレーション装置で用いる連携素子データを示す図である。
【図９】実施の形態１の連携解析シミュレーション装置で用いる連携素子１００のネットリストの一例を示す図である。
【図１０】実施の形態１の連携解析シミュレーション装置で用いる解析モデルの一例を示す図である。
【図１１】（Ａ）は、ＦＤＴＤ法による電磁界解析に用いる解析モデルの各セルの座標、誘電率、電気伝導率、透磁率、磁気抵抗率、及び密度を表すデータを示す図であり、（Ｂ）は、連携素子の識別子に解析モデル上の座標を関連付けたデータを示す図である。
【図１２】実施の形態１の連携解析シミュレーション装置における連携解析を説明するための図である。
【図１３】実施の形態１の連携解析シミュレーション装置で用いる連携素子１００の識別子と電界値及び電流値を関連付けたデータの一例を示す図である。
【図１４】実施の形態１の連携解析シミュレーション装置における連携解析処理を示すフローチャートである。
【図１５】実施の形態１の連携解析シミュレーション装置で用いる解析モデルの各セルにおける電界と磁界の値を示すデータの一例を示す図である。
【図１６】実施の形態１の連携解析シミュレーション装置で用いる解析モデルの各セルについて求められた電流値を表すデータである。
【図１７】（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図であり、（Ａ）は、仮想導電部及び連携素子を配置した回路の一部分を示す斜視図である。
【図１８】実施の形態１の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。
【図１９】（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図であり、（Ｂ）は、仮想導電部及び連携素子を配置した回路の一部分を示す斜視図である。
【図２０】実施の形態１の連携解析シミュレーション装置によって図１９（Ｂ）に示す回路について再現されるリターンパスを示す図である。
【図２１】（Ａ）は、従来の連携解析シミュレーション装置によって定義される連携素子を配置した状態を示す斜視図であり、（Ｂ）は従来の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。
【図２２】（Ａ）は、従来の連携解析シミュレーション装置によって定義される連携素子を配置した状態を示す斜視図であり、（Ｂ）は従来の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。
【図２３】実施の形態２の連携解析シミュレーション装置で定義する仮想導電部と連携素子を接続した状態を示す図である。
【図２４】実施の形態２の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。
【図２５】実施の形態３の連携解析シミュレーション装置で定義する仮想導電部と連携素子を接続した状態を示す図である。
【図２６】実施の形態３の連携解析シミュレーション装置で用いるプリント基板のサイズを表すデータの一例を示す図である。
【図２７】実施の形態３の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。
【図２８】（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図であり、（Ｂ）は、（Ａ）に示す電子回路部品１２０Ａ〜１２０Ｃの代わりに仮想的な連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃ、及び仮想導電部３１０を配置した状態を示す斜視図である。
【図２９】実施の形態３の連携解析シミュレーション装置によって図２８（Ｂ）に示す回路について再現されるリターンパスを示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムを適用した実施の形態について説明する。
【００２３】
＜実施の形態１＞
図１は、実施の形態１の連携解析シミュレーション装置が適用されるコンピュータシステムの斜視図である。図１に示すコンピュータシステム１０は、本体部１１、ディスプレイ１２、キーボード１３、マウス１４、及びモデム１５を含む。
【００２４】
本体部１１は、ＣＰＵ（Central Processing Unit：中央演算装置）、ＨＤＤ（Hard Disk Drive：ハードディスクドライブ）、及びディスクドライブ等を内蔵する。ディスプレイ１２は、本体部１１からの指示により表示画面１２Ａ上に解析結果等を表示する表示部であり、例えば、液晶モニタを用いることができる。キーボード１３は、コンピュータシステム１０に種々の情報を入力するための入力部である。マウス１４は、ディスプレイ１２の表示画面１２Ａ上の任意の位置を指定する入力部である。モデム１５は、外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードする。
【００２５】
コンピュータシステム１０に電磁界解析と回路解析の連携解析機能を持たせる連携解析シミュレーションプログラムは、ディスク１７等の可搬型記録媒体に格納されるか、モデム１５等の通信装置を使って他のコンピュータシステムの記録媒体１６からダウンロードされ、コンピュータシステム１０に入力されてコンパイルされる。
【００２６】
連携解析シミュレーションプログラムは、コンピュータシステム１０のＣＰＵを電磁界解析と回路解析の連携解析機能を有する連携解析シミュレーション装置として動作させる。連携解析シミュレーションプログラムは、例えばディスク１７等のコンピュータ読み取り可能な記録媒体に格納されていてもよい。コンピュータ読み取り可能な記録媒体は、ディスク１７、ＩＣカードメモリ、フロッピー（登録商標）ディスク等の磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ等の可搬型記録媒体に限定されるものではなく、モデム１５又はＬＡＮ等の通信装置を介して接続されるコンピュータシステムでアクセス可能な各種記録媒体を含む。
【００２７】
図２は、コンピュータシステム１０の本体部１１内の要部を示すブロック図である。本体部１１は、バス２０によって接続されたＣＰＵ２１、ＲＡＭ又はＲＯＭ等を含むメモリ部２２、ディスク１７用のディスクドライブ２３、及びハードディスクドライブ（ＨＤＤ）２４を含む。
【００２８】
なお、コンピュータシステム１０は、図１及び図２に示すものに限定されず、各種周知の要素を付加してもよく、又は代替的に用いてもよい。
【００２９】
図３は、実施の形態１の連携解析シミュレーション装置によって電磁界解析と回路解析の連携解析のための計算が行われる電子機器を示す図であり、（Ａ）は斜視透視図、（Ｂ）は電子機器に含まれるプリント基板を示す図である。実施の形態１では、電子機器の一例として携帯電話端末機３０を示す。
【００３０】
図３（Ａ）に示すように、携帯電話端末機３０の筐体３１の外面には、表示部３２及び操作部３３が設けられており、筐体３１の内部には、破線で示すプリント基板３４が収納されている。
【００３１】
筐体３１は、樹脂製又は金属製であり、表示部３２及び操作部３３を表出させている。表示部３２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部３３は、番号キーに加え、携帯電話端末機３０の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機３０は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。
【００３２】
また、図３（Ｂ）に示すプリント基板３４は、例えばＦＲ４（ガラス布基材エポキシ樹脂）製の誘電体層と導電層３５を含む基板である。図３（Ｂ）には、プリント基板３４の表面３４Ａの導電層３５を示すが、一般に、複数の誘電体層を積層し、各誘電体層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた導電層３５を有する。導電層３５は、携帯電話端末機３０における通話、電子メール、及びインターネット等の機能を実現するために必要なＬＳＩ等の電子回路部品を接続するための配線、電源層、グランド層として用いられる。導電層３５は、例えば、銅箔製であればよく、レジストを用いたエッチング処理によってパターニングされている。
【００３３】
なお、プリント基板３４は、配線等の導電層３５を形成でき、電子回路部品を実装できる誘電体製の基材を含めば、ＦＲ４以外で作製されてもよい。
【００３４】
また、配線等の導電層３５は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。
【００３５】
このようなプリント基板３４に形成される配線等の導電層３５のＣＡＤ（Computer Aided Design：コンピュータ支援設計）データは、図２に示すＨＤＤ２４に格納されている。また、ＨＤＤ２４には、連携解析の処理過程で生じる種々のデータが格納されるが、各々のデータについては、以下で順に説明する。
【００３６】
図４（Ａ）、図４（Ｂ）、図４（Ｃ）は、実施の形態１の連携解析シミュレーション装置で用いるＣＡＤデータの一例を示す図である。図４（Ａ）〜（Ｃ）には、一例として、導電層が４層あるプリント基板のＣＡＤデータを示す。
【００３７】
図４（Ａ）に示すＣＡＤデータは、配線の識別子（No.）、層番号、信号の種類、データ速度、誘電率、配線幅、配線高さ、始点座標、終点座標を含む。始点座標、及び終点座標は、プリント基板に定められる座標系を用いて表されている。
【００３８】
図４（Ｂ）に示すＣＡＤデータは、電源層又はグランド層の層番号（No.）、電源層又はグランド層の別（Ｖ／Ｇ）、誘電率、導電層の高さ、及び層間距離を含む。
【００３９】
図４（Ｃ）に示すＣＡＤデータは、プリント基板に実装される電子回路部品の端子の座標を示すデータであり、電子回路部品の識別子（No.）、層番号、電子回路部品の種類、導電層の高さ、及び各端子のＸ，Ｙ座標を含む。電子回路部品の各端子のＸ，Ｙ座標は、端子番号毎に管理されており、Ｘ，Ｙ座標はプリント基板の表面又は裏面における座標を表している。
【００４０】
なお、ＣＡＤデータには、図４（Ａ）〜（Ｃ）に示す他に、例えば、ビアホール等の位置、サイズ等のデータも含まれるが、ここでは省略する。また、識別子、層番号、誘電率等の数値は一例である。Ｘ，Ｙ座標及び高さの値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合には具体的な数値が与えられる。
【００４１】
次に、実施の形態１の連携解析シミュレーション装置で定義する仮想的な導電部（以下、仮想導電部と称す）と連携素子について説明する。
【００４２】
図５は、実施の形態１の連携解析シミュレーション装置で用いる仮想導電部及び連携素子と電子回路部品及び端子の関係を示す図である。図５（Ａ）は、プリント基板に実装された電子回路部品と導電層との接続関係を概略的に示す図である。図５（Ｂ）は、図５（Ａ）に示す電子回路部品と端子をモデル化して生成した仮想導電部と連携素子を接続した状態を示す。
【００４３】
ここで、図４に示すＣＡＤデータのＸ，Ｙ座標系は、例えば、プリント基板３４の角を原点として、図５（Ａ）、図５（Ｂ）に示す方向に定められる。電子回路部品の高さは、Ｘ軸及びＹ軸に垂直な方向における高さとして定められる。
【００４４】
図５（Ａ）に示すように、プリント基板３４は、４層の導電層３５Ａ〜３５Ｄを含む。導電層３５Ａ〜３５Ｄは、図示を省略する３層の誘電体層によって層間絶縁されている。最上層の導電層３５Ａと最下層の導電層３５Ｄは、配線層であり、図示しない信号源等に接続されている。２層目の導電層３５Ｂは電源層であり、図示しない電源に接続されて所定の電位に保持されている。３層目の導電層３５Ｃはグランド層であり、接地されている。
【００４５】
プリント基板３４には、電子回路部品の一形態であるＬＳＩ３６とバイパスコンデンサ（bypass condenser:以下、パスコンと称す）３７が実装されている。ＬＳＩ３６は、電子回路部品と導電層を接続する接続部の一形態であるバンプ３８Ａ〜３８Ｅを介して導電層３５Ａ〜３５Ｄに接続されている。具体的には、バンプ３８Ａは、導電層３５Ａに接続されるとともに、ビア３５Ｅを介して導電層３５Ｄに接続されている。バンプ３８Ｂ及び３８Ｃは、ビア３５Ｆ及び３５Ｇを介して導電層３５Ｂに接続されている。バンプ３８Ｄは、ビア３５Ｈを介して導電層３５Ｃに接続されている。バンプ３８Ｅは、導電層３５Ａに接続されている。なお、最上層である導電層３５Ａに対するＬＳＩ３６の高さは、ｈ１（μｍ）である。
【００４６】
また、パスコン３７は、端子３７Ａがビア３５Ｉを介して導電層３５Ｃに接続されるとともに、端子３７Ｂが導電層３５Ａに接続されている。パスコン３７の端子３７Ａ、３７Ｂは、バンプ３８Ａ〜３８Ｅと同様に、電子回路部品と導電層を接続する接続部の一形態である。なお、最上層である導電層３５Ａに対するパスコン３７の高さは、ｈ２（μｍ）である。
【００４７】
次に、図５（Ａ）に示す接続部としてのバンプ３８Ａ〜３８Ｅ、及び端子３７Ａ、３７Ｂに対応する連携素子と、ＬＳＩ３６及びパスコン３７に対応する仮想的な導電部（以下、仮想導電部と称す）について説明する。
【００４８】
図５（Ｂ）に示すように、実施の形態１の連携解析シミュレーション装置は、連携素子１０１〜１０７と、仮想導電部１１１、１１２を用いる。連携素子１０１〜１０７は、図５（Ａ）に示すＬＳＩ３６及びパスコン３７と導電層３５Ａ〜３５Ｄとの接続部であるバンプ３８Ａ〜３８Ｅ及び端子３７Ａ、３７Ｂをモデル化して連携素子として定義したものである。
【００４９】
各連携素子１０１〜１０７は、一端１０１Ａ〜１０７Ａがモデル化される前と同じ導電層（３５Ａ〜３５Ｄのいずれか）に接続され、他端１０１Ｂ〜１０７Ｂが仮想導電部１１１、１１２に接続される仮想的な接続部（仮想接続部）である。実施の形態１の連携解析シミュレーション装置は、仮想接続部の一形態としての二端子素子である連携素子１０１〜１０７を用いて、導電層３５Ａ〜３５Ｄと仮想導電部１１１、１１２を接続する。連携素子１０１〜１０７は、完全導体として定義される。ここで、完全導体とは、電気抵抗が零の導体をいう。
【００５０】
また、仮想導電部１１１、１１２は、それぞれ、図５（Ａ）に示すＬＳＩ３６とパスコン３７をモデル化して仮想導電部として定義したものである。仮想導電部１１１、１１２は、接続部としてのバンプ３８Ａ〜３８Ｅ、及び端子３７Ａ、３７Ｂを含む区間又は領域に完全導体として定義される。
【００５１】
実施の形態１では、連携素子１０１〜１０７、仮想導電部１１１、１１２が完全導体として定義される形態について説明するが、連携素子１０１〜１０７、仮想導電部１１１、１１２は、完全導体以外の導体として定義されてもよい。
【００５２】
なお、図５（Ｂ）に示す仮想導電部１１１は、説明の便宜上、一直線上に配列されたバンプ３８Ａ〜３８Ｅ（図５（Ａ）参照）をモデル化した連携素子１０１〜１０５に接続されるため、直線状の完全導体として定義される。また、図５（Ｂ）に示す仮想導電部１１２は、説明の便宜上、簡易な二端子素子であるパスコン３７の端子３７Ａ、３７Ｂをモデル化した２つの連携素子１０６、１０７に接続されるため、直線状の完全導体として定義される。
【００５３】
しかしながら、一般的に、電子回路部品の接続部は、平面的（２次元的）に配列される。このため、図７のフローチャートを用いて説明する仮想導電部の生成処理では、平面状の仮想導電部を生成する処理について説明する。
【００５４】
また、以下では、連携素子１０１〜１０７を特に区別しない場合には、連携素子１００と記す。同様に、仮想導電部１１１、１１２を区別しない場合には、仮想導電部１１０と記す。
【００５５】
次に、実施の形態１の連携解析シミュレーション装置に含まれる処理部について説明する。以下では、図１に示すコンピュータシステム１０を電磁界解析と回路解析の連携解析機能を有する連携解析シミュレーション装置として動作させる連携解析シミュレーションプログラムは、図２に示すＨＤＤ２４に格納されているものとして説明を行う。
【００５６】
図６は、実施の形態１の連携解析シミュレーション装置に含まれる処理部を示すブロック図である。図６に示す各処理部は、図２に示すＣＰＵ２１がＨＤＤ２４に格納されている連携解析シミュレーションプログラムを実行することによって実現される。
【００５７】
連携解析シミュレーションプログラムの実行によって実現される処理部には、主制御部２１１、設計データ読出部２１２、解析条件作成部２１３、仮想導電部生成部２１４、仮想接続部生成部２１５、解析モデル作成部２１６、連携解析処理部２１７、解析結果表示処理部２１８、及びデータ管理部２１９が含まれる。連携解析処理部２１７には、連携解析制御部２２１、電磁界解析部２２２、電流計算部２２３、電流受け渡し部２２４、回路解析部２２５、電界計算部２２６、及び電界受け渡し部２２７が含まれる。
【００５８】
主制御部２１１は、設計データ読出部２１２乃至データ管理部２１９の各部を制御し、処理を実行させる。
【００５９】
設計データ読出部２１２は、ＨＤＤ２４に格納されているＣＡＤデータを読み出す。
【００６０】
解析条件作成部２１３は、キーボード１３又はマウス１４を介して入力される条件に基づき、電磁界解析用の解析モデルを作成するための解析条件を作成する。入力される条件としては、例えば、解析を行う領域（以下、解析領域）を表すＸ，Ｙ，Ｘ座標、解析領域のＸ、Ｙ、Ｚ軸方向における分割数、解析を行う時間（解析時間）、解析時間ステップ、解析対象とする電子回路部品の識別子、電子回路部品の端子の端子番号、及びプリント基板３４の物性情報等が挙げられる。プリント基板３４の物性情報には、例えば、誘電率、電気伝導率、透磁率、磁気抵抗率、及び密度が含まれる。
【００６１】
仮想導電部生成部２１４は、電子回路部品をモデル化して仮想導電部１１０を生成する。具体的な生成方法については、図７に示すフローチャートを用いて説明する。
【００６２】
仮想接続部生成部２１５は、仮想導電部生成部２１４によって生成される仮想導電部１１０と導電層３５とを接続する仮想接続部の一形態である連携素子１００を生成する。具体的な生成方法については、図７に示すフローチャートを用いて説明する。
【００６３】
解析モデル作成部２１６は、解析条件作成部２１３によって作成された解析条件のうちの解析領域及び分割数を表すデータに基づき、プリント基板３４、導電層３５、及び仮想導電部１１０を含む三次元空間を離散化し、電磁界解析用の解析モデルを作成する。
【００６４】
解析モデルは、プリント基板３４、導電層３５、及び仮想導電部１１０のうち、解析領域内に含まれる部分（三次元領域）をＸ、Ｙ、Ｚ軸方向における分割数で分割してセルに分けた空間モデルである。
【００６５】
実施の形態１の連携解析シミュレーション装置では、電子回路部品及び端子が存在する領域に仮想導電部１１０及び連携素子１００を定義して電磁界解析を行うため、解析モデルには、解析対象の電子回路部品及び端子に対応する仮想導電部１１０及び連携素子１００が含まれる。なお、解析モデルについては、図１０を用いて説明する。
【００６６】
連携解析処理部２１７は、連携解析制御部２２１、電磁界解析部２２２、電流計算部２２３、電流受け渡し部２２４、回路解析部２２５、電界計算部２２６、及び電界受け渡し部２２７を含み、電磁界解析と回路解析を連携させた連携解析を行う。連携解析の詳細については、図１２及び図１４を用いて説明する。
【００６７】
解析結果表示処理部２１８は、電磁界解析部２２２と回路解析部２２５の連携解析によって得られる解析結果を図１に示すディスプレイ１２の表示画面１２Ａに表示させる。解析結の一例としては、連携解析によって求められるリターンパスがある。リターンパスについては図１８及び図２０を用いて説明する。
【００６８】
データ管理部２１９は、ＨＤＤ２４へのデータの格納を管理するデータ管理部である。
【００６９】
図７は、実施の形態１の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。図７に示す処理は、ＣＰＵ２１内の主制御部２１１が仮想導電部生成部２１４及び仮想接続部生成部２１５に実行させる処理であり、解析条件作成部２１３によって作成された解析条件に従って実行される。
【００７０】
ここで、図７に示す処理では、４つの頂点で規定される平面状の仮想導電部１１０を生成する場合について説明する。仮想導電部１１０の４つの頂点の座標は、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）とする。
【００７１】
仮想導電部生成部２１４は、主制御部２１１によってフローが開始されると、解析条件に含まれる電子回路部品のうち、識別子の番号が一番小さい電子回路部品のＣＡＤデータ（図４（Ｃ）参照）を読み込む（ステップＳ１）。
【００７２】
次いで、仮想導電部生成部２１４は、ステップＳ１で読み込んだ電子回路部品が実装される導電層３５の層番号を読み込む（ステップＳ２）。例えば、仮想導電部生成部２１４は、図４（Ｃ）に示すＣＡＤデータ内で識別子（No.）に該当する電子回路部品の層番号が"１"であれば最上層であると認識し、層番号が"４"であれば最下層と認識する。解析条件で指定された電子回路部品の識別子"１"が図５（Ｂ）に示すＬＳＩ３６の識別子である場合には、ＬＳＩ３６の層番号が読み込まれ、最上層である導電層３５Ａ、又は最下層である導電層３５Ｄのいずれに実装されているかが認識される。
【００７３】
仮想導電部生成部２１４は、仮想導電部１１０の位置を表すＸ，Ｙ座標の初期値を解析条件で指定されている端子のうち、端子番号の一番小さい端子のＸ、Ｙ座標値に設定する（ステップＳ３）。
【００７４】
各座標値の初期値は、ＸｍｉｎとＸｍａｘが端子番号の一番小さい端子のＸ座標値に設定され、ＹｍｉｎとＹｍａｘが端子番号の一番小さい端子のＹ座標値に設定される。例えば、解析条件で図４（Ｃ）に示す識別子（No.）"１"の電子回路部品が指定されている場合は、端子１の座標値（Ｘｔ１，Ｙｔ１）が読み出され、Ｘｍｉｎ＝Ｘｍａｘ＝Ｘｔ１、Ｙｍｉｎ＝Ｙｍａｘ＝Ｙｔ１と設定される。
【００７５】
仮想導電部生成部２１４は、次に端子番号が小さい端子の座標値（Ｘｔｉ，Ｙｔｉ）をＣＡＤデータから読み出す（ステップＳ４）。例えば、ステップＳ３で図４（Ｃ）に示す識別子（No.）"１"の電子回路部品の端子１の座標値（Ｘｔ１，Ｙｔ１）を読み出していた場合は、ステップＳ４では端子２の座標値（Ｘｔ２，Ｙｔ２）が読み出される。
【００７６】
次いで、仮想導電部生成部２１４は、ステップＳ４で読み出した端子の座標値（Ｘｔｉ，Ｙｔｉ）のＸ座標値（Ｘｔｉ）について、Ｘｍａｘ＜Ｘｔｉが成立するか否かを判定する（ステップＳ５）。
【００７７】
仮想導電部生成部２１４は、ステップＳ５において、Ｘｍａｘ＜Ｘｔｉが成立する（Ｓ５でＹｅｓ）と判定した場合は、ＸｍａｘをＸｔｉに設定する（ステップＳ６）。すなわち、Ｘｍａｘの値が、より大きな値Ｘｔｉに更新される。
【００７８】
仮想導電部生成部２１４は、ステップＳ５でＸｍａｘ＜Ｘｔｉが成立しない（Ｓ５でＮｏ）と判定した場合、又はステップＳ６の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＹ座標値（Ｙｔｉ）について、Ｙｍａｘ＜Ｙｔｉが成立するか否かを判定する（ステップＳ７）。
【００７９】
仮想導電部生成部２１４は、ステップＳ７において、Ｙｍａｘ＜Ｙｔｉが成立する（Ｓ７でＹｅｓ）と判定した場合は、ＹｍａｘをＹｔｉに設定する（ステップＳ８）。すなわち、Ｙｍａｘの値が、より大きな値Ｙｔｉに更新される。
【００８０】
仮想導電部生成部２１４は、ステップＳ７でＹｍａｘ＜Ｙｔｉが成立しない（Ｓ７でＮｏ）と判定した場合、又はステップＳ８の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＸ座標値（Ｘｔｉ）について、Ｘｍｉｎ＞Ｘｔｉが成立するか否かを判定する（ステップＳ９）。
【００８１】
仮想導電部生成部２１４は、ステップＳ９でＸｍｉｎ＞Ｘｔｉが成立する（Ｓ９でＹｅｓ）と判定した場合は、ＸｍｉｎをＸｔｉに設定する（ステップＳ１０）。これにより、Ｘｍｉｎが、より小さな値Ｘｔｉに更新される。
【００８２】
仮想導電部生成部２１４は、ステップＳ９でＸｍｉｎ＞Ｘｔｉが成立しない（Ｓ９でＮｏ）と判定した場合、又はステップＳ１０の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＹ座標値（Ｙｔｉ）について、Ｙｍｉｎ＞Ｙｔｉが成立するか否かを判定する（ステップＳ１１）。
【００８３】
仮想導電部生成部２１４は、ステップＳ１１でＹｍｉｎ＞Ｙｔｉが成立する（Ｓ１１でＹｅｓ）と判定した場合は、ＹｍｉｎをＹｔｉに設定する（ステップＳ１２）。これにより、Ｙｍｉｎが、より小さな値Ｙｔｉに更新される。
【００８４】
次いで、仮想導電部生成部２１４は、最後の端子であるか否かを判定する（ステップＳ１３）。ステップＳ１３の処理は、解析条件によって指定された全ての端子についてステップＳ４〜Ｓ１２の処理が完了したか否かを判定する処理である。最後の端子であるか否かは、解析条件に含まれる電子回路部品の端子の端子番号に基づいて判定される。
【００８５】
仮想導電部生成部２１４は、ステップＳ１３で最後の端子ではない（Ｓ１３でＮｏ）と判定した場合は、フローをステップＳ４にリターンする。以後、ステップＳ４からステップＳ１３の処理が繰り返し実行されることにより、解析条件に含まれる全ての端子について、Ｘｍａｘ，Ｘｍｉｎ，Ｙｍａｘ、Ｙｍｉｎの座標値の更新が行われる。これにより、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）の４つの頂点で表される仮想導電部１１０には、ＸＹ平面内において、ステップＳ１で選択した電子回路部品について指定されたすべての端子が含まれることになる。
【００８６】
例えば、ステップＳ４で図５（Ａ）に示すＬＳＩ３６が選択され、ＬＳＩ３６の端子としてはバンプ３８Ａ〜３８Ｅが解析条件で指定されている場合には、図５（Ｂ）に示す仮想導電部１１１の４つの頂点が確定される。なお、図５（Ｂ）に示す連携素子１０１〜１０５の定義については、ステップＳ２０の処理で説明する。
【００８７】
また、仮想導電部生成部２１４は、ステップＳ１３で最後の端子である（Ｓ１３でＹｅｓ）と判定した場合は、Ｘｍａｘ、Ｘｍｉｎ、Ｙｍａｘ、Ｙｍｉｎの値を確定する（ステップＳ１４）。これにより、仮想導電部１１０の４つの頂点の座標は、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）に確定される。
【００８８】
仮想導電部生成部２１４は、ステップＳ１４で確定した４つの頂点の座標値を仮想導電部１１０の識別子と関連付けて仮想導電部データを作成する（ステップＳ１５）。仮想導電部データは、仮想導電部１１０の識別子、各頂点のＸＹ座標値、層番号、及び高さを関連付けて得るデータである。このうち、層番号、及び高さを表すデータは、後述するステップＳ１９で追加される。仮想導電部データのデータ構造については、図８を用いて説明する。
【００８９】
次いで、仮想導電部生成部２１４は、ＣＡＤデータから電子回路部品の高さ（ｈ）を読み出す（ステップＳ１６）。プリント基板３４の表面（又は裏面）に対する仮想導電部１１０の高さを電子回路部品の高さと同一の値に設定するためである。電子回路部品の高さを表すデータは、図４（Ｃ）に示すＣＡＤデータに含まれている。
【００９０】
仮想導電部生成部２１４は、電子回路部品の実装面が最上層であるか否かを判定する（ステップＳ１７）。電子回路部品の実装面が最上層であるか最下層であるかにより、電子回路部品の高さの方向が異なるからである。ステップＳ１７での判定は、ステップＳ２で読み込んだ層番号に基づいて判定すればよい。
【００９１】
仮想導電部生成部２１４は、電子回路部品の実装面が最上層である（Ｓ１７でＹｅｓ）と判定した場合は、最上層の導電層３５の高さにステップＳ１６で得た高さ（ｈ）を加算した値（最上層の高さ＋ｈ）を仮想導電部１１０の高さとして設定する（ステップＳ１８Ａ）。
【００９２】
一方、仮想導電部生成部２１４は、電子回路部品の実装面が最下層である（Ｓ１７でＮｏ）と判定した場合は、最下層の導電層３５の高さからステップＳ１６で得た高さ（ｈ）を減算した値（最下層の高さ−ｈ）を仮想導電部１１０の高さとして設定する（ステップＳ１８Ｂ）。
【００９３】
次いで、仮想導電部生成部２１４は、ステップＳ１７で認識した層番号と、ステップＳ１８Ａ又はＳ１８Ｂで求めた仮想導電部１１０の高さを仮想導電部データに追加する（ステップＳ１９）。ここで、ステップＳ１８Ａで求めた仮想導電部１１０の高さが（最上層の高さ＋ｈ）であった場合は、"＋ｈ"として高さを表すデータを登録する。一方、ステップＳ１８Ｂで求めた仮想導電部１１０の高さが（最下層の高さ−ｈ）であった場合は、"−ｈ"として高さを表すデータを登録する。なお、層番号は、電子回路部品の実装面を表すためのデータとして登録される。
【００９４】
次に、仮想接続部生成部２１５は、連携素子１００の定義を行う（ステップＳ２０）。実施の形態１の連携解析シミュレーション装置では、解析条件に含まれる端子のある位置に連携素子１００を定義する。連携素子１００は、導電層３５と仮想導電部１１０を仮想的に接続する二端子素子である。このため、図４（Ｃ）に示すＣＡＤデータに含まれる端子のうち、解析条件に含まれる端子のＸ，Ｙ座標と、ステップＳ１９で登録した仮想導電部１１０の層番号及び高さを関連付ければ、二端子素子である連携素子１００の両端の位置を特定できる。実施の形態１の連携解析シミュレーション装置では、連携素子１００の識別子、Ｘ，Ｙ座標、層番号、及び高さを関連付けることによって連携素子１００の定義を行う。
【００９５】
具体的には、ステップＳ２０では、解析条件に含まれる端子のＸ，Ｙ座標を端子番号の小さいものから順に一つずつ読み込み、ステップＳ１９で登録した仮想導電部１１０の層番号及び高さと関連付け、さらに識別子を付与する。
【００９６】
なお、連携素子１００の高さは、"＋ｈ"又は"−ｈ"で表され、"＋ｈ"は最上層の導電層３５からの高さを表し、"−ｈ"は最下層の導電層３５からの高さを表す。層番号は、連携素子１００が定義される位置が最上層又は最下層のいずれであるかを表す。
【００９７】
仮想接続部生成部２１５は、Ｓ２０によって連携素子１００を定義した端子が最後の端子であるか否かを判定する（ステップＳ２１）。ステップＳ２０では、解析条件に含まれる端子を一つずつ選択して連携素子を定義するため、ステップＳ２１で最後の端子であると判定されるまで、ステップＳ２０が繰り返し実行されることになる。
【００９８】
ステップＳ２０、Ｓ２１の処理が繰り返し実行されることにより、連携素子１００の識別子、Ｘ，Ｙ座標、及び高さを関連付けた連携素子データが作成される。連携素子データについては、図８を用いて説明する。
【００９９】
次いで、仮想接続部生成部２１５は、連携素子１００のネットリストを作成する（ステップＳ２２）。ネットリストには、連携素子１００の識別子が記述される。連携素子１００のネットリストについては、図９を用いて説明する。
【０１００】
仮想導電部生成部２１４は、解析条件に含まれる最後の電子回路部品であったか否かを判定する（ステップＳ２３）。
【０１０１】
仮想導電部生成部２１４は、最後の電子回路部品ではないと判定した場合は、解析条件に含まれる次の電子回路部品のＣＡＤデータを読み込む（ステップＳ２４）。
【０１０２】
ステップＳ２４の処理が終了すると、仮想導電部生成部２１４はフローをステップＳ２までリターンする。これにより、ステップＳ２からＳ２４までの処理が繰り返し実行される。
【０１０３】
一方、ステップＳ２３において最後の電子回路部品であると判定した場合は、仮想導電部生成部２１４は、仮想導電部１１０と連携素子１００を定義する一連の処理を終了する。
【０１０４】
以上の処理により、解析条件に含まれる電子回路部品の各々に対応する仮想導電部１１０と、各電子回路部品の端子に対応する連携素子１００が仮想的に生成される。
【０１０５】
なお、図７には、ステップＳ３〜Ｓ１４を実行することによって仮想導電部１１０のＸ，Ｙ座標を決定し、ステップＳ１８Ａ、Ｓ１８Ｂで仮想導電部１１０の高さを決定した後に、連携素子１００を定義する仮想導電部１１０及び連携素子１００の生成処理を示した。
【０１０６】
しかしながら、実施の形態１の連携解析シミュレーション装置における仮想導電部１１０及び連携素子１００の生成処理は、図７に示す順序の処理に限られるものではない。例えば、連携素子１００を先に定義してから仮想導電部１１０を定義してもよい。すなわち、ステップＳ２０、Ｓ２１の処理を繰り返すことにより、解析条件に含まれる端子のある位置を連携素子１００が生成される位置として認識し、この位置に電子回路部品の高さを関連付けることによって連携素子１００を先に定義する。そして、次に、ステップＳ３〜Ｓ１４の処理を実行すれば、連携素子１００に接続される仮想導電部１１０を定義することができる。
【０１０７】
図８（Ａ）は、実施の形態１の連携解析シミュレーション装置で用いる仮想導電部データを示す図であり、図８（Ｂ）は、実施の形態１の連携解析シミュレーション装置で用いる連携素子データを示す図である。
【０１０８】
図８（Ａ）に示す仮想導電部データは、仮想導電部生成部２１４が図７に示す処理を実行することによって作成され、仮想導電部１１０の識別子（No.）、各頂点のＸ，Ｙ座標値、層番号、及び高さを含む。各頂点のＸ，Ｙ座標値は、図７のステップＳ１４で書き込まれ、層番号と高さはステップＳ１８で書き込まれる。上述したように、層番号は、仮想導電部１１０が定義される位置が最上層又は最下層のいずれであるかを表し、高さは、"＋ｈ"又は"−ｈ"で表され、"＋ｈ"は最上層の導電層３５からの高さを表し、"−ｈ"は最下層の導電層３５からの高さを表す。
【０１０９】
図８（Ｂ）に示す連携素子データは、仮想接続部生成部２１５が図７に示す処理を実行することによって作成され、連携素子１００の識別子（No.）、Ｘ，Ｙ座標値、層番号、及び高さを含む。Ｘ，Ｙ座標値、層番号、及び高さは、図７のステップＳ１５及びＳ１９で書き込まれる。高さは、上述のように、"＋ｈ"又は"−ｈ"で表され、"＋ｈ"は最上層の導電層３５からの高さを表し、"−ｈ"は最下層の導電層３５からの高さを表す。
【０１１０】
なお、Ｘ，Ｙ座標及び高さの値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合には具体的な数値が与えられる。
【０１１１】
図９は、実施の形態１の連携解析シミュレーション装置で用いる連携素子１００のネットリストの一例を示す図である。連携素子１００のネットリストは、仮想接続部生成部２１５によって図７に示すステップＳ２２で作成される。図９には、符号"ａ１"で表される連携素子１００がｔ１−０間に接続されており、識別子（ｉｄ）がｎであることを表している。ここで、"ｔ１"は連携素子１００の導電層３５側に接続される端子を表し、"０"は連携素子１００の他方の端子が完全導体である仮想導電部１１０に接続されていることを表す。
【０１１２】
図１０は、実施の形態１の連携解析シミュレーション装置で用いる解析モデルの一例を示す図である。図１０に示すように、解析モデルは、Ｘ軸方向にｌ個（ｌは２以上の任意の整数）、Ｙ軸方向にｍ個（ｍは２以上の任意の整数）、Ｚ軸方向にｎ個（ｎは２以上の任意の整数）に分割されることにより、三次元的に離散化されたセルを含む。各セルの座標は、プリント基板３４の座標ではなく、解析モデル上の（Ｘ，Ｙ，Ｚ）座標で与えられる。このような解析モデルは、図５（Ｂ）に示すプリント基板３４、導電層３５、連携素子１００、及び仮想導電部１１０を含む三次元空間に対して作成される。
【０１１３】
図１１（Ａ）は、ＦＤＴＤ法による電磁界解析に用いる解析モデルの各セルの座標、誘電率、電気伝導率、透磁率、磁気抵抗率、及び密度を表すデータを示す図である。各セルの座標（Ｘ，Ｙ，Ｚ）は、解析モデル上での座標である。
【０１１４】
図１１（Ｂ）は、連携素子の識別子と解析モデル上の座標を関連付けたデータを示す図である。図１１（Ｂ）に示すデータにより、解析モデルのどのセルに連携素子が含まれているかが分かる。
【０１１５】
図１１（Ａ）に示すデータは、図４（Ａ）、図４（Ｂ）に示すＣＡＤデータと、解析条件に含まれるプリント基板３４の電気伝導率、透磁率、磁気抵抗率、及び密度のデータとを用い、解析モデルの各セルについて誘電率、電気伝導率、透磁率、磁気抵抗率、及び密度を求めることによって得られる。
【０１１６】
図１１（Ｂ）に示す連携素子の識別子と解析モデル上の座標を関連付けたデータは、電子回路部品のネットリストに含まれる連携素子の識別子及び端子の情報と、図４（Ｃ）に示すＣＡＤデータに含まれる端子の座標を照合させて関連付けることによって得られる。
【０１１７】
なお、図１１（Ａ）における誘電率、電気伝導率、透磁率、磁気抵抗率、及び密度の値、図１１（Ｂ）におけるＸ，Ｙ，Ｚ座標の値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合には具体的な値が与えられる。
【０１１８】
図１２は、実施の形態１の連携解析シミュレーション装置における連携解析を説明するための図である。
【０１１９】
連携解析は、連携解析処理部２１７（図６参照）に含まれる連携解析制御部２２１、電磁界解析部２２２、電流計算部２２３、電流受け渡し部２２４、回路解析部２２５、電界計算部２２６、及び電界受け渡し部２２７によって実行される。
【０１２０】
連携解析制御部２２１は、電磁界解析と回路解析を連携して実行する際における解析時刻の制御管理を行う。連携解析制御部２２１は、一定の解析時間ステップΔｔで進行する時刻ｔem01、時刻ｔem02、及び時刻ｔcsを定義する。時刻ｔem01は電磁界解析部２２２が磁界を計算する時刻であり、時刻ｔem02は電磁界解析部２２２が電界を計算する時刻である。時刻ｔem01と時刻ｔem02は、一定時間（Δｔ／２）ずらされている。また、時刻ｔcsは、回路解析部２２５が回路方程式を解く時刻である。各時刻は、具体的には次に示す式（１）〜（３）によって定義される。
【０１２１】
ｔem01 = (n-1/2) × Δｔ     ・・・（１）
ｔem02 = n × Δｔ          ・・・（２）
ｔcs = n × Δｔ             ・・・（３）
ただし、ｎは０を含む自然数であり、ｎが０の場合、ｔem01 = ０．０、ｔem02 ＝０．０、ｔcs = ０．０である。
【０１２２】
電磁界解析部２２２は、仮想導電部１１０、連携素子１００、及び導電層３５を含む空間についての解析モデル（図１０参照）においてＦＤＴＤ法による電磁界解析を行い、各セルの辺における電界Ｅと、その周囲の磁界Ｈとを交互に計算する。電磁界解析部２２２は、時刻ｔem01で磁界Ｈを計算し、時刻ｔem02で電界Ｅを計算する。
【０１２３】
電磁界解析部２２２は、連携素子１００が存在しているセルの電界値が電界受け渡し部２２７を介して受け渡されると、受け渡された電界値を用いて解析モデル内の各セルにおける電界Ｅを求める処理と、電界Ｅによって生じる周囲の磁界Ｈを求める処理を交互に行う。電磁界解析部２２２は、式（４）、（５）を用いて磁界Ｈと電界Ｅを求める。
【０１２４】
Ｈ（ｎ＋１／２） ＝ Ｈ（ｎ−１／２）−（Δｔ／μ）ｒｏｔＥｎ      ・・・（４）
Ｅｎ ＝ Ｅｎ−１−（Δｔ／μ）ｒｏｔＨ（ｎ−１／２）           ・・・（５）
μは透磁率、εは誘電率、Ｈ−１／２＝０である。
【０１２５】
なお、解析モデルの各セルについて各解析時刻において電磁界解析部２２２によって計算される磁界を表すデータ（以下、磁界データ）と電界を表すデータ（電界データ）は、データ管理部２１９によってＨＤＤ２４に格納される。ＨＤＤ２４に格納された磁界データは、解析結果表示処理部２１８が連携解析の最終結果としてリターンパスを再現するために電流値を求める際に用いられる。
【０１２６】
ここで、磁界及び電界はＸ，Ｙ，Ｚ成分を有する。各セルの磁界は、例えば、セルの６面をそれぞれ貫く磁界の強度及び方向を表す６本の法線ベクトル（Ｘ、Ｙ、Ｚ軸方向に２本ずつある）を計算し、各軸２本の法線ベクトルの平均として導出されるベクトルの強度及び方向を有する物理量として求めることができる。また、各セルの電界は、例えば、セルを囲む１２本の辺（Ｘ、Ｙ、Ｚ軸方向に４本ずつある辺）における電界を計算し、各軸方向の４本の辺の電界の平均強度を有する物理量として求めることができる。
【０１２７】
電流計算部２２３は、電磁界解析部２２２によって計算される磁界のうち、式（６）を用いて連携素子１００について計算された磁界Ｈを周回積分することにより、解析時間ステップ毎の各時刻における連携素子１００の電流値Ｉを計算する。
【０１２８】
Ｉｎ ＝ ∫Ｈ（ｎ＋１／２）      ・・・（６）
電流計算部２２３によって求められる連携素子１００の電流値Ｉは、電流受け渡し部２２４によって回路解析部２２５に受け渡される。
【０１２９】
電流受け渡し部２２４は、電流計算部２２３によって連携素子１００について計算された電流値Ｉを回路解析部２２５に受け渡す処理を行う。これにより、電流計算部２２３によって計算された連携素子１００における電流値Ｉを用いて回路解析部２２５によって回路解析処理が実行される。
【０１３０】
回路解析部２２５は、例えば、電流源法を用いた等価回路を用いて、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis)による回路解析を行う。等価回路は、電子回路部品の両端子間に接続される電流源Ｉと、電流源Ｉと並列に接続されたコンデンサＣを含む。回路解析部２２５は、式（７）に示す回路方程式を用いて電子回路部品の両端子間にかかる電圧値Ｖを求める。電流源Ｉの電流値は、電流受け渡し部２２４から受け渡される電流値に設定される。すなわち、電流源Ｉの電流値は、連携素子１００における電流値に設定される。
【０１３１】
Ｖｎ ＝ Ｚ−１Ｉｎ      ・・・（７）
ここで、Ｚ−１は電子回路部品のインピーダンス行列である。
【０１３２】
回路解析部２２５は、電流受け渡し部２２４から連携素子１００における電流値が受け渡されると、電流源の電流値Ｉｎを受け渡された電流値に更新して時刻ｔcsにおいて回路解析を実行する。
【０１３３】
電界計算部２２６は、式（８）を用いて回路解析部２２５によって求められる電圧値Ｖをセルの辺の長さｄで除算することにより、連携素子１００が存在するセルにおける電界値Ｅを求める。
【０１３４】
Ｅｎ ＝ Ｖｎ／ｄ      ・・・（８）
電界計算部２２６によって求められる電界値Ｅは、電界受け渡し部２２７によって電磁界解析部２２２に受け渡される。
【０１３５】
電界受け渡し部２２７は、電界計算部２２６によって計算される連携素子１００の電界値を電磁界解析部２２２に受け渡す。
【０１３６】
その後、電界計算部２２６によって計算される連携素子１００の電界値を受け渡された電磁界解析部２２２は、上述の式（５）を用いて連携素子１００が存在するセル以外のセルにおける電界値を計算するとともに、（４）式を用いて各セルにおける磁界値を計算する。
【０１３７】
実施の形態１の連携解析シミュレーション装置では、電磁界解析部２２２、電流計算部２２３、電流受け渡し部２２４、回路解析部２２５、電界計算部２２６、及び電界受け渡し部２２７による処理が繰り返し実行される。
【０１３８】
図１３は、実施の形態１の連携解析シミュレーション装置で用いる連携素子１００の識別子と電界値及び電流値を関連付けたデータの一例を示す図である。図１３に示すデータは、図１１（Ｂ）に解析モデル上の座標を示す連携素子１００が位置するセルの電界値Ｅと電流値Ｉを求め、解析モデル上の座標を省き、電界値Ｅと電流値Ｉを連携素子１００の識別子（No.）と関連付けることによって得られる。
【０１３９】
図１３に示す電界値及び電流値は、時刻ｔcs = k × Δｔでの電界値Ｖに基づいて電界計算部２２６によって計算される電界Ｅｋの値と、時刻ｔem01 = (k-1/2) × Δｔでの磁界Ｈに基づいて電流計算部２２３によって求められる電流Ｉｋの値である。なお、ｋは０≦ｋ≦ｎを満たす自然数である。図１３に示すデータは、解析時刻毎に作成される。
【０１４０】
図１３に示す電界値を表すデータは、電界受け渡し部２２７によって連携素子１００が位置するセルの電界値として電磁界解析部２２２に受け渡される。また、図１３に示す電流値を表すデータは、電流受け渡し部２２４によって連携素子１００の電流値として回路解析部２２５に受け渡される。
【０１４１】
なお、電界値及び電流値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合には連携素子が存在するセルについて求められる具体的な電流値及び電界値が与えられる。
【０１４２】
図１４は、実施の形態１の連携解析シミュレーション装置における連携解析処理を示すフローチャートである。連携解析処理は、連携解析処理部２１７内の連携解析制御部２２１、電磁界解析部２２２、電流計算部２２３、電流受け渡し部２２４、回路解析部２２５、電界計算部２２６、及び電界受け渡し部２２７によって実行される。
【０１４３】
連携解析制御部２２１は、上述の式（１）〜（３）におけるｎを０とする（ステップＳ３１）。これにより、電磁界解析における時刻ｔem01はｔem01＝０．０、電磁界解析における時刻ｔem02はｔem02＝０．０、回路解析における時刻ｔcsはｔcs＝０．０とされ、各解析時刻が初期化される。連携解析制御部２２１によって定義される時間は、電磁界解析部２２２と電界受け渡し部２２７に入力される。
【０１４４】
次いで、連携解析制御部２２１は、上述の式（１）〜（３）におけるｎを１とし、ｔem01＝Δｔ/2、ｔem02＝Δｔ、ｔcs＝Δｔとする（ステップＳ３２）。
【０１４５】
電磁界解析部２２２は、上述の（４）式により、すべてのセルにおける磁界を計算する（ステップＳ３３）。
【０１４６】
電流計算部２２３は、ステップＳ３３で計算された磁界のうち、連携素子１００を含むセルについて計算された磁界を用いて連携素子１００における電流値を計算する（ステップＳ３４）。電流値の計算は、上述の（６）式を用いて磁界Ｈを周回積分することによって行われる。
【０１４７】
電流受け渡し部２２４は、電流計算部２２３によって計算された連携素子１００の電流値を回路解析部２２５へ受け渡す（ステップＳ３５）。
【０１４８】
回路解析部２２５は、連携素子１００の電流値を電流受け渡し部２２４から受け渡された電流値に設定する（ステップＳ３６）。これにより、電流源の電流値Ｉｎが電磁界解析によって求められた連携素子１００の電流値に更新される。
【０１４９】
連携解析制御部２２１は、電磁界解析における時刻ｔem01をｔem01＝ｔem01＋Δｔとする（ステップＳ３７）。すなわち、上述の式（１）において解析時刻を定義するためのｎの数がインクリメントされ、磁界を計算するための時刻ｔem01が解析時間ステップΔｔだけ進められる。
【０１５０】
回路解析部２２５は、ステップＳ３６で設定した電流値を用いて、上述の（７）式により回路方程式を解く（ステップＳ３８）。これにより、時刻ｔcsにおける連携素子１００の電圧値Ｖが求められる。
【０１５１】
電磁界解析部２２２は、ステップＳ３３で計算した磁界を用いて、上述の式（５）によりすべてのセルの電界の計算を行う（ステップＳ３９）。
【０１５２】
電界計算部２２６は、ステップＳ３８で計算された連携素子１００の電圧値Ｖから電界値Ｅを求める（ステップＳ４０）。電界値の計算は、上述の（８）式を用いて行われる。
【０１５３】
電界受け渡し部２２７は、ステップＳ４０で求められた電界値Ｅを電磁界解析部２２２に受け渡す（ステップＳ４１）。
【０１５４】
電磁界解析部２２２は、連携素子１００が存在しているセルの電界値をステップＳ４１で受け渡された電界値に設定する（ステップＳ４２）。これにより、連携素子１００における電界値が回路解析によって求められた値に更新される。
【０１５５】
連携解析制御部２２１は、電磁界解析における時刻ｔem02をｔem02＝ｔem02＋Δｔとする（ステップＳ４３）。すなわち、上述の式（２）において解析時刻を定義するためのｎの数がインクリメントされ、電界を計算するための時刻ｔem02が解析時間ステップΔｔだけ進められる。
【０１５６】
連携解析制御部２２１は、回路解析における時刻ｔcsをｔcs =ｔem01とする（ステップＳ４４）。すなわち、上述の式（３）において解析時刻を定義するためのｎの数がインクリメントされ、回路解析における時刻ｔcsが解析時間ステップΔｔだけ進められる。
【０１５７】
回路解析部２２５は、ｔcs≧ｔmax が成立するか否かを判定する（ステップＳ４５）。成立すれば処理を終了し、成立しなければフローをステップＳ３３にリターンする。ここで、ｔmax は、電磁界解析の解析時間であり、予め設定されている。
【０１５８】
以上のようにして、電磁界解析部２２２と回路解析部２２５との間で連携素子１００における電流値と電界値を受け渡すことにより、電磁界解析と回路解析とを連携させた連携解析が行われる。
【０１５９】
図１５は、実施の形態１の連携解析シミュレーション装置で用いる解析モデルの各セルにおける電界と磁界の値を示すデータの一例を示す図である。
【０１６０】
図１６は、実施の形態１の連携解析シミュレーション装置で用いる解析モデルの各セルについて求められた電流値を表すデータである。
【０１６１】
図１５及び図１６には、電界、磁界、及び電流の値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合には各セルについて求められる具体的な値が与えられる。
【０１６２】
図１５に示すデータは、時刻tem01 = (k-1/2) × Δtでの磁界Ｈ（ｋ＋１／２）の値と、時刻tem02 = k × Δtにおける電界Ｅｋの値を示している。ここで、ｋは、０≦ｋ≦ｎを満たす自然数である。
【０１６３】
図１５に示すデータは、電磁界解析部２２２が上述の式（４）、式（５）を用いて磁界と電界を交互に計算することにより、解析モデルの全てのセルについて得られる。
【０１６４】
図１６に示す電流値Ｉｋのデータは、解析結果表示処理部２１８が図１５に示す各セルの磁界Ｈ（ｋ＋１／２）を周回積分することによって求められる。各セルについて求められた電流値を表すデータは、図１６に示すように解析モデルの座標（Ｘ，Ｙ，Ｚ）と関連付けられてＨＤＤ２４に格納される。ＨＤＤ２４に格納される電流値のデータは、実施の形態１の連携解析シミュレーション装置の解析結果として、電源層又はグランド層に再現されるリターンパスを解析結果表示処理部２１８が図１に示すディスプレイ１２の表示画面１２Ａに表示させる際に用いられる。
【０１６５】
次に、図１７に示す回路を用いて、実施の形態１の連携解析シミュレーション装置によって再現されるリターンパスについて説明する。
【０１６６】
図１７（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図である。図１７（Ａ）に示す回路は、電子回路部品１２０、配線１２１、１２２、グランド層１２３、入力ポート１２４、出力ポート１２５を含む。電子回路部品１２０、及び配線１２１、１２２と、グランド層１２３との間には、プリント基板の誘電体層が存在するが、説明の便宜上、誘電体層の図示を省略する。
【０１６７】
図１７（Ｂ）は、図１７（Ａ）に示す電子回路部品１２０及び端子１２０ａ、１２０ｂの代わりに仮想導電部１１０及び連携素子１００Ａ、１００Ｂを仮想的に配置した状態を示す斜視図である。図１７（Ｂ）においても、説明の便宜上、誘電体層の図示を省略する。
【０１６８】
図１７（Ａ）に示すように、グランド層１２３は、切欠部１２３Ａを有し、平面視でＵ字型の形状を有する。グランド層１２３の上には、図示を省略する誘電体層を介して配線１２１、１２２が形成されている。配線１２１、１２２の間には、グランド層１２３の切欠部１２３Ａの上に渡されるように、電子回路部品１２０が接続されている。ここで、図１７（Ａ）には、電子回路部品１２０として抵抗器を示すが、電子回路部品１２０はＬＳＩ等の多端子を有する電子回路部品であってもよい。
【０１６９】
入力ポート１２４は、配線１２１とグランド層１２３を接続しており、所定の電流値の電流を出力する電流源を含む。出力ポート１２５は、所定の抵抗値（典型的には５０（Ω））を有し、配線１２２とグランド層１２３を接続している。
【０１７０】
図１７（Ａ）において、入力ポート１２４の電流源から出力された電流は、信号として配線１２１に入力され、電子回路部品１２０、配線１２２、及び接続部出力ポート１２５を経てグランド層１２３に伝送される。グランド層１２３の表面では、信号は配線１２２に沿って伝送されるが、切欠部１２３Ａがあるため電子回路部品１２０に沿っては伝送されず、切欠部１２３ＡのＵ字に沿って伝送され、さらに配線１２１に沿って戻るように伝送されて入力ポート１２４に到達する。このため、図１７（Ａ）における信号のリターンパスは、グランド層１２３の切欠部１２３Ａに沿って迂回したパスとなる。
【０１７１】
実施の形態１の連携解析シミュレーション装置は、図１７（Ｂ）に示すように、電子回路部品１２０と端子１２０ａ、１２０ｂをモデル化して仮想導電部１１０と連携素子１００Ａ、１００Ｂを生成する。連携素子１００Ａは、電子回路部品１２０の端子１２０ａが配線１２１に接続される位置に一端１００Ａａが接続される仮想的な二端子素子である。同様に、連携素子１００Ｂは、電子回路部品１２０の端子１２０ｂが配線１２２に接続される位置に一端１００Ｂａが接続される仮想的な二端子素子である。
【０１７２】
連携素子１００Ａ、１００Ｂの高さは、実施の形態１では、配線１２１、１２２に対する電子回路部品１２０の実際の高さに設定される。なお、連携素子１００Ａ、１００Ｂが配線１２１、１２２に接続される位置と高さは、連携素子データ（図８（Ｂ）参照）によって定まる。
【０１７３】
仮想導電部１１０は、連携素子１００Ａと連携素子１００Ｂの他端１００Ａｂ、１００Ｂｂを接続するように定義される。説明の便宜上、図１７（Ｂ）に示す仮想導電部１１０は幅を有するが、他端１００Ａｂ、１００Ｂｂを接続する仮想導電部１１０は、仮想導電部データ（図８（Ａ）参照）によって線分として定義される。
【０１７４】
なお、図８（Ａ）には、仮想導電部データの一例として４つの頂点の座標を含むデータを示すが、図１７（Ｂ）に示す仮想導電部１１０を表す仮想導電部データは、２つの点（一端１００Ａａ、１００Ｂａ）の座標を含むことになる。
【０１７５】
図１８は、実施の形態１の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。リターンパスは、解析結果表示処理部２１８（図６参照）により、実施の形態１の連携解析シミュレーション装置の解析結果として、図１に示すディスプレイ１２の表示画面１２Ａに表示される。リターンパスは、図１６に示す電流値の分布をグランド層１２３の表面にドットで表示したものである。ドットの密度が高いほど電流値が高く、ドットの密度が低いほど電流値が低いことを表している。なお、リターンパスを見やすくするために、仮想導電部１１０、配線１２１、配線１２２、入力ポート１２４、及び出力ポート１２５は破線で示してある。
【０１７６】
図１８に示すリターンパスは、図１７（Ｂ）に示す入力ポート１２４から配線１２１に入力され、電子回路部品１２０、配線１２２、出力ポート１２５、及びグランド層１２３を伝送されて入力ポート１２４に戻る信号のグランド層１２３の表面上における電流経路を再現したものである。
【０１７７】
図１８に示すように、実施の形態１の連携解析シミュレーション装置によって再現されるリターンパスは、グランド層１２３の表面で出力ポート１２５から配線１２２、切欠部１２３Ａ、配線１２１に沿って入力ポート１２４に戻っており、正確に再現されている。
【０１７８】
次に、実施の形態１の連携解析シミュレーション装置によって再現されるリターンパスについて、図１７（Ａ）とは別の回路を用いて説明を行う。
【０１７９】
図１９（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図である。図１９（Ｂ）は、仮想導電部及び連携素子を配置した回路の一部分を示す斜視図である。
【０１８０】
図１９（Ａ）に示す回路は、電子回路部品１２０Ａ〜１２０Ｃ、配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃ、グランド層１２３、入力ポート１２４Ａ〜１２４Ｃ、及び出力ポート１２５Ａ〜１２５Ｃを含む。
【０１８１】
入力ポート１２４Ａ〜１２４Ｃは、それぞれ、配線１２１Ａ〜１２１Ｃとグランド層１２３の間を接続しており、所定の電流値の電流を出力する電流源を含む。出力ポート１２５Ａ〜１２５Ｃは、所定の抵抗値（典型的には５０（Ω））を有し、それぞれ、配線１２２Ａ〜１２２Ｃとグランド層１２３を接続している。
【０１８２】
電子回路部品１２０Ａ〜１２０Ｃは、端子１２０Ａａ〜１２０Ｃａ、１２０Ａｂ〜１２０Ｃｂを介して、それぞれ、配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃに接続されている。
【０１８３】
電子回路部品１２０Ａ〜１２０Ｃ、及び配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃと、グランド層１２３との間には、プリント基板の誘電体層が存在するが、説明の便宜上、誘電体層の図示を省略する。
【０１８４】
図１９（Ａ）に示す回路は、電子回路部品１２０Ａ、１２０Ｂ、及び１２０Ｃが並列に接続されている回路である。
【０１８５】
入力ポート１２４Ａから配線１２１Ａに入力された信号は、電子回路部品１２０Ａ、配線１２２Ａ、及び出力ポート１２５Ａを伝送され、グランド層１２３の表面上を配線１２２Ａ、電子回路部品１２０Ａ、及び配線１２１Ａに沿って入力ポート１２４Ａに戻る。
【０１８６】
入力ポート１２４Ｂから配線１２１Ｂに入力された信号は、電子回路部品１２０Ｂ、配線１２２Ｂ、及び出力ポート１２５Ｂを伝送され、グランド層１２３の表面上を配線１２２Ｂ、電子回路部品１２０Ｂ、及び配線１２１Ｂに沿って入力ポート１２４Ｂに戻る。
【０１８７】
また、入力ポート１２４Ｃから配線１２１Ｃに入力された信号は、電子回路部品１２０Ｃ、配線１２２Ｃ、及び出力ポート１２５Ｃを伝送され、グランド層１２３の表面上を配線１２２Ｃ、電子回路部品１２０Ｃ、及び配線１２１Ｃに沿って入力ポート１２４Ｃに戻る。
【０１８８】
図１９（Ｂ）は、図１９（Ａ）に示す電子回路部品１２０Ａ〜１２０Ｃ及び端子１２０Ａａ〜１２０Ｃａ、１２０Ａｂ〜１２０Ｃｂをモデル化した仮想導電部１１０Ａ〜１１０Ｃ、及び連携素子１０８Ａ〜１０８Ｃ、１０９Ａ〜１０９Ｃを配置した状態を示している。
【０１８９】
連携素子１０８Ａは、図１９（Ａ）において配線１２１Ａに電子回路部品１２０Ａの端子１２０Ａａが接続される位置に一端１０８Ａａが接続される仮想接続部である。連携素子１０８Ｂは、図１９（Ａ）において配線１２１Ｂに電子回路部品１２０Ｂの１２０Ｂａが接続される位置に一端１０８Ｂａが接続される仮想接続部である。連携素子１０８Ｃは、図１９（Ａ）において配線１２１Ｃに電子回路部品１２０Ｃの１２０Ｃａが接続される位置に一端１０８Ｃａが接続される仮想接続部である。
【０１９０】
連携素子１０９Ａは、図１９（Ａ）において配線１２２Ａに電子回路部品１２０Ａの１２０Ａｂが接続される位置に一端１０９Ａａが接続される仮想接続部である。連携素子１０９Ｂは、図１９（Ａ）において配線１２２Ｂに電子回路部品１２０Ｂの１２０Ｂｂが接続される位置に一端１０９Ｂａが接続される仮想接続部である。連携素子１０９Ｃは、図１９（Ａ）において配線１２２Ｃに電子回路部品１２０Ｃの１２０Ｃｂが接続される位置に一端１０９Ｃａが接続される仮想接続部である。
【０１９１】
連携素子１０８Ａ〜１０８Ｃ、１０９Ａ〜１０９Ｃの高さは、実施の形態１では、配線１２１、１２２に対する電子回路部品１２０Ａ〜１２０Ｃの実際の高さに設定される。
【０１９２】
なお、連携素子１０８Ａ〜１０８Ｃ、１０９Ａ〜１０９Ｃが配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃに接続される位置と高さは、連携素子データ（図８（Ｂ）参照）によって定まる。
【０１９３】
仮想導電部１１０Ａ〜１１０Ｃは、それぞれ、連携素子１０８Ａ〜１０８Ｃと連携素子１０９Ａ〜１０９Ｃの他端１０８Ａｂ〜１０８Ｃｂと他端１０９Ａｂ〜１０９Ｃｂを接続するように定義されている。説明の便宜上、図１９（Ｂ）に示す仮想導電部１１０Ａ〜１１０Ｃは幅を有するが、他端１０８Ａｂ〜１０８Ｃｂと他端１０９Ａｂ〜１０９Ｃｂを接続する仮想導電部１１０Ａ〜１１０Ｃは、仮想導電部データ（図８（Ａ）参照）によって線分として定義される。
【０１９４】
なお、図１９（Ｂ）に示す仮想導電部１１０Ａ〜１１０Ｃを表す仮想導電部データは、２つの点（一端１０８Ａａ〜１０８Ｃａ、１０９Ａａ〜１０９Ｃａ）の座標を含むことになる。
【０１９５】
図２０は、実施の形態１の連携解析シミュレーション装置によって図１９（Ｂ）に示す回路について再現されるリターンパスを示す図である。リターンパスは、解析結果表示処理部２１８（図６参照）により、実施の形態１の連携解析シミュレーション装置の解析結果として、図１に示すディスプレイ１２の表示画面１２Ａに表示される。
【０１９６】
図２０に示すリターンパスは、図１９（Ａ）に示す電子回路部品１２０Ａと１２０Ｃに信号を入力し、電子回路部品１２０Ｂには信号を入力しなかった場合に、グランド層１２３の表面に再現されるリターンパスである。図２０にはドットでリターンパスを示すが、ドットの密度が高いほど電流値が高く、ドットの密度が低いほど電流値は低い。なお、リターンパスを見やすくするために、グランド層１２３以外は破線で示してある。
【０１９７】
図２０に示すように、リターンパスは、グランド層１２３の表面で、配線１２１Ａ、仮想導電部１１０Ａ、及び配線１２２Ａと、配線１２１Ｃ、仮想導電部１１０Ｃ、及び配線１２２Ｃとに沿って正確に再現されている。
【０１９８】
次に、比較用に、図１７（Ａ）及び図１９（Ａ）に示す回路について、従来の連携解析シミュレーション装置によって再現されるリターンパスについて説明する。
【０１９９】
図２１（Ａ）は、従来の連携解析シミュレーション装置によって定義される連携素子を配置した状態を示す斜視図であり、図２１（Ｂ）は従来の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。ドットはリターンパスを示し、ドットの密度が高いほど電流値が高く、ドットの密度が低いほど電流値は低い。なお、リターンパスを見やすくするために、グランド層１２３以外は破線で示してある。
【０２００】
図２１（Ａ）に示す従来の連携素子１５０、１５１は、図１７（Ａ）に示す電子回路部品１２０の端子１２０ａ、１２０ｂを従来の連携素子として定義したものである。従来の連携素子１５０、１５１は、それぞれの一端１５０Ａ、１５１Ａが配線１２１、１２２に接続され、それぞれの他端１５０Ｂ、１５１Ｂが直近のグランド層１２３に接続されている。
【０２０１】
図２１（Ｂ）に示すように、従来の連携素子１５０、１５１で仮想的に接続された回路について従来の連携解析シミュレーション装置によって再現されるリターンパスは、切欠部１２３Ａに沿って迂回せず、切欠部１２３Ａの両側に分断されている。すなわち、リターンパスは、グランド層１２３の表面で、配線１２１の下側と、配線１２２の下側とに別々に再現されている。これは、リターンパスが正確に再現されていない典型例である。このように、従来の連携解析シミュレーション装置では、リターンパスを正確に再現できない場合がある。
【０２０２】
次に、図１９（Ａ）に示す回路について、従来の連携解析シミュレーション装置によって再現されるリターンパスについて説明する。
【０２０３】
図２２（Ａ）は、従来の連携解析シミュレーション装置によって定義される連携素子を配置した状態を示す斜視図であり、図２２（Ｂ）は従来の連携解析シミュレーション装置によって再現されるリターンパスを示す図である。ドットでリターンパスを示すが、ドットの密度が高いほど電流値が高く、ドットの密度が低いほど電流値は低い。なお、リターンパスを見やすくするために、グランド層１２３以外は破線で示してある。
【０２０４】
図２２（Ａ）に示す従来の連携素子１５２Ａ〜１５２Ｃ、１５３Ａ〜１５３Ｃは、図１９（Ａ）に示す電子回路部品１２０Ａ〜１２０Ｃの端子１２０Ａａ〜１２０Ｃａ、１２０Ａｂ〜１２０Ｃｂを従来の連携素子として定義したものである。従来の連携素子１５２Ａ、１５２Ｂ、１５２Ｃは、それぞれの一端１５２Ａａ、１５２Ｂａ、１５２Ｃａが配線１２１Ａ、１２１Ｂ、１２１Ｃに接続され、それぞれの他端１５２Ａｂ、１５２Ｂｂ、１５２Ｃｂが直近のグランド層１２３に接続されている。同様に、従来の連携素子１５３Ａ、１５３Ｂ、１５３Ｃは、それぞれの一端１５３Ａａ、１５３Ｂａ、１５３Ｃａが配線１２２Ａ、１２２Ｂ、１２２Ｃに接続され、それぞれの他端１５３Ａｂ、１５３Ｂｂ、１５３Ｃｂが直近のグランド層１２３に接続されている。
【０２０５】
図２２（Ｂ）に示すリターンパスは、図２０に示すリターンパスを再現した場合と同様に、図１９（Ａ）に示す電子回路部品１２０Ａと１２０Ｃに信号を入力した場合に、従来の連携解析シミュレーション装置によってグランド層１２３の表面に再現されるリターンパスである。すなわち、図１９（Ａ）に示す電子回路部品１２０Ｂには信号を入力しなかった場合に従来の連携解析シミュレーション装置によって再現されるリターンパスである。
【０２０６】
図２２（Ｂ）に示すように、従来の連携解析シミュレーション装置によって再現されるリターンパスは、グランド層１２３の表面において、配線１２１Ａと配線１２２Ａの間で途切れており、配線１２１Ｃと１２２Ｃとの間でも途切れている。
【０２０７】
このように、従来の連携解析シミュレーション装置では、リターンパスを正確に再現できない場合がある。これは、従来の連携素子１５２Ａ〜１５２Ｃ、１５３Ａ〜１５３Ｃが直近のグランド層１２３に接続されることにより、電磁界解析で求まる電流経路が実際とは異なる場合があるからである。
【０２０８】
これに対して、実施の形態１の連携解析シミュレーション装置によれば、電子回路部品及び端子をモデル化した仮想導電部１１０及び連携素子１００を用いることにより、実際に導電層３５に電子回路部品が接続されている状態に近い状態で連携解析を行うことができる。特に、電磁界解析において、仮想導電部１１０及び連携素子１００を含む解析モデルの各セルの電界及び磁界を求めるので、実際には電子回路部品が位置するセルの電界及び磁界を高精度に再現できる。また、高精度に再現した磁界に基づき、回路解析に受け渡す連携素子１００の電流値を高精度に求めることができる。
【０２０９】
このため、実施の形態１の連携解析シミュレーション装置によれば、図１８及び図２０に示すように、リターンパスを正確に再現することができる。
【０２１０】
また、上述のように、実施の形態１の連携解析シミュレーション装置では、すべての連携素子１００を仮想導電部１１０に接続するので、連携素子２００の接続先を判断する必要はない。
【０２１１】
このため、特に、電子回路部品の端子数が多く、電子回路部品の内部における電流経路の把握が困難な場合であっても、すべての連携素子１００を仮想導電部１１０に接続するだけで接続処理が完了するので、モデル化のための処理が非常に容易である。
【０２１２】
また、従来は、連携素子の接続先を正しく判断できても、端子数が多いと接続が困難になる場合があったが、実施の形態１の連携解析シミュレーション装置では、連携素子１００を一律に仮想導電部１１０に接続すればよいので、連携素子１００の接続は非常に容易である。このため、正確なリターンパスの再現を容易に行うことができる。
【０２１３】
以上では、仮想導電部１１０の高さを最上層又は最下層の導電層に対する電子回路部品の実際の高さに設定する形態について説明したが、仮想導電部１１０の高さは、実際の電子回路部品の高さとは異なる値に設定されてもよい。例えば、予め解析条件で設定した所定の高さに設定されてもよい。
【０２１４】
また、以上では、電子回路部品と導電層とを接続するすべての接続部（例えば、バンプ３８Ａ〜３８Ｅ、端子３７Ａ、３７Ｂ）を連携素子１００としてモデル化し、すべての連携素子１００が仮想導電部１１０に接続される形態について説明した。しかしながら、電子回路部品と導電層とのすべての接続部を連携素子１００としてモデル化する必要はなく、一部の接続部だけを連携素子１００としてモデル化してもよい。また、モデル化した連携素子１００のうちの一部の連携素子１００だけを仮想導電部１１０に接続してもよい。
【０２１５】
また、以上では、仮想導電部１１０が厚さを有しない直線状又は平面状である形態について説明したが、仮想導電部１１０は、厚さを有するように定義されてもよい。
【０２１６】
また、以上では、時刻ｔem01、時刻ｔem02、及び時刻ｔcsが同一の解析時間ステップΔｔで進む形態について説明したが、時刻ｔem01、時刻ｔem02、及び時刻ｔcsの解析時間ステップは、それぞれ異なってもよい。また、３つの時刻のうちのいずれか２つが同一の解析時間ステップで進められてもよい。
【０２１７】
＜実施の形態２＞
図２３は、実施の形態２の連携解析シミュレーション装置で定義する仮想導電部と連携素子を接続した状態を示す図である。
【０２１８】
実施の形態１では、電子回路部品の各々をモデル化して別々の仮想導電部を生成したが、実施の形態２は、複数の電子回路部品に対して共通の仮想導電部を生成する点が実施の形態１と異なる。以下、実施の形態１との相違点を中心に説明を行うにあたり、実施の形態１の連携解析シミュレーション装置と同一の構成要素には同一符号を付し、その説明を省略する。
【０２１９】
図２３に示す実施の形態２の連携素子２０１〜２０７は、図５（Ａ）に示すバンプ３８Ａ〜３８Ｅ、及び端子３７Ａ、３７Ｂをモデル化した仮想的接続部の一形態である。
【０２２０】
各連携素子２０１〜２０７は、一端２０１Ａ〜２０７Ａがモデル化される前と同じ導電層（３５Ａ〜３５Ｄのいずれか）に接続され、他端２０１Ｂ〜２０７Ｂが仮想導電部２１０に接続される。実施の形態２の連携解析シミュレーション装置は、二端子素子である連携素子２０１〜２０７を用いて、導電層３５Ａ〜３５Ｄと仮想導電部１１１、１１２を接続する。連携素子２０１〜２０７は、完全導体として定義される。ここで、完全導体とは、電気抵抗が零の導体をいう。
【０２２１】
仮想導電部２１０は、図５（Ａ）に示すＬＳＩ３６とパスコン３７をモデル化し、ＬＳＩ３６とパスコン３７に対応する共通の仮想導電部として生成されている。仮想導電部２１０は、完全導体として定義される。
【０２２２】
実施の形態２では、複数の電子回路部品に対して生成される共通の仮想導電部として、２つの電子回路部品であるＬＳＩ３６とパスコン３７に対応する仮想導電部２１０を生成する形態について説明するが、共通の仮想導電部が生成される電子回路部品の数は、幾つであってもよい。例えば、プリント基板３４の一方の面に実装されるすべての電子回路部品について共通の仮想導電部を生成してもよいし、一部の電子回路部品について共通の仮想導電部を生成してもよい。また、プリント基板３４を幾つかの領域に分けて共通の仮想導電部を生成してもよい。
【０２２３】
また、実施の形態２では、連携素子２０１〜２０７、仮想導電部２１０が完全導体として定義される形態について説明するが、連携素子２０１〜２０７、仮想導電部２１０は、完全導体以外の導体として定義されてもよい。
【０２２４】
なお、以下では、連携素子２０１〜２０７を特に区別しない場合には、連携素子２００と記す。
【０２２５】
次に、図２４を用いて、連携素子２０１〜２０７、及び仮想導電部２１０の生成処理について説明する。
【０２２６】
図２４は、実施の形態２の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。図２４に示す処理は、ＣＰＵ２１内の主制御部２１１が仮想導電部生成部２１４及び仮想接続部生成部２１５に実行させる処理であり、解析条件作成部２１３によって作成された解析条件に従って実行される。
【０２２７】
ここで、図２４に示す処理では、４つの頂点で規定される平面状の仮想導電部２１０を生成する場合について説明する。仮想導電部２１０を４つの頂点の座標は、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）とする。
【０２２８】
仮想導電部生成部２１４は、主制御部２１１によってフローが開始されると、解析条件に含まれる電子回路部品のうち、識別子の番号が一番小さい電子回路部品のＣＡＤデータ（図４（Ｃ）参照）を読み込む（ステップＳ５０）。
【０２２９】
次いで、仮想導電部生成部２１４は、ステップＳ５０で読み込んだ電子回路部品が実装される導電層３５の層番号を読み込む（ステップＳ５１）。例えば、仮想導電部生成部２１４は、図４（Ｃ）に示すＣＡＤデータ内で識別子（No.）に該当する電子回路部品の層番号が"１"であれば最上層であると認識し、層番号が"４"であれば最下層と認識する。解析条件で指定された電子回路部品の識別子"１"が図２３に示すＬＳＩ３６の識別子である場合には、ＬＳＩ３６の層番号が読み込まれ、最上層である導電層３５Ａ、又は最下層である導電層３５Ｄのいずれに実装されているかが認識される。
【０２３０】
仮想導電部生成部２１４は、仮想導電部２１０の位置を表すＸ，Ｙ座標の初期値を解析条件に含まれる識別子の番号が一番小さい電子回路部品の端子のうち、端子番号の一番小さい端子のＸ、Ｙ座標値に設定する（ステップＳ５２）。
【０２３１】
各座標値の初期値は、ＸｍｉｎとＸｍａｘが端子番号の一番小さい端子のＸ座標値に設定され、ＹｍｉｎとＹｍａｘが端子番号の一番小さい端子のＹ座標値に設定される。例えば、解析条件で図４（Ｃ）に示す識別子（No.）"１"の電子回路部品が指定されている場合は、端子１の座標値（Ｘｔ１，Ｙｔ１）が読み出され、Ｘｍｉｎ＝Ｘｍａｘ＝Ｘｔ１、Ｙｍｉｎ＝Ｙｍａｘ＝Ｙｔ１と設定される。
【０２３２】
仮想導電部生成部２１４は、端子の座標値（Ｘｔｉ，Ｙｔｉ）をＣＡＤデータから読み出す（ステップＳ５３）。ステップＳ５３の処理は、繰り返し実行されることにより、端子番号の小さい端子から順に座標値を読み出す処理である。処理がステップＳ５２からステップＳ５３に進行した場合には、ステップＳ５２で端子番号を読み出した電子回路部品において、次に端子番号が小さい端子の座標値（Ｘｔｉ，Ｙｔｉ）をＣＡＤデータから読み出す。例えば、ステップＳ５２で図４（Ｃ）に示す識別子（No.）"１"の電子回路部品の端子１の座標値（Ｘｔ１，Ｙｔ１）を読み出していた場合は、ステップＳ５３では端子２の座標値（Ｘｔ２，Ｙｔ２）が読み出される。
【０２３３】
次いで、仮想導電部生成部２１４は、ステップＳ５３で読み出した端子の座標値（Ｘｔｉ，Ｙｔｉ）のＸ座標値（Ｘｔｉ）について、Ｘｍａｘ＜Ｘｔｉが成立するか否かを判定する（ステップＳ５４）。
【０２３４】
仮想導電部生成部２１４は、ステップＳ５４において、Ｘｍａｘ＜Ｘｔｉが成立する（Ｓ５４でＹｅｓ）と判定した場合は、ＸｍａｘをＸｔｉに設定する（ステップＳ５５）。すなわち、Ｘｍａｘの値が、より大きな値Ｘｔｉに更新される。
【０２３５】
仮想導電部生成部２１４は、ステップＳ５４でＸｍａｘ＜Ｘｔｉが成立しない（Ｓ５４でＮｏ）と判定した場合、又はステップＳ５５の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＹ座標値（Ｙｔｉ）について、Ｙｍａｘ＜Ｙｔｉが成立するか否かを判定する（ステップＳ５６）。
【０２３６】
仮想導電部生成部２１４は、ステップＳ５６において、Ｙｍａｘ＜Ｙｔｉが成立する（Ｓ５６でＹｅｓ）と判定した場合は、ＹｍａｘをＹｔｉに設定する（ステップＳ５７）。すなわち、Ｙｍａｘの値が、より大きな値Ｙｔｉに更新される。
【０２３７】
仮想導電部生成部２１４は、ステップＳ５６でＹｍａｘ＜Ｙｔｉが成立しない（Ｓ５６でＮｏ）と判定した場合、又はステップＳ５７の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＸ座標値（Ｘｔｉ）について、Ｘｍｉｎ＞Ｘｔｉが成立するか否かを判定する（ステップＳ５８）。
【０２３８】
仮想導電部生成部２１４は、ステップＳ５８でＸｍｉｎ＞Ｘｔｉが成立する（Ｓ５８でＹｅｓ）と判定した場合は、ＸｍｉｎをＸｔｉに設定する（ステップＳ５９）。これにより、Ｘｍｉｎが、より小さな値Ｘｔｉに更新される。
【０２３９】
仮想導電部生成部２１４は、ステップＳ５８でＸｍｉｎ＞Ｘｔｉが成立しない（Ｓ５８でＮｏ）と判定した場合、又はステップＳ５９の処理が終了した場合は、座標値（Ｘｔｉ，Ｙｔｉ）のＹ座標値（Ｙｔｉ）について、Ｙｍｉｎ＞Ｙｔｉが成立するか否かを判定する（ステップＳ６０）。
【０２４０】
仮想導電部生成部２１４は、ステップＳ６０でＹｍｉｎ＞Ｙｔｉが成立する（Ｓ６０でＹｅｓ）と判定した場合は、ＹｍｉｎをＹｔｉに設定する（ステップＳ６１）。これにより、Ｙｍｉｎが、より小さな値Ｙｔｉに更新される。
【０２４１】
次いで、仮想導電部生成部２１４は、最後の端子であるか否かを判定する（ステップＳ６２）。ステップＳ６２の処理は、解析条件によって指定された全ての端子についてステップＳ５３〜Ｓ６１の処理が完了したか否かを判定する処理である。最後の端子であるか否かは、解析条件に含まれる電子回路部品の端子の端子番号に基づいて判定される。
【０２４２】
仮想導電部生成部２１４は、ステップＳ６２で最後の端子ではない（Ｓ６２でＮｏ）と判定した場合は、フローをステップＳ５３にリターンする。以後、ステップＳ５３からステップＳ６２の処理が繰り返し実行されることにより、解析条件に含まれる全ての端子について、Ｘｍａｘ，Ｘｍｉｎ，Ｙｍａｘ、Ｙｍｉｎの座標値の更新が行われる。これにより、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）の４つの頂点で表される仮想導電部２１０には、ＸＹ平面内において、処理対象である電子回路部品について指定されたすべての端子が含まれることになる。
【０２４３】
また、仮想導電部生成部２１４は、ステップＳ６２で最後の端子である（Ｓ６２でＹｅｓ）と判定した場合は、解析条件に含まれる最後の電子回路部品であるか否かを判定する（ステップＳ６３）。
【０２４４】
仮想導電部生成部２１４は、ステップＳ６３で最後の電子回路部品であると判定しなかった（Ｓ６３でＮｏ）場合は、解析条件に含まれる次の電子回路部品のＣＡＤデータを読み込む（ステップＳ６４）。ステップＳ６４では、次に識別子の番号が小さい電子回路部品のＣＡＤデータが読み込まれる。
【０２４５】
仮想導電部生成部２１４は、ステップＳ６４の処理が終了すると、フローをステップＳ５３にリターンする。ステップＳ５３では、ステップＳ６４で読み込んだ電子回路部品について、端子番号の小さい端子から順に座標値が読み出される。
【０２４６】
仮想導電部生成部２１４は、ステップＳ６３で最後の電子回路部品である（Ｓ６３でＹｅｓ）と判定した場合は、Ｘｍａｘ、Ｘｍｉｎ、Ｙｍａｘ、Ｙｍｉｎの値を確定する（ステップＳ６５）。これにより、仮想導電部２１０の４つの頂点の座標は、（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）に確定される。
【０２４７】
例えば、図５（Ａ）に示すＬＳＩ３６のバンプ３８Ａ〜３８Ｅと、パスコン３７の端子３７Ａ、３７Ｂが解析条件で指定されている場合には、図２３に示す仮想導電部２１０を表す頂点が確定される。
【０２４８】
仮想導電部生成部２１４は、ステップＳ６５で確定した４つの頂点の座標値を仮想導電部２１０の識別子と関連付けて仮想導電部データを作成する（ステップＳ６６）。仮想導電部データは、ＣＡＤデータのように、仮想導電部２１０の識別子、各頂点のＸＹ座標値、及び高さを関連付けて得るデータである。
【０２４９】
次いで、仮想導電部生成部２１４は、解析条件に含まれる仮想導電部２１０の高さ（ｈ）を読み出す（ステップＳ６７）。プリント基板３４の表面（又は裏面）に対する仮想導電部２１０の高さを予め解析条件作成部２１３によって作成された値に設定するためである。
【０２５０】
次いで、仮想導電部生成部２１４は、ステップＳ５１で読み込んだ層番号と、ステップＳ６７で読み込んだ仮想導電部２１０の高さを仮想導電部データに追加する（ステップＳ６８）。ステップＳ５１で最上層であると認識した場合は、"＋ｈ"として登録し、ステップＳ５１で最下層と認識した場合は、"−ｈ"として登録する。なお、層番号は、電子回路部品の実装面を表すデータとして登録される。
【０２５１】
次に、仮想接続部生成部２１５は、連携素子２００の定義を行う（ステップＳ６９）。実施の形態２の連携解析シミュレーション装置では、解析条件に含まれる端子のある位置に連携素子２００を定義する。連携素子２００は、導電層３５と仮想導電部２１０を仮想的に接続する仮想接続部である。このため、図４（Ｃ）に示すＣＡＤデータに含まれる端子のうち、解析条件に含まれる端子のＸ，Ｙ座標と、ステップＳ６８で登録した仮想導電部２１０の層番号及び高さを関連付ければ、二端子素子である連携素子２００の両端の位置を特定できる。実施の形態２の連携解析シミュレーション装置では、連携素子２００の識別子、Ｘ，Ｙ座標、層番号、及び高さを関連付けることによって連携素子２００の定義を行う。
【０２５２】
具体的には、ステップＳ６９では、解析条件に含まれる端子のＸ，Ｙ座標を端子番号の小さいものから順に一つずつ読み込み、ステップＳ６８で登録した仮想導電部２１０の層番号及び高さと関連付け、さらに識別子を付与する。
【０２５３】
なお、連携素子２００の高さは、"＋ｈ"又は"−ｈ"で表され、"＋ｈ"は最上層の導電層３５からの高さを表し、"−ｈ"は最下層の導電層３５からの高さを表す。層番号は、連携素子２００が定義される位置が最上層又は最下層のいずれであるかを表す。
【０２５４】
仮想接続部生成部２１５は、Ｓ６９によって連携素子２００を定義した端子が最後の端子であるか否かを判定する（ステップＳ７０）。ステップＳ６９では、解析条件に含まれる端子を端子番号が小さい端子から一つずつ選択して連携素子を定義するため、ステップＳ７０で最後の端子であると判定されるまで、ステップＳ６９が繰り返し実行されることになる。
【０２５５】
ステップＳ６９の処理が繰り返し実行されることにより、連携素子２００の識別子、Ｘ，Ｙ座標、及び高さを関連付けた連携素子データが作成される。
【０２５６】
次いで、仮想接続部生成部２１５は、連携素子２００のネットリストを作成する（ステップＳ７１）。
【０２５７】
ステップＳ７１において仮想導電部生成部２１４がネットリストを作成すると、仮想導電部２１０と連携素子２００を定義する一連の処理は終了する。
【０２５８】
以上、実施の形態２の連携解析シミュレーション装置によれば、電子回路部品及び端子をモデル化した仮想導電部２１０及び連携素子２００を用いることにより、実際に導電層３５に電子回路部品が接続されている状態に近い状態で連携解析を行うことができる。特に、電磁界解析において、仮想導電部２１０及び連携素子２００を含む解析モデルの各セルの電界及び磁界を求めるので、実際には電子回路部品が位置するセルの電界及び磁界を高精度に再現できる。また、高精度に再現した磁界に基づき、回路解析に受け渡す連携素子２００の電流値を高精度に求めることができる。
【０２５９】
このため、実施の形態１の連携解析シミュレーション装置と同様に、リターンパスを正確に再現することができる。
【０２６０】
また、実施の形態２では、複数の電子回路部品に対して共通の仮想導電部２１０を生成するので、仮想導電部２１０を生成するための処理が実施の形態１よりも簡素化され、より少ない計算工程で連携解析を行うことができる。
【０２６１】
また、上述のように、実施の形態２の連携解析シミュレーション装置では、すべての連携素子２００を仮想導電部２１０に接続するので、連携素子２００の接続先を判断する必要はない。
【０２６２】
このため、特に、電子回路部品の端子数が多く、電子回路部品の内部における電流経路の把握が困難な場合であっても、すべての連携素子２００を仮想導電部２１０に接続するだけで接続処理が完了するので、電子回路部品及び端子のモデル化が非常に容易である。
【０２６３】
また、従来は、連携素子の接続先を正しく判断できても、端子数が多いと接続が困難になる場合があったが、実施の形態２の連携解析シミュレーション装置では、連携素子２００を一律に仮想導電部２１０に接続すればよいので、連携素子２００の接続は非常に容易である。このため、正確なリターンパスの再現を容易に行うことができる。
【０２６４】
＜実施の形態３＞
図２５は、実施の形態３の連携解析シミュレーション装置で定義する仮想導電部と連携素子を接続した状態を示す図である。
【０２６５】
実施の形態３は、平面視におけるプリント基板３４のサイズと同一の大きさを有する仮想導電部３１０を生成する点が実施の形態１と異なる。解析条件に含まれるすべての電子回路部品の端子をモデル化した連携素子は、一律に仮想導電部３１０に接続される。
【０２６６】
以下、実施の形態１との相違点を中心に説明を行うにあたり、実施の形態１の連携解析シミュレーション装置と同一の構成要素には同一符号を付し、その説明を省略する。
【０２６７】
図２５に示す実施の形態３の連携素子３０１〜３０７は、図５（Ａ）に示すバンプ３８Ａ〜３８Ｅ、及び端子３７Ａ、３７Ｂをモデル化した仮想接続部の一形態である。
【０２６８】
各連携素子３０１〜３０７は、一端３０１Ａ〜３０７Ａがモデル化される前と同じ導電層（３５Ａ〜３５Ｄのいずれか）に接続され、他端３０１Ｂ〜３０７Ｂが仮想導電部３１０に接続される。実施の形態３の連携解析シミュレーション装置は、二端子素子である連携素子３０１〜３０７を用いて、導電層３５Ａ〜３５Ｄと仮想導電部３１０を接続する。連携素子３０１〜３０７は、完全導体として定義される。ここで、完全導体とは、電気抵抗が零の導体をいう。
【０２６９】
仮想導電部３１０は、平面視におけるプリント基板３４のサイズと同一のサイズの平面に設定される。図２５には、ＬＳＩ３６のバンプ３８Ａ〜３８Ｅと、パスコン３７の端子３７Ａ、３７Ｂ（図５（Ａ）参照）をモデル化した連携素子３０１〜３０７のみを示すが、実際には、解析条件で指定された電子回路部品のすべての端子がモデル化され、連携素子３０１〜３０７以外の連携素子も生成される。
【０２７０】
仮想導電部３１０は、平面視におけるプリント基板３４と同一のサイズを有するため、プリント基板３４の最上層側、又は最下層側のいずれかの面に定義されるすべての連携素子に接続される。仮想導電部３１０は、完全導体として定義される。
【０２７１】
ここで、実施の形態３では、連携素子３０１〜３０７、仮想導電部３１０が完全導体として定義される形態について説明するが、連携素子３０１〜３０７、仮想導電部３１０は、完全導体以外の導体として定義されてもよい。
【０２７２】
なお、以下では、連携素子３０１〜３０７を特に区別しない場合には、連携素子３００と記す。
【０２７３】
図２６は、実施の形態３の連携解析シミュレーション装置で用いるプリント基板のサイズを表すＣＡＤデータの一例を示す図である。
【０２７４】
実施の形態３では、プリント基板３４は、平面視で長方形である。このため、プリント基板のサイズを表すデータは、図２６に示すように、Ｘ，Ｙ座標面内におけるプリント基板３４の４つの頂点の座標を示す。
【０２７５】
図２６には、プリント基板３４の４つの頂点の座標値として、アルファベットと数字を組み合わせた記号を示すが、実際の連携解析を行う場合にはプリント基板３４の４つの頂点の位置をＸ，Ｙ座標で表した具体的な値が与えられる。
【０２７６】
図２７は、実施の形態３の連携解析シミュレーション装置において仮想導電部と連携素子を生成するための処理を示すフローチャートである。図２７に示す処理は、ＣＰＵ２１内の主制御部２１１が仮想導電部生成部２１４及び仮想接続部生成部２１５に実行させる処理であり、解析条件作成部２１３によって作成された解析条件に従って実行される。
【０２７７】
仮想導電部生成部２１４は、主制御部２１１によってフローが開始されると、解析条件に含まれる電子回路部品のうち、識別子の番号が一番小さい電子回路部品のＣＡＤデータ（図４（Ｃ）参照）を読み込む（ステップＳ８０）。
【０２７８】
次いで、仮想導電部生成部２１４は、ステップＳ５０で読み込んだ電子回路部品が実装される導電層３５の層番号を読み込む（ステップＳ８１）。例えば、仮想導電部生成部２１４は、図４（Ｃ）に示すＣＡＤデータ内で識別子（No.）に該当する電子回路部品の層番号が"１"であれば最上層であると認識し、層番号が"４"であれば最下層と認識する。解析条件で指定された電子回路部品の識別子"１"が図２５に示すＬＳＩ３６の識別子である場合には、ＬＳＩ３６の層番号が読み込まれ、最上層である導電層３５Ａ、又は最下層である導電層３５Ｄのいずれに実装されているかが認識される。
【０２７９】
仮想導電部生成部２１４は、プリント基板のサイズを読み込む（ステップＳ８２）。実施の形態３では、プリント基板３４は平面視で長方形であるため、図２６に示すデータから４つの頂点のＸ，Ｙ座標を読み込む。
【０２８０】
仮想導電部生成部２１４は、Ｘｍａｘ、Ｘｍｉｎ、Ｙｍａｘ、Ｙｍｉｎの値を確定する（ステップＳ８３）。これにより、仮想導電部３１０の４つの頂点の座標は、プリント基板３４の４つの頂点のＸ，Ｙ座標（Ｘｍｉｎ，Ｙｍｉｎ）、（Ｘｍｉｎ，Ｙｍａｘ）、（Ｘｍａｘ，Ｙｍｉｎ）、（Ｘｍａｘ，Ｙｍａｘ）に確定される。
【０２８１】
仮想導電部生成部２１４は、ステップＳ８３で確定した４つの頂点の座標値を仮想導電部３１０の識別子と関連付けて仮想導電部データを作成する（ステップＳ８４）。仮想導電部データは、ＣＡＤデータのように、仮想導電部３１０の識別子、各頂点のＸＹ座標値、及び高さを関連付けて得るデータである。
【０２８２】
次いで、仮想導電部生成部２１４は、解析条件に含まれる仮想導電部３１０の高さ（ｈ）を読み出す（ステップＳ８５）。プリント基板３４の表面（又は裏面）に対する仮想導電部３１０の高さを予め解析条件作成部２１３によって作成された値に設定するためである。
【０２８３】
次いで、仮想導電部生成部２１４は、ステップＳ８１で読み込んだ層番号と、ステップＳ８５で読み込んだ仮想導電部３１０の高さを仮想導電部データに追加する（ステップＳ８６）。ステップＳ８１で最上層であると認識した場合は、"＋ｈ"として登録し、ステップＳ８１で最下層と認識した場合は、"−ｈ"として登録する。なお、層番号は、電子回路部品の実装面を表すデータとして登録される。
【０２８４】
次に、仮想接続部生成部２１５は、連携素子３００の定義を行う（ステップＳ８７）。実施の形態３の連携解析シミュレーション装置では、解析条件に含まれる端子のある位置に連携素子３００を定義する。連携素子３００は、導電層３５と仮想導電部３１０を仮想的に接続する二端子素子である。このため、図４（Ｃ）に示すＣＡＤデータに含まれる端子のうち、解析条件に含まれる端子のＸ，Ｙ座標と、ステップＳ８６で登録した仮想導電部３１０の層番号及び高さを関連付ければ、二端子素子である連携素子３００の両端の位置を特定できる。実施の形態３の連携解析シミュレーション装置では、連携素子３００の識別子、Ｘ，Ｙ座標、層番号、及び高さを関連付けることによって連携素子３００の定義を行う。
【０２８５】
具体的には、ステップＳ８７では、解析条件に含まれる端子のＸ，Ｙ座標を端子番号の小さいものから順に一つずつ読み込み、ステップＳ８６で登録した仮想導電部３１０の層番号及び高さと関連付け、さらに識別子を付与する。
【０２８６】
なお、連携素子３００の高さは、"＋ｈ"又は"−ｈ"で表され、"＋ｈ"は最上層の導電層３５からの高さを表し、"−ｈ"は最下層の導電層３５からの高さを表す。層番号は、連携素子３００が定義される位置が最上層又は最下層のいずれであるかを表す。
【０２８７】
仮想接続部生成部２１５は、Ｓ８７によって連携素子３００を定義した端子が最後の端子であるか否かを判定する（ステップＳ８８）。ステップＳ８７では、解析条件に含まれる端子を端子番号が小さい端子から一つずつ選択して連携素子を定義するため、ステップＳ８８で最後の端子であると判定されるまで、ステップＳ８７が繰り返し実行されることになる。
【０２８８】
ステップＳ８７の処理が繰り返し実行されることにより、連携素子３００の識別子、Ｘ，Ｙ座標、及び高さを関連付けた連携素子データが作成される。
【０２８９】
次いで、仮想接続部生成部２１５は、連携素子３００のネットリストを作成する（ステップＳ８９）。
【０２９０】
ステップＳ８９にいて仮想接続部生成部２１５がネットリストを作成すると、仮想導電部３１０と連携素子３００を定義する一連の処理は終了する。
【０２９１】
次に、実施の形態３の連携解析シミュレーション装置によって再現される信号経路について説明する。
【０２９２】
図２８（Ａ）は、電子回路部品を実装した回路の一部分を示す斜視図である。図２８（Ａ）に示す回路は、電子回路部品１２０Ａ〜１２０Ｃ、配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃ、グランド層１２３、入力ポート１２４Ａ〜１２４Ｃ、及び出力ポート１２５Ａ〜１２５Ｃを含む。これは、実施の形態１において図１９（Ａ）に示した回路と同一である。
【０２９３】
図２８（Ｂ）は、図２８（Ａ）に示す電子回路部品１２０Ａ〜１２０Ｃの代わりに仮想的な連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃ、及び仮想導電部３１０を配置した状態を示す斜視図である。
【０２９４】
連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃは、実施の形態１において図１９（Ｂ）に示した連携素子１０８Ａ〜１０８Ｃ、１０９Ａ〜１０９Ｃと基本的に同一である。連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃは、一端３０８Ａａ〜３０８Ｃａ、３０９Ａａ〜３０９Ｃａが配線１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃに接続され、他端３０８Ａｂ〜３０８Ｃｂ、３０９Ａｂ〜３０９Ｃｂが仮想導電部３１０に接続される。
【０２９５】
図２８（Ｂ）には、連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃのみを示すが、より多くの電子回路部品の端子が解析条件で指定されている場合は、連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃ以外の連携素子が存在することになる。仮想導電部３１０には、解析条件に従って生成されるすべての連携素子が接続される。
【０２９６】
仮想導電部３１０は、プリント基板３４の平面視におけるサイズと同一サイズの平面状であり、解析条件で指定された高さを有するように定義されている。仮想導電部３１０は、連携素子３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃの端部３０８Ａｂ〜３０８Ｃｂ、３０９Ａｂ〜３０９Ｃｂに接続される。
【０２９７】
図２９は、実施の形態３の連携解析シミュレーション装置によって図２８（Ｂ）に示す回路について再現されるリターンパスを示す図である。リターンパスは、解析結果表示処理部２１８（図６参照）により、実施の形態３の連携解析シミュレーション装置の解析結果として、図１に示すディスプレイ１２の表示画面１２Ａに表示される。
【０２９８】
図２９に示すリターンパスは、図２８（Ａ）に示す電子回路部品１２０Ａと１２０Ｃに信号を入力し、電子回路部品１２０Ｂには信号を入力しなかった場合に、グランド層１２３の表面に再現されるリターンパスを示す。ドットでリターンパスを示すが、ドットの密度が高いほど電流値が高く、ドットの密度が低いほど電流値は低い。なお、リターンパスを見やすくするために、グランド層１２３以外は破線で示してある。
【０２９９】
図２９に示すように、リターンパスは、グランド層１２３の表面で、配線１２１Ａ、仮想導電部３１０、及び配線１２２Ａと、配線１２１Ｃ、仮想導電部３１０、及び配線１２２Ｃとに沿っている。実施の形態１の連携解析シミュレーション装置によるリターンパスに比べると、配線１２１Ａと配線１２１Ｃの間、及び配線１２２Ａと配線１２２Ｃの間において、密度の低いドットで表される微弱な電流が流れているように再現されているが、リターンパスは正確に再現されている。
【０３００】
以上、実施の形態３の連携解析シミュレーション装置によれば、電子回路部品及び端子をモデル化した仮想導電部３１０及び連携素子３００を用いることにより、実際に導電層３５に電子回路部品が接続されている状態に近い状態で連携解析を行うことができる。特に、電磁界解析において、仮想導電部３１０及び連携素子３００を含む解析モデルの各セルの電界及び磁界を求めるので、実際には電子回路部品が位置するセルの電界及び磁界を高精度に再現できる。また、高精度に再現した磁界に基づき、回路解析に受け渡す連携素子３００の電流値を高精度に求めることができる。
【０３０１】
このため、実施の形態１、２の連携解析シミュレーション装置と同様に、リターンパスを正確に再現することができる。
【０３０２】
また、実施の形態３は、プリント基板３４に実装されるすべての電子回路部品に対して、平面視におけるプリント基板３４のサイズと同一サイズの仮想導電部３１０を生成する。このため、仮想導電部３１０を生成するための処理が実施の形態１、２よりも簡素化され、より少ない計算工程で連携解析を行うことができる。
【０３０３】
また、上述のように、実施の形態３の連携解析シミュレーション装置では、すべての連携素子３００を仮想導電部３１０に接続するので、連携素子３００の接続先を判断する必要はない。
【０３０４】
このため、特に、電子回路部品の端子数が多く、電子回路部品の内部における電流経路の把握が困難な場合であっても、すべての連携素子３００を仮想導電部３１０に接続するだけで接続処理が完了するので、電子回路部品及び端子のモデル化が非常に容易である。
【０３０５】
また、従来は、連携素子の接続先を正しく判断できても、端子数が多いと接続が困難になる場合があったが、実施の形態３の連携解析シミュレーション装置では、連携素子３００を一律に仮想導電部３１０に接続すればよいので、連携素子３００の接続は非常に容易である。このため、正確なリターンパスの再現を容易に行うことができる。
【０３０６】
なお、実施の形態３では、プリント基板３４が平面視で長方形である場合について説明したが、プリント基板３４が長方形ではない場合は、プリント基板３４を平面視ですべて覆うように仮想導電部３１０のサイズを定義すればよい。
【０３０７】
以上、実施の形態１乃至３では、電磁界解析にＦＤＴＤ法を用いる形態について説明したが、電磁界解析はＦＤＴＤ法に限定されるものではない。電磁界解析は、電磁界の時間領域の変化量を導出できる計算手法であればよく、例えば、モーメント法又はＴＬＭ法を用いてもよい。
【０３０８】
以上、本発明の例示的な実施の形態の連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して行う連携解析シミュレーション装置であって、
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部と、
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部と、を備えることを特徴とする連携解析シミュレーション装置。
（付記２）
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理部と、
前記電磁界解析処理部によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理部と、
前記電流処理部によって求められる電流値を回路解析処理部に受け渡す電流受け渡し処理部と、
前記電流受け渡し処理部から受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理部と、
前記回路解析処理部によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理部と、
前記電界処理部によって求められる電界値を前記電磁界解析処理部に受け渡す電界受け渡し部と、をさらに含む、付記１に記載の連携解析シミュレーション装置。
（付記３）
前記仮想導電部又は前記仮想接続部は、完全導体として生成される、付記１または２に記載の連携解析シミュレーション装置。
（付記４）
前記電子回路部品と前記複数の導電層を接続する前記複数の接続部のうちのいずれか２つ以上を含む解析条件を作成する解析条件作成部をさらに含み、
前記仮想導電部生成部は、前記解析条件に含まれる接続部を含む区間又は領域に前記仮想導電部を生成し、
前記仮想接続部生成部は、前記解析条件に含まれる接続部が存在する位置において、前記仮想接続部を生成する、付記１又は２に記載の連携解析シミュレーション装置。
（付記５）
複数の前記電子回路部品のうちのいずれか２つ以上を含む解析条件を作成する解析条件作成部をさらに含み、
前記仮想導電部生成部は、前記解析条件に含まれる前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に前記仮想導電部を生成し、
前記仮想接続部生成部は、前記解析条件に含まれる前記電子回路部品に接続される接続部が存在する位置において、前記仮想接続部を生成する、付記１又は２に記載の連携解析シミュレーション装置。
（付記６）
前記仮想導電部生成部は、複数の前記電子回路部品の各々について前記仮想導電部を生成する、付記１乃至５のいずれか一項に記載の連携解析シミュレーション装置。
（付記７）
前記仮想導電部生成部は、複数の前記電子回路部品に対して共通の前記仮想導電部を生成する、付記１乃至５のいずれか一項に記載の連携解析シミュレーション装置。
（付記８）
前記仮想導電部は、前記複数の導電層を含むプリント基板の平面視におけるサイズと同一サイズの導電部として生成される、付記７に記載の連携解析シミュレーション装置。
（付記９）
前記導電層に対する前記仮想導電部の高さは、前記導電層に対する前記電子回路部品の高さと同一の高さに設定される、付記１乃至８のいずれか一項に記載の連携解析シミュレーション装置。
（付記１０）
前記導電層に対する前記仮想導電部の高さは、予め設定された所定の高さに設定される、付記１乃至８のいずれか一項に記載の連携解析シミュレーション装置。
（付記１１）
電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とをコンピュータが連携して行う連携解析シミュレーション方法であって、
前記コンピュータは、
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成工程と、
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成工程と、を実行することを特徴とする連携解析シミュレーション方法。
（付記１２）
前記コンピュータは、
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理工程と、
前記電磁界解析処理工程によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理工程と、
前記電流処理工程によって求められる電流値を回路解析処理工程に受け渡す電流受け渡し処理工程と、
前記電流受け渡し処理工程で受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理工程と、
前記回路解析処理工程によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理工程と、
前記電界処理工程によって求められる電界値を前記電磁界解析処理工程に受け渡す電界受け渡し工程と、をさらに実行する、付記１１に記載の連携解析シミュレーション方法。
（付記１３）
コンピュータに、電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して実行させるための連携解析シミュレーションプログラムであって、
前記コンピュータを
前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部、及び
前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部、として機能させることを特徴とする連携解析シミュレーションプログラム。
（付記１４）
前記コンピュータを
前記仮想導電部、前記仮想接続部、及び前記導電層が位置する領域の電磁界解析を行うことにより、前記仮想接続部が存在する領域の電界値に基づいて前記仮想接続部が存在する領域の磁界を求める電磁界解析処理部、
前記電磁界解析処理部によって求められる磁界に基づいて前記仮想接続部における電流値を求める電流処理部、
前記電流処理部によって求められる電流値を回路解析処理部に受け渡す電流受け渡し処理部、
前記電流受け渡し処理部から受け渡される電流値を用いて前記電子回路部品の回路解析を行うことにより、前記仮想接続部における電圧値を求める回路解析処理部、
前記回路解析処理部によって求められる前記仮想接続部における電圧値に基づいて前記仮想接続部が存在する領域の電界値を求める電界処理部、及び
前記電界処理部によって求められる電界値を前記電磁界解析処理部に受け渡す電界受け渡し部
としてさらに機能させる、付記１３に記載の連携解析シミュレーションプログラム。
【符号の説明】
【０３０９】
１  携帯電話端末機
２  筐体
３  表示部
４  操作部
５  プリント基板
６  導電パターン
１０  コンピュータシステム
１１  本体部
１２  ディスプレイ
１３  キーボード
１４  マウス
１５  モデム
１６  記録媒体
１７  ディスク
２０  バス
２１  ＣＰＵ
２２  メモリ部
２３  ディスクドライブ
２４  ＨＤＤ
３０  携帯電話端末機
３１  筐体
３２  表示部
３３  操作部
３４  プリント基板
３４Ａ  表面
３５、３５Ａ〜３５Ｄ  導電層
３６  ＬＳＩ
３７  パスコン
３７Ａ、３７Ｂ  端子
３８Ａ〜３８Ｅ  バンプ
１００、１００Ａ、１００Ｂ、１０１〜１０７、１０８Ａ〜１０８Ｃ、１０９Ａ〜１０９Ｃ、２００、２０１〜２０７、３００、３０１〜３０７、３０８Ａ〜３０８Ｃ、３０９Ａ〜３０９Ｃ  連携素子
１００Ａａ、１００Ｂａ、１０１Ａ、１０２Ａ、１０３Ａ、１０４Ａ、１０５Ａ、１０６Ａ、１０７Ａ、１０８Ａａ、１０８Ｂａ、１０８Ｃａ、１０９Ａａ、１０９Ｂａ、１０９Ｃａ、１２０Ａａ、１２０Ｂａ、１２０Ｃａ、２０１Ａ、２０２Ａ、２０３Ａ、２０４Ａ、２０５Ａ、２０６Ａ、２０７Ａ、３０１Ａ、３０２Ａ、３０３Ａ、３０４Ａ、３０５Ａ、３０６Ａ、３０７Ａ  一端
１００Ａｂ、１００Ｂｂ、１０１Ｂ、１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂ、１０６Ｂ、１０７Ｂ、１０８Ａｂ、１０８Ｂｂ、１０８Ｃｂ、１０９Ａｂ、１０９Ｂｂ、１０９Ｃｂ、１２０Ａｂ、１２０Ｂｂ、１２０Ｃｂ、２０１Ｂ、２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂ、２０６Ｂ、２０７Ｂ、３０１Ｂ、３０２Ｂ、３０３Ｂ、３０４Ｂ、３０５Ｂ、３０６Ｂ、３０７Ｂ  他端
１１０、１１０Ａ〜１１０Ｃ、１１１、１１２、２１０、３１０  仮想導電部
１２０、１２０Ａ〜１２０Ｃ  電子回路部品
１２０ａ、１２０ｂ  端子
１２１、１２２、１２１Ａ〜１２１Ｃ、１２２Ａ〜１２２Ｃ  配線
１２３  グランド層
１２３Ａ  切欠部
１２４、１２４Ａ〜１２４Ｃ  入力ポート
１２５、１２５Ａ〜１２５Ｃ  出力ポート
２１１  主制御部
２１２  設計データ読出部
２１３  解析条件作成部
２１４  仮想導電部生成部
２１５  仮想接続部生成部
２１６  解析モデル作成部
２１７  連携解析処理部
２１８  解析結果表示処理部
２１９  データ管理部
２２１  連携解析制御部
２２２  電磁界解析部
２２３  電流計算部
２２４  電流受け渡し部
２２５  回路解析部
２２６  電界計算部
２２７  電界受け渡し部
【図１】
2011081597.tif 000003
【図２】
2011081597.tif 000004
【図４】
2011081597.tif 000005
【図５】
2011081597.tif 000006
【図６】
2011081597.tif 000007
【図７】
2011081597.tif 000008
【図８】
2011081597.tif 000009
【図９】
2011081597.tif 000010
【図１０】
2011081597.tif 000011
【図１１】
2011081597.tif 000012
【図１２】
2011081597.tif 000013
【図１３】
2011081597.tif 000014
【図１４】
2011081597.tif 000015
【図１５】
2011081597.tif 000016
【図１６】
2011081597.tif 000017
【図１７】
2011081597.tif 000018
【図１９】
2011081597.tif 000019
【図２３】
2011081597.tif 000020
【図２４】
2011081597.tif 000021
【図２５】
2011081597.tif 000022
【図２６】
2011081597.tif 000023
【図２７】
2011081597.tif 000024
【図２８】
2011081597.tif 000025
【図３】
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【図１８】
2011081597.tif 000027
【図２０】
2011081597.tif 000028
【図２１】
2011081597.tif 000029
【図２２】
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【図２９】
2011081597.tif 000031