(57)【要約】      （修正有）【課題】高集積化を簡易に実現する、キャパシタを備える半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に形成され、且つ、開口部ＯＰを有する絶縁層２０と、絶縁層２０上に形成された第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２と、を備える。絶縁層２０の上面は、開口部ＯＰの内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。第１キャパシタＣＡＰ１は、第１上面上に形成された第１下部電極５１と、第１下部電極５１上に誘電体膜６０を介して形成された上部電極７０と、を備える。第２キャパシタＣＡＰ２は、第２上面上に形成され第１下部電極５１と電気的に分離された第２下部電極５２と、第２下部電極５２上に誘電体膜６０を介して形成された上部電極７０と、を備える。【選択図】図１
2011096820.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、且つ、開口部を有する絶縁層と、
前記絶縁層上に形成された第１キャパシタ及び第２キャパシタと
を備え、
前記絶縁層の上面は、
前記開口部の内壁面の少なくとも一部を含む第１上面と、
前記第１上面と比較して前記半導体基板からより離れている第２上面と
を含み、
前記第１キャパシタは、
前記第１上面上に形成された第１下部電極と、
前記第１下部電極上に誘電体膜を介して形成された上部電極と
を備え、
前記第２キャパシタは、
前記第２上面上に形成され、前記第１下部電極と電気的に分離された第２下部電極と、
前記第２下部電極上に誘電体膜を介して形成された前記上部電極と
を備える
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１上面は、前記開口部の底面を少なくとも含み、
前記第２上面は、前記開口部の外側の前記絶縁層の表面である外表面を少なくとも含む
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１上面は、前記開口部の前記底面から側面の一部にかけて分布し、
前記第２上面は、前記外表面から前記開口部の側面の他部にかけて分布する
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記絶縁層は、
前記第１上面を有する第１絶縁層と、
前記第２上面を有する第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に挟まれた中間絶縁層と
を含み、
前記中間絶縁層の端部は、前記第１下部電極と前記第２下部電極とを電気的に分離するように、前記開口部の側面において突出している
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記中間絶縁層の材料は、前記第１絶縁層及び前記第２絶縁層の材料と異なる
半導体装置。
【請求項６】
請求項２に記載の半導体装置であって、
前記第１上面は、前記開口部の前記底面及び側面を含み、
前記第２上面は、前記外表面のみを含む
半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置であって、
前記半導体基板上に形成された第１トランジスタ及び第２トランジスタと、
前記絶縁層を貫通するように形成され、前記第１トランジスタのソースあるいはドレインと前記１キャパシタの前記第１下部電極とを電気的に接続する第１容量コンタクトと、
前記絶縁層を貫通するように形成され、前記第２トランジスタのソースあるいはドレインと前記２キャパシタの前記第２下部電極とを電気的に接続する第２容量コンタクトと
を更に備える
半導体装置。
【請求項８】
半導体基板上に、開口部を有する絶縁層を形成する工程と、
ここで、前記絶縁層の上面は、
前記開口部の内壁面の少なくとも一部を含む第１上面と、
前記第１上面と比較して前記半導体基板からより離れている第２上面と
を含み、
全面に下部電極膜を形成する工程と、
前記第１上面及び前記第２上面上の前記下部電極膜が覆われ、前記第１上面と前記第２上面との間の領域上の前記下部電極膜が露出するように、レジストマスクを形成する工程と、
前記レジストマスクを用いたエッチングによって、前記露出した下部電極膜を除去し、互いに電気的に分離した第１下部電極及び第２下部電極をそれぞれ前記第１上面及び前記第２上面の上に形成する工程と、
前記第１下部電極及び前記第２下部電極を覆うように誘電体膜を形成する工程と、
前記誘電体膜を覆うように上部電極を形成する工程と
を有する
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記第１上面は、前記開口部の前記底面から側面の一部にかけて分布し、
前記第２上面は、前記外表面から前記開口部の側面の他部にかけて分布し、
前記絶縁層は、
前記第１上面を有する第１絶縁層と、
前記第２上面を有する第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に挟まれた中間絶縁層と
を含み、
前記中間絶縁層に対するウェットエッチングレートは、前記第１絶縁層と前記第２絶縁層に対するウェットエッチングレートよりも低く、
前記開口部を有する前記絶縁層を形成する工程は、
前記第１絶縁層、前記中間絶縁層及び前記第２絶縁層を順番に形成する工程と、
前記第２絶縁層、前記中間絶縁層及び前記第１絶縁層を貫通するように前記開口部を形成する工程と、
前記第１絶縁層、前記中間絶縁層及び前記２絶縁層に対してウェットエッチングを行うことにより、前記中間絶縁層の端部を前記開口部の側面において突出させる工程と
を含み、
前記レジストマスクを形成する工程において、前記中間絶縁層の前記突出した端部を覆う前記下部電極膜が露出するように、前記レジストマスクが形成される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、キャパシタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置は、キャパシタを備えている。近年、高集積化への要求に応じて、１個のキャパシタに許容される面積も減少してきている。そこで、限られた面積で十分な容量値を確保するために、キャパシタはしばしば３次元的に形成される。典型的には、シリンダ型のキャパシタが用いられる（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００３】
特許文献１（特開２００２−８３８８０号公報）には、シリンダ型のキャパシタ電極と層間絶縁膜との密着性を向上させることを目的とした技術が開示されている。具体的には、キャパシタの下部電極が、ライナー層の上に形成される。
【０００４】
特許文献２（特開２００５−２２３３３９号公報）には、開口部内に複数のキャパシタを形成する技術が開示されている。具体的には、まず、正方形状の開口部が、絶縁膜を貫通するように形成される。続いて、下部導電膜が全面に形成され、その後、下部導電膜をパターニングすることにより下部電極が形成される。このとき、正方形状の開口部の四隅それぞれに、４個の下部電極が横並びに形成される。４個の下部電極は、同一形状を有するが、電気的に分離されている。４個の下部電極を横並びに形成し、且つ、十分な容量値を確保するためには、広い開口部が必要である。
【０００５】
特許文献３（特開２００４−２８８７３１号公報）には、キャパシタサイズを縮小することなく集積度を向上させることを目的とした技術が開示されている。具体的には、シリンダ型のキャパシタが、上下２層に分散的に配置される。このとき、上層のキャパシタと下層のキャパシタとで、製造工程は完全に独立である。すなわち、一般的な手法で下層のキャパシタがまず形成され、続いて、出来上がった構造が層間絶縁膜でカバーされ、その後、再度一般的な手法で上層のキャパシタが形成される。上層のキャパシタと下層のキャパシタとで、上部電極は別々に形成されることになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−８３８８０号公報
【特許文献２】特開２００５−２２３３３９号公報
【特許文献３】特開２００４−２８８７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献３（特開２００４−２８８７３１号公報）によれば、キャパシタを上下２層に分散的に形成するために、同じ製造工程を２回繰り返す必要がある。このような製造工程数の増加は、製造コストの増大を招く。キャパシタを備える半導体装置に関して、高集積化をより簡易に実現することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、半導体基板と、半導体基板上に形成され、且つ、開口部を有する絶縁層と、絶縁層上に形成された第１キャパシタ及び第２キャパシタと、を備える。絶縁層の上面は、開口部の内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。第１キャパシタは、第１上面上に形成された第１下部電極と、第１下部電極上に誘電体膜を介して形成された上部電極と、を備える。第２キャパシタは、第２上面上に形成され第１下部電極と電気的に分離された第２下部電極と、第２下部電極上に誘電体膜を介して形成された上部電極と、を備える。
【０００９】
本発明の他の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）半導体基板上に、開口部を有する絶縁層を形成する工程を有する。ここで、絶縁層の上面は、開口部の内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。製造方法は、更に、（Ｂ）全面に下部電極膜を形成する工程と、（Ｃ）第１上面及び第２上面上の下部電極膜が覆われ、第１上面と第２上面との間の領域上の下部電極膜が露出するように、レジストマスクを形成する工程と、（Ｄ）当該レジストマスクを用いたエッチングによって、上記露出した下部電極膜を除去し、互いに電気的に分離した第１下部電極及び第２下部電極をそれぞれ第１上面及び第２上面の上に形成する工程と、（Ｅ）第１下部電極及び第２下部電極を覆うように誘電体膜を形成する工程と、（Ｆ）誘電体膜を覆うように上部電極を形成する工程と、を有する。
【発明の効果】
【００１０】
本発明によれば、キャパシタを備える半導体装置に関して、高集積化を簡易に実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図２】図２は、図１における１つの開口部に関連する構造を示す断面図である。
【図３】図３は、本実施の形態に係る半導体装置の平面レイアウトの一例を示す平面図である。
【図４】図４は、本実施の形態に係る半導体装置の回路構成を示す概略図である。
【図５Ａ】図５Ａは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｃ】図５Ｃは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｄ】図５Ｄは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｅ】図５Ｅは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｆ】図５Ｆは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｇ】図５Ｇは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｈ】図５Ｈは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｉ】図５Ｉは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｊ】図５Ｊは、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｋ】図５Ｋは、図５Ｆ及び図５Ｇでのレジストマスクの平面パターンを示す平面図である。
【図６】図６は、本実施の形態に係る半導体装置の変形例を示す断面図である。
【図７】図７は、図６で示された半導体装置の製造工程を説明するための断面図である。
【図８】図８は、本実施の形態に係る半導体装置の他の変形例を示す断面図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。本実施の形態に係る半導体装置は、キャパシタを備える。本実施の形態では、キャパシタを備える半導体装置としてＤＲＡＭが例示される。
【００１３】
１．構造
図１は、本実施の形態に係る半導体装置１の構造を示す断面図である。半導体基板１０中に、素子分離構造１１としてＳＴＩ（Shallow Trench Isolation）が形成されている。素子分離構造１１で囲まれた領域が素子領域ＲＡである。素子領域ＲＡ中の半導体基板１０上には、メモリセルの選択トランジスタ（ＴＲ１，ＴＲ２）が形成されている。
【００１４】
半導体基板１０上には、絶縁層２０が全体的に形成されている。図１に示されるように、この絶縁層２０は、その上部に「開口部ＯＰ」を有している。その開口部ＯＰは、絶縁層２０に含まれる第１層間絶縁層２１、第２層間絶縁層２２、中間絶縁層２３及び２４を貫通するように形成されている。第１層間絶縁層２１は中間絶縁層２４上に形成されており、中間絶縁層２３は第１層間絶縁層２１上に形成されており、第２層間絶縁層２２は中間絶縁層２３上に形成されている。つまり、中間絶縁層２３は、第１層間絶縁層２１と第２層間絶縁層２２との間に挟まれている。
【００１５】
後に詳しく説明されるように、中間絶縁層２３、２４の材料は、第１層間絶縁層２１及び第２層間絶縁層２２の材料と異なっている。好適には、中間絶縁層２３、２４に対するウェットエッチングレートは、第１層間絶縁層２１及び第２層間絶縁層２２に対するウェットエッチングレートよりも低い。例えば、第１層間絶縁層２１及び第２層間絶縁層２２の材料はＳｉＯ２であり、中間絶縁層２３、２４の材料はＳｉＣＮあるいはＳｉＯＮである。
【００１６】
絶縁層２０上には、複数のキャパシタ（ＣＡＰ１，ＣＡＰ２）が形成されている。本実施の形態では、キャパシタは、「第１キャパシタＣＡＰ１」と「第２キャパシタＣＡＰ２」とに区分けされる。
【００１７】
第１キャパシタＣＡＰ１は、第１下部電極５１、誘電体膜６０、及び上部電極７０を備えている。誘電体膜６０は、第１下部電極５１と上部電極７０との間に挟まれている。言い換えれば、上部電極７０は、誘電体膜６０を介して第１下部電極５１上に形成されている。第２キャパシタＣＡＰ２は、第２下部電極５２、誘電体膜６０、及び上部電極７０を備えている。誘電体膜６０は、第２下部電極５２と上部電極７０との間に挟まれている。言い換えれば、上部電極７０は、誘電体膜６０を介して第２下部電極５２上に形成されている。
【００１８】
第１下部電極５１と第２下部電極５２とは、互いに電気的に分離されている。誘電体膜６０は、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２とで共通であり、一体に形成されている。同様に、上部電極７０は、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２とで共通であり、一体に形成されている。
【００１９】
第１下部電極５１及び第２下部電極５２は、例えばＴｉＮ膜である。誘電体膜６０は、例えばジルコニウム膜である。上部電極７０は、例えばＴｉＮ／Ｗ積層膜である。
【００２０】
選択トランジスタのうち第１キャパシタＣＡＰ１につながるものは、以下、第１選択トランジスタＴＲ１と参照される。第１選択トランジスタＴＲ１のソース／ドレインの一方は、ビットコンタクト３０を介してビット線ＢＬに接続されており、その他方は、第１容量コンタクト４１を介して第１キャパシタＣＡＰ１の第１下部電極５１に接続されている。第１容量コンタクト４１は、絶縁層２０を貫通するように形成されており、第１下部電極５１と第１選択トランジスタＴＲ１のソースあるいはドレインとを電気的に接続している。第１選択トランジスタＴＲ１のゲートは、ワード線ＷＬに相当する。
【００２１】
選択トランジスタのうち第２キャパシタＣＡＰ２につながるものは、以下、第２選択トランジスタＴＲ２と参照される。第２選択トランジスタＴＲ２のソース／ドレインの一方は、ビットコンタクト３０を介してビット線ＢＬに接続されており、その他方は、第２容量コンタクト４２を介して第２キャパシタＣＡＰ２の第２下部電極５２に接続されている。第２容量コンタクト４２は、絶縁層２０を貫通するように形成されており、第２下部電極５２と第２選択トランジスタＴＲ２のソースあるいはドレインとを電気的に接続している。第２選択トランジスタＴＲ２のゲートは、ワード線ＷＬに相当する。
【００２２】
第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２の上部電極７０には、上部配線８０が接続されている。この上部配線８０には、所定の基準電圧Ｖｒが印加される。
【００２３】
以下、本実施の形態に係る第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２をより詳しく説明する。
【００２４】
本実施の形態によれば、上述の絶縁層２０の開口部ＯＰを利用することによって、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２が上下に分かれて形成される。具体的には、図１に示されるように、第１キャパシタＣＡＰ１は、開口部ＯＰの内部に形成されている。第２キャパシタＣＡＰ２は、第１キャパシタＣＡＰ１よりも上方に、すなわち、半導体基板１０からより離れた位置に形成される。図１では、破線で囲まれた領域が、１ビットのデータ記憶領域に相当している。
【００２５】
図２は、１つの開口部ＯＰに関連する構造を拡大して示している。本実施の形態では、特許文献３（特開２００４−２８８７３１号公報）の場合と異なり、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２がそれぞれ別々の面上に形成されるわけではない。第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２は、同一面上に、具体的には絶縁層２０の上面上に並んで形成される。但し、当該絶縁層２０の上面に存在する開口部ＯＰを利用することにより、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２とが上下に別れて配置されるのである。
【００２６】
より詳細には、絶縁層２０の上面は、第１キャパシタＣＡＰ１が形成される「第１上面Ｓ１」と、第２キャパシタＣＡＰ２が形成される「第２上面Ｓ２」とを含んでいる。第１上面Ｓ１は、開口部ＯＰの内壁面の少なくとも一部を含んでいる。第２上面Ｓ２は、第１上面Ｓ１よりも上方に位置する、すなわち、半導体基板１０からより離れている。第１キャパシタＣＡＰ１の第１下部電極５１は、絶縁層２０の第１上面Ｓ１上に形成され、一方、第２キャパシタＣＡＰ２の第２下部電極５２は、絶縁層２０の第２上面Ｓ２上に形成されている。尚、第１下部電極５１と第２下部電極５２とは、互いに電気的に分離されている。
【００２７】
図２で示される例では、第１上面Ｓ１は、開口部ＯＰ内の底面ＳＢと第１側面ＳＳ１を含んでいる。第１側面ＳＳ１は、開口部ＯＰの側面のうち比較的下側に位置している部分である。つまり、第１上面Ｓ１は、開口部ＯＰの底面ＳＢから第１側面ＳＳ１にかけて分布している。第１容量コンタクト４１は、底面ＳＢ上に形成された第１下部電極５１と接続される（図１参照）。一方、第２上面Ｓ２は、開口部ＯＰの外側の表面（外表面ＳＥ）と開口部ＯＰ内の第２側面ＳＳ２を含んでいる。第２側面ＳＳ２は、開口部ＯＰの側面のうち比較的上側に位置している部分である。つまり、第２上面Ｓ２は、外表面ＳＥから開口部ＯＰの第２側面ＳＳ２にかけて分布している。第２容量コンタクト４２は、外表面ＳＥ上に形成された第２下部電極５２と接続される（図１参照）。
【００２８】
第１上面Ｓ１（第１側面ＳＳ１）と第２上面Ｓ２（第２側面ＳＳ２）は不連続であり、第１下部電極５１と第２下部電極５２とは電気的に分離されている。より詳細には、図２に示されるように、絶縁層２０中の第１層間絶縁膜２１が第１上面Ｓ１（＝ＳＢ＋ＳＳ１）を有しており、絶縁層２０中の第２層間絶縁膜２２が第２上面Ｓ２（＝ＳＥ＋ＳＳ２）を有しており、それら第１層間絶縁層２１と第２層間絶縁層２２との間に挟まれた中間絶縁層２３が、第１上面Ｓ１（第１側面ＳＳ１）と第２上面Ｓ２（第２側面ＳＳ２）を分断している。言い換えれば、中間絶縁層２３の端部２３ａは、第１下部電極５１と第２下部電極５２とを電気的に分離するように、開口部ＯＰの側面において突出している。
【００２９】
中間絶縁層２３の端部２３ａが突出していることにより、図２に示されるように、開口部ＯＰの側壁に突起部９０が形成されている。この突起部９０において、中間絶縁層２３の端部２３ａは、第１下部電極５１と第２下部電極５２とを電気的に分離している。また、中間絶縁層２３の端部２３ａは、誘電体膜６０及び上部電極７０でカバーされている。尚、第１下部電極５１は、この突起部９０において折れ曲がり、中間絶縁層２３の端部２３ａの下面に沿って形成されていてもよい。この端部２３ａの下面に沿った折り返し部分も第１キャパシタＣＡＰ１の容量値に寄与し、好適である。また、第２下部電極５２は、この突起部９０において折れ曲がり、端部２３ａの上面に沿って形成されていてもよい。この端部２３ａの上面に沿った折り返し部分も第２キャパシタＣＡＰ２の容量値に寄与し、好適である。
【００３０】
尚、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２の容量値はほぼ同じであることが好ましい。第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２の容量値がほぼ同じになるように、絶縁層２０の第１上面Ｓ１及び第２上面Ｓ２が設計されることが好ましい。
【００３１】
図３は、本実施の形態に係る半導体装置１の平面レイアウトの一例を示している。図３中の線Ａ−Ａ'に沿った断面構造が、図１で示されたものに相当する。図３において、開口部ＯＰの形状は六角形であるが、それに限られない。
【００３２】
図４は、本実施の形態に係る半導体装置１の回路構成を概略的に示している。選択トランジスタ（ＴＲ１，ＴＲ２）、キャパシタ（ＣＡＰ１，ＣＡＰ２）、ワード線ＷＬ、ビット線ＢＬ等の接続関係は、上述の通りである。
【００３３】
２．製造方法
次に、図５Ａ〜図５Ｋを参照して、本実施の形態に係る半導体装置１の製造方法の一例を説明する。
【００３４】
半導体基板１０中に素子分離構造１１が形成された後、素子領域ＲＡに選択トランジスタ（ＴＲ１，ＴＲ２）が形成される。その後、半導体基板１０上に、複数層からなる絶縁層２０が形成される。この絶縁層２０を形成する工程で、ビットコンタクト３０、ビット線ＢＬ、第１容量コンタクト４１、第２容量コンタクト４２も適宜形成される。
【００３５】
図５Ａに示されるように、絶縁層２０は、中間絶縁層２４、第１層間絶縁層２１、中間絶縁層２３及び第２層間絶縁層２２を含んでいる。中間絶縁層２４、第１層間絶縁層２１、中間絶縁層２３及び第２層間絶縁層２２は、この順番で下から形成されている。中間絶縁層２３、２４の材料は、第１層間絶縁層２１及び第２層間絶縁層２２の材料と異なっている。より詳細には、中間絶縁層２３、２４に対するウェットエッチングレートは、第１層間絶縁層２１及び第２層間絶縁層２２に対するウェットエッチングレートよりも低い。例えば、第１層間絶縁層２１及び第２層間絶縁層２２の材料はＳｉＯ２であり、中間絶縁層２３、２４の材料はＳｉＣＮあるいはＳｉＯＮである。
【００３６】
図５Ａに示されるように、開口部ＯＰに対応するパターンを有するレジストマスクＰＲが、第２層間絶縁層２２上に形成される。続いて、図５Ｂに示されるように、そのレジストマスクＰＲを用いることにより、第１容量コンタクト４１が露出するまでドライエッチングが実施される。レジストマスクＰＲに覆われていない領域において、第２層間絶縁層２２、中間絶縁層２３、第１層間絶縁層２１及び中間絶縁層２４が順番にエッチングされ、結果として、第２層間絶縁層２２、中間絶縁層２３、第１層間絶縁層２１及び中間絶縁層２４を貫通する開口部ＯＰが形成される。レジストマスクＰＲが除去されると、図５Ｃに示される構造が得られる。
【００３７】
更に、図５Ｄに示されるように、絶縁層２０に対してウェットエッチングが実施される。このウェットエッチングは、第２容量コンタクト４２が露出するまで実施される。ここで、中間絶縁層２３、２４に対するウェットエッチングレートは、第１層間絶縁層２１及び第２層間絶縁層２２に対するウェットエッチングレートよりも低いことに留意されたい。これにより、図５Ｄに示されるように、第１層間絶縁層２１及び第２層間絶縁層２２がより多く除去され、結果的に、中間絶縁層２３の端部２３ａが開口部ＯＰの側面において突出する。このようにして、開口部ＯＰを有する絶縁層２０が形成される。
【００３８】
次に、図５Ｅに示されるように、下部電極膜５０が全面に形成される。下部電極膜５０は、例えばＴｉＮ膜である。この下部電極膜５０は、第１容量コンタクト４１及び第２容量コンタクト４２と接触している。現時点では、下部電極膜５０は、中間絶縁層２３の端部２３ａを覆っており、まだ分断されていない。
【００３９】
次に、図５Ｆに示されるようにレジストマスクＰＲが形成される。このレジストマスクＰＲは、上述の第１上面Ｓ１及び第２上面Ｓ２上の下部電極膜５０を覆っている。つまり、第１層間絶縁膜２１及び第２層間絶縁膜２２に接触している下部電極膜５０は、レジストマスクＰＲによって覆われている。一方、第１上面Ｓ１と第２上面Ｓ２との間の領域上の下部電極膜５０は、レジストマスクＰＲによって覆われておらず、露出している。つまり、中間絶縁層２３の端部２３ａ（突出部）を覆っている下部電極膜５０は、レジストマスクＰＲによって覆われておらず、露出している。尚、図５Ｋは、ここでのレジストマスクＰＲの平面パターンを示している。
【００４０】
続いて、図５Ｇに示されるように、レジストマスクＰＲを用いたドライエッチングが実施され、露出していた下部電極膜５０が除去される。すなわち、中間絶縁層２３の端部２３ａ上の下部電極膜５０が除去され、その位置で下部電極膜５０が分断される。レジストマスクＰＲが除去されると、図５Ｈに示される構造が得られる。図５Ｈに示されるように、絶縁層２０の第１上面Ｓ１上に第１下部電極５１が形成され、絶縁層２０の第２上面Ｓ２上に第２下部電極５２が形成される。第１下部電極５１と第２下部電極５２との間には中間絶縁層２３の端部２３ａが介在しており、第１下部電極５１と第２下部電極５２は互いに電気的に分離されている。このように、本実施の形態によれば、上下に分かれた第１下部電極５１と第２下部電極５２が、“セルフアライン”で一括して形成される。
【００４１】
その後、図５Ｉに示されるように、第１下部電極５１及び第２下部電極５２の両方を覆うように、誘電体膜６０が全面に形成される。誘電体膜６０は、例えばジルコニウム膜である。更に、図５Ｊに示されるように、誘電体膜６０を覆うように上部電極７０が全面に形成される。上部電極７０は、例えばＴｉＮ／Ｗ積層膜である。
【００４２】
３．効果
本実施の形態によれば、開口部ＯＰを利用することにより、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２が上下に分かれて形成される。その結果、十分な容量値を確保しながら、同じ平面領域でより多くのキャパシタを配置することが可能となる。図２で示されたように、１つの開口部ＯＰ（シリンダ部）あたり２ＢＩＴ形成され得る。従って、集積度が向上する。
【００４３】
本実施の形態では、特許文献３（特開２００４−２８８７３１号公報）の場合と異なり、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２がそれぞれ別々の面上に形成されるわけではない。第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２は、同一面上に、具体的には絶縁層２０の上面上に並んで形成される。但し、当該絶縁層２０の上面に存在する開口部ＯＰを利用することにより、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２とが上下に別れて配置されるのである。そのようなキャパシタＣＡＰ１、ＣＡＰ２のそれぞれの下部電極５１、５２は、上述の通り、セルフアラインで一括して形成可能である。
【００４４】
特許文献３の場合、下層キャパシタと上層キャパシタをそれぞれ独立に形成するために、同じ製造工程を２回繰り返す必要がある。このことは、製造工程数及び製造コストの増大を招く。また、上層キャパシタへの容量コンタクトと下層キャパシタとの間のショートを防止するために、高精度の位置合わせと十分な分離マージンが必要である。このことは、製造工程を困難にし、また、面積縮小を妨げる。更に、上部電極は、上層キャパシタと下層キャパシタとで別々であり、それぞれの上部電極に対してコンタクトを別々に形成する必要がある。このことも、製造工程数及び製造コストの増大を招く。
【００４５】
一方、本実施の形態によれば、同じ製造工程を２回繰り返す必要はない。上述の通り、上下に分かれた第１下部電極５１と第２下部電極５２を、セルフアラインで一括して形成することが可能である。従って、製造工程が簡易化され、製造コストも削減される。更に、上部電極７０は、第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２とで共通である。このことも、製造工程数及び製造コストの低減に寄与する。
【００４６】
以上に説明されたように、本実施の形態によれば、キャパシタを備える半導体装置に関して、高集積化を簡易に実現することが可能となる。
【００４７】
４．変形例
図６は、変形例を示している。図６において、第１上面Ｓ１は、開口部ＯＰの底面ＳＢ及び側面ＳＳを含んでいる。一方、第２上面Ｓ２は、開口部ＯＰの外側の外表面ＳＥだけを含んでいる。この場合でも、第１上面Ｓ１よりも第２上面Ｓ２の方が半導体基板１０から離れていることに変わりはない。
【００４８】
図６で示された例の場合、中間絶縁層２３や上記図５Ｄで説明されたウェットエッチングは必ずしも必要ではない。上記図５Ｆ〜図５Ｇで説明された分断工程では、図７に示されるようにレジストマスクＰＲが形成されるとよい。これにより、下部電極膜５０を同様に分断することができる。中間絶縁層２３やウェットエッチングが不要であるため、製造工程が更に簡易になる。
【００４９】
図８は、他の変形例を示している。図８において、第１上面Ｓ１は、開口部ＯＰの底面ＳＢのみを含んでいる。一方、第２上面Ｓ２は、開口部ＯＰの外側の外表面ＳＥ及び開口部ＯＰの側面ＳＳを含んでいる。この場合でも、第１上面Ｓ１よりも第２上面Ｓ２の方が半導体基板１０から離れていることに変わりはない。本変形例では、中間絶縁層２３は不要である。その代わりに、開口部ＯＰの底部付近の中間絶縁層２４が、中間絶縁層２３と同じように利用されるとよい。
【００５０】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００５１】
１    半導体装置
１０    半導体基板
１１    素子分離構造
２０    絶縁層
２１    第１層間絶縁層
２２    第２層間絶縁層
２３    中間絶縁層
２４    中間絶縁層
３０    ビットコンタクト
４１    第１容量コンタクト
４２    第２容量コンタクト
５０    下部電極膜
５１    第１下部電極
５２    第２下部電極
６０    誘電体膜
７０    上部電極
８０    上部配線
９０    突起部
ＢＬ    ビット線
ＣＡＰ１  第１キャパシタ
ＣＡＰ２  第２キャパシタ
ＯＰ    開口部
ＲＡ    素子領域
Ｓ１    第１上面
Ｓ２    第２上面
ＴＲ１  第１選択トランジスタ
ＴＲ２  第２選択トランジスタ
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図６】
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【図７】
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【図８】
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