(57)【要約】      （修正有）【課題】セルトランジスタの微細化に適した構造の選択トランジスタを有するＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板１０１と、基板内に形成された拡散層１２１により互いに直列接続されている複数のセルトランジスタ１４１と、複数のセルトランジスタ１４１と直列接続されている選択トランジスタ１４２とを備え、選択トランジスタ１４２は、第１の絶縁膜１６１と、第１の電極層１６２Ａ、Ｂ、第２の絶縁膜１６３Ａ，Ｂ、及び第２の電極層１６４Ａ，Ｂを含む第１及び第２の積層体１７１Ａ，Ｂと、第１の積層体と第２の積層体との間に形成され、第１の積層体１７１Ａの第１及び第２の電極層と第２の積層体１７１Ｂの第１及び第２の電極層とを電気的に接続する第３の電極層１８１とを備え、第３の電極層１８１は、第１及び第２の積層体１７１Ａ，Ｂの上面よりも上方に突出した突出部１９１を有する。【選択図】図２
2011044531.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板内に形成された拡散層により互いに直列接続されている複数のセルトランジスタと、
前記基板上に形成され、前記拡散層により前記複数のセルトランジスタと直列接続されている選択トランジスタとを備え、
前記選択トランジスタは、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に順に形成された第１の電極層、第２の絶縁膜、及び第２の電極層を含む第１及び第２の積層体と、
前記第１の積層体と前記第２の積層体との間に形成され、前記第１の積層体の前記第１及び第２の電極層と前記第２の積層体の前記第１及び第２の電極層とを電気的に接続する第３の電極層とを備え、
前記第３の電極層は、前記第１及び第２の積層体の上面よりも上方に突出した突出部を有することを特徴とする半導体記憶装置。
【請求項２】
更に、
前記セルトランジスタを構成する電極層を含むワード線と、
前記選択トランジスタを構成する前記第２の電極層と前記第３の電極層とを含み、前記突出部が形成されている選択線と、
前記ワード線上に形成された第１のコンタクトプラグと、
前記選択線の前記突出部上に形成された第２のコンタクトプラグとを備え、
前記第２のコンタクトプラグの高さは、前記第１のコンタクトプラグの高さから前記突出部の高さを引いた高さに等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記突出部の下部では、前記基板内に前記拡散層が形成されていないことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
基板上に順に形成されたゲート絶縁膜、第１のゲート電極、ゲート間絶縁膜、及び第２のゲート電極を含むセルトランジスタと、前記基板上に形成された選択トランジスタとを備える半導体記憶装置の製造方法であって、
前記基板上に、前記ゲート絶縁膜の材料となる第１の絶縁膜を形成し、
前記第１の絶縁膜上に、前記第１のゲート電極の材料となる第１の電極層を形成し、
前記第１の電極層上に、前記ゲート間絶縁膜の材料となる第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第２のゲート電極の材料となる第２の電極層を形成し、
前記第２の電極層上に、キャップ層を形成し、
前記キャップ層をマスクとして、前記第２の電極層、前記第２の絶縁膜、及び前記第１の電極層のエッチング加工を行い、前記キャップ層、前記第２の電極層、前記第２の絶縁膜、及び前記第１の電極層を含む複数の積層体を形成し、
前記積層体間に第３の絶縁膜を埋め込み、
前記複数の積層体のうちの第１及び第２の積層体の間に埋め込まれた前記第３の絶縁膜を除去し、
前記第１及び第２の積層体の間に、前記第１の積層体の前記第１及び第２の電極層と前記第２の積層体の前記第１及び第２の電極層とを電気的に接続する第３の電極層を埋め込み、
前記第３の電極層の埋め込み後に、前記複数の積層体に含まれる前記キャップ層を除去する、
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第１及び第２の積層体の間に埋め込まれた前記第３の絶縁膜は、エッチングを停止するタイミングをエッチング時間の計測により決定する時間管理型のエッチングにより除去されることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＮＡＮＤ型不揮発性メモリのゲート電極の形成に適用されるものである。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリは、メモリセルアレイの端部に、ＮＡＮＤストリングを選択するための選択トランジスタを有している。従来のＮＡＮＤ型不揮発性メモリでは、多くの場合、選択トランジスタのゲート長を、セルトランジスタのゲート長よりも長くする必要がある。この場合、セルトランジスタ及び選択トランジスタのゲート加工時のリソグラフィ工程では、セルトランジスタのゲート部と選択トランジスタのゲート部を異なるピッチでパターニングする必要があり、これらを等ピッチでパターニングする場合に比べて露光マージンが悪化してしまう。
【０００３】
メモリセルアレイの加工は通常、リソグラフィの限界寸法でのパターニングにより行われるため、露光マージンの悪化は、歩留まり等の生産能力に大きく影響する。以下、従来のＮＡＮＤ型不揮発性メモリにおいて、選択トランジスタのゲート長がセルトランジスタのゲート長と異なる理由について説明する。
【０００４】
ＮＡＮＤ型不揮発性メモリのセルアレイ内には、浮遊ゲートと制御ゲートがゲート間絶縁膜により分離（即ち、電気的に絶縁）されているセルトランジスタと、浮遊ゲートと制御ゲートが短絡（即ち、電気的に接続）されており、通常のＭＯＳトランジスタ構造を有している選択トランジスタが存在している。選択トランジスタは、通常のＭＯＳトランジスタとして動作する必要があり、浮遊ゲートに電荷を格納するセルトランジスタとは構造が異なっている。選択トランジスタは、セルトランジスタに隣接して形成しなければならないため、その製造方法には工夫を要する。
【０００５】
また、選択トランジスタのゲート長は、セルトランジスタのゲート長よりも長くしなければならない。そのため、セルトランジスタを形成予定の領域（以下「セルトランジスタ部」と呼ぶ）と選択トランジスタを形成予定の領域（以下「選択トランジスタ部」と呼ぶ）はゲート加工時にピッチが異なり、リソグラフィ限界の最小寸法でパターニングを行うことがより困難となる。
【０００６】
これらの問題を解決すべく、特許文献１及び２は、ゲート加工時のリソグラフィ工程において、セルトランジスタ部と選択トランジスタ部を同じピッチでパターニングする製造方法を提案している。
【０００７】
また、特許文献３には、２つのセルトランジスタの浮遊ゲート同士を繋げて選択トランジスタを形成した半導体装置が記載されている。
【０００８】
また、特許文献４には、２つのセルトランジスタの浮遊ゲート上からゲート間絶縁膜及び制御ゲートを除去し、これらの浮遊ゲート上に、これらの浮遊ゲート同士を連結する導電層を形成することで、選択トランジスタを形成した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−５１５５９号公報
【特許文献２】特開２００３−５１５５７号公報
【特許文献３】特開２００４−３５６４９１号公報
【特許文献４】特開２００６−２６９７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、セルトランジスタの微細化に適した構造の選択トランジスタを有する半導体記憶装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の一の態様の半導体記憶装置は、基板と、前記基板上に形成され、前記基板内に形成された拡散層により互いに直列接続されている複数のセルトランジスタと、前記基板上に形成され、前記拡散層により前記複数のセルトランジスタと直列接続されている選択トランジスタとを備え、前記選択トランジスタは、前記基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に順に形成された第１の電極層、第２の絶縁膜、及び第２の電極層を含む第１及び第２の積層体と、前記第１の積層体と前記第２の積層体との間に形成され、前記第１の積層体の前記第１及び第２の電極層と前記第２の積層体の前記第１及び第２の電極層とを電気的に接続する第３の電極層とを備え、前記第３の電極層は、前記第１及び第２の積層体の上面よりも上方に突出した突出部を有する。
【００１２】
本発明の一の態様の半導体記憶装置の製造方法は、基板上に順に形成されたゲート絶縁膜、第１のゲート電極、ゲート間絶縁膜、及び第２のゲート電極を含むセルトランジスタと、前記基板上に形成された選択トランジスタとを備える半導体記憶装置の製造方法であって、前記基板上に、前記ゲート絶縁膜の材料となる第１の絶縁膜を形成し、前記第１の絶縁膜上に、前記第１のゲート電極の材料となる第１の電極層を形成し、前記第１の電極層上に、前記ゲート間絶縁膜の材料となる第２の絶縁膜を形成し、前記第２の絶縁膜上に、前記第２のゲート電極の材料となる第２の電極層を形成し、前記第２の電極層上に、キャップ層を形成し、前記キャップ層をマスクとして、前記第２の電極層、前記第２の絶縁膜、及び前記第１の電極層のエッチング加工を行い、前記キャップ層、前記第２の電極層、前記第２の絶縁膜、及び前記第１の電極層を含む複数の積層体を形成し、前記積層体間に第３の絶縁膜を埋め込み、前記複数の積層体のうちの第１及び第２の積層体の間に埋め込まれた前記第３の絶縁膜を除去し、前記第１及び第２の積層体の間に、前記第１の積層体の前記第１及び第２の電極層と前記第２の積層体の前記第１及び第２の電極層とを電気的に接続する第３の電極層を埋め込み、前記第３の電極層の埋め込み後に、前記複数の積層体に含まれる前記キャップ層を除去する。
【発明の効果】
【００１３】
本発明によれば、セルトランジスタの微細化に適した構造の選択トランジスタを有する半導体記憶装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図２】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図３】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図４】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図５】突出部の下部に拡散層が存在する場合の選択トランジスタのＩ−Ｖ特性を示したグラフである。
【図６】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(1/6)である。
【図７】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(2/6)である。
【図８】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(3/6)である。
【図９】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(4/6)である。
【図１０】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(5/6)である。
【図１１】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(6/6)である。
【図１２】第２実施形態の半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態を、図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型不揮発性メモリとなっている。
【００１７】
図１は、本実施形態の半導体記憶装置のメモリセルアレイの構成を示している。図１には、基板の表面に平行な第１の方向に伸びるビット線ＢＬと、基板の表面に平行な第２の方向に伸びるワード線ＷＬ及び選択線ＳＬと、選択線ＳＬ間に配置されたビット線コンタクトＣＢが示されている。図１では、上記第１の方向が矢印Ｘで示され、上記第２の方向が矢印Ｙで示されている。なお、第１の方向をチャネル長方向と称する場合もあり、第２の方向をチャネル幅方向と称する場合もある。
【００１８】
図２は、本実施形態の半導体記憶装置の構成を示す側方断面図である。図２は、図１に示すＡ−Ａ’線に沿った断面図となっており、図１に示す領域Ｒにおける半導体記憶装置の断面形状を示している。
【００１９】
図２には、基板１０１と、基板１０１上に形成された２本のＮＡＮＤストリング１１１（一部）と、基板１０１内に形成された拡散層１２１と、スペーサ層、ストッパ層、層間絶縁膜等を含む絶縁膜１３１が示されている。
【００２０】
各ＮＡＮＤストリング１１１では、複数のセルトランジスタ１４１が、拡散層１２１により互いに直列接続されており、選択トランジスタ１４２が、拡散層１２１によりこれらのセルトランジスタ１４１と直列接続されている。拡散層１２１は、基板１０１内に、セルトランジスタ１４１及び選択トランジスタ１４２を挟むように形成されている。拡散層１２１は、セルトランジスタ１４１及び選択トランジスタ１４２のソース／ドレイン拡散層として機能する。
【００２１】
セルトランジスタ１４１は、トンネル絶縁膜１５１と、浮遊ゲート１５２と、ゲート間絶縁膜１５３と、制御ゲート１５４とを備える。トンネル絶縁膜１５１は、基板１０１上に形成され、浮遊ゲート１５２は、トンネル絶縁膜１５１上に形成されている。また、ゲート間絶縁膜１５３は、浮遊ゲート１５２上に形成され、制御ゲート１５４は、ゲート間絶縁膜１５３上に形成されている。なお、トンネル絶縁膜１５１、浮遊ゲート１５２、ゲート間絶縁膜１５３、及び制御ゲート１５４はそれぞれ、本発明のゲート絶縁膜、第１のゲート電極、ゲート間絶縁膜、及び第２のゲート電極の例である。
【００２２】
一方、選択トランジスタ１４２は、第１の絶縁膜１６１と、第１及び第２の積層体１７１Ａ，Ｂと、第３の電極層１８１とを備える。そして、第１及び第２の積層体１７１Ａ，Ｂはそれぞれ、第１の絶縁膜１６１上に順に形成された第１の電極層１６２Ａ，Ｂと、第２の絶縁膜１６３Ａ，Ｂと、第２の電極層１６４Ａ，Ｂとを含んでいる。また、第３の電極層１８１は、第１の積層体１７１Ａと第２の積層体１７１Ｂとの間に形成され、第１の積層体１７１Ａの第１及び第２の電極層１６２Ａ，１６４Ａと第２の積層体１７１Ｂの第１及び第２の電極層１６２Ｂ，１６４Ｂとを電気的に接続している。
【００２３】
言い換えれば、第３の電極層１８１の両側面は、第１の電極層１６２Ａ，Ｂと、第２の絶縁膜１６３Ａ，Ｂと、第２の電極層１６４Ａ，Ｂの側面に連続して接している。第３の電極層１８１は、図２に示すように、第１及び第２の積層体１７１Ａ，Ｂの上面ＳA，ＳBよりも上方に突出した突出部１９１を有している。なお、矢印αで示すように、突出部１９１の下部では、基板１０１内に拡散層１２１が形成されていないことに留意されたい。
【００２４】
このように、本実施形態の選択トランジスタ１４２は、第１の絶縁膜１６１と、第１の電極層１６２Ａ，Ｂと、第２の絶縁膜１６３Ａ，Ｂと、第２の電極層１６４Ａ，Ｂと、第３の電極層１８１により構成されている。本実施形態では、第１の絶縁膜１６１が、選択トランジスタ１４２のゲート絶縁膜として機能し、第１の電極層１６２Ａ，Ｂと、第２の電極層１６４Ａ，Ｂと、第３の電極層１８１とを含む電極層が、選択トランジスタ１４２のゲート電極として機能する。
【００２５】
なお、本実施形態では、第１の絶縁膜１６１は、図２に示すように、トンネル絶縁膜１５１と同一の絶縁膜となっている。また、本実施形態では、第１の電極層１６２Ａ，Ｂ、第２の絶縁膜１６３Ａ，Ｂ、及び第２の電極層１６４Ａ，Ｂはそれぞれ、後述するように、浮遊ゲート１５２、ゲート間絶縁膜１５３、及び制御ゲート１５４と同じ堆積膜から形成される。
【００２６】
また、制御ゲート１５４が、チャネル幅方向に伸び、チャネル幅方向に隣接するメモリセルトランジスタ１４１のゲート電極を共通して接続することにより、ワード線ＷＬを構成している。同様に、第２の電極層１６４Ａ，Ｂ及び第３の電極層１８１が、チャネル幅方向に伸び、チャネル幅方向に隣接する選択トランジスタ１４２のゲート電極を共通して接続することにより、選択線ＳＬを構成している。
【００２７】
ここで、セルトランジスタ１４１及び選択トランジスタ１４２の構成について、より詳細に説明する。
【００２８】
本実施形態では、選択トランジスタ１４２は、第１の電極層１６２Ａ，Ｂと、第２の絶縁膜１６３Ａ，Ｂと、第２の電極層１６４Ａ，Ｂとを有する第１及び第２の積層体１７１Ａ，Ｂ等により構成される。また、セルトランジスタ１４１は、浮遊ゲート１５２と、ゲート間絶縁膜１５３と、制御ゲート１５４とを有する積層体等により構成され、当該積層体は、第１及び第２の積層体１７１Ａ，Ｂと同様、電極層と、絶縁膜と、電極層とを順に積層した構造を有している。
【００２９】
よって、本実施形態では、基板１０１上に複数の積層体を形成し、一部の積層体をセルトランジスタ１４１を形成するのに利用し、別の一部の積層体を選択トランジスタ１４２を形成するのに利用することで、セルトランジスタ１４１及び選択トランジスタ１４２を形成することができる。セルトランジスタ１４１は、各積層体をそのまま利用することで形成され、選択トランジスタ１４２は、２つの積層体の間に第３の電極層１８１を埋め込むことで形成される。よって、本実施形態によれば、従来のように、選択トランジスタのゲート間絶縁膜に開口部を形成する必要はなくなる。また、本実施形態によれば、選択トランジスタ１４２が十分なゲート長を確保できるため、カットオフ特性が良好な選択トランジスタ１４２が得られる。
【００３０】
本実施形態では、セルトランジスタ１４１の微細化が進んだ場合でも、セルトランジスタ１４１形成用の積層体と、選択トランジスタ１４２形成用の積層体とを、同一寸法の積層体とすることができる。理由は、選択トランジスタ１４１に、従来のような開口部を形成する必要がないからである。よって、本実施形態では、セルトランジスタ部と選択トランジスタ部のゲート加工時のパターニングを、リソグラフィの限界寸法近傍で行う場合であっても、当該パターニングを等ピッチで行うことが可能となる。本実施形態では、当該パターニングにより、複数の同一寸法の積層体が形成され、これらの積層体からセルトランジスタ１４１及び選択トランジスタ１４２が形成される。
【００３１】
また、本実施形態では、当該パターニングの際、ライン幅を統一すると共に、スペース幅を統一することで、複数の積層体の寸法を同一にすると共に、これらの積層体間の距離も同一にすることが可能である。即ち、第１及び第２の積層体１７１Ａ，Ｂそれぞれのチャネル長方向の幅は、セルトランジスタ１４１のチャネル長方向の幅と等しい。また、第１の積層体１７１Ａと第２の積層体１７１Ｂとの間のチャネル長方向の幅、及び、第２の積層体１７１Ｂとセルトランジスタ１４１との間のチャネル長方向の幅は、セルトランジスタ１４１同士の間のチャネル長方向の幅と等しい。
【００３２】
以上のように、本実施形態では、選択トランジスタ１４２が、第１の絶縁膜１６１と、第１の絶縁膜１６１上に形成された第１及び第２の積層体１７１Ａ，Ｂと、第１及び第２の積層体１７１Ａ，Ｂの間に形成された第３の電極層１８１により構成される。これにより、本実施形態では、セルトランジスタ部と選択トランジスタ部のゲート加工時のパターニングを、リソグラフィの限界寸法近傍で行う場合であっても、当該パターニングを等ピッチで行うことが可能となる。これにより、本実施形態では、ゲート加工時の露光マージンを向上させることができる。このように、本実施形態によれば、セルトランジスタ１４１の微細化に適した構造の選択トランジスタ１４２を実現することができる。
【００３３】
また、本実施形態では、第３の電極層１８１は、第１及び第２の積層体１７１Ａ，Ｂの上面ＳA，ＳBよりも上方に突出した突出部１９１を有している。この突出部１９１には、第１に、選択トランジスタ１４２のゲート電極全体の抵抗を下げる効果があり、第２に、選択トランジスタ１４２にコンタクトを落としやすくなるという効果がある。この第２の効果については、図３及び図４を参照して説明する。
【００３４】
図３は、本実施形態の半導体記憶装置の構成を示す平面図である。
【００３５】
図３には、ワード線ＷＬ及び選択線ＳＬが示されている。各ワード線ＷＬは、セルトランジスタ１４１を構成する制御ゲート１５４（図２）を、その一部に含んでおり、各選択線ＳＬは、選択トランジスタ１４２を構成する第２の電極層１６４Ａ，Ｂ及び第３の電極層１８１（図２）を、その一部に含んでいる。図３には更に、ワード線ＷＬ上に形成された第１のコンタクトプラグＣＰ1と、選択線ＳＬ上に形成された第２のコンタクトプラグＣＰ2が示されている。
【００３６】
上述のように、各選択線ＳＬは、第２の電極層１６４Ａ，Ｂと第３の電極層１８１とを含んでいる。図３では、第２の電極層１６４Ａ、第２の電極層１６４Ｂ、第３の電極層１８１と同じ層をなす部分がそれぞれ、ＰA、ＰB、Ｐで示されている。本実施形態では、第３の電極層１８１が第２の電極層１６４Ａ，Ｂの上面ＳA，ＳBよりも上方に突出しているのと同様に、部分Ｐが、部分ＰA及びＰBの上面よりも上方に突出している。本実施形態では、第２のコンタクトプラグＣＰ2は、図３に示すように、各選択線ＳＬの部分Ｐ上、即ち、各選択線ＳＬの突出部上に形成される。
【００３７】
図４は、本実施形態の半導体記憶装置の構成を示す側方断面図である。図４(Ａ)は、図３に示すＢ−Ｂ’線に沿った断面図となっており、図４(Ｂ)は、図３に示すＣ−Ｃ’線に沿った断面図となっている。
【００３８】
図４(Ａ)，(Ｂ)に示すように、第１のコンタクトプラグＣＰ1は、ワード線ＷＬ上に形成され、第２のコンタクトプラグＣＰ2は、選択線ＳＬの突出部Ｑ上に形成される。これにより、本実施形態では、第２のコンタクトプラグＣＰ2の高さＨ2が、第１のコンタクトプラグＣＰ1の高さＨ1から突出部Ｐの高さＨを引いた高さに等しくなる。また、第１のコンタクトプラグＣＰ1の高さＨ1が、第２のコンタクトプラグＣＰ2の高さＨ2よりも高くなる。突出部Ｐには、選択トランジスタ１４２にコンタクトを落としやすくなるという利点がある。
【００３９】
また、本実施形態では、図２に示すように、突出部１９１の下部では、基板１０１内に拡散層１２１が形成されていない（矢印αを参照）。もし、突出部１９１の下部の基板１０１内に拡散層１２１が存在すると、図５に示すように、選択トランジスタ１４２のＩｄ−Ｖｇ特性にキンクが生じてしまう場合がある。突出部１９１の下部の基板１０１内に形成された拡散層１２１と、第１の電極層１６２Ａ，Ｂの下部の基板１０１内に形成されたチャネルとで、閾値電圧が異なるからである。
【００４０】
図５は、突出部１９１の下部に拡散層１２１が存在する場合の選択トランジスタ１４２のＩｄ−Ｖｇ特性を模式的に示したグラフである。なお、Ｖｇは、ゲート電極に加わる電圧を意味し、Ｉｄは、ドレイン拡散層に流れる電流を意味する。図５に示すように、上記の場合のＩｄ−Ｖｇ特性は、２段階でオンするような特性となっている。本実施形態では、突出部１９１の下部に拡散層１２１が形成されないため、図５に示すようなキンクの発生を回避することができる。
【００４１】
なお、本実施形態では、上述のように、基板１０１上に複数の積層体を形成し、一部の積層体をセルトランジスタ１４１を形成するのに利用し、別の一部の積層体を選択トランジスタ１４２を形成するのに利用することで、セルトランジスタ１４１及び選択トランジスタ１４２を形成する。この際、本実施形態では、選択トランジスタ１４２用の積層体間の基板１０１内には、拡散層１２１を形成せず、その他の積層体間の基板１０１内には、拡散層１２１を形成する。このような処理の詳細については、後述する。
【００４２】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００４３】
図６から図１１は、本実施形態の半導体記憶装置の製造方法を示す側方断面図である。
【００４４】
まず、図６(Ａ)に示すように、基板１０１上に、第１の絶縁膜２０１と、第１の電極層２０２と、第２の絶縁膜２０３と、第２の電極層２０４と、キャップ層２１１を順に形成する。
【００４５】
基板１０１は例えば、シリコン基板等の半導体基板である。本実施形態では、基板１０１は、Ｐ型シリコン基板とする。
【００４６】
第１の絶縁膜２０１は、基板１０１上に形成され、セルトランジスタ１４１のトンネル絶縁膜１５１と、選択トランジスタ１４２の第１の絶縁膜１６１（図２）の材料となる。本実施形態では、第１の絶縁膜２０１は、シリコン酸化膜である。
【００４７】
第１の電極層２０２は、第１の絶縁膜２０１上に堆積され、セルトランジスタ１４１の浮遊ゲート１５２と、選択トランジスタ１４２の第１の電極層１６２Ａ，Ｂ（図２）の材料となる。本実施形態では、第１の電極層２０２は、ポリシリコン層であり、第１の電極層２０２の膜厚は例えば、６０ｎｍ程度である。
【００４８】
なお、第１の電極層２０２の堆積工程の後に、基板１０１を複数の素子領域に分離する素子分離絶縁膜を形成する工程を行ってもよい。
【００４９】
第２の絶縁膜２０３は、第１の電極層２０２上に堆積され、セルトランジスタ１４１のゲート間絶縁膜１５３と、選択トランジスタ１４２の第２の絶縁膜１６３Ａ，Ｂ（図２）の材料となる。本実施形態では、第２の絶縁膜２０３は、第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜を順に積層した積層膜であり、第２の絶縁膜２０３の膜厚は例えば、１４ｎｍ程度である。
【００５０】
第２の電極層２０４は、第２の絶縁膜２０３上に堆積され、セルトランジスタ１４１の制御ゲート１５４と、選択トランジスタ１４２の第２の電極層１６２Ａ，Ｂ（図２）の材料となる。本実施形態では、第２の電極層２０４は、ポリシリコン層であり、第２の電極層２０４の膜厚は例えば、１５５ｎｍ程度である。
【００５１】
キャップ層２１１は、第２の電極層２０４上に堆積される。本実施形態では、キャップ層２１１は、シリコン窒化膜であり、キャップ層２１１の膜厚は例えば、６０ｎｍ程度である。
【００５２】
なお、従来の半導体記憶装置の製造方法では、第２の絶縁膜２０３の形成後に、第２の絶縁膜２０３に開口部を形成して、第１の電極層２０２と第２の電極層２０４を短絡させる工程が行われる。しかしながら、本実施形態では、このような開口部を形成する工程は必要ないことに留意されたい。
【００５３】
次に、図６(Ｂ)に示すように、キャップ層２１１上に、ゲート加工用のレジストパターン３０１を形成する。この際、レジストパターン３０１のライン幅ＷL及びスペース幅ＷSは、セルトランジスタ部と選択トランジスタ部とで同一とする。ライン幅ＷL及びスペース幅ＷSは更に、ビット線コンタクトＣＢを形成予定の領域でも同一とする。本実施形態におけるゲート加工時のパターニングのピッチは、そのテクノロジー世代の解像限界寸法Ｆ程度とし、例えば、４５ｎｍとする。
【００５４】
次に、レジストパターン３０１をマスクとして、キャップ層２１１のエッチング加工を行う（図６(Ｃ)）。次に、ビット線コンタクトＣＢを形成予定の領域からキャップ層２１１を除去すべく、リソグラフィにより、当該領域外のキャップ層２１１を覆うレジストパターン３０２を形成する（図７(Ａ)）。次に、レジストパターン３０２をマスクとするエッチングにより、上記領域内のキャップ層２１１を選択的に除去する（図７(Ｂ)）。
【００５５】
なお、本実施形態では、ビット線コンタクトＣＢを形成予定の１つの領域から、２本のキャップ層２１１を除去する。理由は、１本のみのキャップ層２１１の除去では、コンタクトを落とすのに十分なスペースを確保できないからである。逆にいえば、１本のみのキャップ層２１１の除去で、十分なスペースを確保できる場合には、上記領域から除去するキャップ層２１１の本数は、１本としても構わない。
【００５６】
また、本実施形態では、上記領域から除去するキャップ層２１１の本数は、３本以上としても構わない。ただし、２本のみのキャップ層２１１の除去の方が、上記領域を狭くすることで、半導体記憶装置の回路面積を縮小できるという利点がある。
【００５７】
次に、図７(Ｃ)に示すように、キャップ層２１１をマスクとして、第２の電極層２０４、第２の絶縁膜２０３、及び第１の電極層２０２のエッチング加工を行う。これにより、図７(Ｃ)に示すように、キャップ層２１１、第２の電極層２０４、第２の絶縁膜２０３、及び第１の電極層２０２を含む複数の積層体２２１が形成される。これらの積層体２２１は、後述するように、セルトランジスタ１４１及び選択トランジスタ１４２（図２）を形成するのに利用される。
【００５８】
次に、基板１０１へのイオン注入を行い、基板１０１内に、セルトランジスタ１４１及び選択トランジスタ１４２のソース／ドレイン拡散層となる拡散層１２１を形成する（図８(Ａ)）。拡散層１２１は、積層体２２１間に挟まれた基板１０１内の領域に形成される。
【００５９】
図８(Ａ)では、後に選択トランジスタ１４２を形成するのに利用される２組の積層体２２１が、Ｐ1及びＰ2で示されている。そして、各組の一方の積層体２２１が、２２１Ａで示され、他方の積層体２２１が、２２１Ｂで示されている。積層体２２１Ａ及びＢはそれぞれ、本発明の第１及び第２の積層体の例である。
【００６０】
本実施形態では、上記イオン注入を行うのに先立ち、積層体２２１Ａ，Ｂ間に挟まれた基板１０１内の領域にイオンが注入されるのを防ぐため、当該領域を覆うレジストパターン３０３を形成する（図８(Ａ)）。これにより、当該領域には、矢印αで示すように、拡散層１２１が形成されないことになる。当該領域は、最終的には、選択トランジスタ１４２のチャネル部となる。なお、必要であれば、上記イオン注入に続いて、パンチスルー抑制のためのイオン注入を行う。
【００６１】
次に、周辺回路部等、メモリセルアレイ以外の部分のＭＯＳトランジスタの拡散層を形成する。通常、周辺回路部のＭＯＳトランジスタの拡散層は、ＬＤＤ（Lightly Doped Drain）構造となっており、ゲート電極の側壁にスペーサ層を必要とする。スペーサ層は、基板１０１の全面に、スペーサ層の材料となる絶縁膜（例えばシリコン酸化膜）を堆積し、当該絶縁膜をエッチバックすることで形成される。
【００６２】
図８(Ｂ)では、この絶縁膜が、参照符号２３１で示されている。メモリセルアレイ内において、絶縁膜２３１は、図８(Ｂ)に示すように、選択トランジスタ間スペースには側壁として堆積されて残る。一方、メモリセルトランジスタ間スペースは、選択トランジスタ間スペースに比べて狭いため、図８(Ｂ)に示すように、絶縁膜２３１で埋まりきる。
【００６３】
なお、選択トランジスタ間スペースは、コンタクトプラグＣＢを形成予定の領域に相当し、メモリセルトランジスタ間スペースは、その他、積層体２２１間の領域に相当する。絶縁膜（スペーサ層）２３１は、本発明の第３の絶縁膜の例である。
【００６４】
次に、図８(Ｃ)に示すように、基板１０１の全面に、ＣＭＰ用のストッパとなるストッパ層２３２を堆積する。本実施形態では、ストッパ層２３２は、シリコン窒化膜であり、ストッパ層２３２の膜厚は例えば、２０ｎｍである。
【００６５】
次に、図９(Ａ)に示すように、基板１０１の全面に、層間絶縁膜２３３を堆積する。本実施形態では、層間絶縁膜２３３は、ＢＰＳＧ（Boron Phospho Silicate Glass）膜であり、層間絶縁膜２３３の膜厚は例えば、８００ｎｍである。
【００６６】
次に、図９(Ｂ)に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜２３３を平坦化する。
【００６７】
次に、選択トランジスタ１４２（図２）を形成すべく、図９(Ｃ)に示すように、積層体２２１Ａ，Ｂ間に埋め込まれたスペーサ層２３１以外のスペーサ層２３１を覆うレジストパターン３０４を形成する。
【００６８】
次に、図１０(Ａ)に示すように、レジストパターン３０４をマスクとするエッチングにより、積層体２２１Ａ，Ｂ間に埋め込まれたスペーサ層２３１を除去し、その後、レジストパターン３０４を除去する。これにより、積層体２２１Ａ，Ｂ間では、第１の絶縁膜２０１上に形成されたスペーサ層２３１が除去される。図１０(Ａ)の工程のエッチングは、第１の絶縁膜２０１の上面が露出した時点でエッチングが終了するよう行われる。
【００６９】
しかしながら、第１の絶縁膜２０１もスペーサ層２３１も共にシリコン酸化膜であるため、第１の絶縁膜２０１とスペーサ層２３１との間には、エッチング選択比がほとんどない。そのため、上記エッチングを完全に制御して、第１の絶縁膜２０１の上面でストップさせることは困難である。よって、上記エッチングの終了タイミングには、実際には、図１０(Ｂ)，(Ｃ)に示すように、ばらつきが生じる。
【００７０】
図１０(Ｂ)，(Ｃ)は、図１０(Ａ)に示す領域Ｃを拡大した側方断面図である。図１０(Ｂ)，(Ｃ)では、積層体２２１Ａ，Ｂ間における第１の絶縁膜２０１とスペーサ層２３１との合計膜厚が、Ｔで示されており、その他の部分における第１の絶縁膜２０１とスペーサ層２３１との合計膜厚が、Ｔ0で示されている。
【００７１】
図１０(Ｂ)では、積層体２２１Ａ，Ｂ間において、第１の絶縁膜２０１上にスペーサ層２３１の一部が残存しており、ＴがＴ0よりも厚くなっている（Ｔ＞Ｔ0）。このように第１の絶縁膜２０１上にスペーサ層２３１が残る場合、選択トランジスタ１４２の特性は、寄生トランジスタを有する特性となる。しかしながら、ＴとＴ0との差が大きくなければ、このような寄生トランジスタは、特性上は問題にならない。選択トランジスタ１４２が動作する際、ゲート電圧とソース電圧との差は通常、１．８〜３Ｖ程度であるため十分飽和領域であり、電圧条件としても、寄生トランジスタの影響は問題にならない。
【００７２】
このように、本実施形態では、膜厚Ｔは、膜厚Ｔ0よりも厚くなっても構わない。膜厚Ｔを膜厚Ｔ0よりも厚くすることには、図１０(Ａ)の工程のエッチングが容易になる、積層体２２１Ａ，Ｂ間の酸化膜が厚くなり選択トランジスタ１４２の信頼性が向上する、等の利点がある。本実施形態では、膜厚Ｔは、第１の絶縁膜２０１と第１の電極層２０２との合計膜厚よりは薄くする。
【００７３】
一方、図１０(Ｃ)では、積層体２２１Ａ，Ｂ間において、第１の絶縁膜２０１の一部が削られ、ＴがＴ0よりも薄くなっている（Ｔ＜Ｔ0）。このような場合にも、選択トランジスタ１４２は、寄生トランジスタを有する静特性を示すと考えられる。しかしながら、Ｔ0とＴとの差が大きくなければ、このような寄生トランジスタは、図１０(Ｂ)の場合と同様、特性上は問題にならない。
【００７４】
このように、本実施形態では、膜厚Ｔは、膜厚Ｔ0よりも薄くなっても構わない。膜厚Ｔを膜厚Ｔ0よりも薄くすることには、オフ電流Ioffが改善される、選択トランジスタ１４２のパフォーマンスが向上する、等の利点がある。本実施形態では、第１の電極層２０２と基板１０１との短絡を考慮し、膜厚Ｔは、ゼロにならないようにする（Ｔ＞０）。
【００７５】
また、図１０(Ｂ)の場合には、第１の絶縁膜２０１の上面が第２の絶縁膜２０３の下面より下方まで落とし込まれていれば、選択トランジスタ１４２を、通常のＭＯＳトランジスタとして動作させることが可能である。そのため、本実施形態では、図１０(Ａ)の工程において、エッチングプロセスターゲットを第１の絶縁膜２０１と第２の絶縁膜２０３との間に設定し、エッチングが下方にばらついても、第１の絶縁膜２０１の上面まででエッチングがストップするようにすることが望ましい。
【００７６】
なお、本実施形態では、積層体２２１Ａ，Ｂの間に埋め込まれたスペーサ層２３１は、エッチングを停止するタイミングをエッチング時間の計測により決定する時間管理型のエッチングにより除去する（図１０(Ａ)）。これにより、本実施形態のように、第１の絶縁膜２０１とスペーサ層２３１との間にエッチング選択比がほとんどない場合にも、エッチングの終了タイミングを制御することが可能となる。上記エッチングは例えば、時間管理型のＲＩＥ（Reactive Ion Etching）とする。
【００７７】
上記時間管理型のエッチングのエッチングプロセスターゲットは、上記のように、第１の絶縁膜２０１と第２の絶縁膜２０３との間に設定してもよいし、第１の絶縁膜２０１の上面に設定してもよい。前者の方法は例えば、エッチングが下方にばらついても、第１の絶縁膜２０１の上面まででエッチングがストップするようにしたい場合等に有効である。一方、後者の方法は例えば、膜厚Ｔと膜厚Ｔ0とのずれの平均を最小限に抑えたい場合等に有効である。なお、エッチングのエッチングプロセスターゲットは、製品の特性により使い分けることが望ましい。例えば、選択トランジスタ１４２の信頼性を向上させたい場合には、エッチングプロセスターゲットを第１の絶縁膜２０２と第２の絶縁膜２０３との間に設定すればよい。また、オフ電流Ｉoffを改善したい場合には、エッチングプロセスターゲットを第１の絶縁膜２０１の上面に設定すればよい。
【００７８】
次に、図１０(Ｄ)に示すように、基板１０１の全面に、第３の電極層２４１を堆積する。第３の電極層２４１は、例えばポリシリコン層であり、選択トランジスタ１４２の第３の電極層１８１の材料となる。
【００７９】
次に、図１１(Ａ)に示すように、ＣＭＰにより、キャップ層２１１が露出するまで第３の電極層２４１を平坦化する。このようにして、積層体２２１Ａ，Ｂ間に、第３の電極層２４１が埋め込まれる。この第３の電極層２４１により、積層体２２１Ａの第１及び第２の電極層２０１，２０３と、積層体２２１Ｂの第１及び第２の電極層２０１，２０３とが、電気的に接続される。
【００８０】
次に、図１１(Ｂ)に示すように、第３の電極層２４１の埋め込み後に、各積層体２２１に含まれるキャップ層２１１を除去する。このように、本実施形態では、第３の電極層２４１の埋め込み後にキャップ層２１１が除去される。その結果、本実施形態では、第３の電極層２４１の上面が、第２の電極層２０４の上面よりも上方に突出することになる。図１１(Ｂ)には、このようにして形成された第３の電極層２４１の突出部が、参照符号２５１で示されている。
【００８１】
また、図１１(Ａ)又は図１１(Ｂ)に示す工程の後、第３の電極層２４１の突出部をＣＭＰ，ＲＩＥ等でエッチングすることにより、突出部の高さを低くすることも可能である。その結果、ビット線コンタクトＣＢに接続される上層配線の下地を、ある程度平坦化することができる。これにより、選択トランジスタ１４２のゲート電極全体の抵抗を下げつつ、この上層配線の加工を容易にすることができる。
【００８２】
次に、キャップ層２１１が除去されて露出した第２の電極層２０４等をシリサイド化すべく、基板１０１の全面に、スパッタ法により、Ｃｏ（コバルト）層等のメタル層を堆積する。次に、当該メタル層による第２の電極層２０４等のシリサイド化を行う（図１１(Ｂ)）。
【００８３】
次に、図１１(Ｃ)に示すように、基板１０１の全面に、層間絶縁膜２６１，２６２，２６３を順に堆積し、ＣＭＰにより、これら層間絶縁膜の平坦化を行う。なお、図２，図４の断面図では、これらの層間絶縁膜２６１，２６２，２６３は便宜上、絶縁膜１３１と合わせて図示している。次に、図１１(Ｃ)に示すように、層間絶縁膜２６１，２６２，２６３等を貫通するコンタクトホールを形成し、当該コンタクトホール内にビット線コンタクトＣＢを形成する。以降の配線形成工程等は、従来の製造方法と同様に実行可能である。
【００８４】
このようにして、本実施形態の半導体記憶装置が製造される。図１１(Ｃ)には、１つの積層体２２１から形成されたセルトランジスタ１４１と、２つの積層体２２１（２２１Ａ及びＢ）から形成された選択トランジスタ１４２が示されている。別言すれば、本実施形態では、２つのセルトランジスタ１４１を組み合わせることで、１つの選択トランジスタ１４２が形成される。
【００８５】
ここで、従来のＮＡＮＤ型不揮発性メモリの製造方法を簡単に説明する。
【００８６】
まず、シリコン基板等の基板を用意し、ウェル形成のためのイオン注入を行った後、基板上に、トンネル絶縁膜（ゲート絶縁膜）の材料となる第１絶縁膜を形成し、第１絶縁膜上に、浮遊ゲートの材料となる第１電極層を堆積する。次に、浮遊ゲートと制御ゲートを分離するために、第１電極層上に、ゲート間絶縁膜の材料となる第２絶縁膜を形成する。
【００８７】
ここで、選択トランジスタは電荷を格納する必要がなく、通常のＭＯＳトランジスタとして動作させるため、選択トランジスタの浮遊ゲートと制御ゲートは短絡させる必要がある。そのため、本製造方法では、セルトランジスタを形成予定の領域（以下「セルトランジスタ部」と呼ぶ）をマスクして、選択トランジスタを形成予定の領域（以下「選択トランジスタ部」と呼ぶ）の第２絶縁膜を除去する必要がある。
【００８８】
選択トランジスタ部の第２絶縁膜については、その全部を除去する場合と、その一部のみを除去する場合とが考えられる。
【００８９】
しかしながら、選択トランジスタ部の第２絶縁膜を全部除去した場合には、セルトランジスタと選択トランジスタとの間で段差が生じるため、その後のゲート加工時のリソグラフィ工程において被加工面の十分な平坦性を確保できず、微細ピッチでのパターニングが困難となってしまう。
【００９０】
そのため、一般には、選択トランジスタ部の一部の第２絶縁膜を除去して、選択トランジスタ部の第２絶縁膜に開口部を形成する方法が採用されている。この方法を用いれば、開口部において浮遊ゲートと制御ゲートが短絡するため、選択トランジスタを通常のＭＯＳトランジスタとして動作させることが可能となり、かつ、セルトランジスタと選択トランジスタの高さを揃えることが可能となる。これにより、その後のゲート加工時に被加工面の十分な平坦性を確保することが可能となり、微細ピッチでパターニングを行うことが可能となる。
【００９１】
しかしながら、選択トランジスタ部の第２絶縁膜にこのような開口部を形成する場合、開口部を形成するためのリソグラフィ工程を追加する必要があり、このリソグラフィ工程での合わせズレを考慮して、各種寸法を設定することが必要となる。例えば、選択トランジスタのゲート長は、合わせズレ分を含むだけの十分な長さを確保する必要がある。
【００９２】
しかしながら、セルトランジスタの微細化が進むにつれて、そのゲート長も微細化されるため、選択トランジスタのゲート長をセルトランジスタのゲート長と同等とした場合、開口部を形成することができなくなってしまう。そのため、セルトランジスタの微細化が進んだ場合、選択トランジスタのゲート長は、セルトランジスタのゲート長よりも長くせざるを得なくなる。
【００９３】
また、セルトランジスタに対する書き込み動作及び消去動作の制約から、選択トランジスタは、良好なカットオフ特性を有することが要求される。特に書き込み時には、非選択セルのウェル部は、フローティングになっており、ワード線電位によって十分にブーストされている必要がある。もしウェル部が、十分にフローティングになっておらず、そのためワード線電位によって十分にブーストされない場合には、非選択セルに誤書き込みが起こる。そのため、選択トランジスタは、十分なカットオフ特性を示している必要がある。
【００９４】
しかしながら、選択トランジスタのゲート長がセルトランジスタのゲート長と同程度である場合、選択トランジスタは、その微細化が進むと、パンチスルー電流により十分なカットオフ特性を示すことができなくなる。そのため、選択トランジスタのゲート長は、セルトランジスタのゲート長よりも長くしなければならない。
【００９５】
一方、本実施形態では、選択トランジスタ１４２が、第１の絶縁膜１６１（２０１）と、第１の絶縁膜上に形成された第１及び第２の積層体１７１Ａ，Ｂ（２２１Ａ，Ｂ）と、第１及び第２の積層体の間に形成された第３の電極層１８１（２４１）により構成される。これにより、本実施形態では、セルトランジスタ部と選択トランジスタ部のゲート加工時のパターニングを、リソグラフィの限界寸法近傍で行う場合であっても、当該パターニングを等ピッチで行うことが可能となる。これにより、本実施形態では、ゲート加工時の露光マージンを向上させることができる。このように、本実施形態によれば、セルトランジスタ１４１の微細化に適した構造の選択トランジスタ１４２を実現することができる。
【００９６】
また、本実施形態では、第３の電極層１８１（２４１）は、第１及び第２の積層体の上面よりも上方に突出した突出部１９１（２５１）を有している。本実施形態では、この突出部により、選択トランジスタ１４２のゲート電極全体の抵抗を下げる効果や、選択トランジスタ１４２にコンタクトを落としやすくなるという効果が得られる。
【００９７】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００９８】
（第２実施形態）
図１２は、本実施形態の半導体記憶装置の構成を示す側方断面図である。
【００９９】
第１実施形態では、各選択トランジスタ１４２が、図２に示すように、第１及び第２の積層体１７１Ａ，Ｂ等により構成されている。これに対し、第２実施形態では、各選択トランジスタ４０１が、図１２に示すように、第１から第３の積層体１７１Ａ〜Ｃ等により構成されている。このように、本実施形態では、各選択トランジスタ４０１を、３つ以上の積層体等により構成することができる。
【０１００】
本実施形態では、各選択トランジスタ４０１は、第３の電極層１８１Ａ，Ｂを備える。第３の電極層１８１Ａは、第１の積層体１７１Ａと第２の積層体１７１Ｂとの間に形成されており、積層体１７１Ａ〜Ｃの上面ＳA〜ＳCよりも上方に突出した突出部１９１Ａを有している。同様に、第３の電極層１８１Ｂは、第２の積層体１７１Ｂと第３の積層体１７１Ｃとの間に形成されており、積層体１７１Ａ〜Ｃの上面ＳA〜ＳCよりも上方に突出した突出部１９１Ｂを有している。そして、矢印α1，α2で示すように、突出部１９１Ａ，Ｂの下部では、基板１０１内に拡散層１２１が形成されていない。
【０１０１】
以上のような構成により、本実施形態では、第１実施形態と同様、セルトランジスタ１４１の微細化に適した構造の選択トランジスタ４０１を実現することができる。更には、突出部１９１Ａ，Ｂにより、選択トランジスタ４０１のゲート電極全体の抵抗を下げる効果や、選択トランジスタ４０１にコンタクトを落としやすくなるという効果が得られる。
【０１０２】
なお、以上の構成は、各選択トランジスタ４０１を、４つ以上の積層体等で構成する場合にも適用可能である。この場合、これらの積層体間には、突出部を有する第３の電極層が形成され、これらの突出部の下部では、基板１０１内に拡散層１２１が形成されない。
【０１０３】
また、本実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置と同様、図６から図１１に示す製造方法により製造可能である。但し、図８(Ａ)の工程では、各選択トランジスタ４０１形成用の３つ以上の積層体間に挟まれた領域を、レジストパターン３０３で覆う必要がある。また、図９(Ｃ)の工程では、当該領域以外の領域を、レジストパターン３０４で覆う必要がある。これにより、本実施形態の半導体記憶装置を製造することができる。
【０１０４】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１０５】
１０１  基板
１１１  ＮＡＮＤストリング
１２１  拡散層
１３１  絶縁膜
１４１  セルトランジスタ
１４２  選択トランジスタ
１５１  トンネル絶縁膜
１５２  浮遊ゲート
１５３  ゲート間絶縁膜
１５４  制御ゲート
１６１  第１の絶縁膜
１６２Ａ，Ｂ  第１の電極層
１６３Ａ，Ｂ  第２の絶縁膜
１６４Ａ，Ｂ  第２の電極層
１７１Ａ  第１の積層体
１７１Ｂ  第２の積層体
１８１  第３の電極層
１９１  突出部
２０１  第１の絶縁膜
２０２  第１の電極層
２０３  第２の絶縁膜
２０４  第２の電極層
２１１  キャップ層
２２１  積層体
２２１Ａ  第１の積層体
２２１Ｂ  第２の積層体
２３１  スペーサ層（第３の絶縁膜）
２３２  ストッパ層
２３３  層間絶縁膜
２４１  第３の電極層
２５１  突出部
４０１  選択トランジスタ
【図１】
2011044531.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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