(57)【要約】【課題】センスアンプを用いる半導体装置において、オーバードライブ電圧を生成する昇圧回路を設けたことによる消費電力の増加を低減する。【解決手段】センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第１の電圧を生成する昇圧回路と、外部電源電圧を降圧して第２の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第１の電圧を駆動信号配線に印加しその後は第２の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第２の電圧を駆動信号配線に印加するようにする。【選択図】図６
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【特許請求の範囲】
【請求項１】
センスアンプと、
外部電源電圧が供給され、前記外部電源電圧よりも高い電圧を出力する昇圧回路と、
前記外部電源電圧が供給され、前記外部電源電圧よりも低い電圧を出力する第１の降圧回路と、
センスアンプに接続し、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、
前記昇圧回路の出力に接続する第１の配線と、
前記第１の降圧回路の出力に接続する第２の配線と、
前記第１の配線と前記駆動信号配線との間に設けられた第１のスイッチと、
前記第２の配線と前記駆動信号配線との間に設けられた第２のスイッチと、
制御回路と、を備え、
前記制御回路は、
通常動作時において、前記センスアンプの動作の初期に前記第１のスイッチを第１の時間だけ導通させ、その第１の時間後、前記第１のスイッチを非導通にして前記第２のスイッチを第２の時間だけ導通させて、前記外部電源電圧よりも高い電圧と低い電圧の両方で前記センスアンプを動作させ、
少なくとも１つのリフレッシュサイクルでのリフレッシュ動作時において、前記昇圧回路の動作を停止させたまま、前記第１と第２のスイッチのいずれか一方または第１と第２のスイッチの両方を、前記第１の時間に第２の時間を加えた時間よりも長い第３の時間だけ導通させて、前記外部電源電圧よりも低い電圧のみで前記センスアンプを動作させる、半導体装置。
【請求項２】
更に、前記外部電源電圧が供給され、前記リフレッシュ動作時に、前記外部電源電圧よりも低い電圧を出力する補助降圧回路を備え、前記補助降圧回路の出力は前記第１の配線に接続する、請求項１に記載の半導体装置。
【請求項３】
前記第１の降圧回路の出力電圧と前記補助降圧回路の出力電圧とが等しい、請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、前記リフレッシュ動作時には少なくとも前記第１のスイッチを導通させて前記センスアンプを動作させる、請求項２または３に記載の半導体装置。
【請求項５】
複数の前記センスアンプを備え、前記複数のセンスアンプにそれぞれ対応する複数の前記第１のスイッチを備え、前記複数の第１のスイッチの数は前記第２のスイッチの数よりも多い、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記昇圧回路は、前記外部電源電圧が供給されるポンプ回路と、前記ポンプ回路の出力に接続された第２の降圧回路と、を含み、
前記第２の降圧回路の出力電圧は前記外部電源電圧よりも高い、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の配線に接続する第１の容量素子と、前記駆動信号配線に付随する寄生容量である第２の容量素子と、を有し、
通常動作時において、前記第１のスイッチを導通させた際に、前記第１の容量素子の電荷量と前記第２の容量素子の電荷量とに基づいて、前記駆動信号配線の電位を前記第１の降圧回路の出力電位に一致させる、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記制御回路は、セルフ・リフレッシュ・モードへのエントリー後の１回目のリフレッシュ動作時、前記第１のスイッチを導通させることにより前記外部電源電圧よりも高い前記第１の配線の電圧を前記駆動信号配線へ出力させ、前記１回目のリフレッシュ動作後の２回目のリフレッシュ動作時、前記第１のスイッチを導通させることにより前記外部電源電圧よりも低い前記第１の配線の電圧を前記駆動信号配線へ出力させる、請求項２に記載の半導体装置。
【請求項９】
前記制御回路は、セルフ・リフレッシュ・イグジット時点を含むリフレッシュサイクルにおいて、前記第１のスイッチを非導通とした後に前記昇圧回路の動作を再開させ、前記昇圧回路の出力が前記第１の配線に印加される、請求項１に記載の半導体装置。
【請求項１０】
センスアンプと、
前記外部電源電圧が供給され、前記外部電源電圧よりも高い第１の電圧を発生する昇圧手段と、
前記外部電源電圧が供給され、前記外部電源電圧よりも低い第２の電圧を発生する降圧手段と、
センスアンプに接続し、通常動作時において前記センスアンプを動作させる際に前記昇圧手段からの前記第１の電圧が印加され、その後前記降圧手段からの第２の電圧が印加される、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、
少なくとも１つのリフレッシュサイクルにおけるリフレッシュ動作時に前記昇圧手段の動作を停止させ、前記センスアンプを動作させる際に前記駆動信号に前記降圧手段から第２の電圧のみを印加する制御手段と、を備える半導体装置。
【請求項１１】
前記制御手段は、セルフ・リフレッシュ・エントリ後の１回目のリフレッシュサイクルでは前記第１の電圧を前記駆動信号配線に印加し、２回目以降のリフレッシュサイクルでは前記第２の電圧のみを前記駆動信号配線に印加する、請求項１０に記載の半導体装置。
【請求項１２】
センスアンプと、前記センスアンプに接続し、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、を有し、外部電源電圧が供給される半導体装置の制御方法であって、
通常動作時には昇圧回路を動作し、
前記通常動作時に前記センスアンプを動作させる際に、前記昇圧回路によって発生した前記外部電源電圧より高い第１の電圧を前記駆動信号配線に印加し、
前記通常動作時に、前記第１の電圧の印加に引き続いて、前記外部電源電圧から第１の降圧回路によって発生した前記外部電源電圧よりも低い第２の電圧を前記駆動信号配線に印加し、
少なくとも１つのリフレッシュサイクルにおけるリフレッシュ動作時に、前記昇圧回路を動作させることなく前記第２の電圧のみを前記駆動信号配線に印加する、ことを有する、半導体装置の制御方法。
【請求項１３】
前記通常動作時に、前記昇圧回路によって第１の容量素子に充電し、
前記通常動作時に、前記第１の容量素子の電荷量と前記駆動信号配線に付随する第２の容量素子の電荷量とを共有することで、前記駆動信号配線の電位を前記外部電源電圧よりも高い電圧とし、その後、前記第２の電圧を印加することと、をさらに有する請求項１２に記載の制御方法。
【請求項１４】
前記リフレッシュ動作時に、前記第１の降圧回路よりも電流駆動能力が大きな第２の降圧回路によって発生した前記第２の電圧を、前記第１の降圧回路に替えて前記駆動信号配線に印加することを有する、請求項１２に記載の制御方法。
【請求項１５】
前記リフレッシュ動作時に、前記第１と第２の降圧回路によってそれぞれ発生した前記第２の電圧を前記駆動信号配線に印加することを有する、請求項１４に記載の制御方法。
【請求項１６】
セルフ・リフレッシュ・エントリ後、１回目のリフレッシュサイクルでは前記第１の電圧を前記駆動信号配線に印加し、前記１回目のリフレッシュサイクル後の２回目のリフレッシュサイクルでは前記第２の電圧を前記駆動信号配線に印加することを有する、請求項１２に記載の制御方法。
【請求項１７】
前記昇圧回路の出力は、第１のスイッチを介して前記駆動信号配線に接続され、
セルフ・リフレッシュ・イグジット後、前記第１のスイッチを非導通とした後に前記昇圧回路の動作を再開することを有する、請求項１２に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプを有する半導体装置に関する。
【背景技術】
【０００２】
センスアンプを有する半導体装置の代表的なものとして、例えば、ダイナミック型の半導体記憶装置などがある。半導体記憶装置においては、センスアンプはメモリセルに接続されるビット線対に接続しており、メモリセルからデータを読み出す際に、メモリセルからビット線対に出力された微小な電位差を増幅する。このような半導体記憶装置では、集積度が向上してその記憶容量が増大し、また、消費電力のさらなる削減と高速動作とが求められている。
【０００３】
半導体記憶装置での消費電力の削減には、その内部回路の動作電圧を低下させることが有効である。例えば＋１．８Ｖの外部電源電圧が半導体記憶装置に与えられるとして、半導体記憶装置の内部の降圧回路により、外部電源電圧から例えば＋１．０５Ｖの内部電源電圧を生成し、この内部電源電圧をメモリセルアレイ（それは、複数のメモリセル、それらをアクセスするデコーダ、メモリセル情報をセンシングするセンスアンプ等が含まれる）に供給するアレイ電圧ＶＡＲＹとする。アレイ電圧ＶＡＲＹはビット線の充電電圧（イコライズ電圧）でもある。しかしながら、アレイ電圧ＶＡＲＹを低くしてビット線の充電電位を低くすると、周知の１／２イコライズ方式においてはセンスアンプの動作電源の電位も低くなり．センス時間が長くなる。ここでセンス時間とは、ビット線対上の微小な電位差を増幅する動作をセンスアンプが開始してから、ビット線対を構成するビット線間の電位差が大きくなり、電位差がほぼ一定の値に至ったとみなされる所定の電位差に達するまでに要する時間である。所定の電位差としては、例えば、アレイ電圧ＶＡＲＹの９５％の値が用いられる。
【０００４】
半導体記憶装置からのデータの読み出しにおいては、一般に、まずワード線をアクティブにしてメモリセルを選択してその情報をビット線に伝達し、センスアンプの動作を開始させ、その後、センスアンプの出力が確定した時点でＹデコーダによりＹ選択信号線を選択して、センスアンプからの出力電位差をデコードする。センス時間が長くなると、ビット線間の電位差が十分に大きくなっていない段階で電位差の読み出しを行うことになるので、正常な読み出しを行うことができなくなり、そのため、ワード線を選択してからＹデコーダにより選択を行うまでの時間を長くする必要がある。これは、半導体記憶装置から外部へのデータ読み出し速度の低下を意味する。
【０００５】
そこでセンス時間を短くし、半導体記憶装置の高速動作を実現するために、センス動作の初期において、アレイ電圧ＶＡＲＹよりも高いオーバードライブ電圧ＶＯＤ（ＶＯＤ＞ＶＡＲＹ）をセンスアンプに供給し、オーバードライブ電圧ＶＯＤによってセンスアンプを駆動する手法が一般に用いられている。このような手法をオーバードライブ技術と呼ぶ。電圧ＶＡＲＹが例えば＋１．０５Ｖであるとして、電圧ＶＯＤは例えば＋１．４Ｖ程度に設定される。
【０００６】
半導体記憶装置がダイナミック型のものである場合、各メモリセルのデータを保持（維持）するために、メモリセルに対してセンスアンプを動作させてデータ読み出し動作を定期的に行うことによりメモリセルに同じデータをリストアするリフレッシュ動作を周期的に行う必要がある。しかしながら、半導体記憶装置内のデータの外部から読み出しとは異なり、リフレッシュ動作は半導体記憶装置内の多数のメモリセルに対して同時に行われるため、リフレッシュ動作時にオーバードライブを行った場合には、センス動作時のピーク電流が増大し、内部電圧の降下や雑音発生などの問題が生じる。このような問題を解決するものとして特許文献１には、リフレッシュ時には、外部からのデータ読み出し時に用いるものよりは低いオーバードライブ電圧を用いることを開示している。そのために特許文献１に記載のものでは、外部へのデータ出力を伴う通常の動作時には外部電源電圧をそのままオーバードライブ電圧として使用し、外部へのデータ出力を伴わないリフレッシュ動作時には、外部電源電圧から降圧回路を経て生成した、通常動作時のものよりは低い第２のオーバードライブ電圧を使用している。
【０００７】
このように半導体記憶装置に代表される半導体装置では、センス動作の初期段階にオーバードライブ電圧を使用するようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−６８０７３号公報（請求項１、図３、図４、図９）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、半導体装置のさらなる低消費電力化のために、半導体装置に供給する外部電源電圧の低電圧化が進行している。例えば、上述したようなダイナミック型の半導体記憶装置においても、外部電源電圧を例えば＋１．２Ｖとすることが検討されている。外部電源電圧を＋１．２Ｖとした場合には、＋１．０５Ｖであるアレイ電圧ＶＡＲＹを降圧回路によって生成することはできるが、＋１．４Ｖ程度であるオーバードライブ電圧ＶＯＤを降圧回路によって発生させることはできない。そこで、半導体チップに搭載したチャージポンプ回路などの昇圧回路によって外部電源電圧から例えば＋１．８Ｖ程度の電圧を発生させ、その電圧から降圧回路によって＋１．４Ｖのオーバードライブ電圧を発生させる。
【００１０】
しかしながら外部電源電圧からチャージポンプ回路を介してオーバードライブ電圧を発生することとした場合、上述したような電圧条件で動作させるとするとチャージポンプ回路のポンプ効率が２．５倍程度となり、したがってセンス動作時の消費電流が２．５倍増加するという問題が生じる。昇圧回路としてチャージポンプ回路以外のものも考えられるが、チャージポンプ回路以外の昇圧回路を使用したとしても、センス動作時に消費電流が大幅に増大する。
【００１１】
このように、センスアンプを用いる半導体装置においては、そこに供給される外部電源電圧を低くした場合には、オーバードライブ電圧を生成する昇圧回路を設ける必要が生じるが、昇圧回路を設けたことによる消費電力の増加が著しくなる。
【課題を解決するための手段】
【００１２】
本発明に基づく半導体装置は、センスアンプと、センスアンプに接続し、センスアンプが動作するに必要な電源を供給する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第１の電圧を生成する昇圧回路と、外部電源電圧を降圧して第２の電圧を生成する降圧回路と、を有し、外部電源電圧が供給されるものである。そして、通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第１の電圧を駆動信号配線に印加しその後は第２の電圧を駆動信号配線に印加し、その一方でリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第２の電圧を駆動信号配線に印加するようにする。
【００１３】
このような構成では、リフレッシュ動作時に昇圧回路の動作を停止したことにより、半導体装置全体としての消費電力の低減を図ることができる。なお、外部へのデータ出力などの外部アクセスを伴う通常動作時に比べ、外部アクセスを伴わないリフレッシュ動作時では、半導体装置の動作タイミングにおける条件が緩和されるため、リフレッシュ動作時に昇圧回路の動作を停止し、オーバードライブ動作を行わなかったとしても、動作タイミング等の条件を十分に満足することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の一形態の半導体装置の一例である半導体記憶装置の全体構成を示すブロック図である。
【図２】半導体記憶装置の要部における回路の配置を示す平面図である。
【図３】メモリマット部分の構成を示す回路図である。
【図４】センスアンプに対する動作電圧を発生する回路部分を説明する図である。
【図５】リフレッシュ動作時のビット線対ＢＬ，／ＢＬの電圧変化を示す波形図である。
【図６】動作原理を説明する図である。
【図７】通常動作時の動作タイミングを示す波形図である。
【図８】実施例２，３における動作原理を説明する図である。
【図９】リフレッシュ動作時の動作タイミングを示す波形図である。
【発明を実施するための形態】
【００１５】
本発明の課題を解決する技術思想の代表的な一例は以下に示される。ただし、本発明の技術範囲に含まれるものはこれらの技術思想に限られるものではなく、添付の特許請求の範囲に記載の内容であることは言うまでもない。
【００１６】
外部電源電圧が供給される本発明の半導体装置では、外部電源電圧を降圧して得られる降圧電圧を内部電源電圧として使用し、特に、センスアンプを有する半導体装置では、センスアンプが行うセンス動作の初期の段階において、内部電源電圧よりも高く且つ外部電源電圧よりも高いオーバードライブ電圧をセンスアンプの電源として供給し、センス動作の後期においては降圧電圧を使用する。オーバードライブ電圧が外部電源電圧よりも高くするには、昇圧回路を用いてオーバードライブ電圧を発生する必要があるが、例えばダイナミック型の半導体記憶装置においてリフレッシュ動作時にも昇圧回路を用いてオーバードライブ電圧を発生させるとすると、同時に動作するセンスアンプの数が多いために、消費電力が大幅に増加することとなる。センス動作の初期に用いられるオーバードライブ電圧も、センス動作の後期に用いられる降圧電圧も、センスアンプに対して電源を供給する一対の駆動信号配線ＣＳＰ，ＣＳＮのうちの高電位側の配線ＣＳＰに印加される。本発明では、高電位側の駆動信号配線ＣＳＰにおける電圧の制御に係るものであって、リフレッシュ動作時においては、外部電源電圧よりも高いオーバードライブ電圧を生成するための昇圧動作を停止し、センス動作の初期の段階から降圧電圧を配線ＣＳＰに印加する。これにより、リフレッシュ時における消費電力の低減を図ることができ、ひいては半導体装置全体としての消費電力の低減を図ることができる。連続する複数回のリフレッシュサイクルのそれぞれにおいてリフレッシュ動作を行う場合には、すべてのリフレッシュサイクルにおいて昇圧動作を停止する必要はなく、一部のリフレッシュサイクルにおいて昇圧動作を停止させるだけで、消費電力の低減を図ることができ、一部のリフレッシュサイクルのみにおいて昇圧動作を停止させることも、本発明の課題を解決する技術思想に含まれる。なお、リフレッシュ動作時には、外部アクセスがないため、例えばメモリセルなどからセンスアンプを介して読み出したデータを外部に出力するために必要な動作の実行を必要としないため、外部へのデータ出力などの外部アクセスを伴う通常動作時と比較すると、動作タイミングに対する要求が緩和される。したがってリフレッシュ動作時に、昇圧回路によって生成されるオーバードライブ電圧を使用せずにセンス動作を行わせたとしても、半導体装置の正常な動作が確保される。
【００１７】
次に、本発明の実施形態について図面を参照して詳細に説明する。図１は、通常のＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成を示すブロック図であり、本発明の実施形態に基づく半導体装置の一例を示すものである。図示される半導体装置は、メモリアレイ１、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、データラッチ回路５、入出力インターフェース６、内部ＣＬＫ（クロック）生成回路７、制御信号生成回路８、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９を含んでいる。
【００１８】
メモリアレイ１は、後述するように、データを保持する多数のメモリセルＭＣを有するものであって、データ転送用のバス１０３によってデータラッチ回路５に接続されている。データラッチ回路５は、データ転送用のバス１０２によって入出力インターフェース回路６に接続している。入出力インターフェース回路６は、データ転送用のバス１０１によって外部とのデータ入出力（ＤＱ）を行い、またデータストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。メモリアレイ１とデータラッチ回路５と入出力インターフェース回路６の間のデータ転送はデータ制御回路４によって制御され、入出力インターフェース回路６でのデータ入出力（ＤＱ）及びデータストローブ信号ＤＱＳ，／ＤＱＳ等の出力タイミングは、外部からクロック信号ＣＫ，／ＣＫが供給されるＤＬＬ回路９によって制御されている。
【００１９】
メモリアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなるメモリマット１１１を複数備えている。複数のメモリマット１１１が配列してメモリマット列１１２が構成され、このようなメモリマット列１１２が複数配列してバンク（Ｂａｎｋ）が構成されており、図示したメモリアレイ１には、ｍを１以上の整数として、ｍ＋１個のバンク（Ｂａｎｋ＿０，Ｂａｎｋ＿１，…，Ｂａｎｋ＿ｍ）が設けられている。各バンクには、それぞれ、Ｘ制御回路１１３及びＹ制御回路１１４が配置されている。また、各メモリマット１１１は、メモリセルＭＣから読み出された情報を増幅するためなどに用いられる複数のセンスアンプからなるセンスアンプ列であるセンスアンプ領域（ＳＡ）と、複数のワード線ＷＬを駆動する複数のサブワードドライバ回路からなるサブワードドライバ列であるサブワードドライバ領域（ＳＷＤ）で囲まれている。
【００２０】
このようなメモリアレイ１は、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３によって制御され、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ／Ｙタイミング生成回路３は、制御信号生成回路８によって制御されている。特にＸデコーダ・Ｘタイミング生成回路２は、各バンクのＸ制御回路１１３を制御し、Ｙデコーダ・Ｙタイミング生成回路３は、各バンクのＹ制御回路１１４を制御する。
内部クロック生成回路７は、外部から与えられるクロック信号ＣＫ，／ＣＫとクロック・イネーブル信号ＣＫＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及び制御信号生成回路８に供給される内部クロック信号を生成する。制御信号生成回路８は、チップ・セレクト信号／ＣＳ、ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレス・ストローブ信号／ＣＡＳ及びライト・イネーブル信号／ＷＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に制御信号を出力する。アドレスＡＤＤ及びバンク・アドレスＢＡは、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に与えられている。
【００２１】
センスアンプに高電位側の電源を供給する複数の電源回路（後述する複数の降圧回路、昇圧回路）は、不図示である。
【００２２】
図２は、図１に示した半導体装置における隣接する２つのバンク（例えば、Ｂａｎｋ＿０，Ｂａｎｋ＿１）の構成を示すものである。ここでは、Ｙ軸方向に隣接する２つのバンクをバンクＡ、バンクＢとする。バンクごとに、上述したように、Ｘ制御回路１１３とＹ制御回路１１４が設けられている。バンクＡ及びバンクＢはいずれもＸ軸方向に長い長方形の領域として形成されている。
【００２３】
バンクＡとバンクＢとが隣り合う領域には、バンクＡに対してオーバードライブ電圧ＶＯＤを供給するドライバ１４１と、バンクＡに対してアレイ電圧ＶＡＲＹを供給するアクティブ時用のドライバ１４２と、バンクＢに対してオーバードライブ電圧ＶＯＤを供給するドライバ１４３と、バンクＢに対してアクティブ時用のアレイ電圧ＶＡＲＹを供給するドライバ１４４と、補償容量群１４５とが設けられている。オーバードライブ電圧ＶＯＤを供給するドライバ１４１，１４３は、それぞれ複数の降圧回路（後述する降圧回路２５１、２５２、２５３）を含んでいる。アレイ電圧ＶＡＲＹを供給するドライバ１４２は、降圧回路（後述する降圧回路２５４）を含んでいる。補償容量群１４５を構成する各容量素子のうち、ＶＯＤ＿Ａと記載されているものは、バンクＡへのオーバードライブ電圧に対する容量素子であり、ＶＯＤ＿Ｂと記載されているものは、バンクＢへのオーバードライブ電圧に対する容量素子である。ＶＡＲＹと記載されているものは、バンクＡとバンクＢに共通に設けられた、アレイ電圧ＶＡＲＹに対する容量素子である。ＶＯＤＰＰと記載されているものは、昇圧回路によって昇圧された電圧ＶＯＤＰＰに対する容量素子であって、バンクＡとバンクＢとに共通に設けられている。
【００２４】
さらにバンクＡとバンクＢとに共通に、外部電源電圧よりも高いオーバードライブ電圧ＶＯＤＰを発生するＶＯＤＰポンプ回路１５０が設けられている。図２では、ＶＯＤＰポンプ回路１５０はバンクＢに近接して設けられている。
【００２５】
図３は、各バンクにおけるメモリマット１１１の回路構成の一例を示している。メモリマット１１１内は複数のメモリセル領域に分割されており、各メモリセル領域内にそれぞれ複数のメモリセルＭＣが設けられている。各メモリセルＭＣは、１トランジスタ１キャパシタの標準的な構成のものである。図示上下方向（Ｙ軸方向）に延びて設けられているサブワード線ＳＷＬに対し、各メモリセルのトランジスタのゲートが接続することにより、複数のメモリセルＭＣが列を形成して配置されている。これらのメモリセルのトランジスタのドレインは、図示左右方向（Ｘ軸方向）に延びて設けられている複数のビット線ＢＬに対してそれぞれ接続している。図では１列分のメモリセルしか示されていないが、メモリセルが複数列設けられていることは言うまでもなく、もう１つの列に含まれる複数のメモリセルのトランジスタのドレインは、複数のビット線／ＢＬにそれぞれ接続することになる。ビット線ＢＬとビット線／ＢＬとによって、ビット線対が構成される。サブワード線ＳＷＬをデコードするためにサブ行デコーダ１６１が設けられている。図３でのサブワード線ＳＷＬ及びサブ行デコーダは、それぞれ、図１でのワード線ＷＬ及びサブワードドライバに対応するものである。複数のサブ行デコーダ１６１がＸ軸方向に展開されてサブワードドライバ列を構成する。
【００２６】
センスアンプＳＡは、２つのインバータがクロスカップルされたフリップフロップ回路であって、２個のＰチャネル型ＦＥＴと２個のＮチャネル型ＦＥＴからなる一般的な構成のものである。センスアンプの２つの入力ノードにそれぞれビット線ＢＬ及びビット線／ＢＬが接続している。センスアンプはビット線対ごとに設けられており、したがって図３において、図示上下方向に複数のセンスアンプが配置し、センスアンプ帯（センスアンプ列）を構成している。センスアンプ帯には、センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）が設けられ、各センスアンプはいずれも配線ＣＳＰ，ＣＳＮに接続している。配線ＣＳＰ，ＣＳＮには、イコライズ信号ＢＬＥＱによって配線ＣＳＰ，ＣＳＮの電位を電位ＶＢＬＰにイコライズするイコライズ回路１６２も接続している。電位ＶＢＬＰは、例えば、アレイ電圧ＶＡＲＹの１／２の電位である。イコライズ回路１６２は、電位ＶＢＬＰの配線を配線ＣＳＰ，ＣＳＮにそれぞれ接続する２つのトランジスタと配線ＣＳＰ，ＣＳＮ間を相互に接続する１つのトランジスタとを備えて各トランジスタのゲートにイコライズ信号ＢＬＥＱが供給されるようにした一般的な構成のものである。図には示されていないが、ビット線対ごとに、イコライズ信号ＢＬＥＱによってビット線ＢＬ，／ＢＬの電位を電位ＶＢＬＰにイコライズする同様のイコライズ回路も設けられている。
【００２７】
配線ＣＳＰ，ＣＳＮは、後述するような動作タイミングで、センスアンプＳＡにその動作電源電圧を供給するものである。そのため、センスアンプ帯内には、接地電位ＶＳＳに相当する配線と、オーバードライブ電圧ＶＯＤの配線（第１の配線）とが設けられ、さらに、図においてセンスアンプ帯を横切るように、アレイ電圧ＶＡＲＹの配線（第２の配線）が設けられている。オーバードライブ電圧ＶＯＤの配線は、後述するＶＯＤ＿ｋの配線である。「ＶＯＤ＿ｋ」の記載において、ｋはそのオーバードライブ電圧がバンクｋに対するものであることを示している。またセンスアンプ帯には、センスアンプの動作を制御するタイミング信号ＳＡＮ，ＳＡＰ１，ＳＡＰ２の配線が設けられている。ＶＯＤの配線と配線ＣＳＰとの間には、タイミング信号ＳＡＰ１によってゲートが制御される複数のトランジスタＴＲ１が設けられている。トランジスタＴＲ１は、センスアンプごとにそのセンスアンプに対応して物理的に近接して設けられている。また、アレイ電圧ＶＡＲＹの配線と配線ＣＳＰとの間には、タイミング信号ＳＡＰ２によってゲートが制御される複数のトランジスタＴＲ２が設けられている。図示したものでは、トランジスタＴＲ１，ＴＲ２は配線ＣＳＰに対して電位を供給するＣＳＰドライブトランジスタとして動作するものであるが、トランジスタＴＲ１はセンスアンプ１つにつき１つずつ設けられているのに対し、トランジスタＴＲ２は複数のセンスアンプに対して１つ設けられている。つまり、トランジスタＴＲ２は、センスアンプ列とサブワードドライバ列が交差するクロス領域において配置される。よって、メモリアレイ１内において、トランジスタＴＲ１の総数は、トランジスタＴＲ２の総数よりも多い数が配置される。複数のトランジスタＴＲ１の総電流駆動能力もトランジスタＴＲ２の総電流駆動能力よりも大きい。配線ＣＳＮと接地電位ＶＳＳとの間には、タイミング信号ＳＡＮによってゲートが制御されるトランジスタＴＲ３が設けられている。トランジスタＴＲ３も、センスアンプ１つにつき１つずつ設けられている。
【００２８】
図４は、図１乃至図３に示す半導体装置において、センスアンプＳＡに電源を供給する配線ＣＳＰ，ＣＳＮのうち高電位側の配線ＣＳＰに対して電圧を供給する部分の構成を詳しく示したものである。
【００２９】
ここでは、半導体装置がいわゆる２電源品（電位の異なる２つの外部電源が外部端子から供給される）であって、例えば＋１．８Ｖの第１の外部電源電圧ＶＤＤ１と、＋１．２Ｖの第２の外部電源電圧ＶＤＤ２とが、供給されるものとするが、第１の外部電源電圧ＶＤＤ１（＋１．８Ｖ）は、低消費電力化のために半導体装置内の各ドライバ回路の駆動能力を最適化するために付加的に用いられている補助外部電源電圧であって、本実施形態の半導体装置において本質的に必要なものではない。つまり、本発明は、第２の外部電源電圧ＶＤＤ２（＋１．２Ｖ）のみにおいても課題に対する効果を奏する。またこの半導体装置では、オーバードライブ電圧用の昇圧回路とは別の昇圧回路によって、例えば＋２．６Ｖであるバイアス電源電圧ＶＰＰが生成されている。バイアス電源電圧ＶＰＰは、サブワード線ＳＷＬへの供給電位を除き、もっぱらトランジスタのゲートやバックゲートに印加されるものであるので殆ど電流が流れず、したがって、半導体装置全体としての消費電力には殆ど関与しない。また図に示すように、ＶＰＰをゲート入力とする転送ゲートがいくつか設けられているが、それらの転送ゲートは、本実施形態の動作に本質的な影響を及ぼすものではない。以下では、昇圧回路を動作させて発生させるオーバードライブ電圧すなわち第１の電圧は例えば＋１．４Ｖであり、アレイ電圧ＶＡＲＹすなわち第２の電圧が＋１．０５Ｖ、ＶＰＰが＋２．６Ｖ、ＶＤＤ１が＋１．８Ｖ、ＶＤＤ２が＋１．２Ｖであるものとして説明を行う。もちろん、ここで示す電圧値は例示であって、異なる電圧値とすることが可能である。
【００３０】
メモリアレイ１に含まれる複数のバンクに共通のものとして、共通回路部２００が設けられている。共通回路部２００には、図２にも示されているＶＯＤＰポンプ回路１５０と、半導体装置内の回路を部分的に停止するための制御信号Ｓ１〜Ｓ３を生成し制御手段を構成するディープ・パワー・ダウン回路２１０と、スタンバイ時に用いるオーバードライブ電圧を発生するドライバ２１１と、制御信号Ｓ１によってゲート制御されてＶＤＤ２から＋１．２Ｖである電圧ＶＰＥＲＩを発生するトランジスタ２１２と、制御信号Ｓ２によってゲート制御されて、ＶＯＤＰポンプ回路１５０の動作電源として用いられる電圧ＶＰＥＲＩＰをＶＤＤ２から発生するトランジスタ２１３と、制御信号Ｓ３によってゲート制御されてＶＤＤ１から＋１．８Ｖである電圧ＶＰＥＲＩ１を発生するトランジスタ２１４と、電圧ＶＰＥＲＩ１の配線に接続された転送ゲート２１５と、増幅器を有しスタンバイ時に用いられるアレイ電圧ＶＡＲＹを発生するドライバ２５５と、ＶＯＤＰポンプ回路１５０の出力に設けられた転送ゲート２１６と、を備えている。
【００３１】
ドライバ２１１は、オーバードライブ電圧用の基準電圧ＶＶＶＯＤ（＋１．４Ｖ）を入力として定電圧回路として動作する増幅器２５６と、アレイ電圧ＶＡＲＹ用の基準電圧ＶＶＡＲＹＲ（＋１．０５Ｖ）を入力として定電圧回路として動作する増幅器２５７を備え、メモリマット側での電圧ＶＯＤ＿ｋの配線におけるリーク補償のためのオーバードライブ電圧ＶＶＯＤＳＳを発生する。本実施形態は、リフレッシュ動作時の昇圧回路（ＶＯＤＰポンプ回路１５０）の動作の制御に関連するものであるから、リーク補償用のドライバ２１１やそれに付随する回路素子等は、この実施形態の動作には本質的な影響を及ぼさない。
【００３２】
ＶＯＤＰポンプ回路１５０は、トランジスタ２１３を介して外部電源電圧であるＶＤＤ２（＋１．２Ｖ）をＶＰＥＲＩＰとして供給されるので、＋１．２Ｖを動作電圧とし、＋１．８Ｖである電圧ＶＯＤＰを発生する回路である。転送ゲート２１６を経由した電圧ＶＯＤＰを電圧ＶＯＤＰＰとする。電圧ＶＯＤＰＰの配線には、容量素子Ｃ１が接続しているが、容量素子Ｃ１は、図２において「ＶＯＤＰＰ」と記載された補償容量素子である。ＶＯＤＰポンプ回路１５０は、第２の降圧回路である後述する降圧回路２５１とともに、外部電源電圧としてＶＤＤ２が供給されて外部電源電圧よりも高い第１の電圧を発生する昇圧回路として機能する。
【００３３】
スタンバイ時用のアレイ電圧ＶＡＲＹのドライバ２５５は、ＶＶＡＲＹＲ（＋１．０５Ｖ）を入力として定電圧回路として動作する増幅器を備えており、その出力が、アレイ電圧ＶＡＲＹの配線に接続している。アレイ電圧ＶＡＲＹの配線は、第２の配線であって、そこには容量素子Ｃ３が接続しているが、容量素子Ｃ３は、図２において「ＶＡＲＹ」と記載された補償容量素子である。
【００３４】
図２には、バンクごとにアクティブ時用のアレイ電圧ＶＡＲＹのドライバが設けられることが示されているが（図２のドライバ１４２，１４４）、図４では、このドライバは降圧回路２５４（第１の降圧回路）によって示されている。降圧回路２５４は、ＶＶＡＹＲを入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには電圧ＶＰＥＲＩ１が供給され、ソースが降圧回路２５４の出力となり、この出力も増幅器にフィードバックされている。さらに増幅器には、この降圧回路２５４への活性化信号としてＶＡＲＹＥＮが供給されている。降圧回路２５４の出力はアレイ電圧ＶＡＲＹの配線に接続しており、このＶＡＲＹの配線は、上述したように、ＳＡＰ２によってゲート制御されるトランジスタＴＲ２を介して、配線ＣＳＰに接続している。降圧回路２５４の電流駆動能力は、小さい。センスアンプのオーバードライブ期間が終了した後に使用する用途の回路だからである。ここでは、＋１．８ＶであるＶＤＤ１から、降圧回路２５４によってアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）が生成されることになっているが、もちろん、＋１．２ＶであるＶＤＤ２から降圧回路によってＶＡＲＹを生成することができる。この降圧回路２５４は、第１の降圧回路として機能する。スタンバイ時にアレイ電圧ＶＡＲＹを発生するドライバ２５５も外部電源電圧を降圧するものであるので、降圧回路２５４とドライバ２５５とを一つのものにまとめてしまってもよい。
【００３５】
また図２には、バンクごとにオーバードライブ電圧用のドライバが設けられることが示されているが（図２のドライバ１４１，１４３）、ここでのドライバは、図４においては、３つの降圧回路２５１〜２５３によって構成されている。
【００３６】
降圧回路２５１（第２の降圧回路）は、昇圧回路使用時のオーバードライブ電圧の基準電圧であるＶＶＯＤＲ（＋１．４Ｖ）を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには、ＶＯＤＰポンプ回路１５０から転送ゲート２１６を経由した電圧であるＶＯＤＰＰが供給されている。増幅器には、この降圧回路２５１への活性化信号としてＶＯＤＥＮ＿ＶＯＤＰ＿ｋが供給されている。降圧回路２５１の出力すなわちトランジスタのソースは、増幅器の入力にフィードバックするとともにＶＯＤ＿ｋの配線に接続しており、このＶＯＤ＿ｋの配線は、上述したように、ＳＡＰ１によってゲート制御されるトランジスタＴＲ１を介して、配線ＣＳＰに接続している。ＶＯＤ＿ｋの配線は第１の配線として機能するものである。
【００３７】
降圧回路２５２は、ＶＶＯＤＲ（＋１．４Ｖ）を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには、電圧ＶＰＥＲＩ１が転送ゲート２１５を経由することによって発生した電圧ＶＤＤＳＡが供給されている。増幅器には、この降圧回路２５２への活性化信号としてＶＯＤＥＮ＿ＶＤＤ１＿ｋが供給されている。降圧回路２５２の出力すなわちトランジスタのソースは、増幅器の入力にフィードバックされるとともに、ＶＯＤ＿ｋの配線に接続している。降圧回路２５２は、＋１．８Ｖである外部電源電圧ＶＤＤ１によって動作するものであって、＋１．２Ｖの単一の外部電源電圧として半導体装置を構成する場合には、設けなくもよいものであり、また、本実施形態の動作に本質的な影響を与えるものではない。
【００３８】
降圧回路２５３は、ＶＶＡＲＹＲ（＋１．０５Ｖ）を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのソースには、ＶＰＥＲＩ（＋１．２Ｖ）が供給されている。増幅器には、この降圧回路２５３への活性化信号としてＶＯＤＥＮ＿ＶＤＤ２＿ｋが供給され、降圧回路２５３の出力すなわちトランジスタのドレインは、ＶＯＤ＿ｋの配線に接続している。降圧回路２５３は、電圧ＶＡＲＹと同じく＋１．０５Ｖである電圧ＶＡＲＹＮを＋１．２Ｖの電源から生成するものであって、そこでの電圧降下量が０．１５Ｖと小さい。そこで、降圧回路２５１，２５２，２５４ではトランジスタとしてＰチャネル型のＦＥＴを用いているのに対し、降圧回路２５３では、Ｎチャネル型のＦＥＴを用いている。降圧回路２５３は補助降圧回路を構成する。降圧回路２５３の電流駆動能力は、降圧回路２５４の電流駆動能力よりも大きい。本件発明のリフレッシュ時、少なくともセンスアンプの動作初期期間にセンスアンプに与える用途の回路だからである。
【００３９】
ＶＯＤ＿ｋの配線には、ドライバ２１１で生成されたリーク補償のための電圧ＶＶＯＤＳＳが、転送ゲートと信号ＢＣＥＮＴによってゲート制御されるトランジスタを介して印加されている。さらにＶＯＤ＿ｋの配線には、第１の容量素子として容量素子Ｃ２が接続しているが、容量素子Ｃ２は、図２において「ＶＯＤ＿ｋ」と記載された補償容量素子である。
【００４０】
図４では、メモリアレイ内の回路素子として、センスアンプＳＡとセンスアンプＳＡに接続する配線ＣＳＰと配線ＣＳＰに接続する２つのトランジスタＴＲ１，ＴＲ２が示されている。これらは、図３において同じ符号を用いて説明した回路素子と同じものである。トランジスタＴＲ１は、タイミング信号ＳＡＰ１によってゲート制御されて、配線ＣＳＰをＶＯＤ＿ｋの配線に接続するものであって第１のスイッチであり、トランジスタＴＲ２は、タイミング信号ＳＡＰ２によってゲート制御されて、配線ＣＳＰをＶＡＲＹの配線に接続するものであって第２のスイッチである。配線ＣＳＰには、第２の容量素子として寄生容量が付随するが、これを容量Ｃ４によって示している。尚、タイミング信号ＳＡＰ１とタイミング信号ＳＡＰ２は、制御信号生成回路８（図１）で生成される。また、制御信号生成回路８には、内部クロック生成回路７（図１）が認識したリフレッシュモード（実施例においては、セルフ・リフレッシュ・モード）信号を示す信号が入力され（不図示）、セルフ・リフレッシュ・モードにおけるタイミング信号ＳＡＰ１とタイミング信号ＳＡＰ２の時間的な制御を行うタイミング制御を、セルフ・リフレッシュ・モード以外のモードである通常動作時のタイミング信号ＳＡＰ１とタイミング信号ＳＡＰ２の時間的な制御から変更する。詳細は、後述する。それぞれのドライバを制御する活性化信号ＶＯＤＥＮ＿ＶＤＤ１＿ｋ、活性化信号ＶＯＤＥＮ＿ＶＤＤ２＿ｋ、活性化信号ＶＯＤＰ＿ｋ、活性化信号ＶＡＲＹＥＮ、信号ＳＥＮＳＥＯＫ等も、内部クロック生成回路７が生成する。
【００４１】
本実施形態の半導体装置は、通常動作時には、外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって発生させた電圧ＶＯＤＰ（＋１．８Ｖ）を降圧することにより、＋１．４Ｖのオーバードライブ電圧を発生してこれをセンス動作の初期に配線ＣＳＰに印加する。これによって、ｔＲＣＤ（半導体装置においてロウアドレスの供給タイミングを示すアクティブコマンドの投入から、カラムアドレスの供給タイミングを示すリードコマンド又はライトコマンドの投入までの期間）を短縮して半導体装置の高速動作を可能にしている。これに対しリフレッシュ動作時には、ＶＯＤＰポンプ回路１５０の動作を停止し、＋１．４Ｖのオーバードライブ電圧を発生する降圧回路２５１の動作も停止し、その代わりに、配線ＣＳＰには、センス動作の初期の段階から、昇圧回路を経ることなく外部電源電圧から降圧回路のみで発生した＋１．０５Ｖの電圧を印加する。これにより昇圧回路であるＶＯＤＰポンプ回路１５０によってオーバードライブ電圧を発生することによる消費電力の増加が抑えられて、半導体装置の低消費電力化が達成される。
【００４２】
一般に、半導体装置に入力される制御信号の一つであるクロック・イネーブル信号ＣＫＥが不活性にされると半導体装置はセルフ・リフレッシュ・モードに入り、例えば図１にした内部クロック生成回路７からは、セルフ・リフレッシュ・モードを示す信号ＳＥＬＦＳＥＮＳＥ（不図示）が出力される。そこでＳＥＬＦＳＥＮＳＥが出力されているときは、ディープ・パワー・ダウン回路２１０からの制御信号Ｓ２によってＶＯＤＰポンプ回路１５０への＋１．２Ｖの電源供給を停止することにより、ＶＯＤＰポンプ回路１５０の動作を停止することができる。ＶＯＤＰポンプ回路１５０への電源供給を停止しなくても、降圧回路２５１を動作させないようにすることによって、実質的にＶＯＤＰポンプ回路１５０の動作を停止させたものとみなすことができ、そのような場合も本実施形態の範疇に含まれる。ＶＯＤＰポンプ回路１５０は、それ自身が出力電圧の検出機能を備え、検出機能が消費されないＶＯＤＰの電位により自動的にＶＯＤＰポンプ回路１５０のポンピング動作を停止させるからである。よって、本件請求項に記載される「昇圧回路の動作の停止」は、「降圧回路２５１を停止する」ことを意味することは明らかである。
尚、セルフリフレッシュとは、半導体装置が前述のクロック・イネーブル信号ＣＫＥの不活性化によって、それ以降は、外部とは非同期にメモリセルの情報のリフレッシュを、内部タイマ等で自立的に且つ所定周期で行なう機能である。その所定周期は、例えば、７．８μｓに一回のリフレッシュを行ない、その一回のリフレッシュにおいてセンスアンプが動作する期間は、５０ｎｓ程度である。本発明は、このセルフリフレッシュ時において、特に効果を奏する。
【００４３】
図５は、本実施形態の半導体記憶装置において、リフレッシュ動作時におけるビット線対ＢＬ，／ＢＬの電圧変化を示している。リフレッシュ動作時には、オーバードライブ動作を行わずにセンス動作の初期時からアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）とするので、オーバードライブ動作を行う場合に比べ、センス時間が長くなる。そこで、メモリセルへのデータの再書き込み（リストア動作）が終了するまで、タイミング信号ＳＡＰ１で表されるワード線活性化時間を長くすることが好ましい。なお、配線ＶＯＤの電位がセンスアンプ動作の初期の段階において＋１．０５Ｖから少し低下しているが、これは、降圧回路２５３の応答速度のためであり、この低下は、本実施形態の半導体装置の動作に本質的な影響を及ぼすものではない。
【００４４】
本実施形態の半導体装置では、リフレッシュ動作時には、昇圧回路の動作を停止し、降圧回路で生成した＋１．０５Ｖの電圧がセンス動作の初期から配線ＣＳＰに印加されるようにしている。その際、リフレッシュ動作時にＣＳＰドライバトランジスタであるトランジスタＴＲ１，ＴＲ２をどのように駆動するかに応じて（またトランジスタＴＲ１，ＴＲ２の駆動に関連してどの降圧回路からの降圧電圧を配線ＣＳＰに印加するかに応じて）、この半導体装置の動作形態はいくつかの実施例に分けることができる。以下、リフレッシュ動作時におけるトランジスタＴＲ１，ＴＲ２の駆動タイミングに基づき、本実施形態の半導体装置に動作を実施例に分けて説明する。なお、メモリセルからの通常動作の動作タイミングは各実施例において共通であり、チャージシェアの手法を用いて外部電源電圧よりも高いオーバードライブ電圧を生成しているので、実施例１においてまとめて説明する。
【００４５】
［実施例１］
実施例１は、リフレッシュ動作時には、タイミング信号ＳＡＰ１を常時不活性とし、タイミング信号ＳＡＰ２のみを用いてトランジスタＴＲ２により、アレイ電圧ＶＡＲＹの配線から＋１．０５Ｖを配線ＣＳＰに印加しようとするものである。この実施例１では、配線ＣＳＰに印加される＋１．０５Ｖの電圧は、アレイ電圧ＶＡＲＹの配線から供給されるので、図４に示した回路のうち、降圧回路２５３を設ける必要はない。
【００４６】
図６は、実施例１の動作原理を示す図である。図６では、説明のため、トランジスタＴＲ１，ＴＲ２の導通状態をそれぞれスイッチＳＷ１，ＳＷ２であらわし、＋１．４Ｖの電圧を発生する降圧回路２５１の動作をスイッチＳＷ４で表している。またＳＥＬＦＳＥＮＳＥ信号が活性化しているときにＶＯＤＰポンプ回路１５０と降圧回路２５１を停止させることを示すために、図では、ＳＥＬＦＳＥＮＳＥ信号を反転させるインバータＩＮＶが示され、このインバータＩＮＶの出力によってＶＯＤＰポンプ回路１５０と降圧回路２５１の動作状態が制御されることが示されている。
【００４７】
スタンバイ時には、ＶＯＤＰポンプ回路１５０は活性化し、電圧ＶＯＤＰＰ（＋１．４Ｖ）を出力して、容量素子Ｃ１に電荷を充電する。またセンスアンプＳＡが初期動作した後には、ＳＷ４を介して（すなわち、降圧回路２５１に対する活性化信号ＶＯＤＮ＿ＶＯＤＰ＿ｋをハイにすることによって）、ＶＯＤ＿ｋの配線が＋１．４Ｖとされ、容量Ｃ２がこの電圧で充電される。センスアンプＳＡの動作が終了した場合には、イコライズ回路１６２によって、配線ＣＳＰ，ＣＳＮはイコライズ電位である＋０．５２５Ｖ（アレイ電圧ＶＡＲＹの半値）の電位に設定される。
【００４８】
ここで、例えば、アクティブコマンドによるワード線活性化などにより、メモリセルからの読み出したデータの外部への出力などの外部アクセスを伴う通常動作が開始すると、スイッチＳＷ１（すなわちトランジスタＴＲ１）を最初に導通させ、＋０．５２５ＶにイコライズされたＣＳＰ電位をＶＯＤ＿Ｋ（＋１．４Ｖ）電位に接続する。その結果、配線ＣＳＰの最終電位は、配線ＣＳＰの電荷量ＱＣＳＰ（＝Ｃ４（寄生容量）×０．５２５Ｖ）とＣ２の電荷量ＱＣＶＯＤ＿Ｋ（＝Ｃ２×１．４Ｖ）とのチャージシェアにより、ＶＡＲＹ電圧（＋１．０５Ｖ）になる。その後、スイッチＳＷ１を非導通、スイッチＳＷ２（トランジスタＴＲ２）を導通状態にすることにより、配線ＣＳＰの電位はＶＡＲＹ電圧に維持される。また、スイッチＳＷ１を非導通状態にすることにより、放電された電圧ＶＯＤ＿ｋの配線は、前述のように、スイッチＳＷ４を介して＋１．０５Ｖから＋１．４Ｖに再充電される。チャージシェアであるので、通常動作時には、スイッチＳＷ１とスイッチＳＷ４は交互にスイッチングすることになる。
【００４９】
一方、リフレッシュ動作時には、ＳＥＬＦＳＥＮＳＥ信号に応じてＶＯＤＰポンプ回路１５０と降圧回路２５１の動作が停止され、したがって図でのスイッチＳＷ４は非導通に制御される。スイッチＳＷ１は通常動作時と同様に制御される。その結果、センス動作の初期の段階から、アレイ電圧ＶＡＲＹの配線から配線ＣＳＰへ電圧が供給され、配線ＣＳＰの電位は、すべて、ＶＡＲＹ電圧（＋１．０５Ｖ）とイコライズ電圧（＋０．５２５Ｖ）との間で振幅する。
【００５０】
図７は、通常動作時における動作タイミングを示す波形図である。上述したように、通常動作時には、外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって昇圧した電源ＶＰＰを降圧回路２５１によって＋１．４Ｖにしたものによって初期センスを実行する。ここで、半導体装置が例えば＋１．８Ｖと＋１．２Ｖの２つの外部電源電圧を利用する２電源品である場合には、もう一つの外部電源電圧ＶＤＤ１（＋１．８Ｖ）を親電源とする降圧回路２５２も並列に動作させることによって、ＶＤＤ２（＋１．２Ｖ）の外部電源の消費電流を減らすことができる。初期センス後は、タイミング信号ＳＡＰ１をローレベルに、タイミング信号ＳＡＰ２をハイレベルにして、配線ＣＳＰにはアレイ電圧ＶＡＲＹの配線から電位が供給されるようにしている。タイミング信号ＳＡＰ１，ＳＡＰ２を切り替えるタイミングが図７においてｔｘとして示されている。このタイミングに対し、降圧回路２５１に与える活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ及び降圧回路２５４に与えるＶＡＲＹＥＮを早めにアクティブにしているのは、それぞれの降圧回路２５１，２５４における応答速度の遅れを補償するためである。ＶＯＤＥＮ＿ＶＯＤ２＿ｋは常にローレベル（非活性状態）とされ、降圧回路２５３は動作しないことになる。
【００５１】
また、ＶＯＤＥＮ＿ＶＤＤ１＿ｋは、＋１．８Ｖの外部電源電圧から＋１．４Ｖを生成する降圧回路２５２への活性化信号であるが、この活性化信号よりもＶＯＤＥＮ＿ＶＯＤＰ＿ｋの方を早くアクティブ（すなわちハイレベル）とすることにより、配線ＶＯＤ＿ｋに与えられる＋１．４Ｖのオーバードライブ電圧は、主として、ＶＯＤＰポンプ回路１５０から降圧回路２５１を経て発生することになる。半導体装置が２電源品でない場合には、降圧回路２５２は設けられず、したがって、ＶＯＤＥＮ＿ＶＤＤ１＿ｋの活性化信号も利用されない。
【００５２】
図において信号ＳＥＮＳＥＯＫは、センスアンプによるセンス動作がほぼ終了するタイミングを示している。ＳＥＮＳＥＯＫが立ち上がると、その直後にＳＡＰ２がローレベルとされ、以後は、配線ＣＳＰ，ＣＳＮ電位は急速にイコライズ電位に収束し、配線ＶＯＤ＿ｋの電位も＋１．４Ｖに向かい、センス動作からスタンバイ状態に移行することになる。
【００５３】
［実施例２］
次に、実施例２での動作を説明する。
【００５４】
上述したように本実施形態の半導体装置では、通常動作時には、ＶＯＤ＿ｋ＝＋１．４Ｖのオーバードライブ電圧で、高速にセンス動作を実行する。そのため、図３に示したように、タイミング信号ＳＡＰ１で活性化されて配線ＣＳＰをＶＯＤ＿ｋに駆動するトランジスタＴＲ１をセンスアンプの一つ一つに対応させて、それぞれセンスアンプ帯に埋め込んでいる。すなわちオーバードライブ用のＣＳＰドライブトランジスタは分散配置されていることになる。ＶＯＤ＿ｋによる初期センス後、タイミング信号ＳＡＰ２によって駆動されるトランジスタＴＲ２によって、配線ＣＳＰは、＋１．０５Ｖのアレイ電圧ＶＡＲＹすなわちビット線電圧に駆動される。トランジスタＴＲ２は、図３に示すように、サブワード線ドライバとセンスアンプ帯との交点（クロス領域）において、複数個のセンスアンプに対して一つ配置されている。すなわち、ビット線電位で駆動するためのＣＳＰドライブトランジスタは集中配置されていることになる。センス動作を＋１．４Ｖのオーバードライブ電圧ＶＯＤ＿ｋによって高速に行うため、信号ＳＡＰ１によって駆動されるトランジスタＴＲ１の総電流駆動能力（総ディメンジョン）に対して、信号ＳＡＰ２で駆動されるトランジスタＴＲ２は、サイズが小さい（言いかえれば電流駆動能力が小さい）ことが通例である。
【００５５】
ここで実施例１に示すように、リフレッシュ時においてトランジスタＴＲ２だけで配線ＣＳＰにアレイ電圧ＶＡＲＹを印加しようとすると、電圧がもともと低い上に、トランジスタＴＲ２の駆動能力が小さいことに起因して、リフレッシュ時のセンス時間が大幅に長くなるおそれがある。
【００５６】
そこで実施例２では、リフレッシュ動作時にも、メモリアレイ部内に多数設けられているトランジスタＴＲ１を用いて配線ＣＳＰを駆動することとする。トランジスタＴＲ１は、本来、オーバードライブ電圧のために設けられているので、実施例２では、＋１．２Ｖである外部電源電圧ＶＤＤ２からアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）に等しい電圧ＶＡＲＹＮを発生する降圧回路２５３を使用し、降圧回路２５３で発生した＋１．０５Ｖをオーバードライブ電圧として、これをオーバードライブ電圧用の配線やトランジスタＴＲ１を介して配線ＣＳＰに印加するようにする。これにより、リフレッシュ時のＣＳＰドライブトランジスタの駆動能力不足の問題は解決する。また、オーバードライブ電圧といっても、＋１．０５Ｖのオーバードライブ電圧は、＋１．２Ｖの外部電源電圧から生成されるものであり、昇圧回路を介して発生されるものではない。したがって、昇圧回路を動作させることによる消費電力増加の問題も発生しない。その結果、実施例２では、通常動作時にはＶＯＤＰポンプ回路１５０及び降圧回路２５１が動作して降圧回路２５３は停止し、これに対し、リフレッシュ動作時には、通常動作時にはＶＯＤＰポンプ回路１５０及び降圧回路２５１は停止して降圧回路２５３が動作することになる。
【００５７】
図８は、実施例２の動作原理を示す図である。図８は、図６に示したものに対し、ＳＥＬＦＳＥＮＳＥ信号に応じて導通状態が制御されるスイッチＳＷ３を、ＶＯＤ＿ｋの配線とアレイ電圧ＶＡＲＹの配線との間に挿入したものである。このスイッチＳＷ３は、降圧回路２５３の動作状態を示すものである。降圧回路２５３における＋１．０５Ｖの電圧を発生するという機能は、図８では、降圧回路２５４での＋１．０５Ｖの電圧発生機能に含められている。
【００５８】
スタンバイ時の動作は図６に示したものと同じであり、通常動作時の動作も、スイッチＳＷ３が非導通になっていることから、図６に示すものと同じである。これに対し、リフレッシュ動作時には、ＶＯＤＰポンプ回路１５０とスイッチＳＷ４とは停止及び非導通に制御され、スイッチＳＷ３は導通状態に制御される。その上で、スイッチＳＷ１をタイミングに応じて導通状態に制御する。スイッチＳＷ２（トランジスタＴＲ２）については、非導通のままとしてよい。前述の様に、信号ＳＡＰ２で駆動されるトランジスタＴＲ２は、信号ＳＡＰ１によって駆動されるトランジスタＴＲ１の総電流駆動能力よりも電流駆動能力が小さいからである。その結果、センス動作の初期の段階から、アレイ電圧ＶＡＲＹの配線から配線ＣＳＰへ電圧が供給され、配線ＣＳＰの電位は、すべて、ＶＡＲＹ電圧（＋１．０５Ｖ）とイコライズ電圧（＋０．５２５Ｖ）との間で振幅する。
【００５９】
図９は、実施例２におけるリフレッシュ動作時の動作タイミングを示している。
【００６０】
半導体装置に外部から与えられているクロック・イネーブル信号ＣＫＥが不活性（ローレベル）になると、通常動作モードからセルフ・リフレッシュ・モードに移行する（セルフ・リフレッシュ・エントリ）。この時点では、配線ＶＯＤ＿ｋの電位は通常動作時と同じものとなっているので、セルフ・リフレッシュ・エントリ後、タイミング信号ＳＡＰ２がハイレベルとなって配線ＣＳＰを駆動する電源がアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）に切り替わるまでは、図７に示した通常動作時の場合と同じ動作をしている。ここでタイミング信号ＳＡＰ２が立ち上がるタイミングを時刻ｔ１とし、時刻ｔ１において、信号ＳＥＬＦＳＥＮＳＥもローレベルからハイレベルに遷移する。配線ＣＳＰの駆動電源がアレイ電圧ＶＡＲＹに切り替わった後、通常動作時であれば、ＶＯＤＰポンプ回路１５０と降圧回路２５１とによって配線ＶＯＤ＿ｋの電圧レベルは＋１．４Ｖに回復するが、セルフリフレッシュ時には、配線ＶＯＤ＿ｋの電圧レベルは初期センス終了時のレベル（＋１．０５Ｖ）のままである。つまり、セルフ・リフレッシュ・モードに移行した後、１回目のリフレッシュは、通常動作時のリフレッシュと同じ＋１．４Ｖで配線ＣＳＰが駆動されるので、配線ＣＳＰでの立ち上がり波形は良好である。ただし、信号ＳＥＬＦＳＥＮＳＥが活性化しているので、ＶＯＤＰポンプ回路１５０、降圧回路２５１及び降圧回路２５２は動作せず、そのため、配線ＶＯＤ＿ｋの電位は＋１．４Ｖには戻らないことになる。また、時刻ｔ２に示すように、タイミング信号ＳＡＰ２の立下がりと同時に活性化信号ＶＡＲＹＥＮも立ち下がっている。通常動作時のリフレッシュとは、外部からのリードアクセスによってセンスアンプが動作するときを意味する。
【００６１】
次のリフレッシュサイクルから（２回目のリフレッシュから）は、センス期間中においては、タイミング信号ＳＡＰ１と降圧回路２５３に対する活性化信号ＶＯＤＥＮ＿ＶＤＤ２＿ｋのみが活性化し、他の活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ、ＶＯＤＥＮ＿ＶＤＤ１＿ｋ及びＶＡＲＹＥＮは活性化されない。配線ＶＯＤ＿ｋの電位は、＋１．２Ｖの外部電源電圧ＶＤＤ２から生成された＋１．０５Ｖの電圧ＶＡＲＹＮに維持され、センス動作の初期から、配線ＣＳＰは、タイミング信号ＳＡＰ１により、メモリアレイ内に多数設けられているトランジスタＴＲ１によって、＋１．０５Ｖに駆動されることになる。
【００６２】
このような各リフレッシュサイクルでの動作が、２回目のリフレッシュからｎ−１回目のリフレッシュまで繰り返されたのち、ｎ回目のリフレッシュサイクルの途中で、クロック・イネーブル信号ＣＫＥがハイレベルとされ、セルフ・リフレッシュ・モードから抜け出たものとする（セルフ・リフレッシュ・イグジット）。この時点では配線ＶＯＤ＿ｋの電位はアレイ電圧ＶＡＲＹと同じ＋１．０５Ｖであり、直ちに通常動作時のようにオーバードライブ動作を行うことはできないので、セルフ・リフレッシュ・イグジット後も、センスがほぼ終了するタイミングを示す信号ＳＥＮＳＥＯＫがハイレベルとなるまで、セルフリフレッシュ期間中と同じ動作を行う。そして時刻ｔ３において信号ＳＥＮＳＥＯＫがハイレベルとなると、同時に、信号ＳＥＬＦＳＥＮＳＥ信号はローレベルすなわち非活性とされ、信号ＳＡＰ１はローレベル、信号ＳＡＰ２がハイレベルとなって、配線ＣＳＰはオーバードライブ電圧ＶＯＤ＿ｋの配線から切り離されて、アレイ電圧ＶＡＲＹの配線に接続されることになる。さらに時刻ｔ３において、ＶＯＤＰポンプ回路１５０は動作を再開し、活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ，ＶＯＤＥＮ＿ＶＤＤ１＿ｋがいずれもハイレベルとなって降圧回路２５１，２５２が動作を再開し、これにより、電圧ＶＯＤ＿ｋの配線の電位は＋１．４Ｖに回復して、次の通常動作でのセンス動作に備えることになる。
【００６３】
図９において、時刻ｔ１と時刻ｔ３との間の部分を取り除き、時刻ｔ１以前の部分と時刻ｔ３以降の部分をつなげたとすると、通常動作時のセンス動作を示すものとなる。
【００６４】
ここで、リフレッシュサイクルごとの配線ＣＳＰの波形について検討する。＋１．４Ｖで駆動される１回目のリフレッシュサイクルでの配線ＣＳＰでの電圧立ち上がり（図におけるＡ）よりも、＋１．０５Ｖで駆動される２回目以降のリフレッシュサイクルでの配線ＣＳＰでの電圧立ち上がり（図２におけるＢ）の方が当然遅い。しかし、外部アクセスを要求されないリフレッシュサイクルでは、外部アクセスに高速性を求められる通常サイクル（通常動作）と異なり、このように配線ＣＳＰの電圧立ち上がりを遅くなったとしても問題ない。
【００６５】
ところで実施例１に示すように、タイミング信号ＳＡＰ１を停止し、通常動作時であればセンス動作の後期に配線ＣＳＰに対して＋１．０５Ｖを印加するために用いられるタイミング信号ＳＡＰ２のみで、リフレッシュ動作時に配線ＣＳＰを駆動しようとすると、トランジスタＴＲ２の駆動能力等に起因して、配線ＣＳＰの電圧立ち上がりは、図においてＢにより示したものより、さらに長くなる。そこでこの実施例では、タイミング信号ＳＡＰ１を用いて配線ＣＳＰを駆動している。なお、信号ＳＡＰ２によりトランジスタＴＲ２を並列に動作させるようにすれば、トランジスタＴＲ１の総電流駆動能力よりも電流駆動能力が小さくもアシスト機能が働き、さらに配線ＣＳＰの電圧立ち上がりを早くすることができる。
【００６６】
なお、本実施例では、２回目からｎ−１回目までの各リフレッシュサイクルにおいては、信号ＳＡＰ２をハイレベルとはならない（非活性）ので、その代わりに、信号ＳＡＰ１がハイレベルとなっている時間が通常動作時に比べて長くなっている。また、信号ＳＥＮＳＥＯＫが立ち上がってから信号ＳＡＰ１がローレベルになるまでの時間ｔ４は、通常動作時（図７参照）において信号ＳＥＮＳＥＯＫが立ち上がってから信号ＳＡＰ２がローレベルになる時間までよりも長くなっている。これは、配線ＣＳＰに印加される電圧が低いことに対応してメモリセルへのデータのリストアの時間が遅れることに対応したものである。ここでデータのリストア時間とは、センス動作を開始してから、センスアンプに接続するビット線ＢＬ，／ＢＬの一方がアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）の９５％の電圧値に達するまでの時間のことである。
【００６７】
［実施例３］
実施例２では、セルフ・リフレッシュ・モードに移行して２回目からｎ−１回目までのリフレッシュサイクルにおいては、タイミング信号ＳＡＰ２は、常時、ローレベルとなっており、また、アレイ電圧ＶＡＲＹを出力する降圧回路２５４に対する活性化信号ＶＡＲＹＥＮもローレベルのままとなっている。しかしながら、リフレッシュ動作時におけるデータのリストア時間をさらに短縮するためには、スイッチＴＲ２からも配線ＣＳＰに対してアレイ電圧ＶＡＲＹが供給されるようにすることができ、そのために、タイミング信号ＳＡＰ１と同じタイミングでタイミング信号ＳＡＰ２をハイレベルにするようにしてもよい。その場合、降圧回路２５４によってアレイ電圧ＶＡＲＹが出力されるように、通常動作時でのタイミングを示す図７に示されたものと同じように、降圧回路２５４に対して活性化信号ＶＡＲＹＥＮを供給する。
【００６８】
以上、本発明の実施形態及び実施例について説明したが、本発明の基本的技術思想の適用は上記したものに限られるものではない。例えば、上述の実施形態では、半導体装置でのセルフリフレッシュ期間中において昇圧動作を停止するものとしたが、本発明の基本的技術思想は、１回毎の外部コマンドによって制御されるリフレッシュ動作であるオートリフレッシュにも適用できる。更に、オーバードライブ機能とセルフリフレッシュ機能を搭載したダイナミックメモリセルの半導体メモリで開示をしたが、本発明の基本的技術思想は、これに限られない半導体装置にも適用することができる。例えば、メモリ機能を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。更に、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用されるセンスアンプに限られず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号処理に使用されるセンスアンプであっても良い。例えば、センスアンプを高速に動作させる第１のモード、センスアンプを低消費電力で動作させる第２のモードを備え、第１のモードでは高電圧の第１の電圧で動作させ、第２のモードでは第１の電圧よりも低い第２の電圧で動作させる。つまり、本件特許請求の範囲は、記憶装置に限られないことは言うまでもない。
【００６９】
本発明が適用される半導体装置を構成するトランジスタは、電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）であってもバイポーラ型トランジスタであっても、さらには別の形式のトランジスタであってもよい。ＦＥＴは、ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴであっても、それ以外の例えばＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）などの種々のものであってよい。バイポーラ型トランジスタとＦＥＴとが混在して設けられている半導体装置に対しても本発明を適用することができる。
【００７０】
Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。半導体装置を構成するために用いられる半導体基板は、Ｐ型の半導体基板であってもよいし、Ｎ型の半導体基板であってもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であってもよい。
【００７１】
上述した実施形態及び実施例においては、昇圧回路としてポンプ回路を用いているが、ポンプ回路に代えて、例えばＤＣ−ＤＣコンバータ等のその他の昇圧回路を使用してもよい。ポンプ回路、降圧回路、センスアンプ、増幅器、イコライズ回路などの回路形式は、実施形態または実施例に開示される回路形式に限られない。
【００７２】
本発明の特許請求の範囲の枠内において、種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明が、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは、もちろんである。
【符号の説明】
【００７３】
１５０    ＶＯＤＰポンプ回路
２５１〜２５４    降圧回路
ＳＡ    センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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