(57)【要約】【課題】センサ出力を増幅するアンプの特性にばらつきがある場合においても、センサ出力の特性のばらつきを低減する。【解決手段】センサチップ１２に光電変換部１３および出力部１４、１５を形成し、出力部１４は、光電変換部１３から読み出されたセンサ信号ＯＳをメイン基板１に出力し、出力部１５は、出力部１４から出力されるセンサ信号ＯＳの基準電位ＶＲＥＦとして光に反応しない基準信号ＤＯＳをメイン基板１に出力する。【選択図】      図１
2011205235.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部が形成されたセンサチップと、
前記センサチップに形成され、前記光電変換部から読み出された信号を出力する第１の出力部と、
前記センサチップに形成され、前記第１の出力部から出力される信号の基準電位として光に反応しない信号を出力する第２の出力部とを備えることを特徴とする固体撮像装置。
【請求項２】
前記第１の出力部は、前記光電変換部から読み出された信号を増幅する第１のアンプを備え、
前記第２の出力部は、前記光に反応しない信号を増幅する第２のアンプを備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の出力部から出力された基準電位に基づいて黒レベルを調整するアナログフロントエンド回路をさらに備えることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記アナログフロントエンド回路は、
前記第１の出力部から出力された信号と、前記第２の出力部から出力された基準電位との差分を算出する減算器と、
前記減算器の出力を増幅するゲイン調整器とを備えることを特徴とする請求項１から３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２の出力部は、前記センサチップに形成された画素ごとに設けられていることを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第２の出力部は、前記センサチップに形成された第１の出力部ごとに設けられていることを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【請求項７】
前記第２の出力部は、前記センサチップごとに設けられていることを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特に、センサ出力の基準電位の設定方法に適用して好適なものである。
【背景技術】
【０００２】
従来の固体撮像装置では、ＣＭＯＳセンサおよび外部基板に基準電位を外部から与えることで、画素間やチップ間で黒レベルを共通化することが行われていた。
【０００３】
また、例えば、特許文献１には、第１のプログラマブルゲインアンプおよび第２のプログラマブルゲインアンプの増幅率を複数の所定の値に切り替え、異なる増幅率間においても画素信号が等しくなるようなＣＤＳ回路および第１のプログラマブルゲインアンプのオフセット電圧を探し出して、そのオフセット電圧をＣＤＳ回路および第１のプログラマブルゲインアンプに設定する方法が開示されている。
【０００４】
しかしながら、基準電位を外部から与える方法では、センサ出力を増幅するアンプがチップ内で複数設けられている場合、チップ間でアンプの特性に差がある場合、特定の画素でノイズが乗る場合などでは、画素ごとに出力特性のばらつきが発生するという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１９９２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、センサ出力を増幅するアンプの特性にばらつきがある場合においても、センサ出力の特性のばらつきを低減することが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、光電変換部が形成されたセンサチップと、前記センサチップに形成され、前記光電変換部から読み出された信号を出力する第１の出力部と、前記センサチップに形成され、前記第１の出力部から出力される信号の基準電位として光に反応しない信号を出力する第２の出力部とを備えることを特徴とする固体撮像装置を提供する。
【発明の効果】
【０００８】
本発明によれば、センサ出力を増幅するアンプの特性にばらつきがある場合においても、センサ出力の特性のばらつきを低減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の出力レベルの一例を示す図である。
【図３】図３は、図１のセンサモジュールの概略構成を示すブロック図である。
【図４】図４（ａ）は、図３のセンサチップにおいて４画素で１個のアンプを共有した場合の画素部分の構成を示す回路図、図４（ｂ）は、光に反応しない信号を増幅するアンプの構成例を示す回路図である。
【図５】図５は、本発明の第２実施形態に係る固体撮像装置の出力レベルの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る固体撮像装置について図面を参照しながら説明する。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、センサモジュール１１には撮像を行うセンサチップ１２が搭載されている。なお、センサモジュール１１に搭載されるセンサチップ１２の個数は１個であってもよいし複数であってもよい。
【００１２】
センサチップ１２には、光電変換部１３および出力部１４、１５が形成されている。ここで、出力部１４は、光電変換部１３から読み出されたセンサ信号ＯＳをメイン基板１に出力することができる。なお、出力部１４は、例えば、センサチップ１２に形成された画素ごとに設けるようにしてもよいし、複数の画素に対して１個の出力部１４を割り当てるようにしてもよい。
【００１３】
出力部１５は、出力部１４から出力されるセンサ信号ＯＳの基準電位ＶＲＥＦとして光に反応しない基準信号ＤＯＳをメイン基板１に出力することができる。なお、出力部１５は、センサチップ１２に形成された画素ごとに設けるようにしてもよいし、出力部１４ごとに設けるようにしてもよいし、センサチップ１２ごとに設けるようにしてもよい。
【００１４】
メイン基板１には、ＤＣ／ＤＣコンバータ２、コンデンサ３、４およびアナログフロントエンド回路５が搭載されている。ここで、ＤＣ／ＤＣコンバータ２の出力端子はコンデンサ３、４をそれぞれ介して接地され、ＤＣ／ＤＣコンバータ２からは電源電圧ＶＯＤがメイン基板１の各部に供給される。なお、例えば、電源電圧ＶＯＤの値は３．３Ｖに設定することができる。
【００１５】
アナログフロントエンド回路５には、オフセットＤＡコンバータ６、加算器７、減算器８、ゲイン調整器９およびＡＤコンバータ１０が設けられている。ここで、オフセットＤＡコンバータ６は、センサ信号ＯＳがアナログフロントエンド回路５の入力レンジ内に収まるようにオフセット信号を発生することができる。加算器７は、オフセットＤＡコンバータ６にて発生されたオフセット信号をセンサ信号ＯＳに加算することができる。減算器８は、センサ信号ＯＳにオフセット信号が加算された値と基準電位ＶＲＥＦとの差分を算出することができる。ゲイン調整器９は、センサ信号ＯＳにオフセット信号が加算された値と基準電位ＶＲＥＦとの差分を増幅することができる。ＡＤコンバータ１０は、ゲイン調整器９にて増幅された信号をデジタル化することができる。
【００１６】
図２は、図１の固体撮像装置の出力レベルの一例を示す図である。
図２において、センサ信号ＯＳの暗時出力がＶＯＳ、飽和出力がＶＳＡＴであるものとする。なお、例えば、暗時出力ＶＯＳの値は１．０Ｖに設定することができる。そして、ラインスタートパルスＴＲがセンサチップ１２に入力されると、出力部１４からセンサ信号ＯＳが図１の加算器７に出力されるとともに、出力部１５から基準信号ＤＯＳが図１の減算器８に出力される。なお、例えば、基準信号ＤＯＳの値は１．１Ｖ程度に設定することができる。
【００１７】
また、出力部１５が画素ごとに設けられている場合、センサ信号ＯＳが出力される画素に対応して出力部１５から出力される基準信号ＤＯＳを切り替えることができる。出力部１５が出力部１４ごとに設けられている場合、センサ信号ＯＳが出力される出力部１４に対応して出力部１５から出力される基準信号ＤＯＳを切り替えることができる。出力部１５がセンサチップ１２ごとに設けられている場合、センサ信号ＯＳが出力されるセンサチップ１２ごとに出力部１５から出力される基準信号ＤＯＳを切り替えることができる。
【００１８】
そして、加算器７においてセンサ信号ＯＳにオフセット信号が加算された後、減算器８において基準信号ＤＯＳが減算され、ゲイン調整器９に出力される。そして、ゲイン調整器９にてゲイン調整が行われた後、ＡＤコンバータ１０にてデジタル化される。
【００１９】
ここで、基準信号ＤＯＳを出力する出力部１５をセンサチップ１２側に設けることにより、出力部１４の特性ばらつきと出力部１５の特性ばらつきとを一致させることができ、出力部１４の特性ばらつきを出力部１５の特性ばらつきにて打ち消させることができる。
このため、出力部１４がセンサチップ１２内で複数設けられている場合またはセンサチップ１２間で出力部１４の特性に差がある場合においても、センサ信号ＯＳの出力特性のばらつきを低減することが可能となり、画質を向上させることができる。
【００２０】
また、センサ信号ＯＳと基準信号ＤＯＳとの差分をゲイン調整器９に入力することができるため、チップ間オフセット電圧ばらつきを小さくすることができる。このため、ゲイン調整器９の動作点が変化しないようにすることができ、リニアリティ特性差を小さくすることができる。
【００２１】
図３は、図１のセンサモジュールの概略構成を示すブロック図である。
図３において、図１のセンサモジュール１１にはセンサチップ１２としてＮ（Ｎは正の整数）個のセンサチップ１２−１〜１２−Ｎが設けられている。例えば、センサモジュール１２をＡ４サイズの画像を読み込むリニアセンサとして用いる場合、Ｎ＝１２とすることができる。
【００２２】
ここで、例えば、センサチップ１２−１には、光電変換を行うフォトダイオード２１、フォトダイオード２１にて光電変換された電荷を保持するストレージ２２、ストレージ２２に蓄積された電荷を画素ごとに読み出すスイッチングゲート２３、スイッチングゲート２３などの制御を行うロジック回路２４、フォトダイオード２１から読み出された信号を増幅するアンプ２５、光に反応しない信号を増幅するアンプ２６、アンプ２５、２６にてそれぞれ増幅された信号をセンサ信号ＯＳおよび基準信号ＤＯＳとして外部に出力する出力バッファ２７が設けられている。
【００２３】
なお、フォトダイオード２１はセンサチップ１２−１の画素ごとに設けることができる。また、アンプ２５は図１の出力部１４に設け、アンプ２６は図１の出力部１５に設けることができる。また、フォトダイオード２１、ストレージ２２およびスイッチングゲート２３は、図１の光電変換部１３に設けることができる。
【００２４】
そして、センサチップ１２−１には、図１のＤＣ／ＤＣコンバータ２から電源電圧ＶＯＤが供給される。そして、センサチップ１２−１からセンサ信号ＯＳを読み出す場合、チップスタートパルスＴＩＮがロジック回路２４に入力される。そして、ラインスタートパルスＴＲがロジック回路２４に入力されると、フォトダイオード２１にて光電変換された電荷がストレージ２２を介して画素ごとに読み出され、アンプ２５にて増幅された後、出力バッファ２７を介してセンサ信号ＯＳとして出力される。また、光に反応しない信号はアンプ２６にて増幅された後、出力バッファ２７を介して基準信号ＤＯＳとして出力される。
【００２５】
センサチップ１２−１からのセンサ信号ＯＳおよび基準信号ＤＯＳの出力が終了すると、センサチップ１２−２〜１２−Ｎからのセンサ信号ＯＳおよび基準信号ＤＯＳの出力が順次行われる。
【００２６】
図４（ａ）は、図３のセンサチップにおいて４画素で１個のアンプを共有した場合の画素部分の構成を示す回路図、図４（ｂ）は、光に反応しない信号を増幅するアンプの構成例を示す回路図である。
図４（ａ）において、センサチップ１２−１には、フォトダイオードＰＤ１〜ＰＤ４が画素ごとに設けられ、フォトダイオードＰＤ１〜ＰＤ４は読み出しトランジスタＭ１〜Ｍ４をそれぞれ介してフローティングディフュージョンＦＤに接続されている。また、リセットトランジスタＭ５のソースおよびアンプトランジスタＭ６のゲートはフローティングディフュージョンＦＤに接続され、リセットトランジスタＭ５のゲートはリセット線ＲＬに接続され、アンプトランジスタＭ６のソースは垂直信号線ＶＬ１に接続され、リセットトランジスタＭ５のドレインおよびアンプトランジスタＭ６のドレインは電源電位ＶＤＤに接続されている。また、読み出しトランジスタＭ１〜Ｍ４の各ゲートは、読み出し信号線ＨＬ１〜ＨＬ４にそれぞれ接続されている。
【００２７】
また、負荷トランジスタＴＬ１のドレインは、垂直信号線ＶＬ１に接続され、負荷トランジスタＴＬ１のゲートには、バイアス信号ＶＢが入力される。なお、負荷トランジスタＴＬ１はソースフォロワを構成し、定電流動作をすることができる。
【００２８】
そして、リセット信号ＲＳがハイレベルになることでリセットトランジスタＭ５がオンし、フローティングディフュージョンＦＤの電荷がリセットされる。そして、読み出し信号ＣＫ１がハイレベルになることで、読み出しトランジスタＭ１がオンし、フォトダイオードＰＤ１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤに転送された電荷に応じた電位がアンプトランジスタＭ６のゲートに印加される。
【００２９】
ここで、アンプトランジスタＭ６と負荷トランジスタＴＬ１とでソースフォロアが構成されているので、アンプトランジスタＭ６のゲートに印加された電圧に垂直信号線ＶＬ１の電圧が追従し、センサ信号ＯＳとして出力させることができる。
【００３０】
フォトダイオードＰＤ１からの読み出しが終了すると、フローティングディフュージョンＦＤのリセット動作とフォトダイオードＰＤ２〜ＰＤ４からの１個分の読み出し動作とを順次繰り返すことにより、４画素分のセンサ信号ＯＳを出力させることができる。
【００３１】
また、図４（ｂ）において、センサチップ１２−１にはアンプトランジスタＭ１１が設けられている。なお、このアンプトランジスタＭ１１は、フォトダイオードＰＤ１〜ＰＤ４が設けられた４画素分に対応して設けることができる。また、アンプトランジスタＭ１１は、アンプトランジスタＭ６と同一のサイズで構成するとともに、アンプトランジスタＭ６の近傍に配置し、アンプトランジスタＭ１１の特性ばらつきとアンプトランジスタＭ６の特性ばらつきとを一致させることが好ましい。
【００３２】
そして、アンプトランジスタＭ１１のソースは垂直信号線ＶＬ２に接続され、アンプトランジスタＭ１１のドレインは電源電位ＶＤＤに接続され、アンプトランジスタＭ１１のゲートは接地されている。なお、アンプトランジスタＭ１１のゲートには、固定電位を与えるようにしてもよい。
【００３３】
また、負荷トランジスタＴＬ２のドレインは、垂直信号線ＶＬ２に接続され、負荷トランジスタＴＬ２のゲートには、バイアス信号ＶＢが入力される。なお、負荷トランジスタＴＬ２はソースフォロワを構成し、定電流動作をすることができる。
【００３４】
ここで、アンプトランジスタＭ１１と負荷トランジスタＴＬ２とでソースフォロアが構成されているので、アンプトランジスタＭ１１のゲートに印加された電圧に垂直信号線ＶＬ２の電圧が追従し、基準信号ＤＯＳとして出力させることができる。
【００３５】
また、アンプトランジスタＭ１１のゲートを接地することにより、アンプトランジスタＭ１１から光に反応しない信号を出力させることができ、アンプトランジスタＭ１１から出力される基準信号ＤＯＳをセンサ信号ＯＳの基準電位ＶＲＥＦとして用いることが可能となる。
【００３６】
（第２実施形態）
図５は、本発明の第２実施形態に係る固体撮像装置の出力レベルの一例を示す図である。
図５において、図２の例では、明時出力時にセンサ信号ＯＳのレベルが暗時出力ＶＯＳの値よりも上昇するのに対して、この第２実施形態では、明時出力時にセンサ信号ＯＳのレベルが暗時出力ＶＯＳの値よりも低下するという点以外は、第１実施形態と同様に動作することができる。
【００３７】
なお、明時出力時にセンサ信号ＯＳのレベルが暗時出力ＶＯＳの値よりも低下する場合、例えば、暗時出力ＶＯＳの値は１．７Ｖに設定することができ、基準信号ＤＯＳの値は１．６Ｖ程度に設定することができる。
【符号の説明】
【００３８】
１  メイン基板、２  ＤＣ／ＤＣコンバータ、３、４  コンデンサ、５  アナログフロントエンド回路、６  オフセットＤＡコンバータ、７  加算器、８  減算器、９  ゲイン調整器、１０  ＡＤコンバータ、１１  センサモジュール、１２、１２−１〜１２−Ｎ  センサチップ、１３  光電変換部、１４、１５  出力部、２１  フォトダイオード、２２  ストレージ、２３  スイッチングゲート、２４  ロジック回路、２５、２６  アンプ、２７  出力バッファ、ＦＤ  フローティングディフュージョン、ＰＤ１〜ＰＤ４  フォトダイオード、Ｍ１〜Ｍ４  読み出しトランジスタ、Ｍ５  リセットトランジスタ、Ｍ６、Ｍ１１  アンプトランジスタ、ＶＬ１、ＶＬ２  垂直信号線、ＴＬ１、ＴＬ２  負荷トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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