(57)【要約】【課題】画素加算機能とグローバル電子シャッタ機能とを両立した固体撮像装置を提供する。【解決手段】固体撮像装置１は、行列状に配設された複数の画素ＰＥを有する画素アレイ１０と、画素アレイ１０の各列に個別に対応して設けられた複数の列信号線ＣＬとを備える。画素アレイ１０を構成する各画素ＰＥは、撮像部１１と、容量素子Ｃｓと、切替部１２とを含む。撮像部１１は、光電変換によって生成された電荷量に応じた電圧を出力する。容量素子Ｃｓは、その一端が基準電圧を与える基準ノードＧＮＤに接続される。切替部１２は、容量素子Ｃｓの他端が撮像部１１の出力ノード１３に接続された状態、容量素子Ｃｓの他端が対応の列信号線ＣＬに接続された状態、および容量素子Ｃｓの他端が出力ノード１３および対応の列信号線ＣＬの両方に非接続の状態のいずれか１つの状態に切替える。【選択図】図２
2011244246.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配設された複数の画素を有する画素アレイと、
前記画素アレイの各列に個別に対応して設けられた複数の列信号線とを備え、
前記画素アレイを構成する複数の画素の各々は、
光電変換によって生成された電荷量に応じた第１の電圧を出力する撮像部と、
一端が基準電圧を与える基準ノードに接続される第１の容量素子と、
前記第１の容量素子の他端が前記撮像部の出力ノードに接続された状態、前記第１の容量素子の他端が対応の列信号線に接続された状態、および前記第１の容量素子の他端が前記出力ノードおよび対応の列信号線の両方に非接続の状態のいずれか１つの状態に切替える第１の切替部とを含む、固体撮像装置。
【請求項２】
前記撮像部は、さらに、光電変換によって生成された電荷がリセットされたときの第２の電圧を出力し、
前記固体撮像装置は、さらに、一端が前記基準ノードに接続される第２の容量素子を備え、
前記第１の切替部は、さらに、前記第２の容量素子の他端が前記撮像部の出力ノードに接続された状態、前記第２の容量素子の他端が対応の列信号線に接続された状態、および前記第２の容量素子の他端が前記出力ノードおよび対応の列信号線の両方に非接続の状態のいずれか１つの状態に切替える、請求項１に記載の固体撮像装置。
【請求項３】
前記複数の列信号線は、各々が列信号線を複数含む複数のグループに分割され、
前記固体撮像装置は、同一のグループに属する列信号線を相互に電気的に接続する第２の切替部をさらに備える、請求項２に記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、動作モードとして、各前記撮像部の出力電圧を所定数の画素ごとに加算して読み出す画素加算モードを有し、
前記固体撮像装置は、制御部をさらに備え、
前記制御部は、前記画素アレイを構成する各画素において、前記第１の切替部を用いて前記第１の容量素子の前記他端を前記出力ノードに接続することによって、前記撮像部から出力された前記第１の電圧を前記第１の容量素子に保持させ、
前記制御部は、前記画素アレイを構成する各画素において、前記第１の切替部を用いて前記第２の容量素子の前記他端を前記出力ノードに接続することによって、前記撮像部から出力された前記第２の電圧を前記第２の容量素子に保持させ、
前記制御部は、前記画素加算モードにおいて同一列の複数の画素に対して前記第１の容量素子に保持された前記第１の電圧を加算するときには、加算対象の画素の各々において前記第１の容量素子の前記他端を前記第１の切替部によって対応の列信号線に接続し、
前記制御部は、前記画素加算モードにおいて同一列の複数の画素に対して前記第２の容量素子に保持された前記第２の電圧を加算するときには、加算対象の画素の各々において前記第２の容量素子の前記他端を前記第１の切替部によって対応の列信号線に接続する、請求項２または３に記載の固体撮像装置。
【請求項５】
前記固体撮像装置は、動作モードとして、各前記撮像部の出力電圧を所定数の画素ごとに加算して読み出す画素加算モードを有し、
前記固体撮像装置は、制御部をさらに備え、
前記制御部は、前記画素アレイを構成する各画素において、前記第１の切替部を用いて前記第１の容量素子の前記他端を前記出力ノードに接続することによって、前記撮像部から出力された前記第１の電圧を前記第１の容量素子に保持させ、
前記制御部は、前記画素アレイを構成する各画素において、前記第１の切替部を用いて前記第２の容量素子の前記他端を前記出力ノードに接続することによって、前記撮像部から出力された前記第２の電圧を前記第２の容量素子に保持させ、
前記制御部は、前記画素加算モードにおいて互いに異なる列に設けられた複数の画素に対して前記第１の容量素子に保持された前記第１の電圧を加算するときには、加算対象の画素にそれぞれ対応する列信号線を前記第２の切替部によって接続した状態で、加算対象の画素の各々において前記第１の容量素子の前記他端を前記第１の切替部によって対応の列信号線に接続し、
前記制御部は、前記画素加算モードにおいて互いに異なる列に設けられた複数の画素に対して前記第２の容量素子に保持された前記第２の電圧を加算するときには、加算対象の画素にそれぞれ対応する列信号線を前記第２の切替部によって接続した状態で、加算対象の画素の各々において前記第２の容量素子の前記他端を前記第１の切替部によって対応の列信号線に接続する、請求項３に記載の固体撮像装置。
【請求項６】
前記第１の切替部は、
前記撮像部の出力ノードと前記第１の容量素子の前記他端とに接続された第１のスイッチ素子と、
前記第１の容量素子の前記他端と対応の列信号線とに接続された第２のスイッチ素子と、
前記出力ノードと前記第２の容量素子の前記他端とに接続された第３のスイッチ素子と、
前記第２の容量素子の前記他端と対応の列信号線とに接続された第４のスイッチ素子とを含む、請求項２に記載の固体撮像装置。
【請求項７】
前記第２の切替部は、複数の第５のスイッチ素子を含み、
前記複数の第５のスイッチ素子の各々は、前記複数の列信号線のうちのいずれか２本に対応し、対応の２本の列信号線に接続され、
前記複数の列信号線の各々は、前記複数の第５のスイッチ素子の少なくとも１つに接続される、請求項３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は固体素子を用いた固体撮像装置に関し、特にＭＯＳトランジスタを用いたＣＭＯＳ固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、ＣＣＤ（Charge  Coupled  Device）固体撮像装置とＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）固体撮像装置とに大別される。ＣＭＯＳ固体撮像装置は、ＣＣＤ固体撮像素子に比べて低消費電力であるという特徴があり、近年、高画素化が進んでいる。高画素数のＣＭＯＳ固体撮像装置では、動画像を撮影するときのように高速の読出が必要な場合には、隣接画素の信号を加算する画素加算がしばしば行なわれる。
【０００３】
たとえば、特開２００５−２７７７０９号公報（特許文献１）に開示されたＣＭＯＳ固体撮像装置では、各読出信号線に対応して複数の容量素子が配置され、対応の列の異なる行から読出された画素信号がこれらの容量素子に格納される。次いで、これらの容量素子がスイッチトランジスタで短絡され、異なる行の画素信号の平均化が行なわれる。このとき併せて、隣接列の容量素子がスイッチトランジスタにより電気的に短絡され、最大４画素を１画素に圧縮するサブサンプリング動作（画素加算）が実行される。
【０００４】
画素加算の可能な他のＣＭＯＳ固体撮像装置の例が特開２００８−９８８３４号公報（特許文献２）に開示される。この文献の固体撮像装置では、受光面に画素ブロックがマトリックス状に配置される。各画素ブロック内には４行４列に並ぶ１６個の画素が配置される。垂直方向に並ぶ４個の画素のフローティングディフュージョンが垂直ＦＤ接続線で接続される。第１、３列目の垂直ＦＤ接続線が第１の水平ＦＤ接続線で接続される。第２、４列目の垂直ＦＤ接続線が第２の水平ＦＤ接続線で接続される。増幅トランジスタおよび行選択トランジスタを介して第１、２列目の垂直ＦＤ接続線がそれぞれ第１、第２の垂直読出線に接続される。
【０００５】
ＣＭＯＳ固体撮像装置の技術的課題の１つに、グローバル電子シャッタの実現がある。ＣＭＯＳ固体撮像装置は、ＣＣＤ固体撮像装置と異なり、その構造および回路構成から、走査線ごとに順次シャッタを切るローリングシャッタは容易に実現できるが、１画面で同時にシャッタを切るグローバル電子シャッタの実現はこれまで困難とされてきた。
【０００６】
特開２００５−６５０７４号公報（特許文献３）は、グローバル電子シャッタ機能を実現するＣＭＯＳ固体撮像装置の構成の一例を開示する。この文献に記載された第１の固体撮像装置は、光電変換を行う手段と、光電変換手段により発生した信号電荷を次段へ転送するゲート手段と、ゲート手段からの信号電荷を蓄積する蓄積手段と、蓄積手段の信号電荷をリセットするリセット手段と、蓄積手段からの信号を一時記憶する記憶手段と、リセット手段によるリセット電圧と記憶手段に記憶された電圧に基づきリセットノイズを低減する手段とを各画素内に備える。この文献に記載された第２の固体撮像装置は、光電変換を行う手段と、光電変換手段により発生した信号電荷を次段へ転送するゲート手段と、ゲート手段からの信号電荷を蓄積する蓄積手段と、信号電荷をリセットするリセット手段と、信号電荷のリセット時の電圧を記憶する第１記憶手段と、光電変換手段からの信号電圧を記憶するための第２記憶手段とを各画素内に備える。第１および第２記憶手段に記憶された電圧は、イメージアレイの外で差計算され、リセットノイズキャンセルするために差動電圧として出力される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２７７７０９号公報
【特許文献２】特開２００８−９８８３４号公報
【特許文献３】特開２００５−６５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の画素加算機能およびグローバル電子シャッタ機能は、ＣＭＯＳ固体撮像装置を用いて動画像を撮影する際に重要な技術であるが、両機能を両立したＣＭＯＳ固体撮像装置はこれまで実現されていない。
【０００９】
この発明の目的は、画素加算機能とグローバル電子シャッタ機能とを両立した固体撮像装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明の実施の一形態による固体撮像装置は、行列状に配設された複数の画素を有する画素アレイと、画素アレイの各列に個別に対応して設けられた複数の列信号線とを備える。画素アレイを構成する複数の画素の各々は、撮像部と、第１の容量素子と、第１の切替部とを含む。撮像部は、光電変換によって生成された電荷量に応じた第１の電圧を出力する。第１の容量素子は、その一端が基準電圧を与える基準ノードに接続される。第１の切替部は、第１の容量素子の他端が撮像部の出力ノードに接続された状態、第１の容量素子の他端が対応の列信号線に接続された状態、および第１の容量素子の他端が撮像部の出力ノードおよび対応の列信号線の両方に非接続の状態のいずれか１つの状態に切替える。
【発明の効果】
【００１１】
上記の実施の形態による固体撮像装置によれば、各画素において、生成した電荷量に応じた電圧を第１の容量素子に保持することができるので、グローバル電子シャッタを実現できる。さらに、第１の切替部を用いて、同一列の複数画素の第１の容量素子を対応の列信号線に接続することができるので、加算読出を行なうことができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による固体撮像装置１の構成を示すブロック図である。
【図２】第ｍ行、第ｎ列目の画素ＰＥ（ｍ，ｎ）の構成を示す回路図である。
【図３】全画素読出モードにおける固体撮像装置１の動作を説明するためのタイミング図である。
【図４】加算読出モードにおける固体撮像装置１の動作を説明するためのタイミング図である。
【図５】図２に示す画素ＰＥ（ｍ，ｎ）の変形例の構成を示す回路図である。
【図６】この発明の実施の形態２による固体撮像装置２の構成を示す回路図である。
【図７】この発明の実施の形態３による固体撮像装置３の構成を示す回路図である。
【図８】加算読出モードにおける固体撮像装置３の動作を説明するためのタイミング図である。
【図９】この発明の固体撮像装置１〜３が適用されるカメラ用の半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
＜実施の形態１＞
図１は、この発明の実施の形態１による固体撮像装置１の構成を示すブロック図である。図１に示すように、固体撮像装置１は、複数の画素ＰＥが行列状に配列された画素アレイ１０を含む。図１において、Ｘ方向を行方向（水平方向）とし、Ｙ方向を列方向（垂直方向）とする。第ｍ行、第ｎ列目の画素を画素ＰＥ（ｍ，ｎ）と記載する。画素アレイ１０には多数の画素ＰＥが含まれるが、図１では図解を容易にするために２行、４列の画素ＰＥが記載される。
【００１５】
固体撮像装置１は、さらに、画素アレイ１０の各列に個別に対応して設けられた列信号線（垂直信号線）ＣＬ（ＣＬ（１），ＣＬ（２），…）と、行ごとに６本ずつ設けられた行信号線（水平信号線）とを含む。列信号線ＣＬは、各画素ＰＥの出力信号を読出すときに用いられる。各列信号線ＣＬは、接地ノードＧＮＤとの間に寄生容量Ｃｖ（垂直信号線容量）を有する（総称する場合、容量２４と記載する）。各行に設けられた行信号線には、制御信号φＴＸ，φＲＳＴ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ，φＳＷｓｏが与えられる。制御信号φＴＸ，φＲＳＴ，φＳＷｄｉ，φＳＷｓｉは各行で共通の信号であり、制御信号φＳＷｄｏ，φＳＷｓｏは各行で別々の信号である。以下、第ｍ行目の制御信号φＳＷｄｏ，φＳＷｓｏをφＳＷｄｏ（ｍ），φＳＷｓｏ（ｍ）と記載する。
【００１６】
固体撮像装置１は、さらに、プリチャージ部２５と、切替部３０と、各列信号線ＣＬに対応して設けられたカラムアンプＣＡＭＰおよびアナログ／デジタル（Ａ／Ｄ）変換器ＡＤＣと、制御部２０とを含む。
【００１７】
プリチャージ部２５は、各列信号線ＣＬにソース電極が接続されたＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ（プリチャージトランジスタＴｐｒｅと称する）と、プリチャージトランジスタＴｐｒｅのゲート電極に制御信号φＰＲＥを供給する行信号線とを含む。各プリチャージトランジスタＴｐｒｅのドレイン電極にはプリチャージ電圧Ｖｐｒｅが供給される。各列信号線ＣＬは、各画素ＰＥから画像信号を読出す前に対応のプリチャージトランジスタＴｐｒｅを介して所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００１８】
切替部３０は、ＭＯＳトランジスタによって構成される複数のスイッチトランジスタＴａｄｄ，Ｔｌｉｎｅと、制御信号φＡＤＤ，φＬＩＮＥ１，φＬＩＮＥ２を供給する３本の行信号線とを含む。
【００１９】
図１に示すように、第１番目のスイッチトランジスタＴａｄｄは、第１列目の列信号線ＣＬ（１）と第２列目の列信号線ＣＬ（２）とに接続される。同様に、第ｉ番目（ただし、ｉは１以上の整数）のスイッチトランジスタＴａｄｄは、第２ｉ−１列目の列信号線ＣＬ（２ｉ−１）と第２ｉ列目の列信号線ＣＬ（２ｉ）（ただし、ｉは１以上の整数）とに接続される。すなわち、図１の場合には、第２ｉ−１列目の列信号線ＣＬ（２ｉ−１）と第２ｉ列目の列信号線ＣＬ（ｉ）との２本の列信号線によってグループが構成され、各グループ内の列信号線ＣＬがスイッチトランジスタＴａｄｄによって相互に接続される。各スイッチトランジスタＴａｄｄのゲート電極には制御信号φＡＤＤが供給される。
【００２０】
スイッチトランジスタＴｌｉｎｅは、各列信号線ＣＬに挿入される。各スイッチトランジスタＴｌｉｎｅは、対応の列信号線ＣＬに設けられたカラムアンプＣＡＭＰの入力ノードと、対応の列信号線ＣＬとスイッチトランジスタＴａｄｄとを接続する接続ノードとの間に設けられる。奇数列の列信号線ＣＬ（１），ＣＬ（３），…に挿入されたスイッチトランジスタＴｌｉｎｅのゲート電極には制御信号φＬＩＮＥ１が供給され、偶数列の列信号線ＣＬ（２），ＣＬ（４），…に挿入されたスイッチトランジスタＴｌｉｎｅのゲート電極には制御信号φＬＩＮＥ２が供給される。図３、図４で説明するように、切替部３０は互いに異なる列に設けられた複数画素に対して加算読出を行なうために設けられている。
【００２１】
カラムアンプＣＡＭＰは、対応の列信号線ＣＬに接続された各画素ＰＥから出力された信号を受ける。図２で説明するように、各画素ＰＥは、光電変換によって生成された電荷量に応じた信号（光信号と称する）と、光電変換によって生成された電荷がリセットされたとき信号（暗信号と称する）とを出力する。カラムアンプＣＡＭＰは、これらの光信号および暗信号をサンプル・ホールドし、光信号と暗信号との差信号を増幅して出力する。光信号と暗信号との差分に基づいて画像信号を得る動作はＣＤＳ（Correlated  Double  Sampling）動作と呼ばれる。
【００２２】
Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して、デジタルビット列を出力する。
【００２３】
制御部２０は、垂直走査回路２２と制御論理回路２１とを含む。垂直走査回路２２は、信号生成回路２３と、画素アレイ１０の各行の行信号線に対応して設けられたバッファ回路Ｂ１〜Ｂ６とを含む。信号生成回路２３は、制御論理回路２１の指令に基づいて、制御信号φＴＸ，φＲＳＴ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ，φＳＷｓｏを出力する。出力された制御信号φＴＸ，φＲＳＴ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ，φＳＷｓｏは、行ごとにバッファ回路Ｂ１〜Ｂ６で増幅されて各行信号線に供給される。
【００２４】
制御論理回路２１は、信号生成回路２３を制御するとともに、プリチャージ部２５および切替部３０に供給する制御信号φＰＲＥ，φＡＤＤ，φＬＩＮＥ１，φＬＩＮＥ２を生成する。制御論理回路２１は、さらに、各列信号線ＣＬに対応して設けられたＡ／Ｄ変換器ＡＤＣから出力されたデジタルビット列を受けて、固体撮像装置１の外部に出力する。
【００２５】
図２は、第ｍ行、第ｎ列目の画素ＰＥ（ｍ，ｎ）の構成を示す回路図である。図１の画素アレイ１０を構成する画素ＰＥはいずれも同じ構成を有しているので、図２には画素ＰＥ（ｍ，ｎ）の構成が代表として示される。図２に示すように、画素ＰＥ（ｍ，ｎ）は、撮像部１１と、切替部１２と、容量素子Ｃｄ，Ｃｓとを含む。
【００２６】
撮像部１１は、ＭＯＳトランジスタなどの半導体素子によって構成される。具体的には、撮像部１１は、フォトダイオードＰＤと、転送トランジスタＴＸと、フローティングディフュージョンＦＤと、増幅トランジスタＡＭＩと、リセットトランジスタＲＳＴと、電流源ＩＳＳとを含む。
【００２７】
フォトダイオードＰＤは、光電変換によって受光量に応じた電荷を生成する。フォトダイオードに代えてフォトトランジスタなどのその他の光電変換素子を用いてもよい。転送トランジスタＴＸは、フォトダイオードＰＤのカソードとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸは、そのゲート電極に供給された制御信号φＴＸに応答して、フォトダイオードＰＤで生成された電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、半導体基板上に形成された高濃度の不純物領域であり、電気的に浮遊状態となっており、転送トランジスタＴＸから転送された電荷を蓄積する。フローティングディフュージョンＦＤの電位は、蓄積された電荷量に応じて決まる。増幅トランジスタＡＭＩは、そのドレイン電極が電源ノードＶＣＣに接続され、そのゲート電極がフローティングディフュージョンＦＤに接続され、そのソース電極が撮像部１１の出力ノード１３として電流源ＩＳＳに接続される。増幅トランジスタＡＭＩによってソースフォロアが構成されるので、増幅トランジスタＡＭＩのソース電極（出力ノード１３）には、フローティングディフュージョンＦＤの電位に応じた電圧が生じる。リセットトランジスタＲＳＴは、電源ノードＶＣＣとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＲＳＴは、そのゲート電極に供給された制御信号φＲＳＴに応答してフローティングディフュージョンＦＤを空乏化することによって、フローティングディフュージョンＦＤの電圧をリセットする。
【００２８】
切替部１２は、ＭＯＳトランジスタによって構成されたスイッチトランジスタＳＷｄｉ，ＳＷｓｉ，ＳＷｄｉ，ＳＷｄｏを含む。スイッチトランジスタＳＷｄｉ，ＳＷｄｏは、この順で、撮像部１１の出力ノード１３と対応の列信号線ＣＬ（ｎ）との間に直列に接続される。スイッチトランジスタＳＷｄｉ，ＳＷｄｏの接続ノード１４と接地ノードＧＮＤとの間に容量素子Ｃｄが設けられる。スイッチトランジスタＳＷｄｉのゲート電極には制御信号φＳＷｄｉが供給され、スイッチトランジスタＳＷｄｏのゲート電極には制御信号φＳＷｄｏ（ｍ）が供給される。スイッチトランジスタＳＷｓｉ，ＳＷｓｏは、この順で、撮像部１１の出力ノード１３と対応の列信号線ＣＬ（ｎ）との間に直列に接続される。スイッチトランジスタＳＷｓｉ，ＳＷｓｏの接続ノード１５と接地ノードＧＮＤとの間に容量素子Ｃｓが設けられる。スイッチトランジスタＳＷｓｉのゲート電極には制御信号φＳＷｓｉが供給され、スイッチトランジスタＳＷｓｏのゲート電極には制御信号φＳＷｓｏ（ｍ）が供給される。
【００２９】
容量素子Ｃｄ，Ｃｓは、それぞれ、撮像部１１から出力された暗信号、光信号を保持するために設けられる。暗信号を容量素子Ｃｄに保持する場合には、リセットトランジスタＲＳＴによってフローティングディフュージョンＦＤの電圧をリセットした後に、スイッチトランジスタＳＷｄｉをオン状態にする。これによって、リセット時の増幅トランジスタＡＭＩの出力電圧と容量素子Ｃｄの電圧とを等しくすることができる。光信号を容量素子Ｃｓに保持する場合には、転送トランジスタＴＸによってフォトダイオードＰＤに発生した電荷をフローティングディフュージョンＦＤに転送した後に、スイッチトランジスタＳＷｓｉをオン状態にする。これによって、光電変換によって生成された電荷量に応じた増幅トランジスタＡＭＩの出力電圧と容量素子Ｃｓの電圧とを等しくすることができる。以上の動作は、各画素ＰＥで並行して行なうことができるので、グローバル電子シャッタが実現される。
【００３０】
上記の容量素子Ｃｄ，Ｃｓの構造は特に限定されない。たとえば、２層のポリシリコン層で酸化膜を挟んだダブル・ポリキャパシタの構造であってもよいし、２層の金属層で絶縁層を挟んだメタル−メタル・キャパシタの構造であってもよい。もしくは、ＭＯＳトランジスタのゲート電極と拡散層との間をキャパシタとして利用してもよい。
【００３１】
従来の一般的なＣＭＯＳ固体撮像装置には、上記の容量素子Ｃｄ，Ｃｓが設けられていない。従来の構成でも、短時間であればフローティングディフュージョンＦＤに電荷を保持しておくことは可能であるが、たとえば、毎秒１６フレームの動画像を撮影するために１／１６秒間、フローティングディフュージョンＦＤに電荷を保持しようとすると漏れ電流などのノイズが増大してしまう。したがって、従来のＣＭＯＳ固体撮像装置ではグローバル電子シャッタを実現することは困難と考えられていた。実施の形態１の固体撮像装置１では、暗信号および光信号を保持する容量素子Ｃｄ，Ｃｓを各画素に設けることによってグローバル電子シャッタを実現することができる。
【００３２】
一方、図２の画素ＰＥ（ｍ，ｎ）において、容量素子Ｃｄに保持された暗信号を読み出す場合には、制御信号φＳＷｄｏ（ｍ）をハイレベルに活性化することによってスイッチトランジスタＳＷｄｏをオン状態にする。容量素子Ｃｓに保持された光信号を読み出す場合には、制御信号φＳＷｓｏ（ｍ）をハイレベルに活性化することによってスイッチトランジスタＳＷｓｏをオン状態にする。図３、図４で説明するように、同一列の所定数のスイッチトランジスタＳＷｄｏを同時にオン状態にすることによって、容量素子Ｃｄに保持された暗信号を加算して読み出すことができる。同様に、同一列の画素で所定数のスイッチトランジスタＳＷｓｏを同時にオン状態にすることによって、容量素子Ｃｓに保持された光信号を加算して読み出すことができる。
【００３３】
次に、図３、図４のタイミング図を参照して固体撮像装置１の動作について説明する。固体撮像装置１は、動作モードとして全画素読出モードと加算読出モードとを有する。全画素読出モードでは、各画素の容量素子Ｃｄ，Ｃｓに保持された暗信号および光信号が行ごとに個別に読み出される。加算読出モードでは、各画素の容量素子Ｃｄ，Ｃｓに保持された暗信号および光信号が所定数の画素ごとに加算して読み出される。図１の固体撮像装置１の場合には、行方向に２個、列方向に２個（２×２）の合計４個の画素の加算読出が行なわれる。
【００３４】
図３は、全画素読出モードにおける固体撮像装置１の動作を説明するためのタイミング図である。図３には、図１の垂直走査回路２２から出力される制御信号φＲＳＴ，φＴＸ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ（１），φＳＷｓｏ（１），φＳＷｄｏ（２），φＳＷｓｏ（２）の各パルス波形と、プリチャージ部２５および切替部３０に設けられた水平信号線に供給される制御信号φＰＲＥ，φＡＤＤ，φＬＩＮＥ１，φＬＩＮＥ２の各パルス波形とが示される。制御信号φＳＷｄｏ，φＳＷｓｏについては、第１行目と第２行目の信号のみが示されている。
【００３５】
全画素読出モードでは、制御信号φＡＤＤが常にロー（Ｌ）レベル（非活性状態）であり、制御信号φＬＩＮＥ１，φＬＩＮＥ２が常にハイ（Ｈ）レベル（活性状態）である。これによって、切替部３０のスイッチトランジスタＴａｄｄはオフ状態になり、スイッチトランジスタＴｌｉｎｅはオン状態になる。
【００３６】
図１〜図３を参照して、図３の時刻ｔ１０から時刻ｔ２０の間、垂直走査回路２２から出力される制御信号φＲＳＴ，φＴＸがハイレベル（活性状態）になる（この間、垂直走査回路２２から出力される他の制御信号は全てローレベル（非活性状態）である）。これによって、画素アレイ１０を構成する各画素ＰＥにおいて、転送トランジスタＴＸおよびリセットトランジスタＲＳＴがオン状態になるので、フォトダイオードＰＤで生成された電荷およびフローティングディフュージョンＦＤに蓄積された電荷がリセットされる。
【００３７】
次の時刻ｔ２０に制御信号φＲＳＴ，φＴＸがローレベルになる。時刻ｔ２０から時刻ｔ３０の間、垂直走査回路２２から出力される全ての制御信号がローレベルであるので、、各画素において、撮像部１１を構成するトランジスタＴＸ，ＲＳＴ，ＳＷｄｉ，ＳＷｓｉ，ＳＷｄｏ，ＳＷｓｏがオフ状態になる。この結果、フォトダイオードＰＤには、光電変換によって受光量に応じた電荷が生成されて蓄積される。
【００３８】
次の時刻ｔ３０から時刻ｔ３１の間、制御信号φＲＳＴが活性化されることによって、各画素においてリセットトランジスタＲＳＴがオン状態になる。続く時刻ｔ３１から時刻ｔ３２の間、制御信号φＳＷｄｉが活性化されることによって、各画素においてスイッチトランジスタＳＷｄｉがオン状態になる。この結果、リセット状態のフローティングディフュージョンＦＤの電位に応じた増幅トランジスタＡＭＩの出力電圧（暗信号）が、容量素子Ｃｄに保持される。
【００３９】
次の時刻ｔ３２から時刻ｔ３３の間、制御信号φＴＸが活性化されることによって転送トランジスタＴＸがオン状態になる。これによって、時刻ｔ２０以降にフォトダイオードＰＤで生成され蓄積された電荷がフローティングディフュージョンＦＤに転送される。続く時刻ｔ３３から時刻ｔ３４の間、制御信号φＳＷｓｉが活性化されることによって、各画素においてスイッチトランジスタＳＷｓｉがオン状態になる。この結果、フローティングディフュージョンＦＤに蓄積された電荷量に応じた増幅トランジスタＡＭＩの出力電圧（光信号）が、容量素子Ｃｓに保持される。以上の時刻ｔ３０から時刻ｔ３４の動作は各画素において同時に実行されるので、グローバル電子シャッタが実行されることになる。
【００４０】
次の時刻ｔ４０から時刻ｔ５０の間で、画素アレイ１０の第１行目の各画素の暗信号および光信号が読み出される。まず、時刻ｔ４１から時刻ｔ４２の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００４１】
次の時刻ｔ４２から時刻ｔ４３の間で制御信号φＳＷｄｏ（１）が活性化されることによって、画素アレイ１０の第１行目の各画素において、スイッチトランジスタＳＷｄｏがオン状態になる。この結果、第１行目の各画素の容量素子Ｃｄに保持された電圧（暗信号）に応じて各列信号線ＣＬの電圧が変化する。変化後の各列信号線ＣＬの電圧が各カラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００４２】
次の時刻ｔ４３から時刻ｔ４４の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００４３】
次の時刻ｔ４４から時刻ｔ４５の間で制御信号φＳＷｓｏ（１）が活性化されることによって、画素アレイ１０の第１行目の各画素において、スイッチトランジスタＳＷｓｏがオン状態になる。この結果、第１行目の各画素の容量素子Ｃｓに保持された電圧（光信号）に応じて各列信号線ＣＬの電圧が変化する。変化後の各列信号線ＣＬの電圧が各カラムアンプＣＡＭＰによってサンプル・ホールドされる。各カラムアンプＣＡＭＰは、サンプル・ホールドした光信号に対応する電圧と暗信号に対応する電圧との差分を増幅して出力する。各Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して制御論理回路２１に出力する。以上で第１行目の各画素で生成された画像信号の読出が完了する。
【００４４】
次の時刻ｔ５０から時刻ｔ６０の間で、画素アレイ１０の第２行目に各画素の暗信号および光信号が読み出される。この読出動作は、上述の第１行目の画像信号の読出動作と同様であるので以下簡単に説明する。まず、時刻ｔ５１から時刻ｔ５２の間で制御信号φＰＲＥが活性化されることによって、各列信号線ＣＬが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。次の時刻ｔ５２から時刻ｔ５３の間で制御信号φＳＷｄｏ（２）が活性化されることによって、第２行目の各画素の容量素子Ｃｄに保持された暗信号が読み出され、各列のカラムアンプＣＡＭＰによってサンプル・ホールドされる。次の時刻ｔ５３から時刻ｔ５４の間で制御信号φＰＲＥが活性化されることによって、各列信号線ＣＬが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。次の時刻ｔ５４からｔ５５の間で制御信号φＳＷｓｏ（２）が活性化されることによって、第２行目の各画素の容量素子Ｃｓに保持された光信号が読み出され、各列のカラムアンプＣＡＭＰによってサンプル・ホールドされる。各カラムアンプＣＡＭＰは、サンプル・ホールドした光信号に対応する電圧と暗信号に対応する電圧との差分を増幅して出力する。各Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して制御論理回路２１に出力する。
【００４５】
以上で第２行目の各画素で生成された画像信号の読出が完了する。第３行目以降から最終行までについて上記の動作が繰返されることによって、画素アレイ１０の各画素で生成された画像信号の読出が終了する。
【００４６】
図４は、加算読出モードにおける固体撮像装置１の動作を説明するためのタイミング図である。図４には、図１の垂直走査回路２２から出力される制御信号φＲＳＴ，φＴＸ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ（１），φＳＷｓｏ（１），φＳＷｄｏ（２），φＳＷｓｏ（２）の各パルス波形と、プリチャージ部２５および切替部３０に設けられた水平信号線に供給される制御信号φＰＲＥ，φＡＤＤ，φＬＩＮＥ１，φＬＩＮＥ２の各パルス波形とが示される。制御信号φＳＷｄｏ，φＳＷｓｏについては、第１行目と第２行目の信号のみが示されている。
【００４７】
加算読出モードでは、制御信号φＡＤＤが常にハイ（Ｈ）レベルであり、制御信号φＬＩＮＥ１が常にハイ（Ｈ）レベルであり、φＬＩＮＥ２が常にロー（Ｌ）レベルである。これによって、切替部３０のスイッチトランジスタＴａｄｄはオン状態になり、奇数列のスイッチトランジスタＴｌｉｎｅはオン状態になり、偶数列のスイッチトランジスタＴｌｉｎｅはオフ状態になる。
【００４８】
図１、図２、図４を参照して、図４の時刻ｔ１０から時刻ｔ４０までの間は、図３の場合と同じであるので説明を繰返さない。時刻ｔ４０の時点で画素アレイ１０を構成する各画素の容量素子Ｃｄには暗信号が保持され、容量素子Ｃｓには光信号が保持されている。
【００４９】
次の時刻ｔ４０から時刻ｔ５０の間で、画素アレイ１０の第１行目および第２行目の各画素で生成された暗信号および光信号がそれぞれ４個ずつに加算して読み出される。まず、時刻ｔ４１から時刻ｔ４２の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００５０】
次の時刻ｔ４２から時刻ｔ４３の間で制御信号φＳＷｄｏ（１），φＳＷｄｏ（２）が活性化されることによって、画素アレイ１０の第１行目および第２行目の各画素において、スイッチトランジスタＳＷｄｏがオン状態になる。このとき、第１列目の列信号線ＣＬ（１）と第２列目の列信号線ＣＬ（２）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第１、２列目の列信号線ＣＬ（１），ＣＬ（２）の電圧は、４個の画素ＰＥ（１，１），ＰＥ（１，２），ＰＥ（２，１），ＰＥ（２，２）の各暗信号を平均化した電圧になる。この平均化された電圧が第１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる（２列目のスイッチトランジスタＴｌｉｎｅはオフ状態であるので、第２列目のカラムアンプＣＡＭＰは用いられない）。同様に第２ｉ−１列目の列信号線ＣＬ（２ｉ−１）と第２ｉ列目の列信号線ＣＬ（２ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第２ｉ−１列目および第２ｉ列目の列信号線ＣＬ（２ｉ−１），ＣＬ（２ｉ）の電圧は、４個の画素ＰＥ（１，２ｉ−１），ＰＥ（１，２ｉ），ＰＥ（２，２ｉ−１），ＰＥ（２，２ｉ）の各暗信号を平均化した電圧になる。この平均化された電圧が第２ｉ−１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００５１】
次の時刻ｔ４３から時刻ｔ４４の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００５２】
次の時刻ｔ４４から時刻ｔ４５の間で制御信号φＳＷｓｏ（１），φＳＷｓｏ（２）が活性化されることによって、画素アレイ１０の第１行目および第２行目の各画素において、スイッチトランジスタＳＷｓｏがオン状態になる。このとき、第１列目の列信号線ＣＬ（１）と第２列目の列信号線ＣＬ（２）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第１、２列目の列信号線ＣＬ（１），ＣＬ（２）の電圧は、４個の画素ＰＥ（１，１），ＰＥ（１，２），ＰＥ（２，１），ＰＥ（２，２）の各光信号を平均化した電圧になる。この平均化された電圧が第１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。同様に第２ｉ−１列目の列信号線ＣＬ（２ｉ−１）と第２ｉ列目の列信号線ＣＬ（２ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第２ｉ−１列目および第２ｉ列目の列信号線ＣＬ（２ｉ−１），ＣＬ（２ｉ）の電圧は、４個の画素ＰＥ（１，２ｉ−１），ＰＥ（１，２ｉ），ＰＥ（２，２ｉ−１），ＰＥ（２，２ｉ）の各光信号を平均化した電圧になる。この平均化された電圧が第２ｉ−１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００５３】
奇数列の各カラムアンプＣＡＭＰは、サンプル・ホールドした光信号に対応する電圧と暗信号に対応する電圧との差分を増幅して出力する。奇数列の各Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して出力する。以上で第１行目および第２行目の各画素で生成された画像信号の加算読出が完了する。第３行目以降についても同様に、第２ｊ−１行目と第２ｊ行目（ただし、ｊは２以上の整数）の各画素が２列ごとに加算読出される。以上によって、画素アレイ１０の加算読出が完了する。
【００５４】
図５は、図２に示す画素ＰＥ（ｍ，ｎ）の変形例の構成を示す回路図である。図５の画素ＰＥＡ（ｍ，ｎ）において、切替部１６の構成が図２の切替部１２と異なる。図５に示すように、切替部１６は、ＭＯＳトランジスタで構成されるスイッチトランジスタＳＷｉ，ＳＷｏ，ＳＷｄ，ＳＷｓを含む。スイッチトランジスタＳＷｉ，ＳＷｏはこの順で撮像部１１の出力ノード１３と対応の列信号線ＣＬ（ｎ）との間に直列に接続される。スイッチトランジスタＳＷｉ，ＳＷｏの接続ノード１７と容量素子Ｃｄの第１の端子との間にスイッチトランジスタＳＷｄが接続される。容量素子Ｃｄの第２の端子は接地ノードＧＮＤに接続される。さらに、接続ノード１７と容量素子Ｃｓの第１の端子との間にスイッチトランジスタＳＷｓが接続される。容量素子Ｃｓの第２の端子は接地ノードＧＮＤに接続される。スイッチトランジスタＳＷｉ，ＳＷｄ，ＳＷｓ，ＳＷｏの各制御電極には、画素アレイ１０の列ごとに設けられた４本の行信号線によって、制御信号φＳＷｉ，φＳＷｄ，φＳＷｓ，φＳＷｏ（ｍ）が供給される。制御信号φＳＷｉ，φＳＷｄ，φＳＷｓは各行で共通の信号であり、φＳＷｏ（ｍ）は各行で別々の信号である。
【００５５】
暗信号を容量素子Ｃｄに保持する場合には、リセットトランジスタＲＳＴによってフローティングディフュージョンＦＤの電圧をリセットした後に、制御信号φＳＷｉ、φＳＷｄを活性化することによってスイッチトランジスタＳＷｉ，ＳＷｄをオン状態にする。光信号を容量素子Ｃｓに保持する場合には、転送トランジスタＴＸによってフォトダイオードＰＤに発生した電荷をフローティングディフュージョンＦＤに転送した後に、制御信号φＳＷｉ，φＳＷｓを活性化することによってスイッチトランジスタＳＷｉ，ＳＷｓをオン状態にする。容量素子Ｃｄに保持された暗信号を読み出す場合には、制御信号φＳＷｄ，φＳＷｏ（ｍ）を活性化することによってスイッチトランジスタＳＷｄ，ＳＷｏをオン状態にする。容量素子Ｃｓに保持された光信号を読み出す場合には、制御信号φＳＷｓ，φＳＷｏ（ｍ）を活性化することによってスイッチトランジスタＳＷｓ，ＳＷｏをオン状態にする。図５のその他の点については図２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５６】
各画素ＰＥに設けられた切替部１２，１６の構成は、図２、図５に示した場合に限られない。容量素子Ｃｄ，Ｃｓの各第１の端子が撮像部１１の出力ノード１３に接続された状態、対応の列信号線ＣＬに接続された状態、および各第１の端子が出力ノード１３および対応の列信号線ＣＬの両方に非接続の状態のいずれか１つの状態に切替えることができれば、切替部の構成はどのような構成であってもよい。
【００５７】
以上のとおり、実施の形態１の固体撮像装置１によれば、各画素ＰＥに容量素子Ｃｄ，Ｃｓを設けることによってグローバル電子シャッタを実現することができる。さらに、容量素子Ｃｄ，Ｃｓの接続を切替える切替部１２または１６を各画素ＰＥに設けることによって、同一列に設けられた所定数の画素について画素加算を行なうことができる。さらに、所定数の列信号線ＣＬを相互に電気的に接続する切替部３０を設けることによって、互いに異なる列に設けられた所定数の画素について画素加算を行なうことができる。
【００５８】
＜実施の形態２＞
図６は、この発明の実施の形態２による固体撮像装置２の構成を示す回路図である。図６の固体撮像装置２は、図１の切替部３０に代えて切替部３１を含む点で、図１の固体撮像装置１と異なる。さらに、図６の切替部３１に供給される制御信号が、図１の切替部３０に供給される制御信号と異なる。その他の点については図６の固体撮像装置２は図１の固体撮像装置１と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５９】
列信号線ＣＬの本数をＮ本とすると、図６に示す切替部３１は、Ｎ−１個のスイッチトランジスタＴａｄｄ１，Ｔａｄｄ２，…，ＴａｄｄＮ−１と、Ｎ個のスイッチトランジスタＴｌｉｎｅ１，Ｔｌｉｎｅ２，…，ＴｌｉｎｅＮとを含む。第１番目のスイッチトランジスタＴａｄｄ１は、第１列目の列信号線ＣＬ（１）と第２列目の列信号線ＣＬ（２）とに接続される。同様に、第ｐ番目（ｐは１以上Ｎ−１以下の整数）のスイッチトランジスタＴａｄｄｐは第ｐ列目の列信号線ＣＬ（ｐ）と第ｐ＋１列目の列信号線ＣＬ（ｐ＋１）とに接続される。スイッチトランジスタＴａｄｄ１〜ＴａｄｄＮ−１のゲート電極には、それぞれ制御信号φＡＤＤ１〜φＡＤＤＮ−１が行信号線を介して供給される。
【００６０】
スイッチトランジスタＴｌｉｎｅ１〜ＴｌｉｎｅＮは、それぞれ列信号線ＣＬ（１）〜ＣＬ（Ｎ）に挿入される。各スイッチトランジスタＴｌｉｎｅは、対応の列信号線ＣＬに設けれたカラムアンプＣＡＭＰの入力ノードと、対応の列信号線ＣＬとスイッチトランジスタＴａｄｄとを接続する接続ノードとの間に設けられる。スイッチトランジスタＴｌｉｎｅ１〜ＴｌｉｎｅＮのゲート電極には、制御信号φＬＩＮＥ１〜φＬＩＮＥＮがそれぞれ供給される。
【００６１】
上記の構成によれば、画素加算を行なうときの行方向の画素数を変更することができる。たとえば、２行２列の４個の画素ＰＥについて画素加算を行なう場合のように２列分の画像信号を平均化する場合には、奇数番目のスイッチトランジスタＴａｄｄ１，Ｔａｄｄ３，…をオン状態にし、偶数番目のスイッチトランジスタＴａｄｄ２，Ｔａｄｄ４，…をオフ状態にする。さらに、奇数列の列信号線ＣＬに設けられたスイッチトランジスタＴｌｉｎｅ１，Ｔｌｉｎｅ３，…をオン状態にし、偶数列の列信号線ＣＬに設けられたスイッチトランジスタＴｌｉｎｅ２，Ｔｌｉｎｅ４，…をオフ状態にする。スイッチトランジスタＴｌｉｎｅについては、逆に、奇数列の列信号線ＣＬに設けられたスイッチトランジスタＴｌｉｎ１，Ｔｌｉｎｅ３，…をオフ状態にし、偶数列の列信号線ＣＬに設けられたスイッチトランジスタをオン状態にしてもよい。
【００６２】
３行３列の９個の画素ＰＥについて画素加算を行なう場合のように３列分の画像信号を平均化する場合には、第１，２，４，５，７，８，…番目のスイッチトランジスタＴａｄｄをオン状態にし、第３，６，９，…番目のトランジスタオフ状態にする。さらに、第１，４，７，…番目のスイッチトランジスタＴｌｉｎｅをオン状態にし、その他のスイッチトランジスタＴｌｉｎｅをオフ状態にする。
【００６３】
＜実施の形態３＞
実施の形態３では、カラー撮像方式の固体撮像装置の例について説明する。
【００６４】
図７は、この発明の実施の形態３による固体撮像装置３の構成を示す回路図である。図７の固体撮像装置３において、画素アレイ１０Ａの構成、画素アレイ１０Ａに供給される制御信号、切替部３２の構成、および切替部３２に供給される制御信号が図１の固体撮像装置１と異なる。
【００６５】
画素アレイ１０Ａは、各画素ＰＥの受光面上に形成されたカラーフィルタをさらに含む点で図１の画素アレイ１０と異なる。図７の場合カラーフィルタの配列はベイヤー方式である。すなわち、画素アレイ１０Ａの奇数行には赤色フィルタ（Ｒ）と緑色フィルタ（Ｇｒ）とが交互に配列され、偶数行には緑色フィルタ（Ｇｂ）と青色フィルタ（Ｂ）とが交互に配列される。各画素ＰＥの回路構成は図２の場合と同じである。
【００６６】
画素アレイ１０Ａの各行には、制御信号φＲＳＴ，φＴＸ，φＳＷｄｉ，φＳＷｄｏを供給するための４本の行信号線が設けられる。制御信号φＲＳＴ，φＴＸ，φＳＷｄｉ，φＳＷｄｏは各行で共通である。この点は図１の場合と同じであるので、図７では図示を省略している。
【００６７】
画素アレイ１０Ａの奇数行には、さらに、制御信号φＳＷｄｏ＿ｒ，φＳＷｓｏ＿ｒ，φＳＷｄｏ＿ｇｒ，φＳＷｓｏ＿ｇｒを供給する４本の行信号線が設けられる。制御信号φＳＷｄｏ＿ｒ，φＳＷｓｏ＿ｒを供給する信号線は、赤色フィルタ（Ｒ）が設けられた画素ＰＥのスイッチトランジスタＳＷｄｏ，ＳＷｓｏのゲート電極にそれぞれ接続される。制御信号φＳＷｄｏ＿ｇｒ，φＳＷｓｏ＿ｇｒを供給する信号線は、緑色フィルタ（Ｇｒ）が設けられた画素ＰＥのスイッチトランジスタＳＷｄｏ，ＳＷｓｏのゲート電極にそれぞれ接続される。画素アレイ１０Ａの偶数行には、さらに、制御信号φＳＷｄｏ＿ｂ，φＳＷｓｏ＿ｂ，φＳＷｄｏ＿ｇｂ，φＳＷｓｏ＿ｇｂを供給する４本の行信号線が設けられる。制御信号φＳＷｄｏ＿ｂ，φＳＷｓｏ＿ｂを供給する信号線は、青色フィルタ（Ｂ）が設けられた画素ＰＥのスイッチトランジスタＳＷｄｏ，ＳＷｓｏのゲート電極にそれぞれ接続される。制御信号φＳＷｄｏ＿ｇｂ，φＳＷｓｏ＿ｇｂを供給する信号線は、緑色フィルタ（Ｇｂ）が設けられた画素ＰＥのスイッチトランジスタＳＷｄｏ，ＳＷｓｏのゲート電極にそれぞれ接続される。これらの制御信号は列ごとに異なるので、図７に示すように信号名の後に（行番号）を付記して区別している。
【００６８】
切替部３２は、ＭＯＳトランジスタによって構成される複数のスイッチトランジスタＴａｄｄ，Ｔｌｉｎｅと、制御信号φＡＤＤ１，φＡＤＤ２，φＬＩＮＥ１，φＬＩＮＥ２を供給する４本の行信号線とを含む。
【００６９】
図７に示すように、第１番目のスイッチトランジスタＴａｄｄは、第１列目の列信号線ＣＬ（１）と第３列目の列信号線ＣＬ（３）とに接続される。第２番目のスイッチトランジスタＴａｄｄは、第２列目の列信号線ＣＬ（２）と第４列目の列信号線ＣＬ（４）とに接続される。同様に、第２ｉ−１番目（ｉは１以上の整数）のスイッチトランジスタＴａｄｄは、第４ｉ−３列目の列信号線ＣＬ（４ｉ−３）と第４ｉ−１列目の列信号線ＣＬ（４ｉ−１）とに接続される。第２ｉ番目（ｉは１以上の整数）のスイッチトランジスタＴａｄｄは、第４ｉ−２列目の列信号線ＣＬ（４ｉ−２）と第４ｉ列目の列信号線ＣＬ（４ｉ）とに接続される。奇数番目（第２ｉ−１番目）のスイッチトランジスタＴａｄｄのゲート電極には制御信号φＡＤＤ１が供給される。偶数番目（第２ｉ番目）のスイッチトランジスタＴａｄｄのゲート電極には制御信号φＡＤＤ２が供給される。
【００７０】
スイッチトランジスタＴｌｉｎｅは、各列信号線ＣＬに挿入される。各スイッチトランジスタＴｌｉｎｅは、対応の列信号線ＣＬに設けられたカラムアンプＣＡＭＰの入力ノードと、対応の列信号線ＣＬとスイッチトランジスタＴａｄｄとを接続する接続ノードとの間に設けられる。第１、第２列目の列信号線ＣＬ（１），ＣＬ（２）に設けられたスイッチトランジスタＴｌｉｎｅには、制御信号φＬＩＮＥ１が供給される。第３、第４列目の列信号線ＣＬ（３），ＣＬ（４）に設けられたスイッチトランジスタＴｌｉｎｅのゲート電極には、制御信号φＬＩＮＥ２が供給される。同様に、第４ｉ−３、第４ｉ−２列目（ｉは１以上の整数）の列信号線ＣＬ（４ｉ−３），ＣＬ（４ｉ−２）に設けられたスイッチトランジスタＴｌｉｎｅのゲート電極には、制御信号φＬＩＮＥ１が供給される。第４ｉ−１、第４ｉ列目（ｉは１以上の整数）の列信号線ＣＬ（４ｉ−１），ＣＬ（４ｉ）に設けられたスイッチトランジスタＴｌｉｎｅのゲート電極には、制御信号φＬＩＮＥ２が供給される。
【００７１】
次に、固体撮像装置３の動作について説明する。固体撮像装置３は、動作モードとして全画素読出モードと加算読出モードとを有する。
【００７２】
全画素読出モードでは、制御信号φＡＤＤ１，φＡＤＤ２が常にロー（Ｌ）レベル（非活性状態）であり、制御信号φＬＩＮＥ１，φＬＩＮＥ２が常にハイ（Ｈ）レベル（活性状態）である。これによって、切替部３０のスイッチトランジスタＴａｄｄはオフ状態になり、スイッチトランジスタＴｌｉｎｅはオン状態になる。全画素読出モードにおける固体撮像装置３の動作は図３の場合と同様であるので説明を繰返さない。ただし、図３の制御信号φＳＷｄｏ，φＳＷｓｏについては、固体撮像装置３の場合には、カラーフィルタの色ごとに異なる制御信号が用いられる。
【００７３】
一方、加算読出モードでは、カラーフィルタの色ごとに２行２列分の４個の画素の信号が加算される。
【００７４】
図８は、加算読出モードにおける固体撮像装置３の動作を説明するためのタイミング図である。図８には、図７の垂直走査回路２２から出力される制御信号φＲＳＴ，φＴＸ，φＳＷｄｉ，φＳＷｓｉ，φＳＷｄｏ＿ｇｒ（１），φＳＷｓｏ＿ｇｒ（１），φＳＷｄｏ＿ｒ（１），φＳＷｓｏ＿ｒ（１），φＳＷｄｏ＿ｇｂ（２），φＳＷｓｏ＿ｇｂ（２），φＳＷｄｏ＿ｂ（２），φＳＷｓｏ＿ｂ（２），φＳＷｄｏ＿ｇｒ（３），φＳＷｓｏ＿ｇｒ（３），φＳＷｄｏ＿ｒ（３），φＳＷｓｏ＿ｒ（３），φＳＷｄｏ＿ｇｂ（４），φＳＷｓｏ＿ｇｂ（４），φＳＷｄｏ＿ｂ（４），φＳＷｓｏ＿ｂ（４）の各パルス波形と、プリチャージ部２５および切替部３２に設けられた水平信号線に供給される制御信号φＰＲＥ，φＡＤＤ１，φＡＤＤ２，φＬＩＮＥ１，φＬＩＮＥ２の各パルス波形とが示される。制御信号φＳＷｄｏ＿ｇｒ，φＳＷｓｏ＿ｇｒ，φＳＷｄｏ＿ｒ，φＳＷｓｏ＿ｒについては第１行目と第３行目の信号のみが示され、制御信号φＳＷｄｏ＿ｇｂ，φＳＷｓｏ＿ｇｂ，φＳＷｄｏ＿ｂ，φＳＷｓｏ＿ｂについては第２行目と第４行目の信号のみが示されている。
【００７５】
加算読出モードでは、制御信号φＡＤＤ１，φＡＤＤ２が常にハイ（Ｈ）レベルであり、制御信号φＬＩＮＥ１が常にハイ（Ｈ）レベルであり、φＬＩＮＥ２が常にロー（Ｌ）レベルである。これによって、切替部３２のスイッチトランジスタＴａｄｄ１，Ｔａｄｄ２はオン状態になり、第４ｉ−３列目、第４ｉ−２列目（ｉは１以上の整数）のスイッチトランジスタＴｌｉｎｅはオン状態になり、第４ｉ−１列目、第４ｉ列目のスイッチトランジスタＴｌｉｎｅはオフ状態になる。
【００７６】
図２、図７、図８を参照して、図８の時刻ｔ１０から時刻ｔ４０までの間は、図３の場合と同じであるので説明を繰返さない。時刻ｔ４０の時点で画素アレイ１０Ａを構成する各画素ＰＥの容量素子Ｃｄには暗信号が保持され、容量素子Ｃｓには光信号が保持されている。
【００７７】
次の時刻ｔ４０から時刻ｔ５０の間で、画素アレイ１０Ａの第１、第３行目の各画素で生成された光信号および暗信号が、赤色フィルタ（Ｒ）の設けられた４個の画素ＰＥごと、および緑色フィルタ（Ｇｒ）の設けられた４個の画素ＰＥごとにそれぞれ加算して読み出される。まず、時刻ｔ４１から時刻ｔ４２の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００７８】
次の時刻ｔ４２から時刻ｔ４３の間で制御信号φＳＷｄｏ＿ｇｒ（１），φＳＷｄｏ＿ｒ（１），φＳＷｄｏ＿ｇｒ（３），φＳＷｄｏ＿ｒ（３）が活性化されることによって、画素アレイ１０Ａの第１行目および第３行目の各画素において、スイッチトランジスタＳＷｄｏがオン状態になる。このとき、第１列目の列信号線ＣＬ（１）と第３列目の列信号線ＣＬ（３）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第１、第３列目の列信号線ＣＬ（１），ＣＬ（３）の電圧は、赤色フィルタ（Ｒ）が設けられた４個の画素ＰＥ（１，１），ＰＥ（１，３），ＰＥ（３，１），ＰＥ（３，３）の各暗信号を平均化した電圧になる。この平均化された電圧が第１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる（第３列目のスイッチトランジスタＴｌｉｎｅはオフ状態であるので、第３列目のカラムアンプＣＡＭＰは用いられない）。第２列目の列信号線ＣＬ（２）と第４列目の列信号線ＣＬ（４）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第２、第４列目の列信号線ＣＬ（２），ＣＬ（４）の電圧は、緑色フィルタ（Ｇｒ）が設けられた４個の画素ＰＥ（１，２），ＰＥ（１，４），ＰＥ（３，２），ＰＥ（３，４）の各暗信号を平均化した電圧になる。この平均化された電圧が第２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる（第４列目のスイッチトランジスタＴｌｉｎｅはオフ状態であるので、第４列目のカラムアンプＣＡＭＰは用いられない）。
【００７９】
同様に、第４ｉ−３列目の列信号線ＣＬ（４ｉ−３）と第４ｉ−１列目の列信号線ＣＬ（４ｉ−１）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−３列目および第４ｉ−１列目の列信号線ＣＬ（４ｉ−３），ＣＬ（４ｉ−１）の電圧は、赤色フィルタ（Ｒ）が設けられた４個の画素ＰＥ（１，４ｉ−３），ＰＥ（１，４ｉ−１），ＰＥ（３，４ｉ−３），ＰＥ（３，４ｉ−１）の各暗信号を平均化した電圧になる。この平均化された電圧が第４ｉ−３列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。第４ｉ−２列目の列信号線ＣＬ（４ｉ−２）と第４ｉ列目の列信号線ＣＬ（４ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−２列目および第４ｉ列目の列信号線ＣＬ（４ｉ−２），ＣＬ（４ｉ）の電圧は、緑色フィルタ（Ｇｒ）が設けられた４個の画素ＰＥ（１，４ｉ−２），ＰＥ（１，４ｉ），ＰＥ（３，４ｉ−２），ＰＥ（３，４ｉ）の各暗信号を平均化した電圧になる。この平均化された電圧が第４ｉ−２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００８０】
次の時刻ｔ４３から時刻ｔ４４の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００８１】
次の時刻ｔ４４から時刻ｔ４５の間で制御信号φＳＷｓｏ＿ｇｒ（１），φＳＷｓｏ＿ｒ（１），φＳＷｓｏ＿ｇｒ（３），φＳＷｓｏ＿ｒ（３）が活性化されることによって、画素アレイ１０Ａの第１行目および第３行目の各画素において、スイッチトランジスタＳＷｓｏがオン状態になる。このとき、第４ｉ−３列目の列信号線ＣＬ（４ｉ−３）と第４ｉ−１列目の列信号線ＣＬ（４ｉ−１）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−３列目および第４ｉ−１列目の列信号線ＣＬ（４ｉ−３），ＣＬ（４ｉ−１）の電圧は、赤色フィルタ（Ｒ）が設けられた４個の画素ＰＥ（１，４ｉ−３），ＰＥ（１，４ｉ−１），ＰＥ（３，４ｉ−３），ＰＥ（３，４ｉ−１）の各光信号を平均化した電圧になる。この平均化された電圧が第４ｉ−３列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。第４ｉ−２列目の列信号線ＣＬ（４ｉ−２）と第４ｉ列目の列信号線ＣＬ（４ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−２列目および第４ｉ列目の列信号線ＣＬ（４ｉ−２），ＣＬ（４ｉ）の電圧は、緑色フィルタ（Ｇｒ）が設けられた４個の画素ＰＥ（１，４ｉ−２），ＰＥ（１，４ｉ），ＰＥ（３，４ｉ−２），ＰＥ（３，４ｉ）の各光信号を平均化した電圧になる。この平均化された電圧が第４ｉ−２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００８２】
第４ｉ−３列目および第４ｉ−２列目（ただし、ｉは１以上の整数）の各カラムアンプＣＡＭＰは、サンプル・ホールドした光信号に対応する電圧と暗信号に対応する電圧との差分を増幅して出力する。第４ｉ−３列目および第４ｉ−２列目（ただし、ｉは１以上の整数）の各Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して出力する。以上で第１行目および第３行目の各画素で生成された光信号および暗信号の加算読出が完了する。
【００８３】
次の時刻ｔ５０から時刻ｔ６０の間で、画素アレイ１０Ａの第２、第４行目の各画素で生成された光信号および暗信号が、青色フィルタ（Ｂ）が設けられた４個の画素ＰＥごと、および緑色フィルタ（Ｇｂ）が設けられた４個の画素ＰＥごとに加算して読み出される。まず、時刻ｔ５１から時刻ｔ５２の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００８４】
次の時刻ｔ５２から時刻ｔ５３の間で制御信号φＳＷｄｏ＿ｇｂ（２），φＳＷｄｏ＿ｂ（２），φＳＷｄｏ＿ｇｂ（４），φＳＷｄｏ＿ｂ（４）が活性化されることによって、画素アレイ１０Ａの第２行目および第４行目の各画素において、スイッチトランジスタＳＷｄｏがオン状態になる。このとき、第１列目の列信号線ＣＬ（１）と第３列目の列信号線ＣＬ（３）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第１、第３列目の列信号線ＣＬ（１），ＣＬ（３）の電圧は、緑色フィルタ（Ｇｂ）が設けられた４個の画素ＰＥ（２，１），ＰＥ（２，３），ＰＥ（４，１），ＰＥ（４，３）の各暗信号を平均化した電圧になる。この平均化された電圧が第１列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。第２列目の列信号線ＣＬ（２）と第４列目の列信号線ＣＬ（４）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第２、第４列目の列信号線ＣＬ（２），ＣＬ（４）の電圧は、青色フィルタ（Ｂ）が設けられた４個の画素ＰＥ（２，２），ＰＥ（２，４），ＰＥ（４，２），ＰＥ（４，４）の各暗信号を平均化した電圧になる。この平均化された電圧が第２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００８５】
同様に第４ｉ−３列目の列信号線ＣＬ（４ｉ−３）と第４ｉ−１列目の列信号線ＣＬ（４ｉ−１）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−３列目および第４ｉ−１列目の列信号線ＣＬ（４ｉ−３），ＣＬ（４ｉ−１）の電圧は、緑色フィルタ（Ｇｂ）が設けられた４個の画素ＰＥ（２，４ｉ−３），ＰＥ（２，４ｉ−１），ＰＥ（４，４ｉ−３），ＰＥ（４，４ｉ−１）の各暗信号を平均化した電圧になる。この平均化された電圧が第４ｉ−３列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。第４ｉ−２列目の列信号線ＣＬ（４ｉ−２）と第４ｉ列目の列信号線ＣＬ（４ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−２列目および第４ｉ列目の列信号線ＣＬ（４ｉ−２），ＣＬ（４ｉ）の電圧は、青色フィルタ（Ｂ）が設けられた４個の画素ＰＥ（２，４ｉ−２），ＰＥ（２，４ｉ），ＰＥ（４，４ｉ−２），ＰＥ（４，４ｉ）の各暗信号を平均化した電圧になる。この平均化された電圧が第４ｉ−２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００８６】
次の時刻ｔ５３から時刻ｔ５４の間で制御信号φＰＲＥが活性化されることによって、プリチャージ部２５の各プリチャージトランジスタＴｐｒｅがオン状態になる。これによって、各列信号線ＣＬの容量Ｃｖが所定のプリチャージ電圧Ｖｐｒｅにプリチャージされる。
【００８７】
次の時刻ｔ５４から時刻ｔ５５の間で制御信号φＳＷｓｏ＿ｇｂ（２），φＳＷｓｏ＿ｂ（２），φＳＷｓｏ＿ｇｂ（４），φＳＷｓｏ＿ｂ（４）が活性化されることによって、画素アレイ１０Ａの第２行目および第４行目の各画素において、スイッチトランジスタＳＷｓｏがオン状態になる。このとき、第４ｉ−３列目の列信号線ＣＬ（４ｉ−３）と第４ｉ−１列目の列信号線ＣＬ（４ｉ−１）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−３列目および第４ｉ−１列目の列信号線ＣＬ（４ｉ−３），ＣＬ（４ｉ−１）の電圧は、緑色フィルタ（Ｇｂ）が設けられた４個の画素ＰＥ（２，４ｉ−３），ＰＥ（２，４ｉ−１），ＰＥ（４，４ｉ−３），ＰＥ（４，４ｉ−１）の各光信号を平均化した電圧になる。この平均化された電圧が第４ｉ−３列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。第４ｉ−２列目の列信号線ＣＬ（４ｉ−２）と第４ｉ列目の列信号線ＣＬ（４ｉ）（ただし、ｉは１以上の整数）とがオン状態のスイッチトランジスタＴａｄｄを介して導通状態であるので、第４ｉ−２列目および第４ｉ列目の列信号線ＣＬ（４ｉ−２），ＣＬ（４ｉ）の電圧は、青色フィルタ（Ｂ）が設けられた４個の画素ＰＥ（２，４ｉ−２），ＰＥ（２，４ｉ），ＰＥ（４，４ｉ−２），ＰＥ（４，４ｉ）の各光信号を平均化した電圧になる。この平均化された電圧が第４ｉ−２列目のカラムアンプＣＡＭＰによってサンプル・ホールドされる。
【００８８】
第４ｉ−３列目および第４ｉ−２列目（ただし、ｉは１以上の整数）の各カラムアンプＣＡＭＰは、サンプル・ホールドした光信号に対応する電圧と暗信号に対応する電圧との差分を増幅して出力する。第４ｉ−３列目および第４ｉ−２列目（ただし、ｉは１以上の整数）の各Ａ／Ｄ変換器ＡＤＣは、対応のカラムアンプＣＡＭＰの出力をデジタル変換して出力する。以上で第２行目および第４行目の各画素で生成された光信号および暗信号の加算読出が完了する。第５行目以降についても同様に、カラーフィルタの色ごとに２行２列分の４個の画素の信号が加算される。以上によって、画素アレイ１０Ａの加算読出が完了する。
【００８９】
上記では、２×２の４個の画素ＰＥを画素加算する場合について説明したが、切替部の構成を変更することによって、３×３など他の画素数の画素加算を行なうことができる。
【００９０】
＜カメラ用の半導体装置の構成＞
図９は、この発明の固体撮像装置１〜３が適用されるカメラ用の半導体装置の構成を示すブロック図である。図９に示すカメラシステム１００は、実施の形態１〜３で説明した固体撮像装置１〜３のいずれか１つが組み込まれたＬＳＩ（Large-Scale  Integration）回路である半導体装置１０１と、マイクロコントローラユニット（ＭＣＵ：Micro  Controller  Unit）１０６と、電源チップ１０７と、液晶表示装置（ＬＣＤ：Liquid  Crystal  Display）１０８と、フレームバッファ１０９とを含む。半導体装置１０１は、固体撮像装置１の他に駆動ＩＣ（Integrated  Circuit）１０２と、画像処理エンジン１０３と、メモリカードインターフェース（Ｉ／Ｆ）１０４とを含む。
【００９１】
図９において、ＭＣＵ１０６は、カメラシステム１００の全体を制御する。電源チップ１０７は、所定の直流電圧を生成して固体撮像装置１に供給する。駆動ＩＣ１０２は、ＭＣＵ１０６の命令を受けて固体撮像装置１へ供給する駆動パルス信号を生成する。固体撮像装置１は、カメラシステム１００内に設けられたレンズ（図示省略）によって結像された被写体の像を、光強度に応じた電気信号に変換して画像処理エンジン１０３へ転送する。画像処理エンジン１０３は、固体撮像装置１から受けた画像信号を加工して画像データＩＤを生成する。画像処理エンジン１０３で生成された画像データＩＤは、メモリカードＩ／Ｆ１０４を介して、専用スロットに装着される取り外し可能なメモリカードに転送される。画像処理エンジン１０３で生成された画像データＩＤは、さらに、液晶表示装置１０８やフレームバッファ１０９（カメラシステム１００の内蔵メモリ）に出力される。
【００９２】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９３】
１〜３  固体撮像装置、１０，１０Ａ  画素アレイ、１１  撮像部、１２，１６  切替部、３０，３１，３２  切替部、１３  出力ノード、２０  制御部、２１  制御論理回路、２２  垂直走査回路、２５  プリチャージ部、１０１  半導体装置、ＡＭＩ  増幅トランジスタ、ＣＬ  列信号線、Ｃｄ，Ｃｓ  容量素子、ＦＤ  フローティングディフュージョン、ＧＮＤ  接地ノード、ＰＤ  フォトダイオード、ＰＥ，ＰＥＡ  画素、ＲＳＴ  リセットトランジスタ、ＳＷｄｉ，ＳＷｓｉ，ＳＷｄｏ，ＳＷｓｏ  スイッチトランジスタ（切替部１２用）、ＳＷｄ，ＳＷｓ，ＳＷｉ，ＳＷｏ  スイッチトランジスタ（切替部１６用）、Ｔａｄｄ，Ｔｌｉｎｅ  スイッチトランジスタ（切替部３０用）、ＴＸ  転送トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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