(57)【要約】【課題】ＣＣＤ駆動パルス生成手段とＣＣＤ駆動タイミング信号生成手段の間で、１本の信号線で受け渡しされる多重化信号数を増加させる。【解決手段】ＣＣＤ駆動パルスのタイミング信号生成手段と、前記タイミング信号の変化を検出し、時分割多重化信号とデコード制御信号とデコードクロックを生成する手段を備える第１の半導体装置と、前記多重化信号とデコード制御信号とデコードクロックを入力とし、元の多重化信号に分離する多重分離手段と、多重分離されたタイミング信号を入力とするＣＣＤ駆動パルス生成手段を備える第２の半導体装置で構成する。これら第１、第２の半導体装置間で信号の受け渡しを行うことにより、１本の信号線で受け渡しされる多重化信号数を増加させる。【選択図】図１
2011244297.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像素子の受光部に蓄積された電荷を垂直転送路に読み出す働きと、前記垂直転送路に読み出された電荷を水平転送路に向け転送する働きを持つ、ＣＣＤ駆動パルスを生成するＣＣＤ電荷転送用駆動装置において、
１）前記ＣＣＤ駆動パルスのタイミング信号を生成するタイミング信号生成手段と、
２）前記タイミング信号の変化を検出し、時分割制御信号とデコード制御信号を出力するレベル変化検出手段と、
３）前記時分割制御信号とデコード制御信号を入力とし、前記タイミング信号を２本以上を一束ねとした多重化信号を共通の信号線に送出する時分割多重化手段と、
４）前記デコード制御信号を元のタイミング信号に復元するためのデコードクロックを出力するデコードクロック生成手段と、
５）前記多重化信号と前記デコードクロックを入力とし、元のタイミング信号に復元する多重分離手段と、
６）前記多重分離されたタイミング信号に基づきＣＣＤ駆動パルスを生成する駆動パルス生成手段
を有することを特徴とするＣＣＤ電荷転送用駆動装置。
【請求項２】
請求項１において、前記タイミング信号生成手段と前記レベル変化検出手段と前記時分割多重化手段と前記デコードクロック生成手段を備える１つの半導体装置と、前記多重分離手段と前記駆動パルス生成手段を備える１つの半導体装置の間で、前記多重化信号を受け渡しすることを特徴とするＣＣＤ電荷転送用駆動装置。
【請求項３】
請求項１において、前記レベル変化検出手段が、タイミング信号群のうちいずれか一つ以上のタイミング信号にレベルの変化があったことを検出し、変化検出信号を出力する信号変化検出部と、前記変化検出信号に基づき時分割制御信号とデコード制御信号を出力する制御信号生成部を備えることを特徴とし、前記タイミング信号群にレベル変化がある場合にのみ時分割多重化を行うことを特徴とするＣＣＤ電荷転送用駆動装置。
【請求項４】
固体撮像素子の受光部に蓄積された電荷を垂直転送路に読み出す働きと、前記垂直転送路に読み出された電荷を水平転送路に向け転送する働きを持つ、ＣＣＤ駆動パルスを生成するＣＣＤ電荷転送用駆動装置において、
１）前記ＣＣＤ駆動パルスのタイミング信号を生成するタイミング信号生成手段と、
２）前記タイミング信号の１つのレベル変化から次のレベル変化までの時間の長さによって分類された２つ以上のタイミング信号群の各々に対して、前記タイミング信号群ごとに異なる束ね本数による時分割多重化を行い、多重化信号とデコード制御信号を出力する、２つ以上の多重化処理手段と、
３）前記２つ以上の多重化処理手段から出力された前記デコード制御信号を入力とし、元のタイミング信号に復元するためのデコードクロックを出力するデコードクロック生成手段と、
４）前記多重化信号と前記デコード制御信号と前記デコードクロックを入力とし、元のタイミング信号を復元する多重分離手段と、
５）前記多重分離されたタイミング信号に基づきＣＣＤ駆動パルスを生成する駆動パルス生成手段
を有することを特徴とするＣＣＤ電荷転送用駆動装置。
【請求項５】
請求項４において、前記多重化処理手段は、
１）前記タイミング信号群のうちいずれか一つ以上のタイミング信号にレベルの変化があったことを検出し、変化検出信号を出力する信号変化検出部と、
２）前記変化検出信号に基づき時分割制御信号とデコード制御信号を出力する制御信号生成部と、
３）前記時分割制御信号とデコード制御信号を入力とし、前記タイミング信号を前記束ね本数分一束ねとした多重化信号を共通の信号線に送出する時分割多重化部
を備えることを特徴とするＣＣＤ電荷転送用駆動装置。
【請求項６】
請求項４において、前記多重化処理手段のうち１つ以上は、
前記タイミング信号群ごとの前記デコード制御信号を出力せず、前記デコードクロック出力期間に多重化を行うことを特徴とするＣＣＤ電荷転送用駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の信号を時分割多重化する時分割多重化回路およびそれを備える信号伝送装置に関する。
【背景技術】
【０００２】
個体撮像素子ＣＣＤの駆動タイミング生成回路と、駆動タイミング生成装置出力信号に基づき駆動パルスを出力する駆動パルス生成回路間の信号線数（各回路の端子数）を削減するために、複数の信号を時分割多重化して伝送する多重化伝送方式が知られている。例えば、特許文献１には、時分割多重化回路および多重分離回路を備えるＣＣＤ電荷転送用駆動装置が開示されている。このＣＣＤ電荷転送用駆動装置は、複数のタイミング信号（複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号）を供給するタイミング信号発生回路と、タイミング信号発生回路からの複数のタイミング信号に基づいて固体撮像素子（例えば、ＣＣＤイメージセンサなど）の垂直転送部を駆動させるための複数の垂直駆動パルスを出力する垂直駆動回路とを備えており、時分割多重化回路および多重分離回路は、それぞれ、タイミング発生回路および垂直駆動回路に設けられている。時分割多重化回路は、複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号とを時分割多重化して複数の多重化信号を生成し、多重分離回路は、複数の多重化信号を複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号とに分離する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−８９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の時分割多重化回路では、多重化される入力信号間において信号変化のタイミングが制約されている。すなわち、２本の入力信号を時分割多重化する場合、一方の入力信号を多重化信号として選択している間に他方の入力信号の信号レベルが変化してしまうと、２本の入力信号を正確に多重化することができない。そのため、特定の関係にある入力信号（例えば、読出パルス用タイミング信号と垂直転送用タイミング信号）しか多重化することができないので、時分割多重化による信号線数（回路の端子数）の削減効果を向上させることが困難である。例えば、ＣＣＤ電荷転送用駆動装置の場合、一般的に、読出パルス用タイミング信号の本数は、垂直転送用タイミング信号の本数よりも少ない。特許文献１の時分割多重化回路では、多重化できるタイミング信号の本数は、読出パルス用タイミング信号の本数で制限されてしまうので、信号線数の削減効果を向上させることが困難である。また、読み出しパルス用タイミング信号の極性を、共通線へ送出する多重化信号の切り替えに利用するため、多重化する信号数が２に限定される課題を有していた。
【０００５】
そこで、この発明は、多重化される入力信号間における信号変化のタイミング制約を緩和し、３本以上の信号も多重化できる時分割多重化回路および信号伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記従来の課題を解決するために、本発明のＣＣＤ電荷転送用駆動装置は、ＣＣＤ駆動パルスのタイミング信号生成手段と、前記タイミング信号の変化を検出し、タイミング信号の時分割多重化信号とデコード制御信号とデコードクロックを生成する手段を備える第１の半導体装置と、前記多重化信号とデコード制御信号とデコードクロックを入力とし、元の多重化信号に分離する多重分離手段と、多重分離されたタイミング信号を入力とするＣＣＤ駆動パルス生成手段を備える第２の半導体装置で構成し、これら第１、第２の半導体装置間で多重化信号の受け渡しを行うことを特徴としている。信号の多重化および多重分離は前記デコード制御信号の期間になされればよいため、１本の信号線で受け渡しされる多重化信号数を増加させることができる。
【０００７】
また、前記タイミング信号の１つのレベル変化から次のレベル変化までの時間の長さによって分類された２つ以上のタイミング信号群の各々に対して、前記タイミング信号群ごとに異なる束ね本数による多重化処理手段を備えることで、多重化される信号のレベル変化頻度に最適化した束ね本数で多重化することが可能である。これにより、多重化される入力信号間における信号変化のタイミング制約を緩和できるので、時分割多重化の自由度を向上させることができる。
【０００８】
なお、２つ以上の異なる束ね本数による多重化処理手段を備える場合、時分割多重化および多重分離を冗長に行うことにより、多重化処理手段から多重分離手段へ送出するデコード制御信号の本数を削減することが可能である。
【発明の効果】
【０００９】
以上のように、多重化される入力信号間における信号変化のタイミング制約を緩和でき、時分割多重化する信号の組み合わせ及び本数の自由度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態１によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図
【図２】図１に示したＣＣＤ電荷転送用駆動装置の半導体装置としての構成図
【図３】図１に示した多重化処理手段１１０の構成例を示す図
【図４】図３に示した信号変化検出部４２の構成例を示す図
【図５】図３に示した制御信号生成部４３の構成例を示す図
【図６】図３に示した出力切り替え部１５の構成例を示す図
【図７】図１に示したデコードクロック生成手段７４の構成例を示す図
【図８】図１に示した多重分離手段７５の構成例を示す図
【図９】図８に示したデコードタイミング制御部５６の構成例を示す図
【図１０】図８に示した入力切り替え部１７の構成例を示す図
【図１１】実施形態２によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図
【図１２】図１１に示した多重化処理手段１１１、１１２の構成例を示す図
【図１３】図１２の時分割多重化手段で多重化を行う場合のタイミングチャート
【図１４】図１１に示した多重分離手段７５の構成例を示す図
【図１５】図１４の多重分離手段で多重分離を行う場合のタイミングチャート
【図１６】実施形態３によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図
【図１７】図１６の多重化処理手段１１１、１１２で多重化を行う場合のタイミングチャート
【図１８】図１６の多重分離手段７５で多重分離を行う場合のタイミングチャート
【発明を実施するための形態】
【００１１】
以下、この発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１２】
［実施の形態１］
図１は、本発明の実施の形態１によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図である。この装置は、固体撮像素子ＣＣＤの駆動タイミング信号を生成するタイミング信号生成手段７１と、前記タイミング信号の変化を検出し、変化があった場合にのみ、前記タイミング信号の時分割多重化信号と、前記多重化信号を元のタイミング信号に戻すための時分割制御信号を生成する多重化処理手段１１０と、前記多重化信号を元のタイミング信号に分離するためのデコードクロック生成手段７４と、前記多重化信号と時分割制御信号とデコードクロックに基づき、前記多重化信号を元のタイミング信号に分離する多重分離手段７５と、前記多重分離されたタイミング信号に基づきＣＣＤ駆動パルスを生成する駆動パルス生成手段７６を備え、前記駆動パルスによって固体撮像素子ＣＣＤ７７を駆動する。
【００１３】
図２は、本発明に係るＣＣＤ電荷転送用駆動装置の半導体装置としての構成を示す図である。タイミング信号生成手段７１とレベル変化検出手段７２と時分割多重化手段７３とデコードクロック生成手段７４を１つの半導体装置で構成、多重分離手段７５と駆動パルス生成手段７６を１つの半導体で構成し、前記２つの半導体装置の間で、本発明の多重化信号受け渡しを行う。
【００１４】
図３は、本発明の実施の形態１による、多重化処理手段１１０の構成例を示す図である。信号変化検出部４２と制御信号生成部４３から成るレベル変化検出手段と、出力切り替え部１５、２５、３５から成る時分割多重化手段７３で構成される。入力信号は多重化される信号１１、１２、１３、１４、２１、２２、２３、２４、３１、３２、３３、３４、システムクロック４１で構成される。出力信号は多重化信号１６、２６、３６、デコード制御信号４４で構成される。図３では、信号変化検出部が１ブロックで構成されているが、２ブロック以上に分けて構成することも可能である。また、同様に図３では出力切り替え部が３ブロックで構成されているが、２ブロック以下、もしくは４ブロック以上で構成することも可能である。
【００１５】
図４（ａ）は、本発明の実施の形態１による信号変化検出部４２の回路図例である。この信号変化検出回路は、フリップフロップ（ＦＦ）４２１、ＦＦ４２２、・・・ＦＦ４２３、排他的論理和（ＥＸＯＲ）４２４、４２５、・・・４２６、論理和４２７で構成される。入力信号は多重化される信号１１、１２、・・・３４、システムクロック４１で構成される。出力信号は、変化検出信号ｄで構成される。なお、図４（ａ）では、ＥＸＯＲ４２４、４２５、・・・４２６の出力を、１つの論理和４２７で演算しているが、この論理和は複数の論理和に分けて構成することも可能である。
【００１６】
図５（ａ）は、本発明の実施の形態１による制御信号生成部４３の回路図例である。この制御信号生成回路は、ＦＦ４３１、４３２、論理和４３３で構成される。入力信号は変化検出信号ｄ、システムクロック４１で構成される。出力信号は、時分割制御信号ｓ１、ｓ２、デコード制御信号ｅで構成される。
【００１７】
図６（ａ）は、本発明の実施の形態１による出力切り替え部１５の回路図例である。この出力切り替え回路は、論理積１５１、１５４、１５５、論理和１５６、セレクタ１５２、１５３で構成される。入力信号は多重化される信号１１、１２、１３、１４、デコード制御信号ｅ、システムクロック４１、時分割制御信号ｓ１、ｓ２で構成される。出力信号は多重化信号１６で構成される。
【００１８】
図７（ａ）は、本発明の実施の形態１によるデコードクロック生成手段７４の回路図例である。このデコードクロック生成回路は論理積７４１で構成される。入力信号はデコード制御信号ｅ、システムクロック４１の位相を多重分離処理用に調節したクロック５１で構成される。出力信号はデコードクロック５５で構成される。
【００１９】
図８は、本発明の実施の形態１による多重分離手段７５の回路図例である。この多重分離手段はデコードタイミング制御部５６、入力切り替え部１７、２７、３７で構成される。入力信号は多重化信号１６、２６、３６、デコード制御信号ｅ、デコードクロック５５で構成される。出力信号はＣＣＤ駆動パルスタイミング信号６１、６２、６３、６４、８１、８２、８３、８４、９１、９２、９３、９４で構成される。
【００２０】
図９（ａ）は、本発明の実施の形態１によるデコードタイミング制御部５６の回路図例である。このデコードタイミング制御回路は、インバータ７５１、ＦＦ７５２、７５３、７５４、７５５で構成される。入力信号はデコード制御信号ｅ、デコードクロック５５で構成される。出力信号はデコードタイミング信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４で構成される。
【００２１】
図１０（ａ）は、本発明の実施の形態１による入力切り替え部１７の回路図例である。この入力切り替え回路は、ＦＦ７５６、７５７、７５８、７５９、７６０、７６１、７６２で構成される。入力信号は、多重化信号１６、デコードタイミング信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４で構成される。出力信号は、ＣＣＤ駆動パルスタイミング信号６１、６２、６３、６４で構成される。
【００２２】
次に、本発明の多重化および多重分離処理の動作について図面を用いて説明する。
【００２３】
信号変化検出部４２はシステムクロック４１と、システムクロックに同期した入力信号１１、１２、・・・３４を入力する。ＦＦ４２１は、システムクロック４１の立ち上がりタイミングで、入力信号１１の論理を保持する。ＦＦ４２１が保持する論理と、入力信号１１の論理が異なる場合、ＥＸＯＲ４２４の出力はＨレベルとなる。同様に、ＦＦ４２２からＦＦ４２３は、システムクロック４１の立ち上がりタイミングで、それぞれ入力信号１２から３４の論理を保持し、ＦＦ４２２からＦＦ４２３が保持する論理と、それぞれ入力信号１２から３４の論理が異なる場合、それぞれＥＸＯＲ４２５から４２６の出力はＨレベルとなる。ＥＸＯＲ４２４から４２６の出力をＯＲ４２７で論理和をとり、出力する。
【００２４】
図４（ｂ）に、多重化される信号１１から３４のいずれかの極性が変化した場合のタイミングチャートを示す。また、図４（ｃ）に、多重化される信号１１から３４の極性が同時に変化した場合の極性を示す。図４（ｂ）、図４（ｃ）いずれの場合も、入力信号の変化を検出することができる。
【００２５】
制御信号生成部４３は、変化検出信号ｄとシステムクロック４１を入力する。ＦＦ４３１、４３２はシステムクロック４１の立ち上がりタイミングで、ＦＦに入力される論理を保持する。変化検出信号ｄがＨレベルで入力される時、システムクロック４１の立ち上がりで、ＦＦ４３１はＨを出力する。ＦＦ４３１がＨを保持している時、システムクロック４１の立ち上がりでＦＦ４３２はＨを保持する。ＦＦ４３１の出力を時分割制御信号ｓ１、ＦＦ４３２の出力を時分割制御信号ｓ２、ｓ１とｓ２の論理和をデコード制御信号ｄとして出力する。図５（ｂ）に、多重化される信号１１から３４のいずれかの極性が変化した場合のタイミングチャートを示す。図５（ｃ）に、多重化される信号１１から３４が同時に変化した場合のタイミングチャートを示す。いずれの場合も、多重化される信号が変化した次のタイミングで、時分割制御信号ｓ１、ｓ２と、デコード制御信号ｄを生成することができる。
【００２６】
多重化出力切り替え部１５は、多重化される信号１１、１２、１３、１４、デコード制御信号ｅ、システムクロック４１、時分割制御信号ｓ１、ｓ２を入力する。デコード制御信号ｅがＨレベルの場合、論理積１５１はシステムクロック４１の論理を出力する。セレクタ１５２は論理積１５１の出力に基づき、デコード制御信号ｅがＨレベルの間、システムクロック４１に同期して多重化される信号１１、１２を交互に出力する。同様に、セレクタ１５３はデコード制御信号ｅがＨレベルの間、システムクロック４１に同期して多重化される信号１３、１４を交互に出力する。論理積１５４は時分割制御信号ｓ１がＨレベルの場合、セレクタ１５２の論理を出力する。同様に論理積１５５は時分割制御信号ｓ２がＨの場合、セレクタ１５３の論理を出力する。ＯＲ１５６は論理積１５４、１５５の出力を論理和し、出力する。
【００２７】
図６（ｂ）に、多重化される信号１１、１２、１３、１４のうち、１４単独で変化した場合と、１２、１３、１４の複数信号が同時に変化した場合のタイミングチャートを示す。いずれの場合も入力信号が変化した次のタイミングで、時分割制御信号ｓ１がＨレベル、ｓ２がＬレベルとなり、論理積１５４の出力が多重化出力切り替え部１５の出力となる。また、システムクロック１周期後に時分割多重化信号ｓ１はＬレベル、ｓ２がＨレベルとなり論理積１５５の出力が多重化出力切り替え部１５の出力となる。さらに、時分割制御信号ｓ１、ｓ２それぞれがＨレベルの期間に、セレクタ１５２、１５３がシステムクロック４１のレベルに同期して出力を切り替えるため、システムクロック２周期に多重化される信号１１、１２、１３、１４を時分割多重化して出力することができる。
【００２８】
デコードクロック生成手段７４は、システムクロック４１の位相を多重分離処理用に調節したクロック５１と、デコード制御信号ｅを入力する。論理積７４１はデコード制御信号ｅがＨレベルの間、クロック５１をデコードクロック５５として出力する。
【００２９】
図８の多重分離手段７５の、デコードタイミング制御手段５６の回路図例を図９に示す。このデコードタイミング制御回路は、デコードクロック５５とデコード制御信号ｅを入力する。リセット機能付きＦＦ７５２とセット機能付きＦＦ７５４は、デコードクロック５５の立ち上がりエッジのタイミングで入力論理を保持する。インバータ７５１はデコードクロック５５の反転論理を出力し、リセット機能付きＦＦ７５３とセット機能付きＦＦ７５５は、デコードクロック５５の立ち下りエッジのタイミングで入力論理を保持する。これにより、デコード制御信号ｅがＨレベルで、ＦＦ７５２、７５３、７５４、７５５が動作する時、デコードクロック５５の２周期に含まれる立ち上がり、立ち下りエッジは、それぞれＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の４つの立ち上りエッジに変換される。
【００３０】
図８の多重分離手段７５の、入力切り替え部１７の回路図例を図１０に示す。この入力切り替え回路は、多重化信号を１６、デコードタイミング信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を入力する。ＦＦ７５６、７５７、７５８、７６２は、それぞれＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の立ち上りエッジのタイミングで、多重化信号１６の論理を保持する。ＦＦ７５９、７６０、７６１はＣＬＫ４の立ち上りエッジのタイミングで、それぞれＦＦ７５６、７５７、７５８の出力論理を保持する。
【００３１】
上記動作により、前記第１の半導体装置と第２の半導体装置間で、多重化される信号のタイミング制約を緩和し、２本の信号多重化に加え、３本以上の信号も時分割多重化して受け渡すことが可能とである。
【００３２】
［実施の形態２］
図１１は、本発明の実施の形態２によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図例である。このＣＣＤ電荷転送用駆動装置２００は、タイミング信号生成手段７１と、レベル変化検出手段と時分割多重化手段から構成される多重化処理手段１１１、１１２、論理和７８、デコードクロック生成手段７４、多重分離手段７５、駆動パルス生成手段７６、固体撮像素子７７で構成される。図１１の例では、多重化処理手段１１１は、タイミング信号の１つのレベル変化から次のレベル変化までが、最短でシステムクロック４１の１周期である、タイミング信号群Ａを入力とする。同様に多重化処理手段１１２は、タイミング信号の１つのレベル変化から次のレベル変化までが、最短でシステムクロック４１の２周期である、タイミング信号群Ｂを入力とする。多重化処理手段１１１、１１２は、タイミング信号の１つのレベル変化から次のレベル変化までの長さが異なる、タイミング信号群Ａ、Ｂをそれぞれ入力とし、異なる束ね本数で多重化を行う。また、実施の形態２においても、実施の形態１と同様に、デコードクロック生成手段７４でデコード用クロックを生成することができる。
【００３３】
なお、図１１では多重化処理手段を２つで構成しているが、３つ以上で構成することも可能である。また、図１１では多重化処理手段ごとに１つのデコード制御信号を多重分離手段に出力しているが、２つ以上の多重化処理手段で１つのデコード制御信号を共用することで信号線数を削減することも可能である。
【００３４】
図１２に２信号の多重化処理手段１１１と、４信号の多重化処理手段１１２の多重化処理回路例を示す。図１２では、多重化処理手段１１１、１１２の出力である多重化信号を、それぞれ１信号で構成しているが、２信号以上で構成することも可能である。
【００３５】
図１３に、図１２の時分割多重化手段で多重化を行う場合のタイミングチャートを示す。多重化処理手段１１１、１１２は同一のシステムクロック４１を利用して多重化を行うため、２信号の多重化処理手段１１１は、４信号束ねの多重化処理手段１１２の半分の期間で多重化処理を行う。
【００３６】
図１４は、本発明の実施の形態２による多重分離手段の概要を示すブロック図である。
【００３７】
図１５に、図１４の多重分離手段で多重分離を行う場合のタイミングチャートを記す。多重信号２２６、２３６、デコード制御信号ｅ１、ｅ２、デコードクロック２５５を入力する。デコードタイミング制御部２２７はデコード制御信号ｅ１に基づき、２信号多重分離のタイミング信号ＣＬＫ１、ＣＬＫ２を出力する。入力切り替え部２２８は、ＣＬＫ１、ＣＬＫ２の立ち上りエッジのタイミングで、多重化信号２２６の論理を保持し、ＣＬＫ２の立ち上りエッジのタイミングで駆動タイミング信号Ａ１ｏｕｔとＢ１ｏｕｔを出力する。同様にデコードタイミング制御部２３７はデコード制御信号ｅ２に基づき、４信号多重分離のタイミング信号ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６を出力する。入力切り替え部２３８は、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の立ち上りエッジのタイミングで多重化信号２３６の論理を保持し、ＣＬＫ６の立ち上りエッジのタイミングで、駆動タイミング信号Ａ２ｏｕｔ、Ｂ２ｏｕｔ、Ｃ２ｏｕｔ、Ｄ２ｏｕｔを出力する。
【００３８】
上記動作により、前記タイミング信号の１つのレベル変化から次のレベル変化までの時間の長さによって分類された２つ以上のタイミング信号群の各々に対して、前記タイミング信号群ごとに異なる束ね本数による多重化処理手段を備えることで、多重化される信号のレベル変化頻度に最適化した束ね本数で多重化することが可能である。
【００３９】
［実施の形態３］
図１６は、本発明の実施の形態３によるＣＣＤ電荷転送用駆動装置の概要を示すブロック図例である。このＣＣＤ電荷転送用駆動装置３００は、タイミング信号生成手段７１と、レベル変化検出手段と時分割多重化手段から構成される多重化処理手段１１１，１１２、論理和７８、デコードクロック生成手部７４、多重分離部７５、駆動パルス生成手段７６を備え、固体撮像素子７７を駆動するためのＣＣＤ駆動パルスを出力する。多重化処理手段１１１の入力タイミング信号群Ａは、２信号を束ね、多重化される信号群で、多重化処理手順１１２の入力タイミング信号群Ｂは、４信号を束ね、多重化される信号群である。
【００４０】
多重化処理手段１１１のレベル変化検出手段７２はタイミング信号群Ａのいずれかの信号のレベル変化を検出し、デコード制御信号ｅ１と時分割制御信号ｓ１を出力する。
【００４１】
また同様に多重化処理手段１１２のレベル変化検出手段はタイミング信号群Ｂのいずれかの信号のレベル変化を検出し、デコード制御信号ｅ２と時分割制御信号ｓ２、ｓ３を出力する。
【００４２】
多重化処理手段１１１の時分割多重化手段７３は時分割制御信号ｓ１とＯＲ７８から出力されるデコード制御信号ｅ１、ｅ２の論理和信号Ｅを入力とし、論理和信号Ｅの期間、タイミング信号群Ａを２信号多重化する。
【００４３】
一方、多重化処理手段１１２の時分割多重化手段は時分割制御信号ｓ２、ｓ３とデコード制御信号ｅ２を入力とし、デコード制御信号ｅ２の期間、タイミング信号群Ｂを４信号多重化する。
【００４４】
デコードクロック生成手段７４は前記デコード制御信号の論理和信号Ｅの期間、デコードクロックを出力する。
【００４５】
多重化分離手段７５は前記タイミング信号群Ｂの４信号多重化信号をデコード信号ｅ２の期間のみデコードクロックで多重分離する。一方、前記タイミング信号群Ａの２信号多重化信号についてはデコードクロックのみで元のタイミング信号に多重分離することが可能であるため、デコード制御信号を削減できる。
【００４６】
図１７に、図１６の多重化処理手段１１１、１１２で多重化を行う場合のタイミングチャート例を示す。ｔ７の時点でタイミング信号群Ａのレベルに変化はないが、タイミング信号群Ｂの変化によりＯＲ７８の出力である論理和信号ＥがＨレベルになるため、多重化処理手段１１１は多重化を行う。
【００４７】
一方、タイミング信号群Ｂはデコード制御信号ｅ２がＨレベルであるときのみ多重化を行う。
【００４８】
図１８に、図１６の多重分離手段７５を用いて図１７で説明した多重化信号の多重分離を行う場合のタイミングチャート例を示す。まず２信号多重化信号Ａ１＿Ｂ１ｏｕｔは、デコードクロックが入力されている期間、多重分離を行う。ｔ８の時点でデコードクロックが冗長に入力されているが分離された信号Ａ１＿ｉｎ、Ｂ１＿ｉｎのレベルには変化が生じず、図１７の元のタイミング信号が復元できている。
【００４９】
一方、４信号多重化信号Ａ２＿Ｄ２ｏｕｔは、デコード制御信号ｅ２がＨレベルである期間、多重分離を行うことにより、元のタイミング信号に復元できる。
【００５０】
上記のように、冗長な多重化処理を行うことで、束ねる本数の少ない多重化処理手段のデコード制御信号を削減することができ、信号線数をより削減することができる。
【産業上の利用可能性】
【００５１】
以上のように、上述の時分割多重化回路は、多重化される入力信号間における信号変化のタイミング制約を緩和でき、時分割多重化する信号の組み合わせ及び本数の自由度を向上させることができる。
【符号の説明】
【００５２】
１１、１２、１３、１４、２１、２２、２３、２４、３１、３２、３３、３４  多重化される入力信号
１５、２５、３５  出力切り替え部
１６、２６、３６  多重化信号
１７、２７、３７  入力切り替え部
４１  システムクロック
４２  信号変化検出部
４３  制御信号生成部
４４  デコード制御信号
５１  システムクロック４１の位相を多重分離処理用に調節したクロック
５５  デコードクロック
５６  デコードタイミング制御部
６１、６２、６３、６４、８１、８２、８３、８４、９１、９２、９３、９４  ＣＣＤ駆動パルスタイミング信号
７１  タイミング信号生成手段
７２  レベル変化検出手段
７３  時分割多重化手段
７４  デコードクロック生成手段
７５  多重分離手段
７６  駆動パルス生成手段
７７  固体撮像素子ＣＣＤ
７８  論理和
１１０、１１１、１１２  多重化処理手段
１５１、１５４、１５５  論理積
１５２、１５３  セレクタ
１５６  論理和
２００  ＣＣＤ電荷転送用駆動装置
２２６、２３６  多重信号
２２７  デコードタイミング制御部
２３７  デコードタイミング制御部
２５５  デコードクロック
３００  ＣＣＤ電荷転送用駆動装置
４２１、４２２、４２３、４３１、４３２、７５２、７５３、７５４、７５５、７５６、７５７、７５８、７５９、７６０、７６１、７６２  フリップフロップ（ＦＦ）
４２４、４２５、４２６  排他的論理和（ＥＸＯＲ）
４２７、４３３  論理和（ＯＲ）
７４１、論理積（ＡＮＤ）
７５１  インバータ
ｄ  変化検出信号
ｅ、ｅ１、ｅ２  デコード制御信号
ｓ１、ｓ２  時分割制御信号
Ａ１ｏｕｔ、Ｂ１ｏｕｔ、Ａ２ｏｕｔ、Ｂ２ｏｕｔ、Ｃ２ｏｕｔ、Ｄ２ｏｕｔ  駆動タイミング信号
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６  デコードタイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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