(57)【要約】【課題】通常動作モード、低消費電力動作モードでの省電力化等を図れる集積回路装置及び電子機器等の提供。【解決手段】集積回路装置は、外部電源電圧ＶＤＤＥを受けて、外部電源電圧ＶＤＤＥを降圧した第１の電源電圧ＶＤＤＡを出力する第１のレギュレーターＲＧ１と、外部電源電圧ＶＤＤＥを受けて、外部電源電圧ＶＤＤＥを降圧した第２の電源電圧ＶＤＤＢを出力する第２のレギュレーターＲＧ２と、第１の電源電圧ＶＤＤＡが供給され、通常動作モード及び低消費電力動作モードにおいて動作する第１のロジック回路ＬＧ１と、第２の電源電圧ＶＤＤＢが供給され、通常動作モードにおいて動作し、低消費電力動作モードでは非動作になる第２のロジック回路ＬＧ２を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部電源電圧を受けて、前記外部電源電圧を降圧した第１の電源電圧を出力する第１のレギュレーターと、
前記外部電源電圧を受けて、前記外部電源電圧を降圧した第２の電源電圧を出力する第２のレギュレーターと、
前記第１の電源電圧が供給され、通常動作モード及び低消費電力動作モードにおいて動作する第１のロジック回路と、
前記第２の電源電圧が供給され、前記通常動作モードにおいて動作し、前記低消費電力動作モードでは非動作になる第２のロジック回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１のレギュレーターは、
前記第２の電源電圧よりも高い電源電圧を、前記第１の電源電圧として前記第１のロジック回路に対して供給し、
前記第２のレギュレーターは、
前記第１の電源電圧よりも低い電源電圧を、前記第２の電源電圧として前記第２のロジック回路に対して供給することを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記第１のロジック回路からの前記第１の電源電圧のレベルの信号を、前記外部電源電圧のレベルの信号に変換して外部デバイスに出力するＩ／Ｏ回路を含むことを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のロジック回路は、
前記低消費電力動作モードでは、前記第２のレギュレーターによる前記第２のロジック回路への前記第２の電源電圧の供給をオフにし、前記通常動作モード時には、前記第２のレギュレーターによる前記第２のロジック回路への前記第２の電源電圧の供給をオンにすることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のロジック回路は、前記第２のロジック回路を構成するトランジスターよりもリーク電流が低いトランジスターにより構成されることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のレギュレーターの差動部及び出力部が有する電流源は、
一端が第１の電源ノードに接続される第１の抵抗と、
ソースに前記第１の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第１のトランジスターを含むことを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記第１のトランジスターのしきい値電圧は負の温度特性を有し、
前記第１の抵抗の抵抗値は正の温度特性を有することを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１のレギュレーターからの前記第１の電源電圧が供給され、前記第１のロジック回路に対してパワーオンリセット信号を出力するパワーオンリセット回路を含むことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記パワーオンリセット回路のコンパレーターの差動部及び出力部が有する電流源は、
一端が第１の電源ノードに接続される第２の抵抗と、
ソースに前記第２の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２のトランジスターを含むことを特徴とする集積回路装置。
【請求項１０】
請求項９において、
前記第２のトランジスターのしきい値電圧は負の温度特性を有し、
前記第２の抵抗の抵抗値は正の温度特性を有することを特徴とする集積回路装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１のレギュレーターからの前記第１の電源電圧が供給され、発振動作を行って発振クロック信号を出力する発振回路を含むことを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第１のレギュレーターからの前記第１の電源電圧が供給され、基準電圧及び基準電流の少なくとも一方を生成するリファレンス回路を含むことを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記第２のロジック回路は、前記通常動作モードにおいて無線通信のベースバンド処理を行うベースバンド回路を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、受信回路の高周波数動作回路に供給する第３のレギュレーターと、
前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、前記受信回路の低周波数動作回路に供給する第４のレギュレーターとを含み、
前記第１のロジック回路は、
前記通常動作モード時に、前記第４のレギュレーターによる前記受信回路の前記低周波数動作回路への電源電圧供給をオンにした後に、前記第３のレギュレーターによる前記受信回路の前記高周波数動作回路への電源電圧供給をオンにすることを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、クロック信号を生成するＰＬＬ回路に供給する第５のレギュレーターを含み、
前記第１のロジック回路は、
前記通常動作モード時に、前記第５のレギュレーターによる前記ＰＬＬ回路への電源電圧供給をオンにした後に、前記第４のレギュレーターによる前記受信回路の前記低周波数動作回路への電源電圧供給をオンにすることを特徴とする集積回路装置。
【請求項１６】
請求項１５において、
前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、送信回路に供給する第６のレギュレーターを含み、
前記第１のロジック回路は、
前記通常動作モードの送信時に、前記第５のレギュレーターによる前記ＰＬＬ回路への電源電圧供給をオンにした後に、前記第６のレギュレーターによる前記送信回路への電源電圧供給をオンにすることを特徴とする集積回路装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
集積回路装置においては、より消費電力を抑えることが望まれている。無線通信用の集積回路装置を例にとれば、無線信号の受信や送信を行っていない待機時においては、集積回路装置を低消費電力動作モードに設定することが望ましい。一方、無線信号の受信や送信を行っている通信時においては、低消費電力動作モードから通常動作モードに移行させる。
【０００３】
ところが、通常動作モードにおいて高速に動作する回路に対して、高い電源電圧が供給されてしまうと、電力消費が大きくなってしまう。例えば高速のＣＭＯＳ回路では、ゲート容量や配線容量などの容量値と、電源電圧値と、クロック周波数により決まる充放電電力が消費電力の大部分を占める。従って、クロック周波数が高い回路に対して高い電源電圧が供給されると、当該回路で消費される電力が無視できないものになってしまう。
【０００４】
一方、低消費電力動作モードに設定される待機時においては、回路を高速に動作させる必要はないため、ＣＭＯＳトランジスターでのリーク電流や、基準電圧生成回路や基準電流生成回路でのテール電流などが、回路の消費電力において支配的になる。従って、このような集積回路装置においては、通常動作モードと低消費電力動作モードの両方において消費電力を低減できる技術が望まれている。なお集積回路装置における低消費電力化技術に関する従来技術としては例えば特許文献１に開示される技術などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３１００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、通常動作モード、低消費電力動作モードでの省電力化等を図れる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、外部電源電圧を受けて、前記外部電源電圧を降圧した第１の電源電圧を出力する第１のレギュレーターと、前記外部電源電圧を受けて、前記外部電源電圧を降圧した第２の電源電圧を出力する第２のレギュレーターと、前記第１の電源電圧が供給され、通常動作モード及び低消費電力動作モードにおいて動作する第１のロジック回路と、前記第２の電源電圧が供給され、前記通常動作モードにおいて動作し、前記低消費電力動作モードでは非動作になる第２のロジック回路とを含む集積回路装置に関係する。
【０００８】
本発明の一態様によれば、第１のレギュレーターが、外部電源電圧を降圧した第１の電源電圧を第１のロジック回路に供給し、第２のレギュレーターが、外部電源電圧を降圧した第２の電源電圧を第２のロジック回路に供給する。そして、第１のロジック回路は、第１の電源電圧が供給されて、通常動作モード及び低消費電力動作モードにおいて動作する。一方、第２のロジック回路は、第１の電源電圧とは異なる第２の電源電圧が供給されて、通常動作モードにおいては動作する一方で、低消費電力動作モードでは非動作になる。このようにすれば、第１、第２のレギュレーターにより、外部電源電圧を第１、第２の電源電圧に分離して、低消費電力動作モードでは第１のロジック回路を動作させ、通常動作モードでは、第１、第２のロジック回路を動作させることができ、通常動作モード、低消費電力動作モードでの省電力化等を図れるようになる。
【０００９】
また本発明の一態様では、前記第１のレギュレーターは、前記第２の電源電圧よりも高い電源電圧を、前記第１の電源電圧として前記第１のロジック回路に対して供給し、前記第２のレギュレーターは、前記第１の電源電圧よりも低い電源電圧を、前記第２の電源電圧として前記第２のロジック回路に対して供給してもよい。
【００１０】
このようにすれば、通常動作モードでは、第２のロジック回路は、第１の電源電圧よりも低い第２の電源電圧が供給されて動作する。従って、ゲート容量や配線容量などの寄生容量の充放電電流による電力消費を低減でき、通常動作モードでの省電力化を図れる。
【００１１】
また本発明の一態様では、前記第１のロジック回路からの前記第１の電源電圧のレベルの信号を、前記外部電源電圧のレベルの信号に変換して外部デバイスに出力するＩ／Ｏ回路を含んでもよい。
【００１２】
このようにすれば、Ｉ／Ｏ回路は、第２の電源電圧よりも高い第１の電源電圧の電圧レベルから、外部電源電圧の電圧レベルへの変換処理を行うだけで済むため、回路設計等を容易化できる。
【００１３】
また本発明の一態様では、前記第１のロジック回路は、前記低消費電力動作モードでは、前記第２のレギュレーターによる前記第２のロジック回路への前記第２の電源電圧の供給をオフにし、前記通常動作モード時には、前記第２のレギュレーターによる前記第２のロジック回路への前記第２の電源電圧の供給をオンにしてもよい。
【００１４】
このようにすれば、低消費電力動作モード及び通常動作モードにおいて第１の電源電圧が供給されて動作する第１のロジック回路により、第２のレギュレーターによる第２の電源電圧の供給を制御できる。従って、低消費電力動作モードから通常動作モードへの移行時等において、第１のロジック回路の制御により第２の電源電圧の供給をオンにして、第２のロジック回路を動作させることなどが可能になる。
【００１５】
また本発明の一態様では、前記第１のロジック回路は、前記第２のロジック回路を構成するトランジスターよりもリーク電流が低いトランジスターにより構成されてもよい。
【００１６】
このようにすれば、低消費電力動作モードにおいて第１のロジック回路でのリーク電流を低減できるため、低消費電力動作モードでの更なる省電力化を図れる。
【００１７】
また本発明の一態様では、前記第１のレギュレーターの差動部及び出力部が有する電流源は、一端が第１の電源ノードに接続される第１の抵抗と、ソースに前記第１の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第１のトランジスターを含んでもよい。
【００１８】
このようにすれば、差動部や出力部の電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。
【００１９】
また本発明の一態様では、前記第１のトランジスターのしきい値電圧は負の温度特性を有し、前記第１の抵抗の抵抗値は正の温度特性を有してもよい。
【００２０】
このようにすれば、電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００２１】
また本発明の一態様では、前記第１のレギュレーターからの前記第１の電源電圧が供給され、前記第１のロジック回路に対してパワーオンリセット信号を出力するパワーオンリセット回路を含んでもよい。
【００２２】
このようにすれば、外部電源電圧の投入などにより第１の電源電圧が立ち上がった場合に、第１のロジック回路のリセット状態を解除して、低消費電力動作モードでの各種制御を実行できるようになる。
【００２３】
また本発明の一態様では、前記パワーオンリセット回路のコンパレーターの差動部及び出力部が有する電流源は、一端が第１の電源ノードに接続される第２の抵抗と、ソースに前記第２の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２のトランジスターを含んでもよい。
【００２４】
このようにすれば、コンパレーターの電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。
【００２５】
また本発明の一態様では、前記第２のトランジスターのしきい値電圧は負の温度特性を有し、前記第２の抵抗の抵抗値は正の温度特性を有してもよい。
【００２６】
このようにすれば、電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００２７】
また本発明の一態様では、前記第１のレギュレーターからの前記第１の電源電圧が供給され、発振動作を行って発振クロック信号を出力する発振回路を含んでもよい。
【００２８】
このようにすれば、発振回路は、定電圧の第１の電源電圧が供給されて発振動作を行うようになるため、発振周波数の安定化等を図れる。
【００２９】
また本発明の一態様では、前記第１のレギュレーターからの前記第１の電源電圧が供給され、基準電圧及び基準電流の少なくとも一方を生成するリファレンス回路を含んでもよい。
【００３０】
このようにすれば、リファレンス回路は、定電圧の第１の電源電圧が供給されて基準電圧や基準電流を生成するようになるため、安定した基準電圧や基準電流を生成することが可能になる。
【００３１】
また本発明の一態様では、前記第２のロジック回路は、前記通常動作モードにおいて無線通信のベースバンド処理を行うベースバンド回路を含んでもよい。
【００３２】
このようにすれば、例えば第１のロジック回路よりも高速に動作する第２のロジック回路を用いて、受信データの復調処理や送信データの変調処理などのベースバンド処理を実行できるようになる。
【００３３】
また本発明の一態様では、前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、受信回路の高周波数動作回路に供給する第３のレギュレーターと、前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、前記受信回路の低周波数動作回路に供給する第４のレギュレーターとを含み、前記第１のロジック回路は、前記通常動作モード時に、前記第４のレギュレーターによる前記受信回路の前記低周波数動作回路への電源電圧供給をオンにした後に、前記第３のレギュレーターによる前記受信回路の前記高周波数動作回路への電源電圧供給をオンにしてもよい。
【００３４】
このようにすれば、通常動作モードにおいて、受信回路の低周波数動作回路への電源電圧供給がオンになった後に、受信回路の高周波数動作回路への電源電圧供給がオンになるため、無駄な消費電流が流れてしまう事態を防止できる。
【００３５】
また本発明の一態様では、前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、クロック信号を生成するＰＬＬ回路に供給する第５のレギュレーターを含み、前記第１のロジック回路は、前記通常動作モード時に、前記第５のレギュレーターによる前記ＰＬＬ回路への電源電圧供給をオンにした後に、前記第４のレギュレーターによる前記受信回路の前記低周波数動作回路への電源電圧供給をオンにしてもよい。
【００３６】
このようにすれば、通常動作モードにおいて、ＰＬＬ回路への電源電圧供給がオンになった後に、受信回路の低周波数動作回路への電源電圧供給がオンになり、その後に受信回路の高周波数動作回路への電源電圧供給がオンになるため、更なる省電力化を図れる。
【００３７】
また本発明の一態様では、前記外部電源電圧を受けて、前記外部電源電圧を降圧した電源電圧を、送信回路に供給する第６のレギュレーターを含み、前記第１のロジック回路は、前記通常動作モードの送信時に、前記第５のレギュレーターによる前記ＰＬＬ回路への電源電圧供給をオンにした後に、前記第６のレギュレーターによる前記送信回路への電源電圧供給をオンにしてもよい。
【００３８】
このようにすれば、通常動作モードにおいて、ＰＬＬ回路への電源電圧供給がオンになった後に、送信回路への電源電圧供給がオンになるため、無駄な電力消費の防止や回路の安定動作等を実現できる。
【００３９】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の集積回路装置の構成例。
【図２】図２（Ａ）、図２（Ｂ）は本実施形態の集積回路装置の動作説明図。
【図３】本実施形態の集積回路装置の詳細な構成例。
【図４】本実施形態の集積回路装置の回路構成例。
【図５】図５（Ａ）、図５（Ｂ）はＩ／Ｏ回路、レベルシフターの構成例。
【図６】発振回路の構成例。
【図７】受信回路、ＰＬＬ回路の詳細な回路構成例。
【図８】図８（Ａ）、図８（Ｂ）は受信時、送信時における起動シーケンスの説明図。
【図９】レギュレーターの構成例。
【図１０】仕事関数差電圧の説明図。
【図１１】レギュレーターの詳細な構成例。
【図１２】図１２（Ａ）、図１２（Ｂ）はテール電流の温度依存性・電源電圧依存性の比較図。
【図１３】図１３（Ａ）、図１３（Ｂ）はテール電流値のバラツキの比較図。
【図１４】パワーオンリセット回路の構成例。
【図１５】パワーオンリセット回路が含むコンパレーターの構成例。
【図１６】電子機器の構成例。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。なお本実施形態の集積回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４３】
図１の集積回路装置は、第１のレギュレーターＲＧ１、第２のレギュレーターＲＧ２、第１のロジック回路ＬＧ１、第２のロジック回路ＬＧ２を含む。
【００４４】
レギュレーターＲＧ１（定電圧生成回路）は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧（電圧調整）した第１の電源電圧ＶＤＤＡを出力する。一方、レギュレーターＲＧ２は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧した第２の電源電圧ＶＤＤＢを出力する。具体的にはレギュレーターＲＧ１は、電源電圧ＶＤＤＢよりも高い電源電圧を、ＶＤＤＡとしてロジック回路ＬＧ１に対して供給する。一方、レギュレーターＲＧ２は、電源電圧ＶＤＤＡよりも低い電源電圧を、ＶＤＤＢとしてロジック回路ＬＧ２に対して供給する。
【００４５】
そしてロジック回路ＬＧ１は、電源電圧ＶＤＤＡが供給され、通常動作モード及び低消費電力動作モードにおいて動作する。一方、ロジック回路ＬＧ２は、電源電圧ＶＤＤＢが供給され、通常動作モードにおいて動作し、低消費電力動作モードでは非動作（動作ディスイネーブル、動作停止）になる。
【００４６】
ここで外部電源電圧ＶＤＤＥは、例えば集積回路装置のパッドＰＤＶＤ（外部電源端子）を介して外部（外部電源回路）から供給される電源電圧であり、例えば２．４Ｖ〜３．６Ｖの範囲内の電圧である。レギュレーターＲＧ１は、この外部電源電圧ＶＤＤＥのレギュレートを行って、ＶＤＤＥが変動しても一定（ほぼ一定）になる定電圧の電源電圧ＶＤＤＡを生成して、ロジック回路ＬＧ１に供給する。ここで電源電圧ＶＤＤＡは例えば１．６〜２．０Ｖの範囲内の電圧である。一方、レギュレーターＲＧ２は、外部電源電圧ＶＤＤＥのレギュレートを行って、ＶＤＤＥが変動しても一定（ほぼ一定）になる定電圧の電源電圧ＶＤＤＢを生成して、ロジック回路ＬＧ２に供給する。ここで電源電圧ＶＤＤＢは例えば１．０〜１．４Ｖの範囲内の電圧であり、ＶＤＤＢ＜ＶＤＤＡの関係が成り立つ。これらのレギュレーターＲＧ１、ＲＧ２は、例えば外部電源電圧ＶＤＤＥを電圧分割（抵抗分割）する回路と、分割電圧を用いて電源電圧ＶＤＤＡ、ＶＤＤＢの調整を行うオペアンプ（演算増幅器）などにより構成できる。
【００４７】
ロジック回路ＬＧ１、ＬＧ２は、各々、電源電圧ＶＤＤＡ、ＶＤＤＢが供給されて動作し、例えばインバーター、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などの組み合わせ論理回路やフリップフロップ回路などの記憶回路により構成される。これらのロジック回路ＬＧ１、ＬＧ２は、例えばゲートアレイ（Ｇ／Ａ）やスタンダードセルなどの自動配置配線により形成できる。
【００４８】
そしてロジック回路ＬＧ１は低消費電力動作モードにおいて動作するが、ロジック回路ＬＧ２は低消費電力動作モードでは非動作になる。例えばロジック回路ＬＧ２は低消費電力動作モードでは、レギュレーターＲＧ２からの電源電圧ＶＤＤＢの供給がオフになったり、クロック信号が非供給になることで非動作状態になる。
【００４９】
ここで低消費電力動作モードは、スタンバイモード（スリープモード）やコマンド待ち受けモード（冬眠モード）などであり、通常動作モードよりも消費電力が低くなるモードである。この低消費電力動作モードでは、通常動作モードに比較して、動作クロック信号のクロック周波数も低くなる。例えばロジック回路ＬＧ１の少なくとも一部の回路の動作クロック信号の周波数は、ロジック回路ＬＧ２の動作クロック信号の周波数よりも低くなる。
【００５０】
一方、通常動作モードは、低消費電力動作モード以外のモードであり、集積回路装置が本来の動作・処理を行うモードである。無線通信用の集積回路装置を例にとれば、低消費電力動作モードは、無線通信を行わない待機時において設定されるモードであり、通常動作モードは、無線通信を行う通常動作時のモードである。例えば集積回路装置は、待機時において、一定時間間隔毎にその動作モードが低消費電力動作モードから通常動作モードに切り替わって、無線信号の受信や送信などの無線通信を行い、無線通信の終了後に通常動作モードから低消費電力動作モードに切り替えって、再度、待機状態になる。こうすることで、例えばボタン電池などの電源容量が小さなバッテリー電池を用いた場合にも、集積回路装置を長時間に亘って動作させることが可能になる。
【００５１】
次に図２（Ａ）、図２（Ｂ）を用いて本実施形態の集積回路装置の動作について説明する。
【００５２】
図２（Ａ）に示すように低消費電力動作モードでは、レギュレーターＲＧ１は外部電源電圧ＶＤＤＥのレギュレートを行って、電源電圧ＶＤＤＡをロジック回路ＬＧ１に供給する。即ちレギュレーターＲＧ１によるロジック回路ＬＧ１への電源電圧ＶＤＤＡの供給はオンになっている。これによりロジック回路ＬＧ１は低消費電力動作モードで動作し、例えば無線通信における待機時での処理を行う。
【００５３】
また低消費電力動作モードでは、レギュレーターＲＧ２によるロジック回路ＬＧ２への電源電圧ＶＤＤＢの供給はオフにされる。例えばロジック回路ＬＧ１からの制御信号（レギュレーターＲＧ２のイネーブル信号）に基づいて、レギュレーターＲＧ２の動作がオフになり、レギュレーターＲＧ２からロジック回路ＬＧ２へのＶＤＤＢの電源供給がオフになる。これにより低消費電力動作モードではロジック回路ＬＧ２は非動作になる。またロジック回路ＬＧ２への動作クロック信号の供給をオフにすることで、ロジック回路ＬＧ２を非動作にしてもよい。
【００５４】
図２（Ｂ）に示すように通常動作モードでも、レギュレーターＲＧ１によるロジック回路ＬＧ１へのＶＤＤＡの電源供給はオンになっている。これによりロジック回路ＬＧ１は、通常動作モードでの種々の処理を行う。例えば無線通信において無線信号の受信や送信に必要な種々の処理を行う。
【００５５】
また通常動作モードでは、レギュレーターＲＧ２によるロジック回路ＬＧ２へのＶＤＤＢの電源供給もオンになる。これによりロジック回路ＬＧ２は、通常動作モードでの種々の処理を行う。例えば無線通信において無線信号の受信や送信に必要な種々の処理を行う。具体的にはロジック回路ＬＧ２は、例えば受信データの復調処理や送信データの変調処理などのベースバンド処理を行う。このロジック回路ＬＧ２は、例えばロジック回路ＬＧ１よりも高速の動作クロック信号により動作する。
【００５６】
またロジック回路ＬＧ１は、ロジック回路ＬＧ２を構成するトランジスターよりもリーク電流が低いトランジスターにより構成される。具体的にはロジック回路ＬＧ１のインバーター、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ回路を構成するトランジスター（ＮＭＯＳトランジスター、ＰＭＯＳトランジスター）は、ロジック回路ＬＧ２のトランジスターよりも例えばしきい値電圧（サブスレッシュホールド電圧）が高いトランジスターになっている。
【００５７】
このようなしきい値電圧が高いトランジスターを用いることで、リーク電流が低減され、低消費電力動作モードでのロジック回路ＬＧ１での消費電力を抑えることができ、待機電力を省電力化できる。例えば低消費電力動作モードでは、ロジック回路ＬＧ１の動作クロック信号の周波数が通常動作モードに比べて低いため、充放電電流が低減される。このため、低消費電力動作モードでの消費電力は、リーク電流が支配的になる。従って、低消費電力動作モードで動作するロジック回路ＬＧ１を、低リーク電流のトランジスターで構成することで、待機電力を省電力化できる。一方、ロジック回路ＬＧ２は、例えばしきい値電圧が低い高リーク電流のトランジスターにより構成される。これにより回路の高速動作を容易化できる。
【００５８】
以上の本実施形態の集積回路装置によれば、通常動作モード及び低消費電力動作モードでの省電力化を図れる。
【００５９】
例えば本実施形態では図２（Ａ）に示すように低消費電力動作モードでは、ロジック回路ＬＧ１へのＶＤＤＡの電源供給はオンになる一方で、ロジック回路ＬＧ２へのＶＤＤＢの電源供給はオフになる。これによりロジック回路ＬＧ１は動作する一方で、ロジック回路ＬＧ２は非動作になる。そしてロジック回路ＬＧ１は低リークトランジスターで構成されるため、待機時でのリーク電流による電力消費を最小限に抑えることができる。またロジック回路ＬＧ１は低速のクロック周波数で動作するため、電源電圧にＶＤＤＡ＞ＶＤＤＢの関係が成り立っても、ゲート容量や配線容量の充放電電流による電力消費はそれほど大きくならない。
【００６０】
一方、ロジック回路ＬＧ２に対しては、ＶＤＤＢの電源供給自体が停止しているため、ロジック回路ＬＧ２が高リーク電流のトランジスターで形成されていても、リーク電流は生じず、充放電電流による電力消費も無い。即ち低消費電力動作モードにおいてロジック回路ＬＧ２に余計な電源電圧を加えないことで、低消費電力化を図れる。従って、ロジック回路ＬＧ１、ＬＧ２の両方の電力消費が抑えられるため、低消費電力動作モードでの消費電力を低減できる。
【００６１】
また図２（Ｂ）に示すように、通常動作モードでは、ロジック回路ＬＧ１に対するＶＤＤＡの電源供給及びロジック回路ＬＧ２に対するＶＤＤＢの電源供給は共にオンになる。これによりロジック回路ＬＧ１、ＬＧ２の両方が動作し、ロジック回路ＬＧ１による各種の制御信号の供給や、ロジック回路ＬＧ２によるベースバンド処理などの高速ロジック処理が可能になる。
【００６２】
そしてこの場合に本実施形態ではＶＤＤＢ＜ＶＤＤＡの関係が成り立つ。従って、ロジック回路ＬＧ２が高速ロジック処理を行った場合にも、ゲート容量や配線容量の充放電電流による電力消費を最小限に抑えることができる。例えばＶＤＤＡを１．８Ｖから１．２Ｖに低くすることで、計算上は３３パーセント程度の消費電流を削減できる。具体的には、ロジック回路ＬＧ２を１．８Ｖで動作させた時の消費電流を１ｍＡとした場合に、１．２Ｖで動作させた場合には３３０μＡ程度の消費電流を削減できる。従って、低消費電力動作モードのみならず通常動作モードでの消費電力も低減できる。
【００６３】
２．集積回路装置の詳細な構成例
図３に本実施形態の集積回路装置の詳細な構成例を示す。なお本実施形態の集積回路装置は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６４】
図３の集積回路装置は、レギュレーターＲＧ１、パワーオンリセット回路ＰＯＲ、ロジック回路ＬＧ１、Ｉ／Ｏ回路ＩＯＣ、発振回路ＯＳＣ、リファレンス回路ＲＥＦＣ、ヒューズ回路ＦＵＣを含む。これらの回路に対しては、レギュレーターＲＧ１からのＶＤＤＡが電源電圧として供給される。そしてＩ／Ｏ回路ＩＯＣには外部電源電圧ＶＤＤＥも供給される。
【００６５】
また集積回路装置は、レギュレーターＲＧ２、ＲＧ３、ＲＧ４、ＲＧ５、ＲＧ６、ロジック回路ＬＧ２、高周波系受信回路ＲＸＨ、低周波系受信回路ＲＸＬ、ＰＬＬ（Phase locked Loop）回路ＰＬＣ、送信回路ＴＸを含む。そしてロジック回路ＬＧ２、高周波系受信回路ＲＸＨ、低周波系受信回路ＲＸＬ、ＰＬＬ回路ＰＬＣ、送信回路ＴＸに対しては、各々、レギュレーターＲＧ２、ＲＧ３、ＲＧ４、ＲＧ５、ＲＧ６により生成された電源電圧ＶＤＤＢ、ＶＤＤＢ３、ＶＤＤＢ４、ＶＤＤＢ５、ＶＤＤＢ６が供給される。
【００６６】
パワーオンリセット回路ＰＯＲは、レギュレーターＲＧ１からの電源電圧ＶＤＤＡが供給され、ロジック回路ＬＧ１に対してパワーオンリセット信号ＸＲＳＴを出力する。具体的には、外部電源電圧ＶＤＤＥが投入されて、電源電圧ＶＤＤＡの電圧レベルがＬレベルからＨレベルに上昇すると、パワーオンリセット信号ＸＲＳＴはＬレベル（アクティブレベル）からＨレベル（非アクティブレベル）に変化する。従って、ロジック回路ＬＧ１は、リセット信号ＸＲＳＴによりリセット（初期化）された後に、そのリセット状態が解除される。このリセット解除によりロジック回路ＬＧ１の回路動作が可能になる。
【００６７】
ロジック回路ＬＧ１は、前述のように低消費電力動作モードにおいて動作する制御回路であり、Ｉ／Ｏ回路ＩＯＣ、発振回路ＯＳＣ、リファレンス回路ＲＥＦＣ、ヒューズ回路ＦＵＣに対して制御信号ＣＮＴ１を出力して、これらの回路を制御する。またレギュレーターＲＧ２〜ＲＧ６等に制御信号ＣＮＴ２を出力して、これらの回路を制御する。具体的には低消費電力動作モードから通常動作モードに切り替わると、レギュレーターＲＧ２〜ＲＧ６の動作をイネーブルにする制御信号ＣＮＴ２を出力する。これにより、レギュレーターＲＧ２〜ＲＧ６によるロジック回路ＬＧ２、高周波系受信回路ＲＸＨ、低周波系受信回路ＲＸＬ、ＰＬＬ回路ＰＬＣ、送信回路ＴＸへの電源電圧ＶＤＤＢ、ＶＤＤＢ３、ＶＤＤＢ４、ＶＤＤＢ５、ＶＤＤＢ６の供給がオンになり、これらの回路は動作可能状態に移行する。
【００６８】
Ｉ／Ｏ（Input/Output）回路ＩＯＣは、ロジック回路ＬＧ１と外部デバイス（外部）との間で入力又は出力信号ＳＥのやり取りを行うための回路である。各Ｉ／Ｏ回路ＩＯＣは、集積回路装置の複数のパッドの各パッドＰＤＥに対応して設けられ、例えば入力バッファ、出力バッファ、或いは入出力兼用バッファなどにより構成される。また各Ｉ／Ｏ回路ＩＯＣは、後述するようなレベルシフターを含み、電源電圧ＶＤＤＡと外部電源電圧ＶＤＤＥとの間の電圧レベルの変換を行う。ロジック回路ＬＧ１は、外部からパッドＰＤＥを介して入力される信号ＳＥをＩ／Ｏ回路ＩＯＣを介して受ける。また外部に対してパッドＰＤＥを介して出力される信号ＳＥをＩ／Ｏ回路ＩＯＣを介して出力する。なお図３ではＩ／Ｏ回路ＩＯＣの個数は１つになっているが、実際には複数のＩ／Ｏ回路ＩＯＣが設けられる。
【００６９】
発振回路ＯＳＣは、レギュレーターＲＧ１からの電源電圧ＶＤＤＡが供給されて発振動作を行い、発振クロック信号を出力する。この発振回路ＯＳＣは、発振ループを構成する発振用インバーターや、発振制御回路などにより構成される。
【００７０】
例えば本実施形態では、低消費電力動作モードとしてコマンド待ち受けモードとスタンバイモードが用意される。コマンド待ち受けモードでは、発振回路ＯＳＣの発振動作は停止しており、ロジック回路ＬＧ１に対して動作クロック信号が供給されていない状態になっている。このため、動作クロック信号が供給されていないロジック回路ＬＧ１は、外部デバイスであるホストからの信号をトリガー信号として、ホストからのコマンドをレジスターに取り込んで保持する。そして、このコマンドにより、スタンバイモードへの移行が指示されると、コマンド待ち受けモードからスタンバイモードに移行し、発振回路ＯＳＣの発振動作のイネーブルを指示する。そしてロジック回路ＬＧ１は、発振回路ＯＳＣからの発振クロック信号に基づく動作クロック信号により動作して、制御信号ＣＮＴ１、ＣＮＴ２等を用いて他の回路の制御を開始する。この場合のロジック回路ＬＧ１の動作クロック信号の周波数は、ロジック回路ＬＧ２の動作クロック信号の周波数よりも低くなっている。
【００７１】
リファレンス回路ＲＥＦＣは、レギュレーターＲＧ１からの電源電圧ＶＤＤＡが供給され、基準電圧及び基準電流の少なくとも一方を生成する。例えば公知のバンドギャップリファレンス回路などを用いて基準電圧や基準電流を生成する。集積回路装置のアナログ回路（オペアンプ等）は、これらの基準電圧や基準電流を用いて動作する。
【００７２】
ヒューズ回路ＦＵＣは、ヒューズを用いて集積回路装置の初期設定情報を記憶する回路である。例えばリファレンス回路ＲＥＦＣでの基準電流及び基準電圧やレギュレーターＲＧ１の抵抗値等を設定するための初期設定情報を記憶する。これにより、基準電流等のプロセス変動バラツキを最小限に抑えることが可能になる。
【００７３】
ロジック回路ＬＧ２は、レギュレーターＲＧ２からの電源電圧ＶＤＤＢが供給され、通常動作モードにおいて無線通信のベースバンド処理を行う。具体的には無線通信での復調処理や変調処理などのベースバンド処理を、高速なロジック回路動作により実現する。
【００７４】
高周波系受信回路ＲＸＨは、受信回路の高周波数動作回路であり、低周波系受信回路ＲＸＬは、受信回路の低周波数動作回路である。これらの回路ＲＸＨ、ＲＸＬの詳細例については後述する。
【００７５】
レギュレーターＲＧ３は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧した電源電圧ＶＤＤＢ３を、高周波系受信回路ＲＸＨに供給する。レギュレーターＲＧ４は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧した電源電圧ＶＤＤＢ４を、低周波系受信回路ＲＸＬに供給する。
【００７６】
そしてロジック回路ＬＧ１は、通常動作モード時に、レギュレーターＲＧ４による低周波系受信回路ＲＸＬへのＶＤＤＢ４の供給をオンにした後に、レギュレーターＲＧ３による高周波系受信回路ＲＸＨへのＶＤＤＢ４の供給をオンにする。即ちＲＸＬへのＶＤＤＢ４の供給後にＲＸＨへのＶＤＤＢ３が供給されるように、レギュレーターＲＧ４、ＲＧ３を制御する。これにより低周波系受信回路ＲＸＬ、高周波系受信回路ＲＸＨの順で回路が起動するようになり、省電力化を図れる。
【００７７】
またレギュレーターＲＧ５は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧した電源電圧ＶＤＤＢ５を、受信用や送信用のクロック信号を生成するＰＬＬ回路ＰＬＣに供給する。
【００７８】
そしてロジック回路ＬＧ１は、通常動作モード時に、レギュレーターＲＧ５によるＰＬＬ回路ＰＬＣへのＶＤＤＢ５の供給をオンにした後に、レギュレーターＲＧ４による低周波系受信回路ＲＸＬへのＶＤＤＢ４の供給をオンにする。即ちＰＬＣへのＶＤＤＢ５の供給後にＲＸＬへのＶＤＤＢ４が供給されるように、レギュレーターＲＧ５、ＲＧ４を制御する。これにより、ＰＬＬ回路ＰＬＣ、低周波系受信回路ＲＸＬ、高周波系受信回路ＲＸＨの順で回路が起動するようになる。
【００７９】
またレギュレーターＲＧ６は、外部電源電圧ＶＤＤＥを受けて、ＶＤＤＥを降圧した電源電圧ＶＤＤＢ６を、送信回路ＴＸに供給する。
【００８０】
そしてロジック回路ＬＧ１は、通常動作モードの送信時に、レギュレーターＲＧ５によるＰＬＬ回路ＰＬＣへのＶＤＤＢ５の供給をオンにした後に、レギュレーターＲＧ６による送信回路ＴＸへのＶＤＤＢ６の供給をオンにする。即ちＰＬＣへのＶＤＤＢ５の供給後にＴＸへのＶＤＤＢ６が供給されるように、レギュレーターＲＧ５、ＲＧ６を制御する。これにより、ＰＬＬ回路ＰＬＣ、送信回路ＴＸの順で回路が起動するようになる。
【００８１】
図３の集積回路装置では、低消費電力動作モードでは、レギュレーターＲＧ１が電源電圧ＶＤＤＡを生成し、ＰＯＲ、ＬＧ１、ＩＯＣ、ＯＳＣ、ＲＥＦＣ、ＦＵＣの各回路に供給される。具体的には、低消費電力動作モードの１つであるコマンド待ち受けモードでは、発振回路ＯＳＣの発振動作は停止し、ロジック回路ＬＧ１はホストからのコマンドの待ち受け状態になる。そしてホストからのコマンドにより、低消費電力動作モードの１つであるスタンバイモードに移行すると、発振回路ＯＳＣの発振動作が開始し、クロック信号により動作するロジック回路ＬＧ１が、制御信号ＣＮＴ１、ＣＮＴ２を用いた各回路の制御を開始する。
【００８２】
スタンバイモードから通常動作モードの受信モードに移行する場合には、ロジック回路ＬＧ１からの制御信号ＣＮＴ２により、レギュレーターＲＧ２、ＲＧ３、ＲＧ４、ＲＧ５の動作がイネーブルになり、ＬＧ２、ＲＸＨ、ＲＸＬ、ＰＬＣへのＶＤＤＢ、ＶＤＤＢ３、ＶＤＤＢ４、ＶＤＤＢ５の電源供給がオンになる。この際に、まずＶＤＤＢ５の電源供給がオンになって、ＰＬＬ回路ＰＬＣが起動し、ＰＬＣのロック動作が安定した後に、ＶＤＤＢ４の電源供給がオンになり、低周波系受信回路ＲＸＬが起動する。そして最後にＶＤＤＢ５の電源供給がオンになり、高周波系受信ＲＸＨが起動する。
【００８３】
一方、スタンバイモードから通常動作モードの送信モードに移行する場合には、ロジック回路ＬＧ１からの制御信号ＣＮＴ２により、レギュレーターＲＧ２、ＲＧ５、ＲＧ６の動作がイネーブルになり、ＬＧ２、ＰＬＣ、ＴＸへのＶＤＤＢ、ＶＤＤＢ５、ＶＤＤＢ６の電源供給がオンになる。この際に、まずＶＤＤＢ５の電源供給がオンになって、ＰＬＬ回路ＰＬＣが起動し、ＰＬＣのロック動作が安定した後に、ＶＤＤＢ６の電源供給がオンになり、送信回路ＴＸが起動する。
【００８４】
以上のように本実施形態では、コマンド待ち受けモードでは、発振回路ＯＳＣは発振しないため、消費電流の大部分は、レギュレーターＲＧ１のオペアンプやパワーオンリセット回路ＰＯＲのコンパレーターでのテール電流だけとなる。この際に、ロジック回路ＬＧ１に対しても電源電圧ＶＤＤＡが供給されているが、前述のようにロジック回路ＬＧ１は低リークトランジスターにより構成されるため、ロジック回路ＬＧ１でのリーク電流は最小限に抑えられる。従って、コマンド待ち受けモードでの集積回路装置の消費電流を最小限に抑えることができる。
【００８５】
コマンド待ち受けモードからスタンバイモードに移行すると、発振回路ＯＳＣが発振を開始し、発振により得られた動作クロック信号によるロジック回路ＬＧ１の動作が開始するが、ロジック回路ＬＧ１の動作クロック信号の周波数は低いため、消費電流の増加を抑えることができる。また、この際に、レギュレーターＲＧ２〜ＲＧ６の動作はオフになり、ＶＤＤＢ〜ＶＤＤＢ６の電源供給もオフになって、ＬＧ２、ＲＸＨ、ＲＸＬ、ＰＬＣ、ＴＸの回路も非動作になるため、これらの回路での消費電流をほぼ零にできる。この場合にロジック回路ＬＧ２は、ロジック回路ＬＧ１に比べて高リーク電流のトランジスターにより構成されているが、ロジック回路ＬＧ２に対しては電源電圧ＶＤＤＢ自体が供給されていないため、そもそもリーク電流は問題にならない。
【００８６】
このように、本実施形態によればコマンド待ち受けモード及びスタンバイモードの両方において消費電流を最小限に抑えることができる。特に無線通信においては、受信や送信を行う通常動作モードの期間に比べて、コマンド待ち受けモードやスタンバイモードの期間は長くなる場合が多い。従って、コマンド待ち受けモードやスタンバイモードの消費電流を極力低減することで、ボタン電池などの電源容量が小さなバッテリー電池を用いた場合にも、集積回路装置を長時間に亘って動作させることが可能になる。
【００８７】
また発振回路ＯＳＣやリファレンス回路ＲＥＦＣに対しては、外部電源電圧ＶＤＤＥを直接供給する手法が一般的である。しかしながら、この手法によると、外部電源電圧ＶＤＤＥが変動した場合に、発振回路ＯＳＣやリファレンス回路ＲＥＦＣの回路特性（発振周波数、基準電圧値、基準電流値）が変動するおそれがある。
【００８８】
この点、図３の集積回路装置では、レギュレーターＲＧ１でレギュレートされた定電圧のＶＤＤＡが、発振回路ＯＳＣやリファレンス回路ＲＥＦＣに供給される。従って、外部電源電圧ＶＤＤＥが変動した場合にも、電源電圧ＶＤＤＡの変動は最小限に抑えられため、発振回路ＯＳＣやリファレンス回路ＲＥＦＣの回路特性が変動してしまう事態を防止できる。
【００８９】
更に、前述したようにＶＤＤＡ（例えば１．６〜２．０Ｖ）はＶＤＤＢ（例えば１．０〜１．４Ｖ）に比べて高い電圧である。従って、ＶＤＤＢを用いて発振回路ＯＳＣやリファレンス回路ＲＥＦＣを動作させる場合に比べて、発振回路ＯＳＣやリファレンス回路ＲＥＦＣを安定させて動作させることが可能になる。
【００９０】
また、本実施形態ではスタンバイモードから受信モードに移行した場合に、ＰＬＬ回路ＰＬＣ、低周波系受信回路ＲＸＬ、高周波系受信回路ＲＸＨの順で起動される。従って、消費電流が多い低ノイズアンプ等を有する高周波系受信回路ＲＸＨが時間的に最後に起動されるようになるため、消費電流を節約できる。同様に、スタンバイモードから送信モードに移行した場合に、ＰＬＬ回路ＰＬＣ、送信回路ＴＸの順で起動される。従って、消費電流が多いパワーアンプ等を含む送信回路が時間的に遅れて起動されるようになるため、消費電流を節約できる。
【００９１】
更に、受信モードや送信モードなどの通常動作モードでは、ロジック回路ＬＧ２がベースバンド処理などの高速ロジック処理を行うが、ロジック回路ＬＧ２に供給される電源電圧ＶＤＤＢは、ＶＤＤＡに比べて低い電圧になる。従って、ロジック回路ＬＧ２でのゲート容量や配線容量への充放電電力が小さくなり、通常動作モードでの省電力化を図れる。
【００９２】
また、後述するようにレギュレーターＲＧ１の差動部及び出力部が有する電流源（図１１のＩＳＢ１、ＩＳＢ２）は、一端がＶＳＳノード（第１の電源ノード）に接続される第１の抵抗（ＲＢ３、ＲＢ４）と、ソースに第１の抵抗の他端が接続され、ゲートにＶＳＳノードが接続されるデプレッション型の第１のトランジスター（ＴＢ３、ＴＢ６）を含む。そして第１のトランジスター（ＴＢ３、ＴＢ６）のしきい値電圧は負の温度特性を有し、第１の抵抗（ＲＢ３、ＲＢ４）の抵抗値は正の温度特性を有する。
【００９３】
また後述するように、パワーオンリセット回路ＰＯＲのコンパレーターの差動部及び出力部が有する電流源（図１５のＩＳＣ３、ＩＳＣ４）は、一端がＶＳＳノードに接続される第２の抵抗（ＲＣ３、ＲＣ４）と、ソースに第２の抵抗の他端が接続され、ゲートにＶＳＳノードが接続されるデプレッション型の第２のトランジスター（ＴＣ３、ＴＣ６）を含む。そして第２のトランジスター（ＴＣ３、ＴＣ６）のしきい値電圧は負の温度特性を有し、第２の抵抗（ＲＣ３、ＲＣ４）の抵抗値は正の温度特性を有する。
【００９４】
このようにすれば、低消費電力動作モード（コマンド待ち受けモード）において、図３の集積回路装置で電流が流れるパスは、レギュレーターＲＧ１での３本の電流パス（ＩＳＢ１のパス、ＩＳＢ２のパス、ＲＢ１及びＲＢ２のパス）と、パワーオンリセット回路ＰＯＲのコンパレーターでの１本の電流パス（ＩＳＣ３のパス）で、合計で４本の電流パスだけになる。従って、低消費電力動作モード（コマンド待ち受けモード）での集積回路装置の消費電流を最小限に抑えることが可能になる。
【００９５】
３．回路構成例
次に集積回路装置の回路構成例について説明する。図４は集積回路装置がＲＦの無線通信用ＩＣである場合の回路構成例である。この集積回路装置は、受信回路（ＲＸ）３０、リファレンス回路（ＲＥＦＣ）４２、変調用制御電圧生成回路４４、発振回路（ＯＳＣ）４６、ＰＬＬ回路（ＰＬＣ）４８、ロジック回路（ＬＧ１）５０、ロジック回路（ＬＧ２）６０、パワーオンリセット回路（ＰＯＲ）１１０、Ｉ／Ｏ回路ＩＯＣなどを含む。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９６】
受信回路３０は、低ノイズアンプＬＮＡ、ミキサー部３２、フィルター部３４を含む。低ノイズアンプＬＮＡは、アンテナＡＮＴから入力されるＲＦの受信信号を低ノイズで増幅する処理を行う。ミキサー部３２は、増幅後の受信信号と、ＰＬＬ回路４８（局所周波数生成回路）の受信用ＶＣＯ１３４（電圧制御発振回路）からのローカル信号（局所周波数信号）のミキシング（混合）処理を行って、ダウンコンバージョンを実行する。フィルター部３４は、ダウンコンバージョン後の受信信号のフィルター処理を行う。具体的には、フィルター部３４は、複素フィルターなどで実現されるバンドパスのフィルター処理を行い、イメージ除去を行いながらベースバンド信号を抽出する。
【００９７】
ロジック回路６０に設けられる復調回路６２は、受信回路３０からの信号に基づいて復調処理を行う。例えば送信側においてＦＳＫ（周波数シフトキーイング）で変調された信号の復調処理を行い、復調後の受信データをロジック回路５０に出力する。
【００９８】
ロジック回路６０に設けられる変調回路６４は、ロジック回路５０からの送信データの変調処理を行う。例えば送信データをＦＳＫで変調し、変調後の送信データを変調用制御電圧生成回路４４に出力する。変調用制御電圧生成回路４４は、変調後の送信データのＡ／Ｄ変換を行い、Ａ／Ｄ変換により得られた変調用制御電圧をＰＬＬ回路４８の送信用ＶＣＯ１３６の制御電圧入力端子に出力する。送信用ＶＣＯ１３６は、変調用制御電圧により変調された周波数の送信信号を送信回路４０のパワーアンプＰＡに出力する。そして送信回路４０は、パワーアンプＰＡにより増幅した送信信号をアンテナＡＮＴに対して出力する。
【００９９】
リファレンス回路４２は、基準電圧や基準電流を生成して、受信回路３０や送信回路４０に供給する。ＰＬＬ回路４８は、発振回路４６からの発振クロック信号に基づいて、各種のクロック信号やミキサー部３２へのローカル信号等を生成する。
【０１００】
ロジック回路５０（制御回路）は、集積回路装置の全体の制御や、各種のデジタル処理などを行う。またロジック回路５０は、例えばリンク層回路５２やホストＩ／Ｆ（インターフェース）５４を有し、リンク層のプロトコル処理や、外部のホストとのインターフェース処理などを実行する。パワーオンリセット回路１１０は、外部電源電圧ＶＤＤＥの投入時等に、パワーオンリセット信号ＸＲＳＴをロジック回路５０に出力する。
【０１０１】
なお本実施形態の集積回路装置は、図４のような無線通信用ＩＣには限定されず、様々なタイプの集積回路装置に適用できる。
【０１０２】
図５（Ａ）、図５（Ｂ）にＩ／Ｏ回路ＩＯＣやＩＯＣが有するレベルシフター１２０の構成例を示す。
【０１０３】
図５（Ａ）のＩ／Ｏ回路ＩＯＣには、外部電源電圧ＶＤＤＥと、レギュレーターＲＧ１からの電源電圧ＶＤＤＡが供給される。そしてロジック回路ＬＧ１からのＶＤＤＡの電圧レベルの信号を、ＶＤＤＥの電圧レベルの信号に変換し、パッドＰＤＥを介して外部デバイス（外部）に出力する。この電圧レベルの変換はレベルシフター１２０により行われる。なおＩ／Ｏ回路ＩＯＣは、パッドＰＤＥを介して外部デバイスから入力されるＶＤＤＥの電圧レベルの信号を、ＶＤＤＡの電圧レベルの信号に変換するレベルシフトも行う。
【０１０４】
図５（Ｂ）のレベルシフター１２０は、Ｎ型トランジスターＴ１、Ｔ２、Ｔ３とＰ型トランジスターＴ４、Ｔ５、Ｔ６、Ｔ７により構成される。なおトランジスターＴ６、Ｔ７を設けない構成にしてもよい。
【０１０５】
トランジスターＴ１、Ｔ６のゲートには、ロジック回路ＬＧ１からのＶＤＤＡの電圧レベルの入力信号Ｉ１が入力され、トランジスターＴ２、Ｔ７のゲートには、入力信号Ｉ１の反転入力信号Ｉ２が入力される。トランジスターＴ２、Ｔ３、Ｔ７のドレイン、トランジスターＴ４のゲートは、ノードＮＬ１に接続される。トランジスターＴ１、Ｔ６のドレイン、トランジスターＴ３、Ｔ５のゲートは、ノードＮＬ２に接続される。そしてトランジスターＴ４のドレインとトランジスターＴ６のソースが接続され、トランジスターＴ５のドレインとトランジスターＴ７のソースが接続され、トランジスターＴ４、Ｔ５のソースには電源電圧ＶＤＤＥが供給される。
【０１０６】
そして、レベルシフター１２０によりＶＤＤＥの電圧レベルに変換されたノードＮＬ１の信号Ｑ１が、Ｐ型トランジスターＴ２２及びＮ型トランジスターＴ２１により構成されるバッファ回路によりバッファリングされて、信号ＱＥとして出力される。なおＩ／Ｏ回路ＩＯＣのバッファ回路の段数は１段であってもよいし、２段以上であってもよい。
【０１０７】
図３の集積回路装置では、電源電圧ＶＤＤＡは、レギュレーターＲＧ１により外部電源電圧ＶＤＤＥから生成される。従って、電源投入時等においては、ＶＤＤＡの電圧レベルが０Ｖから上昇する前に、ＶＤＤＥの電圧レベルが０Ｖから上昇してしまう。即ちＶＤＤＥの電圧レベルの上昇に遅れて、ＶＤＤＡの電圧レベルが上昇する。
【０１０８】
このように、ＶＤＤＥの電圧レベルの上昇に遅れて、ＶＤＤＡの電圧レベルが０Ｖから上昇する場合、図５（Ｂ）のレベルシフター１２０ではＶＤＤＡの電圧レベルが０Ｖであるため、入力信号Ｉ１、Ｉ２の電圧レベルも０Ｖになり、トランジスターＴ１、Ｔ２がオフ状態になる。この状態で、ＶＤＤＥの電圧レベルが上昇すると、トランジスターＴ４、Ｔ５、Ｔ６、Ｔ７にドレイン電流が流れる。この時、トランジスターＴ１、Ｔ２はオフ状態であるため、わずかなドレイン電流であっても、ノードＮＬ１、ＮＬ２の電圧レベルは上昇する。これによりトランジスターＴ３がオン状態になる。そしてオン状態となったトランジスターＴ３にドレイン電流が流れることで、ノードＮＬ１の信号Ｑ１の電圧レベルがＶＳＳに設定されるようになる。即ちレベルシフター１２０の出力信号Ｑ１の電圧レベルがＶＳＳに固定される。従って、信号Ｑ１が中間電圧レベルになることで、トランジスターＴ２２、Ｔ２１により構成されるバッファ回路等に貫通電流が発生してしまう事態等を防止できる。
【０１０９】
また図３において、電源電圧ＶＤＤＢはＶＤＤＡよりも低い電圧になっており、例えばＶＤＤＢは１．０〜１．４Ｖの範囲内の電圧であり、ＶＤＤＡは１．６〜２．０Ｖの範囲内の電圧である。従って、例えばＶＤＤＥが３．６Ｖというように高い電圧である場合に、ＶＤＤＢの電圧レベルの信号をＶＤＤＥの電圧レベルの信号にレベルシフトしようとすると、レベルシフターの回路設計が困難になる。
【０１１０】
この点、本実施形態では図３に示すようにＩ／Ｏ回路ＩＯＣには、ＶＤＤＢ（１．０〜１．４Ｖ）ではなく、ＶＤＤＢよりも電圧が高いＶＤＤＡ（１．６〜２．０）の電源電圧が供給される。そして図５（Ａ）、図５（Ｂ）に示すようにレベルシフター１２０は、電圧が高いＶＤＤＡ（１．６〜２．０）の電圧レベルの信号をＶＤＤＥ（３．６Ｖ）の電圧レベルの信号に変換すれば済むため、レベルシフター１２０の回路設計を容易化できる。
【０１１１】
図６に発振回路ＯＳＣの回路構成例を示す。この発振回路ＯＳＣは、発振用のインバーターＩＮＶＡを含む。この発振用のインバーターＩＮＶＡには、レギュレーターＲＧ１からのＶＤＤＡの電源電圧が供給される。そしてパッドＰＤＩからの信号がインバーターＩＮＶＡに入力され、インバーターＩＮＶＡの出力信号がパッドＰＤＱから出力される。また発振用のインバーターＩＮＶＡはロジック回路ＬＧ１からのイネーブル信号ＯＳＣＥＮＢにより、発振動作がイネーブルされたり、ディスイネーブルされる。そしてパッドＰＤＩには外付け部品である水晶発振子ＸＴＬの一端とキャパシターＣＣ１の一端が接続され、パッドＰＤＱには水晶発振子ＸＴＬの他端とキャパシターＣＣ２の一端が接続される。なおキャパシターＣＣ１、ＣＣ２を集積回路装置に内蔵する構成にしてもよい。
【０１１２】
図６の発振回路ＯＳＣは、レギュレーターＲＧ１によりレギュレートされた定電圧の電源電圧ＶＤＤＡが供給されて動作する。従って、外部電源電圧ＶＤＤＥが変動した場合にも、安定した発振周波数での発振が可能になる。
【０１１３】
図７に受信回路３０、ＰＬＬ回路４８の回路構成例を示す。低ノイズアンプＬＮＡ（低雑音増幅器）は、アンテナＡＮＴから整合回路２８を介して入力された差動信号Ｓ１ａ、Ｓ１ｂを増幅し、増幅後の差動信号Ｓ２ａ、Ｓ２ｂをミキサー部３２に出力する。
【０１１４】
ミキサー部３２（周波数変換回路）は、低ノイズアンプＬＮＡからの差動信号Ｓ２ａ、Ｓ２ｂを受け、周波数変換を行って差動信号Ｓ４ａ、Ｓ４ｂ及び差動信号Ｓ４ｃ、Ｓ４ｄをフィルター部３４に出力する。ここで信号Ｓ４ａとＳ４ｃとは互いに位相が９０度異なり、信号Ｓ４ｂとＳ４ｄも互いに位相が９０度異なる。
【０１１５】
具体的には、ミキサー部３２はミキサーＭＸ、ＭＸＩ、ＭＸＱと分周器３３を含む。ミキサーＭＸ及び分周器３３には、局所周波数生成回路として機能するＰＬＬ回路４８から局所周波数の差動信号ＳＬａ、ＳＬｂが入力される。分周器３３は、差動信号ＳＬａ、ＳＬｂに基づいて、互いに位相が９０度異なる２つの信号Ｉ、Ｑを出力する。
【０１１６】
ミキサーＭＸは、低ノイズアンプＬＮＡからの差動信号Ｓ２ａ、Ｓ２ｂと、ＰＬＬ回路４８からの局所周波数の差動信号ＳＬａ、ＳＬｂのミキシング処理を行って、差動信号Ｓ３ａ、Ｓ３ｂを出力する。次段のミキサーＭＸＩは、ミキサーＭＸからの差動信号Ｓ３ａ、Ｓ３ｂと分周器３３からの信号Ｉとのミキシング処理を行って、差動信号Ｓ４ａ、Ｓ４ｂを出力する。次段のもう１つのミキサーＭＸＱは、ミキサーＭＸからの信号Ｓ３ａ、Ｓ３ｂと分周器３３からの信号Ｑとのミキシング処理を行って、差動信号Ｓ４ｃ、Ｓ４ｄを出力する。
【０１１７】
フィルター部３４は例えば複素フィルターである。そして、互いに位相が９０度異なる信号Ｓ４ａ〜Ｓ４ｄを受けて、不要な周波数の信号（イメージ信号）を除去し、所望波の信号を、差動信号Ｓ５ａ、Ｓ５ｂ及び差動信号Ｓ５ｃ、Ｓ５ｄとして出力する。
【０１１８】
検出回路３６は、フィルター部３４の出力信号Ｓ５ａ〜Ｓ５ｄを受け、所望波の信号強度を検出する。そして検出された信号強度に基づいて、低ノイズアンプＬＮＡの利得（ゲイン）が制御される。
【０１１９】
ＰＬＬ回路４８は、位相比較器１３０、ループフィルター１３２、受信用ＶＣＯ１３４、送信用ＶＣＯ１３６、分周器１３８を含む。位相比較器１３０は、発振回路４６からの基準クロック信号と分周器１３８からの分周後のクロック信号との位相比較を行う。ループフィルター１３２は、位相比較器１３０の出力信号のローパスフィルタ処理を行う。受信用ＶＣＯ１３４、送信用ＶＣＯ１３６は、ループフィルター１３２等からの制御電圧により発振周波数が制御される電圧制御発振回路である。本実施形態では、受信と送信は排他的に行われるため、位相比較器１３０、ループフィルター１３２、分周器１３８が、受信用ＶＣＯ１３４と送信用ＶＣＯ１３６により共用される。
【０１２０】
ここで、低ノイズアンプＬＮＡからの信号Ｓ２ａ、Ｓ２ｂの搬送波周波数をｆ０（例えば２．４ＧＨｚ）とし、ＰＬＬ回路４８からの信号ＳＬａ、ＳＬｂの局所周波数をｆＬ（例えば２．８ＧＨｚ）とする。すると、ミキサーＭＸによるミキシング処理後の信号Ｓ３ａ、Ｓ３ｂの周波数は、ｆＬとｆ０の周波数差であるｆＬ−ｆ０（例えば４００ＭＨｚ）になる。
【０１２１】
そして分周器３３の分周比が例えばＮである場合には、分周器３３からの信号Ｉ、Ｑの周波数は、局所周波数ｆＬの１／Ｎの周波数であるｆＬ／Ｎになる。従って、周波数ｆＬ／Ｎの信号Ｉ、Ｑと、ミキサーＭＸからの周波数ｆＬ−ｆ０の信号Ｓ３ａ、Ｓ３ｂとが、ミキサーＭＸＩ、ＭＸＱによりミキシング処理されることで、周波数ｆＬ−ｆ０−ｆＬ／Ｎ（例えば１ＭＨｚ）の信号Ｓ４ａ〜Ｓ４ｄが出力されるようになる。
【０１２２】
図７において、例えば低ノイズアンプＬＮＡ、ミキサーＭＸ、分周器３３などが、図３の高周波系受信回路ＲＸＨ（高周波数動作回路）になる。また例えばミキサーＭＸＩ、ＭＸＱ、フィルター部３４、検出回路３６が、低周波系受信回路ＲＸＬ（低周波数動作回路）になる。そして高周波系受信回路ＲＸＨでは信号周波数が高いため、十分な性能を確保するために、消費電流が多い回路（オペアンプ等）が使用される。一方、低周波系受信回路ＲＸＬでは信号周波数が低いため、消費電流が少ない回路が使用される。従って、スタンバイモードから送信モードに移行した際に、高周波系受信回路ＲＸＨが先に起動してしまうと、無駄に消費電流が流れてしまう。また、受信回路３０が適正に動作するためには、ＰＬＬ回路４８のロック動作が終了し、ＰＬＬ回路４８から安定した局所周波数の信号ＳＬａ、ＳＬｂが出力される必要がある。
【０１２３】
そこで本実施形態では図８（Ａ）に示す起動シーケンス手法を採用する。具体的には、スタンバイモードから受信モードへの移行時に、まずＰＬＬ回路４８へのＶＤＤＢ５の電源供給をオンにする（ステップＳ１）。そしてＰＬＬ回路４８の動作安定後に、受信回路の低周波数動作回路（ＲＸＬ）へのＶＤＤＢ４の電源供給をオンにする（ステップＳ２）。次に、受信回路の高周波数動作回路（ＲＸＨ）へのＶＤＤＢ３の電源供給をオンにする（ステップＳ３）。そして、その後に信号の受信処理を開始する（ステップＳ４）。こうすることで、スタンバイモードから受信モードへの移行シーケンスにおいて、受信回路３０において無駄に消費電流が流れてしまう事態を防止できる。
【０１２４】
一方、送信時には図８（Ｂ）に示す起動シーケンス手法を採用する。具体的には、スタンバイモードから送信モードへの移行時に、まずＰＬＬ回路４８へのＶＤＤＢ５の電源供給をオンにする（ステップＳ１１）。そしてＰＬＬ回路４８の動作安定後に、送信回路４０へのＶＤＤＢ６の電源供給をオンにする（ステップＳ１２）。そして、その後に信号の送信処理を開始する（ステップＳ１３）。こうすることで、スタンバイモードから送信モードへの移行シーケンスにおいて、例えば送信回路４０のパワーアンプＰＡ等において無駄に消費電流が流れてしまう事態を防止できる。
【０１２５】
４．レギュレーター
図９に、ＲＧ１等のレギュレーターの構成の一例を示す。なお本実施形態のレギュレーターは図９の構成に限定されず、公知の種々の構成のレギュレーターを採用できる。
【０１２６】
図９のレギュレーターは、増幅回路ＡＭと、第１、第２の抵抗ＲＢ１、ＲＢ２を含む。更に位相補償用のキャパシターＣ０を含む。
【０１２７】
増幅回路ＡＭは、非反転入力端子（第１の差動入力端子）と反転入力端子（第２の差動入力端子）の間にオフセット電圧ＶＯＦＦを有する差動型の増幅回路（オペアンプ）である。即ち一般的な差動型の増幅回路では、仮想接地の場合に非反転入力端子と反転入力端子の間の電圧差はほぼ０Ｖになるが、図９の増幅回路ＡＭでは、非反転入力端子と反転入力端子の間に、仕事関数差電圧等によるオフセット電圧ＶＯＦＦが設定される。
【０１２８】
抵抗ＲＢ１、ＲＢ２は、増幅回路ＡＭの出力ノードＮＱ１とＶＳＳノード（第１の電源ノード）との間に直列に設けられる。そして出力ノードＮＱ１の電圧が、抵抗ＲＢ１、ＲＢ２により電圧分割され、分割電圧が接続ノードＮＱ２に生成される。
【０１２９】
位相補償用キャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に一端が接続されるキャパシターである。図９では位相補償用キャパシターＣ０の他端はＶＳＳノードに接続される。なお、キャパシターＣ０の他端をＶＤＤノード（第２の電源ノード）等に接続してもよい。
【０１３０】
そして図９のレギュレーターでは、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号（電圧）が、増幅回路ＡＭの非反転入力端子（正側端子）に帰還（正帰還）される。また、増幅回路ＡＭの出力ノードＮＱ１の信号（電圧）が、増幅回路ＡＭの反転入力端子（負側端子）に帰還（負帰還）される。
【０１３１】
例えば一般的な差動型の増幅回路では、非反転入力端子と反転入力端子の両方に対して信号を帰還する接続は行われない。この点、図９の増幅回路ＡＭは、非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する増幅回路であるため、このような帰還接続が可能になる。そしてこのような帰還接続を採用することで、負帰還はボルテージフォロワ的になり、正帰還は抵抗分割でフィードバック量を調整して、出力電圧を決定できるようになる。
【０１３２】
具体的には、抵抗ＲＢ１、ＲＢ２の抵抗値をＲ１、Ｒ２とする。すると図９のレギュレーターは、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧を生成する。
【０１３３】
例えば従来のレギュレーターでは、定電圧生成用の基準電圧を生成する回路が必要であった。従って、その基準電圧生成回路に電流パスが存在するため、その電流パスの分だけ電力が無駄に消費されてしまう。
【０１３４】
これに対して図９のレギュレーターでは、このような基準電圧生成回路を設けなくても、増幅回路ＡＭのオフセット電圧ＶＯＦＦを基準電圧として、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧が生成される。従って、基準電圧生成回路の電流パスの分だけ、電流パスの本数が減るため、低消費電力化を実現できる。
【０１３５】
また図９では、増幅回路ＡＭの出力ノードＮＱ１の信号を増幅回路ＡＭの反転入力端子に帰還（負帰還）させると共に、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号を非反転入力端子に帰還（正帰還）させている。そして、この接続ノードＮＱ２に対して位相補償用のキャパシターＣ０を設けている。このようにすることで、回路の発振を防止して、回路の安定動作を実現できる。従って、図９のレギュレーターによれば、回路の安定動作と低消費電力化とを両立できる。
【０１３６】
また一般的なレギュレーターの設計手法では、何らかの基準電圧（例えば１Ｖ）をもとに、電圧生成用の演算増幅回路が演算増幅（例えば１．５倍の演算増幅）を行って、演算増幅後の電圧（例えば１．５Ｖ）を生成する。そしてバッファリング用の増幅回路（例えばボルテージフォロワ接続の増幅回路）が、演算増幅後の電圧のバッファリングを行うことで、レギュレーターの電流供給能力を確保する。この手法によれば、演算増幅の部分とバッファリングの部分というように２つのステージに分けて設計を行うことができるため、設計を容易化できる。即ち、演算増幅を行いながらバッファリングを行うという回路構成は、回路の安定化という観点からは設計が非常に難しくなる。演算増幅を行うと、帰還抵抗を介した負帰還が必要になるが、帰還抵抗や帰還容量に起因する位相遅れに対しての安定性確保と、電流供給能力の両立を考えながら設計を行うのは、困難を極めるからである。
【０１３７】
この点、図９のレギュレーターは、演算増幅とバッファリングを１つの増幅回路で実現する構成になっている。即ち、演算増幅用の設計という視点は正帰還側に持ち込まれ、バッファリング用の設計という視点は負帰還側に持ち込まれており、この点において従来の一般的なレギュレーターの設計手法とは異なっている。
【０１３８】
図１０は仕事関数差電圧を説明するためのバンド図である。図１０に示すように、非反転入力端子側の差動トランジスターのＮ型ゲート電極とＰウェルとの仕事関数と、反転入力端子側の差動トランジスターのＰ型ゲート電極とＰウェルとの仕事関数の差が、仕事関数差電圧になる。なお差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比を異ならせることでオフセット電圧ＶＯＦＦを設定してもよい。
【０１３９】
図１１に図９のレギュレーターの詳細な構成例を示す。図１１に示すように増幅回路ＡＭは、差動部ＤＦと、差動部ＤＦの出力ノードＮＢ１に接続される出力部ＱＢを含む。更に位相補償用のキャパシターＣＣ及び抵抗ＲＣを含むことができる。
【０１４０】
差動部ＤＦは、第１、第２の差動トランジスターＴＢ１、ＴＢ２と、トランジスターＴＢ４及びＴＢ５により構成されるカレントミラー回路と、電流源ＩＳＢ１を含む。差動トランジスターＴＢ１のゲート電極は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に接続される。差動トランジスターＴＢ２のゲート電極は、出力ノードＮＱ１に接続される。差動トランジスターＴＢ１、ＴＢ２は、そのゲート電極の導電性が異なり、これらのＴＢ１、ＴＢ２のしきい値電圧の差が仕事関数差電圧ＶＷＤになる。
【０１４１】
出力部ＱＢは、直列に設けられる駆動トランジスターＴＤＲ及び第２の電流源ＩＳＢ２を含む。そして駆動トランジスターＴＤＲと第２の電流源ＩＳＢ２の間の接続ノードＮＱ１の信号が、差動部ＤＦのトランジスターＴＢ２のゲート電極である反転入力端子（第２の差動入力端子）に入力されて帰還される。また抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号が、差動部ＤＦのトランジスターＴＢ１のゲート電極である非反転入力端子（第１の差動入力端子）に入力されて帰還される。位相補償用のキャパシターＣＣ及び抵抗ＲＣは、差動部ＤＦの出力ノードＮＢ１と出力部ＱＢの出力ノードＮＱ１の間に設けられる。
【０１４２】
抵抗ＲＢ１、ＲＢ２は、出力部ＱＢの出力ノードＮＱ１とＶＳＳノードの間に設けられる。位相補償用のキャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２とＶＳＳノードの間に設けられる。
【０１４３】
第１の電流源ＩＳＢ１は、第１の電流源用抵抗ＲＢ３と第１の電流源用のトランジスターＴＢ３を含む。電流源用抵抗ＲＢ３は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ３は、そのソースに電流源用抵抗ＲＢ３の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１４４】
同様に、第２の電流源ＩＳＢ２は、第２の電流源用抵抗ＲＢ４と第２の電流源用トランジスターＴＢ６を含む。電流源用抵抗ＲＢ４は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ６は、そのソースに電流源用抵抗ＲＢ４の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１４５】
例えばトランジスターＴＢ３、ＴＢ６のしきい値電圧の上昇等によりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が小さくなると、ＴＢ３、ＴＢ６のソースノードの電圧が低くなる。そしてＴＢ３、ＴＢ６のソースノードの電圧が低くなると、ＴＢ３、ＴＢ６のゲート・ソース間電圧は大きくなるため、ＴＢ３、ＴＢ６に流れる電流を大きくする方向に働き、これによりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が一定に保たれる。
【０１４６】
一方、トランジスターＴＢ３、ＴＢ６のしきい値電圧の減少等によりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が大きくなると、ＴＢ３、ＴＢ６のソースノードの電圧が高くなる。そしてＴＢ３、ＴＢ６のソースノードの電圧が高くなると、ＴＢ３、ＴＢ６のゲート・ソース間電圧は小さくなるため、ＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２を小さくする方向に働き、これによりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が一定に保たれる。このようにして、一定のテール電流ＩＴＬ１、ＩＴＬ２が流れる電流源ＩＳＢ１、ＩＳＢ２の実現が可能になる。
【０１４７】
このように図１１の構成の電流源ＩＳＢ１、ＩＳＢ２では、自己完結的に電流を生成し電圧を発生する構成になっており、ソースに設けられたソース抵抗ＲＢ３、ＲＢ４により負帰還がかかる構成になっている。従って、トランジスターＴＢ３、ＴＢ６や抵抗ＲＢ３、ＲＢ４にバラツキが生じた場合にも、生成されるテール電流ＩＴＬ１、ＩＴＬ２のバラツキはＴＢ３、ＴＢ６、ＲＢ３、ＲＢ４のバラツキよりも小さくなるため、安定したテール電流の生成が可能になる。
【０１４８】
また電流源用のトランジスターＴＢ３、ＴＢ６は、デプレッション型のＮ型トランジスターとなっており、そのゲート電極にはＶＳＳの電圧（第１の電源ノードの電圧。グラウンド電圧）が設定される。即ちトランジスターＴＢ３、ＴＢ６はデプレッション型のＮ型トランジスターであるため、そのゲート電極にＶＳＳが設定されても電流が流れる。従って、トランジスターＴＢ３、ＴＢ６のゲート電極をＶＳＳに設定すれば済み、このゲート電極に設定される基準電圧の生成回路を別に用意する必要がないため、電流パスの本数を減らすことができる。即ち基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。
【０１４９】
そして、トランジスターＴＢ３、ＴＢ６のしきい値電圧は負の温度特性を有し、抵抗ＲＢ３、ＲＢ４の抵抗値は正の温度特性を有する。例えば抵抗ＲＢ３、ＲＢ４はＮウェルにより形成されるＮウェル抵抗であり、このＮウェル抵抗は正の温度特性を有する。従って、温度が上がると、トランジスターＴＢ４、ＴＢ６のしきい値電圧が減少する一方で、抵抗ＲＢ３、ＲＢ４の抵抗値は増加するため、電流源ＩＳＢ１、ＩＳＢ２に流れるテール電流ＩＴＬ１、ＩＴＬ２はほぼ一定に保たれる。また温度が下がると、トランジスターＴＢ３、ＴＢ６のしきい値電圧が増加する一方で、抵抗ＲＢ３、ＲＢ４の抵抗値は減少するため、電流源ＩＳＢ１、ＩＳＢ２に流れるテール電流ＩＴＬ１、ＩＴＬ２はほぼ一定に保たれる。従って、テール電流ＩＴＬ１、ＩＴＬ２の温度特性をフラットな特性に近づけることが可能になる。
【０１５０】
即ち、抵抗ＲＢ３、ＲＢ４により負帰還をかける構成だけでは、温度バラツキまでは低減できないが、トランジスターＴＢ３、ＴＢ６に負の温度特性を持たせる一方で、抵抗ＲＢ３、ＲＢ４に正の温度特性を持たせることで、温度バラツキについても低減できるようになる。
【０１５１】
図１２（Ａ）、図１２（Ｂ）は、本実施形態の構成の電流源で生成されるテール電流と、比較例の構成の電流源で生成されるテール電流の温度依存性や電源電圧依存性を比較した図である。この比較例の電流源は、例えば電流源用のＮ型トランジスターのゲートに、バイアス電圧生成回路からの電圧を印加する一般的な構成の電流源である。
【０１５２】
なお図１２（Ａ）、図１２（Ｂ）では、図１１の電流源ＩＳＢ１、ＩＳＢ２の抵抗ＲＢ３、ＲＢ４が、正の温度特性を有するＮウェル抵抗である場合と、フラットな温度特性を有するポリ抵抗である場合を、比較して示している。
【０１５３】
図１２（Ａ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、Ｎウェルの抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成すると、テール電流ＩＴＬ（ＩＴＬ１、ＩＴＬ２）の温度特性をほぼフラットにすることができる。従って、温度変動によるテール電流ＩＴＬの変動を抑制できる。
【０１５４】
また図１２（Ｂ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成すると、電源電圧が変化した場合にもテール電流ＩＴＬをほぼ一定に保てる。従って、電源電圧変動によるテール電流ＩＴＬの変動を抑制できる。これは抵抗ＲＢ３、ＲＢ４を、ポリ抵抗で構成した場合も同様である。
【０１５５】
図１３（Ａ）は、本実施形態の構成の電流源で生成されるテール電流と比較例の構成の電流源で生成されるテール電流のバラツキを比較したヒストグラムである。図１３（Ａ）ではモンテカルロ法を用いてヒストグラムを作成している。また図１３（Ｂ）にテール電流の平均値、最大値、最小値、分散を示す。
【０１５６】
図１３（Ａ）に示すように、本実施形態の構成の電流源によれば、抵抗によるフィードバックのため、トランジスターのしきい値電圧のバラツキやゲート長寸法のバラツキなどの製造プロセス変動に起因するテール電流のバラツキを抑制できる。従って、精度の高いテール電流の生成が可能になる。
【０１５７】
なお図１１の抵抗ＲＢ１やＲＢ２は、ポリシリコン層により形成されるポリ抵抗になっており、抵抗ＲＢ３やＲＢ４は、Ｎウェルにより形成されるＮウェル抵抗になっている。この場合に、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４の形成領域上に、ポリ抵抗である抵抗ＲＢ１やＲＢ２をレイアウト配置する。即ち、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４と、ポリ抵抗である抵抗ＲＢ１やＲＢ２とが、平面視においてオーバーラップするようにレイアウト配置する。
【０１５８】
このようにすれば、集積回路装置の１つの領域を用いて、抵抗ＲＢ１とＲＢ３やＲＢ２とＲＢ４をレイアウト配置できる。従って、レイアウト効率を向上でき、集積回路装置の小面積化を図れる。即ち、このようなレイアウト配置によれば、１つの領域に２つの抵抗（ポリ抵抗、Ｎウェル抵抗）を配置できるため、各抵抗の抵抗値を高くするために各抵抗のレイアウト面積が大きくなっても、全体のレイアウト面積の増加については最小限に抑えることができる。従って、各抵抗の抵抗値を大きくして回路の低消費電力化を図ることも容易になる。
【０１５９】
５．パワーオンリセット回路
図１４にパワーオンリセット回路（ＰＯＲ）１１０の構成例を示す。このパワーオンリセット回路１１０は、コンパレーターＣＰを含む。またコンパレーターＣＰの出力信号ＣＰＱをバッファリングするインバーターＩＶ１を含むことができる。
【０１６０】
コンパレーターＣＰは、その非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する。具体的には例えば図１０で説明した仕事関数差電圧ＶＤＷによるオフセット電圧ＶＯＦＦが設定される。或いは、差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比を異ならせることでオフセット電圧ＶＯＦＦを設定してもよい。
【０１６１】
コンパレーターＣＰの反転入力端子には、レギュレーター１００（ＲＧ１）の抵抗ＲＢ２（或いは抵抗ＲＢ１）に設定された電圧分割タップＴＰＶからの電圧ＶＤが入力される。コンパレーターＣＰの非反転入力端子には、ＶＳＳノード（第１の電源ノード）が接続される。従って、外部電源ＶＤＤＥが投入され、電源電圧ＶＤＤＡが上昇し、コンパレーターＣＰの反転入力端子に入力される電圧ＶＤが、オフセット電圧ＶＯＦＦよりも大きくなると、コンパレーターＣＰＱの出力信号ＣＰＱがＬレベルになる。これによりリセット信号ＸＲＳＴがＬレベルからＨレベルに変化して、ロジック回路ＬＧ１がリセット後にそのリセット状態が解除されるようになる。
【０１６２】
このように図１４では、レギュレーター１００が有する抵抗ＲＢ１、ＲＢ２の電圧分割タップＴＰＶを有効活用して、パワーオンリセット回路１１０の判定電圧レベルを設定し、パワーオンリセット信号ＸＲＳＴの生成を実現している。
【０１６３】
図１５にコンパレーターＣＰの具体的な構成例を示す。このコンパレーターＣＰは差動部ＤＦＣと、差動部ＤＦＣの出力ノードＮＣ１に接続される出力部ＱＢＣを含む。
【０１６４】
差動部ＤＦＣは、第１、第２の差動トランジスターＴＣ１、ＴＣ２と、トランジスターＴＣ４及びＴＣ５により構成されるカレントミラー回路と、第３の電流源ＩＳＣ３を含む。出力部ＱＢＣは、直列に設けられる駆動トランジスターＴＤＲＣ及び第４の電流源ＩＳＣ４を含む。
【０１６５】
図１５では、差動トランジスターＴＣ１のゲート電極の導電性と、差動トランジスターＴＣ２のゲート電極の導電性を異ならせることで、オフセット電圧ＶＯＦＦである仕事関数差電圧ＶＷＤが設定される。具体的には、差動トランジスターＴＣ１は、ゲート電極がＮ型であるデプレッション型のトランジスターとなり、差動トランジスターＴＣ２は、ゲート電極がＰ型であるエンハンスメント型のトランジスターになる。
【０１６６】
第３の電流源ＩＳＣ３は、一端がＶＳＳノード（第１の電源ノード）に接続される第３の電流源用抵抗ＲＣ３と、第３の電流源用トランジスターＴＣ３を含む。トランジスターＴＣ３は、そのソースに抵抗ＲＣ３の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１６７】
第４の電流源ＩＳＣ４は、一端がＶＳＳノードに接続される第４の電流源用抵抗ＲＣ４と、第４の電流源用トランジスターＴＣ６を含む。トランジスターＴＣ６は、そのソースに抵抗ＲＣ４の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１６８】
そしてトランジスターＴＣ３、ＴＣ６のしきい値電圧は負の温度特性を有し、抵抗ＲＣ３、ＲＣ４の抵抗値は正の温度特性を有する。これらの抵抗ＲＣ３、ＲＣ４はＮウェル抵抗により形成される。これにより電流源ＩＳＣ３、ＩＳＣ４のテール電流ＩＴＬ３、ＩＴＬ４の温度特性をフラットな特性に近づけることが可能になる。
【０１６９】
図１５の構成のコンパレーターＣＰによれば、電流源ＩＳＣ３、ＩＳＣ４のテール電流ＩＴＬ３、ＩＴＬ４を生成するための基準電圧を発生する回路が不要になり、その分だけ電流パスの本数を削減できる。例えばリセット状態以外の状態（ＣＰＱがＬレベルであり、ＸＲＳＴがＨレベルである状態）では、テール電流ＩＴＬ４は流れないため、コンパレーターＣＰにおいては、テール電流ＩＴＬ３の電流パスだけが存在する。
【０１７０】
従って、低消費電力動作モード（コマンド待ち受けモード）において集積回路装置で電流が流れるパスは、レギュレーター１００での３本の電流パス（ＩＳＢ１のパス、ＩＳＢ２のパス、ＲＢ１及びＲＢ２のパス）と、パワーオンリセット回路１１０のコンパレーターＣＰでの１本の電流パス（ＩＳＣ３のパス）で、合計で４本の電流パスだけになる。従って、低消費電力動作モードにおける集積回路装置の消費電流を最小限に抑えることが可能になる。
【０１７１】
６．電子機器
図１６に本実施形態の集積回路装置３１０を含む電子機器の構成例を示す。この電子機器は、アンテナＡＮＴ、集積回路装置３１０、ホスト３２０、検出装置３３０、センサー３４０、電源部３５０を含む。なお本実施形態の電子機器は図１６の構成に限定されず、その構成要素の一部（例えば検出装置、センサー、電源部等）を省略したり、他の構成要素（例えば操作部、出力部）を追加するなどの種々の変形実施が可能である。
【０１７２】
集積回路装置３１０は、図４のような回路構成で実現される無線回路装置であり、アンテナＡＮＴからの信号の受信処理や、アンテナＡＮＴへの信号の送信処理を行う。ホスト３２０は、電子機器の全体の制御を行ったり、集積回路装置３１０や検出装置３３０の制御を行う。検出装置３３０は、センサー３４０（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行って、Ａ／Ｄ変換後のデジタルデータをホスト３２０に出力する。センサー３４０は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。電源部３５０は、集積回路装置３１０、ホスト３２０、検出装置３３０等に電源を供給するものであり、例えば乾電池（丸形乾電池等）やバッテリーなどにより電源を供給する。
【０１７３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の差動入力端子、第２の差動入力端子、第１の電源ノード、第２の電源ノード等）と共に記載された用語（非反転入力端子、反転入力端子、ＶＳＳノード、ＶＤＤノード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１７４】
ＶＤＤＥ  外部電源電圧、ＶＤＤＡ  第１の電源電圧、ＶＤＤＢ  第２の電源電圧、
ＲＧ１〜ＲＧ６  第１〜第６のレギュレーター、ＰＯＲ  パワーオンリセット回路、
ＬＧ１、ＬＧ２  第１、第２のロジック回路、ＩＯＣ  Ｉ／Ｏ回路、
ＯＳＣ  発振回路、ＲＥＦＣ  リファレンス回路、ＦＵＣ  ヒューズ回路、
ＲＸＨ  高周波系受信回路、ＲＸＬ  低周波系受信回路、ＰＬＣ  ＰＬＬ回路、
ＴＸ  送信回路、
３０  受信回路、３２  ミキサー部、３４  フィルター部、３６  検出回路、
４０  送信回路、４２  リファレンス回路、４４  変調用制御電圧生成回路、
４６  発振回路、４８  ＰＬＬ回路、５０  ロジック回路、５２  リンク層回路、
５４  ホストＩ／Ｆ、６０  ロジック回路、６２  復調回路、６４  変調回路、
１００  レギュレーター、１１０  パワーオンリセット回路、１３０  位相比較器、
１３２  ループフィルター、１３４  受信用ＶＣＯ、１３６  送信用ＶＣＯ、
１３８  分周器、３１０  集積回路装置、３２０  ホスト、３３０  検出装置、
３４０  センサー、３５０  電源部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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