(57)【要約】【課題】ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて、出力電力値を調整可能な高周波半導体装置を提供する。【解決手段】分配・入力整合回路３２と入力伝送線路パターン３６とを搭載した分配・入力整合回路基板１４と、複数の入力キャパシタセル４０を搭載した入力キャパシタ基板１６と、複数の電界効果トランジスタセルを搭載した半導体基板１８と、複数の出力キャパシタセル４１を搭載した出力キャパシタ基板２０と、出力伝送線路パターン３８と合成・出力整合回路３４とを搭載した合成・出力整合回路基板２２とを備え、所望の出力電力値に合わせて複数のセルからなる電界効果トランジスタのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を調整可能な高周波半導体装置３０。【選択図】図１
2011171697.tif 000002
【特許請求の範囲】
【請求項１】
分配・入力整合回路と、入力伝送線路パターンとを搭載した分配・入力整合回路基板と、
前記分配・入力整合回路基板に隣接して配置され、複数の入力キャパシタセルを搭載した入力キャパシタ基板と、
前記入力キャパシタ基板に隣接して配置され、複数の電界効果トランジスタセルを搭載した半導体基板と、
前記半導体基板に隣接して配置され、複数の出力キャパシタセルを搭載した出力キャパシタ基板と、
前記出力キャパシタ基板に隣接して配置され、出力伝送線路パターンと、合成・出力整合回路とを搭載した合成・出力整合回路基板と
を備え、所望の出力電力値に合わせて複数のセルからなる電界効果トランジスタのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を調整することを特徴とする高周波半導体装置。
【請求項２】
前記分配・入力整合回路基板上には、前記分配・入力整合回路に隣接して、前記複数の電界効果トランジスタセル数の変化に対応してインピーダンス整合調整のための第１インピーダンス整合調整パターンを備え、前記合成・出力整合回路基板上には、前記合成・出力整合回路に隣接して、前記複数の電界効果トランジスタセル数の変化に対応してインピーダンス整合調整のための第２インピーダンス整合調整パターンを備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記入力伝送線路パターンと前記複数の入力キャパシタセル間、前記複数の入力キャパシタセルと前記複数の電界効果トランジスタセル間、前記複数の電界効果トランジスタセルと前記複数の出力キャパシタセル間、および前記複数の出力キャパシタセルと前記出力伝送線路パターン間をボンディングワイヤで接続すると共に、所望の出力電力値が小さいときは、前記複数の電界効果トランジスタセルのいくつかに対して接続ボンディングワイヤを外して、非動作にすることで実質的に総ゲート電極長を短縮することを特徴とする請求項１または２に記載の高周波半導体装置。
【請求項４】
前記入力伝送線路パターンにスリットを入れ接続若しくは非接続可能とし、前記出力伝送線路パターンにスリットを入れ接続若しくは非接続可能としたことを特徴とする請求項１〜３のいずれか１項に記載の高周波半導体装置。
【請求項５】
前記複数の電界効果トランジスタセルは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜４のいずれか１項に記載の高周波半導体装置。
【請求項６】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項５に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置に関し、特に、マイクロ波帯の高周波用半導体装置において、所望の出力に応じて、駆動するＦＥＴセル数を変化させ、出力電力値を調整可能な高周波半導体装置に関する。
【背景技術】
【０００２】
従来の高周波半導体装置においては、所望の出力電力を得るためには、その出力電力値に合わせて、その都度、総ゲート電極長を変更した専用の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を設計する必要がある。
【０００３】
また、所望の出力電力を得るための別の方法としては、マルチセル構成のＦＥＴを形成し、各ＦＥＴセルに対して、個別に電源を用意し、所望の出力電力値が小さいときは、いくつかのＦＥＴセルに対して供給電圧を変えて非動作とし、所望の出力電力値が大きいときは、すべてのＦＥＴセルに対して所定の供給電圧を供給して、所望の出力電力値を得るという方法が取られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９５４１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、その都度ＦＥＴを設計する従来の方法は、量産効果が得られず、コストを抑えることが難しい。また、供給電圧をＦＥＴセルごとに変える従来の方法は、電源を複数用意し、個別に制御しなければならず、システムが複雑になり、コストを抑えることが難しい。
【０００６】
本発明の目的は、ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整可能な高周波用半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の一態様によれば、分配・入力整合回路と、入力伝送線路パターンとを搭載した分配・入力整合回路基板と、前記分配・入力整合回路基板に隣接して配置され、複数の入力キャパシタセルを搭載した入力キャパシタ基板と、前記入力キャパシタ基板に隣接して配置され、複数の電界効果トランジスタセルを搭載した半導体基板と、前記半導体基板に隣接して配置され、複数の出力キャパシタセルを搭載した出力キャパシタ基板と、前記出力キャパシタ基板に隣接して配置され、出力伝送線路パターンと、合成・出力整合回路とを搭載した合成・出力整合回路基板とを備え、所望の出力電力値に合わせて複数のセルからなる電界効果トランジスタのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を調整する高周波半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整可能な高周波用半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】本発明の第１の実施の形態に係る高周波半導体装置において、１００％接続時の模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る高周波半導体装置において、６０％接続時の模式的平面パターン構成図。
【図５】本発明の第１の実施の形態に係る高周波半導体装置において、１００％接続時の模式的回路構成図。
【図６】本発明の第１の実施の形態に係る高周波半導体装置において、６０％接続時の模式的回路構成図。
【図７】第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの５０％に設定した場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例。
【図８】第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの５０％に設定した場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例。
【図９】第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの３５％に設定した場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例。
【図１０】第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの５０％に設定し、かつ総ゲート電極長ＷＧを３０％小さくした場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例。
【図１１】（ａ）本発明の第１の実施の形態に係る高周波半導体装置において、半導体基板の模式的平面パターン構成の拡大図、（ｂ）図１１（ａ）のＪ部分の拡大図。
【図１２】本発明の第１の実施の形態に係る高周波半導体装置の構成例１であって、図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る高周波半導体装置の構成例２であって、図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１４】本発明の第１の実施の形態に係る高周波半導体装置の構成例３であって、図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１５】本発明の第１の実施の形態に係る高周波半導体装置の構成例４であって、図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１６】本発明の第１の実施の形態に係る高周波半導体装置の模式的鳥瞰図。
【図１７】本発明の第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１８】本発明の第２の実施の形態に係る高周波半導体装置において、１００％接続時の模式的平面パターン構成図。
【図１９】本発明の第２の実施の形態に係る高周波半導体装置において、６０％接続時の模式的平面パターン構成図。
【図２０】本発明の第３の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２１】本発明の第３の実施の形態に係る高周波半導体装置において、１００％接続時の模式的平面パターン構成図。
【図２２】本発明の第３の実施の形態に係る高周波半導体装置において、６０％接続時の模式的平面パターン構成図。
【図２３】本発明の第４の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２４】本発明の第４の実施の形態に係る高周波半導体装置において、１００％接続時の模式的平面パターン構成図。
【図２５】本発明の第４の実施の形態に係る高周波半導体装置において、６０％接続時の模式的平面パターン構成図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（高周波半導体装置）
本発明の第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。
【００１３】
本発明の第１の実施の形態に係る高周波半導体装置３０は、パッケージ基板１０上に配置されたフレーム部材１２内に配置され、図１および図２に示すように、分配・入力整合回路３２と、入力伝送線路パターン３６とを搭載した分配・入力整合回路基板１４と、分配・入力整合回路基板１４に隣接して配置され、複数の入力キャパシタセル４０を搭載した入力キャパシタ基板１６と、入力キャパシタ基板１６に隣接して配置され、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０を搭載した半導体基板１８と、半導体基板１８に隣接して配置され、複数の出力キャパシタセル４１を搭載した出力キャパシタ基板２０と、出力キャパシタ基板２０に隣接して配置され、出力伝送線路パターン３８と、合成・出力整合回路３４とを搭載した合成・出力整合回路基板２２とを備える。
【００１４】
第１の実施の形態に係る高周波半導体装置３０においては、所望の出力電力値に合わせて複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０からなるＦＥＴのセル数を接続・非接続により、総ゲート電極長ＷＧを実質的に変化させて、出力電力値を調整することができる。
【００１５】
ここで、ＦＥＴセルユニットのゲート電極長をＷｇ、ＦＥＴセルユニットの１セルのゲート本数をＮｇ、ＦＥＴセルユニットのセル数をＮｃとすると、総ゲート電極長ＷＧは、Ｗｇ×Ｎｇ×Ｎｃに等しい。
【００１６】
図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２４と、絶縁層２４上に配置された入力ストリップライン２６および出力ストリップライン２８と、それぞれパッケージ基板１０上に配置された分配・入力整合回路基板１４と、入力キャパシタ基板１６と、半導体基板１８と、出力キャパシタ基板２０と、合成・出力整合回路基板２２とを備える。入力ストリップライン２６は、第１端子Ｐ１に接続され、出力ストリップライン２８は、第２端子Ｐ２に接続される。尚、図２においては、フレーム部材１２は図示を省略している。
【００１７】
また、分配・入力整合回路基板１４上には、分配・入力整合回路３２に隣接して、複数のＦＥＴセル数の変化に対応してインピーダンス整合調整のためのインピーダンス整合調整パターン４２ａ，４２ｂ，４４ａ，４４ｂを備えていても良い。また、合成・出力整合回路基板２２上には、合成・出力整合回路３４に隣接して、複数のＦＥＴセル数の変化に対応してインピーダンス整合調整のためのインピーダンス整合調整パターン４６ａ，４６ｂ，４８ａ，４８ｂおよび５０を備えていても良い。
【００１８】
第１の実施の形態に係る高周波半導体装置３０において、ボンディングワイヤ５２，５４，５６，５８を１００％接続時の模式的平面パターン構成は、図３に示すように表される。ここで、ボンディングワイヤ５２は、ボンディングワイヤ５２1・５２2・…・５２10を総称し、ボンディングワイヤ５４は、ボンディングワイヤ５４1・５４2・…・５４10を総称し、ボンディングワイヤ５６は、ボンディングワイヤ５６1・５６2・…・５６10を総称し、ボンディングワイヤ５８は、ボンディングワイヤ５８1・５８2・…・５８10を総称している。
【００１９】
ボンディングワイヤ５２，５４，５６，５８を６０％接続時の模式的平面パターン構成は、図４に示すように表される。この場合、図４に示すように、ボンディングワイヤ５２2・５２3・５２4・５２7・５２8・５２9、ボンディングワイヤ５４2・５４3・５４4・５４7・５４8・５４9、ボンディングワイヤ５６2・５６3・５６4・５６7・５６8・５６9、ボンディングワイヤ５８2・５８3・５８4・５８7・５８8・５８9のみが接続されている。
【００２０】
第１の実施の形態に係る高周波半導体装置３０においては、ＦＥＴセルを１０個搭載した半導体基板１８を用いていることから、分配・入力整合回路３２と、入力伝送線路パターン３６との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続することで、例えば、２０％、６０％。１００％の接続形式を形成することができる。同様に、出力伝送線路パターン３８と、合成・出力整合回路３４との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続することで、例えば、２０％、６０％。１００％の接続形式を形成することができる。
【００２１】
このように、分配・入力整合回路３２と、入力伝送線路パターン３６との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続する理由は、ウィルキンソン型回路などで形成される分配・入力整合回路３２からの分岐が均等になるようにするためである。同様に、出力伝送線路パターン３８と、合成・出力整合回路３４との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続する理由は、ウィルキンソン型回路などで形成される合成・出力整合回路３４からの分岐が均等になるようにするためである。
【００２２】
第１の実施の形態に係る高周波半導体装置３０において、例えば、ＦＥＴセルを２０個搭載した半導体基板１８を用いる場合には、分配・入力整合回路３２と、入力伝送線路パターン３６との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続することで、例えば、１０％、３０％。５０％の接続形式を形成することができる。同様に、出力伝送線路パターン３８と、合成・出力整合回路３４との接続点を中心に、かつ左右対称に、それぞれ１本、３本、５本ボンディングワイヤを接続することで、例えば、１０％、３０％。５０％の接続形式を形成することができる。
【００２３】
また、第１の実施の形態に係る高周波半導体装置３０において、ボンディングワイヤ５２，５４，５６，５８を１００％接続時の模式的回路構成は、図５に示すように表され、ボンディングワイヤ５２，５４，５６，５８を６０％接続時の模式的回路構成は、図６に示すように表される。すなわち、第１端子Ｐ１に分配・入力整合回路３２が接続され、分配・入力整合回路３２に対して入力伝送線路パターン３６が接続される。さらに、キャパシタンスＣ１と２個のインダクタンスＬ１で表された入力整合回路は、入力伝送線路パターン３６とＦＥＴセルＱu1,Ｑu2,…，Ｑu5,Ｑd1,Ｑd2,…，Ｑd5間に接続される。ここで、キャパシタンスＣ１は、入力キャパシタ基板１６上に配置された入力キャパシタセル４０に対応するキャパシタンスであり、２個のインダクタンスＬ１は、ボンディングワイヤ５２，５４に対応するインダクタンスである。
【００２４】
同様に、第２端子Ｐ２に合成・出力整合回路３４が接続され、合成・出力整合回路３４に対して出力伝送線路パターン３８が接続される。さらに、キャパシタンスＣ２と２個のインダクタンスＬ２で表された出力整合回路は、出力伝送線路パターン３８とＦＥＴセルＱu1,Ｑu2,…，Ｑu5,Ｑd1,Ｑd2,…，Ｑd5間に接続される。ここで、キャパシタンスＣ２は、出力キャパシタ基板２０上に配置された出力キャパシタセル４１に対応するキャパシタンスであり、２個のインダクタンスＬ２は、ボンディングワイヤ５６，５８に対応するインダクタンスである。
【００２５】
第１の実施の形態に係る高周波半導体装置３０においては、入力伝送線路パターン３６と複数の入力キャパシタセル４０間、複数の入力キャパシタセル４０と複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０間、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０と複数の出力キャパシタセル４１間、および複数の出力キャパシタセル４１と出力伝送線路パターン３８間をそれぞれボンディングワイヤ５２，５４，５６および５８で接続するに際し、所望の出力電力値に合わせて複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０のいくつかを非接続とし、非動作にすることで実質的にゲート電極長を調整することができる。
【００２６】
また、第１の実施の形態に係る高周波半導体装置３０においては、入力伝送線路パターン３６と複数の入力キャパシタセル４０間、複数の入力キャパシタセル４０と複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０間、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０と複数の出力キャパシタセル４１間、および複数の出力キャパシタセル４１と出力伝送線路パターン３８間をそれぞれボンディングワイヤ５２，５４，５６および５８で接続するに際し、所望の出力電力値が小さいときは、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０のいくつかに対して接続ボンディングワイヤを外して、非動作とすることで実質的にゲート電極長を短縮することもできる。例えば、図６においては、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈで示される部分のボンディングワイヤを外すことで、実質的にゲート電極長を４０％短縮して、出力電力値を６０％に調整することができる。
【００２７】
尚、図３および図４において、第１端子Ｐ１における入力ストリップライン２６と分配・入力整合回路３２間は、ボンディングワイヤ６０で接続され、第２端子Ｐ２における出力ストリップライン２８と合成・出力整合回路３４間は、ボンディングワイヤ６２で接続されている。
【００２８】
（実験結果）
三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性を図７〜図１０に示す。ここで、三次相互変調歪ＩＭ３は、高周波半導体装置に、周波数がほぼ等しい２つの入力信号(周波数ｆ１、ｆ２；ｆ１−ｆ２＝数１０ＭＨｚ)を供給したときに、デバイスの非線形性によって(２ｆ２−ｆ１)、および(２ｆ１−ｆ２)という周波数の信号が出力されるが、この信号レベルを基本波(ｆ１またはｆ２)の信号レベルに対する比で表記している。
【００２９】
第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの５０％に設定した場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例は、図７に示すように表される。図７において、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２８ｄＢｍのときは、三次相互変調歪ＩＭ３＜−４０ｄＢｃを満たしながら、効率ＰＡＥ＝９％が得られることがわかる。
【００３０】
一方、図８に示すように、図７と同じ特性例において、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２６．５ｄＢｍのときは、三次相互変調歪ＩＭ３の値は、−４２ｄＢｃを満たしながら、効率ＰＡＥ＝７％に低下することがわかる。すなわち、図８に示すように、所望の出力電力Ｐout_s.c.l(ｄＢｍ)の値が２８ｄＢｍから２６．５ｄＢｍに低下した場合、三次相互変調歪ＩＭ３の値は、共に−４０ｄＢｃ以下を過剰に満たすが、効率ＰＡＥが、９％から７％に低下してしまうということがわかる。
【００３１】
第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの３５％に設定した場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例は、図９に示すように表される。図９上には、比較のためにドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの５０％に設定した場合の図７に対応する特性例も示されている。図９において、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２６．５ｄＢｍのときは、効率ＰＡＥ＝９％を維持するために、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの３５％に絞ると、三次相互変調歪ＩＭ３の値は、−３８ｄＢｃまで劣化することがわかる。すなわち、図９に示すように、所望の出力電力Ｐout_s.c.l(ｄＢｍ)を２６．５ｄＢｍに保持しつつ、効率ＰＡＥの値を７％から９％に上昇させるために、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの値の５０％から３５％に低下させると、三次相互変調歪ＩＭ３の値は、−４２ｄＢｃから−３８ｄＢｃまで劣化してしまうということがわかる。
【００３２】
第１の実施の形態に係る高周波半導体装置において、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの３５％に設定し、かつ総ゲート電極長ＷＧを３０％小さくした場合の三次相互変調歪ＩＭ３（ｄＢｃ）と効率ＰＡＥ（％）の出力電力Ｐout_s.c.l(ｄＢｍ)に対する特性例は、図１０に示すように表される。比較のためにドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの３５％に設定し、総ゲート電極長ＷＧを１００％とした場合の図９に対応する特性例も示されている。図１０において、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２６．５ｄＢｍのときは、総ゲート電極長ＷＧを３０％小さくすることで、三次相互変調歪ＩＭ３＜−４０ｄＢｃを満たしながら、効率ＰＡＥ＝９％以上が得られることがわかる。すなわち、図９に示すように、所望の出力電力Ｐout_s.c.l(ｄＢｍ)を２６．５ｄＢｍに保持しつつ、効率ＰＡＥの値を７％から９％に上昇させるために、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓの値の５０％から３５％に低下させると、三次相互変調歪ＩＭ３の値は、−４２ｄＢｃから−３８ｄＢｃまで劣化してしまうが、図１０に示すように、所望の出力電力Ｐout_s.c.l(ｄＢｍ)を２６．５ｄＢｍに保持しつつ、総ゲート電極長ＷＧを１００％から７０％に減少させると、三次相互変調歪ＩＭ３の値は、−３８ｄＢｃから−４０ｄＢｃまで改善され、かつ効率ＰＡＥ＝９％以上が得られることがわかる。
【００３３】
以上の実験結果をまとめると、第１の実施の形態に係る高周波半導体装置においては、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２８ｄＢｍのときは、ＩＭ３＜−４０ｄＢｃを満たしながら、ＰＡＥ＝９％が得られるが、２６．５ｄＢｍのときは、ＩＭ３＜−４０ｄＢｃを過剰に満たしながら、ＰＡＥ＝７％に落ち、ＰＡＥ＝９％を維持するために、電流を絞ると、ＩＭ３は−３８ｄＢｃまで劣化する。一方、所望の出力電力Ｐout_s.c.l(ｄＢｍ)が２６．５ｄＢｍに保持しつつ、総ゲート電極長ＷＧを３０％小さくすることで、ＩＭ３＜−４０ｄＢｃを満たしながら、ＰＡＥ＝９％以上が得られることがわかる。
【００３４】
第１の実施の形態に係る高周波半導体装置においては、ドレイン電流Ｉｄｓを飽和ドレイン電流Ｉｄｓｓに対して低下させるのではなく、総ゲート電極長ＷＧを小さくすることによって、三次相互変調歪ＩＭ３の値は、−４０ｄＢｃの低歪みを満たしながら、９％以上の高効率を得ることができる。
【００３５】
通常のマイクロ波半導体パワーデバイスでは、特定の出力レベルおよびバイアス条件で効率ＰＡＥおよび三次相互変調歪ＩＭ３が最適化されるように設計されている。すなわち、その出力レベルおよびバイアス点でこそデバイス本来の性能が引き出される。
【００３６】
運用するパワーレベルが異なる場合、バイアス点、特に電流設定値を移動させて、効率ＰＡＥを維持することができるが、三次相互変調歪ＩＭ３が劣化する。つまり、最適なバイアス点から移動させるとデバイス本来の性能を引き出すことができない。
【００３７】
これに対して、運用するパワーレベルに対して、バイアス電流レベルを変化させるのではなく、総ゲート電極長ＷＧを変化させることにより、運用するパワーレベルにおいて、デバイス本来の性能、つまりは最大効率・最低歪み率を引き出すことができる。
【００３８】
（素子構造）
第１の実施の形態に係る高周波半導体装置において、半導体基板１８の模式的平面パターン構成の拡大図は、図１１（ａ）に示すように表され、図１１（ａ）のＪ部分の拡大図は、図１１（ｂ）に示すように表される。また、第１の実施の形態に係る高周波半導体装置の構成例１〜４であって、図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図１２〜図１５に示すように表される。また、第１の実施の形態に係る高周波半導体装置の模式的鳥瞰構造は、図１６に示すように表される。
【００３９】
第１の実施の形態に係る高周波半導体装置において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１１および図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１〜Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１〜Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極１２５とを備える。
【００４０】
図１６に示すように、ゲート端子電極Ｇには、ボンディングワイヤ５４が接続され、ドレイン端子電極Ｄには、ボンディングワイヤ５６が接続され、ソース端子電極Ｓの下部には、ＶＩＡホールＳＣが形成され、ＶＩＡホールＳＣの内壁に形成された電極層（図示省略）を介してソース端子電極Ｓを接地電極１２５に接続している。
【００４１】
ＦＥＴセルユニットのゲート電極長は、図１１に示すように、Ｗｇで表される。ＦＥＴセルＦＥＴ１〜ＦＥＴ１０の各１セルのゲート本数Ｎｇは、１０本であり、ＦＥＴセルユニットのセル数Ｎｃは１０個である。したがって、図１１に示す例では、総ゲート電極長ＷＧ＝Ｗｇ×Ｎｇ×Ｎｃ＝Ｗｇ×１０本×１０個＝１００Ｗｇに等しい。
【００４２】
半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００４３】
（構造例１）
図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例１は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０，ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１２に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００４４】
（構造例２）
図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例２は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０，窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１３に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００４５】
（構造例３）
図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例３は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例３では、ＨＥＭＴが示されている。
【００４６】
（構造例４）
図１１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置の構成例４は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。
【００４７】
また、上記の実施形態においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の実施形態においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００４８】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００４９】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００５０】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００５１】
接地電極１２５は、バリア金属層と、バリア金属層上に配置された接地用金属層を備えるが、図１６においては、図示を省略している。バリア金属層は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなり、接地用金属層は、例えば、Ａｕ層からなる。
【００５２】
したがって、接地電極１２５は、Ａｕ層、Ｔｉ／Ａｕ層、Ｔｉ／Ｗ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層の内、いずれかの構成を備えていても良い。接地電極１２５の厚さは、例えば、約５μｍ〜３０μｍ程度である。
【００５３】
なお、第１の実施の形態に係る高周波半導体装置において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００５４】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００５５】
第１の実施の形態に係る高周波半導体装置によれば、ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整することができる。
【００５６】
また、第１の実施の形態に係る高周波半導体装置によれば、システムが簡単化され、量産効果が得られ、コストを抑えることができる。
【００５７】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置３０の模式的平面パターン構成は、図１７に示すように表される。
【００５８】
第２の実施の形態に係る高周波半導体装置３０において、１００％接続時の模式的平面パターン構成は、図１８に示すように表され、６０％接続時の模式的平面パターン構成は、図１９に示すように表される。
【００５９】
第２の実施の形態に係る高周波半導体装置３０においては、図１７〜図１９に示すように、入力伝送線路パターン３６にスリットを入れ接続若しくは非接続可能とし、出力伝送線路パターン３８にスリットＫ１〜Ｋ４を入れ接続若しくは非接続可能としている。スリットＭ１〜Ｍ４を電気的に接続する場合には、図１８に示すように、それぞれボンディングワイヤ５９ａ，６１ａ，６１ｂ，５９ｂを用いる。同様に、スリットＫ１〜Ｋ４を電気的に接続する場合には、図１８に示すように、それぞれボンディングワイヤ６３ａ，６４ａ，６４ｂ，６３ｂを用いる。
【００６０】
また、第２の実施の形態に係る高周波半導体装置３０においては、図１７〜図１９に示すように、分配・入力整合回路３２の中央部および合成・出力整合回路３４の中央部においてもパターンが分割されている。したがって、図１８および図１９において、第１端子Ｐ１における入力ストリップライン２６と分割された分配・入力整合回路３２間は、２本のボンディングワイヤ６０で接続され、第２端子Ｐ２における出力ストリップライン２８と分割された合成・出力整合回路３４間は、２本のボンディングワイヤ６２で接続されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００６１】
第２の実施の形態に係る高周波半導体装置によれば、ＦＥＴセルごとに電源を用意・制御することなく、入力伝送線路パターン３６にスリットＭ１〜Ｍ４を入れ接続若しくは非接続可能とし、出力伝送線路パターン３８にスリットＫ１〜Ｋ４を入れ接続若しくは非接続可能として、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整することができる。
【００６２】
また、第２の実施の形態に係る高周波半導体装置によれば、システムが簡単化され、量産効果が得られ、コストを抑えることができる。
【００６３】
[第３の実施の形態]
第３の実施の形態に係る高周波半導体装置３０の模式的平面パターン構成は、図２０に示すように表される。
【００６４】
第３の実施の形態に係る高周波半導体装置３０において、１００％接続時の模式的平面パターン構成は、図２１に示すように表され、６０％接続時の模式的平面パターン構成は、図２２に示すように表される。
【００６５】
また、第３の実施の形態に係る高周波半導体装置３０においては、分配・入力整合回路基板１４上に配置されるインピーダンス整合調整パターンを省略しており、また、合成・出力整合回路３４上に配置されるインピーダンス整合調整パターンを省略して、平面パターン構成を簡単化している。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００６６】
第３の実施の形態によれば、ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整することができ、かつ平面パターン構成が簡単化された高周波半導体装置を提供することができる。
【００６７】
また、第３の実施の形態に係る高周波半導体装置によれば、システムが簡単化され、量産効果が得られ、コストを抑えることができる。
【００６８】
[第４の実施の形態]
第４の実施の形態に係る高周波半導体装置３０の模式的平面パターン構成は、図２３に示すように表される。
【００６９】
第４の実施の形態に係る高周波半導体装置３０において、１００％接続時の模式的平面パターン構成は、図２４に示すように表され、６０％接続時の模式的平面パターン構成は、図２５に示すように表される。
【００７０】
第４の実施の形態に係る高周波半導体装置３０においては、図２３〜図２５に示すように、入力伝送線路パターン３６にスリットＭ１〜Ｍ４を入れ接続若しくは非接続可能とし、出力伝送線路パターン３８にスリットＫ１〜Ｋ４を入れ接続若しくは非接続可能としている。スリットＭ１〜Ｍ４を電気的に接続する場合には、図２４に示すように、それぞれボンディングワイヤ５９ａ，６１ａ，６１ｂ，５９ｂを用いる。同様に、スリットＫ１〜Ｋ４を電気的に接続する場合には、図２４に示すように、それぞれボンディングワイヤ６３ａ，６４ａ，６４ｂ，６３ｂを用いる。
【００７１】
また、第４の実施の形態に係る高周波半導体装置３０においては、分配・入力整合回路基板１４上に配置されるインピーダンス整合調整パターンを省略しており、また、合成・出力整合回路３４上に配置されるインピーダンス整合調整パターンを省略して、平面パターン構成を簡単化している。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７２】
第４の実施の形態によれば、ＦＥＴセルごとに電源を用意・制御することなく、入力伝送線路パターン３６にスリットを入れ接続若しくは非接続可能とし、出力伝送線路パターン３８にスリットＫ１〜Ｋ４を入れ接続若しくは非接続可能として、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整することができ、かつ平面パターン構成が簡単化された高周波半導体装置を提供することができる。
【００７３】
また、第４の実施の形態に係る高周波半導体装置によれば、システムが簡単化され、量産効果が得られ、コストを抑えることができる。
【００７４】
以上説明した実施形態によれば、ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて複数のセルからなるＦＥＴのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を低コストで調整可能な高周波用半導体装置を提供することができ、また、量産効果が得られ、システムが簡単化され、コストを抑えることができる。
【００７５】
[その他の実施の形態]
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７６】
なお、本発明の高周波半導体装置に適用する素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００７８】
本発明の高周波半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuits）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００７９】
１０…パッケージ基板
１２…フレーム部材
１４…分配・入力整合回路基板
１６…入力キャパシタ基板
１８…半導体基板
２０…出力キャパシタ基板
２２…合成・出力整合回路基板
２４…絶縁層
２６…入力ストリップライン
２８…出力ストリップライン
３０…高周波半導体装置
３２…分配・入力整合回路
３４…合成・出力整合回路
３６…入力伝送線路パターン
３８…出力伝送線路パターン
４０…入力キャパシタセル
４１…出力キャパシタセル
４２ａ，４２ｂ，４４ａ，４４ｂ，４６ａ，４６ｂ，４８ａ，４８ｂ，５０…インピーダンス整合調整パターン
５２・５２1・５２2・…・５２10，５４・５４1・５４2・…・５４10，５６・５６1・５６2・…・５６10，５８・５８1・５８2・…・５８10，５９ａ，５９ｂ，６０，６１ａ，６１ｂ，６２，６３ａ，６３ｂ，６４ａ，６４ｂ…ボンディングワイヤ
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２５…接地電極
１２６…ソース領域
１２８…ドレイン領域
Ｐ１…第１端子
Ｐ２…第２端子
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ，ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｌ１，Ｌ２…インダクタンス
Ｃ１，Ｃ２…キャパシタンス
Ｑu1,Ｑu2,…，Ｑu5，Ｑd1,Ｑd2,…，Ｑd5…電界効果トランジスタ（ＦＥＴ）セル
Ｋ１〜Ｋ４，Ｍ１〜Ｍ４…スリット部
ＷＧ…総ゲート電極長
Ｗｇ…ユニットのゲート電極長
Ｎｇ…セルのゲート本数
Ｎｃ…セル数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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