(57)【要約】【課題】小型、簡単構造でかつ高性能な積層型電界効果トランジスタからなる積層型半導体装置を提供する。【解決手段】第一の電極１ｅと第二の電極２ｅの間で、且つ第一の半導体層１ｓ内に形成されるチャネル領域により構成される第一の電界効果トランジスタ１１と、第四の電極４ｅと第五の電極５ｅの間で、且つ第二の半導体層２ｓ内に形成されるチャネル領域により構成される第二の電界効果トランジスタ１２と、が積層され、第三の電極３ｅが第一の半導体層１ｓ、第二の半導体層２ｓのゲート電極であり、第一の電極１ｅが第一の半導体層１ｓのソース電極、第二の電極２ｅが第一の半導体層１ｓのドレイン電極であり、第四の電極４ｅが第二の半導体層２ｓのソース電極、第五の電極が第二の半導体層２ｓのドレイン電極であって、第一の電界効果トランジスタ１１の導電型と第二の電界効果トランジスタ１２の導電型が異なるＣＭＯＳ回路を構成する。【選択図】図５
2011258760.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置。
【請求項２】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第四の電極、と、第五の電極と、第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置。
【請求項３】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、第二の半導体層を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置。
【請求項４】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極、と、第五の電極を配置し、
前記第四の電極、と、第五の電極、と、第二の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置。
【請求項５】
前記半導体層の材料は、有機半導体材料からなることを特徴とする請求項１〜４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成されていることを特徴とする請求項１〜５のいずれか１項に記載の積層型半導体装置。
【請求項７】
前記半導体層の材料は、有機半導体材料、と、無機半導体材料の組み合わせからなることを特徴とする請求項１〜４のいずれか１項に記載の積層型半導体装置。
【請求項８】
前記第一の半導体層が、ｎ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型無機半導体材料で構成され、
または、前記第一の半導体層が、ｐ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型無機半導体材料で構成されていることを特徴とする請求項１〜４、７のいずれか１項に記載の積層型半導体装置。
【請求項９】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。
【請求項１０】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように第二の絶縁層を形成し、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、と、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第五の電極、と、第六の電極と、第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。
【請求項１１】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、第二の半導体層を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。
【請求項１２】
絶縁基板上、或いは、導電性基板の表面を絶縁化した基板上に、第一の半導体層を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極、と、第二の電極を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極、と、第六の電極を配置し、
前記第五の電極、と、第六の電極、と、第三の絶縁層を、一様に覆うように、第二の半導体層を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタが構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタが構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置。
【請求項１３】
前記半導体層の材料は、有機半導体材料からなることを特徴とする請求項９〜１２のいずれか１項に記載の積層型半導体装置。
【請求項１４】
前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成されていることを特徴とする請求項９〜１３のいずれか１項に記載の積層型半導体装置。
【請求項１５】
前記半導体層の材料は、有機半導体材料、と、無機半導体材料からなることを特徴とする請求項９〜１２のいずれか１項に記載の積層型半導体装置。
【請求項１６】
前記第一の半導体層が、ｎ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、
そして、前記第二の半導体層が、ｎ型無機半導体材料で構成され、
または、前記第一の半導体層が、ｐ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型無機半導体材料で構成されていることを特徴とする請求項９〜１２、１５のいずれか１項に記載の積層型半導体装置。
【請求項１７】
前記有機半導体材料は、
（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも１種のアセン類分子材料、
（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも１種の顔料、
（３）ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも１種の低分子化合物、或いは、
（４）ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも１種の高分子化合物、
の少なくともいずれか１つで構成されていることを特徴とする請求項５〜８、１３〜１６のいずれか１項に記載の積層型半導体装置。
【請求項１８】
前記無機半導体材料は、
（ｉ）IV族半導体のシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、
（ii）II-VI族半導体のセレン化亜鉛（ＺｎＳｅ）、硫化カドミニウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、
（iii）III-Ｖ族半導体のガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、
（iv）IV族化合物半導体の炭化珪素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、
（ｖ）Ｉ-III-VI族半導体の銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫黄セレン（ＣｕＩｎＳＳｅ）などカルコパイライト系半導体、
或いは、前記（ｉ）から（ｖ）までに記載された半導体に不純物をドーピングして形成した材料、及び、
（vi）金属酸化物からなり、前記金属酸化物が、（ア）酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、（イ）酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記（ア）から（イ）までに記載された金属酸化物に不純物をドーピングして形成した材料、
の少なくともいずれか１つで構成されていることを特徴とする請求項７、８、１５、１６のいずれか１項に記載の積層型半導体装置。
【請求項１９】
前記ソース電極、ドレイン電極およびゲート電極が、クロム（Ｃｒ）、Ｔａ（タンタル）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される、少なくとも１種の材料を含むことを特徴とする、請求項１〜１６のいずれか１項に記載の積層型半導体装置。
【請求項２０】
前記絶縁層は、
金属酸化物からなる（ａ）群；酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも１種の材料、
或いは、金属窒化物からなる（ｂ）群；窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも１種の材料、
或いは、前記金属酸化物からなる（ａ）群、乃至、金属窒化物からなる（ｂ）群、に記載された絶縁物を組み合わせた構造、
或いは、有機物である（ｃ）群；ポリイミド、ポリメチルメタクリレート（ＰＭＭＡ）、架橋ポリ４ビニルフェノール（ＣＬ−ＰＶＰ）、ジビニルテトラメチルシロキサン−ベンゾシクロブテン（ＢＣＢ）、ポリビニルフェノール（ＰＶＰ）、テトラメトキシシラン（ＴＭＳ）、デシルトリメトキシシラン（ＤＴＭＳ）から選択される少なくとも１種の材料、
の少なくともいずれかの材料を含むことを特徴とする請求項１〜１６のいずれか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス（以下、半導体装置と呼ぶ）に関わり、特に、積層型トランジスタの構造、及び、積層型トランジスタを用いたインバーター特性を示す積層型半導体装置に関するものである。また、論理素子及び論理演算回路における電子的なスイッチとして用いることが可能な積層型半導体装置に関する。
【背景技術】
【０００２】
有機トランジスタはすでに、電子ペーパー、センサー、ＩＤカードのような応用において重要なキーとなる半導体装置であることが立証されている。とくに、アクティブマトリクス駆動有機ELディスプレイ（ＡＭＯＬＥＤ:Active Matrix drive Organic Light Emitting Diode）は、その構成材料に有機発光材料を使用しているから、低コスト・軽量・大画面ディスプレイの実現が可能であり、次世代ディスプレイの候補として有力視されている。
【０００３】
しかしながら、現在、実用化されているＡＭＯＬＥＤにおいては（非特許文献１、２参照）、バックプレーンに、無機半導体を用いたスイッチングトランジスタ、駆動トランジスタ、信号処理用トランジスタなどを採用しているため、その作製には非常に高価な半導体製造装置が必要であり、製造工程で高い温度を必要とするため高いエネルギーが必要で、製造コストの低減と低エネルギー化が強く望まれている。また、地球環境エネルギー問題を必須の制限項とした、高度で人に優しい科学技術の時代としての２１世紀が始まっており、エレクトロニクス分野においても、環境負荷エネルギーの小さい、科学技術の進歩が要求されている。
【０００４】
この問題をクリアにする一つの有力な手段として、有機半導体材料を使用した有機トランジスタの実用的な実現があり、技術課題の一つにその性能向上がある。もし、有機トランジスタの性能を今よりも向上させることができれば、フレキシブルシートディスプレイ（ＦＳＤ）やフラットパネルディスプレイ（ＦＰＤ）の実現において、すべてのトランジスタを有機トランジスタに置き換えることが可能になる。また、有機材料は軽元素である水素、炭素が主体の分子材料であるから極めて軽量であり、機械的に柔軟で大面積装置を作製するのに適している。また、センサーや情報タグ・情報ＩＣカードなど、現代社会に欠かせない重要な装置を進化させることができる。
【０００５】
ディスプレイ、センサー、ＩＤカードなどで共通に必要な、デジタル回路（論理回路）において、トランジスタは電子的なスイッチとして用いられ、論理演算回路として利用される。これを有機トランジスタで実現するには、有機半導体材料の特長を生かした新しい半導体装置の設計が必要である。
【０００６】
従来、有機トランジスタは、ＭＯＳ（Metal  Oxide  Semiconductor）型の電界効果トランジスタ（FET：Field  Effect  Transistor）、「ＭＯＳＦＥＴ」、が用いられることが一般的である（非特許文献３参照）。
【０００７】
図１は、ＭＯＳＦＥＴを説明する素子概略断面図と電気的回路図、及び電流通路であるチャネルと電流制御する空乏層を示している。図１に示すように、ＭＯＳダイオードの両端にキャリア（電子または正孔、図１においては電子）を供給するためのソースとキャリアを外へ取り出すためのドレインを配置したものであり、ゲート電極に印加する電圧（ゲート電圧：ＶＧＳ）により、ソースからドレインへ向う方向（ｙ方向）の電子の流れを、垂直な方向（ｘ方向）の電界制御（空乏層制御）によりスイッチとして機能するものである。
【０００８】
トランジスタのデバイス物理によれば、トランジスタの高性能化（大電流化、高速応答化）のために、トランジスタのチャネル長Ｌを短く、チャネル幅Ｗ（対向するソース−ドレイン電極の長さ）を大きく、高い誘電率の薄いゲート絶縁膜の形成、キャリア捕獲断面積の低減、高い移動度μを持つ半導体材料の使用、などが重要な因子である（非特許文献３参照）。
【０００９】
図２は、最も基本となるＭＯＳ論理回路、論理ＮＯＴの機能を持つゲート回路（相補型ＭＯＳ論理素子：ＣＭＯＳ（Complementary ＭＯＳ）論理素子）を示している。ＣＭＯＳ論理素子は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ、またはｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを相補的に組み合わせて構成し、供給電圧（Ｖsupply）を一定にしておけば、両方のＭＯＳＦＥＴに共通のゲート電極からの入力電圧（Ｖin）により、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのどちらか一方が動作することを利用して、入出電圧により出力電圧の極性が逆になるので、インバーター特性が得られるものである。たとえば、ｐチャネルＭＯＳＦＥＴ（図２で上側に記載のトランジスタ）が動作する時、ｎチャネルＭＯＳＦＥＴ（図２で下側に記載のトランジスタ）は動作しないから、出力電圧（Ｖout）は供給電圧（Ｖsupply）が出力される。一方同様に、入力電圧（Ｖin）により、ｎチャネルＭＯＳＦＥＴ（図２で下側に記載のトランジスタ）が動作する時、ｐチャネルＭＯＳＦＥＴ（図２で上側に記載のトランジスタ）は動作しないから、出力電圧（Ｖout）は接地電圧である、０Ｖが出力される。
【００１０】
このように、ｐチャネルＭＯＳＦＥＴの動作電圧（閾値電圧：Ｖp）は低い電圧、ｎチャネルＭＯＳＦＥＴの動作電圧（閾値電圧：Ｖn）は高い電圧であるから、低い入力電圧（Ｖin）時に高い出力電圧（Ｖout）が得られ、高い入力電圧（Ｖin）時に低い出力電圧（Ｖout）が得られる。このことが、電圧インバーターであり、デジタル回路において、トランジスタは電子的なスイッチとして用いられ、論理演算回路として利用される。図２において、上側のトランジスタをｎチャネルＭＯＳＦＥＴ、下側のトランジスタをｐチャネルＭＯＳＦＥＴにして、相補的に組み合わせて構成しても同じことである。
【００１１】
有機半導体材料を用いたＣＭＯＳ回路構成の論理素子は、例えばｎチャネルＭＯＳＦＥＴの活性層に、アモルファスＳｉ、フッ素化銅フタロシアニン（F16CuPc）、及び、ペリレンテトラカルボキシルジハイドライド（PTCDA）を用い、ｐチャネルＭＯＳＦＥＴに、α-６Ｔ、銅フタロシアニン（CuPc）を用いた論理素子（非特許文献４，５参照）や、ｐチャネルＭＯＳＦＥＴの活性層に、ペンタセン、ｎチャネルＭＯＳＦＥＴの活性層に、フッ素化ペンタセンを用いた論理素子（非特許文献６参照）や、ｐチャネルＭＯＳＦＥＴの活性層に、ペンタセン、ｎチャネルＭＯＳＦＥＴの活性層に、酸化亜鉛を用いた論理素子（非特許文献７参照）が報告されている。
【００１２】
これらのＣＭＯＳ回路を構成する論理素子は、図１に示した横型（キャリアがトランジスタ素子の表面と平行に移動する）のＭＯＳＦＥＴを基本素子にしている。
【００１３】
論理素子の高速動作に関しては、電荷伝導に関わる抵抗の制御(トランスコンダクタンスの制御)と両方のトランジスタのトランスコンダクタンスの比を制御することが重要である。このことをＣＭＯＳ論理回路の電気伝導に応用すれば、ｎチャネルＭＯＳＦＥＴ、及びｐチャネルＭＯＳＦＥＴ、それぞれのトランスコンダクタンスを容易に制御でき、トランスコンダクタンスの比を大きくすることにより、高速動作が可能になる。
【００１４】
図３は、別のＭＯＳ論理回路である、ｐチャネルまたはｎチャネルのエンハンスメント型駆動／エンハンスメント負荷型（Ｅ／Ｅ型：破線の接続）インバーター、及び、ｐチャネルまたはｎチャネルのエンハンスメント型駆動／ディプリーション負荷型（Ｅ／Ｄ型：実線の接続）インバーターの基本構成を示している。これらもＭＯＳＦＥＴを基本素子にしており、デバイス物理は前述した事柄と同等である。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１で示したように、ＭＯＳＦＥＴは横型構造であることから、図２で示したＣＭＯＳ回路を構成するにせよ、図３で示したｐ−ｐ、ｎ−ｎインバーターを構成するにせよ、平面上にｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを並列して構成するため、大面積を必要とする欠点があるため、今後さらに要求される高密度集積回路化においてネックとなる。
【００１６】
本発明は、積層型の電界効果トランジスタ構造を採用することにより、従来の欠点を解消して、ＣＭＯＳ回路構成およびｐ−ｐインバーター、およびｎ−ｎインバーターの論理素子に関して大幅な改善をするものである。積層型ＭＯＳＦＥＴは、積層構造であるので素子面積を小さくできる特長を有している。
【００１７】
また、積層型トランジスタを構成する材料に、有機材料を用いることにより塗布などによる印刷プロセスが可能であり、積層型有機トランジスタを作製するに当たっては非常に高価な半導体製造装置が不必要であり、製造工程で高い温度を必要としないため高いエネルギーを必要とせず、製造コストの低減と低エネルギー化が可能である。また、前述のように、有機材料は軽元素である水素、炭素が主体の分子材料であるから極めて軽量であり、機械的に柔軟で大面積装置を作製するのに適している。したがって、環境負荷エネルギーを小さくすることが可能である。
【００１８】
本発明は、上記の点に鑑みてなされたものであり、新しい積層型のＣＭＯＳ論理回路、ｐ−ｐ及びｎ−ｎインバーターに適用可能な積層型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記課題を解決するために提供する本発明は、以下の通りである。
〔１〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極（第四の電極４ｅ）、と、第五の電極（第五の電極５ｅ）を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置１０、図５，図６，図２１）。
〔２〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極（第四の電極４ｅ）、と、第五の電極（第五の電極５ｅ）を配置し、
前記第四の電極、と、第五の電極と、第二の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置２０、図７，図８）。
〔３〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極（第四の電極４ｅ）、と、第五の電極（第五の電極５ｅ）を配置し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置３０、図９，図１０）。
〔４〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置した、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、及び、前記第三の電極形成時に第三の電極によって覆われなかった第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第四の電極（第四の電極４ｅ）、と、第五の電極（第五の電極５ｅ）を配置し、
前記第四の電極、と、第五の電極、と、第二の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第三の電極が前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第四の電極が前記第二の半導体層のソース電極、前記第五の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第四の電極、と、前記第五の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が異なる、ＣＭＯＳ回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置４０、図１１，図１２）。
〔５〕  前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔１〕〜〔４〕のいずれか１項に記載の積層型半導体装置。
〔６〕  前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成されていることを特徴とする前記〔１〕〜〔５〕のいずれか１項に記載の積層型半導体装置。
〔７〕  前記半導体層の材料は、有機半導体材料、と、無機半導体材料の組み合わせからなることを特徴とする前記〔１〕〜〔４〕のいずれか１項に記載の積層型半導体装置。
〔８〕  前記第一の半導体層が、ｎ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型無機半導体材料で構成され、
または、前記第一の半導体層が、ｐ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型無機半導体材料で構成されていることを特徴とする前記〔１〕〜〔４〕、〔７〕のいずれか１項に記載の積層型半導体装置。
【００２０】
〔９〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極（第四の電極４ｅ）を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層（第三の絶縁層３ｉ）を備え、
前記第三の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第二の半導体層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極（第五の電極５ｅ）、と、第六の電極（第六の電極６ｅ）を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置５０、図１３，図１４，図２２）。
〔１０〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に形成され、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層を、一様に覆うように第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように第二の絶縁層（第二の絶縁層２ｉ）を形成し、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極（第四の電極４ｅ）を形成し、
前記第四の電極、と、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層（第三の絶縁層３ｉ）を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極（第五の電極５ｅ）、と、第六の電極（第六の電極６ｅ）を配置し、
前記第五の電極、と、第六の電極と、第三の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置６０、図１５，図１６）。
〔１１〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極（第四の電極４ｅ）を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層（第三の絶縁層３ｉ）を備え、
前記第三の絶縁層上に、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第二の半導体層の上に、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極（第五の電極５ｅ）、と、第六の電極（第六の電極６ｅ）を配置し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置７０、図１７，図１８）。
〔１２〕  絶縁基板上、或いは、導電性基板の表面を絶縁化した基板（基板１０ａ）上に、第一の半導体層（第一の半導体層１ｓ）を形成し、
前記第一の半導体層の上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第一の電極（第一の電極１ｅ）、と、第二の電極（第二の電極２ｅ）を配置し、
少なくとも、前記第一の電極と前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、一様に覆うように、第一の絶縁層（第一の絶縁層１ｉ）を形成し、
前記第一の絶縁層上に、少なくとも、前記第一の電極、及び、前記第二の電極、及び、前記第一の電極と前記第二の電極の間を、前記第一の絶縁層を介して、一様に覆うように形成した第三の電極（第三の電極３ｅ）を形成し、
前記第三の電極、と、前記第三の電極形成時に第三の電極によって覆われなかった前記第一の絶縁層を、一様に覆うように形成した第二の絶縁層（第二の絶縁層２ｉ）を備え、
前記第二の絶縁層上に、前記第三の電極を、前記第二の絶縁層を介して、一様に覆うように形成した第四の電極（第四の電極４ｅ）を形成し、
前記第四の電極、及び、前記第四の電極形成時に第四の電極によって覆われなかった第二の絶縁層を、一様に覆うように形成した第三の絶縁層（第三の絶縁層３ｉ）を備え、
前記第三の絶縁層上に、少なくとも、断面形状が概略四角形で、互いに概略平行に配置された、第五の電極（第五の電極５ｅ）、と、第六の電極（第六の電極６ｅ）を配置し、
前記第五の電極、と、第六の電極、と、第三の絶縁層を、一様に覆うように、第二の半導体層（第二の半導体層２ｓ）を形成し、
前記第三の電極、及び、前記第四の電極が、それぞれ、前記第一の半導体層、及び、前記第二の半導体層のゲート電極であって、
前記第一の電極が前記第一の半導体層のソース電極、前記第二の電極が前記第一の半導体層のドレイン電極、及び、前記第五の電極が前記第二の半導体層のソース電極、前記第六の電極が前記第二の半導体層のドレイン電極であって、
前記第一の電極、と、前記第二の電極の間で、且つ、前記第一の半導体層内に形成されるチャネル領域により、第一の電界効果トランジスタ（第一の電界効果トランジスタ１１）が構成され、
前記第五の電極、と、前記第六の電極の間で、且つ、前記第二の半導体層内に形成されるチャネル領域により、第二の電界効果トランジスタ（第二の電界効果トランジスタ１２）が構成され、
前記第一の電界効果トランジスタの導電型と前記第二の電界効果トランジスタの導電型が同一である、インバーター回路を構成することを特徴とする、積層型半導体装置（積層型半導体装置８０、図１９，図２０）。
〔１３〕  前記半導体層の材料は、有機半導体材料からなることを特徴とする前記〔９〕〜〔１２〕のいずれか１項に記載の積層型半導体装置。
〔１４〕  前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成されていることを特徴とする前記〔９〕〜〔１３〕のいずれか１項に記載の積層型半導体装置。
〔１５〕  前記半導体層の材料は、有機半導体材料、と、無機半導体材料からなることを特徴とする前記〔９〕〜〔１２〕のいずれか１項に記載の積層型半導体装置。
〔１６〕  前記第一の半導体層が、ｎ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｎ型有機半導体材料で構成され、または、前記第一の半導体層が、ｎ型有機半導体材料で構成され、
そして、前記第二の半導体層が、ｎ型無機半導体材料で構成され、
または、前記第一の半導体層が、ｐ型無機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型有機半導体材料で構成され、または、前記第一の半導体層が、ｐ型有機半導体材料で構成され、そして、前記第二の半導体層が、ｐ型無機半導体材料で構成されていることを特徴とする前記〔９〕〜〔１２〕、〔１５〕のいずれか１項に記載の積層型半導体装置。
【００２１】
〔１７〕  前記有機半導体材料は、
（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも１種のアセン類分子材料、
（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも１種の顔料、
（３）ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも１種の低分子化合物、或いは、
（４）ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも１種の高分子化合物、
の少なくともいずれか１つで構成されていることを特徴とする前記〔５〕〜〔８〕、〔１３〕〜〔１６〕のいずれか１項に記載の積層型半導体装置。
〔１８〕  前記無機半導体材料は、
（ｉ）IV族半導体のシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、
（ii）II-VI族半導体のセレン化亜鉛（ＺｎＳｅ）、硫化カドミニウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、
（iii）III-Ｖ族半導体のガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、
（iv）IV族化合物半導体の炭化珪素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、
（ｖ）Ｉ-III-VI族半導体の銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫黄セレン（ＣｕＩｎＳＳｅ）などカルコパイライト系半導体、
或いは、前記（ｉ）から（ｖ）までに記載された半導体に不純物をドーピングして形成した材料、及び、
（vi）金属酸化物からなり、前記金属酸化物が、（ア）酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、（イ）酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記（ア）から（イ）までに記載された金属酸化物に不純物をドーピングして形成した材料、
の少なくともいずれか１つで構成されていることを特徴とする前記〔７〕、〔８〕、〔１５〕、〔１６〕のいずれか１項に記載の積層型半導体装置。
〔１９〕  前記ソース電極、ドレイン電極およびゲート電極が、クロム（Ｃｒ）、Ｔａ（タンタル）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される、少なくとも１種の材料を含むことを特徴とする、前記〔１〕〜〔１６〕のいずれか１項に記載の積層型半導体装置。
〔２０〕  前記絶縁層は、
金属酸化物からなる（ａ）群；酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも１種の材料、
或いは、金属窒化物からなる（ｂ）群；窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも１種の材料、
或いは、前記金属酸化物からなる（ａ）群、乃至、金属窒化物からなる（ｂ）群、に記載された絶縁物を組み合わせた構造、
或いは、有機物である（ｃ）群；ポリイミド、ポリメチルメタクリレート（ＰＭＭＡ）、架橋ポリ４ビニルフェノール（ＣＬ−ＰＶＰ）、ジビニルテトラメチルシロキサン−ベンゾシクロブテン（ＢＣＢ）、ポリビニルフェノール（ＰＶＰ）、テトラメトキシシラン（ＴＭＳ）、デシルトリメトキシシラン（ＤＴＭＳ）から選択される少なくとも１種の材料、
の少なくともいずれかの材料を含むことを特徴とする前記〔１〕〜〔１６〕のいずれか１項に記載の積層型半導体装置。
【発明の効果】
【００２２】
上述の如く本発明によれば、積層型電界効果トランジスタを用いたことを特徴とする、小型で、簡単構造で、かつ高性能な、論理NOTを示すＣＭＯＳ論理演算回路（図２及び４左図（ＣＭＯＳ論理回路））、及び、ｐチャネルまたはｎチャネルのＥ／Ｅ型インバーター、及び、ｐチャネルまたはｎチャネルのＥ／Ｄ型インバーター（図３）を提供するものである。従来の論理素子は、平面上に横型電界効果トランジスタを並列してレイアウト（図４(ａ)）するから、大面積を必要とするが、本発明による半導体装置は積層型であるから小面積（図４(b)）で、簡単な構造である。図４は例としてＣＭＯＳ論理回路を用いているが、このことはＥ／Ｅ型またはＥ／Ｄ型論理演算回路を用いた場合も同じことである。また、詳細は後述するが、従来は図４中に示す１ｓｔＭＯＳＦＥＴと２ｎｄＭＯＳＦＥＴの有機半導体材料が異なるから、同一平面上で素子を作製するために複雑な作製工程を経なければならないが、積層型の場合、順次積層すればよいので作製が簡単であり、特にウエットプロセスによる作製が飛躍的に簡単になるので、製造コストの低減と製造時の低エネルギー化が可能である。
【図面の簡単な説明】
【００２３】
【図１】従来のＭＯＳＦＥＴを説明する素子概略断面図と電気的回路図、及び電流通路であるチャネルと空乏層を示す図である。
【図２】最も基本となるＭＯＳ論理回路、論理ＮＯＴの機能を持つゲート回路、ＣＭＯＳ回路構成の論理素子の基本構成を示す図である。
【図３】別のＭＯＳ論理回路である、ｐチャネルまたはｎチャネルのエンハンスメント型駆動／エンハンスメント負荷型（Ｅ／Ｅ型：破線の接続）インバーター、及びｐチャネルまたはｎチャネルのエンハンスメント型駆動／ディプリーション負荷型（Ｅ／Ｅ型：実線の接続）インバーターの基本構成を示す図である。
【図４】従来例と本発明の比較を示す図である。
【図５】本発明に係る積層型半導体装置の実施例１の基本構成を示す断面図である。
【図６】本発明に係る積層型半導体装置の実施例１の電気回路図である。
【図７】本発明に係る積層型半導体装置の実施例２の基本構成を示す断面図である。
【図８】本発明に係る積層型半導体装置の実施例２の電気回路図である。
【図９】本発明に係る積層型半導体装置の実施例３の基本構成を示す断面図である。
【図１０】本発明に係る積層型半導体装置の実施例３の電気回路図である。
【図１１】本発明に係る積層型半導体装置の実施例４の基本構成を示す断面図である。
【図１２】本発明に係る積層型半導体装置の実施例４の電気回路図である。
【図１３】本発明に係る積層型半導体装置の実施例５の基本構成を示す断面図である。
【図１４】本発明に係る積層型半導体装置の実施例５の電気回路図である。
【図１５】本発明に係る積層型半導体装置の実施例６の基本構成を示す断面図である。
【図１６】本発明に係る積層型半導体装置の実施例６の電気回路図である。
【図１７】本発明に係る積層型半導体装置の実施例７の基本構成を示す断面図である。
【図１８】本発明に係る積層型半導体装置の実施例７の電気回路図である。
【図１９】本発明に係る積層型半導体装置の実施例８の基本構成を示す断面図である。
【図２０】本発明に係る積層型半導体装置の実施例８の電気回路図である。
【図２１】本発明の積層型半導体装置の製造方法としての積層型ＣＭＯＳ論理回路の製造工程を示す図である。
【図２２】本発明の積層型半導体装置の製造方法としての積層型エンハンスメント／ディプリーション型論理回路の製造工程を示す図である。
【発明を実施するための形態】
【００２４】
以下に、本発明に係る積層型半導体装置の構成について図面を参照して説明する。
（実施例１）
本実施例の積層型半導体装置は、ＣＭＯＳ論理回路を構成する縦型論理素子であり、図５にその基本構成、図６にその電気回路を示す。
本実施例の積層型半導体装置１０は、図５，図６に示すように、大略すると、基板１０ａ上の断面形状が概略四角形で互いに概略並行に配置した第一の電極１ｅと第二の電極２ｅ、及び第一の電極１ｅと第二の電極２ｅと基板１０ａを一様に覆う第一の絶縁層１ｉ、第一の絶縁層１ｉ上の第三の電極３ｅ、及び第三の電極３ｅを一様に覆う第二の絶縁層２ｉ、及び第二の絶縁層２ｉ上の第二の半導体層２ｓ、及び第二の半導体層２ｓ上の第四の電極４ｅと第五の電極５ｅよりなる。
【００２５】
第一の電極１ｅは接地し、第三の電極３ｅは入力電圧(Ｖin)電極とし、第二の電極２ｅは第五の電極５ｅと接続し出力電圧(Ｖout)が得られるようにし、第四の電極４ｅは供給電圧(Ｖsupply)電極とする。
【００２６】
また、第一の電極１ｅと第二の電極２ｅの間で、第一の半導体層１ｓに形成されるチャネル領域により第一の電界効果トランジスタ１１が形成され、第四の電極４ｅと第五の電極５ｅの間で、第二の半導体層２ｓに形成されるチャネル領域により第二の電界効果トランジスタ１２が構成され、第一の電界効果トランジスタ１１と第二の電界効果トランジスタ１２の伝導型が異なるように形成されることから、第三の電極３ｅを両方のトランジスタに共通のゲート電極にして入力電圧（Ｖin）を入力し、第四の電極４ｅに供給電圧（Ｖsupply）を入力し、第一の電極１ｅを接地、接続した第二の電極２ｅと第五の電極５ｅから出力電圧（Ｖout）が得られるようにした、ＣＭＯＳ回路を構成することを特徴とする積層型論理素子として機能する（図６参照）。
【００２７】
図５、図６中、基板１０ａは、各種ガラス基板、石英基板、表面に絶縁層などが形成された石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックシート、プラスチックフィルム、たとえば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド、に例示される高分子材料から構成される絶縁性の材料の内から選択して用いる。
【００２８】
図５、図６に示したＣＭＯＳ回路を構成する積層型論理素子は、基板１０ａ上に断面形状が概略四角形の第一の電極１ｅ、例えば、クロム（Ｃｒ）、Ｔａ（タンタル）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）よりなる群から選択される少なくとも１種の材料、或いは、これらの金属元素を含む合金、これらの金属、及び、金属合金からなる導電性粒子、を挙げることができる。更には、導電性金属酸化物、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル、及び、導電性ポリマーよりなる群から選択される少なくとも１種の材料を例示することができる。第二の電極２ｅ、第三の電極３ｅ、第四の電極４ｅ、及び、第五の電極５ｅに関しても同様である。
【００２９】
電極１ｅ〜５ｅの形成方法は、材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着（ＰＶＤ）法とエッチング技術との組み合わせ、各種の化学気相（ＣＶＤ）法とエッチング技術の組み合わせ、スピンコート法とエッチング技術の組み合わせ、各種導電性高分子の溶液を用いたインクジェット印刷法やスクリーン印刷法などの印刷法、リフトオフ法、シャドウマスク法、各種コーティング法とエッチング技術との組み合わせ、各種スプレー法とエッチング技術との組み合わせ、を挙げることができる。
【００３０】
図５、図６中、絶縁膜１ｉ，２ｉは、例えば、金属酸化物からなる（ａ）群；酸化シリコン、酸化亜鉛、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、チタン酸ストロンチウム、チタン酸シリコン、酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、及び、酸化ビスマスから選択される少なくとも１種の材料を例示することができる。
或いは、金属窒化物からなる（ｂ）群；窒化シリコン、窒化アルミニウム、窒化ガリウム、窒化炭素、窒化ホウ素、及び、窒化インジウムから選択される少なくとも１種の材料を例示することができる。
或いは、前記金属酸化物からなる（ａ）群、乃至、金属窒化物からなる（ｂ）群、に記載された材料から選択される材料を組み合わせた構成を例示することができる。
或いは、有機物である（ｃ）群；ポリイミド、ポリメチルメタクリレート（ＰＭＭＡ）、架橋ポリ４ビニルフェノール（ＣＬ−ＰＶＰ）、ジビニルテトラメチルシロキサン−ベンゾシクロブテン（ＢＣＢ）、ポリビニルフェノール（ＰＶＰ）、テトラメトキシシラン（ＴＭＳ）、デシルトリメトキシシラン（ＤＴＭＳ）から選択される少なくとも１種の材料を例示することができる。
【００３１】
絶縁膜１ｉ，２ｉの形成方法は、材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着（ＰＶＤ）法、各種の化学気相（ＣＶＤ）法、スピンコート法、印刷法、各種コーティング法、各種スプレー法、を挙げることができる。
【００３２】
第一の半導体層１ｓ、及び、第二の半導体層２ｓに用いる有機半導体材料は、
（１）ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、ルブレン、及び、それらの誘導体から選択される少なくとも１種のアセン分子材料、
（２）フタロシアニン系化合物、アゾ系化合物、ペリレン系化合物、オリゴチオフェン系化合物、及び、それらの誘導体から選択される少なくとも１種の顔料、
（３）ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、トリアリールアミン化合物、及び、それらの誘導体から選択される少なくとも１種の低分子化合物、或いは、
（４）ポリチオフェン、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、及び、それらの変性体から選択される少なくとも１種の高分子化合物、
を挙げることができる。
【００３３】
また、第一の半導体層１ｓ、及び、第二の半導体層２ｓに用いる無機半導体材料は、
（ｉ）IV族半導体のシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、
（ii）II-VI族半導体のセレン化亜鉛（ＺｎＳｅ）、硫化カドミニウム（ＣｄＳ）、カドミウムテルル（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡｌＺｎＯ）、酸化亜鉛ガリウム（ＧａＺｎＯ）、酸化亜鉛インジウム（ＩｎＺｎＯ）、
（iii）III-Ｖ族半導体のガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、
（iv）IV−IV族化合物半導体の炭化珪素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、
（ｖ）Ｉ-III-VI族半導体の銅インジウムセレン（ＣｕＩｎＳｅ２）、銅インジウム硫黄セレン（ＣｕＩｎＳＳｅ）などのカルコパイライト系半導体、
或いは、
前記（ｉ）乃至（ｖ）に記載された半導体に不純物をドーピングして形成した材料、及び、
（vi）金属酸化物からなり、前記金属酸化物が、（ア）酸化亜鉛、酸化亜鉛インジウムガリウム、酸化チタン、酸化錫、酸化インジウム、酸化アルミニウム、酸化ニオブ、五酸化タンタル、チタン酸バリウム、及び、チタン酸ストロンチウムから選択される、（イ）酸化ニッケル、酸化コバルト、酸化鉄、酸化マンガン、酸化クロム、酸化ビスマスから選択される、或いは、前記（ア）乃至（イ）に記載された金属酸化物に不純物をドーピングして形成した材料、を挙げることができる。
【００３４】
半導体材料層１ｓ，２ｓの形成方法としては、構成する材料にもよるが、真空蒸着法やスパッタ法に例示される物理蒸着（ＰＶＤ）法、各種の化学気相（ＣＶＤ）法、スピンコート法、インクジェット印刷法やスクリーン印刷法、各種ウエットコーティング法、浸漬法、スプレー法の内のいずれかを挙げることができる。
【００３５】
本発明においては、第一の電界効果トランジスタ１１、及び、第二の電界効果トランジスタ１２のチャネル長Ｌを、それぞれ自在に決定できるので、論理回路の高性能化が可能である。また、両方の電界効果トランジスタ１１，１２に共通の第三の電極３ｅ（ゲート電極：入力電圧（Ｖin））は自己整合的に形成できるので、高精度、且つ、容易に形成可能である。
【００３６】
（実施例２）
本実施例の積層型半導体装置２０は、上記の構成を有する積層型ＣＭＯＳ論理素子において、図７、図８に示すように、第四の電極４ｅと、第五の電極５ｅは、第二の絶縁膜２ｉに形成した後に、一様に覆うように形成した第二の半導体層２ｓにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ１２の作製において塗布プロセスが容易になる。
【００３７】
（実施例３）
本実施例の積層型半導体装置３０は、上記の構成を有する積層型ＣＭＯＳ論理素子において、図９、図１０に示すように、第一の電極１ｅ、第二の電極２ｅ、第四の電極４ｅと、第五の電極５ｅは、それぞれ、半導体層１ｓ，２ｓの上に形成し、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
【００３８】
（実施例４）
本実施例の積層型半導体装置４０は、上記の構成を有する積層型ＣＭＯＳ論理素子において、図１１、図１２に示すように、第一の電極１ｅ、第二の電極２ｅは第一の半導体層１ｓの上に形成され、第四の電極４ｅと、第五の電極５ｅは第二の半導体層２ｓの下に形成されて、構成されている。
この構成にすることにより、塗布プロセスがさらに容易になり、また、さらに高速の論理素子が可能となる。
【００３９】
（実施例５）
本実施例の積層型半導体装置５０は、図３に示した、ｐチャネルまたはｎチャネルのエンハンスメント型駆動／エンハンスメント負荷型（Ｅ／Ｅ型：破線の接続）インバーター、及び、ｐチャネルまたはｎチャネルのエンハンスメント型駆動／ディプリーション負荷型（Ｅ／Ｄ型：実線の接続）を構成する縦型論理素子である。図１３はその基本構成を模式的に示した素子断面図、図１４はその電気回路図である。
【００４０】
本実施例の積層型半導体装置５０は、図１３，図１４に示すように、大略すると、基板１０ａ上の断面形状が概略四角形で互いに概略並行に配置した第一の電極１ｅと第二の電極２ｅ、及び、第一の電極１ｅと第二の電極２ｅと基板１０ａを一様に覆う第一の半導体層１ｓ、第一の半導体層１ｓ上の第一の絶縁層１ｉ、及び、第一の絶縁層１ｉ上に配置した第三の電極３ｅ、第三の電極３ｅを一様に覆う第二の絶縁層２ｉ、及び、第二の絶縁層２ｉ上の第四の電極４ｅ、及び、第四の電極４ｅの上に第三の絶縁層３ｉ、第三の絶縁層３ｉ上に配置した第二の半導体層２ｓ、及び、第二の半導体層２ｓ上の第五の電極５ｅと第六の電極６ｅよりなる。
【００４１】
また、第一の電極１ｅは接地、第三の電極３ｅは入力電圧(Ｖin)電極、第二の電極２ｅは第四の電極４ｅおよび第六の電極６ｅと接続し出力電圧(Ｖout)を得、第三の電極３ｅは供給電圧(Ｖsupply)電極とする。
【００４２】
また、第一の電極１ｅと第二の電極２ｅの間で、第一の半導体層１ｓに形成されるチャネル領域により第一の電界効果トランジスタ１１が形成され、第五の電極５ｅと第六の電極６ｅの間で、第二の半導体層２ｓに形成されるチャネル領域により第二の電界効果トランジスタ１２が構成され、第一の電界効果トランジスタ１１と第二の電界効果トランジスタ１２の伝導型が同一になるように形成されることから、第三の電極３ｅを第一のトランジスタ１１のゲート電極にして入力電圧（Ｖin）を入力し、第五の電極５ｅに供給電圧（Ｖsupply）を入力し、第一の電極１ｅを接地、接続した第二の電極２ｅと第四の電極４ｅおよび第六の電極６ｅから出力電圧（Ｖout）が得られるようにした、論理回路を構成することを特徴とする積層型論理素子として機能する。
【００４３】
（実施例６）
本実施例の積層型半導体装置６０は、上記の構成を有する積層型論理素子において、図１５、図１６に示すように、第五の電極５ｅと、第六の電極６ｅは、第三の絶縁膜３ｉに形成した後に、一様に覆うように形成した第二の半導体層２ｓにより、構成されている。
この構成にすることにより、第二の電界効果トランジスタ１２の、トランスコンダクタンスの制御により、高速の論理素子が可能となる。また、塗布プロセスによる作製が容易である。
【００４４】
（実施例７）
本実施例の積層型半導体装置７０は、上記の構成を有する積層型論理素子において、図１７、図１８に示すように、第一の電極１ｅと第二の電極２ｅは第一の半導体層１ｓの上、第五の電極５ｅと第六の電極６ｅは第二の半導体層２ｓの上に形成により、構成されている。
この構成にすることにより、さらに高速の論理素子が可能となる。
【００４５】
（実施例８）
本実施例の積層型半導体装置８０は、上記の構成を有する積層型論理素子において、図１９、図２０に示すように、第一の電極１ｅと第二の電極２ｅは第一の半導体層１ｓの上、第五の電極５ｅと第六の電極６ｅは第三の絶縁層３ｉの上に形成により、構成されている。
この構成にすることにより、塗布による作製プロセスがさらに容易になり、さらに高速の論理素子が可能となる。
【００４６】
次に、本発明の積層型半導体装置の製造方法について説明する。
図２１に、実施例１に示す積層型ＣＭＯＳ論理回路の製造工程を示す。以下、図２１（１）〜（８）に基づいて、その製造手順を追って説明する。
【００４７】
まず図２１（１）、（２）に示す工程では、各種ガラス、石英、表面に絶縁層などが形成された石英、表面に絶縁層が形成されたシリコン、プラスチック、等からなる基板１０ａ（図２１（１））の上面に、導電性の材料の種類にもよるが、ＰＶＤ法、ＣＶＤ法、印刷法、各種コーティング法、および、各種スプレー法などなどにより導電材料膜を形成する。例えば、１ｍｍ厚のガラス基板の上面に、真空蒸着法により、１μｍ厚のアルミニウム（Ａｌ）膜を形成する。Ａｌ蒸着時の基板温度は、室温で行う。ついで、レジストを用いたフォトエッチングにより、断面形状が概略四角形の第一の電極１ｅおよび第二の電極２ｅを形成する（図２１（２））。ここでは例えば、レジスト膜厚が３００ｎｍとなるように、スピンコート法により形成した後に、レジストが残るようにフォトエッチングし、クロロカーボン系のエッチングガスにより、アルミニウム膜を除去する。
【００４８】
図２１（３）に示す工程では、メタルマスクを基板１０ａ上に配置して、スパッタ法により、例えば、第一の半導体層１ｓとしての酸化亜鉛を０．１μｍ厚で成膜する。成膜条件としては、例えば圧力０．８Ｐａ、電力８０Ｗ、アルゴン（Ａｒ）流量１０ｓｃｃｍで行う。
【００４９】
図２１（４）に示す工程では、第一の半導体層１ｓを覆うように、例えば、スパッタ法により０．５μｍ厚のシリコン酸化膜（第一の絶縁層１ｉ）を形成する。成膜条件としては、例えば圧力０．８Ｐａ、電力１００Ｗ、アルゴン（Ａｒ）流量２０ｓｃｃｍ、酸素（Ｏ２）流量２ｓｃｃｍで行う。
【００５０】
図２１（５）に示す工程では、メタルマスクを基板上に配置して、真空蒸着法により、第三の電極３ｅ、例えば金を成膜する。電極の膜厚は、０．１μｍ程度である。
【００５１】
図２１（６）に示す工程では、第一の半導体層１ｓを覆うように、例えば、スパッタ法により０．５μｍ厚のシリコン酸化膜（第二の絶縁層２ｉ）を形成する。工程条件は、図２１（４）に示したものと同等である。
【００５２】
図２１（７）に示す工程では、第二の半導体層２ｓとして、例えばペンタセンを０．１μｍ厚で真空蒸着法により成膜する。ペンタセン薄膜の膜厚は０．１μｍである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力２×１０−４Ｐａ、蒸着源の温度２００℃で行う。
【００５３】
最後に、図２１（８）に示す工程では、メタルマスクを基板１０ａ上に配置して、真空蒸着法により、第四の電極４ｅ、第五の電極５ｅを、例えば金を成膜する。それぞれの電極の膜厚は、０．１μｍ程度である。
【００５４】
以上の手順により、図５，図６に示した実施例１の構造の積層型ＣＭＯＳ論理回路（積層型半導体装置１０）が形成され、良好なインバーター特性が得られることを確認した。
【００５５】
なお、図７、図８に示した実施例２は、図２１に示した基本工程で、図２１（７）乃至（８）で、第四の電極４ｅと第五の電極５ｅを形成した後に、第二の半導体層２ｓを形成した構造の積層型ＣＭＯＳ論理回路である。この場合にも、同様に動作が確認された。
また、図９、図１０に示した実施例３は、図２１に示した基本工程で、図２１（１）乃至（３）で、先に第一の半導体層１ｓを形成した後に、以降各層を形成した積層型ＣＭＯＳ論理回路である。この場合にも、同様に動作が確認された。
また、図１１、図１２に示した実施例４は、図２１に示した基本工程で、図２１（１）乃至（３）で、先に第一の半導体層１ｓを形成した後に、さらに図２１（６）乃至（８）で、第二の絶縁層２ｉの上に第四の電極４ｅ、第五の電極５ｅ、第二の半導体層２ｓの順で形成した構造の積層型ＣＭＯＳ論理回路である。この場合にも、同様に動作が確認された。
【００５６】
図２２に、本発明の積層型半導体装置の製造方法として、実施例５に示す積層型Ｅ／Ｄ型論理回路（積層型半導体装置５０）の製造工程を示す。以下、図２２（１）〜（９）に基づいて、その製造手順を追って説明する。
【００５７】
まず図２２（１）、（２）に示す工程では、各種ガラス、石英、表面に絶縁層などが形成された石英、表面に絶縁層が形成されたシリコン、プラスチック等からなる基板１０ａ（図２２（１））の上面に、導電性の材料の種類にもよるが、ＰＶＤ法、ＣＶＤ法、印刷法、各種コーティング法、および、各種スプレー法などなどにより導電材料膜を形成する。例えば、１ｍｍ厚のガラス基板の上面に、スパッタ法により、１μｍ厚のＩＴＯ膜を形成する。ついでレジストを用いたフォトエッチングにより、断面形状が概略四角形の第一の電極１ｅおよび第二の電極２ｅを形成する（図２２（２））。このとき、レジスト膜厚が３００ｎｍとなるように、スピンコート法により形成した後に、レジストが残るようにフォトエッチングし、クロロカーボン系のエッチングガスにより、ＩＴＯ膜を除去する。
【００５８】
図２２（３）に示す工程では、メタルマスクを基板１０ａ上に配置して、例えばペンタセンを０．１μｍ厚で真空蒸着法により成膜する（第一の半導体層１ｓ）。ペンタセン薄膜の膜厚は０．１μｍである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力２×１０−４Ｐａ、蒸着源の温度２００℃で行う。
【００５９】
図２２（４）に示す工程では、第一の半導体層１ｓを覆うように、例えば、ポリイミドを０．３〜０．５μｍ厚で形成する（第一の絶縁層１ｉ）。成膜条件としては、例えばポリイミドはポリイミド前駆体のN-メチル−２−ピロリドン（NMP）溶液をスピンコートし、その後窒素中、２５０℃で１時間熱処理をしてイミド化してポリイミドとする。
【００６０】
図２２（５）に示す工程では、メタルマスクをポリイミド上に配置して、真空蒸着法により、第三の電極３ｅ、例えば金を成膜する。電極の膜厚は、０．１μｍ程度である。
【００６１】
図２２（６）に示す工程では、第一の半導体層１ｓを覆うように、例えば、前述の手順でスピンコート法により０．３〜０．５μｍ厚のポリイミド膜を形成する（第二の絶縁層２ｉ）。工程条件は、上記図２２（４）に示したものと同等である。
【００６２】
図２２（７）に示す工程では、メタルマスクをポリイミド上に配置して、真空蒸着法により、第四の電極４ｅ、例えば金を成膜する。電極の膜厚は、０．１μｍ程度である。
ついで、第四の電極４ｅを覆うように、例えば、ポリイミドを０．３〜０．５μｍ厚で形成する（第三の絶縁層３ｉ（不図示））。工程条件は、上記図２２（４）に示したものと同等である。
【００６３】
図２２（８）に示す工程では、第二の半導体層２ｓとして、例えばペンタセンを０．１μｍ厚で真空蒸着法により成膜する。ペンタセン薄膜の膜厚は０．１μｍである。成膜条件としては、例えば真空蒸着装置チャンバー内の成膜時の圧力２×１０−４Ｐａ、蒸着源の温度２００℃で行う。
【００６４】
最後に、図２２（９）に示す工程では、メタルマスクを第二の半導体層２ｓであるペンタセンの上に配置して、真空蒸着法により、第四の電極４ｅ、第五の電極５ｅを、例えば金を成膜する。それぞれの電極の膜厚は、０．１μｍ程度である。
【００６５】
以上の手順により、図１３、図１４に示した実施例５の構造の積層型Ｅ／Ｄ型論理回路（積層型半導体装置５０）が形成され、良好なインバーター特性が得られることを確認した。
【００６６】
また、図１５、図１６に示した実施例６は、図２２に示した基本工程で、図２２（７）乃至（８）で、第五の電極５ｅと第六の電極６ｅを形成した後に、第二の半導体層２ｓを形成した構造の積層型Ｅ／Ｄ型論理回路である。この場合にも、同様に動作が確認された。
また、図１７、図１８に示した実施例７は、図２２に示した基本工程で、図２２（１）乃至（３）で、先に第一の半導体層１ｓを形成した後に、以降各層を形成した積層型Ｅ／Ｄ型論理回路である。この場合にも、同様に動作が確認された。
また、図１９、図２０に示した実施例８は、図２２に示した基本工程で、図（１）乃至（３）で、先に第一の半導体層１ｓを形成した後に、さらに図２２（６）乃至（８）で、第二の絶縁層２ｉの上に第五の電極５ｅ、第六の電極６ｅ、第二の半導体層２ｓの順で形成した構造の積層型Ｅ／Ｄ型論理回路である。この場合にも、同様に動作が確認された。
【００６７】
なお本発明は、具体的に開示された実施例に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。そのため、上述の実施例は、あらゆる点で単なる例示に過ぎず限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであり、明細書の本文にはなんら拘束されない。すなわち、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【産業上の利用可能性】
【００６８】
本発明が、今後さらに要求される有機論理回路の高密度集積回路化において、素子面積を小さくできるから利用される可能性はきわめて高い。また、積層型ＣＭＯＳ論理回路構成および積層型ｐ−ｐ、ｎ−ｎ論理回路とを提供することにより、横型トランジスタを基本構成に用いた同一平面上に並列したＣＭＯＳ回路構成の論理回路よりも高性能で良好な製品の実現ができることは勿論である。
【符号の説明】
【００６９】
１ｅ，２ｅ，３ｅ，４ｅ，５ｅ，６ｅ    電極
１ｉ，２ｉ，３ｉ    絶縁層
１ｓ，２ｓ    半導体層
１０，２０，３０，４０，５０，６０，７０，８０    積層型半導体装置
１０ａ    基板
１１，１２    電界効果トランジスタ（ＭＯＳＦＥＴ）
【先行技術文献】
【非特許文献】
【００７０】
【非特許文献１】日本経済新聞/２００７年１１月２３日/朝刊
【非特許文献２】読売新聞/２００７年１１月２３日/朝刊
【非特許文献３】S.M.Sze:“Physics of Semiconductor Devices 2ndＥdition”,WILEY-INTERSCIENCE PUBLICATION(1981)ｐ−ｐ.431-510
【非特許文献４】A.Dodabalapur,J.Baumbach,K.Baldwin and H.E.Katz : Appl.Phys.Lett.68(1996)2246.
【非特許文献５】A.Dodabalapur,J.Laquindanum,H.E.Katzand Z.Bao : Appl.Phys.Lett.69(1996)4227.
【非特許文献６】Y.INOUE,Y.SAKAMOTO,T.SUZUKI,Ma.KOBAYASHI,Y.GAO,S.TOKITO: Jpn.J.Appl.Phys.44(2005)3663.
【非特許文献７】H.Iechi,Y.Watanabeand K.Kudo : Jpn.J.Appl.Phys.,48,4B(2007)2645．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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