(57)【要約】【課題】短い収束時間で高精度な校正を可能にするアナログ・デジタル変換器を実現する。【解決手段】例えば、スプリット構成となる２個のＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂと、その後段に設置され、デジタル自己校正を行う校正ブロックＣＬＢ＿ＢＫとを備える。ＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂは、ランダム信号生成部ＲＮＧａ，ＲＮＧｂからの乱数信号に応じて所定のアナログ信号を生成する１ビットのＤＡ変換回路ＤＡＣ＿１Ｂａ，ＤＡＣ＿１Ｂｂを備える。ステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂは、ＤＡＣ＿１Ｂａ，ＤＡＣ＿１Ｂｂからのアナログ信号に応じて残差信号をシフトさせる。３次非線形性校正部ＣＬＢ＿３ＲＤは、当該残差信号におけるシフト前後の差分値を計測し、その差分値が一定となるように校正を行う。【選択図】図１
2011205191.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を第１デジタル信号に変換し、入力された第１アナログ信号の大きさに応じて前記第１デジタル信号の一部となる第１Ａビット群と共に第１Ａ残差信号を出力する第１Ａステージと、入力された前記第１Ａ残差信号の大きさに応じて前記第１デジタル信号の他の一部となる第１Ｂビット群と共に第１Ｂ残差信号を出力する第１Ｂステージとを含んだ第１変換ブロックと、
前記アナログ入力信号を第２デジタル信号に変換し、入力された第２アナログ信号の大きさに応じて前記第２デジタル信号の一部となる第２Ａビット群と共に第２Ａ残差信号を出力する第２Ａステージと、入力された前記第２Ａ残差信号の大きさに応じて前記第２デジタル信号の他の一部となる第２Ｂビット群と共に第２Ｂ残差信号を出力する第２Ｂステージとを含んだ第２変換ブロックと、
３次非線形性校正部を含み、前記第１および前記第２デジタル信号を補正すると共に、それぞれの補正後の値を平均化することでデジタル出力信号を生成する校正ブロックとを備え、
前記第１Ａステージは、
第１論理値と第２論理値を持つ第１擬似乱数信号を順次生成する第１乱数生成回路と、
前記第１擬似乱数信号の値が予め定めた前記第１論理値か前記第２論理値のいずれか一方であった場合に前記第１Ａ残差信号の大きさを第１の値だけシフトする第１手段とを備え、
前記第２Ａステージは、
前記第１論理値と前記第２論理値を持つ第２擬似乱数信号を順次生成する第２乱数生成回路と、
前記第２擬似乱数信号の値が予め定めた前記第１論理値か前記第２論理値のいずれか一方であった場合に前記第２Ａ残差信号の大きさを前記第１の値だけシフトする第２手段とを備え、
前記３次非線形性校正部は、
前記第１擬似乱数信号が前記第１論理値であった場合の前記第１デジタル信号と前記第２論理値であった場合の前記第１デジタル信号との間の第１差分値を前記第２デジタル信号を基準として計測し、前記第１差分値が前記第１アナログ信号の大きさに依らず一定となるように前記第１デジタル信号に対して補正値を加えることで第３デジタル信号を出力し、
前記第２擬似乱数信号が前記第１論理値であった場合の前記第２デジタル信号と前記第２論理値であった場合の前記第２デジタル信号との間の第２差分値を前記第１デジタル信号を基準として計測し、前記第２差分値が前記第２アナログ信号の大きさに依らず一定となるように前記第２デジタル信号に対して補正値を加えることで第４デジタル信号を出力することを特徴とするアナログ・デジタル変換器。
【請求項２】
請求項１記載のアナログ・デジタル変換器において、
前記第１Ａステージは、前記第１アナログ信号を横軸とし前記第１Ａ残差信号を縦軸として、１個の鋸歯が前記第１Ａビット群の１ビット分に該当する鋸歯状の第１伝達関数を持ち、
前記第２Ａステージは、前記第２アナログ信号を横軸とし前記第２Ａ残差信号を縦軸として、１個の鋸歯が前記第２Ａビット群の１ビット分に該当する鋸歯状の第２伝達関数を持ち、
前記第２伝達関数は、前記第１伝達関数と比較して、前記第１Ａビット群または前記第２Ａビット群の０．５ビット分だけ横軸方向にシフトするように設定され、
前記３次非線形性校正部は、
前記第１Ａビット群の値が「ｉ」で前記第２Ａビット群の値も前記「ｉ」である場合に計測した前記第１差分値を逐次平均化して第１１平均差分値を算出し、前記第１Ａビット群の値が前記「ｉ」で前記第２Ａビット群の値が「ｉ＋１」である場合に計測した前記第１差分値を逐次平均化して第１２平均差分値を算出し、前記第１１平均差分値と前記第１２平均差分値が等しくなるように前記第１デジタル信号に対して第１補正値を加え、
前記第２Ａビット群の値が前記「ｉ」で前記第１Ａビット群の値が「ｉ−１」である場合に計測した前記第２差分値を逐次平均化して第２１平均差分値を算出し、前記第２Ａビット群の値が前記「ｉ」で前記第１Ａビット群の値も前記「ｉ」である場合に計測した前記第２差分値を逐次平均化して第２２平均差分値を算出し、前記第２１平均差分値と前記第２２平均差分値が等しくなるように前記第２デジタル信号に対して第２補正値を加えることを特徴とするアナログ・デジタル変換器。
【請求項３】
請求項２記載のアナログ・デジタル変換器において、
前記３次非線形性校正部は、前記第１補正値を算出する第１逆関数と、前記第２補正値を算出し、前記第１逆関数と同一の式である第２逆関数とを備え、最小二乗法によって前記第１１平均差分値と前記第１２平均差分値が等しくなるように前記第１逆関数のパラメータを更新し、最小二乗法によって前記第２１平均差分値と前記第２２平均差分値が等しくなるように前記第２逆関数のパラメータを更新することを特徴とするアナログ・デジタル変換器。
【請求項４】
請求項２記載のアナログ・デジタル変換器において、
前記校正ブロックは、更に、前記３次非線形性校正部から前記第３および第４デジタル信号と、前記第１１平均差分値または前記第１２平均差分値と、前記第２１平均差分値または前記第２２平均差分値とが入力されるミスマッチ校正部を備え、
前記ミスマッチ校正部は、
前記第１擬似乱数信号に応じて前記第１Ａ残差信号の大きさが前記第１の値だけシフトした場合には、前記第３デジタル信号に対して前記第１１平均差分値または前記第１２平均差分値を加算または減算することで当該シフト分を元に戻した第５デジタル信号を出力し、シフトしない場合には、前記第３デジタル信号をそのまま前記第５デジタル信号として出力する第３手段と、
前記第２擬似乱数信号に応じて前記第２Ａ残差信号の大きさが前記第１の値だけシフトした場合には、前記第４デジタル信号に対して前記第２１平均差分値または前記第２２平均差分値を加算または減算することで当該シフト分を元に戻した第６デジタル信号を出力し、シフトしない場合には、前記第４デジタル信号をそのまま前記第６デジタル信号として出力する第４手段とを有することを特徴とするアナログ・デジタル変換器。
【請求項５】
請求項４記載のアナログ・デジタル変換器において、
前記ミスマッチ校正部は、更に、前記第５デジタル信号または前記第６デジタル信号の一方に対して、前記第１１平均差分値または前記第１２平均差分値と、前記第２１平均差分値または前記第２２平均差分値との間の大きさの比率を乗算する第５手段を有することを特徴とするアナログ・デジタル変換器。
【請求項６】
請求項４記載のアナログ・デジタル変換器において、
前記校正ブロックは、更に、前記ミスマッチ校正部から前記第５および第６デジタル信号が入力される１次非線形性校正部を備え、
前記１次非線形性校正部は、
前記第１Ａビット群の値が前記「ｉ」で前記第２Ａビット群の値も前記「ｉ」の場合における前記第５デジタル信号と前記第６デジタル信号の間の第３差分値を平均化し、前記第１Ａビット群の値が前記「ｉ」で前記第２Ａビット群の値が前記「ｉ＋１」の場合における前記第５デジタル信号と前記第６デジタル信号の間の第４差分値を平均化する第６手段と、
前記第２Ａビット群の値が前記「ｉ」で前記第１Ａビット群の値が前記「ｉ−１」の場合における前記第５デジタル信号と前記第６デジタル信号の間の第５差分値を平均化し、前記第２Ａビット群の値が前記「ｉ」で前記第１Ａビット群の値も前記「ｉ」の場合における前記第５デジタル信号と前記第６デジタル信号の間の第６差分値を平均化する第７手段と、
前記第３差分値の平均値と前記第４差分値の平均値を加算し、この加算結果を用いて前記第５デジタル信号を補正する第８手段と、
前記第５差分値の平均値と前記第６差分値の平均値を加算し、この加算結果を用いて前記第６デジタル信号を補正する第９手段とを有することを特徴とするアナログ・デジタル変換器。
【請求項７】
アナログ入力信号を第１デジタル信号に変換し、入力された前記アナログ入力信号の大きさに応じて前記第１デジタル信号の最上位ビットを含む第１上位ビット群と共に第１残差信号を出力する第１初段ステージと、入力された前記第１残差信号の大きさに応じて前記第１デジタル信号における前記第１上位ビット群に続くビットから最下位ビットまでとなる第１下位ビット群を順次出力するパイプライン構成の第１後段ステージとを含んだ第１変換ブロックと、
前記アナログ入力信号を第２デジタル信号に変換し、入力された前記アナログ入力信号の大きさに応じて前記第２デジタル信号の最上位ビットを含む第２上位ビット群と共に第２残差信号を出力する第２初段ステージと、入力された前記第２残差信号の大きさに応じて前記第２デジタル信号における前記第２上位ビット群に続くビットから最下位ビットまでとなる第２下位ビット群を順次出力するパイプライン構成の第２後段ステージとを含んだ第２変換ブロックと、
３次非線形性校正部を含み、前記第１および前記第２デジタル信号を補正すると共に、それぞれの補正後の値を平均化することでデジタル出力信号を生成する校正ブロックとを備え、
前記第１初段ステージは、
前記アナログ入力信号の大きさに応じて前記第１上位ビット群を出力する第１サブアナログデジタル変換回路と、
前記第１上位ビット群に応じた第１アナログ変換信号を生成する第１サブデジタルアナログ変換回路と、
第１擬似乱数信号を生成する第１乱数生成回路と、
前記第１擬似乱数信号の論理値に応じてゼロか第１の値を持つ第１アナログ乱数信号を生成する第１回路と、
前記アナログ入力信号から前記第１アナログ変換信号を減算すると共に前記第１アナログ乱数信号を加算または減算する第１加減算回路と、
前記第１加減算回路の出力を所定のゲインで増幅し、前記第１残差信号を出力する第１オペアンプ回路とを備え、
前記第２初段ステージは、
前記アナログ入力信号の大きさに応じて前記第２上位ビット群を出力する第２サブアナログデジタル変換回路と、
前記第２上位ビット群に応じた第２アナログ変換信号を生成する第２サブデジタルアナログ変換回路と、
第２擬似乱数信号を生成する第２乱数生成回路と、
前記第２擬似乱数信号の論理値に応じて前記ゼロか前記第１の値を持つ第２アナログ乱数信号を生成する第２回路と、
前記アナログ入力信号から前記第２アナログ変換信号を減算すると共に前記第２アナログ乱数信号を加算または減算する第２加減算回路と、
前記第２加減算回路の出力を所定のゲインで増幅し、前記第２残差信号を出力する第２オペアンプ回路とを備え、
前記３次非線形性校正部は、
前記第１アナログ乱数信号が前記ゼロであった場合の前記第１下位ビット群と前記第１の値であった場合の前記第１下位ビット群との間の第１差分値を前記第２下位ビット群を基準として計測し、前記第１差分値が前記アナログ入力信号の大きさに依らず一定となるように前記第１下位ビット群に対して補正値を加えることで第３下位ビット群を出力し、
前記第２アナログ乱数信号が前記ゼロであった場合の前記第２下位ビット群と前記第１の値であった場合の前記第２下位ビット群との間の第２差分値を前記第１下位ビット群を基準として計測し、前記第２差分値が前記アナログ入力信号の大きさに依らず一定となるように前記第２下位ビット群に対して補正値を加えることで第４下位ビット群を出力することを特徴とするアナログ・デジタル変換器。
【請求項８】
請求項７記載のアナログ・デジタル変換器において、
前記第１サブアナログデジタル変換回路は、複数の第１コンパレータ回路を含んだフラッシュ型のアナログ・デジタル変換回路であり、
前記第２サブアナログデジタル変換回路は、複数の第２コンパレータ回路を含んだフラッシュ型のアナログ・デジタル変換回路であり、
前記複数の第１コンパレータ回路の内のｋ番目の第１コンパレータ回路の判定電圧をＶ１とし、（ｋ＋１）番目の第１コンパレータ回路の判定電圧をＶ１＋ΔＶとすると、前記複数の第２コンパレータ回路の内の前記ｋ番目の第２コンパレータ回路の判定電圧はＶ１−Δ／２であり、前記（ｋ＋１）番目の第２コンパレータ回路の判定電圧はＶ１＋ΔＶ／２であり、
前記３次非線形性校正部は、
前記第１上位ビット群の値が「ｉ」で前記第２上位ビット群の値も前記「ｉ」である場合に計測した前記第１差分値を逐次平均化して第１１平均差分値を算出し、前記第１上位ビット群の値が前記「ｉ」で前記第２上位ビット群の値が「ｉ＋１」である場合に計測した前記第１差分値を逐次平均化して第１２平均差分値を算出し、前記第１１平均差分値と前記第１２平均差分値が等しくなるように前記第１下位ビット群に対して第１補正値を加え、
前記第２上位ビット群の値が前記「ｉ」で前記第１上位ビット群の値が「ｉ−１」である場合に計測した前記第２差分値を逐次平均化して第２１平均差分値を算出し、前記第２上位ビット群の値が前記「ｉ」で前記第１上位ビット群の値も前記「ｉ」である場合に計測した前記第２差分値を逐次平均化して第２２平均差分値を算出し、前記第２１平均差分値と前記第２２平均差分値が等しくなるように前記第２下位ビット群に対して第２補正値を加えることを特徴とするアナログ・デジタル変換器。
【請求項９】
請求項７記載のアナログ・デジタル変換器において、
前記第１サブデジタルアナログ変換回路、前記第１回路、前記第１加減算回路、および前記第１オペアンプ回路は、前記第１回路の前記第１の値に対応する第１容量を含んだ第１スイッチトキャパシタ回路によって実現され、
前記第２サブデジタルアナログ変換回路、前記第２回路、前記第２加減算回路、および前記第２オペアンプ回路は、前記第２回路の前記第１の値に対応する第２容量を含んだ第２スイッチトキャパシタ回路によって実現されることを特徴とするアナログ・デジタル変換器。
【請求項１０】
請求項８記載のアナログ・デジタル変換器において、
前記３次非線形性校正部は、
前記第１１平均差分値と前記第１２平均差分値との間の差分値を算出する第３加減算回路と、
前記第３加減算回路の出力に対して第１の重み付けを行う第１重み付け回路と、
前回に出力に対して前記第１重み付け回路の出力を累積加算することで現在の出力を更新する第１アキュムレータ回路と、
前記第１アキュムレータ回路の出力と、前記第１下位ビット群とをパラメータとする第１逆関数を演算する第１演算回路と、
前記第１下位ビット群から前記第１演算回路の演算結果を減算する第４加減算回路と、
前記第２１平均差分値と前記第２２平均差分値との間の差分値を算出する第５加減算回路と、
前記第５加減算回路の出力に対して第２の重み付けを行う第２重み付け回路と、
前回に出力に対して前記第２重み付け回路の出力を累積加算することで現在の出力を更新する第２アキュムレータ回路と、
前記第２アキュムレータ回路の出力と、前記第２下位ビット群とをパラメータとし、前記第１逆関数と同一の式で与えられる第２逆関数を演算する第２演算回路と、
前記第２下位ビット群から前記第２演算回路の演算結果を減算する第６加減算回路とを有することを特徴とするアナログ・デジタル変換器。
【請求項１１】
請求項８記載のアナログ・デジタル変換器において、
前記校正ブロックは、更に、前記３次非線形性校正部から前記第３および第４下位ビット群と、前記第１１平均差分値または前記第１２平均差分値と、前記第２１平均差分値または前記第２２平均差分値とが入力されるミスマッチ校正部を備え、
前記ミスマッチ校正部は、
前記第１アナログ乱数信号が前記第１の値であった場合には、前記第３下位ビット群に対して前記第１１平均差分値または前記第１２平均差分値を加算または減算することで前記第１の値を相殺した第５下位ビット群を出力し、前記第１アナログ乱数信号が前記ゼロであった場合には、前記第３下位ビット群をそのまま前記第５下位ビット群として出力する第３回路と、
前記第２アナログ乱数信号が前記第１の値であった場合には、前記第４下位ビット群に対して前記第２１平均差分値または前記第２２平均差分値を加算または減算することで前記第１の値を相殺した第６下位ビット群を出力し、前記第２アナログ乱数信号が前記ゼロであった場合には、前記第４下位ビット群をそのまま前記第６下位ビット群として出力する第４回路とを有することを特徴とするアナログ・デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタル変換器（ＡＤＣ：Analog Digital Converter）に関し、特に、パイプライン型ＡＤ変換器に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、パイプライン型ＡＤ変換器の高精度化に関する技術が記載されている。すなわち、パイプライン型ＡＤ変換器の初段に低精度のオペアンプを使用すると低消費電力化、高速化が図れるが、オペアンプの非線形性の影響が大きくなり、ＡＤ変換器の精度劣化の要因となる。そこで、非特許文献１では、動作時にＬＭＳアルゴリズムを用いたバックグランド自己校正を行って、オペアンプの非線形性の影響による変換誤差やＰＶＴ変動を補正して高精度なパイプライン型ＡＤ変換器を実現している。
【０００３】
また、非特許文献２には、スプリット構成のパイプライン型ＡＤ変換器が示されている。このパイプライン型ＡＤ変換器では、入力されたアナログ電圧を２系統のＡＤ変換器で並列に処理し、この２系統のＡＤ変換器から得られる出力の差分に基づいてバックグラウンド自己校正を行う。この自己校正アルゴリズムを用いることで、ＡＤ変換器内の含まれるスイッチトキャパシタ回路の容量ミスマッチ等を補正できる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】B.Murmann、B.E.Boser、“Digitally Assisted Pipeline ADCs Theory and Implementation”、Kluwer Academic Publishers、２００４年
【非特許文献２】Ahmed.I、Johns.D.A、“An 11-Bit 45 MS/s Pipelined ADC With Rapid Calibration of DAC Errors in a Multibit Pipeline Stage”、IEEE Journal of Solid-State Circuits、Ｖｏｌ．４３、Ｎｏ．７、２００８年７月、ｐ．１６２６−１６３７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、携帯電話機やデジタルテレビ等での画像・通信処理用ＬＳＩを代表に、高分解能かつ中高速の変換処理を実現可能なパイプライン型ＡＤ変換器等が広く用いられている。このようなＬＳＩでは、近年、微細化や低電圧化（低電力化）への要求が益々高まっている。しかしながら、パイプライン型ＡＤ変換器等では、微細化や低電圧化に伴い、アナログ素子（容量等）の製造ばらつきに伴う変換誤差や、オペアンプの特性ばらつきに伴う変換誤差等が無視できないものとなる。
【０００６】
このような誤差を補正するため、例えば、非特許文献１や非特許文献２の技術を用いることが考えられる。非特許文献１では、動作時にＬＭＳ（最小二乗法）アルゴリズムを用いたバックグランド自己校正により、オペアンプの非線形性の影響による変換誤差やＰＶＴ（プロセス、電圧、温度）変動の補正を行っている。ただし、当該補正方法は、要するに統計的手法を用いたものであるため、高精度な補正を行うためには多数のサンプルデータが必要となり、自己校正を行う際の収束時間が長いことが問題となる。一方、非特許文献２では、スプリット構成のパイプライン型ＡＤ変換器を用いることで、収束時間が速いバックグラウンド自己校正アルゴリズムを実現している。ただし、精度の面で、例えば、オペアンプの非線形性等の影響により、変換誤差が生じる恐れがある。
【０００７】
図３０は、本発明の前提として検討したアナログ・デジタル変換器において、スプリット構成のパイプライン型ＡＤ変換器の概略構成例を示すブロック図である。図３０に示すように、スプリット構成のパイプライン型ＡＤ変換器は、等しい２個のＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂを備え、この２個のＡＤ変換ブロックの出力を平均化（ｘ＝（ｘＡ＋ｘＢ）／２）することで出力データを得るものとなっている。また、この２個のＡＤ変換ブロックの出力の差分（Δｘ＝ｘＢ−ｘＡ）を算出し、これが最小となるように校正ブロック（キャリブレーションブロック）ＣＬＢ＿ＢＫを用いて補正係数を収束させ、ＡＤ変換ブロックの誤差を最小にするものとなっている。このような方式で校正を行うことで、原理上は、誤差を推定するために多数のサンプル点を取得する必要がなくなり、少ないサンプル点で高精度な校正が実現可能となる。
【０００８】
図３１は、図３０のアナログ・デジタル変換器において、その各ＡＤ変換ブロックの内部構成例を示すブロック図ならびにその問題点の一例を示す説明図である。図３１に示すように、各ＡＤ変換ブロックＡＤＣ＿ＢＫは、例えば、複数段（ここでは９段）のステージＳＴＧ１〜ＳＴＧ９と、ＳＴＧ９の後段に接続されたフラッシュＡＤ変換回路ＦＡＤＣとを備えたパイプライン構成となっている。ＳＴＧ１は、最上位部分となる複数ビットのデジタル信号（ここではＭＳＢと呼ぶ）を生成し、次いで、ＳＴＧ１の出力信号を受けてＳＴＧ２がＭＳＢに続く下位ビットを生成し、以降同様にして、ＳＴＧ３〜ＳＴＧ９が順次下位ビットを生成する。そして、最後にＦＡＤＣがＳＴＧ９の出力信号を受けて最下位部分の例えば３ビットを生成する。ここでは、ＳＴＧ２〜ＳＴＧ９およびＦＡＤＣによって生成される下位ビットのデジタル信号をＬＳＢと呼ぶ。ＳＴＧ１は、例えば、１ビットの冗長ビットを含んだ（３＋１）ビットを生成し、ＳＴＧ２〜ＳＴＧ９は、例えば、それぞれ、０．５ビットの冗長ビットを含んだ１．５ビットを生成する。この場合、図３１のＡＤ変換ブロックは、ＦＡＤＣの３ビットを含めて全体として１４ビットのデジタル信号を生成する。
【０００９】
ＳＴＧ１は、より詳細には、アナログ入力信号Ｖｉ１を複数ビット（ここでは３＋１ビット）のデジタル信号に変換するＡＤ変換回路ＡＤＣ１と、このデジタル信号を入力としてアナログ信号Ｖａ１’に変換するＤＡ変換回路ＤＡＣ１と、（Ｖｉ１−Ｖａ１’）を演算する減算回路ＳＵＢ１と、その出力電圧Ｖａ１を増幅するオペアンプ回路ＯＰ１を備えている。ＯＰ１は、ここでは（３＋１）ビットに対応して８倍のゲインを持ち、その出力電圧（残差信号等と呼ばれる）Ｖｏ１をＳＴＧ２に伝送する。このような構成において、アナログ・デジタル変換器の精度に影響を及ぼす主要因として、ＤＡ変換回路ＤＡＣ１の変換誤差や、オペアンプ回路ＯＰ１の非線形性（オペアンプ回路が差動構成の場合、具体的には奇数次の非線形性）が挙げられる。ＤＡＣ１の変換誤差やオペアンプ回路ＯＰ１の非線形性は、後述するスイッチトキャパシタ回路の各種特性によって生じる。
【００１０】
図３２は、図３１のＡＤ変換ブロックＡＤＣ＿ＢＫにおいて、その初段のステージＳＴＧ１の詳細な構成例を示す回路図である。図３３は、図３２におけるアンプ回路ＡＭＰ１の入出力特性の一例を示す説明図である。ＳＴＧ１は、図３２に示すようなスイッチトキャパシタ回路を用いて実現できる。図３２に示すスイッチトキャパシタ回路は、アンプ回路ＡＭＰ１と、容量Ｃｆおよびスイッチ回路ＳＷｆと、ｎ個の容量Ｃ［１］〜Ｃ［ｎ］およびスイッチ回路ＳＷ［１］〜ＳＷ［ｎ］と、スイッチデコーダＳＤＥＣから構成される。当該スイッチトキャパシタ回路は、図３１におけるＤＡ変換回路ＤＡＣ１、減算回路ＳＵＢ１、およびオペアンプ回路ＯＰ１に対応する。
【００１１】
ＣｆおよびＳＷｆは、ＡＭＰ１の負帰還経路に並列に接続される。ＡＭＰ１の正極（＋）入力ノードは接地電源電圧ＧＮＤに接続される。Ｃ［１］〜Ｃ［ｎ］の一端は、ＡＭＰ１の負極（−）入力ノードに共通に接続され、Ｃ［１］〜Ｃ［ｎ］の他端は、それぞれ、ＳＷ［１］〜ＳＷ［ｎ］の一端に接続される。ＳＷ［１］〜ＳＷ［ｎ］のそれぞれの他端には、アナログ入力信号Ｖｉ１か基準電圧（＋Ｖｒｅｆ又は−Ｖｒｅｆ）か０Ｖ電圧のいずれかが選択的に印加される。ＳＤＥＣは、ＡＤ変換回路ＡＤＣ１の出力に応じて前述したＳＷ［１］〜ＳＷ［ｎ］の他端に印加する電圧信号を選択する。
【００１２】
このスイッチトキャパシタ回路は、次のように動作する。まず、ＳＷｆがオンに制御され、ＳＷ［１］〜ＳＷ［ｎ］の他端にＶｉ１が印加される。次いで、ＳＷｆがオフに制御され、ＳＷ［１］〜ＳＷ［ｎ］の他端に、＋Ｖｒｅｆか−Ｖｒｅｆか０Ｖが印加される。ここで、Ｃ［１］〜Ｃ［ｎ］のそれぞれが同一の容量値Ｃｓを持つと仮定すると、ＡＭＰ１の出力電圧（残差信号）Ｖｏ１は、式（１）となる。
【００１３】
Ｖｏ１＝（ｎ・Ｃｓ／Ｃｆ）・Ｖｉ１±（ｍ・Ｃｓ／Ｃｆ）・Ｖｒｅｆ      （１）
式（１）において、（ｎ・Ｃｓ／Ｃｆ）の値は、図３１におけるＯＰ１のゲインを定める。また、ｍの値は、ＳＷ［１］〜ＳＷ［ｎ］の他端の中から＋Ｖｒｅｆが印加される他端の個数と−Ｖｒｅｆが印加される他端の個数との差分値であり、図３１におけるＤＡＣ１が差分値ｍの値を制御する。
【００１４】
このようなスイッチトキャパシタ回路では、Ｃ［１］〜Ｃ［ｎ］に蓄えられる電荷をＣｆに再配分することで増幅ならびにＤＡ変換を行っている。したがって、これらの容量値に相対的な製造ばらつき等（すなわち容量ミスマッチ）が生じると、図３１におけるオペアンプ回路ＯＰ１のゲインならびにＤＡ変換回路ＤＡＣ１の変換値（すなわち式（１）における（ｎ・Ｃｓ／Ｃｆ）や（ｍ・Ｃｓ／Ｃｆ）の値）に誤差が生じる。
【００１５】
更に、ＯＰ１のゲインは、より厳密には、図３２におけるアンプ回路ＡＭＰ１の入出力特性にも影響される。ＡＭＰ１の入出力特性は、図３３に示すように、例えば負帰還回路（ここではボルテージフォロワ回路）を構成した場合、理想特性からずれた３次歪み特性を持つ。これに伴い、図３１におけるオペアンプ回路ＯＰ１の入出力特性ｇ（Ｖａ１）は、ｇ（Ｖａ１）＝α１・Ｖａ１＋α３・Ｖａ１３で表される。α１の値は、１次の非線形性を表し、前述した式（１）の（ｎ・Ｃｓ／Ｃｆ）（すなわち容量ミスマッチ）に影響される。α３の値は、３次の非線形性を表し、前述したようにＡＭＰ１の３次歪み特性に影響される。なお、アンプ回路自体は２次歪み特性も持つが、アンプ回路を差動構成とすることでこの特性は無視できる。
【００１６】
以上のようなことから、アナログ・デジタル変換器をより高精度化するためには、前述したＤＡ変換回路ＤＡＣ１ならびにオペアンプ回路ＯＰ１の１次の非線形性に影響を与える容量ミスマッチと共に、ＯＰ１の３次の非線形性を校正することが望ましい。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、高精度なアナログ・デジタル変換器を提供することにある。また、他の目的の一つは、短い収束時間で高精度な校正を可能にするアナログ・デジタル変換器を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１８】
本実施の形態によるアナログ・デジタル変換器は、アナログ入力信号を第１デジタル信号に変換する第１変換ブロックと当該アナログ入力信号を第２デジタル信号に変換する第２変換ブロックと、第１デジタル信号と第２デジタル信号を平均化してデジタル出力信号を生成すると共に、第１デジタル信号と第２デジタル信号の差分を用いてデジタル自己校正を行う校正ブロックとを備えている。第１および第２変換ブロックのそれぞれは、パイプライン構成を代表とする複数段のステージを備え、そのいずれかの段（例えば初段）には、第１論理値と第２論理値を持つ擬似乱数信号を順次生成する乱数生成回路と、擬似乱数信号の値が例えば第１論理値であった場合に当該段から出力される残差信号の大きさを第１の値だけシフトさせる第１手段とが備わっている。擬似乱数信号の値は、第１変換ブロック側と第２変換ブロック側とでそれぞれ別個独立に生成される。このような構成において、校正ブロックは、擬似乱数信号が第１論理値であった場合の第１デジタル信号と第２論理値であった場合の第１デジタル信号との間の差分値を第２デジタル信号を基準として計測し、当該差分値がアナログ入力信号の大きさに依らず一定となるように第１デジタル信号に対して補正値を加える。同様に、校正ブロックは、擬似乱数信号が第１論理値であった場合の第２デジタル信号と第２論理値であった場合の第２デジタル信号との間の差分値を第１デジタル信号を基準として計測し、当該差分値がアナログ入力信号の大きさに依らず一定となるように第２デジタル信号に対して補正値を加える。
【００１９】
このような構成を用いると、当該校正対象の段が備えるオペアンプ回路で生じた３次の非線形性を校正することが可能となり、アナログ・デジタル変換器の高精度化が実現可能となる。また、第１デジタル信号と第２デジタル信号の一方を基準として他方の校正を行うため、デジタル自己校正の収束時間を早めることが可能となる。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、高精度なアナログ・デジタル変換器を実現可能になる。また、短い収束時間で高精度な校正を可能にするアナログ・デジタル変換器を実現可能になる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態によるアナログ・デジタル変換器において、その全体構成の一例を示すブロック図である。
【図２】図１のアナログ・デジタル変換器において、そのステージ［１］の伝達関数の一例を示す説明図である。
【図３】図１のアナログ・デジタル変換器において、その主要部の詳細な構成例を示すブロック図である。
【図４】図３の主要な動作例を説明する図であり、（ａ）は当該動作に関連する構成を簡略的に示したブロック図、（ｂ）はステージ［１］から出力される残差信号の一方を表す伝達関数、（ｃ）はステージ［１］から出力される残差信号の他方を表す伝達関数である。
【図５】（ａ）は、図４（ａ）におけるステージ［１］ならびに１ビットのＤＡ変換回路の詳細な構成例を示す回路図であり、（ｂ）は、図５（ａ）におけるＡＤ変換回路の詳細な構成例を示す回路図である。
【図６】（ａ）、（ｂ）は、図１のアナログ・デジタル変換器において、その３次非線形性校正部の動作概念を示す説明図である。
【図７】（ａ）、（ｂ）は、図６の各差分値が図１における一方のステージ［１］に対応する場合の各差分値の計測方法の一例を示す説明図である。
【図８】（ａ）、（ｂ）は、図６の各差分値が図１における他方のステージ［１］に対応する場合の各差分値の計測方法の一例を示す説明図である。
【図９】図７において、差分値を算出するための構成例を示す回路ブロック図である。
【図１０】図１のアナログ・デジタル変換器において、その３次非線形性校正部の詳細な構成例を示すブロック図である。
【図１１】図１のアナログ・デジタル変換器において、図１０の３次非線形性校正部および図１のゲインミスマッチ校正部の動作例を示すフロー図である。
【図１２】図１のアナログ・デジタル変換器において、そのゲインミスマッチ校正部の詳細な構成例を示すブロック図である。
【図１３】図１２のゲインミスマッチ校正部の動作例を示す説明図である。
【図１４】図１２のゲインミスマッチ校正部の動作例を示す説明図である。
【図１５】図１のアナログ・デジタル変換器において、その１次非線形性校正部の詳細な構成例を示すブロック図である。
【図１６】図１５の動作例を説明するための補足図である。
【図１７】図１５の動作例を説明するための補足図である。
【図１８】図１５の動作例を説明するための補足図である。
【図１９】図１５の動作例を説明するための補足図である。
【図２０】図１のデジタル・アナログ変換器において、そのシミュレーション条件を纏めた表である。
【図２１】図１のデジタル・アナログ変換器において、その精度面でのシミュレーション結果を纏めた表である。
【図２２】図２１における実際の算出データを示した図である。
【図２３】図２１における実際の算出データを示した図である。
【図２４】図２１における実際の算出データを示した図である。
【図２５】図２１における実際の算出データを示した図である。
【図２６】図２１における実際の算出データを示した図である。
【図２７】図２１における実際の算出データを示した図である。
【図２８】図１のデジタル・アナログ変換器において、その収束時間面でのシミュレーション結果を示す算出データである。
【図２９】図１８のＩＩＲフィルタの収束時間面でのシミュレーション結果を示す算出データである。
【図３０】本発明の前提として検討したアナログ・デジタル変換器において、スプリット構成のパイプライン型ＡＤ変換器の概略構成例を示すブロック図である。
【図３１】図３０のアナログ・デジタル変換器において、その各ＡＤ変換ブロックの内部構成例を示すブロック図ならびにその問題点の一例を示す説明図である。
【図３２】図３１のＡＤ変換ブロックにおいて、その初段のステージの詳細な構成例を示す回路図である。
【図３３】図３２におけるアンプ回路の入出力特性の一例を示す説明図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
《アナログ・デジタル変換器の全体構成》
図１は、本発明の一実施の形態によるアナログ・デジタル変換器において、その全体構成の一例を示すブロック図である。図１に示すアナログ・デジタル変換器は、２個のＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂと、校正ブロック（キャリブレーションブロック）ＣＬＢ＿ＢＫによって構成される。ＡＤＣ＿ＢＫａは、アナログ入力信号Ｖｉに対してパイプライン式にデジタル変換を行うステージ［１］ＳＴＧ１ａ及びバックエンドＡＤ変換部ＡＤＣ＿ＢＥａと、１ビットのＤＡ変換回路ＤＡＣ＿１Ｂａとを備えている。同様に、ＡＤＣ＿ＢＫｂは、アナログ入力信号Ｖｉに対してパイプライン式にデジタル変換を行うステージ［１］ＳＴＧ１ｂ及びバックエンドＡＤ変換部ＡＤＣ＿ＢＥｂと、１ビットのＤＡ変換回路ＤＡＣ＿１Ｂｂとを備えている。
【００２６】
ＳＴＧ１ａは、アナログ入力信号Ｖｉを受けて、最上位部分となる複数ビット（ここでは１ビットの冗長ビットを含む（３＋１）ビット）のデジタル信号ＭＳＢａを生成する。ＡＤＣ＿ＢＥａは、ＳＴＧ１ａからの出力信号を受けて、ＭＳＢａに続く下位ビットから最下位ビットまでのデジタル信号Ｄ１ａ（ＬＳＢａ）を生成する。ＤＡＣ＿１Ｂａは、詳細は後述するが、ＣＬＢ＿ＢＫからのデジタル信号に応じてＳＴＧ１ａに対してアナログ信号を供給する。同様に、ＳＴＧ１ｂは、Ｖｉを受けて、最上位部分となる複数ビット（ここでは１ビットの冗長ビットを含む（３＋１）ビット）のデジタル信号ＭＳＢｂを生成する。ＡＤＣ＿ＢＥｂは、ＳＴＧ１ｂからの出力信号を受けて、ＭＳＢｂに続く下位ビットから最下位ビットまでのデジタル信号Ｄ１ｂ（ＬＳＢｂ）を生成する。ＤＡＣ＿１Ｂｂは、詳細は後述するが、ＣＬＢ＿ＢＫからのデジタル信号に応じてＳＴＧ１ｂに対してアナログ信号を供給する。
【００２７】
校正ブロックＣＬＢ＿ＢＫは、ＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂからのデジタル信号Ｄ１ａ，Ｄ１ｂに対してデジタル信号処理により各種校正（補正）を行った後、校正後のデジタル信号Ｄｏを出力するものとなっている。デジタル信号Ｄ１ａ，Ｄ１ｂは、ＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂのステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂから出力された残差信号を表しており、これを校正するということは、ＳＴＧ１ａ，ＳＴＧ１ｂの伝達関数（入力電圧（アナログ入力信号）に対する出力電圧（残差信号）の特性）を校正することに等しい。言い換えれば、バックエンドＡＤ変換部ＡＤＣ＿ＢＥａ，ＡＤＣ＿ＢＥｂがＳＴＧ１ａ，ＳＴＧ１ｂの伝達関数を計測し、その計測結果に対してＣＬＢ＿ＢＫが校正を行う。通常、パイプライン型ＡＤ変換器は、より前段で生じた誤差ほど全体の変換精度に与える影響が大きいため、初段のステージ［１］を校正することで全体の変換精度の向上が図れる。また、見方を変えれば、初段のステージ［１］を校正することで、初段に低精度の回路を使用することができ、これにより、全体として高精度を維持しつつ、更なる高速化ならびに低消費電力化を図ることが可能となる。
【００２８】
校正ブロックＣＬＢ＿ＢＫは、ランダム信号生成部ＲＮＧａ，ＲＮＧｂと、３次非線形性校正部ＣＬＢ＿３ＲＤと、ゲインミスマッチ校正部ＣＬＢ＿ＧＭと、１次非線形性校正部ＣＬＢ＿１ＳＴと、デジタル加算部ＤＡＤＤ１〜ＤＡＤＤ３と、平均値演算部ＡＶＥを備えている。ＲＮＧａは、前述したＤＡ変換回路ＤＡＣ＿１ＢａとＣＬＢ＿ＧＭに向けて、擬似ランダムデジタル信号を出力する。ＲＮＧｂは、前述したＤＡ変換回路ＤＡＣ＿１ＢｂとＣＬＢ＿ＧＭに向けて、擬似ランダムデジタル信号を出力する。ＣＬＢ＿３ＲＤは、詳細は後述するが、ＲＮＧａ，ＲＮＧｂからＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂに向けた擬似ランダムデジタル信号の出力を利用し、当該出力が反映されているＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂからのデジタル信号Ｄ１ａ，Ｄ１ｂを受け、これに対してＳＴＧ１ａ，ＳＴＧ１ｂの伝達関数に生じた３次の非線形性の校正を行う。そして、ＣＬＢ＿３ＲＤは、この校正後のデジタル信号Ｄ２ａ，Ｄ２ｂを出力すると共に、校正の処理過程で生成したデジタル信号＃Ｈ１１ａ，＃Ｈ１１ｂを出力する。
【００２９】
ゲインミスマッチ校正部ＣＬＢ＿ＧＭは、詳細は後述するが、ＣＬＢ＿３ＲＤからのデジタル信号Ｄ２ａ，Ｄ２ｂならびにデジタル信号＃Ｈ１１ａ，＃Ｈ１１ｂを受け、ＳＴＧ１ａ，ＳＴＧ１ｂの伝達関数に生じたゲインの誤差を補正する。また、ＣＬＢ＿ＧＭは、ＲＮＧａ，ＲＮＧｂからの擬似ランダムデジタル信号を受け、ＲＮＧａ，ＲＮＧｂの影響が反映されているデジタル信号Ｄ２ａ，Ｄ２ｂから、この影響を除外する。そして、ＣＬＢ＿ＧＭは、これらの処理を経て生成されたデジタル信号Ｄ３ａ，Ｄ３ｂを出力する。
【００３０】
デジタル加算部ＤＡＤＤ１は、ＣＬＢ＿ＧＭからのデジタル信号Ｄ３ａと、ＡＤ変換ブロックＡＤＣ＿ＢＫａからのＭＳＢａとを加算し、デジタル信号Ｄ４ａを出力する。デジタル加算部ＤＡＤＤ２は、ＣＬＢ＿ＧＭからのデジタル信号Ｄ３ｂと、ＡＤ変換ブロックＡＤＣ＿ＢＫｂからのＭＳＢｂとを加算し、デジタル信号Ｄ４ｂを出力する。１次非線形性校正部ＣＬＢ＿１ＳＴは、デジタル信号Ｄ４ａ，Ｄ４ｂに対して、ＳＴＧ１ａ，ＳＴＧ１ｂの伝達関数に生じた１次の非線形性等の校正を行ったのち、デジタル信号Ｄ５ａ，Ｄ５ｂを出力する。なお、このＣＬＢ＿１ＳＴは、例えば、前述した非特許文献２の技術を用いることで実現可能である。デジタル加算部ＤＡＤＤ３は、Ｄ５ａとＤ５ｂを加算し、平均値演算部ＡＶＥは、ＤＡＤＤ３の加算結果を平均化することで最終的なデジタル信号Ｄｏを生成する。
【００３１】
図２は、図１のアナログ・デジタル変換器において、そのステージ［１］ＳＴＧの伝達関数の一例を示す説明図である。各ＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂ内のステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂでの入出力特性は、図２に示すように、横軸を入力電圧（アナログ入力信号Ｖｉ）、縦軸を出力電圧（残差信号）とする伝達関数によって表すことができる。この出力電圧（残差信号）は、バックエンドＡＤ変換部ＡＤＣ＿ＢＥａ，ＡＤＣ＿ＢＥｂによってデジタル信号ＬＳＢａ，ＬＳＢｂに変換される。また、出力電圧の最大電圧値はＶｒｅｆであり、最小電圧値は−Ｖｒｅｆである。伝達関数は、図２に示すような鋸歯状の波形となり、この歯の数は、ステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂでの変換ビット数や変換方式に応じて適宜定められる。例えば、１ビットの冗長ビットを含めた４ビット変換を行う場合、代表的には１５個程度の歯が設けられる。ただし、本実施の形態では、この歯の数等は特に限定されないため、図２は、伝達関数の一部を概略的に示したものとなっている。
【００３２】
ＡＤＣ＿ＢＫａ内のＳＴＧ１ａの伝達関数において、例えば、入力電圧がＶｔｈ［ｊ−１］〜Ｖｔｈ［ｊ］の範囲にある場合、デジタル信号ＭＳＢａとして「ｉ−１」が出力されると共に、入力電圧に応じた残差信号が出力される。また、入力電圧がＶｔｈ［ｊ］〜Ｖｔｈ［ｊ＋１］の範囲にある場合、ＭＳＢａとして「ｉ」が出力されると共に、入力電圧に応じた残差信号が出力される。一方、ＡＤＣ＿ＢＫｂ内のＳＴＧ１ｂの伝達関数においては、例えば、入力電圧がＶｔｈ［ｋ］〜Ｖｔｈ［ｋ＋１］の範囲にある場合、デジタル信号ＭＳＢｂとして「ｉ」が出力されると共に、入力電圧に応じた残差信号が出力される。また、入力電圧がＶｔｈ［ｋ＋１］〜Ｖｔｈ［ｋ＋２］の範囲にある場合、ＭＳＢｂとして「ｉ＋１」が出力されると共に、入力電圧に応じた残差信号が出力される。
【００３３】
ここで、ＳＴＧ１ａの伝達関数とＳＴＧ１ｂの伝達関数を比較すると、一方の伝達関数は、他方の伝達関数と比較して、各ＭＳＢに対応する入力電圧範囲においてＭＳＢの１ビット幅（ΔＶ）の１／２だけオフセットが加わったようなものとなっている。すなわち、例えば、ＭＳＢ＝「ｉ」は、ＳＴＧ１ａでは入力電圧がＶｔｈ［ｊ］〜Ｖｔｈ［ｊ＋１］（＝Ｖｔｈ［ｊ］＋ΔＶ）の範囲に対応し、ＳＴＧ１ｂでは入力電圧がＶｔｈ［ｋ］（＝Ｖｔｈ［ｊ］−ΔＶ／２）〜Ｖｔｈ［ｋ＋１］（＝Ｖｔｈ［ｊ］＋ΔＶ／２）の範囲に対応する。
【００３４】
《アナログ・デジタル変換器の主要部の詳細》
図３は、図１のアナログ・デジタル変換器において、その主要部の詳細な構成例を示すブロック図である。ここでは、図を簡略化するためにシングルエンド回路の構成が示されているが、差動回路により構成することも可能である。図３には、図１におけるＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂと、校正ブロックＣＬＢ＿ＢＫ内のランダム信号生成部ＲＮＧａ，ＲＮＧｂが示されている。図３において、ステージ［１］ＳＴＧ１は、ここでは図１における２個のステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂを含んで構成される。このＳＴＧ１は、５ビットのＡＤ変換回路ＡＤＣ１ａｂと、４ビットのＤＡ変換回路ＤＡＣ１ａ，ＤＡＣ１ｂと、加減算回路ＡＳ１ａ，ＡＳ１ｂと、オペアンプ回路ＯＰ１ａ，ＯＰ１ｂを備えている。
【００３５】
ＡＤ変換回路ＡＤＣ１ａｂは、アナログ入力信号Ｖｉ（Ｖｉ１）を５ビットのデジタル信号に変換する。ＤＡＣ１ａは、ＡＤＣ１ａｂからの偶数番目のデジタル出力信号を受けて、それに応じたアナログ出力信号を生成し、ＤＡＣ１ｂは、ＡＤＣ１ａｂからの奇数番目のデジタル出力信号を受けて、それに応じたアナログ出力信号を生成する。加減算回路ＡＳ１ａは、Ｖｉに対してＤＡＣ１ａからのアナログ出力信号を減算すると共に１ビットのＤＡ変換回路ＤＡＣ＿１Ｂａからのアナログ出力信号を減算（あるいは加算）してアナログ出力信号Ｖａ１を生成する。同様に、加減算回路ＡＳ１ｂは、Ｖｉに対してＤＡＣ１ｂからのアナログ出力信号を減算すると共に１ビットのＤＡ変換回路ＤＡＣ＿１Ｂｂからのアナログ出力信号を減算（あるいは加算）してアナログ出力信号Ｖｂ１を生成する。
【００３６】
オペアンプ回路ＯＰ１ａは、加減算回路ＡＳ１ａからのアナログ出力信号Ｖａ１を所定のゲイン（ここでは８倍）で増幅する。同様に、オペアンプ回路ＯＰ１ｂは、加減算回路ＡＳ１ｂからのアナログ出力信号Ｖｂ１を所定のゲイン（ここでは８倍）で増幅する。ＯＰ１ａからの出力電圧（残差信号）は、バックエンドＡＤ変換部ＡＤＣ＿ＢＥａに入力され、ＯＰ１ｂからの出力電圧（残差信号）は、バックエンドＡＤ変換部ＡＤＣ＿ＢＥｂに入力される。ＡＤＣ＿ＢＥａは、図３１で述べたようにパイプライン構成となっており、それぞれ１．５ビット等を順次生成するステージ［２］ＳＴＧ２ａ〜ステージ［９］ＳＴＧ９ａと、その後段に設けられ３ビット等を生成するフラッシュＡＤ変換回路ＦＡＤＣａを備えている。同様に、ＡＤＣ＿ＢＥｂも、それぞれ１．５ビット等を順次生成するステージ［２］ＳＴＧ２ｂ〜ステージ［９］ＳＴＧ９ｂと、その後段に設けられ３ビット等を生成するフラッシュＡＤ変換回路ＦＡＤＣｂを備えている。
【００３７】
１ビットのＤＡ変換回路ＤＡＣ＿１Ｂａは、ランダム信号生成部ＲＮＧａからの擬似ランダムデジタル信号に応じて０Ｖか、あるいは（Ｖｒｅｆ／１６）Ｖ等を加減算回路ＡＳ１ａに向けて出力する。同様に、１ビットのＤＡ変換回路ＤＡＣ＿１Ｂｂは、ランダム信号生成部ＲＮＧｂからの擬似ランダムデジタル信号に応じて０Ｖか、あるいは（Ｖｒｅｆ／１６）Ｖ等を加減算回路ＡＳ１ｂに向けて出力する。ここでは、特に限定はされないが、擬似ランダムデジタル信号が‘１’の場合に（Ｖｒｅｆ／１６）Ｖが出力され、‘０’の場合に０Ｖが出力されるものとする。ＲＮＧａ，ＲＮＧｂは、例えば、ＬＦＳＲ（Linear Feedback Shift Register）等によって構成され、それぞれ、異なる初期値に基づいて独立に擬似ランダムデジタル信号を生成する。
【００３８】
図４は、図３の主要な動作例を説明する図であり、（ａ）は当該動作に関連する構成を簡略的に示したブロック図、（ｂ）はステージ［１］から出力される残差信号の一方を表す伝達関数、（ｃ）はステージ［１］から出力される残差信号の他方を表す伝達関数である。図４（ａ）には、アナログ入力信号Ｖｉ１を受けるステージ［１］ＳＴＧ１と、１ビットのＤＡ変換回路ＤＡＣ＿１Ｂと、ランダム信号生成部ＲＮＧと、バックエンドＡＤ変換部ＡＤＣ＿ＢＥと、３次非線形性校正部ＣＬＢ＿３ＲＤが示されている。ＳＴＧ１は、図１におけるステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂのそれぞれか、あるいは図３のステージ［１］における２系統の経路の一方を表している。また、ＤＡＣ＿１Ｂは、図１および図３におけるＤＡＣ＿１Ｂａ，ＤＡＣ＿１Ｂｂのそれぞれを表し、ＲＮＧは、図１および図３におけるＲＮＧａ，ＲＮＧｂのそれぞれを表し、ＡＤＣ＿ＢＥは、図１および図３におけるＡＤＣ＿ＢＥａ，ＡＤＣ＿ＢＥｂのそれぞれを表す。
【００３９】
このような構成において、図４のＳＴＧ１が図１のＳＴＧ１ａであった場合、対応するバックエンドＡＤ変換部ＡＤＣ＿ＢＥａによって計測されるＳＴＧ１ａの残差信号（デジタル信号Ｄ１ａに該当）は、図４（ｂ）に示すような伝達関数となる。すなわち、ＲＮＧａが‘０’を出力した場合には、図４（ｂ）の特性ＴＣａに示すような伝達関数となり、ＲＮＧａが‘１’を出力した場合には、図４（ｂ）の特性ＴＣａ’に示すような伝達関数となる。同様に、図４のＳＴＧ１が図１のＳＴＧ１ｂであった場合、対応するバックエンドＡＤ変換部ＡＤＣ＿ＢＥｂによって計測されるＳＴＧ１ｂの残差信号（デジタル信号Ｄ１ｂに該当）は、図４（ｃ）に示すような伝達関数となる。すなわち、ＲＮＧｂが‘０’を出力した場合には、図４（ｃ）の特性ＴＣｂに示すような伝達関数となり、ＲＮＧｂが‘１’を出力した場合には、図４（ｃ）の特性ＴＣｂ’に示すような伝達関数となる。
【００４０】
このように、ランダム信号生成部ＲＮＧａ，ＲＮＧｂが‘１’を出力した場合には、Ｖｒｅｆ／１６がオペアンプ回路ＯＰ１ａ，ＯＰ１ｂによって８倍に増幅されるため、結果的に、伝達関数の縦軸方向においてＶｒｅｆ／２のシフトが生じる。本実施の形態のアナログ・デジタル変換器では、このＶｒｅｆ／２のシフトを利用して３次の非線形性の校正を行う。その詳細に関しては、図６以降で説明する。
【００４１】
《パイプラインステージ周りの詳細回路構成》
図５（ａ）は、図４（ａ）におけるステージ［１］ＳＴＧ１ならびに１ビットのＤＡ変換回路ＤＡＣ＿１Ｂの詳細な構成例を示す回路図であり、図５（ｂ）は、図５（ａ）におけるＡＤ変換回路の詳細な構成例を示す回路図である。ＳＴＧ１ならびにＤＡＣ＿１Ｂは、例えば図５（ａ）に示すようなスイッチトキャパシタ回路を用いて実現できる。図５（ａ）に示すスイッチトキャパシタ回路は、アンプ回路ＡＭＰ１と、容量Ｃｆおよびスイッチ回路ＳＷｆと、ｎ個の容量Ｃ［１］〜Ｃ［ｎ］およびスイッチ回路ＳＷ［１］〜ＳＷ［ｎ］と、容量Ｃｒおよびスイッチ回路ＳＷｒと、スイッチデコーダＳＤＥＣから構成される。当該スイッチトキャパシタ回路では、図４（ａ）における１ビットのＤＡ変換回路ＤＡＣ＿１Ｂが、容量Ｃｒおよびスイッチ回路ＳＷｒによって実現されることが特徴となっている。
【００４２】
ＣｆおよびＳＷｆは、ＡＭＰ１の負帰還経路に並列に接続される。ＡＭＰ１の正極（＋）入力ノードは接地電源電圧ＧＮＤに接続される。Ｃ［１］〜Ｃ［ｎ］の一端は、ＡＭＰ１の負極（−）入力ノードに共通に接続され、Ｃ［１］〜Ｃ［ｎ］の他端は、それぞれ、ＳＷ［１］〜ＳＷ［ｎ］の一端に接続される。ＳＷ［１］〜ＳＷ［ｎ］のそれぞれの他端には、アナログ入力信号Ｖｉ１か基準電圧（＋Ｖｒｅｆ又は−Ｖｒｅｆ）か０Ｖ電圧のいずれかが選択的に印加される。ＳＤＥＣは、ＡＤ変換回路ＡＤＣ１の出力に応じて前述したＳＷ［１］〜ＳＷ［ｎ］の他端に印加する電圧信号を選択する。
【００４３】
また、Ｃｒの一端は、ＡＭＰ１の負極（−）入力ノードに接続され、Ｃｒの他端は、ＳＷｒの一端に接続される。ＳＷｒの他端には、基準電圧（＋Ｖｒｅｆ）か０Ｖ電圧のいずれかが選択的に印加される。ＳＷｒは、ランダム信号生成部ＲＮＧが‘１’を出力した際には他端を＋Ｖｒｅｆに接続し、ＲＮＧが‘０’を出力した際には他端を０Ｖ電圧に接続する。ここで、Ｃ［１］〜Ｃ［ｎ］は、それぞれ容量値Ｃｓを備え、Ｃｒは容量値Ｃｓ／２を備える。
【００４４】
このスイッチトキャパシタ回路は、次のように動作する。まず、ＳＷｆがオンに制御され、ＳＷ［１］〜ＳＷ［ｎ］の他端にＶｉ１が印加される。次いで、ＳＷｆがオフに制御され、ＳＷ［１］〜ＳＷ［ｎ］の他端に、＋Ｖｒｅｆか−Ｖｒｅｆか０Ｖが印加され、更に、ＳＷｒの他端に＋Ｖｒｅｆか０Ｖが印加される。そうすると、ＡＭＰ１の出力電圧（残差信号）Ｖｏ１は、式（２）となる。
【００４５】
Ｖｏ１＝（ｎ・Ｃｓ／Ｃｆ）・Ｖｉ１±（ｍ・Ｃｓ／Ｃｆ）・Ｖｒｅｆ−｛ｒ・（Ｃｓ／２）／Ｃｆ｝・Ｖｒｅｆ      （２）
式（２）において、（ｎ・Ｃｓ／Ｃｆ）の値は、図４（ａ）におけるＯＰ１のゲインを定める。ｍの値は、ＳＷ［１］〜ＳＷ［ｎ］の他端の中から＋Ｖｒｅｆが印加される他端の個数と−Ｖｒｅｆが印加される他端の個数との差分値であり、図４（ｂ）におけるＤＡＣ１が差分値ｍの値を制御する。また、ｒの値は、ＲＮＧが‘１’を出力した場合には「１」であり、‘０’を出力した場合には「０」である。なお、Ｃｆの容量値もＣｓとした場合、式（２）は式（３）となる。
【００４６】
Ｖｏ１＝ｎ・Ｖｉ１±ｍ・Ｖｒｅｆ−ｒ・（１／２）・Ｖｒｅｆ      （３）
また、図５（ａ）におけるＡＤ変換回路ＡＤＣ１は、例えば、図５（ｂ）に示すようなフラッシュ型ＡＤ変換回路で実現できる。図５（ｂ）に示すＡＤＣ１は、ｍ個のコンパレータ回路ＣＭＰ［１］〜ＣＭＰ［ｍ］と、エンコーダ回路ＥＮＣを備えている。ＣＭＰ［１］は、判定電圧Ｖｔｈ［１］を基準にアナログ入力信号Ｖｉ１を比較判定し、ＣＭＰ［２］は、判定電圧Ｖｔｈ［２］を基準にＶｉ１を比較判定し、以降同様にして、ＣＭＰ［ｍ］は、判定電圧Ｖｔｈ［ｍ］を基準にＶｉ１を比較判定する。ＥＮＣは、ＣＭＰ［１］〜ＣＭＰ［ｍ］からの比較判定結果を受けてＭＳＢを生成する。ここで、図４（ａ）のＳＴＧ１がＳＴＧ１ａの場合とＳＴＧ１ｂの場合とでは、Ｖｔｈ［１］〜Ｖｔｈ［ｍ］のそれぞれの値が異なっている。例えば、ＳＴＧ１ａのＶｔｈ［ｊ］をＶｊとし、Ｖｔｈ［ｊ＋１］をＶｊ＋ΔＶとすると、ＳＴＧ２ａのＶｔｈ［ｊ］，Ｖｔｈ［ｊ＋１］は、それぞれＶｊ−ΔＶ／２，Ｖｊ＋ΔＶ／２となっている。これによって、図２に示したような伝達関数が実現可能となる。
【００４７】
《３次非線形性校正部の詳細》
図６（ａ）、（ｂ）は、図１のアナログ・デジタル変換器において、その３次非線形性校正部ＣＬＢ＿３ＲＤの動作概念を示す説明図である。図６（ａ）には、３次非線形性の校正を行わない場合において、ＳＴＧ１ａ（又はＳＴＧ１ｂ）の伝達関数の一例が示されている。図６（ａ）において、伝達関数上の特性ＴＣおよび特性ＴＣ’は、ＳＴＧ１ａ（又はＳＴＧ１ｂ）から出力される残差信号に該当し、図１におけるデジタル信号Ｄ１ａ（又はＤ１ｂ）に該当するものである。特性ＴＣ’は、図４で説明したように、ランダム信号生成部ＲＮＧの‘１’出力に伴い特性ＴＣが縦軸方向にＶｒｅｆ／２だけシフトしたものである。
【００４８】
図６（ａ）における特性ＴＣおよびＴＣ’は、それぞれ、図３３等で述べたように、３次の非線形性を持っている。ここで、ＴＣとＴＣ’は、それぞれ縦軸方向のレンジがＶｒｅｆ／２だけ異なるため、横軸方向の推移に応じてその３次の歪みの量も異なる。すなわち、ＴＣおよびＴＣ’は、図３３に示すように、縦軸の原点（０）近辺では、３次の歪みの影響が小さく、原点から遠ざかるにつれて３次の歪みの影響が大きくなる。その結果、図６（ａ）に示すように、原点近辺におけるＴＣとＴＣ’の差分値Ｈ１２は、３次の歪みの影響が小さく、原点から離れた位置におけるＴＣとＴＣ’の差分値Ｈ１１は、３次の歪みの影響が大きくなる。また、特性ＴＣ，ＴＣ’は鋸歯であるため、この３次の歪みの影響が小さい領域と３次の歪みの影響が大きい領域が、横軸方向のおよそＭＳＢ／２単位の推移に応じて、交互に生じることになる。そこで、図６（ｂ）に示すように、このＨ１１とＨ１２の大きさを逐次計測して、「Ｈ１１の平均値＝Ｈ１２の平均値」となるように補正を行えば、３次の非線形性を校正することが可能となる。
【００４９】
次に、図７〜図１０を用いて、３次非線形性校正部ＣＬＢ＿３ＲＤの詳細な処理内容について説明する。図７（ａ）、（ｂ）は、図６の各差分値Ｈ１１，Ｈ１２が図１における一方のステージ［１］ＳＴＧ１ａに対応する場合の各差分値の計測方法の一例を示す説明図である。図６で述べたような各差分値Ｈ１１，Ｈ１２を計測する際、ある時刻において特性ＴＣとＴＣ’が同時に出力されている訳ではないため、何らかの工夫が必要となる。例えば、ランダム信号生成部ＲＮＧの出力が‘０’の場合の残差信号と、‘１’の場合の残差信号を長期間に亘って観測し、それぞれの特性ＴＣおよびＴＣ’の曲がり方を認識すると共に統計的な処理によって校正を行う方法が考えられる。しかしながら、このような方法では、収束時間が長くなる恐れがある。そこで、ここでは、ある時刻において同時に出力されている他方のステージ［１］ＳＴＧ１ｂからの残差信号を利用し、これを基準として各差分値Ｈ１１，Ｈ１２を計測する。これによって、短い収束時間で高精度な校正を行うことが可能となる。
【００５０】
図７（ａ）には、ＲＮＧｂが‘０’を出力した際にＳＴＧ１ｂから出力される残差信号の特性ＴＣｂを基準として、ＲＮＧａが‘０’を出力した際にＳＴＧ１ａから出力される残差信号の特性ＴＣａと、ＲＮＧａが‘１’を出力した際にＳＴＧ１ａから出力される残差信号の特性ＴＣａ’との差分値を計測する例が示されている。まず、図６の差分値Ｈ１１に対応する差分値Ｈ１１ａは、図７（ａ）に示すように、ＴＣｂを基準として、ＴＣａ’との差分値（Ｄａ０１１）を逐次計測ならびに平均化し、また、ＴＣａとの差分値（Ｄａ００１）を逐次計測ならびに平均化することで、「Ｈ１１ａ＝Ｄａ０１１の平均値−Ｄａ００１の平均値」によって算出できる。
【００５１】
同様に、図６の差分値Ｈ１２に対応する差分値Ｈ１２ａは、図７（ａ）に示すように、ＴＣｂを基準として、ＴＣａとの差分値（Ｄａ００２）を逐次計測ならびに平均化し、また、ＴＣａ’との差分値（Ｄａ０１２）を逐次計測ならびに平均化することで、「Ｈ１２ａ＝Ｄａ００２の平均値−Ｄａ０１２の平均値」によって算出できる。ここで、Ｈ１１ａ側の領域とＨ１２ａ側の領域は、その境界において、ＴＣｂに応じて出力されたＭＳＢｂが１ビットシフトするか、あるいはＴＣａ（ＴＣａ’）に応じて出力されたＭＳＢａが１ビットシフトすることになるため、この各ＭＳＢの違いによって区別することができる。具体的には、例えば、図７（ａ）に示すように、ＭＳＢａ＝ＭＳＢｂの領域をＨ１１ａ側の領域とし、ＭＳＢａ≠ＭＳＢｂの領域をＨ１２ａ側の領域とすることができる。
【００５２】
また、差分値Ｈ１１ａ，Ｈ１２ａは、図７（ｂ）に基づいて算出することも可能である。図７（ｂ）には、図７（ａ）と異なりＲＮＧｂが‘１’を出力した際にＳＴＧ１ｂから出力される残差信号の特性ＴＣｂ’を基準として、前述した特性ＴＣａと特性ＴＣａ’の差分値を計測する例が示されている。まず、差分値Ｈ１１ａは、図７（ｂ）に示すように、ＴＣｂ’を基準として、ＴＣａ’との差分値（Ｄａ１１１）を逐次計測ならびに平均化し、また、ＴＣａとの差分値（Ｄａ１０１）を逐次計測ならびに平均化することで、「Ｈ１１ａ＝Ｄａ１１１の平均値−Ｄａ１０１の平均値」によって算出できる。
【００５３】
同様に、差分値Ｈ１２ａは、図７（ｂ）に示すように、ＴＣｂ’を基準として、ＴＣａとの差分値（Ｄａ１０２）を逐次計測ならびに平均化し、また、ＴＣａ’との差分値（Ｄａ１１２）を逐次計測ならびに平均化することで、「Ｈ１２ａ＝Ｄａ１０２の平均値−Ｄａ１１２の平均値」によって算出できる。ここで、Ｈ１１ａ側の領域とＨ１２ａ側の領域は、その境界において、ＴＣｂ’に応じて出力されたＭＳＢｂが１ビットシフトするか、あるいはＴＣａ（ＴＣａ’）に応じて出力されたＭＳＢａが１ビットシフトすることになるため、この各ＭＳＢの違いによって区別することができる。
【００５４】
図８（ａ）、（ｂ）は、図６の各差分値Ｈ１１，Ｈ１２が図１における他方のステージ［１］ＳＴＧ１ｂに対応する場合の各差分値の計測方法の一例を示す説明図である。この場合は、図７（ａ），（ｂ）の場合と逆に、ある時刻において同時に出力されている一方のステージ［１］ＳＴＧ１ａからの残差信号を利用し、これを基準として各差分値Ｈ１１，Ｈ１２を計測する。
【００５５】
図８（ａ）には、ＲＮＧａが‘０’を出力した際にＳＴＧ１ａから出力される残差信号の特性ＴＣａを基準として、ＲＮＧｂが‘０’を出力した際にＳＴＧ１ｂから出力される残差信号の特性ＴＣｂと、ＲＮＧｂが‘１’を出力した際にＳＴＧ１ｂから出力される残差信号の特性ＴＣｂ’との差分値を計測する例が示されている。まず、図６の差分値Ｈ１１に対応する差分値Ｈ１１ｂは、図８（ａ）に示すように、ＴＣａを基準として、ＴＣｂとの差分値（Ｄｂ００１）を逐次計測ならびに平均化し、また、ＴＣｂ’との差分値（Ｄｂ０１１）を逐次計測ならびに平均化することで、「Ｈ１１ｂ＝Ｄｂ００１の平均値−Ｄｂ０１１の平均値」によって算出できる。
【００５６】
同様に、図６の差分値Ｈ１２に対応する差分値Ｈ１２ｂは、図８（ａ）に示すように、ＴＣａを基準として、ＴＣｂ’との差分値（Ｄｂ０１２）を逐次計測ならびに平均化し、また、ＴＣｂとの差分値（Ｄｂ００２）を逐次計測ならびに平均化することで、「Ｈ１２ｂ＝Ｄｂ０１２の平均値−Ｄｂ００２の平均値」によって算出できる。ここで、Ｈ１１ｂ側の領域とＨ１２ｂ側の領域は、その境界において、ＴＣａに応じて出力されたＭＳＢａが１ビットシフトするか、あるいはＴＣｂ（ＴＣｂ’）に応じて出力されたＭＳＢｂが１ビットシフトすることになるため、この各ＭＳＢの違いによって区別することができる。
【００５７】
また、差分値Ｈ１１ｂ，Ｈ１２ｂは、図８（ｂ）に基づいて算出することも可能である。図８（ｂ）には、図８（ａ）と異なりＲＮＧａが‘１’を出力した際にＳＴＧ１ａから出力される残差信号の特性ＴＣａ’を基準として、前述した特性ＴＣｂと特性ＴＣｂ’の差分値を計測する例が示されている。まず、差分値Ｈ１１ｂは、図８（ｂ）に示すように、ＴＣａ’を基準として、ＴＣｂとの差分値（Ｄｂ１０１）を逐次計測ならびに平均化し、また、ＴＣｂ’との差分値（Ｄｂ１１１）を逐次計測ならびに平均化することで、「Ｈ１１ｂ＝Ｄｂ１０１の平均値−Ｄｂ１１１の平均値」によって算出できる。
【００５８】
同様に、差分値Ｈ１２ｂは、図８（ｂ）に示すように、ＴＣａ’を基準として、ＴＣｂ’との差分値（Ｄｂ１１２）を逐次計測ならびに平均化し、また、ＴＣｂとの差分値（Ｄｂ１０２）を逐次計測ならびに平均化することで、「Ｈ１２ｂ＝Ｄｂ１１２の平均値−Ｄｂ１０２の平均値」によって算出できる。ここで、Ｈ１１ｂ側の領域とＨ１２ｂ側の領域は、その境界において、ＴＣａ’に応じて出力されたＭＳＢａが１ビットシフトするか、あるいはＴＣｂ（ＴＣｂ’）に応じて出力されたＭＳＢｂが１ビットシフトすることになるため、この各ＭＳＢの違いによって区別することができる。
【００５９】
図９は、図７において、差分値Ｈ１１ａを算出するための構成例を示す回路ブロック図である。ここでは、差分値Ｈ１１ａを例とするが、勿論、前述した差分値Ｈ１２ａ，Ｈ１１ｂ，Ｈ１２ｂも同様な構成で算出可能である。図９に示す構成例は、所謂ＩＩＲ（Infinite Impulse Response）フィルタであり、重み付け回路ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２と、デジタル加減算回路ＤＡＳ１〜ＤＡＳ３と、１サイクル遅延回路ＤＬＹ１，ＤＬＹ２を備えている。図９に示すように、図７（ａ）に示した差分値Ｄａ０１１は、ＷＴ１１によってμ３ａの重み付けがなされた後、ＤＡＳ１に出力される。図７（ａ）に示した差分値Ｄａ００１は、ＷＴ２１によって同じくμ３ａの重み付けがなされた後、ＤＡＳ２に出力される。
【００６０】
ＤＡＳ１の出力は、ＤＬＹ１による１サイクルの遅延を経て、ＷＴ１２により（μ３ａ−１）の重み付けがなされたのち、自身の入力に帰還される。ＤＡＳ１は、ＷＴ１１の出力からＷＴ１２の出力を減算したのち、新たな出力を生成する。ここで、定数μ３ａを適切に設定することでＤａ０１１の移動平均が算出される。同様に、ＤＡＳ２の出力は、ＤＬＹ２による１サイクルの遅延を経て、ＷＴ２２により（μ３ａ−１）の重み付けがなされたのち、自身の入力に帰還される。ＤＡＳ２は、ＷＴ２１の出力からＷＴ２２の出力を減算したのち、新たな出力を生成する。ここで、定数μ３ａを適切に設定することで、Ｄａ００１の移動平均が算出される。ＤＡＳ３は、ＤＡＳ１の出力からＤＡＳ２の出力を減算し、その結果を差分値Ｈ１１ａとして出力する。
【００６１】
図１０は、図１のアナログ・デジタル変換器において、その３次非線形性校正部ＣＬＢ＿３ＲＤの詳細な構成例を示すブロック図である。図１０に示す３次非線形性校正部ＣＬＢ＿３ＲＤは、演算回路ＣＡＬＣ＿Ａ１，ＣＡＬＣ＿Ｂ１，ＣＡＬＣ＿Ｅａ，ＣＡＬＣ＿Ｅｂ、計測回路ＭＥＡＳ１、デジタル加減算回路ＤＡＳ１０ａ，ＤＡＳ１０ｂ，ＤＡＳ１１ａ，ＤＡＳ１１ｂ，ＤＡＳ１２、アキュムレータ回路ＡＣＭａ，ＡＣＭｂ、重み付け回路ＷＴ３０ａ，ＷＴ３０ｂを備えている。
【００６２】
図１０のＣＬＢ＿３ＲＤは、図１に示したように、バックエンドＡＤ変換部ＡＤＣ＿ＢＥａ，ＡＤＣ＿ＢＥｂから出力されたデジタル信号Ｄ１ａ，Ｄ１ｂを入力として、デジタル信号Ｄ２ａ，Ｄ２ｂおよびデジタル信号＃Ｈ１１ａ，＃Ｈ１１ｂを出力する。Ｄ１ａは、ＤＡＳ１１ａを介して３次の非線形性の補正が行われ、この補正後のデジタル信号がＤ２ａとして出力されると共に、ＤＡＳ１２の一方に入力される。同様に、Ｄ１ｂは、ＤＡＳ１１ｂを介して３次の非線形性の補正が行われ、この補正後のデジタル信号がＤ２ｂとして出力されると共に、ＤＡＳ１２の他方に入力される。ＤＡＳ１２は、このＤ２ａとＤ２ｂの差分を算出すると共に、その算出結果をＭＥＡＳ１に出力する。この算出結果は、各サイクル毎に、図７（ａ）、（ｂ）に示したＤａ００１，Ｄａ００２，Ｄａ０１１，Ｄａ０１２，Ｄａ１０１，Ｄａ１０２，Ｄａ１１１，Ｄａ１１２のいずれかに該当することになる。なお、図７（ａ）、（ｂ）内には、（ＲＮＧａ，ＲＮＧｂ）＝（０，０），（０，１），（１，０），（１，１）の組み合わせが全て含まれており、図８（ａ）、（ｂ）に示したＤｂｘｘｘは、実際には、図７（ａ）、（ｂ）に示したＤａｘｘｘのいずれかに該当することになる。
【００６３】
ＭＥＡＳ１は、例えば、図９に示したようなＩＩＲフィルタを複数備え、ここでは、ＭＳＢａ，ＭＳＢｂおよびＲＮＧａ，ＲＮＧｂの情報を用いて、前述した各Ｄａｘｘｘ毎の平均値＃Ｄａｘｘｘおよび各Ｄｂｘｘｘ毎の平均値＃Ｄｂｘｘｘを算出すると共に、前述したＨ１１ａ，Ｈ１２ａ，Ｈ１１ｂ，Ｈ１２ｂを算出する。すなわち、ＲＮＧａ，ＲＮＧｂの組み合わせによって、図７（ａ）、（ｂ）（および図８（ａ）、（ｂ））のいずれの場合に該当するかを識別でき、ＭＳＢａ，ＭＳＢｂによって、３次の非線形性の影響が大きい領域（すなわちＨ１１側）か３次の非線形性の影響が小さい領域（すなわちＨ１２側）かを識別できる。ＭＥＡＳ１は、この識別結果に応じて選択されたＩＩＲフィルタを用いてＨ１１ａ，Ｈ１２ａ，Ｈ１１ｂ，Ｈ１２ｂを算出する。なお、非線形性の影響が大きい領域と非線形性の影響が小さい領域は、図６（ａ）等に示したようにそれぞれ交互に複数箇所存在することになるが、この複数箇所同士は特に区別する必要はなく、非線形性の影響が大きい領域であるか非線形性の影響が小さい領域であるかの２つを区別すればよい。
【００６４】
ＣＡＬＣ＿Ａ１は、各サイクル毎にＭＥＡＳ１から時系列的に出力されるＨ１１ａ，Ｈ１２ａを受けて、その平均値＃Ｈ１１ａ，＃Ｈ１２ａを算出する。同様に、ＣＡＬＣ＿Ｂ１は、各サイクル毎にＭＥＡＳ１から時系列的に出力されるＨ１１ｂ，Ｈ１２ｂを受けて、その平均値＃Ｈ１１ｂ，＃Ｈ１２ｂを算出する。そして、ＣＡＬＣ＿Ａ１は、＃Ｈ１１ａ，＃Ｈ１２ａをＤＡＳ１０ａに出力すると共に、図１の１次非線形性校正部ＣＬＢ＿１ＳＴに向けて＃Ｈ１１ａ（又は＃Ｈ１２ａでもよい）を出力する。同様に、ＣＡＬＣ＿Ｂ１は、＃Ｈ１１ｂ，＃Ｈ１２ｂをＤＡＳ１０ｂに出力すると共に、ＣＬＢ＿１ＳＴに向けて＃Ｈ１１ｂ（又は＃Ｈ１２ｂでもよい）を出力する。なお、この平均値の算出は、場合によっては省略することも可能である。すなわち、ＭＥＡＳ１によって平均値＃Ｄａｘｘｘおよび平均値＃Ｄｂｘｘｘが算出されているため、これらの平均値に基づいて算出されたＨ１１，Ｈ１２も、ある程度平均化された値となる。
【００６５】
ＤＡＳ１０ａは、＃Ｈ１１ａ−＃Ｈ１２ａを演算し、その演算結果をＷＴ３０ａに出力する。ＷＴ３０ａは、ＤＡＳ１０ａからの演算結果に対してμＡの重み付けを加えてＡＣＭａに出力する。同様に、ＤＡＳ１０ｂは、＃Ｈ１１ｂ−＃Ｈ１２ｂを演算し、その演算結果をＷＴ３０ｂに出力する。ＷＴ３０ｂは、ＤＡＳ１０ｂからの演算結果に対してμＢの重み付けを加えてＡＣＭｂに出力する。ＡＣＭａは、ＷＴ３０ａからの出力を累積加算し、その演算結果ｐ３ａをＣＡＬＣ＿Ｅａに出力する。同様に、ＡＣＭｂは、ＷＴ３０ｂからの出力を累積加算し、その演算結果ｐ３ｂをＣＡＬＣ＿Ｅｂに出力する。すなわち、ｐ３ａ，ｐ３ｂのそれぞれ（ｐ３）は、累積回数をＮとして、式（４）で定められる。
【００６６】
ｐ３（Ｎ）＝ｐ３（Ｎ−１）＋μ（＃Ｈ１１−＃Ｈ１２）      （４）
ＣＡＬＣ＿Ｅａは、式（４）で与えられるｐ３（ｐ３ａ）と、デジタル信号Ｄ１ａを用いて式（５）で定められる逆関数ｅａ（Ｄ１ａ，ｐ３ａ）を演算する。同様に、ＣＡＬＣ＿Ｅｂは、式（４）で与えられるｐ３（ｐ３ｂ）と、デジタル信号Ｄ１ｂを用いて式（５）で定められる逆関数ｅｂ（Ｄ１ｂ，ｐ３ｂ）を演算する。
【００６７】
【数１】
2011205191.tif 000003
【００６８】
ＤＡＳ１１ａは、Ｄ１ａからＣＡＬＣ＿Ｅａの演算結果ｅａ（Ｄ１ａ，ｐ３ａ）を減算し、その結果を新たな出力としてＤＡＳ１２の一方に出力する。同様に、ＤＡＳ１１ｂは、Ｄ１ｂからＣＡＬＣ＿Ｅｂの演算結果ｅｂ（Ｄ１ｂ，ｐ３ｂ）を減算し、その結果を新たな出力としてＤＡＳ１２の他方に出力する。式（５）の逆関数は、３次の非線形性を相殺するための関数であり、ｐ３の値が最適化された際に、デジタル信号Ｄ１の値に応じて３次の非線形誤差を相殺する最適な補正値を導出するものである。このｐ３の値を最適化するため、＃Ｈ１１と＃Ｈ１２の誤差をＷＴ３０によって増幅し、ＡＣＭが、この誤差を反映してｐ３の値を更新している。このようなアルゴリズムは、所謂最小二乗法（ＬＭＳ）に基づくアルゴリズムとなっており、結果的には、「（＃Ｈ１１−＃Ｈ１２）＝０」に向けて収束し、これに伴いｐ３が最適値に収束する。
【００６９】
以上のような処理によって、デジタル信号Ｄ２ａ，Ｄ２ｂは、３次の非線形性が校正されたデジタル信号となる。なお、ＣＡＬＣ＿Ｅａ，ＣＡＬＣ＿Ｅｂは、プロセッサ等の演算回路で実現することも可能であるが、より高速化を図るためには、予め式（５）における入力と出力の具体的な数値を記憶したテーブルを設け、このテーブルに基づいて演算を行えばよい。
【００７０】
図１１は、図１のアナログ・デジタル変換器において、図１０の３次非線形性校正部ＣＬＢ＿３ＲＤおよび図１のゲインミスマッチ校正部ＣＬＢ＿ＧＭの動作例を示すフロー図である。図１１において、Ｓ１１０１〜Ｓ１１０６は、図１および図１０の３次非線形性校正部ＣＬＢ＿３ＲＤの処理に該当し、Ｓ１１０７はゲインミスマッチ校正部ＣＬＢ＿ＧＭの処理に該当する。まず、ＣＬＢ＿３ＲＤは、ランダム信号生成部ＲＮＧａ，ＲＮＧｂの組み合わせに応じてデジタル信号Ｄ１ａとＤ１ｂの差分を算出する（Ｓ１１０１）。例えば、（ＲＮＧａ，ＲＮＧｂ）＝（０，０）の際の差分をｄａｂ００とし、（ＲＮＧａ，ＲＮＧｂ）＝（０，１）の際の差分をｄａｂ０１とし、（ＲＮＧａ，ＲＮＧｂ）＝（１，０）の際の差分をｄａｂ１０とし、（ＲＮＧａ，ＲＮＧｂ）＝（１，１）の際の差分をｄａｂ１１とする。
【００７１】
次いで、ＣＬＢ＿３ＲＤは、３次の非線形性の影響が強い領域（例えばＭＳＢａ＝ＭＳＢｂとなる領域）で、例えば、「ｈａｎｌ＝ｄａｂ００−ｄａｂ１０」（すなわち図７（ａ）のＨ１１ａに該当）と「ｈｂｎｌ＝ｄａｂ００−ｄａｂ０１」（すなわち図８（ａ）のＨ１１ｂに該当）を算出する（Ｓ１１０２）。また、３次の非線形性の影響が弱い領域（例えばＭＳＢａ≠ＭＳＢｂとなる領域）で、例えば、「ｈａｌ＝ｄａｂ００−ｄａｂ１０」（すなわち図７（ａ）のＨ１２ａに該当）と「ｈｂｌ＝ｄａｂ００−ｄａｂ０１」（すなわち図８（ａ）のＨ１２ｂに該当）を算出する（Ｓ１１０３）。これらＳ１１０１〜Ｓ１１０３の処理は、前述したように図１０における計測回路ＭＥＡＳ１によって行われる。
【００７２】
続いて、ＣＬＢ＿３ＲＤは、図１０の演算回路ＣＡＬＣ＿Ｅを用いて、式（５）のｅ（Ｄ１，ｐ３）を演算し（Ｓ１１０４）、それをデジタル信号Ｄ１ａ，Ｄ１ｂに反映させた後、アキュムレータ回路ＡＣＭを用いてｐ３を更新する（Ｓ１１０５）。そして、このＳ１１０４とＳ１１０５の処理を「ｈａｎｌ−ｈａｌ」（および「ｈｂｎｌ−ｈｂｌ」）が十分に小さくなるまで繰り返す（Ｓ１１０６）。「ｈａｎｌ−ｈａｌ」（および「ｈｂｎｌ−ｈｂｌ」）が十分に小さくなると、ゲインミスマッチ校正部ＣＬＢ＿ＧＭは、必要に応じて、ゲイン補正およびオフセット補正を行う（Ｓ１１０７）。以下、このＳ１１０７での処理に関して詳細に説明する。
【００７３】
《ゲインミスマッチ校正部の詳細》
図１２は、図１のアナログ・デジタル変換器において、そのゲインミスマッチ校正部ＣＬＢ＿ＧＭの詳細な構成例を示すブロック図である。図１３および図１４は、それぞれ、図１２のゲインミスマッチ校正部ＣＬＢ＿ＧＭの動作例を示す説明図である。図１２に示すゲインミスマッチ校正部ＣＬＢ＿ＧＭは、デジタルスイッチ回路ＤＳＷａ，ＤＳＷｂと、デジタル加減算回路ＤＡＳ２０ａ，ＤＡＳ２０ｂと、乗算回路ＭＵＬ１，ＭＵＬ２ａ，ＭＵＬ２ｂを備える。
【００７４】
前述したように、３次非線形性校正部ＣＬＢ＿３ＲＤから出力されるデジタル信号Ｄ２ａ，Ｄ２ｂは、ランダム信号生成部ＲＮＧａ，ＲＮＧｂの出力が‘０’の場合を基準として、ＲＮＧａ，ＲＮＧｂの出力が‘１’の場合に所定のオフセットが加わることになる。そこで、ＣＬＢ＿ＧＭは、図１３に示すように、ＲＮＧａ＝‘１’の場合のデジタル信号Ｄ２ａ（特性ＴＣａ’）にＣＬＢ＿３ＲＤから出力された＃Ｈａ（＃Ｈ１１ａあるいは＃Ｈ１２ａでもよい）を加えることで、このオフセット分を元に戻す。また、ＲＮＧｂ＝‘１’の場合のデジタル信号Ｄ２ｂ（特性ＴＣｂ’）にＣＬＢ＿３ＲＤから出力された＃Ｈｂ（＃Ｈ１１ｂあるいは＃Ｈ１２ｂでもよい）を加えることで、このオフセット分を元に戻す。
【００７５】
また、３次非線形性校正部ＣＬＢ＿３ＲＤから出力されるデジタル信号Ｄ２ａ，Ｄ２ｂは、場合によっては、伝達関数におけるＤ２ａに対応する特性の傾きとＤ２ｂに対応する特性の傾きとに違いが生じることがある。そこで、ＣＬＢ＿ＧＭは、図１４に示すように、Ｄ２ａに対応する特性ＴＣａの傾きを基準として、Ｄ２ｂに対応する特性ＴＣｂの傾きが一致するように、ＴＣｂに対して補正を行う。これによって、ＴＣａとＴＣｂのゲインミスマッチを解消できる。なお、ここでは、特性ＴＣａの傾きを基準として特性ＴＣｂの傾きを補正したが、勿論、逆に特性ＴＣｂの傾きを基準として特性ＴＣａの傾きを補正してもよい。
【００７６】
図１３および図１４で述べたような処理を行うため、図１２のゲインミスマッチ校正部ＣＬＢ＿ＧＭは、次のように動作する。まず、ＤＳＷａは、ＲＮＧａの出力が‘１’であった場合に＃Ｈ１１ａを選択して出力し、ＲＮＧａの出力が‘０’であった場合に「０」を選択して出力する。同様に、ＤＳＷｂは、ＲＮＧｂの出力が‘１’であった場合に＃Ｈ１１ｂを選択して出力し、ＲＮＧｂの出力が‘０’であった場合に「０」を選択して出力する。ＤＡＳ２０ａは、デジタル信号Ｄ２ａにＤＳＷａの出力を加算して出力し、ＤＡＳ２０ｂは、デジタル信号Ｄ２ｂにＤＳＷｂの出力を加算して出力する。これによって、前述した図１３の処理が実現可能となる。
【００７７】
また、ＭＵＬ１は、ＤＡＳ２０ｂの出力に対して＃Ｈ１１ａ／＃Ｈ１１ｂの係数を乗算して出力する。この係数＃Ｈ１１ａ／＃Ｈ１１ｂは、図１４における特性ＴＣａと特性ＴＣｂの傾きの違いを表すことになるため、これによって図１４の処理が実現可能となる。このような処理を経て、ＤＡＳ２０ａの出力は、ＭＵＬ２ａで２−３倍されることでビットの桁位置が調整されたのちデジタル信号Ｄ３ａとして出力され、ＭＵＬ１の出力も、ＭＵＬ２ｂで２−３倍されることでビットの桁位置が調整されたのちデジタル信号Ｄ３ｂとして出力される。
【００７８】
《１次非線形性校正部の詳細》
図１５は、図１のアナログ・デジタル変換器において、その１次非線形性校正部ＣＬＢ＿１ＳＴの詳細な構成例を示すブロック図である。図１６〜図１９は、それぞれ、図１５の動作例を説明するための補足図である。図１５に示す１次非線形性校正部ＣＬＢ＿１ＳＴは、デジタル加減算回路ＤＡＳ３０，ＤＡＳ３１ａ，ＤＡＳ３１ｂと、計測回路ＭＥＡＳ２と、演算回路ＣＡＬＣ＿Ａ２，ＣＡＬＣ＿Ｂ２を備えている。ＣＬＢ＿１ＳＴは、図１等に示したように、３次の非線形性の校正とゲインミスマッチの校正が行われたのち、ＭＳＢとの結合が行われたデジタル信号Ｄ４ａ，Ｄ４ｂを対象とし、主に、図３１で説明したＤＡ変換回路ＤＡＣ１の容量ミスマッチや、オペアンプ回路ＯＰ１の１次の非線形性の校正を行う。そして、校正が行われたデジタル信号Ｄ５ａ，Ｄ５ｂを出力する。図１５の詳細な説明に先だって、まずは、その動作概念の説明を行う。
【００７９】
図１６には、ステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂにおける伝達関数の一例と、これに対応して得られるアナログ入力信号とデジタル出力信号の関係が示されている。図１６の伝達関数において、ＳＴＧ１ａの特性ＴＣａと、ＳＴＧ１ｂの特性ＴＣｂは、それぞれ、ＭＳＢが切り替わる毎にオフセットが生じている。これは、図３１のＤＡＣ１に容量ミスマッチが存在し、これに伴いその変換後のアナログ電圧にばらつきが生じることや、図３１のＯＰ１に１次の非線形性等が存在することが主要因となっている。そうすると、アナログ入力信号とデジタル出力信号の関係で見た場合、図１６に示すように、階段状の特性となり、各段の高さにもばらつきが生じることになる。この特性がより直線に近づくほど、アナログ・デジタル変換器の特性は理想的となるため、ＣＬＢ＿１ＳＴは、この各段の高さを測定して、それを「０」に近づけるような校正を行う。
【００８０】
図１７には、図１６で述べた各段の高さの測定方法の一例が示されている。図１７に示すように、ＭＳＢａとＬＳＢａを結合した特性と、ＭＳＢｂとＬＳＢｂを結合した特性は、前述したＤＡＣ１の容量ミスマッチや、ＬＳＢａ，ＬＳＢｂの傾き誤差（１次の非線形性）に伴いＭＳＢの切り替わりで段差が生じている。ここで、ＳＴＧ１ａの特性ＴＣａとＳＴＧ２ａの特性ＴＣｂとでは、図２で述べたようにＭＳＢ／２分のオフセットを設けているため、ＴＣａ，ＴＣｂの一方を基準として他方の段差を計測することが可能となる。例えば、ＴＣｂを基準として、ＭＳＢａが「ｉ−１」の時の高さをΔ（ｉ−１）２として計測し、ＭＳＢａが「ｉ」の時の高さをΔｉ１として計測する。この場合、（Δｉ１−Δ（ｉ−１）２）がＭＳＢａの「ｉ」から「ｉ−１」への切り替わりに伴うエラー成分となる。同様に、ＴＣａを基準とすれば、ＭＳＢｂの切り替わりに伴うエラー成分も算出できる。
【００８１】
図１８には、所謂ＩＩＲフィルタの構成例が示されている。図１７で述べたような各Δｉの値は、ノイズ等の影響を低減するため、図１８に示すようなＩＩＲフィルタに入力され、その結果、＃Δｉとして平均化される。ＩＩＲフィルタの構成に関しては、前述した図９と同様であり、重み付けの係数μ１ａを調整することで最適なフィルタリングが可能となる。そして、図１９に示すように、この平均化された＃Δｉを各ＭＳＢ毎に累積加算し、入力されたデジタル信号毎に、当該デジタル信号のＭＳＢに対応する累積加算値を減算することで、前述したような階段状の段差が校正できる。すなわち、例えば、デジタル信号Ｄ４ｂのＭＳＢｂが「２」であった場合、Ｄ４ｂから「＃Δ１Ｂ＋＃Δ２Ｂ」の減算を行えばよい。
【００８２】
以上のような動作を実現するため、図１５におけるＤＡＳ３０は、デジタル信号Ｄ４ａからデジタル信号Ｄ４ｂを減算し、その減算結果をＭＥＡＳ２に出力する。ＭＥＡＳ２は、各減算結果（すなわちΔｉＡ，ΔｉＢ）をＩＩＲフィルタを用いて平均化する。これによって、図１７および図１８の処理が実現可能となる。各ΔｉＡの各平均値＃ΔｉＡは、ＣＡＬＣ＿Ａ２によってＭＳＢａ毎に累積加算され、各ΔｉＢの各平均値＃ΔｉＢは、ＣＡＬＣ＿Ｂ２によってＭＳＢｂ毎に累積加算される。そして、ＤＡＳ３１ａにＤ４ａが入力された際、Ｄ４ａのＭＳＢａに応じた補正値がＣＡＬＣ＿Ａ２より出力され、ＤＡＳ３１ａは、Ｄ４ａから当該補正値を減算してデジタル信号Ｄ５ａを生成する。同様に、ＤＡＳ３１ｂにＤ４ｂが入力された際、Ｄ４ｂのＭＳＢｂに応じた補正値がＣＡＬＣ＿Ｂ２より出力され、ＤＡＳ３１ｂは、Ｄ４ｂから当該補正値を減算してデジタル信号Ｄ５ｂを生成する。これによって、図１９の処理が実現可能となる。
【００８３】
《本実施の形態による代表的な効果》
以上、本発明の一実施の形態によるデジタル・アナログ変換器を用いることによる代表的な効果を述べると次のようになる。まず、容量ミスマッチや１次の非線形性に加えて３次の非線形性（オペアンプ回路が差動構成の場合、奇数次の非線形性）を校正できることから、高精度化が実現可能になる。また、スプリット構成を利用し、バックグラウンドデジタル自己校正により一方の出力結果を基準として他方の出力結果を校正することで、短い収束時間で高精度な校正が実現可能となる。更に、このような自己校正を、パイプライン構成の初段に適用することで、初段に低精度のオペアンプ回路を使用することができ、パイプライン型ＡＤ変換器の低消費電力化、高速化が実現可能となる。
【００８４】
《シミュレーション結果》
続いて、図１に示したデジタル・アナログ変換器を対象にシミュレーションを行った結果について説明する。図２０は、図１のデジタル・アナログ変換器において、そのシミュレーション条件を纏めた表である。図２０に示すように、まず、サブＤＡＣ（図３のＤＡＣ１ａ，ＤＡＣ１ｂ）の容量ミスマッチは、両方のステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂ共に５％（σ）に設定されている。ＳＴＧ１ａにおけるオペアンプ（図３のＯＰ１ａ）の入出力特性（非線形性）は、「ｇａ１（Ｖａ１）＝７．６Ｖａ１＋（−１５．２）Ｖａ１３」に設定され、ＳＴＧ１ｂにおけるオペアンプ（図３のＯＰ１ｂ）の入出力特性は、「ｇｂ１（Ｖｂ１）＝７．５Ｖｂ１＋（−１５）Ｖｂ１３」に設定されている。
【００８５】
また、３次の非線形性の補正に関し、ＳＴＧ１ａ，ＳＴＧ１ｂにおけるＬＭＳループのステップサイズ（図１０のＷＴ３０ａ，ＷＴ３０ｂ）は、μＡ＝μＢ＝１／８１９２に設定され、ＩＩＲフィルタのゲイン（図９）は、μ３a＝μ３ｂ＝１／５１２に設定されている。１次の非線形性の補正に関し、ＳＴＧ１ａ，ＳＴＧ１ｂにおけるＩＩＲフィルタのゲイン（図１８）は、μ１a＝μ１ｂ＝１／１０２４に設定されている。
【００８６】
図２１は、図１のデジタル・アナログ変換器において、その精度面でのシミュレーション結果を纏めた表である。図２２〜図２７のそれぞれは、図２１における実際の算出データを示した図である。図２１には、ＩＮＬ（Integral Non Linearity）、ＤＮＬ（Differential Non Linearity）、ＳＮＤＲ（Signal to Noise and Distortion Ratio）、ＥＮＯＢ（Effective Number Of Bits）を指標として、補正なし、補正有り（一部）、補正有り（全て）の場合でシミュレーションを行った結果が示されている。補正有り（一部）は、図１の校正ブロックＣＬＢ＿ＢＫにおいて１次非線形性校正部ＣＬＢ＿１ＳＴのみを備えた場合であり、補正有り（全て）は、これに加えて、３次非線形性校正部ＣＬＢ＿３ＲＤとゲインミスマッチ校正部ＣＬＢ＿ＧＭを備えた場合である。図２１に示すように、補正なし、補正有り（一部）、補正有り（全て）と進むに従い、全ての指標において改善効果が得られている。例えば、ＥＮＯＢ（有効ビット数）では、補正なし、補正有り（一部）、補正有り（全て）の場合で、それぞれ、７．５ビット程度、１１ビット程度、１２ビット程度と改善されている。
【００８７】
図２８は、図１のデジタル・アナログ変換器において、その収束時間面でのシミュレーション結果を示す算出データである。図２９は、図１８のＩＩＲフィルタの収束時間面でのシミュレーション結果を示す算出データである。図２８に示すように、図１０で説明した３次の非線形性の校正に伴うＬＭＳループは、６×１０５程度のサンプル数で収束している。これは、例えばサンプリングレートを１０ＭＳ／ｓとした場合、約０．０６秒に該当する。一方、非特許文献１に記載されているような統計的手法に基づく校正を行った場合、通常、５×１０７程度のサンプル数が必要とされる。これは、サンプリングレートを１０ＭＳ／ｓとした場合、約５秒に該当する。したがって、本実施の形態のデジタル・アナログ変換器を用いることで、非特許文献１等と比較して、収束時間を１／１００程度に短縮できる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８９】
例えば、これまでの実施の形態では、パイプライン構成の初段を対象にバックグラウンドデジタル自己校正を行ったが、必ずしも初段である必要はなく、場合によっては、２段目以降のいずれかの段に適用することも可能である。ただし、各段の内でも最も精度が要求される段（デジタル・アナログ変換器の精度全体に与える影響が最も大きい段）に適用することが望ましく、多くのパイプライン型デジタル・アナログ変換器では、通常、それが初段に該当する。
【００９０】
また、これまでの実施の形態では、スプリット構成のパイプライン型デジタル・アナログ変換器を用いたが、これに限らずスプリット構成のサイクリック型デジタル・アナログ変換器等に適用することも可能である。スプリット構成のサイクリック型デジタル・アナログ変換器では、例えば、図１においてステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂの後段となるバックエンドＡＤ変換部ＡＤＣ＿ＢＥａ，ＡＤＣ＿ＢＥｂがそれぞれ１個のステージで構成され、当該ステージの出力を入力に複数回ループさせることでパイプライン型と同様な動作が行われる。この場合においても、例えばＳＴＧ１ａ，ＳＴＧ１ｂに対して前述したバックグラウンドデジタル自己校正を適用することで、高精度化や、加えて収束時間の短縮が図れる。
【産業上の利用可能性】
【００９１】
本実施の形態によるデジタル・アナログ変換器は、例えば、デジタルテレビ用ＬＳＩ、携帯電話用ＬＳＩ、ミリ波用カスタムマイコン等において画像処理用、通信処理用として用いられるパイプライン型デジタル・アナログ変換器に適用して特に有益なものであり、これに限らず、様々な製品で用いられる各種デジタル・アナログ変換器に対して広く適用可能である。
【符号の説明】
【００９２】
ＡＣＭ  アキュムレータ回路
ＡＤＣ  ＡＤ変換回路
ＡＤＣ＿ＢＥ  バックエンドＡＤ変換部
ＡＤＣ＿ＢＫ  ＡＤ変換ブロック
ＡＭＰ  アンプ回路
ＡＳ  加減算回路
ＡＶＥ  平均値演算部
Ｃ，Ｃｒ、Ｃｆ  容量
ＣＡＬＣ  演算回路
ＣＬＢ＿１ＳＴ  １次非線形性校正部
ＣＬＢ＿３ＲＤ  ３次非線形性校正部
ＣＬＢ＿ＢＫ  校正ブロック
ＣＬＢ＿ＧＭ  ゲインミスマッチ校正部
ＣＭＰ  コンパレータ回路
Ｄ  デジタル信号
ＤＡＣ  ＤＡ変換回路
ＤＡＣ＿１Ｂ  １ビットのＤＡ変換回路
ＤＡＤＤ  デジタル加算部
ＤＡＳ  デジタル加減算回路
ＤＬＹ  遅延回路
ＤＳＷ  デジタルスイッチ回路
Ｄｏ  デジタル出力信号
ＥＮＣ  エンコーダ回路
ＦＡＤＣ  フラッシュＡＤ変換回路
ＭＥＡＳ  計測回路
ＭＵＬ  乗算回路
ＯＰ  オペアンプ回路
ＲＮＧ  ランダム信号生成部
ＳＤＥＣ  スイッチデコーダ回路
ＳＴＧ  ステージ
ＳＵＢ  減算回路
ＳＷ  スイッチ回路
Ｖｉ  アナログ入力信号
ＷＴ  重み付け回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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