(57)【要約】【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。【選択図】図３
2011171503.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたリング形状のゲート電極を有するトランジスタと、
前記ゲート電極の外側に配置され、前記ゲート電極と同層に設けられる複数の外部ダミーパターンと、
前記ゲート電極の内側に配置され、前記ゲート電極と同層に設けられる少なくとも１つの内部ダミーパターンとを備えることを特徴とする半導体装置。
【請求項２】
前記トランジスタは、
前記基板表面のうち前記ゲート電極の外側に対応する領域に設けられた第１の拡散領域と、
前記基板表面のうち前記ゲート電極の内側に対応する領域に設けられた第２の拡散領域と、
前記ゲート電極と前記基板との間に形成されたゲート絶縁膜と
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板表面のうち前記ゲート電極の内側に対応する領域に埋設された素子分離領域をさらに備え、
前記内部ダミーパターンは、前記素子分離領域上に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記素子分離領域は前記基板の一部を露出するリング形状であって、
前記基板に基板電位を供給する基板電位配線と、
前記基板電位配線と前記露出した基板の一部とを接続するコンタクト導体とをさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記内部ダミーパターンを複数備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記内部ダミーパターンはリング形状であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
比較対象電圧とリファレンス電圧とを比較し、その結果に応じた電圧を有する比較結果信号を出力する比較回路を備え、
前記トランジスタは、前記比較回路を構成するトランジスタであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
比較対象電圧とリファレンス電圧とを比較し、その結果に応じた電圧を有する比較結果信号を出力する比較回路を備え、
前記比較回路は、
電源配線とグランド配線との間に並列接続された第１及び第２のトランジスタと、
前記第１のトランジスタと前記電源配線との間に接続された第３のトランジスタと、
前記第２のトランジスタと前記電源配線との間に接続された第４のトランジスタとを有し、
前記第３のトランジスタのゲート、前記第４のトランジスタのゲート、並びに前記第１のトランジスタ及び前記第３のトランジスタの接続点は、互いに接続され、
前記リファレンス電圧は前記第１及び第２のトランジスタの一方のゲートに入力され、
前記比較対象電圧は前記第１及び第２のトランジスタの他方のゲートに入力され、
前記比較結果信号は前記第２のトランジスタと前記第４のトランジスタの接続点から取り出され、
前記第１乃至第４のトランジスタはそれぞれリング形状の第１乃至第４のゲート電極を有し、
前記半導体装置は、
前記第１乃至第４のゲート電極の外側に配置される複数の外部ダミーパターンと、
前記第１乃至第４のゲート電極それぞれの内側に配置される第１乃至第４の内部ダミーパターンと
をさらに備え、
前記第１乃至第４のゲート電極、前記複数の外部ダミーパターン、及び前記第１乃至第４の内部ダミーパターンは、互いに同層に設けられる
ことを特徴とする半導体装置。
【請求項９】
前記半導体装置は複数のメモリセルを有し、
前記比較対象電圧は、前記複数のメモリセルのうちの少なくとも１つを特定するアドレス信号として入力される電圧である
ことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記比較対象電圧は、前記半導体装置の制御内容を示すコマンド信号として入力される電圧である
ことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１１】
前記半導体装置はメモリセルを有し、
前記比較対象電圧は、前記メモリセルに記憶されるデータを示すデータ信号として入力される電圧である
ことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１２】
前記半導体装置は、温度検知回路をさらに備え、
前記温度検知回路は、
前記比較回路と、
温度依存性を持つよう構成された第１の素子と、
温度依存性を持たないよう構成された第２の素子とを有し、
前記第１及び第２の素子は、電源配線とグランド配線の間に並列接続され、
前記比較対象電圧は前記第１の素子の端部に現れる電圧であり、
前記リファレンス電圧は前記第２の素子の端部に現れる電圧である
ことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１３】
基板と、
前記基板上に形成されたリング形状のゲート電極、前記ゲート電極と前記基板との間に形成されたゲート絶縁膜、前記基板表面のうち前記ゲート電極の外側に対応する領域に設けられた第１の拡散領域、及び前記基板表面のうち前記ゲート電極の内側に対応する領域に設けられた第２の拡散領域をそれぞれ有する第１乃至第５のトランジスタと、
それぞれ前記第１乃至第５のトランジスタの前記ゲート電極の内側に配置され、対応する前記ゲート電極と同層に設けられる第１乃至第５の内部ダミーパターンと、
前記基板表面のうち、それぞれ前記第１及び第２のトランジスタの前記ゲート電極の内側に対応する領域に埋設された第１及び第２の素子分離領域と、
基板電位を供給する基板電位配線と、
前記基板電位配線と前記基板とを接続するコンタクト導体とを備え、
前記第１の内部ダミーパターンは前記第１の素子分離領域上に形成され、
前記第２の素子分離領域は開口部を有し、
前記コンタクト導体は、前記開口部を介して、前記基板電位配線と前記基板とを接続し、
前記第３のトランジスタの前記ゲート電極の内側に対応する領域には素子分離領域は形成されておらず、
前記第４の内部パターンは複数設けられ、
前記第５の内部ダミーパターンはリング形状である
ことを特徴とする半導体装置。
【請求項１４】
リングゲート型トランジスタのゲート電極の内側に配置する内部ダミーパターンの構成パターンを複数記憶する記憶手段と、
リングゲート型トランジスタのリング内面積を示す面積情報を取得する面積情報取得手段と、
前記面積情報取得手段により取得された前記面積情報に応じて、前記記憶手段に記憶される複数の構成パターンの中から１つを選択して出力する選択手段と
を備えることを特徴とする設計装置。
【請求項１５】
前記複数の構成パターンは、
内部ダミーパターンを配置しない第１の構成パターンと、
リングゲート型トランジスタが形成される基板表面のうち、前記ゲート電極の内側に対応する領域に素子分離領域を設け、該素子分離領域上に内部ダミーパターンを配置する第２の構成パターンとを含み、
リングゲート型トランジスタが形成される基板表面のうち、前記ゲート電極の内側に対応する領域に素子分離領域を設けず、内部ダミーパターンを配置する第３の構成パターンと、
前記選択手段は、
前記面積情報により示される前記リング内面積が第１の値を下回る場合に、前記第１の構成パターンを選択し、
前記面積情報により示される前記リング内面積が前記第１の値を上回り、かつ前記第１の値より大きい第２の値を下回る場合に、前記第３の構成パターンを選択し、
前記面積情報により示される前記リング内面積が前記第２の値を上回る場合に、前記第２の構成パターンを選択する
ことを特徴とする請求項１４に記載の設計装置。
【請求項１６】
リングゲート型トランジスタのゲート電極の内側に配置する内部ダミーパターンの構成パターンを複数記憶する記憶手段を備えるコンピュータを、
リングゲート型トランジスタのリング内面積を示す面積情報を取得する面積情報取得手段、及び
前記面積情報取得手段により取得された前記面積情報に応じて、前記記憶手段に記憶される複数の構成パターンの中から１つを選択して出力する選択手段
として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、設計装置、及びプログラムに関し、特に、リングゲート型ＭＯＳトランジスタを用いる半導体装置、並びにその設計を行うための設計装置及びプログラムに関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、製造工程における平坦化処理にＣＭＰ(chemical mechanical polishing)法が用いられる。ＣＭＰ法は、研磨対象物を機械的に研磨する際、各種化学成分を含んだスラリーを流しながら行うことを特徴とする技術であり、化学成分が表面を変化させることによって、加工速度の向上や表面に残る微細な傷の低減といった効果が得られる。
【０００３】
ＣＭＰ法は、配線パターン上に堆積した絶縁膜の表面を平坦化する用途などにも用いられる。しかしながら、このような用途でＣＭＰ法を用いる場合、絶縁膜の下にある配線パターンに広く空いた領域（オープンエリア）があると、その部分の絶縁膜が皿（ディッシュ）状にえぐられてしまうという、いわゆるディッシング現象が発生することがある。ディッシング現象の発生を防ぐためには、配線パターンの周りにダミーパターンを設けてオープンエリアを縮小することが有効である。特許文献１には、ダミーパターンの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０９−１０７０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、本発明の発明者は、大きなゲート幅を得るため、リング形状のゲート電極を有するＭＯＳ(Metal Oxide Semiconductor)トランジスタ（リングゲート型ＭＯＳトランジスタ）を半導体装置に使用することを検討している。
【０００６】
リングゲート型ＭＯＳトランジスタの作製は、概ね次のような製造工程により行える。すなわち、まず初めに、半導体基板上にゲート絶縁膜及びゲート電極を形成し、リング形状にパターニングする。次に、ゲート電極の側面及び上面に絶縁膜（サイドウォール及びゲートギャップ）を形成し、さらに、不純物拡散領域を構成するための不純物を、リングの内側と外側の半導体基板内に注入する。通常、リングの内側がドレイン領域、外側がソース領域となる。そして、全体を層間絶縁膜で覆い、ゲートギャップが露出する程度までＣＭＰ法による研磨を行う。その後、層間絶縁膜とゲートギャップに適宜コンタクトホールを設け、その中に、ゲート電極、ドレイン、及びソースを上層配線へ接続するためのコンタクト導体を形成する。
【０００７】
リングゲート型ＭＯＳトランジスタを半導体装置に使用する場合、１枚の半導体基板上に多数を配置することになる。必然的に、１つの工程で同時に多数のリングゲート型ＭＯＳトランジスタを作製することになるが、必ずしも密にリングゲート型ＭＯＳトランジスタを配置するわけではないため、リングゲート型ＭＯＳトランジスタ間に上述したオープンエリアが存在する場合がある。このようなオープンエリアは、ＣＭＰ工程において上述したディッシング現象が発生する原因となるため、ゲート電極のパターニングの際、必要に応じてリングゲート型ＭＯＳトランジスタの間の領域にダミーパターンを形成することになる。
【０００８】
しかしながら、回路によっては、リングの直径が非常に大きいリングゲート型ＭＯＳトランジスタが必要とされる場合がある。そのようなリングゲート型ＭＯＳトランジスタではリング内の領域が大きな面積を有することから、作製の際のＣＭＰ工程において、リング内の領域においてもディッシング現象が発生してしまうことがある。
【０００９】
具体的な例を挙げると、ＤＲＡＭの入力初段回路や温度検知回路では、ＰＶＴ（プロセス(Process)、電圧(Voltage)、温度(Temperature)）の影響を低減するために、リングゲート型ＭＯＳトランジスタのゲート長を大きく取る必要がある。ゲート長が大きくなると、その分電流供給能力が低下するので、低下分を補うためにゲート幅をより一層大きくする必要が生ずる。つまり、リングの直径が非常に大きくなる。
【００１０】
このように、リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象が発生する場合があり、その発生を抑止できる技術の開発が求められている。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、基板と、前記基板上に形成されたリング形状のゲート電極を有するトランジスタと、前記ゲート電極の外側に配置され、前記ゲート電極と同層に設けられる複数の外部ダミーパターンと、前記ゲート電極の内側に配置され、前記ゲート電極と同層に設けられる少なくとも１つの内部ダミーパターンとを備えることを特徴とする。
【００１２】
また、本発明の他の一側面による半導体装置は、比較対象電圧とリファレンス電圧とを比較し、その結果に応じた電圧を有する比較結果信号を出力する比較回路を備え、前記比較回路は、電源配線とグランド配線との間に並列接続された第１及び第２のトランジスタと、前記第１のトランジスタと前記電源配線との間に接続された第３のトランジスタと、前記第２のトランジスタと前記電源配線との間に接続された第４のトランジスタとを有し、前記第３のトランジスタのゲート、前記第４のトランジスタのゲート、並びに前記第１のトランジスタ及び前記第３のトランジスタの接続点は、互いに接続され、前記リファレンス電圧は前記第１及び第２のトランジスタの一方のゲートに入力され、前記比較対象電圧は前記第１及び第２のトランジスタの他方のゲートに入力され、前記比較結果信号は前記第２のトランジスタと前記第４のトランジスタの接続点から取り出され、前記第１乃至第４のトランジスタはそれぞれリング形状の第１乃至第４のゲート電極を有し、前記半導体装置は、前記第１乃至第４のゲート電極の外側に配置される複数の外部ダミーパターンと、前記第１乃至第４のゲート電極それぞれの内側に配置される第１乃至第４の内部ダミーパターンとをさらに備え、前記第１乃至第４のゲート電極、前記複数の外部ダミーパターン、及び前記第１乃至第４の内部ダミーパターンは、互いに同層に設けられることを特徴とする。
【００１３】
また、本発明のさらに他の一側面による半導体装置は、基板と、前記基板上に形成されたリング形状のゲート電極、前記ゲート電極と前記基板との間に形成されたゲート絶縁膜、前記基板表面のうち前記ゲート電極の外側に対応する領域に設けられた第１の拡散領域、及び前記基板表面のうち前記ゲート電極の内側に対応する領域に設けられた第２の拡散領域をそれぞれ有する第１乃至第５のトランジスタと、それぞれ前記第１乃至第５のトランジスタの前記ゲート電極の内側に配置され、対応する前記ゲート電極と同層に設けられる第１乃至第５の内部ダミーパターンと、前記基板表面のうち、それぞれ前記第１及び第２のトランジスタの前記ゲート電極の内側に対応する領域に埋設された第１及び第２の素子分離領域と、基板電位を供給する基板電位配線と、前記基板電位配線と前記基板とを接続するコンタクト導体とを備え、前記第１の内部ダミーパターンは前記第１の素子分離領域上に形成され、前記第２の素子分離領域は開口部を有し、前記コンタクト導体は、前記開口部を介して、前記基板電位配線と前記基板とを接続し、前記第３のトランジスタの前記ゲート電極の内側に対応する領域には素子分離領域は形成されておらず、前記第４の内部パターンは複数設けられ、前記第５の内部ダミーパターンはリング形状であることを特徴とする。
【００１４】
本発明による半導体装置の設計装置は、リングゲート型トランジスタのゲート電極の内側に配置する内部ダミーパターンの構成パターンを複数記憶する記憶手段と、リングゲート型トランジスタのリング内面積を示す面積情報を取得する面積情報取得手段と、前記面積情報取得手段により取得された前記面積情報に応じて、前記記憶手段に記憶される複数の構成パターンの中から１つを選択して出力する選択手段とを備えることを特徴とする。
【００１５】
本発明によるプログラムは、リングゲート型トランジスタのゲート電極の内側に配置する内部ダミーパターンの構成パターンを複数記憶する記憶手段を備えるコンピュータを、リングゲート型トランジスタのリング内面積を示す面積情報を取得する面積情報取得手段、及び前記面積情報取得手段により取得された前記面積情報に応じて、前記記憶手段に記憶される複数の構成パターンの中から１つを選択して出力する選択手段として機能させるためのプログラムである。
【発明の効果】
【００１６】
本発明によれば、ゲート電極の内側に内部ダミーパターンを配置したので、リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止できる。その結果、特にリソグラフィ技術における焦点深度のバラつきが抑えられ、微細化に対応した半導体装置の製造が容易となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態による半導体装置の平面レイアウトの一部分を示す図である。
【図２】本発明の実施の形態による第２の構成パターンを採用するＭＯＳトランジスタの平面構造を示す図である。
【図３】図２のＡ−Ａ’線断面に対応する半導体装置の断面を示す斜視片側断面図である。
【図４】（ａ）は、図２のＡ−Ａ’線断面に対応する半導体装置の断面図である。（ｂ）は、（ａ）と同様の断面図であるが、比較例として内部ダミーパターンを設けない例を示している。
【図５】本発明の実施の形態による半導体装置に含まれる回路の一部を示す回路図である。
【図６】本発明の実施の形態による入力初段回路及び比較回路の内部回路を示す図である。
【図７】本発明の実施の形態による第３の構成パターンを採用するＭＯＳトランジスタの平面構造を示す図である。
【図８】図７のＢ−Ｂ’線断面に対応する半導体装置の断面を示す斜視片側断面図である。
【図９】本発明の実施の形態による第４の構成パターンを採用するＭＯＳトランジスタの平面構造を示す図である。
【図１０】本発明の実施の形態による第５の構成パターンを採用するＭＯＳトランジスタの平面構造を示す図である。
【図１１】本発明の実施の形態による第６の構成パターンを採用するＭＯＳトランジスタの平面構造を示す図である。
【図１２】（ａ）は、本発明の実施の形態による半導体装置の設計を行う設計装置として機能するコンピュータのシステム構成を示す図である。（ｂ）は、本発明の実施の形態による設計装置の機能ブロックを示すブロック図である。
【図１３】本発明の実施の形態による設計装置の動作を説明するフローチャートである。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の実施の形態による半導体装置１の平面レイアウトの一部分を示す図である。半導体装置１は、例えばＤＲＡＭ、ＳＲＡＭ(Static Random Access Memory)、ＦＬＡＳＨメモリ(FLASH memory)、ＰＣＲＡＭ(Phase Change Random Access Memory)などの半導体記憶装置である。なお、半導体記憶装置だけでなくＣＰＵ等の半導体装置にも勿論適用可能である。図１に示すように、半導体装置１では、用途に応じた種々の回路要素が半導体基板１０上に形成されており、その中には上述したリングゲート型ＭＯＳトランジスタが含まれる。
【００２０】
図１には、リングゲート型ＭＯＳトランジスタの例として、互いにサイズの異なるトランジスタ２０ａ，２０ｂ，２０ｄの３種類が示されている。半導体装置１の平面レイアウトの全体を示すことは紙面の都合上できないので図１には現れていないが、実際には、この他にも種々のリングゲート型ＭＯＳトランジスタが形成される。
【００２１】
具体的には、半導体装置１に備えられるリングゲート型ＭＯＳトランジスタは、ゲート電極の内側に形成される内部ダミーパターンの構成パターンにより、大きく分けて６つ（第１〜第６の構成パターン）に分類される。このうち第１の構成パターンは、内部ダミーパターンを有しない通常のリングゲート型ＭＯＳトランジスタであり、図１に示したトランジスタ２０ａがその例である。内部ダミーパターンを有しないのは、リングゲートの内部面積が小さく、内部ダミーパターンを配置するＬ／Ｓ（ラインアンドスペース）を満たさない事に起因する。第２〜第６の構成パターンは、いずれも内部ダミーパターンを有するリングゲート型ＭＯＳトランジスタであり、図１に示したトランジスタ２０ｂ，２０ｄはそれぞれ、第２及び第４の構成パターンに相当する。
【００２２】
以下では、第２〜第６の構成パターンのうち、まず第２の構成パターンを採用するリングゲート型ＭＯＳトランジスタを取り上げ、その構造及び用途について詳しく説明する。その後、他の構成パターンを採用するリングゲート型ＭＯＳトランジスタについても、第１の構成パターンとの差異を中心に、順次説明する。
【００２３】
図２は、第２の構成パターンを採用するＭＯＳトランジスタ２０ｂの平面構造を示す図である。また、図３は、図２のＡ−Ａ’線断面に対応する半導体装置１の断面を示す斜視片側断面図である。ただし、図３では、後述するコンタクト導体５２，５３及び外部ダミーパターン４０の記載は省略している。また、図２及び図３ともに、ＭＯＳトランジスタ２０ｂの全体を覆う層間絶縁膜の記載を省略している。
【００２４】
半導体装置１は、外部から受け付けた信号の電圧値とリファレンス電圧とを比較し、その結果に基づいて内部信号を生成する入力初段回路や、半導体装置１の温度を検知して出力するための温度検知回路を備えており、ＭＯＳトランジスタ２０ｂは、これらの回路を構成する複数のリングゲート型ＭＯＳトランジスタの１つとして好適に使用される。入力初段回路及び温度検知回路の詳細については後述する。
【００２５】
図３に示すように、ＭＯＳトランジスタ２０ｂは、半導体基板１０の表面に形成される。半導体基板１０には、Ｐ型不純物が注入されたシリコンからなるＰ型のシリコン基板を用いる。なお、本発明においてＰ型のシリコン基板という場合、シリコン基板表面に設けたＰ型の拡散領域（Ｐｗｅｌｌ）を含む。
【００２６】
ＭＯＳトランジスタ２０ｂは、図２及び図３に示すように、リング形状のゲート電極２１と、基板１０表面のうちゲート電極２１の外側に対応する領域（以下、「リング外領域」という。）に設けられた第１の拡散領域２２と、基板１０表面のうちゲート電極の内側に対応する領域（以下、「リング内領域」という。）に設けられた第２の拡散領域２３と、ゲート電極２１と基板１０との間に形成されたゲート絶縁膜２４とを有する。
【００２７】
ＭＯＳトランジスタ２０ｂは、基板１０表面に埋設された素子分離領域３０によって区画される活性領域Ｋ（図３）の内部に設けられる。素子分離領域３０の形成は、基板１０の表面にトレンチを形成し、その内部に絶縁膜を埋め込むことによって行う。
【００２８】
ＭＯＳトランジスタ２０ｂでは、リング内領域にも素子分離領域が形成される（素子分離領域３１）。素子分離領域３１は、ゲート電極２１との間に、第２の拡散領域２３を形成するために必要な距離を空けて形成される。具体的には、図１に示すように、リング内領域のちょうど真ん中に、リング内領域の面積の数分の一程度の面積の素子分離領域３１を形成することが好適である。また、素子分離領域３１の形成は、素子分離領域３０の形成と同時に行うことが好適である。
【００２９】
ゲート電極２１は、ポリシリコン、メタル、又はシリサイド、或いはこれらの積層膜からなる導体膜であり、ゲート絶縁膜２４を介して基板１０上に立設される。ゲート電極２１の平面形状は、図２に示すように角のある四角形であってもよいし、角丸四角形や円形など他の形状であってもよい。図示していないが、ゲート電極２１の上面にはキャップ絶縁膜が、側面にはサイドウォール絶縁膜がそれぞれ形成される。ゲート電極２１は、その一部分において、基板１０表面に形成された配線パターン５１（図１）と接続しており、この配線パターン５１により他の回路要素と接続されている。
【００３０】
ゲート電極２１を形成する際には、基板１０の表面に、ゲート絶縁膜２４となる酸化シリコン、ゲート電極２１の構成材料（上述）、及びキャップ絶縁膜となる窒化シリコンを順次堆積する。そして、これらをパターニングすることにより、所定の平面形状を有するゲート電極２１を形成する。その後さらに、窒化シリコンを薄く堆積してエッチバックを行うことにより、ゲート電極２１の側面にサイドウォール絶縁膜を形成する。
【００３１】
第１及び第２の拡散領域２２，２３は、基板１０の表面にＮ型の不純物を注入することにより形成されるＮ型不純物拡散領域である。つまり、ＭＯＳトランジスタ２０ｂはＮチャンネル型のＭＯＳトランジスタである。第１及び第２の拡散領域２２，２３は、それぞれ上面にコンタクト導体５２，５３（図２）が形成されており、これらによって上層の図示しない配線パターンと接続される。
【００３２】
第１及び第２の拡散領域２２，２３は、ゲート電極２１の側面にサイドウォール絶縁膜を形成した後、ゲート電極２１の外側及び内側に対応する領域にＮ型の不純物を注入することにより形成する。また、コンタクト導体５２，５３は、次に説明する層間絶縁膜の形成後、該層間絶縁膜にコンタクトホールを空け、その内部に導電性材料を埋め込むことによって形成する。
【００３３】
ＭＯＳトランジスタ２０ｂは、基板１０の表面全体を覆う図示しない層間絶縁膜によって、全体的に覆われる。この層間絶縁膜の形成は、第１及び第２の拡散領域２２，２３の形成が終わった後、基板１０の表面に酸化シリコンなどの絶縁膜を堆積し、その表面をＣＭＰ法により平坦化することによって行う。半導体装置１は、このとき発生し得るディッシング現象を抑止するためのダミーパターンを備えている。以下、ダミーパターンについて詳しく説明する。
【００３４】
図１に示すように、半導体装置１には、リング外領域に配置される複数の外部ダミーパターン４０と、リング内領域に配置される複数の内部ダミーパターン４１とが備えられる。個々のＭＯＳトランジスタ２０ｂに着目すると、内部ダミーパターン４１の数は１つである。
【００３５】
外部ダミーパターン４０は、リング外領域におけるディッシング現象の発生を抑止するために設けられる。一方、内部ダミーパターン４１は、リング内領域におけるディッシング現象の発生を抑止するために設けられる。ダミーパターン４０，４１はともに、ゲート電極２１と同時に形成される。つまり、ゲート電極２１を形成する際、ダミーパターン４０，４１に相当する領域にも同様にゲート電極２１を形成し、ダミーパターン４０，４１とする。したがって、ダミーパターン４０，４１は、図３に示すように、ゲート電極２１と同様の構造を有し、同層に形成されている。
【００３６】
ダミーパターン４０，４１はそれぞれ、素子分離領域３０，３１の上面に形成される。ＭＯＳトランジスタ２０ｂでは、内部ダミーパターン４１は、図１及び図２に示すように、素子分離領域３０の中央に１つだけ設けられる。一方、外部ダミーパターン４０は、図２に示すように、ＭＯＳトランジスタ２０ｂの周囲に多数設けられる。実際には、外部ダミーパターン４０は特定のトランジスタの周囲に設けられるわけではなく、図１に示したように、基板１０表面のオープンエリアを埋めるように形成される。
【００３７】
以上のようなダミーパターン４０，４１を設けたことにより、半導体装置１では、ＭＯＳトランジスタ２０ｂのリング外領域（他の回路要素との間の領域）だけでなく、ＭＯＳトランジスタ２０ｂのリング内領域においても、ディッシング現象の発生が抑止される。
【００３８】
図４は、リング内領域におけるディッシング現象発生の抑止効果を説明するための説明図である。図４（ａ）は、図２のＡ−Ａ’線断面に対応する半導体装置１の断面図である。図４（ｂ）は、図４（ａ）と同様の断面図であるが、比較例として内部ダミーパターン４１を設けない例を示している。両図とも、素子分離領域３０及び外部ダミーパターン４０の記載は省略している。また、上述した層間絶縁膜について、ＣＭＰ法による平坦化を行う前（層間絶縁膜６０ａ）と、ＣＭＰ法による平坦化を行った後（層間絶縁膜６０ｂ）とを示している。
【００３９】
図４（ｂ）に示すように、内部ダミーパターン４１を設けない場合、リング内領域では、層間絶縁膜６０ｂの上面が他の領域に比べて低下している。これは、ディッシング現象によるものである。つまり、比較例では、リング内領域に広大なオープンエリアが存在しており、そのために大きなディッシング現象が発生してしまっている。
【００４０】
一方、図４（ａ）に示すように、ＭＯＳトランジスタ２０ｂでは、内部ダミーパターン４１を設けたことによってリング内領域のオープンエリアが縮小しており、これにより、層間絶縁膜６０ｂの上面低下が抑制されている。つまり、リング内領域において、ディッシング現象の発生が抑止されている。
【００４１】
なお、ＭＯＳトランジスタ２０ｂでは、リング内領域におけるディッシング現象発生の抑止効果の他に、リング内領域で発生する寄生容量の抑止効果も得られる。これは、素子分離領域３１を形成したことで、第２の拡散領域２３の面積が小さめに抑えられていることによるものである。
【００４２】
次に、ＭＯＳトランジスタ２０ｂを含む具体的な回路について、上述した入力初段回路及び温度検知回路の例を取り上げて、詳細に説明する。
【００４３】
図５は、半導体装置１に含まれる回路の一部を示す回路図である。同図に示すように、半導体装置１は、入力初段回路７０，７１、温度検知回路７２、ＶＲＥＦ端子７５、ＣＡ(Command/Address)端子７６、ＤＱ(Data Queue)端子７７、ＴＥＭＰ端子７８を備えている。
【００４４】
ＶＲＥＦ端子７５は、定電圧であるリファレンス電圧の入力を受け付ける端子である。ＣＡ端子７６は、メモリセルを特定するアドレス信号及び半導体装置１の制御内容を示すコマンド信号の入力を受け付ける端子である。以下では、アドレス信号とコマンド信号を総称して、ＣＡ信号という。ＤＱ端子７７は、メモリセルに記憶されるデータを示すデータ信号（ＤＱ信号）を入出力する端子である。ＴＥＭＰ端子７８は、半導体装置１の温度を示す温度情報を出力する端子である。いずれの端子にも、ＥＳＤ(Electrostatic Discharge)対策のためのＥＳＤ対策回路７９が備えられている。
【００４５】
入力初段回路７０は、ＣＡ信号の電圧（ＣＡ信号として入力された電圧）を比較対象電圧とし、ＶＲＥＦ端子７５に入力されるリファレンス電圧と比較する回路である。具体的には、ＣＡ信号の電圧がリファレンス電圧より高いか否かのＨ／Ｌ判定を行う。そして、その結果に応じた電圧（Ｈ判定なら高電圧、Ｌ判定なら低電圧）を有する内部ＣＡ信号（比較結果信号）を生成し、図示しない内部回路に出力する。
【００４６】
入力初段回路７１は、ＤＱ信号の電圧（ＤＱ信号として入力された電圧）を比較対象電圧とし、ＶＲＥＦ端子７５に入力されるリファレンス電圧と比較する回路である。具体的には、ＤＱ信号の電圧がリファレンス電圧より高いか否かのＨ／Ｌ判定を行う。そして、その結果に応じた電圧（Ｈ判定なら高電圧、Ｌ判定なら低電圧）を有する内部ＤＱ信号（比較結果信号）を生成し、図示しない内部回路に出力する。
【００４７】
温度検知回路７２は、温度依存性を持つよう構成された第１の素子８０と、温度依存性を持たないよう構成された第２の素子８１と、比較回路８２とを有する。第１の素子８０は、例えば抵抗又はダイオードである。一方、第２の素子８１は、例えば抵抗とダイオードを直列接続してなる複合素子である。第１及び第２の素子８０，８１は、図５に示すように、それぞれ電源配線とグランド配線の間に接続されるが、電源配線と各素子の間にはそれぞれＰチャンネル型ＭＯＳトランジスタが設けられる。これらのＰチャンネル型ＭＯＳスイッチトランジスタは、図示しない制御回路から制御信号（半導体装置１の動作を活性化するための信号）を受け付けており、この制御信号が活性化されているときだけ、オンするよう構成されている。したがって、第１及び第２の素子８０，８１は、上記制御信号が活性化されている場合に限り電源配線と接続され、その電源配線側端部には、それぞれの抵抗値に応じた電圧が現れる。
【００４８】
比較回路８２は、こうして第１及び第２の素子８０，８１の電源配線側端部に現れる電圧を比較する。具体的には、第１の素子８０の電源配線側端部に現れる電圧を比較対象電圧、第２の素子８１の電源配線側端部に現れる電圧をリファレンス電圧とし、比較対象電圧がリファレンス電圧より高いか否かのＨ／Ｌ判定を行う。そして、その結果に応じた電圧（Ｈ判定なら高電圧、Ｌ判定なら低電圧）を有する内部ＴＥＭＰ信号（比較結果信号）を生成し、ＴＥＭＰ端子７８から出力するとともに、図示しない内部回路にも出力する。
【００４９】
ＭＯＳトランジスタ２０ｂは、以上のような入力初段回路７０，７１、及び比較回路８２において好適に用いられる。以下、詳しく説明する。
【００５０】
図６は、入力初段回路７０，７１、及び比較回路８２の内部回路を示す図である。同図において、電圧ＶＩＮ１はリファレンス電圧であり、電圧ＶＩＮ２は比較対象電圧である。また、信号ＯＵＴは比較結果信号であり、電圧ＢＩＡＳは回路のバイアス電圧である。
【００５１】
図６に示すように、入力初段回路７０，７１、及び比較回路８２はそれぞれ、電源配線とグランド配線との間に並列接続されたＮチャンネル型ＭＯＳトランジスタ９０，９１（第１及び第２のトランジスタ）と、トランジスタ９０と電源配線との間に接続されたＰチャンネル型ＭＯＳトランジスタ９２（第３のトランジスタ）と、トランジスタ９１と電源配線との間に接続されたＰチャンネル型ＭＯＳトランジスタ９４（第４のトランジスタ）とを有する。また、トランジスタ９０，９１とグランド配線との間には、Ｎチャンネル型ＭＯＳトランジスタ９５が共通に接続される。
【００５２】
電圧ＶＩＮ１，電圧ＶＩＮ２はそれぞれ、トランジスタ９０，９１のゲートに入力される。信号ＯＵＴは、トランジスタ９１とトランジスタ９３の接続点から取り出される。電圧ＢＩＡＳは、トランジスタ９５のゲートに入力される。また、トランジスタ９２のゲート、トランジスタ９３のゲート、並びにトランジスタ９０及びトランジスタ９２の接続点は、互いに接続される。つまり、トランジスタ９２，９３はカレントミラー接続されている。
【００５３】
以上の構成により、信号ＯＵＴは、上述したように、比較結果に応じた電圧を有する比較結果信号となる。
【００５４】
以上のような構成を有する入力初段回路７０，７１、及び比較回路８２では、精度よく比較結果を得るために、回路の対称性が極めて重要となる。回路の対称性を確保するためには各トランジスタの特性を揃えることが重要となるが、トランジスタの特性はＰＶＴ（プロセス(Process)、電圧(Voltage)、温度(Temperature)）によって大きく影響される。この影響は、トランジスタのゲート長Ｌが大きいほど軽減されるので、トランジスタ９０〜９５には、できるだけゲート長Ｌの大きいトランジスタを用いることが好ましい。
【００５５】
一方で、トランジスタの電流供給能力は、ゲート長Ｌが大きいほど低下する。そこで、トランジスタ９０〜９５には、ゲート長Ｌの伸長に伴う電流供給能力の低下分を補うために、ゲート幅Ｗが特に大きいトランジスタを用いることが望まれる。リングゲート型ＭＯＳトランジスタは、そもそも大きなゲート幅Ｗを得ることのできるトランジスタであるが、通常は、ゲート電極の直径を大きくしてさらに大きなゲート幅Ｗを得られるようにしている。そのため、リング内領域に大きなオープンエリアができることとなり、これまでは上述したディッシング現象が発生していたが、トランジスタ９０，９１，９４としてＭＯＳトランジスタ２０ｂを用い、トランジスタ９２，９３としてＭＯＳトランジスタ２０ｂと同様の構造及び内部ダミーパターン４０を有するＰチャンネル型ＭＯＳトランジスタを用いることで、このようなディッシング現象の発生が抑止される。
【００５６】
なお、上記の例では、トランジスタ９０〜９５のすべてにＭＯＳトランジスタ２０ｂを用いることを前提として説明したが、必ずしもすべてにＭＯＳトランジスタ２０ｂを用いなくともよい。例えば、回路にとって重要なのはリファレンス電圧と比較対象電圧の間での対称性であるから、両者に共通であるトランジスタ９５には、必ずしもＭＯＳトランジスタ２０ｂを用いなくともよい。また、トランジスタ９０とトランジスタ９１、トランジスタ９２とトランジスタ９３の間でそれぞれ対称性が保たれればよいので、トランジスタ９０，９１とトランジスタ９２，９３とでは、異なる構造のＭＯＳトランジスタを用いてもよい。一例を挙げると、トランジスタ９０，９１としてはＭＯＳトランジスタ２０ｂを用い、トランジスタ９２，９３としては、後述するＭＯＳトランジスタ２０ｃと同様の構造及び内部ダミーパターン４０を有するＰチャンネル型ＭＯＳトランジスタを用いてもよい。
【００５７】
以下、第３〜第６の構成パターンを採用するリングゲート型ＭＯＳトランジスタについて、順次説明する。以下で説明する各ＭＯＳトランジスタはいずれもＮチャンネル型ＭＯＳトランジスタであり、その基本構造は、いずれも上述したＭＯＳトランジスタ２０ｂの構造と同じである。ＭＯＳトランジスタ２０ｂとの主な相違点は、内部ダミーパターン４１の構成パターンの違いにある。
【００５８】
まず、図７は、第３の構成パターンを採用するＭＯＳトランジスタ２０ｃの平面構造を示す図である。また、図８は、図７のＢ−Ｂ’線断面に対応する半導体装置１の断面を示す斜視片側断面図である。ただし、図８では、図３と同様、コンタクト導体５２，５３及び外部ダミーパターン４０の記載は省略している。また、図７及び図８ともに、図２及び図３と同様、ＭＯＳトランジスタ２０ｃの全体を覆う層間絶縁膜の記載を省略している。
【００５９】
図７及び図８に示すように、ＭＯＳトランジスタ２０ｃは、素子分離領域３１が設けられていない点で、ＭＯＳトランジスタ２０ｂと相違する。素子分離領域３１が設けられていないため、内部ダミーパターン４１は、図８に示すように、基板１０の表面上に直接設けられている。
【００６０】
ＭＯＳトランジスタ２０ｃでは、素子分離領域３１が存在しない分、ＭＯＳトランジスタ２０ｂに比べて第２の拡散領域２３を広く取ることが可能になる。したがって、ＭＯＳトランジスタ２０ｃは、リング内領域の面積が比較的狭い場合に適している。
【００６１】
次に、図９は、第４の構成パターンを採用するＭＯＳトランジスタ２０ｄの平面構造を示す図である。
【００６２】
図９に示すように、ＭＯＳトランジスタ２０ｄは、素子分離領域３１上に複数の内部ダミーパターン４１が形成されている点で、ＭＯＳトランジスタ２０ａと相違する。なお、図９では４つの内部ダミーパターン４１が配置されているが、内部ダミーパターン４１の数は４つに限られるものではなく、リング内領域の面積などに応じて適宜決定される。ＭＯＳトランジスタ２０ｄは、リング内領域の面積が特に広い場合に適している。
【００６３】
次に、図１０は、第５の構成パターンを採用するＭＯＳトランジスタ２０ｅの平面構造を示す図である。
【００６４】
図１０に示すように、ＭＯＳトランジスタ２０ｅは、内部ダミーパターン４１及び外部ダミーパターン４０の形状が粒状ではなくリング形状（リングが一部切れている形状を含む）となっている点で、ＭＯＳトランジスタ２０ｂと相違する。このように、内部ダミーパターン４１及び外部ダミーパターン４０の形状は、種々の形状を取り得る。ＭＯＳトランジスタ２０ｅも、リング内領域の面積が特に広い場合に適している。
【００６５】
次に、図１１は、第６の構成パターンを採用するＭＯＳトランジスタ２０ｆの平面構造を示す図である。
【００６６】
図１１に示すように、ＭＯＳトランジスタ２０ｆは、複数の内部ダミーパターン４１が形成されている点でＭＯＳトランジスタ２０ｃと共通するが、素子分離領域３１が筒状である点で、ＭＯＳトランジスタ２０ｃと相違する。素子分離領域３１の内側領域３１ａでは、基板１０の表面（Ｐ型拡散領域の表面）が露出している。ＭＯＳトランジスタ２０ｆでは、この露出部分にコンタクト導体５４を形成し、基板１０表面と上層の図示しないグランド配線とを接続している。このような構成を採用することで、ＭＯＳトランジスタ２０ｆでは、基板電位の供給を十分に行える。したがって、安定した動作を得ることが可能になっている。
【００６７】
以上、リングゲート型ＭＯＳトランジスタの第１〜第６の構成パターンについて説明したが、半導体装置１に備えられる多数のリングゲート型ＭＯＳトランジスタそれぞれについてこれらの構成パターンのうちいずれを採用するか、という点については、半導体装置１の設計時に決定される。以下、この設計を行うための設計装置及びプログラムについて、説明する。
【００６８】
図１２（ａ）は、半導体装置１の設計を行う設計装置として機能するコンピュータ１００のシステム構成を示す図である。同図に示すように、コンピュータ１００は、ＣＰＵ１００、記憶装置１０２、入力装置１０３、及び出力装置１０４を備え、これらがバス１０５で相互に接続された構成を有している。
【００６９】
ＣＰＵ１０１は、コンピュータ１００の各部を制御するとともに、記憶装置１０２に記憶されるプログラム及びデータに従って各種の処理を行う機能を有する。記憶装置１０２は、キャッシュメモリやＤＲＡＭなどから構成される主記憶装置と、ハードディスクなどによって構成される補助記憶装置とを含んでおり、コンピュータ１００を半導体装置１の設計装置として機能させるためのプログラム及びデータを記憶している。入力装置１０３は、キーボードやマウスなどのヒューマンマシンインターフェイスにかかる入力装置の他、紙面情報を読み取るスキャナや、ネットワーク経由で他のコンピュータからの信号を受け付ける機能を含む。出力装置１０４は、ディスプレイなどのヒューマンマシンインターフェイスにかかる出力装置の他、プリンタや、ネットワーク経由で他のコンピュータに対して信号を送信する機能を含む。
【００７０】
図１２（ｂ）は、コンピュータ１００によって実現される設計装置１１０の機能ブロックを示すブロック図である。同図に示すように、設計装置１１０は機能的に、記憶部１１１（記憶手段）、面積算出部１１２（面積取得手段）、選択部１１３（選択手段）、書込部１１４を有する。
【００７１】
記憶部１１１は、内部ダミーパターン４１を考慮しないで作成された半導体装置１の平面レイアウト図を予め記憶する。また、記憶部１１１は、リング内領域の面積（リング内面積）Ｓと上述した構成パターンの対応テーブルも予め記憶する。次の表１は、対応テーブルの一例を示している。この例では、リング内面積Ｓのしきい値としてＡ，Ｂ２つの値（Ａ＜Ｂ）を用い、リング内面積Ｓとこれらのしきい値Ａ，Ｂの大小関係と、第１〜第３の構成パターンとが対応付けて記憶される。
【００７２】
【表１】
2011171503.tif 000003
【００７３】
図１３は、設計装置１１０の動作を説明するフローチャートである。このフローチャートは、上述した表１を前提としたものである。以下、このフローチャートも参照しながら、設計装置１１０の他の機能ブロックについて説明する。
【００７４】
まず初めに、面積算出部１１２は、リング内面積を示す面積情報を取得する。具体的には、記憶部１１１に記憶される平面レイアウト図を読み出し、画像認識処理を行って、リング形状のゲート電極２１を抽出する（ステップＳ１）。そして、抽出結果に基づいて、ゲート電極２１ごとに、リング内面積Ｓを算出する。
【００７５】
次に、選択部１１３は、算出されたリング内面積Ｓを記憶部１１１に記憶されるしきい値Ａ，Ｂと比較する（ステップＳ２〜Ｓ４）。そして、表１に従って構成パターンを選択する。
【００７６】
書込部１１４は、選択部１１３が選択した構成パターンに従って、内部ダミーパターン４１を発生させる。具体的には、リング内面積Ｓがしきい値Ａ未満である場合には、第１の構成パターンに従い、内部ダミーパターン４１を発生させない（ステップＳ５）。リング内面積Ｓがしきい値Ａ以上しきい値Ｂ未満である場合には、第３の構成パターンに従い、リング内領域に素子分離領域３１を形成することなく内部ダミーパターン４１を発生させ、平面レイアウト図に書き込む（ステップＳ６）。リング内面積Ｓがしきい値Ｂ以上である場合には、第２の構成パターンに従い、リング内領域に素子分離領域３１を発生させた上で内部ダミーパターン４１を発生させ、平面レイアウト図に書き込む（ステップＳ７，Ｓ８）。
【００７７】
以上説明したように、設計装置１１０によれば、第１〜第３の構成パターンに従う内部ダミーパターン４１を有する半導体装置１を自動設計することが可能になる。
【００７８】
なお、ここでは第１〜第３の構成パターンのみを取り上げて説明したが、他の構成パターンについても、同様に設計装置による自動設計を行うことが可能である。
【００７９】
また、内部ダミーパターン４１の数、大きさ、位置、及び形状、並びに素子分離領域３１の大きさ、位置、及び形状について、例えばリング内面積Ｓの具体的な値とこれらとを対応付けて記憶部１１１に記憶しておくこととしてもよい。こうすれば、書込部１１４に発生させる内部ダミーパターン４１の数、大きさ、位置、及び形状、並びに素子分離領域３１の大きさ、位置、及び形状を、リング内面積Ｓの具体的な値に応じて変化させることが可能になる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、上記実施の形態では半導体記憶装置に本発明を適用した例を取り上げて説明したが、本発明は、ディッシング現象が問題となる程度に大きなリング内面積を有するトランジスタであれば、好適に適用可能である。
【００８２】
また、上記実施の形態ではＮチャンネル型ＭＯＳトランジスタに本発明を適用した例を説明したが、本発明は、Ｎチャンネル型ＭＯＳトランジスタだけでなく、Ｐチャンネル型ＭＯＳトランジスタにも適用できる。また、その他にも、例えばＭＩＳ(metal-insulator-semiconductor)トランジスタなど、電界効果トランジスタ一般に広く適用可能である。
【００８３】
また、上記実施の形態では、素子分離領域３１を設ける場合の内部ダミーパターン４１を、素子分離領域３１と第２の拡散領域２３の境界線から一定距離離して形成したが、内部ダミーパターン４１は、この境界線をまたぐように形成されてもよい。つまり、第２の拡散領域２３は、垂直方向から見て内部ダミーパターン４１と重なる領域に設けられていてもよい。
【符号の説明】
【００８４】
１      半導体装置
１０    半導体基板
２０ａ〜２０ｆ  ＭＯＳトランジスタ
２１    ゲート電極
２２    第１の拡散領域
２３    第２の拡散領域
２４    ゲート絶縁膜
３０，３１  素子分離領域
３１ａ  筒状の素子分離領域の内側領域
４０    外部ダミーパターン
４１    内部ダミーパターン
５１    配線パターン
５２〜５４  コンタクト導体
６０ａ，６０ｂ  層間絶縁膜
７０，７１  入力初段回路
７２    温度検知回路
７５    ＶＲＥＦ端子
７６    ＣＡ端子
７７    ＤＱ端子
７８    ＴＥＭＰ端子
７９    ＥＳＤ対策回路
８０    第１の素子
８１    第２の素子
８２    比較回路
９０〜９５  ＭＯＳトランジスタ
１００  コンピュータ
１０１  ＣＰＵ
１０２  記憶装置
１０３  入力装置
１０４  出力装置
１０５  バス
１１０  設計装置
１１１  記憶部
１１２  面積算出部
１１３  選択部
１１４  書込部
Ｋ      活性領域
ＶＩＮ１  リファレンス電圧
ＶＩＮ２  比較対象電圧
【図１】
2011171503.tif 000004
【図２】
2011171503.tif 000005
【図３】
2011171503.tif 000006
【図４】
2011171503.tif 000007
【図５】
2011171503.tif 000008
【図６】
2011171503.tif 000009
【図７】
2011171503.tif 000010
【図８】
2011171503.tif 000011
【図９】
2011171503.tif 000012
【図１０】
2011171503.tif 000013
【図１１】
2011171503.tif 000014
【図１２】
2011171503.tif 000015
【図１３】
2011171503.tif 000016