(57)【要約】【課題】比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現する。【解決手段】基準クロックを１／ｍ分周器１２で１／ｍ倍し、ＶＣＸＯ１１で発生される発振クロックを１／ｎ分周器１３で１／ｎ倍し、両クロックを量子化位相比較器１４に送り、両クロックのずれ量に相当する量子化位相差δを取得して予測制御器１５に送る。予測制御器１５では、入力された量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に-0.5倍〜-0.05倍の予測係数を掛けた値を予測重み値として求め、この予測重み値を積分値に加算して制御電圧値を予測する。この予測制御器１５で予測された制御電圧値を、Ｄ／Ａ変換器１６でアナログ電圧に変換し、ＬＰＦ１７によって決まるループ時定数でフィルタリングして、周波数制御電圧としてＶＣＸＯ１１に送る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
発振周波数をアナログ量によって可変する発振器と、
基準クロックによるリファレンス信号から１／ｍ（ｍは任意の数）倍の第１の周波数信号を生成する第１の分周手段と、
前記発振器の出力信号から１／ｎ（ｎは任意の数）倍の第２の周波数信号を生成する第２の分周手段と、
前記第１の周波数信号と前記第２の周波数信号とを比較して両者のずれ量に相当する量子化位相差を取得する量子化位相比較手段と、
前記量子化位相差を所定期間積分し、さらに予測した重み値を加算して前記発振器に対する制御量を求める予測処理手段と、
前記制御量をアナログ量に変換して前記発振器に与える変換手段と
を具備し、
前記予測処理手段は、前記量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に所定の割合の予測係数値を掛けた値を前記予測重み値として求め、この予測重み値を前記積分値に加算して前記発振器に対する制御量とすることを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記予測係数値は、−０．５〜−０．０５倍とすることを特徴とする請求項１記載のデジタルＰＬＬ回路。
【請求項３】
発振周波数をアナログ量によって可変する発振器に対し、
基準クロックによるリファレンス信号から１／ｍ（ｍは任意の数）倍の第１の周波数信号を生成し、
前記発振器の出力信号から１／ｎ（ｎは任意の数）倍の第２の周波数信号を生成し、
前記第１の周波数信号と前記第２の周波数信号とを比較して両者のずれ量に相当する量子化位相差を取得し、
前記量子化位相差を所定期間積分し、さらに予測した重み値を加算して前記発振器に対する制御量を求め、
前記制御量をアナログ量に変換して前記発振器に与えるデジタルＰＬＬ回路に用いられ、
前記量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に所定の割合の予測係数値を掛けた値を前記予測重み値として求め、この予測重み値を前記積分値に加算して前記発振器に対する制御量とすることを特徴とするデジタルＰＬＬ回路の制御方法。
【請求項４】
前記予測係数値は、−０．５〜−０．０５倍とすることを特徴とする請求項３記載のデジタルＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロック信号からｎ／ｍ（ｎ，ｍは任意の数）倍の周波数のクロック信号をデジタル制御によって生成するデジタルＰＬＬ（Phase Locked Loop：位相同期ループ）回路に関する。
【背景技術】
【０００２】
基準クロックによるリファレンス信号からｎ／ｍ倍の周波数信号を生成するデジタルＰＬＬ回路では、ループ時定数にＩＩＲ（Infinite Impulse Response：無限インパルス応答）型またはＦＩＲ（Finite Impulse Response：有限インパルス応答）型のデジタルフィルタがよく用いられる。このデジタルフィルタは、位相比較器で得られる位相誤差からＶＣＸＯ（Voltage Control crystal Oscillator）の制御電圧を決定するものである。ところが、このような高次フィルタを実現するには、高性能なＡ／Ｄ（Analog／Digital）変換器、演算用ＤＳＰ（Digital Signal Processor）が必要であり、ＰＬＬ回路全体の回路規模が大きくなっている。
【０００３】
一方、デジタルＰＬＬ回路において、超高安定な位相同期を実現するためには、ローパスフィルタのカットオフ周波数を低く（制御時定数を長く）しなければならない。しかしながら、カットオフ周波数を低くすると引き込み時間がかかるだけでなく、外乱によって長周期の揺らぎが発生してしまう。
【０００４】
この問題の解決策として、カットオフ周波数を引き込み時と定常動作時に可変にすることがあげられる。また、特許文献１に、ループ内に積分回路を介在させ、積分回路の時定数によって定常動作時に発生する振動現象を抑制するようにした構成が示されている。しかしながら、これらの構成によっても、高性能なデジタルフィルタを実現するためのＡ／Ｄ（Analog／Digital）変換器、演算用ＤＳＰ（Digital Signal Processor）が必要で、回路規模の大型化は避けられない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−０６０８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように従来のデジタルＰＬＬ回路では、超高安定な位相同期を実現しようとすると、制御時定数を長くしなければならず、外乱によって長周期の揺らぎが発生してしまう。一方、デジタルフィルタの存在が回路規模の大型化につながっている。
【０００７】
本発明の目的は、上記の問題を解決し、比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現ことのできるデジタルＰＬＬ回路とその制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明に係るデジタルＰＬＬ回路は、発振周波数をアナログ量によって可変する発振器と、基準クロックによるリファレンス信号から１／ｍ（ｍは任意の数）倍の第１の周波数信号を生成する第１の分周手段と、前記発振器の出力信号から１／ｎ（ｎは任意の数）倍の第２の周波数信号を生成する第２の分周手段と、前記第１の周波数信号と前記第２の周波数信号とを比較して両者のずれ量に相当する量子化位相差を取得する量子化位相比較手段と、前記量子化位相差を所定期間積分し、さらに予測した重み値を加算して前記発振器に対する制御量を求める予測処理手段と、前記制御量をアナログ量に変換して前記発振器に与える変換手段とを具備し、前記予測処理手段は、前記量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に所定の割合の予測係数値を掛けた値を前記予測重み値として求め、この予測重み値を前記積分値に加算して前記発振器に対する制御量とすることを特徴とする。
【０００９】
前記予測係数値は、−０．５〜−０．０５倍とすることを特徴とする。
【発明の効果】
【００１０】
以上のように構成したことにより、本発明によれば、比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現ことのできるデジタルＰＬＬ回路とその制御方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るデジタルＰＬＬ回路の一実施形態を示すブロック回路図。
【図２】図１のデジタルＰＬＬ回路において、量子化位相比較器の具体的な構成を示すブロック図。
【図３】図１のデジタルＰＬＬ回路において、量子化位相比較器のＤ型フリップフロップそれぞれの入出力関係を示すタイミング図。
【図４】図１のデジタルＰＬＬ回路において、量子化位相比較器の入力信号のずれ量と上記フリップフロップそれぞれの出力値との関係を示す図。
【図５】図１のデジタルＰＬＬ回路において、量子化位相比較器の入力信号のずれ量に対応する量子化位相差を示す図。
【図６】は上記実施形態の予測制御器の処理の流れを示すフローチャート。
【図７】図１のデジタルＰＬＬ回路において、予測制御部を使用しなかった場合の動作を説明するための位相差及び制御電圧の変化を示す波形図。
【図８】図１のデジタルＰＬＬ回路において、予測制御部を使用せず、１次ＩＩＲフィルタを用いてループ時定数を与えた場合の動作を説明するための位相差及び制御電圧の変化を示す波形図。
【図９】図１のデジタルＰＬＬ回路において、予測制御部を使用した場合の動作を説明するための位相差及び制御電圧の変化を示す波形図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
図１は一実施形態に係るデジタルＰＬＬ回路の具体的な構成を示すブロック図である。図１に示すデジタルＰＬＬ回路は、内部の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Xtal Oscillator）１１で発生されるＰＬＬ出力クロックＣＫoutの１／ｎ倍クロックを外部から与えられる基準クロックＣＫrefの１／ｍ倍クロックに同期させるようにした速度変化機能を備えるものである。
【００１４】
具体的には、外部から与えられる基準クロックＣＫrefは１／ｍ分周器１２で１／ｍ倍される。一方、ＶＣＸＯ１１で発生される発振クロックＣＫoutは１／ｎ分周器１３で１／ｎ倍され、１／ｍ分周器１２で１／ｍ倍された基準クロックＣＫrefと共に量子化位相比較器１４に送られる。この量子化位相比較器１４は、基準クロックＣＫrefを１／ｍ分周した信号Ｓ1 及び出力クロックＣＫoutを１／ｎ分周した信号Ｓ2 のずれ量δを量子化した値を出力するもので、例えばＦＰＧＡ（Field Programmable Gate Array）とディレイラインで構成することができる。
【００１５】
図２は上記量子化位相比較器１４の具体的な構成を示すブロック図である。図２において、基準クロックＣＫrefを１／ｍ分周した信号Ｓ1 は、遅延量τ1 ，τ2 ，τ3 を有するディレイライン１４１１，１４１２，１４１３によって順次遅延される。上記信号Ｓ1 を分岐した信号ｄ1 と各ディレイライン１４１１〜１４１３の持つ遅延量τ1 〜τ3 で信号Ｓ1 を順次遅延した信号ｄ2 〜ｄ4 は、それぞれＤ型フリップフロップ１４２１〜１４２４のＤ端子に供給される。
【００１６】
一方、出力クロックＣＫoutを１／ｎ分周した信号Ｓ2 は上記Ｄ型フリップフロップ１４２１〜１４２４それぞれのＣＫ端子に供給される。上記Ｄ型フリップフロップ１４２１〜１４２４はそれぞれＤ端子入力のレベル値をＣＫ端子の入力クロックの立ち上がりのタイミングでラッチし、Ｑ端子からラッチしたレベル値を出力する。各Ｄ型フリップフロップ１４２１〜１４２４それぞれのＱ端子出力ｑ1 ，ｑ2 ，ｑ3 ，ｑ4 は共にデコーダ１４３に送られる。
【００１７】
上記デコーダ１４３は、上記フリップフロップ１４２１〜１４２４それぞれのＱ端子出力ｑ1 〜ｑ4 のレベル値から信号Ｓ1 とＳ2 とのずれ量に相当する量子化値を演算する。
【００１８】
図３は上記Ｄ型フリップフロップ１４２１〜１４２４それぞれのＤ端子入力信号ｄ1 〜ｄ4 の信号タイミング波形と上記信号Ｓ2 の立ち上がりタイミングｔ1 ，ｔ2 ，ｔ3 ，ｔ4 ，ｔ5 におけるＱ端子出力信号ｑ1 〜ｑ4 のレベル値との関係を示すタイミング図である。図３から、信号Ｓ1 （ｄ1 ）に対して信号Ｓ2 がｔ1 〜ｔ5 のタイミングで立ち上がるとき、上記Ｄ型フリップフロップ１４２１〜１４２４のＱ端子出力ｑ1 〜ｑ4 はそれぞれ図４に示すようなレベル値が得られることがわかる。
【００１９】
上記デコーダ１４３は、上記Ｄ型フリップフロップ１４２１〜１４２４のＱ端子出力ｑ1 〜ｑ4 のレベル値を取り込み、信号Ｓ1 とＳ2 のずれ量に対応する量子化値（量子化位相差）に変換するもので、例えば図５に示すように、時刻ｔにおいてｑ1 ，ｑ2 ，ｑ3 ，ｑ4 が  
０，０，０，０のときは−２、  
１，０，０，０のときは−１、  
１，１，０，０のときは０、  
１，１，１，０のときは＋１、  
１，１，１，１のときは＋２  
を量子化位相差ａt として出力する。
【００２０】
上記量子化位相比較器１４で得られた量子化位相差ａt は予測制御器１５に送られる。  
予測制御器１５は、演算を加算で処理できるシンプルな構成であり、例えばＦＰＧＡ（Field Programmable Gate Array）等で構成され、入力された信号Ｓ1 とＳ2 の量子化位相差ａt を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで順次積分し、この積分値に予測係数ｐ、具体的には-0.5倍〜-0.05を掛けた値を予測重み値として求め、この予測重み値をそれまでの積分値に加算することで、制御電圧Ｖcontを求める。
【００２１】
図６は上記予測制御器１５の処理の流れを示すフローチャートである。まず、量子化位相比較器１４から時刻ｔの量子化位相差ａt が与えられると、この時刻ｔの量子化位相差ａt を保持する（ステップＳ１１）。続いて、前回保持した時刻ｔ−１の量子化位相差ａt-1 を読み出し、入力した時刻ｔの量子化位相差ａt と乗算する（ステップＳ１２）。この乗算結果ａt ＊ａt-1 の極性が正か否かを判断し（ステップＳ１３）、正ならば、通算回数ｋをｋ＝ｋ＋１とし、前回までの加算結果ｂk-1 に時刻ｔの量子化位相差ａt を加算して今回ｋの加算結果ｂk （＝ｂk-1 ＋ａt ）、補正値ＰをＰ＝０に設定する（ステップＳ１４）。正でない、すなわち０か負の場合には、今回ｋの加算結果ｂk に予測係数ｐを掛けて補正値Ｐ（＝ｐ＊ｂk ）を求め、ｋ＝０、ｂ0 ＝ａt に設定する（ステップＳ１５）。
【００２２】
上記ステップＳ１４，Ｓ１５の処理後、時刻ｔの制御電圧値Ｖt を次式より求める（ステップＳ１６）。
【００２３】
Ｖt ＝Ｖt-1 ＋ａt −Ｐ
上記予測制御器１５で予測された制御電圧値は、Ｄ／Ａ変換器１６でアナログ電圧に変換された後、ローパスフィルタ（ＬＰＦ）１７によって決まるループ時定数でフィルタリングされ、周波数制御電圧としてＶＣＸＯ１１に供給される。
【００２４】
上記構成において、以下、図７、図８、図９を参照して、上記予測制御器１５のアルゴリズムについて説明する。
【００２５】
上記実施形態の構成において、諸条件を以下の表１に示すように選定したとする。
【表１】
2011120211.tif 000003
【００２６】
この諸条件において、まず、上記予測制御器１５を使用せず、量子化位相比較器１４で得られた位相差を電圧値に変換し、この電圧値をＬＰＦ１７に通して周波数制御電圧としてＶＣＸＯ１１に供給するようにしたとする。ここで、外乱の影響によって周波数に変動が生じた場合、制御電圧（Ｄ／Ａ変換器１６への出力）Ｖcontが収束せず、図７（ａ）に示すように出力位相が振動し続け、図７（ｂ）に示すようにこの振動を抑制するように制御電圧Ｖcontも変動し続ける。
【００２７】
上記振動を収束させるため、通常は１次ＩＩＲ（Infinite Impulse Response：無限インパルス応答）デジタルフィルタを用いてループ時定数を与える。これにより、出力位相は図８（ａ）に示すように収束し、これに伴って制御電圧Ｖcontの振幅も図８（ｂ）に示すように収束する。但し、その収束に要する時間はフィルタの時定数で決定され、出力位相が安定するまでに時間がかかる。
【００２８】
次に、上記予測制御器１５を使用して、量子化位相比較器１４で得られる位相差に基づいて周波数制御信号を生成する場合について説明する。
【００２９】
上記予測制御器１５では、量子化位相比較器１４で得られた、一定周期で基準クロックＣＫrefの１／ｍ倍の信号Ｓ1 と出力クロックＣＫoutの１／ｎ倍の信号Ｓ2 の量子化位相差δの極性が図９（ａ）に示すように反転すると、これに伴ってその極性が反転するように制御電圧Ｖcontに補正がかかる。その結果、制御電圧Ｖcontの振幅は図９（ｂ）に示すように急速に収束し、位相差も即時に収束し安定する。尚、図９（ｂ）では、収束後の制御電圧Ｖcontが微小変動しているように示しているが、これは２値化に由来する事象であり、実際には何ら弊害を生じるものではない。
【００３０】
以上のように、上記実施形態のデジタルＰＬＬ回路では、量子化位相差δを、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、その積分値に-0.5倍〜-0.05倍の予測係数を掛けた予測重み値を求め、積分値に予測重み値を加算して制御電圧Ｖout を予測する。このようにして、制御電圧を量子化位相差の変化に応じて最適値に収束させるため、高精度なデジタルフィルタを用いることなく、比較的簡易な回路構成で超高安定な位相同期を実現することができる。
【００３１】
尚、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００３２】
１１…電圧制御水晶発振器（ＶＣＸＯ）、１２…１／ｍ分周器、１３…１／ｎ分周器、１４…量子化位相比較器、１５…予測制御器、１６…Ｄ／Ａ変換器、１７…ローパスフィルタ（ＬＰＦ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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