(57)【要約】【課題】  表示領域を構成する画素の総数は同一でも、従来よりも開口率が向上でき、信号配線の総本数を少なくすることで、信号配線用駆動回路の低コスト化が可能な表示装置を提供する。【解決手段】  複数の画素３０がマトリクス状に配置された表示領域５０と、画素３０はカラー表示を行うＮ（３以上の整数）原色に対応したＮ個の副画素３５から構成され、副画素３５は、走査配線２と、これに交差する信号配線３と、走査配線２によって制御されるスイッチング素子と、信号配線２とスイッチング素子を介して接続される画素電極７とを有し、画素構成において、走査配線２は、Ｎ個の副画素３５に対応したＮ本が、副画素３５間に群をなして並列に配置され、信号配線３は、Ｎ個の副画素３５に対応した共通の１本が、副画素３５間に配置され、Ｎ個の副画素３５のスイッチング素子に接続されているものである。【選択図】  図２
2011081128.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置された表示領域と、
前記画素は、カラー表示を行うＮ（３以上の整数）原色に対応したＮ個の副画素から構成され、
前記副画素は、走査配線と、前記走査配線に交差する信号配線と、
前記走査配線によって制御されるスイッチング素子と、
前記信号配線と前記スイッチング素子を介して接続される画素電極とを有し、
前記画素の構成において、
前記走査配線は、Ｎ個の前記副画素に対応したＮ本が、前記副画素間に群をなして並列に配置され、
前記信号配線は、Ｎ個の前記副画素に対応した共通の1本が、前記副画素間に配置され、
Ｎ個の前記副画素の前記スイッチング素子に接続されていることを特徴とする表示装置。
【請求項２】
各副画素において、スイッチング素子の画素電極側のドレイン電極と、走査配線との寄生容量が、前記副画素間で略同一となるように、前記ドレイン電極と前記走査配線との重なり面積が略同一に構成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
各副画素において、スイッチング素子の画素電極側のドレイン電極が、それぞれ、同一本数の走査配線と重なるように構成されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
各副画素の保持容量を構成する共通配線が、前記副画素間の領域に配置され、隣接する画素電極の端部と、それぞれ、絶縁膜を介して重なるように配置されていることを特徴とする請求項１乃至請求項３のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に関するものである。特に、表示装置の表示領域を構成する複数の画素の構成に関するものである。
【背景技術】
【０００２】
近年、従来のブラウン管に代わって、液晶、エレクトロルミネセンス等の原理を利用した薄型で平面形状の表示パネルを有する新しい表示装置が多く使用されるようになった。これらの新しい表示装置の代表である液晶表示装置は、薄型、軽量だけでなく、低電圧駆動できる特徴を有している。液晶表示装置は、２枚の基板の間に液晶を封入して形成される。片方の基板は、複数の画素がマトリクス状に配置されて表示領域を構成するアレイ基板である。カラー表示の場合は、一般に、ＲＧＢ（赤、緑、青）の３原色で構成され、この場合、各画素は、３原色に対応した３個の副画素（サブ画素）から構成される。近年は、色再現性の向上のため、３原色以上のＮ原色が使用される場合もあり、この場合はＮ個の副画素から構成される。もう片方の基板は、各副画素に対応したＮ原色のカラーフィルタが、表示領域に対向して設けられた対向基板（カラーフィルタ基板）である。
【０００３】
特に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置は、アレイ基板上の各副画素に、スイッチング素子であるＴＦＴが設けられ、各副画素が独立して液晶を駆動する電圧を保持できるので、クロストークの少ない高画質な表示が可能である。また、各副画素は、ＴＦＴのＯＮ、ＯＦＦを制御する走査配線（ゲート配線）と、画像データ入力用の信号配線（ソース配線）を有する。例えば、カラー表示が３原色の場合は、１画素は３個の副画素で構成されるので、３本の走査配線と３本の信号配線が必要である。一般に、画素または副画素の形状は、四角形（正方形、または長方形）である。そのため、３個の副画素は、走査配線方向に一列に並ぶ配置として、走査配線は1本を共用して、３個の副画素のスイッチング素子を、同時に駆動する構成とすることが多い。一方、画像データ用の信号配線は、副画素毎に異なる画像データを与える必要があるので、通常は３本が必要である。そして、各副画素は走査配線と信号配線に囲まれた領域が対応する。
【０００４】
走査配線および信号配線は、一般に比抵抗の小さな不透明な金属膜で形成されるので、開口率（画素の光透過する面積の比率）を向上するには、画素の面積に対して、不透明な配線が占める比率が小さい方が望ましい。または、配線周囲の光漏れを防止するカラーフィルタ基板に形成される遮光膜の面積が小さい方が望ましい。
【０００５】
そこで、開口率を向上させる構成として、副画素の形状を、四角形ではなく、六角形あるいは円形に近い多角形とした表示装置が開示されている。例えば、特許文献１では、副画素形状を六角形とし、横方向に隣接する副画素間に２本の信号配線が配置されるカラー表示の液晶表示装置が開示されている。特許文献２でも、画素電極の形状を、六角形とした例が開示されている。
【０００６】
ただし、画素または副画素の形状を変えても、副画素毎に１本の信号配線が必要な点は変わらなかった。信号配線の総本数が多い場合、これを駆動する信号配線用駆動回路は高価なので、表示装置のコストが高くなる。
【０００７】
そこで、特許文献３では、1本の信号配線で２つの副画素を駆動することで、信号配線数を半分にする構成が開示されている。また、特許文献４では、1本の信号配線で、複数の副画素を時分割で駆動することで、信号配線数を減らす駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２３０３０３号公報
【特許文献２】特開平６−３０８５３７号公報
【特許文献３】特開平１０−１４２５７８号公報
【特許文献４】特開平１０−２２８２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１、２では画素または副画素の形状を変えて開口率を向上しても、副画素毎に１本の信号配線が必要な点は変わらなかった。信号配線の総本数は変わらないので、信号配線用駆動回路の低コスト化はできなかった。また、特許文献３、４では、信号配線の総本数を少なくでき、信号配線用駆動回路の低コスト化は可能であったが、開口率を向上する観点において、最適な画素構成の検討は充分になされていなかった。
【００１０】
この発明は、上記の様な問題点を解決するためになされたものであり、表示領域を構成する画素の総数は同一でも、従来よりも開口率が向上でき、信号配線の総本数を少なくすることで、信号配線用駆動回路の低コスト化が可能な表示装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の表示装置は、複数の画素がマトリクス状に配置された表示領域と、画素はカラー表示を行うＮ（Ｎは３以上の整数）原色に対応したＮ個の副画素から構成され、副画素は、走査配線と、これに交差する信号配線と、走査配線によって制御されるスイッチング素子と、信号配線とスイッチング素子を介して接続される画素電極とを有し、画素構成において、走査配線は、Ｎ個の副画素に対応したＮ本が、副画素間に群をなして並列に配置され、信号配線は、Ｎ個の副画素に対応した共通の1本が、副画素間に配置され、Ｎ個の副画素のスイッチング素子に接続されているものである。
【発明の効果】
【００１２】
本発明によれば、表示装置の信号配線の総本数を少なくすることができ、画素の開口率の向上と、信号配線用駆動回路の数または出力数を少なくすることができるので、表示装置の高開口率化と、信号配線用駆動回路の低コスト化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る表示装置の構成を模式的に示す平面図である。
【図２】本発明の実施の形態１に係る表示装置の表示領域の画素構成を模式的に示す平面図である。
【図３】本発明の実施の形態１に係る表示装置の信号配線がｎ番目の画素構成を示す等価回路図である。
【図４】本発明の実施の形態１に係る表示装置の信号配線がｎ＋１番目の画素構成を示す等価回路図である。
【図５】図２の領域Ｔの画素構成を拡大して示す平面図である。
【図６】図５のＡ−Ａ断面図である。
【図７】本発明の実施の形態２に係る表示装置の画素構成を模式的に示す平面図である。
【図８】本発明の実施の形態３に係る表示装置の画素構成を模式的に示す平面図である。
【図９】本発明の実施の形態４に係る表示装置の画素構成を模式的に示す平面図である。
【図１０】図９の領域Ｔの画素構成を拡大して示す平面図である。
【図１１】本発明の実施の形態５に係る表示装置の画素構成を模式的に示す平面図である。
【図１２】図１１の領域Ｔの画素構成を拡大して示す平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の表示装置についての実施の形態を図面に基づいて説明する。なお、以下の実施の形態を説明するための各図において、同一符号は、同一または相当部分を示しているので、原則として重複する説明は省略する。
【００１５】
実施の形態１．
はじめに、表示装置の構成を簡単に説明する。図１は、実施の形態１に係る表示装置の構成を模式的に示す平面図である。
【００１６】
実施の形態１の表示装置は、最も代表的な液晶表示装置１００である。液晶表示装置１００を構成する２枚の基板の内、片方の基板は、表示領域５０の画素を構成する走査配線、信号配線、スイッチング素子、画素電極等が形成されたアレイ基板１０である。もう一方の基板は、アレイ基板1０の表示領域５０上に液晶を介して対向配置され、カラーフィルタや遮光膜等が形成されたカラーフィルタ基板２０である。
【００１７】
アレイ基板1０は、ガラス、プラスチック等の透明基板１上に、複数の画素３０がマトリクス状に配置された表示領域５０と、表示領域５０の周辺の額縁領域５５に分けられる。額縁領域５５には、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術により、走査配線用駆動回路６０と、信号配線用駆動回路７０が実装されている。また、透明基板１の端部には、走査配線用駆動回路６０、および信号配線用駆動回路７０に基準電圧、クロック、画像データ等を供給する外部回路と接続するための複数の端子（図示せず）に、フレキシブル基板８０、８５が接続されている。
【００１８】
なお、図１では、表示領域５０から、走査配線用駆動回路６０の出力部へ延びる走査配線の引き出し配線、信号配線用駆動回路７０の出力部へ延びる信号配線の引き出し配線や、走査配線用駆動回路６０、および信号配線用駆動回路７０の入力部とフレキシブル基板８０、８５と接続される複数の端子とを接続する入力配線が多数本あるが、図の簡素化のために図示していない。
【００１９】
小型パネルでは、配線の総本数が比較的少ないので、走査配線用駆動回路６０と信号配線用駆動回路７０を一体化した駆動回路が使用されることが多い。また、フレキシブル基板８０、８５も、まとめて１個にすることが多い。
【００２０】
図２は、表示領域の画素構成を模式的に示す平面図である。実施の形態１では、ＲＧＢ（赤、緑、青）の３原色からなる画素３０は、３個の副画素３５（３５ｒ、３５ｇ、３５ｂ）から構成される。また、副画素３５（３５ｒ、３５ｇ、３５ｂ）の形状は六角形としている。
【００２１】
また、画素３０の配置は、ストライプ配置でなく、デルタ配置である。すなわち、画素３０を構成する３つの副画素３５（３５ｒ、３５ｇ、３５ｂ）の略中心位置を結ぶ形状Ｓが、直線でなく三角形をしている。
【００２２】
図２では、走査配線２と信号配線３が交差する領域Ｔには、各副画素３５（３５ｒ、３５ｇ、３５ｂ）が隣接し、それぞれにＴＦＴが設けられている。
【００２３】
３つの副画素３５（３５ｒ、３５ｇ、３５ｂ）は、１本の信号配線３に接続されて共用されており、従来の構成のように、３つの副画素３５毎に３本の信号配線３が設けられていない点が特徴である。
【００２４】
そのかわり、３本の走査配線２（２ｒ、２ｇ、２ｂ）が設けられ、３つの副画素３５（３５ｒ、３５ｇ、３５ｂ）のＴＦＴを独立して制御できるようになっている。そして、３本の走査線２（２ｒ、２ｇ、２ｂ）が、群（束）になって並行して配置されている。ここでは、３本の走査配線２の群の位置は、画素領域５０の上端にあるものを１番として、ｍ番目のものを２（ｍ）で示している。例えば、ｍ番目の走査配線２（ｍ）は、３本の走査線２ｒ（ｍ）、２ｇ（ｍ）、２ｂ（ｍ）の群で構成される。よって、走査配線２の総本数は、３原色の場合は、従来の３個の副画素３５（３５ｒ、３５ｇ、３５ｂ）の各スイッチング素子を共用の１本の走査配線２で同時に駆動する構成と比較して３倍の総本数になる。
【００２５】
一方、信号配線３は、画素領域５０の左端にあるものを１番として、ｎ番目のものを３（ｎ）で示している。図２では、１本の信号配線３は、３個の副画素３５（３５ｒ、３５ｇ、３５ｂ）で共用されており、従来の構成のように、各副画素３５（３５ｒ、３５ｇ、３５ｂ）毎に独立した３本の信号配線３は設けられていない。この構成により、信号配線３の総本数は、３原色の場合は、従来の構成と比較して１／３の本数になる。
【００２６】
図２では、表示領域５０における画素３０の位置（座標）は、これに属する走査配線２の配線番号ｍと、信号配線３の配線番号ｎを用いて、３０（ｍ，ｎ）で示している。また、これを構成するＲ、Ｇ、Ｂの副画素３５（３５ｒ、３５ｇ、３５ｂ）の位置は、それぞれ３５ｒ（ｍ，ｎ）、３５ｇ（ｍ，ｎ）、３５ｂ（ｍ，ｎ）で示している。
【００２７】
図３、４は、実施の形態１の画素の構成を示す等価回路である。図３は、画素３０（ｍ，ｎ）で示される位置で、走査配線２がｍ番目で、信号配線３がｎ番目のものである。画素３０（ｍ，ｎ）は、３つの副画素３５ｒ（ｍ，ｎ）、３５ｇ（ｍ，ｎ）、３５ｂ（ｍ，ｎ）で構成される。図４は、画素３０（ｍ，ｎ＋１）で示される位置で、走査配線２がｍ番目で、信号配線３が隣のｎ＋１番目のものである。画素３０（ｍ，ｎ＋１）は、３つの副画素３５ｒ（ｍ，ｎ＋１）、３５ｇ（ｍ，ｎ＋１）、３５ｂ（ｍ，ｎ＋１）で構成される。表示領域５０における画素３０はデルタ配置である。図３、４から判るように、信号配線３が偶数、奇数番によって、画素３０の形状は、交互に上下対称に配置されているが、等価回路としては同一である。
【００２８】
高開口率化については、実施の形態１では、従来の構成と比較すると、走査配線２の総本数は３倍に増加するが、信号配線３の総本数は１／３になる。従来の構成の走査配線２と信号配線３の各総本数は、表示領域５０の形状（縦横比）にも依存するので、実施の形態1と、従来の構成のどちらが、配線の総本数が少なくなるかは表示装置１００によって異なる。
【００２９】
しかし、一般的に、モニタやテレビのような、表示領域５０が横長の形状であれば、横方向が走査配線２で、縦方向が信号配線３である場合が多い。しかも、３原色であれば、さらに横方向に副画素３５（３５ｒ、３５ｇ、３５ｂ）が並ぶのが通常なので、さらに信号配線３は、横方向の画素３０の数の３倍の総本数になる。
【００３０】
以上より、従来の構成では、信号配線３の総本数の方が、走査配線３の総本数よりも多い（３倍以上）場合が一般的である。したがって、実施の形態1の方が、従来の構成よりも配線の総本数が少なくでき、高開口率化に有利である。
【００３１】
また、低コスト化については、走査配線用駆動回路６０は、単純なシフトレジスタ構成で、順次、走査配線２にＴＦＴをＯＮ、ＯＦＦする電圧を供給する程度でよく、低コストである。
【００３２】
信号配線用駆動回路７０は、デジタルの画像データをアナログの信号電圧に変換するデジタル／アナログ（Ｄ／Ａ）変換回路や、画像データ（信号電圧）を一走査配線２毎に一斉に出力するためにの信号配線３の総本数分を保持する保持回路を有するので、走査配線用駆動回路６０よりも回路が複雑で高コストである。したがって、走査配線２の総本数は増加しても、信号配線３の総本数を少なくした方が、信号配線用駆動回路７０の個数、または信号配線用駆動回路７０の出力数を減らした方が低コスト化に有利である。
【００３３】
また、図２では、走査配線２と信号配線３が交差する領域Ｔには、各副画素３５（３５ｒ、３５ｇ、３５ｂ）が隣接し、それぞれにＴＦＴが設けられている。この領域Ｔの詳細について説明する。
【００３４】
図５は、図２の領域Ｔの画素構成を拡大して示す平面図である。走査配線２上には、図示していないが、全面に、ＳｉＮｘ，ＳｉＯｘ等の絶縁膜からなるゲート絶縁膜が設けられている。そして、走査配線２（２ｒ、２ｇ、２ｂ）の領域Ｔのゲート絶縁膜上に、ＴＦＴを構成する半導体膜４（４ｒ、４ｇ、４ｂ）が設けられている。各副画素３５（３５ｒ、３５ｇ、３５ｂ）の半導体膜４（４ｒ、４ｇ、４ｂ）は、略同一の大きさである。各画素電極７（７ｒ、７ｇ、７ｂ）に接続されるドレイン電極５（５ｒ、５ｇ、５ｂ）は、走査配線２（２ｒ、２ｇ、２ｂ）との寄生容量が略同一になるように構成されている。ここでは、各ドレイン電極５（５ｒ、５ｇ、５ｂ）は、３本の走査配線２（２ｒ、２ｇ、２ｂ）と重なる構成になっている。例えば、ドレイン電極５ｂは、走査配線２ｇと重ならなくても、副画素３５ｂは動作するが、寄生容量を略同一にするために、領域Ｃまで延在して走査配線２ｇと重ねている。
【００３５】
ドレイン電極５とゲート配線２との寄生容量を略同一にすることによって、ＴＦＴがＯＮからＯＦＦに変化した時に、寄生容量の影響による電荷の再分配による画素電極７（７ｒ、７ｇ、７ｂ）の電位変化量（フィードスルー）を略同一にすることができる。本構成によって、ＴＦＴがＯＦＦ時においても、各副画素３５（３５ｒ、３５ｇ、３５ｂ）は、同一画像データは略同一電位となり、すなわち略同一階調表示とすることができる。
【００３６】
また、走査配線２（２ｒ、２ｇ、２ｂ）も、信号配線３やドレイン電極５（５ｒ、５ｇ、５ｂ）との交差による重なり部分の面積が略同一構成をとりやすくなり、走査配線２（２ｒ、２ｇ、２ｂ）の寄生容量も略同一にしやすいので、ＴＦＴのＯＮ、ＯＦＦ信号遅延量も略同一にすることが容易になる。
【００３７】
または、各ドレイン電極５（５ｒ、５ｇ、５ｂ）と走査配線２（２ｒ、２ｇ、２ｂ）との重なり部分の面積が略同一構成であれば、寄生容量は略同一になる。例えば、ドレイン電極５ｂは、領域Ｃまで延在して走査配線２ｇと重ねなくても、ドレイン電極５ｂの幅を広くして、２本の走査配線２ｒ、２ｂとの寄生容量を略同一としてもよい。
【００３８】
次に、実施の形態１の動作、作用について詳述する。上述のように、実施の形態１では、各画素３０の３個の副画素３５に対して、１本の信号配線３が共用して使用されている。そのかわり、１本の信号配線３で、３個の副画素３５に画像信号を与えるために、１画素３０に３本の走査配線２（２ｒ、２ｇ、２ｂ）が必要であり、従来の構成の一走査配線２の選択時間内に、３個のＴＦＴをＯＮ、ＯＦＦするようになっている。すなわち、従来の構成の約３倍速で走査配線用駆動回路６０を駆動する必要がある。同時に、信号配線用駆動回路７０も、信号配線３に約３倍速で画像データを供給する必要がある。このため、各副画素３５（３５ｒ、３５ｇ、３５ｂ）のＴＦＴの選択時間（ＯＮ時間）が、従来の構成の約１／３になるため、ＴＦＴは従来の構成の約１／３の選択時間内に画素電極７（７ｒ、７ｇ、７ｂ）を所定の電位にする必要がある。
【００３９】
例えば、書き換え周波数（フレーム周波数）が６０Ｈｚでは、１６．７ｍｓを走査配線２の総本数で割った時間が、ＴＦＴの選択時間に略同一になる。小・中型パネル等のように、走査配線２の総本数が千本以下で少ない場合は、３倍速でも選択時間に比較的余裕があるので余り問題はない。しかし、大型パネル等で、走査配線２の総本数が、約千本以上と多くなる場合は、ＴＦＴの駆動能力が高いことが要求される。このために、半導体膜４にＴＦＴの駆動能力が大きいポリシリコンの使用や、ＴＦＴのサイズを大きくして駆動能力を大きくすることが必要になる。信号配線用駆動回路７０も、３倍速で駆動する必要があるが、単結晶シリコン、またはポリシリコンで形成された走査配線用駆動回路６０、信号配線用駆動回路７０であれば、アモルファスシリコンＴＦＴに比較して、１０倍から１０００倍の駆動能力があるので、殆ど問題はない。
【００４０】
高開口率化については、配線の総本数が少なくなっているので、カラーフィルタ基板２０に形成される走査配線２や信号配線３の両側の隙間からの光漏れに対し、これを防止する遮光膜（ブラックマトリクス）の総面積も大幅に小さくすることができる。
【００４１】
さらに、実施の形態１の特徴として、同じ総本数でも走査配線２を群になって並行して配置することで、カラーフィルタ基板２０に形成される走査配線２の隙間からの光漏れに対し、これを防止する走査配線用遮光膜の面積をさらに小さくできる効果がある。
【００４２】
この作用、効果を、図６の図５のＡ−Ａ断面図を用いて説明する。図６において、アレイ基板１０には、透明基板１上に走査配線２（２ｒ、２ｇ、２ｂ）と画素電極７（７ｒ、７ｂ）が形成されている。カラーフィルタ基板２０には、透明基板２１上に、走査配線２（２ｒ、２ｇ、２ｂ）の群の位置に対向して、走査配線用遮光膜２２が形成されている。なお、説明の簡略化のため、カラーフィルタや対向電極等は図示していない。アレイ基板１０とカラーフィルタ基板２０の隙間には液晶９０が封入されている。
【００４３】
ここで、走査配線２（２ｒ、２ｇ、２ｂ）の幅は同一幅Ｇとして、バックライト光Ｌに対して、斜め視野角方向の光漏れ防止と、アレイ基板１０と、カラーフィルタ基板２０との貼り合わせ誤差を考慮して、走査配線２の幅Ｇから走査配線用遮光膜２２を広げた片側幅Ｗとする。片側幅Ｗは、走査配線２の両側で略同一幅を必要とし、線対称とする。走査配線用遮光膜２２の両端は、画素電極７ｒ、７ｂに重なる位置まで広げる場合が一般的である。
【００４４】
ここで、走査配線２（２ｒ、２ｇ、２ｂ）を分離して配置する場合を考える。例えば、走査配線２ｇを分離して配置した場合、これに対応した走査配線用遮光膜２２の幅Ｘ１は、Ｘ１＝Ｇ＋２・Ｗとなる。したがって、３本の走査配線２（２ｒ、２ｇ、２ｂ）の合計では、単純に、これを３倍した幅３・Ｘ１が必要であり、３・Ｘ１＝３・（Ｇ+２・Ｗ）となる。
【００４５】
これに対して、走査配線２（２ｒ、２ｇ、２ｂ）を群になって並行して配置する場合は、走査配線用遮光膜２２の幅Ｘ２を、分離して配置する場合の合計幅３・Ｘ１より小さくすることができる。これについて、以下に説明する。
【００４６】
図６において、走査配線２（２ｒ、２ｇ、２ｂ）の間の隙間をＳとした場合、実施の形態１における走査配線用遮光膜２２の幅Ｘ２は、Ｘ２＝３・Ｇ+２・（Ｓ＋Ｗ）となる。分離した走査配線用遮光膜２２の幅３・Ｘ１との差である３・Ｘ１−Ｘ２は、３・Ｘ１−Ｘ２＝４・Ｗ−２・Ｓとなる。すなわち、この値が正であれば、走査配線２（２ｒ、２ｇ、２ｂ）を群として配置した方が、走査配線用遮光膜２２の幅を小さくできることになる。この条件３・Ｘ１≧Ｘ２となるのは、上式を書き直すと、２・Ｗ≧Ｓの場合である。
【００４７】
パターンの隙間Ｓは露光装置の解像度やエッチング精度に依存するが、一般に、２．５〜３．５μｍである。これに対して、斜め視野角方向の光漏れ防止と、アレイ基板１０と、カラーフィルタ基板２０との貼り合わせ誤差を考慮した、走査配線用遮光膜２２を広げた片側幅Ｗは、一般に５〜６μｍである。したがって、２・Ｗ≧Ｓの関係を充分に満たしているので、走査配線２（２ｒ、２ｇ、２ｂ）を群になって並行して配置する実施の形態１の構成の方が、走査配線２（２ｒ、２ｇ、２ｂ）を分離して配置するよりも開口率がさらに高くできる。
【００４８】
簡単に言えば、走査配線２（２ｒ、２ｇ、２ｂ）の１つの群において、両端にない中央の走査配線２ｂの斜め視野角方向の遮光については、両側の走査配線２ｒ、２ｇに対応した走査配線用遮光膜２２の内側の部分が、走査配線２ｒ、２ｇの斜め視野角方向の遮光機能だけでなく、走査配線２ｂの斜め視野角方向の遮光機能も有するからである。
【００４９】
実施の形態２．
実施の形態２は、副画素３５が保持容量Ｃｓを有する場合である。図７に示すように、隣接する副画素３５間の境界領域で、走査配線２が配置されない領域近傍に、走査配線２の配置される横方向に、保持容量Ｃｓを形成する共通配線（Ｃｓ配線）８を配置したものである。共通配線８は、走査配線２と同一層で同時形成する。
【００５０】
保持容量Ｃｓは、共通配線８と画素電極７が重なった領域で構成される。ここでは、共通配線８と画素電極７の間には、ゲート絶縁膜と保護膜の絶縁膜が存在する。実施の形態２では、走査配線２が配置されない副画素３５の境界領域に共通配線８を配置しているので、不透明な金属膜からなる共通配線８は、隣接する画素電極７間の隙間、または画素電極７と信号配線３との隙間からの光漏れを防止する遮光膜の機能も有する。よって、カラーフィルタ基板２０において、共通配線８に対応する位置には、遮光膜を形成する必要が必ずしもない利点がある。また、遮光膜を兼ねる共通配線８の幅は、アレイ基板１０上に形成するので、アレイ基板１０と、カラーフィルタ基板２０との貼り合わせ誤差を考慮する必要がなく、カラーフィルタ基板２０に遮光膜を形成する場合よりも面積を小さくできるため、開口率の向上を図ることができる。
【００５１】
なお、図７に示すように、信号配線３の下層全体に、共通配線８がゲート絶縁膜を介して配置されている領域がある。このため、共通配線８と信号配線３の短絡を防止するために、共通配線８は信号配線３の重なり面積を小さくしても良い。
【００５２】
実施の形態３．
実施の形態３では、図８に示すように、実施の形態２の構成に加えて、左右に隣接する副画素３５の間の境界領域において、信号配線２の配置される縦方向の領域にも、保持容量Ｃｓを形成するように、共通配線８を縦方向にも延在させて配置したものである。略同一の大きさの保持容量Ｃｓであれば、共通配線８と画素電極７の重なり幅は小さくできるので開口率が、実施の形態２よりも向上する。また、カラーフィルタ基板２０に形成する遮光膜は、信号配線３に対してはなくすことができ、走査配線２の群に対応した位置のみ形成する構成にすることもできる。
【００５３】
以上のように、共通配線８で、遮光膜の多くの面積をアレイ基板１０上に形成することができるので、実施の形態１、２よりも、さらに開口率の向上が図れる。
【００５４】
実施の形態４．
実施の形態４では、図９に示すように、副画素３５（３５ｒ、３５ｇ、３５ｂ）の形状を、六角形から一般的な四角形にして、デルタ配置にしたものである。ただし、通常のデルタ配置と異なるのは、実施の形態１〜３と同様に、３本の走査配線２（２ｒ、２ｇ、２ｂ）が群になって並行して配置されることと、３つの副画素３５（３５ｒ、３５ｇ、３５ｂ）で、１本の信号配線３が共用されている点である。
【００５５】
実施の形態４においても、実施の形態１〜３と同様に、画素３０の中心付近の、３本の走査配線２（２ｒ、２ｇ、２ｂ）と信号配線３が交差する領域Ｔ近傍に、ＴＦＴが配置されている。
【００５６】
図１０は、図９の領域Ｔの画素構成を拡大して示す平面図である。副画素３５（３５ｒ、３５ｇ、３５ｂ）の形状は四角形で、実施の形態１〜３と異なるが、図５と同様に、ドレイン電極５（５ｒ、５ｇ、５ｂ）は、３本の走査配線２（２ｒ、２ｇ、２ｂ）の全てと重なるように構成され、それぞれの寄生容量が略同一になるように構成されている。画素電極７（７ｒ、７ｇ、７ｂ）はコンタクトホール６（６ｒ、６ｇ、６ｂ）を介して、ドレイン電極５（５ｒ、５ｇ、５ｂ）に接続されている。実施の形態４は、実施の形態１と比較して、副画素３５（３５ｒ、３５ｇ、３５ｂ）の形状が異なる以外は、基本構成は同等である。
【００５７】
実施の形態５．
実施の形態５では、図１１に示すように、画素３０を６原色からなる６個の副画素３５（３５ｒ、３５ｇ、３５ｂ、３５ｙ、３５ｍ、３５ｃ）の構成としたものである。例えば、この６原色は、ＲＧＢにＹＭＣ（イエロー、マゼンタ、シアン）の３色を加えたものである。
【００５８】
画素３０は六角形であり、副画素３５は三角形をしている。また、画素３０の中央領域には、横方向に６本の走査配線２が群になって並行して配置されている。そして、信号配線３との交差部近傍に、ＴＦＴが配置される領域Ｔがある。１本の信号配線３は６個の画素３５で共用され、ジグザグ形状に配置されている。
【００５９】
図１２は、図１１の領域Ｔの画素構成を拡大して示す平面図である。６本の走査配線２（２ｒ、２ｇ、２ｂ、２ｙ、２ｍ、２ｃ）は、群になって並行して配置されている。走査配線２（２ｒ、２ｇ、２ｂ、２ｙ、２ｍ、２ｃ）上には、ＴＦＴの半導体膜４（４ｒ、４ｇ、４ｂ、４ｙ、４ｍ、４ｃ）が配置されている。各副画素３５（３５ｒ、３５ｇ、３５ｂ、３５ｙ、３５ｍ、３５ｃ）の画素電極７（７ｒ、７ｇ、７ｂ、７ｙ、７ｍ、７ｃ）は、コンタクトホール６（６ｒ、６ｇ、６ｂ、６ｙ、６ｍ、６ｃ）を介してドレイン電極５（５ｒ、５ｇ、５ｂ、５ｙ、５ｍ、５ｃ）に接続されている。
【００６０】
ここでは、各ドレイン電極５（５ｒ、５ｇ、５ｂ、５ｙ、５ｍ、５ｃ）は、３本の走査配線２に重なるように配置されている。すなわち、ドレイン電極５ｒ、５ｇ、５ｂは、それぞれ、３本の走査配線２ｒ、２ｇ、２ｂと重なり、ドレイン電極５ｙ、５ｍ、５ｃは、それぞれ、３本の走査配線２ｙ、２ｍ、２ｃと重なっている。６本の走査配線２に重ねる構成も可能であるが、寄生容量が増加するので、ここでは３本と重ねる構成としている。そして、走査配線２の方向の群の中央線に対して、上下対象な構成にしており、各ドレイン電極５の走査配線２との寄生容量は略同一にしている。
【００６１】
ここで、各ドレイン電極５と走査配線２との重なり本数は、それぞれ、３本としたが、寄生容量が略同一になる構成であれば、４〜６本とすることもできる。
【００６２】
実施の形態５では、画素３０が６個の副画素３５で構成され、６本の走査配線２と１本の信号配線３の構成である。従来の構成に比較して、駆動は６倍速となるが、信号配線２の総本数は１／６にできるので、高価な信号配線用駆動回路７０の個数、または出力数を大幅に削減でき、低コスト化できる。
【００６３】
以上の実施の形態では、副画素３５の形状が、三角、四角、六角形の多角形の場合を示したが、円、楕円等の任意の形状にすることもできる。
【００６４】
また、以上の実施の形態では、ＴＦＴは、チャネルエッチ逆スタガ型の場合を示したが、エッチストッパ逆スタガ型、トップゲート型等とすることもできる。
【００６５】
また、以上の実施の形態では、駆動回路がＣＯＧ実装の場合を示したが、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）実装や、画素のＴＦＴ形成と同時にアレイ基板上に駆動回路をポリシリコン等のＴＦＴで形成した表示装置にも適用できる。
【００６６】
また、以上の実施の形態では、表示装置として、表示媒体に液晶を使用した液晶表示装置の場合を示したが、エレクトロルミネセンスを使用した表示装置や、微粒子や油滴等を使用した一般に電子ペーパーと呼ばれる表示装置にも適用できる。
【符号の説明】
【００６７】
１  透明基板
２、２ｒ、２ｇ、２ｂ、２ｙ、２ｍ、２ｃ  走査配線
３  信号配線
４、４ｒ、４ｇ、４ｂ、４ｙ、４ｍ、４ｃ  半導体膜
５、５ｒ、５ｇ、５ｂ、５ｙ、５ｍ、５ｃ  ドレイン電極
６、６ｒ、６ｇ、６ｂ、６ｙ、６ｍ、６ｃ  コンタクトホール
７、７ｒ、７ｇ、７ｂ、７ｙ、７ｍ、７ｃ  画素電極
１０  アレイ基板
２０  カラーフィルタ基板
２２  走査配線用遮光膜
３０、３０ｒ、３０ｇ、３０ｂ  画素
３５、３５ｒ、３５ｇ、３５ｂ、３５ｙ、３５m、３５c  副画素
５０  表示領域
５５  額縁領域
６０  走査配線用駆動回路
７０  信号配線用駆動回路
８０、８５  フレキシブル基板
９０  液晶
１００  液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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