(57)【要約】【課題】積層型半導体装置における全ての半導体チップのテストを行うにあたり、テスト装置側でチップ選択端子に対して割り当てるべき端子数を削減する。【解決手段】集積型半導体装置１００のチップ２００において、制御信号出力部２１０は、制御信号入力端子３０２Ａからの外部制御信号ＴＲＧＩの入力に応じて、チップ識別子保持部２５０に対してチップ識別子の保持を指示する。チップ識別子保持部２５０は指示に応じて、アドレス入力端子３０３Ａから入力されるチップ識別子の値を保持する。また、チップ識別子の保持タイミングを指示した後の所定タイミングで次段チップ制御信号ＴＲＧＯを出力する。次段チップ制御信号ＴＲＧＯは、次段のチップ２００が制御信号入力端子３０２Ａから外部制御信号ＴＲＧＩとして入力する。【選択図】図１
2011258266.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を識別するための半導体識別子を保持する半導体識別子保持部と、
外部からの半導体識別子の保持の指示を受けてから所定時間を経過したタイミングで、当該半導体装置の次段に接続される次段半導体装置に対して半導体識別子の保持の指示を行うとともに、前記外部からの半導体識別子の保持の指示を受けてから前記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、外部から入力される半導体識別子を前記半導体識別子保持部に保持させる制御部と
を具備する半導体装置。
【請求項２】
半導体装置を選択して制御するために前記半導体識別子ごとに対応付けられて入力される複数の半導体装置選択信号のうち前記半導体識別子保持部が保持する前記半導体識別子に対応する半導体装置選択信号が有効となっている場合に内部の回路を動作可能な状態とする信号選択部をさらに具備する請求項１記載の半導体装置。
【請求項３】
前記制御部は、前記外部からの半導体識別子の保持の指示が停止されてから所定時間を経過したタイミングで前記次段半導体装置に対する半導体識別子の保持の指示を停止するとともに、前記外部からの半導体識別子の保持の指示が停止されてから前記次段半導体装置に対する半導体識別子の保持の指示を停止するまでの間の所定タイミングにおいて、前記半導体識別子保持部にこれまで保持されていた半導体識別子を初期化する請求項１記載の半導体装置。
【請求項４】
前記制御部は、半導体識別子の保持を指示する保持コマンドの入力に応じて、当該保持コマンドを入力してから所定時間を経過したタイミングで前記次段半導体装置に対して半導体識別子の保持の指示を行うとともに、前記保持コマンドが入力されてから前記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、前記半導体識別子を前記半導体識別子保持部に保持させる請求項１記載の半導体装置。
【請求項５】
当該半導体装置に対応して固定された固定半導体識別子を保持する固定半導体識別子保持部をさらに具備し、
前記制御部は、半導体装置を選択して制御するために半導体識別子ごとに対応付けられて入力される複数の半導体装置選択信号のうち前記固定半導体識別子と一致する半導体識別子に対応する半導体装置選択信号が有効となっている場合にのみ、前記次段半導体装置に対して半導体識別子の保持の指示を行うとともに、前記半導体識別子を前記半導体識別子保持部に保持させる
請求項４記載の半導体装置。
【請求項６】
前記制御部は、前記半導体識別子の初期化を指示する初期化コマンドの入力に応じたタイミングで、当該半導体装置の前段に接続される半導体装置に対して半導体識別子の初期化の指示を行う請求項４記載の半導体装置。
【請求項７】
前記制御部は、前記次段半導体装置からの半導体識別子の初期化の指示に応じて、前記前段に接続される半導体装置に対して半導体識別子の初期化の指示を行う請求項６記載の半導体装置。
【請求項８】
前記制御部は、前記保持コマンドの入力に応じて前記次段半導体装置に対して半導体識別子の保持の指示を行っている状態の下で、前記半導体識別子の初期化の指示を受けた場合には、当該半導体識別子の初期化の指示を受けてから所定時間を経過したタイミングで前記次段半導体装置に対する半導体識別子の保持の指示を停止するとともに、前記半導体識別子の初期化の指示を受けてから前記次段半導体装置に対する半導体識別子の保持の指示を停止するまでの間の所定タイミングにおいて、前記半導体識別子保持部にこれまで保持されていた半導体識別子を初期化する請求項７記載の半導体装置。
【請求項９】
複数の半導体装置を具備し、
前記半導体装置は、
半導体装置を識別するための半導体識別子を保持する半導体識別子保持部と、
外部からの半導体識別子の保持の指示を受けてから所定時間を経過したタイミングで、当該半導体装置の次段に接続される次段半導体装置に対して半導体識別子の保持の指示を行うとともに、前記外部からの半導体識別子の保持の指示を受けてから前記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、外部から前記複数の半導体装置の全てに対して並列に入力される半導体識別子を前記半導体識別子保持部に保持させる制御部と
を具備する集積型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および集積型半導体装置に関し、特に、製造時におけるテストに対応した回路構成を有する半導体装置および集積型半導体装置に関する。
【背景技術】
【０００２】
集積型半導体装置として、半導体チップを積層して形成される積層型半導体装置などにおいては、半導体チップを個別に制御するために複数のチップ選択端子が設けられる。これらのチップ選択端子は、積層される半導体チップに応じた数が設けられる仕様となっている場合が多い。そのため、チップ選択端子の数は半導体チップの積層数の増加に伴って増やす必要が生じる。
【０００３】
半導体装置に複数設けられたチップ選択端子の何れを使用するのかという点に関しては、次のような従来技術が知られている。すなわち、各チップに固有のチップＩＤを持たせたうえでヒューズトリミングを行うことにより、各チップを個別に制御しようというものである（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１２２８２３号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来技術は、一旦チップＩＤが割り振られるとチップＩＤとチップ選択端子の関係は常に固定となる。それゆえ、例えば製造段階における積層型半導体装置のテスト時において次のような問題を招く。積層型半導体装置のテスト時においては、積層されたチップ半導体装置の各々を対象にして測定を行う。この場合、テスト装置には、チップ選択のためにチップ選択端子と同数の端子が必要になる。積層型半導体装置の量産性を考慮すると、１つのテスト装置によってできるだけ多くの数の積層型半導体装置を同時にテストすることが必要になる。しかし、テスト装置が備える端子数は有限であるため、同時にテストを行う積層型半導体装置の数を増加しようとすれば、１つの積層型半導体装置に対して割り当て可能なテスト装置の端子数を減らさざるを得ない。そのため、例えばテスト時において、テスト装置側で全てのチップ選択端子に端子を割り当てることが困難な状況となる場合がある。しかし、チップ選択端子に割り当てる端子数を制限した場合には、積層型半導体装置における全ての半導体チップを測定できなくなるという問題が生じる。例えば、チップ選択端子に割り当てるテスト装置側の端子が１つに制限されたとする。複数のチップ選択端子の各々は、積層型半導体装置における半導体チップの各々に対応して設けられている。したがって、テスト装置は、上記の割当てが行われた端子と接続されたチップ選択端子に対応する１つの半導体チップのみしか制御できない。すなわち、この１つの半導体チップしかテストを行うことができないという問題を有する。
【０００６】
そこで本願発明は、集積型半導体装置における全ての半導体チップのテストを行うことを前提としたうえで、テスト装置側でチップ選択端子に割り当てる端子数を削減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、半導体装置を識別するための半導体識別子を保持する半導体識別子保持部と、外部からの半導体識別子の保持の指示を受けてから所定時間を経過したタイミングで、当該半導体装置の次段に接続される次段半導体装置に対して半導体識別子の保持の指示を行うとともに、上記外部からの半導体識別子の保持の指示を受けてから上記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、外部から入力される半導体識別子を上記半導体識別子保持部に保持させる制御部とを具備する半導体装置である。これにより、外部からの半導体識別子の保持の指示に応じて半導体識別子を保持するとともに、次段の半導体装置に対して半導体識別子の保持を指示するという作用をもたらす。
【０００８】
また、この第１の側面において、半導体装置を選択して制御するために上記半導体識別子ごとに対応付けられて入力される複数の半導体装置選択信号のうち上記半導体識別子保持部が保持する上記半導体識別子に対応する半導体装置選択信号が有効となっている場合に内部の回路を動作可能な状態とする信号選択部をさらに具備してもよい。これにより、半導体識別子保持部が保持した半導体識別子が付されたものとして半導体装置が動作するという作用をもたらす。
【０００９】
また、この第１の側面において、上記制御部は、上記外部からの半導体識別子の保持の指示が停止されてから所定時間を経過したタイミングで上記次段半導体装置に対する半導体識別子の保持の指示を停止するとともに、上記外部からの半導体識別子の保持の指示が停止されてから上記次段半導体装置に対する半導体識別子の保持の指示を停止するまでの間の所定タイミングにおいて、上記半導体識別子保持部にこれまで保持されていた半導体識別子を初期化してもよい。これにより、外部からの半導体識別子の保持の指示の停止に応じて半導体識別子を初期化するとともに、次段の半導体装置に対して半導体識別子の初期化を指示するという作用をもたらす。
【００１０】
また、この第１の側面において、上記制御部は、半導体識別子の保持を指示する保持コマンドの入力に応じて、当該保持コマンドを入力してから所定時間を経過したタイミングで上記次段半導体装置に対して半導体識別子の保持の指示を行うとともに、上記保持コマンドが入力されてから上記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、上記半導体識別子を上記半導体識別子保持部に保持させてもよい。これにより、保持コマンドに応答して半導体識別子を保持するとともに、次段の半導体装置に対して半導体識別子の保持を指示するという作用をもたらす。
【００１１】
また、この第１の側面において、当該半導体装置に対応して固定された固定半導体識別子を保持する固定半導体識別子保持部をさらに具備し、前記制御部は、半導体装置を選択して制御するために半導体識別子ごとに対応付けられて入力される複数の半導体装置選択信号のうち前記固定半導体識別子と一致する半導体識別子に対応する半導体装置選択信号が有効となっている場合にのみ、前記次段半導体装置に対して半導体識別子の保持の指示を行うとともに、前記半導体識別子を前記半導体識別子保持部に保持させてもよい。これにより、順次接続された半導体装置のうち、固定半導体識別子と一致する半導体識別子に対応する半導体装置選択信号が有効となっている半導体装置により、保持コマンドに応答した動作を実行するという作用をもたらす。
【００１２】
また、この第１の側面において、上記制御部は、上記半導体識別子の初期化を指示する初期化コマンドの入力に応じたタイミングで、当該半導体装置の前段に接続される半導体装置に対して半導体識別子の初期化の指示を行ってもよい。これにより、順次接続された半導体装置の後段から前段にかけて半導体識別子の初期化の指示を伝達するという作用をもたらす。これにより、初期化コマンドに応答して前段の半導体装置に対して導体識別子の初期化の指示を行うという作用をもたらす。
【００１３】
また、この第１の側面において、上記制御部は、上記次段半導体装置からの半導体識別子の初期化の指示に応じて、上記前段に接続される半導体装置に対して半導体識別子の初期化の指示を行ってもよい。これにより、順次接続された半導体装置の後段から前段にかけて半導体識別子の初期化の指示を伝達するという作用をもたらす。
【００１４】
また、この第１の側面において、上記制御部は、上記保持コマンドの入力に応じて上記次段半導体装置に対して半導体識別子の保持の指示を行っている状態の下で、上記半導体識別子の初期化の指示を受けた場合には、当該半導体識別子の初期化の指示を受けてから所定時間を経過したタイミングで上記次段半導体装置に対する半導体識別子の保持の指示を停止するとともに、上記半導体識別子の初期化の指示を受けてから上記次段半導体装置に対する半導体識別子の保持の指示を停止するまでの間の所定タイミングにおいて、上記半導体識別子保持部にこれまで保持されていた半導体識別子を初期化してもよい。これにより、保持コマンドに応答した動作を実行した半導体装置が、初期化コマンドに応答した動作を実行するという作用をもたらす。
【００１５】
また、本発明の第２の側面は、複数の半導体装置を具備し、上記半導体装置は、半導体装置を識別するための半導体識別子を保持する半導体識別子保持部と、外部からの半導体識別子の保持の指示を受けてから所定時間を経過したタイミングで、当該半導体装置の次段に接続される次段半導体装置に対して半導体識別子の保持の指示を行うとともに、上記外部からの半導体識別子の保持の指示を受けてから上記次段半導体装置に対して半導体識別子の保持の指示を行うまでの間の所定タイミングにおいて、外部から上記複数の半導体装置の全てに対して並列に入力される半導体識別子を上記半導体識別子保持部に保持させる制御部とを具備する集積型半導体装置である。これにより、集積型半導体装置の各半導体装置は、外部からの半導体識別子の保持の指示に応じて半導体識別子を保持するとともに、次段の半導体装置に対して半導体識別子の保持を指示するという作用をもたらす。
【発明の効果】
【００１６】
本発明によれば、外部から入力される半導体識別子指示信号が示す半導体識別子に応じて、集積型半導体装置を構成する半導体装置の各々に対して任意の半導体識別子を設定可能になる。これに伴い、テスト装置側においては、１つの半導体識別子により各半導体装置を制御することが可能になる。これにより、集積型半導体装置における全ての半導体チップのテストを行う前提の下で、テスト装置側でチップ選択端子に対して割り当てるべき端子数を削減することができるという効果を奏し得る。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態における集積型半導体装置１００の構成例を示す図である。
【図２】第１の実施の形態における集積型半導体装置１００を積層型とした場合の構成例を示す図である。
【図３】第１の実施の形態における集積型半導体装置１００のテスト環境例を示す図である。
【図４】第１の実施の形態における第０チップ２００−０乃至第３チップ２００−３のチップ識別子設定に対応した動作例を示す図である。
【図５】第１の実施の形態における第０チップ２００−０乃至第３チップ２００−３のチップ識別子の初期化に対応した動作例を示す図である。
【図６】本発明の第２の実施の形態における集積型半導体装置１００の構成例を示す図である。
【図７】第２の実施の形態における集積型半導体装置１００を積層型とした場合の構成例を示す図である。
【図８】第２の実施の形態における集積型半導体装置１００のテスト環境例を示す図である。
【図９】第２の実施の形態における第０チップ２００−０乃至第３チップ２００−３のチップ識別子設定に対応した動作例を示す図である。
【図１０】第２の実施の形態における第０チップ２００−０乃至第３チップ２００−３のチップ識別子の初期化に対応した動作例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（１つのチップ選択端子からの信号入力のもとで積層型半導体装置の各チップをテスト可能とする構成：テスト装置からチップ識別子設定を指示する外部制御信号を入力する例）
２．第２の実施の形態（１つのチップ選択端子からの信号入力のもとで積層型半導体装置の各チップをテスト可能とする構成：テスト装置からチップ識別子設定のためのコマンドを入力する例）
【００１９】
＜１．第１の実施の形態＞
［集積型半導体装置の構成例］
図１は、本発明の第１の実施の形態における集積型半導体装置１００の構成例を模式的に示している。集積型半導体装置１００は、第０チップ２００−０乃至第Ｎチップ２００−Ｎとして示される（Ｎ＋１）個のチップ２００を備える。この図では、前段から後段にかけて第０チップ２００−０乃至第Ｎチップ２００−Ｎを多段接続するようにして形成されている。第０チップ２００−０乃至第Ｎチップ２００−Ｎの各々は、個々に独立した半導体装置であり、それぞれが同じプロセスにより製造されることで同一の構造を有している。チップ２００が有する機能としては特に限定されないが、本発明の実施の形態においては、例えばＤＲＡＭ（Dynamic Random Access Memory）を想定する。
【００２０】
１つのチップ２００の構成例は、図１における第０チップ２００−０において示されている。チップ２００は、まず、次の端子を備える。すなわち、（Ｎ＋１）個のチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎと、（Ｎ＋１）個のチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−Ｎとを備える。チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎとチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−Ｎとの各々は対となる関係を有し、内部で相互に接続されている。また、１つのチップ２００−ｎのチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−Ｎは、それぞれ、次段のチップ２００−（ｎ＋１）のチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎと相互に接続されるようになっている。
【００２１】
また、チップ２００は、一対の制御信号入力端子３０２Ａおよび制御信号出力端子３０２Ｂを備える。１つのチップ２００−ｎの制御信号出力端子３０２Ｂは、次段のチップ２００−（ｎ＋１）の制御信号入力端子３０２Ａと接続されるようになっている。
【００２２】
また、チップ２００は、一対のアドレス入力端子３０３Ａおよびアドレス出力端子３０３Ｂを備える。チップ２００において、アドレス入力端子３０３Ａとアドレス出力端子３０３Ｂは内部で相互に接続されている。また、１つのチップ２００−ｎのアドレス出力端子３０３Ｂは、次段のチップ２００−（ｎ＋１）のアドレス入力端子３０３Ａと接続される。これにより、初段の第０チップ２００−０から入力されたアドレスＡＤＲの信号は、第０チップ２００−０乃至第Ｎチップ２００−Ｎの各々に対して並列に供給されることになる。
【００２３】
また、チップ２００は、一対のコマンド入力端子３０４Ａおよびコマンド出力端子３０４Ｂを備える。コマンド入力端子３０４Ａとコマンド出力端子３０４Ｂも内部にて相互に接続されており、１つのチップ２００−ｎのコマンド出力端子３０４Ｂは、次段のチップ２００−（ｎ＋１）のコマンド入力端子３０４Ａと接続される。これにより、初段の第０チップ２００−０から入力されたコマンドＣＭＤの信号は、第０チップ２００−０乃至第Ｎチップ２００−Ｎの各々に対して並列に供給される。
【００２４】
また、チップ２００は、一対のクロック入力端子３０５Ａおよびクロック出力端子３０５Ｂを備える。クロック入力端子３０５Ａとクロック出力端子３０５Ｂも内部にて相互に接続されており、１つのチップ２００−ｎのクロック出力端子３０５Ｂは、次段のチップ２００−（ｎ＋１）のクロック入力端子３０５Ａと接続される。これにより、初段の第０チップ２００−０から入力されたクロックＣＬＫも、第０チップ２００−０乃至第Ｎチップ２００−Ｎの各々に対して並列に供給される。
【００２５】
また、チップ２００は、その内部において制御信号出力部２１０、チップ識別子保持部２５０、信号選択部２６０および内部回路２９０を備える。制御信号出力部２１０は、テスト時において制御信号入力端子３０２Ａを介して外部から入力される外部制御信号ＴＲＧＩの入力に応じて、次段チップ制御信号ＴＲＧＯを生成して制御信号出力端子３０２Ｂから出力する部位である。次段チップ制御信号ＴＲＧＯの出力タイミングは、例えばクロックＣＬＫに同期して設定される。この次段チップ制御信号ＴＲＧＯは、次段のチップ２００の制御信号入力端子３０２Ａから外部制御信号ＴＲＧＩとして入力される。なお、外部制御信号ＴＲＧＩは、チップ２００に対してチップ識別子の設定を指示するための信号として機能する。また、制御信号出力部２１０は、例えばチップ識別子保持制御信号ＲＥＧＥＮと上記次段チップ制御信号ＴＲＧＯにより、チップ識別子保持部２５０がチップ識別子を保持して出力するタイミングについての制御も実行する。制御信号出力部２１０は、特許請求の範囲に記載の制御部の一例である。
【００２６】
集積型半導体装置のテスト時においては、例えばテスト装置からアドレスＡＤＲの信号がアドレス入力端子３０３Ａに対して入力される。チップ識別子保持部２５０は、このアドレスＡＤＲとして、設定すべきチップ識別子の値を示す信号が入力されたことに応じて、この信号が示すチップ識別子の値を保持する部位である。チップ識別子保持部２５０は、保持したチップ識別子の値を設定チップ識別子ＨＬＤＩＤとして出力する。なお、チップ識別子保持部２５０は、特許請求の範囲に記載の半導体識別子保持部の一例である。
【００２７】
なお、アドレスＡＤＲとして入力されるチップ識別子は、（Ｎ＋１）個の第０チップ２００−０乃至第Ｎチップ２００−Ｎに対して割り当てたチップ識別子におけるものの何れか１つとなる。具体例として、（Ｎ＋１）個の第０チップ２００−０乃至第Ｎチップ２００−Ｎに対して割り当てるべきチップ識別子（ＩＤ）の範囲を「０」乃至「Ｎ」とする。この場合、アドレスＡＤＲとして入力されるチップ識別子は、「０」乃至「Ｎ」のうちの何れかとなる。また、チップ識別子を保持するための動作タイミングは、クロックＣＬＫおよび制御信号出力部２１０にて生成された次段チップ制御信号ＴＲＧＯにより設定される。
【００２８】
本発明の実施の形態におけるチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎは、それぞれ、チップ識別子「０」乃至「Ｎ」に対応するものとして設けられている。チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎの各々に対しては、チップ選択信号ＣＳ−０乃至ＣＳ−Ｎが入力される。信号選択部２６０は、チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎから入力されるチップ選択信号ＣＳ−０乃至ＣＳ−Ｎのうちから１つを選択する部位である。信号選択部２６０は、チップ識別子保持部２５０が出力する設定チップ識別子ＨＬＤＩＤを選択制御信号として入力する。すなわち、設定チップ識別子ＨＬＤＩＤが示すチップ識別子の値に対応するチップ選択信号入力端子３０１Ａからのチップ選択信号ＣＳ−ｎを選択するように動作する。
【００２９】
内部回路２９０は、チップ２００において通常動作時に対応して動作する回路部位を一括して示している。テスト時においては、この内部回路２９０がテスト対象となる。例えば、前述のようにしてチップ２００がＤＲＡＭである場合、内部回路２９０は、メモリアレイおよびその周辺回路を備えて形成されるものとなる。この場合における内部回路２９０内のメモリアレイに対するアクセスは、例えばコマンド入力端子３０４Ａから入力されるリード、ライトなどのコマンドＣＭＤに応じて実行される。また、その動作タイミングは、クロックＣＬＫにしたがったものとなる。さらに、内部回路２９０は、信号選択部２６０から有効なチップ選択信号ＣＳが入力されている状態のときに、コマンドＣＭＤの入力に応答した動作が可能なアクティブ状態となる。チップ選択信号ＣＳが入力されていない状態では、内部回路２９０は例えばコマンドＣＭＤの入力を受け付けない非アクティブの状態となる。信号選択部２６０は、特許請求の範囲に記載の信号選択部の一例である。
【００３０】
なお、例えば内部回路２９０がＤＲＡＭである場合、コマンドに対応する入出力端子として、例えば実際には、クロックイネーブル信号、行アドレスストローブ信号、列アドレスストローブ信号、および、ライトイネーブル信号などの複数の信号が設けられる。ここでは、説明を簡単で分かりやすくすることの便宜上、上記した各端子についてはコマンド入力端子３０４Ａおよびコマンド出力端子３０４Ｂとして一括して示している。また、アドレスに関しても、実際には複数の入出力端子が設けられるが、ここでは、アドレス入力端子３０３Ａおよびアドレス出力端子３０３Ｂとして一括して示している。さらに、実際のチップ２００においてはデータの入出力端子も設けられるが、ここではその図示については省略している。
【００３１】
［積層型による集積型半導体装置の構成例］
本発明の実施の形態における集積型半導体装置１００は、実際にはチップ２００を積層した積層型としての構造とすることができる。そこで、図２に、積層型による集積型半導体装置１００の構成例を示す。また、この図の第０チップ２００−０においては、図１に示した制御信号出力部２１０、チップ識別子保持部２５０および信号選択部２６０についての具体的な構成例が示される。また、この図においては、通常動作時において使用される固定チップ識別子格納部２７０も示されている。また、図２においては、図示の便宜上、集積型半導体装置１００は４個の第０チップ２００−０乃至第３チップ２００−３から成る例を示している。また、内部回路２９０の図示も省略している。
【００３２】
図２に示すようにして、積層型の集積型半導体装置１００においては、最下段から最上段にかけて、第０チップ２００−０、第１チップ２００−１、第１チップ２００−２、第３チップ２００−３の順で積層されている。
【００３３】
そのうえで、チップ２００の各々は、その下面側にチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−３、制御信号入力端子３０２Ａ、アドレス入力端子３０３Ａ、コマンド入力端子３０４Ａおよびクロック入力端子３０５Ａが設けられる。また、その上面側にチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−３、制御信号出力端子３０２Ｂ、アドレス出力端子３０３Ｂ、コマンド出力端子３０４Ｂおよびクロック出力端子３０５Ｂが設けられる。実際において、これらの端子は、例えばマイクロバンプなどとして形成される。
【００３４】
また、チップ２００において、上面と下面において対となる端子（マイクロバンプ）は平面方向において同じ位置に配置されるようにして設けられる。これにより、上下において隣接するチップ２００においては、下段のチップ２００の上面に配置される各端子と、上段のチップ２００の下面において配置される対の関係にある端子とが接触するようにして接続される。すなわち、下段のチップ２００の上面に配置されるチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−３は、それぞれ、その上段のチップ２００の下面に配置されるチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−３と接触して接続される。また、下段のチップ２００の上面に配置される制御信号出力端子３０２Ｂは、その上段のチップ２００の下面に配置される制御信号入力端子３０２Ａと接触して接続される。また、下段のチップ２００の上面に配置されるアドレス出力端子３０３Ｂは、その上段のチップ２００の下面に配置されるアドレス入力端子３０３Ａと接触して接続される。また、下段のチップ２００の上面に配置されるコマンド出力端子３０４Ｂは、その上段のチップ２００の下面に配置されるコマンド入力端子３０４Ａと接触して接続される。また、下段のチップ２００の上面に配置されるクロック出力端子３０５Ｂは、その上段のチップ２００の下面に配置されるクロック入力端子３０５Ａと接触して接続される。
【００３５】
また、チップ２００内部において、チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎとチップ選択信号出力端子３０１Ｂ−０乃至３０１Ｂ−Ｎの各々を接続する信号線は、貫通電極として形成される。この貫通電極は、ＴＳＶ（Through-Silicon Via）ともいわれる。同様に、チップ２００内部においてアドレス入力端子３０３Ａとアドレス出力端子３０３Ｂとを接続する信号線も貫通電極として形成される。また、コマンド入力端子３０４Ａとコマンド出力端子３０４Ｂとを接続する信号線、および、クロック入力端子３０５Ａとクロック出力端子３０５Ｂとを接続する信号線も、それぞれ貫通電極として形成される。
【００３６】
次に、図２において示される制御信号出力部２１０、チップ識別子保持部２５０および信号選択部２６０の構成について説明する。第１の実施の形態の制御信号出力部２１０は、その内部において外部制御信号対応出力部２２０のみを備える。この外部制御信号対応出力部２２０は、制御信号入力回路２２１、排他的否定論理和ゲート２２２、インバータ２２３および制御信号出力回路２２４を備える。
【００３７】
制御信号入力回路２２１は、制御信号入力端子３０２Ａからの外部制御信号ＴＲＧＩを入力して、クロックＣＬＫの立ち上がりタイミングでラッチして出力する。排他的否定論理和ゲート２２２は、制御信号入力回路２２１の出力とインバータ２２３の出力との排他的否定論理和を出力する。排他的否定論理和ゲート２２２の出力は、チップ識別子保持制御信号ＲＥＧＥＮとして、チップ識別子保持部２５０におけるチップ識別子レジスタ２５２のイネーブル端子に入力される。
【００３８】
制御信号出力回路２２４は、制御信号入力回路２２１から出力される信号を入力して、クロックＣＬＫの立ち下がりタイミングでラッチして出力する。この制御信号出力回路２２４の出力が次段チップ制御信号ＴＲＧＯとして、制御信号出力端子３０２Ｂから出力される。また、この制御信号出力回路２２４の出力は、インバータ２２３に対して入力される。また、チップ識別子保持部２５０におけるセレクタ２５３のセレクタ制御信号として入力される。
【００３９】
チップ識別子保持部２５０は、アドレス入力回路２５１、チップ識別子レジスタ２５２およびセレクタ２５３から成る。アドレス入力回路２５１は、アドレス入力端子３０３ＡからアドレスＡＤＲとして供給される、設定すべきチップ識別子を示す信号を入力し、クロックＣＬＫの立ち上がりタイミングでラッチして出力する部位である。
【００４０】
なお、アドレスＡＤＲの信号は、例えば実際においては所定のビット数から成る。具体的に、図２の例のようにしてチップ２００が４個とされて、チップ識別子として「０」乃至「３」の数値範囲を取り得る場合には、２ビットが最小限必要であることになる。これに応じて、チップ識別子保持部２５０の各回路も、２ビット以上の所定ビット数に対応した処理を実行するように構成される。
【００４１】
チップ識別子レジスタ２５２は、イネーブル端子に入力されるチップ識別子保持制御信号ＲＥＧＥＮがイネーブル状態を示す「Ｈ」のときに、アドレス入力回路２５１から出力されるチップ識別子の値を保持する部位である。
【００４２】
セレクタ２５３は、チップ識別子レジスタ２５２の出力であるレジスタ値ＲＥＧと固定チップ識別子格納部２７０の出力のうちの何れか一方を、制御信号出力回路２２４から出力される選択制御信号に応じて選択して設定チップ識別子ＨＬＤＩＤとして出力する。このセレクタ２５３は、選択制御信号が「Ｈ」のときにレジスタ値ＲＥＧを選択し、「Ｌ」のときに固定チップ識別子格納部２７０が出力する固定識別子の値を選択するようにされている。
【００４３】
固定チップ識別子格納部２７０は、そのチップに予め付与された固定のチップ識別子（固定チップ識別子）を格納している。この固定チップ識別子は、例えば通常動作時におけるチップ選択に使用することができる。ここでは、固定チップ識別子は、第０チップ２００−０乃至第３チップ２００−３に対して次のようにして付与しているものとする。すなわち、第０チップ２００−０には固定チップ識別子の値として「０」を付与し、第１チップ２００−１には固定チップ識別子の値として「１」を付与する。また、第２チップ２００−２には固定チップ識別子の値として「２」を付与し、第３チップ２００−３には固定チップ識別子の値として「３」を付与する。なお、固定チップ識別子格納部２７０は、特許請求の範囲に記載の固定半導体識別子保持部の一例である。
【００４４】
信号選択部２６０は、例えば図示するようにして１つのセレクタ２６０ａにより構成される。この図におけるセレクタ２６０ａは、例えば４つの入力端子を有し、各入力端子に対して、チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−３と接続される４本の信号線が接続される。セレクタ２６０ａは、選択制御信号として入力される設定チップ識別子ＨＬＤＩＤが「０」の場合には、チップ選択信号入力端子３０１Ａ−０に接続される信号線を選択する。同様にして、設定チップ識別子ＨＬＤＩＤが「１」乃至「３」の値を示す場合には、それぞれ、チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−３に接続される信号線を選択する。そして、選択した信号線に対して出力されているチップ選択信号ＣＳを、その内部回路２９０（図２においては図示せず）に対して出力する。この図２において示される第０チップ２００−０と同一の構成を、残る他の第１チップ２００−１乃至第３チップ２００−３も有する。
【００４５】
［集積型半導体装置のテスト環境例］
図３は、本発明の第１の実施の形態における集積型半導体装置１００のテスト環境を示している。この図においても、図２と同様に、集積型半導体装置１００は第０チップ２００−０乃至第３チップ２００−３の４つの半導体チップの積層により構成される例を示している。なお、ここでいうテストとは、例えば集積型半導体装置１００の製造段階において、集積型半導体装置１００の品質、性能などを検査、測定することをいう。
【００４６】
この図３に示されるようにして、集積型半導体装置１００のテスト環境としては、まず、集積型半導体装置１００における最下段の第０チップ２００−０の下面側に対して、ロジック４００としてのチップが積層されるようにして取り付けられる。ロジック４００は、通常動作時において集積型半導体装置１００における各チップ２００を制御する部位であり、その制御は、内部回路４２０が実行する。また、ロジック４００の下面側にはパッケージ基板５００が取り付けられる。例えば、製品としては、集積型半導体装置１００、ロジック４００およびパッケージ基板５００が一体化されたものとなる。また、パッケージ基板５００の下面側においては、テスト装置６００から引き出される信号線に対応した６つの端子５０１乃至５０６が配置される。
【００４７】
ロジック４００の上面においては、第０チップ２００−０の下面に配置される端子ごとに対応した複数の端子４０１が設けられている。すなわち、チップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−Ｎのそれぞれに対応する端子４０１が設けられる。また、制御信号入力端子３０２Ａ、アドレス入力端子３０３Ａ、コマンド入力端子３０４Ａおよびクロック入力端子３０５Ａのそれぞれに対応する端子４０１が設けられる。また、ロジック４００の上面において、上記端子４０１の配置位置よりも外周側の部位には、例えば６つのパッド４０２乃至４０７が配置される。これら６つのパッドは、それぞれ、パッケージ基板５００の端子５０１乃至５０６から引き出される信号線とワイヤボンディングで接続される。
【００４８】
テスト装置６００は、集積型半導体装置１００のテストのために用いられる装置である。本発明の第１の実施の形態に対応するテスト装置６００は、１つの集積型半導体装置１００に対応して、テスト制御信号ＴＳＴ、チップ選択信号ＣＳ−０、外部制御信号ＴＲＧＩ−０、アドレスＡＤＲ、コマンドＣＭＤおよびクロックＣＬＫを出力する。テスト装置６００において、上記テスト制御信号ＴＳＴ、チップ選択信号ＣＳ−０、外部制御信号ＴＲＧＩ−０、アドレスＡＤＲ、コマンドＣＭＤおよびクロックＣＬＫが出力される端子は、それぞれ、端子６０１乃至６０６として示されている。実際においては、これらの信号の組を、ここでは図示していない他の端子を用いて、他の複数の集積型半導体装置１００にも対応して出力させるようになっている。
【００４９】
テスト制御信号ＴＳＴは、端子５０１からパッド４０２を経由して、ロジック４００の内部回路４２０に入力される。チップ選択信号ＣＳ−０は、端子５０２からパッド４０３を経由して、ロジック４００のセレクタ４１１の一方の入力端子に入力される。外部制御信号ＴＲＧＩ−０は、端子５０３からパッド４０４を経由し、さらにロジック４００の上面の端子４０１を経由して第０チップ２００−０の制御信号入力端子３０２Ａと接続される。また、アドレスＡＤＲは、端子５０４からパッド４０５を経由して、ロジック４００内のセレクタ４１２の一方の入力端子に入力される。コマンドＣＭＤは、端子５０５からパッド４０６を経由して、ロジック４００内のセレクタ４１３の一方の入力端子に入力される。クロックＣＬＫは、端子５０６からパッド４０７を経由して、ロジック４００内のセレクタ４１４の一方の入力端子に入力される。
【００５０】
ロジック４００の内部回路４２０は、通常動作時においては、適宜、チップ選択信号ＣＳ−０乃至ＣＳ−３を択一的に出力する。なお、通常動作時においては、内部回路４２０はチップ選択信号ＣＳ−０乃至ＣＳ−３のうちから複数を出力することで、複数のチップを選択させることが可能である。内部回路４２０から出力されるチップ選択信号ＣＳ−０は、セレクタ４１１の他方の入力端子に接続される。セレクタ４１１の出力は、チップ選択信号ＣＳ−０に対応する端子４０１を経由して第０チップ２００−０のチップ選択信号入力端子３０１Ａ−０に供給される。また、内部回路４２０から出力されるチップ選択信号ＣＳ−１乃至ＣＳ−３は、それぞれ、対応の端子４０１を経由して、第１チップ２００−０のチップ選択信号入力端子３０１Ａ−０乃至３に供給される。
【００５１】
また、内部回路４２０は、通常動作時においては、適宜、必要に応じて各種のアドレスＡＤＲ、コマンドＣＭＤを出力する。また、クロックＣＬＫを生成して出力する。内部回路４２０が出力するアドレスＡＤＲ、コマンドＣＭＤおよびクロックＣＬＫは、それぞれ、セレクタ４１２乃至４１４の他方の入力端子に入力される。セレクタ４１２の出力は、対応の端子４０１を介して、第０チップ２００−０のアドレス入力端子３０３Ａに供給される。セレクタ４１３の出力は、対応の端子４０１を介して、第０チップ２００−０のコマンド入力端子３０４Ａに供給される。セレクタ４１４の出力は、対応の端子４０１を介して、第０チップ２００−０のクロック入力端子３０５Ａに供給される。
【００５２】
内部回路４２０は、テスト制御信号ＴＳＴが例えば「Ｈ」とされてテストモードであることを示している場合には、セレクタ４１１乃至４１４について、テスト装置６００側から入力される信号を選択して出力する状態に設定する。これにより、テスト時においては、テスト装置からのチップ選択信号ＣＳ−０、外部制御信号ＴＲＧＩ−０、アドレスＡＤＲ、コマンドＣＭＤおよびクロックＣＬＫを、第０チップ２００−０に対してそのまま入力させる状態が得られる。すなわち、テスト環境に対応した信号経路が形成される。
【００５３】
一方、通常動作時においては、テスト制御信号ＴＳＴは入力されないことから、例えば「Ｌ」の状態が維持される。これに応じて、内部回路４２０は、セレクタ４１１乃至４１４について、内部回路４２０自身が出力する信号を選択して出力する状態に設定する。これにより、通常動作に対応した内部回路４２０によるチップ２００の制御が実行可能となる。
【００５４】
［テスト時における集積型半導体装置の動作概要］
本発明の実施の形態における集積型半導体装置１００のテストを行う際には、次の制限がある。図２に示すチップ２００の各々においては、４つのチップ２００が積層されていることに応じて４つのチップ選択信号入力端子３０１Ａ−０乃至３０１Ａ−３が備えられている。しかし、テスト装置が１つの集積型半導体装置１００に対してチップ選択信号入力端子と接続するための端子数は１つのみに限定されるというものである。これは、例えばテスト装置の端子数が有限であるのに対して、１つのテスト装置によって、できるだけ多くの集積型半導体装置１００を同時にテストする要請があることによる。
【００５５】
このために、図３にも示しているように、テスト装置６００において、１つの集積型半導体装置１００に対してチップ選択信号を供給するための端子としては、端子６０２の１つのみを有する。これにより、テスト装置６００から集積型半導体装置１００の各チップ２００に対しては、チップ選択信号入力端子３０１Ａ−０に対応する信号線経由でチップ選択信号ＣＳ−０のみが入力される。チップ選択信号ＣＳ−０は、「０」の値のチップ識別子に対応する。
【００５６】
この場合、例えば、通常動作時と同様に固定チップ識別子格納部２７０に格納される固定のチップ識別子を利用した場合、第０チップ２００−０のみがチップ選択信号ＣＳ−０を選択して内部回路２９０に供給可能となる。すなわち、第０チップ２００−０のみについてはテストを行うことができるが、残る第１チップ２００−１乃至第３チップ２００−３についてはテストを行うことができないことになる。
【００５７】
そこで、本発明の実施の形態では、チップ２００内に対して先に図２に示したように制御信号出力部２１０およびチップ識別子保持部２５０を備えることで、以下に説明するようにして、チップ２００の各々に対して任意のチップ識別子を設定可能としている。これにより、例えば、第０チップ２００−０乃至第３チップ２００−３における任意の１つのチップに対して、「０」の値のチップ識別子を設定し、残る他のチップについては「０」以外の値のチップ識別子を設定することができる。すなわち、１つのチップ選択信号入力端子３０１Ａ−０からチップ選択信号ＣＳ−０のみが出力される条件下でありながら、第０チップ２００−０乃至第３チップ２００−３をテストすることが可能となる。
【００５８】
［チップ識別子設定動作例］
図４のタイミングチャートは、図３に示したテスト環境下で、図２の構成の集積型半導体装置１００において実行されるチップ識別子設定に対応した動作例を示している。
【００５９】
まず、本発明の第１の実施の形態において、チップ識別子を設定するにあたっては、チップ選択信号ＣＳ−０およびアドレスＡＤＲについては、テスト装置６００から有効な信号が出力されないように設定される。なお、ここでは、チップ選択信号ＣＳ−０およびアドレスＡＤＲは、いずれもローアクティブの信号であることとしている。したがって、チップ識別子設定時においてチップ選択信号ＣＳ−０およびアドレスＡＤＲは定常的に「Ｈ」が出力される。ただし、チップ識別子設定後において実際にテストとしての検査、測定を行う際には、チップ選択信号ＣＳ−０が継続して出力され、アドレスＡＤＲも適宜所要の内容のものが出力される。
【００６０】
ここで、図４の時刻ｔ１以前においては、テスト装置６００からディスイネーブル状態に対応する「Ｌ」の外部制御信号ＴＲＧＩ−０が出力されている。この状態において、まず、第０チップ２００−０においては、制御信号出力部２１０における制御信号出力回路２２４からディスイネーブルに対応する「Ｌ」の次段チップ制御信号ＴＲＧＯ−０が出力される。また、この状態では、チップ識別子保持部２５０のチップ識別子レジスタ２５２のイネーブル端子に入力されるチップ識別子保持制御信号ＲＥＧＥＮもディスイネーブル状態に対応する「Ｌ」となっている。このため、チップ識別子レジスタ２５２のレジスタ値ＲＥＧは有効なチップ識別子の値を保持していない初期状態にある。また、この状態では、制御信号出力回路２２４の出力が「Ｌ」であることに応じて、チップ識別子保持部におけるセレクタ２５３においては、固定チップ識別子格納部２７０側を選択している状態にある。ただし、このときチップ選択信号ＣＳ−０は非アクティブ状態であるために、信号選択部２６０からは有効なチップ選択信号ＣＳ−０は出力されない。
【００６１】
上記の状態において、第０チップ２００−０から出力された外部制御信号ＴＲＧＩ−０は、その上段の第１チップ２００−１に対して外部制御信号ＴＲＧＩ−１として入力されている。このために、第１チップ２００−１においても、上記の第０チップ２００−０と同様の状態が得られている。すなわち、制御信号出力回路２２４からはディスイネーブル状態に対応する「Ｌ」の次段チップ制御信号ＴＲＧＯ−１を出力し、チップ識別子レジスタ２５２のレジスタ値ＲＥＧは初期状態となっている。さらに、次段チップ制御信号ＴＲＧＯ−１が第２チップ２００−２に入力され、これに応じて次段チップ制御信号ＴＲＧＯ−２が第３チップ２００−３に入力される。これに応じて、第２チップ２００−２と第３チップ２００−３におけるチップ識別子レジスタ２５２のレジスタ値ＲＥＧも初期状態となる。このようにして、本発明の第１の実施の形態では、テスト装置６００から「Ｌ」の外部制御信号ＴＲＧＩ−０を出力することにより、集積型半導体装置１００を形成する各チップ２００に対して連鎖的に初期状態を設定することが可能となっている。
【００６２】
次に、時刻ｔ１において、テスト装置６００は、チップ識別子設定のために、まず、外部制御信号ＴＲＧＩ−０をイネーブル状態に対応する「Ｈ」に反転させて出力する。また、これと同時にチップ識別子「０」（ＩＤ＝０）を示すアドレスＡＤＲを出力する。なお、時刻ｔ１は、クロックＣＬＫが立ち下がるタイミングとなっている。上記のチップ識別子「０」を示すアドレスＡＤＲの出力は、時刻ｔ１から１周期を経過して次のクロックＣＬＫの立ち下がる時刻ｔ３まで継続される。
【００６３】
上記の時刻ｔ１において「Ｈ」に反転した外部制御信号ＴＲＧＩ−０は、まず、第０チップ２００−０の制御信号出力部２１０における制御信号入力回路２２１により、時刻ｔ２におけるクロックＣＬＫの立ち上がりタイミングでラッチされる。この外部制御信号ＴＲＧＩ−０が入力されることで、第０チップ２００−０はチップ識別子の保持が指示されたことになる。時刻ｔ２においては、制御信号出力回路２２４は「Ｌ」を出力している状態にある。このため、排他的否定論理和ゲート２２２の出力、すなわち、チップ識別子レジスタ２５２のイネーブル端子に入力されるチップ識別子保持制御信号ＲＥＧＥＮは「Ｌ」から「Ｈ」に反転する。
【００６４】
一方、チップ識別子保持部２５０においても、アドレス入力回路２５１により、時刻ｔ１において出力された「０」のチップ識別子の値を、クロックＣＬＫが立ち上がる時刻ｔ２のタイミングでラッチしてチップ識別子レジスタ２５２に出力する。チップ識別子レジスタ２５２は、同じ時刻ｔ２においてイネーブル端子の入力信号が「Ｌ」から「Ｈ」に反転するのに応じて、このときに入力されている上記「０」のチップ識別子の値をレジスタ値ＲＥＧ−０として保持する。また、このレジスタ値ＲＥＧ−０としてチップ識別子の値を保持する動作は、後述するようにして外部制御信号ＴＲＧＩ−０が次に「Ｌ」（ディスイネーブル）に反転しないかぎり継続される。
【００６５】
また、制御信号出力部２１０（外部制御信号対応出力部２２０）の制御信号出力回路２２４は、時刻ｔ２において「Ｈ」に反転した制御信号入力回路２２１の出力を、時刻ｔ３のクロックＣＬＫが立ち下がるタイミングでラッチする。これにより、時刻ｔ３において次段チップ制御信号ＴＲＧＯ−０が「Ｌ」から「Ｈ」に反転することになり、これが外部制御信号ＴＲＧＩ−１として上段の第１チップ２００−１に対して入力される。
【００６６】
また、次段チップ制御信号ＴＲＧＯ−０は、インバータ２２３に対しても入力されている。このために、時刻ｔ２において「Ｌ」から「Ｈ」に反転した排他的否定論理和ゲート２２２の出力は、時刻ｔ３において再度「Ｌ」に反転し、以降において、この「Ｌ」の状態を維持する。すなわち、チップ識別子保持制御信号ＲＥＧＥＮは、時刻ｔ３において「Ｈ」から「Ｌ」に反転し、以降において、「Ｌ」を維持する。これにより、チップ識別子レジスタ２５２は、時刻ｔ３の直前において保持していたレジスタ値ＲＥＧ−０を、次にイネーブル端子の入力信号が「Ｈ」に反転するまで、その後も継続して保持する。
【００６７】
また、次段チップ制御信号ＴＲＧＯ−０がセレクタ２５３の選択制御信号となっていることで、この時刻ｔ３以降において、セレクタ２５３は、レジスタ値ＲＥＧ−０を選択して設定チップ識別子ＨＬＤＩＤとして出力する状態となる。このようにして、時刻ｔ２乃至ｔ３の期間において、アドレスＡＤＲとして入力されたチップ識別子の値がレジスタ値ＲＥＧ−０として保持されるとともに、この保持された値が設定チップ識別子ＨＬＤＩＤとして出力される。これにより、第０チップ２００−０においてチップ識別子が設定されたことになる。
【００６８】
そして、上記のようにして時刻ｔ３においては、「Ｈ」に反転した外部制御信号ＴＲＧＩ−１が第１チップ２００−１に入力される。また、テスト装置６００は、時刻ｔ３に至ると、クロックＣＬＫの１周期に相当する時刻ｔ５まで、チップ識別子を示すアドレスＡＤＲの信号を「１」に変更して出力する。これにより、上段の第１チップ２００−１においては、上記時刻ｔ１乃至ｔ３における第０チップ２００−０と同様の動作になる。すなわち、時刻ｔ４においてレジスタ値ＲＥＧとして「１」を保持する。すなわち、チップ識別子「１」が設定される。また、時刻ｔ５において次段チップ制御信号ＴＲＧＯ−１を出力する。
【００６９】
上記次段チップ制御信号ＴＲＧＯ−１は、外部制御信号ＴＲＧＩ−２として第２チップ２００−２に対して入力される。また、テスト装置６００は、時刻ｔ５から時刻ｔ７において、例えばアドレスＡＤＲが示すチップ識別子の値を「２」に変更して出力する。これにより、第２チップ２００−２においても、時刻ｔ６において「２」のチップ識別子が保持され、時刻ｔ７において次段チップ制御信号ＴＲＧＯ−２を出力する。
【００７０】
さらに、上記次段チップ制御信号ＴＲＧＯ−２は、外部制御信号ＴＲＧＩ−３として第３チップ２００−３に対して入力され、時刻ｔ７から時刻ｔ９において、「３」のチップ識別子が保持され、時刻ｔ９において次段チップ制御信号ＴＲＧＯ−３を出力する。ただし、第３チップ２００−３は、最上段のチップであるため次段チップ制御信号ＴＲＧＯ−３は他のチップが入力することはない。
【００７１】
このようにして、本発明の第１の実施の形態においては、テスト装置６００から最下段（初段）の第０チップ２００−０に対してイネーブル状態の外部制御信号ＴＲＧＩ−０を入力する。これにより、初段から最終段のチップ２００に対して、例えばクロックＣＬＫの一周期の時間差により、順次、チップ識別子を入力可能なイネーブル状態を設定できる。そして、このときにテスト装置６００から、クロックＣＬＫの一周期に対応した時間間隔ごとに、順次、任意のチップ識別子の値を示すアドレスＡＤＲを出力する。これにより、集積型半導体装置１００を形成するチップ２００ごとに対して任意のチップ識別子を設定することができる。
【００７２】
具体的に、図４の例では、テスト装置６００は、時刻ｔ１乃至ｔ３、ｔ３乃至ｔ５、ｔ５乃至ｔ７、および、ｔ７乃至ｔ９の期間ごとに、チップ識別子「０」、「１」、「２」、「３」の順でアドレスＡＤＲを出力している。この結果、第０チップ２００−０乃至第３チップ２００−３の各々に対して、チップ識別子「０」、「１」、「２」、「３」が設定される。上記の期間ごとに出力するアドレスＡＤＲとしてのチップ識別子の値はテスト装置６００側にて任意に設定できる。したがって、例えば、上記の期間ごとにチップ識別子「３」、「０」、「１」、「２」の順でアドレスＡＤＲを出力すれば、第０チップ２００−０乃至第３チップ２００−３は、それぞれ、チップ識別子「３」、「０」、「１」、「２」が設定される。同様に、上記の期間ごとにチップ識別子「２」、「３」、「０」、「１」の順でアドレスＡＤＲを出力すれば、第０チップ２００−０乃至第３チップ２００−３は、それぞれ、チップ識別子「２」、「３」、「０」、「１」が設定される。このようにして、テスト装置６００から上記の期間ごとにおいて出力するアドレスＡＤＲとしてのチップ識別子の値により、チップ２００ごとに対して任意のチップ識別子を設定可能であることが理解される。
【００７３】
そして、例えば実際のテスト時において、まず、図４に示したようにして、第０チップ２００−０乃至第３チップ２００−３の各々に対して、チップ識別子「０」、「１」、「２」、「３」を設定したとする。この後、テスト装置６００は、端子６０２からチップ選択信号ＣＳ−０を出力する。このチップ選択信号ＣＳ−０は、例えば第０チップ２００−０のチップ選択信号入力端子３０１Ａ−０を介して、第０チップ２００−０乃至第３チップ２００−３における信号選択部２６０(セレクタ２６０ａ）に対して並列に入力される。このとき、入力されたチップ選択信号ＣＳ−０を選択して内部回路２９０の動作を有効化できるチップ２００は、チップ識別子「０」を保持している第０チップ２００−０のみとなる。すなわち、この場合には、第０チップ２００−０がテスト対象となる。
【００７４】
テスト装置６００は、例えばクロックＣＬＫを出力しながら、適宜、所要のタイミングでコマンドＣＭＤ、アドレスＡＤＲなどを出力して第０チップ２００−０の内部回路２９０を動作させて検査、測定を行う。なお、テストを実行している際には、外部制御信号ＴＲＧＩ−０は、時刻ｔ１以降においてイネーブル状態に対応する「Ｈ」が継続している。これにより、各チップ２００にチップ識別子を設定した状態が継続される。
【００７５】
そして、第０チップ２００−０のテストが完了すると、テスト装置６００は、図５により後述するようにして、一旦、第０チップ２００−０乃至第３チップ２００−３に設定したチップ識別子をリセットして初期状態とする制御を実行する。
【００７６】
次に、テスト装置６００は、図４により説明した制御により、未だテストを行っていない第１チップ２００−１乃至第３チップ２００−３のうちの何れか１つに対してチップ識別子「０」を設定する。これとともに、他の３つのチップ２００に対しては、「０」以外である「１」、「２」、「３」のうち何れかのチップ識別子を設定する。そして、テスト装置６００は、上記と同様にして、端子６０２からチップ選択信号ＣＳ−０を出力して、チップ識別子「０」が設定されたチップ２００に対するテストを行う。このようにして、テスト装置６００は、集積型半導体装置１００を形成するチップ２００のそれぞれに、順次、チップ識別子「０」を設定していきながら、チップ２００ごとにテストを行っていく。
【００７７】
一具体例として、本発明の実施の形態においては、例えば次のような手順で第０チップ２００−０乃至第３チップ２００−３ごとに対してチップ識別子を設定していくものとする。まず、１番目は、上記したように、第０チップ２００−０乃至第３チップ２００−３の各々に対してチップ識別子「０」、「１」、「２」、「３」を設定し、第０チップ２００−０をテストする。次に、第０チップ２００−０乃至第３チップ２００−３の各々に対してチップ識別子「３」、「０」、「１」、「２」を設定し、第１チップ２００−１をテストする。次に、第０チップ２００−０乃至第３チップ２００−３の各々に対してチップ識別子「２」、「３」、「０」、「１」を設定し、第２チップ２００−２をテストする。そして、最後に、第０チップ２００−０乃至第３チップ２００−３の各々に対してチップ識別子「１」、「２」、「３」、「０」を設定し、第３チップ２００−３をテストするというものである。
【００７８】
ただし、これまでの説明から理解されるように、本発明の実施の形態のテストに対応しては、テスト対象とするチップ２００のみにチップ識別子「０」を設定しさえすればよい。一方、テスト対象ではない他のチップ２００については、チップ識別子「０」以外のどの値のチップ識別子が設定されてもかまわない。そのうえで、テスト対象ではない他のチップ２００に設定するチップ識別子は重複しても特に問題にはならない。したがって、例えばテスト対象のチップ２００に対してのみチップ識別子「０」を設定し、他のチップ２００に対しては全てチップ識別子「１」を設定することとしてもよい。何れにせよ、本発明の実施の形態においては、チップ２００ごとに対して任意のチップ識別子を設定可能とされている。
【００７９】
［チップ識別子リセット動作例］
図５のタイミングチャートは、例えば図４の動作により各チップ２００に設定されたチップ識別子をリセット（初期化）する際に、図２の構成の集積型半導体装置１００において実行される動作例を示している。この動作は、例えば上記したように、未だテストを行っていないチップ２００に対してチップ識別子「０」を設定するにあたり、これまで各チップ２００が保持していたチップ識別子をリセットする目的で行われる。
【００８０】
まず、前提として、このチップ識別子のリセット時においては、テスト装置６００は、チップ選択信号ＣＳ−０およびコマンドＣＭＤについては出力しない。この点については、図４のチップ識別子設定時と同様である。これに加えて、チップ識別子のリセット時においてはアドレスＡＤＲも出力しない。すなわち、設定すべきチップ識別子を指定する信号は出力されない。
【００８１】
図５において、時刻ｔ１０に至る以前の期間は、例えば図４の時刻ｔ９以降において、における、第０チップ２００−０乃至第３チップ２００−３に対して、それぞれチップ識別子「０」、「１」、「２」、「３」を保持させた状態である。そして、このチップ識別子を保持している状態をリセットするためには、テスト装置６００は、これまで「Ｈ」（イネーブル）で出力させていた外部制御信号ＴＲＧＩ−０を「Ｌ」に反転させ、以降において、この状態を継続する。図５においては、クロックＣＬＫの立ち下がりタイミングに対応する時刻ｔ１０において、外部制御信号ＴＲＧＩ−０が「Ｈ」から「Ｌ」に反転している。
【００８２】
上記時刻ｔ１０において第０チップ２００−０に対して「Ｌ」に反転した外部制御信号ＴＲＧＩ−０が入力されると、図２の制御信号出力部２１０（外部制御信号対応出力部２２０）の制御信号入力回路２２１は、次のように動作する。すなわち、時刻ｔ１０から半周期を経過した時刻ｔ１１におけるクロックＣＬＫの立ち上がりタイミングで、上記外部制御信号ＴＲＧＩ−０の「Ｌ」をラッチして出力する。これにより、制御信号入力回路２２１の出力は時刻ｔ１１において「Ｈ」から「Ｌ」に反転する。これに応じて、制御信号出力回路２２４では、時刻ｔ１１から半周期を経過した時刻ｔ１２におけるクロックＣＬＫの立ち下がりタイミングで、「Ｌ」の制御信号入力回路２２１の出力をラッチして出力する。これにより、外部制御信号ＴＲＧＩ−０が「Ｌ」に反転した時刻ｔ１１からクロックＣＬＫの一周期が経過したタイミングである時刻ｔ１２において、次段チップ制御信号ＴＲＧＯ−０（外部制御信号ＴＲＧＩ−１）が「Ｈ」から「Ｌ」に反転する。
【００８３】
また、上記の動作に応じて、時刻ｔ１１乃至ｔ１２の期間において、排他的否定論理和ゲート２２２の入力がいずれも「Ｌ」となり、チップ識別子保持制御信号ＲＥＧＥＮが「Ｈ」となる。これにより、チップ識別子保持部２５０のチップ識別子レジスタ２５２がイネーブル状態となる。前述したように、リセット時においては有効なアドレスＡＤＲは入力されない。したがって、上記時刻ｔ１１乃至ｔ１２においてチップ識別子レジスタ２５２は有効なチップ識別子の値を入力することがなく、これにより時刻ｔ１１以降において、レジスタ値ＲＥＧは初期状態に対応した値を有することになる。また、時点ｔ１２においては、上記したように次段チップ制御信号ＴＲＧＯ−０が「Ｌ」となる。これに応じて、チップ識別子保持部２５０におけるセレクタ２５３は、固定チップ識別子格納部２７０からの固定チップ識別子を選択して設定チップ識別子ＨＬＤＩＤとして出力する状態に変化する。このようにして、時刻ｔ１１乃至時刻ｔ１２においては、チップ識別子保持部２５０にてレジスタ値ＲＥＧ−０が初期状態に設定されるとともに、この初期状態のレジスタ値ＲＥＧ−０が設定チップ識別子ＨＬＤＩＤとして出力されない状態が得られる。すなわち、先のチップ識別子の設定動作により設定されたチップ識別子がリセットされた状態が得られる。
【００８４】
次に、時刻ｔ１２において「Ｌ」に反転した次段チップ制御信号ＴＲＧＯ−０が第０チップ２００−０から出力されて、第１チップ２００−１に外部制御信号ＴＲＧＩ−１として入力される。これにより、第１チップ２００−１は、上記と同様の動作によって、時刻ｔ１３にてチップ識別子レジスタ２５２の出力であるレジスタ値ＲＥＧを初期状態とし、時刻ｔ１４において「Ｌ」に反転した次段チップ制御信号ＴＲＧＯ−１を出力する。次に、この次段チップ制御信号ＴＲＧＯ−１を外部制御信号ＴＲＧＩ−２として入力した第２チップ２００−２は、時刻ｔ１５にてチップ識別子レジスタ２５２の出力であるレジスタ値ＲＥＧを初期状態とする。また、時刻ｔ１６において「Ｌ」に反転した次段チップ制御信号ＴＲＧＯ−２を出力する。さらに、この次段チップ制御信号ＴＲＧＯ−２を外部制御信号ＴＲＧＩ−３として入力した第３チップ２００−３は、時刻ｔ１７にてチップ識別子レジスタ２５２の出力であるレジスタ値ＲＥＧを初期状態とする。また、時刻ｔ１８において「Ｌ」に反転した次段チップ制御信号ＴＲＧＯ−３を出力する。
【００８５】
このようにして、リセット時においては、トリガとして、テスト装置６００から出力する外部制御信号ＴＲＧＩ−０を「Ｈ」から「Ｌ」に反転させる。これにより、集積型半導体装置１００を形成するチップ２００は、下段(前段）から上段(後段）にかけて、クロックＣＬＫの一周期ごとに対応するタイミングで、順次、チップ識別子がリセットされることになる。
【００８６】
なお、図２に示される外部制御信号対応出力部２２０において備えられる排他的否定論理和ゲート２２２については、例えば論理積ゲートに置き換えることもできる。この場合、チップ識別子のリセット動作時において、排他的否定論理和ゲート２２２からのイネーブル信号が入力されなくなるため、チップ識別子レジスタ２５２は、時刻ｔ１０以前からのレジスタ値ＲＥＧを継続して保持する。すなわち、チップ識別子レジスタ２５２自体においてチップ識別子は初期化されない。しかし、例えば第０チップ２００−０の場合であれば、時刻ｔ１２において、次段チップ制御信号ＴＲＧＯが「Ｌ」となることにより、セレクタ２５３は固定チップ識別子格納部２７０の固定識別子を選択する状態となることに変わりはない。上記の時刻ｔ１２においてセレクタ２５３により固定識別子が選択された状態では、レジスタ値ＲＥＧが設定チップ識別子ＨＬＤＩＤとして出力されないため実質的に初期状態が設定されている。したがって、チップ識別子レジスタ２５２自体は、時刻ｔ１０以前からのレジスタ値ＲＥＧを継続して保持していても特に動作に問題は生じない。この点については、次に説明する第２の実施の形態についても同様である。
【００８７】
このように、本発明の第１の実施の形態によれば、テスト装置６００側から初段の第０チップ２００−０に対しては外部制御信号ＴＲＧＩ−０が出力される。これに応じて、初段の第０チップ２００−０から最終段の第Ｎチップ２００−Ｎの順で、クロックＣＬＫの１周期ごとに、チップ識別子を設定可能な期間が割り当てられる。そして、このチップ識別子を設定可能な期間ごとに対応して、テスト装置６００からは、アドレスＡＤＲとして、設定すべきチップ識別子を示す信号を出力するようにされている。この結果、集積型半導体装置１００における初段の第０チップ２００−０から最終段の第Ｎチップ２００−Ｎの順で、クロックＣＬＫの１周期ごとのタイミングでチップ識別子が設定される。これにより、テスト装置が１つのチップ選択信号しか出力できない状況においても、チップに対して設定する識別子を適宜変更することができ、集積型半導体装置１００における全てのチップをテストすることが可能になる。そして、これに伴って、テスト装置６００側で１つの集積型半導体装置１００に割り当てる端子数が削減されて、例えばより多くの集積型半導体装置１００を同時にテストすることが可能になり、集積型半導体装置１００の量産性が向上する。
【００８８】
＜２．第２の実施の形態＞
［集積型半導体装置の構成例］
図６は、本発明の第２の実施の形態における集積型半導体装置１００の構成例を示している。なお、この図において図１と同一部分には同一符号を付して説明を省略する。例えばこの図に示されるチップ２００の各々においては、図１に示されていた端子に加え、対となる２つのリセット信号出力端子３０６Ａおよびリセット信号入力端子３０６Ｂが設けられる。リセット信号入力端子３０６Ｂから入力される入力リセット信号ＲＳＴＩは、制御信号出力部２１０に入力されるようになっている。また、制御信号出力部２１０は、リセット信号出力端子３０６Ａに対して出力リセット信号ＲＳＴＯを出力するようにされている。
【００８９】
また、第２の実施の形態における制御信号出力部２１０は、さらにコマンド入力端子３０４Ａから供給されるコマンドＣＭＤを入力するようにされている。
【００９０】
［積層型による集積型半導体装置の構成例］
図７は、上記図６に示した第２の実施の形態における集積型半導体装置１００を積層型とした場合の構成例を示している。積層型の場合、上記リセット信号出力端子３０６Ａとリセット信号入力端子３０６Ｂも、例えばマイクロバンプなどとされて、それぞれチップ２００の下面と上面とに設けられる。また、上記リセット信号出力端子３０６Ａとリセット信号入力端子３０６Ｂは、チップ２００の平面方向において同じ位置に配置される。これにより、他の端子と同様に、下段のチップ２００の上面のリセット信号入力端子３０６Ｂは、その上段のチップ２００の下面のリセット信号出力端子３０６Ａと接触して接続される。
【００９１】
また、同じ図７の第０チップ２００−０において示すように、第２の実施の形態における制御信号出力部２１０は、図１の外部制御信号対応出力部２２０に加え、コマンド対応出力部２４０を備える。また、外部制御信号対応出力部２２０においてセレクタ２３０が追加される。
【００９２】
コマンド対応出力部２４０は、コマンドＣＭＤのうちの１つとしてチップ識別子設定を指示するためのコマンド（チップ識別子設定コマンド）ＩＤ＿ＳＥＴの入力に応じて、次段チップ制御信号ＴＲＧＯの元となる信号ＴＲＧＣＭを生成する部位である。このコマンド対応出力部２４０は、コマンドデコーダ２４１、論理和ゲート２４２、コマンドパルスラッチ回路２４３、インバータ２４４、論理積ゲート２４５、インバータ２４６、および制御信号レジスタ２４７を備える。
【００９３】
コマンドデコーダ２４１は、上記したチップ識別子設定コマンドＩＤ＿ＳＥＴの入力に応じてパルスによる信号（コマンドパルス）を出力する部位である。なお、コマンドデコーダ２４１は、例えば実際には、ここでは図示していない内部回路２９０において備えられているもので、本来は各種のコマンドＣＭＤを解釈して内部回路２９０における各部位を制御するものとして備えられる。このために、コマンドデコーダ２４１についてはチップ選択信号ＣＳが入力されている状態においてのみ動作するようになっている。
【００９４】
論理和ゲート２４２は、リセット信号入力端子３０６Ｂから入力される入力リセット信号ＲＳＴＩとコマンドデコーダ２４１から出力されるコマンドパルスの論理和を出力する。論理和ゲート２４２の出力端子は、コマンドパルスラッチ回路２４３の入力端子と論理積ゲート２４５の一方の入力端子と接続される。また、リセット信号出力端子３０６Ａに対しても接続されている。
【００９５】
コマンドパルスラッチ回路２４３は、入力されるコマンドパルスを、クロックＣＬＫの立ち上がりタイミングでラッチする。論理積ゲート２４５は、コマンドパルスラッチ回路２４３の出力と、インバータ２４４を介して反転されたコマンドパルスラッチ回路２４３の出力との論理積を出力する。
【００９６】
制御信号レジスタ２４７は、インバータ２４６を介して反転された次段チップ制御信号ＴＲＧＯをイネーブル信号の状態に応じてラッチおよび保持する。制御信号レジスタ２４７のイネーブル信号は、論理積ゲート２４５の出力となる。また、制御信号レジスタ２４７の出力は、コマンド対応制御信号ＴＲＧＣＭとなる。
【００９７】
セレクタ２３０は、制御信号レジスタ２４７からイネーブル状態に対応する「Ｈ」のコマンド対応制御信号ＴＲＧＣＭが得られているときには、この制御信号レジスタ２４７からの信号を選択して出力する。一方、制御信号入力回路２２１のラッチ出力がイネーブル状態に対応する「Ｈ」のときには、この制御信号入力回路２２１のラッチ出力を選択して出力する。制御信号レジスタ２４７のコマンド対応制御信号ＴＲＧＣＭと制御信号入力回路２２１のラッチ出力とは同時に出力されることはない。ただし、同時に出力されたとしても動作に特に支障はない。このために、セレクタ２３０としては、例えば図示するようにして１つの論理和ゲート２３０ａにより構成できる。たあｄし、セレクタ２３０の出力は、排他的否定論理和ゲート２２２の一方の端子と、制御信号出力回路２２４の入力端子とに対して供給される。
【００９８】
なお、後述の説明から理解されるように、コマンド対応出力部２４０は、テスト時におけるチップ識別子設定に際して、初段の第０チップ２００−０のみにおいて有効に動作する部位となる。２段目以降において、第１チップ２００−１乃至第３チップ２００−３は、第１の実施の形態と同様の外部制御信号対応出力部２２０の動作によりチップ識別子を設定する。しかし、チップ２００の各々を同じプロセスにより製造する都合上、第２の実施の形態における第１チップ２００−１乃至第３チップ２００−３は、それぞれ、図７の第０チップ２００−０と同様に、コマンド対応出力部２４０を備えた回路構成を有するものとなる。
【００９９】
［集積型半導体装置のテスト環境例］
図８は、第２の実施の形態における集積型半導体装置１００のテスト環境を示している。なお、この図において、第１の実施の形態に対応する図３と同一部分には同一符号を付して説明を省略する。
【０１００】
この図においては、まず、図３のテスト装置６００において備えられていた外部制御信号ＴＲＧＩ−０を出力するための端子６０３が設けられていない。すなわち、第２の実施の形態においては、チップ２００に対してチップ識別子を設定するトリガとして、テスト装置６００から外部制御信号ＴＲＧＩ−０を出力しない。これにより、第２の実施の形態においては、第１の実施の形態と比較して、１つの集積型半導体装置１００に対して割り当てるべきテスト装置６００側の端子数がさらに１つ削減される。なお、これに伴って、ロジック４００におけるパッド４０４に対して信号線は接続されない。また、ロジック４００の上面における第０チップ２００−０の制御信号入力端子３０２Ａに対応する端子４０１も、外部制御信号ＴＲＧＩ−０を出力する信号線は接続されずにオープンとなっている。
【０１０１】
また、リセット信号ＲＳＴＩ（ＲＳＴＯ）は、集積型半導体装置１００におけるチップ２００側のみにおいて利用される信号であり、ロジック４００が入力する必要はない。このために、ロジック４００のリセット信号出力端子３０６Ａに対応する端子４０１も、信号線が接続されずにオープンとなっている。なお、実際においては何らかの信号線が接続されていてもかまわない。
【０１０２】
［チップ識別子設定動作例］
図９のタイミングチャートは、図８に示したテスト環境下で、図７の構成の集積型半導体装置１００において実行されるチップ識別子設定に対応した動作例を示している。先に図３により説明した第１の実施の形態のチップ識別子設定動作の場合には、チップ選択信号ＣＳ−０およびコマンドＣＭＤは出力させないものとしていた。これに対して、第２の実施の形態における図９の場合には、以下に説明するタイミングでチップ選択信号ＣＳ−０およびコマンドＣＭＤ（チップ識別子設定コマンドＩＤ＿ＳＥＴ）が出力される。また、アドレスＡＤＲについては、第１の実施の形態における図４と同様のタイミングにより、チップ識別子「０」、「１」、「２」、「３」の順で出力することとしている。
【０１０３】
まず、図９の時刻ｔ１以前は、各チップ２００のチップ識別子レジスタ２５２において有効なチップ識別子が保持されていない初期状態にある。この初期状態では、制御信号出力部２１０における制御信号出力回路２２４および制御信号レジスタ２４７からは、ディスイネーブルの状態に対応する「Ｌ」が出力されている。このとき、各チップ２００のセレクタ２５３は、固定チップ識別子格納部２７０が格納する固定チップ識別子を選択して信号選択部２６０（セレクタ２６０ａ）の選択制御信号として出力している状態にある。なお、ここでの固定チップ識別子は、第０チップ２００−０乃至第３チップ２００−３ごとにそれぞれ「０」、「１」、「２」、「３」が割り当てられているものとする。
【０１０４】
そして、第２の実施の形態においてチップ識別子を設定するためには、テスト装置６００は、コマンドＣＭＤに対応する端子６０５からチップ識別子設定コマンドＩＤ＿ＳＥＴを出力する。この出力タイミングは、図９に示すようにして、クロックＣＬＫの立ち下がりタイミングとなる時刻ｔ１から、次の立ち下がりタイミングとなる時刻ｔ３までの１周期分の期間となる。また、テスト装置６００は、同じ時刻ｔ１乃至ｔ３の期間により、端子６０２からチップ選択信号ＣＳ−０を出力する。さらに、テスト装置６００は、同じ時刻ｔ１乃至ｔ３の期間により、端子６０４からチップ識別子「０」を示すアドレスＡＤＲの信号を出力する。このチップ識別子の設定のためにテスト装置６００から出力されるチップ識別子設定コマンドＩＤ＿ＳＥＴは、特許請求の範囲に記載の保持コマンドの一例である。
【０１０５】
まず、第０チップ２００−０乃至第３チップ２００−３においては、上記時刻ｔ１乃至ｔ３の期間においてチップ選択信号ＣＳ−０が入力される。このとき、チップ選択信号ＣＳ−０はチップ識別子「０」に対応する。この場合、第０チップ２００−０乃至第３チップ２００−３のうちで、このチップ選択信号ＣＳ−０を信号選択部２６０が選択して内部回路２９０に供給できるのは、初段の第０チップ２００−０のみとなる。したがって、時刻ｔ１乃至ｔ３の期間において、コマンドＣＭＤに応答した動作を行えるコマンドデコーダ２４１は、第０チップ２００−０乃至第３チップ２００−３におけるもののうち、第０チップ２００−０におけるもののみとなる。
【０１０６】
これにより、第０チップ２００−０のコマンドデコーダ２４１のみが、時刻ｔ１乃至ｔ３の期間において入力されるチップ識別子設定コマンドＩＤ＿ＳＥＴに応じて、同じ時刻ｔ１乃至ｔ３の期間にわたって「Ｈ」のコマンドパルスを出力するように動作する。
【０１０７】
第０チップ２００−０のコマンド対応出力部２４０においては、上記「Ｈ」のコマンドパルスが論理和ゲート２４２を介して論理積ゲート２４５に入力される。時刻ｔ１の段階ではコマンドパルスラッチ回路２４３の出力は未だ「Ｌ」であるためインバータ２４４からは「Ｈ」が出力されている。したがって、時刻ｔ１において「Ｈ」のコマンドパルスが入力されることにより、論理積ゲート２４５の出力は「Ｌ」から「Ｈ」に反転する。ここで、コマンドパルスラッチ回路２４３は、クロックＣＬＫの立ち上がりタイミングとなる時刻ｔ２において「Ｈ」のコマンドパルスをラッチする。これに応じて、論理積ゲート２４５は時刻ｔ２において「Ｌ」を出力する。すなわち、論理積ゲート２４５は時刻ｔ１乃至ｔ２の期間において「Ｈ」となる。
【０１０８】
制御信号レジスタ２４７には、時刻ｔ１乃至ｔ２の期間において「Ｈ」のイネーブル信号が入力されることになる。制御信号出力回路２２４から出力される外部制御信号ＴＲＧＩ−１は後述するようにして時刻ｔ３まで「Ｌ」の状態を維持する。これにより、制御信号出力回路２２４は、時刻ｔ１乃至ｔ２において、入力端子に供給される「Ｈ」に反転した外部制御信号ＴＲＧＩ−１をラッチする。そして、イネーブル信号が「Ｌ」となる時刻ｔ２以降において、このラッチした「Ｈ」の信号を継続して出力する。すなわち、図９に示すように、時刻ｔ１以降において、「Ｈ」のコマンド対応制御信号ＴＲＧＣＭが出力される。
【０１０９】
上記の「Ｈ」のコマンド対応制御信号ＴＲＧＣＭは、セレクタ２３０における論理和ゲート２３０ａを介して出力される。これに応じて、まず、外部制御信号対応出力部２２０における制御信号出力回路２２４では、クロックＣＬＫの立ち下がりタイミングとなる時刻ｔ３において「Ｈ」のコマンド対応制御信号ＴＲＧＣＭをラッチする。これにより時刻ｔ３以降において、「Ｈ」の次段チップ制御信号ＴＲＧＯ−０が出力される。
【０１１０】
また、時刻ｔ１以降において、「Ｈ」のコマンド対応制御信号ＴＲＧＣＭが論理和ゲート２３０ａに入力されることでチップ識別子保持制御信号ＲＥＧＥＮはイネーブル状態となる。この状態のもとで、時刻ｔ２においてアドレス入力回路２５１にてラッチしたチップ識別子「０」を示す信号を、チップ識別子レジスタ２５２が入力して保持する。これにより、時刻ｔ２以降において、チップ識別子レジスタ２５２は、例えばチップ識別子「０」を示すレジスタ値ＲＥＧを継続して出力する。また、時刻ｔ３においては、次段チップ制御信号ＴＲＧＯ−０が「Ｈ」に反転したことに応じて、チップ識別子保持部２５０におけるセレクタ２５３は、チップ識別子レジスタ２５２のレジスタ値ＲＥＧを設定チップ識別子ＨＬＤＩＤとして出力する。このようにして、時刻ｔ３に至ったタイミングにおいて、第０チップ２００−０においてチップ識別子「０」が設定される。
【０１１１】
また、時刻ｔ３において第０チップ２００−０から出力された「Ｈ」の次段チップ制御信号ＴＲＧＯ−０が、上段の第１チップ２００−１に対して外部制御信号ＴＲＧＩ−１として入力される。これに応じて、第１チップ２００−１は、第１の実施の形態と同様に動作することとなる。この結果、図９に示すようにして、第１チップ２００−１は、時刻ｔ３からクロックＣＬＫの半周期を経過した時刻ｔ４以降においてチップ識別子「１」を示すレジスタ値ＲＥＧを保持する。また、時刻ｔ３からクロックＣＬＫの１周期を経過した時刻ｔ５以降において次段チップ制御信号ＴＲＧＯ−１（ＴＲＧＩ−２）を出力する。続けては、第２チップ２００−２が時刻ｔ６以降においてチップ識別子「２」を示すレジスタ値ＲＥＧを保持し、時刻ｔ７以降において次段チップ制御信号ＴＲＧＯ−２（ＴＲＧＩ−３）を出力する。続いて、第３チップ２００−３が時刻ｔ８以降においてチップ識別子「３」を示すレジスタ値ＲＥＧを保持し、時刻ｔ９以降において次段チップ制御信号ＴＲＧＯ−３を出力する。
【０１１２】
［チップ識別子リセット動作例］
図１０のタイミングチャートは、チップ識別子をリセット（初期化）する際に図７の構成の集積型半導体装置１００において実行される動作例を示している。この図における時刻ｔ１０以前は、第０チップ２００−０乃至第３チップ２００−３ごとに何らかのチップ識別子が設定されている状態である。
【０１１３】
第２の実施の形態においてチップ識別子をリセットするためには、時刻ｔ１０乃至ｔ１２において示すように、テスト装置６００からチップ選択信号ＣＳ−０およびチップ識別子設定コマンドＩＤ＿ＳＥＴを出力する。なお、チップ識別子設定コマンドＩＤ＿ＳＥＴは、既にチップ識別子が設定されている状態のもとでは、チップ識別子のリセットを指示するものとなる。このチップ識別子のリセットのためにテスト装置６００から出力されるチップ識別子設定コマンドＩＤ＿ＳＥＴは、特許請求の範囲に記載の初期化コマンドの一例である。
【０１１４】
このときには、第０チップ２００−０乃至第３チップ２００−３における何れか１つのチップ２００においてチップ識別子「０」が設定されている状態にある。ここでは、例えば最上段の第３チップ２００−３に対してチップ識別子「０」が設定されているものとする。この場合、第３チップ２００−３のコマンドデコーダ２４１のみがチップ識別子設定コマンドＩＤ＿ＳＥＴに応答してコマンドパルスを出力することになる。このコマンドパルスは、論理和ゲート２４２を介して、出力リセット信号ＲＳＴＯ−３としてリセット信号出力端子３０６Ａに対して供給される。第３チップ２００−３のリセット信号出力端子３０６Ａは、第２チップ２００−２のリセット信号入力端子３０６Ｂと接続されている。これにより、出力リセット信号ＲＳＴＯ−３は、第２チップ２００−２に対して入力リセット信号ＲＳＴＩ−２として入力される。また、この入力リセット信号ＲＳＴＩ−２は、出力リセット信号ＲＳＴＯ−２として出力され、第１チップ２００−１にて入力リセット信号ＲＳＴＩ−１として入力される。さらに、入力リセット信号ＲＳＴＩ−１は、第１チップ２００−１から出力リセット信号ＲＳＴＯ−１として出力され、第０チップ２００−０にて入力リセット信号ＲＳＴＩ−０として入力される。
【０１１５】
このようにして、積層されたチップ２００の上層から下層にかけてリセット信号が伝達されるようにして順次入力されていく。これにより、第０チップ２００−０においては、時刻ｔ１０乃至ｔ１２において「Ｈ」のリセット信号が入力されることになる。
【０１１６】
時刻ｔ１０において、第０チップ２００−０のコマンド対応出力部２４０における制御信号レジスタ２４７は、「Ｈ」のコマンド対応制御信号ＴＲＧＣＭを出力している状態にある。この状態のもとで、「Ｈ」のリセット信号がコマンドパルスラッチ回路２４３に入力されることにより、論理積ゲート２４５は、時刻ｔ１０乃至ｔ１２において「Ｈ」となる。この時刻ｔ１０乃至ｔ１２において、次段チップ制御信号ＴＲＧＯ−０は「Ｈ」であるため、制御信号レジスタ２４７は、「Ｌ」をラッチする。
【０１１７】
上記の動作に応じては、まず、外部制御信号対応出力部２２０における排他的否定論理和ゲート２２２の入力がいずれも「Ｌ」となり、時刻ｔ１０乃至ｔ１２においてチップ識別子保持制御信号ＲＥＧＥＮがイネーブル状態に対応する「Ｈ」となる。そして、この時刻ｔ１０乃至ｔ１２においてクロックＣＬＫが立ち上がる時刻ｔ１１において、チップ識別子保持部２５０は、アドレス入力回路２５１がラッチしたアドレスＡＤＲを入力する。しかし、リセット時においては有効なアドレスＡＤＲは入力されないので、時刻ｔ１１以降においてチップ識別子レジスタ２５２のレジスタ値ＲＥＧは初期状態となる。
【０１１８】
また、時刻ｔ１０以降において出力されている「Ｌ」のコマンド対応制御信号ＴＲＧＣＭは、外部制御信号対応出力部２２０における制御信号出力回路２２４により、クロックＣＬＫの立ち下がりタイミングである時刻ｔ１２においてラッチされる。これにより、時刻ｔ１２以降において、次段チップ制御信号ＴＲＧＯ−０は、「Ｌ」により出力される。また、これに伴って、時刻ｔ１２以降において、セレクタ２５３は、固定チップ識別子格納部２７０からの固定チップ識別子を選択して設定チップ識別子ＨＬＤＩＤとして出力する状態となる。このようにして、時刻ｔ１２までの動作によって、第０チップ２００−０においてこれまで設定されていたチップ識別子がリセットされた状態が得られる。
【０１１９】
そして、上記のようにして時刻ｔ１２以降において「Ｌ」の次段チップ制御信号ＴＲＧＯ−０が出力されることに応じては、残る第１チップ２００−１乃至第３チップ２００−３において図５と同様の動作が実行されることになる。すなわち、第１チップ２００−１乃至第３チップ２００−３においては、順次、入力される外部制御信号ＴＲＧＩが「Ｌ」となるのに応じて、チップ識別子レジスタ２５２のレジスタ値ＲＥＧを初期状態とする。また、上段のチップ２００に出力すべき次段チップ制御信号ＴＲＧＯを「Ｌ」に反転させて出力する。このようにして、第２の実施の形態においては、チップ識別子設定コマンドＩＤ＿ＳＥＴの入力をトリガとして、第０チップ２００−０乃至第３チップ２００−３ごとにおいて、順次、設定されたチップ識別子の初期化が行われる。
【０１２０】
このようにして、本発明の第２の実施の形態においては、コマンドＣＭＤとして、チップ識別子の設定またはリセット(初期化）を指示するチップ識別子設定コマンドＩＤ＿ＳＥＴをテスト装置６００から出力させる。そして、このチップ識別子設定コマンドＩＤ＿ＳＥＴの入力に応答して、集積型半導体装置１００における初段から最終段のチップ２００の順で、クロックＣＬＫの１周期ごとのタイミングでチップ識別子の設定または初期化が行われる。これにより、本発明の第２の実施の形態においては、テスト装置６００から集積型半導体装置１００に対して外部制御信号ＴＲＧＩを出力するための端子も削減することができる。
【０１２１】
なお、上記各実施の形態において、図２および図７などに示した制御信号出力部２１０およびチップ識別子保持部２５０などの論理回路構成は一例であり、同様の動作を行うものであれば、他の構成が採られてもよい。
【０１２２】
また、上記各実施の形態におけるチップ識別子の設定は、テスト時に行うものとして説明したが、通常動作時においてもロジックなどの制御によって、同様のチップ識別子の設定を行うように構成することも考えられる。
【０１２３】
また、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【符号の説明】
【０１２４】
１００  集積型半導体装置
２００  チップ
２１０  制御信号出力部
２２０  外部制御信号対応出力部
２３０  セレクタ
２５０  チップ識別子保持部
２６０  信号選択部
２７０  固定チップ識別子格納部
２９０  内部回路
４００  ロジック
５００  パッケージ基板
６００  テスト装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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