(57)【要約】【課題】シリコンダイオードと電極膜との間のコンタクト抵抗が低い記憶装置及びその製造方法を提供する。【解決手段】少なくとも上層部分が不純物が導入されシリコンを含有する半導体材料からなるシリコンダイオードを形成し、このシリコンダイオード上に、金属からなる金属層を堆積させる。次に、この金属層上に、金属の窒化物からなる金属窒化物層を堆積させ、次に、抵抗変化膜を形成する。その後、熱処理を施すことにより、シリコンダイオード、金属層及び金属窒化物層を反応させて、金属、シリコン及び窒素を含有する電極膜を形成する。これにより、記憶装置を製造する。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードと、
前記シリコンダイオード上に設けられ、前記シリコンダイオードに接し、金属、シリコン及び窒素を含有した電極膜と、
前記シリコンダイオードの下方又は前記電極膜の上方に設けられた抵抗変化膜と、
を備え、
前記電極膜の下面のシリコン濃度は上面のシリコン濃度よりも高く、上面の窒素濃度は下面の窒素濃度よりも高いことを特徴とする記憶装置。
【請求項２】
前記金属の酸化反応に伴うギブスの自由エネルギーの低下量は、シリコンの酸化反応に伴うギブスの自由エネルギーの低下量よりも大きいことを特徴とする請求項１記載の記憶装置。
【請求項３】
前記金属の酸化反応に伴う吸熱量は、シリコンの酸化反応に伴う吸熱量よりも大きいことを特徴とする請求項１記載の記憶装置。
【請求項４】
前記金属は、チタン、タンタル、ニオブ、ハフニウム、ジルコニア及びクロムからなる群から選択された１種の金属、又は前記１種の金属とタングステンとの合金であることを特徴とする請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記電極膜上に設けられ、前記金属及び窒素を含有した金属窒化物層をさらに備え、
前記抵抗変化膜は前記金属窒化物層上に配置されていることを特徴とする請求項１〜４のいずれか１つに記載の記憶装置。
【請求項６】
第１の方向に延びる複数本のワード線からなるワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線からなるビット線配線層と、
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記シリコンダイオード、前記電極膜及び前記抵抗変化膜が積層されたピラーは、各前記ワード線と各前記ビット線との間に形成されていることを特徴とする請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードを形成する工程と、
前記シリコンダイオード上に、金属からなる金属層を形成する工程と、
前記金属層上に、前記金属の窒化物からなる金属窒化物層を形成する工程と、
抵抗変化膜を形成する工程と、
熱処理を施すことにより、前記シリコンダイオード、前記金属層及び前記金属窒化物層を反応させて、前記金属、シリコン及び窒素を含有する電極膜を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項８】
前記金属層の厚さを０．５〜２ｎｍとすることを特徴とする請求項７記載の記憶装置の製造方法。
【請求項９】
少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードを形成する工程と、
前記シリコンダイオード上に、金属リッチの金属窒化物からなる金属層を形成する工程と、
前記金属層上に、前記金属の窒化物からなる金属窒化物層を形成する工程と、
抵抗変化膜を形成する工程と、
熱処理を施すことにより、前記シリコンダイオード、前記金属層及び前記金属窒化物層を反応させて、前記金属、シリコン及び窒素を含有する電極膜を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項１０】
温度が前記熱処理の温度よりも高い他の熱処理を施すことにより、前記半導体材料を結晶化させると共に前記不純物を活性化させる工程をさらに備えたことを特徴とする請求項７〜９のいずれか１つに記載の記憶装置の製造方法。
【請求項１１】
前記熱処理により、前記半導体材料を結晶化させると共に前記不純物を活性化させることを特徴とする請求項７〜９のいずれか１つに記載の記憶装置の製造方法。
【請求項１２】
前記金属として、その酸化反応に伴うギブスの自由エネルギーの低下量が、シリコンの酸化反応に伴うギブスの自由エネルギーの低下量よりも大きい金属を使用することを特徴とする請求項７〜１１のいずれか１つに記載の記憶装置の製造方法。
【請求項１３】
前記金属として、その酸化反応に伴う吸熱量が、シリコンの酸化反応に伴う吸熱量よりも大きい金属を使用することを特徴とする請求項７〜１１のいずれか１つに記載の記憶装置の製造方法。
【請求項１４】
前記金属として、チタン、タンタル、ニオブ、ハフニウム、ジルコニア及びクロムからなる群から選択された１種の金属、又は前記１種の金属とタングステンとの合金を使用することを特徴とする請求項７〜１３のいずれか１つに記載の記憶装置の製造方法。
【請求項１５】
第１の方向に延びる複数本のワード線からなるワード線配線層を形成する工程と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線からなるビット線配線層を形成する工程と、
前記抵抗変化膜、前記電極膜及び前記シリコンダイオードを選択的に除去することにより、前記シリコンダイオード、前記電極膜及び前記抵抗変化膜が積層されたピラーを形成する工程と、
をさらに備え、
前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、
前記ピラーを各前記ワード線と各前記ビット線との間に形成することを特徴とする請求項７〜１４のいずれか１つに記載の記憶装置の製造方法。
【請求項１６】
前記ピラーの側面上にシリコン窒化膜を形成する工程と、
前記ピラー及び前記シリコン窒化膜を埋め込むように、シリコン酸化物からなる層間絶縁膜を形成する工程と、
をさらに備えたことを特徴とする請求項１５記載の記憶装置の製造方法。
【請求項１７】
前記ピラーのアスペクト比を４以上とすることを特徴とする請求項１５または１６に記載の記憶装置の製造方法。
【請求項１８】
前記半導体材料をアモルファスシリコンとすることを特徴とする請求項７〜１７のいずれか１つに記載の記憶装置の製造方法。
【請求項１９】
前記半導体材料をシリコンが過剰なシリコンゲルマニウム又はシリコンが過剰なシリコンカーボンとすることを特徴とする請求項７〜１７のいずれか１つに記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及びその製造方法に関し、特に、抵抗変化膜及びシリコンダイオードを備えた記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている（例えば、特許文献１参照）。
【０００３】
３次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共にダイオードを設ける必要がある。ダイオードとしては、例えば、アクセプタが導入されたＰ型のシリコン層、不純物が導入されていないＩ型のシリコン層、ドナーが導入されたＮ型のシリコン層が積層されたＰＩＮ型のシリコンダイオードが用いられている。また、シリコンダイオード上には電極膜が設けられるが、シリコンダイオードと電極膜との間のコンタクト抵抗を低減するために、電極膜はメタルシリサイドによって形成されている。
【０００４】
しかしながら、このような構造のＲｅＲＡＭにおいては、メモリセルを微細化しても十分な大きさの順方向電流を確保できるように、シリコンダイオードと電極膜との間のコンタクト抵抗をより一層低減する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、シリコンダイオードと電極膜との間のコンタクト抵抗が低い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードと、前記シリコンダイオード上に設けられ、前記シリコンダイオードに接し、金属、シリコン及び窒素を含有した電極膜と、前記シリコンダイオードの下方又は前記電極膜の上方に設けられた抵抗変化膜と、を備え、前記電極膜の下面のシリコン濃度は上面のシリコン濃度よりも高く、上面の窒素濃度は下面の窒素濃度よりも高いことを特徴とする記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードを形成する工程と、前記シリコンダイオード上に、金属からなる金属層を形成する工程と、前記金属層上に、前記金属の窒化物からなる金属窒化物層を形成する工程と、抵抗変化膜を形成する工程と、熱処理を施すことにより、前記シリコンダイオード、前記金属層及び前記金属窒化物層を反応させて、前記金属、シリコン及び窒素を含有する電極膜を形成する工程と、を備えたことを特徴とする記憶装置の製造方法が提供される。
【０００９】
本発明の更に他の一態様によれば、少なくとも上層部分が、シリコンを含有し不純物が導入された半導体材料からなるシリコンダイオードを形成する工程と、前記シリコンダイオード上に、金属リッチの金属窒化物からなる金属層を形成する工程と、前記金属層上に、前記金属の窒化物からなる金属窒化物層を形成する工程と、抵抗変化膜を形成する工程と、熱処理を施すことにより、前記シリコンダイオード、前記金属層及び前記金属窒化物層を反応させて、前記金属、シリコン及び窒素を含有する電極膜を形成する工程と、を備えたことを特徴とする記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、シリコンダイオードと電極膜との間のコンタクト抵抗が低い記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】第１の実施形態における１本のピラーとその周辺を例示する断面図である。
【図３】第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図４】第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｃ）は、第１の比較例に係る記憶装置の製造方法を例示する工程断面図である。
【図９】第２の比較例に係る記憶装置を例示する断面図である。
【図１０】第３の比較例に係る記憶装置を例示する断面図である。
【図１１】横軸にシリコンダイオードと中間電極膜との間のコンタクト抵抗をとり、縦軸に累積頻度をとって、第１の実施形態の実施例及び第１の比較例に係る記憶装置のコンタクト抵抗を例示するグラフ図である。
【図１２】横軸に低温熱処理前のチタン層の厚さをとり、縦軸に高温熱処理後のコンタクト抵抗をとって、シリコンダイオード上に形成するチタン層の厚さがコンタクト抵抗に及ぼす影響を例示するグラフ図である。
【図１３】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸に不純物濃度をとって、中間電極膜及びその周辺の不純物濃度プロファイルを例示するグラフ図である。
【図１４】第１の実施形態の変形例に係る記憶装置の製造方法を例示する工程断面図である。
【図１５】第１の実施形態の変形例に係る記憶装置の製造方法を例示する工程断面図である。
【図１６】第１の実施形態の変形例に係る記憶装置の製造方法を例示する工程断面図である。
【図１７】本発明の第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態における１本のピラーとその周辺を例示する断面図である。
本実施形態に係る記憶装置はＲｅＲＡＭである。
【００１３】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る記憶装置においては、ビット線とワード線との間にピラーが接続されており、これがメモリセルとなっている。各ピラーには抵抗変化膜及びシリコンダイオードが設けられており、シリコンダイオード上に電極膜が設けられている。電極膜は、それ自体の抵抗が低く、シリコンと相性がよく、シリコンダイオードとの間のコンタクト抵抗が低くなるような材料によって形成する必要がある。このため、通常は、シリコンダイオード上に金属を堆積させて、低温熱処理で反応させることにより、メタルシリサイド層を形成する。また、電極膜自体の直列抵抗を抑えると共にピラーの高さを低くするために、電極膜はできるだけ薄く形成している。
【００１４】
しかしながら、本発明者等が検討したところ、シリコンダイオード上に薄いメタルシリサイド層を形成すると、その後実施されるシリコンダイオード中の不純物を活性化させるための高温熱処理により、メタルシリサイドが島状に凝集して粒状化し、メタルシリサイド粒の間に不純物濃度が低いシリコンが析出されることが判明した。これは、金属は不純物との結合が強いため、金属がシリコンと反応する際にシリコン中の不純物を多く取り込み、シリコンを析出する際には不純物をあまり排出しないためと考えられる。不純物濃度が低いシリコンが排出されることにより、シリコンダイオードと電極膜との間のコンタクト抵抗が増加してしまう。
【００１５】
そこで、本実施形態においては、メタルシリサイド層に窒素を導入し、金属、シリコン及び窒素からなる化合物によって電極膜を形成している。これにより、電極膜の凝集を防止することができる。但し、このような電極膜を形成する際に、活性な窒素をシリコンダイオードに直接接触させると、シリコンダイオードと電極膜との間に高抵抗のシリコン窒化層（ＳｉＮ層）が形成され、かえってコンタクト抵抗が増加してしまう。そこで、本実施形態においては、先ずシリコンダイオード上に窒素を含まない金属層を形成し、この金属層上に金属窒化物層を形成し、その後、低温熱処理を施している。
【００１６】
これにより、シリコンダイオード中のシリコンを金属層の下面側から金属層内に拡散させると共に、金属窒化物層中の窒素を金属層の上面側から金属層内に拡散させて、窒素と金属とシリコンとを反応させて、メタルＳｉＮ膜（中間電極膜）を形成している。これにより、メタルＳｉＮ膜（中間電極膜）を形成する際に、活性な窒素がシリコンダイオードに接触してシリコン窒化物層が形成されることを防止しつつ、金属層全体に窒素を拡散させて、凝集しやすいメタルシリサイド層が形成されることも抑制している。この結果、シリコンダイオードと電極膜との界面に不純物濃度が低いシリコンが析出されることがなく、シリコンダイオードと電極膜との間のコンタクト抵抗を低減することができる。なお、このようにして形成された電極膜は、金属、シリコン及び窒素の化合物からなり、その組成は膜厚方向において傾斜しており、電極膜中のシリコン濃度は下方にいくほど高くなり、窒素濃度は上方にいくほど高くなる。
【００１７】
次に、本実施形態に係る記憶装置について詳細に説明する。
本実施形態においては、上述のシリコンダイオード上の電極膜を形成する金属として、チタン（Ｔｉ）を用いている。
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１８】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１９】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、例えばシリコン酸化物からなる層間絶縁膜１７（図２参照）によって埋め込まれている。
【００２０】
以下、図２を参照して、ピラー１６の構成を説明する。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーの２種類がある。図２においては、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーが示されている。このピラー１６においては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、上部電極膜２７はビット線ＢＬに接している。
【００２１】
下部電極膜２１は例えば窒化チタン（ＴｉＮ）からなり、膜厚は例えば５〜１０ｎｍである。抵抗変化膜２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。シリコンダイオード２２はポリシリコンからなり、下層側から順に、導電型がＮ＋型のＮ型層２２ｎ、真性半導体からなるＩ型層２２ｉ、及び導電型がＰ＋型のＰ型層２２ｐが積層されている。これにより、シリコンダイオード２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない。なお、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６においては、シリコンダイオード２２におけるＮ型層２２ｎ、Ｉ型層２２ｉ及びＰ型層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線ＷＬが配置されたピラー１６と同様である。
【００２２】
中間電極膜２３は、例えば、チタン、シリコン及び窒素を含有しており、例えば、チタン、シリコン及び窒素からなる化合物によって形成されている。そして、中間電極膜２３の組成はその膜厚方向において傾斜しており、シリコン濃度は下方にいくほど高く、窒素濃度は上方にいくほど高くなっている。なお、中間電極膜２３の各成分の濃度は単調変化するとは限らず、途中で濃度の大小関係が部分的に逆転することもあり得るが、全体的には上述の如く傾斜している。これにより、中間電極膜２３の下面２３ａのシリコン濃度は上面２３ｂのシリコン濃度よりも高く、上面２３ｂの窒素濃度は下面２３ａの窒素濃度よりも高くなっている。中間電極膜２３の膜厚は例えば１０ｎｍ以下であり、例えば１．０〜５．０ｎｍであり、例えば１．０〜３．０ｎｍである。また、中間電極膜２３の平均組成を表す化学式をＴｉＳｉｘＮｙとすると、ｘは０．１〜３．０であり、ｙは０．５〜５．０である。以下、この材料を単に「ＴｉＳｉＮ」と表記する。
【００２３】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図３〜図７は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２４】
次に、図３に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば５〜１０ｎｍの厚さに堆積させて、下部電極膜２１を形成する。下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード２２を形成するシリコンとの反応を抑制するバリア膜である。
【００２５】
次に、下部電極膜２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、Ｎ型層２２ｎ、Ｉ型層２２ｉ及びＰ型層２２ｐを連続的に形成する。すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン（Ｐ）を導入することによりＮ型層２２ｎを形成し、不純物を導入せずにアモルファスシリコンを堆積させることによりＩ型層２２ｉを形成し、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）を導入することによりＰ型層２２ｐを形成する。これにより、ＰＩＮ型のシリコンダイオード２２が形成される。一例では、Ｎ型層２２ｎの膜厚は２〜１５ｎｍとし、リン濃度は１×１０２０〜１×１０２１ｃｍ−３とし、Ｉ型層２２ｉの膜厚は５０〜１２０ｎｍとし、Ｐ型層２２ｐの膜厚は２〜１５ｎｍとし、ボロン濃度は１×１０２０〜２×１０２１ｃｍ−３とする。
【００２６】
次に、図４に示すように、シリコンダイオード２２上に、チタン（Ｔｉ）からなるチタン層３１を形成する。このとき、シリコンダイオード２２の上面が還元され、自然酸化膜が除去される。チタン層３１の厚さは、例えば、０．５〜２ｎｍとする。次に、チタン層３１上に、チタン窒化物（ＴｉＮ）からなるチタン窒化物層３２を形成する。チタン窒化物層３２の厚さは、例えば、１０ｎｍとする。
【００２７】
次に、図５に示すように、熱処理を施す。例えば、この熱処理の温度は５００〜７００℃とし、例えば、６００℃とする。また、時間は例えば１分間とする。これにより、チタン層３１中に、シリコンダイオード２２からシリコンが拡散し、チタン窒化物層３２から窒素が拡散して、それぞれシリコンと反応する。この結果、ＴｉＳｉＮからなる中間電極膜２３が形成される。本明細書においては、このＴｉＳｉＮを形成するための熱処理を「低温熱処理」という。反応後の中間電極膜２３の厚さは、反応前のチタン層３１の厚さの概ね２倍になる。
【００２８】
この低温熱処理において、シリコンは中間電極膜２３の下面２３ａ側から拡散し、窒素は中間電極膜２３の上面２３ｂ側から拡散するため、中間電極膜２３の組成は、下面側ほどシリコン濃度が高く、上面側ほど窒素濃度が高いものとなる。また、チタン層３１を十分薄く形成すれば、窒素がチタン層３１の下面の位置まで到達するため、窒素を含まないチタンシリサイド（ＴｉＳｉ２）層が形成されることはない。更に、この低温熱処理においては、窒素が中間電極膜２３内を拡散することによってシリコンダイオード２２に到達するため、活性な窒素がシリコンダイオード２２に直接接触することがない。このため、シリコンダイオード２２の上面にシリコン窒化物（ＳｉＮ）層が形成されることもない。なお、チタン窒化物層３２の一部は反応後も残留し、チタン窒化物（ＴｉＮ）からなるバリアメタル２４となる。
【００２９】
次に、図６に示すように、バリアメタル２４上に抵抗変化膜２５を形成する。次に、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル２６を形成する。次に、例えばタングステンからなる上部電極膜２７を形成する。次に、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６が形成される。ピラー１６のアスペクト比は、例えば４以上とする。
【００３０】
次に、図７に示すように、例えば、ピラー１６を埋め込むように、絶縁膜、例えばＴＥＯＳを原料とするＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン酸化膜を堆積させる。次に、上部電極膜２７をストッパーとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、シリコン酸化膜の上面を平坦化する。これにより、ピラー１６間にシリコン酸化物からなる層間絶縁膜１７が形成される。このとき、層間絶縁膜１７の上面において上部電極膜２７の上面が露出する。
【００３１】
次に、図２に示すように、層間絶縁膜１７上に更に層間絶縁膜（図示せず）を形成し、ダマシン法によりビット線ＢＬを形成する。すなわち、層間絶縁膜におけるビット線ＢＬを形成する予定の領域に溝を形成し、配線材料、例えばタングステンを堆積させて溝内を埋め込み、ＣＭＰにより溝の外部に堆積されたタングステンを除去する。これにより、タングステンからなるビット線ＢＬが形成される。また、これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３２】
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード２２におけるＮ型層２２ｎ、Ｉ型層２２ｉ及びＰ型層２２ｐの積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、図１に示すような構造体が作製される。
【００３３】
次に、温度が例えば７００〜９００℃、時間が例えば３〜８０秒間の熱処理を施す。これにより、シリコンダイオード２２を形成するシリコンが結晶化してポリシリコンになると共に、このシリコンに含まれる不純物が活性化する。本明細書においては、このシリコンの結晶化及び不純物の活性化を目的とした熱処理を「高温熱処理」という。このようにして、メモリセル部３が形成される。また、これにより、本実施形態に係る記憶装置１が製造される。
【００３４】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図４に示す工程において、シリコンダイオード２２上に薄いチタン層３１を形成し、その上にチタン窒化物層３２を形成し、図５に示す工程において、低温熱処理、すなわち、温度が５００〜７００℃程度の熱処理を施している。これにより、チタン層３１の下面側からシリコンを拡散させ、上面側から窒素を拡散させ、ＴｉＳｉＮからなる中間電極膜２３を形成することができる。このとき、チタンはシリコンよりも酸化反応に伴うギブス（Ｇｉｂｂｓ）の自由エネルギーの低下量が大きく、吸熱量が大きいため、シリコンよりも酸化されやすい。このため、シリコンダイオード２２に堆積したチタンは、シリコンダイオード２２の上面に形成された自然酸化膜を還元し、シリコンと結合する。これにより、シリコンダイオード２２と中間電極膜２３との間で、良好なオーミック特性を得ることができる。この結果、ピラー１６の順方向電流が大きくなり、抵抗変化膜２５をセット状態とするためのセット電圧とリセット状態とするためのリセット電圧との間のマージンを広くとれるため、記憶装置１が誤動作しにくくなる。
【００３５】
また、チタン窒化物層３２から拡散した窒素は、チタン層３１の下面まで到達するため、シリコンダイオード２２上に窒素を含まないチタンシリサイド（ＴｉＳｉ２）層が形成されることがない。従って、このチタンシリサイド層が、その後の高温熱処理の際に凝集して、不純物濃度が低いシリコンが析出されることもない。このように、本実施形態によれば、シリコンダイオード２２と中間電極膜２３との界面の熱的安定性を向上させ、これらの間のコンタクト抵抗を低く抑えることができる。また、シリコンダイオード２２の上面に活性な窒素が直接接触することがないため、シリコンダイオード２２の上面に高抵抗のシリコン窒化物（ＳｉＮ）層が形成されることがなく、これによってコンタクト抵抗が増加することもない。
【００３６】
更に、チタン窒化物層３２の一部は熱処理後も残留してバリアメタル２４となる。チタン窒化物（ＴｉＮ）からなるバリアメタル２４は、金属酸化物からなる抵抗変化膜２５との間の整合性が良好であるため、中間電極膜２３と抵抗変化膜２５との間にバリアメタル２４を介在させることにより、抵抗変化膜２５のスイッチ特性を向上させることができる。
【００３７】
なお、本実施形態においては、中間電極膜２３を形成する金属としてチタンを使用する例を示したが、この金属はチタンには限定されない。但し、シリコンダイオード２２の上面の自然酸化膜を還元する効果を得るためには、酸化反応に伴うギブスの自由エネルギーの低下量がシリコンよりも大きいか、又は、酸化反応に伴う吸熱量がシリコンよりも大きい金属であることが好ましい。このような金属としては、チタンの他に、例えば、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニア（Ｚｒ）若しくはクロム（Ｃｒ）、又はこれらの金属とタングステン（Ｗ）との合金がある。
【００３８】
次に、本実施形態の比較例及び実施例について説明する。
先ず、本実施形態の第１の比較例について説明する。
図８（ａ）〜（ｃ）は、本比較例に係る記憶装置の製造方法を例示する工程断面図である。
【００３９】
本比較例においては、中間電極膜を窒素を含まないチタンシリサイドによって形成する。すなわち、図８（ａ）に示すように、シリコンダイオード２２上にチタン層３１を形成する。次に、図８（ｂ）に示すように、５００〜７００℃の低温熱処理を行って、シリコンダイオード２２中のシリコンとチタン層３１中のチタンとを反応させて、チタンシリサイド（ＴｉＳｉ２）膜６１を形成する。その後、図１に示すようなメモリセル部３を作製した後、シリコンダイオードの結晶化及び不純物の活性化のために、７００〜９００℃の高温熱処理を施す。
【００４０】
この場合、図８（ｃ）に示すように、この高温熱処理に伴って、チタンシリサイド膜６１が島状に凝集し、チタンシリサイド粒６２となってしまう。このとき、凝集前にチタンシリサイド膜６１があった領域であって、チタンシリサイド粒６２の相互間に位置する領域には、不純物濃度が低いシリコン部分６３が析出する。シリコン部分６３の不純物濃度は、例えば、１×１０１９ｃｍ−３以下である。これは、チタンはシリコンよりもボロン及びリン等の不純物に対する結合力が強いため、チタンがシリコンを取り込む際には不純物を多く取り込み、シリコンを排出する際には不純物をあまり排出せず、チタン内に残留させるためと考えられる。このように、不純物濃度が低いシリコン部分６３が析出することにより、シリコン部分６３に含有されている不純物が電気的に活性化していても、十分な導電性を実現することができず、シリコンダイオード２２と中間電極膜との間のコンタクト抵抗が極めて高くなってしまう。
【００４１】
次に、本実施形態の第２の比較例について説明する。
図９は、本比較例に係る記憶装置を例示する断面図である。
図９に示すように、本比較例においては、シリコンダイオード２２上に、スパッタ法又はＣＶＤ法により、ＴｉＳｉＮ膜６５を成膜する。この場合、ＴｉＳｉＮ膜６５の組成は均一になる。
【００４２】
ＴｉＳｉＮ膜６５をスパッタ法によって成膜する場合には、窒素ガス（Ｎ２）及びアルゴンガス（Ａｒ）をスパッタガスとして、チタン及びシリコンをシリコンダイオード２２上に堆積させる。このため、スパッタガス中の活性な窒素がシリコンダイオード２２に直接到達することとなり、シリコンダイオード２２の上面にシリコン窒化物（図示せず）が層状に形成されてしまう。シリコン窒化物は抵抗率が高いため、これにより、コンタクト抵抗が高くなってしまう。
【００４３】
また、ＴｉＳｉＮ膜６５をＣＶＤ法によって成膜する場合には、原料ガスとして、四塩化チタン（ＴｉＣｌ４）、アンモニウムイオン（ＮＨ４）及びモノシラン（ＳｉＨ４）の混合ガスを使用する。この場合も、アンモニウムイオン中の窒素が活性な状態でシリコンダイオード２２に接触するため、シリコンダイオード２２の上面にシリコン窒化物が形成されてしまう。このように、本比較例においては、シリコンダイオード２２とＴｉＳｉＮ膜６５との間に不可避的にシリコン窒化物層が形成されてしまい、コンタクト抵抗が高くなる。
【００４４】
次に、本実施形態の第３の比較例について説明する。
図１０は、本比較例に係る記憶装置を例示する断面図である。
図１０に示すように、本比較例においては、シリコンダイオード２２上に厚いチタンシリサイド（ＴｉＳｉ２）層６７が形成されている。チタンシリサイド層６７の厚さを十分に厚く、例えば、２０ｎｍ以上とすれば、その後、高温熱処理を施しても、チタンシリサイド層６７の凝集が生じにくい。このような厚いチタンシリサイド層６７を形成するためには、シリコンダイオード２２の最上層であるＰ型層２２ｐを厚く形成しておき、その上に厚いチタン層を形成し、その後、長時間の低温熱処理を行えばよい。これにより、チタンシリサイド層６７が凝集しないため、不純物濃度が低いシリコン部分は形成されず、また、チタンシリサイド層６７の形成プロセスに窒素が介在しないため、シリコン窒化物も形成されない。
【００４５】
しかしながら、本比較例においては、チタンシリサイド層６７を厚く形成するため、ピラー１６の高さが高くなる。このため、メモリセルの集積度を向上させるために、ピラー１６の幅を細くすると、ピラー１６のアスペクト比が増大してしまい、ピラー１６の加工が困難になる。また、チタンシリサイド層６７自体の厚さが厚いため、チタンシリサイド層６７の直列抵抗が高くなってしまう。更に、Ｐ型層２２ｐ及びチタン層を厚く形成する必要があり、また、長時間の低温熱処理を行う必要があるため、記憶装置の製造コストが増加する。
【００４６】
次に、本実施形態の実施例について説明する。
本実施例に係る記憶装置の構成は、前述の第１の実施形態と同様である。
図１１は、横軸にシリコンダイオードと中間電極膜との間のコンタクト抵抗をとり、縦軸に累積頻度をとって、本実施形態の実施例及び第１の比較例に係る記憶装置のコンタクト抵抗を例示するグラフ図である。
なお、図１１において、「ｎ＋」はシリコンダイオード２２の最上層がＮ型層２２ｎである場合を示し、「ｐ＋」はシリコンダイオード２２の最上層がＰ型層２２ｐである場合を示す。
【００４７】
図１１に示すように、本実施形態の実施例においては、前述の第１の比較例と比較して、コンタクト抵抗が２．５桁から３桁程度低くなった。すなわち、本実施例においては、コンタクト抵抗が２×１０−５Ωｃｍ２以下となり、良好なオーミック特性を持つ界面が得られた。これに対して、第１の比較例においては、コンタクト抵抗が５×１０−５Ωｃｍ２よりも高くなり、非オーミック特性を持つ界面となった。この結果、本実施例に係る記憶装置においては、前述の第１の比較例に係る記憶装置と比較して、ピラー１６の順方向電流が２．５倍となった。
【００４８】
また、ピラー１６を８層構造にして、各層を形成する度に低温熱処理を行うと、最下層のピラー１６は低温熱処理を８回受けることになるが、本実施例に係る記憶装置については、温度を７５０℃、時間を１５秒間とする熱処理を８回行っても、順方向電流の低下は認められなかった。これにより、本実施例に係る記憶装置は熱的安定性が高く、低温熱処理を８回受けても特性が劣化しないことが判明した。
【００４９】
次に、チタン層３１の厚さが完成後の記憶装置のコンタクト抵抗に及ぼす影響について説明する。
図１２は、横軸に低温熱処理前のチタン層の厚さをとり、縦軸に高温熱処理後のコンタクト抵抗をとって、シリコンダイオード上に形成するチタン層の厚さがコンタクト抵抗に及ぼす影響を例示するグラフ図であり、
図１３（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸に不純物濃度をとって、中間電極膜及びその周辺の不純物濃度プロファイルを例示するグラフ図である。
【００５０】
なお、図１３（ａ）〜（ｃ）に示すプロファイルは、高温熱処理後のプロファイルである。図１３（ａ）〜（ｃ）に示すサンプルにおいては、低温熱処理前のチタン層３１の厚さが相互に異なっており、（ａ）は１．０ｎｍとした場合を示し、（ｂ）は１．５ｎｍとした場合を示し、（ｃ）は３．０ｎｍとした場合を示す。また、低温熱処理前のチタン窒化物層３２の厚さはいずれも１０ｎｍとした。また、図１３（ａ）〜（ｃ）に示すプロファイルは、ＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）に付属のＥＥＬＳ（Electron Energy Loss Spectroscopy：電子エネルギー損失分光）検出器を用いて測定したものである。すなわち、中間電極膜の不純物濃度プロファイルは、例えば、ＥＥＬＳを用いて測定することができる。
【００５１】
図１２に示すように、図４に示す工程において、シリコンダイオード２２上に形成するチタン層３１の厚さを０．５〜２．０ｎｍとすると、チタン層３１を形成しない場合、すなわち、チタン層３１の厚さが０ｎｍの場合、及びチタン層３１の厚さを３ｎｍ以上とする場合と比較して、コンタクト抵抗が低くなった。これは、チタン層を形成しない場合は、シリコンダイオード２２上にチタン窒化物層３２を直接堆積させることになるため、チタン窒化物を堆積させるための雰囲気中に含まれる活性な窒素がシリコンダイオード２２に到達し、シリコン窒化物層が形成され、コンタクト抵抗が高くなったと考えられる。
【００５２】
これに対して、チタン層３１の厚さを０．５〜２．０ｎｍとした場合には、上述の如く、チタン窒化物層３２を堆積させる際の雰囲気に含まれる窒素が、チタン層３１内を拡散してシリコンダイオード２２に到達するため、活性な窒素がシリコンダイオード２２に接触することがなく、シリコンダイオード２２上にシリコン窒化物（ＳｉＮ）層が形成されなかったと考えられる。これは、図１３（ａ）及び（ｂ）において、シリコン（Ｓｉ）及び窒素（Ｎ）を含有し、チタン（Ｔｉ）を含有しない層が観察されないことによって確認できる。
【００５３】
一方、チタン層３１の厚さを３ｎｍ以上とした場合は、図１３（ｃ）に示すように、低温熱処理において窒素（Ｎ）がチタン層３１の下面まで到達せず、窒素を含有しないチタンシリサイド（ＴｉＳｉ２）層が形成され、その後の高温熱処理の際に凝集して、チタンシリサイド粒となった。そして、チタンシリサイド粒の間に、不純物濃度が低いシリコン部分が形成された。なお、図１３（ｃ）に示すプロファイルは、不純物濃度が低いシリコン部分ではなく、チタンシリサイド粒を通過する直線に沿って測定した結果である。これにより、チタン層３１の厚さを０．５〜２．０ｎｍとした場合と比較して、コンタクト抵抗が高くなった。
【００５４】
これに対して、図１３（ａ）及び（ｂ）に示すように、チタン層３１の厚さを０．５〜２．０ｎｍとした場合は、低温熱処理において窒素（Ｎ）がチタン層３１の下面まで到達し、チタン（Ｔｉ）とシリコン（Ｓｉ）を含有し窒素（Ｎ）を含有しないチタンシリサイド層は形成されなかった。このため、チタンシリサイド層の凝集が起こらず、不純物濃度が低いシリコン部分も形成されたなかった。このように、チタン層３１の厚さを０．５〜２．０ｎｍとした場合には、シリコン窒化物層もチタンシリサイド層も形成されず、ＴｉＳｉＮ膜のみが形成されて、低いコンタクト抵抗を得ることができた。なお、チタン層３１の厚さを３ｎｍ以上とする場合でも、低温熱処理の時間を長くして、窒素がチタン層３１の下面まで拡散するようにすれば、低いコンタクト抵抗を得ることができる。
【００５５】
次に、第１の実施形態の変形例について説明する。
図１４〜図１６は、本変形例に係る記憶装置の製造方法を例示する工程断面図である。
先ず、図６に示すように、前述の第１の実施形態と同様な方法により、ワード線ＷＬ上にピラー１６を形成する。
次に、図１４に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、全面にシリコン窒化膜３６を堆積させる。このときの温度は例えば３５０〜６００℃とし、シリコン窒化膜３６の膜厚は例えば１〜１０ｎｍとする。これにより、層間絶縁膜１２の上面における露出領域、ピラー１６の側面及び上面が、シリコン窒化膜３６によって覆われる。
【００５６】
次に、図１５に示すように、ＨＤＰ（High Density Plasma）法によってシリコン酸化物を堆積させる。このとき、埋込性を確保するために、ＨＤＰ法によってシリコン酸化物を堆積させる工程と、ＮＦ３ガス及びＯ２ガスの混合ガスのプラズマエッチングによりピラー１６の上部に付着してオーバーハングしたシリコン酸化物を除去する工程とを交互に実施する。ピラー１６の側面はシリコン窒化膜３６によって覆われているため、上述のプラズマエッチング工程において、ＴｉＳｉＮからなる中間電極膜２３が酸素プラズマに曝されて酸化されることがない。次に、ＣＭＰによって上面を平坦化する。これにより、ピラー１６の相互間に層間絶縁膜３７が埋め込まれる。また、このとき、ピラー１６の上面上からシリコン窒化膜３６が除去される。
【００５７】
以後、前述の第１の実施形態と同様な方法により、記憶装置を製造する。すなわち、図１６に示すように、ピラー１６上にビット線ＢＬを形成する。そして、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成した後、高温熱処理を行う。この高温熱処理により、層間絶縁膜３７から水が発生するが、ピラー１６の側面はシリコン窒化膜３６によって覆われているため、この水によって中間電極膜２３が酸化されることはない。
【００５８】
本変形例においては、ピラー１６を埋め込む層間絶縁膜３７を、埋込性が優れたＨＤＰ法によって形成している。これにより、前述の第１の実施形態のように、ＴＥＯＳを原料としたＣＶＤ法によって層間絶縁膜１７を形成する場合と比較して、アスペクト比がより高いピラー１６間を埋め込むことができる。また、ピラー１６の側面を覆うようにシリコン窒化膜３６が形成されているため、プラズマエッチング及び高温熱処理の際に、ＴｉＳｉＮからなる中間電極膜２３が酸化されることがない。なお、仮にシリコン窒化膜３６が設けられていないと、中間電極膜２３の酸化は露出面から３０ｎｍ程度進行する。このため、ピラー１６の幅が例えば６０ｎｍ以下であると、中間電極膜２３全体が酸化されて、オープン不良となってしまう。
【００５９】
本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。なお、層間絶縁膜３７は、ＨＤＰ法によってシリコン酸化物を堆積させる代わりに、塗布法によってポリシラザン（ＰＳＺ）を塗布することにより、形成してもよい。これによっても、良好な埋込性を実現することができる。塗布法によって層間絶縁膜３７を形成する場合には、オーバーハングを除去するためのエッチングは不要であるが、ＨＤＰ法の場合と同様に、高温熱処理の際に水が発生してしまう。従って、やはりシリコン窒化膜３６を形成することが好ましい。また、ＡＬＤ法によってシリコン窒化膜３６を形成する代わりに、ＮＨ３プラズマ処理を行い、ピラー１６の側面を窒化してもよい。
【００６０】
次に、本発明の第２の実施形態について説明する。
図１７は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
図１７に示すように、本実施形態においては、前述の第１の実施形態と比較して、シリコンダイオード２２上にチタン層３１（図４参照）の代わりに、チタンリッチチタン窒化物層４１を形成する点が異なっている。チタンリッチチタン窒化物層４１はチタン（Ｔｉ）リッチなチタン窒化物（ＴｉＮ）により形成し、その厚さは例えば１〜３ｎｍとする。なお、チタンリッチなチタン窒化物とは、その化学式をＴｉｘＮｙと表現したときに、ｘ＞ｙとなるような化合物である。チタンリッチチタン窒化物層４１の組成は、成膜時の窒素ガスの流量比を制御することによって制御できる。そして、チタンリッチチタン窒化物層４１上にチタン窒化物層３２を形成する。以後の工程は、前述の第１の実施形態と同様である。すなわち、低温熱処理を行うことにより、チタンリッチチタン窒化物層４１内にシリコンダイオード２２からシリコンを拡散させると共に、チタン窒化物層３２から窒素を拡散させる。これにより、ＴｉＳｉＮからなる中間電極膜２３が形成されると共に、チタン窒化物層３２の残部がバリアメタル２４となる。このとき、中間電極膜２３の膜厚は例えば１〜５ｎｍとなる。そして、図１に示すような構造体を作製した後、高温熱処理を行って、シリコンダイオード２２の結晶化及び不純物の活性化を図る。
【００６１】
本実施形態においては、シリコンダイオード２２上にチタンリッチなチタン窒化物を堆積させることで、チタンをシリコンと結合させて、界面抵抗が低いＴｉＳｉＮ膜を形成することができる。また、第１の実施形態のように、単体のチタンをシリコンダイオード２２上に堆積させる場合と比較して、チタンシリサイド（ＴｉＳｉ２）の凝集をより効果的に抑制することができる。
【００６２】
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。なお、本実施形態においても、前述の第１の実施形態と同様に、金属はチタンに限定されない。但し、シリコンダイオード２２の上面を還元するためには、酸化反応に伴うギブスの自由エネルギーの低下量がシリコンよりも大きいか、酸化反応に伴う吸熱量がシリコンよりも大きい金属を使用することが好ましく、例えば、タンタル、ニオブ、ハフニウム、ジルコニア若しくはクロム、又はこれらの金属とタングステンとの合金を使用することができる。例えば、シリコンダイオード２２上にタンタルリッチタンタル窒化物層を形成し、その上にタンタル窒化物層を形成し、その後、低温熱処理を施してもよい。
【００６３】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態及び変形例は、相互に組み合わせて実施することができる。また、前述の各実施形態又は変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６４】
例えば、前述の第１及び第２の実施形態においては、低温熱処理後もチタン窒化物層３２を残留させてチタン窒化物（ＴｉＮ）からなるバリアメタル２４を形成する例を示したが、本発明はこれに限定されず、チタン窒化物層３２を全て反応させて、バリアメタル２４は形成しなくてもよい。
【００６５】
また、前述の第１の実施形態においては、シリコンダイオード２２上にチタン層３１を形成する例を示し、前述の第２の実施形態においては、シリコンダイオード２２上にチタンリッチチタン窒化物層４１を形成する例を示したが、本発明はこれに限定されず、例えば、シリコンダイオード２２上にチタン層３１及びチタンリッチチタン窒化物層４１を積層させ、その上にチタン窒化物層３２を形成してもよい。
【００６６】
更に、前述の第１の実施形態においては、チタン層３１上にチタン窒化物を堆積させてチタン窒化物層３２を形成する例を示したが、本発明はこれに限定されず、チタン層３１の成膜後、大気に曝すことなく、窒素ガス（Ｎ２ガス）雰囲気に曝すことにより、チタン層３１の上層部分にチタン窒化物層３２を形成してもよい。
【００６７】
更にまた、前述の第１及び第２の実施形態においては、ワード線配線層１４、ビット線配線層１５及びピラー１６からなる構造体を作製した後、一括して高温熱処理を行い、シリコンの結晶化及び不純物の活性化を図る例を示したが、本発明はこれに限定されない。例えば、各層のシリコンダイオード２２を成膜した後、チタン層３１等を成膜する前に、高温熱処理、例えば、温度を７００〜９００℃とし、時間を３〜８０秒間とするアニールを行ってもよい。すなわち、各ピラー層を形成するタイミング毎に、高温熱処理を実施してもよい。この場合は、高温熱処理をピラー層の積層数と同じ回数だけ実施することになる。
【００６８】
これにより、シリコンダイオード２２をピラー形状にパターニングする前に結晶化させることができるため、ピラー形状にパターニングした後に結晶化させる場合と比較して、結晶化が容易になる。すなわち、シリコンダイオード２２の結晶化は、結晶の核となる部分を起点として進行するが、微細なピラー形状に加工した後では、各ピラーに結晶の核が含まれない確率が高くなり、全てのピラーにおいてシリコンダイオード２２を結晶化させることが困難になる。これに対して、シリコンダイオード２２をパターニング前に結晶化させれば、連続膜であるシリコンダイオード２２のいずれかの部分には結晶の核がほぼ確実に含まれるため、結晶化が容易である。この結果、結晶化のための熱処理（高温熱処理）の温度を低くするか時間を短くすることができる。
【００６９】
更にまた、前述の第１及び第２の実施形態においては、不純物を導入しながらアモルファスシリコンを堆積させることによってシリコンダイオード２２を形成する例を示したが、本発明はこれに限定されず、例えば、不純物を導入せずにシリコン層を堆積させて、その後、不純物をイオン注入してもよい。例えば、１層目のシリコン層を成膜した後、ヒ素（Ａｓ）をイオン注入し、２層目のシリコン層を成膜した後、ボロン（Ｂ）をイオン注入してもよく、１層目のシリコン層を成膜した後、ボロンをイオン注入し、２層目のシリコン層を成膜した後、ヒ素をイオン注入してもよく、１層目と２層目との間にノンドープのシリコン層を成膜してもよい。また、Ｉ型層２２ｉの代わりに、Ｎ型層２２ｎ及びＰ型層２２ｐよりも実効的な不純物濃度が低い低濃度層が設けられていてもよい。更に、シリコンダイオード２２の最上層を構成するＰ型層２２ｐ又はＮ型層２２ｎの上層部分には、不純物濃度がやや低いＰ−型層又はＮ−型層が形成されていてもよい。
【００７０】
更にまた、前述の第１及び第２の実施形態においては、シリコンダイオード２２を不純物を含有したシリコンによって形成する例を示したが、シリコンダイオード２２はシリコンを主成分とする半導体材料によって形成されていればよく、例えば、シリコンが過剰なシリコンゲルマニウム又はシリコンが過剰なシリコンカーボンによって形成されていてもよい。
【００７１】
更にまた、前述の第１及び第２の実施形態においては、シリコンダイオード２２がＰＩＮ型のダイオードである例を示したが、本発明はこれに限定されず、ＭＩＳ（Metal-Insulator-Silicon）型ダイオード又はＳＩＳ（Silicon-Insulator-Silicon）型ダイオード等、少なくとも上層部分がシリコンを含有する半導体材料からなるダイオードであればよい。
【符号の説明】
【００７２】
１  記憶装置、１１  シリコン基板、１２  層間絶縁膜、１３  メモリセル部、１４  ワード線配線層、１５  ビット線配線層、１６  ピラー、１７  層間絶縁膜、２１  下部電極膜、２２  シリコンダイオード、２２ｉ  Ｉ型層、２２ｎ  Ｎ型層、２２ｐ  Ｐ型層、２３  中間電極膜、２３ａ  下面、２３ｂ  上面、２４  バリアメタル、２５  抵抗変化膜、２６  バリアメタル、２７  上部電極膜、３１  チタン層、３２  チタン窒化物層、３６  シリコン窒化膜、３７  層間絶縁膜、４１  チタンリッチチタン窒化物層、６１  チタンシリサイド膜、６２  チタンシリサイド粒、６３  シリコン部分、６５  ＴｉＳｉＮ膜、６７  チタンシリサイド層、ＢＬ  ビット線、ＷＬ  ワード線
【図１】
2011165854.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011165854.tif 000013
【図１２】
2011165854.tif 000014
【図１３】
2011165854.tif 000015
【図１４】
2011165854.tif 000016
【図１５】
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【図１６】
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【図１７】
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