(57)【要約】【課題】チャネルエッチストッパ構造を有する薄膜トランジスタのオフ電流を低減させ、薄膜トランジスタのスイッチング特性を向上させた表示装置を提供することである。【解決手段】  基板上に形成されるゲート電極と、ゲート絶縁膜を介して前記ゲート電極の上層に積層される第１の半導体層と、前記第１の半導体層の一部の領域の上層に、前記第１の半導体層に接して積層される酸化シリコン膜と、前記第１の半導体層の上層に前記一部の領域以外に接して積層される不純物が添加された２つの第２の半導体層と、保護膜とを有する薄膜トランジスタを備える表示装置であって、前記２つの第２の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、前記保護膜は少なくとも前記酸化シリコン膜の前記上面のうち、前記第２の半導体層と接していない領域と接して形成され、前記酸化シリコン膜の膜厚は２００ｎｍ以上である表示装置。【選択図】  図３
2011171437.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されるゲート電極と、前記ゲート電極の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上層に積層される第１の半導体層と、前記第１の半導体層の一部の領域の上層に、前記第１の半導体層に接して積層される酸化シリコン膜と、前記第１の半導体層の上層に、前記一部の領域以外に接して積層される不純物が添加された２つの第２の半導体層と、前記第２の半導体層の上層に形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上層に形成された保護膜とを有する薄膜トランジスタを備える表示装置であって、
前記２つの第２の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、
前記ソース電極は、前記第２の半導体層の一方に接して形成され、
前記ドレイン電極は、前記第２の半導体層の前記一方とは異なる他方に接して形成され、
前記保護膜は、少なくとも前記酸化シリコン膜の前記上面のうち、前記第２の半導体層と接していない領域と接して形成され、
前記酸化シリコン膜の膜厚は２００ｎｍ以上であることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記酸化シリコン膜は、前記ゲート絶縁膜よりも厚く形成されていることを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記酸化シリコン膜は、前記ゲート絶縁膜の膜厚の１．３倍以上の膜厚を有することを特徴とする表示装置。
【請求項４】
請求項１乃至３の内の何れかに記載の表示装置において、
前記第１の半導体層は、多結晶シリコン又は微結晶シリコンで形成されることを特徴とする表示装置。
【請求項５】
請求項１乃至４の内の何れかに記載の表示装置において、
前記第２の半導体層は、非晶質シリコンに前記不純物が添加されて形成されることを特徴とする表示装置。
【請求項６】
請求項１乃至５の内の何れかに記載の表示装置において、
前記保護膜は、窒化シリコンで形成されることを特徴とする表示装置。
【請求項７】
請求項１乃至６の内の何れかに記載の表示装置において、
前記ゲート絶縁膜は、酸化シリコンで形成されることを特徴とする表示装置。
【請求項８】
請求項１乃至７の内の何れかに記載の表示装置において、
前記第２の半導体層は、前記第１の半導体層の側面と接していることを特徴とする表示装置。
【請求項９】
請求項１乃至８の内の何れかに記載の表示装置において、
前記基板は、表示領域と前記表示領域を囲う周辺領域を有し、
前記周辺領域には駆動回路が形成され、
前記薄膜トランジスタは、前記駆動回路の一部であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、基板上に形成される逆スタガ型の薄膜トランジスタを有する表示装置に関する。
【背景技術】
【０００２】
表示装置に形成されている薄膜トランジスタは、工程数が少ない逆スタガ型のシリコン薄膜トランジスタが一般的となっている。このシリコン薄膜トランジスタとしては、半導体層（活性層）に水素化非晶質シリコン膜いわゆるアモルファスシリコン膜を用いた構造が一般的であった。しかしながら、アモルファスシリコン膜を用いた薄膜トランジスタは電界効果移動度が小さく、十分なオン電流を確保するためには、表示装置の画素部に占める薄膜トランジスタの形成領域が大きくなってしまうという問題があった。さらには、ゲート線駆動回路や走査線駆動回路等の周辺回路等を画素部と同一基板上に形成することが要望されているが、電界効果移動度が小さいために、アモルファスシリコン膜を用いた薄膜トランジスタで周辺回路を形成することは非常に困難であった。
【０００３】
これらの問題を解決する薄膜トランジスタとして、例えば、特許文献１に記載の薄膜トランジスタがある。特許文献１に記載の薄膜トランジスタは、ゲート絶縁膜の上層に多結晶シリコン膜とアモルファスシリコン膜とを順に形成した薄膜層を半導体層とした構成となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５５５７０号公報
【特許文献２】特願２００８−２０４９０３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の多結晶シリコン薄膜トランジスタにおける多結晶シリコン膜の形成では、ゲート絶縁膜の形成の後に、その上層にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜へのエキシマレーザのパルス照射によりアモルファスシリコン膜を多結晶シリコン膜に改質する。この後に、多結晶シリコン膜の上層にアモルファスシリコン膜を形成し、該アモルファスシリコン薄膜の上面に高濃度のｎ型不純物がドープされたコンタクト層を介してドレイン電極及びソース電極がそれぞれ形成される構成となっている。
【０００６】
この特許文献１に記載の多結晶シリコン薄膜トランジスタでは、半導体層を形成する多結晶シリコン膜の側面部分とドレイン電極及びソース電極とが接する構成となっている。従って、ゲート電極にマイナス電圧が印可され多結晶シリコン薄膜に正孔が誘起された場合、ドレイン電極及びソース電極と多結晶シリコン薄膜との間には電位障壁がないために、正孔による電流がドレイン電極及びソース電極にそのまま流れることとなるので、オフ電流が大きくなってしまい、表示装置に用いた場合に表示コントラストが低下してしまうことや周辺回路の動作に不具合が生じることが懸念されている。
【０００７】
電界効果移動度を向上させ十分なオン電流を確保する技術として、特許文献２に記載の逆スタガ構造のチャネルエッチストッパ型の薄膜トランジスタがある。特許文献２には、多結晶シリコンで形成される半導体層の上面に、半導体層のドレイン領域とソース領域を露出し、半導体層のチャネル領域を覆う酸化シリコン膜（チャネルエッチストッパ層）を形成し、半導体層及び酸化シリコン膜とドレイン電極との間、並びに半導体層及び酸化シリコン膜とソース電極との間に、高濃度のｎ型不純物がドープされた不純物シリコン層（コンタクト層）を形成し、該不純物シリコン層は半導体層と酸化シリコン膜の一部とを覆い、酸化シリコン膜の上層で対向配置されるドレイン電極とソース電極及びドレイン電極とソース電極との間の酸化シリコン膜とを窒化シリコン膜で覆った逆スタガ構造のチャネルエッチストッパ型の薄膜トランジスタが提案されている。
【０００８】
しかしながら、このチャネルエッチストッパ型の薄膜トランジスタでは、半導体層のチャネル領域は酸化シリコン薄膜を介して窒化シリコン膜が配置される構成となっているので、窒化シリコン膜に蓄積された固定電荷により、ゲート電圧がオフ電圧の時にも、半導体層のチャネル領域の窒化シリコン層側にチャネルが形成され、オフ電流が増加してしまうという問題がある。このために十分なスイッチング特性を得ることができず、表示装置の画素部のスイッチング素子に用いた場合、表示コントラストが低下してしまうという問題がある。また、表示装置の周辺回路に用いた場合、周辺回路の動作に不具合が生じるという問題がある。
【０００９】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、チャネルエッチストッパ型の薄膜トランジスタのオフ電流を低減させ、特性を向上させた表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決すべく、本願発明の表示装置は、基板上に形成されるゲート電極と、前記ゲート電極の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上層に積層される第１の半導体層と、前記第１の半導体層の一部の領域の上層に、前記第１の半導体層に接して積層される酸化シリコン膜と、前記第１の半導体層の上層に、前記一部の領域以外に接して積層される不純物が添加された２つの第２の半導体層と、前記第２の半導体層の上層に形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上層に形成された保護膜とを有する薄膜トランジスタを備える表示装置であって、前記２つの第２の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、前記ソース電極は、前記第２の半導体層の一方に接して形成され、前記ドレイン電極は、前記第２の半導体層の前記一方とは異なる他方に接して形成され、前記保護膜は、少なくとも前記酸化シリコン膜の前記上面のうち、前記第２の半導体層と接していない領域と接して形成され、前記酸化シリコン膜の膜厚は２００ｎｍ以上であることを特徴とする表示装置である。
【発明の効果】
【００１１】
本発明によれば、チャネルエッチストッパ構造を有する薄膜トランジスタのオフ電流を低減させることができる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図である。
【図２】本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。
【図３】本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図である。
【図４】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図５】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図６】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図７】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図８】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図９】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１０】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１１】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１２】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１３】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１４】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１５】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１６】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１７】本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。
【図１８】従来の表示装置における薄膜トランジスタの概略構成を説明するための断面である。
【図１９】図１８に示す従来の表示装置における薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。
【図２０】本発明の実施形態の表示装置における薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１５】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、本実施形態の表示装置の構成を説明する。
【００１６】
図１に示すように、画素電極や薄膜トランジスタ等が形成される第１基板（ＴＦＴ側基板）ＳＵＢ１と、該第１基板ＳＵＢ１に対向して配置され、カラーフィルタ（着色層）及び遮光膜（ブラックマトリクス）等が形成される第２基板（対向基板）ＳＵＢ２と、該第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される後述する液晶層とでパネル部が構成され、このパネル部に光源となる図示しないバックライトユニットとが組み合わされて、本実施形態の液晶表示装置が形成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定（固着）及び２枚の基板ＳＵＢ１、ＳＵＢ２で挟持される液晶の封止は、表示領域ＡＲの周辺に形成されるシール材ＳＬで固定され、液晶も封止される構成となっている。
【００１７】
第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の透明な絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、該薄膜トランジスタＴＦＴの信頼性を向上することができる。また、プラスチック（樹脂）基板を用いれば、軽量で、耐衝撃性に優れた液晶表示装置を形成できる。
【００１８】
また、本実施形態の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。さらには、本実施形態の液晶表示装置では、第１基板ＳＵＢ１上の周辺領域（表示領域ＡＲ以外の領域）に、図示しない周辺回路が形成されている。周辺回路は、液晶表示装置を駆動するための駆動回路の一部である。この周辺回路にも薄膜トランジスタＴＦＴが形成されている。また、第１基板ＳＵＢ１上の周辺領域には、駆動回路の他の一部である半導体チップで形成された駆動回路ＬＤＲが搭載されている。半導体チップで形成された駆動回路ＬＤＲにはフレキシブルプリント基板ＦＰＣが接続され、フレキシブルプリント基板ＦＰＣから入力される入力信号が駆動回路ＬＤＲ、更には周辺領域に形成された周辺回路へ入力される。
【００１９】
尚、液晶表示装置を駆動するための駆動回路としては、映像信号駆動回路や走査信号駆動回路がある。
【００２０】
また、図１に示すように本実施形態の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図中Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、図中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置される構成となる。また、第２基板ＳＵＢ２の画素の領域には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの図示しないカラーフィルタが形成される構成となっており、このＲＧＢの各画素でカラー表示用の単位画素を形成する構成となっている。
【００２１】
また、各画素は例えば図１中丸印ａの拡大図ａ’に示すように、ゲート線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬに接続され映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極ＣＴとを備えている。画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の面に平行な成分を有する電界を生じ、この電界によって液晶層の液晶分子を駆動させるようになっている。このような液晶パネルは、いわゆる広視野角表示ができるものとして知られ、このような液晶への電界の印加の特異性から、ＩＰＳ方式、あるいは横電界方式と称される。
【００２２】
また、各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、周辺領域に形成された周辺回路や周辺領域に搭載された駆動回路ＬＤＲにそれぞれ接続される構成となっている。なお、本実施形態の液晶表示装置では、駆動回路の一部（駆動回路ＬＤＲ）を半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、駆動回路のすべてを周辺回路として第１基板ＳＵＢ１の周辺領域に直接形成する構成であってもよい。さらには、駆動回路の一部（駆動回路ＬＤＲ）をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
【００２３】
〈画素の構成〉
図２は本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。ただし、以下に示す薄膜は公知のフォトリソグラフィ技術により形成可能であるので、形成方法の詳細な説明は省略する。また、説明を簡単にするために、配向膜及び偏光板等は省略している。
【００２４】
図２に示すように、第１基板ＳＵＢ１の液晶側の面には、ゲート線ＧＬ及びドレイン線ＤＬが比較的大きな距離を有して平行に形成されている。
【００２５】
ゲート線ＧＬとドレイン線ＤＬの間の領域には、たとえばＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる共通電極ＣＴが形成されている。該透明電極ＣＴは、そのコモン線ＣＬ側の辺部において該コモン線ＣＬに重畳されて形成され、スルーホール（コンタクトホール）ＴＨ２を介してコモン線ＣＬと電気的に接続されている。なお、透明導電膜としてＩＴＯを用いた場合について説明するが、ＩＴＯに限定されることはなく、公知のＺｎＯ系透明導電膜を用いてもよい。
【００２６】
図２中の上下方向に伸張して形成されるドレイン線ＤＬはその一部において薄膜トランジスタＴＦＴ側に延在され、半導体層（活性層）ＰＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極に接続されている。また、ドレイン線ＤＬは薄膜トランジスタＴＦＴの近傍の領域において、図示しない絶縁膜（ゲート絶縁膜）及びアモルファスシリコン層を介してゲート線ＧＬと交差する構成となっている。
【００２７】
ドレイン線ＤＬおよびドレイン電極の形成の際に同時に形成されるソース電極は、半導体層ＰＳ上にてドレイン電極と対向し、かつ、半導体層ＰＳ上から画素領域側に若干延在され形成されている。このソース電極が延在する領域において、後に説明する画素電極ＰＸと接続される構成となっている。
【００２８】
また、本実施形態の薄膜トランジスタＴＦＴは、後述するように、いわゆる逆スタガ構造のチャネルストッパ型の薄膜トランジスタである。なお、本実施形態の薄膜トランジスタＴＦＴは、そのバイアスの印加によってドレイン電極とソース電極とが入れ替わるように駆動するが、本明細書の説明にあっては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極、画素電極ＰＸと接続される側をソース電極と称するものとする。
【００２９】
ドレイン電極及びソース電極の上層すなわち薄膜トランジスタＴＦＴの上層には、当該薄膜トランジスタＴＦＴを覆う無機化合物の絶縁膜からなる図示しない保護膜と、平坦化膜としての機能を有する有機絶縁膜からなる図示しない平坦化膜が形成されている。保護膜は液晶や平坦化膜のアルカリ成分から薄膜トランジスタＴＦＴを保護する役割を持っており、例えば無機質材料である窒化シリコン（ＳｉＮ）膜等からなり、薄膜トランジスタＴＦＴの上層の全面に当該保護膜が形成されている。平坦化膜は保護膜の上層（基板の液晶側）に公知のスピンコート法等により形成され、例えば感光性のポリイミドやアクリル系樹脂などの有機物材料からなり、薄膜トランジスタＴＦＴをはじめとしたゲート線ＧＬ、ドレイン線ＤＬ、及びコモン線ＣＬ等の形成に伴う第１基板ＳＵＢ１上面の凹凸を平坦化する。なお、本実施形態の液晶表示装置の第１基板ＳＵＢ１では保護膜と平坦化膜とで薄膜トランジスタを保護する構成となっている。
【００３０】
平坦化膜の上層には画素電極ＰＸが形成され、その上層に図示しない容量絶縁膜が形成される構成となっている。この容量絶縁膜、平坦化膜、及び保護膜にはコモン線ＣＬに至るスルーホール（コンタクトホール）ＴＨ２が形成されており、容量絶縁膜の上層に形成される共通電極ＣＸとコモン線ＣＬとが電気的に接続される構成となっている。なお、ソース電極と画素電極ＰＸとの接続方法については、後に詳述する。
【００３１】
このように、本実施形態の液晶表示装置では、画素電極ＰＸの上層に形成した容量絶縁膜を介して共通電極ＣＴが配置される構成となっている。このように形成される液晶表示装置（横電界方式の液晶表示装置）では、保持容量を構成するための一対の電極を画素電極ＰＸと共通電極ＣＴとで兼ねる構成とすることが一般的に行われている。すなわち、画素電極ＰＸと共通電極ＣＴとの間に形成する層間絶縁膜として容量絶縁膜を用いることにより、画素電極ＰＸと共通電極ＣＴとの絶縁を実現しつつ画素電極ＰＸと共通電極ＣＴとにより、画素電荷の保持に必要な保持容量を実現する構成となっている。なお、共通電極ＣＴの上層に容量絶縁膜を介して画素電極ＰＸを配置する構成であってもよい。
【００３２】
〈薄膜トランジスタの詳細構造〉
図３は本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図であり、特に、図２のＸ軸方向の断面図である。ただし、説明を簡単にするために、図３に示す断面図では保護膜ＰＡＳｉの上層に積層される平坦化膜は省略する。
【００３３】
図３に示すように、本実施形態の薄膜トランジスタでは、第１基板ＳＵＢ１の表面に、第１基板ＳＵＢ１から薄膜トランジスタＴＦＴへのＮａ（ナトリウム）やＫ（カリウム）などのイオンの混入をブロックするため、下地層となる絶縁膜ＩＮ１が形成されている。絶縁膜ＩＮ１としては、例えば第１基板ＳＵＢ１側から順に窒化シリコン（ＳｉＮ）などや、窒化シリコン（ＳｉＮ）などからなる層と酸化シリコン（ＳｉＯやＳｉＯ２、以下ＳｉＯと表記する）などからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。
【００３４】
絶縁膜ＩＮ１の上層には、ゲート電極ＧＴが形成され、その上層にゲート電極ＧＴを被うようにしてゲート絶縁膜ＧＩが形成されている。図３に示すように、薄膜トランジスタＴＦＴの形成領域においては、ゲート絶縁膜ＧＩは当該薄膜トランジスタＴＦＴのゲート絶縁膜として機能する。なお、本実施形態の薄膜トランジスタでは、ゲート絶縁膜ＧＩとして、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ）のいずれの薄膜であってもよい。
【００３５】
該ゲート絶縁膜ＧＩの上面であって、ゲート電極ＧＴと重畳する個所においては、例えば結晶性シリコン薄膜の一つである多結晶シリコン薄膜（ポリシリコン薄膜：ｐｏｌｙ−Ｓｉ薄膜）からなる半導体層（第１の半導体層）ＰＳが形成されている。なお、半導体層ＰＳは多結晶シリコン薄膜に限定されることはなく、例えば結晶性シリコン薄膜の一つである平均粒径が５０〜１００ｎｍの微結晶シリコン薄膜、又は擬似単結晶シリコン薄膜からなる半導体層であってもよい。また、後に詳述するように、本実施形態においては、半導体層ＳＰの形成はアモルファスシリコン薄膜（非晶質シリコン薄膜）を生成した後に、該アモルファスシリコン薄膜をエキシマレーザ等で結晶化することによって可能である。さらには、多結晶シリコンを直接成膜することによって、半導体層ＰＳを形成することも可能である。
【００３６】
半導体層ＰＳの上面にはＸ軸方向の幅すなわちドレイン電極ＤＴ及びソース電極ＳＴの対向方向の幅が半導体層ＰＳの幅よりも小さく形成されるチャネルストッパ層ＥＳが形成されている。チャネルストッパ層ＥＳは、例えば酸化シリコン（ＳｉＯ）で形成される。本実施形態のチャネルストッパ層ＥＳは、半導体層ＰＳに重畳して形成されると共に、ドレイン電極ＤＴ及びソース電極ＳＴが対向配置される側の上面の一部が露出されるように形成されている。
【００３７】
また、本実施形態の薄膜トランジスタでは、チャネルストッパ層ＥＳの膜厚ｄ１は２００ｎｍである。ただし、後述するように、チャネルストッパ層ＥＳの膜厚ｄ１は２００ｎｍに限定されることはなく、２００ｎｍ以上ならばよい。このときの膜厚ｄ１＝２００ｎｍは、ゲート絶縁膜ＧＩに酸化シリコン（ＳｉＯ）を用いた場合に好適な膜厚であり、ゲート絶縁膜ＧＩに窒化シリコン（ＳｉＮ）を用いた場合には、さらに膜厚を厚く形成した方がよい。好適には、チャネルストッパ層ＥＳの膜厚ｄ１は、ゲート絶縁膜ＧＩの１．３倍又はそれ以上の膜厚がよい。
【００３８】
チャネルストッパ層ＥＳの上面の一端側からその側面、及び当該チャネルストッパ層ＥＳが形成されない半導体層ＰＳの上面とその側面、並びにゲート絶縁膜ＧＩの上面にかけ、ドレイン側のコンタクト層（不純物シリコン層、第２の半導体層）ＣＮＬが形成されている。また、チャネルストッパ層ＥＳの上面の他端側からその側面、及び当該チャネルストッパ層ＥＳが形成されない半導体層ＰＳの上面とその側面、並びにゲート絶縁膜ＧＩの上面にかけ、ソース電極側のコンタクト層（不純物シリコン層、第２の半導体層）ＣＮＬが形成されている。該コンタクト層ＣＮＬは、高濃度のｎ型不純物であるリン（Ｐ）等がドープされた高濃度不純物層（ｎ＋シリコン層：ｎ＋Ｓｉ）である。コンタクト層ＣＮＬは、ソース電極ＳＴあるいはドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を有する。
【００３９】
このコンタクト層ＣＮＬの上面には、ドレイン線ＤＬに接続されるドレイン電極ＤＴと画素電極ＰＸに接続されるソース電極ＳＴとが、チャネル部を介して対向配置されている。本実施形態においては、ドレイン電極ＤＴ及びソース電極ＳＴは、コンタクト層ＣＮＴの側からバリアメタル層ＭＢ、アルミニウム層ＭＭ、及びキャップメタル層ＭＣが順次形成される三層構造となっている。なお、ドレイン電極及びソース電極は三層構造に限定されることはなく、アルミニウム等やその合金等からなる金属薄膜であってもよい。
【００４０】
ドレイン電極ＤＴ、ソース電極ＳＴ、及びチャネルストッパ層ＥＳの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴの上層の全面には、当該薄膜トランジスタＴＦＴを保護するために無機質材料である窒化シリコン（ＳｉＮ）膜等からなる保護膜ＰＡＳｉ、いわゆるパッシベーション膜が形成されている。
【００４１】
このように本実施形態の薄膜トランジスタでは、チャネルストッパ層ＥＳの膜厚ｄ１を２００ｎｍ以上で形成することによって、チャネルストッパ層ＥＳの上面に積層される保護膜ＰＡＳｉと半導体層ＰＳとの間隔を２００ｎｍ以上に保持している。この構成により、保護膜ＰＡＳｉの固定電荷ＥＣに起因して生じることとなる、半導体層ＰＳのチャネルストッパ層ＥＳの側に生じるチャネル（以下、本願明細中ではバックチャネルと記す。）の発生を大幅に低減させることを可能としている。この構成によるオン電流は、図３中に矢印３０２で模式的に示すように、バックチャネルによって、ゲート電圧のオン、オフに拘らずに薄膜トランジスタＴＦＴに流れる電流を大幅に低減できる。なお、図３中に矢印３０１で示す電流は、薄膜トランジスタＴＦＴがオン時に流れる電流を示している。
【００４２】
〈薄膜トランジスタの製造方法〉
次に、図４〜図１７に本発明の表示装置における薄膜トランジスタの製造方法を説明するための図を示し、以下、図４〜図１７に基づいて製造方法を説明する。
【００４３】
工程１（図４）
第１基板ＳＵＢ１の上面側の全面に、プラズマＣＶＤ（化学気相成長法）等で窒化シリコン（ＳｉＮ）薄膜あるいは酸化シリコン（ＳｉＯ）薄膜又はＳｉＮ薄膜とＳｉＯ薄膜とを成膜し、下地膜となる絶縁膜ＩＮ１を形成する。この後に、絶縁膜ＩＮ１の上層にゲート電極ＧＴ、ゲート線ＧＬ、及びコモン線ＣＬとなる金属膜をスパッタ法で成膜する。なお、この金属膜としては、後のレーザアニール工程による加熱を考慮し、例えばＭｏ（モリブデン）系、Ｗ（タングステン）系、又はＴａ（タンタル）系等の高融点金属やその合金を用いる。次に、周知のフォトリソグラフィ技術を用いて、金属膜をエッチングすることにより、ゲート電極ＧＴ、及び図示しないゲート線とコモン線ＣＬとを形成する。
【００４４】
工程２（図５）
ゲート電極ＧＴの上層を含む第１基板ＳＵＢ１の全面に、プラズマＣＶＤ法により、まずＳｉＯ薄膜を成膜しゲート絶縁膜ＧＩを形成する。ただし、ゲート絶縁膜ＧＩは半導体領域においては、ゲート絶縁膜として機能するものであり、ＳｉＮ薄膜あるいはＳｉＮ薄膜とＳｉＯ薄膜との二層構造等でもよい。
【００４５】
次に、ゲート絶縁膜ＧＩの上層に、プラズマＣＶＤ法でアモルファスシリコン薄膜ＡＳを形成する。この後に、脱水処理として４５０℃以上でアニール処理を行い、アモルファスシリコン薄膜中の水素を脱離させる。
【００４６】
工程３（図６）
アモルファスシリコン薄膜ＡＳにエキシマレーザを照射することによりシリコンを結晶化させ、非結晶性シリコン薄膜から結晶性シリコン薄膜である多結晶シリコン薄膜（ｐｏｌｙ−Ｓｉ薄膜）ＰＳを形成する。ただし、結晶性シリコン薄膜は多結晶シリコン薄膜ＰＳに限定されることはなく、例えば連続発振の固体レーザを用いて形成される擬似単結晶シリコン薄膜、又は例えば熱処理によって形成される粒径（平均粒径）が５０ｎｍ〜１００ｎｍの微結晶シリコン薄膜（μｃ−Ｓｉ薄膜）であってもよい。
【００４７】
工程４（図７）
多結晶シリコン薄膜ＰＳの上層に、チャネルストッパ層ＥＳになる酸化シリコン（ＳｉＯ）膜を形成する。このとき、本実施形態では、チャネルストッパ層の膜厚を２００ｎｍ以上とするために、この酸化シリコン（ＳｉＯ）膜の膜厚も２００ｎｍ以上とする。ただし、酸化シリコン（ＳｉＯ）膜の膜厚を厚く形成するためには、長い堆積時間（形成時間）を要することとなると共に、そのエッチングにも長い時間が必要となり、製造コストが上昇してしまうことが懸念されるので、膜厚は２００ｎｍが好適と考えられる。
【００４８】
工程５（図８）
周知のホトプロセス（露光・現像）により、チャネルストッパ層ＥＳとなる酸化シリコン（ＳｉＯ）膜及び多結晶シリコン薄膜ＰＳを加工するため、すなわち薄膜トランジスタの半導体層を形成するためのレジストパターンＲＥＧを酸化シリコン（ＳｉＯ）膜の上層に形成する。
【００４９】
工程６（図９）
工程５で形成したレジストパターンＲＥＧをマスクとして、フッ酸系のエッチング液でウェットエッチングを行い、チャネルストッパ層ＥＳを形成する。このとき、オーバーエッチでチャネルストッパ層ＥＳの側面部分をエッチングすることにより、図中の矢印９０１で示すように、レジストパターンＲＥＧよりも幅が狭くなるようにチャネルストッパ層ＥＳを形成する。ただし、酸化シリコン（ＳｉＯ）膜の下地層は多結晶シリコン膜ＰＳが形成されているので、このウェットエッチングでは多結晶シリコン薄膜ＰＳはエッチングされない。
【００５０】
工程７（図１０）
この工程では、レジストパターンＲＥＧをマスクとしてドライエッチングにより、矢印１００１で示すように、下層のゲート絶縁膜ＧＩが露出するまでＳｉＯ系薄膜ＰＳのエッチングを行い、半導体層ＰＳを形成する。このエッチングにより、半導体層ＰＳはレジストパターンＲＥＧと同等の幅を有することとなるので、半導体層ＰＳの上面（チャネルストッパ層ＥＳ側の面）の一部（上面端部の一部領域）がチャネルストッパ層ＥＳより露出されることとなる。
【００５１】
工程８（図１１）
工程７で使用したレジストパターンＲＥＧを除去することにより、図１１に示すように、島状に形成される半導体層ＰＳの上面にチャネルストッパ層ＥＳが形成された半導体層ＰＳが形成される。
【００５２】
工程９（図１２）
チャネルストッパ層ＥＳ、半導体層ＰＳ、及びゲート絶縁膜ＧＩの上層を含む第１基板ＳＵＢ１の全面に、マイクロ波プラズマＣＶＤ（ＰＥＣＶＤ）法で、例えば高濃度のｎ型不純物としてＰ（リン）がドーピングされるｎ型アモルファスシリコン薄膜ＣＮＬを形成する。この後に、ｎ型アモルファスシリコン薄膜ＣＮＬの上層に、例えばＴｉ（チタン）やＭｏ（モリブデン）からなる金属薄膜ＭＢを形成する。次に、金属薄膜ＭＢの上層に例えばＡＬ（アルミニウム）やその合金からなる金属薄膜ＭＭを形成し、該金属薄膜ＭＭの上層に例えばＴｉやＭｏからなる金属薄膜ＭＣを形成する。この金属薄膜ＭＢ、ＭＭ、ＭＣの三層構造からなる薄膜を形成することにより、ＡＬやその合金からなる金属薄膜ＭＭの上層及び下層を金属薄膜（バリアメタル層、キャップメタル層）ＭＢ、ＭＣで覆う三層構造とする。この構成により、後に形成するドレイン電極ＤＴ、ドレイン線ＤＬ、及びソース電極ＳＴにおけるＡＬの拡散防止とコンタクト抵抗の低減とを達成している。
【００５３】
工程１０（図１３）
まず、ウェットエッチングで三層構造の金属薄膜ＭＢ、ＭＭ、ＭＣをエッチングし、ドレイン電極ＤＴ、ドレイン線ＤＬ、及びソース電極ＳＴに対応した信号線を形成する。次に、ドレイン電極ＤＴ、ドレイン線ＤＬ及びソース電極ＳＴとなる三層構造の金属薄膜をマスクとして、ドライエッチングでｎ型アモルファスシリコン薄膜ＣＮＬをエッチングすることにより、チャネルストッパ層ＥＳの膜厚が２００ｎｍの薄膜トランジスタが形成される。
【００５４】
工程１１（図１４）
この工程では、ゲート線ＧＬを覆うように形成されているゲート絶縁膜ＧＩをホト・エッチングし、当該ゲート線ＧＬを露出させるコンタクトホールＴＨ３を形成する。
【００５５】
工程１２（図１５）
第１基板ＳＵＢ１の全面に、プラズマＣＶＤ法で窒化シリコン（ＳｉＨ）膜を形成し、パッシベーション膜すなわち保護膜ＰＡＳｉとする。
【００５６】
工程１３（図１６）
まず、第１基板ＳＵＢ１の全面すなわち保護膜ＰＡＳｉの上層に感光性有機膜を塗布し、光硬化させることにより平坦化膜ＰＡＳｏを形成することにより、保護膜ＰＡＳｉと平坦化膜ＰＡＳｏで薄膜トランジスタＴＦＴ及び各信号線を保護する構成とする。次に、ソース電極ＳＴに重畳する平坦化膜ＰＡＳｏに、コンタクトホールＴＨ１に対応する孔を形成する。この後に、該平坦化膜ＰＡＳｏをマスクとして保護膜ＰＡＳｉをエッチングし、薄膜トランジスタＴＦＴのソース電極ＳＴを形成するキャップメタル層ＭＣに至るコンタクトホールＴＨ１を形成すると共に、ゲート配線に至るコンタクトホールＴＨ３を形成する。
【００５７】
工程１４（図１７）
第１基板ＳＵＢ１の全面に、例えばＩＴＯ等の透明導電を形成した後に、ホト・エッチ加工により所望形状の画素電極を形成する。これにより、本発明の実施形態の薄膜トランジスタを有する表示装置の第１基板ＳＵＢ１が形成される。ただし、ＩＰＳ方式の表示装置の第１基板ＳＵＢ１では、画素電極の形成の後に周知の容量絶縁膜を介して共通電極を形成することにより、第１基板ＳＵＢ１が形成されることとなる。
【００５８】
このように、本発明の実施形態の表示装置における薄膜トランジスタＴＦＴでは、従来と同じ製造工程でバックチャネルの発生を防止できるので、表示装置の製造コストを上昇させることなく、結晶性薄膜トランジスタのオフ電流を低減でき、コントラストを向上させることができる。
【００５９】
〈発明の原理と効果〉
図１８は従来の表示装置における薄膜トランジスタの概略構成を説明するための断面であり、図１９は図１８に示す従来の表示装置における薄膜トランジスタのＶｇ−Ｉｄ特性（ゲート電圧Ｖｇとドレイン電流Ｉｄの関係）を示す図であり、図２０は本発明の実施形態の表示装置における薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。
【００６０】
図１８に示すように、従来のチャネルストッパ層ＥＳの膜厚ｄ２は、本実施形態のチャネルストッパ層ＥＳの膜厚ｄ１（２００ｎｍ）よりも薄い膜厚で形成されていた。また、逆スタガ構造のチャネルストッパ型薄膜トランジスタの場合、前述する製造方法からも明らかなように、チャネルストッパ層ＥＳの上面にＳｉＮの保護膜ＰＡＳｉが形成される構成となっている。このために、薄膜トランジスタＴＦＴの半導体層ＰＳの上層で対向配置されるコンタクト層ＣＮＬ及びドレイン電極ＤＴ並びにソース電極ＳＴにより形成される凹部に形成される保護膜ＰＡＳｉと、半導体層ＰＳとの距離も近くなる。その結果、凹部に形成される保護膜ＰＡＳｉの固定電荷ＥＣが当該保護膜ＰＡＳｉ側（バックチャネル側）の半導体層ＰＳにチャネルが形成され、このチャネルによるドレイン電流が矢印１８０１で示すように流れ、薄膜トランジスタＴＦＴのオフ電流が増加する。
【００６１】
すなわち、保護膜ＰＡＳｉに固定電荷ＥＣが存在しない場合には、ゲート電極ＧＴ側の半導体層ＰＳに形成されるチャネルを流れる矢印３０１で示すドレイン電流３０１のみとなるが、従来の薄膜トランジスタＴＦＴでは、バックチャネル側のドレイン電流（以下、バックチャネル電流と記す。）１８０１による影響も大きなものとなる。例えば、図１９に示すように、矢印３０１で示すドレイン電流のみのＶｇ−Ｉｄ特性１９０１の場合にはオフ電流も十分小さいものとなるが、従来の薄膜トランジスタＴＦＴでは、矢印３０１で示すドレイン電流に矢印１８０１で示すドレイン電流（バックチャネル電流）が加算されることとなる。このために、図１９中のＶｇ−Ｉｄ特性１９０２に示すように、オフ電流（図１９のゲート電圧Ｖｇが負のときのドレイン電流Ｉｄ）が非常に大きなものとなる。
【００６２】
これに対して、本願発明の実施形態の薄膜トランジスタでは、チャネルストッパ層ＥＳの厚さｄ１を従来の厚さであるｄ２よりも厚い２００ｎｍ以上で形成する構成としているので、チャネルストッパ層ＥＳの上面に形成される保護膜ＰＡＳｉと半導体層ＰＳとの距離を大きくすることが可能となり、バックチャネル電流が大幅に低減され、図２０に示すように、オフ電流を大幅に低減させたＶｇ−Ｉｄ特性２００１を有する薄膜トランジスタを形成することが可能となる。
【００６３】
通常の表示装置の駆動において、チャネルストッパ層ＥＳを酸化シリコン膜で形成したとき、バックチャネル層ＥＳの膜厚ｄ１が２００ｎｍあれば、前述のバックチャネルによる影響を十分抑制できる。従って、チャネルストッパ層ＥＳの膜厚ｄ１は２００ｎｍ以上の大きさにする必要がある。
【００６４】
さらには、前述するように、チャネルストッパ層ＥＳの膜厚ｄ１を厚くした場合、長い堆積時間（形成時間）を要することとなり、製造コストが上昇してしまうことが懸念されるので、本実施形態ではチャネルストッパ層ＥＳの膜厚ｄ１は２００ｎｍ程度が好適であると考えられる。
【００６５】
このように、本実施形態のチャネルストッパ型の薄膜トランジスタでは、半導体層の上面に形成されるチャネルストッパ層ＥＳの膜厚がゲート絶縁膜ＧＩの膜厚（例えば、１５０ｎｍ）の１．３倍以上の２００ｎｍで形成する構成となっているので、チャネルストッパ層ＥＳの上面に接して形成される保護膜ＰＡＳｉと半導体層ＰＳとの距離を大きくできる。その結果、半導体層の上面側すなわち保護膜ＰＡＳｉ側に形成されるバックチャネルを大きく低減させることが可能となり、オフ電流を大幅に低減させることが可能となる。
【００６６】
また、本実施形態のチャネルストッパ型の薄膜トランジスタでは、半導体層の上面の一部を露出させるようにチャネルストッパ層ＥＳを形成すると共に、ドレイン電極ＤＴ及びソース電極ＳＴとの下層にその形状に沿ったコンタクト層ＣＮＬを形成し、該コンタクト層が半導体層の上面部と側面部とに接する構成となっているので、オン電流を大きくすることが可能となる。
【００６７】
このように、本実施形態のチャネルストッパ型の薄膜トランジスタは大きなオン電流を流すことができると共に、オフ電流を大幅に低減させることができるので、本発明のチャネルストッパ型の薄膜トランジスタをスイッチング用の薄膜トランジスタや周辺回路の薄膜トランジスタとして用いることにより、表示装置の特性を向上させることが可能となる。
【００６８】
なお、本実施形態では本発明を液晶表示装置に適用した場合について説明したが、これに限定されることはなく、例えば、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用可能である。
【００６９】
また、本発明はＩＰＳ方式や横電界方式の液晶表示装置に限定されることはなく、ＶＡ方式等の縦電界方式の液晶表示装置にも適用可能である。
【００７０】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００７１】
ＡＲ……表示領域、ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＤＬ……ドレイン線
ＧＬ……ゲート線、ＣＬ……コモン線、ＧＩ……ゲート絶縁膜、ＧＴ……ゲート電極
ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＴＦＴ……薄膜トランジスタ
ＰＸ……画素電極、ＣＴ……共通電極、ＴＨ１，ＴＨ２，ＴＨ３……スルーホール
ＩＮ１……絶縁膜、ＬＤＲ……駆動回路、ＳＬ……シール材、ＰＡＳｉ……保護膜
ＰＳ……半導体層（活性層）、ＡＳ……アモルファスシリコン薄膜、ＥＣ……固定電荷
ＣＮＬ……コンタクト層、ＲＥＧ……レジスト膜、ＦＰＣ……フレキシブルプリント基板
ＭＢ……バリアメタル層、ＭＭ……アルミニウム層、ＭＣ……キャップメタル層
ＥＳ……チャネルストッパ層、ＰＡＳｏ……平坦化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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