(57)【要約】【課題】出力電圧に含まれる直流オフセット成分の増幅分の調整精度を確保しつつ、回路面積の増大を抑制可能な、スイッチトキャパシタアンプ回路の提供。【解決手段】オペアンプ３１の反転入力端子に一端が接続されたキャパシタ２１と、反転入力端子に一端が接続されオペアンプ３１の出力部に他端が接続されたキャパシタ２２と、反転入力端子に一端が接続されたキャパシタ２３とを備え、キャパシタ２１が、入力電圧Ｖｉｎに応じた電荷を第１の期間に蓄積し、アナログ電圧ＶＤＡＣに応じた電荷を第２の期間に蓄積するものであり、キャパシタ２２が、第２の期間に蓄積した電荷を第１の期間に放出するものであり、キャパシタ２３が、アナログ電圧ＶＤＡＣに応じた電荷を第１の期間に蓄積し、第１の期間に蓄積した電荷を第２の期間に放出するものであり、キャパシタ２３の容量Ｃ３がキャパシタ２１の容量Ｃ１よりも小さい、スイッチトキャパシタアンプ回路。【選択図】図４
2011244235.tif 000002
【特許請求の範囲】
【請求項１】
ＤＡ変換器と、入力電圧を増幅するオペアンプとを備え、
前記ＤＡ変換器から出力されるアナログ電圧に応じて前記オペアンプの出力電圧が変化するスイッチトキャパシタアンプ回路であって、
前記オペアンプの一方の入力部に一端が接続された第１のキャパシタと、
前記一方の入力部に一端が接続され前記オペアンプの出力部に他端が接続された第２のキャパシタと、
前記一方の入力部に一端が接続された第３のキャパシタとを備え、
前記第１のキャパシタが、前記入力電圧に応じた電荷を第１の期間に蓄積し、前記アナログ電圧に応じた電荷を第２の期間に蓄積するものであり、
前記第２のキャパシタが、前記第２の期間に蓄積した電荷を前記第１の期間に放出するものであり、
前記第３のキャパシタが、前記アナログ電圧に応じた電荷を前記第１の期間に蓄積し、前記第１の期間に蓄積した電荷を前記第２の期間に放出するものであり、
前記第３のキャパシタの容量が前記第１のキャパシタの容量よりも小さい、スイッチトキャパシタアンプ回路。
【請求項２】
前記ＤＡ変換器が、前記アナログ電圧として、
前記出力電圧を所定の目標電圧に一致させるように調整された第１のアナログ値を前記第１の期間に出力し、
前記出力電圧を前記目標電圧に一致させるように調整された第２のアナログ値を前記第２の期間に出力する、請求項１に記載のスイッチトキャパシタアンプ回路。
【請求項３】
前記第１のアナログ値を前記ＤＡ変換器から出力させるための第１のメモリデータと前記第２のアナログ値を前記ＤＡ変換器から出力させるための第２のメモリデータとを記憶するメモリと、
前記第１のメモリデータに対応する第１のデジタルデータを前記第１の期間に同期して前記ＤＡ変換器に出力し、前記第２のメモリデータに対応する第２のデジタルデータを前記第２の期間に同期して前記ＤＡ変換器に出力する出力回路とを備える、請求項２に記載のスイッチトキャパシタアンプ回路。
【請求項４】
前記オペアンプが、前記入力電圧を差動増幅する、請求項１から３のいずれか一項に記載にスイッチトキャパシタアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換器と、入力電圧を増幅するオペアンプとを備え、前記ＤＡ変換器から出力されるアナログ電圧に応じて前記オペアンプの出力電圧が変化するスイッチトキャパシタアンプ回路に関する。
【背景技術】
【０００２】
図１は、一般的なスイッチトキャパシタアンプ回路１の構成図である。スイッチトキャパシタアンプ回路１において、タイミング信号φ１がローレベル且つタイミング信号φ２がハイレベルの期間を「増幅モード」とし、タイミング信号φ１がハイレベル且つタイミング信号φ２がローレベルの期間を「サンプリングモード」とした場合、サンプリングモードと増幅モードとを繰り返し動作させると、増幅モードでの出力電圧Ｖｏｕｔの定常値は、
Ｖｏｕｔ＝Ｃ１／Ｃ２×Ｖｉｎ＋ＶＲＥＦ      ・・・（１）
で表すことができる。なお、Ｖｉｎは入力電圧、ＶＲＥＦは基準電圧、Ｃ１，Ｃ２はキャパシタ２１，２２それぞれの容量を表す。
【０００３】
しかしながら、入力電圧Ｖｉｎに直流オフセット成分が含まれていると、図１の構成では、式（１）から明らかなように、その直流オフセット成分も（Ｃ１／Ｃ２）の比で増幅されてしまう。
【０００４】
このような直流オフセット成分を除去するためには、例えば、図２のような構成が考えられる。図２のスイッチトキャパシタアンプ回路２は、図１のスイッチトキャパシタアンプ回路１の基準電圧ＶＲＥＦを、電圧調整可能なＤＡ変換器の出力電圧であるアナログ電圧ＶＤＡＣに置き換えたものである。スイッチトキャパシタアンプ回路２の場合、ＤＡ変換器から出力されるアナログ電圧ＶＤＡＣを増幅モードの期間に接続することで、増幅モードでの出力電圧Ｖｏｕｔの定常値は、
Ｖｏｕｔ＝Ｃ１／Ｃ２×（Ｖｉｎ−ＶＤＡＣ）＋ＶＲＥＦ      ・・・（２）
で表すことができる。したがって、図２の構成によれば、式（２）から明らかなように、入力電圧Ｖｉｎに直流オフセット成分が含まれていても、ＤＡ変換器から出力されるアナログ電圧ＶＤＡＣを直流オフセット成分に等しくなるように調整することによって、直流オフセット成分の増幅分が出力電圧Ｖｏｕｔに含まれないようにすることができる。
【０００５】
なお、入力電圧Ｖｉｎに含まれる直流オフセット電圧を除去するためのスイッチトキャパシタ回路に関する文献として、特許文献１が存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−４７９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、式（２）によれば、ＤＡ変換器から出力されるアナログ電圧ＶＤＡＣも（Ｃ１／Ｃ２）の比で増幅されてしまうため、ＤＡ変換器自体の最小調整ステップ（ＤＡ変換器自体が調整可能なアナログ電圧ＶＤＡＣの最小調整単位）を小さくしなければ、ＤＡ変換器から出力されるアナログ電圧ＶＤＡＣによる出力電圧Ｖｏｕｔの調整が粗くなってしまう。つまり、出力電圧Ｖｏｕｔに含まれる直流オフセット成分の増幅分の調整が粗くなるため、直流オフセット成分の増幅分を出力電圧Ｖｏｕｔから精度良く取り除くことができない。特に、（Ｃ１／Ｃ２）の比が大きい場合には、ＤＡ変換器自体の最小調整ステップを十分小さくしなければ、そのような調整精度の低下が顕著となる。
【０００８】
これに対し、ＤＡ変換器自体の最小調整ステップを小さくしなくても、出力電圧Ｖｏｕｔに含まれる直流オフセット成分の増幅分を調整できる範囲を広く確保したまま、出力電圧Ｖｏｕｔの調整分解能（出力電圧Ｖｏｕｔの調整可能な最小単位）を細かくするためには、例えば、図３のような構成が考えられる。
【０００９】
図３のスイッチトキャパシタアンプ回路３は、図２の構成に対して、キャパシタ２１の容量Ｃ１とは異なる容量Ｃ３（Ｃ１＞＞Ｃ３）のキャパシタ２３と、アナログ電圧ＶＤＡＣ２を出力する第２のＤＡ変換器と、スイッチ１４，１５とを追加したものである。スイッチトキャパシタアンプ回路３の場合、第１のＤＡ変換器から出力されるアナログ電圧ＶＤＡＣ１を増幅モードの期間（φ２がハイレベル）に接続し、第２のＤＡ変換器から出力されるアナログ電圧ＶＤＡＣ２をサンプリングモードの期間（φ１がハイレベル）に接続することで、増幅モードでの出力電圧Ｖｏｕｔの定常値は、
Ｖｏｕｔ＝Ｃ１／Ｃ２×（Ｖｉｎ−ＶＤＡＣ１）
−Ｃ３／Ｃ２×（ＶＲＥＦ−ＶＤＡＣ２）＋ＶＲＥＦ
＝Ｃ１／Ｃ２
×｛Ｖｉｎ−ＶＤＡＣ１−Ｃ３／Ｃ１×（ＶＲＥＦ−ＶＤＡＣ２）｝
＋ＶＲＥＦ
・・・（３）
で表すことができる。式（３）内のＶＤＡＣ１及びＶＤＡＣ２の項のそれぞれの係数を比較すれば明らかなように、アナログ電圧ＶＤＡＣ２による出力電圧Ｖｏｕｔの調整分解能は、アナログ電圧ＶＤＡＣ１による出力電圧Ｖｏｕｔの調整分解能の（Ｃ３／Ｃ１）倍になる。そして、容量Ｃ３は容量Ｃ１に比べて十分小さいため、第１のＤＡ変換器自体の最小調整ステップと第２のＤＡ変換器自体の最小調整ステップが同じであっても、式（２）の場合よりも式（３）の方が、出力電圧Ｖｏｕｔの調整分解能を細かくでき、ひいては、出力電圧Ｖｏｕｔに含まれる直流オフセット成分の増幅分を精度良く調整（例えば、零などの所望の値に精度良く調整）できる。
【００１０】
しかしながら、図３の構成では、２つのＤＡ変換器が必要なため、スイッチトキャパシタアンプ回路全体としての回路面積の増大を招いてしまう。
【００１１】
そこで、本発明は、出力電圧に含まれる直流オフセット成分の増幅分の調整精度を確保しつつ、回路面積の増大を抑えることができる、スイッチトキャパシタアンプ回路の提供を目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明に係るスイッチトキャパシタアンプ回路は、
ＤＡ変換器と、入力電圧を増幅するオペアンプとを備え、
前記ＤＡ変換器から出力されるアナログ電圧に応じて前記オペアンプの出力電圧が変化するスイッチトキャパシタアンプ回路であって、
前記オペアンプの一方の入力部に一端が接続された第１のキャパシタと、
前記一方の入力部に一端が接続され前記オペアンプの出力部に他端が接続された第２のキャパシタと、
前記一方の入力部に一端が接続された第３のキャパシタとを備え、
前記第１のキャパシタが、前記入力電圧に応じた電荷を第１の期間に蓄積し、前記アナログ電圧に応じた電荷を第２の期間に蓄積するものであり、
前記第２のキャパシタが、前記第２の期間に蓄積した電荷を前記第１の期間に放出するものであり、
前記第３のキャパシタが、前記アナログ電圧に応じた電荷を前記第１の期間に蓄積し、前記第１の期間に蓄積した電荷を前記第２の期間に放出するものであり、
前記第３のキャパシタの容量が前記第１のキャパシタの容量よりも小さい、ことを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、出力電圧に含まれる直流オフセット成分の増幅分の調整精度を確保しつつ、回路面積の増大を抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】一般的なスイッチトキャパシタアンプ回路１の構成図である。
【図２】スイッチトキャパシタアンプ回路２の構成図である。
【図３】スイッチトキャパシタアンプ回路３の構成図である。
【図４】本発明の第１の実施形態であるスイッチトキャパシタアンプ回路４の構成図である。
【図５】スイッチトキャパシタアンプ回路４のタイミングチャートである。
【図６】アナログ値ＶＤＡＣ（φ１）及びＶＤＡＣ（φ２）のセンサ毎の最適な調整値を算出する工程と、その調整値をＤＡ変換器６０から出力させるための設定値をメモリ８０に書き込む工程とを含んだフローチャートである。
【図７】アナログ電圧ＶＤＡＣの調整による出力電圧Ｖｏｕｔの変化を示した図である。
【図８】本発明の第２の実施形態であるスイッチトキャパシタアンプ回路５の構成図である。
【図９】本発明の第３の実施形態であるスイッチトキャパシタアンプ回路６の構成図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明を実施するための形態の説明を行う。図４は、本発明の第１の実施形態であるスイッチトキャパシタアンプ回路４の構成図である。スイッチトキャパシタアンプ回路４は、ＤＡ変換器６０と、入力電圧Ｖｉｎを増幅するオペアンプ３１と、キャパシタ２１，２２，２３と、トランジスタ等のスイッチ素子４１〜４５と、基準電圧ＶＲＥＦを生成して出力する基準電圧生成回路７０と、ＥＥＰＲＯＭ等のメモリ８０と、ＣＰＵを内蔵するデジタル回路９０とを備える、集積回路である。入力電圧Ｖｉｎは、加速度等の物理量を検出する検出部を備えたセンサ１００の出力電圧に相当する。センサ１００の具体例として、加速度センサ、圧力センサ、温度センサ、ヨーレートセンサなどが挙げられる。センサ１００の検出部が、スイッチトキャパシタアンプ回路４と同じチップに集積されていてもよい。
【００１６】
オペアンプ３１の出力電圧Ｖｏｕｔは、ＤＡ変換器６０から出力されるアナログ電圧ＶＤＡＣに応じて変化する。ＤＡ変換器６０は、所定の基準状態のセンサ１００から供給される入力電圧Ｖｉｎが入力されているときの出力電圧Ｖｏｕｔを所定の目標電圧（例えば、基準電圧ＶＲＥＦ）に等しく調整するためのアナログ値を、アナログ電圧ＶＤＡＣとして、出力するものである。
【００１７】
キャパシタ２１の一方の電極は、オペアンプ３１の反転入力端子に接続され、キャパシタ２１のもう一方の電極は、スイッチ素子４１，４２に接続されている。キャパシタ２２の一方の電極は、オペアンプ３１の反転入力端子に接続され、キャパシタ２２のもう一方の電極は、オペアンプ３１の出力端子に接続されている。キャパシタ２３の一方の電極は、オペアンプ３１の反転入力端子に接続され、キャパシタ２３のもう一方の電極は、スイッチ素子スイッチ素子４４，４５に接続されている。オペアンプ３１の非反転入力端子に入力される基準電圧ＶＲＥＦは、基準電圧生成回路７０によって生成された基準電圧ＶＲＥＦと同じである。なお、図中に示したＣ＊は、各キャパシタの容量を表す。
【００１８】
スイッチトキャパシタアンプ回路４の動作モードは、タイミング信号φ１がハイレベルのとき「サンプリングモード」になり、タイミング信号φ２がハイレベルのとき「増幅モード」になる。キャパシタ２１は、入力電圧Ｖｉｎに応じた電荷をサンプリングモードの期間に蓄積し、アナログ電圧ＶＤＡＣに応じた電荷を増幅モードの期間に蓄積するものである。キャパシタ２２は、増幅モードの期間に蓄積した電荷をサンプリングモードの期間に放出するものである。キャパシタ２３は、アナログ電圧ＶＤＡＣに応じた電荷をサンプリングモードの期間に蓄積し、サンプリングモードの期間に蓄積した電荷を増幅モードの期間に放出するものである。
【００１９】
タイミング信号φ（φ１，φ２）は、所定のクロック発生器から出力される一定周期の制御クロック信号である。タイミング信号φは、クロック発生器が直接出力するものでもよいし、クロック発生器から出力される制御クロック信号に従ってデジタル回路９０が出力するものでもよい。また、クロック発生器は、デジタル回路９０の内部に備えていてもよいし、デジタル回路９０の外部に備えていてもよい。
【００２０】
スイッチ素子４１，４３，４５は、φ１に従ってオン／オフし、スイッチ素子４２，４４は、φ２に従ってオン／オフする。各スイッチ素子は、タイミング信号φがハイレベルのときオンし、タイミング信号φがローレベルのときオフする。
【００２１】
図５は、スイッチトキャパシタアンプ回路４のタイミングチャートである。２つのタイミング信号φ１及びφ２は、一方がハイレベルのとき他方がローレベルになるように出力される。つまり、φ１がハイレベルのときφ２はローレベルであり、φ２がハイレベルのときφ１はローレベルである。
【００２２】
ＤＡ変換器６０は、φ１がハイレベルのときのサンプリングモードの期間に、アナログ電圧ＶＤＡＣとして、第１のアナログ値ＶＤＡＣ（φ１）を出力し、φ２がハイレベルのときの増幅モードの期間に、アナログ電圧ＶＤＡＣとして、第２のアナログ値ＶＤＡＣ（φ２）を出力する。第１のアナログ値ＶＤＡＣ（φ１）及び第２のアナログ値ＶＤＡＣ（φ２）は、所定の基準状態のセンサ１００から供給される入力電圧Ｖｉｎが入力されているときの出力電圧Ｖｏｕｔを所定の目標電圧に一致させるための値である。
【００２３】
図４に示されるスイッチトキャパシタアンプ回路４の動作モードは、φ１がハイレベルのとき、スイッチ素子４１，４３，４５がオンした状態のサンプリングモードになる。オペアンプ３１の一対の入力端子間の電圧は略零であるため、サンプリングモードのときのキャパシタ２３に蓄電された電荷Ｑ３は、
Ｑ３＝Ｃ３×（ＶＲＥＦ−ＶＤＡＣ（φ１））      ・・・（４）
で表される。同様に、サンプリングモードのときのキャパシタ２１に蓄電された電荷Ｑ１は、
Ｑ１＝Ｃ１×（ＶＲＥＦ−Ｖｉｎ）      ・・・（５）
で表される。また、サンプリングモードのときのキャパシタ２２の電荷Ｑ２は、スイッチ素子４３のオンによりキャパシタ２２の両電極間がショートしているので、
Ｑ２＝０      ・・・（６）
で表される。
【００２４】
次に、φ１がハイレベルからローレベルに切り替わることにより、キャパシタＣ１及びＣ３に充電された電荷は保持される。そして、φ２がローレベルからハイレベルに切り替わった後の整定した状態（すなわち、増幅モードの期間）では、各キャパシタ２１，２２，２３の電荷Ｑ１’，Ｑ２’，Ｑ３’は、以下の電荷式
Ｑ３’≒０      ・・・（７）
Ｑ１’＝Ｃ１×（ＶＲＥＦ−ＶＤＡＣ（φ２））      ・・・（８）
Ｑ２’＝Ｃ２×（ＶＲＥＦ−Ｖｏｕｔ）      ・・・（９）
が成立する。電荷保存の法則により、
Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’      ・・・（１０）
という関係が成立するので、式（４）〜（９）を式（１０）に代入して整理すると、
Ｖｏｕｔ＝Ｃ１／Ｃ２
×｛Ｖｉｎ−ＶＤＡＣ（φ２）−Ｃ３／Ｃ１×（ＶＲＥＦ−ＶＤＡＣ（φ１））｝
＋ＶＲＥＦ
・・・（１１）
という関係式が導かれる。式（１１）と前述の式（３）を比較すれば明らかなように、本発明の実施形態のスイッチトキャパシタアンプ回路４から導かれる式（１１）は、２つのＤＡ変換器を使った式（３）と等価であることがわかる。つまり、式（１１）から明らかなように、一つのＤＡ変換器をタイミングφ１とφ２の時分割で使うことにより、実質２つのＤＡ変換器を使用する場合と同じ出力電圧Ｖｏｕｔを得ることが可能であることがわかる。
【００２５】
また、式（１１）によれば、アナログ値ＶＤＡＣ（φ１）による出力電圧Ｖｏｕｔの調整分解能は、アナログ値ＶＤＡＣ（φ２）による出力電圧Ｖｏｕｔの調整分解能の（Ｃ３／Ｃ１）倍になる。したがって、容量Ｃ３を容量Ｃ１に比べて十分小さく設定することによって、アナログ値ＶＤＡＣ（φ１）とアナログ値ＶＤＡＣ（φ２）を同じだけ変化させても、アナログ値ＶＤＡＣ（φ１）の方がアナログ値ＶＤＡＣ（φ２）に比べて、出力電圧Ｖｏｕｔの変化量は小さくなる。すなわち、アナログ値ＶＤＡＣ（φ２）の調整によって出力電圧Ｖｏｕｔを大きく変えることができ（ラフ調整）、アナログ値ＶＤＡＣ（φ１）の調整によって出力電圧Ｖｏｕｔを細かく変えることができる（ファイン調整）。
【００２６】
したがって、アナログ値ＶＤＡＣ（φ１）及びＶＤＡＣ（φ２）の調整により出力電圧Ｖｏｕｔを任意の値に精度良く調整できるので、入力電圧Ｖｉｎに直流のオフセット信号Ｖｏｆｓ（図４参照）が含まれていても、オフセット信号Ｖｏｆｓの増幅分を出力電圧Ｖｏｕｔから精度良く取り除くことができる。
【００２７】
図４に示されるように、入力信号Ｖｉｎは、センサ入力Ｓｉｎに対するセンサ１００から出力される出力信号Ｖｓｉｇと、センサ入力Ｓｉｎに関係なくセンサ１００から出力されるオフセット信号Ｖｏｆｓとの和で構成される。オフセット信号Ｖｏｆｓはセンサ毎にその大きさがばらついているので、アナログ値ＶＤＡＣ（φ１）及びＶＤＡＣ（φ２）をセンサ毎に算出された最適な調整値に合わせなければ、出力電圧Ｖｏｕｔからオフセット信号Ｖｏｆｓの増幅分を精度良く取り除くことができない。
【００２８】
図６は、アナログ値ＶＤＡＣ（φ１）及びＶＤＡＣ（φ２）のセンサ毎の最適な調整値を算出する工程と、その調整値をＤＡ変換器６０から出力させるための設定値をメモリ８０に書き込む工程とを含んだフローチャートである。図６のフローチャートは、スイッチトキャパシタアンプ回路４にセンサ１００を組み合わせた後の製造工程で実施される。
【００２９】
ステップＳ１０において、センサ１００へのセンサ入力Ｓｉｎが零である初期状態において、不図示の検査装置は、デジタル回路９０から出力されてＤＡ変換器６０に入力されるデジタルデータを設定することによって、サンプリングモード（φ１がハイレベル）の期間でのアナログ電圧ＶＤＡＣを基準電圧ＶＲＥＦに設定し、増幅モード（φ２がハイレベル）の期間でのアナログ電圧ＶＤＡＣを零に設定したときの出力電圧Ｖｏｕｔを測定する。サンプリングモードと増幅モードのそれぞれの期間でこのような値にアナログ電圧ＶＤＡＣを設定すると、センサ１００へのセンサ入力Ｓｉｎが零である初期状態のときには入力電圧Ｖｉｎに含まれる出力信号Ｖｓｉｇは零なので、式（１１）によれば、出力電圧Ｖｏｕｔの測定値は基準電圧ＶＲＥＦになるはずである。しかしながら、オフセット成分Ｖｏｆｓが含まれていると、図７の区間Ａに示されるように、出力電圧Ｖｏｕｔの測定値は、基準電圧ＶＲＥＦにはならずに、オフセット成分Ｖｏｆｓの増幅分Ｖｏｕｔ＿ｏｆｓが含まれた値になる。
【００３０】
そこで、ステップＳ２０において、検査装置は、出力電圧Ｖｏｕｔの測定値を監視しながら、デジタル回路９０から出力されるデジタルデータの調節によりＤＡ変換器６０から出力されるアナログ電圧ＶＤＡＣを調整することによって、出力電圧Ｖｏｕｔの測定値を基準電圧ＶＲＥＦに一致させることが可能なＶＤＡＣ（φ１）及びＶＤＡＣ（φ２）の最適な調整値を算出する。基準電圧ＶＲＥＦは、出力電圧Ｖｏｕｔを受ける装置側からの要求仕様によって決定される値である。
【００３１】
検査装置は、最初に、サンプリングモード（φ１がハイレベル）の期間でのアナログ電圧ＶＤＡＣを基準電圧ＶＲＥＦに設定したまま、増幅モード（φ２がハイレベル）の期間でのアナログ電圧ＶＤＡＣを調整することによって、図７の区間Ｂに示されるように、出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦに最も近くなったときのアナログ電圧ＶＤＡＣを、ＶＤＡＣ（φ２）の最適な調整値として算出する（ラフ調整）。そして、検査装置は、ステップ３０において、ＶＤＡＣ（φ２）の最適な調整値をＤＡ変換器６０から出力させるための設定値をメモリデータとしてメモリ８０に記憶する。
【００３２】
次に、検査装置は、ＶＤＡＣ（φ２）の最適な調整値を算出した後、増幅モードの期間でのアナログ電圧ＶＤＡＣをＶＤＡＣ（φ２）の最適な調整値に設定したまま、サンプリングモードの期間でのアナログ電圧ＶＤＡＣを調整することによって、図７の区間Ｃに示されるように、出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦに一致したときの（又は、最も近くなったときの）アナログ電圧ＶＤＡＣを、ＶＤＡＣ（φ１）の最適な調整値として算出する（ファイン調整）。そして、検査装置は、ステップ４０において、ＶＤＡＣ（φ１）の最適な調整値をＤＡ変換器６０から出力させるための設定値をメモリデータとしてメモリ８０に記憶する。
【００３３】
なお、ＶＤＡＣ（φ２）の最適な調整値の算出とＶＤＡＣ（φ１）の最適な調整値の算出とは、同時に行ってもよい。このように、ＶＤＡＣ（φ２）によるラフ調整とＶＤＡＣ（φ１）によるファイン調整によって、初期状態での出力電圧Ｖｏｕｔを基準電圧ＶＲＥＦに精度良く一致させることができる。
【００３４】
また、このように、製造工程において、ＶＤＡＣ（φ１）の最適な調整値をＤＡ変換器６０から出力させるための設定値を第１のメモリデータとしてメモリ８０に予め記憶し、ＶＤＡＣ（φ２）の最適な調整値をＤＡ変換器６０から出力させるための設定値を第２のメモリデータとしてメモリ８０に予め記憶しておけば、製品の出荷後でも、メモリ８０内の第１及び第２のメモリデータを読み出すことによって、オフセット成分Ｖｏｆｓの増幅分Ｖｏｕｔ＿ｏｆｓが精度良く取り除かれた出力電圧Ｖｏｕｔの出力が可能となる。
【００３５】
すなわち、デジタル回路９０は、メモリ８０から読み出した第１のメモリデータをＤＡ変換器６０に入力可能な第１のデジタルデータに変換して、その第１のデジタルデータをサンプリングモードの期間に同期してＤＡ変換器６０に出力するとともに、メモリ８０から読み出した第２のメモリデータをＤＡ変換器６０に入力可能な第２のデジタルデータに変換して、その第２のデジタルデータを増幅モードの期間に同期してＤＡ変換器６０に出力する。これにより、オフセット成分Ｖｏｆｓの増幅分Ｖｏｕｔ＿ｏｆｓが精度良く取り除かれた出力電圧Ｖｏｕｔの出力が可能となる。
【００３６】
以上、上述の実施形態によれば、出力電圧Ｖｏｕｔに含まれる直流オフセット成分Ｖｏｆｓの増幅分Ｖｏｕｔ＿ｏｆｓの調整精度を確保できる。また、ＤＡ変換器６０が一つしかないので、回路面積の増大を抑えることができる。
【００３７】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００３８】
例えば、上述のスイッチトキャパシタアンプ回路４は、シングルエンドの構成であったが、オペアンプ３１を全差動アンプとして動作させる図８のような実施形態も考えられる。オペアンプ３１の一対の入力端子間に、スイッチ素子４１，４６を介して、入力電圧Ｖｉｎが入力される。図８のスイッチトキャパシタアンプ回路５の動作については、上述のスイッチトキャパシタアンプ回路４と同様に考えることができるので、その説明を省略する。
【００３９】
また、例えば、図９のような実施形態にすることによって、オペアンプ３１の１／ｆノイズ及びオペアンプ３１自体のオフセット成分Ｖａｏｓをキャンセルすることができる。
【００４０】
図９に示されるスイッチトキャパシタアンプ回路６の動作モードは、φ１がハイレベルのとき、スイッチ４１，４３，４５，４９がオンした状態のサンプリングモードになる。オペアンプ３１の一対の入力端子間の電圧は略零であるため、サンプリングモードのときのキャパシタ２３に蓄電された電荷Ｑ３は、
Ｑ３＝Ｃ３×（ＶＲＥＦ＋Ｖａｏｓ−ＶＤＡＣ（φ１））      ・・・（１２）
で表される。同様に、サンプリングモードのときのキャパシタ２１に蓄電された電荷Ｑ１は、
Ｑ１＝Ｃ１×（ＶＲＥＦ＋Ｖａｏｓ−Ｖｉｎ）      ・・・（１３）
で表される。また、サンプリングモードのときのキャパシタ２２に蓄電された電荷Ｑ２は、
Ｑ２＝Ｃ２×Ｖａｏｓ      ・・・（１４）
で表される。
【００４１】
次に、φ１がハイレベルからローレベルに切り替わることにより、キャパシタＣ１，Ｃ２及びＣ３に充電された電荷は保持される。そして、φ２がローレベルからハイレベルに切り替わった後の整定した状態（すなわち、増幅モードの期間）では、各キャパシタ２１，２２，２３の電荷Ｑ１’，Ｑ２’，Ｑ３’は、以下の電荷式
Ｑ３’≒Ｃ３×Ｖａｏｓ      ・・・（１５）
Ｑ１’＝Ｃ１×（ＶＲＥＦ＋Ｖａｏｓ−ＶＤＡＣ（φ２））      ・・・（１６）
Ｑ２’＝Ｃ２×（ＶＲＥＦ＋Ｖａｏｓ−Ｖｏｕｔ）      ・・・（１７）
が成立する。電荷保存の法則により、
Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’      ・・・（１８）
という関係が成立するので、式（１２）〜（１７）を式（１８）に代入して整理すると、Ｖａｏｓの項は消え、
Ｖｏｕｔ＝Ｃ１／Ｃ２
×｛Ｖｉｎ−ＶＤＡＣ（φ２）−Ｃ３／Ｃ１×（ＶＲＥＦ−ＶＤＡＣ（φ１））｝
＋ＶＲＥＦ
・・・（１９）
という関係式が導かれる。つまり、式（１９）は、オペアンプ３１のオフセットＶａｏｓを無視した場合に導かれた式（１１）と等価であることがわかる。
【符号の説明】
【００４２】
１〜６  スイッチトキャパシタアンプ回路
φ１，φ２  タイミング信号
【図１】
2011244235.tif 000003
【図２】
2011244235.tif 000004
【図３】
2011244235.tif 000005
【図４】
2011244235.tif 000006
【図５】
2011244235.tif 000007
【図６】
2011244235.tif 000008
【図７】
2011244235.tif 000009
【図８】
2011244235.tif 000010
【図９】
2011244235.tif 000011