(57)【要約】【課題】高速低消費電力の電流検出型センスアンプの実現には、低バイアス電流でゲイン帯域積が大きな増幅器をゲート接地型トランジスタに設ける必要がある。【解決手段】ソースが電流入力端子Iin1,Iin2、ドレインが負荷8,9および電圧出力端子Vout1,Vout2に接続されたゲート接地型トランジスタペアM1,M2のゲート・ソース間に、トランジスタM3とM5およびM4とM6の２組のソースが共通のプシュプル型CMOS反転増幅器で構成される差動増幅器の共通ソースに定電流トランジスタM7が設けられた差動増幅器AMPを設ける。【選択図】      図１
2011205392.tif 000002
【特許請求の範囲】
【請求項１】
差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）と、差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）を有する電流入力、電圧出力の増幅回路であって、
ソースが前記第１の電流入力端子（Iin1）に接続されドレインが第１の負荷(8)および前記第１の出力電圧端子（Vout1）に接続された第１のトランジスタ(M1)と、ソースが前記第２の電流入力端子（Iin2）に接続されドレインが第２の負荷(9)および前記第２の出力電圧端子（Vout2）に接続された、第１のトランジスタと同極性の第２のトランジスタ(M2)と、前記第１および第２のトランジスタのソースにそれぞれが接続された第１および第２の増幅器入力端子（AipおよびAim）、並びに、前記第１および第２のトランジスタのゲートにそれぞれが接続された第１および第２の増幅器出力端子（AomおよびAop）を備えた２入力２出力の差動増幅器（AMP）と、を具備する差動構成のゲート接地増幅回路において、
前記差動増幅器（AMP）は、ソースが共通の第３および第４のトランジスタ(M3およびM4)と、前記第３および第４のトランジスタとそれぞれ直列に接続され前記第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタ(M5およびM6)と、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する、前記第５および第６のトランジスタと同極性の第７のトランジスタ(M7)とを有し、
前記第１の増幅器入力（Aip）に前記第３および第５のトランジスタのゲートが接続され、前記第２の増幅器入力（Aim）に前記第４および第６のトランジスタのゲートが接続され、前記第１の増幅器出力（Aom）に前記第３および第５のトランジスタのドレインが接続され、前記第２の増幅器出力（Aop）に前記第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路。
【請求項２】
前記第１のトランジスタのソースと前記第１の増幅器入力端子（Aip）との間に介在する第１の容量(C1)と、前記第２のトランジスタのソースと前記第２の増幅器入力端子（Aim）との間に介在する第２の容量(C2)とを有することを特徴とする請求項１に記載のゲート接地型増幅回路。
【請求項３】
前記第１のトランジスタのソースと前記第１の増幅器入力端子（Aip）との間、および前記第２のトランジスタのソースと前記第２の増幅器入力端子（Aim）との間に、入力電圧信号にオフセットを与えた出力電圧信号を出力する電圧シフト回路(2)がそれぞれ挿入されていることを特徴とする請求項１に記載のゲート接地型増幅回路。
【請求項４】
前記差動増幅器（AMP）には、ゲートが第２のバイアス電圧に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された、前記第３および第４のトランジスタと同極性の第８のトランジスタ(M8)がさらに設けられていることを特徴とする請求項１から３のいずれか一項に記載のゲート接地型増幅回路。
【請求項５】
前記差動増幅器（AMP）には、ゲートが前記第１の増幅器出力端子（Aom）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された、前記第３および第４のトランジスタと同極性の第９のトランジスタ(M9)と、ゲートが前記第２の増幅器出力端子（Aop）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された、前記第３および第４のトランジスタと同極性の第１０のトランジスタ(M10)と、がさらに設けられていることを特徴とする請求項１から３のいずれか一項に記載のゲート接地型増幅回路。
【請求項６】
前記差動増幅器（AMP）の前記第３および第４のトランジスタと前記第１および第２の増幅器出力端子（AomおよびAop）との間に、ゲートが第３のバイアス電圧に接続されたカスコード構成の第１１および第１２のトランジスタ(M11およびM12)がそれぞれ設けられるとともに、前記第５および第６のトランジスタと前記第１および第２の増幅器出力端子（AomおよびAop）との間に、ゲートが第４のバイアス電圧に接続されたカスコード構成の第１３および第１４のトランジスタ(M13およびM14)がそれぞれ設けられていることを特徴とした請求項１から５のいずれか一項に記載のゲート接地型増幅回路。
【請求項７】
前記差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）に、それぞれのゲートに差動電圧入力端子（Vin1およびVin2）が接続されソースが共通である、前記第１および第２のトランジスタと同極性の第１５および第１６のトランジスタ(M15およびM16)による差動トランジスタペアが接続され、
前記第１および第２のトランジスタが前記第１５および第１６のトランジスタのカスコードトランジスタとして動作することを特徴とする、請求項１から６のいずれか一項に記載のゲート接地型増幅回路を有する差動増幅回路。
【請求項８】
差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）と、差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）を有する電流入力、電圧出力の増幅回路であって、
ソースが前記第１の電流入力端子（Iin1）に接続され、ゲートが前記第１の出力電圧端子（Vout1）に接続された第１のトランジスタ(M1)と、ソースが前記第２の電流入力端子（Iin2）に接続され、ゲートが前記第２の出力電圧端子（Vout2）に接続された、第１のトランジスタと同極性の第２のトランジスタ(M2)と、前記第１および第２のトランジスタのソースにそれぞれが接続された第１および第２の増幅器入力端子（AipおよびAim）、並びに、前記第１および第２のトランジスタのゲートにそれぞれが接続された第１および第２の増幅器出力端子（AomおよびAop）を備えた２入力２出力の差動増幅器（AMP）と、を具備する差動構成のゲート接地増幅回路において、
前記差動増幅器（AMP）は、ソースが共通の第３および第４のトランジスタ(M3およびM4)と、前記第３および第４のトランジスタとそれぞれ直列に接続され前記第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタ(M5およびM6)と、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する、前記第５および第６のトランジスタと同極性の第７のトランジスタ(M7)とを有し、
前記第１の増幅器入力（Aip）に前記第３および第５のトランジスタのゲートが接続され、前記第２の増幅器入力（Aim）に前記第４および第６のトランジスタのゲートが接続され、前記第１の増幅器出力（Aom）に前記第３および第５のトランジスタのドレインが接続され、前記第２の増幅器出力（Aop）に前記第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート接地型増幅回路に関するものであり、特にメモリアレイに用いるセンスアンプの低消費電力化およびカスコード構成の増幅回路の高ゲイン化に有効なゲート接地型増幅回路に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）をはじめとする、ゲートに情報を記憶するトランジスタを多数配列したメモリは、選択したトランジスタの情報を読み出すために、ゲートの情報に応じてトランジスタから出力される電流またはそれを蓄積した電荷を検出するためのセンスアンプが用いられる。
【０００３】
図９にセンスアンプの一例を示す。１０１は列並列アナログ・デジタル変換回路を有するCMOSイメージセンサのデジタルデータを格納する列毎に設けられたメモリセルの一例を簡略化して表したもので、トランジスタM71とM73にはデータDとその反転データDxが記憶されており、それらのトランジスタのドレインに接続されているトランジスタM72とM74は制御端子Selがオン信号のときデータDに応じて電流Is1またはIs2のいずれかが流れる。
【０００４】
これらの電流は電流入力端子Iin1およびIin2よりゲート接地型nMOSトランジスタM1およびM2を介して、それらのドレインに設けられた抵抗負荷１３および１４に流れる。したがって、出力端子Vout1とVout2の間には電流Is1またはIs2により電位差が生じるので、図のように比較器２３を設けることで比較器出力Vcompより、メモリセル１０１に記憶された情報を読み出すことができる。
【０００５】
このセンスアンプによる読み出し速度は、メモリセルが多数接続されたビット線５および６の寄生容量とゲート接地トランジスタM1およびM2の入力インピーダンスにより決まり、それぞれをCpおよびRinとするとその時定数はCp*Rinであり、寄生容量および入力インピーダンスが小さいと応答速度が速くなる。
【０００６】
ゲート接地型トランジスタM1およびM2のゲートを固定電位とするゲート接地型増幅回路構成では、入力インピーダンスRinはトランジスタM1,M2のトランスコンダクタンスgmの逆数1/gmであり、gmはバイアス電流に応じて大きくなるため、図９の構成では電流源１５および１６を設けてバイアス電流Ibを与えて、入力インピーダンスRinを小さくしている。しかしながらバイアス電流Ibを大きくすると、メモリセルの吸い込み電流Is1およびIs2も大きくしなければならず、消費電流が大きくなるとともに、メモリセル寸法にも影響をおよぼす。
【０００７】
このため、図９ではトランジスタM1およびM2のソース・ゲート間にゲインAvの反転増幅器１１および１２を設けている。これにより入力インピーダンスRinは1/((1+Av)*gm)と1/(1+Av)に低減されるため、少ないバイアス電流Ibでも応答速度を速くすることができる。
【０００８】
非特許文献１の "Current-sense amplifiers for low-voltage memories." には図１０に示す反転増幅器がＲＯＭ（Read Only Memory）用のセンスアンプ回路として示されている。これは入力用ソース接地型pMOSトランジスタM26にゲート・ドレインが短絡された負荷として作用するnMOSトランジスタM25を設けた構成となっている。
【０００９】
一方、ゲート接地型トランジスタのソース・ゲート間に増幅器を設けた回路構成としては、図９の電流検出型センスアンプ以外にも、図１１に示すような入力端子がVinで出力端子がVoutの増幅回路のゲインを上げるためにゲインブースト増幅器１７および１８を用いたカスコード構成の増幅回路として一般的に知られている。
【００１０】
これはゲートが入力端子Vinとなるソース接地型nMOS入力トランジスタM21に、ゲインブースト増幅器１７が設けられたカスコード構成のゲート接地型トランジスタM22が接続され、それに負荷回路１９が設けられた構成となっている。負荷回路１９はゲートがバイアス電圧Vbp1に接続された定電流負荷トランジスタとして動作するpMOSトランジスタM24にゲインブースト増幅器１８をともなうカスコード構成のpMOSトランジスタM23が設けられた構成となっている。
【００１１】
このような回路は、ゲインブースト増幅器１７および１８により図１１の増幅回路全体のゲインを高くする効果がある。このゲインブースト増幅器には２入力１出力のオペアンプも用いられる他、非特許文献２では、図１２に示す入力用ソース接地型nMOSトランジスタM27と定電流負荷トランジスタとして動作する、ゲートがバイアス電圧Vbp1gに接続されたpMOSトランジスタM34による簡単な反転増幅器を、容量結合形式で用いている。オペアンプよりもこのような簡単な構成のほうが消費電流を削減できるという優位性がある。
【００１２】
また図１３に示すような入力端子がVin1およびVin2で出力端子がVout1およびVout2のフル差動構成のカスコード型増幅回路にもゲインを上げるためのゲインブースト増幅器が用いられ、このような回路構成の場合には図１１のようにゲート接地型トランジスタそれぞれに反転増幅器が設けられる構成以外にも、図１３に示すように２入力２出力のフル差動型増幅器２１が用いられることもある。非特許文献３および４では図１４に示す入力端子がAip,Aimで出力端子がAom,Aopの折り返しカスコード型増幅器に、同相モード帰還回路（Common mode feedback circuit） が加えられた回路構成をゲインブースト増幅器として用いている。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】N. Shibata, "Current-sense amplifiers for low-voltage memories," IEICE Trans. Electron., vol. E79-C, no. 8, pp. 1120-1130, Jan. 1996.
【非特許文献２】D. Miyazaki, S. Kawahito, and M. Furuta, "A 10-b 30-MS/s low-power pipelined CMOS A/D converter using a pseudodifferential architecture," IEEE Journal of Solid-State Circuits, vol. 38, pp. 369 - 373, February 2003.
【非特許文献３】Y. Chiu, P. R. Gray, and B. Nikolic, "A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDR," IEEE Journal of Solid-State Circuits, vol. 39, pp. 2139 - 2151, December 2004.
【非特許文献４】K. Gulati and H. Lee, "A high-swing CMOS telescopic operational amplifier," IEEE Journal of Solid-State Circuits, vol. 33, pp. 2010 - 2019, December 1998.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このようにゲート接地型トランジスタに設けられる反転増幅器および差動増幅器は、センスアンプにおいては高速化に寄与し、カスコード増幅回路においては高ゲイン化に寄与するが、これらのゲート接地型トランジスタに設けられる増幅器の帯域は本体のゲート接地型増幅回路よりも高い帯域が必要となり、ゲインも高いほうが望ましい。
【００１５】
図１０および図１２の増幅器構成は簡単な構成のため比較的小さな電流で高いゲイン帯域積が得られるが、図１５に示すnMOSトランジスタM29とpMOSトランジスタM30のゲートがともに入力端子Ainに接続されるプシュプル型CMOS反転増幅器に比べると帯域は低く、同じバイアス電流におけるゲイン帯域積はおよそ半分程度であるため、図１５のプシュプル型CMOS反転増幅器を適用することが望ましい。
【００１６】
しかしながら、図１５のプシュプル型CMOS反転増幅器は、電源電圧をVDD、M29のソース・ゲート間電圧をVgsn、M30のソース・ゲート間電圧をVgspとするとVDD=Vgsn+Vgspを満たすように、プシュプル型CMOS反転増幅器のバイアス電流が電源電圧やトランジスタのしきい値電圧により変動するという問題があるとともに、本体のゲート接地型トランジスタの動作点が電源電圧により変動するため、電源電圧除去比が小さいという問題がある。
【００１７】
図１３に示すようなフル差動型増幅器を２つのゲート接地型トランジスタに設ける構成や、ゲート接地型トランジスタ毎にオペアンプを用いる構成では、ゲート接地型トランジスタの動作バイアス電圧を比較的自由に決められ、電源電圧除去比も高くなるという優位点があるが、図１４に示すカスコード型増幅器を用いる構成や、ゲート接地型トランジスタ毎にオペアンプを設ける構成では、消費電力が大きくなるという問題を有している。
【課題を解決するための手段】
【００１８】
上記課題を解決するために請求項１に係わる本発明では、差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）と、差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）を有する電流入力、電圧出力の増幅回路であって、ソースが前記第１の電流入力端子（Iin1）に接続されドレインが負荷および前記第１の出力電圧端子（Vout1）に接続される第１のトランジスタと、ソースが前記第２の電流入力端子（Iin2）に接続されドレインが負荷および前記第２の出力電圧端子（Vout2）に接続される第１のトランジスタと同極性の第２のトランジスタと、前記第１および第２のトランジスタのソースに第１および第２の増幅器入力端子（AipおよびAim）のそれぞれが接続され、前記第１および第２のトランジスタのゲートに第１および第２の増幅器出力端子（AomおよびAop）のそれぞれが接続される２入力２出力の差動増幅器（AMP）と、で構成される差動構成のゲート接地増幅回路において、前記差動増幅器（AMP）はソースが共通の第３および第４のトランジスタと、第３および第４のトランジスタと反対極性でソースが共通の第５および第６のトランジスタと、前記第５および第６のトランジスタの共通ソースに第１のバイアス電圧がゲートに与えられた定電流トランジスタとして動作する前記第５および第６のトランジスタと同極性の第７のトランジスタとで構成され、第１の増幅器入力（Aip）に第３および第５のトランジスタのゲートが、第２の増幅器入力（Aim）に第４および第６のトランジスタのゲートが、第１の増幅器出力（Aom）に第３および第５のトランジスタのドレインが、第２の増幅器出力（Aop）に第４および第６のトランジスタのドレインが接続された構成となっていることを特徴とする差動増幅器を有するゲート接地型増幅回路を採用する。
【００１９】
このように構成されるゲート接地型トランジスタ用の増幅器において、第３および第５のトランジスタと第４および第６のトランジスタはそれぞれプシュプル型CMOS反転増幅器を構成しており、高速化に有利である。また、第５および第６のトランジスタの共通ソースに定電流源として動作する第７のトランジスタを設けることにより、これらのプシュプル型CMOS反転増幅器のバイアス電流は電源電圧に依存せずに一定に保たれるため、ゲート接地型トランジスタの動作バイアス点も電源電圧の影響を受けない。
【００２０】
請求項２に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタのソースと前記第１の差動増幅器入力端子（Aip）と、および前記第２のトランジスタのソースと前記第２の差動増幅器入力端子（Aim）とが、それぞれ容量を介して接続される構成としている。この構成はゲート接地型トランジスタのソース電位を下げることが可能となり、低い電源電圧での動作を実現できるという利点を有している。
【００２１】
請求項３に係わる本発明では、請求項１に係わる発明において、前記第１のトランジスタのソースと前記第１の差動増幅器入力端子（Aip）との間、および前記第２のトランジスタのソースと前記第２の差動増幅器入力端子（Aim）との間に、入力電圧信号にオフセットを与えた出力電圧信号を出力する電圧シフト回路がそれぞれ挿入されている構成としている。この構成もゲート接地型トランジスタのソース電位を下げることが可能となり、低い電源電圧での動作を実現できるという利点を有している。
【００２２】
請求項１、請求項２または請求項３に係わる本発明において、前記差動増幅器（AMP）にはゲートが第２のバイアス電圧に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された、前記第３および第４のトランジスタと同極性の第８のトランジスタがさらに設けられている構成とするのが望ましい。
【００２３】
これにより、第８のトランジスタのゲート電圧を制御して差動増幅器（AMP）の出力動作点を変えることが可能となり、ゲート接地型トランジスタのゲート電圧も任意に制御できるため、動作バイアス点を自由に設定できるという利点がある。
【００２４】
請求項１、請求項２または請求項３に係わる本発明において、前記差動増幅器（AMP）には、ゲートが第１の増幅器出力端子（Aom）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された前記第３および第４のトランジスタと同極性の第９のトランジスタと、ゲートが第２の増幅器出力端子（Aop）に接続されドレインが前記第３および第４のトランジスタの共通ソースに接続された前記第３および第４のトランジスタと同極性の第１０のトランジスタと、がさらに設けられている構成とするのが望ましい。
【００２５】
これにより、第９および第１０のトランジスタ寸法により差動増幅器（AMP）の出力動作点を変えることが可能であるとともに、この差動増幅器（AMP）の同相入力電圧範囲も拡げることができ、差動構成のゲート接地型増幅回路の同相変動に対しても安定した動作バイアス点を保持できるという利点がある。
【００２６】
請求項１から請求項５のいずれか一項に係わる本発明において、前記差動増幅器（AMP）の第３および第４のトランジスタと第１および第２の増幅器出力端子（AomおよびAop）との間にゲートが第３のバイアス電圧に接続されたカスコード構成の第１１および第１２のトランジスタがそれぞれ設けられるとともに、第５および第６のトランジスタと第１および第２の増幅器出力端子（AomおよびAop）との間にゲートが第４のバイアス電圧に接続されたカスコード構成の第１３および第１４のトランジスタとがそれぞれ設けられている構成とすることが望ましい。このような構成により、差動増幅器（AMP）のゲインを上げることが可能となる。
【００２７】
本発明は差動電圧入力構成の差動増幅回路のゲインブースト増幅器として使用可能であり、その場合、前記差動構成の第１および第２の電流信号入力端子（Iin1およびIin2）に、それぞれのゲート差動電圧入力端子（Vin1およびVin2）が接続されソースが共通である前記第１および第２のトランジスタと同極性の第１５および第１６のトランジスタによる差動トランジスタペアが接続され、前記第１および第２のトランジスタが前記第１５および第１６のトランジスタのカスコードトランジスタとして動作する構成とすればよい。これにより、差動電圧入力、差動電圧出力の高ゲインの差動増幅回路を実現することができる。
【００２８】
本発明をセンスアンプとして使用する場合は、上記請求項１に記載の構成（第１のトランジスタおよび第２のトランジスタのドレインに関する接続構成）の代わりに、前記差動構成の第１および第２の電圧信号出力端子（Vout1およびVout2）が前記差動増幅回路（AMP）の第１および第２の増幅器出力端子（AomおよびAop）と共通とする構成とすることも可能である。この構成は低電圧動作に適している。なお、この構成は、上記の請求項２乃至７のいずれの構成にも適用できる。
【発明の効果】
【００２９】
ゲイン帯域積の高いプシュプル型CMOS反転増幅器をゲート接地型トランジスタ用の増幅器として用いることにより、高速なセンスアンプおよび高ゲインのカスコード型差動増幅回路を実現できる。また、本発明に適用するプシュプル型CMOS反転増幅器の構成では、電源電圧変動やトランジスタのしきい値電圧の影響を受けずにプシュプル型CMOS反転増幅器のバイアス電流を決めることができる。また、ゲート接地型トランジスタの動作バイアス電圧も任意に設定することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明をセンスアンプとして適用した第１実施形態のゲート接地型増幅回路の回路図。
【図２】本発明を適用した第２実施形態のゲート接地型増幅回路の回路図。
【図３】本発明を適用した第３実施形態のゲート接地型増幅回路の回路図。
【図４】本発明を適用した第４実施形態のゲート接地型増幅回路の回路図。
【図５】本発明を適用した第５実施形態のゲート接地型増幅回路の回路図。
【図６】本発明を適用した第６実施形態のゲート接地型増幅回路の回路図。
【図７】本発明をカスコード構成のフル差動増幅回路として適用した第７実施形態のゲート接地型増幅回路の回路図。
【図８】本発明を適用した第８実施形態のゲート接地型増幅回路の回路図。
【図９】本発明に係わる電流検出型センスアンプの構成を示すブロック図。
【図１０】従来のゲート接地型増幅回路に設けられた反転増幅器を示す回路図。
【図１１】反転増幅器を有するゲート接地型トランジスタを含む高ゲイン反転増幅回路の回路図。
【図１２】従来のゲート接地型増幅回路に設けられた反転増幅器の他の例を示す回路図。
【図１３】差動増幅器を有するゲート接地型トランジスタを含む高ゲインフル差動増幅回路の回路図。
【図１４】従来の差動構成のゲート接地型増幅回路に設けられた折り返しカスコード型差動増幅器の回路図。
【図１５】従来の反転増幅器の一例として示すプシュプル型CMOS反転増幅器の回路図。
【発明を実施するための形態】
【００３１】
［第１実施形態］
図１は本発明を図９に示したセンスアンプに適用した第１実施形態である。図９と同一の構成要素は同じ符号で表している。ゲート接地型nMOSトランジスタM1およびM2のソースに電流入力端子Iin1およびIin2が、ドレインに電圧出力端子Vout1およびVout2が接続されており、電流入力端子の掃き出し電流に対応した出力電圧がドレインに設けられた負荷８および９により電流・電圧変換されて電圧出力端子より得られる。
【００３２】
ここで負荷８および９は図９に示すような抵抗負荷の他、トランジスタのゲート・ドレインを短絡したダイオード接続型負荷や、ゲートにバイアス電圧が与えられた定電流型トランジスタ負荷とすることも可能である。
【００３３】
図９のブロック図ではトランジスタM1およびM2のソース・ゲート間にそれぞれ独立した反転増幅器１１および１２を設けているが、図１で特徴的なのは２入力２出力の差動増幅器AMPを用い、さらにこの差動増幅器AMPがトランジスタM3とM5およびトランジスタM4とM6によるプシュプル型CMOS反転増幅器を２組設けるとともに、トランジスタM5およびM6の共通ソースにバイアス電圧Vbp1gがゲートに与えられた定電流型pMOSトランジスタM7を設けた構成として、一方の入力端子Aipおよび出力端子AomにトランジスタM3とM5の共通ゲートおよび共通ドレインがそれぞれ接続し、他方の入力端子Aimおよび出力端子AopにトランジスタM4とM6の共通ゲートおよび共通ドレインがそれぞれ接続した構成としていることである。
【００３４】
このようなプシュプル型CMOS反転増幅器を用いた構成は、図１０および図１２のおおよそのゲイン帯域積がgmp/CLおよびgmn/CLとなるのに対して、図１は(gmp+gmn)/CLと約２倍にゲイン帯域積を大きくすることができる。ここでgmpおよびgmnはpMOS入力トランジスタおよび入力nMOS入力トランジスタのトランスコンダクタンスであり、図１ではそれぞれトランジスタM5(M6)のそれがgmp、トランジスタM3(M4)のそれがgmnとなる。また、 CLは負荷容量で主にゲート接地型トランジスタM1およびM2のゲート容量と反転増幅器自体の出力端子に付加される寄生容量である。
【００３５】
図１５に示したプシュプル型CMOS反転増幅器を単独にゲート接地型トランジスタM1およびM2に用いた構成では、電源電圧変動によりプシュプル型CMOS反転増幅器のバイアス電流が変動するとともに、ゲート接地型トランジスタM1およびM2の動作バイアス点が変動する。これに対して図１の構成では定電流トランジスタM7を設けた差動構成としているため、電源電圧が変動してもトランジスタM7のソース・ドレイン間電圧が変動するだけでトランジスタM7の電流はほぼ一定に保たれ、各プシュプル型CMOS反転増幅器のバイアス電流はトランジスタM7の電流の1/2にそれぞれ保持されるため、ゲート接地型トランジスタM1およびM2の動作バイアス点も一定に保たれる。
【００３６】
このように、図１の差動増幅器AMPの構成は図１５に示すプシュプル型CMOS反転増幅器と同等のゲイン帯域積を有しながら、バイアス電流および動作バイアス点を電源電圧変動の影響を受けずに設定できるという利点を有している。
【００３７】
図１のセンスアンプの動作は以下のように行われる。図９にて説明したように、制御端子Selをオン信号にすると、メモリセル１０１に保持されているデータDに対応してトランジスタM71またはM73のいずれか一方に吸い込み電流Isが生じる。したがって、定電流源１５および１６を設けてバイアス電流Ibが与えられていると、電流入力端子Iin1とIin2の電流は、一方がIs+Ibで他方がIbとなる。すると電圧出力端子Vout1,Vout2には、それぞれの入力電流に対応した出力電圧が発生するので、図１には示していないが電圧出力端子Vout1,Vout2に比較器を設ければ、メモリセルのデータをデジタル値として得ることができる。
【００３８】
前述したように、このゲート接地型増幅回路構成のセンスアンプの時定数は電流入力端子に接続するビット線の寄生容量Cpとゲート接地型増幅回路の入力インピーダンスRinの積であり、差動増幅器AMPの差動ゲインをAvとすると、入力インピーダンスRinは1/((1+Av)*gm)と、増幅器を加えることにより1/(1+Av)に低減される。図１の差動増幅器AMPはプシュプル型CMOS反転増幅器構成を採用しているため、そのゲイン帯域積は図１０、図１２および図１４の増幅器構成のゲイン帯域積よりも大きく、図１のセンスアンプは少ないバイアス電流で速い応答速度を得ることができるという優位性を有している。
【００３９】
なお、図１の回路構成では、ゲート接地型トランジスタM1およびM2のソース電位は差動増幅器AMPのトランジスタM3およびM4のソース・ゲート間電圧Vgs3およびVgs4と等しくなり、トランジスタM1およびM2のゲート電位はそれらのソース・ゲート間電圧Vgs1およびVgs2を加えたVgs3+Vgs1およびVgs4+Vgs2となる。差動増幅器の出力電圧範囲の上限は、pMOSトランジスタのしきい値電圧をVthpとするとVgs3+VthpまたはVgs4+Vthpであるため、Vgs1およびVgs2はVthpより低い必要がある。したがってトランジスタM1およびM2にはしきい値電圧が小さなトランジスタを使用すればよい。
【００４０】
［第２実施形態］
図１に示した第１実施形態では、ゲート接地型トランジスタM1およびM2のしきい値電圧とトランジスタM5およびM6のしきい値電圧に制約が生じるとともに、電流入力端子Iin1およびIin2の電位がトランジスタM3およびM4のソース・ゲート間電圧Vgs3およびVgs4に設定されるため、電源電圧が低くなると電圧出力端子Vout1およびVout2の出力電圧範囲が狭くなる。
【００４１】
図２はゲート接地型トランジスタM1およびM2のしきい値電圧がトランジスタM5およびM6のしきい値電圧よりも大きくても動作を可能としたゲート接地型増幅回路の第２実施形態を示しており、図１と同じ構成要素は同じ符号で表している。なお、図１に示したセンスアンプとして適用した場合の付加回路である、メモリセル１０１および電流源１５および１６は省略している。
【００４２】
図２において図１と異なるのは、ゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimの間に容量C1およびC2が設けられているとともに、トランジスタM3とM5およびトランジスタM4とM6によるプシュプル型CMOS反転増幅器の入出力端子間AipとAomおよびAimとAop間にスイッチS1およびS2が設けられていることである。
【００４３】
この回路はゲート接地型トランジスタM1,M2のバイアス電流が定常状態のときに、スイッチS1,S2をオンして容量C1,C2に定常動作バイアス電圧を保持するリセット動作を行って動作バイアス点を設定することで図１のゲート接地型増幅回路と同等の動作を行うことができる。
【００４４】
なお、図２では差動増幅器AMPの入出力端子間であるAipとAom間およびAimとAop間にスイッチS1,S2を用いて、容量C1,C2の動作点を決めているが、スイッチの代わりに高抵抗を用いても同様の動作が可能である。
【００４５】
このような構成によりゲート接地型トランジスタM1,M2のゲート電位はトランジスタM3,M4のソース・ゲート間電圧Vgs3およびVgs4と等しくなり、ゲート接地型トランジスタM1,M2のソース電位はトランジスタM1,M2のソース・ゲート間電圧Vgs1,Vgs2だけそれぞれ低くなり、Vgs3-Vgs1およびVgs4-Vgs2となる。
【００４６】
したがって、トランジスタM3およびM4のオーバードライブ電圧をトランジスタM1およびM2のそれよりも大きく設定すればこの回路は動作可能となり、そのときの入力端子Iin1およびIin2の電位は低く設定できるため、低電圧動作が可能となる。また、この構成では差動増幅器AMPの出力端子Aom,Aopのバイアス電位はVgs3,Vgs4と増幅器出力範囲のほぼ中点となり、ゲインが高い動作点に設定されるという利点も有している。
【００４７】
図２の構成はゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimとの間を、容量を介して接続しているが、増幅器入力端子Aip,Aimの入力容量よりも容量C1,C2をある程度以上大きくすれば、差動増幅器AMPの効果は図１とほとんど変わらない。
【００４８】
したがって、図２の構成でも差動増幅器AMPのバイアス電流は電源電圧やトランジスタのしきい値電圧の影響を受けずに決められ、プシュプル型CMOS反転増幅器と同等に大きなゲイン帯域積が得られる。さらにゲート接地型トランジスタの動作バイアス点も電源電圧変動の影響を受けることなく設定でき、高い電源電圧除去比が得られる。また、この構成は電流入力端子Iin1,Iin2の電位を低くできるため、低電源電圧動作に適している。このように差動増幅器AMPのゲイン帯域積が大きいため、センスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。
【００４９】
［第３実施形態］
図２では容量結合を利用して動作バイアス点を最適に設定しているが、容量結合の代わりにレベルシフト回路を利用しても同様に動作バイアス点を最適に設定できる。図３に第３実施形態として、レベルシフト回路を有するゲート接地型増幅回路を示す。なお、図１と同じ構成要素は同じ符号で表している。
【００５０】
図３の構成では、ゲート接地型トランジスタM1,M2のソースと差動増幅器AMPの入力端子Aip,Aimとの間にレベルシフト回路２が設けられているが、それ以外は図１と同じ構成である。このレベルシフト回路はソースフォロアとして動作するpMOSトランジスタM17およびM18と、それらにバイアス電流を与えるゲートがバイアス電圧Vbp1sに接続した定電流用pMOSトランジスタM19およびM20とで構成されている。
【００５１】
トランジスタM17,M18のゲートにはゲート接地型トランジスタM1,M2のソースが接続され、それらのソースに差動増幅器AMPの入力端子Aip,Aimが接続されており、これらの端子間にはトランジスタM17,M18のソース・ゲート間電圧Vgs17,Vgs18のオフセット電圧が生じる。このオフセット電圧Vgs17,Vgs18はトランジスタ寸法とバイアス電流により調整可能である。なお、ここではpMOSソースフォロア構成を用いているが、ゲート・ドレインを短絡したダイオード接続のnMOSトランジスタを用いてもレベルシフト回路は実現できる。
【００５２】
このレベルシフト回路により、電流入力端子Iin1,Iin2の電位はそれぞれVgs3-Vgs17,Vgs4-Vgs18となり、トランジスタM3およびM4のソース・ゲート間電圧Vgs3,Vgs4を大きく設定することで動作可能となり、電流入力端子Iin1,Iin2の電位は低く設定することができるため低電源電圧動作に適している。また、差動増幅器AMPの出力端子Aom,Aomの電位はそれぞれVgs1+Vgs3-Vgs17, Vgs2+Vgs4-Vgs18となり、出力電圧範囲の中央付近となり、ゲインの高い動作領域である。
【００５３】
図３の構成もレベルシフト回路２の帯域は広いため、ソースフォロア回路によるわずかなゲイン低下はあるが、図１の回路構成と同様にゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。また、この構成は電流入力端子Iin1,Iin2の電位を低くできるため、低電源電圧動作に適している。このように差動増幅器AMPのゲイン帯域積が大きいため、センスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。
【００５４】
［第４実施形態］
これまで示してきた実施形態ではゲート接地型トランジスタの動作バイアス点はトランジスタのゲート・ソース間電圧の組み合わせで決まり、最適な動作バイアス点を得るためには、トランジスタのオーバードライブ電圧を変えて各ゲート・ソース間電圧を調整する必要がある。しかしながら、トランジスタのオーバードライブ電圧はゲインおよび帯域にも影響を与えるため、動作バイアス点とトレードオフが生じる。
【００５５】
そこで、動作バイアス点をトランジスタのゲート・ソース間電圧とは独立して調整可能とする回路を第４実施形態として図４に示す。図４は図２の第２実施形態に、動作バイアス点を調整するためのゲートにバイアス電圧Vbcが与えられたnMOSトランジスタM8を差動増幅器AMPのnMOSトランジスタM3,M4の共通ソースに付加した回路構成となっており、他の図２と同じであり、それぞれの構成要素は同じ符号で表している。
【００５６】
図４の構成で付加されたトランジスタM8は線形動作領域で動作するようにゲート電圧Vbcを設定する。これにより、トランジスタM8はバイアス電圧Vbcにより制御される可変抵抗と等価な動作を行うため、バイアス電圧VbcによりトランジスタM8のソース・ドレイン電圧Vds8を任意に設定できる。したがって定常状態にてスイッチS1,S2をオンしてリセットを行うと、電流入力端子Iin1,Iin2の電位はそれぞれVds8+Vgs3-Vgs1,Vds8+Vgs4-Vgs2となる。ここで、Vgs1,Vgs2,Vgs3,Vgs4はそれぞれトランジスタM1,M2,M3,M4のゲート・ソース間電圧である。
【００５７】
ゲート・ソース間電圧は増幅器のゲインおよび帯域に影響するが、トランジスタM8のVds8は動作バイアス点に影響を与えるだけで、差動増幅器AMPのゲイン帯域積には影響を及ぼさない。したがって図４の回路構成ではゲインおよび帯域を考慮してVgs1,Vgs2,Vgs3およびVgs4を設定した後に、動作バイアス点をVds8にて調整すればよい。例えばVgs1=Vgs3,Vgs2=Vgs4と設定すれば電流入力端子Iin1,Iin2の電位はともにVds8となる。したがって、トランジスタM3,M4の共通ソースの電位を測定して目標電圧となるようにバイアス電圧Vbcを制御する帰還回路を設ければ、電流入力端子の電位を常に最適な動作バイアス点とすることも可能となる。
【００５８】
図４の構成もこれまで示した実施形態と同様に差動増幅器AMPのゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。さらに、この構成は電流入力端子Iin1,Iin2の電位をゲイン帯域積とは独立して任意に設定できるため、低電源電圧動作にも適している。またセンスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。なお、図４は図２の回路構成にトランジスタM8を加えた構成であるが、図１および図３の回路構成にも同様に適用可能である。
【００５９】
［第５実施形態］
第４実施形態と同様にゲート接地型トランジスタの動作バイアス点を任意に設定できる回路構成を第５実施形態として図５に示す。図５は図２の回路構成に、nMOSトランジスタM9およびM10を差動増幅器AMPのnMOSトランジスタM3,M4の共通ソースに付加した回路構成となっており、他は図２と同じであり、同じ構成要素は同じ符号で表している。
【００６０】
図５のトランジスタM9およびM10のゲートはそれぞれ差動増幅器AMPの出力端子Aom,Aopに接続しており、これらのトランジスタは図４のM8と同様に線形領域で動作してゲート電圧で制御される可変抵抗と等価となっている。しかしながら図４と異なりトランジスタM9,M10のゲートがそれぞれ差動増幅器AMPの出力端子Aom,Aopに接続しているが、トランジスタM9,M10のソース・ドレイン電圧Vds9(=Vds10)は差動増幅器AMPのバイアス電流に応じてトランジスタM9,M10の寸法を適切にすることで任意に設定できる。
【００６１】
さらに、図５の構成では差動増幅器AMPの出力電圧によりトランジスタM9,M10のそれぞれの抵抗値が制御されるため、差動増幅器AMPの同相入力電圧変動に対して差動増幅器AMPの同相出力電圧が変動しにくいという利点がある。
【００６２】
差動増幅器AMPの差動出力電圧に対しては、トランジスタM9,M10のゲート電圧変動が反対方向であるため、トランジスタM9,M10の抵抗値は一方が大きくなっても、他方が小さくなり並列の抵抗値は変動が非常に小さい。したがって差動出力電圧に対してはVds9(=Vds10)はほとんど変わらないため、出力動作点は変わらない。
【００６３】
これに対して、差動増幅器AMPの同相出力電圧に対しては、トランジスタM9,M10のゲート電圧変動が同じ方向であるため、トランジスタM9,M10の並列抵抗値は同相出力電圧に対して、出力電圧が上がると抵抗値が下がり、出力電圧が下がると抵抗値が下がる。したがって同相出力電圧に対してVds9(=Vds10)は変動するが、これは差動増幅器AMPの同相出力電圧変動を抑える方向に作用するため、同相入力電圧変動に対する同相出力電圧変動が小さく抑えられる。この構成は、スイッチS1,S2のチャージインジェクション等の影響で動作バイアス点が同相で変動する場合でも変動を小さく抑えることができるという効果を有している。
【００６４】
図５の構成もこれまで示した実施形態と同様に差動増幅器AMPのゲイン帯域積は大きく、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。この構成は電流入力端子Iin1,Iin2の電位をゲイン帯域積と独立してトランジスタM9,M10の寸法設計により任意に設定できるため、低電源電圧動作にも適しているとともに、差動増幅器AMPは同相入力電圧変動に対する出力電圧変動が小さなため、動作バイアス点が安定するという利点も有している。
【００６５】
また、またセンスアンプとして使用すれば第１実施形態と同様に、少ないバイアス電流で速い応答速度を得ることができる。なお、図５は図２の回路構成にトランジスタM9,M10を加えた回路構成となっているが、図１および図３の回路構成にも同様に適用可能である。また、図４の回路図に設けたトランジスタM8のソースにトランジスタM9,M10のドレインを接続した回路構成も可能である。
【００６６】
［第６実施形態］
これまでのすべての実施形態に適用可能な、差動増幅器AMPのゲインをさらに上げることができる回路構成を第６実施形態として図６に示す。図６は図４の回路構成をもとにしており、図４と同一構成要素には同じ符号が与えられている。図６では、nMOSトランジスタM3,M4のドレインに、ゲートにバイアス電圧Vbn2gが与えられたnMOSトランジスタM11,M12を、pMOSトランジスタM5,M6のドレインに、ゲートにバイアス電圧Vbp2gが与えられたpMOSトランジスタM13,M14を、それぞれ設けた構成としている。
【００６７】
これらのトランジスタM11,M12はトランジスタM3,M4のカスコード構成となっており、トランジスタM13,M14はトランジスタM5,M6のカスコード構成となっている。これにより出力インピーダンスが大きくなるため差動増幅器AMPのゲインが大きくなるという利点がある。このようなカスコード構成は図１から図５に示したすべての差動増幅器AMPに適用可能である。
【００６８】
このようなカスコード構成とした場合も、プシュプル型CMOS増幅器による効果は変わらずに、差動増幅器AMPのゲイン帯域積はこれまでの実施形態と同等に大きくでき、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できる。さらに、この構成はゲインを大きくできるため、電流入力端子Iin1,Iin2の入力インピーダンスを非常に小さくできるという利点を有している。
【００６９】
［第７実施形態］
これまでの実施形態はメモリセルからの電流入力信号を電圧に変換するセンスアンプへの適用を意図して本発明を適用したゲート接地型増幅回路の優位性を説明してきたが、これらのゲート接地型増幅回路は図１３に示した差動増幅回路のレギュレーテッドカスコード(Regulated cascode)構成にも使用可能であり、高ゲインの差動増幅回路を実現できる。
【００７０】
図１に示したゲート接地型増幅回路を、差動電圧入力、差動電圧出力のフル差動型増幅回路に適用した第７実施形態を図７に示す。図１にて対応する構成要素には同じ符号を用いている。図１ではnMOSトランジスタM1,M2のソースを電流入力端子Iin1,Iin2としてビット線５および６に接続しているが、図７ではその電流入力端子を、差動入力電圧端子Vin1およびVin2を有しソースが共通のnMOSトランジスタM15およびM16で構成される差動トランジスタペア３に接続した構成となっている。なお、ゲート接地型トランジスタM1およびM2のソース・ゲート間に設けられた差動増幅器AMPは図１と同じ構成となっている。
【００７１】
付加された差動トランジスタペア３の共通ソースにはゲートにバイアス電圧Vbn1が与えられた定電流トランジスタとして動作するnMOSトランジスタM39が設けられ、トランジスタM39で設定されたバイアス電流は差動入力電圧端子Vin1およびVin2に与えられた差動入力信号電圧に応じて、ゲート接地型トランジスタM1およびM2に振り分けられる。ゲート接地型トランジスタM1およびM2のドレインには負荷回路２３に接続されており、トランジスタM1,M2に振り分けられた電流はこの負荷回路２３により電流電圧変換され、トランジスタM1,M2のドレインにそれぞれ設けられた出力電圧端子Vout1およびVout2より差動出力信号電圧が得られる。
【００７２】
この負荷回路２３はバイアス電圧Vbp1がゲートに与えられ定電流トランジスタとして動作するpMOSトランジスタM37,M38に、ソース・ゲート間にゲインブース用差動増幅器２２が設けられたレギュレーテッドカスコード構成のゲート接地型pMOSトランジスタM35,M36が接続された構成となっている。この構成は以下に述べるように、図７のトランジスタM1,M2,M15,M16,M39およびAMPにより構成される、入力用差動回路と同様に非常に出力インピーダンスが大きいため、高ゲインを要求する差動増幅回路に適している。
【００７３】
単純な構成の増幅回路では、ゲインGtotalは入力トランジスタのコンダクタンスをgmi、出力抵抗をRo1として負荷回路の出力抵抗が非常に大きいと仮定すればおおよそ、Gtotal=gmi*Ro1となる。これに対して図７の回路構成ではゲート接地型トランジスタM1,M2のトランスコンダクタンスおよび出力抵抗をそれぞれgm2, Ro2、差動増幅器AMPのゲインをG1とすると、ゲインはおおよそGtotal=gmi*Ro1*gm2*Ro2*G1と増大する。
【００７４】
したがって、図７に示す差動増幅回路全体のゲインはその構成要素である差動増幅器AMPゲインに応じて大きくなる。ここで差動増幅器AMPのゲインG1はトランジスタM3,M4およびトランジスタM5,M6のトランスコンダクタンスをそれぞれgmnおよびgmpとし、出力インピーダンスをそれぞれRonおよびRopとすると、おおよそG1=(gmn+gmp)*(Ron//Rop)で表される。Ron//RopはRonとRopの並列抵抗値を表している。
【００７５】
入力トランジスタがnMOSトランジスタまたはpMOSトランジスタのみの差動対に定電流負荷型トランジスタを設けた増幅回路では、おおよそG1=gmn*(Ron//Rop)またはG1=gmp*(Ron//Rop)であるため、図７に示したプシュプル型CMOS差動増幅器構成の差動増幅器AMPのゲインはおおよそ２倍となる。なお、帯域は同じバイアス電流ならば同程度であり、図７の差動増幅回路全体の特性は、ゲインブースト増幅器に定電流負荷型の増幅器を用いた場合に対して、ゲインは約２倍となり帯域は同程度となる。
さらに、図１４の折り返しカスコード型増幅器と比較すると、折り返し構成では入力トランジスタを同じバイアス電流とするには２倍の電流が必要であるため、図７の差動増幅器AMPではバイアス電流が１／２で済みながら、ゲイン帯域積がおよそ２倍となるという利点を有している。
【００７６】
このように、図７に示すプシュプル型CMOS差動増幅器を有するゲート接地型増幅回路を、差動増幅回路のレギュレーテッドカスコード構成として用いると、より高いゲインを得ることができる。また、これまでの実施形態と同様に、差動増幅器AMPはゲイン帯域積の大きなプシュプル型CMOS反転増幅器構成をとりながら、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けることなく設定できるという優位点を有している。
【００７７】
なお、上記説明では簡単のため負荷回路２３の出力インピーダンスが非常に大きいと仮定したが、この負荷回路に使用されているゲインブースト用差動増幅器２２も差動増幅器AMPと同様な構成を用いればよい。この場合、定電流型pMOSトランジスタM7の代わりに、nMOSトランジスタをトランジスタM3,M4の共通ソースに設けた構成とすれば、ゲート接地型トランジスタM35,M36のバイアス電圧を適切に設定できる。
【００７８】
図７では図１に示したゲート接地型増幅回路を、レギュレーテッドカスコード構成として用いているが、図２から図６に示した実施形態のゲート接地型増幅回路を用いてフル差動型増幅回路を構成することもでき、これまでの実施形態にて述べた優位点と同じ効果を得ることができる。
【００７９】
［第８実施形態］
これまで示した実施形態はゲート接地型トランジスタM1,M2のドレインに負荷を設けて、入力電流を電流電圧変換して差動の電圧出力信号を得る構成であったが、センスアンプとして使用する場合は、トランジスタM1,M2のゲート電圧の差を利用することができる。第８実施形態として、センスアンプとして使用できる出力端子の配置が異なる回路構成を図８に示す。図８にて図１と同一の構成要素には同じ符号が与えられている。
【００８０】
図８は、図１にてトランジスタM1,M2のドレインに設けられていた負荷８および９を取り除き、直接ドレインを電源電圧VDDに接続して、出力端子Vout1およびVout2を差動増幅器AMPの増幅器出力端子Aom,Aopと共通とした構成としている。図１と同様に電流入力端子Iin1およびIin2にビット線５および６を接続するとともに、定電流源１５および１６を接続すれば、図１と同じようにセンスアンプとして使用できる。
【００８１】
電流入力端子Iin1およびIin2の入力インピーダンスは差動増幅器AMPにより小さいため、この入力端子の電位はほとんど変動せず、入力電流変動にしたがってゲート接地型トランジスタM1,M2のゲート電位が変動する。したがって、入力信号電流の差電流は、図８の出力電圧端子Vout1,Vout2の電位差として出力されるので、この出力電圧端子Vout1,Vout2に比較器を設ければ、メモリセルからの差分電流をデジタル値として得ることができる。
【００８２】
図８の構成ではゲート接地型トランジスタM1,M2のドレインに負荷を設けていないため、図２や図３に示したような構成を用いなくても低電源電圧化が可能であるという優位点がある。また、図１で示した実施形態と同様に、プシュプル型CMOS反転増幅器と同等の高いゲイン帯域積を有しながら、差動増幅器AMPのバイアス電流やゲート接地型トランジスタの動作バイアス点を電源電圧変動の影響を受けずに設定できるという利点を有している。したがってセンスアンプとして用いると少ないバイアス電流で速い応答速度を得ることができる。
【００８３】
図８は図１をもとにして実施形態を示しているが、図２から図６に示した、第２実施形態から第６実施形態のいずれの構成でも同様にして適用可能である。
【００８４】
以上の第１から第８までの実施形態ではnMOSトランジスタM1,M2を用いたゲート接地型増幅回路を実施形態として示しているが、pMOSトランジスタをゲート接地構成としても、同様な回路を実現できる。また、差動増幅器AMPはpMOSトランジスタM7を定電流トランジスタとして、pMOSトランジスタM5,M6の共通ソースに設けているが、定電流トランジスタにnMOSトランジスタを使用して、nMOSトランジスタM3,M4の共通ソースに設ける構成とすることも可能である。
【符号の説明】
【００８５】
AMP  プシュプル型CMOS反転増幅器構成の差動増幅器
２  レベルシフト回路
３  差動入力トランジスタペア
５，６  ビット線
８，９  負荷回路
１３，１４  抵抗負荷
１５，１６  定電流源
１７，１８  ゲインブースト増幅器
１９  負荷回路
２１，２２  フル差動構成のゲインブースト増幅器
２３  差動構成の負荷回路
１０１  メモリ
VDD  電源電圧およびその電圧値
GND  グランド電圧
Iin1,Iin2  電流入力端子
Vin1,Vin2,Vin  電圧入力端子
Vout1,Vout2,Vout  電圧出力端子
Aip,Aim,Ain  ゲインブースト増幅器の入力端子
Aom,Aop,Aout  ゲインブースト増幅器の出力端子
Vcomp  比較器出力端子
Vbn1,Vbp1,Vbp1g,Vbp2g,Vbp3g,Vbn1g,Vbn2g,Vbc  バイアス電圧端子およびその電圧値
Is1,Is2,Ib  電流値
Vgsp,Vgsn  トランジスタのソース・ゲート間電圧
M1,M2   ゲート接地型トランジスタ
M3,M4,M5,M6,M29,M30   プシュプル型CMOS反転増幅器用トランジスタ
M7,M19,M20  定電流トランジスタ
M24,M28,M37,M38,M39,M40,M43,M44,M49,M50  定電流トランジスタ
M8,M9,M10  線形領域動作トランジスタ
M11,M12,M13,M14,M22,M23,  カスコード用トランジスタ
M33,M34,M35,M36,M45,M46,M47,M48  カスコード用トランジスタ
M15,M16,M21,M26,M27,M31,M32,M41,M42  入力トランジスタ
M25  負荷トランジスタ
M17,M18,  ソースフォロアトランジスタ
M71,M72,M73,M74  メモリセル用トランジスタ
D,Dx データ信号
Sel  選択信号端子
Ibias  定電流源
S1,S2  スイッチ
C1,C2  容量
【図１】
2011205392.tif 000003
【図２】
2011205392.tif 000004
【図３】
2011205392.tif 000005
【図４】
2011205392.tif 000006
【図５】
2011205392.tif 000007
【図６】
2011205392.tif 000008
【図７】
2011205392.tif 000009
【図８】
2011205392.tif 000010
【図９】
2011205392.tif 000011
【図１０】
2011205392.tif 000012
【図１１】
2011205392.tif 000013
【図１２】
2011205392.tif 000014
【図１３】
2011205392.tif 000015
【図１４】
2011205392.tif 000016
【図１５】
2011205392.tif 000017