(57)【要約】【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の不純物を含み、素子形成領域を有し、半導体単結晶からなる基板と、
前記素子形成領域上にゲート絶縁膜を挟んで形成されたゲート電極と、
前記ゲート電極の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域とを備え、
前記素子形成領域のうち前記ゲート電極の両側方に位置する領域には、前記基板の主面に対して傾いた前記半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセスが形成されており、
前記ソース／ドレイン領域は、前記リセスに埋め込まれたシリコン混晶で構成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記リセスのコーナー部のうち、側壁に形成された側壁コーナー部の曲率半径は２ｎｍ以上であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記リセスのコーナー部のうち、側壁に形成された側壁コーナー部の曲率半径は５ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記半導体単結晶はシリコン単結晶であり、
前記リセスの側壁に露出された前記ファセット面は、シリコン（１１１）面であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記素子形成領域のうち、前記ゲート電極の直下に位置する部分にはチャネル領域が形成されており、
前記ソース／ドレイン領域は第２導電型の不純物としてｐ型不純物を含み、
前記ソース／ドレイン領域は前記チャネル領域にゲート長方向の圧縮歪みを印加していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記シリコン混晶はシリコンゲルマニウムであることを特徴とする半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記素子形成領域のうち、前記ゲート電極の直下に位置する部分にはチャネル領域が形成されており、
前記ソース／ドレイン領域は第２導電型の不純物としてｎ型不純物を含み、
前記ソース／ドレイン領域は前記チャネル領域にゲート長方向の引っ張り歪みを印加していることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記シリコン混晶はシリコンカーバイドであることを特徴とする半導体装置。
【請求項９】
半導体単結晶からなり、第１導電型の不純物を含む基板上にゲート絶縁膜を間に挟んでゲート電極を形成する工程（ａ）と、
前記基板のうち前記ゲート電極の両側方に位置する部分にリセスを形成する工程（ｂ）と、
前記基板のうち、前記工程（ｂ）で前記リセスが形成された部分をウエットエッチングすることにより、前記リセスの側壁に、前記基板の主面に対して傾いた前記半導体単結晶のファセット面で形成された側壁コーナー部を形成する工程（ｃ）と、
熱処理を行うことにより、少なくとも前記工程（ｃ）で形成された前記コーナー部を丸める工程（ｄ）と、
前記工程（ｄ）での熱処理よりも低い温度で前記リセス内に第２導電型の不純物を含むシリコン混晶をエピタキシャル成長させることにより、前記シリコン混晶からなるソース／ドレイン領域を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記半導体単結晶はシリコンであり、
前記リセスの側壁に露出された前記ファセット面は、シリコン（１１１）面であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記シリコン混晶はシリコンゲルマニウムであり、
前記基板のうち、前記ゲート電極の直下に位置する部分にはチャネル領域が形成されており、
前記ソース／ドレイン領域は第２導電型の不純物としてｐ型不純物を含み、
前記工程（ｅ）で形成された前記ソース／ドレイン領域は、前記チャネル領域にゲート長方向の圧縮歪みを印加することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記シリコン混晶はシリコンカーバイドであり、
前記基板のうち、前記ゲート電極の直下に位置する部分にはチャネル領域が形成されており、
前記ソース／ドレイン領域は第２導電型の不純物としてｎ型不純物を含み、
前記工程（ｅ）で形成された前記ソース／ドレイン領域は、前記チャネル領域にゲート長方向の引っ張り歪みを印加することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｄ）では、水素雰囲気下、７５０℃以下で熱処理を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は半導体装置及びその製造方法に関し、特に、チャネル領域に歪みを導入した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、金属−絶縁膜−半導体（ＭＩＳ）トランジスタのチャネル領域に結晶の歪を導入することによりキャリア移動度を向上し、ＭＩＳトランジスタを高速化する試みが行われている。その一つとして、シリコン（Ｓｉ）と異なる格子定数を持つ材料をチャネル層の側方にエピタキシャル成長させ、これらのエピタキシャル成長層をＭＩＳトランジスタのソース領域及びドレイン領域とする方法がある。
【０００３】
例えば、Ｐチャネル型ＭＩＳトランジスタの場合には、ゲート電極の両側方に形成したトレンチ内に、ｐ型不純物を含むＳｉとゲルマニウム（Ｇｅ）との混晶層をエピタキシャル成長させ、これをソース／ドレイン領域とする。この場合、ＳｉとＧｅとの混晶であるシリコンゲルマニウム（ＳｉＧｅ）はＳｉよりも格子定数が大きいため、ＭＩＳトランジスタのチャネルにゲート長方向（ＭＩＳトランジスタのチャネルにキャリアが流れる方向に平行な方向）の一軸性の圧縮歪みを与える。これにより、キャリアであるホールの移動度が増大し、Ｐチャネル型ＭＩＳトランジスタの駆動力が向上する。
【０００４】
一方、Ｎチャネル型ＭＩＳトランジスタの場合には、ｎ型不純物を含むＳｉと炭素（Ｃ）との混晶層をエピタキシャル成長させ、これをソース／ドレイン領域とする。この場合、ＳｉとＣとの混晶であるシリコンカーバイド（ＳｉＣ）はシリコンよりも格子定数が小さいため、チャネルにゲート長方向の一軸性の引っ張り歪みを与える。これにより、電子移動度が増大し、Ｎチャネル型ＭＩＳトランジスタの駆動力が向上する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０３６２０５号公報
【特許文献２】米国特許出願公開２００８／０１４２８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
（１００）面を主面とするシリコン基板を用いる場合、ソース／ドレイン領域を形成するためのリセスの内側面は（１１０）面となる。ところが、本願発明者は、シリコンの（１１０）面上にＳｉＧｅ層を均一に成長させることは困難であり、リセスをエピタキシャル成長させたＳｉＧｅ層で埋め込む際には結晶欠陥が発生しやすいことに気付いた。また、リセス内のコーナー部などで応力集中を生じやすく、基板にクラックや結晶欠陥が発生する場合があった。基板やＳｉＧｅ層に結晶欠陥が生じると、リーク電流が増大するという不具合が引き起こされる。この不具合は、特に半導体集積回路装置の微細化が進んでゲート長が短くなると顕著になる。
【０００７】
前記に鑑み、本発明は、チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明の実施形態の一例に係る半導体装置は、第１導電型の不純物を含み、素子形成領域を有し、半導体単結晶からなる基板と、前記素子形成領域上にゲート絶縁膜を挟んで形成されたゲート電極と、前記ゲート電極の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域とを備えている。さらに、前記素子形成領域のうち前記ゲート電極の両側方に位置する領域には、前記基板の主面に対して傾いた前記半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセスが形成されており、前記ソース／ドレイン領域は、前記リセスに埋め込まれたシリコン混晶で構成されている。
【０００９】
この構成によれば、リセスのコーナー部が丸められているため、リセス内に埋め込まれたシリコン混晶で構成されたソース／ドレイン領域のコーナー部、及び当該コーナー部に接する基板部分での応力集中が効果的に緩和される。そのため、ソース／ドレイン領域内及び基板のうちコーナー部の近傍に位置する部分で結晶欠陥やクラックが発生するのを効果的に抑えることができる。その結果、ソース領域−ドレイン領域間におけるリーク電流を大幅に低減することができる。
【００１０】
この一方で、チャネル領域には、コーナー部が丸められていない場合と同等以上の応力を印加することができるので、チャネル領域におけるキャリア移動度を向上させることができ、性能を向上させることができる。
【００１１】
また、リセス内においてシリコン混晶をファセット面上に成長させることができるので、例えばＳｉ基板を用いた場合にシリコン混晶に欠陥が発生するのを効果的に抑えることができる。
【００１２】
また、本発明の実施形態の一例に係る半導体装置の製造方法は、半導体単結晶からなり、第１導電型の不純物を含む基板上にゲート絶縁膜を間に挟んでゲート電極を形成する工程（ａ）と、前記基板のうち前記ゲート電極の両側方に位置する部分にリセスを形成する工程（ｂ）と、前記基板のうち、前記工程（ｂ）で前記リセスが形成された部分をウエットエッチングすることにより、前記リセスの側壁に、前記基板の主面に対して傾いた前記半導体単結晶のファセット面で形成された側壁コーナー部を形成する工程（ｃ）と、熱処理を行うことにより、少なくとも前記工程（ｃ）で形成された前記コーナー部を丸める工程（ｄ）と、前記工程（ｄ）での熱処理よりも低い温度で前記リセス内に第２導電型の不純物を含むシリコン混晶をエピタキシャル成長させることにより、前記シリコン混晶からなるソース／ドレイン領域を形成する工程（ｅ）とを備えている。
【００１３】
この方法によれば、チャネル領域に与える応力を低減することなく、側壁コーナー部での応力集中を緩和することができるので、ソース領域とドレイン領域との間でリーク電流の発生が抑えられるので、半導体装置の歩留まりを向上させることができる。
【発明の効果】
【００１４】
本発明の一例に係る半導体装置では、チャネル領域に与える応力を低減することなく、側壁コーナー部での応力集中を緩和することができる。ひいては、基板におけるクラックや結晶欠陥の発生を抑制し、ソース領域とドレイン領域との間でリーク電流が発生するのを効果的に抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】参考例に係る半導体装置を示す断面図である。
【図２】半導体装置のリセス形成部分における、ＴＣＡＤによって計算された応力分布を示す図である。
【図３】（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】ソース／ドレイン領域の形成工程における処理時間と処理温度との関係を概略的に示すシーケンス図である。
【図６】（ａ）は、応力分布のシミュレーションに用いた参考例に係る半導体装置の一部の形状を模式的に示す図であり、（ｂ）は、同シミュレーションに用いた本発明の一実施形態に係る半導体装置の一部の形状を模式的に示す図である。
【図７】（ａ）、（ｂ）は、それぞれ参考例および本発明の一実施形態に係る半導体装置について半導体基板とソース／ドレイン領域との接触部分での水平方向の応力分布のシミュレーション結果を示す図であり、（ｃ）は、参考例および当該実施形態の半導体装置について、（ａ）に示すVIIc-VIIc線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図であり、（ｄ）は、（ａ）に示すVIId-VIId線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図である。
【図８】参考例および本発明の一実施形態に係る半導体装置について、図７（ａ）に示すVIII-VIII線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図である。
【図９】微細化された場合の参考例に係る半導体装置を示す断面図である。
【図１０】本発明の一実施形態の変形例に係る半導体装置を示す断面図である。
【図１１】（ａ）、（ｂ）は、結晶面を説明するための図である。
【図１２】（ａ）〜（ｃ）は、結晶面を説明するための図である。
【発明を実施するための形態】
【００１６】
−ＳｉＧｅソース／ドレイン領域の形成方法の検討−
本願発明者は、Ｐチャネル型ＭＩＳトランジスタのチャネル領域に所望の歪みを印加しやすい構成として、ソース／ドレイン領域をＳｉＧｅで構成することとした。そして、ソース／ドレイン領域に結晶欠陥等の不具合が生じないようにするための種々の方法を検討した。
【００１７】
その結果、ゲート絶縁膜及びゲート電極を形成後に（１００）面を主面とするシリコン基板をアルカリ溶液等でウエットエッチングすることでゲート電極の両側方にリセスを形成すれば、リセスの内側に（１１１）面や（１００）面が露出し、（１１０）面が露出しないことを見出した。これは、（１１１）面のアルカリ溶液に対するエッチングレートが（１００）面や（１１０）のエッチングレートと比べて約１／１０以下であることで、リセスの壁面が（１１１）面となるためと考えられる。なお、リセスのオーバーハング部分の壁面は（−１１１）面となる。なお、本明細書において面方位を特定するための「−１」は「１バー（bar）」を意味するものとする（図１参照）。
【００１８】
ここで、図１１（ａ）、（ｂ）及び図１２（ａ）〜（ｃ）を用いて結晶面についてもう少し詳しく説明する。結晶面は、当該面の法線方向のベクトルとして表記される。図１１（ａ）では、例えば、[１００]、[０１１]、[１−１−１]、[−１１１]、[０１−１]方向などを示しており、例えば、[１−１−１]方向を法線とする面が（１−１−１）面であり、[−１１１]方向を法線とする面が（−１１１）面である。
【００１９】
従って、シリコンのような立方晶の場合、図１１（ｂ）、図１２（ａ）〜（ｃ）に示すように、（１００）面と（１１１）面、及び（１１０）面とはそれぞれ性質が異なる結晶面であるが、（１００）面と（０１０）面、（００１）面とは等価な結晶面である。このように、表記が異なるが、実質的に同じ面である結晶面が複数存在する（図１２参照）。
【００２０】
図１では、リセス壁面の下部を（１１１）面と表記しているのでリセス壁面のオーバーハング部は（−１１１）面と表記され、両面は等価な面である。そのため、上述の方法でリセスを形成すれば、リセス壁面の下部とオーバーハング部（上部）の両方の面上に良好なＳｉＧｅ結晶を成長させることができる。
【００２１】
図１は、この方法により形成されたソース／ドレイン領域を有する半導体装置を示す断面図である。同図に示す半導体装置は、（１００）面を主面（回路形成面）とするＳｉ（シリコン）基板１と、Ｓｉ基板１に形成された素子分離領域５と、Ｓｉ基板１上にゲート絶縁膜３２を挟んで形成されたゲート電極２５と、ゲート電極２５上に形成された絶縁膜１９と、ゲート電極２５及び絶縁膜１９の側面上に内側から順次形成されたサイドウォールスペーサ１１、１３、１５及び１６と、ゲート電極２５の両側方に形成されたソース／ドレイン領域５０と、Ｓｉ基板１のうちサイドウォールスペーサ１１、１３、１５及び１６の下に位置する領域に形成されたエクステンション領域１７とを備えている。絶縁膜１９はゲート電極９上にＳｉＧｅの成長を避けるための保護膜である。また、ゲート電極２５は、ゲート絶縁膜３２上に形成された下部ゲート電極７と、下部ゲート電極７上に形成されたポリシリコンからなる上部ゲート電極９とで構成される。
【００２２】
Ｓｉ基板１のうちゲート電極２５の側方に位置する部分には底面に（１００）面が露出し、側壁に（１１１）面が露出したリセス３０が形成されており、ソース／ドレイン領域５０はこのリセス３０内に埋め込まれたＳｉＧｅ層で構成されている。
【００２３】
リセス３０は上述のように、アルカリ溶液等を用いたウエットエッチングによりＳｉ基板１に形成される。このウエットエッチングにより、原子レベルで平坦な（１１１）ファセット面が露出したリセスが形成される。この平坦なファセット面で形成されたリセス３０の側壁コーナー部２１は、断面ＴＥＭ（Transmission Electron Microscope）によって、その曲率半径が約０．３ｎｍ以下であることが確かめられている。
【００２４】
この半導体装置では、リセス３０の内面に（１１０）面が露出せず、（１１１）面上、及び｛１１１｝面群の一つである（−１１１）面上には結晶性の良好なＳｉＧｅ層が形成されるので、ソース／ドレイン領域５０内での結晶欠陥の発生が抑えられている。
【００２５】
ところが、この上述の方法でソース／ドレイン領域用のリセス３０を形成する場合、（１１１）ファセット面はＳｉ基板１の主面に対して斜めに形成されるため、半導体装置の微細化が進むと、ソース／ドレイン領域５０の底部や側面部に角度の小さい角部が形成されてしまうことに本願発明者は気付いた。ＳｉＧｅ層はＳｉ基板１にゲート長方向の圧縮応力を加えるため、例えば、シリコン基板１のうちＳｉＧｅ層の側壁コーナー部２１に接する部分では応力が集中し、シリコン基板１にクラックや結晶欠陥が発生するおそれがある。
【００２６】
この側壁コーナー部２１による応力集中は、ＴＣＡＤ（Technology Computer Aided Design）によるシミュレーション、若しくはＣ．Ｅ．Ｉｎｇｌｉｓ（１９１３）による楕円形欠陥の応力集中の考え方を用いて推定することが出来る。Ｉｎｇｌｉｓによると、最大応力σＭａｘは次式（１）で求められる。
【００２７】
最大応力σＭａｘ＝σ（１＋２√（Ｃ/ρ））  ・・・式（１）
ここで、σは楕円欠陥にかかる引っ張り応力、２Ｃは楕円欠陥の幅、ρは欠陥先端の曲率半径である。Ｓｉ基板の場合は、製造プロセスにおいて、上記の最大応力σＭａｘが３−５ＧＰａ（Ｓｉ結晶のヤング率４７ＧＰａの約１０分の１）を超えると結晶欠陥が発生することが知られている。
【００２８】
図１の例では結晶ファセット面でリセスを形成しているため、欠陥先端（側壁コーナー部２１）の曲率半径はＳｉＧｅ結晶の格子間距離程度になり約０．２ｎｍと見積もられる。従って、Ｓｉ基板１のうち側壁コーナー部２１に接する部分には、基準となる応力が印加された通常の状態に比べて約２１倍の応力が集中していることになる。
【００２９】
図２は、半導体装置のリセス形成部分における、ＴＣＡＤによって計算された応力分布を示す図である。ソース／ドレイン領域の側壁コーナー部での応力は２ＧＰａを大きく超えており、当該部分に応力が集中していることが分かる。側壁コーナー部に加わる応力は、Ｓｉの結晶すべりが発生するといわれている３ＧＰａを越える場合もあると考えられ、高温でのアニール時等に欠陥の発生が懸念される。
【００３０】
この課題を解決するため、本願発明者がさらに検討を重ねたところ、リセス形成後に熱処理によってリセスの角部を丸め、その後にＳｉＧｅ層をリセス内に埋め込んでソース／ドレイン領域を形成することに想到した。また、この方法によってソース／ドレイン領域を形成することで、チャネル領域には所望の応力を印加したまま、ソース／ドレイン領域（リセス）の側壁コーナー部での応力集中を効果的に低減できることをシミュレーションにより確認した。これにより、チャネルにおけるキャリアの移動度を向上させつつ、ソース−ドレイン間でリーク電流が発生するのを効果的に防ぎ、ひいてはリーク電流の増大による半導体装置の不良の発生を防ぐことができる。なお、リセス形成後に丸め処理を行う方法は、（１００）面以外を主面とするシリコン基板にも適用可能であり、Ｎチャネル型ＭＩＳトランジスタにも適用可能である。
【００３１】
以下、本発明の実施形態について詳細に説明する。
【００３２】
（実施形態）
−ソース／ドレイン領域の形成方法−
図３（ａ）、（ｂ）及び図４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、Ｐチャネル型ＭＩＳトランジスタである半導体装置のゲート長方向の断面を示す。
【００３３】
まず、図３（ａ）に示すように、シリコンからなり、例えば（１００）面を主面とする半導体基板１０１にＳＴＩ（Shallow Trench Isolation）などの素子分離領域１０５を形成した後、公知の方法によって半導体基板１０１の素子形成領域１７０上にゲート絶縁膜１３２を間に挟んでゲート電極１２５を形成するとともに、ゲート電極上にシリコン窒化物等からなる絶縁膜１１９を形成する。ゲート電極１２５は、ゲート絶縁膜１３２上に形成され、ＴｉＮなどの金属または金属化合物からなる下部ゲート電極１０７と、下部ゲート電極１０７上に形成され、ポリシリコン等からなる上部ゲート電極１０９とで構成されている。また、絶縁膜１１９は、リセス形成時にゲート電極１２５を保護するとともに、ゲート電極１２５上にＳｉＧｅ層が成長するのを防ぐ保護膜である。
【００３４】
次いで、第１のサイドウォールスペーサ１１１をゲート絶縁膜１３２、ゲート電極１２５及び絶縁膜１１９の側面上に形成した後、ゲート電極１２５、絶縁膜１１９、及び第１のサイドウォールスペーサ１１１をマスクとして半導体基板１にボロン等のｐ型不純物をイオン注入し、エクステンション領域１１７を形成する。エクステンション領域１１７の不純物濃度は、後に形成されるソース／ドレイン領域の不純物濃度より低くなっている。
【００３５】
次いで、第１のサイドウォールスペーサ１１１を挟んでゲート電極１２５及び絶縁膜１１９の側面上に第２のサイドウォールスペーサ１１３、第３のサイドウォールスペーサ１１５、及び第４のサイドウォールスペーサ１１６を順次形成する。第４のサイドウォールスペーサ１１６は、リセスを形成するためのエッチングにおいて半導体基板１との選択比が高い材料（例えば窒化シリコンなど）で構成される。なお、ゲート長は例えば２０ｎｍ以上４０ｎｍ以下程度とし、ゲート電極１２５間の間隔は例えば６０ｎｍ以上１００ｎｍ以下程度とし、ゲート長は３０ｎｍ程度とする。
【００３６】
次いで、図３（ｂ）に示すように、第４のサイドウォールスペーサ１１６に対して選択比の高い条件で半導体基板１のドライエッチングを行い、半導体基板１のうちゲート電極１２５の両側方に位置する領域にリセス１３０を形成する。本工程では、エッチングガスとしてはＨＢｒを例えば２００ｍＬ／ｍｉｎ、ＣＦ４を１０ｍＬ／ｍｉｎで供給し、Ｏ２を２ｍＬ／ｍｉｎで供給する。本工程で形成されるリセス１３０の側壁は半導体基板１０１の主面に対してほぼ垂直になっている。リセス１３０の深さは例えば４０ｎｍ程度とする。リセス１３０の側壁には例えば（１１０）面が露出し、底面には（１００）面が露出する。
【００３７】
続いて、図４（ａ）に示すように、アッシング及びウエットクリーニングによってドライエッチングにより生じた残渣を除去した後、濃度約２ｗｔ％ 〜５ｗｔ％（典型的には２．３８％）の水酸化テトラメチルアンモニウム水溶液(TMAH)中で、約６０〜９０秒間、室温下、半導体基板１のウエットエッチングを行う。なお、使用するエッチャントとしては、ＴＭＡＨに限らず、Ｓｉ結晶の面方位に対してエッチング選択性を有するものであれば用いることができるが、エッチング速度の面方位による差が大きいことから、ＴＭＡＨを用いるのが好ましい。
【００３８】
これにより、半導体基板１０１（素子形成領域１７０）のうち、ゲート電極１０９の両側方に位置する領域に側壁コーナー部１２１を含むリセス１３０が形成される。言い換えれば、本工程により、半導体基板１のうちゲート電極１２５の直下に位置する部分は、くびれた部分を有する断面Σ形状に形成されることとなる。ここで、リセス１３０の底面にはＳｉの（１００）面が露出しており、側壁下部には（１１１）面（符号１０３）が露出している。リセス１３０の側壁上部（オーバーハング部分）には、（−１１１）面が露出する。本工程により、リセス１３０の深さは例えば６０ｎｍ〜９０ｎｍ程度となる。
【００３９】
次に、図４（ｂ）に示すように、ＨＦなどを用いて半導体基板１０１を処理し、半導体基板１０１表面のＳｉダングリングボンドを水素終端する。次いで、熱処理によってリセス１３０の側壁コーナー部及び底面各部を含むコーナー部を丸める。
【００４０】
ここで、図５は、本実施形態のソース／ドレイン領域の形成工程における処理時間と処理温度との関係を概略的に示すシーケンス図である。同図において、破線はリセス形成後にコーナー部の丸め処理を行わない参考例を示し、実線は本実施形態の方法を示す。
【００４１】
本工程では、具体的には、図５に示すように、水素アニール処理チャンバー内にウエハを導入し、約３００℃でデガス処理を行った後、６．６７×１０２Ｐａ〜１．０１×１０４Ｐａ（５Ｔｏｒｒ〜７６０Ｔｏｒｒ）、典型的には１．３３×１０３Ｐａ（１０Ｔｏｒｒ）の圧力下、水素を供給した状態で約７００℃以上且つ７５０℃以下の条件下、約３０秒〜６０秒間の丸め処理を行う。
【００４２】
この熱処理（水素アニール）によって、リセス１３０の曲率半径が小さくなっている領域における半導体基板１０１表面のＳｉ原子は、高温減圧下の水素雰囲気において熱によるマイグレーションが生じ易くなる。このとき、Ｓｉ表面が持つエネルギーを最小にしようとする力、すなわち表面張力がＳｉ表面のエネルギーを低下させるためにＳｉ表面の面積が減少する方向にＳｉ原子の移動が起こる。その結果、側壁コーナー部１２１など、リセス１３０のコーナー部が丸められる。この処理により、側壁コーナー部１２１の曲率半径は例えば約０．２ｎｍから約３ｎｍへと変化させることができる。
【００４３】
ここで、本願発明者が独自に行った検討結果から、側壁コーナー部１２１の曲率半径が少なくとも５ｎｍ以下であれば後工程で異常無くＳｉＧｅをエピタキシャル成長させることができることが分かっている。また、側壁コーナー部１２１付近に加わる応力を十分に低減するためには側壁コーナー部１２１の曲率半径が２ｎｍ以上であれば特に好ましい。
【００４４】
なお、図１の参考例に係る半導体装置の作製方法では、エピタキシャル成長時に結晶欠陥（異常成長）が発生するので、エピタキシャル成長前に行われる水素ベーク等の下地表面清浄化は原子移動が発生せず温度制御の容易なエピタキシャル成長温度によって実施される。しかしながら、本実施形態の方法によれば、Ｓｉの（１１０）面を出すことなく、且つスムーズな曲面を持つ高指数面をリセス１３０内に露出させるので、成長異常を起こすことなくＳｉＧｅ層を成長することができる
また、本工程において上記水素アニール処理の上限温度は、エクステンション領域１１７形成用に注入された不純物の拡散や再不活性化を抑えるため７５０℃以下が望ましく、７００℃以下であればより望ましい。また、下限温度は、Ｓｉ原子の移動量と目的とする丸め量で決まるので、数分の処理を考え６００℃を越え、且つＳｉＧｅの成長温度以上であることが望ましい。
【００４５】
なお、水素雰囲気以外にも、チャンバー内の酸素分圧が十分に低い場合は、Ａｒ等、表面窒化や酸化を発生させない不活性雰囲気で丸め処理を行ってもよい。さらに、アニール処理の温度条件は処理時間によって変更してもよく、例えば９００℃程度の高温短時間処理を用いてもよい。
【００４６】
次に、図４（ｃ）に示すように、先の水素アニール処理と同一チャンバー、若しくは専用チャンバーにおいて、ＳｉＧｅ層をリセス１３０内に選択的にエピタキシャル成長させる。具体的には、リセス１３０の上方を開口させたマスクを基板（作製中の半導体装置）上に形成した状態で例えばＣＶＤ法によりＳｉＧｅ層をエピタキシャル成長させて当該ＳｉＧｅ層からなるソース／ドレイン領域１５０を形成する。ＳｉＧｅ層の堆積膜厚は、リセス１３０の深さ（６０ｎｍ〜９０ｎｍ）と同等かこれより１０ｎｍ程度以下厚い膜厚とする。また、in-situドーピングによりソース／ドレイン領域１５０には例えば３×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３程度のボロン（Ｂ）が導入される。
【００４７】
ＳｉＧｅ層を堆積する際には、例えばＳｉ原料としてジクロロシラン（ＤＣＳ）を用い、Ｇｅ原料としてＧｅＨ４を用い、所望のＢドーピングを行うためにＢ２Ｈ６を用いる。さらに、選択性を保つためにＨＣｌガスを導入する。選択エピタキシャル成長の条件の例として、ＤＣＳの流量を１００ｍＬ／ｍｉｎ（標準状態；１気圧、０℃）、ＧｅＨ４の流量を４０ｍＬ／ｍｉｎ（標準状態）とする。これにより、ソース／ドレイン領域１５０を構成するＳｉ１−ＸＧｅＸ（ＸはＧｅの原子濃度）のＧｅ濃度は、例えば約３０％〜３５％とする。Ｂ２Ｈ６の流量は希釈ガスと併せて例えば５０ｍＬ／ｍｉｎ（標準状態）とする。ＳｉＧｅ膜の堆積温度は、歪み緩和を低減するために約６００℃以上且つ６５０℃以下とする。図５に示す例ではＳｉＧｅ膜の堆積温度を６００℃としている。
【００４８】
通常は、図５の破線で示すように、ＳｉＧｅ層の選択的なエピタキシャル成長と水素ベーク温度は低温化を行うことが望ましく、特に微細先端デバイスにおいては、エクステンション領域１１７内のドーパントの不活性化を抑制するためや、ＳｉＧｅ成長時の緩和抑制及び高Ｇｅ濃度化を併せて実現させるために比較的低温のプロセス温度が推奨される。本実施形態においては、その制約の中で、約７００℃程度で３０秒〜６０秒間の丸め処理を新たに導入することにより、それらの用件を満たしながらＳｉＧｅ選択エピタキシャル成長を行う。
【００４９】
本工程では、丸め処理中に、ＳｉＧｅ成長面におけるＳｉ原子の拡散を制御するために処理中の雰囲気の酸素分圧を、Ｈ２ ＋ 1/2 Ｏ２ ＝ Ｈ２Ｏで表される平衡関係を用いてチャンバー内に導入する水素流量とチャンバー圧力を変化させることにより制御する。例えば、酸素分圧が約１×１０−９Ｐａ〜約１×１０−７Ｐａの間になるように制御する。なお、Ｎ２ ＋ 1/2 Ｏ２ ＝ Ｎ２Ｏや、Ｎ２ ＋ 1/2 Ｏ２ ＝ Ｎ２Ｏで表される平衡関係、ＣＯ ＋ 1/2 Ｏ２ ＝ ＣＯ２で表される平衡関係を用いて酸素分圧を制御してもよい。
【００５０】
次に、ソース／ドレイン領域１５０上にシリサイド形成を容易にするためにソース／ドレイン領域１５０上にＳｉキャップ膜を堆積してもよい。また、ゲート電極１２５上にシリサイドを形成するために、絶縁膜１１９を除去してもよい。以上の工程により、本実施形態の半導体装置が作製される。
【００５１】
なお、Ｐチャネル型ＭＩＳトランジスタに代えてＮチャネル型ＭＩＳトランジスタを作製する場合には、上述の方法でリセス１３０を丸めた後にリセス１３０内にＳｉＣを成長させることで、ソース／ドレイン領域１５０を形成すればよい。これにより、Ｎチャネル型ＭＩＳトランジスタのチャネル移動度を向上させつつ、ソース／ドレイン領域１５０での結晶欠陥を効果的に低減することができる。
【００５２】
−半導体装置の構成−
以上の方法により作製された半導体装置は、図４（ｃ）に示すように、単結晶の半導体（例えばＳｉ）からなり、素子形成領域１７０を有する半導体基板１０１と、半導体基板１０１の素子形成領域１７０を囲む素子分離領域５と、半導体基板１０１の素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の側面上に内側から順次形成された第１のサイドウォールスペーサ１１１、第２のサイドウォールスペーサ１１３、第３のサイドウォールスペーサ１１５及び第４のサイドウォールスペーサ１１６と、ゲート電極１２５の両側方に形成されたソース／ドレイン領域１５０と、半導体基板１０１のうち第１のサイドウォールスペーサ１１１、第２のサイドウォールスペーサ１１３、第３のサイドウォールスペーサ１１５及び第４のサイドウォールスペーサ１１６の下に位置する領域であってソース／ドレイン領域１５０の内側に形成されたエクステンション領域１１７とを備えている。チャネル領域を含む半導体基板は第１導電型の不純物を含んでおり、ソース／ドレイン領域１５０は、エクステンション領域１１７よりも高濃度の第２導電型の不純物を含んでいる。Ｐチャネル型ＭＩＳトランジスタの場合、第１導電型はＮ型であり、第２導電型はＰ型である。
【００５３】
半導体基板１０１のうちゲート電極１２５の側方に位置する部分には、半導体基板１０１の主面（回路形成面）に対して傾いたファセット面が側壁に露出し、側壁コーナー部１２１を含むコーナー部が丸められたリセス１３０が形成されている。リセス１３０の側壁コーナー部１２１の曲率半径は、少なくとも０．２ｎｍより大きく、好ましくは２ｎｍ以上且つ５ｎｍ以下である。
【００５４】
半導体基板１０１の主面は例えばＳｉの（１００）面であり、リセス１３０内に露出するファセット面は例えばＳｉの（１１１）面である。また、リセス１３０の底面にＳｉ（１００）面が露出していてもよい。
【００５５】
ソース／ドレイン領域１５０は、リセス１３０内に埋め込まれたＳｉ混晶層で構成されている。このＳｉ混晶層は、Ｓｉと、Ｓｉ以外の１４族元素との混晶からなっている。半導体装置がＰチャネル型ＭＩＳトランジスタである場合は例えばＳｉＧｅで構成され、半導体装置がＮチャネル型ＭＩＳトランジスタである場合には例えばＳｉＣで構成される。
【００５６】
−半導体装置の作用・効果−
本実施形態の半導体装置では、リセス１３０内のコーナー部が丸められているため、リセス１３０内に埋め込まれたＳｉ混晶層からなるソース／ドレイン領域１５０の側壁コーナー部１２１における応力集中を効果的に緩和することができる。そのため、ソース／ドレイン領域１５０内及び半導体基板１０１のうち側壁コーナー部１２１の近傍に位置する部分で結晶欠陥やクラックが発生するのを効果的に抑えることができる。このため、ソース領域−ドレイン領域間におけるリーク電流を大幅に低減することができ、半導体装置の不良発生を抑えることができる。
【００５７】
ここで、本実施形態の半導体装置において、側壁コーナー部１２１の曲率半径を制御することによる応力集中低減効果を見積もる。上述の式（１）においてＳｉＧｅ層の幅（ゲート長方向の幅）をＣと見立てると、幅半径２０ｎｍのとき例えば側壁コーナー部１２１の曲率半径を２ｎｍとすると、参考例の場合（図１のような、丸め処理を行わない場合）と比較して応力集中を約３分の１程度（通常状態の７倍）にまで緩和することができる。ＴＣＡＤによる計算結果と合わせると、３ＧＰａの応力を約１ＧＰａに抑えることができる。
【００５８】
一方、Ｐチャネル型ＭＩＳトランジスタにおいて、ソース／ドレイン領域１５０をＳｉＧｅ層で構成した場合には、図１に示す参考例に係る半導体装置、あるいはＳｉＧｅ層で構成されたソース／ドレイン領域を有する従来の半導体装置と同等程度の圧縮応力をチャネル領域に印加することができる。このため、本実施形態の半導体装置では、リーク電流等の不具合を低減しつつ、チャネル移動度の向上を図ることができる。
【００５９】
また、Ｎチャネル型ＭＩＳトランジスタにおいては、ソース／ドレイン領域１５０をＳｉＣ層で構成することで、ＳｉＣ層で構成されたソース／ドレイン領域を有する一般的な半導体装置と同等の引っ張り歪みをチャネル領域に印加することができる。そのため、半導体装置がＮチャネル型ＭＩＳトランジスタである場合であっても、リーク電流等の不具合を低減しつつ、チャネル移動度の向上を図ることができる。
【００６０】
さらに、半導体基板１０１が（１００）面を主面とするＳｉ基板である場合には、リセス１３０の側壁に（１１０）面が露出しないので、ＳｉＧｅ層などのＳｉ混晶層をリセス１３０内に成長させる際に、結晶欠陥が生じるのを防ぐことができる。なお、ＳｉＣ層をリセス１３０内に成長させる場合についても、ＳｉＧｅ層と同様に結晶欠陥が生じるのを防ぐことができる。
【００６１】
次に、さらに詳細に応力集中低減効果を確認するために、本願発明者はＴＣＡＤによる詳細シミュレーションを行った。
【００６２】
図６（ａ）は、応力分布のシミュレーションに用いた参考例に係る半導体装置の一部の形状を模式的に示す図であり、（ｂ）は、同シミュレーションに用いた本実施形態に係る半導体装置の一部の形状を模式的に示す図である。参考例に係る半導体装置は丸め処理が行われていない点のみが本実施形態の半導体装置と異なる。半導体基板に形成されたリセスの深さは共に７５ｎｍとし、ソース／ドレイン領域の先端部分（側壁コーナー部）の深さはサイドウォール下から測定して２２ｎｍ、ゲート電極の下端部から先端部分までのゲート長方向の距離は１１ｎｍとした。また、本実施形態の半導体装置では、側壁コーナー部の曲率半径を約２．５ｎｍとした。
【００６３】
図７（ａ）、（ｂ）は、それぞれ参考例および本実施形態の半導体装置について半導体基板とソース／ドレイン領域との接触部分での水平方向の応力分布のシミュレーション結果を示す図である。図７（ｃ）は、参考例および本実施形態の半導体装置について、図７（ａ）に示すVIIc-VIIc線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図であり、（ｄ）は、図７（ａ）に示すVIId-VIId線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図である。VIIc-VIIc線はＭＩＳトランジスタのチャネル領域を通る線であり、VIId-VII線は側壁コーナー部を通る線である。また、図中の「Σ先端」は、ソース／ドレイン領域（リセス）の側壁コーナー部を意味している。
【００６４】
図７（ｄ）から、Ｘ＝０．３μｍ付近での応力に注目すると、丸め処理を受けた場合の半導体装置では２．４ＧＰａであり、丸め処理を受けない場合の半導体装置では約３．３ＧＰａであることが分かる。つまり、参考例に比べて本実施形態の半導体装置ではソース／ドレイン領域の約０．９ＧＰａの応力集中を低減することが確認できた。
【００６５】
さらに、図７（ｃ）から、丸め処理を受けた場合の半導体装置は、丸め処理をしない半導体装置に比べて約３０ＭＰａ程度の圧縮応力を増大させることが可能であることが確認できた。この結果から、リセスの丸め処理を行うことで、丸め処理を行わない場合と同等以上の応力をチャネル領域に印加できることが分かる。これは、丸め処理によって、Σ先端部をゲート電極の直下領域に近づけることができたためである。
【００６６】
また、図８は、参考例および本実施形態の半導体装置について、図７（ａ）に示すVIII-VIII線における断面（及びこれに相当する断面）での応力と深さとの関係を示す図である。図８では、図７（ｃ）に示すよりもソース／ドレイン領域の側壁コーナー部に近い位置での応力を示している。
【００６７】
図８に示す結果から、側壁コーナー部の位置をチャネル領域に近づけることで、リセスの丸め処理を行わない場合に比べて最大で５０ＭＰａ程度までチャネル領域に印加する応力を増加させることが可能であることが分かる。これは、本実施形態の半導体装置において、ソース／ドレイン領域をチャネル領域に近づけることでチャネル領域でのキャリア移動度を向上させることが可能であること、又は微細化が進んだ場合にはよりキャリア移動度を向上に有利であることを意味する。
【００６８】
これらＴＣＡＤの結果から、式（１）を下式（２）のように修正をする。
【００６９】
最大横方向応力σxx（Max）＝αｘσ（１＋２√（ｄ/ρ））  ・・・式（２）
ここで、ｄはＳｉＧｅ層で構成されたソース／ドレイン領域幅（ゲート長方向の幅）の半分（ここでは、２０ｎｍ）、ρは側壁コーナー部の曲率半径であり、σはＳｉＧｅ層内部のＸ方向（ゲート長方向）の基準応力(ここでは、１．５ＧＰａの圧縮応力）、αは補正係数（約０．１）である。補正係数は、ＴＣＡＤの結果と式（１）との相関からＴＣＡＤ結果を再現するように決定した。
【００７０】
−実施形態の変形例−
図９は、微細化された場合の参考例に係る半導体装置を示す断面図であり、図１０は、本実施形態の変形例に係る半導体装置を示す断面図である。図９では、図１と同じ部材について同じ符号を付し、図１０では、図４（ｃ）と同じ部材について同じ符号を付した。本変形例に係る半導体装置は、図４（ｃ）に示す半導体装置に比べて微細化されており、ゲート電極２５間のピッチが狭くなっている。
【００７１】
図９に示すように、更に微細化が進み２２ｎｍ〜２８ｎｍノードといわれる微細デバイスにおいてはＳｉＧｅ層の成長部分の幅（サイドウォール間の幅）が約４０ｎｍ程度以下になることから、もはや（１００）面からなる底面を形成することなく、略菱形状のリセス３０が形成される。
【００７２】
この場合、これまで説明してきたソース／ドレイン領域５０（リセス３０）の側壁での応力集中に加えて、ソース／ドレイン領域５０底部に電界集中が発生して接合リークの悪化が懸念される。
【００７３】
しかし、図１０に示すように、上述の方法でリセス１３０のコーナー部１３５の丸め処理を行うことで、側壁コーナー部だけでなく底部も丸めることができる。この場合にも、電界集中による接合リークを大幅に低減することができる。
【００７４】
なお、以上で説明した実施形態またはその変形例は本願発明の一例であり、各部材やリセスの形状、材料等はこれに限定されず、発明の趣旨を逸脱しない範囲で変更可能である。
【産業上の利用可能性】
【００７５】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、歪みを導入するためのシリコン混晶層と半導体基板との界面に発生する欠陥に起因する接合リーク電流を低減でき、半導体装置を備えた種々の電子機器に用いられる。
【符号の説明】
【００７６】
１０１      半導体基板
１０３      （１１１）面
１０５      素子分離領域
１０７      下部ゲート電極
１０９      上部ゲート電極
１１１      第１のサイドウォールスペーサ
１１３      第２のサイドウォールスペーサ
１１５      第３のサイドウォールスペーサ
１１６      第４のサイドウォールスペーサ
１１７      エクステンション領域
１１９      絶縁膜
１２１      側壁コーナー部
１２５      ゲート電極
１３０      リセス
１３２      ゲート絶縁膜
１３５      コーナー部
１５０      ソース／ドレイン領域
【図１】
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【図３】
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【図４】
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【図５】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図２】
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【図６】
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【図７】
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