(57)【要約】【課題】トレンチ内に形成されたビット線の底面からのリーク電流を低減する。また、トレンチのアスペクト比を大きく増加させることなく、その後の工程でトレンチ内の空間に安定して成膜して、高アスペクト比による加工性の低下といった問題が生じない半導体装置を提供する。【解決手段】半導体基板内にトレンチを形成する。このトレンチ内壁の底面上に第一の絶縁膜を形成する。また、トレンチ内壁の側面上に熱酸化により第一の絶縁膜よりも膜厚が薄い第二の絶縁膜を形成する。トレンチ内の第一の絶縁膜上に、ビット線を形成する。【選択図】図３０
2011096829.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基板内にトレンチを形成する工程と、
（２）トレンチ内壁の底面上に第一の絶縁膜、トレンチ内壁の側面上に熱酸化により前記第一の絶縁膜よりも膜厚が薄い第二の絶縁膜を形成する工程と、
（３）前記トレンチ内の前記第一の絶縁膜上に、ビット線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面及び側面上にシリコン酸化膜を形成する工程と、
前記トレンチ内に、シリコン膜を充填する工程と、
前記シリコン酸化膜及びシリコン膜をエッチバックすることにより、前記トレンチの底部に前記シリコン酸化膜及びシリコン膜を残留させる工程と、
前記シリコン膜を除去することにより、前記トレンチ内壁の底面上に前記シリコン酸化膜を有する前記第一の絶縁膜を得る工程と、
前記トレンチの露出した内壁の側面を熱酸化することにより、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面直下のシリコン基板内に酸素をイオン注入することにより酸素注入領域を形成する工程と、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面上に前記第一の絶縁膜としてシリコン酸化膜、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面上にシリコン酸化膜、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
前記トレンチ内壁の側面上に形成されたシリコン酸化膜を覆うように、シリコン窒化膜を形成する工程と、
熱酸化により前記トレンチ内壁の底面上のシリコン酸化膜の膜厚を厚くすることによって前記第一の絶縁膜を形成する工程と、
前記シリコン窒化膜を除去する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面上にシリコン酸化膜、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
ＨＤＰ−ＣＶＤ法により、前記トレンチ内壁の底面上のシリコン酸化膜上に、更にシリコン酸化膜を形成した後、エッチバックすることによりシリコン酸化膜を有する前記第一の絶縁膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面及び側面上にシリコン酸化膜を形成する工程と、
前記トレンチ内に、ケイ酸ガラス膜を充填する工程と、
前記シリコン酸化膜及びケイ酸ガラス膜をエッチバックすることにより、前記トレンチ内壁の底面上にシリコン酸化膜及びケイ酸ガラス膜を有する前記第一の絶縁膜を形成する工程と、
前記トレンチの露出した内壁の側面を熱酸化することにより、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記工程（１）において、
前記半導体基板は、シリコン基板であり、
前記工程（２）は、
前記トレンチ内壁の底面直下のシリコン基板内に酸素をイオン注入することにより酸素注入領域を形成する工程と、
前記トレンチ内壁の底面及び側面を熱酸化することにより、前記トレンチ内壁の底面及び側面上にシリコン酸化膜を形成する工程と、
前記トレンチ内にケイ酸ガラス膜を充填する工程と、
前記シリコン酸化膜及びケイ酸ガラス膜をエッチバックすることにより、前記トレンチの底面上にシリコン酸化膜及びケイ酸ガラス膜を有する前記第一の絶縁膜を形成する工程と、
前記トレンチの露出した内壁の側面を熱酸化することにより、前記トレンチ内壁の側面上に前記第二の絶縁膜としてシリコン酸化膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（２）と（３）の間に更に、
前記トレンチ内壁の側面上にコンタクト、及び前記半導体基板内に前記コンタクトに接するように拡散層を形成する工程を有し、
前記工程（３）は、前記コンタクトに接するように、前記トレンチ内の底部にビット線を形成する工程であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記工程（２）において、
６〜６０ｎｍの膜厚を有する前記第一の絶縁膜を形成することを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（２）において、
１〜５ｎｍの膜厚を有する前記第二の絶縁膜を形成することを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子が占める領域が減少するようになってきている。例えば、トランジスタが形成される領域（活性領域）の大きさが次第に減少するようになってきている。この活性領域の大きさが減少するにつれて、プレナー型トランジスタのチャネル長やチャネル幅が減少し、短チャネル効果等の問題点が発生している。
【０００３】
そこで、微細化された領域でもチャネル長及びチャネル幅を増加させるため、プレナー型トランジスタに代わり縦型トランジスタが提案されている。
【０００４】
この縦型トランジスタのソース又はドレイン領域には、埋め込みビット線が接続されている。この埋め込みビット線は、以下のようにして形成される。
（１）半導体基板をエッチングしてトレンチを形成する。
（２）トレンチの内壁を熱酸化した後に、ＣＶＤ法によりトレンチ内にビット線を形成する。
【０００５】
特許文献１（特開２００９−１０３６６号公報）には、縦型トランジスタの拡散層に埋め込みビット線を接続し、ビット線は拡散層と接するシリコン材料領域とこのシリコン材料領域よりも電気抵抗の低い材料からなる低抵抗領域を含んだ半導体装置が開示されている。
【０００６】
図５１は、特許文献１に記載されたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルにおける縦型トランジスタの概要を断面図で示したものである。表面２０１ａを有するシリコンからなる半導体基板２００に、底面を２０１ｂとするトレンチ２０２ａ、２０２ｂが形成されている。前記トレンチの間の領域はトランジスタのチャネルとなるシリコンピラー２０３ａ、２０３ｂ、２０３ｃを構成している。シリコンピラー２０３ａの両側壁には一対の埋め込みゲート電極２０８ａ、２０８ｂが形成され、隣接するシリコンピラー２０３ｂの両側壁には一対の埋め込みゲート電極２０８ｃ、２０８ｄが形成されている。ゲート電極はワード線として機能する。
【０００７】
前記トレンチの底部には熱酸化膜２０４を介して埋め込みビット線２０５ａ、２０５ｂが形成されている。図５１の半導体装置を平面視した場合、ビット線の延在方向は、ワード線の延在方向に垂直な方向となっている。埋め込みビット線２０５ａ、２０５ｂは、半導体基板２００に形成されトランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層２０６ａ、２０６ｂと接続されている。各々のシリコンピラーの上部にはトランジスタの他方のＳ／Ｄを構成する拡散層２１０が形成されている。拡散層２１０の上にはコンタクトプラグ２１２を介してキャパシタ２１３が形成されている。キャパシタ２１３は下部電極２１３ａ、容量絶縁膜２１３ｂ、上部電極２１３ｃで構成されている。
【０００８】
各々のシリコンピラーおよびコンタクトプラグは、層間絶縁膜２０９および２１１により絶縁分離されている。シリコンピラー２０３ｂに注目すると、ビット線２０５ｂに接続し、一方のＳ／Ｄとなる拡散層２０６ｂと、ピラーの両側壁に形成される一対のゲート電極２０８ｃ、２０８ｄと、キャパシタに接続し、他方のＳ／Ｄとなる拡散層２１０とで一つの縦型トランジスタが構成されている。
【０００９】
このように縦型トランジスタでは、プレナー型トランジスタとは異なり、半導体基板の主面に垂直な方向にピラーを形成し、ＯＮ時には、このピラー内を該主面に垂直な方向にチャネルが形成される。この縦型トランジスタは、微細化したＤＲＡＭに代表される半導体メモリ素子に有効に適用することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、微細化の進展に伴い、要求されるビット線幅が細くなってきている。このため、ビット線用のトレンチ幅も細くなってきており、上記（２）の熱酸化工程において、トレンチの内壁を均一に熱酸化することが困難となっていた。特に、トレンチの幅が細くなることにより、相対的にトレンチのアスペクト比（幅と深さの比）が大きくなり、熱酸化時にトレンチ内壁の底面まで到達する酸素はトレンチ内壁の側面に到達する酸素よりも少なくなっていた。この結果、熱酸化によりトレンチ内壁の底面に形成される酸化膜の膜厚は、トレンチ内壁の側面上に形成される酸化膜の膜厚よりも薄い膜厚となっていた。そのため、ビット線に電圧が印加されると、ビット線と半導体基板との絶縁耐圧が不足し、電流が半導体基板にリークする（図５１の下矢印で示す）問題があった。また、ビット線に接続される拡散層（２０６ａ、２０６ｂ）からの空乏層（２０７ａ、２０７ｂ）の延伸により隣接ビット線が短絡する（図５１の横矢印で示す）問題があった。
【００１２】
そこで、このようなトレンチ内壁の底面上の酸化膜の薄膜化を防止するためには、熱酸化の条件を制御することにより、トレンチの内壁底面上の酸化膜自体を厚くすることが可能である。しかしながら、この場合には、トレンチ内壁の側面上の酸化膜も、底面上の絶縁膜以上に厚くなってしまい、トレンチ内の空間が減少してしまうこととなっていた。これにより、トレンチのアスペクト比が大きくなり、その後の工程においてトレンチ内の空間に複数の薄膜を形成することができなくなる問題があった。
【課題を解決するための手段】
【００１３】
一実施形態は、
（１）半導体基板内にトレンチを形成する工程と、
（２）トレンチ内壁の底面上に第一の絶縁膜、トレンチ内壁の側面上に熱酸化により前記第一の絶縁膜よりも膜厚が薄い第二の絶縁膜を形成する工程と、
（３）前記トレンチ内の前記第一の絶縁膜上に、ビット線を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１４】
トレンチ内に形成されたビット線の底面からのリーク電流を低減することができる。また、トレンチのアスペクト比を大きく増加させることなく、その後の工程でトレンチ内の空間に安定して成膜することができる。この結果、高アスペクト比による半導体装置の構造の加工性の低下といった問題が生じない。
【図面の簡単な説明】
【００１５】
【図１】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２】第１実施例の半導体装置の一製造工程を表す断面図である。
【図３】第１実施例の半導体装置の一製造工程を表す断面図である。
【図４】第１実施例の半導体装置の一製造工程を表す断面図である。
【図５】第１実施例の半導体装置の一製造工程を表す断面図である。
【図６】第１実施例の半導体装置の一製造工程を表す断面図である。
【図７】第１実施例の半導体装置の一製造工程を表す断面図である。
【図８】第１実施例の半導体装置の一製造工程を表す断面図である。
【図９】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１０】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１１】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１２】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１３】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１４】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１５】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１６】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１７】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１８】第１実施例の半導体装置の一製造工程を表す断面図である。
【図１９】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２０】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２１】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２２】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２３】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２４】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２５】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２６】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２７】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２８】第１実施例の半導体装置の一製造工程を表す断面図である。
【図２９】第１実施例の半導体装置の一製造工程を表す断面図である。
【図３０】第１実施例の半導体装置の一製造工程を表す断面図である。
【図３１】第２実施例の半導体装置の一製造工程を表す断面図である。
【図３２】第２実施例の半導体装置の一製造工程を表す断面図である。
【図３３】第２実施例の半導体装置の一製造工程を表す断面図である。
【図３４】第３実施例の半導体装置の一製造工程を表す断面図である。
【図３５】第３実施例の半導体装置の一製造工程を表す断面図である。
【図３６】第３実施例の半導体装置の一製造工程を表す断面図である。
【図３７】第３実施例の半導体装置の一製造工程を表す断面図である。
【図３８】第３実施例の半導体装置の一製造工程を表す断面図である。
【図３９】第４実施例の半導体装置の一製造工程を表す断面図である。
【図４０】第４実施例の半導体装置の一製造工程を表す断面図である。
【図４１】第４実施例の半導体装置の一製造工程を表す断面図である。
【図４２】第５実施例の半導体装置の一製造工程を表す断面図である。
【図４３】第５実施例の半導体装置の一製造工程を表す断面図である。
【図４４】第５実施例の半導体装置の一製造工程を表す断面図である。
【図４５】第５実施例の半導体装置の一製造工程を表す断面図である。
【図４６】第６実施例の半導体装置の一製造工程を表す断面図である。
【図４７】第６実施例の半導体装置の一製造工程を表す断面図である。
【図４８】第６実施例の半導体装置の一製造工程を表す断面図である。
【図４９】第６実施例の半導体装置の一製造工程を表す断面図である。
【図５０】第６実施例の半導体装置の一製造工程を表す断面図である。
【図５１】従来の半導体装置を表す断面図である。
【発明を実施するための形態】
【００１６】
本発明における実施例の詳細な説明をする前に、本発明の半導体装置の製造方法における、第一の絶縁膜および第二の絶縁膜の定義について、以下に説明する。
【００１７】
半導体基板内でビット線延在方向に形成されたトレンチは、トレンチの底部においてビット線が形成される第一の領域と、ビット線より上方に位置する第二の領域を有する。すなわち、断面（図５１と同様の断面）で見た場合に矩形となるビット線の上面より下に位置するトレンチの領域が第一の領域であり、ビット線の上面より上に位置するトレンチの領域が第二の領域となる。また、第一の領域において、ビット線の底面と、ビット線の底面に対向するトレンチ底面との間に介在する絶縁膜が第一の絶縁膜であり、第二の領域において、トレンチ内壁に熱酸化法で形成される熱酸化膜が第二の絶縁膜である。したがって、第二の絶縁膜は熱酸化膜となるが、第一の絶縁膜は熱酸化膜に限らず、他の成膜法で形成した絶縁膜であっても良いし、それらの積層膜であっても良い。また、ビット線は直接、第二の絶縁膜には接しない。
【００１８】
本発明の半導体装置の製造方法では、ビット線形成に至る工程の間、第二の領域に形成された第二の絶縁膜は、第一の領域に形成された第一の絶縁膜よりも、膜厚が薄くなっている。すなわち、半導体装置が完成した段階で、第一の絶縁膜にリーク電流が生じない厚さの膜厚を維持しながら、第二の絶縁膜の膜厚を第一の絶縁膜の膜厚よりも薄くすることができる。
【００１９】
この結果、半導体装置が完成した段階でのビット線底面と半導体基板との間におけるリーク電流の発生を回避できる。また、ビット線形成に至る工程の間に第二の領域のトレンチ空間が減少して複数の薄膜を形成することができなくなる問題を回避することができる。
【００２０】
第一の絶縁膜は６〜６０ｎｍの膜厚を有することが好ましい。膜厚が６ｎｍより薄い場合にはリーク電流の抑止効果が不十分となる場合がある。また、膜厚が６０ｎｍより厚くなると、相対的にトレンチの深さを深く形成しなければならず、トレンチ自体が高アスペクト比となって溝加工が困難となる場合がある。このように加工が困難となる理由は、縦型トランジスタでは、ビット線より上方に形成するゲート電極は、トランジスタの特性を一定に確保するために寸法変動が許容されないためである。そのため、その他の寸法の変動は最初に形成するトレンチの深さを調整することにより調節せざるを得なくなる。したがって、第一の絶縁膜の過剰な膜厚増加は、トレンチの深さを深くすることとなり、トレンチ形成における加工性が低下することとなる。
【００２１】
第二の絶縁膜は１〜５ｎｍの膜厚を有することが好ましい。膜厚が１ｎｍ未満ではトレンチ側壁の半導体基板を保護することができなくなる場合がある。膜厚が５ｎｍより厚くなるとビット線形成に至る工程の間に、第二の領域のトレンチ空間が減少して複数の薄膜を形成することができなくなり、この結果、ビット線自体を形成できなくなる場合があるためである。
【００２２】
本発明の課題を解決する技術思想の代表的な例を、以下に示す。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００２３】
図１〜５０は、本実施形態による半導体装置の埋め込みビット線までの製法を示す断面図である。図１〜３０は第１実施例、図３１〜３３は第２実施例、図３４〜３８は第３実施例、図３９〜４１は第４実施例、図４２〜４５は第５実施例、図４６〜５０は第６実施例に関するものである。
【００２４】
（第１実施例）
最初に、図１および図２を用いて、本発明が適用される半導体装置の概要についてＤＲＡＭを例として説明する。図１は、ＤＲＡＭのメモリセル部を斜視した模式図である。図２は図１に対応する平面図である。
【００２５】
まず、図１を参照する。キャパシタ１１３は、シリコンからなる半導体基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ上に形成されている。トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ（図１中でワード線１０８ａは一部のみを示している）と、ビット線１０５ａ、１０５ｂは、シリコンピラーを取り囲むように、各々異なる高さで且つ垂直方向に延在して形成されている。すなわち、各々のワード線は、ビット線より高い位置でＸ方向に延在しており、各々のビット線はトレンチの最深部に形成されＸ方向に垂直なＹ方向に延在している。
【００２６】
単位セルを構成するトランジスタは、１本のビット線と２本のワード線に接続される。例えば、シリコンピラー１０１ａを有するトランジスタは、ビット線１０５ａと接続され、一対のワード線１０８ａ、１０８ｂとセル領域端部で接続される。同様に、シリコンピラー１０２ａを有するトランジスタは、ビット線１０５ａと一対のワード線１０８ｃ、１０８ｄと接続される。他のシリコンピラーを有するトランジスタも同様である。
【００２７】
ワード線１０８ｂと１０８ｃの間は絶縁膜で分離しているので、図１のトランジスタは２本のワード線が１つのピラー上に形成されたダブルゲート型となっているが、ビット線は、片側のシリコンピラーだけに接続されている。すなわち、ビット線は、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。従って、ビット線は、シリコンビラー側面に形成された絶縁膜（シリコン酸化膜）によって、一方の側のシリコンピラー（ビット線が接続した側と反対側のシリコンピラー）とは未接続状態になっている。また、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。この部分の基本構成は、背景技術の説明で用いた図５１と同じである。
【００２８】
次に、図２を参照する。本実施例におけるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃがＸ方向およびＸ方向に垂直なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを記載しているが、これに限るものではなく、実際には数千〜数十万個のシリコンピラーが配置されるものである。したがって、ビット線およびワード線も数百〜数千オーダーの本数となるものである。Ｘ方向に配置された各シリコンピラーの間にはＹ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。同様に、他のビット線も複数のシリコンピラーの間で共有される。
【００２９】
次に、図１および図２に示した半導体装置の内、ビット線の製造方法について説明する。
まず、シリコン基板上に、厚さ１６０ｎｍ程度のシリコン窒化膜１０４を、以下の成膜条件に設定した減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜した。
【００３０】
原料ガス及び流量：ジクロロシラン（ＳｉＨ2Ｃｌ2）／アンモニア（ＮＨ3）＝７５／７５０ｓｃｃｍ
加熱温度：６３０℃
圧力：３００Ｐａ。
【００３１】
次に、図３の平面図に示したように、フォトリソグラフィとドライエッチングにより、シリコン窒化膜１０４内にＹ方向に延在するビット線開口１０５ｃを形成した。図４は、図３のＡ−Ａ断面を示したものである。開口１０５ｃの底部にはシリコン基板１００が露出している。本実施例では、開口１０５ｃの幅Ｗ１は４５ｎｍとした。
【００３２】
次に、図５に示すように、シリコン窒化膜１０４をマスクに用いてシリコン基板１００に異方性ドライエッチングをして、深さＨ１が３００ｎｍのトレンチ１０６を形成した。このドライエッチングでは、下記条件に設定した誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を使用した。
【００３３】
ソースパワー：１０００Ｗ
高周波パワー：５０〜２００Ｗ
圧力：５〜２０ｍＴｏｒｒ
ステージ温度：２０〜４０℃
エッチングガス及び流量：六フッ化硫黄（ＳＦ6）［９０ｓｃｃｍ］、塩素（Ｃｌ2）［１００ｓｃｃｍ］。
【００３４】
次に、図６に示すように、加熱温度を８００〜９００℃とした熱酸化法により、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるようにシリコン酸化膜１０７を形成した。本実施例では、トレンチ１０６の底面に熱酸化法で形成したシリコン酸化膜１０７の部分が第一の絶縁膜となる。トレンチ内面の熱酸化においては、トレンチ内における酸化種に濃度差が生じる。すなわち、トレンチ１０６の底面近傍では、酸化種である酸素が希薄になるため、トレンチ１０６の底面上のシリコン酸化膜１０７の膜厚Ｔ１は、側面上に形成されるシリコン酸化膜１０７の膜厚Ｔ２よりも薄くなる。発明者の実験によれば、この現象はトレンチのアスペクト比が８を超えると顕著に発生することが明らかとなっている。
【００３５】
本実施例では、マスクとして用いたシリコン窒化膜１０４の膜厚が１６０ｎｍでシリコン基板のエッチング深さＨ１が３００ｎｍであるので、トータル深さは４６０ｎｍであり、開口の幅Ｗ１が４５ｎｍであるので、アスペクト比は約１０倍となっている。上記のように、トレンチ１０６の底面に膜厚Ｔ１が１０ｎｍとなるようにシリコン酸化膜１０７を形成すると、トレンチ側面上に形成されるシリコン酸化膜１０７の膜厚Ｔ２は、約１７ｎｍとなっている。開口の幅が４５ｎｍしかないトレンチ１０６内の側面に膜厚１７ｎｍのシリコン酸化膜が形成されてしまうと、残存するトレンチの幅Ｗ２は１１ｎｍとなる。
【００３６】
このような状態では、この後の工程で必要となるトレンチの側面保護用のシリコン窒化膜などを形成すると、トレンチ自体が閉塞してしまい、ビット線を形成することができなくなる問題を有している。
【００３７】
そこで、本実施例では、図６において、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるようにシリコン酸化膜１０７を形成した後、図７に示すように、トレンチ内を埋めるように、全面に減圧ＣＶＤ法によりシリコン膜１０９を形成した。この際の原料ガスにはモノシラン（ＳｉＨ4）を用いた。
【００３８】
次に、図８に示すように、シリコン膜１０９およびシリコン酸化膜１０７を等速エッチング条件で、異方性ドライエッチングを行い、各々の上面がトレンチ１０６の底面からの高さＨ２が５０ｎｍとなる位置までエッチバックした。この結果、各々の上面の位置が同じで、トレンチ１０６の底部を覆うシリコン酸化膜１０７ａとシリコン酸化膜１０７ａの内部に埋め込まれたシリコン膜１０９ａが形成された。この結果、シリコン酸化膜１０７ａとシリコン酸化膜１０７ａの内部に埋め込まれたシリコン膜１０９ａの上面より上部には新たなトレンチ１０６ａが形成された。この段階では、シリコン膜１０９ａはビット線として機能するものではないが、シリコン膜１０９ａの上面より下に位置するトレンチ１０６の領域が第一の領域に相当し、新たに形成されたトレンチ１０６ａの領域がシリコン膜１０９ａの上面より上に位置するトレンチ１０６の第二の領域に相当する。また、シリコン酸化膜１０７ａのうち、ビット線の底面とビット線の底面に対向するトレンチ底面との間に介在する部分が第一の絶縁膜１０７ｃに相当する。
【００３９】
次に、図９に示すように、加熱温度を８００〜９００℃とした熱酸化法により、第二の領域となるトレンチ１０６ａの側面に、膜厚Ｔ３が３ｎｍのシリコン酸化膜１１０を形成した。本実施例では、熱酸化法により形成した膜厚３ｎｍのシリコン酸化膜１１０が第二の絶縁膜となる。この結果、残存するトレンチ１０６ａの開口幅Ｗ３は３９ｎｍ、確保された。
【００４０】
次に、図１０に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、埋め込みシリコン膜１０９ａを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされなかった。したがって、第一の領域に形成されているシリコン酸化膜１０７ａは、底面の膜厚（Ｔ１）１０ｎｍを維持したまま残存した。また、埋め込みシリコン膜１０９ａを除去したことにより、新たなトレンチ１０６ｂが形成された。
【００４１】
次に、図１１に示すように、トレンチ１０６ａおよび１０６ｂを埋め込むように、全面にヒ素ドープシリコン膜１１１を形成した。
【００４２】
次に、図１２に示すように、ヒ素ドープシリコン膜１１１を異方性ドライエッチングによりエッチバックし、トレンチ１０６ａを埋め込んだ。これにより、シリコン酸化膜１０７ａの上面１０７ｂと同じ位置の上面を有し、ヒ素ドープシリコン膜１１１からなる新たな埋め込み膜１１１ａを形成した。また、この段階で新たなトレンチ１１２が形成された。トレンチ１１２の開口幅は３９ｎｍが確保された。
【００４３】
次に、トレンチ１１２内面を含む全面に厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した後、異方性ドライエッチングによりエッチバックし、図１３に示すように、シリコン窒化膜からなるサイドウォール保護膜１１４を形成した。これにより、マスクシリコン窒化膜１０４上に形成されたシリコン窒化膜および埋め込み膜１１１ａ上に形成されたシリコン窒化膜は除去された。サイドウォール保護膜１１４は、後のウエットエッチング工程において、シリコン酸化膜１１０のエッチングを防止する役割を有する。この段階ではトレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅は２９ｎｍとなった。
【００４４】
次に、図１４に示すように、表面が露出している埋め込み膜１１１ａをエッチバックし、さらに２０ｎｍ掘り下げた。これにより、図１２において形成した段階では垂直方向の厚さが４０ｎｍであった埋め込み膜１１１ａは、厚さ２０ｎｍの埋め込み膜１１１ｂとなった。また、掘り下げられた領域は、新たなトレンチ１１２ｂを形成し、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃを形成する。
【００４５】
次に、図１５に示すように、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をＣＶＤ法により全面に形成した。この後、異方性ドライエッチングによりエッチバックをして、トレンチ１１２ｃの側面にサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出しているシリコン酸化膜１０７ａもサイドウォール１１５で被覆された。サイドウォール１１５の形成に当たっては、埋め込み膜１１１ｂの上面１１１ｃ上の窒化チタン膜を除去する（図１５中、黒丸で示した部分）と同時に、マスクシリコン窒化膜１０４の上面より７０ｎｍ下がった位置にサイドウォール１１５の上面が位置するように制御した。
【００４６】
次に、図１６に示すように、トレンチ１１２ｃ内に残存する空間を埋め込むように、シリコン酸化膜１１６を形成した。シリコン酸化膜１１６は、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｎ）あるいは回転塗布法を用いることができる。
【００４７】
次に、図１７に示すように、シリコン酸化膜１１６をエッチバックして、埋め込みシリコン酸化膜１１６ａを形成すると同時に、その上方にトレンチ１１２ｄを形成した。埋め込みシリコン酸化膜１１６ａの形成に当たっては、その上面がマスクシリコン窒化膜１０４の上面から５０ｎｍ下に位置するように形成すると共に、窒化チタンからなるサイドウォールの上面１１５ａが露出しないように制御した。本実施例では、窒化チタンからなるサイドウォールの上面１１５ａと埋め込みシリコン酸化膜１１６ａの上面との垂直方向の間隔を２０ｎｍとしているが、１５〜２５ｎｍの範囲であれば良い。トレンチ１１２ｄの開口幅は、図１３の段階と同じで２９ｎｍとなっている。
【００４８】
次に、図１８に示すように、トレンチ１１２ｄ内面を含む全面に厚さ５ｎｍのシリコン膜１１８をＣＶＤ法により形成した。シリコン膜１１８は、エッチング段階で、不均一エッチングが生じる原因となる結晶粒の影響が現れないような非晶質シリコン膜とすることが好ましい。非晶質シリコン膜は、成膜温度を５４０℃以下とすることにより得ることができる。
【００４９】
シリコン膜１１８を形成した後、トレンチ１１２ｄ内の両側の側面に形成されたシリコン膜１１８ｂ、１１８ｃの内、片側のシリコン膜にのみ不純物を導入するために、斜めイオン注入法によりフッ化ボロン（ＢＦ2）を注入した。ここではシリコン膜１１８ｂに注入する例を示している。不純物の導入は、後の工程で説明するビット線コンタクトを形成するべきピラーと反対側の側壁に形成されたシリコン膜１１８に対して実施した。これにより、マスクシリコン窒化膜１０４上に形成されたシリコン膜１１８ａと、トレンチ１１２ｄの側面に形成された垂直面となるシリコン膜１１８ｂと、埋め込みシリコン酸化膜１１６ａ上に形成された水平面となるシリコン膜の一部（左側半分）に不純物が注入された。
【００５０】
ここでは、水平面と垂直面の両方にイオン注入する必要があるため、それぞれの注入部位に最適なイオン注入となるように、角度の異なる２段階注入を用いることもできる。本実施例では、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ-2、注入角度２０°〜３０°の条件を用いた。ここで、注入角度とは、半導体基板表面に対する垂線からの傾斜角を意味している。また、本実施例で上記２段注入を行なう場合は、注入角度２０°での注入と３０°での注入を組み合わせる。ただし、注入角度は、トレンチ１１２ｄの深さや幅、シリコン膜１１８の膜厚を考慮して変更することができる。
【００５１】
次に、図１９に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、不純物が注入されていないシリコン膜１１８ｃと埋め込みシリコン酸化膜１１６ａ上の右側半分に形成されたシリコン膜１１８を除去した。これにより、シリコン窒化膜からなるサイドウォール保護膜１１４と、埋め込みシリコン酸化膜１１６ａの右側半分を露出させた。
【００５２】
次に、図２０に示すように、シリコン膜１１８をマスクとして、露出している埋め込みシリコン酸化膜１１６ａの右側半分を異方性ドライエッチングして、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、埋め込み酸化膜１１６ａおよびシリコン膜１１８でカバーされており露出しない。逆に言えば、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図１８における、シリコン膜１１８に対するイオン注入の不純物導入領域を制御する必要がある。すなわち、トレンチ１１２ｄの深さや幅、シリコン膜１１８の膜厚を考慮して注入角度を決定する。
【００５３】
次に、図２１に示すように、上面が露出している窒化チタンからなる右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。エッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。これにより、シリコン窒化膜からなるサイドウォール保護絶縁膜１１４、トレンチ１０６の第一の領域に形成されていたシリコン酸化膜１０７ａの一部、および埋め込み膜１１１ｂの上面の一部が露出した。
【００５４】
次に、図２２に示すように、イオン注入され、基板表面に残存しているシリコン膜１１８を等方性ドライエッチングにより除去した。
【００５５】
次に、図２３に示すように、フッ化水素酸含有溶液により側面の一部が露出しているシリコン酸化膜１０７ａをエッチングし、半導体基板１００の一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、サイドウォール保護絶縁膜１１４の底面と埋め込み膜１１１ｂの上面との間の位置に形成された。この時、埋め込み酸化膜１１６ａも同時に除去された。しかし、第二の絶縁膜１１０は、シリコン窒化膜からなるサイドウォール保護絶縁膜１１４で保護されているため、エッチングされずに残存した。
【００５６】
次に、図２４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５を選択的に除去した。これにより、図１４で形成したトレンチ１１２ｃに側面開口１００ａが露出した状態となった。
【００５７】
次に、図２５に示すように、トレンチ１１２ｃを埋め込むように、全面にヒ素ドープシリコン膜１１７をＣＶＤ法により形成した。既に形成されている埋め込み膜１１１ｂもヒ素ドープシリコン膜で構成されているので、同一材料で埋め込まれたものとなる。
【００５８】
次に、図２６に示すように、ヒ素ドープシリコン膜１１７および１１１ｂを異方性ドライエッチングによりエッチバックした。これにより、側面開口１００ａにおいては、サイドウォール保護絶縁膜１１４がマスクとなってヒ素ドープシリコン膜１１７が残存し、半導体基板１００へのコンタクト１１７ａが形成された。
【００５９】
次に、図２７に示すように、シリコン窒化膜からなるサイドウォール保護絶縁膜１１４を選択的に除去し、第二の絶縁膜となるシリコン酸化膜１１０を露出させた。これにより、図１０で形成したトレンチ１０６ａの側面開孔部１００ａの部分がシリコン酸化膜１０７ａからヒ素ドープシリコン膜１１７からなるコンタクト１１７ａに置き換わった状態を得ることができた。また、この段階で新たなトレンチ１０６ｃが形成された。
【００６０】
次に、図２８に示すように、トレンチ１０６ｃ内を含む全面に、厚さ４ｎｍの窒化チタン１１９をＣＶＤ法により形成した。原料ガスには四塩化チタンとアンモニアを用い、温度６５０℃で形成することができる。なお、窒化チタン１１９の形成に先立ち、同じ反応室において、四塩化チタンをプラズマ化して半導体基板全面に厚さ１ｎｍのチタンを形成した。チタンは、ヒ素ドープシリコン膜からなるコンタクト１１７ａの表面において、堆積すると同時に低抵抗のチタンシリサイドを形成した。これにより、コンタクト抵抗を低減することができる。他の部位の絶縁膜上に形成されたチタンは、窒化チタン形成時に窒化されて、窒化チタンに変換された。また、この窒化チタン１１９の形成時の熱処理において、ヒ素ドープシリコン膜からなるコンタクト１１７ａからヒ素がシリコン基板１００に拡散し拡散層１２５が形成された。拡散層１２５の形成は、図２５のヒ素ドープシリコン膜１１７を埋め込み形成した後に連続して行なっても良い。
【００６１】
次に、窒化チタン１１９を形成した後、図２９に示すように、トレンチ１０６ｃを埋め込むように、全面にタングステン１２０をＣＶＤ法により形成した。
【００６２】
次に、図３０に示すように、タングステン１２０と窒化チタン１１９を異方性ドライエッチングにより、シリコン酸化膜１０７ａの上面１０７ｂの位置までエッチバックした。これにより、シリコン酸化膜１０７ａの内側に、埋め込み窒化チタン１１９ａと埋め込みタングステン１２０ａからなるビット線１２０ｂが形成された。ビット線１２０ｂは、図示しないチタンシリサイドと、コンタクト１１７ａを介して拡散層１２５と接続される。
【００６３】
この後、ビット線より上方に位置し、ビット線延在方向に垂直な方向となるＸ方向にワード線を形成する工程、マスクシリコン窒化膜１０４を除去してピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線層を形成する工程などを経て、図５１および図１に示したＤＲＡＭとなる半導体装置を完成することができる（ただし、本実施例の半導体装置は、第一の絶縁膜の構成が図５１とは異なる。）。
【００６４】
本実施例によれば、トレンチ１０６は、その底部においてビット線１２０ｂが形成される第一の領域と、ビット線１２０ｂより上方に位置する第二の領域を有する。すなわち、断面で見た場合に矩形となるビット線１２０ｂの上面より下に位置するトレンチの領域が第一の領域であり、ビット線１２０ｂの上面より上に位置するトレンチの領域が第二の領域となる。
【００６５】
また、第一の領域において、ビット線１２０ｂの底面と、ビット線１２０ｂの底面に対向するトレンチ１０６の底面との間に介在するシリコン酸化膜１０７ｃが第一の絶縁膜となる。第二の領域において、トレンチ内壁に熱酸化法で形成されるシリコン酸化膜１１０が第二の絶縁膜となる。本実施例では、第一の絶縁膜となるシリコン酸化膜１０７ｃは膜厚が１０ｎｍとなるように形成しているので、ビット線１２０ｂと半導体基板１００の絶縁耐圧が不足してリーク電流が発生する問題を回避できる。また、隣接ビット線間におけるリーク電流の発生を回避することができる。
【００６６】
また、本実施例では、最初に形成するトレンチ１０６の開口幅を４５ｎｍとしている。上記のように、第一の絶縁膜を膜厚１０ｎｍで形成すると第二の絶縁膜の膜厚は１７ｎｍとなる。この段階で、残存するトレンチの開口幅は１１ｎｍとなる。この状態で本実施例の工程を進めたと仮定すると、図１３でシリコン窒化膜からなるサイドウォール保護膜１１４を膜厚５ｎｍで形成した段階でトレンチはほぼ閉塞してしまい、その後の窒化チタンからなるサイドウォール１１５（膜厚７ｎｍ）の形成（図１５）以降の工程の実施ができなくなり、ビット線を形成できない問題が発生する。しかし、本実施例では第二の領域に形成された膜厚１７ｎｍのシリコン酸化膜１０７を一旦除去して、新たに熱酸化を実施し、厚さ３ｎｍのシリコン酸化膜１１０からなる第二の絶縁膜を形成している。したがって、各工程終了段階で残存するトレンチの空間開口幅を確保することが可能となり、製造工程途中でのトレンチが閉塞する問題を回避してビット線を形成できる効果がある。
【００６７】
上記のように、本実施例によれば、半導体装置が完成した段階でのビット線底面と半導体基板との間におけるリーク電流の発生を回避できると共に、ビット線形成に至る工程の間に第二の領域のトレンチ空間が減少して複数の薄膜を形成することができなくなる問題を回避してビット線を形成することができる。
【００６８】
（第２実施例）
第１実施例では、ビット線と半導体基板との間の絶縁耐圧を確保するために、最初にトレンチ内面に形成するシリコン酸化膜の膜厚を厚く形成し、その後、トレンチの第二の領域に形成された厚いシリコン酸化膜を一旦除去して、薄いシリコン酸化膜を熱酸化法により形成し直す方法について説明した。
【００６９】
第２実施例では、トレンチを形成した後、厚い膜厚を有する第一の絶縁膜と薄い膜厚を有する第二の絶縁膜を１回の熱酸化で同時に形成する。この方法について、図３１から図３３を用いて説明する。
【００７０】
まず、第１実施例の図５と同様に、シリコン窒化膜１０４をマスクとして半導体基板１００にトレンチ１０６を形成した。
【００７１】
次に、図３１に示すように、シリコン基板１００の表面に垂直な方向から全面に、下記条件に設定したイオン注入法により、酸素イオン（Ｏ2+）を注入した。
【００７２】
ドーパント：Ｏ2+
ドーズ量：１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ2
注入エネルギー：３〜３０ＫｅＶ。
【００７３】
これにより、トレンチ１０６の底面となる半導体基板表面領域（トレンチ１０６の底面から基板側の深さ１０ｎｍの範囲）に、酸素が８×１０19〜８×１０20ａｔｏｍｓ／ｃｍ3の濃度で存在する酸素注入領域１２１を形成した。
【００７４】
次に、図３２に示すように、加熱温度を８００〜９００℃に設定した熱酸化法により、トレンチ１０６の側面に厚さＴ３が４ｎｍとなるように第二の絶縁膜となるシリコン酸化膜１１０を形成した。この際、トレンチ１０６の底面では、予め注入された酸素が酸化種となって酸化反応が促進される。この結果、トレンチ１０６の底面において、第一の絶縁膜となるシリコン酸化膜１２１ａの膜厚Ｔ４は８ｎｍとなった。第一の絶縁膜に要求される膜厚の下限は６ｎｍであり、この下限膜厚よりも厚いシリコン酸化膜を得ることができた。
【００７５】
次に、図３３に示すように、第一の絶縁膜となるシリコン酸化膜１２１ａ上に、埋め込みヒ素ドープシリコン膜１１１ａを形成し、以降、第１実施例と同様の工程にしたがってビット線を形成し、最終的にＤＲＡＭを得た。
【００７６】
本第２実施例では増速酸化をもたらすイオン種として酸素を用いたが、イオン種はこれに限るものではなく、リン、ヒ素、ボロン等の不純物であっても良い。これらの不純物を用いる場合には熱酸化を行う雰囲気を水蒸気含有雰囲気とし、温度は７００℃から８００℃の範囲とすることが望ましい。これにより、不純物を注入しない場合に比べて１．８から２．５倍の膜厚のシリコン酸化膜を得ることができる。
【００７７】
（第３実施例）
前記第２実施例では、トレンチを形成した後、厚い膜厚を有する第一の絶縁膜と薄い膜厚を有する第二の絶縁膜を、１回の熱酸化で同時に形成する方法について説明した。本第３実施例では、第一の絶縁膜および第二の絶縁膜を共に薄い膜厚で形成した後、第一の絶縁膜を厚く形成する方法に関するものである。以下、図３４から図３８を用いて、第３実施例を説明する。
【００７８】
まず、第１実施例の図５と同様に、シリコン窒化膜１０４をマスクとして半導体基板１００にトレンチ１０６を形成した。次に、図３４に示すように、加熱温度を８００〜９００℃とした熱酸化法により、トレンチ１０６の内面に厚さ３ｎｍのシリコン酸化膜１１０ａを形成した。
【００７９】
次に、図３５に示すように、減圧ＣＶＤ法によって、トレンチ１０６内を含む全面に厚さ７ｎｍのシリコン窒化膜を形成した後、異方性ドライエッチングによりエッチバックして、サイドウォール１２２を形成した。
【００８０】
次に、図３６に示すように、加熱温度を８００〜９００℃に設定した熱酸化を行った。この際、トレンチ１０６の側面におけるシリコン基板１００はシリコン窒化膜からなるサイドウォール１２２で覆われているため酸化が進行せず、トレンチ１０６の底面のみ選択的に酸化することができた。この結果、トレンチ１０６の底面に形成される第一の絶縁膜１２２ａの膜厚は、２０〜３０ｎｍとなった。このように、トレンチ１０６の第二の絶縁膜となるシリコン酸化膜１１０ａの膜厚を３ｎｍに維持しながら、第一の絶縁膜の膜厚のみ厚膜化することができた。
【００８１】
この後、図３７に示すように、１３０〜１６０℃に加熱した燐酸を使用して、サイドウォール１２２を除去した。
【００８２】
続いて、図３８に示すように、トレンチ１０６の底面に形成された第一の絶縁膜１２２ａ上にヒ素ドープシリコン膜１１１ａを形成した。以下、第１実施例と同様に、工程を進めてＤＲＡＭを形成した。
【００８３】
（第４実施例）
前記第３実施例では、２回の熱酸化工程を用いて、第一の絶縁膜および第二の絶縁膜を共に薄い膜厚で形成した後、第一の絶縁膜を厚く形成する方法について説明した。本第４実施例では、第一の絶縁膜の一部にＣＶＤ法で形成した絶縁膜を用いる方法に関するものである。以下、図３９から図４１を用いて、第４実施例を説明する。
【００８４】
まず、第３実施例の図３４と同様に、シリコン窒化膜１０４をマスクとして半導体基板１００にトレンチ１０６を形成した。この後、加熱温度を８００〜９００℃とした熱酸化法により、トレンチ１０６の内面に厚さ３ｎｍのシリコン酸化膜１１０ａを形成した。
【００８５】
次に、図３９に示すように、下記成膜条件に設定したＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−ＣＶＤ）法により、広い平面上で８０ｎｍとなる膜厚のシリコン酸化膜１２３を成膜した。広い平面上での膜厚とは図３９の中で、右端部分のシリコン窒化膜１０４上に形成された、上面が平坦に形成された部分の膜厚を意味する。ＨＤＰ−ＣＶＤでは、イオンエッチングの作用が膜の堆積の作用が共存しているために、段差部分では約４５度の角度を有する傾斜面が形成され、狭い面積部分では堆積が停止する。広い面積部分では段差の影響を受けない平坦面で堆積が続くことになる。
【００８６】
プロセスガス及び流量：モノシラン（ＳｉＨ4）／酸素（Ｏ2）／水素（Ｈ2）＝１３０／３００／３００ｓｃｃｍ
加熱温度：２００℃
圧力：４０ｍＴｏｒｒ
高周波パワー：６０００Ｗ。
【００８７】
ＨＤＰ−ＣＶＤ法はイオンの効果により成膜の指向性が強いため、トレンチ１０６の底面に形成されたシリコン酸化膜１１０ａ上に厚さ８０ｎｍのＣＶＤ絶縁膜１２３ａが成膜された。トレンチ１０６の内壁側面上には実質的にＣＶＤ絶縁膜は成膜されなかった。
【００８８】
次に、図４０に示すように、ＣＶＤ絶縁膜１２３および１２３ａを異方性ドライエッチングによりエッチバックすることにより、トレンチ１０６の底面上に厚さ４０ｎｍのＣＶＤ絶縁膜１２３ｂを残存させた。これによりトレンチ１０６の底面上には、厚さ２ｎｍのシリコン酸化膜１１０ａと厚さ４０ｎｍのＣＶＤ絶縁膜１２３ｂとが積層構造となり、第一の絶縁膜を構成する。また、第一の絶縁膜は、第二の絶縁膜であるトレンチ１０６の側面上のシリコン酸化膜１１０ａよりも膜厚が厚くなった。続いて、図４１に示すように、トレンチ１０６の底面に形成された第一の絶縁膜上に埋め込みヒ素ドープシリコン膜１１１ａを形成し、以降、第１実施例と同様の工程にしたがってビット線を形成し、最終的にＤＲＡＭを得た。
【００８９】
（第５実施例）
前記第１実施例では、シリコン酸化膜１０７を形成したトレンチ内に、シリコン膜１０９を埋め込む方法を用いた。本第５実施例は、シリコン酸化膜１０７を形成したトレンチ内に、ケイ酸ガラス等の絶縁材料を埋め込む方法に関するものである。以下、図４２から図４５を用いて、第５実施例を説明する。
【００９０】
まず、第１実施例の図６と同様に、熱酸化法により、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるようにシリコン酸化膜１０７を形成した。
【００９１】
次に、図４２に示すように、下記成膜条件に設定した減圧ＣＶＤ法により、ケイ酸ガラス等である絶縁膜１２４によって、トレンチ１０６を完全に埋め込んだ。
【００９２】
プロセスガス及び流量：ＴＥＯＳ［Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ］（Ｓｉ（ＯＣ2Ｈ5）4）／酸素（Ｏ2）／ヘリウム（Ｈｅ）／アルゴン（Ａｒ）＝２５０／２３００／７００／３００ｓｃｃｍ
加熱温度：３６０℃
圧力：４００Ｐａ。
【００９３】
次に、図４３に示すように、エッチバック法の処理時間を制御することで、絶縁膜１２４を、厚さ４０ｎｍまで除去した。この時、トレンチ１０６の側面部に形成した絶縁膜１０７も除去されるが、絶縁膜１２４に対してエッチングレートが８８％程度まで低減するので、高さ１００ｎｍ程度となった。これにより、トレンチ１０６の底面部には厚さ４０ｎｍの絶縁膜１２４ａと厚さ１０ｎｍのシリコン酸化膜１０７ａが積層して残留した、厚さ５０ｎｍの第一の絶縁膜を形成することができた。
【００９４】
次に、図４４に示すように、加熱温度を８００〜９００℃とした熱酸化法で、トレンチ１０６の第二の領域となる側面に、第二の絶縁膜となる厚さ３ｎｍのシリコン酸化膜１１０ａを成膜した。
【００９５】
続いて、図４５に示すように、トレンチ１０６の底面に形成された第一の絶縁膜上に埋め込みヒ素ドープシリコン膜１１１ａを形成した。以降、第１実施例と同様の工程にしたがってビット線を形成し、最終的にＤＲＡＭを得た。
【００９６】
（第６実施例）
本第６実施例は、第２実施例と第５実施例を組み合わせた方法に関するものである。以下、図４６から図５０を用いて、第６実施例を説明する。
【００９７】
まず、第１実施例の図５と同様にして半導体基板１００にトレンチ１０６を形成した。次に、第２実施例の図３１と同様にして、シリコン基板１００の表面に垂直な方向から全面に、イオン注入法により酸素イオン（Ｏ2+）を注入した。これにより、トレンチ１０６の底面となる半導体基板内に、酸素が８×１０19〜８×１０20ａｔｏｍｓ／ｃｍ3の濃度で存在する酸素注入領域１２１を形成した。
【００９８】
次に、図４６に示すように、加熱温度を８００〜９００℃に設定した熱酸化法を行うことにより、トレンチ１０６の側面に厚さが４ｎｍのシリコン酸化膜１１０、トレンチ１０６の底面に厚さが８ｎｍのシリコン酸化膜１２１ａを形成した。
【００９９】
次に、図４７に示すように、減圧ＣＶＤ法により、ケイ酸ガラス等である絶縁膜１２４によって、トレンチ１０６を完全に埋め込んだ。
【０１００】
次に、図４８に示すように、エッチバック法の処理時間を制御することで、絶縁膜１２４の一部を除去して、厚さ４０ｎｍの絶縁膜１２４ａを残留させた。この時、トレンチ１０６の側面部に形成した絶縁膜１１０も除去されるが、エッチングレートが絶縁膜１２４よりも低減するので、絶縁膜１２４よりも高くなった。
【０１０１】
この後、図４９に示すように、加熱温度を８００〜９００℃とした熱酸化法で、トレンチ１０６の第二の領域となる側面に、第二の絶縁膜となる厚さ３ｎｍのシリコン酸化膜１１０ａを成膜した。これにより、トレンチ１０６の底面部には厚さ４０ｎｍの絶縁膜１２４ａと、厚さ８ｎｍのシリコン酸化膜１２１ａが積層して残留した、厚さ４８ｎｍの第一の絶縁膜を形成することができた。
【０１０２】
続いて、図５０に示すように、トレンチ１０６の底面に形成された第一の絶縁膜上に埋め込みヒ素ドープシリコン膜１１１ａを形成した。以降、第１実施例と同様の工程にしたがってビット線を形成し、最終的にＤＲＡＭを得た。
【０１０３】
上記第１〜第６実施例の何れの実施例においても、ビット線の底面直下の第一の絶縁膜を厚膜化している。このため、ビット線に基づくリーク電流を低減させることができる。更に、トレンチのアスペクト比を大きく増加させることなく厚膜化を行うため、後続工程における加工を問題無く実施することができる。
【符号の説明】
【０１０４】
１００  シリコン基板
１００ａ  側面開口
１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ  シリコンピラー
１０４  シリコン窒化膜
１０５ａ、１０５ｂ  ビット線
１０５ｃ  ビット線開口
１０６、１０６ａ、１０６ｂ、１０６ｃ  トレンチ
１０７、１０７ａ、１０７ｃ  シリコン酸化膜
１０７ｂ  シリコン酸化膜の上面
１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０８ｅ、１０８ｆ  ワード線
１０９、１０９ａ  シリコン膜
１１０、１１０ａ  シリコン酸化膜
１１１、１１１ａ、１１１ｂ  ヒ素ドープシリコン膜
１１１ｃ  埋め込み膜の上面
１１２、１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ  トレンチ
１１３  キャパシタ
１１４  サイドウォール保護膜
１１５  サイドウォール
１１５ａ  サイドウォールの上面
１１６、１１６ａ  シリコン酸化膜
１１７  ヒ素ドープシリコン膜
１１７ａ  コンタクト
１１８、１１８ａ、１１８ｂ、１１８ｃ  シリコン膜
１１９、１１９ａ  窒化チタン
１２０、１２０ａ  タングステン
１２０ｂ  ビット線
１２１  酸素注入領域
１２１ａ  シリコン酸化膜
１２２  サイドウォール
１２２ａ  シリコン酸化膜
１２３  シリコン酸化膜
１２３ａ、１２３ｂ  ＣＶＤ酸化膜
１２４、１２４ａ  絶縁膜
１２５  拡散層
２００  半導体基板
２０１ａ  表面
２０１ｂ  底面
２０２ａ、２０２ｂ  トレンチ
２０３ａ、２０３ｂ、２０３ｃ  シリコンピラー
２０４  熱酸化膜
２０５ａ、２０５ｂ  ビット線
２０６ａ、２０６ｂ  拡散層
２０７ａ、２０７ｂ  空乏層
２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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