(57)【要約】【課題】従来の方式に基づいてディジタルフィルタを実現するためには、フィルタ係数を記憶したメモリと、遅延素子に記憶した遅延データとフィルタ係数を乗算する乗算器とが必要であった。【解決手段】離散的な入力データを逐次蓄積するために縦続接続したｎ個の遅延素子Ｄ０〜Ｄｎ−１と、ｎ個の遅延素子Ｄ０〜Ｄｎ−１からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出器（加算器ＡＤＤ＋除算器ＤＩＶ）とを有する基本ブロックを４段に縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延素子に入力することにより、４番目の基本ブロックから出力された平均値データをフィルタ出力として得る構成としてあるので、従来から用いられている乗算器およびフィルタ係数メモリを不要としているにも拘わらず、窓関数を用いたディジタルフィルタと同様の特性を簡易に実現することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
離散的な入力データを逐次蓄積するために縦続接続したｎ個の遅延手段と、
前記ｎ個の遅延手段からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出手段とを有する基本ブロックをＫ段（Ｋは２以上の整数）に縦続接続するに際し、
前段側の基本ブロックから出力された平均値データを後段側の遅延手段に入力することにより、第Ｋ番目の基本ブロックから出力された平均値データをフィルタ出力として得ることを特徴とするディジタルフィルタ。
【請求項２】
請求項１に記載のディジタルフィルタにおいて、
前記基本ブロックに含まれている平均値算出手段は、前記ｎ個の遅延手段からそれぞれ出力されたデータを加算する加算手段と、前記加算手段から出力された加算結果をｎで割る除算手段とを有することを特徴とするディジタルフィルタ。
【請求項３】
請求項１または２に記載のディジタルフィルタを、試験力アンプおよび伸び計アンプの少なくとも一方に内蔵されたノイズ除去用フィルタとして用いることを特徴とする材料試験機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルフィルタ、および、そのディジタルフィルタを備えた材料試験機に関するものである。
【背景技術】
【０００２】
材料試験機のセンサから得られた測定信号を処理する際に、有限インパルス応答型ディジタルフィルタを使用する場合、時間領域でのギプス現象を抑えるためにハミング窓やブラックマン窓といった窓関数をフィルタの係数とするディジタルフィルタが使用されている（特許文献１）。すなわち、従来の有限インパルス応答型ディジタルフィルタでは遅延素子に記憶されている遅延データとフィルタ係数を乗算しながら、それらの総和をとることによりフィルタの出力を計算する畳み込み積分が行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１４５１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方式に基づいてディジタルフィルタを実現するためには、フィルタ係数を記憶したメモリと、遅延素子に記憶した遅延データとフィルタ係数を乗算する乗算器とが必要であった。
その結果として、ディジタルフィルタを実現するためには相応の規模の回路が必要とされ、特に、ディジタルフィルタのタップ数が多くなるにつれて、フィルタ係数を記憶しておくメモリ数も多くなるという問題があった。
【課題を解決するための手段】
【０００５】
請求項１によるディジタルフィルタは、離散的な入力データを逐次蓄積するために縦続接続したｎ個の遅延手段と、前記ｎ個の遅延手段からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出手段とを有する基本ブロックをＫ段（Ｋは２以上の整数）に縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延手段に入力することにより、第Ｋ番目の基本ブロックから出力された平均値データをフィルタ出力として得る構成としてある。
このような構成を採る本ディジタルフィルタによれば、従来から用いられている乗算器およびフィルタ係数メモリを不要としているにも拘わらず、窓関数を用いたディジタルフィルタと同様の特性を簡易に実現することができる。
請求項２に記載のディジタルフィルタでは、ｎ個の遅延手段からそれぞれ出力されたデータを加算する加算手段と、その加算手段から出力された加算結果をｎで割る除算手段とにより、各基本ブロックに含まれている平均値算出手段を構成しているので、移動平均演算を伴ったフィルタ処理を高速で実行することができる。
請求項３に記載の発明は、請求項１または２に記載のディジタルフィルタを、試験力アンプおよび伸び計アンプの少なくとも一方に内蔵されたノイズ除去用フィルタとして用いる材料試験機である。
【発明の効果】
【０００６】
本発明に係るディジタルフィルタによれば、従来から用いられている乗算器およびフィルタ係数メモリが不要となるので、タップ数に拘わりなく回路構成を極めて簡略化することができる。
本発明に係る材料試験機は、上記のディジタルフィルタを試験力アンプおよび伸び計アンプの少なくとも一方に内蔵しているので、回路構成の規模を拡大することなく所望のフィルタ処理を実行することができる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態によるディジタルフィルタを示すブロック図である。
【図２】図１に示したディジタルフィルタのインパルス応答を示す線図である。
【図３】本発明を適用したディジタルフィルタを試験力アンプ中に含んだ材料試験機のブロック構成図である。
【図４】図３に示したブロック構成を含む材料試験機の全体構成図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【０００９】
図１は、本発明を適用したＦＩＲ（有限インパルス応答）型フィルタを示すブロック図である。図示したディジタルフィルタは、４つのフィルタ回路を縦続接続（カスケード接続）した構成を採っている。すなわち、同じフィルタ回路を４段に縦続接続することにより、ひとつのディジタルフィルタを構成している。
【００１０】
フィルタ処理すべき離散的データＸ（Ｘは時系列的に発生されたｘ０，ｘ１，ｘ２，・・・である。）は、本図に示す入力端ＩＮに順次入力される。ｎ個の遅延素子Ｄ０〜Ｄｎ−１からそれぞれ出力された遅延データは、加算器ＡＤＤに入力される。加算器ＡＤＤから出力された加算結果は除算器ＤＩＶに入力され、除算演算（÷ｎ）が行われる。そして、除算器ＤＩＶから１段目の平均化データが出力される。本実施の形態では、一例としてｎ＝２５６に設定した場合について説明していく。したがって、除算器ＤＩＶでは、除算演算（÷２５６）が行われる。
【００１１】
このように、１段目のフィルタ回路には乗算器が含まれていない。換言すると、フィルタ係数はすべて１であるので、乗算器は不要となる。１段目のフィルタ回路から出力された平均化データは、２段目のフィルタ回路に入力される。この２段目のフィルタ回路は、１段目のフィルタ回路と同じ回路構成を有している。そして、２段目のフィルタ回路から出力された平均化データは、３段目のフィルタ回路に入力される。
【００１２】
３段目のフィルタ回路から出力された平均化データは、４段目のフィルタ回路に入力される。３段目のフィルタ回路および４段目のフィルタ回路も、１段目のフィルタ回路と同じ回路構成を有している。そして、４段目のフィルタ回路から最終的なフィルタ出力が得られる。
【００１３】
以上述べた通り、本実施の形態によるディジタルフィルタ（２５６タップ×４段）では、１段目の平均化データを２段目の入力データとし、２段目の平均化データを３段目の入力データとし、３段目の平均化データを４段目の入力データとすることにより、単純な移動平均演算を行っている。ところが、その結果得られたインパルス応答は、図２に示すように、１０２１段のブラックマン−ハリス窓を係数とする複雑なディジタルフィルタのインパルス応答に近い特性となっていることが判る。この図２は本実施の形態によるディジタルフィルタ（２５６タップ×４段）のインパルス応答と１０２１タップのブラックマン−ハリス窓のインパルス応答を重ねて示した図である。その横軸はインパルス応答のステップ番号であり、縦軸は同応答の大きさである。ＦＩＲ形ディジタルフィルタの場合、このインパルス応答の大きさとディジタルフィルタの各係数は等しい。このように、本実施の形態によるディジタルフィルタ（２５６タップ×４段）の計算方法は単純に各段の総和を求めてタップ数で割る（すなわち平均値を求める）ことのみを４回繰り返しただけであるが、４段目の最後に出てくる結果は、ブラックマン−ハリス窓の大きさを係数とする１０２１タップＦＩＲディジタルフィルタの計算（乗算と積算を繰り返して総数で割る）で求めた結果と、非常に近い値が得られる。これを可視的に表現したのが図２のインパルス応答である。ちなみに、ディジタル演算で言う「インパルス応答」とは時刻０のときのみ大きさが１で、他の時刻には大きさが０になる波形（＝インパルス）を入力としたときの、系（フィルタとか、システムとか、ブラックボックスとか）の出力（＝応答）のことを言う。
【００１４】
図３は、図１に示したディジタルフィルタを試験力アンプＡＭＰ中に含んだ材料試験機のブロック構成図である。本図は、ロードセルＬＣから出力されたアナログ信号を表示するための回路構成を示す。ロードセルＬＣから出力されたアナログ信号は、プリアンプ２に供給される。プリアンプ２からの出力信号は、サンプリング時のエリアシングを防止するために、アンチエリアシング処理用アナログフィルタ４に入力される。アンチエリアシング処理用アナログフィルタ４から出力された信号は、オーバーサンプリングを行うＡ／Ｄ変換器６に入力される。Ａ／Ｄ変換器６から出力されたディジタル信号は、ディジタルフィルタ８に入力される。このディジタルフィルタ８が、図１において説明したディジタルフィルタであり、上記オーバーサンプリングによるノイズを除去するために用いる。
【００１５】
本実施の形態により構成したディジタルフィルタ８の出力信号は、ロードセルＬＣが無負荷のときに、オフセット成分を除去して測定値をゼロにするためのオフセット除去回路１０に入力される。このオフセット除去回路１０には、オフセット値を設定するためのオフセット設定部１２が接続されている。オフセット除去回路１０の出力信号は、ロードセルＬＣに定格実負荷を与えとき、フルスケールの測定値が得られるようにゲイン調整を行う乗算回路１４に入力される。乗算回路１４には、乗算回路１４の乗算率を設定するゲイン設定部１６が接続されている。なお、ロードセルＬＣに定格実負荷を与えるとき、分銅などを実際にロードセルＬＣに負荷するほか、模擬的なロードセル出力変化（抵抗値変化）をプリアンプ２に与えることによりゲイン調整を行うことも可能である。以上により、ロードセル出力を非線形補正する前の信号処理が終了する。乗算回路１４からの出力信号は、ハードウェアで構成した非線形補正回路１８に入力される。
【００１６】
試験力アンプＡＭＰは、上記のプリアンプ２から非線形補正回路１８までを備えている。非線形補正回路１８の出力は遅延型フィルタ２０に入力される。この遅延型フィルタ２０は、後段の表示器側に測定値を送出するためのフィルタである。遅延型フィルタ２０から出力された信号はＦＩＦＯメモリ２２に入力される。ＦＩＦＯメモリ２２から出力されたデータは、表示器２４に送られて可視表示がなされる。すなわち、ＦＩＦＯメモリ２２は、制御盤４２（図４において説明する）に取り付けられている（あるいは、外付けされている）表示器２４にデータを転送する機能を果たす。
【００１７】
なお、クロスヘッド３２（図４において説明する）の位置を制御するためのサーボモータ制御回路などについては、本発明と直接関係がないので、説明を省略する。また、ロードセルＬＣの替わりに伸び計（図示せず）を用いる場合には、プリアンプ２から非線形補正回路１８までにより伸び計アンプが構成される。
【００１８】
図４は、図３に示したブロック構成を含む材料試験機の全体構成図である。試験片ＴＰに負荷される試験力を検出するロードセルＬＣは、クロスヘッド３２の上部に載置されている。ロードセルＬＣからの信号はケーブルユニットＣＵを介して制御盤４２に送られる。この制御盤４２には、図３に示したプリアンプ２以降の各ブロックが含まれている。
【００１９】
基台３４からは一対の支柱３１Ａおよび３１Ｂが立設され、それらの上部はクロスヨーク３６によって固定接続されている。一対の支柱３１Ａおよび３１Ｂの内部にはモータ（図示せず）により回転されるボールねじ（図示せず）が内装されている。この２本のボールネジ間に横架され、それらに螺合しているクロスヘッド３２は上記ボールねじの回転に応じて上下に移動する。上つかみ具３８はロードセルＬＣを介してクロスヘッド３２に固定接続され、下つかみ具４０は基台３４に固定接続されている。上つかみ具３８と下つかみ具４０は互いに対向しており、これら２つのつかみ具３８，３９によって試験片ＴＰが把持される。試験片ＴＰの伸びを検出する伸び計ＫＫは試験片ＴＰに直接接続され、その信号は制御盤４２に送られる。伸び計ＫＫの信号線については図示を省略している。制御盤４２は、図示しない負荷機構の制御のみならず、各種インタフェース回路（図示せず）を備えている。以上の各構成要素により、材料試験機４４を構成する。
【００２０】
＜実施の形態による作用・効果＞
本実施の形態によれば、以下のような作用・効果を奏することができる。
（１）離散的な入力データを逐次蓄積するために縦続接続したｎ個（ｎ＝２５６）の遅延素子Ｄ０〜Ｄｎ−１と、ｎ個の遅延素子Ｄ０〜Ｄｎ−１からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出器（ＡＤＤ，ＤＩＶ）とを有する基本ブロックを４段に縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延素子に入力することにより、４番目の基本ブロックから出力された平均値データをフィルタ出力として得る構成としてあるので、従来から用いられている乗算器およびフィルタ係数メモリを不要としているにも拘わらず、窓関数を用いたディジタルフィルタと同様の特性を簡易に実現することができる。
【００２１】
（２）ｎ個の遅延素子Ｄ０〜Ｄｎ−１からそれぞれ出力されたデータを加算する加算器ＡＤＤと、その加算器ＡＤＤから出力された加算結果をｎ（ｎ＝２５６）で割る除算器ＤＩＶとにより、各基本ブロックに含まれている平均値算出器を構成しているので、移動平均演算を伴ったフィルタ処理を高速で実行することができる。
【００２２】
（３）材料試験機の試験力アンプＡＭＰ（図３）において、ロードセルＬＣから出力されたアナログ信号をオーバーサンプリングＡ／Ｄ変換した後に、オーバーサンプリングによるノイズを除去するために、極めて簡易な構成にも拘わらず、窓関数を用いたディジタルフィルタ処理を行うことができる。
【００２３】
＜その他の変形例＞
（１）図１に示したディジタルフィルタは４段の縦続接続としてあるが、移動平均演算を行うという観点から、２段以上の縦続接続とすることにより、窓関数を用いたディジタルフィルタと同様のフィルタを構成することができる。但し、各基本ブロックのタップ数ｎおよび縦続接続する段数Ｋ（Ｋは２以上の整数）により窓関数の形が変化するので、必要に応じて、タップ数ｎおよび段数Ｋを選択する必要がある。
【００２４】
（２）ＦＰＧＡなどを利用した専用のハードウェアあるいはマイクロコンピュータを用いることにより、遅延素子Ｄ０〜Ｄｎ−１にそれぞれ蓄積されているデータから直接に平均値データを得ることができるので、高速演算が可能となる。
【００２５】
（３）上述した実施の形態では試験力アンプについて説明したが、伸び計アンプに内蔵されたノイズ除去用フィルタとして用いることもできる。
【００２６】
（４）これまで説明してきた実施の形態では、材料試験機に適用したディジタルフィルタについて述べたが、材料試験機に限定されないことは勿論であり、ディジタル信号をフィルタ処理する電子装置すべてに対して適用可能である。
【００２７】
（５）これまで説明してきたディジタルフィルタを実現するために、ソフトウェアおよびハードウェアのいずれにより実現するかは、その用途に応じて適宜選択することができる。
【００２８】
以上の説明はあくまで一例であり、本発明の特徴を損なわない限り、本発明は上述した実施の形態および変形例に限定されるものではない。
実施の形態と変形例の一つとを組み合わせること、もしくは、実施の形態と変形例の複数とを組み合わせることも可能である。
変形例同士をどのように組み合わせることも可能である。
さらに、本発明の技術的思想の範囲内で考えられる他の形態についても、本発明の範囲内に含まれる。
【符号の説明】
【００２９】
Ｄ０〜Ｄｎ−１  遅延素子
ＡＤＤ  加算器
ＤＩＶ  除算器
ＡＭＰ  試験力アンプ
ＣＵ  ケーブルユニット
ＬＣ  ロードセル
ＫＫ  伸び計
ＴＰ  試験片
２  プリアンプ
４  アンチエリアシング処理用アナログフィルタ
６  Ａ／Ｄ変換器
８  ディジタルフィルタ
１０  オフセット除去回路
１２  オフセット設定部
１４  乗算回路
１６  ゲイン設定部
１８  非線形補正回路
２０  遅延型フィルタ
２２  ＦＩＦＯメモリ
２４  表示器
３２  クロスヘッド
３４  基台
３６  クロスヨーク
３８  上つかみ具
４０  下つかみ具
４２  制御盤
４４  材料試験機
【図１】
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【図２】
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【図３】
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【図４】
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