(57)【要約】【課題】読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大する【解決手段】制御回路が、データの読み出し時に、ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、選択された第１のメモリセルトランジスタの第１の選択ゲートトランジスタ側に隣接する第２のメモリセルトランジスタに第１の電圧とは異なる第２の電圧を印加し、選択された第１のメモリセルトランジスタの第２の選択ゲートトランジスタ側に隣接する第３のメモリセルトランジスタに第１および第２の電圧とは異なる第３の電圧を印加する。【選択図】図４
2011141939.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第２の電圧が前記第３の電圧より大きいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項５】
ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項６】
ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項７】
ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、
データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項８】
前記第２の電圧が前記第３の電圧より大きいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその制御方法に係り、特に微細化されたメモリセルトランジスタを有する不揮発性半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のひとつであるＮＡＮＤ型フラッシュメモリは、列方向に配置された一対の選択ゲートトランジスタと、その間に設けられた複数のメモリセルトランジスタからなるＮＡＮＤ列を有する。このＮＡＮＤ列は、複数のメモリセルトランジスタのｎ型拡散層が直列接続され、この直列接続された複数のメモリセルトランジスタの一端とビット線との間に一方の選択ゲートトランジスタが接続され、直列接続された複数のメモリセルトランジスタの他端とソース線との間に他方の選択ゲートトランジスタが接続されている。各メモリセルトランジスタは、電荷蓄積層としての浮遊ゲート電極と、ワード線に接続された制御ゲート電極とを有している。
【０００３】
近時、メモリ容量増大の要請に伴い、１つのセルに複数ビットを記憶可能な多値のＮＡＮＤ型フラッシュメモリが開発されている。多値のＮＡＮＤ型フラッシュメモリは、ビット単価低減に有効である。多値データは、データに応じて定められた閾値電圧をメモリセルトランジスタに書き込むことにより記憶される。このため、記憶データ、すなわち、１つのセルに記憶されるビット数の増加に伴い閾値電圧が細分化されている。データの書き込み時、メモリセルにプログラム電圧を印加する毎に閾値電圧がベリファイされ、メモリセルトランジスタに設定される閾値電圧が適正であるかどうかが検証される。
【０００４】
ところで、メモリセルトランジスタの微細化に伴い、隣接するセル間の距離が狭まっている。このため、隣接するセル間の容量結合が無視できなくなっている。すなわち、メモリセルトランジスタにデータを書き込む場合、ワード線により選択されたセルにデータが書き込まれるが、この書き込み動作に伴いその近傍の既にデータが書き込まれた非選択のセルの閾値電圧が変化する。
【０００５】
このため、例えば第１のメモリセルトランジスタのデータを読み出すとき、第１のメモリセルに隣接し、第１のメモリセルより後に書き込まれる第２のメモリセルの閾値電圧を検出し、この検出した閾値電圧に応じた補正値を、第１のメモリセルを読み出すときの読み出し電圧に加えて、第１のメモリセルのデータを読み出す方法が提案されている（例えば特許文献１参照）。しかし、隣接セルの浮遊ゲート間の容量は、チップ毎、又はワード線毎に大きなばらつきを有しているため、適正な補正値を定めることが困難であった。
【０００６】
また、メモリセルの閾値電圧のばらつきを抑制するため、プログラム電圧を増加し、メモリセルの閾値電圧の設定範囲自体を拡大することが検討されている。しかし、メモリセルの浮遊ゲートとワード線との間に生じる絶縁膜のリーク電流などの要因により、プログラム電圧を増加しただけでは、メモリセルの閾値電圧が増加せず、閾値電圧の設定範囲を拡大することが困難な状況となっている。このため、他の方法で多値ＮＡＮＤ型フラッシュメモリの閾値電圧の設定範囲を拡大することが望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３２６８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置およびその制御方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置の第１の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加する制御回路とを具備することを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の第２の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加する制御回路とを具備することを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置の第３の態様は、電荷蓄積層と制御ゲートとを有し、互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタと、前記ｎ個のメモリセルトランジスタの一端とソース線との間に接続される第１の選択ゲートトランジスタと、前記ｎ個のメモリセルトランジスタの他端とビット線との間に接続される第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加する制御回路とを具備することを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置の制御方法の第１の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行うシーケンシャルプログラムの前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加することを特徴とする。
【００１３】
本発明の不揮発性半導体記憶装置の制御方法の第２の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは３以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行うシーケンシャルプログラムの前記データの読み出し時に、選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ビット線側に隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記ソース線側に隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１、第２、第３のメモリセルトランジスタ以外のメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加することを特徴とする。
【００１４】
本発明の不揮発性半導体記憶装置の制御方法の第３の態様は、ソース線とビット線との間で互いに直列接続されたｎ（ｎは４以上の自然数）個のメモリセルトランジスタに対して、最も前記ソース線側のメモリセルトランジスタから前記ビット線側のメモリセルトランジスタに向かって順次、データの書き込みと書き込んだデータの読み出しを交互に繰り返してプログラミングを行う不揮発性半導体記憶装置の制御方法において、データの読み出し時に、前記ＮＡＮＤ列中の選択された第１のメモリセルトランジスタの制御ゲートに第１の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第２の選択ゲートトランジスタ側に隣接する隣接する第２のメモリセルトランジスタに前記第１の電圧とは異なる第２の電圧を印加し、前記選択された第１のメモリセルトランジスタの前記第１の選択ゲートトランジスタ側に隣接する隣接する第３のメモリセルトランジスタに前記第１および第２の電圧とは異なる第３の電圧を印加し、前記第１のメモリセルトランジスタと前記第２の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３の電圧とは異なる第４の電圧を印加し、前記第２のメモリセルトランジスタと前記第１の選択ゲートトランジスタの間に位置するメモリセルトランジスタに前記第１、第２、第３、第４の電圧とは異なる第５の電圧を印加することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、データの読み出し時にメモリセルの閾値電圧を実質的に増加させ、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置およびその制御方法を提供できる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態が適用される不揮発性半導体記憶装置を示す構成図
【図２】図１の一部を示す回路図
【図３】本実施形態に係るＮＡＮＤ列の断面構造を示す図
【図４】本実施形態に係るシーケンシャルプログラムの読出し動作を示す図
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１８】
図１は、例えばメモリセルトランジスタ（以下、メモリセルと称する）に４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。
【００１９】
メモリセルアレイ１は、カラム（列）方向に延出する複数のビット線と、ロウ（行）方向に延出する複数のワード線と、同じくロウ方向に延出する共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００２０】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出し、またビット線を介してメモリセルアレイ１中のメモリセルの状態を検出し、またビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２は、後述する複数のデータ記憶回路を含み、各データ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００２１】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２２】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続される。これらメモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６は、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は制御信号入力端子８に接続される。これら制御信号及び制御電圧発生回路７は、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。すなわち、制御信号及び制御電圧発生回路７は、データの書き込み動作、書き込みベリファイ動作、消去動作、読み出し動作において、必要な電圧を発生し、ワード線等に供給する。
【００２３】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００２４】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤ列は、選択ゲートトランジスタ（以下、選択ゲートと称する）Ｓ１と、選択ゲートＳ２と、これら選択ゲートＳ１、Ｓ２の間に配置され、ソース、ドレイン領域としてのｎ型拡散層が直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣとにより構成されている。選択ゲートＳ２はビット線ＢＬ０〜ＢＬｎ−１に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００２５】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０は、ビット線ＢＬ０〜ＢＬｎ−１に接続されている。
【００２６】
メモリセルアレイ１は、図２中の実線で示すブロックを複数含んでいる。各ブロックは複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。
【００２７】
また、１つのワード線に接続された複数のメモリセル、すなわち破線で囲まれた範囲のメモリセルはページを構成する。図２の例の場合、２ページにより構成されている。ページはアドレスにより選択され、ページ毎にデータが書き込まれ、また読み出される。
【００２８】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されているビット線ＢＬ０〜ＢＬｎ−１は、外部より供給されるアドレス信号ＹＡ０〜ＹＡｎ−１により選択される。
【００２９】
図３は、カラム方向における１つのＮＡＮＤ列の断面構造を示している。
【００３０】
Ｐウエル（Ｐ−ｗｅｌｌ）から構成される半導体基板１１上に選択ゲートＳ１のゲート電極１３、選択ゲートＳ２のゲート電極１５が設けられ、これらゲート電極１３、１５の間に複数（例えば６４個）のメモリセルＭＣのゲート電極１７が設けられている。選択ゲートＳ１のゲート電極１３は、半導体基板１１の表層に形成されたｎ型拡散層１９を介してソース線ＳＲＣに接続されている。選択ゲートＳ２のゲート電極１５は、半導体基板１１の表層に形成されたｎ型拡散層１９を介してビット線ＢＬに接続されている。各メモリセルＭＣのゲート電極１７は、電荷蓄積層である浮遊ゲート電極１７−１とこの浮遊ゲート電極１７−１上に形成された制御ゲート電極１７−２から構成されている。これらメモリセルＭＣは、半導体基板１１の表層に形成されたｎ型拡散層１９を介して直列接続されている。また、複数のメモリセルＭＣのうち、一方の端部に位置するメモリセルＭＣ（０）は半導体基板１１の表層に形成されたｎ型拡散層１９を介して選択ゲートＳ１に接続されている。さらに、複数のメモリセルＭＣのうち、他方の端部に位置するメモリセルＭＣ（６３）は半導体基板１１の表層に形成されたｎ型拡散層１９を介して選択ゲートＳ２に接続されている。各メモリセルＭＣの制御ゲート電極１７−２はそれぞれワード線を構成する。
【００３１】
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。
【００３２】
先ず、ＮＡＮＤ型フラッシュメモリにおいては、プログラム動作に先立ち、各メモリセルＭＣの浮遊ゲート電極ＦＧ（０）〜ＦＧ（６３）の閾値電圧を「データ消去状態」を示す値に設定する。「データ消去状態」を示す閾値電圧とは、浮遊ゲート電極ＦＧ（０）〜ＦＧ（６３）に設定される複数の閾値電圧のうち、最も低い閾値電圧であり、本実施形態においては例えば−２Ｖとする。
【００３３】
シーケンシャルプログラム方式において、メモリセルＭＣへのデータの書き込みは、最もソース線ＳＲＣ側に位置する、すなわち選択ゲートＳ１に最も近いメモリセルＭＣ（０）から、ビット線ＢＬ側、すなわち選択ゲートＳ２側に向かって順次行われる。したがって、メモリセルＭＣ（ｋ）が書き込み対象として選択された場合、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−１）はプログラム済みであり、その浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ＋１）には「データ消去状態」を示す最も低い閾値電圧以上の閾値電圧に設定されている。本実施形態においては、プログラム済みの浮遊ゲート電極ＦＧの最大閾値電圧は６Ｖとし、浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ−１）の閾値電圧は、−２Ｖから６Ｖまでの間の複数の値に設定されているものとする。
【００３４】
また、選択メモリセルＭＣ（ｋ）より選択ゲートＳ２側の非選択メモリセルＭＣ（ｋ＋１）〜ＭＣ（６３）についてはまだプログラムが行われていないことから、その浮遊ゲート電極ＦＧ（ｋ＋１）〜ＦＧ（６３）の閾値電圧は「データ消去状態」を示す−２Ｖのままである。
【００３５】
選択メモリセルＭＣ（ｋ）のプログラム時、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＣＧ（ｋ）にプログラム電圧Ｖｐｇｍが供給され、それ以外の非選択メモリセルの制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−１）、ＣＧ（ｋ＋１）〜ＣＧ（６３）にプログラム電圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓが供給される。さらに、選択ゲートＳ１のゲート電極１３には電圧Ｖｓｇｓが、選択ゲートＳ２のゲート電極１５には電圧Ｖｓｇｄが供給される。このようにして、選択メモリセルＭＣ（ｋ）の閾値電圧が上昇される。
【００３６】
シーケンシャルプログラム方式においては、その後、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の電圧に達したかどうかがベリファイされる。この結果、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の電圧に達していない場合、選択メモリセルＭＣ（ｋ）に設定される閾値電圧が所定の多値の閾値電圧となるまで、プログラム動作およびベリファイ動作が繰り返し行われる。
【００３７】
図４は、シーケンシャルプログラム方式によるメモリセルＭＣへの書き込み中のベリファイ動作における、選択ＮＡＮＤ列の電位の関係を示している。
【００３８】
このベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧Ｖthfと選択メモリセルＭＣ（ｋ）の真の閾値電圧Ｖthとの関係は、以下の式によって表される。
【００３９】
Ｖthf＝Ｖth＋（（Ｖread−Ｖread1）＋（Ｖread−Ｖread2））×Ｃr2／Ｃｒ
ここで、Ｖread1は選択メモリセルＭＣ（ｋ）の選択ゲートＳ１側（ソース線ＳＲＣ側）に隣接する非選択メモリセルＭＣ（ｋ−１）の制御ゲート電極ＧＣ（ｋ−１）に印加される電圧、Ｖread2は選択メモリセルＭＣ（ｋ）の選択ゲートＳ２側（ビット線ＢＬ側）に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧、Ｖreadはその他の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の制御ゲート電極ＧＣ（０）〜ＧＣ（ｋ−２）、ＧＣ（ｋ＋２）〜ＧＣ（６３）に印加される電圧、Ｃｒは選択メモリセルＭＣ（ｋ）の制御ゲート電極電圧の増減に対する選択メモリセルＭＣ（ｋ）の浮遊ゲート電極電圧の増減を表すカップリング比、Ｃｒ2は隣接メモリセルＭＣ（ｋ−１）、ＭＣ（ｋ＋１）の制御ゲート電極電圧の増減に対する選択メモリセルＭＣ（ｋ）の浮遊ゲート電極電圧の増減を表すカップリング比である。
【００４０】
すなわち、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧Ｖthfは、隣接する制御ゲート電極ＧＣ（ｋ−１）に印加される電圧Ｖread1および隣接する制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧Ｖread2を下げるほど上昇することがわかる。
【００４１】
選択メモリセルＭＣ（ｋ）のデータを読み出すためには、選択メモリセルＭＣ（ｋ）以外の非選択メモリセルをオン状態にし、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に所定の読出しレベル電圧Ｖｒを印加する。上述のとおり、シーケンシャルプログラム方式におけるベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側の非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−１）の浮遊ゲート電極ＦＧ（０）〜ＦＧ（ｋ−１）は、最も低い閾値電圧（＝−２Ｖ）から最大閾値電圧（＝６Ｖ）までの間に設定されているため、最大閾値電圧より高い電圧を制御ゲート電極ＧＣ（０）〜ＧＣ（ｋ−１）に印加する必要がある。選択ゲートＳ１側に対し、選択メモリセルＭＣ（ｋ）より選択ゲートＳ２側の非選択メモリセルＭＣ（ｋ＋１）〜ＭＣ（６３）の浮遊ゲート電極ＦＧ（ｋ＋１）〜ＦＧ（６３）は、「データ消去状態」を示す電圧（＝−２Ｖ）のままであり、制御ゲート電極ＧＣ（ｋ＋１）〜ＧＣ（６３）に印加する電圧は、選択ゲートＳ１側よりも低い電圧でもオン状態にすることが可能である。
【００４２】
本実施形態においては、非選択メモリセルをオン状態にするするため、制御信号及び制御電圧発生回路７は非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の各制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）〜ＣＧ（６３）に、非選択メモリセルが確実にオン状態となる電圧Ｖreadを印加する。本実施形態において、電圧Ｖreadは例えば８Ｖとする。さらに、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させるために、制御信号及び制御電圧発生回路７は、選択メモリセルＭＣ（ｋ）より選択ゲートＳ１側に隣接する非選択メモリセルＭＣ（ｋ−１）の制御ゲート電極ＧＣ（ｋ−１）に、電圧Ｖread（＝８Ｖ）より低く最大閾値電圧（＝６Ｖ）より高い電圧Ｖread1を印加する。本実施形態において、電圧Ｖread1は例えば７．５Ｖとする。さらに、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させるために、制御信号及び制御電圧発生回路７は、選択ゲートＳ２側に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に、電圧Ｖread（＝８Ｖ）よりも低くデータ消去を示す電圧（＝−２Ｖ）より高い電圧Ｖread2を印加する。本実施形態において、電圧Ｖread2は例えば２．５Ｖとする。さらに、制御信号及び制御電圧発生回路７は、選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に所定の読出しレベル電圧Ｖｒを印加し、選択メモリセルＭＣ（ｋ）の閾値電圧が所定の値に達したかが検証される。
【００４３】
このように、シーケンシャルプログラム方式におけるベリファイ動作におけるデータ読み出し時、選択メモリセルＭＣ（ｋ）の選択ゲートＳ２側に隣接する非選択メモリセルＭＣ（ｋ＋１）の制御ゲート電極ＧＣ（ｋ＋１）に印加される電圧Ｖread1を、選択メモリセルＭＣ（ｋ）に隣接していない非選択メモリセルＭＣ（０）〜ＭＣ（ｋ−２）、ＭＣ（ｋ＋２）〜ＭＣ（６３）の各制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）〜ＣＧ（６３）に印加される電圧Ｖreadより低く設定することによって、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧が上昇する。この結果、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。
【００４４】
また、選択メモリセルＭＣ（ｋ）の閾値を、消去状態を示す閾値電圧（＝−２Ｖ）より大きい負の閾値電圧（例えば−１Ｖ）にプログラムする必要があった場合に、上述の制御方法により選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧を上昇させることにより、制御信号及び制御電圧発生回路７が選択メモリセルＭＣ（ｋ）の制御ゲート電極ＧＣ（ｋ）に印加する読出しレベル電圧Ｖｒを０Ｖ以上の電圧にすることが可能となり、制御ゲート電極に印加する電圧範囲を０Ｖ以上に限定して、読出し用の負電圧を生成するための特別な工夫が必要なくなる。
【００４５】
なお、選択メモリセルＭＣ（ｋ）の見かけ上の閾値電圧の上昇における電圧Ｖread1の寄与率は小さいため、必ずしも電圧Ｖread1を電圧Ｖreadよりも低くする必要はなく、電圧Ｖread1は電圧Ｖreadと同じに設定しても良い。また、ビット線側の非選択セルの制御ゲート電極ＣＧ（ｋ＋２）〜ＣＧ（６３）に印加される電圧Ｖreadとソース線側の非選択セルの制御ゲート電極ＣＧ（０）〜ＣＧ（ｋ−２）に印加される電圧Ｖreadは異なっていても構わない。
【００４６】
上記実施形態によれば、読出し対象としての選択メモリセルの選択ゲートＳ２側（ビット線側）に隣接する非選択メモリセルの制御ゲートに印加される電圧Ｖread2を、その他の非選択メモリセルの制御ゲートに印加される電圧Ｖreadより低く設定することにより、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。
【符号の説明】
【００４７】
図面中、１はメモリセルアレイ、２はビット線制御回路、３はカラムデコーダ、４はデータ入出力バッファ、５はデータ入出力端子、６はワード線制御回路、７は制御信号及び制御電圧発生回路、８は制御信号入力端子、１０はデータ記憶回路、１１は半導体基板、Ｓ１、Ｓ２は選択ゲート、ＭＣはメモリセル、１３、１５、１７はゲート電極、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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