(57)【要約】【課題】メモリセルの抵抗状態を制御するためにメモリセルに双方向の電流を流す場合においても、高速な書き込み動作及び読み出し動作を行うことが可能な半導体記憶装置を提供する。【解決手段】第１の書き込みは、ソース線ＳＬから複数のビット線ＢＬへ流れる電流で、ワード線ｏＷＬに接続された複数のメモリセルＭＣの抵抗を第１状態に変化させ、第２の書き込みは、第１の書き込みを行った後にセンスアンプ１３が保持するデータに基づいて、ビット線ＢＬからソース線ＳＬへ流れる電流でメモリセルＭＣの抵抗を第２状態に変化させる。第１の書き込みを行う前に、複数のメモリセルＭＣからデータの読み出しを行い、読み出したデータをセンスアンプ１３に保持し、書き込みデータに応じてセンスアンプ１３が保持するデータを上書きする。【選択図】図１
2011258288.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、前記メモリセルの各々の一端が複数の第１ビット線の各々に接続され、前記メモリセルの各々の他端が第１ソース線に接続され、前記メモリセルの各々のゲート端子がワード線に接続されるセルアレイと、
複数の前記第１ビット線に接続され、前記メモリセルに対して読み出しを行うと共にデータを保持する複数のセンスアンプとを具備し、
第１の書き込みは、前記第１ソース線から複数の前記第１ビット線へ流れる電流で、前記ワード線に接続された複数の前記メモリセルの抵抗を第１状態に変化させ、
第２の書き込みは、前記第１の書き込みを行った後に前記センスアンプが保持するデータに基づいて、前記第１ビット線から前記第１ソース線へ流れる電流で前記メモリセルの抵抗を第２状態に変化させ、
前記第１の書き込みを行う前に、複数の前記メモリセルからデータの読み出しを行い、読み出したデータを前記センスアンプに保持し、書き込みデータに応じて前記センスアンプが保持するデータを上書きすることを特徴とする半導体記憶装置。
【請求項２】
複数の前記メモリセルのゲート端子は同一のワード線に接続され、複数の前記メモリセルはページを構成し、
前記第１ソース線は複数の前記第１ビット線と交差する方向に延伸し、複数の前記メモリセルの他端は同一の前記第１ソース線に接続され、
前記第１の書き込みは、前記第１ソース線に書き込み電圧を供給することにより、前記ページを構成する複数の前記メモリセルに対して一括して行われることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数の参照セルをさらに具備し、前記参照セルの各々の一端が複数の第２ビット線の各々に接続され、前記参照セルの各々の他端が第２ソース線に接続され、
複数の前記センスアンプは複数の前記第２ビット線に接続されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記センスアンプは、ドレイン端子が前記第１ビット線に接続され、ゲート端子が前記第２ビット線に接続された第１ｎチャネルＭＯＳトランジスタ及び第１ｐチャネルＭＯＳトランジスタと、ドレイン端子が前記第２ビット線に接続され、ゲート端子が前記第１ビット線に接続された第２ｎチャネルＭＯＳトランジスタ及び第２ｐチャネルＭＯＳトランジスタとから構成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１の書き込みにおいて流れる電流は前記メモリセルを低抵抗に変化させ、前記第２の書き込みにおいて流れる電流は前記メモリセルを高抵抗に変化させ、前記読み出しにおいて流れる電流は前記第２の書き込みにおいて流れる電流と同じ方向であることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリセルは、可変抵抗素子と選択トランジスタから構成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関し、例えば可変抵抗素子を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の１つとして、抵抗変化メモリが注目されている。この抵抗変化メモリとして、スピン注入磁化反転を利用した磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）や、結晶状態（導体）と非晶質状態（絶縁体）の抵抗値変化を利用した相変化ランダムアクセスメモリ（ＰＲＡＭ：Phase-change Random Access Memory）が知られている。
【０００３】
ＭＲＡＭ、ＰＲＡＭ、及びＲｅＲＡＭはメモリセルに可変抵抗素子を使用しており、例えば低抵抗状態を“０”とし、高抵抗状態を“１”とすることで情報の記録を行っている。ＰＲＡＭでは、ＤＲＡＭへの互換性が高い書き込み方式が提案されている。ＰＲＡＭにおいては、“０”書き込みも、“１”書き込みもメモリセルに同一の方向の書き込み電流を流すことで行われる。一方、ＭＲＡＭ及びＲｅＲＡＭにおいては、“０”書き込みと“１”書き込みの書き込み電流の方向が異なる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３０２４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルの抵抗状態を制御するためにメモリセルに双方向の電流を流す場合においても、高速な書き込み動作を行うことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施態様の半導体記憶装置は、複数のメモリセルを有し、前記メモリセルの各々の一端が複数の第１ビット線の各々に接続され、前記メモリセルの各々の他端が第１ソース線に接続され、前記メモリセルの各々のゲート端子がワード線に接続されるセルアレイと、複数の前記第１ビット線に接続され、前記メモリセルに対して読み出しを行うと共にデータを保持する複数のセンスアンプとを具備する。第１の書き込みは、前記第１ソース線から複数の前記第１ビット線へ流れる電流で、前記ワード線に接続された複数の前記メモリセルの抵抗を第１状態に変化させる。第２の書き込みは、前記第１の書き込みを行った後に前記センスアンプが保持するデータに基づいて、前記第１ビット線から前記第１ソース線へ流れる電流で前記メモリセルの抵抗を第２状態に変化させる。前記第１の書き込みを行う前に、複数の前記メモリセルからデータの読み出しを行い、読み出したデータを前記センスアンプに保持し、書き込みデータに応じて前記センスアンプが保持するデータを上書きする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＭＲＡＭの構成を示す回路図である。
【図２】第１実施形態におけるＭＴＪ素子の構成を示す断面図である。
【図３】第１実施形態におけるＭＴＪ素子の磁化状態を示す模式図である。
【図４】第１実施形態のＭＲＡＭにおける書き込みシーケンス及び読み出しシーケンスを示す図である。
【図５】第１実施形態における書き込みシーケンスの一部の模式図である。
【図６】第１実施形態における読み出しシーケンスの一部の模式図である。
【図７】第１実施形態におけるＳ／Ａオペレーションの動作を示す回路図である。
【図８】第１実施形態におけるＳ／Ａキャッシュオーバーライトの動作を示す回路図である。
【図９】第１実施形態におけるページ消去の動作を示す回路図である。
【図１０】第１実施形態におけるページ書き込みの動作を示す回路図である。
【図１１】第１実施形態におけるＳ／Ａキャッシュリードの動作を示す回路図である。
【図１２】第２実施形態のＭＲＡＭの構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の半導体記憶装置について説明する。以下の説明に際し、全図にわたり、共通する部分には共通する参照符号を付し、重複する説明は省略する。
【０００９】
実施形態の抵抗変化メモリとしては、ＭＲＡＭや抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）など、メモリセルの抵抗状態を制御するためにメモリセルに対して双方向の電流を流す様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＭＲＡＭを例に取り説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive）効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
【００１０】
［１］第１実施形態
以下に、第１実施形態のＭＲＡＭについて説明する。
【００１１】
［１−１］第１実施形態の構成
図１は、第１実施形態のＭＲＡＭの構成を示す回路図である。
【００１２】
図１に示すように、ＭＲＡＭは、セルアレイ１１、カラムゲート及びビット線クランパ１２、センスアンプ１３、およびカラム選択スイッチ及びデータ線１４等から構成される。
【００１３】
セルアレイ１１には、ビット線ＢＬ＜０＞、ＢＬ＜１＞、ＢＬ＜２＞、ＢＬ＜３＞と、これらと対になる相補ビット線ｂＢＬ＜０＞、ｂＢＬ＜１＞、ｂＢＬ＜２＞、ｂＢＬ＜３＞がカラム方向に平行に延伸している。さらに、ソース線ＳＬ＜０＞、ＳＬ＜１＞、ＲＳＬ＜０＞、ＲＳＬ＜１＞、及びワード線ｏＷＬ＜０＞、ｅＷＬ＜０＞、ｏＷＬ＜１＞、ｅＷＬ＜１＞、ｏＲＷＬ＜０＞、ｅＲＷＬ＜０＞、ｏＲＷＬ＜１＞、ｅＲＷＬ＜１＞は、カラム方向と直交するロウ方向に平行に延伸している。なお、ビット線、ソース線、及びワード線の数に制限はなく、実際には図１に例示した数より多くのビット線、ソース線、及びワード線が配置される。
【００１４】
セルアレイ１１は、メモリセルＭＣと参照セルＲＣを備える。メモリセルＭＣは、ビット線ＢＬ＜０＞とソース線ＳＬ＜０＞との間に、直列に接続された可変抵抗素子２１と選択トランジスタ２２とを備える。選択トランジスタ２２は、例えばｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）からなる。可変抵抗素子２１については後で詳述する。
【００１５】
可変抵抗素子２１の一端がビット線ＢＬ＜０＞に接続され、可変抵抗素子２１の他端が選択トランジスタ２２の電流通路の一端に接続される。選択トランジスタ２２の電流通路の他端がソース線ＳＬ＜０＞に接続される。さらに、選択トランジスタ２２のゲート端子は、ワード線ｏＷＬ＜０＞に接続される。このように、メモリセルＭＣは、ビット線と、ソース線ＳＬ＜０＞、ＳＬ＜１＞及びワード線ｏＷＬ＜０＞、ｅＷＬ＜０＞、ｏＷＬ＜１＞、ｅＷＬ＜１＞とが交差する位置に配置され、図１に示すように、複数のメモリセルＭＣが行列状に配置されている。
【００１６】
なお、可変抵抗素子２１の一端がビット線に接続され、選択トランジスタ２２の電流通路の他端がソース線ＳＬ＜０＞に接続される例を示したが、これに限るわけではなく、選択トランジスタ２２の電流通路の一端がビット線に接続され、可変抵抗素子２１の他端がソース線に接続されていてもよい。また、隣接するメモリセルＭＣでソース線ＳＬが共有されるように、２つのメモリセルＭＣを配置してもよい。
【００１７】
また、参照セルＲＣは、ビット線ＢＬ＜０＞とソース線ＲＳＬ＜０＞との間に、直列に接続された抵抗素子２３と選択トランジスタ２４とを備える。選択トランジスタ２４は、例えばｎＭＯＳトランジスタからなる。抵抗素子２３については後で詳述する。
【００１８】
抵抗素子２３の一端はビット線ＢＬ＜０＞に接続され、抵抗素子２３の他端は選択トランジスタ２４の電流通路の一端に接続される。選択トランジスタ２４の電流通路の他端は、ソース線ＲＳＬ＜０＞に接続される。さらに、選択トランジスタ２４のゲート端子は、ワード線ｏＲＷＬ＜０＞に接続される。このように、参照セルＲＣは、ビット線と、ソース線ＲＳＬ＜０＞、ＲＳＬ＜１＞及びワード線ｏＲＷＬ＜０＞、ｅＲＷＬ＜０＞、ｏＲＷＬ＜１＞、ｅＲＷＬ＜１＞とが交差する位置に配置され、図１に示すように、複数の参照セルＲＣが行列状に配置されている。
【００１９】
なお、選択トランジスタ２４の電流通路の一端がビット線に接続され、抵抗素子２３の他端がソース線に接続されていてもよい。また、隣接する参照セルＲＣでソース線ＲＳＬが共有されるように、２つの参照セルＲＣを配置してもよい。
【００２０】
次に、カラムゲート及びビット線クランパ１２、センスアンプ１３、およびカラム選択スイッチ及びデータ線１４について説明する。
【００２１】
ビット線ＢＬと相補ビット線ｂＢＬは、カラムゲート及びビット線クランパ１２を介してセンスアンプ１３の相補な入出力ノードに接続される。
【００２２】
カラムゲート及びビット線クランパ１２は、ビット線クランパを構成する２つのｎＭＯＳトランジスタ２５，２６と、カラムゲートを構成する２つのトランスファゲート２７，２８とを有する。
【００２３】
ビット線クランパは、ｎＭＯＳトランジスタ２５，２６、電源線Ｖss、及び信号線ＳＮＫを備える。ｎＭＯＳトランジスタ２５のドレインにはビット線ＢＬが接続され、ｎＭＯＳトランジスタ２６のドレインにはビット線ｂＢＬが接続される。ｎＭＯＳトランジスタ２５，２６のソースには電源線Ｖssが接続される。電源線Ｖssには基準電圧、例えば接地電圧が供給されている。ｎＭＯＳトランジスタ２５，２６のゲートには、信号線ＳＮＫが接続されている。ビット線クランパは、非選択のビット線を接地線圧に設定する。これにより、選択ビット線に隣接するビット線は常に接地電圧に設定されるため、安定した読み出し動作を実現できる。
【００２４】
カラムゲートは、トランスファゲート２７，２８、信号線ｂＳＲＣ、信号線ＶｂＢＬＣＰ、及び信号線ＶＢＬＣＰを備える。トランスファゲート２７はビット線ＢＬに接続され、トランスファゲート２８はビット線ｂＢＬに接続される。トランスファゲート２７，２８をそれぞれ形成するｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）のゲートには信号線ｂＳＲＣが接続される。トランスファゲート２７を形成するｎＭＯＳトランジスタのゲートには信号線ＶｂＢＬＣＰが接続される。さらに、トランスファゲート２８を形成するｎＭＯＳトランジスタのゲートには信号線ＶＢＬＣＰが接続される。
【００２５】
センスアンプ１３は、ｎＭＯＳトランジスタ２９，３０、ｐＭＯＳトランジスタ３１，３２、信号線ＳＡＮ、信号線ＳＡＰと、ｐＭＯＳトランジスタ３３，３４，３５、電源線ＶＳＡＥＱ、信号線ｂＳＡＥＱとを備える。
【００２６】
ｎＭＯＳトランジスタ２９のドレインはビット線ＢＬに接続され、ｎＭＯＳトランジスタ３０のドレインはビット線ｂＢＬに接続される。ｎＭＯＳトランジスタ２９，３０のソースには、信号線ＳＡＮが接続される。
【００２７】
ｐＭＯＳトランジスタ３１のドレインはビット線ＢＬに接続され、ｐＭＯＳトランジスタ３２のドレインはビット線ｂＢＬに接続される。ｐＭＯＳトランジスタ３１，３２のソースには、信号線ＳＡＰが接続される。
【００２８】
ｎＭＯＳトランジスタ２９のゲートは、ビット線ｂＢＬとｐＭＯＳトランジスタ３１のゲートに接続される。さらに、ｎＭＯＳトランジスタ３０のゲートは、ビット線ＢＬとｐＭＯＳトランジスタ３２のゲートに接続される。
【００２９】
また、ｐＭＯＳトランジスタ３３のドレインはビット線ＢＬに接続され、ｐＭＯＳトランジスタ３４のドレインはビット線ｂＢＬに接続される。ｐＭＯＳトランジスタ３３，３４のソースには、電源線ＶＳＡＥＱが接続される。さらに、ｐＭＯＳトランジスタ３３，３４のゲートには、信号線ｂＳＡＥＱが接続される。
【００３０】
また、ｐＭＯＳトランジスタ３５のドレインはビット線ＢＬに接続され、ｐＭＯＳトランジスタ３５のソースはビット線ｂＢＬに接続される。ｐＭＯＳトランジスタ３５のゲートには、信号線ｂＳＡＥＱが接続される。
【００３１】
このように構成されたセンスアンプ１３は、読み出しデータおよび書き込みデータを保持する機能を有する。
【００３２】
センスアンプ１３には、カラム選択スイッチ及びデータ線１４が接続されている。センスアンプ１３の入出力ノードは、カラム選択スイッチを介してデータ線に接続される。カラム選択スイッチ及びデータ線１４は、カラム選択トランジスタ（例えば、ｎＭＯＳトランジスタ）３６，３７、カラム選択線ＣＳＬ、及びデータ線ＬＤＱ，ｂＬＤＱを備える。
【００３３】
カラム選択トランジスタ３６のドレインはビット線ＢＬに接続され、カラム選択トランジスタ３６のソースはデータ線ＬＤＱに接続される。カラム選択トランジスタ３６のゲートはカラム選択線ＣＳＬに接続される。カラム選択トランジスタ３７のドレインはビット線ｂＢＬに接続され、カラム選択トランジスタ３６のソースはデータ線ｂＬＤＱに接続される。カラム選択トランジスタ３７のゲートはカラム選択線ＣＳＬに接続される。
【００３４】
カラム選択トランジスタ３６，３７はカラム選択線ＣＳＬによりオン／オフが制御される。カラム選択トランジスタ３６がオン状態になると、ビット線ＢＬがデータ線ＬＤＱに接続される。カラム選択トランジスタ３７がオン状態になると、ビット線ｂＢＬがデータ線ｂＬＤＱに接続される。
【００３５】
前述したカラムゲート及びビット線クランパ１２、センスアンプ１３、およびカラム選択スイッチ及びデータ線１４は、図１に示すように、セルアレイ１１の両サイドに交互に配置される。
【００３６】
［１−１−１］メモリセルの構成
メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを備える。可変抵抗素子２１及び選択トランジスタ２２は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。以下に、可変抵抗素子２１の構成について説明する。可変抵抗素子２１は、例えば磁気抵抗素子（ＭＴＪ素子）から形成されている。
【００３７】
図２は、ＭＴＪ素子の構成を示す断面図である。ＭＴＪ素子は、下部電極４１、記録層（または記憶層、自由層）４２、非磁性層４３、参照層（または固定層）４４、及び上部電極４５が順に積層された構造を有する。なお、積層順序は逆転していても構わない。記録層４２及び参照層４４は、それぞれ強磁性材料からなる。
【００３８】
記録層４２及び参照層４４は、それぞれ膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層４２及び参照層４４の磁化方向は、膜面に対して平行であってもよい。
【００３９】
記録層４２は、磁化（或いはスピン）方向が可変である（反転する）。参照層４４は、磁化方向が不変である（固定されている）。参照層４４は、記録層４２よりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層４２の磁化反転電流を小さくし、参照層４４の磁化反転電流を記録層４２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層４２と磁化方向が不変の参照層４４とを備えたＭＴＪ素子を実現できる。
【００４０】
図３は、ＭＴＪ素子の磁化状態を示す模式図である。本実施形態では、ＭＴＪ素子に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子は、記録層４２と参照層４４との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態との２つの状態のいずれかをとることができる。
【００４１】
図３（ａ）に示すように、ＭＴＪ素子に対して、記録層４２から参照層４４へ向かう書き込み電流を流すと、記録層４２と参照層４４との磁化の相対関係が平行になる。このような平行状態の場合、ＭＴＪ素子の抵抗値は最も低くなる、すなわち、ＭＴＪ素子は低抵抗状態に設定される。ＭＴＪ素子の低抵抗状態を、例えばデータ“０”と規定する。
【００４２】
一方、図３（ｂ）に示すように、ＭＴＪ素子に対して、参照層４４から記録層４２へ向かう書き込み電流を流すと、記録層４２と参照層４４との磁化の相対関係が反平行になる。このような反平行状態の場合、ＭＴＪ素子の抵抗値は最も高くなる、すなわち、ＭＴＪ素子は高抵抗状態に設定される。ＭＴＪ素子の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
【００４３】
［１−１−２］参照セルの構成
参照セルＲＣは、抵抗素子２３と選択トランジスタ２４とを備える。抵抗素子２３及び選択トランジスタ２２は、ビット線ＢＬとソース線ＲＳＬとの間に直列に接続されている。以下に、抵抗素子２３の構成について説明する。抵抗素子２３は、例えば磁気抵抗素子（ＭＴＪ素子）から形成されている。
【００４４】
抵抗素子２３は、メモリセルＭＣのデータを判定する基準となる参照電流を生成するために使用され、その抵抗値は固定されている。抵抗素子２３は、例えば、図２に示したＭＴＪ素子と同様の積層構造を有し、かつ記録層４２の磁化も参照層４４と同様に固定されている。
【００４５】
［１−２］第１実施形態の動作
図４は、第１実施形態のＭＲＡＭにおける書き込みシーケンス及び読み出しシーケンスを示す図である。図５にページへの書き込みシーケンスの一部の模式図を示し、図６にページへの読み出しシーケンスの一部の模式図を示す。ＭＲＡＭにおける書き込み及び読み出しはページ単位で行われる。ページは、同一ワード線に接続される複数のメモリセルで構成される。
【００４６】
ページアクティブでは、ワード線ＷＬを活性化し、ワード線に接続されたメモリセルＭＣの選択トランジスタ２２をオンにする（ステップＳ１）。
【００４７】
センスアンプ（Ｓ／Ａ）オペレーションでは、図５（ａ）に示すように、メモリセルＭＣからセンスアンプ１３へデータが転送される。すなわち、メモリセルＭＣに電流を印加し、メモリセルＭＣに記憶されているデータをセンスして、センスアンプ１３にそのデータを保持する（ステップＳ２）。
【００４８】
Ｓ／Ａキャッシュオーバーライトでは、図５（ｂ）に示すように、周辺回路部からセンスアンプ１３へデータの書き込みが行われる。すなわち、センスアンプ１３が保持するデータを、周辺回路部から入力されるデータに基づいて上書きする（ステップＳ３）。
【００４９】
ページ消去では、ソース線ＳＬからメモリセルＭＣへ電流を流し、図５（ｃ）に示すように、メモリセルＭＣに記憶されたデータを消去する。さらに、ページ書き込みでは、図５（ｄ）に示すように、センスアンプ１３からメモリセルＭＣへデータの書き込みを行う。すなわち、ページ消去／書き込みは、ページを構成するメモリセルＭＣの抵抗状態（データ）を、センスアンプ１３が保持する書き込みデータに基づいて変化させる（ステップＳ４）。ここで、消去はメモリセルＭＣに“０”を書き込むことを示す（第１の書き込み）。また、書き込みはメモリセルＭＣに“１”を書き込むことを示す（第２の書き込み）。
【００５０】
Ｓ／Ａキャッシュリードでは、図６（ｂ）に示すように、センスアンプ１３から周辺回路部へデータが読み出される。すなわち、センスアンプ１３が保持する読み出しデータを周辺回路部に転送する（ステップＳ５）。
【００５１】
ページインアクティブでは、ワード線ＷＬを非活性化し、ワード線に接続されたメモリセルＭＣの選択トランジスタ２２をオフにする（ステップＳ６）。
【００５２】
書き込みシーケンスは、ページアクティブから、Ｓ／Ａオペレーション、Ｓ／Ａキャッシュオーバーライト、ページ消去／書き込み、及びページインアクティブの順番で行われる（ステップＳ１→Ｓ２→Ｓ３→Ｓ４→Ｓ６）。また、読み出しシーケンスは、ページアクティブから、Ｓ／Ａオペレーション、Ｓ／Ａキャッシュリード、及びページインアクティブの順番で行われる（ステップＳ１→Ｓ２→Ｓ５→Ｓ６）。
【００５３】
図７から図１１は、それぞれＳ／Ａオペレーション、Ｓ／Ａキャッシュオーバーライト、ページ消去、ページ書き込み、及びＳ／Ａキャッシュリードの各動作を示す。
【００５４】
図７は、Ｓ／Ａオペレーションの動作を示す回路図である。図７（ａ）がセンスアンプ１３によるセンス中を示し、図７（ｂ）がセンスアンプ１３によるセンス後を示す。
【００５５】
センス中では、信号線ｂＳＡＥＱは“Ｌ”状態であり、信号線ＳＡＮは“Ｈ”状態である。また、電源線ＶＳＡＥＱおよび信号線ＳＡＰは“Ｈ”状態に固定される。さらに、カラムゲートを制御する信号線ＶＢＬＣＰと信号線ＶｂＢＬＣＰには、それぞれビット線ＢＬとビット線ｂＢＬを読み出し電圧および参照電圧にクランプするような電圧が設定される。さらに、メモリセルＭＣが接続されるワード線ＷＬと、対応する参照セルＲＣが接続されるワード線ＲＷＬが、“Ｈ”状態に活性化される。このとき、ビット線ＢＬに接続されるメモリセルＭＣには読み出し電流が流れ、ビット線ｂＢＬに接続される参照セルＲＣには参照電流が流れる。
【００５６】
参照セルＲＣの抵抗値は、低抵抗状態あるいは高抵抗状態に固定されており、参照電流は低抵抗のメモリセルの読み出し電流と高抵抗のメモリセルの読み出し電流との中間の電流になるように設定される。センス開始後に、信号線ｂＳＡＥＱを“Ｈ”状態に、信号線ＳＡＮを“Ｌ”状態に変化させることにより、読み出し電流と参照電流の大小関係に基づいたデータをセンスアンプ１３が保持するようになる。この状態になった後に、信号線ＶＢＬＣＰと信号線ＶｂＢＬＣＰを“Ｌ”状態に変化させて、メモリセルＭＣあるいは参照セルＲＣに電流が流れないようにする。
【００５７】
図８は、Ｓ／Ａキャッシュオーバーライトの動作を示す回路図である。特定のセンスアンプ１３に対応する信号線ＣＳＬを“Ｈ”に活性化することにより、センスアンプ１３と相補のデータ線ＬＤＱ，ｂＬＤＱとを接続し、これらデータ線に供給されているデータに基づいてセンスアンプ１３の保持するデータをオーバーライトする。このとき、書き込みを行わないメモリセルに対応するセンスアンプ１３には、オーバーライトを行わない。すなわち、このセンスアンプには読み出しデータが保持されたままになる。
【００５８】
図９は、ページ消去の動作を示す回路図である。ページ消去は、ページを構成する全てのメモリセルＭＣに対して一括して行われる。具体的には、信号線ＳＮＫを“Ｈ”状態にし、ページを構成するメモリセルＭＣに接続されるソース線ＳＬを“Ｈ”状態にする。このようにして、ソース線ＳＬからビット線ＢＬの方向に消去電流を発生させ、ページを構成する全てのメモリセルＭＣの抵抗状態を低抵抗状態に変化させる。
【００５９】
図１０は、ページ書き込みの動作を示す回路図である。ページ書き込みは、センスアンプ１３が保持する書き込みデータに基づいて、書き込みが必要なメモリセルＭＣに対してのみ行われる。具体的には、信号線ｂＳＲＣを“Ｌ”状態にし、ページを構成するメモリセルＭＣに接続されるソース線ＳＬを“Ｌ”状態にする。このようにして、センスアンプ１３の書き込みデータに基づいて、ビット線ＢＬからソース線ＳＬの方向に書き込み電流を発生させ、特定のメモリセルの抵抗状態を高抵抗状態に変化させる。
【００６０】
図１１は、Ｓ／Ａキャッシュリードの動作を示す回路図である。特定のセンスアンプ１３に対応する信号線ＣＳＬを“Ｈ”に活性化することで、センスアンプ１３と相補のデータ線ＬＤＱ，ｂＬＤＱとを接続する。これにより、センスアンプ１３の保持するデータを、データ線ＬＤＱ，ｂＬＤＱを経由して周辺回路部に転送する。
【００６１】
前述した回路構成と書き込みシーケンスおよび読み出しシーケンスを有するＭＲＡＭでは、ソース線を消去電圧（前記例では“Ｈ”）に変化させるだけで、同一ワード線に接続された複数のメモリセル（ページ）に対して一括してデータを消去することができる。これにより、高速な書き込み動作が可能であり、また消去時の消費電力を削減することができる。
【００６２】
第１実施形態によれば、メモリセルの抵抗状態を制御するためにメモリセルに双方向の電流を流す必要があっても、ページを構成する複数のメモリセルに対して高速な書き込み動作および読み出し動作を行うことができる。すなわち、ＤＲＡＭと互換性の高いページアクセスモードを提供することが可能となる。
【００６３】
［２］第２実施形態
以下に、第２実施形態のＭＲＡＭについて説明する。
【００６４】
第２実施形態は、第１実施形態において、センスアンプに接続されるビット線ＢＬとビット線ｂＢＬとが異なるセルアレイに配置される回路構成をとるものである。
【００６５】
図１２は、第２実施形態のＭＲＡＭの構成を示す回路図である。
【００６６】
センスアンプ１３の一方側には、カラムゲート及びビット線クランパ１２を介してセルアレイ１１が配置される。センスアンプ１３の他方側には、カラム選択スイッチ及びデータ線１４、カラムゲート及びビット線クランパ１２を介してセルアレイ１１Ｒが配置される。セルアレイ１１には、複数のメモリセルＭＣが行列状に配置されている。セルアレイ１１Ｒには、複数の参照セルＲＣが行列状に配置されている。
【００６７】
このような回路構成を有する第２実施形態においても、第１実施形態と同様の書き込みシーケンスおよび読み出しシーケンスを実現できる。その他の構成及び効果は、前述した第１実施形態と同様である。
【００６８】
［３］実施形態の効果
前述した実施形態では、ビット線とソース線とが直交するメモリセルアレイにおいて、ソース線を消去電圧（前記例では“Ｈ”）に変化させるだけで、同一ワード線に接続された複数のメモリセル（ページを構成する複数のメモリセル）に対して一括してデータを消去することができる。これにより、ＤＲＡＭと同様な容易かつ高速な書き込み動作が可能であり、また消去時の消費電力を削減することができる。
【００６９】
また、本実施形態では、ビット線とソース線とが直交するメモリセルアレイを備えており、ビット線とソース線とが平行なメモリセルアレイに比べて、メモリセルアレイを微細化することができる。
【００７０】
以上説明したように実施形態によれば、メモリセルの抵抗状態を制御するためにメモリセルに双方向の電流を流す必要があっても、ページを構成する複数のメモリセルに対して高速な書き込み動作および読み出し動作を行うことができる。すなわち、ＤＲＡＭと互換性の高いページアクセスモードを提供することが可能となる。また、ビット線とソース線とが直交するメモリセルアレイを備えているため、ビット線とソース線とが平行なメモリセルアレイに比べて、メモリセルアレイの微細化が容易である。
【００７１】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【００７２】
１１，１１Ｒ…セルアレイ、１２…カラムゲート及びビット線クランパ、１３…センスアンプ、１４…カラム選択スイッチ及びデータ線、２１…可変抵抗素子、２２…選択トランジスタ、２３…抵抗素子、２４…選択トランジスタ、２５，２６，２９，３０…ｎチャネルＭＯＳトランジスタ、２７，２８…トランスファゲート、３１，３２，３３，３４，３５…ｐチャネルＭＯＳトランジスタ、３６，３７…カラム選択トランジスタ、４１…下部電極、４２…記録層（または記憶層、自由層）、４３…非磁性層、４４…参照層（または固定層）、４５…上部電極、ＭＣ…メモリセル、ＲＣ…参照セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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