(57)【要約】【課題】半導体チップのテスト所要時間を短縮する方法を提供すること。【解決手段】複数の半導体集積回路装置それぞれに、複数のテストの内から互いに異なるいずれかを割り当てる第１のステップと、複数のテストの内、複数の半導体集積回路装置それぞれに割り当てられたテストをそれぞれ実行する第２のステップと、複数のテストの内の特定テストにおいて複数の半導体集積回路装置の内から不良品を検出した場合に、複数の半導体集積回路装置から不良品を除いた残りの半導体集積回路装置に特定テストを次のテストとして割り当てる第３のステップと、残りの半導体集積回路装置に割り当てられた特定テストをそれぞれ実行する第４のステップとを備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数の半導体集積回路装置それぞれに、複数のテストの内から互いに異なるいずれかを割り当てる第１のステップと、
前記複数のテストの内、前記複数の半導体集積回路装置それぞれに割り当てられたテストをそれぞれ実行する第２のステップと、
前記複数のテストの内の特定テストにおいて前記複数の半導体集積回路装置の内から不良品を検出した場合に、前記複数の半導体集積回路装置から前記不良品を除いた残りの半導体集積回路装置に前記特定テストを次のテストとして割り当てる第３のステップと、
前記残りの半導体集積回路装置に割り当てられた特定テストをそれぞれ実行する第４のステップと
を備える
半導体集積回路のテスト方法。
【請求項２】
請求項１に記載の半導体集積回路のテスト方法であって、
前記第３のステップは、
前記不良品を検出した場合に、前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の内、前記特定テストが未実施の半導体集積回路装置について前記特定テストを次のテストとして割り当てる第５のステップ
を含む
半導体集積回路のテスト方法。
【請求項３】
請求項１に記載の半導体集積回路のテスト方法であって、
前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の各々において前記複数のテストが終了するまで前記第１のステップから前記第４のステップまでを繰り返すステップ
を更に備える
半導体集積回路のテスト方法。
【請求項４】
第１の割り当て手段が、複数の半導体集積回路装置それぞれに、複数のテストの内から互いに異なるいずれかを割り当てる第１のステップと、
テスト実行手段が、前記複数のテストの内、前記複数の半導体集積回路装置それぞれに割り当てられたテストをそれぞれ実行する第２のステップと、
検出手段が、前記複数のテストの内の特定テストにおいて前記複数の半導体集積回路装置の内から不良品を検出した場合に、第２の割り当て手段が、前記複数の半導体集積回路装置から前記不良品を除いた残りの半導体集積回路装置に前記特定テストを次のテストとして割り当てる第３のステップと、
テスト実行手段が、前記残りの半導体集積回路装置に割り当てられた特定テストをそれぞれ実行する第４のステップと
を備える方法をコンピュータに実行させるためのプログラム。
【請求項５】
請求項４に記載のプログラムであって、
前記第３のステップに含まれる、
前記不良品を検出した場合に、前記第２の割り当て手段が、前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の内、前記特定テストが未実施の半導体集積回路装置について前記特定テストを次のテストとして割り当てる第５のステップ
を備える方法をコンピュータに実行させるためのプログラム。
【請求項６】
請求項４に記載のプログラムであって、
前記テスト実行手段が、前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の各々において前記複数のテストが終了したことをテスト終了判定手段が判定するまで前記第１のステップから前記第４のステップまでを繰り返すステップ
を備える方法をコンピュータに実行させるためのプログラム。
【請求項７】
請求項４乃至６のいずれか１項に記載のコンピュータに実行させるためのプログラムを格納する記録媒体。
【請求項８】
複数の半導体集積回路装置それぞれに、複数のテストの内から互いに異なるいずれかを割り当てる第１の割り当て手段と、
前記複数のテストの内、前記第１の割り当て手段に基づいて前記複数の半導体集積回路装置それぞれに割り当てられたテストをそれぞれ実行するテスト実行手段と、
前記テスト実行手段によって実行される前記複数のテストの内の特定テストによって、前記複数の半導体集積回路装置の内から不良品を検出する検出手段と、
前記検出手段に基づいて前記不良品を検出した場合に、前記複数の半導体集積回路装置から前記不良品を除いた残りの半導体集積回路装置に前記特定テストを次のテストとして割り当てる第２の割り当て手段と、
を備え、
前記第２の割り当て手段に基づいて前記残りの半導体集積回路装置に割り当てられた特定テストをそれぞれ実行する
半導体集積回路のテスト装置。
【請求項９】
請求項８に記載の半導体集積回路のテスト装置であって、
前記第２の割り当て手段は、
前記不良品を検出した場合に、前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の内、前記特定テストが未実施の半導体集積回路装置について前記特定テストを次のテストとして割り当てる手段
を更に備える
半導体集積回路のテスト装置。
【請求項１０】
請求項８に記載の半導体集積回路のテスト装置であって、
前記第１の割り当て手段、又は前記第２の割り当て手段に基づいて割り当てられ、前記複数の半導体集積回路装置から前記不良品を除いた前記残りの半導体集積回路装置の各々において前記テスト実行手段によって実行が繰り返される前記複数のテストの終了を判定するテスト終了判定手段
を更に備える
半導体集積回路のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にその検査技術に関する。
【背景技術】
【０００２】
半導体集積回路の製造原価を低減するためには、そのテスト所要時間の短縮が有効である。半導体集積回路のテスト所要時間の短縮を行う手法の一つとして有効なのが、不良検出の頻度の高いテストを優先して行うことである。
【０００３】
上の記述に関連して、半導体集積回路装置の検査装置および方法が特許文献１に開示されている。図１は、特許文献１の実施の形態において、テスト項目の並べ換えを示す説明図である。この例では、ウェハチップのプローブテストにおけるＬＳＩの検査装置であって、「ＧＯ／ＮＧテストモード」において１０チップ毎にテストを行う場合に、最初のチップＮＯ．１〜１０は、いずれもテストプログラムに記述されたテスト項目Ａ〜Ｆの順にテストが行われ、次のチップＮＯ．１１〜２０は、チップＮＯ．１〜１０のテスト結果に基づいて、フェイル数が多いテスト項目Ｅ，Ｃ，Ｂ，Ｆ，Ａ，Ｄの順に並べ換えられてテストが行われ、以降同様にして１０チップ毎にテスト項目の並べ換えが行われ、常に直前の１０チップ分のテスト結果においてフェイル数の多かったものから順に次のテストが行われている。
【０００４】
また、特許文献２には、半導体集積回路装置のテスト方法、および半導体集積回路装置の検査装置が開示されている。図２は、特許文献２の実施の形態における半導体集積回路装置のテスト方法を示す処理フローの概略図である。これは、初期に設定されたテスト項目順に所定回数テストを実行し（工程Ｓ２０１）、そのテストの結果から良品チップ数および各テスト項目の不良発生数を集計し（工程Ｓ２０２）、その集計結果から良品チップの割合が一定値以上であることを判定した場合、事前設定が共通するテスト項目のグループ内で不良発生数の多い順にテスト項目の順序を並び替えるとともに、総不良発生数が多い順にグループの順序を並び替え、良品チップの割合が一定値未満であることを判定した場合、不良発生数の多い順にテスト項目の順序を並び替えている（工程Ｓ２０３）。
【０００５】
上述の特許文献１、及び２のテスト方法は、いずれも、先行する半導体チップのテスト結果を待ち、その結果に基づいて、次にテストが行われるチップのテスト項目の順序を並び替えるものである。
【０００６】
この先行するテストについて一例を挙げて以下に説明を行う。図３は、４チップ同時にテストが２０項目行われる場合における最初のテスト順の一例を示す説明図である。ここで、図中におけるＤＵＴは、検査対象（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）のチップのことである。テストは、ＤＵＴ１からＤＵＴ４の４チップ同時にＡからＴの２０項目について行われる。最初に行われるテストではテスト項目の順序がまだ並び替えられておらず、すべてのチップにおいてＡからＴまで順番にテストが行われる。
【０００７】
図４は、４チップ同時にテストが２０項目行われる場合における最初のテスト実行中の一例を示す説明図である。テストでは、項目毎にパス（Ｐａｓｓ：正常動作、すなわち良品）、又はフェイル（Ｆａｉｌ：異常動作、すなわち不良品）の判定が行われる。図４の例では、４チップのすべてが、テスト項目Ａからテスト項目Ｓまでの１９項目についてパスと判定された後、テスト項目Ｔにおいてフェイルと判定されている。このように、最後のテスト項目でフェイルと判定された場合には、テスト項目Ａからテスト項目Ｓまでが無駄なテストとなり、また、フェイルと判定されるテスト項目を掴むまでには、ほぼ１テスト分の時間が必要となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−１８１１３４号公報
【特許文献２】特開２００８−２８２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体集積回路のテスト所要時間が短縮される手段としては不良検出の頻度の高いテスト項目が優先的に行われることが有効である。しかし、そのテスト項目が把握されるまでにもテスト時間が更に必要となる。
【００１０】
本発明が解決しようとする課題は、半導体チップのテスト所要時間を短縮する方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路のテスト方法は、複数の半導体集積回路装置それぞれに、複数のテストの内から互いに異なるいずれかを割り当てる第１のステップと、複数のテストの内、複数の半導体集積回路装置に割り当てられた複数のテストをそれぞれ実行する第２のステップと、複数のテストの内の特定テストにおいて複数の半導体集積回路装置の内から不良品を検出した場合に、複数の半導体集積回路装置から不良品を除いた残りの半導体集積回路装置に特定テストを次のテストとして割り当てる第３のステップと、残りの半導体集積回路装置に割り当てられた特定テストをそれぞれ実行する第４のステップとを備える。
【発明の効果】
【００１２】
本発明によれば、複数の半導体チップをテスト項目が重複しないように同時にテストしてフェイルと判定されるテスト項目を素早く検出し、そのテスト項目を優先的に実施することで、半導体チップのテスト所要時間を短縮する方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１の実施の形態において、テスト項目の並べ換えを示す説明図である。
【図２】図２は、特許文献２の実施の形態における半導体集積回路装置のテスト方法を示す処理フローの概略図である。
【図３】図３は、４チップ同時にテストが２０項目行われる場合における最初のテスト順の一例を示す説明図である。
【図４】図４は、４チップ同時にテストが２０項目行われる場合における最初のテスト実行中の一例を示す説明図である。
【図５】図５は、本発明の実施形態における半導体集積回路の検査装置の構成を示すブロック図である。
【図６】図６は、本発明の実施形態における半導体集積回路のテスト方法における最初のテスト順の一例を示す説明図である。
【図７】図７は、本発明の実施形態における半導体集積回路のテスト方法における最初のテスト実行中の一例を示す説明図である。
【図８】図８は、本発明の実施形態における半導体集積回路のテストフローを示す流れ図である。
【発明を実施するための形態】
【００１４】
以下に、添付図面を参照しながら、本発明の実施形態による半導体集積回路のテスト方法、半導体集積回路のテストプログラム、及び半導体集積回路の検査装置を詳細に説明する。
【００１５】
図５は、本発明の実施形態における半導体集積回路の検査装置の構成を示すブロック図である。以下においては、半導体集積回路の検査装置をＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）検査装置と称す。本発明によるＬＳＩ検査装置における実施の形態は、集積回路の形成された複数の半導体チップのテストが、複数のテスト項目の記述されたテストプログラムに基づいて実行されるものである。図５を参照すると、本発明の実施形態におけるＬＳＩ検査装置は、ＬＳＩテスタ本体１と、パフォーマンスボード２とを備えている。また、ＬＳＩテスタ本体１は、制御部であるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４と、ピンエレクトロニクス５と、タイミングジェネレータ６と、パターンメモリ７と、デバイス電源８と、ワークメモリ９と、内部バス１０と、記録媒体１１とを有している。更に、ワークメモリ９は、テスト実行部１２と、第１の割り当て部１３と、第２の割り当て部１４と、検出部１５と、終了判定部１６とを有している。これらの構造を有する本発明の実施形態におけるＬＳＩ検査装置において、被測定ＬＳＩ３が、パフォーマンスボード２を介してＬＳＩテスタ本体１に電気的に結合されることによって、この被測定ＬＳＩ３のテストが可能となる。
【００１６】
パフォーマンスボード２は、ＬＳＩテスタ本体１と被測定ＬＳＩ３とのインタフェイスとして機能するボードである。また、パフォーマンスボード２は、被測定ＬＳＩ３の外部端子と結合可能な図示せぬプローブカードや図示せぬソケットを含み、このプローブカードやソケットに被測定ＬＳＩ３が電気的に結合されるようになっている。また、パフォーマンスボード２は、ＬＳＩテスタ本体１のデバイス電源８と接続しており、このパフォーマンスボード２にはデバイス電源８から、被測定ＬＳＩ３を動作させるための電圧が供給されている。また、パフォーマンスボード２は、ＬＳＩテスタ本体１のピンエレクトロニクス５と接続しており、ピンエレクトロニクス５と被測定ＬＳＩ３とはパフォーマンスボード２を介してテスト信号の入出力が行われる。ピンエレクトロニクス５は、被測定ＬＳＩ３の各ピンと接続されたそのピン専用の計測用回路である。
【００１７】
ＬＳＩテスタ本体１内には、内部バス１０が設けられている。この内部バス１０を介して、ＣＰＵ４、ピンエレクトロニクス５、タイミングジェネレータ６、パターンメモリ７、デバイス電源８、ワークメモリ９が相互に接続されている。これによって、ＬＳＩテスタ本体１内の各部において、各種データ、及び制御信号のやり取りが可能となっている。
【００１８】
ＣＰＵ４は、ＬＳＩテスタ本体１内の各部の動作を制御するもので、その制御において、ワークメモリ９に形成されるワークエリアを使用する。また、ＣＰＵ４と記録媒体１１とは接続しており、記録媒体１１に格納されているプログラムはＣＰＵ４によって実行することが可能である。被測定ＬＳＩ３のテストを行うためのテストプログラムには、最初のテスト項目の順序、及び各テスト項目のテスト条件等が記述されている。ＣＰＵ４によって、テストプログラムのファイルが記録媒体１１から読み込まれてワークメモリ９上に展開され、この展開されたプログラムに沿ってテストが行われる。テストプログラムが展開されることで、ワークメモリ９には、テスト項目に基づいてテストを実行するテスト実行部１２、最初のテスト項目の順序が記述されている第１の割り当て部１３、及びテスト中に優先するテスト項目が記述される第２の割り当て部１４、テスト時の異常動作を検出する検出部１５、テストの終了を判定する終了判定部１６が設けられる。ＣＰＵ４は、このワークエリアを使用して、テスト時の異常動作を検出する検出部１５に基づいて第２の割り当て部１４のテスト項目順を並べ換える等の制御が可能となっている。
【００１９】
ＣＰＵ４は、最初のテスト項目の順序をワークメモリ９に格納し、その順に従ってテスト項目を発生させ、各テスト項目のテスト条件に従って、ピンエレクトロニクス５、タイミングジェネレータ６、パターンメモリ７、及びデバイス電源８を制御してテストを実施する。
【００２０】
テストプログラムに記録されているテスト項目、及びその条件等は書き換えが可能である。テストプログラムには、テストを行うチップの数が予め指定される必要がある。テスト項目の数とチップの数とに対応した適切な各チップにおける最初のテスト項目の順序がテストプログラムによって定められる。
【００２１】
図６は、本発明の実施形態における半導体集積回路のテスト方法における最初のテスト順の一例を示す説明図である。図６を参照すると、本発明による半導体集積回路のテスト方法における実施の形態は、被測定ＬＳＩ３である４チップ（ＤＵＴ１〜ＤＵＴ４）同時に、かつ各チップで異なる順序によってテストが２０項目（Ａ〜Ｔ）行われる場合における一例が示されている。ここで、ＤＵＴは、検査対象（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）のチップのことである。
【００２２】
最初に行われるテストではテスト項目の順序がまだ並び替えられておらず、ＤＵＴ１のチップにおいてはＡからＴまで第１の割り当て部１３によって割り当てられた順番にテストが行われる。すなわち、ＤＵＴ１は、テストＡ→テストＢ→テストＣ→…→テストＴの順番にテストが行われる。
【００２３】
また、同様に、ＤＵＴ２〜４のチップにおいてもＤＵＴ１のチップと同時にテストが行われる。ただし、ＤＵＴ１〜４のチップで同時に行われているテストは、重複しないように、テスト項目の順序が第１の割り当て部１３によって予め割り当てられる。例えば、図６に示される場合においては、全部で２０項目のテストが４チップで実施されるため、１チップ毎に５項目ずつ順番がずらされた状態が初期値として設定されている。
【００２４】
すなわち、図６にも示されているように、ＤＵＴ１、２、３、及び４のテスト項目の順序は次のように設定されている。
ＤＵＴ１のテスト項目の順序：テストＡ→テストＢ→テストＣ→テストＤ→…→テストＴ
ＤＵＴ２のテスト項目の順序：テストＦ→テストＧ→テストＨ→テストＩ→…→テストＥ
ＤＵＴ３のテスト項目の順序：テストＫ→テストＬ→テストＭ→テストＮ→…→テストＪ
ＤＵＴ４のテスト項目の順序：テストＰ→テストＱ→テストＲ→テストＳ→…→テストＯ
【００２５】
上述した設定の下に、ＣＰＵ４によってテストプログラムが実行され、４チップのテストが同時に開始される。テストでは、ワークメモリ９上に展開される検出部１５によって、項目毎にパス（Ｐａｓｓ：正常動作、すなわち良品）、又はフェイル（Ｆａｉｌ：異常動作、すなわち不良品）の判定が行われる。各チップとも、パスと判定されると次の項目へとテストは進められ、フェイルと判定されると当該チップのテストは終了される。
【００２６】
図７は、本発明の実施形態における半導体集積回路のテスト方法における最初のテスト実行中の一例を示す説明図である。図７を参照すると、４チップ（ＤＵＴ１〜ＤＵＴ４）同時に、かつ各チップで異なる順序によってテストが開始された後に、各チップの２番目のテスト項目までがすべてパスと判定され、そして、３番目のテスト項目にまでテストが進んだ時点での一例が示されている。
【００２７】
図７の例では、ＤＵＴ２の３番目に行われるテスト項目Ｈにおいてフェイルと判定されている。チップのテストにおいて検出部１５によってフェイルと判定されたものは不良品と判定され、そのチップのテストは終了する。この場合には、ＤＵＴ２は不良品と判定され、ＤＵＴ２のテストは終了する。
【００２８】
次に、検出部１５によってフェイルと判定されたテスト項目に関して、テストが続けられているそれぞれのチップにおいて既に実施されていないかがＣＰＵ４によって確かめられる。ここでは、不良品と判定されてテストが終了したＤＵＴ２以外のチップであるＤＵＴ１、３、及び４のそれぞれにおいてＤＵＴ２でフェイルと判定されたテスト項目Ｈが既に実施されていないかが確かめられる。
【００２９】
もし、テストが続けられているチップにおいてフェイルと判定されたテスト項目がまだ実施されていない場合には、当該テスト項目が優先的に行われるようにテストの順序が入れ替えられる。すなわち、第２の割り当て部１４によって、現在行われているテスト項目の次の順序に当該テスト項目が組み込まれる。例えば、ＤＵＴ１、３、及び４においてはテスト項目Ｈがまだ実施されていないためテストの順序が入れ替えられる。現在、３番目のテスト項目としてそれぞれのチップにおいて行われているテスト項目Ｃ、テスト項目Ｍ、及びテスト項目Ｒの次にはテスト項目Ｈが組み込まれる。
【００３０】
すなわち、ＤＵＴ１、３、及び４のテスト項目の順序は次のように変更される。
ＤＵＴ１：Ａ（パス）→Ｂ（パス）→Ｃ（パス）→Ｈ（フェイルの確率が高い）
ＤＵＴ３：Ｋ（パス）→Ｌ（パス）→Ｍ（パス）→Ｈ（フェイルの確率が高い）
ＤＵＴ４：Ｐ（パス）→Ｑ（パス）→Ｒ（パス）→Ｈ（フェイルの確率が高い）
【００３１】
同一ウェハー内で作られるチップは似たような特性を有するものと考えられるため、同じテスト項目においてフェイルと判定される可能性が高いものと類推される。そこで、フェイルと判定されたテスト項目を優先的に他のチップに適用し、その結果として、他のチップにおいてもフェイルと判定されるとなれば、不良品の検出までの時間を短縮してテストの効率を上げることができる。すなわち、図７にも示されているように、ＤＵＴ２においてフェイルと判定されたテスト項目Ｈを同一ウェハー内で作られているＤＵＴ１、３、及び４に優先的に適用し、そのテストにおいてもフェイルと判定されれば、余計なテストを行わずに不良品をいち早く除外することができる。
【００３２】
ここで、優先的に行われたテスト項目においてフェイルと判定されなかった場合には、各チップにおいて、それぞれ第１の割り当て部１３によって割り当てられている次のテスト項目から順次テストが行われる。
【００３３】
すなわち、ＤＵＴ１、３、及び４のテスト項目の順序は次のようになる。
ＤＵＴ１：Ａ（パス）→Ｂ（パス）→Ｃ（パス）→Ｈ（パス）→Ｄ→…→Ｔ
ＤＵＴ３：Ｋ（パス）→Ｌ（パス）→Ｍ（パス）→Ｈ（パス）→Ｎ→…→Ｊ
ＤＵＴ４：Ｐ（パス）→Ｑ（パス）→Ｒ（パス）→Ｈ（パス）→Ｓ→…→Ｏ
【００３４】
また、この後にも、フェイルと判定された場合には、上述したテスト項目の入れ替えが同様に行われる。
【００３５】
なお、本発明の実施形態においては、テストが続けられているチップにおいてフェイルと判定されたテスト項目がまだ実施されていない場合には、当該テスト項目が優先的に行われるようにテストの順序が入れ替えられると説明した。しかし、テストが続けられているチップにおいてフェイルと判定されたテスト項目が既に実施された場合にも、当該テスト項目が優先的に行われるようにテストの順序が入れ替えられるようにしても良い。
【００３６】
この場合には、テストの所要時間が加算される換わりに、フェイルと判定されやすいテスト項目の再検証が行えてテストの信頼性が向上する。
【００３７】
図８は、本発明の実施形態における半導体集積回路のテストフローを示す流れ図である。図８を参照すると、本発明の実施形態における半導体集積回路のテストの流れは、予め設定された順序でＤＵＴ（チップ）のテストが実施され、いずれかのＤＵＴがテストでフェイルと判定されたときに実施されるステップが特徴を有する。すなわち、フェイルと判定されていないＤＵＴに対して、フェイルの発生したテスト項目が、まだ実施されていない場合、次のテストで実施するようにテスト順を入れ替える。そして、テストが順次行われ、すべてのテスト項目のテストが終了するか、又はすべてのＤＵＴがフェイルと判定された時点で終了判定部１６によってテストの終了と判定されて一連のテストが終了となる。
【００３８】
以上に示した手順によって、本発明の実施形態による半導体集積回路のテスト方法は実現される。
【００３９】
同一のテスト項目の順番ですべてのチップを同時にテストする方法において、例えば、テスト項目の最終項目でフェイルの判定がなされた場合には、フェイルと判定されるテスト項目を検出するのにほぼ１テスト分の時間を要した。
【００４０】
しかし、同一品種の半導体チップのテストにあっては、同一のテスト項目によって不具合が発見される傾向を有することが経験的に知られている。その理由は、半導体チップは同一工程で一度に生産されるため、製造上のバラツキには同一傾向が見られるからである。また、製造装置の不調によって不具合が発生した場合には、不具合の対象となる半導体チップは、同一ロット、又は製造基地、及び製造期間が近いロットに集中的に発生する傾向を有する。
【００４１】
したがって、このような特性を考えて本発明においては、複数のチップのテストが同時に行われ、その同時に行われるテスト項目が、互いに重複しないような組み合わせにテスト項目の順番を並び替えてそれぞれが実行される。すなわち、可及的に早い段階でテスト項目が一巡するような組み合わせが形成される。これによって、フェイルと判定されるテスト項目の検出が早くなることとなり、テスト所要時間を短縮することが可能となる。
【００４２】
その上で、フェイルと判定されたテスト項目が他のチップに優先的に適用されて不良検出の確率の高いテストが集中することで、不良品がいち早く検出されることとなり、テスト所要時間を更に短縮することが可能となる。
【００４３】
以上、説明したように、本発明の実施形態による半導体集積回路のテスト方法によれば、不良検出の頻度の高いテストを優先して行う仕組みとなっているため、無駄なテストを行う確率が下がり、半導体集積回路のテスト所要時間を短縮する効果を有する。
【００４４】
そして、テスト所要時間の短縮によって、半導体集積回路の製造原価が低減することとなる。
【００４５】
本実施形態では、４チップ、２０テスト項目の場合についての半導体集積回路のテスト方法を例示して具体的に説明した。しかし、チップ、及びテスト項目の数はこれに限定されるものではなく、２チップ、３テスト項目以上であれば同様の効果がある。
【００４６】
以上、本発明の実施形態を説明した。しかし、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【符号の説明】
【００４７】
１    ＬＳＩテスタ本体
２    パフォーマンスボード
３    被測定ＬＳＩ
４    ＣＰＵ（制御手段）
５    ピンエレクトロニクス
６    タイミングジェネレータ
７    パターンメモリ
８    デバイス電源
９    ワークメモリ
１０  内部バス
１１  記録媒体
１２  テスト実行部
１３  第１の割り当て部
１４  第２の割り当て部
１５  検出部
１６  終了判定部
【図１】
2011149744.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011149744.tif 000009
【図８】
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