(57)【要約】【課題】製造にコストがあまりかからず、且つ／又はより良い機能を有する半導体ダイ・パッケージを提供する。【解決手段】本発明は、第１の表面と第２の表面とを含むプリモールド基板を得るステップであって、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第２の表面と一致するステップと、少なくとも２つの半導体ダイをプリモールド基板の前記第１の表面に取り付けるステップとを含む方法を提供する。【選択図】図１Ｆ
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【特許請求の範囲】
【請求項１】
第１の表面と第２の表面とを含むプリモールド基板を得るステップであって、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第２の表面と一致するステップと、
少なくとも２つの半導体ダイをプリモールド基板の前記第１の表面に取り付けるステップと
を含む方法。
【請求項２】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある請求項１に記載の方法。
【請求項３】
前記少なくとも２つの半導体ダイが、はんだを使用して取り付けられる請求項１に記載の方法。
【請求項４】
前記少なくとも２つの半導体ダイが、接着剤を使用して取り付けられる請求項１に記載の方法。
【請求項５】
前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第１の表面と一致し、前記ダイの少なくとも１つが、前記ダイ取付け領域上にある請求項１に記載の方法。
【請求項６】
前記リードフレーム構造が、銅を備える請求項１に記載の方法。
【請求項７】
前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない請求項１に記載の方法。
【請求項８】
前記半導体ダイの少なくとも１つが、垂直型デバイスを備える請求項１に記載の方法。
【請求項９】
前記ダイの少なくとも１つが、垂直型ＭＯＳＦＥＴを備える請求項１に記載の方法。
【請求項１０】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む請求項１に記載の方法。
【請求項１１】
第１の表面と第２の表面とを含むプリモールド基板と、
プリモールド基板の前記第１の表面に結合された少なくとも２つの半導体ダイと
を備え、
前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第２の表面と一致する
半導体ダイ・パッケージ。
【請求項１２】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある請求項１１に記載の半導体ダイ・パッケージ。
【請求項１３】
前記少なくとも２つの半導体ダイが、はんだを使用して取り付けられる請求項１１に記載の半導体ダイ・パッケージ。
【請求項１４】
前記少なくとも２つの半導体ダイが、接着剤を使用して前記基板に取り付けられる請求項１１に記載の半導体ダイ・パッケージ。
【請求項１５】
前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第１の表面と一致し、前記ダイの少なくとも１つが、前記ダイ取付け領域上にある請求項１１に記載の半導体ダイ・パッケージ。
【請求項１６】
前記リードフレーム構造が、銅を備える請求項１１に記載の半導体ダイ・パッケージ。
【請求項１７】
前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない請求項１に記載の半導体ダイ・パッケージ。
【請求項１８】
前記半導体ダイの少なくとも１つが、垂直型デバイスを備える請求項１１に記載の半導体ダイ・パッケージ。
【請求項１９】
前記ダイの少なくとも１つが、垂直型ＭＯＳＦＥＴを備える請求項１１に記載の半導体ダイ・パッケージ。
【請求項２０】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む請求項１１に記載の半導体ダイ・パッケージ。
【請求項２１】
半導体ダイ・パッケージを形成するための方法であって、
基板を形成するステップであって、（ｉ）少なくとも第１の成形ダイと第２の成形ダイとの間にリードフレーム構造を配置するステップ、（ｉｉ）前記リードフレーム構造を前記第１及び第２の成形ダイと接触させるステップ、及び（ｉｉｉ）前記リードフレーム構造の周りに成形材料を形成するステップを含むステップと、
半導体ダイを前記基板に取り付けるステップと、
前記半導体ダイを封入材料内に封入するステップと
を含む方法。
【請求項２２】
前記半導体ダイが、接着剤を使用して前記基板に取り付けられる請求項２１に記載の方法。
【請求項２３】
前記半導体ダイが、パワーＭＯＳＦＥＴを備える請求項２１に記載の方法。
【請求項２４】
前記形成された基板が、前記基板の両側に２つの凹部構造を含む請求項２１に記載の方法。
【請求項２５】
前記成形材料が、前記リードフレーム構造の厚さに等しい厚さを有する請求項２１に記載の方法。
【請求項２６】
前記形成された基板が、前記基板の片側に１つの凹部構造を含む請求項２１に記載の方法。
【請求項２７】
前記リードフレーム構造が、リードフレーム構造のアレイ内にあり、前記方法が、さらに、封入するステップの後に、
個々のダイ・パッケージを形成するためにアレイ内の前記リードフレーム構造を分離するステップ
を含む請求項２１に記載の方法。
【請求項２８】
前記リードフレーム構造が、銅を備える請求項２１に記載の方法。
【請求項２９】
さらに、前記半導体ダイを前記リードフレーム構造内のリード線に結合するワイヤボンドを形成するステップを含む請求項２１に記載の方法。
【請求項３０】
封入するステップの後に形成された半導体ダイ・パッケージが、前記封入材料を越えて延在するリード線を有さない請求項２１に記載の方法。
【請求項３１】
基板と、
前記基板上の半導体ダイと
を備える半導体ダイ・パッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、前記基板が、少なくとも１つの凹部構造を形成する
半導体ダイ・パッケージ。
【請求項３２】
さらに、前記半導体ダイの上に封入材料を備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項３３】
さらに、前記半導体ダイと前記基板内の前記リードフレーム構造との間に形成されたワイヤボンドを備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項３４】
前記基板が、前記基板の両側にある２つの凹部構造を有する請求項３１に記載の半導体ダイ・パッケージ。
【請求項３５】
前記凹部構造が、前記成形材料の高くなった壁と、前記リードフレーム構造の表面とによって形成される請求項３１に記載の半導体ダイ・パッケージ。
【請求項３６】
前記半導体ダイが、パワー・トランジスタを備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項３７】
前記半導体ダイが、パワーＭＯＳＦＥＴを備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項３８】
前記リードフレーム構造が、銅を備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項３９】
前記半導体ダイが、第１の半導体ダイであり、前記半導体ダイ・パッケージが、さらに、前記基板上に第２の半導体ダイを備える請求項３１に記載の半導体ダイ・パッケージ。
【請求項４０】
さらに、前記半導体ダイの上に封入材料を備え、前記リードフレーム構造のリード線が、前記封入材料を越えて延在しない請求項３１に記載の半導体ダイ・パッケージ。
【請求項４１】
リードフレーム構造と成形材料とを含む基板を得るステップであって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含むステップと、
第１の半導体ダイを前記第１のダイ取付け領域に取り付けるステップと、
第２の半導体ダイを前記第２のダイ取付け領域に取り付けるステップと
を含む方法。
【請求項４２】
前記第１の半導体ダイが、ドライバＩＣを備え、前記第２の半導体ダイが、パワー・トランジスタを含む請求項４１に記載の方法。
【請求項４３】
さらに、第３の半導体ダイを前記基板に取り付けるステップを含む請求項４１に記載の方法。
【請求項４４】
封入材料を使用して前記第１及び第２の半導体ダイを封入するステップを含む請求項４１に記載の方法。
【請求項４５】
前記リードフレーム構造が、銅を含む請求項４１に記載の方法。
【請求項４６】
さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項４１に記載の方法。
【請求項４７】
さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、前記リードフレーム構造の非エッチング表面をテープで覆うステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項４１に記載の方法。
【請求項４８】
前記ダイの少なくとも１つが、垂直型デバイスを備える請求項４１に記載の方法。
【請求項４９】
前記ダイの少なくとも１つが、パワーＭＯＳＦＥＴを備える請求項４１に記載の方法。
【請求項５０】
前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む請求項４１に記載の方法。
【請求項５１】
リードフレーム構造と成形材料とを含む基板であって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含む基板と、
前記第１のダイ取付け領域上の第１の半導体ダイと、
前記第２のダイ取付け領域上の第２の半導体ダイと
を備える半導体ダイ・パッケージ。
【請求項５２】
前記第１の半導体ダイが、ドライバＩＣを備え、前記第２の半導体ダイが、パワー・トランジスタを含む請求項５１に記載の半導体ダイ・パッケージ。
【請求項５３】
さらに、前記基板に取り付けられた第３の半導体ダイを備える請求項５１に記載の半導体ダイ・パッケージ。
【請求項５４】
さらに、第１及び第２の半導体ダイを封入する封入材料を備える請求項５１に記載の半導体ダイ・パッケージ。
【請求項５５】
前記リードフレーム構造が、銅を含む請求項５１に記載の半導体ダイ・パッケージ。
【請求項５６】
前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる請求項５１に記載の半導体ダイ・パッケージ。
【請求項５７】
前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になり、前記リードフレーム構造が、銅を含む請求項５１に記載の半導体ダイ・パッケージ。
【請求項５８】
前記ダイの少なくとも１つが、垂直型デバイスを備える請求項５１に記載の半導体ダイ・パッケージ。
【請求項５９】
前記ダイの少なくとも１つが、パワーＭＯＳＦＥＴを備える請求項５１に記載の半導体ダイ・パッケージ。
【請求項６０】
前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む請求項５１に記載の半導体ダイ・パッケージ。
【請求項６１】
半導体ダイ・パッケージ用の基板を製造するための方法であって、
第１のリードフレーム構造と第２のリードフレーム構造とを得るステップと、
接着層を使用して前記第１及び第２のリードフレーム構造を一体に取り付けるステップと、
前記第１のリードフレーム構造、前記第２のリードフレーム構造、又は前記接着層に成形材料を塗布するステップと
を含む方法。
【請求項６２】
前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップが、前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップを含む請求項６１に記載の方法。
【請求項６３】
前記第１のリードフレーム構造が、部分的にエッチングされ、前記第２のリードフレーム構造が、部分的にエッチングされる請求項６１に記載の方法。
【請求項６４】
前記接着層が、ポリマー・フィルムの形態である請求項６１に記載の方法。
【請求項６５】
前記接着層が、ポリイミド・フィルムの形態である請求項６１に記載の方法。
【請求項６６】
前記第１のリードフレーム構造と前記第２のリードフレーム構造とが、前記接着層の両側に対称的に配設される請求項６１に記載の方法。
【請求項６７】
前記第１及び第２のリードフレーム構造が、キャビティを含み、前記第１及び第２のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第１及び第２のリードフレームの縁部が、前記成形材料で被覆される請求項６１に記載の方法。
【請求項６８】
前記基板内の前記成形材料が、前記第１のリードフレーム構造又は前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項６１に記載の方法。
【請求項６９】
前記基板内の前記成形材料が、前記第１のリードフレーム構造及び前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項６１に記載の方法。
【請求項７０】
前記第１及び第２のリードフレーム構造が、銅を備える請求項６１に記載の方法。
【請求項７１】
半導体ダイ・パッケージ用の基板であって、
第１のリードフレーム構造と、
第２のリードフレーム構造と、
前記第１及び第２のリードフレーム構造を一体に接着する接着層と、
前記第１のリードフレーム構造、前記第２のリードフレーム構造、又は前記接着層の上の成形材料と
を備える基板。
【請求項７２】
前記成形材料が、前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層の上にある請求項７１に記載の基板。
【請求項７３】
前記第１のリードフレーム構造が、部分的にエッチングされ、前記第２のリードフレーム構造が、部分的にエッチングされる請求項７１に記載の基板。
【請求項７４】
前記接着層が、ポリマー・フィルムの形態である請求項７１に記載の基板。
【請求項７５】
前記第１及び第２のリードフレーム構造が、銅を備える請求項７１に記載の基板。
【請求項７６】
前記接着層が、ポリイミド・フィルムの形態である請求項７１に記載の基板。
【請求項７７】
前記基板内の前記成形材料が、前記第１のリードフレーム構造又は前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項７１に記載の基板。
【請求項７８】
前記第１及び第２のリードフレーム構造が、キャビティを含み、前記第１及び第２のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第１及び第２のリードフレームの縁部が、前記成形材料で被覆される請求項７１に記載の基板。
【請求項７９】
前記基板内の前記成形材料が、前記第１のリードフレーム構造及び前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する請求項７１に記載の基板。
【請求項８０】
前記第１のリードフレーム構造と前記第２のリードフレーム構造とが、前記接着層の両側に対称的に配設される請求項７１に記載の基板。
【請求項８１】
半導体ダイ・パッケージを形成する方法であって、
リードフレーム構造と成形材料とを備えるプリモールド基板を得るステップであって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるステップと、
リード線を含むフレーム構造に前記基板を取り付けるステップと、
前記基板にダイを取り付けるステップと
を含む方法。
【請求項８２】
前記リードフレーム構造が、銅を備える請求項８１に記載の方法。
【請求項８３】
さらに、前記取り付けられた基板の周りに成形材料を形成するステップと、前記リード線を前記フレーム構造から離すステップとを含む請求項８１に記載の方法。
【請求項８４】
さらに、前記フレーム構造に前記基板を取り付ける前又は後に、前記基板に複数のダイを取り付けるステップを含む請求項８１に記載の方法。
【請求項８５】
前記基板が前記フレーム構造に取り付けられた後、前記基板が、前記フレーム構造の主要部分に関してダウンセットされる請求項８１に記載の方法。
【請求項８６】
リードフレーム構造と成形材料とを備えるプリモールド基板であって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるプリモールド基板と、
前記プリモールド基板上の半導体ダイと、
前記プリモールド基板に取り付けられたリード線と
を備え、前記リード線が、前記プリモールド基板とは別個に形成される
半導体ダイ・パッケージ。
【請求項８７】
前記リードフレーム構造が、銅を備える請求項８６に記載の半導体ダイ・パッケージ。
【請求項８８】
前記成形材料が、前記リードフレーム構造の両面と実質的に同一平面にある両面を有する請求項８６に記載の半導体ダイ・パッケージ。
【請求項８９】
前記リード線が、はんだ又は溶接によってプリモールド基板に取り付けられる請求項８６に記載の半導体ダイ・パッケージ。
【請求項９０】
前記半導体ダイが、垂直型デバイスを備える請求項８６に記載の半導体ダイ・パッケージ。
【請求項９１】
導電ダイ取付け表面を備える基板を得るステップと、
前記基板へのハイサイド・トランジスタ入力を含むハイサイド・トランジスタを取り付けるステップであって、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと、
前記基板へのローサイド・トランジスタ出力を含むローサイド・トランジスタを取り付けるステップであって、前記ローサイド・トランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと
を含む方法。
【請求項９２】
さらに、ハイサイド・トランジスタ及びローサイド・トランジスタの周りに形成される封入材料を形成するステップを含む請求項９１に記載の方法。
【請求項９３】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ハイサイド・トランジスタ入力が、ハイサイド・トランジスタ・ソース接続である請求項９１に記載の方法。
【請求項９４】
前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である請求項９１に記載の方法。
【請求項９５】
前記ハイサイド・トランジスタが、第１のダイ内にあり、前記ローサイド・トランジスタが、第２のダイ内にある請求項９１に記載の方法。
【請求項９６】
さらに、前記基板上に実装される制御装置チップを実装するステップを含む請求項９１に記載の方法。
【請求項９７】
前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える請求項９１に記載の方法。
【請求項９８】
前記導電ダイ取付け表面が、リードフレームの一部である請求項９１に記載の方法。
【請求項９９】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイド・トランジスタが、どちらもパワーＭＯＳＦＥＴである請求項９１に記載の方法。
【請求項１００】
さらに、前記基板に制御装置チップを取り付けるステップを含み、前記導電ダイ取付け表面が、リードフレーム構造の一部である請求項９１に記載の方法。
【請求項１０１】
導電ダイ取付け表面を備える基板と、
ハイサイド・トランジスタ入力を含むハイサイド・トランジスタであって、前記ハイサイド・トランジスタ入力が前記導電ダイ取付け表面に結合されるハイサイド・トランジスタと、
ローサイド・トランジスタ出力を含むローサイド・トランジスタであって、前記ローサイド・トランジスタ入力が前記導電ダイ取付け表面に結合されるローサイド・トランジスタと
を備える半導体デバイス・パッケージ。
【請求項１０２】
さらに、
前記ハイサイド・トランジスタ及び前記ローサイド・トランジスタの周りに形成された封入材料
を備える請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０３】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ハイサイド・トランジスタ入力が、ハイサイド・トランジスタ・ソース接続である請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０４】
前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０５】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０６】
さらに、前記基板上に実装される制御装置チップを備える請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０７】
前記導電ダイ取付け表面が、リードフレームの一部である請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０８】
前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１０９】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備える請求項１０１に記載の半導体ダイ・パッケージ。
【請求項１１０】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイド・トランジスタが、どちらもパワーＭＯＳＦＥＴである請求項１０１に記載の半導体ダイ・パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、以下の米国仮特許出願の非仮出願であり、以下の米国仮特許出願の利益を主張するものである。２００５年７月２２日出願の第６０／７０１７８１号、２００５年６月３０日出願の第６０／６９６３２０号、２００５年６月３０日出願の第６０／６９６０２７号、２００５年６月３０日出願の第６０／６９６３５０号、２００５年７月２２日出願の第６０／７０２０７６号、２００５年６月３０日出願の第６０／６９６３０５号、及び２００５年１２月２１日出願の第６０／７５３０４０号。これらの米国仮特許出願は、それらの全体を、本明細書においてあらゆる目的で参照として組み込む。
【背景技術】
【０００２】
様々な半導体ダイ・パッケージが知られている。
【０００３】
そのようなパッケージは有用であるが、それらを改良することができる。例えば、上述したパッケージの多くは、製造が難しく、且つ／又は製造に高い費用がかかる。
【０００４】
したがって、改良された半導体ダイ・パッケージ、半導体ダイ・パッケージを製造するための方法、そのようなダイ・パッケージの構成要素、及びそのような半導体ダイ・パッケージを使用する電気アセンブリを提供することが望まれる。そのような改良された半導体ダイ・パッケージは、望ましくは、製造にコストがあまりかからず、且つ／又はより良い機能を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施例は、半導体ダイ・パッケージ、半導体ダイ・パッケージを製造するための方法、及び半導体ダイ・パッケージを含む電気アセンブリを対象とする。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、リードフレーム構造と成形材料とを含むプリモールド基板を得るステップであって、リードフレーム構造が、第１の導電部分と、第２の導電部分と、第１の導電部分と第２の導電部分との間にある中間部分とを含むステップと、第１の導電部分を第２の導電部分から電気的に隔離するために中間部分を切断するステップと、半導体ダイを基板に取り付けるステップと、第１及び第２の導電部分を半導体ダイに電気的に結合するステップとを含む方法を対象とする。
【０００７】
本発明の別の実施例は、リードフレーム構造と成形材料とを含むプリモールド基板であって、リードフレーム構造が、第１の導電部分と、第２の導電部分と、第１の導電部分と第２の導電部分との間にあるキャビティとを含むプリモールド基板と、プリモールド基板上の半導体ダイと、半導体ダイを覆い、第１の導電部分と第２の導電部分との間にあるキャビティを充填する封入材料とを備える半導体ダイ・パッケージを対象とする。
【０００８】
本発明の別の実施例は、第１の表面と第２の表面とを含むプリモールド基板を得るステップであって、プリモールド基板が、リードフレーム構造と成形材料とを含み、リードフレーム構造が、パッド領域を備え、パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第２の表面と一致するステップと、少なくとも２つの半導体ダイをプリモールド基板の第１の表面に取り付けるステップとを含む方法を対象とする。
【０００９】
本発明の別の実施例は、第１の表面と第２の表面とを含むプリモールド基板と、プリモールド基板の第１の表面に結合された少なくとも２つの半導体ダイとを備え、プリモールド基板が、リードフレーム構造と成形材料とを含み、リードフレーム構造が、パッド領域を備え、パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第２の表面と一致する半導体ダイ・パッケージを対象とする。
【００１０】
本発明の別の実施例は、半導体ダイ・パッケージを形成するための方法であって、基板を形成するステップであって、（ｉ）少なくとも第１の成形ダイと第２の成形ダイとの間にリードフレーム構造を配置するステップ、（ｉｉ）リードフレーム構造を第１及び第２の成形ダイと接触させるステップ、及び（ｉｉｉ）リードフレーム構造の周りに成形材料を形成するステップを含むステップと、半導体ダイを基板に取り付けるステップと、半導体ダイを封入材料内に封入するステップとを含む方法を対象とする。
【００１１】
本発明の別の実施例は、基板と、基板上の半導体ダイとを備える半導体ダイ・パッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、基板が、少なくとも１つの凹部構造を形成する半導体ダイ・パッケージを対象とする。
【００１２】
本発明の別の実施例は、リードフレーム構造と成形材料とを含む基板を得るステップであって、成形材料とリードフレーム構造との表面が、実質的に同一平面にあり、基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含むステップと、第１の半導体ダイを第１のダイ取付け領域に取り付けるステップと、第２の半導体ダイを第２のダイ取付け領域に取り付けるステップとを含む方法を対象とする。
【００１３】
本発明の別の実施例は、リードフレーム構造と成形材料とを含む基板であって、成形材料とリードフレーム構造との表面が、実質的に同一平面にあり、基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含む基板と、第１のダイ取付け領域上の第１の半導体ダイと、第２のダイ取付け領域上の第２の半導体ダイとを備える半導体ダイ・パッケージを対象とする。
【００１４】
本発明の別の実施例は、半導体ダイ・パッケージ用の基板を製造するための方法であって、第１のリードフレーム構造と第２のリードフレーム構造とを得るステップと、接着層を使用して第１及び第２のリードフレーム構造を一体に取り付けるステップと、第１のリードフレーム構造、第２のリードフレーム構造、又は接着層に成形材料を塗布するステップとを含む方法を対象とする。
【００１５】
本発明の別の実施例は、リードフレーム構造と成形材料とを備えるプリモールド基板であって、リードフレーム構造の外面と成形材料の外面とが実質的に同一平面にあるプリモールド基板と、プリモールド基板上の半導体ダイと、プリモールド基板に取り付けられたリード線とを備え、リード線が、プリモールド基板とは別個に形成される半導体ダイ・パッケージを対象とする。
【００１６】
本発明の別の実施例は、導電ダイ取付け表面を備える基板を得るステップと、基板へのハイサイド・トランジスタ入力を含むハイサイド・トランジスタを取り付けるステップであって、ハイサイド・トランジスタ入力が、導電ダイ取付け表面に結合されるステップと、基板へのローサイド・トランジスタ出力を含むローサイド・トランジスタを取り付けるステップであって、ローサイド・トランジスタ入力が、導電ダイ取付け表面に結合されるステップとを含む方法を対象とする。
【００１７】
本発明の別の実施例は、導電ダイ取付け表面を備える基板と、ハイサイド・トランジスタ入力を含むハイサイド・トランジスタであって、ハイサイド・トランジスタ入力が導電ダイ取付け表面に結合されるハイサイド・トランジスタと、ローサイド・トランジスタ出力を含むローサイド・トランジスタであって、ローサイド・トランジスタ入力が導電ダイ取付け表面に結合されるローサイド・トランジスタとを備える半導体デバイス・パッケージを対象とする。
【００１８】
また、本明細書は下記の発明も開示している。
【００１９】
リードフレーム構造と成形材料とを含むプリモールド基板を得るステップであって、前記リードフレーム構造が、第１の導電部分と、第２の導電部分と、前記第１の導電部分と前記第２の導電部分との間にある中間部分とを含むステップと、
前記第１の導電部分を前記第２の導電部分から電気的に隔離するために前記中間部分を切断するステップと、
半導体ダイを前記基板に取り付けるステップと、
前記第１及び第２の導電部分を前記半導体ダイに電気的に結合するステップと
を含む方法。
【００２０】
前記中間部分が、エッチング・プロセスを使用して形成される、方法。
【００２１】
前記第１及び第２の導電部分の表面が、前記成形材料の外面と実質的に同一平面にある、方法。
【００２２】
前記第１の導電部分及び前記第２の導電部分を前記半導体ダイに電気的に結合するステップが、前記第１の導電部分を前記半導体ダイにワイヤ結合するステップと、前記第２の導電部分を前記半導体ダイにワイヤ結合するステップとを含む、方法。
【００２３】
切断するステップが、ソー、レーザ、又はウォーター・ジェットを使用して前記中間部分を切断するステップを含む、方法。
【００２４】
さらに、前記ダイを前記半導体基板に取り付けた後、封入材料を使用して前記半導体ダイを封入するステップを含み、前記封入材料が、前記第１の導電部分と前記第２の導電部分との間の領域を充填する、方法。
【００２５】
前記プリモールド基板が、プリモールド基板のアレイ内にある、方法。
【００２６】
前記導電部分が、前記成形材料を越えて延在しない、方法。
【００２７】
前記取り付けられた半導体ダイが、前記第１の導電部分の少なくとも一部分と重なる、方法。
【００２８】
前記リードフレーム構造が、さらに、複数の第１の導電部分によって画定される領域の内側に導電性の中央部分を備える、方法。
【００２９】
リードフレーム構造と成形材料とを含むプリモールド基板であって、前記リードフレーム構造が、第１の導電部分と、第２の導電部分と、前記第１の導電部分と前記第２の導電部分との間にあるキャビティとを含むプリモールド基板と、
プリモールド基板上の半導体ダイと、
前記半導体ダイを覆い、前記第１の導電部分と前記第２の導電部分との間にある前記キャビティを充填する封入材料と
を備える半導体ダイ・パッケージ。
【００３０】
前記半導体ダイが、パワーＭＯＳＦＥＴを備える、半導体ダイ・パッケージ。
【００３１】
前記半導体ダイが、垂直型デバイスを備える、半導体ダイ・パッケージ。
【００３２】
前記半導体ダイが、前記基板の遠位にある第１の表面と、前記基板の近位にある第２の表面とを有し、前記パッケージが、さらに、前記ダイの前記第１の表面を前記基板に結合するワイヤボンドを含む、半導体ダイ・パッケージ。
【００３３】
前記半導体ダイが、前記基板の絶縁部分の真上にある、半導体ダイ・パッケージ。
【００３４】
前記封入材料から横方向に延在するリード線を有さない、半導体ダイ・パッケージ。
【００３５】
前記キャビティが、切断によって形成された、半導体ダイ・パッケージ。
【００３６】
前記キャビティが、ソー、レーザ、又はウォーター・ジェットを使用して切断することによって形成された、半導体ダイ・パッケージ。
【００３７】
前記取り付けられた半導体ダイが、前記第１の導電部分の少なくとも一部分と重なる、半導体ダイ・パッケージ。
【００３８】
前記リードフレーム構造が、さらに、複数の第１の導電部分によって画定される領域の内側に導電性の中央部分を備える、半導体ダイ・パッケージ。
【００３９】
第１の表面と第２の表面とを含むプリモールド基板を得るステップであって、前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第２の表面と一致するステップと、
少なくとも２つの半導体ダイをプリモールド基板の前記第１の表面に取り付けるステップと
を含む方法。
【００４０】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある、方法。
【００４１】
前記少なくとも２つの半導体ダイが、はんだを使用して取り付けられる、方法。
【００４２】
前記少なくとも２つの半導体ダイが、接着剤を使用して取り付けられる、方法。
【００４３】
前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第１の表面と一致し、前記ダイの少なくとも１つが、前記ダイ取付け領域上にある、方法。
【００４４】
前記リードフレーム構造が、銅を備える、方法。
【００４５】
前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない、方法。
【００４６】
前記半導体ダイの少なくとも１つが、垂直型デバイスを備える、方法。
【００４７】
前記ダイの少なくとも１つが、垂直型ＭＯＳＦＥＴを備える、方法。
【００４８】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む、方法。
【００４９】
第１の表面と第２の表面とを含むプリモールド基板と、
プリモールド基板の前記第１の表面に結合された少なくとも２つの半導体ダイと
を備え、
前記プリモールド基板が、リードフレーム構造と成形材料とを含み、前記リードフレーム構造が、パッド領域を備え、前記パッド領域の外面と前記成形材料の外面とが、実質的に同一平面にあり、前記プリモールド基板の前記第２の表面と一致する
半導体ダイ・パッケージ。
【００５０】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にある、半導体ダイ・パッケージ。
【００５１】
前記少なくとも２つの半導体ダイが、はんだを使用して取り付けられる、半導体ダイ・パッケージ。
【００５２】
前記少なくとも２つの半導体ダイが、接着剤を使用して前記基板に取り付けられる、半導体ダイ・パッケージ。
【００５３】
前記リードフレーム構造が、ダイ取付け領域を含み、前記ダイ取付け領域が、前記基板の前記第１の表面と一致し、前記ダイの少なくとも１つが、前記ダイ取付け領域上にある、半導体ダイ・パッケージ。
【００５４】
前記リードフレーム構造が、銅を備える、半導体ダイ・パッケージ。
【００５５】
前記基板が、前記成形材料を越えて横方向に延在するリード線を有さない、半導体ダイ・パッケージ。
【００５６】
前記半導体ダイの少なくとも１つが、垂直型デバイスを備える、半導体ダイ・パッケージ。
【００５７】
前記ダイの少なくとも１つが、垂直型ＭＯＳＦＥＴを備える、半導体ダイ・パッケージ。
【００５８】
前記リードフレーム構造が、複数の導電領域を含み、前記複数の導電領域が、前記基板の縁部領域にあり、前記方法が、さらに、前記ダイを前記導電領域にワイヤ結合するステップを含む、半導体ダイ・パッケージ。
【００５９】
半導体ダイ・パッケージを形成するための方法であって、
基板を形成するステップであって、（ｉ）少なくとも第１の成形ダイと第２の成形ダイとの間にリードフレーム構造を配置するステップ、（ｉｉ）前記リードフレーム構造を前記第１及び第２の成形ダイと接触させるステップ、及び（ｉｉｉ）前記リードフレーム構造の周りに成形材料を形成するステップを含むステップと、
半導体ダイを前記基板に取り付けるステップと、
前記半導体ダイを封入材料内に封入するステップと
を含む方法。
【００６０】
前記半導体ダイが、接着剤を使用して前記基板に取り付けられる、方法。
【００６１】
前記半導体ダイが、パワーＭＯＳＦＥＴを備える、方法。
【００６２】
前記形成された基板が、前記基板の両側に２つの凹部構造を含む、方法。
【００６３】
前記成形材料が、前記リードフレーム構造の厚さに等しい厚さを有する、方法。
【００６４】
前記形成された基板が、前記基板の片側に１つの凹部構造を含む、方法。
【００６５】
前記リードフレーム構造が、リードフレーム構造のアレイ内にあり、前記方法が、さらに、封入するステップの後に、
個々のダイ・パッケージを形成するためにアレイ内の前記リードフレーム構造を分離するステップ
を含む、方法。
【００６６】
前記リードフレーム構造が、銅を備える、方法。
【００６７】
さらに、前記半導体ダイを前記リードフレーム構造内のリード線に結合するワイヤボンドを形成するステップを含む、方法。
【００６８】
封入するステップの後に形成された半導体ダイ・パッケージが、前記封入材料を越えて延在するリード線を有さない、方法。
【００６９】
基板と、
前記基板上の半導体ダイと
を備える半導体ダイ・パッケージであって、基板を形成するステップが、リードフレーム構造と成形材料とを備え、前記基板が、少なくとも１つの凹部構造を形成する
半導体ダイ・パッケージ。
【００７０】
さらに、前記半導体ダイの上に封入材料を備える、半導体ダイ・パッケージ。
【００７１】
さらに、前記半導体ダイと前記基板内の前記リードフレーム構造との間に形成されたワイヤボンドを備える、半導体ダイ・パッケージ。
【００７２】
前記基板が、前記基板の両側にある２つの凹部構造を有する、半導体ダイ・パッケージ。
【００７３】
前記凹部構造が、前記成形材料の高くなった壁と、前記リードフレーム構造の表面とによって形成される、半導体ダイ・パッケージ。
【００７４】
前記半導体ダイが、パワー・トランジスタを備える、半導体ダイ・パッケージ。
【００７５】
前記半導体ダイが、パワーＭＯＳＦＥＴを備える、半導体ダイ・パッケージ。
【００７６】
前記リードフレーム構造が、銅を備える、半導体ダイ・パッケージ。
【００７７】
前記半導体ダイが、第１の半導体ダイであり、前記半導体ダイ・パッケージが、さらに、前記基板上に第２の半導体ダイを備える、半導体ダイ・パッケージ。
【００７８】
さらに、前記半導体ダイの上に封入材料を備え、前記リードフレーム構造のリード線が、前記封入材料を越えて延在しない、半導体ダイ・パッケージ。
【００７９】
リードフレーム構造と成形材料とを含む基板を得るステップであって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含むステップと、
第１の半導体ダイを前記第１のダイ取付け領域に取り付けるステップと、
第２の半導体ダイを前記第２のダイ取付け領域に取り付けるステップと
を含む方法。
【００８０】
前記第１の半導体ダイが、ドライバＩＣを備え、前記第２の半導体ダイが、パワー・トランジスタを含む、方法。
【００８１】
さらに、第３の半導体ダイを前記基板に取り付けるステップを含む、方法。
【００８２】
封入材料を使用して前記第１及び第２の半導体ダイを封入するステップを含む、方法。
【００８３】
前記リードフレーム構造が、銅を含む、方法。
【００８４】
さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、方法。
【００８５】
さらに、前記基板を形成するステップを含み、前記基板を形成するステップが、前記リードフレーム構造を部分的にエッチングするステップと、前記リードフレーム構造の非エッチング表面をテープで覆うステップと、次いで、前記リードフレーム構造の周りに前記成形材料を成形するステップとを含み、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、方法。
【００８６】
前記ダイの少なくとも１つが、垂直型デバイスを備える、方法。
【００８７】
前記ダイの少なくとも１つが、パワーＭＯＳＦＥＴを備える、方法。
【００８８】
前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む、方法。
【００８９】
リードフレーム構造と成形材料とを含む基板であって、前記成形材料と前記リードフレーム構造との表面が、実質的に同一平面にあり、前記基板が、第１のダイ取付け領域と第２のダイ取付け領域とを含む基板と、
前記第１のダイ取付け領域上の第１の半導体ダイと、
前記第２のダイ取付け領域上の第２の半導体ダイと
を備える半導体ダイ・パッケージ。
【００９０】
前記第１の半導体ダイが、ドライバＩＣを備え、前記第２の半導体ダイが、パワー・トランジスタを含む、半導体ダイ・パッケージ。
【００９１】
さらに、前記基板に取り付けられた第３の半導体ダイを備える、半導体ダイ・パッケージ。
【００９２】
さらに、第１及び第２の半導体ダイを封入する封入材料を備える、半導体ダイ・パッケージ。
【００９３】
前記リードフレーム構造が、銅を含む、半導体ダイ・パッケージ。
【００９４】
前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になる、半導体ダイ・パッケージ。
【００９５】
前記基板が、部分的にエッチングされた基板を含み、前記成形材料が、前記リードフレーム構造の周りに配設され、非エッチング表面が、前記成形された成形材料の外面と実質的に同一平面になり、前記リードフレーム構造が、銅を含む、半導体ダイ・パッケージ。
【００９６】
前記ダイの少なくとも１つが、垂直型デバイスを備える、半導体ダイ・パッケージ。
【００９７】
前記ダイの少なくとも１つが、パワーＭＯＳＦＥＴを備える、半導体ダイ・パッケージ。
【００９８】
前記リードフレーム構造が、前記基板内の前記成形材料の側部外面を越えて横方向に延在する複数のリード線を含む、半導体ダイ・パッケージ。
【００９９】
半導体ダイ・パッケージ用の基板を製造するための方法であって、
第１のリードフレーム構造と第２のリードフレーム構造とを得るステップと、
接着層を使用して前記第１及び第２のリードフレーム構造を一体に取り付けるステップと、
前記第１のリードフレーム構造、前記第２のリードフレーム構造、又は前記接着層に成形材料を塗布するステップと
を含む方法。
【０１００】
前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップが、前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層に前記成形材料を塗布するステップを含む、方法。
【０１０１】
前記第１のリードフレーム構造が、部分的にエッチングされ、前記第２のリードフレーム構造が、部分的にエッチングされる、方法。
【０１０２】
前記接着層が、ポリマー・フィルムの形態である、方法。
【０１０３】
前記接着層が、ポリイミド・フィルムの形態である、方法。
【０１０４】
前記第１のリードフレーム構造と前記第２のリードフレーム構造とが、前記接着層の両側に対称的に配設される、方法。
【０１０５】
前記第１及び第２のリードフレーム構造が、キャビティを含み、前記第１及び第２のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第１及び第２のリードフレームの縁部が、前記成形材料で被覆される、方法。
【０１０６】
前記基板内の前記成形材料が、前記第１のリードフレーム構造又は前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する、方法。
【０１０７】
前記基板内の前記成形材料が、前記第１のリードフレーム構造及び前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する、方法。
【０１０８】
前記第１及び第２のリードフレーム構造が、銅を備える、方法。
【０１０９】
半導体ダイ・パッケージ用の基板であって、
第１のリードフレーム構造と、
第２のリードフレーム構造と、
前記第１及び第２のリードフレーム構造を一体に接着する接着層と、
前記第１のリードフレーム構造、前記第２のリードフレーム構造、又は前記接着層の上の成形材料と
を備える基板。
【０１１０】
前記成形材料が、前記第１のリードフレーム構造、前記第２のリードフレーム構造、及び前記接着層の上にある、基板。
【０１１１】
前記第１のリードフレーム構造が、部分的にエッチングされ、前記第２のリードフレーム構造が、部分的にエッチングされる、基板。
【０１１２】
前記接着層が、ポリマー・フィルムの形態である、基板。
【０１１３】
前記第１及び第２のリードフレーム構造が、銅を備える、基板。
【０１１４】
前記接着層が、ポリイミド・フィルムの形態である、基板。
【０１１５】
前記基板内の前記成形材料が、前記第１のリードフレーム構造又は前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する、基板。
【０１１６】
前記第１及び第２のリードフレーム構造が、キャビティを含み、前記第１及び第２のリードフレーム構造内の前記キャビティが、前記成形材料で充填され、前記第１及び第２のリードフレームの縁部が、前記成形材料で被覆される、基板。
【０１１７】
前記基板内の前記成形材料が、前記第１のリードフレーム構造及び前記第２のリードフレーム構造の外面と実質的に同一平面にある外面を有する、基板。
【０１１８】
前記第１のリードフレーム構造と前記第２のリードフレーム構造とが、前記接着層の両側に対称的に配設される、基板。
【０１１９】
半導体ダイ・パッケージを形成する方法であって、
リードフレーム構造と成形材料とを備えるプリモールド基板を得るステップであって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるステップと、
リード線を含むフレーム構造に前記基板を取り付けるステップと、
前記基板にダイを取り付けるステップと
を含む方法。
【０１２０】
前記リードフレーム構造が、銅を備える、方法。
【０１２１】
さらに、前記取り付けられた基板の周りに成形材料を形成するステップと、前記リード線を前記フレーム構造から離すステップとを含む、方法。
【０１２２】
さらに、前記フレーム構造に前記基板を取り付ける前又は後に、前記基板に複数のダイを取り付けるステップを含む、方法。
【０１２３】
前記基板が前記フレーム構造に取り付けられた後、前記基板が、前記フレーム構造の主要部分に関してダウンセットされる、方法。
【０１２４】
リードフレーム構造と成形材料とを備えるプリモールド基板であって、前記リードフレーム構造の外面と前記成形材料の外面とが実質的に同一平面にあるプリモールド基板と、
前記プリモールド基板上の半導体ダイと、
前記プリモールド基板に取り付けられたリード線と
を備え、前記リード線が、前記プリモールド基板とは別個に形成される
半導体ダイ・パッケージ。
【０１２５】
前記リードフレーム構造が、銅を備える、半導体ダイ・パッケージ。
【０１２６】
前記成形材料が、前記リードフレーム構造の両面と実質的に同一平面にある両面を有する、半導体ダイ・パッケージ。
【０１２７】
前記リード線が、はんだ又は溶接によってプリモールド基板に取り付けられる、半導体ダイ・パッケージ。
【０１２８】
前記半導体ダイが、垂直型デバイスを備える、半導体ダイ・パッケージ。
【０１２９】
導電ダイ取付け表面を備える基板を得るステップと、
前記基板へのハイサイド・トランジスタ入力を含むハイサイド・トランジスタを取り付けるステップであって、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと、
前記基板へのローサイド・トランジスタ出力を含むローサイド・トランジスタを取り付けるステップであって、前記ローサイド・トランジスタ入力が、前記導電ダイ取付け表面に結合されるステップと
を含む方法。
【０１３０】
さらに、ハイサイド・トランジスタ及びローサイド・トランジスタの周りに形成される封入材料を形成するステップを含む、方法。
【０１３１】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ハイサイド・トランジスタ入力が、ハイサイド・トランジスタ・ソース接続である、方法。
【０１３２】
前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である、方法。
【０１３３】
前記ハイサイド・トランジスタが、第１のダイ内にあり、前記ローサイド・トランジスタが、第２のダイ内にある、方法。
【０１３４】
さらに、前記基板上に実装される制御装置チップを実装するステップを含む、方法。
【０１３５】
前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える、方法。
【０１３６】
前記導電ダイ取付け表面が、リードフレームの一部である、方法。
【０１３７】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイド・トランジスタが、どちらもパワーＭＯＳＦＥＴである、方法。
【０１３８】
さらに、前記基板に制御装置チップを取り付けるステップを含み、前記導電ダイ取付け表面が、リードフレーム構造の一部である、方法。
【０１３９】
導電ダイ取付け表面を備える基板と、
ハイサイド・トランジスタ入力を含むハイサイド・トランジスタであって、前記ハイサイド・トランジスタ入力が前記導電ダイ取付け表面に結合されるハイサイド・トランジスタと、
ローサイド・トランジスタ出力を含むローサイド・トランジスタであって、前記ローサイド・トランジスタ入力が前記導電ダイ取付け表面に結合されるローサイド・トランジスタと
を備える半導体デバイス・パッケージ。
【０１４０】
さらに、
前記ハイサイド・トランジスタ及び前記ローサイド・トランジスタの周りに形成された封入材料
を備える、半導体ダイ・パッケージ。
【０１４１】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ハイサイド・トランジスタ入力が、ハイサイド・トランジスタ・ソース接続である、半導体ダイ・パッケージ。
【０１４２】
前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である、半導体ダイ・パッケージ。
【０１４３】
前記ハイサイド・トランジスタが、ハイサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタが、ローサイドＭＯＳＦＥＴであり、前記ローサイド・トランジスタ出力が、ローサイド・トランジスタ・ドレイン接続である、半導体ダイ・パッケージ。
【０１４４】
さらに、前記基板上に実装される制御装置チップを備える、半導体ダイ・パッケージ。
【０１４５】
前記導電ダイ取付け表面が、リードフレームの一部である、半導体ダイ・パッケージ。
【０１４６】
前記基板が、前記導電ダイ取付け表面と実質的に同一平面にある外面を有する成形材料を備える、半導体ダイ・パッケージ。
【０１４７】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備える、半導体ダイ・パッケージ。
【０１４８】
前記ハイサイド・トランジスタが、ハイサイド・トランジスタ出力を有し、前記ハイサイド・トランジスタ出力が、前記導電ダイ取付け表面の遠位にあり、前記ハイサイド・トランジスタ入力が、前記導電ダイ取付け表面の近位にあり、前記パッケージが、さらに、前記ハイサイド・トランジスタ出力を外部リード線に結合するクリップ又はワイヤボンドを備え、前記ハイ及びローサイド・トランジスタが、どちらもパワーＭＯＳＦＥＴである、半導体ダイ・パッケージ。
【図面の簡単な説明】
【０１４９】
【図１Ａ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｂ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｃ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｄ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｅ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｆ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｇ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｈ】本発明の実施例による半導体ダイ・パッケージの形成中の構成要素の断面図である。
【図１Ｉ】本発明の実施例による半導体ダイ・パッケージの底面図である。
【図１Ｊ】製造中の基板のアセンブリの上面図である。
【図１Ｋ】参照溝を含むレールの側断面図である。
【図１Ｌ】切断線を有する基板の上面図である。
【図２Ａ】本発明の実施例による別の半導体ダイ・パッケージの底面図である。
【図２Ｂ】図２Ａに示される半導体ダイ・パッケージの側断面図である。
【図２Ｃ】本発明の実施例によるリードフレーム構造の底面図である。
【図２Ｄ】本発明の別の実施例による半導体ダイ・パッケージの底面図である。
【図２Ｅ】本発明の別の実施例による別の半導体ダイ・パッケージの側断面図である。
【図３Ａ】組み立てられたときの半導体ダイ・パッケージの上面図である。
【図３Ｂ】組み立てられたときの半導体ダイ・パッケージの上面図である。
【図３Ｃ】組み立てられたときの半導体ダイ・パッケージの上面図である。
【図３Ｄ】半導体ダイ・パッケージの底面図である。
【図３Ｅ】本発明の実施例による基板の側断面図である。
【図４Ａ】本発明の実施例による別の半導体ダイ・パッケージの上面図である。
【図４Ｂ】本発明の実施例による別の半導体ダイ・パッケージの上面図である。
【図４Ｃ】本発明の実施例による別の半導体ダイ・パッケージの上面図である。
【図４Ｄ】本発明の実施例による基板の底面図である。
【図４Ｅ】本発明の実施例による基板の側断面図である。
【図５】リードフレーム構造アレイの斜視図である。
【図６Ａ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｂ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｃ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｄ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｅ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｆ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｇ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｈ】形成されるときのダイ・パッケージの斜視図である。
【図６Ｉ】形成されるときのダイ・パッケージの斜視図である。
【図７Ａ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図７Ｂ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図７Ｃ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図７Ｄ】図７Ａ〜７Ｃに示されるプロセスを使用して形成される半導体ダイ・パッケージの斜視図である。
【図８Ａ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図８Ｂ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図８Ｃ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図８Ｄ】形成されるときの別の半導体ダイ・パッケージの側断面図である。
【図８Ｅ】図８Ａ〜８Ｄに示されるプロセスを使用して形成される半導体ダイ・パッケージの斜視図である。
【図９Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図９Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図９Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図９Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図９Ｅ】本発明の実施例による別の半導体ダイ・パッケージの斜視図である。
【図１０Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１０Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１０Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１０Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１０Ｅ】本発明の実施例による別の半導体ダイ・パッケージの斜視図である。
【図１１Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１１Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１１Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１１Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１１Ｅ】半導体ダイ・パッケージの底面斜視図である。
【図１２Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１２Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１２Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１２Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１２Ｅ】図１２Ｄに示される半導体ダイ・パッケージの底面斜視図である。
【図１３Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１３Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１３Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１３Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１３Ｅ】図１３Ｄに示される半導体ダイ・パッケージの底面斜視図である。
【図１４Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１４Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１４Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１４Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１４Ｅ】図１４Ｄに示される半導体ダイ・パッケージの斜視図である。
【図１５Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１５Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１５Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１５Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１５Ｅ】図１５Ｄに示される半導体ダイ・パッケージの底面斜視図である。
【図１６Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１６Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１６Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１６Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１６Ｅ】図１６Ｄに示される半導体ダイ・パッケージの底面斜視図である。
【図１７Ａ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１７Ｂ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１７Ｃ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１７Ｄ】形成されるときの別の半導体ダイ・パッケージの断面図である。
【図１７Ｅ】図１７Ｄに示される半導体ダイ・パッケージの底面斜視図である。
【図１８Ａ−１】リードフレーム構造の底面斜視図である。
【図１８Ａ−２】部分的にエッチングされたリードフレーム構造の上面斜視図である。
【図１８Ｂ−１】プリモールド基板の底面斜視図である。
【図１８Ｂ−２】プリモールド基板の上面斜視図である。
【図１８Ｃ】半導体ダイが上に実装されたプリモールド基板の上面斜視図である。
【図１８Ｄ】プリモールド基板を含む半導体ダイ・パッケージの上面斜視図である。
【図１９Ａ】上に実装された半導体ダイを含むプリモールド・リードフレーム基板の上面斜視図である。
【図１９Ｂ】図１８Ａのプリモールド・リードフレーム基板の底面斜視図である。
【図２０Ａ】本発明の実施例によるプリモールド基板の上面図である。
【図２０Ｂ】本発明の実施例によるプリモールド基板の上面斜視図である。
【図２０Ｃ】本発明の実施例によるプリモールド基板の側断面図である。
【図２０Ｄ】本発明の実施例によるプリモールド基板の底面斜視図である。
【図２０Ｅ】本発明の実施例によるプリモールド基板の上面図である。
【図２０Ｆ】本発明の実施例によるプリモールド基板の側断面図である。
【図２０Ｇ】本発明の実施例によるプリモールド基板の上面斜視図である。
【図２０Ｈ】本発明の実施例によるプリモールド基板の底面斜視図である。
【図２１Ａ】フレーム構造の上面斜視図である。
【図２１Ｂ】本発明の実施例によるプリモールド基板の斜視図である。
【図２１Ｃ】本発明の実施例によるプリモールド基板の斜視図である。
【図２１Ｄ】フレーム内に実装されるプリモールド基板の上面斜視図である。半導体ダイが、プリモールド基板上に実装される。
【図２１Ｅ】フレーム内に実装されるプリモールド基板の上面斜視図である。半導体ダイが、プリモールド基板上に実装される。
【図２１Ｆ】フレーム内に実装されるプリモールド基板の底面斜視図である。
【図２１Ｇ】フレームに実装されるプリモールド基板の側面図である。
【図２２Ａ】本発明の実施例による成形ダイ・パッケージの側断面図である。
【図２２Ｂ】本発明の実施例による成形ダイ・パッケージの後面斜視図である。
【図２２Ｃ】本発明の実施例による成形ダイ・パッケージの上面図である。
【図２２Ｄ】本発明の実施例による成形ダイ・パッケージの前面斜視図である。
【図２３】図２４Ｃに示されるパッケージに対応する同期バック・コンバータに関する回路図である。
【図２４Ａ】本発明の実施例による半導体ダイ・パッケージの側面図である。
【図２４Ｂ】本発明の実施例による半導体ダイ・パッケージの上面図である。
【図２４Ｃ】本発明の実施例による半導体ダイ・パッケージの斜視図である。
【図２４Ｄ】リードフレーム構造の底面斜視図である。
【図２４Ｅ】本発明の実施例による半導体ダイ・パッケージの側面斜視図である。
【図２５】本発明の別の実施例の側面図である。この実施例では、成形材料が、リードフレーム内部に堆積され、チップをリードフレーム構造の導電領域から隔離する。
【０１５０】
本発明のこれら及びその他の実施例を、以下にさらに詳細に説明する。
【実施例】
【０１５１】
本発明の実施例は、半導体ダイ・パッケージ、及び半導体ダイ・パッケージを製造するための方法を対象とする。本発明の実施例による半導体ダイ・パッケージは、基板と、基板上に実装される半導体ダイとを含む。半導体ダイは、接着剤又は任意の他の適切な取付け材料を使用して基板に取り付けることができる。半導体ダイ・パッケージでは、半導体ダイの底面及び／又は上面が、基板の導電領域に電気的に結合されることがある。封入材料が、半導体ダイを封入することもある。以下にさらに詳細に説明するように、本発明の実施例による基板は、様々な実施例において様々な構成を有することができる。
【０１５２】
基板は、任意の適切な構成を有していてよい。しかし、本発明の好ましい実施例では、基板は、リードフレーム構造と成形材料とを含む。典型的には、リードフレーム構造の少なくとも１つの表面が、成形材料の外面と実質的に同一平面にある。いくつかの実施例では、リードフレーム構造の両方の反対向きの主面が、基板内の成形材料の反対向きの外面と実質的に同一平面にある。他の実施例では、リードフレーム構造の一方の主面のみが、成形材料の外面と実質的に同一平面にある。
【０１５３】
用語「リードフレーム構造」は、リードフレームに由来する構造を表すことができる。リードフレーム構造は、例えば、当技術分野で知られているスタンピング・プロセスによって形成することができる。また、例示のリードフレーム構造は、所定のパターンを形成するために連続する導電シートをエッチングすることによって形成することができる。したがって、本発明の実施例では、半導体ダイ・パッケージ内のリードフレーム構造は、連続的な金属構造、又は不連続の金属構造であってよい。
【０１５４】
本発明の実施例によるリードフレーム構造は、元来、タイ・バーによって一体に接続されたリードフレーム構造のアレイ内の多くのリードフレーム構造の１つであってよい。半導体ダイ・パッケージを製造するプロセス中、リードフレーム構造アレイは、個々のリードフレーム構造を互いから分離するために切断されることがある。この切断の結果、最終的な半導体ダイ・パッケージにおけるリードフレーム構造の部分（ソース・リード線及びゲート・リード線など）が、互いから電気的及び機械的に切り離されることがある。他の実施例では、本発明の実施例による半導体ダイ・パッケージを製造するときにリードフレーム構造のアレイが使用されない。
【０１５５】
本発明の実施例によるリードフレーム構造は、任意の適切な材料を備えていてよく、任意の適切な形状を有していてよく、且つ任意の適切な厚さを有していてよい。例示のリードフレーム構造材料は、銅、アルミニウム、金などの金属、及びその合金を含む。また、リードフレーム構造は、金、クロム、銀、パラジウム、ニッケルなどのめっき層など、めっき層を含むこともある。
【０１５６】
また、本発明の実施例によるリードフレーム構造は、任意の適切な構成を有することができる。例えば、リードフレーム構造は、約１ｍｍ未満（例えば、約０．５ｍｍ未満）の厚さを含む任意の適切な厚さを有することもできる。さらに、リードフレーム構造は、ダイ取付けパッド（ＤＡＰ）を形成することがあるダイ取付け領域を有することができる。リード線は、ダイ取付け領域から横方向に延在することがある。また、それらは、ダイ取付け領域を形成する表面と同一平面にある、且つ／又は同一平面にない表面を有することもある。例えば、いくつかの実施例では、リード線は、ダイ取付け領域に関して下方向に曲げられることがある。
【０１５７】
リードフレーム構造のリード線が成形材料を越えて横方向外側に延在しない場合、基板は、「リードレス」基板とみなすことができ、その基板を含むパッケージは、「リードレス」パッケージとみなすことができる。リードフレーム構造のリード線が成形材料を越えて延在する場合、基板は、「リード付き」基板であってよく、パッケージは、「リード付きパッケージ」であってよい。
【０１５８】
基板内で使用される成形材料は、任意の適切な材料を備えていてよい。適切な成形材料は、ビフェニルベース材料、及び多機能架橋エポキシ樹脂複合物材料を含む。適切な成形材料が、リードフレーム構造上に液体又は半固体状に堆積され、その後、それらを固めるために硬化される。
【０１５９】
基板上に実装される半導体ダイは、任意の適切な半導体デバイスを含むことができる。適切なデバイスは、垂直型又は水平型デバイスを含むことがある。垂直型デバイスは、少なくとも、ダイの一方の側に入力を有し、ダイの他方の側に出力を有し、それにより電流は、ダイを通って垂直に流れることができる。水平型デバイスは、ダイの一方の側に少なくとも１つの入力を含み、且つダイの同じ側に少なくとも１つの出力を含み、それにより電流は、ダイを通って水平に流れる。また、例示の半導体デバイスは、２００４年１２月２９日出願の米国特許出願第１１／０２６２７６号に記載されており、その特許出願は、その全体を、本明細書においてあらゆる目的で参照として組み込む。
【０１６０】
垂直型パワー・トランジスタは、ＶＤＭＯＳトランジスタと垂直型バイポーラ・トランジスタとを含む。ＶＤＭＯＳトランジスタは、拡散によって形成される２つ以上の半導体領域を有するＭＯＳＦＥＴである。ＶＤＭＯＳトランジスタは、ソース領域と、ドレイン領域と、ゲートとを有する。デバイスは、ソース領域とドレイン領域とが半導体ダイの反対側の表面にあるので、垂直である。ゲートは、トレンチ・ゲート構造又は平坦ゲート構造であってよく、ソース領域と同じ表面に形成される。トレンチ・ゲート構造は平坦ゲート構造よりも狭く、より小さい空間を占有するので、トレンチ・ゲート構造が好ましい。操作中、ＶＤＭＯＳデバイス内のソース領域からドレイン領域への電流の流れは、ダイ表面に実質的に垂直である。
【０１６１】
半導体ダイを封入するために封入材料が使用されることがある。封入材料は、前述した成形材料と同じ又は異なるタイプの材料を備えていてよい。いくつかの実施例では、封入材料は、基板と、基板上の１つ又は複数の半導体ダイとを覆う、又は少なくとも部分的に覆う。封入材料は、周囲環境への露出による生じ得る損傷から１つ又は複数の半導体ダイを保護するために使用されることがある。
【０１６２】
（１つ又は複数の）半導体ダイ及び／又は（１つ又は複数の）半導体ダイを支持する基板を封入するために、任意の適切なプロセスを使用することができる。例えば、半導体ダイ及び基板は、成形ダイ内に配置されることがあり、封入材料は、半導体ダイ及び／又は基板の少なくとも一部の周りに形成されることがある。特定の成形状態は、当業者に知られている。
【０１６３】
（１．切断された隔離領域を有する基板を含むダイ・パッケージ）
マイクロリード・パッケージ（ＭＬＰ）構成要素のフィーチャ・サイズが小さくなればそれだけ、エッチング及びハーフエッチング・フレーム技術の金属間隔及び寸法公差能力によって設計が制約される。本発明の実施例は、露出されたパッドに関して２列を収容することができるプリモールド・フレーム・レイアウトを開示する。２列ＭＬＰは、同数のリード線に関して、１列ＭＬＰに比べて小さいパッケージ・サイズを有する。本発明の実施例では、リードフレーム構造は、プリモールドされ、次いで２つの導電パッドを隔離するためにソーイングされる。
【０１６４】
本発明の実施例は、リードフレーム構造と成形材料とを含むプリモールド基板を得るステップを含む方法であって、リードフレーム構造が、第１の導電部分と、第２の導電部分と、第１の導電部分と第２の導電部分との間の中間部分とを含む方法を対象とする。基板内の成形材料は、リードフレーム構造の厚さに実質的に等しい厚さを有することがある。例えば、成形材料の厚さは、第１の導電部分及び／又は第２の導電部分の厚さに実質的に等しいことがある。
【０１６５】
次いで、中間部分が、第１の導電部分を第２の導電部分から電気的に隔離するために切断される。第１及び第２の導電部分は、ダイ・パッケージ内で異なる端子を形成することがある。例えば、第１及び第２の導電部分は、ゲート・リード線、ソース・リード線、及びドレイン・リード線からなる群から選択されることがあり、第１と第２の導電部分は異なる。複数の組の第１及び第２の導電部分が、導電領域の列を形成することがある。
【０１６６】
リードフレーム構造を切断した後、少なくとも１つの半導体ダイが、基板に取り付けられる。適切な接着剤又ははんだを使用して、半導体ダイを基板に取り付けることができる。半導体ダイは、上述したタイプのものであってよい。例えば、リードフレーム構造は、パワーＭＯＳＦＥＴを備える半導体ダイであってよい。
【０１６７】
半導体ダイが基板に取り付けられた後、半導体ダイは、第１及び第２の導電部分に電気的に結合されることがある。例えば、半導体ダイと第１及び第２の導電部分とが、互いにワイヤ結合されることがある。別法として、半導体ダイを第１及び第２の導電部分に電気的に結合するために、導電クリップを使用することができる。
【０１６８】
半導体ダイが、プリモールド基板内の第１及び第２の部分に電気的に結合された後、半導体ダイを封入するために、封入材料が半導体ダイの上に堆積されることがある。封入材料は、上述した成形材料と同じ又は異なるタイプの材料であってよい。
【０１６９】
形成された半導体ダイ・パッケージは、成形材料の外面を越えて延在しないリード線を有することがある。いくつかの実施例では、形成された半導体ダイ・パッケージは、「マイクロリード・パッケージ」又はＭＬＰパッケージと呼ばれることがある。
【０１７０】
例示の方法及びダイ・パッケージは、図１Ａ〜１Ｌに関して説明することができる。
【０１７１】
図１Ａは、本発明の実施例によるリードフレーム構造１４を示す。この実施例でのリードフレーム構造１４は、ダイ取付けパッド（ＤＡＰ）を含まない。以下に説明するように、リードフレーム構造１４を含む基板は、成形材料から形成されるダイ取付け領域を有する。リードフレーム構造１４は、リードフレーム構造１４の第２の表面１４（ｆ）と反対側の第１の表面１４（ｅ）を有する。
【０１７２】
リードフレーム構造１４は、第１の導電部分１４（ａ）と、第２の導電部分１４（ｂ）と、第１の導電部分１４（ａ）と第２の導電部分１４（ｂ）との間にある中間部分１４（ｃ）とを含む。図示されるように、第１及び第２の導電部分１４（ａ）、１４（ｂ）の厚さは、ほぼ同じであり、しかし中間部分１４（ｃ）の厚さは、第１及び第２の導電部分１４（ａ）、１４（ｂ）の厚さよりも小さい。これらの異なる厚さにより、第１の導電部分１４（ａ）と、第２の導電部分１４（ｂ）と、中間部分１４（ｃ）とによってギャップ１６が画定される。
【０１７３】
リードフレーム構造１４は、任意の適切なプロセスを使用して形成することができる。例えば、リードフレーム構造１４は、フォトレジスト及びエッチング・プロセス、又はスタンピング・プロセスを使用して形成することができる。これらのプロセス及びその他のプロセスは、当業者によく知られている。例えば、図１Ａに示されるギャップ１６は、よく知られているフォトリソグラフィ及びエッチング・プロセスを使用して形成することができる。例示のフォトリソグラフィ及びエッチング・プロセスでは、裸の金属構造（図示せず）を、フォトレジストの層で被覆することができる。このフォトレジスト層を、像形成及び現像することができる。金属構造の露出領域が、ウェット又はドライ・エッチング・プロセスを使用してエッチングされることがある。キャビティ１６は、ウェット又はドライ・エッチング・プロセスを使用して形成することができる。
【０１７４】
図１Ａに示されるように、リードフレーム構造１４が形成された後、一片のテープ１２が、リードフレーム構造１４の第１の表面１４（ｅ）に取り付けられることがある。この一片のテープ１２は、リードフレーム構造１４の第１の表面１４（ｅ）を覆い、それにより、基板を形成するために使用される成形材料は、第１の表面１４（ｅ）を覆わない。
【０１７５】
図１Ｂに示されるように、リードフレーム構造１４の第１の表面１４（ｅ）にテープ１２を取り付けた後、エポキシ成形材料などの成形材料１８を、リードフレーム構造１４に堆積して凝固することができる。成形材料１８は、リードフレーム構造１４のギャップ１６と、様々な第１及び第２の導電部分１４（ａ）、１４（ｂ）の間の隙間とを充填する。余剰の成形材料は除去することができ、それにより、第２の表面１４（ｆ）は成形材料で覆われない。しかし、この実施例では、リードフレーム構造１４の第１及び第２の表面１４（ｅ）、１４（ｆ）の間の領域が、成形材料１８で充填される。
【０１７６】
図１Ｂに示されるように、成形材料１８の外面１８（ａ）は、第１及び第２の導電部分１４（ａ）、１４（ｂ）の外面１４（ａ）−１、１４（ｂ）−１と実質的に同一平面にあってよい。図示されるように、いくつかの位置での成形材料１８の厚さは、第１及び第２の部分１４（ａ）、１４（ｂ）の厚さに実質的に等しい。
【０１７７】
図１Ｃに示されるように、成形後、第１の切断要素２０が、リードフレーム構造１４の中間部分１４（ｃ）を切断して、それにより、１つ又は複数のキャビティ２４を基板２２に形成する。１つ又は複数のキャビティ２４は、中間部分１４（ｃ）を完全に通って延在することがあり、成形材料１８内に部分的に延在することがある。キャビティ２４は、基板２２の厚さの半分の厚さ（又はそれ未満）を通って形成されることがある。中間部分１４（ｃ）を切断することによって、第１及び第２の導電部分１４（ａ）、１４（ｂ）を、互いから電気的及び機械的に隔離することができる。以下に詳細に説明するように、隔離された第１及び第２の導電部分１４（ａ）、１４（ｂ）は、その後、得られる半導体ダイ・パッケージ内で別個の電気端子（例えば電気結合パッド）としての役割を果たすことがある。
【０１７８】
中間部分１４（ｃ）を切断するために、任意の適切な第１の切断要素２０が使用されることがある。例えば、第１の切断要素２０は、ウォーター・ジェット、ソー、エッチング材料、又はレーザであってよい。
【０１７９】
図１Ｄに示されるように、切断後、プリモールド基板２２が形成される。基板２２は、切断が行われたキャビティ２４を有する。キャビティ２４は、第１及び第２の導電領域１４（ａ）、１４（ｂ）を切り離し、それにより、それらの導電領域１４（ａ）、１４（ｂ）は、互いから機械的及び電気的に隔離される。
【０１８０】
形成されたプリモールド基板２２は、成形材料１８の横方向縁部を越えて延在するリード線を有することがあり、又は有さないこともある。特定の基板２２では、リードフレーム構造１４のリード線は、第１及び第２の導電領域１４（ａ）、１４（ｂ）と対応する。他の実施例では、基板２２がリード線を有することがあり、リード線は、リードフレーム構造１４の横方向縁部の横方向外側に延在し、端子接続を形成するために下方向に曲がっていることがあり、又は曲がっていないこともある。
【０１８１】
図１Ｅに示されるように、次いで、１つ又は複数の半導体ダイ２５が、基板２２上に実装されることがある。基板２２は、第１の表面２２（ａ）と、第１の表面２２（ａ）と反対側の第２の表面２２（ｂ）とを含むことがある。この実施例では、成形材料１８上に直接実装される少なくとも２つの半導体ダイ２５が存在する。複数の半導体ダイ・パッケージを形成すべきである場合、複数の半導体ダイ２５が基板２２上に実装されることがある。以下に説明するように、接合されたパッケージを形成することもでき、これらは、最終的に、個片化プロセスで互いから分離することができる。
【０１８２】
１つ又は複数の半導体ダイ２５を基板２２に実装するために、任意の適切な材料を使用することができる。例えば、１つ又は複数の半導体ダイ２５を基板２２上に実装するために、はんだ、又は導電性若しくは非導電性接着剤を使用することがある。適切な接着剤は、充填又は非充填エポキシ接着剤を含む。
【０１８３】
１つ又は複数の半導体ダイ２５を、基板２２上の任意の適切な位置に実装することができる。図１Ｅに示されるように、１つ又は複数の半導体ダイ２５は、成形材料１８など絶縁材料に実装される。他の実施例では、リードフレーム構造１４が、１つ又は複数の導電ダイ取付けパッド（図示せず）を含むことがあり、１つ又は複数の半導体ダイ２５は、１つ又は複数のダイ取付けパッドに実装されることがある。
【０１８４】
半導体ダイ２５は、上述した半導体ダイの任意のものであってよい。例えば、各ダイ２５が、第１の表面２５（ａ）と第２の表面２５（ｂ）とを含むことがあり、第２の表面２５（ｂ）が、第１の表面２５（ａ）よりも基板２２に近接する。いくつかの実施例では、第１の表面２５（ａ）が、ソース端子、ゲート端子、及びドレイン端子を有することがあり、第２の表面２５（ｂ）は、任意の端子を有さない。他の実施例では、第１の表面２５（ａ）が、ソース及び／又はゲート端子を有することがあり、第２の表面２５（ｂ）は、ドレイン端子を有する（又はその逆）。この場合、１つ又は複数の半導体ダイ２５は、成形材料１８ではなく、導電ダイ取付けパッド（図示せず）に実装することができる。
【０１８５】
１つ又は複数の半導体ダイ２５を実装した後、ワイヤ３０が、半導体ダイ２５の第１の表面２５（ａ）にある電気端子と、第１及び第２の導電部分１４（ａ）、１４（ｂ）とに取り付けられる（したがって、それらを電気的に結合する）ことがある。ワイヤ３０は、別法として「ワイヤボンド」と呼ばれることもある。このワイヤは、金、銀、白金など貴金属から形成されることがあり、又は銅、アルミニウムなど遷移金属を含むことがある。いくつかの実施例では、ワイヤは、被覆されたワイヤの形態であってよい（例えば、金や白金など貴金属で被覆された銅線）。別法として、又は追加として、半導体ダイ２５の第１の表面２５（ａ）にある電気端子を第１及び第２の導電部分１４（ａ）、１４（ｂ）に電気的に結合するために、導電クリップが使用されることもある。
【０１８６】
図１Ｆを参照すると、次いで、封入材料３２が、基板２２の第１の表面２２（ａ）上、及び基板２２の第１の表面２２（ａ）上に実装された半導体ダイ２５の上に堆積されることがある。封入材料３２は、基板２２にある事前に形成されたギャップ２４を充填する。封入材料３２による基板２２にあるキャビティ２４の充填は、有利には、封入材料３２を基板２２に「ロック」する。また、封入材料３２は、基板２２の側縁部を越えて延在しないように成形することもできる。
【０１８７】
図１Ｇを参照すると、封入材料３２を堆積した後、形成されたパッケージ４２（ａ）、４０（ｂ）を互いから分離するために、第２の切断要素４２（上述した第１の切断要素２０と同じであっても、異なっていてもよい）が使用されることがある。第２の切断要素４２は、封入材料３２及び基板２２を通って切断することがある。このプロセスは、「個片化（ｓｉｎｇｕｌａｔｉｏｎ）」と呼ばれることがある。
【０１８８】
図１Ｈは、個片化後の本発明の実施例による半導体ダイ・パッケージ４０（ａ）の側断面図を示す。図１Ｈに示されるように、パッケージ４０（ａ）内で、封入材料３２の側面は、基板２２の側面と同じ広がりをもつ。また、封入材料３２は、半導体ダイ２５、及びワイヤ３０を覆う。第１及び第２の導電部分１４（ａ）、１４（ｂ）は、互いから電気的に隔離され、パッケージ４０（ａ）の底面に電気端子を形成する。
【０１８９】
図１Ｉに示されるように、第１及び第２の導電部分１４（ａ）、１４（ｂ）は、パッケージ４０（ａ）の底面に電気端子を形成することがある。第１及び第２の導電部分１４（ａ）、１４（ｂ）に対応する端子は、プリント回路板（図示せず）上の導電ランドに対応することがある。
【０１９０】
図１Ｉに示される半導体ダイ・パッケージ４０（ａ）は、電気アセンブリを形成するために回路板（図示せず）上に容易に実装することができる。第１及び第２の導電部分１４（ａ）、１４（ｂ）の露出された表面に、及び／又は回路板上の対応する導電ランドに、はんだを堆積することができる。次いで、半導体ダイ・パッケージ４０（ａ）を、フリップ・チップと同様に回路板に実装することができる。
【０１９１】
図１Ｊは、パッケージ形成プロセス中に多くの基板２２を保持することができるレール構造５０を示す。レール構造５０は、多くの切断参照溝５０（ａ）を含む。溝５０（ａ）は、上述した第１の切断要素２０を案内する助けとなるように使用することができ、それにより、第１及び第２の導電部分の間の中間部分が切断される前に最適な切断深さを決定することができる。溝５０（ａ）は、いくつかの場合には「ソー・ストリート参照」と呼ばれることがある。
【０１９２】
図１Ｋは、レール構造５０内の参照溝５０（ａ）の側面図を示す。図示されるように、溝５０（ａ）は、フレーム構造５０の厚さの一部を通って延在する。
【０１９３】
図１Ｌは、水平及び垂直切断線を示す。これらの線６２は、基板２２内のリードフレーム構造の第１及び第２の導電部分を隔離する中間部分を第１の切断要素が切断するときに、第１の切断要素のための切断経路を定義する。
【０１９４】
切断が切断線を通して行われるとき、例えばソー・ブレードは、レール構造５０の一部分のみを切断することができ、したがってレール構造５０が損なわれずに残り、様々な基板２２をさらに加工することができる。ソー及び参照溝５０（ａ）を使用することの代替として、第１及び第２の導電部分の間に存在する前述した中間部分を切断するためにレーザを使用することができる。レーザ・ビームは、参照溝を使用することなく、特定的に中間部分を切断するために使用することができる。
【０１９５】
上述した実施例は、いくつかの利点を有する。上述したように、リードフレーム構造の第１及び第２の導電部分の間にキャビティを提供し、次いで、そのキャビティを封入材料で充填することによって、封入材料をプリモールド基板に「ロック」することができる。これは、形成されるダイ・パッケージが頑丈で強固であることを保証する助けとなる。また、本発明の実施例を使用して、複数の電気端子を有するダイ・パッケージを迅速且つ効率的に形成することができる。さらに、本発明の実施例は、最小化されたパッケージ寸法で、且つ露出されたダイ取付けパッド（ＤＡＰ）を有さずに、少なくとも２列のＭＬＰパッケージを形成することができる。
【０１９６】
図１Ａ〜１Ｌに関して説明した実施例では、半導体ダイは、リード線の内側部分によって画定される領域の内側にある。本発明の他の実施例では、半導体ダイがリード線の一部分と重なる構成を有する半導体ダイ・パッケージを提供することが可能である。また、このタイプの半導体ダイ・パッケージは、２列ＭＬＰパッケージであってもよい。改良された２列ＭＬＰパッケージは、熱性能を犠牲にすることなく、同じパッケージ・サイズを仮定して、より高いピン数を可能にする。また、改良された２列ＭＬＰパッケージは、熱性能を犠牲にすることなく、同数のピンを有する匹敵するパッケージよりも小さい。これらの追加の実施例は、図２Ａ〜２Ｅに関して説明される。
【０１９７】
図２Ａは、本発明の実施例による半導体ダイ・パッケージ７００の底面図を示す。半導体ダイ・パッケージ７００は、複数の内側の第１の導電部分７０２（ａ）と複数の外側の第２の導電部分７０２（ｂ）とを含むリードフレーム構造７２０を含む。図示されるように、第２の導電部分７０２（ｂ）が、第１の導電部分７０２（ａ）を取り囲む。前の実施例と同様に、成形材料７０４が、リードフレーム構造７２０を有する基板７２１を形成する。成形材料７０４の外面は、リードフレーム構造７２０の第１及び第２の導電部分７０２（ａ）、７０２（ｂ）の外面と実質的に同一平面にある。
【０１９８】
半導体ダイ・パッケージ７００の側断面図が、図２Ｂに示されている。図２Ｂは、図２Ａの線２Ｂ−２Ｂに沿った断面図である。半導体ダイ・パッケージ７００は、はんだ又は非導電性接着剤などダイ取付け材料７１２を使用して基板７２１に実装された半導体ダイ７１０を含む。この実施例では、半導体ダイ７１０の底面は、第１の導電内側部分７０（ａ）に電気的に結合されない。上の実施例と同様に、基板７２１は、成形材料７０４とリードフレーム構造７２０とを含み、基板７２１に形成されたキャビティ７０３が存在する。キャビティ７０３は、当該の第１及び第２の導電部分７０２（ａ）、７０２（ｂ）の間にあり、第１及び第２の導電部分７０２（ａ）、７０２（ｂ）の間にあるリードフレーム構造７２０の中間部分を切断することによって形成される。切断プロセスは、図１Ｃ及び１Ｄで上述しており、上述した切断プロセスの任意のものをここで使用することができる。
【０１９９】
次いで、ダイ取付け、ワイヤ結合、封入、及び個片化を含むプロセス・ステップが行われることがある。そのようなプロセス・ステップは、図１Ｅ〜１Ｈに関して上述した。それらの説明がここに組み込まれる。
【０２００】
図１Ｇに示される前述したパッケージとは異なり、この実施例では、半導体ダイ７１０は、内側の第１の導電部分７０２（ａ）、及びリードフレーム構造７２０のエッチング領域７２０（ａ）の上にあり、且つそれらと重なるように、基板７２１の上に実装される。ワイヤ７１１が、半導体ダイ７１０を第１及び第２の導電部分７０２（ａ）、７０２（ｂ）の上面に電気的に結合する。
【０２０１】
図２Ｃは、基板７２１内で使用されるリードフレーム構造７２０の底面図である。図示されるように、エッチング後に、第１及び第２の導電部分７０２（ａ）、７０２（ｂ）が形成される。中間部分７０２（ｃ）が、第１及び第２の導電部分７０２（ａ）、７０２（ｂ）の間にある。第１及び第２の導電部分７０２（ａ）、７０２（ｂ）と、第１及び第２の部分７０２（ａ）、７０２（ｂ）の間にある中間部分７０２（ｃ）とが相まって、ギャップを形成することができる。上述したように、中間部分７０２（ｃ）は、最終的には切断され、封入材料で充填される。また、リードフレーム構造７２０は、リードフレーム構造７２０からの材料が除去されるエッチング領域７２０（ａ）を含む。
【０２０２】
図２Ｄは、本発明の別の実施例による半導体ダイ・パッケージ７３０の底面図を示す。前の実施例と同様に、半導体ダイ・パッケージ７３０は、リードフレーム構造７４０と成形材料７４６とを含む。これらの構成要素が相まって、基板７４１を形成することができる。リードフレーム構造７４０は、ダイ取付けパッド（ＤＡＰ）を含むダイ取付け領域を含むことがある中央部分７３６、並びに、内側の第１の導電部分７３２（ａ）及び外側の第２の導電部分７３２（ｂ）を含む。第２の導電部分７３２（ｂ）は、内側の第１の導電部分７３２（ａ）を取り囲むことがあり、第１及び第２の導電部分７３２（ａ）、７３２（ｂ）は、上述したように互いから電気的に隔離することができる。
【０２０３】
図２Ｅに示されるように、半導体ダイ７５２が、ダイ取付け材料などを使用して中央部分７３６のダイ取付け領域に実装される。半導体ダイ７５２は、第１の導電部分７３２（ａ）の多く、並びに中央部分７３６と重なる。複数の第２の導電部分７３２（ｂ）の中の第２の導電部分それぞれが、複数の第１の導電部分７３２（ｂ）の中の対応する第１の導電部分から電気的に隔離される。図２Ｅは、図２Ｄの線２Ｅ−２Ｅに沿った断面図である。見やすくするために、前述したワイヤは図２Ｅから省かれている。
【０２０４】
図２Ａ〜２Ｅに関して説明した実施例は、いくつかの利点を有する。本発明の実施例は、熱性能を犠牲にせずに、より高いピン数を可能にする。別法として、本発明の実施例は、熱性能を犠牲にせずに、同数のピンを有する匹敵するパッケージよりも小さくすることができる。例えば、パッケージ内で使用されるダイが比較的大きいときでさえ、そのような実施例を使用して小さなパッケージを形成することができる。他の設計は、パッケージのサイズを増加せずにパッケージ内に大きな半導体ダイを組み込むことができない。これは、他の設計では、半導体ダイが、匹敵するサイズのＤＡＰ（ダイ取付けパッド）上に配置されるからである。しかし、上述した実施例では、半導体ダイは、リードフレーム構造の導電部分（リード線）の少なくともいくつかと重なりながら、ＤＡＰよりも大きな横方向寸法を有することができ、又はＤＡＰを全く有さないこともある。熱は、ＤＡＰを通してだけでなく、リードフレーム構造のリード線（導電部分）を通しても放散されるので、熱性能は犠牲とならず、改善することができる。
【０２０５】
表１は、図１Ａ〜１Ｌで上に説明した特定の実施例（実施例１）と比較した、図２Ａ〜２Ｅに関して説明した特定の実施例によって提供される利点を示す。表１に示されるように、図２Ａ〜２Ｅに関して特に説明した実施例（実施例２）は、図１Ａ〜１Ｌで特に説明した実施例よりも小さくすることができ、より高いピン数を有することができ、且つより良い熱的性質を有することができる。
【０２０６】
【表１】
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【０２０７】
（ＩＩ．複数の半導体ダイを含むダイ・パッケージ）
ＭＬＰ（マイクロリード・パッケージ）構成要素のフィーチャ・サイズが小さくなればそれだけ、エッチング及びハーフエッチング・フレーム技術の金属間隔及び寸法公差能力によって設計が制約されることがある。これは、バンプチップ・キャリア（ＢＣＣ）技術の導入をもたらし、この技術は、現在は任意のレイアウト制限を提供せず、しかし典型的にはウェット・エッチング・プロセスを使用する。ウェット・エッチング・プロセスの使用は好ましくない。
【０２０８】
本発明の実施例は、リードフレーム構造を組み込むプリモールド基板を使用する。基板は、複数の半導体ダイを収容することができる。典型的には、マルチチップ・パッケージは、専用の基板レイアウトの使用を必要とする。専用の基板レイアウトは、典型的には、その特定のマルチチップ・パッケージのみに特有のものである。本発明の実施例は、複数半導体ダイ・レイアウトに対応するように同一のプリモールド基板設計の再使用を可能にすることによって、この制約を取り除くことができる。また、本発明の実施例における半導体ダイ・パッケージの熱性能を高めるために、露出パッド・レイアウトを使用することもできる。他のレイアウト概念は、半導体ダイ・パッケージが半導体ダイのドレイン・コンタクトへのアクセスを提供することができる能力を含む（例えば、半導体ダイが、垂直型パワーＭＯＳＦＥＴを備える場合）。
【０２０９】
本発明の一実施例では、第１の表面と第２の表面とを含むプリモールド基板が得られる。プリモールド基板は、リードフレーム構造と成形材料とを含む。リードフレーム構造は、パッド領域を備える。パッド領域の外面と成形材料の外面とが、実質的に同一平面にあり、プリモールド基板の第２の表面と一致する。少なくとも２つの半導体ダイが、基板に取り付けられる。好ましくは、少なくとも２つの半導体ダイが、基板の成形材料に取り付けられ、ボンド・ワイヤ及び／又は導電クリップを使用して基板の横方向縁部にあるリード線に接続される。
【０２１０】
図３Ａ〜３Ｅは、プリモールド基板と複数の半導体ダイとを含む半導体ダイ・パッケージの形成におけるステップを示す。
【０２１１】
図３Ａは、本発明の実施例によるプリモールド基板１００の上面図である。プリモールド基板１００は、成形材料１０２とリードフレーム構造１０４とを備える。少なくとも、成形材料１０２の外面とリードフレーム構造１０４の外面とが、実質的に同一平面にある。リードフレーム構造１０４は、いくつかのリード線１０４（ａ）を含み、リード線１０４（ａ）は、基板１００の外側横方向縁部領域にあり、その縁部領域で終端する。この実施例でのリード線１０４（ａ）は、基板１００の４つの側縁部領域それぞれに存在し、成形材料１０２を通って露出され、成形材料１０２を越えて延在しない。リード線１０４（ａ）の外面は、成形材料１０２の外面と実質的に同一平面にすることができる。
【０２１２】
図３Ａに点線で示されるように、リードフレーム構造１０４は、リード線１０４（ａ）の内側にあるダウンセット中央領域を含む。ダウンセット中央領域は、部分エッチング・プロセスによって形成されることがある。ダウンセット中央領域の上面は、成形材料１０２によって覆われる。
【０２１３】
成形材料１０２の上面は、２つ以上の半導体ダイ（図示せず）を実装することができるダイ取付け領域１００（ａ）を形成することができる。例示される実施例では、成形材料１０２の上面がダイ取付け領域１０６として使用され、導電ダイ取付けパッドが実装表面として使用されないので、プリモールド基板１００は、複数の半導体ダイが特定のレイアウトである必要なく、それら複数の半導体ダイを支持することができる。外部リード線レイアウトを変更することなく、いくつかのマルチダイ構成を使用することができる。
【０２１４】
図３Ｂを参照すると、基板が形成された後、半導体ダイ１１０、１１２、１１４が、基板１００のダイ取付け領域１０６上に実装される。半導体ダイ１１０、１１２、１１４をダイ取付け領域１０６に取り付けるために、非導電性（又は導電性）接着剤を使用することができる。半導体ダイは、上述した半導体ダイの任意のものであってよい。有利には、ダイ１１０、１１２、１１４は、任意の適切な構成で、基板１００の成形材料１０２上に配置することができる。
【０２１５】
図３Ｃを参照すると、半導体ダイ１１０、１１２、１１４が基板１００に実装された後、半導体ダイ・パッケージ１２１を形成するために、半導体ダイ１１０、１１２、１１４の上面をリード線１０４（ａ）に電気的に結合することができる。望まれる場合、任意選択の封入材料が、半導体ダイ１１０、１１２、１１４と、半導体ダイ１１０、１１２、１１４の上面にリード線１０４（ａ）を結合するために使用される任意の導電構造（例えば、ワイヤ、クリップなど）との上に堆積されて硬化されることがある。
【０２１６】
図３Ｃは、半導体ダイ１１０、１１２、１１４の上面にある電気端子（図示せず）をリードフレーム構造１０４の横方向リード線１０４（ａ）に結合するいくつかのワイヤボンド１１８を特に示す。ワイヤボンド１１８は、ワイヤ結合プロセスによって形成することができ、これは当技術分野でよく知られている。代替方法として、半導体ダイ１１０、１１２、１１４の上面にある電気端子をリード線１０４（ａ）に結合するために、導電クリップ及びはんだを使用することができる。
【０２１７】
図３Ｄは、基板１００の底面図である。基板１００及びリードフレーム構造１０４の底面は、ダイ取付け領域１０６と反対側のパッド領域１０４（ｂ）を含む。パッド領域１０４（ｂ）は大きく、基板１００の第２の表面１００（ｂ）の大部分を占有し、基板１００の縁部でリード線１０４（ａ）に関してダウンセットされる。この実施例では、露出されたパッド領域１０４（ｂ）は、基板１００の側面積の少なくとも約５０％を占有することができる。リードフレーム構造１０４の大きなパッド領域１０４（ｂ）がヒート・シンクとして働くので、大きなパッド領域１０４（ｂ）は、形成されるパッケージに、良好な熱伝達特性を提供する。
【０２１８】
図３Ｅは、図３Ａの線３Ｅ−３Ｅに沿った基板１００の側断面図である。パッド領域１０４（ｂ）は、外面１０４（ｂ）−１を有し、この外面１０４（ｂ）−１は、基板１００の底面のかなりの部分を占有する。パッド領域１０４（ｂ）の外面１０４（ｂ）−１は、基板１００内の成形材料の外面１０２（ａ）の傍で露出され、外面１０２（ａ）と実質的に同一平面にある。この実施例では、成形材料１０２は、半導体ダイ１１０、１１２、１１４をパッド領域１０４（ｂ）から電気的に隔離する。露出されたパッド領域１０４（ｂ）は、望まれる場合には回路板（図示せず）にはんだ付けすることができ、半導体ダイ１１０、１１２、１１４から回路板への熱経路を提供する。
【０２１９】
図３Ｅに示されるように、リード線１０４（ａ）は、成形材料１０２の最大厚さに実質的に等しい厚さを有する。さらに、基板１００内で、リードフレーム構造１０４のパッド領域１０４（ｂ）の内面が、成形材料１０２によって覆われる。成形材料１０２は、厚さ「Ｔ」を有し、この実施例では、厚さＴとパッド領域１０４（ｂ）の厚さとの組合せが、基板１００の厚さに等しい。
【０２２０】
図３Ａ〜３Ｅに関して説明した実施例は、いくつかの利点を有する。第１に、大きな露出パッド領域１０４（ｂ）は、半導体ダイ１１０、１１２、１１４からの大きな熱伝導経路を提供することによって、形成される半導体ダイ・パッケージの熱性能を改善する。さらに、基板１００の大きなダイ取付け領域１０６は、導電パッドを有さず、それにより、ただ１つの基板設計しか使用されないときでさえ、様々なマルチダイ・レイアウトをパッケージ内に提供することができる。
【０２２１】
図４Ａ〜４Ｆは、本発明の別の実施例を形成するためのプロセスを例示する。
【０２２２】
図４は、本発明の実施例による別のプリモールド基板１００を示す。基板１００は、パッド領域１０４（ｂ）とリード線１０４（ａ）とを含むリードフレーム構造１０４と、成形材料１０２とを含む。プリモールド基板１００の上面１００（ａ）にあるダイ取付け領域１０６は、パッド領域１０４（ｂ）の表面を含むことができ、いくつかの半導体ダイ（図示せず）を支持することができる。図４Ｂの点線が、リードフレーム構造１０４の外形を示し、リードフレーム構造１０４は、部分エッチング・プロセスによって形成することができる。
【０２２３】
図３Ａに関して上で説明した基板１００と異なり、この実施例では、パッド領域１０４（ｂ）は、基板１００の両面と一致する両面を有する。この実施例では、ダイ取付け領域１０６は、パッド領域１０４（ｂ）の外面と成形材料１０２の外面との両方を含む。
【０２２４】
この実施例では、パッド領域１０４（ｂ）は、基板１００の厚さ全体を通って延在し、基板１００を通って下にある回路板（図示せず）に向かう、パッド領域１０４（ｂ）上の半導体ダイ（図示せず）のための導電及び／又は熱経路を提供することがある。いくつかの実施例では、パッド領域１０４（ｂ）は、（図４Ａには示されていない）半導体ダイ内の電気デバイスの入力又は出力端子に電気的に結合されることがある。例えば、パッド領域１０４（ｂ）は、半導体ダイ内のＭＯＳＦＥＴのドレイン領域に電気的に結合されることがある。
【０２２５】
図４Ｂに示されるように、いくつかの半導体ダイ１１０、１１２、１１４を、ダイ取付け領域１０６上に配置することができる。半導体ダイの１つ、半導体ダイ１１２は、パッド領域１０４（ｂ）に取り付けられることがあり、他の半導体ダイ１１０、１１４は、成形材料１０２に取り付けられることがある。半導体ダイ１１２は、垂直型ＭＯＳＦＥＴなど垂直型デバイスであってよい。上述したように、そのような垂直型デバイスは、ダイの一方の表面にある入力と、ダイのもう一方の反対側の表面にある出力とを有する。他の半導体ダイ１１０、１１４は、水平型デバイスを含むことがある。上述したように、水平型デバイスは、ダイの同じ表面に入力と出力とを有する。
【０２２６】
図４Ｃを参照すると、半導体ダイ１１０、１１２、１１４が基板１００に実装された後、いくつかのワイヤボンド１１８が形成されて、リード線１０４（ａ）を半導体ダイ１１０、１１４、１１２の上面に接続する。このようにして、半導体ダイ・パッケージ１２１が形成される。
【０２２７】
図４Ｄは、基板１００の底面図を示す。図４Ｄに示されるように、パッド領域１０４（ｂ）の露出された表面は、基板１００の底面１００（ｂ）で、基板１００の上面１００（ａ）でのパッド領域１０４（ｂ）の露出された表面よりも大きい。他の実施例では、基板１００の上面１００（ａ）でのパッド領域１０４（ｂ）の露出された表面が、基板１００の底面でのパッド領域１０４（ｂ）の露出された表面よりも大きい、又は同じサイズであることがある。
【０２２８】
図４Ｅは、図４Ａに示される基板１００の側面図である。図４Ｅに示されるように、パッド領域１０４（ｂ）の第１及び第２の反対向きの表面１０４（ｂ）−１、１０４（ｂ）−２は、成形材料１０２の外面と実質的に同一平面にある。成形材料１０２は、パッド領域１０４（ｂ）のエッチング部分で厚さ「Ｔ」を有することがある。したがって、成形材料１０２は、いくつかの位置で基板１００の厚さに等しい厚さを有することができ、他の位置で厚さ「Ｔ」を有することができる。
【０２２９】
図４Ａ〜４Ｅに関して説明した実施例は、いくつかの利点を有する。第１に、大きな露出されたパッド領域１０４（ｂ）が、半導体ダイ１１０、１１２、１１４からの大きな熱伝導経路を提供することによって、形成される半導体ダイ・パッケージの熱性能を改善する。さらに、基板１００の大きなダイ取付け領域１０６は、基板１００上に実装される１つ又は複数の半導体ダイのための導電及び熱経路としての役割を果たすことができる。
【０２３０】
図３Ａ〜３Ｅ及び４Ａ〜４Ｅに示される実施例は、すでに上述した利点に加えて、他の利点を有する。第１に、ＤＡＰが必要とされないので、外部リード線構成を変更せずに、多くの異なる半導体ダイ構成を使用することができる。ＤＡＰが必要とされないので、基板上のダイ間の間隔を最小にすることができ、それにより、よりコンパクトなパッケージを提供する。第２に、ＤＡＰが必要とされないので、処理中にＤＡＰに接続するために使用されるタイ・バーが必要とされない。これは、処理を簡略化することができる。第３に、本発明の実施例による基板での露出されたパッドと関連付けられる領域によって占有される面積を最大にすることができる。上で示したように、露出されたパッドは、半導体ダイを支持する基板の背面のほぼ全体を占有することができる。第４に、上で示したように、リードフレーム構造は、基板上に実装された半導体ダイ内の電気デバイスにあるドレイン又は他の端子に接続するために、露出された表面を基板に有することができる。これは、最終的に適切な回路板にはんだ付けされる基板の反対側での露出されるパッド面積を最大にしながら行うことができる。
【０２３１】
（ＩＩＩ．スタンプ・リードフレーム構造を使用して半導体ダイ・パッケージを製造する方法）
上述したプリモールド基板実施例のいくつかは、エッチング・リードフレーム構造を使用し（例えば、図１Ａ〜１Ｈに関して説明した実施例）、高価なカバー・テープを使用して形成される。エッチング・リードフレーム及びカバー・テープの使用は費用がかかる。テープは、製造プロセスにおいて比較的高価な構成要素であり、テーピング及びエッチング・プロセスは、製造時間、複雑さ、及びプリモールド基板のコストを増す。カバー・テープ又はエッチング・リードフレーム構造の使用に依拠しないプリモールド基板を形成するためのプロセスを提供することが望まれる。
【０２３２】
これらの問題に対処するために、本発明の実施例は、プリモールド基板を形成するためにスタンプ・リードフレーム構造装置を使用することができる。プリモールド基板を形成するためにカバー・テープ及びエッチング・リードフレームは必要とされず、したがって、製造される最終的なパッケージは、エッチング・リードフレーム及びカバー・テープを使用して形成されるパッケージよりも費用がかからない。本発明の実施例を使用して実現される処理効率により、本発明の実施例に従って製造される半導体ダイ・パッケージは、エッチング・リードフレーム構造を有するプリモールド基板を使用する匹敵する半導体ダイ・パッケージの約４２％のコストにすることができる。
【０２３３】
上述した問題に対処することに加えて、プリモールド基板を含む半導体ダイ・パッケージの熱性能を改善することも望まれる。本発明の実施例では、熱を半導体ダイからリードフレーム構造のリード線に伝達することができるので、熱性能が良好である。
【０２３４】
また、いくつかの場合には、半導体ダイ・パッケージを回路板に取り付けるために使用されるはんだ接合の面積を増大することも望ましい。本発明の実施例を使用して、基板内に凹部構造を形成することができる。凹部構造を用いて、はんだ接合のサイズを増大することが可能であり、露出されたパッドを、生じ得る電気的短絡から保護することができる。これは、以下にさらに詳細に説明する。
【０２３５】
また、本発明の実施例は、非導電性接着剤、又ははんだバンプ及びリフロー・プロセスを使用するフリップ・チップ取付け方法を使用することもできる。リードフレーム構造設計は比較的単純であり、また、所与のパッケージ・サイズに関してピン数を増やすことも可能である。また、本発明の実施例ではＤＡＰ（ダイ取付けパッド）が必要とされないので、半導体ダイ・パッケージ内でより大きなダイを使用することも可能である。
【０２３６】
一実施例では、方法は、プリモールド基板を形成するステップを含む。プリモールド基板を形成するステップは、（ｉ）少なくとも第１の成形ダイと第２の成形ダイとの間にリードフレーム構造を配置するステップと、（ｉｉ）リードフレーム構造を第１及び第２の成形ダイと接触させるステップと、（ｉｉｉ）リードフレーム構造の周りに成形材料を形成するステップとを含む。リードフレーム構造は、非エッチング・リードフレーム構造であってよく、第１及び第２の成形ダイは、成形装置又はツールの一部を成していてよい。プリモールド基板が形成された後、半導体ダイが、プリモールド基板に取り付けられる。ワイヤボンド、導電クリップ、はんだ構造（例えば、はんだボール）などを使用して、半導体ダイをプリモールド基板内のリード線に電気的に結合することができる。半導体ダイがプリモールド基板に電気的及び機械的に結合された後、半導体ダイは、次いで、封入材料内に封入されて、半導体ダイ・パッケージを形成する。封入材料は、前述した成形材料と同じであってよく、又は異なっていてもよい。例えば、封入材料は、形成されるダイ・パッケージの熱性能を改善するため、及び製造コストを低減するために、前述した成形材料とは異なることがある。
【０２３７】
特定の実施例では、半導体ダイ・パッケージを形成するための方法が、以下のプロセスを使用することができる。ａ）プリモールド基板を形成するための第１の成形プロセス、ｂ）プラズマ、レーザ、及び化学エッチング、及び／又はバリ取りプロセスを使用することがある基板洗浄プロセス、ｃ）ダイ取付けプロセス、ｄ）プラズマ洗浄プロセス、ｅ）ワイヤ結合プロセス、ｅ）第２の成形及び封入プロセス、及びｆ）個片化プロセス。これらの特定のプロセスそれぞれは、以下にさらに詳細に説明する。
【０２３８】
図５は、いくつかの接合されたリードフレーム構造２００を含むリードフレーム構造アレイ２０１を示す。リードフレーム構造アレイ２０１内の各リードフレーム構造２００は、未切断リード線２００（ｂ）と主領域２００（ａ）とを含む。未切断リード線２００（ｂ）は、主領域２００（ａ）の両側に延在する。リードフレーム構造アレイ２０１内のリードフレーム構造２００は、最終的には個々の半導体ダイ・パッケージ内で使用され、最終的には互いから分離される。リードフレーム構造２００及びリードフレーム構造アレイ２０１は、上で説明した任意のリードフレーム構造の任意の特徴及び機能を有することがある。
【０２３９】
図６Ａは、モールド・ツール２０２内で形成された後の成形リードフレーム構造アレイ２０６の斜視図を示す。モールド・ツール２０２は、第１の成形ダイ２０２（ａ）と第２の成形ダイ２０２（ｂ）とを含む。凝固されていない成形材料を導入するための入口、及び余剰の成形材料のための流体出口が、モールド・ツール２０２内に提供されることがある。いくつかの場合には、加熱要素（図示せず）も提供されることがあり、成形材料が流れることができるように成形材料を加熱する。一般に、モールド・ツールは当技術分野でよく知られている。
【０２４０】
成形リードフレーム構造アレイ２０６を形成するために、前述のリードフレーム構造アレイ２０１を、第１及び第２の成形ダイ２０２（ａ）、２０２（ｂ）の間に挿入することができる。成形材料２０４が、リードフレーム・アレイ構造２００の周りに形成され、凝固して、成形リードフレーム構造アレイ２０６を形成する。成形材料２０４は、リード線２００（ｂ）及び主領域２００（ａ）の外面を露出する。わずかに高くなったリム構造２０４（ａ）が、各主領域２００（ａ）の周りに存在することがある。成形材料２０４と、リードフレーム構造アレイ内のリードフレーム構造２００とのいくつかの外面が、互いに実質的に同一平面にある。
【０２４１】
モールド・ツール２０２は、所望の様式で成形材料２０４を形状設定するために適切な構成を有することができる２つのモールド・ダイ２０２（ａ）、２０２（ｂ）を有する。上側モールド２０２（ｂ）は、主領域２００（ａ）と、未切断リード線２００（ｂ）の表面と、成形材料で覆われるようには提案されていない任意の他の表面とに直接接触する表面を有することができる。成形ダイ２０２（ａ）、２０２（ｂ）を使用することによって、プリモールド基板を形成するときに高価なカバー・テープ又はエッチング・リードフレーム構造を使用する必要がない。これは、プリモールド基板、したがってプリモールド基板から形成される半導体ダイ・パッケージのコストを低減する。これはまた、プリモールド基板の成形部分を形成するために必要とされるステップの数を減少し、それにより処理時間及び費用を節約する。最後に、成形ダイ２０２（ａ）、２０２（ｂ）を使用して、主領域２００（ａ）の周りに成形材料のリムを形成し、それにより凹部構造を形成することが可能である。
【０２４２】
図６Ｂに示されるように、成形材料２０４及び露出されたリード線２００（ｂ）への封入材料の接着性を高めるために、洗浄プロセスを使用することができる。任意の適切な洗浄プロセスを使用することができる。例えば、プラズマ洗浄プロセス、レーザ洗浄プロセス、化学エッチング・プロセス、機械的バリ取りプロセスなどを使用することができる。適切な洗浄プロセス・パラメータは、当業者が決定することができる。図６Ｂは、成形リードフレーム・アレイ２０６の上面を洗浄するときの洗浄装置２１６を特に示す。
【０２４３】
図６Ｃに示されるように、洗浄装置２１６を用いて成形リードフレーム・アレイ２０６が洗浄された後、接着剤２１８（又は、はんだなど）を、接着剤堆積装置２１７を使用して主領域２００（ａ）の外面上に堆積することができる。接着剤２１８は、エポキシ接着剤を含めた任意の適切な市販の接着剤を備えていてよい。接着剤２１８は、充填されることがあり、又は充填されないこともあり、導電材料を含んでいてよく、又は含んでいなくてもよい。
【０２４４】
図６Ｄに示されるように、接着剤２１８が主領域２０８（ａ）上に堆積された後、１つ又は複数の半導体ダイ２２６が、主領域２００（ａ）上に実装される。各主領域２００（ａ）に電気的に結合される半導体ダイ２２６は、リード線２００（ｂ）の上に位置決めすることができ、リード線２００（ｂ）と重なることもある。しかし、半導体ダイ２２６は、成形材料２０４（ａ）のリムの存在により、リード線２００（ｂ）から電気的に隔離されることがある。半導体ダイ２２６を実際にリード線２００（ｂ）の一部の上に位置決めすることができるので、半導体ダイ２２６のサイズは、主領域２００（ａ）のサイズに制限されない。これは、本発明の実施例による半導体ダイ・パッケージ内へのより大きな半導体ダイの組込みを可能にする。
【０２４５】
やはり図６Ｄに示されるように、次いで、ワイヤボンド２２８が、半導体ダイ２２６の上面にある電気端子（図示せず）とリード線２００（ｂ）との間に形成される。他の実施例では、ワイヤボンド２２８ではなく、導電クリップを使用して、リード線２００（ｂ）を半導体ダイ２２６の上面に電気的及び機械的に結合することができる。
【０２４６】
図６Ｅに示されるように、次いで、得られたアセンブリは、封入材料２３０を用いてオーバーモールドされて、オーバーモールド・アセンブリ２３２を形成する。図６Ｅは、オーバーモールド・アセンブリ２３２の上面斜視図を示す。
【０２４７】
オーバーモールド・アセンブリ２３２を形成するために、任意の適切な成形プロセスを使用することができる。例えば、オーバーモールド・アセンブリを形成するために、成形ダイを有する成形ツールを使用することができる。前の実施例と同様に、封入材料２３０は、半導体ダイ・パッケージ内にプリモールド基板を形成するために使用される成形材料と同じであってよく、又は異なっていてもよい。
【０２４８】
図６Ｆは、図６Ｆに示されるオーバーモールド・アセンブリ２３２の反対側の底部斜視図を示す。図示されるように、リードフレーム構造の主領域２０８（ａ）の底面の周りに成形材料の第２のリム２０４（ｂ）が存在することができる。以下にさらに詳細に説明するように、これらは、凹部構造を形成することができる。
【０２４９】
図６Ｇは、レーザ２３８又は他の適切なマーキング要素でマークされるときの、成形材料２３０を含むオーバーモールド・アセンブリ２３２を示す。オーバーモールド・アセンブリ２３２は、いくつかの接合された半導体ダイ・パッケージを含む。マーキング後、接合されたパッケージを適切な切断要素（図示せず）を用いて個片化して、形成されたパッケージを互いから分離することができる。適切な切断要素は、レーザ、ソー、パンチング装置などを含む。
【０２５０】
図６Ｈは、形成されたパッケージ２４６の上面斜視図を示し、図６Ｉは、形成されたパッケージ２４６の底面斜視図を示す。図６Ｉに示されるように、第２のリム２０４（ｂ）と、主領域２０８（ｂ）の露出された表面とが、凹部構造を形成することができる。凹部構造は、はんだ（図示せず）を含むことができ、プリント回路板の上に裏返し、次いでプリント回路板に実装することができる。凹部構造は、はんだを特定の位置に閉じ込めるために使用することができ、成形材料の第２のリム２０４（ｂ）が、主領域２０４（ｂ）に付けられたはんだとリード線２００（ｂ）との間の障壁を形成することができる。図示されるように、リード線２００（ｂ）の横方向縁部は、成形材料２０４の横方向表面と実質的に同一平面にあり、その横方向表面を越えて延在しない。また、リード線２００（ｂ）の底面は、リード線２００（ｂ）間にある成形材料２０４の表面と実質的に同一平面にある。
【０２５１】
図７Ａ〜７Ｄは、処理されるときの半導体のダイ・パッケージの側面図を示す。図７Ａ〜７Ｄに示される方法は、図６Ａ〜６Ｉに示されるプロセスと同様である。
【０２５２】
図７Ａは、第１の表面３０２（ａ）と、第１の表面３０２（ａ）と反対側の第２の表面３０２（ｂ）とを含むリードフレーム構造３０２を示す。この実施例では、リードフレーム構造３０２は、リード３０５間に存在するいくつかの空間３０３と、リードフレーム構造３０２の主中央部分３３３とを有する。主要中央部分３３３は、リード線３０５の組の間に存在する。リードフレーム構造３０２は、上述したリードフレーム構造と同じ又は異なる特性を有していてよい。例えば、リードフレーム構造３０２は、銅などの材料を備えていてよく、めっきされることもある。
【０２５３】
図７Ｂは、成形材料３０２が上に形成された後のリードフレーム構造３０２を示す。これは、第１の成形プロセスを構成することができる。その後、プリモールド基板３０１が形成される。成形材料３０２は、２つの部分３０４（ａ）、３０４（ｂ）を有し、これらの部分は、成形材料３０４のリムを形成することがある。図７Ｂに示されるように、凹部構造３０７は、成形材料部分３０４（ａ）、３０４（ｂ）と、リードフレーム構造の主要中央部分３３３の底面とによって形成される。
【０２５４】
図７Ｃに示されるように、プリモールド基板３０１が形成された後、半導体ダイ３１０が、接着剤３０８を使用してプリモールド基板３０１に取り付けられ、接着剤３０８は、導電性又は非導電性接着剤、はんだなどを含むことがある。半導体ダイ３１０は、上述したように水平型又は垂直型デバイスを備えることができる。垂直型デバイスが存在する場合、接着剤３０８は導電性であってよく、それにより電流は、ダイ３１０の底面に向かって通り、又はダイ３１０の底面から、接着剤３０８、リードフレーム構造３０２の主要中央部分３３３、及び回路板（図示せず）上の適切なパッドに通ることができる。
【０２５５】
次いで、ワイヤボンド３１４が、リードフレーム構造３０２のリード線３０５と、半導体ダイ３１０の上面にある電気端子（図示せず）との間に形成される。半導体ダイ３１０の上面は、半導体ダイ３１０の反対側の面よりも、プリモールド基板３０１から遠いことがある。次いで、封入材料３１８が、半導体ダイ３１０及びワイヤボンド３１４の上に形成される。図７Ｃに示されるように、封入材料３１８の横方向表面は、リードフレーム構造３０２のリード線３０５の横方向表面と同一平面にあってよい。
【０２５６】
得られる半導体ダイ・パッケージ３３０の底面斜視図が、図７Ｄに示されている。半導体ダイ・パッケージ３３０は、封入材料３１８とリードフレーム構造３０２とを含む。成形材料３０４のリムが、リードフレーム構造３０２の主要中央部分３３３の周りに配設されて、凹部構造３０１を形成する。図示されるように、リードフレーム構造３０２のリード線の間の領域が、成形材料３０４で充填され、それらの位置での成形材料３０４の表面は、リード線の表面と実質的に同一平面にある。
【０２５７】
本発明の実施例による他の半導体ダイ・パッケージは、凹部構造を有さないプリモールド基板を含むことができる。そのような実施例は、図８Ａ〜８Ｅを参照して説明することができる。
【０２５８】
図８Ａは、ギャップ３２１を含むリードフレーム構造３２０の別の側断面図を示す。ここでも、リードフレーム構造３２０が、第１の表面３２０（ａ）及び第２の表面３２０（ｂ）と、ギャップ３２１の両側にあるリード線３２４とを含む。
【０２５９】
図８Ｂは、成形プロセスが行われた後のリードフレーム構造３２０を示す。これは、第１の成形プロセスを構成することができる。図８Ｂに示されるように、成形材料３２２が、ギャップ３２１内部に配設され、成形材料３２２の外面は、リードフレーム構造３２０の第１及び第２の表面３２０（ａ）、３２０（ｂ）と実質的に同一平面にある。得られるプリモールド基板３６３は、第１及び第２の反対側の表面３６３（ａ）、３６３（ｂ）を有し、これらの表面は、成形材料３２２の外面、並びにリードフレーム構造３２０の第１及び第２の表面３２０（ａ）、３２０（ｂ）と一致する。図７Ｂに示される基板と異なり、図８Ｂに示されるプリモールド基板３６３に凹部構造は形成されない。
【０２６０】
図８Ｃに示されるように、基板３６３が形成された後、半導体ダイ３２８が、接着剤３４４を使用して基板３６３上に実装される。この実施例では、半導体ダイ３２８は、電気端子を有する上面を備えることがあり、ここで電気端子は、半導体ダイ３２８内の水平型デバイスの一部を形成する。接着剤３４４は、エポキシ接着剤、又は任意の他の適切なタイプの接着剤であってよく、充填されることがあり、又は充填されないこともある。
【０２６１】
半導体ダイ３２８を基板３６３に実装した後、ワイヤボンド３２９が、基板３６３のリード線３２４と半導体ダイ３２８の上面との間に形成される。代替として、本発明の他の実施例では導電クリップを使用することができる。
【０２６２】
図８Ｄに示されるように、ワイヤボンド３２９が半導体ダイ３２８の上面とリード線３２４との間に形成された後、封入材料３３２が、半導体ダイ３２８の上に形成されて、半導体ダイ・パッケージ３３０を形成する。これは、第２の成形プロセスを構成することができる。この実施例では、封入材料３３２は、基板３６３の外縁部を越えて延在しない。前の実施例と同様に、封入材料３３２は、成形材料３２２と同じであってよく、又は異なっていてもよい。
【０２６３】
図８Ｅは、図８Ｄに示される半導体ダイ・パッケージ３３０の底面斜視図を示す。図８Ｅに示されるように、半導体ダイ・パッケージ３３０の底面は平らである。リード線３２４の底面は、成形材料３２２の底面と実質的に同一平面にある。
【０２６４】
図９Ａは、ギャップ３２１を含むリードフレーム構造３２０の別の側断面図を示す。ここでも、リードフレーム構造３２０は、第１の表面３２０（ａ）及び第２の表面３２０（ｂ）と、ギャップ３２１の両側にあるリード線３２４とを含む。
【０２６５】
図９Ｂは、成形プロセスが行われた後のリードフレーム構造３２０を示す。図示されるように、形成された成形材料３２２は、ギャップ３２１を充填し、リードフレーム構造３２０の第２の表面３２０（ｂ）の一部を覆って、基板３６３を形成する。しかし、この実施例での成形材料３２２は、リードフレーム構造３２０の第１の表面３２０（ａ）を覆わない。
【０２６６】
図９Ｃを参照すると、基板３６３が形成された後、半導体ダイ３２８が、接着剤３４４を使用して基板３６３に取り付けられる。ワイヤボンド３２９が、半導体ダイ３２８の上面と、基板３６３内のリードフレーム構造３２０のリード線３２４との間に形成される。前の実施例と同様に、ワイヤボンド３２９の代わりに導電クリップを使用することもできる。
【０２６７】
図９Ｄを参照すると、半導体ダイ３２８が基板３６３に取り付けられた後、封入材料３３２が、基板３６３及び半導体ダイ３２８の上に形成されて、半導体ダイ・パッケージ３３０を形成する。図示されるように、リードフレーム構造３２０のリード線３２４は、封入材料３３２を越えて延在しない。
【０２６８】
図９Ｅは、図９Ｄの半導体ダイ・パッケージ３３０の底面斜視図を示す。図示されるように、成形材料３２２は、リードフレーム構造３２０の第２の表面３２０（ｂ）から突出する。
【０２６９】
図１０Ａは、ギャップ３２１を含むリードフレーム構造３２０の別の側断面図である。ここでも、リードフレーム構造３２０は、第１の表面３２０（ａ）及び第２の表面３２０（ｂ）と、ギャップ３２１の両側にあるリード線３２４とを含む。
【０２７０】
図１０Ｂに示されるように、成形材料３２２は、リードフレーム構造３２０のギャップ３２１を充填し、また、リードフレーム構造３２０の第１の表面３２０（ａ）の一部を覆って、プリモールド基板３６３を形成する。この実施例では、成形材料３２２は、リードフレーム構造３２０の第２の表面３２０（ｂ）を覆わない。
【０２７１】
図１０Ｃに示されるように、半導体ダイ３２８が、接着剤３４４を使用して基板３６３上に実装される。半導体ダイ３２８の上面にある電気端子（図示せず）を基板３６３のリードフレーム構造３２０のリード線３２４に結合するために、ワイヤボンド３２９などが形成されることがある。
【０２７２】
図１０Ｄに示されるように、封入材料３３２が、半導体ダイ３２８及び基板３６３のリード線を覆って、半導体ダイ・パッケージ３３０を形成する。図示されるように、半導体ダイ・パッケージ３３０の底面は平らである。
【０２７３】
図１０Ｅは、図１０Ｄに示される半導体ダイ・パッケージ３３０の底面斜視図を示す。
【０２７４】
図１１Ａは、ギャップ３２１を含むリードフレーム構造３２０の別の側断面図を示す。ここでも、リードフレーム構造３２０は、第１の表面３２０（ａ）及び第２の表面３２０（ｂ）と、ギャップ３２１の両側にあるリード線３２４とを含む。
【０２７５】
図１１Ｂは、リードフレーム構造３２０に成形プロセスを施した後の基板３６３の側断面図を示す。基板３６３は、成形材料３２２を含み、成形材料３２２は、ギャップ３２１を充填し、リードフレーム構造３２０の第１及び第２の表面３２０（ａ）、３２０（ｂ）の一部を覆う。
【０２７６】
図１１Ｃは、接着剤３４４を使用する、基板３６３上への半導体ダイ３２８の実装を示す。ワイヤボンド３２９などが、半導体ダイ３２８の上面と基板３６３のリード線３２４との間に形成される。
【０２７７】
図１１Ｄに示されるように、次いで、封入材料３３２が、基板３６３及び半導体ダイ３２８の上に形成されて、半導体ダイ・パッケージ３３０を形成する。図示されるように、成形材料３２２が、リード線３２４の底面を越えて突出する。
【０２７８】
図１１Ｅは、図１１Ｄに示される半導体ダイ・パッケージ３３０の底面斜視図を示す。図示されるように、リード線３２４の間にある成形材料３２２の外面と、リード線３２０の外面とが実質的に同一平面にある。しかし、リード線３２４の向かい合う組の間の成形材料３２２の中央部分は、リード線３２０の外面に関して高くなっている。
【０２７９】
図１２Ａは、ギャップ３２１を含むリードフレーム構造３２０の別の側断面図を示す。ここでも、リードフレーム構造３２０が、第１の表面３２０（ａ）及び第２の表面３２０（ｂ）を含む。リード線３２４は、ギャップ３２１の両側にある。主要中央部分３３３が、ギャップ３２１の間にある。
【０２８０】
図１２Ｂは、成形プロセスが行われた後の図１２Ａのリードフレーム構造３２０を示す。図示されるように、成形材料３２２が、ギャップ３２１内部と、リードフレーム構造３２０の第２の表面３２０（ｂ）の少なくとも一部の上とに形成されて、本発明の実施例によるプリモールド基板３６３を形成する。成形材料３２２は、第１の部分３２２（ａ）と第２の部分３２２（ｂ）とを含む。第１の部分３２２（ａ）と、第２の部分３２２（ｂ）と、第１及び第２の部分３２２（ａ）、３２２（ｂ）の間のリードフレーム構造３２０の主要中央部分３３３とが、凹部構造３３７を形成することができる。
【０２８１】
図１２Ｃに示されるように、半導体ダイ３２８が、接着剤３４４を使用して基板３６３上に実装される。半導体ダイ３２８が上に実装される基板３６３の表面は平らである。次いで、ワイヤボンド３２９（など）が、基板３６３のリード線３２４と、半導体ダイ３２８の上面にある任意の電気端子との間に形成される。
【０２８２】
図１２Ｄに示されるように、半導体ダイ３２８が基板３６３上に実装された後、封入材料３３２が、基板３６３上、及び半導体ダイ３２８の上に形成されて、半導体ダイ・パッケージ３３０を形成する。
【０２８３】
図１２Ｅは、図１２Ｄに示される半導体ダイ・パッケージ３３０の底面斜視図を示す。図１２Ｅに示されるように、成形材料３２２は、成形材料３２２のリムを含み、これが、リードフレーム構造３２０の主要部分３３３と共に、凹部構造を取り囲んで形成する。
【０２８４】
図６〜１２に関して説明した実施例は、プリモールド基板実装表面とは反対側の半導体ダイの表面にある電気端子をプリモールド基板内のリード線に接続するために、ワイヤボンドなどを有する。図１３〜１７は、本発明の実施例が、フリップ・チップ・タイプの半導体ダイ・パッケージを形成するために、フリップ・チップ・タイプのダイと共に使用されることがあることを例示する。
【０２８５】
図１３Ａは、ギャップ３３９を含むリードフレーム構造３４０の別の側断面図を示す。ここでも、リードフレーム構造３４０が、第１の表面３４０（ａ）及び第２の表面３４０（ｂ）を含む。リード線３６６は、ギャップ３３９の両側にある。
【０２８６】
図１３Ｂは、プリモールド基板３４９を形成するために成形プロセスを施された後の図１３Ａのリードフレーム構造３４０を示す。ここで示されるように、成形材料３４２は、ギャップ３３９を充填し、しかしリードフレーム構造３４０の第１及び第２の表面３４０（ａ）、３４０（ｂ）を越えて延在しない。得られたプリモールド基板３４９は、反対向きの平坦な表面を有する。
【０２８７】
図１３Ｃは、いくつかのはんだバンプ３４８を含む半導体ダイ３４６を示す。はんだバンプ３４８は、半導体ダイ３４６内の半導体デバイスにある電気端子に結合されることがある。
【０２８８】
はんだバンプ３４８は、Ｐｂ−Ｓｎはんだ、Ｐｂフリーはんだなどを含めた任意の適切なはんだ材料を備えることができる。代替として、銅など導電材料を備える導電カラムを、はんだバンプ３４８の代わりに、又ははんだバンプ３４８に加えて使用することができる。
【０２８９】
図１３Ｃに示されるように、半導体ダイ３４６が、接着剤３４４を使用してプリモールド基板３４９上に実装される。接着剤３４６は、積層、ローラ・コーティング、ドクター・ブレード・コーティングなどを含めた任意の適切なプロセスを使用して基板３４９上に堆積することができる。エポキシ接着剤を含めた任意の適切な接着剤を使用することができる。
【０２９０】
図１３Ｄは、半導体ダイ３４６が基板３４９に取り付けられた後の形成された半導体ダイ・パッケージ３５０を示す。図示されるように、接着剤３４４は、半導体ダイ３４６とプリモールド基板３４９との間の空間を充填し、一部、半導体ダイ３４６の周縁部の外側に位置することがある。半導体ダイ・パッケージ３５０では、はんだバンプ３４８が、半導体ダイ３４６内の端子（図示せず）を、リードフレーム構造３４０のリード線３６６に電気的に結合する。
【０２９１】
図１３Ｃ及び１３Ｄは、接着剤が最初に基板上に堆積され、次いで半導体ダイ３４６を基板３４９上に実装することを示すが、他の実施例が可能であることを理解されたい。例えば、最初に、半導体ダイ３４６を基板３４９に実装し、次いで、半導体ダイ３４６と基板３４９との間の空間をアンダーフィル材料で充填することが可能である。アンダーフィル材料は市販されている。他の実施例では、はんだ３４８が半導体ダイ３４６をプリモールド基板３４９に結合するので、アンダーフィル材料又は追加の接着剤が必要とされないこともある。
【０２９２】
図１３Ｅは、図１３Ｄに示される半導体ダイ・パッケージ３５０の底面斜視図を示す。図示されるように、半導体ダイ・パッケージ３５０の底面は、リードフレーム構造３４０の第２の表面３４０（ｂ）と一致する。半導体ダイ・パッケージ３５０の底面で、リードフレーム構造３４０の外面は、成形材料３４２の外面と実質的に同一平面にある。
【０２９３】
図１４Ａは、ギャップ３３９を含むリードフレーム構造３４０の別の側断面図を示す。ここでも、リードフレーム構造３４０が、第１の表面３４０（ａ）及び第２の表面３４０（ｂ）を含む。リード線３６６は、ギャップ３３９の両側にある。
【０２９４】
図１４Ｂは、成形プロセスを施された後のリードフレーム構造３４０を示す。成形材料３４２が、ギャップ３３９を充填し、リードフレーム構造３４０の第２の表面３４０（ｂ）の少なくとも一部を覆って、プリモールド基板３４９を形成する。この実施例では、第１の表面３４０（ａ）は、成形材料３４２によって覆われない。
【０２９５】
図１４Ｃは、接着剤３４４を用いて基板３４９上に実装されるはんだバンプ３４８を含む半導体ダイ３４６を示す。前の実施例と同様に、はんだバンプ３４８は、接着剤層３４４を貫通して、リードフレーム構造３４０に接触する。前の実施例と同様に、はんだバンプ３４８は、Ｐｂ−Ｓｎ、Ｐｂフリーはんだなどを含めた任意の適切なはんだを備えることができる。はんだに加えて、又ははんだの代わりに、導電カラムを使用することもできる。
【０２９６】
図１４Ｄは、半導体ダイ３４６が基板３４９上に実装された後の半導体ダイ・パッケージ３５０を示す。図１４Ｅは、図１４Ｄに示される半導体ダイ・パッケージ３５０の底面斜視図を示す。図１４Ｄ及び１４Ｅに示されるように、成形材料３４２は、リードフレーム構造３４０の第２の表面３４０（ｂ）から下方向に突出する。図１４Ｅに示されるように、隣接するリード線３６６の間にある成形材料３４２は、リード線３６６の外面と実質的に同一平面にある。
【０２９７】
図１５Ａは、ギャップ３３９を含むリードフレーム構造３４０の別の側断面図を示す。ここでも、リードフレーム構造３４０が、第１の表面３４０（ａ）及び第２の表面３４０（ｂ）を含む。リード線３６６は、ギャップ３９９の両側にある。
【０２９８】
図１５Ｂは、成形プロセスを施された後のリードフレーム構造３４０を示す。成形材料３４２は、ギャップ３３９を充填し、リードフレーム構造３４０の第１の表面３４０（ａ）又は第２の表面３４０（ｂ）を覆わない。
【０２９９】
図１５Ｃは、基板３４９上に実装されるときの半導体ダイ３４６を示す。前の実施例と同様に、半導体ダイ３４６は、半導体ダイ３４６内の端子（図示せず）に取り付けられたいくつかのはんだバンプ３４８を有する。
【０３００】
図１５Ｄに示されるように、半導体ダイ３４６がプリモールド基板３４９に実装された後、封入材料３５２が、半導体ダイ３４６の上及び下に形成されることがあり、半導体ダイ・パッケージ３５０を形成する。封入材料３５２は、前述した成形材料３４２と同じ又は異なるタイプの材料を使用してよい。
【０３０１】
図１５Ｅは、半導体ダイ・パッケージ３５０の底面斜視図である。図示されるように、成形材料３４２の外面は、リード線３６６の底面外面と実質的に同一平面にある。
【０３０２】
半導体ダイ・パッケージ３５０は、回路板の上に裏返して、回路板に実装することができる。望まれる場合には、はんだは、半導体ダイ・パッケージ３５０を回路板上に実装する前に、リード線３６６の露出された表面上に形成されてもよい。
【０３０３】
前の実施例と異なり、接着剤層は、半導体ダイ３４６を基板３４９上に実装する前に基板３４９上に存在しない。そうではなく、封入材料３５０が、半導体ダイ３４６の上面と底面との両方を覆う。
【０３０４】
図１６Ａは、ギャップ３３９を含むリードフレーム構造３４０の別の側断面図を示す。ここでも、リードフレーム構造３４０が、第１の表面３４０（ａ）及び第２の表面３４０（ｂ）を含む。リード線３６６は、ギャップ３３９の両側にある。
【０３０５】
図１６Ｂは、成形プロセスを施された後のリードフレーム構造３４０を示す。成形材料３４２は、ギャップ３３９を充填し、第２の側面３４０（ｂ）の少なくとも一部を覆って、プリモールド基板３４９を形成する。
【０３０６】
図１６Ｃは、プリモールド基板３４９上に実装されるときの半導体ダイ３４６を示す。半導体ダイ３４６は、複数のはんだバンプ３４８を含む。はんだバンプ３４８は、実装後にリード線３６６に接触する。
【０３０７】
図１６Ｄに示されるように、半導体ダイ３４６が基板３４９に実装された後、封入材料３５２が、半導体ダイ３４６の上及び下に形成されることがあり、半導体ダイ・パッケージ３５０を形成する。
【０３０８】
図１６Ｅは、図１６Ｄに示される半導体ダイ・パッケージ３５０の底面斜視図を示す。図示されるように、隣接するリード線３６６の間にある成形材料３４２は、それらリード線３６６の外面と実質的に同一平面にある。成形材料３４２のより大きな部分が、リード線３６６から突出する。
【０３０９】
図１７Ａは、少なくとも２つのギャップ３３９を含むリードフレーム構造３４０の別の側断面図を示す。ここでも、リードフレーム構造３４０が、第１の表面３４０（ａ）及び第２の表面３４０（ｂ）を含む。主要中央部分３３３が、ギャップ３３９の間にある。リード線３６６は、ギャップ３３９から外方向に延在する。
【０３１０】
図１７Ｂは、成形プロセスが施された後のリードフレーム構造３４０を示す。図１７Ｂに示されるように、成形材料３４２は、ギャップ３３９を充填し、第２の表面３４０（ｂ）の少なくとも一部を覆って、プリモールド基板３４９を形成する。成形材料３４２は、第１の部分３４２（ａ）と第２の部分３４２（ｂ）とを含み、これらの部分は、リードフレーム構造３４０の主要中央部分３３３の第２と共に凹部構造３５１を形成する。
【０３１１】
図１７Ｃは、基板３４９上に実装されるときの半導体ダイ３４６を示す。半導体ダイ３４６は、その下面に取り付けられたいくつかのはんだ構造３４８を含む。はんだ構造３４８は、半導体ダイ３４８内の電気端子をリードフレーム構造３４０のリード線３６６に電気的に結合する。
【０３１２】
図１７Ｄに示されるように、半導体ダイ３４６が基板３４９に実装された後、封入材料３５２が、半導体ダイ３４６の上及び下に形成されることがあり、半導体ダイ・パッケージ３５０を形成する。
【０３１３】
図１７Ｅは、図１７Ｄに示される半導体ダイ・パッケージ３５０の底面斜視図である。図１７Ｅに示されるように、成形材料３４２のリムが、主要中央部分３３３の周りに形成される。それらが相まって、凹部構造を形成することができる。
【０３１４】
図５〜１７に関して説明した実施例は、いくつかの利点を提供する。第１に、半導体ダイ・パッケージを作成するために高価なカバー・テープ及びエッチング・リードフレーム構造が必要とされないので、費用をあまりかけずに半導体ダイ・パッケージを製造することができる。これらの実施例では、プリモールド基板を形成するために、成形ダイを有する成形ツールが使用されるので、エッチング・リードフレーム構造及びカバー・テープは、プリモールド基板を形成するために必要とされない。いくつかの例では、これは、高価なカバー・テープを使用して製造される半導体ダイ・パッケージと比べて、半導体ダイ・パッケージのコストを４２％に削減することができる。第２に、前述の実施例の多くによって示されるように、半導体ダイ・パッケージは、より大きな半導体ダイを使用することができる。上で例示したように、半導体ダイのサイズは、基板内で使用されるリードフレーム構造内のダイ取付けパッドのサイズに制約される必要はない。第３に、本発明の実施例では、半導体ダイ・パッケージのサイズを増大することなく、ピン・リード数を増加させることが可能である。第４に、凹部構造が形成されるとき、はんだ接合の信頼性を高めることが可能である。凹部構造は、はんだを含むことができ、はんだは、形成された半導体ダイ・パッケージをプリント回路板などに取り付けるために使用される。
【０３１５】
（ＩＶ．ハイパワー・モジュールの設計及び製造方法）
ハイパワー・モジュールは、いくつかのエレクトロニクス用途で使用される。いくつかのハイパワー・モジュールは、「スマート」パワー・モジュールである。これらのパワー・モジュールは、少なくとも１つのパワー半導体ダイと、少なくとも１つの制御半導体ダイとを含む。制御半導体ダイ（例えば、ドライバ集積回路又はドライバ・チップ）は、パワー半導体ダイの動作を少なくとも部分的に制御するために使用されることがある。
【０３１６】
本発明の追加の実施例は、ハイパワー・モジュール、及びハイパワー・モジュールを製造するための方法を対象とする。一実施例では、リードフレーム構造と成形材料とを含む基板が得られる。成形材料とリードフレーム構造との表面は、実質的に同一平面にある。基板は、第１のダイ取付け領域と第２のダイ取付け領域とを含む。第１の半導体ダイは、第１のダイ取付け領域に取り付けられ、第２の半導体ダイは、第２のダイ取付け領域に取り付けられる。第１の半導体ダイは、パワー・トランジスタを備えることがある。第２の半導体ダイは、制御チップ（又はドライバＩＣ、すなわちドライバ集積回路）を備えることがある。また、追加のパワー・トランジスタ及び追加の電子構成要素が、ハイパワー・モジュール内に存在することもある。
【０３１７】
図１８Ａ−１は、第１のダイ取付け領域４０２（ｂ）−１と、第２のダイ取付け領域４０２（ｂ）−２と、第３のダイ取付け領域４０２（ｂ）−３とを含むリードフレーム構造４０２を示す。様々なダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２、４０２（ｂ）−３の間の空間は、形成すべきパッケージの電圧要件によって定義されることがある。
【０３１８】
また、リードフレーム構造４０２は、第１、第２、及び第３のダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２、４０２（ｂ）−３から延在するいくつかのリード線４０２（ａ）を含む。この実施例では、リード線４０２（ａ）は、単一方向で、第１、第２、及び第３のダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２、４０２（ｂ）−３から延在する。他の実施例では、それらは、２つ以上の方向で、様々なダイ取付け領域から延在することがある。この実施例では、第３のダイ取付け領域４０２（ｂ）−３は、ドライバ半導体ダイのためのダイ・パドルに対応することがあり、他のダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２は、パワー半導体ダイのためのダイ・パドルに対応することがある。
【０３１９】
図１８Ａ−２は、リードフレーム構造４０２の逆側を示す。リードフレーム構造４０２は、第１のハーフエッチング領域４０２（ｃ）−１と第２のハーフエッチング領域４０２（ｃ）−２とを含む。本発明の実施例では、エッチング領域は、リードフレーム構造の厚さを通して部分的にエッチングすることによって形成されることがある。「ハーフエッチング」構造は、リードフレーム構造の厚さの約半分が除去された後に形成されているリードフレーム構造の部分を表すことがある。
【０３２０】
ハーフエッチング領域４０２（ｃ）−１、４０２（ｃ）−２は、標準のエッチング・プロセスを使用して形成されることがある。例えば、ハーフエッチング領域４０２（ｃ）−１、４０２（ｃ）−２に対応する表面は、エッチング前、フォトレジスト又はテープ（例えばポリイミド・テープ）などの材料で覆われることがある。次いで、被覆材料によって覆われていないリードフレーム構造４０２の領域をエッチングするために、エッチング材料（例えば、液体エッチャント又はドライ・エッチャント）が使用されることがある。図１８Ａ−１及び１８Ａ−２の両方を参照すると、この実施例では、第１のハーフエッチング領域４０２（ｃ）−１と第１のダイ取付け領域４０２（ｂ）−１とは、同じ構造の部分であってよい。また、この実施例では、第２のハーフエッチング領域４０２（ｃ）−２と第２のダイ取付け領域４０２（ｂ）−２とが、同じ構造の部分であることもある。
【０３２１】
図１８Ｂ−１は、成形プロセスが行われた後のリードフレーム構造４０２を示す。成形プロセス（例えば転写成形プロセス）が行われた後、成形材料４０４が、リードフレーム構造４０２の周りに形成され、それによりプリモールド基板４０５を形成する。１つの例示の転写成形プロセスでは、成形材料によって覆われることを意図されていないリードフレーム構造４０２の表面は、成形中のモールド・ブリーディングを防止するために、テープ（例えばポリイミド・テープ）で覆われることがある。リードフレーム構造４０２がテープで覆われた後、成形材料がリードフレーム構造４０２の上に堆積されることがある。その後、テープが除去され、それにより、リードフレーム構造４０２の事前に覆われていた部分を、成形された成形材料を通して露出する。他の実施例では、上述したように、プリモールド基板は、カバー・テープを使用せずに、モールド・ツールを使用して形成することができる。
【０３２２】
図示されるように、成形材料４０４は、成形材料４０４の外面が第１、第２、及び第３の導電ダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２、４０２（ｂ）−３の外面と実質的に同一平面にあるように形成される。図１８Ｂ−１に示されるように、リード線４０２（ａ）は、成形材料４０４の１つの横方向縁部から延在する。他の実施例では、導電ダイ取付け領域４０２（ｂ）−１、４０２（ｂ）−２、４０２（ｂ）−３から延在するリード線は、成形材料４０４の２つ以上の横方向縁部から延在することがある。
【０３２３】
図１８Ｂ−２は、プリモールド基板４０５の底面斜視図を示す。図示されるように、第１及び第２のハーフエッチング領域４０２（ｃ）−１、４０２（ｃ）−２の外面は、成形材料４０４を通して露出される。
【０３２４】
本発明の実施例によるプリモールド集積リードフレーム構造は、いくつかの従来の基板に比べて、より低い反り、及びより高い剛性を有する。以下の説明から明らかになるように、ＳＩＰ（システム・イン・パッケージ）モジュールのような本発明の実施例では、直接結合された銅又は絶縁された金属基板のような追加のヒート・シンク又は基板が必要ない。半導体ダイ・パッケージの熱性能は、適切な厚さを有するリードフレーム構造を使用することによって実現することができる。プリモールド基板の電気回路は、成形操作中に画定することができる。
【０３２５】
図１８Ｃに示されるように、第１、第２、及び第３の半導体ダイ４０８（ａ）、４０８（ｂ）、４０８（ｃ）が、接着剤又は何らかの他の適切な材料を使用して、基板４０５に取り付けられる。前の実施例と同様に、半導体ダイ４０８（ａ）、４０８（ｂ）、４０８（ｃ）をプリモールド基板４０５に取り付けるために、エポキシ・タイプ接着剤、又は任意の他の適切な市販の接着剤を使用することができる。
【０３２６】
前述した実施例と同様に、望まれる場合には、リード線４０２（ａ）と、半導体ダイ４０８（ａ）、４０８（ｂ）、４０８（ｃ）の上面にある端子との間に、ワイヤボンド（図示せず）が形成されることもある。また、ワイヤボンドは、異なる半導体ダイを互いに接続するために使用されることもある。例えば、半導体ダイ４０８（ｂ）は、ドライバＩＣダイであってよく、半導体ダイ４０８（ａ）、４０８（ｃ）は、パワーＩＣダイであってよい。ドライバＩＣダイは、ワイヤを介してパワーＩＣダイに電気的に結合されることがあり、パワーＩＣを制御することがある。他の実施例では、ワイヤボンドの代わりに、導電クリップなど他の導電構造を使用することができる。
【０３２７】
図１８Ｄに示されるように、封入材料４１０が、第１、第２、及び第３の半導体ダイ４０８（ａ）、４０８（ｂ）、４０８（ｃ）の上に形成されて、半導体ダイ・パッケージ４００を形成する。封入材料４１０は、標準の成形プロセスを使用して形成することができる。例示の半導体ダイ・パッケージ４００では、リード線４０２（ａ）は、封入材料４１０の片側のみから延在する。
【０３２８】
封入プロセスを実施した後、形成されたパッケージは、適切な寸法に整えて形成することができる。
【０３２９】
図１９Ａ及び１９Ｂは、図１８Ａ〜Ｄに関して説明したのと同じ一般的なプロセス・フローを使用して作成することができるＳＰＭ（スマート・パワー・モジュール）タイプのパッケージの図を示す。
【０３３０】
図１９Ａは、リードフレーム構造を含む基板５０４のためのフレームとしての役割を果たすフレーム構造５０２の斜視図を示す。図１９Ｂは、フレーム構造５０２及び基板５０４の底面図を示す。第１及び第２の半導体ダイ５０６（ａ）、５０６（ｂ）が、基板５０４上にある。前述したように、リードフレーム構造５０４（ａ）と成形材料５０４（ｂ）とを使用して基板５０４が形成される。前の実施例と同様に、リードフレーム構造５０４（ａ）の一部分が、部分的にエッチングされることがあり、成形材料５０４（ａ）が、成形材料５０４（ａ）の外面と実質的に同一平面にある外面を有する。
【０３３１】
上述したように、本発明の実施例は、パワー及びドライバＩＣ半導体ダイのための事前定義されたダイ・パドルを有するハーフエッチング又は部分エッチングされたリードフレーム構造を有することができる。ダイ取付けパドル間の隔離スペーシングは、半導体ダイ・パッケージの電圧要件によって制御することができる。さらに、リードフレーム構造はプリモールドされることがあり、リードフレーム構造は、成形中のモールド・ブリーディングを防止するために、テープでバックコートされることがある。また、成形材料の外面は、プリモールド基板内のダイ取付けパドルの外面と実質的に同一平面にあってよい。
【０３３２】
上述したように、プリモールド集積リードフレーム基板は、他の基板よりも低い反り及び高い全体パネル剛性を有する。さらに、様々な厚さを有するリードフレーム構造を使用してパッケージの熱性能を実現することができるので、直接結合された銅又は絶縁された金属基板のような余剰のヒート・シンク又は基板は必要ない。より良い熱伝達が望まれる場合、より厚いリードフレーム構造を使用することができる。本発明の実施例では、サブアセンブリ・パネルを、最終的なパッケージ寸法に成形することができ、次いで、最終的なパッケージを整えて形成することができる。
【０３３３】
上述した半導体ダイ・パッケージは、高い熱効率のパッケージになることがあり、ＬＣＤ（液晶ディスプレイ）ＴＶモジュール・パッケージなどのパッケージに使用することができる。
【０３３４】
（Ｖ．ハイパワー・モジュールのための基板）
本発明の他の実施例は、半導体ダイ・パッケージのためのプリモールド基板、プリモールド基板を製造するための方法、及びプリモールド基板を含む半導体ダイ・パッケージを対象とする。
【０３３５】
一実施例では、第１のリードフレーム構造と第２のリードフレーム構造とが得られる。次いで、第１及び第２のリードフレーム構造が、接着層を使用して互いに取り付けられる。次いで、成形材料が、第１のリードフレーム構造、第２のリードフレーム構造、又は接着層に塗布される。
【０３３６】
図２０Ａは、本発明の実施例による基板７００の上面図を示す。図２０Ｂは、図２０Ａに示される基板７００の上面斜視図を示す。この実施例では、基板７００の上面は、４つの導電領域７５２を含み、それらの導電領域７５２は、絶縁領域７５４によって分離され、境界を画されている。絶縁領域７５４は、導電領域７５２の間のギャップ７５８を充填する成形材料を備える。導電領域７５２は、導電ダイ取付け領域としての役割を果たすことがある。４つの導電領域７５２が、単一のリードフレーム構造の一部分であってよい。４つの導電領域７５２の間のギャップが成形材料で充填されるとき、成形材料は、導電領域７５２の外面と実質的に同一平面にある外面を有する。上述したように、この組合せがプリモールド基板を形成することができる。
【０３３７】
図２０Ｃは、図２０Ａ、２０Ｂに示される基板７００の側断面図を示す。図２０Ｃに示されるように、基板７００は、互いに面する２つのハーフエッチング・リードフレーム構造７０２を含む。２つのハーフエッチング・リードフレーム構造７０２は、銅、銅合金、又は任意の他の適切な導電材料を備えることができる。２つのハーフエッチングされた（又は部分エッチングされた）リードフレーム構造７０２は、２つの厚さ１０〜２０ミルのリードフレーム構造から形成することができ、それらの構造はそれぞれ、いくつかの位置では約５〜１０ミルの厚さまで部分的にエッチングされている。他の実施例では、リードフレーム構造７０２は、約２０〜４０ミルの厚さを有することができ、いくつかの位置で約１０〜２０ミルの厚さまでハーフエッチングすることができる。リードフレーム構造７０２は、好ましくは同じ厚さ及び構成を有する。しかし、これは、全ての場合に必須なわけではない。
【０３３８】
各リードフレーム構造７０２は、プリモールド基板内に存在することがある。プリモールド基板、及びそれらの対応するリードフレーム構造７０２は、リードフレーム構造７０２の間に配設される接着剤層７０４に積層されて接触する。積層後、サンドイッチ複合体が形成される。
【０３３９】
接着剤層７０４は、任意の適切な形態を有することができ、任意の適切な厚さを有することができる。例えば、接着剤層７０４の厚さは、いくつかの実施例では約１〜３ミルであってよい。また、接着剤層７０４は、連続又は不連続層の形態であってもよい。
【０３４０】
接着剤層７０４は、前述したプリモールド基板及びリードフレーム構造７０２を互いに結合することができる任意の適切な材料を備えることができる。例えば、接着剤層７０４は、ポリイミド層（ポリイミド・テープ）などのポリマー層を備えていてよい。他の実施例では、接着剤層７０２とリードフレーム構造７０２との間の任意のＣＴＥ（熱膨張率）不整合と、形成されるプリモールド基板が特に大きい場合の任意の界面剪断応力とを減少するために、ＦＲ４積層体又は高Ｋ接着剤フィルムを使用することが可能である。
【０３４１】
形成されるリードフレーム構造７０２と接着剤層との積層体は、生じ得る反りの問題を減少するために対称的であってよい。例えば、図２０Ｃに示されるように、前述した部分エッチング・プロセスによって形成された領域７０２（ａ）は、形成された基板７００内で互いに向かって内方向に面することができる。また、２つのリードフレーム構造７０２は、対称的なエッチング・パターン及び同様の幾何形状を有することがあり、それによりそれらのリードフレーム構造７０２は、基板７００内に対称的に配設される。
【０３４２】
サンドイッチ積層体は、リードフレーム構造７０２の縁部の周りに形成される成形材料７０６によってさらにプリモールドされる。成形材料７０６は、エポキシ成形材料、又は任意の他の適切なタイプの成形材料を備えることができる。転写成形プロセス又は他のプロセスを使用して、リードフレーム構造７０２及び対応するプリモールド基板の縁部の周りに成形材料７０６を形成することができる。例えば、サンドイッチ積層体は、２つの成形ダイの間に配設されることがあり、成形材料は、よく知られている成形プロセスを使用して、図示されるように成形されることがある。成形材料７０６は、形成された積層体の界面での自由縁応力を減少する。
【０３４３】
成形材料７０６を用いてサンドイッチ積層体をオーバーモールドした後、望まれる場合には、導電領域７５２の表面をさらに処理することができる。例えば、基板７２４の上面での露出された導電領域７５２が、パワーＩＣ半導体ダイのための導電ダイ取付け領域として使用される場合、導電領域７５２の露出表面は、Ｎｉ／Ｐｄ／Ａｕ又は他の金属層などアンダーバンプ複合物でめっき或いは被覆されることがある。そのような追加の層は、導電領域７５２に半導体ダイをはんだ付けするためのはんだ付け可能パッドを形成することがある。別の実施例では、導電領域７５２の露出表面が、絶縁されるように意図されている場合、導電領域７５２の露出された上面は、陽極処理されることがある。任意の適切な知られている陽極処理プロセスを使用することができる。
【０３４４】
図２０Ｄは、前の図で説明した基板７００の底面斜視図である。
【０３４５】
基板７００及び７１０は、ＭＬＰタイプ・パッケージの場合と同様にパネル形態で製造することができ、次いで、例えばウェハ・ソーを使用して個片化され、次いで、後続のアセンブリにおいて使用される。以下にさらに詳細に説明するように、そのような実施例は、フレキシブル・モジュール・アセンブリのための共通のリードフレーム構造を使用して構成することができる。また、そのような実施例を使用して、ＳＩＰ（シングル・インライン・パッケージ）を形成することもできる。
【０３４６】
他の実施例が可能である。図２０Ａ〜２０Ｄにおける前述した実施例では、リードフレーム構造は、部分的にエッチングされ、次いで成形プロセスが行われて、プリモールド基板を形成する。プリモールド基板は、成形材料の外面と実質的に同一平面にある外面を有するリードフレーム構造を有する。次いで、プリモールド基板は、接着剤層と一体に積層されて、サンドイッチ複合体を形成する。次いで、得られたサンドイッチ複合体が、縁部成形されて、基板を形成する。
【０３４７】
しかし、他の実施例では、最初の形成プリモールド基板を用いずに、２つの部分的にエッチングされたリードフレーム構造を得て、次いでそれらを接着剤層と一体に積層することが可能である。その後、積層されたリードフレーム構造を次いで成形材料と積層することができ、前述したのと同じ概略形状を有する基板を形成する。
【０３４８】
２つの部分的にエッチングされたリードフレーム構造の使用を詳細に説明してきたが、２つ以上のエッチングされたリードフレーム構造を組み合わせて、本発明の実施例による組合せ基板を形成することができることを理解されたい。
【０３４９】
図２０Ｅ〜２０Ｈは、本発明の他の実施例による他の基板を例示する。
【０３５０】
図２０Ｅは、本発明の実施例による基板７１０の上面図を示す。基板７１０は、リードフレーム構造７１２（例えば、銅リードフレーム構造）と成形材料７１４とを含み、成形材料７１４は、リードフレーム構造７１２の隙間を充填する。したがって、基板７１２内の金属パッドを電気的に隔離するために、厚い銅リードフレーム構造を、エポキシ成形材料などの成形材料を用いてプリモールドすることができる。
【０３５１】
図２０Ｆ、２０Ｇ、及び２０Ｈは、それぞれ、基板７１０の側断面図、上面斜視図、及び底面斜視図を示す。図２０Ｆに示されるように、成形材料７１４の厚さは、リードフレーム構造７１２の厚さに実質的に等しい。また、リードフレーム構造７１２の縁部は、成形材料７１４によって境界を画され、それにより、成形材料が基板７１０の外縁部を形成する。
【０３５２】
本発明の実施例では、前述した基板７００、７１０を、半導体ダイ・パッケージ内で個別に使用することができる。前の実施例と同様に、半導体ダイは、基板に実装されることがある。望まれる場合には、入力及び出力接続を、実装された半導体ダイと、基板及び／又は外部入力及び／又は出力源との間に形成することができる。次いで、形成されたパッケージを回路板に実装することができる。
【０３５３】
しかし、他の実施例では、外部リード線を有する基板７００、７０２を提供するために、前述したタイプの基板７００、７０２をフレーム構造に実装することができる。これらの実施例は、図２１及び２２に示され、以下にさらに詳細に説明する。
【０３５４】
図２１Ａは、フレーム部分５５０（ａ）といくつかのリード線５５０（ｂ）とを含むフレーム構造５５０を示す。中央領域５５０（ｃ）は、本発明の実施例による基板を受け取ることができる。
【０３５５】
任意の適切な基板を、中央領域５５０（ｃ）内に配置することができる。例えば、中心領域５５０（ｃ）内に受け取ることができる基板は、図２０Ｅに示される基板７１０、又は図２０Ｃに示される基板７００であってよい。図２１Ｂは、フレーム構造５５０の中央領域５５０（ｃ）内に配置することができる特定の基板５５２の上面図を示す。図２１Ｃは、図２１Ｂに示される基板５５２の底面斜視図を示す。
【０３５６】
図２１Ｄ及び２１Ｅに示されるように、基板５５２がフレーム構造５５０に取り付けられる前又は後に、いくつかの半導体ダイ５５４が基板５５２に実装されることがある。上述したように、任意の適切な導電性接着剤を使用して、半導体ダイ５５４を基板５５２に取り付けることができる。さらに、半導体ダイは、上で説明した任意の特性を有することがある。例えば、半導体ダイ５５４の少なくとも１つが、ドライバＩＣ半導体ダイを含むことがあり、その一方で、半導体ダイ５５４の少なくとも１つが、パワーＩＣ半導体ダイを含むことがある。半導体ダイ５５４が基板５５４に実装された後、その後、半導体ダイ・アセンブリ５６０が形成される。
【０３５７】
図示されるように、半導体ダイ５５４を含む基板５５２は、フレーム構造５５０のリード線５５０（ｂ）に取り付けられることがある。リード線５５０（ｂ）の底面が、基板５５２の上側導電面にはんだ付け或いは接着されることがある。
【０３５８】
代替実施例では、基板５５２は、半導体ダイ５５４を有さずに、フレーム構造５５０のリード線５５０（ｂ）に取り付けられることがある。基板５５２がフレーム構造５５０のリード線５５０（ｂ）に取り付けられた後、半導体ダイ５５４が、基板５５２に実装されることがある。
【０３５９】
図２１Ｆは、半導体ダイ・アセンブリ５６０の底面斜視図を示す。図２１Ｇは、半導体ダイ・アセンブリ５６０の側断面図を示す。
【０３６０】
半導体ダイ・アセンブリ５６０が形成された後、封入材料５７６が、半導体ダイ５５４の上に形成されることがある。図２２Ａは、半導体ダイ・パッケージ５７７の側断面図を示す。この実施例では、半導体ダイ・パッケージ５７７は、シングル・インライン・パッケージ（ＳＩＰ）である。図２２Ｂ、２２Ｃ、及び２２Ｄは、それぞれ半導体ダイ・パッケージ５７７の上面斜視図、上面図、及び上面斜視図を示す。得られるパッケージは、高い熱効率のパッケージになることがあり、ＬＣＤ  ＴＶモジュール・パッケージに使用することができる。
【０３６１】
上述した技法を使用してデュアル・インライン・パッケージ（ＤＩＰ）を形成することもできることを理解されたい。デュアル・インライン・パッケージを形成するためには、前述したフレーム構造５５０は、中心領域５５０（ｃ）に向けて内方向に面する２組のリード線を有することになる。次いで、両組のリード線が、基板（その上に実装された半導体ダイを有する、又は有さない）に取り付けられ、次いで、得られたアセンブリが、上述したように封入されて、ＤＩＰタイプの半導体ダイ・パッケージを形成する。
【０３６２】
上述した実施例は、従来の構造に勝るいくつかの利点を有する。例えば、銅直接接合（ＤＢＣ）基板と比べると、ＤＢＣ基板は、高価なベース材料及び高い処理温度の使用を必要とするので、本発明の実施例のほうが費用がかからない。また、ＤＢＣ基板では、ＤＢＣ内の銅とセラミックとの間の熱的不整合が、高い界面応力を誘発することがあり、パッケージ信頼性の問題を誘発することがある。さらに、ＤＢＣ基板を形成するために必要とされる高い処理温度が、より高いパネル反りを生み出すことがある。
【０３６３】
サーマル・クラッド・ボードが、別のタイプの基板である。これらは、アルミニウム（１〜１．５ｍｍ）、誘電体（５０〜８０ミクロン）、銅（３５〜４００ミクロン）、及び無電解ニッケル（３〜５ミクロン）の組合せを使用する。
【０３６４】
本発明の実施例は、サーマル・クラッド・ボードに勝るいくつかの利点を有する。例えば、サーマル・クラッド・ボードに比べて、本発明の実施例は、より少ない層を必要とし、したがってより低いコストで製造される。さらに、サーマル・クラッド・ボードは、本発明の実施例よりも高い熱抵抗を有し、より大きなＣＴＥ不整合の問題を有することがある。熱的不整合は、高い界面応力を生成することがあり、パッケージ信頼性の問題を誘発することがある。
【０３６５】
最後に、上に示されるように、本発明の実施例は、フレキシブル・モジュール・アセンブリのための共通のリードフレーム構造を用いて構成することができる。
【０３６６】
（ＶＩ．電圧調整器を含むパッケージ内のシステム）
上述した実施例の多くは、半導体ダイ・パッケージ内のプリモールド基板の形成及び使用に関する。前述の半導体ダイ・パッケージ実施例は、パワー半導体ダイ・パッケージのための特定の構成を対象とする。半導体ダイ・パッケージは、電源及び／又は電圧調整器と共に使用されることがある。以下に説明する実施例は、上述した任意のプリモールド基板、又は１つ又は複数の半導体ダイを支持することができる任意の他の適切な基板を使用することができる。
【０３６７】
ブロードバンド用途の需要が高まるにつれて、マイクロプロセッサの設計要件は、より複雑になっている。これは、ＣＰＵクロック周波数を上昇させており、これが電力消費の増加をもたらしている。一般に、電圧調整器が、以下の要件を念頭において設計される。（１）電圧調整器が、高い反応を有し、低い電圧で動作し、高い電流レベル（例えば１．３Ｖ及び７０Ａの出力〜０．８Ｖ及び１５０Ａの出力）に対応する。（２）電圧調整器が、任意の生じ得る損失を低レベルで保つために、より高いスイッチング周波数で高い効率を有する。
【０３６８】
高周波数及び高効率動作を組み合わせる電圧調整器を作成するために、パワーＭＯＳＦＥＴに組み込まれる個々のデバイスそれぞれを改良し、また、デバイス間の配線の寄生インダクタンスを低減することが望まれる。ドライバＩＣとハイ及びローサイド・パワーＭＯＳＦＥＴとを単一のパッケージ内に集積することによって、実質的な効率向上を、有意な小型化と共に実現することができる。
【０３６９】
同期バック・コンバータなどのための従来のパッケージは、典型的には、ドライバＩＣ、ハイサイドＭＯＳＦＥＴダイ、及びローサイドＭＯＳＦＥＴダイそれぞれに関して１つずつ、３つのダイ・パドルを有する。従来のパッケージでは、ハイサイドＭＯＳＦＥＴソースが、ボンド・ワイヤを用いてローサイドＭＯＳＦＥＴドレインに接続される。これは、高い寄生インダクタンスを生み出す。さらに、従来のパッケージでは、ハイサイド及びローサイドＭＯＳＦＥＴゲート、ソース、及びドレインへのドライバＩＣの接続も、ボンド・ワイヤを使用して行われる。個別のパドルを使用することが、より長いボンド・ワイヤの使用を必要とする。そのような要因が、従来のパッケージの高周波数パワー効率及び熱性能を低減する。一般に、マルチダイ・パドル・パッケージは、本発明の実施例よりも低いパッケージ信頼性レベルを有する。
【０３７０】
同期バック・コンバータは、ドライバＩＣと、ハイサイド・パワーＭＯＳＦＥＴと、ローサイド・パワーＭＯＳＦＥＴとを使用することができる。図２３は、典型的な同期バック・コンバータの簡略化された概略図を示す。同期バック・コンバータ（ＳＢＣ）６７０は、ハイサイド金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）６７２と、ローサイドＭＯＳＦＥＴ６７４とを含む。ローサイドＭＯＳＦＥＴ６７４のドレインＤが、ハイサイドＭＯＳＦＥＴ６７２のソースＳに電気的に接続される。ほとんどの商業的に製造されているＭＯＳＦＥＴは、垂直型デバイスであり、ゲート、ドレイン、及びソースへの外部接続点が、デバイスの同じ幾何平面上にあるようにパッケージされる。
【０３７１】
ＳＢＣ６７０内でのハイ及びローサイドＭＯＳＦＥＴ６７２及び６７４のそれぞれソースＳとドレインＤとの間の接続は、望ましくは、ＳＢＣ６７０が高い動作／スイッチング周波数に対して適正に使用されるように、非常に低いインダクタンスを有する。ＭＯＳＦＥＴ６７２及び６７４がディスクリート・デバイスとして構成される場合、ＳＢＣ６７０の回路レイアウトの設計は、望ましくは、寄生インダクタンスを減少するように最適化される。別法として、ＳＢＣ６７０は、単一パッケージ内の単一コンバータにおける完全集積型同期バック・コンバータとして構成することができ、これは、ハイ及びローサイドＭＯＳＦＥＴ６７２及び６７４のそれぞれソースＳとドレインＤとの間の接続における寄生インダクタンスを減少するように設計されて配置される。しかし、そのような完全集積型デバイスは、かなり用途及び／又は設計に特有のデバイスになる傾向があり、それらは、他の用途及び／又は設計と適合性がないことが多い。さらに、ＭＯＳＦＥＴを接続するプリント回路板トレース／導体は、典型的には、高レベルの電流に妥当な搬送によく適していない。
【０３７２】
本発明の実施例では、新規のデュアル・コモン・パドル・パッケージ（例えば９×５ｍｍ−２６ピン両面フラット、ノンリード・パッケージ）が、従来のパッケージに関わる問題を克服することができる。本発明の実施例は、以下の特性を有することができる。
・ドライバＩＣ、ハイサイドＭＯＳＦＥＴ、及びローサイドＭＯＳＦＥＴが、同じパドルを共有することがある。
・ハイサイドＭＯＳＦＥＴが、ダイ・パドルに取り付けられたフリップ・チップであってよく、ローサイドＭＯＳＦＥＴは、従来の軟質はんだダイ取付け材料を使用することができる。
・したがって、ハイサイドＭＯＳＦＥＴのソースが、ダイ取付けパドルを介してローサイドＭＯＳＦＥＴのドレインに自動的に接続される。
・ハイサイドＭＯＳＦＥＴのドレインは、１つ又は複数の金属ストリップ・クリップ・ボンド又は１つ又は複数のワイヤボンドを用いて外部ピンに接続することができる。
・また、ワイヤ長を低減するために、ドライバＩＣを、ハイ及びローサイドＭＯＳＦＥＴの間に位置させることができる。
・ドライバＩＣは、それをＭＯＳＦＥＴから隔離するために非導電ダイ取付け材料を使用する。
・本発明の実施例によるパッケージは、８×８ＱＦＮパッケージなど従来のパッケージに比べて、より小さなフットプリント（例えば７０％）及びより少ないピン数（例えば２６）を有する。
【０３７３】
本発明の実施例による１つの例示的な方法は、導電ダイ取付け表面を備える基板を得るステップと、ハイサイド・トランジスタ入力を含むハイサイド・トランジスタを基板に取り付けるステップとを含む。ハイサイド・トランジスタ入力は、導電ダイ取付け表面に結合される。ローサイド・トランジスタ出力を有するローサイド・トランジスタも、基板に取り付けられる。ローサイド・トランジスタ入力は、導電ダイ取付け表面に結合される。
【０３７４】
図２４Ａは、本発明の実施例による半導体ダイ・パッケージ６００の側断面図を示す。半導体ダイ・パッケージ６００は、基板６１０に実装されたローサイド・トランジスタ６０６と、ハイサイド・トランジスタ６０２と、制御ダイ６０４とを有する。
【０３７５】
図２４Ｂは、図２４Ａに示される半導体ダイ・パッケージ６００の上面図を示す。図２４Ｃは、図２４Ａに示される半導体ダイ・パッケージ６００の斜視図を示す。図２４Ｂ及び２４Ｃの両方を参照すると、半導体ダイ・パッケージ６００は、基板６１０に実装されたローサイド・トランジスタ・ダイ６０６と、ハイサイド・トランジスタ・ダイ６０２と、制御ダイ６０４とを有する。ハイサイド・トランジスタ・ダイ６０２内のハイサイド・トランジスタと、ローサイド・トランジスタ・ダイ６０６内のローサイド・トランジスタは、垂直型パワーＭＯＳＦＥＴなどのパワー・トランジスタにすることができる。垂直型パワーＭＯＳＦＥＴダイは、上でさらに詳細に説明した。
【０３７６】
この実施例では、基板６１０は、ハイサイド・ソース・リード線６１０（ｃ）と、ハイサイド・ゲート・リード線６１０（ｈ）と、導電ダイ取付け表面６１０（ｇ）と、ローサイド・ソース・リード線６１０（ａ）と、制御リード線６１０（ｂ）とを含む。基板６１０は、上述したように、プリモールド基板であってよく、単一の導電リードフレーム構造であってよく、又は何らかの他の適切な構造であってよい。導電ダイ取付け表面６１０（ｇ）は、基板６１０の表面の一部、又は基板６１０の上面全体を占有することがある。
【０３７７】
ハイサイドＭＯＳＦＥＴダイ６０２へのいくつかの接続が存在することがある。例えば、ドレイン・クリップ６１２が、ハイサイドＭＯＳＦＥＴダイ６０２内のドレイン領域に取り付けられる。ハイサイドＭＯＳＦＥＴダイ６０２内のドレイン領域をドレイン・クリップ６１２に電気的及び機械的に結合するために、いくつかのはんだ構造６２２（ａ）が使用されることがある。１つ又は複数のドレイン・ワイヤが、この実施例でのドレイン・クリップ６１２の代わりに、又はドレイン・クリップ６１２に加えて使用されることもある。
【０３７８】
図２４Ｂに示されるように、ハイサイドＭＯＳＦＥＴダイ６０２内のゲート領域が、ゲート・リード線６１０（ｈ）に結合される。はんだ構造６２２（ｂ）が、ゲート・リード線６１０（ｈ）を、ハイサイドＭＯＳＦＥＴダイ６０２内のゲート構造に結合することができる。ハイサイドＭＯＳＦＥＴダイ６０２内のソース領域は、導電ダイ取付け表面６１０（ｇ）に結合される。また、ハイサイドＭＯＳＦＥＴダイ６０２内のソース領域を導電ダイ取付け表面６１０（ｇ）に電気的に結合するために、はんだ（図示せず）が使用されることもある。
【０３７９】
また、ローサイドＭＯＳＦＥＴダイ６０６へのいくつかの接続が存在することがある。例えば、ソース・ワイヤ６１６（ａ）が、ローサイドＭＯＳＦＥＴダイ６０６内のソース領域を、基板６１０のソース・リード線６１０（ａ）に結合することができる。代替として、１つ又は複数のソース・クリップを、ソース・ワイヤ６１６（ａ）の代わりに、又はソース・ワイヤ６１６（ａ）に加えて使用することができる。ソース・ワイヤ６１６（ａ）は、銅、金、又は任意の他の適切な材料を備えることができる。ローサイドＭＯＳＦＥＴダイ６０６のゲート領域は、ワイヤ６１６（ｃ）を使用して制御チップ６０４に結合される。
【０３８０】
ローサイドＭＯＳＦＥＴダイ６０６のドレイン領域は、はんだなど導電ダイ取付け材料を介して、基板６１０の導電ダイ取付け表面６１０（ｇ）に結合される。ローサイドＭＯＳＦＥＴダイ６０６のドレイン領域をダイ取付け表面６１０（ｇ）に取り付けるために、鉛ベース又は無鉛ベースのはんだを使用することができる。
【０３８１】
また、制御チップ６０４が、基板６１０の導電ダイ取付け表面６１０（ｇ）上に実装され、しかし基板６１０から電気的に隔離されることがある。いくつかの結合ワイヤ６１６（ｅ）が、制御チップ６０４内の端子を制御リード線６１０（ｂ）に結合することができる。また、ワイヤ６０２（ｄ）が、制御チップ６０４内の端子を導電ダイ取付け表面６１０（ｇ）に結合することができる。いくつかの場合には、ボンド・ワイヤの代わりに導電クリップを使用することができる。
【０３８２】
図２４Ｄは、基板６１０の底面図を示す。図２４Ｄに示されるように、基板６１０の底面は、ハーフエッチング部分６１０（ｉ）を有することがある。
【０３８３】
図２４Ｅは、半導体ダイ・パッケージ６００の斜視図を示す。
【０３８４】
図２５は、本発明の別の実施例による基板６１０の側断面図を示す。基板６１０は、成形材料６９２で充填された凹部６９０を含む。制御チップ６０４が、成形材料６９２の上にある。成形材料６９２は、制御チップ６０４を基板６１０の導電部分から電気的に隔離する。前の実施例と同様に、ローサイドＭＯＳＦＥＴダイ６０６及びハイサイドＭＯＳＦＥＴダイ６０２が、基板６１０の上にある。
【０３８５】
凹部６９０は、エッチング、ミリングなどによって形成されることがある。成形材料６９２が、凹部内に堆積され、その後、続いて硬化又は凝固されることがある。
【０３８６】
図２５に示される実施例は、いくつかの利点を有する。例えば、成形材料６９２は、形成される半導体ダイ・パッケージの高さを増加することなく、制御チップ６０４をハイ及びローサイド・ダイ６０２、６０６から電気的に隔離する。
【０３８７】
上で説明した実施例は、いくつかの利点を有する。そのような利点は、より小さなフットプリントと、より良い熱及び電気性能とを含む。そのような実施例は、シングル・インライン・パッケージ及びデュアル・インライン・パッケージを含めた様々なパッケージ構成で使用することができる。
【０３８８】
上述した任意の実施例及び／又はその実施例の任意の特徴を、本発明の範囲から逸脱することなく、任意の他の（１つ又は複数の）実施例及び／又は（１つ又は複数の）特徴と組み合わせることができる。例えば、図１〜２に示される実施例に関してパッケージタイプ・モジュール内のシステムは特に説明していないが、そのような実施例は、本発明の精神及び範囲から逸脱することなく、パッケージタイプ・モジュール内のシステムに使用されることもあることを理解されたい。
【０３８９】
上の説明は、例示的なものであり、限定的なものではない。本発明の多くの変形が、本開示を考察すれば当業者に明らかになろう。したがって、本発明の範囲は、上の説明を参照して決定されるべきでなく、頭記の特許請求の範囲、並びにその完全な範囲又は等価箇所を参照して決定されるべきである。
【０３９０】
「上面」、「底面」、「上側」、「下側」など位置に関する任意の言及は図面を参照しており、説明を簡単にするために使用され、限定することは意図されていない。それらは、絶対位置に言及するものとは意図されていない。
【０３９１】
上述した半導体ダイ・パッケージは、任意の適切な電気装置で使用することができる。例えば、それらは、パーソナル・コンピュータ、サーバ・コンピュータ、携帯電話、電気器具などで使用されることがある。
【０３９２】
単数形の不定冠詞及び定冠詞（「ａ」、「ａｎ」、又は「ｔｈｅ」）の使用は、そうでないことが特に示されていない限り、「１つ又は複数」を意味するものと意図されている。
【０３９３】
上で言及した全ての特許、特許出願、刊行物、及び説明は、それらの全体を、本明細書においてあらゆる目的で参照として組み込む。従来技術であると認められるものはない。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８Ａ−１】
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【図１８Ａ−２】
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【図１８Ｂ−１】
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【図１８Ｂ−２】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２０Ｇ】
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【図２０Ｈ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２１Ｆ】
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【図２１Ｇ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２４Ｅ】
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【図２５】
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