(57)【要約】【課題】  動作の高速化を図ることができ、かつ後段の電圧設計の制約を緩和した並列型Ａ／Ｄ変換器を提供する。【解決手段】  本発明にかかる並列型Ａ／Ｄ変換器の代表的な構成は、量子化レベルの段数に応じて並列に配置された複数のコンパレータと、差動入力信号を分岐して複数のコンパレータにそれぞれ入力する複数の信号ライン対と、複数のコンパレータごとに配置された複数のトラック・ホールド回路と、複数の信号ライン対に、コンパレータごとに電位差が段階的に異なる電圧を加算する電圧加算器と、を備えたことを特徴とする。【選択図】図１
2011171877.tif 000002
【特許請求の範囲】
【請求項１】
量子化レベルの段数に応じて並列に配置された複数のコンパレータと、
差動入力信号を分岐して前記複数のコンパレータにそれぞれ入力する複数の信号ライン対と、
前記複数のコンパレータごとに配置された複数のトラック・ホールド回路と、
前記複数の信号ライン対に、前記コンパレータごとに電位差が段階的に異なる電圧を加算する電圧加算器と、を備えたことを特徴とする並列型Ａ／Ｄ変換器。
【請求項２】
前記トラック・ホールド回路は、前記信号ライン対の信号ラインを開閉するスイッチと、該スイッチの下流側において前記信号ラインと正電源との間に配置されたコンデンサとを含み、
前記電圧加算器は、
前記コンデンサと前記正電源の間に配置された抵抗と、
負電源に接続された定電流源と、
前記コンデンサと前記抵抗との間から前記定電流源への接続を開閉する電圧加算スイッチとを含み、
前記電圧加算スイッチは前記トラック・ホールド回路がトラックモードにあるとき接続し、ホールドモードにあるとき切断することを特徴とする請求項１に記載の並列型Ａ／Ｄ変換器。
【請求項３】
前記トラック・ホールド回路は、前記信号ライン対の信号ラインを開閉するスイッチと、前記スイッチの下流側において前記信号ラインと正電源との間に配置されたコンデンサとを含み、
前記電圧加算器は、
負電源に接続された定電流源と、
前記コンデンサの前記信号ライン側から前記定電流源への接続を開閉する電圧加算スイッチとを含み、
前記電圧加算スイッチは前記トラック・ホールド回路がトラックモードにあるとき切断し、ホールドモードになった後に所定時間接続して所定量の電荷を放出させることを特徴とする請求項１に記載の並列型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータを並列に配置してアナログ信号をデジタル信号に変換する並列型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
コンパレータを用いたＡ／Ｄ変換器には、大別して逐次型と並列型がある。このうち並列型Ａ／Ｄ変換器は、量子化レベルの段数に応じた数のコンパレータを並列に配置し、それぞれのコンパレータにおいて段階的に異なる参照電圧と信号の電圧とを比較することにより、アナログ信号をコード化するものである。並列型Ａ／Ｄ変換器は、逐次型よりも高速に動作する利点がある。
【０００３】
並列型Ａ／Ｄ変換器においては、特許文献１に示されるように、参照電圧を抵抗素子列によって分圧し、これと信号の電圧とを比較することによって信号レベルを判定している。また差動信号の場合には、２つの信号ラインをそれぞれ抵抗素子列によって分圧し、差圧を取って信号レベルを判定する構成もある。
【０００４】
図４は、従来の並列型Ａ／Ｄ変換器の一例を示す図である。図４（ａ）は並列型Ａ／Ｄ変換器の全体構成を示す図、図４（ｂ）はコンパレータの詳細を説明する図である。
【０００５】
図４（ａ）に示す並列型Ａ／Ｄ変換器は、トラック・ホールド回路１０とＡ／Ｄ変換部３０とから構成されている。トラック・ホールド回路１０は、２つの信号ライン１４ａ、１４ｂからアナログ信号ＡＩＮ（差動信号）が入力される。スイッチ回路１２ａ、１２ｂはトランジスタ１６ａ、１６ｂと電流源２０ａ、２０ｂによるエミッタフォロワ（コレクタ接地回路）になっている。スイッチ１８ａ、１８ｂは制御信号Ｔがハイレベル（Ｈ）、ＴＸがローレベル（Ｌ）のときにオンとなり、コンデンサ２２ａ、２２ｂの電圧は信号の電圧に従って変動する（トラックモード）。制御信号ＴがＬ、ＴＸがＨのときにスイッチ１８ａ、１８ｂはオフになり、コンデンサ２２ａ、２２ｂの電圧は保持される（ホールドモード）。このようにしてトラック・ホールド回路１０では、制御信号ＴＸがＨになった瞬間のアナログ信号をサンプリングする。トランジスタ２４ａ、２４ｂはバッファ・アンプである。
【０００６】
Ａ／Ｄ変換部３０は、５値のサーモメータコード出力を行う。トラック・ホールド回路１０のトランジスタ２４ａに接続された信号ライン２６ａには分圧抵抗３２、３４、及び電流源４０が設けられている。トランジスタ２４ｂに接続された信号ライン２６ｂには、分圧抵抗３６、３８、および電流源４２が設けられている。電流源４０、４２の電流をＩ、分圧抵抗３２〜３８の抵抗値を全てＲとすると、各コンパレータ４４〜５２に入力される信号の電圧はＩ・Ｒずつずれることになる。
【０００７】
またＡ／Ｄ変換部３０には５つのコンパレータ４４、４６、４８、５０、５２が設けられている。図４（ｂ）に示すように、コンパレータ４４〜５２はエミッタ結合対であって、正電源（ＶＣＣ）に対して負荷抵抗６０ａ、６０ｂを介してトランジスタ６２ａ、６２ｂが並列に接続されており、それらのエミッタが結合されて電流源６４を介して負電源（ＶＥＥ）に接続されている。トランジスタ６２ａ、６２ｂのベースに入力される電圧に差があると電流源６４が共通であるからベース−エミッタ間電流にも電位差に応じた差が生じ、大きな電流が印加された方のトランジスタがオンとなり、他方のトランジスタはオフとなる。オンとなったトランジスタは電流が流れるため、そのコレクタに接続された負荷抵抗では電圧降下が生じ、これらの負荷抵抗とトランジスタの間に接続された出力ＴＣはローレベル（Ｌ）になる。オフになったトランジスタには電流が流れないため、コレクタ電圧はＶＣＣのままであり、出力ＴＣはハイレベル（Ｈ）となる。このようにしてコンパレータは、二つの信号の電圧を比較して、二値化することができる。
【０００８】
図４に示すように、５つのコンパレータ４４〜５２は、それぞれが図に示すように信号ライン２６ａの分圧抵抗３２、３４と信号ライン２６ｂの分圧抵抗３６、３８をずらして接続されている。
【０００９】
図５はアナログ信号に対するＡ／Ｄ変換部３０の内部信号と出力の変化を説明する図である。信号ライン２６ａにおける分圧抵抗３２、３４の前後のポイントをｎ１、ｎ２、ｎ３とし、信号ライン２６ｂにおける分圧抵抗３６、３８の前後のポイントをｐ１、ｐ２、ｐ３とすると、図に示すようにそれぞれの電位差はＩ・Ｒとなる。例えばコンパレータ４４に注目すれば、図４（ａ）に示すようにｎ１とｐ３との電圧を比較しているが、図５に示すようにｐ３は本来の信号の電圧よりも２Ｉ・Ｒだけ電圧が低い。したがって、非反転信号が反転信号よりも２Ｉ・Ｒより大きいときに、コンパレータ４４の出力ＴＣ１はハイレベル（Ｈ）となる。このように、段階的な参照電圧を与える代わりに抵抗と電流源で信号の電圧のレベルシフトを行い、各コンパレータのスレッショルド・レベルをＩ・Ｒずつずらすことで、いわゆるサーモメータコードを出力する。図４および図５に示した構成によれば、基準電圧を供給する必要がなく、回路構成の簡素化を図ることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２３５９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、電子回路の高機能化および高速化に伴い、信号の高周波化が進んでいる。しかし図４に示したような構成では、Ａ／Ｄ変換部３０の分圧抵抗３２〜３８およびコンパレータ４４〜５２の入力容量のために遅延が発生し、動作速度が低下するという問題がある。
【００１２】
またＡ／Ｄ変換部３０の入力容量が大きいためにバッファ・アンプ（トランジスタ２４ａ、２４ｂ）が必要であるが、スイッチ回路１２ａ、１２ｂのトランジスタ１６ａ、１６ｂに加えてトランジスタの段数が増加していることによっても、動作速度が低下する。またバッファ・アンプによって信号の電圧がＶＢＥ分低下するので、後段の電圧設計に制約が生じるという問題もある。
【００１３】
さらには、トラック・ホールド回路１０のコンデンサ２２ａ、２２ｂに信号の電圧がホールドされるが、Ａ／Ｄ変換部３０の入力範囲全体に亘ってリニアリティ（線形性）を確保する必要がある。リニアリティを確保するためにはトラック・ホールド回路１０の電荷注入の影響を充分小さくする必要があり、そのためにはコンデンサ２２ａ、２２ｂの容量値を大きくする必要がある。するとトラックモードの時間を長くする必要があるため、動作速度が低下する（高速化の阻害要因となる）という問題がある。
【００１４】
そこで本発明は、動作の高速化を図ることができ、かつ後段の電圧設計の制約を緩和した並列型Ａ／Ｄ変換器を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明にかかる並列型Ａ／Ｄ変換器の代表的な構成は、量子化レベルの段数に応じて並列に配置された複数のコンパレータと、差動入力信号を分岐して複数のコンパレータにそれぞれ入力する複数の信号ライン対と、複数のコンパレータごとに配置された複数のトラック・ホールド回路と、複数の信号ライン対に、コンパレータごとに電位差が段階的に異なる電圧を加算する電圧加算器と、を備えたことを特徴とする。
【００１６】
上記構成によれば、コンパレータごとにレベルシフトを行うための電圧加算器を設けたことにより、信号ライン上に分圧抵抗を設ける必要がない。またコンパレータごとにトラック・ホールド回路を設けたことにより、１つの信号ライン上に１つのコンパレータしかない。これらのことから、トラック・ホールド回路の後段の入力容量が極めて小さくなり、後段における遅延を飛躍的に低減させることができる。
【００１７】
また、トラック・ホールド回路の後段の入力容量が小さくなったことから、トラック・ホールド回路とコンパレータの間にバッファ・アンプが必要ない。したがって高速化を図ることができると共に、バッファ・アンプによる電圧降下がなくなるため、後段の回路の電圧設計の制約を緩和することができる。
【００１８】
また、コンパレータごとにトラック・ホールド回路を設けたことにより、トラック・ホールド回路のコンデンサはＡ／Ｄ変換の入力範囲全体に亘ってリニアリティを確保する必要がなく、１つのコンパレータにおけるゼロ・クロス判定に足りればよい。これによりコンデンサの容量値を小さくすることができ、電荷を溜めるための時間が短くなることから、トラック／ホールド回路の高速化を図ることができる。
【００１９】
上記の並列型Ａ／Ｄ変換器において、トラック・ホールド回路は、信号ライン対の信号ラインを開閉するスイッチと、スイッチの下流側において信号ラインと正電源との間に配置されたコンデンサとを含み、電圧加算器は、コンデンサと正電源の間に配置された抵抗と、負電源に接続された定電流源と、コンデンサと抵抗との間から定電流源への接続を開閉する電圧加算スイッチとを含み、電圧加算スイッチはトラック・ホールド回路がトラックモードにあるとき接続し、ホールドモードにあるとき切断してもよい。
【００２０】
上記構成によれば、電圧加算スイッチを切断することにより、コンデンサの正電源側の電位が正電源となる。換言すれば、コンデンサと正電源の間に配置された抵抗はプルアップ抵抗として機能する。したがって２つの信号ラインに接続されたコンデンサごとに抵抗の値を適切に設定することにより、コンパレータごとに電位差が段階的に異なる電圧を加算することができる。
【００２１】
上記の並列型Ａ／Ｄ変換器において、トラック・ホールド回路は、信号ライン対の信号ラインを開閉するスイッチと、スイッチの下流側において信号ラインと正電源との間に配置されたコンデンサとを含み、電圧加算器は、負電源に接続された定電流源と、コンデンサの信号ライン側から定電流源への接続を開閉する電圧加算スイッチとを含み、電圧加算スイッチはトラック・ホールド回路がトラックモードにあるとき切断し、ホールドモードになった後に所定時間接続して所定量の電荷を放出させてもよい。
【００２２】
上記構成によれば、電圧加算スイッチを接続している時間を制御することにより、２つのコンデンサの電圧を任意に降下させることができるため、コンパレータごとに電位差が段階的に異なる電圧を加算することができる。
【発明の効果】
【００２３】
本発明によれば、並列型Ａ／Ｄ変換器において、動作の高速化を図ることができ、かつ後段の電圧設計の制約を緩和することができる。
【図面の簡単な説明】
【００２４】
【図１】実施形態にかかる並列型Ａ／Ｄ変換器の構成を説明する図である。
【図２】アナログ信号の電圧に対するコンパレータの内部信号と出力の変化を説明する図である。
【図３】具体的な回路構成例を説明する図である。
【図４】従来の並列型Ａ／Ｄ変換器の一例を示す図である。
【図５】アナログ信号に対するＡ／Ｄ変換部の内部信号と出力の変化を説明する図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す個数や値、寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００２６】
図１は実施形態にかかる並列型Ａ／Ｄ変換器の構成を説明する図である。図１に示すＡ／Ｄ変換器１００は、量子化レベルの段数に応じて並列に配置された複数のコンパレータ１１１、１１２、１１３、１１４、１１５を備えている。なお図１では５つのコンパレータを備えた５値サーモメータコード出力のＡ／Ｄ変換器として説明しているが、さらに多値のＡ／Ｄ変換器としてもよい。そしてＡ／Ｄ変換器１００は、各コンパレータ１１１〜１１５ごとに、信号の電圧を保持するトラック・ホールド回路１２１〜１２５と、電圧加算器１３１〜１３５を備えている。
【００２７】
信号ライン対１０１は２つの信号ライン１０１ａ、１０１ｂからなり、アナログ信号ＡＩＮ（差動信号であって、一方は元の非反転信号、他方は逆位相の反転信号）が入力される。信号ライン対１０１は分岐して並列に各トラック・ホールド回路１２１〜１２５に接続され、電圧加算器１３１〜１３５を介して各コンパレータ１１１〜１１５に接続される。
【００２８】
トラック・ホールド回路１２１〜１２５は、Ａ／Ｄ変換する瞬間に信号の電圧を保持する回路である。詳細な回路構成と動作の例については後述するが、スイッチ回路とコンデンサの組み合わせにより、スイッチをオンにしている間はコンデンサの電圧が信号の電圧に従って変動し、スイッチをオフにした瞬間に信号の電圧がコンデンサに保持される構成である。上記のトラック・ホールド回路１２１〜１２５の構成は一般的なものであるが、ここで特徴的な点として、コンパレータ１１１〜１１５ごとに（さらに詳細には、コンパレータごとに分岐した信号ライン１０１ａ、１０１ｂごとに）トラック・ホールド回路１２１〜１２５が設けられている点である。
【００２９】
電圧加算器１３１〜１３５は、信号ライン対１０１に、コンパレータ１１１〜１１５ごとに電位差が段階的に異なる電圧を加算する回路である。当然ながら、加算には負値の加算（すなわち減算）も含まれる。電圧加算器１３１〜１３５は、換言すれば、段階的な電位差を信号ラインに加算することにより、信号の電圧のレベルシフトを行うものである。例えば図１に示すように、電圧加算器１３１では信号ライン１０１ａ、１０１ｂ間に−２ΔＶの電位差で電圧を加算する。同様に、電圧加算器１３２では−ΔＶ、電圧加算器１３４ではΔＶ、電圧加算器１３５では２ΔＶの電位差で電圧を加算する。正の値は非反転側の電位が高いことを示し、負の値はその逆である。
【００３０】
ただし量子化レベルの中央を判断するコンパレータ１１３は、比較する信号の電圧レベルをシフトさせる必要がない。したがってコンパレータ１１３は、図１においては電圧加算器を介さずにトラック・ホールド回路１２３から直接接続されている。ただし、他の回路と同様に電圧加算器を設けておき、信号ライン１０１ａ、１０１ｂ間に電位差のない電圧を加算してもよい。
【００３１】
図２はアナログ信号の電圧Ｖｐ０（非反転側）、Ｖｎ０（反転側）に対するコンパレータ１１１〜１１５の内部信号と出力の変化を説明する図である。図において、コンパレータ１１１〜１１５の非反転側の電圧をＶｐ１〜Ｖｐ５、反転側の電圧をＶｎ１〜Ｖｎ５として示している。ここで、Ｖｐ３＝Ｖｐ０、Ｖｎ３＝Ｖｎ０である。例えば電圧加算器１３１でＶｐ０とＶｎ０に−２ΔＶの電位差で電圧を加算すると、相対的にＶｐ１は−ΔＶ降下し、Ｖｎ１はΔＶ上昇する。したがって、非反転信号の電圧Ｖｐ１が反転信号Ｖｎ１よりも２ΔＶより大きいときに、コンパレータ１１１の出力ＴＣ１はハイレベル（Ｈ）となる。このように、段階的な参照電圧を与える代わりに段階的な電位差を信号ラインに加算することにより、信号の電圧のレベルシフトを行い、いわゆるサーモメータコードを出力する。
【００３２】
上記説明した如く、コンパレータ１１１〜１１５ごとにレベルシフトを行うための電圧加算器１３１〜１３５を設けたことにより、信号ライン１０１ａ、１０１ｂ上に分圧抵抗を設ける必要がない。またコンパレータ１１１〜１１５ごとにトラック・ホールド回路１２１〜１２５を設けたことにより、１つの信号ライン上に１つのコンパレータしかない。これらのことから、トラック・ホールド回路の後段の入力容量が極めて小さくなり、後段における遅延を飛躍的に低減させることができる。
【００３３】
また、トラック・ホールド回路の後段の入力容量が小さくなったことから、トラック・ホールド回路１２１〜１２５とコンパレータ１１１〜１１５の間にバッファ・アンプが必要ない。したがって高速化を図ることができると共に、バッファ・アンプによる電圧降下がなくなるため、後段の回路の電圧設計の制約を緩和することができる。
【００３４】
また、コンパレータ１１１〜１１５ごとにトラック・ホールド回路１２１〜１２５を設けたことにより、トラック・ホールド回路１２１〜１２５のコンデンサはＡ／Ｄ変換の入力範囲全体に亘ってリニアリティを確保する必要がなく、１つのコンパレータにおけるゼロ・クロス判定に足りればよい。これによりコンデンサの容量値を小さくすることができ、電荷を溜めるための時間が短くなることから、トラック／ホールド回路１２１〜１２５の高速化を図ることができる。
【００３５】
図３は具体的な回路構成例を説明する図であって、図３（ａ）と図３（ｂ）は電圧加算器の構成が異なる例である。なお図３（ａ）、図３（ｂ）はいずれもＴＣ１出力部（コンパレータ１１１に接続されている回路）のみを示しているが、他のＴＣ２〜ＴＣ５出力部も同様の構成である。ただしＴＣ３出力部には電圧加算器を備えなくてもよい。
【００３６】
図３（ａ）に示す回路では、分岐後の信号ライン対１０１（信号ライン１０１ａ、１０１ｂ）は、トラック・ホールド回路１２１、電圧加算器１３１を介して、コンパレータ１１１へと接続されている。
【００３７】
トラック・ホールド回路１２１は、信号ライン対１０１の信号ライン１０１ａ、１０１ｂからアナログ信号ＡＩＮ（差動信号）が入力される。トランジスタ２２１ａ、２２１ｂと電流源２２２ａ、２２２ｂはエミッタフォロワを構成し、信号ライン１０１ａ、１０１ｂと正電源（ＶＣＣ）との間にそれぞれ配置されたコンデンサ２２４ａ、２２４ｂに電荷を蓄積する。スイッチ２２３ａ、２２３ｂはエミッタフォロワを開閉し、制御信号Ｔがハイレベル（Ｈ）、ＴＸがローレベル（Ｌ）のときにオンとなり、コンデンサ２２４ａ、２２４ｂの電圧は信号の電圧に従って変動する（トラックモード）。制御信号ＴがＬ、ＴＸがＨのときにスイッチ２２３ａ、２２３ｂはオフになり、コンデンサ２２４ａ、２２４ｂの電圧は保持される（ホールドモード）。
【００３８】
電圧加算器１３１〜１３５は、コンデンサ２２４ａ、２２４ｂと正電源（ＶＣＣ）の間に抵抗２３１ａ、２３１ｂを配置している。また、コンデンサ２２４ａ、２２４ｂと抵抗２３１ａ、２３１ｂとの間から、負電源（ＶＥＥ）に接続された定電流源２３２ａ、２３２ｂへと、電圧加算スイッチ２３３ａ、２３３ｂを介して接続されている。
【００３９】
ここで電圧加算スイッチ２３３ａ、２３３ｂは、トラック・ホールド回路１２１がトラックモードにあるとき接続し、ホールドモードにあるとき切断する。すなわち、電圧加算器１３１の電圧加算スイッチ２３３ａ、２３３ｂは、トラック・ホールド回路１２１のスイッチ２２３ａ、２２３ｂと同期して開閉させる。
【００４０】
トラックモードの間は、電圧加算スイッチ２３３ａ、２３３ｂが接続されているため、抵抗２３１ａ、２３１ｂの抵抗値をＲｐ、Ｒｎ、定電流源２３２ａ、２３２ｂの電流値をＩｐ、Ｉｎとすると、コンデンサ２２４ａ、２２４ｂの正電源側の電位はそれぞれＶＣＣ−Ｉｐ・Ｒｐ、ＶＣＣ−Ｉｎ・Ｒｎとなる。
【００４１】
ホールドモードになって電圧加算スイッチ２３３ａ、２３３ｂを切断すると、コンデンサ２２４ａ、２２４ｂの正電源側の電位は、それぞれＩｐ・Ｒｐ、Ｉｎ・Ｒｎだけ上昇して、正電源ＶＣＣと同電位となる。換言すれば、コンデンサ２２４ａ、２２４ｂと正電源の間に配置された抵抗２３１ａ、２３１ｂはプルアップ抵抗として機能する。すると電荷保存則によりコンデンサ２２４ａ、２２４ｂの信号ライン側の電圧もそれぞれＩｐ・Ｒｐ、Ｉｎ・Ｒｎだけ上昇する。したがってコンパレータ１１１の差動入力に、１ｐ・Ｒｐ−１ｎ・Ｒｎを加算したことになり、Ｉｐ・Ｒｐ−Ｉｎ・Ｒｎ＝−２ΔＶになるように定数を決めれば、図１のＴＣ１出力部が実現できる。
【００４２】
このように、２つの信号ライン１０１ａ、１０１ｂに接続されたコンデンサ２２４ａ、２２４ｂごとに抵抗２３１ａ、２３１ｂの値を適切に設定することにより、任意の電位差の電圧を加算することができる。また同様に抵抗２３１ａ、２３１ｂの値をコンパレータ１１１〜１１５ごとに異ならせて設定することにより、コンパレータ１１１〜１１５ごとに電位差が段階的に異なる電圧を加算することができる。
【００４３】
コンパレータ１１１はエミッタ結合対であって、正電源（ＶＣＣ）に対して負荷抵抗２１１ａ、２１１ｂを介してトランジスタ２１２ａ、２１２ｂが並列に接続されており、それらのエミッタが結合されて電流源２１３を介して負電源（ＶＥＥ）に接続されている。トランジスタ２１２ａ、２１２ｂのベースに入力される電圧に差があると電流源２１３が共通であるからベース−エミッタ間電流にも電位差に応じた差が生じ、大きな電流が印加された方のトランジスタがオンとなり、他方のトランジスタはオフとなる。オンとなったトランジスタは電流が流れるため、そのコレクタに接続された負荷抵抗では電圧降下が生じ、これらの負荷抵抗とトランジスタの間に接続された出力ＴＣはローレベル（Ｌ）になる。オフになったトランジスタには電流が流れないため、コレクタ電圧はＶＣＣのままであり、出力ＴＣはハイレベル（Ｈ）となる。このようにしてコンパレータは、二つの信号の電圧を比較して、二値化することができる。
【００４４】
上記の構成によれば、極めて簡単な素子構成で電圧加算器１３１〜１３５を構成することができる。さらに信号ライン１０１ａ、１０１ｂに直結された素子がないため、入力容量を増大させることがなく、高速化を図ることが可能である。また電圧加算器１３１の電圧加算スイッチ２３３ａ、２３３ｂは、トラック・ホールド回路１２１のスイッチ２２３ａ、２２３ｂと同期して開閉させればよいので、制御も極めて簡単である。
【００４５】
図３（ｂ）に示す回路は、図３（ａ）に示した回路とホールド回路１２１およびコンパレータ１１１の構成は同じである。
【００４６】
図３（ｂ）に示す電圧加算器３３０は、負電源に接続された定電流源３３２ａ、３３２ｂと、コンデンサ２２４ａ、２２４ｂの信号ライン１０１ａ、１０１ｂ側から定電流源３３２ａ、３３２ｂへの接続を開閉する電圧加算スイッチ３３１ａ、３３１ｂとを備えている。電圧加算スイッチ３３１ａ、３３１ｂは、トラック・ホールド回路１２１がトラックモードにあるときは切断している。
【００４７】
そして電圧加算スイッチ３３１ａ、３３１ｂは、トラック・ホールド回路１２１がホールドモードになった後に（スイッチ２２３ａ、２２３ｂが閉じた後に）、所定時間Δｔだけ接続して、その後ふたたび切断することにより、コンデンサ２２４ａ、２２４ｂから所定量の電荷Ｉｐ・Δｔ、Ｉｎ・Δｔを放出させる。その結果、コンデンサ２２４ａ、２２４ｂの信号ライン１０１ａ、１０１ｂ側の電位は、それぞれＩｐ・Δｔ／Ｃｐ、Ｉｎ・Δｔ／Ｃｎだけ下がる。よって、コンパレータ１３の差動入力に、Ｉｎ・Δｔ／Ｃｎ−Ｉｐ・Δｔ／Ｃｐを加算したことになり、Ｉｎ・Δｔ／Ｃｎ−Ｉｐ・Δｔ／Ｃｐ＝−ΔＶになるように定数を決めれば、図１のＴＣ１出力部が実現できる。
【００４８】
すなわち、電圧加算スイッチ３３１ａ、３３１ｂを接続している時間Δｔを制御することにより、２つのコンデンサ２２４ａ、２２４ｂに任意の電位差の電圧を加算することができる。また同様に、コンパレータ１１１〜１１５ごとに電圧加算スイッチ３３１ａ、３３１ｂを接続している時間を異ならせて制御することにより、コンパレータ１１１〜１１５ごとに電位差が段階的に異なる電圧を加算することができる。
【００４９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５０】
本発明は、コンパレータを並列に配置してアナログ信号をデジタル信号に変換する並列型Ａ／Ｄ変換器として利用することができる。
【符号の説明】
【００５１】
１０   …トラック・ホールド回路
１２ａ、１２ｂ  …スイッチ回路
１４ａ、１４ｂ  …信号ライン
１６ａ、１６ｂ  …トランジスタ
１８ａ、１８ｂ  …スイッチ
２０ａ、２０ｂ  …電流源
２２ａ、２２ｂ  …コンデンサ
２４ａ、２４ｂ  …トランジスタ
２６ａ、２６ｂ  …信号ライン
３０   …Ａ／Ｄ変換部
３２、３４、３８、４０   …分圧抵抗
３６、４２   …電流源
４４、４６、４８、５０、５２   …コンパレータ
６０ａ、６０ｂ  …負荷抵抗
６２ａ、６２ｂ  …トランジスタ
６４   …電流源
１００  …Ａ／Ｄ変換器
１０１  …信号ライン対
１０１ａ、１０１ｂ  …信号ライン
１１１、１１２、１１３、１１４、１１５  …コンパレータ
１２１〜１２５  …トラック・ホールド回路
１３１〜１３５  …電圧加算器
２１１ａ、２１１ｂ  …負荷抵抗
２１２ａ、２１２ｂ、２２１ａ、２２１ｂ  …トランジスタ
２１３、２２２ａ、２２２ｂ  …電流源
２２３ａ、２２３ｂ  …スイッチ
２２４ａ、２２４ｂ  …コンデンサ
２３１ａ、２３１ｂ  …抵抗
２３２ａ、２３２ｂ  …定電流源
２３３ａ、２３３ｂ、３３０  …電圧加算器
３３１ａ、３３１ｂ  …電圧加算スイッチ
３３２ａ、３３２ｂ  …定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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