(57)【要約】【課題】２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減すること。【解決手段】半導体装置は、複数のデータ入出力ピンと、それぞれ複数の記憶情報を記憶する複数のバンクと、セレクタと、制御回路と、を備え、制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、セレクタは、第１のアクセスモードとして、複数のデータ入出力ピンと複数のバンクとを所定の関係で対応付ける。【選択図】図１
2011165298.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ入出力ピンと、
それぞれ複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
前記制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、前記複数のバンクに対して同時にアクセスし、
前記セレクタは、前記第１のアクセスモードとして、前記複数のデータ入出力ピンと前記複数のバンクとを所定の関係で対応付けることを特徴とする半導体記憶装置。
【請求項２】
前記複数のバンクは、それぞれ、互いに異なる第１のアドレスによって定義される複数のブロックを含むとともに、前記複数のブロックにそれぞれ対応する複数の内部ブロック・データ端子を含み、
前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第１のアドレスによって異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと前記複数の内部ブロック・データ端子とをそれぞれ電気的に接続する複数の第１のスイッチを含むことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のブロックは、それぞれ、複数のメモリセルを含み、
前記複数の内部ブロック・データ端子は、互いに同一の第２のアドレスによって選択された前記複数のメモリセルに関連するデータを入出力する複数の内部データ端子であり、
前記複数の第１のスイッチは、それぞれ、対応する前記第１のアドレスによって同一のスイッチング論理に対応付けられ、対応する前記複数のデータ入出力ピンの一つと前記複数の内部データ端子とをそれぞれ電気的に接続する複数の第１のサブスイッチを含むことを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のデータ入出力ピンは、それぞれ、シリアライザ又はデシリアライザを含み、
前記複数の第１のスイッチは、それぞれ、前記対応する複数のデータ入出力ピンの一つに含まれるシリアライザの入力ノード又はデシリアライザの出力ノードと、前記複数の内部データ端子と、をそれぞれ電気的に接続することを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記セレクタは、前記複数のデータ入出力ピンの数と前記複数のバンクの数とが等しい場合には、前記複数のデータ入出力ピンと前記複数のバンクとを１対１に対応付けることを特徴とする、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記セレクタは、前記複数のデータ入出力ピンの数が前記複数のバンクの数のＮ倍（Ｎ＞２）である場合には、前記複数のデータ入出力ピンと前記複数のバンクとをＮ対１に対応付けることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項７】
複数のデータ入出力ピンと、
それぞれが複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
前記制御回路は、第２のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、前記複数のバンクに対して同時にアクセスし、
前記セレクタは、前記第２のアクセスモードとして、バーストモードにおける前記複数のデータ入出力ピンを介した複数のデータのアクセス順序と前記複数のバンクとを所定の関係で対応付けることを特徴とする半導体記憶装置。
【請求項８】
前記複数のバンクは、それぞれ、互いに異なる第１のアドレスによって定義される複数のブロックを含むとともに、前記複数のブロックにそれぞれ対応する複数の内部ブロック・データ端子を含み、
前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第１のアドレスによって異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと前記複数の内部ブロック・データ端子とをそれぞれ電気的に接続する複数の第２のスイッチを含むことを特徴とする、請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のブロックは、それぞれ複数のメモリセルを含み、
前記複数の内部ブロック・データ端子は、互いに同一の第２のアドレスによって選択された前記複数のメモリセルに関連するデータを入出力する複数の内部データ端子であり、
前記複数の第２のスイッチは、それぞれ、対応する前記第１のアドレスによって同一のスイッチング論理に対応付けられ、前記複数のデータ入出力ピンのすべてと前記複数の内部データ端子とをそれぞれ電気的に接続する複数の第２のサブスイッチを含むことを特徴とする、請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数のデータ入出力ピンは、それぞれ、シリアライザ又はデシリアライザを含み、
前記複数の第２のスイッチは、それぞれ、前記対応する複数のデータ入出力ピンの一つに含まれるシリアライザの入力ノード又はデシリアライザの出力ノードと、前記複数の内部データ端子と、をそれぞれ電気的に接続することを特徴とする、請求項９に記載の半導体記憶装置。
【請求項１１】
前記セレクタは、前記バーストモードにおけるバースト長と前記複数のバンクの数とが等しい場合には、前記アクセス順序と前記複数のバンクとを１対１に対応付けることを特徴とする、請求項７乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して同一のカラムアドレスが与えられることを特徴とする、請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して互いに同一の第１のアドレスが与えられることを特徴とする、請求項２又は８に記載の半導体記憶装置。
【請求項１４】
前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して互いに同一の第２のアドレスが与えられることを特徴とする、請求項３又は９に記載の半導体記憶装置。
【請求項１５】
前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じるとともに、第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、
前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けることを特徴とする、請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第３のアドレス（バンクアドレス）によって互いに異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと前記複数の内部ブロック・データ端子とをそれぞれ電気的に接続する複数の第３のスイッチを含むことを特徴とする、請求項１５に記載の半導体記憶装置。
【請求項１７】
前記制御回路は、モード選択信号によって、前記第１のアクセスモードと前記第３のアクセスモードとを切り換えることを特徴とする、請求項１５又は１６に記載の半導体記憶装置。
【請求項１８】
前記モード選択信号は、前記読み出し又は書き込み命令とともに外部から供給されることを特徴とする、請求項１７に記載の半導体記憶装置。
【請求項１９】
前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じるとともに、第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、
前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けることを特徴とする、請求項７乃至１１のいずれか１項に記載の半導体記憶装置。
【請求項２０】
前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第３のアドレス（バンクアドレス）によって互いに異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと前記複数の内部ブロック・データ端子とをそれぞれ電気的に接続する複数の第３のスイッチを含むことを特徴とする、請求項１９に記載の半導体記憶装置。
【請求項２１】
前記制御回路は、モード選択信号によって、前記第２のアクセスモードと前記第３のアクセスモードとを切り換えることを特徴とする、請求項１９又は２０に記載の半導体記憶装置。
【請求項２２】
前記モード選択信号は、前記読み出し又は書き込み命令とともに外部から供給されることを特徴とする、請求項２１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、スキャッタ・ギャザー対応ＤＲＡＭ機能を有する半導体記憶装置及びこれを備えた情報処理システムに関する。
【背景技術】
【０００２】
同期型ＤＲＡＭ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の読み出し又は書き込み動作は、バンクを活性化（バンクオープン）しておき、オープンしているバンクのページ内データに対して、読み出し又は書き込みコマンド、バンクアドレス及びカラムアドレス（列アドレス）を入力して実行する。オープンしている複数のバンクに対して、連続して読み出し又は書き込みを行うことが可能であり、このような動作はバンクインターリーブアクセスと呼ばれている。
【０００３】
複数のバンクを有するマルチバンク半導体記憶装置は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−０８６５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
図１３（ａ）は、ｘ８ビット構成でバースト長８のダブルデータレート３（ＤＤＲ３）ＳＤＲＡＭに対するバンクインターリーブ動作（読み出し）の波形を示す。一方、図１４（ａ）は、バンクインターリーブ動作（書き込み）の波形を示す。ここで、コマンド（ＣＭＤ）のＲ０、Ｗ０は、それぞれバンク０に対する読み出し、書き込みコマンドを示す。また、アドレス（ＡＤＤ）は、選択されたバンク内のオープン状態のページのカラムアドレス（列アドレス）を示し、バーストアクセスの最初のアドレスが入力される。
【０００７】
バンクインターリーブアクセスは各バンクのページ内データに対してバーストモードでアクセスするため、図１３、図１４に示した例では、１度に６４ビット単位のデータがアクセスされる。一般に、画像処理、行列演算等のアプリケーションにおいては、２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する。したがって、２次元配列の行方向のアクセスは同一ページ内のアクセスとなり、１度のアクセスで読み出し及び書き込みができる。
【０００８】
一方、列方向のアクセスは異なるバンクに順番にアクセスすることになるため、バンクインターリーブでアクセスされる。ここで、アクセスする行列のデータサイズが小さい場合、例えば、図１３（ａ）、図１４（ａ）においてカラムアドレス０番地の８ビットのデータのみが必要な場合においても、６４ビット単位のアクセスになる。したがって、例えば、８ｘ８サイズの行列データにアクセスするのに、８バンクを順にアクセスして、６４ｘ８ビットのデータを読み書きする。このとき、すべてのデータの読み書きに要する時間が増大するという問題が生じる。また、無駄なデータを読み書きするため、ＤＲＡＭ、データバス及びコントローラの消費電力が増大するという問題も生じる。
【０００９】
図１３（ｂ）及び図１４（ｂ）は、バーストチョップと呼ばれるアクセスモードを示している。このアクセスモードにおいては、８ビットのバースト長を４ビットで中断する。これにより、ＤＲＡＭ、データバス及びコントローラの消費電力をある程度削減することができる。しかし、このアクセスモードを用いた場合においても、すべてのデータの読み書きに要する時間を削減することはできない。
【００１０】
また、バンクをグループに分けて、異なるグループに属するバンク間のインターリーブアクセスは通常よりも短い間隔でアクセスできるモードが提案されている。図１３（ｃ）及び図１４（ｃ）は、バンクグループ間インターリーブアクセスモードの波形を示す。このアクセスモードによると、消費電力を半減することができ、すべてのデータの読み書きに要する時間も半減することができる。しかし、このアクセスモードによると、必要なデータのみに対するアクセスと比較して、４倍の消費電力及び４倍の時間を要するという問題がある。
【００１１】
そこで、２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減することが課題となる。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体記憶装置は、
複数のデータ入出力ピンと、
それぞれ複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、
セレクタは、第１のアクセスモードとして、複数のデータ入出力ピンと複数のバンクとを所定の関係で対応付ける。
【００１３】
本発明の第２の視点に係る半導体記憶装置は、
複数のデータ入出力ピンと、
それぞれ複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
制御回路は、第２のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、
セレクタは、第２のアクセスモードとして、バーストモードにおける複数のデータ入出力ピンを介した複数のデータのアクセス順序と複数のバンクとを所定の関係で対応付ける。
【発明の効果】
【００１４】
本発明に係る半導体記憶装置によると、２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減することができる。
【００１５】
ここで、アプリケーションには、例えば、画像処理、行列演算などが含まれる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る半導体記憶装置によるスキャッタ・ギャザー動作（ｘ８構成）を示す図である。
【図２】本発明の実施形態に係る半導体記憶装置によるスキャッタ・ギャザー動作（ｘ１６構成）を示す図である。
【図３】スキャッタ・ギャザーコマンド設定方法を一例として示す図である。
【図４】２５６Ｍｂメモリバンクの構成とカラムデコーダ回路の構成を一例として示す図である。
【図５】２５６Ｍｂメモリバンクの構成を一例として示す図である。
【図６】本発明の実施形態に係る半導体記憶装置による読み出しデータの流れを示す図である。
【図７】本発明の実施形態に係る半導体記憶装置による書き込みデータの流れを示す図である。
【図８】８：１セレクタ及びスキャッタ・ギャザー回路の構成を示すブロック図である。
【図９】８：１セレクタの構成を示す回路図である。
【図１０】スキャッタ・ギャザー回路（ＤＱ・Ｂａｎｋ対応型）の構成を示す回路図である。
【図１１】スキャッタ・ギャザー回路（ＢＯ・Ｂａｎｋ対応型）の構成を示す回路図である。
【図１２】本発明の実施形態に係る半導体記憶装置をＤＲＡＭとして備えたコンピュータの構成を一例として示す図である。
【図１３】従来のバンクインターリーブ動作（読み出し）について説明するための図である。
【図１４】従来のバンクインターリーブ動作（書き込み）について説明するための図である。
【図１５】ノーマルモード時のデータ経路の一例を示す図である。
【図１６】スキャッタ・ギャザー（ＤＱ・Ｂａｎｋ対応型）モード時のデータ経路の一例を示す図である。
【図１７】スキャッタ・ギャザー（ＢＯ・Ｂａｎｋ対応型）モード時のデータ経路の一例を示す図である。
【発明を実施するための形態】
【００１７】
本発明によると、以下の展開形態を含む様々な展開形態がもたらされるが、これらに限定されるものではない。
第１の展開形態において、上記第１の視点に係る半導体記憶装置が提供される。
【００１８】
図１０を参照すると、第２の展開形態において、前記複数のバンクは、それぞれ、互いに異なる第１のアドレス（ＹＡ０〜ＹＡ２）によって定義される複数のブロックを含むとともに、前記複数のブロックにそれぞれ対応する複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）を含み、前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第１のアドレスによって異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）とをそれぞれ電気的に接続する複数の第１のスイッチ（ＳＷ＿２＿Ａ〜ＳＷ＿２＿Ｈ）を含むようにしてもよい。
【００１９】
また、図１０を参照すると、第３の展開形態において、前記複数のブロックは、それぞれ、複数のメモリセルを含み、複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）は、互いに同一の第２のアドレス（ＹＡ＿３〜ＹＡ＿１０）によって選択された前記複数のメモリセルに関連するデータを入出力する複数の内部データ端子（８本のＩ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）であり、複数の第１のスイッチ（ＳＷ＿２＿Ａ〜ＳＷ＿２＿Ｈ）は、それぞれ、対応する第１のアドレス（ＹＡ０〜ＹＡ２）によって同一のスイッチング論理に対応付けられ、対応する前記複数のデータ入出力ピンの一つと複数の内部データ端子（８本のＩ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）とをそれぞれ電気的に接続する複数の第１のサブスイッチ（８個のＳＷ＿２）を含むようにしてもよい。
【００２０】
さらに、図１０を参照すると、第４の展開形態において、前記複数のデータ入出力ピンは、それぞれ、シリアライザ又はデシリアライザを含み、複数の第１のスイッチ（ＳＷ＿２＿Ａ〜ＳＷ＿２＿Ｈ）は、それぞれ、前記対応する複数のデータ入出力ピンの一つに含まれるシリアライザの入力ノード又はデシリアライザの出力ノードと、複数の内部データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）と、をそれぞれ電気的に接続するようにしてもよい。
【００２１】
第５の展開形態において、前記セレクタは、前記複数のデータ入出力ピンの数と前記複数のバンクの数とが等しい場合には、前記複数のデータ入出力ピンと前記複数のバンクとを１対１に対応付けるようにしてもよい。また、第６の展開形態において、前記セレクタは、前記複数のデータ入出力ピンの数が前記複数のバンクの数のＮ倍（Ｎ＞２）である場合には、前記複数のデータ入出力ピンと前記複数のバンクとをＮ対１に対応付けるようにしてもよい。
【００２２】
第７の展開形態において、上記第２の視点に係る半導体装置が提供される。
【００２３】
図１１を参照すると、第８の展開形態において、前記複数のバンクは、それぞれ、互いに異なる第１のアドレス（ＹＡ０〜ＹＡ２）によって定義される複数のブロックを含むとともに、前記複数のブロックにそれぞれ対応する複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）を含み、前記セレクタは、前記複数のバンクのそれぞれにおいて、第１のアドレス（ＹＡ０〜ＹＡ２）によって異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）とをそれぞれ電気的に接続する複数の第２のスイッチ（ＳＷ＿３＿Ａ〜ＳＷ＿３＿Ｈ）を含むようにしてもよい。
【００２４】
また、図１１を参照すると、第９の展開形態において、前記複数のブロックは、それぞれ複数のメモリセルを含み、複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）は、互いに同一の第２のアドレス（ＹＡ＿３〜ＹＡ＿１０）によって選択された前記複数のメモリセルに関連するデータを入出力する複数の内部データ端子（８本のＩ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）であり、複数の第２のスイッチ（ＳＷ＿３＿Ａ〜ＳＷ＿３＿Ｈ）は、それぞれ、対応する第１のアドレス（ＹＡ０〜ＹＡ２）によって同一のスイッチング論理に対応付けられ、前記複数のデータ入出力ピンのすべてと複数の内部データ端子（８本のＩ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）とをそれぞれ電気的に接続する複数の第２のサブスイッチ（８個のＳＷ＿３）を含むようにしてもよい。
【００２５】
さらに、図１１を参照すると、第１０の展開形態において、前記複数のデータ入出力ピンは、それぞれ、シリアライザ又はデシリアライザを含み、複数の第２のスイッチ（ＳＷ＿３＿Ａ〜ＳＷ＿３＿Ｈ）は、それぞれ、前記対応する複数のデータ入出力ピンの一つに含まれるシリアライザの入力ノード又はデシリアライザの出力ノードと、前記複数の内部データ端子と、をそれぞれ電気的に接続するようにしてもよい。
【００２６】
第１１の展開形態において、前記セレクタは、前記バーストモードにおけるバースト長と前記複数のバンクの数とが等しい場合には、前記アクセス順序と前記複数のバンクとを１対１に対応付けるようにしてもよい。
【００２７】
第１２の展開形態において、前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して同一のカラムアドレスが与えられる、半導体記憶装置が提供される。また、第１３の展開形態において、前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して互いに同一の第１のアドレスが与えられる、半導体記憶装置が提供される。さらに、第１４の展開形態において、前記複数のバンクに対する読み出し又は書き込み時に、前記複数のバンクに対して互いに同一の第２のアドレスが与えられるようにしてもよい。
【００２８】
第１５の展開形態において、前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じるとともに、第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けるようにしてもよい。
【００２９】
図９を参照すると、第１６の展開形態において、前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第３のアドレス（バンクアドレス）によって互いに異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと複数の内部ブロック・データ端子（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）とをそれぞれ電気的に接続する複数の第３のスイッチ（８：１セレクタ１７）を含むようにしてもよい。
【００３０】
第１７の展開形態において、前記制御回路は、モード選択信号によって、前記第１のアクセスモードと前記第３のアクセスモードとを切り換えるようにしてもよい。また、第１８の展開形態において、モード選択信号は、前記読み出し又は書き込み命令とともに外部から供給されるようにしてもよい。
【００３１】
第１９の展開形態において、前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じるとともに、第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けるようにしてもよい。
【００３２】
図９を参照すると、第２０の展開形態において、前記セレクタは、前記複数のバンクのそれぞれにおいて、前記第３のアドレス（バンクアドレス）によって互いに異なるスイッチング論理に対応付けられ、前記複数のデータ入出力ピンと前記複数の内部ブロック・データ端子とをそれぞれ電気的に接続する複数の第３のスイッチ（８：１セレクタ１７）を含むようにしてもよい。
【００３３】
第２１の展開形態において、前記制御回路は、モード選択信号によって、前記第２のアクセスモードと前記第３のアクセスモードとを切り換えるようにしてもよい。また、第２２の展開形態において、モード選択信号は、前記読み出し又は書き込み命令とともに外部から供給されるようにしてもよい。
【００３４】
本発明の実施形態に係る半導体記憶装置について、図面を参照して説明する。図１は、本実施形態の半導体記憶装置の動作を示す図である。図１は、スキャッタ・ギャザーアクセスの動作波形を示す。図１の上段は読み出し動作を示し、図１の下段は書き込み動作を示す。図１（ａ）は、バンクとＤＱとを対応付けてアクセスする方式を示す。一方、図１（ｂ）は、バンクとバースト順（ＢＯ：Ｂｕｒｓｔ  Ｏｒｄｅｒ）とを対応付けてアクセスする方式を示す。
【００３５】
コマンド（ＣＭＤ）のＲＡはスキャッタ・ギャザーモード読み出しコマンドを示し、ＷＡはスキャッタ・ギャザーモード書き込みコマンドを示す。アドレス（ＡＤＤ）のＹ０はカラムアドレスの０番地を示し、各バンクのオープンページのカラムアドレスに対応する。このように、本実施形態によるスキャッタ・ギャザーモードアクセスは、各バンクのオープンページに対して同一のカラムアドレスを指定して実行される。
【００３６】
図１に示した例においては、ｘ８ビット構成でバースト長が８であるため、１回の読み書き動作で８ｘ８サイズの配列データにアクセスすることができる。ここでは、一例として、バンク数を８としており、図１（ａ）においては、１つのバンクは１個のＤＱに対応し、図１（ｂ）においては１つのバンクはバースト順（バーストオーダーＢＯ）に対応する。
【００３７】
図２に示すように、バンク数をＤＱの数よりも少なくすることもできる。逆に、バンク数をＤＱの数よりも多くすることもできる（非図示）。バンク数をＤＱの数よりも多くした場合には、図１（ａ）、図２（ａ）において、コマンドとアドレスを入力する際にバンクを指定する機能を追加すればよい。一方、バンク数をＤＱの数よりも少なくした場合には、１つのバンクを複数のＤＱに対応させればよい。
【００３８】
また、図示しないが、バンク数をバースト長よりも多くすることも、少なくすることもできる。バンク数をバースト長よりも多くした場合には、図１（ｂ）、図２（ｂ）において、コマンドとアドレスを入力する際にバンクを指定する機能を追加すればよい。一方、バンク数をバースト長よりも少なくした場合には、１つのバンクを複数のバースト順（バーストオーダー：ＢＯ）に対応させればよい。
【００３９】
なお、本明細書では説明を分かり易くするために、ｘ８ビット構成、バースト長８、バンク数８の場合について説明するが、他の場合に拡張することは容易である。
【００４０】
図３は、スキャッタ・ギャザーコマンドの設定方法を一例として示す図である。読み出し又は書き込みコマンド入力時に、アドレスピンＡ１２をハイ（１）に設定することで、スキャッタ・ギャザーモードを有効化する。
【００４１】
スキャッタ・ギャザーモードにおいては、スキャッタ・ギャザーモード制御用内部信号ＳＧＥはハイに設定され、信号／ＳＧＥはロウに設定される。一方、ノーマルモードにおいては、アドレスピンＡ１２をロウ（０）に設定すると、信号ＳＧＥはロウに設定され、信号／ＳＧＥはハイに設定される。カラムアドレスは、アドレスピンＡ０〜Ａ１０から入力される。
【００４２】
本実施形態では、ｘ８ビット幅、バースト長８、バンク数８であり、通常は、８バンクすべてにアクセスされるため、バンクアドレスはドントケアとなっている。しかし、上述のように、バンク数が、例えば１６バンクある場合には、８バンクずつ２グループに分けて、いずれかを選択するための信号を入力してもよい。また、８バンクを４バンクずつ２グループに分けて、いずれかを選択するための信号を入力するようにしてもよい。
【００４３】
図４は、２５６Ｍｂメモリバンクの構成とカラムデコーダ回路の一例を示す。メモリセルアレイはＢｌｏｃｋ＿Ａ〜Ｂｌｏｃｋ＿Ｈまでの８個のブロックに分割され、各ブロックに対して８ビットのデータが同時に読み書きされる。ブロック選択信号ＢＳ＿Ａ〜ＢＳ＿Ｈは、カラムアドレスＹＡ０〜ＹＡ２で選択される。
【００４４】
ノーマルモードにおいては、スキャッタ・ギャザーモード制御用内部信号ＳＧＥがロウとなるため、すべてのブロックに対し１本ずつのカラム選択線ＹＳが同時に選択され、合計６４ビットのデータがアクセスされる。一方、スキャッタ・ギャザーモードにおいては、信号ＳＧＥがハイとなるため、ＹＡ０〜ＹＡ２で選択された１個のブロックのＹＳ線が活性化される。したがって、不要なブロックが動作しないため、消費電力を削減することができる。
【００４５】
各ブロックへはカラムスイッチＹＳＷを介して８組のコモンデータ線ペアでアクセスされる。カラムスイッチＹＳＷは、コモンデータ線ペアをＹＳ線により選択されたセンスアンプ＆書き込み回路１５（後述の図５）に選択的に接続する。コモンデータ線ペアは、バッファ回路１３でバッファリングされ、特に制限されないが、Ｉ／Ｏ線（シングルエンド信号）Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈを介して外部とデータをやり取りする。
【００４６】
図５は、図４に示した２５６Ｍｂメモリバンクの具体的な構成例を示す。図５を参照すると、センスアンプ＆書き込み回路１５にはビット線ペアが接続され、ビット線対とワード線の交点の一方にメモリセル１４が接続されている。１本のＹＳ線は８対のカラムスイッチＭＯＳトランジスタのゲートに入力され、前述のように、ＹＳ線により選択されたセンスアンプ＆書き込み回路１５にコモンデータ線ペアを選択的に接続する。
【００４７】
図６は、本実施形態の半導体記憶装置による読み出し時におけるデータの流れを示す。ノーマルモードにおいては、選択されたバンクから読み出された６４ビットのデータを、バンクアドレスＢＡ０〜ＢＡ２を用いて、８：１セレクタ１６で選択し、８個のＤＱピンに対応したシリアライザＳｅｒでパラレル−シリアル変換を行いバーストモードで出力する。
【００４８】
スキャッタ・ギャザーモードにおいては、カラムアドレスＹＡ０〜ＹＡ２を用いて、８個のバンクからそれぞれ８ビットのデータを読み出し、６４ビット分を集めて、８個のＤＱピンに分配し、それぞれに対応したシリアライザＳｅｒでパラレル−シリアル変換を行いバーストモードで出力する。
【００４９】
図７は、本実施形態の半導体記憶装置による書き込み時におけるデータの流れを示す。ノーマルモードにおいては、８個のＤＱピンからバーストモードで入力された８ビット分のデータを、それぞれに対応したデシリアライザＤｅＳｅｒでシリアル−パラレル変換を行い、６４ビット分まとめて８：１セレクタ１６に送り、バンクアドレスによって選択されたバンクに書き込む。
【００５０】
スキャッタ・ギャザーモードにおいては、８個のＤＱピンからバーストモードで入力された８ビット分のデータを、それぞれに対応したデシリアライザＤｅＳｅｒでシリアル−パラレル変換を行い、６４ビット分まとめてスキャッタ・ギャザー回路１６に送り、８バンクに対応した８ビットのデータに分割した後、８バンクそれぞれに対しカラムアドレスＹＡ０〜ＹＡ２を使って選択されたブロックに書き込む。
【００５１】
図８は、図６及び図７に示した８：１セレクタ／スキャッタ・ギャザー回路１６のブロック図を示す。各ＤＱに対応する８ビットずつのデータ線ＤＱ＿０〜ＤＱ＿７が、各バンクに対応して設けられた８個のスイッチ（スイッチ＿０〜スイッチ＿７）のすべてに接続される。また、各バンクからの８ビットずつ８組のＩ／Ｏ線（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）が各バンクに対応して設けられた８個のスイッチのそれぞれに接続される。
【００５２】
図９は、図８に示す８個のスイッチ（スイッチ＿０〜スイッチ＿７）のそれぞれに配置される８：１セレクタ１７の回路図を示す。Ｉ／Ｏ線Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈとデータ線ＤＱ＿０〜ＤＱ＿７は、６４個のスイッチ素子ＳＷ＿１により接続され制御される。
【００５３】
ノーマルモードにおいて、信号／ＳＧＥはハイに設定されるため、スイッチ素子ＳＷ＿１に入力されるバンクアドレスＢＡ０〜ＢＡ２により、８個のスイッチ（スイッチ＿０〜スイッチ＿７）のうちの選択された１個のスイッチ内の８：１セレクタ１７がオンする。一方、スキャッタ・ギャザーモードにおいて、信号／ＳＧＥはロウに設定されるため、すべてのスイッチ（スイッチ＿０〜スイッチ＿７）において８：１セレクタ１７はオフする。
【００５４】
図１５は、ノーマルモードにおいてＢａｎｋ＿０をアクセスした場合のデータ経路を示す。このとき、バンクアドレスはＢＡ０＝ＢＡ１＝ＢＡ２＝０となり、図９において、ＳＷ＿１の入力信号Ａ、Ｂ、Ｃがすべて「１」となるスイッチ＿０内の８：１セレクタのみがオンする。したがって、ＤＱ＿０〜ＤＱ＿７に対応する各８ビットのデータ、合計６４ビットのデータがスイッチ＿０を介してＢａｎｋ＿０の８組のＩ／Ｏ線（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）に接続される。なお、図１５における太実線がそれぞれ８ビット幅のデータ経路を示す。
【００５５】
図１０は、図８に示した８個のスイッチ（スイッチ＿０〜スイッチ＿７）のそれぞれに配置されるＤＱ・Ｂａｎｋ対応型のスキャッタ・ギャザー回路１８の構成を示す。８個のＤＱピンに対応するデータ線ＤＱ＿０〜ＤＱ＿７は、スイッチ＿０〜スイッチ＿７にそれぞれ接続される。
【００５６】
スキャッタ・ギャザーモードにおいて、信号ＳＧＥはハイに設定されるため、８ビットのデータ線ＤＱは、対応するバンクの８組のＩ／Ｏ線（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）のうちのカラムアドレスＹＡ０〜ＹＡ２で選択されたＩ／Ｏ線にスイッチ素子ＳＷ＿２を介して接続される。一方、ノーマルモードにおいて、信号ＳＧＥはロウに設定されるため、すべてのスイッチ（スイッチ＿０〜スイッチ＿７）においてスキャッタ・ギャザー回路１８はオフする。
【００５７】
図１６は、ＤＱ・Ｂａｎｋ対応型のスキャッタ・ギャザーモードにおいてすべてのバンクのＩ／Ｏ＿Ａが選択された場合のデータ経路を示す。このとき、カラムアドレスはＹＡ０＝ＹＡ１＝ＹＡ２＝０となり、図１０のスイッチ＿０〜スイッチ＿７において、ＳＷ＿２の入力信号Ａ、Ｂ、Ｃがすべて「１」となるＳＷ＿２＿Ａのみがオンする。したがって、ＤＱ＿０〜ＤＱ＿７に対応する各８ビットのデータは、スイッチ＿０〜スイッチ＿７を介して、それぞれＢａｎｋ＿０〜Ｂａｎｋ＿７の１組のＩ／Ｏ線Ｉ／Ｏ＿Ａに接続される。なお、図１６における太実線がそれぞれ８ビット幅のデータ経路を示す。
【００５８】
図１１は、図８に示した８個のスイッチ（スイッチ＿０〜スイッチ＿７）のそれぞれに配置されるＢＯ・Ｂａｎｋ対応型のスキャッタ・ギャザー回路１９の構成を示す。８個のＤＱピンに対応するデータ線ＤＱ＿０〜ＤＱ＿７のうち、バースト順に対応する８ビットのＤＱ信号が、バースト順にスイッチ＿０〜スイッチ＿７にそれぞれ接続される。
【００５９】
スキャッタ・ギャザーモードにおいて、信号ＳＧＥはハイに設定されるため、バースト順に対応する８ビットのデータ線ＤＱは、対応するバンクの８組のＩ／Ｏ線（Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ）のうちのカラムアドレスＹＡ０〜ＹＡ２で選択されたＩ／Ｏ線にスイッチ素子ＳＷ＿３を介して接続される。一方、ノーマルモードにおいて、信号ＳＧＥはロウに設定されるため、すべてのスイッチ（スイッチ＿０〜スイッチ＿７）においてスキャッタ・ギャザー回路１９はオフする。
【００６０】
図１７は、ＢＯ・Ｂａｎｋ対応型のスキャッタ・ギャザーモードにおいてすべてのバンクのＩ／Ｏ＿Ａが選択された場合のデータ経路を示す。このとき、カラムアドレスはＹＡ０＝ＹＡ１＝ＹＡ２＝０となり、図１１のスイッチ＿０〜スイッチ＿７において、ＳＷ＿３の入力信号Ａ、Ｂ、Ｃがすべて「１」となるＳＷ＿３＿Ａのみがオンする。したがって、ＤＱ＿０〜ＤＱ＿７のバースト順ＢＯ＝１〜ＢＯ＝８に対応する各８ビットのデータは、スイッチ＿０〜スイッチ＿７を介して、それぞれＢａｎｋ＿０〜Ｂａｎｋ＿７の１組のＩ／Ｏ線Ｉ／Ｏ＿Ａに接続される。なお、図１７における太実線がそれぞれ８ビット幅のデータ経路を示し、細線がそれぞれ１ビット幅のデータ経路を示す。
【００６１】
図１２は、本実施形態に係る半導体記憶装置をＤＲＡＭ３１、３２として備えたコンピュータの構成を一例として示す。図１２を参照すると、マルチコアプロセッサ２０とメモリシステム３０は、コマンドバス、アドレスバス及びデータバスで接続されている。各ＣＰＵコア（コア＿１〜コア＿４）が並列に画像処理、行列演算等を行う場合には、メモリシステム３０に対する各コアからのアクセスが短い時間で完了するため、処理効率が向上させるとともに消費電力を削減することができる。
【００６２】
図１２は、少なくとも上記実施形態において開示された構成を備える半導体記憶装置（ＤＲＡＭ）３１、３２と、これら半導体記憶装置３１、３２の動作を制御するコントローラ２２とを含む情報処理システムの構成例を示す。なお、図１２におけるメモリシステム３０は、２個の半導体記憶装置３１、３２を備えているが、少なくとも１つの半導体記憶装置を備えたものであればよい。
【００６３】
コントローラ２２は、コマンドバス、アドレスバス及びデータバスを介して、半導体記憶装置と接続される。また、コントローラ２２は、その他のバスを介して、マルチコアプロセッサ（コア＿１乃至コア＿４、Ｉ／Ｏ２１及びオンチップメモリ２３）と接続される。なお、本実施形態の半導体装置が、図１２のコントローラ２２自体に含まれる構成であってもよい。
【００６４】
図１２の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００６５】
以上説明したように、本実施形態に係る半導体記憶装置は、オープン状態の複数のバンク内のページ内データに対して、同一のカラムアドレスのデータをまとめて、１回の読み出し又は書き込み動作でアクセスすることができる。したがって、画像処理、行列演算等のアプリケーションにおける２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、本実施形態の半導体記憶装置によると、アクセス時間を短縮するとともに消費電力を削減することができる。
【００６６】
また、本実施形態の半導体記憶装置は、かかる機能と通常のノーマル動作とを必要に応じてオンザフライで切り換えることができるため、アクセス要求の形態に応じた最適なアクセスモードをつねに適用することができる。したがって、かかる半導体記憶装置によると、システム全体としての処理効率を向上させるとともに消費電力を削減することができる。
【００６７】
すなわち、本実施形態の半導体記憶装置は、かかる機能の動作（スキャッタ・ギャザー（ＤＱ・Ｂａｎｋ対応型）モード、又は／及びスキャッタ・ギャザー（ＢＯ・Ｂａｎｋ対応型）モード）と通常のノーマル動作とを必要に応じてオンザフライで切り換えることができるため、アクセス要求の形態に応じた最適なアクセスモードを常に適用することができる。コントローラ２２は、オンザフライで切り換える回路を含む。したがって、かかる半導体記憶装置によると、システム全体としての処理効率を向上させるとともに消費電力を削減することができる。
【００６８】
また、スキャッタ・ギャザー（ＤＱ・Ｂａｎｋ対応型）モードのみでもよい。また、スキャッタ・ギャザー（ＢＯ・Ｂａｎｋ対応型）モードのいでもよい。さらに、スキャッタ・ギャザー（ＤＱ・Ｂａｎｋ対応型）モードとスキャッタ・ギャザー（ＢＯ・Ｂａｎｋ対応型）モードとを含む半導体記憶装置でもよい。
【００６９】
本発明は、上記各実施形態で開示した同期型ＤＲＡＭに限られることなく、多様な半導体記憶装置又は半導体装置に適用することができる。さらに、本発明は、例えば、請求項が開示する複数のデータ入出力ピン、それぞれが複数の記憶情報を記憶する複数のバンク、セレクタ、及び制御回路を含む、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）等の半導体装置全般に対して適用可能である。また、本発明の半導体装置は、ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）などの多様なパッケージ形態を有する製品に適用することができる。
【００７０】
本発明のトランジスタとしては、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：  ＦＥＴ）であればよく、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有していてもよい。さらに、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【００７１】
以下、本発明に関して開示した内容の一部を付記として記載する。
【００７２】
（付記１）半導体装置と、
前記半導体装置とバスを介して接続し、前記半導体装置に記憶される情報を処理し、前記半導体装置の動作を制御するコントローラと、を備え、
前記半導体装置は、
複数のデータ入出力ピンと、
それぞれが複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
前記制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、前記複数のバンクに対して同時にアクセスし、
前記セレクタは、前記第１のアクセスモードとして、前記複数のデータ入出力ピンと前記複数のバンクとを所定の関係で対応付けることを特徴とする情報処理システム。
【００７３】
（付記２）前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、且つ第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、
前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けし、
前記コントローラは、前記第１のアクセスモードと前記第３のアクセスモードとを、オンザフライで切替える回路を有することを特徴とする、付記１に記載の情報処理システム。
【００７４】
（付記３）半導体装置と、
前記半導体装置とバスを介して接続し、前記半導体装置に記憶される情報を処理し、前記半導体装置の動作を制御するコントローラと、を備え、
前記半導体装置は、
複数のデータ入出力ピンと、
それぞれが複数の記憶情報を記憶する複数のバンクと、
セレクタと、
制御回路と、を備え、
前記制御回路は、第２のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、前記複数のバンクに対して同時にアクセスし、
前記セレクタは、前記第２のアクセスモードとして、バーストモードにおける前記複数のデータ入出力ピンを介した複数のデータのアクセス順序と前記複数のバンクとを所定の関係で対応付けることを特徴とする情報処理システム。
【００７５】
（付記４）前記制御回路は、第３のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、且つ第３のアドレス（バンクアドレス）に応じて、前記複数のバンクを選択的に活性し、
前記セレクタは、前記第３のアクセスモードとして、前記複数のデータ入出力ピンと前記選択的に活性されたバンクとを対応付けし、
前記コントローラは、前記第２のアクセスモードと前記第３のアクセスモードとを、オンザフライで切替える回路を有することを特徴とする、付記３に記載の情報処理システム。
【００７６】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７７】
１１    カラムデコーダ
１２    ロウデコーダ
１３    バッファ回路
１４    メモリセル
１５    センスアンプ＆書込み回路
１６    ８：１セレクタ／スキャッタ・ギャザー回路
１７    ８：１セレクタ
１８、１９    スキャッタ・ギャザー回路
２０    マルチコアプロセッサ
２１    Ｉ／Ｏ
２２    コントローラ
２３    オンチップメモリ
３０    メモリシステム
３１、３２    ＤＲＡＭ（半導体装置）
ＡＤＤ    アドレス
ＢＳ＿Ａ〜ＢＳ＿Ｈ    ブロック選択信号
ＣＭＤ    コマンド
ＤｅＳｅｒ    デシリアライザ
ＤＱ＿０〜ＤＱ＿７    データ線
Ｉ／Ｏ＿Ａ〜Ｉ／Ｏ＿Ｈ    Ｉ／Ｏ線
Ｓｅｒ    シリアライザ
ＳＧＥ    スキャッタ・ギャザーモード制御用内部信号
ＳＷ＿１、ＳＷ＿２、ＳＷ＿２＿Ａ〜ＳＷ＿２＿Ｈ、ＳＷ＿３、ＳＷ＿３＿Ａ〜ＳＷ＿３＿Ｈ    スイッチ素子
ＸＡ０〜ＸＡ１３    ロウアドレス（行アドレス）
ＹＡ０〜ＹＡ１０    カラムアドレス（列アドレス）
ＹＳＷ    カラムスイッチ
コア＿１〜コア＿４    ＣＰＵ
コアスイッチ＿０〜スイッチ＿７    スイッチ
【図１】
2011165298.tif 000003
【図２】
2011165298.tif 000004
【図３】
2011165298.tif 000005
【図４】
2011165298.tif 000006
【図５】
2011165298.tif 000007
【図６】
2011165298.tif 000008
【図７】
2011165298.tif 000009
【図８】
2011165298.tif 000010
【図９】
2011165298.tif 000011
【図１０】
2011165298.tif 000012
【図１１】
2011165298.tif 000013
【図１２】
2011165298.tif 000014
【図１３】
2011165298.tif 000015
【図１４】
2011165298.tif 000016
【図１５】
2011165298.tif 000017
【図１６】
2011165298.tif 000018
【図１７】
2011165298.tif 000019