(57)【要約】【課題】放電効率の向上と、通常動作時の電位変動の伝達の抑制とを両立させることができる静電気保護素子を有する半導体装置を提供すること。【解決手段】第１電源電位配線と第１接地電位配線との間にて、電気的に接続された第１回路、及びダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、第２電源電位配線と第２接地電位配線との間にて、電気的に接続された第２回路、及びダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電位配線と第１接地電位配線との間に電気的に接続された第１回路と、
第２電源電位配線と第２接地電位配線との間に電気的に接続された第２回路と、
前記第１電源電位配線と前記第１接地電位配線との間にダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、
前記第２電源電位配線と前記第２接地電位配線との間にダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、
前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、
を備え、
前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されていることを特徴とする半導体装置。
【請求項２】
前記第３保護素子における２つのＭＯＳトランジスタのチャネル領域の不純物濃度は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのチャネル領域の不純物濃度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３保護素子における２つのＭＯＳトランジスタのゲート絶縁膜厚は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのゲート絶縁膜厚よりも厚いことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３保護素子における２つのＭＯＳトランジスタのチャネル長は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのチャネル長よりも長いことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第３保護素子における２つのＭＯＳトランジスタ、並びに、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタは、それぞれＮ型ＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第１電源電位配線と前記第２電源電位配線との間に、前記第３保護素子における２つのＭＯＳトランジスタとは逆導電型の２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第４保護素子を備え、
前記第１電源電位配線及び前記第２電源電位配線の各電位は、同じであり、
前記第４保護素子における２つのＭＯＳトランジスタの閾値電圧は、絶対値で前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記第４保護素子における２つのＭＯＳトランジスタの閾値電圧は、絶対値で前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧と同等以上に設定されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第４保護素子における２つのＭＯＳトランジスタは、それぞれＰ型ＭＯＳトランジスタであることを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記第１回路から出力された信号を前記第２回路に入力させる信号線を備えることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、外部端子を介して入力される静電気によって回路素子がダメージを受けるのを防止するため、静電気保護素子が備えられている。また、１つの半導体装置内に異なる電源の供給経路を備えた２つの回路を配置した半導体装置においては、相互の回路間に静電気保護素子を配置する技術が知られている（例えば、特許文献１、２）。
【０００３】
異なる電源系に接続された２つの回路を設ける場合に、例えば、特許文献１の図１には、静電気保護素子として、異なる接地電位ＧＮＤ１、ＧＮＤ２間において一対の並列形態に接続されたダイオードＤ１とＤ２が双方向に電流を流すように設けられ、異なる電源電圧ＶＤＤ１、ＶＤＤ２間においてダイオード接続されたＭＯＳＦＥＴＱ０及びＭＯＳＦＥＴＱ１〜Ｑｎが設けられた静電保護回路が示されている。これにより、異電源電圧の回路間での高信頼性での静電破壊防止を実現できるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２６９４３２号公報（図１）
【特許文献２】特開平９−３２１２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置において、従来の静電気保護素子を設けた場合には、以下のような問題が発生することを本発明者は見出した。
【０００６】
異なる電源系間に配置した特許文献１に記載の静電気保護素子は、放電経路を作ることによって双方の回路の静電気破壊を防ぐことができるが、一方で、通常の回路動作に伴う電位変動も伝えるという問題を生じる。例えば、第１の電源系（ＶＤＤ１、ＧＮＤ１）に接続された第１の回路が動作することで、第１の接地電位（ＧＮＤ１）が上昇した場合、その電位上昇がダイオードＤ１を介して、第２の接地電位（ＧＮＤ２）に伝わり、第２の回路の動作特性を悪化させることになる。
【０００７】
そこで、このような動作特性の悪化を防ぐためには、例えば、ダイオードを複数個直列に接続する方法が考えられる。例えば、図４のように、ダイオードＤ１〜Ｄ６を、それぞれ３個ずつ直列に接続した場合が考えられる（ＶＤＤ１−ＶＤＤ２間の保護素子は記載せず）。
【０００８】
しかしながら、ダイオードを直列に接続すると、静電気ストレス印加時の放電経路の電気抵抗が増大して、放電効率が低下し、静電気の放電効果が悪化するおそれがある。このため、通常動作時の電位変動は抑制できても、静電気が印加された場合の耐圧が劣化してしまう。
【０００９】
また、特許文献１の図１のように、通常の閾値電圧を有する複数のＭＯＳＦＥＴ（Ｑ１〜Ｑｎ）をダイオード接続した場合、トータルの閾値電圧を高め、閾値電圧より大きい電圧（静電気ストレス）が印加された場合には各ＭＯＳＦＥＴをオン状態とさせることで電流を放電することができるが、一方で、図４の場合と同様の問題が生じる。すなわち、静電気ストレスが印加された場合には、ダイオード接続された各ＭＯＳＦＥＴがオン状態となって電流（ダイオードの順方向電流に相当）を流すことができるが、図４のように複数のダイオードを直列に接続した場合と同様に、放電経路の電気抵抗が増大して、放電効率が低下してしまい、ブレイクダウン効果（現象）が得られない。このため、通常動作時の電位変動は抑制できても、静電気が印加された場合の耐圧が劣化してしまう。
【００１０】
このように、従来の静電気保護素子では、静電気ストレス印加時の耐圧の向上（放電効率の向上）と、通常動作時の電位変動の伝達の抑制を両立することが困難であった。
【００１１】
したがって、従来技術においては、通常動作時の電位変動の伝達の抑制とを両立させることができる静電気保護素子を有する半導体装置は、実現されていなかった。
【課題を解決するための手段】
【００１２】
本発明の一視点においては、半導体装置において、第１電源電位配線と第１接地電位配線との間に電気的に接続された第１回路と、第２電源電位配線と第２接地電位配線との間に電気的に接続された第２回路と、前記第１電源電位配線と前記第１接地電位配線との間にダイオード接続されたＭＯＳトランジスタを有する第１保護素子と、前記第２電源電位配線と前記第２接地電位配線との間にダイオード接続されたＭＯＳトランジスタを有する第２保護素子と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されていることを特徴とする。
【００１３】
本発明の前記半導体装置においては、前記第３保護素子における２つのＭＯＳトランジスタのチャネル領域の不純物濃度は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのチャネル領域の不純物濃度よりも高いことが好ましい。
【００１４】
本発明の前記半導体装置においては、前記第３保護素子における２つのＭＯＳトランジスタのゲート絶縁膜厚は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのゲート絶縁膜厚よりも厚いことが好ましい。
【００１５】
本発明の前記半導体装置においては、前記第３保護素子における２つのＭＯＳトランジスタのチャネル長は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタのチャネル長よりも長いことが好ましい。
【００１６】
本発明の前記半導体装置においては、前記第３保護素子における２つのＭＯＳトランジスタ、並びに、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタは、それぞれＮ型ＭＯＳトランジスタであることが好ましい。
【００１７】
本発明の前記半導体装置においては、前記第１電源電位配線と前記第２電源電位配線との間に、前記第３保護素子における２つのＭＯＳトランジスタとは逆導電型の２つのＭＯＳトランジスタが互いに逆バイアス状態になるように並列にダイオード接続された第４保護素子を備え、前記第１電源電位配線及び前記第２電源電位配線の各電位は、同じであり、前記第４保護素子における２つのＭＯＳトランジスタの閾値電圧は、絶対値で前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されていることが好ましい。
【００１８】
本発明の前記半導体装置においては、前記第４保護素子における２つのＭＯＳトランジスタの閾値電圧は、絶対値で前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧と同等以上に設定されていることが好ましい。
【００１９】
本発明の前記半導体装置においては、前記第４保護素子における２つのＭＯＳトランジスタは、それぞれＰ型ＭＯＳトランジスタであることが好ましい。
【００２０】
本発明の前記半導体装置においては、前記第１回路から出力された信号を前記第２回路に入力させる信号線を備えることが好ましい。
【発明の効果】
【００２１】
本発明によれば、第３保護素子における２つのＭＯＳトランジスタの閾値電圧を第１保護素子及び第２保護素子における核ＭＯＳトランジスタの閾値電圧より大きくすることで、接地電位の変動が伝わりにくくするとともに、静電気ストレスに対する放電経路となる場合には、逆バイアス接続された第３保護素子におけるＭＯＳトランジスタが導通することで、放電能力を向上させることができる。また、接地電位の変動が相互の第１回路と第２回路との間に伝わりにくくするとともに、静電気ストレスに対する放電能力が低下するのを防ぐことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した回路図である。
【図２】本発明の実施例１に係る半導体装置における第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間における保護素子Ｅ３の放電状態を模式的に示したグラフである。
【図３】本発明の実施例２に係る半導体装置の構成を模式的に示した回路図である。
【図４】比較例に係る半導体装置の構成を模式的に示した回路図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態に係る半導体装置では、第１電源電位配線（図１のＶＤＤ１）と第１接地電位配線（図１のＶＳＳ１）との間に電気的に接続された第１回路（図１のＣ１）と、第２電源電位配線（図１のＶＤＤ２）と第２接地電位配線（図１のＶＳＳ２）との間に電気的に接続された第２回路（図１のＣ２）と、前記第１電源電位配線と前記第１接地電位配線との間にダイオード接続されたＭＯＳトランジスタ（図１のＱｎ１）を有する第１保護素子（図１のＥ１）と、前記第２電源電位配線と前記第２接地電位配線との間にダイオード接続されたＭＯＳトランジスタ（図１のＱｎ２）を有する第２保護素子（図１のＥ２）と、前記第１接地電位配線と前記第２接地電位配線との間に２つのＭＯＳトランジスタ（図１のＱｎ５、Ｑｎ６）が互いに逆バイアス状態になるように並列にダイオード接続された第３保護素子（図１のＥ３）と、を備え、前記第３保護素子における２つのＭＯＳトランジスタの閾値電圧は、前記第１保護素子及び前記第２保護素子における各ＭＯＳトランジスタの閾値電圧よりも大きく設定されている。
【実施例１】
【００２４】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した回路図である。
【００２５】
図１を参照すると、半導体装置は、第１の電源系（ＶＤＤ１、ＶＳＳ１）に接続された第１回路Ｃ１と、第２の電源系（ＶＤＤ２、ＶＳＳ２）に接続された第２回路Ｃ２と、第１回路Ｃ１を保護するための保護素子Ｅ１と、第２回路Ｃ２を保護するための保護素子Ｅ２と、第１回路Ｃ１及び第２回路Ｃ２を保護するための保護素子Ｅ３と、を有する。
【００２６】
第１回路Ｃ１は、第１電源電位配線ＶＤＤ１と第１接地電位配線ＶＳＳ１との間に接続された電子回路であり、図１では、一例としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路を用いている。第１回路Ｃ１では、Ｐ型ＭＯＳトランジスタＱｑ３とＮ型ＭＯＳトランジスタＱｎ３が直列に接続されている。Ｐ型ＭＯＳトランジスタＱｑ３のソースは、第１電源電位配線ＶＤＤ１に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｑ３のドレインは、Ｎ型ＭＯＳトランジスタＱｎ３のドレインと電気的に接続されるとともに、信号線Ｓを通じて第２回路Ｃ２におけるＰ型ＭＯＳトランジスタＱｑ４及びＮ型ＭＯＳトランジスタＱｎ４の各ゲートと電気的に接続されている。Ｎ型ＭＯＳトランジスタＱｎ３のソースは、第１接地電位配線ＶＳＳ１に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｑ３及びＮ型ＭＯＳトランジスタＱｎ３の各ゲートには、共通の信号が入力可能となっている。第１回路Ｃ１は、第１電源電位配線ＶＤＤ１の電源電位に対応した信号振幅を形成して信号線Ｓを通じて第２回路Ｃ２に向けて出力する。なお、第１回路Ｃ１としては、ＣＭＯＳインバータ回路に限定されるものではなく、ＭＯＳトランジスタによって構成された回路（例えば、ＮＡＮＤ回路やＮＯＲ回路等）であれば、本発明を適用可能である。
【００２７】
第２回路Ｃ２は、第２電源電位配線ＶＤＤ２と第２接地電位配線ＶＳＳ２との間に接続された電子回路であり、図１では、一例としてＣＭＯＳインバータ回路を用いている。第２回路Ｃ２では、Ｐ型ＭＯＳトランジスタＱｑ４とＮ型ＭＯＳトランジスタＱｎ４が直列に接続されている。Ｐ型ＭＯＳトランジスタＱｑ４のソースは、第４電源電位配線ＶＤＤ４に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｑ４のドレインは、Ｎ型ＭＯＳトランジスタＱｎ４のドレインと電気的に接続されている。Ｎ型ＭＯＳトランジスタＱｎ４のソースは、第２接地電位配線ＶＳＳ２に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｑ２及びＮ型ＭＯＳトランジスタＱｎ２の各ゲートには、Ｐ型ＭＯＳトランジスタＱｑ３及びＮ型ＭＯＳトランジスタＱｎ３の共通のドレインから出力された信号が信号線Ｓを通じて入力可能となっている。第２回路Ｃ２は、第２電源電位配線ＶＤＤ２の電源電位に対応した信号振幅を形成して出力する。なお、第２回路Ｃ２としては、ＣＭＯＳインバータ回路に限定されるものではなく、ＭＯＳトランジスタによって構成された回路（例えば、ＮＡＮＤ回路やＮＯＲ回路等）であれば、本発明を適用可能である。
【００２８】
第１電源電位配線ＶＤＤ１及び第２電源電位配線ＶＤＤ２は、電源電位を供給する配線である。第１電源電位配線ＶＤＤ１及び第２電源電位配線ＶＤＤ２は、半導体装置内に設けられた対応するパッドＰＡＤを介して半導体装置の外部から電源電位が供給される。第１電源電位配線ＶＤＤ１及び第２電源電位配線ＶＤＤ２の各電源電位は、同じであっても異なっていてもよい。
【００２９】
第１接地電位配線ＶＳＳ１及び第２接地電位配線ＶＳＳ２は、接地電位を供給する配線である。第１接地電位配線ＶＳＳ１及び第２接地電位配線ＶＳＳ２には、半導体装置内に設けられた対応するパッドＰＡＤを介して半導体装置の外部から接地電位が供給される。第１接地電位配線ＶＳＳ１及び第２接地電位配線ＶＳＳ２の接地電位は、同じであっても異なっていてもよい。
【００３０】
第１保護素子Ｅ１は、第１回路Ｃ１を保護するための保護素子であり、第１電源電位配線ＶＤＤ１と第１接地電位配線ＶＳＳ１との間にて第１回路Ｃ１と並列に接続されている。第１保護素子Ｅ１には、Ｎ型ＭＯＳトランジスタＱｎ１が用いられる。Ｎ型ＭＯＳトランジスタＱｎ１は、第１電源電位配線ＶＤＤ１と第１接地電位配線ＶＳＳ１との間にてダイオード接続されており、すなわち、ソース及びゲートが第１接地電位配線ＶＳＳ１に電気的に接続され、ドレインが第１電源電位配線ＶＤＤ１に電気的に接続されている。
【００３１】
第２保護素子Ｅ２は、第２回路Ｃ２を保護するための保護素子であり、第２電源電位配線ＶＤＤ２と第２接地電位配線ＶＳＳ２との間にて第２回路Ｃ２と並列に接続されている。第２保護素子Ｅ２には、Ｎ型ＭＯＳトランジスタＱｎ２が用いられる。Ｎ型ＭＯＳトランジスタＱｎ２は、第２電源電位配線ＶＤＤ２と第２接地電位配線ＶＳＳ２との間にてダイオード接続されており、すなわち、ソース及びゲートが第２接地電位配線ＶＳＳ２に電気的に接続され、ドレインが第２電源電位配線ＶＤＤ２に電気的に接続されている。
【００３２】
第３保護素子Ｅ３は、第１回路Ｃ１及び第２回路Ｃ２を保護するための保護素子であり、第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間に接続されている。第３保護素子Ｅ３は、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６で構成されており、第１接地電位配線ＶＳＳ２と第２接地電位配線ＶＳＳ２との間にて、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６が互いに逆バイアス状態になるように並列にダイオード接続されている。すなわち、Ｎ型ＭＯＳトランジスタＱｎ５のソース及びゲート、並びにＮ型ＭＯＳトランジスタＱｎ６のドレインは、第１接地電位配線ＶＳＳ１に電気的に接続されている。Ｎ型ＭＯＳトランジスタＱｎ６のソース及びゲート、並びにＱｎ５のドレインは、第２接地電位配線ＶＳＳ２に電気的に接続されている。Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の閾値電圧は、保護素子Ｅ１、Ｅ２のＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２の閾値電圧よりも大きくなるように設定されている。第３保護素子Ｅ３は、後述のように、大電流を流すことが可能な保護素子であり、第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間で双方向に電流を流すことができる。
【００３３】
次に、本発明の実施例１に係る半導体装置の動作について説明する。
【００３４】
第１電源電位配線ＶＤＤ１と第２接地電位配線ＶＳＳ２との間に正電位の静電気ストレスが印加された場合、第１保護素子Ｅ１が導通して第１電源電位配線ＶＤＤ１から第１接地電位配線ＶＳＳ１に放電した後、第１接地電位配線ＶＳＳ１から第３保護素子Ｅ３を通じて第２接地電位配線ＶＳＳ２へ放電していく。
【００３５】
また、第１電源電位配線ＶＤＤ１と第２接地電位配線ＶＳＳ２との間に負電位の静電気ストレスが印加された場合も、同様に、第１保護素子Ｅ１、第１接地電位配線ＶＳＳ１、及び第３保護素子Ｅ３を介して第１電源電位配線ＶＤＤ１と第２接地電位配線ＶＳＳ２との間で放電が行われる。このため、第１電源電位配線ＶＤＤ１と第２接地電位配線ＶＳＳ２との間に静電気ストレスが印加された場合でも、第１電源電位配線ＶＤＤ１と第２接地電位配線ＶＳＳ２との間に放電経路を作ることができ、第１電源電位配線ＶＤＤ１に接続された第１回路Ｃ１のＰ型ＭＯＳトランジスタＱｐ３が破壊されるのを防止することができるとともに、第１回路Ｃ１から信号線Ｓを介して伝わったストレスによって第２回路Ｃ２のＮ型ＭＯＳトランジスタＱｎ４が破壊されるのを防止することができる。
【００３６】
また、第２電源電位配線ＶＤＤ２と第１接地電位配線ＶＳＳ１との間に静電気ストレスが印加された場合も、同様に、第２保護素子Ｅ２、第２接地電位配線ＶＳＳ２、及び第３保護素子Ｅ３を介して第２電源電位配線ＶＤＤ２と第１接地電位配線ＶＳＳ１との間に放電経路を作ることができる。
【００３７】
次に、本発明の実施例１に係る半導体装置における保護素子Ｅ３の放電特性について図面を用いて説明する。図２は、本発明の実施例１に係る半導体装置における第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間における保護素子Ｅ３の放電状態を模式的に示したグラフである。
【００３８】
前提として、第１接地電位配線ＶＳＳ１から第２接地電位配線ＶＳＳ２へ向けて放電する場合を考える。この場合、まず、Ｎ型ＭＯＳトランジスタＱｎ５が導通するような状態になり、電流が流れ始める。電流が流れ始める電圧（図２のＶ１）は、Ｎ型ＭＯＳトランジスタＱｎ５の閾値電圧で決まり、回路動作による接地電位の変動を伝えないような値に設定されている。その後、電圧の上昇に伴い、流れる電流は図２のＡ点に向かって増加している。この電流は、Ｎ型ＭＯＳトランジスタＱｎ５の閾値電圧を、他の保護素子Ｅ１、Ｅ２のＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２の閾値電圧よりも大きくなるようにしたことで、図４のダイオード素子を複数個直列接続した場合と同様の状態（電流の流れを抑制した状態）とみなすことができる。
【００３９】
ただし、実施例１では、複数個のダイオードの直列接続に代えて、閾値電圧を高くした２個のＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の組み合わせで第３保護素子Ｅ３を構成した点に特徴がある。静電気ストレス印加時には、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６に加わる電圧がさらに大きくなって、Ｎ型ＭＯＳトランジスタＱｎ６のブレイクダウン電圧（図２のＶ２）に達すると、Ｎ型ＭＯＳトランジスタＱｎ５に加えて、逆バイアス状態のＮ型ＭＯＳトランジスタＱｎ６が導通状態となる。このため、電圧の上昇に伴い流れる電流は、Ｎ型ＭＯＳトランジスタＱｎ１のオン電流の延長線上にある図２のＢ点に向かうことなく、Ａ点からＣ点、Ｃ点からＤ点へと増加していき、大きな電流を流すことが可能となる。
【００４０】
このように、異なる２つの接地電位配線ＶＳＳ１、ＶＳＳ２間の第３保護素子Ｅ３として、閾値電圧の高いＭＯＳトランジスタ（図１のＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６）を使うことで、図４のようなダイオードの直列接続では得られない放電特性を実現できる。また、通常の回路動作時には、静電気ストレスの印加時と比較して小さな電圧（ブレイクダウン電圧Ｖ２以下の電圧）しか第３保護素子Ｅ３には加わらない。したがって、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の閾値電圧を高く設定しておくことにより、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のいずれか一方のみがオン状態となった場合の電気抵抗を高くし、第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間に流れる電流を抑制することが可能となる。このため、第１回路Ｃ１と第２回路Ｃ２との間で、通常の回路動作時に、電位変動の影響が相互に及ぶのを抑制できる。
【００４１】
実施例１では、第３保護素子Ｅ３のブレイクダウン現象を利用して大電流を放電することが可能であるため、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の閾値電圧Ｖ１を十分高くして、通常動作時に電圧変動が伝わるのを抑制する効果を大きくした場合にも、静電気ストレスの放電特性が悪化することがない。
【００４２】
次に、本発明の実施例１に係る半導体装置におけるＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の閾値電圧を大きく設定する方法について説明する。
【００４３】
閾値電圧を高くする第１の方法は、ＭＯＳトランジスタの閾値電圧を制御するためにトランジスタのチャネル領域にイオン注入で導入する不純物の濃度を変えることである。例えば、半導体基板上の第３保護素子Ｅ３を設ける領域に開口を設けたレジスト（例えば、フォトレジスト膜等）を形成し、当該レジストをマスクとしてＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のチャネル領域にのみホウ素（Ｂ）のイオン注入を追加すればよい。また、第１回路Ｃ１及び第２回路Ｃ２内で異なる閾値電圧を有する複数のＭＯＳトランジスタを形成する必要が有る場合には、それらの閾値電圧の設定工程で使用するマスクパターンを適切に組み合わせて、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のチャネル領域の不純物濃度が高くなるように設定してもよい。
【００４４】
閾値電圧を高くする第２の方法は、第３保護素子Ｅ３に係るＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のゲート絶縁膜厚（図示せず）を、他の保護素子Ｅ１、Ｅ２に係るＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２のゲート絶縁膜厚よりも厚くすることである。異なる膜厚のゲート絶縁膜を形成するには、マルチオキサイド形成法等の既存の手段を利用することができる。また、第１回路Ｃ１及び第２回路Ｃ２内で異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタを形成する必要が有る場合には、それらのトランジスタで使用する厚膜のゲート絶縁膜を、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のゲート絶縁膜と兼用してもよい。また、ゲート絶縁膜の膜厚を厚くした場合には、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のブレイクダウン電圧Ｖ２も大きくなって、動作開始電圧も大きくなるので、このことが第３保護素子Ｅ３としての機能上問題ないかを確認した上で採用することが好ましい。
【００４５】
閾値電圧を高くする第３の方法は、Ｎ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のチャネル長を、他の保護素子Ｅ１、Ｅ２に係るＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２のチャネル長よりも長くすることである。
【００４６】
なお、保護素子Ｅ１、Ｅ２、Ｅ３用のＭＯＳトランジスタは、通常、同時に同サイズで形成されるので同じ閾値電圧となるが、実施例１では第３保護素子Ｅ３のＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６のチャネル領域の不純物濃度、ゲート絶縁膜厚、チャネル長を他のＭＯＳトランジスタと異なるようにすることで閾値電圧を高くすることができ、閾値電圧を高くするほど電位変動の抑制効果が高くなる。
【００４７】
実施例１によれば、第１接地電位配線ＶＳＳ１と第２接地電位配線ＶＳＳ２との間に、閾値電圧の大きいＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６を用いて形成した第３保護素子Ｅ３を配置することにより、接地電位の変動が相互の第１回路Ｃ１と第２回路Ｃ２との間に伝わりにくくするとともに、静電気ストレスに対する放電能力が低下するのを防ぐことができる。
【００４８】
また、実施例１によれば、第３保護素子Ｅ３のＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６の閾値電圧を、他の保護素子Ｅ１、Ｅ２のＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２の閾値電圧より大きくすることで、接地電位の変動が伝わりにくくするとともに、静電気ストレスに対する放電経路となる場合には、逆バイアス接続されたＮ型ＭＯＳトランジスタが導通することで、放電能力を向上させることができる。
【実施例２】
【００４９】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図３は、本発明の実施例２に係る半導体装置の構成を模式的に示した回路図である。
【００５０】
実施例２に係る半導体装置では、実施例１に係る半導体装置の回路構成において、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２の各電位が同じ場合であって、これら電源電位配線ＶＤＤ１、ＶＤＤ２間にも保護素子（図３の第４保護素子Ｅ４）を接続したものである。その他の構成は、実施例１と同様である。
【００５１】
第４保護素子Ｅ４は、第１回路Ｃ１及び第２回路Ｃ２を保護するための保護素子であり、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２との間に接続されている。第４保護素子Ｅ４は、Ｐ型ＭＯＳトランジスタＱｐ５、Ｑｐ６で構成されており、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２との間にて、Ｐ型ＭＯＳトランジスタＱｐ５、Ｑｐ６が互いに逆バイアス状態になるように並列にダイオード接続されている。すなわち、Ｐ型ＭＯＳトランジスタＱｐ５のソース及びゲート、並びにＰ型ＭＯＳトランジスタＱｐ６のドレインは、第２接地電位配線ＶＤＤ２に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｐ６のソース及びゲート、並びにＰ型ＭＯＳトランジスタＱｐ５のドレインは、第１電源電位配線ＶＤＤ１に電気的に接続されている。Ｐ型ＭＯＳトランジスタＱｐ５、Ｑｐ６の閾値電圧は、電源電位の変動が伝わらないように、絶対値で保護素子Ｅ１、Ｅ２のＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２の閾値電圧よりも大きくなるように設定されており、絶対値でＮ型ＭＯＳトランジスタＱｎ５、Ｑｎ６と同等以上に設定されることが好ましい。第４保護素子Ｅ４は、第３保護素子Ｅ３と同様に、大電流を流すことが可能な保護素子であり、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２との間で双方向に電流を流すことができる。
【００５２】
実施例２によれば、実施例１と同様な効果を奏するとともに、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２の各電位が同じ場合に、第１電源電位配線ＶＤＤ１と第２電源電位配線ＶＤＤ２との間に、閾値電圧の大きいＰ型ＭＯＳトランジスタＱｐ５、Ｑｐ６を用いて形成した第４保護素子Ｅ４を配置することにより、電源電位の変動が相互の第１回路Ｃ１と第２回路Ｃ２との間に伝わりにくくするとともに、静電気ストレスに対する放電能力が低下するのを防ぐことができる。
【００５３】
また、実施例２によれば、第４保護素子Ｅ４のＰ型ＭＯＳトランジスタＱｐ５、Ｑｐ６の閾値電圧を、他の保護素子Ｅ１、Ｅ２のＮ型ＭＯＳトランジスタＱｎ１、Ｑｎ２の閾値電圧より大きくすることで、電源電位の変動が伝わりにくくするとともに、静電気ストレスに対する放電経路となる場合には、逆バイアス接続されたＰ型ＭＯＳトランジスタが導通することで、放電能力を向上させることができる。
【符号の説明】
【００５４】
Ｃ１  第１回路
Ｃ２  第２回路
Ｅ１  第１保護素子
Ｅ２  第２保護素子
Ｅ３  第３保護素子
ＰＡＤ  パッド
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５、Ｑｎ６  Ｎ型ＭＯＳトランジスタ
Ｑｐ３、Ｑｐ４、Ｑｐ５、Ｑｐ６  Ｐ型ＭＯＳトランジスタ
Ｓ  信号線
ＶＤＤ１  第１電源電位配線（第１電源系）
ＶＤＤ２  第２電源電位配線（第２電源系）
ＶＳＳ１  第１接地電位配線（第１電源系）
ＶＳＳ２  第２接地電位配線（第２電源系）
【図１】
2011165724.tif 000003
【図２】
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【図３】
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【図４】
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