(57)【要約】【課題】高電圧を印加した際に逆バイアスにおけるリーク電流が少なく、順方向電圧降下Ｖｆが低い整流素子を有する単一基板上にトランジスタ素子と整流素子を一体にした半導体装置を提供する。【解決手段】半導体装置１０は、単一の基板１１上にトランジスタ素子１２と整流素子１３とを備える半導体装置１０であって、トランジスタ素子１２は、基板１１上に形成された活性層１４と、活性層１４に接合されたソース電極１５とドレイン電極１６とゲート電極１７を備え、整流素子１３は、活性層１４に接合されたアノード電極１８と、ドレイン電極１６を用いたカソード電極と、アノード電極１８とカソード電極の間に第１の補助電極１９を備えた。【選択図】図１
2011205029.tif 000002
【特許請求の範囲】
【請求項１】
単一の基板上にトランジスタ素子と整流素子とを備える半導体装置であって、
前記トランジスタ素子は、前記基板上に形成された活性層と、前記活性層に接合されたソース電極とドレイン電極とゲート電極を備え、
前記整流素子は、前記活性層に接合されたアノード電極と、前記ドレイン電極を用いたカソード電極と、前記アノード電極と前記カソード電極の間に補助電極を備え、
前記活性層は、第１の窒化物半導体層と、前記第１の窒化物半導体層上にヘテロ接合して形成される第２の窒化物半導体層と、前記第１の窒化物半導体層中に形成される２次元キャリアガス層と、を有することを特徴とする半導体装置。
【請求項２】
前記ソース電極と前記アノード電極と前記補助電極は電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記補助電極は、前記２次元キャリアガス層のキャリア濃度を制御する機能を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記補助電極は、前記第２の窒化物半導体層との間に前記アノード電極よりも高い障壁を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記補助電極は、第１の補助電極と第２の補助電極からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の補助電極は、前記アノード電極と前記第２の補助電極との間に設けられ、前記２次元キャリアガス層のキャリア濃度を制御する機能を有し、前記第２の補助電極は、前記ドレイン電極と前記第１の補助電極との間に設けられ、前記第２の窒化物半導体層との間に前記アノード電極よりも高い障壁を形成することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記トランジスタ素子には、前記ゲート電極と前記ドレイン電極の間に第３の補助電極が設けられたことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記アノード電極は、前記活性層とオーミック接合をした電極であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記アノード電極は、前記活性層とショットキー接合をした電極であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、単一の基板にトランジスタ素子と整流素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、トランジスタ素子と整流素子が単一の基板上に形成された半導体装置が考えられている。２次元電子ガス層を利用した横型の電界効果トランジスタ（ＦＥＴ）に、単一基板内において整流素子を付加させたい場合、図１３のような構造が考えられる（例えば、特許文献１参照）
【０００３】
図１３によると、半導体装置２００は、基板１００の上に配置された窒化物半導体のヘテロ接合１０１を備える。ヘテロ接合１０１は、基板１００の上にバッファ層１０２を介して形成された第１の窒化物半導体１０３と、第１の窒化物半導体１０３の上方に形成された第２の窒化物半導体１０４との間に形成される。第１の窒化物半導体１０３は、ヘテロ接合１０１の近傍に２次元電子ガス層を有する。第２の窒化物半導体１０４の上には、２次元電子ガスにオーミック接合したソ―ス電極１０５およびドレイン電極１０６が設けられている。ソース電極１０５とドレイン電極１０６との間かつ第２の窒化物半導体１０４の上には、ゲート電極１０７が配置されている。そして、ドレイン電極１０６から見てゲート電極と対側であって、かつ第２の窒化物半導体１０４の上に第２の窒化物半導体１０４とショットキー接合したショットキー電極１０８が設けられる。このようにして、このショットキー電極１０８をアノード電極とし、ドレイン電極１０６をカソード電極とした整流素子１０９が形成され、単一の基板１００上にトランジスタ素子１１０と整流素子１０９を備えた半導体装置２００が形成される。
【０００４】
高耐圧かつ高速なＧａＮ系半導体装置を作製することを前提にした場合、その半導体装置を高速動作させるためにアノード電極１０８には高速動作に適しているショットキー電極を用いたショットキー障壁ダイオード（ＳＢＤ）構造を用いることが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１０７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ショットキー電極を使用した場合は、高電圧を印加した際に逆バイアスにおいてリーク電流が多いという問題点がある。また、逆バイアスでのリーク電流を抑えるために、ショットキー障壁の高いショットキー電極を採用すると順方向電圧降下Ｖｆが高くなってしまうというトレードオフがある。
【０００７】
本発明の目的は、上記の課題に鑑み、高電圧を印加した際に逆バイアスにおけるリーク電流が少なく順方向電圧降下Ｖｆが低い整流素子と、トランジスタ素子とを単一基板上に一体に形成した半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、上記の目的を達成するため、次のように構成される。
【０００９】
第１の半導体装置（請求項１に対応）は、単一の基板上にトランジスタ素子と整流素子とを備える半導体装置であって、トランジスタ素子は、基板上に形成された活性層と、活性層に接合されたソース電極とドレイン電極とゲート電極を備え、整流素子は、活性層に接合されたアノード電極と、ドレイン電極を用いたカソード電極と、アノード電極とカソード電極の間に補助電極を備え、活性層は、第１の窒化物半導体層と、第１の窒化物半導体層上にヘテロ接合して形成される第２の窒化物半導体層と、第１の窒化物半導体層中に形成される２次元キャリアガス層と、を有することを特徴とする。
第２の半導体装置（請求項２に対応）は、上記の構成において、好ましくは、ソース電極とアノード電極と補助電極は電気的に接続されていることを特徴とする。
第３の半導体装置（請求項３に対応）は、上記の構成において、好ましくは、補助電極は、２次元キャリアガス層のキャリア濃度を制御する機能を有することを特徴とする。
第４の半導体装置（請求項４に対応）は、上記の構成において、好ましくは、補助電極は、第２の窒化物半導体層との間にアノード電極よりも高い障壁を形成することを特徴とする。
第５の半導体装置（請求項５に対応）は、上記の構成において、好ましくは、補助電極は、第１の補助電極と第２の補助電極からなることを特徴とする。
第６の半導体装置（請求項６に対応）は、上記の構成において、好ましくは、第１の補助電極は、アノード電極と第２の補助電極との間に設けられ、２次元キャリアガス層のキャリア濃度を制御する機能を有し、第２の補助電極は、ドレイン電極と第１の補助電極との間に設けられ、第２の窒化物半導体層との間にアノード電極よりも高い障壁を形成することを特徴とする。
第７の半導体装置（請求項７に対応）は、上記の構成において、好ましくは、トランジスタ素子には、ゲート電極とドレイン電極の間に第３の補助電極が設けられたことを特徴とする。
第８の半導体装置（請求項８に対応）は、上記の構成において、好ましくは、アノード電極は、活性層とオーミック接合をした電極であることを特徴とする。
第９の半導体装置（請求項９に対応）は、上記の構成において、好ましくは、アノード電極は、活性層とショットキー接合をした電極であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高電圧を印加した際に逆バイアスにおけるリーク電流が少なく、順方向電圧降下Ｖｆが低い整流素子と、トランジスタ素子とを単一基板上に一体に形成した半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】（ａ）は、補助電極を設けていない構造を示す図であり、（ｂ）は、（ａ）の構造の電流電圧特性を示す図である。
【図３】（ａ）は、本発明の第１実施形態に係る半導体装置の整流素子の構造を示す図であり、（ｂ）は、（ａ）で示す構造の電流電圧特性を示す図である。
【図４】補助電極とバリア層とチャネル層の接合でのバンド図である。
【図５】本発明の第２実施形態に係る半導体装置の断面図である。
【図６】（ａ）は、補助電極を設けていない構造を示す図であり、（ｂ）は、（ａ）の構造の電流電圧特性を示す図である。
【図７】（ａ）は、本発明の第２実施形態に係る半導体装置の整流素子の構造を示す図であり、（ｂ）は、（ａ）で示す構造の電流電圧特性を示す図である。
【図８】本発明の第２実施形態に係る半導体装置の変形例を示す図である。
【図９】本発明の第３実施形態に係る半導体装置の断面図である。
【図１０】本発明の第４実施形態に係る半導体装置の断面図である。
【図１１】本発明の第４実施形態に係る半導体装置の断面図である。
【図１２】本発明の第４実施形態に係る半導体装置の断面図である。
【図１３】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００１３】
図１は、本発明の第１実施形態に係る半導体装置の断面図である。半導体装置１０は、単一の基板１１上にトランジスタ素子１２と整流素子１３とを備えている。トランジスタ素子１２は、基板１１上に形成された活性層１４と、活性層１４に形成されたソース電極１５とドレイン電極１６とゲート電極１７を備えている。整流素子１３は、活性層１４に形成されたアノード電極１８と、ドレイン電極１６を用いたカソード電極と、アノード電極１８とカソード電極の間に第１の補助電極１９を備えている。
【００１４】
活性層１４は、第１の窒化物半導体層（チャネル層（キャリア走行層））２０と、第１の窒化物半導体層２０上にヘテロ接合して形成される第２の窒化物半導体層（バリア層（キャリア供給層））２１と、第１の窒化物半導体層２０中に形成される２次元キャリアガス層２２と、を有している。また、基板１１と第１の窒化物半導体層２０との間にはバッファ層２３が形成されている。
【００１５】
基板１１の材料は、シリコンカーバイド、サファイア、スピネル、ＺｎＯ、シリコン、ガリウム窒化物、アルミニウム窒化物、またはＩＩＩ族窒化物材料の成長が可能な任意の他の材料とすることができる。本実施形態における基板１１は、シリコンからなる。
【００１６】
バッファ層２３は、基板１１上に生成され、基板１１とチャネル層２０との間の格子不整合を低減するためのものである。バッファ層２３は、膜厚が約１０００Åとすることが好ましいが、他の膜厚を用いることができる。バッファ層２３は、多くの異なる材料からなることができ、適切な材料は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。本実施形態でのバッファ層は、ＧａＮ（Ａｌｘ１Ｇａ１−ｘ１Ｎ，ｘ１＝０）とＡｌＧａＮ（Ａｌｘ２Ｇａ１−ｘ２Ｎ，ｘ２＝１）とを繰り返し積層した構造からなる。
【００１７】
バッファ層２３は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いて基板１１上に形成することができる。
【００１８】
半導体装置１０は、バッファ層２３上に形成されたチャネル層２０をさらに備えている。適切なチャネル層２０は、Ａｌｙ１Ｇａｙ２Ｉｎ（１−ｙ１−ｙ２）Ｎ（０≦ｙ１＜１，０≦ｙ２≦１，ｙ１＋ｙ２≦１）などのＩＩＩ族窒化物材料からなる。本実施形態では、チャネル層２０は、膜厚約２μｍでノンドープのＧａＮ層からなる。チャネル層２０は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてバッファ層２３上に形成することができる。
【００１９】
また、半導体装置１０では、チャネル層２０上にバリア層２１が形成されている。チャネル層２０およびバリア層２１のそれぞれは、ドープされたまたはアンドープのＩＩＩ族窒化物材料からなる。バリア層２１は、ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＮまたはそれらの組み合わせなどの異なる材料の１つまたは複数の層からなる。本実施形態で、バリア層２１は、２２．５ｎｍのＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）からなる。二次元電子ガス（２ＤＥＧ）層２２が、チャネル層２０におけるチャネル層２０とバリア層２１とのヘテロ界面近傍に形成されている。デバイス間の電気的分離は、半導体装置１０の外部でメサエッチまたはイオン注入によりなされている。バリア層２１は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてチャネル層２０上に形成することができる。
【００２０】
さらに、半導体装置１０のトランジスタ素子１２には、金属のソース電極１５およびドレイン電極１６が互いに離間するように形成され、整流素子１３には金属のアノード電極１８がドレイン電極１６と離間して、かつ、ドレイン電極１６から見てソース電極１５と反対側に形成されている。これらの電極に用いる金属として、例えば、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらの制限されない異なる材料を用いることができる。そして、これらのソース電極１５、ドレイン電極１６、アノード電極１８は、二次元電子ガス（２ＤＥＧ）層２２とオーム接触している。
【００２１】
トランジスタ素子１２のゲート電極１７は、ソース電極１５とドレイン電極１６との間に形成される。ゲート電極１７に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料を用いることができる。
【００２２】
整流素子１３の第１の補助電極１９は、カソード電極としてのドレイン電極１６とアノード電極１８との間に形成される。第１の補助電極１９に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料を用いることができる。第１の補助電極１９は、ドレイン電極１６とアノード電極１８との間に流れる電流を制御する機能を有する。すなわち、第１の補助電極の電位がドレイン電極１６の電位よりも低い場合、第１の補助電極直下における２ＤＥＧのキャリア濃度を低減させる。また、図１に示すように、第１の補助電極１９は、バリア層２１の一部と薄くしてなるリセス構造の内部に配設されることが好ましい。また、第１の補助電極１９とバリア層２１との間にｐ型半導体層、ｐ型金属酸化物半導体層または絶縁層を形成することが好ましい。ｐ型半導体層として、ＭｇをドープしたＧａＮ層、ｐ型金属酸化物半導体層として酸化ニッケル層、絶縁層として酸化アルミ層を用いることができる。本実施形態における第１の補助電極１９とバリア層２１との間には、ｐ型半導体層１９ａが形成される。
【００２３】
また、図１に示すようにソース電極１５とアノード電極１８と第１の補助電極１９は電気的に接続されている。
【００２４】
次に、本発明の第１実施形態に係る半導体装置１０の動作を、図２〜図４を参照して説明する。
【００２５】
図２（ａ）は、第１の補助電極１９を設けていない構造を示す図であり、図２（ｂ）は、図２（ａ）の構造の電流電圧特性を示す図である。アノード１８−カソード１６間に電圧を印加したときの電流電圧特性は、図２（ｂ）の直線Ａのようなオーミック特性を示す特性となる。
【００２６】
図３（ａ）は、本発明の第１実施形態に係る半導体装置１０の整流素子１３の構造を示す図であり、図２（ａ）で示した構造に、第１の補助電極１９を設けた構造となっている。図３（ｂ）は、図３（ａ）で示す構造の電流電圧特性を示す図である。図４は、第１の補助電極１９とバリア層２１とチャネル層２０の接合でのバンド図である。
【００２７】
アノード電極１８にドレイン電極１６よりも低い電圧が印加されているとき、第１の補助電極１９にも等しい電圧がかかっており、そのときのバンド図は、図４（ａ）に示すようになっている。すなわち、チャネル層２０には、２次元電子ガスが形成されておらず、キャリアが少ないために、アノード１８−カソード１６間には、電流が流れにくい（図３（ｂ）の領域Ｃ）。前述の電圧から電圧を正方向に増加していくと、電圧Ｖｆで、バンド図は、図４（ｂ）のようになり、いわゆるフラットバンドの状態になる。さらに、電圧を正に増加していくと、バンド図は、図４（ｃ）のようになり、チャネル層２０に２次元電子ガス層２２が形成され、電圧の増加とともに、２次元電子ガスの濃度も増加していく。それにより、アノード１８−カソード１６間に電流が流れ、電圧の増加で電流が増加していく（図３（ｂ）の領域Ｄ）。このように、整流素子１３は、整流性を持つ。
【００２８】
上記で述べた電圧（順方向電圧降下）Ｖｆは、バンド図（図４（ｂ））のフラットバンドになるときの第１の補助電極１９に印加する電圧であり、その電圧は、第１の補助電極１９をトランジスタのゲート電極と見た場合のゲートしきい値電圧Ｖｔｈと同じ意味をもつ。バンド図（図４（ｂ））のフラットバンドが形成される電圧を低くするような条件でチャネル層２０とバリア層２１と第１の補助電極１９とを形成することで低い順方向電圧降下Ｖｆを有する整流素子１３が実現できる。また、逆方向でのリーク電流は、第１の補助電極１９の構造で決定されるので本電極には第１の補助電極１９とバリア層２１の表面との間にｐ型半導体材料や絶縁材料を用いることにより、第１の補助電極１９からのバリア層２１へのキャリアの注入が起こらないようにした構造が望ましい。
【００２９】
以上のように、逆方向電圧で高電圧を印加した際にリーク電流が少なく、Ｖｆ（順方向電圧降下）が低い整流素子１３とトランジスタ素子１２が単一基板１１上で一体となった半導体装置１０を提供することができる。
【００３０】
次に、本発明の第２実施形態に係る半導体装置を説明する。第２実施形態では、図５に示すように、半導体装置３０のアノード電極３１に、ショットキー電極による低Ｖｆな整流電極を用いる。例えば、Ｔｉ，Ｗなどを用いる。それ以外は、第１実施形態と同様であるため、同一の構成要素には、同一の符号を付し、説明を省略する。
【００３１】
次に、本発明の第２実施形態に係る半導体装置３０の動作を、図６を参照して説明する。
【００３２】
図６（ａ）は、第１の補助電極１９を設けていない構造を示す図であり、図６（ｂ）は、図６（ａ）の構造での電流電圧特性を示す図である。アノード電極３１−カソード電極１６間に電圧を印加したときの電流電圧特性は、図６（ｂ）の曲線Ｅのような特性となる。
【００３３】
図７（ａ）は、本発明の第２実施形態に係る半導体装置３０の整流素子の構造を示す図であり、図６（ａ）で示した構造に、第１の補助電極１９を設けた構造となっている。図７（ｂ）は、図７（ａ）の構造での電流電圧特性を示す図である。この整流素子３２における第１の補助電極１９とバリア層２１とチャネル層２０の接合でのバンド図は、第１実施形態で説明したものと同様であるので、図４を用いて説明する。。
【００３４】
アノード電極３１にドレイン電極１６よりも低い電圧が印加されているとき、第１の補助電極１９にも等しい電圧がかかっており、そのときのバンド図は、図４（ａ）に示すようになっている。すなわち、チャネル層２０には、２次元電子ガスが形成されておらず、キャリアが少ないために、アノード電極３１−カソード電極１６間には、電流が流れにくい（図７（ｂ）の領域Ｇ）。前述の電圧から電圧を正に増加していくと、電圧Ｖｆで、バンド図は、図４（ｂ）のようになり、いわゆるフラットバンドの状態になる。さらに、電圧を正に増加していくと、バンド図は、図４（ｃ）のようになり、チャネル層２０に２次元電子ガス層２２が形成され、電圧の増加とともに、２次元電子ガスの濃度も増加していく。それにより、アノード電極３１−カソード電極１６間に電流が流れ、電圧の増加で電流が増加していく。この電流の増加は、ショットキー障壁ダイオードの特性で増加する（図７（ｂ）の領域Ｈ）。また、電圧Ｖｆは、第１の補助電極１９のゲートしきい値と、アノード電極３１と２ＤＥＧ２２との間の順方向電圧との高い方の電圧に律速される。このように、整流素子３２は、整流性を持つ。
【００３５】
この実施形態において、整流素子３２に高い逆電圧が印加された際、高電圧（高電界）は第１の補助電極１９に加わる。その結果、低Ｖｆな整流電極（アノード電極）３１には、低い逆方向電圧（数Ｖ〜１０Ｖ前後）しか印加されない。低Ｖｆな整流電極（アノード電極）３１は一般的にリーク電流が多いというトレードオフがあるが、本構造における整流電極（アノード電極）３１には低電圧しか印加されないので低いリーク電流の領域で動作させることができる。低Ｖｆな整流電極を実現する手段として仕事関数の小さいショットキー電極を選択するだけでなく、図８に示すような２次元電子ガス層２２とショットキー電極３３を直接接合させたリセスショットキー構造を採用することができる。
【００３６】
以上のように、高電圧を印加した際にリーク電流が少なく、Ｖｆ（順方向電圧）が低いダイオード構造を有するダイオード領域とトランジスタ領域が一体となった半導体装置を提供することができる。
【００３７】
次に、本発明の第３実施形態に係る半導体装置を説明する。第３実施形態での半導体装置４０は、図９に示すように、整流素子４１の補助電極が、第１の補助電極４２と第２の補助電極４３からなる以外は、第１または第２実施形態で説明した半導体装置と同様である。そのため、第１実施形態と同一である構成要素には、同一の符号を付し、説明を省略する。第１の補助電極４２は、実施例１における第１の補助電極１９と同様の構造を有する。第２の補助電極４３は、リセス構造内に設けられないことを除いて補助電極４２と同様に構成される。すなわち、第１の補助電極４２とバリア層２１との間、および第２の補助電極４３とバリア層２１との間にはｐ型半導体層４２ａ，４３ａが形成される。
【００３８】
図１で説明した半導体装置１０の補助電極が一つの構造では、第１の補助電極１９が高電圧（高電界）に耐えられないことがある。このような場合、この第１の補助電極４２の他に第２の補助電極４３と組み合わせることで第１の補助電極４２には低電圧しか印加されずデバイスを良好に動作させることが可能になる。
【００３９】
以上のように、高電圧を印加した際にリーク電流が少なく、Ｖｆ（順方向電圧）が低いダイオード構造を有するダイオード領域とトランジスタ領域が一体となった半導体装置を提供することができる。
【００４０】
次に、本発明の第４実施形態に係る半導体装置を説明する。第４実施形態では、図１０〜図１２に示すように、第１〜第３の実施形態の図１〜図９で説明した半導体装置のトランジスタ素子にも第２の補助電極４３と同一の構造の補助電極５０を付加する。補助電極５０を付加した以外は、第１実施形態〜第３実施形態で説明した半導体装置と同様である。それゆえ、第１実施形態〜第３実施形態で説明した半導体装置と同一の構成要素には、同一の符号を付し、説明を省略する。
【００４１】
図１０〜図１２に示すように、トランジスタ素子にも第２の補助電極４３と同一の構造の補助電極５０を付加することにより、トランジスタ素子にも補助電極５０を加えることでトランジスタ素子の低リーク電流化が図れる。特に、図１２は、トランジスタ素子と整流素子の高電圧（高電界）の加わる部位の構造が全く同一となるため、デバイスの耐圧設計を単純化することができる。また、高電圧が加わる補助電極５０とドレイン電極間の電荷の充放電経路は主回路のみで低インピーダンスであるため高速なスイッチングが可能であるというメリットもある。補助電極５０が存在しないゲート／ドレイン電極間での電荷の充放電は特定のインピーダンスを持つゲート回路を経由するため、相対的にスイッチングが遅い。
【００４２】
また、以上の第１〜第４実施形態で説明した半導体装置において、整流素子の整流動作は、全ての例においてユニポーラ動作であるため、通常のシリコンＭＯＳＦＥＴのボディダイオード的なものやシリコンＦＲＤに比べて逆方向リカバリ特性に優れるというメリットがある。
【００４３】
なお、図１２の構造が、もっともプロセスが簡単で、耐圧設計も単純化することができる。逆導通時のＶｆは、トランジスタ素子のゲートしきい値電圧Ｖｔｈと同じになるので、低Ｖｆ化をした際は、トランジスタ素子は低電圧でも駆動できるというメリットがある。トランジスタ素子のゲート構造は、リセス構造とｐ型半導体材料を組み合わせたノーマリオフ特性を得られるものとする。補助電極５０にはゲートと共通のｐ型半導体材料を用い、リセス構造は適用しない。従来の高耐圧シリコンＭＯＳＦＥＴはオンさせるために＋１０Ｖ以上のゲート電圧が必要であるが、本例によれば、Ｖｔｈ＝ＶｆであるためＶｆな作り込みをすることで、＋３〜＋５Ｖ程度でオンするトランジスタ素子が同時に実現できる。
【００４４】
また、高電圧印加時の安定動作のために、フィールドプレート構造を付加することが望ましい。フィールドプレート電極は、ドレイン電極と対抗した補助電極、あるいはソース電極と電気的接続されていることが望ましい。ゲート電極は、ショットキー金属材料、ｐ型半導体材料、絶縁材料（ＭＩＳ構造）と、リセス構造などの組み合わせをとることができる。その特性は、ノーマリオン型、ノーマリオフ型のどちらであってもかまわない。以上の全ての構造は、図１から図１２のデバイスに適用可能である。ＡｌＧａＮ／ＧａＮの単純ヘテロ構造でなく、キャップ層、スペーサ層を付加したＧａＮ／ＡｌＧａＮ／ＡｌＮ／ＧａＮ構造にも本発明は適用可能である。２次元電子ガスをチャネル層として用いないＦＥＴ構造、例えばｎ型ＧａＮ層をチャネル層として用いるＭＥＳＦＥＴ構造、反転チャネル層を用いるＭＯＳＦＥＴ構造にも本発明は適用可能である。
【００４５】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。また、実施例同士を組み合わせても良い。
【産業上の利用可能性】
【００４６】
本発明に係る半導体装置は、高周波・高耐圧動作の電力素子としての半導体装置等に利用される。
【符号の説明】
【００４７】
１０        半導体装置
１１        基板
１２        トランジスタ素子
１３        整流素子
１４        活性層
１５        ソース電極
１６        ドレイン電極
１７        ゲート電極
１８        アノード電極
１９        第１の補助電極
２０        第１の窒化物半導体層（チャネル層（キャリア走行層））
２１        第２の窒化物半導体層（バリア層（キャリア供給層））
２２        ２次元キャリアガス層
２３        バッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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