(57)【要約】【課題】計算負荷を低減でき、計算時間を低減できる半導体デバイスパターン検証方法および検証プログラムを提供する。【解決手段】半導体デバイスパターン検証方法は、マスクパターンを算出する第１工程<ST11>、半導体基板上に形成されるフォトレジストの形状を算出する第２工程<ST12>、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３工程<ST13>、設計パターンが前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４工程<ST14>、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５工程<ST15>を具備する。【選択図】図４
2011141491.tif 000002
【特許請求の範囲】
【請求項１】
設計パターンから、マスクパターンを算出する第１工程と、
前記第１工程により算出されるマスクパターンから、半導体基板上に形成されるフォトレジストの形状を算出する第２工程と、
前記第２工程により前記算出されるレジスト形状の転写パターンから、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３工程と、
前記第３工程により算出される仮加工形状に対して、設計パターンが、前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４工程と、
前記第４工程により算出される危険箇所候補に対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５工程と、を具備すること
を特徴とする半導体デバイスパターン検証方法。
【請求項２】
前記第５工程により算出される部分加工形状に対して、危険箇所候補の検出および確認を行う第６工程を更に具備すること
を特徴とする請求項１に記載の半導体デバイスパターン検証方法。
【請求項３】
前記設計パターンから、上層配線と下層配線との配線図形のうちの一方を検証対象配線図形としたとき、他方の配線図形と前記検証対象配線図形とが交差する交差領域を抽出し、コンタクト図形の周辺の検証対象図形の形状の次元と交差領域内に存在するコンタクト図形の数とより、コンタクト図形を複数のカテゴリに分類する第７工程を更に具備し、
前記第４工程の際には、前記第７工程により分類されるコンタクトカテゴリを用いて、カテゴリ毎に検証するスペックを設定し、配線パターンとコンタクト間の接続検証を行うこと
を特徴とする請求項１または２に記載の半導体デバイスパターン検証方法。
【請求項４】
前記第７工程は、コンタクト図形の周辺の検証対象配線図形の形状が直線状のみであるときの“１次元”又は折れ曲がりを含むときの“２次元”の２カテゴリと、前記上下配線の交差領域内のコンタクト図形の数が“単一”又は“複数”の２カテゴリと、の全組み合わせである４カテゴリに前記コンタクト図形を分類すること
を特徴とする請求項３に記載の半導体デバイスパターン検証方法。
【請求項５】
前記第６工程の検証の結果により、修正が必要な接続不良の有無を判定する第８工程と、
前記第８工程において修正が必要な接続不良が有ると判断された場合に、前記設計パターンのパターン修正を行う第９工程と、を更に具備すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスパターン検証方法。
【請求項６】
前記第９工程は、
危険点と判定された配線図形を、デザインルールを保持するように形状変更させ、危険点でなくなるように修正を行うか、又は
危険点と判定されたコンタクト図形を、接続される上下配線層の配線図形が互いに重なる領域内でデザインルールを保持するように変更させ、危険点でなくなるように修正を行うこと
を特徴とする請求項５に記載の半導体デバイスパターン検証方法。
【請求項７】
記憶部と、前記記憶部を制御する制御部と、を備える半導体デバイス検証装置に、
前記記憶部に格納される設計パターンデータから、マスクパターンを算出する第１手順と、
前記第１手順により算出され前記記憶部に格納されるマスクパターンのデータから、半導体基板上に形成されるフォトレジストの形状を算出する第２手順と、
前記第２手順により前記算出され前記記憶部に格納されるレジスト形状の転写パターンのデータから、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３手順と、
前記第３手順により算出され前記記憶部に格納される仮加工形状のデータに対して、設計パターンが、前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４手順と、
前記第４手順により算出され前記記憶部に格納される危険箇所候補のデータに対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５手順と、
を実行させるための検証プログラム。
【請求項８】
前記第５手順により算出され前記記憶部に格納される部分加工形状のデータに対して、危険箇所候補の検出および確認を行う第６手順と、
前記記憶部に格納される設計パターンデータから、上層配線と下層配線との配線図形のうちの一方を検証対象配線図形としたとき、他方の配線図形と前記検証対象配線図形とが交差する交差領域を抽出し、コンタクト図形の周辺の検証対象図形の形状の次元と交差領域内に存在するコンタクト図形の数とより、コンタクト図形を複数のカテゴリに分類する第７手順と、を更に実行させ、
前記第４手順の際には、前記第７手順により分類され前記記憶部に格納されるコンタクトカテゴリのデータを用いて、カテゴリ毎に検証するスペックを設定し、配線パターンとコンタクト間の接続検証を行うこと
を実行させるための請求項７に記載の検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスパターン検証方法およびその検証プログラムに関する。
【背景技術】
【０００２】
近年、半導体デバイスの製造プロセスに関しては、半導体デバイスの微細化に伴い、一次元的なパターン配置制約を記述したデザインルールだけでは、露光パターンの中で欠陥になりやすい部分（以下、「HotSpot」と称する）の全てを制約しきれなくなっている傾向がある。
【０００３】
さらに、上下層を電気的に接続する際のコンタクト配線のレイアウトに関するカバレッジ誤差を含むHotSpotも、上記同様にデザインルール制約では不十分となりつつある。そのため、このようなHotSpotについても、リソシミュレーションを行い、加工シミュレーション手法にて、抽出して検討する必要がある。
【０００４】
しかしながら、複数層間でのHotSpotについて、リソシミュレーションを行い、かつ加工リソシミュレーションを考慮して、半導体デバイスパターンの検証を実施すると、非常に多大なる計算負荷を必要となるため、計算時間が増大する。
【０００５】
上記のように、従来の半導体デバイスパターン検証方法では、大きな計算負荷を必要とするため、計算時間が増大するという傾向がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−９９０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、計算負荷を低減でき、計算時間を低減できる半導体デバイスパターン検証方法およびその検証プログラムを提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体デバイスパターン検証方法は、設計パターンから、マスクパターンを算出する第１工程と、前記第１工程により算出されたマスクパターンから、半導体基板上に形成されるフォトレジストの形状を算出する第２工程と、前記第２工程により前記算出されるレジスト形状の転写パターンから、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３工程と、前記第３工程により算出される仮加工形状に対して、設計パターンが、前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４工程と、前記第４工程により算出される危険箇所候補に対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５工程とを具備する。
【０００９】
この発明の一態様に係る半導体デバイスパターン検証プログラムは、記憶部と、前記記憶部を制御する制御部と、を備える半導体デバイス検証装置に、前記記憶部に格納される設計パターンデータから、マスクパターンを算出する第１手順と、前記第１手順により算出され前記記憶部に格納されるマスクパターンのデータから、半導体基板上に形成されるフォトレジストの形状を算出する第２手順と、前記第２手順により前記算出され前記記憶部に格納されるレジスト形状の転写パターンのデータから、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３手順と、前記第３手順により算出され前記記憶部に格納される仮加工形状のデータに対して、設計パターンが、前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４手順と、前記第４手順により算出され前記記憶部に格納される危険箇所候補のデータに対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５手順とを実行させるためのものである。
【発明の効果】
【００１０】
この発明によれば、計算負荷を低減でき、計算時間を低減できる半導体デバイスパターン検証方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１の実施形態に係る半導体デバイス検証装置を示す外観図。
【図２】第１の実施形態に係る半導体デバイス検証装置の構成例を示すブロック図。
【図３】第１の実施形態に係る半導体デバイス検証プログラムモジュールを示す図。
【図４】第１の実施形態に係る半導体デバイス検証方法を示すフロー図。
【図５】この発明の第２の実施形態に係る半導体デバイス検証方法を示すフロー図。
【図６】図５中のステップＳＴ１７に係る分類を示すフロー図。
【図７】配線パターンに関する次元の分類方法を示す平面図。
【図８】次元分類された配線パターンに接続されるコンタクトの分類方法を示す図。
【図９】第２の実施形態に係るパターン１「一次元＋単一コンタクト」の例を示す平面図。
【図１０】第２の実施形態に係るパターン２「一次元＋複数コンタクト」の例を示す平面図。
【図１１】第２の実施形態に係るパターン３「二次元＋単一コンタクト」の例を示す平面図。
【図１２】第２の実施形態に係るパターン４「二次元＋複数コンタクト」の例を示す平面図。
【図１３】この発明の第３の実施形態に係る半導体デバイス検証方法を示すフロー図。
【図１４】配線パターンを広げる修正を行う例を示す平面図。
【図１５】上下配線パターンの交差領域の中心側へコンタクトＢ１を移動させる修正を示す平面図。
【図１６】比較例に係る半導体デバイス検証方法を示すフロー図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］  
図１乃至図４を用いて、この発明の第１の実施形態に係る半導体デバイスパターン検証方法およびそれを実行する装置について説明する。
【００１４】
＜１．構成例＞
１−１．半導体デバイスパターン検証装置  
外観構成例  
まず、図１を用い、半導体デバイスパターン検証方法を実行する装置の外観例について説明する。  
図示するように、第１実施形態に係る半導体デバイス検証方法は、通常のコンピュータ上で動作するプログラムとして実行することができる。図示するコンピュータは、本例に係る半導体デバイス検証方法を、ハードウェアで実現外観の一例としてのコンピュータＰＣである。
【００１５】
本例に係る半導体デバイスパターン検証装置は、その外観として、コンピュータ本体１１，ディスプレイ１２、キーボード１３、ポンティングデバイス（マウス）１４を備える。
【００１６】
コンピュータ本体１１は、半導体デバイスパターン検証装置の全体を制御するものである。コンピュータ本体１１は、フロッピー（登録商標）ディスクドライブ、光ディスクドライブ等を有している。フロッピーディスクドライブに対してはフロッピーディスクＦＤを挿入することができ、光ディスクドライブに対してはＣＲ−ＲＯＭを挿入することができる。これらのフロッピーディスクＦＤやＣＲ−ＲＯＭ等の記憶媒体には、後述する第１実施形態に係る半導体デバイスパターン検証方法を実行するプログラム等を格納させることが可能である。コンピュータ本体１１は、格納された上記プログラムを内部にインストールすることができる。また、所定のドライブ装置をコンピュータ本体１１に接続することにより、磁気テープ装置を用いることも可能である。
【００１７】
ディスプレイ１２は、コンピュータ本体２０１に接続され、編集や、シミュレーション結果等をグラフィカルに表示する表示部として働く。
【００１８】
キーボード１３およびポンティングデバイス（マウス）１４は、同じくコンピュータ本体２０１に接続され、上記インストールされた半導体デバイスパターン検証方法に係るプログラムへの条件入力の編集や、シミュレーション結果等の操作する入力部として働く。
【００１９】
半導体デバイスパターン検証装置のシステム構成例  
次に、図２を用いて、半導体デバイスパターン検証装置のシステム構成例の構成例について説明する。  
図示するように、本例に係る半導体デバイスパターン検証装置は、ＣＰＵ（制御部）１０，ディスプレイ（表示部）１２，キーボード（入力部）１３，ポンティングデバイス（入力部）１４，ＲＯＭ１５，ＲＡＭ（データ記憶部）１６，およびＨＤＤ１７を備える。
【００２０】
ＣＰＵ（Central Processing Unit）１０は、バス１９を介して下記構成に電気的に接続され、必要な演算を行い、この装置全体の制御を行う。  
ディスプレイ１２は、例えば、ＣＰＵ１０による半導体デバイス検証方法の実行よる検証結果等を出力する。  
キーボード１３やポンティングデバイス１４により、例えば、半導体デバイス検証プログラムへの条件や、シミュレーション結果のデータ等が入力することができる。
【００２１】
ＲＯＭ（Read Only Memory）１５は、バス１９に接続され、シミュレータに必要な、例えば、本例に係る検証プログラムや管理データ等の各種データを不揮発に格納する。  
ＲＡＭ（Random Access Memory）１６は、バス１９に接続され、各種の動作に必要なＨＤＤ等からロードされたＯＳ等が展開されるワークエリアが形成される。例えば、後述する半導体デバイス検証方法（Ｓ１１〜Ｓ１６）の際、上記ワークエリアには、ＲＯＭ１５等からロードされ、半導体デバイス検証方法を実行する検証プログラムが一時的に格納される。上記フロッピーディスクＦＤやＣＲ−ＲＯＭ等の記憶媒体から検証プログラムがインストールされた場合であっても、ＲＡＭ１６に格納され、実行される。  
また、半導体デバイス検証方法を実行の際に必要な設計パターンデータやマスクパターン等の各種のデータもこのＲＡＭ１５に一時的に格納され、検証方法に使用される。  
ＨＤＤ（Hard Disc Drive）１７は、バス１９に接続され、検証プログラムの実行に必要なＯＳ等の管理プログラムを不揮発に記憶する。  
１−２．検証プログラム  
次に、図３を用い、本例の半導体デバイス検証方法に係る検証プログラムについて説明する。この検証プログラムは、後述する半導体デバイス検証方法に係るステップ手順（Ｓ１１〜Ｓ１６）を、ＣＰＵ（制御部）１０に実行させるプログラムモジュール（Ｍ１１〜Ｍ１６）として働くものである。
【００２２】
図示するように、本例に係る半導体デバイス検証装置は、検証プログラムとして構成される、マスクパターン作成部Ｍ１１，レジスト形成算出部Ｍ１２，仮加工形状リサイズ部Ｍ１３，第１危険箇所候補の選定部Ｍ１４，加工シミュレーション部Ｍ１５，および第２危険箇所候補の選定部Ｍ１６，を少なくとも備える。  
マスクパターン作成部Ｍ１１は、外部から入力されＲＡＭ１６上に展開される設計パターンデータ（Ｄ１０）から、マスクパターンを作成する。
【００２３】
レジスト形成算出部Ｍ１２は、上記マスクパターンのデータ（Ｄ１１）から、ウェハ上に形成されるフォトレジストの転写パターンの形状を算出する。
【００２４】
仮加工形状リサイズ部Ｍ１３は、算出したレジスト形状の転写パターンのデータ（Ｄ１２）から、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定し、高速に算出する。この仮加工形状は、続くステップにおける第１危険箇所候補の選定を行う際に用いられる。レジスト形状に実施した一律リサイズは、例えば、加工形状とレジスト形状間の最大リサイズを用いて、ワースト加工形状を算出する大きさに限定する。
【００２５】
第１危険箇所候補の選定部Ｍ１４は、算出した仮加工形状のデータ（Ｄ１３）に対して、配線パターンとコンタクト間等を含めた設計パターンが、半導体ウェハ上に問題なく形成されるか否かについて図形検証を行い、危険箇所候補を検出して確認する。このモジュールＭ１４において、用いられる仮加工形状のデータ（Ｄ１３）は、上記モジュールＭ１３で算出されるワースト加工形状である。そのため、このモジュールＭ１４で検出される危険箇所候補は、エラーだけでなくエラーと判定されない箇所も含まれ得る。
【００２６】
加工シミュレーション部Ｍ１５は、算出した危険箇所候補のデータ（Ｄ１４）のみに対して、危険箇所候補の加工シミュレーションを実施し、部分加工形状を算出する。このモジュールＭ１５に用いられる、危険箇所候補のデータ（Ｄ１４）は、計算箇所が限定され低減されている。そのため、計算負荷を低減でき、加工シミュレーションの計算に要する処理時間にすることができる。
【００２７】
第２危険箇所候補の選定部Ｍ１６は、上記モジュールＭ１４と同様に、算出された部分加工形状のデータ（Ｄ１５）に対して、危険箇所候補の検出および確認を行う。
【００２８】
＜２．半導体デバイスパターン検証方法＞
次に、図４に示すフローに沿って、この発明の第１の実施形態に係る半導体デバイスパターン検証方法について説明する。また、本例では、以下に示す半導体デバイスパターン検証方法は、上記検証プログラムによって、ＣＰＵ（制御部）１０により実行される。
【００２９】
図示するように、まず、外部からこの検証方法に必要な設計パターンのデータＤ１０が入力される。入力されたデータＤ１０は、例えば、ＲＡＭ１６のワークエリア上にロードされ格納される。
【００３０】
（ＳＴ１１（光近接効果補正（ＯＰＣ：Optical Proximity Correction））  
続いて、ステップＳＴ１１の際、ＲＡＭ１６上に展開された上記設計パターンデータ（Ｄ１０）から、マスクパターンを作成する。
【００３１】
（ＳＴ１２（レジスト形状の算出））  
続いて、ステップＳＴ１２の際、上記マスクパターンのデータＤ１１から、ウェハ上に形成されるフォトレジスト形状の転写パターンを算出する。算出されたフォトレジスト形状の転写パターンのデータＤ１２は、例えば、ＲＡＭ１６に格納される。
【００３２】
（ＳＴ１３（仮加工リサイズ））  
続いて、ステップＳＴ１３の際、算出したレジスト形状の転写パターンのデータＤ１２から、図形演算処理を用いて一律リサイズ処理を行い、擬似的な仮加工形状Ｄ１３に限定し、高速に算出する。この仮加工形状は、続くステップＳＴ１４における第１危険箇所候補の選定を行う際に用いられるものある。レジスト形状に実施した一律リサイズは、例えば、加工形状とレジスト形状間の最大リサイズを用いて、ワースト加工形状を算出する大きさに限定する。算出された仮加工形状Ｄ１３は、ＲＡＭ１６に格納される。
【００３３】
（ＳＴ１４（検証１））  
続いて、ステップＳＴ１４の際、算出した仮加工形状のデータＤ１３に対して、配線パターンとコンタクト間を含めた設計パターンが、半導体ウェハ上に問題なく形成されるか否かについて図形検証を行い、危険箇所候補を検出して確認する。例えば、仮加工データＤ１３を用いて、２レイヤ間の全接続数（例えば、１０００万個単位又は億単位程度）から１０００個程度の危険箇所候補を検出する。検証された危険箇候補のデータＤ１４は、ＲＡＭ１６に格納される。  
このステップＳＴ１４において、用いられる仮加工形状のデータＤ１３は、上記ステップＳＴ１３で算出されるワースト加工形状である。そのため、このステップＳＴ１４で検出される危険箇所候補は、エラーだけでなくエラーと判定されない箇所も含まれ得るが、危険箇所候補の数を低減することができる。
【００３４】
（ＳＴ１５（加工シミュレーション））  
続いて、ステップＳＴ１５の際、算出した危険箇所候補のデータＤ１４のみに対して、危険箇所候補の加工シミュレーションを実施し、部分加工形状を算出する。このステップＳＴ１５に用いられる、危険箇所候補のデータＤ１４は、計算箇所が低減されている。そのため、計算負荷を低減でき、加工シミュレーションの計算に要する処理時間にすることができる。算出された部分加工形状のデータＤ１５は、ＲＡＭ１６に格納される。
【００３５】
（ＳＴ１６（（検証２））  
続いて、ステップＳＴ１６の際、上記ステップ１４と同様にもう一度、算出された部分加工形状のデータＤ１５に対して、危険箇所候補の検出および確認を行う。例えば、このステップＳＴ１６の際に、危険箇所候補数を１０００個程度から１０個程度まで絞り込んで検出する。検証された危険箇候補のデータＤ１６は、ＲＡＭ１６に格納される。
【００３６】
以上の工程により、第１の実施形態に係る半導体デバイス検証方法を終了する。
【００３７】
上記のように、本例に係る半導体デバイス検証方法を実行すると、処理時間のかかる加工シミュレーションの負荷を低減することができる。そのため、例えば、加工形状を用いた高精度な配線パターンとコンタクト間の検証を実施することができる。また、検証の高速化により、より高精度なレジスト形状や加工形状を算出するシミュレーションを実施することも可能となる。
【００３８】
例えば、後述する比較例に示す検証方法では、１ヶ月以上の計算時間を必要である。しかしながら、本例に係る上記検証方法では、同一の半導体デバイスのパターン検証であっても、２日〜３日程度の計算時間で十分である。このように、本例に係る半導体デバイスパターン検証方法、これを実行する検証装置、および検証プログラムによれば、計算負荷を低減でき、検証時間を低減することができる。
【００３９】
＜３．作用効果＞  
第１の実施形態に係る半導体デバイスパターン検証方法、これを実行する装置、および検証プログラムによれば、少なくとも下記（１）の効果が得られる。
【００４０】
（１）計算負荷を低減でき、計算時間を低減できる。  
上記のように、第１の実施形態に係る半導体デバイスパターン検証方法は、少なくとも、設計パターンデータＤ１０から、マスクパターンを算出する工程（ＳＴ１１）と、上記工程（ＳＴ１２）により算出されたマスクパターンのデータＤ１１から、半導体基板上に形成されるフォトレジストの形状を算出する工程（ＳＴ１２）と、上記工程（ＳＴ１２）により算出したレジスト形状の転写パターンのデータＤ１２から、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状を限定して算出する工程（ＳＴ１３）と、上記工程（ＳＴ１３）により算出した仮加工形状のデータに対して、設計パターンが、半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する工程（ＳＴ１４）と、上記工程（ＳＴ１５）により算出した危険箇所候補のデータに対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する工程（ＳＴ１５）と、を具備する。
【００４１】
上記のように、本例に係る検証方法によれば、ステップＳＴ１３において、レジスト形状に実施した一律リサイズは、例えば、加工形状とレジスト形状間の最大リサイズを用いて、ワースト加工形状を算出する大きさに限定される。そのため、続くステップＳＴ１４の危険箇所候補の選定により、ステップＳＴ１５の加工シミュレーションの負担および時間を低減することができる。
【００４２】
より具体的には、例えば、後述する比較例に示す検証方法では、単純に対象となる全ての配線パターンとコンタクト間の検証が行われ、検証対象の限定が行われていない。そのため、１ヶ月以上の計算時間を必要である。
【００４３】
しかしながら、本例に係る上記検証方法を適用することにより、対象を限定することができるため、同一の半導体デバイスのパターン検証であっても、２日〜３日程度の時間で計算することができる。このように、本例に係る半導体デバイスパターン検証方法、これを実行する検証装置、および検証プログラムによれば、計算負荷を低減でき、計算時間を低減することができる点で有利である。
【００４４】
また、本例では、このステップＳＴ１６の際には、検出される危険箇所候補数は、上記ステップＳＴ１３、１４により、例えば、１０００個程度から１０個程度まで絞り込んで検出すれば良い。そのため、比較例の際の検証ステップ（ＳＴ４００）に検出する必要がある危険候補箇所（例えば、１０００万個程度から１０個程度まで）を低減することができる。このように、本例では、処理負担および処理時間が増大することを防止している。
【００４５】
［第２の実施形態（コンタクトのカテゴリ分類を行う例）］  
次に、第２の実施形態に係る半導体デバイスパターン検証方法について、図５乃至図１２を用いて説明する。この実施形態は、配線形状によるコンタクトのカテゴリ分けを更に行う一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００４６】
ここで、背景として、コンタクトと配線パターンのカバレッジに代表される２レイヤー間の接触は、デザインルールを守ることによって保証されてきたことがある。従って、デザインルールどおりにレイアウトを描画すれば、デザインルールにおいて既に多少の製造ばらつきを包含しており、接触不良による半導体チップの製造上の不良等の問題が発生することは少ないという算段であった。
【００４７】
しかしながら、さらなる微細化が進む今日では、同じレイアウトパターンであってもその周辺のパターンが変化すると、ウェハ上の露光パターンも加工後のパターン形状もこれまでより変わりやすくなり、デザインルールだけでは２レイヤー間の接触を保証できなくなってきたという背景がある。
【００４８】
そこで、この第２の実施形態では、コンタクトと配線パターンのカバレッジに代表される２レイヤー間の接触保証を取るために、検証対象となるパターンを、その形状に応じて複数のカテゴリに分類するステップＳＴ１７を更に備える。そして、各カテゴリには異なる検証のクライテリアを与え、さらに加工シミュレーションを導入することで、微細化プロセスにおける２レイヤー間の接触を保証可能なレイアウトパターン検証方法を提供するものである。
【００４９】
＜半導体デバイスパターン検証方法＞  
図５に示すフローに沿って、第２の実施形態に係る半導体デバイスパターン検証方法について説明する。  
図示するように、本例に係る半導体デバイスパターン検証方法は、配線形状によるコンタクトのカテゴリ分けを行うステップＳＴ１７を更に備える点で、上記第１の実施形態と相違する。
【００５０】
まず、上記と同様に、外部からこの検証方法に必要な設計パターンのデータＤ１０が入力される。入力されたデータＤ１０は、例えば、ＲＡＭ１６のワークエリア上にロードされ格納される。
【００５１】
（ＳＴ１７（配線形状によるコンタクトのカテゴリ分け））  
続いて、ステップＳＴ１７の際、ＲＡＭ１６上に展開された上記設計パターンデータ（Ｄ１０）から、上層配線と下層配線との配線図形のうちの一方を検証対象配線図形としたとき、他方の配線図形と上記検証対象配線図形とが交差する交差領域を抽出し、コンタクト図形の周辺の検証対象図形の形状の次元（本例では、一次元or二次元）と交差領域内に存在するコンタクト図形の数（本例では、単数or複数）とより、コンタクト図形を複数のカテゴリに分類するコンタクト図形分類工程を行う。
【００５２】
より具体的には、図６に示すように、本例のステップＳＴ１７によるカテゴリ分けでは、半導体デバイスパターンを、４つのカテゴリに属するパターン１〜パターン４に分類する。即ち、
まず、ステップＳＴ１７−１の際に、配線パターンに関して一次元と二次元とに分類する。
【００５３】
続いて、ステップＳＴ１７−２，ＳＴ１７−３の際に、上記分類された一次元または二次元の配線パターンに接続されているコンタクトに関して、さらにコンタクトが単一または複数であるかについて分類する。
【００５４】
以上のステップＳＴ１７−１〜ＳＴ１７−３により、コンタクトを４つのカテゴリに属するパターン１〜パターン４に分類する。分類されたコンタクトカテゴリのデータＤ１７−１〜Ｄ１７−４は、ＲＡＭ１６に格納される。
【００５５】
続いて、上記ステップＳＴ１４の際に、上記コンタクトカテゴリのデータＤ１７−１〜Ｄ１７−４を用いることにより、カテゴリ毎に検証するスペックを設定し、配線パターンとコンタクト間の接続検証を行うことができる点で、適切化および高精度化に有利な検証を行うことができる。この際、加工形状での検証が不要なカテゴリがあれば危険箇所候補を減らすことができ、続くステップＳＴ１５の加工シミュレーションの負荷を低減することができる点でもメリットがある。
【００５６】
カテゴリ分類方法（ＳＴ１７−１）  
次に、図７、図８を用い、上記ステップＳＴ１７−１の際における配線パターンの次元の分類する方法について説明する。
【００５７】
まず、二次元配線パターンにはＬ字パターン、ラインエンドなどがあり、パターンの頂点の周辺が二次元形状と考えられる。  
そのため、図７に示すように、例えば、配線Ｌ１のラインエンドの頂点Ａを中心に、ある一定領域の正方形ＳＱ１を描写し、正方形ＳＱ１内の領域を二次元領域とする。この領域内の配線は二次元配線パターンと分類され、一方、二次元領域に含まれない配線は一次元配線パターンと分類される。例えば、本例の場合、正方形ＳＱ１内の配線Ｌ１〜Ｌ４のラインエンドの領域は二次元配線パターンと分類され、その他の配線Ｌ１〜Ｌ４の領域は一次元配線パターンと分類される。
【００５８】
次に、図８を用い、配線パターンの一次元と二次元パターンに接続するコンタクトの分類方法について説明する。図示するように、二次元領域内に含まれるコンタクトは二次元の配線パターンに接続しているため二次元コンタクトと分類し、二次元領域に含まれないコンタクトは一次元の配線パターンに接続しているため一次元コンタクトと分類する。
【００５９】
例えば、正方形ＳＱ１〜ＳＱ４内の二次元領域内に含まれるコンタクトＢ１,Ｂ２は二次元の配線パターンに接続しているため二次元コンタクトと分類される。ここで、本例の場合、配線パターンＬ１，Ｌ３のラインエンドは、配線Ｌ２，Ｌ４に比べ短いため、破線で示すように、孤立パターンが存在する。そのため、配線パターンＬ１，Ｌ３のラインエンドの頂点から正方形ＳＱ１〜ＳＱ２がそれぞれ形成され、二次元領域が拡大される。
【００６０】
二次元領域に含まれないコンタクトＢ３,Ｂ４は、一次元の配線パターンに接続しているため一次元コンタクトと分類される。
【００６１】
単一／複数コンタクトによるカテゴリ分類（ＳＴ１７−２，ＳＴ１７−３）
そして、一次元と二次元に分類したコンタクトを、さらに上下配線パターンを加えて、単一コンタクトであるか、複数コンタクトであるかで分類すると、図９乃至図１３で示す、最終的に４つのパターンに分類できる。
【００６２】
図９では、パターン１「一次元＋単一コンタクト」の例が示されている。図示するように、この例では、一次元領域内の上配線ＵＬ１と下配線ＬＬ２とを接続する単一コンタクトＢ１が配置されるパターンが示されている。
【００６３】
図１０では、パターン２「一次元＋複数コンタクト」の例が示されている。図示するように、この例では、一次元領域内の上配線ＵＬ１と下配線ＬＬ２とを接続する複数コンタクトＢ１，Ｂ２が配置されるパターンが示されている。
【００６４】
図１１では、パターン３「二次元＋単一コンタクト」の例が示されている。図示するように、この例では、下配線ＬＬ１がラインエンドでありＬ字であるため二次元領域と判断され、この二次元領域内の上配線ＵＬ１と下配線ＬＬ１とを接続する単一コンタクトＢ１が配置されるパターンが示されている。
【００６５】
図１２では、パターン４「二次元＋複数コンタクト」の例が示されている。図示するように、この例では、下配線ＬＬ１がラインエンドでありＬ字であるため二次元領域と判断され、この二次元領域内の上配線ＵＬ１と下配線ＬＬ１とを接続する複数コンタクトＢ１，Ｂ２が配置されるパターンが示されている。
【００６６】
以上に説明したように、ステップＳＴ１７で分類されたコンタクトカテゴリのデータＤ１７−１〜Ｄ１７−４を、ステップＳＴ１４で用いることで、配線パターンとコンタクトの接続関係に依存した検証スペックを設定することができるため、より高精度な検証や適正な検証を行うことができる。例えば、精度が必要な加工形状が二次元配線パターン部であるなら、一次元配線パターンに接続するコンタクトに関しては加工シミュレーションが必要な危険箇所候補から省き、単層評価のみの検証を行うことができる。
【００６７】
尚、その他のステップは、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。また、本例に係る検証方法を実行する検証装置および検証プログラムについても、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００６８】
＜作用効果＞  
第２の実施形態に係る半導体デバイスパターン検証方法、これを実行する装置およびプログラムによれば、少なくとも上記（１）と同様の効果が得られる。さらに、本例によれば、下記（２）の効果が得られる。  
（２）より高精度な検証や適正な検証を行うことができる点で有利である。  
第２の実施形態に係る半導体デバイス検証方法は、ＲＡＭ１６上に展開された上記設計パターンデータ（Ｄ１０）から、上層配線と下層配線との配線図形のうちの一方を検証対象配線図形としたとき、他方の配線図形と上記検証対象配線図形とが交差する交差領域を抽出し、コンタクト図形の周辺の検証対象図形の形状の次元（本例では、一次元or二次元）と交差領域内に存在するコンタクト図形の数（本例では、単数or複数）とより、コンタクト図形を複数のカテゴリに分類するコンタクト図形分類工程を行うステップＳＴ１７を更に備える点で上記第１の実施形態と相違する。
【００６９】
コンタクト図形の周辺の検証対象図形の形状の次元の分類方法の一例は、図７および図８において説明した通りである。また、さらに上層配線と下層配線との交差領域内に存在するコンタクト図形の数（本例では、単数or複数）より、コンタクト図形を４つのカテゴリに分類した４つのパターンの一例は、図９乃至図１２に示したとおりである。
【００７０】
その結果、ステップＳＴ１７で分類されたコンタクトカテゴリのデータＤ１７−１〜Ｄ１７−４を、ステップＳＴ１４で用いることで、配線パターンとコンタクトの接続関係に依存した検証スペックを設定することができるため、より高精度な検証や適正な検証を行うことができる点で更に有利である。例えば、精度が必要な加工形状が二次元配線パターン部であるなら、一次元配線パターンに接続するコンタクトに関しては加工シミュレーションが必要な危険箇所候補から省き、単層評価のみの検証を行うことができる。
【００７１】
［第３の実施形態（自動的にパターン修正を行う一例）］
次に、第３の実施形態に係る半導体デバイスパターン検証方法について、図１３を用いて説明する。この実施形態は、配線パターンとコンタクトとの接続検証において接続不良が検出された場合に、自動的にパターン修正を行う一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
【００７２】
＜半導体デバイスパターン検証方法＞  
図１３に沿って、第３の実施形態に係る半導体デバイスパターン検証方法について説明する。図示するように、本例では、ステップＳＴ１８、ＳＴ１９を更に備える点で、上記第２の実施形態と相違する。
【００７３】
（ＳＴ１８（修正が必要な接続エラーの判定））  
ステップＳＴ１８の際、ステップＳＴ１６（検証２）の配線パターンとコンタクトとの接続検証の結果により、修正が必要な接続不良の有無を判定する。修正が必要な接続不良が無いと判断された場合（Ｎｏ）は、この検証方法を終了する（Ｅｎｄ）。
【００７４】
（ＳＴ１９（パターン修正））  
一方、修正が必要な接続不良が有ると判断された場合（Ｙｅｓ）は、ステップＳＴ１９において、さらに設計パターンデータを自動的にパターン修正する。パターン修正されたデータは、ＲＡＭ１６に格納される。続いて、修正された設計パターンのデータ（Ｄ１０）として、上記同様のステップＳＴ１１〜を繰り返す。
【００７５】
パターン修正方法  
ここで、図１４、図１５を用い、上記ステップＳＴ１９の際におけるパターン修正方法について説明する。
【００７６】
図１４では、デザインルール（ＤＲ）を守る範囲で、エラーが検出された配線パターンを広げる修正を行う例が示されている。図示するように、修正後では、デザインルール（ＤＲ）を守る範囲で、コンタクトＢ１の上側および右側の配線Ｌ１の幅が拡大するように修正される。
【００７７】
図１５では、デザインルール（ＤＲ）を守る範囲で、上下配線（ＵＬ１，ＬＬ１）パターンの交差領域（ＡＮＤ）の中心側へコンタクトＢ１を移動（Ｂ１→Ｂ１´）させ、接続不良の修正を行う例が示されている。
【００７８】
尚、その他のステップは、上記第２の実施形態と実質的に同様であるため、詳細な説明を省略する。また、本例に係る検証方法を実行する検証装置および検証プログラムについても、上記第２の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００７９】
＜作用効果＞  
第３の実施形態に係る半導体デバイスパターン検証方法、これを実行する装置およびプログラムによれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、下記（３）の効果が得られる。
【００８０】
（３）配線パターンとコンタクトとの接続不良が発生した場合であっても、これを修正でき、信頼性を更に向上できる。  
上記のように、第３の実施形態に係る半導体デバイスパターン検証方法は、ステップＳＴ１６（検証２）の配線パターンとコンタクトとの接続検証の結果により、修正が必要な接続不良の有無を判定するステップＳＴ１８と、修正が必要な接続不良が有ると判断された場合に、これを自動的にパターン修正するステップＳＴ１９とを更に備える点で、上記第２の実施形態と相違する。
【００８１】
上記ステップＳＴ１８，ＳＴ１９を行うことにより、配線パターンとコンタクトとの接続不良が発生した場合であっても、これを修正できるため、信頼性を更に向上できる点で有利である。
【００８２】
［比較例（検証対象が限定されていない一例）］
次に、図１６に沿って、上記第１乃至第３の実施形態と比較するために、比較例に係る半導体デバイスパターン検証方法について説明する。本比較例は、単純に対象となる全ての配線パターンとコンタクト間の検証が行われ、検証対象の限定が行われていない一例に関する。
【００８３】
＜半導体デバイスパターン検証方法＞  
ここでは、配線パターンとコンタクト間の検証を行う処理手順が示されている。  
まず、ステップＳＴ１００の際、設計パターンのデータＤ９０から、マスクパターンを作成する。
【００８４】
続いて、ステップＳＴ２００の際、上記作成したマスクパターンから、半導体ウェハ上のレジスト形状を算出する。
【００８５】
続いて、ステップＳＴ３００の際、上記算出したレジスト形状から、加工形状を算出する。このステップＳＴ４００の際のシミュレーションの対象は、上記実施形態のステップＳＴ１４に係る仮加工リサイズ等により限定されていないデータとなる。
【００８６】
続いて、ステップＳＴ４００の際、配線パターンとコンタクト間を含めて、設計パターンが、半導体ウェハ上に問題なく形成されているかどうか確認する。このステップＳＴ４００の際に検出する必要がある危険候補箇所は、上記実施形態のように、限定されていないため、例えば、２レイヤ間の全ての接続箇所（１０００万箇所以上）を全て検証して、１０個程度まで絞り込む必要がある。
【００８７】
上記のように、比較例に係る半導体デバイスの検証方法では、単純に対象となる全ての配線パターンとコンタクト間の検証が行われ、検証対象の限定が行われていない。
【００８８】
そのため、ステップＳＴ３００およびステップＳＴ４００の算出の際の処理負担および処理時間が非常に増大する点で不利である。例えば、比較例に係る半導体デバイス検証方法では、１ヶ月以上の計算時間を必要である。
【００８９】
尚、以上において、本発明の実施の一例を示した。しかしながら、本発明は、上記実施形態および比較例に挙げた例に限定されることはない。例えば、半導体デバイス設計におけるデザインルールチェック、リソグラフィシミュレーションによるHotSpot抽出、加工形状シミュレーションによる危険点抽出などに代表される、レイアウトパターンの検証や補正の全般に適用可能である。
【００９０】
さらに、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００９１】
ＳＴ１１…マスクパターンを算出する工程、
ＳＴ１２…半導体基板上に形成されるフォトレジストの形状を算出する工程、
ＳＴ１３…図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状を限定して算出する工程、
ＳＴ１４…仮加工形状のデータに対して、設計パターンが、半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する工程、
ＳＴ１５…算出した危険箇所候補のデータに対して、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する工程。
【図１】
2011141491.tif 000003
【図２】
2011141491.tif 000004
【図３】
2011141491.tif 000005
【図４】
2011141491.tif 000006
【図５】
2011141491.tif 000007
【図６】
2011141491.tif 000008
【図７】
2011141491.tif 000009
【図８】
2011141491.tif 000010
【図９】
2011141491.tif 000011
【図１０】
2011141491.tif 000012
【図１１】
2011141491.tif 000013
【図１２】
2011141491.tif 000014
【図１３】
2011141491.tif 000015
【図１４】
2011141491.tif 000016
【図１５】
2011141491.tif 000017
【図１６】
2011141491.tif 000018