(57)【要約】【課題】ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制する。【解決手段】半導体基板（１）と、半導体基板（１）に形成されたＳＴＩ（Shallow  Trench  Isolation）構造（２）と、半導体基板（１）に形成され、ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して拡散領域（１２）とＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、拡散領域（１２）の側面と拡散領域（１２）の下の半導体基板（１）の側面に形成され、接続コンタクト（２０）と拡散領域（１２）の側面とを電気的に絶縁し、かつ、接続コンタクト（２０）と半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。【選択図】図４
2011044625.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＳＴＩ（Shallow  Trench  Isolation）構造と、
前記半導体基板に形成され、前記ＳＴＩ構造に隣接する拡散領域と、
層間絶縁膜を貫通して前記拡散領域と前記ＳＴＩ構造とに到達する接続コンタクトと、
前記拡散領域の側面と前記拡散領域の下の前記半導体基板の側面に形成され、前記接続コンタクトと前記拡散領域の側面とを電気的に絶縁し、かつ、前記接続コンタクトと前記半導体基板の側面とを電気的に絶縁する酸化膜と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、さらに、
前記拡散領域の上に形成されたシリサイドを備え、
前記酸化膜は、
前記シリサイドの端部と前記ＳＴＩ構造との間に形成される
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記酸化膜は、
４．５ｎｍ以上２０ｎｍ以下の膜厚である
半導体装置。
【請求項４】
（ａ）半導体基板に形成された素子分離領域に隣接するソース／ドレイン領域を有する半導体構造物を形成するステップと、
（ｂ）層間絶縁膜を貫通して前記ソース／ドレイン領域を露出するコンタクトホールを形成するステップと、
（ｃ）前記コンタクトホールによって露出した前記半導体基板の表面に、選択的に絶縁酸化膜を形成するステップと
を具備する
半導体装置の製造方法。
【請求項５】
請求項４に記載に半導体装置の製造方法において、
前記（ｂ）ステップは、
前記ソース／ドレイン領域の上に形成された前記層間絶縁膜と、前記ソース／ドレイン領域に隣接する前記素子分離領域の上に形成された前記層間絶縁膜とを、同時にエッチングするステップと、
前記エッチングによって、前記素子分離領域を、部分的に除去するステップと
を含む
半導体装置の製造方法。
【請求項６】
請求項５に記載に半導体装置の製造方法において、
前記（ｃ）ステップは、
前記エッチングによって、前記素子分離領域が部分的に除去されることで露出した前記半導体基板の表面に前記絶縁酸化膜を形成するステップを含む
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法おいて、
前記（ａ）ステップは、
前記ソース／ドレイン領域と前記層間絶縁膜との間にシリサイドを形成するステップを含み、
前記（ｃ）ステップは、
前記前記シリサイドの端部と前記素子分離領域との間に前記絶縁酸化膜を形成するステップを含む
半導体装置の製造方法。
【請求項８】
請求項４から７のいずれか１項に記載の半導体装置の製造方法において、
前記（ｃ）ステップは、
前記側面に対して熱酸化処理を行うことによって、前記絶縁酸化膜となるシリコン酸化膜を形成するステップを含む
半導体装置の製造方法。
【請求項９】
請求項４から７のいずれか１項に記載の半導体装置において、
前記（ｃ）ステップは、
前記側面に対してオゾン水による酸化処理を行うことによって、前記絶縁酸化膜となるシリコン酸化膜を形成するステップを含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子間分離を実現する素子分領構造として、ＳＴＩ（Shallow  Trench  Isolation）構造が提案されている。ＳＴＩ構造は、シリコン基板の分離領域に比較的に浅いトレンチ（深さ：０．２〜０．６μｍ）を形成し、そのトレンチ内をＳｉＯ2膜で埋めこむことによって形成される。
【０００３】
情報処理技術の進歩に伴って、半導体装置の高集積化や高機能化が要求されてきている。そのような要求に対応するために、半導体装置の更なる微細化が要求されている。半導体装置の微細化が進むことに伴って、その半導体装置の製造において、リソグラフィ工程のアライメントの精度に対する要求が厳しくなってきている。
【０００４】
図１は、従来の半導体装置の製造工程を示す断面図である。図１の（ａ）は、従来の半導体装置の製造工程において、ソース／ドレイン領域１０４に接続する接続コンタクトを設けるためのコンタクトホール１１２を、層間絶縁膜１０６に形成した状態を示している。その工程では、基板１０１の形成されたＳＴＩ酸化膜１１１によって分離された素子のソース／ドレイン領域１０４に接続するように、層間絶縁膜１０６にコンタクトホール１１２が形成されている。
【０００５】
図１の（ｂ）は、従来の半導体装置の製造において、そのコンタクトホールを埋めて接続コンタクトを形成した状態を例示する断面図である。図１の（ｂ）に示すように、層間絶縁膜１０６のコンタクトホール１１２は、タングステンなどの金属プラグ１１３によって埋め込まれる。この金属プラグ１１３は層間絶縁膜１０６上に形成された上層配線とソース／ドレイン領域１０４との間の電気的導通を実現する役割を果たす。
【０００６】
ここで、図１の（ｂ）に示されているように、ソース／ドレイン領域１０４のｐｎ接合部の一部は、金属プラグ１１３と直接的に接触している。このため、矢印で模式的に示す経路を介して大きな電流リークが発生する。つまり、上述のように、ソース／ドレイン形成後、コンタクト形成において、アライメントズレが生じると、拡散層１０４とＳＴＩ酸化膜１１１とを跨ぐように接続コンタクト１１２が踏み外し、コンタクトエッチング時にＳＴＩ酸化膜１１１がエッチングされる。それにより、ＳＴＩ酸化膜１１１の端部分のソース／ドレイン領域１０４のＰＮ接合領域が露出する。そこにコンタクトホールが形成された後、接続コンタクトとなる金属プラグ１１３が形成されると、接続コンタクトと拡散層との間のリーク電流が発生する。このような電流リークを抑制するための技術が知られている（例えば、特許文献１参照）。
【０００７】
図２は、特許文献１に記載の半導体装置の製造工程を示す断面図である。図２の（ａ）は、特許文献１に記載の半導体装置の製造において、ソース／ドレイン領域１３４に接続する接続コンタクトを設けるためのコンタクトホール１４８を、層間絶縁膜１３６に形成した状態を示している。
【０００８】
図２の（ｂ）は、そのコンタクトホール１４８に、絶縁性サイドウォールスペーサー１５０を形成した状態を例示している。レジストマスクを除去した後、図２の（ｂ）に示されているように、コンタクトホール１４８の内壁、および段差側面上に、絶縁性サイドウォールスペーサー１５０を形成する。この絶縁性サイドウォールスペーサー１５０は、シリコンナイトライドなどからなる絶縁膜（厚さ：１０〜５０ｎｍ）で、半導体構造物を覆った後、この絶縁膜に対して異方性の強いエッチングを行うことによって形成されている。
【０００９】
図２に示すように、ＳＴＩ素子分離端に露出した半導体基板全体を覆うようにリーク防止膜として機能する絶縁性サイドウォールスペーサー１５０を形成している。リーク防止膜は、ＣＶＤ法により形成されている。特許文献１に記載の技術では、このリーク防止膜によって、ソース／ドレイン領域のＰＮ接合部とコンタクトの接触を防ぎ、リーク電流の低減を実現させている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−３５８３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の技術の場合、コンタクト開口部の側面全体を覆うようにリーク防止膜が形成される。そのため、コンタクト孔の開口部が狭くなる。図３は、従来の半導体装置の製造において、コンタクト１４９を形成したときの状態を示す断面図である。図３に示されているように、半導体装置の微細化に伴い、コンタクトサイズが小さくなり、コンタクト１４９を成膜した場合、コンタクト孔が閉塞し、閉塞部１２２が形成されることがある。また、コンタクト金属の埋め込み不良により、ボイド１２３が形成されることがある。また、コンタクト１４９とシリサイド上端との接触する面積が小さくなってしまうため、コンタクト１４９の抵抗が大きくなると言う問題も生じる。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
上記の課題を解決するために、半導体基板（１）と、前記半導体基板（１）に形成されたＳＴＩ（Shallow  Trench  Isolation）構造（２）と、前記半導体基板（１）に形成され、前記ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して前記拡散領域（１２）と前記ＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、前記拡散領域（１２）の側面と前記拡散領域（１２）の下の前記半導体基板（１）の側面に形成され、前記接続コンタクト（２０）と前記拡散領域（１２）の側面とを電気的に絶縁し、かつ、前記接続コンタクト（２０）と前記半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制し、かつ、コンタクト孔の開口部の狭化を防ぐことが可能となる。これによって、低抵抗かつコンタクトの埋め込み不良を防止した半導体装置を構成することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、従来の半導体装置の製造工程を示す断面図である。
【図２】図２は、従来の半導体装置の製造工程を示す断面図である。
【図３】図３は、従来の半導体装置の製造において、コンタクトを形成したときの状態を示す断面図である。
【図４】図４は、本実施形態の半導体装置の構成を例示する断面図である。
【図５Ａ】図５Ａは、本実施形態の半導体装置の製造の第１工程を例示する断面図である。
【図５Ｂ】図５Ｂは、本実施形態の半導体装置の製造の第２工程を例示する断面図である。
【図５Ｃ】図５Ｃは、本実施形態の半導体装置の製造の第３工程を例示する断面図である。
【図５Ｄ】図５Ｄは、本実施形態の半導体装置の製造の第４工程を例示する断面図である。
【図５Ｅ】図５Ｅは、本実施形態の半導体装置の製造の第５工程を例示する断面図である。
【図５Ｆ】図５Ｆは、本実施形態の半導体装置の製造の第６工程を例示する断面図である。
【図５Ｇ】図５Ｇは、本実施形態の半導体装置の製造の第７工程を例示する断面図である。
【図５Ｈ】図５Ｈは、本実施形態の半導体装置の製造の第８工程を例示する断面図である。
【図５Ｉ】図５Ｉは、本実施形態の半導体装置の製造の第９工程を例示する断面図である。
【図５Ｊ】図５Ｊは、本実施形態の半導体装置の製造の第１０工程を例示する断面図である。
【図５Ｋ】図５Ｋは、本実施形態の半導体装置の製造の第１１工程を例示する断面図である。
【図５Ｌ】図５Ｌは、本実施形態の半導体装置の製造の第１２工程を例示する断面図である。
【図５Ｍ】図５Ｍは、本実施形態の半導体装置の製造の第１３工程を例示する断面図である。
【図５Ｎ】図５Ｎは、本実施形態の半導体装置の製造の第１４工程を例示する断面図である。
【図５Ｏ】図５Ｏは、本実施形態の半導体装置の製造の第１５工程を例示する断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
図４は、本実施形態の半導体装置２１の構成を例示する断面図である。半導体装置２１は、ＮＭＯＳ領域３１に配置されたＮＭＯＳトランジスタと、ＰＭＯＳ領域３２に配置されたＰＭＯＳトランジスタとを備えている。そのＮＭＯＳ領域３１とＰＭＯＳ領域３２との間には、ＳＴＩ素子分離２が設けられている。換言すると、本実施形態の半導体装置２１は、ＳＴＩ素子分離２によってＮＭＯＳ領域３１とＰＭＯＳ領域３２とが分離されている。
【００１８】
図４に示されているように、半導体装置２１のＮＭＯＳトランジスタは、ベース酸化膜３と、Ｈｉｇｈ−ｋ絶縁膜５と、メタルゲート電極６と、アモルファスシリコンゲート電極７と、Ｅｘｔｅｎｓｉｏｎ領域１０と、ソース／ドレイン領域１２とを含んでいる。同様に、半導体装置２１のＰＭＯＳトランジスタは、ベース酸化膜３と、Ｈｉｇｈ−ｋ絶縁膜５と、メタルゲート電極６と、アモルファスシリコンゲート電極７と、Ｅｘｔｅｎｓｉｏｎ領域１０と、ソース／ドレイン領域１２とを含んでいる。
【００１９】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各々のアモルファスシリコンゲート電極７の横には、オフセットスペーサー膜９とサイドウォールスペーサー膜１１と、エッチングストッパー膜１４とが設けられている。また、そのアモルファスシリコンゲート電極７の上にはシリサイド膜１３が形成されている。シリサイド膜１３は、導電性プラグ２０に接続されている。同様に、ソース／ドレイン領域１２の上にはシリサイド膜１３が形成され、そのシリサイド膜１３は、導電性プラグ２０に接続されている。また、導電性プラグ２０と層間絶縁膜１５との間には、バリアメタル層２４が形成されている。
【００２０】
図４に示されているように、本実施形態の半導体装置２１は、絶縁膜１９を備えている。絶縁膜１９は、ＳＴＩ素子分離２とソース／ドレイン領域１２のＰＮ接合部分の間のみに選択的に形成されている。絶縁膜１９は、ソース／ドレイン領域１２のＰＮ接合部と、導電性プラグ２０と間のリーク電流を抑制し、かつ導電性プラグ２０を形成するためのコンタクト孔の開口部が狭くなることを抑制している。
【００２１】
以下に、本実施形態の半導体装置２１の製造方法について説明を行う。図５Ａは、本実施形態の半導体装置２１を製造するための第１工程の半導体構造物の構成を例示する断面図である。その第１工程において、半導体基板上１にＳＴＩ素子分離２を形成する。本実施形態において、ＳＴＩ素子分離２の形成方法に制限はない。そのＳＴＩ素子分離２を形成した後、ＮＭＯＳ領域３１にＰｗｅｌｌを形成する。また、ＰＭＯＳ領域３２にＮｗｅｌｌ領域を形成する。
【００２２】
図５Ｂは、半導体装置２１を製造するための第２工程の半導体構造物の構成を例示する断面図である。その第２工程において、ベースゲート絶縁膜３となる酸化膜を形成する。図５Ｃは、半導体装置２１を製造するための第３工程の半導体構造物の構成を例示する断面図である。その第３工程において、Ｈｉｇｈ−ｋ絶縁膜５を形成する。図５Ｄは、半導体装置２１を製造するための第４工程の半導体構造物の構成を例示する断面図である。その第４行程において、メタルゲート電極６を形成するための金属膜を成膜する。
【００２３】
図５Ｅは、半導体装置２１を製造するための第５工程の半導体構造物の構成を例示する断面図である。その第５工程において、メタルゲート電極６を形成するための金属膜の上に、アモルファスシリコンゲート電極７を形成するためのアモルファスシリコン膜を成膜する。その後、その上に、ハードマスク８を順番に成膜する。
【００２４】
図５Ｆは、半導体装置２１を製造するための第６工程の半導体構造物の構成を例示する断面図である。その第６工程において、レジストを形成し、ドライエッチングにより、アモルファスシリコンゲート電極７を形成するためのアモルファスシリコン膜、メタルゲート電極６を形成するための金属膜、及び、Ｈｉｇｈ−ｋ絶縁膜５をそれぞれ加工する。その後、レジストマスク、ハードマスク８を除去し、アモルファスシリコンゲート電極７とメタルゲート電極６との積層型のゲート電極を形成する。
【００２５】
図５Ｇは、半導体装置２１を製造するための第７工程の半導体構造物の構成を例示する断面図である。その第７工程において、Ｓｉ３Ｎ４膜を形成した後、ドライエッチングにより、オフセットスペーサー膜９を形成する。
【００２６】
図５Ｈは、半導体装置２１を製造するための第８工程の半導体構造物の構成を例示する断面図である。その第８工程において、レジストマスクを用いて、ＮＭＯＳ領域３１及びＰＭＯＳ領域３２にそれぞれ、Ｅｘｔｅｎｓｉｏｎ領域１０をイオン注入により形成する。
【００２７】
図５Ｉは、半導体装置２１を製造するための第９工程の半導体構造物の構成を例示する断面図である。その第９工程において、Ｓｉ３Ｎ４膜、もしくは、ＳｉＯ２膜を形成し、ドライエッチングにより、サイドウォールスペーサー膜１１を形成する。
【００２８】
図５Ｊは、半導体装置２１を製造するための第１０工程の半導体構造物の構成を例示する断面図である。その第１０工程において、レジストマスクを用いて、ＮＭＯＳ領域３１及びＰＭＯＳ領域３２にそれぞれ、ソース／ドレイン領域１２をイオン注入により形成する。次いで、熱処理を行い、Ｅｘｔｅｎｓｉｏｎ領域１０及びソース／ドレイン領域１２を活性化させる。
【００２９】
図５Ｋは、半導体装置２１を製造するための第１１工程の半導体構造物の構成を例示する断面図である。その第１１工程において、ＮｉＰｔ膜をスパッタ法により形成し、熱処理により、一次シリサイド層を形成する。そして、余剰ＮｉＰｔ膜を王水により除去し、更に熱処理を行うことにより、二次シリサイド層１３を形成する。
【００３０】
図５Ｌは、半導体装置２１を製造するための第１２工程の半導体構造物の構成を例示する断面図である。その第１２工程において、コンタクトエッチングストッパー膜１４を成膜する。このエッチングストッパー膜１４は、Ｓｉ３Ｎ４で形成されることが好ましい。また、その膜厚は、１０ｎｍ以上、１００ｎｍ以下の範囲であることが好ましい。エッチングストッパー膜１４を形成した後、半導体構造物の全体を覆うように層間絶縁膜１５を形成する。層間絶縁膜１５は、ＳｉＯ２や低誘電率シリコン酸化膜、またはそれらの多層膜であることが好ましい。成膜された層間絶縁膜１５の上面は、ＣＭＰを用いて平坦化する。
【００３１】
図５Ｍは、半導体装置２１を製造するための第１３工程の半導体構造物の構成を例示する断面図である。その第１３工程において、リソグラフィ技術を用いて、コンタクト孔の位置と形状を規定するレジストマスク１６を層間絶縁膜１５の上に形成する。
【００３２】
図５Ｎは、半導体装置２１を製造するための第１４工程の半導体構造物の構成を例示する断面図である。その第１４工程において、層間絶縁膜１５をエッチングして、コンタクト孔１７を形成する。このエッチングは、層間絶縁膜１５にコンタクト孔１７を形成するために必要な時間を越えて、さらに、充分に長い時間行われる。それによって、コンタクト孔１７の底面の半導体基板１に、層間絶縁膜１５の残渣が残らないようにする。
そのため、ＳＴＩ２の上に跨ってレジストマスクの開口部が形成されている場合、図５Ｎに示されているように、ＳＴＩ２がエッチングされて基板露出部１８（ソース／ドレイン領域のＰＮ接合部）が形成される。
【００３３】
図５Ｏは、半導体装置２１を製造するための第１５工程の半導体構造物の構成を例示する断面図である。その第１５工程において、ソース／ドレイン領域１２のシリサイド端から、ＳＴＩ素子分離２の素子分離境界との間の半導体基板１に、選択的に酸化膜１９を形成する。形成条件は、Ｏ２もしくはＯ２／Ｎ２雰囲気、酸化温度２００℃以上、４００℃以下で形成する。好ましくは、２５０℃以上、３５０℃以下である。酸化温度２００℃より低い温度では酸化が進まず生産に適さない。一方、４００℃より高い温度ではシリサイドの凝集またはシリサイド自体の酸化が生じ、抵抗値が上昇する。また、オゾン水により形成することも可能である。Ｏ３／Ｈ２Ｏのオゾン濃度は、１ｐｐｍ以上、２０ｐｐｍ以下、好ましくは、３ｐｐｍ以上、１０ｐｐｍ以下である。この上限値および下限値も酸化性能とシリサイドの抵抗値による。この酸化により形成される膜厚は４．５ｎｍ以上２０ｎｍ以下が好ましい。４．５ｎｍ以上とすることにより、リーク電流の防止が可能となり、２０ｎｍ以下とすることによりシリサイド抵抗の上昇を防止することができる。
【００３４】
その後、上述の図４に示すように、コンタクト孔１７の内部にバリアメタル層２４を形成し、導電性プラグ２０を埋め込み、コンタクトを形成する。バリアメタル層２４の材料は、Ｔｉ／ＴｉＮ、埋め込む材料は、Ｗである。この導電性プラグ２０により、ソース／ドレイン１２と上層配線との電気的接触を実現する。同様に、アモルファスシリコンゲート電極７と上層配線との電気的接触を実現する。
【００３５】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００３６】
１…半導体基板
２…ＳＴＩ素子分離
３…ベース酸化膜
５…Ｈｉｇｈ−ｋ絶縁膜
６…メタルゲート電極
７…アモルファスシリコンゲート電極
８…ハードマスク
９…オフセットスペーサー膜
１０…Ｅｘｔｅｎｓｉｏｎ領域
１１…サイドウォールスペーサー膜
１２…ソース／ドレイン領域
１３…シリサイド膜
１４…エッチングストッパー膜
１５…層間絶縁膜
１６…レジストマスク
１７…コンタクト孔
１８…基板露出部
１９…絶縁膜
２０…導電性プラグ
２１…半導体装置
２４…バリアメタル層
３１…ＮＭＯＳ領域
３２…ＰＭＯＳ領域
１２１…リーク防止膜
１２２…閉塞化
１２３…ボイド
【図１】
2011044625.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
2011044625.tif 000011
【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
2011044625.tif 000014
【図５Ｉ】
2011044625.tif 000015
【図５Ｊ】
2011044625.tif 000016
【図５Ｋ】
2011044625.tif 000017
【図５Ｌ】
2011044625.tif 000018
【図５Ｍ】
2011044625.tif 000019
【図５Ｎ】
2011044625.tif 000020
【図５Ｏ】
2011044625.tif 000021