(57)【要約】      （修正有）【課題】集積度が高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。【選択図】図３
2011165815.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体内に埋設され、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
を備え、
前記電極膜は、それぞれが前記電荷蓄積層を挟んで前記半導体ピラーに対向する複数の制御ゲート電極に分割されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記積層方向に対して直交する断面において、前記半導体ピラーの外縁における各前記制御ゲート電極に対向している各部分の長さは相互に異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層体には、内部に前記半導体ピラーが配置された貫通ホールが形成されており、
前記積層方向に対して直交する断面において、前記半導体ピラーには、２つの前記制御ゲート電極が対向しており、前記半導体ピラーの中心軸は、前記２つの制御ゲート電極における相互に対向する端縁のうち、前記貫通ホールを構成する部分以外の部分の中点を結ぶ直線から離隔していることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記積層方向に対して直交する断面において、前記電荷蓄積層は、前記制御ゲート電極毎に分割されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体ピラー、前記電荷蓄積層及び前記制御ゲート電極により構成されるメモリトランジスタは、３水準以上の値を記憶可能であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化及び低コスト化を図る方法として、一括加工型の積層メモリが注目を浴びている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホールの内面上にブロック層、電荷蓄積層及びトンネル層をこの順に形成し、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。このような積層メモリにおいては、メモリセルを３次元的に集積させることができるため、記憶装置の高集積化及び低コスト化を図ることができる（例えば、特許文献１参照。）。しかしながら、このような積層メモリにおいても、より一層の高集積化が要求されることが予想される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、集積度が高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体内に埋設され、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備え、前記電極膜は、それぞれが前記電荷蓄積層を挟んで前記半導体ピラーに対向する複数の制御ゲート電極に分割されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００６】
本発明によれば、集積度が高い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置のシリコンピラー及び制御ゲート電極を例示する断面図である。
【図４】図３よりも広い領域における制御ゲート電極の形状を模式的に例示する平面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングの一部を例示する回路図である。
【図６】横軸にゲート電圧をとり、縦軸にドレイン電流をとって、第１の実施形態における１つのメモリトランジスタの動作を例示するグラフ図である。
【図７】第１の実施形態において、１つのメモリセルに記憶されるデータのパターンを例示する図である。
【図８】第１の実施形態において、１つのメモリセルに属する２つのメモリトランジスタの状態とメモリセルの値との関係を例示する図である。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
【図１０】第２の実施形態において、１つのメモリセルに記憶されるデータのパターンを例示する図である。
【図１１】第２の実施形態において、１つのメモリセルに属する２つのメモリトランジスタの状態の組合せとメモリセルの値との関係を例示する図である。
【図１２】第２の実施形態の変形例に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
【図１３】本発明の第３の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
【図１４】（ａ）は、貫通ホールの内部を例示する模式的断面図であり、（ｂ）は、横軸にメモリ膜の膜厚に対するシリコンピラーの半径の値をとり、縦軸にシリコンピラーの表面における電界強度をとって、シリコンピラーの半径が電界強度に及ぼす影響を例示するグラフ図である。
【図１５】本発明の第４の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
【図１６】第４の実施形態の変形例に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
【図１７】（ａ）は本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１８】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１９】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２０】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２１】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２２】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２３】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２４】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２５】（ａ）は第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置のシリコンピラー及び制御ゲート電極を例示する断面図であり、
図４は、図３よりも広い領域における制御ゲート電極の形状を模式的に例示する平面図であり、
図５は、本実施形態に係る不揮発性半導体記憶装置のメモリストリングの一部を例示する回路図である。
なお、図１及び図４においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。また、図５は、１本のシリコンピラーに相当する部分を示している。
【０００９】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る不揮発性半導体記憶装置の特徴は、電極膜と絶縁膜とが交互に積層された積層体内に複数本のシリコンピラーが設けられた埋め込まれた３次元積層型記憶装置において、各電極膜が複数の制御ゲート電極に分割されており、各シリコンピラーに２本の制御ゲート電極が電荷蓄積層を挟んで対向していることである。これにより、シリコンピラーと制御ゲート電極との最近接点毎にメモリトランジスタが形成される。また、各メモリトランジスタを３水準以上の値を記憶可能な多値トランジスタとし、各シリコンピラーと各電極膜との最近接点毎に形成される２つのメモリトランジスタを１つのメモリセルとして扱うことにより、各メモリセルにより多くの値を記憶させることが可能となる。
【００１０】
以下、本実施形態に係る不揮発性半導体記憶装置の構成を詳細に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０には、メモリセルが形成されるメモリセル領域と、メモリセル領域の周囲に配置され、周辺回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路はメモリセルに対してデータの書込、読出及び消去を行う回路である。
【００１１】
メモリセル領域においては、シリコン基板１０上に絶縁膜１１が設けられており、その上に導電膜、例えば、不純物がドープされたポリシリコン膜１２が形成されており、これがバックゲート電極ＢＧとなっている。バックゲート電極ＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されて、積層体ＭＬが構成されている。電極膜１４は例えば不純物がドープされたシリコンによって形成されている。なお、電極膜１４は、窒化タンタル又は金属及びシリコンを主成分とするシリケートによって形成されていてもよい。この場合、金属は例えばニッケル又はタングステン等である。絶縁膜１５は例えばシリコン及び酸素を主成分とするシリコン酸化物により形成されており、電極膜１４同士を絶縁している。なお、図１及び図２等においては、電極膜１４の段数が４である例が示されているが、本発明はこれに限定されない。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１３】
図１〜図４に示すように、積層体ＭＬには、Ｘ方向及びＺ方向に広がる複数本の貫通溝２１及び溝５４がＹ方向に沿って交互に形成されている。貫通溝２１は積層体ＭＬを貫き、その下端はバックゲート電極ＢＧに到達している。溝５４は積層体ＭＬの最下層の絶縁膜１５に到達しているが積層体ＭＬを貫いてはいない。貫通溝２１にはＸ方向に沿って等間隔に複数の貫通ホール２１ａが形成されており、貫通溝２１における貫通ホール２１ａ以外の部分がスリット２１ｂとなっている。貫通ホール２１ａの形状はＺ方向に延びる円柱状である。スリット２１ｂは、Ｘ方向において隣り合う貫通ホール２１ａ同士をつなぐように形成されている。
【００１４】
積層体ＭＬにおけるＸ方向中央部においては、電極膜１４は貫通溝２１及び溝５４によってＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。すなわち、各貫通ホール２１ａ及びスリット２１ｂの外縁は、Ｙ方向において隣り合う２本の制御ゲート電極ＣＧによって規定されている。以下、説明の便宜上、１つの貫通ホール２１ａの外縁を構成している２本の制御ゲート電極ＣＧのうち、一方を制御ゲート電極ＣＧａともいい、他方を制御ゲート電極ＣＧｂともいう。また、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。積層体ＭＬにおけるＸ方向両端部においては、電極膜１４はＹ方向に沿って分断されていない。このため、図４に示すように、各電極膜１４は、１対の櫛状の形状にパターニングされている。
【００１５】
また、バックゲート電極ＢＧの上層部分内には、１本の貫通ホール２１ａの下端部を、この貫通ホール２１ａから見てＹ方向に１列分離隔した他の１本の貫通ホール２１ａの下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１ａと、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００１６】
Ｕ字孔２３の内面上には、メモリ膜２４が設けられている。メモリ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック層２５はバックゲート電極ＢＧ、制御ゲート電極ＣＧ及び絶縁膜１５に接している。ブロック層２５は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、アルミニウム及び酸素を主成分とするアルミナによって形成されている。なお、ブロック層２５は、シリコン及び酸素を主成分とするシリコン酸化物によって形成されていてもよく、シリコン、酸素及び窒素を主成分とするシリコン酸窒化物によって形成されていてもよい。
【００１７】
電荷蓄積層２６は、電荷を蓄積する能力がある層であり、例えば、トラップサイトを含む層であり、例えば、シリコン及び窒素を主成分とするシリコン窒化物により形成されている。なお、電荷蓄積層２６はハフニウム及び酸素を主成分とするハフニウム酸化物により形成されていてもよい。トンネル層２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン及び酸素を主成分とするシリコン酸化物により形成されている。スリット２１ｂの内部はブロック層２５によって埋め込まれている。なお、本実施形態においては、スリット２１ｂ内に電荷蓄積層２６は形成されていない。
【００１８】
また、Ｕ字孔２３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１ａ内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、メモリ膜２４によってバックゲート電極ＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００１９】
積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。絶縁膜１６は例えばシリコン酸化物からなり、溝５４内にも埋め込まれている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、Ｘ方向に沿って配列されたシリコンピラー３１の列毎に設けられている。絶縁膜１８は例えばシリコン酸化物からなる。
【００２０】
絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１ａの直上域に形成されており、各貫通ホール２１ａに連通されている。選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００２１】
Ｙ方向に沿って配列された複数本のシリコンピラー３１は相互に異なる一対の制御ゲート電極ＣＧａ及びＣＧｂの近傍を通過しており、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いている。一方、Ｘ方向に沿って配列された複数本のシリコンピラー３１は共通の一対の制御ゲート電極ＣＧａ及びＣＧｂの近傍を通過しており、Ｘ方向に沿って配列された複数本のシリコンピラー３４は共通の選択ゲートＳＧを貫いている。
【００２２】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って連続して配列された４本の選択ゲート電極ＳＧからなる各組において、連続して配列された２本の選択ゲート電極ＳＧの直上域に配置されており、残りの２本の選択ゲート電極ＳＧの直上域には配置されていない。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属により形成されている。
【００２３】
各Ｕ字ピラー３０に属する１対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図１及び図２においては、Ｕ字ピラー３０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【００２４】
そして、装置１においては、制御ゲート電極ＣＧａ及びＣＧｂがゲート電極として機能し、シリコンピラー３１における制御ゲート電極ＣＧａ及びＣＧｂに対向する部分がチャネルとして機能することにより、シリコンピラー３１と制御ゲート電極ＣＧａ及びＣＧｂとの近接部分に、それぞれ、縦型のメモリトランジスタ３５ａ及び３５ｂ（総称して「メモリトランジスタ３５」ともいう）が形成される。各メモリトランジスタ３５は、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、データを記憶する。そして、本実施形態においては、１本のシリコンピラー３１について形成され、Ｚ方向における位置が相互に等しい２つのメモリトランジスタ３５ａ及び３５ｂを、１つのメモリセルとして扱う。装置１においては、積層体ＭＬ内に複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００２５】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタ３６が形成される。この選択トランジスタ３６も、上述のメモリトランジスタ３５と同様に、縦型トランジスタである。更に、接続部材３２とバックゲート電極ＢＧとの間にはメモリ膜２４が介在するため、接続部材３２をチャネルとし、バックゲート電極ＢＧをゲート電極とし、メモリ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が形成される。すなわち、バックゲート電極ＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
【００２６】
この結果、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、複数のメモリトランジスタ３５が接続される。そして、図５に示すように、メモリトランジスタ３５は、選択トランジスタ３６とバックゲートトランジスタ３７との間において、２個並列に、且つ、電極膜１４の積層数と同じ段数だけ直列に接続されている。
【００２７】
一方、周辺回路領域に形成された周辺回路（図示せず）は、制御ゲート電極ＣＧに対して、３水準の書込電位を供給するか、又は同一の水準の書込電位を３水準の時間幅で供給することができる。また、周辺回路は、制御ゲート電極ＣＧに対して、少なくとも３水準の読出電位を供給することができる。更に、周辺回路は、供給している読出電位の水準を示す情報、どの制御ゲート電極に読出電位を供給しているかを示す情報、及び、シリコンピラー３１に流れる電流量を示す情報を統合して、メモリセルに記憶されているデータを読み出すことができる。
【００２８】
次に、本実施形態の動作について説明する。
図６は、横軸にゲート電圧をとり、縦軸にドレイン電流（以下、単に「電流」ともいう）をとって、１つのメモリトランジスタの動作を例示するグラフ図であり、
図７は、１つのメモリセルに記憶されるデータのパターンを例示する図であり、
図８は、１つのメモリセルに属する２つのメモリトランジスタの状態とメモリセルの値との関係を例示する図である。
【００２９】
先ず、１つのメモリトランジスタの動作について説明する。
図６に示すように、メモリトランジスタ３５は多値トランジスタであり、例えば４つの状態をとることができる。すなわち、周辺回路が制御ゲート電極ＣＧに対して３水準の書込電位を供給するか、又は、３水準の書込期間を適用することにより、電荷蓄積層２６に蓄積される電荷量を３水準に異ならせることができる。そして、メモリトランジスタ３５は、これらの３水準の状態に電荷蓄積層２６に電荷が蓄積されていない１つの状態を加えて、４つの状態をとることができる。電荷蓄積層２６に蓄積された電荷量が異なると、メモリトランジスタ３５の閾値が異なる。例えば、メモリトランジスタ３５がＮ型トランジスタである場合には、制御ゲート電極ＣＧに閾値よりも高い電位を印加するとメモリトランジスタ３５にソース・ドレイン電流が流れるが、電荷蓄積層２６に電子が蓄積されていると、この閾値が正の方向にシフトする。
【００３０】
図６に示す「状態１」は、電荷蓄積層２６に蓄積されている電子量が最も多い状態である。制御ゲート電極ＣＧに印加する読出電位が、低い順にＶｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３の３水準であるとしたとき、「状態１」においては、読出電位の値をＶｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３のいずれの値としても、メモリトランジスタ３５に電流は流れない。以下、このような電流状態を、電流状態＜０００＞と表記する。なお、この電流状態の表記を構成する３つの数字のうち、「０」は電流が流れないことを示し、「１」は電流が流れることを示す。
【００３１】
また、図６に示す「状態２」は、電荷蓄積層２６に蓄積されている電子量が「状態１」よりは少ない状態である。「状態２」においては、読出電位の値をＶｒｅａｄ１、Ｖｒｅａｄ２としたときは電流が流れず、Ｖｒｅａｄ３としたときは電流が流れる。以下、この電流状態を＜００１＞と表記する。「状態３」は、蓄積されている電子量が「状態２」よりも少ない状態である。「状態３」おいては、読出電位の値をＶｒｅａｄ１としたときは電流が流れず、Ｖｒｅａｄ２、Ｖｒｅａｄ３としたときは電流が流れる。この電流状態を＜０１１＞と表記する。そして、「状態４」は、電荷蓄積層２６に電子が実質的に蓄積されていない状態である。「状態４」においては、読出電位の値をＶｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３のいずれの値としても電流が流れる。この電流状態を＜１１１＞とする。このように、１個のメモリトランジスタ３５は、単独で４つの状態をとることができ、それぞれ電流状態＜０００＞、＜００１＞、＜０１１＞、＜１１１＞として読み出される。
【００３２】
次に、１つのメモリセルの動作について説明する。
上述の如く、１つのメモリセルは２つのメモリトランジスタ３５ａ及び３５ｂによって構成されている。そして、メモリセルを駆動するときは、メモリトランジスタ３５ａのみを駆動する場合と、メモリトランジスタ３５ｂのみを駆動する場合と、メモリトランジスタ３５ａ及び３５ｂの双方を駆動する場合がある。本実施形態においては、各メモリトランジスタのチャネル幅、すなわち、ＸＹ断面において、シリコンピラー３１における制御ゲート電極ＣＧａ及びＣＧｂにそれぞれ対向する領域のシリコンピラー３１の外縁に沿った長さは、実質的に相互に等しい。このため、メモリトランジスタ３５ａ及び３５ｂには、実質的に相互に等しい電流が流れる。
【００３３】
図７は、１つのメモリセルがとりうる状態を示している。図７においては、図示の左側から順に、（ａ）メモリセルの値、（ｂ）各メモリトランジスタの使用の有無を示す使用値、（ｃ）各メモリトランジスタの状態、（ｄ）各メモリトランジスタのゲート電圧とドレイン電流との関係を模式的に示すグラフ図、及び（ｅ）メモリセルの電流状態を示している。（ｂ）の使用値は、そのメモリトランジスタの制御ゲート電極に電位を供給している場合を「１」とし、供給していない場合を「０」とする。（ｃ）のメモリトランジスタの状態及び（ｄ）のグラフ図の表記方法は図６と同様であるが、（ｄ）において、実線はメモリトランジスタ３５ａの電圧−電流曲線を示し、破線はメモリトランジスタ３５ｂの電圧−電流曲線を示す。メモリセル全体の電流は、メモリトランジスタ３５ａを流れる電流とメモリトランジスタ３５ｂを流れる電流の和である。
【００３４】
（ｅ）のメモリセルの電流状態を表す数字は、概ね流れる電流の量に比例している。すなわち、いずれのメモリトランジスタにも電流が流れない場合を「０」とし、一方のメモリトランジスタのみに電流が流れる場合を「１」とし、双方のメモリトランジスタに電流が流れる場合を「２」とする。例えば、メモリトランジスタ３５ａを「状態２」（＜００１＞）とし、メモリトランジスタ３５ｂを「状態３」（＜０１１＞）とした場合は、読出電位Ｖｒｅａｄ１ではメモリトランジスタ３５ａ及び３５ｂの双方に電流が流れず、読出電位Ｖｒｅａｄ２ではメモリトランジスタ３５ｂのみに電流が流れ、読出電位Ｖｒｅａｄ３ではメモリトランジスタ３５ａ及び３５ｂの双方に電流が流れるため、メモリセル全体の電流状態は＜０１２＞となる。なお、図７に示す例では、このときのメモリセルの値は「１４」である。図７に示すように、１つのメモリセルは、使用値を構成する２つの数字及び電流状態を表す３つの数字の組み合せにより、１８個の値をとることができる。
【００３５】
図７に示す各メモリトランジスタの使用の有無及び状態と、メモリセルの値との関係は、図８のように表現することもできる。すなわち、各メモリトランジスタは、４つの状態に不使用状態を加えた５つの状態をとるため、メモリセルは、２つのメモリトランジスタの組合せにより、５×５＝２５の状態をとりうる。しかし、この２５の状態のうち、いずれのメモリトランジスタも使用しない１つの状態は、電流が流れ得ないため除外される。また、メモリトランジスタ３５ａ及び３５ｂの双方を使用している場合において、シリコンピラーを流れている電流がいずれのメモリトランジスタを流れたものかは区別できないため、メモリセルのある状態に対して、メモリトランジスタ３５ａの状態とメモリトランジスタ３５ｂの状態とを入れ替えた状態も除外される。すなわち、図８において、マトリクスの対角にある１対の状態は、１つの状態としてカウントされる。但し、メモリトランジスタ３５ａのみを使用する場合と、メモリトランジスタ３５ｂのみを使用する場合とは、使用値によって区別できるため、除外されない。従って、メモリセルの値の数は、上述の如く１８個となる。
【００３６】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、シリコンピラー３１と電極膜１４との交差部分毎に形成されるメモリセルにおいて、１本のシリコンピラー３１に２本の制御ゲート電極ＣＧａ及びＣＧｂを対向させることにより、２つのメモリトランジスタを並列に接続することができる。これにより、上述の如く、１つのメモリセルに１８個の値を記憶させることが可能となり、装置１に記憶されるデータの集積度を大幅に向上させることができる。また、電極膜１４を適切にパターニングするだけで、１つのメモリセルに２つのメモリトランジスタを形成することができるため、１つのメモリセルに１つのメモリトランジスタのみを形成する場合と比較して、製造工程が増加することがなく、また、装置が大型化することもない。更に、１つのメモリセルに２つのメモリトランジスタを設けているため、１つのメモリトランジスタに多くの値を記憶させる必要がない。これにより、各メモリトランジスタの閾値の許容幅を広くとることができ、動作の信頼性を高めることができる。
【００３７】
これに対して、シリコンピラーと電極膜との交差部分において、１本のシリコンピラーが１本の制御ゲート電極のみを貫く場合においては、各メモリセルが１つのメモリトランジスタによって構成されるため、メモリトランジスタを４値トランジスタとしても、メモリセル全体で４つの値しか記憶することができない。また、１つのメモリトランジスタに記憶させる値の数を増やそうとすると、閾値の分布の幅を狭くする必要が生じ、閾値のばらつきによる誤動作が生じやすくなると共に、読出電位の水準数が増えるため、読出時間が増加してしまう。
【００３８】
なお、本実施形態においては、電流状態を示す３つの数字に、各メモリトランジスタの使用状態を示す２つの数字を組み合わせて、１８個の値を区別しているが、本発明はこれに限定されない。例えば、メモリトランジスタの使用状態は考慮しなくてもよい。この場合は、メモリトランジスタ３５ａのみを使用している場合と、メモリトランジスタ３５ｂのみを使用している場合とを区別できなくなるが、それでも１４個の値を記憶することができる。
【００３９】
次に、本発明の第２の実施形態について説明する。
図９は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
本実施形態は、前述の第１の実施形態と比較して、制御ゲート電極とシリコンピラーとの位置関係が異なっている。すなわち、図９に示すように、ＸＹ断面において、シリコンピラー３１の中心軸３１ｏは、このシリコンピラー３１に対向する２つの制御ゲート電極ＣＧａ及びＣＧｂにおける相互に対向する端縁のうち、貫通ホール２１ａを構成する部分以外の部分、すなわち、スリット２１ｂを構成する部分の中点を結ぶ直線Ｌから離隔している。
【００４０】
図９に示す例では、シリコンピラー３１の中心軸３１ｏは、直線Ｌよりも制御ゲート電極ＣＧｂ側に配置されている。これにより、メモリトランジスタ３５ｂのチャネル幅Ｗｂ、すなわち、ＸＹ断面において、シリコンピラー３１における制御ゲート電極ＣＧｂに対向する領域のシリコンピラー３１の外縁に沿った長さＷｂは、メモリトランジスタ３５ａのチャネル幅Ｗａの３倍となっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４１】
次に、本実施形態の動作及び効果について説明する。
図１０は、本実施形態において、１つのメモリセルに記憶されるデータのパターンを例示する図であり、
図１１は、本実施形態において、１つのメモリセルに属する２つのメモリトランジスタの状態の組合せとメモリセルの値との関係を例示する図である。
なお、図１０の表記方法は図７と同様であり、図１１の表記方法は図８と同様である。
【００４２】
本実施形態においては、メモリトランジスタ３５ｂのチャネル幅Ｗｂがメモリトランジスタ３５ａのチャネル幅Ｗａの３倍となっているため、メモリトランジスタ３５ｂのドレイン電流はメモリトランジスタ３５ａのドレイン電流の３倍となる。すなわち、メモリトランジスタ３５ａのみがオン状態となっている場合のドレイン電流の大きさを１とすると、メモリトランジスタ３５ｂのみがオン状態となっている場合のドレイン電流の大きさは３となり、メモリトランジスタ３５ａ及び３５ｂの双方がオン状態となっている場合のドレイン電流の大きさは４（＝１＋３）となる。このため、Ｕ字ピラー３０に流れる電流量を測定すれば、読出対象となっているメモリセルにおいて、メモリトランジスタ３５ａのみがオン状態となっているか、メモリトランジスタ３５ｂのみがオン状態となっているか、又は、メモリトランジスタ３５ａ及び３５ｂの双方がオン状態となっているかを識別することができる。
【００４３】
この結果、図１０及び図１１に示すように、前述の第１の実施形態において区別することができなかった一対のメモリトランジスタのうちの一方がオン状態となり他方がオフ状態となっている２つの場合を、本実施形態においては区別できるようになり、１つのメモリセルに２４個の値を記憶させることができるようになる。これにより、第１の実施形態と比較して、記憶できる値の数がより一層多くなる。
【００４４】
本実施形態において、１つのメモリセルに記憶させることができる値の数を一般的に表現すると以下のようになる。１つのメモリセル１本のシリコンピラーに対向する制御ゲート電極の数をｎとし、各メモリトランジスタが単独で記憶可能な値の数をｍとすると、１つのメモリセルに記憶可能な値の数Ｍは下記数式（１）によって表される。
Ｍ＝ｍｎ＋ｍ×ｎ      （１）
なお、本実施形態においては、ｎ＝２、ｍ＝４であるから、Ｍ＝４２＋４×２＝２４である。
本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４５】
なお、本実施形態においては、読出電位の数を３水準とする例を示したが、読出電位の数は４水準としてもよい。すなわち、読出電位Ｖｒｅａｄ３よりも高く、記憶されている値に拘わらずドレイン電流が流れるような読出電位Ｖｒｅａｄ４を設けてもよい。これにより、いずれか一方の制御ゲート電極ＣＧのみに読出電位Ｖｒｅａｄ４を印加した場合において、ドレイン電流の大きさを測定することにより、制御ゲート電極の使用値（図１０（ｂ）参照）の情報を参照しなくても、いずれのメモリトランジスタがオン状態となっているかを識別することができる。例えば、図１０に示すメモリセルの値「１」と値「５」とを区別することができる。
【００４６】
次に、第２の実施形態の変形例について説明する。
図１２は、本変形例に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
図１２に示すように、本変形例においては、貫通溝２１を構成する円形の貫通ホール２１ａから見てＹ方向に隣接した領域に、もう１つの貫通ホール２１ａを同時に重ねて形成し、その内部にメモリ膜２４及びシリコンピラー３１を形成している。これにより、メモリトランジスタ３５ａのチャネル幅とメモリトランジスタ３５ｂのチャネル幅とを大きく異ならせることができ、ドレイン電流の電流量の差を大きくとることができる。この結果、データの読み出しが容易になり、動作の信頼性がより一層向上する。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００４７】
次に、本発明の第３の実施形態について説明する。
図１３は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図であり、
図１４（ａ）は、貫通ホールの内部を例示する模式的断面図であり、（ｂ）は、横軸にメモリ膜の膜厚（Ｔｏｘ）に対するシリコンピラーの半径（Ｒ）の値をとり、縦軸にシリコンピラーの表面における電界強度をとって、シリコンピラーの半径が電界強度に及ぼす影響を例示するグラフ図である。
なお、図１４（ａ）においては、スリット２１ｂ等は図示を省略されている。また、図１７（ｂ）の縦軸の単位は、半径Ｒが無限大であるときの電界強度を１とした相対値である。
【００４８】
図１３に示すように、本実施形態は、前述の第１の実施形態と比較して、貫通ホール、メモリ膜及びシリコンピラーの形状が異なっている。すなわち、ＸＹ断面において、貫通ホール２１ａの端縁のうち、制御ゲート電極ＣＧａに形成された部分Ｐａの曲率半径よりも、制御ゲート電極ＣＧｂに形成された部分Ｐｂの曲率半径の方が大きい。また、ブロック層２５、電荷蓄積層２６及びトンネル層２７の形状並びにシリコンピラー３１の外縁の形状も、貫通ホール２１ａの形状を反映して、制御ゲート電極ＣＧｂ側の曲率半径が制御ゲート電極ＣＧａ側の曲率半径よりも大きくなっている。
【００４９】
例えば、１枚のシリコンウェーハに複数個の不揮発性半導体記憶装置を形成する場合に、シリコンウェーハの中央部分に形成される装置については、貫通溝２１を形成するためのプラズマエッチングの強度がＺ軸に関して対称であり、Ｚ方向から見て真円に近い形状の貫通ホール２１ａが形成されるが、シリコンウェーハの周辺部分に形成される装置については、プラズマエッチングの強度がＺ軸に関して非対称となる。この結果、図１３に示すような形状の貫通ホール２１ａが形成される場合がある。
【００５０】
図１４（ｂ）は、シリコンピラーと制御ゲート電極との間に一定の電圧を印加した場合にシリコンピラーの表面に印加される電界の強度を示している。図１４（ａ）及び（ｂ）に示すように、絶縁性のメモリ膜２４の膜厚Ｔｏｘが一定である場合、シリコンピラー３１の半径Ｒが小さいほど、シリコンピラー３１の表面及びメモリ膜２４に印加される電界の強度は強くなる。従って、制御ゲート電極ＣＧａ及びＣＧｂに同じ書込電位を印加しても、貫通ホール２１ａ及びシリコンピラー３１の曲率半径がより大きい制御ゲート電極ＣＧｂ側において、電荷蓄積層２６に印加される電界がより弱くなり、メモリトランジスタ３５ｂに蓄積される電荷量がより少なくなってしまう。読出電位についても同様に、制御ゲート電極及びＣＧａ及びＣＧｂについて、同じ読出電位を印加しても、制御ゲート電極ＣＧｂ側において電荷蓄積層２６に印加される電界は制御ゲート電極ＣＧａ側よりも弱くなってしまう。
【００５１】
そこで、本実施形態においては、同じ水準の書込電位又は読出電位を印加する場合でも、制御ゲート電極ＣＧｂに対して、制御ゲート電極ＣＧａよりも高い電位を印加する。又は、制御ゲート電極ＣＧｂに電位を供給する時間を、制御ゲート電極ＣＧａに電位を供給する時間よりも長くする。これにより、メモリトランジスタ３５ａとメモリトランジスタ３５ｂの動作を揃えることができ、前述の第１の実施形態又は第２の実施形態と同様に駆動させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５２】
次に、本発明の第４の実施形態について説明する。
図１５は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
図１５に示すように、本実施形態においては、前述の第１の実施形態と比較して、貫通溝２１におけるスリット２１ｂの幅が広く、ブロック層２５だけでなく、電荷蓄積層２６及びトンネル層２７もスリット２１ｂの内部に進入し、貫通溝２１の全長にわたってＸ方向に延びている。このため、１本の貫通溝２１内において、制御ゲート電極ＣＧａ側に配置された電荷蓄積層２６と、制御ゲート電極ＣＧｂ側に配置された電荷蓄積層２６とは、相互に接触していない。すなわち、ＸＹ断面において、電荷蓄積層２６は制御ゲート電極ＣＧ毎に分割されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５３】
本実施形態によれば、同じシリコンピラー３１の同じ段に形成された２つのメモリトランジスタの間で電荷蓄積層２６が分割されているため、一方のメモリトランジスタの電荷蓄積層２６に蓄積された電荷が、電荷蓄積層２６内を伝導して他方のメモリトランジスタの電荷蓄積層２６に移動することを確実に防止できる。この結果、本実施形態に係る不揮発性半導体記憶装置は、データ保持の信頼性が高い。なお、Ｘ方向において隣り合う貫通ホール２１ａ間においては、電荷蓄積層２６が連続的に形成されているが、隣り合う貫通ホール２１ａ間の距離は、貫通ホール２１ａの直径よりも大きいため、メモリセル間で電荷が移動する可能性は低い。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５４】
次に、第４の実施形態の変形例について説明する。
図１６は、本変形例に係る不揮発性半導体記憶装置におけるシリコンピラー及び制御ゲート電極を例示する断面図である。
図１６に示すように、本変形例においては、前述の第２の実施形態と同様にチャネル幅を非対称とした不揮発性半導体記憶装置において、前述の第４の実施形態と同様に電荷蓄積層２６が制御ゲート電極毎に分断されている。これにより、メモリセルに多くの値を記憶させる効果と、電荷蓄積層２６に蓄積された電荷の移動を確実に防止する効果の双方を得ることができる。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００５５】
なお、第４の実施形態及びその変形例においては、メモリトランジスタ３５ａ側の電荷蓄積層２６とメモリトランジスタ３５ｂ側の電荷蓄積層２６とが完全に分離されている例を示したが、両層はシリコンピラー３１から離れた場所でつながっていてもよい。例えば、電荷蓄積層２６におけるシリコンピラー３１を囲む部分からシリコンピラー３１の半径の半分以上の距離だけ離れた部分であれば、両層が連結されていても電荷の移動は効果的に抑制される。
【００５６】
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の実施形態である。
図１７〜図２５は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【００５７】
先ず、図１７（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。このシリコン基板１０には、メモリセル領域が設定されており、メモリセル領域の周囲には周辺回路領域（図示せず）が設定されている。そして、周辺回路領域においてシリコン基板１０上にゲート絶縁膜を形成すると共に、メモリセル領域においてシリコン基板１０上に絶縁膜１１を形成する。次に、絶縁膜１１上にポリシリコン膜１２を堆積させる。そして、メモリセル領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
【００５８】
次に、図１８（ａ）及び（ｂ）に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセル領域においてポリシリコン膜１２からなる平板状のバックゲート電極ＢＧを形成すると共に、周辺回路領域においてポリシリコン膜１２からなるゲート電極を形成する。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
【００５９】
次に、図１９（ａ）及び（ｂ）に示すように、メモリセル領域において、バックゲート電極ＢＧ上に、例えばシリコン酸化物からなる絶縁膜１５と例えばポリシリコンからなる電極膜１４とを交互に堆積させて、積層体ＭＬを形成する。ここまでの製造方法は、前述の第１〜第４の実施形態に係る不揮発性半導体記憶装置のいずれを製造する場合も共通である。
【００６０】
次に、図２０（ａ）及び（ｂ）に示すように、例えばＲＩＥにより、積層体ＭＬにＸ方向及びＺ方向に延びる複数本の貫通溝２１を一括で形成する。貫通溝２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列された貫通ホール２１ａと、Ｘ方向に沿って配列された貫通ホール２１ａ同士を連通させるスリット２１ｂとから構成する。貫通ホール２１ａの底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１ａを到達させる。このとき、前述の第１の実施形態に係る不揮発性半導体記憶装置を製造する場合には、貫通ホール２１ａの中心軸はスリット２１ｂの中心線上に位置させる。また、第２の実施形態に係る装置を製造する場合には、貫通ホール２１ａの中心軸をスリット２１ｂの中心線から外れた位置に位置させる。更に、第４の実施形態に係る装置を製造する場合には、第１の実施形態に係る装置を製造する場合よりも、スリット２１ｂの幅を大きくする。
【００６１】
次に、図２１（ａ）及び（ｂ）に示すように、貫通ホール２１ａを介してウェットエッチングを行い、溝５２内の犠牲膜５３（図１７（ｂ）参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１ａにより、１本の連続したＵ字孔２３が形成される。
【００６２】
次に、図２２（ａ）及び（ｂ）に示すように、例えばアルミナを堆積させることにより、Ｕ字孔２３の内面上にブロック層２５を形成する。このとき、ブロック層２５は、スリット２１ｂの内部は完全に埋め込むが、貫通ホール２１ａの内部は埋め込まないようにする。なお、前述の第４の実施形態に係る装置を製造する際には、ブロック層２５がスリット２１ｂの内部も完全に埋め込まないようにする。次に、例えばシリコン窒化物を堆積させることにより、ブロック層２５上に電荷蓄積層２６を形成する。このとき、スリット２１ｂ内は既にブロック層２５によって埋め込まれているため、電荷蓄積層２６はＵ字孔２３内のみにパイプ状に形成される。
【００６３】
次に、例えばシリコン酸化物を堆積させることにより、電荷蓄積層２６上にトンネル膜２７を形成する。トンネル膜２７もＵ字孔２３内のみにパイプ状に形成される。ブロック層２５、電荷蓄積層２６及びトンネル層２７により、メモリ膜２４が形成される。なお、第４の実施形態に係る装置を製造する際には、スリット２１ｂ内には電荷蓄積層２６及びトンネル層２７も形成し、スリット２１ｂ内をブロック層２５、電荷蓄積層２６及びトンネル層２７によって埋め込む。これにより、１本の貫通ホール２１ａ内に形成された電荷蓄積層２６は、トンネル層２７によって制御ゲート電極ＣＧ毎に分断される。
【００６４】
以後の工程は、第１〜第４の実施形態について共通である。すなわち、全面にアモルファスシリコンを堆積させることにより、Ｕ字孔２３内にアモルファスシリコンを埋め込み、Ｕ字シリコン部材３３を形成する。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。その後、積層体ＭＬ上に堆積されたアモルファスシリコン、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を除去する。
【００６５】
次に、図２３（ａ）及び（ｂ）に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は最下層の絶縁膜１５まで到達するように形成する。このとき、図４に示すように、溝５４は、電極膜１４を相互に噛み合った１対の櫛状のパターンに分断するように形成する。すなわち、積層体ＭＬのＸ方向中央部においては、溝５４はＹ方向に沿って配列されたシリコンピラー３１間の領域をつないでＸ方向に延びるように形成する。貫通溝２１及び溝５４により、電極膜１４はＸ方向に延びる複数本の制御ゲート電極ＣＧに分断される。
【００６６】
次に、図２４（ａ）及び（ｂ）に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１ａの上端に到達するように、貫通ホール５１を形成する。
【００６７】
次に、図２５（ａ）及び（ｂ）に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、例えば熱処理によりアモルファスシリコンを結晶化させ、不純物を活性化させることにより、貫通ホール５１内にシリコンピラー３４を形成する。シリコンピラー３４はシリコンピラー３１に接続される。次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
【００６８】
次に、図２に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４に接続される。これにより、不揮発性半導体記憶装置１が製造される。
【００６９】
本実施形態によれば、前述の第１の実施形態に係る不揮発性半導体記憶装置を製造することができる。また、図２０（ａ）及び（ｂ）に示す工程において、電極膜１４のパターニングを調整することにより、前述の第２〜第４の実施形態又はその変形例に係る不揮発性半導体記憶装置を製造することができる。
【００７０】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態及び各変形例は、相互に組み合わせて実施することができる。また、前述の各実施形態及び各変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７１】
例えば、前述の各実施形態及び各変形例においては、各メモリトランジスタが記憶できる値の数を４個としたが、本発明はこれに限定されず、２個、３個又は５個以上であってもよい。また、各メモリセルにおいてシリコンピラーに対向する制御ゲート電極の数は２本には限定されず、３本以上であってもよい。更に、前述の各実施形態及び各変形例においては、電荷蓄積層２６間にブロック層２５又はメモリ膜２４を介在させて電荷蓄積層２６同士を絶縁する例を示したが、本発明はこれに限定されず、電荷蓄積層２６同士が絶縁されていればよいため、例えば、電荷蓄積層２６間にエアギャップが形成されていてもよい。この場合、エアギャップは誘電率が低いため、電荷蓄積層２６間に生じる電界が小さくなり、電荷の移動が抑制される。更にまた、前述の各実施形態及び各変形例においては、溝５４内にシリコン酸化物からなる絶縁膜１６が埋め込まれている例を示したが、本発明はこれに限定されず、溝５４内はエアギャップであってもよい。エアギャップは誘電率が低いため、制御ゲート電極ＣＧ間のキャパシタンスが小さくなり、相互の電位の影響が小さくなる。これにより、あるメモリセルのデータを読み出す際に、隣のメモリセルにおいて誤書込が発生しにくくなり、動作の信頼性が向上する。
【００７２】
更にまた、前述の各実施形態及び各変形例においては、不揮発性半導体記憶装置が、Ｕ字シリコン部材３３が設けられたＵ字型の装置である例を示したが、本発明はこれに限定されず、積層体ＭＬの下方にバックゲート電極ＢＧの代わりにソース線が設けられ、各シリコンピラーの上端がビット線に接続され、下端がソース線に接続されたＩ字型の装置であってもよい。更にまた、前述の各実施形態においては、不揮発性半導体記憶装置が積層型の記憶装置である例を示したが、本発明はこれに限定されず、平面型の記憶装置であってもよい。
【符号の説明】
【００７３】
１  不揮発性半導体記憶装置、１０  シリコン基板、１１  絶縁膜、１２  ポリシリコン膜、１４  電極膜、１５、１６、１８、１９、２０  絶縁膜、１７  導電膜、２１  貫通溝、２１ａ  貫通ホール、２１ｂ  スリット、２２  連通孔、２３  Ｕ字孔、２４  メモリ膜、２５  ブロック層、２６  電荷蓄積層、２７  トンネル層、２８  ゲート絶縁膜、３０  Ｕ字ピラー、３１  シリコンピラー、３１o  中心軸、３２  接続部材、３３  Ｕ字シリコン部材、３４  シリコンピラー、３５ａ、３５ｂ  メモリトランジスタ、３６  選択トランジスタ、３７  バックゲートトランジスタ、３８  メモリストリング、５１  貫通ホール、５２、５４、５５  溝、５３  犠牲膜、ＢＧ  バックゲート電極、ＢＬ  ビット線、ＢＰ  ビットプラグ、ＣＧ、ＣＧａ、ＣＧｂ  制御ゲート電極、Ｌ  直線、ＭＬ  積層体、Ｐ１、Ｐ２  部分、Ｒ  シリコンピラーの半径、ＳＧ、ＳＧｂ、ＳＧｓ  選択ゲート電極、ＳＬ  ソース線、ＳＰ  ソースプラグ、Ｔｏｘ  メモリ膜の膜厚、Ｗａ、Ｗｂ  チャネル幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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