(57)【要約】【課題】セルコーナー部のｐ型半導体領域が互いに接続された縦型の半導体装置において、チャネル抵抗の低減とゲート絶縁膜の絶縁破壊電圧の向上を両立することを目的とする。【解決手段】本発明の半導体装置は、ＳｉＣ基板表面に形成されたｎ−型ドリフト層２と、ｎ−型ドリフト層２表面に選択的に複数形成された、ｐ型ベース層３と、ｐ型ベース層３表面に選択的に形成された領域であって、当該領域とｎ−型ドリフト層２とで挟まれたｐ型ベース層３表面をチャネル領域として規定するｎ＋型ソース領域４と、チャネル領域上からｎ−型ドリフト層２上に渡って、ゲート絶縁膜５を介して形成されたゲート電極６と、平面視でｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域において、当該領域の中心部へｐ型ベース層３の所定部分から延びて形成されたｐ型半導体層１２と、を備える。【選択図】図１５
2011258635.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板表面に形成された第１導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された、第２導電型のベース層と、
前記ベース層表面に選択的に形成された領域であって、当該領域と前記ドリフト層とで挟まれた前記ベース層表面をチャネル領域として規定する第１導電型のソース領域と、
前記チャネル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、
平面視で前記ベース層に囲まれた前記ドリフト層の領域において、当該領域の中心部と前記ベース層とを繋ぐ第２導電型の第１半導体層と、を備える半導体装置。
【請求項２】
前記ベース層は、角部を互いに接続した千鳥格子状に配設される、請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層は、前記ベース層に囲まれた前記ドリフト層の領域の中心部と、当該領域の外周と接触する前記ベース層の前記角部のうち少なくとも一つの角部とを繋ぐ請求項２に記載の半導体装置。
【請求項４】
前記第１半導体層は、前記ドリフト層の表面から離間して内部に形成される、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１半導体層は、前記ドリフト層の表層部に形成される、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記ベース層に囲まれた前記ドリフト層の表層部に配設され、前記ドリフト層よりも不純物密度の高い第１導電型の第２半導体層をさらに備える、請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
ＳｉＣ基板を用いたパワーＭＯＳＦＥＴでは、例えばｎ型ＳｉＣ基板の表面に複数のセルが縦横に配列される。各セルは基板表層部にｐ型ベース層、さらにその内側の表層部にｎ型ソース層を形成し、その上面にはゲート絶縁膜、ゲート電極およびソース電極、裏面にドレイン電極を形成して作成される。ｎ型半導体基板とｎ型ソース層との間のｐ型ベース層表面をチャネル領域といい、その距離をチャネル長と定義する。チャネル領域のうちｎ型半導体基板とｐ型ベース層との境界の長さ（周囲長）が長いほど、またセルピッチが小さいほど単位面積当たりのチャネル抵抗は減少する。ソース電極はソースコンタクト層を介してｐ型コンタクト層及びｎ型コンタクト層に電気的に接触している。
【０００３】
特許文献１には、Ｓｉ基板を用いて製造されたｎ型ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）素子において、ｐ型用ソースコンタクト部とｎ型用ソースコンタクト部が分離して配置され、セルコーナー部のｐ型半導体領域にｐ型ソースコンタクト部を配置した縦型半導体装置が記載されている。これは、ｐ型ベース層を部分的に接続して１つの連続した領域とし、ソース電極と接続するｐ型ベース層と同一導電型の抜き取り領域を形成することで、寄生トランジスタの動作を抑制し、破壊耐量を向上させる方法として示されている。
【０００４】
また、特許文献２には、セルコーナー部が接続されたｐ型半導体領域に第２のチャネル領域を設け、かつ第２のチャネル領域表面にもソース領域とソース電極を設けて第２のセルとしたパワーＭＯＳＦＥＴが記載されている。これは、第２のセルを設けない場合に対して単位面積当たりのチャネル周囲長が長くなり、チャネル抵抗を減少することができる構造として示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１０２４８７号公報
【特許文献２】特開平１−２３８１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１ではセルコーナー部のｐ型半導体領域内にチャネル領域が形成されていない為、ｐ型半導体領域はセルとして機能せず、単位面積当たりのチャネル抵抗が増大するという問題がある。
【０００７】
また、特許文献２では、互いに接続されたセルコーナー部にチャネル領域が形成された第２のセルが設けられているが、四方がセルで囲まれたｎ型半導体領域のサイズ（長辺と短辺）はセルのサイズとほぼ同じになり、セルのサイズと独立に決定することが出来ない。その結果、セルで囲まれたｎ型半導体領域上（特に、平面視における中央部付近）のゲート絶縁膜に電界集中が生じて、耐圧が低下するという課題がある。
【０００８】
本発明は、上述の問題点に鑑みてなされたものであり、セルコーナー部のｐ型半導体領域が互いに接続された縦型の半導体装置において、チャネル抵抗の低減とゲート絶縁膜の絶縁破壊電圧の向上を両立することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、ＳｉＣ基板表面に形成された第１導電型のドリフト層と、ドリフト層表面に選択的に複数形成された、第２導電型のベース層と、ベース層表面に選択的に形成された領域であって、当該領域とドリフト層とで挟まれたベース層表面をチャネル領域として規定する第１導電型のソース領域と、チャネル領域上からドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、平面視でベース層に囲まれたドリフト層の領域において、当該領域の中心部と前記ベース層とを繋ぐ第２導電型の第１半導体層と、を備える。
【発明の効果】
【００１０】
本発明の半導体装置は、平面視でベース層に囲まれたドリフト層の領域において、当該領域の中心部と前記ベース層とを繋ぐ第２導電型の第１半導体層を備えるため、ゲート絶縁膜の絶縁破壊電圧が向上する。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図２】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図３】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図４】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図５】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図６】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図７】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図８】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図９】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１０】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１１】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１２】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１３】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１４】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１５】本発明に係るＳｉＣ半導体装置の製造工程を示す断面図である。
【図１６】本発明に係るＳｉＣ半導体装置を示す平面図である。
【図１７】本発明に係るＳｉＣ半導体装置を示す断面図である。
【図１８】本発明に係るＳｉＣ半導体装置を示す平面図である。
【発明を実施するための形態】
【００１２】
（実施の形態１）
＜構成＞
本実施の形態の半導体装置であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の断面図を図１５に、平面図を図１〜図７に示す。図１はＭＯＳＦＥＴの表面パターンを示す平面図であり、図２〜図７は図１の平面図と同位置における異なる層のパターンを示している。図１５（ａ）は、図１のＡ−Ａ’断面図であり、図１５（ｂ）は図１のＢ−Ｂ’断面図である。
【００１３】
図１５に示すように、ＭＯＳＦＥＴは、高濃度のｎ型不純物を含むｎ＋型ドレイン層１ａとｎ＋型ドレイン層１ａ上に形成される比較的低濃度のｎ−型ドリフト層２からなるＳｉＣ基板１を備える。さらに、ｎ−型ドリフト層２の表層部に形成されるｐ型ベース層３と、ｐ型ベース層３の表層部で、その外周部から所定距離だけ離れた内側に形成されるｎ＋型ソース層４（図４参照）と、ｎ＋型ソース層４を貫通してｐ型ベース層３と接触するｐ＋型コンタクト層１３とを備える。ｐ＋型コンタクト層１３はｐ型ベース層３よりも高いｐ型不純物濃度を有する。ｐ型ベース層３、ｎ＋型ソース層４、ｐ＋型コンタクト層１３が形成される領域がセル領域となり、図１に示すようにセル領域はＳｉＣ基板１上に複数形成される。図２に示すように、ｐ型ベース層３はｎ−型ドリフト層２上に、角部を互いに接続した千鳥格子状に配設される。図６に示すように、ｐ＋型コンタクト層１３はｎ＋型ソース層４に囲まれるように形成される。
【００１４】
ＭＯＳＦＥＴは、４つの格子のｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域において、表面から離間した内部に形成されるｐ型半導体層１２と、表層部に形成されるｎ＋型半導体層１４をさらに備える。ｐ型ベース層３の表面において、ｎ＋型ソース層４とｎ＋型半導体層１４の間の領域がチャネル領域となる。しかし、ｎ＋型半導体層１４を設けない場合には、ｎ＋型ソース層４とｎ−型ドリフト層２の間がチャネル領域となる。ｐ型半導体層１２は図３に示すように、ｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域において、当該領域の中心部とｐ型ベース層３の角部（セルコーナー部）とを線状に繋いでいる。なお、当該領域の中心部はｐ型ベース層３とｐ型半導体層１２によって繋がっていれば良く、図１８に示すように各セルコーナー部の全てと繋がっている必要はない。ｎ＋型半導体層１４は、図５に示すように、ｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域の全面を覆うように形成される。
【００１５】
また、ＭＯＳＦＥＴは、チャネル領域及びｎ−型ドリフト層２上に形成されるゲート絶縁膜５と、ゲート絶縁膜５上に形成されるゲート電極６（図７参照）と、ゲート電極６上に形成される層間絶縁膜７（図１参照）と、ゲート絶縁膜の開口においてｎ＋型ソース層４及びｐ＋型コンタクト層１３にオーミック接続されたソースコンタクト電極９と、層間絶縁膜７上に形成され、且つソースコンタクト電極９を介してｎ＋型ソース層４及びｐ＋型コンタクト層１３とオーミック接続するソース電極８とを備える。
【００１６】
さらに、ＭＯＳＦＥＴは、ｎ＋型ドレイン層１の裏面に形成されるドレイン電極１１を備える。
【００１７】
ＳｉＣ基板１にＳｉ基板を用いる従来の縦型半導体装置では、ｎ−型ドリフト層２の不純物濃度をあげると電界強度が増加してしまうため、ｎ−型ドリフト層２がＳｉＣである縦型半導体装置と比較してｎ−型ドリフト層２の不純物濃度を１／１００程度にする必要がある。この場合、ｎ−型ドリフト層２の抵抗が増加するため、実効的なｎ−型ドリフト層２の抵抗を下げるべくセル領域以外のｎ−型ドリフト層２の単位面積当たりの割合を大きくする必要があった。例えば、セル一辺の長さを数１０μｍ以上にする必要があり、そうしたとしても、セル領域以外のｎ−型ドリフト層２の単位面積当たりの割合を大きくすると、チャネルの周囲長が減少するため十分にチャネル抵抗を下げられないという問題があった。
【００１８】
しかし、本実施の形態ではＳｉＣ基板を用いることによって、ｎ−型ドリフト層２の不純物濃度を上げても絶縁破壊電界強度が確保でき、さらにＳｉを用いた半導体装置では実現できない一辺のサイズが１０μｍ以下のセルにおいて、さらなるチャネル抵抗の低減とゲート絶縁膜の絶縁破壊電圧の向上の両立を目指す。
【００１９】
＜製法＞
図８〜図１５を用いて、本実施の形態に係る半導体装置の製造工程を説明する。図８（ａ）〜図１５（ａ）は、各製造工程における図１のＡ−Ａ’断面図であり、図８（ｂ）〜図１５（ｂ）は、各製造工程における図１のＢ−Ｂ’断面図である。
【００２０】
はじめに、図８に示すように、表層にｎ＋型ドレイン層１ａを含有する炭化珪素基板１を用意し、ｎ＋型ドレイン層１ａの表面上に、厚さ１０μｍでｎ型不純物濃度が１×１０16／ｃｍ3のＳｉＣ層であるｎ−型ドリフト層２をエピタキシャル成長させる。
【００２１】
次に、ｎ−型ドリフト層２の表面上にフォトリソグラフィを用いて第１レジストパターンを形成した上で、ｐ型の不純物であるＡｌイオンをｎ−型ドリフト層２にイオン注入する（第１イオン注入工程）。
【００２２】
このイオン注入により、ｎ−型ドリフト層２の表面側で第１レジストパターンに覆われていない部分にｐ型ベース層３が形成される。この状態を上面から見ると、図２に示すように各セルのｐ型ベース層３の角部が互いに接続された格子状に形成されている。セルのサイズは、例えば正方形のｐ型ベース層３の一辺の長さを９μｍとする。
【００２３】
第１イオン注入工程では、ｎ−型ドリフト層２の表面から深さ０．８μｍまでＡｌイオンの濃度が２×１０18個／ｃｍ3で一定（ボックスプロファイルという）となるようにＡｌイオンを注入する。イオン注入時のＳｉＣ基板１の温度は２５℃とする。
【００２４】
次に、ｎ−型ドリフト層２の主表面上にフォトリソグラフィを用いて第２レジストパターンを形成した上で、ｐ型不純物となるＡｌイオンをｎ−型ドリフト層２にイオン注入する（第２イオン注入工程）。
【００２５】
このイオン注入により、図９に示すように、ｎ−型ドリフト層２の表面側で第２レジストパターンに覆われていない部分にｐ型半導体層１２が形成される。この状態を上面から見ると、図３に示すようにｎ−型ドリフト層２の中央部と、隣接するｐ型ベース層３の角部を接続するようにｐ型半導体層１２は形成される。上面から見たｐ型半導体層１２の最小幅は、例えば１μｍとする。
【００２６】
第２イオン注入工程では、ｎ−型ドリフト層２の表面から深さ０．４μｍ〜０．８μｍまでＡｌイオンの濃度が２×１０18個／ｃｍ3で一定となるように、ｎ−型ドリフト層２の表面から離間した内部にＡｌイオンが注入される。イオン注入時のＳｉＣ基板１の温度は２５℃とする。
【００２７】
つづいて、第２レジストパターンを除去した後、上記の過程で形成されたＳｉＣ基板１の主表面上にフォトリソグラフィを用いて第３レジストパターンを形成した上で、ｎ型不純物となる窒素イオンをｐ型ベース層３にイオン注入する（第３イオン注入工程）。
【００２８】
このイオン注入により、図４、図１０に示すようにｐ型ベース層３内にｎ＋型ソース層４が形成される。例えば、ｎ＋型ソース層４の１辺の長さは８μｍとすると、ｐ型ベース層の１辺の長さは９μｍであるからチャネル長は０．５μｍとなる。
【００２９】
第３イオン注入工程では、窒素イオンの濃度が、ｎ−型ドリフト層２の表面から深さ０．３μｍまで３×１０19／ｃｍ3で一定となるようにイオンを注入する。イオン注入時のＳｉＣ基板１の温度は２５℃とする。
【００３０】
さらに、第３レジストパターンを除去した後、ＳｉＣ基板の表面上にフォトリソグラフィを用いて第４レジストパターンを形成した上で、ｎ型不純物となる窒素イオンをｐ型ベース層３に囲まれたｎ−型ドリフト層２にイオン注入する（第４イオン注入工程）。このイオン注入により、図１１に示すようにｎ−型ドリフト層２内にｎ＋型半導体層４を形成する。この状態を上面から見ると、図５に示すようにｐ型ベース層３に囲まれた領域にｎ＋型半導体層４が形成されている。
【００３１】
第４イオン注入工程では、窒素イオンの濃度はｎ−型ドリフト層２の濃度よりも高く、ｎ−型ドリフト層２の表面部を含み深さ０．３μｍまで１×１０17個／ｃｍ3で一定となるように注入する。イオン注入時のＳｉＣ基板１の温度は２５℃とする。
【００３２】
次に、第４レジストパターンを除去した後、ＳｉＣ基板１の表面上に酸化膜パターンを形成した上で、ｐ型の不純物となるＡｌイオンをｐ型ベース層３にイオン注入する（第５イオン注入工程）。このイオン注入により、図１１に示すように、ｎ＋型ソース層４を貫通してｐ型ベース層３と接続するｐ＋型コンタクト層１３が形成される。この状態を上面からみると、図６に示すようにｐ+型コンタクト層１３はｎ＋型ソース層４に囲まれて形成されている。
【００３３】
第５イオン注入工程では、Ａｌイオンの濃度が、ｎ−型ドリフト層２の表面から深さ０．４μｍまで３×１０20個／ｃｍ3で一定となるようにイオンを注入する。このイオン注入時のＳｉＣ基板１の温度は５００℃とする。
【００３４】
この後、活性化アニール工程（図示せず）を行う。前工程の酸化膜パターンを除去した後、ｎ−型ドリフト層２などのＳｉＣ膜表面にカーボン保護層を形成し、第１イオン注入工程〜第５イオン注入工程で注入された不純物イオンを活性化するために、アルゴン（Ａｒ）ガス雰囲気中で、１７００℃、１０分間の熱処理（活性化アニール）を行う。活性化アニール後にカーボン保護層を除去する。
【００３５】
ここで、図１２に示した第５イオン注入工程後の断面図において、第１イオン注入工程によりＡｌイオンがイオン注入されたｐ型ベース層３のうち、第３イオン注入工程により形成されたｎ+型ソース層４には、第１イオン注入工程で注入されたｐ型の不純物となるＡｌイオンと逆の導電型を与えるｎ型の不純物である窒素イオンが注入される。第３イオン注入工程で注入される窒素イオンの体積密度は第１イオン注入工程で注入されるＡｌイオンの体積密度より多いため、ｎ＋型ソース層４の導電型は活性化アニール工程の後にｎ型となる。
【００３６】
ｎ＋型ソース層４のうち、第５イオン注入工程により形成されたｐ＋型コンタクト層１３は、第３イオン注入工程で注入されたｎ型不純物となる窒素イオンと逆の導電型を与えるｐ型の不純物であるＡｌイオンが第５イオン注入工程で注入される。第５イオン注入工程で注入されるイオンの体積密度が第３イオン注入工程で注入されるイオンの体積密度より多いため、ｎ＋型ソース層４内のｐ＋型コンタクト層１３の導電型は活性化アニール工程の後にｐ型となる。
【００３７】
また、ｐ型ベース層３とｐ型半導体層１２については、第１イオン注入工程および第２イオン注入工程で注入されたＡｌイオンの体積密度がｎ−型ドリフト層２のｎ型不純物の体積密度よりも多いため、活性化アニール工程の後にｐ型の導電型になる。
【００３８】
次に、図１３に示すように、ｎ−型ドリフト層２の表面を熱酸化して所望の厚みのゲート絶縁膜５を形成した後、ゲート絶縁膜５の上に導電性を付与した多結晶Ｓｉ膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６を形成する（ゲート形成工程）。この状態を上面から見ると図７のようになる。ゲート電極６は、ｎ＋型半導体層１４とｐ型ベース層３と一部のｎ＋型ソース層４の上にゲート酸化膜５を介して形成される。
【００３９】
その後、図１４に示すように、ゲート電極６およびゲート絶縁膜５の上に酸化珪素からなる層間絶縁膜７を形成する。また、層間絶縁膜７およびゲート絶縁膜５に開口してｎ＋型ソース層４の一部とｐ＋型コンタクト層１３を露出し、その上にソースコンタクト層を堆積し、これを熱処理することによってソースコンタクト電極９を形成する。この状態を上面からみると図１のようになり、層間絶縁膜７の開口部がｎ＋型ソース層４の一部とｐ＋型コンタクト層１３の上に形成される。
【００４０】
ソースコンタクト電極９には例えばＮｉを選択すると、ｎ＋型ソース層４およびｐ＋型コンタクト層１３に対してオーミックコンタクトを形成することができる。
【００４１】
続いて、図１５に示すように、ソースコンタクト電極９上にソース電極８および図示しない内部配線を形成する。また、図示しないがゲート電極６上の層間絶縁膜７を開口し、ゲート電極６上の開口部にはゲート配線を形成する。最後に、ＳｉＣ基板１の裏面側に例えばＮｉ合金のドレイン電極１１を形成する（裏面電極形成工程）。
【００４２】
以上の工程によって、本実施の形態の半導体装置である縦型のＳｉＣ−ＭＯＳＦＥＴが形成される。
【００４３】
ｎ＋型半導体層１４はｎ−型ドリフト層２よりも低抵抗であり、チャネル領域を通る電流の経路を拡大する効果を奏し、ｐ型半導体層１２を設けることにより生じるｎ−型ドリフト層２の抵抗の増加を防ぐ。そのため、ｎ＋型半導体層１４は少なくともチャネル領域と接していれば良く、図１０〜図１５に示したようなｎ−型ドリフト層２の表層部だけでなく、その内部に設けても良い。また、ｐ型ベース領域３に囲まれたｎ−型ドリフト層２の領域において、電界強度が最も大きくなる中央部以外の領域に設けても良い。さらに、ｎ＋型半導体層１４はｐ型半導体層１２と離間して形成しているが、ｐ型半導体層１２を囲むように配置しても良い。特に、ｎ−型ドリフト層２内で最も抵抗が高くなるｐ型半導体層１２とｐ型ベース層３で挟まれる領域にｎ型半導体層１４を配置すると、ｎ−型ドリフト層２内の抵抗を大きく減らすことが可能である。なお、ｎ−型ドリフト層２の抵抗が許容できる値である場合は、ｎ＋型半導体層１４を形成しなくても良い。
【００４４】
また、ｐ型半導体層１２はｎ−型ドリフト層２の内部に形成することとしたが、チャネル領域ではないセルコーナー部でｐ型ベース層３と接続する場合はチャネル抵抗に影響を与えないため、ｐ型半導体層１２をｎ−型ドリフト層２の表層部に形成しても良い。この場合、ｎ＋型半導体層１４は形成しないか（図１７）、ｎ−型ドリフト層２の内部に形成される。
【００４５】
また、第２、第４イオン注入工程において、ｐ型半導体層１２とｎ型半導体層１４へのイオン注入は密度が一定となるボックスプロファイルで行ったが、必ずしもボックスプロファイルに限定するものではない。例えばｐ型半導体層１２では、ｎ−型ドリフト層２の表層での濃度が内部の濃度よりも高くなるように、ｎ−型ドリフト層２の表層から内部へ離れるに従って、徐々にイオン注入濃度が高くなるようなプロファイルにしても良い。この場合、イオン注入に必要な加速電圧の種類を、例えばボックスプロファイルとして形成する際に必要な６種類から１種類に削減することができ、イオン注入工程のスループットが向上するという効果がある。
【００４６】
＜効果＞
本発明の半導体装置である縦型ＳｉＣ−ＭＯＳＦＥＴによれば、以下の効果を奏する。すなわち、本実施の形態の半導体装置は、ＳｉＣ基板１表面に形成された第１導電型のドリフト層（ｎ−型ドリフト層２）と、ｎ−型ドリフト層２表面に選択的に複数形成された、第２導電型のベース層（ｐ型ベース層３）と、ｐ型ベース層３表面に選択的に形成された領域であって、当該領域とｎ−型ドリフト層２とで挟まれたｐ型ベース層３表面をチャネル領域として規定する第１導電型のソース領域（ｎ＋型ソース層４）と、チャネル領域上からｎ−型ドリフト層２上に渡って、ゲート絶縁膜５を介して形成されたゲート電極６と、平面視でｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域において、当該領域の中心部とｐ型ベース層３とを繋ぐ第２導電型の第１半導体層（ｐ型半導体層１２）と、を備える。ｐ型ベース層３に囲まれたｎ−型ドリフト層２の領域の中心部が最も逆方向電界強度が高くなる領域であるが、この領域とｐ型ベース層３の所定部分をｐ型半導体層１２で接続することにより、ｎ−型ドリフト層２のサイズを小さくすることなくゲート絶縁膜５の逆方向電界強度が低減し、ゲート絶縁膜５の絶縁破壊電圧を高めるという効果を奏する。また、ｐ型半導体層１２はソース電極８と接続されたｐ型ベース層３と繋がっているため、ｐ型半導体層１２間の電位のばらつきが少なく、どのｐ型半導体層１２においても安定して電界強度を下げることが出来る。セルが多数集積された縦型半導体装置内のどこか１箇所のｐ型半導体装置１２の電界緩和効果が低減すれば、その場所のゲート絶縁膜に絶縁破壊が生じてしまうので、全てのｐ型半導体層１２の電位を安定に保つことは非常に重要である。また、半導体基板１にＳｉＣ基板を用いるため、Ｓｉ基板と比べてｎ−型ドリフト層２の不純物濃度を１／１００程度にすることができる。そのため、セルサイズの一辺を１０μｍ以下と小さくすることが出来る。
【００４７】
また、ｐ型ベース層３は、角部（セルコーナー部）を互いに接続した千鳥格子状に配設される。このように配置することによって、ｎ−型ドリフト層２はその周囲がセルで囲まれ、チャネル領域と接することにより、単位面積当たりのチャネル領域の周囲長が増大し、チャネル抵抗が低減する。
【００４８】
さらに、ｐ型半導体層１２はｐ型ベース層３に囲まれたｎ−型ドリフト層の領域の中心部と、当該領域の外周と接触するｐ型ベース層３のセルコーナー部のうち少なくとも一つとを繋ぐ。セルコーナー部はチャネルとして機能していないため、第１半導体層１２はｐ型ベース層３と接触してもチャネル領域とは接触しない。つまり、チャネル抵抗を増加させずに耐圧を向上することができる。
【００４９】
また、ｐ型半導体層１２がｎ−型ドリフト層２の表面から離間して内部に形成されることにより、チャネル領域からｎ−型ドリフト層２への電流経路を妨げない。そのため、ｐ型半導体層１２はセルコーナー部でｐ型ベース層３と接続しなくとも良く、例えば図１６に示すようにセルの辺でｐ型ベース層３と接続することも可能である。このような場合でも、チャネル抵抗を増加させずに耐圧を向上することができる。
【００５０】
あるいは、ｐ型半導体層１２がｎ−型ドリフト層２の表層部に形成される場合は、ｐ型半導体層１２がセルコーナー部でｐ型ベース層３と接続することによって、チャネル抵抗を増加させずに耐圧を向上することができる。
【００５１】
また、半導体装置は、ｐ型ベース層３に囲まれたｎ−型ドリフト層２の表層部に配設され、ｎ−型ドリフト層２よりも不純物密度の高い第１導電型の第２半導体層（ｎ＋型半導体層１４）をさらに備える。ｎ＋型半導体層１４はｎ−型ドリフト層２よりも低抵抗であり、ｎ−型ドリフト層２の表層部で速やかに電流経路を拡大する効果があるため、ｐ型半導体層１２を設けることにより生じるｎ−型ドリフト層２の抵抗の増加を防ぐことが出来る。
【符号の説明】
【００５２】
１  ＳｉＣ基板、１ａ  ｎ＋型ドレイン層、２  ｎ−型ドリフト層、３  ｐ型ベース層、４  ｎ＋型ソース層、５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  ソース電極、９  ソースコンタクト電極、１２  ｐ型半導体層、１３  ｐ＋型半導体層、１４  ｎ＋型半導体層。
【図１】
2011258635.tif 000003
【図２】
2011258635.tif 000004
【図３】
2011258635.tif 000005
【図４】
2011258635.tif 000006
【図５】
2011258635.tif 000007
【図６】
2011258635.tif 000008
【図７】
2011258635.tif 000009
【図８】
2011258635.tif 000010
【図９】
2011258635.tif 000011
【図１０】
2011258635.tif 000012
【図１１】
2011258635.tif 000013
【図１２】
2011258635.tif 000014
【図１３】
2011258635.tif 000015
【図１４】
2011258635.tif 000016
【図１５】
2011258635.tif 000017
【図１６】
2011258635.tif 000018
【図１７】
2011258635.tif 000019
【図１８】
2011258635.tif 000020