(57)【要約】【課題】貫通電流の発生を抑制できるシュミットトリガ回路及び電子回路を提供する。【解決手段】電子回路に含まれるシュミットトリガ回路１は、第１のスイッチング回路１１と、第２のスイッチング回路１２と、節点１２Ｐにおける電圧の論理レベルを反転する第１インバータ１３とを備える。第１インバータ１３の出力は第１のスイッチング回路１１Ｐに帰還して第３及び第４のスイッチング素子ＭＰ１２，ＭＮ１２の双方の制御端子に印加される。第１のスイッチング回路１１では、第３及び第４のスイッチング素子ＭＰ１２，ＭＮ１２が、第１及び第２のスイッチング素子ＭＰ１１，ＭＮ１１間に介在してこれら第１及び第２のスイッチング素子ＭＰ１１，ＭＮ１１とともに直列接続を形成する。【選択図】図２
2011087067.tif 000002
【特許請求の範囲】
【請求項１】
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、
前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、
前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、
前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、
互いに異なる第１及び第２の電源電圧をそれぞれ供給する第１及び第２の電源端子と
を備え、
前記第３及び第４のスイッチング素子は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に介在して前記第１及び第２のスイッチング素子とともに直列接続を形成し、
前記第１のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第１の電源端子と接続され、前記第２のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第２の電源端子と接続されている
ことを特徴とするシュミットトリガ回路。
【請求項２】
請求項１に記載のシュミットトリガ回路であって、
前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に第３の電源電圧を供給する第３の電源端子と、
前記第６のスイッチング素子の前記第５のスイッチング素子とは逆側の当該被制御端子に前記第３の電源電圧とは異なる第４の電源電圧を供給する第４の電源端子と、
前記第３の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、
前記第４の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子と
をさらに備え、
前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第３のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、かつ前記第１の整流素子とともに電流経路を形成しており、
前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第４のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、かつ前記第２の整流素子とともに電流経路を形成している
ことを特徴とするシュミットトリガ回路。
【請求項３】
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、
前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、
前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、
前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、
前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に接続され、第１の電源電圧を供給する第１の電源端子と、
前記第６のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に接続され、前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源端子と、
前記第１の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、
前記第２の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子と
を備え、
前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第３のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、かつ前記第１の整流素子とともに電流経路を形成しており、
前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第４のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、かつ前記第２の整流素子とともに電流経路を形成している
ことを特徴とするシュミットトリガ回路。
【請求項４】
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、
前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、
前記第２の節点における電圧の論理レベルを反転して前記第２の帰還信号を出力する第１インバータと、
前記第２の帰還信号の論理レベルを反転して前記第１の帰還信号を出力する第２インバータと、
互いに異なる第１及び第２の電源電圧を供給する第１及び第２の電源端子と
を備え、
前記第３及び第４のスイッチング素子は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に介在して前記第１及び第２のスイッチング素子とともに直列接続を形成し、
前記第１のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第１の電源端子と接続され、前記第２のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第２の電源端子と接続されている
ことを特徴とするシュミットトリガ回路。
【請求項５】
請求項４に記載のシュミットトリガ回路であって、
前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に第３の電源電圧を供給する第３の電源端子と、
前記第６のスイッチング素子の前記第５のスイッチング素子とは逆側の当該被制御端子に前記第３の電源電圧とは異なる第４の電源電圧を供給する第４の電源端子と、
前記第３の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、
前記第４の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子と
をさらに備え、
前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第４のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、
前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第３のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、
前記入力信号電圧が低レベルから高レベルに遷移するとき、前記第２のスイッチング素子は、非導通状態から導通状態に遷移して前記第４のスイッチング素子、前記第５のスイッチング素子及び前記第１の整流素子とともに一時的に電流経路を形成し、
前記入力信号電圧が高レベルから低レベルに遷移するとき、前記第１のスイッチング素子は、非導通状態から導通状態に遷移して前記第３のスイッチング素子、前記第６のスイッチング素子及び前記第２の整流素子とともに一時的に電流経路を形成する
ことを特徴とするシュミットトリガ回路。
【請求項６】
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、
各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、
前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、
前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、
前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、
前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に第１の電源電圧を供給する第１の電源端子と、
前記第６のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源端子と、
前記第１の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、
前記第２の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子と
を備え、
前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第４のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、
前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第３のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、
前記入力信号電圧が低レベルから高レベルに遷移するとき、前記第２のスイッチング素子は、非導通状態から導通状態に遷移して前記第４のスイッチング素子、前記第５のスイッチング素子及び前記第１の整流素子とともに一時的に電流経路を形成し、
前記入力信号電圧が高レベルから低レベルに遷移するとき、前記第１のスイッチング素子は、非導通状態から導通状態に遷移して前記第３のスイッチング素子、前記第６のスイッチング素子及び前記第２の整流素子とともに一時的に電流経路を形成する
ことを特徴とするシュミットトリガ回路。
【請求項７】
請求項１から６のうちのいずれか１項に記載のシュミットトリガ回路であって、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第５のスイッチング素子及び前記第６のスイッチング素子はいずれもＭＯＳトランジスタであることを特徴とするシュミットトリガ回路。
【請求項８】
請求項１から７のうちのいずれか１項に記載のシュミットトリガ回路であって、前記整流素子は、一定のバイアス電圧が印加された制御端子を有するＭＯＳトランジスタであることを特徴とするシュミットトリガ回路。
【請求項９】
請求項１から８のうちのいずれか１項に記載のシュミットトリガ回路を備えたことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において使用されるシュミットトリガ回路及びこれを搭載する電子回路に関する。
【背景技術】
【０００２】
シュミットトリガ（ｓｃｈｍｉｔｔ  ｔｒｉｇｇｅｒ）回路は、入力信号電圧に対して互いに異なる２つの閾値電圧（以下、単に「閾値」と呼ぶ。）を有する回路である。すなわち、シュミットトリガ回路は、出力電圧の論理レベルを低レベルから高レベルに遷移させる第１の閾値と、出力信号の論理レベルを高レベルから低レベルに遷移させる第２の閾値とを有し、これら第１及び第２の閾値間に差（ヒステリシス量）が存在するヒステリシス特性を有する回路である。シュミットトリガ回路の特徴の１つは、入力信号にノイズ混入に起因する揺らぎがあったとしても、出力信号電圧が変化しないという点にある。それ故、シュミットトリガ回路は、半導体集積回路において信号波形整形回路や遅延回路として組み込まれることが多い。
【０００３】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を使用してシュミットトリガ回路を構成する場合、ＣＭＯＳを構成するＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のそれぞれのゲート長などのトランジスタサイズを調整することでシュミットトリガ回路の閾値を制御することができる。このようなシュミットトリガ回路は、たとえば、特許文献１（特開平５−１７５７９９号公報）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１７５７９９号公報（図７及び図８、並びに段落０００２〜０００７）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
入力信号電圧が印加される初段にＣＭＯＳインバータを使用するシュミットトリガ回路の場合、入力信号電圧のレベルが遷移する過程で、初段のＣＭＯＳインバータに貫通電流が発生し、これにより消費電力が増大するという問題がある。この問題を図１を参照しつつ以下に説明する。図１は、特許文献１に開示されるシュミットトリガ回路（ノイズ除去回路）に基づいたシュミットトリガ型インバータ回路（シュミットインバータ）１００の構成例を示す概略図である。
【０００６】
図１のシュミットインバータ１００は、初段にＣＭＯＳインバータ１０１を有しており、このＣＭＯＳインバータ１０１は、直列接続されたＰ型トランジスタＭＰ１００及びＮ型トランジスタＭＮ１００を含む。Ｐ型トランジスタＭＰ１００とＮ型トランジスタＭＮ１００の双方の制御端子（ゲート端子）には入力信号Ｖｉｎが印加されている。また、Ｐ型トランジスタＭＰ１００のソース端子には電源電圧ＶＤＤが印加され、Ｎ型トランジスタＭＮ１００のソース端子にはゼロまたは負の電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）が印加されている。このＣＭＯＳインバータ１０１は、Ｐ型トランジスタＭＰ１００のドレイン端子とＮ型トランジスタＭＮ１００のドレイン端子との間の節点１０１Ｐから反転信号を後段のスイッチング回路１０２に出力する。
【０００７】
後段のスイッチング回路１０２は、Ｐ型トランジスタＭＰ１００，ＭＰ１１１、Ｎ型トランジスタＭＮ１１０，ＭＮ１１１を含む。Ｐ型トランジスタＭＰ１００，ＭＰ１１１及びＮ型トランジスタＭＮ１１０，ＭＮ１１１は直列接続されている。Ｐ型トランジスタＭＰ１１０とＮ型トランジスタＭＮ１１０の双方の制御端子（ゲート端子）には入力信号Ｖｉｎが印加されている。また、Ｐ型トランジスタＭＰ１００のソース端子には正の電源電圧ＶＤＤが印加され、Ｎ型トランジスタＭＮ１００のソース端子にはゼロまたは負の電源電圧ＶＳＳが印加されている。インバータ１２０は、Ｐ型トランジスタＭＰ１１１とＮ型トランジスタＭＮ１１１との間の節点１０２Ｐからの出力信号の論理レベルを反転して反転信号を生成し、これをインバータ１２１とスイッチング回路１０２とに出力する。インバータ１２０からスイッチング回路１０２に帰還した反転信号は、Ｐ型トランジスタＭＰ１１１とＮ型トランジスタＭＮ１１１の双方の制御端子（ゲート端子）に印加される。最終段のインバータ１２１は、前段のインバータ１２０からの反転信号の論理レベルをさらに反転することで出力信号Ｖｏｕｔを生成する。
【０００８】
上記シュミットインバータ１００の動作を以下に説明する。入力信号Ｖｉｎの電圧が低レベル（＝０ボルト）から高レベルへ上昇する過程において、最初、Ｐ型トランジスタＭＰ１００とＰ型トランジスタＭＰ１１０の双方が導通状態にあり、スイッチング回路１０２の節点１０２ＰはＰ型トランジスタＭＰ１００を通して充電されているので、節点１０２Ｐの電圧は高レベルであり、出力信号Ｖｏｕｔの電圧も高レベルとなる。このとき、シュミットインバータ１００は、Ｐ型トランジスタＭＰ１００とＰ型トランジスタＭＰ１１０との組み合わせにより与えられるトランジスタサイズ（特性）を有するインバータ回路ということができる。
【０００９】
入力信号Ｖｉｎの電圧が低レベルから上昇して或るレベルを超えるとき、Ｎ型トランジスタＭＮ１００が導通状態になり、Ｐ型トランジスタＭＰ１００は非導通状態になる。また、Ｐ型トランジスタＭＰ１１０のドレイン−ソース間抵抗は上昇するとともに、節点１０２Ｐの電圧は下降する。節点１０２Ｐの電圧がインバータ１２０の閾値電圧を下回ると、インバータ１２０の出力電圧は低レベルから高レベルに切り替わり、出力信号Ｖｏｕｔの電圧は低レベルとなる。その後、Ｐ型トランジスタＭＰ１１１は非導通状態になり、Ｎ型トランジスタＭＮ１１１は導通状態になる。このとき、シュミットインバータ１００は、Ｎ型トランジスタＭＮ１００と導通状態のＮ型トランジスタＭＮ１１０との組み合わせにより与えられるトランジスタサイズ（特性）を有するインバータ回路ということができる。
【００１０】
一方、入力信号Ｖｉｎの電圧が高レベルから下降して或るレベルを下回るとき、Ｐ型トランジスタＭＰ１００が導通状態になり、Ｎ型トランジスタＭＮ１００は非導通状態になる。また、Ｎ型トランジスタＭＮ１１０のドレイン−ソース間抵抗は上昇するとともに、節点１０２Ｐは充電されて節点１０２Ｐの電圧が上昇する。節点１０２Ｐの電圧がインバータ１２０の閾値電圧を超えると、インバータ１２０の出力電圧は高レベルから低レベルに切り替わり、出力信号Ｖｏｕｔの電圧は高レベルとなる。その後、Ｎ型トランジスタＭＮ１１１は非導通状態となり、Ｐ型トランジスタＭＰ１１１は導通状態となる。
【００１１】
しかしながら、入力信号Ｖｉｎの電圧が低レベルから高レベルへ上昇する過程、あるいは、入力信号Ｖｉｎの電圧が高レベルから低レベルへ下降する過程で、Ｐ型トランジスタＭＰ１００とＮ型トランジスタＭＮ１００とが同時に導通状態となり、これらＰ型トランジスタＭＰ１００及びＮ型トランジスタＭＮ１００を通して貫通電流が流れることがある。
【００１２】
さらに、入力信号Ｖｉｎの電圧が低レベルから高レベルへ上昇する過程で、Ｎ型トランジスタＭＮ１００が導通状態になると、Ｐ型トランジスタＭＰ１１０，Ｐ型トランジスタＭＰ１１１及び節点１０１Ｐを通して、電源電圧ＶＤＤを与える電源端子からＮ型トランジスタＭＮ１００に大きな貫通電流が流れることがある。入力信号Ｖｉｎの電圧が高レベルから低レベルへ下降する過程でも、Ｐ型トランジスタＭＰ１００が導通状態になると、電源電圧ＶＤＤを与える電源端子からＰ型トランジスタＭＰ１００に大きな貫通電流が流れることがある。これら貫通電流はシュミットインバータ１００の消費電力を増大させてしまう。
【００１３】
上記に鑑みて本発明の目的は、貫通電流の発生を抑制することができるシュミットトリガ回路及びこれを含む電子回路を提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の態様によるシュミットトリガ回路は、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、互いに異なる第１及び第２の電源電圧をそれぞれ供給する第１及び第２の電源端子とを備え、前記第３及び第４のスイッチング素子は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に介在して前記第１及び第２のスイッチング素子とともに直列接続を形成し、前記第１のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第１の電源端子と接続され、前記第２のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第２の電源端子と接続されている。
【００１５】
本発明の第２の態様によるシュミットトリガ回路は、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に接続され、第１の電源電圧を供給する第１の電源端子と、前記第６のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に接続され、前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源端子と、前記第１の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、前記第２の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子とを備え、前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第３のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、かつ前記第１の整流素子とともに電流経路を形成しており、前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第４のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、かつ前記第２の整流素子とともに電流経路を形成している。
【００１６】
本発明の第３の態様によるシュミットトリガ回路は、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、前記第２の節点における電圧の論理レベルを反転して前記第２の帰還信号を出力する第１インバータと、前記第２の帰還信号の論理レベルを反転して前記第１の帰還信号を出力する第２インバータと、互いに異なる第１及び第２の電源電圧を供給する第１及び第２の電源端子とを備え、前記第３及び第４のスイッチング素子は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に介在して前記第１及び第２のスイッチング素子とともに直列接続を形成し、前記第１のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第１の電源端子と接続され、前記第２のスイッチング素子の前記第３及び第４のスイッチング素子とは逆側の当該被制御端子が前記第２の電源端子と接続されている。
【００１７】
本発明の第４の態様によるシュミットトリガ回路は、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された入力信号電圧のレベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第１及び第２のスイッチング素子と、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第１の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第３及び第４のスイッチング素子と、前記第３及び第４のスイッチング素子を直列接続する接続経路上の第１の節点における電圧を入力とし、各々が一対の被制御端子と制御端子とを有し、各々の当該制御端子に印加された第２の帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を実行する直列接続された第５及び第６のスイッチング素子と、前記第５及び第６のスイッチング素子を直列接続する接続経路上の第２の節点と前記第１の節点とを接続する接続経路と、前記第２の節点における電圧の論理レベルを反転して前記第１の帰還信号を出力する第１インバータと、前記第１の帰還信号の論理レベルを反転して前記第２の帰還信号を出力する第２インバータと、前記第５のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に第１の電源電圧を供給する第１の電源端子と、前記第６のスイッチング素子の前記第６のスイッチング素子とは逆側の当該被制御端子に前記第１の電源電圧とは異なる第２の電源電圧を供給する第２の電源端子と、前記第１の電源端子と前記第２の節点との間の接続経路に介在する第１の整流素子と、前記第２の電源端子と前記第２の節点との間の接続経路に介在する第２の整流素子とを備え、前記入力信号電圧が低レベルにあるとき、前記第１のスイッチング素子、前記第４のスイッチング素子及び前記第６のスイッチング素子はいずれも導通状態にあり、前記入力信号電圧が高レベルにあるとき、前記第２のスイッチング素子、前記第３のスイッチング素子及び前記第５のスイッチング素子はいずれも導通状態にあり、前記入力信号電圧が低レベルから高レベルに遷移するとき、前記第２のスイッチング素子は、非導通状態から導通状態に遷移して前記第４のスイッチング素子、前記第５のスイッチング素子及び前記第１の整流素子とともに一時的に電流経路を形成し、前記入力信号電圧が高レベルから低レベルに遷移するとき、前記第１のスイッチング素子は、非導通状態から導通状態に遷移して前記第３のスイッチング素子、前記第６のスイッチング素子及び前記第２の整流素子とともに一時的に電流経路を形成する。
【００１８】
本発明の第５の態様による電子回路は、前記シュミットトリガ回路を備えたことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、貫通電流の発生を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】シュミットトリガ型インバータ回路（シュミットインバータ）の構成例を示す概略図である。
【図２】本発明に係る実施の形態１のシュミットトリガ型インバータ回路（シュミットインバータ）の構成を概略的に示す図である。
【図３】図２の回路構成の一部を機能的に表した図である。
【図４】（Ａ）〜（Ｄ）は、実施の形態１のシュミットインバータにおける各種信号波形を概略的に示す図である。
【図５】本発明に係る実施の形態２のシュミットトリガ型インバータ回路（シュミットインバータ）の構成を概略的に示す図である。
【図６】図５の回路構成の一部を機能的に表した図である。
【図７】実施の形態２のシュミットインバータにおける各種信号波形を概略的に示す図である。
【図８】実施の形態１，２の変形例である電子回路の概略構成を示す機能ブロック図である。
【図９】実施の形態２のシュミットインバータの変形例を概略的に示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００２２】
実施の形態１．
図２は、実施の形態１のシュミットトリガ型インバータ回路（シュミットインバータ）１の構成を概略的に示す図である。図２に示されるように、シュミットインバータ１は、ＣＭＯＳインバータ（第１のスイッチング回路）１１，スイッチング回路（第２のスイッチング回路）１２，第１インバータ１３及び第２インバータ１４を有する。
【００２３】
ＣＭＯＳインバータ１１は、直列接続されたＰ型トランジスタＭＰ１１及びＮ型トランジスタＭＮ１１の対（第１及び第２のスイッチング素子の対）と、直列接続されたＰ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２の対（第３及び第４のスイッチング素子の対）とを含む。Ｐ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２の対は、Ｐ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１との間に介在して、これらＰ型トランジスタＭＰ１１及びＮ型トランジスタＭＮ１１とともに直列接続を形成している。これらトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２の各々は、被制御端子（ソース端子及びドレイン端子）と制御端子（ゲート端子）とを有するＭＯＳトランジスタである。
【００２４】
Ｐ型トランジスタＭＰ１１及びＮ型トランジスタＭＮ１１は、入力信号Ｖｉｎの電圧レベルに応じて互いに相補的なスイッチング動作を行う。すなわち、入力信号Ｖｉｎの電圧レベルが高レベルであるとき、Ｎ型トランジスタＭＮ１１は導通状態（オン状態）となり、Ｐ型トランジスタＭＰ１１は非導通状態（オフ状態）となる。一方、入力信号Ｖｉｎの電圧レベルが低レベルであるとき、Ｎ型トランジスタＭＮ１１は非導通状態となり、Ｐ型トランジスタＭＰ１１は導通状態となる。Ｐ型トランジスタＭＰ１１のソース端子には、正の電源電圧ＶＤＤを供給する電源端子が接続されており、Ｎ型トランジスタＭＮ１１のソース端子には、ゼロまたは負の電源電圧ＶＳＳを供給する電源端子が接続されている。
【００２５】
Ｐ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２は、第１インバータ１３から出力された帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を行う。すなわち、当該帰還信号の電圧レベルが高レベルであるとき、Ｎ型トランジスタＭＮ１２は導通状態（オン状態）となり、Ｐ型トランジスタＭＰ１２は非導通状態（オフ状態）となる。一方、入力信号Ｖｉｎの電圧レベルが低レベルであるとき、Ｎ型トランジスタＭＮ１２は非導通状態となり、Ｐ型トランジスタＭＰ１２は導通状態となる。Ｐ型トランジスタＭＰ１２のソース端子はＰ型トランジスタＭＰ１１のドレイン端子と接続され、Ｎ型トランジスタＭＮ１２のソース端子はＮ型トランジスタＭＮ１１のドレイン端子と接続されている。ＣＭＯＳインバータ１１は、Ｐ型トランジスタＭＰ１２とＮ型トランジスタＭＮ１２とを直列接続する配線ライン上の節点（ノード）１１Ｐから後段のスイッチング回路１２に信号を出力する。
【００２６】
スイッチング回路１２は、図２に示されるように、Ｐ型トランジスタＭＰ１４及びＮ型トランジスタＭＮ１４の対（第５及び第６のスイッチング素子の対）と、Ｐ型トランジスタＭＰ１３と、Ｎ型トランジスタＭＮ１３とを含む。これらトランジスタＭＰ１３，ＭＰ１４，ＭＮ１４，ＭＮ１３の各々は、被制御端子（ソース端子及びドレイン端子）と制御端子（ゲート端子）とを有するＭＯＳトランジスタである。
【００２７】
Ｐ型トランジスタＭＰ１４及びＮ型トランジスタＭＮ１４は、第２インバータ１４から出力された帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を行う。すなわち、当該帰還信号の電圧レベルが高レベルであるとき、Ｎ型トランジスタＭＮ１４は導通状態（オン状態）となり、Ｐ型トランジスタＭＰ１４は非導通状態（オフ状態）となる。一方、当該帰還信号の電圧レベルが低レベルであるとき、Ｎ型トランジスタＭＮ１４は非導通状態となり、Ｐ型トランジスタＭＰ１４は導通状態となる。これらＰ型トランジスタＭＰ１４とＮ型トランジスタＭＮ１４とを直列接続する配線ライン上の節点１２Ｐは、ＣＭＯＳインバータ１１の節点１１Ｐと接続されており、前段の節点１１Ｐの電圧が節点１２Ｐに入力される。
【００２８】
Ｐ型トランジスタＭＰ１４のソース端子は、Ｐ型トランジスタＭＰ１３を介して、電源電圧ＶＤＤを供給する電源端子と接続されている。Ｐ型トランジスタＭＰ１３のゲート端子には一定のバイアス電圧ＢＨが印加されているので、Ｐ型トランジスタＭＰ１３は、ゲート−ソース間電圧に応じた量の電流を流す整流素子として機能する。一方、Ｎ型トランジスタＭＮ１４のソース端子は、Ｎ型トランジスタＭＮ１３を介して、電源電圧ＶＳＳを供給する電源端子と接続されている。Ｎ型トランジスタＭＮ１３のゲート端子には一定のバイアス電圧ＢＬが印加されているので、Ｎ型トランジスタＭＮ１３は、ゲート−ソース間電圧に応じた量の電流を流す整流素子として機能する。
【００２９】
なお、本実施の形態では、Ｐ型トランジスタＭＰ１３は、電源端子とＰ型トランジスタＭＰ１４との間に接続されているが、これに限定されるものではない。図２のＰ型トランジスタＭＰ１３に代えて、Ｐ型トランジスタＭＰ１４と節点１２Ｐとの間の配線ラインに整流素子（一定のバイアス電圧が印加されたゲート端子を有するＰ型トランジスタ）を介在させてもよい。同様に、図２のＮ型トランジスタＭＮ１３に代えて、Ｎ型トランジスタＭＮ１４と節点１２Ｐとの間の配線ラインに整流素子（一定のバイアス電圧が印加されたゲート端子を有するＮ型ＭＯＳトランジスタ）を介在させてもよい。
【００３０】
第１インバータ１３は、節点１２Ｐにおける電圧の論理レベルを反転して反転信号を生成する。この反転信号は、ＣＭＯＳインバータ１１に帰還してＰ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２の双方のゲート端子に印加される。第２インバータ１４は、第１インバータ１３の出力の論理レベルを反転して反転信号を出力信号Ｖｏｕｔとして生成する。この反転信号は、スイッチング回路１２に帰還してＰ型トランジスタＭＰ１４及びＮ型トランジスタＭＮ１４の双方のゲート端子に印加される。
【００３１】
図３は、図２の回路構成の一部を機能的に表したものである。図３に示されるように、Ｐ型トランジスタＭＰ１２はスイッチング素子ＳＰ１２として機能し、Ｎ型トランジスタＭＮ１２はスイッチング素子ＳＮ１２として機能し、Ｐ型トランジスタＭＰ１４はスイッチング素子ＳＰ１４として機能し、Ｎ型トランジスタＭＮ１４はスイッチング素子ＳＮ１４として機能する。また、Ｐ型トランジスタＭＰ１３は、ゲート−ソース間電圧に応じた量の電流ＩＰ３を流す整流素子として機能し、Ｎ型トランジスタＭＮ１３は、ゲート−ソース間電圧に応じた量の電流ＩＮ３を流す整流素子として機能する。
【００３２】
入力信号Ｖｉｎの電圧が所定値以下の低レベルにあるとき、Ｐ型トランジスタＭＰ１１、スイッチング素子ＳＰ１２（ＭＰ１２）及びスイッチング素子ＳＮ１４（ＭＮ１４）はいずれも導通状態にあり、Ｎ型トランジスタＭＮ１３とともに１つの電流経路を形成する。Ｎ型トランジスタＭＮ１１、スイッチング素子ＳＮ１２（ＭＮ１２）及びスイッチング素子ＳＰ１４（ＭＰ１４）は非導通状態にある。このとき、節点１２Ｐの電圧レベルは高レベルとなり、出力信号Ｖｏｕｔの電圧は高レベルとなる。
【００３３】
一方、入力信号Ｖｉｎの電圧が所定値以上の高レベルにあるとき、Ｎ型トランジスタＭＮ１１、スイッチング素子ＳＮ１２（ＭＮ１２）及びスイッチング素子ＳＰ１４（ＭＰ１４）はいずれも導通状態にあり、Ｐ型トランジスタＭＰ１３とともに１つの電流経路を形成する。Ｐ型トランジスタＭＰ１１、スイッチング素子ＳＰ１２（ＭＰ１２）及びスイッチング素子ＳＮ１４（ＭＮ１４）はいずれも非導通状態にある。このとき、節点１２Ｐの電圧レベルは低レベルとなり、出力信号Ｖｏｕｔの電圧は低レベルとなる。
【００３４】
次に、図４（Ａ）〜図４（Ｄ）を参照しつつ、入力信号Ｖｉｎの電圧が低レベルから高レベルに遷移するとき、あるいは、入力信号Ｖｉｎの電圧が高レベルから低レベルに遷移するときのシュミットインバータ１の動作を以下に説明する。図４（Ａ）〜図４（Ｄ）は、シュミットインバータ１への入力信号Ｖｉｎ、節点１２Ｐの電圧Ｖａ、第１インバータ１３の出力電圧Ｖｂ及び出力信号Ｖｏｕｔの信号波形を概略的に示す図である。図４（Ａ）に示される電圧ＢＨ，ＢＬは、それぞれ、Ｐ型トランジスタＭＰ１３及びＮ型トランジスタＭＮ１３のゲート端子に印加される電圧を示している。
【００３５】
図４（Ａ）に示されるように入力信号Ｖｉｎの電圧が低レベルから高レベルへ上昇する過程においては、最初、Ｐ型トランジスタＭＰ１１、Ｐ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１４が導通状態にあり、節点１２Ｐは、Ｐ型トランジスタＭＰ１１及びＰ型トランジスタＭＰ１２を通して充電されているので、節点１２Ｐの電圧は高レベルであり、出力信号Ｖｏｕｔの電圧も高レベルである。
【００３６】
入力信号Ｖｉｎの電圧が低レベルから上昇して或るレベルを超えたとき、Ｐ型トランジスタＭＰ１１は導通状態から非導通状態に遷移する。Ｎ型トランジスタＭＮ１３は定電流源として動作するので、Ｐ型トランジスタＭＰ１１におけるソース−ドレイン間抵抗が上昇するとともに節点１２Ｐの電圧が下降する。その後、入力信号Ｖｉｎの電圧が図４（Ａ）のＶ１に達したとき、図４（Ｃ）に示されるように、節点１２Ｐの電圧Ｖａが低レベルに遷移する。これに応じて、第１インバータ１３は、図４（Ｄ）に示されるように高レベルの電圧Ｖｂを出力する。そして、図４（Ｂ）に示されるように出力信号Ｖｏｕｔの電圧は高レベルから低レベルに遷移する。また、Ｎ型トランジスタＭＮ１１、Ｎ型トランジスタＭＮ１２及びＰ型トランジスタＭＰ１４はいずれも導通状態（アクティブ状態）に遷移する。
【００３７】
一方、入力信号Ｖｉｎの電圧が高レベルから下降して或るレベルを下回ったとき、Ｎ型トランジスタＭＮ１１は導通状態から非導通状態に遷移する。Ｐ型トランジスタＭＰ１３は定電流源として動作するので、Ｎ型トランジスタＭＮ１１におけるソース−ドレイン間抵抗が上昇するとともに節点１２Ｐの電圧が上昇する。その後、入力信号Ｖｉｎの電圧が図４（Ａ）のＶ２に達したとき、図４（Ｃ）に示されるように、節点１２Ｐの電圧Ｖａが高レベルに遷移する。これに応じて、第１インバータ１３は、図４（Ｄ）に示されるように低レベルの電圧Ｖｂを出力する。そして、図４（Ｂ）に示されるように出力信号Ｖｏｕｔの電圧は低レベルから高レベルに遷移する。また、Ｐ型トランジスタＭＰ１１、Ｐ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１４はいずれも導通状態（アクティブ状態）に遷移する。
【００３８】
上記したように、実施の形態１のシュミットインバータ１では、整流素子として機能するＰ型トランジスタＭＰ１３及びＮ型トランジスタＭＮ１３の電流駆動能力を個別に調整し、Ｎ型トランジスタＭＮ１１及びＰ型トランジスタＭＰ１１の電流駆動能力を個別に調整することでシュミットインバータ１のヒステリシス特性（２つの閾値）を制御することができる。
【００３９】
また、ＣＭＯＳインバータ１１では、入力信号Ｖｉｎが直接印加されるＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１との間に、Ｐ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２の対が介在している。これらＰ型トランジスタＭＰ１２及びＮ型トランジスタＭＮ１２は、後段の第２インバータ１４から帰還し遅延した信号に応じて動作するので、入力信号Ｖｉｎの電圧が遷移する過程でＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１とが同時に導通状態になったときでも、これらＰ型トランジスタＭＰ１１及びＮ型トランジスタＭＮ１１に貫通電流が流れることを防止することができる。
【００４０】
また、整流素子として機能するＰ型トランジスタＭＰ１３とＮ型トランジスタＭＮ１３とによりシュミットインバータ１内の電流量が制御されるので、ＣＭＯＳインバータ１１における貫通電流の発生が抑制され、これにより消費電力の増大を防止することができる。すなわち、入力信号Ｖｉｎの電圧が低レベルから上昇してＮ型トランジスタＭＮ１１が導通状態に遷移しても、Ｐ型トランジスタＭＰ１３の電流制御により、スイッチング回路１２からＣＭＯＳインバータ１１へ流れる貫通電流の発生が防止される。一方、入力信号Ｖｉｎの電圧が高レベルから下降してＰ型トランジスタＭＰ１１が導通状態に遷移しても、Ｎ型トランジスタＭＮ１３の電流制御により、ＣＭＯＳインバータ１１からスイッチング回路１２へ流れる貫通電流の発生が防止される。したがって消費電力を制御することができる。
【００４１】
さらに、実施の形態１の回路構成では、バイアス電圧ＢＨ，ＢＬを電源電圧ＶＤＤ，ＶＳＳにほとんど依存せずに設定することができるという利点がある。たとえば、バイアス電圧ＢＨが電源電圧ＶＤＤに近く、バイアス電圧ＢＬが電源電圧ＶＳＳに近い場合でも、実施の形態１のシュミットインバータ１は、消費電力を抑制するように動作することができる。
【００４２】
実施の形態２．
次に、実施の形態２について説明する。図５は、実施の形態２のシュミットトリガ型インバータ回路（シュミットインバータ）２の構成を概略的に示す図である。図５に示されるように、シュミットインバータ２は、ＣＭＯＳインバータ（第１のインバータ回路）２１，スイッチング回路（第２のインバータ回路）２２，第１インバータ２３及び第２インバータ２４を有する。
【００４３】
ＣＭＯＳインバータ２１は、直列接続されたＰ型トランジスタＭＰ２１及びＮ型トランジスタＭＮ２１の対（第１及び第２のスイッチング素子の対）と、直列接続されたＰ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２の対（第３及び第４のスイッチング素子の対）とを含む。Ｐ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２の対は、Ｐ型トランジスタＭＰ２１とＮ型トランジスタＭＮ２１との間に介在して、これらＰ型トランジスタＭＰ２１及びＮ型トランジスタＭＮ２１とともに直列接続を形成している。これらトランジスタＭＰ２１，ＭＮ２１，ＭＰ２２，ＭＮ２２の各々は、被制御端子（ソース端子及びドレイン端子）と制御端子（ゲート端子）とを有するＭＯＳトランジスタである。
【００４４】
Ｐ型トランジスタＭＰ２１及びＮ型トランジスタＭＮ２１は、図２のＰ型トランジスタＭＰ１１及びＮ型トランジスタＭＮ１１と同様に、入力信号Ｖｉｎの電圧レベルに応じて互いに相補的なスイッチング動作を行う。また、Ｐ型トランジスタＭＰ２１のソース端子には、正の電源電圧ＶＤＤを供給する電源端子が接続されており、Ｎ型トランジスタＭＮ２１のソース端子には、ゼロまたは負の電源電圧ＶＳＳを供給する電源端子が接続されている。
【００４５】
Ｐ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２は、第２インバータ２４から出力された信号の電圧レベルに応じて互いに相補的なスイッチング動作を行う。Ｐ型トランジスタＭＮ２２のソース端子はＮ型トランジスタＭＮ２１のドレイン端子と接続され、Ｎ型トランジスタＭＰ２２のソース端子はＰ型トランジスタＭＰ２１のドレイン端子と接続されている。このＣＭＯＳインバータ２１は、Ｐ型トランジスタＭＰ２２とＮ型トランジスタＭＮ２２とを直列接続する配線ライン上の節点（ノード）２１Ｐから後段のスイッチング回路２２に信号を出力する。
【００４６】
スイッチング回路２２は、図５に示されるように、Ｐ型トランジスタＭＰ２４及びＮ型トランジスタＭＮ２４の対（第５及び第６のスイッチング素子の対）と、Ｐ型トランジスタＭＰ２３と、Ｎ型トランジスタＭＮ２３とを含む。これらトランジスタＭＰ２３，ＭＰ２４，ＭＮ２４，ＭＮ２３の各々は、被制御端子（ソース端子及びドレイン端子）と制御端子（ゲート端子）とを有するＭＯＳトランジスタである。
【００４７】
Ｐ型トランジスタＭＰ２４及びＮ型トランジスタＭＮ２４は、第１インバータ２３から出力された帰還信号の電圧レベルに応じて互いに相補的なスイッチング動作を行う。これらＰ型トランジスタＭＰ２４とＮ型トランジスタＭＮ２４とを直列接続する配線ライン上の節点２２Ｐは、ＣＭＯＳインバータ２１の節点２１Ｐと接続されており、前段の節点２１Ｐの電圧が節点２２Ｐに入力される。
【００４８】
Ｐ型トランジスタＭＰ２４のソース端子は、Ｐ型トランジスタＭＰ２３を介して、電源電圧ＶＤＤを供給する電源端子と接続されている。このＰ型トランジスタＭＰ２３のゲート端子には一定のバイアス電圧ＢＨが印加されているので、Ｐ型トランジスタＭＰ２３は、ゲート−ソース間電圧に応じた量の電流を流す整流素子として機能する。一方、Ｎ型トランジスタＭＮ２４のソース端子は、Ｎ型トランジスタＭＮ２３を介して、電源電圧ＶＳＳを供給する電源端子と接続されている。Ｎ型トランジスタＭＮ２３のゲート端子には一定のバイアス電圧ＢＬが印加されているので、Ｎ型トランジスタＭＮ２３は、ゲート−ソース間電圧に応じた量の電流を流す整流素子として機能する。
【００４９】
なお、本実施の形態では、Ｐ型トランジスタＭＰ２３は、電源端子とＰ型トランジスタＭＰ２４との間に接続されているが、これに限定されるものではない。図５のＰ型トランジスタＭＰ２３に代えて、Ｐ型トランジスタＭＰ２４と節点２２Ｐとの間の配線ラインに整流素子（一定のバイアス電圧が印加されたゲート端子を有するＭＯＳトランジスタ）を介在させてもよい。同様に、図５のＮ型トランジスタＭＮ２３に代えて、Ｎ型トランジスタＭＮ２４と節点２２Ｐとの間の配線ラインに整流素子（一定のバイアス電圧が印加されたゲート端子を有するＭＯＳトランジスタ）を介在させてもよい。
【００５０】
第１インバータ２３は、節点２２Ｐにおける電圧の論理レベルを反転して反転信号を生成する。この反転信号は、スイッチング回路２２に帰還してＰ型トランジスタＭＰ２４及びＮ型トランジスタＭＮ２４の双方のゲート端子に印加される。第２インバータ２４は、第１インバータ２３の出力の論理レベルを反転して反転信号を出力信号Ｖｏｕｔとして生成する。この反転信号は、ＣＭＯＳインバータ２１に帰還してＰ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２の双方のゲート端子に印加される。
【００５１】
図６は、図５の回路構成の一部を機能的に表したものである。図６に示されるように、Ｐ型トランジスタＭＰ２２はスイッチング素子ＳＰ２２として機能し、Ｎ型トランジスタＭＮ２２はスイッチング素子ＳＮ２２として機能し、Ｐ型トランジスタＭＰ２４はスイッチング素子ＳＰ２４として機能し、Ｎ型トランジスタＭＮ２４はスイッチング素子ＳＮ２４として機能する。また、Ｐ型トランジスタＭＰ２３は、ゲート−ソース間電圧に応じた量の電流ＩＰ３を流す整流素子として機能し、Ｎ型トランジスタＭＮ２３は、ゲート−ソース間電圧に応じた量の電流ＩＮ３を流す整流素子として機能する。
【００５２】
入力信号Ｖｉｎの電圧が所定値以下の低レベルにあるとき、Ｐ型トランジスタＭＰ２１、スイッチング素子ＳＮ２２（ＭＮ２２）及びスイッチング素子ＳＰ２４（ＭＰ２４）はいずれも導通状態にある。このとき、Ｎ型トランジスタＭＮ２１、スイッチング素子ＳＰ２２（ＭＰ２２）及びスイッチング素子ＳＮ２４（ＭＮ２４）はいずれも非導通状態にある。また、節点２２Ｐは充電されており、節点２２Ｐの電圧は高レベルである。よって、第１インバータ２３の出力電圧は低レベルとなり、第２インバータ２４の出力電圧は高レベルとなる。
【００５３】
一方、入力信号Ｖｉｎの電圧が所定値以上の高レベルにあるとき、Ｎ型トランジスタＭＮ２１、スイッチング素子ＳＰ２２（ＭＰ２２）及びスイッチング素子ＳＮ２４（ＭＮ２４）はいずれも導通状態にある。このとき、Ｐ型トランジスタＭＰ２１、スイッチング素子ＳＮ２２（ＭＮ２２）及びスイッチング素子ＳＰ２４（ＭＰ２４）はいずれも非導通状態にある。また、節点２２Ｐは放電されており、節点２２Ｐの電圧は低レベルである。よって、第１インバータ２３の出力電圧は高レベルとなり、第２インバータ２４の出力電圧は低レベルとなる。
【００５４】
次に、図７（Ａ）〜図７（Ｄ）を参照しつつ、入力信号Ｖｉｎの電圧が低レベルから高レベルに遷移するとき、あるいは、入力信号Ｖｉｎの電圧が高レベルから低レベルに遷移するときの実施の形態２のシュミットインバータ２の動作を以下に説明する。図７（Ａ）〜図７（Ｄ）は、シュミットインバータ２への入力信号Ｖｉｎ、節点２２Ｐの電圧Ｖａ、第１インバータ２３の出力電圧Ｖｂ及び出力信号Ｖｏｕｔの信号波形を概略的に示すタイミングチャートである。図７（Ａ）に示される電圧ＢＨ，ＢＬは、それぞれ、Ｐ型トランジスタＭＰ２３及びＮ型トランジスタＭＮ２３のゲート端子に印加される電圧を示している。
【００５５】
図７（Ａ）に示されるように入力信号Ｖｉｎの電圧が低レベルから高レベルへ上昇する過程においては、最初、Ｐ型トランジスタＭＰ２１、Ｎ型トランジスタＭＮ２２及びＰ型トランジスタＭＰ２４はいずれも導通状態にあり、節点２２Ｐの電圧は高レベルであり、出力信号Ｖｏｕｔの電圧も高レベルである。
【００５６】
入力信号Ｖｉｎの電圧が低レベルから上昇して或るレベルを超えたとき、Ｎ型トランジスタＭＮ２１は、非導通状態から導通状態に遷移してＰ型トランジスタＭＰ２３、Ｐ型トランジスタＭＰ２４及びＮ型トランジスタＭＮ２２とともに一時的に電流経路を形成する。このため、節点２２Ｐは、Ｎ型トランジスタＭＮ２２及びＮ型トランジスタＭＮ２１を通じて放電され、節点２２Ｐの電圧は下降する。このとき、Ｐ型トランジスタＭＰ２３は定電流源として動作するので、Ｐ型トランジスタＭＰ２４、節点２２Ｐ，２１Ｐ、Ｎ型トランジスタＭＮ２２及びＮ型トランジスタＭＮ２１を通じて貫通電流が流れることが防止される。
【００５７】
入力信号Ｖｉｎの電圧が低レベルから上昇する過程で、Ｎ型トランジスタＭＮ２１におけるドレイン電流がＰ型トランジスタＭＰ２３を流れるドレイン電流ＩＰ３を上回ったとき（入力信号Ｖｉｎの電圧が図７（Ａ）のＶ３に達したとき）、図７（Ｃ）に示されるように、節点２２Ｐの電圧Ｖａが所定値以下の低レベルに遷移する。これにより、第１インバータ２３は、図７（Ｄ）に示されるように高レベルの電圧Ｖｂを出力する。そして、図７（Ｂ）に示されるように出力信号Ｖｏｕｔの電圧は高レベルから低レベルに遷移する。また、Ｐ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２４はいずれも導通状態（アクティブ状態）に遷移する。
【００５８】
一方、入力信号Ｖｉｎの電圧が高レベルから下降して或るレベルを下回ったとき、Ｐ型トランジスタＭＰ２１は、非導通状態から導通状態に遷移してＰ型トランジスタＭＰ２２、Ｎ型トランジスタＭＮ２４及びＮ型トランジスタＭＮ２３とともに一時的に電流経路を形成する。このため、節点２２Ｐは、Ｐ型トランジスタＭＰ２２及びＰ型トランジスタＭＰ２１を通じて充電され、節点２２Ｐの電圧は上昇する。このとき、Ｎ型トランジスタＭＮ２３は定電流源として動作するので、Ｐ型トランジスタＭＰ２１、Ｐ型トランジスタＭＰ２２、節点２１Ｐ，２２ｐ及びＮ型トランジスタＭＮ２４を通じて貫通電流が流れることが防止される。
【００５９】
入力信号Ｖｉｎの電圧が高レベルから下降する過程で、Ｐ型トランジスタＭＰ２１におけるドレイン電流がＮ型トランジスタＭＮ２３を流れるドレイン電流ＩＮ３を上回ったとき（入力信号Ｖｉｎの電圧が図７（Ａ）のＶ４に達したとき）、図７（Ｃ）に示されるように、節点２２Ｐの電圧Ｖａが所定値以上の高レベルに遷移する。これにより、第１インバータ２３は、図７（Ｄ）に示されるように低レベルの電圧Ｖｂを出力する。そして、図７（Ｂ）に示されるように出力信号Ｖｏｕｔの電圧は低レベルから高レベルに遷移する。また、Ｎ型トランジスタＭＮ２２及びＰ型トランジスタＭＰ２４はいずれも導通状態（アクティブ状態）に遷移する。
【００６０】
上記したように、実施の形態１の場合と同様に、整流素子として機能するＰ型トランジスタＭＰ２３及びＮ型トランジスタＭＮ２３の電流駆動能力を個別に調整し、Ｎ型トランジスタＭＮ２１及びＰ型トランジスタＭＰ２１の電流駆動能力を個別に調整することで実施の形態２のシュミットインバータ２のヒステリシス特性（２つの閾値）を制御することができる。
【００６１】
また、ＣＭＯＳインバータ２１は、入力信号Ｖｉｎが直接印加されるＰ型トランジスタＭＰ２１とＮ型トランジスタＭＮ２１との間に、Ｐ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２の対が介在している。これらＰ型トランジスタＭＰ２２及びＮ型トランジスタＭＮ２２は、後段の第２インバータ２４から帰還し遅延した信号に応じて動作するので、入力信号Ｖｉｎの電圧が遷移する過程でＰ型トランジスタＭＰ２１とＮ型トランジスタＭＮ２１とが同時に導通状態となったときでも、これらＰ型トランジスタＭＰ２１及びＮ型トランジスタＭＮ２１に貫通電流が流れることを防止することができる。
【００６２】
また、入力信号Ｖｉｎの電圧が低レベルから上昇してＮ型トランジスタＭＮ２１が導通状態に遷移しても、Ｐ型トランジスタＭＰ２３の電流制御により、スイッチング回路２２からＣＭＯＳインバータ２１へ流れる貫通電流の発生が防止される。一方、入力信号Ｖｉｎの電圧が高レベルから下降してＰ型トランジスタＭＰ２１が導通状態に遷移しても、Ｎ型トランジスタＭＮ２３の電流制御により、ＣＭＯＳインバータ２１からスイッチング回路２２へ流れる貫通電流の発生が防止される。したがって消費電力を制御することができる。
【００６３】
さらに、実施の形態２のシュミットインバータ２では、入力信号Ｖｉｎの電圧レベルが低レベルと高レベルとの間を遷移するときを除いて、ＣＭＯＳインバータ２１とスイッチング回路２２との間に電流が流れない（すなわち、電流経路が形成されない）ので、実施の形態１のシュミットインバータ１と比べると消費電力を抑制することができる。
【００６４】
実施の形態１，２の変形例．
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態１，２のシュミットトリガ回路１，２は、信号波形整形回路や遅延回路として利用することができる。図８は、シュミットインバータ３（シュミットインバータ１，２のいずれか）を備えた電子回路５の概略構成を示す機能ブロック図である。この電子回路５は、信号処理部４とシュミットインバータ３とを備えている。シュミットインバータ３は、信号処理部４の出力波形を整形して遅延出力を生成することができる。
【００６５】
上述したように、実施の形態１では、図３に示されるように、Ｐ型トランジスタＭＰ１３は、電源端子とスイッチング素子ＳＰ１４（ＭＰ１４）との間に接続され、Ｎ型トランジスタＭＮ１３は、電源端子とスイッチング素子ＳＮ１４（ＭＮ１４）との間に接続されているが、これに限定されるものではない。同様に、実施の形態２でも、図６に示されるように、Ｐ型トランジスタＭＰ２３は、電源端子とスイッチング素子ＳＰ２４（ＭＰ２４）との間に接続され、Ｎ型トランジスタＭＮ２３は、電源端子とスイッチング素子ＳＮ２４（ＭＮ２４）との間に接続されているが、これに限定されるものではない。図９は、実施の形態２の変形例のシュミットインバータ２Ｂの構成を概略的に示す図である。図９に示すように、Ｐ型トランジスタＭＰ２３がスイッチング素子ＳＰ２４（ＭＰ２４）と節点２２Ｐとの間に接続され、Ｎ型トランジスタＭＮ２３がスイッチング素子ＳＮ２４（ＭＮ２４）と節点２２Ｐとの間に接続されてもよい。
【００６６】
また、実施の形態１では、図３に示されるように、Ｐ型トランジスタＭＰ１１とＮ型トランジスタＭＮ１１との間にスイッチング素子ＳＰ１２（ＭＰ１２）とスイッチング素子ＳＮ１２（ＭＮ１２）の対が介在しているが、これに限定されるものではない。図３のスイッチング素子ＳＰ１２（ＭＰ１２）とスイッチング素子ＳＮ１２（ＭＮ１２）とに代えて、Ｐ型トランジスタＭＰ１１と電源電圧ＶＤＤを与える電源端子との間にスイッチング素子ＳＰ１２（ＭＰ１２）が介在するとともに、Ｎ型トランジスタＭＮ１１と電源電圧ＶＳＳを与える電源端子との間にスイッチング素子ＳＮ１２（ＭＮ１２）が介在してもよい。
【００６７】
また、実施の形態２では、図６に示されるように、Ｐ型トランジスタＭＰ２１とＮ型トランジスタＭＮ２１との間にスイッチング素子ＳＰ２２（ＭＰ２２）とスイッチング素子ＳＮ２２（ＭＮ２２）の対が介在しているが、これに限定されるものでもない。図９に示すように、Ｐ型トランジスタＭＰ２１と電源電圧ＶＤＤを与える電源端子との間にスイッチング素子ＳＰ２２（ＭＰ２２）が介在するとともに、Ｎ型トランジスタＭＮ２１と電源電圧ＶＳＳを与える電源端子との間にスイッチング素子ＳＮ２２（ＭＮ２２）が介在してもよい。
【符号の説明】
【００６８】
１，２，２Ｂ  シュミットトリガ型インバータ回路（シュミットインバータ）、  ３  シュミットインバータ、  ４  信号処理部、  ５  電子回路、  １１，２１  ＣＭＯＳインバータ、  １２，２２  スイッチング回路、  １３，２３  第１インバータ、  １４，２４  第２インバータ、  ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４  Ｐ型トランジスタ、  ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４  Ｎ型トランジスタ、  ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４  Ｐ型トランジスタ、  ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４  Ｎ型トランジスタ。
【図１】
2011087067.tif 000003
【図２】
2011087067.tif 000004
【図３】
2011087067.tif 000005
【図４】
2011087067.tif 000006
【図５】
2011087067.tif 000007
【図６】
2011087067.tif 000008
【図７】
2011087067.tif 000009
【図８】
2011087067.tif 000010
【図９】
2011087067.tif 000011