(57)【要約】      （修正有）【課題】ダミーセルのゲート間絶縁膜に印加される電界を緩和して、不良が発生することを回避することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１導電型のウェル１０２と、ウェル内に形成された第１の素子分離膜１２１と、第１の素子分離膜と平行に形成され、第１の素子分離膜との間の基板表面の幅が広く設定された第２の素子分離膜１２２と、第１の素子分離膜間に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むメモリセル２０１と、第１の素子分離膜と第２の素子分離膜との間に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むダミーセル３０１と、ダミーセルの下方に、第１の素子分離膜と第２の素子分離膜との間のウェル内に形成され、素子分離膜の底面よりも高い位置に上面を有する第２導電型の拡散層１０３とを備える。【選択図】図２
2011171475.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に形成された第１導電型のウェルと、
前記ウェル内に互いに平行に形成された複数の第１の素子分離膜と、
前記ウェル内に前記第１の素子分離膜と平行に形成され、前記第１の素子分離膜との間の基板表面の幅が、前記第１の素子分離膜間の基板表面の幅よりも広く設定された第２の素子分離膜と、
前記第１の素子分離膜間の前記ウェル上に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むメモリセルと、
前記第１の素子分離膜と前記第２の素子分離膜との間の前記ウェル上に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むダミーセルと、
前記ダミーセルの下方において、前記第１の素子分離膜と前記第２の素子分離膜との間の前記ウェル内に形成され、前記第１及び第２の素子分離膜の底面よりも高い位置に上面を有する第２導電型の拡散層と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記拡散層の上面は、前記基板の表面と一致していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記拡散層の下面は、前記第１及び第２の素子分離膜の底面よりも高い位置に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記拡散層内の不純物濃度は、1.0×1012[cm-3]から1.0×1013[cm-3]であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、前記第１及び第２の素子分離膜に平行な方向に伸びる第１のストリングを構成しており、
前記ダミーセルは、前記第１及び第２の素子分離膜に平行な方向に伸びる第２のストリングを構成しており、
前記拡散層は、前記第２のストリング内で前記複数のダミーセル間にまたがって形成されており、かつ、前記第１及び第２の素子分離膜に平行な方向に隣接する前記第２のストリング間で分断されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、例えば、ＮＡＮＤフラッシュメモリのアレー端に設けられたダミーセルに適用されるものである。
【背景技術】
【０００２】
ＮＡＮＤセルアレー端に存在するダミーセルは、リソグラフィの観点から、ＡＡ（Active Area）幅が太められている。そのため、ダミーセルは、通常のメモリセルに比べてカップリング比が小さく、書き込みの際に浮遊ゲートの電位Vfgが上がりにくい。これにより、ダミーセルでは、ワード線に印加される電位Vcgと浮遊ゲートの電位Vfgとの電位差が大きくなり、ゲート間絶縁膜（ＩＰＤ膜）に高電界が印加されてしまい、ゲート間絶縁膜の絶縁破壊に至ることがある。これは、最後には、ワード線とＡＡ領域とのショートに至る致命的な絶縁破壊に繋がる。
【０００３】
なお、特許文献１には、ダミーセルの下部の基板内にソース／ドレイン拡散層が形成されていない不揮発性半導体メモリの例が記載されている。当該メモリでは、ダミーセルのチャネルが空乏層状態となるため、ダミーセルのゲート間絶縁膜やゲート絶縁膜の絶縁破壊を減らすことが可能となる。しかしながら、当該メモリでは、ダミーセルのカップリング比が小さいため、ダミーセルのゲート間絶縁膜やゲート絶縁膜の絶縁破壊を十分には防げない場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６０４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ダミーセルのゲート間絶縁膜に印加される電界を緩和して、装置内に致命的な不良が発生することを回避することが可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様は例えば、基板と、前記基板内に形成された第１導電型のウェルと、前記ウェル内に互いに平行に形成された複数の第１の素子分離膜と、前記ウェル内に前記第１の素子分離膜と平行に形成され、前記第１の素子分離膜との間の基板表面の幅が、前記第１の素子分離膜間の基板表面の幅よりも広く設定された第２の素子分離膜と、前記第１の素子分離膜間の前記ウェル上に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むメモリセルと、前記第１の素子分離膜と前記第２の素子分離膜との間の前記ウェル上に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むダミーセルと、前記ダミーセルの下方において、前記第１の素子分離膜と前記第２の素子分離膜との間の前記ウェル内に形成され、前記第１及び第２の素子分離膜の底面よりも高い位置に上面を有する第２導電型の拡散層と、を備えることを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【０００７】
本発明によれば、ダミーセルのゲート間絶縁膜に印加される電界を緩和して、装置内に致命的な不良が発生することを回避することが可能な不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図２】第１実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図３】ＮＡＮＤストリングの構成を示す側方断面図である。
【図４】ダミーＮＡＮＤストリングの構成を示す側方断面図である。
【図５】ダミーセルの等価回路を示す回路図である。
【図６】デプレッション型の周辺トランジスタの構成を示す平面図及び側方断面図である。
【図７】第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図８】第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図９】ｎ型拡散層の形成方法の第１の例を説明するための平面図である。
【図１０】ｎ型拡散層の形成方法の第２の例を説明するための平面図である。
【図１１】第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図１２】ダミーＮＡＮＤストリングの構成を示す側方断面図である。
【図１３】第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態を、図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図１は、不揮発性半導体記憶装置のメモリセルアレイの構成を示す概略図となっている。図１の不揮発性半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリとなっている。
【００１１】
図１には、基板１０１内に形成されたｐ型ウェル１０２と、ｐ型ウェル１０２を複数の素子領域１１１に分離する第１及び第２の素子分離膜１２１，１２２が示されている。なお、基板１０１とｐ型ウェル１０２との間にｎ型ウェルが挟まれていてもよい。
【００１２】
第１の素子分離膜１２１は、ｐ型ウェル１０２内に互いに平行に形成されており、第２の素子分離膜１２２は、ｐ型ウェル１０２内に第１の素子分離膜１２１と平行に形成されている。基板１０１は、シリコン基板等の半導体基板となっており、第１及び第２の素子分離膜１２１，１２２は、シリコン酸化膜等の絶縁膜となっている。
【００１３】
図１には更に、基板１０１の表面に平行で、互いに垂直なＸ方向及びＹ方向が示されている。
【００１４】
Ｘ方向は、第１及び第２の素子分離膜１２１，１２２に垂直な方向、Ｙ方向は、第１及び第２の素子分離膜１２１，１２２に平行な方向となっている。第１及び第２の素子分離膜１２１，１２２は、図１に示すように、Ｙ方向に伸びる平面形状を有しており、Ｘ方向に互いに隣接している。図１には更に、基板１０１上に形成され、Ｘ方向に伸びるワード線ＷＬ、ソース端子用の選択ゲートＳＧＳ、及びドレイン端子用の選択ゲートＳＧＤが示されている。
【００１５】
図１において、第１及び第２の素子分離膜１２１，１２２上の領域は、ＳＴＩ（Shallow Trench Isolation）領域に相当し、第１の素子分離膜１２１間の領域や、第１の素子分離膜１２１と第２の素子分離膜１２２との間の領域、即ち、素子領域１１１は、ＡＡ（Active Area）領域に相当する。
【００１６】
図１の半導体記憶装置は、第１の素子分離膜１２１間の素子領域１１１上に形成されたメモリセル（セルトランジスタ）２０１と、選択トランジスタ２０２とを備えている。
【００１７】
メモリセル２０１と選択トランジスタ２０２は、それぞれ、ワード線ＷＬと素子領域１１１との交差部と、選択ゲートＳＧＳ，ＳＧＤと素子領域１１１との交差部に形成されている。ＮＡＮＤストリング２１１は、Ｙ方向に沿って並んだ複数のメモリセル２０１と、これらのメモリセル２０１を挟む位置に形成された２つの選択トランジスタ２０２により構成されている。ＮＡＮＤストリング２１１は、本発明の第１のストリングの例である。また、ＮＡＮＤストリング２１１は、Ｘ方向及びＹ方向に所定の間隔をあけて複数個配置されている。
【００１８】
また、図１の半導体記憶装置は、第１の素子分離膜１２１と第２の素子分離膜１２２との間の素子領域１１１上に形成されたダミーセル（ダミーセルトランジスタ）３０１と、ダミー選択トランジスタ３０２とを備えている。ダミーセル３０１及びダミー選択トランジスタ３０２はそれぞれ、メモリセル２０１及び選択トランジスタ２０２のダミーに相当する。
【００１９】
ダミーセル３０１とダミー選択トランジスタ３０２は、それぞれ、ワード線ＷＬと素子領域１１１との交差部と、選択ゲートＳＧＳ，ＳＧＤと素子領域１１１との交差部に形成されている。ダミーＮＡＮＤストリング３１１は、Ｙ方向に沿って並んだ複数のダミーセル３０１と、これらのダミーセル３０１を挟む位置に形成された２つのダミー選択トランジスタ３０２により構成されている。ダミーＮＡＮＤストリング３１１は、本発明の第２のストリングの例である。また、ダミーＮＡＮＤストリング３１１は、Ｙ方向に所定の間隔をあけて複数個配置されている。
【００２０】
本実施形態では、リソグラフィの観点から、第１の素子分離膜１２１と第２の素子分離膜１２２との間の素子領域１１１のＸ方向の幅（ＡＡ幅）は、第１の素子分離膜１２１間の素子領域１１１のＸ方向の幅（ＡＡ幅）よりも広く設定されている。すなわち、アレー端のＡＡ幅が、その他の部分のＡＡ幅よりも広く設定されている。その結果、本実施形態では、各ダミーセル３０１のＸ方向の幅が、各メモリセル２０１のＸ方向の幅よりも広くなっている。
【００２１】
図１には更に、第２の素子分離膜１２２上のＳＴＩ領域と、第１の素子分離膜１２１と第２の素子分離膜１２２との間のＡＡ領域とを覆い、隣接する選択ゲート間（すなわち、ＳＧＳ同士やＳＧＤ同士の間）で分断された領域Ｒが示されている。
【００２２】
図１に示す素子領域１１１では、領域Ｒ内のｐ型ウェル１０２の表面には後述のｎ型拡散層１０３が形成されており、領域Ｒ外のｐ型ウェル１０２の表面にはｎ型拡散層１０３は形成されていない。即ち、メモリセル２０１のチャネル領域（メモリセル２０１の下部に位置する基板表面）にはｎ型拡散層１０３は形成されておらず、その結果、メモリセル２０１は、ｐ型ウェル１０２上にダイレクトに形成されている。一方、ダミーセル３０１のチャネル領域（ダミーセル３０１の下部に位置する基板表面）にはｎ型拡散層１０３が形成されており、その結果、ダミーセル３０１は、ｎ型拡散層１０３を介してｐ型ウェル１０２上に形成されている。なお、メモリセル２０１のチャネル領域には、ｐ型の不純物領域が形成されていてもよい。ｐ型ウェル１０２は、本発明の第１導電型のウェルの例であり、ｎ型拡散層１０３は、本発明の第２導電型の拡散層の例である。なお、領域Ｒの詳細については後述する。
【００２３】
なお、図１において、Ｘ方向及びＹ方向はそれぞれ、メモリセル２０１、選択トランジスタ２０２、ダミーセル３０１、及びダミー選択トランジスタ３０２のチャネル幅方向及びゲート長方向となっている。
【００２４】
図２は、第１実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図２は、図１に示すＡ−Ａ’線に沿った側方断面図となっている。
【００２５】
図２には、図１と同様に、基板１０１と、基板１０１内に形成されたｐ型ウェル１０２と、ｐ型ウェル１０２内に形成された第１及び第２の素子分離膜１２１，１２２が示されている。
【００２６】
図２では、第１の素子分離膜１２１の底面がＳ1で示され、第２の素子分離膜１２２の底面がＳ2で示されている。本実施形態では、第２の素子分離膜１２２の底面Ｓ2は、第１の素子分離膜１２１の底面Ｓ1よりも低い位置に形成されており、底面Ｓ2の深さは、底面Ｓ1の深さよりも深くなっている。
【００２７】
図２では更に、第１の素子分離膜１２１間の基板表面の幅がＷ1で示され、第２の素子分離膜１２２とその隣接する第１の素子分離膜１２１との間の基板表面の幅がＷ2で示されている。幅Ｗ1は、第１の素子分離膜１２１間のＡＡ幅に相当し、幅Ｗ2は、第２の素子分離膜１２２とその隣接する第１の素子分離膜１２１との間のＡＡ幅に相当する。本実施形態では、リソグラフィの観点から、幅Ｗ2は幅Ｗ1よりも広く設定されている。
【００２８】
図２には更に、第１の素子分離膜１２１間の素子領域１１１上に形成されたメモリセル２０１が示されている。メモリセル２０１は、素子領域１１１上に順に形成されたゲート絶縁膜１３１、浮遊ゲート１３２、ゲート間絶縁膜１３３、及び制御ゲート１３４を含んでいる。ゲート絶縁膜１３１は、トンネル絶縁膜とも呼ばれ、ゲート間絶縁膜１３３は、ＩＰＤ（Inter Poly Dielectric）膜とも呼ばれる。
【００２９】
図２には更に、第１の素子分離膜１２１と第２の素子分離膜１２２との間の素子領域１１１上に形成されたダミーセル３０１が示されている。ダミーセル３０１は、メモリセル２０１と同様、素子領域１１１上に順に形成されたゲート絶縁膜１４１、浮遊ゲート１４２、ゲート間絶縁膜１４３、及び制御ゲート１４４を含んでいる。
【００３０】
図２に示すように、メモリセル２０１及びダミーセル３０１を構成するゲート絶縁膜及び浮遊ゲートは、Ｘ方向に沿って並んだメモリセル２０１及びダミーセル３０１間で第１及び第２の素子分離膜１２１，１２２により分断されている。これに対し、メモリセル２０１及びダミーセル３０１を構成するゲート間絶縁膜及び制御ゲートは、Ｘ方向に沿って並んだメモリセル２０１及びダミーセル３０１の上面及び上部側面と、第１及び第２の素子分離膜１２１，１２２の上面にまたがって形成されている。図２では、これらメモリセル２０１及びダミーセル３０１を構成する共通のゲート間絶縁膜及び制御ゲートが、参照符号４０１，４０２で示されている。当該制御ゲートは、図１ではワード線ＷＬとして示されている。
【００３１】
また、図２に示すように、ゲート間絶縁膜４０１及び制御ゲート４０２は、メモリセル２０１及びダミーセル３０１の間に落とし込まれている。すなわち、第１の素子分離膜１２１上におけるゲート間絶縁膜４０１の下面σAの高さが、第１の素子分離膜１２１間におけるゲート間絶縁膜４０１の下面σCの高さよりも低くなっており、第１の素子分離膜１２１上における制御ゲート４０２の下面σBの高さが、第１の素子分離膜１２１間における制御ゲート４０２の下面σDの高さよりも低くなっている。これには、各メモリセル２０１のキャパシタンスを増加させる効果がある。
【００３２】
図２には更に、第１の素子分離膜１２１と第２の素子分離膜１２２との間の素子領域１１１の上部に形成されたｎ型拡散層１０３が示されている。以下、ｎ型拡散層１０３の構成について詳細に説明する。
【００３３】
ｎ型拡散層１０３は、ダミーセル３０１の下方において、第１の素子分離膜１２１と第２の素子分離膜１２２との間の素子領域１１１（ｐ型ウェル１０２）のチャネル領域に形成されている。これにより、ダミーセル３０１のチャネル領域には、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合が形成されている。本実施形態では、ｎ型拡散層１０３内の不純物濃度は、例えば1.0×1012[cm-3]から1.0×1013[cm-3]に設定され、当該不純物としては、例えばＡｓ（砒素）又はＰ（リン）が採用される。
【００３４】
図２では、ｎ型拡散層１０３の上面がＳAで示され、ｎ型拡散層１０３の下面がＳBで示されている。図２では更に、第１の素子分離膜１２１と第２の素子分離膜１２２との間における基板１０１の表面がＳで示されている。
【００３５】
本実施形態では、ｎ型拡散層１０３の上面ＳAは、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されており、より詳細には、基板１０１の表面Ｓと一致している。同様に、ｎ型拡散層１０３の下面ＳBも、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されている。その結果、本実施形態では、第１の素子分離膜１２１と第２の素子分離膜１２２との間に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合面が１つ形成されている。
【００３６】
ｎ型拡散層１０３は、後述するように、第１及び第２の素子分離膜１２１，１２２の形成前に、ｐ型ウェル１０２内にｎ型拡散層１０３を形成することで形成される。ｎ型拡散層１０３は、イオン注入により、図１に示す領域Ｒをｎ型層とすることで形成される。
【００３７】
よって、ｎ型拡散層１０３は、図１に示すように、同一のダミーＮＡＮＤストリング３１１を構成するダミーセル３０１のチャネル領域及びダミーセル３０１間に連続して形成される。また、領域Ｒは、第２の素子分離膜１２２を挟む２つのダミーＮＡＮＤストリング３１１を包含している。その結果、ｎ型拡散層１０３をダミーセル３０１ごとに形成するのに比べて広い範囲にｎ型拡散層１０３を形成できるため、ｎ型拡散層１０３の形成が容易になる。
【００３８】
また、ｎ型拡散層１０３は、図１に示すように、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間で分断されるように形成される。このことには、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間にまたがってｎ型拡散層１０３を形成するのに比べて、ｐｎ接合によるキャパシタンスが小さくなるという利点がある（ｎ型拡散層１０３の不純物である電子の量が多くなりすぎると、キャパシタンスＣdep（ｎ型拡散層１０３とｐ型ウェル１０２のｐｎ接合）が存在しないのと同じ状態になってしまう）。図１に示すように、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間の基板１０１内には、ｎ型拡散層１０３が形成されない。その結果、選択ゲートＳＧＳ同士の間や選択ゲートＳＧＤ同士の間の基板１０１表面には、ｐ型ウェル１０２が形成されることとなる。なお、Ｙ方向において隣接するダミーＮＡＮＤストリング３１１をｐ型ウェル１０２で分断できればよいため、領域Ｒの境界は、選択ゲートＳＧＳ同士の間や選択ゲートＳＧＤ同士の間にあっても構わない。即ち、少なくとも選択ゲートＳＧＳ同士や選択ゲートＳＧＤ同士の間にｐ型ウェル１０２が存在し、Ｙ方向においてｎ型拡散層１０３を分断していればよい。
【００３９】
図３は、図１に示すＮＡＮＤストリング２１１の構成を示す側方断面図であり、Ｙ方向に沿った断面図となっている。
【００４０】
図３に示すように、各メモリセル２０１は、ｐ型ウェル１０２上に順に形成されたゲート絶縁膜１３１、浮遊ゲート１３２、ゲート間絶縁膜１３３、及び制御ゲート１３４を含む積層構造を有している。制御ゲート１３４の上部には、シリサイド層１３４Ｓが設けられている。各メモリセル２０１は、浮遊ゲート１３２内に電荷を蓄積することにより閾値電圧が変化するメモリセルトランジスタを構成している。浮遊ゲート１３２は、メモリセル２０１ごとに電気的に分離されているのに対し、制御ゲート１３４は、ワード線方向のメモリセル２０１において電気的に共通接続されている（図２参照）。
【００４１】
また、各メモリセル２０１は、上記積層構造の側壁面に形成されたスペーサ１３５と、上記積層構造を挟むようｐ型ウェル１０２内に形成されたソース拡散層Ｓ及びドレイン拡散層Ｄを備えている。
【００４２】
図３に示すように、各選択トランジスタ２０２は、ｐ型ウェル１０２上に順に形成された第１絶縁膜１３６、第１電極層１３７、第２絶縁膜１３８、及び第２電極層１３９を含む積層構造を有している。第２電極層１３９の上部には、シリサイド層１３９Ｓが設けられている。第１電極層１３７と第２電極層１３９は、第２絶縁膜１３８に形成された開口部Ｈ1によって電気的に導通されている。第１絶縁膜１３６は、ゲート絶縁膜と呼ばれ、第１及び第２電極層１３７，１３９は、ゲート電極と呼ばれる。
【００４３】
また、各選択トランジスタ２０２は、上記積層構造の側壁面に形成されたスペーサ１４０と、上記積層構造を挟むようｐ型ウェル１０２内に形成されたソース拡散層Ｓ及びドレイン拡散層Ｄを備えている。
【００４４】
図３には、ＮＡＮＤストリング２１１上に設けられたビット線ＢＬが示されている。各ＮＡＮＤストリング２１１の２つの選択トランジスタ２０２は、当該ＮＡＮＤストリング２１１を選択してビット線ＢＬに接続させるのに利用される。一方の選択トランジスタ２０２のゲート電極は、選択ゲートＳＧＳに接続されており、他方の選択トランジスタ２０２のゲート電極は、選択ゲートＳＧＤに接続されている。
【００４５】
図３には更に、一方の選択トランジスタ２０２のソース拡散層Ｓ上に順に形成されたソース線コンタクトＳＣ1及びＳＣ2と、他方の選択トランジスタ２０２のドレイン拡散層Ｄ上に順に形成されたビット線コンタクトＢＣ1、ＢＣ2、及びＢＣ3が示されている。ソース線コンタクトＳＣ1及びＳＣ2は、不図示のソース線に電気的に接続されており、ビット線コンタクトＢＣ1、ＢＣ2、及びＢＣ3は、ビット線ＢＬに電気的に接続されている。
【００４６】
図３には更に、基板１０１上に順に形成された第１及び第２の層間絶縁膜ＩＬＤ1，ＩＬＤ2が示されている。第１の層間絶縁膜ＩＬＤ1は、ＮＡＮＤストリング２１１を覆うよう基板１０１上に形成されている。ソース線コンタクトＳＣ1及びＳＣ2と、ビット線コンタクトＢＣ1、ＢＣ2、及びＢＣ3は、第１の層間絶縁膜ＩＬＤ1に埋め込まれており、ビット線ＢＬは、第１の層間絶縁膜ＩＬＤ1上に形成されている。また、第２の層間絶縁膜ＩＬＤ2は、ビット線ＢＬを覆うよう第１の層間絶縁膜ＩＬＤ1上に形成されている。
【００４７】
図４は、図１に示すダミーＮＡＮＤストリング３１１の構成を示す側方断面図であり、Ｙ方向に沿った断面図となっている。
【００４８】
図４に示すように、ダミーＮＡＮＤストリング３１１の断面構造は、ＮＡＮＤストリング２１１の断面構造とほぼ同一である。ダミーＮＡＮＤストリング３１１のＮＡＮＤストリング２１１との相違点は、ｎ型拡散層１０３が形成されている点、ソース線コンタクトＳＣ1及びＳＣ2、ビット線コンタクトＢＣ1、ＢＣ2、及びＢＣ3、及びビット線ＢＬが形成されていない点である。
【００４９】
図４に示すように、各ダミーセル３０１は、ｎ型拡散層１０３上に順に形成されたゲート絶縁膜１４１、浮遊ゲート１４２、ゲート間絶縁膜１４３、及び制御ゲート１４４を含む積層構造を有している。制御ゲート１４４の上部には、シリサイド層１４４Ｓが設けられている。浮遊ゲート１４２は、ワード線方向のメモリセル２０１と電気的に分離されているのに対し、制御ゲート１４４は、ワード線方向のメモリセル２０１と電気的に共通接続されている（図２参照）。
【００５０】
また、各ダミーセル３０１は、上記積層構造の側壁面に形成されたスペーサ１４５を備えている。
【００５１】
図４に示すように、各ダミー選択トランジスタ３０２は、ｐ型ウェル１０２およびｎ型拡散層１０３上に順に形成された第１絶縁膜１４６、第１電極層１４７、第２絶縁膜１４８、及び第２電極層１４９を含む積層構造を有している。第２電極層１４９の上部には、シリサイド層１４９Ｓが設けられている。第１電極層１４７と第２電極層１４９は、第２絶縁膜１４８に形成された開口部Ｈ2によって電気的に導通されている。第１絶縁膜１４６は、ゲート絶縁膜と呼ばれ、第１及び第２電極層１４７，１４９は、ゲート電極と呼ばれる。
【００５２】
また、各ダミー選択トランジスタ３０２は、上記積層構造の側壁面に形成されたスペーサ１５０を備えている。
【００５３】
図４に示すように、ｎ型拡散層１０３は、ダミーセル３０１のチャネル領域、ダミーセル３０１間、及びダミーセル３０１とダミー選択トランジスタ３０２との間に、連続して形成されている。ｎ型拡散層１０３の端部は、Ｙ方向において、選択トランジスタ３０２のチャネル領域のほぼ中央部に位置している。
【００５４】
なお、各ダミーセル３０１は、上記積層構造を挟むようｎ型拡散層１０３内に形成されたソース拡散層及びドレイン拡散層を備えていてもよい。
【００５５】
また、各ダミー選択トランジスタ３０２と各ダミー選択トランジスタ３０２に隣接するダミーセル３０１との間には、ｐ型ウェル１０２およびｎ型拡散層１０３内に形成されたソース拡散層及びドレイン拡散層が設けられていてもよい。図４では、各ダミー選択トランジスタ３０２用のソース拡散層及びドレイン拡散層は形成されておらず、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間では、ｎ型拡散層１０３同士がｐ型ウェル１０２で分離されている。
【００５６】
図５は、ダミーセル３０１の等価回路を示す回路図である。以下、図５を参照し、ｎ型拡散層１０３をダミーセル３０１の下部に設ける利点について説明する。
【００５７】
図５に示すＣipd、Ｃtnlはそれぞれ、ダミーセル３０１を構成するゲート間絶縁膜１４３、ゲート絶縁膜１４１によるキャパシタンスを表す。また、図５に示すＣdepは、ｐ型ウェル１０２とｎ型拡散層１０３とのｐｎ接合によるキャパシタンスを表す。本実施形態では、ダミーセル３０１は、図５に示すように、キャパシタンスＣipd、Ｃtnl、及びＣdepを直列接続したキャパシタンスを有している。
【００５８】
本実施形態では、ダミーセル３０１の下部にｎ型拡散層１０３を設けることで、ダミーセル３０１のチャネル領域にｐｎ接合による空乏層が形成され、キャパシタンスＣdepが生じる。本実施形態では、このキャパシタンスＣdepにより、各ダミーセル３０１の浮遊ゲート１４２とｐ型ウェル１０２との間のキャパシタンスが減少する。また、半導体記憶装置の書き込み時には、この空乏層が広がる方向の電圧が印加される。
【００５９】
これにより、本実施形態では、書き込みの際に浮遊ゲート１４２の電位が上がりやすくなる。その結果、本実施形態では、書き込みの際にゲート間絶縁膜１４３に印加される電界が緩和され、半導体記憶装置内に致命的な不良が発生することを回避することが可能となる。
【００６０】
なお、本実施形態では、ｎ型拡散層１０３内の不純物濃度は、例えば1.0×1012[cm-3]から1.0×1013[cm-3]に設定される。不純物濃度がこの範囲より低いと、キャパシタンスＣdepの大きさが不十分で、ゲート間絶縁膜１４３に印加される電界が十分に緩和されない可能性がある。一方、不純物濃度がこの範囲より高いと、ｎ型拡散層１０３の不純物である電子の量が多くなりすぎて、キャパシタンスＣdep（ｎ型拡散層１０３とｐ型ウェル１０２のｐｎ接合）が存在しないのと同じ状態になる可能性がある。そこで、本実施形態では、不純物濃度を1.0×1012[cm-3]から1.0×1013[cm-3]に設定することで、これらの問題に対処し、ゲート間絶縁膜１４３に印加される電界の十分な緩和を実現している。
【００６１】
図６は、デプレッション型の周辺トランジスタ５０１の構成を示す平面図及び側方断面図である。図６(Ａ)は、図１に示すメモリセルアレイの周辺に位置する周辺トランジスタ５０１の構成を示す平面図であり、図６(Ｂ)及び図６(Ｃ)はそれぞれ、図６(Ａ)に示すＢ−Ｂ’線（チャネル幅方向）及びＣ−Ｃ’線（チャネル長方向）に沿った側方断面図となっている。以下、周辺トランジスタ５０１の構成について詳細に説明する。
【００６２】
図６(Ａ)に示すように、周辺回路部では、チャネル長方向に伸びる複数の素子分離膜１６１が基板１０１上に配置され、ｐ型ウェル１０２を分離している。さらには、チャネル幅方向に伸びるゲート電極１５２が、ｐ型ウェル１０２及び素子分離膜１６１上に配置され、ｐ型ウェル１０２及び素子分離膜１６１と交差している。また、ゲート電極１５２には、図６(Ａ)に示すように、穴Ｈが形成されている。
【００６３】
チャネル長方向の断面図である図６(Ｃ)には、図２と同様に、基板１０１と、基板１０１内に形成されたｐ型ウェル１０２が示されている。図６(Ｃ)には更に、ｐ型ウェル１０２上に形成された周辺トランジスタ５０１が示されている。周辺トランジスタ５０１は、そのチャネル拡散層１５３にｎ型の不純物を有するデプレッション型のｎチャネルＭＯＳトランジスタとなっている。
【００６４】
周辺トランジスタ５０１は、図６(Ｃ)に示すように、ｐ型ウェル１０２上に順に形成されたゲート絶縁膜１５１及びゲート電極１５２を含んでいる。そして、ゲート電極１５２は、ゲート絶縁膜１５１上に順に形成された第１電極層１５２Ａ、絶縁膜１５２Ｂ、及び第２電極層１５２Ｃを含んでいる。第１電極層１５２Ａと第２電極層１５２Ｃは、絶縁膜１５２Ｂを貫通する穴Ｈにより、互いに導通されている。
【００６５】
周辺トランジスタ５０１は更に、図６(Ｃ)に示すように、ｐ型ウェル１０２内に形成されたｎ型のチャネル拡散層１５３と、ｎ型のソース／ドレイン拡散層１５４とを含んでいる。チャネル拡散層１５３は、ゲート電極１５２の下方のｐ型ウェル１０２の表面に形成されており、ソース／ドレイン拡散層１５４は、ゲート電極１５２を挟むようにｐ型ウェル１０２内に形成されている。
【００６６】
チャネル幅方向の断面図である図６(Ｂ)には、ｐ型ウェル１０２を分離する複数の素子分離膜１６１が示されている。図６(Ｂ)には更に、ゲート絶縁膜１５１及び第１電極層１５２Ａが、素子分離膜１６１間においてｐ型ウェル１０２上に形成され、絶縁膜１５２Ｂ及び第２電極層１５２Ｃが、第１電極層１５２Ａ及び素子分離膜１６１上に形成されている様子が示されている。
【００６７】
また、図６(Ｃ)には、周辺トランジスタ５０１を覆うように基板１０１上に形成された層間絶縁膜１６２と、ソース／ドレイン拡散層１５４上に形成されたコンタクトプラグ１７１が示されている。また、図６(Ａ)には、ゲート電極１５２及び素子分離膜１６１の平面形状や、コンタクトプラグ１７１及び１７２の配置が示されている。
【００６８】
ここで、図２に示すｎ型拡散層１０３と、図７に示すチャネル拡散層１５３との関係について説明する。
【００６９】
本実施形態では、ｎ型拡散層１０３内の不純物は、チャネル拡散層１５３内の不純物と同じ種類のものとすることが望ましい。そして、ｎ型拡散層１０３は、チャネル拡散層１５３と同じイオン注入工程により形成することが望ましい。これにより、ｎ型拡散層１０３を、工程数を増やさずに形成することが可能となり、その結果、半導体記憶装置の製造コストを抑制することが可能となる。なお、上記の不純物の例としては、Ａｓ（砒素）やＰ（リン）が挙げられる。
【００７０】
図７及び図８は、第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。図７及び図８に示す各図は、図１に示すＡ−Ａ’線に沿った側方断面図となっている。以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００７１】
まず、図７(Ａ)に示すように、基板１０１内にｐ型ウェル１０２を形成する。次に、図７(Ｂ)に示すように、ｐ型ウェル１０２内にｎ型拡散層１０３を形成する。
【００７２】
なお、ｎ型拡散層１０３内の不純物は、チャネル拡散層１５３（図６）内の不純物と同じ種類のものとすることが望ましく、ｎ型拡散層１０３は、チャネル拡散層１５３と同じイオン注入工程により形成することが望ましい。
【００７３】
次に、図７(Ｃ)に示すように、ｐ型ウェル１０２上に第１絶縁膜６０１を形成する。第１絶縁膜６０１は、メモリセル２０１のゲート絶縁膜１３１（図２）、ダミーセル３０１のゲート絶縁膜１４１（図２）、周辺トランジスタ５０１のゲート絶縁膜１５１（図６）等の材料となる。
【００７４】
次に、図７(Ｃ)に示すように、第１絶縁膜６０１上に第１電極層６０２を形成する。第１電極層６０２は、メモリセル２０１の浮遊ゲート１３２（図２）、ダミーセル３０１の浮遊ゲート１４２（図２）、周辺トランジスタ５０１の第１電極層１５２Ａ（図６）等の材料となる。
【００７５】
次に、図８(Ａ)に示すように、第１電極層６０２及び第１絶縁膜６０１を貫通する第１及び第２の素子分離膜１２１，１２２を、ｐ型ウェル１０２上に形成する。第１の素子分離膜１２１は、ｎ型拡散層１０３の側方に、互いに平行に、かつ、ｎ型拡散層１０３の上面ＳAよりも低い位置に底面Ｓ1を有するように形成される。また、第２の素子分離膜１２２は、第１の素子分離膜１２１と平行に、第１の素子分離膜１２１との間にｎ型拡散層１０３を挟む位置に、かつ、第１の素子分離膜１２１との間の基板表面の幅Ｗ2が第１の素子分離膜１２１間の基板表面の幅Ｗ1よりも広くなるように形成される。また、第２の素子分離膜１２２も、第１の素子分離膜１２１と同様、ｎ型拡散層１０３の上面ＳAよりも低い位置に底面Ｓ2を有するように形成される。
【００７６】
なお、第１及び第２の素子分離膜１２１，１２２は、これらの素子分離膜用の素子分離溝をｐ型ウェル１０２中に形成し、素子分離溝内に絶縁膜を埋め込み、当該絶縁膜の表面をＣＭＰ（化学機械研磨）により平坦化することで形成される。
【００７７】
次に、図８(Ｂ)に示すように、第１の素子分離膜１２１の上面を、エッチングにより後退させる。図８(Ｂ)には、第１の素子分離膜１２１の上面の高さが、第２の素子分離膜１２２及び第１電極層６０２の上面の高さより低くなった様子が示されている。
【００７８】
次に、図８(Ｃ)に示すように、第１電極層６０２、及び第１及び第２の素子分離膜１２１，１２２上に、第２絶縁膜６０３を形成する。第２絶縁膜６０３は、メモリセル２０１のゲート間絶縁膜１３３（図２）、ダミーセル３０１のゲート間絶縁膜１４３（図２）、周辺トランジスタ５０１の絶縁膜１５２Ｂ（図６）等の材料となる。
【００７９】
次に、図８(Ｃ)に示すように、第２絶縁膜６０３上に第２電極層６０４を形成する。第２電極層６０４は、メモリセル２０１の制御ゲート１３４（図２）、ダミーセル３０１の制御ゲート１４４（図２）、周辺トランジスタ５０１の第２電極層１５２Ｃ（図６）等の材料となる。
【００８０】
なお、本実施形態では、第２電極層６０４は、下位層と上位層からなる。そして、第２電極層６０４は、第２絶縁膜６０３上に下位層を形成し、下位層及び第２絶縁膜６０３を貫通するよう、周辺トランジスタ５０１用の穴Ｈを形成し、下位層上に上位層を形成することで形成される。周辺トランジスタ５０１用の穴Ｈを形成する際には、選択トランジスタ２０２やダミー選択トランジスタ３０２（図１）用の穴も、同時に形成される。これにより、選択トランジスタ２０２の電極層同士や、ダミー選択トランジスタ３０２の電極層同士が、周辺トランジスタ５０１の電極層同士と同様に導通されることとなる。
【００８１】
次に、本実施形態では、第２電極層６０４、第２絶縁膜６０３、及び第１電極層６０２のエッチング加工を行う。これにより、第２電極層６０４が、図１に示すワード線ＷＬの形状に加工される。次に、本実施形態では、ソース／ドレイン拡散層１５４（図６）等を形成するためのイオン注入を行う。
【００８２】
このようにして、図１〜図４及び図６に示すメモリセル２０１、選択トランジスタ２０２、ダミーセル３０１、ダミー選択トランジスタ３０２、及び周辺トランジスタ５０１を形成するためのゲート加工が行われる。その結果、図１、図３、及び図４に示すように、ＮＡＮＤストリング２１１やダミーＮＡＮＤストリング３１１が形成される。こうして、本実施形態の半導体記憶装置が製造される。
【００８３】
以下、図９及び図１０を参照して、ｎ型拡散層１０３の形成方法の具体例について詳細に説明する。
【００８４】
図９は、ｎ型拡散層１０３の形成方法の第１の例を説明するための平面図である。
【００８５】
図９(Ａ)は、図７(Ａ)に示す工程の実行後の基板１０１を示した平面図となっており、基板１０１と、基板１０１内に形成されたｐ型ウェル１０２とが示されている。図９(Ａ)では更に、第１の素子分離膜１２１、第２の素子分離膜１２２、及びダミーＮＡＮＤストリング３１１の形成予定領域が、１２１’、１２２’、及び３１１’で示されている。
【００８６】
ｎ型拡散層１０３の形成方法の第１の例では、図９(Ｂ)に示すように、図１に示す領域Ｒ内のｐ型ウェル１０２内に、ｎ型不純物を注入する。これにより、領域Ｒがｎ型拡散層１０３となる。
【００８７】
上記第１の例では、図９(Ｂ)に示すように、ダミーＮＡＮＤストリングの形成予定領域３１１’全体が、領域Ｒで覆われている。これにより、第１の例では、Ｘ方向に第２の素子分離膜の形成予定領域１２２’を挟んで隣接する、２つのダミーＮＡＮＤストリングの形成予定領域３１１’内のｐ型ウェル１０２内全体に、ｎ型不純物が注入される。よって、第１の例では、ｎ型拡散層１０３が、図１に示すように、Ｘ方向に第２の素子分離膜１２２を挟んで隣接する２つのダミーＮＡＮＤストリング３１１を構成するダミーセル３０１間にまたがって形成される。このことには、ｎ型拡散層１０３をダミーセル３０１ごとに形成するのに比べて、ｎ型拡散層１０３の形成が容易になるという利点がある。なお、第２の素子分離膜の形成予定領域１２２’に形成されたｎ型拡散層１０３は、第２の素子分離膜１２２用の素子分離溝を形成する時点で除去される。即ち、Ｘ方向に第２の素子分離膜１２２を挟んで隣接するダミーＮＡＮＤストリング３１１のｎ型拡散層１０３は、第２の素子分離膜１２２で分離されているといえる。
【００８８】
また、第１の例では、図９(Ｂ)に示すように、領域Ｒが、Ｙ方向に隣接するダミーＮＡＮＤストリングの形成予定領域３１１’間で分断されている。よって、第１の例では、ｎ型拡散層１０３が、図１に示すように、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間で分断されるように形成される。このことには、Ｙ方向に隣接するダミーＮＡＮＤストリング３１１間にまたがってｎ型拡散層１０３を形成するのに比べて、各ダミーＮＡＮＤストリング３１１のｎ型拡散層１０３内に存在する電子の量を少なくすることができるという利点がある（ｎ型拡散層１０３の不純物である電子の量が多くなりすぎると、キャパシタンスＣdep（ｎ型拡散層１０３とｐ型ウェル１０２のｐｎ接合）が存在しないのと同じ状態になってしまう）。
【００８９】
また、Ｘ方向における領域Ｒの端部は、第２の素子分離膜の形成予定領域１２２’と、第２の素子分離膜の形成予定領域１２２’の両端に存在する第１の素子分離膜の形成予定領域１２１’との間に存在してもよい。この場合、ダミーＮＡＮＤストリング３１１の一部にｎ型不純物が注入されず、一部にｐ型ウェル１０２が露出することになるが、少なくともｎ型拡散層１０３がダミーセル３０１の浮遊ゲート１４２下の一部に形成されていれば、ダミーセル３０１のチャネル領域にｐｎ接合による空乏層が形成される。これにより、半導体記憶装置内に致命的な不良が発生することを回避することが可能となる。
【００９０】
また、Ｘ方向における領域Ｒの端部は、第２の素子分離膜の形成予定領域１２２’の両端に存在する第１の素子分離膜の形成予定領域１２１’内に存在してもよい。これにより、各々の領域Ｒでは、ｎ型不純物が、第２の素子分離膜の形成予定領域１２２’内のｐ型ウェル１０２から、ダミーＮＡＮＤストリングの形成予定領域３１１’に隣接する第１の素子分離膜の形成予定領域１２１’内の一部のｐ型ウェル１０２にまたがって注入される。このことには、ｎ型不純物の注入範囲がＸ方向にずれてしまっても、ｎ型拡散層１０３がダミーＮＡＮＤストリング３１１の下部に形成されるという利点がある。
【００９１】
なお、本実施形態では、各領域Ｒは、Ｘ方向において第２の素子分離膜１２２の両端の２つのダミーＮＡＮＤストリング３１１を覆う形状となっているが、１つのダミーＮＡＮＤストリング３１１のみを覆う形状としても構わない。すなわち、本実施形態では、ｎ型不純物の注入範囲を、複数のダミーＮＡＮＤストリング３１１にまたがるよう設定してもよいし、個々のダミーＮＡＮＤストリング３１１ごとに設定してもよい。
【００９２】
図１０は、ｎ型拡散層１０３の形成方法の第２の例を説明するための平面図である。
【００９３】
図１０(Ａ)は、図９(Ａ)と同様、図７(Ａ)に示す工程の実行後の基板１０１を示した平面図となっている。
【００９４】
ｎ型拡散層１０３の形成方法の第２の例では、図１０(Ｂ)に示すように、図１に示す領域Ｒ同士を繋げた領域Ｒ1内のｐ型ウェル１０２内に、ｎ型不純物を注入する。これにより、領域Ｒ1がｎ型層となる。更に、図１０(Ｃ)に示すように、領域Ｒ同士の接続部分である領域Ｒ2内のｎ型層内に、ｐ型不純物を注入する。これにより、領域Ｒ2がｐ型層となる。その結果、領域Ｒ1から領域Ｒ2を除いた領域Ｒがｎ型拡散層１０３となる。
【００９５】
このように、上記第２の例では、ｎ型不純物を、ｐ型ウェル１０２内に、Ｙ方向に隣接するダミーＮＡＮＤストリングの形成予定領域３１１’間にまたがって注入し（図１０(Ｂ)）、その後、ｐ型不純物を、Ｙ方向に隣接するダミーＮＡＮＤストリングの形成予定領域３１１’間のｐ型ウェル１０２内に注入する（図１０(Ｃ)）。これにより、上記第１の例と同様のｎ型拡散層１０３を形成することができる。
【００９６】
以上のように、本実施形態では、ダミーセル３０１の下方において、第１の素子分離膜１２１と第２の素子分離膜１２２との間のｐ型ウェル１０２内に、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に上面ＳAを有するｎ型拡散層１０３を形成する。これにより、本実施形態では、ダミーセル３０１のチャネル領域にｐｎ接合による空乏層が形成される。これにより、本実施形態では、ダミーセル３０１のゲート間絶縁膜１４３に印加される電界を緩和して、半導体記憶装置内に致命的な不良が発生することを回避することが可能となる。
【００９７】
以下、本発明の第２及び第３実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００９８】
（第２実施形態）
図１１は、第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【００９９】
第１実施形態（図２）では、ｎ型拡散層１０３の上面ＳAは、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されており、より詳細には、基板１０１の表面Ｓと一致している。同様に、ｎ型拡散層１０３の下面ＳBも、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されている。その結果、第１実施形態では、第１の素子分離膜１２１と第２の素子分離膜１２２との間に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合面が１つ形成されている。
【０１００】
これに対し、第２実施形態（図１１）では、ｎ型拡散層１０３の上面ＳAは、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されているものの、基板１０１の表面Ｓとは一致しておらず、基板１０１の表面Ｓよりも低い位置に形成されている。また、ｎ型拡散層１０３の下面ＳBは、第１実施形態と同様、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されている。その結果、第２実施形態では、第１の素子分離膜１２１と第２の素子分離膜１２２との間に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合面が２つ形成されている。言い換えれば、ダミーセル３０１のゲート絶縁膜１４１とｎ型拡散層１０３との間に、ｐ型ウェル１０２の一部であるｐ型ウェル１０４が挟まれている、と言うことができる。
【０１０１】
図１２は、第２実施形態のダミーＮＡＮＤストリング３１１の構成を示す側方断面図である。
【０１０２】
本実施形態では、ｐ型ウェル１０４を、ｎ型拡散層１０３によりｐ型ウェル１０２から分離する必要がある。そのため、図１２に示すように、接続ｎ型拡散層１０５を形成することにより、Ｙ方向に沿った断面において、ｐ型ウェル１０４をｎ型拡散層１０３と接続ｎ型拡散層１０５で囲む。接続ｎ型拡散層１０５は、ダミーＮＡＮＤストリング３１１を構成する２つのダミー選択トランジスタ３０２の下部付近に形成され、その上面がゲート絶縁膜１４１と接し、その下面がｎ型拡散層１１２の上部と重なる。すなわち、接続ｎ型拡散層１０５は、Ｙ方向に沿った断面において、ｐ型ウェル１０４を挟むよう配置されている。
【０１０３】
このように、第２実施形態では、第１実施形態と同様、第１の素子分離膜１２１と第２の素子分離膜１２２との間に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合が形成されている。これにより、第２実施形態では、ダミーセル３０１のチャネル領域にｐｎ接合による空乏層が形成される。これにより、第２実施形態では、第１実施形態と同様、ダミーセル３０１のゲート間絶縁膜１４３に印加される電界を緩和して、半導体記憶装置内に致命的な不良が発生することを回避することが可能となる。
【０１０４】
（第３実施形態）
図１３は、第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【０１０５】
第２実施形態（図１１）では、ｎ型拡散層１０３の上面ＳAは、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高く、基板１０１の表面Ｓよりも低い位置に形成されている。また、ｎ型拡散層１０３の下面ＳBは、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高い位置に形成されている。その結果、第２実施形態では、ダミーセル３０１の下方の基板１０１内に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合面が２つ形成されている。
【０１０６】
一方、第３実施形態（図１３）では、ｎ型拡散層１０３の上面ＳAは、第２実施形態と同様、第１及び第２の素子分離膜１２１，１２２の底面Ｓ1，Ｓ2よりも高く、基板１０１の表面Ｓよりも低い位置に形成されている。しかしながら、ｎ型拡散層１０３の下面ＳBは、第１の素子分離膜１２１の底面Ｓ1よりも低く、第２の素子分離膜１２１の底面Ｓ2よりも高い位置に形成されている。その結果、第３実施形態では、ダミーセル３０１の下方の基板１０１内に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合面が２つ形成されている。
【０１０７】
また、本実施形態では、第２実施形態と同様、ｐ型ウェル１０４を、ｎ型拡散層１０３によりｐ型ウェル１０２から分離する必要がある。そのため、図１２に示したように、接続ｎ型拡散層１０５を形成して、Ｙ方向に沿った断面において、ｐ型ウェル１０４をｎ型拡散層１０３と接続ｎ型拡散層１０５で囲む。
【０１０８】
このように、第３実施形態では、第１及び第２実施形態と同様、ダミーセル３０１の下方の基板１０１内に、ｐ型ウェル１０２とｎ型拡散層１０３によるｐｎ接合が形成されている。これにより、第３実施形態では、ダミーセル３０１のチャネル領域にｐｎ接合による空乏層が形成される。これにより、第３実施形態では、第１及び第２実施形態と同様、ダミーセル３０１のゲート間絶縁膜１４３に印加される電界を緩和して、半導体記憶装置内に致命的な不良が発生することを回避することが可能となる。
【０１０９】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１１０】
１０１  基板
１０２  ｐ型ウェル
１０３  ｎ型拡散層
１０４  ｐ型ウェル
１０５  接続ｎ型拡散層
１１１  素子領域
１２１  第１の素子分離膜
１２２  第２の素子分離膜
１３１  ゲート絶縁膜
１３２  浮遊ゲート
１３３  ゲート間絶縁膜
１３４  制御ゲート
１３５  スペーサ
１３６  第１絶縁膜
１３７  第１電極層
１３８  第２絶縁膜
１３９  第２電極層
１４０  スペーサ
１４１  ゲート絶縁膜
１４２  浮遊ゲート
１４３  ゲート間絶縁膜
１４４  制御ゲート
１４５  スペーサ
１４６  第１絶縁膜
１４７  第１電極層
１４８  第２絶縁膜
１４９  第２電極層
１５０  スペーサ
１５１  ゲート絶縁膜
１５２  ゲート電極
１５２Ａ  第１電極層
１５２Ｂ  絶縁膜
１５２Ｃ  第２電極層
１５３  チャネル拡散層
１５４  ソース／ドレイン拡散層
１６１  素子分離膜
１６２  層間絶縁膜
１７１  コンタクトプラグ
１７２  コンタクトプラグ
２０１  セルトランジスタ（メモリセル）
２０２  選択トランジスタ
２１１  ＮＡＮＤストリング
３０１  ダミーセルトランジスタ（ダミーセル）
３０２  ダミー選択トランジスタ
３１１  ダミーＮＡＮＤストリング
４０１  ゲート間絶縁膜
４０２  制御ゲート
５０１  周辺トランジスタ
６０１  第１絶縁膜
６０２  第１電極層
６０３  第２絶縁膜
６０４  第２電極層
【図１】
2011171475.tif 000003
【図２】
2011171475.tif 000004
【図３】
2011171475.tif 000005
【図４】
2011171475.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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