(57)【要約】【課題】小型かつノイズ抑制に優れる発振回路を提供すること。【解決手段】本発明にかかる発振回路１００は、インバータ１及び２、タンク回路３を有する。タンク回路３は、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に並列に接続される。インバータ１は、ドレインが出力ノードＯＵＴＢに接続されたｎ型ＭＩＳトランジスタＭ１及びｐ型ＭＩＳトランジスタＭ３を有する。インバータ２は、ドレインが出力ノードＯＵＴＴに接続されたｎ型ＭＩＳトランジスタＭ２及びｐ型ＭＩＳトランジスタＭ４を有する。ｐ型ＭＩＳトランジスタＭ３及びＭ４のゲート端子は、それぞれ出力ノードＯＵＴＴ及びＯＵＴＢと直接的に接続される。ｎ型ＭＩＳトランジスタＭ１及びＭ２のゲート端子は、それぞれ結合容量ＣＧ１及びＣＧ２を介して出力ノードＯＵＴＴ及びＯＵＴＢと接続され、抵抗ＣＧ１及びＣＧ２を介してバイアス電圧ＶＢＩＡＳが印加される。【選択図】図１
2011244086.tif 000002
【特許請求の範囲】
【請求項１】
第１の出力ノードと第２の出力ノードとの間に並列に接続された容量及びインダクタを少なくとも有するタンク回路と、
前記第１の出力ノードと前記第２の出力ノードとの間に接続された第１のインバータと、
入力端が前記第１のインバータの出力端と接続され、出力端が前記第１のインバータの入力端と接続される第２のインバータと、を備え、
前記第１のインバータは、
第１の電圧源と前記第１の出力ノードとの間に接続される第１導電型の第１のＭＩＳトランジスタと、
前記第１の電圧源と電圧が異なる第２の電圧源と前記第１の出力ノードとの間に接続される前記第１導電型とは異なる第２導電型の第２のＭＩＳトランジスタと、を備え、
前記第２のインバータは、
前記第１の電圧源と前記第２の出力ノードとの間に接続される前記第１導電型の第３のＭＩＳトランジスタと、
前記第２の電圧源と前記第２の出力ノードとの間に接続される前記第２導電型の第４のＭＩＳトランジスタと、を備え、
前記第１のＭＩＳトランジスタの制御端子は、前記第２の出力ノードと直接的に接続され、
前記第３のＭＩＳトランジスタの制御端子は、前記第１の出力ノードと直接的に接続され、
前記第２のＭＩＳトランジスタの制御端子は、第１の容量素子を介して前記第２の出力ノードと接続されるとともに、第１の抵抗素子を介して第３の電圧源と接続され、
前記第４のＭＩＳトランジスタの制御端子は、第２の容量素子を介して前記第１の出力ノードと接続されるとともに、第２の抵抗素子を介して前記第３の電圧源と接続される、
発振回路。
【請求項２】
前記第３の電圧源の電圧は、前記第１の出力ノードのＤＣオフセット電圧及び前記第２の出力ノードのＤＣオフセット電圧よりも低いことを特徴とする、
請求項１に記載の発振回路。
【請求項３】
前記第１の出力ノードの出力振幅及び前記第２の出力ノードの出力振幅に対応した検出信号を出力する振幅検出回路を更に備え、
前記第３の電圧源は、前記検出信号に応じて当該第３の電圧源の電圧を変化させることを特徴とする、
請求項１又は２に記載の発振回路。
【請求項４】
前記検出回路は、前記第１の出力ノードの電圧と前記第２の出力ノードの電圧との差に対応した電圧信号を前記検出信号として出力することを特徴とする、
請求項３に記載の発振回路。
【請求項５】
前記検出信号として出力された前記電圧信号と、外部から供給される基準電圧と、を比較し、比較結果を前記第３の電圧源に出力する比較器を更に備え、
前記第３の電圧源は、前記電圧信号の増大に応じて当該第３の電圧源の電圧を増大させることを特徴とする、
請求項４に記載の発振回路。
【請求項６】
前記第１のＭＩＳトランジスタ及び前記第３のＭＩＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記第２のＭＩＳトランジスタ及び前記第４のＭＩＳトランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とする、
請求項１乃至５のいずれか一項に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、特に低雑音の発振回路に関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ及び地上波デジタルＴＶなどの、種々の高速なデジタル無線方式が実用化されている。特に、ＧＨｚ以上の高速な動作をするデジタルの半導体集積回路では、無線回路と同様のアナログ技術が使用される。
【０００３】
図９は、シリコン基板上に形成される通常のＬＣ発振器４００のモデルを示す構成図である。ＬＣ発振器４００は、ＬＣタンク部４１及びインバータ部４２により構成される。ＬＣタンク部４１は、ＬＣ発振器４００の発振周波数を決定する回路である。ＬＣタンク部４１は、インダクタＬｐ及び容量Ｃｐにより構成される。インダクタＬｐ及び容量Ｃｐは、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に、並列に接続される。容量Ｃｐは、固定容量または可変容量（バラクタ）である。容量Ｃｐが可変容量である場合には、容量を変化させることにより、ＬＣ発振器４００の発振周波数を変化させることができる。抵抗Ｒｐは、インダクタＬｐ及び容量Ｃｐの等価的な寄生抵抗を示す。よって、実際に抵抗素子が接続されるものではない。
【０００４】
インバータ部４２は、ＬＣタンク部４１での損失による振幅の減少を補い、発振を持続させるための回路である。インバータ部４２は、インバータＩＮＶ１及びＩＮＶ２により構成される。インバータＩＮＶ１の入力は、出力ノードＯＵＴＢと接続される。インバータＩＮＶ１の出力は、出力ノードＯＵＴＴと接続される。インバータＩＮＶ２の入力は、出力ノードＯＵＴＴと接続される。インバータＩＮＶ２の出力は、出力ノードＯＵＴＢと接続される。インバータ部４２は、シリコン基板上ではＭＩＳ（Metal-Insulator-Semiconductor）トランジスタにより実現される。ＭＩＳトランジスタはノイズを発するため、図９ではＭＩＳトランジスタのノイズを電流ノイズ源｜Ｉｎ｜２で示している。
【０００５】
ＬＣ発振器４００の発振周波数は、インダクタＬｐのインダクタンス値と容量Ｃｐの容量値で決まる。そのため、能動素子のみで構成された発振器に比べて、安定した発振を得ることが出来る。しかし、ＬＣ発振器における発振周波数は、構成する素子が発するノイズによって変動する。このノイズ源としては、抵抗Ｒｐが発する熱ノイズとＭＩＳトランジスタの電流ノイズ源｜Ｉｎ｜２によるものとが存在する。ＬＣ発振器の発振周波数の変動は、位相ノイズとして観測される。
【０００６】
図１０は、一般的なＬＣ発振器のオフセット周波数ｆｏに対する位相ノイズの依存性を示すグラフである。図１０に示すように、低周波側における位相ノイズは、１／ｆｏ３（破線ＮＬ）に比例して減少する。一方、高周波側における位相ノイズは、１／ｆｏ２（破線ＮＨ）に比例して減少する。低周波側のノイズは、主にＭＩＳトランジスタが発する１／ｆノイズが原因である。高周波側のノイズは、インダクタの直列抵抗の熱ノイズが原因である。
【０００７】
ＭＩＳトランジスタが発するノイズを低減する手法として、Ｃｌａｓｓ−Ｃ型ＬＣ発振器が提案されている（非特許文献１）。Ｃｌａｓｓ−Ｃ型ＬＣ発振器の構成を、従来型ＬＣ発振器と比較して説明する。図１１Ａは、従来型ＬＣ発振器５００の基本構成を示す回路図である。図１１Ａに示すように、従来型ＬＣ発振器５００では、インダクタＬＢ及びＬＴの一端が固定電位に接続される。インダクタＬＢの他端は、ＭＩＳトランジスタＭ１１のドレインと接続される。インダクタＬＴの他端は、ＭＩＳトランジスタＭ１２のドレインと接続される。ＭＩＳトランジスタＭ１１のソース及びＭＩＳトランジスタＭ１２のソースは、電流源であるＭＩＳトランジスタＭＣＮのドレインと接続される。ＭＩＳトランジスタＭ１１のゲート端子は、出力ノードＯＵＴＴ（ＭＩＳトランジスタＭ１２のドレイン）と直結される。ＭＩＳトランジスタＭ１２のゲート端子は、出力ノードＯＵＴＢ（ＭＩＳトランジスタＭ１１のドレイン）と直結される。ＭＩＳトランジスタＭＣＮのドレインは、グランドと接続される。ＭＩＳトランジスタＭＣＮのゲートは、制御電圧ＶＲＥＦが入力される。出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間には、可変容量Ｃｖ１１及びＣｖ１２が直列に接続される。可変容量Ｃｖ１と及び可変容量Ｃｖ２との接続点には、制御電圧ＶＣＮＴが入力される。
【０００８】
図１１Ｂは、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００の基本構成を示す回路図である。Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００は、従来型ＬＣ発振器５００に、抵抗ＲＧ１１及びＲＧ１２、結合容量ＣＧ１１及びＣＧ１２を追加したものである。結合容量ＣＧ１１は、ＭＩＳトランジスタＭ１１のゲートと出力ノードＯＵＴＴとの間に接続される。結合容量ＣＧ１２は、ＭＩＳトランジスタＭ１２のゲートと出力ノードＯＵＴＢとの間に接続される。抵抗ＲＧ１１は、ＭＩＳトランジスタＭ１１のゲートとバイアス電圧ＶＢＩＡＳが供給されるノードとの間に接続される。抵抗ＲＧ１２は、ＭＩＳトランジスタＭ１２のゲートとバイアス電圧ＶＢＩＡＳが供給されるノードとの間に接続される。Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００のその他の構成は、従来型ＬＣ発振器５００と同様であるので、説明を省略する。
【０００９】
従来型ＬＣ発振器５００及びＣｌａｓｓ−Ｃ型ＬＣ発振器６００は、いずれもｎ型ＭＩＳトランジスタのみを使用し、ｐ型ＭＩＳトランジスタは使用しない。以降では、ｎ型ＭＩＳトランジスタのみで構成されるＬＣ発振器を、ｎ型ＬＣ発振器と称する。
【００１０】
図１２は、従来型ＬＣ発振器５００及びＣｌａｓｓ−Ｃ型ＬＣ発振器６００の電圧波形及び電流波形を示すグラフである。図１２は、ＭＩＳトランジスタＭ１に流れる電流、出力ノードＯＵＴＴ及びＯＵＴＢの電圧の時間変化を示している。従来型ＬＣ発振器５００及びＣｌａｓｓ−Ｃ型ＬＣ発振器６００は、いずれも差動回路である。よって、出力ノードＯＵＴＴの電圧波形と出力ノードＯＵＴＢの電圧波形とは反転する。ここで、出力ノードＯＵＴＴの電圧波形と出力ノードＯＵＴＢの電圧波形とが交差する時点では、出力ノードＯＵＴＴの電圧ＶＴと出力ノードＯＵＴＢの電圧ＶＢとが等しくなる。この時、ロジック的には、出力がＨからＬ、もしくはＬからＨに遷移する。このタイミングのずれが、位相ノイズとして観測される。
【００１１】
ＬＣ発振器の回路内の各ノイズ源は、常にノイズを発する。特に、ＶＴ＝ＶＢとなる時に発生するノイズは、他のタイミングで発生するノイズと比べて、位相ノイズに対する寄与が大きい。
【００１２】
従来型ＬＣ発振器５００では、ＶＴ＝ＶＢとなる時のＭＩＳトランジスタＭ１１のゲート電圧とドレイン電圧とは等しくなる。同様に、ＶＴ＝ＶＢとなる時のＭＩＳトランジスタＭ１２のゲート電圧とドレイン電圧とは等しくなる。このバイアス条件では、ＭＩＳトランジスタＭ１１及びＭ１２は飽和領域で動作するので、飽和動作でのノイズが出力に加わる。
【００１３】
これに対して、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００では、ＶＴ＝ＶＢとなる時のＭＩＳトランジスタＭ１１のゲート電圧とドレイン電圧とは異なる。同様に、ＶＴ＝ＶＢとなる時のＭＩＳトランジスタＭ１２のゲート電圧とドレイン電圧とは異なる。この場合に、ＭＩＳトランジスタＭ１１及びＭ１２のゲートバイアスを、ＭＩＳトランジスタＭ１１及びＭ１２の両方がオフとなるように設定する。これにより、ＭＩＳトランジスタＭ１１及び１２は、ＭＩＳトランジスタの主要なノイズであるチャネルノイズを発しない。従って、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００の出力で観測されるノイズを低減できる。
【００１４】
従来型ＬＣ発振器５００では、ＶＴ＝ＶＢとなる時に電流が流れる。一方、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００では、ＶＴ＝ＶＢとなる時に電流は流れない。つまり、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００では、ＭＩＳトランジスタのバイアスを深くしてＣ級（Ｃｌａｓｓ−Ｃ）動作させることにより、ノイズを低減することができる。
【００１５】
次に、ＣＭＯＳ型のＬＣ発振器（以下、ＣＯＭＳ−ＬＣ発振器）について説明する。ＣＭＯＳ−ＬＣ発振器型では、信号振幅が電源電圧を超えないので、微細ＭＩＳトランジスタにおける耐圧の問題を回避できる。また、同じ電流を流したときの位相ノイズを、ｎ型ＬＣ発振器よりも低減できるという利点がある。
【００１６】
図１３は、従来型ＣＭＯＳ−ＬＣ発振器７００の基本構成を示す回路図である。従来型ＣＭＯＳ−ＬＣ発振器７００は、ｐ型ＭＯＳトランジスタＭＣ２のソースが固定電位と接続される。ｐ型ＭＯＳトランジスタＭＣ２のドレインは、ｐ型ＭＯＳトランジスタＭ２３のソース及びｐ型ＭＯＳトランジスタＭ２４のソースと接続される。ｐ型ＭＯＳトランジスタＭＣ２のゲート端子は、制御電圧ＶＲＥＦが入力される。ｐ型ＭＯＳトランジスタＭ２３のゲート端子は、出力ノードＯＵＴＴ（すなわち、ｐ型ＭＯＳトランジスタＭ２４ドレイン）と接続される。ｐ型ＭＯＳトランジスタＭ２４のゲート端子は、出力ノードＯＵＴＢ（すなわち、ｐ型ＭＯＳトランジスタＭ２３のドレイン）と接続される。
【００１７】
出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間には、可変容量（バラクタ）Ｃｖ１１及びＣｖ１２が直列に接続される。出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間には、更にインダクタＬ１１が接続される。並列接続されたインダクタＬ１１と可変容量Ｃｖ１１及びＣｖ１２とは、共振回路を構成する。この共振回路の共振周波数は、可変容量Ｃｖ１１と可変容量Ｃｖ１２との接続点の制御電圧ＶＣＮＴを変化させることで調整する。
【００１８】
ｎ型ＭＯＳトランジスタＭ２１のドレインは、出力ノードＯＵＴＴと接続される。ｎ型ＭＯＳトランジスタＭ２２のドレインは、出力ノードＯＵＴＢと接続される。ｎ型ＭＯＳトランジスタＭ２１のソース及びｎ型ＭＯＳトランジスタＭ２２のソースは、グランドと接続される。
【００１９】
図１４は、Ｃｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００の基本構成を示す回路図である。Ｃｌａｓｓ−Ｃ型ＬＣ発振器８００は、従来型ＣＭＯＳ−ＬＣ発振器７００に、抵抗ＲＧ１１〜１４及び結合容量ＣＧ１１〜１４を追加したものである。結合容量ＣＧ１１は、ｎ型ＭＯＳトランジスタＭ２１のゲートと出力ノードＯＵＴＴとの間に接続される。結合容量ＣＧ１２は、ｎ型ＭＯＳトランジスタＭ２２のゲートと出力ノードＯＵＴＢとの間に接続される。結合容量ＣＧ１３は、ｐ型ＭＯＳトランジスタＭ２３のゲートと出力ノードＯＵＴＢとの間に接続される。結合容量ＣＧ１４は、ｐ型ＭＯＳトランジスタＭ２４のゲートと出力ノードＯＵＴＢとの間に接続される。抵抗ＲＧ１１は、ｎ型ＭＯＳトランジスタＭ２１のゲートとバイアス電圧ＶＢＩＡＳｎが供給されるノードとの間に接続される。抵抗ＲＧ１２は、ｎ型ＭＯＳトランジスタＭ２２のゲートとバイアス電圧ＶＢＩＡＳｎが供給されるノードとの間に接続される。抵抗ＲＧ１３は、ｐ型ＭＯＳトランジスタＭ２３のゲートとバイアス電圧ＶＢＩＡＳｐが供給されるノードとの間に接続される。抵抗ＲＧ１４は、ｐ型ＭＯＳトランジスタＭ２４のゲートとバイアス電圧ＶＢＩＡＳｐが供給されるノードとの間に接続される。Ｃｌａｓｓ−Ｃ型ＬＣ発振器８００のその他の構成は、従来型ＣＭＯＳ−ＬＣ発振器７００と同様であるので、説明を省略する。
【００２０】
また、特許文献１には、図１４に示すＣｌａｓｓ−Ｃ型ＬＣ発振器８００に類似する、ｐ型ＭＯＳトランジスタ対及び型ＭＯＳトランジスタ対の両方にバイアス電圧を供給する半導体集積回路装置の例が開示されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００９−２８４３２９号公報
【非特許文献】
【００２２】
【非特許文献１】"A 1.4mW 4.90-to-5.65GHz Class-C CMOS VCO with an Average FoM of 194.5dBc/Hz", ISSCC Tech. Dig., 2008, pp474-475
【発明の概要】
【発明が解決しようとする課題】
【００２３】
Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００は、ノイズを低減できるものの、発振を開始できないという問題がある。以下では、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００において、発振を開始できない問題について説明する。Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００の電源をオンとした瞬間では、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００は発振していない。よって、ＶＴ＝ＶＢである。この状態から発振が始まるには、何らかの要因（ノイズ・ばらつきなど）により、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に、微小な電位差が生じる必要がある。Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００は、この微小な電位差を、ＭＩＳトランジスタのゲインによって増幅することで発振する。
【００２４】
しかし、Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００では、ＶＴ＝ＶＢとなるバイアス条件では、ＭＩＳトランジスタＭ１１及びＭ１２がオフとなる。よって、ＭＩＳトランジスタのゲインが得られず、発振を開始できない。そのため、通常のＣｌａｓｓ−Ｃ型ＬＣ発振器では、発振開始用のスターター回路の付加や、発振開始時のみバイアス電圧を変えるなどの工夫が必要となる。なお、一旦発振が開始されると、ＶＴ＝ＶＢとなる時点でのゲインが無くとも、インダクタＬＴ及びＬＢに蓄えられた磁気エネルギーによる慣性のため、発振を持続させることが出来る。
【００２５】
また、通常のＣｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに、別々のバイアス電圧ＶＢＩＡＳｎ及びＶＢＩＡＳｐを供給する必要がある。つまり、バイアス電源回路が２つ必要となるため、バイアス電源回路によるチップ面積と消費電力の増大が大きい。
【課題を解決するための手段】
【００２６】
本発明の一態様である発振回路は、第１の出力ノードと第２の出力ノードとの間に並列に接続された容量及びインダクタを少なくとも有するタンク回路と、前記第１の出力ノードと前記第２の出力ノードとの間に接続された第１のインバータと、入力端が前記第１のインバータの出力端と接続され、出力端が前記第１のインバータの入力端と接続される第２のインバータと、を備え、前記第１のインバータは、第１の電圧源と前記第１の出力ノードとの間に接続される第１導電型の第１のＭＩＳトランジスタと、前記第１の電圧源と電圧が異なる第２の電圧源と前記第１の出力ノードとの間に接続される前記第１導電型とは異なる第２導電型の第２のＭＩＳトランジスタと、を備え、前記第２のインバータは、前記第１の電圧源と前記第２の出力ノードとの間に接続される前記第１導電型の第３のＭＩＳトランジスタと、前記第２の電圧源と前記第２の出力ノードとの間に接続される前記第２導電型の第４のＭＩＳトランジスタと、を備え、前記第１のＭＩＳトランジスタの制御端子は、前記第２の出力ノードと直接的に接続され、前記第３のＭＩＳトランジスタの制御端子は、前記第１の出力ノードと直接的に接続され、前記第２のＭＩＳトランジスタの制御端子は、第１の容量素子を介して前記第２の出力ノードと接続されるとともに、第１の抵抗素子を介して第３の電圧源と接続され、前記第４のＭＩＳトランジスタの制御端子は、第２の容量素子を介して前記第１の出力ノードと接続されるとともに、第２の抵抗素子を介して前記第３の電圧源と接続されるものである。本発明の一態様である発振回路は、前記第２及び前記第４のトランジスタが容量素子を介して出力ノードと接続される。更に、前記第２及び前記第４のトランスタのみにバイアス電圧（第３の電圧源）を供給すればよい。これにより、回路面積を低減しつつ、ノイズを効果的に抑制することができる。
【発明の効果】
【００２７】
本発明によれば、小型かつノイズ抑制に優れる発振回路を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１にかかる発振回路１００の基本構成を示す回路図である。
【図２】シミュレーションで用いたインダクタのモデルを示す構成図である。
【図３】シミュレーションで用いるインダクタの等価回路を示す回路図である。
【図４】直列インダクタンスＬｓ及び直列抵抗Ｒｓの周波数特性を示すグラフ。
【図５Ａ】従来型ＣＭＯＳ−ＬＣ発振器７００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。
【図５Ｂ】Ｃｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。
【図５Ｃ】発振回路１００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。
【図６】発振回路１００及び従来型ＣＯＭＳ−ＬＣ発振器７００の位相ノイズのシミュレーション値のオフセット周波数ｆｏ依存性を示すグラフである。
【図７】実施の形態２にかかる発振回路２００の構成を示すブロック図である。
【図８】実施の形態３にかかる発振回路３００の構成を示すブロック図である。
【図９】シリコン基板上に形成される通常のＬＣ発振器４００のモデルを示す構成図である。
【図１０】一般的なＬＣ発振器のオフセット周波数ｆｏに対する位相ノイズの依存性を示すグラフである。
【図１１Ａ】従来型ＬＣ発振器５００の基本構成を示す回路図である。
【図１１Ｂ】Ｃｌａｓｓ−Ｃ型ＬＣ発振器６００の基本構成を示す回路図である。
【図１２】従来型ＬＣ発振器５００及びＣｌａｓｓ−Ｃ型ＬＣ発振器６００の電圧波形及び電流波形を示すグラフである。
【図１３】従来型ＣＭＯＳ−ＬＣ発振器７００の基本構成を示す回路図である。
【図１４】Ｃｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００の基本構成を示す回路図である。
【発明を実施するための形態】
【００２９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態１にかかる発振回路１００の基本構成を示す回路図である。発振回路１００は、インバータ１、インバータ２、タンク回路（ＬＣタンク部）３、ｐ型ＭＩＳトランジスタＭＣ、結合容量ＣＧ１及びＣＧ２、抵抗ＲＧ１及びＲＧ２により構成される。インバータ１とインバータ２とは、入力と出力が相互に接続されている。また、タンク回路３は、インバータ１の出力とインバータ２の出力との間に接続される。
【００３０】
インバータ１は、ｎ型ＭＩＳトランジスタＭ１及びｐ型ＭＩＳトランジスタＭ３により構成される。ｐ型ＭＩＳトランジスタＭ３のソースは、ｐ型ＭＩＳトランジスタＭＣを介して電源電位と接続される。ｐ型ＭＩＳトランジスタＭ３のドレインは、インバータ１の出力ノードＯＵＴＢと接続される。ｎ型ＭＩＳトランジスタＭ１のソースは、グランドと接続される。ｎ型ＭＩＳトランジスタＭ１のドレインは、インバータ１の出力ノードＯＵＴＢと接続される。
【００３１】
ｐ型ＭＩＳトランジスタＭ３のゲート端子は、インバータ２の出力ノードＯＵＴＴと接続される。ｎ型ＭＩＳトランジスタＭ１のゲート端子は、結合容量ＣＧ１を介して、インバータ２の出力ノードＯＵＴＴと接続される。更に、ｎ型ＭＩＳトランジスタＭ１のゲート端子には、抵抗ＲＧ１を介して、バイアス電圧ＶＢＩＡＳが印加される。
【００３２】
インバータ２は、ｎ型ＭＩＳトランジスタＭ２及びｐ型ＭＩＳトランジスタＭ４により構成される。ｐ型ＭＩＳトランジスタＭ４のソースは、ｐ型ＭＩＳトランジスタＭＣを介して電源電位と接続される。ｐ型ＭＩＳトランジスタＭ４のドレインは、インバータ２の出力ノードＯＵＴＴと接続される。ｎ型ＭＩＳトランジスタＭ２のソースは、グランドと接続される。ｎ型ＭＩＳトランジスタＭ２のドレインは、インバータ２の出力ノードＯＵＴＴと接続される。
【００３３】
ｐ型ＭＩＳトランジスタＭ４のゲート端子は、インバータ１の出力ノードＯＵＴＢと接続される。ｎ型ＭＩＳトランジスタＭ２のゲート端子は、結合容量ＣＧ２を介して、インバータ１の出力ノードＯＵＴＢと接続される。更に、ｎ型ＭＩＳトランジスタＭ２のゲート端子には、抵抗ＲＧ２を介して、バイアス電圧ＶＢＩＡＳが印加される。
【００３４】
タンク回路３は、インダクタＬ１、可変容量（バラクタ）Ｃｖ１及びＣｖ２により構成される。インダクタＬ１は、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に接続される。可変容量Ｃｖ１及びＣｖ２は、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に、インダクタＬ１と並列に接続される。可変容量は、シリコン基板上においては、ＭＩＳトランジスタのゲート容量やソース・ドレイン部の接合容量で実現できる。並列接続されたインダクタＬ１と可変容量Ｃｖ１及びＣｖ２とは、共振回路（ＬＣタンク）を構成する。タンク回路３における共振周波数は、可変容量Ｃｖ１と可変容量Ｃｖ２との接続点の制御電圧ＶＣＮＴを変化させることで調整する。
【００３５】
ｐ型ＭＩＳトランジスタＭＣのゲート端子には制御電圧ＶＲＥＦが印加される。ｐ型ＭＩＳトランジスタＭＣは、制御電圧ＶＲＥＦにより制御される電流源として動作する。
【００３６】
上述のように、ｐ型ＭＩＳトランジスタＭ３のゲート端子は、出力ノードＯＵＴＴと直結される。ｐ型ＭＩＳトランジスタＭ４のゲート端子は、出力ノードＯＵＴＢと直結される。一方、ｎ型ＭＩＳトランジスタＭ１のゲート端子は、結合容量ＣＧ１を介して出力ノードＯＵＴＴと接続される。ｎ型ＭＩＳトランジスタＭ２のゲート端子は、結合容量ＣＧ２を介して出力ノードＯＵＴＢと接続される。従って、ｎ型ＭＩＳトランジスタＭ１のゲート端子のバイアス電圧ＶＢＩＡＳを、出力ノードＯＵＴＴの電圧と異なる値とすることができる。同様に、ｎ型ＭＩＳトランジスタＭ２のゲート端子のバイアス電圧ＶＢＩＡＳを、出力ノードＯＵＴＢの電圧と異なる値とすることができる。
【００３７】
発振回路１００は、ｎ型ＭＩＳトランジスタ部をＣｌａｓｓ−Ｃ型構成とし、ｐ型ＭＩＳトランジスタ部を通常のインバータ構成としている。これにより、図１４に示すＣｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００と比べて、バイアス制御電圧を１つ省略することができる。従って、発振回路１００によれば、バイアス電源回路のチップ面積と消費電力を低減できる。
【００３８】
また、発振回路１００では、ｎ型ＭＩＳトランジスタのみがＣｌａｓｓ−Ｃ動作を行う。Ｃｌａｓｓ−Ｃ型構成の採用は、ＭＩＳトランジスタが発するノイズ、特に１／ｆノイズの影響軽減に有効である。一般に、ｎ型ＭＩＳトランジスタの１／ｆノイズは、ｐ型ＭＩＳトランジスタの１／ｆノイズよりも大きい。そのため、ｎ型ＭＩＳトランジスタ部のみをＣｌａｓｓ−Ｃ型構成とした場合ノイズは、ｎ型及びｐ型ＭＩＳトランジスタの両方をＣｌａｓｓ−Ｃ型構成とした場合のノイズと、大きな変化は無い。従って、ｎ型ＭＩＳトランジスタ部のみをＣｌａｓｓ−Ｃ型構成とすることにより、有効にＭＩＳトランジスタからのノイズを抑制することができる。
【００３９】
更に、ｐ型ＭＩＳトランジスタを通常のインバータ回路とすることで、Ｃｌａｓｓ−Ｃ型ＬＣ発振器の欠点である、発振を開始しづらいという問題点を解消することができる。つまり、ｐ型ＭＩＳトランジスタ側は、出力ノードＯＵＴＴの電圧と出力ノードＯＵＴＢの電圧とが同じ場合でもゲインが得られるので、発振初期の微小信号を効果的に増幅することができる。
【００４０】
従って、発振回路１００によれば、ノイズを抑制しつつ容易に発振が可能な発振回路を提供することが可能である。
【００４１】
次に発振回路１００の動作を、回路シミュレーションにより示す。このシミュレーションでは、図１３に示す従来型ＣＭＯＳ−ＬＣ発振器７００、図１４に示すＣｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００及び発振回路１００の回路特性を、回路シミュレータＳＰＩＣＥにより計算した。また、本シミュレーションでは、９０ｎｍノードのＣＭＯＳプロセスによるＭＩＳトランジスタを仮定した。インダクタは、このプロセスで９０ｎｍノードのＣＭＯＳプロセスで実現可能であるものとする。図２は、シミュレーションで用いるインダクタのモデルを示す構成図である。図２に示すように、このインダクタは、３回巻きで３層の配線層からなるインダクタを直列接続した構造とする。配線層は、適宜ビア等により接続される。このインダクタの下部の引き出し線は、出力ノードＯＵＴＴ及び出力ノードＯＵＴＢと接続される。
【００４２】
図３は、シミュレーションで用いるインダクタの等価回路を示す回路図である。図３では、見かけ上の直列インダクタンスＬｓと直列抵抗Ｒｓとを示している。直列インダクタンスＬｓの一端とグランドとの間には、容量Ｃｓｕｂ１及び抵抗Ｒｓｕｂ１が直列に接続されている。直列抵抗Ｒｓの一端とグランドとの間には、容量Ｃｓｕｂ２及び抵抗Ｒｓｕｂ２が直列に接続されている。
【００４３】
図４は、直列インダクタンスＬｓ及び直列抵抗Ｒｓの周波数特性を示すグラフである。なお、本シミュレーションにおける電源電圧は１Ｖとした。
【００４４】
図５Ａは、従来型ＣＭＯＳ−ＬＣ発振器７００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。図５Ｂは、ｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。図５Ｃは、発振回路１００のゲート電圧及びドレイン電圧の時間変化を示すグラフである。従来型ＣＭＯＳ−ＬＣ発振器７００、Ｃｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器８００及び発振回路１００は、約２０ＧＨｚで発振する。従来型ＣＭＯＳ−ＬＣ発振器７００では、ゲート電圧とドレイン電圧とが等しい。発振回路１００では、バイアス電圧ＶＢＩＡＳの調整によりゲート電圧を調整することができる。ここでは、ＭＩＳトランジスタＭ１及びＭ２のゲート電圧の最大値は、ドレイン電圧よりも約０．１Ｖ低く設定されている。従ってＭＩＳトランジスタＭ１及びＭ２がオフとなる時間が、従来型ＣＭＯＳ−ＬＣ発振器７００よりも長くなる。
【００４５】
すなわち、ＭＩＳトランジスタＭ１及びＭ２のゲート端子に供給するバイアス電圧ＶＢＩＡＳを、出力ノードＯＵＴＴ及びＯＵＴＢのＤＣオフセット電圧よりも低い電圧にしている。これにより、ＭＩＳＦＥＴから発生するノイズの影響を低減することができる。
【００４６】
図６は、発振回路１００及び従来型ＣＯＭＳ−ＬＣ発振器７００の位相ノイズのシミュレーション値のオフセット周波数ｆｏ依存性を示すグラフである。従来型ＣＯＭＳ−ＬＣ発振器７００の位相ノイズは、オフセット周波数ｆｏが約１００ｋＨｚとなる近傍で変曲点を有する。
【００４７】
従来型ＣＯＭＳ−ＬＣ発振器７００の位相ノイズは、この変曲点よりも高周波数側では、オフセット周波数に対して１／ｆｏ２の傾きで減少する。この領域における位相ノイズは、主に熱ノイズに起因する。熱ノイズは、インダクタなどの受動素子の寄生抵抗やＭＩＳトランジスタにより発生する。小面積のＬＣ発振器ではインダクタの直列抵抗が大きいので、ここでのノイズの原因は主にインダクタの寄生抵抗である。
【００４８】
この変曲点よりも低周波数側では、オフセット周波数に対して１／ｆｏ３の傾きで減少する。この領域における位相ノイズは、主に１／ｆノイズに起因する。受動素子は、１／ｆノイズを発しない。よって、１／ｆノイズは、ＭＩＳトランジスタにより発生する。
【００４９】
発振回路１００と従来型ＣＯＭＳ−ＬＣ発振器７００とを比較すると、変曲点よりも低周波数側の領域では、発振回路１００のノイズが小さい。変曲点よりも低周波数側の領域では、両者は差が無いことが分かる。
【００５０】
前述のように、Ｃｌａｓｓ−Ｃ動作はＭＩＳトランジスタの発するノイズの影響を低減できるが、受動素子のノイズは低減できない。図６は、この傾向を表している。図６により、発振回路１００によれば、ＭＩＳトランジスタの発するノイズが支配的となる領域におけるノイズを効果的に低減できることが分かる。
【００５１】
実施の形態２
次に、本発明の実施の形態２にかかる発振回路について説明する。図７は、実施の形態２にかかる発振回路２００の構成を示すブロック図である。発振回路２００は、図１に示す発振回路１００、振幅検出回路２１及び電圧源２２により構成される。発振回路１００の出力ノードＯＵＴＴ及びＯＵＴＢは、振幅検出回路２１の入力と接続される。振幅検出回路２１は、出力ノードＯＵＴＴ及びＯＵＴＢの電圧に応じた検出信号ＶＡＭＰを、電圧源２２に出力する。出力ＶＡＭＰは、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅に対して単調に変化するものとする。例えば出力ＶＡＭＰは、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅が大きいときに電圧が高くなり、電圧振幅が小さい時に電圧が低くなる。又は、検出信号ＶＡＭＰは、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅が大きいときに電圧が低くなり、電圧振幅が小さい時に電圧が高くなる。
【００５２】
本構成では、出力ノードＯＵＴＴ及びＯＵＴＢの振幅変動をフィードバック制御する。従って、本構成によれば、出力ノードＯＵＴＴ及びＯＵＴＢの振幅変動を効果的に抑制することができる。
【００５３】
実施の形態３
次に、本発明の実施の形態３にかかる発振回路について説明する。図８は、実施の形態３にかかる発振回路３００の構成を示すブロック図である。発振回路３００は、発振回路に２００に比較器３１を追加した構成を有している。振幅検出回路２１の検出信号ＶＡＭＰは、比較器３１の非反転入力端子に入力される。比較器３１の反転入力端子には、リファレンス電圧ＲＥＦＢＩＡＳが入力される。比較器３１は、検出信号ＶＡＭＰとリファレンス電圧ＲＥＦＢＩＡＳの比較結果である比較信号ＶＣＭＰを、電圧源２２に出力する。発振回路３００のその他の構成は、発振回路２００と同様であるので、説明を省略する。
【００５４】
発振回路３００は、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅が、リファレンス電圧ＲＥＦＢＩＡＳで決定される一定値より大きければ、バイアス電圧ＶＢＩＡＳを低くする。一方、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅が、リファレンス電圧ＲＥＦＢＩＡＳで決定される一定値より小さければ、バイアス電圧ＶＢＩＡＳを高くする。これにより、出力ノードＯＵＴＴ及びＯＵＴＢの電圧振幅は、リファレンス電圧ＲＥＦＢＩＡＳで決定される一定値とすることができる。従って、発振回路３００によれば、ＭＩＳトランジスタのばらつきなどによる振幅変動を効果的に抑制できる。
【００５５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示す発振回路１００における可変容量Ｃｖ１及びＣｖ２は、固定容量とすることも可能である。
【００５６】
また、図１のタンク回路３はあくまで例示である。従って、タンク回路３は、他の構成を有するタンク回路に置き換えることができることは勿論である。
【符号の説明】
【００５７】
１、２  インバータ
３  タンク回路
２１  振幅検出回路
２２  電圧源
３１  比較器
４１  ＬＣタンク部
４２  インバータ部
１００、２００、３００  発振回路
４００  ＬＣ発振器
５００  従来型ＬＣ発振器５００
６００  Ｃｌａｓｓ−Ｃ型ＬＣ発振器
７００  従来型ＣＭＯＳ−ＬＣ発振器
８００  Ｃｌａｓｓ−Ｃ型ＣＭＯＳ−ＬＣ発振器
ＣＧ１、ＣＧ２、ＣＧ１１〜１４  結合容量
Ｃｐ、Ｃｓｕｂ１、Ｃｓｕｂ２  容量
Ｃｖ１、Ｃｖ２、Ｃｖ１１、Ｃｖ１２  可変容量
ＩＮＶ１、ＩＮＶ２  インバータ
Ｌ１、Ｌ１１、ＬＢ、Ｌｔ、Ｌｐ  インダクタ
Ｌｓ  直列インダクタンス
Ｍ１、Ｍ２  ｎ型ＭＩＳトランジスタ
Ｍ１１、Ｍ１２、ＭＣＮ  ＭＩＳトランジスタ
Ｍ３、Ｍ４、ＭＣ  ｐ型ＭＩＳトランジスタ
Ｍ２１、Ｍ２２  ｎ型ＭＯＳトランジスタ
Ｍ２３、Ｍ２４、ＭＣ２  ｐ型ＭＯＳトランジスタ
ＯＵＴＴ、ＯＵＴＢ  出力ノード
ＲＥＦＢＩＡＳ  リファレンス電圧
ＲＧ１、ＲＧ２、ＲＧ１１〜１４、Ｒｐ、Ｒｓｕｂ１、Ｒｓｕｂ２  抵抗
Ｒｓ  直列抵抗
ＶＡＭＰ  検出信号
ＶＢＩＡＳ、ＶＢＩＡＳｎ、ＶＢＩＡＳｐ  バイアス電圧
ＶＣＭＰ  比較信号
ＶＣＮＴ、ＶＲＥＦ  制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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