(57)【要約】【課題】保護素子の素子面積を小さく抑え且つ製造工程を複雑にすることなくサージ耐性が高い半導体装置を実現できるようにする。【解決手段】半導体装置は、第１の素子領域１０６Ａに形成された第１のトランジスタ１１１と、第２の素子領域１０６Ｂに形成された第２のトランジスタ１２１を含む第１の保護素子とを備えている。第２の保護素子オーミック電極１２３Ｂは第１のゲート電極１１５と接続され、第１の保護素子オーミック電極１２３Ａは第１のオーミック電極１１３Ａと接続され、第１の保護素子ゲート電極１１５は、第１の保護素子オーミック電極１２３Ａ及び第２の保護素子オーミック電極１２３Ｂの少なくとも一方と接続されている。第２の素子領域１０６Ｂの面積は、第１の素子領域１０６Ａよりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層積層体における第１の素子領域の上に形成された、第１のオーミック電極、第１のゲート電極及び第２のオーミック電極を有する第１のトランジスタと、
前記半導体層積層体に形成され、前記第１のゲート電極と前記第１のオーミック電極との間に接続され、前記第１のゲート電極に過大な電圧が印加された際に電流を逃がす電流パスを形成する第１の保護素子とを備え、
前記第１の保護素子は、前記半導体層積層体における前記第１の素子領域と分離された第２の素子領域に形成された第２のトランジスタを含み、
前記第２のトランジスタは、前記第２の素子領域の上に形成された、第１の保護素子オーミック電極、第１の保護素子ゲート電極及び第２の保護素子オーミック電極を有し、
前記第２の保護素子オーミック電極は前記第１のゲート電極と接続され、
前記第１の保護素子オーミック電極は前記第１のオーミック電極と接続され、
前記第１の保護素子ゲート電極は、前記第１の保護素子オーミック電極及び第２の保護素子オーミック電極の少なくとも一方と接続され、
前記半導体層積層体は、基板の上に順次形成された第１の半導体層及び該第１の半導体層と比べてバンドギャップが大きい第２の半導体層とを有し、
前記第２の素子領域の面積は、前記第１の素子領域の面積よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極は、前記第１の素子領域の上に選択的に形成された第１のｐ型半導体層の上に形成され、
前記第１の保護素子ゲート電極は、前記第２の素子領域の上に選択的に形成された第２のｐ型半導体層の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のｐ型半導体層は、前記第１の素子領域に形成された第１のゲートリセス部に形成され、
前記第２のｐ型半導体層は、前記第２の素子領域に形成された第２のゲートリセス部に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のゲートリセス部は、前記第１のゲートリセス部よりも深いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のゲート電極は、前記第１の素子領域の上に選択的に形成された第１のゲート絶縁膜の上に形成され、
前記第１の保護素子ゲート電極は、前記第２の素子領域の上に選択的に形成された第２のゲート絶縁膜の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりも厚いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のトランジスタの閾値電圧と、前記第２のトランジスタの閾値電圧とは異なっていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１の保護素子ゲート電極と前記第１の保護素子オーミック電極とは電位が等しいことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記保護素子は、前記第１の保護素子ゲート電極と前記第１の保護素子オーミック電極との間に接続された第１の閾値電圧調整回路を有し、
前記第１の閾値電圧調整回路は、前記半導体層積層体における前記第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第１のダイオードを含み、
前記第１のダイオードは、前記第３の素子領域の上に形成され、前記第１の保護素子ゲート電極と接続された第１のカソード電極と、前記第３の素子領域の上に第３のｐ型半導体層を介して形成された第１のアノード電極とを有していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記保護素子は、前記第１の保護素子ゲート電極と前記第２の保護素子オーミック電極との間に接続された第２の閾値電圧調整回路を有し、
前記第２の閾値電圧調整回路は、前記半導体層積層体における前記第１の素子領域及び第２の素子領域と分離された第４の素子領域に形成された第２のダイオードを含み、
前記第２のダイオードは、前記第４の素子領域の上に形成され、前記第１の保護素子ゲート電極と接続された第２のカソード電極と、前記第３の素子領域の上に第４のｐ型半導体層を介して形成された第２のアノード電極とを有していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１１】
前記保護素子は、前記第１の保護素子ゲート電極と前記第１の保護素子オーミック電極との間に接続された第１の閾値電圧調整回路及び前記第１の保護素子ゲート電極と前記第２の保護素子オーミック電極との間に接続された第２の閾値電圧調整回路を有し、
前記第１の閾値電圧調整回路は、前記半導体層積層体における前記第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第１のダイオードを含み、
前記第２の閾値電圧調整回路は、前記半導体層積層体における前記第１の素子領域及び第２の素子領域と分離された第４の素子領域に形成された第２のダイオードを含み、
前記第１のダイオードは、前記第３の素子領域の上に形成され、前記第１の保護素子ゲート電極と接続された第１のカソード電極と、前記第３の素子領域の上に第３のｐ型半導体層を介して形成された第１のアノード電極とを有し、
前記第２のダイオードは、前記第４の素子領域の上に形成され、前記第１の保護素子ゲート電極と接続された第２のカソード電極と、前記第３の素子領域の上に第４のｐ型半導体層を介して形成された第２のアノード電極とを有していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のオーミック電極は、互いに並列に接続された複数の第１のオーミック電極フィンガを有し、
前記第２のオーミック電極は、互いに並列に接続された複数の第２のオーミック電極フィンガを有し、
前記第１のゲート電極は、互いに並列に接続された複数の第１のゲート電極フィンガを有し、
前記第１のオーミックフィンガと前記第２のオーミックフィンガとは交互に配置され、
前記第１のゲート電極フィンガは前記第１のオーミック電極フィンガと前記第２のオーミック電極フィンガとの間に配置されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のトランジスタは、
前記第１のオーミック電極と接続された第１のオーミック電極パッドと、
前記第２のオーミック電極と接続された第２のオーミック電極パッドと、
前記第１のゲート電極と接続された第１のゲート電極パッドとを有し、
前記第１のオーミック電極パッドは、前記第２の素子領域の上を覆うように形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記半導体層積層体に形成された第２の保護素子をさらに備え、
前記第１のトランジスタは、前記第１のゲート電極と前記第２のオーミック電極との間に形成された第２のゲート電極を有し、
前記第２の保護素子は、前記第１の素子領域及び第２の素子領域と分離され、前記第１の素子領域よりも面積が小さい第５の素子領域に形成された第３のトランジスタを有し、
前記第３のトランジスタは、前記第５の素子領域の上に形成された第３の保護素子オーミック電極、第２の保護素子ゲート電極及び第４の保護素子オーミック電極を有し、
前記第４の保護素子オーミック電極は前記第２のゲート電極と接続され、
前記第３の保護素子オーミック電極は前記第１のオーミック電極と接続され、
前記第２の保護素子ゲート電極は前記第３の保護素子オーミック電極及び第４の保護素子オーミック電極の少なくとも一方と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記第１のオーミック電極は、互いに並列に接続された複数の第１のオーミック電極フィンガを有し、
前記第２のオーミック電極は、互いに並列に接続された複数の第２のオーミック電極フィンガを有し、
前記第１のゲート電極は、互いに並列に接続された複数の第１のゲート電極フィンガを有し、
前記第２のゲート電極は、互いに並列に接続された複数の第２のゲート電極フィンガを有し、
前記第１のオーミックフィンガと前記第２のオーミックフィンガとは交互に配置され、
前記第１のゲート電極フィンガ及び第２のゲート電極フィンガは前記第１のオーミック電極フィンガと前記第２のオーミック電極フィンガとの間に互いに間隔をおいて配置されていることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のトランジスタは、
前記第１のオーミック電極と接続された第１のオーミック電極パッドと、
前記第２のオーミック電極と接続された第２のオーミック電極パッドと、
前記第１のゲート電極と接続された第１のゲート電極パッドとを有し、
前記第２のゲート電極と接続された第２のゲート電極パッドとを有し、
前記第１のオーミック電極パッドは、前記第２の素子領域の上を覆うように形成され、
前記第２のオーミック電極パッドは、前記第５の素子領域の上を覆うように形成されていることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に保護素子を備えた窒化物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体とは、III族元素であるアルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）との化合物からなる化合物半導体であり、一般式がＢwＡｌxＧａyＩｎzＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１、０≦ｗ、ｘ、ｙ、ｚ≦１である。）によって表される。
【０００３】
窒化物半導体はバンドギャップが大きいため、高い破壊電圧、高い電子飽和速度及び高い電子移動度並びにヘテロ接合における高い電子濃度等の利点を有する。また、III族元素の組成比を変化させることによりバンドギャップの大きさが異なる窒化物半導体が得られる。異なるバンドギャップを有する窒化物半導体を積層したヘテロ接合構造又はこれらを複数積層した量子井戸構造若しくは超格子構造は、素子内における電子濃度の変調度を制御することができる。このため、短波長発光素子、高出力高周波素子及び高周波低雑音増幅素子等への応用について研究開発が進められている。
【０００４】
ヘテロ接合構造を用いた半導体素子の一つにヘテロ接合電界効果トランジスタ（Hetero Junction Field Effect Transistor：ＨＦＥＴ）がある。ＨＦＥＴは、高速に動作する素子であり、高出力素子、パワースイッチング素子、高周波パワーデバイス及び高周波低雑音増幅器等への応用が期待されている。
【０００５】
半導体装置においては微細化が求められており、このような用途に用いるＨＦＥＴも例外ではない。しかし、窒化物半導体を用いたＨＦＥＴは、制御電極（ゲート電極）のサージ耐圧という制約があり、制御電極の微細化には限界がある。特に、パワースイッチング素子等の場合には、サージ耐性をさらに向上させることが求められている。
【０００６】
窒化物半導体を用いたＨＦＥＴのサージ耐性を向上させる方法として、制御電極に保護用のダイオードを接続する方法が知られている。半導体装置の小型化のために、保護用のダイオードとして、ＨＦＥＴと同じ基板の上に形成したｐｎ接合ダイオードを用いることも検討されている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−５９８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の保護ダイオードを有する半導体装置には以下のような問題がある。ＨＦＥＴの制御電極をサージから十分に保護するためには、数百ｍＡから１Ａ程度の電流を流すことができる保護ダイオードが必要となる。このような大きな電流能力を有するｐｎ接合ダイオードを形成しようとすると、大きな素子面積が必要となり、半導体装置を小型化することができないという問題がある。また、電流能力が大きいｐｎ接合ダイオードを形成するためには、半導体装置の製造工程を追加する必要があるという問題もある。
【０００９】
本発明は、前記の問題を解決し、保護素子の素子面積を小さく抑え且つ製造工程を複雑にすることなくサージ耐性が高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、２次元電子ガス層からなるチャネルを有するトランジスタを保護素子として用いる構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、半導体層積層体における第１の素子領域の上に形成された、第１のオーミック電極、第１のゲート電極及び第２のオーミック電極を有する第１のトランジスタと、半導体層積層体に形成され、第１のゲート電極と第２のオーミック電極との間に接続され、第１のゲート電極に過大な電圧が印加された際に電流を逃がす電流パスを形成する第１の保護素子とを備え、第１の保護素子は、半導体層積層体における第１の素子領域と分離された第２の素子領域に形成された第２のトランジスタを含み、第２のトランジスタは、第２の素子領域の上に形成された、第１の保護素子オーミック電極、第１の保護素子ゲート電極及び第２の保護素子オーミック電極を有し、第２の保護素子オーミック電極は第１のゲート電極と接続され、第１の保護素子オーミック電極は第１のオーミック電極と接続され、第１の保護素子ゲート電極は、第１の保護素子オーミック電極及び第２の保護素子オーミック電極の少なくとも一方と接続され、半導体層積層体は、基板側から順次形成された第１の半導体層及び該第１の半導体層と比べてバンドギャップが大きい第２の半導体層とを有し、第２の素子領域の面積は、第１の素子領域よりも小さい。
【００１２】
本発明の半導体装置は、第１のトランジスタの第１のゲート電極と第１のオーミック電極との間に接続された第２のトランジスタを有している。第２のトランジスタの第１の保護素子ゲート電極は、第１の保護素子オーミック電極及び第２の保護素子オーミック電極の少なくとも一方と接続されている。このため、第１のゲート電極に過大な電圧が印加された場合に、第２のトランジスタがオン状態となり、電流を逃がす電流パスを形成することができる。また、電流は第２のトランジスタのチャネルである２次元電子ガス層を流れるため、第２のトランジスタのサイズが小さい場合にも大きな電流を流すことができる。さらに、第２のトランジスタは第１のトランジスタと同じプロセスにより形成することが可能である。従って、保護素子の素子面積を小さく抑え且つ製造工程を複雑にすることなくサージ耐性が高い半導体装置を実現することができる。
【００１３】
本発明の半導体装置において、第１のゲート電極は、第１の素子領域の上に選択的に形成された第１のｐ型半導体層の上に形成され、第１の保護素子ゲート電極は、第２の素子領域の上に選択的に形成された第２のｐ型半導体層の上に形成されていてもよい。このような構成とすることにより、第１のトランジスタ及び第２のトランジスタを容易にノーマリオフ型とすることができる。
【００１４】
この場合において、第１のｐ型半導体層は、第１の素子領域に形成された第１のゲートリセス部に形成され、第２のｐ型半導体層は、第２の素子領域に形成された第２のゲートリセス部に形成されていてもよい。
【００１５】
さらに、第２のゲートリセス部は、第１のゲートリセス部よりも深くてもよい。このような構成とすることにより、第１のトランジスタの閾値電圧と第２のトランジスタの閾値電圧とを異なる値とすることができる。
【００１６】
本発明の半導体装置において、第１のゲート電極は、第１の素子領域の上に選択的に形成された第１のゲート絶縁膜の上に形成され、第１の保護素子ゲート電極は、第２の素子領域の上に選択的に形成された第２のゲート絶縁膜の上に形成されていてもよい。このような構成の場合にも、第１のトランジスタ及び第２のトランジスタを容易にノーマリオフ型とすることができる。
【００１７】
この場合において、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜よりも厚くてもよい。このような構成とすることにより、第１のトランジスタの閾値電圧と第２のトランジスタの閾値電圧とを異なる値とすることができる。
【００１８】
本発明の半導体装置において、第１のトランジスタの閾値電圧と、第２のトランジスタの閾値電圧とは異なっていてもよい。このような構成とすることにより、第１のトランジスタのゲート電圧の範囲を広く確保することができる。
【００１９】
本発明の半導体装置において、第１の保護素子ゲート電極と第１の保護素子オーミック電極とは電位が等しくなる構成としてもよい。
【００２０】
本発明の半導体装置において、保護素子は、第１の保護素子ゲート電極と第１の保護素子オーミック電極との間に接続された第１の閾値電圧調整回路を有し、第１の閾値電圧調整回路は、半導体層積層体における第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第１のダイオードを含み、第１のダイオードは、第３の素子領域の上に形成され、第１の保護素子ゲート電極と接続された第１のカソード電極と、第３の素子領域の上に第３のｐ型半導体層を介して形成された第１のアノード電極とを有している構成としてもよい。
【００２１】
本発明の半導体装置において、保護素子は、第１の保護素子ゲート電極と第２の保護素子オーミック電極との間に接続された第２の閾値電圧調整回路を有し、第２の閾値電圧調整回路は、半導体層積層体における第１の素子領域及び第２の素子領域と分離された第４の素子領域に形成された第２のダイオードを含み、第２のダイオードは、第４の素子領域の上に形成され、第１の保護素子ゲート電極と接続された第２のカソード電極と、第４の素子領域の上に第３のｐ型半導体層を介して形成された第２のアノード電極とを有している構成としてもよい。このような構成とすることにより、正のサージに対して第１のトランジスタを保護することができる。
【００２２】
本発明の半導体装置において、保護素子は、第１の保護素子ゲート電極と第１の保護素子オーミック電極との間に接続された第１の閾値電圧調整回路及び第１の保護素子ゲート電極と第２の保護素子オーミック電極との間に接続された第２の閾値電圧調整回路を有し、第１の閾値電圧調整回路は、半導体層積層体における第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第１のダイオードを含み、第２の閾値電圧調整回路は、半導体層積層体における第１の素子領域及び第２の素子領域と分離された第４の素子領域に形成された第２のダイオードを含み、第１のダイオードは、第３の素子領域の上に形成され、第１の保護素子ゲート電極と接続された第１のカソード電極と、第３の素子領域の上に第３のｐ型半導体層を介して形成された第１のアノード電極とを有し、第２のダイオードは、第４の素子領域の上に形成され、第１の保護素子ゲート電極と接続された第２のカソード電極と、第４の素子領域の上に第３のｐ型半導体層を介して形成された第２のアノード電極とを有している構成としてもよい。このような構成とすることにより、正のサージ及び負のサージに対して第１のトランジスタを保護することができる。
【００２３】
本発明の半導体装置において、第１のオーミック電極は、互いに並列に接続された複数の第１のオーミック電極フィンガを有し、第２のオーミック電極は、互いに並列に接続された複数の第２のオーミック電極フィンガを有し、第１のゲート電極は、互いに並列に接続された複数の第１のゲート電極フィンガを有し、第１のオーミックフィンガと第２のオーミックフィンガとは交互に配置され、第１のゲート電極フィンガは第１のオーミック電極フィンガと第２のオーミック電極フィンガとの間に配置されている構成としてもよい。
【００２４】
本発明の半導体装置において、第１のトランジスタは、第１のオーミック電極と接続された第１のオーミック電極パッドと、第２のオーミック電極と接続された第２のオーミック電極パッドと、第１のゲート電極と接続された第１のゲート電極パッドとを有し、第１のオーミック電極パッドは、第２の素子領域の上を覆うように形成されている構成としてもよい。
【００２５】
本発明の半導体装置は、半導体層積層体に形成された第２の保護素子をさらに備え、第１のトランジスタは、第１のゲート電極と第２のオーミック電極との間に形成された第２のゲート電極を有し、第２の保護素子は、第１の素子領域及び第２の素子領域と分離され、第１の素子領域よりも面積が小さい第５の素子領域に形成された第３のトランジスタを有し、第３のトランジスタは、第５の素子領域の上に形成された第３の保護素子オーミック電極、第２の保護素子ゲート電極及び第４の保護素子オーミック電極を有し、第４の保護素子オーミック電極は第２のゲート電極と接続され、第３の保護素子オーミック電極は第２のオーミック電極と接続され、第２の保護素子ゲート電極は第３の保護素子オーミック電極及び第４の保護素子オーミック電極の少なくとも一方と接続されている構成としてもよい。このような構成とすることにより、サージ耐性が高い双方向スイッチを実現することができる。
【００２６】
この場合において、第１のオーミック電極は、互いに並列に接続された複数の第１のオーミック電極フィンガを有し、第２のオーミック電極は、互いに並列に接続された複数の第２のオーミック電極フィンガを有し、第１のゲート電極は、互いに並列に接続された複数の第１のゲート電極フィンガを有し、第２のゲート電極は、互いに並列に接続された複数の第２のゲート電極フィンガを有し、第１のオーミックフィンガと第２のオーミックフィンガとは交互に配置され、第１のゲート電極フィンガ及び第２のゲート電極フィンガは第１のオーミック電極フィンガと第２のオーミック電極フィンガとの間に互いに間隔をおいて配置されている構成としてもよい。
【００２７】
本発明の半導体装置において、第１のトランジスタは、第１のオーミック電極と接続された第１のオーミック電極パッドと、第２のオーミック電極と接続された第２のオーミック電極パッドと、第１のゲート電極と接続された第１のゲート電極パッドとを有し、第２のゲート電極と接続された第２のゲート電極パッドとを有し、第１のオーミック電極パッドは、第２の素子領域の上を覆うように形成され、第２のオーミック電極パッドは、第５の素子領域の上を覆うように形成されている構成としてもよい
【発明の効果】
【００２８】
本発明に係る半導体装置によれば、保護素子の素子面積を小さく抑え且つ製造工程を複雑にすることなくサージ耐性が高い半導体装置を実現できる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置を示す等価回路図である。
【図３】第１の実施形態に係る保護素子の電圧電流特性を示す図である。
【図４】第１の実施形態に係る半導体装置のレイアウトにおける一例を示す平面図である。
【図５】第１の実施形態に係る半導体装置のレイアウトにおける一例を示す平面図である。
【図６】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図７】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図８】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図９】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の変形例を示す等価回路図である。
【図１１】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１２】第１の実施形態に係る半導体装置の変形例におけるレイアウトの一例を示す平面図である。
【図１３】第２の実施形態に係る半導体装置を示す等価回路図である。
【図１４】第２の実施形態に係る半導体装置を示す断面図である。
【図１５】第２の実施形態に係る半導体装置の変形例を示す等価回路図である。
【図１６】第２の実施形態に係る半導体装置の変形例におけるレイアウトの一例を示す平面図である。
【図１７】第３の実施形態に係る半導体装置を示す等価回路図である。
【図１８】第３の実施形態に係る半導体装置を示す断面図である。
【図１９】第３の実施形態に係る半導体装置におけるレイアウトの一例を示す平面図である。
【図２０】第３の実施形態に係る半導体装置の変形例を示す等価回路図である。
【図２１】第３の実施形態に係る半導体装置の変形例を示す等価回路図である。
【図２２】第３の実施形態に係る半導体装置の変形例を示す等価回路図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、シリコン基板等の基板１０１の上に半導体層積層体１０２が形成されている。半導体層積層体１０２は、第１の半導体層１０３と、第１の半導体層１０３よりもバンドギャップが大きい第２の半導体層１０４とを有している。第１の半導体層１０３における第２の半導体層１０４との界面近傍には、高濃度の２次元電子ガス（２ＤＥＧ）層が形成される。第１の半導体層１０３は例えば、厚さが１μｍのＧａＮとすればよく、第２の半導体層１０４は例えば、厚さが２５ｎｍのＡｌＧａＮとすればよい。
【００３１】
半導体層積層体１０２は、素子分離領域１０７に囲まれた第１の素子領域１０６Ａと、第２の素子領域１０６Ｂとを有している。素子分離領域１０７は、半導体層積層体１０２にホウ素又は鉄等のイオンを注入して形成すればよく、素子分離領域１０７は半導体層積層体１０２の他の部分よりも高抵抗な領域である。従って、第１の素子領域１０６Ａにおける２ＤＥＧ層と第２の素子領域１０６Ｂにおける２ＤＥＧ層とは独立している。
【００３２】
第１の素子領域１０６Ａの上には、互いに間隔をおいて第１のオーミック電極１１３Ａと第２のオーミック電極１１３Ｂが形成され、第１のオーミック電極１１３Ａと第２のオーミック電極１１３Ｂとの間にはゲート電極１１５が形成されている。これにより、２ＤＥＧ層をチャネルとするＨＦＥＴである第１のトランジスタ１１１が形成される。なお、第１のオーミック電極１１３Ａ及び第２のオーミック電極１１３Ｂは、２ＤＥＧ層とオーミック接合を形成していればよく、リセス部に形成されていてもよい。
【００３３】
第２の素子領域１０６Ｂの上には、互いに間隔をおいて第１の保護素子オーミック電極１２３Ａと第２の保護素子オーミック電極１２３Ｂとが形成され、第１の保護素子オーミック電極１２３Ａと第２の保護素子オーミック電極１２３Ｂとの間には保護素子ゲート電極１２５が形成されている。これにより、２ＤＥＧ層をチャネルとするＨＦＥＴである第２のトランジスタ１２１が形成される。なお、第１の保護素子オーミック電極１２３Ａ及び第２の保護素子オーミック電極１２３Ｂは、２ＤＥＧ層とオーミック接合を形成していればよく、リセス部に形成されていてもよい。
【００３４】
第２のトランジスタ１２１は、第１のトランジスタ１１１のゲート電極１１５と第１のオーミック電極１１３Ａとの間に接続されている。具体的には、第２の保護素子オーミック電極１２３Ｂが、配線１１８Ａを介してゲート電極１１５と接続され、第１の保護素子オーミック電極１２３Ａと保護素子ゲート電極１２５とが、配線１１８Ｂを介して第１のオーミック電極１１３Ａと接続されている。
【００３５】
次に、本実施形態の半導体装置の動作について説明する。図２は、本実施形態の半導体装置を等価回路として示している。被保護素子１１０である第１のトランジスタ１１１のゲート電極１１５と第１のオーミック電極１１３Ａとの間に、保護素子１２０である第２のトランジスタ１２１が接続されている。第２のトランジスタ１２１の第２の保護素子オーミック電極１２３Ｂは第１のトランジスタ１１１のゲート電極１１５と接続され、第２のトランジスタ１２１の第１の保護素子オーミック電極１２３Ａ及び保護素子ゲート電極１２５は第１のトランジスタ１１１の第１のオーミック電極１１３Ａと接続されている。
【００３６】
ここで、第１のトランジスタ１１１はゲート電極１１５に正の電圧Ｖｔｈ１を印加した場合に第１のオーミック電極１１３Ａと第２のオーミック電極１１３Ｂとの間に電流が流れるノーマリオフ型のトランジスタとする。また、第２のトランジスタ１２１は保護素子ゲート電極１２５に正の電圧Ｖｔｈ２を印加した場合に第１の保護素子オーミック電極１２３Ａと第２の保護素子オーミック電極１２３Ｂとの間に電流が流れるノーマリオフ型のトランジスタとする。
【００３７】
図２に示すように、第２のトランジスタ１２１の保護素子ゲート電極１２５が第１の保護素子オーミック電極１２３Ａと直接接続されているため、保護素子ゲート電極１２５の電位と第１の保護素子オーミック電極１２３Ａの電位とは等しくなる。従って、第２の保護素子オーミック電極１２３Ｂと第１の保護素子オーミック電極１２３Ａとの間に印加される電圧ＶO2-O1と、第２の保護素子オーミック電極１２３Ｂと第１の保護素子オーミック電極１２３Ａとの間に流れる電流ＩO2-O1との関係は図３に示すようになる。電圧ＶO2-O1が正の場合には第２の保護素子オーミック電極１２３Ｂと第１の保護素子オーミック電極１２３Ａとの間に電流は流れない。電圧ＶO2-O1が−Ｖｔｈ２に達すると、第２のトランジスタ１２１のチャネルが導通状態となる。このため、第１の保護素子オーミック電極１２３Ａから第２の保護素子オーミック電極１２３Ｂに向かって電流が流れる。
【００３８】
従って、本実施形態の半導体装置は、第１のトランジスタ１１１のゲート電極１１５に第２のトランジスタ１２１の閾値電圧Ｖｔｈ２よりも絶対値が大きい負のサージが印加された場合に、保護素子１２０である第２のトランジスタ１２１がオン状態となる。これにより、ゲート電極１１５から第１のオーミック電極１１３Ａへ電流を逃がす電流パスが形成され、ゲート電極１１５に印加された負のサージを接地へ逃がすことができる。例えば、Ｖｔｈ１及びＶｔｈ２が１．５Ｖであるとすると、ゲート電極１１５に−１．５Ｖよりも低い負のサージが印加された場合には、保護素子１２０がオン状態となり、第１のトランジスタ１１１が保護される。一方、ゲート電極１１５に印加される電圧が−１．５Ｖよりも高い場合には、保護素子１２０はオフ状態を保つ。このため、第１のトランジスタ１１１をオフ状態とする場合にゲート電極１１５に印加する電圧をＶｔｈ１よりも低く且つ−Ｖｔｈ２よりも高い、例えば０Ｖとすれば、通常の動作の際に保護素子１２０がオン状態となることはなく、保護素子１２０が第１のトランジスタ１１１の動作に影響を与えることはない。
【００３９】
第２のトランジスタ１２１の第１の保護素子オーミック電極１２３Ａと第２の保護素子オーミック電極１２３Ｂとの間の電流経路は、２ＤＥＧ層からなるチャネルである。このため、ｐｎ接合を介して電流を流すｐｎ接合ダイオードと比べて遙かに大きな電流を流すことができる。ｐｎ接合ダイオードの各電極の長さと、ＨＦＥＴの各電極の長さが等しい場合には、ＨＦＥＴの方が１０００倍程度大きな電流を流すことができる。従って。保護素子である第２のトランジスタ１２１を第１のトランジスタ１１１よりも遙かに小さくした場合においても、十分な電流能力を確保することができる。従って、保護素子としてｐｎ接合ダイオードを形成する場合よりも、半導体装置のサイズを小さくすることができる。
【００４０】
本実施形態においては、基板１０１の上に被保護素子である第１のトランジスタ１１１と保護素子である第２のトランジスタ１２１とを形成する。しかし、第１のトランジスタ１１１と第２のトランジスタ１２１とは、同じプロセスにより形成することができる。従って、通常の半導体装置の製造工程をほとんど変更することなく、保護素子を有する半導体装置を形成できるという利点も得られる。
【００４１】
図２において、第２のトランジスタ１２１の保護素子ゲート電極１２５と第１の保護素子オーミック電極１２３Ａとが直接接続されており、保護素子ゲート電極１２５の電位と第１の保護素子オーミック電極１２３Ａの電位とが等しくなる構成とした。しかし、保護素子ゲート電極１２５の電位と第１の保護素子オーミック電極１２３Ａの電位とは実質的に等しければよく、保護素子ゲート電極１２５と第１の保護素子オーミック電極１２３Ａとは抵抗等を介して接続されていてもよい。
【００４２】
図４は第１のトランジスタ１１１をマルチフィンガ型のＨＦＥＴとした場合のレイアウトの例を示している。第１のトランジスタ１１１の第１のオーミック電極は複数の第１のオーミック電極フィンガ１３１Ａを有し、第２のオーミック電極は複数の第２のオーミック電極フィンガ１３１Ｂを有し、ゲート電極は複数のゲート電極フィンガ１３２を有している。第１のオーミック電極フィンガ１３１Ａと第２のオーミック電極フィンガ１３１Ｂとは、第１の素子領域１０６Ａの上に交互に配置され、第１のオーミック電極フィンガ１３１Ａと第２のオーミック電極フィンガ１３１Ｂとの間にゲート電極フィンガ１３２が形成されている。第１のオーミック電極フィンガ１３１Ａは第１のオーミック電極パッド１３３Ａと接続され、第２のオーミック電極フィンガ１３１Ｂは第２のオーミック電極パッド１３３Ｂと接続されている。ゲート電極フィンガ１３２はゲート配線１３４を介してゲート電極パッド１３５と接続されている。
【００４３】
半導体層積層体１０２における第１のオーミック電極パッド１３３Ａとゲート電極パッド１３５との間には、第１の素子領域１０６Ａよりも小さい第２の素子領域１０６Ｂが形成されている。第２の素子領域１０６Ｂの上には、第１の保護素子オーミック電極１２３Ａ、保護素子ゲート電極１２５及び第２の保護素子オーミック電極１２３Ｂが形成されている。第２の保護素子オーミック電極１２３Ｂは、配線１１８Ａを介してゲート電極パッド１３５と接続され、第１の保護素子オーミック電極１２３Ａ及び保護素子ゲート電極１２５は、配線１１８Ｂを介して第２のオーミック電極パッド１３３Ｂと接続されている。
【００４４】
このような構成とすれば、被保護素子と保護素子とをコンパクトに形成することができる。第２の素子領域１０６Ｂの面積は必要とする電流能力に応じて決定すればよいが、通常は第１の素子領域１０６Ａの１０分の１〜５０分１程度の大きさで十分である。
【００４５】
図５に示すように、第１のオーミック電極パッド１３３Ａが第２の素子領域１０６Ｂの一部を覆うような構成としてもよい。このようにすれば半導体装置のサイズをさらに小さくすることができる。さらに、第２のオーミック電極パッド１３３Ａを第１の素子領域１０６Ａの上に形成してもよい。このようにすれば、半導体装置のサイズをさらに小さくすることができる。
【００４６】
本実施形態においては、第１のトランジスタ１１１及び第２のトランジスタ１２１は、閾値電圧が０Ｖ以上であるノーマリオフ型であることが好ましい。第２の半導体層１０４の膜厚を調整したり、ゲート電極１１５及び保護素子ゲート電極１２５をゲートリセス部に形成したりすることにより、第１のトランジスタ１１１及び第２のトランジスタ１２１をノーマリオフ型とすることができる。また、図６に示すようにゲート電極１１５をｐ型のＧａＮ等からなるｐ型半導体層１０８Ａを介して第１の素子領域１０６Ａの上に形成し、保護素子ゲート電極１２５をｐ型半導体層１０８Ｂを介して第２の素子領域１０６Ｂの上に形成してもよい。また、図７に示すように、ゲート電極１１５をゲート絶縁膜１０９Ａを介して第１の素子領域１０６Ａの上に形成し、保護素子ゲート電極１２５をゲート絶縁膜１０９Ｂを介して第２の素子領域１０６Ｂの上に形成してもよい。
【００４７】
本実施形態の半導体装置においては、第１のトランジスタ１１１の閾値電圧Ｖｔｈ１と第２のトランジスタ１２１の閾値電圧Ｖｔｈ２とが等しくてもよい。しかし、第１のトランジスタ１１１の閾値電圧Ｖｔｈ１と第２のトランジスタ１２１の閾値電圧Ｖｔｈ２とを異なる値としてもよい。例えば、第１のトランジスタ１１１がノーマリオフ型であっても、ノイズの影響等を考慮してゲート電極１１５に負の電圧を印加することにより第１のトランジスタ１１１をオフ状態とする場合がある。この場合には、第２のトランジスタ１２１の閾値電圧Ｖｔｈ２を高くし、第２のトランジスタ１２１がオン状態となる電圧と、第１のトランジスタ１１１をオフ状態とするためにゲート電極１１５に印加する電圧との差を大きくすることが好ましい。
【００４８】
第１のトランジスタ１１１の閾値電圧Ｖｔｈ１と第２のトランジスタ１２１の閾値電圧Ｖｔｈ２とを異なる値とする場合には、以下のようにすればよい。ゲート電極をｐ型半導体層の上に形成する場合には、ｐ型半導体層の厚さが厚く且つｐ型半導体層と２ＤＥＧ層との間隔が狭いほど閾値電圧が高くなる。このため、図８に示すようにｐ型半導体層１０８Ｂをｐ型半導体層１０８Ａよりも深いゲートリセス部に形成すれば、第２のトランジスタ１２１の閾値電圧Ｖｔｈ２を第１のトランジスタ１１１の閾値電圧Ｖｔｈ１よりも高くすることができる。また、ゲート絶縁膜の膜厚が厚いほど閾値電圧を高くなる。このため、図９に示すようにゲート絶縁膜１０９Ｂの膜厚をゲート絶縁膜１０９Ａの膜厚よりも厚くすれば、第２のトランジスタ１２１の閾値電圧Ｖｔｈ２を第１のトランジスタ１１１の閾値電圧Ｖｔｈ１よりも高くすることができる。
【００４９】
また、第１のトランジスタ１１１は閾値電圧Ｖｔｈ１が０Ｖよりも小さいノーマリオン型のトランジスタであってもよい。この場合にも、第１のトランジスタ１１１をオフ状態とするために印加する負の電圧の絶対値よりも、第２のトランジスタ１２１の閾値電圧Ｖｔｈ２を高くすればよい。
【００５０】
また、図１０に示すように、保護素子ゲート電極１２５と第２の保護素子オーミック電極１２３Ｂとを閾値電圧調整回路１４１を介して接続してもよい。このようにすれば、保護素子１２０がオン状態となり電流パスが形成される電圧を、第２のトランジスタ１２１の閾値電圧Ｖｔｈ２とは異なる値とすることができる。
【００５１】
図１０に示すように閾値電圧調整回路１４１は、保護素子ゲート電極１２５と第２の保護素子オーミック電極１２３Ｂとの間に直列に接続された２つのダイオード１５１Ａ及び１５１Ｂからなる。ダイオード１５１Ａ及びダイオード１５１Ｂは、カソードを保護素子ゲート電極１２５側にして接続されている。このため、第２のトランジスタ１２１は、第２の保護素子オーミック電極１２３Ｂと第１の保護素子オーミック電極１２３Ａとの間に印加される電圧ＶO2-O1が、−（Ｖｔｈ２＋Ｖｏｎ×２）よりも小さくなるとオン状態となる。但しＶｏｎはダイオード１５１Ａ及びダイオード１５１Ｂのオン電圧である。例えば、Ｖｔｈ２が１．５Ｖで、Ｖｏｎが１．５Ｖの場合にはＶO2-O1が−４．５Ｖよりも低くなると第２のトランジスタ１２１がオン状態となり、電流パスが形成される。なお、ダイオード１５１Ａ及びダイオード１５１ＢのＶｏｎが等しい場合について説明したが、異なっていてもよい。
【００５２】
電流パスが形成される電圧を−４．５Ｖとした場合には、第１のトランジスタ１１１をオフ状態とするためにゲート電極１１５に印加する電圧を−３Ｖ程度とすることができる。このように、電流パスが形成される電圧を低くすることにより、第１のトランジスタ１１１をオフ状態とするためにゲート電極１１５に印加する電圧を低くすることができ、ノイズによる誤動作を発生しにくくすることができる。
【００５３】
ダイオード１５１Ａ及びダイオード１５１Ｂは、図１１に示すように第３の素子領域１０６Ｃ及び第４の素子領域１０６Ｄに形成すればよい。ダイオード１５１Ａは、第３の素子領域１０６Ｃの上に形成され、配線１１８Ｃを介して保護素子ゲート電極１２５と接続されたカソード電極１４５Ａと、アノード電極１４６Ａとを有している。ダイオード１５１Ｂは、第４の素子領域１０６Ｄの上に形成され、配線１１８Ｄを介してダイオード１５１Ａのアノード電極１４６Ａと接続されたカソード電極１４５Ｂと、配線１１８Ｅを介して第１の保護素子オーミック電極１２３Ａと接続されたアノード電極１４６Ｂとを有している。アノード電極１４６Ａ及びアノード電極１４６Ｂは、ｐ型のＧａＮ等からなるｐ型半導体層１４７Ａ及びｐ型半導体層１４７Ｂの上にそれぞれ形成されている。ダイオード１５１Ａ及びダイオード１５１Ｂは、ｐ型半導体層と２ＤＥＧ層とにより形成されたｐｎ接合を用いるｐｎ接合ダイオードである。
【００５４】
ダイオード１５１Ａ及びダイオード１５１Ｂは、保護素子ゲート電極１２５に印加される電圧を調整できればよく、電流能力は小さくてよい。従って、第３の素子領域１０６Ｃ及び第４の素子領域１０６Ｄのサイズは、第２の素子領域１０６Ｂよりもさらに小さくてよい。従って、例えば図１２に示すように第１のオーミック電極パッド１３３Ａとゲート電極パッド１３５との間に配置すればよい。また、第２の素子領域１０６Ｂと共に第１のオーミック電極パッド１３３Ａの下に形成してもよい。
【００５５】
ゲート電極１１５及び保護素子ゲート電極１２５をそれぞれｐ型半導体層の上に形成する構成と、閾値電圧調整回路１４１を形成する構成とを組み合わせてもよい。この場合には、各ｐ型半導体層は共通のプロセスにより形成できる。また、  ゲート電極１１５及び保護素子ゲート電極１２５をそれぞれゲート絶縁膜の上に形成する構成と、閾値電圧調整回路１４１を形成する構成とを組み合わせてもよい。さらに、第１のトランジスタ１１１の閾値電圧と第２のトランジスタ１２１の閾値電圧とを異なる電圧とする構成と、閾値電圧調整回路１４１を形成する構成とを組み合わせてもよい。例えば、第１のトランジスタ１１１の閾値電圧を１．５Ｖとし、第２のトランジスタ１２１の閾値電圧を４．５Ｖとし、ダイオード１５１Ａ及びダイオード１５１Ｂのオン電圧をそれぞれ１．５Ｖとすれば、保護素子１２０により電流パスが形成される電圧を−７．５Ｖとすることができる。この場合には、第１のトランジスタ１１１をオフ状態とする際にゲート電極１１５に印加するゲート電圧を−６Ｖ程度にすることができるため、ノイズに対するマージンを大きく確保することができる。
【００５６】
図１０〜図１２には、閾値電圧調整回路１４１が２個のダイオードを有している場合を示したが、ダイオードの数は保護素子１２０の動作電圧に応じて決定すればよく、１個であっても、３個以上であってもよい。また、閾値電圧調整回路１４１と保護素子ゲート電極１２５又は第１の保護素子オーミック電極１２３Ａとの間に抵抗素子等が接続されていてもよい。
【００５７】
（第２の実施形態）
第１の実施形態においては、ゲート電極１１５に負のサージが印加された場合に、第１のトランジスタ１１１を保護する構成について説明した。しかし、図１３に示すような構成とすることにより、ゲート電極１１５に正のサージが印加された場合に、第１のトランジスタ１１１を保護することができる。正のサージに対して第１のトランジスタ１１１を保護する場合には、図１３に示すように第２のトランジスタ１２１の保護素子ゲート電極１２５を閾値電圧調整回路１４２を介して第２の保護素子オーミック電極１２３Ｂと接続すればよい。
【００５８】
閾値電圧調整回路１４２は、保護素子ゲート電極１２５と第２の保護素子オーミック電極１２３Ｂとの間に直列に接続された２つのダイオード１５１Ｃ及び１５１Ｄからなる。ダイオード１５１Ｃ及びダイオード１５１Ｄは、カソードを保護素子ゲート電極１２５側にして接続されている。このため、第２のトランジスタ１２１は、第２の保護素子オーミック電極１２３Ｂと第１の保護素子オーミック電極１２３Ａとの間に印加される電圧ＶO2-O1が、Ｖｔｈ２＋Ｖｏｎ×２よりも大きくなるとオン状態となる。但しＶｏｎはダイオード１５１Ｃ及びダイオード１５１Ｄのオン電圧である。例えば、Ｖｔｈ２が１．５Ｖで、Ｖｏｎが１．５Ｖの場合にはＶO2-O1が４．５Ｖよりも高くなると第２のトランジスタ１２１がオン状態となり、電流パスが形成される。なお、ダイオード１５１Ｃ及びダイオード１５１ＤのＶｏｎが等しい場合について説明したが、異なっていてもよい。
【００５９】
ダイオード１５１Ｃ及びダイオード１５１Ｄは、図１４に示すように第５の素子領域１０６Ｅ及び第６の素子領域１０６Ｆに形成すればよい。ダイオード１５１Ｃは、第５の素子領域１０６Ｅの上に形成されたカソード電極１４５Ｃと、配線１１８Ｆを介して第２の保護素子オーミック電極１２３Ｂと接続されたアノード電極１４６Ｃとを有している。ダイオード１５１Ｄは、第６の素子領域１０６Ｆの上に形成され、配線１１８Ｈを介して保護素子ゲート電極１２５と接続されたカソード電極１４５Ｄと、配線１１８Ｇを介してダイオード１５１Ｃのカソード電極１４５Ｃと接続されたアノード電極１４６Ｄとを有している。アノード電極１４６Ｃ及びアノード電極１４６Ｄは、ｐ型のＧａＮ等からなるｐ型半導体層１４７Ｃ及びｐ型半導体層１４７Ｄの上にそれぞれ形成されている。ダイオード１５１Ｃ及びダイオード１５１Ｄは、ｐ型半導体層と２ＤＥＧ層とにより形成されたｐｎ接合を用いるｐｎ接合ダイオードである。
【００６０】
ダイオード１５１Ｃ及びダイオード１５１Ｄは、保護素子ゲート電極１２５に印加される電圧を調整できればよく、電流能力は小さくてよい。従って、第５の素子領域１０６Ｅ及び第６の素子領域１０６Ｆのサイズは、第２の素子領域１０６Ｂよりもさらに小さくてよい。従って、第１のオーミック電極パッド１３３Ａとゲート電極パッド１３５との間に配置すればよい。また、第２の素子領域１０６Ｂと共に第１のオーミック電極パッド１３３Ａの下に形成してもよい。
【００６１】
ゲート電極１１５及び保護素子ゲート電極１２５をそれぞれｐ型半導体層の上に形成する構成と、閾値電圧調整回路１４２を形成する構成とを組み合わせてもよい。この場合には、各ｐ型半導体層は共通のプロセスにより形成できる。また、ゲート電極１１５及び保護素子ゲート電極１２５をそれぞれゲート絶縁膜の上に形成する構成と、閾値電圧調整回路１４２を形成する構成とを組み合わせてもよい。さらに、第１のトランジスタ１１１の閾値電圧と第２のトランジスタ１２１の閾値電圧とを異なる電圧とする構成と、閾値電圧調整回路１４２を形成する構成とを組み合わせてもよい。例えば、第１のトランジスタ１１１の閾値電圧を１．５Ｖとし、第２のトランジスタ１２１の閾値電圧を４．５Ｖとし、ダイオード１５１Ｃ及びダイオード１５１Ｄのオン電圧をそれぞれ１．５とすれば、保護素子１２０により電流パスが形成される電圧を７．５Ｖとすることができる。この場合には、第１のトランジスタ１１１をオン状態とする際にゲート電極１１５に印加するゲート電圧の電圧幅を大きくすることができ、第１のトランジスタ１１１をオン状態とする際のゲート電圧を３Ｖ〜４．５Ｖ程度の範囲の値とすることができる。
【００６２】
第２のトランジスタ１２１の閾値電圧Ｖｔｈ２が第１のトランジスタ１１１の閾値電圧Ｖｔｈ１よりも十分に高い場合には、保護素子ゲート電極１２５と第２の保護素子オーミック電極１２３Ｂと閾値電圧調整回路１４２を介さず直接接続してもよい。
【００６３】
図１３及び図１４には、閾値電圧調整回路１４２が２個のダイオードを有している場合を示したが、ダイオードの数は保護素子１２０の動作電圧に応じて決定すればよく、１個であっても、３個以上であってもよい。また、閾値電圧調整回路１４２と保護素子ゲート電極１２５又は第２の保護素子オーミック電極１２３Ｂとの間に抵抗素子等が接続されていてもよい。
【００６４】
さらに、図１５に示すように、保護素子ゲート電極１２５と第１の保護素子オーミック電極１２３Ａとの間に閾値電圧調整回路１４１を接続し、保護素子ゲート電極１２５と第２の保護素子オーミック電極１２３Ｂとの間に閾値電圧調整回路１４２を接続すれば、第１のトランジスタ１１１を正のサージからも、負のサージからも保護することが可能となる。この場合には、図１６に示すようなレイアウトとすればよい。なお、閾値電圧調整回路１４１と閾値電圧調整回路１４２とが共に２個のダイオードを有している例を示したが、閾値電圧調整回路１４１に含まれるダイオードの数と閾値電圧調整回路１４２に含まれるダイオードの数とは異なっていてもよい。
【００６５】
（第３の実施形態）
第１の実施形態及び第２の実施形態は、シングルゲートのトランジスタを保護する場合について説明したが、ダブルゲートのトランジスタについても同様に保護することができる。図１７は、第３の実施形態に係る半導体装置の回路構成を示し、図１８は断面構成を示している。また、図１９は第３の実施形態に係る半導体装置のレイアウトの一例を示している。図１７〜図１９に示すように本実施形態の半導体装置は、第１のゲート電極２１５Ａ及び第２のゲート電極２１５Ｂを有するダブルゲートの第１のトランジスタ２１１と、第１のトランジスタ２１１の第１のゲート電極２１５Ａと第１のオーミック電極２１３Ａとの間に接続された第２のトランジスタ２２１Ａからなる第１の保護素子２２０Ａと、第２のゲート電極２１５Ｂと第２のオーミック電極２１３Ｂとの間に接続された第３のトランジスタ２２１Ｂからなる第２の保護素子２２０Ｂとを備えている。
【００６６】
Ｓｉ基板等の基板１０１の上に、順次積層されたＧａＮ等からなる第１の半導体層１０３及び第２の半導体層１０４を有する半導体層積層体１０２が形成されている。第１のトランジスタ２１１は半導体層積層体の第１の素子領域２０６Ａに形成され、第２のトランジスタ２２１Ａは第２の素子領域２０６Ｂに形成され、第３のトランジスタ２２１Ｂは第３の素子領域２０６Ｃに形成されている。第１の素子領域２０６Ａ、第２の素子領域２０６Ｂ及び第３の素子領域２０６Ｃは、ＳＴＩ等の素子分離領域１０７により互いに分離されている。
【００６７】
ダブルゲートの第１のトランジスタ２１１は、第１のゲート電極２１５Ａ及び第２のゲート電極２１５Ｂに所定のバイアスを印加することにより、双方向スイッチとしても、ダイオードとしても動作させることができる。例えば、第１のゲート電極２１５Ａと第２のゲート電極２１５Ｂとに、それぞれ、第１のオーミック電極２１３Ａを基準として第１のゲート電極２１５Ａの閾値電圧以上の電圧を印加し、第２のオーミック電極２１３Ｂを基準として第２のゲート電極２１５Ｂの閾値電圧以上の電圧を印加することにより、第１のオーミック電極２１３Ａと第２のオーミック電極２１３Ｂとの間に双方向に電流が流れる双方向通電動作をさせることができる。一方、第１のゲート電極２１５Ａ及び第２のゲート電極２１５Ｂに印加するバイアス電圧をそれぞれ閾値電圧以下の電圧とすることにより第１のオーミック電極２１３Ａと第２のオーミック電極２１３Ｂとの間に双方向に電流が流れない双方向遮断動作をさせることができる。
【００６８】
また、第１のゲート電極２１５Ａに閾値電圧以上の電圧を印加し、第２のゲート電極２１５Ｂに閾値電圧以下の電圧を印加することにより、第１のオーミック電極２１３Ａから第２のオーミック電極２１３Ｂへは電流が流れないが、第１のオーミック電極２１３Ａから第２のオーミック電極２１３Ｂへは電流が流れるダイオード動作をさせることができる。第１のゲート電極２１５Ａに閾値電圧以下の電圧を印加し、第２のゲート電極２１５Ｂに閾値電圧以上の電圧を印加することにより、第１のオーミック電極２１３Ａから第２のオーミック電極２１３Ｂへは電流が流れるが、第１のオーミック電極２１３Ａから第２のオーミック電極２１３Ｂへは電流が流れないダイオード動作をさせることができる。
【００６９】
本実施形態において第１のトランジスタ２１１は、半導体層積層体１０２の第１の素子領域２０６Ａに形成されたマルチフィンガのダブルゲートのトランジスタである。第１のオーミック電極２１３Ａは複数の第１のオーミック電極フィンガ２３１Ａを有し、第２のオーミック電極２１３Ｂは複数の第２のオーミック電極フィンガ２３１Ｂを有する。第１のゲート電極２１５Ａは、複数の第１のゲート電極フィンガ２３２Ａを有し、第２のゲート電極２１５Ｂは、複数の第２のゲート電極フィンガ２３２Ｂを有する。
【００７０】
第１のオーミック電極フィンガ２３１Ａ及び第２のオーミック電極フィンガ２３１Ｂは、第１の素子領域２０６Ａの上に交互に配置されている。第１のオーミック電極フィンガ２３１Ａと第２のオーミック電極フィンガ２３１Ｂの間には、第１のゲート電極フィンガ２３２Ａ及び第２のゲート電極フィンガ２３２Ｂが形成されている。第１のオーミック電極フィンガ２３１Ａは、第１のオーミック電極パッド２３３Ａと接続され、第２のオーミック電極フィンガ２３１Ｂは第２のオーミック電極パッド２３３Ｂと接続されている。第１のゲート電極フィンガ２３２Ａは第１のゲート配線２３４Ａを介して第１のゲート電極パッド２３５Ａと接続され、第２のゲート電極フィンガ２３２Ｂは第２のゲート配線２３４Ｂを介して第２のゲート電極パッド２３５Ｂと接続されている。
【００７１】
第２のトランジスタ２２１Ａ及び第３のトランジスタ２２１Ｂは、第１の素子領域２０６Ａよりも小さい第２の素子領域２０６Ｂ及び第３の素子領域２０６Ｃに形成されている。第２の素子領域２０６Ｂは、半導体層積層体１０２における第１のオーミック電極パッド２３３Ａと第１のゲート電極パッド２３５Ａとの間に形成されている。第２の素子領域２０６Ｂの上には、第１の保護素子オーミック電極２２３Ａ、第１の保護素子ゲート電極２２５Ａ及び第２の保護素子オーミック電極２２３Ｂが形成されている。第１の保護素子オーミック電極２２３Ａは配線２１８Ａを介して第１のゲート電極パッド２３５Ａと接続され、第２の保護素子オーミック電極２２３Ｂは配線２１８Ｂを介して第１のオーミック電極パッド２３３Ａと接続されている。第１の保護素子ゲート電極２２５Ａと第１の保護素子オーミック電極２２３Ａとは同電位となるように互いに接続されている。第３の素子領域２０６Ｃは半導体層積層体１０２における第２のオーミック電極パッド２３３Ｂと第２のゲート電極パッド２３５Ｂとの間に形成されている。第３の素子領域２０６Ｃの上には、第３の保護素子オーミック電極２２３Ｃ、第２の保護素子ゲート電極２２５Ｂ及び第４の保護素子オーミック電極２２３Ｄが形成されている。第３の保護素子オーミック電極２２３Ｃは配線２１８Ｃを介して第２のゲート電極パッド２３５Ｂと接続され、第４の保護素子オーミック電極２２３Ｄは配線２１８Ｄを介して第２のオーミック電極パッド２３３Ｂと接続されている。第２の保護素子ゲート電極２２５Ｂと第４の保護素子オーミック電極２２３Ｄとは同電位となるように互いに接続されている。
【００７２】
このような構成とすることにより、第１のトランジスタ２１１の第１のゲート電極２１５Ａ及び第２のゲート電極２１５Ｂの両方を負のサージから保護することができる。また、被保護素子と保護素子とをコンパクトに形成することができる。第２の素子領域２０６Ｂ及び第３の素子領域２０６Ｃのサイズは必要とする電流能力に応じて決定すればよいが、通常は第１の素子領域２０６Ａの１０分の１〜５０分１程度の大きさで十分である。なお、第１の保護素子ゲート電極２２５Ａと第１の保護素子オーミック電極２２３Ａと及び第２の保護素子ゲート電極２２５Ｂと第４の保護素子オーミック電極２２３Ｄとはそれぞれ実質的に同電位となっていればよく、抵抗等を介して接続されていてもよい。
【００７３】
本実施形態において、第１のオーミック電極パッド２３３Ａが第２の素子領域２０６Ｂを覆い、第２のオーミック電極パッド２３３Ｂが第３の素子領域２０６Ｃを覆う構成としてもよい。このようにすれば半導体装置のサイズをさらに小さくすることができる。
【００７４】
本実施形態においても、第１のゲート電極２１５Ａ、第２のゲート電極２１５Ｂ、第１の保護素子ゲート電極２２５Ａ及び第２の保護素子ゲート電極２２５Ｂは、ｐ型半導体層の上に形成してもよく、ゲート絶縁膜の上に形成してもよい。さらに、第１のゲート電極２１５Ａの閾値電圧と第１の保護素子ゲート電極２２５Ａの閾値電圧とが異なっていてもよく、第２のゲート電極２１５Ｂの閾値電圧と第２の保護素子ゲート電極２２５Ｂの閾値電圧とが異なっていてもよい。また、第１のゲート電極２１５Ａの閾値電圧と、第２のゲート電極２１５Ｂの閾値電圧が異なっている構成としてもよい。また、図２０に示すように、第１の保護素子ゲート電極２２５Ａと第１の保護素子オーミック電極２２３Ａとの間及び第２の保護素子ゲート電極２２５Ｂと第３の保護素子オーミック電極２２３Ｃとの間に、ダイオード２５１Ａ及びダイオード２５１Ｂを有する閾値電圧調整回路２４１をそれぞれ接続してもよい。
【００７５】
また、正のサージから第１のトランジスタ２１１を保護するために、図２１に示すように、第１の保護素子ゲート電極２２５Ａと第２の保護素子オーミック電極２２３Ｂとの間Ａ及び第２の保護素子ゲート電極２２５Ｂと第４の保護素子オーミック電極２２３Ｄとの間に、ダイオード２５１Ｃ及びダイオード２５１Ｄを有する閾値電圧調整回路２４２をそれぞれ接続してもよい。さらに、正負両方のサージから第１のトランジスタ２１１を保護するために、図２２に示すように、閾値電圧調整回路２４１と閾値電圧調整回路２４２とを接続してもよい。
【００７６】
なお、閾値電圧調整回路２４１及び閾値電圧調整回路２４２に含まれるダイオードの数は１個であっても、３個以上であってもよい。また、閾値電圧調整回路２４１に含まれるダイオードの数と、閾値電圧調整回路２４２に含まれるダイオードの数とは異なっていてもよい。さらに、第１のゲート電極２１５Ａに接続された閾値電圧調整回路２４１及び閾値電圧調整回路２４２と、第２のゲート電極２１５Ｂに接続された閾値電圧調整回路２４１及び閾値電圧調整回路２４２とは異なる構成であってもよい。
【００７７】
各実施形態において基板がＳｉ基板である例を示したが、窒化物半導体層が形成できる基板であればどの様な基板であってもよく、ＧａＮ基板、サファイア基板又は炭化珪素（ＳｉＣ）基板等であってもよい。
【産業上の利用可能性】
【００７８】
本発明に係る半導体装置は、保護素子の素子面積を小さく抑え、また製造工程を複雑にすることなくサージ耐性が高いＨＦＥＴを実現でき、保護素子を備えた窒化物半導体を用いた半導体装置等として有用である。
【符号の説明】
【００７９】
１０１      基板
１０２      半導体層積層体
１０３      第１の半導体層
１０４      第２の半導体層
１０６Ａ    第１の素子領域
１０６Ｂ    第２の素子領域
１０６Ｃ    第３の素子領域
１０６Ｄ    第４の素子領域
１０６Ｅ    第５の素子領域
１０６Ｆ    第６の素子領域
１０７      素子分離領域
１０８Ａ    ｐ型半導体層
１０８Ｂ    ｐ型半導体層
１０９Ａ    ゲート絶縁膜
１０９Ｂ    ゲート絶縁膜
１１０      被保護素子
１１１      第１のトランジスタ
１１３Ａ    第１のオーミック電極
１１３Ｂ    第２のオーミック電極
１１５      ゲート電極
１１８Ａ    配線
１１８Ｂ    配線
１２０      保護素子
１２１      第２のトランジスタ
１２３Ａ    第１の保護素子オーミック電極
１２３Ｂ    第２の保護素子オーミック電極
１２５      保護素子ゲート電極
１３１Ａ    第１のオーミック電極フィンガ
１３１Ｂ    第２のオーミック電極フィンガ
１３２      ゲート電極フィンガ
１３３Ａ    第１のオーミック電極パッド
１３３Ｂ    第２のオーミック電極パッド
１３４      ゲート配線
１３５      ゲート電極パッド
１４１      閾値電圧調整回路
１４２      閾値電圧調整回路
１４５Ａ    カソード電極
１４５Ｂ    カソード電極
１４５Ｃ    カソード電極
１４５Ｄ    カソード電極
１４６Ａ    アノード電極
１４６Ｂ    アノード電極
１４６Ｃ    アノード電極
１４６Ｄ    アノード電極
１４７Ａ    ｐ型半導体層
１４７Ｂ    ｐ型半導体層
１４７Ｃ    ｐ型半導体層
１４７Ｄ    ｐ型半導体層
１５１Ａ    ダイオード
１５１Ｂ    ダイオード
１５１Ｃ    ダイオード
１５１Ｄ    ダイオード
２０６Ａ    第１の素子領域
２０６Ｂ    第２の素子領域
２０６Ｃ    第３の素子領域
２１１      第１のトランジスタ
２１３Ａ    第１のオーミック電極
２１３Ｂ    第２のオーミック電極
２１５Ａ    第１のゲート電極
２１５Ｂ    第２のゲート電極
２１８Ａ    配線
２１８Ｂ    配線
２１８Ｃ    配線
２１８Ｄ    配線
２２０Ａ    第１の保護素子
２２０Ｂ    第２の保護素子
２２１Ａ    第２のトランジスタ
２２１Ｂ    第３のトランジスタ
２２３Ａ    第１の保護素子オーミック電極
２２３Ｂ    第２の保護素子オーミック電極
２２３Ｃ    第３の保護素子オーミック電極
２２３Ｄ    第４の保護素子オーミック電極
２２５Ａ    第１の保護素子ゲート電極
２２５Ｂ    第２の保護素子ゲート電極
２３１Ａ    第１のオーミック電極フィンガ
２３１Ｂ    第２のオーミック電極フィンガ
２３２Ａ    第１のゲート電極フィンガ
２３２Ｂ    第２のゲート電極フィンガ
２３３Ａ    第１のオーミック電極パッド
２３３Ｂ    第２のオーミック電極パッド
２３４Ａ    第１のゲート配線
２３４Ｂ    第２のゲート配線
２３５Ａ    第１のゲート電極パッド
２３５Ｂ    第２のゲート電極パッド
２４１      閾値電圧調整回路
２４２      閾値電圧調整回路
２５１Ａ    ダイオード
２５１Ｂ    ダイオード
２５１Ｃ    ダイオード
２５１Ｄ    ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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