(57)【要約】【課題】  制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットする。【解決手段】  基幹信号生成回路は、アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して基幹信号を非活性化する。制御信号生成回路は、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する。ハングアップ信号生成回路は、次のアクセスコマンドに応答してハングアップ信号を生成する。ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。【選択図】    図１
2011044211.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリコアと、
アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して前記基幹信号を非活性化する基幹信号生成回路と、
前記基幹信号に応答して前記メモリコアをアクセスするための制御信号を順次に生成し、前記制御信号の少なくともいずれかに応答して前記リセット信号を生成する制御信号生成回路と、
次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成回路と
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記ハングアップ信号生成回路は、
前記制御信号の少なくともいずれかが生成されないときに、前記制御信号生成回路のフリーズを検出するフリーズ検出部と、
前記フリーズ検出部によるフリーズが検出されたときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成部と
を備えていることを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記ハングアップ信号生成回路は、
前記制御信号が生成されないときに、プリハングアップ信号をそれぞれ生成する複数のプリハングアップ信号生成部を備え、
前記プリハングアップ信号のいずれかが生成されたときに、フリーズ信号を活性化するハングアップ制御部と、
前記フリーズ信号が活性化されたときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成部と
を備えていることを特徴とする請求項１記載の半導体メモリ。
【請求項４】
前記プリハングアップ信号を出力するモニタ端子を備え、
前記ハングアップ信号生成部は、モニタイネーブル信号を受けているときに、前記ハングアップ信号の生成を禁止する禁止回路を備えていること
を特徴とする請求項３記載の半導体メモリ。
【請求項５】
アクセスコマンドに応答して基幹信号を活性化し、
メモリセルを有するメモリコアをアクセスするための制御信号を前記基幹信号に応答して順次に生成し、
制御信号の少なくともいずれかに応答して生成されるリセット信号または次のアクセスコマンドに応答して生成されるハングアップ信号に応答して前記基幹信号を非活性化すること
を特徴とする半導体メモリの動作方法。
【請求項６】
前記制御信号の少なくともいずれかが生成されないときにフリーズを検出し、
フリーズを検出したときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成すること
を特徴とする請求項５記載の半導体メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび半導体メモリの動作方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体メモリは、アクセスコマンドに応答してタイミング信号を順次に生成する制御信号生成回路を有している。ワードドライバ、センスアンプおよびコラムスイッチ等は、データの読み書きを実施するために、タイミング信号に応答して順次に動作する。例えば、制御信号生成回路は、次のアクセスコマンドを受け付けるために、最後に生成されるタイミング信号に応答してリセットされる。
【０００３】
半導体メモリの内部回路をリセットするために、モードレジスタへの書き込みに応答してソフトリセット信号を生成する手法が提案されている（例えば、特許文献１参照。）。また、半導体メモリの誤読み出しあるいは誤書き込みを防止して信頼性を向上するために、アクセスコマンドをキャンセルするキャンセルコマンドを有する半導体メモリが提案されている（例えば、特許文献２参照。）。一方、タイミング信号から生成されるモニタ信号が所定のウインドウ期間から外れたときに、信号生成回路のフリーズを検出し、フリーズ状態をリセットする手法が提案されている（例えば、特許文献３参照。）。
【０００４】
さらに、回路の内部状態の遷移を検出し、検出結果をチップの外部に出力する手法が提案されている（例えば、特許文献４−５参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５２６５４号公報
【特許文献２】特開２００４−３１０７５１号公報
【特許文献３】特開２００３−３１７４７１号公報
【特許文献４】特開２００３−１８７５９６号公報
【特許文献５】特開２００１−１９５２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
制御信号生成回路のフリーズによりモニタ信号のタイミングが後ろにずれると、制御信号生成回路のリセットタイミングは遅くなる。次のアクセスコマンドまでに内部回路をリセットを完了できない場合、アクセスサイクル時間を予め長く設計しておく必要がある。一般に、モニタ信号は、遅延回路や論理回路を用いて生成されるため、モニタ信号の生成タイミングは、半導体製造条件により変動する。このため、製造工程での信号遅延のばらつきを考慮する場合、上記ウインドウ期間を長くする必要がある。ウインドウ期間の後ろに延ばすことで、アクセスサイクル時間はさらに長くなる。
【０００７】
本発明の目的は、半導体メモリの制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットすることである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、半導体メモリは、メモリセルを有するメモリコアと、アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して基幹信号を非活性化する基幹信号生成回路と、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する制御信号生成回路と、次のアクセスコマンドに応答してハングアップ信号を生成するハングアップ信号生成回路とを有している。
【発明の効果】
【０００９】
ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給される信号に応答して生成することで、半導体メモリの制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したメモリコア制御回路の例を示している。
【図４】図３に示した遅延部ＤＬＹＵ０−３の例を示している。
【図５】図３に示したラッチ回路ＬＴ１−４の例を示している。
【図６】図２に示した半導体メモリの動作の例（正常時）を示している。
【図７】図２に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図８】図２に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図９】図２に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図１０】図２に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図１１】図２に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図１２】図２に示した半導体メモリをテストするテストシステムの例を示している。
【図１３】別の実施形態における半導体メモリの例を示している。
【図１４】図１３に示したメモリコア制御回路の例を示している。
【図１５】図１４に示した遅延部ＤＬＹＵ４−５の例を示している。
【図１６】図１４に示した遅延部ＤＬＹＵ６の例を示している。
【図１７】図１４に示した遅延部ＤＬＹＵ７の例を示している。
【図１８】図１３に示した半導体メモリの動作の例（正常時）を示している。
【図１９】図１３に示した半導体メモリの動作の例（正常時）を示している。
【図２０】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２１】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２２】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２３】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２４】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２５】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２６】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２７】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２８】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図２９】図１３に示した半導体メモリの動作の別の例（ハングアップ時）を示している。
【図３０】別の実施形態におけるメモリコア制御回路の例を示している。
【図３１】図３０に示したメモリコア制御回路を有する半導体メモリの動作の例（ハングアップ時）を示している。
【発明を実施するための形態】
【００１１】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”の付いている信号および先頭に”／”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１２】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、基幹信号生成回路ＲＡＳＧＥＮ、制御信号生成回路ＳＩＧＧＥＮ、ハングアップ信号生成回路ＨＵＧＥＮおよびメモリセルＭＣを有するメモリコアＣＯＲＥを有している。基幹信号生成回路ＲＡＳＧＥＮは、アクセスコマンドＣＭＤに応答して基幹信号ＲＡＳを活性化し、リセット信号／ＲＳＴまたはハングアップ信号／ＨＵＲＳＴに応答して基幹信号ＲＡＳを非活性化する。制御信号生成回路ＳＩＧＧＥＮは、基幹信号ＲＡＳに応答してメモリコアＣＯＲＥをアクセスするための制御信号ＣＮＴを順次に生成する。例えば、制御信号生成回路ＳＩＧＧＥＮは、最後に生成される制御信号ＣＮＴに応答してリセット信号／ＲＳＴを生成する。なお、リセット信号／ＲＳＴは、制御信号の少なくともいずれかを用いて生成されればよい。
【００１３】
例えば、ハングアップ信号生成回路ＨＵＧＥＮは、次のアクセスコマンドＣＭＤに応答してハングアップ信号／ＨＵＲＳＴを生成する。なお、ハングアップ信号生成回路ＨＵＧＥＮは、フリーズ検出部ＦＲＺＤＥＴおよびハングアップ信号生成部ＨＵＧＵを有してもいてもよい。この場合、フリーズ検出部ＦＲＺＤＥＴは、制御信号ＣＮＴのいずれかが生成されないときに、制御信号生成回路ＳＩＧＧＥＮのフリーズを検出し、ハングアップ信号生成部ＨＵＧＵに伝える。ハングアップ信号生成部ＨＵＧＵは、フリーズ検出回路ＦＲＺＤＥＴによる制御信号生成回路ＳＩＧＧＥＮのフリーズが検出されたときに、次のアクセスコマンドＣＭＤに応答してハングアップ信号／ＨＵＲＳＴを生成する。
【００１４】
メモリコアＣＯＲＥは、アドレス信号ＡＤおよび制御信号ＣＮＴを受けて、アクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を実行する。読み出し動作では、メモリセルＭＣから読み出されたデータはデータ端子ＤＱに出力される。書き込み動作では、データ端子ＤＱに供給されるデータがメモリセルＭＣに書き込まれる。リフレッシュ動作では、メモリセルＭＣに保持されているデータがセンスアンプ等により増幅され、メモリセルＭＣに再書き込みされる。
【００１５】
例えば、制御信号生成回路ＳＩＧＧＥＮの一部がノイズ等によりハングアップし、制御信号ＣＮＴの少なくともいずれかが生成されないとき、リセット信号／ＲＳＴは出力されない。このとき、基幹信号ＲＡＳは非活性化されず、アクセス動作は完了しない。しかし、次のアクセスコマンドＣＭＤに応答して生成されるハングアップ信号／ＨＵＲＳＴにより、基幹信号ＲＡＳは必ず非活性化される。換言すれば、基幹信号ＲＡＳは、半導体メモリＭＥＭの内部で生成された信号ではなく、半導体メモリＭＥＭの外部から供給されるアクセスコマンドに応答して非活性化される。
【００１６】
ハングアップ信号／ＨＵＲＳＴは、半導体製造条件により電気的特性が変動する遅延回路等を用いることなく生成できる。したがって、ハングアップ信号／ＨＵＲＳＴを生成するための遅延回路等の遅延時間を考慮することなく、アクセスコマンドＣＭＤの供給間隔であるアクセスサイクル時間を設計できる。すなわち、制御信号生成回路ＳＩＧＧＥＮがフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路ＳＩＧＧＥＮをリセットできる。
【００１７】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００１８】
例えば、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、モードレジスタ１０、コマンドデコーダ１２、バースト制御回路１４、データ入出力回路１６、アドレス入力回路１８、バーストアドレスカウンタ２０、アドレス制御回路２２、メモリコア制御回路２４、バス制御回路２６およびメモリコア２８を有している。半導体メモリＭＥＭは、リフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルＭＣのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作は記載していない。
【００１９】
モードレジスタ１０は、例えば、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤの論理値に応じて、半導体メモリＭＥＭの動作モードおよび動作仕様を設定する。なお、モードレジスタ１０は、モードレジスタセットコマンドＭＲＳとともにデータ端子ＤＱに供給される論理値に応じて、半導体メモリＭＥＭの動作モードおよび動作仕様を設定してもよい。
【００２０】
例えば、設定される動作モードは、通常動作モードおよびテストモードを含む。例えば、設定される動作仕様は、バースト長およびリードレイテンシを含む。バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の数または１回の書き込みコマンドに応答してデータ端子ＤＱに入力されるデータ信号の数を示す。モードレジスタ１０は、設定されたバースト長を示すバースト長信号ＢＬを出力する。
【００２１】
リードレイテインシは、読み出しコマンドを受けてから読み出しデータがデータ端子ＤＱに出力されるまでのクロックサイクル数を示す。例えば、リードレイテンシは、半導体メモリＭＥＭを動作させるクロック信号の周波数に応じて設定される。モードレジスタ１０は、設定されたリードレイテンシを示すレイテインシ信号ＣＬを出力する。
【００２２】
また、モードレジスタ１０は、テストモード中にモードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤ（テストコード）の論理値に応じて、テストセット信号ＴＳＥＴＸまたはテストリセット信号ＴＲＳＴＸを出力する。
【００２３】
コマンドデコーダ１２は、コマンド信号ＣＭＤに応じて、内部コマンド信号ＩＣＭＤおよびモードレジスタセットコマンド信号ＭＲＳを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。内部コマンド信号ＩＣＭＤは、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドを含む。
【００２４】
バースト制御回路１４は、読み出し動作および書き込み動作時に、クロック信号に同期してバースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを生成する。バースト制御回路１４は、バーストクロック信号ＢＣＬＫの出力タイミングをリードレイテンシに応じて調整する。
【００２５】
データ入出力回路１６は、読み出し動作時にバス制御回路２６およびデータバスＤＢを介してメモリコア２８から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路１６は、書き込み動作時にデータ端子ＤＱに供給される書き込みデータをデータバスＤＢおよびバス制御回路２６を介してメモリコア２８に出力する。
【００２６】
アドレス入力回路１８は、読み出しコマンドおよび書き込みコマンドに同期してアドレス端子ＡＤに供給されるアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとしてラッチし、メモリコア２８に出力する。アドレス入力回路１８は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡに応じてバーストアドレスカウンタ２０により生成されるコラムアドレス信号ＣＡを受ける。アドレス入力回路１８は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡを出力した後、バーストアドレスカウンタ２０からのコラムアドレス信号ＣＡを出力する。
【００２７】
バーストアドレスカウンタ２０は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡをアドレス入力回路１８を介して受け、カウントアップ信号ＣＵＰに応答してコラムアドレス信号ＣＡに続くコラムアドレス信号ＣＡを生成し、アドレス入力回路１８に出力する。バーストアドレスカウンタ２０は、バースト長ＢＬより１つ少ない数のコラムアドレス信号ＣＡを生成する。
【００２８】
アドレス制御回路２２は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）を受けたときに、バーストクロック信号ＢＣＬＫに応答して、カウントアップ信号ＣＵＰを出力する。
【００２９】
メモリコア制御回路２４は、内部コマンド信号ＩＣＭＤ（読み出しコマンド、書き込みコマンドまたはリフレッシュコマンド）に応答して、読み出し動作、書き込み動作またはリフレッシュ動作を実行するための制御信号ＣＮＴを生成する。メモリコア制御回路２４は、テストモード中に、テストセット信号ＴＳＥＴＸおよびテストリセット信号ＴＲＳＴＸを受け、テストワード信号ＴＳＴＷＬに応じて制御信号ＣＮＴを生成する。
【００３０】
バス制御回路２６は、読み出し動作時にメモリコア２８から出力される並列の読み出しデータを直列の読み出しデータに変換し、直列の読み出しデータをバーストクロック信号ＢＣＬＫに応答してデータバスＤＢに出力する。バス制御回路２６は、データバスＤＢに伝達される直列の書き込みデータをバーストクロック信号ＢＣＬＫに応答して受け、並列の書き込みデータに変換し、メモリコア２８に出力する。
【００３１】
メモリコア２８は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡを有している。
【００３２】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬＺ、ＢＬＸとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬＺ（またはＢＬＸ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、ビット線ＢＬＺ、ＢＬＸのプリチャージ電圧と同じである。
【００３３】
ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかを選択するためのロウデコード信号を生成する。コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作時にコラムアドレス信号ＣＡをデコードし、アクセスされるメモリセルＭＣに接続されたビット線対ＢＬＺ、ＢＬＸを選択するためのコラム線選択信号を生成する。
【００３４】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬＺ、ＢＬＸをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹの読み出し動作期間、書き込み動作期間およびリフレッシュ動作期間に動作し、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのコラム線選択信号に応じて、ビット線対ＢＬＺ、ＢＬＸをリードアンプＲＡまたはライトアンプＷＡに接続する。
【００３５】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される書き込みデータを増幅し、相補の書き込みデータとしてビット線対ＢＬＺ、ＢＬＸに出力する。
【００３６】
図３は、図２に示したメモリコア制御回路２４の例を示している。メモリコア制御回路２４は、アンド回路ＡＮＤ１、遅延回路ＤＬＹ４、フリップフロップ回路ＦＦ１−２、遅延部ＤＬＹＵ０−３、ラッチ回路ＬＴ１−４およびナンド回路ＮＡＮＤ１−２を有している。
【００３７】
アンド回路ＡＮＤ１は、読み出しコマンド信号ＲＤＸ、書き込みコマンド信号ＷＲＸまたはリフレッシュコマンド信号ＲＥＦＸに応答して、ロウセット信号ＲＡＳＳＴ０を出力する。読み出しコマンド信号ＲＤＸ、書き込みコマンド信号ＷＲＸおよびリフレッシュコマンド信号ＲＥＦＸは、コマンドデコーダ１２から出力される内部コマンド信号ＩＣＭＤである。遅延回路ＤＬＹ４は、ロウセット信号ＲＡＳＳＴ０を遅延させ、ロウセット信号ＲＡＳＳＴとして出力する。
【００３８】
フリップフロップ回路ＦＦ１は、テストモード中にテストセット信号ＴＳＥＴＸの低レベルパルスを受けたときにロウイネーブル信号ＲＡＳＥＮを低レベルにリセットする。フリップフロップ回路ＦＦ１は、テストモード中にテストリセット信号ＴＲＳＴＸの低レベルパルスを受けたときにロウイネーブル信号ＲＡＳＥＮを高レベルにセットする。ロウイネーブル信号ＲＡＳＥＮが低レベルのとき、遅延部ＤＬＹＵ０によるロウ制御信号ＲＡＳの受け付けが禁止される。
【００３９】
フリップフロップ回路ＦＦ２は、ロウセット信号ＲＡＳＳＴの低レベルパルスを受けたときにロウ制御信号ＲＡＳを高レベルにセット（活性化）する。フリップフロップ回路ＦＦ２は、リセット信号／ＲＳＴの低レベルパルスまたはハングアップ信号／ＨＵＲＳＴの低レベルパルスを受けたときにロウ制御信号ＲＡＳを低レベルにリセット（非活性化）する。ロウ制御信号ＲＡＳは、メモリコア２８をアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）させるための基幹信号である。例えば、フリップフロップ回路ＦＦ２は、基幹信号を生成する基幹信号生成回路に含まれる。
【００４０】
遅延部ＤＬＹＵ０は、ロウ制御信号ＲＡＳを所定時間遅らせてワード活性化信号ＷＬＯＮを生成（活性化）する。遅延部ＤＬＹＵ１は、ワード活性化信号ＷＬＯＮを所定時間遅らせてセンスアンプイネーブル信号ＳＡＥを生成（活性化）する。遅延部ＤＬＹＵ２は、センスアンプイネーブル信号ＳＡＥの高レベル期間に正パルスのコラム選択信号ＣＬを生成（活性化）する。遅延部ＤＬＹＵ３は、コラム選択信号ＣＬを所定時間遅らせてワード非活性化信号ＷＬＯＦＦを生成（活性化）する。ワード非活性化信号ＷＬＯＦＦは、インバータにより論理が反転され、リセット信号／ＲＳＴとしてフリップフロップ回路ＦＦ２に供給される。ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラム選択信号ＣＬおよびワード非活性化信号ＷＬＯＦＦは、図２に示した制御信号ＣＮＴとしてメモリコア２８に供給される。遅延部ＤＬＹＵ０−３は、制御信号ＣＮＴを生成する制御信号生成回路に含まれる。
【００４１】
ラッチ回路ＬＴ１は、ロウ制御信号ＲＡＳの立ち上がりエッジに同期してセットされ、ワード活性化信号ＷＬＯＮの立ち下がりエッジに同期してリセットされるロウラッチ信号ＲＡＳＬを生成する。ラッチＬＴ２は、コラム選択信号ＣＬの立ち上がりエッジに同期してセットされ、ワード活性化信号ＷＬＯＮの立ち下がりエッジに同期してリセットされるコラムラッチ信号ＣＬＬを生成する。ラッチ回路ＬＴ３は、ワード非活性化信号ＷＬＯＦＦの立ち上がりエッジに同期してセットされ、ワード活性化信号ＷＬＯＮの立ち下がりエッジに同期してリセットされるワードラッチ信号ＷＬＯＦＦＬを生成する。このように、ラッチ回路ＬＴ１−３は、相対的に早く非活性化されるロウ制御信号ＲＡＳ、コラム選択信号ＣＬおよびワード非活性化信号ＷＬＯＦＦの活性化期間をそれぞれ延ばすために、活性化レベルをラッチする。
【００４２】
ナンド回路ＮＡＮＤ１は、ロウラッチ信号ＲＡＳＬ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラムラッチ信号ＣＬＬおよびワードラッチ信号ＷＬＯＦＦＬが全て高レベルのときに、アクティブセット信号ＡＣＴＳＴを低レベルに設定する。アクティブセット信号ＡＣＴＳＴは、フリップフロップ回路ＦＦ２および遅延部ＤＬＹＵ０−３のいずれかのフリーズを示すフリーズ信号として機能する。ラッチ回路ＬＴ４は、アクティブセット信号ＡＣＴＳＴの立ち下がりエッジに同期してアクティブラッチ信号ＡＣＴＳＴＬを低レベルに設定し、ロウセット信号ＲＡＳＳＴの立ち下がりエッジに同期してアクティブラッチ信号ＡＣＴＳＴＬを高レベルに設定する。すなわち、ラッチ回路ＬＴ４は、アクティブセット信号ＡＣＴＳＴのレベルを次のアクセスコマンドを受けるまで保持し、アクティブラッチ信号ＡＣＴＳＴＬとして出力する。アクティブラッチ信号ＡＣＴＳＴＬは、フリーズ信号のレベルがラッチされたラッチフリーズ信号として機能する。
【００４３】
ナンド回路ＮＡＮＤ２は、次のアクセスコマンドに対応するロウセット信号ＲＡＳＳＴ０が低レベルの期間に、アクティブラッチ信号ＡＣＴＳＴＬが高レベルのときに、ハングアップ信号／ＨＵＲＳＴを低レベルにセットする。換言すれば、ハングアップ信号／ＨＵＲＳＴは、アクティブラッチ信号ＡＣＴＳＴＬが高レベルのときに、ロウセット信号ＲＡＳＳＴ０に同期して生成される。
【００４４】
ラッチ回路ＬＴ１−４およびナンド回路ＮＡＮＤ１−２は、次のアクセスコマンドに応答してハングアップ信号／ＨＵＲＳＴを生成するハングアップ信号生成回路に含まれる。また、ラッチ回路ＬＴ１−４およびナンド回路ＮＡＮＤ１は、ロウ制御信号ＲＡＳ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラム選択信号ＣＬおよびワード非活性化信号ＷＬＯＦＦのいずれかが生成されないときに、遅延部ＤＬＹＵ０−３のいずれかのフリーズを検出するフリーズ検出部に含まれる。ナンド回路ＮＡＮＤ２は、フリーズ検出部によるフリーズが検出されたときに、次のアクセスコマンドに応答してハングアップ信号／ＨＵＲＳＴを生成するハングアップ信号生成部に含まれる。
【００４５】
さらに、ナンド回路ＮＡＮＤ１およびラッチ回路ＬＴ４は、ハングアップ制御部に含まれる。ハングアップ制御部は、ロウラッチ信号ＲＡＳＬ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラムラッチ信号ＣＬＬおよびワードラッチ信号ＷＬＯＦＦＬが全て活性化レベルのときにアクティブセット信号ＡＣＴＳＴを非活性化する。ハングアップ制御部は、ロウラッチ信号ＲＡＳＬ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラムラッチ信号ＣＬＬおよびワードラッチ信号ＷＬＯＦＦＬの少なくともいずれかが非活性化レベルのときにアクティブセット信号ＡＣＴＳＴを活性化する。
【００４６】
図４は、図３に示した遅延部ＤＬＹＵ０−３の例を示している。遅延部ＤＬＹＵ０は、ロウ制御信号ＲＡＳを遅延する遅延回路ＤＬＹ１を有している。テストモード中、ロウイネーブル信号ＲＡＳＥＮが低レベルにリセットされているとき、ロウ制御信号ＲＡＳの遅延回路ＤＬＹ１への供給は、ロウイネーブル信号ＲＡＳＥＮを受けるＮＡＮＤゲートによりマスクされる。このとき、ワード活性化信号ＷＬＯＮは、半導体メモリＭＥＭの外部端子を介して供給されるテストワード信号ＴＳＴＷＬに同期して生成される。
【００４７】
遅延部ＤＬＹＵ１は、遅延回路ＤＬＹ２、ＤＬＹ３、ＤＬＹ０およびフリップフロップ回路ＦＦ３を有している。遅延回路ＤＬＹ０と、遅延回路ＤＬＹ０の前後に接続されたインバータおよびＮＡＮＤゲートは、フリップフロップ回路ＦＦ３の入力ノードＮ０１、Ｎ０２に低レベルのパルスを生成するためのパルス生成器として動作する。フリップフロップ回路ＦＦ３は、ノードＮ０１の低レベルに同期してセンスアンプイネーブル信号ＳＡＥを高レベルに活性化し、ノードＮ０２の低レベルに同期してセンスアンプイネーブル信号ＳＡＥを低レベルに非活性化する。
【００４８】
遅延部ＤＬＹＵ２は、遅延回路ＤＬＹ４、ＤＬＹ５、ＤＬＹ０およびフリップフロップ回路ＦＦ４を有している。遅延回路ＤＬＹ０と、遅延回路ＤＬＹ０の前後に接続されたインバータおよびＮＡＮＤゲートは、フリップフロップ回路ＦＦ４の入力ノードＮ０３に低レベルのパルスを生成するためのパルス生成器として動作する。フリップフロップ回路ＦＦ４は、ノードＮ０３の低レベルに同期してコラム選択信号ＣＬを高レベルに活性化し、遅延回路ＤＬＹ５の遅延時間後にコラム選択信号ＣＬを低レベルに非活性化する。
【００４９】
遅延部ＤＬＹＵ３は、遅延回路ＤＬＹ１、ＤＬＹ６およびＮＯＲゲートを有している。ＮＯＲゲートは、コラム選択信号ＣＬの立ち下がりエッジに対応して、ノードＮ０４に正のパルスを生成する。遅延回路ＤＬＹ６は、ノードＮ０４に生成された正のパルスを遅延させ、ワード非活性化信号ＷＬＯＦＦとして出力する。
【００５０】
図５は、図３に示したラッチ回路ＬＴ１−４の例を示している。ラッチ回路ＬＴ１−４は、フリップフロップ回路ＦＦ５−８をそれぞれ有している。
【００５１】
図６は、図２に示した半導体メモリＭＥＭの動作の例（正常時）を示している。この例では、アクセスコマンド（読み出しコマンド、書き込みコマンドまたはリフレッシュコマンド）が、少なくとも２回供給される。なお、リフレッシュコマンドに応答するリフレッシュ動作では、コラムスイッチＣＳＷは動作しない。リフレッシュ動作時にコラムスイッチＣＳＷがオンすることを禁止するために、コラム選択信号ＣＬは、コラムデコーダＣＤＥＣ内でマスクされる。図６に矢印で示した遅延回路の符号（ＤＬＹ１等）は、その遅延回路の遅延時間を示している。
【００５２】
半導体メモリＭＥＭは、アクセスコマンドに応答して読み出しコマンド信号ＲＤＸ、書き込みコマンド信号ＷＲＸまたはリフレッシュコマンド信号ＲＥＦＸを生成する（図６（ａ））。メモリコア制御回路２４は、ロウ制御信号ＲＡＳ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラム選択信号ＣＬを順次に活性化する（図６（ｂ、ｃ、ｄ、ｅ））。ロウ制御信号ＲＡＳに同期してロウラッチ信号ＲＡＳＬが活性化される（図６（ｆ））。コラム選択信号ＣＬに同期してコラムラッチ信号ＣＬＬが活性化される（図６（ｇ））。
【００５３】
ワード活性化信号ＷＬＯＮに同期して、ワード線ＷＬのいずれかが高レベルに活性化される。これにより、アクセスされるメモリセルＭＣからビット線ＢＬＺ（またはＢＬＸ）にデータが読み出される。この後、センスアンプイネーブル信号ＳＡＥが活性化され、ビット線ＢＬＺ（またはＢＬＸ）上の信号量が増幅される。読み出し動作および書き込み動作では、コラム選択信号ＣＬの活性化に同期してコラムスイッチＣＳＷがオンする。そして、読み出しデータがコラムスイッチＣＳＷを介してメモリコア２８から出力される。あるいは、書き込みデータがコラムスイッチＣＳＷを介してメモリセルＭＣに書き込まれる。
【００５４】
コラム選択信号ＣＬに応答してワード非活性化信号ＷＬＯＦＦおよびワードラッチ信号ＷＬＯＦＦＬが活性化される（図６（ｈ））。ワード非活性化信号ＷＬＯＦＦに同期してリセット信号／ＲＳＴが生成される（図６（ｉ））。これにより、ロウ制御信号ＲＡＳ、ワード活性化信号ＷＬＯＮおよびセンスアンプイネーブル信号ＳＡＥが順次に非活性化され、アクセス動作は完了する（図６（ｊ、ｋ、ｌ））。
【００５５】
図３に示したナンド回路ＮＡＮＤ１は、全ての入力が高レベルになったときに、アクティブセット信号ＡＣＴＳＴを低レベルに設定する（図６（ｍ））。ラッチ回路ＬＴ４は、アクティブセット信号ＡＣＴＳＴに同期してアクティブラッチ信号ＡＣＴＳＴＬを低レベルに設定する（図６（ｎ））。
【００５６】
アクティブラッチ信号ＡＣＴＳＴＬは、次のアクセスコマンドに応答してロウセット信号ＲＡＳＳＴが低レベルに変化するまでの間、低レベルに保持される。換言すれば、アクティブラッチ信号ＡＣＴＳＴＬは、次のアクセスコマンドが供給されるときに低レベルに保持されている。このため、図３に示したナンド回路ＮＡＮＤ２は、ハングアップ信号／ＨＵＲＳＴを高レベルに保持する（図６（ｏ））。このように、半導体メモリＭＥＭがアクセス動作を正常に実行し、リセット信号／ＲＳＴが生成されるとき、ハングアップ信号／ＨＵＲＳＴは活性化されない。
【００５７】
図７は、図２に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図６と同じ動作については、詳細な説明は省略する。図７に破線で示した波形は、図６の波形を示している。この例では、ノイズ等により図３に示したフリップフロップ回路ＦＦ２が正常に動作せず、ロウ制御信号ＲＡＳが活性化されない（図７（ａ））。これにより、遅延部ＤＬＹＵ０−３は動作せず、アクティブセット信号ＡＣＴＳＴおよびアクティブラッチ信号ＡＣＴＳＴＬは高レベルに保持される（図７（ｂ、ｃ））。リセット信号／ＲＳＴは出力されない（図７（ｄ））。
【００５８】
図３に示したナンド回路ＮＡＮＤ２は、次のアクセスコマンドＲＤＸ、ＷＲＸまたはＲＥＦＸに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図７（ｅ、ｆ））。これにより、リセット信号／ＲＳＴが出力されない場合にも、フリップフロップ回路ＦＦ２をリセットすることができ、メモリコア制御回路２４を初期状態に戻すことができる。半導体メモリＭＥＭの外部からのアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを生成するため、ハングアップ信号／ＨＵＲＳＴの生成に、半導体製造条件により電気的特性が変動する遅延回路等を用いる必要はない。したがって、メモリコア制御回路２４がフリーズしたときに、アクセスサイクル時間を増加することなくメモリコア制御回路２４をリセットできる。
【００５９】
図８は、図２に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図６および図７と同じ動作については、詳細な説明は省略する。図８に破線で示した波形は、図６の波形を示している。この例では、ノイズ等により図３に示した遅延部ＤＬＹＵ０が正常に動作せず、ワード活性化信号ＷＬＯＮが活性化されない（図８（ａ））。これにより、遅延部ＤＬＹＵ１−３は動作せず、アクティブセット信号ＡＣＴＳＴおよびアクティブラッチ信号ＡＣＴＳＴＬは高レベルに保持される（図８（ｂ、ｃ））。リセット信号／ＲＳＴは出力されない（図８（ｄ））。これ以降の動作は、図７と同じである。
【００６０】
図９は、図２に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図６および図７と同じ動作については、詳細な説明は省略する。図９に破線で示した波形は、図６の波形を示している。この例では、ノイズ等により図３に示した遅延部ＤＬＹＵ１が正常に動作せず、センスアンプイネーブル信号ＳＡＥが活性化されない（図９（ａ））。これにより、遅延部ＤＬＹＵ２−３は動作せず、アクティブセット信号ＡＣＴＳＴおよびアクティブラッチ信号ＡＣＴＳＴＬは高レベルに保持される（図９（ｂ、ｃ））。リセット信号／ＲＳＴは出力されない（図９（ｄ））。これ以降の動作は、図７と同じである。
【００６１】
図１０は、図２に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図６および図７と同じ動作については、詳細な説明は省略する。図１０に破線で示した波形は、図６の波形を示している。この例では、ノイズ等により図３に示した遅延部ＤＬＹＵ２が正常に動作せず、コラム選択信号ＣＬが活性化されない（図１０（ａ））。これにより、遅延部ＤＬＹＵ３は動作せず、アクティブセット信号ＡＣＴＳＴおよびアクティブラッチ信号ＡＣＴＳＴＬは高レベルに保持される（図１０（ｂ、ｃ））。リセット信号／ＲＳＴは出力されない（図１０（ｄ））。これ以降の動作は、図７と同じである。
【００６２】
図１１は、図２に示した半導体メモリＭＥＭの動作の例（ハングアップ時）を示している。図６と同じ動作については、詳細な説明は省略する。図１１に破線で示した波形は、図６の波形を示している。コラムラッチ信号ＣＬＬが活性化されるまでの波形は、図６と同じである。この例では、ノイズ等により図４に示した遅延部ＤＬＹＵ３が正常に動作せず、ノードＮ０４が高レベルに変化しない（図１１（ａ））。これにより、ワード非活性化信号ＷＬＯＦＦおよびワードラッチ信号ＷＬＯＦＦＬは、低レベルに固定される（図１１（ｂ、ｃ））。アクティブセット信号ＡＣＴＳＴ、アクティブラッチ信号ＡＣＴＳＴＬおよびリセット信号／ＲＳＴは、高レベルに固定される（図１１（ｄ、ｅ、ｆ））。リセット信号／ＲＳＴが高レベルに固定されるため、メモリコア制御回路２４は、ロウ制御信号ＲＡＳをリセットできず、アクセス動作を完了できない（図１１（ｇ））。
【００６３】
次のアクセスコマンドが半導体メモリＭＥＭに供給されたとき、アクティブラッチ信号ＡＣＴＳＴＬが高レベルに保持されているため、図３に示したナンド回路ＮＡＮＤ２は、アクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図１１（ｈ、ｉ））。図３に示したフリップフロップ回路ＦＦ２は、ハングアップ信号／ＨＵＲＳＴに同期してロウ制御信号ＲＡＳをリセットする（図１１（ｊ））。メモリコア制御回路２４は、ロウ制御信号ＲＡＳのリセットに応答して、ロウラッチ信号ＲＡＳＬ、ワード活性化信号ＷＬＯＮ、コラムラッチ信号ＣＬＬおよびセンスアンプイネーブル信号ＳＡＥを順次に非活性化する（図１１（ｋ、ｌ、ｍ、ｎ））。これにより、メモリコア制御回路２４は、アクセス動作を完了し、次のアクセスコマンドに応答するアクセス動作を開始できる。
【００６４】
図１２は、図２に示した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示している。なお、後述する実施形態においても、図１２と同じテストシステムＴＳＹＳが使用される。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程で使用される。半導体メモリＭＥＭは、後述するテストが実施されることにより製造される。
【００６５】
まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にテスタＴＥＳＴによりテストされる。テスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【００６６】
半導体メモリＭＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＥＳＴに接続される。図１２では、１つの半導体メモリＭＥＭがテスタＴＥＳＴに接続されているが、複数の半導体メモリＭＥＭをテスタＴＥＳＴに一度に接続してもよい。テスタＴＥＳＴに一度に接続する半導体メモリＭＥＭの数は、テスタＴＥＳＴの端子数と半導体メモリＭＥＭの端子数に依存する。なお、テスタＴＥＳＴは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。
【００６７】
半導体メモリＭＥＭの動作チェックをするとき、テスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。動作チェックは、半導体メモリＭＥＭの通常動作モード中に実施される。動作チェックにより不良と判定された半導体メモリＭＥＭは、冗長回路により救済され、あるいは不良品として処分される。
【００６８】
例えば、半導体メモリＭＥＭのタイミングマージンを評価するとき、テスタＴＥＳＴは、半導体メモリＭＥＭの状態を通常動作モードからテストモードに移行する。そして、テスタＴＥＳＴは、コマンド信号ＣＭＤの代わりにテストワード信号ＴＳＴＷＬを出力し、半導体メモリＭＥＭを動作させる。なお、後述する図１３に示す半導体メモリＭＥＭのタイミングマージンや耐ノイズ性等を評価するとき、モニタ端子ＭＮＴＲ１−４は、プローブＰＲＢを介してテスタＴＥＳＴに接続される。
【００６９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、制御信号ＣＮＴのいずれかが生成されず、リセット信号／ＲＳＴが生成されないときに、簡易な論理回路ＬＴ１−４、ＮＡＮＤ１−２により、次のアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを生成し、メモリコア制御回路２４をリセットできる。制御信号ＣＮＴが正常なタイミングで生成されるとき、ハングアップ信号／ＨＵＲＳＴの生成は禁止される。メモリコア制御回路２４が正常に動作しないときのみ、次のアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを生成することで、ハングアップ信号／ＨＵＲＳＴの生成頻度を最小限にできる。必要なときのみハングアップ信号／ＨＵＲＳＴを生成することにより、半導体メモリＭＥＭの消費電力を削減できる。
【００７０】
図１３は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７１】
半導体メモリＭＥＭは、図２のモードレジスタ１０およびメモリコア制御回路２４の代わりにモードレジスタ１０Ａおよびメモリコア制御回路２４Ａを有している。また、半導体メモリＭＥＭは、モニタ端子ＭＮＴＲ１−４を有している。その他の構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＤＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。
【００７２】
モードレジスタ１０Ａは、モードレジスタセットコマンドＭＲＳ（テストコマンド信号）とともに供給されるアドレス信号ＡＤ（テストコード）の論理値に応じて、モニタイネーブル信号／ＴＭＥの論理レベルを変更する機能を有している。モニタイネーブル信号／ＴＭＥの論理レベルは、テストモード中のみ変更可能である。モニタイネーブル信号／ＴＭＥの論理レベルを変更するためのテストコードの入力は、通常動作モード中に禁止されている。すなわち、モードレジスタ１０Ａは、テストコマンド信号に応答してモニタイネーブル信号／ＴＭＥを生成するモニタイネーブル信号生成回路に含まれる。
【００７３】
モードレジスタ設定コマンドモードレジスタ１０Ａのその他の機能は、図２に示したモードレジスタ１０と同じである。モニタイネーブル信号／ＴＭＥは、モニタ端子ＭＮＴＲ１−４に出力されるプリハングアップ信号の論理レベルを維持したいときに低レベルに活性化される。なお、モニタイネーブル信号／ＴＭＥは、テスト端子を介してテスタＴＥＳＴ等から直接メモリコア制御回路２４Ａに供給されてもよい。
【００７４】
メモリコア制御回路２４Ａは、図２に示したメモリコア制御回路２４に、モニタ端子ＭＮＴＲ１−４に出力するプリハングアップ信号を生成する機能を追加している。メモリコア制御回路２４と同じ要素には、同じ符号を付し、詳細な説明を省略する。ロウ制御信号ＲＡＳ、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラム選択信号ＣＬ、ワード非活性化信号ＷＬＯＦＦおよびリセット信号／ＲＳＴを生成する機能は、図２に示したメモリコア制御回路２４と同じである。
【００７５】
図１４は、図１３に示したメモリコア制御回路２４Ａの例を示している。メモリコア制御回路２４Ａは、アンド回路ＡＮＤ１、遅延回路ＤＬＹ４、フリップフロップ回路ＦＦ１−２、遅延部ＤＬＹＵ４−７およびナンド回路ＮＡＮＤ３−４を有している。
【００７６】
遅延部ＤＬＹＵ４は、ロウイネーブル信号ＲＡＳＥＮが高レベルのとき、ロウ制御信号ＲＡＳを所定時間遅らせてワード活性化信号ＷＬＯＮを生成する。遅延部ＤＬＹＵ４は、図２に示した遅延部ＤＬＹＵ０と同様に、ロウイネーブル信号ＲＡＳＥＮが低レベルのとき、ロウ制御信号ＲＡＳの受け付けを禁止し、テストワード信号ＴＳＴＷＬに同期してワード活性化信号ＷＬＯＮを生成する。また、遅延部ＤＬＹＵ４は、ワード活性化信号ＷＬＯＮが正常なタイミングで活性化されるときに、プリハングアップ信号ＷＬＯＮＨＵを高レベルに保持する。遅延部ＤＬＹＵ４は、ワード活性化信号ＷＬＯＮが活性化されないときに、プリハングアップ信号ＷＬＯＮＨＵを低レベルに変化する。
【００７７】
遅延部ＤＬＹＵ５は、ワード活性化信号ＷＬＯＮを所定時間遅らせてセンスアンプイネーブル信号ＳＡＥを生成する。遅延部ＤＬＹＵ５は、センスアンプイネーブル信号ＳＡＥが正常なタイミングで活性化されるときに、プリハングアップ信号ＳＡＥＨＵを高レベルに保持する。遅延部ＤＬＹＵ５は、センスアンプイネーブル信号ＳＡＥが活性化されないときに、プリハングアップ信号ＳＡＥＨＵを低レベルに変化する。
【００７８】
遅延部ＤＬＹＵ６は、センスアンプイネーブル信号ＳＡＥの高レベル期間に正パルスのコラム選択信号ＣＬを生成する。遅延部ＤＬＹＵ６は、コラム選択信号ＣＬが正常なタイミングで活性化されるときに、プリハングアップ信号ＣＬＨＵを高レベルに保持する。遅延部ＤＬＹＵ６は、コラム選択信号ＣＬが活性化されないときに、プリハングアップ信号ＣＬＨＵを低レベルに変化する。
【００７９】
遅延部ＤＬＹＵ７は、コラム選択信号ＣＬを所定時間遅らせてワード非活性化信号ＷＬＯＦＦを生成する。遅延部ＤＬＹＵ７は、ワード非活性化信号ＷＬＯＦＦが正常なタイミングで活性化されるときに、プリハングアップ信号ＷＬＯＦＦＨＵを高レベルに保持する。遅延部ＤＬＹＵ７は、ワード非活性化信号ＷＬＯＦＦが活性化されないときに、プリハングアップ信号ＷＬＯＦＦＨＵを低レベルに変化する。
【００８０】
ナンド回路ＮＡＮＤ３は、プリハングアップ信号ＷＬＯＮＨＵ、ＳＡＥＨＵ、ＣＬＨＵ、ＷＬＯＦＦＨＵが全て高レベルのときに、アクティブセット信号ＡＣＴＳＴを低レベルに設定する。低レベルのアクティブセット信号ＡＣＴＳＴは、メモリコア制御回路２４Ａが正常に動作していることを示す。ナンド回路ＮＡＮＤ３は、プリハングアップ信号ＷＬＯＮＨＵ、ＳＡＥＨＵ、ＣＬＨＵ、ＷＬＯＦＦＨＵの少なくともいずれかが低レベルのときに、アクティブセット信号ＡＣＴＳＴを高レベルに設定する。高レベルのアクティブセット信号ＡＣＴＳＴは、メモリコア制御回路２４Ａが正常に動作していないことを示す。アクティブセット信号ＡＣＴＳＴは、遅延部ＤＬＹＵ４−７のいずれかのフリーズを示すフリーズ信号として機能する。すなわち、ナンド回路ＮＡＮＤ３は、ワード活性化信号ＷＬＯＮ、センスアンプイネーブル信号ＳＡＥ、コラム選択信号ＣＬおよびワード非活性化信号ＷＬＯＦＦのいずれかが生成されないときに、遅延部ＤＬＹＵ０−３のいずれかのフリーズを検出するフリーズ検出部として機能する。ナンド回路ＮＡＮＤ３は、プリハングアップ信号ＷＬＯＮＨＵ、ＳＡＥＨＵ、ＣＬＨＵ、ＷＬＯＦＦＨＵのいずれかが生成されたときに、アクティブセット信号ＡＣＴＳＴを活性化するハングアップ制御部に含まれる。
【００８１】
ナンド回路ＮＡＮＤ４は、アクティブセット信号ＡＣＴＳＴが低レベルのときに、ハングアップ信号／ＨＵＲＳＴを高レベルに保持する。ナンド回路ＮＡＮＤ４は、アクティブセット信号ＡＣＴＳＴが低レベルのときに、次のアクセスコマンド（ロウセット信号ＲＡＳＳＴ０の立ち上がりエッジ）に同期してハングアップ信号／ＨＵＲＳＴを低レベルにセットする。ナンド回路ＮＡＮＤ４は、ナンド回路ＮＡＮＤ３によりフリーズが検出されたときに、次のアクセスコマンドに応答してハングアップ信号／ＨＵＲＳＴを生成するハングアップ信号生成部として機能する。ナンド回路ＮＡＮＤ４は、アクティブセット信号ＡＣＴＳＴが活性化されたときに、次のアクセスコマンドに応答してハングアップ信号／ＨＵＲＳＴを生成するハングアップ信号生成部に含まれる。
【００８２】
さらに、ナンド回路ＮＡＮＤ４は、モニタイネーブル信号／ＴＭＥが低レベルとき、メモリコア制御回路２４Ａのリセットを禁止するために、アクティブセット信号ＡＣＴＳＴの論理レベルに拘わらず、ハングアップ信号／ＨＵＲＳＴを高レベルに固定する。すなわち、ナンド回路ＮＡＮＤ４は、モニタイネーブル信号／ＴＭＥを受けているときに、ハングアップ信号／ＨＵＲＳＴの生成を禁止する禁止回路の機能を有している。
【００８３】
図１５は、図１４に示した遅延部ＤＬＹＵ４−５の例を示している。図４に示した遅延部ＤＬＹ０−１と同じ構成については、詳細な説明は省略する。遅延部ＤＬＹＵ４は、図４に示した遅延部ＤＬＹ０にダミー遅延回路ＤＤＬＹ１、インバータＩＶ１、インバータ列ＩＶＲ１およびナンド回路ＮＡＮＤ５を追加している。ダミー遅延回路ＤＤＬＹ１は、遅延回路ＤＬＹ１と同じ回路である。すなわち、ダミー遅延回路ＤＤＬＹ１の遅延時間は、遅延回路ＤＬＹ１の遅延時間と同じである。ダミー遅延回路ＤＤＬＹ１、インバータＩＶ１、インバータ列ＩＶＲ１およびナンド回路ＮＡＮＤ５は、ワード活性化信号ＷＬＯＮが生成されないときに、プリハングアップ信号ＷＬＯＮＨＵを生成するプリハングアップ信号生成部に含まれる。
【００８４】
インバータ列ＩＶＲ１の遅延時間は、ノードＮ１１の信号変化がノードＮ１０の信号変化より遅くなるように設計されている。このため、ロウ制御信号ＲＡＳの立ち上がりエッジがノードＮ１１に伝達されるタイミングは、ロウ制御信号ＲＡＳの立ち上がりエッジがノードＮ１０に伝達されるタイミングより遅い。ノードＮ１０は、ロウ制御信号ＲＡＳと反対の論理レベルの信号を伝達する。ノードＮ１１は、ロウ制御信号ＲＡＳと同じ論理レベルの信号を伝達する。ナンド回路ＮＡＮＤ５は、ノードＮ１０−１１およびロウ制御信号ＲＡＳの論理レベルに応じてプリハングアップ信号ＷＬＯＮＨＵを生成する。
【００８５】
遅延部ＤＬＹＵ５は、図４に示した遅延部ＤＬＹ１にダミー遅延回路ＤＤＬＹ２、インバータＩＶ２、インバータ列ＩＶＲ２およびナンド回路ＮＡＮＤ６を追加している。ダミー遅延回路ＤＤＬＹ２は、遅延回路ＤＬＹ２と同じ回路である。すなわち、ダミー遅延回路ＤＤＬＹ２の遅延時間は、遅延回路ＤＬＹ２の遅延時間と同じである。ダミー遅延回路ＤＤＬＹ２、インバータＩＶ２、インバータ列ＩＶＲ２およびナンド回路ＮＡＮＤ６は、センスアンプイネーブル信号ＳＡＥが生成されないときに、プリハングアップ信号ＳＡＥＨＵを生成するプリハングアップ信号生成部に含まれる。
【００８６】
インバータ列ＩＶＲ２の遅延時間は、ノードＮ２１の信号変化がノードＮ２０の信号変化より遅くなるように設計されている。このため、ワード活性化信号ＷＬＯＮの立ち上がりエッジがノードＮ１１に伝達されるタイミングは、ワード活性化信号ＷＬＯＮの立ち上がりエッジがノードＮ２０に伝達されるタイミングより遅い。ノードＮ２０は、ワード活性化信号ＷＬＯＮと反対の論理レベルの信号を伝達する。ノードＮ２１は、ワード活性化信号ＷＬＯＮと同じ論理レベルの信号を伝達する。ナンド回路ＮＡＮＤ６は、ノードＮ２０−２１およびワード活性化信号ＷＬＯＮの論理レベルに応じてプリハングアップ信号ＳＡＥＨＵを出力する。
【００８７】
図１６は、図１４に示した遅延部ＤＬＹＵ６の例を示している。図４に示した遅延部ＤＬＹ２と同じ構成については、詳細な説明は省略する。遅延部ＤＬＹＵ６は、図４に示した遅延部ＤＬＹ２にダミー遅延回路ＤＤＬＹ４、インバータＩＶ３、フリップフロップ回路ＦＦ９、インバータ列ＩＶＲ３およびナンド回路ＮＡＮＤ６を追加している。ダミー遅延回路ＤＤＬＹ４は、遅延回路ＤＬＹ４と同じ回路である。すなわち、ダミー遅延回路ＤＤＬＹ４の遅延時間は、遅延回路ＤＬＹ４の遅延時間と同じである。ダミー遅延回路ＤＤＬＹ４、インバータＩＶ３、フリップフロップ回路ＦＦ９、インバータ列ＩＶＲ３およびナンド回路ＮＡＮＤ６は、コラム選択信号ＣＬが生成されないときに、プリハングアップ信号ＣＬＨＵを生成するプリハングアップ信号生成部に含まれる。
【００８８】
インバータ列ＩＶＲ３の遅延時間は、ノードＮ３１の信号変化がノードＮ３０の信号変化より遅くなるように設計されている。このため、センスアンプイネーブル信号ＳＡＥの立ち上がりエッジがノードＮ３１に伝達されるタイミングは、センスアンプイネーブル信号ＳＡＥの立ち上がりエッジがノードＮ３０に伝達されるタイミングより遅い。ノードＮ３０は、センスアンプイネーブル信号ＳＡＥと反対の論理レベルの信号を伝達する。ノードＮ３１は、センスアンプイネーブル信号ＳＡＥと同じ論理レベルの信号を伝達する。ナンド回路ＮＡＮＤ７は、ノードＮ３０−３１およびセンスアンプイネーブル信号ＳＡＥの論理レベルに応じてプリハングアップ信号ＣＬＨＵを出力する。
【００８９】
図１７は、図１４に示した遅延部ＤＬＹＵ７の例を示している。図４に示した遅延部ＤＬＹ２と同じ構成については、詳細な説明は省略する。遅延部ＤＬＹＵ７は、図４に示した遅延部ＤＬＹ３にダミー遅延回路ＤＤＬＹ６、インバータ列ＩＶＲ４、インバータＩＶ４−５、フリップフロップ回路ＦＦ１０−１１およびナンド回路ＮＡＮＤ８を追加している。ダミー遅延回路ＤＤＬＹ６は、遅延回路ＤＬＹ６と同じ回路である。すなわち、ダミー遅延回路ＤＤＬＹ６の遅延時間は、遅延回路ＤＬＹ６の遅延時間と同じである。ダミー遅延回路ＤＤＬＹ６、インバータ列ＩＶＲ４、インバータＩＶ４−５、フリップフロップ回路ＦＦ１０−１１およびナンド回路ＮＡＮＤ８は、ワード非活性化信号ＷＬＯＦＦが生成されないときに、プリハングアップ信号ＷＬＯＦＦＨＵを生成するプリハングアップ信号生成部に含まれる。
【００９０】
インバータ列ＩＶＲ４の遅延時間は、ノードＮ４１の信号変化がノードＮ４０の信号変化より遅くなるように設計されている。このため、コラム選択信号ＣＬの立ち上がりエッジがノードＮ４１に伝達されるタイミングは、コラム選択信号ＣＬの立ち上がりエッジがノードＮ４０に伝達されるタイミングより遅い。ノードＮ４０は、コラム選択信号ＣＬと反対の論理レベルの信号を伝達する。ノードＮ４１は、コラム選択信号ＣＬと同じ論理レベルの信号を伝達する。ナンド回路ＮＡＮＤ８は、ノードＮ４０−４１およびセンスアンプイネーブル信号ＳＡＥの論理レベルに応じてプリハングアップ信号ＷＬＯＦＦＨＵを出力する。
【００９１】
図１４に示したナンド回路ＮＡＮＤ３−４と、図１５から図１７に示した遅延部ＤＬＹＵ４−７のうち図４に示した遅延部ＤＬＹＵ０−３に含まれない回路は、次のアクセスコマンドに応答してハングアップ信号／ＨＵＲＳＴを生成するハングアップ信号生成回路に含まれる。
【００９２】
図１８および図１９は、図１３に示した半導体メモリＭＥＭの動作の例（正常時）を示している。図１９に示した信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬは、説明を分かりやすくするためのもので、図１８と重複している。図６と同じ動作については、詳細な説明は省略する。信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬ、ＷＬＯＦＦ、／ＲＳＴ、／ＨＵＲＳＴの波形は、図６と同じである。ノードＮ０１、Ｎ０２、Ｎ０３、Ｎ０４の波形も、図６と同じである。リフレッシュコマンドに応答するリフレッシュ動作では、コラム選択信号ＣＬは生成されない。
【００９３】
図１５に示した遅延部ＤＬＹＵ４は、ロウ制御信号ＲＡＳの活性化に同期してノードＮ１０を低レベルに設定し、ノードＮ１１を高レベルに設定する（図１８（ａ、ｂ））。ロウ制御信号ＲＡＳが活性化されるとき、ロウ制御信号ＲＡＳ、ノードＮ１０−１１の高レベル期間は互いに重複しない。このため、プリハングアップ信号ＷＬＯＮＨＵは、高レベルＨに保持される（図１８（ｃ））。
【００９４】
図１５に示した遅延部ＤＬＹＵ５は、ワード活性化信号ＷＬＯＮの活性化に同期してノードＮ２０を低レベルに設定し、ノードＮ２１を高レベルに設定する（図１８（ｄ、ｅ））。ワード活性化信号ＷＬＯＮが活性化されるとき、ワード活性化信号ＷＬＯＮ、ノードＮ２０−２１の高レベル期間は互いに重複しない。このため、プリハングアップ信号ＳＡＥＨＵは、高レベルＨに保持される（図１８（ｆ））。
【００９５】
図１６に示した遅延部ＤＬＹＵ６は、センスアンプイネーブル信号ＳＡＥの活性化に同期してノードＮ３０を低レベルに設定し、ノードＮ３１を高レベルに設定する（図１８（ｇ、ｈ））。センスアンプイネーブル信号ＳＡＥが活性化されるとき、センスアンプイネーブル信号ＳＡＥ、ノードＮ３０−３１の高レベル期間は互いに重複しない。このため、プリハングアップ信号ＣＬＨＵは、高レベルＨに保持される（図１８（ｉ））。なお、ノードＮ３０は、センスアンプイネーブル信号ＳＡＥの低レベルへの非活性化に同期して高レベルに設定される（図１８（ｊ））。
【００９６】
図１７に示した遅延部ＤＬＹＵ７は、コラム選択信号ＣＬの活性化に同期してノードＮ４０を低レベルに設定し、ノードＮ４１を高レベルに設定する（図１９（ａ、ｂ））。コラム選択信号ＣＬが活性化されるとき、コラム選択信号ＣＬ、ノードＮ４０−４１の高レベル期間は互いに重複しない。このため、プリハングアップ信号ＷＬＯＦＦＨＵは、高レベルＨに保持される（図１９（ｃ））。なお、ノードＮ４０は、センスアンプイネーブル信号ＳＡＥの低レベルへの非活性化に同期して高レベルに設定される（図１９（ｄ））。ノードＮ４１は、センスアンプイネーブル信号ＳＡＥの低レベルへの非活性化に同期して低レベルに設定される（図１９（ｅ））。
【００９７】
プリハングアップ信号ＷＬＯＮＨＵ、ＳＡＥＨＵ、ＣＬＨＵ、ＷＬＯＦＦＨＵが全て高レベルＨに保持されるため、アクティブセット信号ＡＣＴＳＴは、低レベルＬに保持され、ハングアップ信号／ＨＵＲＳＴは、高レベルＨに保持される（図１９（ｆ、ｇ））。メモリコア制御回路２４Ａは、図６と同様に、リセット信号／ＲＳＴに同期してロウ制御信号ＲＡＳを非活性化し、アクセス動作を完了する（図１９（ｈ、ｉ））。
【００９８】
図２０および図２１は、図１３に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図８、図１８および図１９と同じ動作については、詳細な説明は省略する。図２０および図２１に破線で示した波形は、図１８および図１９の波形を示している。図２１に示した信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬは、説明を分かりやすくするためのもので、図２０と重複している。信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬ、ＷＬＯＦＦ、／ＲＳＴの波形は、図８と同じである。ノードＮ０１、Ｎ０２、Ｎ０３、Ｎ０４の波形も、図８と同じである。リフレッシュコマンドに応答するリフレッシュ動作では、コラム選択信号ＣＬは生成されない。モニタイネーブル信号／ＴＭＥは、高レベルに設定されている。
【００９９】
この例では、ノイズ等により図１５に示した遅延部ＤＬＹＵ４が正常に動作せず、ワード活性化信号ＷＬＯＮが活性化されない（図２０（ａ））。これにより、ノードＮ１０は高レベルに保持される（図２０（ｂ））。ノードＮ１０−１１およびロウ制御信号ＲＡＳが、ともに高レベルの期間にプリハングアップ信号ＷＬＯＮＨＵが低レベルに活性化される（図２０（ｃ））。遅延部ＤＬＹＵ５−７は動作しない。アクティブセット信号ＡＣＴＳＴは、プリハングアップ信号ＷＬＯＮＨＵの活性化中に高レベルに変化する（図２１（ａ））。
【０１００】
図１４に示したナンド回路ＮＡＮＤ４は、次のアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図２１（ｂ））。ロウ制御信号ＲＡＳは、ハングアップ信号／ＨＵＲＳＴに応答して非活性化される（図２１（ｃ））。プリハングアップ信号ＷＬＯＮＨＵは、ロウ制御信号ＲＡＳの非活性化に同期して非活性化される（図２０（ｄ））。これにより、アクティブセット信号ＡＣＴＳＴは、低レベルに非活性化され、ハングアップ信号／ＨＵＲＳＴは非活性化される（図２１（ｄ、ｅ））。
【０１０１】
図２２および図２３は、図１３に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図９、図１８から図２１と同じ動作については、詳細な説明は省略する。図２２および図２３に破線で示した波形は、図１８および図１９の波形を示している。図２３に示した信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬは、説明を分かりやすくするためのもので、図２２と重複している。信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬ、ＷＬＯＦＦ、／ＲＳＴ、／ＨＵＲＳＴの波形は、図９と同じである。ノードＮ０２、Ｎ０３、Ｎ０４の波形も、図９と同じである。リフレッシュコマンドに応答するリフレッシュ動作では、コラム選択信号ＣＬは生成されない。モニタイネーブル信号／ＴＭＥは、高レベルに設定されている。
【０１０２】
この例では、ノイズ等により図１５に示した遅延部ＤＬＹＵ５が正常に動作せず、ノードＮ０１にパルスが生成されない（図２２（ａ））。このため、センスアンプイネーブル信号ＳＡＥは活性化されず、ノードＮ２０は高レベルに保持される（図２２（ｂ、ｃ））。ノードＮ２０−２１およびワード活性化信号ＷＬＯＮが、ともに高レベルの期間にプリハングアップ信号ＳＡＥＨＵが低レベルに活性化される（図２２（ｄ））。遅延部ＤＬＹＵ６−７は動作しない。アクティブセット信号ＡＣＴＳＴは、プリハングアップ信号ＳＡＥＨＵの活性化中に高レベルに変化する（図２３（ａ））。
【０１０３】
図１４に示したナンド回路ＮＡＮＤ４は、次のアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図２３（ｂ））。ロウ制御信号ＲＡＳおよびワード活性化信号ＷＬＯＮは、ハングアップ信号／ＨＵＲＳＴに応答して順次に非活性化される（図２３（ｃ、ｄ））。プリハングアップ信号ＳＡＥＨＵは、ワード活性化信号ＷＬＯＮの非活性化に同期して非活性化される（図２２（ｅ））。ハングアップ信号／ＨＵＲＳＴは、アクセスコマンドの非活性化に同期して非活性化される（図２３（ｅ））。アクティブセット信号ＡＣＴＳＴは、プリハングアップ信号ＳＡＥＨＵの非活性化に同期して低レベルに非活性化される（図２３（ｆ））。
【０１０４】
図２４および図２５は、図１３に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図１０、図１８から図２３と同じ動作については、詳細な説明は省略する。図２４および図２５に破線で示した波形は、図１８および図１９の波形を示している。図２５に示した信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬは、説明を分かりやすくするためのもので、図２４と重複している。信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬ、ＷＬＯＦＦ、／ＲＳＴ、／ＨＵＲＳＴの波形は、図１０と同じである。ノードＮ０１、Ｎ０２、Ｎ０３、Ｎ０４の波形も、図１０と同じである。リフレッシュコマンドに応答するリフレッシュ動作では、コラム選択信号ＣＬは生成されない。モニタイネーブル信号／ＴＭＥは、高レベルに設定されている。
【０１０５】
この例では、ノイズ等により図１６に示した遅延部ＤＬＹＵ６が正常に動作せず、ノードＮ０３にパルスが生成されない（図２４（ａ））。このため、コラム選択信号ＣＬは活性化されず、ノードＮ３０は高レベルに保持される（図２４（ｂ、ｃ））。ノードＮ３０−３１およびセンスアンプイネーブル信号ＳＡＥが、ともに高レベルの期間にプリハングアップ信号ＣＬＨＵが低レベルに活性化される（図２４（ｄ））。遅延部ＤＬＹＵ７は動作しない。アクティブセット信号ＡＣＴＳＴは、プリハングアップ信号ＣＬＨＵの活性化中に高レベルに変化する（図２５（ａ））。
【０１０６】
図１４に示したナンド回路ＮＡＮＤ４は、次のアクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図２５（ｂ））。ロウ制御信号ＲＡＳ、ワード活性化信号ＷＬＯＮおよびセンスアンプイネーブル信号ＳＡＥは、ハングアップ信号／ＨＵＲＳＴに応答して順次に非活性化される（図２５（ｃ、ｄ、ｅ））。プリハングアップ信号ＣＬＨＵは、センスアンプイネーブル信号ＳＡＥの非活性化に同期して非活性化される（図２４（ｅ））。ハングアップ信号／ＨＵＲＳＴは、アクセスコマンドの非活性化に同期して非活性化される（図２５（ｆ））。アクティブセット信号ＡＣＴＳＴは、プリハングアップ信号ＣＬＨＵの非活性化に同期して低レベルに非活性化される（図２５（ｇ））。
【０１０７】
図２６および図２７は、図１３に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図１１、図１８から図２５と同じ動作については、詳細な説明は省略する。図２６および図２７に破線で示した波形は、図１８および図１９の波形を示している。図２７に示した信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬは、説明を分かりやすくするためのもので、図２６と重複している。信号ＲＤＸ、ＷＲＸ、ＲＥＦＸ、ＲＡＳ、ＷＬＯＮ、ＳＡＥ、ＣＬ、ＷＬＯＦＦ、／ＲＳＴ、／ＨＵＲＳＴの波形は、図１１と同じである。ノードＮ０１、Ｎ０２、Ｎ０４の波形も、図１１と同じである。リフレッシュコマンドに応答するリフレッシュ動作では、コラム選択信号ＣＬは生成されない。モニタイネーブル信号／ＴＭＥは、高レベルに設定されている。
【０１０８】
この例では、図１１と同様に、ノイズ等により図１７に示した遅延部ＤＬＹＵ７が正常に動作せず、ノードＮ０４が高レベルに変化しない（図２７（ａ））。これにより、ワード非活性化信号ＷＬＯＦＦは低レベルに固定され、ノードＮ４０は高レベルに固定される（図２７（ｂ、ｃ））。ワード非活性化信号ＷＬＯＦＦが低レベルに固定されるため、リセット信号／ＲＳＴは出力されない（図２７（ｄ））。このため、メモリコア制御回路２４Ａは、ロウ制御信号ＲＡＳをリセットできず、アクセス動作を完了できない。
【０１０９】
図１７に示した遅延部ＤＬＹＵ７のフリップフロップ回路ＦＦ１１は、コラム選択信号ＣＬに応答してセットされる。このため、ノードＮ４１は、正常なタイミングで高レベルに変化する（図２７（ｅ））。ノードＮ４０が高レベルに保持されるため、ノードＮ４１の高レベルへの変化に同期してプリハングアップ信号ＷＬＯＦＦＨＵが低レベルに変化する（図２７（ｆ））。図１４に示したナンド回路ＮＡＮＤ３は、プリハングアップ信号ＷＬＯＦＦＨＵが低レベルへの変化に同期してアクティブセット信号ＡＣＴＳＴを高レベルに設定する（図２７（ｇ））。
【０１１０】
モニタイネーブル信号／ＴＭＥが高レベルに設定されているため、次のアクセスコマンドが半導体メモリＭＥＭに供給されたとき、図１４に示したナンド回路ＮＡＮＤ４は、アクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴを活性化する（図２７（ｈ、ｉ））。図１４に示したフリップフロップ回路ＦＦ２は、ハングアップ信号／ＨＵＲＳＴに同期してロウ制御信号ＲＡＳをリセットする（図２６（ａ））。メモリコア制御回路２４Ａは、ロウ制御信号ＲＡＳのリセットに応答して、ワード活性化信号ＷＬＯＮおよびセンスアンプイネーブル信号ＳＡＥを順次に非活性化する（図２６（ｂ、ｃ））。これにより、メモリコア制御回路２４Ａは、アクセス動作を完了し、次のアクセスコマンドに応答するアクセス動作を開始できる。
【０１１１】
図２８および図２９は、図１３に示した半導体メモリＭＥＭの動作の別の例（ハングアップ時）を示している。図２６および図２７と同じ動作については、詳細な説明は省略する。モニタイネーブル信号／ＴＭＥは、モードレジスタ１０Ａを用いて予め低レベルに設定されている。図２８および図２９において、２番目のアクセスコマンドが供給されるまでの波形は、図２６および図２７と同じである。
【０１１２】
モニタイネーブル信号／ＴＭＥが低レベルに設定されているとき、図１４に示したナンド回路ＮＡＮＤ４は、アクティブセット信号ＡＣＴＳＴの論理レベルに拘わらずハングアップ信号／ＨＵＲＳＴの活性化を禁止する（図２９（ａ））。すなわち、図２８および図２９において、２番目のアクセスコマンドが半導体メモリＭＥＭに供給されても、ハングアップ信号／ＨＵＲＳＴは活性化されない（図２８（ａ）および図２９（ｂ））。このため、ロウ制御信号ＲＡＳは活性化状態に保持される（図２８（ｂ）および図２９（ｃ））。したがって、２番目のアクセスコマンドの半導体メモリＭＥＭへの供給の前後において、全ての信号の論理は変化しない。
【０１１３】
この状態で、図１２に示したテスタＴＥＳＴ等は、モニタ端子ＭＮＴＲ１−４の電圧をチェックする。この例では、プリハングアップ信号ＷＬＯＮＨＵ、ＳＡＥＨＵおよびＣＬＨＵに対応するモニタ端子ＭＮＴＲ１−３は、高レベルに固定されている（図２８（ｃ、ｄ、ｅ）。一方、プリハングアップ信号ＷＬＯＦＦＨＵに対応するモニタ端子ＭＮＴＲ４は、低レベルに固定されている（図２９（ｄ））。テスタＴＥＳＴ等は、モニタ端子ＭＮＴＲ４の低レベルを検出することで、遅延部ＤＬＹＵ７に不具合が生じたことを検出する。具体的には、遅延部ＤＬＹＵ７のタイミングマージンの不足、あるいはノイズマージンの不足が検出される。
【０１１４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、遅延部ＤＬＹＵ４−７が正常に動作しているか否かの情報をモニタ端子ＭＮＴＲ１−３を介して検出できる。また、モニタイネーブル信号／ＴＭＥを活性化することにより、ハングアップ信号／ＨＵＲＳＴの活性化を禁止できる。これにより、メモリコア制御回路２４Ａがリセットされることを防止でき、モニタ端子ＭＮＴＲ１−３の論理レベルが変化することを防止できる。この結果、簡易なテスタによりメモリコア制御回路２４Ａの不具合を検出できる。
【０１１５】
図３０は、別の実施形態におけるメモリコア制御回路２４Ｂの例を示している。メモリコア制御回路２４Ｂは、図３に示したメモリコア制御回路２４からラッチ回路ＬＴ１−４、ナンド回路ＮＡＮＤ１−２を削除し、インバータＩＶ６を追加している。インバータＩＶ６は、ロウセット信号ＲＡＳＳＴ０の反転論理を反転し、ハングアップ信号／ＨＵＲＳＴとして出力する。メモリコア制御回路２４Ｂのその他の構成は、図３と同じである。半導体メモリＭＥＭのメモリコア制御回路２４Ｂを除く構成は、図２と同じである。
【０１１６】
図３１は、図３０に示したメモリコア制御回路２４Ｂを有する半導体メモリＭＥＭの動作の例（ハングアップ時）を示している。図１１と同じ動作については、詳細な説明は省略する。図３１に破線で示した波形は、正常時の波形（図６）を示している。
【０１１７】
この例では、アクセスコマンドに同期してハングアップ信号／ＨＵＲＳＴが毎回活性化される（図３１（ａ、ｂ））。これにより、リセット信号／ＲＳＴが出力されず、ロウ制御信号ＲＡＳが正常に非活性化されないときにも、ロウ制御信号ＲＡＳは、ハングアップ信号／ＨＵＲＳＴによりアクセスサイクルの完了時に確実に非活性化される。これにより、メモリコア制御回路２４Ｂは、リセット信号／ＲＳＴが出力されないときにも、アクセス動作を完了できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１１８】
なお、上述した実施形態は、ＤＲＡＭのメモリコア制御回路２４、２４Ａ、２４Ｂに適用する例について述べた。しかし、例えば、上述した実施形態は、ＳＲＡＭ、擬似ＳＲＡＭ、強誘電体メモリおよびフラッシュメモリ等の他の半導体メモリに適用してもよい。具体的には、上述した実施形態は、アクセスコマンドに応答して基幹信号を活性化し、リセット信号に応答して基幹信号を非活性化する基幹信号生成回路と、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する制御信号生成回路とを有する半導体メモリに適用可能である。
【０１１９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルを有するメモリコアと、
アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して前記基幹信号を非活性化する基幹信号生成回路と、
前記基幹信号に応答して前記メモリコアをアクセスするための制御信号を順次に生成し、前記制御信号の少なくともいずれかに応答して前記リセット信号を生成する制御信号生成回路と、
次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記ハングアップ信号生成回路は、
前記制御信号の少なくともいずれかが生成されないときに、前記制御信号生成回路のフリーズを検出するフリーズ検出部と、
前記フリーズ検出部によるフリーズが検出されたときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成部と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記３）
前記フリーズ検出部は、
前記制御信号の少なくともいずれかの活性化期間を延ばすために、活性化レベルをラッチする第１ラッチ回路と、
前記制御信号のうち前記第１ラッチ回路に供給されない制御信号と前記第１ラッチ回路の出力とが全て活性化レベルのときにフリーズ信号を非活性化し、前記制御信号のうち前記第１ラッチ回路に供給されない制御信号と前記第１ラッチ回路の出力との少なくともいずれかが非活性化レベルのときに前記フリーズ信号を活性化するハングアップ制御部と
を備え、
前記ハングアップ信号生成部は、前記フリーズ信号が活性化しているときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成すること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記ハングアップ制御部は、
前記フリーズ信号のレベルを次の前記アクセスコマンドを受けるまで保持し、ラッチフリーズ信号として出力する第２ラッチ回路を備え、
前記ハングアップ信号生成部は、前記ラッチフリーズ信号が活性化しているときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成すること
を特徴とする付記３記載の半導体メモリ。
（付記５）
前記フリーズ検出部は、さらに前記基幹信号が生成されないときにフリーズを検出すること
を特徴とする付記２記載の半導体メモリ。
（付記６）
前記ハングアップ信号生成回路は、
前記制御信号が生成されないときに、プリハングアップ信号をそれぞれ生成する複数のプリハングアップ信号生成部を備え、
前記プリハングアップ信号のいずれかが生成されたときに、フリーズ信号を活性化するハングアップ制御部と、
前記フリーズ信号が活性化されたときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成するハングアップ信号生成部と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記７）
前記プリハングアップ信号を出力するモニタ端子を備え、
前記ハングアップ信号生成部は、モニタイネーブル信号を受けているときに、前記ハングアップ信号の生成を禁止する禁止回路を備えていること
を特徴とする付記６記載の半導体メモリ。
（付記８）
テストコマンド信号に応答して前記モニタイネーブル信号を生成するモニタイネーブル信号生成回路を備えている
ことを特徴とする付記７記載の半導体メモリ。
（付記９）
前記モニタイネーブル信号を受けるテスト端子を備えていること
を特徴とする付記７記載の半導体メモリ。
（付記１０）
前記制御信号生成回路は、
前記基幹信号または前記制御信号のいずれかを遅延させる第１遅延回路を有し、次の制御信号を生成する複数の制御信号生成部を備え、
前記各プリハングアップ信号生成部は、
対応する前記第１遅延回路と同じ遅延時間を有し、前記基幹信号または前記制御信号のいずれかを遅延させ、対応する前記基幹信号または前記制御信号のいずれかと同じ論理レベルを出力するダミー遅延回路と、
前記ダミー遅延回路の出力を遅延させる第２遅延回路と、
対応する前記制御信号生成部から出力される前記次の制御信号の論理レベルを反転させた信号と、対応する前記基幹信号または前記制御信号のいずれかと、前記第２遅延回路の出力信号とを受け、対応する前記プリハングアップ信号を出力する論理回路と
を備えていることを特徴とする付記６ないし付記９のいずれか１項記載の半導体メモリ。
（付記１１）
前記アクセスコマンドは、書き込みコマンド、読み出しコマンドおよびリフレッシュコマンドの少なくともいずれかである
ことを特徴とする付記１ないし付記１０のいずれか１項記載の半導体メモリ。
（付記１２）
アクセスコマンドに応答して基幹信号を活性化し、
メモリセルを有するメモリコアをアクセスするための制御信号を前記基幹信号に応答して順次に生成し、
制御信号の少なくともいずれかに応答して生成されるリセット信号または次のアクセスコマンドに応答して生成されるハングアップ信号に応答して前記基幹信号を非活性化すること
を特徴とする半導体メモリの動作方法。
（付記１３）
前記制御信号の少なくともいずれかが生成されないときにフリーズを検出し、
フリーズを検出したときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成すること
を特徴とする付記１２記載の半導体メモリの動作方法。
（付記１４）
さらに前記基幹信号が生成されないときにフリーズを検出すること
を特徴とする付記１３記載の半導体メモリの動作方法。
（付記１５）
前記制御信号が生成されないときに、プリハングアップ信号をそれぞれ生成し、
前記プリハングアップ信号のいずれかが生成されたときに、フリーズ信号を活性化し、
前記フリーズ信号が活性化されたときに、前記次のアクセスコマンドに応答して前記ハングアップ信号を生成すること
を特徴とする付記１２記載の半導体メモリの動作方法。
（付記１６）
前記プリハングアップ信号をモニタ端子から出力し、
モニタイネーブル信号を受けているときに、前記ハングアップ信号の生成を禁止すること
を特徴とする付記１５記載の半導体メモリの動作方法。
【０１２０】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２１】
１０、１０Ａ‥モードレジスタ；１２‥コマンドデコーダ；１４‥バースト制御回路；１６‥データ入出力回路；１８‥アドレス入力回路；２０‥バーストアドレスカウンタ；２２‥アドレス制御回路；２４、２４Ａ、２４Ｂ‥メモリコア制御回路；２６‥バス制御回路；２８‥メモリコア；ＡＣＴＳＴ‥アクティブセット信号；ＡＣＴＳＴＬ‥アクティブラッチ信号；ＡＤ‥アドレス信号；ＡＲＹ‥メモリセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＯＲＥ‥メモリコア；ＣＬ‥コラム選択信号；ＣＬＨＵ‥プリハングアップ信号；ＣＬＬ‥コラムラッチ信号；ＣＭＤ‥アクセスコマンド；ＣＮＴ‥制御信号；ＣＳＷ‥コラムスイッチ；ＤＬＹ４‥遅延回路；ＤＬＹＵ０−７‥遅延部；ＤＱ‥データ端子；ＦＦ１−２‥フリップフロップ回路；ＨＵＧＥＮ‥ハングアップ信号生成回路；／ＨＵＲＳＴ‥ハングアップ信号；ＩＣＭＤ‥内部コマンド信号；ＬＴ１−４‥ラッチ回路；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＮＴＲ１−４‥モニタ端子；ＭＲＳ‥モードレジスタセットコマンド；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＡＳ‥基幹信号；ＲＡＳＧＥＮ‥基幹信号生成回路；ＲＡＳＬ‥ロウラッチ信号；ＲＤＥＣ‥ロウデコーダ；ＲＤＸ‥読み出しコマンド信号；ＲＥＦＸ‥リフレッシュコマンド信号；／ＲＳＴ‥リセット信号；ＳＡ‥センスアンプ；ＳＡＥ‥センスアンプイネーブル信号；ＳＡＥＨＵ‥プリハングアップ信号；ＳＩＧＧＥＮ‥制御信号生成回路；／ＴＭＥ‥モニタイネーブル信号；ＴＲＳＴＸ‥テストリセット信号；ＴＳＥＴＸ‥テストセット信号；ＴＳＴＷＬ‥テストワード信号；ＷＡ‥ライトアンプ；ＷＬＯＦＦ‥ワード非活性化信号；ＷＬＯＦＦＨＵ‥プリハングアップ信号；ＷＬＯＦＦＬ‥ワードラッチ信号；ＷＬＯＮ‥ワード活性化信号；ＷＬＯＮＨＵ‥プリハングアップ信号；ＷＲＸ‥書き込みコマンド信号
【図１】
2011044211.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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