(57)【要約】【課題】セラミック基板において、ビアの周辺の欠陥に起因した基板の信頼性低下を防止する。【解決手段】セラミック基板は、多層のセラミック層１０ａ，１０ｂ，１０ｃが積層され、各セラミック層１０ａ，１０ｂ，１０ｃに備えられたビア３０を通じて層間接続が行われ、表層のセラミック層１０ａにビア３０の上部を露出させるホール４０が形成されたセラミック積層体１００と、ホール４０内に充填された伝導体４０ａと、セラミック積層体１００の表面に伝導体４０ａと電気的に接続されるように形成された外部電極５０とを含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
多層のセラミック層が積層され、該各セラミック層に備えられたビアを通じて層間接続が行われ、表層の前記セラミック層に前記ビアの上部を露出させるホールが形成されたセラミック積層体と、
前記ホール内に充填された伝導体と、
前記セラミック積層体の表面に前記伝導体と電気的に接続されるように形成された外部電極と、
を含むセラミック基板。
【請求項２】
前記ホールが、前記ビアより大きい大きさに形成されている請求項１に記載のセラミック基板。
【請求項３】
多層のセラミック層が積層され、該各セラミック層に備えられたビアを通じて層間接続が行われたセラミック積層体を形成するステップと、
前記セラミック積層体を無収縮工法によって焼成するステップと、
前記セラミック積層体における表層の前記セラミック層に前記ビアの上部を露出させるホールを形成するステップと、
前記ホール内に伝導体を充填するステップと、
前記セラミック積層体の表面に前記伝導体と電気的に接続される外部電極を形成するステップと、
を含むセラミック基板の製造方法。
【請求項４】
前記ホールを形成するステップで、
前記ホールを、前記ビアより大きい大きさに形成する請求項３に記載のセラミック基板の製造方法。
【請求項５】
前記ホールを形成するステップで、
前記ホールを、レーザにより形成する請求項３に記載のセラミック基板の製造方法。
【請求項６】
前記セラミック積層体を無収縮工法によって焼成するステップが、
前記セラミック積層体の上下面に、前記セラミック層の焼成温度より高温で焼成される拘束用シートを積層するステップと、
前記セラミック層の焼成温度で焼成するステップと、
前記拘束用シートを除去するステップと、
を含む請求項３に記載のセラミック基板の製造方法。
【請求項７】
前記拘束用シートを除去するステップの後に、
前記セラミック積層体の表面をラッピング（ｌａｐｐｉｎｇ）するステップをさらに備える請求項６に記載のセラミック基板の製造方法。
【請求項８】
前記伝導体を充填するステップで、
前記伝導体を、伝導性ペーストをスクリーン印刷方式により充填することによって形成する請求項３に記載のセラミック基板の製造方法。
【請求項９】
前記伝導体を充填するステップの後に、
前記伝導体を後焼成するステップをさらに含む請求項３に記載のセラミック基板の製造方法。
【請求項１０】
前記伝導体を後焼成するステップの後に、
前記伝導体を含んだ前記セラミック積層体の表面を研磨するステップをさらに備える請求項９に記載のセラミック基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック基板及びその製造方法に関するものであり、より詳細には、セラミック積層体における表層のセラミック層内部にビアを露出させるホールが形成され、該ホールに伝導性ペーストが充填されたセラミック基板及びその製造方法に関するものである。
【背景技術】
【０００２】
最近、電子部品の領域において、次第に小型化の傾向が強く持続するにつれて、電子部品の精密化、微細パターン化及び薄膜化に伴った小型モジュール及び基板が開発されている。しかしながら、通常使われる印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）を小型化された電子部品に用いる場合、サイズの小型化、高周波領域での信号損失の増大及び高温高湿時の信頼性低下などの短所が生じている。
【０００３】
このような短所を克服するためには、ＰＣＢ基板ではなく、セラミック基板が用いられている。セラミック基坂の主成分は、低温同時焼成が可能なガラス（ｇｌａｓｓ）の多量含まれたセラミック組成物である。
【０００４】
低温同時焼成セラミック（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃ：ＬＴＣＣ）基板を製造する方法は多様であるが、焼成時にセラミック基板が収縮するか否かによって収縮工法と無収縮工法とに分類可能である。具体的には、焼成時にセラミック基板が収縮するようにして製造する手法が、収縮工法である。しかしながら、収縮工法はセラミック基板の収縮程度が全体として一様にはならないので、基板の面方向に対して寸法変形が起こる。また、このようなセラミック基板の面方向の収縮は、基板内に含まれた印刷回路パターンの変形を引き起こし、パターン位置の精度の低下、及びパターンの断線などの間題が発生する。そのため、収縮工法による間題を解決するために、焼成時にセラミック基板の面方向の収縮を防止した無収縮工法が提案されている。
【０００５】
無収縮工法とは、セラミック基板の両面に拘束層を形成して焼成する方法である。この場合、拘束層としては、セラミック基板が焼成される温度では収縮せず、且つ収縮制御が容易な材料を用いられることができる。このような拘束層により、焼成時にセラミック基板の面方向の収縮が起こらなくなり、厚さ方向にのみ収縮するようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、このような従来の無収縮工法を適用してセラミック基板を製作する場合、焼成時に面方向の収縮を抑制することができるが、層間連結のために垂直に連結されたビア（ｖｉａ）は、通常ＬＴＣＣと焼成挙動と一致せず、面方向のように収縮抑制のための拘束力を付与することも難しく、欠陥が発生する。特に、ビアが表層に露出している構造の場合、ビアの周辺の欠陥が、外部パターンの形成時における不良の原因になる。即ち、ビアの周辺の欠陥はボイド（ｖｏｉｄ）、クラック（ｃｒａｃｋ）、突出、陥没など多様な形態で生じ、これらは、ワイヤボンディング、ＳＭＴ、ソルダリング（ｓｏｌｄｅｒｉｎｇ）等のパッケージング工程における不良及び信頼性低下を引き起こすという間題がある。
【０００７】
従って、本発明は上記の間題点に鑑みて成されたものであって、本発明の目的は、表層に露出しているビアを含んだセラミック層の一部を除去してホールを形成した後、該ホールに伝導性ペーストを満たし、これを後焼成することによって、ビアの周辺の欠陥に起因した基板の信頼性低下を防止することができる、セラミック基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の好適な実施態様によるセラミック基板は、多層のセラミック層が積層され、該各セラミック層に備えられたビアを通じて層間接続が行われ、表層のセラミック層にビアの上部を露出させるホールが形成されたセラミック積層体と、ホール内に充填された伝導体と、セラミック積層体の表面に伝導体と電気的に接続されるように形成された外部電極とを含むことができる。
【０００９】
ここで、ホールは、ビアより大きい大きさに形成することができる。
【００１０】
また、上記目的を達成するために、本発明の他の好適な実施態様によるセラミック基板の製造方法は、多層のセラミック層が積層され、各セラミック層に備えられたビアを通じて層間接続が行われたセラミック積層体を形成するステップと、セラミック積層体を無収縮工法によって焼成するステップと、セラミック積層体における表層のセラミック層にビアの上部を露出させるホールを形成するステップと、ホール内に伝導体を充填するステップと、セラミック積層体の表面に伝導体と電気的に接続される外部電極を形成するステップとを含むことができる。
【００１１】
ここで、ホールを形成するステップでは、ホールはビアより大きい大きさに形成することができる。
【００１２】
また、ホールを形成するステップでは、ホールをレーザにより形成することができる。
【００１３】
また、セラミック積層体を無収縮工法によって焼成するステップは、セラミック積層体の上下面に、セラミック層の焼成温度より高温で焼成される拘束用シートを積層するステップと、セラミック層の焼成温度にて焼成するステップと、拘束用シートを除去するステップとを含むことができる。
【００１４】
また、拘束用シートを除去するステップの後に、セラミック積層体の表面をラッピング（ｌａｐｐｉｎｇ）するステップをさらに含むことができる。
【００１５】
また、伝導体を充填するステップでは、伝導体は伝導性ペーストをスクリーンプリンテイング方式により充填することによって形成することができる。
【００１６】
また、伝導体を充填するステップの後に、伝導体を後焼成するステップを、さらに含むことができる。
【００１７】
また、伝導体を後焼成するステップの後に、伝導体を含んだセラミック積層体の表面を研磨するステップを、さらに含むことができる。
【発明の効果】
【００１８】
以上説明した通り、本発明のセラミック基板及びその製造方法によれば、セラミック積層体の表層に露出しているビアを含んだセラミック層の一部を除去し、該ビアの上部を露出させるホールを形成した後、該ホールに伝導性ペーストを満たし、これを後焼成させることによって、セラミック積層体とビアの両方の同時焼成時に発生したビアの周辺の欠陥を除去することができる。
【００１９】
従って、本発明によれば、ビアの周辺の欠陥を除去することによって、セラミック積層体への外部電極の形成時、または後続のＳＭＴ、ワイヤボンディング及びソルダリングなどのパッケージング工程において、電気的な連結を良好にすることができる。
【００２０】
要するに、本発明によれば、無収縮セラミック基板の信頼性を向上させ、不良率を下げることができるという効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の好適な実施形態によるセラミック基板を示した断面図である。
【図２】本発明の好適な実施形態によるセラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図３】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図４】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図５】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図６】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図７】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【図８】同じく、セラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施の形態を、図面を参照して詳細に説明する。以下に示す各実施の形態は、当業者に本発明の思想を十分に伝達できるようにするための例として示すものである。従って、本発明は、以下に示す各実施の形態に限定されることはなく、他の形態で具体化することができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現している場合がある。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
【００２３】
図１は、本発明の好適な実施形態によるセラミック基板を示した断面図である。
【００２４】
同図のように、本発明の実施形態によるセラミック基板は、セラミック積層体１００と、外部電極５０とを含むことができる。
【００２５】
セラミック積層体１００は、多層に積層されたセラミック層ｌ０ａ，１０ｂ，１０ｃを備えることができる。この時、多層に積層されたセラミック層１０ａ，１０ｂ，１０ｃは、本体を貫通するビアホール（図示せず）に充填された伝導性材質、例えば、Ａｇペーストを含むビア３０を備えることによって、層間接続することができる。
【００２６】
また、セラミック積層体１００の内部には、ビア３０と電気的に接続された内部電極２０がさらに備えられている。
【００２７】
内部電極２０は、Ａｇなどのような伝導性ペーストを用いてスクリーン印刷方式などによって形成することができる。
【００２８】
セラミック層１０ａ，１０ｂ，１０ｃを垂直に貫通するビア３０は、モジュール回路図によって各セラミック層１０ａ，１０ｂ，１０ｃの適切な位置にパンチングなどの方式でビアホールを形成した後、これにＡｇなどのような伝導性ペーストを充填して形成されたものであってよい。
【００２９】
特に、本発明の実施形態によるセラミック基板のセラミック積層体１００を構成する多層のセラミック層１０ａ，１０ｂ，１０ｃのうち、表層のセラミック層１０ａの内部には、ビア３０の上部を露出させるホール４０が形成されている。
【００３０】
ホール４０は、セラミック積層体１００の表層に露出しているビア３０を含んだセラミック層１０ａの一部をレーザで除去して形成されたものであってよい。
【００３１】
この時、ホール４０は、ビア３０より大きい大きさに形成することが望ましい。
【００３２】
ホール４０の内部には伝導体４０ａが充填され、ビア３０と電気的に接続されている。伝導体４０ａは、Ａｇなどのような伝導性ペーストをスクリーン印刷方式などにより充填したものであってよい。
【００３３】
一方、外部電極５０は、セラミック積層体１００の表面に、伝導体４０ａと電気的に接続されるように形成されている。この外部電極５０は、内部電極２０と同様にＡｇなどのような伝導性ペーストによって形成されていてよい。
【００３４】
前述のような本発明の実施形態によるセラミック基板は、内部電極２０及びビア３０が備えられた多層のセラミック層１０ａ，１０ｂ，１０ｃが積層されたセラミック積層体１００の低温同時焼成時に、セラミック層１０ａ，１０ｂ，１０ｃとビア３０との間の収縮率差によりボイド、クラック、突出または陥没などの形態で発生したビア３０周辺の欠陥が除去されるように、セラミック積層体１００の表層に露出されているビア３０を含んだセラミック層１０ａの一部を除去し、ビア３０の上部を露出させるホール４０を形成した後、該ホール４０に伝導体４０ａを再び満たし、これを後焼成させたものである。
【００３５】
このように本発明の実施形態によるセラミック基板は、セラミック積層体１００の表面に露出するビア３０の周辺の欠陥を除去するように、ホール４０を形成した後、ホール４０に伝導体４０ａとなる伝導性ペーストを充填し、伝導体４０ａ上に外部電極５０を形成することによって、ビア３０の周辺の欠陥により外部電極５０とセラミック積層体１００との間の接合強度が低下することを防止することができる。
【００３６】
従って、本発明の実施形態によれば、セラミック積層体１００への外部電極５０の形成時、または後続のＳＭＴ、ワイヤボンディング及びソルダリングなどのパッケージング工程において、電気的信頼性を向上させることができるという効果が得られる。
【００３７】
一方、本発明の実施形態において、セラミック積層体１００は、３つのセラミック層１０ａ，１０ｂ，１０ｃが積層されたものとして示したが、これは説明の便宜上３つのセラミック層として示しただけで、これに限定されるものではない。
【００３８】
以下、図２〜図８を参照して、本発明の好適な実施形態によるセラミック基板の製造方法を詳細に説明する。
【００３９】
図２〜図８は、本発明の好適な実施形態によるセラミック基板の製造方法を説明するために各工程を順次示した断面図である。
【００４０】
まず、図２に示すように、多層のセラミック層１０ａ，１０ｂ，１０ｃを準備する。これらのセラミック層１０ａ，１０ｂ，１０ｃは、約８００〜１０００℃程度の焼成温度を有することが望ましい。続いて、モジュール回路のレイアウトに応じて、セラミック層１０ａ，１０ｂ，１０ｃの適切な位置に内部電極２０を形成する。
【００４１】
続いて、セラミック層１０ａ，１０ｂ，１０ｃの一部をパンチングなどの方式で加工し、ビアホール（図示せず）を形成した後、該ビアホールを伝導性ペーストで充填し、セラミック層１０ａ，１０ｂ，１０ｃの一部を垂直に貫通するビア３０を形成する。
【００４２】
内部電極２０及びビア３０は、Ａｇなどのような伝導性ペーストを用いたスクリーン印刷方式などによって形成することができる。
【００４３】
次に、図３に示すように、多層のセラミック層１０ａ，１０ｂ，１０ｃを積層し、ビア３０を通じて層間接続されたセラミック積層体１００を形成する。
【００４４】
続いて、セラミック積層体１００の上下面に、セラミック層１０ａ，１０ｂ，１０ｃの焼成温度より高温（例えば、１５００℃以上）で焼成される拘束用シート２００を積層する。
【００４５】
拘束用シート２００としては、アルミナ（Ａｌ２Ｏ３）シートなどを用いることができる。
【００４６】
続いて、図４に示すように、積層されたセラミック積層体１００を加圧して、セラミック層１０ａ，１０ｂ，１０ｃの焼成温度で同時焼成する。
【００４７】
即ち、約８００〜１０００℃の低温で焼成工程を行うことができる。この時、セラミック層１０ａ，１０ｂ，１０ｃには収縮が起こるが、アルミナからなる拘束用シート２００には焼成収縮が起こらない。そのため、拘束用シート２００と付着されているセラミック層１０ａ，１０ｂ，１０ｃは、面方向（ｘ軸方向及びｙ軸方向）には収縮が抑制され、垂直方向（ｚ軸方向）、即ち厚さ方向にのみ収縮が起こる。
【００４８】
同時焼成後、図５に示すように、拘束用シート２００を除去する。拘束用シート２００は水洗などの工程によって除去することができる。
【００４９】
次に、セラミック積層体１００の表面をラッピング（ｌａｐｐｉｎｇ）する工程を更に行うことができる。
【００５０】
ここで、本発明の実施形態では、セラミック積層体１００を無収縮とする方法として、前述のような拘束用シート２００を用いる方法を示したが、本発明はこれに限定されるのではない。即ち、拘束用シート２００を用いた無収縮工法は無収縮を実現する方法の一つで、これ以外にもセラミック層１０ａ，１０ｂ，１０ｃの個別層ごとに拘束層を配置する方法、またはセラミック層１０ａ，１０ｂ，１０ｃ自体の組成を制御し、面方向の収縮を抑制する方法などの多様な無収縮工法が適用されてもよい。
【００５１】
一方、前述のような無収縮工法を適用してセラミック基板を製作する場合、セラミック積層体１００の同時焼成時に面方向の収縮を抑制することができるが、層間連結のために垂直に形成されたビア３０の場合、通常、セラミック層１０ａ，１０ｂ，１０ｃと焼成挙動が一致せず、面方向のように、収縮抑制のための拘束力を付与することも難しいため、ビア３０の周辺にボイド、クラック、突出、陥没などのような形態の欠陥が発生する。
【００５２】
従って、本発明の実施形態では、ビア３０の周辺の欠陥を除去するために、後述のように、表層に露出しているビア３０を含んだセラミック層１０ａの一部を除去してホール４０を形成する。
【００５３】
つまり、図６に示すように、セラミック積層体１００の表層のセラミック層１０ａにビア３０の上部を露出させるホール４０を形成する。
【００５４】
ここで、ホール４０は、低温同時焼成後に発生したビア３０の周辺の欠陥を除去することができるように、ビア４０より大きい大きさに形成することができる。
【００５５】
この時、ホール４０はレーザ（ｌａｓｅｒ）などにより形成することができる。
【００５６】
次に、図７に示すように、ホール４０内に伝導体４０ａを充填（ｆｉｌｌｉｎｇ）する。伝導体４０ａは、Ａｇペーストなどの伝導性ペーストから形成することができ、スクリーン印刷（ｓｃｒｅｅｎ  ｐｒｉｎｔｉｎｇ）方式などにより充填することができる。
【００５７】
続いて、伝導体４０ａを後焼成（ｐｏｓｔ  ｆｉｒｉｎｇ）する。
【００５８】
その後、図８に示すように、セラミック積層体１００の表面に伝導体４０ａと電気的に接続される外部電極５０を形成する。
【００５９】
ここで、外部電極５０を形成する前に、後焼成された伝導体４０ａを含んだセラミック積層体１００の表面を研磨し、セラミック積層体１００の平坦度を確保することができる。
【００６０】
上述したような本発明の実施形態によるセラミック基板の製造方法によれば、低温同時焼成工程を経たセラミック積層体１００の表層に露出しているビア３０を含んだセラミック層１０ａの一部を除去し、ビア３０の上部を露出させるホール４０を形成することによって、表層に露出したビア３０の周辺の欠陥を除去することができる。
【００６１】
従って、本発明の実施形態によれば、前述のように欠陥が除去されたビア３０の上部に伝導体４０ａを充填し、これを後焼成した後、その上に外部電極５Oを形成することによって、ビア３０の周辺の欠陥による基板の信頼性の低下を防止することができる。
【００６２】
つまり、本発明の実施形態によれば、セラミック積層体１００への外部電極５０の形成時、または、後続のＳＭＴ、ワイヤボンディング及びソルダリングなどのパッケージング工程における電気的連結を良好にすることができる。
【００６３】
要するに、本発明によれば、無収縮セラミック基板の信頼性を向上させ、不良率を下げることができるという効果が得られる。
【００６４】
今回開示した実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上述した実施の形態の説明によってではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１０ａ，１０ｂ，１０ｃ  セラミック層
２０  内部電極
３０  ビア
４０  ホール
４０ａ  伝導体
５０  外部電極
１００  セラミック積層体
２００  拘束用シート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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