(57)【要約】【課題】閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布／読み出しレイテンシの具現に適合するビットパターン順序とを採用する。【解決手段】メモリシステムは第１ビットパターン順序に基づいてデータを変換するように構成された制御器と、そして第１ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置を含む。【選択図】  図１Ａ
2011165305.tif 000002
【特許請求の範囲】
【請求項１】
第１ビットパターン順序に基づいてデータを変換するように構成された制御器と、
前記第１ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置とを含むことを特徴とするメモリシステム。
【請求項２】
前記読み出されたデータは、前記制御器による変換無しで外部装置へ伝送されることを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記第１ビットパターン順序は、閾値電圧分布の改善をためのアルゴリズムを適用するのに適合し、前記第２ビットパターン順序は均一なエラー確率分布及び読み出しレイテンシを具現するのに適合することを特徴とする請求項１記載のメモリシステム。
【請求項４】
前記変換されたデータは選択されたワードラインのメモリセルに格納され、前記選択されたワードラインのメモリセルから読み出されたデータと異なることを特徴とる請求項１記載のメモリシステム。
【請求項５】
前記不揮発性メモリ装置は、前記第２ビットパターン順序に対応する読み出し方法を制御するように構成された読み出しスケジュールＲＯＭを含み、前記読み出しスケジュールＲＯＭは前記制御器によりプログラムできるように構成されることを特徴とする請求項１記載のメモリシステム。
【請求項６】
前記制御器は、
前記不揮発性メモリ装置の選択されたワードラインに属するメモリセルに格納されるマルチ−ビットデータを格納するように構成されたバッファメモリと、
前記バッファメモリに格納されたマルチ−ビットデータを変換するように構成されたデータ変換器とを含むことを特徴とする請求項１項記載のメモリシステム。
【請求項７】
前記データ変換器は前記不揮発性メモリ装置から読み出されたデータの変換を行わないことを特徴とする請求項６に記載のメモリシステム。
【請求項８】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するように構成された制御器を含むメモリシステムの動作方法において、
第１ビットパターン順序に基づいてデータを変換し、
前記第１ビットパターン順序に対応するプログラム方法により前記変換されたデータを前記不揮発性メモリ装置に格納し、
前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法により前記不揮発性メモリ装置からデータを読み出し、
データ変換無く、前記読み出しされたデータを外部に出力することを特徴とする動作方法。
【請求項９】
行と列に配列されたメモリセルを有するメモリセルアレイと、
第１ビットパターン順序に対応するプログラム方法により入力データが前記メモリセルアレイの選択された行に属するメモリセルにプログラムされるように、プログラム動作を制御し、そして前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によって前記メモリセルアレイの前記選択された行に属するメモリセルからデータが読み出されるように、読み出し動作を制御するように構成された制御ロジックとを含み、
前記選択された行に属するメモリセルから読み出されたデータは前記選択された行に属するメモリセルにプログラムされたデータと異なることを特徴とする不揮発性メモリ装置。
【請求項１０】
前記選択された行に属するメモリセルにプログラムされたデータは、前記外部装置により変換したデータであり、前記選択された行に属するメモリセルから読み出されたデータはデータ変換前のデータであることを特徴とする請求項９記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より具体的にはマルチ−ビットデータを格納する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤にする応用やコンピュータのようなデジタルロジック設計にとって一番必須的なマイクロ電子素子である。したがって、高集積度及び高速度のための縮小（ｓｃａｌｉｎｇ）を通して得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は異なるデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は広い範囲で揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップロジック状態を設定することによって、またダイナミックランダムアクセスメモリの場合、キャパシタ充電を通して格納される。揮発性半導体メモリ装置の場合、電源が印加されている間データが格納されて読み出され、電源を遮断するとデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は電源が遮断されてもデータを格納することができる。不揮発性メモリのデータ格納状態は使われる製造技術によって永久的や再プログラムが可能である。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、そして消費者電子技術産業のような広い範囲への応用でプログラム及びマイクロコードの格納のため使われる。単一チップで揮発性及び不揮発性メモリ格納モードの組み合わせが速いし、再プログラム可能な不揮発性メモリを要求するシステムで不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でも使用可能である。その上、応用指向業務のための性能を最適化させるため、いくつかの追加的なロジック回路を含む特定メモリ構造が開発されている。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭではシステム自体に消去及び書き込みが自由でなく、一般使用者が記憶内容を更新するのが難しい。これに対し、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２００８／００２３７４７号公報
【特許文献２】米国特許公開第２００８／００８４７２９号公報
【特許文献３】米国特許第７５２９１２４号
【特許文献４】米国特許第６８５８９０６号
【特許文献５】米国公開特許第２００４−０１６９２３８号
【特許文献６】米国公開特許第２００６−０１８０８５１号
【特許文献７】韓国特許第６７３０２０号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点に鑑みてなされたものであって、その目的は、読み出し性能を向上させることができる不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一特徴は、第１ビットパターン順序に基づいてデータを変換するように構成された制御器と、前記第１ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置を含むメモリシステムを提供する点にある。
【０００９】
本発明の他の特徴は不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するように構成された制御器を含むメモリシステムの動作方法を提供する点にあり、この動作方法は第１ビットパターン順序に基づいてデータを変換し、前記第１ビットパターン順序に対応するプログラム方法によって変換されたデータを前記不揮発性メモリ装置に格納し、前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によって前記不揮発性メモリ装置からデータを読み出し、データ変換無しで読み出されたデータを外部に出力することを含む。
【００１０】
上記目的を達成するためになされた本発明のもう１つの特徴は、行と列から配列されたメモリセルを有するメモリセルアレイと、第１ビットパターン順序に対応するプログラム方法によって入力データが前記メモリセルアレイの選択された行に属するメモリセルにプログラムできるように、プログラム動作を制御する。そして前記第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によって前記メモリセルアレイの前記選択された行に属するメモリセルからデータが読み出される。読み出し動作を制御するように構成された制御ロジックを含み、前記選択された行に属するメモリセルから読み出されたデータは、前記選択された行に属するメモリセルにプログラムされたデータと異なる不揮発性メモリ装置を提供する。
【発明の効果】
【００１１】
本発明によれば、閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布／読み出しレイテンシの具現に適合するビットパターン順序とを採用することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】例示的な実施形態によるビットパターンの順序を示す図。
【図１Ｂ】例示的な実施形態によるビットパターンの順序を示す図。
【図２Ａ】例示的な実施形態による図１Ａに示すビット割当方式のプログラム方式を説明するための図。
【図２Ｂ】例示的な実施形態による図１Ｂに示すビット割当方式のプログラム方式を説明するための図。
【図３】本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図。
【図４】本発明の例示的な実施形態による図３に示す不揮発性メモリ装置を概略的に示すブロック図。
【図５】オールビットラインメモリ構造、またはオッド・イーブンメモリ構造のためにメモリセルアレイをメモリブロックから構成する例を示す図。
【図６Ａ】本発明の例示的な実施形態によるメモリシステムの動作を説明するための図。（その１）
【図６Ｂ】本発明の例示的な実施形態によるメモリシステムの動作を説明するための図面。（その２）
【図７】本発明の例示的な実施形態による不揮発性メモリ装置を含む集積回路カードを概略的に示すブロック図。
【図８】本発明の例示的な実施形態による不揮発性メモリ装置を含むコンピュータシステムを概略的に示すブロック図。
【図９】本発明の例示的な実施形態による図８に示すメモリ制御器を概略的に示すブロック図。
【発明を実施するための形態】
【００１３】
本発明の利点及び特徴、そしてそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。但し、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されたものである。
【００１４】
図面において、本発明の実施形態は示された特定形態に制限されるものではなく明確性のために誇張されたものである。また明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００１５】
本明細書で、‘及び／または’という表現は、前後に並べる構成要素の内で少なくとも１つを含む意味として使われる。また、‘連結する／結合する’という表現は異なる構成要素と直接的に連結するか、或いは異なる構成要素を通して間接的に連結することを含む意味に使われる。本明細書で単数型は特別に言及しない限り、複数型も含む。また、明細書で使われる‘含む’または‘含み’と言及された構成要素、段階、動作及び素子は１つ以上の異なる構成要素、段階、動作、素子及び装置の存在、または追加を意味する。
【００１６】
価格競争力の向上のため、マルチ−レベルデータ格納技術等の開発が加速化されている傾向にある。例えば、メモリセルに格納されるデータビットの数が増加している。メモリセルに格納されるデータビットの数が増加することによって、カップリング、エラー率、プログラム回数、読み出し回数などのような多様な問題点が予想されている。そういう問題点を最小化できるビットパターン順序（ｔｈｅ  ｏｒｄｅｒｉｎｇ  ｏｆ  ｂｉｔ  ｐａｔｔｅｒｎｓ）を決定することが重要な観点として台頭している。ビットパターン順序はビット割当方式と呼ばれる。ここで、ビットパターンは１つのメモリセルに格納されるビットの列を意味する。
【００１７】
例えば、１つのメモリセルに４−ビットデータが格納される場合、ビットパターンは“１１１１”、“００００”、そしてその間に存在する値の内の何れか１つを有し、そのビットパターンの順序、すなわちビット割当方式はメモリセルに格納されるデータビットの数によって多様に構成することができる。例示的な実施形態によるビットパターンの順序、すなわちビット割当方式が図１Ａ及び図１Ｂに図示されている。
【００１８】
図１Ａ及び図１Ｂに示すビットパターンはメモリセルに４−ビットデータが格納される場合に対応する。その際、選択されたワードラインのメモリセルには各々４−ページデータが格納される。メモリセル各々は消去状態Ｅとプログラム状態Ｐ１〜Ｐ１５との内の何れか１つを有するようにプログラムされる。
【００１９】
例えば、図１Ａを参照すれば、メモリセルが消去状態Ｅを有する場合、メモリセルには“１１１１”のデータが格納される。メモリセルがプログラム状態Ｐ１を有する場合、メモリセルには“０１１１”のデータが格納される。すなわち、データ状態Ｅ〜Ｐ１５は対応するビットパターンを各々有するように割り当てされる。データ状態Ｅ〜Ｐ１５に各々対応するビットパターンは図１Ｂに示すようにも割り当てされる。例えば、メモリセルが消去状態Ｅを有する場合、メモリセルには“１１１１”のデータが格納される。メモリセルがプログラム状態Ｐ１を有する場合、メモリセルには“１１０１”のデータが格納される。
【００２０】
例示的な実施形態において、ビットパターンの順序が図１Ａ及び図１Ｂに示すものに限定されないことはよく理解できるであろう。
メモリセルに格納されたデータを読み出す動作は、メモリセルの閾値電圧がどの状態に該当するかを判断し、判断結果によって対応する４−ビットデータを得る過程である。読み出し動作はページ単位で実行され、‘０’と‘１’とが区分される状態境界に基づいて、メモリセルの閾値電圧が状態境界より高いか、或いは低いかを確認することによって、各ページに属する各メモリセルのデータが‘０’または‘１’であるかを知るために行なわれる。
【００２１】
例えば、図１Ａに示すビットパターンの順序を有するようにメモリセルをプログラムする場合、最初のページデータは状態Ｐ７と状態Ｐ８との間の状態境界に対応する読み出し電圧ＶＲ８を利用して読み出し動作を一回実行することによって読み出される。第２ページデータは状態Ｐ３と状態Ｐ４と間の状態境界、そして状態Ｐ１１とＰ１２と間の状態境界に各々対応する読み出し電圧ＶＲ４と読み出し電圧ＶＲ１２とを利用して読み出し動作を２回実行することによって読み出される。第３ページデータは状態Ｐ１と状態Ｐ２と間の状態境界、状態Ｐ５と状態Ｐ６と間の状態境界、状態Ｐ９とＰ１０と間の状態境界、そして状態Ｐ１３と状態Ｐ１４との間の状態境界に各々対応する読み出し電圧ＶＲ２、電圧ＶＲ６、電圧ＶＲ１０、電圧ＶＲ１４を利用して読み出し動作を４回実行することによって読み出される。第４ ページデータは状態Ｅと状態Ｐ１と間の状態境界、状態Ｐ２と状態Ｐ３と間の状態境界、状態Ｐ４と状態Ｐ５と間の状態境界、状態Ｐ６と状態Ｐ７と間の状態境界、状態Ｐ８と状態Ｐ９との間の状態境界、状態Ｐ１０と状態Ｐ１１との間の状態境界、状態Ｐ１２と状態Ｐ１３との間の状態境界、そして状態Ｐ１４と状態Ｐ１５との間の状態境界に各々対応する読み出し電圧ＶＲ１、電圧ＶＲ３、電圧ＶＲ５、電圧ＶＲ７、電圧ＶＲ９、電圧ＶＲ１１、電圧ＶＲ１３、電圧ＶＲ１５を利用して読み出し動作を８回実行することによって読み出される。
【００２２】
図１Ｂに示すビットパターンの順序を有するようにメモリセルをプログラムする場合、先に説明したのと同じ方式で読み出し電圧が決定され、そのように決定された読み出し電圧を利用して読み出し動作が実行される。例えば、最初のページデータは読み出し電圧ＶＲ２、読み出し電圧ＶＲ７、読み出し電圧ＶＲ１３とを利用して３回読み出し動作を実行することによって読み出され、第２ページデータは読み出し電圧ＶＲ１、読み出し電圧ＶＲ６、読み出し電圧ＶＲ８、読み出し電圧ＶＲ１１を利用して４回読み出し動作を実行することによって読み出される。第３ページデータは読み出し電圧ＶＲ３、読み出し電圧ＶＲ５、読み出し電圧ＶＲ９、読み出し電圧ＶＲ１５を利用して４回読み出し動作を実行することによって読み出され、第４ページデータは読み出し電圧ＶＲ４、読み出し電圧ＶＲ１０、読み出し電圧ＶＲ１２、読み出し電圧ＶＲ１４を利用して４回読み出し動作を実行することによって読み出される。
【００２３】
決まったビットパターンの順序によってプログラムされたマルチ−ビットデータは、決まったビットパターンの順序に対応する読み出し方法によって読み出される。すなわち、ビットパターンの順序によってマルチ−ビットデータをプログラムする方法は１つの読み出し方法に対応する。例えば、図１Ａに示すビットパターンの順序によって格納されたマルチ−ビットデータは図１Ａで説明した読み出し方法で読み出される。もし、図１Ａに示すビットパターンの順序によって格納されたマルチ−ビットデータが図１Ｂで説明した読み出し方法で読み出されると、格納されたデータと異なるデータが読み出される。したがって、ビットパターンの順序が決定されれば、決定されたビットパターンの順序に対応するプログラム方法と読み出し方法とが決定される。これは決定されたビットパターンの順序に対応するプログラム方法によってマルチ−ビットデータが格納されれば、プログラム方法に対応する（または、決定されたビットパターンの順序に対応する）読み出し方法によってマルチ−ビットデータが読み出されることを意味する。
【００２４】
図１Ａ及び図１Ｂに各々示すビットパターンの順序によってデータをプログラムする場合、右側ボックスＡ０と右側ボックスＡ１とに各々示すように第１乃至第４ページデータの各々を読み出す際に発生するエラー確率は読み出し回数に対応する。例えば、図１Ａに示すビットパターンの順序、すなわちビット割当方式のエラー確率分布は１：２：４：８であり、図１Ｂに示すビット割当方式のエラー確率分布は３：４：４：４である。メモリシステムのエラー訂正能力が一番大きいエラー確率を有するページに対するエラーを訂正できるように設計しなければならないため、図１Ａに示すビット割当方式を採用したメモリシステムは、図１Ｂに示すビット割当方式を採用したメモリシステムと比較してみると、相対的に大きいエラー訂正能力を有するエラー訂正回路を必要とする。図１Ｂに示すビット割当方式は均一のエラー確率分布（または、均一の読み出しレイテンシー）を具現することが容易である。
【００２５】
図２Ａは例示的な実施形態にともなう図１Ａに示すビット割当方式によるプログラム方式を説明するための図であり、図２Ｂは例示的な実施形態による図１Ｂに示すビット割当方式によるプログラム方式を説明するための図である。図２Ａに示すプログラム方式は閾値電圧分布の増加幅が状態毎に均一であるため、セルの間カップリングによるセル分布劣化を補償するための各種アルゴリズムを適用するのに適合する。一方、図２Ｂに示すプログラム方式は閾値電圧分布の増加幅が状態毎に均一でないゆえにセルの閾値電圧分布を改善するための各種アルゴリズムを適用するのに適合しない。
【００２６】
以上の説明から分かるように、均一のエラー確率分布を具現できるだけでなく閾値電圧分布の改善のための各種アルゴリズムを適用できるビット割当方式を決定するのが難しい。本発明の例示的な実施形態にともなうメモリシステムは均一のエラー確率分布を具現でき、閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したプログラム及び読み出し方式を使用し、これは以後詳細に説明される。
【００２７】
図３は本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。
図３を参照すると、メモリシステムは格納媒体として不揮発性メモリ装置を使用する。メモリシステムはホスト１００、制御器２００、そして不揮発性メモリ装置３００を含む。制御器２００はホスト１００の要請に応答して不揮発性メモリ装置３００を制御する。制御器２００は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したビットパターン順序を有するようにホスト１００から提供されているデータを変換し、そのように変換されたデータは不揮発性メモリ装置３００に格納される。
【００２８】
例えば、制御器２００はデータ変換器２０１を含む。データ変換器２０１は不揮発性メモリ装置３００に格納されるデータを変換するように構成される。例示的な実施形態において、データ変換器２０１は不揮発性メモリ装置３００から読み出されたデータを変換しない。すなわち、不揮発性メモリ装置３００から読み出されたデータは変換無しでホスト１００へ伝送される。データ変換は多様に具現することができる。データ変換は選択されたワードラインのメモリセルに格納される全てのページデータが制御器２００（例えば、バッファメモリ）に臨時に格納された後、行なわれる。
【００２９】
例えば、状態Ｅ〜Ｐ１５に各々対応するビットパターンが図１Ｂに示すように割当てされ、図２Ａに示すようにプログラム動作が実行されると仮定する。ここで、ビットパターンの割当てはデータ変換以前にホスト１００で伝送されるデータと関連したものである。このような仮定によれば、制御器２００（例えば、制御器２００のバッファメモリ）には第１ないし第４ページデータが臨時格納される。制御器２００のデータ変換器２０１は図１Ａに示すようにビットパターンを有するように臨時に格納されたデータを変換する。変換されたデータは図２Ａに示すプログラム方式によって不揮発性メモリ装置３００に格納される。
【００３０】
例えば、Ｐ１状態に対応する入力データは“１１０１”から“０１１１”に変換され、Ｐ２状態に対応する入力データは“１１００”から“００１１”に変換され、Ｐ３状態に対応する入力データは“１０００”から“１０１１”に変換される。すなわち、ホスト１００によって書き込み要請された“１１０１”のデータ（Ｐ１状態に対応する）は制御器２００のデータ変換器２０１によって“０１１１”に変換され、変換された“０１１１”は不揮発性メモリ装置３００に格納される。ここで、データ変換はここに開示されたものに限定されないことは理解できるであろう。
【００３１】
不揮発性メモリ装置３００は制御器２００の要請に応答してプログラム／読み出し動作を実行するように構成される。不揮発性メモリ装置３００は制御器２００で伝送されたデータが図２Ａに示すプログラム方式（すなわち、変換されたデータのビットパターンの順序に対応するプログラム方式）によってプログラムできるように構成される。不揮発性メモリ装置３００はホスト１００によって書き込み要請されたデータ（すなわち、データ変換以前にホスト１００から伝送されたデータ）が読み出されるように読み出し動作を実行する。ホスト１００によって書き込み要請されたデータ（すなわち、データ変換以前にホスト１００から伝送されたデータ）が読み出されることによって、読み出されたデータは制御器２００の変換動作無しで直接ホスト１００へ伝送される。すなわち、不揮発性メモリ装置３００は図１Ａに示すビット割当方式によってプログラム動作を実行するように、そして図１Ｂに示すビット割当方式によって読み出し動作を実行するように構成される。これは以後に、詳細に説明される。
【００３２】
図４は本発明の例示的な実施形態による図３に示す不揮発性メモリ装置を概略的に示すブロック図である。
図４を参照すれば、不揮発性メモリ装置は、例えば、ナンドフラッシュメモリ装置である。しかし、本発明がナンドフラッシュメモリ装置に限定されないことは理解できる。例えば、本発明がＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置等に適用されることは理解できるであろう。
【００３３】
不揮発性メモリ装置３００は、行（ワードライン：ＷＬ）と列（ビットライン：ＢＬ）とに配列されたメモリセルを有するメモリセルアレイ３１０を含む。各メモリセルは１−ビットデータ、またはＭ−ビット（マルチ−ビット）データ（Ｍは２、またはそれより大きい整数）を格納する。各メモリセルはフローティングゲート、または電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、またはそのようなもので具現することができる。メモリセルアレイ３１０はよく知られた断層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（または、２次元アレイ構造と称する）、または多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（または、３次元アレイ構造と称する）を有するように具現される。
【００３４】
例示的な３次元アレイ構造が引用文献１に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＭＥＭＯＲＹＣＥＬＬＳ  ＯＮ  ＭＵＬＴＩＰＬＥＬＡＹＥＲＳ”という題目で、そして引用文献２に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ  ＡＲＲＡＹ  ＳＴＲＵＣＴＵＲＥ”という題目で各々掲載され、この出願のレファレンスとして含まれる。
【００３５】
行選択回路３２０はメモリセルアレイ３１０の行に対する選択及び駆動動作を実行するように構成される。電圧発生回路３３０は制御ロジック３４０によって制御され、プログラム、消去、そして読み出し動作に必要な電圧（例えば、プログラム電圧、パス電圧、消去電圧、読み出し電圧等）を生成するように構成される。読み出し／書き込み回路３５０は制御ロジック３４０によって制御され、動作モードにより感知増幅器として、または書き込みドライバとして動作する。例えば、読み出し動作の間、読み出し／書き込み回路３５０は選択された行のメモリセル（または、選択されたメモリセル）からデータを感知する感知増幅器として動作する。
【００３６】
そのようにして読み出されたデータは決まった入出力単位で入出力回路３６０を通して、外部に提供される。プログラム動作の間、読み出し／書き込み回路３５０はプログラムデータによって選択された行のメモリセルを駆動する書き込みドライバとして動作する。読み出し／書き込み回路３５０はビットラインに、またはビットライン対に各々対応するページバッファを含む。各々のメモリセルがマルチ−ビット／マルチ−レベルデータを格納する場合、読み出し／書き込み回路３５０の各ページバッファは２つ、またはそれより多いラッチを有するように構成される。
入出力回路３６０は外部（例えば、メモリ制御器、またはホスト）とインターフェースするように構成される。
【００３７】
制御ロジック３４０は読み出し動作を制御するように構成された読み出しスケジュラ３４１とプログラム動作を制御するように構成されたプログラムスケジュラ３４２とを含む。読み出しスケジュラ３４１はデータ変換以前にホスト１００から伝送されたデータと関連の割当方式に対応する読み出し方式（例えば、図１Ｂに示す読み出し方式）によって読み出し動作を制御する。すなわち、読み出しスケジュラ３４１は均一のエラー確率分布を有するビット割当方式に対応する読み出し動作を実行するように構成される。プログラムスケジュラ３４２は変換されたデータと関連されるビット割当方式に対応するプログラム方式（例えば、図２Ａに示すプログラム方式）によってプログラム動作を制御する。すなわち、プログラムスケジュラ３４２はセル分布劣化を補償するための各種アルゴリズムを適用するのが適合するプログラム動作を実行するように構成される。
【００３８】
例示的な実施形態において、読み出しスケジュラ３４１は外部装置（例えば、制御器）によってプログラムできるように構成される。例えば、読み出しスケジュラ３４１の読み出しアルゴリズムは、パワー−アップの際に、制御器２００によるレジスタセットの設定を通してプログラムできる。プログラムスケジュラ３４２もやはり読み出しスケジュラ３４１と同じようにプログラムできるように構成される。一方、読み出し及びプログラムスケジュラ３４１と読み出し及びプログラムスケジュラ３４２の読み出し及びプログラムアルゴリズムはハードウェア的に固定できる。
【００３９】
図５はオールビットラインメモリ構造、またはオッド−イーブンメモリ構造のメモリセルアレイをメモリブロックに構成する例を示す図である。メモリセルアレイ３１０の例示的な構造が説明される。一例として、メモリセルアレイ３１０が１０２４個のメモリブロックに分けられたナンドフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去できる。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットライン（例えば、１ＫＢのビットライン）に各々対応する複数の列が存在する。オールビットライン（ａｌｌ  ｂｉｔ  ｌｉｎｅ：ＡＢＬ）構造という一実施形態において、メモリブロックの全てのビットラインは読み出し及びプログラム動作の間、同時に選択することができる。共通ワードラインに属し、全てのビットラインに連結した格納素子は同時にプログラムできる。
【００４０】
例示的な実施形態において、同じ列に属する複数の格納素子はナンドストリングを構成するように直列に連結される。ナンドストリングの１端子はストリング選択ラインＳＳＬによって制御される選択トランジスタを通して対応するビットラインに連結され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスタを通して共通ソースライン（ＣＳＬ）に連結される。
【００４１】
オッド−イーブン構造（ｏｄｄ−ｅｖｅｎ  ａｒｃｈｉｔｅｃｔｕｒｅ）という他の例示的な実施形態において、ビットラインはイーブンビットライン（ＢＬｅ）とオッドビットライン（ＢＬｏ）とに区分される。オッド／イーブンビットライン構造において、共通ワードラインに属するオッドビットラインと連結した格納素子は第１時間にプログラムされ、共通ワードラインに属するイーブンビットラインと連結した格納素子は第２時間にプログラムされる。データは他のブロックにプログラムでき、他のメモリブロックから読み出される。このような動作は同時に実行できる。
【００４２】
図６は本発明の例示的な実施形態によるメモリシステムの動作を説明するための図である。以下、本発明の例示的な実施形態によるメモリシステムの動作が参照図面に基づいて詳細に説明される。説明の前に、不揮発性メモリ装置３００のメモリセルには４−ビットデータ（または、１６−レベルデータ）が格納されると仮定する。
【００４３】
ホスト１００から書き込み／プログラム動作が要請される際に、制御器２００はホスト１００から提供されてプログラムデータを臨時格納する。ホスト１００から提供されるプログラムデータは、例えば、制御器２００を通して、すぐには不揮発性メモリ装置３００へは伝送されない。データ変換のために、制御器２００は選択されたワードラインのメモリセルに格納される４−ページデータが集められるまで待機する。一旦４−ページデータが集められれば、制御器２００のデータ変換器２０１はセル分布劣化を補償するための各種アルゴリズムを適用するのに適合するようにバッファーメモリ（図示せず）に臨時格納された４−ページデータを変換する。
【００４４】
例えば、第４ないし第１ページデータビットのパターンがＰ１状態に対応する“１１０１”である場合、“１１０１”のビットパターンは“０１１１”のビットパターンを有するように変換される。第４ないし第１ページデータビットのパターンがＰ２状態に対応する“１１００”である場合、“１１００”のビットパターンは“００１１”のビットパターンを有するように変換される。他の状態に対応するビットパターンもやはり前述のように変換される。たとえプログラムデータが変換されても、プログラムされる状態は変化出来ない。すなわち、Ｐ１状態に対応するデータが入力される場合、変換されたビットパターンもやはりＰ１状態に対応する。
【００４５】
変換されたデータは不揮発性メモリ装置３００に伝送され、不揮発性メモリ装置３００のプログラムスケジュラ３４２は変換されたデータを選択されたワードラインのメモリセルにプログラムする。選択されたワードラインのメモリセルは図６に示す方式によって、すなわち、変換されたデータのビットパターンの順序に対応する図２Ａに示すプログラム方式によってプログラムされる。このようなプログラム方式は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合した方式である。一旦４−ページデータが選択されたワードラインのメモリセルにプログラムされれば、プログラム手順は終了する。
【００４６】
以後、選択されたワードラインのメモリセルに格納されたデータがホスト１００から要請されると、不揮発性メモリ装置３００は読み出し要請されたデータを選択されたワードラインのメモリセルから読み出し、読み出されたデータを制御器２００へ伝送する。制御器２００は変換過程なし読み出されたデータをすぐにホスト１００へ伝送する。
【００４７】
もっと具体的に説明すると、選択されたワードラインのメモリセルに格納された第１ページデータがホスト１００から要請されると、不揮発性メモリ装置３００は読み出し電圧ＶＲ８ではなく読み出し電圧ＶＲ２、読み出し電圧ＶＲ７、読み出し電圧ＶＲ１３を利用し、読み出し動作を３回実行することによって第１ページデータを読み出す。そのように読み出されたページデータはデータ変換以前にホスト１００から伝送されたデータ（図６のボックス（Ｂ０）の第１ページデータに対応する）である。
【００４８】
選択されたワードラインのメモリセルに格納された第２ページデータがホスト１００から要請されると、不揮発性メモリ装置３００は読み出し電圧ＶＲ４と読み出し電圧ＶＲ１２ではなく、読み出し電圧ＶＲ１、読み出し電圧ＶＲ６、読み出し電圧ＶＲ８、読み出し電圧ＶＲ１１を利用し、読み出し動作を４回実行することによって第２ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト１００から伝送されたデータ（図６のボックスＢ０の第２ページデータに対応する）である。
【００４９】
選択されたワードラインのメモリセルに格納された第３ページデータがホスト１００から要請されると、不揮発性メモリ装置３００は読み出し電圧ＶＲ２、読み出し電圧ＶＲ６、読み出し電圧ＶＲ１０、読み出し電圧ＶＲ１４ではなく読み出し電圧ＶＲ３、読み出し電圧ＶＲ５、読み出し電圧ＶＲ９、読み出し電圧ＶＲ１５を利用し、読み出し動作を４回実行することによって第３ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト１００から伝送されたデータ（図６のボックスＢ０の第３ページデータに対応する）である。
【００５０】
選択されたワードラインのメモリセルに格納された第４ページデータがホスト１００から要請されると、不揮発性メモリ装置３００は読み出し電圧ＶＲ１、読み出し電圧ＶＲ３、．．．、読み出し電圧ＶＲ１３、読み出し電圧ＶＲ１５ではなく、読み出し電圧ＶＲ４、読み出し電圧ＶＲ１０、読み出し電圧ＶＲ１２、読み出し電圧ＶＲ１４を利用し、読み出し動作を４回実行することによって第４ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト１００から伝送されたデータ（図６のボックスＢ０の第４ページデータに対応する）である。
【００５１】
以上の説明から分かるように、制御器２００は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したビットパターン順序を有するようにデータを変換し、変換されたデータは不揮発性メモリ装置３００に格納される。不揮発性メモリ装置３００は均一のエラー確率分布を具現するのに適合するビットパターン順序によってデータを読み出す。そのように読み出されたデータは変換過程なしに制御器２００を通してホスト１００へ伝送される。
【００５２】
すなわち、読み出し動作に対応するビットパターン順序はプログラム動作に対応するビットパターン順序と相異なる。言い換えれば、不揮発性メモリ装置３００で伝送されるプログラムデータは不揮発性メモリ装置３００から伝送される読み出されたデータとは異なる。
【００５３】
不揮発性メモリ装置がＲＯＭのように使われる応用で、工場でプログラム動作を実行する際にあらかじめデータを変換し、変換されたデータを不揮発性メモリ装置にプログラムすることで制御器のバッファ負担をなくすことが可能である。この場合、データ変換は先に説明した図１Ａのビットパターンの順序に対応するプログラム方式によって行なわれ、データプログラムは先に説明した図１Ｂのビットパターンの順序に対応する読み出し方式によって行なわれる。
【００５４】
図７は本発明の例示的な実施形態による不揮発性メモリ装置を含む集積回路カードを概略的に示すブロック図である。
図７を参照すれば、集積回路カード（例えば、スマートカード）は不揮発性メモリ装置１０００と制御器２０００とを含む。不揮発性メモリ装置１０００は図４に示したものと実質的に同一なので、それに対する説明は省略する。
【００５５】
制御器２０００は図３に示したものと実質的に同一なので、それに対する説明は省略する。制御器２０００は不揮発性メモリ装置１０００を制御し、ＣＰＵ２１００、ＲＯＭ２２００、ＲＡＭ２３００、そして入出力インターフェース２４００を含む。ＣＰＵ２１００はＲＯＭ２２００に格納される多様なプログラムに基づいて集積回路カードの動作を全般的に制御し、入出力インターフェース２４００は外部とのインターフェースを提供する。
【００５６】
フラッシュメモリ装置は電力が遮断されても格納されたデータを維持することができる不揮発性メモリ装置である。セルラフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置等の使用増加によって、フラッシュメモリ装置はデータストレージとしてだけでなくコードストレージとしてもより広く使われる。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使うことができる。本発明の例示的な実施形態による不揮発性メモリ装置を含むコンピュータシステムが図８に概略的に示されている。
【００５７】
本発明によるコンピュータシステムはバス３００１に電気的に連結されたマイクロプロセッサ３１００、ユーザーインターフェース３２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム３３００、メモリ制御器３４００、そして格納媒体としてフラッシュメモリ装置３５００を含む。フラッシュメモリ装置３５００は図４に示したものと実質的に同一に構成される。フラッシュメモリ装置３５００にはマイクロプロセッサ３１００によって処理された／処理されるＮ−ビットデータ（Ｎは１、またはそのより大きい整数）がメモリ制御器３４００を通して格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー３６００が追加的に提供される。
【００５８】
なお、図面には示さないが、本発明によるコンピュータシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどが提供され得ることはこの分野の通常的な知識を習得した者には自明である。メモリ制御器とフラッシュメモリ装置は、例えば、データを格納するのに不揮発性メモリを使用する半導体ドライブ／ディスク（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ：ＳＳＤ）を構成できる。
【００５９】
図９は本発明の例示的な実施形態による図８に示したメモリ制御器を概略的に示すブロック図である。
図９を参照すれば、制御器は格納媒体にデータを格納するように、そして格納媒体からデータを読み出すように構成される。制御器はホストインターフェース４１００、メモリインターフェース４２００、処理ユニット４３００、バッファメモリ４４００、そしてエラー制御ユニット４５００を含む。ホストインターフェース４１００は外部装置（例えば、ホスト）とインターフェースするように構成され、メモリインターフェース４２００は格納媒体とインターフェースするように構成される。処理ユニット４３００は制御器の動作を全般的に制御するように構成される。バッファメモリ４４００は格納媒体に格納されるデータ、または格納媒体から読み出されたデータを臨時に格納するのに使われる。また、バッファメモリ４４００は処理ユニット４３００の作業メモリ（ｗｏｒｋ  ｍｅｍｏｒｙ）として使うことができる。エラー制御ユニット４５００は格納媒体から読み出されたデータのエラーの検出及び訂正をするように構成される。図９に示すように、制御器にコードデータを格納するためのＲＯＭ４６００が追加的に提供され得ることは理解できるであろう。
【００６０】
本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルで構成され、例示的な可変抵抗メモリセル及びそれを含むメモリ装置は引用文献３に掲載され、この出願のレファレンスとして含まれる。
本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の内の１つを利用して具現することができる。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース／ドレインがないフラッシュ構造、ピン−タイプフラッシュ構造などを含む。
【００６１】
電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が引用文献４、引用文献５、そして引用文献６に各々掲載され、この出願のレファレンスとして含まれる。ソース／ドレインがないフラッシュ構造は引用文献７に掲載され、この出願のレファレンスとして含まれる。
【００６２】
本発明によるフラッシュメモリ装置そして／またはメモリ制御器は、多様な形態のパッケージを利用して実装できる。例えば、本発明によるフラッシュメモリ装置そして／またはメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌＦａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して実装できる。
【００６３】
本発明の範囲、または技術的思想を逸脱せず、本発明の構造が多様に修正や変更できることはこの分野に熟練された者には自明である。上述した内容を考慮する際に、もし本発明の修正及び変更が下記の請求項及び同等物の範囲内に属すれば、本発明はこの発明の変更及び修正を含むものと看做す。
【符号の説明】
【００６４】
１００：ホスト
２００：制御器
３００：不揮発性メモリ装置
【図１Ａ】
2011165305.tif 000003
【図１Ｂ】
2011165305.tif 000004
【図２Ａ】
2011165305.tif 000005
【図２Ｂ】
2011165305.tif 000006
【図３】
2011165305.tif 000007
【図４】
2011165305.tif 000008
【図５】
2011165305.tif 000009
【図６Ａ】
2011165305.tif 000010
【図６Ｂ】
2011165305.tif 000011
【図７】
2011165305.tif 000012
【図８】
2011165305.tif 000013
【図９】
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