(57)【要約】【課題】オーバードライブによる効果が安定して得られると共に半導体装置の消費電流を低減できる半導体装置及びその制御方法を提供する。【解決手段】センスアンプに供給する第１の電源電圧のオーバードライブ時、第１の電源電圧の配線と、それよりも高い第２の電源電圧の配線とを第１のトランジスタを用いて接続することで第１の電源電圧を昇圧する。さらにセンスアンプが活性化することで第１の電源電圧が低下したとき、第１の電源電圧の配線と第２の電源電圧の配線とを第２のトランジスタを用いて接続することで電流供給能力を増大させる。第１のトランジスタ及び第２のトランジスタはフル駆動することでスイッチとして動作させる。【選択図】図４
2011096324.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
前記センスアンプに高電位側の第１の電源電圧以上の電圧を供給する第１の電源線と、
前記高電位側の電圧よりも高い第２の電源電圧を供給する第２の電源線と、
前記第１の電源線と前記第２の電源線との間に夫々のドレイン端子とソース端子が接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタと、
前記第１、第２と第３のそれぞれのトランジスタのゲート端子に第１、第２と第３の信号をそれぞれ印加する第１、第２と第３の制御回路と、を有し、
前記第２と第３の制御回路は、それぞれ対応する第１と第２のオペアンプを含み、
前記第１と第２の信号は、共に前記第１の電源電圧と接地電圧との第１の差電圧を有し、且つ前記第１の電源電圧と接地電圧との２値で電位が遷移するデジタル信号であり、
前記第３の信号は、前記第１の差電圧よりも小さな第２の差電圧を有し、且つ前記第１の電源電圧と接地電圧との間の電位で遷移するアナログ信号であり、
前記第１の制御回路は、前記第１の信号を生成し、前記第１のトランジスタを電気的に導通に制御し、
前記第２の制御回路は、前記第１のオペアンプが検出したアナログ信号をデジタル信号に変換した前記第２の信号を生成し、前記第２のトランジスタを電気的に導通に制御し、
前記第３の制御回路は、前記第２のオペアンプが検出したアナログ信号を前記第３の信号として、前記第３のトランジスタを電気的に導通に制御する、ことを特徴とする半導体装置。
【請求項２】
前記第１の電源線の電位は、前記第１と第２のトランジスタによって前記第１の電源電圧以上に制御され、且つ、前記第３のトランジスタによって前記第１の電源電圧に制御される、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１と第２のオペアンプは、前記第１の電源線の電圧と前記第１の電源電圧とを比較し、前記第１の電源線の電圧が前記第１の電源電圧よりも低い時、前記第１の電源線の電圧が前記第１の電源電圧と一致するように前記第２と第３のトランジスタを制御する、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の制御回路は、第１の時間ポイントから第２の時間ポイントまでの第１の期間動作し、
前記第２の制御回路は、前記第１の期間よりも長い第２の期間である前記第１の時間ポイントから第３の時間ポイントまで動作し、
前記第３の制御回路は、少なくとも前記第３の時間ポイントから第４の時間ポイントまでの第３の期間動作する、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の制御回路は、第１の時間ポイントから第２の時間ポイントまでの第１の期間動作し、
前記第２の制御回路は、前記第２の時間ポイントから第３の時間ポイントまでの第２の期間動作し、
前記第３の制御回路は、少なくとも前記第３の時間ポイントから第４の時間ポイントまでの第３の期間動作する、ことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第１、第２と第３の期間は、外部から半導体装置をアクセスする期間を示すデバイスアクティブ期間である、ことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第３の制御回路は、前記第２の期間よりも長い第４の期間である前記第１の時間ポイントから前記第４の時間ポイントまで動作する、ことを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
前記第１、第２と第４の期間は、外部から半導体装置をアクセスする期間を示すデバイスアクティブ期間である、ことを特徴とする請求項７記載の半導体装置。
【請求項９】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第４のトランジスタと、
第３のオペアンプを含み、前記第３のオペアンプが検出した前記アナログ信号である第４の信号を、前記第４のトランジスタのゲート端子に印加する第４の制御回路と、を有し、
前記第４の制御回路は、外部から半導体装置をアクセスしない期間を示すデバイススタンバイの期間である、ことを特徴とする請求項４または５に記載の半導体装置。
【請求項１０】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第５のトランジスタと、
第４のオペアンプを含み、前記第４のオペアンプが検出した前記アナログ信号である第５の信号を、前記第５のトランジスタのゲート端子に印加する第５の制御回路と、を有し、
前記第５の制御回路は、前記第３の期間よりも短い第５の期間である少なくとも前記第３の時間ポイントから第５の時間ポイントまで動作する、ことを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１、第２、第３と第５の期間は、外部から半導体装置をアクセスする期間を示すデバイスアクティブ期間である、ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第３の制御回路は、前記第２の期間よりも長い第４の期間である前記第１の時間ポイントから前記第４の時間ポイントまで動作し、
前記第５の制御回路は、前記第２の期間よりも長く、且つ前記第４の期間よりも短い第６の期間である前記第１の時間ポイントから前記第５の時間ポイントまで動作する、ことを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記第１、第２、第３と第６の期間は、外部から半導体装置をアクセスする期間を示すデバイスアクティブ期間である、ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１と第２のトランジスタの駆動能力を示すゲート幅は、前記第３のトランジスタのゲート幅よりも大きい、ことを特徴とする請求項３乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第３のトランジスタの駆動能力を示すゲート幅は、前記第４のトランジスタのゲート幅よりも大きい、ことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【請求項１６】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第４のトランジスタと、
第３のオペアンプを含み、前記第３のオペアンプが検出した前記アナログ信号である第４の信号を、前記第４のトランジスタのゲート端子に印加する第４の制御回路と、を有し、
前記第１と第２のトランジスタの駆動能力を示すゲート幅は、前記第５のトランジスタのゲート幅よりも大きく、且つ前記第５のトランジスタの駆動能力を示すゲート幅は、前記第３のトランジスタのゲート幅よりも大きく、且つ前記第３のトランジスタの駆動能力を示すゲート幅は、前記第４のトランジスタのゲート幅よりも大きい、ことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
【請求項１７】
メモリセルへのアクセスに対応して、
第１のトランジスタを制御して、センスアンプの電源を第１の電源電圧よりも高い電圧の第２の電源に遷移し、
前記センスアンプを活性化して前記メモリセルの情報をセンシングし、
前記センスアンプの電源の電圧が、前記センシングによって前記第１の電源電圧よりも低い電圧に遷移した時、前記センスアンプの電源の電圧を前記第１の電源電圧と一致するように第２のトランジスタを制御し、
少なくとも前記第１と第２のトランジスタの制御が終了した後、前記センスアンプの電源の電圧を前記第１の電源電圧と一致するように第３のトランジスタを制御し、
前記第２のトランジスタの制御は、少なくとも前記第１のトランジスタの制御が終了した後も実行する、ことを特徴とする半導体装置の制御方法。
【請求項１８】
前記第１のトランジスタを制御は、第１の時間ポイントから第２の時間ポイントまでの第１の期間であり、
前記第２のトランジスタの制御は、前記第１の期間よりも長い第２の期間である前記第１の時間ポイントから第３の時間ポイントまでであり、
前記第３のトランジスタの制御は、少なくとも前記第３の時間ポイントから第４の時間ポイントまでの第３の期間である、ことを特徴とする請求項１７記載の半導体装置の制御方法。
【請求項１９】
前記第１のトランジスタを制御は、第１の時間ポイントから第２の時間ポイントまでの第１の期間であり、
前記第２のトランジスタの制御は、前記第２の時間ポイントから第３の時間ポイントまでの第２の期間であり、
前記第３のトランジスタの制御は、少なくとも前記第３の時間ポイントから第４の時間ポイントまでの第３の期間である、ことを特徴とする請求項１７記載の半導体装置の制御方法。
【請求項２０】
前記第１と第２のトランジスタのゲート端子に印加する電圧は、共に前記第１の電源電圧と接地電圧を制御は、第１の時間ポイントから第２の時間ポイントまでの第１の期間であり、
前記第２のトランジスタの制御は、共に前記第１の電源電圧と接地電圧との第１の差電圧を有し、且つ前記第１の電源電圧と接地電圧との２値で電位が遷移するデジタル信号であり、
前記第３のトランジスタの制御は、前記第１の差電圧よりも小さな第２の差電圧を有し、且つ前記第１の電源電圧と接地電圧との間の電位で遷移するアナログ信号である、ことを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンを有する半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
センスアンプを有する半導体装置の代表的なものとしては、例えばダイナミック型の半導体記憶装置が知られている。半導体記憶装置においては、センスアンプがメモリセルに接続されたビット線対に接続されており、センスアンプによりメモリセルからビット線対に出力された微小な電位差を増幅してメモリセルからデータを読み出す。近年の半導体記憶装置では、集積度が向上してその記憶容量が増大し、また消費電力のさらなる低減と高速動作とが求められている。
【０００３】
半導体記憶装置の消費電力の低減には、その内部回路の動作電圧を低下させることが有効である。例えば＋１．８Ｖの外部電源電圧を半導体記憶装置に供給する場合、半導体記憶装置が備える降圧回路により、外部電源電圧から例えば＋１．１Ｖの内部電源電圧ＶＩＮＴＳを生成し、この内部電源電圧ＶＩＮＴＳをメモリセルアレイ（複数のメモリセル、それらにアクセスするデコーダ、メモリセル情報をセンシングするセンスアンプ等を含む）に供給する。内部電源電圧ＶＩＮＴＳはビット線が有する情報「１」に対応する充電電圧でもあり、該ビット線を駆動するセンスアンプの高電位側の駆動電圧でもある。しかしながら、内部電源電圧ＶＩＮＴＳを低くしてビット線の充電電圧を低くすると、周知のビット線１／２イコライズ方式ではセンスアンプの動作電源の電位も低くなり、センス時間が長くなる。センス時間とは、ビット線対上の微小なメモリセル情報に関連する電位差を増幅するセンスアンプが、その動作を開始することによってビット線対を構成するビット線間の電位差（差電位）が大きくなり、電位差がほぼ一定の値に至ったとみなせる所定の電位差に達するまでに要する時間である。所定の電位差には、例えばＨｉｇｈ側ビット電位について、内部電源電圧ＶＩＮＴＳの９５％の値が用いられる。
【０００４】
半導体記憶装置からのデータの読み出し時には、一般に、まずワード線を活性化し、メモリセルを選択してその情報をビット線に伝達し、センスアンプの動作を開始させ、センスアンプの出力が確定した時点でＹデコーダによりＹ選択信号線を選択してセンスアンプからの出力電位差をデコードする。センス時間が長くなると、ビット線間の電位差が十分に大きくなっていない段階で電位差の読み出しを行うことになるので、正常な読み出しを行うことができなくなる。そのため、ワード線を選択してからＹデコーダによりデコードを行うまでの時間を長くする必要がある。これは、半導体記憶装置からのデータの読み出し速度の低下を意味する。
【０００５】
そこで、センス時間を短くして半導体記憶装置の高速動作を実現するために、センス動作の初期において、内部電源電圧ＶＩＮＴＳよりも高いオーバードライブ電圧ＶＯＤ（ＶＯＤ＞ＶＩＮＴＳ）をセンスアンプに供給し、該オーバードライブ電圧ＶＯＤによってセンスアンプを構成するトランジスタのＶＧＳ（ゲート−ソース間電圧）を高めることによって、センスアンプを高速に動作させる手法が用いられている。このような手法はオーバードライブ技術と呼ばれる。オーバードライブは、例えば半導体記憶装置の初期アクセス（Initial Access）時の初期の期間で用いられる。
【０００６】
このオーバードライブ技術については、例えば特許文献１にも記載されている。特許文献１（図３、図４、図１１）には、基準電圧ＶＲＥＦと内部電源電圧ＶＩＮＴＡの差を増幅する差動増幅器（オペアンプ）５２と、差動増幅器５２の出力に応じてアナログ的に動作するレギュレータを電気的にオン／オフし、オン時に内部電源電圧ＶＩＮＴＡ（ＶＩＮＴＳ）の配線と外部電源電圧の配線とを接続し、オフ時に内部電源電圧ＶＩＮＴＡの配線と外部電源電圧の配線とを切り離すトランジスタ５１と、オーバードライブ信号ＶＯＰが「Ｈ」のときに差動増幅器５２の出力を強制的に接地電位に接続するトランジスタ５３とを備えた、内部電源電圧ＶＩＮＴＡを生成する内部電源回路が記載されている。
【０００７】
特許文献１に記載された内部電源回路は、オーバードライブ信号ＶＯＰが「Ｈ」の期間だけ内部電源電圧ＶＩＮＴＡの配線を基準電圧ＶＲＥＦに係らず外部電源電圧の配線に接続することで、センスアンプに供給する電源電圧をオーバードライブしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２６６５７３号公報（図３、図４、図１１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、特許文献１にはセンスアンプによるセンス開始（センシング初期）時に所定の期間だけオーバードライブ信号ＶＯＰを「Ｈ」にすることが記載されている。通常、このようなオーバードライブ信号ＶＯＰにはワンショットパルス信号が用いられる。このワンショットパルス信号のパルス幅はＰＶＴ（プロセス、電圧、温度）に応じて変動する。そのため、オーバードライブ信号ＶＯＰが設計時間よりも早く終了した場合はセンスアンプによるセンス時間が長くなり、オーバードライブ信号ＶＯＰが設計時間よりも遅く終了した場合は、ビット線電圧が所定電圧（基準電圧ＶＲＥＦ）よりも高くなることで半導体記憶装置の消費電力が増大してしまう。そのため、オーバードライブの効果が安定して得られないとう問題がある。
【００１０】
また、特許文献１に記載された内部電源回路では、オーバードライブ終了後、差動増幅器によって内部電源電圧ＶＩＮＴＡと基準電圧ＶＲＥＦとが等しくなるように制御する構成であるため、外部電源電圧と内部電源電圧ＶＩＮＴＡの電位差に応じた電力をトランジスタ５１で消費する。ここで、負荷電流値が比較的大きいオーバードライブ時（センシング初期）に対応して内部電源電圧ＶＩＮＴＡを供給するトランジスタ５１は、そのサイズを大きくする必要があるため、トランジスタ５１を駆動する差動増幅器５２の消費電力も大きくなってしまう。
【課題を解決するための手段】
【００１１】
本発明に基づく半導体装置は、センスアンプと、センスアンプに高電位側の第１の電源電圧以上の電圧を供給する第１の電源線と、高電位側の電圧よりも高い第２の電源電圧を供給する第２の電源線と、第１の電源線と第２の電源線との間に夫々のドレイン端子とソース端子が接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタと、第１、第２と第３のそれぞれのトランジスタのゲート端子に第１、第２と第３の信号をそれぞれ印加する第１、第２と第３の制御回路と、を有し、第２と第３の制御回路は、それぞれ対応する第１と第２のオペアンプを含み、第１と第２の信号は、共に第１の電源電圧と接地電圧との第１の差電圧を有し、且つ第１の電源電圧と接地電圧との２値で電位が遷移するデジタル信号であり、第３の信号は、第１の差電圧よりも小さな第２の差電圧を有し、且つ第１の電源電圧と接地電圧との間の電位で遷移するアナログ信号であり、第１の制御回路は、第１の信号を生成し、第１のトランジスタを電気的に導通に制御し、第２の制御回路は、第１のオペアンプが検出したアナログ信号をデジタル信号に変換した第２の信号を生成し、第２のトランジスタを電気的に導通に制御し、第３の制御回路は、第２のオペアンプが検出したアナログ信号を第３の信号として、第３のトランジスタを電気的に導通に制御する。
【００１２】
上記のような半導体装置では、第１のトランジスタの導通後、負荷電流によって第１の電源電圧が所定電位から低下したときのみ第２のトランジスタを導通させることで、第１の時間がＰＶＴにより変動しても第２のトランジスタによりオーバードライブがアシストされるため、第１の電源電圧の低下が抑制されてオーバードライブの効果が安定して得られる。また、第１のトランジスタ及び第２のトランジスタのそれぞれのゲート端子の電位制御を第２の電源電圧〜接地電位間のフル電圧振幅値のデジタル制御としてのスイッチとして動作させる。そのため、オペアンプで制御されない第１のトランジスタ及び第２のトランジスタによる消費電力が低減する。
【００１３】
また、本発明に基づく半導体装置の制御方法は、メモリセルへのアクセスに対応して、第１のトランジスタを制御してセンスアンプの電源を第１の電源電圧よりも高い電圧の第２の電源に遷移し、センスアンプを活性化してメモリセルの情報をセンシングし、センスアンプの電源の電圧がセンシングによって第１の電源電圧よりも低い電圧に遷移した時、センスアンプの電源の電圧を第１の電源電圧と一致するように第２のトランジスタを制御し少なくとも第１と第２のトランジスタの制御が終了した後、センスアンプの電源の電圧を第１の電源電圧と一致するように第３のトランジスタを制御し、第２のトランジスタの制御は、少なくとも第１のトランジスタの制御が終了した後も実行する。
【発明の効果】
【００１４】
本発明によれば、オーバードライブの効果が安定して得られると共に半導体装置の消費電流を低減できる。
【図面の簡単な説明】
【００１５】
【図１】一般的なＤＲＡＭの全体構成を示すブロック図である。
【図２】図１に示した半導体装置のレイアウト例を示す模式図である。
【図３】図１に示した半導体装置が備えるセンスアンプの一構成例を示す回路図である。
【図４】図２に示したＶＩＮＴＳ生成回路及びＶＩＮＴＳＰ生成回路の第１の実施の形態の構成例を示す回路図である。
【図５】第１の実施の形態の半導体装置の動作例を示すタイミングチャートである。
【図６】第１の実施の形態の半導体装置の動作例を示すタイミングチャートである。
【図７】図２に示したＶＩＮＴＳ生成回路及びＶＩＮＴＳＰ生成回路の第２の実施の形態の構成例を示す回路図である。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例を、以下に示す。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載された内容であることは言うまでもない。
【００１７】
本発明の半導体装置では、センスアンプＳＡに供給する内部電源電圧ＶＩＮＴＳのオーバードライブ時、内部電源電圧ＶＩＮＴＳの配線と、それよりも高い、例えば外部電源電圧ＶＤＤの配線とをゲート端子に印加される電圧振幅値がフル振幅値で制御されるデジタル制御の第１のトランジスタ（トランジスタＱ１）を用いて接続することで内部電源電圧ＶＩＮＴＳを昇圧し、さらにセンスアンプが活性化しその負荷電流が生ずることによって内部電源電圧ＶＩＮＴＳが所定電位から低下したとき、内部電源電圧ＶＩＮＴＳの配線と外部電源電圧ＶＤＤの配線とをゲート端子に印加される電圧振幅値がフル振幅値で制御されるデジタル制御の第２のトランジスタ（トランジスタＱ２）を用いて接続することで内部電源電圧ＶＩＮＴＳにおける電流供給能力を増大させる。第１のトランジスタ及び第２のトランジスタは、そのゲート端子に接地電位ＶＳＳと外部電源電圧ＶＤＤの２値の電位を有する制御信号を入力することでＶＧＳ（ゲート−ソース間電圧）フル振幅値で駆動し、デジタルスイッチとして動作させる。また、多数のメモリセルに対して一度にアクセスする初期アクセス時（イニシャルアクセス:Initial Access）の初期の期間に用いられるオーバードライブ期間を除くその他の期間は、オペアンプの出力によってアナログで制御されるレギュレータを用いてセンスアンプに供給する内部電源電圧ＶＩＮＴＳを維持する。尚、デジタル制御とは、外部電源電圧ＶＤＤと接地電圧ＶＳＳのいずれか一方の電圧のみをゲート端子に印加する制御を示し、例えばゲート端子がインバータの出力に接続される。アナログ制御とは、外部電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧をゲート端子に印加する制御を示し、例えばゲート端子がオペアンプの出力に接続される。当該事業者であれば周知の定義である。以降この定義を使用する。単に「デジタル」、「アナログ」と記載する場合もある。
【００１８】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は、一般的なＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成を示すブロック図であり、本発明の実施形態に基づく半導体装置の一例を示すものである。図１に示す半導体装置は、メモリアレイ１、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、データラッチ回路５、入出力インターフェース６、内部ＣＬＫ（クロック）生成回路７、制御信号生成回路８、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９を備えている。
【００１９】
メモリアレイ１は、データ（記憶情報）を保持する多数のメモリセルＭＣを備え、データ転送用バス１０３によってデータラッチ回路５に接続されている。データラッチ回路５は、データ転送用バス１０２によって入出力インターフェース回路６に接続されている。入出力インターフェース回路６は、データ転送用バス１０１を介して外部とデータ（ＤＱ）およびデータストローブ信号ＤＱＳ，／ＤＱＳを入出力する。メモリアレイ１と、データラッチ回路５及び入出力インターフェース回路６間のデータ転送はデータ制御回路４によって制御される。また、入出力インターフェース回路６のデータ（ＤＱ）及びデータストローブ信号ＤＱＳ，／ＤＱＳ等の入出力タイミングは、ＤＬＬ回路９によりクロック信号ＣＫ，／ＣＫから生成されたタイミング信号によって制御される。
【００２０】
メモリアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなるメモリマット１１１を複数備えている。複数のメモリマット１１１を配列することでメモリマット列１１２が構成され、このようなメモリマット列１１２を複数配列することでバンク（Ｂａｎｋ）が構成される。図１に示すメモリアレイ１は、ｍ（ｍは１以上の整数）＋１個のバンク（Ｂａｎｋ＿０，Ｂａｎｋ＿１，…，Ｂａｎｋ＿ｍ）を備えている。複数のバンクは、外部から非排他制御で独立にアクセスできる。複数のメモリマット１１１は、排他制御である。
【００２１】
各メモリマット１１１は、メモリセルＭＣから読み出された情報を増幅する複数のセンスアンプから成るセンスアンプ列が配置されたセンスアンプ領域（ＳＡ）と、複数のワード線ＷＬを駆動する複数のサブワードドライバ回路から成るサブワードドライバ列が配置されたサブワードドライバ領域（ＳＷＤ）で囲まれている。
【００２２】
メモリアレイ１は、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３によって制御され、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３は、制御信号生成回路８によって制御される。Ｘデコーダ・Ｘタイミング生成回路２は、各バンクのＸ制御回路１１３を制御し、Ｙデコーダ・Ｙタイミング生成回路３は、各バンクのＹ制御回路１１４を制御する。
【００２３】
内部ＣＬＫ生成回路７は、外部から供給されるクロック信号ＣＫ、／ＣＫ及びクロック・イネーブル信号ＣＫＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及び制御信号生成回路８で用いる内部クロック信号を生成する。制御信号生成回路８は、チップ・セレクト信号／ＣＳ、ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレスストローブ信号／ＣＡＳ及びライト・イネーブル信号／ＷＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に所定の制御信号を出力する。アドレスＡＤＤ及びバンク・アドレスＢＡは、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に供給される。
【００２４】
なお、図１では示していないが、図１に示す半導体装置は、外部電源電圧から所定の内部電源電圧を生成する降圧回路や昇圧回路等も備えている。
【００２５】
図２は、図１に示した半導体装置のレイアウト例を示す模式図である。図２に示す半導体装置は、複数のバンクとパッド（ＰＡＤ）領域とを備えている。
【００２６】
パッド領域には、入出力データ（Ｉ／Ｏ  ０〜３１）、各種の制御信号（ＣＫ，／ＣＫ、ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＳ、／ＤＱＳ等）および外部電源電圧等を入力するための複数のパッドと、図１に示したＸデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、データラッチ回路５、入出力インターフェース６、内部ＣＬＫ生成回路７、制御信号生成回路８、ＤＬＬ回路９等の各種の制御回路とが配置されている。
【００２７】
図２は、入出力データのビットＩ／Ｏ  ０〜１５に対応して８つのバンク（Ｂａｎｋ０〜７）を備え、入出力データのビットＩ／Ｏ  １６〜３１に対応して８つのバンク（Ｂａｎｋ０〜７）を備え、Ｉ／Ｏ  ０〜３２用のＢａｎｋ０〜３と、Ｉ／Ｏ  ０〜３２用のＢａｎｋ４〜７間にパッド領域が配置された半導体装置の一例を示している。
【００２８】
各バンクには、上記Ｘ制御回路１１３及びＹ制御回路１１４、並びに内部電源電圧ＶＩＮＴＳを生成するＶＩＮＴＳ生成回路１０が設けられている。また、パッド領域の近傍には後述するＶＩＮＴＳＰ生成回路１１が設けられている。ＶＩＮＴＳＰ生成回路１１は、半導体装置のデバイススタンバイ（Device Standby：半導体装置に電源が供給されているが、外部からアクセスされていない（動作していない）休止状態）時、ＶＩＮＴＳ生成回路１０に代わって各バンクに内部電源電圧ＶＩＮＴＳを供給する。ＶＩＮＴＳＰ生成回路１１は、各バンクに対して共通に設けられる。各バンクに独立して設けられるＶＩＮＴＳ生成回路１０は、バンクの選択によって制御される。
【００２９】
図３は図１に示した半導体装置が備えるセンスアンプの一構成例を示す回路図である。
【００３０】
図３に示す各メモリセルＭＣは、１トランジスタ１キャパシタの標準的な構成のものである。図示左右方向（Ｙ軸方向）に設けられたワード線ＷＬに各メモリセルのトランジスタのゲートが接続されることにより、複数のメモリセルＭＣが列を形成して配置されている。これらのメモリセルのトランジスタのドレインは、図示上下方向（Ｘ軸方向）に設けられた複数のビット線ＢＬＺにそれぞれ接続されている。図３では１列分のメモリセルしか示していないが、メモリセルが複数列設けられていることは言うまでもなく、もう一つの列に含まれる複数のメモリセルのトランジスタのドレインは、複数のビット線ＢＬＸにそれぞれ接続されている。ビット線ＢＬＺとビット線ＢＬＸとによって、ビット線対が構成される。
【００３１】
センスアンプＳＡは、２つのインバータがクロスカップルされたフリップフロップ回路であり、２個のＰチャネル型ＦＥＴと２個のＮチャネル型ＦＥＴからなる一般的な構成のものである。センスアンプＳＡの２つの入力ノードにはビット線ＢＬＺ及びビット線ＢＬＸが接続されている。センスアンプＳＡは、ビット線対毎に設けられ、図示左右方向に複数のセンスアンプが配置されてセンスアンプ列を構成している。
【００３２】
センスアンプ列には、センスアンプに電源を供給するために高電位側の駆動信号配線（Ｐチャネル側センスアンプ駆動信号（ＰＣＳ）の配線（第１の駆動信号配線））と低電位側の駆動信号配線（Ｎチャネル側センスアンプ駆動信号（ＮＣＳ）の配線（第２の駆動信号配線））が設けられ、各センスアンプは配線ＰＣＳ、ＮＣＳに接続されている。配線ＰＣＳと配線ＮＣＳ間には、イコライズ信号ＢＬＥＱによって配線ＰＣＳ、ＮＣＳの電位を電位ＶＢＬＰにイコライズするイコライザー（第１のイコライザー）も接続されている。イコライザーは、センスアンプの非活性化時、配線ＰＣＳ及び配線ＮＣＳをイコライズ電位（電位ＶＢＬＰ）に設定する。電位ＶＢＬＰは、例えば内部電源電圧ＶＩＮＴＳの１／２の電位である。
【００３３】
図３には示されていないが、イコライズ信号ＢＬＥＱによってビット線ＢＬＺ、ＢＬＸの電位を電位ＶＢＬＰにイコライズする同様のイコライザー（第２のイコライザー）は、ビット線対毎に設けられている。
【００３４】
配線ＰＣＳ、ＮＣＳは、所定の動作タイミングで、センスアンプＳＡにそれぞれ内部電源電圧ＶＩＮＴＳ、接地電位ＶＳＳを供給する。そのため、センスアンプ列には、接地電位ＶＳＳに相当する配線と内部電源電圧ＶＩＮＴＳの配線（第１の配線）とが設けられている。また、センスアンプ列には、各センスアンプの動作を所定の動作タイミングで制御するタイミング信号ＳＡＮＥ，ＳＡＰＥの配線が設けられている。内部電源電圧ＶＩＮＴＳの配線と配線ＰＣＳ間には、タイミング信号ＳＡＰＥによってゲートが制御される複数のトランジスタＴＲ１が設けられている。トランジスタＴＲ１は、少なくともセンスアンプ毎にそのセンスアンプに対応して物理的に近接して設けられている。また、配線ＮＣＳと接地電位ＶＳＳ間には、タイミング信号ＳＡＮＥによってゲートが制御される複数のトランジスタＴＲ３が設けられている。トランジスタＴＲ３も、少なくともセンスアンプ１つにつき１つずつ設けられている。第１のイコライザー、その他のトランジスタＴＲ１とトランジスタＴＲ３は、サブワードドライバ領域（ＳＷＤ）とセンスアンプ領域（ＳＡ）の交差点領域（クロス領域）に配置される。
【００３５】
図４は図２に示したＶＩＮＴＳ生成回路及びＶＩＮＴＳＰ生成回路の第１の実施の形態の構成例を示す回路図である。また、図５及び図６は第１の実施の形態の半導体装置の動作例を示すタイミングチャートである。
【００３６】
ＶＩＮＴＳ生成回路１０は、本発明の半導体装置がデバイスアクティブ（Device Active）であるときに内部電源電圧ＶＩＮＴＳを生成する回路であり、ＶＩＮＴＳＰ生成回路１１は半導体装置がデバイススタンバイ（Device Standby）または後述するアクティブスタンバイ（Active Standby）であるときに内部電源電圧ＶＩＮＴＳ（ＶＩＮＴＳＰ）を生成する回路である。半導体装置では、デバイススタンバイ時であっても内部電源電圧ＶＩＮＴＳには意図しないリーク電流が流れる。ＶＩＮＴＳＰ生成回路１１は、このようなリーク電流が流れることによる内部電源電圧ＶＩＮＴＳの低下を抑制するために設けられている。
【００３７】
デバイスアクティブとは、外部から半導体装置をアクセスする期間を示し、例えばアクティブコマンドで該期間の開始が定義される。該期間の終了は、例えばプリチャージコマンドで定義される。デバイススタンバイとは、半導体装置に電源が投入された状態で且つデバイスアクティブ以外の期間を示す。
【００３８】
デバイスアクティブには、アクティブ（イニシャルアクセス:Initial Access）、アクティブスタンバイ、アクティブ（セコンドアクセス:Second Access（Page(Write)function））が含まれる。イニシャルアクセスを第１のアクセスとする。イニシャルアクセスは、外部からのアクセスによってその事象が発生するが、セコンドアクセスはライトコマンドが外部から投入されなければ該事象は発生しない。ＤＲＡＭの場合、アクティブコマンドが半導体装置内のメモリセルの情報をアクセスするリードモードを示し、ライトコマンドはリードモードと対峙するモードとして定義されているからである。なお、アクティブコマンドではバックエンドであるメモリアレイ１とフロントエンド内のデータラッチ回路５までの活性化動作を示し、不図示のリードコマンドによって入出力インターフェース６の活性化動作を示す。これらは、当該事業者に周知なしように対する技術である。アクティブスタンバイは、デバイスアクティブ期間において、イニシャルアクセスとセコンドアクセスの各期間を除いた期間を示す。アクティブスタンバイは、読み出しまたは書き込みにおけるビット線が所定電圧（内部電源電圧ＶＩＮＴＳ）のほぼ１００パーセントに達した状態を指し、ワード線ＷＬとセンスアンプＳＡが活性化されている状態を言う。即ち、センスアンプＳＡは活性化された状態であるも該センスアンプが消費する負荷電流はセンシングしたデータを保持するに必要な微小な電流である。
【００３９】
図４に示すように、第１の実施の形態のＶＩＮＴＳ生成回路１０は、パルス生成回路（第１の制御回路）１２、内部電源電圧ＶＩＮＴＳの低下を抑制する電圧補償回路（第２の制御回路）１３と、内部電源電圧ＶＩＮＴＳの配線と外部電源電圧ＶＤＤの配線とを電気的に接続または切り離すゲート端子がデジタル制御される第１のトランジスタＱ１（第１のスイッチ）及びＱ２（第２のスイッチ）と、内部電源電圧ＶＩＮＴＳを生成する第１のレギュレータ１４とを有する。第１のレギュレータ１４は、オペアンプ（ＣＯＭＰ．２）とそのオペアンプの出力がゲートに接続されアナログ制御されるトランジスタＱ３を含む。ＶＩＮＴＳＰ生成回路１１は、ゲート端子がデジタル制御されるトランジスタＱ４を含む。つまり、第１のトランジスタＱ１（第１のスイッチ）及びＱ２（第２のスイッチ）はデジタル制御の素子であり、トランジスタＱ３とトランジスタＱ４はアナログ制御の素子である。尚、「接続または切り離す」とは、「電気的に導通または非導通」を示す。以後、この定義を使用する。
【００４０】
パルス生成回路１２は、オーバードライブ期間（ＶＯＤ期間）であることを示すＲＳＡＰＢ信号から所定のパルス幅のパルス信号を生成する。パルス生成回路１２は、周知の遅延回路（delay）、インバータ及び論理和回路を備え、ＲＳＡＰＢ信号が供給される遅延回路による遅延時間によってパルス幅の時間が決まるワンショット（one-shot）パルス信号を生成する。パルス生成回路１２で生成されたワンショットパルス信号はインバータＩＮＶ１へ出力され、インバータＩＮＶ１は信号ＮＧ１を出力する。信号ＮＧ１は、第１の制御信号でありデジタル信号である。信号ＮＧ１はトランジスタＱ１をデジタル的にオン（導通）／オフ（非導通）させ、内部電源電圧ＶＩＮＴＳの配線と外部電源電圧ＶＤＤの配線とを電気的に接続または切り離す。パルス生成回路１２で生成するワンショットパルス信号（間接的に信号ＮＧ１）の幅は、高電位側のビット線（ビット線ＢＬＺまたはＢＬＸ）のチャージ電圧が高くなりすぎないように比較的短い時間に設定される。第１の制御信号（ＮＧ１）は、センスアンプＳＡを制御するタイミング信号ＳＡＰＥの活性前に活性化する。よって、トランジスタＱ１は、アクティブ（イニシャルアクセス:Initial Access）内のＶＯＤ期間中のみ、ＲＳＡＰＢ信号から生成された所定のパルス幅（時間）のみに従って活性化する。尚、「オン」、「オフ」は、電気的に「導通」、「非導通」を示す。以後、同様である。
【００４１】
電圧補償回路１３は、差動増幅器ｃｏｍｐ１と、差動増幅器ｃｏｍｐ１を活性化または非活性化させるためのトランジスタＱ１１と、差動増幅器ｃｏｍｐ１の停止時、差動増幅器ｃｏｍｐ１の出力を「Ｈｉｇｈ（ＶＤＤ）」で固定するためのトランジスタＱ１２と、差動増幅器ｃｏｍｐ１の出力信号を反転するインバータＩＮＶ２と、インバータＩＮＶ２の出力信号とパルス生成回路の出力信号の論理和を出力し、デジタル制御されるトランジスタＱ２を駆動する論理和回路ＮＯＲ１とを有する。論理和回路ＮＯＲ１は信号ＮＧ２を出力し、信号ＮＧ２は第２の制御信号でありデジタル信号である。
【００４２】
トランジスタＱ１１には、インバータＩＮＶ３を介してパルス生成回路１２で生成される第１の制御信号（ＮＧ１）よりもパルス幅が長いＲＳＡＰＢ信号が供給され、差動増幅器ｃｏｍｐ１はＲＳＡＰＢ信号が有意（例えば「Ｌｏｗ」）の期間でオンする。よって、差動増幅器ｃｏｍｐ１は、ＶＯＤ期間中のみ活性化する。
【００４３】
差動増幅器ｃｏｍｐ１は、トランジスタＱ１１がオンのとき、内部電源電圧ＶＩＮＴＳとその基準となる基準電圧ＶＲＥＦＡＲＹとを比較し、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹよりも低いときは「Ｌｏｗ」を出力し、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹよりも高いときは「Ｈｉｇｈ」を出力する。内部電源電圧ＶＩＮＴＳは、センスアンプＳＡの動作期間中における最終駆動電圧であり、オーバードライブ期間（ＶＯＤ期間）には最終駆動電圧よりも高い初期駆動電圧（≒外部電源電圧ＶＤＤ）へ制御される。基準電圧ＶＲＥＦＡＲＹは、最終駆動電圧に制御された内部電源電圧ＶＩＮＴＳの電位と同じである。トランジスタＱ２は、差動増幅器ｃｏｍｐ１の出力信号が「Ｌｏｗ」のときにデジタル的にオンし、内部電源電圧ＶＩＮＴＳの配線と外部電源電圧ＶＤＤの配線とを接続して、内部電源電圧ＶＩＮＴＳの低下を抑制すると共にＶＩＮＴＳ生成回路による電流供給能力を増大させる。よって、トランジスタＱ２は、ＶＯＤ期間中且つ、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹより低い場合のみ、デジタル的に活性化する。
【００４４】
第１のレギュレータ１４は、差動増幅器ｃｏｍｐ２と、差動増幅器ｃｏｍｐ２を動作または停止させるためのトランジスタＱ１３と、差動増幅器ｃｏｍｐ２の停止時、差動増幅器ｃｏｍｐ２の出力を「Ｈｉｇｈ（ＶＤＤ）」に固定するためのトランジスタＱ１４と、ソースに外部電源電圧ＶＤＤが接続され、ゲートに差動増幅器ｃｏｍｐ２の出力信号が供給され、ドレインから内部電源電圧ＶＩＮＴＳを出力するアナログ制御されるトランジスタＱ３とを有する。
【００４５】
トランジスタＱ１３には、論理積回路ＮＡＮＤ１及びインバータＩＮＶ４を介して半導体装置がデバイスアクティブであることを示すＲ１Ｔ信号とメモリセルに対するアクセス状態（メモリセルへのリストアが１００％に達するまでの期間）であることを示すＰＤＣＫＥ信号との論理積結果が入力される。よって、差動増幅器ｃｏｍｐ２は、アクティブ（イニシャルアクセス:Initial Access）とアクティブ（セコンドアクセス:Second Access（Page(Write)function））の期間中のみ活性化する。
【００４６】
差動増幅器ｃｏｍｐ２は、トランジスタＱ１３がオンのとき、内部電源電圧ＶＩＮＴＳと基準電圧ＶＲＥＦＡＲＹの差を増幅し、トランジスタＱ３をアナログ的に駆動する。差動増幅器ｃｏｍｐ２には、内部電源電圧ＶＩＮＴＳが帰還されているため、差動増幅器ｃｏｍｐ２及びトランジスタＱ３は、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹと一致するように動作する。よって、トランジスタＱ３は、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹより低い場合のみ、アナログ的に活性化する。
【００４７】
ＶＩＮＴＳＰ生成回路１１は、差動増幅器ｃｏｍｐ３と、差動増幅器ｃｏｍｐ３を動作または停止させるためのトランジスタＱ１５と、差動増幅器ｃｏｍｐ３の停止時、差動増幅器ｃｏｍｐ３の出力を「Ｈｉｇｈ（ＶＤＤ）」に固定するためのトランジスタＱ１６と、ソースに外部電源電圧ＶＤＤが接続され、ゲートに差動増幅器ｃｏｍｐ３の出力信号が供給され、ドレインから内部電源電圧ＶＩＮＴＳＰを出力するアナログ的に制御されるトランジスタＱ４とを有する。ＶＩＮＴＳＰ生成回路１１は、第１のレギュレータ１４の非活性化時、該第１のレギュレータ１４に代わって内部電源電圧ＶＩＮＴＳを維持するレギュレータ（第２のレギュレータ）として動作する。
【００４８】
トランジスタＱ１５には、論理積回路ＮＡＮＤ１の出力信号が、他のバンクのＰＤＣＫＥ信号との論理和を出力する論理和回路ＯＲ１を介して入力される。よって、差動増幅器ｃｏｍｐ３は、アクティブスタンバイとデバイススタンバイの期間中のみ活性化する。
【００４９】
差動増幅器ｃｏｍｐ３は、トランジスタＱ１５がオンのとき、内部電源電圧ＶＩＮＴＳＰと基準電圧ＶＲＥＦＡＲＹの差を増幅し、トランジスタＱ４を駆動する。差動増幅器ｃｏｍｐ３には、内部電源電圧ＶＩＮＴＳＰが帰還されているため、差動増幅器ｃｏｍｐ３及びトランジスタＱ４は、内部電源電圧ＶＩＮＴＳＰが基準電圧ＶＲＥＦＡＲＹと一致するように動作する。よって、トランジスタＱ４は、アクティブスタンバイとデバイススタンバイの期間中且つ、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹより低い場合のみ、アナログ的に活性化する。
【００５０】
内部電源電圧ＶＩＮＴＳの配線と内部電源電圧ＶＩＮＴＳＰの配線とはトランジスタＱＰ１で接続され、Ｒ１Ｔ信号及びＰＤＣＫＥ信号がそれぞれ有意の期間、すなわち半導体装置のアクティブスタンバイとデバイススタンバイの期間中にオンされることで、ＶＩＮＴＳＰ生成回路１１で生成された内部電源電圧ＶＩＮＴＳＰが内部電源電圧ＶＩＮＴＳとして出力される。
【００５１】
トランジスタＱ１及びＱ２には、オーバードライブ時に、内部電源電圧ＶＩＮＴＳの負荷である各センスアンプＳＡに所要の電流を供給できるように、比較的大きなサイズのトランジスタが用いられる。図４ではトランジスタＱ４のサイズを「１」としたとき、トランジスタＱ１及びＱ２にサイズが「１０００」のトランジスタを用いる例を示している。また、トランジスタＱ３は、リストア終了後のページ動作（所定のメモリセルに対するデータの書き込みや読み出し）時にセンスアンプに必要な電流を供給して内部電源電圧ＶＩＮＴＳのレベルを維持できるように、トランジスタＱ４のサイズを「１」としたとき、例えばサイズが「１００」のトランジスタを用いる例を示している。尚、サイズとは、トランジスタが電流を流しうる能力を示し、その能力はＷ／Ｌ（ゲート幅／ゲート長）に関連し、それぞれのトランジスタの能力比とは、一般的にはＬ（ゲート長）を共通の値とする場合、Ｗ（ゲート幅）の値の違いで示される。
【００５２】
図４に示すパルス生成回路１２及び論理積回路ＮＡＮＤ１を除くその他の素子（差動増幅器ｃｏｍｐ１〜ｃｏｍｐ３、インバータＩＮＶ１、インバータＩＮＶ３及びＩＮＶ４、論理和回路ＮＯＲ１及び論理和回路ＯＲ１等）は外部電源電圧ＶＤＤで動作する。パルス生成回路１２及び論理積回路ＮＡＮＤ１は、外部電源電圧ＶＤＤから所定電位だけ降圧された内部電源電圧（≠ＶＩＮＴＳ）で動作する。パルス生成回路１２及び論理積回路ＮＡＮＤ１とその他の素子との間には、不図示の電圧レベルシフターが介在する。
【００５３】
なお、図４ではオーバードライブ時に内部電源電圧ＶＩＮＴＳの配線と外部電源電圧ＶＤＤの配線とをトランジスタＱ１及びＱ２を介して接続する例を示しているが、内部電源電圧ＶＩＮＴＳの配線は、外部電源電圧ＶＤＤよりも高い昇圧電圧の配線、あるいは外部電源電圧ＶＤＤよりも低く、内部電源電圧ＶＩＮＴＳよりも高い降圧電圧の配線と接続してもよい。すなわち、本発明では、オーバードライブ時に内部電源電圧ＶＩＮＴＳを昇圧できればよく、その接続先を限定するものではない。昇圧電圧を生成するための昇圧回路あるいは降圧電圧を生成するための降圧回路には周知の回路を用いればよい。
【００５４】
図５に示すように、第１の実施の形態の半導体装置では、外部からアクティブコマンド（Active Command）が入力され、半導体装置がデバイススタンバイからデバイスアクティブ（Device Active）になると、Ｒ１Ｔ信号が「Ｈｉｇｈ」になり、ワード線ＷＬが活性化されてメモリセルに対するイニシャルアクセスが開始される。メモリセルに対するイニシャルアクセスが開始されると、タイミング信号ＳＡＰＥ及びＳＡＮＥによりセンスアンプＳＡが活性化されてセンスアンプＳＡによるセンス動作が開始され、ビット線ＢＬＺまたはＢＬＸへのチャージにより電位が上昇を開始する。ワード線ＷＬの活性化時、ワード線には不図示の昇圧回路で生成された、外部電源電圧ＶＤＤよりも高い昇圧電圧（例えば、２．６Ｖ）が供給される。また、センスアンプＳＡの活性化時、ＳＡＰＥの配線には上記昇圧電圧（例えば、２．６Ｖ）が供給され、ＳＡＮＥの配線には外部電源電圧ＶＤＤ（例えば、１．８Ｖ）が供給される。
【００５５】
Ｒ１Ｔ信号が「Ｈｉｇｈ」になることでＲＳＡＰＢ信号が「Ｌｏｗ」になると、パルス生成回路１２によりワンショットパルス信号が生成され、図４に示したノードＮＧ１が「Ｌｏｗ（ＶＳＳ）」になり、トランジスタＱ１がデジタル的にオン（ＶＧＳ＝外部電源電圧ＶＤＤ）して内部電源電圧ＶＩＮＴＳの配線が外部電源電圧ＶＤＤの配線と接続される。尚、デバイススタンバイ時には、ＶＩＮＴＳＰ生成回路により、内部電源電圧ＶＩＮＴＳの電位は、センスアンプＳＡの最終駆動電圧である。
【００５６】
その後、センスアンプＳＡの活性化による負荷電流が流れる。ここで、トランジスタＱ１による電流供給能力が不足することで内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹ（所定の電圧（＝１．１Ｖ））から低下すると、電圧補償回路１３が備える差動増幅器ｃｏｍｐ１の出力ノードＮＧ２が「Ｌｏｗ」になり、トランジスタＱ２がデジタル的にオン（ＶＧＳ＝外部電源電圧ＶＤＤ）して内部電源電圧ＶＩＮＴＳの電流供給能力を増大させる。
【００５７】
このとき、図５及び図６に示すように内部電源電圧ＶＩＮＴＳが外部電源電圧ＶＤＤ（＝１．８Ｖ）まで上昇し、図６に示すようにセンスアンプの高電位側の駆動信号配線（ＰＣＳ）の電圧もおよそ外部電源電圧ＶＤＤの電圧まで上昇する。したがって、センス開始電圧を上昇させるオーバードライブが実現され、センスアンプによるセンス時間を短縮することができる。
【００５８】
また、本実施形態では、図４に示すトランジスタＱ１及びＱ２が、それぞれのゲートに接地電位ＶＳＳまたは外部電源電圧ＶＤＤが入力されることで（フル駆動されることで）デジタルスイッチとして動作する。したがって、トランジスタＱ１及びＱ２の消費電力を低減できる。且つ、トランジスタＱ２のサイズ（１，０００）に対応する差動増幅器ｃｏｍｐ２の電流消費電力は、トランジスタＱ１及びＱ２を足した（２，０００）場合の差動増幅器ｃｏｍｐ２の電流消費電力よりも少ない。更に、トランジスタＱ１電流供給能力不足をアシストするトランジスタＱ２は、ＶＧＳ＝ＶＤＤで動作することから、それ自身のトランジスタサイズを、アナログ制御されるトランジスタＱ３とそれを制御する差動増幅器ｃｏｍｐ３で同様なアシスト機能を実現した場合のトランジスタＱ３のトランジスタサイズよりも大幅に縮小できる。
【００５９】
トランジスタＱ２による電流供給能力の補償動作（アシスト動作）は、ＲＳＡＰＢ信号が「Ｈｉｇｈ」になった時点で終了する。ＲＳＡＰＢ信号は、上述したようにセンスアンプＳＡによるセンス動作が開始されると「Ｌｏｗ」になり、ビット線のチャージが終了すると「Ｈｉｇｈ」になる信号である。本実施形態では、このＲＳＡＰＢ信号が「Ｌｏｗ」になる期間をオーバードライブ（ＶＯＤ）期間として利用する。
【００６０】
第１のレギュレータ１４は、センス動作が開始され、ＰＤＣＫＥ信号が「Ｌｏｗ」になると、差動増幅器Ｃｏｍｐ２が活性化し、内部電源電圧ＶＩＮＴＳを所定の電圧（＝１．１Ｖ）で維持するように動作する。
【００６１】
センスアンプＳＡによるセンス動作が開始され、ビット線がチャージされ、高電位側のビット線（図５ではビット線ＢＬＺ）の電位が内部電源電圧の９５〜９８％に到達した時点でメモリセルＭＣに対するリストアが終了する。その後、半導体装置は書き込みコマンド（Write command）や読み出しコマンド（Read Command）等のページ動作によるコマンド入力の受付が可能な状態（アクティブスタンバイ）に移行する。この時のワード線ＷＬとセンスアンプＳＡは活性化を維持している。
【００６２】
半導体装置のアクティブスタンバイ時、ＰＤＣＫＥ信号が「Ｈｉｇｈ」になり、第１のレギュレータが備える差動増幅器Ｃｏｍｐ２が非活性となり、ＶＩＮＴＳＰ生成回路１１が備える差動増幅器Ｃｏｍｐ３が活性化する。また、トランジスタＱＰ１がオンし、ＶＩＮＴＳＰ生成回路１１により内部電源電圧ＶＩＮＴＳが所定の電圧（＝１．１Ｖ）で維持される。
【００６３】
メモリセルＭＣに対するイニシャルアクセス終了後、半導体装置に対する第２のアクセス（Second Access）、例えば外部からの書き込みコマンド（Write Command）の入力が発生すると、ＰＤＣＫＥ信号が「Ｌｏｗ」となり、差動増幅器Ｃｏｍｐ２が活性化して、トランジスタＱ３及び差動増幅器ｃｏｍｐ２を備えた第１のレギュレータ１４により内部電源電圧ＶＩＮＴＳが所定の電圧（＝１．１Ｖ）で維持される。差動増幅器Ｃｏｍｐ２（トランジスタＱ３）と差動増幅器Ｃｏｍｐ３（トランジスタＱ４）を切り替えるのは、消費電力とノイズ対策（データ転送用バ１０３からのノイズ対策でセンスアンプが誤反転しないための対策）の両面である。アクティブスタンバイでは消費電力を優先し、第２のアクセス（Second Access）ではノイズ対策を優先する。
【００６４】
なお、半導体装置がデバイススタンバイ（休止）の時は、Ｒ１Ｔ信号が「Ｌｏｗ」になり、第１のレギュレータ１４が備える差動増幅器Ｃｏｍｐ２が非活性となる。このとき、トランジスタのＱＰ１がオンし、トランジスタＱ４及び差動増幅器Ｃｏｍｐ３を備えるＶＩＮＴＳＰ生成回路１１により内部電源電圧ＶＩＮＴＳが所定の電圧（＝１．１Ｖ）で維持される。
【００６５】
ＶＩＮＴＳＰ生成回路１１は、上述したように半導体装置のデバイススタンバイ時、リーク電流等による微小電流を供給して内部電源電圧ＶＩＮＴＳを所定の電圧で維持するためのものであるため、トランジスタＱ４にはサイズが小さいトランジスタが用いられる。
【００６６】
一般に、サイズが大きく、大きな電流を出力できるトランジスタは、入力インピーダンスが小さく、入力容量が大きい傾向がある。そのため、トランジスタＱ４のサイズを小さくすれば、入力インピーダンスが大きく、入力容量も小さくなるため、その駆動回路の消費電力を低減できる。すなわち、トランジスタＱ４を駆動するための差動増幅器Ｃｏｍｐ３の消費電流が少なくて済む。そのため、デバイススタンバイ及びアクティブスタンバイ時における半導体装置の消費電力を低減できる。
【００６７】
トランジスタＱＰ１は、例えばバンク毎に設けられ、図２に示したようにバンク毎に設けられたＶＩＮＴＳ生成回路１０は、対応するバンクのリストアが終了すると非活性となり、ＶＩＮＴＳＰ生成回路１１による内部電源電圧ＶＩＮＴＳの制御に移行する。すなわち、ＲＳＡＰＢ信号、Ｒ１Ｔ信号、ＰＤＣＫＥ信号は、バンク毎に供給される信号である。また、センスアンプＳＡを活性化させるためのＳＡＰＥ信号及びＳＡＮＥ信号もバンク毎に供給される信号である。
【００６８】
図２に示したように、半導体装置が複数のバンクを備え、バンク毎にＶＩＮＴＳ生成回路１０を備える構成であっても、ＶＩＮＴＳＰ生成回路１１は、デバイススタンバイ時に流れるバンク毎のリーク電流を補償し、内部電源電圧ＶＩＮＴＳのレベルを維持できればよい。ＶＩＮＴＳＰ生成回路１１は、トランジスタＱＰ１と論理回路ＯＲ１を排除して、各バンクに配置することができる。しかし、ＶＩＮＴＳＰ生成回路１１は複数のバンクで共有してその回路面積を抑制することが望ましい。
【００６９】
なお、ＶＩＮＴＳＰ生成回路１１は、トランジスタＱ１５のゲートに外部電源電圧ＶＤＤを供給することで、常時動作させていてもよい。また、図５に示す電圧が記載されていない信号の振幅値は、内部電源電圧（≠ＶＩＮＴＳ）〜ＶＳＳである。また、図５に示すノードＮＧ５の波形は、後述する第２の実施の形態の半導体装置が備える差動増幅器ｃｏｍｐ２Ｄの出力信号の様子を示している。
【００７０】
センスアンプＳＡが活性化することで内部電源電圧ＶＩＮＴが下降する際の傾き（負荷であるセンスアンプが消費する電流とトランジスタＱ１が供給する電流との比率）は、様々なＰＶＴ（プロセス、電圧、温度）に依存する。また、トランジスタＱ１によって供給可能な電流もＰＶＴに応じて変化する。オーバードライブ時、トランジスタＱ１は上記傾きとは無関係な時間（ワンショットパルス信号のパルス幅）で制御され、この時間もＰＶＴによって変化する。
【００７１】
したがって、上記傾きと上記トランジスタＱ１がオンする時間とは必ずしもその変化量が一致するものではなく、トランジスタＱ１だけで内部電源電圧ＶＩＮＴを昇圧する構成では、オーバードライブの効果が安定して得られない。
【００７２】
本実施形態の半導体装置では、ＰＶＴに依存しない差動増幅器ｃｏｍｐ１（第１の差動増幅器）を含む電圧補償回路１３を備え、かつスイッチング動作するトランジスタＱ２により内部電源電圧の低下を補償する。このとき、上記傾きが大きいほど、トランジスタＱ２によりアシストする時間が早くなり、上記傾きを改善する（小さくする）ように動作する。
【００７３】
差動増幅器ｃｏｍｐ１もＲＳＡＰＢ信号によりオン時間が制御されるが、ＲＳＡＰＢ信号はトランジスタＱ１がオンする時間よりも長くなるため、内部電源電圧ＶＩＮＴＳを過昇圧することなく内部電源電圧ＶＩＮＴによるセンスアンプＳＡの電源である第１の駆動信号線ＰＣＳへの電流供給能力を増大させることができる。
【００７４】
したがって、本実施形態の半導体装置によれば、デジタル的に制御されるトランジスタＱ１がデジタル的にオンする時間がＰＶＴにより変動してもデジタル的に制御されるトランジスタＱ２によりオーバードライブが小さなトランジスタサイズと該トランジスタを制御する差動増幅器の少ない消費電力でアシストされるため、負荷電流の増加による内部電源電圧ＶＩＮＴの低下が抑制されてオーバードライブの効果が安定して得られる。また、オーバードライブ時にセンスアンプＳＡに電流を供給するトランジスタＱ１及びＱ２をスイッチとして動作させ、オーバードライブ終了後にトランジスタＱ１及びＱ２をオフさせることで、半導体装置の消費電流を低減できる。また、デバイススタンバイ時やアクティブスタンバイ時にトランジスタのサイズが小さいトランジスタＱ４を含むＶＩＮＴＳＰ生成回路（第２のレギュレータ）１１で内部電源電圧ＶＩＮＴＳを維持することで、デバイススタンバイ時やアクティブスタンバイ時の半導体装置の消費電力も低減できる。
（第１の実施の形態の変形例）
電圧補償回路１３の論理和回路ＮＯＲ１を論理積回路ＮＡＮＤに置き換え、論理和回路ＮＯＲ１に入力されるＲＳＡＰＢ信号を第１の制御信号（ＮＧ１）に入れ替える。これにより、電圧補償回路１３は、パルス生成回路１２によって制御されるトランジスタＱ１のオーバードライブ期間の終了後に、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹより低い場合のみ、トランジスタＱ２のオーバードライブ制御を活性化させる。これによって、例えば、まだオーバードライブが必要にもかかわらずワンショットパルス信号が短い時間で終了してしまった場合にも、トランジスタＱ２はトランジスタＱ１に代えてオーバードライブ機能を発揮することができる。
（第２の実施の形態）
図７は図２に示したＶＩＮＴＳ生成回路及びＶＩＮＴＳＰ生成回路の第２の実施の形態の構成例を示す回路図である。
【００７５】
図７に示すように、第２の実施の形態のＶＩＮＴＳ生成回路は、図４に示した第１の実施の形態のＶＩＮＴＳ生成回路に第３のレギュレータ１５を追加した構成である。その他の構成及び動作は、第１の実施の形態と同様であるため、その説明は省略する。
【００７６】
第３のレギュレータ１５は、差動増幅器ｃｏｍｐ２Ｄと、差動増幅器ｃｏｍｐ２Ｄを動作または停止させるためのトランジスタＱ１７と、差動増幅器ｃｏｍｐ２Ｄの停止時、差動増幅器ｃｏｍｐ２Ｄの出力を「Ｈｉｇｈ（ＶＤＤ）」に固定するためのトランジスタＱ１８と、ソースに外部電源電圧ＶＤＤが接続され、ゲートに差動増幅器ｃｏｍｐ２Ｄの出力信号が供給され、ドレインから内部電源電圧ＶＩＮＴＳを出力するアナログ制御されるトランジスタＱ５とを有する。
【００７７】
トランジスタＱ１７には、インバータＩＮＶ５、論理積回路ＮＡＮＤ２及びインバータＩＮ５６を介して、Ｒ１Ｔ信号とＲＦＥＮＤ信号との論理積結果が入力され、これらの信号がそれぞれ有意の期間でオンする。ＲＦＥＮＤ信号は、センス動作が開始されると「Ｌｏｗ」になり、メモリセルへのリストアが終了すると「Ｈｉｇｈ」になる、リストアの終了を示す信号である。本実施形態では、このＲＦＥＮＤ信号を用いて第３のレギュレータ１５を活性化させる期間を決定する。
【００７８】
差動増幅器ｃｏｍｐ２Ｄは、トランジスタＱ１７がオンのときに活性化し、内部電源電圧ＶＩＮＴＳと基準電圧ＶＲＥＦＡＲＹの差を増幅してトランジスタＱ５を駆動する。差動増幅器ｃｏｍｐ２Ｄには、内部電源電圧ＶＩＮＴＳが帰還されているため、差動増幅器ｃｏｍｐ２Ｄ及びトランジスタＱ５は、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹと一致するように動作する。よって、トランジスタＱ５は、内部電源電圧ＶＩＮＴＳが基準電圧ＶＲＥＦＡＲＹより低い場合のみ、アナログ的に活性化する。
【００７９】
トランジスタＱ５には、第１のレギュレータ１４が備えるトランジスタＱ３よりもサイズが大きく電流供給能力が大きいトランジスタが用いられる。図７に示すように、トランジスタＱ４のサイズを「１」としたとき、例えばトランジスタＱ３のサイズは「５０」に設定され、トランジスタＱ５のサイズは「３００」に設定される。
【００８０】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置に第３のレギュレータ１５を追加することで、第１の実施の形態の半導体装置と同様の効果が得られると共に、オーバードライブ終了後のリストア時における内部電源電圧ＶＩＮＴＳの電流供給能力が向上するため、第１の実施の形態の半導体装置よりもリストア時における内部電源電圧ＶＩＮＴＳのレベルが安定する。また、第１のレギュレータ１４のトランジスタＱ３に第１の実施の形態よりも電流供給能力が低いトランジスタを用いることができるため、差動増幅器ｃｏｍｐ２の消費電力を低減できる。そのため、第１の実施の形態よりも半導体装置の書き込み動作時における消費電力を低減できる。
【００８１】
さらに、第２の実施の形態では、ＲＦＥＮＤ信号を用いてトランジスタＱ５の動作を制御し、ＰＤＣＫＥ信号を用いてトランジスタＱ３の動作を制御することで、メモリセルへのリストア時に、ビット線がその最終電圧（ＶＩＮＴＳ＝１．１Ｖ）の９５〜９８％に到達するまでトランジスタＱ５を動作させることが可能であり、ビット線がその最終電圧（ＶＩＮＴＳ＝１．１Ｖ）の１００％に到達するまでトランジスタＱ３を動作させることが可能である。そのため、オーバードライブ終了後のメモリセルへのリストアに要する時間を短縮できる。
【００８２】
以上、本発明の実施形態について説明したが、本発明の基本的技術思想の適用は上述したものに限定されるものではない。例えば、上述の実施形態では、半導体装置での外部からのアクセスコマンドにおいて説明したが、外部からのリフレッシュコマンドまたは半導体装置内部で外部とは非同期に内部タイマ等で所定周期毎に行うセルフリフレッシュにおいても、本発明の基本的技術思想を適用できる。更に、オーバードライブ機能を搭載したダイナミックメモリセルの半導体メモリで開示をしたが、本発明の基本的技術思想は、これに限られない半導体装置にも適用できる。例えば、メモリ機能を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に本発明を適用することができる。メモリ機能を搭載しない半導体装置全般にも、本発明を適用することができる。つまり、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用されるセンスアンプに限らず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号処理に使用されるセンスアンプであっても良い。よって、本願クレームは、記憶装置に限定されないことは言うまでもない。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００８３】
本発明が適用される半導体装置を構成するトランジスタは、電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）である。ＦＥＴは、ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴであっても、それ以外の例えばＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）などの種々のものであってよい。バイポーラ型トランジスタとＦＥＴとが混在して設けられている半導体装置に対しても本発明を適用することができる。
【００８４】
Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。半導体装置を構成するために用いられる半導体基板は、Ｐ型の半導体基板であってもよく、Ｎ型の半導体基板であってもよく、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であってもよい。
【００８５】
また、パルス生成回路、センスアンプ、差動増幅器、メモリセルなどの回路形式は、実施形態または実施例に開示される回路形式に限られない。
【００８６】
本発明の特許請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明が、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは、もちろんである。
【符号の説明】
【００８７】
１    メモリアレイ
２    Ｘデコーダ・Ｘタイミング生成回路
３    Ｙデコーダ・Ｙタイミング生成回路
４    データ制御回路
５    データラッチ回路
６    入出力インターフェース
７    内部ＣＬＫ生成回路
８    制御信号生成回路
９    ＤＬＬ回路
１０    ＶＩＮＴＳ生成回路
１１    ＶＩＮＴＳＰ生成回路（第２のレギュレータ）
１２    パルス生成回路
１３    電圧補償回路
１４    第１のレギュレータ
１５    第３のレギュレータ
１０１、１０２、１０３    データ転送用バス
１１１    メモリマット
１１２    メモリマット列
１１３    Ｘ制御回路
１１４    Ｙ制御回路
ＢＬ    ビット線
ＩＮＶ１〜ＩＮＶ６    インバータ
ＭＣ    メモリセル
ＮＡＮＤ１    論理積回路
ＮＯＲ１、ＯＲ１    論理和回路
Ｑ１〜Ｑ５、Ｑ１１〜Ｑ１８、ＱＰ１    トランジスタ
ＳＡ    センスアンプ
ＳＷＤ    サブワードドライバ領域
ＴＲ１、ＴＲ３    トランジスタ
ＷＬ    ワード線
【図１】
2011096324.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成22年10月1日(2010.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第４のトランジスタと、
第３のオペアンプを含み、前記第３のオペアンプが検出したアナログ信号である第４の信号を、前記第４のトランジスタのゲート端子に印加する第４の制御回路と、を有し、
前記第４の制御回路は、外部から半導体装置をアクセスしない期間を示すデバイススタンバイの期間である、ことを特徴とする請求項４または５に記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第５のトランジスタと、
第４のオペアンプを含み、前記第４のオペアンプが検出したアナログ信号である第５の信号を、前記第５のトランジスタのゲート端子に印加する第５の制御回路と、を有し、
前記第５の制御回路は、前記第３の期間よりも短い第５の期間である少なくとも前記第３の時間ポイントから第５の時間ポイントまで動作する、ことを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
更に、前記第１の電源線と前記第２の電源線との間にドレイン端子とソース端子が接続された第４のトランジスタと、
第３のオペアンプを含み、前記第３のオペアンプが検出したアナログ信号である第４の信号を、前記第４のトランジスタのゲート端子に印加する第４の制御回路と、を有し、
前記第１と第２のトランジスタの駆動能力を示すゲート幅は、前記第５のトランジスタのゲート幅よりも大きく、且つ前記第５のトランジスタの駆動能力を示すゲート幅は、前記第３のトランジスタのゲート幅よりも大きく、且つ前記第３のトランジスタの駆動能力を示すゲート幅は、前記第４のトランジスタのゲート幅よりも大きい、ことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。