(57)【要約】【課題】シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査する。【解決手段】本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。シリアライザ３は、送信用クロック２２に応じたタイミングでパラレルデータ３３をシリアル化して出力する。ＣＤＲ回路８は、受信用クロック２１に基づいて、受信データ２０に対するクロックデータリカバリを実行し、再生データ２４を生成する。デシリアライザ１４は、再生データ２４をパラレル化する。ループバック回線１９は、シリアライザ７から出力されたシリアルデータ１８を、受信データ２０としてＣＤＲ回路８に入力する。【選択図】図２
2011171808.tif 000002
【特許請求の範囲】
【請求項１】
周波数変調された参照クロックに基づいて、受信用クロック及び送信用クロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記送信用クロックに応じたタイミングでパラレルデータをシリアル化して出力するシリアライザと、
前記受信用クロックに基づいて、受信データに対するクロックデータリカバリを実行し、再生データを生成するＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路と、
前記再生データをパラレル化するデシリアライザと、
前記シリアライザから出力されたシリアルデータを前記受信データとして前記ＣＤＲ回路に入力するループバック回線と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＣＤＲ回路は、前記受信用クロックの位相を調整し前記受信データから前記再生データを抽出するための再生クロックを生成する位相調整回路を備え、
前記再生クロックと、前記ループバック回線を介して前記ＣＤＲ回路に入力される受信データとの遅延差を生成する遅延回路を更に具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記遅延回路は、前記ループバック回線上に設けられ、前記ループバック回線を通過する信号を遅延させる
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記遅延回路は、前記ＰＬＬ回路と前記シリアライザとの間に設けられ、前記送信用クロックを遅延させる
半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記遅延回路は、前記ＰＬＬ回路と前記ＣＤＲ回路との間に設けられ、前記受信用クロックを遅延させる
半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記遅延回路で発生する遅延時間を設定するテストコントロール回路を更に具備する
半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
テスト用パラレルデータを生成するデータ発生回路と、
前記テスト用パラレルデータと前記デシリアライザから出力されるパラレルデータとの比較結果に基づいてエラー判定を行うエラー検出回路と
を更に具備する
半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記ＣＤＲ回路における受信用クロックに対する調整頻度が所定の範囲内か否かを監視するモニタ回路を更に具備する
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記モニタ回路の監視結果に応じて前記ＣＤＲ回路における位相追従機能に異常があるか否かを判定するテストコントロール回路を更に具備する
半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記参照クロックは、前記ＰＬＬ回路におけるループフィルタのカットオフ周波数より低い周波数で変調される
半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置において、
制御信号に応じて、外部信号線と前記ループバック回線の一方を選択して前記ＣＤＲ回路に接続するセレクタを更に具備する
半導体装置。
【請求項１２】
ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が、周波数変調された参照クロックに基づいて、受信用クロック及び送信用クロックを生成するステップと、
シリアライザが、前記送信用クロックに応じたタイミングでパラレルデータをシリアル化して出力するステップと、
前記シリアライザから出力されたシリアルデータが、ループバック回線を介して受信データとしてＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路に入力するステップと、
前記ＣＤＲ回路が、前記受信用クロックに基づいて、前記受信データに対するクロックデータリカバリを実行し、再生データを生成するステップと、
デシリアライザが、前記再生データをパラレル化するステップと、
を具備する
テスト方法。
【請求項１３】
請求項１２に記載のテスト方法において、
前記再生データを生成するステップは、前記ＣＤＲ回路が、前記受信用クロックの位相を調整して前記受信データから前記再生データを抽出するための再生クロックを生成するステップを備え、
遅延回路が、前記再生クロックと、前記ループバック回線を介して前記ＣＤＲ回路に入力される受信データとの遅延差を生成するステップを更に具備する
テスト方法。
【請求項１４】
請求項１３に記載のテスト方法において、
前記遅延差を生成するステップは、前記ループバック回線を通過する信号を遅延させるステップを備える
テスト方法。
【請求項１５】
請求項１３に記載のテスト方法において、
前記遅延差を生成するステップは、前記送信用クロックを遅延させるステップを備える
テスト方法。
【請求項１６】
請求項１３に記載のテスト方法において、
前記遅延差を生成するステップは、前記受信用クロックを遅延させるステップを備える
テスト方法。
【請求項１７】
請求項１３に記載のテスト方法において、
前記遅延回路で発生する遅延時間を設定するステップを更に具備する
テスト方法。
【請求項１８】
請求項１２から１７のいずれか１項に記載のテスト方法において、
テスト用パラレルデータを生成するステップと、
前記テスト用パラレルデータと前記デシリアライザから出力されるパラレルデータとの比較結果に基づいてエラー判定を行うステップと
を更に具備する
テスト方法。
【請求項１９】
請求項１２から１８のいずれか１項に記載のテスト方法において、
前記ＣＤＲ回路における受信用クロックに対する調整頻度が所定の範囲内か否かを監視するステップを更に具備する
テスト方法。
【請求項２０】
請求項１９に記載のテスト方法において、
前記監視結果に応じて前記ＣＤＲ回路における位相追従機能に異常があるか否かを判定するステップを更に具備する
テスト方法。
【請求項２１】
請求項１２から２０のいずれか１項に記載のテスト方法において、
前記参照クロックは、前記ＰＬＬ回路におけるループフィルタのカットオフ周波数より低い周波数で変調される
テスト方法。
【請求項２２】
請求項１２から２１のいずれか１項に記載のテスト方法において、
制御信号に応じて、外部信号線と前記ループバック回線の一方を選択して前記ＣＤＲ回路に接続するステップを更に具備する
テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びそのテスト方法に関し、特に高速シリアルインタフェース回路及び、そのループバックテスト方法に関する。
【背景技術】
【０００２】
近年、ＰＣＩ−Ｅｘｐｒｅｓｓに代表される半導体集積回路の入出力インターフェースが高速化し、ＧＨｚ帯の信号を送受信するようになった。一般的に高速シリアルインタフェース回路は、トランスミッタ（送信部）、レシーバ（受信部）、参照周波数源（レファレンスクロック）に基づいて送信用の基準クロック（以下、送信用クロックと称す）や受信用の基準クロック（以下、受信用クロックと称す）を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備える。又、レシーバは、クロックデータリカバリ回路（以下、ＣＤＲ回路と称す）を備えている。
【０００３】
ＣＤＲ回路はＰＬＬ回路で生成した受信用クロックの位相を調整し、受信データをサンプリングするのに最適なクロック（以下、再生クロックと称す）を生成する。これにより、受信データに位相変動がある場合でもその変動に追従してクロックを再生するため正しくデータを受信できる。この機能を位相追従機能と称す。
【０００４】
このような高速シリアルインタフェース回路のテストは、ＧＨｚ級の信号を出力、あるいはサンプリングするＬＳＩテスタが必要となる。しかし、この様な機能を持つテスタは非常に高価でありテストコストの高騰に繋がる。
【０００５】
そこで、一般的には、テストコスト低減のため、トランスミッタ（送信部）からの送信データを、そのまま自己のレシーバ（受信部）へ折り返してテストするループバックテストが採用されている。
【０００６】
図１は、従来技術によるシリアルインタフェース回路の構成を示す図である。ここでは、ｈｔｔｐ：／／ｆｏｃｕｓ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｔｌｋ２５０１．ｐｄｆで示されたシリアルインタフェース回路の構成について説明する（非特許文献１参照）。
【０００７】
図１に示されるシリアルインタフェース回路は、１つのレファレンスクロック（以下、参照クロックと称す）に基づいて送信用クロックと受信用クロックを生成するＰＬＬ回路５１を備える。詳細には、従来技術によるシリアルインタフェース回路は、ＰＬＬ回路５１、シリアライザ５３、ＣＤＲ回路５５、デシリアライザ５７を備える。
【０００８】
ＰＬＬ回路５１は、参照クロック５０に基づいて送信用クロック５２及び受信用クロック５４を生成する。シリアライザ５３はトランスミッタに設けられ、入力されるパラレルデータを送信用クロックに応じたタイミングでシリアル変換し、シリアルデータとして出力する。ＣＤＲ回路５５及びデシリアライザ５７はレシーバに設けられる。ＣＤＲ回路５５は、受信用クロックに基づいて、受信したシリアルデータからクロック（以下、再生クロック５６と称す）を再生する。デシリアライザ５７は、再生クロック５６に基づくタイミングで、受信したシリアルデータをパラレル変換し、パラレルデータとして出力する。
【０００９】
ここで、ループバックテストを行う場合、ＬＯＯＰＥＮ信号によってレシーバ側セレクタ５８、５９が制御されることで、トランスミッタ（ＴＸ）とレシーバ（ＲＸ）がループバック回線６０によって接続される。これにより、トランスミッタ（シリアライザ５３）から送出されたシリアルデータがレシーバ（デシシリアライザ５７）に入力される。ループバックテストでは、内部回路から送信されたパラレルデータと、ループバック回線６０を介して受信したシリアルデータから得られたパラレルデータとを比較することで、シリアルインタフェース回路の機能検証が行われる。
【００１０】
しかしながら、ＰＬＬ回路５５は、１つの参照クロックに基づいて、送信用クロック５２及び受信用クロック５４を生成しているため、送信用クロック５２及び受信用クロック５４の周波数は一致する。このため、ループバック回線６０を介してレシーバ（ＲＸ）で受信したシリアルデータと、ＣＤＲ回路５５で再生された再生クロック５６の周波数は一致する。
【００１１】
従って、ＣＤＲ回路５５において、受信初期に最適なクロックを再生した後は、再生クロック５６と受信データの間の位相差に全く変化が発生しないため、位相追従機能が動作しなくなる。このため、従来のループバックテストでは、ＣＤＲ回路の位相追従機能が活性化せず、実動作に近い通信状態でテストできない。
【００１２】
以上のように、共通の参照クロックに応じて送受信を制御するシリアルインタフェース回路に対するループバックテストでは、所定の時間が経過すると受信データの位相は常に一定となる。このため、受信初期にクロックを再生した後は、ＣＤＲ回路の位相追従機能がほとんど活性化されない。よって、この機能に故障があった場合に検出できずテスト品質の低下をもたらす。
【００１３】
一方、１つの参照クロックに応じて送信用クロック及び受信用クロックを生成した場合でも、ＣＤＲ回路の位相追従機能の検証を可能としたループバックテスト方法が、例えば、特開２００５−２５７３７６（特許文献１参照）や特開２００８−２１９７５４（特許文献２参照）に記載されている。
【００１４】
特許文献１では、受信用クロックの位相を強制的に変更する機構をＣＤＲ回路に設けることで、再生クロックと受信データ（受信用クロック）との間の位相差を発生させている。一方、特許文献２では、参照クロックに応じた擬似ランダムデータを送信用ＰＬＬ回路に出力することで、ランダムなジッタを含んだ送信用クロックを生成し、受信用クロックとの周波数差を発生させている。このように、１つの参照クロックに応じて送信用クロック及び受信用クロックを生成した場合でも、再生クロックと受信用クロックとに位相差を発生させることで、ＣＤＲ回路の位相追従機能の検証が可能となり、シリアルインタフェース回路の故障検出率を向上させている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００５−２５７３７６
【特許文献２】特開２００８−２１９７５４
【非特許文献】
【００１６】
【非特許文献１】ＴＬＫ  ２５０１  １．５  ＴＯ  ２．５  ＧＢＰＳ  ＴＲＡＮＳＣＩＥＶＥＲ、Ｐ４  Ｆｉｇ１、［ｏｎｌｉｎｅ］、２００３、ＴＥＸＡＳ  ＩＮＳＴＲＵＭＥＮＴＳ、インターネット＜ｈｔｔｐ：／／ｆｏｃｕｓ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｔｌｋ２５０１．ｐｄｆ＞
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１に記載のＣＤＲ回路は、テスト時と通常時とで異なる動作をする。このため、ループバックテストによってＣＤＲ回路の故障が検出された場合、その原因がＣＤＲ回路の位相追従機能にあるのか、受信用クロックの位相を強制変更する機構にあるのかを特定できない。従って、特許文献１に記載のテスト方法では、通常動作では問題がないＣＤＲ回路を不良として誤検出する可能性がある。
【００１８】
特許文献２では、ランダムなジッタを含む送信用クロックを生成する送信用ＰＬＬ回路を、受信用ＰＬＬ回路とは別に用意する必要があるため、素子数や回路面積が増大してしまう。又、テスト時における送信用ＰＬＬ回路は、通常時と異なる動作により送信用クロックを生成している。このため、ループバックテストによってＣＤＲ回路の故障が検出された場合、その原因がＣＤＲ回路の位相追従機能にあるのか、送信用クロックの生成機能にあるのかを特定できない。従って、特許文献２に記載のテスト方法でも、通常動作では問題のないＣＤＲ回路を不良として誤検出する可能性がある。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明による半導体装置は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路（２）、シリアライザ（７）、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路（８）、デシリアライザ（１４）、及びループバック回線（１９）を具備する。ＰＬＬ回路（２）は、周波数変調された参照クロック（１）に基づいて、受信用クロック（２１）及び送信用クロック（２２）を生成する。シリアライザ（７）は、送信用クロック（２２）に応じたタイミングでパラレルデータ（２８、３３）をシリアル化して出力する。ＣＤＲ回路（８）は、受信用クロック（２１）に基づいて、受信データ（２０）に対するクロックデータリカバリを実行し、再生データ（２４）を生成する。デシリアライザ（１４）は、再生データ（２４）をパラレル化する。ループバック回線（１９）は、シリアライザ（７）から出力されたシリアルデータ（１８）を、受信データ（２０）としてＣＤＲ回路（８）に入力する。
【００２１】
送信データ（１８）は、ループバック回線（１９）を経由した経路の寄生容量等により遅延する。すなわち、同じ周期で周波数が変動する受信用クロック（２１）及び送信用クロック（２２）の一方が遅延する。この結果、ＣＤＲ回路（８）における受信データ（２０）と、受信クロック（２１）との周波数差（位相差）は変動し、ループバックテストにおいてＣＤＲ回路（８）の位相追従機能を検証することが可能となる。
【００２２】
本発明によるテスト方法は、ＰＬＬ回路（２）が、周波数変調された参照クロック（１）に基づいて、受信用クロック（２１）及び送信用クロック（２２）を生成するステップと、シリアライザ（７）が、送信用クロック（２２）に応じたタイミングでパラレルデータ（２８、３３）をシリアル化して出力するステップと、シリアライザ（７）から出力されたシリアルデータ（１８）が、ループバック回線（１９）を介して受信データとしてＣＤＲ回路（８）に入力するステップと、ＣＤＲ回路（８）が、受信用クロック（２１）に基づいて、受信データ（２０）に対するクロックデータリカバリを実行し、再生データ（２４）を生成するステップと、デシリアライザ（１４）が、再生データ（２４）をパラレル化するステップとを具備する。
【発明の効果】
【００２３】
従って、本発明によれば、シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査することができる。
【００２４】
又、シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、実動作と同じ状態でループバックテストすることができる。
【００２５】
更に、シリアルインタフェース回路に対するループバックテストの検査品質を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、従来技術によるシリアルインタフェース回路の構成を示す図である。
【図２】図２は、本発明によるシリアルインタフェース回路の第１の実施の形態における構成を示す図である。
【図３】図３は、本発明によるループバックテストにおける再生クロックと受信データの周波数差の一例を示す図である。
【図４】図４は、本発明によるループバックテストにおける再生クロックと受信データの周波数差の他の一例を示す図である。
【図５】図５は、本発明によるループバックテストにおける再生クロックと受信データの周波数差の変化と、当該周波数差の調整頻度との関係を示す図である。
【図６】図６は、本発明によるシリアルインタフェース回路の第２の実施の形態における構成の一例を示す図である。
【図７】図７は、本発明によるシリアルインタフェース回路の第２の実施の形態における構成の他の一例を示す図である。
【図８】図８は、本発明によるシリアルインタフェース回路の第２の実施の形態における構成の更に他の一例を示す図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照して、本発明による通信システムの実施の形態を詳細に説明する。
【００２８】
１．第１の実施の形態
図２から図５を参照して、本発明によるシリアルインタフェース回路の第１の実施の形態を説明する。以下では、テストモード時におけるＧＨｚ級の高速シリアルインタフェース回路の構成を説明する。
【００２９】
（構成）
先ず、図２を参照して第１の実施の形態におけるシリアルインタフェースの構成を説明する。図２は、本発明によるシリアルインタフェース回路の第１の実施の形態における構成を示す図である。第１の実施の形態におけるシリアルインタフェース回路は、ＰＬＬ回路２、トランスミッタ（送信部）３、レシーバ（受信部）４、テストコントロール回路１６、ループバック回線１９、セレクタ３１を具備する。
【００３０】
ＰＬＬ回路２は、図示しない外部装置から供給された単一の参照クロック１に応じて、同じ周波数の受信用クロック２１及び送信用クロック２２を生成する。ここで、参照クロック１は、所定の変調周波数や変調度で周波数変調されたクロック信号である。詳細には、シリアルインタフェースが通常動作する際、ＰＬＬ回路２には、所定の周波数の参照クロックが供給される。一方、ループバックテスト時にＰＬＬ回路２に供給される参照クロック１は、図示しない外部装置によって、通常動作時の参照クロックを所定の周波数や変調度で周波数変調することで生成される。例えば、ＳＳＣＧ（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）によって生成されたスペクトラム拡散クロックが、参照クロック１としてＰＬＬ回路２に供給される。
【００３１】
ここで、参照クロック１を生成するための変調周波数や変調度（以下、参照クロック１の変調周波数、変調度と称す）は、任意の大きさに変更できることが好ましい。ただし、参照クロック１の変調周波数は、ＰＬＬ回路２に搭載されたループフィルタ（図示なし）のカットオフ周波数より小さくなるように設定される。これにより、参照クロック１の変調周波数が、そのままＰＬＬ回路２が生成する受信用クロック２１及び送信用クロック２２にも伝達されることとなる。
【００３２】
又、参照クロック１の変調度を大きくすると信号間隔のばらつきが大きくなるため、遅延効果が高くなり、ループバックされて受信された送信データ１８（受信データ２０）と再生クロック２３との周波数差が大きくなる。このため、参照クロックの変調度を変更することで、ＣＤＲ回路の位相追従能力の検証品質を変更することができる。
【００３３】
ループバック回線１９は、通常動作時には利用されず、ループバックテスト時にトランスミッタ３の出力とレシーバ４の入力とを接続する信号線として使用される。セレクタ３１は、制御信号ＬＯＯＰ  ＥＮに応じて、外部信号線から受信されたシリアルデータ３２とループバック回線１９からの送信データ１８（シリアルデータ）の一方を選択して受信データ２０としてレシーバ４に出力する。セレクタ３１は、通常動作時において外部からのシリアルデータ３２をレシーバ４に出力し、ループバックテスト時においてループバック回線１９を経由した送信データ１８をレシーバ４に出力する。
【００３４】
トランスミッタ３は、データ発生回路５、マルチプレクサ６、シリアライザ７を備える。データ発生回路５は、テストコントロール回路１６からの指示信号に応じて所定のパタンのパラレルデータ３３（以下、テストデータ３３と称す）を生成する。テストデータ３３は、マルチプレクサ６、及び後述するエラー検出回路１５に入力される。マルチプレクサ６は、テストコントロール回路１６からのデータ選択信号２９に応じて、内部回路（図示なし）から出力されたパラレルデータ２８とテストデータ３３の一方を選択して、シリアライザ７に出力する。マルチプレクサ６は、通常動作時において内部回路からのパラレルデータ２８をシリアライザ７に出力し、ループバックテスト時においてテストデータ３３をシリアライザ７に出力する。シリアライザ７は、マルチプレクサ６から出力されたパラレルデータを、送信用クロック２２に応じたタイミングでシリアル変換し、シリアルデータ（送信データ１８）として出力する。
【００３５】
レシーバ４は、クロックデータリカバリ回路（ＣＤＲ回路）８、モニタ回路１１、エラー検出回路１５、デシリアライザ１４を備える。
【００３６】
ＣＤＲ回路８は、受信用クロック２１の位相を調整して再生クロック２３を生成し、この再生クロック２３に応じたタイミングで受信データ２０から再生データ２４を抽出（サンプリング）する。デシリアライザ１４は、ＣＤＲ回路８で抽出された再生データ２４をパラレル変換してパラレルデータ３０として内部回路（図示なし）及びエラー検出回路１５に出力する。モニタ回路１１は、ＣＤＲ回路８における受信データ２０と再生クロック２３の周波数差の比較結果３４を監視し、監視結果をテストコントロール回路１６に通知する。エラー検出回路１５は、パラレルデータ３０とテストデータ３３とが一致しているか否かを判定し、その結果をエラー判定結果（例えば、ビットエラーレートの値）としてテストコントロール回路１６に通知する。
【００３７】
次に、ＣＤＲ回路８の構成の詳細を説明する。ＣＤＲ回路８は、位相比較回路９、フィルタ回路１０、制御回路１２、及び位相調整回路１３を備える。
【００３８】
位相比較回路９は、位相調整回路１３より生成される再生クロック２３に応じたタイミングで受信データ２０から再生データを抽出し、デシリアライザ１４に出力する。又、位相比較回路９は、再生クロック２３と受信データ２０の位相を所定の周期で比較し、位相比較結果に応じた信号（ＵＰ信号２５／ＤＮ信号２６）を出力する。詳細には、位相比較回路９は、受信データ２０より再生クロック２３の位相が遅れている場合にはアップ信号２５（以下、ＵＰ信号２５と称す）を、逆に受信データより再生クロック２３の位相が進んでいる場合にはダウン信号（以下、ＤＮ信号２６と称す）を出力する。
【００３９】
フィルタ回路（平均化回路）１０は、位相比較結果信号（ＵＰ信号２５／ＤＮ信号２６）を所定の一定時間、平均化する。例えば、フィルタ回路１０は、入力されるＵＰ信号２５／ＤＮ信号２６に基づき、所定のタイミングでカウントアップ又はカウントダウンするカウンタを有する。この場合、フィルタ回路１０は、所定に期間毎のカウント値を、平均化した位相比較結果信号（比較結果３４）として制御回路１２に出力する。制御回路１２は、比較結果３４に応じて、受信用クロック２１の位相をずらす（変更する）ための位相制御信号３５を生成する。位相調整回路１３は、受信用クロック２１を基準として、位相制御信号３５に従い、その位相をずらして（変更して）再生クロック２３を生成する。例えば、位相調整回路１３は、比較結果３４が“０”よりも大きい値である場合、受信用クロック２１の位相を進めるように制御され、比較結果３４が“０”よりも小さい値である場合、受信用クロック２１の位相を遅らせるように制御される。又、比較結果３４が“０”である場合は、受信用クロック２１の位相をずらさずに再生クロック２３として出力される。
【００４０】
以上のような位相比較回路９から位相調整回路１３による負帰還ループによって、再生クロック２３の位相が受信データ２０を受信するために最適となるように調整される。
【００４１】
ここで、モニタ回路１１は、テスト時においてフィルタ回路１０により生成された比較結果３４をある一定時間毎モニタし、ＵＰ信号２５、及びＤＮ信号２６の発生頻度が所定の範囲内かを判定し、その結果（監視結果）をテストコントロール回路１６へ出力する。
【００４２】
テストコントロール回路１６は、データ発生回路５に対する指示信号やマルチプレクサ６に対するデータ選択信号２９を出力することで、トランスミッタ３に対するテスト時の動作シーケンス制御を行う。又、テストコントロール回路１６は、エラー検出回路１５からのエラー検出結果や、モニタ回路１１からの監視結果を取得し、テスト結果の判定を行う。例えば、エラー検出結果で示されるビットエラーレートと予め設定された基準値とを比較し、基準値以上である場合、トランスミッタ３又はレシーバ４に異常があると判定する。あるいは、テストコントロール回路１６は、モニタ回路１１からの監視結果から、再生クロック２３と受信データ２０の周波数差が所定の範囲を超えた異常状態の発生頻度等を取得し、この発生頻度の基準値（ＣＤＲ回路８に対して設定された位相追従が可能な範囲）と比較する。この際、異常状態の発生頻度が基準値以上である場合、テストコントロール回路１６は、ＣＤＲ回路８における位相追従機能に異常があると判定する。
【００４３】
（動作）
次に、図２から図５を参照して、本発明によるシリアルインタフェースに対するループバックテストの動作の詳細を説明する。ループバックテストモードに移行すると、トランスミッタ３とレシーバ４との間は、ループバック回線１９によって接続される。又、テストデータ３３がトランスミッタ３からレシーバ４に送信される。
【００４４】
ＰＬＬ回路２におけるループフィルタ（図示なし）のカットオフ周波数は、この参照クロック１の変調周波数より大きい。このため、参照クロック１の変調周波数が、そのままＰＬＬ回路２が生成する受信用クロック２１、及び送信用クロック２２にも伝達される。すなわち、受信データ２０の周波数（受信データ周波数１００）と再生クロック２３の周波数（再生クロック周波数２００）は、同じ周期で変動する。一方、送信データ１８は、トランスミッタ３からレシーバ４に至るループバック回線１９を経由した経路の寄生容量等により遅延する。すなわち、同じ周期で周波数が変動する受信用クロック２１及び送信用クロック２２の一方（送信用クロック２２）が遅延する。この結果、受信データ２０と再生クロック２３との間で周波数差３００（位相差）が発生する。
【００４５】
図３及び図４を参照して、受信データ２０と再生クロック２３との間に発生する周波数差（位相差）について詳細に説明する。
【００４６】
ここで、参照クロック１の変調周波数が、ＰＬＬ回路２から受信用クロック２１に伝達し、さらに、位相調整回路１３を通過して、位相比較回路９まで届くまでの遅延時間をｔＲＸとする。同様に、参照クロック１の変調周波数が、ＰＬＬ回路２から送信用クロック２２に伝達し、送信用クロック２２を基準に送信されたシリアルデータ（送信データ１８）がループバック回線１９を通過して位相比較回路９まで到達するまでの遅延時間をｔＴＸとする。この場合、位相比較回路９において、受信データ２０と再生クロック２３の間の周波数差３００は、遅延差４００“ｔＴＸ−ｔＲＸ”に基づいて発生する。
【００４７】
図３は、参照クロック１の変調周波数が三角波的に変化した場合の受信データ２０と再生クロック２３の周波数差３００の一例を示す図である。又、図４は、参照クロック１の変調周波数がサイン波的に変化した場合の受信データ２０と再生クロック２３の周波数差３００の一例を示す図である。
【００４８】
再生クロック２３と受信データ２０の周波数は、時間とともに図３及び図４のように変化する。この場合、受信データ周波数１００は、遅延差４００“ｔＴＸ−ｔＲＸ”分だけ、再生クロック２３より遅れて変化する。このため、再生クロック２３と受信データ２０の周波数差３００（再生クロック周波数２００−受信データ周波数１００）も図３及び図４に示すように、変調周波数と同じ周期で変化する。
【００４９】
以上のように、受信データ２０と再生クロック２３との周波数差３００（位相差）は、時間とともに変動するため、ＣＤＲ回路８の位相追従機能は活性化状態を維持する。
【００５０】
この時、位相比較回路９は、この周波数差３００に応じたＵＰ信号２５、ＤＮ信号２６を発生する。例えば、周波数差３００（再生クロック周波数２００−受信データ周波数１００）が負のときにＵＰ信号２５が出力され、正のときにＤＮ信号２６が出力される。ＵＰ信号２５やＤＮ信号２６の発生頻度は、周波数差３００の絶対値に比例して変化する。例えば、図３及び図４に示す周波数差３００に対応するＵＰ信号２５及びＤＮ信号２６の発生頻度は、図５に示すように変化する。すなわち、受信用クロック２１に対する調整頻度は、周波数差３００に応じて変化する。
【００５１】
モニタ回路１１は、ＵＰ信号２５、ＤＮ信号２６の発生頻度、すなわち受信用クロック２１に対する調整頻度が周期的に変化し、かつ所定の範囲内であることを、一定時間間隔で判定する。これと同時に、エラー検出回路１５は、受信データ２０にエラーが発生していないことを判定することで、ＣＤＲ回路８の位相追従機能が正しく動作しているかを実動作に近い通信状態でテストすることができる。
【００５２】
ここで、周波数差３００は、参照クロック１の変調周波数、又は／及び変調度を変えることで制御可能である。又、参照クロック１の変調周波数、又は／及び変調度を変更することで、適切なテスト条件を調整可能である。
【００５３】
シリアルインタフェースを使用する際、通信相手の参照周波数源（レファレンスクロック）との間に周波数オフセットが有る場合や、送信データの電磁波輻射（ＥＭＩ）の低減のためにスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）を使用している場合がある。このような場合、受信データ２０の位相は常に変動する。本発明では、このような位相の変動を、送受信データに対する周波数変調及び遅延によって再現できるため、実状況と同様な通信環境でシリアルインタフェースに対するテストを行うことができる。
【００５４】
又、本発明では、ループバックテスト中におけるＰＬＬ回路２、トランスミッタ３、及びＣＤＲ回路８のデータ転送に係る動作は、通常動作時と同じである。このため、本発明によれば、従来のように、通常動作で問題がない製品を異常として検出することがなく、シリアルインタフェース回路の故障検出率を向上することができる。
【００５５】
更に、シリアルインタフェースが、図示しないＳＳＣＧを有している場合、ＳＳＣＧを使用したループバックテストと、これを用いない上述のテストとを切り分けて試験することで、ＳＳＣＧの不具合を検出することが可能となる。
【００５６】
２．第２の実施の形態
図６から図８を参照して、本発明によるシリアルインタフェース回路の第２の実施の形態を説明する。第１の実施の形態では、周波数差３００を発生させる遅延差４００は、主にループバック回線１９による遅延量に依存している。しかし、遅延差４００の大きさによっては、周波数差３００がＣＤＲ回路８を活性化するまでに至らない大きさとなる場合がある。例えば、遅延量が、受信データ周波数１００の１周期に相当する大きさである場合、再生クロック周波数２００との遅延差４００はなくなってしまう。このため、第１の実施の形態におけるシリアルインタフェースに加えて、遅延差４００を発生又は変更するための遅延回路１７を更に備えることが好ましい。
【００５７】
図６は、本発明によるシリアルインタフェース回路の第２の実施の形態における構成の一例を示す図である。図６を参照して、第２の実施の形態におけるシリアルインタフェースは、ループバック回線１９上に、送信データ１８を遅延する遅延回路１７を備える。又、遅延回路１７は、テストコントロール回路１６からの遅延制御信号２７に応じて、その遅延時間を変更することが好ましい。その他の構成は、第１の実施の形態と同様である。
【００５８】
テストコントロール回路１６は、ループバックテストの間のみ、遅延回路１７を制御して、ループバック回線１９を経由する送信データ１８を遅延させる。又、遅延回路１７の遅延量は、所定の範囲で調節可能であることが好ましい。
【００５９】
本実施の形態では、送信用クロック２２によって伝達された変調周波数がループバック回線１９を通過して位相比較回路９まで到達するまでの遅延時間“ｔＴＸ”を、遅延回路１７によって変更できるため、受信データ２０と再生クロック２３の周波数差３００を任意に設定することができる。これにより、ＣＤＲ回路８に対する位相機能検証の条件を柔軟に変更することが可能となる。
【００６０】
遅延回路１７の設置位置は、ループバック回線１９上とは限らず、図７に示すようにＰＬＬ回路２とトランスミッタ３（シリアライザ７）との間でも良い。この場合、遅延回路１７は、遅延制御信号２７に応じた所定の遅延量で、送信用クロック２２を遅延させる。
【００６１】
図７に示す一例では上述と同様に、遅延回路１７は、遅延時間“ｔＴＸ”を変更できるため、受信データ２０と再生クロック２３の周波数差３００を任意に設定することができる。尚、遅延回路１７は、通常動作時には、最小の遅延時間で送信用クロック２２を通過させ、テスト時のみ所望の遅延を付加するように制御されることが好ましい。
【００６２】
同様に、遅延回路１７の設置位置は、図８に示すようにＰＬＬ回路２とレシーバ４（位相調整回路１３）との間でも良い。この場合、遅延回路１７は、遅延制御信号２７に応じた所定の遅延量で、受信用クロック２１を遅延させる。
【００６３】
図８に示す一例では、受信用クロック２１によって伝達された変調周波数が、位相調整回路１３を通過して位相比較回路９まで届くまでの遅延時間“ｔＲＸ”を、遅延回路１７によって変更できるため、受信データ２０と再生クロック２３の周波数差３００を任意に設定することができる。尚、遅延回路１７は、通常動作時には、最小の遅延時間で受信用クロック２１を通過させ、テスト時のみ所望の遅延を付加するように制御されることが好ましい。
【００６４】
ただし、図８に示す一例では、遅延時間“ｔＲｘ”が遅延時間“ｔＴｘ”よりも大きくなるため、受信データ周波数１００と再生クロック周波数２００との関係は、第１の実施の形態とは逆となり、再生クロック周波数２００は、遅延差４００“ｔＲｘ−ｔＴｘ”だけ、受信データ２０より送れて変化する。このため、周波数差３００は、受信データ周波数１００−再生クロック周波数２００で規定される。これ以外の動作は、第１の実施の形態と同様である。
【００６５】
以上のように、本発明によれば、同じ変調周波数が伝達された送信データ１８及び再生クロック２３の一方を遅延させることで、ループバックされた受信データ２０と再生クロック２３とに周波数差を生じさせることが可能となる。これにより、実動作に近い通信状態で、ＣＤＲ回路８の位相追従機能を検証可能なループバックテストを行うことができる。
【００６６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。又、上述の実施の形態は、技術的に矛盾のない範囲で組み合わせることができる。例えば、受信データ２０と再生クロック２３との間に遅延差が発生すれば、遅延回路１７はＰＬＬ２とシリアライザ７との間、ＰＬＬ回路２とＣＤＲ回路８との間、ループバック回線１９上のいずれか又は全てに設けられても構わない。
【符号の説明】
【００６７】
１  ：参照クロック
２  ：ＰＬＬ回路
３  ：トランスミッタ
４  ：レシーバ
５  ：データ発生回路
６  ：マルチプレクサ
７  ：シリアライザ
８  ：ＣＤＲ回路
９  ：位相比較回路
１０：フィルタ回路
１１：モニタ回路
１２：制御回路
１３：位相調整回路
１４：デシリアライザ
１５：エラー検出回路
１６：テストコントロール回路
１７：遅延回路
１８：送信データ
１９：ループバック回線
２０：受信データ
２１：クロック
２２：信用クロック
２３：再生クロック
２４：再生データ
２５：アップ信号
２６：ダウン信号
２７：遅延制御信号
２８、３０：パラレルデータ
２９：データ選択信号
３１：セレクタ
３２：シリアルデータ
３３：テストデータ
３４：比較結果
３５：位相制御信号
１００：受信データ周波数
２００：再生クロック周波数
３００：周波数差
４００：遅延差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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