(57)【要約】      （修正有）【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。【選択図】図７
2011171356.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能素子と、前記機能素子の信号を外部に出力することをひとつの用途として複数層に亘って形成された配線層と、備えた半導体装置において、
前記配線層の少なくとも一層上には、前記配線層を識別するための配線層識別パターンが形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、ウエハであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ウエハは、
前記機能素子が複数形成されて区画されたチップ領域と、
隣り合う複数の前記チップ領域間に区画されたスクライブラインと、
を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ウエハには、前記機能素子の電気的測定を行うためのテスト用回路パターンが前記機能素子と離間して形成されていることを特徴とする請求項２又は請求項３に記載された半導体装置。
【請求項５】
前記配線層識別パターンは、前記テスト用回路パターンが形成された領域に形成されていることを特徴とする請求項４に記載された半導体装置。
【請求項６】
前記配線層識別パターンは、前記スクライブライン上に形成されていることを特徴とする請求項４又は請求項５に記載された半導体装置。
【請求項７】
前記配線層識別パターンは、
独立してかつ複数並設して設けられた基準抵抗配線と、
複数の前記基準抵抗配線を接続する接続配線と、
から形成されていることを特徴とする請求項１乃至請求項６の何れか１に記載された半導体装置。
【請求項８】
前記配線層識別パターンは、複数の前記配線層に形成されていることを特徴とする請求項１乃至請求項７の何れか１に記載の半導体装置。
【請求項９】
前記基準抵抗配線が抵抗素子であり、前記抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域を含む第２配線層と、前記接続配線に接続され露出したパッドと、を備え、前記配線層識別パターンが複数層に亘って形成されていることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
前記抵抗素子が並設されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記抵抗素子の端子間に接続された前記接続配線は、前記抵抗素子の端子から複数の層間絶縁膜を貫通したビアプラグにより接続されていることを特徴とする請求項９又は請求項１０に記載の半導体装置。
【請求項１２】
前記接続配線に接続され露出したパッドは、前記接続配線から複数の層間絶縁膜を貫通したビアプラグにより接続されていることを特徴とする請求項９乃至請求項１１の何れか１に記載の半導体装置。
【請求項１３】
前記請求項１乃至請求項１２に記載の半導体装置を用いた半導体装置の配線層識別方法であって、
前記配線層識別パターンの電気的特性を測定することで行うことを特徴とする配線層識別方法。
【請求項１４】
配線層の識別は、前記配線層識別パターンの抵抗値によって行うことを特徴とする請求項１３に記載の配線層識別方法。
【請求項１５】
前記請求項２に記載の半導体装置を用いた半導体ウエハの識別方法は、
前記配線層識別パターンの電気的特性を測定することで行うことを特徴とする半導体ウエハ識別方法。
【請求項１６】
半導体素子を含む回路がそれぞれに形成されている複数の半導体装置チップと、テストパターンがそれぞれに形成されている複数のＴＥＧチップと、前記半導体装置チップおよび前記ＴＥＧチップをそれぞれ独立に区画するスクライブラインと、を含む半導体ウエハを形成する多層配線のウエハプロセス後に、前記半導体ウエハ特有の配線用マスクを判別する配線用マスク判別方法であって、
所定の配線パターンと共に両端に端子を備えた抵抗素子の複数を含む抵抗素子領域を形成するための所定配線用マスクを用いた半導体ウエハの所定配線パターンリソグラフィステップと、
前記半導体ウエハ特有の配線パターンと共に前記特有の配線パターンに応じて前記抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域を形成するための識別配線用マスクを用いた半導体ウエハの接続配線リソグラフィステップと、
前記接続配線に接続され露出したパッドを形成するためのパッド配線用マスクを用いた半導体ウエハのパッド配線パターンリソグラフィステップと、を含み、
前記第１配線層および前記第２配線層の前記抵抗素子領域および前記識別領域の組が前記ＴＥＧチップまたは前記スクライブラインに形成されていること、並びに、
前記露出したパッドを介して前記抵抗素子の直列およびまたは並列接続された前記接続配線の抵抗値を測定するステップを更に含むこと、を特徴とする配線用マスク判別方法。
【請求項１７】
前記所定配線パターンリソグラフィステップにおいて前記抵抗素子が並設されるように露光されることを特徴とする請求項１６に記載の配線用マスク判別方法。
【請求項１８】
前記所定配線パターンリソグラフィステップおよび前記接続配線リソグラフィステップの間において、複数の層間絶縁膜および配線層を形成する多層配線層形成ステップを含み、前記抵抗素子の端子間に接続された前記接続配線は、前記抵抗素子の端子から複数の層間絶縁膜を貫通したビアプラグにより接続されることを特徴とする請求項５または請求項６に記載の配線用マスク判別方法。
【請求項１９】
前記接続配線リソグラフィステップおよびパッド配線パターンリソグラフィステップの間において、複数の層間絶縁膜および配線層を形成する多層配線層形成ステップを含み、前記接続配線に接続され露出したパッドは、前記接続配線から複数の層間絶縁膜を貫通したビアプラグにより接続されることを特徴とする請求項５〜７の何れかに記載の配線用マスク判別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体集積回路製造のウエハプロセスに使用される配線用マスクを判別する配線用マスク判別方法に関する。
【背景技術】
【０００２】
現在、需要に応じた多品種の半導体装置の集積回路ＬＳＩを製造する必要があり、多種多様のウエハをウエハプロセスでは処理するようになっている。特定用途向けのＬＳＩであるＡＳＩＣ（Application Specific Integrated Circuit）としては、製造してしまうと機能が固定してしまう特定アプリケーション用に製造されるカスタムＬＳＩがあるが、他に、それら用途に、プログラミングによって機能を改変することのできるプログラマブル電気回路を有するＣＰＬＤ（Complex Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などを利用して実現されることが多くなっている。一般に、半導体装置は、機能からメモリ（ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等）とロジックデバイス（ＭＰＵおよび周辺回路）の２つに大別でき、さらに両方の機能をワンチップ化したシステムＬＳＩも増えているが、ほとんどの半導体装置はＣＭＯＳ構造によって形成される。
【０００３】
これらＬＳＩ開発製造では、半導体チップでの集積度が増大し、回路設計の複雑化およびウエハプロセス増大の傾向もあり、ステッパのマスク（レチクル）数が極めて増加してきている。ＬＳＩ製造では、一般に、シリコンなどのウエハの基板と、そこに作り込む回路を設計した転写用のマスクが用意され、フォトリソグラフィなどを用いたウエハプロセスの基板工程と配線工程を経て、組み立て工程、信頼性などのテスト工程、を経て出荷される。ウエハプロセスの前半の基板工程では、概略であるが、エピタキシャル成長、素子分離、ウエル形成、ゲート絶縁形成、ゲート電極形成、スペータ形成、キャパシタ構造形成、ソース／ドレイン形成、層間絶縁膜形成、平坦化工程、コンタクトホール形成、コンタクトプラグ形成、などが行われる。ウエハプロセスの後半の配線工程は、露出するコンタクトプラグに接続すべく配線を形成する工程であり、特にゲートアレイというセミカスタムＬＳＩ、ロジックＬＳＩなどでは、多層配線構造の導入により、前半の基板工程よりも、かえって後半の配線工程がデバイス製造のリードタイムにおいてウエイトが高くなっている。配線工程では、コンタクトホール形成、配線パターン形成（バリア層、メタル層、ＡＲ層）、層間絶縁膜形成、ビアホール形成、ビアプラグ形成、これら工程の配線層数の繰り返し、パッシベーションなどが行われる。
【０００４】
そこで、必要となる用途や、製品毎の専用マスクを最小限に削減するために、基本となるトランジスタの組み合せによる基本セル群を元に基本パターンを共通に設計しておき、用途に応じた所望の回路となるように基本セル群を組合せると共に、特定な必要な配線パターンを共通化して形成することが、行われるようになってきている。
【０００５】
そのため、汎用ロジックセルのアレイ構造をベースとする半導体集積回路を、用途回路の設計に依存せず共通して形成し、さらに、共通化可能な配線パターンと特定の配線パターンとを積層するウエハプロセスが実施されている。たとえば、基本セル群を半導体チップ内に規則正しく配置したゲートアレイにおいては、製造を容易にするために、最上層配線のみを用途に応じて変更可能とし、その他の配線層を固定配線としたものがある。
【０００６】
そこで、配線工程において、特定配線パターン用マスク以外の共通配線パターン用マスクを共用して製造される製品では、使用した配線パターン用マスクが判別できるように、集積回路の種類を容易かつ正確にウエハ毎に判別できる必要があり、正確な特定配線パターン用マスクすなわちウエハ判別方法が求められる。
【０００７】
特定配線パターン用マスク判別方法には、ウエハのチップ内にマーカ領域に標識、例えば印字をして、ウエハが判別できるようにウエハ毎チップ内の印字を変更している。
【０００８】
チップ内印字を目視確認してウエハ判別をする必要がある。視覚による確認では、人間の負担が大きく、確認抜けや確認ミスが発生する危険性がある。
【０００９】
例えば、ウエハ単位で製品テストを行った後の出荷であれば、製品テストの際に必ず特性評価を行うことから出荷誤りは生じにくかったけれども、例えば、顧客先で製品テストを行う場合など製品テスト行う前の出荷であれば、従来のウエハの判別は視認に頼るしかなく、誤って出荷してしまうおそれが懸念された。
【００１０】
そのため、ウエハの正確な判別を可能にするために、ウエハ内のモニタ領域にＭＯＳモニタトランジスタを作り込み、集積回路用マスクパターン内に組み込まれたモニタパターンによってモニタトランジスタのチャネル形成領域の一部に不純物を拡散してこのチャネル部分を常時導通状態とし、モニタトランジスタのチャネル抵抗の電気的測定結果からウエハ内に作り込まれた集積回路装置を判別する方法が提案されている（特許文献１、参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−６３０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
先行技術文献による発明では、モニタトランジスタのチャネル抵抗をウエハ判別用に用いている。
【００１３】
そのため、第１に、ウエハ上に形成されるモニタトランジスタなどの機能素子の半導体素子が同じで、上層の配線パターンの一部が異なるのみのＬＳＩ製品である場合、従来の方法でウエハ判別をしようとすると、素子構造は全く同じであるにもかかわらず、ウエハ毎にダミーパターンを形成する必要が生じ、複数の配線用マスクを形成する必要が出てくるため、コストが増大する問題があった。
【００１４】
第２に、従来の方法では、モニタトランジスタのチャネル特性の測定により判別を行うが、その特性はソース−ドレインの濃度やゲート長、その他複数の要素に依存するため、それらの値の設定が煩雑となる問題があった。
【００１５】
そこで、本発明は、上述の点に鑑みてなされたもので、特定配線パターン用マスク以外のマスクを共用する多層配線ウエハプロセスにおいて、使用した配線用マスクを簡単かつ確実に判別でき、確認工数削減を図ることができる半導体装置および配線用マスク判別方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、複数の機能素子と、前記機能素子の信号を外部に出力することをひとつの用途として複数層に亘って形成された配線層と、備えた半導体装置において、前記配線層の少なくとも一層上には、前記配線層を識別するための配線層識別パターンが形成されていることを特徴とする。本発明の配線層識別方法は、上記の半導体装置を用いた半導体装置の配線層識別方法であって、前記配線層識別パターンの電気的特性を測定することで行うことを特徴とする。本発明の半導体ウエハは、半導体素子を含む回路がそれぞれに形成されている複数の半導体装置チップと、テスト用回路パターンＴＥＧ（Test Element Group）がそれぞれする。
【００１７】
また、本発明の配線用マスク判別方法は、半導体素子を含む回路がそれぞれに形成されている複数の半導体装置チップと、テストパターンがそれぞれに形成されている複数のＴＥＧチップと、半導体装置チップおよびＴＥＧチップをそれぞれ独立に区画するスクライブラインと、を含む半導体ウエハを形成する多層配線のウエハプロセス後に、半導体ウエハ特有の配線用マスクを判別する配線用マスク判別方法であって、所定の配線パターンと共に両端に端子を備えた抵抗素子の複数を含む抵抗素子領域を形成するための所定配線用マスクを用いた半導体ウエハの所定配線パターンリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域を形成するための識別配線用マスクを用いた半導体ウエハの接続配線リソグラフィステップと、接続配線に接続され露出したパッドを形成するためのパッド配線用マスクを用いた半導体ウエハのパッド配線パターンリソグラフィステップと、を含み、第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されていること、並びに、露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含むこと、を特徴とする。
【発明の効果】
【００１８】
本発明の上記構成により、識別されるべき配線用マスクに、当該配線用マスクの判別に用いるマスク判別ＴＥＧパターンすなわち配線層識別パターンを形成しておくことを特徴とするので、抵抗値の電気的特性により、配線用マスク毎の判別をすることが可能となり、確実な配線用マスク判別が可能となる。
【００１９】
また、本発明を用いれば、ウエハ毎にダミーパターンを形成する必要がなく、異なる配線層形成に付随する形でダミーパターン、すなわち抵抗素子および接続配線、を形成するのみで済むので、余計なコストをかけずにウエハ判別用パターンを形成することが可能となる。
【００２０】
さらにまた、設定が難しいトランジスタのチャネル特性などを判別に必要とせず、本発明では単純に抵抗素子および接続配線の抵抗値のみを見ているため、測定値が配線パターンに依存するのみとなるので調整が容易となる。
【００２１】
また、本発明では、同様の半導体素子を共通に形成して成る異種製品のウエハ判別を行う場合に有効である。
【００２２】
従来技術と比較して、ＭＯＳトランジスタが形成されるプロセスのみにしか、従来では適用できなかったが、本発明は最低限、複数抵抗素子と配線の形成ステップがあるプロセスであれば適用可能である。
【図面の簡単な説明】
【００２３】
【図１】ウエハプロセス配線工程の後の半導体ウエハを示す平面図である。
【図２】図１の半導体装置チップと複数のＴＥＧチップを示す平面図である。
【図３】実施形態による半導体集積回路装置チップの多層配線構造を示す概略部分拡大断面図である。
【図４】実施形態による半導体ウエハ形成工程において形成される識別配線パターンを説明するための概略部分拡大平面図である。
【図５】実施形態による半導体ウエハ形成工程において形成される識別配線パターン形成を説明するための概略部分拡大平面図である。
【図６】実施形態による半導体ウエハ形成工程において形成される識別配線パターン形成を説明するための概略部分拡大平面図である。
【図７】実施形態による半導体ウエハ形成工程において形成される識別配線パターン形成を説明するための概略部分拡大平面図である。
【図８】実施形態による半導体ウエハ形成工程において形成される識別配線パターン形成での、配線用マスク判別用の抵抗素子の端子間の接続関係パターンを示す概略部分拡大平面図である。
【図９】実施形態による半導体ウエハ形成工程において形成される識別配線パターン形成での、配線用マスク判別用の抵抗素子の端子間の接続関係パターンを示す概略部分拡大平面図である。
【図１０】実施形態による半導体集積回路装置チップの多層配線構造を示す概略部分拡大断面図である。
【発明を実施するための形態】
【００２４】
以下に、本発明による実施形態の一例について、図面を用いて説明する。まず、ウエハプロセスの後半の配線工程を中心に説明する。かかる配線工程中およびその後をとおして、本発明の配線用マスク判別方法は実行される。
【００２５】
図１は、配線工程の後の半導体ウエハ１１を示す。半導体ウエハ１１上には複数の半導体装置チップ１２と複数のＴＥＧチップ１３が形成され、半導体装置チップおよびＴＥＧチップはスクライブライン１４によりそれぞれ独立に区画されている。各半導体装置チップ１２には、半導体素子を含む所定の回路（図示せず）が形成されている。各ＴＥＧチップ１３にはテストパターンが形成されている。
【００２６】
図２は、本発明の実施形態による半導体集積回路のブロック構成の一例を示す図であり、ウエハプロセスの前半の基板工程における半導体集積回路のトランジスタ層の構成例について示している。半導体集積回路は、図１に示すように半導体装置チップ１２内に複数種類の機能セルＦＢＣを有している。ここで「トランジスタ層」とは、半導体集積回路において配線層をほとんど含まない、基板工程にてトランジスタの素子構造を形成したものである。
【００２７】
機能セルＦＢＣには、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の機能セル、入出力回路の機能セル、メモリ（ＲＡＭ）の機能セル、ゲートアレイの基本セルに相当する任意に論理を構成することができる機能セル、等々があり、複数種類の機能セルが半導体装置チップ１２内を敷き詰めるようにして配置されている。すなわち、半導体集積回路は、さまざまな機能を持たせた機能セルが予め一定の規則で半導体装置チップ１２全体に予め埋め込み構成され、機能セルのすべての領域において何らかの回路機能が形成される。なお、半導体装置チップ１２内での機能セルの配置は、大多数のユーザが所望すると予想される回路構成となるように配置したり、ユーザの使用頻度が高くなると予想される回路構成となるように配置したりすることが望ましい。
【００２８】
各機能セルＦＢＣは、後の配線工程にて、各機能セル上に形成される配線層の配線パターンにより回路機能を決定できる。
【００２９】
半導体装置チップ１２より少ない数のＴＥＧチップ１３（ダミーチップ）は、電気特性を測定して、ウエハの良否を判定するために設けられている。このＴＥＧすなわちテストパターンは、また、スクライブライン１４上に設けることもできる。プローバーと呼ばれる装置を用いて、プローブ針をウエハ上のＴＥＧ電極パット１９に当てて電気特性を測定する。
【００３０】
図３は、配線工程前のトランジスタ層２１上に多層配線層３０が形成された半導体装置チップ１２の概略部分断面を示す。トランジスタ層２１上には、それぞれがＣｕ、Ａｌ等を用いた個別の配線パターンの金属配線を形成するための第１〜第６の配線層３１〜３６が順次積層するように設けられている。各配線層３１〜３６に形成される配線は、異なる配線層間については層間絶縁膜２０により絶縁されており、必要に応じて異なる配線層の配線にビアプラグ（図示せず）を介して接続される。
【００３１】
また、実施形態による半導体集積回路において、第１〜第４および第６の配線層３１〜３４および３６に形成する配線は、配線パターンが変更不可な固定的な共通配線であり、第５の配線層３５に形成する配線は、配線パターンが変更可能な特定配線である。
【００３２】
この第５の配線層３５すなわち特定配線層の配線により、トランジスタ層に形成される回路に対して、例えば、内部の論理構成を切り換えたり、電源供給線を変更したり、等々することができる。なお、特定配線層であっても、トランジスタ層２１に形成されている回路を機能させるために必要な配線が含まれてもよい。
【００３３】
かかる特定配線の第５の配線層３５のための特有の配線用マスクを判別する配線用マスク判別方法を次に説明する。
【００３４】
予め、第５の配線層３５の形成ステップの直前の第４の配線層３４（共通配線層）の形成ステップにおいて、リソグラフィにより、所定の配線パターン（図示せず）と共に、図４に示すような、両端に端子を備えた抵抗素子４１、４２、４３の複数を含む抵抗素子パターン４０すなわち基準抵抗配線をＴＥＧチップまたはスクライブラインの位置に並設されるように、形成する。かかる基準抵抗配線は図２に示すようなＴＥＧ電極パット１９の下のＴＥＧチップ若しくはスクライブラインの位置に配置されるか、または半導体装置チップ１２内に配置される。そして、層間絶縁膜２０形成に続いてビアホール形成を行い、抵抗素子４１、４２、４３の各々の両端に端子にビアプラグＶＰを形成しておく。抵抗素子は端子間にはポリシリコンまたはポリサイドで形成された帯状体であってもよい。このようにして所定配線パターンステップを実行する。抵抗素子パターン４０を例えば平行に並設するのは、後の識別配線パターンすなわち接続配線による結線がコンパクトにできるからである。
【００３５】
次に、特定配線の第５の配線層３５の特有の配線パターン（図示せず）と共に、図５に示すような、抵抗素子４１、４２、４３の端子間にて直列およびまたは並列接続された金属配線の識別配線パターン５１を含む識別領域５０を形成する。かかる基準抵抗配線と接続配線からなる配線層識別パターンは、すなわち、図２に示すようなＴＥＧ電極パット１９の下のＴＥＧチップ若しくはスクライブラインの位置に配置されるか、または半導体装置チップ１２内に配置される。配線層識別パターンはチップ領域にも形成可能であるが、ＴＥＧ領域又はスクライブラインでのＴＥＧ領域に形成することが好ましい。ＴＥＧ領域に形成しておくことで、デバイスの電気的特性テストと一緒に配線層識別を行えるからである。そのための識別配線用マスクを用いて識別配線パターンリソグラフィステップを実行する。そして、層間絶縁膜２０形成に続いてビアホール形成を行い、図６に示すような、パッド形成予定部位にビアプラグＶＰ２を形成しておく。このようにしてパッド接続パターンのためのリソグラフィステップを実行する。同様に、第６の配線層３６（共通配線層）の形成ステップにおいて、その特有の配線パターン（図示せず）の形成と共に、層間絶縁膜２０形成に続いてビアホール形成を行い、ビアプラグＶＰ２直上のパッド形成予定部位に中継用のビアプラグＶＰ２を形成しておく。複数の層間絶縁膜を貫通した複数のビアプラグにより接続されるようにしているので、いずれの深さの位置でも、識別配線パターンの特定配線用マスクを検出できるようになる。
【００３６】
そして、第６の配線層３６の層間絶縁膜上における、図７に示すような、露出したビアプラグＶＰ２直上にパッド１９をパッド配線用マスクを用いて形成する。
【００３７】
このようにして、識別配線パターンに接続され露出したパッド１９を形成するパッド配線パターンリソグラフィステップを実行して、パッド１９と第４の配線層３４および第５の配線層３５の電気的に接続された抵抗素子４１、４２、４３および識別領域パターン５１の組がＴＥＧチップまたはスクライブラインに形成される。
【００３８】
最後に、プローバーのプローブ針によって、露出したパッドを介して抵抗素子４１、４２、４３の直列およびまたは並列接続された識別配線パターン５１の抵抗値を測定して、その抵抗値により第５の配線層３５の特有の配線パターンおよびそのマスクを特定する。
【００３９】
通常、ウェハプロセス工程完了後はウェハはＴＥＧ測定を行い、所望の特性が得られている事を確認する。本実施形態によれば、かかるＴＥＧ測定にて、同時に、特定の使用した配線用マスクの判別を行う。
【００４０】
マスク判別には、例えば、図７、図８および図９のように、配線用マスク毎に判別用パターンの組み合わせを変更する。図８および図９は、半導体装置における配線用マスク判別用の抵抗素子の端子間の接続関係を示すパターン図である。例えば抵抗素子４１、４２、４３の各々を１ｋΩの抵抗値とすると、図８（ａ）ではパッド１９間で抵抗素子４１、４２、４３の並列を用いているので０．３３３ｋΩ、図８（ｂ）ではパッド１９間で抵抗素子４１、４２の並列を用いているので０．５ｋΩ、図９（ｃ）ではパッド１９間で抵抗素子４２のみを用いているので１ｋΩ、図９（ｄ）ではパッド１９間で抵抗素子４１、４２の並列と抵抗素子４３の直列を用いているので１．５ｋΩ、図９（ｅ）ではパッド１９間で抵抗素子４１、４２、４３の直列を用いているので３ｋΩ、図７ではパッド１９間で抵抗素子４１、４２の直列を用いているので２ｋΩと、６通りの配線用マスク判別用の合計抵抗値を、それぞれ異なる配線用マスクに割り振ることができる。
【００４１】
ＴＥＧ測定で図７、図８および図９のパターンを測定すると、使用した配線用マスクによって異なる測定抵抗値となるので、使用マスクにより判別用パターンを変える事でＴＥＧ測定における測定値が異なる結果となり、その測定値によってマスクの判別が可能となる。
【００４２】
さらに抵抗素子の数を増やせば、更に、多くの配線用マスクを選別することができる。上記実施形態では、複数の配線層を積層した場合を説明したが、図１０に示すように、他の実施形態による半導体集積回路装置チップの配線構造においては、トランジスタ層２１上に単層配線層６０が形成された半導体装置チップ１２も構成でき、配線層識別パターンは、一層の配線層からでも形成可能である。
【００４３】
以上のように本発明によれば、抵抗素子群の端子への接続方法の違いによる各端子間の抵抗値の大小関係と、または、この抵抗値大小関係における抵抗値の相対比を用いて、配線用マスク判別の情報として用いるが可能となる。
【符号の説明】
【００４４】
１１  半導体ウエハ
１２  半導体装置チップ
１３  ＴＥＧチップ
１４  スクライブライン
１９  パッド
２０  層間絶縁膜
２１  トランジスタ層
３１〜３６  第１〜第６の配線層
４０  抵抗素子パターン
４１、４２、４３  抵抗素子
５０  識別領域
５１  識別配線パターン
ＦＢＣ  機能セル
ＶＰ、ＶＰ２  ビアプラグ
【図１】
2011171356.tif 000003
【図２】
2011171356.tif 000004
【図３】
2011171356.tif 000005
【図４】
2011171356.tif 000006
【図５】
2011171356.tif 000007
【図６】
2011171356.tif 000008
【図７】
2011171356.tif 000009
【図８】
2011171356.tif 000010
【図９】
2011171356.tif 000011
【図１０】
2011171356.tif 000012
【手続補正書】
【提出日】平成22年2月17日(2010.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
前記所定配線パターンリソグラフィステップおよび前記接続配線リソグラフィステップの間において、複数の層間絶縁膜および配線層を形成する多層配線層形成ステップを含み、前記抵抗素子の端子間に接続された前記接続配線は、前記抵抗素子の端子から複数の層間絶縁膜を貫通したビアプラグにより接続されることを特徴とする請求項１６または請求項１７に記載の配線用マスク判別方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１９
【補正方法】変更
【補正の内容】
【請求項１９】
前記接続配線リソグラフィステップおよびパッド配線パターンリソグラフィステップの間において、複数の層間絶縁膜および配線層を形成する多層配線層形成ステップを含み、前記接続配線に接続され露出したパッドは、前記接続配線から複数の層間絶縁膜を貫通したビアプラグにより接続されることを特徴とする請求項１６〜１８の何れかに記載の配線用マスク判別方法。