(57)【要約】      （修正有）【課題】データの書き込み電圧が低い１Ｔ−ＤＲＡＭの半導体記憶装置を提供する。【解決手段】半導体基板１１０と、半導体基板１１０の上に形成される絶縁膜１２０と、絶縁膜１２０の上に形成される半導体層１３０と、半導体層１３０の上に形成されるゲート絶縁膜１４０と、ゲート絶縁膜１４０の上に形成されるゲート電極１５０は、第１方向に積層される。半導体層１３０は、第１導電型の第１領域１３２と、第１導電型の第２領域１３１と、絶縁膜１２０及びゲート絶縁膜１４０に接し、第１方向と直交する第２方向に対して第１領域１３２と第２領域１３１との間に位置し、第１方向に対して半導体基板１１０とゲート電極１５０との間に位置する第２導電型の第３領域１３３とを備える。第３領域１３３は、第２導電型の第４領域１３３ａと、第４領域１３３ａよりもバンドギャップが狭い第２導電型の第５領域１３３ｂとを含み、第１方向に積層される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成される絶縁膜と、
前記絶縁膜の上に形成される半導体層と、
前記半導体層の上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されるゲート電極と
を具備し、前記半導体基板、前記絶縁層、前記半導体層、前記ゲート絶縁層及び前記ゲート電極は第１方向に積層され、
前記半導体層は、
第１導電型の第１領域と、
前記第１導電型の第２領域と、
前記絶縁膜及び前記ゲート絶縁膜に接し、前記第１方向と直交する第２方向に対して前記第１領域と前記第２領域との間に位置し、前記第１方向に対して前記半導体基板と前記ゲート電極との間に位置する第２導電型の第３領域と
を備え、
前記第３領域は、
前記第２導電型の第４領域と、
前記第４領域よりもバンドギャップが狭い前記第２導電型の第５領域と
を含み、
前記第４領域と前記第５領域とは前記第１方向に積層される
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記第５領域は、少なくとも前記第１領域近傍に位置する
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記第５領域は、前記第１領域と接合する
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって、
前記第５領域は、前記第２領域と接合する
半導体記憶装置。
【請求項５】
請求項３又は４に記載の半導体記憶装置であって、
前記第１領域は、
前記第１導電型の第６領域と、
前記第６領域よりもバンドギャップが狭い前記第１導電型の第７領域と
を含み、
前記第６領域と前記第７領域とは前記第１方向に積層され、
前記第５領域と前記第７領域とは接合する
半導体記憶装置。
【請求項６】
請求項４に記載の半導体記憶装置であって、
前記第１領域は、
前記第１導電型の第６領域と、
前記第６領域よりもバンドギャップが狭い前記第１導電型の第７領域と
を含み、
前記第２領域は、
前記第１導電型の第８領域と、
前記第８領域よりもバンドギャップが狭い前記第１導電型の第９領域と
を含み、
前記第６領域と前記第７領域とは前記第１方向に積層され、
前記第８領域と前記第９領域とは前記第１方向に積層され、
前記第５領域と前記第７領域とは接合し、
前記第５領域と前記第９領域とは接合する
半導体記憶装置。
【請求項７】
請求項１乃至６の何れか一項に記載の半導体記憶装置であって、
前記第５領域は、前記絶縁膜又は前記ゲート絶縁膜と接する
半導体記憶装置。
【請求項８】
請求項１乃至７の何れか一項に記載の半導体記憶装置であって、
前記第４領域はシリコンであり、
前記第５領域はシリコンゲルマニウム又はゲルマニウムである
半導体記憶装置。
【請求項９】
半導体基板と、前記半導体基板の上に形成される絶縁膜と、前記絶縁膜の上に形成される半導体層と、前記半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上に形成されるゲート電極とを第１方向に積層して具備し、前記半導体層が第１導電型の第１領域と、前記第１導電型の第２領域と、前記絶縁膜及び前記ゲート絶縁膜に接し、前記第１方向と直交する第２方向に対して前記第１領域と前記第２領域との間に位置し、前記第１方向に対して前記半導体基板と前記ゲート電極との間に位置する第２導電型の第３領域とを備え、前記第３領域が、前記第２導電型の第４領域と、前記第４領域よりもバンドギャップが狭い前記第２導電型の第５領域とを前記第１方向に積層して含む半導体記憶装置のデータ記録方法であって、
前記第３領域を流れる電流が、主に前記第５領域を流れるように前記半導体基板、前記ゲート電極、前記第１領域及び前記第２領域に電圧を印加するステップと、
前記第３領域がインパクトイオン化又はアバランシェブレークダウンに基づくキャリアを蓄積するステップと
を具備する
半導体記憶装置のデータ記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に１Ｔ−ＤＲＡＭに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びキャパシタにより構成される。キャパシタはトレンチキャパシタやスタックトキャパシタが用いられ、微細化の進展に伴うメモリセル当りのキャパシタ容量を確保するために、容量膜の誘電率を高くすること、或いはトレンチを深くすることなどが行われている。しかし、微細化の更なる進展に対して、これらの手法だけで対応することは困難になりつつある。そのような中、キャパシタを用いず、１つのトランジスタをメモリセルとするＤＲＡＭ（１Ｔ−ＤＲＡＭ）が提案されている。１Ｔ−ＤＲＡＭに関する技術として、例えば特許文献１から４が開示されている。
【０００３】
特許文献１の半導体メモリ装置は、１ビットのメモリセルがフローティングの半導体層に形成された１つのＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されている。この半導体メモリ装置には、ＭＩＳトランジスタのソース、ドレイン間に配置されたチャネル形成のための第１のゲートとは別に、半導体層の電位を容量結合により制御するための電位固定された第２のゲートが設けられる。そして、ＭＩＳトランジスタは、ドレイン接合近傍でインパクトイオン化を起こして、半導体層を第１の電位に設定した第１データ状態と、ドレイン接合に順バイアス電流を流して半導体層を第２の電位に設定した第２データ状態とをダイナミックに記憶することを特徴とする。このような半導体メモリ装置は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能にできるというものである。
【０００４】
特許文献２の集積回路デバイスは、メモリセルと、データ書き込み電子回路とを具備する。メモリセルは、電気的フローティングボディトランジスタを含む。電気的フローティングボディトランジスタは、ソース領域、ドレイン領域、ボディ領域、及びボディ領域一面に配置されるゲートを含む。メモリセルは、ボディ領域の第１の帯電を表す第１のデータ状態と、第２の帯電を表す第２のデータ状態とを記憶する。データ書き込み電子回路は、メモリセルに結合され、第１の書き込み制御信号をメモリセルに印加して、第１のデータ状態を書き込む。また、データ書き込み電子回路は、第２の書き込み制御信号をメモリセルに印加して、第２のデータ状態を書き込む。電気的フローティングトランジスタは、メモリセルに印加される第１の書き込み制御信号に応じて、ボディ領域の第１の帯電を実質的に提供する第１のバイポーラトランジスタ電流を生成することを特徴とする。
【０００５】
特許文献３のメモリ装置は、メモリアレイと制御部とを具備する。メモリアレイは、複数のメモリセルを備える。複数のメモリセルのそれぞれは、ビットライン、ソースライン及びワードラインに接続された第１ノード、第２ノード、ゲートノードを有するフローティングボディトランジスタを有する。制御部は、ソースラインとビットラインとのうち１つを選択することで、リフレッシュ動作を行うように制御する。このメモリ装置は、選択されたラインに接続されたメモリセルに第１データが保存されるとき、バイポーラ接合動作により誘発された第１電流が流れることを特徴とする。このようなメモリ装置は、電荷保有時間が増加するため、リフレッシュ周期を長くできるというものである。
【０００６】
特許文献４には、メモリ素子の選択と情報保持の両方の働きをするトランジスタを有するキャパシタレスメモリに関する技術が開示されている。トランジスタは、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に設けられた活性層領域と、活性層領域に絶縁膜を介して隣接したゲート電極とを有する。ソース領域は、活性層領域の半導体及びドレイン領域の半導体よりも大きいバンドギャップを有する半導体からなる。そして、ソース領域と活性領域との間にヘテロ接合が形成されていることを特徴としている。このようなキャパシタレスメモリは、キャリアの流出による閾値電圧の変動を防止し、メモリ保持特性を向上させることができるというものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２４６５７１号公報
【特許文献２】特表２００９−５０７３８４号公報
【特許文献３】特開２００９−２６４４８号公報
【特許文献４】特開２００９−２１５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１Ｔ−ＤＲＡＭは、複数のメモリセルと複数のメモリセルを制御する制御回路とを具備する。１Ｔ−ＤＲＡＭのメモリセルは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のものが知られている。図１は、ＳＯＩ構造の１Ｔ−ＤＲＡＭのメモリセル２００の断面概略図である。図１を参照すると、メモリセル２００は、Ｓｉの基板２０１と、埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）２０２と、ノンドープ又はＰ型のＳｉのボディ領域２０３と、Ｓｉに不純物をドーピングしたＮ＋拡散層のソース領域２０４及びドレイン領域２０５と、ゲート絶縁膜２０６と、ゲート電極２０７とを具備する。メモリセル２００は、ボディ領域２０３へのホール蓄積量によってドレイン電流が変調する。従って、制御回路（図示略）がこのドレイン電流の変調を判定することで“１”状態又は“０”状態の２値として読み出すことができる。このようなメモリセル２００及び制御回路の動作に基づいて、１Ｔ−ＤＲＡＭはメモリとして機能する。“１”状態又は“０”状態の書き込み方法（データの記録方法）及びドレイン電流の読み出し方法（データの読み出し方法）により、１Ｔ−ＤＲＡＭにはＭＯＳＦＥＴ型とバイポーラ型の２種類が知られている。
【０００９】
ＭＯＳＦＥＴ型の１Ｔ−ＤＲＡＭは、ホール蓄積及びドレイン電流の読み出しにＭＯＳＦＥＴのチャネル電流を用いる。“１”状態の書き込み方法を例示すると、メモリセル２００は制御回路によって、ソース領域２０４に０Ｖ、ドレイン領域２０５に２．４Ｖ、ゲート電極２０７に１．５Ｖ、基板（バックゲート）２０１に−３Ｖが印加される。電圧の印加によってゲートがオン状態になり、ボディ領域２０３とゲート絶縁膜２０６との界面にチャネル電流が流れる。そして、ドレイン領域２０５に印加される電圧が高いことにより、インパクトイオン化が発生する。メモリセル２００は、形成されたホールを埋め込み酸化膜２０２とボディ領域２０３との界面に蓄積し“１”状態を記録する。即ち、メモリセル２００に“１”状態が書き込まれる。
【００１０】
“０”状態の書き込み方法を例示する。メモリセル２００は制御回路によって、ソース領域２０４、ゲート電極２０７及び基板２０１に前述の“１”状態の書き込みと同じ電圧が印加され、ドレイン領域２０５に−１．５Ｖが印加される。電圧の印加によって、ボディ領域２０３とドレイン領域２０５との間は順バイアスになる。メモリセル２００は、ボディ領域２０３に蓄積したホールをドレイン領域２０５に放出し“０”状態を記録する。即ち、メモリセル２００に“０”状態が書き込まれる。
【００１１】
“１”状態及び“０”状態の読み出し方法を例示する。メモリセル２００は制御回路によって、ソース領域２０４に０Ｖ、ドレイン領域２０５に０．２Ｖ、ゲート電極２０７に１．２Ｖ、基板２０１に−３Ｖが印加される。電圧の印加によってゲートがオン状態となり、ゲート絶縁膜２０６とボディ領域２０３との界面にチャネル電流が流れる。しかし、ドレイン領域２０５に印加される電圧が低いため、インパクトイオン化は発生しない。ボディ領域２０３のホールの蓄積量によってＭＯＳＦＥＴの閾値電圧が変調するため、ホール蓄積量の多い“１”状態はホール蓄積量の少ない“０”状態よりも閾値電圧が小さくドレイン電流は増加する。そこで、メモリセル２００と接続された制御回路がドレイン電流に基づいて“１”状態又は“０”状態を判定し、メモリセル２００に記録されたデータとして読み出す。以上のように、ＭＯＳＦＥＴ型の１Ｔ−ＤＲＡＭでは、データの書き込みと読み出しにＭＯＳＦＥＴのチャネル電流を用いている。
【００１２】
一方、バイポーラ型の１Ｔ−ＤＲＡＭは、ホール蓄積とドレイン電流の読み出しにバイポーラトランジスタのコレクタ電流を用いる。図１を参照して説明すると、メモリセル２００は、Ｎ＋拡散層のソース領域２０４と、Ｐ型のボディ領域２０３と、Ｎ＋拡散層のドレイン領域２０５とが、ｎｐｎバイポーラトランジスタを構成している。即ち、ソース領域２０４がエミッタとして機能し、ボディ領域２０３がベースとして機能し、ドレイン領域がコレクタとして機能する。“１”状態の書き込み方法を例示すると、メモリセル２００は制御回路によって、ソース領域２０４に０Ｖ、ドレイン領域２０５に３Ｖ、ゲート電極２０７に０Ｖが印加される。この際、基板２０１に電圧は印加されない。電圧の印加によってゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。同時に、バイポーラトランジスタのベース電位が制御されてコレクタ電流（ドレイン電流）が流れる。このとき、ドレイン領域２０５に印加される電圧が高いため、インパクトイオン化又はアバランシェブレークダウンが発生する。メモリセル２００は、形成されたホールをボディ領域２０３とゲート絶縁膜２０６との界面に蓄積し“１”状態を記録する。即ち、メモリセル２００に“１”状態が書き込まれる。
【００１３】
“０”状態の書き込み方法を例示する。メモリセル２００は制御回路によって、ソース領域２０４、ゲート電極２０７及び基板２０１に前述の“１”状態の書き込みと同じ電圧が印加され、ドレイン領域２０５に−１．５Ｖが印加される。電圧の印加によって、ボディ領域２０３とドレイン領域２０５との間は順バイアスになる。メモリセル２００は、ボディ領域２０３に蓄積したホールをドレイン領域２０５に放出し“０”状態を記録する。即ち、メモリセル２００に“０”状態が書き込まれる。
【００１４】
“１”状態及び“０”状態の読み出し方法を例示する。メモリセル２００は制御回路によって、ソース領域２０４に０Ｖ、ドレイン領域２０５に３Ｖ、ゲート電極２０７に−０．５Ｖが印加される。この際、基板２０１に電圧は印加されない。電圧の印加によってゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。ゲート絶縁膜２０６とボディ領域２０３との界面に蓄積されたホール蓄積量により、バイポーラトランジスタのベースとなるボディ領域２０３の電位は変調する。ホール蓄積量の多い“１”状態では、ボディ領域２０３の電位が高くエミッタ−ベース間の電位差が小さくなるため、エミッタ電流が増加する。そして、エミッタ電流の増加に基づいて、コレクタ電流も増加する。そこで、メモリセル２００と接続された制御回路がコレクタ電流に基づいて“１”状態を判定し、メモリセル２００に記録されたデータとして読み出す。また、“１”状態の書き込みと同様に、ドレイン領域２０５に印加される電圧が高いためインパクトイオン化又はアバランシェブレークダウンが発生し、メモリセル２００は形成されたホールをボディ領域２０３とゲート絶縁膜２０６との界面に蓄積する。つまり、メモリセル２００は“１”状態が読み出されると同時に、“１”状態を記録することができる。一方、ホール蓄積量の少ない“０”状態では、ボディ領域２０３の電位が低くエミッタ−ベース間の電位差が大きくなる。従って、エミッタ電流が減少し、コレクタ電流はほとんど流れない。そこで、メモリセル２００と接続された制御回路がドレイン領域２０５に流れるコレクタ電流に基づいて“０”状態を判定し、メモリセル２００に記録されたデータとして読み出す。以上のように、バイポーラ型ではメモリ状態の書き込みと読み出しに、バイポーラトランジスタのコレクタ電流を用いている。
【００１５】
ＭＯＳＦＥＴ型の１Ｔ−ＤＲＡＭは、バイポーラ型よりも“１”状態を書込むときのドレイン領域２０５に印加される電圧が小さく、低電圧化できるメリットがある。しかし、ＭＯＳＦＥＴ型の１Ｔ−ＤＲＡＭは、“１”状態と“０”状態との電流差が小さいため読み出しマージンが小さい。その結果、ＭＯＳＦＥＴ型の１Ｔ−ＤＲＡＭには、保持時間が短くなるというデメリットがある。一方、バイポーラ型の１Ｔ−ＤＲＡＭは、“１”状態と“０”状態との電流差が大きいため読みだしマージンが大きい。その結果、バイポーラ型の１Ｔ−ＤＲＡＭは、保持時間が長いというメリットがある。しかし、バイポーラ型の１Ｔ−ＤＲＡＭは、“１”状態を書込むときのドレイン領域２０５に印加される電圧が高いというデメリットがある。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の半導体記憶装置は、半導体基板（１１０）と、半導体基板（１１０）の上に形成される絶縁膜（１２０）と、絶縁膜（１２０）の上に形成される半導体層（１３０）と、半導体層（１３０）の上に形成されるゲート絶縁膜（１４０）と、ゲート絶縁膜（１４０）の上に形成されるゲート電極（１５０）とを具備する。半導体基板（１１０）、絶縁層（１２０）、半導体層（１３０）、ゲート絶縁層（１４０）及びゲート電極（１５０）は第１方向に積層される。半導体層（１３０）は、第１導電型の第１領域（１３２）と、第１導電型の第２領域（１３１）と、絶縁膜（１２０）及びゲート絶縁膜（１４０）に接し、第１方向と直交する第２方向に対して第１領域（１３２）と第２領域（１３１）との間に位置し、第１方向に対して半導体基板（１１０）とゲート電極（１５０）との間に位置する第２導電型の第３領域（１３３）とを備える。第３領域（１３３）は、第２導電型の第４領域（１３３ａ）と、第４領域（１３３ａ）よりもバンドギャップが狭い第２導電型の第５領域（１３３ｂ）とを含む。第４領域（１３３ａ）と第５領域（１３３ｂ）とは第１方向に積層される。
【００１８】
本発明のデータ記録方法は、前述の半導体記憶装置におけるデータ記録方法であって、第３領域（１３３）を流れる電流が、主に第５領域（１３３ｂ）を電流が流れるように半導体基板（１１０）、ゲート電極（１５０）、第１領域（１３２）及び第２領域（１３１）に電圧を印加するステップと、第３領域（１３０）がインパクトイオン化又はアバランシェブレークダウンに基づくキャリアを蓄積するステップとを具備する。
【発明の効果】
【００１９】
本発明の１Ｔ−ＤＲＡＭの半導体記憶装置は、データの書き込み電圧が低く、書き込まれたデータを長く保持することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、ＳＯＩ構造の１Ｔ−ＤＲＡＭのメモリセル２００の断面概略図である。
【図２】図２は、本発明の第１の実施の形態による半導体記憶装置のメモリセル１００の断面概略図である。
【図３】図３は、歪ＳｉＧｅに含まれるＧｅの割合と、Ｓｉ基板上の歪ＳｉＧｅのバンドギャップとの関係を示す図である。
【図４】図４は、メモリセル１００に“１”状態を書き込む電圧が印加されたときの、図１のＡ−Ａ’におけるバンド概略図である。
【図５】図５は、メモリセル１００に“１”状態を書き込む電圧が印加されたときの、図１のＢ−Ｂ’におけるバンド概略図である。
【図６】図６は、図１のＡ−Ａ’方向のボディ領域１３３のバンドギャップを示す図である。
【図７】図７は、本発明の第２の実施の形態による半導体記憶装置のメモリセル１０１の断面概略図である。
【図８】図８は、本発明の第３の実施の形態による半導体記憶装置のメモリセル１０２の断面概略図である。
【図９】図９は、メモリセル１０２に“１”状態を書き込む電圧が印加されたときの、図８のＣ−Ｃ’におけるバンド概略図である。
【図１０】図１０は、本発明の第４の実施の形態による半導体記憶装置のメモリセル１０３の断面概略図である。
【図１１】図１１は、メモリセル１０３に“１”状態を書き込む電圧が印加されたときの、図１０のＤ−Ｄ’におけるバンド概略図である。
【図１２】図１２は、メモリセル１０３に“１”状態を書き込む電圧が印加されたときの、図１０のＥ−Ｅ’におけるバンド概略図である。
【発明を実施するための形態】
【００２１】
以下、添付図面を参照して本発明の実施の形態による半導体記憶装置を説明する。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。本発明の半導体記憶装置は１Ｔ−ＤＲＡＭであり、複数のメモリセルと複数のメモリセルを制御する制御回路とを具備する。図２は、本発明の第１の実施の形態による半導体記憶装置のメモリセル１００の断面概略図である。図２を参照すると、メモリセル１００はＳＯＩ構造であり、半導体基板１１０と、埋め込み絶縁膜１２０と、半導体層１３０と、ゲート絶縁膜１４０と、ゲート電極１５０とを具備する。半導体基板１１０、埋め込み絶縁膜１２０、半導体層１３０、ゲート絶縁膜１４０及びゲート電極１５０はＹ方向に積層されている。尚、メモリセル１００は、層間絶縁膜や、制御回路（図示略）と電気的に接続する配線等が設けられるがここでは図示を省略する。
【００２３】
半導体基板１１０は、Ｓｉに高濃度の不純物をドーピングしたＮ型又はＰ型の基板である。半導体基板１１０はバックゲート電極として機能する。埋め込み絶縁膜１２０は、半導体基板１１０の上に形成され、シリコン酸化膜が例示される。
【００２４】
半導体層１３０は、埋め込み絶縁膜１２０の上に形成され、ソース領域１３１と、ドレイン領域１３２と、ボディ領域１３３とを備える。ソース領域１３１、ボディ領域１３３及びドレイン領域１３２は、ｎｐｎバイポーラトランジスタを構成している。即ち、ソース領域１３１はエミッタとして機能し、ボディ領域１３３はベースとして機能し、ドレイン領域１３２はコレクタとして機能する。尚、半導体層１３０はｐｎｐバイポーラトランジスタであってもよいが、本実施の形態ではｎｐｎバイポーラトランジスタを例に説明する。
【００２５】
ソース領域１３１及びドレイン領域１３２は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接する。ソース領域１３１は、領域１３１ａと領域１３２ｂとを含む。ドレイン領域１３２は、領域１３２ａと領域１３２ｂとを含む。領域１３１ａ及び領域１３２ａは、Ｓｉに不純物をドーピングしたＮ型の半導体である。領域１３１ｂ及び領域１３２ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＮ型の半導体である。領域１３１ａと領域１３１ｂとの界面、領域１３２ａと領域１３２ｂとの界面はヘテロ接合界面である。
【００２６】
ボディ領域１３３は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接し、積層方向のＹ方向と直交する層方向のＸ方向（電流の流れる方向）に対して、ソース領域１３１とドレイン領域１３２との間に位置する。また、ボディ領域１３３は、Ｙ方向に対して半導体基板１１０とゲート電極１５０との間に位置している。ボディ領域１３３は、領域１３３ａと領域１３３ｂとを含む。領域１３３ａは、Ｓｉに不純物をドーピングしたＰ型の半導体である。領域１３３ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＰ型の半導体である。領域１３３ａと領域１３３ｂとの界面はヘテロ接合界面である。
【００２７】
ＳｉＧｅの格子定数はＳｉより大きい。しかし、領域１３１ｂ、領域１３２ｂ及び領域１３３ｂは、平面方向に圧縮された歪ＳｉＧｅである。歪ＳｉＧｅである領域１３１ｂ、領域１３２ｂ及び領域１３３ｂの平面方向の格子定数は、Ｓｉである領域１３１ａ、領域１３２ａ及び領域１３３ａの格子定数と一致する。
【００２８】
ＳｉＧｅはＳｉよりもバンドギャップが狭く、ＳｉＧｅに含まれるＧｅの割合によってバンドギャップは変化する。更に、歪ＳｉＧｅは無歪のＳｉＧｅよりもバンドギャップが狭く、歪ＳｉＧｅもまた、含まれるＧｅの割合によってバンドギャップが変化する。図３は、歪ＳｉＧｅに含まれるＧｅの割合と、Ｓｉ基板上の歪ＳｉＧｅのバンドギャップとの関係を示す図である。図３を参照すると、歪ＳｉＧｅに含まれるＧｅの割合が増えるにつれてバンドギャップが狭くなることが示されている。例えば、Ｇｅの割合が３０％程度の歪ＳｉＧｅのバンドギャップは約０．９ｅＶであり、Ｓｉよりも約０．２ｅＶ低下する。このように、歪ＳｉＧｅである領域１３１ｂ、領域１３２ｂ及び領域１３３ｂは、Ｓｉである領域１３１ａ、領域１３２ａ及び領域１３３ａよりもバンドギャップが狭くなる。図２を参照すると、ソース領域１３１は、Ｓｉの領域１３１ａと、領域１３１ａよりバンドギャップが狭い歪ＳｉＧｅの領域１３１ｂとをＹ方向に積層して含んでいる。同様に、ドレイン領域１３２は、Ｓｉの領域１３２ａと、領域１３２ａよりバンドギャップが狭い歪ＳｉＧｅの領域１３２ｂとをＹ方向に積層して含んでいる。また、ボディ領域１３３も、Ｓｉの領域１３３ａと、領域１３３ａよりバンドギャップが狭い歪ＳｉＧｅの領域１３３ｂとをＹ方向に積層して含む。そして、領域１３１ｂと領域１３３ｂとは接合し、領域１３２ｂと領域１３３ｂとは接合する。言い換えると、半導体層１３０は、ソース領域１３１からドレイン領域１３２に渡ってＳｉの領域と、Ｓｉよりバンドギャップの狭い領域とを含んでいる。
【００２９】
メモリセル１００の寸法を例示すると、ゲート長は５０ｎｍ、埋め込み絶縁膜１２０の膜厚は１０ｎｍ、ゲート絶縁膜１４０の膜厚は３ｎｍである。歪ＳｉＧｅである領域１３１ｂ、領域１３２ｂ及び領域１３３ｂの膜厚は１０ｎｍであり、歪ＳｉＧｅを上下方向から挟むように位置するＳｉの領域１３１ａ、領域１３２ａ及び領域１３３ａは、上下それぞれ１０ｎｍが例示される。微細化や設定電圧によって、これら寸法は適宜変更することが可能である。また、歪ＳｉＧｅの膜厚は臨界膜厚（歪が緩和されて転移が発生しない限界の膜厚）以下であることが好ましい。しかし、転位等によるリーク電流と所望の保持時間の関係から、膜厚は適宜設定することが可能である。つまり、臨界膜厚以上であったとしても、所望の保持時間が得られる場合には、敢えて臨界膜厚以下にする必要はない。
【００３０】
ゲート絶縁膜１４０は、半導体層１３０の上に形成され、シリコン酸化膜が例示される。ゲート電極１５０は、ゲート絶縁膜１４０の上に形成される。半導体基板１１０、ソース領域１３１、ドレイン領域１３２、及びゲート電極１５０のそれぞれには、電気配線（図示略）を介して所望の電圧が印加される。
【００３１】
本発明の第１の実施の形態の半導体記憶装置の動作について説明する。本発明の第１の実施の形態の半導体記憶装置は、バイポーラ型の動作を行う。尚、メモリセル１００に対する電圧の印加は、制御回路（図示略）が行う。
【００３２】
“１”状態の書き込み方法（データ記録方法）：
メモリセル１００は、ボディ領域１３３を流れる電流がドレイン領域１３２近傍の歪ＳｉＧｅである領域１３３ｂを流れ、インパクトイオン化又はアバランシェブレークダウンが発生しやすいように半導体基板１１０、ゲート電極１５０、ソース領域１３１及びドレイン領域１３２に電圧が印加される。そして、半導体層１３３は、インパクトイオン化又はアバランシェブレークダウンに基づいて発生したキャリア（ホール）を蓄積する。詳細には、半導体基板１１０及びゲート電極１５０には、埋め込み絶縁膜１２０と半導体層１３０（領域１３３ａ）との界面、及び、ゲート絶縁膜１４０と半導体層１３０（領域１３３ａ）との界面にＭＯＳＦＥＴチャネル電流が流れないようゲート及びバックゲートをオフ状態とし、且つ、バイポーラトランジスタのコレクタ電流が流れるようベースとなるボディ領域１３３の電位を制御する電圧が印加される。具体例として、メモリセル１００は、半導体基板１１０とゲート電極１５０とに０Ｖ、ソース領域１３１に０Ｖ、ドレイン領域１３２に１．５Ｖが印加される。これら電圧の印加によって、ゲート及びバックゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。同時に、バイポーラトランジスタのベース電位が制御されてコレクタ電流が流れる。
【００３３】
図４は、メモリセル１００に“１”状態を書き込む電圧が印加されたときの、図１のＡ−Ａ’におけるバンド概略図である。図４を参照すると、“１”状態を書き込むときのドレイン領域１３２近傍の電位分布が示されている。メモリセル１００は、半導体基板１１０とゲート電極１５０との両方に電圧が印加されている。このとき、埋め込み絶縁膜１２０とＳｉである領域１３３ａとの界面の伝導帯の電位、及び、ゲート絶縁膜１４０とＳｉである領域１３３ａとの界面の伝導帯の電位が低くなるように、且つ、歪ＳｉＧｅである領域１３１ｂ、領域１３２ｂ及び領域１３３ｂの伝導帯の電位が高くなるように電圧が印加されるため、コレクタ電流は主に歪ＳｉＧｅの領域１３１ｂ、領域１３２ｂ及び領域１３３ｂを流れる。前述したように、歪ＳｉＧｅのバンドギャップはＳｉよりも小さい。従って、領域１３１ｂ、領域１３２ｂ及び領域１３３ｂは、インパクトイオン化又はアバランシェブレークダウンを発生させる電圧が低く、Ｓｉのみで構成された場合よりも“１”状態を書き込むときのドレイン領域１３２に印加される電圧を低減できる効果を奏する。尚、歪ＳｉＧｅ中のＧｅの割合が高い程バンドギャップが小さくなるため、Ｇｅ濃度を調整して“１”状態を書き込むときのドレイン領域１３２に印加される電圧をより低くすることもできる。図４に示したバンド曲線は、領域１３３ａ及び領域１３３ｂの不純物濃度、膜厚、更には、半導体基板１１０、ゲート電極１５０、ドレイン領域１３２に印加される電圧に依存し、これらの値によって所望の電位分布を得ることが可能である。
【００３４】
図５は、メモリセル１００に“１”状態を書き込む電圧が印加されたときの、図１のＢ−Ｂ’におけるバンド概略図である。図５を参照すると、ドレイン領域１３２（領域１３２ｂ）近傍でインパクトイオン化またはアバランシェブレークダウンが発生することが示されている。特に、歪ＳｉＧｅの領域１３３ｂはバンドギャップが狭いため、インパクトイオン化またはアバランシェブレークダウンが発生しやすい。この様にして、メモリセル１００は形成されたホールを領域１３３ａ及び領域１３３ｂに蓄積し“１”状態を記録する。即ち、メモリセル１００に“１”状態が書き込まれる。
【００３５】
“０”状態の書き込み方法（データ記録方法）：
メモリセル１００は、ボディ領域１３３に蓄積したホールをドレイン領域１３２に放出するように、半導体基板１１０、ゲート電極１５０、ソース領域１３１及びドレイン領域１３２に電圧が印加される。具体例として、メモリセル１００は、半導体基板１１０とゲート電極１５０とに０Ｖ、ソース領域１３１に０Ｖ、ドレイン領域１３２に−０．５Ｖが印加される。電圧の印加によって、ボディ領域１３０とドレイン領域１３２との間は順バイアスになる。メモリセル１００は、ボディ領域１３３に蓄積したホールをドレインに放出し、“０”状態を記録する。即ち、メモリセル１００に“０”状態が書き込まれる。
【００３６】
“１”状態及び“０”状態の保持方法：
メモリセル１００は、ボディ領域１３３とソース領域１３１との間の価電子帯の電位障壁の大きさ、及び、ボディ領域１３３とドレイン領域１３２との間の価電子帯の電位障壁の大きさに基づいて、ボディ領域１３３に蓄積されたホールを所定の時間保持するように、半導体基板１１０、ゲート電極１５０、ソース領域１３１及びドレイン領域１３２に電圧が印加される。具体例として、メモリセル１００は、半導体基板１１０とゲート電極１５０とに−１Ｖ、ソース領域１３１とドレイン領域１３２とに０Ｖが印加される。電圧の印加によって、Ｓｉの領域１３３ａと歪ＳｉＧｅの領域１３３ｂとに蓄積されたホールは、ソース領域１３１とドレイン領域１３２との間の価電子帯の電位障壁によって保持される。ホールは電位障壁が小さいと熱励起によってソース領域１３１又はドレイン領域１３２に流出する速度が速くなるが、電位障壁の大きさは半導体基板１１０とゲート電極１５０との電圧の値によって制御可能である。従って、所望の保持時間となるように、半導体基板１１０とゲート電極１５０との電圧は設定される。
【００３７】
“１”状態及び“０”状態の読み出し方法：
ボディ領域１３３に蓄積されたホール蓄積量により、バイポーラトランジスタのベースとなるボディ領域１３３の電位は変調する。ホール蓄積量の多い“１”状態では、ボディ領域１３３の電位が高くエミッタ−ベース間の電位差が小さくなるため、エミッタ電流が増加し、コレクタ電流も増加する。一方、ホール蓄積量の少ない“０”状態では、ボディ領域１３３の電位が低くエミッタ−ベース間の電位差が大きくなる。その結果、エミッタ電流が減少し、コレクタ電流はほとんど流れない。そこで、制御回路が領域１３３のベース電位に応じて変化するコレクタ電流を検出できるように、半導体基板１１０、ゲート電極１５０、ソース領域１３１、及びドレイン領域１３２に電圧が印加される。このとき、半導体基板１１０及びゲート電極１５０には、埋め込み絶縁膜１２０と半導体層１３０（領域１３３ａ）との界面、及び、ゲート絶縁膜１４０と半導体層１３０（領域１３３ａ）との界面にＭＯＳＦＥＴチャネル電流が流れないようゲート及びバックゲートをオフ状態にし、且つ、バイポーラトランジスタのベースとなるボディ領域１３３の電位を制御するような電圧が印加される。ここでボディ領域１３３の電位の制御とは、“１”状態のときコレクタ電流が流れ、“０”状態のときコレクタ電流がほとんど流れない電位に制御することを表す。具体例として、メモリセル１００は半導体基板１１０及びゲート電極１５０に−１Ｖ、ソース領域１３１に０Ｖ、ドレイン領域１３２に１．５Ｖが印加される。これら電圧の印加によって、ゲート及びバックゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。同時に、ホール蓄積状態に依存したベース電位に基づくコレクタ電流が流れる。メモリセル１００と接続された制御回路は、コレクタ電流に基づいて“１”状態又は“０”状態を判定し、メモリセル１００に記録されたデータとして読み出す。尚、メモリセル１００は“１”状態が読み出されると同時に、“１”状態を記録することができる。詳細には、“１”状態が読み出されるとき、ドレイン領域１３２に印加される電圧が高いためインパクトイオン化又はアバランシェブレークダウンが発生し、メモリセル１００は形成されたホールをボディ領域１３３に蓄積する。
【００３８】
このように本発明の１Ｔ−ＤＲＡＭの半導体記憶装置は、メモリセル１００がドレイン領域１３２近傍にバンドギャップの狭い歪ＳｉＧｅの領域１３３ｂを有するため、“１”状態を書き込むときのドレイン領域１３２に印加される電圧を低電圧化することができる。更に、本発明の半導体記憶装置は、バイポーラ型で動作するため、データの読み出しマージンが大きく、書き込まれたデータの保持時間を長くできる効果を奏する。
【００３９】
“１”状態を書き込むときのドレイン領域１３２に印加する電圧を低電圧化するには、電流が流れるボディ領域１３３のバンドギャップが小さければよい。従って、歪ＳｉＧｅの領域１３１ｂ、領域１３２ｂ及び領域１３３ｂは単層でなくてもよい。図６は、図１のＡ−Ａ’方向のボディ領域１３３のバンドギャップを示す図である。図６を参照すると、図１の領域１３３ａと領域１３３ｂとのバンドギャップが実線で示されている。バンドギャップが狭い領域１３３ｂは、多層構造によって中央に向かってバンドギャップが狭くなる構造の領域１３５や、連続的にバンドギャップが変化する構造の領域１３６でもよい。バンドギャップはＧｅ濃度により制御できるが、ボディ領域１３３に含まれる１番小さいバンドギャップの値と、その幅が重要であり、バンドギャップの変化の仕方は任意に設定できる。
【００４０】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。図７は、本発明の第２の実施の形態による半導体記憶装置のメモリセル１０１の断面概略図である。本発明の第２の実施の形態による半導体記憶装置は、第１の実施の形態と同様の構成は同じ符号を用いて重複する説明を省略する。図７を参照すると、メモリセル１０１は、半導体基板１１０と、埋め込み絶縁膜１２０と、半導体層１６０と、ゲート絶縁膜１４０と、ゲート電極１５０とを具備する。半導体基板１１０、埋め込み絶縁膜１２０、半導体層１６０、ゲート絶縁膜１４０及びゲート電極１５０はＹ方向に積層されている。尚、メモリセル１０１は、層間絶縁膜や、制御回路（図示略）と電気的に接続する配線等が設けられるがここでは図示を省略する。メモリセル１０１は、半導体層１６０の構成が第１の実施の形態のメモリセル１００と異なっているため、半導体層１６０について説明をする。
【００４１】
半導体層１６０は、埋め込み絶縁膜１２０の上に形成され、ソース領域１６１と、ドレイン領域１６２と、ボディ領域１６３とを備える。ソース領域１６１、ボディ領域１６３及びドレイン領域１６２は、ｎｐｎバイポーラトランジスタを構成している。即ち、ソース領域１６１はエミッタとして機能し、ボディ領域１６３はベースとして機能し、ドレイン領域１６２はコレクタとして機能する。尚、半導体層１６０はｐｎｐバイポーラトランジスタであってもよい。
【００４２】
ソース領域１６１及びドレイン領域１６２は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接する。ソース領域１６１は、Ｓｉに不純物をドーピングしたＮ型の半導体である。ドレイン領域１６２は、領域１６２ａと領域１６２ｂとを含む。領域１６２ａは、Ｓｉに不純物をドーピングしたＮ型の半導体である。領域１６２ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＮ型の半導体である。領域１６２ａと領域１６２ｂとの界面はヘテロ接合界面である。つまり、ドレイン領域１６２は、Ｓｉの領域１６２ａと、領域１６２ａよりバンドギャップが狭い歪ＳｉＧｅの領域１６２ｂとをＹ方向に積層して含んでいる。
【００４３】
ボディ領域１６３は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接し、積層方向のＹ方向と直交するＸ方向（電流の流れる方向）に対して、ソース領域１６１とドレイン領域１６２との間に位置する。また、ボディ領域１６３は、Ｙ方向に対して半導体基板１１０とゲート電極１５０との間に位置している。ボディ領域１６３は、領域１６３ａと領域１６３ｂとを含む。領域１６３ａは、Ｓｉに不純物をドーピングしたＰ型の半導体である。領域１６３ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＰ型の半導体である。領域１６３ａと領域１６３ｂとの界面はヘテロ接合界面である。つまり、ボディ領域１６３は、Ｓｉの領域１６３ａと、領域１６３ａよりバンドギャップが狭い歪ＳｉＧｅの領域１６３ｂとをＹ方向に積層して含む。そして、領域１６２ｂと領域１６３ｂとは接合する。
【００４４】
本発明の第２の実施の形態によるメモリセル１０１は、歪ＳｉＧｅをソース領域１６１からドレイン領域１６２に渡って全体に含むのでなく、少なくともドレイン領域１６２近傍に含んでいる。詳細には、メモリセル１０１は、ドレイン領域１６２とボディ領域１６３との接合面の近傍で、それぞれの領域に歪ＳｉＧｅを含む。“１”状態を書き込むときの電圧を低減させるには、インパクトイオン化又はアバランシェ増倍が起こる領域のバンドギャップが小さければよい。インパクトイオン化又はアバランシェ増倍は、ドレイン領域１６２近傍の高電界領域で起こるため、その領域である領域１６２ｂ及び領域１６３ｂのみを歪ＳｉＧｅとしても、第１の実施形態と同様の効果が得られる。本発明の第２の実施の形態による半導体記憶装置の動作は、第１の実施の形態の半導体記憶装置と同じであるため、その説明を省略する。尚、本発明の第２の実施の形態のボディ領域１６３の歪ＳｉＧｅである領域１６３ｂは、図６に示したようにバンドギャップが深さ方向に変化していてもよい。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。図８は、本発明の第３の実施の形態による半導体記憶装置のメモリセル１０２の断面概略図である。本発明の第３の実施の形態による半導体記憶装置は、第１の実施の形態と同様の構成は同じ符号を用いて重複する説明を省略する。図８を参照すると、メモリセル１０２は、半導体基板１１０と、埋め込み絶縁膜１２０と、半導体層１７０と、ゲート絶縁膜１４０と、ゲート電極１５０とを具備する。半導体基板１１０、埋め込み絶縁膜１２０、半導体層１７０、ゲート絶縁膜１４０及びゲート電極１５０はＹ方向に積層されている。尚、メモリセル１０２は、層間絶縁膜や、制御回路（図示略）と電気的に接続する配線等が設けられるがここでは図示を省略する。メモリセル１０２は、半導体層１７０の構成が第１の実施の形態のメモリセル１００と異なっているため、半導体層１７０について説明をする。
【００４６】
半導体層１７０は、埋め込み絶縁膜１２０の上に形成され、ソース領域１７１と、ドレイン領域１７２と、ボディ領域１７３とを備える。ソース領域１７１、ボディ領域１７３及びドレイン領域１７２は、ｎｐｎバイポーラトランジスタを構成している。即ち、ソース領域１７１はエミッタとして機能し、ボディ領域１７３はベースとして機能し、ドレイン領域１７２はコレクタとして機能する。尚、半導体層１７０はｐｎｐバイポーラトランジスタであってもよい。
【００４７】
ソース領域１７１及びドレイン領域１７２は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接する。ソース領域１７１及びドレイン領域１７２は、Ｓｉに不純物をドーピングしたＮ型の半導体である。ボディ領域１７３は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接し、積層方向のＹ方向と直交するＸ方向（電流の流れる方向）に対して、ソース領域１７１とドレイン領域１７２との間に位置する。また、ボディ領域１７３は、Ｙ方向に対して半導体基板１１０とゲート電極１５０との間に位置している。ボディ領域１７３は、領域１７３ａと領域１７３ｂとを含む。領域１７３ａは、Ｓｉに不純物をドーピングしたＰ型の半導体である。領域１７３ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＰ型の半導体である。領域１７３ａと領域１７３ｂとの界面はヘテロ接合界面である。つまり、ボディ領域１７３は、Ｓｉの領域１７３ａと、領域１７３ａよりバンドギャップが狭い歪ＳｉＧｅの領域１７３ｂとをＹ方向に積層して含む。
【００４８】
本発明の第３の実施の形態によるメモリセル１０２は、歪ＳｉＧｅをソース領域１７１からドレイン領域１７２に渡って全体に含むのではなく、少なくともドレイン領域１７２近傍に含んでいる。詳細には、メモリセル１０２は、ドレイン領域１７２とボディ領域１７３との接合面の近傍で、ドレイン領域１７２から離れた位置のボディ領域１７３に歪ＳｉＧｅを含む。“１”状態を書き込むときの電圧を低減させるには、インパクトイオン化又はアバランシェ増倍が起こる領域のバンドギャップが小さければよい。インパクトイオン化又はアバランシェ増倍は、ドレイン領域１７２近傍の高電界領域で起こるため、その領域である領域１７３ｂのみを歪ＳｉＧｅとしても、第１の実施の形態と同様の効果が得られる。
【００４９】
図９は、メモリセル１０２に“１”状態を書き込む電圧が印加されたときの、図８のＣ−Ｃ’におけるバンド概略図である。図９を参照すると、ドレイン領域１７２近傍でインパクトイオン化またはアバランシェブレークダウンが発生することが示されている。特に、歪ＳｉＧｅの領域１７３ｂはバンドギャップが狭いため、インパクトイオン化またはアバランシェブレークダウンが発生しやすい。メモリセル１０２は形成されたホールを領域１７３ａ及び領域１７３ｂに蓄積し“１”状態を記録する。歪ＳｉＧｅとＳｉとのバンドオフセットは、ほとんど価電子帯に形成される。そのため、メモリセル１０２では、歪ＳｉＧｅの領域１７３ｂの価電子帯に蓄積されたホールに対するソース領域１７１とドレイン領域１７２との価電子帯の電位障壁が高くなっている。その結果、メモリセル１０２は蓄積したホールをより長く保持することができる。本発明の第３の実施の形態による半導体記憶装置の動作は、第１の実施の形態の半導体記憶装置と同じであるため、その説明を省略する。尚、本発明の第３の実施の形態のボディ領域１７３の歪ＳｉＧｅである領域１７３ｂは、図６に示したようにバンドギャップが深さ方向に変化していてもよい。
【００５０】
（第４の実施の形態）
本発明の第４の実施の形態を説明する。図１０は、本発明の第４の実施の形態による半導体記憶装置のメモリセル１０３の断面概略図である。本発明の第４の実施の形態による半導体記憶装置は、第１の実施の形態と同様の構成は同じ符号を用いて重複する説明を省略する。図１０を参照すると、メモリセル１０３は、半導体基板１１０と、埋め込み絶縁膜１２０と、半導体層１８０と、ゲート絶縁膜１４０と、ゲート電極１５０とを具備する。半導体基板１１０、埋め込み絶縁膜１２０、半導体層１８０、ゲート絶縁膜１４０及びゲート電極１５０はＹ方向に積層されている。尚、メモリセル１０３は、層間絶縁膜や、制御回路（図示略）と電気的に接続する配線等が設けられるがここでは図示を省略する。メモリセル１０３は、半導体層１８０の構成が第１の実施の形態のメモリセル１００と異なっているため、半導体層１８０について説明をする。
【００５１】
半導体層１８０は、埋め込み絶縁膜１２０の上に形成され、ソース領域１８１と、ドレイン領域１８２と、ボディ領域１８３とを備える。ソース領域１８１、ボディ領域１８３及びドレイン領域１８２は、ｎｐｎバイポーラトランジスタを構成している。即ち、ソース領域１８１はエミッタとして機能し、ボディ領域１８３はベースとして機能し、ドレイン領域１８２はコレクタとして機能する。尚、半導体層１８０はｐｎｐバイポーラトランジスタであってもよい。
【００５２】
ソース領域１８１及びドレイン領域１８２は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接する。ソース領域１８１及びドレイン領域１８２は、Ｓｉに不純物をドーピングしたＮ型の半導体である。ボディ領域１８３は、埋め込み絶縁膜１２０及びゲート絶縁膜１４０に接し、積層方向のＹ方向と直交するＸ方向（電流の流れる方向）に対して、ソース領域１８１とドレイン領域１８２との間に位置する。また、ボディ領域１８３は、Ｙ方向に対して半導体基板１１０とゲート電極１５０との間に位置している。ボディ領域１８３は、領域１８３ａと領域１８３ｂとを含む。領域１８３ａは、Ｓｉに不純物をドーピングしたＰ型の半導体である。領域１８３ｂは、シリコンゲルマニウム又はゲルマニウム（Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１））に不純物をドーピングしたＰ型の半導体である。領域１８３ａと領域１８３ｂとの界面はヘテロ接合界面である。つまり、ボディ領域１８３は、Ｓｉの領域１８３ａと、領域１８３ａよりバンドギャップが狭い歪ＳｉＧｅの領域１８３ｂとをＹ方向に積層して含む。
【００５３】
本発明の第４の実施の形態によるメモリセル１０３は、ボディ領域１８３がＳｉの領域１８３ａと歪ＳｉＧｅの領域１８３ｂとの２層であること、及び、歪ＳｉＧｅの領域１８３がソース領域１８１とドレイン領域１８２の間に形成されている点で第１の実施の形態のメモリセル１００と構成が異なっている。
【００５４】
本発明の第４の実施の形態の半導体記憶装置の動作について説明する。本発明の第４の実施の形態の半導体記憶装置は、バイポーラ型の動作を行う。尚、メモリセル１０３に対する電圧の印加は、制御回路（図示略）が行う。
【００５５】
“１”状態の書き込み方法（データ記録方法）：
メモリセル１０３は、ボディ領域１８３を流れる電流がドレイン領域１８２近傍の歪ＳｉＧｅである領域１８３ｂを流れ、インパクトイオン化又はアバランシェブレークダウンが発生しやすいように半導体基板１１０、ゲート電極１５０、ソース領域１８１及びドレイン領域１８２に電圧が印加される。そして、半導体層１８３は、インパクトイオン化又はアバランシェブレークダウンに基づいて発生したキャリア（ホール）を蓄積する。詳細には、半導体基板１１０及びゲート電極１５０には、埋め込み絶縁膜１２０と半導体層１８０（領域１８３ａ）との界面、及び、ゲート絶縁膜１４０と半導体層１８０（領域１８３ｂ）との界面にＭＯＳＦＥＴチャネル電流が流れないようゲート及びバックゲートをオフ状態とし、且つ、バイポーラトランジスタのコレクタ電流が流れるようベースとなるボディ領域１８３の電位を制御する電圧が印加される。具体例として、メモリセル１０３は、半導体基板１１０に−２Ｖ、ゲート電極１５０に０Ｖ、ソース領域１８１に０Ｖ、ドレイン領域１８２に１．５Ｖが印加される。これら電圧の印加によって、ゲート及びバックゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。同時に、バイポーラトランジスタのベース電位が制御されてコレクタ電流が流れる。
【００５６】
図１１は、メモリセル１０３に“１”状態を書き込む電圧が印加されたときの、図１０のＤ−Ｄ’におけるバンド概略図である。図１１を参照すると、“１”状態を書き込むときのドレイン領域１８２近傍の電位分布が示されている。メモリセル１０３は、半導体基板１１０とゲート電極１５０との両方に電圧が印加されている。このとき、埋め込み絶縁膜１２０とＳｉである領域１８３ａとの界面の伝導帯の電位が低くなるように、且つ、歪ＳｉＧｅである領域１８３ｂの伝導帯の電位が高くなるように電圧が印加されるため、コレクタ電流は主に歪ＳｉＧｅの領域１８３ｂを流れる。第１の実施の形態で説明したように、歪ＳｉＧｅのバンドギャップはＳｉよりも小さい。従って、領域１８３ｂは、インパクトイオン化又はアバランシェブレークダウンを発生させる電圧が低く、Ｓｉのみで構成された場合よりも“１”状態を書き込むときのドレイン領域１８２に印加される電圧を低減できる効果を奏する。尚、歪ＳｉＧｅ中のＧｅの割合が高い程バンドギャップが小さくなるため、Ｇｅ濃度を調整して“１”状態を書き込むときのドレイン領域１８２に印加される電圧をより低くすることもできる。図１１に示したバンド曲線は、領域１８３ａ及び領域１８３ｂの不純物濃度、膜厚、更には、半導体基板１１０、ゲート電極１５０、ドレイン領域１８２に印加される電圧に依存し、これらの値によって所望の電位分布を得ることが可能である。
【００５７】
図１２は、メモリセル１０３に“１”状態を書き込む電圧が印加されたときの、図１０のＥ−Ｅ’におけるバンド概略図である。図１２を参照すると、ドレイン領域１８２近傍でインパクトイオン化またはアバランシェブレークダウンが発生することが示されている。特に、歪ＳｉＧｅの領域１８３ｂはバンドギャップが狭いため、インパクトイオン化またはアバランシェブレークダウンが発生しやすい。メモリセル１０３は形成されたホールを領域１８３ａ及び領域１８３ｂに蓄積し“１”状態を記録する。即ち、メモリセル１０３に“１”状態が書き込まれる。ここで、図１１を参照すると、バックゲート側のＳｉの領域１８３ａの価電子帯の電位が、歪ＳｉＧｅの領域１８３ｂの価電子帯の電位より低くなっている。そのため、形成されたホールは主に領域１８３ａに蓄積される。
【００５８】
“０”状態の書き込み方法（データ記録方法）：
メモリセル１０３は、ボディ領域１８３に蓄積したホールをドレイン領域１８２に放出するように、半導体基板１１０、ゲート電極１５０、ソース領域１８１、及びドレイン領域１８２に電圧が印加される。具体例として、メモリセル１０３は、半導体基板１１０とゲート電極１５０とに０Ｖ、ソース領域１８１に０Ｖ、ドレイン領域１８２に−０．５Ｖが印加される。電圧の印加によって、ボディ領域１８３とドレイン領域１８２との間は順バイアスになる。メモリセル１０３は、ボディ領域１８３に蓄積したホールをドレインに放出し、“０”状態を記録する。即ち、メモリセル１０３に“０”状態が書き込まれる。
【００５９】
“１”状態及び“０”状態の保持方法：
メモリセル１０３は、ボディ領域１８３とソース領域１８１との間の価電子帯の電位障壁の大きさ、及び、ボディ領域１８３とドレイン領域１８２との間の価電子帯の電位障壁の大きさに基づいて、ボディ領域１８３に蓄積されたホールを所定の時間保持するように、半導体基板１１０、ゲート電極１５０、ソース領域１８１及びドレイン領域１８２に電圧が印加される。具体例として、メモリセル１０３は、半導体基板１１０に−１Ｖ、ゲート電極１５０に−１Ｖ（又は−２Ｖ）、ソース領域１８１及びドレイン領域１８２に０Ｖが印加される。これら電圧の印加によって、Ｓｉの領域１８３ａと歪ＳｉＧｅの領域１８３ｂとに蓄積されたホールは、ソース領域１８１とドレイン領域１８２との間の価電子帯の電位障壁によって保持される。ホールは電位障壁が小さいと熱励起によってソース領域１８１又はドレイン領域１８２に流出する速度が速くなるが、電位障壁の大きさは半導体基板１１０とゲート電極１５０との電圧の値によって制御可能である。従って、所望の保持時間となるように、半導体基板１１０とゲート電極１５０との電圧は設定される。
【００６０】
図１２に示したように歪ＳｉＧｅの領域１８３ｂと、ソース領域１８１及びドレイン領域１８２の価電子帯にはバンドオフセットが形成されている。従って、メモリセル１０３は、ソース領域１８１及びドレイン領域１８２に歪ＳｉＧｅの領域が延びて形成された構造よりも、ゲート電極に印加する電圧の絶対値を小さくできる。
【００６１】
また、メモリセル１０３は、半導体基板１１０に−２Ｖが印加され、領域１８３ａの価電子帯の電位を領域１８３ｂの価電子帯よりも更に低くなるように電圧が印加されると、形成されたホールを主に埋め込み絶縁膜１２０とＳｉの領域１８３ａとの界面に蓄積させることが可能である。この場合には、ホールはバンドギャップの広いＳｉの領域１８３ａに効果的に蓄積されるので、ソース領域１８１からドレイン領域１８２に歪ＳｉＧｅの領域が延びて形成された構造に形成しても、電圧設定を変えることなく同じ保持時間が得られる。
【００６２】
“１”状態及び“０”状態の読み出し方法：
第１の実施の形態と同様に、制御回路が領域１３３のベース電位に応じて変化するコレクタ電流を検出できるように、半導体基板１１０、ゲート電極１５０、ソース領域１８１、及びドレイン領域１８２に電圧が印加される。このとき、半導体基板１１０及びゲート電極１５０には、埋め込み絶縁膜１２０と半導体層１８０（領域１８３ａ）との界面、及び、ゲート絶縁膜１４０と半導体層１８０（領域１８３ｂ）との界面にＭＯＳＦＥＴチャネル電流が流れないようゲート及びバックゲートをオフ状態にし、且つ、バイポーラトランジスタのベースとなるボディ領域１８３の電位を制御するような電圧が印加される。ここでボディ領域１８３の電位の制御とは、“１”状態のときコレクタ電流が流れ、“０”状態のときコレクタ電流がほとんど流れない電位に制御することを表す。具体例として、メモリセル１０３は半導体基板１１０に−２Ｖ、ゲート電極１５０に−１Ｖ、ソース領域１８１に０Ｖ、ドレイン領域１８２に１．５Ｖが印加される。これら電圧の印加によって、ゲート及びバックゲートがオフ状態となり、ＭＯＳＦＥＴのチャネル電流は抑制される。同時に、ホール蓄積状態に依存したベース電位に基づくコレクタ電流が流れる。メモリセル１０３と接続された制御回路は、コレクタ電流に基づいて“１”状態又は“０”状態を判定し、メモリセル１０３に記録されたデータとして読み出す。尚、メモリセル１０３は“１”状態が読み出されると同時に、“１”状態を記録することができる。詳細には、“１”状態が読み出されるとき、ドレイン領域１８２に印加される電圧が高いためインパクトイオン化又はアバランシェブレークダウンが発生し、メモリセル１０３は形成されたホールをボディ領域１８３に蓄積する。
【００６３】
本発明の第４の実施の形態による半導体記憶装置は、他の実施の形態と同様に、メモリセル１０３がドレイン領域１８２近傍にバンドギャップの狭い歪ＳｉＧｅの領域１８３ｂを含むため、“１”状態の書き込み時のドレイン領域１８２に印加される電圧を低電圧化することができる。そして、本発明の第４の実施の形態による半導体記憶装置は、データの読み出しマージンが大きいため、書き込まれたデータの保持時間を長くできる効果を奏する。
【００６４】
尚、本発明の第４の実施の形態のボディ領域１８３の歪ＳｉＧｅである領域１８３ｂは、図６に示したようにバンドギャップが深さ方向に変化していてもよい。また、第４の実施の形態の半導体記憶装置は、メモリセル１０３が埋め込み絶縁膜１２０と接するように歪ＳｉＧｅの領域を備え、ゲート絶縁膜１４０と接するようにＳｉの領域を備えていてもよい。但し、半導体基板１１０とゲート電極１５０に印加する電圧は、適宜調整する必要がある。更に、メモリセル１０３は、ソース領域１８１及びドレイン領域１８２が歪ＳｉＧｅの領域を有する構成、即ち、歪ＳｉＧｅの領域がソース領域１８１からドレイン領域１８２に延びて形成された構造でもよい。また、メモリセル１０３は、図８に示したように歪ＳｉＧｅの領域１８３ｂがソース領域１８１及びドレイン領域１８２から離れて形成された構造でもよい。
【００６５】
以上説明した本発明の実施の形態は、矛盾ない範囲で組み合わせることが可能である。
【符号の説明】
【００６６】
１００、１０１、１０２、１０３  メモリセル
１１０  半導体基板
１２０  埋め込み絶縁膜
１３０、１６０、１７０、１８０  半導体層
１３１、１６１、１７１、１８１  ソース領域
１３１ａ、１３１ｂ  領域
１３２、１６２、１７２、１８２  ドレイン領域
１３２ａ、１３２ｂ  領域
１６２ａ、１６２ｂ  領域
１３３、１６３、１７３、１８３  ボディ領域
１３３ａ、１３３ｂ  領域
１６３ａ、１６３ｂ  領域
１７３ａ、１７３ｂ  領域
１８３ａ、１８３ｂ  領域
１４０  ゲート絶縁膜
１５０  ゲート電極
２００  メモリセル
２０１  基板
２０２  埋め込み酸化膜
２０３  ボディ領域
２０４  ソース領域
２０５  ドレイン領域
２０６  ゲート絶縁膜
２０７  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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