(57)【要約】【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。【選択図】図１
2011044795.tif 000002
【特許請求の範囲】
【請求項１】
データが外部入力される信号端子に接続される入力初段回路と、
外部入力されるクロックと、前記入力初段回路に含まれるラッチ回路へのラッチタイミング信号とを同位相に調整する位相調整回路と、を備え、
前記位相調整回路は、
前記クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路を通過して前記ラッチ回路へと供給される前記ラッチタイミング信号の遅延時間を調整する
ことを特徴とする入力インターフェース回路。
【請求項２】
前記位相調整回路は、
前記クロックの遅延時間を調整する遅延調整回路と、
前記遅延調整回路により遅延時間が調整されたクロックが入力され、前記クロックツリー回路を擬似する擬似クロックツリー回路と、
前記擬似クロックツリー回路の出力結果と、前記クロックとの位相を比較する位相比較器と、
前記位相比較器の比較結果に基づいて、前記遅延調整回路の遅延量を調整する遅延調整コントロール回路と、を備える
ことを特徴とする請求項１に記載の入力インターフェース回路。
【請求項３】
前記遅延調整回路は、
前記クロックの遅延時間を粗調整する粗遅延調整回路と、
前記クロックの遅延時間を微調整する微遅延調整回路と、を備え、
前記遅延調整コントロール回路は、
前記粗遅延調整回路により前記クロックの遅延時間を粗調整した後に、前記微遅延調整回路により前記粗調整したクロックの遅延時間を微調整する
ことを特徴とする請求項１又は２に記載の入力インターフェース回路。
【請求項４】
前記位相調整回路は、
前記クロックと、当該クロックの反転信号とが入力され、選択した信号を前記遅延調整回路に出力するマルチプレクサーを更に備え、
前記遅延調整コントロール回路は、
前記位相比較器の比較結果に基づいて、前記マルチプレクサーを制御する
ことを特徴とする請求項１乃至３いずれか１項に記載の入力インターフェース回路。
【請求項５】
前記入力初段回路は、第１及び第２のラッチ回路を備え、
前記位相調整回路は、
前記クロックの立ち上がりエッジと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいて第１のクロックツリー回路を通過して前記第１のラッチ回路へと供給される前記ラッチタイミング信号の遅延時間を調整する第１の位相調整回路と、
前記クロックの立ち下がりエッジと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいて第２のクロックツリー回路を通過して前記第２のラッチ回路へと供給される前記ラッチタイミング信号の遅延時間を調整する第２の位相調整回路と、を備える
ことを特徴とする請求項１乃至４いずれか１項に記載の入力インターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置のインターフェース技術に関し、特に入力インターフェース回路に関する。
【背景技術】
【０００２】
高速インターフェース技術の急速な進化に伴い、デバイス間のデータ通信の動作スピードが高速化している。近年では、各デバイスの入出力インターフェース回路間でのデータ通信に関して、その動作スピードは１ＧＨｚを超えている。
【０００３】
特に、シンクロナスメモリとＣＰＵ間のインターフェースにおいては、シンクロナスメモリは、ＣＰＵから出力されるクロック信号とそのクロック信号に同期したデータ信号とを受信し、クロック信号の立ち上がりと立ち下がり信号を用いてデータ信号をラッチするというシステム構成がとられている。
【０００４】
図１１に、本発明に関連する一般的な入力回路を示す。図１１に示す入力インターフェース回路３００は、入力初段回路６１、６３と、クロックツリー回路（ＣＴＳ）６４、クロックツリーレプリカ回路（ＣＴＳレプリカ）６２と、ラッチ回路６５、６６と、を備えている。図１１では、ＤＱｉから入力されるデータを、ラッチ回路２、３を用いてラッチする構成を示している。尚、図１２に、入力初段回路６１、６３としてのバッファを示す。
【０００５】
図１３は、外部から入力されるクロック信号と、データ（ＤＱｉ信号）と、入力インターフェース回路３００における内部信号と、の波形を示す。
【０００６】
ＤＤＲインターフェースでは、入力クロック（ＣＬＫ)に対して位相が９０度ずれたデータ（ＤＱｉ信号)が入力される。また、１つのＣＬＫ  ｐｉｎによるクロックで複数のアドレスやデータの入力をラッチするシステムとなっているために、各アドレス及びデータに対してＣＬＫを分配しなくてはならない。
【０００７】
ＣＬＫを分配することで、ＣＬＫラインにはｔ６で示すクロック遅延（図１１に示したＣＴＳ６４を通過することで付加される遅延）が付いてしまう。このため、ラッチ回路６５、６６を用いてデータを正常にラッチするためには、ＣＬＫラインに付加される遅延と同等の遅延量（ｔ７で示す遅延）をデータに対しても付加する必要がある(図１１に示したＣＴＳレプリカ６２を通過することで付加される遅延）。その理由は、ラッチ回路６５、６６は、ＣＬＫの立ち上がり及び立ち下がりエッジに対して、ｔ８で示すセットアップ特性と、ｔ９で示すホールド特性とを十分に確保する必要があるためである。
【０００８】
特許文献１には、シンクロナスメモリのデータ信号をラッチするための、メモリインターフェース回路が開示されている。図１４は、特許文献１に記載のメモリインターフェース回路を示すブロック図である。
【０００９】
図１４において、２１１はＤＤＲ−ＳＤＲＡＭ、２１２はＤＱＳ信号、２１３ａ、２１３ｂはデータ信号、２１５は入力バッファ、２１６は遅延回路、２１７はデータラッチ、２２１はメモリインターフェース回路、２２２はリードクロック発生回路、２２３はメインステートマシン、２５７はデータストローブ信号、２５３はリードクロック、２５０は発振回路、２６０は位相比較器、２６２は制御回路である。
【００１０】
ＤＤＲ−ＳＤＲＡＭ２１１は、クロックに同期してＤＱＳ信号２１２及びデータ信号２１３を出力する。メモリインターフェース回路２２１は、ＤＤＲ−ＳＤＲＡＭ２１１と接続可能である。遅延回路２１６は、発振回路２５０が出力するクロックを遅延してリードクロック２５３として出力する。位相比較器２６０は、入力されたデータストローブ信号２５７とリードクロック２５３の位相差を測定する。遅延回路２１６は、測定した位相差に従ってリードクロック２５３の遅延時間を加減する。データラッチ２１７は、リードクロック２５３に同期してデータ信号２１３を取り込む。これにより、特許文献１に記載のメモリインターフェース回路２２１は、伝送条件の悪化や不整合がある場合においても、安定した信頼性の高いデータ信号のラッチ動作を可能とするものとである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−７１０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１１に示した一般的なＤＤＲ入力インターフェースでは、図１２に示したバッファを用いてＤＱｉのデータ信号のレベルを増幅した後に、ＣＴＳ６４を通過する際に相当する遅延量をＣＴＳレプリカ６２において付加させるという構成をとることで、ラッチ回路６５、６６でデータをラッチしている。このため、バッファ及びクロック遅延を経由することで、ラッチ回路６５、６６に必要とされる有効なセットアップ特性及びホールド特性を悪化させてしまうという問題がある。すなわち、理想的な回路であれば、図１３においては"ｔ１０＝ｔ８"及び"ｔ１１＝ｔ９"となるのが理想であるが、実際の回路では、トランジスタのばらつきや電源変動により、通常は"ｔ１０＞ｔ８"、"ｔ１１＞ｔ９"となってしまう。
【００１３】
また、遅延量の付加は、ｔ８及びｔ９を劣化させる要因を増加することになるため、高周波動作においては、セットアップ特性及びホールド特性の大幅な悪化をもたらすおそれがある。
【００１４】
特許文献１に記載のメモリインターフェース回路２２１においても、データ信号線２１３aが入力バッファ２１５を経由することで、有効なセットアップ特性及びホールド特性を悪化させてしまう。また、内部発信回路２５０を用いているために、クロック入力信号２１２や内部発振回路２５０とは独立してジッタやデューティ崩れが生じてしまい、セットアップ特性及びホールド特性の悪化を招くという問題がある。
【課題を解決するための手段】
【００１５】
本発明に係る入力インターフェース回路は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、前記入力初段回路に含まれるラッチ回路へのラッチタイミング信号とを同位相に調整する位相調整回路と、を備え、前記位相調整回路は、前記クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路を通過して前記ラッチ回路へと供給される前記ラッチタイミング信号の遅延時間を調整するものである。
【００１６】
これにより、遅延回路において発生するジッタやデューティの悪化を抑制することができるため、ラッチ回路に必要となる有効なセットアップ特性及びホールド特性を良好に確保することができる。
【発明の効果】
【００１７】
本発明にかかる入力インターフェース回路によれば、有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態１に係る入力インターフェース回路を示すブロック図である。
【図２】本実施の形態１に係る入力初段回路を示すブロック図である。
【図３】本実施の形態１に係るＳＲラッチ回路を示すブロック図である。
【図４】本実施の形態１に係る位相調整回路を示すブロック図である。
【図５】本実施の形態１に係る粗遅延調整回路を示すブロック図である。
【図６】本実施の形態１に係る微遅延調整回路を示すブロック図である。
【図７】本実施の形態１に係る位相比較器を示すブロック図である。
【図８】本実施の形態１に係る信号を示す波形図である。
【図９】本実施の形態１に係る遅延調整コントロール回路による遅延調整シーケンスを示すフローチャート図である。
【図１０】本実施の形態２に係る入力インターフェース回路を示すブロック図である。
【図１１】本発明に関連する一般的な入力インターフェース回路を示すブロック図である。
【図１２】本発明に関連する入力初段回路を示すブロック図である。
【図１３】本発明に関連する入力インターフェース回路における信号を示す波形図である。
【図１４】本発明に関連する入力インターフェース回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１に係る入力インターフェース回路を示すブロック図である。入力インターフェース回路１００は、ＤＤＲメモリ（不図示）と接続され、クロック（ＣＬＫ）に同期したＤＱｉ信号及びデータ信号が入力される。
【００２１】
入力インターフェース回路１００は、入力初段回路１、２と、ＳＲラッチ回路３、４と、入力初段回路５と、位相調整回路６と、クロックツリー回路（ＣＴＳ）７と、立ち下りエッジでデータをラッチするラッチ回路８、立ち上がりエッジでデータをラッチするラッチ回路９と、を備えている。図１において、ラッチ型入力初段回路が、入力初段回路１、２と、ＳＲラッチ回路３、４と、に相当する。
【００２２】
入力初段回路１は、ＣＬＫ＿３の立ち上がり信号に同期して、外部端子ＤＱｉの信号レベルと外部Ｖｒｅｆ端子の信号レベルとを比較し、比較結果を出力する。入力初段回路１は、ＣＬＫ＿３の立ち上がりエッジにおいて、ＤＱｉ信号とＶＲＥＦ信号（例えば、ＤＱi信号の振幅レベルの中間電位。）の信号レベルを比較した結果を増幅する。増幅した信号レベルは、ＣＬＫ＿３信号の立ち上がりエッジから次の立ち上がりエッジまでの１サイクルの間、ＳＲラッチ回路３によってラッチされる。
【００２３】
入力初段回路２は、ＣＬＫ＿３の立ち下がり信号に同期して、外部端子ＤＱｉの信号レベルと外部Ｖｒｅｆ端子の信号レベルとを比較し、比較結果を出力する。入力初段回路２は、ＣＬＫ＿３の立ち下がりエッジにおいて、ＤＱｉ信号とＶＲＥＦ信号の信号レベルを比較した結果を増幅する。増幅した信号レベルは、ＣＬＫ＿３信号の立ち下がりエッジから次の立ち下がりエッジまでの１サイクルの間、ＳＲラッチ回路４によってラッチされる。
【００２４】
ＳＲラッチ回路３、４は、入力初段回路１及び入力初段回路２の出力結果をそれぞれラッチする、ＳＲ型のラッチ回路である。入力初段回路５は、ＣＬＫ用の初段回路であり、ＣＬＫ信号及びその反転信号（ＣＬＫ＿ｂａｒ）が入力される。
【００２５】
位相調整回路６は、入力初段回路１及び入力初段回路２に入力されるＣＬＫ＿３の位相を、外部ＣＬＫ端子のクロックと同相に調整する。クロックツリー回路（ＣＴＳ）７は、各データにＣＬＫ＿３を分配するクロック遅延素子から構成される。
【００２６】
ラッチ回路８、９は、ＣＬＫ＿４を用いて、内部的にデータをラッチする。具体的には、ラッチ回路８は、ＣＬＫ＿４の立ち下がりエッジで、ＳＲラッチ回路３の出力結果（ＩＮＴ＿１）をラッチする。また、ラッチ回路９は、ＣＬＫ＿４の立ち上がりエッジで、ＳＲラッチ回路４の出力結果（ＩＮＴ＿２）をラッチする。
【００２７】
図２は、入力初段回路１、２を示す。図に示すように、入力クロック信号（ＣＬＫ＿３）が、Ｐｃｈトランジスタ１１、１２、１５のゲートにそれぞれ入力される。入力信号ＩＮ及び入力信号ＶＲＥＦが、Ｎｃｈトランジスタ１８、１９のそれぞれのゲートに入力される。また、Ｐｃｈトランジスタ１１、１２、１３、１４のソース端子が電源端子ＶＤＤに接続され、Ｎｃｈトランジスタ２０のソース端子がＧＮＤに接続される。
【００２８】
出力端子ＯＵＴが、Ｐｃｈトランジスタ１２、１４、１５のドレイン端子と、Ｐｃｈトランジスタ１３及びＮｃｈトランジスタ１７のゲートと、Ｎｃｈトランジスタ１６のドレインと、に接続される。出力端子ＯＵＴＢが、Ｐｃｈトランジスタ１１、１３のドレイン端子と、Ｐｃｈトランジスタ１５のソース端子と、Ｐｃｈトランジスタ１４と、Ｎｃｈトランジスタ１６のゲートと、Ｎｃｈトランジスタ１７のドレインと、に接続される。
【００２９】
Ｎｃｈトランジスタ１６のソースが、Ｎｃｈトランジスタ１８のドレインと接続される。Ｎｃｈトランジスタ１７のソースが、Ｎｃｈトランジスタ１９のドレインと接続される。Ｎｃｈトランジスタ２０のドレインが、Ｎｃｈトランジスタ１８、１９のソースと接続される。
【００３０】
図３は、ＳＲラッチ回路３、４を示す。図に示すように、ＳＲラッチ回路３、４は、入力初段回路１、２の出力結果（ＯＵＴ、ＯＵＴＢ）を、それぞれＩＮ＿１、ＩＮ＿２として入力する。ＮＡＮＤ＿１には、ＩＮ＿１及びＯ＿１が入力され、ＳＲラッチ回路３、４の出力であるＯＵＴを出力する。また、ＮＡＮＤ＿２には、ＩＮ＿２及びＯＵＴが入力され、Ｏ＿１を出力する。
【００３１】
図４は、位相調整回路６の詳細な構成を示すブロック図である。位相調整回路６は、ＣＬＫ＿７の位相がＣＬＫ＿１の位相に近づくように位相を調整する。位相調整回路６は、インバーター３１と、マルチプレクサー３２と、遅延調整コントロール回路３３と、粗遅延調整回路３４と、微遅延調整回路３５と、入力初段回路３６と、クロックツリー回路（ＣＴＳレプリカ）３７と、位相比較器３８と、を備えている。
【００３２】
位相調整回路６に入力されるＣＬＫ＿１が、インバーター３１と、マルチプレクサー３２に入力され、また、インバーター３１の出力がマルチプレクサー３２に入力される。インバーター３１を通過した反転クロックであるＣＬＫ＿５が、マルチプレクサー３２に入力される。
【００３３】
マルチプレクサー３２は、遅延調整コントロール回路３３からの出力信号Ｍ＿０によって制御される。すなわち、マルチプレクサー３２は、信号Ｍ＿０に応じて、インバーター３１からの出力クロックＣＬＫ＿５及びＣＬＫ＿１を選択する。
【００３４】
マルチプレクサー３２の出力信号（ＣＬＫ＿６）が、粗遅延調整回路３４に入力される。粗遅延調整回路３４の出力信号（ＣＬＫ＿８）が、微遅延調整回路３５に入力される。微遅延調整回路３５の出力信号（ＣＬＫ＿２）が、入力初段回路３６に入力されると共に、位相調整回路６の出力信号として出力される。ＣＴＳレプリカ３７を通過した出力信号（ＣＬＫ＿７）と、ＣＬＫ＿１とが、位相比較器３８に入力される。位相比較器３８は、ＣＬＫ＿７及びＣＬＫ＿１の位相を比較し、比較結果信号（ＯＵＴ＿５）を、遅延調整コントロール回路３３に出力する。
【００３５】
入力初段回路３６は、入力初段回路３６を擬似したレプリカ回路である。ＣＴＳレプリカ３７は、ＣＴＳ７を擬似したレプリカ回路であり、ＣＴＳ７と同様のクロック遅延を付加するための、クロック信号レプリカ素子から構成される。すなわち、微遅延調整回路３５から出力されるＣＬＫ＿２が入力初段回路３６及びＣＴＳレプリカ３７を通過することで得られるＣＬＫ＿７は、外部ＣＬＫが入力初段回路５及びＣＴＳ７を通過することで得られるＣＬＫ＿３と同様の遅延量を有することになる。
【００３６】
遅延調整コントロール回路３３は、位相比較結果に基づいて、マルチプレクサー３２の制御を行うことで、粗遅延調整回路３４及び微遅延調整回路３５の遅延を調整する。このため、制御信号として、Ｍ＿０、Ｎ＿０［ｎ：０］、Ｎ＿１［ｎ：０］を出力する。
【００３７】
図５は、粗遅延調整回路３４を示す。粗遅延調整回路３４は、遅延調整コントロール回路３３から入力される入力信号Ｎ＿０［ｎ：０］の値に応じて、ＣＬＫ＿６に対するＣＬＫ＿８の遅延を調整することができる。図５に示す例では、各トランジスタのサイズは同一であり、ＨｉｇｈにするＮ＿０［ｎ：０］の個数を増加させることで、ＣＬＫ＿６の位相に対するＣＬＫ＿８の遅延量を増加させることができる。初期状態では、Ｎ＿００のみをＨｉｇｈとすることで、最小の遅延値が設定される。そして、Ｎ＿０１、Ｎ＿０２、...、Ｎ＿０ｎを順次Ｈｉｇｈとすることで、遅延量を増加させていくことができる。
【００３８】
図６は、微遅延調整回路３５を示す。微遅延調整回路３５は、遅延調整コントロール回路３３から入力される入力信号Ｎ＿１［ｎ：０］の値に応じて、ＣＬＫ＿８に対するＣＬＫ＿２の遅延を調整することができる。図６に示す例では、各トランジスタのサイズは同一であり、ＬｏｗにするＮ＿１［ｎ：０］の個数を増加させることで、ＣＬＫ＿８の位相に対するＣＬＫ＿２の遅延量を増加させることができる。初期状態では、全てのＮ＿１［ｎ：０］をＨｉｇｈとすることで、最小の遅延値が設定される。そして、Ｎ＿１１、Ｎ＿１２、...、Ｎ＿１ｍを順次Ｌｏｗとすることで、遅延量を増加させていくことができる。
【００３９】
図７は、位相比較器３８を示す。位相比較器３８は、ＣＬＫ＿１の位相と、遅延回路を経由したＣＬＫ７の位相と、を比較する。位相比較器３８は、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度以上遅れている場合には、ＯＵＴ＿５の出力としてＨｉｇｈを出力し、位相遅れが１８０より小さい範囲の遅れである場合には、ＯＵＴ＿５の出力としてＬｏｗを出力する。
【００４０】
図８は、ＣＬＫと、ＤＱｉと、入力インターフェース回路１００における内部信号と、の波形を示す。DDＲインターフェースの入力においては、入力クロック（ＣＬＫ）に対するデータ（ＤＱｉ）の入力タイミングは、スペックにより規定されたセットアップ時間（図４においてｔ４で示す時間）及びホールド時間（図４においてｔ５で示す時間）が確保されたタイミングで行われる。このため、入力初段回路１、２に入力されるＣＬＫ＿３信号の位相に関して、位相調整回路６によりｔ２で示す遅延時間を調整することで、ＣＬＫ＿３がＣＬＫと同位相となるように調整する必要がある。ここでは、入力初段回路５を通過する際にｔ１で示す遅延時間が付加され、ＣＴＳ７を通過する際にｔ３で示す遅延時間が付加される。尚、位相調整回路６による位相調整動作の詳細については後述する。
【００４１】
図８において、ＤＱ０はＤＱｉのうちの一つのデータ波形である。ＤＱ０の波形に含まれる太線で示す部分は、ＤＱ０のうちの有効なＤａｔａ部分に対応する。まず、ＣＬＫ＿３の立ち上がりエッジで、入力初段回路１におけるＤＱ０とＶＲＥＦとの比較結果信号であるＩＮ＿１及びＩＮ＿２が出力される。ＳＲラッチ回路３は、入力初段回路１からのＩＮ＿１及びＩＮ＿２に基づき、有効Ｄａｔａをラッチ回路８に出力する。ＳＲラッチ回路８は、有効Ｄａｔａを、ＣＬＫ＿４の立ち下がりエッジでラッチする。一方で、ＣＬＫ＿３の立ち下がりエッジで、入力初段回路２におけるＤＱ０とＶＲＥＦとの比較結果信号であるＩＮ＿１及びＩＮ＿２が出力される。ＳＲラッチ回路４は、入力初段回路２からのＩＮ＿１及びＩＮ＿２に基づき、有効Ｄａｔａをラッチ回路９に出力する。ＳＲラッチ回路９は、有効Ｄａｔａを、ＣＬＫ＿４の立ち上がりエッジでラッチする。
【００４２】
尚、位相調整回路６が初期状態である場合には、マルチプレクサー３２は、ＣＬＫ＿１をそのまま通過させる設定であり、また、粗遅延調整回路３４及び微遅延調整回路３５には、最小の遅延値が出力される設定がなされているものとする。このため、初期状態では、位相調整回路６における遅延を０であるとした場合（すなわち、ｔ２＝０の場合）には、ＣＬＫ＿３の位相はＣＬＫ＿１の位相に対してｔ１＋ｔ３だけ遅れることになる。
【００４３】
次に、図９を参照して、本発明の実施の形態１に係る位相調整動作について説明する。図９は、遅延調整コントロール回路３３による、遅延調整のシーケンスを示す。
【００４４】
ＳＥＱ１において、遅延調整コントロール回路３３が動作し始めた場合に、まず、初期位相を確認する（Ｓ１）。ここでは、位相比較器３８は、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度以上遅れている場合にはＨｉｇｈを出力し、位相遅れが１８０度よりも小さい範囲の場合にはＬｏｗを出力するものとして説明する。
【００４５】
遅延調整コントロール回路３３は、位相確認の結果、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度より小さい範囲の遅れである場合（Ｓ１においてＹＥＳの場合）には、ＣＬＫ＿１の反転信号が出力するようにマルチプレクサー３２の制御を行う（Ｓ２）（すなわち、マルチプレクサー３２がインバーター３１からの出力（ＣＬＫ＿５）を選択するようにＭ＿０の値を制御する。）。
【００４６】
本来、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度より小さい範囲の遅れである場合には、ＣＬＫ＿７及びＣＬＫ＿１の位相関係を等しくするためには、１８０度以上の遅延調整が必要となる。このため、ＳＥＱ１において、位相の判定及び反転を行うことで、ＳＥＱ２の開始状態において、位相比較器３８は、Ｈｉｇｈ（ＣＬＫ＿７がＣＬＫ＿１の位相より、１８０度以上遅れている。）を必ず出力することになる。
【００４７】
次いで、ＳＥＱ２において、位相比較器３８による出力結果からＣＬＫ＿７の位相を検知する（Ｓ３）。位相検知の結果、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度以上遅れている場合（位相比較器３８の出力がＨｉｇｈある場合、すなわち、Ｓ３においてＮｏ）である場合には、位相比較器３８の出力がＬｏｗになるまでの間（Ｓ３においてＹＥＳとなるまでの間）、粗遅延調整回路３４の遅延値を増加させていく。例えば、現在、粗遅延調整回路３４のｎ番目のトランジスタまでの制御信号がＨｉｇｈとなっている場合に、その次のトランジスタのアドレス（ｎ＋１番目）の制御信号をＨｉｇｈとする。上述したように、ＳＥＱ２の開始状態においては、位相比較器３８の出力はＨｉｇｈであるため、この状態から位相比較器３８の出力がＬｏｗになるまでの間、粗遅延調整回路３４の遅延値を増加させていく（Ｓ４）。
【００４８】
そして、位相比較器３８の出力がＬｏｗになった場合には、粗遅延調整回路３４の遅延値は、位相比較器３８の出力がＬｏｗになる１つ手前の遅延値に設定される（Ｓ５）。例えば、現在、粗遅延調整回路３４のｎ番目のトランジスタまでの制御信号がＨｉｇｈとなっている場合には、そのｎ番目のトランジスタの制御信号をＬｏｗとすることで、その一つ前のトランジスタのアドレス（ｎ−１番目）までの制御信号がＨｉｇｈであるようにする。尚、ＳＥＱ３の開始状態においても、位相比較器３８の出力はＨｉｇｈとなる。
【００４９】
次いで、ＳＥＱ３において、位相比較器３８による出力結果からＣＬＫ＿７の位相を検知する（Ｓ６）。位相検知の結果、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が１８０度以上遅れている場合（位相比較器３８の出力がＨｉｇｈある場合、すなわち、Ｓ６においてＮｏ）である場合には、位相比較器３８の出力がＬｏｗになるまでの間（Ｓ６においてＹＥＳとなるまでの間）、微遅延調整回路３５の遅延値を増加させていく（Ｓ７）。例えば、現在、微遅延調整回路３５のｎ番目のトランジスタまでの制御信号がＬｏｗとなっている場合に、その次のトランジスタのアドレス（ｎ＋１番目）の制御信号をＬｏｗとする。
【００５０】
そして、位相比較器３８の出力がＬｏｗになった時点で、微遅延調整回路３５の遅延値は、位相比較器３８の出力がＬｏｗになる１つ手前の遅延値に設定される（Ｓ８）。例えば、現在、微遅延調整回路３５のｎ番目のトランジスタまでの制御信号がＬｏｗとなっている場合には、そのｎ番目のトランジスタの制御信号をＨｉｇｈとすることで、その一つ前のトランジスタのアドレス（ｎ−１番目）までの制御信号がＬｏｗであるようにする。
【００５１】
さらに、ＳＥＱ４においては、位相比較器３８により位相を常時検知しながら、位相の補正を行う（Ｓ９、１０、１１）。ＳＥＱ４では、ＣＬＫ＿１の位相に対してＣＬＫ＿７の位相が追従するように、微遅延調整回路３５による遅延の調整が行われる。
【００５２】
以上説明したように、入力インターフェースとしてラッチ型の入力初段回路を備えることで（すなわち、ＳＲラッチ回路３、４を備え、位相調整回路６によって外部ＣＬＫとＳＲラッチ回路３、４へと供給するＣＬＫ３とを同相になるように調整することで）、従来、ジッタやデューティを悪化させていた初段回路や初段回路以降の遅延の影響を無視することができる。
【００５３】
さらに、遅延調整コントロール回路３３の初期状態において、入力初段回路３６を通過したＣＬＫ＿７が、ＣＬＫ入力端子のＣＬＫ＿１に対して１８０度より進んでいない場合には初期位相を反転し、１８０度以上進んでいる場合には位相を反転させずにスルーさせることで、位相調整回路６において調整する遅延量を小さくすることができる。
【００５４】
従って、遅延回路において発生するジッタやデューティの悪化を抑制することができるために、ラッチ回路８、９に必要となる有効なセットアップ特性及びホールド特性を良好に確保することができる。
【００５５】
実施の形態２．
図１０は、本発明の実施の形態２に係る入力インターフェース回路を示すブロック図である。入力インターフェース回路２００は、図１に示した入力インターフェース回路１００と比べて、位相調整回路６に換えて、立ち下がりＣＬＫ用の位相調整回路（立ち下がりエッジ用位相調整回路）４６と、立ち上がりＣＬＫ用の位相調整回路（立ち上がりエッジ用位相調整回路）４７と、の２つの位相調整回路を備えたことを特徴とする。尚、入力初段回路４１、４２は図１に示した入力初段回路１、２と、ＳＲラッチ回路４３、４４はＳＲラッチ回路３、４と、入力初段回路４５は入力初段回路５と、ＣＴＳ４８、４９はＣＴＳ７と、ラッチ回路５０、５１はラッチ回路８、９と同様の構成であるため、ここではその説明を省略する。
【００５６】
図１に示した入力インターフェース回路１００では、位相比較器３８が比較する信号は、ＣＬＫ＿１でのＣＬＫ＿７の立ち上がりエッジのみを検出対象としている。このため、位相調整回路６から出力されるＣＬＫ＿２の立ち下がりエッジについては、正確に位相の合わせこみを行うことができない。従って、入力初段回路２に入力されるＣＬＫ＿３の立ち下りエッジの位相は、ＣＬＫ＿１の立ち下がりエッジの位相と比較して、ずれている可能性がある。
【００５７】
これに対して、図１０に示す入力インターフェース回路２００は、立ち下がりエッジ及び立ち上がりエッジの両エッジの遅延に対して、それぞれ位相調整回路４６、４７を備えることで、入力初段回路４１、４２に入力される両方のエッジ（ＣＬＫ＿１２のエッジ、ＣＬＫ＿１３のエッジ）を、ＣＬＫ＿９の位相に合わせことできる。
【００５８】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００５９】
１００  入力インターフェース回路、
１、２  入力初段回路、  ３、４  ＳＲラッチ回路、  ５  入力初段回路、
６  位相調整回路、  ７  クロックツリー回路（ＣＴＳ）、  ８、９  ラッチ回路、
３１  インバーター、  ３２  マルチプレクサー、
３３  遅延調整コントロール回路、  ３４  粗遅延調整回路、
３５  微遅延調整回路、  ３６  入力初段回路、
３７  クロックツリー回路（ＣＴＳレプリカ）、  ３８  位相比較器、
２００  入力インターフェース回路、
４６  立ち下がりエッジ用位相調整回路、  ４７  立ち上がりエッジ用位相調整回路、
４１、４２  入力初段回路、  ４３、４４  ＳＲラッチ回路、  ４５  入力初段回路、
４８、４９  ＣＴＳ、  ５０、５１  ラッチ回路、
３００  入力インターフェース回路、
６１、６３  入力初段回路、
６２  クロックツリーレプリカ回路（ＣＴＳレプリカ）、
６４  クロックツリー回路（ＣＴＳ）、  ６５、６６  ラッチ回路、
２１１  ＤＤＲ−ＳＤＲＡＭ、  ２１２  ＤＱＳ信号、
２１３ａ、２１３ｂ  データ信号、  ２１５  入力バッファ、  ２１６  遅延回路、
２１７  データラッチ、  ２２１  メモリインターフェース回路、
２２２  リードクロック発生回路、  ２２３  メインステートマシン、
２５７  データストローブ信号、  ２５３  リードクロック、  ２５０  発振回路、
２６０  位相比較器、  ２６２  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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