(57)【要約】【課題】開閉素子によって通電制御される電気負荷への給電回路の短絡・断線異常を監視制御手段によって確実に検出し、しかも監視制御手段の迅速応答負担を軽減する。【解決手段】駆動電源１０１と電気負荷１０３との間に接続された開閉素子１３０は、監視制御手段１１０Ａが発生する制御出力信号Ｄｒによって開閉制御され、判定記憶回路１６０Ａは開閉素子１３０に対する閉路指令と開路指令に対応して、正しく閉路と開路とを行ったかどうかを判定記憶して、閉路判定記憶信号Ｍ１と開路判定記憶信号Ｍ２を定期的に監視制御手段１１０Ａに報告する。判定記憶内容は定期的にリセットされながら判定動作が更新継続される。監視制御手段１１０Ａは開閉指令の発生時点で即時に判定記憶信号を監視する必要がないので、監視制御の即応性が求められず、短時間の閉路または開路指令であっても異常発生の有無を確実に検出することができる。【選択図】図１
2011120422.tif 000002
【特許請求の範囲】
【請求項１】
駆動電源から給電される電気負荷に対して直列接続された開閉素子と、当該開閉素子を開閉制御すると共に、前記電気負荷に対する給電回路の異常状態の有無を監視する監視制御手段とを備えた電気負荷の駆動制御装置であって、
前記監視制御手段は、前記開閉素子に対する閉路指令または開路指令となる制御出力信号を発生して、前記開閉素子及び判定記憶回路に供給し、
前記開閉素子は、当該開閉素子の開閉状態に応じた状態検出信号を発生して前記判定記憶回路に供給し、
前記判定記憶回路は、前記制御出力信号が閉路指令であったときには前記開閉素子が正常に閉路したかどうかを検出記憶して閉路判定記憶信号を発生すると共に、前記制御出力信号が開路指令であったときには前記開閉素子が正常に開路したかどうかを検出記憶して開路判定記憶信号を発生し、かつ、前記監視制御手段による判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるか、または前記監視制御手段の指令によって定期的に強制リセットされ、
前記監視制御手段はさらに、判定記憶信号となる前記閉路判定記憶信号と前記開路判定記憶信号とを、前記判定記憶回路がリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定する
ことを特徴とする電気負荷の駆動制御装置。
【請求項２】
請求項１に記載の電気負荷の駆動制御装置において、
前記監視制御手段が前記閉路判定記憶信号と前記開路判定記憶信号とを定期的に読出す判定信号の読出時期は、前記監視制御手段が前記開閉素子に対する閉路指令または開路指令となる制御出力信号を発生する指令供給時期の前後にあって、前回の判定記憶信号の読出し完了に伴う前記判定記憶回路の記憶情報のリセット処理から次回の判定記憶信号の読出しによって前記監視制御手段が読取記憶を完了するまでの期間が、前記判定記憶回路による判定時間帯となり、
前記判定時間帯内で、前記制御出力信号が開路指令から閉路指令に変化した場合、または閉路指令から開路指令に変化した場合には、前記次回に読み出された判定記憶信号は前記閉路判定記憶信号と開路判定記憶信号との双方を包含し、前記判定時間帯内で、前記制御出力信号が閉路指令または開路指令のいずれか一方を持続していた場合には、前記次回に読み出された判定記憶信号は前記閉路判定記憶信号または開路判定記憶信号とのいずれか一方が有効となる
ことを特徴とする電気負荷の駆動制御装置。
【請求項３】
請求項２に記載の電気負荷の駆動制御装置において、
前記監視制御手段は、前記判定記憶回路が発生する前記判定記憶信号を定期的に読取記憶して異常の有無を判定すると共に、今回の読取記憶による異常判定結果が異常であって、次回の読取記憶による異常判定結果が再度異常であるかどうかの再確認処理を行って、複数回の異常判定結果が異常判定であったときに異常処理を行い、
前記異常処理は、少なくとも前記異常判定結果が前記電気負荷の短絡異常であったときに前記制御出力信号を停止して、前記開閉素子に開路指令を供給する
ことを特徴とする電気負荷の駆動制御装置。
【請求項４】
請求項１から３までのいずれか１項に記載の電気負荷の駆動制御装置において、
前記判定記憶回路は、前記開閉素子に対する制御出力信号が入力される指令経歴記憶回路をさらに備え、
前記指令経歴記憶回路は、前記制御出力信号が閉路指令に対応した論理レベルとなったことを記憶して論理「１」となるオン指令記憶信号を発生すると共に、前記制御出力信号Ｄｒが開路指令に対応した論理レベルとなったことを記憶して論理「１」となるオフ指令記憶信号を発生し、
前記判定記憶回路は、前記閉路判定記憶信号として正常閉路記憶信号または異常閉路記憶信号を備えると共に、前記開路判定記憶信号として正常開路記憶信号または異常開路記憶信号を備え、
前記指令経歴記憶回路はさらに、前記判定記憶回路と共に前記監視制御手段による判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるか、または前記監視制御手段の指令によって定期的に強制リセットされ、
前記監視制御手段は、読出し時点における前記オン指令記憶信号が論理「１」であったときに、前記閉路判定記憶信号の内容が正常または異常なしの判定であったことを仮判定記憶する第一正常メモリと、非正常または異常判定であったことを記憶する第一異常メモリを備えると共に、読出し時点における前記オフ指令記憶信号が論理「１」であったときに、前記開路判定記憶信号の内容が正常判定または異常なしの判定であったことを仮判定記憶する第二正常メモリと、非正常または異常判定であったことを記憶する第二異常メモリを備え、
前記第一・第二正常メモリが共に正常仮判定を記憶し、しかも第一・第二異常メモリが共に異常判定を記憶していないときに正常判定を行い、前記第一・第二異常メモリの少なくとも一方が異常判定を記憶しているときには閉路異常または開路異常の異常判定を行い、前記第一正常メモリが正常記憶せず、しかも第一異常メモリが異常記憶をしていないとき、または前記第二正常メモリが正常記憶せず、しかも第二異常メモリが異常記憶をしていないときは不確定判定を行い、
前記第一・第二正常メモリと第一・第二異常メモリは、前記正常仮判定または正常判定または異常判定または不確定判定結果を、要因別に記憶した後に定期的にリセットされる
ことを特徴とする電気負荷の駆動制御装置。
【請求項５】
請求項４に記載の電気負荷の駆動制御装置において、
前記監視制御手段は、前記指令経歴記憶回路に対するリセット信号が解除された状態において、前記オン指令記憶信号とオフ指令記憶信号が共に論理「０」となっているとき、或いは、前記オン指令記憶信号が論理「０」であってオン記憶が行われていないのに前記閉路判定記憶信号は論理「１」になっているとき、或いは、前記オフ指令記憶信号Ｍ４が論理「０」であってオフ記憶が行われていないのに前記開路判定記憶信号は論理「１」になっているときのいずれかにおいて論理異常の仮判定を行い、再確認処理を行ってから論理異常判定を行い、前記論理異常判定は前記監視制御手段から前記開閉素子に至る信号伝達系統または前記判定記憶回路または前記指令経歴記憶回路が異常であるか、ノイズ誤動作であると判定する
ことを特徴とする電気負荷の駆動制御装置。
【請求項６】
請求項４に記載の電気負荷の駆動制御装置において、
前記判定記憶回路は、正常閉路記憶信号と正常開路記憶信号を発生し、
前記正常閉路記憶信号は、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧以下となっていれば論理「１」となって、当該開閉素子が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子の内部短絡または素子間配線短絡である素子内外短絡の異常が発生しているかもしれない状態であり、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧を超過しておれば論理「０」となって、前記電気負荷の内部短絡または外部配線による負荷間の短絡または開閉素子が閉路できない溶断状態を意味する負荷内外短絡等の異常であると判定され、
前記正常開路記憶信号は、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧以上となっていれば論理「１」となって、当該開閉素子が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等の異常が発生しているかもしれない状態であり、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧未満であれば論理「０」となって、前記素子内外短絡の異常が発生していると判定され、
前記監視制御手段は、前記正常閉路記憶信号と前記正常開路記憶信号が共に仮正常判定である論理「１」であれば、電気負荷と開閉素子及び外部配線の全てが正常であると判定し、前記正常閉路記憶信号が仮正常判定である論理「１」であって、前記正常開路記憶信号が非正常判定である論理「０」であれば、前記素子内外短絡による異常が発生していると判定し、前記正常閉路記憶信号が非正常判定である論理「０」であって、前記正常開路記憶信号が仮正常判定である論理「１」であれば、前記負荷内外短絡等による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている
ことを特徴とする電気負荷の駆動制御装置。
【請求項７】
請求項６に記載の電気負荷の駆動制御装置において、
前記開閉素子と電気負荷との接続点にはプルアップ抵抗とプルダウン抵抗とが接続されていて、当該接続点の監視電圧は断線検出回路に入力され、
前記断線検出回路は、第一電圧と、当該第一電圧よりも大きな設定値である第二電圧を生成する分圧抵抗と、帯域比較回路とによって構成され、
前記帯域比較回路は、前記監視電圧が前記第一電圧と第二電圧との間にあるときには前記電気負荷の内部断線または負荷配線の断線である負荷内外断線が発生したと判定して断線検出信号を発生し、前記断線検出回路が電気負荷内外の断線を検出すると、前記正常閉路記憶信号と正常開路記憶信号は共に非正常判定である論理「０」に設定される
ことを特徴とする電気負荷の駆動制御装置。
【請求項８】
請求項４に記載の電気負荷の駆動制御装置において、
前記判定記憶回路は、異常閉路記憶信号と異常開路記憶信号を発生し、
前記異常閉路記憶信号は、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧を超過しておれば論理「１」となって、前記電気負荷の内部短絡または外部配線による負荷間の短絡または開閉素子が閉路できない溶断状態を意味する負荷内外短絡等の異常であると判定し、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧以下となっていれば論理「０」となって、当該開閉素子が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子の内部短絡または素子間配線短絡である素子内外短絡の異常が発生しているかもしれない状態であり、  前記異常開路記憶信号は、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧未満であれば論理「１」となって、前記素子内外短絡の異常が発生していると判定し、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧以上となっていれば論理「０」となって、当該開閉素子が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等の異常が発生しているかもしれない状態であり、
前記監視制御手段は、前記判定記憶回路に対するリセット指令が解除されている状態において、前記異常閉路記憶信号と前記異常開路記憶信号が共に仮正常判定である論理「０」であれば、電気負荷と開閉素子及び外部配線の全てが正常であると判定し、前記異常閉路記憶信号が仮正常判定である論理「０」であって、前記異常開路記憶信号が異常判定である論理「１」であれば、前記素子内外短絡による異常が発生していると判定し、前記異常閉路記憶信号が異常判定である論理「１」であって、前記異常開路記憶信号が仮正常判定である論理「０」であれば、前記負荷内外短絡等による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている
ことを特徴とする電気負荷の駆動制御装置。
【請求項９】
請求項４に記載の電気負荷の駆動制御装置において、
前記判定記憶回路は、異常閉路記憶信号と異常開路記憶信号を発生し、
前記異常閉路記憶信号は、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の通電電流が所定の上限値を超過すれば論理「１」となって、前記電気負荷の内部短絡または外部配線による負荷間の短絡である負荷内外短絡の異常であると判定し、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の通電電流が所定の上限値未満であれば論理「０」となって、当該開閉素子が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子の内部短絡または素子間配線短絡である素子内外短絡の異常が発生しているかもしれない状態であり、
前記異常開路記憶信号は、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧未満であれば論理「１」となって、前記素子内外短絡の異常が発生していると判定し、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧以上となっていれば論理「０」となって、当該開閉素子が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記電気負荷の内部短絡または外部配線による負荷間の短絡または開閉素子が閉路できない溶断状態を意味する負荷内外短絡等の異常が発生しているかもしれない状態であり、
前記監視制御手段は、前記判定記憶回路に対するリセット指令が解除されている状態において、前記異常閉路記憶信号と前記異常開路記憶信号が共に仮正常判定である論理「０」であれば、電気負荷と開閉素子及び外部配線の全てが正常であると判定し、前記異常閉路記憶信号が仮正常判定である論理「０」であって、前記異常開路記憶信号が異常判定である論理「１」であれば、前記素子内外短絡による異常が発生していると判定し、前記異常閉路記憶信号が異常判定である論理「１」であって、前記異常開路記憶信号が仮正常判定である論理「０」であれば、前記負荷内外短絡による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている
ことを特徴とする電気負荷の駆動制御装置。
【請求項１０】
請求項８または９に記載の電気負荷の駆動制御装置において、
前記開閉素子と電気負荷との接続点にはプルアップ抵抗とプルダウン抵抗とが接続されていて、当該接続点の監視電圧は断線検出回路に入力され、
前記断線検出回路は、第一電圧と、当該第一電圧よりも大きな設定値である第二電圧を生成する分圧抵抗と、帯域比較回路とによって構成され、
前記帯域比較回路は、前記監視電圧が前記第一電圧と第二電圧との間にあるときには前記電気負荷の内部断線または負荷配線の断線である負荷内外断線が発生したと判定して断線検出信号を発生し、前記断線検出回路が電気負荷内外の断線を検出すると、前記異常閉路記憶信号と異常開路記憶信号は共に異常判定である論理「１」に設定される
ことを特徴とする電気負荷の駆動制御装置。
【請求項１１】
請求項１から３までのいずれか１項に記載の電気負荷の駆動制御装置において、
前記判定記憶回路は、前記閉路判定記憶信号として正常閉路記憶信号と異常閉路記憶信号を備えると共に、前記開路判定記憶信号として正常開路記憶信号と異常開路記憶信号を備え、
前記監視制御手段は、前記判定記憶回路の判定記憶信号を定期的に読み出して、前記正常閉路記憶信号と異常閉路記憶信号と正常開路記憶信号と、異常開路記憶信号の信号電圧レベルの組合せによって異常状態の有無を判定し、
前記各判定記憶信号の全ては、前記監視制御手段による判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるか、または前記監視制御手段の指令によって定期的に強制リセットされる
ことを特徴とする電気負荷の駆動制御装置。
【請求項１２】
請求項１１に記載の電気負荷の駆動制御装置において、
前記監視制御手段は、前記判定記憶回路から読出された前記正常閉路記憶信号と異常閉路閉路記憶信号とが共に閉路判定信号を記憶していない状態で、しかも前記正常開路記憶信号と異常開路記憶信号とが共に開路判定信号を記憶していない状態において論理異常の仮判定を行い、再確認処理を行ってから論理異常判定を行い、
前記論理異常判定は、前記監視制御手段から前記開閉素子に至る信号伝達系統または前記判定記憶回路が異常であるか、ノイズ誤動作であると判定するものである
ことを特徴とする電気負荷の駆動制御装置。
【請求項１３】
請求項１１に記載の電気負荷の駆動制御装置において、
前記正常閉路記憶信号は、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧以下となっていれば論理「１」となって、当該開閉素子が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子の内部短絡または素子間配線短絡である素子内外短絡の異常が発生しているかもしれない状態であり、
前記異常閉路記憶信号は、前記制御出力信号が閉路指令信号であったときに、前記開閉素子の両端電圧が所定の閉路電圧を超過しておれば論理「１」となって、前記電気負荷の内部短絡または外部配線による負荷間の短絡または開閉素子が閉路できない溶断状態を意味する負荷内外短絡等の異常であると判定され、
前記正常開路記憶信号は、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧以上となっていれば論理「１」となって、当該開閉素子が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等の異常が発生しているかもしれない状態であり、
前記異常開路記憶信号は、前記制御出力信号が開路指令信号であったときに、前記開閉素子の両端電圧が所定の開路電圧未満であれば論理「１」となって、前記素子内外短絡の異常が発生していると判定され、
前記監視制御手段は、前記正常閉路記憶信号と前記正常開路記憶信号が共に仮正常判定である論理「１」であって、前記異常閉路記憶信号と異常開路記憶信号がいずれも論理「０」である場合に、電気負荷と開閉素子及び外部配線の全てが正常であると判定し、前記正常閉路記憶信号が仮正常判定である論理「１」であって、前記異常開路記憶信号が異常判定である論理「１」であれば、前記素子内外短絡による異常が発生していると判定し、前記異常閉路記憶信号が異常判定である論理「１」であって、前記正常開路記憶信号が仮正常判定である論理「１」であれば、前記負荷内外短絡等による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている
ことを特徴とする電気負荷の駆動制御装置。
【請求項１４】
請求項１３に記載の電気負荷の駆動制御装置において、
前記開閉素子と電気負荷との接続点にはプルアップ抵抗とプルダウン抵抗とが接続されていて、当該接続点の監視電圧は断線検出回路に入力され、
前記断線検出回路は、第一電圧と、当該第一電圧よりも大きな設定値である第二電圧を生成する分圧抵抗と、帯域比較回路とによって構成され、
前記帯域比較回路は、前記監視電圧が前記第一電圧と第二電圧との間にあるときには前記電気負荷の内部断線または負荷配線の断線である負荷内外断線が発生したと判定して断線検出信号を発生し、前記断線検出回路が電気負荷内外の断線を検出すると、前記異常閉路記憶信号と異常開路記憶信号は共に異常判定である論理「１」に設定される
ことを特徴とする電気負荷の駆動制御装置。
【請求項１５】
請求項４または１１に記載の電気負荷の駆動制御装置において、
前記開閉素子は、複数個の電気負荷を駆動制御する複数個のインテリジェントパワースイッチのそれぞれに内蔵され、
前記インテリジェントパワースイッチは、それぞれ判定記憶回路を包含して、全体としてインテリジェントパワーモジュールを構成し、
前記インテリジェントパワーモジュールは、前記監視制御手段との間で直並列変換器を介して制御監視信号をシリアル交信するための通信制御回路を備え、
前記通信制御回路は、前記監視制御手段から受信した複数の制御出力信号を、各開閉素子に対して個別に供給すると共に、各インテリジェントパワースイッチから入力された前記閉路判定記憶信号と開路判定記憶信号とを前記監視制御手段に送信し、
前記閉路判定記憶信号と開路判定記憶信号は、正常閉路記憶信号と正常開路記憶信号または異常閉路記憶信号と異常開路記憶信号に対してオン指令記憶信号とオフ指令記憶信号を付加したものであるか、或いは正常閉路記憶信号と異常閉路記憶信号と正常開路記憶信号と異常開路記憶信号である
ことを特徴とする電気負荷の駆動制御装置。
【請求項１６】
請求項１５に記載の電気負荷の駆動制御装置において、
前記通信制御回路は、一括指令出力手段と分割監視読出手段を備え、
前記一括指令出力手段は、前記監視制御手段からの一回のシリアル交信によって、前記複数のインテリジェントパワースイッチのそれぞれに対して個別の制御出力信号を供給し、当該制御出力信号の論理レベルに応動して各開閉素子を閉路または開路する書込データの送信手段であり、
前記分割監視読出手段は、前記監視制御手段への一回のシリアル交信によって、前記複数のインテリジェントパワースイッチの一部から入力された読出データを読出すと共に、監視対象となった前記インテリジェントパワースイッチを順次変更しながら複数回の送信によって全てのインテリジェントパワースイッチに関する判定記憶信号データを読出す手段である
ことを特徴とする電気負荷の駆動制御装置。
【請求項１７】
請求項１６に記載の電気負荷の駆動制御装置において、
前記一括指令出力手段は、前記監視制御手段からの一回のシリアル交信によって、前記複数のインテリジェントパワースイッチのそれぞれに対して個別の制御出力信号を供給すると共に、前記複数のインテリジェントパワースイッチに対する自己リセット許可信号を包含し、
前記自己リセット許可信号は、当該自己リセット許可信号の論理レベルに応動して前記複数のインテリジェントパワースイッチ内の閉路判定記憶信号と開路判定記憶信号とを読出完了時点でリセットするかしないかを決定する指令信号である
ことを特徴とする電気負荷の駆動制御装置。
【請求項１８】
請求項１から３までまたは請求項１５のいずれか１項に記載の電気負荷の駆動制御装置において、
前記監視制御手段は、プログラムメモリと協働し、演算処理用のＲＡＭを備えたマイクロプロセッサによって構成され、
前記プログラムメモリは、前記開閉素子に対する制御出力信号の指令出力発生手段と、前記判定記憶回路が発生する閉路判定記憶信号及び開路判定記憶信号と、前記指令経歴記憶回路が発生するオン指令記憶信号及びオフ指令記憶信号との読出し、または正常閉路記憶信号と異常閉路記憶信号と正常開路記憶信号と異常開路記憶信号との読出しを行う判定情報読出手段と、当該判定情報読出手段による読出信号の論理レベルの組合せによって異常状態の有無を判定し、前記電気負荷の短絡異常が検出されたときには少なくとも前記制御出力信号を開路指令にする異常処理手段となる制御プログラムを包含し、
前記開閉素子には、過電流抑制回路、または過電流遮断回路、または過熱遮断回路との少なくとも一つの保護回路が設けられ、
前記過電流抑制回路は、前記開閉素子の通電電流が所定の閾値を超過しないように当該開閉素子の導通状態を制御する負帰還制御回路であり、
前記過電流遮断回路は、前記開閉素子の通電電流が所定の閾値を超過したときに、当該開閉素子を開路状態に維持する回路であり、
前記過熱遮断回路は、前記開閉素子の温度が所定の閾値を超過したときに当該開閉素子を遮断する回路である
ことを特徴とする電気負荷の駆動制御装置。
【請求項１９】
請求項１８に記載の電気負荷の駆動制御装置において、
前記異常処理手段は、異常報知出力信号を発生して警報表示を行うか、少なくとも判定された異常内容を要因別に前記ＲＡＭの特定領域に仮保存し、電源スイッチが開路された後の遅延給電期間において不揮発性のデータメモリへ転送保存する異常履歴保存手段をさらに有する
ことを特徴とする電気負荷の駆動制御装置。
【請求項２０】
請求項１８に記載の電気負荷の駆動制御装置において、
前記プログラムメモリは、再確認処理手段となる制御プログラムをさらに包含し、
前記再確認処理手段は、今回の判定記憶信号の読取記憶による異常判定結果が異常であって、次回の読取記憶による異常判定結果が再度異常であるかどうかの確認処理を行って、複数回の異常判定結果が異常判定であったときに異常発生状態を確定記憶する手段であり、
前記異常処理手段は、前記再確認処理手段によって異常発生状態を確定記憶したことによって実行される
ことを特徴とする電気負荷の駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、駆動電源から給電される電気負荷に対して直列接続された開閉素子と、当該開閉素子を開閉制御すると共に、電気負荷に対する給電回路の異常状態の有無を監視する監視制御手段とを備えた電気負荷の駆動制御装置に関するもので、特に、一瞬の閉路指令または開路指令に対して開閉素子が正しく閉路または開路したかどうか、或いは閉路指令から開路指令や、開路指令から閉路指令への指令の変化を見逃さないで、確実に異常状態の有無を検出するように改良された電気負荷の駆動制御装置に関するものである。
【背景技術】
【０００２】
電気負荷の給電制御において、パワートランジスタである開閉素子の異常監視機能を備えたインテリジェントスイッチは広く実用されている。例えば特許文献１の「給電回路の異常検出装置」によれば、開閉制御手段（監視制御手段に相当）により、パワートランジスタ（開閉素子に相当）に対する制御出力信号を発生し、状態検出回路により、パワートランジスタの開閉状態を状態検出信号として開閉制御手段に報告するようになっていて、開閉制御手段は自らが発生した制御出力信号が閉路指令であったか開路指令であったかどうかと、報告された状態検出信号が閉路状態であったか開路状態であったかどうかとを対比して、電気負荷に対する給電回路及び開閉素子の異常の有無を判定するようになっている。
【０００３】
例えば、閉路指令に対応してパワートランジスタの両端電圧が所定値以上となって閉路していない状態であれば、電気負荷の短絡または外部配線の混触によって電気負荷が短絡されて過大電流が流れている負荷短絡異常であるか、パワートランジスタが閉路できない内部溶断異常などによる閉路異常であると判定される。また、開路指令に対応してパワートランジスタの両端電圧が所定値以下となって開路していない状態であれば、パワートランジスタの内部短絡であるか、外部配線の混触によってパワートランジスタの両端が短絡されている開路異常であると判定される。
【０００４】
しかし、閉路指令に対応してパワートランジスタの両端電圧が所定値以下となって正常に閉路しているように見えても、上記パワートランジスタの内部短絡または外部短絡による開路異常状態であるかもしれない。また、開路指令に対応してパワートランジスタの両端電圧が所定値以上となって正常に開路しているように見えても、電気負荷の内部短絡または外部短絡による閉路異常状態であるかもしれない。従って、正常閉路状態と正常開路状態の両方が検出されたことによって、初めて給電回路や開閉素子が正常であることが確認されるものであって、正常閉路状態または正常開路状態だけが検出されている状態は仮正常判定の状態となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３５２９４号公報（図１、要約）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
（１）従来技術の課題の説明
前記特許文献による「給電回路の異常検出装置」は、電気負荷の給電回路及び開閉素子の異常発生の有無を、監視制御手段となる開閉制御手段が判定するようになっている。従って、開閉素子側の回路規模は小規模となる特徴がある反面、監視制御手段側には大きな制御負担が課される問題点がある。その第一の問題点は、例えばパルス幅変調信号によって高頻度に開閉動作する開閉素子に対して極短時間の開路指令または閉路指令が与えられたときに、この開路指令または閉路指令が与えられている短時間の内に状態検出信号を即時に読取る必要があることである。また、第二の問題点として滅多に開閉動作が行われない電気負荷の場合に、開閉素子に対する指令が開路指令または閉路指令から閉路指令または開路指令に変化したときに、指令変化の前後の状態を見逃さないように常時監視する必要があることである。さらに、例えばマイクロプロセッサによって構成された一つの監視制御手段が、多数の開閉素子に対する監視制御を行っている場合、或いは多数の開閉素子に対する信号回線を削減するためにシリアル通信回線を利用しようとした場合には、監視制御に関する応答性が特に重要な課題となり、正確な異常検出が行えなくなる問題点が発生する。
【０００７】
（２）発明の目的の説明
この発明の第一の目的は、監視制御手段に対して応答性に関する過大な制御負担を与えることがなく、確実に電気負荷に対する給電回路と開閉素子の異常状態の有無を判定することができる電気負荷の駆動制御装置を提供することである。また、この発明の第二の目的は、監視制御手段がマイクロプロセッサでなる場合であって、多数の開閉素子との間でシリアル交信を行うように構成されたものであっても、確実に電気負荷に対する給電回路と開閉素子の異常状態の有無を判定することができる電気負荷の駆動制御装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明による電気負荷の駆動制御装置は、駆動電源から給電される電気負荷に対して直列接続された開閉素子と、当該開閉素子を開閉制御すると共に、前記電気負荷に対する給電回路の異常状態の有無を監視する監視制御手段とを備えた電気負荷の駆動制御装置であって、前記監視制御手段は、前記開閉素子に対する閉路指令または開路指令となる制御出力信号を発生して、前記開閉素子及び判定記憶回路に供給し、前記開閉素子は、当該開閉素子の開閉状態に応じた状態検出信号を発生して前記判定記憶回路に供給し、前記判定記憶回路は、前記制御出力信号が閉路指令であったときには前記開閉素子が正常に閉路したかどうかを検出記憶して閉路判定記憶信号を発生すると共に、前記制御出力信号が開路指令であったときには前記開閉素子が正常に開路したかどうかを検出記憶して開路判定記憶信号を発生し、かつ、前記監視制御手段による判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるか、または前記監視制御手段の指令によって定期的に強制リセットされ、前記監視制御手段はさらに、判定記憶信号となる前記閉路判定記憶信号と前記開路判定記憶信号とを、前記判定記憶回路がリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、開閉素子に対する制御出力信号と開閉素子の開路または閉路状態とを照合して、閉路判定記憶信号と開路判定記憶信号とを発生する判定記憶回路を備え、監視制御手段はこの判定記憶信号を定期的に読出して異常の有無を総合的に判定すると共に、判定記憶回路は定期的にリセットされるようになっている。従って、たとえ短時間の閉路指令信号または開路指令信号であっても、開閉素子が正常に閉路または開路したかどうかの判定結果が記憶されているので、閉路指令信号または開路指令信号の発生タイミングから遅れた時刻で読出しを行うことが可能となって、開閉制御手段の迅速応答性に関する負担が軽減され、しかも確実に異常発生の有無を検出して制御の安全性を向上することができる効果がある。また、閉路指令信号と開路指令信号が比較的緩慢に変化するものにおいて、今回の読出動作では閉路または開路判定記憶信号だけが読み出された場合であっても、その後の読出動作で開路または閉路判定記憶信号が読み出された時点では、閉路判定記憶信号と開路判定記憶信号とを総合して異常の有無を判定することができる効果がある。さらに、判定記憶回路は定期的にリセットされながら判定動作を繰返しているので、ノイズ誤動作等による誤った記憶状態が持続せず、正確な判定処理を行うことができる効果がある。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１に係る電気負荷の駆動制御装置の全体回路ブロック図である。
【図２】図１に示す断線検出回路１８０の詳細図である。
【図３】図１に示す判定記憶回路１６０の判定記憶内容の一覧表を示し、（Ａ）は、状態検出と判定記憶の内容を説明するものであり、（Ｂ）は指令履歴と判定記憶の内容を説明するものである。
【図４】図１の装置の動作説明用のフローチャートである。
【図５】図４の中の一部の動作の詳細説明用のフローチャートである。
【図６】この発明の実施の形態２に係る電気負荷の駆動制御装置の全体回路ブロック図である。
【図７】図６に示す判定記憶回路１６０Ｂの判定記憶内容の一覧表を示し、（Ａ）は、状態検出と判定記憶の内容を説明するものであり、（Ｂ）は指令履歴と判定記憶の内容を説明するものである。
【図８】この発明の実施の形態３に係る電気負荷の駆動制御装置の全体回路ブロック図である。
【図９】この発明の実施の形態４に係る電気負荷の駆動制御装置の全体回路ブロック図である。
【図１０】図９に示す装置の動作説明用のフローチャートである。
【図１１】図１０の中の一部の動作の詳細説明用のフローチャートである。
【図１２】この発明の実施の形態５に係る電気負荷の駆動制御装置の全体回路ブロック図である。
【図１３】図１２に示す装置の交信データの構成図であり、（Ａ）は書込制御時のデータ構成を示し、（Ｂ）は読出制御時のデータ構成を示す図である。
【図１４】図１２に示す装置の動作説明用のフローチャートである。
【発明を実施するための形態】
【００１１】
実施の形態１．
（１）構成の詳細な説明
以下、この発明の実施の形態１に係る電気負荷の駆動制御装置の全体回路ブロック図を示す図１について説明する。図１において、駆動制御装置１００Ａは、実態としては例えば自動車用エンジン制御装置を構成するものであり、例えば車載バッテリである駆動電源１０１からの電源は電源リレー１０２の出力接点と電源線１０４ａを介して給電されるようになっている。なお、電源リレー１０２は、図示しない電源スイッチが投入されると直ちに閉路するが、電源スイッチが遮断されたときには所定の遅延復帰時間を置いて開路するように構成されている。また、例えば排気ガスセンサを急速活性化するための電熱ヒータである電気負荷１０３は、正側配線１０４ｂを介して電源線１０４ａに接続され、負側配線１０４ｃを介して後述の開閉素子１３０であるパワートランジスタのドレーン端子に接続されている。また、警報表示器１０５は、後述の監視制御手段１１０Ａの出力端子に接続され、運転手が視認しやすいように駆動制御装置１００Ａの外部に設置されている。
【００１２】
なお、例えばエンジン制御装置である駆動制御装置１００Ａには、その他多数の電気負荷と各種の入力センサが接続され、これらの入力センサの動作状態に応動して電気負荷１０３に対する給電または給電停止が行われるようになっている。駆動制御装置１００Ａを構成する監視制御手段１１０Ａは、演算処理用のＲＡＭ１１１と、例えば不揮発フラッシュメモリであるプログラムメモリ１１２Ａと、例えば不揮発ＥＥＰＲＯＭメモリであるデータメモリ１１３と協働するマイクロプロセッサによって構成されている。プログラムメモリ１１２Ａには、図４及び図５で後述する指令出力発生手段４０２ｂ、判定情報読出手段４０４ａ、再確認処理手段４０６ａ、異常処理手段４０７ａ・４０８ｂとなる制御プログラムが格納されている。また、不揮発データメモリ１１３には、電気負荷１０３の異常発生履歴として、異常発生要因別の異常発生回数が格納保存されるようになっている。外部ツール１０６は、製品の出荷点検調整時や保守点検時に、図示しない着脱コネクタを介してマイクロプロセッサ１１０Ａに対してシリアル接続され、プログラムメモリ１１２Ａへの制御プログラムの転送書込みや、データメモリ１１３の読出し点検を行うためのものとなっている。
【００１３】
定電圧電源回路１２０は、駆動電源１０１から電源リレー１０２の出力接点を介して給電され、例えばＤＣ５Ｖの安定化された制御電源電圧Ｖｃｃを発生して、監視制御手段１１０Ａに対する制御電源として供給するようになっている。開閉素子１３０は、Ｎ−ＭＯＳ電界効果型トランジスタであるパワートランジスタが使用されていて、このパワートランジスタは電気負荷１０３の下流側に接続されている。電流ミラー回路に接続された電流検出抵抗１３１は、ソース端子と共に、グランド回路ＧＮＤとなる駆動電源１０１の負側端子に接続されている。過電圧抑制ダイオード１３２は、パワートランジスタ１３０のドレーン／ソース端子間、またはドレーン／ゲート端子間に接続された定電圧ダイオードであり、パワートランジスタ１３０が閉路していたときにパワートランジスタ１３０に流れていた負荷電流は、パワートランジスタ１３０が開路したときに過電圧抑制ダイオード１３２を通じて急速減衰し、このときの開路サージ電圧は過電圧抑制ダイオード１３２の定電圧特性によって規制されるようになっている。
【００１４】
プルアップ抵抗１３３と逆流阻止ダイオード１３４とは、互いに直列接続されて、定電圧電源回路１２０の出力端子とパワートランジスタ１３０のドレーン端子間に接続されている。過電流抑制回路１４０ａは、第一の駆動抵抗１４１ａとＮ−ＭＯＳ電界効果型トランジスタである導通制御トランジスタ１４２ａによって構成されており、導通制御トランジスタ１４２ａのドレーン端子は、パワートランジスタ１３０のゲート端子と監視制御手段１１０Ａの制御出力信号Ｄｒの出力端子との間に直列接続された第一・第二の駆動抵抗１４１ａ・１４１ｂの接続点に接続され、ソース端子はグランド回路ＧＮＤ接続され、ゲート端子は電流検出抵抗１３１に接続されている。なお、過電流抑制回路１４０ａは、電流検出抵抗１３１の検出電圧に応動する導通制御トランジスタ１４２ａと協働して、パワートランジスタ１３０に流れる負荷電流がパワートランジスタ１３０の定格電流に対応した所定の基準電流値Ｉｒよりも大きな値である制限閾値電流Ｉｃ以上の電流とならないようにパワートランジスタ１３０の導通状態を線形制御して、電気負荷１０３の短絡異常が発生したときにパワートランジスタ１３０の両端電圧を所定の論理判定電圧以上の値に維持する負帰還制御回路となっている。
【００１５】
電流検出抵抗１３１は、パワートランジスタ１３０のドレーン電流に比例した微小電流が流れる電流ミラー回路に直列接続されていて、パワートランジスタ１３０に基準電流Ｉｒが流れているときに第一の両端電圧Ｅ１＝Ｒｒ×Ｉｒ／ｎを発生し、パワートランジスタ１３０に制限閾値電流Ｉｃが流れているときに第二の両端電圧Ｅ２＝Ｒｒ×Ｉｃ／ｎを発生するように構成されている。但し、Ｒｒは電流検出抵抗１３１の抵抗値、ｎは電流ミラー比となっていて、第一の両端電圧Ｅ１は導通制御トランジスタ１４２ａのゲートオフ電圧Ｅｏｆｆ（例えばＤＣ２Ｖ）以下の値に設定され、第二の両端電圧Ｅ２は導通制御トランジスタ１４２ａのゲートオン電圧Ｅｏｎ（例えばＤＣ４Ｖ）以上の値に設定されている。なお、導通制御トランジスタ１４２ａのゲート電圧がゲートオフ電圧Ｅｏｆｆ以下になると、導通制御トランジスタ１４２ａは完全開路し、導通制御トランジスタ１４２ａのゲート電圧がゲートオン電圧Ｅｏｎ電圧以上になると、導通制御トランジスタ１４２ａは完全導通するものであって、Ｅ１≦Ｅｏｆｆ＜Ｅｏｎ≦Ｅ２の関係になっている。
【００１６】
過熱遮断回路１４０ｂは、Ｎ−ＭＯＳ電界効果型トランジスタである遮断制御トランジスタ１４２ｂと比較増幅器１４３と温度検出素子１４４ａとを主体として構成されていて、遮断制御トランジスタ１４２ｂのドレーン端子は第一・第二の駆動抵抗１４１ａ・１４１ｂの接続点に接続され、ソース端子はグランド回路ＧＮＤに接続され、ゲート端子は比較増幅器１４３の出力端子に接続されている。比較増幅器１４３の反転入力端子には基準電圧１４４ｂが印加され、非反転入力端子は温度検出素子１４４ａが接続されている。なお、温度検出素子１４４ａは、パワートランジスタ１３０の近傍温度を検出するものであって、温度上昇に伴って比較増幅器１４３の非反転入力の電位が上昇し、やがて反転入力端子に印加された基準電圧１４４ｂの値を超えると比較増幅器１４３の出力論理がハイレベルとなって遮断制御トランジスタ１４２ｂが閉路し、その結果、パワートランジスタ１３０が開路するようになっている。比較増幅器１４３の出力論理がハイレベルになると、図示しない正帰還抵抗を介して非反転入力端子の電圧が上昇し、比較増幅器１４３の出力論理がハイレベルに維持されるようになっている。
【００１７】
状態検出回路１５０は、Ｎ−ＭＯＳ型電界効果トランジスタである状態検出トランジスタ１５１と、後述のプルダウン抵抗を兼ねることになる駆動抵抗１５２と、安定抵抗１５３と、電圧制限ダイオード１５５と、プルアップ抵抗１５４によって構成されている。駆動抵抗１５２と安定抵抗１５３は、互いに直列接続されてパワートランジスタ１３０のドレーン／ソース端子間に接続されている。駆動抵抗１５２と安定抵抗１５３との接続点は状態検出トランジスタ１５１のゲート端子に接続され、安定抵抗１５３には電圧制限ダイオード１５５が並列接続されている。状態検出トランジスタ１５１のソース端子はグランド回路ＧＮＤに接続され、ドレーン端子は判定記憶回路１６０Ａの状態検出信号Ｍｎの入力端子に接続されると共に、プルアップ抵抗１５４を介して定電圧電源回路１２０の出力端子に接続されている。
【００１８】
なお、この状態検出信号Ｍｎは、制御出力信号Ｄｒの信号電圧レベルが「Ｈ」（論理「１」）のときに、パワートランジスタ１３０が正常閉路しておれば、状態検出トランジスタ１５１が開路することによって信号電圧レベルが「Ｈ」（論理「１」）となる。また、制御出力信号Ｄｒの信号電圧レベルが「Ｌ」（論理「０」）のときに、パワートランジスタ１３０が正常開路しておれば、状態検出トランジスタ１５１は電気負荷１０３と駆動抵抗１５２を介して閉路駆動されて閉路状態となり、状態検出信号Ｍｎの信号電圧レベルが「Ｌ」（論理「０」）となる。但し、駆動抵抗１５２の抵抗値は電気負荷１０３の抵抗値に比べて極めて大きな値となっていて、状態検出トランジスタ１５１の閉路駆動電流によって電気負荷１０３が実働することがないようになっている。
【００１９】
図２で後述する断線検出回路１８０は、電気負荷１０３の内部断線または正側配線１０４ｂや負側配線１０４ｃなどの外部配線の断線が発生したときに信号電圧レベルが「Ｈ」となる断線検出信号ＯＰを発生するようになっている。以下、制御電源電圧Ｖｃｃが給電されて動作する判定記憶回路１６０Ａについて説明する。正常閉路判定素子１６１ａは制御出力信号Ｄｒと状態検出信号Ｍｎ、及び断線検出信号ＯＰの論理反転信号が入力される論理積素子、フィルタ回路１６１ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、正常閉路記憶素子１６１ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが閉路指令（論理レベル「Ｈ」）であって、状態検出信号Ｍｎが閉路状態（論理レベル「Ｈ」）を検出し、断線検出信号ＯＰが非断線状態（論理レベル「Ｌ」）であれば、論理積素子１６１ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６１ｂを介して正常閉路記憶素子１６１ｃがセットされ、正常閉路記憶信号Ｍ１をマイクロプロセッサ１１０Ａに供給するようになっている。フィルタ回路１６１ｂは、各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【００２０】
正常開路判定素子１６２ａは制御出力信号Ｄｒの論理反転入力と状態検出信号Ｍｎの論理反転入力と断線検出信号ＯＰの論理反転信号が入力される論理積素子、フィルタ回路１６２ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、正常開路記憶素子１６２ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが開路指令（論理レベル「Ｌ」）であって、状態検出信号Ｍｎが開路状態（論理レベル「Ｌ」）を検出し、断線検出信号ＯＰが非断線状態（論理レベル「Ｌ」）であれば、論理積素子１６２ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６２ｂを介して正常開路記憶素子１６２ｃがセットされ、正常開路記憶信号Ｍ２をマイクロプロセッサ１１０Ａに供給するようになっている。フィルタ回路１６２ｂは、各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【００２１】
判定記憶回路１６０Ａの一部である指令経歴記憶回路１７０は、フィルタ回路１７３ｂ・１７４ｂとオン指令記憶素子１７３ｃと反転論理素子１７４ａとオフ指令記憶素子１７４ｃとによって構成されている。フィルタ回路１７３ｂ・１７４ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタであり、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。オン指令記憶素子１７３ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒがフィルタ回路１７３ｂを介してセット入力として印加されてオン指令記憶信号Ｍ３を発生し、マイクロプロセッサ１１０Ａに入力するようになっている。オフ指令記憶素子１７４ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、反転論理素子１７４ａによる制御出力信号Ｄｒの反転論理信号がフィルタ回路１７４ｂを介してセット入力として印加されてオフ指令記憶信号Ｍ４を発生し、マイクロプロセッサ１１０Ａに入力するようになっている。なお、フィルタ回路１７３ｂ・１７４ｂは、一瞬のノイズパルスによってよってオン指令記憶回路１７３ｃやオフ指令記憶回路１７４ｃが誤動作記憶するのを防止するものとなっている。
【００２２】
マイクロプロセッサ１１０Ａは、正常閉路記憶信号Ｍ１、正常開路記憶信号Ｍ２、オン指令記憶信号Ｍ３、オフ指令記憶信号Ｍ４を読取って、図５で後述する第一・第二正常メモリＲ１１・Ｒ２１と第一・第二異常メモリＲ１２・Ｒ２２の記憶状態を決定すると共に、リセット指令信号ＲＳＴを発生して正常閉路記憶素子１６１ｃ、正常開路記憶素子１６２ｃ、オン指令記憶素子１７３ｃ、オフ指令記憶素子１７４ｃをリセットするようになっている。なお、断線検出回路１８０が断線異常を検出して、断線検出信号ＯＰの論理レベルが「Ｈ」になると、正常閉路記憶素子１６１ｃ、正常開路記憶素子１６２ｃをリセットすると共に、正常閉路判定素子１６１ａと正常開路判定素子１６２ａに作用して、正常閉路記憶素子１６１ｃ、正常開路記憶素子１６２ｃがセットされないようになっている。
【００２３】
次に、図１に示す断線検出回路１８０の詳細図である図２について説明する。図２において、断線検出回路１８０は、分圧抵抗１８１・１８２・１８３と帯域比較回路１８７とフィルタ回路１８８とによって構成されている。分圧抵抗１８１・１８２・１８３は互いに直列接続されて制御電源電圧Ｖｃｃから給電され、第一電圧Ｖ１と第二電圧Ｖ２（Ｖ１＜Ｖ２）を発生するようになっている。また、パワートランジスタ１３０の開閉端子電圧Ｔｒは監視電圧Ｖ０として断線検出回路１８０に入力されている。
【００２４】
帯域比較回路１８７の中の第二比較回路１８４の非反転入力端子には第二電圧Ｖ２が印加されていると共に、反転入力端子には監視電圧Ｖ０が印加されていて、Ｖ２＞Ｖ０であれば信号電圧レベルが「Ｈ」となる比較判定出力を発生する。帯域比較回路１８７の中の第一比較回路１８５の非反転入力端子には監視電圧Ｖ０が印加されていると共に、反転入力端子には第一電圧Ｖ１が印加されていて、Ｖ０＞Ｖ１であれば信号電圧レベルが「Ｈ」となる比較判定出力を発生する。論理積素子１８６には、第一・第二比較回路１８５・１８４の比較判定出力が入力され、各比較判定出力が共に論理レベル「Ｈ」であったときに論理レベル「Ｈ」となる出力電圧を発生し、フィルタ回路１８８を介して断線検出信号ＯＰを発生する。
【００２５】
フィルタ回路１８８は、コンデンサ１８８ｂに対する充電抵抗１８８ａと、リセット指令信号ＲＳＴが与えられたときにコンデンサ１８８ｂの充電電荷を急速放電するための放電トランジスタ１８８ｃによって構成されている。ゲート／ソース端子間に安定抵抗１８８ｆが接続された放電トランジスタ１８８ｃは、放電抵抗１８８ｄを介してコンデンサ１８８ｂと並列接続され、リセット指令信号ＲＳＴの論理レベルが「Ｈ」になると駆動抵抗１８８ｅを介して導通駆動される。
【００２６】
ここで、分圧抵抗１８１・１８２・１８３の抵抗値をそれぞれＲ１８１・Ｒ１８２・Ｒ１８３とした場合の第一・第二電圧Ｖ１・Ｖ２は式（１）、（２）式によって算出される。
Ｖ１＝Ｖｃｃ×Ｒ１８３／（Ｒ１８１＋Ｒ１８２＋Ｒ１８３）                （１）
Ｖ２＝Ｖｃｃ×（Ｒ１８２＋Ｒ１８３）／（Ｒ１８１＋Ｒ１８２＋Ｒ１８３）  （２）
一方、プルアップ抵抗１３３とプルダウン抵抗１５２の抵抗値をそれぞれＲ１３３、Ｒ１５２とし、逆流阻止ダイオード１３４の順方向電圧降下をＶｄ、状態検出トランジスタ１５１のゲート／ソース間電圧１５６の値をＶｇｓとした場合、パワートランジスタ１３０が開路状態にあって、しかも負荷配線断線２３０ａまたは負荷内部断線２３０ｂのいずれかであるときの監視電圧Ｖ０の値は式（３）で示される。
Ｖ０＝Ｖｇｓ＋Ｒ１５２×（Ｖｃｃ−Ｖｄ−Ｖｇｓ）／（Ｒ１３３＋Ｒ１５２）（３）式（１）、（２）、（３）によって算出される第一・第二電圧Ｖ１・Ｖ２と監視電圧Ｖ０は、Ｖ２＞Ｖ０＞Ｖ１の関係となるように各回路定数が定められている。一方、パワートランジスタ１３０が正常閉路しているときには、監視電圧Ｖ０は第一電圧Ｖ１未満の値である正常閉路電圧Ｖｏｎとなる。また、断線異常が発生していないときにパワートランジスタ１３０が正常開路していると、監視電圧Ｖ０は第二電圧Ｖ２を超過する正常開路電圧Ｖｏｆｆとなり、この正常開路電圧Ｖｏｆｆは駆動電源１０１の電源電圧Ｖｂに略等しい値となっている。
【００２７】
従って、断線異常が発生していないときや、断線異常が発生していてもパワートランジスタ１３０が正常閉路している時には断線検出信号ＯＰの信号電圧レベルは「Ｌ」となり、断線異常が発生していてパワートランジスタ１３０が正常開路しているときに断線検出信号ＯＰの信号電圧レベルは「Ｈ」となって、断線異常が識別検出されるようになっている。なお、逆流阻止ダイオード１３４は断線異常が発生していないときで、パワートランジスタ１３０が正常開路しているときに、電気負荷１０３からプルアップ抵抗１３３を介して定電圧電源回路１２０の出力回路に流入しようとする電流を阻止するためのものとなっている。負荷内外断線２３０は負荷配線断線２３０ａと負荷内部断線２３０ｂを総称したものとなっていて、どちらの断線であるのかを特定することはできない。また、負荷内外短絡等２１０は正側配線１０４ｂと負側配線１０４ｃ間の混触による負荷間配線短絡２１０ａと、負荷内部短絡２１０ｂと、開閉素子溶断２１０ｃを包含したものであり、いずれの場合でもパワートランジスタ１３０が正常閉路できない状態となる異常となるものであって、どの短絡異常であったかまたは開閉素子溶断の区別は行えない。
【００２８】
なお、過熱遮断回路１４０ｂや図８で後述する過電流遮断回路１４０ｃが作動した場合も、現象としては開閉素子溶断２１０ｃと同じであり、開閉素子溶断２１０ｃは開閉素子強制遮断状態を包含している。さらに、素子内外短絡２２０は負側配線１０４ｃがグランドＧＮＤと混触する素子間配線短絡２２０ａと、パワートランジスタ１３０の素子内部短絡２２０ｂを包含したものであり、いずれの場合でもパワートランジスタ１３０が正常開路したことにはならない異常となるものであって、どの短絡異常であったかを特定することはできない。また、負荷間配線短絡２１０ａと負荷配線断線２３０ａが図２に示す位置で同時に発生した場合には負荷内外断線２３０として検出され、負荷間配線短絡２１０ａと負荷内部断線２３０ｂが同時に発生した場合には負荷内外短絡等２１０として検出される。負荷間配線短絡２１０ａと素子間配線短絡２２０ａとが同時に発生すると、駆動電源１０１の正負端子が短絡されたことになり、図示しないヒューズが溶断して駆動制御装置１００Ａに対する給電が停止される。負荷間配線短絡２１０ａと素子内部短絡２２０ｂとが同時に発生すると、駆動電源１０１の正負端子が短絡されたことになるが、通常はヒューズの溶断が発生する前にパワートランジスタ１３０の内部が溶断し、開閉素子溶断２１０ｃの異常が発生することになる。
【００２９】
次に、図１に示す判定記憶回路１６０の判定記憶内容の一覧表である図３（Ａ）及び（Ｂ）について説明する。図３（Ａ）は、状態検出と判定記憶を説明するもので、制御出力信号Ｄｒと状態検出信号Ｍｎとの論理レベルの組合せに対応した、正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２の論理レベルと異常発生区分を示したものであり、この表の第一段（Ａ１）〜第四段（Ａ４）までは、断線検出信号ＯＰとリセット指令信号ＲＳＴが共に論理レベル「Ｌ」であって、非断線検出・リセット指令解除の状態となっている。
【００３０】
表の第一段（Ａ１）において、正常閉路記憶信号Ｍ１は、制御出力信号Ｄｒが閉路指令信号（論理レベル「Ｈ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎ以下となれば、状態検出トランジスタ１５１が開路することによって状態検出信号Ｍｎが論理レベル「Ｈ」となり、その結果として正常閉路記憶信号Ｍ１の論理レベルは「Ｈ」となって当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態である。
【００３１】
表の第二段（Ａ２）において、正常閉路記憶信号Ｍ１はまた、制御出力信号Ｄｒが閉路指令信号（論理レベル「Ｈ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎを超過しておれば、状態検出トランジスタ１５１が閉路することによって状態検出信号Ｍｎが論理レベル「Ｌ」となり、その結果として正常閉路記憶信号Ｍ１の論理レベルは「Ｌ」となって閉路異常の判定がなされ、この閉路異常判定は前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常に対して判定されるものである。
【００３２】
表の第三段（Ａ３）において、正常開路記憶信号Ｍ２は、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となれば、状態検出トランジスタ１５１が閉路することによって状態検出信号Ｍｎが論理レベル「Ｌ」となり、その結果として正常開路記憶信号Ｍ２の論理レベルは「Ｈ」となって当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、負荷内外短絡等２１０の異常が発生しているかもしれない状態である。
【００３３】
表の第四段（Ａ４）において、正常開路記憶信号Ｍ２はまた、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば、状態検出トランジスタ１５１が開路することによって状態検出信号Ｍｎが論理レベル「Ｈ」となり、その結果として正常開路記憶信号Ｍ２の論理レベルは「Ｌ」となって開路異常判定がなされ、この開路異常判定は素子内外短絡２２０の異常が発生しているとして判定されるものである。
【００３４】
表の第五段（Ａ５）において、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、断線検出信号ＯＰが論理レベル「Ｈ」になると、正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２が共に論理レベル「Ｌ」となって、負荷内外断線２２０が発生したと判定される。但し、リセット指令信号ＲＳＴが解除されるまでは制御出力信号Ｄｒや状態検出信号Ｍｎの論理レベルとは無関係に、正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２が共に論理レベル「Ｌ」となっているので、リセット指令信号の発生中には異常判定を行ってはならないことを意味している。
【００３５】
図３（Ｂ）は、指令履歴と判定記憶を説明するもので、リセット指令信号ＲＳＴを解除した状態における正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２とオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の論理レベルの組合せと総合判定結果を示した一覧表となっている。なお、正常閉路記憶信号Ｍ１が発生していないからと言っても、オン指令記憶信号Ｍ３が発生していなければ閉路異常とは言えないし、正常開路記憶信号Ｍ２が発生していないからと言っても、オフ指令記憶信号Ｍ４が発生していなければ開路異常とは言えないので、総合判定を行うときにはオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の論理レベルを考慮して判定する必要がある。
【００３６】
図３（Ｂ）の表下の符号Ｂ１は、表中の仮正常判定部分を示しており、論理式（Ｍ１×Ｍ３）＝（Ｈ）ならば閉路仮正常であり、論理式（Ｍ２×Ｍ４）＝（Ｈ）ならば開路仮正常となる。表中の符号Ｂ２は閉路及び開路の正常判定部分を示しており、論理式（Ｍ１×Ｍ２×Ｍ３×Ｍ４）＝（Ｈ）となって、閉路仮正常と開路仮正常が両立すれば閉路正常・開路正常となる。表中の符号Ｂ３は異常判定部分を示しており、論理式（ＮＭ１×Ｍ３）＝（Ｈ）ならば閉路異常であり、論理式（ＮＭ２×Ｍ４）＝（Ｈ）ならば開路異常である。但し、ＮＭ１はＭ１の反転論理であり、ＮＭ２はＭ２の反転論理である。
【００３７】
表中の符号Ｂ４は判定不確定部分を示しており、論理式（ＮＭ２×ＮＭ４）＝（Ｈ）ならば開路判定不確定であり、（ＮＭ１×ＮＭ３）＝（Ｈ）ならば閉路判定不確定である。但し、（ＮＭ３×ＮＭ４）＝（Ｈ）のときは、後述の論理異常であり、ＮＭ３はＭ３の反転論理であり、ＮＭ４はＭ４の反転論理である。表中の符号Ｂ５は負荷内外断線の判定部分を示しており、論理式（ＮＭ１×ＮＭ２）×（Ｍ３×Ｍ４）＝（Ｈ）であれば負荷内外断線である。但し、（ＮＭ３×ＮＭ４）＝（Ｈ）のときは、後述の論理異常であり、論理式（ＮＭ１×ＮＭ２）×（Ｍ３×ＮＭ４＋ＮＭ３×Ｍ４）＝（Ｈ）のときは、断線異常であるか閉路異常であるか開路異常であるかの複合異常状態となっている。
【００３８】
表中の符号Ｂ６は論理異常の判定部分を示しており、論理式Ｎ（Ｍ３＋Ｍ４）＝（Ｈ）であるか、または論理式（Ｍ１×ＮＭ３）＝（Ｈ）、または論理式（Ｍ２×ＮＭ４）＝（Ｈ）のときは、ノイズ誤動作または電気負荷・負荷配線・開閉素子以外の制御回路部の論理異常であり、Ｎ（Ｍ３＋Ｍ４）は（Ｍ３＋Ｍ４）の反転論理である。なお、リセット指令中を除いてオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の少なくとも一方は論理レベル「Ｈ」となるものであり、両方が論理レベル「Ｌ」となることは論理的にはありえない。また、オン指令が発生していないのに正常閉路記憶が作動していたり、オフ指令が発生していないのに正常開路記憶が作動することも論理的にありえない。
【００３９】
（２）作用動作の詳細な説明
次に、図１に示す如く構成されたこの発明の実施の形態１に係る装置の作用・動作について、図４・図５に示すフローチャートに基づいて説明する。まず、図１・図２において、図示しない電源スイッチが閉路されると電源リレー１０２の出力接点が閉路して駆動制御装置１００Ａに給電され、マイクロプロセッサ１１０Ａが動作を開始する。マイクロプロセッサ１１０Ａは図示しない複数の入力信号の動作状態と、プログラムメモリ１１２Ａに格納された制御プログラムの内容に応じて、図示しない複数の電気負荷の駆動制御を行う。複数の電気負荷の一部である電気負荷１０３はマイクロプロセッサ１１０Ａが発生する制御出力信号Ｄｒに応動して開閉制御されるパワートランジスタである開閉素子１３０によって通電が制御される。
【００４０】
マイクロプロセッサ１１０Ａは、状態検出回路１５０と断線検出回路１８０と判定記憶回路１６０Ａと協働して、負荷間配線短絡２１０ａ、または負荷内部短絡２１０ｂ、または開閉素子溶断２１０ｃを包含する負荷内外短絡等２１０、或いは、素子間配線短絡２２０ａ、または素子内部短絡２２０ｂを包含する素子内外短絡２２０、或いは負荷配線断線２３０ａ、または負荷内部断線２３０ｂを包含する負荷内外断線２３０などの異常の有無を検出してＲＡＭ１１１に書込み記憶する。電源スイッチが開路されると、電源リレー１０２は所定の遅延時間は閉路状態を持続し、この遅延給電期間においてＲＡＭ１１１で記憶された異常発生情報が不揮発性のデータメモリ１１３に転送保存されるようになっている。なお、パワートランジスタ１３０が閉路したときに電気負荷１０３に流れる負荷電流ＩＬは、駆動電源１０１の電源電圧をＶｂ、電気負荷１０３の負荷抵抗をＲＬとしたとき、ＩＬ≒Ｖｂ／ＲＬとなり、この負荷電流ＩＬの値はパワートランジスタ１３０の定格電流に対応する基準電流Ｉｒ以下の値となるようになっている。
【００４１】
従って、電流検出抵抗１３１の両端電圧は第一の両端電圧Ｅ１＝Ｒｒ×Ｉｒ／ｎ以下の値となり、導通制御トランジスタ１４２ａは完全遮断、パワートランジスタ１３０は完全導通の状態が確保されるようになっている。制御出力信号Ｄｒの論理レベルが「Ｌ」になるとパワートランジスタ１３０のゲート電圧がゼロとなってパワートランジスタ１３０のドレーン／ソース端子間が開路する。パワートランジスタ１３０が開路すると電気負荷１０３と駆動抵抗１５２を通して状態検出トランジスタ１５１が導通するようになっている。なお、駆動抵抗１５２の抵抗値Ｒ１５２は電気負荷１０３の負荷抵抗ＲＬに比べてＲ１５２＞＞ＲＬの関係に設計されていて、微小駆動電流によって電気負荷１０３が動作しないようになっている。
【００４２】
次に、図１に示す装置の動作説明用のフローチャートである図４と、図４の中の一部の動作の詳細説明用のフローチャートである図５について説明する。図４において、工程４００は監視制御手段を構成するマイクロプロセッサ１１０Ａの異常判定動作開始ステップ、続く工程４０１ａは当該行程４０１ａが始めて実行されたときにはＹＥＳの判定を行って工程４０１ｂへ移行し、２度目以降で実行されたときにはＮＯの判定を行って工程４０２ａへ移行する判定ステップである。行程４０１ｂは後述の行程ブロック５００で書込みされた第一・第二正常メモリＲ１１・Ｒ２１と、第一・第二異常メモリＲ１２・Ｒ２２やシフトレジスタ５２０をリセットして行程４０２ａへ移行するステップである。
【００４３】
行程４０２ａは図示しない出力ラッチメモリに対して制御出力信号Ｄｒを書込みする時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程４０２ｂへ移行すると共に、定期的にＮＯの判定を行って工程４０３へ移行する判定ステップである。指令出力発生手段となる行程４０２ｂは、制御出力信号Ｄｒを発生して開閉素子１３０に開閉指令出力を発生してから行程４０８ａへ移行するステップである。
【００４４】
行程４０３は判定記憶回路１６０Ａから正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２とオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４とを読み出す時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程４０４ａへ移行し、定期的にＮＯの判定を行って工程４０８ａへ移行する判定ステップである。なお、後述の行程４０８ａは電源スイッチが閉路されておればＮＯの判定を行って動作終了行程４０９ａへ移行し、動作終了行程４０９では他の制御プログラムを実行してから再度動作開始工程４００へ移行する。その後の制御フローは工程４００・行程４０２ａ・行程４０３・行程４０８ａ・行程４０９ａ・行程４００を循環しながら、行程４０２ａが定期的にＹＥＳの判定を行ったときには行程４０２ｂが実行され、工程４０３が定期的にＹＥＳの判定を行ったときには行程４０４ａから行程４０７ｂが実行されるようになっている。
【００４５】
判定情報読出手段となる行程４０４ａでは、判定記憶回路１６０Ａから正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２とオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４とを読み出して行程４０４ｂへ移行し、行程４０４ｂでは判定記憶回路１６０Ａに対して記憶情報のリセット指令信号ＲＳＴを発生して行程ブロック５００へ移行する。なお、行程４０４ａでは記憶信号Ｍ１〜Ｍ４の信号電圧レベルが「Ｈ」であるときに、ＲＡＭ１１１の対応所定アドレスに論理数値「１」が書込まれ、信号電圧レベルが「Ｌ」であるときに論理数値「０」が書込まれるようになっているが、反対の論理数値を書込むようにしてもよい。行程ブロック５００は図５で後述するとおり、行程４０４ａで読み出された信号Ｍ１〜Ｍ４の論理状態に応じて第一・第二正常メモリＲ１１・Ｒ２１と、第一・第二異常メモリＲ１２・Ｒ２２を制御して、総合判定結果をＲＡＭ１１１内部のシフトレジスタ５２０に書込むようになっている。続く工程４０５では第一・第二正常メモリＲ１１・Ｒ２１と、第一・第二異常メモリＲ１２・Ｒ２２をリセットしてから行程４０６ａへ移行する。
【００４６】
再確認処理手段となる行程４０６ａは、行程ブロック５００においてシフトレジスタ５２０に書込まれた初回の総合判定結果に異常判定が含まれているかを判定し、異常判定が含まれている場合にはＹＥＳの判定を行って行程４０８ａへ移行して次回の制御サイクルにおいて確認動作を行い、異常判定が含まれていない場合または異常判定が含まれていても確認動作後である場合にはＮＯの判定を行って工程４０６ｂへ移行する判定ステップである。行程４０６ｂは行程４０６ａの判定が確認動作の結果として異常有りであったときはＹＥＳの判定を行って工程４０７ａへ移行し、行程４０６ａが初回判定及び次回判定で異常なしの判定であればＮＯの判定を行って工程４０７ｂへ移行する判定ステップである。なお、行程４０６ａと行程４０６ｂによる確認判定は３回の確認動作を行って、多数決によって異常の有無を決定するようにしてもよい。
【００４７】
異常処理手段となる行程４０７ａは、異常要因が負荷内外短絡等２１０であった場合には制御出力信号Ｄｒを開路指令にし、また、異常発生状態を例えば警報表示器１０５で報知し、異常発生を要因別に確定記憶して工程４０８ａへ移行するステップである。行程４０７ｂは正常判定であったか、または制御出力信号Ｄｒが閉路指令または開路指令のどちらか一方であって、異常の有無を確定できない状態であることを記憶して行程４０８ａへ移行するステップである。
【００４８】
行程４０８ａは電源スイッチが閉路されているときにはＮＯの判定を行って動作終了行程４０９ａへ移行し、繰返して動作開始工程４００へ移行すると共に、電源スイッチが開路されているとＹＥＳの判定を行って工程４０８ｂへ移行する判定ステップである。異常処理手段となる行程４０８ｂでは、行程４０７ａで確定記憶された要因別の異常発生情報を不揮発性のデータメモリ１１３へ格納してから行程４０９ｂへ移行して、行程４０９ｂでは電源リレー１０２が消勢されるようになっている。なお、データメモリ１１３に格納されるデータは要因別の異常発生回数となっていて、行程４０８ｂによる転送が行われるときには、前回までの累積回数を読出して１を加算したデータが更新書込みされるようになっている。
【００４９】
インテリジェントパワースイッチ１９０Ａを構成するパワートランジスタ１３０と状態検出回路１５０と判定記憶回路１６０Ａにおいて、開閉素子１３０は制御出力信号Ｄｒの論理レベルに応動して開閉制御動作を行って電気負荷１０３への給電状態を制御する。開閉素子１３０の開閉動作状態に応動する状態検出信号Ｍｎと、負荷内外断線状態に応動する断線検出信号ＯＰとは、状態検出回路１５０と断線検出回路１８０を介して判定記憶回路１６０Ａに供給される。判定記憶回路１６０Ａは制御出力信号Ｄｒと状態検出信号Ｍｎと断線検出信号ＯＰとに応動して、判定記憶信号となる正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２とオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４とを生成してマイクロプロセッサ１１０Ａへ入力する。判定記憶回路１６０Ａの記憶状態は電源投入検出回路１２１によって電源投入時にリセットされると共に、マイクロプロセッサ１１０Ａからのリセット指令信号ＲＳＴによってリセットされ論理レベル「Ｌ」となる。
【００５０】
図４の中の行程ブロック５００の詳細を示す図５において、行程５０１はサブルーチンプログラムの開始工程、続く工程５０２ａは行程４０４ａで読み出されたオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４が共に論理レベル「Ｌ」であったかどうかを判定して、共に「Ｌ」であればＹＥＳの判定を行って工程５０２ｂへ移行し、どちらか一方または両方が「Ｈ」であればＮＯの判定を行って工程５０２ｃへ移行する判定ステップである。なお、行程５０２ａがＹＥＳの判定を行うのは判定記憶回路１６０Ａに対するリセット指令信号ＲＳＴが論理レベル「Ｈ」であるか、またはリセット指令信号ＲＳＴが解除されて論理レベル「Ｌ」となっていても、フィルタ回路１７３ｂ・１７４ｂによる所定の遅延応答時間の間はＹＥＳの判定を行って、正常閉路記憶信号Ｍ１や正常開路記憶信号Ｍ２の判定を行わないようになっている。実際には判定信号Ｍ１〜Ｍ４の読出しタイミングとして、制御出力信号Ｄｒが変化した直後を避けて、なるべく制御指令信号Ｄｒの書換タイミングの中間時期に読出しするようにすれば、通常は行程５０２ａの判定はＮＯとなって、直ちに行程５０３へ移行することになる。
【００５１】
行程５０２ｂは行程５０２ａによるＹＥＳの判定が行われてから所定の時間内ではＮＯの判定を行って行程５０９を介して図４の行程４０５へ復帰して、図４の動作終了行程４０９ａから動作開始工程４００を経て再び図５の工程５０２ａ・行程５０２ｂに至り、この循環動作を繰返すうちにリセット指令信号ＲＳＴが解除されているにもかかわらず、所定時間を経過しても行程５０２ａの判定がＮＯとならず、工程５０２ｂが時間超過であるＹＥＳの判定を行うと工程５２６へ移行するようになっている。
【００５２】
行程５０２ｃはオン指令記憶信号Ｍ３がオン指令記憶していないのに正常閉路記憶信号Ｍ１が正常閉路記憶しているか、またはオフ指令記憶信号Ｍ４がオフ指令記憶していないのに正常開路記憶信号Ｍ２が正常開路記憶しているときに論理異常の判定を行ってＹＥＳとなり、工程５２６へ移行すると共に、論理異常でなければＮＯの判定を行って工程５０３へ移行する判定ステップである。
【００５３】
行程５０３はオン指令記憶信号Ｍ３がオン指令記憶ありである論理数値「１」を記憶しているかどうかを判定し、記憶ありであればＹＥＳの判定を行って工程５０４へ移行し、記憶なしであればＮＯの判定を行って工程５０６へ移行する判定ステップである。行程５０４は正常閉路記憶信号Ｍ１が正常閉路記憶ありである論理数値「１」として記憶されているかどうかを判定し、記憶ありであればＹＥＳの判定を行って工程５０５ａへ移行し、記憶なしであればＮＯの判定を行って工程５０５ｂへ移行する判定ステップである。
【００５４】
行程５０５ａでは第一正常メモリＲ１１に論理数値「１」を書込み、行程５０５ｂでは第一異常メモリＲ１２に論理数値「１」を書込んでから行程５０６へ移行する。行程５０６はオフ指令記憶信号Ｍ４がオフ指令記憶ありである論理数値「１」を記憶しているかどうかを判定し、記憶ありであればＹＥＳの判定を行って工程５０７へ移行し、記憶なしであればＮＯの判定を行って工程５１１へ移行する判定ステップである。
【００５５】
行程５０７は正常開路記憶信号Ｍ２が正常開路記憶ありである論理数値「１」として記憶されているかどうかを判定し、記憶ありであればＹＥＳの判定を行って工程５０８ａへ移行し、記憶なしであればＮＯの判定を行って工程５０８ｂへ移行する判定ステップである。行程５０８ａでは第二正常メモリＲ２１に論理数値「１」を書込み、行程５０８ｂでは第二異常メモリＲ２２に論理数値「１」を書込んでから行程５１１へ移行する。
【００５６】
行程５１１では第一・第二正常メモリＲ１１・Ｒ２１が共に論理数値「１」であって、第一・第二異常メモリＲ１２・Ｒ２２が共に論理数値「０」であるときに正常判定であるＹＥＳの判定を行って工程５２１へ移行し、正常判定でなければＮＯの判定を行って工程５１２へ移行する。行程５１２では第一・第二異常メモリＲ１２・Ｒ２２が共に論理数値「１」であるときに負荷内外断線異常であるＹＥＳの判定を行って工程５２２へ移行し、異常判定でなければＮＯの判定を行って工程５１３へ移行する。行程５１３では第一異常メモリＲ１２が論理数値「１」であって、第二正常メモリＲ２１が論理数値「１」であるときに負荷内外短絡等の異常であるＹＥＳの判定を行って工程５２３へ移行し、異常判定でなければＮＯの判定を行って工程５１４へ移行する。行程５１４では第一正常メモリＲ１１が論理数値「１」であって、第二異常メモリＲ２２が論理数値「１」であるときに素子内外短絡の異常であるＹＥＳの判定を行って工程５２４へ移行し、異常判定でなければＮＯの判定を行って工程５２５へ移行する。
【００５７】
ブロック５２０は前段部と後段部を備えた６個のシフトレジスタを示したものであり、行程５２１は正常判定レジスタの前段部に正常判定情報として論理数値「１」を書込むステップであり、行程５２２は断線異常判定レジスタの前段部に負荷内外断線２３０である断線異常判定情報として論理数値「１」を書込むステップである。行程５２３は閉路異常判定レジスタの前段部に負荷内外短絡等２１０である閉路異常判定情報として論理数値「１」を書込むステップであり、行程５２４は開路異常判定レジスタの前段部に素子内外短絡２２０である開路異常判定情報として論理数値「１」を書込むステップである。行程５２５は不確定判定レジスタの前段部に不確定判定情報として論理数値「１」を書込むステップであり、行程５２６は論理異常判定レジスタの前段部に論理異常判定情報として論理数値「１」を書込むステップである。なお、行程５２１〜５２６のどこかで論理数値「１」が書込まれると、他の行程では論理数値「０」が書込まれ、再度行程５２１〜５２６のどこかで論理数値「１」が書込まれるときには、その前に既に書込まれていた情報が一斉に後段部へシフトされてから行程５０９へ移行し、続いて図４の行程４０５へ移行するようになっている。図４の行程４０６ａ・４０６ｂではシフトレジスタ５２０の前段部と後段部の論理数値を対比して、再度の異常発生の有無を判定するようになっている。
【００５８】
以上の説明では、論理数値「１」は信号電圧の論理レベル「Ｈ」に対応し、論理数値「０」は信号電圧の論理レベル「Ｌ」に対応して説明したが、論理数値「１」を信号電圧の論理レベル「Ｌ」に対応し、論理数値「０」を信号電圧の論理レベル「Ｈ」に対応するようにしてもよい。例えば、記憶信号Ｍ１〜Ｍ４は正常閉路記憶素子１６１ｃ、正常開路記憶素子１６２ｃ、オン指令記憶素子１７３ｃオフ指令記憶素子１７４ｃのセット出力信号を用いるようになっているが、リセット出力信号をマイクロプロセッサ１１０Ａに入力するようにしてもよい。また、開閉素子１３０は電気負荷１０３の下流側に接続されたＮ−ＭＯＳ電界効果型トランジスタであるパワートランジスタが使用されているが、電気負荷１０３の上流側に接続されたＰＮＰ接合型トランジスタであってもよい。この場合、上流側の開閉素子１３０が閉路すると、開閉素子１３０の出力端の電圧レベルは「Ｈ」レベルとなるが、開閉素子１３０から駆動される状態検出トランジスタを下流側に接続することによって、状態検出信号の論理レベルは「Ｌ」に変換されるようになる。
【００５９】
また、過電流抑制回路１４０ａは開閉素子１３０の閉路動作中に電気負荷１０３の短絡異常が発生したときに開閉素子１３０の通電電流が所定の閾値となるように定電流制御し、その結果として開閉素子１３０の両端電圧Ｔｒが所定の電圧以上となって状態検出トランジスタ１５１が閉路するものとした。しかし、開閉素子１３０の通電電流が所定の閾値を超過すると開閉素子１３０を遮断し、その結果として開閉素子１３０の通電電流が所定の閾値以下になると開閉素子１３０が閉路するような断続動作を行うようにしてもよく、この場合には電気負荷１０３の短絡状態が発生していると開閉素子１３０が断続動作を持続し、これに伴って状態検出トランジスタ１５１も断続動作するが、開閉素子１３０が閉路している期間は開路している期間よりも短くなり、その結果としてフィルタ回路１６１ｂの出力が論理レベル「Ｈ」になることはないようになっている。また、図８で後述するように、電気負荷１０３の短絡異常によって開閉素子１３０に過大電流が流れたときには、開閉素子１３０を完全に遮断してしまうことも可能である。
【００６０】
いずれの場合であっても、フィルタ回路１６１ｂ・１６２ｂは制御素子の動作遅れに伴う短時間の誤信号やノイズパルスによって正常閉路記憶素子１６１ｃや正常開路記憶素子１６２ｃがセットされるのを防止するためのものとなっている。従って、制御出力信号Ｄｒが開路指令から閉路指令、または閉路指令から開路指令に変化した直後においては、フィルタ回路１６１ｂ・１６２ｂによる応答遅れ時間をおいてから正常閉路記憶信号Ｍ１や正常開路記憶信号Ｍ２が有効となる。フィルタ回路１７３ｂ・１７４ｂはフィルタ回路１６１ｂ・１６２ｂよりも大きなフィルタ定数を持っており、判定記憶回路１６０Ａがリセットされた後、オン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の一方が論理レベル「Ｈ」となるまでは、図５の行程５０２ａによって正常閉路記憶信号Ｍ１や正常開路記憶Ｍ２の判定を行わないようになっている。
【００６１】
（３）実施の形態１の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態１に係る電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３に対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３に対する給電回路の異常状態の有無を監視する監視制御手段１１０Ａとを備えた電気負荷の駆動制御装置１００Ａであって、前記監視制御手段１１０Ａは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ａに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎを発生して前記判定記憶回路１６０Ａに供給し、前記判定記憶回路１６０Ａは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ１を発生すると共に、前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ２を発生し、かつ、前記監視制御手段１１０Ａによる判定記憶信号の読出し完了に伴って前記監視制御手段１１０Ａの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ａはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ１と前記開路判定記憶信号Ｍ２とを、前記判定記憶回路１６０Ａがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【００６２】
また、前記監視制御手段１１０Ａが前記閉路判定記憶信号Ｍ１と前記開路判定記憶信号Ｍ２とを定期的に読出す判定信号の読出時期は、前記監視制御手段１１０Ａが前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生する指令供給時期の前後にあって、前回の判定記憶信号の読出し完了に伴う前記判定記憶回路１６０Ａの記憶情報のリセット処理から、次回の判定記憶信号の読出しによって前記監視制御手段１１０Ａが読取記憶を完了するまでの期間が、前記判定記憶回路１６０Ａによる判定時間帯となり、前記判定時間帯内で、前記制御出力信号Ｄｒが開路指令から閉路指令に変化した場合、または閉路指令から開路指令に変化した場合には、前記次回に読み出された判定記憶信号は前記閉路判定記憶信号Ｍ１と開路判定記憶信号Ｍ２との双方を包含し、前記判定時間帯内で、前記制御出力信号Ｄｒが閉路指令または開路指令のいずれか一方を持続していた場合には、前記次回に読み出された判定記憶信号は前記閉路判定記憶信号Ｍ１または開路判定記憶信号Ｍ２とのいずれか一方が有効となるものである。これにより、監視制御手段が判定記憶信号を読出す時期は、制御出力信号の発生時期の前後の時期となっている。従って、制御出力信号が変化した後に読み出された判定記憶信号には、閉路判定記憶信号と開路判定記憶信号の双方が確実に含まれていて、監視制御手段は読出し完了時点で異常の有無を総合的に判定することができる特徴がある。
【００６３】
また、前記監視制御手段１１０Ａは、前記判定記憶回路１６０Ａが発生する前記判定記憶信号を定期的に読取記憶して異常の有無を判定すると共に、今回の読取記憶による異常判定結果が異常であって、次回の読取記憶による異常判定結果が再度異常であるかどうかの再確認処理を行って、複数回の異常判定結果が異常判定であったときに異常処理を行い、前記異常処理は、少なくとも前記異常判定結果が前記電気負荷１０３の短絡異常であったときに前記制御出力信号Ｄｒを停止して、前記開閉素子１３０に開路指令を供給するものとなっている。これにより、監視制御手段１１０Ａは、異常判定結果に対する確認処理を行ってから、異常処理を実行するようになっている。従って、パワートランジスタである開閉素子に直接接続されて近傍配置される判定記憶回路がノイズ誤動作したような場合に、再確認処理によって誤った異常処理が行われないようにすることができる特徴がある。
【００６４】
また、前記判定記憶回路１６０Ａは、前記閉路判定記憶信号として正常閉路記憶信号Ｍ１を発生すると共に、前記開路判定記憶信号として正常開路記憶信号Ｍ２を発生し、さらに、前記開閉素子１３０に対する制御出力信号Ｄｒが入力される指令経歴記憶回路１７０を有し、当該指令経歴記憶回路１７０は、前記制御出力信号Ｄｒが閉路指令に対応した論理レベルとなったことを記憶して論理「１」となるオン指令記憶信号Ｍ３を発生すると共に、前記制御出力信号Ｄｒが開路指令に対応した論理レベルとなったことを記憶して論理「１」となるオフ指令記憶信号Ｍ４を発生し、かつ前記判定記憶回路と共に前記監視制御手段１１０Ａによる判定記憶信号の読出し完了に伴って記憶情報が前記監視制御手段１１０Ａの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ａは、読出し時点における前記オン指令記憶信号Ｍ３が論理「１」であったときに、前記閉路判定記憶信号Ｍ１の内容が正常または異常なしの判定であったことを仮判定記憶する第一正常メモリＲ１１及び非正常または異常判定であったことを記憶する第一異常メモリＲ１２と、読出し時点における前記オフ指令記憶信号Ｍ４が論理「１」であったときに、前記開路判定記憶信号Ｍ２の内容が正常判定または異常なしの判定であったことを仮判定記憶する第二正常メモリＲ２１及び非正常または異常判定であったことを記憶する第二異常メモリＲ２２とを有し、前記第一・第二正常メモリＲ１１・Ｒ２１が共に正常仮判定を記憶し、しかも第一・第二異常メモリＲ２１・Ｒ２２が共に異常判定を記憶していないときに正常判定を行い、前記第一・第二異常メモリＲ２１・Ｒ２２の少なくとも一方が異常判定を記憶しているときは閉路異常または開路異常の異常判定を行い、前記第一正常メモリＲ１１が正常記憶せず、しかも第一異常メモリＲ１２が異常記憶をしていないとき、または前記第二正常メモリＲ２１が正常記憶せず、しかも第二異常メモリＲ２２が異常記憶をしていないときは不確定判定を行い、前記第一・第二正常メモリＲ１１・Ｒ２１と第一・第二異常メモリＲ２１・Ｒ２２は、前記正常仮判定または正常判定または異常判定または不確定判定結果を、要因別に記憶した後に定期的にリセットされるようになっている。
【００６５】
これにより、判定記憶回路は制御出力信号に関する指令経歴記憶回路を有し、監視制御手段はオン指令とオフ指令が共に発生した後に総合正常判定を行い、オン指令またはオフ指令の一方しか発生していないときでも異常判定は有効となり、異常発生していなければ正常判定を保留するようになっている。従って、例えばオフ指令が長時間持続した後にオン指令が発生した場合には、総合正常判定はオン指令が発生するまで保留されることになるが、オフ指令が発生しているときに開路異常が発生すると速やかに異常判定を行うことができ、オン指令が発生したときに閉路異常が発生すると速やかに異常判定を行うことができる特徴がある。また、制御出力信号がパルス幅変調信号であって、前回の判定記憶信号の読出しから今回の読出しの間で制御出力信号が閉路指令または開路指令から開路指令または閉路指令に必ず１回以上変化する周期で開閉動作を行う場合には、毎回の読出し完了時点で第一・第二の正常メモリと第一・第二の異常メモリをリセットして、正常判定または異常判定動作を更新繰返しすることができる特徴がある。特に、監視制御回路部は開閉素子が制御出力信号を受信したかどうかを確認することも可能となる特徴がある。
【００６６】
また、前記監視制御手段１１０Ａは、前記指令経歴記憶回路１７０に対するリセット信号が解除された状態において、前記オン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４が共に論理「０」となっているとき、或いは、前記オン指令記憶信号Ｍ３が論理「０」であってオン記憶が行われていないのに前記閉路判定記憶信号Ｍ１は論理「１」になっているとき、或いは、前記オフ指令記憶信号Ｍ４が論理「０」であってオフ記憶が行われていないのに前記開路判定記憶信号Ｍ２は論理「１」になっているときのいずれかにおいて論理異常の仮判定を行い、再確認処理を行ってから論理異常判定を行い、前記論理異常判定は、前記監視制御手段１１０Ａから前記開閉素子１３０に至る信号伝達系統または前記判定記憶回路１６０Ａまたは前記指令経歴記憶回路１７０が異常であるか、ノイズ誤動作であると判定するものである。これにより、判定記憶回路は制御出力信号に関する指令経歴記憶回路を有し、監視制御手段はオン指令記憶信号とオフ指令記憶信号と閉路判定記憶信号と開路判定記憶信号との間に論理の矛盾があるときに論理異常判定を行うようになっている。従って、パワートランジスタである開閉素子に直接接続されて近傍配置される判定記憶回路がノイズ誤動作したような場合に、再確認処理によって誤った異常処理が行われないようにすることができる特徴がある。
【００６７】
また、前記正常閉路記憶信号Ｍ１は、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎ以下となっていれば論理「１」となって、当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態であり、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎを超過していれば論理「０」となって、前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常であると判定され、前記正常開路記憶信号Ｍ２は、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となっていれば論理「１」となって、当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等２１０の異常が発生しているかもしれない状態であり、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば論理「０」となって、前記素子内外短絡２２０の異常が発生していると判定される。
【００６８】
また、前記監視制御手段１１０Ａは、前記正常閉路記憶信号Ｍ１と前記正常開路記憶信号Ｍ２が共に仮正常判定である論理「１」であれば、電気負荷１０３と開閉素子１３０及び外部配線の全てが正常であると判定し、前記正常閉路記憶信号Ｍ１が仮正常判定である論理「１」であって、前記正常開路記憶信号Ｍ２が非正常判定である論理「０」であれば、前記素子内外短絡２２０による異常が発生していると判定し、前記正常閉路記憶信号Ｍ１が非正常判定である論理「０」であって、前記正常開路記憶信号Ｍ２が仮正常判定である論理「１」であれば、前記負荷内外短絡等２１０による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている。このことにより、監視制御手段は、正常閉路記憶信号の論理レベルと、正常開路記憶信号の論理レベルの双方を組み合わせて総合的に異常判定を行うようになっている。従って、負荷間配線短絡または負荷内部短絡または開閉素子溶断である負荷内外短絡等の異常、或いは素子間配線短絡または素子内部短絡である素子内外短絡の異常を識別して検出し、これ等の異常が発生していない正常状態を正確に判定することができる特徴がある。
【００６９】
また、前記開閉素子１３０と電気負荷１０３との接続点にはプルアップ抵抗１３３とプルダウン抵抗１５２とが接続されていて、当該接続点の監視電圧Ｖ０は断線検出回路１８０に入力され、前記断線検出回路１８０は、第一電圧Ｖ１と、当該第一電圧Ｖ１よりも大きな設定値である第二電圧Ｖ２を生成する分圧抵抗１８１・１８２・１８３と、帯域比較回路１８７とによって構成され、前記帯域比較回路１８７は、前記監視電圧Ｖ０が前記第一電圧Ｖ１と第二電圧Ｖ２との間にあるときには前記電気負荷１０３の内部断線または負荷配線の断線である負荷内外断線２３０が発生したと判定して断線検出信号ＯＰを発生し、前記断線検出回路１８０が電気負荷内外の断線を検出すると、前記正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２は共に非正常判定である論理「０」に設定される。これにより、電気負荷内外の断線異常を検出する断線検出回路を備え、当該断線異常が検出されたときには正常閉路記憶信号と正常開路記憶信号が共に非正常判定側にセットされるようになっている。なお、正常閉路記憶信号が非正常判定を行うのは電気負荷の内外の短絡異常であり、正常開路記憶信号が非正常判定を行うのは開閉素子の内外の短絡異常であり、もしも電気負荷の内外短絡異常と開閉素子の外部短絡異常が同時に発生すれば、駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われ、駆動制御装置が動作停止することになる。また、もしも電気負荷の内外短絡異常と開閉素子の内部短絡異常が同時に発生すれば駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われるか、または開閉素子が溶断して電源が復旧し、駆動制御装置が再起動されて開閉素子が閉路できない異常状態となる。従って、正常閉路記憶信号と正常開路記憶信号が共に非正常側であって、オン指令記憶信号とオフ指令記憶信号が作動しておれば、電気負荷内外の断線異常であることが特定され、少ない記憶信号種別によって多くの種類の異常状態を判別することができる特徴がある。
【００７０】
実施の形態２．
（１）構成の詳細な説明
以下、この発明の実施の形態２に係る電気負荷の駆動制御装置の全体回路ブロック図を示す図６について、図１に示す装置との相違点を中心にして説明する。なお、各図において同一符号は同一または相当部分を示している。図６において、駆動電源１０１から電源リレー１０２を介して給電されて電気負荷１０３を駆動制御する駆動制御装置１００Ｂは、監視制御手段となるマイクロプロセッサ１１０Ｂと、定電圧電源回路１２０と、過電流抑制回路１４０ａと過熱遮断回路１４０ｂとを備えたパワートランジスタである開閉素子１３０と、状態検出回路１５０と断線検出回路１８０、及び指令経歴記憶回路１７０を含む判定記憶回路１６０Ｂとを備え、マイクロプロセッサ１１０Ｂは、ＲＡＭ１１１及びプログラムメモリ１１２Ｂ及び不揮発データメモリ１１３と協働して、電気負荷１０３の配線回路や電気負荷１０３または開閉素子１３０の断線・短絡異常を検出し、警報表示器１０５によって異常報知を行ったり、異常発生履歴情報をデータメモリ１１３に保存して、保守点検時には外部ツール１０６によって異常発生情報を読み出すことができるようになっている。
【００７１】
なお、図６のものと図１に示す装置との主な相違点は、図１の判定記憶回路１６０Ａは、正常閉路記憶素子１６１ｃと正常開路記憶素子１６２ｃによって、閉路判定記憶信号として正常閉路記憶信号Ｍ１を発生し、開路判定記憶信号として正常開路記憶信号Ｍ２を発生するようになっているのに対し、図６の判定記憶回路１６０Ｂは、異常閉路記憶素子１６５ｃと異常開路記憶素子１６６ｃによって、閉路判定記憶信号として異常閉路記憶信号Ｍ５を発生し、開路判定記憶信号として異常開路記憶信号Ｍ６を発生するようになっていることであり、断線検出回路１８０は図２に示すとおりのものとなっている。プログラムメモリ１１２Ｂには、前述した図４・図５における指令出力発生手段４０２ｂ、判定情報読出手段４０４ａ、再確認処理手段４０６ａ、異常処理手段４０７ａ・４０８ｂに相当した制御プログラムが格納されている。
【００７２】
判定記憶回路１６０Ｂにおいて、異常閉路判定素子１６５ａは制御出力信号Ｄｒと状態検出信号Ｍｎの論理反転信号が入力される論理積素子、フィルタ回路１６５ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常閉路記憶素子１６５ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが閉路指令（論理レベル「Ｈ」）であって、状態検出信号Ｍｎが開路状態（論理レベル「Ｌ」）を検出しておれば、論理積素子１６５ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６５ｂを介して異常閉路記憶素子１６５ｃがセットされ、異常閉路記憶信号Ｍ５をマイクロプロセッサ１１０Ｂに供給するようになっている。フィルタ回路１６５ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【００７３】
異常開路判定素子１６６ａは制御出力信号Ｄｒの論理反転入力と状態検出信号Ｍｎが入力される論理積素子、フィルタ回路１６６ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常開路記憶素子１６６ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが開路指令（論理レベル「Ｌ」）であって、状態検出信号Ｍｎが閉路状態（論理レベル「Ｈ」）を検出しておれば、論理積素子１６６ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６６ｂを介して異常開路記憶素子１６６ｃがセットされ、異常開路記憶信号Ｍ６をマイクロプロセッサ１１０Ｂに供給するようになっている。フィルタ回路１６６ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。異常閉路記憶素子１６５ｃと異常開路記憶素子１６６ｃは、断線検出信号ＯＰが断線検出状態（論理レベル「Ｈ」）であればセットされて、異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６を発生するようになっている。
【００７４】
判定記憶回路１６０Ｂに含まれている指令経歴記憶回路１７０は、図１の場合と同様に構成されていて、オン指令記憶素子１７３ｃとオフ指令記憶素子１７４ｃによってオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４を発生し、マイクロプロセッサ１１０Ｂへ入力するようになっている。マイクロプロセッサ１１０Ｂは、異常閉路記憶信号Ｍ５、異常開路記憶信号Ｍ６、オン指令記憶信号Ｍ３、オフ指令記憶信号Ｍ４を読取って、前述の図５における第一・第二正常メモリＲ１１・Ｒ２１と第一・第二異常メモリＲ１２・Ｒ２２の記憶状態を決定すると共に、リセット指令信号ＲＳＴを発生して異常閉路記憶素子１６５ｃ、異常開路記憶素子１６６ｃ、オン指令記憶素子１７３ｃ、オフ指令記憶素子１７４ｃをリセットするようになっている。
【００７５】
次に、図６に示す判定記憶回路１６０Ｂの判定記憶内容の一覧表である図７（Ａ）及び（Ｂ）について説明する。図７（Ａ）は、状態検出と判定記憶を説明するもので、制御出力信号Ｄｒと状態検出信号Ｍｎとの論理レベルの組合せに対応した、異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６の論理レベルと異常発生区分を示したものであり、この表の第一段（Ａ１）〜第四段（Ａ４）までは、断線検出信号ＯＰとリセット指令信号ＲＳＴが共に論理レベル「Ｌ」であって、非断線検出・リセット指令解除の状態となっている。
【００７６】
表の第一段（Ａ１）において、異常閉路記憶信号Ｍ５は、制御出力信号Ｄｒが閉路指令信号（論理レベル「Ｈ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎ以下となれば、状態検出トランジスタ１５１が開路することによって状態検出信号Ｍｎが論理レベル「Ｈ」となり、その結果として異常閉路記憶信号Ｍ５の論理レベルは「Ｌ」となって当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態である。
【００７７】
表の第二段（Ａ２）において、異常閉路記憶信号Ｍ５はまた、制御出力信号Ｄｒが閉路指令信号（論理レベル「Ｈ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎを超過しておれば、状態検出トランジスタ１５１が閉路することによって状態検出信号Ｍｎが論理レベル「Ｌ」となり、その結果として異常閉路記憶信号Ｍ５の論理レベルは「Ｈ」となって閉路異常の判定がなされ、この閉路異常判定は前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常に対して判定されるものである。
【００７８】
表の第三段（Ａ３）において、異常開路記憶信号Ｍ６は、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となれば、状態検出トランジスタ１５１が閉路することによって状態検出信号Ｍｎが論理レベル「Ｌ」となり、その結果として異常開路記憶信号Ｍ６の論理レベルは「Ｌ」となって当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、負荷内外短絡等２１０の異常が発生しているかもしれない状態である。
【００７９】
表の第四段（Ａ４）において、異常開路記憶信号Ｍ６はまた、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば、状態検出トランジスタ１５１が開路することによって状態検出信号Ｍｎが論理レベル「Ｈ」となり、その結果として異常開路記憶信号Ｍ６の論理レベルは「Ｈ」となって開路異常判定がなされ、この開路異常判定は素子内外短絡２２０の異常が発生しているとして判定されるものである。
【００８０】
表の第五段（Ａ５）において、制御出力信号Ｄｒが開路指令信号（論理レベル「Ｌ」）であったときに、断線検出信号ＯＰが論理「Ｈ」になると、異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６が共に論理レベル「Ｈ」となって、負荷内外断線２３０が発生したと判定される。
【００８１】
表の第六段（Ａ６）において、リセット指令信号ＲＳＴの論理レベルが「Ｈ」になると、制御出力信号Ｄｒや断線検出信号ＯＰの論理レベルとは無関係に異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６が共に論理レベル「Ｌ」となって、総合正常状態と同じ判定状態となっている。従って、リセット指令信号の発生中には異常判定を行ってはならないことを意味している。
【００８２】
図７（Ｂ）は、指令履歴と判定記憶を説明するもので、リセット指令信号ＲＳＴを解除した状態における異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６とオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の論理レベルの組合せと総合判定結果を示したものとなっている。なお、異常閉路記憶信号Ｍ５が発生していないからと言っても、オン指令記憶信号Ｍ３が発生していなければ正常閉路とは断定できないし、異常開路記憶信号Ｍ６が発生していないからと言っても、オフ指令記憶信号Ｍ４が発生していなければ正常開路とは断定できないので、総合判定を行うときにはオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の論理レベルを考慮して判定する必要がある。
【００８３】
図７（Ｂ）の表下の符号Ｂ１は、表中の仮正常判定部分を示しており、論理式（ＮＭ５×Ｍ３）＝（Ｈ）ならば閉路仮正常であり、論理式（ＮＭ６×Ｍ４）＝（Ｈ）ならば開路仮正常となる。但し、ＮＭ５はＭ５の反転論理であり、ＮＭ６はＭ６の反転論理である。表中の符号Ｂ２は、閉路及び開路の正常判定部分を示しており、論理式（ＮＭ５×ＮＭ６×Ｍ３×Ｍ４）＝（Ｈ）となって、閉路仮正常と開路仮正常が両立すれば閉路正常・開路正常である。但し、ＮＭ３はＭ３の反転論理であり、ＮＭ４はＭ４の反転論理である。表中の符号Ｂ３は、異常判定部分を示しており、論理式（Ｍ５×Ｍ３）＝（Ｈ）ならば閉路異常であり、論理式（Ｍ６×Ｍ４）＝（Ｈ）ならば開路異常である。但し、（Ｍ５×ＮＭ３）＝（Ｈ）または（Ｍ６×ＮＭ４）＝（Ｈ）のときは後述の論理異常である。
【００８４】
表中の符号Ｂ４は、判定不確定部分を示しており、論理式（ＮＭ６×ＮＭ４）＝（Ｈ）ならば開路判定不確定であり、論理式（ＮＭ５×ＮＭ３）＝（Ｈ）ならば閉路判定未確定である。但し、（ＮＭ３×ＮＭ４）＝（Ｈ）のときは、後述の論理異常である。表中の符号Ｂ５は、負荷内外断線の判定部分を示しており、論理式（Ｍ５×Ｍ６）×（Ｍ３＋Ｍ４）＝（Ｈ）であれば負荷内外断線である。但し、（Ｍ３×Ｍ４）＝（Ｌ）のときは論理異常であるかもしれない複合異常である。
【００８５】
表中の符号Ｂ６は、論理異常の判定部分を示しており、論理式（Ｍ３＋Ｍ４）＝（Ｌ）であるか、論理式（Ｍ５×ＮＭ３）＝（Ｈ）、または（Ｍ６×ＮＭ４）＝（Ｈ）のときは、ノイズ誤動作または電気負荷・負荷配線・開閉素子以外の制御回路部の論理異常である。なお、リセット指令中を除いてオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４の少なくとも一方は論理レベル「Ｈ」となるものであり、両方が論理レベル「Ｌ」となることは論理的にはありえない。また、オン指令が発生していないのに異常閉路記憶が作動していたり、オフ指令が発生していないのに異常開路記憶が作動することも論理的にありえない。
【００８６】
（２）作用動作の詳細な説明
次に、図６に示す如く構成されたこの発明の実施の形態２に係る装置の作用・動作について、図４・図５に示すフローチャートを参照しながら図１に示す装置との相違点について説明する。まず、図６において、図示しない電源スイッチが閉路されると、電源リレー１０２の出力接点が閉路して駆動制御装置１００Ｂに給電され、マイクロプロセッサ１１０Ｂが動作を開始する。マイクロプロセッサ１１０Ｂは、図示しない複数の入力信号の動作状態と、プログラムメモリ１１２Ｂに格納された制御プログラムの内容に応じて、図示しない複数の電気負荷の駆動制御を行う。複数の電気負荷の一部である電気負荷１０３は、マイクロプロセッサ１１０Ｂが発生する制御出力信号Ｄｒに応動して開閉制御されるパワートランジスタである開閉素子１３０によって通電が制御される。
【００８７】
マイクロプロセッサ１１０Ｂは、状態検出回路１５０と断線検出回路１８０と判定記憶回路１６０Ｂと協働して、負荷間配線短絡２１０ａ、または負荷内部短絡２１０ｂ、または開閉素子溶断２１０ｃを包含する負荷内外短絡等２１０、或いは、素子間配線短絡２２０ａ、または素子内部短絡２２０ｂを包含する素子内外短絡２２０、或いは負荷配線断線２３０ａ、または負荷内部断線２３０ｂを包含する負荷内外断線２３０などの異常の有無を検出してＲＡＭ１１１に書込み記憶する。電源スイッチが開路されると、電源リレー１０２は所定の遅延時間は閉路状態を持続し、この遅延給電期間においてＲＡＭ１１１で記憶された異常発生情報が不揮発性のデータメモリ１１３に転送保存されるようになっている。なお、パワートランジスタ１３０が閉路したときに電気負荷１０３の短絡異常によって過大電流が流れると、パワートランジスタ１３０の両端電圧Ｔｒは所定の閉路電圧を超過して、状態検出トランジスタ１５１が閉路することによって短絡異常が検出される。負荷内外の短絡異常が発生するとマイクロプロセッサ１１０Ｂはパワートランジスタ１３０に対して制御出力信号Ｄｒを開路指令にする。
【００８８】
次に、図６に示す装置の作用動作を図４・図５の動作説明用のフローチャートを参照しながら説明する。但し、図４については図６の場合も前述したとおりの動作を行うようになっている。図５については、工程５０４において正常閉路記憶信号Ｍ１が論理「１」であるかどうかの判定に代わって、異常閉路記憶信号Ｍ５が論理「０」であるかどうかの判定に置き換えて、異常閉路記憶信号Ｍ５が論理「０」であればＹＥＳの判定を行って工程５０５ａへ移行し、異常閉路記憶信号Ｍ５が論理「０」でなければＮＯの判定を行って工程５０５ｂへ移行するようにすればよい。同様に、工程５０７において正常開路記憶信号Ｍ２が論理「１」であるかどうかの判定に代わって、異常開路記憶信号Ｍ６が論理「０」であるかどうかの判定に置き換えて、異常開路記憶信号Ｍ６が論理「０」であればＹＥＳの判定を行って工程５０８ａへ移行し、異常開路記憶信号Ｍ６が論理「０」でなければＮＯの判定を行って工程５０８ｂへ移行するようにすればよい。
【００８９】
（３）実施の形態２の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３に対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３に対する給電回路の異常状態の有無を監視する監視制御手段１１０Ｂとを備えた電気負荷の駆動制御装置１００Ｂであって、前記監視制御手段１１０Ｂは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ｂに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎを発生して前記判定記憶回路１６０Ｂに供給し、前記判定記憶回路１６０Ｂは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ５を発生し、また前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ６を発生し、前記判定記憶回路１６０Ｂはまた、前記監視制御手段１１０Ｂによる判定記憶信号の読出し完了に伴って前記監視制御手段１１０Ｂの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ｂはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ５と前記開路判定記憶信号Ｍ６とを、前記判定記憶回路１６０Ｂがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【００９０】
また、前記判定記憶回路１６０Ｂはさらに、前記開閉素子１３０に対する制御出力信号Ｄｒが入力される指令経歴記憶回路１７０が付加されていて、当該指令経歴記憶回路１７０は、前記制御出力信号Ｄｒが閉路指令に対応した論理レベルとなったことを記憶して論理「１」となるオン指令記憶信号Ｍ３を発生すると共に、前記制御出力信号Ｄｒが開路指令に対応した論理レベルとなったことを記憶して論理「１」となるオフ指令記憶信号Ｍ４を発生し、前記判定記憶回路１６０Ｂは、前記閉路判定記憶信号として異常閉路記憶信号Ｍ５を備えると共に、前記開路判定記憶信号として異常開路記憶信号Ｍ６を備え、前記指令経歴記憶回路１７０はさらに、前記判定記憶回路と共に前記監視制御手段１１０Ｂによる判定記憶信号の読出し完了に伴って記憶情報が前記監視制御手段１１０Ｂの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ｂは、読出し時点における前記オン指令記憶信号Ｍ３が論理「１」であったときに、前記閉路判定記憶信号Ｍ５の内容が正常または異常なしの判定であったことを仮判定記憶する第一正常メモリＲ１１と、非正常または異常判定であったことを記憶する第一異常メモリＲ１２を備えると共に、読出し時点における前記オフ指令記憶信号Ｍ４が論理「１」であったときに、前記開路判定記憶信号Ｍ６の内容が正常判定または異常なしの判定であったことを仮判定記憶する第二正常メモリＲ２１と、非正常または異常判定であったことを記憶する第二異常メモリＲ２２を備えている。
【００９１】
また、前記判定記憶回路１６０Ｂは、異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６を発生し、前記異常閉路記憶信号Ｍ５は、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎを超過しておれば論理「１」となって、前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常であると判定し、前記異常閉路記憶信号Ｍ５はまた、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎ以下となっていれば論理「０」となって、当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態であり、前記異常開路記憶信号Ｍ６は、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば論理「１」となって、前記素子内外短絡２２０の異常が発生していると判定し、前記異常開路記憶信号Ｍ６はまた、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となっていれば論理「０」となって、当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等２１０の異常が発生しているかもしれない状態である。
【００９２】
また、前記監視制御手段１１０Ｂは、前記判定記憶回路１６０Ｂに対するリセット指令が解除されている状態において、前記異常閉路記憶信号Ｍ５と前記異常開路記憶信号Ｍ６が共に仮正常判定である論理「０」であれば、電気負荷１０３と開閉素子１３０及び外部配線の全てが正常であると判定し、前記監視制御手段１１０Ｂはまた、前記異常閉路記憶信号Ｍ５が仮正常判定である論理「０」であって、前記異常開路記憶信号Ｍ６が異常判定である論理「１」であれば、前記素子内外短絡２２０による異常が発生していると判定し、前記監視制御手段１１０Ｂはまた、前記異常閉路記憶信号Ｍ５が異常判定である論理「１」であって、前記異常開路記憶信号Ｍ６が仮正常判定である論理「０」であれば、前記負荷内外短絡等２１０による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている。これにより、監視制御手段は異常閉路記憶信号の論理レベルと、異常開路記憶信号の論理レベルの双方を組み合わせて総合的に異常判定を行うようになっている。従って、負荷間配線短絡または負荷内部短絡または開閉素子溶断である負荷内外短絡等の異常、或いは素子間配線短絡または素子内部短絡である素子内外短絡の異常を識別して検出し、これ等の異常が発生していない正常状態を正確に判定することができる特徴がある。
【００９３】
また、前記開閉素子１３０と電気負荷１０３との接続点にはプルアップ抵抗１３３とプルダウン抵抗１５２とが接続されていて、当該接続点の監視電圧Ｖ０は断線検出回路１８０に入力され、前記断線検出回路１８０は、第一電圧Ｖ１と、当該第一電圧Ｖ１よりも大きな設定値である第二電圧Ｖ２を生成する分圧抵抗１８１・１８２・１８３と、帯域比較回路１８７とによって構成され、前記帯域比較回路１８７は、前記監視電圧Ｖ０が前記第一電圧Ｖ１と第二電圧Ｖ２との間にあるときには前記電気負荷１０３の内部断線または負荷配線の断線である負荷内外断線２３０が発生したと判定して断線検出信号ＯＰを発生し、前記断線検出回路１８０が電気負荷内外の断線を検出すると、前記異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６は共に異常判定である論理「１」に設定される。これにより、電気負荷内外の断線異常を検出する断線検出回路を備え、当該断線異常が検出されたときには異常閉路記憶信号と異常開路記憶信号が共に異常判定側にセットされるようになっている。
【００９４】
なお、異常閉路記憶信号が異常判定を行うのは電気負荷の内外の短絡異常であり、異常開路記憶信号が異常判定を行うのは開閉素子の内外の短絡異常であり、電気負荷の内外短絡異常と開閉素子の外部短絡異常が同時に発生すれば、駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われ、駆動制御装置が動作停止することになる。また、電気負荷の内外短絡異常と開閉素子の内部短絡異常が同時に発生すれば駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われるか、または開閉素子が溶断して電源が復旧し、駆動制御装置が再起動されて開閉素子が閉路できない異常状態となる。従って、監視制御手段が異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６が共に非正常側であることを検出した場合には電気負荷内外の断線異常であることが特定され、少ない記憶信号種別によって多くの種類の異常状態を判別することができる特徴がある。
【００９５】
実施の形態３．
（１）構成の詳細な説明
以下、この発明の実施の形態３に係る電気負荷の駆動制御装置の全体回路ブロック図を示す図８について、図１に示す装置との相違点を中心にして説明する。なお、各図において、同一符号は同一または相当部分を示している。図８において、駆動電源１０１から電源リレー１０２を介して給電されて電気負荷１０３を駆動制御する駆動制御装置１００Ｃは、監視制御手段となるマイクロプロセッサ１１０Ｃと、定電圧電源回路１２０と、過電流遮断回路１４０ｃを備えたパワートランジスタである開閉素子１３０と、状態検出回路１５０と断線検出回路１８０、及び指令経歴記憶回路１７０を含む判定記憶回路１６０Ｃとを備え、マイクロプロセッサ１１０Ｃは、ＲＡＭ１１１及びプログラムメモリ１１２Ｃ及び不揮発データメモリ１１３と協働して、電気負荷１０３の配線回路や電気負荷１０３または開閉素子１３０の断線・短絡異常を検出し、警報表示器１０５によって異常報知を行ったり、異常発生履歴情報をデータメモリ１１３に保存して、保守点検時には外部ツール１０６によって異常発生情報を読み出すことができるようになっている。
【００９６】
なお、図８に示す装置と図１に示す装置との主な相違点は、図１の判定記憶回路１６０Ａは、正常閉路記憶素子１６１ｃと正常開路記憶素子１６２ｃによって、閉路判定記憶信号として正常閉路記憶信号Ｍ１を発生し、開路判定記憶信号として正常開路記憶信号Ｍ２を発生するようになっているのに対し、図８の判定記憶回路１６０Ｃは、異常閉路記憶素子１６５ｃと異常開路記憶素子１６６ｃによって、閉路判定記憶信号として異常閉路記憶信号Ｍ５を発生し、開路判定記憶信号として異常開路記憶信号Ｍ６を発生するようになっていることであり、断線検出回路１８０は、図２に示すとおりのものとなっている。また、過電流抑制回路１４０ａと過熱遮断回路１４０ｂに代わるものとして、過電流遮断回路１４０ｃが使用されている。プログラムメモリ１１２Ｃには、前述した図４・図５における指令出力発生手段４０２ｂ、判定情報読出手段４０４ａ、再確認処理手段４０６ａ、異常処理手段４０７ａ・４０８ｂに相当した制御プログラムが格納されている。
【００９７】
判定記憶回路１６０Ｃにおいて、比較増幅器１６５ｄの正端子にはパワートランジスタ１３０の電流検出抵抗１３１の両端電圧が状態検出信号ＯＣとして印加され、負端子には過電流制限を行うための閾値電圧に相当した基準電圧が印加されている。従って、電気負荷１０３の短絡異常等によって過電流状態となると、比較増幅器１６５ｄの出力信号は論理レベル「Ｈ」となり、フィルタ回路１６５ｂを介して異常閉路記憶素子１６５ｃがセットされて異常閉路記憶信号Ｍ５を発生する。なお、比較増幅器１６５ｄによる過電流状態の検出は、制御出力信号Ｄｒが閉路指令または開路指令のいずれの場合であっても有効となっているが、このままの回路では閉路指令状態において開閉素子１３０が閉路できない開閉素子溶断２１０ｃを検出することができない。このために、図６の異常閉路判定素子１６５ａと同様に状態検出信号Ｍｎの反転論理信号と制御出力信号Ｄｒとの論理積によって異常閉路を検出し、比較増幅器１６５ｄの過電流検出出力と論理和してからフィルタ回路１６５ｂを介して異常閉路記憶素子１６５ｃをセットするようにすれば、開閉素子１３０が閉路できない開閉素子溶断２１０ｃを検出することができる。フィルタ回路１６５ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常閉路記憶素子１６５ｃはセット入力とリセット入力に応動するフリップフロップ回路である。フィルタ回路１６５ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【００９８】
異常開路判定素子１６６ａは制御出力信号Ｄｒの論理反転入力と状態検出信号Ｍｎが入力される論理積素子、フィルタ回路１６６ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常開路記憶素子１６６ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが開路指令（論理レベル「Ｌ」）であって、状態検出信号Ｍｎが閉路状態（論理レベル「Ｈ」）を検出しておれば、論理積素子１６６ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６６ｂを介して異常開路記憶素子１６６ｃがセットされ、異常開路記憶信号Ｍ６をマイクロプロセッサ１１０Ｂに供給するようになっている。フィルタ回路１６６ｂは、各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。異常閉路記憶素子１６５ｃと異常開路記憶素子１６６ｃは、断線検出信号ＯＰが断線検出状態（論理レベル「Ｈ」）であればセットされて、異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６を発生するようになっている。
【００９９】
マイクロプロセッサ１１０Ｃは、異常閉路記憶信号Ｍ５、異常開路記憶信号Ｍ６、オン指令記憶信号Ｍ３、オフ指令記憶信号Ｍ４を読取って、前述の図５における第一・第二正常メモリＲ１１・Ｒ２１と第一・第二異常メモリＲ１２・Ｒ２２の記憶状態を決定すると共に、リセット指令信号ＲＳＴを発生して異常閉路記憶素子１６５ｃ、異常開路記憶素子１６６ｃ、オン指令記憶素子１７３ｃ、オフ指令記憶素子１７４ｃをリセットするようになっている。一方、異常閉路記憶素子１６５ｃが異常閉路状態を記憶すると、そのセット出力端子からダイオード１６５ｆを介して遮断保持回路１４５が給電され、低抵抗の充電抵抗１４５ａを介してコンデンサ１４５ｄが充電され、その充電電圧は高抵抗の分圧抵抗１４５ｂ・１４５ｃに印加されている。遮断制御トランジスタ１４２ｃのドレーン端子はマイクロプロセッサ１１０Ｃの制御出力信号Ｄｒの出力端子とパワートランジスタ１３０のゲート端子間に直列接続された第一・第二の駆動抵抗１４１ｃ・１４１ｂとの接続点に接続され、ソース端子はグランド回路ＧＮＤに接続され、ゲート端子は分圧抵抗１４５ｂ・１４５ｃの接続点に接続されている。従って、遮断保持回路１４５に給電されると遮断制御トランジスタ１４２ｃが導通して、パワートランジスタ１３０が導通遮断される。
【０１００】
ダイオード１６５ｆの出力は異常閉路記憶素子１６５ｃのセット入力端子に対して正帰還接続されているので、異常閉路記憶素子１６５ｃが一旦セット出力信号を発生すると電流検出抵抗１３１による状態検出信号ＯＣがゼロになっても、異常閉路記憶素子１６５ｃのセット状態が継続され、継続してパワートランジスタ１３０の強制遮断が維持されると共に、異常閉路記憶信号Ｍ５も論理レベル「Ｈ」を維持している。異常閉路記憶素子１６５ｃはリセット優先のフリップフロップ回路によって構成されていて、異常閉路記憶素子１６５ｃのリセット入力端子にリセット指令信号ＲＳＴが入力されると、たとえセット入力端子にセット入力が印加されていてもセット出力は論理レベル「Ｌ」になって、異常閉路記憶信号Ｍ５も論理レベル「Ｌ」となるが、遮断制御トランジスタ１４２ｃはコンデンサＣの残留電荷によって暫時は導通状態を維持している。従って、リセット指令信号ＲＳＴが短時間であればパワートランジスタ１３０の強制遮断状態が維持されている。しかし、リセット指令信号ＲＳＴを通常よりは意図的に長い時間の間で発生しておくと、コンデンサＣが放電して遮断制御トランジスタ１４２ｃは開路し、異常閉路記憶素子１６５ｃのセット入力端子に印加されていた正帰還セット信号も解除されることになる。
【０１０１】
その後、リセット指令信号ＲＳＴを解除すると、もしもパワートランジスタ１３０に依然として過大電流が流れておれば再び異常閉路記憶素子１６５ｃはセットされるが、もしも過大電流が流れていなければ異常閉路記憶素子１６５ｃはリセット状態が維持されて、異常閉路記憶信号Ｍ５も論理レベル「Ｌ」となる。なお、過大電流発生状態を記憶するために専用のフリップフロップ回路を設けて、この専用フリップフロップ回路の出力によって遮断制御トランジスタ１４２ｃを導通するようにしておけば、ダイオード１６５ｆや遮断保持回路１４５は不要である。但し、専用フリップフロップ回路をマイクロプロセッサ１１０Ｃによってリセットするためには専用のリセット指令信号が必要となるものである。
【０１０２】
（２）作用動作の詳細な説明
次に、図８に示す如く構成されたこの発明の実施の形態３に係る装置の作用・動作について、図４・図５に示すフローチャートを参照しながら図１に示す装置との相違点について説明する。まず、図８において、図示しない電源スイッチが閉路されると、電源リレー１０２の出力接点が閉路して駆動制御装置１００Ｃに給電され、マイクロプロセッサ１１０Ｃが動作を開始する。マイクロプロセッサ１１０Ｃは、図示しない複数の入力信号の動作状態と、プログラムメモリ１１２Ｃに格納された制御プログラムの内容に応じて、図示しない複数の電気負荷の駆動制御を行う。複数の電気負荷の一部である電気負荷１０３は、マイクロプロセッサ１１０Ｃが発生する制御出力信号Ｄｒに応動して開閉制御されるパワートランジスタである開閉素子１３０によって通電が制御される。
【０１０３】
マイクロプロセッサ１１０Ｃは、状態検出回路１５０と断線検出回路１８０と判定記憶回路１６０Ｃと協働して、負荷間配線短絡２１０ａ、または負荷内部短絡２１０ｂ、または開閉素子溶断２１０ｃを包含する負荷内外短絡等２１０、或いは、素子間配線短絡２２０ａ、または素子内部短絡２２０ｂを包含する素子内外短絡２２０、或いは負荷配線断線２３０ａ、または負荷内部断線２３０ｂを包含する負荷内外断線２３０などの異常の有無を検出してＲＡＭ１１１に書込み記憶する。電源スイッチが開路されると、電源リレー１０２は所定の遅延時間は閉路状態を持続し、この遅延給電期間においてＲＡＭ１１１で記憶された異常発生情報が不揮発性のデータメモリ１１３に転送保存されるようになっている。なお、パワートランジスタ１３０が閉路したときに電気負荷１０３の短絡異常によって過大電流が流れると、パワートランジスタ１３０の両端電圧Ｔｒは所定の閉路電圧を超過して、状態検出トランジスタ１５１が閉路することによって短絡異常が検出される。負荷内外の短絡異常が発生するとマイクロプロセッサ１１０Ｃはパワートランジスタ１３０に対して制御出力信号Ｄｒを開路指令にする。
【０１０４】
次に、図８に示す装置の作用動作を図４・図５の動作説明用のフローチャートを参照しながら説明する。但し、図４については図８の場合も前述したとおりの動作を行うようになっている。図５については、工程５０４において正常閉路記憶信号Ｍ１が論理「１」であるかどうかの判定に代わって、異常閉路記憶信号Ｍ５が論理「０」であるかどうかの判定に置き換えて、異常閉路記憶信号Ｍ５が論理「０」であればＹＥＳの判定を行って工程５０５ａへ移行し、異常閉路記憶信号Ｍ５が論理「０」でなければＮＯの判定を行って工程５０５ｂへ移行するようにすればよい。同様に、工程５０７において正常開路記憶信号Ｍ２が論理「１」であるかどうかの判定に代わって、異常開路記憶信号Ｍ６が論理「０」であるかどうかの判定に置き換えて、異常開路記憶信号Ｍ６が論理「０」であればＹＥＳの判定を行って工程５０８ａへ移行し、異常開路記憶信号Ｍ６が論理「０」でなければＮＯの判定を行って工程５０８ｂへ移行するようにすればよい。
【０１０５】
（３）実施の形態３の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態３による電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３に対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３に対する給電回路の異常状態の有無を監視する監視制御手段１１０Ｃとを備えた電気負荷の駆動制御装置１００Ｃであって、前記監視制御手段１１０Ｃは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ｃに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎ・ＯＣを発生して前記判定記憶回路１６０Ｃに供給し、前記判定記憶回路１６０Ｃは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ５を発生し、また前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ６を発生し、前記判定記憶回路１６０Ｃはまた、前記監視制御手段１１０Ｃによる判定記憶信号の読出し完了に伴って前記監視制御手段１１０Ｃの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ｃはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ５と前記開路判定記憶信号Ｍ６とを、前記判定記憶回路１６０Ｂがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【０１０６】
また、前記判定記憶回路１６０Ｃはさらに、前記開閉素子１３０に対する制御出力信号Ｄｒが入力される指令経歴記憶回路１７０が付加されていて、当該指令経歴記憶回路１７０は、前記制御出力信号Ｄｒが閉路指令に対応した論理レベルとなったことを記憶して論理「１」となるオン指令記憶信号Ｍ３を発生すると共に、前記制御出力信号Ｄｒが開路指令に対応した論理レベルとなったことを記憶して論理「１」となるオフ指令記憶信号Ｍ４を発生し、前記判定記憶回路１６０Ｃは、前記閉路判定記憶信号として異常閉路記憶信号Ｍ５を備えると共に、前記開路判定記憶信号として異常開路記憶信号Ｍ６を備え、前記指令経歴記憶回路１７０はさらに、前記判定記憶回路と共に前記監視制御手段１１０Ｃによる判定記憶信号の読出し完了に伴って記憶情報が前記監視制御手段１１０Ｃの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ｃは、読出し時点における前記オン指令記憶信号Ｍ３が論理「１」であったときに、前記閉路判定記憶信号Ｍ５の内容が正常または異常なしの判定であったことを仮判定記憶する第一正常メモリＲ１１と、非正常または異常判定であったことを記憶する第一異常メモリＲ１２を備えると共に、読出し時点における前記オフ指令記憶信号Ｍ４が論理「１」であったときに、前記開路判定記憶信号Ｍ６の内容が正常判定または異常なしの判定であったことを仮判定記憶する第二正常メモリＲ２１と、非正常または異常判定であったことを記憶する第二異常メモリＲ２２を備えている。
【０１０７】
また、前記判定記憶回路１６０Ｃは異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６を発生し、前記異常閉路記憶信号Ｍ５は、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の通電電流が所定の上限値を超過すれば論理「１」となって、前記電気負荷１０３の内部短絡２１０ｂまたは外部配線による負荷間の短絡２１０ａである負荷内外短絡の異常であると判定し、前記異常閉路記憶信号Ｍ５はまた、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の通電電流が所定の上限値未満であれば論理「０」となって、当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態である。前記異常開路記憶信号Ｍ６は、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば論理「１」となって、前記素子内外短絡２２０の異常が発生していると判定し、前記異常開路記憶信号Ｍ６はまた、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となっていれば論理「０」となって、当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常が発生しているかもしれない状態である。
【０１０８】
また、前記監視制御手段１１０Ｃは、前記判定記憶回路１６０Ｃに対するリセット指令が解除されている状態において、前記異常閉路記憶信号Ｍ５と前記異常開路記憶信号Ｍ６が共に仮正常判定である論理「０」であれば、電気負荷１０３と開閉素子１３０及び外部配線の全てが正常であると判定し、前記監視制御手段１１０Ｃはまた、前記異常閉路記憶信号Ｍ５が仮正常判定である論理「０」であって、前記異常開路記憶信号Ｍ６が異常判定である論理「１」であれば、前記素子内外短絡２２０による異常が発生していると判定し、前記監視制御手段１１０Ｃはまた、前記異常閉路記憶信号Ｍ５が異常判定である論理「１」であって、前記異常開路記憶信号Ｍ６が仮正常判定である論理「０」であれば、前記負荷内外短絡２１０ａ・２１０ｂによる異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている。これにより、監視制御手段は異常閉路記憶信号の論理レベルと、異常開路記憶信号の論理レベルの双方を組み合わせて総合的に異常判定を行うようになっている。従って、負荷間配線短絡または負荷内部短絡である負荷内外短絡の異常、或いは素子間配線短絡または素子内部短絡である素子内外短絡の異常を識別して検出し、これ等の異常が発生していない正常状態を正確に判定することができる特徴がある。
【０１０９】
実施の形態４．
（１）構成の詳細な説明
以下、この発明の実施の形態４に係る電気負荷の駆動制御装置の全体回路ブロック図を示す図９について、図１に示す装置との相違点を中心にして説明する。なお、各図において同一符号は同一または相当部分を示している。図９において、駆動電源１０１から電源リレー１０２を介して給電されて電気負荷１０３を駆動制御する駆動制御装置１００Ｄは、監視制御手段となるマイクロプロセッサ１１０Ｄと、定電圧電源回路１２０と、過電流抑制回路１４０ａと過熱遮断回路１４０ｂとを備えたパワートランジスタである開閉素子１３０と、状態検出回路１５０と断線検出回路１８０及び判定記憶回路１６０Ｄとを備え、マイクロプロセッサ１１０ＤはＲＡＭ１１１及びプログラムメモリ１１２Ｄ及び不揮発データメモリ１１３と協働して、電気負荷１０３の配線回路や電気負荷１０３または開閉素子１３０の断線・短絡異常を検出し、警報表示器１０５によって異常報知を行ったり、異常発生履歴情報をデータメモリ１１３に保存して、保守点検時には外部ツール１０６によって異常発生情報を読み出すことができるようになっている。
【０１１０】
なお、図９に示す装置と図１に示す装置との主な相違点は、図１の判定記憶回路１６０Ａは、指令経歴記憶回路１７０を包含し、正常閉路記憶素子１６１ｃと正常開路記憶素子１６２ｃによって、閉路判定記憶信号として正常閉路記憶信号Ｍ１を発生し、開路判定記憶信号として正常開路記憶信号Ｍ２を発生するようになっているのに対し、図９の判定記憶回路１６０Ｄは、正常閉路記憶素子１６１ｃと異常閉路記憶素子１６７ｃ、正常開路記憶素子１６２ｃと異常開路記憶素子１６８ｃによって、閉路判定記憶信号として正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２を発生し、開路判定記憶信号として正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２を発生するようになっていることであり、断線検出回路１８０は図２に示すとおりのものとなっている。プログラムメモリ１１２Ｄには、後述する図１０・図１１における指令出力発生手段６０２ｂ、判定情報読出手段６０４ａ、再確認処理手段７０６ａ、異常処理手段７０７ａ・６０８ｂに相当した制御プログラムが格納されている。
【０１１１】
判定記憶回路１６０Ｄにおいて、正常閉路判定素子１６１ａは制御出力信号Ｄｒと状態検出信号Ｍｎ及び断線検出信号ＯＰの論理反転信号が入力される論理積素子、フィルタ回路１６１ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、正常閉路記憶素子１６１ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが閉路指令（論理レベル「Ｈ」）であって、断線検出信号ＯＰが非断線状態（論理レベル「Ｌ」）、状態検出信号Ｍｎが閉路状態（論理レベル「Ｈ」）を検出しておれば、論理積素子１６１ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６１ｂを介して正常閉路記憶素子１６１ｃがセットされ、正常閉路記憶信号Ｍ１１をマイクロプロセッサ１１０Ｄに供給するようになっている。フィルタ回路１６１ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【０１１２】
正常開路判定素子１６２ａは制御出力信号Ｄｒと状態検出信号Ｍｎと断線検出信号ＯＰのそれぞれの論理反転信号が入力される論理積素子、フィルタ回路１６２ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、正常開路記憶素子１６２ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが開路指令（論理レベル「Ｌ」）であって、断線検出信号ＯＰが非断線状態（論理レベル「Ｌ」）で、状態検出信号Ｍｎが開路状態（論理レベル「Ｌ」）を検出しておれば、論理積素子１６２ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６２ｂを介して正常開路記憶素子１６２ｃがセットされ、正常開路記憶信号Ｍ２１をマイクロプロセッサ１１０Ｄに供給するようになっている。フィルタ回路１６２ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。正常閉路記憶素子１６１ｃと正常開路記憶素子１６２ｃは、断線検出信号ＯＰが断線検出状態（論理レベル「Ｈ」）であればリセットされて、正常閉路記憶信号Ｍ１１と正常開路記憶信号Ｍ２１は論理レベル「Ｌ」となる。
【０１１３】
異常閉路判定素子１６７ａは制御出力信号Ｄｒと正常閉路判定素子１６１ａの出力信号の論理反転信号が入力される論理積素子、フィルタ回路１６７ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常閉路記憶素子１６７ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが閉路指令（論理レベル「Ｈ」）であって、正常閉路判定素子１６１ａが非正常状態の出力（論理レベル「Ｌ」）であるときに論理積素子１６７ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６７ｂを介して異常閉路記憶素子１６７ｃがセットされ、異常閉路記憶信号Ｍ１２をマイクロプロセッサ１１０Ｄに供給するようになっている。フィルタ回路１６７ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。
【０１１４】
異常開路判定素子１６８ａは制御出力信号Ｄｒと正常開路判定素子１６２ａの出力信号のそれずれの論理反転信号が入力される論理積素子、フィルタ回路１６８ｂは図示しない抵抗とコンデンサによって構成されたローパスフィルタ、異常開路記憶素子１６８ｃはセット入力とリセット入力に応動するフリップフロップ回路であり、制御出力信号Ｄｒが閉路指令（論理レベル「Ｌ」）であって、正常開路判定素子１６２ａが非正常状態の出力（論理レベル「Ｌ」）であるときに論理積素子１６８ａの出力電圧レベルが「Ｈ」となり、フィルタ回路１６８ｂを介して異常開路記憶素子１６８ｃがセットされ、異常開路記憶信号Ｍ２２をマイクロプロセッサ１１０Ｄに供給するようになっている。フィルタ回路１６８ｂは各回路の応答遅れによる一瞬の誤動作信号を除去するためのものとなっていて、後述のリセット指令信号ＲＳＴによってコンデンサの放電が行われるようになっている。異常閉路記憶素子１６７ｃと異常開路記憶素子１６８ｃは、断線検出信号ＯＰが断線検出状態（論理レベル「Ｈ」）であればセットされて、異常閉路記憶信号Ｍ１２と異常開路記憶信号Ｍ２２を発生するようになっている。
【０１１５】
マイクロプロセッサ１１０Ｄは、正常閉路記憶信号Ｍ１１、異常閉路記憶信号Ｍ１２、正常開路記憶信号Ｍ２１、異常開路記憶信号Ｍ２２を読取って、後述の図１０・図１１に示すとおり総合異常判定を行うと共に、リセット指令信号ＲＳＴを発生して各判定記憶素子の記憶状態をリセットするようになっている。
【０１１６】
（２）作用動作の詳細な説明
次に、図９に示す如く構成されたこの発明の実施の形態４に係る装置の作用・動作について、図１０・図１１に示すフローチャートに基づいて説明する。まず、図９において、図示しない電源スイッチが閉路されると電源リレー１０２の出力接点が閉路して駆動制御装置１００Ｄに給電され、マイクロプロセッサ１１０Ｄが動作を開始する。マイクロプロセッサ１１０Ｄは図示しない複数の入力信号の動作状態と、プログラムメモリ１１２Ｄに格納された制御プログラムの内容に応じて、図示しない複数の電気負荷の駆動制御を行う。複数の電気負荷の一部である電気負荷１０３はマイクロプロセッサ１１０Ｄが発生する制御出力信号Ｄｒに応動して開閉制御されるパワートランジスタである開閉素子１３０によって通電が制御される。
【０１１７】
マイクロプロセッサ１１０Ｄは、状態検出回路１５０と断線検出回路１８０と判定記憶回路１６０Ｄと協働して、負荷間配線短絡２１０ａ、または負荷内部短絡２１０ｂ、または開閉素子溶断２１０ｃを包含する負荷内外短絡等２１０、或いは、素子間配線短絡２２０ａ、または素子内部短絡２２０ｂを包含する素子内外短絡２２０、或いは負荷配線断線２３０ａ、または負荷内部断線２３０ｂを包含する負荷内外断線２３０などの異常の有無を検出してＲＡＭ１１１に書込み記憶する。電源スイッチが開路されると、電源リレー１０２は所定の遅延時間は閉路状態を持続し、この遅延給電期間においてＲＡＭ１１１で記憶された異常発生情報が不揮発性のデータメモリ１１３に転送保存されるようになっている。なお、パワートランジスタ１３０が閉路したときに電気負荷１０３の短絡異常によって過大電流が流れると、パワートランジスタ１３０の両端電圧Ｔｒは所定の閉路電圧を超過して、状態検出トランジスタ１５１が閉路することによって短絡異常が検出される。負荷内外の短絡異常が発生するとマイクロプロセッサ１１０Ｄはパワートランジスタ１３０に対して制御出力信号Ｄｒを開路指令にする。
【０１１８】
次に、図９に示す装置の動作説明用のフローチャートである図１０と、図１０の中の一部の動作の詳細説明用のフローチャートである図１１について説明する。図１０において、工程６００は監視制御手段を構成するマイクロプロセッサ１１０Ｄの異常判定動作開始ステップ、続く工程６０１ａは当該行程６０１ａが始めて実行されたときにはＹＥＳの判定を行って工程６０１ｂへ移行し、２度目以降で実行されたときにはＮＯの判定を行って工程６０２ａへ移行する判定ステップである。行程６０１ｂは後述の行程ブロック７００で書込みされたカウンタ７２０やフラグなどの内部メモリをリセットして行程６０２ａへ移行するステップである。行程６０２ａは図示しない出力ラッチメモリに対して制御出力信号Ｄｒを書込みする時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程６０２ｂへ移行すると共に、定期的にＮＯの判定を行って工程６０３へ移行する判定ステップである。指令出力発生手段となる行程６０２ｂは、制御出力信号Ｄｒを発生して開閉素子１３０に開閉指令出力を発生してから行程６０８ａへ移行するステップである。
【０１１９】
行程６０３は判定記憶回路１６０Ｄから各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２を読み出す時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程６０４ａへ移行し、定期的にＮＯの判定を行って工程６０８ａへ移行する判定ステップである。なお、後述の行程６０８ａは電源スイッチが閉路されておればＮＯの判定を行って動作終了行程６０９ａへ移行し、動作終了行程６０９では他の制御プログラムを実行してから再度動作開始工程６００へ移行する。その後の制御フローは工程６００・行程６０２ａ・行程６０３・行程６０８ａ・行程６０９ａ・行程６００を循環しながら、行程６０２ａが定期的にＹＥＳの判定を行ったときには行程６０２ｂが実行され、工程６０３が定期的にＹＥＳの判定を行ったときには行程６０４ａ・行程６０４ｂ・行程ブロック７００が実行されるようになっている。判定情報読出手段となる行程６０４ａでは、判定記憶回路１６０Ｄから各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２を読み出して行程６０４ｂへ移行し、行程６０４ｂでは判定記憶回路１６０Ｄに対して記憶情報のリセット指令信号ＲＳＴを発生して行程ブロック７００へ移行する。
【０１２０】
なお、行程６０４ａでは各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２の信号電圧レベルが「Ｈ」であるときに、ＲＡＭ１１１の対応所定アドレスに論理数値「１」が書込まれ、信号電圧レベルが「Ｌ」であるときに論理数値「０」が書込まれるようになっているが、反対の論理数値を書込むようにしてもよい。行程ブロック７００は図１１で後述するとおり、行程６０４ａで読み出された判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２の論理状態に応じて総合異常判定を行い、総合判定結果を要因別にＲＡＭ１１１で記憶するようになっている。行程６０３がＮＯの判定であったとき、または行程ブロック７００に続いて実行される行程６０８ａでは、電源スイッチが閉路されているときにはＮＯの判定を行って動作終了行程６０９ａへ移行し、繰返して動作開始工程６００へ移行すると共に、電源スイッチが開路されているとＹＥＳの判定を行って工程６０８ｂへ移行する。異常処理手段となる行程６０８ｂでは行程ブロック７００で確定記憶された要因別の異常発生情報を不揮発性のデータメモリ１１３へ格納してから行程６０９ｂへ移行して、行程６０９ｂでは電源リレー１０２が消勢されるようになっている。なお、データメモリ１１３に格納されるデータは要因別の異常発生回数となっていて、行程６０８ｂによる転送が行われるときには、前回までの累積回数を読出して１を加算したデータが更新書込みされるようになっている。
【０１２１】
インテリジェントパワースイッチ１９０Ｄを構成するパワートランジスタ１３０と状態検出回路１５０と判定記憶回路１６０Ｄにおいて、開閉素子１３０は制御出力信号Ｄｒの論理レベルに応動して開閉制御動作を行って電気負荷１０３への給電状態を制御する。開閉素子１３０の開閉動作状態に応動する状態検出信号Ｍｎと、負荷内外断線状態に応動する断線検出信号ＯＰとは、状態検出回路１５０と断線検出回路１８０を介して判定記憶回路１６０Ｄに供給される。判定記憶回路１６０Ｄは制御出力信号Ｄｒと状態検出信号Ｍｎと断線検出信号ＯＰとに応動して、判定記憶信号となる正常閉路記憶信号Ｍ１１と正常開路記憶信号Ｍ２１と異常閉路記憶信号Ｍ１２と異常開路記憶信号Ｍ２２とを生成してマイクロプロセッサ１１０Ｄへ入力する。判定記憶回路１６０Ｄの記憶状態は電源投入検出回路１２１によって電源投入時にリセットされると共に、マイクロプロセッサ１１０Ｄからのリセット指令信号ＲＳＴによってリセットされ論理レベル「Ｌ」となる。
【０１２２】
図１０の中の行程ブロック７００の詳細を示す図１１において、行程７０１はサブルーチンプログラムの開始工程、続く工程７０２ａは行程６０４ａで読み出された各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２の全てが論理レベル「Ｌ」であったかどうかを判定して、全てが「Ｌ」であればＹＥＳの判定を行って工程７０２ｂへ移行し、どれか一つでも論理レベル「Ｈ」であればＮＯの判定を行って工程７０３へ移行する判定ステップである。なお、行程７０２ａがＹＥＳの判定を行うのは判定記憶回路１６０Ｄに対するリセット指令信号ＲＳＴが論理レベル「Ｈ」であるか、またはリセット指令信号ＲＳＴが解除されて論理レベル「Ｌ」となっていても、フィルタ回路１６１ｂ・１６２ｂ・１６７ｂ・１６８ｂによる所定の遅延応答時間の間はＹＥＳの判定を行って、総合異常判定を行わないようになっている。実際には各判定記憶信号Ｍ１１〜Ｍ２２の読出しタイミングとして、制御出力信号Ｄｒが変化した直後を避けて、なるべく制御指令信号Ｄｒの書換タイミングの中間時期に読出しするようにすれば、通常は行程７０２ａの判定はＮＯとなって、直ちに行程７０３へ移行することになる。
【０１２３】
行程７０２ｂは行程７０２ａによるＹＥＳの判定が行われてから所定の時間内ではＮＯの判定を行って行程７０９を介して図１０の行程６０８ａへ復帰して、図１０の動作終了行程６０９ａから動作開始工程６００を経て再び図１１の工程７０２ａ・行程７０２ｂに至り、この循環動作を繰返すうちにリセット指令信号ＲＳＴが解除されているにもかかわらず、所定時間を経過しても行程７０２ａの判定がＮＯとならず、工程７０２ｂが時間超過であるＹＥＳの判定を行うと工程７２６へ移行するようになっている。
【０１２４】
行程７０３は、異常閉路記憶信号Ｍ１２が異常閉路状態である論理数値「１」を記憶しているかどうかを判定し、記憶しておればＹＥＳの判定を行って工程７０４ａへ移行し、記憶なしであればＮＯの判定を行って工程７０４ｂへ移行する判定ステップである。行程７０４ａは、異常開路記憶信号Ｍ２２が異常開路状態である論理数値「１」を記憶しているかどうかを判定し、記憶しておればＹＥＳの判定を行って工程７２２へ移行し、記憶なしであればＮＯの判定を行って工程７２３へ移行する判定ステップである。行程７０４ｂは、異常開路記憶信号Ｍ２２が異常開路状態である論理数値「１」を記憶しているかどうかを判定し、記憶しておればＹＥＳの判定を行って工程７２４へ移行し、記憶なしであればＮＯの判定を行って工程７０５へ移行する判定ステップである。行程７０５は、正常閉路記憶信号Ｍ２１と正常開路記憶信号Ｍ２１が共に正常状態である論理数値「１」を記憶しているかどうかを判定し、記憶しておればＹＥＳの判定を行って工程７２１へ移行し、どちらか一方でも論理数値「０」を記憶しておればＮＯの判定を行って工程７２５へ移行する判定ステップである。
【０１２５】
行程７２６では、行程７０２ａと行程７０２ｂとによって論理異常が所定時間以上にわたって継続した場合に、論理異常が発生したとして図示しないエラーカウンタＥＣ６の現在値レジスタに対して変分値Δ２＝３を加算するようになっている。行程７２２では、行程７０２ａによる判定が論理異常ではないときに、行程７０３が閉路異常判定で行程７０４ａが開路異常判定である場合に、負荷内外断線２３０（図２参照）が発生したとして図示しないエラーカウンタＥＣ２の現在値レジスタに対して変分値Δ２＝３を加算するようになっている。行程７２３では、行程７０２ａによる判定が論理異常ではないときに、行程７０３が閉路異常判定で行程７０４ａが開路異常判定ではない場合に、負荷内外短絡等２１０（図２参照）が発生したとして図示しないエラーカウンタＥＣ３の現在値レジスタに対して変分値Δ２＝３を加算するようになっている。行程７２４では、行程７０２ａによる判定が論理異常ではないときに、行程７０３が閉路異常判定ではなく、行程７０４ｂが開路異常判定である場合に、素子内外短絡２２０（図２参照）が発生したとして図示しないエラーカウンタＥＣ４の現在値レジスタに対して変分値Δ２＝３を加算するようになっている。
【０１２６】
なお、エラーカウンタ７２０は４個のエラーカウンタＥＣ２・ＥＣ３・ＥＣ４・ＥＣ６を総称したものとなっている。行程７２５では、行程７０２ａによる判定が論理異常ではないときに、行程７０３が閉路異常判定ではなく、行程７０４ｂも開路異常判定ではなく、行程７０５において正常閉路記憶信号Ｍ１１または正常開路記憶信号Ｍ２１のどちらか一方が正常記憶でない場合に仮正常閉路または仮正常開路状態であるとして、図示しない不確定フラグをセットしてから行程７０９へ移行する。行程７２１では、行程７０２ａによる判定が論理異常ではないときに、行程７０３が閉路異常判定ではなく、行程７０４ｂも開路異常判定ではなく、行程７０５において正常閉路記憶信号Ｍ１１と正常開路記憶信号Ｍ２１が共に正常記憶である場合に、４個のエラーカウンタＥＣ２・ＥＣ３・ＥＣ４・ＥＣ６のそれぞれの現在値レジスタから変分値Δ１＝１を減算すると共に、行程７２５でセットされた不確定フラグをリセットしてから行程７０９へ移行する。なお、行程７２１による現在値レジスタの減算処理において、各現在値レジスタの値がゼロになると、減算処理は停止されるようになっている。
【０１２７】
行程７２２または行程７２３または行程７２４または行程７２６に続いて実行される工程７０６ａは、再確認処理手段となるものであり、４個のエラーカウンタＥＣ２・ＥＣ３・ＥＣ４・ＥＣ６の現在値レジスタの値が上限値７を超過したかどうかを判定し、超過しておればＹＥＳの判定を行って工程７０７ａへ移行し、上限値７以下であればＮＯの判定を行って工程７０９へ移行する。異常処理手段となる行程７０７ａは、異常要因が負荷内外短絡等２１０であった場合には制御出力信号Ｄｒを開路指令にし、また異常発生状態を例えば警報表示器１０５で報知し、異常発生を要因別に確定記憶して工程７０９へ移行するステップである。行程７０９は復帰行程であり、行程７０９から図１０の行程６０８ａへ移行する。
【０１２８】
エラーカウンタ７２０の動作を概括説明すると、何らかの異常が発生するとエラーカウンタＥＣ２・ＥＣ３・ＥＣ４・ＥＣ６のどれかの現在値レジスタに対して１回の異常発生によって数値３が加算される。これがノイズ誤動作等による散発的な異常発生であれば、行程７２１による減算処理が繰返して行われることによって、エラーカウンタの現在値が７を超過することはない。しかし、ハードウエアの異常による場合には異常発生が継続し、行程７２１による減算も行われないので、多くても３回目の異常発生によって上限値７を超過して、行程７０６ａによる判定がＹＥＳとなる。
【０１２９】
（３）実施の形態４の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態４による電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３に対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３に対する給電回路の異常状態の有無を監視する監視制御手段１１０Ｄとを備えた電気負荷の駆動制御装置１００Ｄであって、前記監視制御手段１１０Ｄは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ｄに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎを発生して前記判定記憶回路１６０Ｄに供給し、前記判定記憶回路１６０Ｄは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ１１・Ｍ１２を発生し、また前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ２１・Ｍ２２を発生し、前記判定記憶回路１６０Ｄはまた、前記監視制御手段１１０Ｄによる判定記憶信号の読出し完了に伴って前記監視制御手段１１０Ｄの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ｄはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ１１・Ｍ１２と前記開路判定記憶信号Ｍ２１・Ｍ２２とを、前記判定記憶回路１６０Ｄがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【０１３０】
また、前記判定記憶回路１６０Ｄは、前記閉路判定記憶信号として正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２を備えると共に、前記開路判定記憶信号として正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２を備え、前記監視制御手段１１０Ｄは、前記判定記憶回路１６０Ｄの判定記憶信号を定期的に読み出して、前記正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２と正常開路記憶信号Ｍ２１と、異常開路記憶信号Ｍ２２の信号電圧レベルの組合せによって異常状態の有無を判定し、前記各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２の全ては、前記監視制御手段１１０Ｄによる判定記憶信号の読出し完了に伴って前記監視制御手段１１０Ｄの指令によって定期的に強制リセットされる。これにより、監視制御手段は判定記憶回路が発生する正常閉路記憶信号と異常閉路記憶信号と正常開路記憶信号と異常開路記憶信号に基づいて異常判定を行うようになっている。
【０１３１】
従って、例えばオフ指令が長時間持続した後にオン指令が発生した場合には、総合正常判定はオン指令が発生するまで保留されることになるが、オフ指令が発生しているときに開路異常が発生すると速やかに異常判定を行うことができ、オン指令が発生したときに閉路異常が発生すると速やかに異常判定を行うことができる特徴がある。また、制御出力信号がパルス幅変調信号であって、前回の判定記憶信号の読出しから今回の読出しの間で制御出力信号が閉路指令または開路指令から開路指令または閉路指令に必ず１回以上変化する周期で開閉動作を行う場合には、毎回の読出し完了時点で各判定記憶信号の全てをリセットして、正常判定動作と異常判定動作を更新繰返しすることができる特徴がある。特に、判定記憶回路側で、閉路指令時と開路指令時との正常判定と異常判定を分離して記憶するようになっているので、監視制御手段における異常判定が簡略化される特徴がある。
【０１３２】
また、前記監視制御手段１１０Ｄは、前記判定記憶回路１６０Ｄから読出された前記正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２とが共に閉路判定信号を記憶していない状態で、しかも前記正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２とが共に開路判定信号を記憶していない状態において論理異常の仮判定を行い、再確認処理を行ってから論理異常判定を行い、前記論理異常判定は前記監視制御手段１１０Ｄから前記開閉素子１３０に至る信号伝達系統または前記判定記憶回路１６０Ｄが異常であるか、ノイズ誤動作であると判定する。これにより、監視制御手段は正常閉路記憶信号と異常閉路記憶信号とが共に不成立であって、正常開路記憶信号と異常開路記憶信号とが共に不成立となる論理の矛盾があるときに論理異常判定を行うようになっている。従って、パワートランジスタである開閉素子に直接接続されて近傍配置される判定記憶回路がノイズ誤動作したような場合に、再確認処理によって誤った異常処理が行われないようにすることができる特徴がある。
【０１３３】
また、前記正常閉路記憶信号Ｍ１１は、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎ以下となっていれば論理「１」となって、当該開閉素子１３０が正常に閉路動作を行ったと見なす仮正常判定が行われるが、前記開閉素子１３０の内部短絡または素子間配線短絡である素子内外短絡２２０の異常が発生しているかもしれない状態であり、前記異常閉路記憶信号Ｍ１２は、前記制御出力信号Ｄｒが閉路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の閉路電圧Ｖｏｎを超過しておれば論理「１」となって、前記電気負荷１０３の内部短絡または外部配線による負荷間の短絡または開閉素子１３０が閉路できない溶断状態を意味する負荷内外短絡等２１０の異常であると判定され、前記正常開路記憶信号Ｍ２１は、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ以上となっていれば論理「１」となって、当該開閉素子１３０が正常に開路動作を行ったと見なす仮正常判定が行われるが、前記負荷内外短絡等２１０の異常が発生しているかもしれない状態であり、前記異常開路記憶信号Ｍ２２は、前記制御出力信号Ｄｒが開路指令信号であったときに、前記開閉素子１３０の両端電圧Ｔｒが所定の開路電圧Ｖｏｆｆ未満であれば論理「１」となって、前記素子内外短絡２２０の異常が発生していると判定さる。
【０１３４】
また、前記監視制御手段１１０Ｄは、前記正常閉路記憶信号Ｍ１１と前記正常開路記憶信号Ｍ２１が共に仮正常判定である論理「１」であって、前記異常閉路記憶信号Ｍ１２と異常開路記憶信号Ｍ２２がいずれも論理「０」である場合に、電気負荷１０３と開閉素子１３０及び外部配線の全てが正常であると判定し、前記監視制御手段１１０Ｄはまた、前記正常閉路記憶信号Ｍ１１が仮正常判定である論理「１」であって、前記異常開路記憶信号Ｍ２２が異常判定である論理「１」であれば、前記素子内外短絡２２０による異常が発生していると判定し、前記監視制御手段１１０Ｄはまた、前記異常閉路記憶信号Ｍ１２が異常判定である論理「１」であって、前記正常開路記憶信号Ｍ２１が仮正常判定である論理「１」であれば、前記負荷内外短絡等２１０による異常が発生していると判定し、前記論理「１」は信号電圧の論理レベルが「Ｈ」または「Ｌ」であり、論理「０」は論理レベルが「Ｌ」または「Ｈ」となる反対論理となっている。これにより、監視制御手段は正常閉路記憶信号と異常閉路記憶信号と、正常開路記憶信号と異常開路記憶信号の論理レベルの全てを組み合わせて総合的に異常判定を行うようになっている。従って、負荷間配線短絡または負荷内部短絡または開閉素子溶断である負荷内外短絡等の異常、或いは素子間配線短絡または素子内部短絡である素子内外短絡の異常を識別して検出し、これ等の異常が発生していない正常状態を正確に判定することができる特徴がある。
【０１３５】
また、前記開閉素子１３０と電気負荷１０３との接続点にはプルアップ抵抗１３３とプルダウン抵抗１５２とが接続されていて、当該接続点の監視電圧Ｖ０は断線検出回路１８０に入力され、前記断線検出回路１８０は、第一電圧Ｖ１と、当該第一電圧Ｖ１よりも大きな設定値である第二電圧Ｖ２を生成する分圧抵抗１８１・１８２・１８３と、帯域比較回路１８７とによって構成され、前記帯域比較回路１８７は、前記監視電圧Ｖ０が前記第一電圧Ｖ１と第二電圧Ｖ２との間にあるときには前記電気負荷１０３の内部断線または負荷配線の断線である負荷内外断線２３０が発生したと判定して断線検出信号ＯＰを発生し、前記断線検出回路１８０が電気負荷内外の断線を検出すると、前記異常閉路記憶信号Ｍ１２と異常開路記憶信号Ｍ２２は共に異常判定である論理「１」に設定される。
【０１３６】
以上のとおり、この実施の形態４では、電気負荷内外の断線異常を検出する断線検出回路を備え、当該断線異常が検出されたときには異常閉路記憶信号と異常開路記憶信号が共に異常判定側にセットされるようになっている。なお、異常閉路記憶信号が異常判定を行うのは電気負荷の内外の短絡異常であり、異常開路記憶信号が異常判定を行うのは開閉素子の内外の短絡異常であり、電気負荷の内外短絡異常と開閉素子の外部短絡異常が同時に発生すれば、駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われ、駆動制御装置が動作停止することになる。また、電気負荷の内外短絡異常と開閉素子の内部短絡異常が同時に発生すれば駆動電源の正負端子間の短絡となるので、ヒューズの溶断等による電源遮断が行われるか、または開閉素子が溶断して電源が復旧し、駆動制御装置が再起動されて開閉素子が閉路ができな異常状態となる。従って、監視制御手段が異常閉路記憶信号と異常開路記憶信号が共に異常側であることを検出した場合には電気負荷内外の断線異常であることが特定され、少ない記憶信号種別によって多くの種類の異常状態を判別することができる特徴がある。
【０１３７】
実施の形態５．
（１）構成の詳細な説明
以下、この発明の実施の形態５に係る電気負荷の駆動制御装置の全体回路ブロック図を示す図１２について、図１・図６・図８・図９に示す装置との相違点を中心にして説明する。なお、各図において同一符号は同一または相当部分を示している。図１２において、駆動電源１０１から電源リレー１０２を介して給電されて電気負荷１０３ａ〜１０３ｇを駆動制御する駆動制御装置１００Ｅは、監視制御手段となるマイクロプロセッサ１１０Ｅと、定電圧電源回路１２０と、例えば７個のインテリジェントパワースイッチ１９１〜１９７によって構成されたインテリジェントパワーモジュール１９０Ｅとによって構成されている。各インテリジェントパワースイッチ１９１〜１９７は過電流抑制回路１４０ａと過熱遮断回路１４０ｂまたは過電流遮断回路１４０ｃとを備えたパワートランジスタである開閉素子１３０と、図示しない状態検出回路１５０と断線検出回路１８０の出力信号に応動し、指令経歴記憶回路１７０を含む判定記憶回路１６０Ｅとを備えている。なお、インテリジェントパワーモジュール１９０Ｅは例えば単一の配線基板上に各部品を集約して搭載されたものであるか、あるいは集積化された単品部品として一体形成されている。
【０１３８】
マイクロプロセッサ１１０Ｅは、ＲＡＭ１１１及びプログラムメモリ１１２Ｅ及び不揮発データメモリ１１３と協働して、電気負荷１０３ａ〜１０３ｇの配線回路や電気負荷１０３ａ〜１０３ｇまたは開閉素子１３０の断線・短絡異常を検出し、警報表示器１０５によって異常報知を行ったり、異常発生履歴情報をデータメモリ１１３に保存して、保守点検時には外部ツール１０６によって異常発生情報を読み出すことができるようになっている。マイクロプロセッサ１１０Ｅは親局となる直並列変換器１１４ａを備え、インテリジェントパワーモジュール１９０Ｅ側に設けられた子局となる直並列変換器１１４ｂとの間でシリアルデータＳＥＲの相互交信を行うようになっている。インテリジェントパワーモジュール１９０Ｅは通信制御回路１１４ｃを備え、マイクロプロセッサ１１０Ｅからシリアル通信によって送信された複数の制御出力信号Ｄｒを各開閉素子１３０に分配して、各開閉素子１３０を個別に閉路または開路する。各判定記憶回路１６０Ｅが発生する判定記憶信号Ｍiは、シリアル通信回路を介して順次マイクロプロセッサ１１０Ｅへ送信される。
【０１３９】
なお、マイクロプロセッサ１１０Ｅはインテリジェントパワーモジュール１９０Ｅに対して通信制御信号ＣＮＴを専用回線で送信し、通信制御信号ＣＮＴが論理レベル「Ｌ」から「Ｈ」に変化した直後に７個の開閉素子１３０に対する制御出力信号Ｄｒを一斉に送信し、通信制御信号ＣＮＴが論理レベル「Ｈ」から「Ｌ」に変化した直後に２個または１個の開閉素子１３０に関する判定記憶信号Ｍiを順次読み出すようになっている。図１２に示す装置の交信データの構成図である図１３（Ａ）において、一括指令出力手段（図１４の工程９０２ｂ参照）による１６ビットの書込データ８０１は、下位７ビットが７個の開閉素子１３０に対する開閉指令情報となっており、例えば論理「１」であれば閉路指令、論理「０」であれば開路指令となっている。下位の８ビット目には、インテリジェントパワーモジュール１９０Ｅ内の判定記憶回路の自己リセットを許可するかどうかの自己リセット許可信号Ｒが書込まれていて、詳細は図１４によって後述する。上位４ビットは書込み指令であることを識別するための書込みコマンドと、複数のインテリジェントパワーモジュール１９０Ｅが使用されている場合に、インテリジェントパワーモジュール１９０Ｅ間の識別を行うためのブロック番号が書込まれている。
【０１４０】
また、図１３（Ｂ）において、分割監視読出手段（図１４の工程９０４ａ参照）による１６ビットの読出データ８０２は、下位８ビットの前半に偶数チャンネル番号の開閉素子１３０に関する判定記憶情報が書込まれ、下位８ビットの後半には前半に続く奇数チャンネル番号の開閉素子１３０に関する判定記憶情報が書込まれる。上位８ビットの内の前半には対象となっている開閉素子のチャンネル番号０〜７の内の偶数番号が書込まれる。上位４ビットは読出し指令であることを識別するための読出しコマンドと、複数のインテリジェントパワーモジュール１９０Ｅが使用されている場合に、インテリジェントパワーモジュール１９０Ｅ間の識別を行うためのブロック番号が書込まれている。判定記憶信号Ｍiとしては、判定記憶回路１６０Ｅが図１のような実施の形態の判定記憶回路である場合には、判定記憶データ８０２ａで示すとおり、正常閉路記憶信号Ｍ１、正常開路記憶信号Ｍ２、オン指令記憶信号Ｍ３、オフ指令記憶信号Ｍ４の各論理状態が書込まれるようになっている。
【０１４１】
判定記憶回路１６０Ｅが図６・図８のような実施の形態の判定記憶回路である場合には、判定記憶データ８０２ｂで示すとおり、異常閉路記憶信号Ｍ５、異常開路記憶信号Ｍ６、オン指令記憶信号Ｍ３、オフ指令記憶信号Ｍ４の各論理状態が書込まれるようになている。判定記憶回路１６０Ｅが図９のような実施の形態の判定記憶回路である場合には、判定記憶データ８０２ｃで示すとおり、正常閉路記憶信号Ｍ１１、異常閉路記憶信号Ｍ１２、正常開路記憶信号Ｍ２１、異常開路記憶信号Ｍ２２の各論理状態が書込まれるようになっている。
【０１４２】
（２）作用動作の詳細な説明
次に、図１２に示す如く構成されたこの発明の実施の形態５に係る装置の作用・動作について、図１４に示すフローチャートを参照しながら図１に示す装置との相違点について説明する。まず、図１２において、図示しない電源スイッチが閉路されると、電源リレー１０２の出力接点が閉路して駆動制御装置１００Ｅに給電され、マイクロプロセッサ１１０Ｅが動作を開始する。マイクロプロセッサ１１０Ｅは図示しない複数の入力信号の動作状態と、プログラムメモリ１１２Ｅに格納された制御プログラムの内容に応じて、図示しない複数の電気負荷の駆動制御を行う。複数の電気負荷の一部である電気負荷１０３ａ〜１０３ｇはマイクロプロセッサ１１０Ｅが発生する制御出力信号Ｄｒに応動して開閉制御されるインテリジェントパワースイッチ１９１〜１９７によってそれぞれの通電が制御される。
【０１４３】
マイクロプロセッサ１１０Ｅはインテリジェントパワースイッチ１９１〜１９７と協働して、各電気負荷１０３ａ〜１０３ｇごとに、図２で示した負荷間配線短絡２１０ａ、または負荷内部短絡２１０ｂ、または開閉素子溶断２１０ｃを包含する負荷内外短絡等２１０、或いは、素子間配線短絡２２０ａ、または素子内部短絡２２０ｂを包含する素子内外短絡２２０、或いは負荷配線断線２３０ａ、または負荷内部断線２３０ｂを包含する負荷内外断線２３０などの異常の有無を検出してＲＡＭ１１１に書込み記憶する。電源スイッチが開路されると、電源リレー１０２は所定の遅延時間は閉路状態を持続し、この遅延給電期間においてＲＡＭ１１１で記憶された異常発生情報が不揮発性のデータメモリ１１３に転送保存されるようになっている。
【０１４４】
次に、図１２に示す装置の作用動作を図１４の動作説明用のフローチャートを参照しながら説明する。図１４において、工程９００は監視制御手段を構成するマイクロプロセッサ１１０Ｅの異常判定動作開始ステップ、続く工程９０１ａは当該行程９０１ａが始めて実行されたときにはＹＥＳの判定を行って工程９０１ｂへ移行し、２度目以降で実行されたときにはＮＯの判定を行って工程９０２ａへ移行する判定ステップである。行程９０１ｂは後述の行程ブロック９０６で読出判定情報を記憶した内部メモリに対するリセット指令を発生してから行程９０２ａへ移行するステップである。行程９０２ａはインテリジェントパワーモジュール１９０Ｅに対して制御出力信号Ｄｒを送信書込みする時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程９０２ｂへ移行すると共に、定期的にＮＯの判定を行って工程９０３へ移行する判定ステップである。指令出力発生手段（一括指令出力手段に該当）となる行程９０２ｂでは、まず通信制御信号ＣＮＴの論理レベルを「Ｌ」から「Ｈ」に変化させ、続いてインテリジェントパワーモジュール１９０Ｅに対して書込データ８０１を送信してから行程９０８ａへ移行するステップである。
【０１４５】
行程９０３は、インテリジェントパワーモジュール１９０Ｅから判定記憶信号Ｍｉを読み出す時期であるかどうかを判定し、定期的にＹＥＳの判定を行って工程９０４ａへ移行し、定期的にＮＯの判定を行って工程９０８ａへ移行する判定ステップである。なお、後述の行程９０８ａは、電源スイッチが閉路されておれば、ＮＯの判定を行って動作終了行程９０９ａへ移行し、動作終了行程９０９ａでは、他の制御プログラムを実行してから再度動作開始工程９００へ移行する。その後の制御フローは工程９００・行程９０２ａ・行程９０３・行程９０８ａ・行程９０９ａ・行程９００を循環しながら、行程９０２ａが定期的にＹＥＳの判定を行ったときには行程９０２ｂが実行され、工程９０３が定期的にＹＥＳの判定を行ったときには行程９０４ａ・行程ブロック９０６・９０７が実行されるようになっている。判定情報読出手段（分割監視読出手段に該当）となる行程９０４ａでは、まず、通信制御信号ＣＮＴの論理レベルを「Ｈ」から「Ｌ」に変化させた後に、インテリジェントパワーモジュール１９０Ｅから読出データ８０２を読み出して、再確認処理手段となる行程ブロック９０６へ移行し、行程ブロック９０６では読出情報の総合判定と再確認処理を行ってから行程ブロック９０７へ移行する。
【０１４６】
異常処理手段となる行程９０７は、異常要因が負荷内外短絡等２１０であった場合には、当該電気負荷を制御していた開閉素子１３０に対する制御出力信号Ｄｒを開路指令にし、また異常発生状態を例えば警報表示器１０５で報知し、異常発生を要因別に確定記憶して工程９０８ａへ移行するステップである。行程９０３がＮＯの判定であったとき、または行程ブロック９０７に続いて実行される行程９０８ａでは、電源スイッチが閉路されているときにはＮＯの判定を行って動作終了行程９０９ａへ移行し、繰返して動作開始工程９００へ移行すると共に、電源スイッチが開路されているとＹＥＳの判定を行って工程９０８ｂへ移行する。異常処理手段となる行程９０８ｂでは行程ブロック９０７で確定記憶された要因別の異常発生情報を不揮発性のデータメモリ１１３へ格納してから行程９０９ｂへ移行して、行程９０９ｂでは電源リレー１０２が消勢されるようになっている。なお、データメモリ１１３に格納されるデータは要因別の異常発生回数となっていて、行程９０８ｂによる転送が行われるときには、前回までの累積回数を読出して１を加算したデータが更新書込みされるようになっている。
【０１４７】
判定記憶回路１６０Ｅが指令経歴記憶回路１７０を包含して、図１・図６・図８で示されたような判定記憶信号Ｍ１〜Ｍ４、またはＭ３〜Ｍ６を発生する形式のものである場合には、行程ブロック９０６は図５の全体と図４の行程４０５から行程４０６ｂを包含したものとなり、行程ブロック９０７は図４の行程４０７ａ・４０７ｂに相当したものとなる。判定記憶回路１６０Ｅが指令経歴記憶回路１７０をもたず、図９で示されたような判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２を発生する形式のものである場合には、行程ブロック９０６は図１１の全体から行程７０７ａを除いたものとなり、行程ブロック９０７は図１１の行程７０７ａに相当したものとなる。
【０１４８】
インテリジェントパワーモジュール１９０Ｅを構成するパワートランジスタ１３０と状態検出回路１５０と判定記憶回路１６０Ｅにおいて、行程８１０では電源投入検出回路が電源到来を検出してリセットパルスを発生し、続く工程８１１ではインテリジェントパワーモジュール１９０Ｅ内の全ての記憶情報が初期状態にリセットされる。行程８１２ａはマイクロプロセッサ１１０Ｅから送信される通信制御信号ＣＮＴの論理レベルが「Ｌ」から「Ｈ」に変化したかどうかを判定し、変化が検出されたときのみＹＥＳの判定を行って工程８１３へ移行し、変化がなかったときにはＮＯの判定を行って工程８１４へ移行する判定ステップである。行程８１３は行程９０２ｂによってマイクロプロセッサ１１０Ｅから送信された書込データ８０１を受信して更新記憶し、各開閉素子１３０に最新の制御出力信号Ｄｒを供給するステップである。続く工程８１４は最新の開閉指令信号に応動した判定記憶信号Ｍ１〜Ｍ４、またはＭ３〜Ｍ６、またはＭ１１〜Ｍ２２を生成して行程８１２ｂへ移行するステップである。
【０１４９】
行程８１２ｂはマイクロプロセッサ１１０Ｅから送信される通信制御信号ＣＮＴの論理レベルが「Ｈ」から「Ｌ」に変化したかどうかを判定し、変化が検出されたときのみＹＥＳの判定を行って工程８１５へ移行し、変化がなかったときにはＮＯの判定を行って工程８１２ａへ復帰移行する判定ステップである。行程８１５では読出対象となった開閉素子１３０のチャンネル番号を順次更新し、続く工程８１６では更新されたチャンネル番号の読出データ８０２を返信する。続く工程８１７は行程８１３で受信した書込データ８０１の中の自己リセット許可信号Ｒの論理を判定して、自己リセット許可であればＹＥＳの判定を行って工程８１８へ移行し、自己リセット不許可であればＮＯの判定を行って工程８１２ａへ復帰移行する判定ステップである。行程８１８では読出し対象となった判定記憶回路１６０Ｅの記憶情報を自己リセットしてから行程８１２ａへ復帰するようになっている。
【０１５０】
ここで、インテリジェントパワーモジュール１９０Ｅ内の制御動作を概括説明すると、電源投入時に工程８１０・８１１によって初期化されたインテリジェントパワーモジュール１９０Ｅは、通常はＮＯ判定の行程８１２ａと行程８１４とＮＯ判定の行程８１２ｂ間で循環動作し、行程８１４ではいつ発生するかわからない短絡・断線異常に備えて常時状態検出信号Ｍｎ・ＯＣや、断線検出信号ＯＰを監視しながら判定記憶信号を生成するようになっている。マイクロプロセッサ１１０Ｅ側の行程９０２ａが定期的にＹＥＳの判定を行うと、通信制御信号ＣＮＴが論理レベル「Ｌ」から「Ｈ」に変化して、行程８１２ａがＹＥＳの判定を行うことによって書込データ８０１の受信が行われる。マイクロプロセッサ１１０Ｅ側の行程９０３が定期的にＹＥＳの判定を行うと、通信制御信号ＣＮＴが論理レベル「Ｈ」から「Ｌ」に変化して、行程８１２ｂがＹＥＳの判定を行うことによって読出データ８０２の返信が行われる。書込データ８０１によって自己リセット許可信号Ｒが自己リセットの許可状態であれば、行程８１６によって読出データ８０２を送信した後に行程８１８によって判定記憶回路の記憶状態が自己リセット処理により初期化されるようになっている。
【０１５１】
（３）実施の形態５の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態５による電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３ａ〜１０３ｇに対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３ａ〜１０３ｇに対する給電回路の異常状態の有無を監視する監視制御手段１１０Ｅとを備えた電気負荷の駆動制御装置１００Ｅであって、前記監視制御手段１１０Ｅは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ｅに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎを発生して前記判定記憶回路１６０Ｅに供給し、前記判定記憶回路１６０Ｅは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ１、Ｍ１１、Ｍ１２、Ｍ５を発生し、また前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ２、Ｍ２１、Ｍ２２、Ｍ６を発生し、前記判定記憶回路１６０Ｅはまた、前記監視制御手段１１０Ｅによる判定記憶信号の読出し完了に伴って記憶情報が定期的に自己リセットされ、前記監視制御手段１１０Ｅはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ１、Ｍ１１、Ｍ１２、Ｍ５と前記開路判定記憶信号Ｍ２、Ｍ２１、Ｍ２２、Ｍ６とを、前記判定記憶回路１６０Ｅがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【０１５２】
また、前記判定記憶回路１６０Ｅはさらに、一つの実施の形態として前記開閉素子１３０に対する制御出力信号Ｄｒが入力される指令経歴記憶回路１７０が付加されている。当該指令経歴記憶回路１７０は、前記制御出力信号Ｄｒが閉路指令に対応した論理レベルとなったことを記憶して論理「１」となるオン指令記憶信号Ｍ３を発生すると共に、前記制御出力信号Ｄｒが開路指令に対応した論理レベルとなったことを記憶して論理「１」となるオフ指令記憶信号Ｍ４を発生し、前記判定記憶回路１６０Ｅは、前記閉路判定記憶信号として正常閉路記憶信号Ｍ１または異常閉路記憶信号Ｍ５を備えると共に、前記開路判定記憶信号として正常開路記憶信号Ｍ５または異常開路記憶信号Ｍ６を備え、前記指令経歴記憶回路１７０はさらに、前記判定記憶回路と共に前記監視制御手段１１０Ｅによる判定記憶信号の読出し完了に伴って記憶情報が定期的に自己リセットされ、前記監視制御手段１１０Ｅは、読出し時点における前記オン指令記憶信号Ｍ３が論理「１」であったときに、前記閉路判定記憶信号Ｍ１、Ｍ５の内容が正常または異常なしの判定であったことを仮判定記憶する第一正常メモリＲ１１と、非正常または異常判定であったことを記憶する第一異常メモリＲ１２を備えると共に、読出し時点における前記オフ指令記憶信号Ｍ４が論理「１」であったときに、前記開路判定記憶信号Ｍ２、Ｍ６の内容が正常判定または異常なしの判定であったことを仮判定記憶する第二正常メモリＲ２１と、非正常または異常判定であったことを記憶する第二異常メモリＲ２２を備えている。
【０１５３】
また、前記判定記憶回路１６０Ｅにおける他の実施の形態は、前記閉路判定記憶信号として正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２を備えると共に、前記開路判定記憶信号として正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２を備えている。前記監視制御手段１１０Ｅは、前記判定記憶回路１６０Ｅの判定記憶信号を定期的に読み出して、前記正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２と正常開路記憶信号Ｍ２１と、異常開路記憶信号Ｍ２２の信号電圧レベルの組合せによって異常状態の有無を判定し、前記各判定記憶信号Ｍ１１・Ｍ１２・Ｍ２１・Ｍ２２の全ては、前記監視制御手段１１０Ｅによる判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるようになっている。
【０１５４】
また、前記開閉素子１３０は、複数個の電気負荷１０３ａ〜１０３ｇを駆動制御する複数個のインテリジェントパワースイッチ１９１〜１９７のそれぞれに内蔵され、当該インテリジェントパワースイッチ１９１〜１９７はさらに、それぞれ判定記憶回路１６０Ｅを包含して、全体としてインテリジェントパワーモジュール１９０Ｅを構成し、前記インテリジェントパワーモジュール１９０Ｅはさらに、前記監視制御手段１１０Ｅとの間で直並列変換器１１４ａ・１１４ｂを介して制御監視信号をシリアル交信するための通信制御回路１１４ｃを備え、前記通信制御回路１１４ｃは、前記監視制御手段１１０Ｅから受信した複数の制御出力信号Ｄｒを、各開閉素子１３０に対して個別に供給すると共に、各インテリジェントパワースイッチ１９１〜１９７から入力された前記閉路判定記憶信号と開路判定記憶信号とを前記監視制御手段１１０Ｅに送信し、前記閉路判定記憶信号と開路判定記憶信号とは、正常閉路記憶信号Ｍ１と正常開路記憶信号Ｍ２または異常閉路記憶信号Ｍ５と異常開路記憶信号Ｍ６に対してオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４を付加したものであるか、或いは正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２と正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２となっている。これにより、複数個のインテリジェントパワースイッチを含むインテリジェントパワーモジュールは監視制御手段とシリアル交信するための通信制御回路を備えている。従って、多数の監視制御信号の交信に必要となる信号回線数が削減されて小型安価に構成されると共に、個々のインテリジェントパワースイッチに対する信号交信の遅れが発生しても、個々のインテリジェントパワースイッチの異常発生の有無は制御出力信号の変化に応動して即時に判定記憶回路によって判定記憶されているので誤った異常判定が行われない特徴がある。
【０１５５】
また、前記通信制御回路１１４ｃは一括指令出力手段９０２ｂと分割監視読出手段９０４ａを備え、前記一括指令出力手段９０２ｂは、前記監視制御手段１１０Ｅからの一回のシリアル交信によって、前記複数のインテリジェントパワースイッチ１９１〜１９７のそれぞれに対して個別の制御出力信号Ｄｒを供給し、当該制御出力信号Ｄｒの論理レベルに応動して各開閉素子１３０を閉路または開路する書込データ８０１の送信手段であり、前記分割監視読出手段９０４ａは、前記監視制御手段１１０Ｅへの一回のシリアル交信によって、前記複数のインテリジェントパワースイッチ１９１〜１９７の一部から入力された読出データ８０２を読出すと共に、監視対象となった前記インテリジェントパワースイッチ１９１〜１９７を順次変更しながら複数回の送信によって全てのインテリジェントパワースイッチ１９１〜１９７に関する判定記憶信号データ８０２ａ、８０２ｂ、８０２ｃを読出す手段である。これにより、通信制御回路は一括指令出力手段と分割監視読出手段を備えている。従って、複数のインテリジェントパワースイッチに対して一括して速やかに制御出力信号を供給することができると共に、一回の監視信号の読出時間を短縮して速やかに次回の制御出力信号を送信することができる特徴がある。
【０１５６】
また、前記一括指令出力手段９０２ｂは、前記監視制御手段１１０Ｅからの一回のシリアル交信によって、前記複数のインテリジェントパワースイッチ１９１〜１９７のそれぞれに対して個別の制御出力信号Ｄｒを供給すると共に、前記複数のインテリジェントパワースイッチ１９１〜１９７に対する自己リセット許可信号Ｒを包含し、前記自己リセット許可信号Ｒは、当該自己リセット許可信号の論理レベルに応動して前記複数のインテリジェントパワースイッチ１９１〜１９７内の閉路判定記憶信号と開路判定記憶信号とを読出完了時点でリセットするかしないかを決定する指令信号である。これにより、監視制御手段は一括指令出力手段に含まれる自己リセット許可信号によって、閉路判定記憶信号と開路判定記憶信号とを読出完了時点でリセットするかしないかを決定することができるようになっている。従って、緩慢に変化する出力動作を行う電気負荷において、制御出力信号の論理が変化した後では、判定記憶信号の読取記憶と総合異常判定が完了するまでは判定記憶信号をリセットしないようにしておくことができる特徴がある。
【０１５７】
（４）実施の形態１〜５の要点と特徴
以上の説明で明らかなとおり、この発明による電気負荷の駆動制御装置は、駆動電源１０１から給電される電気負荷１０３、１０３ａ〜１０３ｇに対して直列接続された開閉素子１３０と、当該開閉素子１３０を開閉制御すると共に、前記電気負荷１０３、１０３ａ〜１０３ｇに対する給電回路の異常状態の有無を監視する監視制御手段１１０Ａ〜１１０Ｅとを備えた電気負荷の駆動制御装置１００Ａ〜１００Ｅであって、前記監視制御手段１１０Ａ〜１１０Ｅは、前記開閉素子１３０に対する閉路指令または開路指令となる制御出力信号Ｄｒを発生して、前記開閉素子１３０及び判定記憶回路１６０Ａ〜１６０Ｅに供給し、前記開閉素子１３０は、当該開閉素子１３０の開閉状態に応じた状態検出信号Ｍｎ、ＯＣを発生して前記判定記憶回路１６０Ａ〜１６０Ｅに供給し、前記判定記憶回路１６０Ａ〜１６０Ｅは、前記制御出力信号Ｄｒが閉路指令であったときには開閉素子１３０が正常に閉路したかどうかを検出記憶して閉路判定記憶信号Ｍ１、Ｍ１１、Ｍ１２、Ｍ５を発生し、また前記制御出力信号Ｄｒが開路指令であったときには開閉素子１３０が正常に開路したかどうかを検出記憶して開路判定記憶信号Ｍ２、Ｍ２１、Ｍ２２、Ｍ６を発生し、前記判定記憶回路１６０Ａ〜１６０Ｅはまた、前記監視制御手段１１０Ａ〜１１０Ｅによる判定記憶信号の読出し完了に伴って記憶情報が自己リセットされるか、または前記監視制御手段１１０Ａ〜１１０Ｅの指令によって定期的に強制リセットされ、前記監視制御手段１１０Ａ〜１１０Ｅはさらに、判定記憶信号となる前記閉路判定記憶信号Ｍ１、Ｍ１１、Ｍ１２、Ｍ５と前記開路判定記憶信号Ｍ２、Ｍ２１、Ｍ２２、Ｍ６とを、前記判定記憶回路１６０Ａ〜１６０Ｅがリセットされる前に定期的に読取記憶して、過去に記憶された判定記憶信号の信号電圧レベルに関する論理の組合せによって異常状態の有無を判定するようになっている。
【０１５８】
また、前記監視制御手段１１０Ａ〜１１０Ｅは、プログラムメモリ１１２Ａ〜１１２Ｅと協働し、演算処理用のＲＡＭ１１１を備えたマイクロプロセッサ１１０Ａ〜１１０Ｅによって構成され、前記プログラムメモリ１１２Ａ〜１１２Ｅは前記開閉素子１３０に対する制御出力信号Ｄｒの指令出力発生手段４０２ｂ、６０２ｂ、９０２ｂと、前記判定記憶回路１６０Ａ〜１６０Ｅが発生する閉路判定記憶信号Ｍ１、Ｍ５、と開路判定記憶信号Ｍ２、Ｍ６と、前記指令経歴記憶回路１７０が発生するオン指令記憶信号Ｍ３とオフ指令記憶信号Ｍ４との読出し、または正常閉路記憶信号Ｍ１１と異常閉路記憶信号Ｍ１２と正常開路記憶信号Ｍ２１と異常開路記憶信号Ｍ２２との読出しを行う判定情報読出手段４０４ａ、６０４ａ、９０４ａと、当該判定情報読出手段による読出信号の論理レベルの組合せによって異常状態の有無を判定し、前記電気負荷１０３、１０３ａ〜１０３ｇの短絡異常が検出されたときには少なくとも前記制御出力信号Ｄｒを開路指令にする異常処理手段４０７ａ、７０７ａ、９０７となる制御プログラムを包含し、前記開閉素子１３０には過電流抑制回路１４０ａ、または過電流遮断回路１４０ｃ、または過熱遮断回路１４０ｂとの少なくとも一つの保護回路が設けられている。
【０１５９】
また、前記過電流抑制回路１４０ａは前記開閉素子１３０の通電電流が所定の閾値を超過しないように当該開閉素子の導通状態を制御する負帰還制御回路であり、前記過電流遮断回路１４０ｃは前記開閉素子１３０の通電電流が所定の閾値を超過したときに、当該開閉素子を開路状態に維持する回路であり、前記過熱遮断回路１４０ｂは前記開閉素子１３０の温度が所定の閾値を超過したときに当該開閉素子を遮断する回路である。これにより、プログラムメモリと協働するマイクロプロセッサによって構成された監視制御手段は、電気負荷の短絡異常が発生したときに開閉素子を開路する異常処理手段を備え、インテリジェントパワースイッチは過電流抑制回路または過電流遮断回路または過熱遮断回路を備えている。従って、制御出力信号の発生タイミングに対して判定情報の読出しタイミングが遅れていて、しかも異常判定を行ってから開閉素子に対する開路指令の発生に遅れがあっても開閉素子が焼損せず、マイクロプロセッサが緊急処理を行う必要がないので制御負担が軽減される特徴がある。
【０１６０】
また、前記異常処理手段４０７ａ、７０７ａ、９０７はさらに、異常報知出力信号を発生して警報表示を行うか、少なくとも判定された異常内容を要因別に前記ＲＡＭ１１１の特定領域に仮保存し、電源スイッチが開路された後の遅延給電期間において不揮発性のデータメモリ１１３へ転送保存する異常履歴保存手段４０８ｂ、６０８ｂ、９０８ｂが付加されている。これにより、監視制御手段は異常処理手段によって異常発生履歴情報を不揮発性のデータメモリに格納保存するようになっている。従って、データメモリの内容を読出すことによって駆動制御装置の保守点検を容易に行うことができる特徴がある。
【０１６１】
また、前記プログラムメモリ１１２Ａ〜１１２Ｅはさらに再確認処理手段４０６ａ、７０６ａ、９０６となる制御プログラムを包含し、前記再確認処理手段４０６ａ、７０６ａ、９０６は、今回の判定記憶信号の読取記憶による異常判定結果が異常であって、次回の読取記憶による異常判定結果が再度異常であるかどうかの確認処理を行って、複数回の異常判定結果が異常判定であったときに異常発生状態を確定記憶する手段であり、前記異常処理手段４０７ａ、７０７ａ、９０７は、前記再確認処理手段４０６ａ、７０６ａ、９０６によって異常発生状態を確定記憶したことによって実行される。これにより、監視制御手段は異常判定結果に対する確認処理を行ってから、異常処理を実行するようになっている。従って、パワートランジスタである開閉素子に直接接続されて近傍配置される判定記憶回路がノイズ誤動作したような場合に、再確認処理によって誤った異常処理が行われないようにすることができる特徴がある。
【符号の説明】
【０１６２】
１００Ａ〜１００Ｅ  駆動制御装置、     ２１０  負荷内外短絡等、
１０１  駆動電源、                     ２１０ａ  負荷間配線短絡、
１０３  電気負荷、                     ２１０ｂ  負荷内部短絡、
１０３ａ〜１０３ｇ  電気負荷、         ２１０ｃ  開閉素子溶断１、
１０Ａ〜１１０Ｅ  マイクロプロセッサ、 ２２０  素子内外短絡、
（監視制御手段）       ２２０ａ  素子間配線短絡、
１１１  ＲＡＭ、                       ２２０ｂ  素子内部短絡、
１１２Ａ〜１１２Ｅ  プログラムメモリ、 ２３０  負荷内外断線、
１１３  データメモリ  、               ２３０ａ  負荷配線断線、
１１４ａ・１１４ｂ  直並列変換器、     ２３０ｂ  負荷内部断線、
１１４ｃ  通信制御回路、               Ｄｒ  御出力信号、
１３０  開閉素子、                     Ｍ１  正常閉路記憶信号、
１３３  プルアップ抵抗、               Ｍ２  正常開路記憶信号、
１４０ａ  過電流抑制回路、             Ｍ３  オン指令記憶信号、
１４０ｂ  過熱遮断回路、               Ｍ４  オフ指令記憶信号、
１４０ｃ  過電流遮断回路、             Ｍ５  異常閉路記憶信号、
１５２  プルダウン抵抗、               Ｍ６  異常開路記憶信号、
１６０Ａ〜１６０Ｅ  判定記憶回路、     Ｍ１１  正常閉路記憶信号、
１７０  指令経歴記憶回路、             Ｍ１２  異常閉路記憶信号、
１８０  断線検出回路、                 Ｍ２１  正常開路記憶信号、
１８１〜１８３  分圧抵抗、             Ｍ２２  異常開路記憶信号、
１８７  帯域比較回路、                 Ｍｎ  状態検出信号、
１９０Ａ〜１９０Ｄ  インテリジェントパワースイッチ、
ＯＰ  断線検出信号、
１９１〜１９７  インテリジェントパワースイッチ、
ＯＣ  状態検出信号、
１９０Ｅ  インテリジェントパワーモジュール、
ＲＳＴ  リセット指令信号、
Ｒ１１  第一正常メモリ、
４０２ｂ・６０２ｂ  指令出力発生手段、
９０２ｂ  指令出力発生手段（一括指令出力手段）、
Ｒ１２  第一異常メモリ、
４０４ａ・６０４ａ  判定情報読出手段、
９０４ａ  判定情報読出手段（分割監視読出手段）、
Ｒ２１  第二正常メモリ、
４０６ａ・７０６ａ・９０６  再確認処理手段、
Ｒ２２  第二異常メモリ、
４０７ａ・７０７ａ・９０７  異常処理手段（異常報知）、
Ｔｒ  開閉端子電圧、
４０８ｂ・６０８ｂ・９０８ｂ  異常処理手段（異常履歴保存）、
Ｖ０  監視電圧、
Ｖ１  第一電圧、
８０１  書込データ、                  Ｖ２  第二電圧、
８０２  読出データ、                  Ｖｂ  電源電圧、
８０２ａ〜８０２ｃ  判定記憶データ、  Ｖｃｃ  制御電源電圧、
Ｒ  自己リセット許可信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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