(57)【要約】【課題】占有面積を縮小化し且つ消費電力を低減して動作可能な不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、基板４０上に設けられた下部電極層６２と、下部電極層６２上に設けられ、且つ電気抵抗を変化させる可変抵抗層６３と、可変抵抗層６３上に設けられた上部電極層６５とを備える。可変抵抗層６３は、多数の間隙Ｇをもつように積層されたカーボンナノ構造体６３１と、間隙Ｇ中に拡散された金属原子６３２とを備える。【選択図】図３
2011171322.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた下部電極層と、
前記下部電極層上に設けられ、且つ電気抵抗を変化させる可変抵抗層と、
前記可変抵抗層上に設けられた上部電極層とを備え、
前記可変抵抗層は、
多数の間隙をもつように積層されたカーボンナノ構造体と、
前記間隙中に拡散された金属原子とを備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗層は、前記間隙中に拡散された絶縁体を更に備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記カーボンナノ構造体は、カーボンナノチューブ、フラーレン、グラフェンのいずれかを含む
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記上部電極は、金属窒化物にて構成されている
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
基板上に下部電極層を形成する工程と、
前記下部電極層上に、電気抵抗を変化させる可変抵抗層を形成する工程と、
前記可変抵抗層の上に上部電極層を形成する工程とを備え、
前記可変抵抗層は、多数の間隙をもつようにカーボンナノ構造体を堆積させて、前記間隙中に金属原子を拡散させることにより形成される
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発にデータ書き込みを行なう不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯型情報端末の普及や、情報のデジタル化に伴い、小型でかつ大容量の情報記録再生装置、所謂、記憶装置の需要が拡大している。中でも、縮小化により記録密度が増大されるＮＡＮＤ型フラッシュメモリや小型ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）は、多くの装置に採用されている。しかし、記録密度の増加と大容量化がさらに要望されており、従来のデバイスでは実現困難なほど微細化、高密度化、高速化が必要とされている。そこで、改善されたデバイスとして、異なる電気抵抗値を情報として記録する抵抗変化型の不揮発性半導体メモリが注目されている（例えば、非特許文献１、２参照）。
【０００３】
抵抗変化型の不揮発性半導体メモリは、可変抵抗層と、可変抵抗層を挟む電極から構成されている。可変抵抗層は、異なる二つ以上の電気抵抗状態、例えば、低抵抗状態と高抵抗状態などを取ることができる。不揮発性半導体メモリは、電極間に閾値以上の電圧、電流、電荷を印加することにより、可変抵抗層の抵抗状態を変化させ、その抵抗値の違いをデータに対応させて記録する。さらに、不揮発性半導体メモリは、閾値以下の電圧、電流、電荷を印加して抵抗状態を非破壊で読み出せる特徴を有する。
【０００４】
現在、抵抗変化型の不揮発性半導体メモリの素子材料として、ニッケル酸化物（ＮｉＯ）や、ストロンチウムジルコニウム酸化物（ＳｒＺｒＯ３）など多元系の金属酸化物が研究及び開発されている。しかし、金属酸化物は組成、結晶構造を制御して作製することが難しく、また特性が不安定なため、再現性良く所望の電気的特性を実現することが困難である。そのため、好適な可変抵抗層の材料探索がなされているが、未だ最適な材料は見出せていない。
【０００５】
さらに、炭素系材料も可変抵抗層の候補として材料探索や作製方法の検討がなされている（例えば、非特許文献３参照）。炭素系材料は単一の炭素で構成されているため、組成の制御は比較的容易でプロセス条件の依存性が少なく制御しやすいメリットがある。しかし、炭素膜は高温高圧で作製しない限り、黒鉛、所謂、グラファイト構造が容易に形成されるため、電気抵抗率が低い特徴がある。また、抵抗状態の変化は、膜の炭素の結合状態、即ち、ｓｐ３とｓｐ２結合の違いに起因するとも考えられており、結合状態を変えるためには大電流が必要である。
【０００６】
個々のメモリセルの動作電流が大きいと、素子を行列状に、若しくは積層し複数のメモリセルを集積した場合、メモリセルに接続される配線は長くなり、配線そのものでの電圧降下が顕著となる。この結果、動作に必要な電圧をメモリセルに供給できなくなってしまう。さらには配線抵抗が大きいとメモリセルの抵抗変化に対し、十分な信号検知ができなくなる。すなわち、セル動作電流が大きいほど、行列規模、もしくは積層数が制限されるために、高集積化に不向きとなる。さらにはデバイスの消費電流も多くなる課題もある。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002)
【０００８】
【非特許文献２】P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmann and G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
【０００９】
【非特許文献３】F. Kreupl, R. Bruchhaus, P. Majewski, J. B. Philipp, R. Symanczyk, T. Happ, C. Arndt, M. Vogt, R. Zimmermann, A. Buerke, A. P. Graham and M. Kund, im Technical Digest, IEDM08 pp.521-524
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、占有面積を縮小化し且つ消費電力を低減して動作可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、基板上に設けられた下部電極層と、
前記下部電極層上に設けられ、且つ電気抵抗を変化させる可変抵抗層と、前記可変抵抗層上に設けられた上部電極層とを備え、前記可変抵抗層は、多数の間隙をもつように積層されたカーボンナノ構造体と、前記間隙中に拡散された金属原子とを備えることを特徴とする。
【００１２】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、基板上に下部電極層を形成する工程と、前記下部電極層上に、電気抵抗を変化させる可変抵抗層を形成する工程と、前記可変抵抗層の上に上部電極層を形成する工程とを備え、前記可変抵抗層は、多数の間隙をもつようにカーボンナノ構造体を堆積させて、前記間隙中に金属原子を拡散させることにより形成されることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、占有面積を縮小化し且つ消費電力を低減して動作可能な不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】実施形態に係るメモリセルアレイ１０の拡大斜視図である。
【図３】図２の断面図である。
【図４】実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
【図５】実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
【図６】実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
【図７】その他の実施形態に係るメモリ層６０を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［回路構成］
先ず、図１を参照して、本発明の実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１は、実施形態に係る不揮発性半導体記憶装置の回路図である。
【００１６】
実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１７】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
【００１８】
メモリセルＭＣは、図１に示すように、ダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。
【００１９】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端は、ワード線ＷＬの一端に接続され、その他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタＴｒａのゲートには、信号Ｓａが供給される。すなわち、ワード線選択回路２０ａは、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００２０】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００２１】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端は、ビット線ＢＬの一端に接続され、その他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタＴｒｂのゲートには、信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００２２】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂは、ビット線ＢＬから読み出したデータを外部に出力する。
【００２３】
［メモリセルアレイ１０の積層構造］
次に、図２を参照して、実施形態に係るメモリセルアレイ１０の積層構造について説明する。図２は、実施形態に係るメモリセルアレイ１０の拡大斜視図である。
【００２４】
メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成されている。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０、及び配線層８０を有する。第１導電層５０は、ワード線ＷＬとして機能する。メモリ層６０は、メモリセルＭＣとして機能する。第２導電層７０は、ビット線ＢＬとして機能する。
【００２５】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２６】
メモリ層６０は、図２に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。
【００２７】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２８】
配線層８０は、図２に示すように、第１、第２プラグ層８１ａ、８１ｂ、及び第１、第２配線層８２ａ、８２ｂを有する。第１プラグ層８１ａは、第１導電層５０の上面から積層方向に延びるように形成されている。第２プラグ層８１ｂは、第２導電層７０の上面から積層方向に延びるように形成されている。第１配線層８２ａは、第１プラグ層８１ａの上面に接するように形成されている。第２配線層８２ｂは、第２プラグ層８１ｂの上面に接するように形成されている。
【００２９】
次に、図３を参照して、各層の詳細な積層構造について説明する。図３は、図２の断面図である。
【００３０】
第１導電層５０は、図３に示すように、基板４０上に層間絶縁層９１を介して形成されている。層間絶縁層９１は、ＴＥＯＳ（テトラエトキシシランＳｉ（ＯＣ２Ｈ５）４））、ＢＳＧ（ホウ素ケイ酸ガラス）、ｐ−ＳｉＯ２（プラズマ酸化膜）などのシリコン酸化膜にて構成されている。シリコン窒化膜など他の絶縁膜材料でも構わない。
【００３１】
メモリ層６０は、図３に示すように、下層から上層へと、ダイオード層６１、下部電極層６２、可変抵抗層６３、金属層６４、及び上部電極層６５を有する。メモリ層６０は、層間絶縁層９３によって覆われている。
【００３２】
ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、ダイオードＤＩとして機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等にて構成されている。
【００３３】
下部電極層６２は、ダイオード層６１の上面に形成されている。下部電極層６２は、金属、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のいずれか、もしくはこれらの合金、もしくは金属シリサイドにて構成されている。
【００３４】
可変抵抗層６３は、下部電極層６２の上面に形成されている。可変抵抗層６３は、可変抵抗素子Ｒとして機能する。可変抵抗層６３は、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させる。可変抵抗層６３は、多数の間隙Ｇをもつように積層されたカーボンナノ構造体６３１と、その間隙Ｇ中に拡散された微量の金属原子６３２とを備える。
【００３５】
カーボンナノ構造体６３１は、炭素ナノマテリアル、例えば、カーボンナノチューブ（シングルウォール、ダブルウォール、マルチウォールを含む）、フラーレン、積層されたグラフェン、カーボンナノリボン等である。カーボンナノ構造体６３１は、膜状の平面構造を持つ炭素膜とは異なり、立体構造を有するが故に電流パスが空間的に制限され、炭素膜と比較して同じ炭素系材料であっても流れる電流は少ない。カーボンナノ構造体６３１の充填率は、その分子構造と密度によって決定される。
【００３６】
１本の単層カーボンナノチューブを考えると、それを構成するグラフェンシートの巻き方により、金属的な振る舞いを示すナノチューブと半導体的な振る舞いを示すナノチューブに分かれる。しかし、意図的に電気伝導型の異なるカーボンナノチューブを分別しない限り、網状になった単層のカーボンナノチューブの集合体は、導電体として振る舞う。また、単層ナノチューブと多層ナノチューブとの混合体も、ほぼ導電体として振舞う。
【００３７】
カーボンナノ構造体６３１は、網状にかつ積層されて構成されており、基板４０と平行な方向（下部電極層６２又は上部電極層６４の上面又は下面に平行な方向）に配列されている。すなわち、カーボンナノ構造体６３１は、積層方向に（下部電極層６２又は上部電極層６４の上面又は下面に直交する方向）に配列されていない。なぜならば、カーボンナノ構造体６３１が下部電極層６２と上部電極層６４とを直接に電気的に接続するように配置された場合、可変抵抗層６３の電気導電性は常に高く、可変抵抗層６３に大きなセル電流が流れてしまうからである。
【００３８】
ここで、カーボンナノチューブは、その軸方向に直線状に伸びる構造を有する。したがって、一本のカーボンナノチューブ、若しくは束になったカーボンナノチューブの集合体は、その軸方向に導電性の高い材料としての特性を示す。しかし、個々が互いに絡み合い、各々異なる方向に向くカーボンナノチューブの集合体は、導電性の低い材料としての特性を示す。すなわち、導電性を有するカーボンナノ構造体６３１がある間隙Ｇをもって絡み合い、その接点を繋ぐようにして伝導パスができる場合には、電気抵抗は上昇する。カーボンナノ構造体６３１の密度を上げて接点数が増えれば、電気抵抗は下がり、一方、カーボンナノ構造体６３１の密度を下げて接点数を減らせば、伝導パスが減じて電気抵抗は上昇する。網状のカーボンナノ構造体６３１の中の間隙Ｇに絶縁物が含まれる場合には、伝導パスを形成する接点の数が減じられるので電気抵抗を上昇させることができる。
【００３９】
金属原子６３２は、可変抵抗層６３の高抵抗状態において電極間に電圧を印加すると、電界に引き寄せられ間隙Ｇを介して拡散する。拡散された金属原子６３２はカーボンナノ構造体６３１を相互に接続し、伝導パスを形成し、可変抵抗層６３は低抵抗状態となる。このとき金属原子６３２を移動させるため、電圧印加時間は１ｕ秒程度の長いパルス電圧を印加することが好ましい。一方、可変抵抗層６３の低抵抗状態において電極間に電圧を印加すると大きな電流が流れ、ジュール熱の発生により金属原子６３２は移動し、伝導パスが切断されて、可変抵抗層６３は再び高抵抗状態となる。このとき大電流通電による素子の熱破壊を防止し、かつ金属原子６３２の過剰な拡散による伝導パスの再生成を防止するため、電圧印加時間は１ｕ秒以下の短いパルス電圧を印加することが望ましい。
【００４０】
金属層６４は、可変抵抗層６３の上面に形成されている。金属層６４は、金属、例えば、チタンにて構成されている。金属層６４の一部は、後述する製造工程、もしくは電圧印加において拡散され、金属原子６３２となる。
【００４１】
金属層６４の膜厚は、その元素の原子半径や、可変抵抗層６３の密度にも依存するが、約５０ｎｍの可変抵抗層６３に対し、チタンの場合には約１ｎｍ程度が望ましい。なぜならば、金属層６４の膜厚が厚い場合には過剰の金属原子６３２が可変抵抗層６３に供給され、可変抵抗層６３の抵抗率が所望の値よりも下がってしまうからである。また、可変抵抗層６３の密度が低い場合には、金属層６４の膜厚を薄くする必要がある。なぜならば、低密度の可変抵抗層６３の場合にはカーボンナノ構造体６３１の間隙が多く、金属原子６３２が可変抵抗層６３の中をより拡散してしまうからである。
【００４２】
上部電極層６５は、金属層６４の上面に形成され、その上面は、第２導電層７０の下面に接するように形成されている。上部電極層６５は、金属窒化物、例えば、窒化チタン、タングステン窒化物にて構成されている。金属窒化物は導電体であることに加えて、含有する窒素量を代えることにより、膜特性、特に膜応力を制御することができる。上部電極層６５の金属と窒素の組成、結晶系を変えることにより、その膜応力を低く制御することができ、膜剥れを防止することができる。上部電極層６５を金属窒化物により構成することで、単体金属に比べてプロセス上のパラメータが多く、十分にその特性を制御できる。
【００４３】
第１、第２プラグ層８１ａ、８１ｂは、層間絶縁層９３を貫通するように形成されている。第１プラグ層８１ａは、第１導電層５０の上面に達するように形成されている。第２プラグ層８１ｂは、第２導電層７０の上面に達するように形成されている。
【００４４】
［製造方法］
次に、図４〜図６を参照して、実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４〜図６は、実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
【００４５】
先ず、図４に示すように、シリコン（Ｓｉ）にて構成された基板４０上に、ＴＥＯＳを堆積させ、層間絶縁層９１を形成する。その後、層間絶縁層９１の上に、チタン（Ｔｉ）を堆積させ、第１導電層５０を形成する。
【００４６】
続いて、図５に示すように、第１導電層５０上に、順次、ダイオード層６１、下部電極層６２、層６３Ａ、金属層６４、及び上部電極層６５を堆積させる。
【００４７】
層６３Ａは、例えば、ＣＶＤ法によって、多数の間隙Ｇをもつようにカーボンナノチューブ等のカーボンナノ構造体６３１を堆積させて形成される。金属層６４は、例えば、金属チタンターゲットをスパッタリングして、層６３Ａの上にチタンを堆積させることによって形成される。上部電極層６５は、例えば、金属チタンターゲットを窒素プラズマなどの雰囲気中でスパッタリングして、金属層６４の上に窒化チタン（ＴｉＮ）を堆積させることによって形成される。
【００４８】
ここで、層６３Ａの上に上部電極層６５（窒化チタン）よりも先に金属層６４（金属）を形成することは、以下の理由で望ましい。層６３Ａに含まれるカーボンナノ構造体６３１は、カーボンナノチューブ等の炭素から構成されているため、酸化雰囲気における層６３Ａのプロセス耐性は低い。すなわち、層６３Ａ（カーボンナノ構造体６３１）と酸素が接すると、容易に炭素と酸素は結合し（酸化）、カーボンナノ構造体６３１は揮発する。この酸化が層６３Ａと下部電極層６２との界面で生じると、層６３Ａは容易に剥がれてしまう。一般に、金属電極は酸化されやすく、特にその表面は酸素を含んでいる。下部電極層６２の表面は、すでに酸化されており、その上に積層して形成されたカーボンナノ構造体６３１とは、界面に酸素を含んで接合している。このとき上部電極層６５に金属窒化物を用いた場合、成膜で使用する窒素プラズマなど反応性の高いガスに金属電極を曝すと、下部電極の金属電極は窒化されると同時に酸素を放出する。そして、放出された酸素は、炭素と反応して膜強度を劣化させる。すなわち、上部電極層６５には、金属窒化物を用いることが望ましいが、その形成過程で生じる窒素ラジカルが問題となる。そこで、本実施形態では、上部電極層６５（金属窒化物）を堆積する前に、窒素プラズマを必要としないスパッタリングによって、金属層６４（金属）を堆積させ、膜強度の劣化及び膜剥がれ等のプロセス上の問題を解消している。さらには、カーボンナノ構造体６３１中のピンホール欠陥で生じるスパイク（金属の析出）による上下電極間の短絡を防止するため、カーボンナノ構造体６３１の密度を高く設定することが望ましい。一方で、カーボンナノ構造体６３１中に所定量の空隙Ｇを残す必要があるため、カーボンナノ構造体６３１の密度は、１．５ｇ／ｃｍ３以上、２．５ｇ／ｃｍ３以下が望ましい。もしくは、上記短絡に係る問題を解消するため、金属層６４、上部電極層６５の結晶の配向性は十分に揃ってないこと（無指向性とすること）が望ましい。ここで、堆積された層の指向性は、製造時におけるスパッタ原子の平均自由工程によって決定される。よって、無指向性の金属層６４、上部電極層６５を堆積させるためには、高圧でスパッタすることが望ましく、例えば、４０Ｐａ以上の真空条件とすれば良い。
【００４９】
次に、図６に示すように、アニーリング（約７００℃）を実行し、金属層６４の一部（金属原子６３２）を層６３Ａに含まれるカーボンナノ構造体６３１の間隙Ｇ中に拡散させる。これにより、可変抵抗層６３が形成される。ここで、カーボンナノ構造体６３１を含む層６３Ａ（可変抵抗層６３）は、その他の絶縁体により構成される多孔性物質と比較して熱加工に強く、約７００℃による熱加工であっても、その体積は縮小しない。
【００５０】
図６に続いて、第２導電層７０を形成した後、第１導電層５０、ダイオード層６１、下部電極層６２、可変抵抗層６３、金属層６４、上部電極層６５、及び第２導電層７０を所定パターンに加工する。これらの工程を経て、メモリ層６０が形成される。
【００５１】
［効果］
本実施形態に係る可変抵抗層６３は、カーボンナノ構造体６３１、及び金属原子６３２を有する。したがって、可変抵抗層６３は、カーボンナノ構造体６３１によって微細化可能である。すなわち、実施形態に係る不揮発性半導体記憶装置は、その占有面積を縮小化することができる。さらに、金属原子６３２は、カーボンナノ構造体６３１の間に設けられているので、可変抵抗層６３への電圧印加によって、下部電極層６２又は上部電極層６４に容易に移動することができる。すなわち、実施形態に係る不揮発性半導体記憶装置は、消費電力を抑制して書き込み、消去等の動作を実行することができる。例えば、可変抵抗層６３が膜状の炭素膜によって構成されている場合、熱処理により炭素膜に粒界を形成し、その粒界にチタン原子を注入することができる。しかしながら、このような場合、可変抵抗層６３に電界をかけても、チタン原子は移動せず、可変抵抗層６３の抵抗値は変化しない。
【００５２】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態において、メモリ層６０は、１層のみを示したが、メモリ層６０は積層化することができ、これによりさらに占有面積を縮小化することができる。
【００５３】
例えば、図７に示すように、本実施形態の可変抵抗層６３は、間隙Ｇ中に拡散された絶縁体６３３を有するものであってもよい。このような構成によれば、絶縁体６３３により、伝導パスを形成する接点の数を減ずることができ、可変抵抗層６３の電気伝導性を制御することができる。また、絶縁体６３３にてカーボンナノ構造体６３１の間隙Ｇを埋めることによって、金属原子６３２の拡散を抑制及び制御することができる。さらには上部電極形成時にカーボンナノ構造体６３１中の微小なピンホール欠陥で生じるスパイクを抑えて上部及び下部電極の短絡することを防止する。
【００５４】
例えば、図６に示す工程は、アニーリングを実行せず、層６３Ａ及び金属層６４に電流を通電させてジュール熱を発生させる工程であってもよい。
【符号の説明】
【００５５】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、４０…基板、  ５０…第１導電層、  ６０…メモリ層、  ７０…第２導電層、  ８０…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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