(57)【要約】      （修正有）【課題】データの保持時間を長くすることができるキャパシタレスＤＲＡＭの半導体装置及びその製造方法を提供する。【解決手段】基板層４２、埋め込み絶縁層４３、及び半導体層４１が順次積層された基板１１と、半導体層４１の主面４１ａに形成され、Ｙ方向に延在し、半導体層４１よりなるピラー状電荷保持部２６と、ピラー状電荷保持部２６と埋め込み絶縁層４３との間に位置する半導体層４１よりなり、ピラー状電荷保持部２６と一体に形成され、Ｘ方向の幅がピラー状電荷保持部２６の幅よりも広い第１の板状チャネル部２５と、Ｘ方向から第１の板状チャネル部２５を挟む第１及び第２の不純物拡散領域３２，３３と、少なくともピラー状電荷保持部２６及び第１の板状チャネル部２５の上面に設けられた電極用絶縁膜３４と、電極用絶縁膜３４を覆うように設けられ、ピラー状電荷保持部２６に電圧を加える電荷保持用電極３５と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板層、埋め込み絶縁層、及び半導体層が順次積層された基板と、
前記半導体層の主面に形成され、第１の方向に延在し、前記半導体層よりなるピラー状電荷保持部と、
前記ピラー状電荷保持部と前記埋め込み絶縁層との間に位置する前記半導体層よりなり、前記ピラー状電荷保持部と一体に形成され、前記第１の方向と交差する第２の方向の幅が前記ピラー状電荷保持部の幅よりも広い第１の板状チャネル部と、
前記第１の板状チャネル部と一体に形成され、かつ前記第２の方向から前記第１の板状チャネル部を挟む第１及び第２の不純物拡散領域と、
少なくとも前記ピラー状電荷保持部及び前記第１の板状チャネル部の上面に設けられた電極用絶縁膜と、
前記電極用絶縁膜を覆うように設けられ、前記ピラー状電荷保持部に電圧を加える電荷保持用電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記基板層は、導体または半導体により構成され、かつ前記埋め込み絶縁層を介して、前記第１の板状チャネル部に反転層を形成する電極として機能することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板層に電圧を印加することによって前記第１の板状チャネル部に反転層を形成した状態で、前記第１及び第２の不純物拡散領域の間に電流を流して、前記第２の不純物拡散領域の近傍で電子正孔対を生成させ、前記生成した正孔を前記ピラー状電荷保持部に保持することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の板状チャネル部の前記第１の方向に位置する両端部には、前記第１の板状チャネル部と一体に形成され、かつ前記第１及び第２の不純物拡散領域に挟まれた第２の板状チャネル部がそれぞれ備えられ、
前記第２の板状チャネル部上に、前記電極用絶縁膜及び前記電荷保持用電極が積層されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１及び第２の不純物拡散領域よりも不純物濃度の低い第３の不純物拡散領域を、前記第１の板状チャネル部と前記第１及び第２の不純物拡散領域と間にそれぞれ設けたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記基板層は、絶縁材により構成されていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記電荷保持用電極に電圧を印加して、前記第２の板状チャネル部を介して前記第１及び第２の不純物拡散領域の間に電流を流すことで、前記第２の不純物拡散領域の近傍で電子正孔対を生成させ、前記生成した正孔を前記ピラー状電荷保持部に保持することを特徴とする請求項４ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記電極用絶縁膜を、前記ピラー状電荷保持部の全面を覆うように設け、
前記電極用絶縁膜を介して、前記ピラー状電荷保持部の全面を覆うように、前記電荷保持用電極を設けたことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
基板層、埋め込み絶縁層、及び半導体層が順次積層された基板を準備する工程と、
前記半導体層の主面を部分的にエッチングして、第１の方向に延在するピラー状電荷保持部、及び前記ピラー状電荷保持部の下方に、前記ピラー状電荷保持部と一体に形成され、前記第１の方向に対して交差する第２の方向の幅が前記ピラー状電荷保持部よりも幅広形状とされた板状の活性領域を形成する工程と、
少なくとも前記ピラー状電荷保持部及び前記第１の板状チャネル部の上面に電極用絶縁膜を形成する工程と、
前記電極用絶縁膜を覆うように、前記ピラー状電荷保持部に電圧を加える電荷保持用電極を形成する工程と、
前記第２の方向において対向する前記ピラー状電荷保持部の２つの側面のうち、一方の側面側に位置する前記活性領域に第１の不純物拡散領域を形成すると共に、前記ピラー状電荷保持部の他方の側面側に位置する前記活性領域に第２の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域と前記第２の不純物拡散領域との間に位置する前記活性領域に、前記ピラー状電荷保持部を支持するように、前記第２の方向の幅が前記ピラー状電荷保持部の幅よりも広い第１の板状チャネル部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２の方向における前記第１及び第２の不純物拡散領域の間隔が所望のチャネル長となるように、前記第１及び第２の不純物拡散領域を形成することで、前記第１及び第２の不純物拡散領域間に位置する前記活性領域に、前記第１の板状チャネル部を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１の板状チャネル部と前記第１及び第２の不純物拡散領域と間に位置する前記活性領域に、前記第１及び第２の不純物拡散領域よりも不純物濃度の低い第３の不純物拡散領域をそれぞれ形成する工程を設け、
前記第２の方向における前記第３の不純物拡散領域間の間隔が所望のチャネル長となるように、前記第３の不純物拡散領域を形成することで、前記第１の板状チャネル部を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１の板状チャネル部を形成する工程では、前記第１の板状チャネル部の前記第１の方向に位置する両端部に、前記第１の板状チャネル部と一体に形成され、かつ前記第１及び第２の不純物拡散領域に挟まれる第２の板状チャネル部を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２の板状チャネル部上に、前記電極用絶縁膜及び前記電荷保持用電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記電極用絶縁膜を、前記ピラー状電荷保持部の全面を覆うように形成することを特徴とする請求項９ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、記憶動作が可能な半導体装置では、一般に、１つの選択素子と、１つの記憶素子との組合せで、メモリセルが構成されている。選択素子としては、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられることが多い。
また、半導体装置がＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、記憶素子としてはキャパシタが用いられる。
しかしながら、近年の微細化の進展に伴い、メモリセルの回路動作に必要なキャパシタの静電容量を確保することが困難になりつつある。
この問題を解決する１つの手段として、キャパシタを備えることなく、ＭＯＳトランジスタのみでデータの保持が可能なキャパシタレスＤＲＡＭが提案されている（例えば、特許文献１〜３参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３３１４９号公報
【特許文献２】特開２００９−７１２７５号公報
【特許文献３】特表２００８−５４４４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタレスＤＲＡＭは、フローティング状態のＭＯＳトランジスタのチャネルに電荷を保持させることで、ＭＯＳトランジスタの動作特性（例えば、しきい値電圧等）が変化することを利用して記憶動作を行う。
そのため、ＭＯＳトランジスタ内に保持された電荷は、リークによって減少し易く、データの保持時間を延ばすことが困難であるという問題があった。
特許文献１には、ＭＯＳトランジスタのチャネル上に、ソース／ドレイン領域と接触していない電荷保存層を設け、この電荷保存層に電荷を保持することで、データの保持時間を延ばすことが開示されている。
しかしながら、電荷保存層を形成する場合、半導体装置の製造工程数が増加するため、半導体装置の製造が煩雑になってしまうという問題があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基板層、埋め込み絶縁層、及び半導体層が順次積層された基板と、前記半導体層の主面に形成され、第１の方向に延在し、前記半導体層よりなるピラー状電荷保持部と、前記ピラー状電荷保持部と前記埋め込み絶縁層との間に位置する前記半導体層よりなり、前記ピラー状電荷保持部と一体に形成され、前記第１の方向と交差する第２の方向の幅が前記ピラー状電荷保持部の幅よりも広い第１の板状チャネル部と、前記第１の板状チャネル部と一体に形成され、かつ前記第２の方向から前記第１の板状チャネル部を挟む第１及び第２の不純物拡散領域と、少なくとも前記ピラー状電荷保持部及び前記第１の板状チャネル部の上面に設けられた電極用絶縁膜と、前記電極用絶縁膜を覆うように設けられ、前記ピラー状電荷保持部に電圧を加える電荷保持用電極と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明の半導体装置によれば、例えば、基板層に電圧を印加して第１の板状チャネル部に反転層を形成して、第１及び第２の不純物拡散層間に電流を流すことで電子正孔対を発生させ、電荷保持用電極に電圧を加えることで、第１の板状チャネル部と一体に形成されたピラー状電荷保持部に電荷である正孔を保持させることが可能となる。
これにより、別途電荷保存層を設けることなく、簡単な構成（具体的には、半導体層よりなり、第１の板状チャネル部と一体に構成されたピラー状電荷保持部）でデータの保持時間を長くできる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図である。
【図２】図１に示すメモリセルのＡ−Ａ線方向の断面図である。
【図３】第１の実施の形態の半導体装置に設けられたメモリセルへのデータの書き込み方法について説明するための図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その２）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その３）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その４）であり、図６に示す構造体の平面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その５）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その６）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その７）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その８）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その９）であり、図１１に示す構造体の平面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１０）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１１）であり、図１３に示す構造体の平面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１２）であり、図１４に示す構造体のＡ−Ａ線方向の断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１３）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１４）であり、図１６に示す構造体のＡ−Ａ線方向の断面図である。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１５）であり、図１に示す半導体装置の切断面に対応する断面図である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１６）であり、図１８に示す構造体の平面図である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１７）であり、図１８に示す構造体のＡ−Ａ線方向の断面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１８）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図２２】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その１９）であり、図２１に示す構造体の平面図である。
【図２３】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その２０）であり、図１に示す第１の実施の形態の半導体装置の切断面に対応する断面図である。
【図２４】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図（その２１）であり、図２３に示す構造体のＡ−Ａ線方向の断面図である。
【図２５】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図である。
【図２６】図２５に示すメモリセルのＡ−Ａ線方向の断面図である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その１）であり、図２５に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その２）であり、図２６に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その３）であり、図２５に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その４）であり、図２６に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その５）であり、図２５に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その６）であり、図２６に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その７）であり、図２５に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図（その８）であり、図２６に示す第２の実施の形態の半導体装置の切断面に対応する断面図である。
【図３５】本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図である。
【図３６】図３５に示すメモリセルのＡ−Ａ線方向の断面図である。
【図３７】図３５に示すメモリセルに設けられた板状チャネル部、ピラー状電荷保持部、及び第１乃至第３の不純物拡散領域の形状及び位置関係を説明するための平面図である。
【図３８】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図３９】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その２）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４０】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その３）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４１】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その４）であり、図４０に示す構造体の平面図である。
【図４２】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その５）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４３】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その６）であり、図４２に示す構造体の平面図である。
【図４４】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その７）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４５】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その８）であり、図４４に示す構造体の平面図である。
【図４６】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その９）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４７】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１０）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図４８】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１１）であり、図４７に示す構造体の平面図である。
【図４９】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１２）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図５０】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１３）であり、図４９に示す構造体の平面図である。
【図５１】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１４）であり、図３６に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図５２】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１５）であり、図３５に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【図５３】本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図（その１６）であり、図３６に示す第３の実施の形態の半導体装置の切断面に対応する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の半導体装置の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図であり、図２は、図１に示すメモリセルのＡ−Ａ線方向の断面図である。
図１において、Ｘ方向は第２の方向（第１及び第２の不純物拡散領域３２，３３間を流れる電流の方向）を示しており、Ｚ方向はピラー状電荷保持部２６の突出方向を示している。
また、図２において、Ｙ方向はＸ方向に対して交差する第１の方向（ピラー状電荷保持部２６の延在方向）を示している。図２において、図１と同一構成部分には同一符号を付す。
なお、第１の実施の形態では半導体装置１０としてキャパシタレスＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた場合を例に挙げて以下の説明を行う。
【００１０】
図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、基板１１と、素子分離領域１２と、絶縁膜１３と、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１４と、層間絶縁膜１５と、コンタクトプラグ１６，１７と、配線２１，２２と、を有する。
【００１１】
基板１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であり、半導体層４１と、基板層４２と、半導体層４１と基板層４２との間に配置された埋め込み絶縁層４３とを有する。
半導体層４１は、後述する第１の板状チャネル部２５及びピラー状電荷保持部２６の母材となる層である。
【００１２】
半導体層４１としては、例えば、Ｐ型のシリコン層を用いることができる。この場合、半導体層４１の厚さは、例えば、５５０ｎｍとすることができる。
基板層４２は、導体または半導体により構成することができる。基板層４２として半導体の材料を用いる場合、基板層４２としてシリコン層を用いることができる。第１の実施の形態では、半導体層４１は、寄生ゲート電極として機能する。
埋め込み絶縁層４３は、ＢＯＸ層とも呼ばれる層である。埋め込み絶縁層４３は、例えば、シリコン酸化膜（ＳｉＯ２膜）により構成することができる。埋め込み絶縁層４３の厚さは、例えば、８ｎｍとすることができる。
【００１３】
素子分離領域１２は、活性領域を区画する領域である。素子分離領域１２は、半導体層４１に形成された埋め込み絶縁層４３上に絶縁膜を埋め込むことで形成されている。
素子分離領域１２を構成する絶縁膜としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）や、スピンナ法により形成された塗布系絶縁膜（例えば、材料としてポリシラザンを用いた絶縁膜）等を用いることができる。
素子分離領域１２としてシリコン酸化膜（ＳｉＯ２膜）を用いた場合、素子分離領域１２の厚さＴ１は、例えば、１００ｎｍとすることができる。
【００１４】
絶縁膜１３は、後述するピラー状電荷保持部２６の対向する２つの側面２６ｃ，２６ｄを覆うように設けられている。絶縁膜１３は、素子分離領域１２を形成する際に成膜する絶縁膜をパターニングした膜である。
絶縁膜１３としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）や、スピンナ法により形成された塗布系絶縁膜（例えば、材料としてポリシラザンを用いた絶縁膜）等を用いることができる。絶縁膜１３の厚さは、例えば、３０ｎｍとすることができる。
【００１５】
ＭＯＳトランジスタ１４は、素子分離領域１２に囲まれた埋め込み絶縁層４３上に設けられている。ＭＯＳトランジスタ１４は、第１の板状チャネル部２５と、ピラー状電荷保持部２６と、第１の不純物拡散領域３２と、第２の不純物拡散領域３３と、電極用絶縁膜３４と、電荷保持用電極３５とを有する。
【００１６】
第１の板状チャネル部２５は、矩形とされており、ピラー状電荷保持部２６と埋め込み絶縁層４３との間に位置する半導体層４１により構成されている。第１の板状チャネル部２５は、第１及び第２の不純物拡散領域３２，３３間に位置する埋め込み絶縁層４３上に配置されている。第１の板状チャネル部２５は、Ｘ方向において、第１及び第２の不純物拡散領域３２，３３に挟まれている。また、Ｙ方向において第１の板状チャネル部２５は、素子分離領域１２に挟まれている。
【００１７】
上記構成とされた第１の板状チャネル部２５は、基板層４２に電圧を印加することで、埋め込み絶縁層４３を寄生ゲート絶縁膜とする寄生ＭＯＳトランジスタを動作させることができる。
第１の板状チャネル部２５の幅Ｗ１は、ピラー状電荷保持部２６の幅Ｗ２よりも広くなるように構成されている。第１の板状チャネル部２５の厚さＭ１は、例えば、５０ｎｍとすることができる。また、第１の板状チャネル部２５のＸ方向の幅Ｗ１（チャネル長）、例えば、８０ｎｍとすることができる。また、第１の板状チャネル部２５のＹ方向の長さＬ１は、例えば、１５０ｎｍとすることができる。
【００１８】
ピラー状電荷保持部２６は、第１の板状チャネル部２５の上面２５ａからＺ方向に突出しており、第１の板状チャネル部２５と一体に構成されている。ピラー状電荷保持部２６は、第１の板状チャネル部２５の中央に配置されている。これにより、第１の板状チャネル部２５及びピラー状電荷保持部２６よりなる構造体は、図１に示すＡ−Ａ線を中心線として、左右対称の形状とされている。
ピラー状電荷保持部２６は、第１及び第２の不純物拡散領域３２，３３間を流れる電流の方向に対して直交する方向（Ｙ方向）に延在している。ピラー状電荷保持部２６の形状は、例えば、四角柱とすることができる。
【００１９】
ピラー状電荷保持部２６は、Ｘ方向において対向する側面２６ａ，２６ｂと、Ｙ方向において対向する面２６ｃ，２６ｄと、上面２６ｅと、を有する。ピラー状電荷保持部２６の上面２６ｅは、半導体層４１の主面４１ａに相当する面である。
ピラー状電荷保持部２６は、第１及び第２の不純物拡散領域３２，３３よりも上方に配置されており、第１及び第２の不純物拡散領域３２，３３とは直接接触しない構成とされている。
ピラー状電荷保持部２６の長さＬ２は、第１の板状チャネル部２５の長さＬ１と等しい。また、ピラー状電荷保持部２６の幅Ｗ２は、第１の板状チャネル部２５の幅Ｗ１よりも狭くなるように構成されている。第１の板状チャネル部２５の上面２５ａを基準としたピラー状電荷保持部２６の高さＨ１は、例えば、５００ｎｍとすることができる。
上記構成とされたピラー状電荷保持部２６は、特許文献１に記載の電荷保持層に相当する機能を有する部分であり、電荷保持用電極３５に電圧が印加された際、電荷（正孔）を保持する。
【００２０】
第１及び第２の不純物拡散領域３２，３３は、第１の板状チャネル部２５が形成された層と同じ層（具体的には、後述する図１３に示す活性領域６４）に、第１の板状チャネル部２５を挟むように形成されている。これにより、第１及び第２の不純物拡散領域３２，３３は、第１の板状チャネル部２５と一体に形成されている。
第１及び第２の不純物拡散領域３２，３３は、高濃度のＮ型不純物（例えば、リン（Ｐ））をイオン注入することで形成されている。
第１の不純物拡散領域３２は、ピラー状電荷保持部２６の側面２６ａ側に配置されており、埋め込み絶縁層４３上に配置されている。第１の不純物拡散領域３２の深さＤ１は、第１の板状チャネル部２５の厚さＭ１の値と等しく、例えば、５０ｎｍとすることができる。
【００２１】
第２の不純物拡散領域３３は、ピラー状電荷保持部２６の側面２６ｂ側に配置されており、埋め込み絶縁層４３上に配置されている。第２の不純物拡散領域３３の深さＤ２は、第１の板状チャネル部２５の厚さＭ１の値と等しく、例えば、５０ｎｍとすることができる。
上記第１及び第２の不純物拡散領域３２，３３は、一方がソース領域として機能し、他方がドレイン領域として機能する不純物拡散領域である。
【００２２】
電極用絶縁膜３４は、第１の板状チャネル部２５の上面２５ａ、ピラー状電荷保持部２６の側面２６ａ，２６ｂ、及びピラー状電荷保持部２６の上面２６ｅを覆うと共に、第１の不純物拡散領域３２の上面３２ａ及び第２の不純物拡散領域３３の上面３３ａに設けられている。
電極用絶縁膜３４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、金属酸化物（例えば、ハフニウム酸化物（ＨｆＯ２））、ＨｆＳｉＯＮ等のシリケート膜で代表されるＨｉｇｈ−Ｋ膜（高誘電体膜）等を用いることができる。
電極用絶縁膜３４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、電極用絶縁膜３４の厚さは、例えば、５ｎｍとすることができる。
【００２３】
電荷保持用電極３５は、第１の導電膜４８と、第２の導電膜４９とが順次積層された構成とされている。第１の導電膜４８は、第１の板状チャネル部２５及びピラー状電荷保持部２６に形成された電極用絶縁膜３４、及び絶縁膜１３を覆うと共に、素子分離領域１２の上面の一部、及び第１及び第２の不純物拡散領域３２，３３に形成された電極用絶縁膜３４の一部に設けられている。
第１の導電膜４８としては、例えば、不純物（例えば、リン（Ｐ））を含んだ多結晶シリコン膜を用いることができる。この場合、第１の導電膜４８の厚さは、例えば、５０ｎｍとすることができる。
【００２４】
第２の導電膜４９は、第１の導電膜４８の表面４８ａを覆うように配置されている。  第２の導電膜４９としては、例えば、タングステンシリサイド膜（ＷＳｉ膜）を用いることができる。この場合、第２の導電膜４９の厚さは、例えば、５０ｎｍとすることができる。
なお、電荷保持用電極３５を構成する導電膜は、上記組み合わせに限定されない。例えば、タングステン（Ｗ）等の高融点金属膜や、多結晶シリコン膜と高融点金属膜との積層膜により、電荷保持用電極３５を構成してもよい。
【００２５】
層間絶縁膜１５は、素子分離領域１２及びＭＯＳトランジスタ１４を覆うように、基板１１上に設けられている。層間絶縁膜１５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
コンタクトプラグ１６は、第１の不純物拡散領域３２上に位置する層間絶縁膜１５を貫通するように設けられている。コンタクトプラグ１６の下端は、第１の不純物拡散領域３２の上面３２ａと接触しており、コンタクトプラグ１６の上端は、層間絶縁膜１５の上面１５ａから露出されている。
【００２６】
コンタクトプラグ１７は、第２の不純物拡散領域３３上に位置する層間絶縁膜１５を貫通するように設けられている。コンタクトプラグ１７の下端は、第２の不純物拡散領域３３の上面３３ａと接触しており、コンタクトプラグ１７の上端は、層間絶縁膜１５の上面１５ａから露出されている。
コンタクトプラグ１６，１７の材料としては、例えば、タングステン（Ｗ）を用いることができる。
【００２７】
配線２１は、層間絶縁膜１５の上面１５ａに設けられている。配線２１は、コンタクトプラグ１６の上端と接続されている。これにより、配線２１は、コンタクトプラグ１６を介して、第１の不純物拡散領域３２と電気的に接続されている。
配線２２は、層間絶縁膜１５の上面１５ａに設けられている。配線２２は、コンタクトプラグ１７の上端と接続されている。これにより、配線２２は、コンタクトプラグ１７を介して、第２の不純物拡散領域３３と電気的に接続されている。
配線２１，２２は、例えば、アルミ（Ａｌ）膜や銅（Ｃｕ）膜等をエッチングによりパターニングすることで形成する。
【００２８】
図３は、第１の実施の形態の半導体装置に設けられたメモリセルへのデータの書き込み方法について説明するための図である。図３は、図１に示す半導体装置１０の断面図に対応する図である。図３において、図１に示す半導体装置１０と同一構成部分には、同一符号を付す。
ここで、図３を参照して、第１の実施の形態の半導体装置１０に設けられたメモリセルへのデータの書き込み方法について説明する。
なお、第１の実施の形態の半導体装置１０では、データの書き込み（具体的には、情報「１」または「０」の書き込み）は、ピラー状電荷保持部２６に電荷として正孔５１（図３参照）を保持することで行う。
また、以下の説明では、上記第１の不純物拡散領域３２をソース領域、第２の不純物拡散領域３３をドレイン領域として用いた場合を例に挙げる。
【００２９】
情報「１」を書き込む場合、始めに、埋め込み絶縁層４３を寄生ゲート絶縁膜とする寄生ＭＯＳトランジスタを用いて、基板層４２（半導体材料により構成された基板層）にしきい値電圧Ｖｔ（第１の板状チャネル部２５に含まれる不純物濃度に応じて決定される値）以上の正電圧ＶＢを与え、第１の板状チャネル部２５に反転層を形成する。
次いで、第１の板状チャネル部２５に反転層を形成した状態で、第１の不純物拡散領域３２の電位ＶＳを接地電位とし、その後、第２の不純物拡散領域３３に所定の正電圧ＶＤを印加することで、第１の不純物拡散領域３２と第２の不純物拡散領域３３との間（Ｘ方向）に電流を流す。
【００３０】
この電流により、第２の不純物拡散領域３３の近傍において、衝突イオン化現象に起因した電子正孔対が発生する。衝突イオン化現象に起因して発生した電子は、第２の不純物拡散領域３３に移動し、衝突イオン化現象に起因して発生した正孔５１は、第１の板状チャネル部２５及びピラー状電荷保持部２６に拡散する。
次いで、電荷保持用電極３５に負電圧ＶＧを印加することで、ピラー状電荷保持部２６の側面２６ａ，２６ｂ及びピラー状電荷保持部２６の上面２６ｅに、第１の板状チャネル部２５に拡散した正孔５１を引き寄せ、ピラー状電荷保持部２６に正孔５１を保持する。
これにより、初期状態と比較してチャネル３１の電位が上昇し、情報「１」の書き込みは完了する。
【００３１】
なお、上記説明した書き込み方法では、寄生ＭＯＳトランジスタの動作を利用して、第１及び第２の不純物拡散領域３２，３３間に電流を流したが、例えば、第１の不純物拡散領域３２をエミッタ、第１の板状チャネル部２５をベース、第２の不純物拡散領域３３をコレクタとする寄生バイポーラトランジスタがオン状態となるように、第１及び第２の不純物拡散領域３２，３３、電荷保持用電極３５、及び基板層４２に電圧を印加し、コレクタ−エミッタ間に電流を流すことで、情報「１」の書き込みを行ってもよい。
【００３２】
次に、情報「０」の書き込みについて説明する。情報「０」の書き込みは、第１の不純物拡散領域３２の電位を接地電位にすると共に、第２の不純物拡散領域３３に負電圧を印加することで、第２の不純物拡散領域３３と第１の板状チャネル部２５との間を順バイアス状態にすると共に、第１の不純物拡散領域３２と第１の板状チャネル部２５との間を逆バイアス状態にし、この状態で、電荷保持用電極３５に正電圧を印加して、第１の板状チャネル部２５から第２の不純物拡散領域３３に正孔５１を放出することで行う。
【００３３】
上記方法により、書き込まれたデータ（具体的には、情報「１」または「０」）は、第１及び第２の不純物拡散領域３２，３３の電位、電荷保持用電極３５の電位、及び基板層４２の電位を接地電位（０Ｖ）にすることで保持される。なお、デート電極３５に負電圧を印加してもよい。
また、上記方法によりデータの保持した状態では、第１の板状チャネル部２５に保持された正孔５１は、長時間経過すると、ＰＮ接合からリークして情報量が減少するため、キャパシタを備えたＤＲＡＭと同様に、所定の時間毎にリフレッシュ動作（再書き込み動作）を行う。
【００３４】
次に、データの読み出し方法について説明する。データの読み出しは、第１の不純物拡散領域３２の電位を接地電位とし、第２の不純物拡散領域３３及び電荷保持用電極３５に正電圧を印加することで、第２の不純物拡散領域３３に流れる電流の大きさを検出し、「１」の情報か或いは「０」の情報かを判別することで行う。
【００３５】
なお、第１及び第２の不純物拡散領域３２，３３間に流れる電流の大きさは、ピラー状電荷保持部２６に保持された正孔５１の量によって決定されるため、第２の不純物拡散領域３３に流れる電流の大きさを検出することで、「１」の情報か或いは「０」の情報かを判別することができる。
また、データの読み出す場合、新たな電子正孔対が発生しないように、第２の不純物拡散領域３３に印加する正電圧は、情報「１」の書き込み時に設定した正電圧ＶＤよりも小さい値に設定する。また、基板層４２の電位は、接地電位にする。
【００３６】
第１の実施の形態の半導体装置によれば、基板層４２、埋め込み絶縁層４３、及び半導体層４１が順次積層された基板１１と、半導体層４１の主面４１ａに形成され、Ｙ方向に延在し、半導体層４１よりなるピラー状電荷保持部２６と、ピラー状電荷保持部２６と埋め込み絶縁層４３との間に位置する半導体層４１よりなり、ピラー状電荷保持部２６と一体に形成され、Ｘ方向の幅がピラー状電荷保持部２６の幅よりも広い第１の板状チャネル部２５と、第１の板状チャネル部２５と一体に形成され、かつＸ方向から第１の板状チャネル部２５を挟む第１及び第２の不純物拡散領域３２，３３と、ピラー状電荷保持部２６及び第１の板状チャネル部２５の上面２５ａに設けられた電極用絶縁膜３４と、電極用絶縁膜３４を覆うように設けられ、ピラー状電荷保持部２６に電圧を加える電荷保持用電極３５と、を有することにより、基板層４１に電圧を印加して第１の板状チャネル部２５に反転層を形成して、第１及び第２の不純物拡散層間３２，３３に電流を流すことで電子正孔対を発生させ、電荷保持用電極３５に電圧を加えることで、第１の板状チャネル部２５と一体に形成されたピラー状電荷保持部２６に電荷である正孔５１を保持させることが可能となる。
これにより、チャネルとは別に電荷保存層を設けた従来の半導体装置と比較して、簡単な構成（具体的には、半導体層４１よりなり、第１の板状チャネル部２５と一体に構成されたピラー状電荷保持部２６）でデータの保持時間を長くできる。
【００３７】
また、データの保持時間が長くなることにより、回路動作の余裕度が拡大し、リフレッシュの回数を少なくすることが可能となるので、半導体装置１０を低消費電力化できる。
なお、ピラー状電荷保持部２６に保持する正孔５１の量を増加させたい場合には、ピラー状電荷保持部２６の高さＨ１を高くすればよいため、チャネル３１の占有面積を大きくすることなく、半導体装置１０のデータ保持特性を向上できる。
【００３８】
図４〜図２４は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図である。図４〜図６、図８〜図１１、図１３、図１６、図１８、図２１、及び図２３は、図１に示す第１の実施の形態の半導体装置１０の切断面に対応する断面図である。
図７は、図６に示す構造体の平面図であり、図１２は、図１１に示す構造体の平面図であり、図１４は、図１３に示す構造体の平面図である。また、図１９は、図１８に示す構造体の平面図であり、図２２は、図２１に示す構造体の平面図である。
図１５は、図１４に示す構造体のＢ−Ｂ線方向の断面図であり、図１７は、図１６に示す構造体のＡ−Ａ線方向の断面図である。また、図２０は、図１８に示す構造体のＡ−Ａ線方向の断面図であり、図２４は、図２３に示す構造体のＡ−Ａ線方向の断面図である。
なお、図４〜図２４において、図１及び図２に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００３９】
図４〜図２４を参照して、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図４に示す工程では、半導体層４１と、基板層４２と、半導体層４１と基板層４２との間に配置された埋め込み絶縁層４３（或いは、ＢＯＸ層と呼ばれる層）とを有した基板１１を準備する。
半導体層４１は、後述する第１の板状チャネル部２５及びピラー状電荷保持部２６の母材となる層である。半導体層４１の厚さは、例えば、５５０ｎｍとすることができる。基板層４２は、導電性を有した材料、例えば、半導体材料により構成することができる。基板層４２の材料としては、例えば、シリコンを用いることができる。
なお、基板層４２の材料としてシリコン以外の半導体材料を用いることも可能である。埋め込み絶縁層４３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができ、この場合、埋め込み絶縁層４３の厚さは、例えば、８ｎｍとすることができる。
【００４０】
次いで、半導体層４１の主面４１ａに、シリコン窒化膜（Ｓｉ３Ｎ４膜）５５を形成する。シリコン窒化膜５５の厚さは、例えば、１００ｎｍとすることができる。
なお、シリコン窒化膜５５を形成する前に、半導体層４１の主面４１ａに、バッファ層（図示せず）として厚さが１０ｎｍ程度の図示していないシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、バッファ層上にシリコン窒化膜５５を形成してもよい。
次いで、シリコン窒化膜５５の上面５５ａに、フォトレジスト膜（図示せず）を塗布し、次いで、フォトリソグラフィ技術を用いて該フォトレジスト膜を露光及び現像することで、図１及び図２に示すＭＯＳトランジスタ１４が形成される領域を覆うレジストマスク５６を形成する。
【００４１】
次いで、図５に示す工程では、レジストマスク５６をマスクとする異方性エッチングにより、シリコン窒化膜５５及び半導体層４１をエッチングして、埋め込み絶縁層４３を露出する凹部５８を形成する。
凹部５８は、後述する図１３に示す活性領域６４を区画するように形成する。凹部５８には、素子分離領域１２が形成される。
【００４２】
次いで、図６及び図７に示す工程では、図５に示すレジストマスク５６を除去する。凹部５８で囲まれた半導体層４１のＹ方向の長さＬ３は、図２に示す第１の板状チャネル部２５のＹ方向の長さＬ１、及びピラー状電荷保持部２６のＹ方向の長さＬ２と等しい。凹部５８で囲まれた半導体層４１のＹ方向の長さＬ３は、例えば、１５０ｎｍとすることができる。
【００４３】
次いで、図８に示す工程では、凹部５８を埋め込むと共に、シリコン窒化膜５５を覆うように絶縁膜１３を成膜する。絶縁膜１３は、図２に示す素子分離領域１２の母材になると共に、エッチングされることで図２に示す絶縁膜１３となる膜である。絶縁膜１３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）や塗布系絶縁膜（例えば、材料としてポリシラザンを用いた絶縁膜）等を用いることができる。
絶縁膜１３としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、絶縁膜１３は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。また、絶縁膜１３として塗布系絶縁膜を用いる場合、絶縁膜１３は、スピンナ法により形成することができる。
【００４４】
次いで、図９に示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜５５、及びシリコン酸化膜である絶縁膜１３を研磨し、シリコン窒化膜５５の上面５５ａを露出させる。
このとき、シリコン酸化膜を選択的に研磨可能な研磨液を用いることで、シリコン窒化膜５５を研磨のストッパー膜として利用することができる。つまり、凹部５８で囲まれた半導体層４１が研磨されることを防止できる。
また、図９に示す工程では、図８に示すシリコン窒化膜５５の厚さが１００ｎｍの場合、図９に示す研磨後のシリコン窒化膜５５の厚さが５０ｎｍとなるように研磨を行う。上記研磨により、研磨後のシリコン窒化膜５５の上面５５ａ及び絶縁膜１３の上面１３ａは、略面一となる。
【００４５】
次いで、図１０に示す工程では、図９に示すシリコン窒化膜５５を除去する。具体的には、熱リン酸を薬液とするウエット（湿式）エッチングにより、シリコン窒化膜５５を除去する。これにより、半導体層４１の主面４１ａが露出される。
次いで、フッ化水素酸を薬液とするウエットエッチングにより、図９に示す絶縁膜１３の一部を除去することで、絶縁膜１３の上面１３ａを半導体層４１の主面４１ａに対して略面一にする。
【００４６】
次いで、図１１及び図１２に示す工程では、凹部５８で囲まれた半導体層４１に、ピラー状電荷保持部２６を形成する際のマスクとなるレジストマスク６２を形成する。
このとき、レジストマスク６２は、レジストマスク６２のＹ方向に位置する両端が絶縁膜１３の上面１３ａと接触するように形成する。
このように、レジストマスク６２のＹ方向の両端を絶縁膜１３の上面１３ａまで延在させることにより、レジストマスク６２を介して、図１２に示す絶縁膜１３をエッチングした際、図２に示す絶縁膜１３を形成することができる。図１２に示すレジストマスク６２のＸ方向の幅Ｗ３は、図１に示すピラー状電荷保持部２６の幅Ｗ２と等しい値にすることができる。
【００４７】
次いで、図１３〜図１５に示す工程では、レジストマスク６２をマスクとする異方性エッチングにより、図１１に示す絶縁膜１３を選択的にエッチングすることで、凹部５８に絶縁膜１３よりなる素子分離領域１２を形成すると共に、半導体層４１の側面４１ｂ，４１ｃ（図１２参照）のうち、図２に示すピラー状電荷保持部２６の側面２６ｃ，２６ｄに対応する側面を覆うように絶縁膜１３を残す。
絶縁膜１３としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、絶縁膜１３は、ＣＦ４を含むガスを用いてエッチングする。
【００４８】
次いで、レジストマスク６２をマスクとする異方性エッチングにより、図１１に示す半導体層４１を選択的にエッチングすることで、第１の板状チャネル部２５の母材となると共に、図１に示す第１及び第２の不純物拡散領域３２，３３が形成される板状の活性領域６４と、活性領域６４の上面６４ａからＺ方向に突出すると共に、Ｙ方向に延在し、かつ側面２６ｃ，２６ｄが絶縁膜１３で覆われたピラー状電荷保持部２６と、を形成する。
ピラー状電荷保持部２６は、活性領域６４の中央に形成する。また、活性領域６４は、活性領域６４のＸ方向の幅がピラー状電荷保持部２６のＸ方向の幅よりも広くなるように形成する。活性領域６４は、活性領域６４の上面６４ａの中央において、活性領域６４と一体に形成されたピラー状電荷保持部２６を支持している。
【００４９】
半導体層４１を選択的にエッチングする際に使用するエッチングガスとしては、例えば、ＳＦ６及びＨＢｒを含むガスを用いることができる。
活性領域６４の厚さＭ２は、例えば、５０ｎｍにすることができる。また、活性領域６４の上面６４ａを基準としたときのピラー状電荷保持部２６の高さＨ１は、例えば、５００ｎｍにすることができる。
なお、図１３に示すように、活性領域６４に隣接する素子分離領域１２を構成する絶縁膜１３の角は、半導体層４１をエッチングする際に削り取られるため、傾斜形状となる。素子分離領域１２のうち、角が削り取られていない部分の厚さＴ１（素子分離領域１２を構成する絶縁膜１３の厚さ）は、例えば、１００ｎｍとすることができる。
また、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成された絶縁膜１３の厚さは、例えば、３０ｎｍとすることができる。
【００５０】
次いで、図１６及び図１７に示す工程では、図１３〜図１５に示すレジストマスク６２を除去する。次いで、ピラー状電荷保持部２６の側面２６ａ，２６ｂ、ピラー状電荷保持部２６の上面２６ｅ、及び活性領域６４の上面６４ａを覆う電極用絶縁膜３４を形成する。
電極用絶縁膜３４としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、金属酸化物（例えば、ハフニウム酸化物（ＨｆＯ２））、ＨｆＳｉＯＮ等のシリケート膜で代表されるＨｉｇｈ−Ｋ膜（高誘電体膜）等を用いることができる。
【００５１】
電極用絶縁膜３４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、電極用絶縁膜３４は、熱酸化法により形成する。この場合、電極用絶縁膜３４の厚さは、例えば、５ｎｍとすることができる。
また、電極用絶縁膜３４としてＨｉｇｈ−Ｋ膜（高誘電体膜）を用いる場合、電極用絶縁膜３４は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
【００５２】
次いで、素子分離領域１２の上面、絶縁膜１３、及び電極用絶縁膜３４の表面を覆う第１の導電膜４８を形成し、その後、第１の導電膜４８の表面４８ａを覆う第２の導電膜４９を形成する。
具体的には、例えば、第１の導電膜４８としてＮ型不純物であるリン（Ｐ）を含有した厚さ５０ｎｍの多結晶シリコン膜を形成し、その後、多結晶シリコン膜の表面に、第２の導電膜４９として厚さ５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）を形成する。
上記第１及び第２の導電膜４８，４９は、電荷保持用電極３５の母材となる膜である。
なお、電荷保持用電極３５の母材となる導電膜は、上記多結晶シリコン膜と、タングステンシリサイド膜（ＷＳｉ膜）とを順次積層した積層膜に限定されない。電荷保持用電極３５の母材となる導電膜としては、例えば、タングステン膜（Ｗ膜）等の高融点金属膜や、不純物を含有したシリコン膜と高融点金属膜との積層膜等を用いてもよい。
【００５３】
次いで、図１８〜図２０に示す工程では、電荷保持用電極３５の形成領域に対応する部分の第２の導電膜４９を覆うように、レジストマスク６７を形成する。図１９に示すように、レジストマスク６７は、Ｙ方向に延在するように、ピラー状電荷保持部２６から素子分離領域１２の上面に亘るように形成する。
次いで、レジストマスク６７をマスクとする異方性エッチングにより、電荷保持用電極３５の形成に不要な第１及び第２の導電膜４８，４９を除去することで、第１及び第２の導電膜４８，４９よりなり、絶縁膜１３或いは電極用絶縁膜３４を介して、ピラー状電荷保持部２６の上面２６ｅ、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを覆う電荷保持用電極３５を形成する。
【００５４】
このとき、電荷保持用電極３５は、ピラー状電荷保持部２６の側面２６ａ側に位置する活性領域６４上、及びピラー状電荷保持部２６の側面２６ｂ側に位置する活性領域６４上に亘るように形成する。
なお、第１及び第２の導電膜４８，４９のエッチングは、活性領域６４に形成された電極用絶縁膜３４が露出した時点で終了させる。
【００５５】
次いで、図２１及び図２２に示す工程では、図１８〜図２０に示すレジストマスク６７を除去する。次いで、電荷保持用電極３５から露出された活性領域６４に、高濃度のＮ型不純物をイオン注入し、その後、熱処理によりリン（Ｐ）を活性化させることで、ピラー状電荷保持部２６の側面２６ａ側に第１の不純物拡散領域３２を形成し、かつピラー状電荷保持部２６の側面２６ｂ側に第２の不純物拡散領域３３を形成すると共に、第１の不純物拡散領域３２と第２の不純物拡散領域３３との間に位置する活性領域６４に、Ｘ方向の幅Ｗ１（チャネル長）がピラー状電荷保持部２６のＸ方向の幅Ｗ２よりも広いピラー状電荷保持部２６を支持する第１の板状チャネル部２５を形成する。
【００５６】
これにより、第１の板状チャネル部２５、及び第１の板状チャネル部２５と一体に形成されたピラー状電荷保持部２６を有したＭＯＳトランジスタ１４が形成される。
図２１及び図２２には図示してはいないが、図２１及び図２２に示す工程では、先に説明した図２に示すように、第１の板状チャネル部２５のＹ方向の長さＬ１が、ピラー状電荷保持部２６のＹ方向の長さＬ２と等しくなるように、第１の板状チャネル部２５を形成する。
なお、図示していないが、基板１１上には、所定の間隔で複数のＭＯＳトランジスタ１４が形成されている。
【００５７】
上記第１及び第２の不純物拡散領域３２，３３は、例えば、エネルギーが１５ＫｅＶ、ドーズ量が２．０×１０１５ａｔｍｏｓ／ｃｍ２の条件で、Ｎ型不純物であるリン（Ｐ）を電荷保持用電極３５から露出された活性領域６４にイオン注入し、次いで、急速熱処理法により、９００度の温度で１０秒間加熱してリン（Ｐ）を活性領域６４に拡散させることで形成する。
このとき、チャネル長である第１の板状チャネル部２５のＸ方向の幅Ｗ１が、所望のチャネル長（例えば、８０ｎｍ）となるように、第１及び第２の不純物拡散領域３２，３３を形成する。
【００５８】
次いで、図２３及び図２４に示す工程では、図２１及び図２２に示す構造体の上面側を覆う層間絶縁膜１５を形成する。層間絶縁膜１５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。層間絶縁膜１５としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、層間絶縁膜１５は、例えば、ＣＶＤ法により形成することができる。
次いで、異方性エッチングにより、層間絶縁膜１５のうち、コンタクト孔７１，７２の形成領域に対応する部分をエッチングすることで、第１の不純物拡散領域３２の上面を露出するコンタクト孔７１、及び第２の不純物拡散領域３３の上面を露出するコンタクト孔７２を形成する。
次いで、周知の手法により、コンタクト孔７１，７２に図示していない導電膜（例えば、タングステン膜（Ｗ膜））を埋め込むことで、コンタクト孔７１に導電膜よりなるコンタクトプラグ１６を形成すると共に、コンタクト孔７２に導電膜よりなるコンタクトプラグ１７を形成する。
【００５９】
これにより、コンタクトプラグ１６の下端は、第１の不純物拡散領域３２と接触し、コンタクトプラグ１７の下端は、第２の不純物拡散領域３３と接触する。
次いで、層間絶縁膜１５の上面１５ａに、コンタクトプラグ１６の上端と接続される配線２１、及びコンタクトプラグ１７の上端と接続される配線２２を形成する。
配線２１，２２は、層間絶縁膜１５の上面１５ａに金属膜（例えば、アルミ（Ａｌ）膜や銅（Ｃｕ）膜等）を成膜し、その後、該金属膜をエッチングによりパターニングすることで形成する。
これにより、第１の板状チャネル部２５と、第１の板状チャネル部２５の中央から突出し、Ｘ方向（第１の不純物拡散領域３２と第２の不純物拡散領域３３との間を流れる電流の方向）と直交するＹ方向に対して延在するピラー状電荷保持部２６とを備えた第１の実施の形態の半導体装置１０が製造される。
【００６０】
第１の実施の形態の半導体装置の製造方法によれば、基板１１に設けられた半導体層４１を部分的にエッチングして、半導体層４１よりなる活性領域６４と、活性領域６４から突出し、かつＹ方向に延在するピラー状電荷保持部２６とを形成し、次いで、ピラー状電荷保持部２６の一方の側面２６ａ側に位置する活性領域６４に第１の不純物拡散領域３２を形成し、かつピラー状電荷保持部２６の他方の側面２６ｂ側に位置する活性領域６４に第２の不純物拡散領域３３を形成することにより、第１の不純物拡散領域３２と第２の不純物拡散領域３３との間に位置する活性領域６４に、Ｘ方向の幅Ｗ１がピラー状電荷保持部２６のＸ方向の幅Ｗ２よりも広く、かつピラー状電荷保持部２６を支持する第１の板状チャネル部２５を形成することが可能となる。
これにより、基板層４１に電圧を印加して第１の板状チャネル部２５に反転層を形成して、第１及び第２の不純物拡散層間３２，３３に電流を流すことで電子正孔対を発生させ、電荷保持用電極３５に電圧を加えることで、第１の板状チャネル部２５と一体に形成されたピラー状電荷保持部２６に電荷である正孔５１を保持させることが可能となる。
これにより、別途電荷保存層を設けた従来の半導体装置と比較して、半導体装置１０の製造工程を煩雑にすることなく、データの保持時間を長くできる。
【００６１】
（第２の実施の形態）
図２５は、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図であり、図２６は、図２５に示すメモリセルのＡ−Ａ線方向の断面図である。図２５は、図１に示す第１の実施の形態の半導体装置１０の切断面に対応している。図２５及び図２６において、図１及び図２に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
なお、第２の実施の形態では、半導体装置８０としてキャパシタレスＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた場合を例に挙げて以下の説明を行う。
【００６２】
図２５及び図２６を参照するに、第２の実施の形態の半導体装置８０は、第１の実施の形態の半導体装置１０に設けられた絶縁膜１３の替わりに電極用絶縁膜３４を設けると共に、半導体装置１０に設けられた素子分離領域１２の厚さＴ１よりも素子分離領域１２の厚さＴ２を薄くした以外は、半導体装置１０と同様に構成される。
つまり、第２の実施の形態の半導体装置８０では、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄ、及びピラー状電荷保持部２６の上面２６ｅを覆うように電極用絶縁膜３４が設けられると共に、電極用絶縁膜３４を介して、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄ及び上面２６ｅを覆うように電荷保持用電極３５が設けられている。言い換えれば、電極用絶縁膜３４は、ピラー状電荷保持部２６の全面を覆うように設けられている。
なお、半導体装置８０に設けられた素子分離領域１２の厚さＴ２が、第１の実施の形態の半導体装置１０に設けられた素子分離領域１２の厚さＴ１よりも薄いのは、後述する図３０に示す工程において、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成された絶縁膜１３（図２８参照）を除去する際に素子分離領域１２の上部がエッチングされたためである。
素子分離領域１２の厚さＴ１（図２参照）が１００ｎｍの場合、素子分離領域１２の厚さＴ２は、例えば、５０ｎｍとすることができる。
【００６３】
第２の実施の形態の半導体装置によれば、電極用絶縁膜３４を介して、ピラー状電荷保持部２６の上面２６ｅ及び側面２６ａ，２６ｂ，２６ｃ，２６ｄを覆うように電荷保持用電極３５を設けることで、電荷保持用電極３５に印加する電圧により、ピラー状電荷保持部２６への電荷（正孔）の保持を容易に制御できる。
なお、第２の実施の形態の半導体装置８０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、別途電荷保存層を設けることなく、簡単な構成でデータの保持時間を長くできる。
【００６４】
図２７〜図３４は、本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための図である。図２７、図２９、図３１、及び図３３は、図２５に示す第２の実施の形態の半導体装置８０の切断面に対応する断面図であり、図２８、図３０、図３２、及び図３４は、図２６に示す第２の実施の形態の半導体装置８０の切断面に対応する断面図である。
また、図２７は、第１の実施の形態で説明した図１３に示す構造体からレジストマスク６２を除去した構造体の断面図を示しており、図２８は、第１の実施の形態で説明した図１５に示す構造体からレジストマスク６２を除去した構造体の断面図を示している。
なお、図２７〜図３４において、第２の実施の形態の半導体装置８０と同一構成部分には同一符号を付す。
【００６５】
次に、主に図２７〜図３４を参照して、第２の実施の形態の半導体装置８０の製造方法について説明する。
始めに、第１の実施の形態で説明した図４〜図１５に示す工程と同様な処理を行うことで、図１３〜図１５に示す構造体を形成する。
次いで、図２７及び図２８に示す工程では、図１３〜図１５に示す構造体に設けられたレジストマスク６２を除去する。
【００６６】
次いで、図２９及び図３０に示す工程では、ウエット（湿式）エッチング法により、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成された絶縁膜１３を除去する。
具体的には、フッ化水素酸を含有したエッチング液を用いて、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成された絶縁膜１３を除去する。
このとき、素子分離領域１２を構成する絶縁膜１３もエッチングされる。これにより、図２９及び図３０に示す素子分離領域１２の厚さＴ２は、図２７及び図２８に示す素子分離領域１２の厚さＴ１よりも薄くなる。
図２９及び図３０に示す工程では、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成された絶縁膜１３の厚さが３０ｎｍ、及び素子分離領域１２の厚さＴ１が１００ｎｍの場合、絶縁膜１３（シリコン酸化膜）が５０ｎｍ程度エッチングされるようにウエットエッチングを行う。
【００６７】
次いで、図３１及び図３２に示す工程では、第１の実施の形態で説明した図１６及び図１７に示す工程と同様な手法により、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄ、ピラー状電荷保持部２６の上面２６ｅ、及び活性領域６４の上面６４ａを覆う電極用絶縁膜３４を形成する。
電極用絶縁膜３４としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、金属酸化物（例えば、ハフニウム酸化物（ＨｆＯ２））、ＨｆＳｉＯＮ等のシリケート膜で代表されるＨｉｇｈ−Ｋ膜（高誘電体膜）等を用いることができる。
【００６８】
電極用絶縁膜３４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、電極用絶縁膜３４は、熱酸化法により形成する。この場合、電極用絶縁膜３４の厚さは、例えば、５ｎｍとすることができる。
また、電極用絶縁膜３４としてＨｉｇｈ−Ｋ膜（高誘電体膜）を用いる場合、電極用絶縁膜３４は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
【００６９】
次いで、第１の実施の形態で説明した図１６及び図１７に示す工程と同様な手法により、素子分離領域１２の上面、及び電極用絶縁膜３４の表面を覆う第１の導電膜４８を形成し、その後、第１の導電膜４８の表面４８ａを覆う第２の導電膜４９を形成する。
具体的には、例えば、第１の導電膜４８としてＮ不純物であるリン（Ｐ）を含有した厚さ５０ｎｍの多結晶シリコン膜を形成し、その後、多結晶シリコン膜の表面に、厚さ５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）を形成する。第１及び第２の導電膜４８，４９は、電荷保持用電極３５の母材となる膜である。
なお、電荷保持用電極３５の母材となる導電膜は、多結晶シリコン膜と、タングステンシリサイド膜（ＷＳｉ膜）とを順次積層させた積層膜に限定されない。電荷保持用電極３５の母材となる導電膜としては、例えば、タングステン膜（Ｗ膜）等の高融点金属膜や、不純物を含有したシリコン膜と高融点金属膜との積層膜等を用いることができる。
【００７０】
次いで、図３３及び図３４に示す工程では、第１の実施の形態で説明した図１８〜図２４に示す工程と同様な処理を行う。これにより、図３３及び図３４に示すように、第２の実施の形態の半導体装置８０が製造される。
なお、図３３及び図３４に示す工程において、不要な第１及び第２の導電膜４８，４９を異方性エッチングにより除去して電荷保持用電極３５を形成する際、短絡防止の観点から、図３１に示す活性領域６４の近傍に配置された素子分離領域１２に形成された凹部に第１の導電膜４８が残らないようにエッチングを行う。
【００７１】
第２の実施の形態の半導体装置の製造方法によれば、ピラー状電荷保持部２６の上面２６ｅ、及びピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄに電極用絶縁膜３４を形成し、その後、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄ及びピラー状電荷保持部２６の上面２６ｅに形成された電極用絶縁膜３４を覆うように電荷保持用電極３５を形成することにより、電荷保持用電極３５に電圧を印加することで、ピラー状電荷保持部２６への電荷（正孔）の保持を容易に制御することができる。
なお、第２の実施の形態の半導体装置８０の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。具体的には、別途電荷保存層を設けた従来の半導体装置と比較して、半導体装置８０の製造工程を煩雑にすることなく、データの保持時間を長くできる。
【００７２】
（第３の実施の形態）
図３５は、本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す断面図であり、図３６は、図３５に示すメモリセルのＡ−Ａ線方向の断面図であり、図３７は、図３５に示すメモリセルに設けられた板状チャネル部、ピラー状電荷保持部、及び第１乃至第３の不純物拡散領域の形状及び位置関係を説明するための平面図である。
図３５は、図２５に示す第２の実施の形態の半導体装置８０の切断面に対応しており、図３６は、図２６に示す半導体装置８０の切断面に対応している。図３７では、説明の便宜上、第３の実施の形態の半導体装置９０を構成する層間絶縁膜１５、コンタクトプラグ１６，１７、配線２１，２２、電極用絶縁膜３４、及び電荷保持用電極３５の図示を省略する。
図３５〜図３７において、図２５及び図２６に示す第２の実施の形態の半導体装置８０と同一構成部分には同一符号を付す。
なお、第３の実施の形態では、半導体装置９０としてキャパシタレスＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた場合を例に挙げて以下の説明を行う。
【００７３】
図３５〜図３７を参照するに、第３の実施の形態の半導体装置９０は、第２の実施の形態の半導体装置８０の構成に、第３の不純物拡散領域９１，９２を設け、かつ第１の板状チャネル部２５のＹ方向の両端部にそれぞれ第２の板状チャネル部９７，９８を設けた以外は、半導体装置８０と同様に構成される。
第３の不純物拡散領域９１は、Ｙ方向に延在しており、第１及び第２の板状チャネル部２５，９７，９８と第１の不純物拡散領域３２との間に設けられている。第３の不純物拡散領域９１は、第１及び第２の板状チャネル部２５，９７，９８、及び第１の不純物拡散領域３２と同じ層に形成されている。第３の不純物拡散領域９１は、第１及び第２の不純物拡散領域３２，３３よりも不純物濃度の低いＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層である。
第３の不純物拡散領域９２は、Ｙ方向に延在しており、第１及び第２の板状チャネル部２５，９７，９８と第２の不純物拡散領域３３との間に設けられている。第３の不純物拡散領域９２は、第１及び第２の板状チャネル部２５，９７，９８、及び第１の不純物拡散領域３３と同じ層に形成されている。第３の不純物拡散領域９２は、第１及び第２の不純物拡散領域３２，３３よりも不純物濃度の低いＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層である。
【００７４】
第２の板状チャネル部９７は、ピラー状電荷保持部２６の側面２６ｃ側に位置する第１の板状チャネル部２５の端部に設けられており、第１の板状チャネル部２５と一体に構成されている。第２の板状チャネル部９７上には、電極用絶縁膜３４と、電荷保持用電極３５とが積層されている。
第２の板状チャネル部９８は、ピラー状電荷保持部２６の側面２６ｄ側に位置する第１の板状チャネル部２５の端部に設けられており、第１の板状チャネル部２５と一体に構成されている。第２の板状チャネル部９８上には、電極用絶縁膜３４と、電荷保持用電極３５とが積層されている。
上記構成とされた第２の板状チャネル部９７，９８は、Ｘ方向において第３の不純物拡散領域９１，９２に挟まれている。
【００７５】
第３の実施の形態の半導体装置によれば、ピラー状電荷保持部２６の側面２６ｃ側に位置する第１の板状チャネル部２５の端部に、第１の板状チャネル部２５と一体に構成された第２の板状チャネル部９７と、ピラー状電荷保持部２６の側面２６ｄ側に位置する第１の板状チャネル部２５の端部に、第１の板状チャネル部２５と一体に構成された第２の板状チャネル部９８と、第２の板状チャネル部９７，９８上に順次積層された電極用絶縁膜３４及び電荷保持用電極３５と、を設けることにより、電荷保持用電極３５に電圧を印加することで第２の板状チャネル部９７，９８に反転層を形成して、第１の不純物拡散領域３２と第２の不純物拡散領域３３との間に電流を流すことが可能となる。
これにより、第１の実施の形態で説明した情報「1」の書き込み動作において、基板１１の基板層４２に電圧を印加する必要がないため、電位制御に必要な回路構成を簡略化することができる。
【００７６】
また、基板層４２に電圧を印加する必要がなくなることで、第３の実施の形態の半導体装置９０に設けられた基板１１の基板層４２が導電性を有する必要がなくなる。よって、絶縁材により基板層４２を構成することができる。
なお、第３の実施の形態の半導体装置９０に設けられた基板１１の基板層４２として、導体や半導体を用いてもよい。この場合、基板層４２の電位は、例えば、接地電位に固定する。
また、情報「１」の書き込みを行う場合、第２の板状チャネル部９７，９８に対応する第１の板状チャネル部２５が電子正孔対を発生させ、電荷保持用電極３５の電圧制御を行うことで、ピラー状電荷保持部２６に正孔を保持する。
なお、第２の板状チャネル部９７，９８もフローティング状態であるため、記憶動作時において、正孔の保持領域の一部として機能させることができる。
【００７７】
なお、第３の実施の形態の半導体装置９０は、第２の実施の形態の半導体装置８０と同様な効果を得ることができる。
具体的には、電極用絶縁膜３４を介して、ピラー状電荷保持部２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄ及び上面２６ｅを覆うように電荷保持用電極３５が設けられているため、電荷保持用電極３５に電圧を印加することで、ピラー状電荷保持部２６への電荷の保持を容易に制御できる。
また、ピラー状電荷保持部２６に電荷を保持することで、データの保持時間を長くできる。
【００７８】
図３８〜図５３は、本発明の第３の実施の形態に係る半導体装置の製造工程を説明するための図である。図３８〜図４０、図４２、図４４、図４６、図４７、図４９、及び図５２は、図３５に示す第３の実施の形態の半導体装置９０の切断面に対応する断面図である。
また、図４１は、図４０に示す構造体の平面図であり、図４３は、図４２に示す構造体の平面図であり、図４５は、図４４に示す構造体の平面図である。また、図４８は、図４７に示す構造体の平面図であり、図５０は、図４９に示す構造体の平面図である。また、図５１及び図５３は、図３６に示す第３の実施の形態の半導体装置９０の切断面に対応する断面図である。
なお、図４１では、説明の便宜上、図４０に示すレジストマスク１０１及びハードマスク１０２の図示を省略する。また、図４３では、説明の便宜上、図４２に示すハードマスク１０２及びマスク１０６の図示を省略する。また、図４５では、説明の便宜上、図４４に示すハードマスク１０２及びマスク１０６の図示を省略する。また、図４８では、図４７に示す電極用絶縁膜３４及び電荷保持用電極３５の図示を省略する。
【００７９】
図３８〜図５３を参照して、本発明の第３の実施の形態に係る半導体装置９０の製造工程について説明する。
始めに、図３８に示す工程では、半導体層４１と、基板層４２と、半導体層４１と基板層４２との間に配置された埋め込み絶縁層４３とを有した基板１１を準備する。
半導体層４１としては、例えば、Ｐ型の導電型を有したシリコン層を用いることができる。この場合、半導体層４１の厚さは、例えば、５５０ｎｍとすることができる。
基板層４２は、導体や半導体により構成してもよいし、絶縁材（例えば、石英等）により構成してもよい。本実施の形態では、基板層４２を絶縁材により構成した場合を例に挙げて以下の説明をする。埋め込み絶縁層４３の厚さは、例えば、８ｎｍとすることができる。
【００８０】
次いで、図３９に示す工程では、半導体層４１の主面４１ａに、厚さが４００ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４膜）を形成し、次いで、該シリコン窒化膜上に、フォトレジスト膜を塗布し、その後、フォトリソ技術によりフォトレジスト膜を露光及び現像処理することで、ピラー状電荷保持部２６を形成する際のエッチングマスクとなるレジストマスク１０１を形成する。
このとき、レジストマスク１０１は、半導体層４１の主面４１ａのうち、図３５〜図３７に示すピラー状電荷保持部２６の形成領域に対応する部分を覆うように形成する。
次いで、レジストマスク１０１をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体層４１の主面４１ａが露出するまでシリコン窒化膜（Ｓｉ３Ｎ４膜）をエッチングすることで、ハードマスク１０２を形成する。
【００８１】
次いで、図４０及び図４１に示す工程では、レジストマスク１０１及びハードマスク１０２をマスクとする異方性エッチングにより、半導体層４１の主面４１ａを部分的にエッチングすることで、板部１０４と、板部１０４から突出し、かつＹ方向（第１の方向）に延在し、ピラー状電荷保持部２６とを形成する。
板部１０４は、後述する図４２及び図４３に示す活性領域１０７の母材となるものである。板部１０４の厚さＭ３は、例えば、５０ｎｍとすることができる。また、板部１０４の上面１０４ａを基準としたときのピラー状電荷保持部２６の高さＨ１は、例えば、５００ｎｍとすることができる。なお、図４１に示すＬ２は、ピラー状電荷保持部２６のＹ方向の長さを示している。
【００８２】
次いで、図４２及び図４３に示す工程では、図４０に示すレジストマスク１０１を除去した後、図４１に示す板部１０４の上面１０４ａ、ピラー状電荷保持部２６の側面２６ａ，２６ｂ,２６ｃ，２６ｄ、及びハードマスク１０２を覆うシリコン窒化膜（Ｓｉ３Ｎ４膜）を成膜し、次いで、エッチングにより該シリコン窒化膜（Ｓｉ３Ｎ４膜）をパターニングすることで、活性領域１０７に対応する部分の板部１０４、ピラー状電荷保持部２６、及びハードマスク１０２を覆うマスク１０６を形成する。
マスク１０６の母材となるシリコン窒化膜（Ｓｉ３Ｎ４膜）は、例えば、ＣＶＤ法により形成することができ、その厚さは３０〜１００ｎｍとすることができる。
【００８３】
また、ピラー状電荷保持部２６の側面２６ａ，２６ｂに形成されたマスク１０６の厚さは、後述する図４４及び図４５に示すピラー状電荷保持部２６の側面２６ａから第１のイオン注入部９１−１までの距離ｄ１、及びピラー状電荷保持部２６の側面２６ｂから第２のイオン注入部９２−１までの距離ｄ２を考慮して設定する。
なお、第１のイオン注入部９１−１は、熱処理により拡散することで、図３５に示す第３の不純物拡散領域９１となり、第２のイオン注入部９２−１は、熱処理により拡散することで、図３５に示す第３の不純物拡散領域９２となる。
【００８４】
また、ピラー状電荷保持部２６の側面２６ｃ，２６ｄに形成するマスク１０６の厚さは、後述する図４４及び図４５に示す工程において、第２の板状チャネル部９７，９８の形成領域に対応する部分の板部１０４（活性領域１０７）に、第３の不純物拡散領域９１，９２が形成されない厚さに設定する。
なお、マスク１０６の母材となるシリコン窒化膜を形成する前に、板部１０４及びピラー状電荷保持部２６の表面に、熱酸化法により厚さが５ｎｍのシリコン酸化膜（図示せず）を形成してもよい。
【００８５】
次いで、熱酸化法により、マスク１０６から露出された半導体層４１（図示せず）に、シリコン酸化膜（ＳｉＯ２膜）を形成することで、ピラー状電荷保持部２６の下方に位置する半導体層４１に、ピラー状電荷保持部２６と一体に形成され、かつピラー状電荷保持部２６を支持する板状の活性領域１０７と、活性領域１０７を区画する素子分離領域１２とを形成する。
このとき、素子分離領域１２は、活性領域１０７のＸ方向の幅がピラー状電荷保持部２６のＸ方向の幅Ｗ２よりも広く、かつ活性領域１０７のＹ方向の長さがピラー状電荷保持部２６のＹ方向の長さＬ２よりも長くなるように形成する。
また、素子分離領域１２を構成するシリコン酸化膜（ＳｉＯ２膜）の厚さＴ２は、例えば、５０ｎｍとすることができる。
【００８６】
次いで、図４４及び図４５に示す工程では、マスク１０６を用いて、ピラー状電荷保持部２６の両側に位置する活性領域１０７に低濃度の不純物（具体的には、Ｎ型不純物）をイオン注入することで、ピラー状電荷保持部２６の一方の側に第１のイオン注入部９１−１と、ピラー状電荷保持部２６の他方の側に第２のイオン注入部９２−１とを同時に形成する。
【００８７】
具体的には、Ｎ型不純物であるリン（Ｐ）を５×１０１３〜１×１０１４ａｔｍｏｓ／ｃｍ２のドーズ量で、活性領域１０７にイオン注入することで、第１及び第２のイオン注入部９１−１，９２−１を形成する。
このとき、第１及び第２のイオン注入部９１−１，９２−１は、第１及び第２のイオン注入部９１−１，９２−１間に位置する活性領域１０７のＸ方向の幅がピラー状電荷保持部２６のＸ方向の幅Ｗ２よりも広くなるように形成する。
第１及び第２のイオン注入部９１−１，９２−１間に位置する活性領域１０７は、先に説明した図３５に示す第１及び第２の板状チャネル部２５，９７,９８の母材となる領域である。
第１及び第２のイオン注入部９１−１，９２−１を形成する際のイオン注入時のエネルギーは、マスク１０６を貫通可能な大きさとされたエネルギーを用いる。
【００８８】
なお、ピラー状電荷保持部２６の側面２６ａから第１のイオン注入部９１−１までの距離ｄ１は、ピラー状電荷保持部２６の側面２６ａに形成されたマスク１０６の厚さに依存し、ピラー状電荷保持部２６の側面２６ｂから第２のイオン注入部９２−１までの距離ｄ２は、ピラー状電荷保持部２６の側面２６ｂに形成されたマスク１０６の厚さに依存する。
したがって、距離ｄ１，ｄ２の寸法精度を向上させたい場合には、熱酸化法により素子分離領域１２を形成後、マスク１０６を除去し、再度、第１及び第２のイオン注入部９１−１，９２−１を形成する際のマスク（図示せず）を形成し、その後、第１及び第２のイオン注入部９１−１，９２−１を形成するとよい。
【００８９】
次いで、図４６に示す工程では、図４４に示すハードマスク１０２及びマスク１０６を除去する。具体的には、熱リン酸をエッチング液とするウエットエッチングにより、シリコン窒化膜よりなるハードマスク１０２及びマスク１０６を除去する。これにより、ピラー状電荷保持部の側面２６ａ，２６ｂ、２６ｃ，２６ｄ及び上面２６ｅ、第１及び第２のイオン注入部９１−１，９２−１の上面、及び活性領域１０７の上面１０７ａが露出される。
【００９０】
次いで、ピラー状電荷保持部２６の側面２６ａ，２６ｂ、２６ｃ，２６ｄ及び上面２６ｅ、第１及び第２のイオン注入部９１−１，９２−１の上面、及び活性領域１０７の上面１０７ａを覆うように、電極用絶縁膜３４を形成する。
電極用絶縁膜３４としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、金属酸化物（例えば、ハフニウム酸化物（ＨｆＯ２））、ＨｆＳｉＯＮ等のシリケート膜で代表されるＨｉｇｈ−Ｋ膜（高誘電体膜）等を用いることができる。
電極用絶縁膜３４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、電極用絶縁膜３４は、熱酸化法により形成する。この場合、電極用絶縁膜３４の厚さは、例えば、５ｎｍとすることができる。
また、電極用絶縁膜３４としてＨｉｇｈ−Ｋ膜（高誘電体膜）を用いる場合、電極用絶縁膜３４は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００９１】
次いで、素子分離領域１２及び電極用絶縁膜３４を覆う第１の導電膜４８を形成し、その後、第１の導電膜４８の表面４８ａを覆う第２の導電膜４９を形成する。
具体的には、例えば、第１の導電膜４８として不純物であるリン（Ｐ）を含有した厚さ５０ｎｍの多結晶シリコン膜を形成し、その後、多結晶シリコン膜の表面に、厚さ５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）を形成する。
上記第１及び第２の導電膜４８，４９は、電荷保持用電極３５の母材となる膜である。なお、電荷保持用電極３５の母材となる導電膜は、多結晶シリコン膜と、タングステンシリサイド膜とを積層させた積層膜に限定されない。電荷保持用電極３５の母材となる導電膜としては、例えば、タングステン膜（Ｗ膜）等の高融点金属膜や、不純物を含有したシリコン膜と高融点金属膜との積層膜等を用いることができる。
【００９２】
次いで、図４７及び図４８に示す工程では、図４６に示す構造体に設けられた第２の導電膜４９に、第１の実施の形態で説明した図１８〜図２０に示すレジストマスク６７を形成する。次いで、レジストマスク６７をマスクとする異方性エッチング（例えば、ドライエッチング）により、電荷保持用電極３５の形成に不要な第１及び第２の導電膜４８，４９を除去することで、Ｙ方向に延在する電荷保持用電極３５を形成する。第１及び第２の導電膜４８，４９のエッチングは、第１及び第２のイオン注入部９１−１，９２−２に形成された電極用絶縁膜３４の上面が露出された時点でストップさせる。
このとき、第２の板状チャネル部９７,９８の形成領域に設けられた電極用絶縁膜３４上にも電荷保持用電極３５を形成する。
【００９３】
次いで、図４９〜図５１に示す工程では、図４７及び図４８に示すレジストマスク６７を除去する。
次いで、第１のイオン注入部９１−１のうち、ピラー状電荷保持部２６から離間した側に位置する部分と、第２のイオン注入部９１−２のうち、ピラー状電荷保持部２６から離間した側に位置する部分とに、第１及び第２のイオン注入部９１−１，９２−１に含まれる不純物濃度よりも高濃度のＮ型不純物をイオン注入する。
具体的には、例えば、イオン注入時のエネルギーが１５ＫｅＶ、ドーズ量が１×１０１５〜５×１０１５ａｔｍｏｓ／ｃｍ２の条件を用いて、第１及び第２のイオン注入部９１−１，９１−２に、Ｎ型不純物である砒素（Ａｓ）をイオン注入する。
第１のイオン注入部９１−１に注入された高濃度のＮ型不純物は、後述する熱処理により拡散することで、第１の不純物拡散領域３２となる。また、第２のイオン注入部９２−１に注入された高濃度のＮ型不純物は、後述する熱処理により拡散することで、第２の不純物拡散領域３３となる。
【００９４】
次いで、熱処理により、上記高濃度のＮ型不純物、及び第１及び第２のイオン注入部９１−１，９１−２に含まれる低濃度のＮ型不純物を活性領域１０７に拡散させることで、第１乃至第３の不純物拡散領域３２，３３，９１，９２、及びＸ方向において第３の不純物拡散領域９１，９２に挟まれた第１及び第２の板状チャネル部２５，９７，９８を形成する。第３の不純物拡散領域９１，９２は、ＬＤＤ層として機能する不純物拡散領域である。
なお、上記熱処理は、第３の不純物拡散領域９１，９２間に形成される第１の板状チャネル部２５の幅Ｗ１（チャネル長）が所望のチャネル長（例えば、８０ｎｍ）となるように行う。
これにより、第１の板状チャネル部２５と、ピラー状電荷保持部２６の側面２６ｃ側に位置する第１の板状チャネル部２５の端部に、第１の板状チャネル部２５と一体に構成された第２の板状チャネル部９７と、ピラー状電荷保持部２６の側面２６ｄ側に位置する第１の板状チャネル部２５の端部に、第１の板状チャネル部２５と一体に構成された第２の板状チャネル部９８と、第２の板状チャネル部９７，９８上に順次積層された電極用絶縁膜３４及び電荷保持用電極３５と、第１及び第２の板状チャネル部２５，９７，９８を挟む第３の不純物拡散層９１，９２と、を備えたＭＯＳトランジスタ１４が形成される。
上記熱処理としては、例えば、急速熱処理法を用いることができる。この場合、熱処理の温度として９００℃、熱処理時間を１０秒とすることができる。
【００９５】
次いで、図５２及び図５３に示す工程では、第１の実施の形態で説明した図２３及び図２４に示す工程と同様な手法により、図４９〜図５１に示す構造体の上面側（電荷保持用電極３５も含む）を覆う層間絶縁膜１５、第１の不純物拡散領域３２の上面を露出するコンタクト孔７１、第２の不純物拡散領域３３の上面を露出するコンタクト孔７２、コンタクト孔７１を埋め込むコンタクトプラグ１６、コンタクト孔７２を埋め込むコンタクトプラグ１７を形成する。これにより、第３の実施の形態の半導体装置９０が製造される。
【００９６】
第３の実施の形態の半導体装置の製造方法によれば、ピラー状電荷保持部２６を支持する第１の板状チャネル部２５を形成する際に、ピラー状電荷保持部２６のＹ方向の両端に、第１の板状チャネル部２５と一体に構成される第２の板状チャネル部９７，９８を形成すると共に、第２の板状チャネル部９７，９８上に、電極用絶縁膜３４と電荷保持用電極３５とを積層形成することにより、電荷保持用電極３５に電圧を印加することで第２の板状チャネル部９７，９８に反転層を形成して、第１の不純物拡散領域３２と第２の不純物拡散領域３３との間に電流を流すことが可能となる。
これにより、情報「1」の書き込み動作において、基板１１の基板層４２に電圧を印加する必要がなくなるため、電位制御に必要な回路構成を簡略化することが可能となるので、半導体装置９０の製造工程を簡略化できる。
また、第３の実施の形態の半導体装置９０の製造方法によれば、別に電荷保存層を設けた従来の半導体装置と比較して、半導体装置９０の製造工程を煩雑にすることなく、データの保持時間を長くできる。
【００９７】
以上、本発明の好ましい実施の形態について詳述したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００９９】
１０，８０，９０…半導体装置、１１…基板、１２…素子分離領域、１３…絶縁膜、１３ａ，１５ａ，３２ａ、３３ａ、２５ａ，５５ａ，２６ｅ，６４ａ，１０４ａ,１０７ａ…上面、１４…ＭＯＳトランジスタ、１５…層間絶縁膜、１６，１７…コンタクトプラグ、２１，２２…配線、２５…板状チャネル部、２６…ピラー状電荷保持部、２６ａ，２６ｂ，２６ｃ，２６ｄ，４１ｂ，４１ｃ…側面、３２…第１の不純物拡散領域、３３…第２の不純物拡散領域、３４…電源用絶縁膜、３５…電荷保持用電極、４１…半導体層、４１ａ…主面、４２…基板層、４３…埋め込み絶縁層、４８…第１の導電膜、４８ａ…表面、４９…第２の導電膜、５１…正孔、５５…シリコン窒化膜、５６，６２，６７，１０１…レジストマスク、５８…凹部、６４，１０７…活性領域、７１，７２…コンタクト孔、９１,９２…第３の不純物拡散領域、９１−１…第１のイオン注入部、９１−２…第２のイオン注入部、９７，９８…第２の板状チャネル部、１０２…ハードマスク、１０４…板部、１０６…マスク、ｄ１，ｄ２…距離、Ｄ１，Ｄ２…深さ、Ｌ１，Ｌ２，Ｌ３，Ｌ４…長さ、Ｍ１，Ｍ２，Ｍ３，Ｔ１，Ｔ２…厚さ、Ｗ１，Ｗ２，Ｗ３…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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