(57)【要約】【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。【選択図】図１
2011258940.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２のチャネル形成領域と、前記第２のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、
前記酸化物半導体層と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記酸化物半導体層と、前記第２のゲート電極と、の間に設けられた第２のゲート絶縁層と、を含み、
前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極と、は、電気的に接続される半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２のソース電極及び第２のドレイン電極と、
前記第２のソース電極及び前記第２のドレイン電極上に設けられ、第２のチャネル形成領域と、前記第２のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、
前記酸化物半導体層上に設けられた第２のゲート絶縁層と、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、
前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極と、は電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２のチャネル形成領域と、前記第２のチャネル形成領域と接するオフセット領域を有する酸化物半導体層と、
前記酸化物半導体層上に設けられた第２のソース電極及び第２のドレイン電極と、
前記第２のソース電極、前記第２のドレイン電極、及び前記酸化物半導体層を覆う第２のゲート絶縁層と、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、
前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極と、は電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置。
【請求項４】
前記第１のチャネル形成領域は、シリコンを含んで構成される請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第２のトランジスタとして、マルチゲート構造のトランジスタを用いる請求項１乃至４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、フラッシュメモリにおいても、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、酸化物半導体層と、第２のゲート電極と、の間に設けられた第２のゲート絶縁層と、を含み、第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は、電気的に接続される半導体装置である。
【００１３】
また、本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２のソース電極及び第２のドレイン電極と、第２のソース電極及び第２のドレイン電極上に設けられ、第２のチャネル形成領域と、第２のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、酸化物半導体層上に設けられた第２のゲート絶縁層と、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は電気的に接続され、第１のトランジスタと、第２のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置である。
【００１４】
また、本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のチャネル形成領域と接するオフセット領域を有する酸化物半導体層と、酸化物半導体層上に設けられた第２のソース電極及び第２のドレイン電極と、第２のソース電極、第２のドレイン電極、及び酸化物半導体層を覆う第２のゲート絶縁層と、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は電気的に接続され、第１のトランジスタと、第２のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置である。
【００１５】
また、上述の半導体装置において、第１のチャネル形成領域は、シリコンを含んで構成されるのが好ましい。
【００１６】
また、上述の半導体装置において、第２のトランジスタとして、マルチゲート構造のトランジスタを用いても良い。
【００１７】
なお、本明細書等において、オフセット領域とは、半導体層において、ゲート電極と重なる領域（チャネル形成領域）と、ソース電極又はドレイン電極と重なる領域と、の間の領域を示す。すなわち、オフセット領域とは、半導体層において、ソース電極、ドレイン電極、およびゲート電極のいずれとも重畳しない領域ということもできる。該オフセット領域は抵抗領域として機能するため、半導体層にオフセット領域を設けることで、トランジスタのオフ電流を低減することができる。
【００１８】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２２】
酸化物半導体を用いたトランジスタはオフ電流が小さく、さらに、酸化物半導体層にオフセット領域を設けることで、さらにオフ電流を小さくすることが可能である。したがって、このトランジスタを用いることにより極めて長期にわたり記憶内容を保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２４】
また、酸化物半導体以外の材料を用いたトランジスタであって、十分な高速動作が可能なトランジスタを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２５】
このように、酸化物半導体以外の材料を用いたトランジスタ（十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の断面図および平面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の断面図および平面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の回路図。
【図１１】半導体装置の回路図。
【図１２】タイミングチャート図。
【図１３】半導体装置の回路図。
【図１４】タイミングチャート図。
【図１５】半導体装置を用いた電子機器を説明するための図。
【図１６】特性評価用回路の構成を示す回路図。
【図１７】図１６に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャート。
【図１８】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１９】計算により見積もられたオフセット幅とオフ電流の関係を示す図。
【図２０】実施例１の測定に用いたトランジスタの構造を示す図。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態及び実施例において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図６を参照して説明する。
【００３１】
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００３２】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００３３】
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００３４】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、金属化合物領域１２４上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００３５】
図１におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、ソース電極１４２ａおよびドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極１４２ａ、ドレイン電極１４２ｂおよび酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４の一部と重畳するように設けられたゲート電極１４８ａと、を有する。
【００３６】
酸化物半導体層１４４は、ゲート電極１４８ａと重畳するチャネル形成領域と、該チャネル形成領域と接するオフセット領域と、を有する。酸化物半導体層１４４において、オフセット領域とは、ソース電極１４２ａ、ドレイン電極１４２ｂ及びゲート電極１４８ａのいずれとも重畳しない領域である。
【００３７】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、ドナーやアクセプタに由来するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００３８】
図１における容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００３９】
図１の容量素子１６４では、酸化物半導体層１４４、およびゲート絶縁層１４６を積層させることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。なお、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。
【００４０】
本実施の形態では、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が重畳するように設けられている。また、容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の電極１４８ｂは、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。
【００４１】
なお、トランジスタ１６２および容量素子１６４において、ソース電極１４２ａ、およびドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４２】
トランジスタ１６２および容量素子１６４の上には絶縁層１５１が設けられており、絶縁層１５１上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配線１５６が形成される。配線１５６は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図１では電極１２６および電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ドレイン電極１４２ｂに接触させても良い。
【００４３】
なお、図１において、金属化合物領域１２４とドレイン電極１４２ｂを接続する電極１２６と、ドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のドレイン電極１４２ｂと、電極１５４が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【００４４】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して説明する。
【００４５】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００４６】
なお、半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いると、半導体装置の読み出し動作を高速化することができるため好適である。
【００４７】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。基板１００に含まれる半導体材料がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００４８】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００４９】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５０】
ここで、ＣＭＰ処理とは、被加工物の表面化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００５１】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【００５２】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５３】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００５４】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００５５】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図２（Ｃ）参照）。
【００５６】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【００５７】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００５８】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００５９】
次に、熱処理を施して、上記金属層１２２と半導体領域１０４を構成する半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６０】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【００６１】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【００６２】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図３（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
【００６３】
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【００６４】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００６５】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【００６６】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【００６７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００６８】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図４（Ａ）参照）。
【００６９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００７０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００７１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ化合物（ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛化合物、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７２】
導電層のエッチングは、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａおよびドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成される酸化物半導体層１４４およびゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【００７３】
上部のトランジスタのチャネル長（Ｌ）は、ゲート電極１４８ａのチャネル長方向（キャリアが流れる方向）の幅によって決定される。また、オフセット領域のチャネル長方向の幅（オフセット幅）は、ソース電極１４２ａおよびドレイン電極１４２ｂの下端部の間隔と、ゲート電極１４８ａのチャネル長方向の幅と、によって決定される。なお、ソース電極１４２ａおよびドレイン電極１４２ｂの下端部の間隔が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、微細化することが可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００７４】
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【００７５】
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図４（Ｂ）参照）。
【００７６】
酸化物半導体層は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００７７】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００７８】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００７９】
また、酸化物半導体層としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、該酸化物半導体層をスパッタ法で作製するためのターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８０】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットを用いるスパッタ法により形成することとする。
【００８１】
ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００８２】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００８３】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００８４】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００８５】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、被処理物の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００８６】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、水素（水や水酸基を有する化合物を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００８７】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００８８】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００８９】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００９０】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００９２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【００９３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４の一部と重畳する領域にゲート電極１４８ａを、また、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する（図４（Ｃ）参照）。
【００９４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ガリウムなどを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００９５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００９６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００９７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９８】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【００９９】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａおよびドレイン電極１４２ｂの場合と同様であり、これらの記載を参酌することができる。
【０１００】
なお、ゲート電極１４８ａのチャネル長方向の幅は、酸化物半導体層１４４において、ソース電極１４２ａとチャネル形成領域の間と、ドレイン電極１４２ｂとチャネル形成領域との間と、の少なくとも一に、オフセット領域が形成されるように、適宜設定するものとする。なお、ソース電極側のオフセット領域（ＬＯＦＦ＿Ｓ）のオフセット幅と、ドレイン電極側のオフセット領域（ＬＯＦＦ＿Ｄ）のオフセット幅と、は必ずしも一致するものではないが、トランジスタ１６２と、別のトランジスタ１６２との間においてＬＯＦＦ＿Ｓのオフセット幅とＬＯＦＦ＿Ｄのオフセット幅との合計の値は一定となる。ＬＯＦＦ＿ＳまたはＬＯＦＦ＿Ｄのオフセット幅は、少なくとも０ｎｍよりも大きい必要があり、２μｍ以下であるのが好ましい。オフセット領域は、ゲート電極の電界の影響を受けない、または受けにくい抵抗領域として機能するため、トランジスタ１６２のオフ電流をさらに低減する上で効果的である。
【０１０１】
なお、オフセット領域は、少なくともソース電極１４２ａ側に設けられていることが好ましい。ソース電極１４２ａ側にオフセット領域を設けることで、ソース電極１４２ａとトランジスタ１６０のゲート電極１１０が電気的に接続される部位（フローティングゲート部）と、トランジスタ１６２のゲート電極１４８ａとの間の寄生容量を低減することができる。その結果、書き込みまたは読み出し動作時にトランジスタ１６２のゲート電極１４８ａがフローティングゲート部の電位に及ぼす影響が減り、安定した動作が可能な半導体装置とすることができる。
【０１０２】
容量素子用の電極となる電極１４８ｂは、トランジスタ１６０のゲート電極１１０の少なくとも一部が重畳するように形成するのが好ましい。このような構成を適用することで、回路面積を十分に縮小することができるためである。
【０１０３】
次に、ゲート絶縁層１４６、ゲート電極１４８ａおよび電極１４８ｂ上に、絶縁層１５１および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５１および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１０４】
なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１０５】
なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、本発明の一態様はこれに限定されない。トランジスタ１６２および容量素子１６４上の絶縁層は、１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１０６】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ処理などの方法を用いて行うことができる。
【０１０７】
次に、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２に、ドレイン電極１４２ｂにまで達する開口１５３を形成する（図５（Ｂ）参照）。当該開口１５３の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１０８】
ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１０９】
その後、上記開口１５３に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図５（Ｃ）参照）。
【０１１０】
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１１１】
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１１２】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１１３】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどと同様である。
【０１１４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図５（Ｃ）参照）。
【０１１５】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。
【０１１６】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１１７】
さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ１６２は、高温環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。特に、トランジスタ１６２の酸化物半導体層１４４においてオフセット領域を設けることは、トランジスタ１６２のオフ電流をさらに低減する上で効果的である。
【０１１８】
〈変形例〉
次に、本実施の形態の半導体装置の他の構成について、図６を参照して説明する。
【０１１９】
〈半導体装置の断面構成および平面構成〉
図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示される半導体装置は、図１で示した半導体装置と同様に、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ２６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料（例えば、単結晶シリコン）を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２０】
図６における半導体装置と、図１における半導体装置とは、トランジスタ２６２が、酸化物半導体層２４４上に、第１のゲート電極１４８ｃと、第１のゲート電極１４８ｃと等電位が印加される第２のゲート電極１４８ｄと、を有するマルチゲート構造のトランジスタである点において相違する。
【０１２１】
図６において、トランジスタ２６２は、絶縁層１２８上に設けられたソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、ソース電極１４２ａとドレイン電極１４２ｂとの間に設けられた電極１４２ｃと、ソース電極１４２ａ、電極１４２ｃおよびドレイン電極１４２ｂと電気的に接続されている酸化物半導体層２４４と、ソース電極１４２ａ、電極１４２ｃ、ドレイン電極１４２ｂおよび酸化物半導体層２４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層２４４の一部と重畳するように設けられた第１のゲート電極１４８ｃおよび第２のゲート電極１４８ｄと、を有する。なお、電極１４２ｃは、必ずしも設けなくとも良い。
【０１２２】
酸化物半導体層２４４は、第１のゲート電極１４８ｃと重畳する第１のチャネル形成領域と、第２のゲート電極１４８ｄと重畳する第２のチャネル形成領域と、第１のチャネル形成領域または第２のチャネル形成領域とそれぞれ接するオフセット領域と、を有する。酸化物半導体層２４４において、オフセット領域とは、ソース電極１４２ａ、電極１４２ｃ、ドレイン電極１４２ｂ、第１のゲート電極１４８ｃおよび第２のゲート電極１４８ｄのいずれとも重畳しない領域である。
【０１２３】
図６に示すように、トランジスタ２６２の酸化物半導体層２４４においてオフセット領域を設けることで、オフセット領域が抵抗領域として機能し、トランジスタ２６２のオフ電流をより低減することができる。また、トランジスタ２６２をマルチゲート構造のトランジスタとすることで、トランジスタ２６２のオフ電流をさらに低減することができる。
【０１２４】
なお、トランジスタ２６２における電極１４２ｃは、ソース電極１４２ａおよびドレイン電極１４２ｂと同様の工程で作製することができる。また、トランジスタ２６２における酸化物半導体層２４４は、トランジスタ１６２における酸化物半導体層１４４と同様の工程で作製することができる。また、トランジスタ２６２における第１のゲート電極１４８ｃおよび第２のゲート電極１４８ｄは、電極１４８ｂと同様の工程で作製することができる。トランジスタ２６２の作製工程の詳細は、トランジスタ１６２の作製工程を参酌することが可能である。
【０１２５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２６】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図７乃至図９を参照して説明する。
【０１２７】
〈半導体装置の断面構成および平面構成〉
図７は、本実施の形態にかかる半導体装置の構成の一例である。図７（Ａ）には、半導体装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図７（Ａ）および図７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ３６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料（例えば、単結晶シリコン）を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２８】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な材料をトランジスタ３６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２９】
図７におけるトランジスタ１６０は、図１におけるトランジスタ１６０と同様である。すなわち、図７におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。詳細については、実施の形態１を参酌できる。
【０１３０】
また、図７における容量素子１６４は、図１における容量素子１６４と同様である。すなわち、図７における容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、電極１４８ｂ、で構成される。ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。その他の詳細については、実施の形態１を参酌できる。
【０１３１】
図７におけるトランジスタ３６２と、図１におけるトランジスタ１６２との相違の一は、ソース電極１４２ａおよびドレイン電極１４２ｂと、酸化物半導体層１４４と、の積層順である。すなわち、図７におけるトランジスタ３６２は、酸化物半導体層１４４と、酸化物半導体層１４４上に設けられたソース電極１４２ａおよびドレイン電極１４２ｂと、ソース電極１４２ａ、ドレイン電極１４２ｂおよび酸化物半導体層１４４を覆うゲート絶縁層１４６と、酸化物半導体層１４４の一部を重畳してゲート絶縁層１４６上に設けられたゲート電極１４８ａと、を有する。
【０１３２】
酸化物半導体層１４４は、ゲート電極１４８ａと重畳するチャネル形成領域と、該チャネル形成領域と接するオフセット領域と、を有する。酸化物半導体層１４４において、オフセット領域とは、ソース電極１４２ａ、ドレイン電極１４２ｂ及びゲート電極１４８ａのいずれとも重畳しない領域である。
【０１３３】
なお、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。
【０１３４】
図１に示す半導体装置と同様に、図７に示す半導体装置は、トランジスタ３６２および容量素子１６４の上には絶縁層１５１が設けられており、絶縁層１５１上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配線１５６が形成される。配線１５６は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図７では電極１２６および電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。
【０１３５】
なお、図７において、金属化合物領域１２４とドレイン電極１４２ｂを接続する電極１２６と、ドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ３６２のドレイン電極１４２ｂと、が接する領域は、トランジスタ３６２のドレイン電極１４２ｂと、電極１５４が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【０１３６】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。なお、本実施の形態で示す半導体装置において下部のトランジスタ１６０は、実施の形態１と同様の工程で作製することが可能であり実施の形態１を参酌することができる。以下では、上部のトランジスタ３６２および容量素子１６４の作製方法について図８および図９を参照して説明する。
【０１３７】
〈上部のトランジスタの作製方法〉
ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層１４４を形成する（図８（Ａ）参照）。なお、酸化物半導体層１４４の材料および成膜条件等は、先の実施の形態１で示した材料および成膜条件を適用することができる。
【０１３８】
成膜した酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、水素（水や水酸基を有する化合物を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１３９】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１４０】
次いで、酸化物半導体層１４４上に、導電層を形成し、該導電層を選択的にエッチングしてソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図８（Ｂ）参照）。ソース電極１４２ａおよびドレイン電極１４２ｂを形成するための導電層の材料および成膜条件等は、実施の形態１を参酌することができる。
【０１４１】
導電層のエッチングは、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａおよびドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１４２】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂおよび酸化物半導体層１４４を覆うゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４の一部と重畳する領域にゲート電極１４８ａを、また、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する（図８（Ｃ）参照）。ゲート絶縁層１４６の材料および成膜条件等は、実施の形態１を参酌することができる。また、ゲート電極１４８ａおよび電極１４８ｂを形成するための導電層の材料および成膜条件等は、実施の形態１を参酌することができる。
【０１４３】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１４４】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１４５】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１４６】
なお、ゲート電極１４８ａのチャネル長方向の幅は、酸化物半導体層１４４において、ソース電極１４２ａとチャネル形成領域の間と、ドレイン電極１４２ｂとチャネル形成領域との間と、の少なくとも一に、オフセット領域が形成されるように、適宜設定するものとする。なお、ソース電極側のオフセット領域（ＬＯＦＦ＿Ｓ）のオフセット幅と、ドレイン電極側のオフセット領域（ＬＯＦＦ＿Ｄ）のオフセット幅と、は必ずしも一致するものではないが、トランジスタ３６２と、別のトランジスタ３６２との間においてＬＯＦＦ＿Ｓのオフセット幅とＬＯＦＦ＿Ｄのオフセット幅との合計の値は一定となる。ＬＯＦＦ＿ＳまたはＬＯＦＦ＿Ｄのオフセット幅は、少なくとも０ｎｍよりも大きい必要があり、２μｍ以下であるのが好ましい。オフセット領域は、ゲート電極の電界の影響を受けない、または受けにくい抵抗領域として機能するため、トランジスタ３６２のオフ電流をさらに低減する上で効果的である。
【０１４７】
なお、オフセット領域は、少なくともソース電極１４２ａ側に設けられていることが好ましい。ソース電極１４２ａ側にオフセット領域を設けることで、ソース電極１４２ａとトランジスタ１６０のゲート電極１１０が電気的に接続される部位（フローティングゲート部）と、トランジスタ３６２のゲート電極１４８ａとの間の寄生容量を低減することができる。その結果、書き込みまたは読み出し動作時にトランジスタ３６２のゲート電極１４８ａがフローティングゲート部の電位に及ぼす影響が減り、安定した動作が可能な半導体装置とすることができる。
【０１４８】
容量素子用の電極となる電極１４８ｂは、トランジスタ１６０のゲート電極１１０の少なくとも一部が重畳するように形成するのが好ましい。このような構成を適用することで、回路面積を十分に縮小することができるためである。
【０１４９】
次に、実施の形態１で、図５（Ａ）を用いて示した工程と同様に、ゲート絶縁層１４６、ゲート電極１４８ａおよび電極１４８ｂ上に、絶縁層１５１および絶縁層１５２を形成する（図９（Ａ）参照）。
【０１５０】
次に、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２に、ドレイン電極１４２ｂにまで達する開口１５３を形成する（図９（Ｂ）参照）。当該開口１５３の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１５１】
ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１５２】
その後、実施の形態１で、図５（Ｃ）を用いて示した工程と同様に、上記開口１５３に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図９（Ｃ）参照）。
【０１５３】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ３６２、および容量素子１６４が完成する（図９（Ｃ）参照）。
【０１５４】
本実施の形態において示すトランジスタ３６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。
【０１５５】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１５６】
さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ３６２は、高温環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。特に、トランジスタ３６２の酸化物半導体層１４４においてオフセット領域を設けることは、トランジスタ３６２のオフ電流をさらに低減する上で効果的である。
【０１５７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５８】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１０を参照して説明する。また、図１０に示す回路図においては、図１に示す半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１５９】
図１０（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１６０】
ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有しており、且つ、トランジスタ１６２の酸化物半導体層にはオフセット領域が設けられているため、さらにオフ電流を低減させることができる。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ１６２に代えて、上述のトランジスタ２６２またはトランジスタ３６２を適用可能であることはいうまでもない。
【０１６１】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１６２】
また、図１０（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【０１６３】
図１０（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１６４】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４の一方の電極に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが第３の配線を通じて与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１６５】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１６６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１６７】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、トランジスタ１６０のゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１６８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１６９】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１７０】
なお、トランジスタ１６２のソース電極またはドレイン電極の一方は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極の一方とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１７１】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１７２】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１７３】
図１０（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１０（Ａ−２）のように考えることが可能である。つまり、図１０（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えられる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１７４】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【０１７５】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０のソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１７６】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１７７】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって決まる。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１７８】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１７９】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１８０】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２値（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０１８１】
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１８２】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０１８３】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ２値（セル面積の最小加工寸法比）が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。
【０１８４】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０１８５】
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。
【０１８６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８７】
（実施の形態４）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
【０１８８】
図１１に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。なお、図１１において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿２、＿ｍ、＿ｎ等を付すことで区別している。
【０１８９】
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図１０（Ａ−１）に示す構成）が適用される。
【０１９０】
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の一方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図１０（Ａ−１）に示す構成における第１の配線（１ｓｔ  Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ  Ｌｉｎｅ）及び第３の配線（３ｒｄ  Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ  Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ  Ｌｉｎｅ）に相当する。
【０１９１】
また、図１１に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置されたｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一は、互いに異なる列のビット線ＢＬに接続されたメモリセル１１００を少なくとも含む複数のメモリセル１１００と接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置されている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線ＳＬに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ×ｎ／ｋ）個のメモリセル１１００が接続される。
【０１９２】
図１１に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセル１１００とを接続するソース線ＳＬの一を、互いに異なる列のビット線ＢＬに接続されたメモリセル１１００を少なくとも含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線ＢＬの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
【０１９３】
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
【０１９４】
次に、書き込み動作および読み出し動作について説明する。図１２は、図１１に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
【０１９５】
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
【０１９６】
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
【０１９７】
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０１９８】
また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、２列目のビット線ＢＬ＿２には電位０Ｖを与える。
【０１９９】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【０２００】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１及び第２行目のワード線ＷＬ＿２は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化するときの、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２０１】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１３に示す読み出し回路が電気的に接続されているとする。
【０２０２】
まず、第１行目のワード線ＷＬ＿１に電位０Ｖを与え、第２行目のワード線ＷＬ＿２には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ＿１を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ＿２を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【０２０３】
その結果、ビット線ＢＬ＿１−ソース線ＳＬ間は、メモリセル（１，１）の第１のトランジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ＿２−ソース線ＳＬ間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線ＢＬ＿１、ビット線ＢＬ＿２に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。
【０２０４】
なお、読み出し動作の間、信号線Ｓ＿１には電位０Ｖを、信号線Ｓ＿２には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ＿１を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ＿２に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ＿２をワード線ＷＬ＿２と同じ低電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【０２０５】
読み出し回路として、図１３に示す回路を用いる場合の出力電位について説明する。図１３に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（例えば０Ｖ）を与えておく。ビット線ＢＬ＿１−ソース線ＳＬ間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ＿１はＨｉｇｈとなる。ビット線ＢＬ＿２−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ＿２はＬｏｗとなる。
【０２０６】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
【０２０７】
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図１４は、当該書き込み動作および読出し動作のタイミングチャートの一例である。
【０２０８】
図１２に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ＿２の電位を電位０Ｖとしているため、例えばメモリセル（２，１）またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ＿１とビット線ＢＬ＿２間に定常電流が流れることになる。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ＿１とビット線ＢＬ＿２が、ソース線を介して低抵抗で接続されるためである。図１４に示す書き込み動作は、このような定常電流の発生を防止する方法である。
【０２０９】
まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０２１０】
また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、２列目のビット線ＢＬ＿２には電位０Ｖを与える。
【０２１１】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。
【０２１２】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１の電位は電位０Ｖに、第２行目のワード線ＷＬ＿２の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ＿２を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
【０２１３】
また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２１４】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ＿１）との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ＿１の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
【０２１５】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
【０２１６】
なお、読み出し動作については、上述の読み出し動作と同様である。
【０２１７】
図１１に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２１８】
また、図１１に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図１１に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【０２１９】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２０】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０２２１】
さらに、図１１に示す半導体装置では、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
【０２２２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２２４】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２２５】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２２６】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２２７】
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２２８】
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２２９】
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２３１】
本実施例では、オフセット領域を有するトランジスタと、オフセット領域を有しない、すなわち、半導体層の全ての領域がソース電極、ドレイン電極またはゲート電極と重畳するトランジスタと、におけるオフ電流の比較を示す。
【０２３２】
はじめに、本実施例におけるオフ電流の値の算出例について以下に説明する。本実施例においては、特性評価用回路によるリーク電流測定を用いてオフ電流の値を測定した。
【０２３３】
図１６は、特性評価用回路の構成を示す回路図である。図１６に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、一例として８個の測定系８０１が並列に接続される構成とする。
【０２３４】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【０２３５】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【０２３６】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【０２３７】
容量素子８１３の第１の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の第２の電極には、電圧Ｖ２が入力される。ここでは、電圧Ｖ２として０Ｖが入力される。
【０２３８】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の第１の電極との接続箇所をノードＡともいう。
【０２３９】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃとして０．５Ｖが入力される。
【０２４０】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【０２４１】
本実施例では、トランジスタ８１１の一例として、酸化物半導体層を含み、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。また、トランジスタ８１４及びトランジスタ８１５の一例として、酸化物半導体層を含み、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。また、トランジスタ８１２の一例として、酸化物半導体層を含み、酸化物半導体層の上部にソース電極及びドレイン電極が接するボトムゲート構造のトランジスタを用いる。さらにトランジスタ８１２として構造Ａ及び構造Ｂの２種類の構造のトランジスタを用い、チャネル幅Ｗの異なる４条件の測定を行った（表１参照）。
【０２４２】
【表１】
2011258940.tif 000003
【０２４３】
なお、表１における構造Ａのトランジスタは、図２０（Ａ）に示すように、ゲート電極６００と、ゲート電極６００上にゲート絶縁層６０２を介して設けられた酸化物半導体層６０４と、酸化物半導体層６０４上に設けられたソース電極６０５ａおよびドレイン電極６０５ｂと、を有するボトムゲート型のトランジスタである。構造Ａのトランジスタは、酸化物半導体層においてオフセット領域（ＬＯＦＦ＿Ｓ及びＬＯＦＦ＿Ｄ）を有する本発明の一態様に係るトランジスタであり、オフセット幅は、ＬＯＦＦ＿Ｓ及びＬＯＦＦ＿Ｄともに１μｍとした。また、表１における構造Ｂのトランジスタは、図２０（Ｂ）に示すように、ゲート電極６００と、ゲート電極６００上にゲート絶縁層６０２を介して設けられた酸化物半導体層６０４と、酸化物半導体層６０４上に設けられたソース電極６０５ａおよびドレイン電極６０５ｂと、を有するボトムゲート型のトランジスタであり、比較のために、酸化物半導体層６０４の全ての領域がソース電極６０５ａ、ドレイン電極６０５ｂまたはゲート電極６００と重畳している。また、構造Ｂのトランジスタは、酸化物半導体層６０４において、ソース電極６０５ａ及びゲート電極６００が重畳する領域（ＬＯＶ＿Ｓ）と、ドレイン電極６０５ｂ及びゲート電極６００が重畳する領域（ＬＯＶ＿Ｄ）と、を有する。構造Ｂのトランジスタにおいて、ＬＯＶ＿Ｓ及びＬＯＶ＿Ｄの幅は、ともに２μｍとした。
【０２４４】
図１６に示すように、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ８１２を常にオフ状態に保つことができる。電荷注入用のトランジスタ８１１を設けない場合には、電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。
【０２４５】
また、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタ８１２のチャネル幅Ｗを、電荷注入用のトランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタ８１２以外の特性評価用回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタ８１２のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタ８１２を一度オン状態とする必要がないため、リーク電流評価用トランジスタ８１２のチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【０２４６】
一方、電荷注入用トランジスタ８１１のチャネル幅Ｗを、リーク電流評価用トランジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用トランジスタ８１１のリーク電流を相対的に小さくすることができる。また、電荷注入時のスイッチングの際に、電荷注入用トランジスタ８１１のチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響も小さい。
【０２４７】
また、図１６に示すように、複数の測定系を並列接続させた構造にすることにより、より正確に特性評価用回路のリーク電流を算出することができる。
【０２４８】
次に、図１６に示す特性評価用回路を用いた、本実施例のトランジスタのオフ電流の値の算出方法について説明する。
【０２４９】
まず、図１６に示す特性評価用回路のリーク電流測定方法について、図１７を用いて説明する。図１７は、図１６に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０２５０】
図１６に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【０２５１】
まず、書き込み期間において、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【０２５２】
その後、保持期間において、出力電圧Ｖｏｕｔを測定する。Ｖｏｕｔの測定から、ノードＡの電位を求めることができる。そしてノードＡの電圧の変化量から、ノードＡが保持する電荷量の変化を求めることができ、トランジスタ８１２のリーク電流を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【０２５３】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【０２５４】
【数１】
2011258940.tif 000004
【０２５５】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【０２５６】
【数２】
2011258940.tif 000005
【０２５７】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【０２５８】
【数３】
2011258940.tif 000006
【０２５９】
なお、ここでは、一例として、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価用回路のリーク電流を求めることができる。
【０２６０】
次に、上記特性評価用回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。
【０２６１】
測定では、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行った。まず、第１の蓄積及び測定動作を１５回繰り返し行った。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行った。次に、第２の蓄積及び測定動作を２回繰り返し行った。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行った。次に、第３の蓄積及び測定動作を１回行った。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行った。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認した。このようにすることで、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０２６２】
図１８に、室温（２５℃）および８５℃における上記測定の結果から見積もられた条件１乃至条件４のノードＡの電圧とリーク電流の関係を示す。図１８に示すように、室温及び８５℃のいずれの環境下においても、オフセット領域を有する構造Ａのトランジスタは、オフセット領域を有しない構造Ｂのトランジスタよりもリーク電流が低減されていることがわかる。また、構造Ａのトランジスタは、８５℃の環境下においても、リーク電流は、１ｚＡ／μｍ以下であった。
【０２６３】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流の値が十分に低いため、オフセット領域を有するトランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。このようなトランジスタを半導体装置に適用することにより、信頼性の高い半導体装置を作製することができる。
【０２６４】
なお、本実施例においては、ボトムゲート型のトランジスタを用いてオフセット領域の有無によるトランジスタのリーク電流を検討したが、オフセット領域はトップゲート構造のトランジスタへ適用した場合も同様に効果的であり、トップゲート構造のトランジスタのオフ電流をも低減可能であることを付記する。
【実施例２】
【０２６５】
本実施例では、オフセット領域を有するトップゲート型のトランジスタの計算によって得られたオフ電流値を示す。
【０２６６】
本実施例の計算に使用したトランジスタの構造は、実施の形態２でトランジスタ３６２として示した構造と同様であり、酸化物半導体層と、酸化物半導体層上に設けられたソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極と、を有する。
【０２６７】
本実施例の計算においては、酸化物半導体層を真性半導体と仮定し、その膜厚を３０ｎｍ、バンドギャップ（Ｅｇ）を３．１５ｅＶ、電子親和力（χ）を４．３ｅＶ、誘電率を１５、電子移動度を１０ｃｍ２／Ｖｓとした。また、ゲート絶縁層として酸化シリコンを用いるものとし、その誘電率を４．１とした。また、ソース電極およびドレイン電極として、窒化チタンを用いるものとし、その仕事関数を３．９ｅＶとした。また、ゲート電極として、タングステンを用いるものとし、その仕事関数を４．９ｅＶとした。計算には、シノプシス社製デバイスシミュレータＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。再結合モデルには、ＳＲＨ再結合モデルと、Ａｕｇｅｒ再結合モデルを使用した。
【０２６８】
本実施例においては、ゲート絶縁層の膜厚、及びチャネル長Ｌを変えた４条件の計算を行った。計算に用いた条件を以下の表２に示す。
【０２６９】
【表２】
2011258940.tif 000007
【０２７０】
また、各条件において、ＬＯＦＦ＿Ｓ及びＬＯＦＦ＿Ｄのオフセット幅は同一の値とし、そのオフセット幅は、０．１μｍから２μｍの範囲で条件ぶりを行った。さらに、比較のためオフセット幅が０ｎｍであり、且つ、ＬＯＶ＿Ｓ及びＬＯＶ＿Ｄがともに２μｍである、同様の構造のトランジスタについての計算を行った。
【０２７１】
図１９（Ａ）に、ゲート絶縁層の膜厚が１００ｎｍの場合の、計算により見積もられたオフセット幅と単位チャネル幅（１μｍ）あたりのオフ電流の関係を示す。また、図１９（Ｂ）に、ゲート絶縁層の膜厚が１０ｎｍの場合の、計算により見積もられたオフセット幅と単位チャネル幅（１μｍ）あたりのオフ電流の関係を示す。図１９においては、ドレイン電圧（Ｖｄｓ）が３Ｖ、ゲート電圧（Ｖｇｓ）が−５Ｖの場合のオフ電流の値を計算した。
【０２７２】
図１９（Ａ）（Ｂ）より、オフセット領域を有するトランジスタは、オフセット幅が０ｎｍのトランジスタよりもリーク電流が低減されていることがわかる。また、オフセット領域を有するトランジスタは、８５℃の環境下においても、オフ電流の値が十分小さいことが確認できた。
【０２７３】
また、図１９（Ａ）（Ｂ）より、オフセット領域を有することで、トランジスタのチャネル長Ｌに依存することなく、オフ電流の値を低減可能であることが示された。オフセット幅は、少なくとも０ｎｍよりも大きい必要があり、０．５μｍ以上２μｍ以下であるのがより好ましいと言える。
【０２７４】
以上示したように、高純度化された酸化物半導体層を含むトランジスタを用い、且つオフセット領域を有するトランジスタは、オフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。このようなトランジスタを半導体装置に適用することにより、信頼性の高い半導体装置を作製することができる。
【符号の説明】
【０２７５】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２６    電極
１２８    絶縁層
１４２ａ    電極
１４２ｂ    電極
１４２ｃ    電極
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    電極
１４８ｃ    ゲート電極
１４８ｄ    ゲート電極
１５１    絶縁層
１５２    絶縁層
１５３    開口
１５４    電極
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２４４    酸化物半導体層
２６２    トランジスタ
３６２    トランジスタ
６００    ゲート電極
６０２    ゲート絶縁層
６０４    酸化物半導体層
６０５ａ    ソース電極
６０５ｂ    ドレイン電極
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８０１    測定系
８１１    トランジスタ
８１２    トランジスタ
８１３    容量素子
８１４    トランジスタ
８１５    トランジスタ
１１００    メモリセル
１１１１    駆動回路
１１１２    駆動回路
１１１３    駆動回路
１１１４    駆動回路
【図１】
2011258940.tif 000008
【図２】
2011258940.tif 000009
【図３】
2011258940.tif 000010
【図４】
2011258940.tif 000011
【図５】
2011258940.tif 000012
【図６】
2011258940.tif 000013
【図７】
2011258940.tif 000014
【図８】
2011258940.tif 000015
【図９】
2011258940.tif 000016
【図１０】
2011258940.tif 000017
【図１１】
2011258940.tif 000018
【図１２】
2011258940.tif 000019
【図１３】
2011258940.tif 000020
【図１４】
2011258940.tif 000021
【図１５】
2011258940.tif 000022
【図１６】
2011258940.tif 000023
【図１７】
2011258940.tif 000024
【図１８】
2011258940.tif 000025
【図１９】
2011258940.tif 000026
【図２０】
2011258940.tif 000027