(57)【要約】【課題】  微細化したＭＯＳＦＥＴにおいて、ボイドやシームの発生無しに素子分離領域に絶縁膜を埋め込むことができ、キャリアの移動度向上が可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】  本発明では、シリコンを主成分とする半導体基板１０１と、半導体基板の素子形成領域上にゲート絶縁膜１０５を介して形成されたゲート電極平行方向に伸びるゲート電極１０６と、素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半導体基板中に形成された拡散層と、素子形成領域を囲むように設けられ、ゲート電極平行方向に対して垂直なゲート電極垂直方向に伸びる第１の素子分離絶縁膜１１２と、ゲート電極平行方向に伸び、第１の素子分離絶縁膜と幅または深さが異なる第２の素子分離絶縁膜１１３とからなる素子分離絶縁膜とを有する半導体装置が得られる。【選択図】  図１
2011096913.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを主成分とする半導体基板と、
前記半導体基板の素子形成領域上にゲート絶縁膜を介して形成されたゲート電極平行方
向に伸びるゲート電極と、
前記素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半導体基板中に
形成された拡散層と、
前記素子形成領域を囲むように設けられ、前記ゲート電極平行方向に対して垂直なゲー
ト電極垂直方向に伸びる第１の素子分離絶縁膜と、前記ゲート電極平行方向に伸び、前記
第１の素子分離絶縁膜と幅または深さが異なる第２の素子分離絶縁膜とからなる素子分離
絶縁膜と、
を有していることを特徴とする半導体装置。
【請求項２】
シリコンと格子定数の異なる半導体材料からなり前記チャネル領域及び前記拡散層を挟
んで形成された半導体領域と、前記半導体領域の表面に形成された導電膜をさらに有して
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコンを主成分とする半導体基板にゲート電極垂直方向に伸びる第１の素子分離絶縁
膜領域を形成する工程と、
前記第１の素子分離絶縁膜領域の形成後に、前記半導体基板の素子形成領域上にゲート
絶縁膜を介して前記ゲート電極垂直方向に対して垂直なゲート電極平行方向に伸びるゲー
ト電極を形成する工程と、
前記素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半導体基板中に
拡散層を形成する工程と、
前記ゲート電極平行方向に伸びる第２の素子分離絶縁膜領域を形成し、前記第１の素子
分離絶縁膜領域と第２の素子分離絶縁膜領域からなり、前記素子形成領域を囲む素子分離
絶縁膜領域を形成する工程と、
を有していることを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極の形成後であって前記拡散層の形成前に、前記チャネル領域及び前記拡
散層を挟む領域で、前記半導体基板の一部を選択的にエッチングし前記ゲート電極平行方
向に伸び、側面が前記半導体基板と接している溝を形成する工程と、
前記溝にシリコンと格子定数の異なる半導体材料からなる半導体領域をエピタキシャル
成長する工程と、
前記半導体領域の表面に導電膜を形成する工程と、
をさらに有していることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の素子分離絶縁膜領域は、前記第１の素子分離絶縁膜領域と幅または深さが異な
ることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にＭＯＳＦＥＴ素子間の素子分離領域の改良をはか
り、チャネル部に応力が加えられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの素子の微細化に伴い、トランジスタを分離している素子分離絶縁膜の幅
が小さくなってきている。そのため、素子分離絶縁膜中に図１５（ａ）に示すようなボイ
ドやシームが形成されてしまう。図１５（ｂ）に示すように、このようなボイドやシーム
が薬液処理により拡大し、さらに、図１５（ｃ）に示すように、導電性の材料であるゲー
ト電極材料が埋め込まれ素子間ショートが発生する場合がある。
【０００３】
そのため、素子分離絶縁膜の深さを所望の寸法よりも浅くせざるを得ないという問題や
、素子分離絶縁膜の幅を所望の寸法より広くせざるを得ないという問題がある。
【０００４】
また、ＭＯＳＦＥＴのチャネル領域に応力を与えることで、キャリアの移動度を向上さ
せる手法が広く用いられるようになってきている。例えば、チャネル領域に応力を加える
ために、ＭＯＳＦＥＴのソース・ドレイン領域に基板のシリコンに比べて格子定数が大き
いシリコンゲルマニウム（ＳｉＧｅ）を埋め込み、この格子定数の違いによって発生する
応力を利用してチャネル部分に応力を加える方法が知られている（例えば、特許文献１）
。
【０００５】
図１５（ｄ）は、ｐ型ＭＯＳＦＥＴのソース・ドレイン領域にＳｉＧeを埋め込むこと
によりチャネル領域に圧縮応力を加え、ＭＯＳＦＥＴの駆動力を向上させた半導体装置の
構成を示す断面図である。図中の１０１はシリコン基板、１０２は素子分離絶縁膜、１０
３はｎ型ＭＯＳＦＥＴ形成領域、１０４はｐ型ＭＯＳＦＥＴ形成領域、１０５はゲート絶
縁膜、１０６はゲート電極、１０７はＳｉＧｅ層、１１０はシリコン窒化膜、１１１はシ
リサイド膜を示している。
【０００６】
このようなＭＯＳＦＥＴでは、ｐ型ＭＯＳＦＥＴ形成領域１０４のＳｉＧｅ層１０７の
エピタキシャル成長速度が、シリコン酸化膜からなる素子分離絶縁膜１０２と接している
側で遅いため、ＳｉＧｅ層１０７の膜厚が素子分離絶縁膜１０２と接している側で薄くな
ってしまう。その場合、チャネル領域への圧縮応力が十分でなく、所望の駆動力が得られ
ないという問題がある。
【０００７】
さらに、ＳｉＧｅ層１０７の膜厚が素子分離絶縁膜１０２と接している側で薄いため、
シリサイド膜１１１が素子分離絶縁膜１０２側で厚く成膜される。その結果、半導体基板
１０１側へ食い込んでしまい、ＭＯＳＦＥＴの接合リーク特性が劣化するという問題が生
じる。これは、シリサイド形成時における金属膜と半導体基板１０１との反応速度は、金
属膜とＳｉＧｅ層１０７との反応速度よりも大きいためである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−７１８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題点を解決するためになされたもので、微細化したＭＯＳＦＥＴにお
いて、素子分離絶縁膜を所望の深さと幅で形成することができ、ＭＯＳＦＥＴの駆動力の
向上と、接合リーク特性の劣化を抑制することが可能な半導体装置及び半導体装置の製造
方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、シリコンを主成分とする半導体基板と、前記半導
体基板の素子形成領域上にゲート絶縁膜を介して形成されたゲート電極平行方向に伸びる
ゲート電極と、前記素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半
導体基板中に形成された拡散層と、前記素子形成領域を囲むように設けられ、前記ゲート
電極平行方向に対して垂直なゲート電極垂直方向に伸びる第１の素子分離絶縁膜と、前記
ゲート電極平行方向に伸び、前記第１の素子分離絶縁膜と幅または深さが異なる第２の素
子分離絶縁膜とからなる素子分離絶縁膜と、を有していることを特徴とする。
【００１１】
また本発明の一態様に係る半導体装置の製造方法は、シリコンを主成分とする半導体基
板にゲート電極垂直方向に伸びる第１の素子分離絶縁膜を形成する工程と、前記第１の素
子分離絶縁膜の形成後に、前記半導体基板の素子形成領域上にゲート絶縁膜を介して前記
ゲート電極垂直方向に対して垂直なゲート電極平行方向に伸びるゲート電極を形成する工
程と、前記素子形成領域に前記ゲート電極下のチャネル領域を挟むように前記半導体基板
中に拡散層を形成する工程と、前記ゲート電極平行方向に伸びる第２の素子分離絶縁膜を
形成し、前記第１の素子分離絶縁膜と第２の素子分離絶縁膜からなり、前記素子形成領域
を囲む素子分離絶縁膜を形成する工程と、を有していることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、微細化したＭＯＳＦＥＴにおいて、素子分離絶縁膜を所望の深さと幅
で形成することができ、ＭＯＳＦＥＴの駆動力の向上と、接合リーク特性の劣化を抑制す
ることが可能な半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図６】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図７】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図８】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図９】本発明の実施例１に係る半導体装置の製造方法を示す断面図及び平面図。
【図１０】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造方法を示す断面図及び平面図。
【図１２】本発明の実施例２に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の実施例２に係る半導体装置の製造方法を示す断面図。
【図１４】本発明の実施例２に係る半導体装置の製造方法を示す断面図。
【図１５】従来技術の問題点を説明する半導体装置の断面図。
【発明を実施するための形態】
【００１４】
以下、本発明に係る各実施例について、図面に基づいて説明する。
【実施例１】
【００１５】
本実施例では、ＭＯＳＦＥＴの素子分離絶縁膜の形成に関する半導体装置の製造方法の
一例について説明する。本実施例では、ＭＯＳＦＥＴの素子分離絶縁膜の形成を２回に分
けて行う。つまり、ゲート電極に垂直な方向について素子分離領域の形成を行った後、ゲ
ート電極に対して平行な方向について素子分離領域の形成を行う。
【００１６】
図１（ａ）は実施例１に係る半導体装置の断面図であり、図１（ｂ）に示す実施例１に
係る半導体装置の平面図におけるＡ１−Ａ２線に沿った断面図である。ここでは層間絶縁
膜、コンタクトプラグ及び配線層は省略している。
【００１７】
図１に示すように、シリコンを主成分とする半導体基板１０１上に、ｎ型ＭＯＳＦＥＴ
形成領域１０３及びｐ型ＭＯＳＦＥＴ形成領域１０４からなる素子形成領域が形成されて
いる。さらに素子形成領域を囲むように素子分離絶縁膜１０２が形成されている。
【００１８】
この素子分離絶縁膜１０２は、後述するゲート電極が伸びる方向に対して垂直なゲート
電極垂直方向に伸びる第１の素子分離絶縁膜１１２と、ゲート電極に平行なゲート電極平
行方向に伸びる第２の素子分離絶縁膜１１３とからなる。ここで、第１の素子分離絶縁膜
１１２と第２の素子分離絶縁膜１１３は幅または深さが異なっていても良い。また、第１
の素子分離絶縁膜１１２と第２の素子分離絶縁膜１１３は膜の組成が異なっていても良い
。
【００１９】
半導体基板１０１上の素子形成領域には、シリコン酸化膜からなるゲート絶縁膜１０５
を介して多結晶シリコンからなるゲート電極１０６が形成されている。ゲート電極１０６
の側壁には、シリコン窒化膜１１０が形成されている。ゲート電極１０６下のチャネル領
域を挟んで、半導体基板１０１の表面には、拡散層であるｎ型ソース・ドレイン・エクス
テンション領域１０８とｐ型ソース・ドレイン・エクステンション領域１０９が形成され
ている。
【００２０】
さらに、ＳｉＧｅ層１０７からなる半導体領域が、ｐ型ＭＯＳＦＥＴ形成領域１０４の
チャネル領域及び拡散層を挟んで形成されている、このＳｉＧｅ層１０７は、チャネルに
応力を加えるためのものであり、シリコンと格子定数の異なる半導体材料であれば良い。
【００２１】
また、半導体基板１０１はシリコン基板には限定されず、他の半導体材料を用いること
も可能である。その場合も、ＳｉＧｅ層は半導体基板１０１と格子定数の異なるものであ
れば良い。
【００２２】
また、ＳｉＧｅ層１０７の表面およびゲート電極１０６の表面には、シリサイド膜１１
１が略均一な膜厚で形成されている。このシリサイド膜は例えば、ニッケルシリサイドで
ある。
【００２３】
以下、実施例１に係る半導体装置の製造方法を図２乃至図１０を用いて、説明する。図
２乃至図１０において、図（ａ）は断面図であり、図（ｂ）に示す平面図のＡ１−Ａ２線
に沿った断面図を表している。
【００２４】
図２に示すように、既知の方法で、（１００）面方位を持つ半導体基板１０１に第１の
素子分離溝を形成した後、後述するゲート電極１０６が伸びている方向に対して垂直なゲ
ート電極垂直方向に伸びる第１の素子分離絶縁膜１１２を形成する。第１の素子分離絶縁
膜１１２は、第１の素子分離絶縁膜１１２の幅を十分広くする、第１の素子分離絶縁膜１
１２の深さを十分浅くする、第１の素子分離絶縁膜１１２として埋め込み性の良い絶縁膜
を用いるなどにより、ボイドやシームが出来ないようにする必要がある。
【００２５】
続いて、イオン注入を行い、ｐ型のｗｅｌｌ拡散層を有するｎ型ＭＯＳＦＥＴ形成領域
１０３と、ｎ型のｗｅｌｌ拡散層を有するｐ型ＭＯＳＦＥＴ形成領域１０４を形成する。
【００２６】
次に、図３（ａ）に示すように、半導体基板１０１の表面の自然酸化膜を希フッ酸など
により除去した後に、ゲート絶縁膜１０５及びゲート電極１０６からなるゲート電極パタ
ーンを形成する。このゲート電極パターンはゲート電極平行方向に伸びており、これは、
第１の素子分離絶縁膜１１２が伸びているゲート電極垂直方向に対して垂直な方向である
。
【００２７】
第１の素子分離絶縁膜１１２にボイドやシームが存在すると、自然酸化膜除去のために
行う希フッ酸処理によりボイドやシームが拡大する。さらに拡大したボイドやシームにゲ
ート電極１０６が埋め込まれ、この埋め込まれたゲート電極１０６は、その後のエッチン
グ処理によって除去しきれずに残存し、素子間のショートを引き起こす恐れがある。
【００２８】
次に、図４（ａ）に示すように、シリコン窒化膜１１４を堆積した後に、ＲＩＥ等の異
方性エッチングを行う。レジスト１１５でｎ型ＭＯＳＦＥＴ形成領域１０３を覆った後、
ｐ型ＭＯＳＦＥＴ形成領域１０４のゲート電極１０６下のチャネル領域を挟むように溝を
形成する。
【００２９】
次に、図５（ａ）及び図５（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ形成領域１０４に形
成した溝に、単結晶でｐ型のＳｉＧｅ層１０７を選択エピタキシャル成長させることによ
り、半導体領域を形成する。
【００３０】
選択エピタキシャル成長は、露出した半導体基板１０１の表面を起点として進行する。
また、（１１１）面方位のエピタキシャル成長は成長速度が遅いため、ＳｉＧe層１０７
を形成する溝が素子分離絶縁膜に接している場合には、素子分離絶縁膜に接している部分
では、ＳｉＧｅ層１０７が所望の膜厚に成膜できない。微細なＭＯＳＦＥＴにおいては、
ＳｉＧｅ層１０７を形成する溝の幅が小さくなるため、ＳｉＧｅ層の膜厚が小さいと、チ
ャネルに十分な応力を与えることが出来ない。
【００３１】
本実施例ではＳｉＧｅ層１０７を形成する溝の側面は、素子分離絶縁膜とは接していな
い。つまり、ＳｉＧｅ層１０７を形成する溝の側面は、ゲート電極１０６側、及びゲート
電極１０６の反対側の両方が、半導体基板１０１と接している。よって、ＳｉＧｅ層１０
７はどちらの側面からも十分大きな速度で成長する。よって、ＳｉＧｅ層１０７を厚く成
膜することが可能であり、ＳｉＧｅの応力によってトランジスタ性能を向上させることが
可能である。
【００３２】
次に、図６（ａ）及び図６（ｂ）に示すように、シリコン窒化膜１１４を除去した後、
イオン注入によりｎ型ＭＯＳＦＥＴ形成領域１０３及びｐ型ＭＯＳＦＥＴ形成領域１０４
にそれぞれ、ｎ型ソース・ドレイン・エクステンション領域１０８及びｐ型ソース・ドレ
イン・エクステンション領域１０９を形成する。ｎ型ソース・ドレイン・エクステンショ
ン領域１０８は、ゲート電極１０６下のチャネル領域を挟むように形成され、ｐ型ソース
・ドレイン・エクステンション領域１０９はチャネル領域とＳｉＧｅ層１０７の間に形成
される。
【００３３】
次に、図７（ａ）及び図７（ｂ）に示すように、シリコン窒化膜１１０及びシリコン酸
化膜１１６を形成した後、ｎ型ＭＯＳＦＥＴ形成領域１０３にｎ型ソース・ドレイン・コ
ンタクト領域１１７を形成する。
【００３４】
このとき、ｐ型ＭＯＳＦＥＴ形成領域１０４においては、ＳｉＧｅ層１０７にボロンな
どのｐ型の不純物をドーピングしているため、必ずしもイオン注入は必要ない。しかし、
ＳｉＧｅ層１０７に不純物をドーピングさせずにエピタキシャル成長させる場合や、Ｓｉ
Ｇｅ層１０７の不純物濃度をさらに高めたい場合には、ボロンなどのｐ型の不純物をイオ
ン注入しても良い。
【００３５】
次に、図８（ａ）及び図８（ｂ）に示すように、全面にシリコン窒化膜１１８を形成す
る。このとき、シリコン窒化膜１１８にストレスが大きい膜を用いても良い。その場合に
は、ｎ型ソース・ドレイン・コンタクト領域１１７形成のためのイオン注入後の熱工程を
シリコン窒化膜１１８の形成後に行うことで、ゲート電極にストレスを蓄積してトランジ
スタの駆動力を向上させるＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈ
ｎｉｑｕｅ）を利用することが出来る。
【００３６】
さらに、レジスト１１９をマスクにして、シリコン窒化膜１１８、ＳｉＧｅ層１０７、
第１の素子分離絶縁膜１１２及び半導体基板１０１などをエッチングして、ゲート電極と
平行なゲート電極平行方向に第２の素子分離溝１２０を形成する。
【００３７】
次に、図９（ａ）及び図９（ｂ）に示すように、レジスト１１９を除去した後、第２の
素子分離溝１２０に絶縁膜を埋め込み、第２の素子分離絶縁膜１１３を形成する。ゲート
絶縁膜１０５及びゲート電極１０６の形成は既に終わっているため、第２の素子分離絶縁
膜１１３には、ボイドやシームが形成されても構わない。よって、ボイドやシームの発生
を懸念せずに、第２の素子分離溝１２０の幅や深さを設定できる。
【００３８】
第１の素子分離絶縁膜１１２は、ボイドやシームが発生しないような幅や深さに設定す
る必要があった。第１の素子分離絶縁膜１１２と第２の素子分離絶縁膜１１３は、幅と深
さの両方が異なっていても良いし、どちらか一方のみが異なっていても良い。
【００３９】
また、第２の素子分離絶縁膜１１３は第１の素子分離絶縁膜１１２ほどに、埋め込み性
の良い膜を用いる必要は無い。よって、第１の素子分離絶縁膜１１２と第２の素子分離絶
縁膜１１３の膜種が異なっていても良い。
【００４０】
さらに、図１（ａ）及び図１（ｂ）に示すように、熱リン酸エッチング処理などを用い
てシリコン窒化膜１１８を除去する。その後、ｎ型ソース・ドレイン・コンタクト領域１
１７、ＳｉＧｅ層１０７及びゲート電極１０６のそれぞれの表面の自然酸化膜を希フッ酸
で除去し、ニッケルなどの金属膜を堆積し、４００度程度の熱処理を行う。
【００４１】
この結果、ｎ型ソース・ドレイン・コンタクト領域１１７、ＳｉＧｅ層１０７及びゲー
ト電極１０６のそれぞれの表面にニッケルシリサイドなどのシリサイド膜１１１を自己整
合的に形成する。また、自然酸化膜除去のための希フッ酸処理によって、シリコン酸化膜
１１６も除去される。
【００４２】
このシリサイド膜１１１の形成は、堆積したニッケルなどの金属膜とシリコンが反応す
ることで進行する。ＳｉＧｅ層１０７の膜厚が、素子分離絶縁膜と接している側でも十分
に大きいため、シリサイド膜１１１が半導体基板１０１の側へ突出しているような異常成
長は起こらない。
【００４３】
その後は既知の方法で、図１０（ａ）に示すように、例えばシリコン窒化膜１２１およ
びシリコン酸化膜１２２からなる層間絶縁膜、コンタクトプラグ１２３及び配線層１２４
を形成し、ｎ型ＭＯＳＦＥＴ形成領域１０３及びｐ型ＭＯＳＦＥＴ形成領域１０４のそれ
ぞれにＭＯＳＦＥＴを有する半導体装置を形成する。
【００４４】
このように、本実施例によれば、ゲート電極１０６と平行なゲート電極平行方向に配置
された第２の素子分離絶縁膜１１３の形成をゲート電極１０６の加工後に行うため、第２
の素子分離絶縁膜１１３の幅を加工可能な最小の寸法まで小さくすることや、第２の素子
分離絶縁膜１１３の深さを隣接する拡散層が完全に分離できるほどに十分深くすることが
出来る。よって、素子面積の縮小による製造コストの削減が可能となる。また、隣接する
トランジスタ間の分離特性が向上し、歩留まり向上が可能となる。
【００４５】
さらに、微細なトランジスタにおいても十分な膜厚及び体積を持つＳｉＧｅ層１０７を
形成することが出来る。よって、トランジスタ性能の向上、及びシリサイド膜１１１の異
常成長に起因する接合リーク不良の発生を抑制することが可能である。
【実施例２】
【００４６】
図１１乃至図１４を用いて、実施例２に係る半導体装置の製造方法を説明する。ここで
、図（ａ）は断面図であり、図（ｂ）に示す平面図のＡ１−Ａ２に沿った断面図となって
いる。
【００４７】
図２乃至図７は、実施例１と同一であるので、説明を省略する。
【００４８】
図７の工程に続いて、図１１（ａ）及び図１１（ｂ）に示すように、ｎ型ソース・ドレ
イン・コンタクト領域１１７、ＳｉＧｅ層１０７及びゲート電極１０６のそれぞれの表面
の自然酸化膜を希フッ酸で除去した後、ニッケルなどの金属膜を堆積し、４００度程度の
熱処理を行う。この結果、ｎ型ソース・ドレイン・コンタクト領域１１７、ＳｉＧｅ層１
０７及びゲート電極１０６のそれぞれの表面にニッケルシリサイドなどのシリサイド膜１
１１を自己整合的に形成する。また、自然酸化膜除去のための希フッ酸処理によって、シ
リコン酸化膜１１６も除去される。
【００４９】
次に、図１２（ａ）に示すように、全面にシリコン窒化膜１１８を形成する。このとき
、実施例１と同様にＳＭＴを利用しても良い。
【００５０】
さらに、図１３（ａ）に示すように、シリコン窒化膜１１８、シリサイド膜１１１及び
半導体基板１０１をエッチングし、ゲート電極１０６と平行なゲート電極平行方向に伸び
る第２の素子分離溝１２０を形成する。続いて、全面に絶縁膜を埋め込み、平坦化するこ
とで第２の素子分離絶縁膜１１３を形成する。このとき同時に、第１の実施例におけるシ
リコン酸化膜１２２に相当する膜も形成され、層間絶縁膜が形成される。
【００５１】
第１の実施例と同様に、第２の素子分離絶縁膜１１３には、ボイドやシームが形成され
ても構わない。
【００５２】
その後は、コンタクトプラグ１２３及び配線層１２４を形成し、図１４（ａ）に示すよ
うな半導体装置を完成させる。
【００５３】
このように、本実施例によれば、第１の実施例で得られる効果に加えて、第２の素子分
離絶縁膜１１３の形成と同時に、層間絶縁膜の形成が行われるため、工程数を削減するこ
とが可能である。
【００５４】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々
に変形して実施することができる。
【符号の説明】
【００５５】
１０１・・・  半導体基板
１０２・・・  素子分離絶縁膜
１０３・・・  ｎ型ＭＯＳＦＥＴ形成領域
１０４・・・  ｐ型ＭＯＳＦＥＴ形成領域
１０５・・・  ゲート絶縁膜
１０６・・・  ゲート電極
１０７・・・  ＳｉＧｅ層
１０８・・・  ｎ型ソース・ドレイン・エクステンション領域
１０９・・・  ｐ型ソース・ドレイン・エクステンション領域
１１０・・・  シリコン窒化膜
１１１・・・  シリサイド膜
１１２・・・  第１の素子分離絶縁膜
１１３・・・  第２の素子分離絶縁膜
１１４・・・  シリコン窒化膜
１１５・・・  レジスト
１１６・・・  シリコン酸化膜
１１７・・・  ｎ型ソース・ドレイン・コンタクト領域
１１８・・・  シリコン窒化膜
１１９・・・  レジスト
１２０・・・  第２の素子分離溝
１２１・・・  シリコン窒化膜
１２２・・・  シリコン酸化膜
１２３・・・  コンタクトプラグ
１２４・・・  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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