(57)【要約】【課題】不揮発性メモリを有する半導体装置の性能を向上させる。【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板１上に順に形成されたメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を有する。メモリゲート絶縁膜ＭＩ１は、酸化シリコンを主体とする下部バリア膜ＢＢ１、窒化シリコンを主体とする電荷保持膜ＣＳ１、および、酸窒化シリコンを主体とする上部バリア膜ＴＢ１の、３層の積層絶縁膜からなる。特に、上部バリア膜ＴＢ１において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。【選択図】図１
2011096772.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第１ゲート絶縁膜は、前記半導体基板に近い方から順に、第１バリア膜、電荷保持膜、および、第２バリア膜の３層からなる積層膜によって構成され、
前記第１バリア膜は、酸化シリコンを主体とする絶縁膜であり、
前記電荷保持膜は、窒化シリコンを主体とする絶縁膜であり、
前記第２バリア膜は、酸窒化シリコンを主体とする絶縁膜であり、
前記第２バリア膜において、前記酸窒化シリコンのうちの前記酸化シリコンの割合は、０．４６より大きく、かつ、０．９２以下であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記不揮発性メモリは、更に、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極は、前記第２ゲート電極と隣り合うような位置に配置され、
前記第１ゲート絶縁膜は、前記第１ゲート電極と前記半導体基板との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置されることで、前記第１ゲート電極と前記第２ゲート電極とは、前記第１ゲート絶縁膜によって電気的に絶縁され、
前記第２ゲート絶縁膜は、酸化シリコンを主体とする絶縁膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ゲート絶縁膜を構成する前記第２バリア膜において、前記酸窒化シリコンのうちの前記酸化シリコンの割合は、０．５５以上であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１ゲート絶縁膜全体の厚さは、等価酸化膜厚で１７．５ｎｍ以下であり、
前記第１ゲート絶縁膜を構成する前記第２バリア膜の厚さは５ｎｍ以上であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ゲート絶縁膜を構成する前記第２バリア膜の厚さは９ｎｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極は多結晶シリコンを主体とし、
前記第１ゲート電極に含まれる不純物濃度は、前記第２ゲート電極に含まれる不純物濃度よりも低いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記不揮発性メモリは、
前記第１ゲート絶縁膜に対し、ホットホールを注入することで、消去動作を行うことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記不揮発性メモリは、
前記第１ゲート絶縁膜に対し、チャネルで電荷を加速して生成させたホットエレクトロンを注入することで、書き込み動作を行い、
前記第１ゲート絶縁膜に対し、前記半導体基板に形成された拡散層と前記半導体基板との間でバンド間トンネル現象によって生成させたホットホールを注入することで、消去動作を行うことを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記不揮発性メモリは、
前記第１ゲート絶縁膜に対し、前記第２ゲート電極から前記第１ゲート電極側へ高電界をつくることで生成させたホットエレクトロンを注入する、ソースサイドインジェクション方式によって書き込み動作を行い、
前記第１ゲート絶縁膜に対し、前記第１ゲート電極の側方下部の前記半導体基板に形成された拡散層と前記半導体基板との間でバンド間トンネル現象によって生成させたホットホールを注入することで、消去動作を行うことを特徴とする半導体装置。
【請求項１０】
半導体基板上に不揮発性メモリを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリを形成する工程は、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程とを有し、
前記（ａ）工程では、
前記第１ゲート絶縁膜として、前記半導体基板に近い方から順に、第１バリア膜、電荷保持膜、および、第２バリア膜を形成することで、前記第１バリア膜、前記電荷保持膜、および、前記第２バリア膜の３層の積層膜からなる前記第１ゲート絶縁膜を形成し、
前記第１バリア膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記電荷保持膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記第２バリア膜として、酸窒化シリコンを主体とする絶縁膜を、化学気相成長法によって形成し、
前記第２バリア膜は、前記酸窒化シリコンのうちの前記酸化シリコンの割合が、０．４６より大きく、かつ、０．９２以下となるように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｃ）前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｄ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程とを有し、
前記（ａ）工程、前記（ｂ）工程、前記（ｃ）工程および前記（ｄ）工程では、
前記第１ゲート電極は、前記第２ゲート電極と隣り合うような位置に形成し、
前記第１ゲート絶縁膜は、前記第１ゲート電極と前記半導体基板との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置されることで、前記第１ゲート電極と前記第２ゲート電極とは前記第１ゲート絶縁膜によって電気的に絶縁されるようにして形成し、
前記（ｃ）工程では、前記第２ゲート絶縁膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｅ）水素雰囲気中において熱処理を施す工程を有し、
前記（ｅ）工程では、４００℃以上、５５０℃以下の温度で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記（ｂ）工程後に施すことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第２バリア膜は、前記酸窒化シリコンのうちの前記酸化シリコンの割合が、０．５５以上となるように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第１ゲート絶縁膜は、全体の厚さが等価酸化膜厚で１７．５ｎｍ以下となるように形成し、
前記第２バリア膜は、厚さが５ｎｍ以上となるように形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第２バリア膜は、厚さが９ｎｍ以上となるように形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程および前記（ｄ）工程では、
多結晶シリコンによって前記第１ゲート電極および前記第２ゲート電極を形成し、
前記（ｂ）工程では、前記（ｄ）工程で前記第２ゲート電極を形成するために形成した前記多結晶シリコンよりも、不純物濃度の低い前記多結晶シリコンを形成することで、前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板上に不揮発性メモリを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリを形成する工程は、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程とを有し、
前記（ａ）工程では、
前記第１ゲート絶縁膜として、前記半導体基板に近い方から順に、第１バリア膜、電荷保持膜、および、第２バリア膜を形成することで、前記第１バリア膜、前記電荷保持膜、および、前記第２バリア膜の３層の積層膜からなる前記第１ゲート絶縁膜を形成し、
前記第１バリア膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記電荷保持膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記第２バリア膜として、酸化シリコンを主体とする絶縁膜を、化学気相成長法によって形成し、
前記第２バリア膜を形成するための前記化学気相成長法では、四塩化ケイ素またはジクロロシランと、一酸化二窒素とを含むガスを用いることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｃ）前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｄ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程とを有し、
前記（ａ）工程、前記（ｂ）工程、前記（ｃ）工程および前記（ｄ）工程では、
前記第１ゲート電極は、前記第２ゲート電極と隣り合うような位置に形成し、
前記第１ゲート絶縁膜は、前記第１ゲート電極と前記半導体基板との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置されることで、前記第１ゲート電極と前記第２ゲート電極とは前記第１ゲート絶縁膜によって電気的に絶縁されるようにして形成し、
前記（ｃ）工程では、前記第２ゲート絶縁膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｅ）前記（ａ）工程において前記第２バリア膜を形成した後に、ウェット酸化雰囲気中で熱処理を施す工程を有し、
前記（ｅ）工程では、６５０℃以上、９００℃以下の温度において、前記半導体基板を１ｎｍ以上、１０ｎｍ以下酸化させる時間、前記ウェット酸化雰囲気中で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｅ）工程では、７００度以上の温度において、前記半導体基板を３ｎｍ以上酸化させる時間、前記ウェット酸化雰囲気中で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｆ）前記（ａ）工程において前記第２バリア膜を形成した後に、窒素雰囲気中で熱処理を施す工程を有し、
前記（ｆ）工程では、８００℃以上、１１００℃以下の温度において、１０秒以上、１２０秒以下の時間、前記窒素雰囲気中で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｆ）工程では、９００℃以上の温度において、前記窒素雰囲気中で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１９記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第１ゲート絶縁膜は、全体の厚さが等価酸化膜厚で１７．５ｎｍ以下となるように形成し、
前記第２バリア膜は、厚さが６ｎｍ以上となるように形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１９記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、更に、
（ｇ）水素雰囲気中において熱処理を施す工程を有し、
前記（ｇ）工程は、４００℃以上、５５０℃以下の温度で前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記（ｂ）工程後に施すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体素子を集積したＬＳＩ（Large Scale Integrated Circuit）は、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなっている。ＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合、プログラムを格納できることが必須の条件となっている。そのための半導体素子として、ＭＩＳ（Metal-Insulator-Semiconductor）構造の電界効果トランジスタ（以下、単にＭＩＳトランジスタ）で構成される集積回路と、半導体メモリの一つである不揮発性メモリとを混載したＬＳＩが重要になってきている。ＬＳＩを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えが可能で、かつ、半導体装置の電源を切っても記憶情報が残る不揮発性メモリを搭載することが望まれている。
【０００３】
代表的な不揮発性メモリとして、所謂フローティングゲート型メモリや、絶縁膜を電荷蓄積層として用いたメモリなどがある。後者のうち、絶縁膜を積層し、それらの界面や膜中の電荷捕獲準位（トラップ）等に電荷を蓄積するタイプの不揮発性メモリは、フローティング型メモリのように新たな導電層を形成する必要が無い。この利点から、既存のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）構成を基本とした集積回路を形成するプロセスと整合性良く、不揮発性メモリを形成できる。
【０００４】
上記のように電荷蓄積層となり得る絶縁膜としては、電荷の保持特性と書き換え特性とを両立できることから、窒化シリコン膜の上下を酸化シリコン膜で挟んだ積層膜が適用される。このような、窒化シリコン膜を酸化シリコン膜で挟んだ積層絶縁膜を備えた不揮発性メモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリと呼ばれている。
【０００５】
ＭＯＮＯＳ型メモリの代表例として、メモリトランジスタと選択トランジスタとを直列に接続した２トランジスタセルがある。メモリトランジスタは、チャネルとゲート電極間に電位差を与える（バイアスする）ことで発生するＦ−Ｎ（Fowler-Nordheim）トンネル電流および直接トンネル電流を用い、チャネル全面で電荷の注入・放出を行わせるようになっている。
【０００６】
このような不揮発性メモリには、高速での情報書き換えのために良好な電荷の注入・放出性能が望まれる一方で、情報保持のために十分な電荷保持特性が要求される。このような要求が、種々の課題をもたらす一原因となっている。より具体的には、例えば電荷保持特性を確保するために積層絶縁膜を厚くすると、書き込み・消去のための電荷注入が困難となり、書き込み・消去動作の時間が実用範囲を超えてしまう。
【０００７】
これに対し、例えば、米国特許第６２１５１４８号（特許文献１）には、電荷を放出する代わりに、異なる符号を持った２種類の電荷（電子および正孔（ホールともいう））をホットキャリアとして注入することで、記憶情報の書き換えを行う技術が開示されている。ホットキャリア注入を行うことにより、厚い絶縁膜であっても電荷の注入を効率的に行うことができる。この方式によれば、電子と正孔とを局所的に交互に注入することができる。従って、プレーナ型ＭＯＳトランジスタのチャネル方向の端部、即ちソースおよびドレイン近傍にそれぞれ別の電荷注入状態を作り、電荷情報として読み出すことが可能になる。
【０００８】
また、例えば、米国特許第５９６９３８３号（特許文献２）や米国特許第６４７７０８４号（特許文献３）には、ＭＯＮＯＳ型メモリの他の例として、スプリットゲート構造と呼ばれる不揮発性メモリが開示されている。
【０００９】
また、例えば、特開２００５−３４７６７９号公報（特許文献４）には、ＭＯＮＯＳ型メモリを形成する過程において、水素を含まないオゾン酸化を用いてトップのシリコン酸化膜を形成する技術が開示されている。
【００１０】
また、例えば、特開２００８−２７０３４３号公報（特許文献５）には、電荷蓄積膜として酸窒化シリコン膜を用いた構造を有する不揮発性半導体記憶装置が開示されている。
【００１１】
また、例えば、「アイ・イー・イー・イー  エレクトロン  デバイス  レターズ（IEEE ELECTRON DEVICE LETTERS）」VOL.29, ISSUE8, pp.920-922, 2008（非特許文献１）では、電荷トラップ能力を維持し得る窒化シリコン膜の条件に言及している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６２１５１４８号
【特許文献２】米国特許第５９６９３８３号
【特許文献３】米国特許第６４７７０８４号
【特許文献４】特開２００５−３４７６７９号公報
【特許文献５】特開２００８−２７０３４３号公報
【非特許文献】
【００１３】
【非特許文献１】「アイ・イー・イー・イー  エレクトロン  デバイス  レターズ（IEEE ELECTRON DEVICE LETTERS）」VOL.29, ISSUE8, pp.920-922, 2008
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明者らが検討したホットキャリア方式によるＭＯＮＯＳ型メモリにおいては、基本的には、ＭＩＳトランジスタの構造が適用されている。より具体的には、本発明者らが検討したＭＯＮＯＳ型メモリは、通常のＭＩＳトランジスタにおいてゲート絶縁膜として用いられる酸化シリコン膜を、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層絶縁膜に置き換え、この積層絶縁膜の部分を電荷蓄積層として有している。また、メモリアレイの構成法としては、ソース・ドレインを厚い素子分離酸化膜下に形成した構造や、ソース・ドレインをゲート電極の延在方向にライン状に形成して配線として用いる構造などが考えられている。いずれのメモリアレイにおいても、１つのメモリセルに着目すると、多くの場合、基本的なメモリセル動作は同様である。
【００１５】
ここで、ホットキャリアを用いたキャリア注入方式であれば、シリコン基板と電荷保持膜である窒化シリコン膜との間にある絶縁膜（酸化シリコン膜）が厚くても、注入を効率良く行うことができる。これは、ホットキャリアのエネルギーが、シリコンのバンド端上から測った絶縁膜のバリアポテンシャルの大きさに匹敵する程度のエネルギーを持つためである。従って、ＭＯＮＯＳ型メモリにおいてホットキャリアの注入方式を採用することで、良好な電荷保持特性と、高効率の書き換え特性とを両立した不揮発性メモリを実現することができる。
【００１６】
しかしながら、本発明者らの更なる検討により、ホットキャリアを用いたキャリア注入方式を採用したＭＯＮＯＳ型メモリにおいて、以下のような課題を有することが明らかになった。即ち、閾値電圧の変動やばらつきが生じることが分かった。本発明者らの検証によれば、当該ＭＯＮＯＳ型メモリにおいては、電荷保持膜に対して高エネルギー状態のホットキャリアを基板側から絶縁膜を介して注入することで、基板と絶縁膜との界面に多数の欠陥を生じさせることが分かった。
【００１７】
そして、このような界面欠陥にキャリアが捕獲（トラップ）され、閾値電圧のばらつきを生じさせる一原因となる。そして、界面に形成された欠陥準位（界面準位）は時間と共に回復するため、メモリトランジスタのＳ値（サブスレッショルドスイング値）は、書き込みおよび消去動作の直後の状態から徐々に小さくなり、大きな閾値変動を引き起こす一原因となる。
【００１８】
特に、チャネル直上のゲート絶縁膜である酸化シリコン膜のシリコンに対するバンドオフセットは、電子に対してよりも正孔に対しての方が高いことから、ホットホールの注入にはより高いエネルギーを要する。このような理由から、チャネルと絶縁膜との界面に生じる欠陥は、ホットホール注入の際により顕著になる。
【００１９】
以上のように、本発明者らが検討したホットキャリア注入方式によるＭＯＮＯＳ型メモリは閾値電圧のばらつきや時間変動を生じるため、このようなＭＯＮＯＳ型メモリを搭載したＬＳＩの高性能化を実現できないという課題を有することが分かった。
【００２０】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の性能を向上させる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２３】
半導体基板上に配置された不揮発性メモリを有する半導体装置であって、不揮発性メモリは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極とを有する。この第１ゲート絶縁膜は、前記半導体基板に近い方から順に、第１バリア膜、電荷保持膜、および、第２バリア膜の３層からなる積層膜によって構成されている。また、第１バリア膜は酸化シリコンを主体とする絶縁膜、電荷保持膜は窒化シリコンを主体とする絶縁膜、第２バリア膜は酸窒化シリコン主体とする絶縁膜である。特に、第２バリア膜において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
即ち、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置の要部断面図であって、左から、図２の要部平面図のＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１の半導体装置の動作を説明するための説明図である。
【図４】図３を用いて説明した動作と同様の動作を説明するための他の説明図である。
【図５】本発明の実施の形態１の半導体装置の他の動作を説明するための説明図である。
【図６】図５を用いて説明した動作と同様の動作を説明するための他の説明図である。
【図７】本発明の実施の形態１の半導体装置の特性を説明するためのグラフ図である。
【図８】本発明の実施の形態１の半導体装置の他の特性を説明するためのグラフ図である。
【図９】本発明の実施の形態１の半導体装置の更に他の特性を説明するためのグラフ図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程中における要部断面図であって、左から、図２の要部平面図のＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に該当する箇所に沿って矢印方向に見た要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明の実施の形態１の半導体装置の更に他の特性を説明するためのグラフ図である。
【図２３】本発明の実施の形態２である半導体装置の要部断面図であって、左から、図２の要部平面図のＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程中における要部断面図であって、左から、図２の要部平面図のＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に該当する箇所に沿って矢印方向に見た要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】本発明の実施の形態２の半導体装置の特性を説明するためのグラフ図である。
【図２８】本発明の実施の形態３である半導体装置の要部断面図であって、それぞれ、左は図２９の要部平面図のＡ２−Ａ２線、右は図２９の要部平面図のＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。
【図２９】本発明の実施の形態３である半導体装置の要部平面図である。
【図３０】本発明の実施の形態３である半導体装置の製造工程中における要部断面図であって、それぞれ、左は図２９の要部平面図のＡ２−Ａ２線、右は図２９の要部平面図のＢ２−Ｂ２線に該当する箇所に沿って矢印方向に見た要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】本発明者らが検討した半導体装置の要部平面図である。
【図４１】図４０に示す半導体装置のＡｘ−Ａｘ線に沿って矢印方向に見た要部断面図である。
【図４２】本発明者らが検討した半導体装置の動作を説明するための説明図である。
【図４３】本発明者らが検討した半導体装置の他の動作を説明するための説明図である。
【図４４】本発明者らが検討した半導体装置の更に他の動作を説明するための説明図である。
【図４５】本発明者らが検討した半導体装置の更に他の動作を説明するための説明図である。
【図４６】本発明者らが検討した他の半導体装置の要部平面図である。
【図４７】図４６に示す半導体装置のＡｙ−Ａｙ線に沿って矢印方向に見た要部断面図である。
【図４８】本発明者らが検討した他の半導体装置であって、図４６に示した半導体装置の等価回路図である。
【図４９】本発明者らが検討した他の半導体装置であって、図４６に示した半導体装置の他の等価回路図である。
【図５０】本発明者らが検討した他の半導体装置の動作を説明するための説明図である。
【図５１】本発明者らが検討した他の半導体装置の他の動作を説明するための説明図である。
【図５２】本発明者らが検討した他の半導体装置の特性を説明するための説明図である。
【発明を実施するための形態】
【００２７】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１では、まず、本発明者らが検討した構造の半導体装置に見られる課題に関して、詳しく説明する。
【００２９】
初めに本発明者らが検討した半導体装置の構造について、図４０および図４１を用いて説明する。図４０には当該半導体装置の要部平面図を示し、そのＡｘ−Ａｘ線に沿って矢印方向に見た要部断面図を図４１に示している。これらの図中では、一部の絶縁膜やコンタクト機構などを省略して図示している。
【００３０】
本発明者らが初めに検討した半導体装置が有する不揮発性メモリＮＶＭａは、ｐ型のシリコン基板１００に形成されている。不揮発性メモリＮＶＭａは、ソース・ドレインを構成する一対のｎ型半導体領域である拡散層２００，３００、メモリゲート絶縁膜４００、および、メモリゲート電極５００を有している。メモリゲート電極５００は、メモリゲート絶縁膜４００を介してシリコン基板１００上に配置され、メモリゲート電極５００の両側壁側下のシリコン基板１００に、一対の拡散層２００，３００が形成されている。また、拡散層２００，３００およびメモリゲート電極５００には、コンタクト６００が形成されている。
【００３１】
ここで、メモリゲート絶縁膜４００は３層の絶縁膜の積層構造となっている。より詳しくは、メモリゲート絶縁膜４００は、シリコン基板１００に近い方から順に、下部酸化シリコン膜４０１、窒化シリコン膜４０２、および、上部酸化シリコン膜４０３の３層の積層構造を有している。このメモリゲート絶縁膜４００の部分が電荷蓄積膜となり、電荷を授受することでメモリ動作を実現し得る。このように、本発明者らが初めに検討した半導体装置は、一つのゲート電極（メモリゲート電極５００）からなるシングルゲート構造のＭＯＮＯＳ型メモリである。以下では、その動作方式に関して詳しく説明する。
【００３２】
図４２〜図４５には、不揮発性メモリＮＶＭａの動作を説明するための説明図を示した。これらの図は、上記図４１の要部断面図に該当する箇所を示している。
【００３３】
図４２を用いて、シングルゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭａの書き込み動作を説明する。書き込み時には、メモリゲート電極５００（ワード線ＷＬ）に１５Ｖ、拡散層２００（第１ビット線ＢＬ１）に０Ｖ、拡散層３００（第２ビット線ＢＬ２）に５Ｖを印加する。この時、チャネルの電界によって加速された電子ＥＮがホットキャリア状態となり、正電圧を印加した拡散層３００端部付近のメモリゲート絶縁膜４００に注入される。メモリゲート絶縁膜４００に注入された電子ＥＮは、窒化シリコン膜４０２の欠陥準位などに捕獲（トラップ）され、メモリゲート絶縁膜４００中に保持される。このようなホットキャリアの生成法として、アバランシェ現象を用いる方式や、基板バイアス加速を用いる方式などが知られている。当該不揮発性メモリＮＶＭａをｎチャネル型ＭＩＳトランジスタと見れば、上記のようにメモリゲート絶縁膜４００に電子ＥＮが注入された状態では、トランジスタの閾値電圧が上昇する。これによって、電荷蓄積状態を識別することができる。読み出し動作については後に詳しく説明する。
【００３４】
図４３を用いて、シングルゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭａの消去動作を説明する。消去時には、メモリゲート電極５００（ワード線ＷＬ）に−６Ｖ、拡散層２００（第１ビット線ＢＬ１）に０Ｖ、拡散層３００（第２ビット線ＢＬ２）に６Ｖを印加する。この時、拡散層３００の端部でバンド間トンネル（Band to Band Tunneling：ＢＴＢＴ）現象により正孔ＨＬが発生する。そして、拡散層３００とシリコン基板１００との間の電位差で正孔ＨＬを加速することにより、この正孔ＨＬはメモリゲート絶縁膜４００に注入される。当該不揮発性メモリＮＶＭａをｎチャネル型ＭＩＳトランジスタと見れば、上記のようにメモリゲート絶縁膜４００に正孔ＨＬが注入された状態では、トランジスタの閾値電圧が降下する。これによって、電荷蓄積状態を識別することができる。即ち、上述のように、閾値電圧が上昇した状態を書き込み状態とすれば、閾値電圧が降下した状態を消去状態として分別することができる。読み出し動作については後に詳しく説明する。
【００３５】
図４４を用いて、シングルゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭａの読み出し動作を説明する。読み出し時には、メモリゲート電極５００（ワード線ＷＬ）に３Ｖ、拡散層２００（第１ビット線ＢＬ１）に１Ｖ、拡散層３００（ビット線ＢＬ２）に０Ｖを印加する。この条件下で、ｎチャネル型ＭＩＳトランジスタとしての不揮発性メモリＮＶＭａにおいて、ドレイン電流ＩＤを計測する。ここで、メモリゲート絶縁膜４００における拡散層３００の端部付近に電子ＥＮが注入されているとき（上記図４２の書き込み状態）には閾値電圧が高く、ドレイン電流ＩＤは微小である。一方、メモリゲート絶縁膜４００における拡散層３００の端部付近に正孔ＨＬが注入されているとき（上記図４３の消去状態）には閾値電圧が低く、大きなドレイン電流ＩＤが流れる。このようにして、当該不揮発性メモリＮＶＭａの書き込み状態または消去状態を読み出すことができる。
【００３６】
以上のようなシングルゲート構造のＭＯＮＯＳ型メモリの場合、閾値電圧の高低は、読み出し時にソース側となる拡散層の端部に注入された電荷に強く影響され、ドレイン側となる拡散層端部の電荷状態にはそれほど強く依存しない。そのため、上述した拡散層２００と拡散層３００とを入れ替えて用いることにより、１個のメモリセルを２ビット記憶素子として用いることもできる。図４５には、メモリゲート絶縁膜４００において、拡散層２００側の端部に正孔ＨＬを保持し、拡散層３００側の端部に電子ＥＮを保持した状態を示している。この状態で、例えば、メモリゲート電極５００（ワード線ＷＬ）に３Ｖ、拡散層２００（第１ビット線ＢＬ１）に０Ｖ、拡散層３００（第２ビット線ＢＬ２）に１Ｖを印加する。このとき、ドレイン電流ＩＤには、ソース側となる拡散層２００付近のメモリゲート絶縁膜４００の荷電状態が反映されるから、正孔ＨＬが注入された状態、即ち消去状態が読み出される。両拡散層２００，３００に印加する電圧を逆にすれば、拡散層３００付近のメモリゲート絶縁膜４００の荷電状態を読み出すことができる。
【００３７】
他に本発明者らが検討した半導体装置の構造について、図４６および図４７を用いて説明する。図４６には当該半導体装置の要部平面図を示し、そのＡｙ−Ａｙ線に沿って矢印方向に見た要部断面図を図４７に示している。これらの図中では、一部の絶縁膜やコンタクト機構などを省略して図示している。
【００３８】
本発明者らが次に検討した半導体装置が有する不揮発性メモリＮＶＭｂは、ｐ型のシリコン基板１００に形成されている。不揮発性メモリＮＶＭｂは、ソース・ドレインを構成する一対のｎ型半導体領域である拡散層２００，３００、メモリゲート絶縁膜４００、メモリゲート電極５００、選択ゲート絶縁膜７００、および、選択ゲート電極８００を有している。メモリゲート電極５００はメモリゲート絶縁膜４００を介して、また、選択ゲート電極８００は選択ゲート絶縁膜７００を介して、シリコン基板１００上に配置されている。また、メモリゲート電極５００と選択ゲート電極８００とはシリコン基板１００上において隣り合うようにして配置されている。ただし、メモリゲート電極５００と選択ゲート電極８００との間にはメモリゲート絶縁膜４００が配置されていることで、互いに絶縁されている。メモリゲート電極５００および選択ゲート電極８００が互いに隣り合わない側の両側壁側下のシリコン基板１００に、一対の拡散層２００，３００が形成されている。また、拡散層２００，３００、メモリゲート電極５００および選択ゲート電極８００には、コンタクト６００が形成されている。
【００３９】
ここで、メモリゲート絶縁膜４００は３層の絶縁膜の積層構造となっている。より詳しくは、メモリゲート絶縁膜４００は、シリコン基板１００に近い方から順に、下部酸化シリコン膜４０１、窒化シリコン膜４０２、および、上部酸化シリコン膜４０３の３層の積層構造を有している。このメモリゲート絶縁膜４００の部分が電荷蓄積膜となり、電荷を授受することでメモリ動作を実現し得る。なお、選択ゲート絶縁膜７００は酸化シリコン膜である。このように、本発明者らが初めに検討した半導体装置は、二つのゲート電極（メモリゲート電極５００および選択ゲート電極８００）からなるスプリットゲート構造のＭＯＮＯＳ型メモリである。以下では、その動作方式に関して詳しく説明する。
【００４０】
スプリットゲート構造のＭＯＮＯＳ型メモリは、基本的にはｎチャネル型ＭＩＳトランジスタをベースとした２個のＭＩＳトランジスタ（メモリトランジスタ５１０および選択トランジスタ８１０）が、選択トランジスタの脇にメモリトランジスタを縦積みにした状態で連結されている。この状態を等価回路で示したのが図４８である。また、このメモリセルを用いたメモリセルアレイの回路構成を示す等価回路を図４９に示す。メモリトランジスタ５１０および選択トランジスタ８１０のそれぞれのゲート電極（メモリゲート電極５００および選択ゲート電極８００）は、選択ゲート用ワード線ＳＧＬ（図では代表してＳＧＬ０〜ＳＧＬ３の符号を付している）およびメモリゲート用ワード線ＭＧＬ（図では代表してＭＧＬ０〜ＭＧＬ３の符号を付している）で接続されている。また、選択トランジスタ８１０側の拡散層２００がビット線ＢＬ（図では代表してＢＬ０およびＢＬ１の符号を付している）によって接続され、メモリトランジスタ５１０側の拡散層３００がソース線ＳＬ（図では代表してＳＬ０およびＳＬ１の符号を付している）によって接続されている。
【００４１】
このような不揮発性メモリＮＶＭｂの基本的な動作には、（１）書き込み動作、（２）消去動作、（３）保持、（４）読み出し動作の４つの状態がある。ただし、この４つの状態の呼び名は代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作も代表的なものを用いて説明するが、スプリットゲート構造のＭＯＮＯＳ型メモリの動作としては、様々な動作が考えられている。ここでは、２つのｎチャネル型ＭＩＳトランジスタ（メモリトランジスタ５１０および選択トランジスタ８１０）で構成されたメモリセルについて述べるが、２つのｐチャネル型ＭＩＳトランジスタで構成されたメモリセルであっても、原理的には同様の動作として説明できる。
【００４２】
図５０を用いて、スプリットゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭｂの書き込み動作を説明する。書き込み動作では、メモリゲート電極５００側の拡散層３００に正電位を与え、選択ゲート電極８００側の拡散層２００にシリコン基板１００と同じ接地電位を与える。メモリゲート電極５００に、シリコン基板１００に対して高いゲートオーバードライブ電圧を加えることにより、メモリゲート電極５００下のチャネルをオン状態にする（メモリゲート電極５００下のシリコン基板１００に反転層を形成させる）。ここで、選択ゲート電極８００の電圧を規定の閾値電圧よりも０．１〜０．２Ｖ高い値とすることにより、こちらもオン状態とする（選択ゲート電極８００下のシリコン基板１００に反転層を形成させる）。このとき、両ゲート電極５００，８００の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生する。そして、このホットエレクトロンはメモリゲート電極５００の正電位に引かれて、メモリゲート絶縁膜４００に注入される。また、メモリゲート電極５００下の要部９００に示したように、インパクトイオン化によって電子ＥＮおよび正孔ＨＬ（電子正孔対）が生成され、これらのうちの電子ＥＮもメモリゲート電極５００の正電位に引かれて、メモリゲート絶縁膜４００に注入される。上記の現象は、ソースサイドインジェクション（Source Side Injection：ＳＳＩ）と称される。
【００４３】
ＳＳＩ方式によるホットエレクトロン注入の特徴として、電界がメモリゲート電極５００と選択ゲート電極８００の境界付近に集中するため、メモリゲート絶縁膜４００の選択ゲート電極８００側端部に集中的に電子ＥＮが注入されることがある。また、例えばフローティングゲート型メモリでは、電荷保持層が導電膜により構成されているが、ＭＯＮＯＳ型メモリでは、電荷は絶縁膜中に蓄積される。これら２つの特徴をあわせると、スプリットゲート構造のＭＯＮＯＳ型メモリは、極めて狭い領域に電子ＥＮが保持されることになる。メモリゲート絶縁膜４００に電子ＥＮが保持された状態では、ｎチャネル型ＭＩＳトランジスタであるメモリトランジスタ５１０の閾値電圧は上昇する。この状態を書き込み状態とする。
【００４４】
図５１を用いて、スプリットゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭｂの消去動作を説明する。消去動作では、メモリゲート電極５００に負電位を与えると共に、メモリゲート電極５００側の拡散層３００に正電位を与える。これにより、拡散層３００の端部近傍のメモリゲート電極５００と拡散層３００とがオーバーラップした領域で強反転が生じるようにすることで、ＢＴＢＴ現象を引き起こし、ホットホール（正孔ＨＬ）を生成させる。このメモリセルにおいては、発生した正孔がチャネル方向へ加速され、メモリゲート電極５００の負バイアスに引かれて、メモリゲート絶縁膜４００に注入される。また、要部９０１に示すように、発生した正孔ＨＬが２次的な電子正孔対を生成し得る。これらの電子正孔対のうちの正孔ＨＬも、メモリゲート電極５００の負電位に引かれてメモリゲート絶縁膜４００に注入される。即ち、上記の書き込み動作によって、電子ＥＮの電荷で上昇していたメモリトランジスタ５１０の閾値電圧を、正孔ＨＬの注入によって降下させる。この状態を消去状態とする。
【００４５】
電荷保持時、電荷はメモリゲート絶縁膜４００中に注入されたキャリアの電荷として保持される。酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層からなるメモリゲート絶縁膜４００では、窒化シリコン膜中の欠陥準位などに電荷が保持される。また、窒化シリコン膜を挟む酸化シリコン膜はポテンシャル障壁が高く、電荷は良好に保持される。
【００４６】
読み出し時、選択ゲート電極８００側の拡散層２００に正電位を与え、選択ゲート電極８００に正電位を与える。これにより、選択トランジスタ８１０はオン状態となる。ここで、メモリゲート電極５００には、書き込み・消去状態により与えられるメモリゲート電極５００の閾値電圧の差を判別できる適切なメモリゲート電位（例えば、書き込み状態の閾値電圧と消去状態の閾値電圧との中間電位）を与える。これにより、メモリゲート絶縁膜４００が電子ＥＮを蓄積した状態（書き込み状態）であるのか、正孔ＨＬによって電荷が打ち消された状態（消去状態）であるのかを、ドレイン電流として読み出すことができる。
【００４７】
ここで、上述のように、ホットキャリアを用いたキャリアの注入による動作方式では、シリコン基板１００と電荷蓄積層である窒化シリコン膜４０２との間にある絶縁膜（下部酸化シリコン膜４０１）が厚くても、注入を効率よく行うことができる。これは、ホットキャリアのエネルギーが、シリコンバンド上から測った絶縁膜のバリアポテンシャルの大きさに匹敵する程度のエネルギーを持つためである。しかし、高エネルギー状態のキャリアを基板側から絶縁膜を介して注入することは、シリコン基板１００と下部酸化シリコン膜４０１との界面に多数の欠陥を作る原因となることが分かっている。そして、読み出し動作時にその欠陥にキャリアがトラップされることが、閾値電圧のばらつきが生じる一原因となっている。また、界面に生成した欠陥準位（界面準位）は時間とともに回復するため、メモリトランジスタ５１０のサブスレッショルドスイング値（Ｓ値）は、書き込みおよび消去直後の状態から徐々に小さくなっていく。このように、閾値電圧の変動の原因にもなることが分かった。特に、チャネル直上のメモリゲート絶縁膜４００である下部酸化シリコン膜４０１に対するバンドオフセット（ポテンシャルバリア）が、電子ＥＮに対してよりも、正孔ＨＬに対しての方が高いことから、ホットホール注入には、ホットエレクトロン注入よりも高いエネルギーが必要となる。そのため、ホットホール注入を採用する場合、チャネルと下部酸化シリコン膜４０１との界面に与えるダメージは、ホットエレクトロン注入を採用した場合よりも深刻になる。
【００４８】
以上のように、本発明者らが検討したホットキャリア注入方式によるＭＯＮＯＳ型メモリは閾値電圧のばらつきや時間変動を生じるため、このようなＭＯＮＯＳ型メモリを搭載したＬＳＩの高性能化を実現できないという課題を有することが分かった。そこで、本発明者らは、界面準位の増加の原因を更に検討したところ、以下のようなことが分かった。
【００４９】
通常、ＭＯＮＯＳ型メモリのメモリゲート絶縁膜４００としては、窒化シリコン膜４０２とメモリゲート電極５００との間での電荷移動（真性リーク）を防ぐという観点から、窒化シリコン膜４０２上に、バリアポテンシャルの高い酸化シリコン膜からなる上部酸化シリコン膜４０３を配置する。特に、スプリットゲート構造のＭＯＮＯＳ型メモリにおける窒化シリコン膜４０２上の酸化シリコン膜としては、欠陥が少ないことに加え、選択ゲート電極８００の側壁も含めてＬ字型の部分をコンフォーマルに酸化できる手法によって、上部酸化シリコン膜４０３を形成することが望まれる。このような要求に応える手法として、本発明者らの検討によれば、Ｌ字型部のような角部にも回り込みが良いＩＳＳＧ（In Situ Stream Generation）酸化が適用されている。ただし、このＩＳＳＧ酸化法によって実用上のスループットを満たしながら、窒化シリコン膜４０２上に４〜５ｎｍ以上の上部酸化シリコン膜４０３を形成するためには、処理時の温度を高温にし、かつ、処理時の水素濃度を高濃度にする必要がある。
【００５０】
しかしながら、このような処理温度および水素濃度の高いＩＳＳＧ酸化法で上部酸化シリコン膜４０３を形成する工程が、上記の課題の一原因となっていることが、本発明者らの更なる検討で明らかになった。即ち、高温、高水素濃度でのＩＳＳＧ酸化では、水素がシリコン基板１００と下部酸化シリコン膜４０１との界面にまで回り込んでしまう。そして、このような水素は、下部酸化シリコン膜４０１におけるシリコンと酸素との結合を置換し、シリコンと水素の結合を過剰に生成し得る。ＩＳＳＧ酸化の反応は、Ｈ２＋Ｏ２→Ｏ＊＋ＯＨ＋Ｈであり、酸素ラジカルを生成するが、同時に未反応水素も生成する。この水素の拡散が、強力なＩＳＳＧ酸化条件によって促進されると考えられる。
【００５１】
ＭＯＮＯＳ型メモリにおける下部酸化シリコン膜４０１が、上記のようなシリコンと水素との結合を有していると、以下のような現象が起こり得る。例えばメモリの書き込み動作の際には、高エネルギーのホットキャリアが下部酸化シリコン膜４０１を通過する。このとき、下部酸化シリコン膜４０１中に過剰に含まれるシリコンと水素との結合において水素が脱離させられ、残ったシリコンにはダングリングボンド（未結合手）が発生する。このようなダングリングボンドは、キャリアの捕獲準位となり、上述のような閾値電圧のばらつきや変動の一原因となる。特に、有効質量が大きく、かつ、高エネルギーでの注入を要するホットホールは、より、シリコンと水素との結合を壊し易く、影響が大きい。
【００５２】
以上のように、本発明者らの更なる検討によって、高温かつ高水素濃度でのＩＳＳＧ酸化法によって上部酸化シリコン膜４０３を形成する工程が、ＭＯＮＯＳ型メモリの閾値電圧のばらつきおよび変動をもたらす界面準位を増加させる一原因となっていることが分かった。なお、本発明者らは、水素を含まないオゾン酸化法によって上部酸化シリコン膜４０３を形成する手法についても検討した。この手法では、ＩＳＳＧ酸化時のような過剰なシリコンと水素との結合の生成は低減し得るものの、窒化シリコン膜４０２上のオゾン酸化の進行は遅く、実用的でないことが分かった。
【００５３】
また、別の観点での本発明者らの検討により、ＭＯＮＯＳ型メモリにおける以下のような課題も明らかとなった。上述のように、ＳＳＩ方式およびＢＴＢＴ方式を用いてスプリットゲート構造のＭＯＮＯＳ型メモリの書き換えを行う場合、電子ＥＮは選択ゲート電極８００下のチャネルからメモリゲート絶縁膜４００に注入され、正孔ＨＬはメモリゲート電極５００側の拡散層３００付近からメモリゲート絶縁膜４００に注入される。そのため、メモリゲート絶縁膜４００中における書き込み動作時の電子ＥＮの注入位置と、消去動作時の正孔ＨＬの注入位置とは異なる。従って、書き換え動作を繰り返していくうちに、電子ＥＮおよび正孔ＨＬの消し残り（残存キャリア）が蓄積されていく。
【００５４】
図５２には、この状況を説明するための説明図を示している。図５２は、上記図４６〜上記図５１を用いて説明したスプリットゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭｂにおいて、多数回書き換え動作を施した後に書き込み動作を施したときの、メモリゲート絶縁膜４００内の電荷分布を示している。電子ＥＮは電荷分布９０２で表され、正孔ＨＬは電荷分布９０３で表される。書き換え動作によって、メモリゲート絶縁膜４００における選択ゲート電極８００側には、注入された電子ＥＮの電荷分布９０２が広がっている。しかしながら、電子ＥＮの電荷分布９０２以外にも、メモリゲート絶縁膜４００における拡散層３００側には、残存キャリアである正孔ＨＬの電荷分布９０３も広がっている。これは、上述のように、書き換え動作中に、メモリゲート絶縁膜４００の中で離れた位置に、それぞれお互いのキャリアが注入され、蓄積していくためである。こうした残存キャリアは、時間と共に拡散していき、電子ＥＮと正孔ＨＬが再結合（対消滅）することで、閾値電圧の時間的な変動の一原因となり得ることが分かった。
【００５５】
メモリゲート絶縁膜４００中に捕獲されているキャリアの拡散し易さは、窒化シリコン膜４０２上の上部酸化シリコン膜４０３の形成方法にも依存することが、本発明者らの更なる検討によって明らかになった。即ち、窒化シリコン膜４０２上をＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、または、オゾン酸化法などで熱酸化することで、上部酸化シリコン膜４０３を形成すると、窒化シリコン膜４０２と上部酸化シリコン膜４０３との界面に遷移層が形成され得る。そして、この遷移層は多数の欠陥（ダングリングボンドなど）を有し、この欠陥を介してキャリアの移動が促進されることが分かった。そのため、閾値電圧の変動は短時間でより大きなものとなる。
【００５６】
以上を踏まえて、本実施の形態１では、動作速度の速いホットキャリア注入方式を用いた不揮発性メモリにおいて、書き換え後の界面劣化が少なく、また、電荷の局在と移動とを抑制し得るような不揮発性メモリを有する半導体装置について説明する。このような半導体装置によって上述の課題を解決し、不揮発性メモリを有する半導体装置の性能を向上させる技術を提供する。
【００５７】
本実施の形態１の半導体装置について、図１および図２を用いて説明する。本実施の形態１の半導体装置は、単結晶シリコンからなるシリコン基板（半導体基板）１上に配置された不揮発性メモリＮＶＭ１を有する。図１には、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の要部断面図を示している。また、図２には、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の要部平面図を示している。特に、図２の要部平面図において、Ａ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図を、図１において左側から順に示している。これらの図中では、一部の絶縁膜やコンタクト機構などを省略して図示している。また、図２の平面図中、一部の部材に対して便宜上ハッチングを付しているが、構造上特別な意味を有するものではない。また、図１のＡ１−Ａ１線に沿って見た要部断面図では、２セル分の本実施の形態１の不揮発性メモリＮＶＭ１を示している。また、図２中には複数の本実施の形態１の不揮発性メモリＮＶＭ１がアレイ配置している状態を示している。
【００５８】
シリコン基板１には、浅溝の中に酸化シリコン膜を埋め込んだ構造（Shallow Trench Isolation：ＳＴＩ構造）の分離部２によって活性領域が規定されている。また、シリコン基板１の主面には、ｐ型半導体領域であるｐウェル３が形成されている。本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１は、シリコン基板１において、これらの活性領域におけるｐウェル３内に配置されている。本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１は、以下で詳しく説明するような構成要素を有している。
【００５９】
シリコン基板１上には、メモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ１が形成されている。このメモリゲート絶縁膜ＭＩ１は、３層の絶縁膜からなる積層膜によって構成されている。より具体的には、メモリゲート絶縁膜ＭＩ１は、シリコン基板１に近い方から順に、下部バリア膜（第１バリア膜）ＢＢ１、電荷保持膜ＣＳ１、および、上部バリア膜（第２バリア膜）ＴＢ１からなる。ここで、下部バリア膜ＢＢ１は、酸化シリコンを主体とする絶縁膜からなる。また、電荷保持膜ＣＳ１は、窒化シリコンを主体とする絶縁膜からなる。また、上部バリア膜ＴＢ１は、酸化シリコンよりもバンドギャップ（禁制帯幅）の小さい絶縁膜からなる。一例として、上部バリア膜ＴＢ１は、酸窒化シリコンを主体とする絶縁膜からなる。本実施の形態１の不揮発性メモリＮＶＭ１が、このような積層膜からなるメモリゲート絶縁膜ＭＩ１を有することの効果、および、メモリゲート絶縁膜ＭＩ１の詳細な仕様とその効果に関しては、後に詳しく説明する。
【００６０】
メモリゲート絶縁膜ＭＩ１上には、メモリゲート電極（第１ゲート電極）ＭＧ１が形成されている。言い換えれば、シリコン基板１上には、メモリゲート絶縁膜ＭＩ１を介してメモリゲート電極ＭＧ１が配置されている。更に言い換えれば、メモリゲート絶縁膜ＭＩ１は、メモリゲート電極ＭＧ１とシリコン基板１との間に配置されている。メモリゲート電極ＭＧ１は、多結晶シリコン（ポリシリコンとも言う）を主体とし、不純物を含むことで低抵抗化された導体膜である。特に、本実施の形態１のメモリゲート電極ＭＧ１は、ドナー不純物を含み、ｎ型導電型である。メモリゲート電極ＭＧ１は、シリコン基板１上の一方向に延在するようにして、また、分離部２を跨いで複数の活性領域に交差するようにして配置されている。このようにして、複数の不揮発性メモリＮＶＭ１がメモリゲート電極ＭＧ１を共有している。
【００６１】
シリコン基板１上には、更に、選択ゲート絶縁膜（第２ゲート絶縁膜）ＳＩ１が形成されている。この選択ゲート絶縁膜ＳＩ１は、酸化シリコンを主体とする絶縁膜からなる。そして、選択ゲート絶縁膜ＳＩ１上には、選択ゲート電極（第２ゲート電極）ＳＧ１が形成されている。言い換えれば、シリコン基板１上には、選択ゲート絶縁膜ＳＩ１を介して選択ゲート電極ＳＧ１が配置されている。更に言い換えれば、選択ゲート絶縁膜ＳＩ１は、選択ゲート電極ＳＧ１とシリコン基板１との間に配置されている。選択ゲート電極ＳＧ１は、多結晶シリコンを主体とし、不純物を含むことで低抵抗化された導体膜である。選択ゲート電極ＳＧ１は、シリコン基板１上の一方向に延在するように、特に、上述のメモリゲート電極ＭＧ１の延在方向に沿うようにして配置され、また、分離部２を跨いで複数の活性領域に交差するようにして配置されている。このようにして、複数の不揮発性メモリＮＶＭ１が選択ゲート電極ＳＧ１を共有している。
【００６２】
ここで、シリコン基板１上において、メモリゲート電極ＭＧ１は選択ゲート電極ＳＧ１に隣り合うような位置に配置されている。ただし、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１との間には、メモリゲート電極ＭＧ１とシリコン基板１との間に配置されたメモリゲート絶縁膜ＭＩ１が同様に、かつ一体的に配置され、両者を電気的に絶縁している。言い換えれば、選択ゲート電極ＳＧ１の片側の側壁には、メモリゲート絶縁膜ＭＩ１を介してメモリゲート電極ＭＧ１が配置されている。更に言い換えれば、メモリゲート絶縁膜ＭＩ１は、メモリゲート電極ＭＧ１とシリコン基板１との間から、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１との間に渡って一体的に配置されている。
【００６３】
以上のように、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１は、互いに絶縁された状態で隣り合って配置された二つのゲート電極を有する、所謂スプリットゲート構造のＭＯＮＯＳ型メモリである。当該不揮発性メモリＮＶＭ１は、更に以下のような構成要素を有する。
【００６４】
不揮発性メモリＮＶＭ１において電荷を授受するソース・ドレイン機構として、シリコン基板１の主面側に２種の不純物拡散領域４，５が形成されている。より具体的には、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１とが互いに隣り合わない方の側方下部のシリコン基板１に、低濃度拡散領域４が形成されている。更に、各ゲート電極ＭＧ１，ＳＧ１の同様の側方下部のシリコン基板１であって、低濃度拡散領域４よりも離れた箇所に、高濃度拡散領域５が形成されている。各拡散領域４，５はドナー不純物を含むｎ型半導体領域である。それらのドナー不純物濃度は、低濃度拡散領域４の方が、高濃度拡散領域５よりも低い。また、シリコン基板１の主面から見た深さは、低濃度拡散領域４の方が、高濃度拡散領域５よりも浅い。また、低濃度拡散領域４と高濃度拡散領域５とは互いの端部において接触しており、電気的に接続されている。この低濃度拡散領域４は、ソース・ドレイン機構においてＬＤＤ（Lightly doped drain）構造と称され、所謂エクステンション領域として機能する。
【００６５】
シリコン基板１の主面上において、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１とが隣り合わない方の側壁を覆うようにして、サイドウォールスペーサ６が配置されている。サイドウォールスペーサ６は、少なくとも、シリコン基板１に形成された低濃度拡散領域４を覆うような位置に形成されている。サイドウォールスペーサ６は、例えば、酸化シリコンを主体とする絶縁膜、窒化シリコンを主体とする絶縁膜、または、それらの積層膜などからなる。
【００６６】
以上が、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の主要な構成要素である。本実施の形態１の半導体装置は、更に以下のような構成要素を有する。
【００６７】
メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１、および、高濃度拡散領域５の表面には、金属シリサイド層７が形成されている。金属シリサイド層７は、金属とシリコンとの化合物であり、低抵抗な部材である。金属シリサイド層７は、不揮発性メモリＮＶＭ１の構成要素と、後述するコンタクト部材との接触抵抗を低減し、オーミック接続を実現するために備えられている。金属シリサイド層７は、例えば、コバルトシリサイドやニッケルシリサイドなどからなる。
【００６８】
シリコン基板１上には、以上のシリコン基板１上に配置された構成要素を覆うようにして、層間絶縁膜８が形成されている。層間絶縁膜８は、例えば、酸化シリコンを主体とする絶縁膜からなる。また、層間絶縁膜８は最下部において、エッチングストップ膜としての窒化シリコン膜を備えていても良い。
【００６９】
層間絶縁膜８を膜厚方向に貫くようにして、コンタクトプラグＣＰ１が形成されている。コンタクトプラグＣＰ１は、金属シリサイド層７に接することで、不揮発性メモリＮＶＭ１の各構成要素と電気的に接続されている。コンタクトプラグＣＰ１は、例えば、タングステン、アルミニウム、または、銅などの金属からなる。また、コンタクトプラグＣＰ１と、層間絶縁膜８および金属シリサイド層７との間には、相互拡散や化学反応を防止するためのバリア導体膜を備えていても良い。層間絶縁膜８上には、コンタクトプラグＣＰ１と電気的に接続する金属配線ＭＷ１が形成されている。金属配線ＭＷ１は、不揮発性メモリＮＶＭ１を回路構成するための所望の配線パターンを有している。金属配線ＭＷ１は、例えば、アルミニウムまたは銅などの金属からなる。また、金属配線ＭＷ１と層間絶縁膜８との間には、相互拡散や化学反応を防止するためのバリア導体膜を備えていても良い。以上のような層間絶縁膜８、コンタクトプラグＣＰ１および金属配線ＭＷ１を上部に繰り返し配置することで、多層配線構造を有していても良い（図示しない）。
【００７０】
以上が、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の構造と、その回路構成を実現するための配線構造である。特に、不揮発性メモリＮＶＭ１は、所謂スプリットゲート構造のＭＯＮＯＳ型メモリであり、その動作方式は、上記図４６〜上記図５１を用いて説明したものと同様である。即ち、ホットキャリアを生成し、それをメモリゲート絶縁膜ＭＩ１に注入することで変化する閾値電圧を利用して、メモリ動作を実現する。
【００７１】
ここで、上述のように、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１は、３層の積層絶縁膜からなるメモリゲート絶縁膜ＭＩ１のうち、上部バリア膜ＴＢ１は酸窒化シリコンを主体とする絶縁膜からなる。これは、本発明者らが検討した不揮発性メモリ（例えば、上記図４７を用いて説明した不揮発性メモリＮＶＭｂ）において、上部酸化シリコン膜４０３が酸化シリコンを主体とする絶縁膜であったのに対し、異なる構成である。本実施の形態１の半導体装置では、不揮発性メモリＮＶＭ１の上部バリア膜ＴＢ１として酸窒化シリコンを主体とする絶縁膜を適用することで、メモリ動作中における閾値電圧の変動を低減することができる。その理由を以下で詳しく説明する。
【００７２】
本実施の形態１の不揮発性メモリＮＶＭ１では、メモリゲート絶縁膜ＭＩ１を構成する上部バリア膜ＴＢ１を酸窒化シリコン膜とすることで、書き換えの際のキャリアの消し残しを低減し、メモリゲート絶縁膜ＭＩ１中に生じるキャリアの局在を低減することができる。図３および図４には、本実施の形態１の不揮発性メモリＮＶＭ１の書き込み動作の説明図を示している。各図中には、不揮発性メモリＮＶＭ１の書き込み動作時における電子ＥＮまたは正孔ＨＬの挙動と、書き込み動作後の電荷分布Ｄ１，Ｄ２を示している。
【００７３】
図３に示すように、上述のＳＳＩ方式によるメモリゲート絶縁膜ＭＩ１への電子ＥＮの注入のみを考えると、メモリゲート絶縁膜ＭＩ１のうち、選択ゲート電極ＳＧ１との境界部近傍に電子ＥＮの電荷分布Ｄ１が偏る。ここで、本実施の形態１の不揮発性メモリＮＶＭ１であれば、書き込み動作中に、メモリゲート電極ＭＧ１とメモリゲート絶縁膜ＭＩ１との間での電荷の授受が容易になる。その結果、図４に示すように、書き込み動作後の電荷分布Ｄ２はメモリゲート絶縁膜ＭＩ１の中で横方向に広がり、電子ＥＮのみの分布を考慮した場合（図３の電荷分布Ｄ１）と比較して滑らかになる。この現象について、以下でより詳しく説明する。
【００７４】
上述のように、スプリットゲート構造のＭＯＮＯＳ型メモリにおけるＳＳＩ方式による書き込み動作時には、メモリゲート電極ＭＧ１に高い正の電圧を印加して、ホットエレクトロンをメモリゲート絶縁膜ＭＩ１に引き込む。ここで、酸窒化シリコン膜のように、酸化シリコン膜よりもバンドギャップの小さい絶縁体は、電子ＥＮおよび正孔ＨＬがポテンシャルバリアを越え易くなる。これらを考慮すると、本実施の形態１の不揮発性メモリＮＶＭ１では、正電位を印加したメモリゲート電極ＭＧ１の中の正孔ＨＬは、酸窒化シリコン膜からなる上部バリア膜ＴＢ１を越えて、メモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）に注入され易くなる。同様に、メモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）に注入された電子ＥＮも、上部バリア膜ＴＢ１を越えて、メモリゲート電極ＭＧ１に抜け易くなる。またＳＳＩ方式による書き込み動作では、選択ゲート電極ＳＧ１に近い側のメモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）への電子ＥＮの注入量が多いため、その付近での電界は強くなる。そのため、特に電荷が局在しやすい選択ゲート電極ＳＧ１側において、メモリゲート電極ＭＧ１からメモリゲート絶縁膜ＭＩ１の正孔ＨＬの注入、および、メモリゲート絶縁膜ＭＩ１からメモリゲート電極ＭＧ１への電子ＥＮの放出が起こり易くなり、電荷分布Ｄ２は平らな形になる。
【００７５】
同様の説明は、消去動作時にも適用できる。図５および図６には、本実施の形態１の不揮発性メモリＮＶＭ１の消去動作の説明図を示している。各図中には、不揮発性メモリＮＶＭ１の消去動作時における電子ＥＮまたは正孔ＨＬの挙動と、消去動作後の電荷分布Ｄ３，Ｄ４を示している。
【００７６】
図５に示すように、メモリゲート絶縁膜ＭＩ１に対しての、上述のＢＴＢＴ方式で生じた正孔ＨＬの注入のみを考えると、拡散領域４，５近傍のメモリゲート絶縁膜ＭＩ１に正孔ＨＬの電荷分布Ｄ３が偏る。ここで、本実施の形態１の不揮発性メモリＮＶＭ１であれば、消去動作中に、メモリゲート電極ＭＧ１とメモリゲート絶縁膜ＭＩ１との間での電荷の授受が容易になる。その結果、図６に示すように、消去動作後の電荷分布Ｄ４はメモリゲート絶縁膜ＭＩ１の中で横方向に広がり、正孔ＨＬのみの分布を考慮した場合（図５の電荷分布Ｄ３）と比較して滑らかになる。この現象について、以下でより詳しく説明する。
【００７７】
上述のように、スプリットゲート構造のＭＯＮＯＳ型メモリにおける消去動作時には、メモリゲート電極ＭＧ１に高い負の電圧を印加し、拡散領域４，５に高い正の電圧を印加して、ＢＴＢＴ現象で発生した正孔ＨＬをメモリゲート絶縁膜ＭＩ１に引き込む。ここで、酸窒化シリコン膜のように、酸化シリコン膜よりもバンドギャップの小さい絶縁体は、電子ＥＮおよび正孔ＨＬがポテンシャルバリアを越え易くなる。これらを考慮すると、本実施の形態１の不揮発性メモリＮＶＭ１では、負電位にバイアスされたメモリゲート電極ＭＧ１の中の電子ＥＮは、酸窒化シリコン膜からなる上部バリア膜ＴＢ１を越えて、メモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）に注入され易くなる。同様に、メモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）に注入された正孔ＨＬも、上部バリア膜ＴＢ１を越えて、メモリゲート電極ＭＧ１に抜け易くなる。また、ＢＴＢＴ方式による消去動作では、拡散領域４，５に近い側のメモリゲート絶縁膜ＭＩ１（電荷保持膜ＣＳ１）への正孔ＨＬの注入量が多いため、その付近での電界は強くなる。そのため、特に電荷が局在しやすい拡散領域４，５近傍において、メモリゲート電極ＭＧ１からメモリゲート絶縁膜ＭＩ１の電子ＥＮの注入、および、メモリゲート絶縁膜ＭＩ１からメモリゲート電極ＭＧ１への正孔ＨＬの放出が起こり易くなり、電荷分布Ｄ４は平らな形になる。
【００７８】
以上のように、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１によれば、メモリゲート絶縁膜ＭＩ１の上部バリア膜ＴＢ１を酸窒化シリコン膜とすることで、書き換え後の電荷分布の局在（消し残り）を低減することができる。従って、局在電荷が拡散し、電子と正孔が時間経過と共に対消滅していく現象も低減できる。これにより、スプリットゲート構造のＭＯＮＯＳ型メモリの動作時における、閾値電圧の変動を低減することができる。結果として、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【００７９】
なお、上記は、上部バリア膜ＴＢ１を酸窒化シリコン膜とするという構造上の特徴から説明される効果であり、実際には、本実施の形態１の半導体装置の製造方法上の特徴にも起因する効果がある。製法上の特徴に起因する効果に関しては、後に詳しく説明する。
【００８０】
本発明者らは、上記の効果を発現し得るような、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成を詳細に検証した。
【００８１】
ここで、酸窒化シリコン膜の組成は、酸窒化シリコン膜中の酸化シリコンと窒化シリコンの含有割合で示すことができる。特に、本明細書中では、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを、酸窒化シリコン（ＳｉＯＮ）を構成する二酸化シリコン（ＳｉＯ２）および四窒化三シリコン（Ｓｉ３Ｎ４）のうちの、二酸化シリコンの割合として示す。言い換えれば、酸素（Ｏ）と結合したシリコン（Ｓｉ）の濃度を組成比ｘとし、酸窒化シリコンの組成を（ＳｉＯ２）ｘ（Ｓｉ３Ｎ４）１−ｘ（ただし、組成比ｘは０以上、１以下）として表す。また、酸窒化シリコンを３元系表示（ＳｉａＮｂＯｃ）した場合には、組成比ｘと組成比ａ，ｂ，ｃとの関係として、ａ＝（３−２ｘ）／（７−４ｘ），ｂ＝（４−４ｘ）／（７−４ｘ），ｃ＝２ｘ／（７−４ｘ）によって表される。なお、組成比ｘ＝０の場合は窒化シリコンとなり、組成比ｘ＝１の場合は酸化シリコンとなる。
【００８２】
また、酸窒化シリコン膜の組成はその屈折率とほぼ比例するため、酸窒化シリコンの屈折率（Refractive Index）ＲＩを酸窒化シリコンの組成比ｘに代替して表現することがある。本発明者らの検証によれば、上記のように定義された酸窒化シリコンの組成比ｘ＝０（窒化シリコン）の場合には屈折率ＲＩ＝２．０となり、酸窒化シリコンの組成比ｘ＝１（酸化シリコン）の場合には屈折率ＲＩ＝１．４６となる。即ち、組成比ｘは、ほぼ（屈折率ＲＩ−２）／（１．４６−２）として表すことができる。以下では、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成を、上記のように定義した組成比ｘと屈折率ＲＩとの両方で示す。
【００８３】
図７には、本実施の形態１の不揮発性メモリＮＶＭ１において、メモリゲート絶縁膜ＭＩ１における上部バリア膜ＴＢ１の組成を変化させたときの、閾値電圧の変動特性を表したグラフ図を示している。より具体的には、組成の異なる上部バリア膜ＴＢ１を有する検証試料において、室温にて同条件で１０００回書き換えた後の、閾値電圧の時間変化（電荷の保持特性）を示している。有意差を短時間で明確にさせるために、１５０℃において閾値電圧の時間変化を測定している。メモリゲート絶縁膜ＭＩ１を構成する上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを０．７８７（屈折率ＲＩを１．５７５）とし、膜厚９ｎｍとした場合の特性を、特性Ｐ０１として示す。同様に、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを０．５５（屈折率ＲＩを１．７）とし、膜厚９ｎｍとした場合を特性Ｐ０２として示す。同様に、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを０．３７（屈折率ＲＩを１．８）とし、膜厚９ｎｍとした場合を特性Ｐ０３として示す。同様に、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを１（屈折率ＲＩを１．４６、即ち酸化シリコン膜）、膜厚約５ｎｍとした場合を特性Ｐ０４として示す。その他の構造や仕様はほぼ同様であり、例えば、メモリゲート絶縁膜ＭＩ１の他の構成のうち、下部バリア膜ＢＢ１としての酸化シリコン膜は４ｎｍ、電荷保持膜ＣＳ１としての窒化シリコン膜は５ｎｍから１０ｎｍである。
【００８４】
特性Ｐ０１（組成比ｘ＝０．７８７、屈折率ＲＩ＝１．５７５）および特性Ｐ０２（組成比ｘ＝０．５５、屈折率ＲＩ＝１．７）において、閾値電圧の時間変動が緩和されているのが分かる。これは、上述のように、メモリゲート絶縁膜ＭＩ１の上部バリア膜ＴＢ１を酸窒化シリコン膜にしたことで、書き換えを繰り返す間の電荷の局在が緩和された効果である。なお、これは、上部バリア膜ＴＢ１を酸窒化シリコン膜とするという構造上の特徴から説明される効果であり、実際には、本実施の形態１の半導体装置の製造方法上の特徴に起因する効果もある。製法上の特徴に起因する効果に関しては、後に詳しく説明する。
【００８５】
一方、特性Ｐ０３（組成比ｘ＝０．３７、屈折率ＲＩ＝１．８）において、閾値電圧の変動が、従来構造（組成比ｘ＝１、屈折率ＲＩ＝１．４６の酸化シリコン膜）の特性Ｐ０４と同程度か、それよりも大きな変動となっているのが分かる。これは、特性Ｐ０３では、上部バリア膜ＴＢ１における酸化シリコンの割合が少なく、窒化シリコンの割合が多いため、保持電荷に対するポテンシャルバリアの高さが低くなり過ぎたことが一原因である。即ち、上部バリア膜ＴＢ１における窒化シリコンの割合が増え、ポテンシャルバリアが低くなると、メモリゲート絶縁膜ＭＩ１の電荷保持膜ＣＳ１に捕獲されている電荷が、メモリゲート電極ＭＧ１側へ漏れてしまうためである。以下、このような現象を真性の電荷リークと称する。このような真性の電荷リークが支配的になると、不揮発性メモリＮＶＭ１の実用的なスペックを満たすことが困難となる。なお、これは、上部バリア膜ＴＢ１を酸窒化シリコン膜とするという構造上の特徴から説明される影響であり、実際には、製法上の特徴に起因する影響もある。製法上の特徴に起因する影響に関しては、後に詳しく説明する。
【００８６】
以上のような検証結果を元に、本発明者らは、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１において、真性の電荷リークを支配的な保持劣化の要因とせずに、閾値電圧の変動を低減する効果を得るための条件を、更に詳しく検証した。
【００８７】
まず、本実施の形態１の不揮発性メモリＮＶＭ１における書き込みおよび消去動作中において、上述のようなメモリゲート電極ＭＧ１から逆極性キャリアが注入されて電荷分布の局在を緩和できるという効果が発現される条件を検証した。その結果、メモリゲート絶縁膜ＭＩ１を構成する上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘが０．９２以下（屈折率ＲＩが１．５以上）のときに、上述の効果が得られた。
【００８８】
次に、本実施の形態１の不揮発性メモリＮＶＭ１におけるメモリ動作において、真性の電荷リークが保持特性の劣化の主原因とならないような条件を検証した。その結果、メモリゲート絶縁膜ＭＩ１を構成する上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘが０．４６よりも大きい（屈折率ＲＩは１．７５よりも小さい）ときに、不揮発性メモリＮＶＭ１の信頼性を確保できることが分かった。
【００８９】
以上をまとめると、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１において、真性の電荷リークを支配的な保持劣化の要因とせずに、閾値電圧の変動を低減する効果を得るためには、メモリゲート絶縁膜ＭＩ１の上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘを０．４６より大きく、かつ、０．９２以下とする（屈折率ＲＩを１．５以上、かつ、１．７５より小さくする）ことが条件となる。このような条件下において、上述のように、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【００９０】
更に、アレイ動作時に非選択セルが受けるディスターブモードへの耐性を考えると、上述の真性の電荷リークは、より低くなるような構造とした方が好ましい。アレイ動作時に非選択セルが受けるディスターブモードとは、例えば、あるメモリセルを書き込むときに、書き込み対象ではない状態のセルのメモリゲートにも電圧が印加され、ゲートへ蓄積電荷が放出したり、意図しない電荷注入が起こったりすることで、誤書き込み、誤消去されるモードなどである。このようなディスターブモードへの耐性を考えた上で、安定して保持特性向上の効果を活かすためには、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘは０．５５以上（屈折率ＲＩは１．７以下）である方が、より好ましい。また、このように組成比ｘを０．５５以下（屈折率ＲＩを１．７以下）とする条件下では、閾値電圧の変動特性における組成比依存性が認識されない範囲でもある（上記図７参照）。従って、多数メモリを形成した際に生じる組成のばらつきが、特性に影響を及ぼさないという利点もある。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【００９１】
本発明者は、上部バリア膜ＴＢ１の膜厚に関しても詳細な検証を行った。図８には、本実施の形態１の不揮発性メモリＮＶＭ１において、メモリゲート絶縁膜ＭＩ１における上部バリア膜ＴＢ１の膜厚を変化させたときの、閾値電圧の変動特性を表したグラフ図を示している。より具体的には、膜厚の異なる上部バリア膜ＴＢ１を有する検証試料において、室温にて同条件で１０００回書き換えた後の、閾値電圧の時間変化（電荷の保持特性）を示している。有意差を短時間で明確にさせるために、１５０℃において閾値電圧の変化を測定している。メモリゲート絶縁膜ＭＩ１を構成する上部バリア膜ＴＢ１の膜厚を１２ｎｍとした場合の特性を、特性Ｐ０５として示す。同様に、上部バリア膜ＴＢ１の膜厚を９ｎｍとした場合の特性を、特性Ｐ０６として示す。同様に、上部バリア膜ＴＢ１の膜厚を６ｎｍとした場合の特性を、特性Ｐ０７として示す。なお、ここまでの検証試料では、上部バリア膜ＴＢ１としての酸窒化シリコン膜の組成比ｘは０．５５（屈折率ＲＩは１．７）である。更に、上部バリア膜ＴＢ１を酸化シリコン膜（組成比ｘ＝１、屈折率ＲＩ＝１．４６）とし、膜厚を５ｎｍとした場合の特性を、特性Ｐ０８として示す。その他の構造や仕様はほぼ同様であり、例えば、メモリゲート絶縁膜ＭＩ１の他の構成のうち、下部バリア膜ＢＢ１としての酸化シリコン膜は４ｎｍ、電荷保持膜ＣＳ１としての窒化シリコン膜は５ｎｍから１０ｎｍである。
【００９２】
特性Ｐ０５（膜厚１２ｎｍ）および特性Ｐ０６（膜厚９ｎｍ）において、閾値電圧の変動特性はほぼ同様である。これに対し、特性Ｐ０７（膜厚６ｎｍ）では、閾値電圧の変動が大きくなる。これは、元々、酸化シリコン膜よりもポテンシャルバリアの低い酸窒化シリコン膜からなる上部バリア膜ＴＢ１を更に薄膜化することで、バリアとしての機能が弱まっていることを示している。即ち、酸窒化シリコン膜からなる上部バリア膜ＴＢ１の膜厚を薄膜化することで、メモリゲート絶縁膜ＭＩ１に捕獲された電荷がメモリゲート電極に漏れる成分が見え始めている。本発明者らの更なる検証によれば、このような真性の電荷リークは上部バリア膜ＴＢ１の膜厚を５ｎｍより薄くしたときに支配的になり、閾値電圧の変動特性は、従来の酸化シリコン膜を上部バリア膜ＴＢ１に適用した特性Ｐ０８と同程度か、それよりも劣化した特性になる。従って、酸窒化シリコン膜による上部バリア膜ＴＢ１の厚さは５ｎｍ以上である方が、より好ましい。このような膜厚とすることで、スプリットゲート構造のＭＯＮＯＳ型メモリの閾値電圧の変動を、より低減することができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【００９３】
更に、上述のように、メモリゲート絶縁膜ＭＩ１における上部バリア膜ＴＢ１の厚さを９ｎｍ以上とすることで、真性の電荷リークがほぼ完全に見られなくなるので、より好ましい。これにより、上述のディスターブ耐性も更に向上させることができる。また、このように膜厚を９ｎｍ以上とする条件下では、閾値電圧の変動特性における膜厚依存性が認識されない範囲でもある（上記図８参照）。従って、多数メモリを形成した際に生じる膜厚のばらつきが、特性に影響を及ぼさないという利点もある。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【００９４】
以上は、本実施の形態１の不揮発性メモリＮＶＭ１における、酸窒化シリコン膜からなる上部バリア膜ＴＢ１の膜厚の下限について、本発明者らが検証した結果を説明した。上部バリア膜ＴＢ１の膜厚の上限については、不揮発性メモリＮＶＭ１の消去速度によって規定し得る。この観点から、本実施の形態１の不揮発性メモリＮＶＭ１の上部バリア膜ＴＢ１の膜厚について本発明者らが検証した内容を、詳しく説明する。
【００９５】
スプリットゲート構造のＭＯＮＯＳ型メモリを適用する利点として、記憶情報の読み出し動作が高速で行えるということがある。消去状態の時にホールを多量に捕獲させることで、読み出し時にはメモリゲート電極ＭＧ１への印加電圧が０Ｖでも、低電圧でオン、オフをスイッチできる選択ゲート電極ＳＧ１をオン状態にすれば、大きな読み出し電流が得られる。そのため、読み出し時にメモリゲート電極ＭＧ１の電圧を昇圧する必要なく、高速な読み出しが可能となる。
【００９６】
たとえばマイクロコントローラは、高速なもので動作周波数が１００Ｍｈｚ以上を要求され、それを実現するための不揮発性メモリＮＶＭ１の読み出し電流は、１セルあたり約１０μＡ以上が必要となる。一方、電源電圧、Ｉ／Ｏ（入出力）系で３．３Ｖ系を使用する場合、３．３Ｖ系の高耐圧ＭＩＳトランジスタのジャンクション耐圧はおよそ６〜７Ｖ程度である。このような観点から、消去に使用できる電圧として±６Ｖ程度というのが、およその上限となる。
【００９７】
そこで、図９にメモリゲート電極ＭＧ１の電圧を−６Ｖ、拡散領域４，５の電圧を６ＶとしてＢＴＢＴ方式によるホットホール消去を行った場合の、メモリゲート絶縁膜ＭＩ１の等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）と消去時間の関係を表すグラフ図を示す。ここで、等価酸化膜厚とは、絶縁膜の厚さを酸化シリコン（二酸化シリコン）膜と等価な電気的膜厚として、比誘電率を用いて換算した値である。例えば、比誘電率が酸化シリコンの１０倍である絶縁体（誘電体）では、物理膜厚が１０ｎｍのときに等価酸化膜厚が１ｎｍとなる。なお、窒化シリコンの比誘電率は、酸化シリコンの比誘電率の約２倍である。消去時間は、読み出し時にメモリゲート電極ＭＧ１の電圧を−１Ｖ、選択ゲート電極ＳＧ１の電圧を１．５Ｖ、ドレイン電圧を１Ｖ、ソースを電圧０Ｖとしたときに、８３．３μＡ／μｍ以上の電流がソース−ドレイン間で流れるまでにかかる消去時間で規定している。これは、スプリットゲート構造のＭＯＮＯＳ型メモリにおいて、トランジスタの幅が０．１２μｍ以上のセルの読み出しを行う場合、メモリゲート電極ＭＧ１の電圧０Ｖで、１セルあたり１０μＡ以上の電流を十分に確保できるスペックであり、モジュールの高速動作に必要な電流値である。
【００９８】
本発明者らの検討によれば、マイクロコントローラなどに搭載されるフラッシュメモリの製品スペックとしては、１ＭＢｙｔｅあたり１秒程度で消去できることが望ましい。また、一度に流せる消去電流の上限値などの制約や、より細かな動作を行うために、４ｋｂｉｔ単位程度で消去を行うことが多い。この条件下では、１Ｍｂｙｔｅの消去を１秒で行うには、１ｂｉｔあたり、１（秒）÷８（Ｍｂｉｔ）×４（ｋｂｉｔ）=５００μ秒の消去時間以下であることが望ましい。
【００９９】
本図９より、およそメモリゲート絶縁膜ＭＩ１全体の厚さは、等価酸化膜厚１７．５ｎｍ以下で、消去に必要な時間が５００μ秒以下となり、上記の条件を満たす。従って、本実施の形態１の不揮発性メモリＮＶＭ１では、メモリゲート絶縁膜ＭＩ１全体の厚さは、等価酸化膜厚で１７．５ｎｍ以下である方が、より好ましい。これにより、消去動作がより高速であるスプリットゲート構造のＭＯＮＯＳ型メモリを実現できる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１００】
また、スプリットゲート構造のＭＯＮＯＳ型メモリにおいて、積層構造のメモリゲート絶縁膜の下層に配置する酸化シリコン膜は、４ｎｍより薄くなるとダイレクトトンネル現象による真性の電荷リークが見え始めるため、４ｎｍ以上とする必要がある。また、上記非特許文献１では、積層構造のメモリゲート絶縁膜の電荷保持層として配置する窒化シリコン膜は、４ｎｍ（等価酸化膜厚２ｎｍ）以下程度から電荷トラップ能力が弱くなることに言及している。従って、本実施の形態１の不揮発性メモリＮＶＭ１が有するメモリゲート絶縁膜ＭＩ１全体の等価酸化膜厚が１７．５ｎｍ以下とするとき、上部バリア膜ＴＢ１の等価酸化膜厚は、下部バリア膜ＢＢ１の４ｎｍと電荷保持膜の２ｎｍを引いて、１１．５ｎｍ以下である方が、より好ましいことになる。
【０１０１】
また上記では、本実施の形態１の不揮発性メモリＮＶＭ１において、メモリゲート電極ＭＧ１は多結晶シリコンを主体とし、ドナー不純物を含み、ｎ型導電型であるとして説明した。上述の各効果に関しては、メモリゲート電極ＭＧ１の不純物濃度に依らず、同様に効果的である。ただし、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１では、メモリゲート電極ＭＧ１に含まれる不純物濃度は、選択ゲート電極ＳＧ１に含まれる不純物濃度よりも低いほうが、より好ましい。その理由を以下で説明する。
【０１０２】
メモリゲート電極ＭＧ１の不純物濃度を低くすることで、メモリゲート絶縁膜ＭＩ１との界面付近の不純物濃度も低くなる。これにより、空乏化したゲートを適用することができる。ゲートが空乏化していると、電荷保持状態において上部および下部のバリア膜ＴＢ１，ＢＢ１に生じる電界が、ゲートが空乏化していない場合に比べて弱くなる。これは、ゲート中の不純物濃度が低い部分にも電界が生じるからである。そのため、電荷保持特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１０３】
このようなメモリゲート電極ＭＧ１を形成するためには、例えば、不純物を意図的に加えていない多結晶シリコン（ノンドープの多結晶シリコン）を用いて、メモリゲート電極ＭＧ１を形成する。この時点では、メモリゲート電極ＭＧ１は真性半導体に近い程度の不純物濃度を有する。ただし、メモリゲート電極ＭＧ１は、各拡散領域４，５などを形成する際のイオン注入マスクとして適用するため、当該イオン注入で導入される程度の不純物を含むことになる。メモリゲート電極ＭＧ１や各拡散領域４，５の形成方法については、後に詳しく説明する。
【０１０４】
以上のような効果を有する不揮発性メモリＮＶＭ１を備えた本実施の形態１の半導体装置の製造方法を、図１０〜図２１を用いて説明する。図１０〜図２１は、上記図１に該当する領域における製造工程中の要部断面図である。
【０１０５】
はじめに、図１０に示すように、シリコン基板１の主面にＳＴＩ構造の分離部２を形成する。分離部２は、フォトリソグラフィ法およびエッチング法によりシリコン基板１の表面に浅い溝を形成し、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより酸化シリコンを体積し、化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法を施すことで、浅い溝に酸化シリコンを埋め込むことで形成する。分離部２は、シリコン基板１上において、不揮発性メモリやその他の素子を形成する領域を規定するようにして形成する。このように分離部２によって規定されたシリコン基板１上の領域を活性領域（アクティブ領域）などと言う。
【０１０６】
その後、シリコン基板１上にｐウェル３を形成する。ここでは、フォトリソグラフィ法によって形成したフォトレジスト膜（図示しない）などによって、ｐウェル３を形成しない領域を覆い、これをイオン注入マスクとしてシリコン基板１にイオン注入および熱処理を施すことで、ｐウェル３を形成する。ｐウェル３はｐ型導電型の半導体領域であるから、アクセプタ不純物となる原子（例えば、ホウ素など）をイオン注入する。ここで、形成する不揮発性メモリＮＶＭ１の閾値電圧を調整する場合には、本工程でシリコン基板１の活性領域表面にイオン注入を施すことで、チャネルの不純物濃度を調整しても良い。
【０１０７】
次に、図１１に示すように、シリコン基板１上に選択ゲート絶縁膜ＳＩ１を形成し、選択ゲート絶縁膜ＳＩ１上に選択ゲート電極ＳＧ１を形成する。これには、例えば、シリコン基板１を熱酸化することで、シリコン基板１上に酸化シリコンを主体とする絶縁膜である酸化シリコン膜９を、例えば２．５ｎｍ程度形成する。その後、例えばＣＶＤ法などによって、酸化シリコン膜９上に多結晶シリコン膜１０（ポリシリコンとも言う）を、例えば２００ｎｍ程度堆積する。続いて、フォトリソグラフィ法やエッチング法などにより、多結晶シリコン膜１０および酸化シリコン膜９を順に加工することで、多結晶シリコン膜１０からなる選択ゲート電極ＳＧ１を形成し、酸化シリコン膜９からなる選択ゲート絶縁膜ＳＩ１を形成する。ここで、選択ゲート電極ＳＧ１の導電型および導電率を調整するために、選択ゲート電極ＳＧ１となる多結晶シリコン膜１０には所望の不純物を導入する必要がある。その方法として、予め不純物を導入した多結晶シリコン膜１０（ドープドポリシリコン）をＣＶＤによって堆積しても良いし、多結晶シリコン膜１０を堆積した後、加工する前に、イオン注入によって不純物を導入しても良い。以上の工程によって、シリコン基板１上に選択ゲート絶縁膜ＳＩ１を形成し、その上に選択ゲート電極ＳＧ１を形成したことになる。
【０１０８】
次に、図１２に示すように、シリコン基板１の主面を覆うようにして、順に、酸化シリコンを主体とする絶縁膜である酸化シリコン膜（第１バリア膜）１１、および、窒化シリコンを主体とする絶縁膜である窒化シリコン膜（電荷保持膜）１２を形成する。これには、例えば、シリコン基板１を熱酸化することで、シリコン基板１上に酸化シリコン膜１１を、例えば４〜５ｎｍ程度形成する。このとき、多結晶シリコンからなる選択ゲート電極ＳＧ１の側壁および上面も酸化され、酸化シリコン膜１１が形成される。その後、例えばＣＶＤ法などによって、酸化シリコン膜１１を覆うようにして窒化シリコン膜１２を、例えば５〜１０ｎｍ程度堆積する。酸化シリコン膜１１は４ｎｍ程度よりも薄いと、注入された電荷がダイレクトトンネル現象によって基板側へ漏れてしまう。逆に、４ｎｍ程度以上の酸化膜厚であれば、基板表面に近い酸化膜中、窒化膜中のごく浅いトラップに捕獲されたキャリア以外は基板側へ漏れ難くなる。また、窒化シリコン膜１２は４ｎｍより薄い膜厚になるとキャリアの捕獲能力が低下するため、４ｎｍ以上とするのが望ましい。本工程で形成した酸化シリコン膜１１および窒化シリコン膜１２は、後述の加工によって、それぞれ、メモリゲート絶縁膜ＭＩ１の下部バリア膜ＢＢ１および電荷保持膜ＣＳ１となる絶縁膜である。具体的な加工工程に関しては、後に詳しく説明する。
【０１０９】
次に、図１３に示すように、シリコン基板１上に形成した窒化シリコン膜１２を覆うようにして、酸窒化シリコンを主体とする絶縁膜である酸窒化シリコン膜（第２バリア膜）１３を形成する。ここで、本実施の形態１の半導体装置の製造方法では、酸窒化シリコン膜１３をＣＶＤ法によって堆積する。例えば、組成比ｘが０．５５（屈折率ＲＩが１．７）となり、膜厚が９ｎｍ程度となるように、ＣＶＤ法によって酸窒化シリコン膜１３を堆積する。本工程で形成した酸窒化シリコン膜１３は、後述の加工によって、メモリゲート絶縁膜ＭＩ１の上部バリア膜ＴＢ１となる絶縁膜である。具体的な加工工程に関しては、後に詳しく説明する。
【０１１０】
上部バリア膜ＴＢ１としてこのような酸窒化シリコン膜１３を形成することによる効果は、上記図１〜上記図９を用いて説明したものと同様であり、ここでの重複した説明は省略する。また、上部バリア膜ＴＢ１として形成した酸窒化シリコン膜１３の組成比ｘ（屈折率ＲＩ）や膜厚を調整することで発現し得る効果の違いに関しても、上記図１〜上記図９を用いて説明したものと同様である。また、本工程では上部バリア膜ＴＢ１として酸窒化シリコン膜１３を形成するとして説明したが、上部バリア膜ＴＢ１としては、酸化シリコンよりもバンドギャップの小さい絶縁膜を選択することが効果的であり、その中で、酸窒化シリコンがより効果的である。その理由に関しても、上述の通りである。
【０１１１】
本実施の形態１の半導体装置の製造方法において、上記の工程で、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３を、ＣＶＤ法によって形成することに一つの特徴がある。上部バリア膜ＴＢ１としての酸窒化シリコン膜１３をＣＶＤ法によって形成することの効果に関しては、後に詳しく説明する。
【０１１２】
続く工程では、図１４に示すように、酸窒化シリコン膜１３を覆うようにして、多結晶シリコン膜１４を形成する。ここでは、例えばＣＶＤ法によって、多結晶シリコン膜１４を形成する。その後、図１５に示すように、多結晶シリコン膜１４の全面に対して、シリコン基板１の主面に垂直な方向に選択性を有するようなエッチング（エッチバック）を施す。これにより、多結晶シリコン膜１４のうち、選択ゲート電極ＳＧ１の両側壁を覆う部分を残し、他の部分が除去される。続いて、酸窒化シリコン膜１３、窒化シリコン膜１２、および、酸化シリコン膜１１に対してエッチバックを施す。これにより、上記３層の絶縁膜のうち、多結晶シリコン膜１４に覆われた部分、即ち、多結晶シリコン膜１４とシリコン基板１との間に配置された部分、および、多結晶シリコン膜１４と選択ゲート電極ＳＧ１との間に配置された部分を残し、他の部分が除去される。
【０１１３】
次に、図１６に示すように、多結晶シリコン膜１４、および、酸化シリコン膜１１と窒化シリコン膜１２と酸窒化シリコン膜１３とからなる積層絶縁膜のうち、選択ゲート電極ＳＧ１の片側壁に配置された部分を除去する。これには、まず、選択ゲート電極ＳＧ１の一方の側壁を覆い、他の一方の側壁を露出するようなフォトレジスト膜１５を、フォトリソグラフィ法などによって形成する。その後、フォトレジスト膜１５をエッチングマスクとしてエッチングを施すことで、露出した部分の多結晶シリコン膜１４、および、酸化シリコン膜１１と窒化シリコン膜１２と酸窒化シリコン膜１３とからなる積層絶縁膜を除去する。このようにして、多結晶シリコン膜１４からなるメモリゲート電極ＭＧ１を形成する。また、酸化シリコン膜１１、窒化シリコン膜１２および酸窒化シリコン膜１３からなるメモリゲート絶縁膜ＭＩ１を形成する。ここで、酸化シリコン膜１１は下部バリア膜ＢＢ１として、窒化シリコン膜１２は電荷保持膜ＣＳ１として、酸窒化シリコン膜１３は上部バリア膜ＴＢ１として機能する。即ち、上記の工程によって、下部バリア膜ＢＢ１としての酸化シリコン膜１１、電荷保持膜ＣＳ１としての窒化シリコン膜１２、および、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３からなるメモリゲート絶縁膜ＭＩ１を形成したことになる。
【０１１４】
以上のような工程によって形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１は、より詳しくは、以下のような形態でシリコン基板１上に配置したことになる。即ち、メモリゲート絶縁膜ＭＩ１は、シリコン基板１に近い方から順に、下部バリア膜ＢＢ１、電荷保持膜ＣＳ１、および、上部バリア膜ＴＢ１を有するようにして配置されたことになる。また、メモリゲート絶縁膜ＭＩ１上にはメモリゲート電極ＭＧ１が配置されたことになる。言い換えれば、シリコン基板１上には、メモリゲート絶縁膜ＭＩ１を介してメモリゲート電極ＭＧ１が配置されたことになる。更に言い換えれば、メモリゲート絶縁膜ＭＩ１は、メモリゲート電極ＭＧ１とシリコン基板１との間に配置されたことになる。また、シリコン基板１上において、メモリゲート電極ＭＧ１は選択ゲート電極ＳＧ１に隣り合うような位置に配置されたことになる。ただし、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１との間には、メモリゲート電極ＭＧ１とシリコン基板１との間に配置されたメモリゲート絶縁膜ＭＩ１が同様に、かつ一体的に配置され、両者を電気的に絶縁している。言い換えれば、選択ゲート電極ＳＧ１の片側の側壁には、メモリゲート絶縁膜ＭＩ１を介してメモリゲート電極ＭＧ１が配置されたことになる。更に言い換えれば、メモリゲート絶縁膜ＭＩ１は、メモリゲート電極ＭＧ１とシリコン基板１との間から、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１との間に渡って一体的に配置されたことになる。
【０１１５】
ここで、メモリゲート電極ＭＧ１の導電型および導電率を調整するために、メモリゲート電極ＭＧ１となる多結晶シリコン膜１４には所望の不純物を導入する必要がある。その方法として、上記図１４で説明した工程において、不純物を導入した多結晶シリコン膜１４をＣＶＤ法によって堆積しても良いし、多結晶シリコン膜１４を堆積した後、加工する前に、イオン注入によって不純物を導入しても良い。ただし、上記図１〜上記図９を用いて説明したように、本実施の形態１の半導体装置では、メモリゲート電極ＭＧ１に含まれる不純物濃度は、選択ゲート電極ＳＧ１に含まれる不純物濃度よりも低い方が、より好ましい。その理由に関しては、上述の通りである。この観点から、上記図１４の工程ではノンドープの多結晶シリコン膜１４を形成することで、選択ゲート電極ＳＧ１よりも不純物濃度の低いメモリゲート電極ＭＧ１を実現できる。
【０１１６】
続く工程では、図１７に示すように、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１とが互いに隣り合わない方の側方下部のシリコン基板１に、ｎ型導電型の半導体領域である低濃度拡散領域４を形成する。これには、シリコン基板１に対してドナー不純物をイオン注入することで、低濃度拡散領域４を形成する。このイオン注入の際には、先にシリコン基板１上に形成した選択ゲート電極ＳＧ１およびメモリゲート電極ＭＧ１がイオン注入マスクとなり、両ゲート電極ＳＧ１，ＭＧ１下のシリコン基板１にはドナー不純物が導入されない。即ち、両ゲート電極ＳＧ１，ＭＧ１下のシリコン基板１には低濃度拡散領域４が形成されず、両ゲート電極ＳＧ１，ＭＧ１の側壁側下のシリコン基板１に低濃度拡散領域４が形成される。
【０１１７】
次に、図１８に示すように、選択ゲート電極ＳＧ１とメモリゲート電極ＭＧ１とが互いに隣り合わない方の側壁を覆うようにして、サイドウォールスペーサ６を形成する。これには、まず、シリコン基板１を覆うようにして、例えば酸化シリコンを主体とする絶縁膜をＣＶＤ法などによって堆積する。その後、酸化シリコン膜に対してエッチバックを施すことで、選択ゲート電極ＳＧ１とメモリゲート電極ＭＧ１との側壁を覆うようなサイドウォールスペーサ６を形成できる。サイドウォールスペーサ６としては、酸化シリコンのほかに、窒化シリコン、または、それらの積層膜を主体とする絶縁膜であっても良い。
【０１１８】
次に、図１９に示すように、メモリゲート電極ＭＧ１と選択ゲート電極ＳＧ１とが互いに隣り合わない方の側方下部のシリコン基板１であって、低濃度拡散領域４よりも離れた箇所に、ｎ型導電型の半導体領域である高濃度拡散領域５を形成する。これには、シリコン基板１に対してドナー不純物をイオン注入することで、高濃度拡散領域５を形成する。このイオン注入の際には、先にシリコン基板１上に形成した選択ゲート電極ＳＧ１、メモリゲート電極ＭＧ１、および、サイドウォールスペーサ６がイオン注入マスクとなり、両ゲート電極ＳＧ１，ＭＧ１下およびサイドウォールスペーサ６下のシリコン基板１にはドナー不純物が導入されない。即ち、両ゲート電極ＳＧ１，ＭＧ１下およびサイドウォールスペーサ６下のシリコン基板１には高濃度拡散領域５が形成されず、両ゲート電極ＳＧ１，ＭＧ１の側壁側下であって、サイドウォールスペーサ６の分だけ離れた位置のシリコン基板１に高濃度拡散領域５が形成される。
【０１１９】
ここでは、低濃度拡散領域４と高濃度拡散領域５とを比較して、低濃度拡散領域４の方が高濃度拡散領域５よりも小さなドーズ量で、かつ、低い注入エネルギーでドナー不純物をイオン注入する。従って、低濃度拡散領域４は、高濃度拡散領域５の不純物濃度よりも低く、かつ、高濃度拡散領域５の深さよりも浅くなるようにして形成される。また、低濃度拡散領域４と高濃度拡散領域５とは互いに接し、電気的に接続するようにして形成される。以上のようにして、低濃度拡散領域４をエクステンション領域として有するような高濃度拡散領域５からなる、ソース・ドレイン構造を形成する。
【０１２０】
ここで、上記図１７〜上記図１９を用いて説明したように、先の工程で形成したメモリゲート電極ＭＧ１は、低濃度拡散領域４および高濃度拡散領域５を形成する際に、イオン注入マスクとして適用している。従って、例えば上記図１４の工程でノンドープの多結晶シリコン膜１４（後にメモリゲート電極ＭＧ１）を形成したとしても、メモリゲート電極ＭＧ１には、低濃度拡散領域４および高濃度拡散領域５で導入されたドナー不純物と同程度の不純物濃度のドナー不純物が含まれることになる。ただし、上記図１１で説明した工程では、これよりも多くのドナー不純物が含まれるようにして選択ゲート電極ＳＧ１を形成する。これにより、メモリゲート電極ＭＧ１は選択ゲート電極ＳＧ１よりも低い不純物濃度を有するという、上述のように効果的な構造を実現できる。
【０１２１】
以上のようにして、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の基本的な構造を形成することができる。以下では、不揮発性メモリＮＶＭ１に給電するための給電機構の形成方法を説明する。
【０１２２】
上記より続く工程として、図２０に示すように、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１、および、高濃度拡散領域５の表面に、金属シリサイド層７を形成する。これには、所謂サリサイドプロセスによって、金属シリサイド層７を形成する。具体的には、まず、シリコン基板１を覆うようにして、スパッタリング法などによって、例えばコバルトやニッケルなどからなる金属膜を堆積する。その後、熱処理を施すことで、金属膜とシリコンとが接している箇所でシリサイド反応が起こり、金属膜とシリコンとが化合する。この化合物が、コバルトシリサイドやニッケルシリサイドなどからなる金属シリサイド膜となる。その後エッチングを施すことで、シリサイド反応により金属シリサイド膜とならなかった金属膜を除去することで、金属シリサイド層７を形成する。上記の工程で、金属膜とシリコンとが接する箇所とは、それぞれシリコンからなる、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１、および、高濃度拡散領域５の表面である。他のシリコンからなる箇所は、絶縁膜などによって覆われており、金属膜とは接しない。従って、上記のようにして、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１、および、高濃度拡散領域５の表面に、金属シリサイド層７を形成することができる。
【０１２３】
次に、図２１に示すように、シリコン基板１を覆うようにして、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜８を形成する。これには、例えばＣＶＤ法などによってシリコン基板１上に酸化シリコン膜を堆積し、ＣＭＰ法などによって表面研磨を施すことで、層間絶縁膜８を形成する。ここでは、層間絶縁膜８を堆積する前に、その下層として窒化シリコンを主体とする絶縁膜からなるエッチングストップ膜を形成しても良い（図示しない）。その後、層間絶縁膜８を貫通し、金属シリサイド層７に達するようなコンタクトプラグＣＰ１と、層間絶縁膜８上においてコンタクトプラグＣＰ１と電気的に接続するような金属配線ＭＷ１とを形成する。これには、まず、層間絶縁膜８にフォトリソグラフィ法やエッチング法などによってコンタクトホールを形成し、これを埋め込むようにして、タングステン、アルミニウムまたは銅などからなるコンタクトプラグを堆積する。その後、層間絶縁膜８上にアルミニウムまたは銅などからなる金属膜を堆積し、これをフォトリソグラフィ法やエッチング法などによって所望の回路パターンを有するようにパターニングすることで、金属配線ＭＷ１を形成する。ここでは、コンタクトプラグＣＰ１と層間絶縁膜８および金属シリサイド層７との間、または、金属配線ＭＷ１と層間絶縁膜８との間などに、バリア金属膜を形成しても良い（図示しない）。
【０１２４】
以上のようにして、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１と、その給電機構の基本的な構成を形成することができる。以下では、上記のような工程で不揮発性メモリＮＶＭ１を形成することの効果について、詳しく説明する。
【０１２５】
例えば、本発明者らが検討した製造方法では、上部バリア膜としては、酸化シリコンを主体とする絶縁膜をＩＳＳＧ酸化法によって形成している。上述のように、このようなＩＳＳＧ酸化法によれば、Ｌ字型部のような角部にも回りこみが良く、コンフォーマルに酸化できる。しかしながら、ＩＳＳＧ酸化法によって、実用上のスループットを満たしながら窒化シリコン膜１２からなる電荷保持膜ＣＳ１上に、４〜５ｎｍ程度の酸化シリコン膜を形成するためには、処理時の温度を高温にし、かつ、処理時の水素濃度を高濃度にする必要があることが分かっている。そして、このような水素原子は下部バリア膜としての酸化シリコン膜において、その膜中やシリコン基板界面における、良好なシリコンと酸素との結合をも、シリコンと水素との結合に置換してしまう。上述のように、このような下部バリア膜に存在するシリコンと水素との結合においては、メモリ書き換えのためのキャリアの授受に伴い水素が脱離することで、キャリアを捕獲する欠陥準位となる。このような欠陥は時間経過と共に回復することから、不揮発性メモリの閾値電圧の変動やばらつきの一原因となる。
【０１２６】
これに対して、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の製造方法では、上記図１３を用いて説明したように、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３をＣＶＤ法によって形成する。このＣＶＤ法による工程では、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料ガスとして用い、この原料ガスに酸化剤として一酸化二窒素（Ｎ２Ｏ）を添加し、アンモニアの流量を制限することで、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３を形成する。ここでは、未反応水素の生成や、当該水素のシリコン基板１と下部バリア膜ＢＢ１との界面への拡散はほとんどない。従って、下部バリア膜ＢＢ１としての酸化シリコン膜１１とシリコン基板１との界面では、良好なシリコンと酸素との結合が保たれる。そのため、不揮発性メモリＮＶＭ１の書き換え動作時における、キャリアの授受に伴う界面欠陥の生成を低減することができる。従って、本実施の形態１の製造方法によって形成した不揮発性メモリＮＶＭ１では、時間経過に伴う界面欠陥の量の変化が低減されるので、閾値電圧の変動も低減できる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１２７】
また、別の観点から、上部バリア膜としての酸化シリコン膜をＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、または、オゾン酸化法などで熱酸化することで形成した場合、電荷保持膜としての窒化シリコン膜と上部バリア膜としての酸化シリコン膜との界面に遷移層が形成され得ることが分かっている。そして、このような遷移層は多数のダングリングボンドなどの欠陥を有し、この欠陥を介してキャリアの移動が促進されることが分かった。このようなキャリアの移動は不揮発性メモリの閾値電圧の変動やばらつきの一原因となる。
【０１２８】
これに対して、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の製造方法では、上述の通り、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３をＣＶＤ法によって形成している。この方法によれば、窒化シリコン膜を熱酸化したときに見られるような界面遷移層の生成を低減できる。そのため、不揮発性メモリＮＶＭ１の動作において電荷保持膜ＣＳ１としての窒化シリコン膜１２に捕獲されたキャリアは、より拡散し難くなる。従って、本実施の形態１の製造方法によって形成した不揮発性メモリＮＶＭ１では、捕獲されたキャリアの拡散が抑制され、閾値電圧の変動も低減できる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１２９】
また、本発明者らの検討により、メモリセルトランジスタおよび周辺回路部トランジスタを形成後の水素アニールによる界面欠陥修復時の適切な温度範囲も、明らかになった。水素アニールは、成膜時や、その他不純物注入やエッチングなどのプロセス工程で生じるトランジスタのゲート絶縁膜と基板界面の欠陥を水素で終端する技術である。水素アニールをしない場合、成膜時やその他プロセス工程で生じる真性の界面欠陥がそのまま残るため、界面欠陥量は非常に多くなる。界面欠陥量が多いと、メモリセルおよび周辺回路トランジスタのチャネル部は高抵抗となり、ＯＮ電流が極めて少なくなる。また、メモリセルおよび周辺回路トランジスタの界面欠陥に電荷がトラップされることによる閾値ばらつきを引き起こす。よって水素アニールによる界面欠陥の修復は必要となる。そして水素アニールは、プロセス中にできる界面欠陥の修復であるため、なるべく後の工程（メモリセルおよび周辺回路トランジスタ形成後）に行うことが望ましい。そして高温の水素雰囲気であるほうが、より欠陥修復に効果がある。
【０１３０】
しかしながら、これまで述べたように、高温の水素雰囲気によるアニールは、良好なシリコンと酸素との結合をも、シリコンと水素との結合に置換してしまい、結果として書き換えに際して生成出来る界面欠陥の増加を招く。よって、成膜時やその他プロセス中に生じる真性の界面欠陥のみを水素で終端し、良好なシリコンと酸素の結合を置換しない温度範囲による水素アニールが必要である。
【０１３１】
図２２の縦軸には、不揮発性メモリＮＶＭ１に書き込み動作を施した後、１５０℃雰囲気中にて１０００秒間放置した後の閾値電圧を示している。書き込み動作直後の閾値電圧を電圧Ｖ１としている。横軸には、メモリセル形成後に水素雰囲気中で熱処理を施した際の温度を示している。図２２から分かるように、４００℃〜４５０℃程度の温度で熱処理を施した場合、閾値電圧の変動はほとんど見られない。一方、５５０℃を超えるような温度で熱処理を施した場合、閾値電圧が変動してしまう。本発明者らの検証によれば、このように５５０℃を超える温度で熱処理を施した場合、過剰なシリコンと水素との結合の生成とその脱離がもたらした界面欠陥によって、閾値電圧が変動したものと考えられる。また、４００℃未満の熱処理では、選択ゲート絶縁膜ＳＩ１とチャネルとの界面の真性欠陥を、十分に回復させることが困難である。以上より、本実施の形態１の半導体装置の製造方法においては、４００℃以上、５５０℃以下の温度で、上記の水素雰囲気中での熱処理を施す方が、より好ましい。これにより、良好なシリコンと酸素の結合を水素で置換することなく、かつメモリセルトランジスタ及び周辺回路部トランジスタの真性の界面欠陥を修復させることができる。従って、選択ゲート絶縁膜ＳＩ１を高品質化でき、不揮発性メモリＮＶＭ１の動作速度および駆動能力を向上できる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１３２】
また、上記図１４の工程では、後の加工でメモリゲート電極ＭＧ１となる多結晶シリコン膜１４として、ノンドープの多結晶シリコン膜１４を形成することで、選択ゲート電極ＳＧ１よりも不純物濃度の低いメモリゲート電極ＭＧ１を形成するとして説明した。ここで、上述の上部バリア膜ＴＢ１をＣＶＤ法で形成することの効果や、上述の熱処理を施すことの効果などは、メモリゲート電極ＭＧ１の不純物濃度によらない。言い換えれば、選択ゲート電極ＭＧ１と同程度の不純物濃度を有するようにしてメモリゲート電極ＭＧ１を形成したとしても、上述の効果は同様に発現し得る。
【０１３３】
ただし、本実施の形態１の半導体装置の製造方法では、メモリゲート電極ＭＧ１は、選択ゲート電極ＳＧ１よりも低い不純物濃度を有するようにして形成する方が、より好ましい。なぜなら、メモリゲート電極ＭＧ１の不純物濃度を低くすることで、メモリゲート絶縁膜ＭＩ１との界面付近の不純物濃度も低くなる。これにより、空乏化したゲートを適用することができる。ゲートが空乏化していると、電荷保持状態において上部および下部のバリア膜ＴＢ１，ＢＢ１に生じる電界が、ゲートが空乏化していない場合に比べて弱くなる。これは、ゲート中の不純物濃度が低い部分にも電界が生じるからである。そのため、電荷保持特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１３４】
（実施の形態２）
本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２の構造について、図２３を用いて説明する。本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２は、以下で特記する構成を除いて、上記実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１と同様の構成要素を有し、同様の構造である。図２３は本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２の要部断面図であり、上記図１と同様の箇所を示している。
【０１３５】
本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２は、メモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ２の構成が、以下の点で、上記実施の形態１の不揮発性メモリＮＶＭ１のメモリゲート絶縁膜ＭＩ１と異なる。本実施の形態２の不揮発性メモリＮＶＭ２のメモリゲート絶縁膜ＭＩ２を構成する上部バリア膜（第２バリア膜）ＴＢ２は、酸化シリコンを主体とする絶縁膜である。言い換えれば、上記実施の形態１の不揮発性メモリＮＶＭ１のメモリゲート絶縁膜ＭＩ１は酸窒化シリコン膜からなる上部バリア膜ＴＢ１を有していたのに対し、本実施の形態２の不揮発性メモリＮＶＭ２のメモリゲート絶縁膜ＭＩ２は、酸化シリコン膜からなる上部バリア膜ＴＢ２を有している。メモリゲート絶縁膜ＭＩ２の他の構成要素および構造などの仕様は、上記実施の形態１のメモリゲート絶縁膜ＭＩ１と同様である。
【０１３６】
このように、本実施の形態２の不揮発性メモリＮＶＭ２は、メモリゲート絶縁膜ＭＩ２として酸化シリコン膜（下部バリア膜ＢＢ１）、窒化シリコン膜（電荷保持膜ＣＳ１）および酸化シリコン膜(上部バリア膜ＴＢ２)を有し、スプリットゲート構造を有するＭＯＮＯＳ型メモリである。これは、構造上は、本発明者らが事前に検討した従来の不揮発性メモリ（例えば、上記図４６〜上記図５２などを用いて説明した不揮発性メモリＮＶＭｂなど）と同様の構造である。ただし、本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２は、その製造方法に特徴がある。以下で、図２４〜図２６を用いて、本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２の製造方法について、詳しく説明する。図２４〜図２６は本実施の形態２の半導体装置の製造工程中において、上記実施の形態１の半導体装置の製造方法を説明した上記図１０〜上記図２１と同様の箇所における要部断面図を示している。
【０１３７】
まず、図２４に示すように、上記図１０〜上記図１２を用いて説明した工程と同様にして、シリコン基板１上に、分離部２、ｐウェル３、選択ゲート絶縁膜ＳＩ１、選択ゲート電極ＳＧ１、酸化シリコン膜１１、および、窒化シリコン膜１２を形成する。
【０１３８】
次に、図２５に示すように、窒化シリコン膜１２を覆うようにして、酸化シリコン膜（第２バリア膜）１６を形成する。その後、図２６に示すように、上記図１４〜上記図１６を用いて説明した工程と同様にして、酸化シリコン膜１１からなる下部バリア膜ＢＢ１、窒化シリコン膜１２からなる電荷保持膜ＣＳ１、および、酸化シリコン膜１６からなる上部バリア膜ＴＢ２の３層の積層絶縁膜からなるメモリゲート絶縁膜ＭＩ２と、その上部を覆うメモリゲート電極ＭＧ１とを形成する。続いて、上記図１７〜上記図２１を用いて説明した工程と同様にして、低濃度拡散領域４、サイドウォールスペーサ６、高濃度拡散領域５、金属シリサイド層７、層間絶縁膜８、コンタクトプラグＣＰ１、および、金属配線ＭＷ１を形成する。このようにして、本実施の形態２の不揮発性メモリＮＶＭ２を有する半導体装置を形成する。
【０１３９】
ここで、本実施の形態２の半導体装置の製造方法では、メモリゲート絶縁膜ＭＩ２を構成する上部バリア膜ＴＢ２としての酸化シリコン膜１６の形成方法において、以下のような特徴を持つ。即ち、本実施の形態２の半導体装置の製造方法では、電荷保持膜ＣＳ１としての窒化シリコン膜１２を覆うようにして、ＣＶＤ法によって酸化シリコンを主体とする絶縁膜である酸化シリコン膜１６を形成する。特に、このＣＶＤ法による酸化シリコン膜１６の形成工程では、四塩化ケイ素（ＳｉＣｌ４）またはジクロロシラン（ＳｉＨ２Ｃｌ４）と、一酸化二窒素（Ｎ２Ｏ）とを含むガスを用いる。代表的な反応として、ＳｉＨ２Ｃｌ４＋３Ｎ２Ｏ→ＳｉＯ２＋Ｈ２Ｏ＋３Ｎ２＋Ｃｌ２や、ＳｉＣｌ４＋２Ｎ２Ｏ→ＳｉＯ２＋２Ｎ２＋２Ｃｌ２などがある。このような反応によって生成した酸化シリコン（ＳｉＯ２）を堆積した酸化シリコン膜を、ＨＴＯ（High Temperature Oxide）膜などと称することもある。言い換えれば、本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２では、メモリゲート絶縁膜ＭＩ２を構成する上部バリア膜ＴＢ２として、ＨＴＯ膜を適用している。
【０１４０】
例えば、本発明者らが検討した製造方法では、上部バリア膜としては、酸化シリコンを主体とする絶縁膜をＩＳＳＧ酸化法によって形成している。上述のように、このようなＩＳＳＧ酸化法によれば、Ｌ字型部のような角部にも回りこみが良く、コンフォーマルに酸化できる。しかしながら、ＩＳＳＧ酸化法によって、実用上のスループットを満たしながら窒化シリコン膜１２からなる電荷保持膜ＣＳ１上に、４〜５ｎｍ程度の酸化シリコン膜を形成するためには、処理時の温度を高温にし、かつ、処理時の水素濃度を高濃度にする必要があることが分かっている。そして、このような水素原子は下部バリア膜としての酸化シリコン膜において、その膜中やシリコン基板界面における、良好なシリコンと酸素との結合をも、シリコンと水素との結合に置換してしまう。上述のように、このような下部バリア膜に存在するシリコンと水素との結合においては、メモリ書き換えのためのキャリアの授受に伴い水素が脱離することで、キャリアを捕獲する欠陥準位となる。このような欠陥は時間経過と共に回復することから、不揮発性メモリの閾値電圧の変動やばらつきの一原因となる。
【０１４１】
これに対して、本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２の製造方法では、上部バリア膜ＴＢ２として、ＣＶＤ法によって形成した酸化シリコン（特にＨＴＯ膜）である酸化シリコン膜１６を適用している。ここでは、ＩＳＳＧ法によらないため、未反応水素の生成や、当該水素のシリコン基板１と下部バリア膜ＢＢ１との界面への拡散はほとんどない。従って、下部バリア膜ＢＢ１としての酸化シリコン膜１１とシリコン基板１との界面では、良好なシリコンと酸素との結合が保たれる。そのため、不揮発性メモリＮＶＭ２の書き換え動作時における、キャリアの授受に伴う界面欠陥の生成を低減することができる。従って、本実施の形態２の製造方法によって形成した不揮発性メモリＮＶＭ２では、時間経過に伴う界面欠陥の量の変化が低減されるので、閾値電圧の変動も低減できる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１４２】
また、ＣＶＤ法によって形成したＨＴＯ膜を上部バリア膜ＴＢ２として適用することで、電荷保持膜ＣＳ１としての窒化シリコン膜１２と上部バリア膜ＴＢ２としての酸化シリコン膜１６との間には遷移層が形成され難いため、捕獲電荷の膜中の移動のし易さを低減できる。これにより、不揮発性メモリＮＶＭ２のメモリ動作中における閾値電圧の変動を、より低減することができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１４３】
更に、上述のようなＣＶＤ法によるＨＴＯ膜で上部バリア膜ＴＢ２を形成することの他の効果は、不揮発性メモリＮＶＭ２のアレイ動作時に発現され得る。これに関して、以下で詳しく説明する。
【０１４４】
本発明者らの検討によれば、スプリットゲート構造のＭＯＮＯＳ型メモリのアレイ動作時において、あるメモリセルへの書き込み時に他のメモリセルが誤って書き込み及び消去されてしまうという問題（ディスターブモード）がある。例えば、上記図４９のアレイ構成において、メモリゲート用ワード線ＭＧＬ０とメモリゲート用ワード線ＭＧＬ２とが束ねられ、これらに同一の電圧が印加される場合を考える。メモリの書き込み、消去および読み出し動作を高速化するため、また、周辺回路面積を低減するために、メモリゲート用ワード線ＭＧＬは束ねられることがある。
【０１４５】
ビット線ＢＬ０および選択ゲート用ワード線ＳＧＬ０で選択されるメモリセルに対し、ＳＳＩ方式で書き込み動作を施す場合、メモリゲート用ワード線ＭＧＬ０には正の高電圧を印加する。このとき、メモリゲート用ワード線ＭＧＬ０と一緒に束ねられている他のメモリゲート用ワード線ＭＧＬ２などにも正の高電圧が印加される。そのため、書き込みを順次行っていくに従い、ある非選択セルが受けるディスターブ時間（メモリゲートに高電圧が掛かっている時間）は、１セルの書き込み時間よりも長くなる。特に、束ねられたメモリゲート用ワード線ＭＧＬの数が多いほど、１つの非選択セルが受けるディスターブ時間は延びる。このようなアレイ構成を組む場合、上部バリア膜ＴＢ２のバリアポテンシャルが高いほど、ディスターブ耐性は向上する。これは、メモリゲートに高電圧が印加されたときにも、ゲートに電荷が引き抜かれ難くなるからである。上部バリア膜ＴＢ２がＨＴＯ膜である場合、バリアポテンシャルの高さが十分であるので、上記のようなディスターブは起こり難い。よって、より多くのメモリゲート用ワード線ＭＧＬを束ねられる。また、書き込み単位をより小さくすることができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１４６】
図２７に、上部バリア膜ＴＢ２となる酸化シリコン膜１６としてＨＴＯ膜を適用した場合の、不揮発性メモリＮＶＭ２の保持特性を示している。ここでは、各試料で同じ書き込み閾値電圧と消去閾値電圧とを定め、ＳＳＩ方式による書き込み動作とＢＴＢＴ方式による消去動作とを同条件で室温の下、１０００回施した後の、閾値電圧の変化を示している。有意差を短時間で明確にするため、保持特性は１５０℃の温度で評価している。縦軸には、不揮発性メモリＮＶＭ２への書き込み動作後、１５０℃の温度で１時間放置した後の閾値電圧の変化量を示している。即ち、図の上側の特性ほど、閾値電圧の変動が大きい特性であることを表す。横軸には、上部バリア膜ＴＢ２としての酸化シリコン膜１６の膜厚を示している。特に、図２７には、酸化シリコン膜１６の形成方法と、形成後の熱処理とを変えた場合の特性Ｐ０９〜Ｐ１１を示している。より具体的には、上部バリア膜ＴＢ２としてＣＶＤ法によってＨＴＯ膜からなる酸化シリコン膜１６を形成した後、水蒸気を含むウェット酸化雰囲気中で７５０℃の熱処理を施した場合の特性を、特性Ｐ０９として示している。処理時間はシリコン基板上を酸化する場合に、およそ５ｎｍ程度酸化されるだけの時間である。また、上部バリア膜ＴＢ２としてＣＶＤ法によってＨＴＯ膜からなる酸化シリコン膜１６を形成した後、窒素雰囲気中で１０００℃程度の熱処理を６０秒施した場合の特性を、特性Ｐ１０として示している。また、比較のため、上部バリア膜としてＩＳＳＧ酸化法によって酸化シリコン膜を形成した場合の特性を、特性Ｐ１１として示している。
【０１４７】
図２７より、上部バリア膜ＴＢ２として、ＩＳＳＧ酸化法によって形成した酸化シリコン膜を用いるよりも、ＣＶＤ法によるＨＴＯ膜からなる酸化シリコン膜１６を用いる方が不揮発性メモリＮＶＭ２の閾値電圧の変動が小さく、保持特性を向上できることが分かる。これは、上述のように、ＣＶＤ法によるＨＴＯ膜からなる酸化シリコン膜１６を形成する際には、ＩＳＳＧ酸化のような水素の導入を要さないことで、下部バリア膜ＢＢ１に欠陥を生じ難くすることができることの効果である。
【０１４８】
また、本発明者らの検討では、ＨＴＯ膜は堆積後の熱処理を施した場合でも、薄膜領域で電荷リークが多くなることが分かっている。そのため、特性Ｐ０９のように、上部バリア膜ＴＢ２としての酸化シリコン膜１６の膜厚が６ｎｍを下回ると、閾値電圧の変動が大きくなり始める。従って、ＨＴＯ膜からなる酸化シリコン膜１６を上部バリア膜ＴＢ２として適用する場合、６ｎｍ以上の膜厚とする方が、より好ましい。一方、上記実施の形態１で説明したように、実用的な消去速度の観点から、メモリゲート絶縁膜ＭＩ２全体の厚さは、等価酸化膜厚（ＥＯＴ）で１７．５ｎｍ以下とする方が、より好ましい。以上をまとめると、本実施の形態２の半導体装置が有する不揮発性メモリＮＶＭ２においては、メモリゲート絶縁膜ＭＩ２は、全体の厚さが等価酸化膜厚で１７．５ｎｍ以下となるように形成し、上部バリア膜ＴＢ２としての酸化シリコン膜１６は、厚さが６ｎｍ以上となるように形成する方が、より好ましい。
【０１４９】
また、特性Ｐ０９および特性Ｐ１０を比較すると、上部バリア膜ＴＢ２の酸化シリコン膜１６として同じＨＴＯ膜を形成した場合でも、形成後の熱処理の違いによって、不揮発性メモリＮＶＭ２の保持特性が異なることが分かる。より具体的には、ＨＴＯ膜を形成後、ウェット酸化雰囲気で熱処理を施した場合と比較して、窒素雰囲気で熱処理を施した場合に保持特性が向上することが分かった。これは、ウェット酸化雰囲気に対して、窒素雰囲気では、含まれる水素の量が更に低減されるため、下部バリア膜ＢＢ１の劣化が更に改善されたことの効果である。
【０１５０】
ただし、ウェット酸化雰囲気において熱処理を施す場合であっても存在する水素の量は微量であり、下部バリア膜ＢＢ１のシリコンと酸素との結合のごく一部が水素に置換されるだけである。また、別の観点からの本発明者らの検証によれば、ウェット酸化雰囲気でＨＴＯ膜からなる酸化シリコン膜１６を熱処理することで、フッ酸（ＨＦ）によるエッチング耐性が向上することが分かった。また、熱処理の時間を長くすることや、高温化することでもフッ酸にたいするエッチング体制が向上することが分かった。これは、メモリゲート電極ＭＧ１を選択ゲート電極ＳＧ１のサイドウォール状に形成する際のエッチング工程で、上部バリア膜ＴＢ２としての酸化シリコン膜１６に入るサイドエッチを低減できる。これにより、シリコン基板１全面内（ウェハ面内）における不揮発性メモリＮＶＭ２の寸法ばらつきの低減に有効である。
【０１５１】
また、上部バリア膜ＴＢ２の酸化シリコン膜１６としてのＨＴＯ膜の膜質を向上させるための熱処理条件について、本発明者らは更なる検証を行った。
【０１５２】
その結果、上部バリア膜ＴＢ２の酸化シリコン膜１６としてＨＴＯ膜を形成後、ウェット酸化雰囲気中で熱処理を施す場合には、６５０℃以上、９００℃以下の温度において、単結晶シリコン（例えばシリコン基板１）を１ｎｍ以上、１０ｎｍ以下酸化させる時間で当該熱処理を施すことで、上述の効果が得られることが分かった。より好ましくは、７００℃以上の温度において、単結晶シリコン（例えばシリコン基板１）を３ｎｍ以上酸化させる時間で当該熱処理を施すことで、上述の効果がより顕著に得られることが分かった。
【０１５３】
また、上部バリア膜ＴＢ２の酸化シリコン膜１６としてＨＴＯ膜を形成後、窒素雰囲気中で熱処理を施す場合には、８００℃以上、１１００℃以下の温度において、１０秒以上、１２０秒以下の時間で当該熱処理を施すことで、上述の効果が得られることが分かった。より好ましくは、９００℃以上の温度において、当該熱処理を施すことで、上述の効果がより顕著に得られることが分かった。
【０１５４】
（実施の形態３）
上記実施の形態１，２では、スプリットゲート構造のＭＯＮＯＳ型メモリやその製造方法において、本発明を適用した例を示した。本実施の形態３では、シングルゲート構造のＭＯＮＯＳ型メモリやその製造方法において、本発明を適用する例を示す。
【０１５５】
本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３の構造について、図２８および図２９を用いて説明する。図２８は不揮発性メモリＮＶＭ３の要部断面図、図２９は不揮発性メモリＮＶＭ３の要部平面図である。特に、図２９の要部平面図におけるＡ２−Ａ２線、および、Ｂ２−Ｂ２線に沿って矢印方向に見た要部断面図を、図２８に示している。
【０１５６】
本実施の形態３の不揮発性メモリＮＶＭ３は、ゲート構造において以下のような特徴を有すること以外は、上記実施の形態１および２の不揮発性メモリＮＶＭ１，２と同様の構造を有しており、ここでの重複した説明は省略する。
【０１５７】
不揮発性メモリＮＶＭ３は、シリコン基板１上に形成されたメモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ３、および、その上に形成されたメモリゲート電極（第１ゲート電極）ＭＧ３を有している。単位セルとしての不揮発性メモリＮＶＭ３を構成するゲート電極はメモリゲート電極ＭＧ３のみであり、例えば、上記実施の形態１および２のような選択ゲート電極ＳＧ１などは有していない。このように、本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３の基本構造は、シングルゲート構造のＭＯＮＯＳ型メモリである。本発明者らが事前に検討したシングルゲート構造のＭＯＮＯＳ型メモリの構造や動作方法は、上記図４０〜上記図４５を用いて説明した不揮発性メモリＮＶＭａの通りである。
【０１５８】
本実施の形態３の不揮発性メモリＮＶＭ３のメモリゲート絶縁膜ＭＩ３は、シリコン基板１に近い方から順に、下部バリア膜（第１バリア膜）ＢＢ３、電荷保持膜ＣＳ３、および、上部バリア膜（第２バリア膜）ＴＢ３の３層の積層絶縁膜からなる。言い換えれば、メモリゲート絶縁膜ＭＩ３は、電荷保持膜ＣＳ３を下部バリア膜ＢＢ３と上部バリア膜ＴＢ３とによって挟んだ構造となっている。下部バリア膜ＢＢ３は酸化シリコンを主体とする絶縁膜であり、電荷保持膜ＣＳ３は窒化シリコンを主体とする絶縁膜であり、上部バリア膜ＴＢ３は酸窒化シリコンを主体とする絶縁膜である。
【０１５９】
不揮発性メモリＮＶＭ３において電荷を授受するソース・ドレイン機構として、シリコン基板１の主面側に２種の不純物拡散領域１７，１８が形成されている。より具体的には、メモリゲート電極ＭＧ３の側方下部のシリコン基板１に、低濃度拡散領域１７が形成されている。更に、メモリゲート電極ＭＧ３の同様の側方下部のシリコン基板１であって、低濃度拡散領域１７よりも離れた箇所に、高濃度拡散領域１８が形成されている。各拡散領域１７，１８はドナー不純物を含むｎ型半導体領域である。それらのドナー不純物濃度は、低濃度拡散領域１７の方が、高濃度拡散領域１８よりも低い。また、シリコン基板１の主面から見た深さは、低濃度拡散領域１７の方が、高濃度拡散領域１８よりも浅い。また、低濃度拡散領域１７と高濃度拡散領域１８とは互いの端部において接触しており、電気的に接続されている。この低濃度拡散領域１７は、ソース・ドレイン機構においてＬＤＤ構造と称され、所謂エクステンション領域として機能する。
【０１６０】
シリコン基板１の主面上において、メモリゲート電極ＭＧ３の側壁を覆うようにして、サイドウォールスペーサ１９が配置されている。サイドウォールスペーサ１９は、少なくとも、シリコン基板１に形成された低濃度拡散領域１７を覆うような位置に形成されている。サイドウォールスペーサ１９は、例えば、酸化シリコンを主体とする絶縁膜、窒化シリコンを主体とする絶縁膜、または、それらの積層膜などからなる。
【０１６１】
本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３は、これらの他に、上記実施の形態１，２の半導体装置が有する不揮発性メモリＮＶＭ１，２と同様の構成要素を有している。
【０１６２】
上述のように、本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３では、上部バリア膜ＴＢ３として酸窒化シリコンを主体とする絶縁膜を有している。この点は、上記実施の形態１の半導体装置が有する不揮発性メモリＮＶＭ１の上部バリア膜ＴＢ１と同様である。シングルゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭ３が上部バリア膜ＴＢ３として酸窒化シリコン膜を有することの効果に関しては、上記実施の形態１において説明した、スプリットゲート構造のＭＯＮＯＳ型メモリである不揮発性メモリＮＶＭ１が上部バリア膜ＴＢ１として酸窒化シリコン膜を有することの効果と同様である。再度簡単に説明すれば、書き換え動作に伴う電荷の局在化が緩和されることや、電荷保持膜ＣＳ３と上部バリア膜ＴＢ３との間において遷移層が形成され難くなることなどの効果が得られる。これにより、不揮発性メモリＮＶＭ３における閾値電圧の変動やばらつきを低減できる。更に、本実施の形態３の不揮発性メモリＮＶＭ３において、上部バリア膜ＴＢ３として酸窒化シリコン膜を適用する際により好ましい組成や膜厚に関しても、上記実施の形態１において説明した組成や膜厚と同様である。
【０１６３】
ただし、本実施の形態３の不揮発性メモリＮＶＭ３のシングルゲート構造のＭＯＮＯＳ型メモリでは、書き換えに伴う電荷の局在化は起こり難い。例えば、ＮＲＯＭ型のＭＯＮＯＳメモリにおいて、上記図４２および上記図４３を用いて説明した書き込み・消去動作を行う場合、電子の注入位置とホールの注入位置とはほぼ同位置である。従って、注入位置のずれによる電荷の消し残り（残存キャリアの蓄積、電荷の局在化）は起こり難い。従って、本実施の形態３の不揮発性メモリＮＶＭ３において電荷の局在化を解消するために、上部バリア膜のバリアポテンシャルを下げ、メモリゲート電極ＭＧ３側から電荷を注入し易くする必要性は、上記実施の形態１の不揮発性メモリＮＶＭ１ほど高くない。そこで、本実施の形態３の不揮発性メモリＮＶＭ３においては、上部バリア膜ＴＢ３としての酸窒化シリコン膜は、組成ｘ（組成ｘの定義は上述の通り）が１である場合、即ち、窒化シリコンを含まない酸化シリコンのみを主体とする絶縁膜であっても良い。
【０１６４】
以上のように、本実施の形態３の不揮発性メモリＮＶＭ３によれば、メモリゲート絶縁膜ＭＩ３の上部バリア膜ＴＢ３として酸窒化シリコン膜を適用することで、シングルゲート構造のＭＯＮＯＳ型メモリにおいて閾値電圧の変動やばらつきを低減することができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１６５】
以上のような効果を有する不揮発性メモリＮＶＭ３を備えた本実施の形態３の半導体装置の製造方法を、図３０〜図３９を用いて説明する。図３０〜図３９は、上記図２９に該当する領域における製造工程中の要部断面図である。
【０１６６】
はじめに、図３０に示すように、上記図１０を用いて説明した工程と同様にして、シリコン基板１に分離部２およびｐウェル３を形成する。続いて、図３１に示すように、上記図１２を用いて説明した工程と同様にして、酸化シリコン膜１１および窒化シリコン膜１２を形成する。
【０１６７】
次に、図３２に示すように、シリコン基板１上に形成した窒化シリコン膜１２を覆うようにして、酸窒化シリコンを主体とする絶縁膜である酸窒化シリコン膜（第２バリア膜）２０を形成する。ここで、本実施の形態３の半導体装置の製造方法では、酸窒化シリコン膜２０をＣＶＤ法によって堆積する。例えば、組成比ｘが０．５５（屈折率ＲＩが１．７）となり、膜厚が９ｎｍ程度となるように、ＣＶＤ法によって酸窒化シリコン膜２０を堆積する。本工程で形成した酸窒化シリコン膜２０は、後述の加工によって、メモリゲート絶縁膜ＭＩ３の上部バリア膜ＴＢ３となる絶縁膜である。即ち、上部バリア膜ＴＢ３を酸窒化シリコン膜２０によって形成すること自体の効果は、上述の通りである。
【０１６８】
次に、図３３に示すように、酸窒化シリコン膜２０を覆うようにして、多結晶シリコン膜２１を形成する。ここでは、例えばＣＶＤ法によって、多結晶シリコン膜２１を形成する。その後、図３４に示すように、フォトリソグラフィ法やエッチング法などによって多結晶シリコン膜２１、酸窒化シリコン膜２０、窒化シリコン膜１２、および、酸化シリコン膜１１を順に加工することでゲート構造を形成する。より具体的には、多結晶シリコン膜２１からなるメモリゲート電極ＭＧ３を形成する。また、酸化シリコン膜１１、窒化シリコン膜１２および酸窒化シリコン膜２０からなるメモリゲート絶縁膜ＭＩ３を形成する。ここで、酸化シリコン膜１１は下部バリア膜ＢＢ３として、窒化シリコン膜１２は電荷保持膜ＣＳ３として、酸窒化シリコン膜２０は上部バリア膜ＴＢ３として機能する。即ち、上記の工程によって、下部バリア膜ＢＢ３としての酸化シリコン膜１１、電荷保持膜ＣＳ３としての窒化シリコン膜１２、および、上部バリア膜ＴＢ３としての酸窒化シリコン膜２０を形成したことになる。
【０１６９】
ここで、メモリゲート電極ＭＧ３の導電型および導電率を調整するために、メモリゲート電極ＭＧ３となる多結晶シリコン膜２１には、所望の不純物を導入する必要がある。上記図３４で説明した工程において、不純物を導入した多結晶シリコン膜２１をＣＶＤ法によって堆積しても良いし、多結晶シリコン膜２１を堆積した後、加工する前にイオン注入によって不純物を導入しても良い。
【０１７０】
次に、図３５に示すように、メモリゲート電極ＭＧ３の側方下部のシリコン基板１にｎ型導電型の半導体領域である低濃度拡散領域１７を形成する。これには、シリコン基板１に対してドナー不純物をイオン注入することで、低濃度拡散領域１７を形成する。このイオン注入の際には、先にシリコン基板１上に形成したメモリゲート電極ＭＧ３がイオン注入マスクとなる。即ち、メモリゲート電極ＭＧ３下のシリコン基板１には低濃度拡散領域１７が形成されず、メモリゲート電極ＭＧ３の側壁側下のシリコン基板１に低濃度拡散領域１７が形成される。
【０１７１】
次に、図３６に示すように、メモリゲート電極ＭＧ３の側壁を覆うようにして、サイドウォールスペーサ１９を形成する。これには、上記図１８を用いて説明した方法と同様にして、サイドウォールスペーサ１９を形成する。
【０１７２】
次に、図３７に示すように、メモリゲート電極ＭＧ３の側方下部のシリコン基板１であって、低濃度拡散領域１７よりも離れた箇所に、ｎ型導電型の半導体領域である高濃度拡散領域１８を形成する。これには、シリコン基板１に対してドナー不純物をイオン注入することで、高濃度拡散領域１８を形成する。このイオン注入の際には、先にシリコン基板１上に形成したメモリゲート電極ＭＧ３およびサイドウォールスペーサ１９がイオン注入マスクとなり、メモリゲート電極ＭＧ３およびサイドウォールスペーサ１９下のシリコン基板１にはドナー不純物が導入されない。即ち、メモリゲート電極ＭＧ３下およびサイドウォールスペーサ１９下のシリコン基板１には高濃度拡散領域１８が形成されず、メモリゲート電極ＭＧ３の側壁側下であって、サイドウォールスペーサ１９の分だけ離れた位置のシリコン基板１に高濃度拡散領域１８が形成される。
【０１７３】
ここでは、低濃度拡散領域１７と高濃度拡散領域１８とを比較して、低濃度拡散領域１７の方が高濃度拡散領域１８よりも小さなドーズ量で、かつ、低い注入エネルギーでドナー不純物をイオン注入する。従って、低濃度拡散領域１７は、高濃度拡散領域１８の不純物濃度よりも低く、かつ、高濃度拡散領域１８の深さよりも浅くなるようにして形成される。また、低濃度拡散領域１７と高濃度拡散領域１８とは互いに接し、電気的に接続するようにして形成される。以上のようにして、低濃度拡散領域１７をエクステンション領域として有するような高濃度拡散領域１８からなる、ソース・ドレイン構造を形成する。
【０１７４】
以上のようにして、本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３の基本的な構造を形成することができる。以下では、不揮発性メモリＮＶＭ３に給電するための給電機構の形成方法を説明する。
【０１７５】
上記より続く工程として、図３８に示すように、メモリゲート電極ＭＧ３および高濃度拡散領域１８の表面に、金属シリサイド層７を形成する。これには、上記図２０を用いて説明した工程と同様にして、金属シリサイド層７を形成する。
【０１７６】
次に、図３９に示すように、上記図２１の工程と同様にして、層間絶縁膜８、コンタクトプラグＣＰ１、および、金属配線ＭＷ１を形成する。
【０１７７】
以上のようにして、本実施の形態３の半導体装置が有する不揮発性メモリＮＶＭ３と、その給電機構の基本的な構成を形成することができる。
【０１７８】
上述のように、本実施の形態３の半導体装置の製造方法では、上部バリア膜ＴＢ３としての酸窒化シリコン膜２０をＣＶＤ法によって形成している。上部バリア膜ＴＢ３としての酸窒化シリコン膜２０をＣＶＤ法によって形成することの効果は、上記実施の形態１で説明した、上部バリア膜ＴＢ１としての酸窒化シリコン膜１３をＣＶＤ法によって形成することの効果と同様である。再度簡単に説明すれば、上部バリア膜ＴＢ３をＣＶＤ法によって形成することで、ＩＳＳＧ酸化法のような高温高濃度の水素を用いないため、下部バリア膜ＢＢ３に水素が拡散し難い構造とすることができる。これにより、複数回の書き換えにおいても欠陥の生じ難い下部バリア膜ＢＢ３とすることができる。
【０１７９】
また、上部バリア膜ＴＢ３として、組成比ｘが１である酸窒化シリコン膜（即ち、酸化シリコン膜）を形成する場合、ＣＶＤ法によって、特にＨＴＯ膜を形成することが望ましい。その理由は、上記実施の形態２で説明したように、スプリットゲート構造のＭＯＮＯＳ型メモリにおいて、上部バリア膜ＴＢ２にＨＴＯ膜を適用したことで得られる効果と同様である。
【０１８０】
以上のように、本実施の形態３の不揮発性メモリＮＶＭ３の形成方法によれば、シングルゲート構造のＭＯＮＯＳ型メモリにおいて閾値電圧の変動やばらつきを、更に低減することができる。結果として、不揮発性メモリを有する半導体装置の性能を、更に向上させることができる。
【０１８１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１８２】
本発明は、メモリセルを備えた半導体装置に適用することができる。
【符号の説明】
【０１８３】
１  シリコン基板（半導体基板）
２  分離部
３  ｐウェル
４，１７  低濃度拡散領域
５，１８  高濃度拡散領域
６，１９  サイドウォールスペーサ
７  金属シリサイド層
８  層間絶縁膜
９  酸化シリコン膜
１０，１４，２１  多結晶シリコン膜
１１  酸化シリコン膜（第１バリア膜）
１２  窒化シリコン膜（電荷保持膜）
１３，２０  酸窒化シリコン膜（第２バリア膜）
１５  フォトレジスト膜
１６  酸化シリコン膜（第２バリア膜）
１００  シリコン基板
２００，３００  拡散層
４００  メモリゲート絶縁膜
４０１  下部酸化シリコン膜
４０２  窒化シリコン膜
４０３  上部酸化シリコン膜
５００  メモリゲート電極
５１０  メモリトランジスタ
６００  コンタクト
７００  選択ゲート絶縁膜
８００  選択ゲート電極
８１０  選択トランジスタ
ＢＢ１，ＢＢ３  下部バリア膜（第１バリア膜）
ＢＬ，ＢＬ０  ビット線
ＢＬ１  第１ビット線（ビット線）
ＢＬ２  第２ビット線（ビット線）
ＣＰ１  コンタクトプラグ
ＣＳ１，ＣＳ３  電荷保持膜
Ｄ１，Ｄ２，Ｄ３，Ｄ４  電荷分布
ＥＮ  電子
ＨＬ  正孔
ＩＤ  ドレイン電流
ＭＧ１，ＭＧ３  メモリゲート電極（第１ゲート電極）
ＭＧＬ，ＭＧＬ０〜ＭＧＬ３  メモリゲート用ワード線
ＭＩ１，ＭＩ２，ＭＩ３  メモリゲート絶縁膜（第１ゲート絶縁膜）
ＭＷ１  金属配線
ＮＶＭ１，ＮＶＭ２，ＮＶＭ３  不揮発性メモリ
ＮＶＭａ，ＮＶＭｂ  不揮発性メモリ
Ｐ０１〜Ｐ１０  特性
ＲＩ  屈折率
ＳＧ１  選択ゲート電極
ＳＧＬ，ＳＧＬ０〜ＳＧＬ３  選択ゲート用ワード線
ＳＩ１  選択ゲート絶縁膜（第２ゲート絶縁膜）
ＳＬ，ＳＬ０，ＳＬ１  ソース線
ＴＢ１，ＴＢ２，ＴＢ３  上部バリア膜（第２バリア膜）
ＷＬ  ワード線
ｘ  組成比
【図１】
2011096772.tif 000003
【図２】
2011096772.tif 000004
【図３】
2011096772.tif 000005
【図４】
2011096772.tif 000006
【図５】
2011096772.tif 000007
【図６】
2011096772.tif 000008
【図７】
2011096772.tif 000009
【図８】
2011096772.tif 000010
【図９】
2011096772.tif 000011
【図１０】
2011096772.tif 000012
【図１１】
2011096772.tif 000013
【図１２】
2011096772.tif 000014
【図１３】
2011096772.tif 000015
【図１４】
2011096772.tif 000016
【図１５】
2011096772.tif 000017
【図１６】
2011096772.tif 000018
【図１７】
2011096772.tif 000019
【図１８】
2011096772.tif 000020
【図１９】
2011096772.tif 000021
【図２０】
2011096772.tif 000022
【図２１】
2011096772.tif 000023
【図２２】
2011096772.tif 000024
【図２３】
2011096772.tif 000025
【図２４】
2011096772.tif 000026
【図２５】
2011096772.tif 000027
【図２６】
2011096772.tif 000028
【図２７】
2011096772.tif 000029
【図２８】
2011096772.tif 000030
【図２９】
2011096772.tif 000031
【図３０】
2011096772.tif 000032
【図３１】
2011096772.tif 000033
【図３２】
2011096772.tif 000034
【図３３】
2011096772.tif 000035
【図３４】
2011096772.tif 000036
【図３５】
2011096772.tif 000037
【図３６】
2011096772.tif 000038
【図３７】
2011096772.tif 000039
【図３８】
2011096772.tif 000040
【図３９】
2011096772.tif 000041
【図４０】
2011096772.tif 000042
【図４１】
2011096772.tif 000043
【図４２】
2011096772.tif 000044
【図４３】
2011096772.tif 000045
【図４４】
2011096772.tif 000046
【図４５】
2011096772.tif 000047
【図４６】
2011096772.tif 000048
【図４７】
2011096772.tif 000049
【図４８】
2011096772.tif 000050
【図４９】
2011096772.tif 000051
【図５０】
2011096772.tif 000052
【図５１】
2011096772.tif 000053
【図５２】
2011096772.tif 000054