(57)【要約】【課題】半導体装置側において自動的にキャリブレーション動作を行う。【解決手段】出力バッファ７１のインピーダンスを調整するキャリブレーション回路１００と、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション回路１００を活性化させるキャリブレーション起動回路２００とを備える。本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力バッファと、
前記出力バッファのインピーダンスを調整するキャリブレーション回路と、
オートリフレッシュコマンドが所定回数発行されたことに応答して前記キャリブレーション回路を活性化させる起動回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記起動回路は、前記キャリブレーション回路を活性化させる場合、前記オートリフレッシュコマンドに応答したリフレッシュ動作を禁止することを特徴とする請求項１に記載の半導体装置。
【請求項３】
オートリフレッシュコマンドに応答してカウント値が更新されるリフレッシュカウンタをさらに備え、
前記起動回路は、前記リフレッシュカウンタのカウント値の少なくとも一部が所定値を示したことに応答して前記キャリブレーション回路を活性化させることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記起動回路は、前記キャリブレーション回路を活性化させる場合、前記オートリフレッシュコマンドに応答した前記リフレッシュカウンタのカウント値の更新を禁止することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記起動回路は、前記所定値を記憶するアドレスレジスタを含むことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記起動回路は、前記リフレッシュカウンタのカウント値の一部が前記所定値を示したことに応答して前記キャリブレーション回路を活性化させ、これにより前記リフレッシュカウンタのカウント値が一周する間に前記キャリブレーション回路を複数回活性化させることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記起動回路は、前記リフレッシュカウンタのカウント値が前記所定値を複数回示したことに応答して前記キャリブレーション回路を活性化させ、これにより前記リフレッシュカウンタのカウント値が複数周する間に前記キャリブレーション回路を一回活性化させることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記キャリブレーション回路は、キャリブレーション動作の開始から所定時間が経過したことに応答して、キャリブレーション動作を終了させるタイマ回路を含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記所定時間は、一回のリフレッシュ動作に必要な時間以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記起動回路は、前記キャリブレーション回路を一回活性化させるために必要な前記オートリフレッシュコマンドの発行回数を変化させる切り替え回路を含むことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記切り替え回路は、不揮発性記憶素子の記憶内容に基づいて制御されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記切り替え回路は、温度検知回路の出力信号に基づいて制御されることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記起動回路は、前記オートリフレッシュコマンドが前記所定回数発行されたとき、温度検知回路により温度変化が検出されたことを条件として、前記キャリブレーション回路を活性化させることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記起動回路は、前記オートリフレッシュコマンドが前記所定回数発行されたあとに発行される複数回の前記オートリフレッシュコマンドに対応して、前記キャリブレーション回路を複数回活性化させることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記起動回路は、前記オートリフレッシュコマンドが前記所定回数発行されたときに前記温度検出回路により検出された温度情報を記録しておき、前記オートリフレッシュコマンドが更に前記所定回数発行されたときに検出される温度情報と前記記録した温度情報を比較することにより前記温度変化を検出することを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記起動回路は、ロングキャリブレーションコマンドが発行されたときに前記温度検出回路により検出された温度情報を記録しておき、前記オートリフレッシュコマンドが前記所定回数発行されたときに検出される温度情報と前記記録した温度情報を比較することにより前記温度変化を検出することを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記起動回路は、前記温度変化の大きさに応じて、前記キャリブレーション回路の活性化回数を変化させることを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記起動回路は、前記温度変化が大きいほど、前記キャリブレーション回路の活性化回数を多く設定することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
請求項１乃至１８のいずれか一項に記載の半導体装置と、前記半導体装置に前記オートリフレッシュコマンドを発行するコントローラとを備えることを特徴とするデータ処理システム。
【請求項２０】
前記コントローラは、前記キャリブレーション回路を活性化させるための定期的なキャリブレーションコマンドを発行しないことを特徴とする請求項１９に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備えるデータ処理システムに関し、出力バッファのインピーダンスを調整するキャリブレーション回路を備えた半導体装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、出力バッファのインピーダンスを調整するキャリブレーション回路が設けられていることがある（特許文献１参照）。キャリブレーション回路は、コントローラから発行されるキャリブレーションコマンドによって起動する。
【０００３】
キャリブレーションコマンドには、ロングキャリブレーションコマンド（ＺＱＣＬ）とショートキャリブレーションコマンド（ＺＱＣＳ）がある。ロングキャリブレーションコマンド（ＺＱＣＬ）は、電源投入後のイニシャライズ期間やセルフリフレッシュモードからの復帰時において発行されるコマンドであり、キャリブレーション期間は相対的に長く設定されている。これに対し、ショートキャリブレーションコマンド（ＺＱＣＳ）は、通常動作時において定期的に発行されるコマンドであり、キャリブレーション期間は相対的に短く設定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−４８３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、ショートキャリブレーションコマンド（ＺＱＣＳ）はコントローラから定期的に発行されるコマンドであることから、コントローラ側にタイマ回路などが必要になるとともにコントローラ側の制御が複雑になるという問題があった。また、キャリブレーション動作中は、アクティブコマンドやリードコマンドなどを発行することができなくなるため、コマンドバスの利用効率が低下するという問題もあった。さらに、キャリブレーション動作においては、半導体装置に接続された外部抵抗の抵抗値が参照されるが、素子数削減のために１つの外部抵抗を複数の半導体装置によって共有した場合、これら半導体装置におけるキャリブレーション動作期間をずらす必要もあり、制御が煩雑になるという問題もあった。
【０００６】
このため、コントローラ側からショートキャリブレーションコマンド（ＺＱＣＳ）を発行するのではなく、自動的にキャリブレーション動作が実行される半導体装置が望まれている。しかしながら、キャリブレーション動作は定期的に実行する必要があるとともに、キャリブレーション動作中はリード動作やライト動作が実行できなくなる。このため、半導体装置側において自動的にキャリブレーション動作を行う場合には、これらを考慮した設計を行う必要がある。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、出力バッファと、前記出力バッファのインピーダンスを調整するキャリブレーション回路と、オートリフレッシュコマンドが所定回数発行されたことに応答して前記キャリブレーション回路を活性化させる起動回路と、を備えることを特徴とする。
【０００８】
また、本発明によるデータ処理システムは、上記の半導体装置と、前記半導体装置に前記オートリフレッシュコマンドを発行するコントローラとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】キャリブレーション起動回路２００の回路図である。
【図３】出力バッファ７１の回路図である。
【図４】キャリブレーション回路１００の回路図である。
【図５】プルアップ回路１０１の回路図である。
【図６】プルダウン回路１０３の回路図である。
【図７】半導体装置１０の動作を説明するための動作波形図である。
【図８】半導体装置１０の動作を説明するための別の動作波形図である。
【図９】リフレッシュカウンタ５４が４周する度に内部キャリブレーションコマンドＩＺＱを活性化させるための比較器２２０の回路図である。
【図１０】比較器２２０をＡＮＤゲート２２０ｂによって構成した例を示す図である。
【図１１】本発明の好ましい第２の実施形態による半導体装置１０ａの全体構成を示すブロック図である。
【図１２】比較器５２０の一例を示す回路図である。
【図１３】比較器５２０の他の例を示す回路図である。
【図１４】切り替え回路５３０の構成例を示す図である。
【図１５】本発明の好ましい第３の実施形態による半導体装置１０ｂの全体構成を示すブロック図である。
【図１６】キャリブレーション回路６００の回路図である。
【図１７】本発明の好ましい第４の実施形態による半導体装置の全体構成を示すブロック図である。
【図１８】第４実施形態におけるキャリブレーション起動回路の回路図である。
【図１９】第４実施形態における半導体装置の動作を説明するための動作波形図である。
【図２０】データ処理システムのブロック図である。
【図２１】変形例によるキャリブレーション起動回路２００ａの回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱを備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１４】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は内部クロック生成回路２２に供給され、内部クロック生成回路２２によって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、キャリブレーション回路１００を含む各種内部回路に供給され、同期信号として用いられる。
【００１５】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。
【００１６】
図１に示すように、内部コマンドＩＣＭＤのうち内部ロングキャリブレーションコマンドＩＺＱＣＬについては少なくともキャリブレーション回路１００に供給され、内部リフレッシュコマンドＲＥＦ１については少なくともキャリブレーション起動回路２００に供給される。内部ロングキャリブレーションコマンドＩＺＱＣＬは、コマンド端子１２ａ〜１２ｅを介してロングキャリブレーションコマンドＺＱＣＬが発行された場合に活性化される内部コマンドであり、内部リフレッシュコマンドＲＥＦ１は、コマンド端子１２ａ〜１２ｅを介してオートリフレッシュコマンドＡＲが発行された場合に活性化される内部コマンドである。その他の内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３などに供給される。
【００１７】
ここで、ロングキャリブレーションコマンドＺＱＣＬは、電源投入後のイニシャライズ期間やセルフリフレッシュモードからの復帰時において発行されるコマンドであり、例えば、キャリブレーション期間として５１２ｔＣＫが割り当てられている（ｔＣＫとは外部クロック信号ＣＫの１クロックサイクルを指す）。尚、本実施形態においては、外部からショートキャリブレーションコマンド（ＺＱＣＳ）を発行する必要はない。
【００１８】
一方、オートリフレッシュコマンドＡＲは、外部から所定の頻度で発行されるコマンドであり、原則として、オートリフレッシュコマンドＡＲが発行される度にリフレッシュカウンタ５４がインクリメントされる。リフレッシュカウンタ５４は、リフレッシュ対象となるロウアドレス（リフレッシュアドレスＲＥＦＡ）を示すカウンタであり、所定の期間（スペックでは６４ｍｓ）内においてカウント値が一周するよう、オートリフレッシュコマンドＡＲが周期的に発行される。一例として、ロウアドレスが８Ｋ（＝８１９６）アドレス存在する場合には、平均して約７．８μｓ（＝６４ｍｓ／８１９６）の頻度でオートリフレッシュコマンドＡＲが発行される。
【００１９】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２０】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２１】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路７０に接続される。
【００２２】
データ入出力回路７０はデータ入出力端子ＤＱに接続されており、図１に示すように、出力バッファ７１及びインピーダンス調整回路７２を含んでいる。出力バッファ７１は、データ入出力端子ＤＱを介してリードデータを出力する回路であり、インピーダンス調整回路７２は、出力バッファ７１の出力インピーダンスを調整する回路である。また、図示しないが、データ入出力回路７０には入力バッファなども含まれている。これにより、リード動作時においては、センス回路６３及びデータ入出力回路８０を介してメモリセルアレイ６０から読み出されたリードデータが所定のインピーダンスでデータ入出力端子ＤＱから出力される。一方、ライト動作時においては、データ入出力端子ＤＱに入力されたライトデータがデータ入出力回路８０及びセンス回路６３を介してメモリセルアレイ６０に書き込まれる。
【００２３】
インピーダンス調整回路７２によるインピーダンスの調整は、キャリブレーション回路１００より供給されるインピーダンスコードＤＲＺＱによって指定される。キャリブレーション回路１００は、キャリブレーション端子ＺＱに接続された外部抵抗Ｒｅの抵抗値を参照しながらキャリブレーション動作を行い、これによってインピーダンスコードＤＲＺＱを生成する回路である。キャリブレーション回路１００の動作（キャリブレーション動作）は、キャリブレーション起動回路２００より供給される内部キャリブレーションコマンドＩＺＱ又は内部ロングキャリブレーションコマンドＩＺＱＣＬの活性化に応答して開始される。キャリブレーション回路１００の詳細については後述する。
【００２４】
キャリブレーション起動回路２００は、内部キャリブレーションコマンドＩＺＱを生成する回路であり、図１に示すように、アドレスレジスタ２１０及び比較器２２０を含んでいる。内部キャリブレーションコマンドＩＺＱは、ショートキャリブレーションを実行するための内部コマンドである。また、キャリブレーション起動回路２００は、内部リフレッシュコマンドＲＥＦ２を生成する役割も果たす。キャリブレーション起動回路２００の詳細についても後述する。
【００２５】
内部リフレッシュコマンドＲＥＦ２は、リフレッシュカウンタ５４及びロウ系制御回路５１に供給される。リフレッシュカウンタ５４は、内部リフレッシュコマンドＲＥＦ２に応答してインクリメントされるカウンタであり、そのカウント値はリフレッシュ対象のロウアドレス（リフレッシュアドレスＲＥＦＡ）を示している。リフレッシュアドレスＲＥＦＡは、内部リフレッシュコマンドＲＥＦ２とともにロウ系制御回路５１に供給され、ロウ系制御回路５１は内部リフレッシュコマンドＲＥＦ２が活性化すると、リフレッシュアドレスＲＥＦＡが示すワード線を活性化させる。これにより、当該ワード線に繋がる全てのメモリセルＭＣがリフレッシュされる。
【００２６】
以上が本実施形態による半導体装置１０の全体構成である。
【００２７】
図２は、キャリブレーション起動回路２００の回路図である。
【００２８】
図２に示すように、キャリブレーション起動回路２００は、ロウアドレスを記憶するアドレスレジスタ２１０と、アドレスレジスタ２１０に保持されたロウアドレスＳＥＴＡとリフレッシュアドレスＲＥＦＡと比較する比較器２２０を含んでいる。アドレスレジスタ２１０には任意のロウアドレスＳＥＴＡが記憶されており、そのビット数は、本実施形態ではリフレッシュアドレスＲＥＦＡのビット数と一致している。ロウアドレスＳＥＴＡの値については特に限定されない。アドレスレジスタ２１０の回路構成については特に限定されず、ヒューズ回路やラッチ回路などを用いることができる。比較器２２０はこれらアドレスを比較し、両者が一致した場合に一致信号ＨＩＴ１をハイレベルに活性化させる。
【００２９】
一致信号ＨＩＴは、ＮＡＮＤゲート２３１及びディレイ回路２３２からなるワンショットパルス生成回路２３０に供給される。これにより、一致信号ＨＩＴ１がハイレベルに変化すると、ワンショットパルス生成回路２３０の出力であるセットパルスＳＥＴが一時的にローレベルに活性化される。セットパルスＳＥＴは、ＳＲラッチ回路２４０のセット入力端Ｓに供給される。
【００３０】
ＳＲラッチ回路２４０は、ＮＡＮＤゲート２４１，２４２が循環接続された構成を有しており、ＮＡＮＤゲート２４１側の入力端がセット入力端Ｓであり、ＮＡＮＤゲート２４２側の入力端がリセット入力端Ｒである。ＳＲラッチ回路２４０の出力であるヒット信号ＨＩＴ２は、ＡＮＤゲート２５１の一方の入力端（反転入力端）に供給されるとともに、ＡＮＤゲート２５２の一方の入力端に供給される。
【００３１】
ＡＮＤゲート２５１，２５２の他方の入力端には、いずれも内部リフレッシュコマンドＲＥＦ１が供給されている。これにより、ＡＮＤゲート２５１の出力である内部リフレッシュコマンドＲＥＦ２は、ＳＲラッチ回路２４０がリセットされている場合に、内部リフレッシュコマンドＲＥＦ１に連動して活性化される。これに対し、ＳＲラッチ回路２４０がセットされている場合には、内部リフレッシュコマンドＲＥＦ１が活性化しても、内部リフレッシュコマンドＲＥＦ２は活性化されない。逆に、ＡＮＤゲート２５２の出力である内部キャリブレーションコマンドＩＺＱは、ＳＲラッチ回路２４０がセットされている場合に、内部リフレッシュコマンドＲＥＦ１に連動して活性化される。これに対し、ＳＲラッチ回路２４０がリセットされている場合には、内部リフレッシュコマンドＲＥＦ１が活性化しても、内部キャリブレーションコマンドＩＺＱは活性化されない。
【００３２】
内部キャリブレーションコマンドＩＺＱは、インバータ２５３を介してＳＲラッチ回路２４０のリセット入力端Ｒに入力される。これにより、内部キャリブレーションコマンドＩＺＱが活性化すると、ＳＲラッチ回路２４０はリセット状態に戻る。
【００３３】
かかる構成により、キャリブレーション起動回路２００は、リフレッシュアドレスＲＥＦＡがロウアドレスＳＥＴＡと一致していない場合には、内部リフレッシュコマンドＲＥＦ１をそのまま内部リフレッシュコマンドＲＥＦ２として出力する。この場合、内部キャリブレーションコマンドＩＺＱは活性化されない。これに対し、リフレッシュアドレスＲＥＦＡがロウアドレスＳＥＴＡと一致している場合には、内部リフレッシュコマンドＲＥＦ１に応答して内部キャリブレーションコマンドＩＺＱが活性化される、この場合、内部リフレッシュコマンドＲＥＦ２は活性化されない。つまり、リフレッシュカウンタ５４が１周するごとに、内部リフレッシュコマンドＲＥＦ１が内部キャリブレーションコマンドＩＺＱに変換されることになる。
【００３４】
このようにしてキャリブレーション起動回路２００により生成される内部リフレッシュコマンドＲＥＦ２は、図１に示すリフレッシュカウンタ５４に供給される。これにより、リフレッシュカウンタ５４は、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡとが一致している場合を除き、オートリフレッシュコマンドＡＲが発行されるたびにインクリメントされる。これに対し、オートリフレッシュコマンドＡＲが発行された場合であっても、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡとが一致している場合には、リフレッシュカウンタ５４のインクリメントが保留される。
【００３５】
また、キャリブレーション起動回路２００により生成される内部キャリブレーションコマンドＩＺＱは、図１に示すキャリブレーション回路１００に供給される。キャリブレーション回路１００は、インピーダンス調整回路７２に供給するインピーダンスコードＤＲＺＱを更新することによって、出力バッファ７１の出力インピーダンスを調整する回路である。インピーダンスコードＤＲＺＱは、内部キャリブレーションコマンドＩＺＱ又は内部ロングキャリブレーションコマンドＩＺＱＣＬの活性化に応答したキャリブレーション動作によって更新される。
【００３６】
図３は、出力バッファ７１の回路図である。
【００３７】
図３に示すように、出力バッファ７１は、電源端子ＶＤＤＱとデータ入出力端子ＤＱとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ（出力トランジスタ）３１１〜３１５と、電源端子ＶＳＳＱとデータ入出力端子ＤＱとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ（出力トランジスタ）３２１〜３２５と、これら出力トランジスタ３１１〜３１５と出力トランジスタ３２１〜３２５との間に直列に接続された２つの抵抗体Ｒとを備える。２つの抵抗体Ｒの接続点はデータ入出力端子ＤＱに接続されている。出力バッファ７１のうち、ＰチャンネルＭＯＳトランジスタ３１１〜３１５及び抵抗体Ｒからなる部分はプルアップ回路ＰＵを構成しており、ＮチャンネルＭＯＳトランジスタ３２１〜３２５及び抵抗体Ｒからなる部分はプルダウン回路ＰＤを構成している。
【００３８】
出力トランジスタ３１１〜３１５のゲートには、オン信号ｏｎＰの対応するビットがそれぞれ供給されている。また、出力トランジスタ３２１〜３２５のゲートには、オン信号ｏｎＮの対応するビットがそれぞれ供給されている。これにより、出力バッファ７１に含まれる１０個の出力トランジスタは個別にオン／オフ制御される。
【００３９】
プルアップ回路ＰＵ及びプルダウン回路ＰＤは、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを設計値通りの値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。
【００４０】
出力バッファ７１のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ及びプルダウン回路ＰＤを構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、出力トランジスタ３１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、出力トランジスタ３１２〜３１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、出力トランジスタ３２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、出力トランジスタ３２２〜３２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。
【００４１】
抵抗体Ｒの抵抗値は、並列トランジスタのオン抵抗とほぼ同じ値、例えば１２０Ωに設計されている。これにより、プルアップ回路ＰＵ及びプルダウン回路ＰＤの少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファ７１のインピーダンスは２４０Ω（＝１２０Ω＋１２０Ω）となる。抵抗体Ｒとしては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。
【００４２】
図４は、キャリブレーション回路１００の回路図である。
【００４３】
図４に示すように、キャリブレーション回路１００は、プルアップ回路１０１，１０２と、プルダウン回路１０３と、プルアップ回路１０１，１０２のインピーダンスを指定するカウンタ１１０と、プルダウン回路１０３のインピーダンスを指定するカウンタ１２０と、カウンタ１１０，１２０の動作を制御する制御回路１３０とを備えている。
【００４４】
図５は、プルアップ回路１０１の回路図である。
【００４５】
図５に示すように、プルアップ回路１０１は、出力バッファ７１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、プルアップ回路１０１は、電源端子ＶＤＤＱに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ４１１〜４１５と、一端がこれらトランジスタのドレインに接続された抵抗体Ｒとを備え、抵抗体Ｒの他端がキャリブレーション端子ＺＱに接続されている。
【００４６】
プルアップ回路１０１に含まれるトランジスタ４１１〜４１５は、図３に示した出力トランジスタ３１１〜３１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ３１１〜３１５のＷ／Ｌ比と同様、トランジスタ４１１〜４１５のＷ／Ｌ比もそれぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１０１に含まれるトランジスタ４１１〜４１５と、図３に示す出力トランジスタ３１１〜３１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００４７】
抵抗体Ｒも、図３に示した抵抗体Ｒに対応しており、したがって、その抵抗値はトランジスタ４１１〜４１５の並列オン抵抗とほぼ同じ値、例えば１２０Ωに設計されている。
【００４８】
トランジスタ４１１〜４１５のゲートには、カウンタ１１０よりインピーダンスコードＤＲＺＱＰの対応するビットがそれぞれ供給されており、これによってプルアップ回路１０１のインピーダンスが指定される。
【００４９】
プルアップ回路１０２についても、抵抗体Ｒの他端が接点Ａに接続されている他は、図５に示したプルアップ回路１０１と同一の回路構成を有している。したがって、プルアップ回路１０２に含まれる５つのトランジスタのゲートには、インピーダンスコードＤＲＺＱＰの対応するビットがそれぞれ供給される。
【００５０】
図６は、プルダウン回路１０３の回路図である。
【００５１】
図６に示すように、プルダウン回路１０３は、出力バッファ７１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、プルダウン回路１０３は、電源端子ＶＳＳＱに対して並列接続された５つのＮチャンネルＭＯＳトランジスタ４２１〜４２５と、一端がこれらトランジスタのドレインに接続された抵抗体Ｒとを備えている。プルダウン回路１０３に含まれるトランジスタ４２１〜４２５は、図３に示したトランジスタ３２１〜３２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１０１と同様である。抵抗体Ｒも、図３に示した抵抗体Ｒに対応しており、したがって、その抵抗値はトランジスタ４２１〜４２５の並列オン抵抗とほぼ同じ値、例えば１２０Ωに設計されている。
【００５２】
トランジスタ４２１〜４２５のゲートには、カウンタ１２０よりインピーダンスコードＤＲＺＱＮの対応するビットがそれぞれ供給されており、これによってプルダウン回路１０３のインピーダンスが指定される。
【００５３】
このように、プルアップ回路１０１，１０２は、いずれも出力バッファ７１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路１０３は、出力バッファ７１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。したがって、プルアップ回路１０１，１０２及びプルダウン回路１０３のインピーダンスは、いずれも例えば２４０Ωに調整される。
【００５４】
図４に示すように、プルアップ回路１０２とプルダウン回路１０３は、出力バッファ７１と実質的に同じ回路構成をもったレプリカバッファＲｅｐＢを構成する。ここでいう「実質的に同じ」とは、レプリカバッファＲｅｐＢに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファＲｅｐＢの出力端である接点Ａは、図４に示すように、コンパレータ１２１の非反転入力端子（＋）に接続されている。
【００５５】
カウンタ１１０は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１１１の出力である比較信号ＣＯＭＰ１がハイレベルである場合には制御信号ＡＣＴ１に同期してカウントアップを行い、比較信号ＣＯＭＰ１がローレベルである場合には制御信号ＡＣＴ１に同期してカウントダウンを行う。コンパレータ１１１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１４１，１４２の中点に接続されている。かかる構成により、コンパレータ１１１は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
【００５６】
一方、カウンタ１２０は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１２１の出力である比較信号ＣＯＭＰ２がハイレベルである場合には制御信号ＡＣＴ２に同期してカウントアップを行い、比較信号ＣＯＭＰ２がローレベルである場合には制御信号ＡＣＴ２に同期してカウントダウンを行う。コンパレータ１２１の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は抵抗１４１，１４２の中点に接続されている。かかる構成により、コンパレータ１２１は、レプリカバッファの出力電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
【００５７】
そして、カウンタ１１０，１２０は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ１１０のカウント値はインピーダンスコードＤＲＺＱＰとして用いられ、カウンタ１２０のカウント値はインピーダンスコードＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンスコードＤＲＺＱは、図１に示すインピーダンス調整回路７２に供給される。
【００５８】
制御信号ＡＣＴ１，ＡＣＴ２は、制御回路１３０より供給される。制御回路１３０は、内部キャリブレーションコマンドＩＺＱ又は内部ロングキャリブレーションコマンドＩＺＱＣＬの活性化によって起動され、内部クロック信号ＩＣＬＫに同期して制御信号ＡＣＴ１，ＡＣＴ２を活性化させる。具体的には、内部キャリブレーションコマンドＩＺＱ又は内部ロングキャリブレーションコマンドＩＺＱＣＬが活性化された後、キャリブレーション期間の１／２に相当する内部クロック信号ＩＣＬＫをカウントするか、或いは、終了信号ＥＮＤ１が活性化するまで、制御信号ＡＣＴ１を連続的に活性化させる。そして、制御信号ＡＣＴ１が非活性化した後、さらにキャリブレーション期間の１／２に相当する内部クロック信号ＩＣＬＫをカウントするか、或いは、終了信号ＥＮＤ２が活性化するまで、制御信号ＡＣＴ２を連続的に活性化させる。制御信号ＡＣＴ１，ＡＣＴ２の活性化サイクルは、内部クロック信号ＩＣＬＫのクロックサイクルの２ｎ倍（ｎは自然数）に設定される。
【００５９】
終了信号ＥＮＤ１は、終了判定回路１３１によって生成される信号であり、コンパレータ１１１の出力である比較信号ＣＯＭＰ１が所定のパターンで変化した場合に活性化される。同様に、終了信号ＥＮＤ２は、終了判定回路１３２によって生成される信号であり、コンパレータ１２１の出力である比較信号ＣＯＭＰ２が所定のパターンで変化した場合に活性化される。ここで、所定のパターンとは、プルアップ回路１０１，１０２又はプルダウン回路１０３のインピーダンスが目標値に達した場合に出現する変化パターンである。具体的なパターンとしては、比較信号ＣＯＭＰ１又はＣＯＭＰ２の論理レベルが１回又は繰り返し反転するパターンが挙げられる。
【００６０】
これにより、１回のキャリブレーション期間中、前半においてはプルアップ回路１０１のインピーダンス調整が行われ、後半においてはプルダウン回路１０３のインピーダンス調整が行われる。但し、キャリブレーション方法がこれに限定されるものではなく、内部キャリブレーションコマンドＩＺＱに応答したキャリブレーション動作においては、１回のキャリブレーション期間にプルアップ回路１０１及びプルダウン回路１０３のいずれか一方のみを行い、キャリブレーションの対象を内部キャリブレーションコマンドＩＺＱが発行されるたびに切り替えるといった方法を用いても構わない。この方法は、内部クロック信号ＩＣＬＫの周波数が高く、内部キャリブレーションコマンドＩＺＱに応答した１回のキャリブレーション期間では、プルアップ回路１０１及びプルダウン回路１０３の両方をインピーダンス調整することが困難なケースにおいて有効である。
【００６１】
以上がキャリブレーション回路１００の回路構成及び動作である。このようにしてキャリブレーション回路１００によって生成されるインピーダンスコードＤＲＺＱは、図１に示すインピーダンス調整回路７２に供給され、これによって、出力バッファ７１のインピーダンスをレプリカバッファＲｅｐＢのインピーダンスと一致させる。したがって、キャリブレーション動作を定期的に行うことにより、温度変化や電圧変動にかかわらず、出力バッファ７１のインピーダンスを設計値に近づけることが可能となる。
【００６２】
図７は、本実施形態による半導体装置１０の動作を説明するための動作波形図である。図７に示す例では、アドレスレジスタ２１０に記録されたロウアドレスがリフレッシュアドレスＲＥＦＡの最大値−１（＝８Ｋ−１）に設定されている場合が示されている。
【００６３】
図７に示すように、外部からオートリフレッシュコマンドＡＲが発行されると、通常はこれに応答して内部リフレッシュコマンドＲＥＦ２が活性化する。これにより、リフレッシュカウンタ５４がインクリメントされるとともに、ロウ系制御回路５１によってリフレッシュ動作が行われる。そして、オートリフレッシュコマンドＡＲによるリフレッシュカウンタ５４のインクリメントが進行し、カウント値であるリフレッシュアドレスＲＥＦＡがアドレスレジスタ２１０に記録されたロウアドレスＳＥＴＡ（＝８Ｋ−１）と一致すると、これ応答してＳＲラッチ回路２４０がセットされる。このため、次にオートリフレッシュコマンドＡＲが発行されても、内部リフレッシュコマンドＲＥＦ２は活性化されず、その代わりに内部キャリブレーションコマンドＩＺＱが活性化されることになる。つまり、本例では８Ｋ回目のオートリフレッシュコマンドＡＲは、ショートキャリブレーションコマンドＺＱＣＳとして扱われ、リフレッシュ動作の代わりにキャリブレーション動作が実行される。
【００６４】
内部キャリブレーションコマンドＩＺＱが活性化すると、次のオートリフレッシュコマンドＡＲに応答してＳＲラッチ回路２４０がリセットされるため、それ以降はオートリフレッシュコマンドＡＲが発行されると、通常通り内部リフレッシュコマンドＲＥＦ２が活性化する。
【００６５】
図８は、本実施形態による半導体装置１０の動作を説明するための別の動作波形図である。図８に示すように、本実施形態においては、オートリフレッシュコマンドＡＲが８Ｋ回発行されることによってリフレッシュカウンタ５４が１周する度に、内部キャリブレーションコマンドＩＺＱが活性化し、ショートキャリブレーション動作が行われる。ここで、リフレッシュカウンタ５４が１周する時間はメモリセルＭＣの情報保持時間（ｔＲＥＦ＝６４ｍｓ）以下に設定されるため、本例では、約６４ｍｓに１回の頻度でキャリブレーション動作が行われることになる。
【００６６】
尚、内部キャリブレーションコマンドＩＺＱが生成される際には、内部リフレッシュコマンドＲＥＦ２が活性化しないため、リフレッシュカウンタ５４もインクリメントされない。その結果、リフレッシュカウンタ５４が１周するのに要するオートリフレッシュコマンドＡＲの数は１回増えることになる（＝８Ｋ＋１回）。このことは、リフレッシュカウンタ５４が１周するのに要する時間がメモリセルＭＣの情報保持時間（ｔＲＥＦ＝６４ｍｓ）を超える可能性があることを意味するが、オートリフレッシュコマンドＡＲの発行サイクルが平均で約７．８μｓと非常に短い点、並びに、メモリセルＭＣの情報保持時間は最低保証値であり、実際にはより長い情報保持時間を有している点を考えれば、現実的な不具合は生じない。
【００６７】
尚、図８に示すように、ロングキャリブレーションコマンドＺＱＣＬが発行された場合には、通常通り、ロングキャリブレーション動作が行われる。
【００６８】
このように、本実施形態においては、オートリフレッシュコマンドＡＲが８Ｋ回発行されることによってリフレッシュカウンタ５４が１周する度に、オートリフレッシュコマンドＡＲに応答してキャリブレーション動作が起動されることから、外部からショートキャリブレーションコマンドＺＱＣＳを発行する必要がなくなる。しかも、リフレッシュカウンタ５４が１周する時間は、メモリセルＭＣの情報保持時間（ｔＲＥＦ＝６４ｍｓ）によって規定されるため、定期的なキャリブレーション動作が確保される。さらに、オートリフレッシュコマンドＡＲが発行されてから所定時間が経過するまでは、アクティブコマンドやリードコマンドなどが発行されないことから、キャリブレーション中にリード動作やライト動作が必要となることもない。
【００６９】
尚、上記実施形態では、リフレッシュカウンタ５４が１周する度に内部キャリブレーションコマンドＩＺＱを活性化させ、これによってショートキャリブレーション動作を起動しているが、オートリフレッシュコマンドＡＲの発行回数を基準とする限り、内部キャリブレーションコマンドＩＺＱの活性化周期がこれに限定されるものではない。したがって、例えば、リフレッシュカウンタ５４が１／２周する度に内部キャリブレーションコマンドＩＺＱを活性化させても構わないし、リフレッシュカウンタ５４が４周する度に内部キャリブレーションコマンドＩＺＱを活性化させても構わない。
【００７０】
前者の場合、例えば最上位ビットを省略することにより、アドレスレジスタ２１０に記憶させるロウアドレスＳＥＴＡのビット数をリフレッシュアドレスＲＥＦＡよりも短くすればよい。また、後者の場合、図９に示すように、リフレッシュアドレスＲＥＦＡの各ビットとロウアドレスＳＥＴＡの各ビットを比較するゲート回路ＸＮＯＲを比較器２２０に設けるとともに、リフレッシュアドレスＲＥＦＡの最上位ビットＲＥＦＡｍａｘをカウントする２ビットのリップルカウンタＣを設け、これらゲート回路ＸＮＯＲの出力及びリップルカウンタＣの出力が全てハイレベルとなった場合にヒット信号ＨＩＴ１を活性化させるＡＮＤゲート２２０ａを用いればよい。
【００７１】
さらに、上記実施形態では任意のロウアドレスＳＥＴＡを記憶するアドレスレジスタ２１０を用いているが、本発明においてこれは必須ではなく、例えば、図１０に示すように、リフレッシュアドレスＲＥＦＡの各ビットを受けるＡＮＤゲート２２０ｂによって比較器２２０を構成しても構わない。
【００７２】
次に、本発明の第２の実施形態について説明する。
【００７３】
図１１は、本発明の好ましい第２の実施形態による半導体装置１０ａの全体構成を示すブロック図である。
【００７４】
本実施形態による半導体装置１０ａは、キャリブレーション起動回路２００がキャリブレーション起動回路５００に置き換えられている点において、図１に示した半導体装置１０と相違している。その他の点については、図１に示した半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７５】
図１１に示すように、キャリブレーション起動回路５００には、比較器５２０及び切り替え回路５３０が含まれている。比較器５２０は、アドレスレジスタ２１０に記憶されたロウアドレスＳＥＴＡとリフレッシュアドレスＲＥＦＡを比較する回路であるが、ヒット信号ＨＩＴ１を出力するサイクルが切り替え可能に構成されている点において、上述した比較器２２０と相違している。また、切り替え回路５３０は、比較器５２０の上記サイクルを切り替えるための回路である。
【００７６】
図１２は、比較器５２０の一例を示す回路図である。
【００７７】
図１２に示す例では、比較器５２０は、リフレッシュアドレスＲＥＦＡの各ビットとロウアドレスＳＥＴＡの各ビットを比較するゲート回路ＸＮＯＲと、これらゲート回路ＸＮＯＲの出力を受けるＡＮＤゲート５２０ａと、所定のビットに対応するゲート回路ＸＮＯＲｉを有効化又は無効化するスイッチＳＷ１，ＳＷ２とを含んでいる。スイッチＳＷ１，ＳＷ２の制御は、切り替え回路５３０より供給される選択信号ＳＥＬ１によって行われる。
【００７８】
ゲート回路ＸＮＯＲｉを有効とする場合、スイッチＳＷ１はオンし、スイッチＳＷ２はノードａに切り替えられる。ノードａはゲート回路ＸＮＯＲｉの出力端である。これにより、ＡＮＤゲート５２０ａは、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡの全ビットが一致した場合にヒット信号ＨＩＴ１を活性化させる。つまり、ヒット信号ＨＩＴ１の活性化サイクルはリフレッシュカウンタ５４の１周と一致する。
【００７９】
これに対し、ゲート回路ＸＮＯＲｉを無効とする場合、スイッチＳＷ１はオフし、スイッチＳＷ２はノードｂに切り替えられる。ノードｂはハイレベルに固定されている。これにより、ゲート回路ＸＮＯＲｉに対応するビットはドントケアとなり、ＡＮＤゲート５２０ａは、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡのその他のビットが一致した場合にヒット信号ＨＩＴ１を活性化させる。つまり、ヒット信号ＨＩＴ１の活性化サイクルはリフレッシュカウンタ５４の１／２周と一致する。
【００８０】
このように本例では、ヒット信号ＨＩＴ１の活性化サイクル、つまり、内部キャリブレーションコマンドＩＺＱの生成サイクルをリフレッシュカウンタ５４の１周及び１／２周のいずれかに設定することが可能となる。
【００８１】
図１３は、比較器５２０の他の例を示す回路図である。
【００８２】
図１３に示す例では、比較器５２０は、リフレッシュアドレスＲＥＦＡの各ビットとロウアドレスＳＥＴＡの各ビットを比較するゲート回路ＸＮＯＲと、リフレッシュアドレスＲＥＦＡの最上位ビットＲＥＦＡｍａｘをカウントする２ビットのリップルカウンタＣと、これらゲート回路ＸＮＯＲの出力及びリップルカウンタＣの最下位ビットＣｍｉｎを受けるＡＮＤゲート５２１と、これらゲート回路ＸＮＯＲの出力及びリップルカウンタＣの全出力ビットを受けるＡＮＤゲート５２２と、ＡＮＤゲート５２１，５２２の出力の一方を選択するセレクタ５２３とを含んでいる。セレクタ５２３の制御は、切り替え回路５３０より供給される選択信号ＳＥＬ２によって行われる。
【００８３】
ＡＮＤゲート５２１の出力を選択する場合、セレクタ５２３は、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡの全ビットが一致するとともに、リップルカウンタＣの出力が全てハイレベルとなった場合にヒット信号ＨＩＴ１を活性化させる。この場合、ヒット信号ＨＩＴ１の活性化サイクルはリフレッシュカウンタ５４の４周と一致する。
【００８４】
これに対し、ＡＮＤゲート５２２の出力を選択する場合、セレクタ５２３は、リフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡの全ビットが一致するとともに、リップルカウンタＣの最下位ビットがハイレベルとなった場合にヒット信号ＨＩＴ１を活性化させる。この場合、ヒット信号ＨＩＴ１の活性化サイクルはリフレッシュカウンタ５４の２周と一致する。
【００８５】
このように本例では、ヒット信号ＨＩＴ１の活性化サイクル、つまり、内部キャリブレーションコマンドＩＺＱの生成サイクルをリフレッシュカウンタ５４の２周及び４周のいずれかに設定することが可能となる。
【００８６】
切り替え回路５３０の構成については特に限定されず、製造時において選択信号ＳＥＬ１、ＳＥＬ２が固定されるよう構成しても構わないし、動作環境によって選択信号ＳＥＬ１、ＳＥＬ２が動的に変化するよう構成しても構わない。前者の例としては、図１４（ａ）に示すように切り替え回路５３０をアンチヒューズ回路によって構成することができ、後者の例としては、図１４（ｂ）に示すように切り替え回路５３０を温度検知回路によって構成することができる。後者の例では、温度検知回路によって所定値以上の温度変化が生じた場合、内部キャリブレーションコマンドＩＺＱの生成サイクルが短縮されるよう、選択信号ＳＥＬ１，ＳＥＬ２を出力すればよい。これは、温度によって素子の特性（抵抗等）が大きく変化するため、温度変化が大きい場合にはキャリブレーション動作を行う頻度を高める必要があるからである。
【００８７】
次に、本発明の第３の実施形態について説明する。
【００８８】
図１５は、本発明の好ましい第３の実施形態による半導体装置１０ｂの全体構成を示すブロック図である。
【００８９】
本実施形態による半導体装置１０ｂは、キャリブレーション回路１００がキャリブレーション回路６００に置き換えられている点において、図１１に示した半導体装置１０ａと相違している。その他の点については、図１１に示した半導体装置１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９０】
図１５に示すように、キャリブレーション回路６００にはタイマ回路６１０が含まれている。タイマ回路６１０は、内部キャリブレーションコマンドＩＺＱによって起動されたショートキャリブレーション動作を強制的に終了させるための回路である。
【００９１】
図１６は、キャリブレーション回路６００の回路図である。
【００９２】
図１６に示すように、タイマ回路６１０は制御回路１３０に含まれており、内部キャリブレーションコマンドＩＺＱの活性化に応答して計時を開始する。タイマ回路６１０は、内部キャリブレーションコマンドＩＺＱが活性化した後、所定の時間が経過すると、キャリブレーション動作を強制的に終了させる。タイマ回路６１０による計時時間は、リフレッシュ動作に割り当てられた時間（例えば１１０ｎｓ）と同じかそれ未満に設定される。
【００９３】
これにより制御回路１３０は、内部キャリブレーションコマンドＩＺＱに応答して制御信号ＡＣＴ１，ＡＣＴ２の生成を開始した後、内部クロック信号ＩＣＬＫのカウントに基づいてキャリブレーション期間が終了する前であっても、タイマ回路６１０による計時が終了すると、キャリブレーション動作を強制的に終了する。これにより、リフレッシュ動作に割り当てられた時間内にキャリブレーション動作を終了させることができることから、リフレッシュ動作に割り当てられた時間が経過した後、すぐに次のコマンドを受け付けることが可能となる。
【００９４】
図１７は、本発明の好ましい第４の実施形態による半導体装置１０ｃの全体構成を示すブロック図である。
【００９５】
本実施形態による半導体装置１０ｃは、キャリブレーション起動回路２００がキャリブレーション起動回路６０２に置き換えられている点において、図１に示した半導体装置１０と相違している。その他の点については、図１に示した半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９６】
図１７に示すように、キャリブレーション起動回路６０２には、アドレスレジスタ２１０および比較器２２０に加えて、温度検知回路２２２が含まれている。温度検知回路２２２は、半導体装置１０ｃの内部の温度を計測し、その温度情報をＴ０、Ｔ１信号により示す。詳細については後述する。
【００９７】
図１８は、第４実施形態におけるキャリブレーション起動回路６０２の回路図である。
【００９８】
第４実施形態におけるキャリブレーション起動回路６０２は、第１実施形態におけるキャリブレーション起動回路２００に温度検知機能を追加した構成を有する。温度検知回路２２４は、半導体装置１０ｃの内部の温度をＴ０、Ｔ１信号の２ビットの信号により示す。温度検知回路２２４は、トランジスタＱ１、Ｑ２のＰＮ接合部の電圧の温度依存性を利用して温度変化を検知する。具体的には、まず、オペアンプ２７０、２７２により、同一サイズのトランジスタＱ１、Ｑ２のベース・エミッタ電圧から温度依存性のない電位ＶＦを生成し、これを抵抗分割して電位Ｖ１、Ｖ２（Ｖ１＞Ｖ２）を生成する。一方、トランジスタＱ２のベース・エミッタ間電圧ＶＢＥは、温度が高くなるほど低くなる電圧である。したがって、電位Ｖ１、Ｖ２とＶＢＥを比較することにより、温度変化を検出できる。温度が低いときには、ＶＢＥ＞Ｖ１＞Ｖ２であるため、（Ｔ１，Ｔ０）＝（Ｌ，Ｌ）である。温度が上昇すると、Ｖ１＞ＶＢＥ＞Ｖ２となり、（Ｔ１，Ｔ０）＝（Ｈ，Ｌ）となる。更に温度が上昇すると、Ｖ１＞Ｖ２＞ＶＢＥとなり、（Ｔ１，Ｔ０）＝（Ｈ，Ｈ）となる。なお、温度検知回路２２４はさまざまな構成が可能であり、図１８はその一例にすぎない。
【００９９】
キャリブレーション起動回路６０２の動作概要は以下の通りである。まず、オートリフレッシュコマンドＡＲの定期的な入力に対応して内部リフレッシュコマンドＲＥＦ１は定期的にハイアクティブとなる。内部リフレッシュコマンドＲＥＦ１は、ＡＮＤゲート２５１に入力される。通常、内部リフレッシュコマンドＲＥＦ１はＡＮＤゲート２５１をそのまま通過して内部リフレッシュコマンドＲＥＦ２となるので、内部リフレッシュコマンドＲＥＦ１がハイアクティブとなるごとにリフレッシュ動作が実行される。
【０１００】
リフレッシュアドレスＲＥＦＡがロウアドレスＳＥＴＡと一致したときには、温度変化が発生していることを条件として、内部キャリブレーションコマンドＩＺＱが発行される。すなわち、第４実施形態においては、たとえリフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡが一致しても、前回のアドレス一致時から温度変化していなければ、キャリブレーションを実行しない。温度変化していない場合には、リフレッシュ動作が実行される。詳細は後述するが、温度変化が検出されないときにはＳＲラッチ２４０がセットされず、ＩＺＱＥＮ信号はローレベルとなり、内部キャリブレーションコマンドＩＺＱの発行が阻止される仕組みになっている。このような制御方法によれば、温度変化が発生していないとき、いいかえれば、キャリブレーションの必要性が薄いときにはキャリブレーションが省略されるので、半導体装置１０ｃの消費電流を低減できる。
【０１０１】
温度変化しているときには、内部キャリブレーションコマンドＩＺＱが発行される。内部キャリブレーションコマンドＩＺＱの発行回数は温度変化の大きさに依存する。本実施形態においては、温度変化の大きさが所定値以下のときには内部キャリブレーションコマンドＩＺＱを２回発行し、それ以上のときには４回発行する。このような制御方法によれば、キャリブレーションの必要性に応じてキャリブレーション回数をフレキシブルに調整できる。
【０１０２】
以下、キャリブレーション起動回路６０２の構成および動作の詳細を説明する。まず、２入力のＯＲゲート２３８には、内部ロングキャリブレーションコマンドＩＺＱＣＬとワンショットパルス回路２３０の出力であるＨＩＴ信号が入力される。ＨＩＴ信号はリフレッシュアドレスＲＥＦＡとロウアドレスＳＥＴＡが一致するときハイアクティブとなるワンショットパルスである。
【０１０３】
ＯＲゲート２３８の出力であるＴＭＯＮがローレベルからハイレベルに変化すると、ラッチ回路２２４、２２６、２２８、２３３、２３４、２３６は入力ノードＤのレベルをラッチする。ラッチ回路２２４、２２６の入力ノードＤには、温度情報であるＴ１、Ｔ０信号が入力される。ＴＭＯＮ信号がハイアクティブとなると、Ｔ１、Ｔ０はラッチ回路２２４、２２６にラッチされる。再びＴＭＯＮ信号がハイアクティブとなると、ラッチされたこれらの信号はラッチ回路２３３、２３４に移される。ＴＭＯＮ信号は、内部ロングキャリブレーションコマンドＩＺＱＣＬ又はＨＩＴ信号によって活性化される。なお、内部ロングキャリブレーションコマンドＩＺＱＣＬやＨＩＴ信号の活性化により、ラッチ回路２２８にはハイレベル信号（固定信号）がラッチされ、ＴＭＯＮ信号の次回の活性化によりこのハイレベル信号はラッチ回路２３６に移される。
【０１０４】
ＸＯＲゲート２４２は、ラッチ回路２３３の出力ノードＱから出力されるＴＢ１信号とラッチ回路２２４の出力ノードＱから出力されるＴＮ１信号を比較し、Ｄ１信号を出力する。ＸＯＲゲート２４４は、ラッチ回路２３４の出力ノードＱから出力されるＴＢ０信号とラッチ回路２２６の出力ノードＱから出力されるＴＮ０信号を比較し、Ｄ２信号を出力する。すなわち、Ｄ１は、過去の温度情報であるＴＢ１とその後の温度情報であるＴＮ１を比較し、変化があればハイレベルになる信号である。同様に、Ｄ２はＴＢ０とＴＮ０を比較し、変化していればハイレベルになる信号である。したがって、Ｄ１、Ｄ２により温度変化の有無が特定される。
【０１０５】
Ｄ１、Ｄ２は、ＯＲゲート２４６に入力される。ＯＲゲート２４６の出力は、Ｄ０＝Ｄ１＝０、すなわち、温度変化が発生していないときにはＬ、温度変化が発生しているときにはＨとなる。ＯＲゲート２４６の出力は、３入力のＡＮＤゲート２４８に入力される。ＡＮＤゲートの残りの２入力は、ＴＭＯＮとラッチ回路２３６の出力であるＧＲＤＢである。ＨＩＴ信号がハイアクティブになるときには、ＡＮＤゲートの３入力はいずれもハイレベルとなり、ワンショットパルス回路２５２がローレベルのワンショットパルスを発生させ、ＳＲラッチ回路２４０がセットされる。この結果、ＳＲラッチ回路２４０の出力であるＩＺＱＥＮはハイアクティブとなる。内部ロングキャリブレーションコマンドＩＺＱＣＬがハイアクティブになるときにはラッチ回路２３６がリセットされるので、ＳＲラッチ回路２４０はセットされない。
【０１０６】
ＩＺＱＥＮがハイアクティブとなると、内部リフレッシュコマンドＲＥＦ２ではなく、内部キャリブレーションコマンドＩＺＱが発行され、キャリブレーションが実行される。温度変化していないときには、ＡＮＤゲート２４８の出力はローレベルになるため、ＩＺＱＥＮはローレベルとなり、内部リフレッシュコマンドＲＥＦ２が発行される。内部ロングキャリブレーションコマンドＩＺＱＣＬがハイアクティブのときには、Ｔ１、Ｔ０のラッチはなされるものの、ラッチ回路２３６の出力であるＧＲＤＢがローレベルとなるため、ＩＺＱＥＮはローレベルとなり、内部キャリブレーションコマンドＩＺＱは発行されない。その代わり、キャリブレーション回路１００は、内部ロングキャリブレーションコマンドＩＺＱＣＬにより直接活性化される（図１７参照）。ＩＺＱＣＬのアクティブ時にＴ０、Ｔ１をラッチすることにより、ＩＺＱＣＬがハイアクティブのときの温度情報を更新しておく。これにより、ＩＺＱＣＬの後、温度変化がない場合の不要なキャリブレーションを防ぐことができる。
【０１０７】
一方、Ｄ２、Ｄ１は、デコーダ２５６にも入力される。デコーダ２５６は、Ｄ１とＤ２がどちらもハイレベルのときにはＳ１、いずれか一方がハイレベルのときにはＳ０を活性化させる。セレクタ２５８にはＳ１、Ｓ０が入力される。
【０１０８】
ＩＺＱＥＮがハイレベルに活性化されると、ワンショットパルス回路２５４を介してカウンタ回路２６０はリセットされる。以後、内部キャリブレーションコマンドＩＺＱが活性化されるごとに、カウンタ回路２６０はカウント値を更新する。カウント値は、Ｃ０、Ｃ１の２ビット信号（００〜１１）としてセレクタ回路２５８に供給される。セレクタ回路２５８は、Ｓ１がハイレベルの時には、カウント値が００からカウントアップして「００」に到達したとき、ワンショットパルス回路２６２を活性化させる。このとき、ＳＲラッチ回路２４０はリセットされ、ＩＺＱＥＮはローレベルとなり、以後は内部キャリブレーションコマンドＩＺＱの代わりに内部リフレッシュコマンドＲＥＦ２が発行されるようになる。Ｓ０がハイレベルの時には、カウント値が００からカウントアップして「１０」に到達したとき、ワンショットパルス回路２６２を活性化させる。この結果、Ｓ１がハイレベルの時には内部キャリブレーションコマンドＩＺＱは４回発行され、Ｓ０がハイレベルの時には内部キャリブレーションコマンドＩＺＱは２回発行されることになる。
【０１０９】
なお、電源投入時にパワーオン信号ＰＯＮが活性化されると、ラッチ回路２２４、２２６、２２８、２３３、２３４がリセットされる。
【０１１０】
図１９は、第４実施形態における半導体装置１０ｃの動作を説明するための動作波形図である。
【０１１１】
図１９では時刻ｔ０にＰＯＮがワンショットにて活性化され、時刻ｔ１に内部ロングキャリブレーションコマンドＩＺＱＣＬがワンショットにて活性化されている。これに対応して、ラッチ回路２２４、２２６はＴ０、Ｔ１をラッチする。ラッチされたＴ０、Ｔ１はＴＮ１、ＴＮ０としてラッチ回路２２４、２２６から出力される。また、ラッチ回路２２８は固定のハイレベル信号をラッチし、Ｑ端子からラッチ回路２３６に出力する。
【０１１２】
オートリフレッシュコマンドＡＲにより、内部リフレッシュコマンドＲＥＦ１は定期的にハイアクティブとなる。これに連動して、リフレッシュアドレスＲＥＦＡが順次指定される。時刻ｔ２にリフレッシュアドレスＲＥＦＡがあらかじめ指定されているロウアドレスＳＥＴＡと一致すると、ＴＭＯＮがハイアクティブになる。ＴＭＯＮがハイアクティブになると、ラッチ回路２２４、２２６、２２８、２３３、２３４、２３６がデータラッチする。時刻ｔ１でラッチ回路２２４、２２６がラッチして出力していたＴＮ１、ＴＮ０は、ラッチ回路２３３、２３４に移される。代わりに、ラッチ回路２２４、２２６は時刻ｔ２における温度を示すＴ０、Ｔ１を新たにラッチする。
【０１１３】
ラッチ回路２３６は、固定のハイレベル信号をラッチし、入力ノードＱからハイレベルのＧＲＤＢを出力する。時刻ｔ１から時刻ｔ２の間で温度変化していないため、Ｄ０、Ｄ１はともにローレベルのままである。このため、ＡＮＤゲート２４８の出力はローレベルのままであり、ＳＲラッチ回路２４０はセットされない。ＩＺＱＥＮが不活性となるため、内部キャリブレーションコマンドＩＺＱは発行されず、代わりに内部リフレッシュコマンドＲＥＦ２が発行される。すなわち、リフレッシュアドレスＲＥＦＡがロウアドレスＳＥＴＡと一致したにも関わらずキャリブレーションは実行されない。
【０１１４】
時刻ｔ３において、リフレッシュアドレスＲＥＦＡはロウアドレスＳＥＴＡと再一致する。時刻ｔ２から時刻ｔ３までの期間において、Ｔ１：Ｈ→Ｌ、Ｔ０：Ｈ→Ｌに変化している。ｔ０もｔ１も変化しているため大きな温度変化があった、と判定される。アドレス一致によりＴＭＯＮがハイアクティブになり、新たな温度情報（Ｔ１：Ｌ、Ｔ０：Ｌ）がラッチ回路２２４、２２６にラッチされる。また、ラッチ回路２３３、２３４は、時刻ｔ２の温度情報（Ｔ１：Ｈ、Ｔ１：Ｈ）をラッチする。Ｔ１もＴ０も変化しているため、Ｄ１、Ｄ０は共にハイレベルになる。
【０１１５】
温度変化しているので、ＡＮＤゲート２４８の出力もハイレベルとなり、ＩＺＱＥＮが活性化され、内部キャリブレーションコマンドＩＺＱが発行される。また、ワンショットパルス回路２５４によりカウンタ回路２６０はリセットされる。一方、Ｄ１、Ｄ０が共にハイレベルなので、デコーダ２５６はＳ１をハイアクティブにする。セレクタ２５８は、Ｓ１が活性化されたため、カウンタ回路２６０の出力するカウント値が「００」に達するまでＳＲラッチ回路２４０をリセットしない。したがって、以後、リフレッシュコマンドＲＥＦ１と連動して内部キャリブレーションコマンドＩＺＱが発行され続ける。ＩＺＱが発行されるごとにカウンタ回路２６０はカウントアップする。カウント値が「００」となると、ＳＲラッチ回路２４０はリセットされ、以後、リフレッシュコマンドＲＥＦ１と連動してリフレッシュコマンドＲＥＦ２が発行され続ける。すなわち、内部キャリブレーションコマンドＩＺＱを４回発行し、その後はリフレッシュコマンドＲＥＦ２が発行され続ける。
【０１１６】
時刻ｔ４に、リフレッシュアドレスＲＥＦＡはロウアドレスＳＥＴＡと再一致する。時刻ｔ３から時刻ｔ４までの期間において、Ｔ１：Ｌ→Ｈに変化しているがＴ０は変化していない。すなわち、温度変化しているもののその変化は小さい。新たな温度情報（Ｔ１：Ｈ、Ｔ０：Ｌ）がラッチ回路２２４、２２６にラッチされ、ラッチ回路２３３、２３４は時刻ｔ３の温度情報（Ｔ１：Ｈ、Ｔ１：Ｈ）をラッチする。Ｔ１のみ変化しているため、Ｄ１のみがハイレベルになる。
【０１１７】
温度変化しているので、ＩＺＱＥＮが活性化され、内部キャリブレーションコマンドＩＺＱが発行され、カウンタ回路２６０がリセットされる。Ｄ１のみがハイレベルなので、デコーダ２５６はＳ０をハイアクティブにする。セレクタ２５８は、Ｓ０が活性化されたため、カウンタ回路２６０の出力するカウント値が「１０」に達するまでＳＲラッチ回路２４０をリセットしない。したがって、以後、リフレッシュコマンドＲＥＦ１と連動して内部キャリブレーションコマンドＩＺＱが発行され続ける。カウント値が「１０」となると、ＳＲラッチ回路２４０はリセットされ、以後、リフレッシュコマンドＲＥＦ１と連動してリフレッシュコマンドＲＥＦ２が発行され続ける。結果として、内部キャリブレーションコマンドＩＺＱは２回発行される。
【０１１８】
第４実施形態においては、温度変化していないとき、すなわち、キャリブレーションの必要性が薄いときにはキャリブレーションがスキップされる。無駄なキャリブレーションを省略することにより消費電力を低減できる。また、温度変化の大きさに応じてキャリブレーションの実行回数を変化させることにより、キャリブレーションが特に必要な状況においては十分な回数のキャリブレーションが実行されるように制御されるので効果的なキャリブレーションが可能となる。
【０１１９】
図２０は、半導体装置１０（１０ａ，１０ｂ）を含むデータ処理システムのブロック図である。
【０１２０】
図２０に示すデータ処理システムは、半導体装置１０（１０ａ，１０ｂ）とコントローラ７００によって構成されており、両者はコマンドバス７０１、アドレスバス７０２及びデータバス７０３によって相互に接続されている。コントローラ７００は、半導体装置１０（１０ａ，１０ｂ）にオートリフレッシュコマンドＡＲを発行する場合、コマンドバス７０１を介してこれを半導体装置１０（１０ａ，１０ｂ）に入力する。これにより、半導体装置１０（１０ａ，１０ｂ）は、リフレッシュ動作又はショートキャリブレーション動作を実行することになる。このように、半導体装置１０（１０ａ，１０ｂ）は、所定回数のオートリフレッシュコマンドＡＲの入力に応答してショートキャリブレーション動作を行うことから、コントローラ７００は、ショートキャリブレーションコマンド（ＺＱＣＳ）を発行する必要がない。つまり、定期的にショートキャリブレーションコマンド（ＺＱＣＳ）を発行するためのタイマ回路を持つ必要がなくなる。
【０１２１】
但し、コントローラ７００がショートキャリブレーションコマンド（ＺＱＣＳ）を発行してはならないわけではなく、ショートキャリブレーションコマンド（ＺＱＣＳ）に応答して半導体装置１０（１０ａ，１０ｂ）がショートキャリブレーション動作を行っても構わない。この場合、図２１に示すキャリブレーション起動回路２００ａのように、ＡＮＤゲート２５２の出力と内部ショートキャリブレーションコマンドＩＺＱＣＳを受けるＯＲゲート２５４を設ければよい。
【０１２２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２３】
１０，１０ａ，１０ｂ、１０ｃ    半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
２１      クロック入力回路
２２      内部クロック生成回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      モードレジスタ
５４      リフレッシュカウンタ
６０      メモリセルアレイ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
７０      データ入出力回路
７１      出力バッファ
７２      インピーダンス調整回路
８０      データ入出力回路
１００，６００    キャリブレーション回路
１０１，１０２    プルアップ回路
１０３    プルダウン回路
１１０，１２０    カウンタ
１１１，１２１    コンパレータ
１３０    制御回路
１３１，１３２    終了判定回路
１４１，１４２    抵抗
２００，２００ａ，５００、６０２    キャリブレーション起動回路
２１０    アドレスレジスタ
２２０，５２０    比較器
２２０    温度検知回路
２２４、２２６、２２８、２３３、２３４、２３６    ラッチ回路
２３０、２５２、２５４，２６２    ワンショットパルス生成回路
２４０    ＳＲラッチ回路
２５６    デコーダ
２６０    カウンタ回路
５２３、２５８    セレクタ
６１０    タイマ回路
７００    コントローラ
７０１    コマンドバス
７０２    アドレスバス
７０３    データバス
ＡＲ      オートリフレッシュコマンド
ＤＱ      データ入出力端子
ＩＺＱ    内部キャリブレーションコマンド
ＲＥＦ１，ＲＥＦ２    内部リフレッシュコマンド
ＲＥＦＡ    リフレッシュアドレス
ＺＱ      キャリブレーション端子
ＺＱＣＬ    ロングキャリブレーションコマンド
ＺＱＣＳ    ショートキャリブレーションコマンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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