(57)【要約】【課題】  入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。【解決手段】  半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。【選択図】  図１
2011044622.tif 000002
【特許請求の範囲】
【請求項１】
表面に、電子回路素子が形成されている電子回路領域が画定された半導体基板と、
前記半導体基板の上に配置され、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線と、
前記電子回路領域を取り囲むように、前記半導体基板の上に導電材料で形成され、前記第１の配線に電気的に接続されたシールリングと、
前記シールリングよりも内側において、前記半導体基板の表層部に形成された第１の不純物拡散領域と、
前記第１の不純物拡散領域の上に形成された誘電体膜と、
前記誘電体膜の上に配置され、前記シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜と
を有する半導体装置。
【請求項２】
さらに、前記第１の不純物拡散領域よりも内側の、前記半導体基板の上に配置され、前記電子回路素子に接続されたパッドを有する請求項１に記載の半導体装置。
【請求項３】
前記電子回路素子が、ソース、ドレイン、ゲート絶縁膜、及びゲート電極を含むＭＯＳＦＥＴを含み、
前記誘電体膜が、前記ゲート絶縁膜と同一の絶縁材料で形成されており、かつ前記ゲート絶縁膜と同一の厚さを有し、
前記キャパシタ導電膜が、前記ゲート電極と同一の導電材料で形成されており、かつ前記ゲート電極と同一の厚さを有する請求項１または２に記載の半導体装置。
【請求項４】
さらに、
前記キャパシタ導電膜を覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１のビアホールと
を有し、
前記シールリングが前記層間絶縁膜の上に配置されており、前記シールリングと前記キャパシタ導電膜とが、前記第１のビアホール内を経由して、相互に電気的に接続されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記第１の不純物拡散領域よりも外側に、前記シールリングに沿って配置され、前記層間絶縁膜を貫通する第２のビアホールを有し、
前記シールリングが、前記第２のビアホール内を経由して前記半導体基板の表面に接触している請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールリング及びキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路素子（ＬＳＩ）の基板上に、電源配線に重畳されるノイズを低減させるためのバイパスコンデンサが配置される（特許文献１）。ＬＳＩの入出力部で発生するノイズを低減させるために、入出力部の電源配線の近傍にバイパスコンデンサを配置することが好ましい。
【０００３】
ＬＳＩ基板の外周に沿う不純物拡散領域を形成し、ガードリングとする技術が知られている。ガードリングには、接地電位等の安定な電位が印加される。これによって、ガードリングよりも内側に配置されるアナログ回路がノイズから保護される。ガードリングとなる不純物拡散領域内に、反対導電型の不純物拡散層を形成し、このｐｎ接合に逆バイアスを印加することによって、バイパスコンデンサとすることができる（特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５０７９６号公報
【特許文献２】特開２０００−４９２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。逆バイアスされたｐｎ接合を含むバイパスコンデンサにおいては、ｐｎ接合を流れる逆方向電流が漏れ電流となる。
【課題を解決するための手段】
【０００６】
発明の一観点によると、
表面に、電子回路素子が形成されている電子回路領域が画定された半導体基板と、
前記半導体基板の上に配置され、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線と、
前記電子回路領域を取り囲むように、前記半導体基板の上に導電材料で形成され、前記第１の配線に電気的に接続されたシールリングと、
前記シールリングよりも内側において、前記半導体基板の表層部に形成された第１の不純物拡散領域と、
前記第１の不純物拡散領域の上に形成された誘電体膜と、
前記誘電体膜の上に配置され、前記シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜と
を有する半導体装置が提供される。
【発明の効果】
【０００７】
シールリングが、キャパシタ導電膜に電圧を印加する配線を兼ねるため、省スペース化を図ることができる。第１の不純物拡散領域とキャパシタ導電膜との間に誘電体膜が配置されるため、ｐｎ接合の逆方向電流等に起因する漏れ電流が抑制される。
【図面の簡単な説明】
【０００８】
【図１】（１Ａ）は、実施例による半導体装置の概略平面図であり、（１Ｂ）は、シールリング及びバイパスコンデンサの部分を拡大した平面図である。
【図２】図１Ｂの一点鎖線２Ａ−２Ａにおける断面図である。
【図３】（３Ａ）は、実施例による半導体装置の一部の断面図であり、（３Ｂ）は、比較例による半導体装置の対応する部分の断面図である。
【図４−１】実施例による半導体装置の製造途中段階における断面図（その１）である。
【図４−２】実施例による半導体装置の製造途中段階における断面図（その２）である。
【図４−３】実施例による半導体装置の製造途中段階における断面図（その３）である。
【図４−４】実施例による半導体装置の製造途中段階における断面図（その４）である。
【図４−５】実施例による半導体装置の製造途中段階における断面図（その５）である。
【図５】他の実施例による半導体装置の製造途中段階における断面図である。
【発明を実施するための形態】
【０００９】
図１Ａに、実施例による半導体装置の概略平面図を示す。半導体基板１０の表面内に、電子回路領域１６が画定されている。電子回路領域１６内の半導体基板１０の表面には、ＭＩＳＦＥＴ等の電子回路素子が形成される。電子回路領域１６を取り囲むように、かつ半導体基板１０の外周線よりもやや内側に、シールリング１２が配置されている。シールリング１２は、例えば、半導体基板１０の外周よりもやや内側に配置され、端面から内部への水分の侵入を防止する機能や、クラックの発生を防止する機能を有する。シールリング１２には、アルミニウム等の導電材料が用いられる。
【００１０】
シールリング１２よりも内側に、複数のキャパシタ用不純物拡散領域１４が配置されている。キャパシタ用不純物拡散領域１４は、シールリング１２に平行な仮想直線に沿って配列している。電子回路領域１６とキャパシタ用不純物拡散領域１４との間に、複数の入出力セル領域２４が配置されている。入出力セル領域２４は、キャパシタ用不純物拡散領域１４の配列方向と平行な仮想直線に沿って配列している。
【００１１】
入出力セル領域２４の各々には、ボンディング用のパッド２５が配置されている。パッド２４の外周線のうち、キャパシタ用不純物拡散領域１４に対向する部分以外の外周線の外側に、入出力バッファ回路領域２６が配置されている。入出力バッファ回路領域２６内に、入出力バッファ回路が形成されている。
【００１２】
図１Ｂに、実施例による半導体装置の一部を拡大した平面図を示す。シールリング１２が、図１Ｂの縦方向に延在している。キャパシタ用不純物拡散領域１４が、シールリング１２よりも内側（図１Ｂにおいて右側）に配置されている。キャパシタ用不純物拡散領域１４よりもさらに内側に、入出力セル領域２４が配置されている。入出力セル領域２４は、パッド２５と入出力バッファ回路領域２６とを含む。
【００１３】
キャパシタ用不純物拡散領域１４と部分的に重なるように、キャパシタ導電膜２２が配置されている。後述するように、キャパシタ導電膜２２とキャパシタ用不純物拡散領域１４とは、バイパスコンデンサの一対の電極として作用する。キャパシタ導電膜２２の各々は、シールリング１２に向かって、キャパシタ用不純物拡散領域１４の外側に突出した突出部２２Ａを含む。シールリング１２は、半導体基板１０の外周線に平行に延在する直線部分から、キャパシタ導電膜２２に向かって突出した突出部１２Ａを含む。突出部１２Ａは、第１のコンタクトホール３２内を経由して、キャパシタ導電膜２２の突出部２２Ａに接続される。
【００１４】
シールリング１２の直線部分に重なるように、第２のコンタクトホール３４が配置されている。第２のコンタクトホール３４は、シールリング１２の延在する方向に延在し、電子回路領域１６を取り囲んでいる。シールリング１２は、第２のコンタクトホール３４内を経由して半導体基板１０に接触している。シールリング１２には、基準電位（接地電位）ＶＳＳが印加される。
【００１５】
キャパシタ用不純物拡散領域１４と重なるように、電源配線３６が配置されている。電源配線３６は、例えば、キャパシタ用不純物拡散領域１４の配列方向に延在する直線状の平面パターンを有する。電源配線３６には、電源電圧ＶＣＣが印加される。電源配線３６は、第３のコンタクトホール３８内を経由して、キャパシタ用不純物拡散領域１４に接続されている。
【００１６】
図２に、図１Ｂの一点鎖線２Ａ−２Ａにおける断面図を示す。ｐ型の半導体基板１０の表面に素子分離絶縁膜２８が形成されている。図２の左端が、スクライブ後の半導体基板１０の縁に対応する。素子分離絶縁膜２８により、複数の活性領域が画定される。シールリング１２及びキャパシタ用不純物拡散領域１４の各々に対応して活性領域が配置される。さらに、入出力バッファ回路領域２６内及び電子回路領域１６（図１Ａ）内に、複数の活性領域が配置される。
【００１７】
半導体基板１０の表層部に、ｎ型のキャパシタ用不純物拡散領域１４が形成されている。シールリング１２に対応する活性領域の表層部に、ｎ型及びｐ型の両方の不純物がドープされた不純物拡散領域２９が形成されている。
【００１８】
キャパシタ用不純物拡散領域１４の上に、キャパシタ誘電体膜２０が形成されている。キャパシタ誘電体膜２０には、誘電体材料、例えば酸化シリコンが用いられる。シールリング１２の下の不純物拡散領域２９の表面にも、キャパシタ誘電体膜２０と同じ材料の誘電体膜が形成されている。キャパシタ誘電体膜２０の一部の領域上に、キャパシタ導電膜２２が形成されている。キャパシタ導電膜２２は、キャパシタ用不純物拡散領域１４よりも外側（図２において左側）の素子分離絶縁膜２８の上まで延在している。素子分離絶縁膜２８の上に乗り上げた部分は、図１Ｂに示した突出部２２Ａに相当する。キャパシタ用不純物拡散領域１４の表層部のうち、キャパシタ導電膜２２で覆われていない領域は、周囲に比べて不純物濃度の高い高濃度領域１４Ａとされている。
【００１９】
素子分離絶縁膜２８及び活性領域の上に、層間絶縁膜３０が形成されている。層間絶縁膜３０は、キャパシタ誘電体膜２０及びキャパシタ導電膜２２を覆う。層間絶縁膜３０には、絶縁材料、例えば酸化シリコンが用いられる。層間絶縁膜３０に、第１〜第３のコンタクトホール３２、３４、３８が形成されている。第１のコンタクトホール３２は、平面視において、突出部２２Ａと重なる位置に配置される。第２のコンタクトホール３４は、平面視において、不純物拡散領域２９と重なる位置に配置される。第３のコンタクトホール３８は、平面視において、高濃度領域１４Ａと重なる位置に配置される。
【００２０】
層間絶縁膜３０の上に、１層目の配線層が形成されている。１層目の配線層は、シールリング１２、電源配線３６、パッド２５、及び入出力バッファ回路領域２６内の配線を含む。１層目の配線層には、例えば金属等の導電材料、一例としてアルミニウム（Ａｌ）が用いられる。入出力バッファ回路領域２６内には、図２に示した断面以外の領域に活性領域が配置されており、活性領域内にトランジスタ等の回路素子が形成されている。
【００２１】
シールリング１２は、第１のコンタクトホール３２内を経由してキャパシタ導電膜２２に、電気的に接続されると共に、第２のコンタクトホール３４内を経由して半導体基板１０の表面に接触している。電源配線３６は、第３のコンタクトホール３８内を経由してキャパシタ用不純物拡散領域１４に電気的に接続されている。
【００２２】
１層目の配線層の上に、２層目の配線層４０が形成されている。２層目の配線層４０の上に、３層目の配線層４５、及び４層目の配線層５０が順番に形成されている。各配線層の間には、層間絶縁膜が配置されている。これらの配線層には、例えばアルミニウムが用いられ、層間絶縁膜には、例えば酸化シリコンが用いられる。
【００２３】
２層目〜４層目の配線層４０、４５、５０は、いずれも、シールリング及びパッドを含む。２層目〜４層目のシールリングは、平面視において、１層目のシールリング１２にほぼ重なるように配置される。２層目〜４層目のパッドは、平面視において、１層目のパッド２５にほぼ重なるように配置される。
【００２４】
各シールリングは、直下の層間絶縁膜に形成されたコンタクトホール内を経由して、直下のシールリングに電気的に接続される。各パッドは、直下の層間絶縁膜に形成されたコンタクトホール内を経由して、直下のパッドに電気的に接続される。さらに、複数のパッドは、それぞれ電子回路領域１６（図１Ａ）内の電子回路素子、接地線、及び電源配線に電気的に接続される。
【００２５】
４層目の配線層の上に、保護膜５５が形成されている。保護膜５５には、例えば窒化シリコンが用いられる。保護膜５５に開口５５Ａが形成されている。開口５５Ａの底面に４層目のパッドが露出する。
【００２６】
図３Ａに、半導体基板１０から１層目の配線層までの断面図を再掲する。シールリング１２には基準電位（接地電位）ＶＳＳが印加されている。電源配線３６には、電源電圧ＶＣＣが印加されている。キャパシタ用不純物拡散領域１４及びキャパシタ導電膜２２が、バイパスコンデンサ１８の一対の電極として機能する。
【００２７】
バイパスコンデンサ１８の一方の電極となるキャパシタ導電膜２２に、シールリング１２を経由して、基準電位ＶＳＳが印加される。シールリング１２には、本来、基準電位ＶＳＳが印加されているため、バイパスコンデンサ１８の一方の電極を、基準電位に接続するために専用の配線を設ける必要がない。
【００２８】
図３Ｂに、比較例による半導体装置の断面図を示す。シールリング１２よりも内側に、パッド２５及び入出力バッファ回路領域２６が配置されている。入出力バッファ回路領域２６よりも内側に、バイパスコンデンサ１８が配置される。バイパスコンデンサ１８の一方の電極となる不純物拡散領域１４に、電源配線３６が接続されている。電源配線３６に併走するように、接地配線３７が配置されている。バイパスコンデンサ１８の他方の電極となるキャパシタ導電膜２２が、接地配線３７に電気的に接続されている。比較例では、バイパスコンデンサ１８の一方の電極を基準電位ＶＳＳに接続するための接地配線３７を配置しなければならない。
【００２９】
図３Ａに示した実施例においては、シールリング１２が、図３Ｂに示した比較例の接地配線３７を兼ねている。このため、バイパスコンデンサ１８を配置するための領域を小さくすることが可能になる。
【００３０】
図４Ａ〜図４Ｊを参照して、実施例による半導体装置の製造方法について説明する。図４Ａ〜図４Ｊでは、図３Ａに示したシールリング１２、バイパスコンデンサ１８、及び図１Ａに示した電子回路領域１６内のインバータ回路に対応する部分の断面図を示している。図４Ａ〜図４Ｊの左端が、１つのＬＳＩチップの縁に対応する。製造途中段階においては、図４Ａ〜図４Ｊの左端は、スクライブラインの位置に相当する。
【００３１】
図４Ａに示すように、ｐ型シリコンの半導体基板１０の表面に、シールリング領域１００、バイパスコンデンサ領域１０１、ＮＭＯＳ領域１０２、及びＰＭＯＳ領域１０３が画定されている。ＮＭＯＳ領域１０２及びＰＭＯＳ領域１０３は、図１Ａに示した電子回路領域１６内に配置される。半導体基板１０の表面に、シリコン局所酸化（ＬＯＣＯＳ）用のマスクパターン２７を形成する。マスクパターン２７には、例えば窒化シリコンが用いられる。
【００３２】
バイパスコンデンサ領域１０１及びＰＭＯＳ領域１０３の表層部にリン（Ｐ）イオンを注入することにより、それぞれキャパシタ用不純物拡散領域１４及びｎ型ウェル６１を形成する。さらに、ＰＭＯＳＦＥＴのしきい値制御用のイオン注入を行う。イオン注入後、１回目の活性化アニールを行う。
【００３３】
その後、ＮＭＯＳ領域１０２の表層部にボロン（Ｂ）イオンを注入することにより、ｐ型ウェル６０を形成する。さらに、ＮＭＯＳＦＥＴのしきい値制御用のイオン注入を行う。イオン注入後、２回目の活性化アニールを行う。キャパシタ用不純物拡散領域１４及びｎ型ウェル６１に注入された不純物は、２回の活性化アニールを経験することになる。１回目の活性化アニールの条件は、この点を考慮して決定される。なお、半導体基板１０の比抵抗が低い場合には、ｐ型ウェル６０の形成を省略することも可能である。
【００３４】
マスクパターン２７をマスクとして、半導体基板１０の表面を局所酸化することにより、素子分離絶縁膜２８を形成する。素子分離絶縁膜２８を形成した後、マスクパターン２７を除去する。素子分離絶縁膜２８により、シールリング領域１００、バイパスコンデンサ領域１０１、ＮＭＯＳ領域１０２、及びＰＭＯＳ領域１０３に対応する活性領域が画定される。なお、ｐ型ウェル６０の表面には、ＰＭＯＳ用の活性領域と、ウェルタップ用の活性領域とが画定される。ｎ型ウェル６１の表面には、ＮＭＯＳ用の活性領域と、ウェルタップ用の活性領域とが画定される。
【００３５】
ＬＯＣＯＳ法に代えて、シャロートレンチアイソレーション（ＳＴＩ）法により素子分離絶縁膜２８を形成してもよい。
【００３６】
図４Ｂに示すように、活性領域の表面を熱酸化することにより、酸化シリコン膜を形成する。バイパスコンデンサ領域１０１の酸化シリコン膜は、図２に示したキャパシタ誘電体膜２０に相当する。ＮＭＯＳ領域１０２及びＰＭＯＳ領域１０３に形成された酸化シリコン膜は、それぞれゲート絶縁膜６４Ｎ、６４Ｐとなる。酸化シリコン膜形成後、基板全面に、多結晶シリコン膜６６を堆積させる。
【００３７】
図４Ｃに示すように、多結晶シリコン膜６６（図４Ｂ）をパターニングすることにより、キャパシタ導電膜２２、ＮＭＯＳ用ゲート電極６８Ｎ、及びＰＭＯＳ用ゲート電極６８Ｐを形成する。キャパシタ導電膜２２は、図２に示したキャパシタ導電膜２２に相当する。ＮＭＯＳ用ゲート電極６８Ｎは、平面視において、ＮＭＯＳ領域１０２内のＮＭＯＳ用活性領域と交差する。ＰＭＯＳ用ゲート電極６８Ｐは、平面視において、ＰＭＯＳ領域１０３内のＰＭＯＳ用活性領域と交差する。
【００３８】
図４Ｄに示すように、ＮＭＯＳ領域１０２内のウェルタップ用活性領域、及びＰＭＯＳ領域１０３内のＰＭＯＳ用活性領域を、レジストパターン７０で覆う。レジストパターン７０及びゲート電極６８Ｎをマスクとして、半導体基板１０の表層部に砒素（Ａｓ）イオンを注入する。ゲート電極６８Ｎの両側に、ＮＭＯＳＦＥＴ９０Ｎのソース７２ＮＳ及びドレイン７２ＮＤが形成される。さらに、ｎ型ウェル６１の表層部に、ｎ型のウェルタップ７４Ｎが形成される。
【００３９】
同時に、キャパシタ用不純物拡散領域１４の表層部のうち、キャパシタ導電膜２２で覆われていない領域にＡｓが注入され、高濃度領域１４Ａが形成される。高濃度領域１４Ａのｎ型不純物濃度は、その周囲のキャパシタ用不純物拡散領域１４のｎ型不純物濃度よりも高い。また、キャパシタ導電膜２２にも、ｎ型不純物が注入される。
【００４０】
シールリング領域１００の半導体基板１０の表層部にも、Ａｓが注入され、不純物拡散領域２９が形成される。Ａｓの注入後、レジストパターン７０を除去する。
【００４１】
図４Ｅに示すように、バイパスコンデンサ領域１０１、ＮＭＯＳ領域１０２内のＮＭＯＳ用活性領域、ＰＭＯＳ領域１０３内のウェルタップ用活性領域を、レジストパターン７６で覆う。レジストパターン７６及びゲート電極６８Ｐをマスクとして、ＢＦ＋イオンを注入する。ゲート電極６８Ｐの両側に、ＰＭＯＳＦＥＴ９０Ｐのソース７２ＰＳ及びドレイン７２ＰＤが形成される。
【００４２】
さらに、ｐ型ウェル６０の表層部に、ｐ型のウェルタップ７４Ｐが形成される。不純物拡散領域２９にも、ボロンが注入される。すなわち、不純物拡散領域２９には、ｎ型不純物とｐ型不純物との両方が注入される。ＢＦ＋イオンの注入後、レジストパターン７６を除去する。
【００４３】
図４Ｆに示すように、半導体基板１０の全面に、酸化シリコンの層間絶縁膜３０を堆積させる。層間絶縁膜３０は、キャパシタ導電膜２２、ゲート電極６８Ｎ、６８Ｐを覆う。
【００４４】
図４Ｇに示すように、層間絶縁膜３０に、第１〜第３のコンタクトホール３２、３４、３８、及びその他の複数のコンタクトホール７８を形成する。これらのコンタクトホールの形成には、一般的なドライエッチングを適用することができる。
【００４５】
第１のコンタクトホール３２の底面にキャパシタ導電膜２２が露出する。第２のコンタクトホール３４の底面に、不純物拡散領域２９が露出する。第３のコンタクトホール３８の底面に、キャパシタ用不純物拡散領域１４の高濃度領域１４Ａが露出する。
【００４６】
他の複数のコンタクトホール７８の底面に、それぞれＮＭＯＳＦＥＴ９０Ｎのソース７２ＮＳ及びドレイン７２ＮＤ、ＰＭＯＳＦＥＴ９０Ｐのソース７２ＰＳ及びドレイン７２ＰＤ、ウェルタップ７４Ｐ及び７４Ｎが露出する。
【００４７】
図４Ｈに示すように、層間絶縁膜３０の上に導電膜８０を堆積させる。各コンタクトホール内は、導電膜８０で埋め込まれる。導電膜８０には、金属、例えばアルミニウム等が用いられる。
【００４８】
図４Ｉに示すように、導電膜８０をパターニングすることにより、１層目の配線層を形成する。１層目の配線層は、シールリング１２、電源配線３８、その他の配線８２、８３、８４を含む。シールリング１２及び電源配線３８は、それぞれ図２に示したシールリング１２及び電源配線３８に相当する。配線８２は、ウェルタップ７４ＰとＮＭＯＳＦＥＴ９０Ｎのソース７２ＮＳとを相互に接続する。配線８３は、ＮＭＯＳＦＥＴ９０Ｎのドレイン７２ＮＤとＰＭＯＳＦＥＴ９０Ｐのドレイン７２ＰＤとを相互に接続する。配線８４は、ウェルタップ７４ＮとＰＭＯＳＦＥＴ９０Ｐのソース７２ＰＳとを相互に接続する。
【００４９】
図４Ｊに示すように、１層目の配線層の上に、２層目の層間絶縁膜３９を形成し、その上に２層目の配線層４０を形成する。２層目の配線層４０は、シールリング４０Ａ、電源配線４０Ｂ、接地線４０Ｃ、出力配線４０Ｄ、及び電源配線４０Ｅを含む。シールリング４０Ａ、電源配線４０Ｂ、接地線４０Ｃ、出力配線４０Ｄ、及び電源配線４０Ｅは、それぞれ、２層目の層間絶縁膜３９に形成されたコンタクトホール内を経由して、１層目のシールリング１２、電源配線３８、配線８２、配線８３、及び配線８４に接続される。
【００５０】
シールリング４０Ａは、２層目の配線層内において、接地線４０Ｃに連続している。電源配線４０Ｂは、２層目の配線層内において、他の電源配線４０Ｅに連続している。シールリング４０Ａ及び接地線４０Ｃには、基準電位ＶＳＳが印加され、電源配線４０Ｂ及び４０Ｅには、電源電圧ＶＣＣが印加される。
【００５１】
２層目の配線層４０を形成した後、図２に示した３層目の層間絶縁膜、及び３層目の配線層よりも上方の積層構造を形成する。
【００５２】
上記実施例では、キャパシタ誘電体膜２０が、ＮＭＯＳＦＥＴ９０Ｎ及びＰＭＯＳＦＥＴ９０Ｐのゲート絶縁膜６４Ｎ、６４Ｐと同一の工程（図４Ｂ）で形成される。このため、キャパシタ誘電体膜２０は、ゲート絶縁膜６４Ｎ、６４Ｐと同一の絶縁材料で形成され、かつゲート絶縁膜６４Ｎ、６４Ｐと同一の厚さを有することになる。また、キャパシタ導電膜２２は、ゲート電極６８Ｎ、６８Ｐと同一の工程（図４Ｂ、図４Ｃ）で形成される。このため、キャパシタ導電膜２２は、ゲート電極６８Ｎ、６８Ｐと同一の導電材料で形成され、かつゲート電極６８Ｎ、６８Ｐと同一の厚さを有することになる。
【００５３】
図５に、他の実施例による半導体装置の断面図を示す。以下、図４Ｊに示した実施例による半導体装置との相違点に着目して説明する。
【００５４】
図５に示した他の実施例による半導体装置では、半導体基板１０にｎ型シリコンが用いられる。これに対応して、キャパシタ用不純物拡散領域１４、高濃度領域１４Ａ、及びキャパシタ導電膜２２に、ｐ型不純物がドープされる。すなわち、図４Ｊに示した実施例と比較すると、これらの導電型が反対になる。キャパシタ用不純物拡散領域１４、キャパシタ誘電体膜２０、及びキャパシタ導電膜２２が、バイパスコンデンサ１８として機能する。
【００５５】
キャパシタ用不純物拡散領域１４に接続される配線３８には、基準電位ＶＳＳが印加される。シールリング１２及びキャパシタ導電膜２２には、電源電圧ＶＣＣが印加される。シールリング１２が、バイパスコンデンサ１８の一方の端子に電源電圧ＶＣＣを印加するための配線を兼ねる。このため、図１〜図４Ｊに示した実施例の場合と同様に、バイパスコンデンサ１８を配置するための領域を小さくすることが可能になる。
【００５６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５７】
１０  半導体基板
１２  シールリング
１４  キャパシタ用不純物拡散領域
１６  電子回路領域
１８  バイパスコンデンサ
２２  キャパシタ導電膜
２４  入出力セル領域
２５  パッド
２６  入出力バッファ回路領域
２７  マスクパターン
２８  素子分離絶縁膜
２９  不純物拡散領域
３０  層間絶縁膜
３２  第１のコンタクトホール
３４  第２のコンタクトホール
３６  電源配線
３７  接地配線
３８  第３のコンタクトホール
３９  ２層目の層間絶縁膜
４０  ２層目の配線層
４５  ３層目の配線層
５０  ４層目の配線層
５５  保護膜
６０  ｐ型ウェル
６１  ｎ型ウェル
６４Ｎ、６４Ｐ  ゲート絶縁膜
６６  多結晶シリコン膜
６８Ｎ、６８Ｐ  ゲート電極
７０  レジストパターン
７２Ｎ、７２Ｐ  ソース及びドレイン
７４Ｎ、７４Ｐ  ウェルタップ
７６  レジストパターン
７８  コンタクトホール
８０  導電膜
８２、８３、８４  配線
９０Ｎ  ＮＭＯＳＦＥＴ
９０Ｐ  ＰＭＯＳＦＥＴ
１００  シールリング領域
１０１  バイパスコンデンサ領域
１０２  ＮＭＯＳ領域
１０３  ＰＭＯＳ領域
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図５】
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