(57)【要約】【課題】  簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができるデジタル−アナログ変換器を提供する。【解決手段】  サンプリング容量素子Ｃｉの一方の端子と対応する入力端子Ｄｉとの接続及び切断並びにサンプリング容量素子Ｃｉの他方の端子と第１基準電圧源Ｂ１との接続及び切断を切り替える第１のスイッチユニットＳＵ１と、第１のスイッチユニットＳＵ１の切り替えにおける切断及び接続に応じて、サンプリング容量素子Ｃｉの他方の端子と演算増幅器２の反転入力端子との接続及び切断、複数のサンプリング容量素子Ｃｉの一方の端子の相互の接続及び切断、並びに一方の端子が相互に接続されたサンプリング容量素子Ｃｉの電圧に応じた電圧を演算増幅器２の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットＳＵ２と、電気経路に設けられた抵抗素子Ｒｓとを備えている。【選択図】  図１
2011244236.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断並びに前記複数のサンプリング容量素子の他方の端子と基準電圧を生成する基準電圧源との接続及び切断を切り替える第１のスイッチユニットと、
非反転入力端子に前記基準電圧源の基準電圧が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記一方の端子が相互に接続された前記複数のサンプリング容量素子の電圧に応じた電圧を前記演算増幅器の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットと、
前記電気経路に設けられた抵抗素子と、を備えた、デジタル−アナログ変換器。
【請求項２】
前記抵抗素子は、前記複数の入力端子及び前記複数のサンプリング容量素子の前記一方の端子の間と前記演算増幅器の出力端子とを繋ぐ第１経路上に設けられた第１の抵抗素子を含み、
前記第２のスイッチユニットは、前記第１経路上に設けられた入力側第２スイッチ部と、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた出力側第２スイッチ部とを含む、請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、２以上２０以下である、請求項２に記載のデジタル−アナログ変換器。
【請求項４】
前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、１２以上１６以下である、請求項３に記載のデジタル−アナログ変換器。
【請求項５】
前記入力側第２スイッチ部は、前記複数のサンプリング容量素子に対応する複数のスイッチを含み、前記第１の抵抗素子は、一端側が前記複数の入力側第２スイッチ部における複数のスイッチのそれぞれに接続され、他端側が前記演算増幅器の出力端子に接続されように複数設けられる、請求項２に記載のデジタル−アナログ変換器。
【請求項６】
前記演算増幅器の反転入力端子と出力端子との間に設けられたフィードバック容量素子を備えた、請求項１に記載のデジタル−アナログ変換器。
【請求項７】
前記抵抗素子は、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた第２の抵抗素子を含む、請求項１に記載のデジタル−アナログ変換器。
【請求項８】
前記入力側第２スイッチ部は、オン抵抗値の異なる複数のスイッチを含み、
前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数のスイッチのうち接続するスイッチを切り替えるセレクタ回路を備えた、請求項２に記載のデジタル−アナログ変換器。
【請求項９】
前記抵抗素子は、抵抗値の異なる複数の抵抗素子を含み、
前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数の抵抗素子のうち接続する抵抗素子を切り替えるセレクタ回路を備えた、請求項１に記載のデジタル−アナログ変換器。
【請求項１０】
デジタル入力信号を補間して出力するデジタル補間フィルタと、
補間されたデジタル入力信号をデルタシグマ変調するデルタシグマ変調器と、
デルタシグマ変調されたデジタル入力信号をアナログ化するデジタル−アナログ変換器とを備え、
前記デジタル−アナログ変換器は、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断並びに前記複数のサンプリング容量素子の他方の端子と第１基準電圧を生成する第１基準電圧源との接続及び切断を切り替える第１のスイッチユニットと、
非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記一方の端子が相互に接続された前記複数のサンプリング容量素子の電圧に応じた電圧を前記演算増幅器の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットと、
前記電気経路に設けられた抵抗素子と、を備えた、デジタル−アナログ変換装置。
【請求項１１】
前記抵抗素子は、前記複数の入力端子及び前記複数のサンプリング容量素子の前記一方の端子の間と前記演算増幅器の出力端子とを繋ぐ第１経路上に設けられた第１の抵抗素子を含み、
前記第２のスイッチユニットは、前記第１経路上に設けられた入力側第２スイッチ部と、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた出力側第２スイッチ部とを含む、請求項１０に記載のデジタル−アナログ変換装置。
【請求項１２】
前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、２以上２０以下である、請求項１１に記載のデジタル−アナログ変換装置。
【請求項１３】
前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、１２以上１６以下である、請求項１２に記載のデジタル−アナログ変換装置。
【請求項１４】
前記入力側第２スイッチ部は、前記複数のサンプリング容量素子に対応する複数のスイッチを含み、前記第１の抵抗素子は、一端側が前記複数の入力側第２スイッチ部における複数のスイッチのそれぞれに接続され、他端側が前記演算増幅器の出力端子に接続されように複数設けられる、請求項１１に記載のデジタル−アナログ変換装置。
【請求項１５】
前記演算増幅器の反転入力端子と出力端子との間に設けられたフィードバック容量素子を備えた、請求項１０に記載のデジタル−アナログ変換装置。
【請求項１６】
前記抵抗素子は、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた第２の抵抗素子を含む、請求項１０に記載のデジタル−アナログ変換装置。
【請求項１７】
前記入力側第２スイッチ部は、オン抵抗値の異なる複数のスイッチを含み、
前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数のスイッチのうち接続するスイッチを選択するセレクタ回路を備えた、請求項１０に記載のデジタル−アナログ変換装置。
【請求項１８】
前記抵抗素子は、抵抗値の異なる複数の抵抗素子を含み、
前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数の抵抗素子のうち接続する抵抗素子を選択するセレクタ回路を備えた、請求項１０に記載のデジタル−アナログ変換装置。
【請求項１９】
前記デルタシグマ変調器から出力されたデジタル信号に対しダイナミックエレメントマッチング処理を行うダイナミックエレメントマッチング装置を備え、前記デジタル−アナログ変換器には、前記ダイナミックエレメントマッチング処理されたデジタル信号が入力されるよう構成される、請求項１０に記載のデジタル−アナログ変換装置。
【請求項２０】
前記入力側第２スイッチ部は、オン抵抗値の異なる複数のスイッチを含み、
前記抵抗素子は、抵抗値の異なる複数の抵抗素子を含み、
前記セレクタ回路は、前記デルタシグマ変調器において用いられるサンプリング周波数に応じて前記複数のスイッチ及び前記複数の抵抗素子のうち接続するスイッチ及び抵抗素子を選択するよう構成されている、請求項１１に記載のデジタル−アナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換器及びデルタシグマ変調を行った後にデジタル−アナログ変換を行うデジタル−アナログ変換装置に関し、特に、高速動作を行うスイッチトキャパシタ型のデジタル−アナログ変換器及びデジタル−アナログ変換装置に関する。
【背景技術】
【０００２】
デジタル−アナログ変換器に求められる特性には、低消費電力、低ノイズ、低歪みの３つが挙げられる。特に、オーディオ分野で用いられるデジタル−アナログ変換器においては、ノイズ及び歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
【０００３】
デジタル−アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル−アナログ変換器において、低ノイズ及び低歪みを同時に実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐ構成が知られている（例えば特許文献１参照）。この構成によれば、容量素子が演算増幅器の負帰還ループに設けられることとなり、演算増幅器の寄生容量の影響を受けることを防止し、デジタル−アナログ変換誤差を低減させることができる。
【０００４】
しかし、このようなデジタル−アナログ変換器においては、一般的に容量素子と演算増幅器との間を接続及び切断するスイッチとして、電界効果型トランジスタを有する構成が用いられる。電界効果型トランジスタによるスイッチにおいては、スイッチが閉成されている（オン状態にある）ときの抵抗値（オン抵抗値）が、ゲート端子とソース又はドレイン端子との間の電圧に依存することが知られている。
【０００５】
これに対し、ソース又はドレイン電圧の変化によるオン抵抗値の変化を抑えるためにブートストラップスイッチを用いる構成も知られている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８５２７２１号公報
【特許文献２】特許第４１２８５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１４は、上述の電界効果型トランジスタのオン抵抗値の変化を示すグラフである。図１４の上段のグラフは、ゲート端子の電圧を一定とした際にソース又はドレイン電圧が一定の振幅で変動している様子を示すグラフであり、図１４の下段のグラフは、図１４の上段のグラフのようにソース又はドレイン電圧が揺動した際のオン抵抗値の変化を示すグラフである。図１４に示すように、電界効果型トランジスタのソース又はドレイン電圧（上記スイッチに用いる場合にはアナログ出力信号の電圧値）が周期的に変動すると、それに伴ってオン抵抗値が大きく変化している。例えば、図１４の下段のグラフにおいて最も高いオン抵抗値が２ｋΩである電界効果型トランジスタにおいては、アナログ出力信号の最大振幅約１Ｖｐｐの範囲でオン抵抗値の変化幅が約１ｋΩ生じてしまう。
【０００８】
しかしながら、特許文献１のようなデジタル−アナログ変換器において、スイッチのオン抵抗値が変化すると、演算増幅器に印加される電圧が変化してしまうため、アナログ出力信号にオーバーシュート、アンダーシュート、リンギング等が発生し、歪みやノイズを生じてしまう問題がある。
【０００９】
また、特許文献２のようなオン抵抗値の変化を抑えるためのブートストラップスイッチでは、１つのスイッチに対して複数のトランジスタ及び複数の容量素子を用いる必要があるため、複数のスイッチが用いられるデジタル−アナログ変換器に適用すると回路面積が増大し、消費電力も多大となる。
【００１０】
本発明は、以上のような課題を解決すべくなされたものであり、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができるデジタル−アナログ変換器及びさらにデルタシグマ変調を行うデジタル−アナログ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るデジタル−アナログ変換器は、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、前記複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断並びに前記複数のサンプリング容量素子の他方の端子と第１基準電圧を生成する第１基準電圧源との接続及び切断を切り替える第１のスイッチユニットと、非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記一方の端子が相互に接続された前記複数のサンプリング容量素子の電圧に応じた電圧を前記演算増幅器の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットと、前記電気経路に設けられた抵抗素子と、を備えている。
【００１２】
上記構成によれば、第１のスイッチユニットの接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第１のスイッチユニットが切断されるとともに第２のスイッチユニットが接続されると、サンプリング容量素子と演算増幅器との間の電気経路が閉成され、一方の端子が相互に接続された複数のサンプリング容量素子の充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。このとき、第２のスイッチユニットと抵抗素子とが閉成された電気経路上に存在するため、演算増幅器の出力特性に影響する電気経路の合成抵抗値は、第２のスイッチユニットの合成抵抗値（オン抵抗値）と抵抗素子の抵抗値との総和になる。従って、第２のスイッチユニットの合成抵抗値が第２のスイッチユニットにかかる電圧に応じて変化しても電気経路の合成抵抗値の変化率は、第２スイッチユニットの合成抵抗値のみの場合に比べて小さくなるため、演算増幅器は、より安定したアナログ出力信号を出力することができる。よって、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができる。
【００１３】
前記抵抗素子は、前記複数の入力端子及び前記複数のサンプリング容量素子の前記一方の端子の間と前記演算増幅器の出力端子とを繋ぐ第１経路上に設けられた第１の抵抗素子を含み、前記第２のスイッチユニットは、前記第１経路上に設けられた入力側第２スイッチ部と、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた出力側第２スイッチ部とを含んでもよい。これにより、第１の抵抗素子が演算増幅器の出力端子に直列接続されることとなるため、演算増幅器の出力電圧であるアナログ出力信号の歪みやノイズの発生をより直接的に防止することができる。
【００１４】
前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、２以上２０以下であってもよい。また、前記入力側第２スイッチ部の合成抵抗値の最大値に対する前記入力側第２スイッチ部及び前記第１の抵抗素子の抵抗値の総和の比率は、１２以上１６以下であってもよい。これにより、デジタル−アナログ変換器において許容される応答速度を保持しつつアナログ出力信号の歪みやノイズの発生を防止することができる。
【００１５】
前記入力側第２スイッチ部は、前記複数のサンプリング容量素子に対応する複数のスイッチを含み、前記第１の抵抗素子は、一端側が前記複数の入力側第２スイッチ部における複数のスイッチのそれぞれに接続され、他端側が前記演算増幅器の出力端子に接続されように複数設けられてもよい。これにより、第１の抵抗素子が複数のスイッチに対応して設けられるため、各サンプリング容量素子の容量やスイッチサイズ（オン抵抗値）に適した抵抗値を容易に設定することができる。
【００１６】
前記演算増幅器の反転入力端子と出力端子との間に設けられたフィードバック容量素子を備えてもよい。これにより、第１のスイッチユニットが切断されるとともに第２のスイッチユニットが接続されると、サンプリング容量素子とフィードバック容量素子とが並列接続された状態となり、容量素子に充電された電荷がフィードバック容量素子へ分配されることとなる。従って、アナログ出力信号の出力変化時においてサンプリング容量素子に充電された電荷の移動が第１経路を通じて演算増幅器を介さずに行われるため、演算増幅器による消費電流を低く抑えることができる。
【００１７】
前記抵抗素子は、前記サンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との間に設けられた第２の抵抗素子を含んでもよい。これにより、第２の抵抗素子が演算増幅器の反転入力端子に直列接続されることとなるため、演算増幅器の入力電圧が安定化し、アナログ出力信号の歪みやノイズの発生を防止することができる。
【００１８】
前記入力側第２スイッチ部は、オン抵抗値の異なる複数のスイッチを含み、前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数のスイッチのうち接続するスイッチを切り替えるセレクタ回路を備えてもよい。これにより、演算増幅器から出力されるアナログ出力信号の予測電圧値に応じてより好適なオン抵抗値を有するスイッチを用いてサンプリング容量素子の放電を行わせることができるため、演算増幅器はより安定したアナログ出力信号を出力することができる。
【００１９】
前記抵抗素子は、抵抗値の異なる複数の抵抗素子を含み、前記デジタル−アナログ変換器は、前記デジタル入力信号の信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号の電圧値に応じて前記複数の抵抗素子のうち接続する抵抗素子を切り替えるセレクタ回路を備えてもよい。これにより、演算増幅器から出力されるアナログ出力信号の予測電圧値に応じてより好適な抵抗値を有する抵抗素子を用いてサンプリング容量素子の放電を行わせることができるため、演算増幅器はより安定したアナログ出力信号を出力することができる。
【００２０】
また、本発明に係るデジタル−アナログ変換装置は、デジタル入力信号を補間して出力するデジタル補間フィルタと、補間されたデジタル入力信号をデルタシグマ変調するデルタシグマ変調器と、上記構成を有し、デルタシグマ変調されたデジタル入力信号をアナログ化するデジタル−アナログ変換器とを備えている。
【００２１】
上記構成によれば、デルタシグマ変調されたデジタル入力信号をアナログ化する際に、上記構成を有するデジタル−アナログ変換器が適用されるため、当該デジタル−アナログ変換器の演算増幅器は、より安定したアナログ出力信号を出力することができる。よって、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができる。
【００２２】
前記デルタシグマ変調器から出力されたデジタル信号に対しダイナミックエレメントマッチング処理を行うダイナミックエレメントマッチング装置を備え、前記デジタル−アナログ変換器には、前記ダイナミックエレメントマッチング処理されたデジタル信号が入力されるよう構成されてもよい。これにより、ダイナミックエレメントマッチング処理によりデジタル−アナログ変換器におけるサンプリング容量素子の容量ばらつきが抑制され、より安定したアナログ出力信号を出力することができる。
【００２３】
前記入力側第２スイッチ部は、オン抵抗値の異なる複数のスイッチを含み、前記抵抗素子は、抵抗値の異なる複数の抵抗素子を含み、前記セレクタ回路は、前記デルタシグマ変調器において用いられるサンプリング周波数に応じて前記複数のスイッチ及び前記複数の抵抗素子のうち接続するスイッチ及び抵抗素子を選択するよう構成されてもよい。これにより、デルタシグマ変調器において用いられるサンプリング周波数に応じてより好適なオン抵抗値を有するスイッチ及びより好適な抵抗値を有する抵抗素子を用いて容量素子の放電を行わせることができるため、演算増幅器はより安定したアナログ出力信号を出力することができる。
【発明の効果】
【００２４】
本発明は以上に説明したように構成され、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の第１実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図２】図２は、図１に示されるデジタル−アナログ変換器に用いられる第１及び第２のスイッチユニットの動作タイミングを示すグラフである。
【図３】図３は、図１に示されるデジタル−アナログ変換器に用いられるスイッチの構成例を示す回路図である。
【図４】図４は、図１に示されるデジタル−アナログ変換器の第２期間における等価回路を示す回路図である。
【図５】図５は、図１に示されるデジタル−アナログ変換器における入力側第２スイッチ部と抵抗素子との合成抵抗値の入力側第２スイッチ部の抵抗値変化による変化を示すグラフである。
【図６】図６は、本発明の第２実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図７】図７は、本発明の第３実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図８】図８は、本発明の第４実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図９】図９は、本発明の第５実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図１０】図１０は、本発明の第６実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図１１】図１１は、本発明の第７実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。
【図１２】図１２は、本発明に係るデジタル−アナログ変換器が適用されたデジタル−アナログ変換装置の概略構成の一例を示す回路図である。
【図１３】図１３は、本発明に係るデジタル−アナログ変換器が適用されたデジタル−アナログ変換装置の概略構成の他の例を示す回路図である。
【図１４】図１４は、電界効果型トランジスタのオン抵抗値の変化を示すグラフである。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２７】
＜第１実施形態＞
まず、本発明の第１実施形態に係るデジタル−アナログ変換器について説明する。図１は、本発明の第１実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図であり、図２は、図１に示されるデジタル−アナログ変換器に用いられる第１及び第２のスイッチユニットの動作タイミングを示すグラフである。
【００２８】
図１に示されるように、本実施形態のデジタル−アナログ変換器１は、スイッチトキャパシタ型のデジタル−アナログ変換器であって、複数段のデジタル入力信号を構成する複数のビット信号ＩＮｉ（ｉ＝１〜Ｎ）がそれぞれ入力される複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）と、複数の入力端子Ｄｉに対応して設けられた複数のサンプリング容量素子Ｃｉ（ｉ＝１〜Ｎ）を備えている。サンプリング容量素子Ｃｉは、対応する入力端子Ｄｉから入力されるビット信号ＩＮｉの信号レベル（電圧Ｖｒ＋又はＶｒ−）に応じて第１基準電圧Ｖｒ１まで充電される。第１基準電圧Ｖｒ１はサンプリング容量素子Ｃｉに直列接続された第１基準電圧源Ｂ１により生成される。複数のビット信号ＩＮｉに対応して設けられた複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）と対応する複数のサンプリング容量素子Ｃｉの一方の端子との間及び第１基準電圧源Ｂ１とサンプリング容量素子Ｃｉの他方の端子との間には、当該間の接続及び切断を切り替える第１のスイッチユニットＳＵ１が設けられている。
【００２９】
具体的には、第１のスイッチユニットＳＵ１は、複数の入力端子Ｄｉと対応する複数のサンプリング容量素子Ｃｉの一方の端子との間にそれぞれ設けられた入力側第１スイッチ部ＳＩ１と、第１基準電圧源Ｂ１とサンプリング容量素子Ｃｉの他方の端子との間に設けられた出力側第１スイッチ部ＳＯ１とを含んでいる。各スイッチは、電界効果型トランジスタにより構成されている。
【００３０】
図３は、図１に示されるデジタル−アナログ変換器に用いられるスイッチの構成例を示す回路図である。図３に示されるように、本実施形態における各スイッチは、Ｎ型の電界効果型トランジスタＭ１、Ｐ型の電界効果型トランジスタＭ２との主端子（ドレイン端子及びソース端子）同士を接続したトランスファゲート回路により構成されている。
【００３１】
各スイッチの制御端子（ゲート端子）に予め定められた第１の電圧レベル（図２の例ではＨレベル）を印加する（Ｎ型の電界効果型トランジスタＭ１にＨレベルを印加し、Ｐ型の電界効果型トランジスタＭ２に第１の電圧レベルの反転レベル（Ｌレベル）を印加する）ことにより、各スイッチが接続され、第１の電圧レベルとは異なる第２の電圧レベル（図２の例では、Ｈレベルより低い電圧レベルを有するＬレベル）を印加する（Ｎ型の電界効果型トランジスタＭ１にＬレベルを印加し、Ｐ型の電界効果型トランジスタＭ２にＨレベルを印加する）ことにより、各スイッチが切断される。図２に示されるように、第１のスイッチユニットＳＵ１と第２のスイッチユニットＳＵ２とは、周期的且つ交互にＨレベルとなるようなクロック信号に基づいて動作する。従って、第１のスイッチユニットＳＵ１と第２のスイッチユニットＳＵ２とは交互に接続される。第１のスイッチユニットＳＵ１に属するすべてのスイッチが接続することにより、デジタル入力信号を構成するビット信号ＩＮｉの信号レベルに応じてサンプリング容量素子Ｃｉが第１準電圧源Ｂ１の第１基準電圧Ｖｒ１まで充電される（第１期間）。
【００３２】
また、デジタル−アナログ変換器１は、サンプリング容量素子Ｃｉの充電電圧に基づいてアナログ出力信号Ｖｏｕｔを出力する演算増幅器（オペアンプ）２を備えている。演算増幅器２の反転入力端子には、サンプリング容量素子Ｃｉの充電電圧が印加され、演算増幅器２の非反転入力端子には第２基準電圧源Ｂ２の第２基準電圧Ｖｒ２が印加される。なお、第２基準電圧源Ｂ２は第１基準電圧源Ｂ１と同じ（第１基準電圧Ｖｒ１＝第２基準電圧Ｖｒ２）でもよい。
【００３３】
サンプリング容量素子Ｃｉは、すべて同一の容量（Ｃ１＝Ｃ２＝…＝ＣＮ）を有することとしてもよいし、各サンプリング容量素子Ｃｉの容量比がバイナリ比（２ｉ−１倍）となるような容量（Ｃｉ＝２ｉ−１Ｃ（ｉ−１））を有することとしてもよい。
【００３４】
本実施形態のデジタル−アナログ変換器１は、第１のスイッチユニットＳＵ１の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子Ｃｉの他方の端子と演算増幅器２の反転入力端子との接続及び切断、複数のサンプリング容量素子Ｃｉの一方の端子の相互の接続及び切断、並びに一方の端子が相互に接続された複数のサンプリング容量素子Ｃｉの電圧に応じた電圧を演算増幅器２の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットＳＵ２を備えている。
【００３５】
具体的には、デジタル−アナログ変換器１には、電気経路として、デジタル入力信号を構成するビット信号ＩＮｉの入力端子Ｄｉ及びサンプリング容量素子Ｃｉの一方の端子の間と演算増幅器２の出力端子とを繋ぐような第１経路Ｐ１が設けられている。第２のスイッチユニットＳＵ２は、第１経路Ｐ１上に設けられた入力側第２スイッチ部ＳＩ２と、サンプリング容量素子Ｃｉと演算増幅器２の反転入力端子との間に設けられた出力側第２スイッチ部ＳＯ２とを含んでいる。第１のスイッチユニットＳＵ１に属するすべてのスイッチが切断し、且つ、第２のスイッチユニットＳＵ２に属するすべてのスイッチが接続することにより、サンプリング容量素子Ｃｉの充電電圧に基づいて演算増幅器２がアナログ出力信号（電圧）を出力する（第２期間）。前述の通り、第１のスイッチユニットＳＵ１と第２のスイッチユニットＳＵ２とは、周期的且つ交互にＨレベルとなるため、第１期間と第２期間とは周期的に変化する。このように、本実施形態のデジタル−アナログ変換器１は直接伝達型のデジタル−アナログ変換器を構成している。
【００３６】
さらに、第２のスイッチユニットＳＵ２により接続されたサンプリング容量素子Ｃｉと演算増幅器２とを含む電気経路には、抵抗素子（第１の抵抗素子Ｒｓ）が設けられている。本実施形態において、第１の抵抗素子Ｒｓは、第１経路Ｐ１に設けられている。
【００３７】
より詳しくは、入力側第２スイッチ部ＳＩ２は、デジタル入力信号を構成するビット信号ＩＮｉの入力端子Ｄｉのそれぞれに一端部が接続された複数のスイッチＳＩ２ｉを有している。複数のスイッチＳＩ２ｉの他端部は、第１経路Ｐ１上の第１の抵抗素子Ｒｓの一端部に接続され、第１の抵抗素子Ｒｓの他端部は、演算増幅器２の出力端子に接続されている。
【００３８】
上記構成によれば、第１のスイッチユニットＳＵ１の接続時において第１基準電圧源Ｂ１とサンプリング容量素子Ｃｉとが接続され、サンプリング容量素子Ｃｉが対応するビット信号ＩＮｉの信号レベルに応じてそれぞれ充電される。その後、第１のスイッチユニットＳＵ１が切断されるとともに第２のスイッチユニットＳＵ２が接続されると、サンプリング容量素子Ｃｉと演算増幅器２との間の電気経路が閉成され、一方の端子が相互に接続された複数のサンプリング容量素子Ｃｉの充電電圧に応じた電圧を演算増幅器２がアナログ出力信号Ｖｏｕｔとして出力する。このとき、第２のスイッチユニットＳＵ２と第１の抵抗素子Ｒｓとが閉成された電気経路である第１経路Ｐ１上に存在する（本実施形態においては入力側第２スイッチ部ＳＩ２と第１の抵抗素子Ｒｓとが直列接続される）ため、演算増幅器２の出力特性に影響する電気経路の合成抵抗値Ｒａは、第２のスイッチユニットＳＵ２の合成抵抗値（オン抵抗値）Ｒｓｕ２と第１の抵抗素子Ｒｓの抵抗値Ｒｒｓとの総和になる。
【００３９】
図４は、図１に示されるデジタル−アナログ変換器の第２期間における等価回路を示す回路図である。図４においては、第２のスイッチユニットＳＵ２が接続されることにより、第１経路Ｐ１の第１の抵抗素子Ｒｓと入力側第２スイッチ部ＳＩ２が接続されたことによるオン抵抗成分Ｒｓｉ２と容量素子Ｃｓと出力側第２スイッチ部ＳＯ２が接続されたことによるオン抵抗成分Ｒｓｏ２と後述するフィードバック容量素子Ｃｆｂとが閉ループを形成する。従って、この閉ループにおける合成抵抗値Ｒａは、Ｒｓｕ２（＝Ｒｓｉ２＋Ｒｓｏ２）＋Ｒｒｓとなる。
【００４０】
ここで、電界効果型トランジスタで構成される入力側第２スイッチ部ＳＩ２のオン抵抗値についてより詳しく説明する。なお、出力側第２スイッチ部ＳＯ２のオン抵抗値についても同様であるので説明は省略する。入力側第２スイッチ部ＳＩ２の各スイッチを構成するトランスファゲートに用いられる電界効果型トランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧変化に応じてオン抵抗値が変化する特性（オン抵抗値の電圧依存性）を有している。従って、入力側第２スイッチ部ＳＩ２のオン抵抗値（合成抵抗値）Ｒｓｉ２は、スイッチの両端の電圧によって変化することとなる。本実施形態において、入力側第２スイッチ部ＳＩ２と第１の抵抗素子Ｒｓとが直列接続された場合には、その系の両端には、アナログ出力信号Ｖｏｕｔの電圧が印加される。従って、出力される電圧値に応じて入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２が変化することとなる。
【００４１】
図５は、図１に示されるデジタル−アナログ変換器における入力側第２スイッチ部と抵抗素子との合成抵抗値の入力側第２スイッチ部の抵抗値変化による変化を示すグラフである。例えば、入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２の最大値に対する入力側第２スイッチ部ＳＩ２及び第１の抵抗素子Ｒｓの抵抗値の総和Ｒｓｉ２＋Ｒｒｓの比率γ（＝（Ｒｓｉ２＋Ｒｒｓ）／Ｒｓｉ２）が４である場合、すなわち、抵抗値の総和Ｒｓｉ２＋Ｒｒｓを１としたときに入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２が１／４で第１の抵抗素子Ｒｓの抵抗値Ｒｒｓが３／４となるような関係を有するように設定した場合、第１の抵抗素子Ｒｓを設けない場合（理解容易のため、図５においては、破線で示すように、第２スイッチ部ＳＩ２の抵抗値Ｒｓｉ２の最大値を上記抵抗値の総和Ｒｓｉ２＋Ｒｒｓの最大値と同じにしてある）に比べて入力側第２スイッチ部ＳＩ２のオン抵抗値の電圧依存性による抵抗値の変化を大幅に抑えることができる（図５の曲線Ａ）。また、例えば、入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２の最大値に対する入力側第２スイッチ部ＳＩ２及び第１の抵抗素子Ｒｓの抵抗値の総和Ｒｓｉ２＋Ｒｒｓの比率γが１０である場合、すなわち、抵抗値の総和Ｒｓｉ２＋Ｒｒｓを１としたときに入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２が１／１０で第１の抵抗素子Ｒｓの抵抗値Ｒｒｓが９／１０となるような関係を有するように設定した場合、図５の曲線Ｂに示すように、入力側第２スイッチ部ＳＩ２のオン抵抗値の電圧依存性による抵抗値の変化をより抑えることができる。例えば、入力側第２スイッチ部ＳＩ２のオン抵抗値Ｒｓｉ２を２００Ωとすると、第１経路Ｐ１に設ける第１の抵抗素子Ｒｓの抵抗値Ｒｒｓは１．８ｋΩとすればよい。
【００４２】
このように、入力側第２スイッチ部ＳＩ２を含む第２のスイッチユニットＳＵ２の合成抵抗値Ｒｓｕ２が第２のスイッチユニットＳＵ２にかかる電圧に応じて変化しても直列経路の合成抵抗値Ｒａの変化率（Ｒｓｕ２／Ｒａ＝１−Ｒｒｓ／Ｒａ）は、第２のスイッチユニットＳＵ２の合成抵抗値Ｒｓｕ２のみの場合に比べて大幅に小さくなる（上記式においてＲｒｓ＞＞Ｒｓｕ２であれば、Ｒｒｓ≒Ｒａとなり、Ｒｓｕ２／Ｒａ→０となる）ため、演算増幅器２は、より安定したアナログ出力信号Ｖｏｕｔを出力することができる。よって、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号Ｖｏｕｔの歪みやノイズの発生を防止することができる。また、本実施形態においては、第１の抵抗素子Ｒｓが演算増幅器２の出力端子Ｖｏｕｔに直列接続されることとなるため、演算増幅器２の出力電圧であるアナログ出力信号Ｖｏｕｔの歪みやノイズの発生をより直接的に防止することができる。
【００４３】
好ましい比率γの範囲は、２≦γ≦２０であり、より好ましくは１２≦γ≦１６である。この範囲内とすることにより、デジタル−アナログ変換器において許容される応答速度を保持しつつアナログ出力信号の歪みやノイズの発生を防止することができる。
【００４４】
また、本実施形態において、演算増幅器２の反転入力端子と出力端子との間には、フィードバック容量素子Ｃｆｂが設けられている。これにより、第１のスイッチユニットＳＵ１が開放されるとともに第２のスイッチユニットＳＵ２が閉成されると、サンプリング容量素子Ｃｉとフィードバック容量素子Ｃｆｂとが（演算増幅器２の出力端子を基準として）並列接続された状態となり、サンプリング容量素子Ｃｉに充電された電荷がフィードバック容量素子Ｃｆｂへ分配されることとなる。従って、アナログ出力信号Ｖｏｕｔの出力変化時においてサンプリング容量素子Ｃｉに充電された電荷の移動が第１経路Ｐ１を通じて演算増幅器２を介さずに行われるため、演算増幅器２による消費電流を低く抑えることができる。
【００４５】
特に、フィードバック容量素子Ｃｆｂを有する構成においては、第２期間にサンプリング容量素子Ｃｉとフィードバック容量素子Ｃｆｂとの間で電荷の分配が行われる際、演算増幅器２の反転入力端子は仮想接地状態となっているので、演算増幅器２は非反転入力端子に印加された直流電圧を中心としたアナログ出力信号Ｖｏｕｔを出力する。そのとき、サンプリング容量素子Ｃｉの両端に蓄えられた電荷に応じた出力電圧となるように演算増幅器２が駆動する必要がある。ここで、本実施形態のような直接伝達型のスイッチトキャパシタを用いたデジタル−アナログ変換器１における安定性は、演算増幅器２自体の特性と、その周辺に付加されたサンプリング容量素子Ｃｉの容量、スイッチのオン抵抗値などによって定まるため、通常、セトリングタイムが最短となるような各サンプリング容量素子Ｃｉの容量とスイッチのオン抵抗値とが設定される。安定性が低いと、アナログ出力信号Ｖｏｕｔにオーバーシュート、アンダーシュートやリンギングが発生し、歪みやノイズの要因となってしまうおそれがある。
【００４６】
ここで、第２のスイッチユニットＳＵ２が閉成された際（スイッチユニットＳＵ２の電圧レベルがＨレベルとなった際）、例えばサンプリング容量素子Ｃｉの他方の端子と演算増幅器２の出力端子との間に接続される入力側第２スイッチ部ＳＩ２においては、制御端子電圧（ゲート電圧）として電源電圧が印加され、主端子電圧（ソース又はドレイン電圧）としてアナログ出力信号Ｖｏｕｔである電圧が印加される。そのため、アナログ出力信号Ｖｏｕｔの値によって入力側第２スイッチ部ＳＩ２のオン抵抗の値が変動し、安定性が崩れてセトリングタイムが長くなるという問題が発生する。
【００４７】
また、入力側第２スイッチ部ＳＩ２が閉成されたことによりサンプリング容量素子Ｃｉとフィードバック容量素子Ｃｆｂとの間で電荷の分配が行われる直前まで、フィードバック容量素子Ｃｆｂには１つ前のクロック周期においてデジタル−アナログ変換された演算増幅器２の出力電圧に応じた電荷が蓄積されているため、１回のクロック周期における分配では次式（１）に示される誤差を持つことになる。
【００４８】
Ｖｎｉ−Ｖｎ＝（Ｖｎｉ−Ｖｎ−１）・（Ｃｆｂ／（Ｃ１＋Ｃ２＋…＋ＣＮ＋Ｃｆｂ））…（１）
ここで、Ｖｎｉはｎ回目のクロック周期における理想的なデジタル−アナログ変換出力電圧、Ｖｎ，Ｖｎ−１はｎ，ｎ−１回目のクロック周期における実際のデジタル−アナログ変換出力電圧である。
【００４９】
上記式で表されるような誤差を軽減するための方法として、１つのデジタル入力信号Ｉｎに対して複数回のデジタル−アナログ変換を行うことで、誤差を小さくしていくことが考えられる。この場合、デジタル−アナログ変換器１ではオーバーサンプリングによる動作が必要不可欠となるため、より短いセトリングタイムが要求される。
【００５０】
以上のように、直接伝達型のデジタル−アナログ変換器１では、フィードバック経路である第１経路Ｐ１に含まれる入力側第２スイッチ部ＳＩ２のオン抵抗値の変動がセトリングタイムを長くする要因になっている。さらに、直接伝達型のデジタル−アナログ変換器１では、オーバーサンプリング動作を行うことが必要となるため、セトリングタイムのさらなる短時間化が要求される。
【００５１】
本実施形態のデジタル−アナログ変換器１においては、以上の問題を考慮してフィードバック経路である第１経路Ｐ１上に第１の抵抗素子Ｒｓを設けている。これにより、アナログ出力信号Ｖｏｕｔの値によって入力側第２スイッチ部ＳＩ２のオン抵抗の値が変動しても、第１経路Ｐ１全体としての抵抗値変化が抑制されるため、セトリングタイムが長くなることを防止することができる。
【００５２】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。図６は、本発明の第２実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。
【００５３】
図６に示されるように、本実施形態におけるデジタル−アナログ変換器３が第１実施形態と異なる点は、演算増幅器が差動演算増幅器４とされ、２つの入力端子のそれぞれに、第１実施形態と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器４の反転入力端子には、第１実施形態と同様の構成（図６において各符号にａを付加して表示する）により、デジタル入力信号を構成するビット信号ＩＮｉに応じてサンプリング容量素子Ｃｉａの充電電圧が入力され、差動演算増幅器４の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器４の非半転入力端子にも第１実施形態と同様の構成（図６において各符号にｂを付加して表示する）により、反転入力端子側と同一のビット信号ＩＮｉに応じてサンプリング容量素子Ｃｉｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００５４】
このように、完全差動型のデジタル−アナログ変換器４を構成することにより、同相ノイズを除去することができ、より高精度にデジタル−アナログ変換を行うことができる。
【００５５】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。図７は、本発明の第３実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。図７に示されるように、本実施形態におけるデジタル−アナログ変換器５が第１実施形態と異なる点は、フィードバック容量素子Ｃｆｂが設けられていないことである。このように、フィードバック容量素子Ｃｆｂによりサンプリング容量素子Ｃｉの電荷を分配しない構成においても第１経路Ｐ１に第１の抵抗素子Ｒｓを設けることにより、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号Ｖｏｕｔの歪みやノイズの発生を防止することができる。また、本実施形態においても、第１の抵抗素子Ｒｓが演算増幅器２の出力端子Ｖｏｕｔに直列接続されることとなるため、演算増幅器２の出力電圧であるアナログ出力信号Ｖｏｕｔの歪みやノイズの発生をより直接的に防止することができる。
【００５６】
＜第４実施形態＞
次に、本発明の第４実施形態について説明する。図８は、本発明の第４実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。図８に示されるように、本実施形態におけるデジタル−アナログ変換器６が第１実施形態と異なる点は、第１経路Ｐ１に設けられる第１の抵抗素子が、一端側が入力端子Ｄｉに対応する複数の入力側第２スイッチ部ＳＩ２における複数のスイッチＳＩ２ｉのそれぞれに接続され、他端側が演算増幅器２の出力端子に接続されように複数設けられていることである。これにより、第１の抵抗素子Ｒｓｉが複数のスイッチに対応して複数設けられるため、各サンプリング容量素子Ｃｉの容量やスイッチサイズ（オン抵抗値）に適した抵抗値を容易に設定することができる。
【００５７】
＜第５実施形態＞
次に、本発明の第５実施形態について説明する。図９は、本発明の第５実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。図９に示されるように、本実施形態におけるデジタル−アナログ変換器７が第１実施形態と異なる点は、抵抗素子が、サンプリング容量素子Ｃｉの他方の端子と演算増幅器２の反転入力端子との間に設けられた第２の抵抗素子Ｒｔを含んでいることである。具体的には第２の抵抗素子Ｒｔの一端部が出力側第２スイッチ部ＳＯ２に直列接続され、他端部が演算増幅器２の反転入力端子に接続されている。これにより、第２の抵抗素子Ｒｔが演算増幅器２の反転入力端子に直列接続されることとなるため、演算増幅器２の入力電圧が安定化し、アナログ出力信号Ｖｏｕｔの歪みやノイズの発生を防止することができる。なお、本実施形態においては、第１の抵抗素子Ｒｓと第２の抵抗素子Ｒｔを両方備えている構成について説明したが、抵抗素子として第２の抵抗素子Ｒｔのみを備える（第１の抵抗素子Ｒｓを有しない）構成としてもよい。
【００５８】
＜第６実施形態＞
次に、本発明の第６実施形態について説明する。図１０は、本発明の第６実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。図１０に示されるように、本実施形態におけるデジタル−アナログ変換器８が第１実施形態と異なる点は、入力側第２スイッチ部ＳＩ２が、オン抵抗値の異なる複数のスイッチ（複数の入力側第２スイッチ部ＳＩ２−１，ＳＩ２−２）を含み、デジタル−アナログ変換器８が、デジタル入力信号を構成するビット信号ＩＮｉの信号レベル（電圧値Ｖｒ＋，Ｖｒ−）を検出し、当該信号レベルから予測されるアナログ出力信号Ｖｏｕｔの電圧値に応じて複数のスイッチＳＩ２−１，ＳＩ２−２のうち接続するスイッチを切り替えるセレクタ回路９を備えていることである。
【００５９】
さらに、本実施形態においては、第１の抵抗素子Ｒｓが、抵抗値の異なる複数の抵抗素子Ｒｓ−１，Ｒｓ−２を含み、セレクタ回路８は、デジタル入力信号Ｉｎｉの信号レベルを検出し、当該信号レベルから予測されるアナログ出力信号Ｖｏｕｔの電圧値に応じて複数の抵抗素子Ｒｓ−１，Ｒｓ−２のうち接続する抵抗素子（がそれぞれ設けられた第１経路Ｐ１１及び第２経路Ｐ１２のうち閉成する電気経路）を切り替えるよう構成されている。具体的には、デジタル−アナログ変換器８には、第１経路Ｐ１１上の抵抗素子Ｒｓ−１とサンプリング容量素子Ｃｉとの接続状態を切り替える第１抵抗素子切り替えスイッチ部ＳＩ３１と、第２経路Ｐ１２上の抵抗素子Ｒｓ−２とサンプリング容量素子Ｃｉとの接続状態を切り替える第２抵抗素子切り替えスイッチ部ＳＩ３２とが設けられている。第１抵抗素子切り替えスイッチ部ＳＩ３１及び第２抵抗素子切り替えスイッチ部ＳＩ３２は、択一的に接続されるよう構成されている。
【００６０】
上記構成においては、デジタル−アナログ変換器８のアナログ出力信号Ｖｏｕｔの電圧値を予め予測することにより、第２期間における第２のスイッチユニットＳＵ２及び抵抗素子Ｒｓ１／Ｒｓ２を含む閉ループの合成抵抗値を予測することができる。セレクタ回路９は、予測されたアナログ出力信号Ｖｏｕｔの電圧値（に基づいて定められる合成抵抗値）を予測して、それに応じて好適なオン抵抗値を有するスイッチ及び／又は好適な抵抗値を有する抵抗素子を選択して接続することができる。
【００６１】
なお、本実施形態においては、２種類のスイッチ又は抵抗素子から選択される構成について説明したが、３種類以上のスイッチ又は抵抗素子から選択されることとしてもよい。また、スイッチ又は抵抗素子の何れかのみ切り替える構成としてもよい。
【００６２】
＜第７実施形態＞
次に、本発明の第７実施形態について説明する。図１１は、本発明の第７実施形態に係るデジタル−アナログ変換器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。図１１に示されるように、本実施形態におけるデジタル−アナログ変換器９が第１実施形態と異なる点は、演算増幅器２の出力端子とサンプリング容量素子Ｃｉの入力端子側とが接続されていない（デジタル−アナログ変換器９の構成が直接伝達型とはなっていない）ことである。
【００６３】
具体的には、デジタル−アナログ変換器９は、第１実施形態と同様のサンプリング容量素子Ｃｉ、演算増幅器２及びフィードバック容量素子Ｃｆｂと、第２期間に閉成されるフィードバック系第２スイッチ部ＳＦ２と、フィードバック系第２スイッチ部ＳＦ２が閉成されることにより第２期間においてフィードバック容量素子Ｃｆｂに並列接続される第２フィードバック容量素子Ｃｆと、サンプリング容量素子Ｃｉの入力端子側を接地（所定の電圧源に接続）する接地側第２スイッチ部ＳＩ２１と、第１期間において第２フィードバック容量素子Ｃｆの両端を接地（所定の電圧源に接続）するフィードバック系第１スイッチ部ＳＦ１１，ＳＦ１２とを有している。さらに、デジタル−アナログ変換器９は、第２フィードバック系容量素子Ｃｆ上の電気経路Ｐ３に設けられた第３の抵抗素子Ｒｓ３を有している。
【００６４】
上記構成によれば、第１期間において第１のスイッチユニットＳＵ１（ＳＩ１，ＳＯ１，ＳＦ１１，ＳＦ１２）が接続され、第２のスイッチユニットＳＵ２（ＳＩ２１，ＳＯ２，ＳＦ２）が切断されると、サンプリング容量素子Ｃｉが対応するビット信号Ｉｎｉの信号レベルに応じて充電されるとともに、第２フィードバック容量素子Ｃｆの電荷が放電される。その後、第２期間において第１のスイッチユニットＳＵ１が切断され、第２のスイッチユニットＳＵ２が接続されると、サンプリング容量素子Ｃｉの充電電圧に基づいてサンプリング容量素子Ｃｉとフィードバック容量素子Ｃｆｂ，Ｃｆとの間で電荷の分配が生じ、演算増幅器２の出力電圧（すなわちアナログ出力信号Ｖｏｕｔ）が出力される。
【００６５】
本実施形態においても、第２のスイッチユニットＳＵ２により閉成されたサンプリング容量素子Ｃｉと演算増幅器２とを含む電気経路Ｐ３に第３の抵抗素子Ｒｓ３が設けられているため、演算増幅器２の出力特性に影響する電気経路Ｐ３の合成抵抗値は、第２のスイッチユニットＳＵ２の合成抵抗値（オン抵抗値）と第３の抵抗素子Ｒｓ３の抵抗値との総和になる。従って、第２のスイッチユニットＳＵ２の合成抵抗値が第２のスイッチユニットＳＵ２にかかる電圧に応じて変化しても電気経路Ｐ３の合成抵抗値の変化率は、第２スイッチユニットＳＵの合成抵抗値のみの場合に比べて小さくなるため、演算増幅器２は、より安定したアナログ出力信号を出力することができる。よって、本実施形態のような直列伝達型ではないデジタル−アナログ変換器９においても、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができる。
【００６６】
なお、図１１に示したデジタル−アナログ変換器９以外の構成においても、演算増幅器２の出力電圧の安定性に関わる経路（すなわち、第２期間において演算増幅器２と接続される経路）にスイッチが設けられている構成においては、スイッチに対して直列に抵抗素子を設けることで同様の効果を得ることができる。
【００６７】
＜上記デジタル−アナログ変換器の適用例１＞
次に、上記実施形態のデジタル−アナログ変換器１，３，５，７，８，１０が適用されたデジタル−アナログ変換装置の例について説明する。図１２は、本発明に係るデジタル−アナログ変換器が適用されたデジタル−アナログ変換装置の概略構成の一例を示す回路図である。図１２に示されるように、本例におけるデジタル−アナログ変換装置１１は、デジタル入力信号を構成する複数のビット信号Ｉｎｉを補間して出力するデジタル補間フィルタ１２と、補間された複数のビット信号Ｉｎｉをデルタシグマ変調するデルタシグマ変調器１３と、上記構成を有し、デルタシグマ変調された複数のビット信号Ｉｎｉをアナログ化するデジタル−アナログ変換器Ａ（上記デジタル−アナログ変換器１，３，５，７，８，１０の何れか）とを備えている。
【００６８】
上記構成によれば、デルタシグマ変調されたビット信号Ｉｎｉをアナログ化する際に、上記構成を有するデジタル−アナログ変換器Ａが適用されるため、当該デジタル−アナログ変換器Ａの演算増幅器２，４は、より安定したアナログ出力信号Ｖｏｕｔを出力することができる。特に、デルタシグマ変調器１３においてデルタシグマ変調を行う際、オーバーサンプリングを行うために、サンプリング周波数が高い周波数となる。サンプリング周波数が高くなると、それに応じてデジタル−アナログ変換器Ａも高速に動作させる（高分解能かつ短いセトリングタイムとする）必要があるが、デジタル−アナログ変換器Ａにおいてリンギング等の現象が生じることはデジタル−アナログ変換器Ａの高速動作を妨げてしまう。従って、このようなデルタシグマ変調を行うデジタル−アナログ変換装置１１において、上記構成のデジタル−アナログ変換器Ａを採用することにより、デルタシグマ変調を高いサンプリング周波数で行っても安定したアナログ出力信号Ｖｏｕｔを出力することができる。
【００６９】
本実施形態におけるデジタル−アナログ変換装置１１は、デルタシグマ変調器１３から出力されたデジタル信号（複数のビット信号）に対しダイナミックエレメントマッチング処理を行うダイナミックエレメントマッチング装置１４をさらに備えており、デジタル−アナログ変換器Ａには、ダイナミックエレメントマッチング処理されたデジタル信号（複数のビット信号）が入力されるよう構成されている。これにより、ダイナミックエレメントマッチング処理によりデジタル−アナログ変換器Ａにおけるサンプリング容量素子Ｃｉの容量ばらつきが抑制され、より安定したアナログ出力信号Ｖｏｕｔを出力することができる。
【００７０】
＜上記デジタル−アナログ変換器の適用例２＞
次に、上記実施形態のデジタル−アナログ変換器のうちセレクタ回路９を備えたデジタル−アナログ変換器８の変形例が適用されたデジタル−アナログ変換装置の例について説明する。図１３は、本発明に係るデジタル−アナログ変換器が適用されたデジタル−アナログ変換装置の概略構成の他の例を示す回路図である。図１３に示されるように、本例におけるデジタル−アナログ変換装置１５が図１２の例におけるデジタル−アナログ変換装置１１と異なる点は、デジタルーアナログ変換器８’の入力側第２スイッチ部は、オン抵抗値の異なる複数の入力側第２スイッチ部ＳＩ２−１，ＳＩ２−２を含み、抵抗素子は、抵抗値の異なる複数の抵抗素子Ｒｓ−１，Ｒｓ−２を含み、セレクタ回路９は、デルタシグマ変調器１３において用いられるサンプリング周波数に応じて複数の入力側第２スイッチ部ＳＩ２−１，ＳＩ２−２及び複数の抵抗素子Ｒｓ−１，Ｒｓ−２のうち接続するスイッチ及び抵抗素子を選択するよう構成されている。抵抗素子Ｒｓ−１、Ｒｓ−２は、上記第６実施形態と同様に、抵抗素子切り替えスイッチ部ＳＩ３１，ＳＩ３２が択一的に閉成されることにより接続が切り替えられる。
【００７１】
上述したように、デルタシグマ変調器１３において用いられるサンプリング周波数は、後続するデジタル−アナログ変換器８’の分解能及びセトリングタイムに影響を与える。従って、デルタシグマ変調器１３において用いられるサンプリング周波数に応じてより好適なオン抵抗値を有するスイッチＳＩ２−１，ＳＩ２−２及びより好適な抵抗値を有する抵抗素子Ｒｓ−１，Ｒｓ−２をセレクタ回路９により切り替えた上でサンプリング容量素子Ｃｉの放電を行わせることができるため、演算増幅器２はより安定したアナログ出力信号Ｖｏｕｔを出力することができる。具体的にはサンプリング周波数を高くすると、より低いオン抵抗値を有するスイッチ及びより低い抵抗値を有する抵抗素子が選択されるように切り替えられる。
【００７２】
なお、本実施形態においても、デルタシグマ変調器１３において用いられるサンプリング周波数に応じてスイッチＳＩ２−１，ＳＩ２−２及び抵抗素子Ｒｓ−１，Ｒｓ−２のうちの何れか一方のみを切り替え可能な構成としてもよいし、スイッチ及び／又は抵抗素子の数を３以上としてもよい。
【００７３】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態及び変形例における各構成要素を任意に組み合わせることとしてもよい。
【産業上の利用可能性】
【００７４】
本発明のデジタル−アナログ変換器及びデジタル−アナログ変換回路は、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止するために有用である。
【符号の説明】
【００７５】
１，３，５，６，７，８，８’，１０，Ａ  デジタル−アナログ変換器
２  演算増幅器
４  差動演算増幅器
９  セレクタ回路
１１，１５  デジタル−アナログ変換装置
１２  デジタル補間フィルタ
１３  デルタシグマ変調器
１４  ダイナミックエレメントマッチング装置
Ｂ１，Ｂ１ａ，Ｂ１ｂ  第１基準電圧源
Ｂ２，Ｂ２ａ，Ｂ２ｂ  第２基準電圧源
Ｃｆｂ，Ｃｆｂａ，Ｃｆｂｂ，Ｃｆ  フィードバック容量素子
Ｃｉ，Ｃｉａ，Ｃｉｂ（ｉ＝１〜Ｎ）  サンプリング容量素子
Ｄｉ，Ｄｉａ，Ｄｉｂ（ｉ＝１〜Ｎ）  入力端子
ＩＮｉ（ｉ＝１〜Ｎ）  複数のビット信号（デジタル入力信号）
Ｍ１  Ｎ型の電界効果型トランジスタ
Ｍ２  Ｐ型の電解効果型トランジスタ
Ｐ１，Ｐ１１  第１経路
Ｐ１２  第２経路
Ｐ３  電気経路
Ｒｓ，Ｒｓａ，Ｒｓｂ，Ｒｓｉ（ｉ＝１〜Ｎ），Ｒｓ−１，Ｒｓ−２  第１の抵抗素子
Ｒｓ３  第３の抵抗素子
Ｒｔ  第２の抵抗素子
ＳＦ１１，ＳＦ１２  フィードバック系第１スイッチ部
ＳＦ２  フィードバック系第２スイッチ部
ＳＧ２  接地側第２スイッチ部
ＳＩ１，ＳＩ１ａ，ＳＩ１ｂ  入力側第１スイッチ部
ＳＩ２，ＳＩ２ａ，ＳＩ２ｂ，ＳＩ２−１，ＳＩ２−２  入力側第２スイッチ部
ＳＩ２ｉ（ｉ＝１〜Ｎ）  入力側第２スイッチ部のスイッチ
ＳＩ３１  第１抵抗素子切り替えスイッチ部
ＳＩ３２  第２抵抗素子切り替えスイッチ部
ＳＯ１，ＳＯ１ａ，ＳＯ１ｂ  出力側第１スイッチ部
ＳＯ２，ＳＯ２ａ，ＳＯ２ｂ  出力側第２スイッチ部
ＳＵ１  第１のスイッチユニット
ＳＵ２  第２のスイッチユニット
Ｖｏｕｔ，Ｖｏｕｔ＋，Ｖｏｕｔ−  アナログ出力信号
Ｖｒ１  第１基準電圧
Ｖｒ２  第２基準電圧
【図１】
2011244236.tif 000003
【図２】
2011244236.tif 000004
【図３】
2011244236.tif 000005
【図４】
2011244236.tif 000006
【図５】
2011244236.tif 000007
【図６】
2011244236.tif 000008
【図７】
2011244236.tif 000009
【図８】
2011244236.tif 000010
【図９】
2011244236.tif 000011
【図１０】
2011244236.tif 000012
【図１１】
2011244236.tif 000013
【図１２】
2011244236.tif 000014
【図１３】
2011244236.tif 000015
【図１４】
2011244236.tif 000016