(57)【要約】【課題】  加熱及び加圧下でのフラックスレスのチップ・オン・チップの実装構造を形成する場合、はんだバンプ電極が横方向にはみ出る量を減らし、隣接はんだバンプ電極間の短絡及びエレクトロマイグレーションが生じ難い半導体装置とその製造方法、この半導体装置を用いたチップ・オン・チップの実装構造とその形成方法を提供すること。【解決手段】  半導体基板１上にパッド電極２が形成され、パッド電極２上にＵＢＭ層７が電解めっきで形成され、ＵＢＭ層７上にはんだバンプ電極８が電解めっきで形成されてなる半導体装置１５からなり、はんだバンプ電極８によって、ＵＢＭ層７の側面を含む露出面が覆われている半導体装置１５。【選択図】          図１（Ｂ）
2011165862.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置。
【請求項２】
前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されている、請求項１に記載した半導体装置。
【請求項３】
アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このアンダーバンプメタル層上に錫系はんだバンプ電極が形成されている、請求項２に記載した半導体装置。
【請求項４】
前記ニッケルアンダーバンプメタル層と前記錫系はんだバンプ電極との接合域に銅系金属薄層が介在している、請求項３に記載した半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載した半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造。
【請求項６】
前記半導体装置の複数個が、フラックスレスで接合されている、請求項５に記載したチップ・オン・チップの実装構造。
【請求項７】
半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法。
【請求項８】
前記下地メタル層及び前記はんだバンプ電極の構成材料層を無電解めっきによって順次形成する、請求項７に記載した半導体装置の製造方法。
【請求項９】
前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を無電解めっき又は電解めっきによって形成する、請求項７に記載した半導体装置の製造方法。
【請求項１０】
前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着によって形成する、請求項７に記載した半導体装置の製造方法。
【請求項１１】
前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成する、請求項７に記載した半導体装置の製造方法。
【請求項１２】
請求項２〜４のいずれか１項に記載した半導体装置を製造する、請求項７に記載した半導体装置の製造方法。
【請求項１３】
請求項７〜１１のいずれか１項に記載した製造方法によって得られた半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法。
【請求項１４】
フラックスレス下で前記接合を行う、請求項１３に記載したチップ・オン・チップの実装構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の製造に好適な半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及び半導体装置を用いたチップ・オン・チップの実装構造の形成方法に関するものである。
【背景技術】
【０００２】
従来、はんだバンプ電極を有する半導体装置は、例えば、テレビジョン受像機等の映像機器や、オーディオ機器、携帯電話、ＰＳＰ（プレイステーションポータブル：ソニー（株）製）及びパーソナルコンピュータ等の電子機器のキーパーツとして使用されている。
【０００３】
図１３〜図１５には、こうした半導体装置６５としての半導体チップの製造工程を示す（後述の非特許文献１を参照）。
【０００４】
まず、図１３（ａ）に示すように、Ｓｉ等の半導体基板５１上に配線（図示せず）を内部回路から外部端子へ導くための絶縁膜６４を形成し、この絶縁膜６４上の所定位置にアルミニウムからなるパッド電極５２を形成する。ここでは、半導体基板５１に接続された配線が絶縁膜６４を介してパッド電極５２に取り出すが、この取り出し構造は図示省略している（以下、同様）。
【０００５】
次に、図１３（ｂ）に示すように、Ａｒプラズマエッチングによって、絶縁膜６４上にパッド電極５２を部分的に覆う表面保護膜５３を形成する。
【０００６】
次に、図１３（ｃ）に示すように、保護膜５３上の全面に上層の膜付き向上のためのＴｉ層５４をスパッタリングによって形成する。
【０００７】
次に、図１３（ｄ）に示すように、Ｔｉ層５４上の全面に電解めっき時の電極となるＣｕ層５５をスパッタリングによって形成する。
【０００８】
次に、図１３（ｅ）に示すように、Ｃｕ層５５上に例えばポジ型のフォトレジスト５６を塗布によって形成する。
【０００９】
次に、図１３（ｆ）に示すように、露光用のマスク６３を用いてフォトレジスト５６の所定位置（即ち、パッド電極５２上）を露光し、図１４（ｇ）に示すように、現像によってフォトレジスト５６の露光部分を溶解除去して開口し、更にその残渣を除去する。
【００１０】
次に、図１４（ｈ）に示すように、Ｃｕ層５５を電極、フォトレジスト５６をマスクとしてその開口部分にＮｉ層５７を電解めっきする。これにより、ＵＢＭ（アンダーバンプメタル：Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）を構成するＮｉ電解めっき層５７をパッド電極５２上にのみ選択的に形成する。この層５７は、後記のはんだバンプ電極の下地としてバリア作用がある。即ち、Ｃｕ層５５上に直接はんだバンプ電極を形成すると、Ｃｕ層５５が侵食されて、はんだバンプ電極の電解めっき時の電極特性が悪化してしまうが、これを防止するために、Ｎｉ電解めっき層５７がバリア層となってＣｕ層５５を保護することができる。
【００１１】
次に、図１４（ｉ）に示すように、Ｃｕ層５５を電極として、Ｎｉ電解めっき層５７上にＳｎ−Ａｇ合金層５８ａ（ＳｎとＡｇとの比率は９７：３）を電解めっきする。
【００１２】
次に、図１４（ｊ）に示すように、フォトレジスト５６を全て除去する。
【００１３】
次に、図１４（ｋ）に示すように、Ｓｎ−Ａｇ合金層５８ａをマスクとしてＣｕ層５５をウエットエッチングし、その不要部分を除去する。この際、Ｃｕ層５５はアンダーエッチングされるが、この状態は図示していない。
【００１４】
次に、図１５（ｌ）に示すように、引続いてＳｎ−Ａｇ合金層５８ａをマスクとし、その下部を除いてＴｉ層５４をウエットエッチングによって選択的に除去する。これによって、Ｔｉ層５４（更にはＣｕ層５５）は、隣接するはんだバンプ電極を互いに電気的に分離するパターンとなる。
【００１５】
次に、図１５（ｍ）に示すように、Ｓｎ−Ａｇ合金層５８ａを含む全面を覆うようにしてフラックス層５９を被着させる。このフラックス層５９は、還元剤としてはんだバンプ電極材料の表面酸化膜を溶解除去するものである。
【００１６】
次に、図１５（ｎ）に示すように、リフローを行うことにより、Ｓｎ−Ａｇ合金層５８ａを溶融させてはんだバンプ電極５８を形成する。
【００１７】
次に、図１５（ｏ）に示すように、フラックス層５９を除去し、スクライビングを経て目的とする半導体装置（半導体チップ）６５を得る。
【００１８】
こうして得られた半導体装置６５は、フラックスレスのチップ・オン・チップ方式で実装するが、この実装工程を図１６に示す。
【００１９】
まず、図１６（ａ）に示すように、パッド電極及びはんだバンプ電極の構造が上記の半導体装置６５と同一構造の半導体装置（半導体チップ）６５Ａと６５Ｂとを、それぞれのはんだバンプ電極５８が相対するように位置合せする。
【００２０】
次に、図１６（ｂ）に示すように、加熱及び加圧条件下で、上方の半導体装置６５Ａを下方の半導体装置６５Ｂに接触させ、半導体装置６５Ａのはんだバンプ電極５８を半導体装置６５Ｂのはんだバンプ電極５８に加熱溶融状態で接触させる。この時、各はんだバンプ電極５８の表面酸化膜が破れてそれらの間の接触抵抗を減少させることができる。
【００２１】
次に、図１６（ｃ）に示すように、半導体装置６５Ａを半導体装置６５Ｂに更に押し付けることにより、両半導体装置のはんだバンプ電極５８同士が十分に融合しながら図面横方向にはみ出すことになる。
【００２２】
次に、図１６（ｄ）に示すように、半導体装置６５Ａと半導体装置６５Ｂとの間の間隙を調整し、冷却することにより、薄型化されたチップ・オン・チップの実装構造６６を形成することができる。
【００２３】
このように、加圧を伴なうフラックスレス下で形成されるチップ・オン・チップの実装構造は、フラックスを用いて両はんだバンプ電極を融合させる場合に比べて、実装後に、両半導体装置間の狭い空間からフラックスの洗浄除去に必要な洗浄液を注入する困難な作業が不要になる。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上記したように、チップ・オン・チップの実装構造６６を形成する際に、Ｎｉ層５７、Ｃｕ層５５及びＴｉ層５４からなるＵＢＭ層６４の上面にはんだバンプ電極５８を有する、図１７（Ａ）に要部を拡大して示す半導体装置６５Ａ及び６５Ｂを用いる。そして、図１７（Ｂ）に示すように、両半導体装置６５Ａ及び６５Ｂをフラックスレスではんだバンプ電極を介してボンディングする際に、はんだの体積やボンディング条件のばらつきによっては、はんだバンプ電極５８がつぶれすぎて横方向にはみ出し易くなる。
【００２５】
このとき、個々の半導体装置において隣接するはんだバンプ電極５８間を接近させ、実装構造の横方向サイズを小さくしようとする場合には特に、横方向にはみ出た隣接するはんだバンプ電極５８同士が接触し合い、この接触時の圧力により両はんだバンプ電極の接触面における表面酸化膜が破れてしまうため、電気的に短絡が生じ、不良を発生させてしまう。
【００２６】
また、仮に、１つの半導体装置において隣接するはんだバンプ電極間が図１６（ｃ）のように上記した短絡を生じなかったとしても、隣接するはんだバンプ電極間の間隔を小さくした場合には、その間隔を含めて両半導体装置間に充填されるエポキシ樹脂のアンダーフィル材（図示せず）の横方向の厚みが、上記したはんだバンプ電極のはみ出し分に対応して小さくなり易い。この結果、デバイス動作中に、隣接するはんだバンプ電極間でアンダーフィル材中の細孔を通してＳｎ原子が移動するエレクトロマイグレーションが生じ、これも短絡が生じる原因となる。
【００２７】
本発明は、このような状況に鑑みてなされたものであって、その目的は、隣接するはんだバンプ電極が横方向において近接して配置された状態でチップ・オン・チップで半導体装置を実装する場合に、はんだバンプ電極が横方向にはみ出る量（突出量）が減少し、短絡のない高歩留り、高信頼性の半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及びチップ・オン・チップの実装構造の形成方法を提供することにある。
【課題を解決するための手段】
【００２８】
即ち、本発明は、半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置に係わるものである。
【００２９】
本発明はまた、この半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造に係わるものである。
【００３０】
本発明はまた、半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法を提供するものである。
【００３１】
本発明は更に、上記半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法も提供するものである。
【発明の効果】
【００３２】
本発明者は、上述した従来のはんだバンプ構造について検討を加えたところ、図１７（Ａ）に示したように、フォトレジスト５６を共通に用いてはんだバンプ電極５８をＮｉ層５７と同一パターンに電解めっきによって形成するので、はんだバンプ電極５８はＵＢＭ層６２の上面にしか形成されないことになる。このために、図１７（Ｂ）に示したように、フラックスレスでの加圧下で溶融したはんだがＵＢＭ層６２の側面に生じるＮｉ酸化膜によってはじかれ、ＵＢＭ層６２の側面に付着しないまま横方向にはみ出てしまうことを見い出した。即ち、溶融したはんだがＵＢＭ層６２の側面に付着しないために、横方向へのはみ出し量が増えてしまうのである。
【００３３】
しかしながら、本発明によれば、前記はんだバンプ電極によって、前記下地メタル層（ＵＢＭ層に相当）の側面を含む露出面が覆われているために、特にフラックスレスでのチップ・オン・チップの実装において、はんだバンプ電極の溶融したはんだが下地メタル層の側面に付着した分、横方向へのはみ出し量（突出量）が減少し、半導体装置において隣接して近接配置されるはんだバンプ電極間が接触せず、加圧による膨出時の圧力ではんだ表面の酸化膜が破れても隣接するはんだバンプ電極間の短絡を防止することができる。これによって、隣接するはんだバンプ電極間の間隔を小さくしても、ボンディングの歩留り及び信頼性が向上する。
【００３４】
また、互いに接合される両半導体装置間にアンダーフィル材が充填される場合に、はんだバンプ電極のはんだのはみ出し量が減少するために、これに応じて、隣接するはんだバンプ電極間におけるアンダーフィル材の厚みが増すことになる。これによって、アンダーフィル材を通して、隣接するはんだバンプ電極間ではんだ構成元素（特にＳｎ原子）が移動し難くなり、エレクトロマイグレーションを防止でき、また隣接するはんだバンプ電極間の間隔や配置のマージンを増やすことができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態による半導体装置（半導体チップ）の概略断面図である。
【図２】同、半導体装置の製造工程を順次示す概略断面図である。
【図３】同、半導体装置の製造工程を順次示す概略断面図である。
【図４】同、半導体装置の要部の拡大概略断面図（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。
【図５】本発明の第２の実施の形態による半導体装置の製造工程を順次示す概略断面図である。
【図６】同、半導体装置の製造工程を順次示す概略断面図である。
【図７】同、半導体装置の製造工程を順次示す概略断面図である。
【図８】同、半導体装置の製造工程を順次示す概略断面図である。
【図９】本発明の第３の実施の形態による半導体装置の製造工程を順次示す概略断面図である。
【図１０】同、半導体装置の製造工程を順次示す概略断面図である。
【図１１】本発明の第４の実施の形態による半導体装置の製造工程を順次示す概略断面図である。
【図１２】同、半導体装置の製造工程を順次示す概略断面図である。
【図１３】従来例による半導体装置の製造工程を順次示す概略断面図である。
【図１４】同、半導体装置の製造工程を順次示す概略断面図である。
【図１５】同、半導体装置の製造工程を順次示す概略断面図である。
【図１６】同、チップ・オン・チップの実装構造の形成工程を順次示す概略断面図である。
【図１７】同、半導体装置の要部の拡大概略断面図（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。
【発明を実施するための最良の形態】
【００３６】
本発明においては、はんだバンプ電極の被着強度を大きくする上で、前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されているのが望ましい。
【００３７】
この場合に、アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このニッケルアンダーバンプメタル層上に錫系はんだバンプ電極が形成されているのがよい。
【００３８】
そして、このニッケルアンダーバンプメタル層と錫系はんだバンプ電極との接合域に銅系金属薄層が介在しているのが、はんだバンプ電極自体の強度を高める上で望ましい。
【００３９】
また、上記の半導体装置の複数個を、はんだバンプ電極を介して互いに接合させてなるチップ・オン・チップの実装構造において、前記半導体装置の複数個を、フラックスレスで接合することが、上述した理由から望ましい。
【００４０】
また、前記下地メタル層及び前記はんだバンプ電極の構成材料層を無電解めっきによって順次形成することが望ましい。
【００４１】
或いは、前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を無電解めっき又は電解めっきによって形成することができる。
【００４２】
或いは、前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着（例えば真空蒸着）によって形成することができる。
【００４３】
また、前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成することができる。
【００４４】
以下、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００４５】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態による半導体装置（半導体チップ）１５の構造を概略的に示すものである。
【００４６】
この半導体装置１５は、Ｓｉ等の半導体基板１、アルミニウムからなるパッド電極２、絶縁膜１４（既述した絶縁膜６４に相当）、保護膜３（既述した保護膜６４に相当）、Ｃｕ無電解めっき層５、Ｎｉ無電解めっき層７及びＳｎ系はんだバンプ電極８等から構成され、Ｎｉ無電解めっき層７（更にはＣｕ無電解めっき層５）によってＵＢＭ（アンダーバンプメタル）層が形成されている。はんだバンプ電極８のサイズは、例えば、φ３０μｍ以下及び高さ１５μｍ以下としてよい。
【００４７】
本実施の形態によれば、はんだバンプ電極８によって、ＵＢＭ層の側面を含む露出面が覆われているために、後述するフラックスレスでのチップ・オン・チップの実装において、はんだバンプ電極８の溶融したはんだがＵＢＭ層の側面に付着した分、横方向へのはみ出し量（突出量）が減少し、半導体装置１５において隣接して配置されるはんだバンプ電極間が接触せず、加圧による膨出時の圧力ではんだ表面の酸化膜が破れても隣接するはんだバンプ電極間の短絡を防止することができる。これによって、隣接するはんだバンプ電極間の間隔を小さくしても、ボンディングの歩留り及び信頼性が向上する。
【００４８】
また、互いに接合される両半導体装置間にアンダーフィル材が充填される場合に、はんだバンプ電極のはんだのはみ出し量が減少するために、これに応じて、隣接するはんだバンプ電極間におけるアンダーフィル材の厚みが増すことになる。これによって、アンダーフィル材を通して、隣接するはんだバンプ電極間でＳｎ原子が移動し難くなり、エレクトロマイグレーションを防止でき、また隣接するはんだバンプ電極間の間隔や配置のマージンを増やすことができる。
【００４９】
図２〜図３には、本実施の形態による半導体装置１５とその製造工程を順次示すものである。
【００５０】
まず、図２（ａ）に示すように、Ｓｉ等の半導体基板１上に、絶縁膜１４、アルミニウム（Ａｌ）パッド電極２及び保護膜３を図１３（ａ）及び（ｂ）に示したと同様に形成する。
【００５１】
次に、図２（ｂ）に示すように、パッド電極２の露出面に亜鉛（Ｚｎ）層１０を選択的に形成する。このＺｎ層１０は、酸化亜鉛溶液に３０〜９０秒間浸漬してＡｌ表面をＺｎで置換することによって形成することができる。このＺｎ層１０は、ＮｉがＡｌに付着し難いことからＮｉの膜付きを良くするために形成されるものであり、Ａｌの表面を粗化してＺｎがアンカー効果で十分に付着してなるものである。
【００５２】
次に、図２（ｃ）に示すように、パッド電極２上から保護膜３上にかけて無電解めっきによってＮｉ無電解めっき層７を形成する。これは、Ｚｎ層１０とＮｉが置換して形成されるが、析出したＮｉの自己触媒作用によりＮｉ多結晶が等方成長し、保護膜３上へも横方向に等方成長する。このＮｉ無電解めっきは、ＮｉＳＯ4＋ＮａＨ2ＰＯ2を用いて５００〜１０００秒で実現できる。
【００５３】
次に、図２（ｄ）に示すように、Ｎｉ無電解めっき層７の側面を含む露出面にＰｄ層１１を形成する。このＰｄ層１１は上層形成時の触媒となるが、ＰｄＳＯ4溶液に３００〜６００秒浸漬することによって形成することができる。
【００５４】
次に、図２（ｅ）に示すように、Ｐｄ層１１を触媒とする無電解めっきによって、Ｎｉ無電解めっき層７の側面から上面を覆うＣｕ無電解めっき層５を形成する。これは、Ｃｕの自己触媒作用で成長するが、Ｃｕ無電解めっきの条件は、Ｃｕ2+＋ＨＣＨＯ＋ＯＨ-を用いて３０〜１８０分とする。
【００５５】
次に、図２（ｆ）に示すように、Ｃｕ無電解めっき層５上に無電解めっきによってはんだ構成材料としてのＳｎ無電解めっき層８ａを形成する（このめっき層の材質には例えばＳｎ−Ａｇ系も可能である）。この場合、Ｃｕ層５の全部をＳｎ層８ａで置換してよいが、めっき条件（時間）の制御によりＣｕ層５を図示のように薄く残せば、Ｓｎ−Ｃｕの合金化によってはんだ強度を高めることが可能である。このＳｎ無電解めっきの条件は、Ｓｎ2+＋ＣＨ4Ｎ2Ｓ＋Ｒ−Ｓ(＝Ｏ)2−ＯＨを用い、３０〜９０分とする。
【００５６】
ここで、Ｎｉ無電解めっき層７からなるＵＢＭ層の側面もＳｎ無電解めっき層８ａによって覆うことが重要である。
【００５７】
次に、図３（ｇ）に示すように、Ｓｎ無電解めっき層８ａを含む半導体基板１上の全面にフラックス層９を塗布する。
【００５８】
次に、図３（ｈ）に示すように、リフロー処理を行うことにより、Ｓｎ無電解めっき層８ａを溶融化させてはんだバンプ電極８を形成する。このはんだバンプ電極８はＮｉ層７をその側面から上面にかけて覆うように形成される。ここで、ＵＢＭ層はＮｉ層７を主体とするが、Ｃｕ層５も含める概念であってもよい。
【００５９】
次に、図３（ｉ）に示すように、フラックス層９を除去してクリーニングし、更にスクライビングすることにより、半導体装置（半導体チップ）１５を作製する。
【００６０】
本実施の形態による半導体装置１５は、図４（Ａ）に要部を拡大して示すように、はんだバンプ電極８がＵＢＭ層７の側面も覆っていることが重要である。即ち、既述したチップ・オン・チップの実装で説明したと同様に、図４（Ｂ）に示すように、フラックスレスで加熱及び加圧下でチップ・オン・チップの実装構造１６を形成する場合に、互いに接合する上、下の半導体装置１５Ａ及び１５Ｂのはんだバンプ電極８間の接合部分においてはんだが横方向へはみ出る量（突出量）ｌが、ＵＢＭ層７の側面への付着分に対応して減少する。この結果、横方向（平面方向）に隣接して近接配置されるはんだバンプ電極８−８は、たとえ圧力により表面酸化膜が破れても、互いに電気的にも機械的にも接触しなくなり、はんだバンプ電極８−８間の短絡を防止することができる。
【００６１】
また、両半導体装置１５Ａ及び１５Ｂ間の間隙にエポキシ樹脂等のアンダーフィル材（図示せず）が充填された場合、各半導体装置において隣接して配置されるはんだバンプ電極８−８間が距離ｄを置いて離間するが、この距離ｄは、はんだ８のはみ出し量が減少することによって既述した従来例よりも相対的に大きくなる。この結果、はんだバンプ電極８の構成材料であるＳｎ元素がアンダーフィル材を介して移動してエレクトロマイグレーションを生じることを防止でき、またそのために設計する距離ｄやはんだバンプ電極の配置のマージンを増大させることもできる。
【００６２】
また、ＵＢＭ層を構成するＮｉ層７、Ｃｕ層５及びはんだバンプ電極材料層８ａをそれぞれ無電解めっきによって形成しているので、下時の形状さえ決めておけば、マスクを何ら用いることなしに無電解めっき用のめっき液に浸漬することによって容易に各層を所定パターンに形成することができる。しかも、既述した電解めっきの場合は、電極となる導電層の不要部分をめっき後にエッチングで除去する必要があるが、無電解めっきの場合は、そうした電極は不要であるので、無電解めっき後のエッチングが不要となり、作業性が向上する。
【００６３】
〔第２の実施の形態〕
図５〜図８は、本発明の第２の実施の形態による半導体装置（半導体チップ）とその製造工程を示すものである。
【００６４】
まず、図１３（ａ）〜（ｄ）で述べたと同様に、図５（ａ）に示すように、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉスパッタ層４及びＣｕスパッタ層２５をそれぞれ形成する。
【００６５】
次に、図５（ｂ）に示すように、Ｃｕ層２５上にポジ型のフォトレジスト６を塗布する。
【００６６】
次に、図５（ｃ）に示すように、マスク１３を用いて選択的にフォトレジスト６を露光する。
【００６７】
次に、図５（ｄ）に示すように、露光したフォトレジスト６の露光部分を現像により溶解除去する。
【００６８】
次に、図５（ｅ）に示すように、フォトレジスト６の除去部分に電解めっきによってＮｉ電解めっき層７を形成する。
【００６９】
次に、図６（ｆ）に示すように、フォトレジスト６を全て除去する。
【００７０】
次に、図６（ｇ）に示すように、Ｎｉ層７の側面が露出するようにフォトレジスト２６を露光、現像により所定パターンに形成する。
【００７１】
次に、図６（ｈ）に示すように、上述したと同様に、Ｎｉ層７の側面を含む露出面にＰｄ層１１を形成する。
【００７２】
次に、図６（ｉ）に示すように、上述したと同様に、Ｐｄ層１１を触媒としてＣｕ層５を無電解めっきによって形成する。
【００７３】
次に、図６（ｊ）に示すように、上述したと同様に、Ｃｕ無電解めっき層５上に無電解めっきによってＳｎ無電解めっき層８ａを形成する。
【００７４】
次に、図７（ｋ）に示すように、フォトレジスト２６を完全に除去する。
【００７５】
次に、図７（ｌ）に示すように、Ｓｎ無電解めっき層８ａをマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
【００７６】
次に、図７（ｍ）に示すように、Ｓｎ層８ａをマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
【００７７】
次に、図７（ｎ）に示すように、Ｓｎ層８ａを含む半導体基板１上の全面にフラックス層９を形成する。
【００７８】
次に、図７（ｏ）に示すように、リフロー処理を行うことにより、はんだバンプ電極８を形成する。
【００７９】
次に、図８（ｐ）に示すように、フラックス層９を除去すると共にクリーニングして、半導体装置（半導体チップ）１５を作製する。
【００８０】
本実施の形態では、ＵＢＭとなるＮｉ層７を電解めっきで形成し、その上に無電解めっきではんだバンプ電極８を形成しているので、これらをすべて無電解めっきで形成する場合（第１の実施の形態）と比べて、ＵＢＭ層をより短時間でしかも厚めに形成することができる。その他は、上述した第１の実施の形態で述べたと同様である。
【００８１】
〔第３の実施の形態〕
図９〜図１０は、上述した第２の実施の形態の変形例を示す。
【００８２】
まず、図５（ａ）〜図６（ｇ）の工程を経た後、図９（ａ）に示すように、Ｓｎ層８ａを電解めっきによって形成する。
【００８３】
次に、図９（ｂ）に示すように、フォトレジスト２６を除去する。
【００８４】
次に、図９（ｃ）に示すように、Ｓｎ電解めっき層８ａをマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
【００８５】
次に、図９（ｄ）に示すように、Ｓｎ層８ａをマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
【００８６】
次に、図９（ｅ）に示すように、Ｓｎ層８ａを覆うようにしてフラックス層９を形成する。
【００８７】
次に、図１０（ｆ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
【００８８】
次に、図１０（ｇ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
【００８９】
この実施の形態では、はんだバンプ電極８も電解めっきで形成しているので、全工程を通してＣｕ層２５を電極として用いて容易に実施でき、はんだバンプ電極８も厚めに形成することができる。
【００９０】
〔第４の実施の形態〕
図１１〜図１２は、本発明の第４の実施の形態による半導体装置とその製造工程を示すものである。
【００９１】
まず、図１３（ａ）〜（ｈ）で述べたと同様に、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉ層４、Ｃｕ層２５及びＮｉ電解めっき層７をそれぞれ形成する。
【００９２】
次に、図１１（ｂ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
【００９３】
次に、図１１（ｃ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
【００９４】
次に、図１１（ｄ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面が露出するようにして、フォトレジスト２６を保護膜３上に露光、現像により所定パターンに形成する。
【００９５】
次に、図１１（ｅ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面を覆うようにして、真空蒸着（特に斜方蒸着）によりＳｎ−Ａｇ合金蒸着層８ａを形成する。また、このＳｎ−Ａｇ合金蒸着層８ａをスパッタ法によって形成してもよい。
【００９６】
次に、図１２（ｆ）に示すように、フォトレジスト層２６を除去する。
【００９７】
次に、図１２（ｇ）に示すように、Ｓｎ−Ａｇ合金蒸着層８ａを覆うようにしてフラックス層９を形成する。
【００９８】
次に、図１２（ｈ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
【００９９】
次に、図１２（ｉ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
【０１００】
本実施の形態では、Ｓｎ−Ａｇはんだ材料層８ａを真空蒸着で形成しているので、これをＣｕ層の置換による無電解めっきで形成する場合と比べて、確実に十分な厚さではんだ材料層８ａを被着することができる。その他は、上述した第２の実施の形態等と同様である。
【０１０１】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１０２】
例えば、パッド電極２の材質としてアルミニウムのみならず、電気抵抗のより小さい銅も採用することができる。また、上記した真空蒸着に代えてスパッタリングを適用することもできる。
【産業上の利用可能性】
【０１０３】
本発明による半導体装置は、短絡が生じ難い高信頼性のチップ・オン・チップの実装構造に好適であり、各種電子機器の製造に適用することができる。
【符号の説明】
【０１０４】
１…半導体基板、２…パッド電極、３…保護膜、４…Ｔｉ層、５…Ｃｕ無電解めっき層、
６、２６…フォトレジスト、７…Ｎｉ無電解めっき層（ＵＢＭ層）、
８…はんだバンプ電極、８ａ…Ｓｎ無電解めっき層、Ｓｎ−Ａｇ合金蒸着層、
９…フラックス層、１０…Ｚｎ層、１１…Ｐｄ層、１３…マスク、１４…絶縁膜、
１５、１５Ａ、１５Ｂ…半導体装置（半導体チップ）、
１６…チップ・オン・チップの実装構造、２５…Ｃｕ層
【先行技術文献】
【非特許文献】
【０１０５】
【非特許文献１】ＣＡＳＩＯ半田ＢＵＭＰ技術のご紹介（Smart & Fine Technologies）
【図１】
2011165862.tif 000003
【図２】
2011165862.tif 000004
【図３】
2011165862.tif 000005
【図４】
2011165862.tif 000006
【図５】
2011165862.tif 000007
【図６】
2011165862.tif 000008
【図７】
2011165862.tif 000009
【図８】
2011165862.tif 000010
【図９】
2011165862.tif 000011
【図１０】
2011165862.tif 000012
【図１１】
2011165862.tif 000013
【図１２】
2011165862.tif 000014
【図１３】
2011165862.tif 000015
【図１４】
2011165862.tif 000016
【図１５】
2011165862.tif 000017
【図１６】
2011165862.tif 000018
【図１７】
2011165862.tif 000019
【手続補正書】
【提出日】平成23年1月7日(2011.1.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の製造に好適な半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及び半導体装置を用いたチップ・オン・チップの実装構造の形成方法に関するものである。
【背景技術】
【０００２】
従来、はんだバンプ電極を有する半導体装置は、例えば、テレビジョン受像機等の映像機器や、オーディオ機器、携帯電話、ＰＳＰ（プレイステーションポータブル：ソニー（株）製）及びパーソナルコンピュータ等の電子機器のキーパーツとして使用されている。
【０００３】
図８〜図１０には、こうした半導体装置６５としての半導体チップの製造工程を示す（後述の非特許文献１を参照）。
【０００４】
まず、図８（ａ）に示すように、Ｓｉ等の半導体基板５１上に配線（図示せず）を内部回路から外部端子へ導くための絶縁膜６４を形成し、この絶縁膜６４上の所定位置にアルミニウムからなるパッド電極５２を形成する。ここでは、半導体基板５１に接続された配線が絶縁膜６４を介してパッド電極５２に取り出すが、この取り出し構造は図示省略している（以下、同様）。
【０００５】
次に、図８（ｂ）に示すように、Ａｒプラズマエッチングによって、絶縁膜６４上にパッド電極５２を部分的に覆う表面保護膜５３を形成する。
【０００６】
次に、図８（ｃ）に示すように、保護膜５３上の全面に上層の膜付き向上のためのＴｉ層５４をスパッタリングによって形成する。
【０００７】
次に、図８（ｄ）に示すように、Ｔｉ層５４上の全面に電解めっき時の電極となるＣｕ層５５をスパッタリングによって形成する。
【０００８】
次に、図８（ｅ）に示すように、Ｃｕ層５５上に例えばポジ型のフォトレジスト５６を塗布によって形成する。
【０００９】
次に、図８（ｆ）に示すように、露光用のマスク６３を用いてフォトレジスト５６の所定位置（即ち、パッド電極５２上）を露光し、図９（ｇ）に示すように、現像によってフォトレジスト５６の露光部分を溶解除去して開口し、更にその残渣を除去する。
【００１０】
次に、図９（ｈ）に示すように、Ｃｕ層５５を電極、フォトレジスト５６をマスクとしてその開口部分にＮｉ層５７を電解めっきする。これにより、ＵＢＭ（アンダーバンプメタル：Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）を構成するＮｉ電解めっき層５７をパッド電極５２上にのみ選択的に形成する。この層５７は、後記のはんだバンプ電極の下地としてバリア作用がある。即ち、Ｃｕ層５５上に直接はんだバンプ電極を形成すると、Ｃｕ層５５が侵食されて、はんだバンプ電極の電解めっき時の電極特性が悪化してしまうが、これを防止するために、Ｎｉ電解めっき層５７がバリア層となってＣｕ層５５を保護することができる。
【００１１】
次に、図９（ｉ）に示すように、Ｃｕ層５５を電極として、Ｎｉ電解めっき層５７上にＳｎ−Ａｇ合金層５８ａ（ＳｎとＡｇとの比率は９７：３）を電解めっきする。
【００１２】
次に、図９（ｊ）に示すように、フォトレジスト５６を全て除去する。
【００１３】
次に、図９（ｋ）に示すように、Ｓｎ−Ａｇ合金層５８ａをマスクとしてＣｕ層５５をウエットエッチングし、その不要部分を除去する。この際、Ｃｕ層５５はアンダーエッチングされるが、この状態は図示していない。
【００１４】
次に、図１０（ｌ）に示すように、引続いてＳｎ−Ａｇ合金層５８ａをマスクとし、その下部を除いてＴｉ層５４をウエットエッチングによって選択的に除去する。これによって、Ｔｉ層５４（更にはＣｕ層５５）は、隣接するはんだバンプ電極を互いに電気的に分離するパターンとなる。
【００１５】
次に、図１０（ｍ）に示すように、Ｓｎ−Ａｇ合金層５８ａを含む全面を覆うようにしてフラックス層５９を被着させる。このフラックス層５９は、還元剤としてはんだバンプ電極材料の表面酸化膜を溶解除去するものである。
【００１６】
次に、図１０（ｎ）に示すように、リフローを行うことにより、Ｓｎ−Ａｇ合金層５８ａを溶融させてはんだバンプ電極５８を形成する。
【００１７】
次に、図１０（ｏ）に示すように、フラックス層５９を除去し、スクライビングを経て目的とする半導体装置（半導体チップ）６５を得る。
【００１８】
こうして得られた半導体装置６５は、フラックスレスのチップ・オン・チップ方式で実装するが、この実装工程を図１１に示す。
【００１９】
まず、図１１（ａ）に示すように、パッド電極及びはんだバンプ電極の構造が上記の半導体装置６５と同一構造の半導体装置（半導体チップ）６５Ａと６５Ｂとを、それぞれのはんだバンプ電極５８が相対するように位置合せする。
【００２０】
次に、図１１（ｂ）に示すように、加熱及び加圧条件下で、上方の半導体装置６５Ａを下方の半導体装置６５Ｂに接触させ、半導体装置６５Ａのはんだバンプ電極５８を半導体装置６５Ｂのはんだバンプ電極５８に加熱溶融状態で接触させる。この時、各はんだバンプ電極５８の表面酸化膜が破れてそれらの間の接触抵抗を減少させることができる。
【００２１】
次に、図１１（ｃ）に示すように、半導体装置６５Ａを半導体装置６５Ｂに更に押し付けることにより、両半導体装置のはんだバンプ電極５８同士が十分に融合しながら図面横方向にはみ出すことになる。
【００２２】
次に、図１１（ｄ）に示すように、半導体装置６５Ａと半導体装置６５Ｂとの間の間隙を調整し、冷却することにより、薄型化されたチップ・オン・チップの実装構造６６を形成することができる。
【００２３】
このように、加圧を伴なうフラックスレス下で形成されるチップ・オン・チップの実装構造は、フラックスを用いて両はんだバンプ電極を融合させる場合に比べて、実装後に、両半導体装置間の狭い空間からフラックスの洗浄除去に必要な洗浄液を注入する困難な作業が不要になる。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上記したように、チップ・オン・チップの実装構造６６を形成する際に、Ｎｉ層５７、Ｃｕ層５５及びＴｉ層５４からなるＵＢＭ層６２の上面にはんだバンプ電極５８を有する、図１２（Ａ）に要部を拡大して示す半導体装置６５Ａ及び６５Ｂを用いる。そして、図１２（Ｂ）に示すように、両半導体装置６５Ａ及び６５Ｂをフラックスレスではんだバンプ電極を介してボンディングする際に、はんだの体積やボンディング条件のばらつきによっては、はんだバンプ電極５８がつぶれすぎて横方向にはみ出し易くなる。
【００２５】
このとき、個々の半導体装置において隣接するはんだバンプ電極５８間を接近させ、実装構造の横方向サイズを小さくしようとする場合には特に、横方向にはみ出た隣接するはんだバンプ電極５８同士が接触し合い、この接触時の圧力により両はんだバンプ電極の接触面における表面酸化膜が破れてしまうため、電気的に短絡が生じ、不良を発生させてしまう。
【００２６】
また、仮に、１つの半導体装置において隣接するはんだバンプ電極間が図１１（ｃ）のように上記した短絡を生じなかったとしても、隣接するはんだバンプ電極間の間隔を小さくした場合には、その間隔を含めて両半導体装置間に充填されるエポキシ樹脂のアンダーフィル材（図示せず）の横方向の厚みが、上記したはんだバンプ電極のはみ出し分に対応して小さくなり易い。この結果、デバイス動作中に、隣接するはんだバンプ電極間でアンダーフィル材中の細孔を通してＳｎ原子が移動するエレクトロマイグレーションが生じ、これも短絡が生じる原因となる。
【００２７】
本発明は、このような状況に鑑みてなされたものであって、その目的は、隣接するはんだバンプ電極が横方向において近接して配置された状態でチップ・オン・チップで半導体装置を実装する場合に、はんだバンプ電極が横方向にはみ出る量（突出量）が減少し、短絡のない高歩留り、高信頼性の半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及びチップ・オン・チップの実装構造の形成方法を提供することにある。
【課題を解決するための手段】
【００２８】
即ち、本発明は、半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置に係わるものである。
【００２９】
本発明はまた、この半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造に係わるものである。
【００３０】
本発明はまた、半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法を提供するものである。
【００３１】
本発明は更に、上記半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法も提供するものである。
【発明の効果】
【００３２】
本発明者は、上述した従来のはんだバンプ構造について検討を加えたところ、図１２（Ａ）に示したように、フォトレジスト５６を共通に用いてはんだバンプ電極５８をＮｉ層５７と同一パターンに電解めっきによって形成するので、はんだバンプ電極５８はＵＢＭ層６２の上面にしか形成されないことになる。このために、図１２（Ｂ）に示したように、フラックスレスでの加圧下で溶融したはんだがＵＢＭ層６２の側面に生じるＮｉ酸化膜によってはじかれ、ＵＢＭ層６２の側面に付着しないまま横方向にはみ出てしまうことを見い出した。即ち、溶融したはんだがＵＢＭ層６２の側面に付着しないために、横方向へのはみ出し量が増えてしまうのである。
【００３３】
しかしながら、本発明によれば、前記はんだバンプ電極によって、前記下地メタル層（ＵＢＭ層に相当）の側面を含む露出面が覆われているために、特にフラックスレスでのチップ・オン・チップの実装において、はんだバンプ電極の溶融したはんだが下地メタル層の側面に付着した分、横方向へのはみ出し量（突出量）が減少し、半導体装置において隣接して近接配置されるはんだバンプ電極間が接触せず、加圧による膨出時の圧力ではんだ表面の酸化膜が破れても隣接するはんだバンプ電極間の短絡を防止することができる。これによって、隣接するはんだバンプ電極間の間隔を小さくしても、ボンディングの歩留り及び信頼性が向上する。
【００３４】
また、互いに接合される両半導体装置間にアンダーフィル材が充填される場合に、はんだバンプ電極のはんだのはみ出し量が減少するために、これに応じて、隣接するはんだバンプ電極間におけるアンダーフィル材の厚みが増すことになる。これによって、アンダーフィル材を通して、隣接するはんだバンプ電極間ではんだ構成元素（特にＳｎ原子）が移動し難くなり、エレクトロマイグレーションを防止でき、また隣接するはんだバンプ電極間の間隔や配置のマージンを増やすことができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態による半導体装置（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。
【図２】同、半導体装置の製造工程を順次示す概略断面図である。
【図３】同、半導体装置の製造工程を順次示す概略断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造工程を順次示す概略断面図である。
【図５】同、半導体装置の製造工程を順次示す概略断面図である。
【図６】本発明の第２の実施の形態による半導体装置の製造工程を順次示す概略断面図である。
【図７】同、半導体装置の製造工程を順次示す概略断面図である。
【図８】従来例による半導体装置の製造工程を順次示す概略断面図である。
【図９】同、半導体装置の製造工程を順次示す概略断面図である。
【図１０】同、半導体装置の製造工程を順次示す概略断面図である。
【図１１】同、チップ・オン・チップの実装構造の形成工程を順次示す概略断面図である。
【図１２】同、半導体装置の要部の拡大概略断面図（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。
【発明を実施するための最良の形態】
【００３６】
本発明においては、はんだバンプ電極の被着強度を大きくする上で、前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されているのが望ましい。
【００３７】
この場合に、アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このニッケルアンダーバンプメタル層上に錫系はんだバンプ電極が形成されているのがよい。
【００３８】
そして、このニッケルアンダーバンプメタル層の表面と錫系はんだバンプ電極との接合域に銅系金属薄層が介在しているのが、はんだバンプ電極自体の強度を高める上で望ましい。
【００３９】
また、上記の半導体装置の複数個を、はんだバンプ電極を介して互いに接合させてなるチップ・オン・チップの実装構造において、前記半導体装置の複数個を、フラックスレスで接合することが、上述した理由から望ましい。
【００４０】
前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を電解めっきによって形成することができる。
【００４１】
或いは、前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着（例えば真空蒸着）によって形成することができる。
【００４２】
また、前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成することができる。
【００４３】
以下、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００４４】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態による半導体装置（半導体チップ）１５の構造を概略的に示すものである。
【００４５】
この半導体装置１５は、Ｓｉ等の半導体基板１、アルミニウムからなるパッド電極２、絶縁膜１４（既述した絶縁膜６４に相当）、保護膜３（既述した保護膜６４に相当）、Ｔｉスパッタ層４、Ｃｕスパッタ層２５、Ｎｉ電解めっき層７及びＳｎ系はんだバンプ電極８等から構成され、Ｎｉ電解めっき層７（更には必要あれば、その表面の図示しないＣｕ電解めっき層）によってＵＢＭ（アンダーバンプメタル）層が形成されている。はんだバンプ電極８のサイズは、例えば、φ３０μｍ以下及び高さ１５μｍ以下としてよい。
【００４６】
本実施の形態による半導体装置１５は、図１（Ａ）に示すように、はんだバンプ電極８がＵＢＭ層７の側面も覆っていることが重要である。即ち、既述したチップ・オン・チップの実装で説明したと同様に、図１（Ｂ）に示すように、フラックスレスで加熱及び加圧下でチップ・オン・チップの実装構造１６を形成する場合に、互いに接合する上、下の半導体装置１５Ａ及び１５Ｂのはんだバンプ電極８間の接合部分においてはんだが横方向へはみ出る量（突出量）ｌが、ＵＢＭ層７の側面への付着分に対応して減少する。この結果、横方向（平面方向）に隣接して近接配置されるはんだバンプ電極８−８は、たとえ圧力により表面酸化膜が破れても、互いに電気的にも機械的にも接触しなくなり、はんだバンプ電極８−８間の短絡を防止することができる。
【００４７】
また、両半導体装置１５Ａ及び１５Ｂ間の間隙にエポキシ樹脂等のアンダーフィル材（図示せず）が充填された場合、各半導体装置において隣接して配置されるはんだバンプ電極８−８間が距離ｄを置いて離間するが、この距離ｄは、はんだ８のはみ出し量が減少することによって既述した従来例よりも相対的に大きくなる。この結果、はんだバンプ電極８の構成材料であるＳｎ元素がアンダーフィル材を介して移動してエレクトロマイグレーションを生じることを防止でき、またそのために設計する距離ｄやはんだバンプ電極の配置のマージンを増大させることもできる。
【００４８】
図２〜図５は、本発明の第１の実施の形態による半導体装置（半導体チップ）とその製造工程を示すものである。
【００４９】
まず、図８（ａ）〜（ｄ）で述べたと同様に、図２（ａ）に示すように、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉスパッタ層４及びＣｕスパッタ層２５をそれぞれ形成する。
【００５０】
次に、図２（ｂ）に示すように、Ｃｕ層２５上にポジ型のフォトレジスト６を塗布する。
【００５１】
次に、図２（ｃ）に示すように、マスク１３を用いて選択的にフォトレジスト６を露光する。
【００５２】
次に、図２（ｄ）に示すように、露光したフォトレジスト６の露光部分を現像により溶解除去する。
【００５３】
次に、図２（ｅ）に示すように、フォトレジスト６の除去部分に電解めっきによってＮｉ電解めっき層７を形成する。
【００５４】
次に、図３（ｆ）に示すように、フォトレジスト６を全て除去する。
【００５５】
次に、図３（ｇ）に示すように、Ｎｉ層７の側面が露出するようにフォトレジスト２６を露光、現像により所定パターンに形成する。
【００５６】
次に、図４（ａ）に示すように、Ｓｎ層８ａを電解めっきによって形成する。
【００５７】
次に、図４（ｂ）に示すように、フォトレジスト２６を除去する。
【００５８】
次に、図４（ｃ）に示すように、Ｓｎ電解めっき層８ａをマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
【００５９】
次に、図４（ｄ）に示すように、Ｓｎ層８ａをマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
【００６０】
次に、図４（ｅ）に示すように、Ｓｎ層８ａを覆うようにしてフラックス層９を形成する。
【００６１】
次に、図５（ｆ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
【００６２】
次に、図５（ｇ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
【００６３】
この実施の形態では、はんだバンプ電極８も電解めっきで形成しているので、全工程を通してＣｕ層２５を電極として用いて容易に実施でき、はんだバンプ電極８も厚めに形成することができる。
【００６４】
〔第２の実施の形態〕
図６〜図７は、本発明の第２の実施の形態による半導体装置とその製造工程を示すものである。
【００６５】
まず、図８（ａ）〜（ｈ）で述べたと同様に、図６（ａ）に示すように、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉ層４、Ｃｕ層２５及びＮｉ電解めっき層７をそれぞれ形成する。
【００６６】
次に、図６（ｂ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
【００６７】
次に、図６（ｃ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
【００６８】
次に、図６（ｄ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面が露出するようにして、フォトレジスト２６を保護膜３上に露光、現像により所定パターンに形成する。
【００６９】
次に、図６（ｅ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面を覆うようにして、真空蒸着（特に斜方蒸着）によりＳｎ−Ａｇ合金蒸着層８ａを形成する。また、このＳｎ−Ａｇ合金蒸着層８ａをスパッタ法によって形成してもよい。
【００７０】
次に、図７（ｆ）に示すように、フォトレジスト層２６を除去する。
【００７１】
次に、図７（ｇ）に示すように、Ｓｎ−Ａｇ合金蒸着層８ａを覆うようにしてフラックス層９を形成する。
【００７２】
次に、図７（ｈ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
【００７３】
次に、図７（ｉ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
【００７４】
本実施の形態では、Ｓｎ−Ａｇはんだ材料層８ａを真空蒸着で形成しているので、確実に十分な厚さではんだ材料層８ａを被着することができる。その他は、上述した第１の実施の形態等と同様である。
【００７５】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【００７６】
例えば、パッド電極２の材質としてアルミニウムのみならず、電気抵抗のより小さい銅も採用することができる。また、上記した真空蒸着に代えてスパッタリングを適用することもできる。
【産業上の利用可能性】
【００７７】
本発明による半導体装置は、短絡が生じ難い高信頼性のチップ・オン・チップの実装構造に好適であり、各種電子機器の製造に適用することができる。
【符号の説明】
【００７８】
１…半導体基板、２…パッド電極、３…保護膜、４…Ｔｉ層、
６、２６…フォトレジスト、７…Ｎｉ電解めっき層（ＵＢＭ層）、
８…はんだバンプ電極、８ａ…Ｓｎ電解めっき層、Ｓｎ−Ａｇ合金蒸着層、
９…フラックス層、１０…Ｚｎ層、１１…Ｐｄ層、１３…マスク、１４…絶縁膜、
１５、１５Ａ、１５Ｂ…半導体装置（半導体チップ）、
１６…チップ・オン・チップの実装構造、２５…Ｃｕ層
【先行技術文献】
【非特許文献】
【００７９】
【非特許文献１】ＣＡＳＩＯ半田ＢＵＭＰ技術のご紹介（Smart & Fine Technologies）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置。
【請求項２】
前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されている、請求項１に記載した半導体装置。
【請求項３】
アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このアンダーバンプメタル層上に錫系はんだバンプ電極が形成されている、請求項２に記載した半導体装置。
【請求項４】
前記ニッケルアンダーバンプメタル層と前記錫系はんだバンプ電極との接合域に銅系金属薄層が介在している、請求項３に記載した半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載した半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造。
【請求項６】
前記半導体装置の複数個が、フラックスレスで接合されている、請求項５に記載したチップ・オン・チップの実装構造。
【請求項７】
半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法。
【請求項８】
前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着によって形成する、請求項７に記載した半導体装置の製造方法。
【請求項９】
前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成する、請求項７に記載した半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか１項に記載した製造方法によって得られた半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法。
【請求項１１】
フラックスレス下で前記接合を行う、請求項１０に記載したチップ・オン・チップの実装構造の形成方法。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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