(57)【要約】【課題】ロウデコーダからメモリセルまでの距離よって生じるメモリセルの閾値電圧のばらつきを抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の方向に延伸する複数のワード線と、第１の方向と交差する第２の方向に延伸する複数のビット線と、ワード線とビット線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、複数のワード線のうち選択されたワード線を駆動するロウデコーダと、ビット線を介してメモリセルのデータを検出するセンスアンプと、電圧が昇順に大きくなる第１から第ｎ（ｎは２以上の偶数）の電圧を生成する電圧生成部と、メモリセルへのデータ書込み時に、ワード線のいずれかを指定するロウアドレスに基づいて、ロウデコーダに近いビット線から、該ロウデコーダから遠いビット線に向かって順番に第１から第ｎの電圧をそれぞれ接続する電圧選択部とを備えている。【選択図】図１
2011044187.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延伸する複数のワード線と、
前記第１の方向と交差する第２の方向に延伸する複数のビット線と、
前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、
前記複数のワード線のうち選択されたワード線を駆動するロウデコーダと、
前記ビット線を介して前記メモリセルのデータを検出するセンスアンプと、
電圧が昇順に大きくなる第１から第ｎ（ｎは２以上の偶数）の電圧を生成する電圧生成部と、
前記メモリセルへのデータ書込み時に、前記ワード線のいずれかを指定するロウアドレスに基づいて、前記ロウデコーダに近い前記ビット線から、該ロウデコーダから遠い前記ビット線に向かって順番に前記第１から前記第ｎの電圧をそれぞれ接続する電圧選択部とを備えた半導体記憶装置。
【請求項２】
少なくとも２つの前記ロウデコーダが前記メモリセルアレイの両側に設けられており、
前記複数のワード線は、それぞれ前記２つのロウデコーダから延伸しており、
前記ロウアドレスは、前記メモリセルアレイのいずれの側の前記ロウデコーダを選択するかを決定し、
前記電圧選択部は、前記ロウアドレスによって選択された側の前記ロウデコーダに近い前記ビット線から、該ロウデコーダから遠い前記ビット線に向かって順番に前記第１から前記第ｎの電圧をそれぞれ接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電圧選択部は、前記ロウアドレスに基づいて、２つの入力のうち一方を出力する第１から第ｎのスイッチング素子を備え、
前記第１から第ｎのスイッチング素子の各々の一方の入力は、それぞれ前記第１の電圧から前記第ｎの電圧を受け、
前記第１から第ｎのスイッチング素子の各々の他方の入力は、それぞれ前記第ｎの電圧から前記第１の電圧を受けることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の電圧から前記第ｎの電圧を伝達する配線を電気的に短絡する複数の短絡スイッチと、
前記メモリセルへデータの書込みを許可する書込みイネーブル信号の活性化から所定時間の経過後に、前記複数の短絡スイッチを制御するための第１の制御信号を活性化する制御信号生成部とを備え、
前記短絡スイッチは、前記第１の制御信号の活性化によって導通状態になることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記電圧生成部は、第１の基準電圧源と第２の基準電圧源との間に直列に接続された複数の抵抗と、前記第１の基準電圧源と前記複数の抵抗との間に接続され、前記第１の制御信号と逆論理の第２の制御信号によって制御される電源スイッチとを備え、
前記電源スイッチは、前記第２の制御信号の不活性化によって非導通状態になることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリでは、ビットコストを下げるために、１つのメモリセルに２ビット以上のデータを記憶する多値技術が広く用いられている。また、チップサイズを小さくするために、メモリセルの微細化が進んでいる。これにより、ワード線およびビット線の配線幅が狭小化されている。また、記憶容量の増大のために、ワード線やビット線の長さが増大している。
【０００３】
ワード線の配線幅が狭くなり、ワード線の配線長が長くなると、ワード線の抵抗が増大する。ワード線の抵抗が増大すると、書込み動作時に、ロウデコーダに近い位置とロウデコーダから遠い位置においてワード線の電圧レベルが異なる。この場合、同じデータを書き込んだとしても、ロウデコーダからメモリセルまでの距離によって、データ書込み後のメモリセルの閾値電圧がばらついてしまう。即ち、データ書込み後において、メモリセルの各データの閾値分布が広がってしまう。これは、信頼性およびパフォーマンスの劣化に繋がる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５２４７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ロウデコーダからメモリセルまでの距離よって生じるメモリセルの閾値電圧のばらつきを抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、前記複数のワード線のうち選択されたワード線を駆動するロウデコーダと、前記ビット線を介して前記メモリセルのデータを検出するセンスアンプと、電圧が昇順に大きくなる第１から第ｎ（ｎは２以上の偶数）の電圧を生成する電圧生成部と、前記メモリセルへのデータ書込み時に、前記ワード線のいずれかを指定するロウアドレスに基づいて、前記ロウデコーダに近い前記ビット線から、該ロウデコーダから遠い前記ビット線に向かって順番に前記第１から前記第ｎの電圧をそれぞれ接続する電圧選択部とを備えている。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、ロウデコーダからメモリセルまでの距離よって生じるメモリセルの閾値電圧のばらつきを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図。
【図２】図１のメモリセルアレイＭＣＡ内のカラム方向のＮＡＮＤストリングＮＳの回路構成を示す回路図。
【図３】メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図。
【図４】メモリセルアレイＭＣＡに対するロウデコーダＲＤおよびワード線ＷＬの配置を示す概略図。
【図５】書込み動作を示すタイミング図。
【図６】選択セルストリングＮＳの概念図。
【図７】選択セルストリングＮＳの概念図。
【図８】データ“０”の書込み時における選択ワード線ＷＬの電圧およびビット線ＢＬ０の電圧を示すグラフ。
【図９】電圧生成選択回路ＶＧＳＣの内部構成を示す回路図。
【図１０】電圧生成選択回路ＶＧＳＣの内部構成を示す回路図。
【図１１】電圧選択回路ＶＳＣとセンスアンプＳ／Ａとの配置関係を示す図。
【図１２】センスアンプＳ／Ａの内部構成の一例を示す回路図。
【図１３】第２の実施形態におけるセンスアンプＳ／Ａおよび電圧選択回路ＶＳＣの構成図。
【図１４】第２の実施形態における電圧生成回路ＶＧＣの構成を示す回路図。
【図１５】制御信号Ｓａを生成する制御信号生成回路ＳＣＧの構成図。
【図１６】データ“０”の書込み時における選択ワード線ＷＬｍの電圧およびビット線ＢＬ０の電圧を示すグラフ。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明の一態様である第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。また、図２は、図１のメモリセルアレイＭＣＡ内のカラム方向のＮＡＮＤストリングＮＳの回路構成を示す回路図である。尚、本実施形態は、ＮＯＲ型フラッシュメモリにも容易に適用できる。
【００１１】
ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭと、その両端に接続された２つの選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒから成る。ソース側の選択ゲートトランジスタＳＧＳＴｒはソース線ＳＲＣに、ドレイン側の選択ゲートトランジスタＳＧＤＴｒはビット線ＢＬにそれぞれ接続されている。
【００１２】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイＭＣＡと、ロウデコーダＲＤと、ビット線制御回路ＢＬＣと、カラムデコーダＣＤと、データ入出力バッファＩＯＢと、内部電位発生回路ＩＶＧと、動作制御回路ＯＣと、アドレスバッファＡＤＢと、ワード線電位制御回路ＷＬＣと、ソース・ウェル電位制御回路ＳＷＣと、コマンドバッファＣＭＢと、一括ベリファイ回路ＶＦＣと、ページバッファＰＢと、入出力パッドＩＯＰと、入出力制御回路ＩＯＣと、電圧生成選択回路ＶＧＳＣとを備える。
【００１３】
メモリセルアレイＭＣＡは、第１の方向としてのロウ方向に延伸する複数のワード線ＷＬと第２の方向としてのカラム方向に延伸する複数のビット線ＢＬとにそれぞれ接続された複数のメモリセルを含む。メモリセルは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。図２に示すように、複数のメモリセルＭが直列に接続されてＮＡＮＤストリングを構成している。
【００１４】
ロウデコーダＲＤは、ワード線駆動回路を含み、入力されたアドレスに応じて、メモリセルアレイＭＣＡのワード線を選択し、かつ、これを駆動する。
【００１５】
ビット線制御回路ＢＬＣは、ビット線ＢＬの電位を制御する回路と、ベリファイリードおよび読み出し動作時にビット線の電圧またはビット線に流れる電流をセンスするセンスアンプＳ／Ａとを含む。ビット線制御回路ＢＬＣは、ビット線ＢＬの電位を制御することにより、書き込み制御、ベリファイリード、読み出し動作を行う。ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路ＢＬＣは、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。メモリセルＭは、ｎビットデータ（ｎは２以上の整数）を格納することができる。即ち、本実施形態によるフラッシュメモリは、多値技術を用いている。センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルＭのデータを検出する。
【００１６】
ページバッファＰＢは、読出しデータまたは書込みデータ等を格納するデータラッチ回路ＤＬを含む。データラッチ回路ＤＬは、選択ワード線ＷＬに接続されたメモリセルＭのそれぞれに格納されたデータを保存するラッチ回路である。
【００１７】
カラムデコーダＣＤは、入力されたアドレスに応じて、メモリセルアレイＭＣＡのビット線に接続されたビット線制御回路ＢＬＣの選択を行う。通常、選択は１バイト単位で行われる。すなわち、カラムデコーダＣＤは、隣接する８本のビット線に接続されたビット線制御回路ＢＬＣの選択を行う。
【００１８】
電圧生成選択回路ＶＧＳＣは、データ書込み動作時に、ロウアドレスに基づいて、ロウデコーダＲＤからビット線ＢＬまでの距離に応じた電圧を各ビット線ＢＬに印加するように構成されている。電圧生成選択回路ＶＧＳＣは、電圧生成回路ＶＧＣおよび電圧選択回路ＶＳＣを含む。電圧生成回路ＶＧＣおよび電圧選択回路ＶＳＣのそれぞれの詳細な説明は後述する。
【００１９】
データ読み出し時、ビット線制御回路ＢＬＣに読み出されたデータは、ページバッファＰＢに格納され、さらに、データ入出力バッファＩＯＢを介して入出力パッドＩＯＰから出力される。
【００２０】
内部電位発生回路ＩＶＧは、電源電圧を昇圧または降圧して、ビット線制御回路ＢＬＣ、制御ゲート電位制御回路９、および、ソース・ウェル電位制御回路ＳＷＣ等に供給する電圧を発生させる。
【００２１】
ワード線電位制御回路ＷＬＣは、ワード線ＷＬ（メモリセルの制御ゲート）に印加する電圧を制御し、その電圧をロウデコーダＲＤに供給する。
【００２２】
ソース・ウェル電位制御回路ＳＷＣは、半導体基板上のセルウェル１０３の電位を制御し、かつ、ソース線ＳＲＣの電位を制御する。
【００２３】
チップ外部から入出力パッドＩＯＰに対して、チップイネーブル信号ＣＥ、書込みイネーブル信号ＷＥ、読出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が入力され、並びに、コマンドコードが入力されると、入出力制御回路ＩＯＣを介してコマンドコードがコマンドバッファＣＭＢに供給される。該コマンドバッファＣＭＢは、このコマンドコードをデコードし、動作制御回路ＯＣにコマンド信号として供給する。
【００２４】
動作制御回路ＯＣは、動作モードに応じて供給されるコマンド信号に基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００２５】
動作制御回路ＯＣが読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ビット線制御回路ＢＬＣ、内部電位発生回路ＩＶＧ、ワード線電位制御回路ＷＬＣ、および、ソース・ウェル電位制御回路ＳＷＣは、各種動作を行う。また、動作制御回路ＯＣがベリファイ動作を制御する信号を出力することにより、ベリファイ回路１２はベリファイ動作を行う。
【００２６】
入出力制御回路ＩＯＣから供給されたメモリセルＭのアドレスは、アドレスバッファＡＤＢを介してロウデコーダＲＤ及びカラムデコーダＣＤに転送される。
【００２７】
一括ベリファイ回路ＶＦＣは、ベリファイリード時にページバッファＰＢに格納されたデータに基づいて、所定のメモリセルＭに対して書込み対象のページ内または消去対象のブロック内の全てのメモリセルＭのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか、又は消去されているか）を判別する。一括ベリファイ回路ＶＦＣは、この判別した結果を、動作制御回路ＯＣに出力する。動作制御回路ＯＣは、このベリファイした結果に基づいて、ビット線制御回路ＢＬＣ、内部電位発生回路ＩＶＧ、ワード線電位制御回路ＷＬＣ、および、ソース・ウェル電位制御回路ＳＷＣを制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルＭのしきい値電圧がベリファイレベルに達する(パスする)まで、書き込み動作または消去動作を継続する。
【００２８】
図３は、メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図である。メモリセルアレイＭＣＡは、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成されている。ページは、データ読出しまたはデータ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成されている。ＲＯＭ１２０は、ダイソート試験時などに設定された、書き込み電圧等の動作に必要な設定情報を格納している。
【００２９】
図４は、メモリセルアレイＭＣＡに対するロウデコーダＲＤおよびワード線ＷＬの配置を示す概略図である。複数のロウデコーダＲＤが、１つのメモリセルアレイＭＣＡの両側にブロックごとに設けられている。メモリセルアレイＭＣＡの右側に配置されたロウデコーダをＲＤ＿Ｒとし、その左側に配置されたロウデコーダをＲＤ＿Ｌ（以下、まとめて、ＲＤとも言う）とする。図４では、１つのブロックのワード線ＷＬ、即ち、６４本のワード線ＷＬ０〜ＷＬ６３が各ロウデコーダＲＤ＿Ｒ、ＲＤ＿Ｌから延伸している。ＮＡＮＤストリングＮＳは、各メモリセルＭのゲートがそれぞれワード線ＷＬ０〜ＷＬ６３に接続されるようにカラム方向に延伸している。ＮＡＮＤストリングＮＳは、選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒを介してビット線ＢＬ（図４では図示せず）に接続されている。
【００３０】
図４に示すように、ロウデコーダＲＤが、メモリセルアレイＭＣＡの両側に配置されている場合、メモリセルアレイＭＣＡのいずれの側のロウデコーダＲＤを選択するかによって、ロウデコーダＲＤとメモリセルＭとの間の距離の関係が逆になる。
【００３１】
例えば、右側のロウデコーダＲＤ＿Ｒを選択した場合、メモリセルアレイＭＣＡの右端のビット線ＢＬあるいはメモリセルＭが、最もロウデコーダＲＤ＿Ｒに近い。しかし、左側のロウデコーダＲＤ＿Ｌを選択した場合、メモリセルアレイＭＣＡの右端のビット線ＢＬあるいはメモリセルＭは、ロウデコーダＲＤ＿Ｌから最も遠い。従って、選択されたロウデコーダＲＤの配置位置によって、ワード線ＷＬの電圧レベルの勾配が異なる。
【００３２】
以下、ロウデコーダＲＤ＿Ｒを選択したものとして説明をする。
【００３３】
書込み開始直後、ロウデコーダＲＤ＿Ｒに近いメモリセルＭのゲート電圧が比較的高く、ロウデコーダＲＤ＿Ｒから遠いメモリセルＭのゲート電圧が比較的低い。これは、ワード線ＷＬが抵抗を有するため、ワード線ＷＬの電圧の立ち上がりが、ロウデコーダＲＤ＿Ｒから遠い位置において遅延（ＲＣ遅延）するためである。
【００３４】
そこで、本実施形態において、電圧生成選択回路ＶＧＳＣは、メモリセルＭへのデータ書込み時に、ロウアドレスに基づいて、ロウデコーダＲＤ＿Ｒから遠いビット線よりも該ロウデコーダＲＤ＿Ｒに近いビット線に高い電圧を印加する。これにより、ロウデコーダＲＤ＿Ｒからビット線ＢＬ（メモリセルＭ）までの距離の相違によって生じるワード線ＷＬの電圧差を緩和することができる。
【００３５】
図５から図７を参照して書込み動作を説明する。図５は、ビット線ＢＬ０がロウデコーダＲＤ＿Ｒに近い場合の書込み動作を示すタイミング図である。図６は、書込み動作において選択されたＮＡＮＤストリングＮＳを示す概念図である。図７は、書込み動作において非選択のＮＡＮＤストリングＮＳを示す概念図である。
【００３６】
図５に示すように、ｔ０において、選択ゲートＳＧＤをＶｓｇ（例えば、４Ｖ）まで昇圧する。このとき、選択ゲートトランジスタＳＧＤＴｒがオンになる。ｔ１〜ｔ２において、書込み対象である選択ＮＡＮＤストリングＮＳに接続されたビット線ＢＬには、０Ｖを印加する。書込み対象でない非選択ＮＡＮＤストリングＮＳに接続されたビット線ＢＬには、Ｖｄｄ（例えば、２．５Ｖ）を印加する。これにより、非選択ＮＡＮＤストリングＮＳのチャネル領域がＶｄｄに充電される。尚、ソース線ＳＲＣには、１．５Ｖが印加されているが、いずれのＮＡＮＤストリングＮＳからも切断されている。
【００３７】
ｔ３において、選択ゲートＳＧＤをＶｓｇｄ（例えば、２．５Ｖ）にする。Ｖｓｇｄは、ＶｓｇよりもＶｄｄに近い電圧である。これにより、選択ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＧＤＴｒをオン状態にしたまま（図６参照）、非選択ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＧＤＴｒをオフにする（図７参照）。その結果、図７に示す非選択ＮＡＮＤストリングＮＳのセルチャネル領域はフローティング状態となる。
【００３８】
この状態のもとで、ｔ４において、選択ブロックの全ワード線ＷＬをＶｐａｓｓ（例えば、１０Ｖ）に昇圧する。このとき、図６に示す選択ＮＡＮＤストリングＮＳはビット線ＢＬ０と接続されているので、そのセルチャネル領域の電位が０Ｖに維持される。このとき、選択ＮＡＮＤストリングＮＳ内のメモリセルＭＣは、全てオン状態となる。
【００３９】
一方、図７に示す非選択ＮＡＮＤストリングＮＳはビット線ＢＬ１と切断されているので、セルチャネル領域の電位がワード線ＷＬとセルチャネル領域との容量カップリングによって上昇する。例えば、非選択ＮＡＮＤストリングＮＳのセルチャネル領域の電位は、７Ｖへ上昇する。
【００４０】
ｔ５において、選択ワード線ＷＬｍをＶｐｇｍ（例えば、２０Ｖ）に昇圧させる。このとき、図６に示す選択ＮＡＮＤストリングＮＳでは、セルチャネル領域の電位はやはり０Ｖに維持されている。これにより、選択ワード線ＷＬｍと選択メモリセルＭＣ０のチャネル領域との間にＶｐｇｍの電位差が印加され、フローティングゲートＦＧに電子が注入される。その結果、選択メモリセルＭＣ０にデータ“０”が書き込まれる。
【００４１】
一方、図７に示す非選択ＮＡＮＤストリングＮＳでは、セルチャネル領域の電位が上昇しているので、フローティングゲートＦＧに電子が注入されるほど大きな電位差が選択ワード線ＷＬｍとメモリセルＭＣ１のセルチャネル領域との間に印加されない。その結果、非選択ＮＡＮＤストリングＮＳでは、データ“０”は書き込まれない。即ち、非選択ＮＡＮＤストリングＮＳでは、データが維持される。
【００４２】
尚、図６において、Ｖｐａｓｓが印加された非選択メモリセルはオン状態になる。しかし、書込みが実行されるほど大きな電圧差は、ＭＣ０以外の非選択メモリセルのコントロールゲートとチャネル領域との間には印加されない。選択ビット線ＢＬ０と選択メモリセルＭＣ０との間の非選択メモリセルがオン状態になるため、選択ビット線ＢＬ０の電圧（接地電位）は、非選択メモリセルを通過して選択メモリセルＭのドレインに印加され得る。
【００４３】
このような書込み動作を全ビット線に対して実行した場合、ロウデコーダＲＤと選択ビット線ＢＬ（選択メモリセルＭ）と間の距離が遠くなるに従い、選択ワード線ＷＬｍの立ち上がりが遅延する。
【００４４】
もし、全てのビット線ＢＬ０の電圧を従来どおり接地電位に固定した場合、選択メモリセルＭがロウデコーダＲＤ＿Ｒに近いときには、書込み開始直後からプログラム電圧Ｖｐｇｍがコントロールゲート（ワード線ＷＬ）とチャネルとの間に印加され得る。しかし、選択メモリセルＭがロウデコーダＲＤ＿Ｒから遠くなると、書込み開始直後、プログラム電圧Ｖｐｇｍよりも小さい電圧が、コントロールゲート（ワード線ＷＬ）とチャネルとの間に印加される。その結果、ロウデコーダＲＤ＿Ｒに近いメモリセルＭには、データ“０”が充分に書き込まれるが、ロウデコーダＲＤ＿Ｒから遠いメモリセルＭには、データ“０”が充分に書き込まれない場合が生じる。特に、書込み動作を高速に（短時間に）すると、この問題は顕著になる。
【００４５】
本実施形態において、図８に示すように、電圧生成選択回路ＶＧＳＣは、ロウデコーダＲＤ＿Ｒに近いビット線ＢＬには接地電位を印加し、ロウデコーダＲＤ＿Ｒから遠いビット線ＢＬには接地電位よりも高い電圧を印加する。
【００４６】
図８は、データ“０”の書込み時における選択ワード線ＷＬの電圧およびビット線ＢＬ０の電圧を示すグラフである。横軸は時間である。尚、ビット線ＢＬ０の電圧は、２種類だけ示しているが、ｎ種類（ｎは２以上の偶数）にしてよい。この場合、電圧生成選択回路ＶＧＳＣは、後述するように第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎを生成する。
【００４７】
ｔ＝０は、書込み動作の開始時点（ライトイネーブルＷＥの活性化時点）を示す。実線がロウデコーダＲＤ＿Ｒに近いワード線ＷＬｍ部分の電圧およびビット線ＢＬ０の電圧を示す。破線がロウデコーダＲＤ＿Ｒから遠いワード線ＷＬｍ部分の電圧およびビット線ＢＬ０の電圧を示す。
【００４８】
ロウデコーダＲＤ＿Ｒから遠いビット線ＢＬ０の電圧は０Ｖ以上のＶｂｌに設定する。Ｖｂｌは、例えば、読出し時においてビット線ＢＬ０に印加される電圧（例えば、０．４Ｖ）であってもよい。これにより、ロウデコーダＲＤ＿Ｒとビット線ＢＬとの間の距離によって生じる選択ワード線ＷＬｍとビット線ＢＬ０との間の電位差のばらつきを緩和することができる。
【００４９】
図９および図１０は、電圧生成選択回路ＶＧＳＣの内部構成を示す回路図である。図９は電圧生成回路ＶＧＣを示し、図１０は電圧選択回路ＶＳＣを示す。
【００５０】
電圧生成回路ＶＧＣは、第１の基準電圧源としての外部電源ＶＤＤと第２の基準電圧源としての接地電位との間に直列に接続された複数の抵抗Ｒを含む。定電流源ＣＣが外部電源ＶＤＤから定電流Ｉを流す。接地電位外部電源ＶＤＤは、複数の抵抗Ｒによって分圧され、第１から第ｎ（ｎは２以上の偶数）の電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎに変換される。ｋ（１≦ｋ≦ｎ）が大きくなるに従って、第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎの電圧値は大きくなる。即ち、第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎは昇順に大きくなる。
【００５１】
図１０に示す電圧選択回路ＶＳＣは、選択ワード線ＷＬｍを指定するロウアドレスに基づいて、２つの入力のうち一方を出力する第１から第ｎのスイッチング素子ＳＷ１〜ＳＷｎを備えている。第１から第ｎのスイッチング素子ＳＷ１〜ＳＷｎの各々の一方の入力は、それぞれ第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎを昇順に受ける。第１から第ｎのスイッチング素子ＳＷ１〜ＳＷｎの各々の他方の入力は、それぞれ第ｎの電圧から第１の電圧Ｖｓｒｃ＿ｎ〜Ｖｓｒｃ＿１を降順に受ける。即ち、第１のスイッチング素子ＳＷ１は、第１の電圧Ｖｓｒｃ＿１および第ｎの電圧Ｖｓｒｃ＿ｎを受け取り、第２のスイッチング素子ＳＷ２は、第２の電圧Ｖｓｒｃ＿２および第ｎ−１の電圧Ｖｓｒｃ＿ｎ−１を受け取り、第３のスイッチング素子ＳＷ３は、第３の電圧Ｖｓｒｃ＿３および第ｎ−２の電圧Ｖｓｒｃ＿ｎ−２を受け取る。これを同様に繰り返して、第ｎのスイッチング素子ＳＷｎは、第ｎの電圧Ｖｓｒｃ＿ｎおよび第１の電圧Ｖｓｒｃ＿１を受け取る。
【００５２】
第１から第ｎのスイッチング素子ＳＷ１〜ＳＷｎは、２つの入力のうち一方をソースグランド電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎとして出力する。電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは、データ“０”の書込み時にビット線ＢＬに印加される電圧である。
【００５３】
電圧選択回路ＶＳＣは、第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎを電圧生成回路ＶＧＣから受け取り、ロウアドレスに基づいて、ロウデコーダＲＤ＿Ｒに近いビット線から、ロウデコーダＲＤ＿Ｒから遠いビット線に向かって順番に第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎをそれぞれ接続する。
【００５４】
第１から第ｎのスイッチング素子ＳＷ１〜ＳＷｎは、それぞれ２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチで構成されている。２つのＣＭＯＳスイッチは、ロウアドレスの最下位ビットＲＯＷＡＤＤ＜０＞およびその反転信号ＲＯＷＡＤＤｎ＜０＞によって制御される。或るスイッチング素子内の２つのＣＭＯＳスイッチの一方が導通状態のときには、その他方が非導通状態となり、両者は相補関係を有する。
【００５５】
図４に示すように、ロウデコーダＲＤ＿ＲおよびＲＤ＿Ｌは、メモリセルアレイＭＣＡの両側に設けられている。例えば、１０ｂｉｔのロウアドレスが奇数（最下位ビットＲＯＷＡＤＤ＜０＞が“０”）のときは右側のロウデコーダＲＤ＿Ｒを選択し、ロウアドレスが偶数（最下位ビットＲＯＷＡＤＤ＜０＞が“１”）のときには左側のロウデコーダＲＤ＿Ｌを選択する。
【００５６】
ＲＯＷＡＤＤ＜０＞が“０”（ＬＯＷ）である場合、スイッチング素子ＳＷ１〜ＳＷｎは、それぞれ第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎを（昇順に）電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎとして出力する。ＲＯＷＡＤＤ＜０＞が“１”（ＨＩＧＨ）である場合、スイッチング素子ＳＷ１〜ＳＷｎは、それぞれ第ｎから第１の電圧Ｖｓｒｃ＿ｎ〜Ｖｓｒｃ＿１を（降順に）電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎとして出力する。
【００５７】
図１１（Ａ）および図１１（Ｂ）は、電圧選択回路ＶＳＣとセンスアンプＳ／Ａとの配置関係を示す図である。電圧選択回路ＶＳＣは、図１１（Ａ）に示すように、センスアンプＳ／Ａの一方側から電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎを供給してもよい。代替的に、電圧選択回路ＶＳＣは、図１１（Ｂ）に示すように、センスアンプＳ／Ａの両側から電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎを供給してもよい。この場合、電圧選択回路ＶＳＣは、センスアンプＳ／Ａの両側に半分に分割されて配置される。例えば、図１０に示すスイッチング素子ＳＷ１〜ＳＷ（ｎ／２）をセンスアンプＳ／Ａの左側に配置し、スイッチング素子ＳＷ（ｎ／２＋１）〜ＳＷｎをセンスアンプＳ／Ａの右側に配置すればよい。
【００５８】
電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは、それぞれ個々のビット線ＢＬに対応して設けられていてもよい。代替的に、電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは、それぞれ複数のビット線ＢＬ（例えば、書込みブロックごと）に対応して設けられていてもよい。
【００５９】
図１２は、センスアンプＳ／Ａの内部構成の一例を示す回路図である。電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは、トランジスタＴ１を介して対応するビット線ＢＬに接続されている。高レベル電位の外部電源ＶＤＤは、トランジスタＴ２を介して、ビット線ＢＬに接続されている。ラッチ回路ＬＣは、ＢＵＳから入力した書込みデータをノードＬＡＴに格納する。
【００６０】
トランジスタＴ１およびＴ２は、ラッチ回路ＬＣにラッチされたデータに応じて動作する。例えば、ラッチ回路ＬＣに格納されたデータが“１”である場合、即ち、ノードＬＡＴが論理ハイである場合、ノードＩＮＶが論理ロウになる。よって、トランジスタＴ１は非導通状態となり、トランジスタＴ２が導通状態となる。これにより、電源ＶＤＤがビット線ＢＬに接続されデータ“１”がメモリセルＭに書き込まれる。
【００６１】
逆に、ラッチ回路ＬＣに格納されたデータが“０”である場合、即ち、ノードＬＡＴが論理ロウである場合、ノードＩＮＶが論理ハイになる。よって、トランジスタＴ１は導通状態となり、トランジスタＴ２が非導通状態となる。これにより、電圧ＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎがビット線ＢＬに接続されデータ“０”がメモリセルＭに書き込まれる。このとき、上述の電圧生成選択回路ＶＧＳＣがロウデコーダＲＤ＿Ｒとビット線ＢＬとの距離に応じて、電圧ＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎを決定する。
【００６２】
以上の構成により、ロウデコーダＲＤ＿Ｒを駆動する場合には、電圧選択回路ＶＳＣは、メモリセルアレイＭＣＡの左側のビット線ＢＬからその右側のビット線ＢＬに向かって高くなるように順番に第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎをビット線ＢＬに接続する。逆に、ロウデコーダＲＤ＿Ｌを駆動する場合には、電圧選択回路ＶＳＣは、メモリセルアレイＭＣＡの右側のビット線ＢＬからその左側のビット線ＢＬに向かって高くなるように順番に第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎをビット線ＢＬに接続する。
【００６３】
本実施形態によれば、データ書込み時におけるワード線ＷＬの電圧の立ち上がりの遅延を考慮して、選択メモリセルとロウデコーダＲＤとの距離に応じて、ビット線ＢＬの電位レベルを変更することができる。これにより、ロウデコーダＲＤとビット線ＢＬとの間の距離による選択ワード線ＷＬｍとビット線ＢＬ０との間の電位差のばらつきを緩和することができる。その結果、ワード線の抵抗が上昇して立ち上がりの遅延が顕著になっても、メモリセルＭの閾値分布の広がり（ばらつき）を抑制することができる。
【００６４】
ｎが最小値２である場合、図９の抵抗Ｒは１つあれば足りる。図１０のスイッチング素子は２つ（ＳＷ１、ＳＷ２）あれば足りる。従って、書込み時のビット線ＢＬ電圧は、ＳＲＣＧＮＤ＿１およびＳＲＣＧＮＤ＿２の２種類となる。この場合、電圧生成選択回路ＶＧＳＣは、複数のビット線ＢＬをロウデコーダＲＤに近い側と遠い側との２つに分割して電圧を制御する。このように、ｎが小さい場合、電圧生成選択回路ＶＧＳＣの回路規模を小さくすることができる。
【００６５】
（第２の実施形態）
図１３（Ａ）および図１３（Ｂ）は、第２の実施形態におけるセンスアンプＳ／Ａおよび電圧選択回路ＶＳＣの構成図である。第２の実施形態では、ソースグランド電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎを伝達する配線間に短絡スイッチＳＷ１〜ＳＷ（ｎ−１）が設けられている。短絡スイッチＳＷ１〜ＳＷ（ｎ−１）は、第１の制御信号としての信号Ｓａによって制御される。信号Ｓａは、メモリセルＭへデータの書込みを許可する書込みイネーブル信号ＷＥの活性化から所定時間ｔ１の経過後に、活性化される信号である。
【００６６】
短絡スイッチＳＷ１〜ＳＷ（ｎ−１）は、センスアンプＳ／Ａ内のシャント領域に配置される。シャント領域は、選択ゲートＳＧＤ、ＳＧＳおよびソース線ＳＲＣをそれより上層の低抵抗金属配線（図示せず）に接続するために設けられた領域である。これにより、チップサイズを増大させることなく、短絡スイッチＳＷ１〜ＳＷ（ｎ−１）を設けることができる。
【００６７】
図１４は、第２の実施形態における電圧生成回路ＶＧＣの構成を示す回路図である。この電圧生成回路ＶＧＣは、外部電圧源ＶＤＤと接地電位との間に直列に接続された複数の抵抗Ｒと、外部電圧源ＶＤＤと複数の抵抗Ｒとの間に接続された電源スイッチＳＷｐとを備えている。電源スイッチＳＷｐは、第１の制御信号Ｓａと逆論理の第２の制御信号Ｓａｎによって制御される。電源スイッチＳＷｐは、外部電圧源ＶＤＤ（定電流源ＣＣ）と抵抗Ｒとの間を接続または切断することができる。電源スイッチＳＷｐが非導通状態となることによって、外部電圧源ＶＤＤを抵抗Ｒから切断すると、第１から第ｎの電圧Ｖｓｒｃ＿１〜Ｖｓｒｃ＿ｎは、全て接地電位となる。
【００６８】
図１５は、制御信号Ｓａを生成する制御信号生成回路ＳＣＧの構成図である。制御信号生成回路ＳＣＧは、複数のインバータ回路を直列に接続して構成されている。制御信号生成回路ＳＣＧは、書込みイネーブル信号ＷＥを受け、これを複数のインバータ回路によって遅延させてから制御信号Ｓａとして出力する。即ち、制御信号生成回路ＳＣＧは、遅延回路で構成されている。
【００６９】
制御信号Ｓａは、書込み開始（書込みイネーブル信号ＷＥの活性化）時点から所定時間ｔ１だけ経過した後に活性化される。制御信号Ｓａが活性化されると（制御信号Ｓａｎが不活性化されると）、図１３に示す短絡スイッチＳＷ１〜ＳＷ（ｎ−１）が導通状態になり、図１４に示す電源スイッチＳＷｐが非導通状態になる。その結果、電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは、全て短絡され、接地電位（０Ｖ）になる。
【００７０】
第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００７１】
図１６は、データ“０”の書込み時における選択ワード線ＷＬｍの電圧およびビット線ＢＬ０の電圧を示すグラフである。０〜ｔ１における選択ワード線ＷＬｍおよびビット線ＢＬ０の動作は、図８に示すそれらの動作と同様である。
【００７２】
ｔ１において、制御信号Ｓａが活性化されることによって、電圧ＳＲＣＧＮＤ＿１〜ＳＲＣＧＮＤ＿ｎは全て接地電位（０Ｖ）になる。書込み開始当初は、ロウデコーダに近いワード線ＷＬｍ部分の電圧とロウデコーダから遠いワード線ＷＬｍ部分の電圧との差が大きいが、その後、時間の経過と共に、ロウデコーダから遠いワード線ＷＬｍ部分の電圧は、プログラム電圧Ｖｐｇｍに接近する。ワード線ＷＬｍ部分の電圧差がΔＶよりも小さくなると、ロウデコーダＲＤ＿Ｒ（またはＲＤ＿Ｌ）に近いビット線ＢＬの電圧をＶｂｌに立ち上げておく必要が無くなる。従って、ワード線ＷＬｍ部分の電圧差がΔＶよりも小さくなった時点ｔ１において、短絡スイッチＳＷ１〜ＳＷ（ｎ−１）が全ビット線ＢＬの電圧を短絡させ、かつ、電源スイッチＳＷｐが全ビット線ＢＬの電圧を接地電位に固定する。ΔＶは、０〜Ｖｂｌの範囲の任意の電圧でよい。時点ｔ１は、ΔＶの値に応じて設定される。
【００７３】
このような構成および動作によって、選択ワード線ＷＬｍとビット線ＢＬ０との電位差のばらつきはさらに抑制され得る。その結果、メモリセルＭの閾値分布の広がりをさらに狭くすることができる。また、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【符号の説明】
【００７４】
ＭＣＡ…メモリセルアレイ、ＲＤ…ロウデコーダ、ＶＧＳＣ…電圧生成選択回路、ＶＧＣ…電圧生成回路、ＶＳＣ…電圧選択回路、ＢＬ…ビット線、ＷＬ…ワード線、Ｍ…メモリセル、Ｖｐｇｍ…プログラム電圧、Ｒ…抵抗、ＣＣ…定電流源、ＳＷ１〜ＳＷｎ…スイッチング素子、ＳＷｓ１〜ＳＷｓ（ｎ−１）…短絡スイッチ、ＳＷｐ…電源スイッチ、ＣＳＧ…制御信号生成回路
【図１】
2011044187.tif 000003
【図２】
2011044187.tif 000004
【図３】
2011044187.tif 000005
【図４】
2011044187.tif 000006
【図５】
2011044187.tif 000007
【図６】
2011044187.tif 000008
【図７】
2011044187.tif 000009
【図８】
2011044187.tif 000010
【図９】
2011044187.tif 000011
【図１０】
2011044187.tif 000012
【図１１】
2011044187.tif 000013
【図１２】
2011044187.tif 000014
【図１３】
2011044187.tif 000015
【図１４】
2011044187.tif 000016
【図１５】
2011044187.tif 000017
【図１６】
2011044187.tif 000018