(57)【要約】      （修正有）【課題】モーションＭＴＦが改善され得る、ＴＤＩ機能性を有したＣＭＯＳイメージセンサを提供する。【解決手段】行及び列に配列された光電性画素Ｐｘのマトリックスと、画素の数個の行の蓄積された輝度レベルをメモリセルの行に格納する制御及び加算手段１８に接続されたメモリセルの第１のマトリックス１６ａと、を備える。第１のメモリセルマトリックス１６ａは、制御及び加算手段を用いて、その行に画素のマトリックスの第１の半分の行の蓄積された輝度レベルを格納するように設けられている。センサは、画素のマトリックスの第２の半分の行の蓄積された輝度レベルを第２のメモリセルマトリックスの行に格納する制御及び加算手段に接続された第２のメモリセルマトリックス１６ｂを備える。手段２０は、第１のメモリセルマトリックスの列に蓄積されたレベルを、第２のメモリセルマトリックスの対応する列に蓄積されたレベルと加算するように設けられている。【選択図】図３
2011244452.tif 000002
【特許請求の範囲】
【請求項１】
行及び列に配列された光電性画素（Ｐｘ）のマトリックスと、
列バスによって前記列の数個の画素の出力に接続された、各列用の第１のアナログ・デジタル変換器（ＡＤＣ）と、
前記第１の変換器の出力を受け取るように接続された第１のメモリセルマトリックス（１６ａ）と、
前記列バスでの前記画素の読み出しと、前記第１のメモリセルマトリックスへの前記第１の変換器の出力の書き込みと、を行い、それにより画素の数個の行の蓄積された輝度レベルをメモリセルの行に格納するように構成された制御回路（１８）と、
を備えるタイム・ディレイ・インテグレーション（ＴＤＩ）イメージセンサであって、
前記第１のメモリセルマトリックス（１６ａ）は、前記制御回路を用いて、前記画素のマトリックスにおける第１の部分の前記行の前記蓄積された輝度レベルを格納するように構成され、
前記センサは、
列バスを介して、前記第１の部分と異なる前記画素のマトリックスの第２の部分に属する前記列の前記画素の出力を受け取る、各列用の第２のアナログ・デジタル変換器（ＡＤＣ）と、
前記第２の変換器の出力を受け取るように接続された第２のメモリセルマトリックス（１６ｂ）と、
前記第２のメモリセルマトリックスの行に、前記画素のマトリックスにおける前記第２の部分の前記行の蓄積された輝度レベルの格納を行うように更に構成された前記制御回路と、
前記第１のメモリセルマトリックスの行に蓄積されたレベルを、前記第２のメモリセルマトリックスの対応する行に蓄積されたレベルと合計するように接続された加算器（２０）と、
を備えることを特徴とするイメージセンサ。
【請求項２】
前記第１及び第２の変換器（ＡＤＣ）は、前記マトリックスの前記画素（Ｐｘ）に異なる列バスによって接続され、且つ、
前記制御回路（１８）は、前記画素のマトリックスの前記第１及び第２の部分にそれぞれ属する２つの行の前記バスで、同時読み出しを行うように構成されている、
請求項１に記載のイメージセンサ。
【請求項３】
前記第１及び第２の変換器（ＡＤＣ）は、前記マトリックスの前記画素（Ｐｘ）に共通の列バスによって接続され、且つ、
前記制御回路（１８）は、前記画素のマトリックスの前記第１及び第２の部分にそれぞれ属する２つの行の前記バスで、変換器のサンプリング周期に対応する遅延を有する２つの連続する読み出しを行うように構成されている、
請求項１に記載のイメージセンサ。
【請求項４】
前記第１（１６ａ）及び第２（１６ｂ）のメモリセルマトリックスは、前記画素（Ｐｘ）のマトリックスの各側面に配置されている、請求項１に記載のイメージセンサ。
【請求項５】
前記制御回路は、前記画素が同時に露光されると共に列において連続して前記メモリセルマトリックス（１６ａ，１６ｂ）に読み出されるように、前記画素（Ｐｘ）を制御する、請求項１に記載のイメージセンサ。
【請求項６】
前記制御回路（１８）は、前記画素（Ｐｘ）の相関二重サンプリングを行うように構成されている、請求項５に記載のイメージセンサ。
【請求項７】
列の各画素（Ｐｘ１）は、最後の画素を除き、
光電性素子（Ｄｏ）と、
蓄積ノード（Ｃ２ｏ）と、
前記光電性素子を前記蓄積ノードに接続する第１の転送トランジスタ（ＴＧ１ｏ）と、
前記画素の前記蓄積ノード（Ｃ２ｏ）を前記列の隣接する画素（Ｐｘ２）の前記光電性素子（Ｄｅ）に接続し、且つ、前記第１の転送トランジスタと同時に作動させられるように接続された、第２の転送トランジスタ（ＴＧ２ｏ）と、を有する
請求項１に記載のイメージセンサ。
【請求項８】
動作中、奇数の並びの各画素（Ｐｘ１）の前記第１及び第２の転送トランジスタ（ＴＧｏ）は、繰り返されるライン時間の第１の時間位置にて作動させられ、且つ、偶数の並びの各画素（Ｐｘ２）の前記第１及び第２の転送トランジスタ（ＴＧｅ）は、前記第１の時間位置と異なる前記ライン時間の第２の時間位置にて作動させられる、請求項７に記載のイメージセンサ。
【請求項９】
光電性画素（Ｐｘ）のマトリックスの数個の行の輝度レベルを読み出すステップと、
前記輝度レベルを第１のメモリセルマトリックス（１６ａ）の行に蓄積するステップと、
を備えるタイム・ディレイ・インテグレーション（ＴＤＩ）イメージセンサを管理する方法であって、
前記画素のマトリックスの第１の部分の前記行の前記輝度レベルを連続して読み出して、それらを前記第１のメモリセルマトリックス（１６ａ）の対応する行に蓄積するステップと、
前記第１の部分と異なる前記画素のマトリックスの第２の部分の前記行の前記輝度レベルを連続して読み出して、それらを第２のメモリセルマトリックス（１６ｂ）の対応する行に蓄積するステップと、
前記画素のマトリックスの前記第１の部分に属する行と、前記画素のマトリックスの前記第２の部分に属する行との前記レベルを、同時に、又は、アナログ・デジタル変換器のサンプリング周期に対応する遅延を有してほぼ同時に、読み出すように動作するステップと、
前記第１のメモリセルマトリックスの前記行に蓄積されたレベルを、前記第２のメモリセルマトリックスの前記行に蓄積されたレベルと合計するステップと、
を備えることを特徴とする方法。
【請求項１０】
前記画素の前記輝度レベルの各々の読み出しの前に、前記画素の基準レベルを読み出すステップと、
前記基準レベルを、前記メモリセルマトリックスの前記行に蓄積された前記輝度レベルから減算するステップと、
を備える請求項９に記載の方法。
【請求項１１】
前記光電性画素のマトリックス（Ｐｘ）の列における数個の連続した画素のグループを定義するステップと、
前記画素のグループを露光するステップと、
前記グループの前記画素の情報を統合するステップと、
前記画素のグループを１つの画素だけシフトするステップと、
前記露光ステップから繰り返すステップと、
を備える請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査により画像をキャプチャするように設計されたリニア・イメージセンサ、及び、特にタイム・ディレイ・インテグレーション（ＴＤＩ）センサに関する。
【背景技術】
【０００２】
ＴＤＩイメージセンサの原理は、例えば、Michael G. Farrier等による“A Large Area TDI Image Sensor for Low Light Level Imaging”と題された文献（IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, August 1980）に記載されている。
【０００３】
ＴＤＩセンサは、一般的に、高速で動くと共に暗い照明条件下で観察される物体の画像をキャプチャする（取得する）のに用いられる。それは、一般的に、感度に関して最良の性能が得られることを可能にするＣＣＤ（電荷結合素子）テクノロジーを用いて実施される。
【０００４】
上述した文献に記載されたように、図１はＣＣＤテクノロジーのＴＤＩセンサを概略的に表す。それは、示されるように、行が一般的に列より大幅に長い光電性サイト又はフォトサイト１０のマトリックスを備える。上述した文献の例では、行は１０２８のフォトサイトを備える一方、列は１２８のフォトサイトのみを備える。衛星を介した地球の写真撮影に関しては、１つの行は約１２，０００個のフォトサイトを備え得、マトリックスは数十の行を備える。
【０００５】
マトリックスの行は、その画像がキャプチャされる物体の動きに垂直に配列されている。センサに対して相対的なこの画像の動きは、下向きの矢印で表されている。これらの矢印は、画像の動きに同期した、ＣＣＤレジスタにおける電荷の動きにも対応する。
【０００６】
各行は、画像の速度に適合する露出時間の間、物体の対応するスライス（slice）をキャプチャする。このことは、行のフォトサイトにおける負電荷（電子）の蓄積をもたらす。
【０００７】
行ｉによってキャプチャされた画像のスライスが行ｉ＋１のレベルに動かされる時、行ｉに蓄積された電荷は、新たな露出時間の間、同一のスライスに関して電荷を蓄積し続ける行ｉ＋１に転送される。ある行から次のものへの電荷の転送は、従って、画像の動きに同期して行われる。
【０００８】
各転送周期において、マトリックスの最後の行は、従って、同一のスライスに関する全ての行によって蓄積された電荷の合計を含んでいる。センサの感度は、従って、理論上では行数により乗じられる。
【０００９】
各々の電荷転送及び露出周期の終わりにおいて、マトリックスの最後の行の電荷はシフトレジスタ１２に転送され、その目的は最後の行のデータを読み出すことにある。このレジスタのフォトサイトに格納された電荷は、各フォトサイトの全体の電荷に対応する電圧が一般的にセンサの外部の処理回路によって集められ得る、行の終端における電荷・電圧変換器１４にフォトサイトずつシフトされる。
【００１０】
ＣＭＯＳテクノロジーの利益に加えて、ＣＣＤテクノロジーは次第にイメージセンサに用いられなくなっているので、ＣＭＯＳテクノロジーの使用がＴＤＩセンサに想定される。
【００１１】
Gerald Lepage, Jan Bogaerts及びGuy Meynantsによる“Time-Delay-Integration Architecture in CMOS Image Sensors”と題された文献（IEEE Transactions on Electron Device, Vol. 56, No 11, November 2009）は、ＣＭＯＳイメージセンサを用いてＴＤＩの機能性を得るための解決策を記載している。
【００１２】
ＣＭＯＳイメージセンサにおいて、光は同様に画素レベルにおける電荷の形でキャプチャされる。しかし、各画素はそれ自身の電圧読み出し回路を備えているので、電荷はある画素から他の画素に転送され得ない。
【００１３】
図２は、Lepage等によるこの文献に想定されたアーキテクチャを概略的に表す。Ｎ×Ｍ個の画素Ｐｘのマトリックス１０’は、同一のサイズ及び構成のメモリセルΣのマトリックス１６に接続されている（ここでは、Ｎ×Ｍ＝５×５）。
【００１４】
原理上は、画素のマトリックス１０’は、画像のスライスによって画素の行のピッチを走査するのに要される時間（“ラインタイム（line time）”ＴＬと呼ばれる）に対応する速度で像を捉える（takes views）。従って、Ｎラインタイムの後、同一の画像のスライスは、画素のマトリックスの各々のＮ行によってキャプチャされるであろう。メモリ１６の各行は、画像の同一のスライスに一時的に関連付けられる。このスライスに関して画素の全ての行によって記録された輝度レベル（即ち、信号レベル）は、そこに蓄積される。
【００１５】
一旦スライスに関してレベルが蓄積されると、メモリの行は、読み出され、リセットされ、そして、循環する方法で新しい画像のスライスに関連付けられる。
【００１６】
従って、画素のマトリックスの全ての行の蓄積は各ラインタイムにて実行されなければならないことが認められる。
【００１７】
ＣＣＤテクノロジーでは、輝度レベルの蓄積動作は単純な電荷の転送に相当する一方、これらの動作はＣＭＯＳテクノロジーでは特により複雑である。それらは、画素読み出しバス上での多重化動作、アナログ・デジタル変換、加算動作およびメモリアクセス動作を含む。このことは、ＣＣＤテクノロジーと同一のビューキャプチャレート（又はラインタイムＴＬ）を実現するのに、ＣＭＯＳテクノロジーにおいて困難性をもたらす。複数の行の画素のマトリックスの解像度は、従って、想定された最小ラインタイム及び所望の画素ピッチに調整されなければならない。
【００１８】
ある種の応用では、Lepage等による上述した文献に特に記載されているように、各画素は動きの方向に再分割されて、これにより、再生された画像の鮮明さを表すイメージモーション・変調伝達関数（Modulation Transfer Function: ＭＴＦ）と称されるものを改善する。このことは、画素の行数を増加させる一方、同時にピッチを減らしてセンサの寸法を維持することを含む。時間的な制約（temporal constraints）は、再分割の係数の二乗で増加する。
【００１９】
０．６４のモーションＭＴＦから０．９に向上するために、各画素は動きの方向に２つに再分割される。時間的な制約は、従って４倍される。
【発明の概要】
【００２０】
時間的な制約が緩和され得、特にモーションＭＴＦが改善され得る、ＴＤＩ機能性を有したＣＭＯＳイメージセンサを提供する必要性が存在することが認められる。
【００２１】
この必要性は、行及び列に配列された光電性画素のマトリックスと、列バスによって前記列の数個の画素の出力に接続された、各列用の第１のアナログ・デジタル変換器と、前記第１の変換器の出力を受け取るように接続された第１のメモリセルマトリックスと、前記列バスでの前記画素の読み出しと、前記第１のメモリセルマトリックスへの前記第１の変換器の出力の書き込みと、を行い、それによりメモリセルの行に画素の数個の行の蓄積された輝度レベルを格納するように構成された制御回路と、を備えるタイム・ディレイ・インテグレーションイメージセンサを提供することにより、満たされる傾向がある。
【００２２】
前記第１のメモリセルマトリックスは、前記制御回路を用いて、前記画素のマトリックスにおける第１の部分の前記行の前記蓄積された輝度レベルを格納するように構成される。
【００２３】
前記センサは、列バスを介して、前記第１の部分と異なる前記画素のマトリックスの第２の部分に属する前記列の複数の前記画素の前記出力を受け取る、各列用の第２のアナログ・デジタル変換器をさらに備える。第２のメモリセルマトリックスは、前記第２の変換器の出力を受け取るように接続され、前記制御回路は、前記第２のメモリセルマトリックスの行に、前記画素のマトリックスにおける前記第２の部分の複数の前記行の前記蓄積された輝度レベルの格納を行うように更に構成されている。加算器は、前記第１のメモリセルマトリックスの行に蓄積されたレベルを、前記第２のメモリセルマトリックスの対応する行に蓄積されたレベルと合計するように設けられている。
【００２４】
一実施形態によれば、前記第１及び第２の変換器は、前記マトリックスの前記画素に異なる列バスによって接続され、且つ、前記制御回路は、前記画素のマトリックスの前記第１及び第２の部分にそれぞれ属する２つの行の前記バスで、同時読み出しを行うように構成されている。
【００２５】
別の実施形態によれば、前記第１及び第２の変換器は、前記マトリックスの前記画素に共通の列バスによって接続され、且つ、前記制御回路は、前記画素のマトリックスの前記第１及び第２の部分にそれぞれ属する２つの行の前記バスで、変換器のサンプリング周期に対応する遅延を有する２つの連続する読み出しを行うように構成されている。
【００２６】
更なる実施形態によれば、前記第１及び第２のメモリセルマトリックスは、前記画素のマトリックスの各側面に配置されている。
【００２７】
イメージモーションＭＴＦを改善するために、列の各画素は、最後の画素を除き、光電性素子と、蓄積ノードと、前記光電性素子を前記蓄積ノードに接続する第１の転送トランジスタと、前記画素の前記蓄積ノードを前記列の隣接する画素の前記光電性素子に接続し、且つ、前記第１の転送トランジスタと同時に作動させられるように接続された、第２の転送トランジスタと、を有する。
【図面の簡単な説明】
【００２８】
他の利点と特長は、非限定的な例示の目的のみで与えられ、添付の図面で表現される、以下の本発明のある実施形態の説明から、より明確になるであろう。
【図１】上述された図１は、従来のＣＣＤテクノロジーのＴＤＩイメージセンサを概略的に表す。
【図２】上述された図２は、従来のＣＭＯＳテクノロジーのＴＤＩイメージセンサを概略的に表す。
【図３】図３は、時間的な制約が緩和されるようにするＣＭＯＳ  ＴＤＩセンサの一実施形態を表す。
【図４】図４は、ＣＭＯＳセンサの５つのトランジスタの画素を表す。
【図５】図５は、図３のセンサの一部としての図４の画素の使用を説明するタイミング図である。
【図６】図６は、図３のメモリの使用を表すテーブルである。
【図７】図７は、ＣＭＯＳ  ＴＤＩセンサの他の実施形態を表す。
【図８】図８は、ＣＭＯＳ  ＴＤＩセンサの他の実施形態を表す。
【図９】図９は、イメージモーションＭＴＦが改善されるようにするＣＭＯＳ  ＴＤＩセンサの一実施形態を表す。
【図１０Ａ】図１０Ａは、２つの測定段階における図９のタイプのセンサを示す。
【図１０Ｂ】図１０Ｂは、２つの測定段階における図９のタイプのセンサを示す。
【図１１】図１１は、図９のタイプのセンサの動作を説明するタイミング図である。
【発明を実施するための形態】
【００２９】
ＣＭＯＳテクノロジーのＴＤＩセンサの動作における時間的な制約を緩和する目的で、蓄積動作に必要な時間が２で割られる解決策がここに提案される。時間的な制約における重要な要素は、実際、メモリに格納された値と共に現在の輝度レベルを蓄積するのに必要とされる時間である。
【００３０】
このことは、画素の各列に関して２つの独立した蓄積チャンネルを備えることにより達成され、各チャンネルは別々のメモリに接続され、それらは同時に又はほぼ同時に用いられる。
【００３１】
図３は、この解決策が実行されるようにするアーキテクチャの一実施形態を概略的に示す。光電性画素Ｐｘのマトリックスが、例示の目的で、６行および５列で表されている。
【００３２】
一般的な方法で、蓄積メモリ１６ａは複数の行の第１の半分に接続され、且つ、別の蓄積メモリ１６ｂは複数の行の第２の半分に接続されている。第１の半分の画素に対応する値は、従って、メモリ１６ａに書き込まれ得、同時に第２の半分の画素に対応する値はメモリ１６ｂに書き込まれる。
【００３３】
図３では、蓄積メモリ１６ａは画素のマトリックスの奇数の行に接続され、且つ、蓄積メモリ１６ｂは画素のマトリックスの偶数の行に接続されている。各列の奇数の並びの画素および偶数の並びの画素は、別々の読み出しバスによってそれらの各々のメモリ１６ａ及び１６ｂにここで接続されている。アナログ・デジタル変換器ＡＤＣが、これらのバスの各々に設けられている。複数の画素によって提供されるアナログレベルは、従って、メモリ１６ａ及び１６ｂに蓄積される前にデジタルレベルに変換される。
【００３４】
この構成で、奇数の画素に対応する値はメモリ１６ａに書き込まれ得、同時に偶数の画素に対応する値はメモリ１６ｂに書き込まれる。
【００３５】
蓄積は、例えば、図式化されたように、メモリセルの内容を、これの内容と、対応するアナログ・デジタル変換器ＡＤＣによって提供された値との和により置換する加算器を用いてメモリのレベルで行われる。
【００３６】
メモリ１６ａ及び１６ｂの内容は、加算器２０の２つの入力に至る各々のバスを介してアクセス可能である。１つの加算器２０は、列ごとに設けられて、各々のメモリ１６ａ及び１６ｂに生成された部分的な蓄積を完成する目的を果たす。加算器は、イメージセンサに含まれ得、又は、外部回路（図示せず）内に離れて配置され得る。
【００３７】
蓄積メモリ１６ａ，１６ｂ及び画素Ｐｘは制御回路１８によって管理され、それの動作は、より詳細に以下に記載される。
【００３８】
各々の蓄積メモリ１６ａ及び１６ｂは、好ましくは画素のマトリックスと同一の構成、即ち、図３の例において５列ずつ６行のメモリセルマトリックスの形状の構成を有する。さらに、示されるように、メモリ１６ａ及び１６ｂは、好ましくは、列の方向に、画素のマトリックスの各側面に物理的に配置されている。この配置は、経路の接続を容易にする。
【００３９】
図２の従来の構成と比較して、メモリの寸法は２倍にされている。このことは、センサの全体の寸法に重大な影響を有していない。というのも、センサは一般的に列より非常に少ない行を備えているためである。従って、相対的に少数のメモリの行は加えられ、そのことは、センサの他の部品、特に入力／出力バンプと比較して、センサの幅にほとんど影響を与えない。
【００４０】
図４は、“５Ｔ”と名付けられた、画素のマトリックスに用いられ得る従来のタイプのＣＭＯＳ画素を表す。それは、画素に達する光によって生成された電荷が蓄積されるようにする固有（イントリンシック：intrinsic）容量Ｃ１又は積分（integration）容量を有するフォトダイオードＤ１を備える。転送トランジスタＴＧは、フォトダイオードＤ１をフォロワ・トランジスタＭ２のゲートに接続する。トランジスタＭ２のゲート容量と、トランジスタＭ２のゲートに接続された他の部品の容量は、バッファ容量Ｃ２を形成する。読み出しトランジスタ（又はライン選択トランジスタ）ＲＤは、フォロワ・トランジスタＭ２のソースを列バスＢｃに接続する。リセットトランジスタＲＳＴは、容量Ｃ２を正電源ラインＶｄｄに接続する。シャッタ及びアンチブルーミング・トランジスタＯＢＴは、フォトダイオードＤ１をラインＶｄｄに接続する。利便性の理由から、以下においてトランジスタの制御信号はトランジスタと同一名称を有する。
【００４１】
このタイプの画素は、グローバルシャッタセンサが実現されるようにする。即ち、センサは、その画素の全てが同時に露光されるようにして、且つ、複数の画素レベルが露光後に連続的に読み出されるようにする。それの動作は、簡潔に、次の通りである。トランジスタＯＢＴは、最初オンであり、容量Ｃ１をリセットレベルに保っている。トランジスタＯＢＴは、露光段階が始まる時、オフである。トランジスタＴＧ，ＲＳＴ及びＲＤもオフである。容量Ｃ１は、フォトダイオードＤ１に達する光によって生成された電荷を積分する。露光の終了の前、トランジスタＲＳＴは、一時的に作動させられてバッファ容量Ｃ２をリセットする。露光の終了において、トランジスタＴＧは、一時的に作動させられて電荷を容量Ｃ１からバッファ容量Ｃ２に転送する。トランジスタＯＢＴは、一時的に作動させられて新たな露光段階のために容量Ｃ１をリセットする。各露光段階の間、以前の露光に対応する電圧レベルは、バッファ容量Ｃ２に格納されている。この電圧レベルは、トランジスタＲＳＴによるリセットの前に読み出しトランジスタＲＤを作動させることにより、バスＢｃにいつでも転送され得る。
【００４２】
シャッタトランジスタＯＢＴは、積分容量Ｃ１をリセットすることに加え、そのオフ状態を用いて、伝送トランジスタＴＧの２つの連続した作動間の調整可能な露光ウインドウを定義する目的を果たし得る。このトランジスタの他の機能は、積分段階の間に容量Ｃ１から容量Ｃ２への電荷のオーバーフローを防止することである。このため、トランジスタＯＢＴのゲートレベルは、トランジスタＴＧのそれより低い値に設定されて、トランジスタＯＢＴを介する過剰な電荷の流れを高め、それにより容量Ｃ２に格納された以前の情報を維持する。
【００４３】
読み出しノイズを最小化するために相対的に小さい値の容量Ｃ２は、容量Ｃ１から転送される信号レベル（即ち、所望レベル）に加えられる、基準レベルと称されるリセット上のノイズレベルを示す。このノイズの影響を弱めるために、相関二重サンプリング（Correlated Double Sampling: CDS）が一般的に実行される。即ち、画素の基準レベルは、最初にサンプルされ、そして次に、容量Ｃ１からの転送後にサンプルされたレベルから減算される。
【００４４】
もし相関二重サンプリングがここで記載されたタイプのセンサで要求されると、このことは、画素の基準レベルも読み出され、それらを各露光にてメモリ１６ａ及び１６ｂに格納されている蓄積された値から減算しなければならない、ということを意味する。このことは、このタイプのセンサの時間的な制約の原因となる。基準レベルの値は、各画素に対応する蓄積メモリセルで直接的に減算され、この場合の加算器は、交互に加算器として、そして次に減算器として用いられる。
【００４５】
図５は、図３のセンサの動作を、その画素が５Ｔタイプである場合により詳細に説明するタイミング図である。
【００４６】
一般的にラインタイムＴＬに対応する連続的な露光期間は、転送トランジスタＴＧの周期的な作動の間に定義される。各転送ＴＧの直後に、トランジスタＯＢＴは一時的に作動させられて積分容量Ｃ１をリセットし、そして、次の露光期間を開始する。バッファ容量Ｃ２のリセットＲＳＴは、２つの転送ＴＧ間のほぼ中間の点で起こる。
【００４７】
各リセットＲＳＴと次の転送ＴＧとの間で、列の各画素の基準レベルの読み出しが行われる。偶数の画素と奇数の画素は、独立したバスＢｃによって独立した蓄積メモリに接続されているので、偶数の画素と奇数の画素のレベルは、同時に読み出され得る。従って、６画素の列の例と関係して示されたように、一組の画素の３回の連続した読み出しは、従来のセンサで実行される個々の画素の６回の連続した読み出しの代わりに実行される。
【００４８】
このようにして取り出された基準レベルは、蓄積された輝度レベルを含んでいる対応するメモリセルの内容から減算される。
【００４９】
各転送ＴＧと、続くリセットＲＳＴとの間で、列の各画素の信号レベルの読み出しが実行される。基準レベルに関しては、列の６つの画素の信号レベルは、３周期で読み出され、そして、２つ一組で各蓄積メモリ１６ａ及び１６ｂに送られる。
【００５０】
加算順序は結果に影響しないので、列の画素の読み出し順序はほとんど重要性がない。読み出されるレベルは、ラインタイムＴＬの間中、バッファ容量Ｃ２上で得られる。
【００５１】
図５のタイミング図は、５Ｔ画素を用いて記載された。４Ｔ画素は、やはりセンサに用いられ得る。４Ｔ画素では、シャッタトランジスタＯＢＴは無い。もし製造方法が十分な品質を有し、且つ、トランジスタＯＢＴのシャッタ及びアンチブルーミング機能が必要とされなければ、積分容量Ｃ１のリセット機能はトランジスタＴＧにより実行され得る。実際、トランジスタＴＧの各作動において、容量Ｃ１の電荷の全体は容量Ｃ２に転送され得、空の状態の容量Ｃ１のリセットをもたらす。フォトダイオードＤ１は、従って、埋め込みフォトダイオード（pinned photodiode）である。
【００５２】
図６は、画素Ｐｘ１からＰｘ６の列に関して、図３のセンサの動作の間、制御回路１８によって行われるメモリ１６ａ及び１６ｂの対応するセルΣの管理の一例を示すテーブルである。テーブルの連続した列は、連続したラインタイムＴＬに対応する。奇数の画素に対応するメモリ１６ａのセルは、添え字“ａ”により特定される一方、偶数の画素に対応するメモリ１６ｂのセルは、添え字“ｂ”により特定される。テーブルの四角形内の数字は、セルメモリの並びを表す。
【００５３】
セルの使用の順番は、ほとんど重要性がない。この例では、同一の画素Ｐｘの連続するラインタイムＴＬの複数のレベルは、増加する並びの複数のセルに蓄積されていることが仮定されている。画素Ｐｘ１の連続する複数のレベルは、従って、セルΣ１ａからΣ６ａに蓄積されていて、それらは、次に、循環する方法で再利用される。
【００５４】
連続するラインタイムにおける列の全ての画素のレベルが同一のセルに蓄積されるまで、各ラインタイムにて、同一のメモリセルの列の次の画素のレベルを蓄積することがさらに求められる。この目標は、第１のラインタイムの第１画素Ｐｘ１から始まるテーブルの影の付いたセルによって表される。従って、第１から第５のラインタイムまで、画素Ｐｘ１からＰｘ６までのレベルは連続してセルΣ１に蓄積される。実際には、偶数および奇数の画素は、異なるメモリに接続されているので、奇数の画素のレベルは１つのセルΣ１ａに蓄積される一方、偶数の画素のレベルはセルΣ１ｂに蓄積される。第６のラインタイムの終わりで、セルΣ１ａ及びΣ１ｂは、各々、画素の半分の列のレベルを蓄積している。この時、図示されるように、セルΣ１ａ及びΣ１ｂの内容は、合計されて、全部の列の蓄積されたレベルを提供する。このレベルは、最終的な画像のラインＬ１の画素に対応する。
【００５５】
同様の方法で、第２のラインタイムから始まって、列の画素のレベルはセルΣ２ａ及びΣ２ｂに蓄積され、それの内容は第７のラインタイムにて合計されて、最終的な画像の新たなラインＬ２を形成する。
【００５６】
図７は、図３のセンサの別の実施形態を示す。列の偶数および奇数の画素用の異なる列バスを備える代わりに、２つのメモリ１６ａ及び１６ｂに接続された１つの列バスが備えられている。各列バスは、従って、一方はメモリ１６ａ用であり他方はメモリ１６ｂ用である２つのＡＤＣ変換器に接続されている。
【００５７】
この構成は、列間のもつれた配線を必要としない利点を有するが、奇数の画素のレベルと偶数の画素のレベルが完全に同時にメモリ１６ａ及び１６ｂに送られるようにしない。画素の転送は、しかし、ほぼ同時に読み出しバスに実行され得る。
【００５８】
このため、奇数および偶数の画素の転送は、列の端部に配置されたサンプリング回路又はＡＤＣ変換器により必要とされる時間周期に対応する僅かな遅延を有して実行される。このサンプリング周期は、変換及び蓄積に必要とされる時間に比して短い。より正確には、奇数の画素の読み出し（例えば）及び対応する奇数のＡＤＣ変換器のサンプリングが最初に作動させられる。サンプリング周期が経過するとすぐに、奇数の変換器のサンプリング及び奇数の画素の読み出しは停止状態にされ、そして、偶数の画素の読み出し及び対応する偶数のＡＤＣ変換器のサンプリングが作動させられる。従って、変換及び蓄積に必要な時間の間、同様な方法で２つの新たな奇数及び偶数の画素に移る前に、待機が行われる。
【００５９】
図３の解決策と比して、Ｎ／２のサンプリング遅延が追加される。しかし、列の処理時間は、Ｎ回の連続した転送を行う従来の解決策で必要とされる時間より著しく短いままである。
【００６０】
ここまでに、同時（又は疑似的に同時）の読み出しが奇数及び偶数の画素の組を要する解決策が記載されている。ラインタイムの間の行の読み出し順序はほとんど重要性がないので、同時に読み出された画素は任意の並びであり得る。
【００６１】
図８は、同時に読み出される画素が他のレイアウトに従って選択される、図３のセンサのさらに別の実施形態を示す。蓄積メモリ１６ａは、ここでは画素のマトリックスの上方の半分の行に接続され、且つ、蓄積メモリ１６ｂは、画素のマトリックスの下方の半分の行に接続されている。各列の上方の半分の画素及び下方の半分の画素は、異なる読み出しバスによってそれらのそれぞれのメモリ１６ａ及び１６ｂに接続されている。
【００６２】
この構成で、画素のマトリックスの上方の半分の画素に対応する値は、画素のマトリックスの下方の半分の画素に対応する値がメモリ１６ｂに書き込まれるのと同時に、メモリ１６ａに書き込まれ得る。
【００６３】
この解決策は、図３の構造に比して、列間のもつれた配線を必要とせず、同時に、図７の構造において各組の第２の画素を読み出すのに必要なサンプリング遅延を回避する利点を有する。
【００６４】
従って、検出器回路上の画像の移動（displacement）に関連した動き効果（motion effect）を最小化するように、ＴＤＩモードで動作するセンサの構造は、半分の時間、従って、半分のラインタイムで積分する２倍のラインを備え得る。空間的なオーバーサンプリングを有するこの構造は、イメージモーションＭＴＦがＣＣＤ検出器で本来得られる性能に近づくことを可能にする。
【００６５】
ここまでに、２つの異なるメモリを用いて画素列の処理時間が２で割られるようにする解決策が記載されている。Ｋ個の異なるメモリを備えることにより、処理時間がＫで割られ得ることは、自然に、容易に理解され得る。
【００６６】
好ましい実施形態では、既に以上で提案されたように、モーションＭＴＦは、各画素を２つ（又はそれ以上）に再分割することにより増加させられるが、特有な画素マトリックスアーキテクチャをさらに備えることにより、時間的な制約の増加を再分割係数の二乗で増加させる代わりに時間的な制約の増加を再分割係数の値に制限する。従って、各画素を２つに再分割することにより、時間的な制約は、４の代わりに係数２だけ増加する。
【００６７】
このことは、センサの時間分解能を増加することにより、その空間分解能を増加することなく得られる。“時間分解能”により意味されることは、時間単位毎に行われる測定の数である一方、“空間分解能”により意味されることは、距離単位毎に行われる測定の数である。時間分解能を増加することは、モーションＭＴＦが改善されるようにできる一方、空間分解能を保つことは、画像を処理するのに必要な資源を限定する。時間分解能は、各画素を、動きの方向で、画素と同じ面を覆う数個のサブ画素に再分割することにより増加させられる。空間分解能は、単一の値の画素サイズに対応する連続したサブ画素のスライドする（sliding）グループの値を合計することにより保たれる。このグループは画像と同一の速度にて“スライドする”。即ち、それは１ラインライムに１画素の速度（rate）でシフトする。時間分解能を効果的に増加するために、グループが１つのサブ画素だけシフトする各時間に、新たな合計が行われる。
【００６８】
図９は、この原理が実行され得る、ＣＭＯＳテクノロジーのセンサＴＤＩの列の第１の画素を概略的に表す。このセンサは、グローバルシャッタセンサであり、即ち、センサの全ての画素は同時に積分を行う。
【００６９】
例示の目的で以下に記載されるセンサの実施形態では、各画素は移動の方向に２つに再分割されて、モーションＭＴＦを０．６４から０．９に増加させる。
【００７０】
“４Ｔ”タイプの従来の画素のように、各画素Ｐｘは、フォトダイオードＤ及びその積分容量Ｃ１と、転送トランジスタＴＧ１と、フォロワ・トランジスタＭ２と、読み出しトランジスタＲＤと、を備える。トランジスタＭ２のゲート容量及びトランジスタＭ２のゲートに接続された他の部品の容量は、バッファ容量Ｃ２又は蓄積ノードを形成する。行の画素の読み出しトランジスタＲＤは、行に共通の選択ラインによって制御される。リセットトランジスタＲＳＴは、容量Ｃ２を正電源ラインＶｄｄに接続する。
【００７１】
利便性の理由から、以下においてトランジスタの制御信号はトランジスタと同一名称を有する。さらに、奇数の画素のある素子の参照符号は添え字“ｏ”を有する一方、偶数の画素の同一素子の参照符号は添え字“ｅ”を有する。
【００７２】
図９の各画素は、画素の容量Ｃ２を列の隣の画素のフォトダイオードＤに接続する追加の転送トランジスタＴＧ２をさらに備える（列の最後の画素は、このような追加の転送トランジスタを有していないであろう）。同一画素の転送トランジスタＴＧ１及びＴＧ２は、それらのゲートが同一の制御信号を受け取るため、同期して制御される。全ての奇数の画素の２つの転送トランジスタＴＧ１ｏ及びＴＧ２ｏは、好ましくは、単一のラインＴＧｏを介して同期して制御される一方、全ての偶数の画素の２つの転送トランジスタＴＧ１ｅ及びＴＧ２ｅは、単一のラインＴＧｅを介して同期して制御される。
【００７３】
列の第１の画素Ｐｘ１が他の画素と正確に同一の方法で動作することが要求され得る。このため、画素Ｐｘ１のフォトダイオードとラインＶｄｄとの間に接続されたリセットトランジスタＴｒｓｔが、例えば、備えられる。このトランジスタＴｒｓｔは、偶数の画素の転送トランジスタの制御ラインＴＧｅにより動作させられる。もし電荷が前の画素の容量Ｃ２に転送可能でない場合、画素Ｐｘ１の容量Ｃ１は、それにより、偶数の画素の転送トランジスタが制御される時にリセットされる。
【００７４】
さらに、列の最後の画素は従来の画素であり、それは第２の転送トランジスタＴＧ２を備えていない。というのも、このトランジスタが接続する次の画素がないためである。
【００７５】
図１０Ａ及び１０Ｂは、センサの動作の２つの段階を有する図９のタイプの画素の列を表している。列は画像の動きに平行である。円は容量Ｃ２を表し、且つ、三角形は読み出し回路（トランジスタＭ２及びＲＤ）を表す。
【００７６】
これらの図は、時間分解能が２で割られた場合に対応する。表された各画素は、従って、実際にはサブ画素であり、且つ、“一対の画素”と示される列の２つの連続したサブ画素は、元の空間分解能を有する単一の画素を形成する。示されるように、一対の画素は、好ましくは、四角形の面を占め、そして、各画素は高さの２倍の幅であり、それにより元のフォームファクター（form factor）が保たれている。
【００７７】
列に面して、垂直な帯の形状で、基準の画像又はテストパターンが下方へスクロールして表されている。テストパターンは、一組の画素のピッチで、即ち、元の空間分解能に関するナイキストリミット（ナイキスト限界）で、明及び暗のスライスの交互配列を備える。各スライスは、従って、一組の画素の高さを有し、且つ、ラインタイムＴＬで一組の画素を走査する。
【００７８】
図１０Ａでは、テストパターンの最初の暗のスライスが、列の最初の２つの画素Ｐｘ１及びＰｘ２の前を通過している一方、最初の明のスライスが、列の次の２つの画素Ｐｘ３及びＰｘ４の前を通過している。この構成は、列に沿って繰り返される。
【００７９】
矢印により示されるように、各々の奇数の画素の２つの転送トランジスタが動作させられ、それにより、テストパターンの最初の暗のスライスを両方が見る画素Ｐｘ１及びＰｘ２のフォトダイオードにより積分された電荷は、第１の容量Ｃ２に合計される一方、テストパターンの最初の明のスライスを両方が見る画素Ｐｘ３及びＰｘ４のフォトダイオードにより積分された電荷は、第３の容量Ｃ２に合計される。この構成は、列に沿って繰り返され、それにより奇数の並びの各容量Ｃ２、即ち各容量Ｃ２ｏは、隣接する一組の画素の電荷の合計を受け取る。
【００８０】
容量Ｃ２ｏの電圧レベルは、新たな積分がフォトダイオード上で開始する間の、次の半分のラインタイムの間に、順番に列バスＢｃ上に読み出されるであろう。
【００８１】
半分のラインタイム後に対応する図１０Ｂでは、テストパターンの最初の暗のスライスは１画素だけ下方に移り、そして、画素Ｐｘ２及びＰｘ３を走査している一方、最初の明のスライスは次の２つの画素Ｐｘ４及びＰｘ５を走査している。この構成は、列に沿って繰り返される。
【００８２】
矢印により示されるように、各々の偶数の画素の２つの転送トランジスタが動作させられ、それにより、テストパターンの最初の暗のスライスを両方が見る画素Ｐｘ２及びＰｘ３のフォトダイオードにより積分された電荷は、第２の容量Ｃ２に合計される一方、テストパターンの最初の明のスライスを両方が見る画素Ｐｘ４及びＰｘ５のフォトダイオードにより積分された電荷は、第４の容量Ｃ２に合計される。この構成は、列に沿って繰り返され、それにより偶数の並びの各容量Ｃ２、即ち各容量Ｃ２ｅは、隣接する一組の画素の電荷の合計を受け取る。
【００８３】
容量Ｃ２ｅの電圧レベルは、次の半分のラインタイムの間に、順番に列バスＢｃ上に読み出されるであろう。奇数の容量Ｃ２ｏの電圧レベルは、現在の半分のラインタイムの間に読み出されているであろう。
【００８４】
同一の画像のスライスは、従って、半分のラインタイム毎にサンプルされ得る、即ち、情報が集められている一組の画素を各サンプリングに用いることにより、２倍高い時間分解能が達成される、即ち、空間分解能が増加されない、ということが分かり得る。
【００８５】
図１０Ａ及び１０Ｂを用いて確認され得るように、このことは、ラインタイムの間にバスに読み出されるレベルの数が、再分割の係数の二乗に比例する代わりに、再分割の係数に比例することをもたらす。もし、画素のレベルが個々にバスＢｃに読み出されなければならない場合、各々の図１０Ａ及び１０Ｂに関して、即ち各々の半分のラインタイムにて行う読み出しが２倍あるであろう。
【００８６】
図１１は、図１０Ａ及び１０Ｂの段階並びにその後の段階の間における画素Ｐｘ１及びＰｘ２に関する主な信号の変化の一例を示すタイミング図である。タイミング図は、垂直の混合線（mixed lines）によって、半分のラインタイムに等しい周期に再分割されている。
【００８７】
第１の信号は、画素Ｐｘ１及びＰｘ２の容量Ｃ１の電荷の平均状態を表している。容量Ｃ１及びＣ２のゼロ電荷レベルは高電位（例えばＶｄｄ）に対応する一方、増加する電子数に対応する増加する電荷レベルは、高電位から減少するように変化する。
【００８８】
図１０Ａに対応する最初の半分のラインタイムの間、画素Ｐｘ１は暗のスライスから明のスライスへの遷移を見ると共に、画素Ｐｘ２は半分のラインタイムを通じて暗のスライスを見る。画素Ｐｘ１及びＰｘ２の容量Ｃ１は、弱いレベルで充電される。
【００８９】
最初の半分のラインタイムの終点の前に、信号ＲＳＴがアクティブにされて容量Ｃ２をリセットする。示されるように、このようなリセットは、ラインタイムの、又は、好ましくは半分のラインタイムの周期で繰り返される。
【００９０】
ＲＳＴ信号のアクティブ化は、半分のラインタイム内の任意の時間に行われ得る。それは、好ましくは、示されるように、各々の半分のラインタイムの中間近くにアクティブにされ、このことは、相関二重サンプリングが実行されるようにして基準レベルを補正するであろう。従って、ＲＳＴ信号のアクティブ化と半分のラインタイムの終点との間に、基準レベルは容量Ｃ２からバスＢｃに転送されて、それによりこれらのレベルを次の段階で転送される信号レベルから減算できるようにする。
【００９１】
最初の半分のラインタイムの終点にて、奇数の画素の転送トランジスタの組ＴＧｏは作動させられる。画素Ｐｘ１及びＰｘ２の容量Ｃ１の電荷は、画素Ｐｘ１の容量Ｃ２ｏに転送されると共に合計され、その電圧レベルは対応する大きさ（ここでは弱い）の段階を示す。
【００９２】
トランジスタＴＧｏは、その後、１ラインタイムの周期で周期的に作動させられる。
【００９３】
図１０Ｂに対応する第２の半分のラインタイムの間、画素Ｐｘ２及びＰｘ３の容量Ｃ１は、画素Ｐｘ１及びＰｘ２が前の半分のラインタイムで見たものを見る。これらの画素の容量Ｃ１（画素Ｐｘ３に関してレベルは表されていない）は、低レベルに充電される。画素Ｐｘ１は明のスライスをこの時間を通じて見ており、容量Ｃ１は高レベルに充電される。
【００９４】
第２の半分のラインタイムの終点にて、偶数の画素の転送トランジスタの組ＴＧｅは作動させられる。画素Ｐｘ２及びＰｘ３の容量Ｃ１の電荷は、画素Ｐｘ２の容量Ｃ２ｅで合計され、その電圧レベルは対応する大きさ（この場合も弱い）の段階を示す。
【００９５】
トランジスタＴＧｅは、その後、１ラインタイムの周期で周期的に作動させられる。
【００９６】
第３の半分のラインタイムの間、明のスライスのスクロールを見る画素Ｐｘ１及びＰｘ２の容量Ｃ１は、ハイレベルに充電される。
【００９７】
第３の半分のラインタイムの終点にて、奇数の画素の転送トランジスタの組ＴＧｏは、再度作動させられる。画素Ｐｘ１及びＰｘ２の容量Ｃ１の電荷は、画素Ｐｘ１の容量Ｃ２ｏで合計され、その電圧レベルは対応する大きさ（ここでは高い）の段階を示す。
【００９８】
半分のラインタイムは、従って、同様の方法で互いに続く。容量Ｃ２のレベルは、テストパターンのピッチに相当するラインタイムの周期で、実質的に周期的な変化を示すことが認められる。
【００９９】
時間分解能を係数２で増加することにより、空間分解能に影響を与えることなく、モーションＭＴＦはこのようにして０．６４から０．９に増加させられる。
【０１００】
２より大きい係数は十分にモーションＭＴＦを改善しない（係数３について０．９５５が得られ、係数４について０．９７５が得られる）が、ここに記載された原理は、任意の再分割係数Ｎに関して有効である。
【０１０１】
そのことは時間的な制約も（Ｎ２の代わりに）係数Ｎで増加する、時間分解能を係数Ｎで増加する目的で、図９の各画素は、フォトダイオードＤを画素格納容量Ｃ２に接続する転送トランジスタＴＧ１と、格納容量Ｃ２を次のＮ−１個の画素のそれぞれのフォトダイオードに接続するＮ−１個の追加の転送トランジスタ（ＴＧ２，ＴＧ３．．．ＴＧＮ）と、を備える。画素のこれらのＮ個の転送トランジスタは、同時に作動させられ得、Ｎ個組の画素のＮ個のフォトダイオードの電荷を合計して、従って画素格納容量Ｃ２に生成される。Ｎ本の転送トランジスタ制御ラインを有するバスが備えられ、並びｉのラインは各ラインタイムの時間ｉＴＬ／Ｎにアクティブ化され、そして、並びｉ＋ｋＮ、ｋ＝０，１，２．．．の画素の転送トランジスタを制御する。
【０１０２】
図３、７又は８の２つの個別のメモリと組み合わされた図９の実施形態は、時間的な制約を増加することなく、イメージモーションＭＴＦを著しく改善されるようにする。時間的な制約は、実際、時間的なオーバーサンプリングのため２倍されるが、２つの独立した蓄積チャンネルの結果、２で割られる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【外国語明細書】
2011244452000001.pdf