(57)【要約】【課題】本発明は、固有識別情報の設定及び自身の選択の可否を判別できるようにした半導体メモリを提供する。【解決手段】本発明は、一般動作命令に該当する動作を行う第１の回路領域；及び、固有識別情報及び目標識別情報を用いて、自身の選択の可否を判別した結果により、外部から提供される前記一般動作命令を前記第１の回路領域に提供する第２の回路領域を備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一般動作命令に該当する動作を行う第１の回路領域；及び、
固有識別情報及び目標識別情報を用いて、自身の選択の可否を判別した結果により、外部から提供される前記一般動作命令を前記第１の回路領域に提供する第２の回路領域を備えることを特徴とする、半導体メモリ。
【請求項２】
前記第１の回路領域は、周辺回路及びメモリ領域を備えることを特徴とする、請求項１に記載の半導体メモリ。
【請求項３】
前記第２の回路領域は、前記固有識別情報がデータチャンネルを介して提供され、前記目標識別情報がアドレスチャンネルを介して提供されることを特徴とする、請求項１に記載の半導体メモリ。
【請求項４】
前記第２の回路領域は、
識別情報格納命令に応じて第１のストロボ信号を生成し、識別情報判別命令に応じて第２のストロボ信号を生成し、前記一般動作命令をデコードするコマンドデコーダ；
前記第１のストロボ信号に応じて、前記固有識別情報を格納する第１の格納部；
前記第２のストロボ信号に応じて、前記目標識別情報を格納する第２の格納部；
前記固有識別情報により、前記目標識別情報の一つのビットを選択して、識別情報確認信号として出力する識別情報判別部；及び、
前記識別情報確認信号に応じて、前記一般動作命令を前記第１の回路領域に提供するコマンド伝送制御部を備えることを特徴とする、請求項１に記載の半導体メモリ。
【請求項５】
識別情報格納命令、識別情報判別命令、一般動作命令、固有識別情報及び目標識別情報を所定のタイミングに合うように生成するメモリコントローラ；及び、  
前記識別情報格納命令に応じて前記固有識別情報を格納し、前記識別情報判別命令に応じて、入力された前記目標識別情報及び前記固有識別情報を用いて、自身の選択の可否を判別し、その判別の結果により前記一般動作命令に相応する動作を行う複数の半導体メモリを備えることを特徴とする、メモリシステム。
【請求項６】
前記メモリコントローラは、識別情報格納命令及び前記固有識別情報を、前記半導体メモリの初期化区間に、前記半導体メモリに提供することを特徴とする、請求項５に記載のメモリシステム。
【請求項７】
前記半導体メモリは、
前記一般動作命令に該当する動作を行う第１の回路領域；及び、
外部から提供される固有識別情報を格納し、前記固有識別情報及び外部から提供される目標識別情報を用いて、自身の選択の可否を判別した結果により、外部から提供される前記一般動作命令を前記第１の回路領域に提供する第２の回路領域を備えることを特徴とする、請求項５に記載のメモリシステム。
【請求項８】
前記第１の回路領域は、周辺回路及びメモリ領域を備えることを特徴とする、請求項７に記載のメモリシステム。
【請求項９】
前記第２の回路領域は、前記固有識別情報がデータチャンネルを介して提供され、前記目標識別情報がアドレスチャンネルを介して提供されることを特徴とする、請求項７に記載のメモリシステム。
【請求項１０】
前記第２の回路領域は、
識別情報格納命令に応じて第１のストロボ信号を生成し、識別情報判別命令に応じて第２のストロボ信号を生成し、前記一般動作命令をデコードするコマンドデコーダ；
前記第１のストロボ信号に応じて、前記固有識別情報を格納する第１の格納部；
前記第２のストロボ信号に応じて、前記目標識別情報を格納する第２の格納部；
前記固有識別情報により、前記目標識別情報の一つのビットを選択して、識別情報確認信号として出力する識別情報判別部；及び、
前記識別情報確認信号に応じて、前記一般動作命令を前記第１の回路領域に提供するコマンド伝送制御部を備えることを特徴とする、請求項７に記載のメモリシステム。
【請求項１１】
動作命令に応じて、それに該当する動作を行う第１の回路領域；及び、
固有識別情報及び目標識別情報を用いて、自身の選択の可否を判別した結果により、第１の動作命令を前記第１の回路領域に提供する第２の回路領域を備え、
前記第１の動作命令は、これに係るアドレス信号の全体ビットの一部を用いることを特徴とする、半導体メモリ。
【請求項１２】
前記第１の回路領域は、周辺回路及びメモリ領域を備えることを特徴とする、請求項１１に記載の半導体メモリ。
【請求項１３】
前記第１の回路領域は、前記第１の動作命令を除いた第２の動作命令が、コマンドチャンネルを介して直接入力されることを特徴とする、請求項１１に記載の半導体メモリ。
【請求項１４】
前記第２の回路領域は、前記固有識別情報がデータチャンネルを介して提供され、前記目標識別情報がアドレスチャンネルを介して提供されることを特徴とする、請求項１１に記載の半導体メモリ。
【請求項１５】
前記第２の回路領域は、
識別情報格納命令に応じて第１のストロボ信号を生成し、前記第１の動作命令に応じて第２のストロボ信号を生成し、前記第１の動作命令をデコードするコマンドデコーダ；
前記第１のストロボ信号に応じて、前記固有識別情報を格納する第１の格納部；
前記第２のストロボ信号に応じて、前記目標識別情報を格納する第２の格納部；
前記固有識別情報により、前記目標識別情報の一つのビットを選択して、識別情報確認信号として出力する識別情報判別部；及び、
前記識別情報確認信号に応じて、前記第１の動作命令を前記第１の回路領域に提供するコマンド伝送制御部を備えることを特徴とする、請求項１１に記載の半導体メモリ。
【請求項１６】
識別情報格納命令、一般動作命令、固有識別情報及び目標識別情報を所定のタイミングに合うように出力するメモリコントローラ；及び、
前記識別情報格納命令に応じて前記固有識別情報を格納し、前記一般動作命令のうち、第１の動作命令に応じて入力された前記目標識別情報及び前記固有識別情報を用いて自身の選択の可否を判別し、その判別の結果により前記第１の動作命令に相応する動作を行う複数の半導体メモリを含み；
前記第１の動作命令は、これに係るアドレス信号の全体ビットの一部を用いることを特徴とする、メモリシステム。
【請求項１７】
前記メモリコントローラは、識別情報格納命令及び前記固有識別情報を、前記半導体メモリの初期化区間に、前記半導体メモリに提供することを特徴とする、請求項１６に記載のメモリシステム。
【請求項１８】
前記半導体メモリは、
前記第１の動作命令及び第２の動作命令に該当す動作を行う第１の回路領域；及び、
外部から提供される固有識別情報を格納し、前記固有識別情報及び外部から提供される目標識別情報を用いて、自身の選択の可否を判別した結果により、前記第１の動作命令を前記第１の回路領域に提供する第２の回路領域を備えることを特徴とする、請求項１６に記載のメモリシステム。
【請求項１９】
前記第１の回路領域は、周辺回路及びメモリ領域を備えることを特徴とする、請求項１８に記載のメモリシステム。
【請求項２０】
前記第１の回路領域は、前記第２の動作命令が、コマンドチャンネルを介して直接入力されることを特徴とする、請求項１８に記載のメモリシステム。
【請求項２１】
前記第２の回路領域は、前記固有識別情報がデータチャンネルを介して提供され、前記目標識別情報がアドレスチャンネルを介して提供されることを特徴とする、請求項１８に記載のメモリシステム。
【請求項２２】
前記第２の回路領域は、
識別情報格納命令に応じて第１のストロボ信号を生成し、前記第１の動作命令に応じて第２のストロボ信号を生成し、前記第１の動作命令をデコードするコマンドデコーダ；
前記第１のストロボ信号に応じて、前記固有識別情報を格納する第１の格納部；
前記第２のストロボ信号に応じて、前記目標識別情報を格納する第２の格納部；
前記固有識別情報により、前記目標識別情報の一つのビットを選択して、識別情報確認信号として出力する識別情報判別部；及び、
前記識別情報確認信号に応じて、前記第１の動作命令を前記第１の回路領域に提供するコマンド伝送制御部を備えることを特徴とする、請求項１８に記載のメモリシステム。
【請求項２３】
メモリコントローラ及び複数の半導体メモリからなるメモリシステムの制御方法であって、
前記メモリコントローラが識別情報格納命令を生成し、複数の半導体メモリに対して固有識別情報を割り当てる段階；
前記メモリコントローラが識別情報判別命令を生成し、前記複数の半導体メモリの一つ又はその以上を選択する段階；及び、
前記識別情報判別命令を生成してから一般動作命令を生成し、前記複数の半導体メモリに共通的に提供する段階を含むことを特徴とする、メモリシステムの制御方法。
【請求項２４】
前記固有識別情報を割り当てる段階は、前記メモリコントローラが、前記固有識別情報を、前記複数の半導体メモリのそれぞれと独立的に連結しているデータチャンネルを介して、前記複数の半導体メモリのそれぞれに伝送することによりなされることを特徴とする、請求項２３に記載のメモリシステムの制御方法。
【請求項２５】
前記選択する段階は、
前記メモリコントローラが、目標識別情報を、前記複数の半導体メモリと共通的に連結しているアドレスチャンネルを介して、前記複数の半導体メモリに伝送する段階；及び、
前記複数の半導体メモリが、自身の固有識別情報が前記目標識別情報に指定されているか否かを判別する段階を含むことを特徴とする、請求項２３に記載のメモリシステムの制御方法。
【請求項２６】
メモリコントローラ及び複数の半導体メモリからなるメモリシステムの制御方法であって、
前記メモリコントローラが識別情報格納命令を生成し、複数の半導体メモリに対して固有識別情報を割り当てる段階；及び、
前記メモリコントローラが既設定の動作命令を前記複数の半導体メモリに共通的に提供し、前記既設定の動作命令により発生するアドレス信号を用いて、前記複数の半導体メモリの一つ又はその以上を選択する段階を含むことを特徴とする、メモリシステムの制御方法。
【請求項２７】
前記固有識別情報を割り当てる段階は、前記メモリコントローラが、前記固有識別情報を、前記複数の半導体メモリのそれぞれと独立的に連結しているデータチャンネルを介して、前記複数の半導体メモリのそれぞれに伝送することによりなされることを特徴とする、請求項２６に記載のメモリシステムの制御方法。
【請求項２８】
前記選択する段階は、
前記メモリコントローラが、目標識別情報を前記アドレス信号に含め、前記複数の半導体メモリに伝送する段階；及び、
前記複数の半導体メモリが、自身の固有識別情報が前記目標識別情報に指定されているか否かを判別する段階を含むことを特徴とする、請求項２６に記載のメモリシステムの制御方法。
【請求項２９】
前記既設定の動作命令は、アドレス信号の全体ビットの一部を用いることを特徴とする、請求項２６に記載のメモリシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、半導体メモリ、メモリシステム及びその制御方法に関する。
【背景技術】
【０００２】
メモリシステムは、複数のメモリをＣＰＵ(Central Processing Unit)又はＧＰＵ(Graphic Processing Unit)のようなメモリコントローラが制御する形態で構成され得る。
【０００３】
複数のメモリを制御するための方法としては、各メモリ毎にチャンネルを割り当てり、各チャンネルを介して独立的なコマンド及びアドレス信号を提供する方法がある。
【０００４】
しかしながら、各メモリ毎にチャンネルを割り当てる方法は、チャンネルが多くなる短所があるため、実際のメモリシステムに適用し難い。
【０００５】
よって、複数の半導体メモリを効率よく制御できるメモリシステムの開発が要求されている。これに似ている技術はアメリカ公開特許２００８−０１８８１９７Ａに開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】アメリカ公開特許２００８−０１８８１９７Ａ
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、固有識別情報の設定及び自身の選択の可否を判別できる半導体メモリ、メモリシステム及びその制御方法を提供することにある。
【０００８】
また、本発明の目的は、チャンネルを拡張しなくても複数のメモリの動作を選択制御できるメモリシステム及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実施例による半導体メモリは、一般動作命令に該当する動作を行う第１の回路領域；及び、固有識別情報及び目標識別情報を用いて、自身の選択の可否を判別した結果により、外部から提供される前記一般動作命令を前記第１の回路領域に提供する第２の回路領域を備えることを特徴とする。
【００１０】
本発明の実施例によるメモリシステムは、識別情報格納命令、識別情報判別命令、一般動作命令、固有識別情報及び目標識別情報を所定のタイミングに合うように生成するメモリコントローラ；及び、前記識別情報格納命令に応じて前記固有識別情報を格納し、前記識別情報判別命令に応じて入力された前記目標識別情報及び前記固有識別情報を用いて、自身の選択の可否を判別し、その判別の結果により前記一般動作命令に相応する動作を行う複数の半導体メモリを備えることを特徴とする。
【００１１】
本発明の実施例によるメモリシステムの制御方法は、メモリコントローラ及び複数の半導体メモリからなるメモリシステムの制御方法であって、前記メモリコントローラが識別情報格納命令を生成し、前記複数の半導体メモリに対して固有識別情報を割り当てる段階；前記メモリコントローラが識別情報判別命令を生成し、前記複数の半導体メモリの一つ又はその以上を選択する段階；及び、前記識別情報判別命令を生成してから一般動作命令を生成し、前記複数の半導体メモリに共通的に提供する段階を含むことを特徴とする。
【００１２】
本発明の実施例による半導体メモリは、動作命令に応じて、それに該当する動作を行う第１の回路領域；及び、固有識別情報及び目標識別情報を用いて、自身の選択の可否を判別した結果により、第１の動作命令を前記第１の回路領域に提供する第２の回路領域を備え、第１の動作命令は、これに係るアドレス信号の全体ビットの一部を用いることを特徴とする。
【００１３】
本発明の実施例によるメモリシステムは、識別情報格納命令、一般動作命令、固有識別情報及び目標識別情報を所定のタイミングに合うように出力するメモリコントローラ；及び、前記識別情報格納命令に応じて前記固有識別情報を格納し、前記一般動作命令のうち、第１の動作命令に応じて入力された前記目標識別情報及び前記固有識別情報を用いて自身の選択の可否を判別し、その判別結果により前記第１の動作命令に相応する動作を行う複数の半導体メモリを備え；前記第１の動作命令は、これに係るアドレス信号の全体ビットの一部を用いることを特徴とする。
【００１４】
本発明の実施例によるメモリシステムの制御方法は、メモリコントローラ及び複数の半導体メモリからなるメモリシステムの制御方法であって、前記メモリコントローラが識別情報格納命令を生成し、複数の半導体メモリに対して固有識別情報を割り当てる段階；及び、前記メモリコントローラが既設定の動作命令を前記複数の半導体メモリに共通的に提供し、前記既設定の動作命令により発生するアドレス信号を用いて、前記複数の半導体メモリの一つ又はその以上を選択する段階を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の実施例によれば、複数の半導体メモリに固有識別情報を設定し、複数の半導体メモリが選択的に動作命令を行うように制御できる。
【００１６】
本発明の他の実施例によれば、特定動作命令に対する半導体メモリの選択と、選択された半導体メモリの動作命令の遂行とを同時に制御できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例によるメモリシステム１００のブロック図である。
【図２】本発明の実施例による識別情報マッピングテーブルである。
【図３】図１のメモリチップ０(１２０)の内部ブロック図である。
【図４】本発明の実施例による識別情報格納方法を示すタイミング図である。
【図５】本発明の実施例によるメモリチップ選択方法を示すタイミング図である。
【図６】本発明の他の実施例によるメモリシステム１０１のブロック図である。
【図７】図６のメモリチップ０(１２１)の内部ブロック図である。
【発明を実施するための形態】
【００１８】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
【００１９】
図１に示すように、本発明の実施例によるメモリシステム１００は、メモリコントローラ１１０及び複数のメモリチップ１２０〜１９０を備える。
【００２０】
メモリコントローラ１１０及び複数のメモリチップ１２０〜１９０は、データを伝送するためのデータチャンネル(ＤＱ)を独立的に用い、コマンド及びアドレス信号を伝送するためのコマンドチャンネル(ＣＭＤ)及びアドレスチャンネル(ＡＤＤ)は、共有するように構成される。
【００２１】
本発明の実施例によるメモリシステム１００は、複数のメモリチップ１２０〜１９０に固有識別情報(ＩＤ)を設定することで、複数のメモリチップ１２０〜１９０を選別的に動作させることができる。
【００２２】
このとき、固有識別情報(ＩＤ)は、図２に示すようにマッピング(Mapping)することができる。
【００２３】
すなわち、識別情報(ＩＤ)のうち、"０"の値を持つビットを異なるようにすることで、複数のメモリチップ１２０〜１９０が固有識別情報(ＩＤ)を持つことになる。
【００２４】
メモリコントローラ１１０は、図２のようにマッピングされた固有識別情報(ＩＤ)を、データチャンネル(ＤＱ＜０：７＞)を介して複数のメモリチップ１２０〜１９０に提供する。
【００２５】
メモリコントローラ１１０は、固有識別情報(ＩＤ)の伝送を通知するための識別情報格納命令(ＩＤ ＳＴＯＲＥ)及び複数のメモリチップ１２０〜１９０が自身の選択の可否を判別するようにするための識別情報判別命令(ＩＤ ＣＨＥＣＫ)を、複数のメモリチップ１２０〜１９０に提供する。
【００２６】
複数のメモリチップ１２０〜１９０は、データチャンネル(ＤＱ＜０：７＞)を介して伝送されたデータを固有識別情報(ＩＤ)として格納するが、これについては後述する。
【００２７】
複数のメモリチップ１２０〜１９０は、メモリチップの種類によって相互間の構成差は存在し得るが、本発明の実施例を具現するための構成要素は同様である。よって、複数のメモリチップ１２０〜１９０のうち、メモリチップ０(１２０)の構成を例として説明する。
【００２８】
図３に示すように、メモリチップ０(１２０)は、第１の回路領域及び第２の回路領域に分けられる。
【００２９】
第１の回路領域は、周辺回路／メモリ領域７００を備える。
【００３０】
第２の回路領域は、コマンドデコーダ２００、第１の格納部３００、第２の格納部４００、識別情報判別部５００及びコマンド伝送制御部６００を備える。
【００３１】
コマンドデコーダ２００は、メモリコントローラ１１０からコマンドチャンネル(ＣＭＤ)を介して入力されたコマンドをデコードし、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)及び第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ)を生成する。
【００３２】
デコードされたコマンド(ＣＭＤ＿ＤＥＣ)は、アクティブ命令(ＡＣＴ)、プリチャージ命令(ＰＣＧ)、リフレッシュ命令(ＲＥＦ)、リード命令(ＲＤ)又はライト命令(ＷＴ)などを含むことができる。
【００３３】
コマンドデコーダ２００は、入力されたコマンドが識別情報格納命令である場合、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)を生成する。第１のストロボ信号とは、データチャンネルを介して、伝送されたデータを第１の格納部３００へ格納するように命令する信号である。
【００３４】
コマンドデコーダ２００は、入力されたコマンドが識別情報判別命令である場合、第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ)を生成する。第２のストロボ信号とは、アドレスチャンネルを介して、伝送されたアドレス信号を第２の格納部３００へ格納するように命令する信号である。
【００３５】
第１の格納部３００は、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)により、データチャンネル(ＤＱ＜０：７＞)を介して伝送されたデータを、固有識別情報(ＩＤ＜０：７＞)として格納する。
【００３６】
第１の格納部３００は、データチャンネル(ＤＱ＜０：７＞)を介して伝送されたデータを、ビット単位で格納するための複数のフリップフロップ(Ｆ／Ｆ)を備える。
【００３７】
第２の格納部４００は、第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ)により、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して伝送されたアドレス信号を、目標識別情報(ＴＩＤ＜０：７＞)として格納する。
【００３８】
目標識別情報(ＴＩＤ＜０：７＞)は、メモリコントローラ１１０が、複数のメモリチップ１２０〜１９０のうちで、コマンドチャンネル(ＣＭＤ)を介して伝送されたコマンドに従う動作の遂行を所望する一つ又はその以上のメモリチップを選択するための情報として用いられる。
【００３９】
識別情報判別部５００は、目標識別情報(ＴＩＤ＜０：７＞)及び固有識別情報(ＩＤ＜０：７＞)を用いて、識別情報確認信号(ＩＤ＿ＦＬＡＧ)を生成する。ここで、識別情報確認信号とは、複数のメモリチップのうちで、第１の回路領域によって動作命令をするメモリチップを決定する信号である。
【００４０】
識別情報判別部５００は、マルチプレクサを備え、"０'の値を持つ固有識別情報(例えば、ＩＤ＜０＞)と同順の目標識別情報(ＴＩＤ＜０＞)を選択して、識別情報確認信号(ＩＤ＿ＦＬＡＧ)として出力する。
【００４１】
識別情報判別部５００は、識別情報確認信号(ＩＤ＿ＦＬＡＧ)を格納するためのラッチをさらに備えることができる。
【００４２】
コマンド伝送制御部６００は、識別情報確認信号(ＩＤ＿ＦＬＡＧ)の活性化に応じて、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)を周辺回路／メモリ領域７００に提供する。
【００４３】
周辺回路／メモリ領域７００は、データ(ＤＱ＜０：１５＞)、アドレス(ＡＤＤ＜０：１５＞)及びデコードされたコマンド(ＣＭＤ＿ＤＥＣ)が入力され、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)により、アクティブ、プリチャージ、リフレッシュ、リード又はライトのような動作が行われる。
【００４４】
本発明の実施例によるメモリシステム１００は、メモリコントローラ１１０がマッピングされた固有識別情報を複数のメモリチップ１２０〜１９０に提供することで、複数のメモリチップ１２０〜１９０に固有識別情報(ＩＤ＜０：７＞)が設定される。
【００４５】
図４に示すように、メモリコントローラ１１０は、識別情報格納命令(ＩＤ ＳＴＯＲＥ)を、コマンドチャンネル(ＣＭＤ)を介して複数のメモリチップ１２０〜１９０に共通的に提供する。
【００４６】
また、メモリコントローラ１１０は、図２のようにマッピングされた固有識別情報と同値を持つデータを、独立的なデータチャンネル(ＤＱ＜０：７＞)を介して複数のメモリチップ１２０〜１９０のそれぞれに提供する。
【００４７】
複数のメモリチップ１２０〜１９０のそれぞれのコマンドデコーダ２００は、識別情報格納命令(ＩＤ ＳＴＯＲＥ)に応じて、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)を生成する。
【００４８】
第１の格納部３００は、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)に応じて、データチャンネル(ＤＱ＜０：７＞)を介して伝送されたデータを、固有識別情報(ＩＤ＜０：７＞)として格納する。
【００４９】
前述したように、複数のメモリチップ１２０〜１９０に固有識別情報(ＩＤ＜０：７＞)が設定される一連の動作は、メモリシステム１００の初期化動作区間に行われる。
【００５０】
以後、図５に示すように、メモリコントローラ１１０は、一般動作命令を出力するのに先立ち、複数のメモリチップ１２０〜１９０の一つ又はその以上を選択するための識別情報判別命令(ＩＤ ＣＨＥＣＫ)を、コマンドチャンネル(ＣＭＤ)を介して複数のメモリチップ１２０〜１９０に共通的に提供する。
【００５１】
また、メモリコントローラ１１０は、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して目標識別情報(ＴＩＤ)と同値を持つアドレス信号を、複数のメモリチップ１２０〜１９０に共通的に提供する。
【００５２】
複数のメモリチップ１２０〜１９０のそれぞれのコマンドデコーダ２００は、識別情報判別命令(ＩＤ ＣＨＥＣＫ)に応じて、第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ)を生成する。
【００５３】
第２の格納部４００は、第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ)に応じて、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して伝送されたアドレス信号を、目標識別情報(ＴＩＤ＜０：７＞)として格納する。
【００５４】
識別情報判別部５００は、"０"の値を持つ固有識別情報(例えば、ＩＤ＜０＞)と同順の目標識別情報(ＴＩＤ＜０＞)を選択して、識別情報確認信号(ＩＤ＿ＦＬＡＧ)として出力する。
【００５５】
メモリチップ０(１２０)の固有識別情報(ＩＤ＜０＞)が"０"に設定され(図２を参照)、目標識別情報(ＴＩＤ＜０＞)が"０"であるため、識別情報判別部５００は、識別情報確認信号(ＩＤ＿ＦＬＡＧ)を活性化させて出力する。
【００５６】
また、図５に示すように、目標識別情報(ＴＩＤ＜０：７＞)、すなわち、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して伝送されたアドレス信号が"００００００００"である場合、メモリコントローラ１１０は、複数のメモリチップ１２０〜１９０の全てを選択したものである。
【００５７】
したがって、複数のメモリチップ１２０〜１９０の全ては、識別情報確認信号(ＩＤ＿ＦＬＡＧ)を活性化させて出力する。
【００５８】
メモリコントローラ１１０は、識別情報判別命令(ＩＤ ＣＨＥＣＫ)に続いて、一般動作命令、例えば、プリチャージ命令(ＰＣＧ)を複数のメモリチップ１２０〜１９０に提供する。
【００５９】
コマンド伝送制御部６００は、活性化された識別情報確認信号(ＩＤ＿ＦＬＡＧ)に応じて、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)、すなわち、プリチャージ命令(ＰＣＧ)を、周辺回路／メモリ領域７００に提供する。
【００６０】
よって、全てのメモリチップ１２０〜１９０でプリチャージ動作が行われる。
【００６１】
一方、目標識別情報(ＴＩＤ＜０：７＞)、すなわち、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して伝送されたアドレス信号が"００００１１１１"である場合、メモリコントローラ１１０は、複数のメモリチップ１２０〜１９０のうちで、メモリチップ０〜メモリチップ３(１２０〜１５０)を選択したものである。
【００６２】
よって、複数のメモリチップ１２０〜１９０のうちで、メモリチップ０〜メモリチップ３(１２０〜１５０)が、識別情報確認信号(ＩＤ＿ＦＬＡＧ)を活性化させて出力する。
【００６３】
メモリコントローラ１１０は、識別情報判別命令(ＩＤ ＣＨＥＣＫ)に続いて、一般動作命令、例えば、リフレッシュ命令(ＲＥＦ)を、複数のメモリチップ１２０〜１９０に提供する。
【００６４】
コマンド伝送制御部６００は、活性化された識別情報確認信号(ＩＤ＿ＦＬＡＧ)に応じて、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)、すなわち、リフレッシュ命令(ＲＥＦ)を、周辺回路／メモリ領域７００に提供する。
【００６５】
よって、リフレッシュ命令(ＲＥＦ)が複数のメモリチップ１２０〜１９０に共通的に提供されたが、メモリチップ０〜メモリチップ３(１２０〜１５０)のみに対してリフレッシュ動作が行われる。
【００６６】
図６に示すように、本発明の他の実施例によるメモリシステム１０１は、メモリコントローラ１１１及び複数のメモリチップ１２１〜１９１を備える。
【００６７】
メモリコントローラ１１１及び複数のメモリチップ１２１〜１９１は、データを伝送するためのデータチャンネル(ＤＱ)を独立的に用い、コマンド及びアドレス信号を伝送するためのコマンドチャンネル(ＣＭＤ)及びアドレスチャンネル(ＡＤＤ)は、共有するように構成される。
【００６８】
図６に示す本発明の他の実施例によるメモリシステム１０１は、図１に示すメモリシステム１００と同様な方式により、複数のメモリチップ１２１〜１９１に固有識別情報(ＩＤ)を設定できる。
【００６９】
しかしながら、図６に示す本発明の他の実施例によるメモリシステム１０１は、識別情報判別命令(ＩＤ ＣＨＥＣＫ)を使用することなく、一般動作命令と共に提供されるアドレス信号に目標識別情報(ＴＩＤ)を含める点が、図１に示すメモリシステム１００と異なる。
【００７０】
すなわち、本発明の他の実施例によるメモリシステム１０１は、一般動作命令と共に提供されるアドレス信号に目標識別情報(ＴＩＤ)を含める方式を使用するので、識別情報判別命令(ＩＤ ＣＨＥＣＫ)を使用しなくても良い。
【００７１】
つまり、動作命令の一部、例えば、オートリフレッシュ命令(ＡＲＥＦ)は、アドレス信号の全体ビットの一部のみを用いる。このとき、オートリフレッシュ命令(ＡＲＥＦ)がアドレス信号の全体ビットのうちで使用しないビットの数は、固有識別情報(ＩＤ)に必要なビット数の以上になるべきである。
【００７２】
したがって、メモリコントローラ１１１が、アドレス信号のうちで動作命令により使用されない一部のビットに、目標識別情報(ＴＩＤ)を含め、複数のメモリチップ１２１〜１９１に伝送するようにするものである。
【００７３】
メモリコントローラ１１１は、固有識別情報(ＩＤ)の伝送を通知するための識別情報格納命令(ＩＤ ＳＴＯＲＥ)を、複数のメモリチップ１２１〜１９１に提供する。
【００７４】
このとき、固有識別情報(ＩＤ)のマッピングは、前述した図２の方式を用いることができる。
【００７５】
複数のメモリチップ１２１〜１９１は、メモリチップの種類によって相互間の構成差は存在し得るが、本発明の他の実施例を具現するための構成要素は同様である。よって、複数のメモリチップ１２１〜１９１のうち、メモリチップ０(１２１)の構成を例として説明する。
【００７６】
図７に示すように、メモリチップ０(１２１)は、第１の回路領域及び第２の回路領域に分けられる。
【００７７】
第１の回路領域は、周辺回路／メモリ領域７０１を備える。
【００７８】
第２の回路領域は、コマンドデコーダ２０１、第１の格納部３００、第２の格納部４００、識別情報判別部５００及びコマンド伝送制御部６００を備える。
【００７９】
コマンドデコーダ２０１は、メモリコントローラ１１１から提供されたコマンドをデコードして、デコードされたコマンド(ＣＭＤ＿ＤＥＣ２)、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)及び第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ２)を生成する。
【００８０】
デコードされたコマンド(ＣＭＤ＿ＤＥＣ２)は、アドレス信号の全体ビットの一部のみを用いる命令、例えば、オートリフレッシュ命令(ＡＲＥＦ)を含むことができる。
【００８１】
コマンドデコーダ２０１は、コマンドが識別情報格納命令である場合、第１のストロボ信号(ＩＤ＿ＳＴＲＢ)を生成する。
【００８２】
コマンドデコーダ２０１は、コマンドが部分アドレス使用命令である場合、第２のストロボ信号(ＡＤＤ＿ＳＴＲＢ２)を生成する。
【００８３】
周辺回路／メモリ領域７０１は、デコードされたコマンド(ＣＭＤ＿ＤＥＣ２)を除いた一般動作命令がコマンドチャンネル(ＣＭＤ)を介して直接提供され、デコードされたコマンド(ＣＭＤ＿ＤＥＣ２)がコマンド伝送制御部６００を介して提供される。
【００８４】
コマンドデコーダ２０１及び周辺回路／メモリ領域７０１を除いた残りの回路構成は、図３と同様である。
【００８５】
複数のメモリチップ１２１〜１９１に固有識別情報(ＩＤ＜０：７＞)が設定される一連の動作は、メモリシステム１０１の初期化動作区間に行われる。
【００８６】
以後、メモリコントローラ１１１は、一般動作命令、例えば、オートリフレッシュ命令(ＡＲＥＦ)を複数のメモリチップ１２１〜１９１に提供する。
【００８７】
また、メモリコントローラ１１１は、オートリフレッシュ命令(ＡＲＥＦ)に係るアドレス信号を、アドレスチャンネル(ＡＤＤ＜０：１５＞)を介して複数のメモリチップ１２１〜１９１に提供する。
【００８８】
このとき、メモリコントローラ１１１は、アドレスチャンネル(ＡＤＤ＜０：１５＞)のうちで、オートリフレッシュ命令(ＡＲＥＦ)により使用されないアドレスチャンネル(ＡＤＤ＜０：７＞)を介して、目標識別情報(ＴＩＤ)と同値を持つアドレス信号を伝送する。
【００８９】
複数のメモリチップ１２１〜１９１のそれぞれのコマンドデコーダ２０１は、オートリフレッシュ命令(ＡＲＥＦ)により第２のストロボ信号(ＩＤ＿ＳＴＲＢ２)を生成する。
【００９０】
第２の格納部４００は、第２のストロボ信号(ＩＤ＿ＳＴＲＢ２)に応じて、アドレスチャンネル(ＡＤＤ＜０：７＞)を介して伝送されたアドレス信号を、目標識別情報(ＴＩＤ＜０：７＞)として格納する。
【００９１】
識別情報判別部５００は、"０"の値を持つ固有識別情報(例えば、ＩＤ＜０＞)と同順の目標識別情報(ＴＩＤ＜０＞)を選択して、識別情報確認信号(ＩＤ＿ＦＬＡＧ)として出力する。
【００９２】
コマンド伝送制御部６００は、活性化された識別情報確認信号(ＩＤ＿ＦＬＡＧ)に応じて、デコードされたコマンド(ＣＭＤ＿ＤＥＣ)、すなわち、オートリフレッシュ命令(ＡＲＥＦ)を周辺回路／メモリ領域７０１に提供する。
【００９３】
したがって、複数のメモリチップ１２１〜１９１のうちで、識別情報確認信号(ＩＤ＿ＦＬＡＧ)の活性化されたメモリチップが、オートリフレッシュ動作を行う。
【００９４】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００９５】
１００、１０１…メモリシステム
１１０、１１１…メモリコントローラ
１２０〜１９０、１２１〜１９１…メモリチップ
２００、２０１…コマンドデコーダ
３００…第１の格納部
４００…第２の格納部
５００…識別情報判別部
６００…コマンド伝送制御部
７００、７０１…周辺回路／メモリ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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