(57)【要約】【課題】通信相手が定める通信レートであって、複数の異なる通信レートのいずれにおいても復調可能であり、かつ、回路規模の増大を抑制することができるようにする。【解決手段】Ａ／Ｄ変換部１０３は、アナログ検波回路１２から出力された信号をデジタル信号に変換する。イネーブル生成部１０４ａ乃至１０４Ｎは、それぞれ信号ｄａｔａ１に基づいてイネーブルを生成する。並列／直列変換部１０５は、複数の通信レートのそれぞれに対応するデータを、１つの信号線上に出力し、データが出力されたタイミングで、イネーブルを出力する。復調演算処理部１０６は、信号ｅｎ４ａ乃至ｅｎ４Ｎに基づいて、信号ｄａｔａ４として供給されたデータを、通信レート毎に演算する。選択部１０７は、イネーブルに対応するデータを選択して出力する。【選択図】図３
2011087211.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成するイネーブル生成手段と、
前記生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力する抽出データ出力手段と、
前記抽出データ出力手段から出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力する演算処理手段とを備える
復調装置。
【請求項２】
所定の変調方式で変調された送信信号を受信してアナログ検波するアナログ検波手段と、
前記アナログ検波手段から出力された信号を、前記送信信号の搬送波のレートに基づいてサンプリングすることでデジタル信号に変換するＡ／Ｄ変換手段とをさらに備え、
前記イネーブル生成手段は、前記アナログ検波手段から出力された信号の立ち上がりまたは立ち下りのタイミングに同期して前記複数の通信レートに対応するイネーブルをそれぞれ生成し、
抽出データ出力手段は、前記イネーブルのそれぞれに基づいて、前記Ａ／Ｄ変換手段から出力された信号から前記複数の通信レートに対応するデータをそれぞれ抽出する
請求項１に記載の復調装置。
【請求項３】
前記送信信号においては、前記復調装置に受信させるデータが、予め定められた形式のフレームとして送信され、
前記フレームのデータが、複数の異なるシンボルレートで符号化され、
前記演算処理手段は、
いずれの通信レートに対応するデータに対しても同じ演算を施す
請求項２に記載の復調装置。
【請求項４】
前記抽出データ出力手段は、前記イネーブル生成手段により生成された複数の通信レートに対応するイネーブルが、同一の時刻に複数存在する場合、予め設定された優先順位に従って、出力すべき前記データおよび前記イネーブルを選択する
請求項１に記載の復調装置。
【請求項５】
前記優先順位は、前記データが符号化された際のシンボル長が短いものから順に、高く設定される
請求項４に記載の復調装置。
【請求項６】
前記優先順位が、逐次変更される
請求項４に記載の復調装置。
【請求項７】
前記イネーブル生成手段は、
前記複数の通信レートのそれぞれに対応するタイミング信号を生成するタイミング信号生成部をそれぞれ備える
請求項１に記載の復調装置。
【請求項８】
前記演算処理手段は、
前記抽出データ出力手段から出力されたデータを、前記通信レートのそれぞれに対応するレジスタにより保持し、
前記レジスタに保持されたデータに対して、前記複数の通信レートに対応するイネーブルのそれぞれに基づいて、１の演算器により前記演算を施す
請求項７に記載の復調装置。
【請求項９】
前記演算処理手段による前記複数の通信レート毎の演算結果に基づいて、前記送信信号に変調されて送信されたデータの通信レートを特定し、特定された通信レートのデータを選択する選択手段をさらに備える
請求項１に記載の復調装置。
【請求項１０】
イネーブル生成手段が、予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成し、
抽出データ出力手段が、前記生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力し、
演算処理手段が、前記出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力する
ステップを含む復調方法。
【請求項１１】
所定の変調方式で変調された送信信号を受信してアナログ検波するアナログ検波手段と、
前記アナログ検波手段から出力された信号を、前記送信信号の搬送波のレートに基づいてサンプリングすることでデジタル信号に変換するＡ／Ｄ変換手段と、
前記アナログ検波手段から出力された信号の立ち上がりまたは立ち下りのタイミングに同期して予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成するイネーブル生成手段と、
前記Ａ／Ｄ変換手段から出力された信号から、前記イネーブル生成手段により生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力する抽出データ出力手段と、
前記抽出データ出力手段から出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力する演算処理手段と、
前記演算処理手段による前記複数の通信レート毎の演算結果に基づいて、前記送信信号に変調されて送信されたデータの通信レートを特定し、特定された通信レートのデータを選択する選択手段とを備える復調装置を有し、
他の機器から送信された送信信号を、前記復調装置を用いて復調する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、復調装置および方法、並びに電子機器に関し、特に、通信相手が定める通信レートであって、複数の異なる通信レートのいずれにおいても復調可能であり、かつ、回路規模の増大を抑制することができるようにする復調装置および方法、並びに電子機器に関する。
【背景技術】
【０００２】
近年、非接触ＩＣカード（例えば、FeliCa(登録商標)）が普及している。非接触ＩＣカードの通信における復調方式として様々な方式が提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１の技術によれば、アンテナで受信した信号を、アナログ検波回路で包絡線検波もしくは同期検波して得られたアナログ信号をＡ／Ｄ変換器で１３．５６ＭＨｚサンプリングしてデジタル信号に変換する。ダウンサンプラが、デジタル信号を通信レート２１２ｋHz、もしくは４２４ｋHzでダウンサンプルしたサンプル信号を出力し、復調演算処理器は、このサンプル信号を使って、タイミング同期や、ビット復号などの復調処理、出力選択などの復調処理を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１８０７０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＩＳＯ／ＩＥＣ１８０９２に記載されているFeliCaの通信方式では、複数の通信レートが定められている。例えば、非接触ＩＣカードが携帯電話機などに搭載されることを想定した場合、アプリケーションによる通信レートは後から定まるため、複数の通信レートで通信可能であることが求められる。
【０００６】
また、携帯電話機などに搭載された非接触ＩＣカードがリーダ／ライタと通信を行うとき、FeliCaの規格の規定により、通信の開始はリーダ／ライタからとされている。従って、非接触ＩＣカードにとって、通信開始時の受信信号の通信レートは未知となる。このため、FeliCaの通信方式では、通信レートが未知の信号に対しても復調できるようにする必要がある。
【０００７】
しかしながら、特許文献１では、これら複数の通信レートを扱う場合の回路構成が示されていない。また、仮に、複数の通信レートに対応させた場合、アナログ部は従来のままとし、デジタル部は、受信候補となる全ての通信レートに対して同時に復調を行い、各レートの復調結果をもとに選択する構成とせざるを得ない。
【０００８】
すなわち、複数の通信レートに対応させた場合、デジタル部の構成としては、例えば、Ｎ個の通信レートに対応したＮ個のダウンサンプラ、及びＮ個の復調器を並列に並べ、選択器で出力を選択するようにする必要がある。このようにする場合、当然、通信レート数分だけ回路規模が増大してしまう。
【０００９】
このように従来の技術では、複数の通信レートに対応させて受信信号を適切に復調できるようにするためには、通信レート数分だけ回路規模が増大してしまうという問題があった。
【００１０】
本発明はこのような状況に鑑みてなされたものであり、通信相手が定める通信レートであって、複数の異なる通信レートのいずれにおいても復調可能であり、かつ、回路規模の増大を抑制することができるようにするものである。
【課題を解決するための手段】
【００１１】
本発明の第１の側面は、予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成するイネーブル生成手段と、前記生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力する抽出データ出力手段と、前記抽出データ出力手段から出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力する演算処理手段とを備える復調装置である。
【００１２】
所定の変調方式で変調された送信信号を受信してアナログ検波するアナログ検波手段と、前記アナログ検波手段から出力された信号を、前記送信信号の搬送波のレートに基づいてサンプリングすることでデジタル信号に変換するＡ／Ｄ変換手段とをさらに備え、前記イネーブル生成手段は、前記アナログ検波手段から出力された信号の立ち上がりまたは立ち下りのタイミングに同期して前記複数の通信レートに対応するイネーブルをそれぞれ生成し、抽出データ出力手段は、前記イネーブルのそれぞれに基づいて、前記Ａ／Ｄ変換手段から出力された信号から前記複数の通信レートに対応するデータをそれぞれ抽出するようにすることができる。
【００１３】
前記送信信号においては、前記復調装置に受信させるデータが、予め定められた形式のフレームとして送信され、前記フレームのデータが、複数の異なるシンボルレートで符号化され、前記演算処理手段は、いずれの通信レートに対応するデータに対しても同じ演算を施すようにすることができる。
【００１４】
前記抽出データ出力手段は、前記イネーブル生成手段により生成された複数の通信レートに対応するイネーブルが、同一の時刻に複数存在する場合、予め設定された優先順位に従って、出力すべき前記データおよび前記イネーブルを選択するようにすることができる。
【００１５】
前記優先順位は、前記データが符号化された際のシンボル長が短いものから順に、高く設定されるようにすることができる。
【００１６】
前記優先順位が、逐次変更されるようにすることができる。
【００１７】
前記イネーブル生成手段は、前記複数の通信レートのそれぞれに対応するタイミング信号を生成するタイミング信号生成部をそれぞれ備えるようにすることができる。
【００１８】
前記演算処理手段は、前記抽出データ出力手段から出力されたデータを、前記通信レートのそれぞれに対応するレジスタにより保持し、前記レジスタに保持されたデータに対して、前記複数の通信レートに対応するイネーブルのそれぞれに基づいて、１の演算器により前記演算を施すようにすることができる。
【００１９】
前記演算処理手段による前記複数の通信レート毎の演算結果に基づいて、前記送信信号に変調されて送信されたデータの通信レートを特定し、特定された通信レートのデータを選択する選択手段をさらに備えるようにすることができる。
【００２０】
本発明の第１の側面は、イネーブル生成手段が、予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成し、抽出データ出力手段が、前記生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力し、演算処理手段が、前記出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力するようにすることができる。
【００２１】
本発明の第１の側面においては、予め定められた複数の通信レートに対応するイネーブルがそれぞれ生成され、前記生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータがそれぞれ抽出され、前記抽出されたデータのそれぞれが、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力され、前記出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果が１つの信号線上に出力される。
【００２２】
本発明の第２の側面は、所定の変調方式で変調された送信信号を受信してアナログ検波するアナログ検波手段と、前記アナログ検波手段から出力された信号を、前記送信信号の搬送波のレートに基づいてサンプリングすることでデジタル信号に変換するＡ／Ｄ変換手段と、前記アナログ検波手段から出力された信号の立ち上がりまたは立ち下りのタイミングに同期して予め定められた複数の通信レートに対応するイネーブルをそれぞれ生成するイネーブル生成手段と、前記Ａ／Ｄ変換手段から出力された信号から、前記イネーブル生成手段により生成された複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータをそれぞれ抽出し、前記抽出されたデータのそれぞれを、複数の通信レートに対応するイネーブルのそれぞれに対応させて出力する抽出データ出力手段と、前記抽出データ出力手段から出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果を１つの信号線上に出力する演算処理手段と、前記演算処理手段による前記複数の通信レート毎の演算結果に基づいて、前記送信信号に変調されて送信されたデータの通信レートを特定し、特定された通信レートのデータを選択する選択手段とを備える復調装置を有し、他の機器から送信された送信信号を、前記復調装置を用いて復調する電子機器である。
【００２３】
本発明の第２の側面においては、所定の変調方式で変調された送信信号が受信されてアナログ検波され、出力された信号が、前記送信信号の搬送波のレートに基づいてサンプリングすることでデジタル信号に変換され、出力された信号の立ち上がりまたは立ち下りのタイミングに同期して予め定められた複数の通信レートに対応するイネーブルがそれぞれ生成され、出力された信号から、前記複数の通信レートに対応するイネーブルのそれぞれに基づいて、前記複数の通信レートに対応するデータがそれぞれ抽出され、前記抽出されたデータのそれぞれが、複数の通信レートに対応するイネーブルのそれぞれに対応させられて出力され、出力された前記複数の通信レートに対応するデータのそれぞれに対して、前記複数の通信レート毎に演算を施して、それぞれの演算結果が１つの信号線上に出力され、前記複数の通信レート毎の演算結果に基づいて、前記送信信号に変調されて送信されたデータの通信レートを特定し、特定された通信レートのデータが選択される。
【発明の効果】
【００２４】
本発明によれば、通信相手が定める通信レートであって、複数の異なる通信レートのいずれにおいても復調可能であり、かつ、回路規模の増大を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の復調機能部の構成例を示すブロック図である。
【図２】従来の復調機能部の別の構成例を示すブロック図である。
【図３】本発明の一実施の形態に係る復調機能部の構成例を示すブロック図である。
【図４】イネーブル生成部の詳細な構成例を示すブロック図である。
【図５】イネーブル生成部への入力信号と、イネーブル生成部からの出力信号の波形を説明する図である。
【図６】図３の並列／直列変換部の詳細な構成例を示すブロック図である。
【図７】並列／直列変換部の動作を説明するタイミングチャートである。
【図８】仮に復調演算処理部の構成を、演算器を並列に並べるものとした場合の構成例を示すブロック図である。
【図９】図８に示される構成とした場合の復調演算処理部の動作を説明するためのタイミングチャートである。
【図１０】図３の復調演算処理部の詳細な構成例を示すブロック図である。
【図１１】図１０に示される復調演算処理部の動作を説明するためのタイミングチャートである。
【図１２】復調処理を説明するフローチャートである。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２７】
最初に従来の非接触ＩＣカードの復調処理について説明する。図１は、従来の非接触ＩＣカード、または非接触ＩＣカードに対応するリーダライタに搭載される復調機能部の構成例を示すブロック図である。同図に示される復調機能部１０は、例えば、非接触ＩＣカードまたはリーダライタとして用いられる電子機器であって、携帯電話機などに搭載されるようになされている。ここでは、復調機能部１０が非接触ＩＣカードに搭載されるものとして説明する。
【００２８】
復調機能部１０は、例えば、通信相手であるリーダライタが、１３.５６MHzの搬送波信号をＡＳＫ変調して送信する送信信号を受信して復調するようになされている。また、送信信号によりリーダライタから非接触ＩＣカードに伝送されるデータは、マンチェスタ符号化方式により符号化されている。従って、上述した複数の通信レートは、マンチェスタ符号化されたシンボルレートを変更することで実現される。
【００２９】
図１の復調機能部１０は、アンテナ１１、アナログ検波回路１２、Ａ／Ｄ変換部１３、ダウンサンプラ１４、および復調演算処理部１５により構成されている。
【００３０】
アナログ検波回路１２は、アンテナ１１で受信した信号を包絡線検波または同期検波することにより得られたアナログ信号をＡ／Ｄ変換部１３に供給する。
【００３１】
Ａ／Ｄ変換部１３は、アナログ検波回路１２から出力されたアナログ信号を、例えば、１３．５６ＭＨｚでサンプリングしてデジタル信号に変換して、ダウンサンプラ１４に供給する。
【００３２】
ダウンサンプラ１４は、Ａ／Ｄ変換部１３から出力されたデジタル信号を、例えば、通信レート２１２ｋHzでダウンサンプルしたダウンサンプル信号を出力するようになされている。
【００３３】
復調演算処理部１５は、ダウンサンプラ１４から出力されたダウンサンプル信号に基づいて、フレーム同期、ビット復号などの復調処理を行うようになされている。そして、復調演算処理部１５から出力される処理結果のデータに基づいて、非接触ＩＣカードにおけるトランザクション処理などが実行される。
【００３４】
ところで、非接触ＩＣカードとリーダライタとの間で送受信される信号の通信レートは、複数の通信レートを用い得るようになされている。例えば、ＩＳＯ／ＩＥＣ１８０９２に記載されているFeliCaの通信方式では、通信レート２１２ｋHz、通信レート４２４ｋHzなどの通信レートが規定されている。非接触ＩＣカードまたはリーダライタにおいて実行されるアプリケーション（トランザクション）処理の内容に応じて適切な通信レートを採用することができるようにするためである。
【００３５】
なお、上述した複数の通信レートは、マンチェスタ符号化されたシンボルレートを変更することで実現される。
【００３６】
また、携帯電話機などに搭載された非接触ＩＣカードがリーダ／ライタと通信を行うとき、FeliCaの規格の規定により、通信の開始はリーダ／ライタからとされている。従って、非接触ＩＣカードにとって、通信開始時の受信信号の通信レートは未知となる。このため、FeliCaの通信方式では、通信レートが未知の信号に対しても復調できるようにする必要がある。
【００３７】
さらに、非接触ＩＣカードにとって、通信の開始当初は、リーダライタが採用する通信レートが未知であるため、いずれの通信レートでも通信可能であるようにすることが求められる。
【００３８】
図１に示される復調機能部１０を搭載した非接触ＩＣカードでは、１つの通信レート（例えば、通信レート２１２ｋHz）の信号の復調と、その通信レートのみでの通信が可能となる。従って、通信レートが未知の信号に対しても復調でき、いずれの通信レートでも通信可能である非接触ＩＣカードを実現することはできない。
【００３９】
例えば、復調機能部を、図２に示されるように構成すれば、通信レートが未知の信号に対しても復調でき、いずれの通信レートでも通信可能である非接触ＩＣカードを実現することができる。
【００４０】
図２は、復調機能部の別の構成例を示すブロック図である。この例では、Ｎ個の異なる通信レートのそれぞれで通信可能となるように、復調機能部２０が構成されている。同図に示される復調機能部２０は、図１の復調機能部１０の場合と同様のアンテナ２１、アナログ検波回路２２、およびＡ／Ｄ変換部２３を有する構成とされている。
【００４１】
図２の復調機能部２０においては、図１の復調機能部１０の構成とは異なり、ダウンサンプラと復調演算処理部がそれぞれ複数設けられている。すなわち、復調機能部２０には、ダウンサンプラ２４ａ乃至ダウンサンプラ２４Ｎ、および復調演算処理部２５ａ乃至復調演算処理部２５Ｎが設けられている。
【００４２】
ダウンサンプラ２４ａは、Ａ／Ｄ変換部２３から出力されたデジタル信号を、例えば、通信レート２１２ｋHzでダウンサンプルしたダウンサンプル信号を出力するようになされている。そして、復調演算処理部２５ａは、ダウンサンプラ２４ａから出力されたダウンサンプル信号に基づいて、フレーム同期、ビット復号などの復調処理を行うようになされている。
【００４３】
ダウンサンプラ２４ｂは、Ａ／Ｄ変換部２３から出力されたデジタル信号を、例えば、通信レート４２４ｋHzでダウンサンプルしたダウンサンプル信号を出力するようになされている。そして、復調演算処理部２５ｂは、ダウンサンプラ２４ｂから出力されたダウンサンプル信号に基づいて、フレーム同期、ビット復号などの復調処理を行うようになされている。
【００４４】
同様に、ダウンサンプラ２４ｃ・・・ダウンサンプラ２４Ｎは、Ａ／Ｄ変換部２３から出力されたデジタル信号を、それぞれ異なる通信レートでダウンサンプルしたダウンサンプル信号を出力するようになされている。そして、復調演算処理部２５ｃ・・・復調演算処理部２５Ｎは、それぞれダウンサンプラ２４ｃ・・・ダウンサンプラ２４Ｎから出力されたダウンサンプル信号に基づいて、フレーム同期、ビット復号などの復調処理を行うようになされている。
【００４５】
また、図２の復調機能部２０においては、図１の復調機能部１０の構成とは異なり、選択部２６が設けられている。すなわち、選択部２６は、復調演算処理部２５ａ・・・復調演算処理部２５Ｎから出力される処理結果のデータにおけるフレーム同期の結果などに基づいて、最も確からしい通信レートに対応する処理結果のデータを選択して出力するようになされている。
【００４６】
復調機能部を、例えば、図２に示されるように構成すれば、通信レートが未知の信号に対しても復調でき、いずれの通信レートでも通信可能である非接触ＩＣカードを実現することができる。しかしながら、このようにする場合、当然、通信レート数分だけ回路規模が増大してしまう。従って、図２に示されるように構成することにより、上述の複数の通信レートの問題を解決することは、小型の機器に搭載され、省電力稼働が求められることが前提とされる復調機能部の構成として望ましいものとは言えない。
【００４７】
そこで、本発明では、回路規模の増大を極力抑制しつつ、上述の複数の通信レートの問題を解決できるようにする。
【００４８】
図３は、本発明の一実施の形態に係る復調機能部の構成例を示すブロック図である。同図に示される復調機能部１００は、例えば、非接触ＩＣカードまたはリーダライタとして用いられる電子機器であって、携帯電話機などに搭載されるようになされている。ここでは、復調機能部１００が非接触ＩＣカードに搭載されるものとして説明する。
【００４９】
同図に示される復調機能部１００は、通信レート２１２kbps、通信レート４２４kbps、・・・など複数の通信レートに対応できるように構成されている。これら複数の通信レートは、例えば、ＩＳＯ／ＩＥＣ１９８０２により規定されるFeliCaの通信方式の通信レートに対応する。復調機能部１００が搭載される非接触ＩＣカードにおいて実行されるアプリケーション（トランザクション）処理の内容に応じて、リーダライタとの間で適切な通信レートを採用することができるようにするためである。
【００５０】
復調機能部１００は、例えば、通信相手であるリーダライタが、１３.５６MHzの搬送波信号をＡＳＫ変調して送信する送信信号を受信して復調するようになされている。また、送信信号によりリーダライタから非接触ＩＣカードに伝送されるデータは、マンチェスタ符号化方式により符号化されている。従って、上述した複数の通信レートは、マンチェスタ符号化されたシンボルレートを変更することで実現される。
【００５１】
なお、上述した通信レートは、リーダライタから送信される信号の搬送波（キャリア）の周期の整数倍のものとされている。
【００５２】
図３の復調機能部１００は、アンテナ１０１、アナログ検波回路１０２、Ａ／Ｄ変換部１０３、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎ、並列／直列変換部１０５、復調演算処理部１０６、および選択部１０７により構成されている。復調機能部１００のアンテナ１０１、アナログ検波回路１０２、Ａ／Ｄ変換部１０３は、従来の復調機能部１０（図１）のアンテナ１１、アナログ検波回路１２、Ａ／Ｄ変換部１３と同様のものとすることが可能である。
【００５３】
アナログ検波回路１０２は、アンテナ１０１で受信した信号を包絡線検波または同期検波することにより得られたアナログ信号をＡ／Ｄ変換部１０３に供給する。
【００５４】
Ａ／Ｄ変換部１０３は、アナログ検波回路１０２から出力されたアナログ信号を、例えば、１３．５６ＭＨｚでサンプリングしてデジタル信号に変換し、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎに供給する。Ａ／Ｄ変換部１０３によるサンプリングレートは、通常、リーダライタから送信された信号の搬送波（キャリア）の周波数に対応するものとされる。なお、Ａ／Ｄ変換部１０３から出力されるデジタル信号を、信号ｄａｔａ１と称することにする。
【００５５】
イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎは、それぞれＡ／Ｄ変換部１０３から出力された信号ｄａｔａ１に基づいて並列／直列変換部１０５に供給するイネーブルを生成するようになされている。イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎは、復調機能部１００が搭載される非接触ＩＣカードまたはリーダライタにおいて通信可能な複数の通信レートのそれぞれに対応するイネーブル生成部として設けられている。この例では、復調機能部１００が搭載される非接触ＩＣカードにおいて、Ｎ個の異なる通信レートで通信可能となるように構成されている。なお、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎを個々に区別する必要がない場合、まとめてイネーブル生成部１０４と称することにする。
【００５６】
イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎは、それぞれ生成したイネーブルである信号ｅｎ２ａ乃至信号ｅｎ２Ｎを出力するとともに、信号ｄａｔａ１をそのまま、信号ｄａｔａ２ａ乃至信号ｄａｔａ２Ｎとして出力するようになされている。
【００５７】
図４は、イネーブル生成部１０４の詳細な構成例を示すブロック図である。同図においては、便宜上、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎのうち、イネーブル生成部１０４ａ、イネーブル生成部１０４ｂ、イネーブル生成部１０４ｃのみが記載されている。
【００５８】
同図に示されるイネーブル生成部１０４ａは、上述した複数の通信レートのうち、通信レート２１２kbps（２１２kHz）に対応するイネーブル生成部とされる。また、イネーブル生成部１０４ｂと、イネーブル生成部１０４ｃは、それぞれ通信レート４２４kbps（４２４kHz）と、通信レート８４７kbps（８４７kHz）に対応するイネーブル生成部とされる。
【００５９】
イネーブル生成部１０４ａ乃至イネーブル生成部１０４ｃは、それぞれ内部にタイミング生成部１０８ａ乃至タイミング生成部１０８ｃと、イネーブル出力部１０９ａ乃至イネーブル出力部１０９ｃとを有する構成とされる。
【００６０】
タイミング生成部１０８ａ乃至タイミング生成部１０８ｃは、それぞれ信号ｄａｔａ１の立ち上がりおよび立ち下りを検出し、その立ち上がりおよび立ち下りのタイミングを示すとともに、それぞれの通信レートに対応するタイミング信号を生成してイネーブル出力部１０９ａ乃至イネーブル出力部１０９ｃに出力する。すなわち、タイミング生成部１０８ａ乃至タイミング生成部１０８ｃは、それぞれ、２１２kHz、４２４kHz、８４７kHzに対応するクロックをカウントすることなどにより、タイミング信号を生成し、イネーブル出力部１０９ａ乃至イネーブル出力部１０９ｃに供給する。
【００６１】
イネーブル出力部１０９ａ乃至イネーブル出力部１０９ｃは、それぞれ信号ｄａｔａ１の立ち上がりおよび立ち下りから１／４周期後に、電圧レベルが「Ｈ」となるパルスを生成し、そのパルスからなるデジタル信号を信号ｅｎ２ａ乃至信号ｅｎ２ｃとして出力する。
【００６２】
図５は、イネーブル生成部１０４への入力信号と、イネーブル生成部１０４からの出力信号の波形を説明する図である。ここでは、イネーブル生成部１０４ａへの入力信号と、イネーブル生成部１０４ａからの出力信号の波形が示されている。同図は、図中最も上に（ａ）としてＡ／Ｄ変換部１０３から出力され、イネーブル生成部１０４ａに入力される信号ｄａｔａ１の波形が示されている。また、同図の中央に（ｂ）としてイネーブル生成部１０４ａから出力される信号ｄａｔａ２ａの波形が示されている。さらに、同図の最も下に（ｃ）としてイネーブル生成部１０４ａから出力される信号ｅｎ２ａの波形が示されている。図中の（ａ）乃至（ｃ）の波形図において、それぞれ横軸が時間とされ、縦軸は電圧レベルとされる。
【００６３】
図５の例において、信号ｄａｔａ１は、２１２kbps（２１２kHz）の信号であったものとする。
【００６４】
同図に示されるように、信号ｄａｔａ１の立ち上がりまたは立ち下りのタイミングから１／４周期後に、信号ｅｎ２ａの電圧レベルが高く（「Ｈ」）なっている。また、信号ｄａｔａ２ａの波形と信号ｄａｔａ１の波形は、同じ波形とされている。
【００６５】
上述したように、イネーブル生成部１０４ａは、通信レート２１２kbpsに対応するものなので、信号ｅｎ２ａのパルスは、信号ｄａｔａ１の周期と同期して生成されている。すなわち、図５（ａ）の波形において電圧レベルが高くなっている期間に信号ｅｎ２ａのパルスが１つ生成され、図５（ａ）の波形において電圧レベルが低くなっている期間に信号ｅｎ２ａのパルスが１つ生成されている。
【００６６】
しかし、イネーブル生成部１０４ｂの場合、通信レート４２４kbpsに対応するものなので、信号ｄａｔａ１の電圧レベルが高くなっている期間、低くなっている期間に信号ｅｎ２ａのパルスがそれぞれ２つ生成されることになる。タイミング生成部１０８ａが生成するタイミング信号は、通信レート２１２kbpsに対応するものであり、タイミング生成部１０８ｂが生成するタイミング信号は、通信レート４２４kbpsに対応するものだからである。同様に、イネーブル生成部１０４ｃ、イネーブル生成部１０４ｄ、・・・イネーブル生成部１０４Ｎの場合、さらに多くのパルスが生成されることになる。
【００６７】
一方、イネーブル生成部１０４ｂ乃至イネーブル生成部１０４Ｎの場合でも、出力される信号ｄａｔａ２ｂ乃至信号ｄａｔａ２Ｎの波形は、信号ｄａｔａ１の波形と同じ波形とされる。
【００６８】
図４のイネーブル生成部１０４ａ乃至イネーブル生成部１０４ｃは、上述したように、それぞれ信号ｅｎ２ａ乃至信号ｅｎ２ｃ、および信号ｄａｔａ２ａ乃至信号ｄａｔａ２ｃを、並列／直列変換部１０５に出力する。
【００６９】
図６は、図３の並列／直列変換部１０５の詳細な構成例を示すブロック図である。同図に示されるように、並列／直列変換部１０５は、記録部１１１ａ乃至記録部１１１ｃと、出力選択部１１２により構成されている。なお、同図においては、便宜上、記録部１１１ａ乃至記録部１１１ｃが記載されているが、本来、上述した複数の通信レートのそれぞれに対応するＮ個の記録部が設けられるものである。
【００７０】
記録部１１１ａは、通信レート２１２kbpsに対応するものであり、記録部１１１ｂは、通信レート４２４kbpsに対応するものであり、記録部１１１ｃは、通信レート８４７kbpsに対応するものとされる。図６では、記録部１１１ａのみ、詳細な構成例が開示されているが、記録部１１１ｂと記録部１１１ｃのそれぞれも、記録部１１１ａと同様に構成されるものとする。
【００７１】
記録部１１１ａは、ＡＮＤゲート１２５ａ、ＯＲゲート１２６ａ、レジスタ１２３ａ、およびレジスタ１２４ａにより構成されている。
【００７２】
ＡＮＤゲート１２５ａは、レジスタ１２３ａから出力される信号ｅｎ３ａと、出力選択部１１２から出力される信号ｅｎ４ａが反転された信号とを入力として動作する。ＯＲゲート１２６ａは、ＡＮＤゲート１２５ａの出力信号と、イネーブル生成部１０４ａから出力される信号ｅｎ２ａとを入力として動作する。
【００７３】
レジスタ１２３ａは、ＯＲゲート１２６ａの出力信号を１クロック分遅延させて、信号ｅｎ３ａとして出力する。レジスタ１２４ａは、イネーブル生成部１０４ａから出力される信号ｄａｔａ２ａを、信号ｅｎ２ａのパルスが供給されるタイミングで保持（ラッチ）して１クロック分遅延させ、信号ｄａｔａ３ａとして出力する。
【００７４】
出力選択部１１２は、信号ｅｎ３ａ、信号ｅｎ３ｂ、信号ｅｎ３ｃとしてそれぞれ入力されるイネーブルが同時に１つのみ存在する場合、そのイネーブルの通信レートに対応するデータを、イネーブルとともに出力するようになされている。
【００７５】
出力選択部１１２は、例えば、通信レート２１２kbps用の信号ｅｎ３ａの電圧レベルが高くなったタイミングで、通信レート２１２kbps用の信号ｄａｔａ３ａを、信号ｄａｔａ４を出力する信号線上に出力する。そのとき、出力選択部１１２は、同時に、信号ｅｎ４ａの電圧レベルを高くするようになされている。
【００７６】
出力選択部１１２は、信号ｅｎ３ａ、信号ｅｎ３ｂ、信号ｅｎ３ｃとしてそれぞれ入力されるイネーブルが同時に複数存在する場合、予め設定された優先順位に従ってイネーブルを選択し、そのイネーブルの通信レートに対応するデータを、イネーブルとともに出力するようになされている。
【００７７】
図７は、並列／直列変換部１０５の動作を説明するタイミングチャートである。同図の横軸は時間とされ、この例では、クロック単位で表わされる微小な時間ｔ１乃至ｔ１２における各信号の状態が示されている。なお、ここでの説明においては、クロック単位で表わされる微小な時間のそれぞれを、適宜時刻ｔ１乃至ｔ１２として表現する。
【００７８】
同図において、図中最も上に（ａ）として、並列／直列変換部１０５に入力される各信号の状態が示されている。ここでは、信号ｅｎ２ａ乃至信号ｅｎ２ｃ、および信号ｄａｔａ２ａ乃至信号ｄａｔａ２ｃが示されている。
【００７９】
信号ｅｎ２ａ乃至信号ｅｎ２ｃは、上述したように、並列／直列変換部１０５にイネーブルとして供給される信号であり、イネーブルのパルス幅は１クロック分とされている。なお、クロックの周期は、Ａ／Ｄ変換部１０３のサンプリングレートに対応する。この例では、時刻ｔ１、時刻ｔ５、時刻ｔ９において信号ｅｎ２ａのパルスが存在する。また、時刻ｔ２、時刻ｔ５、時刻ｔ１０において信号ｅｎ２ｂのパルスが存在し、時刻ｔ３、時刻ｔ５、時刻ｔ９において信号ｅｎ２ｃのパルスが存在する。
【００８０】
また、図７（ａ）において、信号ｅｎ２ａ乃至信号ｅｎ２ｃのパルスが存在するタイミングで、信号ｄａｔａ２ａ乃至信号ｄａｔａ２ｃのデータが存在する。なお、上述したように、信号ｄａｔａ２ａ乃至信号ｄａｔａ２ｃを波形として観察した場合、信号ｄａｔａ１と同じ波形となるが、ここでは、イネーブルのパルスが存在するタイミングのみをデータとして表している。すなわち、信号ｄａｔａ２ａにおいては、時刻ｔ１にデータａ１が存在し、時刻ｔ５にデータａ２が存在し、時刻ｔ９にデータａ３が存在する。また、信号ｄａｔａ２ｂにおいては、時刻ｔ２にデータｂ１が存在し、時刻ｔ５にデータｂ２が存在し、時刻ｔ１０にデータｂ３が存在する。さらに、信号ｄａｔａ２ｃにおいては、時刻ｔ３にデータｃ１が存在し、時刻ｔ５にデータｃ２が存在し、時刻ｔ９にデータｃ３が存在する。
【００８１】
図７において、図中中央に（ｂ）として、記録部１１１ａ乃至記録部１１１ｃから出力される各信号の状態が示されている。すなわち、信号ｅｎ３ａ乃至信号ｅｎ３ｃ、および信号ｄａｔａ３ａ乃至信号ｄａｔａ３ｃが示されている。
【００８２】
さらに、図７において、図中最も下に（ｃ）として、出力選択部１１２から出力される各信号の状態が示されている。すなわち、信号ｅｎ４ａ乃至信号ｅｎ４ｃ、および信号ｄａｔａ４が示されている。
【００８３】
上述したように、レジスタ１２３ａは、ＯＲゲート１２６ａの出力信号を１クロック分遅延させて、信号ｅｎ３ａとして出力する。信号ｅｎ４ａおよび信号ｅｎ３ａの初期状態が「Ｌ」であった場合、時刻ｔ１において、ＡＮＤゲート１２５ａの出力は、「Ｌ」となる。よって、時刻ｔ１におけるＯＲゲート１２６ａの出力は、「Ｈ」となるので、図７（ｂ）に示されるように、時刻ｔ２に信号ｅｎ３ａのパルスが存在する。
【００８４】
また、上述したように、レジスタ１２４ａは、イネーブル生成部１０４ａから出力される信号ｄａｔａ２ａを、信号ｅｎ２ａのパルスが供給されるタイミングで保持（ラッチ）して１クロック分遅延させ、信号ｄａｔａ３ａとして出力する。よって、信号ｄａｔａ３ａにおいては、時刻ｔ２にデータａ１が存在する。
【００８５】
同様にして、時刻ｔ３に信号ｅｎ３ｂのパルスが存在し、時刻ｔ４に信号ｅｎ３ｃのパルスが存在する。また、信号ｄａｔａ３ｂにおいては、時刻ｔ３にデータｂ１が存在し、信号ｄａｔａ３ｃにおいては、時刻ｔ４にデータｃ１が存在する。
【００８６】
なお、図７（ｂ）において、便宜上、イネーブルのパルスと同じ時刻にのみ、データａ１などが存在するように記載されているが、実際には、次のイネーブルのパルスが出力されるまで（データａ２が出力されるまで）の間、データａ１が出力され続ける。データｂ１、データｃ１などについても同様である。
【００８７】
上述したように、出力選択部１１２は、信号ｅｎ３ａ、信号ｅｎ３ｂ、信号ｅｎ３ｃとしてそれぞれ入力されるイネーブルが同時に１つのみ存在する場合、そのイネーブルの通信レートに対応するデータを、イネーブルとともに出力するようになされている。よって、図７（ｃ）に示されるように、信号ｅｎ４ａ乃至信号ｅｎ４ｃは、それぞれ時刻ｔ２乃至ｔ４にパルスが存在することになる。そして、信号ｄａｔａ４には、時刻ｔ２にデータａ１が存在し、時刻ｔ３にデータｂ１が存在し、時刻ｔ４にデータｃ１が存在することになる。
【００８８】
一方で、出力選択部１１２は、信号ｅｎ３ａ、信号ｅｎ３ｂ、信号ｅｎ３ｃとしてそれぞれ入力されるイネーブルが同時に複数存在する場合、予め設定された優先順位に従ってイネーブルを選択し、そのイネーブルの通信レートに対応するデータを、イネーブルとともに出力するようになされている。ここで優先順位は、通常、通信レートの最も大きい（高い）ものが最優先とされ、通信レートが小さく（低く）なるに従って、優先順位が下がるように設定される。すなわち、マンチェスタ符号化された際のシンボル長が短いものから順に高い優先順位が設定される。いまの場合、通信レート８４７kbps、通信レート４２４kbps、通信レート２１２kbpsの順に優先されるように設定されているものとする。
【００８９】
図７（ａ）、図７（ｂ）に示されるように、時刻ｔ５において、信号ｅｎ２ａにパルスが存在するので、レジスタ１２３ａとレジスタ１２４ａは、それぞれ時刻ｔ６に信号ｅｎ３ａのパルスと信号ｄａｔａ３ａのデータａ２を出力する。時刻ｔ５において、信号ｅｎ２ｂ、信号ｅｎ２ｃにもパルスが存在するので、それぞれ時刻ｔ６に信号ｅｎ３ｂおよび信号ｅｎ３ｃのパルスと、信号ｄａｔａ３ｂのデータｂ２および信号ｄａｔａ３ｃのデータｃ２とが出力される。いまの場合、時刻ｔ６には、出力選択部１１２に入力されるイネーブルが同時に複数（３つ）存在することになるので、３つのうちで優先順位の最も高いイネーブルである信号ｅｎ３ｃのパルスおよびデータｃ２とが選択されて出力されることになる。すなわち、図７（ｃ）において、時刻ｔ６には、信号ｅｎ４ｃにパルスが存在し、信号ｄａｔａ４にデータｃ１が存在している。
【００９０】
従って、時刻ｔ６において、信号ｅｎ３ａの状態は「Ｈ」であり、信号ｅｎ４ａの状態は「Ｌ」であるから、ＡＮＤゲート１２５ａの出力は、「Ｈ」となり、ＯＲゲート１２６ａの出力も「Ｈ」となる。よって、時刻ｔ７におけるレジスタ１２３ａの出力は「Ｈ」とされる。また、レジスタ１２４ａは、時刻ｔ７においても時刻ｔ５でラッチされたデータａ２を出力し続けることになる。
【００９１】
記録部１１１ｂも同様にして、時刻ｔ７において信号ｅｎ３ｂのパルスを出力し、信号ｄａｔａ３ｂにデータｂ２を出力し続ける。
【００９２】
いまの場合、時刻ｔ７にも、やはり出力選択部１１２に入力されるイネーブルが同時に複数（２つ）存在することになるので、２つのうちで優先順位の最も高いイネーブルである信号ｅｎ３ｂのパルスおよびデータｂ２とが選択されて出力されることになる。すなわち、図７（ｃ）において、時刻ｔ７には、信号ｅｎ４ｂにパルスが存在し、信号ｄａｔａ４にデータｂ２が存在している。
【００９３】
従って、時刻ｔ７において、信号ｅｎ３ａの状態は「Ｈ」であり、信号ｅｎ４ａの状態は「Ｌ」であるから、ＡＮＤゲート１２５ａの出力は、「Ｈ」となり、ＯＲゲート１２６ａの出力も「Ｈ」となる。よって、時刻ｔ８におけるレジスタ１２３ａの出力は「Ｈ」とされる。また、レジスタ１２４ａは、時刻ｔ８においても時刻ｔ５でラッチされたデータａ２を出力し続けることになる。
【００９４】
いまの場合、時刻ｔ８には、出力選択部１１２に入力されるイネーブルが同時に１つのみ存在することになるので、信号ｅｎ３ａのパルスとデータａ２が出力されることになる。すなわち、図７（ｃ）において、時刻ｔ８には、信号ｅｎ４ａにパルスが存在し、信号ｄａｔａ４にデータａ２が存在している。
【００９５】
また、図７（ａ）に示されるように、時刻ｔ９において、信号ｅｎ２ａのパルスが存在し、信号ｅｎ２ｃのパルスが存在するので、図７（ｂ）に示されるように、時刻ｔ１０において、信号ｅｎ３ａのパルスが存在し、信号ｅｎ３ｃのパルスが存在する。いまの場合、時刻ｔ１０にも、やはり出力選択部１１２に入力されるイネーブルが同時に複数（２つ）存在することになるので、２つのうちで優先順位の最も高いイネーブルである信号ｅｎ３ｃのパルスおよびデータｃ３とが選択されて出力されることになる。すなわち、図７（ｃ）において、時刻ｔ１０には、信号ｅｎ４ｃにパルスが存在し、信号ｄａｔａ４にデータｃ３が存在している。
【００９６】
ここで、図７（ａ）に示されるように、時刻ｔ１０において、信号ｅｎ２ｂのパルスが存在するので、図７（ｂ）に示されるように、時刻ｔ１１において、信号ｅｎ３ａのパルスが存在し、信号ｅｎ３ｂのパルスが存在する。いまの場合、時刻ｔ１１にも、やはり出力選択部１１２に入力されるイネーブルが同時に複数（２つ）存在することになるので、２つのうちで優先順位の最も高いイネーブルである信号ｅｎ３ｂのパルスおよびデータｂ３とが選択されて出力されることになる。すなわち、図７（ｃ）において、時刻ｔ１１には、信号ｅｎ４ｂにパルスが存在し、信号ｄａｔａ４にデータｂ３が存在している。
【００９７】
時刻ｔ１２には、出力選択部１１２に入力されるイネーブルが同時に１つのみ存在することになるので、信号ｅｎ３ａのパルスとデータａ３が出力されることになる。すなわち、図７（ｃ）において、時刻ｔ１２には、信号ｅｎ４ａにパルスが存在し、信号ｄａｔａ４にデータａ３が存在している。
【００９８】
並列／直列変換部１０５は、このように動作するのである。すなわち、並列／直列変換部１０５は、複数の通信レート（いまの例では３つ）のそれぞれに対応するデータを、１つの信号線（信号ｄａｔａ４）上に出力し、それぞれのデータが出力されたタイミングで、イネーブルを出力することができるのである。
【００９９】
換言すれば、並列／直列変換部１０５は、Ａ／Ｄ変換部１０３から出力されたデジタル信号から、複数の通信レート（いまの例では３つ）のそれぞれに対応するデータを抽出し、それら抽出されたデータを、いわば直列に並べて出力するのである。
【０１００】
なお、上述した例においては、出力選択部１１２が、予め設定された優先順位に従ってイネーブルを選択すると説明したが、例えば、優先順位が都度設定されるようにしてもよい。例えば、ある一定の時間において出力選択部１１２に設定されていた優先順位と、別の時間において出力選択部１１２に設定された優先順位とが異なるように、優先順位の設定が逐次変更されるようにしてもよい。なお、優先順位の設定は、復調機能部１００が搭載された非接触ＩＣカードにより行われるようにしてもよいし、他の装置により行われるようにしてもよい。
【０１０１】
図３に示されるように、並列／直列変換部１０５から出力される信号ｅｎ４ａ乃至信号ｅｎ４Ｎ、および信号ｄａｔａ４は、復調演算処理部１０６に供給されるようになされている。
【０１０２】
復調演算処理部１０６は、信号ｅｎ４ａ乃至信号ｅｎ４Ｎに基づいて、信号ｄａｔａ４として供給されたデータを、通信レート毎に演算するようになされている。次に、復調演算処理部１０６について説明する。
【０１０３】
図８は、復調演算処理部１０６の動作を説明するための図であり、仮に復調演算処理部１０６の構成を、演算器を並列に並べるものとした場合の構成例を示すブロック図である。
【０１０４】
図８の例では、復調演算処理部１０６は、レジスタ１４１Ａ乃至レジスタ１４１Ｃ、および演算器１４２Ａ乃至演算器１４２Ｃにより構成されている。レジスタ１４１Ａ乃至レジスタ１４１Ｃは、それぞれ信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、演算器１４２Ａ乃至演算器１４２Ｃから出力される信号ｓ６Ａ乃至信号ｓ６Ｃを保持（ラッチ）するようになされている。そして、レジスタ１４１Ａ乃至レジスタ１４１Ｃは、それぞれラッチした信号のデータを、１クロック分遅延させ、信号ｄａｔａ５Ａ乃至信号ｄａｔａ５Ｃとして出力するようになされている。
【０１０５】
演算器１４２Ａ乃至演算器１４２Ｃは、それぞれ信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、信号ｄａｔａ４として供給されるデータに対して所定の演算を行い、演算結果として信号ｓ６Ａ乃至信号ｓ６Ｃを出力する。また、演算器１４２Ａ乃至演算器１４２Ｃは、それぞれ信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、信号ｄａｔａ４として供給されるデータと、信号ｄａｔａ５Ａ乃至信号ｄａｔａ５Ｃとして供給されるデータとを用いた所定の演算を行い、演算結果を信号ｄａｔａ６Ａ乃至信号ｄａｔａ６Ｃとして出力する。
【０１０６】
図９は、図８に示されるように復調演算処理部１０６の構成を、演算器を並列に並べるものとした場合の動作を説明するためのタイミングチャートである。同図の横軸は時間とされ、この例では、クロック単位で表わされる微小な時間ｔ１乃至ｔ１３における各信号の状態が示されている。なお、ここでの説明においては、クロック単位で表わされる微小な時間のそれぞれを、適宜時刻ｔ１乃至ｔ１３として表現する。
【０１０７】
同図において、図中最も上に（ａ−１）、（ｂ−１）、および（ｃ−１）として、復調演算処理部１０６で処理される通信レート２１２kbps用の信号の状態が示されている。（ａ−１）は、並列／直列変換部１０５から出力された信号ｅｎ４ａ、および信号ｄａｔａ４の状態を示している。（ｂ−１）は、レジスタ１４１Ａの出力である信号ｄａｔａ５Ａ、およびレジスタ１４１Ａへの入力である信号ｓ６Ａの状態を示している。（ｃ−１）は、演算器１４２Ａの出力である信号ｅｎ６Ａ、および信号ｄａｔａ６Ａの状態を示している。
【０１０８】
図９（ａ−１）に示されるように、通信レート２１２kbps用のイネーブルである信号ｅｎ４ａは、時刻ｔ１および時刻ｔ１３にパルスが存在する。
【０１０９】
図９（ｂ−１）に示されるように、演算器１４２Ａは、時刻ｔ１において、信号ｄａｔａ４として供給されるデータｘ１に対して所定の演算を行い、演算結果のデータｙ８を信号ｓ６Ａとして出力する。データｙ８は、レジスタ１４１Ａによってラッチされて時刻ｔ２乃至時刻ｔ１３の期間継続して出力され、演算器１４２Ａに供給される。なお、データｙ１は、レジスタ１４１Ａの出力の初期値とされる。また、演算器１４２Ａは、時刻ｔ１３において、信号ｄａｔａ４として供給されるデータｘ８に対して所定の演算を行い、演算結果のデータｙ１１を信号ｓ６Ａとして出力する。
【０１１０】
図９（ｃ−１）に示されるように、演算器１４２Ａは、時刻ｔ１において、信号ｄａｔａ４として供給されるデータｘ１と信号ｄａｔａ５Ａとして供給されるデータｙ１とを用いた所定の演算を行い、演算結果のデータｚ１を信号ｄａｔａ６Ａとして出力する。そして、演算器１４２Ａは、時刻ｔ１において、イネーブルとして信号ｅｎ６Ａのパルスを出力する。また、演算器１４２Ａは、時刻ｔ１３において、信号ｄａｔａ４として供給されるデータｘ８と信号ｄａｔａ５Ａとして供給されるデータｙ８とを用いた所定の演算を行い、演算結果のデータｚ８を信号ｄａｔａ６Ａとして出力する。そして、演算器１４２Ａは、時刻ｔ１３において、イネーブルとして信号ｅｎ６Ａのパルスを出力する。
【０１１１】
また、図９において、図中中央に（ａ−２）、（ｂ−２）、および（ｃ−２）として、復調演算処理部１０６で処理される通信レート４２４kbps用の信号の状態が示されている。（ａ−２）は、並列／直列変換部１０５から出力された信号ｅｎ４ｂ、および信号ｄａｔａ４の状態を示している。（ｂ−２）は、レジスタ１４１Ｂの出力である信号ｄａｔａ５Ｂ、およびレジスタ１４１Ｂへの入力である信号ｓ６Ｂの状態を示している。（ｃ−２）は、演算器１４２Ｂの出力である信号ｅｎ６Ｂ、および信号ｄａｔａ６Ｂの状態を示している。
【０１１２】
図９（ａ−２）に示されるように、通信レート４２４kbps用のイネーブルである信号ｅｎ４ｂは、時刻ｔ２、時刻ｔ５、および時刻ｔ１０にパルスが存在する。
【０１１３】
図９（ｂ−２）に示されるように、演算器１４２Ｂは、時刻ｔ２において、信号ｄａｔａ４として供給されるデータｘ２に対して所定の演算を行い、演算結果のデータｙ４を信号ｓ６Ｂとして出力する。データｙ４は、レジスタ１４１Ｂによってラッチされて時刻ｔ３乃至時刻ｔ５の期間継続して出力され、演算器１４２Ｂに供給される。なお、データｙ２は、レジスタ１４１Ｂの出力の初期値とされる。
【０１１４】
また、演算器１４２Ｂは、時刻ｔ５において、信号ｄａｔａ４として供給されるデータｘ４に対して所定の演算を行い、演算結果のデータｙ６を信号ｓ６Ｂとして出力する。データｙ６は、レジスタ１４１Ｂによってラッチされて時刻ｔ６乃至時刻ｔ１０の期間継続して出力され、演算器１４２Ｂに供給される。
【０１１５】
さらに、演算器１４２Ｂは、時刻ｔ１０において、信号ｄａｔａ４として供給されるデータｘ６に対して所定の演算を行い、演算結果のデータｙ９を信号ｓ６Ｂとして出力する。データｙ９は、レジスタ１４１Ｂによってラッチされて時刻ｔ１１後の期間継続して出力され、演算器１４２Ｂに供給される。
【０１１６】
図９（ｃ−２）に示されるように、演算器１４２Ｂは、時刻ｔ２において、信号ｄａｔａ４として供給されるデータｘ２と信号ｄａｔａ５Ｂとして供給されるデータｙ２とを用いた所定の演算を行い、演算結果のデータｚ２を信号ｄａｔａ６Ｂとして出力する。そして、演算器１４２Ｂは、時刻ｔ２において、イネーブルとして信号ｅｎ６Ｂのパルスを出力する。
【０１１７】
また、演算器１４２Ｂは、時刻ｔ５において、信号ｄａｔａ４として供給されるデータｘ４と信号ｄａｔａ５Ｂとして供給されるデータｙ４とを用いた所定の演算を行い、演算結果のデータｚ４を信号ｄａｔａ６Ｂとして出力する。そして、演算器１４２Ｂは、時刻ｔ５において、イネーブルとして信号ｅｎ６Ｂのパルスを出力する。
【０１１８】
さらに、演算器１４２Ｂは、時刻ｔ１０において、信号ｄａｔａ４として供給されるデータｘ６と信号ｄａｔａ５Ｂとして供給されるデータｙ６とを用いた所定の演算を行い、演算結果のデータｚ６を信号ｄａｔａ６Ｂとして出力する。そして、演算器１４２Ｂは、時刻ｔ１０において、イネーブルとして信号ｅｎ６Ｂのパルスを出力する。
【０１１９】
また、図９において、図中最も下に（ａ−３）、（ｂ−３）、および（ｃ−３）として、復調演算処理部１０６で処理される通信レート８４７kbps用の信号の状態が示されている。（ａ−３）は、並列／直列変換部１０５から出力された信号ｅｎ４ｃ、および信号ｄａｔａ４の状態を示している。（ｂ−３）は、レジスタ１４１Ｃの出力である信号ｄａｔａ５Ｃ、およびレジスタ１４１Ｃへの入力である信号ｓ６Ｃの状態を示している。（ｃ−３）は、演算器１４２Ｃの出力である信号ｅｎ６Ｃ、および信号ｄａｔａ６Ｃの状態を示している。
【０１２０】
図９（ａ−３）に示されるように、通信レート８４７kbps用のイネーブルである信号ｅｎ４ｃは、時刻ｔ３、時刻ｔ７、および時刻ｔ１２にパルスが存在する。
【０１２１】
図９（ｂ−３）に示されるように、演算器１４２Ｃは、時刻ｔ３において、信号ｄａｔａ４として供給されるデータｘ３に対して所定の演算を行い、演算結果のデータｙ５を信号ｓ６Ｃとして出力する。データｙ５は、レジスタ１４１Ｃによってラッチされて時刻ｔ４乃至時刻ｔ７の期間継続して出力され、演算器１４２Ｃに供給される。なお、データｙ３は、レジスタ１４１Ｃの出力の初期値とされる。
【０１２２】
また、演算器１４２Ｃは、時刻ｔ７において、信号ｄａｔａ４として供給されるデータｘ５に対して所定の演算を行い、演算結果のデータｙ７を信号ｓ６Ｃとして出力する。データｙ６は、レジスタ１４１Ｃによってラッチされて時刻ｔ８乃至時刻ｔ１２の期間継続して出力され、演算器１４２Ｃに供給される。
【０１２３】
さらに、演算器１４２Ｃは、時刻ｔ１２において、信号ｄａｔａ４として供給されるデータｘ７に対して所定の演算を行い、演算結果のデータｙ１０を信号ｓ６Ｃとして出力する。データｙ１０は、レジスタ１４１Ｃによってラッチされて時刻ｔ１３後の期間継続して出力され、演算器１４２Ｃに供給される。
【０１２４】
図９（ｃ−３）に示されるように、演算器１４２Ｃは、時刻ｔ３において、信号ｄａｔａ４として供給されるデータｘ３と信号ｄａｔａ５Ｃとして供給されるデータｙ３とを用いた所定の演算を行い、演算結果のデータｚ３を信号ｄａｔａ６Ｃとして出力する。そして、演算器１４２Ｃは、時刻ｔ３において、イネーブルとして信号ｅｎ６Ｃのパルスを出力する。
【０１２５】
また、演算器１４２Ｃは、時刻ｔ７において、信号ｄａｔａ４として供給されるデータｘ５と信号ｄａｔａ５Ｃとして供給されるデータｙ５とを用いた所定の演算を行い、演算結果のデータｚ５を信号ｄａｔａ６Ｃとして出力する。そして、演算器１４２Ｃは、時刻ｔ７において、イネーブルとして信号ｅｎ６Ｃのパルスを出力する。
【０１２６】
さらに、演算器１４２Ｃは、時刻ｔ１２において、信号ｄａｔａ４として供給されるデータｘ７と信号ｄａｔａ５Ｃとして供給されるデータｙ７とを用いた所定の演算を行い、演算結果のデータｚ７を信号ｄａｔａ６Ｃとして出力する。そして、演算器１４２Ｃは、時刻ｔ１２において、イネーブルとして信号ｅｎ６Ｃのパルスを出力する。
【０１２７】
このようにして、復調演算処理部１０６は、信号ｅｎ４ａ乃至信号ｅｎ４Ｎに基づいて、信号ｄａｔａ４として供給されたデータを、通信レート毎に演算する。
【０１２８】
しかしながら、図８に示される演算器１４２Ａ乃至演算器１４２Ｃをまとめて１つの演算器とすることができれば、回路規模をより縮小することが可能である。
【０１２９】
ＩＳＯ／ＩＥＣ１９８０２に記載されているFeliCaの通信方式では、通信レートが異なっていても、送受信されるフレームの構成は変わらない。復調機能部１００は、例えば、FeliCaの通信方式に対応するものなので、復調演算処理部１０６で行われる演算処理は、通信レート２１２kbps、通信レート４２４kbps、・・・のいずれの場合も同じ演算処理とすることができる。
【０１３０】
図１０は、図３の復調演算処理部１０６の詳細な構成例を示すブロック図である。同図の場合、図８を参照して上述した場合とは異なり、例えば図８に示される演算器１４２Ａ乃至演算器１４２Ｃが、まとめて１つの演算器１５３として構成されている。
【０１３１】
図１０の例では、復調演算処理部１０６は、レジスタ１５１ａ乃至レジスタ１５１ｃ、選択器１５２、および演算器１５３により構成されている。レジスタ１５１ａ乃至レジスタ１５１ｃは、それぞれ信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、演算器１５３から出力される信号ｓ６を保持（ラッチ）するようになされている。そして、レジスタ１５１ａ乃至レジスタ１５１ｃは、それぞれラッチした信号のデータを、１クロック分遅延させ、信号ｄａｔａ７ａ乃至信号ｄａｔａ７ｃとして出力するようになされている。
【０１３２】
選択器１５２は、信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、それぞれのイネーブルの通信レートに対応するレジスタの出力を選択して、演算器１５３に供給するようになされている。
【０１３３】
選択器１５２は、通信レート２１２kbps用のイネーブルである信号ｅｎ４ａのパルスが存在するタイミングで、レジスタ１５１ａの出力を演算器１５３に供給する。また、選択器１５２は、通信レート４２４kbps用のイネーブルである信号ｅｎ４ｂのパルスが存在するタイミングで、レジスタ１５１ｂの出力を演算器１５３に供給する。さらに、選択器１５２は、通信レート８４７kbps用のイネーブルである信号ｅｎ４ｃのパルスが存在するタイミングで、レジスタ１５１ｃの出力を演算器１５３に供給する。
【０１３４】
演算器１５３は、信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、信号ｄａｔａ４として供給されるデータに対して所定の演算を行い、演算結果として信号ｓ６を出力する。また、演算器１５３は、信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、信号ｄａｔａ４として供給されるデータと、信号ｄａｔａ５として供給されるデータとを用いた所定の演算を行い、演算結果を信号ｄａｔａ６として出力する。すなわち、演算器１５３は、通信レート毎の演算結果のデータを、１つの信号線上に信号ｄａｔａ６として出力する。
【０１３５】
図１１は、図１０に示される復調演算処理部１０６の動作を説明するためのタイミングチャートである。同図の横軸は時間とされ、この例では、クロック単位で表わされる微小な時間ｔ１乃至ｔ１３における各信号の状態が示されている。なお、ここでの説明においては、クロック単位で表わされる微小な時間のそれぞれを、適宜時刻ｔ１乃至ｔ１３として表現する。
【０１３６】
同図において、図中最も上に（ａ）として、復調演算処理部１０６に入力される各信号の状態が示されている。すなわち、並列／直列変換部１０５から出力された信号ｅｎ４ａ、信号ｅｎ４ｂ、および信号ｅｎ４ｃ、並びに信号ｄａｔａ４の状態が示されている。
【０１３７】
図１１（ａ）に示されるように、通信レート２１２kbps用のイネーブルである信号ｅｎ４ａは、時刻ｔ１および時刻ｔ１３にパルスが存在する。また、通信レート４２４kbps用のイネーブルである信号ｅｎ４ｂは、時刻ｔ２、時刻ｔ５、および時刻ｔ１０にパルスが存在する。さらに、通信レート８４７kbps用のイネーブルである信号ｅｎ４ｃは、時刻ｔ３、時刻ｔ７、および時刻ｔ１２にパルスが存在する。
【０１３８】
そして、各イネーブルのパルスのタイミングで、データｘ１乃至データｘ８が信号ｄａｔａ４として出力されている。
【０１３９】
また、図１１の図中中央に（ｂ）として、レジスタ１５１ａ乃至レジスタ１５１ｃの出力である信号ｄａｔａ７ａ乃至信号ｄａｔａ７ｃ、およびレジスタ１５１ａ乃至レジスタ１５１ｃへの入力である信号ｓ６の状態が示されている。
【０１４０】
図１１（ｂ）に示されるように、演算器１５３は、時刻ｔ１において、信号ｄａｔａ４として供給されるデータｘ１に対して所定の演算を行い、演算結果のデータｙ８を信号ｓ６として出力する。データｙ８は、レジスタ１５１ａによってラッチされて時刻ｔ２乃至時刻ｔ１３の期間継続して選択器１５２に供給され、ｅｎ４ａのパルスが存在するタイミングで演算器１５３に供給される。なお、データｙ１は、レジスタ１５１ａの出力の初期値とされる。また、演算器１５３は、時刻ｔ１３において、信号ｄａｔａ４として供給されるデータｘ８に対して所定の演算を行い、演算結果のデータｙ１１を信号ｓ６として出力する。
【０１４１】
また、演算器１５３は、時刻ｔ２において、信号ｄａｔａ４として供給されるデータｘ２に対して所定の演算を行い、演算結果のデータｙ４を信号ｓ６として出力する。データｙ４は、レジスタ１５１ｂによってラッチされて時刻ｔ３乃至時刻ｔ５の期間継続して選択器１５２に供給され、ｅｎ４ｂのパルスが存在するタイミングで演算器１５３に供給される。なお、データｙ２は、１５１ｂの出力の初期値とされる。
【０１４２】
さらに、演算器１５３は、時刻ｔ５において、信号ｄａｔａ４として供給されるデータｘ４に対して所定の演算を行い、演算結果のデータｙ６を信号ｓ６として出力する。データｙ６は、レジスタ１５１ｂによってラッチされて時刻ｔ６乃至時刻ｔ１０の期間継続して選択器１５２に供給され、ｅｎ４ｂのパルスが存在するタイミングで演算器１５３に供給される。
【０１４３】
また、演算器１５３は、時刻ｔ１０において、信号ｄａｔａ４として供給されるデータｘ６に対して所定の演算を行い、演算結果のデータｙ９を信号ｓ６として出力する。データｙ９は、レジスタ１５１ｂによってラッチされて時刻ｔ１１後の期間継続して選択器１５２に供給され、ｅｎ４ｂのパルスが存在するタイミングで演算器１５３に供給される。
【０１４４】
さらに、演算器１５３は、時刻ｔ３において、信号ｄａｔａ４として供給されるデータｘ３に対して所定の演算を行い、演算結果のデータｙ５を信号ｓ６として出力する。データｙ５は、レジスタ１５１ｃによってラッチされて時刻ｔ４乃至時刻ｔ７の期間継続して選択器１５２に供給され、ｅｎ４ｃのパルスが存在するタイミングで演算器１５３に供給される。なお、データｙ３は、レジスタ１５１ｃの出力の初期値とされる。
【０１４５】
また、演算器１５３は、時刻ｔ７において、信号ｄａｔａ４として供給されるデータｘ５に対して所定の演算を行い、演算結果のデータｙ７を信号ｓ６として出力する。データｙ６は、レジスタ１５１ｃによってラッチされて時刻ｔ８乃至時刻ｔ１２の期間継続して選択器１５２に供給され、ｅｎ４ｃのパルスが存在するタイミングで演算器１５３に供給される。
【０１４６】
さらに、演算器１５３は、時刻ｔ１２において、信号ｄａｔａ４として供給されるデータｘ７に対して所定の演算を行い、演算結果のデータｙ１０を信号ｓ６として出力する。データｙ１０は、レジスタ１５１ｃによってラッチされて時刻ｔ１３後の期間継続して選択器１５２に供給され、ｅｎ４ｃのパルスが存在するタイミングで演算器１５３に供給される。
【０１４７】
選択器１５２は、通信レート２１２kbps用のイネーブルである信号ｅｎ４ａにパルスが存在するタイミングで、レジスタ１５１ａの出力である信号ｄａｔａ７ａを選択して信号ｄａｔａ５として出力する。すなわち、時刻ｔ１および時刻ｔ１３には、それぞれデータｙ１およびデータｙ８が信号ｄａｔａ５として出力される。
【０１４８】
また、選択器１５２は、通信レート４２４kbps用のイネーブルである信号ｅｎ４ｂにパルスが存在するタイミングで、レジスタ１５１ｂの出力である信号ｄａｔａ７ｂを選択して信号ｄａｔａ５として出力する。すなわち、時刻ｔ２、時刻ｔ５および時刻ｔ１０には、それぞれデータｙ２、データｙ４、およびデータｙ６が信号ｄａｔａ５として出力される。
【０１４９】
さらに、選択器１５２は、通信レート８４７kbps用のイネーブルである信号ｅｎ４ｃにパルスが存在するタイミングで、レジスタ１５１ｃの出力である信号ｄａｔａ７ｃを選択して信号ｄａｔａ５として出力する。すなわち、時刻ｔ３、時刻ｔ７および時刻ｔ１２には、それぞれデータｙ３、データｙ５、およびデータｙ７が信号ｄａｔａ５として出力される。
【０１５０】
また、図１１の図中最も下に、（ｃ）として、演算器１５３の出力である信号ｅｎ６ａ乃至信号ｅｎ６ｃ、および信号ｄａｔａ６の状態が示されている。
【０１５１】
演算器１５３は、信号ｅｎ４ａ乃至信号ｅｎ４ｃのパルスが存在するタイミングで、信号ｄａｔａ４として供給されるデータと、信号ｄａｔａ５として供給されるデータとを用いた所定の演算を行い、演算結果を信号ｄａｔａ６として出力する。
【０１５２】
すなわち、図１１（ｃ）に示されるように、演算器１５３は、時刻ｔ１において、信号ｄａｔａ４として供給されるデータｘ１と信号ｄａｔａ５として供給されるデータｙ１とを用いた所定の演算を行い、演算結果のデータｚ１を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ１において、イネーブルとして信号ｅｎ６ａのパルスを出力する。また、演算器１５３は、時刻ｔ１３において、信号ｄａｔａ４として供給されるデータｘ８と信号ｄａｔａ５として供給されるデータｙ８とを用いた所定の演算を行い、演算結果のデータｚ８を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ１３において、イネーブルとして信号ｅｎ６ａのパルスを出力する。
【０１５３】
時刻ｔ１、時刻ｔ１３に行われるこれらの演算などの処理は、通信レート２１２kbps用の復調処理として行われることになる。
【０１５４】
また、演算器１５３は、時刻ｔ２において、信号ｄａｔａ４として供給されるデータｘ２と信号ｄａｔａ５として供給されるデータｙ２とを用いた所定の演算を行い、演算結果のデータｚ２を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ２において、イネーブルとして信号ｅｎ６ｂのパルスを出力する。
【０１５５】
さらに、演算器１５３は、時刻ｔ５において、信号ｄａｔａ４として供給されるデータｘ４と信号ｄａｔａ５として供給されるデータｙ４とを用いた所定の演算を行い、演算結果のデータｚ４を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ５において、イネーブルとして信号ｅｎ６ｂのパルスを出力する。
【０１５６】
また、演算器１５３は、時刻ｔ１０において、信号ｄａｔａ４として供給されるデータｘ６と信号ｄａｔａ５として供給されるデータｙ６とを用いた所定の演算を行い、演算結果のデータｚ６を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ１０において、イネーブルとして信号ｅｎ６ｂのパルスを出力する。
【０１５７】
時刻ｔ２、時刻ｔ５、時刻ｔ１０に行われるこれらの演算などの処理は、通信レート４２４kbps用の復調処理として行われることになる。
【０１５８】
また、演算器１５３は、時刻ｔ３において、信号ｄａｔａ４として供給されるデータｘ３と信号ｄａｔａ５として供給されるデータｙ３とを用いた所定の演算を行い、演算結果のデータｚ３を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ３において、イネーブルとして信号ｅｎ６ｃのパルスを出力する。
【０１５９】
また、演算器１５３は、時刻ｔ７において、信号ｄａｔａ４として供給されるデータｘ５と信号ｄａｔａ５として供給されるデータｙ５とを用いた所定の演算を行い、演算結果のデータｚ５を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ７において、イネーブルとして信号ｅｎ６ｃのパルスを出力する。
【０１６０】
さらに、演算器１５３は、時刻ｔ１２において、信号ｄａｔａ４として供給されるデータｘ７と信号ｄａｔａ５として供給されるデータｙ７とを用いた所定の演算を行い、演算結果のデータｚ７を信号ｄａｔａ６として出力する。そして、演算器１５３は、時刻ｔ１２において、イネーブルとして信号ｅｎ６ｃのパルスを出力する。
【０１６１】
時刻ｔ３、時刻ｔ７、時刻ｔ１２に行われるこれらの演算などの処理は、通信レート８４７kbps用の復調処理として行われることになる。
【０１６２】
このようにして、復調演算処理部１０６は、信号ｅｎ４ａ乃至信号ｅｎ４Ｎに基づいて、信号ｄａｔａ４として供給されたデータを、通信レート毎に演算することができる。
【０１６３】
復調演算処理部１０６の出力である信号ｄａｔａ６に存在するデータは、それぞれの通信レートに対応するイネーブルと同じタイミングで出力されているので、選択部１０７は、イネーブルに対応するデータを選択して出力するようにすることができる。
【０１６４】
すなわち、図１０を参照して上述した本発明の復調演算処理部１０６は、図８に示される構成の場合と等価の処理を行うことができるのである。つまり、復調演算処理部１０６は、信号ｄａｔａ４として供給された通信レート２１２kbps用のデータｘ１とｘ８に対して演算を施すとともに、通信レート４２４kbps用のデータｘ２、ｘ４、ｘ６に対しても同じ演算を施す。さらに、復調演算処理部１０６は、信号ｄａｔａ４として供給された、通信レート８４７kbps用のデータｘ３、ｘ５、ｘ７に対しても同じ演算を施す。
【０１６５】
このように、図１０を参照して上述した本発明の復調演算処理部１０６は、例えば、図８に示される演算器１４２Ａ乃至演算器１４２Ｃをまとめて１つの演算器とすることができるものであり、回路規模をより縮小することができるのである。
【０１６６】
図３に戻って、選択部１０７は、復調演算処理部１０６の出力である信号ｄａｔａ６に存在するデータの内容に基づいて、出力すべきデータを選択するようになされている。信号ｄａｔａ６に存在するデータの内容は、例えば、復調演算処理部１０６によるフレームのプリアンブルの復調結果、ＣＲＣの計算結果などを含むものとされる。
【０１６７】
例えば、通信レート２１２kbpsで送信されたフレームに対して通信レート４２４kbps用の復調処理、または通信レート８４７kbps用の復調処理を行った場合、フレームのプリアンブルの復調結果、ＣＲＣの計算結果などは、不適正なものとなる。一方、通信レート２１２kbpsで送信されたフレームに対して通信レート２１２kbps用の復調処理を行った場合、フレームのプリアンブルの復調結果、ＣＲＣの計算結果などは、適正なものとなる。
【０１６８】
選択部１０７は、それぞれの通信レートのデータについて、例えば、フレームのプリアンブルの復調結果、ＣＲＣの計算結果などが適正か否かを判定し、適正と判定された通信レートのデータのみを選択して出力する。
【０１６９】
また、選択部１０７が、それぞれの通信レートのデータについて、例えば、フレームのプリアンブルの復調結果、ＣＲＣの計算結果などが適正か否かを判定することで、リーダライタの通信レートが判明することになる。リーダライタの通信レートが判明した後、受信されるフレームの復調処理においては、例えば、イネーブル生成部１０４のうち、リーダライタの通信レートに対応するもののみが動作するようになされている。
【０１７０】
例えば、リーダライタの通信レートが２１２kbpsであると判明した後は、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎのうち、イネーブル生成部１０４ａのみが動作し、イネーブル生成部１０４ｂ乃至イネーブル生成部１０４Ｎは動作しないようになされている。
【０１７１】
このようにすることで、復調機能部１００が搭載された非接触ＩＣカードは、通信レートが未知の信号に対しても復調可能とすることができ、いずれの通信レートでも通信可能であるようにすることができる。
【０１７２】
また、本発明では、並列／直列変換部１０５、復調演算処理部１０６、および選択部１０７を設けたことにより、回路規模の増大を極力抑制しつつ、複数の通信レートの問題を解決できる。
【０１７３】
次に、図１２のフローチャートを参照して、本発明の復調機能部１００による復調処理について説明する。
【０１７４】
ステップＳ２１において、アナログ検波回路１０２は、アンテナ１０１で受信した信号をアナログ検波する。このとき、例えば、アンテナ１０１で受信した信号が、包絡線検波または同期検波されることにより得られたアナログ信号がＡ／Ｄ変換部１０３に供給される。
【０１７５】
ステップＳ２２において、Ａ／Ｄ変換部１０３は、ステップＳ２１の処理に伴って出力されたアナログ信号を、Ａ／Ｄ変換する。このとき、Ａ／Ｄ変換部１０３は、アナログ検波回路１２から出力されたアナログ信号を、例えば、１３．５６ＭＨｚサンプリングしてデジタル信号に変換して、イネーブル生成部１０４ａ乃至イネーブル生成部１０４Ｎに供給する。なお、Ａ／Ｄ変換部１０３によるサンプリングレートは、通常、リーダライタから送信された信号の搬送波（キャリア）の周波数に対応するものとされる。
【０１７６】
ステップＳ２３において、イネーブル生成部１０４は、各通信レートに対応するイネーブルを生成する。
【０１７７】
このとき、例えば、信号ｄａｔａ１の立ち上がりおよび立ち下りが検出され、立ち上がりおよび立ち下りから１／４周期後に、電圧レベルが「Ｈ」となるパルスを生成し、そのパルスからなるデジタル信号を信号ｅｎ２ａ乃至信号ｅｎ２Ｎとして出力される。
【０１７８】
これにより、例えば、図５を参照して上述したようにイネーブルが生成される。
【０１７９】
ステップＳ２４において、並列／直列変換部１０５は、ステップＳ２２の処理で得られたデジタル信号から各通信レートに対応するデータをそれぞれ抽出し、ステップＳ２３の処理で生成されたイネーブルのそれぞれに対応させて１つの信号線上に出力する。
【０１８０】
このとき、例えば、図７を参照して上述したように、並列／直列変換部１０５は、複数の通信レート（いまの例では３つ）のそれぞれに対応するデータを、１つの信号線（信号ｄａｔａ４）上に出力し、それぞれのデータが出力されたタイミングで、イネーブルを出力する。
【０１８１】
ステップＳ２５において、復調演算処理部１０６は、ステップＳ２４の処理により出力されたデータのそれぞれに対して、通信レートに対応するイネーブル毎に演算処理を施す。このとき、例えば、図９を参照して上述したように、各通信レートに対応するイネーブルに基づいて、選択器１５２がデータを演算器１５３に供給し、演算器１５３が演算を行う。そして、演算器１５３は、通信レート毎の演算結果のデータを、１つの信号線上に信号ｄａｔａ６として出力する。
【０１８２】
ステップＳ２６において、選択部１０７は、適正な通信レートのデータを選択する。このとき、例えば、それぞれの通信レートのデータについて、例えば、フレームのプリアンブルの復調結果、ＣＲＣの計算結果などが適正か否かを判定し、適正と判定された通信レートのデータのみが選択されて出力される。
【０１８３】
このようにして復調処理が実行される。このようにすることで、復調機能部１００が搭載された非接触ＩＣカードは、通信レートが未知の信号に対しても復調可能とすることができ、いずれの通信レートでも通信可能であるようにすることができる。
【０１８４】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１８５】
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１８６】
１００  復調機能部，  １０１  アンテナ，  １０２  アナログ検波回路，  １０３  Ａ／Ｄ変換部，  １０４ａ乃至１０４Ｎ  イネーブル生成部，  １０５  並列／直列変換部，  １０６  復調演算処理部，  １０７  選択部，  １０８ａ乃至１０８ｃ  タイミング生成部，  １０９ａ乃至１０９ｃ  イネーブル出力部，  １１１ａ乃至１１１ｃ  記録部，  １１２  出力選択部，  １５１ａ乃至１５１ｃ  レジスタ，  １５２  選択器，  １５３  演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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