(57)【要約】【課題】誤動作を引き起こすこと無くテスト時間を短縮するＬＳＩ試験装置、ＬＳＩ試験方法を提供する。【解決手段】ＬＳＩ試験装置は、試験部と、判定部と、選択部と、制御部とを具備する。試験部）は、単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の回路ブロックを含む試験ブロックを並列に試験する。判定部は、試験部による試験の結果に基づいて、回路ブロックの動作の良否を判定する。選択部は、試験ブロックが判定部によって動作不良と判定された回路ブロックを含むとき、試験ブロックを複数のブロック群に振り分ける。この複数のブロック群のうちの少なくとも１つのブロック群は動作不良と判定された回路ブロックのみを含む。制御部は、動作不良と判定された回路ブロックのみを含むブロック群を再試験するように試験部に指示する。【選択図】図６
2011141140.tif 000002
【特許請求の範囲】
【請求項１】
単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の前記回路ブロックを含む試験ブロックを並列に試験する試験部と、
前記試験部による試験の結果に基づいて、前記回路ブロックの動作の良否を判定する判定部と、
前記試験ブロックが前記判定部によって動作不良と判定された回路ブロックを含むとき、前記試験ブロックを複数のブロック群に振り分ける選択部と、前記複数のブロック群のうちの少なくとも１つのブロック群は前記動作不良と判定された回路ブロックのみを含み、
前記動作不良と判定された回路ブロックのみを含むブロック群を再試験するように試験部に指示する制御部と
を具備するＬＳＩ試験装置。
【請求項２】
前記選択部は、前記試験ブロックが動作不良と判定された回路ブロックと動作良好と判定された回路ブロックとを含むとき、前記動作不良と判定された回路ブロックを含むブロック群と、前記動作良好と判定された回路ブロックを含むブロック群とに振り分ける
請求項１に記載のＬＳＩ試験装置。
【請求項３】
前記選択部は、前記試験ブロックが動作不良と判定された回路ブロックのみを複数含むとき、前記動作不良と判定された回路ブロックを所定の数のブロック群に振り分ける
請求項１または請求項２に記載のＬＳＩ試験装置。
【請求項４】
前記制御部は、前記半導体集積回路に含まれる全ての前記回路ブロックが前記動作良好と判定されるまで、または、前記試験ブロックが１の前記動作不良と判定された回路ブロックのみを含むまで前記試験ブロックの振り分けと前記再試験とを繰り返すように指示する
請求項２または請求項３に記載のＬＳＩ試験装置。
【請求項５】
前記選択部は、最初の試験に対して前記半導体集積回路に含まれる全ての前記回路ブロックを１の試験ブロックに振り分ける
請求項１から請求項４のいずれかに記載のＬＳＩ試験装置。
【請求項６】
前記試験部は、前記回路ブロックに含まれる多くの回路が同時に動作するように生成され、前記回路ブロックが同時動作の影響により誤動作するか否かを確認する同時動作パタンを用いて前記試験ブロックに含まれる前記回路ブロックを並列に試験を行って、同時動作可能な前記回路ブロックを抽出する
請求項５に記載のＬＳＩ試験装置。
【請求項７】
前記半導体集積回路に含まれる全ての前記回路ブロックが前記動作良好と判定された回路ブロックに含まれた後、前記回路ブロックの故障を検出するための故障検出パタンを用いて前記動作良好と判定された回路ブロックを含むブロック群を時系列的に試験する
請求項５または請求項６に記載のＬＳＩ試験装置。
【請求項８】
単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の前記回路ブロックを含む試験ブロックを並列に試験するステップと、
前記試験の結果に基づいて、前記回路ブロックの動作の良否を判定するステップと、
前記試験ブロックが動作不良と判定された回路ブロックを含むとき、前記試験ブロックを複数のブロック群に振り分けるステップと、前記複数のブロック群のうちの少なくとも１つのブロック群は前記動作不良と判定された回路ブロックのみを含み、
前記動作不良と判定された回路ブロックのみを含むブロック群を前記試験ブロックとして再試験するステップと
を具備する
ＬＳＩの試験方法。
【請求項９】
前記振り分けるステップは、前記試験ブロックが動作不良と判定された回路ブロックと動作良好と判定された回路ブロックとを含むとき、前記動作不良と判定された回路ブロックを含むブロック群と、前記動作良好と判定された回路ブロックを含むブロック群とに振り分けるステップを備える
請求項８に記載のＬＳＩの試験方法。
【請求項１０】
前記振り分けるステップは、前記試験ブロックが動作不良と判定された回路ブロックのみを複数含むとき、前記動作不良と判定された回路ブロックを所定の数のブロック群に振り分けるステップを備える
請求項８または請求項９に記載のＬＳＩの試験方法。
【請求項１１】
前記再試験するステップは、前記半導体集積回路に含まれる全ての前記回路ブロックが前記動作良好と判断されたとき、または、前記試験ブロックが１の前記動作不良と判定された回路ブロックのみを含むとき、試験を終了するステップを備える
請求項９または請求項１０に記載のＬＳＩの試験方法。
【請求項１２】
前記振り分けるステップは、最初の試験に対して前記半導体集積回路に含まれる全ての前記回路ブロックを１の試験ブロックに振り分ける
請求項８から請求項１１のいずれかに記載のＬＳＩの試験方法。
【請求項１３】
前記試験するステップおよび前記再試験するステップは、前記回路ブロックに含まれる多くの回路が同時に動作するように生成され、前記回路ブロックが同時動作の影響により誤動作するか否かを確認する同時動作パタンを用いて前記試験ブロックに含まれる前記回路ブロックを並列に試験を行って、同時動作可能な前記回路ブロックを抽出するステップを備える
請求項１２に記載のＬＳＩの試験方法。
【請求項１４】
前記半導体集積回路に含まれる全ての前記回路ブロックが前記動作良好と判定された回路ブロックに含まれた後、前記回路ブロックの故障を検出するための故障検出パタンを用いて前記動作良好と判定された回路ブロックを含むブロック群を時系列的に試験するステップをさらに具備する
請求項１２または請求項１３に記載のＬＳＩの試験方法。
【請求項１５】
請求項８から請求項１４のいずれかに記載のＬＳＩの試験方法をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ試験装置および試験方法に関する。
【背景技術】
【０００２】
ＬＳＩの故障検出をするテストでは、ＬＳＩ回路に組み込まれた専用のテスト回路を用いて、故障検出用のテストパタンを被テスト回路に入力して、被テスト回路からの出力が期待通りの値（期待値）かどうかを確認することで故障の検出をしている。専用のテスト回路としてはスキャン回路やＬｏｇｉｃＢＩＳＴ（Ｌｏｇｉｃ  Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ：図１参照）などがある。ただし、近年のＬＳＩの拡散プロセス構造の微細化・回路の大規模化によるリーク電流の増大によって、回路が同時動作するときの電源の揺れやテスト装置の性能限界からくる急激な電圧降下の影響が大きくなってきている。その影響により内部回路の動作が不安定になり誤動作を引き起こし易くなっている。特に、スキャンテストやＬｏｇｉｃＢＩＳＴテスト手法では、ＬＳＩ回路の同時動作率が実使用時に比べて一般的に高く、同時動作の影響が顕著になる傾向がある。
【０００３】
また、別の大きな問題として、製造ロット間のリーク電流のばらつきの増大が存在する。ＬＳＩのテスト時の同時動作による電源の電圧降下にも製造ロット間で大きな違いが出るため、誤動作しやすいＬＳＩと誤動作しにくいＬＳＩが製造される原因となっている。
【０００４】
ＬＳＩの内部回路の故障検出を実施するテスト手法の一つであるＬｏｇｉｃＢＩＳＴについて、説明する。ＬｏｇｉｃＢＩＳＴは、テストパタン生成回路（ＴＰＧ：Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）と、出力結果解析回路（ＯＲＡ：Ｏｕｔｐｕｔ  Ｒｅｓｐｏｎｓｅ  Ａｎａｌｙｓｉｓ）とを備えるＬＳＩに適用される。テストパタン生成回路は、被テスト対象である回路へ入力されるテストパタンを生成する。出力結果解析回路は、内部回路からの出力結果を解析する。
【０００５】
被テスト回路は、ノーマルモードと、シフトモードの２つの動作モードを備える。ノーマルモードでは、被テスト回路は、通常の回路構成で動作をする。シフトモードでは、被テスト回路のフリップフロップのデータ線が数珠繋ぎになって複数のスキャンチェーンを構成する。それぞれのスキャンチェーンの入力は、テストパタン生成回路につながり、出力は、出力結果解析回路につながっている。そのため、シフトモードに切り替わると、テストパタン生成回路からＬＳＩ内の各フリップフロップにデータを容易に入力することができる。また、ノーマルモード時にフリップフロップに保存されているデータは、シフトモードに切り替わると、出力結果解析回路にシリアルに出力することができる。出力結果解析回路は、受け取ったデータを解析してテスト結果を出力する。テスト結果は、ＬＳＩの出力端子からインタフェース部を経由して、ＬＳＩ試験装置のメモリ部に格納される。ＬＳＩ試験装置は、出力されたテスト結果と期待値とが一致するかを判定し、一致すればＰＡＳＳ判定、不一致であればＦＡＩＬ判定を出す。
【０００６】
テスト回路が複数のブロックに分割されているＬＳＩの場合、予め選択された複数のブロックのテストを並行して実施することが可能である（ブロックの集合をブロック群と呼ぶ）。また、テストされないブロックが無いようにブロック群を決定し、各ブロック群をシリアルにテストすることにより、最終的には全ブロックのテストを実施することができる。
【０００７】
図１に示されるように、回路ブロック１〜４を備えるＬＳＩにおいて、回路ブロック１と回路ブロック２とをまとめてブロック群Ａ、回路ブロック３と回路ブロック４とをまとめてブロック群Ｂとすると、全ての回路ブロックはいずれかのブロック群に含まれる。“各ブロック群をシリアル（時系列的）にテストする”とは、ブロック群Ａに含まれる回路ブロック１、２をパラレル（同時進行的）にテストし、その後、ブロック群Ｂに含まれる回路ブロック３、４をパラレル（同時進行的）にテストするということである。このようにテストすると、試験時間を短縮して回路ブロック１〜４を全てテストすることができる。すなわち、全ブロックのテストを同時に実施すると一番テスト時間を短くすることができ、シリアルにテストするブロック群が多くなるほど、テスト時間が増加する。
【０００８】
図２に示されるフローチャートを参照して、各ブロック群がシリアルに故障検出テストを実施されるテストフローを説明する。
【０００９】
ＬＳＩ試験装置は、各ブロック群に対して故障検出用パタンを供給し、各ブロック群を順にテストする（ステップＳ３０３）。
【００１０】
ＬＳＩ試験装置は、ＬＳＩから出力されるテスト結果と期待値とを比較する（ステップＳ３０４）。ＬＳＩ試験装置は、出力されたテスト結果と期待値とが一致する場合（ステップＳ３０５−ＹＥＳ）、ＰＡＳＳ判定を下す（ステップＳ３０６）。出力されたテスト結果と期待値とに不一致がある場合には（ステップＳ３０５−ＮＯ）、ＦＡＩＬ判定を下す（ステップＳ３０７）。ＦＡＩＬ判定が下されたＬＳＩは、回路が正しく動作しない不良品である。
【００１１】
ＬＳＩに含まれる全回路ブロックをパラレルにテストすると、回路の同時動作に起因する電源の揺れが起きることがある。また、ＬＳＩ試験装置や試験冶工具の性能限界に起因する急激な電圧降下が起きることがある。これらの影響により、内部回路の動作が不安定になり、誤動作する場合がある。そのような誤動作を避けるために、複数のブロック群を予め決めておき、各ブロック群を順にテストするテストフローを採用していた。
【００１２】
また、リーク電流のばらつきが大きいプロセスによってＬＳＩが製造される場合、製造ロット間でもＬＳＩ電源の電圧降下に大きな違いが出る。そのため、同時動作によって誤動作しやすいＬＳＩと、誤動作しにくいＬＳＩが製造される。そのためＬＳＩ試験装置は、リーク電流が一番大きい製造ロットでも誤動作を起こさないように決定されたブロック群をシリアルにテストしていた。しかし、ブロック群の数が増えるほど、テスト時間が長くなってしまう。このような方法では、リーク電流の小さい製造ロットのＬＳＩでも同じブロック群の組み合わせでテストが実施される。しかし、そのような製造ロットのＬＳＩは、もっと少ないブロック群の数でも誤動作を起こさずにテストできることが多い。そのため、無駄に長い時間を使ってテストを実施していることになる。
【００１３】
試験時間を短縮する方法として、特開２００４−３６２１５７号公報に開示される半導体装置、そのアドレス割り付け方法、および半導体装置の制御方法が知られている。この半導体装置、そのアドレス割り付け方法、および半導体装置の制御方法は、主な構成が同じで、所定の入力信号に対して同じ出力信号を生成する複数の機能マクロと、それらに対応した複数の選択信号出力を備える。共通アドレスを受信した場合に、複数の選択信号出力のうち少なくとも２つを同時に活性化し、複数の機能マクロのうち少なくとも２つを同時に選択する選択手段を有する。共通アドレスにアクセスすることで、複数の機能マクロを並列に動作させ、半導体装置の処理時間を短縮する。このような方法は、同一機能を同時にテストするため、テストデータ（テストパタン）の供給を同時にすることができるが、同時動作に対する影響を考慮して試験するわけではない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−３６２１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、誤動作を引き起こすこと無くテスト時間を短縮するＬＳＩ試験装置、ＬＳＩ試験方法を提供する。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の観点では、ＬＳＩ試験装置（１０）は、試験部（１２０）と、判定部（１３０）と、選択部（１４０）と、制御部（１１０）とを具備する。試験部（１２０）は、単独で試験可能な回路ブロック（３４）を複数備える半導体集積回路（３０）の指定された１または複数の回路ブロック（３４）を含む試験ブロックを並列に試験する。判定部（１３０）は、試験部（１２０）による試験の結果に基づいて、回路ブロック（３４）の動作の良否を判定する。選択部（１４０）は、試験ブロックが判定部（１３０）によって動作不良と判定された回路ブロック（３４）を含むとき、試験ブロックを複数のブロック群に振り分ける。この複数のブロック群のうちの少なくとも１つのブロック群は動作不良と判定された回路ブロックのみを含む。制御部（１１０）は、動作不良と判定された回路ブロックのみを含むブロック群を再試験するように試験部に指示する。
【００１８】
本発明の他の観点では、ＬＳＩの試験方法は、並列に試験するステップと、試験の結果に基づいて回路ブロックの動作の良否を判定するステップと、振り分けるステップと、再試験するステップとを具備する。並列に試験するステップでは、単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の前記回路ブロックを含む試験ブロックが並列に試験される。振り分けるステップでは、試験ブロックが動作不良と判定された回路ブロックを含むとき、試験ブロックが複数のブロック群に振り分けられる。この複数のブロック群のうちの少なくとも１つのブロック群は、動作不良と判定された回路ブロックのみを含む。再試験するステップでは、動作不良と判定された回路ブロックのみを含むブロック群が試験ブロックとして再試験される。
【発明の効果】
【００１９】
本発明によれば、誤動作を引き起こすこと無く且つ無駄にテスト時間を延ばすことなくテストを実施し、テスト時間を短縮するＬＳＩ試験装置、ＬＳＩ試験方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】テスト専用回路を搭載するＬＳＩの構成を示すブロック図である。
【図２】テスト手順を示すフローチャートである。
【図３】本発明の実施の形態に係るＬＳＩ試験システムの構成を示す図である。
【図４】本発明の実施の形態に係るＬＳＩ試験装置で実行されるテストプログラムの構成を示す図である。
【図５】本発明の実施の形態に係る試験対象のＬＳＩの構成を示すブロック図である。
【図６】本発明の実施の形態に係るＬＳＩ試験装置の動作を示すフローチャートである。
【図７】試験ブロック群の分割動作を示すフローチャートである。
【図８】本発明の実施の形態に係るＬＳＩ試験装置の他の動作を示すフローチャートである。
【発明を実施するための形態】
【００２１】
図面を参照して本発明の実施の形態を説明する。
【００２２】
本発明の実施の形態に係るＬＳＩ試験システムは、図３に示されるように、ＬＳＩ試験装置１０と、試験対象であるＬＳＩ３０と、ＬＳＩ試験装置１０とＬＳＩ３０とを接続するテストボード等を含むインタフェース部（Ｉ／Ｆ部）２０とを具備する。ＬＳＩ試験装置１０は、テストフローを示すテストプログラムを実行し、ＬＳＩ３０の動作の良否を判定する。テストプログラムは、補助記憶部１６に格納されている。テストプログラムは、テスト実行時にユーザの操作によるキーボード等の入力部１１またはマウス等の補助入力部１５からの指示に基づいてメモリ部１３に転送される。中央処理部１２は、メモリ部１３に格納されるテストプログラムを実行し、試験結果を表示部１４に出力する。また、試験結果は、補助記憶部１６に格納され、電子データとして他の装置で利用されてもよい。
【００２３】
テストプログラムは、図４に示されるように、制御部１１０、試験部１２０、判定部１３０、ブロック選択部１４０を備える。制御部１１０は、試験部１２０、判定部１３０、ブロック選択部１４０を制御してテストフローを管理し、ＬＳＩ３０の動作の良否を判定する。試験部１２０は、制御部１１０の指示に基づいて、ＬＳＩ３０に供給するクロックを制御し、ＬＳＩ３０にテストデータ（パタン）を供給してテストを実行する。判定部１３０は、ＬＳＩ３０から出力される試験結果に基づいてＬＳＩ３０に含まれる回路ブロックが正常に動作したか否かを判定する。ブロック選択部１４０は、判定部１３０の判定結果に基づいて、テストを行うＬＳＩ３０に含まれる回路ブロックを選択する。
【００２４】
本実施の形態では、試験対象のＬＳＩ３０は、ＬｏｇｉｃＢＩＳＴを搭載する。試験対象のＬＳＩ３０は、図５に示されるように、回路ブロック３４−１〜４と、ＴＡＰ回路（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ回路）３２とを具備する。回路ブロック３４−１〜４は、それぞれ制御回路（ＣＴＲＬ）３６２、テストパタン生成回路（ＴＰＧ：Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）３６４、出力結果解析回路（ＯＲＡ：Ｏｕｔｐｕｔ  Ｒｅｓｐｏｎｓｅ  Ａｎａｌｙｓｉｓ）３６６、スキャンチェーン３６８を備える。本実施の形態においては、回路ブロック３４−１〜４の４ブロックを例示して説明するが、ブロック数は４に限定されない。ここで、回路ブロック３４−１〜４のいずれかを特定せずに説明するときには回路ブロック３４として説明する。
【００２５】
ＴＡＰ回路３２は、ＬＳＩ試験装置１０から入力するデータおよびクロックを監視し、試験時のＬＳＩ３０の内部回路を制御する。制御回路３６２は、ＴＡＰ回路３２から受信する命令を実施するための制御信号を生成し、回路ブロック３４内の回路に供給する。また、制御回路３６２は、出力結果解析回路３６６からのテスト結果をＴＡＰ回路３２に送る。すなわち、ＴＡＰ回路３２は、ＬＳＩ試験装置１０からのテスト制御信号をＴＤＩ（Ｔｅｓｔ  Ｄａｔａ  Ｉｎ）端子経由で受け取り、各回路ブロック３４の制御回路３６２との間で制御信号をやりとりする。また、ＴＡＰ回路３２は、各回路ブロック３４の制御回路３６２からのテスト結果を受け取り処理して、ＴＤＯ（Ｔｅｓｔ  Ｄａｔａ  Ｏｕｔ）端子からＬＳＩ試験装置１０に出力する。テストパタン生成回路３６４は、制御回路３６２の制御に従い受信したデータに基づいてテストパタンを生成し、スキャンチェーン３６８に供給する。出力結果解析回路３６６は、スキャンチェーン３６８から出力される試験結果を示すデータを取り込んで解析し、テスト結果を制御回路３６２に出力する。
【００２６】
ＬＳＩ３０を試験するとき、まず、ＬＳＩ試験装置１０から回路ブロック３４−１〜４を制御するための信号がＴＤＩ端子を介してＴＡＰ回路３２に送られる。ＴＡＰ回路３２は、ＬＳＩ試験装置１０から取り込んだデータに基づいて、試験動作を実施する回路ブロック３４に対応する制御信号を生成し、試験を行う回路ブロック３４の制御回路３６２へ送る。制御回路３６２は、回路ブロック３４内の回路にクロックおよびデータを供給し、テストパタン生成回路３６４および出力結果解析回路３６６を動作する状態に制御する。試験を実行しない回路ブロック３４は、クロックが停止され、テストパタン生成回路３６４および出力結果解析回路３６６を停止する。テストパタン生成回路３６４および出力結果解析回路３６６の動作停止により、リーク電流は抑制され、また、試験を実行する回路ブロック３４に対する同時動作の影響が抑制される。
【００２７】
所定のテストパタンによる試験が終了すると、テスト結果は、制御回路３６２または出力結果解析回路３６６に設けられる専用のレジスタ回路に一時保管される。並行して実行された全ての回路ブロック３４のテストパタンの試験が終了した後、制御回路３６２は一時保管されているテスト結果をＴＡＰ回路３２へ送る。ＴＡＰ回路３２は、テスト結果をＴＤＯ端子からシリアルにＬＳＩ試験装置１０に送る。
【００２８】
ここで、本実施の形態において、テストパタンは、故障検出パタンと同時動作パタンとを有する。故障検出パタンは、従来のＬＳＩ動作試験において適用されているテストパタンであり、ＬＳＩ３０内の回路の故障を検出することを目的とするパタンである。また、同時動作パタンは、ＬＳＩ３０の各回路ブロック３４−１〜４が同時動作の影響により誤動作するか否かを確認するためのテストパタンである。すなわち、できるだけ多くの回路が同時動作するようにテストパタンが生成されており、同時動作パタンは、同時動作の影響を他の回路ブロックに与えやすい状況を作り出す。複数の回路ブロック３４が同時動作パタンによって動作することにより、同時動作の影響で誤動作するか否かを確認することができる。この同時動作パタンが短いほどテスト時間は短縮できる。
【００２９】
図６および図７を参照して、本実施の形態に係るＬＳＩ試験システムの動作を説明する。
【００３０】
ＬＳＩ３０の試験は、まず同時動作パタンを用いて行われる。全回路ブロック３４−１〜４は、１つのブロック群として未試験ブロック群リストに登録される。すなわち、全回路ブロック３４−１〜４を同時に動作させて同時動作の影響による誤動作があるか否かが試験されることになる（ステップＳ５０２）。
【００３１】
未試験ブロック群リストに登録されている未試験ブロック群の１つを試験ブロック群として選択する（ステップＳ５０４）。開始直後では、全回路ブロック３４−１〜４が１つの未試験ブロック群として登録されているだけであり、全回路ブロック３４−１〜４を含む未試験ブロック群が試験ブロック群として選択される。
【００３２】
試験ブロック群に含まれる全ての回路ブロックは、並列に同時動作パタンで試験される（ステップＳ５０６）。試験開始直後は、ＬＳＩ３０内の全ての回路ブロック３４−１〜４が同時に動作することになり、最も同時動作の影響を受けやすい。試験ブロック群に含まれる全ての回路ブロックの同時動作の試験が終了すると、ＴＤＯ端子から各回路ブロックのテスト結果がシリアルに出力される。ＬＳＩ試験装置１０は、このテスト結果に基づいて、良否判定する。
【００３３】
出力結果が期待値と一致しない回路ブロックがある場合、すなわち、動作不良を起こしている回路ブロックがある場合（ステップＳ５０８−ＮＯ）、ＬＳＩ試験装置１０は、試験ブロック群に含まれるブロック数を調べる。試験ブロック群に１個の回路ブロックしか含まれていない場合（ステップＳ５１０−ＹＥＳ）、その回路ブロックしか試験動作していないため、回路ブロックを分割して同時動作の影響を小さくすることはできない。したがって、ＬＳＩ試験装置１０は、その回路ブロックを動作不良であると判断し、試験対象のＬＳＩ３０をＦＡＩＬ判定とする（ステップＳ５２４）。
【００３４】
試験ブロック群に複数の回路ブロックが含まれている場合（ステップＳ５１０−ＮＯ）、試験ブロック群を複数のブロック群に分割する（ステップＳ５３０）。
【００３５】
ブロック群の分割は、図７に示されるように、試験ブロック群に含まれる回路ブロックにＰＡＳＳ判定の回路ブロックがある場合（ステップＳ５３２−ＮＯ）、そのＰＡＳＳ判定の回路ブロックをまとめて合格ブロック群リストに登録する。その回路ブロックは、同時動作において同時動作の影響を受けても誤動作していないため、複数の回路ブロックがＰＡＳＳ判定の場合にはまとめて合格ブロック群としてよい。ＦＡＩＬ判定の回路ブロックは、１つの未試験ブロック群にまとめられ、未試験ブロック群リストに登録される（ステップＳ５３６）。試験前のブロック群に比べてＰＡＳＳ判定の回路ブロックが分離されただけ少ない回路ブロックを含むことになり、新しい未試験ブロック群を対象とする同時動作試験が行われる。
【００３６】
試験ブロック群にＰＡＳＳ判定の回路ブロックがなく、全ての回路ブロックがＦＡＩＬ判定の場合（ステップＳ５３２−ＹＥＳ）、ＦＡＩＬ判定の回路ブロックを任意の複数のブロック群に分割し、それぞれ未試験ブロック群として未試験ブロック群リストに登録する（ステップＳ５３４）。なるべく多くの回路ブロックを同時に動作させるように、２または３のブロック群に分割することが好ましい。
【００３７】
試験ブロック群が分割されて未試験ブロック群リストに登録されると、図６に示されるように、ステップＳ５０４に戻り、未試験ブロック群リストに登録されているブロック群のうちの１つが試験ブロック群として選択される（ステップＳ５０４）。試験ブロック群に含まれる回路ブロックには、ＴＤＩ端子から入力される命令によってクロックが供給され、テストパタン生成回路３６４、出力結果解析回路３６６を動作可能な状態にする。選択された試験ブロック群に含まれない回路ブロックでは、クロックの供給が停止され、テストパタン生成回路３６４、出力結果解析回路３６６を停止状態にする。余分な同時動作を排除した上で、試験ブロック群に含まれる全ての回路ブロックに対してパラレルに同時動作パタンを走行させてテストが実施される。このようにして、同時動作パタンによる試験においてＦＡＩＬ判定の回路ブロックを含む場合、同時動作可能な回路ブロック群が抽出され、ブロック群が細分化される。
【００３８】
一方、試験ブロック群に含まれる全ての回路ブロックの出力結果が期待値と一致している場合（ステップＳ５０８−ＹＥＳ）、ＬＳＩ試験装置１０は、試験ブロック群をＰＡＳＳ判定として合格ブロック群に登録する（ステップＳ５１２）。その後、未試験ブロック群リストに登録されている未試験ブロック群が残っていれば（ステップＳ５１４−ＹＥＳ）、未試験ブロック群に対してステップＳ５０４から実行し、同時動作パタンのテストを実行する。このように、ＬＳＩ３０に含まれる回路ブロックの集合は、細分化されながら合格ブロック群リストに登録される。
【００３９】
未試験ブロック群リストに登録されている未試験ブロック群がなくなると、すなわち、ＬＳＩ３０に含まれる全てのブロックが合格ブロック群のいずれかに属して合格ブロック群リストに登録されると（ステップＳ５１４−ＮＯ）、同時動作パタンの試験を終了し、故障検出パタンによる故障検出が行われる。すなわち、合格ブロック群に含まれる回路ブロック群が故障検出パタンにより同時に試験される。１つの回路ブロック群の試験が終了すると次の回路ブロック群の試験を行うというように、合格ブロック群リストに基づいて、合格ブロック群毎に時系列に試験が行われる（ステップＳ５１６）。このとき、試験対象となっているブロック群に含まれる回路ブロックには、クロックが供給され、テストパタン生成回路３６４、出力結果解析回路３６６は動作可能な状態とする。試験対象となっているブロック群に含まれない回路ブロックでは、クロックが停止され、テストパタン生成回路３６４、出力結果解析回路３６６は停止状態にする。このような状態で、試験ブロック群に含まれる全ての回路ブロックに対してパラレルに故障検出パタンを走行させてテストが実施される。
【００４０】
故障検出パタンによる試験において、ＬＳＩ３０に含まれる全ての回路ブロックがＰＡＳＳ判定であれば（ステップＳ５１８−ＹＥＳ）、ＬＳＩ試験装置１０は、ＰＡＳＳ判定してＬＳＩ３０を合格品とする（ステップＳ５２２）。故障検出パタンによる試験において、いずれかの回路ブロックが動作不良を起こしている場合（ステップＳ５１８−ＮＯ）、ＦＡＩＬ判定してＬＳＩ３０を不良品とする（ステップＳ５２４）。
【００４１】
このように、本実施の形態のテストフローは、回路ブロックの組み合わせを決定する部分と、故障検出を行う部分との大まかに２つに分かれている。回路ブロックの組み合わせを決定する部分では、同時動作パタンを使用して、同時動作の影響で誤動作しやすい回路ブロックを抽出し、パラレルに同時動作パタンを走行させても誤動作しない回路ブロックの組み合わせの最適な数のブロック群を決定する（ステップＳ５０２〜Ｓ５１４、Ｓ５３０）。故障検出を行う部分では、決定されたブロック群に対してシリアルに故障検出パタンを走行させることによって、同時動作の影響が少ない状態で回路の故障検出をする（ステップＳ５１６〜Ｓ５２４）。
【００４２】
リーク電流が大きい製造ロットにおいて同時動作による誤動作を引き起こさないように故障検出テストを実施するためには、ＬＳＩ３０内の回路ブロックを適当数のブロック群に振り分ける必要がある。一方、リーク電流が小さい製造ロットにおいては、リーク電流が大きい製造ロットより多くの回路ブロックを含むブロック群（ブロック群の数は少なくなる）でも、同時動作による誤動作を起こさずにテストを実施することができる。本発明では、ＬＳＩの製造ロットのリーク電流に合わせて、同時動作による回路の誤動作がないように最適な個数のブロック群を決定したのち、故障検出テストを実行するため、ブロック群の個数を少なく抑えることができる。したがって、テスト時間の増加を抑えることができる。
【００４３】
ここでは、ＬｏｇｉｃＢＩＳＴを搭載するＬＳＩについて説明したが、スキャン回路を有するＬＳＩにおいても、クロック供給についてＬＳＩ試験装置からブロック毎に制御が可能な回路構成であれば、本発明を適用することができる。
【００４４】
また、同時動作パタンを使用せずに、故障検出パタンだけでも、試験時間を短縮することが可能である。図８を参照して、その試験手順を説明する。
【００４５】
図８に示されるように、まず、ＬＳＩ３０に含まれる全回路ブロックに対して並列に故障検出パタンでテストを実施する（ステップＳ６０２）。
【００４６】
テストの結果、全ての回路ブロックがＰＡＳＳ判定の場合、すなわち、ＦＡＩＬ判定となった回路ブロックが無い場合（ステップＳ６０４−ＹＥＳ）、故障した回路が検出されなかった。全ての回路ブロックは正常に動作しているものとして、ＬＳＩ試験装置１０は、ＬＳＩ３０を合格品としてＰＡＳＳ判定を下し、テストを終了する。
【００４７】
試験の結果、ＦＡＩＬ判定となった回路ブロックがある場合（ステップＳ６０４−ＮＯ）、ＰＡＳＳ判定となった回路ブロックがあるか否かを調べる（ステップＳ６１２）。ＰＡＳＳ判定となった回路ブロックとＦＡＩＬ判定となった回路ブロックが混在する場合（ステップＳ６１２−ＹＥＳ）、ＦＡＩＬ判定となった回路ブロックに対してパラレルに故障検出パタンでテストする（ステップＳ６２４）。すなわち、ＬＳＩ試験装置１０は、ＴＡＰ回路３２を介してＦＡＩＬ判定となった回路ブロック群に対してクロックを供給し、テストパタン生成回路３６４、出力結果解析回路３６６を動作状態にする。その他の回路ブロック（ＰＡＳＳ判定となった回路ブロック）は、クロックが停止され、テストパタン生成回路３６４、出力結果解析回路３６６は停止状態になる。このような状態で、ＦＡＩＬ判定となった回路ブロックに対して、故障検出パタンによる試験が並行して行われる。
【００４８】
試験が終了すると、ステップＳ６０４に戻り、合否判定が行われる。このループを回ることによって、ＰＡＳＳ判定となった回路ブロックが抽出され、ＦＡＩＬ判定となった回路ブロックが少なくなっていく。
【００４９】
試験の結果、ＰＡＳＳ判定となった回路ブロックがない場合（ステップＳ６１２）、ＦＡＩＬ判定となった回路ブロックの数を調べる（ステップＳ６１４）。ＦＡＩＬ判定となった回路ブロックが１つであれば（ステップＳ６１４−ＹＥＳ）、同時動作の影響を抑制した状態でも故障を検出しているため、ＬＳＩ試験装置１０は、ＬＳＩ３０を不良品としてＦＡＩＬ判定する（ステップＳ６２６）。
【００５０】
ＦＡＩＬ判定となった回路ブロックが複数であれば（ステップＳ６１４−ＮＯ）、ＦＡＩＬ判定となった回路ブロックを複数のブロック群に振り分ける（ステップＳ６１８）。複数のブロック群のそれぞれに含まれるブロック数は任意とする。ＬＳＩ試験装置１０は、故障検出パタンによってそれぞれのブロック群を時系列的にテストする（ステップＳ６２０）。このとき、それぞれのブロック群に含まれる回路ブロックは、並列に試験される。
【００５１】
全ての回路ブロックがＰＡＳＳ判定となれば（ステップＳ６２２−ＹＥＳ）、故障を検出した回路はないことになるため、ＬＳＩ試験装置１０は、ＬＳＩ３０を合格品としてＰＡＳＳ判定し（ステップＳ６０６）、試験を終了する。ＦＡＩＬ判定となった回路ブロックがある場合（ステップＳ６２２−ＮＯ）、同時動作の影響を抑制した状態でも故障が検出されたことになり、ＬＳＩ試験装置１０は、ＬＩＳ３０を不良品としてＦＡＩＬ判定し（ステップＳ６２６）、試験を終了する。
【００５２】
このようなフローであれば、同時動作パタンを適用する必要がないため、図６、図７に示されるフローに比べて、従来手法からの変更が少なく適用しやすい。ただし、故障検出パタンによる試験時間は同時動作パタンによる試験時間よりも長いため、テストの時間は長くなる傾向にある。
【００５３】
このように、本発明によれば、同時動作による誤動作を抑えながら、テスト時間ができるだけ短くなるようにＬＳＩのテストを実施することができる。
【００５４】
上記実施の形態は、矛盾のない限り組み合わせて実施可能である。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５５】
１０  ＬＳＩ試験装置
１１  入力部
１２  中央処理部
１３  メモリ部
１４  表示部
１５  補助入力部
１６  補助記憶部
２０  インタフェース部
３０  被験ＬＳＩ
３２  ＴＡＰ回路
３４、３４−１〜４  回路ブロック
１１０  制御部
１２０  試験部
１３０  判定部
１４０  ブロック選択部
３６２  制御回路（ＣＴＲＬ）
３６４  テストパタン生成回路（ＴＰＧ）
３６６  出力結果解析回路（ＯＲＡ）
３６８  スキャンチェーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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