(57)【要約】【課題】フラッシュメモリ装置及びその読み出し方法を提供する。【解決手段】本発明のフラッシュメモリ装置は、複数のメモリセルで構成されたメモリセルアレイと、複数のメモリセルに対する読み出し動作を制御する制御ロジックと、制御ロジックの制御に応答して、選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し、感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と、制御ロジックの制御に応答して、硬判定データ及び複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含む。【選択図】      図８
2011165301.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルで構成されたメモリセルアレイと、
前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと、
前記制御ロジックの制御に応答して、選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し、前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と、
前記制御ロジックの制御に応答して、前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記電圧発生回路は前記硬判定データを読み出すための基準電圧と、前記複数の軟判定データを読み出すための複数の可変読み出し電圧とを発生することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記読み出し結果に含まれた前記複数の軟判定データは、前記ページバッファ回路で感知された形態に出力されるか、または信頼性データにエンコーディングされて出力されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記信頼性データは前記ページバッファで内部的にエンコーディングされることを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
前記読み出し結果は１ビットの前記硬判定データとｉビット（ｉは正の整数）の前記信頼性データを含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項６】
前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み、
前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項７】
前記読み出し結果は１ビットの前記硬判定データと、ｊビット（ｊは正の整数）の前記複数の軟判定データを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
選択されたメモリセルの各々から硬判定データを読み出すための基準電圧と複数の可変読み出し電圧とを発生する段階と、
前記選択されたメモリセルの各々に対して前記基準電圧及び前記複数の可変読み出し電圧を印加して前記硬判定データと複数の軟判定データとを感知する段階と、
前記感知された前記硬判定データと複数の軟判定データを読み出し結果として出力する段階とを含み、
前記複数の軟判定データは前記感知された形態に出力されるか、または信頼性データにエンコーディングされて出力されることを特徴とするフラッシュメモリ装置の読み出し方法。
【請求項９】
前記信頼性データはページバッファで内部的にエンコーディングされることを特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。
【請求項１０】
前記信頼性データは前記選択されたメモリセルの各々に対応する前記複数の軟判定データの値に応答して、前記選択されたメモリセルの各々に対応するページバッファの少なくとも２つのラッチにラッチされた値がトグリングされてエンコーディングされることを特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに具体的には、フラッシュメモリ装置の読み出し方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はＤＲＡＭ、ＳＲＡＭなどのような揮発性メモリ装置とＥＥＰＲＯＭ、ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなどのような不揮発性メモリ装置とに区分することができる。揮発性メモリ装置は電源が遮断されれば格納されたデータを失うが、不揮発性メモリは電源が遮断されても格納されたデータを保存することができる。特に、フラッシュメモリは高いプログラミング速度、低い電力消費、大容量データの格納などの長所を有するので、コンピューティングシステムなどで格納媒体として広く用いられている。
【０００３】
フラッシュメモリは、各々のメモリセルに格納されるビット数に応じて各々のメモリセルに格納可能なデータ状態を決めることができる。１つのメモリセルに１ビットデータを格納するメモリセルを単一ビットセル（ｓｉｎｇｌｅ−ｂｉｔ  ｃｅｌｌ）または単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｃｅｌｌ；ＳＬＣ）という。そして１つのメモリセルにマルチビットデータ（例えば、２ビット以上）を格納するメモリセルをマルチビットセル（ｍｕｌｔｉ−ｂｉｔ  ｃｅｌｌ）、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ；ＭＬＣ）またはマルチステートセル（ｍｕｌｔｉ−ｓｔａｔｅ  ｃｅｌｌ）という。マルチビットセルはメモリの高集積化に有利な長所を有する。しかし、１つのメモリセルにプログラムされるビットの数が増加するほど信頼性は低下し、判読失敗率（ｒｅａｄ  ｆａｉｌｕｒｅ  ｒａｔｅ）は増加するようになる。
【０００４】
例えば、１つのメモリセルにｋ個のビットをプログラムするためには、２ｋ個のスレッショルド電圧のうちのいずれか１つがメモリセルに形成されなければならない。メモリセル間の微細な電気的特性の差によって、同一のデータがプログラムされたメモリセルのスレッショルド電圧は一定の範囲のスレッショルド電圧分布（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｄｉｓｔｒｉｂｕｔｉｏｎ）を形成する。各々のスレッショルド電圧分布はｋ個のビットによって生成される２ｋ個のデータ値の各々に対応する。
【０００５】
しかし、スレッショルド電圧分布を配置することができる電圧ウィンドウ（ｖｏｌｔａｇｅ  ｗｉｎｄｏｗ）は制限されているので、ｋが増加するほど隣接したスレッショルド電圧分布の間の距離は減少するようになり、隣接したスレッショルド電圧分布が互いに重畳されるようになる。隣接したスレッショルド電圧分布が重畳されることによって、読み出されたデータにはエラービット（例えば、数個のエラービットまたは数十個のエラービット）を多く含むことになる。したがって、マルチビットデータを格納するフラッシュメモリ装置で読み出されたデータの読み出しエラーを効率的に検出及び訂正することができる方策が切実に要望されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８-０５９６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チップサイズの増加なくエラー訂正に用いられる付加情報を効率的に提供することができるフラッシュメモリ装置及びその読み出し方法を提供することにある。
本発明の他の目的は、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができるフラッシュメモリ装置及びその読み出し方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記の課題を解決するために、本発明に係るフラッシュメモリ装置は、複数のメモリセルで構成されたメモリセルアレイと、前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと、前記制御ロジックの制御に応答して、選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し、前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と、前記制御ロジックの制御に応答して、前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含むことができる。
【０００９】
この実施形態において、前記電圧発生回路は前記硬判定データを読み出すための基準電圧と、前記複数の軟判定データを読み出すための複数の可変読み出し電圧とを発生することができる。
この実施形態において、前記複数の可変読み出し電圧の各々は前記基準電圧と所定の電圧差を有することができる。
この実施形態において、前記基準電圧と各々の可変読み出し電圧との間の電圧差は可変可能である。
【００１０】
この実施形態において、前記読み出し結果に含まれた前記複数の軟判定データは、前記ページバッファ回路で感知された形態として出力されるか、または信頼性データにエンコーディングされて出力され得る。
この実施形態において、前記信頼性データは前記ページバッファで内部的にエンコーディングすることができる。
この実施形態において、前記読み出し結果は１ビットの前記硬判定データと、ｊビット（ｊは正の整数）の前記複数の軟判定データとを含むことができる。
【００１１】
この実施形態において、前記読み出し結果は１ビットの前記硬判定データとｉビット（ｉはｊより小さい正の整数）の前記信頼性データとを含むことができる。
この実施形態において、前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み、前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含むことができる。
【００１２】
この実施形態において、前記複数の第１タイプのラッチは所定の値に初期化された後、順に活性化することができる。
この実施形態において、前記複数の第１タイプのラッチは対応するメモリセルから所定の軟判定データの値が感知されるごとに前記ラッチされた値はトグリングすることができる。
【００１３】
前記の課題を解決するために、本発明に係るメモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するメモリコントローラとを含み、前記フラッシュメモリ装置は、複数のメモリセルで構成されたメモリセルアレイと、前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと、前記制御ロジックの制御に応答して、選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し、前記感知された硬判定データ及び複数の軟判定データを前記メモリコントローラに読み出し結果として出力するページバッファ回路と、前記制御ロジックの制御に応答して、前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み、前記メモリコントローラは前記読み出し結果に応答してデータ判定及びエラー訂正を実行するエラー訂正回路を含むことができる。
【００１４】
前記の課題を解決するために、本発明に係るコンピューティングシステムは、ホストと、フラッシュメモリ装置と、前記ホストの要請によって前記フラッシュメモリ装置を制御するメモリコントローラとを含み、前記フラッシュメモリ装置は、複数のメモリセルで構成されたメモリセルアレイと、前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと、前記制御ロジックの制御に応答して、選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し、前記感知された硬判定データ及び複数の軟判定データを前記メモリコントローラに読み出し結果として出力するページバッファ回路と、前記制御ロジックの制御に応答して、前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み、前記メモリコントローラは前記読み出し結果に応答してデータ判定及びエラー訂正を実行するエラー訂正回路を含むことができる。
【００１５】
前記の課題を解決するために、本発明に係るフラッシュメモリ装置の読み出し方法は、選択されたメモリセルの各々から硬判定データを読み出すための基準電圧と複数の可変読み出し電圧とを発生する段階と、前記選択されたメモリセルの各々に対して前記基準電圧及び前記複数の可変読み出し電圧を印加して前記硬判定データと複数の軟判定データを感知する段階と、前記感知された前記硬判定データと複数の軟判定データを読み出し結果として出力する段階とを含み、前記複数の軟判定データは前記感知された形態として出力されるか、または信頼性データにエンコーディングして出力され得る。
【００１６】
この実施形態において、前記信頼性データはページバッファで内部的にエンコーディングすることができる。
この実施形態において、前記読み出し結果は１ビットの前記硬判定データと、ｊビット（ｊは正の整数）の前記複数の軟判定データとを含むことができる。
この実施形態において、前記読み出し結果は１ビットの前記硬判定データとｉビット（ｉはｊより小さい正の整数）の前記信頼性データとを含むことができる。
【００１７】
この実施形態において、前記信頼性データは前記選択されたメモリセルの各々に対応する前記複数の軟判定データの値に応答して、前記選択されたメモリセルの各々に対応するページバッファの少なくとも２つのラッチにラッチされた値をトグリングしてエンコーディングすることができる。
この実施形態において、前記少なくとも２つのラッチは対応するメモリセルから所定の軟判定データの値を感知する時ごとにトグリングすることができる。
【００１８】
この実施形態において、前記出力された読み出し結果に応答して、データ判定及びエラー訂正を実行する段階をさらに含むことができる。
この実施形態において、前記データ判定は前記読み出し結果に含まれている前記複数の軟判定データまたは前記信頼性データを参照して実行される軟判定動作を含むことができる。
【発明の効果】
【００１９】
本発明によると、エンコーダのような別途の回路を具備しなくても、ページバッファの読み出し動作を利用してエラー訂正に用いられる付加情報（例えば、複数の軟判定データまたはデータの信頼性に対する情報）を自立的に発生することができる。したがって、チップサイズの増加なくフラッシュメモリの読み出し動作の時、エラー訂正の効率を高めることができ、読み出されたマルチビットデータの信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係るフラッシュメモリと、それを含むメモリシステムの概略的な構成を示す図。
【図２】図１に示したメモリシステムの詳細構成を例示的に示す図。
【図３】図１及び図２に示したフラッシュメモリの詳細構成を例示的に示す図。
【図４】プログラム動作によって３ビットマルチビットフラッシュメモリの各セルに形成できるスレッショルド電圧分布を例示的に示す図。
【図５】プログラム動作によって３ビットマルチビットフラッシュメモリの各セルに形成できるスレッショルド電圧分布を例示的に示す図。
【図６】エラー訂正効率を高めるための本発明の実施形態に係るデータ読み出し方法を説明するための図。
【図７】エラー訂正効率を高めるための本発明の実施形態に係るデータ読み出し方法を説明するための図。
【図８】本発明の他の実施形態に係る読み出し方法を説明するための図。
【図９】本発明の他の実施形態に係る読み出し方法を説明するための図。
【図１０】本発明の実施形態に係るフラッシュメモリを含むＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）システムの構成を例示的に示す図。
【図１１】本発明に係るメモリシステムの構成を例示的に示す図。
【図１２】本発明に係るフラッシュメモリを含むコンピューティングシステムの構成を例示的に示す図。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。同一の構成要素は同一の参照番号を利用して引用する。類似の構成要素は類似の参照番号を利用して引用する。下で説明する本発明に係るフラッシュメモリ装置の回路構成と、それによって実行される読み出し動作は例に過ぎず、本発明の技術的思想を逸脱しない範囲内で多様な変化及び変更が可能である。
【００２２】
図１は、本発明に係るフラッシュメモリ１００と、それを含むメモリシステム１０００の概略的な構成を示す図である。
図１を参照すれば、本発明のメモリシステム１０００はフラッシュメモリ１００とメモリコントローラ２００とで構成することができる。メモリコントローラ２００はフラッシュメモリ１００を制御するように構成することができる。メモリコントローラ２００の内部にはフラッシュメモリ１００から読み出されたデータのエラーを訂正するためのエラー訂正回路（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ、ＥＣＣ）２３０を具備することができる。エラー訂正回路２３０にはエラー訂正方式として硬判定（ｈａｒｄ  ｄｅｃｉｓｉｏｎ）方式と軟判定（ｓｏｆｔ  ｄｅｃｉｓｉｏｎ）方式を適用することができる。
【００２３】
所定の基準電圧を印加した時のメモリセルのオン／オフ特性によって読み出されたデータ（以下、硬判定データという）とエラー訂正符号（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅｓ）のみを利用して、データのエラーを訂正する技法を硬判定という。そして硬判定データ及びエラー訂正符号とは別に、硬判定データの信頼性に対する付加情報（以下、軟判定データという）を追加的に利用してデータのエラーを訂正する技法を軟判定という。本発明ではより精巧なエラー訂正を実行するため、エラー訂正回路２３０に軟判定方式が適用される場合を例示的に説明する。一方、本発明において、エラー訂正回路２３０に適用することができるエラー訂正符号のエンコーディング方式及びデコーディング方式は、特定形態に限定されず、多様な形態に構成することができる。
【００２４】
フラッシュメモリ１００は読み出し動作の時、所定の基準電圧（例えば、Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２）あたり１個の硬判定データと複数の軟判定データとをエラー訂正回路２３０に提供することができる。硬判定データと複数の軟判定データとはページバッファを通じてフラッシュメモリ１００のメモリセルから読み出すことができる。硬判定データと軟判定データに対するページバッファの読み出し動作はフラッシュメモリ１００に具備された制御ロジック１５０の制御によって実行することができる。硬判定データは基準電圧を適用して読み出すことができる。複数の軟判定データは基準電圧から可変された複数の可変読み出し電圧を適用して読み出すことができる。フラッシュメモリ１００で読み出された複数の軟判定データは読み出されたデータビットそのままエラー訂正回路２３０に提供することができる。また、複数の軟判定データは所定のデータ形態にエンコーディングされた形態（以下信頼性データという）としてエラー訂正回路２３０に提供することもできる。
【００２５】
以下で詳細に説明するが、本発明のフラッシュメモリ１００は、複数の軟判定データを所定のコードにエンコーディングする別途の回路（例えば、エンコーダ）を具備しなくてもページバッファ自体でエラー訂正に用いられる信頼性データを自立的に発生する構成を有する。すなわち、複数の軟判定データ、または複数の軟判定データに対応する所定形態の信頼性データをページバッファで自立的に出力することができる。したがって、チップサイズの増加なくフラッシュメモリの読み出し動作の時、エラー訂正の効率を高めることができ、読み出されたマルチビットデータの信頼性を向上させることができるようになる。
【００２６】
図２は図１に示したメモリシステム１０００の詳細構成を例示的に示す図である。図３は図１及び図２に示したフラッシュメモリ１００の詳細構成を例示的に示す図である。
図２及び図３を参照すれば、フラッシュメモリ１００はメモリセルアレイ１１０と、行選択回路（Ｘ−ＳＥＬ）１２０と、ページバッファ回路１３０と、列選択回路（Ｙ−ＳＥＬ）１４０と、制御ロジック１５０と、電圧発生回路１６０とを含むことができる。そして電圧発生回路１６０は可変読み出し電圧発生部（ｖａｒｉａｂｌｅ  ｒｅａｄ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｎｇ  ｕｎｉt）１７０を含むことができる。フラッシュメモリコントローラ２００はエラー訂正回路（ＥＣＣ）２３０と、メインコントローラ２４０と、システムバス２５０とを含むことができる。
【００２７】
メモリセルアレイ１１０は図３に示したように、ビットラインＢＬ０〜ＢＬｍ−１に各々接続された複数のセルストリング（またはＮＡＮＤストリング）１１１を含むことができる。各列のセルストリング１１１は少なくとも１つのストリング選択トランジスタＳＳＴと、少なくとも１つの接地選択トランジスタＧＳＴとを含むことができる。選択トランジスタＳＳＴ、ＧＳＴの間には、複数のメモリセル（または、メモリセルトランジスタ）ＭＣ０〜ＭＣｎ−１が直列接続されている。各々のメモリセルＭＣ０〜ＭＣｎ−１はセル当たり複数のビットのデータ情報を格納するＭＬＣで構成することができる。ストリング１１１は対応するビットラインＢＬ０〜ＢＬｍ−１に各々電気的に接続されている。
【００２８】
図３には本発明のフラッシュメモリ１００がＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）で構成される場合を例示的に示している。しかし、本発明のフラッシュメモリ１００はＮＡＮＤフラッシュメモリのみに限らない。例えば、メモリセルアレイ１１０はＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）、少なくとも２種類以上のメモリセルが混合したハイブリッドフラッシュメモリ、メモリチップ内にコントローラが内蔵されたＯｎｅ−ＮＡＮＤフラッシュメモリなどでも構成可能である。本発明のフラッシュメモリ１００の動作特性は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置はもちろん、電荷格納層が絶縁膜で構成されたチャージトラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ、“ＣＴＦ”と呼ばれる）にも適用することができる。
【００２９】
制御ロジック１５０はフラッシュメモリ１００のプログラム、消去、及び読み出し動作と係わるあらゆる動作を制御することができる。電圧発生回路１６０は動作モードに応じて各々のワードラインに供給されるワードライン電圧（例えば、プログラム電圧Ｖｐｇｍ、読み出し電圧Ｖｒｅａｄ、パス電圧Ｖｐａｓｓなど）と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧とを発生することができる。電圧発生回路１６０の電圧発生動作は制御ロジック１５０の制御によって実行することができる。電圧発生回路１６０の内部には可変読み出し電圧発生部１７０が具備されているので、複数の軟判定データを読み出すための複数の可変読み出し電圧を発生することができる。
【００３０】
行選択回路１２０（図２には“Ｘ−ＳＥＬ”と表記する）は制御ロジック１５０の制御に応答してメモリセルアレイ１１０のメモリブロック（またはセクタ）のうちの１つを選択し、選択されたメモリブロックのワードラインのうちの１つを選択することができる。行選択回路１２０は制御ロジック１５０の制御に応答して電圧発生回路１６０から発生されたワードライン電圧を選択されたワードライン及び非選択されたワードラインに各々提供することができる。
【００３１】
ページバッファ回路１３０は制御ロジック１５０によって制御され、動作モードに応じて感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）として、または書き込みドライバ（ｗｒｉｔｅ  ｄｒｉｖｅｒ）として動作することができる。例えば、検証／正常読み出し動作の場合、ページバッファ回路１３０はメモリセルアレイ１１０からデータを読み出すための感知増幅器として動作する。正常読み出し動作の時、列選択回路１４０（図２には“Ｙ−ＳＥＬ”と表記する）は列アドレス情報Ｙ−ａｄｄｒに応答してページバッファ回路１３０から読み出されたデータを外部（例えば、メモリコントローラ２００またはホスト）に出力する。これと異なり、検証読み出し動作の時読み出されたデータはフラッシュメモリ１００内部のパス／フェイル検証回路（図示しない）に提供されて、メモリセルのプログラムが成功するか否かを判断するのに利用することができる。
【００３２】
プログラム動作の場合、ページバッファ回路１３０はメモリセルアレイ１１０に格納されるデータによってビットラインを駆動する書き込みドライバとして動作する。ページバッファ回路１３０にはプログラム動作の時、メモリセルアレイ１１０に書き込まれるデータがバッファ（図示しない）から入力され、入力されたデータによってビットラインを駆動する。このためにページバッファ回路１３０は列（またはビットライン）または列対（またはビットライン対）に各々対応する複数のページバッファＰＢで構成することができる。各々のページバッファＰＢ内部には複数のラッチを具備することができる。複数のラッチはページバッファＰＢから感知された硬判定データと複数の軟判定データとをラッチする動作と、感知された複数の軟判定データから信頼性データを発生する動作を実行することができる。以下で詳細に説明するが、信頼性データは読み出し動作の時、各々のページバッファに具備されたラッチのトグリング動作を通じて生成することができる。
【００３３】
図４及び図５はプログラム動作によって３−ビットマルチビットフラッシュメモリの各セルに形成することができるスレッショルド電圧分布を例示的に示す図である。
図４を参照すれば、３−ビットのデータがプログラムされたメモリセルのスレッショルド電圧は８レベルのデータ状態Ｅ、Ｐ１〜Ｐ７のうちのいずれか１つに対応することができる。各々のデータ状態は所定のスレッショルド電圧ウィンドウ（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｗｉｎｄｏｗ）を形成することができる。１つのメモリセルにはｋビット（例えば、３−ビット）のデータを格納することができ、各々のビットは多数段階のプログラム動作を通じて各々独立的にプログラムすることができる。例えば、３−ビットＭＬＣの場合、先ず３−ビットのうちで１番目のビット（１ｓｔ  ｂｉｔ）（すなわち、最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）に対するプログラムを先ず実行することができる。次に、２番目のビット及び３番目のビットに対するプログラムを順に実行することができる。
【００３４】
プログラムされたＭＬＣの理想的なデータ状態は隣接データ状態と所定の電圧間隔が維持され、読み出しマージン（ｒｅａｄ  ｍａｒｇｉｎ）を十分に確保できなければならない。しかし、マルチビットフラッシュメモリの実際実現において、各データ状態のスレッショルド電圧分布は図５に示したように理想的ではない形態（点線表示部分参照）に変形され得る。このような現象は１つのメモリセルに格納されたデータのビット数が増加するとさらに深刻になる。また、そのような現象は電荷損失、時間の経過、温度の増加、隣接したセルのプログラミングの時に生ずるカップリング、隣接したセルの読み出し、セル欠陥などのような多様な原因によってさらに深刻になる。このような原因によって発生する読み出しエラーはエラー訂正回路２３０を通じて解決することができる。正確なデータの判定とエラー訂正のためには、メモリセルに対する正確な判読が先行されなければならない。
【００３５】
メモリセルにプログラムされた３−ビットのデータのうちの２番目のビット値の判読には２つの基準電圧Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２を用いることができる。例えば、第１基準電圧Ｒｅａｄ  Ｒｅｆ１及び第２基準電圧Ｒｅａｄ  Ｒｅｆ２が印加された時のメモリセルのオン／オフ状態によって２番目のビットの値を“１”または“０”の値に判読することができる。
【００３６】
データ判読に用いられる基準電圧Ｒｅａｄ  Ｒｅｆ１は図４に示した理想的な形態のスレッショルド電圧の分布を基準として決めることができる。したがって、このような基準電圧Ｒｅａｄ  Ｒｅｆ１を利用して図５に示した理想的ではない状態のスレッショルド電圧分布のデータ状態を判読する場合には相対的にエラーが多く発生する。これは結局、データの判定及びエラー訂正動作において良くない影響を与えるようになる。したがって、本発明ではより正確なデータ判定及びエラー訂正を実行するため、基準電圧以外に複数の可変読み出し電圧を追加的に利用して読み出し動作を複数回行う。そして複数の読み出し動作によって得られた複数の読み出しデータをエラー訂正回路２３０に提供し、データ判定及びエラー訂正に利用することができるようにする。
【００３７】
図６及び図７はエラー訂正効率を高めるための本発明の実施形態に係るデータ読み出し方法を説明するための図である。図７に示した出力読み出しデータパターンは図２及び図３に示したフラッシュメモリ１００から出力される。
図６及び図７を参照すれば、読み出し動作の時、第１基準電圧Ｒｅａｄ  Ｒｅｆ１と第２基準電圧Ｒｅａｄ  Ｒｅｆ２との間のスレッショルド電圧区間はデータ“０”に判読できる。そして第１基準電圧Ｒｅａｄ  Ｒｅｆ１より低いスレッショルド電圧区間と、第２基準電圧Ｒｅａｄ  Ｒｅｆ２より高いスレッショルド電圧区間はデータ“１”に判読できる。Ｂ領域及びＣ領域のように隣接したスレッショルド電圧分布が重畳されない場合には、第１及び第２基準電圧Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２を利用した判読結果（すなわち、硬判定データ）のみで正確なデータ判定及びエラー訂正が可能である。硬判定動作の時、Ｂ領域のスレッショルド電圧分布を有するメモリセルは“０”のデータ状態を有するメモリセルとして判定される。
【００３８】
しかし、隣接したスレッショルド電圧分布が重畳される場合には、硬判定データのみでは読み出し動作及びエラー訂正の正確度を保証することができなくなる。例えば、Ａ領域にスレッショルド電圧が存在するメモリセルは、硬判定の時“０”のデータ状態を有するＰ２状態のメモリセルに判定される。しかし、Ａ領域（図６の参照番号１６４）にスレッショルド電圧が存在するメモリセルはＰ２状態のメモリセルである可能性も高いが、Ｐ１状態のメモリセルである確率も非常に高い。したがって、この場合には該当のメモリセルがＰ１状態のメモリセルである確率が高いか、またはＰ２状態のメモリセルである確率が高いかが考慮されなければならない。例えば、Ａ領域にスレッショルド電圧が存在するメモリセルが“０”のデータ状態を有する確率は、“０”のデータ状態に判定される領域（図６の１６４、１６５、１６６）のうち最も低い。このような場合を軟判定方式ではｗｅａｋ“０”として認識することができる。一方、Ｂ領域のメモリセルが“１”のデータ状態を有する確率は殆ど０に近い。したがって、軟判定動作の時、Ｂ領域のメモリセルはｓｔｒｏｎｇ“０”の状態として認識することができる。メモリセルが“０”のデータとして認識される区間（例えば、図６の１６４、１６５、１６６）でスレッショルド電圧分布がＢ領域に近くなるほどメモリセルが“０”のデータ状態を有する確率は益々高くなる。
【００３９】
本発明ではより正確なデータ判定及びエラー訂正を実行するため、基準電圧だけではなく複数の可変読み出し電圧を追加的に利用して読み出し動作を複数回行う。そして複数回実行された読み出し動作から得られた読み出しデータは別途の回路（例えば、エンコーダなど）を経ず、ページバッファＰＢから直接エラー訂正回路２３０に提供されてエラー訂正に利用されるようにする。
【００４０】
図６及び図７には本発明でメモリセルにプログラムされた３−ビットのデータのうちの２番目のビットの値を読み出すために印加される読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４を例示的に示している。読み出し動作に用いられる複数の電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４の間の区間１６１〜１６６は同一の大きさを有するように構成することもでき、各々異なるように構成することもできる。読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４の個数、及び各読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４の間の電圧差は多様に構成することができる。また、電圧差は固定された値を有することもでき、使用者の指定によって、または動作モードなどによって可変することもできる。
【００４１】
読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４は基準電圧と可変読み出し電圧とに区分することができる。例えばメモリセルにプログラムされている３−ビットのデータのうちの２番目のビットの値を読み出すためには、２個の基準電圧Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２を用いることができる。第１基準電圧Ｒｅａｄ  Ｒｅｆ１はＶ４、第２基準電圧Ｒｅａｄ  Ｒｅｆ２はＶ１１に各々表示されている。基準電圧Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２が適用されて読み出されたデータを硬判定データという。本発明において、各々の基準電圧Ｒｅａｄ  Ｒｅｆ１、Ｒｅａｄ  Ｒｅｆ２には複数の可変読み出し電圧を対応させることができる。第１基準電圧Ｒｅａｄ  Ｒｅｆ１にはＶ１〜Ｖ３及びＶ５〜Ｖ７の可変読み出し電圧を対応させることができる。そして第２基準電圧Ｒｅａｄ  Ｒｅｆ２にはＶ８〜Ｖ１０及びＶ１２〜Ｖ１４の可変読み出し電圧を対応させることができる。複数の可変読み出し電圧によって読み出されたデータを軟判定データという。例示的な実施形態において、１個の硬判定データに対して６個の軟判定データが追加的にさらに獲得され、合計７ビットのデータを読み出しデータとして出力させることができる。ここで、１つの硬判定データに対応する軟判定データの個数は、特定形態に限らず、多様に構成することができる。図７には本発明の実施形態によって獲得可能な７ビットの読み出しデータのパターンを例示的に示している。
【００４２】
エラー訂正回路２３０はフラッシュメモリ１００から提供された７ビットの読み出しデータパターンに基づいてデータを判別し、判別された結果に基づいてエラー訂正を実行することができる。フラッシュメモリ１００から提供された７ビットの読み出しデータパターンのうち０の個数が多いほど“０”に判定される確率が増加するようになる。そして７ビットの読み出しデータパターンのうち１の個数が多いほど“１”に判定される確率が増加するようになる。
【００４３】
例えば、７ビットの読み出しデータパターンが“０、０、０、０、１、１、１”の場合、該当のメモリセルはＡ領域に属するメモリセルに認識することができ、これは軟判定でｗｅａｋ“０”を意味する。７ビットの読み出しデータパターンが“０、０、０、１、１、１、１”の場合、該当のメモリセルは軟判定でｗｅａｋ“１”を意味する。７ビットの読み出しデータパターンが“０、０、０、０、０、０、０”の場合、該当のメモリセルはＢ領域に属するメモリセルと認識することができ、これは軟判定でｓｔｒｏｎｇ“０”を意味する。そして７ビットの読み出しデータパターンが“１、１、１、１、１、１、１”の場合、該当のメモリセルはＣ領域に属するメモリセルと認識することができ、これは軟判定でｓｔｒｏｎｇ“１”を意味する。このような構成によれば、軟判定動作の時、７ビットの読み出しデータパターンを分析することによって、メモリセルのスレッショルド電圧分布がどの領域（例えば、図６の１６１〜１６６）に存在するかを正確に把握できるようになる。したがって、より正確なエラー訂正が可能になる。
【００４４】
ここで、７ビットの読み出しデータパターンを構成する各々のデータは、各々の読み出し電圧が印加された時、ページバッファＰＢで感知されたデータ値を意味する。これは、本発明のフラッシュメモリ１００がエンコーダのような別途の回路を具備しなくてもページバッファＰＢ自体でエラー訂正に用いられる付加情報（例えば、複数の軟判定データ）を発生することを意味する。
【００４５】
各々の読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４は図２に示した制御ロジック１５０の制御によって電圧発生回路１６０から発生することができる。電圧発生回路１６０には可変読み出し電圧発生部１７０を具備することができる。可変読み出し電圧発生部１７０は制御ロジック１５０の制御によって複数の可変読み出し電圧Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ８〜Ｖ１０、Ｖ１２〜Ｖ１４を発生することができる。各々の読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４のレベルは特定形態に限らず、多様に構成することができる。
【００４６】
図７に示した７ビットの読み出しデータのパターンは、制御ロジック１５０の制御によって各々のページバッファＰＢを通じて獲得することができる。各々のページバッファＰＢ内部には感知されたデータをラッチする複数のラッチを具備することができる。例えば、１つのページバッファＰＢに７個のラッチを具備する場合、７ビットの読み出しデータは７個のラッチを通じてラッチすることができる。そして例えば、１つのページバッファＰＢに２つのラッチを具備する場合、第１ラッチは７ビットの読み出しデータが感知されるごとにこれをラッチする機能を実行し、第２ラッチはページバッファＰＢがデータを感知する間、第１ラッチにラッチされたデータをバックアップして出力する機能を実行することができる。
【００４７】
一方、各々のページバッファＰＢで複数の読み出し電圧Ｖ１〜Ｖ７、Ｖ８〜Ｖ１４を利用した複数の読み出し動作は、多様な方式で具現可能である。例えば、プリチャージ（pｒｅｃｈａｒｇｅ）及び感知（ｓｅｎｓｉｎｇ）動作を順に繰り返すことによって獲得することができ、一回のプリチャージ動作に対して複数の感知動作を実行することによって獲得することもできる。各々のページバッファＰＢで実行される複数の読み出し動作または複数のデータビットに対する感知動作は多様な形態に構成可能である。
【００４８】
図８及び図９は本発明の他の実施形態に係る読み出し方法を説明するための図である。
図８はページバッファＰＢから出力される硬判定データと、これに対応する信頼性データの形態を例示的に示している。図９には図８に示したデータパターンを発生するページバッファＰＢのラッチ構造を例示的に示している。図８に示した出力読み出しデータパターンは、エンコーダのような追加回路を具備せず、図２及び図３に示したページバッファ回路１３０から直接出力され得る。図９に示したページバッファＰＢの構造は図２及び図３に示したページバッファ回路１３０に具備されたページバッファＰＢと実質的に同一である。
【００４９】
この実施形態において、複数の読み出し動作に適用される複数の読み出し電圧の形態は図６及び図７と同一に構成することができる。そしてページバッファＰＢで感知される読み出しデータパターンの形態は図７と同一に構成することができる。しかし、本発明の実施形態によれば、ページバッファＰＢから出力されるデータパターンの形態は図７と異なり、３ビットの構成を有する。すなわち、３ビットで構成された読み出しデータパターン１個を出力するためには７回の読み出し動作を繰り返して実行することができる。７回の繰り返された読み出し動作で感知されるデータ形態は図７と同一であるが、実際に出力されるデータは図８のように所定のデータパターンを有する。本発明において、ページバッファＰＢで感知された複数のデータは別途の回路（例えば、エンコーダなど）を経ず、エラー訂正回路２３０の軟判定に用いることができる信頼性データとして直接出力される。例示的な実施形態において、ページバッファＰＢを通じて出力される読み出しデータは１ビットの硬判定データと２ビットの信頼性データとで構成することができる。ここで、信頼性データ及び出力される読み出しデータのビット数及び構成形態は特定形態に限らず、多様に構成することができる。
【００５０】
図９を参照すれば、３ビットの読み出しデータを出力するために各々のページバッファＰＢ内部には少なくとも３つのラッチを具備することができる。図９には１つのページバッファＰＢに３つのラッチＬ１〜Ｌ３を具備した場合を例示的に示している。
【００５１】
３つのラッチＬ１〜Ｌ３のうちの１つ（例えば、Ｌ３）は硬判定データをラッチするのに利用することができる。残り２つのラッチ（例えば、Ｌ１及びＬ２）はページバッファＰＢの感知結果に応答して２ビットの信頼性データを生成するのに利用することができる。例示的な実施形態において、信頼性データはページバッファＰＢの感知結果が“０”になるごとにＬ１及びＬ２ラッチがラッチされていた値と異なる値にトグリングされることによって発生することができる。
【００５２】
３つのラッチＬ１〜Ｌ３は各々“１”の状態に初期化することができる。ラッチＬ１〜L３が初期化した状態で、各々の基準電圧に対応する互いに異なる複数個（例えば、７個）の読み出し電圧が適用された複数回（例えば、７回）の読み出し動作を実行することができる。
【００５３】
例えば、スレッショルド電圧の分布が図６の１６１区間に属するメモリセルから感知された読み出し結果は“０、１、１、（１）、１、１、１”のパターンを有するようになる。ここで、（１）に表示されたデータは硬判定データとして、Ｌ３ラッチにラッチすることができる。硬判定データはＬ１及びＬ２ラッチのトグリングに関与しないように構成することができる。この場合、軟判定データには“０”が合計１個存在するので、Ｌ１ラッチにラッチした値のみ“１”から“０”にトグリングされ、Ｌ２ラッチは初期値である“１”のデータ状態をそのまま維持するようになる。したがって、図６の１６１区間に対応する出力読み出しデータは“０１”の信頼性データと、“１”の硬判定データとで構成することができる。軟判定動作の時、エラー訂正回路２３０は、フラッシュメモリ１００から入力された“０１”の信頼性データと、“１”の硬判定データから、該当のメモリセルのスレッショルド電圧分布が図６の１６１区間に属することを認識することができるようになる。
【００５４】
スレッショルド電圧の分布が図６の１６２区間に属するメモリセルから感知された読み出し結果は“０、０、１、（１）、１、１、１”のパターンを有するようになる。この場合、軟判定データには“０”が合計２個存在する。軟判定データに“０”が１個存在する場合の信頼性データは“０１”の値である。したがって、軟判定データに“０”が２個存在する場合にはＬ１ラッチが“０”のデータを維持した状態でＬ２ラッチが“１”から“０”にトグリングされ、“００”の信頼性データを構成する。この場合、硬判定データは“１”の値を有する。
【００５５】
スレッショルド電圧の分布が図６の１６３区間に属するメモリセルから感知された読み出し結果は“０、０、０、（１）、１、１、１”のパターンを有するようになる。この場合、軟判定データに“０”が合計３個存在する。軟判定データに“０”が２個存在する場合の信頼性データは“００”の値である。したがって、軟判定データに“０”が３個存在する場合にはＬ１ラッチが“０”から“１”にトグリングされ、Ｌ２ラッチは“０”の状態をそのまま維持する。したがって、図６の１６３区間に属するメモリセルから読み出された出力読み出しデータは“１０”の信頼性データと“１”の硬判定データとで構成することができ、これは軟判定においてｗｅａｋ“１”を意味する。
【００５６】
スレッショルド電圧の分布が図６の１６４区間に属するメモリセルから感知された読み出し結果は“０、０、０、（０）、１、１、１”のパターンを有するようになる。ここで、（０）に表示されたデータは硬判定データとして、Ｌ３ラッチにラッチすることができる。硬判定データはＬ１及びＬ２ラッチのトグリングに関与しないように構成することができる。この場合、軟判定データに“０”が３個存在するので、１６４区間に属するメモリセルから読み出された出力読み出しデータは“１０”の信頼性データと“０”の硬判定データとで構成することができる。これは軟判定においてｗｅａｋ“０”を意味する。
【００５７】
スレッショルド電圧の分布が図６の１６５区間に属するメモリセルから感知された読み出し結果は“０、０、０、（０）、０、１、１”のパターンを有するようになる。この場合、軟判定データに“０”が合計４個存在する。軟判定データに“０”が３個存在する場合の信頼性データは“１０”の値である。したがって、軟判定データに“０”が４個存在する場合には“１”の値を有するＬ１ラッチが“１”から“０”にトグリングされ、Ｌ２ラッチは“０”の状態をそのまま維持する。したがって、図６の１６５区間に属するメモリセルから読み出された出力読み出しデータは“００”の信頼性データと、“０”の硬判定データとで構成することができる。
【００５８】
スレッショルド電圧の分布が図６の１６６区間に属するメモリセルから感知された読み出し結果は“０、０、０、（０）、０、０、１”のパターンを有するようになる。この場合、軟判定データに“０”が合計５個存在する。軟判定データに“０”が４個存在する場合の信頼性データは“００”の値である。したがって、軟判定データに“０”が５個存在する場合には“０”の値を有するＬ２ラッチが“０”から“１”にトグリングされ、Ｌ１ラッチは“０”の状態をそのまま維持する。したがって、図６の１６６区間に属するメモリセルから読み出された出力読み出しデータは“０１”の信頼性データと、“０”の硬判定データとで構成することができる。
【００５９】
そしてメモリセルから感知された読み出し結果が“０、０、０、（０）、０、０、０”のパターンを有するようになる場合には、軟判定データに“０”が合計６個存在する。軟判定データに“０”が５個存在する場合の信頼性データは“０１”の値である。したがって、軟判定データに“０”が６個存在する場合には“０”の値を有するＬ１ラッチが“０”から“１”にトグリングされ、Ｌ１ラッチは“１”の状態をそのまま維持する。したがって、すべてのデータが“０”の値を有するデータパターンが感知された場合の出力読み出しデータは“１１”の信頼性データと“０”の硬判定データとで構成することができる。これは軟判定においてｓｔｒｏｎｇ“０”を意味する。これと同様の方法で、Ｖ８〜Ｖ１４の読み出し電圧を適用してページバッファＰＢで感知されたデータに対応する出力データ値を出力することができる。
【００６０】
上述のように、本発明でページバッファＰＢから出力される信頼性データは、“０１、００、１０及び１１”の値を有することができる。データの信頼度の大きさは１１>０１>００>１０の順に構成することができる。
【００６１】
以上説明した本発明の読み出し方法は、フラッシュメモリ１００の寿命を判断する指標のうちの１つである消去／プログラム周期（＃Ｐ／Ｅｃｙｃｌｅ）が所定の回数以上であるか、所定の個数以上のエラーが発生されたか、または精密な読み出し動作または精巧なエラー訂正動作を要する場合などに対して選択的に実行されるように制御することができる。本発明に係る読み出し方法は上述の場合以外にも多様な場合に対して適用することができる。また、以上で説明した本発明の読み出し方法はマルチレベルセルに格納された上位ビット（例えば、１個またはその以上のＭＳＢビット）に対する読み出し動作はもちろん、下位ビット（例えば、ＬＳＢビット）に対する読み出し動作にも全部適用することができる。
【００６２】
図１０は本発明の実施形態に係るフラッシュメモリ１００を含むＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）システム１００２の構成を例示的に示す図である。
図１０を参照すれば、ＳＳＤシステム１００２はホスト１１００とＳＳＤ１２００とを含むことができる。ＳＳＤ１２００はＳＳＤコントローラ１２１０と、バッファメモリ１２２０と、フラッシュメモリ１００とを含むことができる。
【００６３】
ＳＳＤコントローラ１２１０はホスト１１００とＳＳＤ１２００との物理的接続を提供することができる。すなわち、ＳＳＤコントローラ１２１０はホスト１１００のバスフォーマット（Ｂｕｓ  ｆｏｒｍａｔ）によってＳＳＤ１２００とのインタフェーシングを提供することができる。ＳＳＤコントローラ１２１０はホスト１１００から提供される命令語をデコーディングすることができる。デコーディングされた結果によって、ＳＳＤコントローラ１２１０はフラッシュメモリ１００をアクセスすることができる。ホスト１１００のバスフォーマット（Ｂｕｓ  ｆｏｒｍａｔ）ではＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ  ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）などを含むことができる。
【００６４】
バッファメモリ１２２０はＳＳＤ１２００で十分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）で構成することができる。しかし、これはバッファメモリ１２２０を構成する一例であって、特定形態のメモリに限定されず、多様な形態に変更することができる。
【００６５】
バッファメモリ１２２０にはホスト１１００から提供される書き込みデータまたはフラッシュメモリ１００から読み出されたデータを一時格納することができる。ホスト１１００の読み出し要請の時、フラッシュメモリ１００に存在するデータがバッファメモリ１２２０に格納されている場合には、バッファメモリ１２２０は格納されているデータを直接ホスト１１００に提供するキャッシュ機能を支援することができる。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡまたはＳＡＳ）によるデータ伝送速度はＳＳＤ１２００のメモリチャンネルの伝送速度より顕著に速い。ホスト１１００のインターフェース速度が顕著に高い場合、大容量のバッファメモリ１２２０を提供することによって、速度差により発生するパフォーマンスの低下を最小化することができる。
【００６６】
フラッシュメモリ１００はＳＳＤ１２００のメインメモリとして用いることができる。このために、フラッシュメモリ１００は大容量の格納能力を有するＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）で構成することができる。しかし、ＳＳＤ１２００に具備されるフラッシュメモリ１００の形態はＮＡＮＤ型フラッシュメモリだけに限定されない。例えば、ＮＯＲ型フラッシュメモリ（ＮＯＲ−ｔｙｐｅ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）、少なくとも２種類以上のメモリセルが混合したハイブリッドフラッシュメモリ、メモリチップ内にコントローラが内蔵されたＯｎｅ−ＮＡＮＤフラッシュメモリなどにも適用することができる。そしてＳＳＤ１２００内には複数のチャンネルを具備することができ、各々のチャンネルには複数のフラッシュメモリ１００を接続することができる。以上では、メインメモリとしてＮＡＮＤフラッシュメモリを例としてあげて説明したが、他の不揮発性メモリ装置で構成することもできる。例えば、メインメモリとしてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭなどの不揮発性メモリと、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリ装置のうちの少なくとも１つを用いることもできる。
【００６７】
図１０に示したフラッシュメモリ１００は図２及び図３に示したフラッシュメモリ装置と実質的に同一に構成することができる。フラッシュメモリ１００は所定の基準電圧と、基準電圧から可変された複数の可変読み出し電圧とを適用してマルチレベルセルに対する読み出し動作を複数回実行することができる。複数回実行された読み出し動作から得られた読み出しデータは硬判定データと複数の軟判定データとで構成することができる。本発明のフラッシュメモリ１００はエラー訂正回路２３０に読み出しデータを提供する際に、複数の軟判定データをそのまま提供することもでき、複数の軟判定データを所定のデータ形態にエンコーディングされた形態（すなわち、信頼性データ）として提供することもできる。本発明のフラッシュメモリ１００から提供される軟判定データ及び信頼性データはエンコーダのような別途の回路を具備しなくてもフラッシュメモリ１００内に具備されたページバッファ自体で発生することができる。
【００６８】
図１１は、本発明に係るメモリシステム２０００の構成を例示的に示す図である。
図１１を参照すれば、本発明に係るメモリシステム２０００はフラッシュメモリ１００とメモリコントローラ２１００とを含むことができる。
図１１に示したフラッシュメモリ１００は図２及び図３に示したフラッシュメモリ装置と実質的に同一に構成することができる。また、図１１に示したフラッシュメモリ１００は前述した本発明の読み出し動作と同一の方式の読み出し動作を適用することができる。メモリコントローラ２１００はフラッシュメモリ１００を制御するように構成することができる。メモリコントローラ２１００は図２に示したメモリコントローラ２００と同一に構成することができる。したがって、同一の構成に対する重複された説明は以下省略する。
【００６９】
フラッシュメモリ１００とメモリコントローラ２１００との結合によってメモリカードまたは半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：ＳＳＤ）に提供され得る。ＳＲＡＭ２１１０はプロセッシングユニット２１２０の動作メモリとして用いることができる。ホストインターフェース２１３０はメモリシステム２０００と接続されるホストのデータ交換プロトコルを具備することができる。メモリコントローラ２１００に具備されたエラー訂正回路２１４０は図２に示したエラー訂正回路２３０と実質的に同一に構成することができる。エラー訂正回路２１４０はフラッシュメモリ１００から提供された複数の軟判定データまたは信頼性データを利用して、読み出しデータに含まれているエラーを検出及び訂正することができる。メモリインターフェース２１５０は本発明のフラッシュメモリ１００とインターフェーシングできる。プロセッシングユニット２１２０はメモリコントローラ２１００のデータ交換のためのあらゆる制御動作を実行することができる。図示しないが、本発明に係るメモリシステム２０００はホスト（Ｈｏｓｔ）とのインターフェーシングのためのコードデータを格納するＲＯＭ（図示しない）などをさらに具備することができる。
【００７０】
フラッシュメモリ１００は複数のフラッシュメモリチップで構成されるマルチチップパッケージに提供され得る。上述した本発明のメモリシステム２０００はエラーの発生確率が低い高信頼性の格納媒体として提供され得る。特に、最近活発に研究されている半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：以下ＳＳＤ）のようなメモリシステムで本発明のフラッシュメモリ装置を具備することができる。この場合、メモリコントローラ２１００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥなどのような多様なインターフェースプロトコルのうちの１つを通じて外部（例えば、ホスト）と通信するように構成する。また、メモリコントローラ２１００にはランダム演算を実行するための構成をさらに含むことができる。
【００７１】
図１２は本発明に係るフラッシュメモリ１００を含むコンピューティングシステム３０００の構成を例示的に示す図である。
図１２を参照すれば、本発明に係るコンピューティングシステム３０００はシステムバス３６００に電気的に接続されたマイクロプロセッサ３２００と、ＲＡＭ３３００と、ユーザインターフェース３４００と、ベースバンドチップセット（Ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム３５００と、メモリシステム３１００とを含むことができる。
【００７２】
メモリシステム３１００はメモリコントローラ３１１０と、フラッシュメモリ１００とを含むことができる。メモリコントローラ３１１０はシステムバス３６００を通じてＣＰＵ３２００とフラッシュメモリ１００との物理的接続を提供する。すなわち、メモリコントローラ３１１０はＣＰＵ３２００のバスフォーマット（Ｂｕｓ  ｆｏｒｍａｔ）に対応してフラッシュメモリ１００とのインターフェーシングを提供することができる。
【００７３】
図１２に示したフラッシュメモリ１００は図２及び図３に示したフラッシュメモリ装置と実質的に同一に構成することができる。また、図１２に示したフラッシュメモリ１００は上述した本発明の読み出し動作と同一の方式の読み出し動作を適用することができる。したがって、同一の構成に対する重複された説明は以下省略する。
【００７４】
本発明に係るコンピューティングシステム３０００がモバイル装置である場合、コンピューティングシステム３０００の動作電圧を供給するためのバッテリ（図示しない）が追加的に具備される。図示しないが、本発明に係るコンピューティングシステム３０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどをさらに具備することができる。メモリシステム３１００は、例えば、データの格納に不揮発性メモリを用いるＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。例えば、図１２に示したメモリシステム３１００は図１０に示したＳＳＤ１２００を構成することができる。この場合、メモリコントローラ３１１０はＳＳＤコントローラとして動作するようになる。
【００７５】
本発明に係る不揮発性メモリ装置そして／またはメモリコントローラは多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るフラッシュメモリ装置そして／またはメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して実装することができる。
【００７６】
以上、図面と明細書で実施形態が開示された。ここで特定の用語が用いられたが、これはただ本発明を説明するための目的として用いられただけであり、意味限定または特許請求の範囲に記載した本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を持つ者であれば、今後多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真正な技術的保護範囲は添付の特許請求の範囲の技術的思想によって決められなければならない。
【符号の説明】
【００７７】
１００  フラッシュメモリ
１１０  セルアレイ
１２０  デコーディング回路
１３０  書き込み読み出し回路
１５０  制御ロジック
１６０  電圧発生回路
１０００  ＳＳＤシステム
２０００  メモリシステム
３０００  コンピューティングシステム
【図１】
2011165301.tif 000003
【図２】
2011165301.tif 000004
【図３】
2011165301.tif 000005
【図４】
2011165301.tif 000006
【図５】
2011165301.tif 000007
【図６】
2011165301.tif 000008
【図７】
2011165301.tif 000009
【図８】
2011165301.tif 000010
【図９】
2011165301.tif 000011
【図１０】
2011165301.tif 000012
【図１１】
2011165301.tif 000013
【図１２】
2011165301.tif 000014