(57)【要約】【課題】判定帰還型等化器において、タップ係数を決定するために用いられるビット又はビット列のビットパターンの出現頻度に偏りがないようにすること。【解決手段】判定帰還型等化器は、受信したシリアルデータを等化して出力する判定帰還型等化回路と、等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、パラレルデータを用いて判定帰還方等化回路のタップ係数を求めるとともに、パラレルデータのビットシフトを行うタイミングを制御するための制御信号を生成するタップ係数決定回路と、制御信号に応じてデマルチプレクサにパラレルデータをビットシフトさせるビットシフト制御回路とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記パラレルデータを用いて前記判定帰還方等化回路のタップ係数を求めるとともに、前記パラレルデータのビットシフトを行うタイミングを制御するための制御信号を生成するタップ係数決定回路と、
前記制御信号に応じて前記デマルチプレクサに前記パラレルデータのビットシフトを行わせるビットシフト制御回路とを備えていることを特徴とする判定帰還型等化器。
【請求項２】
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換する第１のデマルチプレクサと、
前記等化後のシリアルデータをパラレルデータに変換する第２のデマルチプレクサと、
前記第２のデマルチプレクサによるパラレルデータを用いて前記判定帰還方等化回路のタップ係数を求めるとともに、該パラレルデータをビットシフトするタイミングを制御する制御信号を生成するタップ係数決定回路と、
前記制御信号に応じて前記第２のデマルチプレクサに前記第２のデマルチプレクサによるパラレルデータのビットシフトを行わせるビットシフト制御回路とを備えていることを特徴とする判定帰還型等化器。
【請求項３】
前記タップ係数決定回路は、前記パラレルデータのビットシフトを一定間隔で行うように前記制御信号を生成することを特徴とする、請求項１又は２に記載の判定帰還型等化器。
【請求項４】
前記タップ係数決定回路は、前記パラレルデータのビットシフトを一定間隔で行うとともに、所定の条件を満たした場合にはビットシフトを省略するように前記制御信号を生成することを特徴とする、請求項１又は２に記載の判定帰還型等化器。
【請求項５】
前記タップ係数決定回路は、所定の条件を満たした場合には前記パラレルデータをビットシフトする間隔を狭め又は広げるように前記制御信号を生成することを特徴とする、請求項１又は２に記載の判定帰還型等化器。
【請求項６】
前記所定の条件は、所定のビット列を受信した場合、所定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであることを特徴とする、請求項４又は５に記載の判定帰還型等化器。
【請求項７】
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記等化後のシリアルデータからデータのサンプリングを行うデータサンプラと、
前記データサンプラによってサンプリングされたデータに基づいて前記判定帰還方等化回路のタップ係数を求めるとともに、前記データサンプラによるデータのサンプリングのタイミングを制御する制御信号を出力するタップ係数決定回路と、
前記制御信号に応じて前記データサンプラにデータのサンプリングを行わせるサンプリングタイミング制御回路とを備えていることを特徴とする判定帰還型等化器。
【請求項８】
前記タップ係数決定回路は、前記データサンプラにデータのサンプリングを一定間隔で行わせるように前記制御信号を生成することを特徴とする、請求項７に記載の判定帰還型等化器。
【請求項９】
前記タップ係数決定回路は、前記データサンプラにデータのサンプリングを一定間隔で行わせるとともに、所定の条件を満たした場合にはデータのサンプリングを省略させるように前記制御信号を生成することを特徴とする、請求項７に記載の判定帰還型等化器。
【請求項１０】
前記タップ係数決定回路は、所定の条件を満たした場合には前記データサンプラにデータをサンプリングする間隔を狭めさせ又は広げさせるように前記制御信号を生成することを特徴とする、請求項７に記載の判定帰還型等化器。
【請求項１１】
前記所定の条件は、所定のビット列を受信した場合、特定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであることを特徴とする、請求項９又は１０に記載の判定帰還型等化器。
【請求項１２】
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記パラレルデータからデータを選択するセレクタと、
前記セレクタによって選択されたデータに基づいて前記判定帰還方等化回路のタップ係数を求めるとともに、前記セレクタによるデータの選択のタイミングを制御する制御信号を出力するタップ係数決定回路と、
前記制御信号に応じて前記セレクタにデータを選択させるセレクタ制御回路とを備えていることを特徴とする判定帰還型等化器。
【請求項１３】
前記タップ係数決定回路は、前記セレクタにデータの選択を一定間隔で行わせるように前記制御信号を生成することを特徴とする、請求項１２に記載の判定帰還型等化器。
【請求項１４】
前記タップ係数決定回路は、前記セレクタにデータの選択を一定間隔で行わせるとともに、所定の条件を満たした場合にはデータの選択を省略させるように前記制御信号を生成することを特徴とする、請求項１２に記載の判定帰還型等化器。
【請求項１５】
前記タップ係数決定回路は、所定の条件を満たした場合には前記セレクタにデータのセレクト動作の間隔を狭めさせ又は広げさせるように前記制御信号を生成することを特徴とする、請求項１２に記載の判定帰還型等化器。
【請求項１６】
前記所定の条件は、所定のビット列を受信した場合、所定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであることを特徴とする、請求項１４又は１５に記載の判定帰還型等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還型等化器に関し、特に、シリアルデータ通信における判定帰還型等下器に関する。
【背景技術】
【０００２】
近年、シリアルデータ通信において、長距離伝送時における符号間干渉（ＩＳＩ：Inter-Symbol Interference）を除去するために、判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）が用いられている。また、判定帰還型等化器におけるタップ係数を決定するために、最小二乗平均（ＬＭＳ：Least Mean Square）アルゴリズムが用いられている。
【０００３】
判定帰還型等化器のタップ係数は、受信したシリアルデータに基づいて決定されている。したがって、どのようなデータに基づいてタップ係数を決定するかが重要になっている。特に、ＬＭＳアルゴリズムを用いてタップ係数を決定する場合には、データのランダム性を確保する必要がある。ここで、ビット又はビット列のランダム性とは、これらのビットパターンの出現頻度に偏りがないことをいう。
【０００４】
特許文献１に記載された判定帰還型等化器（ＤＦＥ）は、タップ係数決定回路を有する。受信したデータは、ＤＦＥ内部のレジスタに取り込まれ、タップ係数決定回路で用いられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６は、従来の判定帰還型等化器１１０の構成を示すブロック図である。図６を参照すると、判定帰還型等化器１１０は、判定帰還型等化回路１１１、デマルチプレクサ１１２及びタップ係数決定回路１１４を有する。判定帰還型等化器１１０においては、タップ係数決定回路１１４は、受信シリアルデータの全ビット用いてタップ係数を決定する。
【０００７】
図７は、従来の判定帰還型等化器１２０の構成を示すブロック図である。図７を参照すると、判定帰還型等化器１２０は、判定帰還型等化回路１１１、デマルチプレクサ１１２及びタップ係数決定回路１１４を有する。判定帰還型等化器１２０においては、タップ係数決定回路１１４は、受信パラレルデータを全ビット用いてタップ係数を決定する。
【０００８】
上記のように、受信データ列の全ビットを用いてタップ係数を決定する場合には、タップ係数決定回路１１４の回路規模及び消費電力が増大するという問題が生じる。また、タップ係数決定回路１１４の回路規模が大きくなると、高速動作が必要とされ、設計の難易度も高くなる。
【０００９】
一方、受信データ列内の特定ビットを用いてタップ係数を決定する場合には、設定されるタップ係数のバラツキが大きくなり、安定性が低いという問題が生じる。これは、特定ビットに出現するビット列のランダム性が低い場合又は特定ビットの値が固定化する場合が生じるからである。
【００１０】
特に、受信したシリアルデータを１：ｎ（ｎは整数）に展開したパラレルデータのうちの特定のビット（又は特定のビット列）を選択してタップ係数の決定を行う方式において、受信トレーニングパタンのパタン長がパラレルビット数の整数倍の関係にある場合には、特定ビットのデータランダム性が損なわれる。このとき、タップ係数はトレーニングを実施する毎に不安定になる。これは、シリアルデータをパラレルデータにするタイミングがトレーニングを実施する毎に変動し、特定ビットに現れるビットはトレーニング毎に変動するものの、ランダム性が低い場合又は特定ビットの値が固定化する場合があるからである。
【００１１】
そこで、判定帰還型等化器において、タップ係数を決定するために用いられるビット又はビット列のビットパターンの出現頻度に偏りがないようにすることが課題となる。本発明の目的は、かかる課題を解決する判定帰還型等化器を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る判定帰還型等化器は、
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記パラレルデータを用いて前記判定帰還方等化回路のタップ係数を求めるとともに、前記パラレルデータのビットシフトを行うタイミングを制御するための制御信号を生成するタップ係数決定回路と、
前記制御信号に応じて前記デマルチプレクサに前記パラレルデータのビットシフトを行わせるビットシフト制御回路とを有する。
【００１３】
本発明の第２の視点に係る判定帰還型等化器は、
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換する第１のデマルチプレクサと、
前記等化後のシリアルデータをパラレルデータに変換する第２のデマルチプレクサと、
前記第２のデマルチプレクサによるパラレルデータを用いて前記判定帰還方等化回路のタップ係数を求めるとともに、該パラレルデータをビットシフトするタイミングを制御する制御信号を生成するタップ係数決定回路と、
前記制御信号に応じて前記第２のデマルチプレクサに前記第２のデマルチプレクサによるパラレルデータのビットシフトを行わせるビットシフト制御回路とを有する。
【００１４】
本発明の第３の視点に係る判定帰還型等化器は、
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記等化後のシリアルデータからデータのサンプリングを行うデータサンプラと、
前記データサンプラによってサンプリングされたデータに基づいて前記判定帰還方等化回路のタップ係数を求めるとともに、前記データサンプラによるデータのサンプリングのタイミングを制御する制御信号を出力するタップ係数決定回路と、
前記制御信号に応じて前記データサンプラにデータのサンプリングを行わせるサンプリングタイミング制御回路とを有する。
【００１５】
本発明の第４の視点に係る判定帰還型等化器は、
受信したシリアルデータを等化して出力する判定帰還型等化回路と、
前記等化後のシリアルデータをパラレルデータに変換するデマルチプレクサと、
前記パラレルデータからデータを選択するセレクタと、
前記セレクタによって選択されたデータに基づいて前記判定帰還方等化回路のタップ係数を求めるとともに、前記セレクタによるデータの選択のタイミングを制御する制御信号を出力するタップ係数決定回路と、
前記制御信号に応じて前記セレクタにデータを選択させるセレクタ制御回路とを有する。
【発明の効果】
【００１６】
本発明の判定帰還型等化器によると、タップ係数を決定するために用いられるビット又はビット列のビットパターンの出現頻度に偏りがないようにすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る判定帰還型等化器の動作を説明するための図である。
【図３】本発明の第２の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図４】本発明の第３の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図５】本発明の第４の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図６】従来の判定帰還型等化器の構成を示すブロック図である。
【図７】従来の判定帰還型等化器の構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
第１の展開形態の判定帰還型等化器は、上記第１の視点に係る判定帰還型等化器であることが好ましい。
【００１９】
第２の展開形態の判定帰還型等化器は、上記第２の視点に係る判定帰還型等化器であることが好ましい。
【００２０】
第３の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記パラレルデータのビットシフトを一定間隔で行うように前記制御信号を生成してもよい。
【００２１】
第４の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記パラレルデータのビットシフトを一定間隔で行うとともに、所定の条件を満たした場合にはビットシフトを省略するように前記制御信号を生成してもよい。
【００２２】
第５の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、所定の条件を満たした場合に前記パラレルデータをビットシフトする間隔を狭め又は広げるように前記制御信号を生成してもよい。
【００２３】
第６の展開形態の判定帰還型等化器は、前記所定の条件が、所定のビット列を受信した場合、所定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであってもよい。
【００２４】
第７の展開形態の判定帰還型等化器は、上記第３の視点に係る判定帰還型等化器であることが好ましい。
【００２５】
第８の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記データサンプラにデータのサンプリングを一定間隔で行わせるように前記制御信号を生成してもよい。
【００２６】
第９の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記データサンプラにデータのサンプリングを一定間隔で行わせるとともに、所定の条件を満たした場合にはデータのサンプリングを省略させるように前記制御信号を生成してもよい。
【００２７】
第１０の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、所定の条件を満たした場合に前記データサンプラにデータをサンプリングする間隔を狭めさせ又は広げさせるように前記制御信号を生成してもよい。
【００２８】
第１１の展開形態の判定帰還型等化器は、前記所定の条件が、所定のビット列を受信した場合、特定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであってもよい。
【００２９】
第１２の展開形態の判定帰還型等化器は、上記第４の視点に係る判定帰還型等化器であることが好ましい。
【００３０】
第１３の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記セレクタにデータの選択を一定間隔で行わせるように前記制御信号を生成してもよい。
【００３１】
第１４の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、前記セレクタにデータの選択を一定間隔で行わせるとともに、所定の条件を満たした場合にはデータの選択を省略させるように前記制御信号を生成してもよい。
【００３２】
第１５の展開形態の判定帰還型等化器は、前記タップ係数決定回路が、所定の条件を満たした場合には前記セレクタにデータの選択の間隔を狭めさせ又は広げさせるように前記制御信号を生成してもよい。
【００３３】
第１６の展開形態の判定帰還型等化器は、前記所定の条件が、所定のビット列を受信した場合、所定のビット列を所定の回数受信した場合、所定のビット列を所定の期間内に受信しなかった場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、所定の期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合の少なくともいずれかであってもよい。
【００３４】
上記の判定帰還型等化器によると、タップ係数を決定するために用いられるビット又はビット列のビットパターンの出現頻度に偏りがないようにすることができる。
【００３５】
（実施形態１）
本発明の第１の実施形態に係る判定帰還型等化器について、図面を参照して説明する。図１は、本実施形態に係る判定帰還型等化器１０の構成を示すブロック図である。図１を参照すると、判定帰還型等化器１０は、判定帰還型等化回路１１、デマルチプレクサ１２、タップ係数決定回路１４、及びビットシフト制御回路１３を有する。
【００３６】
デマルチプレクサ１２は、判定帰還型等化回路１１を通過したシリアルデータをパラレル化する。タップ係数決定回路１４は、パラレルデータの特定のｍビット（ｍは１以上ｎ未満の整数）を受信する。タップ係数回路１４は、決定したタップ係数を判定帰還型等化回路１１に出力するとともに、ビットシフトタイミングを制御するための制御信号をビットシフト制御回路１３に出力する。ビットシフト制御回路１３は、タップ係数決定回路１４からの指示に基づいて、デマルチプレクサ１２にビットシフトを実施させる。タップ係数決定回路１４は、ビットシフト後のパラレルデータを用いて、新たにタップ係数を決定する。
【００３７】
パラレルデータの特定ビットを選択して判定帰還型等化回路のタップ係数決定を行う方式において、受信トレーニングパタンのパタン長がパラレルビット数の整数倍である場合には、特定ビットのデータランダム性が損なわれ、タップ係数の収束性が不安定になることがある。このとき、特定のビットの組に着目すると、タップ係数決定回路１４は、同一のビット列を繰り返し受信することになる。このようにビットパターンの出現頻度が偏ったビット列を用いて、タップ係数の設定を行うと、ランダム性の失われたデータに対するタップ係数が設定され、ＤｅＭＵＸをする以前のランダム性を有するデータにとって適切なタップ係数を設定することができない。
【００３８】
しかし、受信トレーニングパタンのパタン長がパラレルビット数の整数倍であっても、デマルチプレクサ１２においてビットシフト動作を行うことによって、受信データのビット列が変化し、ランダム性を有するデータをタップ係数決定回路１４に出力することができる。本実施形態におけるビットシフト動作とは、シリアルデータをパラレルデータに変換する際に、シリアルデータを追加し若しくは削除し、又はいずれのシリアルデータからいずれのシリアルデータまでをパラレルデータとして変換するかを変化させることをいう。かかるビットシフト動作によると、受信したシリアルデータとパラレルデータに変換されたデータ列とはある時刻においてずれた状態となる。
【００３９】
図２は、本実施形態に係る判定帰還型等化器１０の動作について説明するための図である。ここでは、パラレルデータに含まれる特定ビットを選択して、判定帰還型等化回路１１のタップ係数の決定を行うものとする。また、判定帰還型等化回路１１は、図２に示したシリアルデータ「11010011101011001000」を、受信シリアルデータとして繰り返し受信しているものとする。
【００４０】
図２を参照すると、デマルチプレクサ１２（例えば、ＤｅＭＵＸ（１：１０））は、受信したシリアルデータをパラレルデータに展開する。パラレルデータのうちの所定のビット（図２の四角枠で囲った部分）に着目すると、「０」に偏っている。したがって、このビットのデータをタップ係数決定回路１４の入力データに使用してタップ係数を決定した場合には、受信データに「０」が到来したときには正しく受信しやすいものの、「１」が到来したときには正しく受信することができないおそれがある。
【００４１】
現在着目しているパラレルデータのビットをＤｎとし、１シリアルビット前のビットをＤｎ−１とする。Ｄｎ−１、Ｄｎの組み合わせが「０１」、「１０」に偏っているときに設定されたタップ係数によると、「１１」、「００」を受信したときに正しく受信できないおそれがある。これは、特定受信データビットの前に受信したデータビットの符号間干渉（ＩＳＩ）の影響を受けるからである。また、偏りがある場合には、ＬＭＳアルゴリズムを適用する際に、適切なタップ係数の設定が妨げられるおそれがある。同様に、各データビットの受信を正しく行うためには、タップ係数の設定に用いられるデータのランダム性を確保しておく必要がある。
【００４２】
ビットシフト制御回路１３は、このような偏りのあるデータビット列を受信しているときに、受信パラレルデータに対してビットシフトを行う。図２を参照すると、パラレルデータのうちの所定のビット（図２の四角枠で囲った部分）に着目すると、ビットシフト後においては、着目したビットにおいてデータのランダム性が実現されている。したがって、本実施形態の判定帰還型等化器１０によると、タップ係数決定回路１４に入力されるデータにランダム性を持たせることができ、適切なタップ係数を設定することができる。
【００４３】
ビットシフト制御回路１３によるビットシフトの動作として、次のようなバリエーションが考えられる。第１に、ビットシフト制御回路１３は、一定間隔でビットシフト動作を行うようにしてもよい（図２参照）。第２に、ビットシフト制御回路１３は、一定間隔でビットシフト動作を行うとともに、所定の条件を満たした場合にビットシフト動作をスキップ（省略）するようにしてもよい。第３に、ビットシフト制御回路１３は、ビットシフトを実施する間隔を変更してもよい。すなわち、ビットシフト制御回路１３は、所定の条件を満たした場合にビットシフトを実施する間隔を狭め又は広げるようにしてもよい。
【００４４】
ここで、上記の所定の条件として、例えば、特定のビット列を受信した場合、特定のビット列を一定回数受信した場合、特定のビット列を一定期間内に受信しなかった場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合等が考えられる。
【００４５】
以上のことから、本実施形態に係る判定帰還型等化器１０によると、タップ係数を決定するために用いられるビット又はビット列のビットパターンの出現頻度に偏りがないようにすることができる。
【００４６】
（実施形態２）
本発明の第２の実施形態に係る判定帰還型等化器について、図面を参照して説明する。図３は、本実施形態に係る判定帰還型等化器２０の構成を示すブロック図である。図３を参照すると、判定帰還型等化器２０は、判定帰還型等化回路１１、デマルチプレクサ１２及び２１、タップ係数決定回路２４、並びにビットシフト制御回路１３を有する。
【００４７】
第１の実施形態に係る判定帰還型等化器１０（図１）においては、タップ係数決定回路１４と後段の回路（非図示）とがデマルチプレクサ１２の出力するパラレルデータを共用していた。図３を参照すると、本実施形態の判定帰還型等化器２０においては、受信パラレルデータを出力するためのデマルチプレクサ１２とは別個に、タップ係数決定回路２４用のデマルチプレクサ２１が追加されている。ビットシフト制御回路１３によるビットシフトの方法は、実施形態１におけるものと同一である。
【００４８】
第１の実施形態に係る判定帰還型等化器１０によると、ビットシフト動作時における受信パラレルデータの内容は、受信シリアルデータの内容とは異なるものとなる。一方、本実施形態に係る判定帰還型等化器２０によると、タップ係数決定回路２４用のデマルチプレクサ２１と受信パラレルデータの出力用のデマルチプレクサ１２とが別個に設けられていることから、受信シリアルデータと同一の内容のパラレルデータを後段の回路（非図示）に出力しつつ、ビットシフト機能を用いたタップ係数の決定を行うことができる。したがって、タップ係数が一旦決定されて後段の回路において受信データを使用している間にも、タップ係数を再調整することができる。
【００４９】
（実施形態３）
本発明の第３の実施形態に係る判定帰還型等化器について、図面を参照して説明する。図４は、本実施形態に係る判定帰還型等化器３０の構成を示すブロック図である。図４を参照すると、判定帰還型等化器３０は、判定帰還型等化回路１１、デマルチプレクサ１２、タップ係数決定回路３４、サンプリングタイミング制御回路３２及びデータサンプラ３１を有する。
【００５０】
本実施形態に係る判定帰還型等化器３０においては、第２の実施形態に係る判定帰還型等化器２０のタップ係数決定回路２４用のデマルチプレクサ２１がデータサンプラ３１に変更され、ビットシフト制御回路１３がサンプリングタイミング制御回路３２に変更されている。
【００５１】
デマルチプレクサが出力するパラレルデータの特定ビットに相当するデータに着目した場合、データサンプラ３１によるデータサンプリングタイミングを制御することによって、デマルチプレクサ２１においてビットシフトを行ったのと同様のデータ列が得られる。したがって、本実施形態に係る判定帰還型等化器３０においても、上記の実施形態１及び実施形態２に係る判定帰還型等化器１０、２０と同様の効果が得られる。
【００５２】
本実施形態に係る判定帰還型等化器３０においては、受信パラレルデータ出力用のデマルチプレクサ１２とは別個に、タップ係数決定回路３４用のデータサンプラ３１が設けられている。したがって、後段の回路（非図示）における受信データの使用状況に関係なく、データサンプラ３１のサンプリングタイミングを制御することでタップ係数を決定することができる。したがって、タップ係数が一旦決定されて後段の回路において受信データを使用している間にも、タップ係数を再調整することができる。
【００５３】
サンプリングタイミング制御回路３２によるデータサンプリングの動作として、次のようなバリエーションが考えられる。第１に、サンプリングタイミング制御回路３２は、データサンプラ３１に一定間隔でサンプリング動作を行わせるようにしてもよい。第２に、サンプリングタイミング制御回路３２は、データサンプラ３１に一定間隔でサンプリング動作を行わせるとともに、所定の条件を満たした場合にサンプリング動作をスキップ（省略）させるようにしてもよい。第３に、データサンプリングタイミング制御回路３２は、データサンプラ３１にサンプリングを実施する間隔を変更させるようにしてもよい。すなわち、データサンプリングタイミング制御回路３２は、所定の条件を満たした場合にデータサンプラ３１にサンプリングを実施する間隔を狭めさせ又は広げさせるようにしてもよい。
【００５４】
ここで、上記の所定の条件として、例えば、特定のビット列を受信した場合、特定のビット列を一定回数受信した場合、特定のビット列を一定期間内に受信しなかった場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合等が考えられる。
【００５５】
（実施形態４）
本発明の第４の実施形態に係る判定帰還型等化器について、図面を参照して説明する。図５は、本実施形態に係る判定帰還型等化器４０の構成を示すブロック図である。図５を参照すると、判定帰還型等化器４０は、判定帰還型等化回路１１、デマルチプレクサ１２、タップ係数決定回路４４、セレクタ制御回路４２及びセレクタ４１を有する。
【００５６】
本実施形態に係る判定帰還型等化器４０においては、第１の実施形態に係る判定帰還型等化器１０（図１）のビットシフト制御回路１３がセレクタ４１及びセレクタ制御回路４２に変更されている。
【００５７】
デマルチプレクサ１２が出力するパラレルデータの特定ビットに相当するデータに着目した場合、セレクタ４１の選択ビットを変更する制御を行うことによって、デマルチプレクサ１２においてビットシフトを行ったのと同様のデータ列が得られる。したがって、本実施形態に係る判定帰還型等化器４０においても、上記の実施形態１乃至実施形態３に係る判定帰還型等化器１０、２０及び３０と同様の効果が得られる。
【００５８】
本実施形態に係る判定帰還型等化器４０においては、タップ係数決定回路４４用にセレクタ４１が設けられ、受信パラレルデータ出力用のデマルチプレクサ１２の出力データには直接影響を及ぼすことがない。したがって、後段の回路（非図示）における受信データの使用状況に関係なく、セレクタ４１のセレクトビットを制御することでタップ係数を決定することができる。したがって、タップ係数が一旦決定されて後段の回路において受信データを使用している間にも、タップ係数を再調整することができる。
【００５９】
セレクタ制御回路４２によるデータのセレクト動作として、次のようなバリエーションが考えられる。第１に、セレクタ制御回路４２は、セレクタ４１に一定間隔にてデータのセレクト動作（選択）を行わせるようにしてもよい。第２に、セレクタ制御回路４２は、セレクタ４１に一定間隔でデータのセレクト動作を行わせるとともに、所定の条件を満たした場合にデータのセレクト動作をスキップ（省略）させるようにしてもよい。第３に、セレクタ制御回路４２は、セレクタ４１にデータのセレクトを実施する間隔を変更させるようにしてもよい。すなわち、セレクタ制御回路４２は、所定の条件を満たした場合にセレクタ４１にデータのセレクト動作の間隔を狭めさせ又は広げさせるようにしてもよい。
【００６０】
ここで、上記の所定の条件として、例えば、特定のビット列を受信した場合、特定のビット列を一定回数受信した場合、特定のビット列を一定期間内に受信しなかった場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の値以上である場合、一定期間内に受信したビット列に含まれる「０」（又は「１」）の割合が所定の範囲以内である場合等が考えられる。
【００６１】
繰り返し受信しているトレーニングパタンのパタン長がパラレルデータのビット数の整数倍である場合には、パラレルデータの特定のビットに着目すると、同一のビット列が繰り返して出現することがある。特に、トレーニングパタンの内容及び受信状況に依存して、タップ係数の決定を行うために選択されたビット列のランダム性が低いか又は固定化する場合がある。このようにランダム性が低いか又は固定化したビット列に応じてタップ係数を決定した場合には、トレーニングを実施するごとに決定されるタップ係数のバラツキが増大する。
【００６２】
しかし、上記実施形態１に係る判定帰還型等化器１０又は実施形態２に係る判定帰還型等化器２０によると、ビットシフトを行うことによって、タップ係数の決定に用いられるパラレルデータの特定のビットのランダム性が増える。したがって、このデータ列を用いてタップ係数を決定することで、トレーニングを実施するごとに決定されるタップ係数のバラツキを抑えることができ、安定したデータ通信が可能となる。
【００６３】
また、上記実施形態３に係る判定帰還型等化器３０によると、ビットシフトの代わりにデータサンプラ３１のサンプリングタイミングの制御を行うことで、パラレルデータの特定のビットにおいて、ビットシフトをしたときと同様のデータ列が得られる。したがって、判定帰還型等化器３０においても、ビットシフトを行ったときと同様の効果が得られる。
【００６４】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。
【符号の説明】
【００６５】
１０、２０、３０、４０、１１０、１２０  判定帰還型等化器
１１、１１１  判定帰還型等化回路
１２、２１、１１２  デマルチプレクサ
１３  ビットシフト制御回路
１４、２４、３４、４４、１１４  タップ係数決定回路
３１  データサンプラ
３２  サンプリングタイミング制御回路
４１  セレクタ
４２  セレクタ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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