(57)【要約】  【課題】ブロック単位で処理を行う画像処理装置において、フィルタリング処理時間をより短くする。  【解決手段】原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理装置は、画素データを複数方向にシフト可能なレジスターを用いて、ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する。【選択図】図１
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【特許請求の範囲】
【請求項１】
原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理装置であって、
前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、
ことを特徴とする画像処理装置。
【請求項２】
請求項１に記載の画像処理装置であって、
前記ブロック画像データの少なくとも一部を格納するメモリーと、
主走査幅Ｎ＋１、副走査幅Ｍの容量であって、格納される画像データを複数の方向にシフト可能なシフトレジスターで構成され、前記メモリーから主走査幅Ｎ＋１、副走査幅１の画像データを順次取得して格納し、主走査幅Ｎ、副走査幅Ｍの画像データを出力するレジスター部と、
前記レジスター部から主走査幅Ｎ、副走査幅Ｍの画像データを取得して、前記フィルターを用いてフィルタリングを行うフィルター演算部と、
前記レジスター部の画像データのシフト方向を制御する制御部と、を備える、
ことを特徴とする画像処理装置。
【請求項３】
請求項２に記載の画像処理装置であって、
前記メモリーは、前記ブロック画像データから取得した少なくとも主走査幅Ｎ＋１、副走査幅２Ｍの画像データを格納し、
前記レジスター部は、副走査方向、副走査の逆方向、及び主走査の逆方向のシフトが可能であり、各方向のシフトの際に、主走査幅Ｎ、副走査幅Ｍの画像データを出力し、副走査方向及び副走査の逆方向のシフトの際には、前記メモリーから画像データを取得して格納し、
前記制御部は、画素データ列ごとに、副走査方向のシフトとその逆方向のシフトを交互に前記レジスターに指示し、ある画素データ列の処理が終わった場合には主走査の逆方向のシフトを前記レジスターに指示する、
ことを特徴とする画像処理装置。
【請求項４】
原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理回路であって、
前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、
ことを特徴とする画像処理回路。
【請求項５】
原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理方法であって、
前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、
ことを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック単位で画像データを処理する画像処理技術に関する。
【背景技術】
【０００２】
プリンター、スキャナー、コピー機、複合機等の画像処理装置において、例えば、１ページ分の画像データ（主走査幅Ｗ、副走査幅Ｈ）について、ブロック（主走査幅Ｗ、副走査幅Ｌ（Ｌ：Ｌ＜Ｈ））単位で処理対象の画像データを切り出し、所定の画像処理（例えば、フィルタリング処理等）を行う技術が知られている（例えば、特許文献１）。
【０００３】
各ブロックの画像データは、副走査方向の画素データの列（主走査幅１、副走査幅Ｌ）ごとに、副走査方向に順次処理される。各画素データ列の処理が終了した場合には、当該列の主走査方向に隣接する画素データ列が次に処理される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２５１５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、ＲＡＭに格納された原画像データから切り出されたブロック画像に含まれる画素データのうち、フィルタリング処理の対象となる画素データが一旦レジスターに格納される。また、当該レジスターから出力される画素データを用いてフィルタリング処理が行われる。
【０００６】
しかしながら、特許文献１では、ある画素データ列の副走査方向のフィルタリング処理が終了し、次の画素データ列のフィルタリング処理が開始される場合、当該画素データ列の先頭部分の画素データをレジスターに格納する必要がある。すなわち、フィルタリング処理が終了したときにレジスターに格納されている画素データ（フィルタリング処理が終了した画素データ列の後尾部分の画素データ）は、削除する必要がある。そのため、各画素データ列のフィルタリング処理を開始するために、画素データを入れ替える必要があり、処理時間が増加する。
【０００７】
そこで、本発明は、ブロック単位で処理を行う画像処理装置において、フィルタリング処理時間をより短くすることを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するための本発明の第一の態様は、原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理装置であって、前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、ことを特徴とする。
【０００９】
ここで、上記の画像処理装置であって、前記ブロック画像データの少なくとも一部を格納するメモリーと、主走査幅Ｎ＋１、副走査幅Ｍの容量であって、格納される画像データを複数の方向にシフト可能なシフトレジスターで構成され、前記メモリーから主走査幅Ｎ＋１、副走査幅１の画像データを順次取得して格納し、主走査幅Ｎ、副走査幅Ｍの画像データを出力するレジスター部と、前記レジスター部から主走査幅Ｎ、副走査幅Ｍの画像データを取得して、前記フィルターを用いてフィルタリングを行うフィルター演算部と、
前記レジスター部の画像データのシフト方向を制御する制御部と、を備える、ことを特徴としていてもよい。
【００１０】
また、上記の画像処理装置であって、前記メモリーは、前記ブロック画像データから取得した少なくとも主走査幅Ｎ＋１、副走査幅２Ｍの画像データを格納し、前記レジスター部は、副走査方向、副走査の逆方向、及び主走査の逆方向のシフトが可能であり、各方向のシフトの際に、主走査幅Ｎ、副走査幅Ｍの画像データを出力し、副走査方向及び副走査の逆方向のシフトの際には、前記メモリーから画像データを取得して格納し、前記制御部は、画素データ列ごとに、副走査方向のシフトとその逆方向のシフトを交互に前記レジスターに指示し、ある画素データ列の処理が終わった場合には主走査の逆方向のシフトを前記レジスターに指示する、ことを特徴としていてもよい。
【００１１】
上記の課題を解決するための本発明の第二の態様は、原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理回路であって、前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、ことを特徴とする。
【００１２】
上記の課題を解決するための本発明の第三の態様は、原画像データの所定の領域であるブロック画像データについて、主走査幅Ｎ、副走査幅Ｍのフィルターを用いてフィルタリングを行う画像処理方法であって、前記ブロック画像データを構成する副走査方向の画素データ列それぞれを、副走査方向とその逆方向を交互に処理し、また、主走査方向の列の順に処理する、ことを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の一例に係る画像処理装置１の概略構成を示すブロック図。
【図２】ブロック画像の画素データの処理順序を説明する図。
【図３】レジスター部３０の構成の一例を示す図。
【図４】レジスター部３０に画素データを格納する手順を説明する図。
【図５】レジスター部３０に画素データを格納する手順を説明するフロー図。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態について図面を参照して説明する。
【００１５】
図１は、本発明の一実施形態の一例に係る画像処理装置１の概略構成を示すブロック図である。本実施形態では、モノクロ画像の処理について説明する。
【００１６】
画像処理装置１は、ブロック単位でフィルタリング処理を行う機能を有する装置である。画像処理装置１は、例えば、プリンター、スキャナー、コピー機、複合機などの画像処理装置である。本図では、フィルタリング処理に関する構成を中心に示している。従って、フィルタリング処理に関連が低い構成要素は省略されている。
【００１７】
画像処理装置１は、画像メモリー１０、ブロックメモリー２０、レジスター部３０、フィルター演算回路４０、制御回路５０を有する。ブロックメモリー２０、レジスター部３０、フィルター演算回路４０、及び制御回路５０は、例えば、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理回路２として構成される。
【００１８】
画像メモリー１０は、画像データを格納するための大容量の記憶装置であり、例えば、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）である。画像メモリー１０は、例えば、フィルタリング処理前後それぞれ１ページの画像データを格納することができる。
【００１９】
ブロックメモリー２０は、画像メモリー１０に格納された画像データをブロック単位で切り出した画像データの少なくとも一部を格納するための記憶装置であり、例えば、ＳＲＡＭ（Static RAM）、デュアルポートＲＡＭにより構成することができる。ブロックメモリー２０は、フィルタリング処理前後それぞれの画像データを格納することができる。
【００２０】
画像メモリー１０からブロックメモリー２０への画像データの入力と、ブロックメモリー２０からレジスター部３０へ画像データの出力とは、並列的に実行することができる。従って、ブロックメモリー２０は、ブロック画像の一部の画像データを順次格納できればよい。ブロックメモリー２０の容量は、例えば、フィルター演算回路４０で使用されるマトリックスが主走査幅Ｎ、副走査幅Ｍである場合に、少なくとも主走査幅Ｎ＋１、副走査幅２Ｍとすることができる。
【００２１】
なお、ブロック画像は、例えば、画像処理装置１のＣＰＵ（不図示）やＤＭＡ（不図示）の制御により、画像メモリー１０からブロックメモリー２０に格納され、またブロックメモリー２０から画像メモリー１０に格納される。
【００２２】
レジスター部３０は、制御回路５０の制御の下、ある注目画素のフィルタリング処理に必要な画素データをフィルター演算回路４０に出力するとともに、次の注目画素のフィルタリング処理に必要な画素データを格納する。詳細は後述するが、レジスター部３０は、シフトレジスターにより構成される。レジスター部３０の容量は、例えば、フィルター演算回路４０で使用されるマトリックスが主走査幅Ｎ、副走査幅Ｍである場合に、主走査幅Ｎ＋１、副走査幅Ｍとすることができる。
【００２３】
フィルター演算回路４０は、レジスター部３０から出力された注目画素を含む画素データに対してフィルタリング処理を行い、注目画素に対するフィルター演算結果を、ブロックメモリー２０に出力する。使用するマトリックスは、例えば、主走査幅Ｎ、副走査幅Ｍとすることができる。
【００２４】
制御回路５０は、レジスター部３０の画素データの入出力を制御する。制御回路５０は、例えば、画素データのシフト方向を指示する信号を、後述する所定の手順に従ってレジスター部３０に出力する。そのため、制御回路５０とレジスター部３０は、上方向へのシフト（副走査方向の逆方向へのシフト）、左方向へのシフト（主走査方向の逆方向のシフト）、及び下方向へのシフト（副走査方向へのシフト）を指示する信号を送るためのシフト方向制御線５１で接続されている。
【００２５】
さて、上記のように構成される本実施形態の画像処理装置１は、図２（Ａ）に示すような順序で、ブロック画像に含まれる各画素のフィルタリング処理を実行する。具体的には、副走査方向の画素データの列ごとに、順次、副走査方向及び副走査方向の逆方向の交互に処理される。すなわち、各列の処理が終了した場合には、処理が終了した列の主走査方向に隣接する列について、処理が終了した列の処理方向（副走査方向又は副走査方向の逆方向）の逆方向に処理される。
【００２６】
上述の処理手順を実現するため、レジスター部３０は、図３に示すような構成を有する。図３は、レジスター部３０の構成の一例を示す図である。
【００２７】
なお、以下の説明では、フィルターのマトリックスが主走査幅Ｎ＝３、副走査幅Ｍ＝３であるものとする。
【００２８】
レジスター部３０は、主走査幅４（主走査位置０〜３）、副走査幅３（副走査位置０〜２）のシフトレジスターにより構成される。シフトレジスターを構成する各レジスター３１（主走査位置０〜３、副走査位置０〜２）は、上シフト、左シフト、下シフトができるようになっている。
【００２９】
レジスター３１（０〜３、０）には、下シフトにより、ブロックメモリー２０からロードされた画素データが格納される。レジスター３１（０〜３、２）には、上シフトにより、ブロックメモリー２０からロードされた画素データが格納される。また、レジスター３１（０〜２、０〜２）の画素データは、フィルター演算回路４０に出力される。
【００３０】
なお、上述したように、レジスター部３０の大きさは、フィルターのマトリックスの大きさに対応しており、フィルターのマトリックスが主走査幅Ｎ、副走査幅Ｍである場合、レジスター部３０は、主走査幅Ｎ＋１、副走査幅Ｍとなる。
【００３１】
図４は、レジスター部３０に画素データを格納する制御手順を説明する図である。本図は、ブロック画像の処理対象（斜線部分：画素データ列（１、１〜４）、（２、１〜４）、（３、１〜４））についてフィルタリング処理が実行される場合を示している。
【００３２】
状態１：レジスター部３０は空である。
状態２：上シフトにより、ブロックメモリー２０からレジスター部３０に画素データ（０〜３、０）がロードされる。
状態３：上シフトにより、レジスター部３０に画素データ（０〜３、１）がロードされる。
状態４：上シフトにより、レジスター部３０に画素データ（０〜３、２）がロードされる。
状態５：上シフトのタイミングで、レジスター部３０から画素データ（０〜２、０〜２）がフィルター演算回路４０に出力され、注目画素（１、１）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（０〜３、３）がロードされる。
状態６：上シフトのタイミングで、レジスター部３０から画素データ（０〜２、１〜３）がフィルター演算回路４０に出力され、注目画素（１、２）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（０〜３、４）がロードされる。
状態７：上シフトのタイミングで、レジスター部３０から画素データ（０〜２、２〜４）がフィルター演算回路４０に出力され、注目画素（１、３）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（０〜３、５）がロードされる。
状態８：左シフトのタイミングで、レジスター部３０から画素データ（０〜２、３〜５）がフィルター演算回路４０に出力され、注目画素（１、４）についてのフィルタリングが行われる。また、左シフトにより、レジスター部３０のレジスター３１（３、０〜２）は空になる。
状態９：下シフトのタイミングで、レジスター部３０から画素データ（１〜３、３〜５）がフィルター演算回路４０に出力され、注目画素（２、４）についてのフィルタリングが行われる。また、下シフトにより、レジスター部３０に画素データ（１〜４、２）がロードされる。
状態１０：下シフトのタイミングで、レジスター部３０から画素データ（１〜３、２〜４）がフィルター演算回路４０に出力され、注目画素（２、３）についてのフィルタリングが行われる。また、下シフトにより、レジスター部３０に画素データ（１〜４、１）がロードされる。
状態１１：下シフトのタイミングで、レジスター部３０から画素データ（１〜３、１〜３）がフィルター演算回路４０に出力され、注目画素（２、２）についてのフィルタリングが行われる。また、下シフトにより、レジスター部３０に画素データ（１〜４、０）がロードされる。
状態１２：左シフトのタイミングで、レジスター部３０から画素データ（１〜３、０〜２）がフィルター演算回路４０に出力され、注目画素（２、１）についてのフィルタリングが行われる。また、左シフトにより、レジスター部３０のレジスター３１（３、０〜２）は空になる。
状態１３：上シフトのタイミングで、レジスター部３０から画素データ（２〜４、０〜２）がフィルター演算回路４０に出力され、注目画素（３、１）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（２〜５、３）がロードされる。
状態１４：上シフトのタイミングで、レジスター部３０から画素データ（２〜４、１〜３）がフィルター演算回路４０に出力され、注目画素（３、２）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（２〜５、４）がロードされる。
状態１５：上シフトのタイミングで、レジスター部３０から画素データ（２〜４、２〜４）がフィルター演算回路４０に出力され、注目画素（３、３）についてのフィルタリングが行われる。また、上シフトにより、レジスター部３０に画素データ（２〜５、５）がロードされる。
【００３３】
上記の画像処理装置１及び画像処理回路２の構成は、本願発明の特徴を説明するにあたって主要構成を説明したのであって、上記の構成に限られない。また、一般的な画像処理装置及び画像処理回路が備える他の構成を排除するものではない。また、上記した各構成要素は、画像処理装置１及び画像処理回路２の構成を理解容易にするために、主な処理内容に応じて分類したものである。構成要素の分類の仕方や名称によって、本願発明が制限されることはない。画像処理装置１及び画像処理回路２の構成は、処理内容に応じて、さらに多くの構成要素に分類することもできる。また、１つの構成要素がさらに多くの処理を実行するように分類することもできる。また、各構成要素の処理は、１つのハードウェアで実行されてもよいし、複数のハードウェアで実行されてもよい。
【００３４】
図５は、レジスター部３０に画像データを格納する制御手順を説明するフロー図である。本フローは、例えば、１ブロックの画像データに対するフィルタリング処理を開始する指示があった場合に開始される。
【００３５】
Ｓ１０では、レジスター部３０にフィルタリング演算対象の画素が格納される。具体的には、制御回路５０は、上又は下シフト信号を３回出力し、最初の注目画素を処理するために使用される画素データでレジスター部３０を満たす。例えば、図４のように、主走査位置が１の列から下方向にフィルタリング処理が開始される場合、制御回路５０は、上シフト信号により、レジスター部３０を状態４にする。そして、制御回路５０は、処理をＳ２０に進める。
【００３６】
Ｓ２０では、制御回路５０は、注目画素の主走査位置が奇数であるか偶数であるかを判定する。具体的には、ブロック画像における注目画素の主走査方向の位置が奇数（１、３、５・・・）であるか偶数（０、２、４・・・）であるかを判定する。例えば、図４のブロック画像の例では、画素データ（１、１）及び（３、１）の主走査位置は奇数、画素データ（２、１）の主走査位置は偶数となる。注目画素の主走査位置が奇数である場合（Ｓ２０：奇数）、処理をＳ３０に進める。注目画素の主走査位置が偶数である場合（Ｓ２０：偶数）、処理をＳ６０に進める。
【００３７】
Ｓ３０では、制御回路５０は、注目画素の副走査位置（ライン位置）が下端であるか否かを判定する。具体的には、注目画素が、当該画素データ列の注目画素として処理される画素データのうち一番下の画素であるか否かを判定する。例えば、図４のブロック画像の例では、画素データ（１、４）が下端の画素に当たる。注目画素の副走査位置が下端である場合（Ｓ３０：ＹＥＳ）、処理をＳ５０に進める。注目画素の副走査位置が下端でない場合（Ｓ３０：ＮＯ）、処理をＳ４０に進める。
【００３８】
Ｓ４０では、制御回路５０は、上シフト信号を出力する。この上シフト信号を契機に、現在レジスター部３０に格納されている下端の画素データ行（主走査方向）の副走査方向に隣接する次の画素データ行が、ブロックメモリー２０からレジスター部３０にロードされる。また、同時に、現在レジスター部３０に格納されている各画素データ行が上方向にシフトされるとともに、レジスター３１（０〜２、０〜２）に格納されていた画素データがフィルター演算回路４０に出力される。このとき、ロードされた画素データ行がレジスター部３０の下の行に格納される。また、同時に、レジスター部３０から出力された画素データを用いて、フィルター演算回路４０により注目画素のフィルター演算が実行される。それから、制御回路５０は、処理をＳ９０に進める。
【００３９】
Ｓ５０では、制御回路５０は、左シフト信号を出力する。この左シフト信号を契機に、現在レジスター部３０に格納されている各画素データ列が左方向にシフトされるとともに、レジスター３１（０〜２、０〜２）に格納されていた画素データがフィルター演算回路４０に出力される。このとき、レジスター部３０の右端の列は空となる。また、同時に、レジスター部３０から出力された画素データを用いて、フィルター演算回路４０により注目画素のフィルター演算が実行される。それから、制御回路５０は、処理をＳ９０に進める。
【００４０】
Ｓ６０では、制御回路５０は、注目画素の副走査位置（ライン位置）が上端であるか否かを判定する。具体的には、注目画素が、当該画素データ列の注目画素として処理される画素データのうち一番上の画素であるか否かを判定する。例えば、図４のブロック画像の例では、画素データ（２、１）が上端の画素に当たる。注目画素の副走査位置が上端である場合（Ｓ６０：ＹＥＳ）、処理をＳ８０に進める。注目画素の副走査位置が上端でない場合（Ｓ６０：ＮＯ）、処理をＳ７０に進める。
【００４１】
Ｓ７０では、制御回路５０は、下シフト信号を出力する。この下シフト信号を契機に、現在レジスター部３０に格納されている上端の画素データ行（主走査方向）の副走査逆方向に隣接する次の画素データ行が、ブロックメモリー２０からレジスター部３０にロードされる。また、同時に、現在レジスター部３０に格納されている各画素データ行が下方向にシフトされるとともに、レジスター３１（０〜２、０〜２）に格納されていた画素データがフィルター演算回路４０に出力される。このとき、ロードされた画素データ行がレジスター部３０の上の行に格納される。また、同時に、レジスター部３０から出力された画素データを用いて、フィルター演算回路４０により注目画素のフィルター演算が実行される。それから、制御回路５０は、処理をＳ９０に進める。
【００４２】
Ｓ８０では、制御回路５０は、左シフト信号を出力する。この処理は、Ｓ５０と同様である。
【００４３】
Ｓ９０では、制御回路５０は、注目画素がブロック画像データ内の最終画素であるか否かを判定する。具体的には、制御回路５０は、Ｓ４０、Ｓ５０、Ｓ７０、又はＳ８０でフィルタリング処理された注目画素が、ブロック画像データ内のフィルタリング演算対象の最後の画素データであるか否かを判定する。注目画素が最終画素でない場合（Ｓ９０：ＮＯ）、制御回路５０は、処理をＳ２０に戻す。注目画素が最終画素である場合（Ｓ９０：ＹＥＳ）、制御回路５０は、本フローを終了する。
【００４４】
なお、本フローが終了した場合、次のブロック画像がある場合は当該ブロック画像について本フローの処理が開始される。
【００４５】
以上の図４及び図５の各処理単位は、画像処理装置１及び画像処理回路２の処理を理解容易にするために、主な処理内容に応じて分割したものである。処理単位の分割の仕方や名称によって、本願発明が制限されることはない。画像処理装置１及び画像処理回路２の処理は、処理内容に応じて、さらに多くの処理単位に分割することもできる。また、１つの処理単位がさらに多くの処理を含むように分割することもできる。
【００４６】
なお、上記の実施形態では、ブロック画像の奇数列について副走査方向に処理（上シフト（副走査方向の逆方向）により処理）し、偶数列について副走査方向の逆方向に処理（下シフト（副走査方向）により処理）しているが、逆であってもよい。
【００４７】
以上、本発明の一実施形態について説明した。本実施形態によれば、ブロック単位で処理を行う画像処理装置において、フィルタリング処理時間をより短くすることができる。
【００４８】
すなわち、本実施形態によれば、フィルタリングに使用された、画素データ列の先頭又は後尾の画素データを、レジスター部３０に格納したまま、次の画素データ列の先頭又は後尾のフィルタリングに再利用される。このような構成により、各画素データ列のフィルタリング処理を開始するために、画素データを全て入れ替える必要がなくなり、フィルタリング処理時間が短縮される。
【００４９】
以上の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【００５０】
例えば、本発明は、カラー画像の処理にも適用できる。具体的には、画像メモリー及びブロックメモリーにＲＧＢ３色の画像データを格納できるようにする。また、レジスター部及びフィルター演算回路をＲＧＢ各色について設ける。制御回路は、ＲＧＢ各色のレジスター部を制御する。もちろん、フィルター演算部を１つとし、ＲＧＢ各色で共用するようにしてもよい。
【符号の説明】
【００５１】
１：画像処理装置、２：画像処理回路、１０：画像メモリー、２０：ブロックメモリー、３０：レジスター部、３１：レジスター、４０：フィルター演算回路、５０：制御回路、５１：シフト方向制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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