(57)【要約】【課題】相互オフセット較正型Ａ／Ｄ変換器において、キャリブレーション終了後には不要となるＡ／Ｄ変換器を有効活用し、Ａ／Ｄ変換の精度を高めたＡ／Ｄ変換器を提供する。【解決手段】２つのＡ／Ｄ変換器を有し、相互にオフセットを較正するＡ／Ｄ変換器では、キャリブレーション終了後においては両者のトランスファーカーブ特性は同じものとなる。そこで、実際のＡ／Ｄ変換の際には、両者のＡ／Ｄ変換器のトランスファーカーブの関係をその分解能の１ＬＳＢの半分である０．５ＬＳＢずらして両Ａ／Ｄ変換器を動作させる。その後、同一時刻にサンプリングした両Ａ／Ｄ変換器の出力の和または平均値を出力する。【選択図】図１
2011244166.tif 000002
【特許請求の範囲】
【請求項１】
分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備え、
前記第ＮのＡ／Ｄ変換部は、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行うと共に、
前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力すること、
を特徴とするＡ／Ｄ変換器。
【請求項２】
前記Ｎ個のＡ／Ｄ変換部は、
参照電圧と入力アナログ電圧とを比較する複数のコンパレータと、
前記複数のコンパレータのオフセットを調整するオフセット調整部と、を備え、
前記第ＮのＡ／Ｄ変換部は、
参照電圧として、リファレンス電源から作り出される電圧を前記複数のコンパレータに供給する第１の状態と、
参照電圧として、前記第１の状態で供給する電圧から、分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を供給する第２の状態と、
を切り替え可能な参照電圧切り替え部を備えると共に、
前記第１乃至第ＮのＡ／Ｄ変換部のオフセット調整時には、前記第１の状態を選択し、
Ａ／Ｄ変換時には、前記第２の状態を選択する、
請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記Ｎ個のＡ／Ｄ変換部はシングルエンドの入力信号に対応し、
前記参照電圧切り替え部は、
参照電圧を生成するための参照抵抗列と、リファレンス電圧を供給する第１の電源と、分解能に相当する電圧をＮで除した電圧をリファレンス電圧に加算若しくは減算した電圧を供給する第２の電源と、を備えると共に、
前記第１の状態は、前記参照抵抗列と前記第１の電源を接続し、
前記第２の状態は、前記参照抵抗列と前記第２の電源を接続する、
請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記参照電圧切り替え部に代えて、
参照電圧を生成する参照抵抗列と、前記参照抵抗列と接続され、前記参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧をＮで除した電圧になる電源と、からなる参照電圧切り替え部を備えると共に、
前記第１の状態は、各コンパレータと前記参照抵抗列の各抵抗を接続し、
前記第２の状態は、各コンパレータと、前記第１の状態時で接続している前記参照抵抗列の抵抗と隣接する抵抗を接続する、
請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記第２の状態に代えて、
前記第２の状態時は、前記電源と接続している前記参照抵抗列の抵抗と隣接する抵抗と前記電源を接続する、
請求項４記載のＡ／Ｄ変換器。
【請求項６】
前記Ｎ個のＡ／Ｄ変換部は差動入力信号に対応し、
前記参照電圧切り替え部は、
プラス側参照電圧を生成するための第１の参照抵抗列と、マイナス側参照電圧を生成するための第２の参照抵抗列と、プラス側リファレンス電圧を供給する第１の電源と、マイナス側リファレンス電圧を供給する第２の電源と、分解能に相当する電圧を２×Ｎで除した電圧をプラス側リファレンス電圧に加算した電圧を供給する第３の電源と、分解能に相当する電圧を２×Ｎで除した電圧をマイナス側リファレンス電圧に減算した電圧を供給する第４の電源と、を備えると共に、
前記第１の状態は、前記第１の参照抵抗列と前記第１の電源を接続し、前記第２の参照抵抗列と前記第２の電源を接続し、
前記第２の状態は、前記第１の参照抵抗列と前記第３の電源を接続し、前記第２の参照抵抗列と前記第４の電源を接続する、
請求項２に記載のＡ／Ｄ変換器。
【請求項７】
前記第３の電源は、分解能に相当する電圧を２×Ｎで除した電圧をプラス側リファレンス電圧に減算した電圧を供給し、
前記第４の電源は、分解能に相当する電圧を２×Ｎで除した電圧をマイナス側リファレンス電圧に加算した電圧を供給する、
請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記参照電圧切り替え部に代えて、
プラス側参照電圧を生成するための第１の参照抵抗列と、マイナス側参照電圧を生成するための第２の参照抵抗列と、前記第１の参照抵抗列と接続され、前記第１の参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧を２×Ｎで除した電圧になる第１の電源と、前記第２の参照抵抗列と接続され、前記第２の参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧を２×Ｎで除した電圧になる第２の電源と、からなる参照電圧切り替え部を備えると共に、
前記第１の状態は、各コンパレータのプラス側参照入力と前記第１の参照抵抗列の各抵抗を接続し、各コンパレータのマイナス側参照入力と前記第２の参照抵抗列の各抵抗を接続し、
前記第２の状態は、各コンパレータのプラス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が上昇する抵抗を接続し、各コンパレータのマイナス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が下降する抵抗を接続する、
請求項６に記載のＡ／Ｄ変換器。
【請求項９】
分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器におけるＡ／Ｄ変換方法であって、
前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う工程と、
前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する工程と、
を含むことを特徴とするＡ／Ｄ変換方法。
【請求項１０】
分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器を構成するコンピュータに実行させるプログラムであって、
前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う処理と、
前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する処理と、
を実行することを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）変換器に関する。特に、Ａ／Ｄ変換器を複数備え、変換精度を向上させるＡ／Ｄ変換器、変換方法及びプログラムに関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器には、様々な方式が知られているが、中でもフラッシュ型と呼ばれるＡ／Ｄ変換器が広く用いられている。フラッシュ型Ａ／Ｄ変換方式では、入力信号を一クロックで変換するため非常に高速で、しかも、変換に伴う遅延が少ないＡ／Ｄ変換器を実現することができる。しかし、Ａ／Ｄ変換器に内蔵したコンパレータ自身の入力オフセットのばらつきが大きいと歩留まり良く量産することができないという問題がある。
【０００３】
そこで、非特許文献１においては、フラッシュ型Ａ／Ｄ変換器に内蔵されたコンパレータの入力オフセットを直接調整し、このようなオフセットの解消を目的とした技術が開示されている。
【０００４】
非特許文献１によれば、１つのＡ／Ｄ変換器に同一のクロック信号で動作する分解能の等しい２つのＡ／Ｄ変換器を内蔵し、これら２つのＡ／Ｄ変換器がサンプリングしているアナログ信号は同じ値であることを前提とし、Ａ／Ｄ変換器のコンパレータの入力オフセットを自動的に調整する。図２が非特許文献１で開示されているＡ／Ｄ変換器の構成について概略を示したものである。図２によれば、２つのＡ／Ｄ変換器と、これらの出力の比較を行う比較回路を有する。キャリブレーション（入力オフセットの調整）実施時には、両Ａ／Ｄ変換器の出力を比較回路において比較し、両出力が同一のものになるようにオフセット調整部において各コンパレータのバイアス電圧を調整する。上述のように、このキャリブレーションは２つのＡ／Ｄ変換器でサンプリングしているアナログ電圧は同一であることを前提としている。
【０００５】
２つのＡ／Ｄ変換器のオフセットを相互に較正することにより、キャリブレーションが終了した時点で、同じトランスファーカーブを有した精度の高い２つのＡ／Ｄ変換器を有することになる。即ち、トランスファーカーブとは入力信号のレベルに対する出力コードの関係を示すものであるから、上記２つのＡ／Ｄ変換器に同一のアナログ信号を入力する限りにおいては同じ出力コードが得ることができる。以後、このようなＡ／Ｄ変換器を相互オフセット較正型Ａ／Ｄ変換器と呼ぶ。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｙｕｊｉ  Ｎａｋａｊｉｍａ，Ａｋｅｍｉ  Ｓａｋａｇｕｃｈｉ，Ｔｏｓｈｉｏ  Ｏｈｋｉｄｏ，  Ｔｅｔｓｕｙａ  Ｍａｔｓｕｍｏｔｏ，  Ｍｉｃｈｉｏ  Ｙｏｔｓｕｙａｎａｇｉ，  ‘Ａ  Ｓｅｌｆ−Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｅｄ  ６ｂ  ２．７ＧＳ／ｓ  ＡＤＣ  ｗｉｔｈ  Ｃａｓｃａｄｅ−Ｃａｌｉｂｒａｔｅｄ  Ｆｏｌｄｉｎｇ−Ｉｎｔｅｒｐｏｌａｔｉｎｇ  Ａｒｃｈｉｔｅｃｔｕｒｅ’，  ２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．２６６−２６７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点からなされたものである。
【０００８】
しかしながら、非特許文献１の方式によるＡ／Ｄ変換器では、キャリブレーション後の
通常動作時には、同じ特性を持つＡ／Ｄ変換器のうち１つのＡ／Ｄ変換器は不要となってしまう。たとえ、これら２つのＡ／Ｄ変換器を両方同時に動作させ、同じタイミングで両Ａ／Ｄ変換器の出力データの平均をとっても同じ値の平均をとることになり精度があがるわけではない。
【０００９】
さらに、通常動作時に両Ａ／Ｄ変換器が共に動作することは消費電力やノイズの観点からはメリットはなく、較正が終わった後のＡ／Ｄ変換器の利用時においては一方のＡ／Ｄ変換器を電気的に停止する方が望ましい。したがって、通常動作時において、動作していないＡ／Ｄ変換器を有効に活用しているとはいえない。
【００１０】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１１】
本発明の一側面において、複数のＡ／Ｄ変換器を有効活用した、Ａ／Ｄ変換器、Ａ／Ｄ変換方法及びプログラムが、望まれる。
【課題を解決するための手段】
【００１２】
本発明の第１の視点によれば、分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備え、前記第ＮのＡ／Ｄ変換部は、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行うと共に、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力するＡ／Ｄ変換器が提供される。
【００１３】
本発明の第２の視点によれば、分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器におけるＡ／Ｄ変換方法であって、前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う工程と、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する工程と、を含むＡ／Ｄ変換方法が提供される。
【００１４】
本発明の第３の視点によれば、分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器を構成するコンピュータに実行させるプログラムであって、前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う処理と、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する処理と、を実行するプログラムが提供される。
【発明の効果】
【００１５】
本発明の各視点によれば、複数のＡ／Ｄ変換器を備えたＡ／Ｄ変換器のＡ／Ｄ変換を高精度で実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る相互オフセット較正型Ａ／Ｄ変換器の概略図である。
【図２】２つのＡ／Ｄ変換器のキャリブレーションを実現する構成の一例である。
【図３】シングルエンド入力型のフラッシュ型Ａ／Ｄ変換器の一例である。
【図４】一実施例による相互オフセット較正型Ａ／Ｄ変換器全体のブロック図である。
【図５】２つのＡ／Ｄ変換器のトランスファーカーブと変換精度の説明図である。
【図６】２つのＡ／Ｄ変換器のトランスファーカーブと変換精度の説明図である。
【図７】２つのＡ／Ｄ変換器のトランスファーカーブと変換精度の説明図である。
【図８】シングルエンド入力型の一実施形態である。
【図９】本発明に係るＡ／Ｄ変換器の入出力特性の一例である。
【図１０】シングルエンド入力型の別の実施形態である。
【図１１】シングルエンド入力型の別の実施形態である。
【図１２】差動入力型のフラシュＡ／Ｄ変換器のコンパレータ部の参考図である。
【図１３】差動入力型のフラッシュ型Ａ／Ｄ変換器の一例である。
【図１４】差動入力型の一実施形態である。
【図１５】差動入力型の別の実施形態である。
【図１６】差動入力型の別の実施形態である。
【発明を実施するための形態】
【００１７】
はじめに、図１を用いて本発明の概要を説明する。図１の相互オフセット較正型Ａ／Ｄ変換器は２つのＡ／Ｄ変換器を内蔵している。これら２つのＡ／Ｄ変換器は同一のアナログ信号に対しては同一のデジタルデータを出力するように、トランスファーカーブの調整が行われたものである。２つのＡ／Ｄ変換器のうち、一方のＡ／Ｄ変換器において、コンパレータに供給する参照電圧にＡ／Ｄ変換器の分解能に相当する電圧を２で除した電圧を加算若しくは減算した電圧を供給可能となっている。そして、相互オフセット較正型Ａ／Ｄ変換器を通常動作させる時には、２つのＡ／Ｄ変換器のそれぞれのコンパレータに供給する参照電圧が上記電圧だけ異なるように制御し、２つのＡ／Ｄ変換器の出力の平均を相互オフセット較正型Ａ／Ｄ変換器全体の出力とする。その結果、Ａ／Ｄ変換器を単独で動作させる場合と比較して２倍の精度でＡ／Ｄ変換可能となる。
【００１８】
［第１の実施形態］
続いて、本発明のとり得る好適な実施形態について図面を参照して詳細に説明する。初めに、フラッシュ型Ａ／Ｄ変換器の構成について簡単に説明をする。フラッシュ型Ａ／Ｄ変換器は図３のような構成であり、判定するレベルを生成する参照抵抗ラダー回路と、その中の一つを選んで参照し、入力信号と比較するコンパレータと、各コンパレータの出力をフラッシュ型特有の温度計コードに変化するロジック回路と、温度計コードを例えばデジタル回路で扱いやすい２進数に変換するエンコーダ回路から構成されている。
【００１９】
次に、本実施例で用いるＡ／Ｄ変換器の構成を図４に示す。本実施形態で用いる相互オフセット較正型Ａ／Ｄ変換器は、２つのフラッシュ型Ａ／Ｄ変換器１０とＡ／Ｄ変換器２０を内蔵している。このＡ／Ｄ変換器１０及びＡ／Ｄ変換器２０は共にコンパレータの入力オフセットの調整を行うオフセット調整部１０１及び２０１を有している。さらに、２つのＡ／Ｄ変換器の出力データを入力としてデータ処理するデータ処理ロジック部３０を有している。また、Ａ／Ｄ変換器１０又はＡ／Ｄ変換器２０のいずれかのＡ／Ｄ変換器は、コンパレータにおいてアナログ電圧の比較を行う参照電圧を変更可能な参照電圧切り替え部２０２を有する。また、参照電圧切り替え部２０２の制御を行う制御部４０も有する。図４においては、Ａ／Ｄ変換器２０の参照電圧が制御可能である。
【００２０】
なお、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器２０の、コンパレータ、ロジック回路は実際にはより複雑な回路が用いられている。例えば、コンパレータの部分は、複数のプリアンプ及びラッチ回路で構成されている場合や、プリアンプの出力が補間型になっている場合もある。しかし、これらは発明の実施には関係のない事項である。
【００２１】
続いて、上記構成を持つ相互オフセット較正型Ａ／Ｄ変換器において、変換精度の向上を実現する方法を説明する。
【００２２】
相互オフセット較正型Ａ／Ｄ変換器において、キャリブレーションを実行すると、２つのＡ／Ｄ変換器のトランスファーカーブは図５に示すように同じ特性を有する。本発明の実施形態では、この較正後のＡ／Ｄ変換器１０とＡ／Ｄ変換器２０のトランスファーカーブの関係を半ステップずらした状態で使用する。なお、半ステップとは、Ａ／Ｄ変換器の最小分解能である一ステップ当りの大きさをＬＳＢとすれば、０．５ＬＳＢを意味する。
【００２３】
図５のように、全く同じトランスファーカーブを有しているＡ／Ｄ変換器１０とＡ／Ｄ変換器２０において、Ａ／Ｄ変換器２０のトランスファーカーブを半ステップ（０．５ＬＳＢ）ずらした状態を示すのが、図６である。図６では横軸に対応する入力側をずらしている。
【００２４】
次に、Ａ／Ｄ変換器１０とＡ／Ｄ変換器２０の出力の平均値を計算し、その平均値を相互オフセット較正型Ａ／Ｄ変換器全体のトランスファーカーブとして表すと図７のようになる。図７に示したようにＡ／Ｄ変換器１０とＡ／Ｄ変換器２０のトランスファーカーブにおける中間のレベルが新たに加わる。したがって、Ａ／Ｄ変換器１０の出力とＡ／Ｄ変換器２０の出力の平均を取れば中間のレベル及び中間ではないレベルの両方をまとめて処理できる。
【００２５】
次に、キャリブレーション動作と通常動作について説明をする。図４の相互オフセット較正型Ａ／Ｄ変換器において、Ｃａｌｉｂｒａｔｉｏｎ  Ｅｎａｂｌｅ信号がＨの時はキャリブレーションを実行し、Ｌの時は通常のＡ／Ｄ変換動作を行う。Ｃａｌｉｂｒａｔｉｏｎ  Ｅｎａｂｌｅ信号としてＨ入力がされると、相互オフセット較正型Ａ／Ｄ変換器のＡ／Ｄ変換器２０の参照電圧切り替え部２０２は、Ａ／Ｄ変換器２０の各コンパレータが参照する参照電圧が、Ａ／Ｄ変換器１０の各コンパレータが参照する電圧と同じ電圧となるように制御する。その後、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器２０のキャリブレーションを実行する。一方、Ｃａｌｉｂｒａｔｉｏｎ  Ｅｎａｂｌｅ信号がＬになると、Ａ／Ｄ変換器２０の参照電圧切り替え部２０２は、各コンパレータに入力される参照電圧がすべて０．５ＬＳＢずれるように制御する。この参照電圧切り替え部２０２の制御は制御部４０が行う。
【００２６】
次に、図８を用いて、トランスファーカーブをずらす具体的な方法を説明する。図８では、図４のＡ／Ｄ変換器１０及びＡ／Ｄ変換器２０のみを示している。Ａ／Ｄ変換器１０及び２０は共にフラッシュ型Ａ／Ｄ変換器であり、その構成は参照抵抗ラダー回路１０３及び２０３、コンパレータ１０４及び２０４、ロジック回路１０５及び２０５、エンコード回路１０６及び２０６を備えている。
【００２７】
さらに、Ａ／Ｄ変換器１０の参照抵抗ラダー回路１０３には、基準電源１０７１（＋Ｖｒｅｆ／２）及び基準電源１０７２（−Ｖｒｅｆ／２）が固定して入力される。一方、Ａ／Ｄ変換器２０の参照抵抗ラダー回路２０３には、基準電源２０７１（＋Ｖｒｅｆ／２）及び基準電源２０７２（−Ｖｒｅｆ／２）の組み合わせと、基準電源２０７３（＋Ｖｒｅｆ／２＋０．５ＶＬＳＢ）及び基準電源２０７４（−Ｖｒｅｆ／２＋０．５ＶＬＳＢ）の組み合わせのいずれかを、スイッチ２０８１で選択する構成となっている。
【００２８】
ここで、ＶＬＳＢは、Ａ／Ｄ変換器のフルスケールをＶＦＳとし、Ａ／Ｄ変換器の分解能がｎビットであるとするとＶＬＳＢ＝ＶＦＳ／２ｎとなる電圧である。これは、１ＬＳＢに相当する電圧値であり、図４のＡ／Ｄ変換器は７ステップなのでＶＬＳＢ＝ＶＦＳ／７ということになる。
【００２９】
Ｃａｌｉｂｒａｔｉｏｎ  Ｅｎａｂｌｅ信号をトリガーとしてＡ／Ｄ変換器１０及びＡ／Ｄ変換器２０のキャリブレーションを実行するときは、スイッチ２０８１は基準電源２０７１と２０７２を選択するように切り替わる。
【００３０】
キャリブレーションが終わり、通常のＡ／Ｄ変換の際には、スイッチ２０８１はコンパレータに入力する基準電圧を０．５ＶＬＳＢ分シフトした基準電源２０７３と２０７４を選択するように切り替わる。その後、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器２０のそれぞれで独立して、Ａ／Ｄ変換を行う。ただし、Ａ／Ｄ変換のタイミングは同時に行う。その結果、Ａ／Ｄ変換器２０のトランスファーカーブは０．５ＬＳＢ分ずれるので、図７に示したように精度が倍になる。
【００３１】
なお、相互オフセット型Ａ／Ｄ変換器全体の出力としては、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器２０の出力データを平均し、出力する。但し、実用的には単に和を取るだけでもよく、その場合は元のＡ／Ｄ変換器１０とＡ／Ｄ変換器２０の出力の和を取った上で、１ＬＳＢの０．５倍を新しい１ＬＳＢに置き換えて換算すれば正しい入出力の関係が得られる。このＡ／Ｄ変換器１０とＡ／Ｄ変換器２０の出力の演算はデータ処理ロジック部３０で行うことになるが、汎用のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）上においてソフトウェアにより行ってもよい。
【００３２】
以上説明したように、相互オフセット較正型Ａ／Ｄ変換器のＡ／Ｄ変換器１０とＡ／Ｄ変換器２０の２つのＡ／Ｄ変換器のキャリブレーションが終わった後に、互いの参照電圧を０．５ＬＳＢ分ずらすことにより、倍の分解能を有するＡ／Ｄ変換器が実現できる。これにより、キャリブレーション後、片側のＡ／Ｄ変換器を止めることなく有効に動作させることができる。
【００３３】
また、例えば、Ａ／Ｄ変換器に対する要求分解能の異なる複数の通信システムを処理する装置において、本Ａ／Ｄ変換器を用いれば、高分解能が要求される時には倍精度の動作方法で、また高分解の要求されないシステムの場合はＡ／Ｄ変換器を一つ停止し片方で動作させることにより、高精度の確保と低速時には低電力動作の両立が可能な、Ａ／Ｄ変換器が提供可能である。
【００３４】
次に、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器２０が理想的な７ステップのＡ／Ｄ変換器であるとの前提で入出力特性のシミュレーションを行った結果を図９に示す。グラフからわかるようにＡ／Ｄ変換器１０とＡ／Ｄ変換器２０の出力データが同じ値の時にはそのまま出力され、ＡとＢとが異なる場合は中間のレベルが出力されるということにより精度が倍（元のＬＳＢに対して半分のＬＳＢまで判別できる）となることがわかる。
【００３５】
なお、これは参照抵抗ラダー回路２０３によって生成された各コンパレータに入力される参照電位が全体的にプラス側にシフトする例だが、マイナス側にシフト即ち、基準電源２０７３の＋Ｖｒｅｆ／２＋０．５ＶＬＳＢを＋Ｖｒｅｆ／２−０．５ＶＬＳＢに、基準電源２０７４の−Ｖｒｅｆ／２＋０．５ＶＬＳＢを−Ｖｒｅｆ／２−０．５ＶＳＬＢに、置き換えてもよい。さらに、図４ではＡ／Ｄ変換器２０にトランスファーカーブを変更する機能を付け加えているがＡ／Ｄ変換器１０で行ってもよい。また、７ステップの例であるが何ステップでも原理的には適用可能である。これらの事項は、以下の実施形態全てにおいて同じである。
【００３６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１０が本実施形態で用いるＡ／Ｄ変換器２０のブロック図である。Ａ／Ｄ変換器１０は第１の実施形態で説明したものと同一であり、説明を省略する。また、図８と同一構成要素には、同一の符号を表し、その説明を省略する。また、ロジック部及びエンコーダ部は第１の実施形態のものと同一のため、以下の説明では省略する。
【００３７】
第１の実施形態では基準電源の種類が倍に増えてしまうが、本実施形態では基準電源はそのままとし、各コンパレータに接続する参照電位を切り替える。その切り替えは、スイッチ２０８２により実現し、Ａ／Ｄ変換器２０の各コンパレータに接続されている、参照抵抗ラダー回路２０３の接続先を同時に切り替えることにより、参照電位が０．５ＬＳＢ異なるようにする。図１０の参照抵抗ラダー回路２０３における抵抗はすべて同じ抵抗値を持ち、抵抗１個当たり０．５ＶＬＳＢの電圧になるように基準電源２０７１及び２０７２と抵抗に流れる電流を決めている。
【００３８】
このように、基準電源を切り替えるのではなく、各コンパレータに接続している参照抵抗ラダー回路２０３の接続先を切り替えことで、Ａ／Ｄ変換器１０とＡ／Ｄ変換器２０の間で０．５ＬＳＢ分トランスファーカーブをずらすことが可能となる。その結果、キャリブレーション実行後のＡ／Ｄ変換器を単独で動作させた時と比較して、倍の精度のもつＡ／Ｄ変換器が実現できる。
【００３９】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１１が本実施形態で用いるＡ／Ｄ変換器２０のブロック図である。Ａ／Ｄ変換器１０は第１の実施形態で説明したものと同一であり、説明を省略する。また、図８と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４０】
本実施形態でも、第２の実施形態同様、基準電源はそのままとする。本実施形態は、第２の実施形態とは異なり、基準電源２０７１及び２０７２の参照抵抗ラダー回路２０３への接続先をスイッチ２０８３で同時に切り替える。図１１の参照抵抗ラダー回路２０３の抵抗はすべて同じ値で抵抗一個当りは０．５ＶＬＳＢの電圧になるように基準電源と抵抗に流れる電流を定めている。
【００４１】
このような切り替えによっても、Ａ／Ｄ変換器の単独動作と比較し、倍の精度のもつＡ／Ｄ変換器が実現できる。
【００４２】
［第４の実施形態］
第４の実施形態として、差動構成を持つ場合のＡ／Ｄ変換器について説明する。第１の実施形態乃至第３の実施形態までは、シングルエンドの信号をＡ／Ｄ変換する構成について述べてきたが、Ａ／Ｄ変換器は大半が集積回路によって作られるのでノイズ耐性を考慮すると差動信号を扱う構成とする場合が多い。このような差動入力の場合、図１２にあるように２つの差動入力に対応する形で２つの参照抵抗ラダー回路１０３１及び１０３２を有する。
【００４３】
また、コンパレータ１０４１は２入力差動回路で構成され、それぞれ入力信号のプラス端子、マイナス端子、参照電位のプラス端子、マイナス端子が接続される。但し、実際には、いくつかのプリアンプとコンパレータの縦続接続で構成されている。以降、差動構成の場合の実施形態を示すが、説明の簡素化のため、上記のようなコンパレータの構成や差動の信号入力など発明の実施に直接関係のない部分は省略する。したがって、図４のＡ／Ｄ変換器１０の構成を図１３のように示す。プラス側の参照抵抗ラダー回路１０３１には、基準電源１０９１（＋Ｖｒｅｆ／２）及び基準電源１０９２（−Ｖｒｅｆ／２）が接続されている。また、マイナス側の参照抵抗ラダー回路１０３２には、基準電源１０９３（−Ｖｒｅｆ／２）及び基準電源１０９４（＋Ｖｒｅｆ／２）が接続されている。Ａ／Ｄ変換器１０の構成はこのようなものであるとして、以下の実施形態について説明する。
【００４４】
図１４が本実施形態で用いるＡ／Ｄ変換器２０のブロック図である。本実施形態においても、第１の実施形態乃至第３の実施形態と同様に、Ａ／Ｄ変換器１０に対しては、その参照抵抗ラダー回路１０３１及び１０３２と基準電源１０９１乃至１０９４の接続には変更を加えない。一方、Ａ／Ｄ変換器２０では、以下の基準電源を用意する。基準電源２０９１（＋Ｖｒｅｆ／２）、基準電源２０９２（−Ｖｒｅｆ／２）、基準電源２０９３（−Ｖｒｅｆ／２）、基準電源２０９４（＋Ｖｒｅｆ／２）、基準電源２０９５（＋Ｖｒｅｆ／２＋０．２５ＬＳＢ）、基準電源２０９６（−Ｖｒｅｆ／２＋０．２５ＶＬＳＢ）、基準電源２０９７（−Ｖｒｅｆ／２−０．２５ＶＬＳＢ）、基準電源２０９８（＋Ｖｒｅｆ／２−０．２５ＶＬＳＢ）である。
【００４５】
ここで、キャリブレーション時にはＡ／Ｄ変換器１０と同じ構成になるように基準電源２０９１及び２０９２と、基準電源２０９３及び２０９４を用いて動作させる。その際には、連動のスイッチ２０８４でそれらの電源に参照抵抗ラダー回路２０３１及び２０３２が接続されるようにする。
【００４６】
次に、キャリブレーション後の実動作状態では、基準電源２０９５及び２０９６をプラス側の参照抵抗ラダー回路２０３１に、基準電源２０９７及び２０９８はマイナスの参照抵抗ラダー回路２０３２に接続するようにスイッチ２０８４を切り替える。ここでＶＬＳＢは差動入力振幅でのフルスケールに対する元のＡ／Ｄ変換器１０の１ＬＳＢ（１ステップ）の電圧値である。シングルエンド構成の場合とは異なり、差動構成であるので片側の参照抵抗ラダー回路の電圧シフト量は０．２５ＬＳＢということになる。プラス側とマイナス側の差分を取って０．５ＬＳＢになるためである。
【００４７】
なお、図１４の参照抵抗ラダー回路はプラス側をプラスに０．２５ＶＬＳＢシフト、マイナス側をマイナスに０．２５ＶＬＳＢシフトしているが、これらはお互いに入れ替えてもよい。これは以下の実施形態全てにおいて同じである。
【００４８】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。図１５が本実施形態で用いるＡ／Ｄ変換器２０のブロック図である。Ａ／Ｄ変換器１０は第４の実施形態で説明したものと同一であり、説明を省略する。また、図１４と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４９】
第４の実施形態では基準電源を８種類用意しなければならないが、本実施形態では、基準電源の種類は増やさない。第５の実施形態においては、各コンパレータへ接続される参照抵抗ラダー回路２０３１及び２０３２の取り出し口が切り替えられるように、スイッチが設けられている。スイッチ２０８５の切り替えにより、全コンパレータの参照電位を同時に切り替え可能である。抵抗はすべて同じ抵抗値をもち、１個の抵抗の両端の電位差は０．２５ＶＬＳＢになるように基準電位と抵抗へ流れる電流を定めている。
【００５０】
このような構成でも、第４の実施形態と同じ効果を奏することができる。
【００５１】
［第６の実施形態］
続いて、第６の実施形態について図面を参照して詳細に説明する。図１６が本実施形態で用いるＡ／Ｄ変換器２０のブロック図である。Ａ／Ｄ変換器１０は第４の実施形態で説明したものと同一であり、説明を省略する。また、図１４と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５２】
本実施形態は、基準電源の接続する参照抵抗ラダー回路２０３１及び２０３２の節点をスイッチ２０８６によって切り替えるというものである。プラス側の参照抵抗ラダー回路２０３１は全体的に０．２５ＶＬＳＢ分高くシフトするように、マイナス側の参照抵抗ラダー回路２０３２は全体的に０．２５ＶＬＳＢ低くシフトするように２つの基準電源を切り替えている。なお、両者を入れ替えても良い。図１６で抵抗はすべて同じ値をもち一個の抵抗が０．２５ＶＬＳＢの電圧値になるように基準電源の電圧と抵抗に流れる電流を定めている。このような構成とすることで、第４の実施形態と同じ効果を奏することができる。
【００５３】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００５４】
（付記１）分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備え、前記第ＮのＡ／Ｄ変換部は、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行うと共に、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する、Ａ／Ｄ変換器。
【００５５】
（付記２）前記Ｎ個のＡ／Ｄ変換部は、参照電圧と入力アナログ電圧とを比較する複数のコンパレータと、前記複数のコンパレータのオフセットを調整するオフセット調整部と、を備え、前記第ＮのＡ／Ｄ変換部は、参照電圧として、リファレンス電源から作り出される電圧を前記複数のコンパレータに供給する第１の状態と、参照電圧として、前記第１の状態で供給する電圧から、分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を供給する第２の状態と、を切り替え可能な参照電圧切り替え部を備えると共に、前記第１乃至第ＮのＡ／Ｄ変換部のオフセット調整時には、前記第１の状態を選択し、Ａ／Ｄ変換時には、前記第２の状態を選択する、Ａ／Ｄ変換器。
【００５６】
（付記３）前記Ｎ個のＡ／Ｄ変換部はシングルエンドの入力信号に対応し、前記参照電圧切り替え部は、参照電圧を生成するための参照抵抗列と、リファレンス電圧を供給する第１の電源と、分解能に相当する電圧をＮで除した電圧をリファレンス電圧に加算若しくは減算した電圧を供給する第２の電源と、を備えると共に、前記第１の状態は、前記参照抵抗列と前記第１の電源を接続し、前記第２の状態は、前記参照抵抗列と前記第２の電源を接続する、Ａ／Ｄ変換器。
【００５７】
（付記４）前記参照電圧切り替え部に代えて、参照電圧を生成する参照抵抗列と、前記参照抵抗列と接続され、前記参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧をＮで除した電圧になる電源と、からなる参照電圧切り替え部を備えると共に、前記第１の状態は、各コンパレータと前記参照抵抗列の各抵抗を接続し、前記第２の状態は、各コンパレータと、前記第１の状態時で接続している前記参照抵抗列の抵抗と隣接する抵抗を接続する、Ａ／Ｄ変換器。
【００５８】
（付記５）前記第２の状態に代えて、前記第２の状態時は、前記電源と接続している前記参照抵抗列の抵抗と隣接する抵抗と前記電源を接続する、Ａ／Ｄ変換器。
【００５９】
（付記６）前記Ｎ個のＡ／Ｄ変換部は差動入力信号に対応し、前記参照電圧切り替え部は、プラス側参照電圧を生成するための第１の参照抵抗列と、マイナス側参照電圧を生成するための第２の参照抵抗列と、プラス側リファレンス電圧を供給する第１の電源と、マイナス側リファレンス電圧を供給する第２の電源と、分解能に相当する電圧を２×Ｎで除した電圧をプラス側リファレンス電圧に加算した電圧を供給する第３の電源と、分解能に相当する電圧を２×Ｎで除した電圧をマイナス側リファレンス電圧に減算した電圧を供給する第４の電源と、を備えると共に、前記第１の状態は、前記第１の参照抵抗列と前記第１の電源を接続し、前記第２の参照抵抗列と前記第２の電源を接続し、前記第２の状態は、前記第１の参照抵抗列と前記第３の電源を接続し、前記第２の参照抵抗列と前記第４の電源を接続する、Ａ／Ｄ変換器。
【００６０】
（付記７）前記第３の電源は、分解能に相当する電圧を２×Ｎで除した電圧をプラス側リファレンス電圧に減算した電圧を供給し、前記第４の電源は、分解能に相当する電圧を２×Ｎで除した電圧をマイナス側リファレンス電圧に加算した電圧を供給する、Ａ／Ｄ変換器。
【００６１】
（付記８）前記参照電圧切り替え部に代えて、プラス側参照電圧を生成するための第１の参照抵抗列と、マイナス側参照電圧を生成するための第２の参照抵抗列と、前記第１の参照抵抗列と接続され、前記第１の参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧を２×Ｎで除した電圧になる第１の電源と、前記第２の参照抵抗列と接続され、前記第２の参照抵抗列の抵抗１個あたりの電圧が分解能に相当する電圧を２×Ｎで除した電圧になる第２の電源と、からなる参照電圧切り替え部を備えると共に、前記第１の状態は、各コンパレータのプラス側参照入力と前記第１の参照抵抗列の各抵抗を接続し、各コンパレータのマイナス側参照入力と前記第２の参照抵抗列の各抵抗を接続し、前記第２の状態は、各コンパレータのプラス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が上昇する抵抗を接続し、各コンパレータのマイナス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が下降する抵抗を接続する、Ａ／Ｄ変換器。
【００６２】
（付記９）前記第２の状態に代えて、各コンパレータのプラス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が下降する抵抗を接続し、各コンパレータのマイナス側参照入力と、前記第１の状態で接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が上昇する抵抗を接続する、Ａ／Ｄ変換器。
【００６３】
（付記１０）前記第２の状態に代えて、前記第２の状態は、前記第１の状態で、前記第１の電源と接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が上昇する抵抗を接続し、前記第２の電源と接続している前記第２の参照抵抗列の抵抗と隣接し、参照電圧が下降する抵抗を接続する、Ａ／Ｄ変換器。
【００６４】
（付記１１）前記第２の状態に代えて、前記第１の電源と接続している前記第１の参照抵抗列の抵抗と隣接し、参照電圧が下降する抵抗を接続し、前記第２の電源と接続している前記第２の参照抵抗列の抵抗と隣接し、参照電圧が上昇する抵抗を接続する、Ａ／Ｄ変換器。
【００６５】
（付記１２）分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器におけるＡ／Ｄ変換方法であって、前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う工程と、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する工程と、を含むＡ／Ｄ変換方法。
【００６６】
（付記１３）前記Ｎ個のＡ／Ｄ変換部は、参照電圧と入力アナログ電圧とを比較する複数のコンパレータと、前記複数のコンパレータのオフセットを調整するオフセット調整部と、を備え、前記第ＮのＡ／Ｄ変換部は、参照電圧として、リファレンス電源から作り出される電圧を前記複数のコンパレータに供給する第１の状態と、参照電圧として、前記第１の状態で供給する電圧から、分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を供給する第２の状態と、を切り替え可能な参照電圧切り替え部を備え、前記第１乃至第ＮのＡ／Ｄ変換部のオフセット調整時には、前記第１の状態を選択する工程と、Ａ／Ｄ変換時には、前記第２の状態を選択する工程と、を含むＡ／Ｄ変換方法。
【００６７】
（付記１４）分解能が等しく同一のクロック信号で動作するＡ／Ｄ変換部をＮ（ただし、Ｎは２以上の整数）個備えるＡ／Ｄ変換器を構成するコンピュータに実行させるプログラムであって、前記第ＮのＡ／Ｄ変換部では、前記第Ｎ−１のＡ／Ｄ変換部の参照電圧から分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を参照電圧としてＡ／Ｄ変換を行う処理と、前記第１乃至第ＮのＡ／Ｄ変換部の出力の平均を出力する処理と、を実行するプログラム。
【００６８】
（付記１５）前記Ｎ個のＡ／Ｄ変換部は、参照電圧と入力アナログ電圧とを比較する複数のコンパレータと、前記複数のコンパレータのオフセットを調整するオフセット調整部と、を備え、前記第ＮのＡ／Ｄ変換部は、参照電圧として、リファレンス電源から作り出される電圧を前記複数のコンパレータに供給する第１の状態と、参照電圧として、前記第１の状態で供給する電圧から、分解能に相当する電圧をＮで除した電圧を加算若しくは減算した電圧を供給する第２の状態と、を切り替え可能な参照電圧切り替え部を備え、前記第１乃至第ＮのＡ／Ｄ変換部のオフセット調整時には、前記第１の状態を選択する処理と、Ａ／Ｄ変換時には、前記第２の状態を選択する処理と、を実行するプログラム。
【００６９】
（付記１６）Ａ／Ｄ変換器に対して要求する分解能が異なる複数の通信システムを処理する装置にあって、相互オフセット較正型Ａ／Ｄ変換器であって、キャリブレーション後のＡ／Ｄ変換を通信システムの要求する分解能に応じて切り替える通信装置。
【００７０】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、本実施形態では２個のＡ／Ｄ変換器を用いて説明しているが、実際には２以上のＡ／Ｄ変換器であれば適用可能である。同じトランスファーカーブを有する４個のＡ／Ｄ変換器があれば、４倍の精度をもつＡ／Ｄ変換器が可能である。
【符号の説明】
【００７１】
１０、２０  Ａ／Ｄ変換器
３０  ロジック部
４０  制御部
１０１、２０１  オフセット調整部
１０３、２０３  １０３１  １０３２  ２０３１  ２０３２  参照抵抗ラダー回路
１０４、２０４  １０４１  ２０４１  コンパレータ
１０５、２０５  ロジック回路
１０６、２０６  エンコード回路
１０７１、１０７２  基準電源
１０９１〜１０９４  基準電源
２０２  参照電圧切り替え部
２０７１〜２０７４  基準電源
２０８１〜２０８６  スイッチ
２０９１〜２０９８  基準電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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