(57)【要約】【課題】高速なドライバ回路を提供する。【解決手段】レベルスイッチ回路２０は、デジタルの入力信号ＩＮを受け、その値に応じた電圧レベルｖｉｈ、ｖｉｌを有するレベル信号ｓｉｇを生成する。バッファ回路３０は、レベル信号ｓｉｇを受け、それを出力端子７から出力する。バイアス電流生成回路４０は、一定レベルの直流成分ｉ＿ｄｃと入力信号ＩＮに応じて変動する変動成分ｉ＿ｄｙｎとを含むバイアス電流ｉ＿ｂｉａｓを生成し、バッファ回路３０へと供給する。バイアス電流生成回路４０は、入力信号ＩＮのエッジを検出し、エッジから所定期間Ｔｒ、Ｔｆの間、バイアス電流ｉ＿ｂｉａｓを所定量だけ増加させる。【選択図】図３
2011044780.tif 000002
【特許請求の範囲】
【請求項１】
デジタルの入力信号を受け、その値に応じた電圧レベルを有するレベル信号を生成するレベルスイッチ回路と、
前記レベル信号を受けて出力するバッファ回路と、
一定レベルの直流成分と前記入力信号に応じて変動する変動成分とを含むバイアス電流を生成し、前記バッファ回路へと供給するバイアス電流生成回路と、を備えることを特徴とするドライバ回路。
【請求項２】
前記バイアス電流生成回路は、前記入力信号のエッジを検出し、前記エッジから所定期間の間、前記バイアス電流を所定量だけ増加させることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記バイアス電流生成回路は、
前記直流成分を生成する直流バイアス電流源と、
前記入力信号のエッジを検出し、エッジから所定期間アサートされる変動信号を生成するエッジ検出回路と、
前記変動信号を電流に変換し、前記変動成分を生成するパルス電流発生回路と、
前記変動成分と前記直流成分を合成する電流合成部と、
を含むことを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記バッファ回路は、ＰＮＰ型のハイサイドトランジスタとＮＰＮ型のローサイドトランジスタを含むエミッタフォロア形式のプッシュプル出力段を備え、
前記バイアス電流生成回路は、前記入力信号のポジティブエッジから所定期間の間、前記ハイサイドトランジスタのベースに供給される前記バイアス電流を所定量だけ増加させ、
前記入力信号のネガティブエッジから所定期間の間、前記ローサイドトランジスタのベースに供給される前記バイアス電流を所定量だけ増加させることを特徴とする請求項１に記載のドライバ回路。
【請求項５】
前記バイアス電流生成回路は、
前記直流成分を生成する直流バイアス電流源と、
前記入力信号のポジティブエッジを検出し、ポジティブエッジから所定の第１期間アサートされる第１変動信号を生成する第１エッジ検出回路と、
前記第１変動信号を電流に変換し、第１変動成分を生成する第１パルス電流発生回路と、
前記第１変動成分と前記直流成分を合成する第１電流合成部と、
前記入力信号のネガティブエッジを検出し、ネガティブエッジから所定の第２期間アサートされる第２変動信号を生成する第２エッジ検出回路と、
前記第２変動信号を電流に変換し、第２変動成分を生成する第２パルス電流発生回路と、
前記第２変動成分と前記直流成分を合成する第２電流合成部と、
を含むことを特徴とする請求項４に記載のドライバ回路。
【請求項６】
前記バッファ回路は、
ＰＮＰ型のハイサイドトランジスタとＮＰＮ型のローサイドトランジスタを含むエミッタフォロア形式のプッシュプル出力段と、
前記ハイサイドトランジスタのベースと下側固定電圧の間に設けられた第１制御トランジスタと、
前記ローサイドトランジスタのベースと上側固定電圧の間に設けられた第２制御トランジスタと、
を含み、前記第１、第２制御トランジスタを両方オンすることによりハイインピーダンス状態に設定可能に構成され、
前記ドライバ回路は、
前記ハイインピーダンス状態を切りかえるためのイネーブル信号を監視し、そのエッジを契機として、前記第１、第２制御トランジスタの電流を変化させることを特徴とする請求項１から５のいずれかに記載のドライバ回路。
【請求項７】
前記バイアス電流生成回路は、前記入力信号が一定値をとる状態を検出することにより前記変動成分を生成することを特徴とする請求項１に記載のドライバ回路。
【請求項８】
被試験デバイスに供給すべきパターン信号を生成するパターン発生器と、
前記パターン信号を受け、前記被試験デバイスへと出力する請求項１から７のいずれかに記載のドライバ回路と、
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号を送出するドライバ回路に関する。
【背景技術】
【０００２】
パルス信号あるいはこれに類する信号を、伝送路を介して別の回路に送出するために、ドライバ回路が利用される。近年の半導体デバイスの高速化にともない、ドライバ回路にも高速な動作が要求される。ドライバ回路を高速化するために、以下のような種々の試みがなされている。
【０００３】
図１（ａ）、（ｂ）は、高速なドライバ回路の構成例を示す回路図およびその動作を示すタイムチャートである。
【０００４】
図１（ａ）のドライバ回路２００は、トランジスタＱ１、定電流回路２０２、キャパシタＣ１を備える。キャパシタＣ２は、トランジスタＱ１のエミッタ寄生容量および配線の寄生容量等を示す。
【０００５】
トランジスタＱ１、定電流回路２０２は、いわゆるエミッタフォロア回路を構成する。トランジスタＱ１はＮＰＮ型バイポーラトランジスタであり、キャパシタＣ１はトランジスタＱ１のベースエミッタ間に設けられる。なおトランジスタＱ１は、ＰＮＰ型バイポーラトランジスタであってもよいし、あるいはＮチャンネルもしくはＰチャンネルＦＥＴ（Field Effect Transistor）であってもよい。
【０００６】
ドライバ回路（エミッタフォロア）２００を高速動作させるためには定電流回路２０２の電流Ｉ２を大きく設計すればよいが、これは定常的な消費電流を増大させるため好ましくない。消費電流を抑制しつつ、スルーレートを高めるために、キャパシタＣ１が設けられる。
【０００７】
図１（ｂ）の波形図は、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、キャパシタＣ１の充放電電流Ｉ１を示す。出力電圧Ｖｏｕｔの「点線」はキャパシタＣ１を設けない場合、「実線」はキャパシタＣ１を設けた場合の波形を示す。キャパシタＣ１を設けることにより、キャパシタＣ２に蓄えられた電荷を定電流回路２０２に加えてキャパシタＣ１の方向にも引き抜くことをできるため、スルーレートを高めることができる。
【０００８】
しかしながら、キャパシタＣ１を高速に充放電するために、ドライバ回路２００の全段に、駆動力の高い（出力インピーダンスの低い）回路を設ける必要があるため、適用範囲が制限される。
【０００９】
図２（ａ）、（ｂ）は、高速なドライバ回路の別の構成例を示す回路図およびその動作を示すタイムチャートである。
【００１０】
図２（ａ）のドライバ回路３００は、トランジスタＱ２、定電流回路３０２、キャパシタＣ３を備える。キャパシタＣ４はトランジスタＱ２、Ｑ３および配線等の寄生容量を示す。
【００１１】
定電流回路３０２は、いわゆるカレントミラー回路である。カレントミラー回路はトランジスタＱ３、Ｑ４、抵抗Ｒ１、Ｒ２を含む。カレントミラー回路の入力側には定電流Ｉｃが供給され、その出力側から電流Ｉ４を出力する。キャパシタＣ３は、ドライバ回路３００の入力端子ＰＩＮとトランジスタＱ３と抵抗Ｒ１の接続点の間に設けられる。
【００１２】
図２（ｂ）の波形図は、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、キャパシタＣ３の充放電電流Ｉ３、定電流回路３０２の出力電流Ｉ４を示す。出力電圧Ｖｏｕｔの「」点線」はキャパシタＣ３を設けない場合、「実線」はキャパシタＣ３を設けた場合の波形を示す。キャパシタＣ３を追加することにより、スルーレートが改善され、またキャパシタＣ３を介して流れた電流成分が抵抗Ｒ１に発生させる電圧変化が、トランジスタＱ３のエミッタ電圧Ｖ１に重畳されるため、定電流回路３０２の出力電流Ｉ４に大きな変化を与えることができる。
【００１３】
しかしながら、トランジスタＱ３のエミッタ電圧Ｖ１がそのベース電圧を超えると、電流変化の速度が低下するため、出力電流Ｉ４の最大値は、エッジ（レベル遷移）が存在しないとき（定常状態）の値の２倍に制限されるため、スルーレートが制約を受けるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速動作が可能なドライバ回路の提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様はドライバ回路に関する。ドライバ回路は、デジタルの入力信号を受け、その値に応じた電圧レベルを有するレベル信号を生成するレベルスイッチ回路と、レベル信号を受けて出力するバッファ回路と、一定レベルの直流成分と入力信号に応じて変動する変動成分とを含むバイアス電流を生成し、バッファ回路へと供給するバイアス電流生成回路と、を備える。
【００１６】
この態様によると、レベル遷移が発生するときに、過渡的にバイアス電流を増加させることにより、ドライバ回路のスルーレートを高めることができ、レベル遷移が発生しないときには、消費電流を抑制することができる。
【００１７】
バイアス電流生成回路は、入力信号のエッジを検出し、エッジから所定期間の間、バイアス電流を所定量だけ増加させてもよい。
エッジを検出することにより、レベル遷移のタイミング、つまりバイアス電流を増加させるべきタイミングを好適に検出できる。
【００１８】
バイアス電流生成回路は、直流成分を生成する直流バイアス電流源と、入力信号のエッジを検出し、エッジから所定期間アサートされる変動信号を生成するエッジ検出回路と、変動信号を電流に変換し、変動成分を生成するパルス電流発生回路と、変動成分と直流成分を合成する電流合成部と、を含んでもよい。
【００１９】
バッファ回路は、ＮＰＮ型のハイサイドトランジスタとＰＮＰ型のローサイドトランジスタを含むエミッタフォロア形式のプッシュプル出力段を備えてもよい。バイアス電流生成回路は、入力信号のポジティブエッジから所定期間の間、ハイサイドトランジスタのベースに供給されるバイアス電流を所定量だけ増加させ、入力信号のネガティブエッジから所定期間の間、ローサイドトランジスタのベースに供給されるバイアス電流を所定量だけ増加させてもよい。
ハイサイドトランジスタとローサイドトランジスタのバイアス電流を個別に制御することで、ドライバ回路の消費電流をさらに低減することができる。
【００２０】
バイアス電流生成回路は、直流成分を生成する直流バイアス電流源と、入力信号のポジティブエッジを検出し、ポジティブエッジから所定の第１期間アサートされる第１変動信号を生成する第１エッジ検出回路と、第１変動信号を電流に変換し、第１変動成分を生成する第１パルス電流発生回路と、第１変動成分と直流成分を合成する第１電流合成部と、入力信号のネガティブエッジを検出し、ネガティブエッジから所定の第２期間アサートされる第２変動信号を生成する第２エッジ検出回路と、第２変動信号を電流に変換し、第２変動成分を生成する第２パルス電流発生回路と、第２変動成分と直流成分を合成する第２電流合成部と、を含んでもよい。
【００２１】
バッファ回路は、ＮＰＮ型のハイサイドトランジスタとＰＮＰ型のローサイドトランジスタを含むエミッタフォロア形式のプッシュプル出力段と、ハイサイドトランジスタのベースと下側固定電圧の間に設けられた第１制御トランジスタと、ローサイドトランジスタのベースと上側固定電圧の間に設けられた第２制御トランジスタと、を含み、第１、第２制御トランジスタを両方オンすることによりハイインピーダンス状態に設定可能に構成されてもよい。ドライバ回路は、ハイインピーダンス状態を切りかえるためのイネーブル信号を監視し、そのエッジを契機として、第１、第２制御トランジスタの電流を変化させてもよい。
【００２２】
バイアス電流生成回路は、入力信号が一定値をとる状態を検出することにより変動成分を生成してもよい。
【００２３】
本明細書において、ドライバ回路は、コンパレータや演算増幅器も含む広い概念であり、それらに対しても本発明の範囲は及ぶ。
【００２４】
本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスに供給すべきパターン信号を生成するパターン発生器と、パターン信号を受け、被試験デバイスへと出力する上述のいずれかの態様のドライバ回路と、を備える。
【００２５】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明によれば、高速なドライバ回路が提供できる。
【図面の簡単な説明】
【００２７】
【図１】図１（ａ）、（ｂ）は、高速なドライバ回路の構成例を示す回路図およびその動作を示すタイムチャートである。
【図２】図２（ａ）、（ｂ）は、高速なドライバ回路の別の構成例を示す回路図およびその動作を示すタイムチャートである。
【図３】実施の形態に係るドライバ回路の構成を示すブロック図である。
【図４】図３のバッファ回路の構成例を示す回路図である。
【図５】図３のドライバ回路の動作を示すタイムチャートである。
【図６】実施の形態に係るドライバ回路を備える試験装置の構成を示すブロック図である。
【図７】第１の変形例に係るドライバ回路に利用可能なバイアス電流生成回路の構成を示すブロック図である。
【図８】第２の変形例に係るバッファ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
図３は、実施の形態に係るドライバ回路１００の構成を示すブロック図である。ドライバ回路１００は、レベルスイッチ回路２０、バッファ回路３０、バイアス電流生成回路４０を備える。
【００３０】
ドライバ回路１００は、入力端子Ｐｉｎにデジタルの入力信号ＩＮを受け、その値に応じた電圧レベルの出力信号ＯＵＴを出力する。たとえばドライバ回路１００は２値のドライバであり、出力信号ＯＵＴは入力信号ＩＮがローレベル（０）のとき、第１レベルｖｉｈをとり、ハイレベル（１）のとき、第２レベルｖｉｌをとる。なお、本発明は２値には限定される、３値以上のドライバにも適用可能である。
【００３１】
レベルスイッチ回路２０は、入力端子１に入力信号ＩＮを、第２端子２、第３端子３それぞれに、第１レベルの電圧ｖｉｈ、第２レベルの電圧ｖｉｌを受ける。レベルスイッチ回路２０は、その入力端子１に“０”が入力されるとｖｉｌを出力し、“１”が入力されるとｖｉｈを出力する。レベルスイッチ回路２０は１ビットのＤ／Ａコンバータと把握することもできる。
【００３２】
バッファ回路３０は、端子５にレベル信号ｓｉｇを受け、それを電流増幅して端子７から出力する。
【００３３】
バイアス電流生成回路４０は、一定レベルの直流成分ｉ＿ｄｃと入力信号に応じて変動する変動成分ｉ＿ｄｙｎとを含むバイアス電流ｉ＿ｂｉａｓを生成し、バッファ回路３０へと供給する。
【００３４】
バイアス電流生成回路４０は、入力信号ＩＮのエッジを検出し、エッジから所定期間の間、バイアス電流ｉ＿ｂｉａｓを所定量だけ増加させる。
【００３５】
バイアス電流生成回路４０は、直流バイアス電流源４２、パルスエッジ検出回路４４、パルス電流発生回路４６、電流合成部４８を含む。直流バイアス電流源４２は、一定値をとる直流成分ｉ＿ｄｃを生成する。
【００３６】
パルスエッジ検出回路４４は、その端子８に入力信号ＩＮを受け、そのエッジを検出する。パルスエッジ検出回路４４は、エッジを検出するごとに、所定期間アサートされる変動信号ｖ＿ｄｙｎを生成する。つまり変動信号ｖ＿ｄｙｎは、パルス状の信号となる。エッジは、ポジティブエッジ（リーディングエッジ、ライジングエッジともいう）およびネガティブエッジ（トレイリングエッジ、フォーリングエッジともいう）のいずれか一方、もしくは両方である。
【００３７】
以下では、ポジティブエッジとネガティブエッジの両方を検出するものとし、ポジティブエッジに対応する所定期間を第１期間Ｔｒ、ネガティブエッジに対応する所定期間を第２期間Ｔｆと称する。
第１期間Ｔｒは、レベル信号ｓｉｇのポジティブエッジにおける遷移時間と、第２期間Ｔｆはレベル信号ｓｉｇのネガティブエッジにおける遷移時間と等しくなるように設定することが好ましい。この場合、遷移期間のみ、スルーレートを高めることができ、その他の期間は消費電流を抑制できる。
【００３８】
なお第１期間Ｔｒ、第２期間Ｔｆを、レベルスイッチ回路２０の遷移時間とは無関係に、実験もしくはシミュレーションで最適化してもよい。
【００３９】
パルス電流発生回路４６は、変動信号ｖ＿ｄｙｎを電流に変換し、パルス状の変動成分ｉ＿ｄｙｎを生成する。たとえばパルス電流発生回路４６は、所定の電流を生成する電流源と、その電流を遮断、導通するスイッチと、を含んでもよい。スイッチのオン、オフを、変動信号ｖ＿ｄｙｎに応じて切りかえることにより、パルス状の変動成分ｉ＿ｄｙｎを生成することができる。
【００４０】
電流合成部４８は、変動成分ｉ＿ｄｙｎと直流成分ｉ＿ｄｃを合成する。最も簡易には、電流合成部４８は、２系統の電流を１系統の電流に合成する配線で構成できる。
【００４１】
図４は、図３のバッファ回路３０の構成例を示す回路図である。バッファ回路３０は、エミッタフォロア型のプッシュプル出力段３２およびエミッタフォロア型の入力段３４を備える。
【００４２】
出力段３２は、ハイサイドトランジスタＱ１０およびローサイドトランジスタＱ１１を含む。ハイサイドトランジスタＱ１０、ローサイドトランジスタＱ１１はそれぞれＮＰＮ型、ＰＮＰ型のバイポーラトランジスタであり、第１固定電圧Ｖｃｃが印加される第１固定電圧端子ＰＶｃｃと、第２固定電圧Ｖｅｅが印加される第２固定電圧端子ＰＶｅｅとの間に直列に接続される。ハイサイドトランジスタＱ１０およびローサイドトランジスタＱ１１のエミッタは、バッファ回路３０の出力端子７である。
【００４３】
入力段３４は、入力トランジスタＱ１２、Ｑ１３、バイアス電流源３６、３８を含む。入力トランジスタＱ１２、Ｑ１３はそれぞれＰＮＰ型、ＮＰＮ型のバイポーラトランジスタであり、それぞれのベースは、バッファ回路３０の入力端子５と接続され、それぞれのエミッタはハイサイドトランジスタＱ１０、ローサイドトランジスタＱ１１のベースと接続される。
【００４４】
第１バイアス電流源３６は、入力トランジスタＱ１２のエミッタと第１固定電圧端子ＰＶｃｃの間に設けられ、ハイサイドトランジスタＱ１０のベースバイアス電流ＩｂＨを生成する。第２バイアス電流源３８は、入力トランジスタＱ１３のエミッタと第２固定電圧端子ＰＶｅｅの間に設けられ、ローサイドトランジスタＱ１１のベースバイアス電流ＩｂＬを生成する。
【００４５】
第１バイアス電流源３６および第２バイアス電流源３８により生成されるバイアス電流ＩｂＨ、ＩｂＬは、バイアス制御端子６に入力されるバイアス電流ｉ＿ｂｉａｓに応じて制御され、より具体的には、バイアス電流ＩｂＨ、ＩｂＬは、バイアス電流ｉ＿ｂｉａｓに比例する。第１バイアス電流源３６および第２バイアス電流源３８は、図４の右に示されるように、カレントミラー回路であってもよい。
【００４６】
入力端子５と出力端子７の間は、入力トランジスタＱ１２のベースエミッタおよびハイサイドトランジスタＱ１０のベースエミッタを含む第１経路、もしくは入力トランジスタＱ１３のベースエミッタおよびローサイドトランジスタＱ１１のベースエミッタを含む第２経路でカップリングされるため、入力端子５の電位と出力端子７の電位は、実質的に等しくなる。
【００４７】
以上がドライバ回路１００の構成である。続いてその動作を説明する。図５は、図３のドライバ回路１００の動作を示すタイムチャートである。図５は上から順に、入力信号ＩＮ、レベル信号ｓｉｇおよび出力信号ＯＵＴ、変動信号ｖ＿ｄｙｎ、変動電流ｉ＿ｄｙｎおよびバイアス電流ｉ＿ｂｉａｓを示す。
【００４８】
レベルスイッチ回路２０により生成されるレベル信号ｓｉｇは、ある遷移時間Ｔｒ、Ｔｆをもって遷移する。パルスエッジ検出回路４４は、入力信号ＩＮのポジティブエッジから第１期間Ｔｒの間、入力信号ＩＮのネガティブエッジから第２期間Ｔｆの間、アサート（ハイレベル）となるパルス信号ｖ＿ｄｙｎを生成する。
【００４９】
パルス電流発生回路４６は変動信号ｖ＿ｄｙｎを電流に変換する。その結果、入力信号ＩＮのエッジごとに、あるレベルまで増加する変動電流ｉ＿ｄｙｎが生成される。変動電流ｉ＿ｄｙｎを直流成分ｉ＿ｄｃと合成することにより、バイアス電流ｉ＿ｂｉａｓが生成される。
【００５０】
つまり入力信号ＩＮの遷移ごとに、バイアス電流ｉ＿ｂｉａｓは短期間の間増大する。その結果バッファ回路３０の動作速度がブーストされ、出力信号ＯＵＴをレベル信号ｓｉｇに追従して高速に遷移させることができる。
また入力信号ＩＮが一定レベルをとる間、バイアス電流ｉ＿ｂｉａｓは直流成分ｉ＿ｄｃのレベルにまで低下するため、消費電流を低減することができる。
【００５１】
続いて実施の形態に係るドライバ回路１００のアプリケーションを説明する。図６は、実施の形態に係るドライバ回路１００を備える試験装置１００２の構成を示すブロック図である。
【００５２】
試験装置１００２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較部ＬＣを備える。
【００５３】
パターン発生器ＰＧは、レート周期ＴＲＡＴＥを単位としてＤＵＴ１に対して供給すべきデータ列（テストパターンＴＰ）を発生する。タイミング発生器ＴＧは、テストパターンＴＰにもとづいてＤＵＴ１に与えるべき出力信号Ｓｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＤを生成する。
【００５４】
波形整形器ＦＣは、タイミング設定データＴＤを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、端子ＰＩＯを介して出力信号ＳｏｕｔをＤＵＴ１へと出力する。
【００５５】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓｉｎを受け、所定のタイミングでその値をラッチする。たとえばタイミングコンパレータＴＣは、レベルコンパレータＬＣＰおよびラッチＬＬのペア、ならびにＨＣＰとＨＬのペアを含む。レベルコンパレータＬＣＰは、ＤＵＴ１からの信号Ｓｉｎを下側しきい値電圧ＶＯＬと比較し、Ｓｉｎ＜ＶＯＬのときハイレベル（１）となるＳＬ信号を生成する。ラッチＬＬは、ＳＬ信号をストローブ信号ＳＴＲＢのエッジのタイミングでラッチする。またレベルコンパレータＨＣＰによってＤＵＴからの信号Ｓｉｎを上側しきい値電圧ＶＯＨと比較され、Ｓｉｎ＞ＶＯＨのときハイレベル（１）となるＳＨ信号が生成される。ラッチＨＬは、ＳＨ信号をストローブ信号ＳＴＲＢのタイミングでラッチする。
【００５６】
論理比較部ＬＣは、テストサイクルごとのラッチＬＬ（ＨＬ）の出力信号Ｑを、それぞれの期待値ＥＸＰと比較し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。
【００５７】
試験装置１００２のドライバＤＲとして、図３のドライバ回路１００を好適に利用することができる。
【００５８】
また、タイミングコンパレータＴＣのレベルコンパレータＬＣＰ／ＨＣＰに、図３のドライバ回路の技術を適用してもよい。この場合、入力信号Ｓｉｎのレベルに応じて、コンパレータの出力段のバッファのバイアス電流を制御すればよい。
【００５９】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６０】
（第１の変形例）
図３のバイアス電流生成回路４０は、ポジティブエッジとネガティブエッジの遷移期間において、バイアス電流ＩｂＨ、ＩｂＬをともに増加させる構成であった。これに対して、第１の変形例では、バイアス電流ＩｂＨ、ＩｂＬを個別にブーストする。
【００６１】
具体的には、入力信号ＩＮのポジティブエッジから所定期間Ｔｒの間、ハイサイドトランジスタＱ１０のベースに供給されるバイアス電流ＩｂＨを直流成分ｉ＿ｄｃから所定量だけ増加させる。また入力信号ＩＮのネガティブエッジから所定期間Ｔｆの間、ローサイドトランジスタＱ１１のベースに供給されるバイアス電流ＩｂＬを直流成分ｉ＿ｄｃから所定量だけ増加させる。
【００６２】
図７は、第１の変形例に係るドライバ回路に利用可能なバイアス電流生成回路４０ａの構成を示すブロック図である。
バイアス電流生成回路４０ａは、第１エッジ検出回路４４Ｈ、第２エッジ検出回路４４Ｌ、第１パルス電流発生回路４６Ｈ、第２パルス電流発生回路４６Ｌ、第１電流合成部４８Ｈ、第２電流合成部４８Ｌおよび図示しない直流バイアス電流源を含む。
【００６３】
第１エッジ検出回路４４Ｈは、入力信号ＩＮのポジティブエッジを検出し、ポジティブエッジから所定の第１期間Ｔｒの間、アサートされる第１変動信号ｖ＿ｄｙｎ＿Ｈを生成する。第２エッジ検出回路４４Ｌは、入力信号ＩＮのネガティブエッジを検出し、ネガティブエッジから所定の第２期間Ｔｆの間、アサートされる第２変動信号ｖ＿ｄｙｎ＿Ｌを生成する
【００６４】
第１パルス電流発生回路４６Ｈ、第２パルス電流発生回路４６Ｌはそれぞれ、第１変動信号ｖ＿ｄｙｎ＿Ｈ、ｖ＿ｄｙｎ＿Ｌを電流に変換し、第１変動成分ｉ＿ｄｙｎ＿Ｈ、ｉ＿ｄｙｎ＿Ｌを生成する。第１電流合成部４８Ｈ、第２電流合成部４８Ｌはそれぞれ、直流バイアス成分ｉ＿ｄｃを、変動成分ｉ＿ｄｙｎ＿Ｈ、ｉ＿ｄｙｎ＿Ｌと加算する。
【００６５】
第１バイアス電流ｉ＿ｂｉａｓ＿Ｈは、図４の第１バイアス電流源３６へと供給され、第２バイアス電流ｉ＿ｂｉａｓ＿Ｌは、図４の第２バイアス電流源３８へと供給される。
【００６６】
第１の変形例において、入力信号ＩＮのポジティブエッジの遷移時には、第１バイアス電流源３６のバイアス電流ＩｂＨのみがブーストされ、入力信号ＩＮのネガティブエッジの遷移時には、第２バイアス電流源３８のバイアス電流ＩｂＬのみがブーストされる。その結果、図３の構成に比べて、回路電流をさらに低減することができる。
【００６７】
（第２の変形例）
第２の変形例において、ドライバ回路は、入力信号ＩＮに応じて多値の電圧（ｖｉｌ、ｖｉｈ）を切り替えて出力する第１状態と、固定されたターミネーション電圧Ｖｔを出力するターミネーションアンプとして機能する第２状態と、が切り替え可能に構成される。ドライバ回路には、入力信号ＩＮと、制御信号ｄｒｅが入力される。制御信号ｄｒｅがアサートされるとき第１状態、ネゲートされるとき第２状態である。
【００６８】
第２の変形例に係るドライバ回路の基本ブロック図は図３と同様である。バイアス電流生成回路４０ｂは、入力信号ＩＮに加えて、制御信号ｄｒｅを監視し、そのエッジを検出する。そして制御信号ｄｒｅのエッジを検出すると、バッファ回路のバイアス電流を増加させる。第１状態と第２状態を切りかえ時において、第１バイアス電流源３６と第２バイアス電流源３８のいずれをブーストすべきかは、ターミネーション電圧Ｖｔと、多値電圧ｖｉｈ、ｖｉｌの大小関係に応じて設計すればよい。最も簡易には、両方の電流をブーストするとよい。
【００６９】
（第３の変形例）
第３の変形例において、ドライバ回路は、入力信号ＩＮに応じて多値の電圧（ｖｉｌ、ｖｉｈ）を切り替えて出力する第１状態と、ハイインピーダンス状態と、が切り替え可能に構成される。制御信号（イネーブル信号）ｄｒｅがアサート（ハイレベル）されるとき第１状態、ネゲートされるときハイインピーダンスである。ハイインピーダンス状態において、バッファ回路の出力段のハイサイドトランジスタとローサイドトランジスタはともにオフされる。
【００７０】
図８は、第２の変形例に係るバッファ回路の構成を示す回路図である。図８のバッファ回路３０ｂは、図４のバッファ回路に加えて、制御トランジスタＱ２０〜Ｑ２３、トランジスタＱ２４、２５、ダイオードＤ１、Ｄ２を備える。
【００７１】
制御トランジスタＱ２０は、ハイサイドトランジスタＱ１０のベースと第２固定電圧端子ＰＶｅｅの間に、第２バイアス電流源３８と直列に設けられる。制御トランジスタＱ２０のベースには、制御信号ｄｒｅが入力される。
反対に制御トランジスタＱ２１は、ローサイドトランジスタＱ１１のベースと第１固定電圧端子ＰＶｃｃの間に、第１バイアス電流源３６と直列に設けられる。制御トランジスタＱ２１のベースには、反転制御信号ｘｄｒｅが入力される。ｘは論理反転を示す。
【００７２】
制御信号ｄｒｅがネゲート（ローレベル）となると、トランジスタＱ２０、Ｑ２１がともにオンすることにより、ハイサイドトランジスタＱ１０、ローサイドトランジスタＱ１１が両方オフとなり、出力端子７はハイインピーダンスとなる。
【００７３】
トランジスタＱ２２はトランジスタＱ２０と対をなしており、入力トランジスタＱ１３のエミッタと第２固定電圧端子ＰＶｅｅの間に、第２バイアス電流源３８と直列に設けられる。またトランジスタＱ２３はトランジスタＱ２１と対をなしており、入力トランジスタＱ１２のエミッタと第１固定電圧端子ＰＶｃｃの間に、第１バイアス電流源３６と直列に設けられる。トランジスタＱ２２、Ｑ２３は、制御信号ｄｒｅがアサートされた状態にてオンする。この状態において図８のバッファ回路３０ｂは、図４のバッファ回路３０と等価である。
【００７４】
トランジスタＱ２４、Ｑ２５、ダイオードＤ１、Ｄ２は、出力電圧範囲を拡大するために設けられている。たとえばトランジスタＱ２４のベース電圧（Ｖｅｅ＋α）を８．１Ｖ、トランジスタＱ２５のベース電圧（Ｖｃｃ−α）を−３．１Ｖとした場合、ダイオードの順方向電圧およびバイポーラトランジスタのベースエミッタ間電圧を０．７Ｖと見積もると、出力電圧範囲は−１Ｖ〜６Ｖとなる。
【００７５】
バイアス電流生成回路は、入力信号ＩＮに加えて制御信号ｄｒｅを監視する。バイアス電流生成回路は、制御信号ｄｒｅのエッジを契機として、第１バイアス電流源３６および第２バイアス電流源３８をブーストすることにより、制御トランジスタＱ２０、Ｑ２１の電流を増加させる。
【００７６】
この変形例によれば、ハイインピーダンス状態の切り替えを高速に行うことができる。
【００７７】
（第４の変形例）
第４の変形例は、高電圧出力機能付きドライバ回路に関する。このドライバ回路は、入力信号ＩＮに応じて多値の電圧（ｖｉｌ、ｖｉｈ）を切り替えて出力する第１状態と、高電圧ＶＨＨを出力する第３状態と、が切り替え可能に構成される。第１状態と第３状態は、制御信号ｃｎｔｈ（不図示）に応じて切り替えられる。
【００７８】
このドライバ回路は、図８のバッファ回路に加えて、高耐圧素子で構成された別の高耐圧バッファをさらに備える。制御信号ｃｎｔｈがアサートされると、高耐圧バッファがイネーブル状態となり、ネゲートされるとハイインピーダンスとなる。
【００７９】
この変形例において、制御信号ｃｎｔｈを監視し、制御信号ｃｎｔｈのエッジから所定期間、高耐圧バッファのバイアス電流をブーストすることにより、第１状態と第３状態の高速な切り替えが可能となる。
【００８０】
（第５の変形例）
第５の変形例は、プリエンファシス機能を備えるドライバ回路に関する。プリエンファシス機能は、レベル信号ｓｉｇの遷移のタイミングで、出力電圧の変化量をブーストする機能である。このプリエンファシス機能と、上述のバイアス電流のブースト機能を併用することにより、高速な伝送が可能となる。
【００８１】
（第６の変形例）
第６の変形例においては、バッファ回路３０のバイアス電流に加えて、その全段のレベルスイッチ回路２０のバイアス電流もブーストする。この変形例によれば、さらなる高速動作が期待できる。
【００８２】
（第７の変形例）
実施の形態において、バイアス電流生成回路は入力信号ＩＮのエッジを検出したが、本発明はこれに限定されない。エッジ検出に代えて、入力信号ＩＮが一定値をとる状態を検出することにより変動成分ｉ＿ｄｙｎを生成してもよい。たとえば基準クロック信号を利用して入力信号ＩＮがフラットな期間を測定することによっても、バイアス電流ｉ＿ｂｉａｓを好適に制御できる。
【００８３】
本明細書において、ドライバ回路は、コンパレータや演算増幅器も含む広い概念であり、それらに対しても本発明の範囲は及ぶ。さらに言えば、ドライバ回路は、その出力段に、図４に示される、あるいはこれに類似するバッファ回路を備えるさまざまな回路を含む。
【００８４】
また、上述の実施の形態および変形例の任意の組み合わせも、本発明として有効である。
【００８５】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００８６】
Ｑ１０…ハイサイドトランジスタ、Ｑ１１…ローサイドトランジスタ、Ｑ１２，Ｑ１３…入力トランジスタ、２０…レベルスイッチ回路、３０…バッファ回路、３２…出力段、３４…入力段、３６…第１バイアス電流源、３８…第２バイアス電流源、４０…バイアス電流生成回路、４２…直流バイアス電流源、４４…パルスエッジ検出回路、４６…パルス電流発生回路、４８…電流合成部、１００…ドライバ回路、ｓｉｇ…レベル信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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