(57)【要約】【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。【選択図】図２
2011171662.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されたゲート電極と、
前記ゲート電極のゲート長を規定する第１方向の一方の側で、前記チャネル形成領域に隣接する第２導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第１方向における前記チャネル形成領域と反対の側で隣接する第２導電型のドレイン領域と、
前記チャネル形成領域の前記第１方向の他方の側に位置する第２導電型のソース領域と、
前記ソース領域と前記ソース領域のそれぞれの上に接するソース電極およびドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第１方向と平面視で直交する第２方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第１領域と、
前記ドレイン電極からの距離が平面視で前記第１領域より遠く、前記耐圧が相対的に小さい第２領域と
を有する保護トランジスタ。
【請求項２】
前記ソース領域と前記ソース電極が接触するソースコンタクト部から前記ドレイン領域と前記ドレイン電極が接触するドレインコンタクト部までの距離が最短の領域を含むように前記第１領域が配置され、
前記第１領域の前記第２方向の少なくとも一方の側に前記第２領域が隣接配置され、
前記第２領域の前記第１方向の一方の側に前記ドレイン領域が延在している
請求項１に記載の保護トランジスタ。
【請求項３】
前記ソースコンタクト部と前記ドレインコンタクト部の各々にシリサイド層が形成されている
請求項２に記載の保護トランジスタ。
【請求項４】
前記第１領域の表面から基板深さ方向の総不純物量が、前記第２領域の表面から基板深さ方向の総不純物量より少ない
請求項３に記載の保護トランジスタ。
【請求項５】
前記ゲート・ドレイン間領域は、前記ドレイン領域より第２導電型の不純物濃度が低いＬＤＤ領域であり、
前記第２領域となるＬＤＤ領域の部分と、前記ソース領域および前記ドレイン領域とが、半導体基板に形成された第１導電型のウェルに形成され、
前記チャネル形成領域は前記ウェルの表面側部分であり、
前記第１領域となるＬＤＤ領域の部分は、前記ウェルが形成されていない半導体基板の領域に形成されている
請求項４に記載の保護トランジスタ。
【請求項６】
前記第１領域および前記第２領域は、前記ドレイン領域より第２導電型の不純物濃度が低いＬＤＤ領域であり、
前記第１領域は、ＬＤＤ領域の第２導電型の不純物濃度が前記第２領域より低い
請求項４に記載の保護トランジスタ。
【請求項７】
前記保護トランジスタは、ソース電極と前記ゲート電極が基準電位線に接続され、前記ドレイン電極に一定電圧より大きな電圧が印加されたときにターンオンするゲートグランディドＭＯＳトランジスタである
請求項４に記載の保護トランジスタ。
【請求項８】
内部回路と、
前記内部回路の端子に一定電圧より大きな電圧が印加されたときにターンオンする保護トランジスタと、
を有し、
前記保護トランジスタは、
半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層され、前記内部回路の基準電位線に電気的に接続されたゲート電極と、
前記ゲート電極のゲート長方向を規定する第１方向の一方の側で、前記チャネル形成領域に隣接する第２導電型のゲート・ドレイン間領域と、
前記ゲート・ドレイン間領域に対し前記第１方向における前記チャネル形成領域と反対の側に隣接する第２導電型のドレイン領域と、
前記チャネル形成領域の前記第１方向の他方の側に位置する第２導電型のソース領域と、
前記ソース領域の上に接して形成され前記基準電位線に電気的に接続されているソース電極と、
前記ドレイン領域の上に接して形成され前記内部回路の前記端子に電気的に接続されているドレイン電極と、
を有し、
前記ゲート・ドレイン間領域が、前記第１方向と平面視で直交する第２方向に互いに隣接する領域として、
前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい第１領域と、
前記ドレイン電極からの距離が平面視で前記第１領域より遠く、前記耐圧が相対的に小さい第２領域と
を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレインに静電気等の過度の電圧が印加されたときにターンオンして、当該電圧からドレインに接続される回路を保護する保護トランジスタと、当該保護トランジスタを内部回路の端子に接続させてなる半導体集積回路とに関する。
【背景技術】
【０００２】
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電（ＥＳＤ；Electrostatic Discharge）を行う保護素子を備えていることが一般的である。
【０００３】
保護素子は、内部回路の電源供給線とＧＮＤ線との間など、静電気が重畳しやすい配線間にＥＳＤ保護のために接続される。
ＥＳＤ保護素子は、通常、内部回路を構成するＭＯＳＦＥＴを使ったＧＧＭＯＳ（Gate-Grounded MOSFET）、または、サイリスタが用いられる。このうちサイリスタは、オン抵抗が低いが、そのトリガ電圧は、同じプロセスで作ったＭＯＳトランジスタの耐圧よりも高い。また、サイリスタはラッチアップしやすい、動作速度がＧＧＭＯＳより遅いといった欠点もあるため、ＧＧＭＯＳとサイリスタは用途に応じて使い分ける必要がある。
【０００４】
例えば特許文献１,２に、ＧＧＭＯＳ等の保護トランジスタが開示されている。
【０００５】
特許文献２において、ＥＳＤ保護回路に用いるＧＧＭＯＳにおいて、シリサイド層の形成が静電破壊耐性の低下を招くことが指摘されている。その理由は、特許文献２によれば、高濃度なドレイン領域よりもシリサイド層の抵抗値が低いため、保護回路が動作する際に電流の殆どがシリサイド層に集中し、ＬＤＤ端部で接合の熱破壊が起き易くなるからである。
【０００６】
そこで、特許文献１，２に開示したトランジスタ構造では、非シリサイド領域と呼ぶ、シリサイド層が形成されないドレイン領域やＬＤＤ領域の一部を、ゲート側壁のサイドウォールスペーサと、ドレイン電極が接続されるドレイン領域上のシリサイド層との間に設けている。この非シリサイド領域の分だけ、ドレイン電流が流れるゲート長方向に、シリサイド層がゲート電極から離れることになる。その結果、特許文献１では、ＥＳＤ保護トランジスタの接合の熱破壊を防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０７−１０６５６７号公報
【特許文献２】特開２００２−００９２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１,２のように、ゲート長方向に非シリサイド領域の形成によってゲート電極からシリサイド層までの距離をとるだけでは、その分、トランジスタサイズが大きくなり占有面積が増大する。
特許文献２は、その距離を単純に大きくする特許文献１に対して、不純物拡散層の構造を工夫して可能な限り当該距離を短くする技術を提案している。
しかしながら、特許文献２においてもゲート長方向のトランジスタサイズの拡大は避けられず、その占有面積の拡大を抑制する効果は限定的である。
また、非シリサイド領域の大きさはＥＳＤ保護素子のスナップバック後の抵抗Ｒｏｎを大きくするために適切な値があり、一般に、この大きさを自由に変更することはできない。
【０００９】
本発明は、ゲート長方向のトランジスタサイズを拡大する必要がないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供するものである。また、本発明は、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に関わる保護トランジスタは、ゲート電極と、第２導電型のゲート・ドレイン間領域と、第２導電型のドレイン領域およびソース領域と、ソース電極およびドレイン電極とを有する。
前記ゲート電極は、半導体基板のチャネル形成領域の上にゲート絶縁膜を介して積層されている。
前記ゲート・ドレイン間領域は、前記ゲート電極のゲート長を規定する第１方向の一方の側で、前記チャネル形成領域に隣接している。
前記ドレイン領域は、前記ゲート・ドレイン間領域に対し前記第１方向における前記チャネル形成領域と反対の側で隣接している。
前記ソース領域は、前記チャネル形成領域の前記第１方向の他方の側に位置している。
前記ソース電極およびドレイン電極は、前記ソース領域と前記ソース領域のそれぞれの上に接して設けられている。
【００１１】
また、前記ゲート・ドレイン間領域が、前記第１方向と平面視で直交する第２方向に互いに隣接する領域として、第１領域と第２領域とを有する。
前記第１領域は、前記ソース電極の電位を基準に前記ドレイン電極に印加されるドレイン電圧に対する耐圧が相対的に大きい領域である。
前記第２領域は、前記ドレイン電極からの距離が平面視で前記第１領域より遠く、前記耐圧が相対的に小さい領域である。
【００１２】
このような構造の保護トランジスタでは、ドレイン電極に外部からの電圧が印加される。このときソース電極とゲート電極は、上記外部からの電圧が印加されないときに当該保護トランジスタをオフする一定の電圧、例えばＧＮＤ電圧等の基準電圧で保持される。
この状態で、ドレイン電極にある一定以上の大きな電圧が印加されると、ドレイン側のＰＮ接合で接合降伏が発生する。
【００１３】
接合降伏が一旦発生すると、当該接合降伏が発生したドレイン領域からソース領域に電流が流れる。これによりソース領域およびドレイン領域が形成され、表面部をチャネル形成領域とする半導体領域（通常ウェル）の電位が上昇し、当該半導体領域（ウェル）とソース領域間のＰＮ接合を順バイアスする。以後は、ソース領域、ウェル、ドレイン領域をそれぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
【００１４】
本発明のトランジスタ構造では、このような寄生バイポーラ動作のトリガとなる接合降伏は、より耐圧が低い第２領域で発生する。この接合降伏電圧が所望の値となるように第２領域の不純物濃度等が決められている。
接合降伏によりその発生箇所が発熱するが、第２領域はドレイン電極より第２方向、つまりゲート長方向と直交する方向に離してある。そのため、この発熱でドレイン電極部分の温度が殆んど上昇しない。例えば、ドレイン電極がドレイン領域と接触するドレインコンタクト部にシリサイド層が形成されている場合でも、そのシリサイド層が接合降伏による発熱から十分遠いため、その破壊が生じない。
【００１５】
このように本構造では、保護トランジスタがターンオンするときの電圧印加で流れるチャネル電流は、ソース電極とドレイン電極の最短距離を流れるのではなく、第２方向（ゲート幅方向）に迂回して流れる。ターンオン時の接合降伏の発生以後は、寄生バイポーラトランジスタがオンするためインピーダンス低下によりドレイン電圧が一端低下した後、さらにある電圧から再び上昇するスナップバック現象が観測される。
このようなチャネル電流の迂回を起こす構造では、ゲート長方向にゲート電極からドレイン電極を余り離す必要がないため、ゲート長方向（第１方向）のサイズが小さい。一方、ゲート幅方向（第２方向）は必要なゲート幅を有するが、最初の接合降伏以後はボディ領域（ウェル）全体を使って電流が流れるため、この第２方向のサイズが、電流迂回構造の採用により拡大することはないか、拡大する必要があってもその量は格段に小さい。
【発明の効果】
【００１６】
本発明によれば、ゲート長方向のトランジスタサイズを拡大することないため占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供することができる。また、本発明によれば、この保護トランジスタを内部回路の保護素子として有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に関わる保護素子を用いた保護回路の適用例を示す図である。
【図２】実施形態に関わる保護トランジスタの概略的な平面図である。
【図３】図２のＡ−Ａ線とＢ−Ｂ線に沿った、第１の実施形態に関わる概略断面図である。
【図４】第１比較例の保護トランジスタの平面図である。
【図５】第１比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図６】第１比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図７】第１比較例の構造について、ＴＣＡＤシミュレーションによる熱分布を求めた図である。
【図８】第２比較例の保護トランジスタの平面図である。
【図９】第２比較例のトランジスタ構造のシミュレーションで得られた電界分布図である。
【図１０】第２比較例における、ドレインの電位と電流の関係を示すスナップバック特性図である。
【図１１】第１の実施形態の電流経路を第１比較例と並べて示す平面図である。
【図１２】中耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【図１３】低耐圧用途のトランジスタでサイズ比較を示す寸法図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態を、Ｎチャネル型のＧＧＭＯＳと、その保護回路への適用例によって、以下の手順で図面を参照して説明する。
１．第１の実施の形態：ウェルの有無で耐圧差による電流迂回経路を形成する実施形態である。
２．第２の実施の形態：ＬＤＤ領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
３．第３の実施の形態：ウェルとＬＤＤ領域の有無で耐圧差による電流迂回経路を形成する実施形態である。
４．第４の実施の形態：濃度差で耐圧差を設け、これにより電流迂回経路を形成する実施形態である。
５．変形例
【００１９】
＜１．保護回路の適用例＞
図１（Ａ）と図１（Ｂ）に、本発明の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
【００２０】
図１（Ａ）と図１（Ｂ）に図解する保護回路（破線で囲む部分）は、内部回路を保護するための回路であり、本例では１つのＮＭＯＳトランジスタから構成されている。保護回路を構成するトランジスタはＰＭＯＳトランジスタでもよい。ただし、ＮＭＯＳトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。
このようなＭＯＳ型の保護トランジスタを符号“保護素子ＴＲｍ”で表記している。以下、保護トランジスタＴＲｍと呼ぶ。
【００２１】
なお、保護トランジスタＴＲｍは内部回路を含む集積回路(ＩＣ)に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図１（Ａ）と図１（Ｂ）に示す構成は、本発明の「半導体集積回路」の一実施例に該当する。また、保護トランジスタＴＲｍは、本発明の「保護トランジスタ」の一実施例に該当する。
【００２２】
保護トランジスタＴＲｍは、そのドレインが電源電圧ＶＤＤの供給線に接続され、そのソースが基準電位線（ここではＧＮＤ線）に接続されている。保護トランジスタＴＲｍのゲートは基準電位線（ＧＮＤ線）に接続されている。このため、かかる接続形態のＭＯＳトランジスタはＧＧ(Gate-Grounded)ＭＯＳトランジスタと呼ばれる。
電源電圧ＶＤＤの供給線とＧＮＤ線との間には内部回路が接続されている。このため内部回路は、電源電圧ＶＤＤで駆動される。
【００２３】
図１（Ａ）と図１（Ｂ）には、符号“Ｉ／Ｏ”により表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線（以後、総称して信号線と呼ぶ）が内部回路に接続されている。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧ＶＤＤの供給線との間に、信号線側をアノードとする保護ダイオードＤ１が接続されている。また、信号線とＧＮＤ線との間に、ＧＮＤ線側をアノードとする保護ダイオードＤ２が接続されている。
【００２４】
なお、保護ダイオードＤ１,Ｄ２に代えて本発明が適用されたＧＧＭＯＳトランジスタを追加してもよい。
【００２５】
図１（Ａ）は、電源端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
電源電圧ＶＤＤの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧ＶＤＤの供給線の電位が上昇する。電源電圧ＶＤＤの供給線の電位が内部回路の破壊電圧に達する前に、保護トランジスタＴＲｍがターンオンして導通状態に移行する。そのためサージが、保護トランジスタＴＲｍを通してＧＮＤ線に逃げる。
【００２６】
図１（Ｂ）は、Ｉ／Ｏ端子に正電荷のサージが入った場合の保護回路の動作説明図を兼ねている。
Ｉ／Ｏ端子に正電荷のサージが入ると、保護ダイオードＤ１が順方向にバイアスされてターンオンし、サージを電源電圧ＶＤＤの供給線に流す。次に、電源電圧ＶＤＤの供給線が所定の電位に達すると保護トランジスタＴＲｍがターンオンして導通状態に移行する。そのためサージが、保護ダイオードＤ１と保護トランジスタＴＲｍを通してＧＮＤ線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードＤ１がオンする必要がある。また、内部回路のトランジスタの（ドレイン）耐圧を超える前に、保護トランジスタＴＲｍがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
【００２７】
以上より、保護トランジスタＴＲｍは、以下の要件を備えている必要がある。
(１)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(２)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(３)ターンオン後のインピーダンスが十分低い。
(４)ターンオンしていないときのインピーダンスは十分高い。
【００２８】
＜２．保護トランジスタ構造＞
図２は、本発明の実施形態に関わる保護トランジスタの概略的な平面図である。また、図３（Ａ）は、図２のＡ−Ａ線に沿った概略的な断面図、図３（Ｂ）は、図２のＢ−Ｂ線に沿った概略的な断面図である。
図２に図解する保護トランジスタＴＲｍは、図３（Ａ）および図３（Ｂ）に示すように、例えば結晶方位面が１００のＰ型シリコン基板である半導体基板１に形成されている。半導体基板１内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物が導入されたＰ型のウェル（以下、Ｐウェル２）が形成されている。
Ｐウェル２の表面には、例えば半導体基板１の表面を熱酸化して得られたＳｉＯ２よりなるゲート絶縁膜３が形成されている。
ゲート絶縁膜３の上に、Ｎ型またはＰ型の不純物がドーピングされたポリシリコン等により構成されたゲート電極４が形成されている。
【００２９】
ゲート電極４は細長いフィンガー部を有する。フィンガー部は最低１本、通常は複数本形成される。図２の平面図では、フィンガー部の１本に対応した部分（またはフィンガー部が単一の場合のトランジスタ全体）を示す。フィンガー部の幅方向の一方側がドレイン、他方側がソースとなる。ここでフィンガー部の幅方向が“ゲート長方向（第１方向）”に該当する。
【００３０】
より詳細には、ゲート電極４（フィンガー部）のゲート長方向の一方側に位置するＰウェル２部分に、高濃度にＮ型不純物が導入されてドレイン領域６が形成されている。ゲート電極（フィンガー部）のゲート長方向の他方側に位置するＰウェル２部分に、ドレイン領域６と同様に高濃度にＮ型不純物が導入されてソース領域５が形成されている。
ここで、図２に示されるように、ソース領域５とゲート電極４との距離に比べて、ドレイン領域６とゲート電極４との距離が大きい。このうちソース領域５とゲート電極４との間の領域を、以下、ゲート・ソース間領域ＲＥｇｓと呼ぶ。また、ドレイン領域６とゲート電極４との間の領域を、以下、ゲート・ドレイン間領域ＲＥｇｄと呼ぶ。
【００３１】
ゲート絶縁膜３は、ゲート電極４と同じパターンに加工されていてもよいし、図３（Ａ）および図３（Ｂ）に示すようにほぼ全域に残るようにしてもよい。
ゲート絶縁膜３およびゲート電極４の表面を覆って層間絶縁膜１１が形成され、層間絶縁膜１１の上にソース電極１２とドレイン電極１３が互いに離間して形成されている。
【００３２】
層間絶縁膜１１には、ソース領域５とドレイン領域６の一部に達するコンタクトホールが２つ開口されている。ソース領域５の上で層間絶縁膜１１が開口する部分を“ドレインコンタクト部”と呼ぶ。ドレインコンタクト部にはシリサイド層１０Ｄが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜１１上のドレイン電極１３が電気的に接続されている。
一方、ソース領域５の上で層間絶縁膜１１が開口する部分を“ソースコンタクト部”と呼ぶ。ソースコンタクト部にはシリサイド層１０Ｓが形成され、その上面に対し金属プラグ等を介して、層間絶縁膜１１上のソース電極１２が電気的に接続されている。
【００３３】
以上の構造の平面パターンを説明すると、図２の平面図において、ゲート電極４がｙ方向（ゲート幅方向；第２方向）に長い短冊状に形成されている。ここでゲート幅方向（第２方向）は、上記ゲート長方向（第１方向；ｘ方向）と直交する方向である。
ゲート電極４のｘ方向の一方の側に、ゲート・ドレイン間領域ＲＥｇｄを介してドレイン領域６が、ゲート電極４と平行に配置されている。
同様に、ゲート電極４のｘ方向の他方の側に、ゲート・ソース間領域ＲＥｇｓを介してソース領域５が、ゲート電極４と平行に配置されている。
【００３４】
ドレイン領域６のほぼ中央の一部にシリサイド層１０Ｄが形成されている。図３の構造から、このシリサイド層１０Ｄがドレイン電極１３と電気的に等価である。
同様に、ソース領域５のほぼ中央の一部にシリサイド層１０Ｓが形成されている。図３の構造から、このシリサイド層１０Ｓがソース電極１２と電気的に等価である。
【００３５】
本実施形態では、この２つのシリサイド層１０Ｄ,１０Ｓの位置に対応して、ゲート・ドレイン間領域ＲＥｇｄが異なる構造の２つの領域、すなわち第１領域ＲＥｇｄ１と第２領域Ｒｅｇｄ２に区分されていることに特徴がある。
【００３６】
より詳細には、前述したようにシリサイド層１０Ｄはドレイン電極１３と電気的に等価な導電部位であり、シリサイド層１０Ｓはソース電極１２と電気的に等価な導電部位である。本実施形態では、電極と電気的に等価な導電部位は、その電極の一部であるとする。
よって、ソース電極（より厳格にはシリサイド層１０Ｓ）とドレイン電極（より厳格にはシリサイド層１０Ｄ）との最短距離部分を含むように第１領域ＲＥｇｄ１が配置されていると言える。
【００３７】
図２の例では、シリサイド層１０Ｄ,１０Ｓの各々がｘ方向の長方形の平面形状を有し、その対向する長辺の一方端同士と他方端同士を結ぶ矩形領域が最短距離領域である。その最短距離領域を一部に含むようにゲート・ドレイン間領域ＲＥｇｄの平面形状が決められている。具体的には、シリサイド層１０Ｄ,１０Ｓを直線で結ぶ線により区画される上記最短距離境域よりｙ方向の正側に離れて、ゲート・ドレイン間領域ＲＥｇｄ１のｙ方向の正側端辺ＥＧ１が位置している。また、上記最短距離領域よりｙ方向の負側に離れて、ゲート・ドレイン間領域ＲＥｇｄ１のｙ方向の負側端辺ＥＧ２が位置している。
【００３８】
この第１領域ＲＥｇｄ１のｙ方向の正側端辺ＥＧ１と負側端辺ＥＧ２にそれぞれ隣接して、２つの第２領域ＲＥｇｄ２が配置されている。
【００３９】
後述するように、ソース電極１２の電位を基準として正の電圧（静電気等のサージ電圧）がドレイン電極１３に印加される。このドレイン電圧の印加に対して、第２領域ＲＥｇｄ２の耐圧が、第１領域ＲＥｇｄ１の耐圧より低く設定されている。
この耐圧差は、ドレインの不純物領域分布構造設計（ドレインエンジニアリング）で決められる。耐圧差を設ける方法は、他の実施形態のように種々存在するが、本第１の実施形態では、Ｐウェル２の有無で耐圧差を設けている。
【００４０】
図３（Ａ）がゲート・ドレイン間領域ＲＥｇｄ２の断面図、図３（Ｂ）が第１領域ＲＥｇｄ１の断面図である。
第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２は、その基板表面部に、いわゆるＬＤＤ領域８が設けられている。ＬＤＤ領域８は、ドレイン領域６より浅く、Ｎ型不純物濃度が低い。
但し、図３（Ａ）に示す第２領域ＲＥｇｄ２ではＬＤＤ領域８の下にＰウェル２が存在するが、図３（Ｂ）に示す第１領域ＲＥｇｄ１ではＬＤＤ領域８の下にＰウェル２が存在しない。このＰウェル２の有無が上記した耐圧差が生じる要因となっている。
【００４１】
図２において、楕円Ａで囲む部分で接合降伏が生じやすく、この部分が第２領域ＲＥｇｄ２の耐圧を決める。また、楕円Ｂで囲む部分で接合降伏が生じやすく、この部分が第１領域ＲＥｇｄ１の耐圧を決める。これらの部分は、図３（Ａ）および図３（Ｂ）の断面で見ると分かるように、ドレイン領域６のゲート寄り基板深部側のコーナー部（凸部）で電界集中が起きやすいからである。
この凸部におけるＰＮ接合では、図３（Ａ）の場合、比較的高濃度のＰウェル２が隣接しているが、図３（Ｂ）の場合、より濃度が低いＰ型の半導体基板１が隣接する。空乏層は低濃度側に延びるため、同じドレイン電圧の印加時に、図３（Ｂ）の構造のほうが、より空乏層厚が大きく、その分、耐圧（接合降伏電圧）も大きなものとなる。
【００４２】
なお、一例としては、第１領域ＲＥｇｄ１（図３（Ｂ））の耐圧が５０[Ｖ]程度、第２領域ＲＥｇｄ２（図３（Ａ））の耐圧が３０[Ｖ]程度になるように構造設計がされる。耐圧を決める構造パラメータとしては、ドレイン領域６およびＬＤＤ領域８のＮ型不純物濃度と深さ、Ｐウェル２および半導体基板１のＰ型不純物濃度を挙げることができる。
【００４３】
これに対し、ゲート・ソース間領域ＲＥｇｓは、ゲート幅（ｙ方向）に単一のＬＤＤ領域７を介してゲート電極直下のチャネル形成領域（Ｐウェル２の一部）とソース領域５が接続されている。
なお、通常、ＬＤＤ領域７はＬＤＤ領域８と同時に形成されるため、同じ不純物濃度と深さを有する。
【００４４】
ＬＤＤ領域７とＬＤＤ領域８は、ＬＤＤ領域８がドレイン領域６との境界部で電界集中のための凸部を形成する必要があるため、それらの深さはドレイン領域６（及び、これと同時形成されるソース領域５）より浅い。但し、ＬＤＤ領域７とＬＤＤ領域８のＮ型濃度については、凸部で電界集中が生じる限り、ソース領域５やドレイン領域６と同程度でもよい。これら２つの浅い不純物領域を、ＬＤＤ領域と呼ばずに、エクステンション領域と呼んでも構わない。
【００４５】
なお、ＬＤＤ領域８（およびＬＤＤ領域７）の深さとＮ型濃度は、上記接合降伏がＬＤＤ領域８とドレイン領域６の境界付近で発生するときに、ＬＤＤ領域８の深さ方向全域が空乏化しない。よって、この深さと濃度を、電気的中性領域が基板表面側に抵抗層として残るように設定することが望ましい。接合降伏時にＬＤＤ領域８の一部が抵抗層として働くと、その後にＬＤＤ領域８でも接合降伏が発生して過熱箇所が分散される点で望ましいからである。
【００４６】
なお、図２および図３には図示していないが、通常、Ｐウェル２には、Ｐ型不純物を高濃度に導入したウェルコンタクト領域が形成され、これによりＰウェル２はソースと同電位に固定することが望ましい。後述するように、上記ドレイン側の接合降伏以後は、Ｐウェル２の電位が上昇して寄生バイポーラ動作を起こすが、Ｐウェル２を電位固定していたほうが、この寄生バイポーラ動作が安定して生じやすいからである。
【００４７】
前述したように、ドレイン電極１３（または、その一部である金属プラグ）に接してシリサイド層１０Ｄが設けられている。図３の場合、金属プラグとほぼ同じ面積でシリサイド層１０Ｄが形成される。このことは、ソース電極１２側のシリサイド層１０Ｓでも同様である。
シリサイド層は、シリコンと合金層とを熱反応させて形成されるが、その耐熱性はシリコン自身の耐熱性より低い。
図２に示すパターンレイアウトは、接合耐圧が相対的に低くドレイン端が発熱箇所となる第２領域ＲＥｇｄ２を、シリサイド層などの耐熱性が低い部分から離す意図がある。
【００４８】
なお、シリサイド層がない場合でも、ドレイン電極がシリコンと接触するドレインコンタクト部を過熱すると接触抵抗が大きくなることも考えられる。その意味では、シリサイド層の形成は必須でなく、第２領域ＲＥｇｄ２をドレイン電極のコンタクト部から離すことに意味がある。但し、シリサイド層を設けた場合、シリサイド層は特に熱に弱いため、図２のレイアウトは、より大きな意味（効果）を持つ。
【００４９】
［ＥＳＤ動作によるサージ除去］
図２および図３の構造をもつ保護トランジスタＴＲｍにサージが入ったときの各部の作用を、図４〜図１１を用いて説明する。なお、ここでは、上記構造の利点（効果）を述べるにあたって、上記構造が採用されていない比較例の構造と動作を用いて比較することで、本発明の適用の効果を明らかにする。
【００５０】
《第１比較例》
図４は、第１比較例の保護トランジスタの平面図である。図４において、図２と同一構成は同一符号を付している。
図４に示す第１比較例のトランジスタ構造が、図２に示す構造と異なる点は、ゲート電極４とドレイン領域６との間に存在するゲート・ドレイン間領域ＲＥｇｄが、図２で言う第２領域ＲＥｇｄ２のみで構成されている点である。その他の構造は、図４と図２で共通する。
【００５１】
図５に、図４のトランジスタ構造を前提としたシミュレーション結果（不純物分布図）を示す。図５を含む本実施形態で用いる不純物分布図では、濃度が高いほど濃い濃淡で不純物濃度の分布を表している。
図５では、図３（Ａ）と同様に、ドレイン領域６、ＬＤＤ領域７およびＬＤＤ領域８がＰウェル２の表面部に形成されている。このため、ドレイン領域６のゲート寄り基板深部のコーナー部（凸部）がＰウェル２に接している。凸部で接合降伏が発生するが、その箇所、及び、ドレイン領域６やＬＤＤ領域８の接合が浅い。これは、Ｐウェル２は、半導体基板１よりＰ型不純物濃度が高いことに起因する。
【００５２】
ここで、一例として、濃度や深さの例を示す。
本例では、Ｐウェル２の濃度（イオン注入ドーズ量）は１Ｅ１７［ａｔｍｓ／ｃｍ２］程度、ＬＤＤ領域８の濃度は１Ｅ１８［ａｔｍｓ／ｃｍ２］程度、ドレイン領域６の濃度は１Ｅ２０［ａｔｍｓ／ｃｍ２］程度である。また、ＬＤＤ領域８の深さは０.２[μｍ]程度、ドレイン領域６の深さは０.４[μｍ]程度である。ドレイン電極１３は、ドレインコンタクト部を介してドレインに電流を流すが、さらに抵抗緩和（接続抵抗低減）のためにシリサイド層１０Ｄが間に入ることも多い。
【００５３】
図６に、ドレイン電極の電位（以下、ドレイン電位Ｖｄｒａｉｎ）とドレイン電流Ｉｄｒａｉｎの関係を示す。この図６のグラフは、図５のシミュレーション構造を前提としてデバイスシミュレーションにより求めた計算例を示している。
この動作計算では、サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなしている。そのため、実際にドレインに印加する電圧は単調増加させているが、図６の横軸は、そのドレイン印加電圧ではなく、ドレイン印加電圧を増加させたときのドレイン電位に対応する。
ドレイン印加電圧を上げていくと、保護トランジスタＴＲｍはチャネルがオフなので最初は電流が流れず、ドレイン印加電圧に比例してドレイン電位Ｖｄｒａｉｎだけが増加する。図６では約３０[Ｖ]まで急激にドレインの電位が立ち上がっている。
【００５４】
図６では約３０[Ｖ]付近で、ドレイン領域６の凸部（ＬＤＤ領域８との境界付近の基板深部側コーナー部）で接合降伏が発生する。このため、この素子ではドレイン電圧に対する耐圧が３０[Ｖ]程度である。
【００５５】
接合降伏（通常、雪崩降伏）が発生すると、雪崩降伏によって生じた正孔電流がＰウェル２中を流れ、ウェル電極（不図示）から取り出される。このとき、Ｐウェル２中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
上昇したウェル電位によってソース領域５とＰウェル２間のＰＮ接合が順方向にバイアスされる。そのため、ソース領域５からＰウェル２に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸部での雪崩降伏による衝突電離は相対的に弱まる。
【００５６】
一方、注入された電子電流は、ソース領域５からドレイン領域６への最短経路に沿って流れ、ＬＤＤ領域８を通って、ドレイン電極１３から取り出される。
【００５７】
さらにサージ電流が増加すると、ＬＤＤ領域８に生じる電圧降下によって、ドレイン領域６の電位が再度、上昇する。その結果、電界が集中するドレイン領域６の凸部で雪崩降伏の臨界電界に達し、接合降伏（雪崩降伏）が凸部再度、強まる。この雪崩降伏で生じた正孔電流は、電位が高いＬＤＤ領域８を避けてウェル内を流れてソース電極１２から取り出される割合が増える。
この一連のスナップバック動作において、雪崩降伏はドレイン領域６の凸部に集中して起こる。
【００５８】
図７は、ＴＣＡＤシミュレーションによる熱分布を求めた図であり、温度が高いほど濃い濃淡で熱分布を表している。
この図７から、ドレイン領域６の端部（ゲート寄り基板深部の凸部）で最も発熱が激しいことが分かる。また、ＬＤＤ領域８の途中でも一部、接合降伏が生じている。
【００５９】
図４のような第１比較例のレイアウトでは、楕円Ｃで囲む発熱箇所にシリサイド層１０Ｄが近いため、そこでデバイスが破壊される可能性が高い。また、シリサイド層１０Ｄが設けられていない場合でも、ドレイン電極のコンタクト不良が発熱で生じやすい。
特にシリサイド層１０Ｄを設けた場合、シリサイドは耐熱性が低く、シリコンの許容温度が１６００[℃]に対して、コバルトシリサイドの許容温度では８００[℃]程度である。この許容温度を超えた加熱がされると、コバルトシリサイドが溶けて抵抗が増大するか、破壊されてコンタクトとして不良となる場合もある。
【００６０】
ＥＳＤ保護素子（ＧＧＭＯＳ）は、スナップバック後に電流を出来るだけ多く流す必要がある。破壊により電流をこれ以上流せないという限界電流を、一般に、破壊電流Ｉｔ２という。スナップバックと同時か、その後直ぐに破壊電流Ｉｔ２に到達するのでは、ＥＳＤ保護素子（ＧＧＭＯＳ）はサージ除去の役割を果たせない。
第１比較例は、加熱箇所にドレインコンタクトが近いため、破壊電流Ｉｔ２が低いという欠点がある。
【００６１】
《第２比較例》
第２比較例では、上記第１比較例の欠点を克服する単純な方法として、発熱場所から壊れやすいシリサイドあるいはコンタクト部を離している。
図８に、第２比較例の平面図を示す。
第２比較例が、図４の第１比較例と異なるのは、ドレイン領域６を大きく設け、そのドレインコンタクト部（ここではシリサイド層１０Ｄ）を、ドレイン領域６のゲート側エッジから離している。
【００６２】
しかしながら、第２比較例の場合、破壊電流Ｉｔ２を十分大きくとるためには、図８のように、接合降伏が生じるドレインエッジ部（楕円Ｃの箇所）からドレインコンタクト部（ここではシリサイド層１０Ｄ）をかなり離す必要があり、デバイス面積が大きくなる不利益がある。
【００６３】
前述した特許文献２では、この離す距離をなるべく小さくするため、ドレイン不純物濃度が高い部分と低い部分を交互に設け、接合箇所自身を分散させることで最も加熱するドレインエッジの発熱を抑制する効果を狙っている。
しかし、この場合も、ドレインエッジ部（楕円Ｃの箇所）が最も加熱することに変わりがなく、その効果は限定的である。なぜなら、前述したようにＬＤＤ領域は空乏化により高抵抗化するため、ドレイン電圧の上昇とともにウェル内を電流が流れるようになる割合が増えるからである。
一方、加熱箇所の耐圧を上げれば、破壊電流Ｉｔ２も大きくなるが、それでは本末転倒であり、サージにより内部回路の保護が図れない。
【００６４】
以上の、第１比較例と第２比較例のように、所望の適切な耐圧（ターンオン電圧）を得ることと、破壊防止のためにトランジスタサイズが大きくなることとは両立が困難である。
【００６５】
本発明の実施形態は、その両者の両立を図るために、図２および図３に示す構造を提示している。
具体的な実施に際しては、図２の第２領域ＲＥｇｄ２については、図５や図６のシミュレーションに用いた不純物領域の深さや濃度を採用できる。
そのため、この第２領域ＲＥｇｄ２に限ると、その耐圧や動作カーブも図５や図６を用いて上記で説明したものとほぼ同等になる。
【００６６】
図９と図１０に、図２の第１領域ＲＥｇｄ１に関する、電界分布とスナップバック特性図を示す。
この図９と図１０は、図４のレイアウト構造において、ゲート・ドレイン間領域ＲＥｇｄの全域を、図２の第１領域ＲＥｇｄ１と同様にＰウェル２なしとした前提での計算結果である。但し、図９のシミュレーションでは、ＬＤＤ領域８の直下を含めＰウェル２自体を省略している。
【００６７】
図９を図５と比較すると明らかなように、ＬＤＤ領域８の直下にＰウェル２を設けないとＬＤＤ領域８およびドレイン領域６からの接合位置は相対的に深くなる。ＬＤＤ領域８直下のＰ型不純物濃度がＰウェルを設けた場合より低く空乏層が延びやすいため耐圧が約５０[Ｖ]程度と高い。また、図１０のように、一旦スナップバックしてから再びピークを迎え、その後、ドレイン電位Ｖｄｒａｉｎが低下することから２度目の雪崩降伏もはっきりと特性から見て取れる。
【００６８】
図１１（Ｂ）に、第１実施形態における接合降伏時の電流経路を示す。また、比較のために、図１１（Ａ）には、第１比較例における接合降伏時の電流経路を示す。
図２および図３に示す第１実施形態に関わる構造（図１１（Ｂ））は、５０[Ｖ]耐圧構造と前記した３０[Ｖ]耐圧構造のハイブリッドであるが、素子耐圧は低いほうで決まるため、保護トランジスタＴＲｍの耐圧は約３０[Ｖ]付近となる。これは、図１１（Ｂ）のように、接合降伏時のドレイン電流Ｉｄｒａｉｎが、耐圧が３０[Ｖ]程度と低い側を流れるためである。一旦、接合降伏が発生すると、以後は、寄生バイポーラ動作によりウェル内を電流チャネルとする動作に移行するため、５０[Ｖ]耐圧構造での接合降伏は通常、発生しない。
【００６９】
先にブレークダウンする領域を電流が迂回して流れ、その迂回電流の途中で接合降伏が発生するため、発熱部分とドレイン電極のコンタクト部が離れている。その結果、第１比較例より多量に電流を流すことができ、より高いＩｔ２を確保可能となる。また、第１比較例とほぼ同じ素子の占有面積となり、第２比較例のような面積の増大が回避できる。
【００７０】
発熱部分の発熱量は、第１比較例の構造と本実施形態の構造では余り変わらない。
しかし、第１比較例では、耐熱性の低いシリサイドが近くにあって破壊したのに対し、本実施形態では耐熱性の高いシリコンが壊れるまで温度が上がってからデバイス破壊が生じる。
シミュレーションを行なうと、この温度差は、電流にして約１０倍の差となる。すなわち、本実施形態のデバイス構造では破壊電流Ｉｔ２が第１比較例の約１０倍になる。
【００７１】
［製造方法］
次に、保護トランジスタＴＲｍの作製方法を説明する。なお、ウェル形成パターンが異なるのみで、製造方法の概略は既存の手法が適用できる。
高濃度Ｐ型シリコンからなる半導体基板１に、Ｐウェル２を形成するために、低濃度のＰ型シリコン層をエピタキシャル成長する。このときエピタキシャル成長素子のためのマスク層を予め基板表面に形成しておくことで、Ｐウェル２の成長箇所を規定できる。本実施形態では、後で第１領域ＲＥｇｄ１となる箇所にもマスク層によりエピタキシャル成長を阻止するようにする。
なお、エピタキシャル成長によるパターン精度が不十分な場合は、イオン注入マスクを利用した選択的なイオン注入でウェルを形成してもよい。
【００７２】
半導体基板１表面を熱酸化してゲート絶縁膜３を形成する。ゲート絶縁膜３となるシリコン酸化膜の厚さは、同一基板に形成するＭＯＳＦＥＴで、所望のゲート耐圧やしきい値電圧が得られるように定める。
続いて、熱ＣＶＤ法を用いてゲート絶縁膜３の上にポリシリコン層（図示せず）を堆積し、燐(Ｐ)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト（図示せず）を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極４を得る。
【００７３】
半導体基板１をレジストで被覆し、光学リソグラフィを行ってゲート電極４からドレイン領域６となる領域までを開口する。続いて、ＬＤＤ領域７とＬＤＤ領域８を形成するための燐(Ｐ)イオンを半導体基板１表面に注入する。燐(Ｐ)のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜３の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストを除去する。
【００７４】
半導体基板１をレジストで被覆し、光学リソグラフィを行ってソース領域５とドレイン領域６の領域を開口する。続いて、砒素(Ａｓ)イオンと燐(Ｐ)イオンを、順次、半導体基板１の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、ＬＤＤ領域８よりも深い接合深さが得られるように定める。その後、レジストを除去する。
【００７５】
半導体基板１をレジストで被覆し、光学リソグラフィを行ってウェルコンタクト領域を形成する領域を開口する。続いて、硼素(Ｂ)イオン、または弗化硼素(ＢＦ２)イオンを半導体基板１の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストを除去する。
【００７６】
基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。
続いて、基板表面にプラズマＣＶＤ法によりＳｉＯ２を厚く堆積し、ＣＭＰを用いて表面を平坦化し、これにより層間絶縁膜１１を得る。
続いて、基板全面にレジスト膜（図示せず）を形成し、光学リソグラフィを行って、ソース領域５、ドレイン領域６、およびウェルコンタクト領域に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
【００７７】
次に、接続孔にシリサイド形成のための合金を埋め込み、熱処理によりシリコンと反応させる。また、タングステンなどの金属をスパッタリングやＣＶＤ法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、ソース電極１２、ドレイン電極１３、および、ウェル電極１４を得る。
【００７８】
以上の方法によって、第１の実施形態に関わる保護トランジスタＴＲｍが得られる。
なお、開始基板は、高濃度Ｐ型基板である必要はなく、高抵抗Ｐ型基板やＮ型基板でもよい。
【００７９】
＜２．第２の実施の形態＞
第１の実施形態では、第１領域ＲＥｇｄ１にＰウェル２を形成しないことで第２領域ＲＥｇｄ２との耐圧差を設けたが、同じ効果は、第１領域ＲＥｇｄ１にＬＤＤ領域８を設けないことによっても得られる。
【００８０】
＜３．第３の実施の形態＞
第１の実施形態と第２の実施形態とを両方適用することで、ほぼ接合降伏時の電流をほぼ第２領域ＲＥｇｄ２に限定することでも、同様な効果が得られる。この場合、バイポーラ動作時の電流は、第１領域ＲＥｇｄ１直下の半導体基板１部分を流れる。
【００８１】
＜４．第４の実施の形態＞
第１の実施形態では、Ｐウェル２の有無で耐圧差を設けたが、Ｐウェル２の濃度で耐圧差を設けてもよい。この場合、図２の第２領域ＲＥｇｄ２より第１領域ＲＥｇｄ１のウェル濃度を低くする。
【００８２】
以上の第１〜第４の実施形態を総括すると、「第１領域ＲＥｇｄ１の表面から基板深さ方向の総不純物量が、第２領域Ｒｅｇｄ２の表面から基板深さ方向の総不純物量より少ない」ことが本発明の好ましい適用要件となる。
【００８３】
＜５．変形例＞
以上はチャネル導電型がＮ型のＧＧＭＯＳを例としたが、Ｐ型のＧＧＭＯＳにも本発明が適用可能である。
その場合に、不純物の導電型、それに伴うキャリア極性、ソースとドレインに対する印加電圧の向き等を、よく知られているように逆にすることで、Ｐ型ＧＧＭＯＳの構成と動作について、上述した説明を類推適用可能である。
また、ＧＧＭＯＳのように、ゲートとソース（Ｐ型の場合、ドレイン）をショートしなくても、ゲート電位を適切な電位で固定とするようにしてもよい。
【００８４】
なお、半導体基板１というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では“半導体基板”の範疇に属するものと定義する。したがって、基板と絶縁分離されたＳＯＩ層を有するＳＯＩ基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。
【００８５】
以上の第１〜第４の実施形態および変形例によれば、ＧＧＭＯＳ等を用いた回路のＥＳＤ保護を行なうに当たり、本手法を用いれば、高いＩｔ２を実現できる。本発明が非適用の第１比較例に対し１０倍の破壊電流Ｉｔ２が得られる。また、同じ耐圧および破壊電流Ｉｔ２を得る場合でも、第２比較例より面積の縮小が可能である。
【００８６】
図１２と図１３に、３０[Ｖ]仕様の中耐圧用途の場合と、それより耐圧が低い低耐圧用途の場合において、それぞれ単純にドレイン電極を離す第２比較例との面積の計算例を示す。図１２と図１３の（Ａ）が第２比較例の寸法図、（Ｂ）が第１の実施形態における寸法図である。
図１２（Ｂ）に示す中高耐圧構造では、同じ中耐圧構造の第２比較例（図１２（Ａ））の場合より面積が５８[％]と半分近くまで縮小できる。また、図１３（Ｂ）に示す低耐圧構造では、同じ低耐圧構造の第２比較例（図１３（Ａ））の場合より面積が３８[％]程度と１／３近くまで縮小できる。
【００８７】
以上のように、本発明の実施形態に拠れば、耐圧および破壊電流Ｉｔ２を実用レベルにすることと、面積増大の抑制あるいは逆に縮小することの両立が可能となる。本発明によって、特にプロセスコストが増大することなく面積が小さくできるため、半導体集積回路への実装に有利な保護トランジスタおよび半導体集積回路の提供が可能となる。
【符号の説明】
【００８８】
１…半導体基板、２…Ｐウェル、３…ゲート絶縁膜、４…ゲート電極、５…ソース領域、６…ドレイン領域、７,８…ＬＤＤ領域、１０Ｄ,１０Ｓ…シリサイド層、１１…層間絶縁膜、１２…ソース電極、１３…ドレイン電極、ＴＲｍ…保護トランジスタ、ＲＥｇｄ…ゲート・ドレイン間領域、ＲＥｇｄ１…第１領域、ＲＥｇｄ２…第２領域
【図１】
2011171662.tif 000003
【図２】
2011171662.tif 000004
【図３】
2011171662.tif 000005
【図４】
2011171662.tif 000006
【図５】
2011171662.tif 000007
【図６】
2011171662.tif 000008
【図７】
2011171662.tif 000009
【図８】
2011171662.tif 000010
【図９】
2011171662.tif 000011
【図１０】
2011171662.tif 000012
【図１１】
2011171662.tif 000013
【図１２】
2011171662.tif 000014
【図１３】
2011171662.tif 000015