(57)【要約】【課題】不揮発性半導体メモリセルの閾値を検出する際のワード線電位の切り換えを不要にし、閾値検出を短時間で行う。【解決手段】不揮発性半導体メモリセルの閾値を検出するためのメモリセルの閾値検出方法であって、メモリセルのワード線ＷＬの電位を一定に保持している間に、メモリセルのビット線ＢＬ又は該ビット線ＢＬに対応するＳＥＮノードの放電中に異なる２つのタイミングでビット線センスを行う。【選択図】      図５
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【特許請求の範囲】
【請求項１】
不揮発性半導体メモリセルの閾値を検出するための方法であって、
前記メモリセルに接続されるワード線に一定の電圧を印加し、該ワード線の電位を一定に保持している間に、前記メモリセルに接続されるビット線又は該ビット線に対応するノードの放電中に異なる２つのタイミングでビット線センスを行うことを特徴とするメモリセルの閾値検出方法。
【請求項２】
前記２つのタイミングでビット線センスを行うために、前記ビット線を充電した後の放電開始からｔ１時間経過したときのビット線電位を参照値と比較すると共に、前記放電開始からｔ２（ｔ２＞ｔ１）時間経過したときのビット線電位を前記参照値と比較し、
前記２つの比較結果に基づいて前記メモリセルの閾値を検出することを特徴とする請求項１記載のメモリセルの閾値検出方法。
【請求項３】
前記２つのタイミングでビット線センスを行うために、前記ビット線にトランジスタを介して接続され、前記メモリセルの閾値に応じて放電速度が変化するＳＥＮノードを充電した後の放電開始からｔ１時間経過したときのＳＥＮノード電位を参照値と比較し、
前記ＳＥＮノードを再度充電した後の放電開始からｔ２（ｔ２＞ｔ１）時間経過したときのＳＥＮノード電位を前記参照値と比較し、
前記２つの比較結果に基づいて前記メモリセルの閾値を検出することを特徴とする請求項１記載のメモリセルの閾値検出方法。
【請求項４】
前記２つのタイミングでビット線センスを行うために、前記ビット線にトランジスタを介して接続され、前記メモリセルの閾値に応じて放電速度が変化するＳＥＮノードを充電した後の放電開始からｔ１時間経過したときのＳＥＮノード電位を参照値と比較し、
前記放電開始からｔ２（ｔ２＞ｔ１）時間経過したときのＳＥＮノード電位を前記参照値と比較し、
前記２つの比較結果に基づいて前記メモリセルの閾値を検出することを特徴とする請求項１記載のメモリセルの閾値検出方法。
【請求項５】
奇数ラインのビット線とワード線に接続される不揮発性半導体メモリセルと、偶数ラインのビット線と前記ワード線に接続される不揮発性半導体メモリセルの閾値を交互に検出するためのメモリセルの閾値検出方法であって、
前記ワード線に一定の電圧を印加し、該ワード線の電位を一定に保持している間に、奇数ラインと偶数ラインの一方のビット線を充電した後の放電開始からｔ１時間経過したときのビット線電位を参照値と比較し、前記一方のビット線を充電した後の放電開始からｔ２（ｔ２＞ｔ１）時間経過したときのビット線電位を前記参照値と比較し、
前記奇数ラインに関する２つの比較結果に基づいて前記一方のビット線につながるメモリセルの閾値を検出し、
前記一方のビット線に接続されるメモリセルの閾値検出後に、前記ワード線の電位を一定に保持したまま、前記奇数ラインと偶数ラインの他方のビット線を充電した後の放電開始からｔ１時間経過したときのビット線電位を参照値と比較し、前記他方のビット線を充電した後の放電開始からｔ２時間経過したときのビット線電位を前記参照値と比較し、
前記偶数ラインに関する２つの比較結果に基づいて前記他方のビット線につながるメモリセルの閾値を検出することを特徴とするメモリセルの閾値検出方法。
【請求項６】
前記メモリセルは、ｎ個の記憶状態（ｎ≧３）を持ち、複数個が接続されてＮＡＮＤセルユニットを構成していることを特徴とする請求項１〜５の何れかに記載のメモリセルの閾値検出方法。
【請求項７】
前記メモリセルのベリファイ書き込み時に前記閾値の検出を行うことを特徴とする請求項１〜６の何れかに記載のメモリセルの閾値検出方法。
【請求項８】
前記閾値の検出結果に基づいて、前記メモリセルを再書き込みする書き込みレベルを制御することを特徴とする請求項７記載のメモリセルの閾値検出方法。
【請求項９】
電気的書き換えを可能にしたｎ個の記憶状態（ｎ≧３）を持つことが可能な複数の不揮発性半導体メモリセルが直列接続されたＮＡＮＤセルユニットに対し、選択したメモリセルが所定の閾値電圧に達したか否かをベリファイするベリファイ方法であって、
前記選択したメモリセルのワード線に一定の電圧を印加し、該ワード線の電位を一定に保持している間に、前記選択したメモリセルのビット線又は該ビット線に対応するノードを充電した後の放電開始からｔ１時間経過したときのビット線電位又はノード電位を参照値と比較し、
前記ワード線の電位を一定に保持したまま、前記選択したメモリセルのビット線又は該ビット線に対応するノードを充電した後の放電開始からｔ２（ｔ２＞ｔ１）時間経過したときのビット線電位又はノード電位を前記参照値と比較し、
前記２つの比較結果に基づいて前記選択したメモリセルの閾値を検出し、
前記検出した閾値に基づいて前記選択したメモリセルを再書き込みする書き込みレベルを制御することを特徴とするベリファイ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に用いられるメモリセルの閾値を検出する方法に関する。
【背景技術】
【０００２】
現在のＮＡＮＤ型フラッシュメモリは、その大容量化のため、１つのメモリセルが１ビットのデータしか記憶しない従来の２値品に対して、２ビット（４値）、３ビット（８値）、４ビット（１６値）といった複数ビットのデータを記憶する、いわゆる多値ＮＡＮＤが主流となっている。
【０００３】
多値ＮＡＮＤにおいては、書き込み時にフローティング・ゲートにトラップさせる電子の量、即ちメモリセルの閾値電圧を４，８，１６段階に変化させ、閾値電圧をどのレベルに分布させるかによって多値データを記憶している。読み出し時には、ワード線ＷＬの電位を各分布の境界に順次セットしながらメモリセルのオン・オフを判定する。そして、セルの閾値電圧がどの分布に位置しているかを特定することによって、多値データの読み出しを行っている。書き込み（プログラム）が終了した個々のメモリセルは、記憶されるデータに応じた各レベルの閾値電圧分布を持っている。ランダムなデータが書き込まれた多値ＮＡＮＤの閾値電圧分布は、４値品で４つ、８値品で８つ、１６値品で１６個の正規分布によって構成されていると考えられる。
【０００４】
このような多値ＮＡＮＤにおいては、閾値分布の数が従来の２値品よりも多いため、各分布の幅を狭く抑え込むことが非常に重要となる。何故なら、書き込まれたデータを読み出す際、各分布の幅が広がり交わってしまうと、ＷＬに電圧（リードレベルという）を印加してデータを読み出すことができなくなってしまうからである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７２５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不揮発性半導体メモリセルの閾値を検出する際のワード線電位の切り換えを不要にし、閾値検出に要する時間の短縮をはかる。
【課題を解決するための手段】
【０００７】
実施形態によれば、ワード線とビット線に接続される不揮発性半導体メモリセルの閾値を検出するためのメモリセルの閾値検出方法であって、前記メモリセルのワード線電位を一定に保持した状態で、前記メモリセルのビット線又は該ビット線に対応するノードの放電中に異なる２つのタイミングでビット線センスを行うことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に使用した不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図１の不揮発性半導体装置に用いたセンスアンプ部の構成を示す回路構成図。
【図３】ＱＰＷベリファイの概念を説明するためのセル閾値分布図。
【図４】第１の比較例におけるバイアスセンスＱＰＷベリファイ動作を示す信号波形図。
【図５】第１の実施形態に係わるＪ−ＱＰＷベリファイ動作を示す信号波形図。
【図６】第１の実施形態に係わるＪ−ＱＰＷベリファイによる書き込み動作を示すフローチャート。
【図７】第１の実施形態と比較例とのプログラムシーケンス時間を比較して示す図。
【図８】第２の比較例におけるＥＯＳ−ＱＰＷベリファイ動作を示す信号波形図。
【図９】第２の実施形態に係わるＥＯＳ−Ｊ−ＱＰＷベリファイ動作を示す信号波形図。
【図１０】第２の実施形態と第２の比較例とのベリファイ時間を比較して示す図。
【図１１】第３の比較例におけるＡＢＬセンス方式ＱＰＷベリファイ動作を示す信号波形図。
【図１２】第３の実施形態に係わるＡＢＬセンス方式ＱＰＷベリファイ動作を示す信号波形図。
【図１３】第４の実施形態に係わるＡＢＬセンス方式ＱＰＷベリファイ動作を示す信号波形図。
【発明を実施するための形態】
【０００９】
以下、実施形態の詳細を、図面を参照して説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に使用した不揮発性半導体記憶装置、具体的には多値データを記憶するＮＡＮＤフラッシュメモリの概略構成を示すブロック図である。
【００１１】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータ書き換え可能なメモリセルがマトリクス状に配置されている。より具体的には、複数のビット線と共通ソース線との間に、複数のメモリセルを直列接続したＮＡＮＤセルユニットが接続されている。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２とワード線制御回路６が接続されている。
【００１２】
ビット線制御回路２は、複数のデータ記憶回路及びセンスアンプ回路を含んでいる。このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２には、カラムデコーダ３，データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１３】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。
【００１４】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込み或いは消去に必要な電圧を印加する。
【００１５】
メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。ビット線制御回路２，カラムデコーダ３，ワード線制御回路６，制御信号及び制御電圧発生回路７は、書き込み回路及び読み出し回路を構成している。
【００１６】
図２は、ビット線制御回路２に設けられたセンスアンプ回路の具体的構成例を示す回路構成図である。
【００１７】
センスアンプ回路は、メモリセルアレイ１のビット線ＢＬに接続されたセンスアンプ１０と、センスアンプ１０のセンス結果を記憶するラッチ部２０で構成されている。センスアンプ１０は、ビット線ＢＬとＣＯＭノードとの間に接続されたｎＭＯＳトランジスタ１１、ＣＯＭノードと電源端ＶＤＤとの間に接続されたｎＭＯＳトランジスタ１２、ＶＤＤとＳＥＮノードとの間に接続されたｎＭＯＳトランジスタ１３、ＳＥＮノードとＣＯＭノードとの間に接続されたｎＭＯＳトランジスタ１４、ＳＥＮノードにゲートが接続されたｐＭＯＳトランジスタ１５、ＶＤＤとトランジスタ１５のドレインとの間に接続されたｐＭＯＳトランジスタ１６、トランジスタ１５のソースと接地端との間に接続されたｎＭＯＳトランジスタ（リセットトランジスタ）１７、インバータからなるセンスラッチ１８、トランスミッションゲート１９から構成されている。
【００１８】
ラッチ部２０は、トランスミッションゲート２１，２２とラッチ２３，２４から構成され、ラッチ２３は第１のリードレベル（ＶＬ）で得られた第１の検出結果をラッチし、ラッチ２４は第２のリードレベル（ＶＨ）で得られた第２の検出結果をラッチするようになっている。
【００１９】
なお、図２中の９は、複数のメモリセルの直列接続と、その両端に接続された選択トランジスタからなるＮＡＮＤセルユニットを示している。
【００２０】
ここで、第１の実施形態の動作を説明する前に、ベリファイ動作の概念について説明しておく。
【００２１】
メモリセルの閾値電圧の分布幅を狭く抑え込む手法の１つとして Quick Pass Write（ＱＰＷ）という技術が提案されている。以下、４値品を例にして、図３によりＱＰＷの概念を説明する。なお、図３の横軸はセル閾値電圧、縦軸は閾値の頻度を示している。
【００２２】
４値品が持つ閾値分布は４つあり、その１つは消去状態のセルが属する消去セル分布、それ以外のセルは書き込みの過程で３つの分布に書き分けられていく。ここでは、これら３つの分布に対して消去セル分布に近い側から順に、Ａ，Ｂ，Ｃと名前を付けることとする。なお、図３は、閾値分布Ａのメモリセルの書込みが終了し、閾値分布Ｂの書き込みが行われている時の閾値分布を表わしている。
【００２３】
閾値分布Ａ，Ｂの境界付近の分布域１及び分布域２に存在しているメモリセルは、本来閾値分布Ｂ（分布域３）に書き込まれるはずのセルであるが、未だベリファイレベル（ＶＨレベル）を越えていないため、次のプログラムループにおいてもプログラム電圧が印加される。
【００２４】
ここで、分布域１に存在するセルは次のプログラム電圧印加において、分布域３まで閾値電圧が上昇し、書き込みが終了する。しかし、分布域２に存在するセルは通常のプログラム電圧が印加されると分布域３を飛び越えて分布域４に到達してしまう可能性がある（オーバープログラムという）。例え分布域４に到達しても、ＶＨセンスレベルを越えているのでＢレベルのベリファイ結果は pass となるが、最終的に閾値分布Ｃまで書き込みが終了した後でＣリードレベルの読出しを行うと、本来分布Ｂと判定されるべきはずが、分布Ｃと誤判定されてしまう。
【００２５】
オーバープログラムを防止するためには、印加するプログラム電圧のステップアップの値を小さく設定すれば良い。しかし、この場合は、書き込み終了するまでのプログラムループ回数が嵩み、書き込み時間が延びるといった問題が発生する。
【００２６】
これを解決するための手段として、ＱＰＷベリファイが提案されている。この技術は、初めに本来のベリファイレベル（ＶＨレベル）よりもやや低い電圧（ＶＬレベル）で１回目のベリファイを行った後、ＶＨレベルによる２回目のベリファイを行うことで分布域２（ＶＬ：pass、ＶＨ：fail）に存在しているセルを見つけ出すことができる。
【００２７】
見つけ出されたメモリセル（ビット）は、ＱＰＷ電圧と呼ばれる中間電位でビット線を充電した後、ＷＬに書き込み電圧を供給することで、通常の書込みセルよりもＷＬ−チャネル間の電位差を減少させて書き込みによる閾値の移動量を減少させる。これによって、プログラムループ数を増やすことなく、最終的に到達する閾値電圧を分布域３の中に抑え込むことを可能にする。
【００２８】
以下、図４により、第１の比較例としてのＱＰＷベリファイの動作を説明する。
【００２９】
最初に、ワード線ＷＬをＶＬレベルにセットし、メモリセルのソース側選択ゲートであるＳＧＳはＧＮＤレベルにしたまま、ドレイン側選択ゲートＳＧＤのみを上げる。次に、ＢＬＸとＢＬＣを所定のレベル、例えばそれぞれＶＤＤ＋Ｖｔｎ，０．７Ｖ＋Ｖｔｎに上げることによって、ビット線ＢＬの充電が開始される。いま、ＳＧＳは閉じておりメモリセルは電流を流さないので、ビット線ＢＬはＢＬＣによってクランプされる０．７Ｖまで充電が行われる。
【００３０】
次に、ＢＬＸとＢＬＣをＧＮＤレベルに落とすと同時にＳＧＳを上げると、ビット線ＢＬの放電が開始される。放電開始から予め設定したセンス時間ｔの経過後に、ＢＬＣをやや低いレベル（ＶＳＥＮレベルと呼ぶ）に上げると、ビット線ＢＬの状態がセンスアンプ１０内に取り込まれる。
【００３１】
ＶＬセンスの時にはワード線レベルが低く、メモリセルの流す電流が小さいので、センス時間ｔの経過後のビット線ＢＬのレベルはＶＳＥＮレベル０．４Ｖよりも高い電位となっており、ＢＬＣのＶGSが閾値を越えていないので、ＳＥＮノードのレベルはほぼＶＤＤのまま保持される。この状態でＳＴＢｎを“Ｌ”にすることによって、ＳＥＮノードの状態がＶＬセンス結果としてラッチ部２０に格納される。
【００３２】
センス終了後はビット線ＢＬを放電しても良いし、このまま再充電を行っても良いが、ここでは一度放電を行っているので、次のセンスに移る前に再度充電を行っている。即ち、ＳＧＳを一旦ＧＮＤレベルに下げた後、ワード線ＷＬをＶＨレベルに上げ、同様の動作を行うことにより、ＶＨセンスが行われる。ＶＨセンスではワード線レベルが高いため、メモリセルの流す電流が大きく、ビット線放電の傾きが急峻となる。
【００３３】
ここで、センス時間ｔの経過後にビット線ＢＬの電位がＶＳＥＮレベル０．４Ｖを下回っていれば、ＢＬＣのトランジスタがオンしビット線ＢＬとＳＥＮノードとの間でチャージシェアが行われる。一般的に、ビット線ＢＬの寄生容量の方がＳＥＮノードに比べて格段に大きいので、ＳＥＮノードの電荷がビット線側に一気に流れ込んでセンス結果が瞬時に確定する。
【００３４】
このＳＥＮノードの電位をＳＴＢｎによってラッチ部２０に格納することでＶＨセンスの結果を得ることができる。
【００３５】
なお、ビット線ＢＬのセンスは、センスアンプ１０の論理反転レベル（Trip-Point：ＴＰ）を基準にして判定され、センス信号のタイミングでビット線電位がこれ以上であれば“１”：pass、以下であれば“０”：fail と判定される。ＶＨセンス終了後、ＱＰＷの対象となる分布域２に存在するメモリセルを見つけるためには、ＶＬとＶＨのセンス結果を使い、ＶＬセンスとＶＨセンスの論理演算を取ることで得ることができる。
【００３６】
以上のように、ＱＰＷベリファイを行うことによってメモリセルの閾値分布を狭く抑えることができるという利点がある。しかし、ビット線ＢＬのセンスをＶＬ，ＶＨで２回行うので、ベリファイ時間は通常のＱＰＷ無しのベリファイ時間（ｔＶＦＹ）に対して、約２倍必要となる。特に、負荷容量の大きなワード線のレベルを途中で切り替える必要があるため、ベリファイ時間の短縮にとっては不利な構成であった。
【００３７】
次に、この問題を解決した第１の実施形態による閾値検出方法について説明する。図５は、第１の実施形態に係わるＱＰＷベリファイ動作を示す信号波形図である。
【００３８】
本実施形態では、ワード線ＷＬを最初からＶＨレベルにセットし、一定に保持する。メモリセルのソース側選択ゲートであるＳＧＳはＧＮＤレベルにしたまま、ドレイン側選択ゲートＳＧＤのみを上げる。次に、ＢＬＸとＢＬＣを所定のレベル、例えばそれぞれＶＤＤ＋Ｖｔｎ，０．７Ｖ＋Ｖｔｎに上げることによって、ビット線ＢＬの充電が開始される。いま、ＳＧＳは閉じておりメモリセルは電流を流さないので、ビット線ＢＬはＢＬＣによってクランプされる０．７Ｖまで充電が行われる。
【００３９】
次に、ＢＬＸとＢＬＣをＧＮＤレベルに落とすと同時にＳＧＳを上げると、ビット線ＢＬの放電が開始される。このとき、ワード線ＷＬの電位がＶＨと高いので、ワード線ＷＬをＶＬにしたときによりもビット線ＢＬの放電は速くなっている。
【００４０】
第１の比較例のＶＬセンス時のセンスポイント（電位ｖ１）と同等になるようにセンス時間（時間ｔ１）を調整してＢＬＣをやや低いレベル（ＶＳＥＮレベルと呼ぶ）に上げると、ビット線ＢＬの状態がセンスアンプ１０内に取り込まれる。これによって、ワード線ＷＬはＶＨレベルだが、センス時間を短くすることで相対的にワード線レベルが低い状態を模擬することができる。この状態で、ＳＴＢｎ＝“Ｌ”にすることによって、ＳＥＮノードの状態がラッチ部２０に格納される。
【００４１】
次に、センス時間ｔ２（ｔ２＝ｔ＞ｔ１）で同様の動作を行うと、ＶＨセンスが行われる。ここで、センス時間ｔ２の経過後にビット線ＢＬの電位がＶＳＥＮレベル０．４Ｖを下回っていれば、ＢＬＣのトランジスタがオンし、ビット線ＢＬとＳＥＮノードとの間でチャージシェアが行われる。一般的に、ビット線ＢＬの寄生容量の方がＳＥＮノードに比べて格段に大きいので、ＳＥＮノードの電荷がビット線側に一気に流れ込んでセンス結果が瞬時に確定する。
【００４２】
このＳＥＮノードの電位をＳＴＢｎによってラッチ部２０に格納することで、ＶＨセンスの結果を得ることができる。即ち、ワード線ＷＬの電位を切り換えることなく、ＶＬセンス及びＶＨセンスの両方を行うことができる。つまり、１回のビット線放電中に２回のセンスを時間差で行うことによって、ＶＬとＶＨのセンス結果を１回で取得することができるようになる。
【００４３】
以上のように１度目のセンス信号のタイミングを調節してビット線電位がＶＬに到達する時間を見つけ出すことができれば、ベリファイ時間は従来のＱＰＷベリファイに比べ、ｔＶＦＹ分だけ短縮することが可能となる。このようなＱＰＷ方式をＪ−ＱＰＷ（時間でＱＰＷ）ベリファイと呼ぶことにする。
【００４４】
なお、ＶＬセンス結果及びＶＨセンス結果によるベリファイ書き込みは、例えば図６のフローチャートに示すように行う。即ち、ワード線ＷＬをＶＨレベルに保持した状態でのセンス時間ｔ１によるＶＬセンス結果が fail の場合は、通常の書き込み電圧によって再書き込みを行う。センス時間ｔ１によるＶＬセンス結果が pass でセンス時間ｔ２によるＶＨセンス結果が fail の場合は、通常の書き込み電圧よりも低い書き込み電圧に設定し、このレベルで再書き込みを行う。具体的には、ビット線をＱＰＷ電圧にしてＷＬ−チャネル間の電位差を減少させ再書き込みを行う。ＶＨセンス結果が pass の場合は、既に十分に書き込みが行われているため、再書き込みはしない。このようにしてベリファイ書き込みを行うことにより、選択したメモリセルを最適な閾値に設定することができる。
【００４５】
図７は、ＱＰＷベリファイを含む、プログラムシーケンス全体の構成を比較して示す図であり、図７（ａ）は第１の比較例のＱＰＷベリファイを用いた場合、図７（ｂ）は第１の実施形態のＪ−ＱＰＷを用いた場合である。
【００４６】
第１の比較例では、プログラムコマンドをチップ外部から受け取ると、Ｂｕｓｙ信号が“Ｌ”になってチップはＢＵＳＹ状態に入る。
【００４７】
最初にｐｒｏｇ動作が行われ、ワード線ＷＬにプログラム電圧が印加されることで、メモリセルに対して１回目の書込みが行われる。次に、前記図４で説明したＶＬセンス、及びＶＨセンスのベリファイ動作が行われ、ベリファイが終了すると検知動作に移る。
【００４８】
検知動作ではベリファイのセンス結果によって、全てのメモリセルの書き込みが終了したかどうかを判定する。検知動作に入ると pass／fail 信号が一旦“Ｈ”にセットされ、もし書き込みが終了していれば pass／fail 信号を“Ｈ”のままにしてプログラムシーケンスが終了し、Ｂｕｓｙ信号が“Ｈ”に戻る。
【００４９】
しかし、書き込みが修了していなければ pass／fail 信号が“Ｌ”となって次のプログラム・ピリオドが開始される。ここで、プログラム・ピリオドとはｐｒｏｇ動作から検知動作までの一連の動作をまとめたものである。
【００５０】
以上のように、当該ページの全メモリセルの書き込みが終了するまでプログラム・ピリオドが繰り返し行われ、最終的にＢｕｓｙ信号が“Ｈ”に戻るまでの時間がプログラムシーケンス時間（ｔＰＲＯＧ）となる。
【００５１】
従って、ベリファイ時間が伸びると、ｔＰＲＯＧは（ピリオド数）倍で効いてしまうことから、プログラムシーケンス時間（ｔＰＲＯＧ）を短縮するためには、ベリファイ時間を短縮することが非常に重要となる。
【００５２】
これに対し、第１の実施形態のＪ−ＱＰＷベリファイでは、プログラム・ピリオド内にＶＬベリファイとＶＨのベリファイの２回のベリファイ動作を有するのではなく、ＶＬ／ＶＨの１回のベリファイ動作しか含まないため、プログラム・ピリオド自体が短くなっている。即ち、第１の実施形態のＪ−ＱＰＷを用いた場合では、１回のプログラム・ピリオド内に１回のベリファイ動作しか含まないため、全体のプログラムシーケンス時間は第１の比較例に比してｔＶＦＹ・（ピリオド数）分の時間短縮が図れている。
【００５３】
以上述べたように第１の実施形態を用いることによって、ＶＬとＶＨのセンス結果を従来のＱＰＷベリファイのほぼ半分の時間で得ることが可能となり、プログラムシーケンス時間を増大させることなく、セル閾値分布幅を狭く抑えることが可能となる。
【００５４】
このように本実施形態によれば、不揮発性半導体メモリセルの閾値を検出する際に、ワード線ＷＬの電位を途中で切り換えることなく、異なる２つのリードレベルでビット線ＢＬのセンスを行うことができ、メモリセルの閾値検出を短時間で行うことができる。従って、ベリファイ時間を延ばすことなくＱＰＷベリファイを行うことができ、データの書込みの高速化をはかることができる。
【００５５】
（第２の実施形態）
従来のＮＡＮＤ型フラッシュメモリは、リードやベリファイにおけるセンス中に、隣接するビット線間の容量結合によって、センス結果にエラーが発生するおそれがある。これを防止するため、ビット線ＢＬを偶数番目（ｅｖｅｎビット線と呼ぶ）と奇数番目（ｏｄｄビット線呼ぶ）の２つのグループに分けて、どちらか一方のビット線グループのみを活性化し、反対側のビット線グループをシールド線として使用する方式が一般的であった。
【００５６】
このような方式では、ｅｖｅｎビット線グループとｏｄｄビット線グループに別々なページアドレスが割り当てられ、異なるページアドレスによって選択されていた。
【００５７】
しかし、近年のＮＡＮＤ型フラッシュメモリでは書き込み時間短縮のため、全てのビット線ＢＬに対して同時に書き込みを行うＡＢＬ方式（All Bit Line 方式）を採用する製品も出はじめている。
【００５８】
このような方式においては、全ビット線を活性化してｐｒｏｇ動作を行うことは可能だが、これに付随するベリファイ動作に関しては依然としてｅｖｅｎ，ｏｄｄ独立のセンスが必要となる。このため、同一ページアドレスが割り当てられているにも拘わらず、時分割でそれぞれのビット線グループをセンスしている。このようなセンス方式を、ここではＥＯＳ（Even/Odd Separate）センスと呼ぶことにする。
【００５９】
図８は、第２の比較例として、ＥＯＳセンス方式において、ＱＰＷベリファイを適用した場合のタイミングチャートである。
【００６０】
初めにｅｖｅｎビット線（ＢＬｅ）のセンスを行うため、ワード線ＷＬをＶＬレベルにセットしてビット線ＢＬを初期充電する。このとき、ｏｄｄビット線（ＢＬｏ）はＧＮＤレベルに固定されており、ＢＬｅに対するシールド配線として機能している。
【００６１】
次に、ＢＬｅに接続されたメモリセルによってビット線放電が開始され、一定時間ｔ（センス時間）の経過後にセンス信号を出してＢＬｅのＶＬセンスを行う。この結果は、ラッチ等の記憶素子によってＢＬｅのＶＬセンス結果として保持される。
【００６２】
次に、ワード線ＷＬをＶＨレベルにセットしてＢＬｅのＶＨセンスを行う。また、この時のセンス結果も同様に、ＢＬｅのＶＨセンス結果として保持される。ＢＬｅのＱＰＷベリファイが終了すると、ＢＬｅをＧＮＤレベルにリセットして、次のＢＬｏのセンスに備える。
【００６３】
次に、ワード線ＷＬを再度ＶＬレベルにセットしてＢＬｏの初期充電を行い、接続されるメモリセルによってビット線放電が開始されてからセンス時間ｔ経過後にセンスを行う。このときのセンス結果は、ＢＬｏのＶＬセンス結果として保持される。
【００６４】
次に、ワード線ＷＬをＶＨレベルにセットして、ＢＬｏのＶＨセンスを行う。この結果は、ＢＬｏのＶＨセンス結果として保持される。
【００６５】
最終的にＢＬｏのセンスが終了したら、それぞれのビット線グループのセンス結果に対してＶＬセンス結果とＶＨセンス結果の論理演算を行うことで、ＱＰＷの対象となる分布域２に存在するメモリセルを見つけ出すことができる。
【００６６】
以上のように、ＥＯＳセンス方式によるＱＰＷベリファイを用いれば、ＡＢＬ方式のプログラムシーケンスにおいても、メモリセルの閾値分布を狭く抑えた書込みを行うことができる。しかし、ベリファイ時間について考えれば、４・ｔＶＦＹの時間を要しており、ｔＰＲＯＧに与えるインパクトはかなり大きなものとなる。
【００６７】
次に、この問題を解決した第２の実施形態による閾値検出方法について説明する。図９は、第２の実施形態に係わるＱＰＷベリファイ動作を示すタイミングチャートである。この例は、Ｊ−ＱＰＷベリファイをＥＯＳセンス方式に適用したものである。
【００６８】
初めに、ワード線ＷＬをＶＨレベルに充電し、ｅｖｅｎビット線ＢＬｅを選択して初期充電を行う。ビット線放電開始後、ＶＬレベル用センス時間ｔ１後にセンス信号を出してビット線センスを行う。この結果は、ＢＬｅのＶＬセンス結果として保持される。
【００６９】
なお、第１の実施形態と同様に、ワード線ＷＬの電位がＶＨと高いので、ワード線ＷＬをＶＬにしたときによりもビット線放電は速くなっている。また、センス時間ｔ１は、第２の比較例のＶＬセンス時のセンスポイント（電位ｖ１）と同等になるように設定すればよい。
【００７０】
ビット線放電が進行し、センス時間ｔ２（＝ｔ）後に再度センス信号を出して、ビット線センスを行う。この結果は、ＢＬｅのＶＨセンス結果として保持される。
【００７１】
ＢＬｅのセンスが終了した後、ＢＬｅをＧＮＤにリセットし、ＢＬｏの初期充電を開始する。ＢＬｏに関しても同様に、ビット線放電開始からｔ１，ｔ２後に２回のセンス信号を出してそれぞれのセンス結果を保持する。
【００７２】
最終的にＢＬｏのセンスが終了したら、それぞれのビット線グループのセンス結果に対してＶＬセンスとＶＨセンスの論理演算を行うことで、ＱＰＷの対象となる分布域２に存在するメモリセルを見つけ出すことができる。
【００７３】
以上のように、Ｊ−ＱＰＷベリファイをＥＯＳセンス方式に適用した場合は、従来のＥＯＳセンス方式に比べて、ベリファイ時間を約半分に抑えることが可能となる。しかも、ベリファイの途中で負荷容量の大きなワード線ＷＬの電位を切替える必要も無いため、更なる時間短縮が行える可能性だけでなく、消費電流も抑えることができる。
【００７４】
図１０は、ＱＰＷベリファイを含む、プログラムシーケンス全体の構成を比較して示す図であり、図１０（ａ）は第２の比較例のＥＯＳ−ＱＰＷベリファイを用いた場合、図１０（ｂ）は第２の実施形態のＥＯＳ−Ｊ−ＱＰＷベリファイを用いた場合である。
【００７５】
図１０（ａ）に示す、ＥＯＳ−ＱＰＷベリファイでは、前記図７（ａ）のＥＯＳ無しのＱＰＷベリファイと比較して、ＢＬｅ，ＢＬｏそれぞれに対してＶＬ，ＶＨセンスを行うため、ベリファイ時間が２倍に伸びている。プログラムシーケンス全体で考えると、プログラムシーケンス時間（ｔＰＲＯＧ）は２・ｔＶＦＹ・（プログラム・ピリオド数）分も伸びてしまい、書込み時間が短縮できるＡＢＬ方式の利点を生かしきれていないと云える。
【００７６】
これに対し、図１０（ｂ）に示す、第２の実施形態のＥＯＳ−Ｊ−ＱＰＷを用いた場合では、ＢＬｅ用、ＢＬｏ用の２回のベリファイ動作しか含まない。即ち、第２の比較例のＥＯＳプログラムシーケンスでは、１回のプログラム・ピリオド内にＢＬｅ用のＶＬとＶＨ、ＢＬｏ用のＶＬとＶＨの計４回のベリファイ動作が含まれるのに対し、第２の実施形態のＥＯＳ−Ｊ−ＱＰＷではＢＬｅ用、ＢＬｏ用の２回のベリファイ動作しか含まない。このため、第２の実施形態における全体のプログラムシーケンス時間は、第２の比較例に対して２・ｔＶＦＹ・（ピリオド数）分の時間短縮が図れている。
【００７７】
以上述べたように第２の実施形態を用いることによって、ＥＯＳセンス方式を使用した場合であっても、ＶＬとＶＨのセンス結果を従来のＥＯＳ−ＱＰＷベリファイのほぼ半分の時間で得ることが可能となり、プログラムシーケンス時間を増大させることなく、セル閾値分布幅を狭く抑えることが可能となる。しかも、ベリファイ中のワード線充放電が１回で済むことから、消費電流の面でも有用である。
【００７８】
（第３の実施形態）
第２の実施形態では、ＡＢＬ方式と云いながら、時分割でそれぞれのビット線グループをセンスするＥＯＳセンスを説明したが、以下では、それぞれのビット線グループを同時にセンスする方式について説明する。
【００７９】
図１２は、第３の比較例として、ＡＢＬセンス方式におけるＱＰＷベリファイのタイミングチャートを示す。なお、センスアンプ回路は前記図２に示したものと同様のものを用いる。
【００８０】
最初に、ワード線ＷＬをベリファイＬｏｗ（ＶＬ）レベルにセット、更にＳＧＤとＳＧＳを開ける。次に、ＢＬＣ，ＢＬＸ，及びＸＸＬをそれぞれ、０．３Ｖ＋Ｖｔｎ，０．５Ｖ+Ｖｔｎ，０．７Ｖ＋Ｖｔｎ（Ｖｔｎはセンスアンプを構成するｎＭＯＳトランジスタの閾値電圧）に上げ、ビット線充電を開始する。
【００８１】
このとき、センスアンプ１０のＣＯＭノードはＸＸＬによって０．７Ｖにクランプされており、ＢＬＸはカットオフしている。また、ＳＥＮノードはＨＬＬ（ＶＤＤ＋Ｖｔｎレベル）によってＶＤＤまで充電されており、且つビット線ＢＬはほぼＢＬＣの閾値落ち電位である０．３Ｖ程度になっておりほぼ一定の電位を保持している。
【００８２】
この状態で、ＨＬＬをＧＮＤレベルに落とすと、ＳＥＮノードは充電パスが無くなるので、メモリセルの電流に引かれて放電を開始するが、ＣＯＭノードはＢＬＸによって０．７→０．５Ｖにクランプされるので、ビット線電位は０．３Ｖに保たれる。
【００８３】
このような構成によって、ビット線ＢＬはセンス中も一定電位を保持することができるので、全てのビット線ＢＬを同時に活性化することが可能になる。
【００８４】
ＨＬＬをＧＮＤレベルに落としてＳＥＮノードの放電が開始されてから、ｔ（センス時間）後にＸＸＬをＧＮＤレベルに落とすとＳＥＮノードの放電が止まる。この状態で、ＳＴＢｎを“Ｌ”にすると、センス結果がラッチ部に取り込まれる。ＳＥＮノードの電位がトリップポイント（ＶＤＤ−Ｖｔｐ：ＶｔｐはｐＭＯＳトランジスタＭｐの閾値電圧）よりも高い場合、（電位ｖ１）は Pass となるので、ＶＬセンス結果は“Ｈ”となる。
【００８５】
ここでは図示されていないが、この結果はＳＷ＝“Ｈ”，ＳＷｎ＝“Ｌ”、及びＶＬＸ＝“Ｈ”，ＶＬＸｎ＝“Ｌ”にすることによって、センスアンプ１０とは別に設けられたラッチ部２０のＶＬ用のラッチ２３に格納され、その後でＲＳＴ＝“Ｈ”にすることでセンスラッチを初期化する。
【００８６】
次に、ＨＬＬ，ＸＸＬを元の状態に戻すと同時に、ワード線ＷＬのレベルをＶＨレベルに切り替えると、メモリセルのオン抵抗が下がり、ビット線ＢＬの電位はＶＬセンス時の０．３Ｖに対してΔＶだけ低下する。このとき、ＶＨレベルのセンス結果に悪影響を与えないため、ビット線ＢＬの電位が安定する時間を十分に確保する必要がある。
【００８７】
ビット線の電位が安定したら、ＶＬセンスと同様にＨＬＬをＧＮＤレベルまで落とし、ＳＥＮノードの放電を開始する。ｔ（センス時間）後にＸＸＬをＧＮＤレベルにすることで、ＳＥＮノードの放電が止まり、ＳＴＢｎによってセンス結果をセンスラッチに取り込む。
【００８８】
このときのＳＥＮノードの電位がトリップポイントよりも低い場合、（電位ｖ２）は Fail となるので、ＶＨセンス結果は“Ｌ”となる。この結果は、ＶＬセンスと同様に、センスラッチからＶＨ用のラッチ２４に格納される。
【００８９】
そして、これら２つのセンス結果のデータを基に、次のｐｒｏｇ動作において書き込み電圧を下げるビットを判定する。しかし、このようなＡＢＬセンス方式のＱＰＷベリファイではベリファイ時間ｔＶＦＹ（ＡＢＬ）が２倍に伸びてしまうといった問題があった。
【００９０】
次に、この問題を解決した第３の実施形態による閾値検出方法について説明する。図１２は、第３の実施形態に係わるＡＢＬ方式のＱＰＷベリファイ動作を示すタイミングチャートである。
【００９１】
最初に、ワード線ＷＬをベリファイＨｉｇｈ（ＶＨ）レベルにセット、更にＳＧＤとＳＧＳを開ける。次に、ＢＬＣ，ＢＬＸ，及びＸＸＬをそれぞれ、０．３Ｖ＋Ｖｔｎ，０．５Ｖ+Ｖｔｎ，０．７Ｖ＋Ｖｔｎに上げ、ビット線充電を開始する。ワード線レベルがＶＬより高いのでビット線電位は０．３ＶよりΔＶだけ低い電位で安定している。
【００９２】
この状態でＨＬＬをＧＮＤレベルに落とすと、ＳＥＮノードの放電が開始されるが、第３の比較例のＶＬセンス時のセンスポイント（電位ｖ１）と同等になるようにセンス時間（時間ｔ１）を調整して、ＸＸＬをＧＮＤレベルに落とす。これによって、ワード線ＷＬはＶＨレベルだが、センス時間を短くすることで、相対的にワード線レベルが低い状態を模擬することができる。そして、この状態でＳＴＢｎ＝“Ｌ”にして、センス結果をセンスラッチに取り込む。
【００９３】
ＳＥＮノードの電位がトリップポイントよりも高い場合は Pass となるので、ＶＬセンス結果は“Ｈ”となり、ＶＬ用のラッチ２３に格納される。
【００９４】
次に、ＨＬＬとＸＸＬを元の電位に戻し、ＳＥＮノードをＶＤＤに再充電する（時間ｔ３）。
【００９５】
その後、ＨＬＬを再びＧＮＤレベルに落とすことでＳＥＮノードの放電を開始し、今度は本来のセンス時間ｔ２（ｔ２＝ｔ）後にＸＸＬをＧＮＤレベルに落として、ＳＥＮノードの放電を止める。
【００９６】
このときのＳＥＮノードの電位がトリップポイントよりも低ければ、（電位ｖ２）が Fail となるので、ＶＨセンスの結果は“Ｌ”となり、ＶＨ用のラッチ２４に格納される。
【００９７】
第３の実施形態においては、第３の比較例のＡＢＬ方式におけるＱＰＷベリファイと同様に、それぞれのセンス結果はラッチ部２０に格納しておき、これらの演算によって書き込み電圧を下げるビットを判定する。
【００９８】
このような制御方法をとることによって、第３の比較例と同様なＱＰＷベリファイ効果を得ることができるだけでなく、ワード線切り替えやビット線電位が安定する時間を確保する必要もなくなり、ベリファイ時間をｔＶＦＹ(ＡＢＬ)−(ｔ１＋ｔ３)だけ短縮することが可能となる。従って、プログラムシーケンスに要する時間を短縮することができる。
【００９９】
（第４の実施形態）
図１３は、第４の実施形態に係わるＡＢＬセンス方式のＱＰＷベリファイ動作を示すタイミングチャートである。
【０１００】
本実施形態は、第３の実施形態におけるベリファイ時間を更に短縮するものである。最初のビット線充電までは第３の実施形態と同様であるため説明を省略する。
【０１０１】
ビット線ＢＬを充電し、一定電位（０．３Ｖ−ΔＶ）に安定した後、ＨＬＬをＧＮＤレベルに落としてＳＥＮノードの放電を開始する。第３の実施形態と同様に、従来のＶＬセンス時のセンスポイント（電位ｖ１）と同等になるようにセンス時間（時間ｔ１）を調整する。そして、ＸＸＬをＧＮＤレベルに落としＳＥＮノードの放電を停止させた後、ＳＴＢｎでセンス結果をラッチに格納する（ここまでは、第３の実施形態と同じ）。
【０１０２】
このときのＳＥＮノードの電位がトリップポイントよりも高い場合は Pass となるので、ＶＬセンス結果は“Ｈ”となる。
【０１０３】
ＶＬ用のセンス結果格納が終わったら、ＨＬＬはＧＮＤレベルにしたままＸＸＬだけ元の電位に戻す。これによって、ＳＥＮノードの放電が再開され、センス時間（ｔ１＋ｔ２＋ｔ３）経過後に再びＸＸＬをＧＮＤレベルに落としてＳＥＮノードの放電を止める。
【０１０４】
ＸＸＬを落としていたｔ３期間はＳＥＮノードの放電は停止しているので、実質的なセンス時間はｔ１＋ｔ２となり、この時間が従来のｔと同等となるようにｔ２を調整すれば良い。
【０１０５】
このときのＳＥＮノードの電位がトリップポイントよりも低ければ Pass となるので、ＶＨセンス結果は“Ｈ”となる。
【０１０６】
最終的に、これらＶＬとＶＨのセンス結果の演算を行うことで、書き込み電圧を下げるビットを判定することができる。
【０１０７】
このような第４の実施形態の制御方法をとることによって、第３の比較例と同様なＱＰＷ効果を得ることができるだけでなく、ベリファイ時間はｔＶＦＹ(ＡＢＬ)−ｔ３だけ短縮することが可能となる。
【０１０８】
なお、時間ｔ３はＳＴＢｎの幅とＸＸＬの充電時間だけで決まるので、時間的なロスは最小限に抑えることができ、第３の比較例では２倍のｔＶＦＹ（ＡＢＬ）掛かっていたＱＰＷベリファイ時間をほぼ半分に抑えることができる。従って、プログラムシーケンスに係る時間を大幅に短縮することができるようになる。
【０１０９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＱＰＷベリファイに適用した例について説明したが、本実施形態の閾値検出方法は必ずしもＱＰＷベリファイに限らない。例えば、隣接ワード線の近接効果を補正する読み出し技術（ＬＡリード）に適用することも可能である。
【０１１０】
ＬＡリードでは、本来読出しを行おうとするワード線（ＷＬｎ）に隣接したワード線（ＷＬn+1）を事前に読み出して、それぞれのメモリセルがどの閾値分布に属しているかを格納しておく。このデータが後にＷＬｎを読み出す際の補正用データとなる。次に、ＷＬｎに対しリードレベルを変えた読み出しを複数回行ってそれぞれのデータを保持しておき、先に格納された補正用データを基にして、各ビット単位でどのデータを採用すべきかを選択する。このような動作によって実際に読み出そうとしているメモリセルに隣接するメモリセルの状態による近接効果の影響を補正した読出しを行う技術である。
【０１１１】
本実施形態はこの技術に対するＷＬｎの読み出し時にも適用することが可能で、ワード線のリードレベルを変えることなく、複数のリードレベルに対するセンス結果を短い読み出し時間で得ることが可能となる。
【０１１２】
また、センスアンプ回路の構成は前記図２に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、フラッシュメモリはＮＡＮＤ型に限らず、ＯＲ型、その他に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【０１１３】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、９…ＮＡＮＤセルユニット、１０…センスアンプ、１１〜１７…ＭＯＳトランジスタ、１８…センスラッチ、１９…トランスミッションゲート、２０…ラッチ部、２１，２２…トランスミッションゲート、２３，２４…ラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011258289.tif 000009
【図８】
2011258289.tif 000010
【図９】
2011258289.tif 000011
【図１０】
2011258289.tif 000012
【図１１】
2011258289.tif 000013
【図１２】
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【図１３】
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