(57)【要約】【課題】電源電圧の昇圧倍率を変更する際、表示に異常が生じる恐れがある。【解決手段】本発明によるチャージポンプ回路は、所定の周期で交互に昇圧動作を行う第１チャージポンプ回路４及び第２チャージポンプ回路５と、第１及び第２チャージポンプ回路のそれぞれの昇圧動作を制御する制御回路６とを具備する。制御回路６に設けられるｎ段目の第１インバータは、対応するｎ段目の第２スイッチ用トランジスタとｎ−１段目の第２スイッチ用トランジスタとの第２接続ノードから、正側の電源電圧が供給され、対応するｎ段目の第１スイッチ用トランジスタとｎ＋１段目の第１トランジスタとの第１接続ノードから、負側の電源電圧が供給され、対応するｎ段目の第１スイッチ用トランジスタとｎ−１の第１トランジスタとの第１接続ノードからの出力を入力とし、出力電圧を、対応するｎ段目の第１スイッチ用トランジスタのゲートに出力する。【選択図】図６
2011120407.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期で交互に昇圧動作を行う第１チャージポンプ回路及び第２チャージポンプ回路と、
前記第１及び第２チャージポンプ回路のそれぞれの昇圧動作を制御する制御回路と
を具備し、
前記第１チャージポンプ回路は、ソース及びドレインが第１接続ノードを介して直列に従属接続された複数段の第１スイッチ用トランジスタと、複数の前記第１接続ノードに一端が接続された複数段の第１容量とを備え、
前記第２チャージポンプ回路は、ソース及びドレインが第２接続ノードを介して直列に従属接続された複数段の第２スイッチ用トランジスタと、複数の前記第２接続ノードに一端が接続された複数段の第２容量とを備え、
前記制御回路は、複数段の第１インバータと、複数段の第２インバータを備え、
ｎを３以上の整数とすると、
前記複数段の第１インバータにおけるｎ段目の第１インバータは、対応するｎ段目の第２スイッチ用トランジスタとｎ−１段目の第２スイッチ用トランジスタとの第２接続ノードから、正側の電源電圧が供給され、対応するｎ段目の第１スイッチ用トランジスタとｎ＋１段目の第１トランジスタとの第１接続ノードから、負側の電源電圧が供給され、前記対応するｎ段目の第１スイッチ用トランジスタとｎ−１段目の第１トランジスタとの第１接続ノードからの出力を入力とし、出力電圧を、前記対応するｎ段目の第１スイッチ用トランジスタのゲートに出力し、
前記複数段の第２インバータのｎ段目の第２インバータは、対応するｎ段目の第１スイッチ用トランジスタとｎ−１段目の第１スイッチ用トランジスタとの第１接続ノードから、正側の電源電圧が供給され、対応するｎ段目の第２スイッチ用トランジスタと後段の第２トランジスタとの第２接続ノードから、負側の電源電圧が供給され、前記対応するｎ段目の第２スイッチ用トランジスタとｎ−１段目の第２トランジスタとの第２接続ノードからの出力を入力とし、出力電圧を、前記対応するｎ段目の第２スイッチ用トランジスタのゲートに出力する
チャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路において、
前記複数段の第１容量におけるｎ段目の第１容量の一端は、対応するｎ段目の第１スイッチ用トランジスタとｎ＋１段目の第１スイッチ用トランジスタとの第１接続ノードに接続され、他端は、ｎ−２段目の第１スイッチ用トランジスタとｎ−１段目の第１スイッチ用トランジスタとの第１接続ノードに接続され、
複数段の第２容量におけるｎ段目の第２容量の一端は、対応するｎ段目の第１スイッチ用トランジスタとｎ＋１段目の第１スイッチ用トランジスタとの第１接続ノードに接続され、他端は、ｎ−２段目の第１スイッチ用トランジスタとｎ−１段目の第１スイッチ用トランジスタとの第１接続ノードに接続される
チャージポンプ回路。
【請求項３】
請求項２に記載のチャージポンプ回路において、
前記複数段の第１容量における初段の第１容量の一端は、対応する初段の第１スイッチ用トランジスタが接続された第１接続ノードに接続され、他端は、所定の周期でハイレベルとローレベルを交互に遷移する第１入力信号が入力される第１入力端子に接続され、
前記複数段の第１容量における２段目の第１容量の一端は、対応する２段目の第１スイッチ用トランジスタが接続された第１接続ノードに接続され、他端は、前記第１入力信号の反転信号である第２入力信号が入力される第２入力端子に接続され、
前記複数段の第２容量における初段の第２容量の一端は、対応する初段の第２スイッチ用トランジスタが接続された第２接続ノードに接続され、他端は、前記第２入力端子に接続され、
前記複数段の第２容量における２段目の第２容量の一端は、対応する２段目の第２スイッチ用トランジスタが接続された第２接続ノードに接続され、他端は、前記第１入力端子に接続される
チャージポンプ回路。
【請求項４】
請求項３に記載のチャージポンプ回路において、
前記複数段の第１インバータにおける初段の第１インバータは、前記第１入力端子から正側の電源電圧が供給され、対応する初段の第１スイッチ用トランジスタと２段目の第１スイッチ用トランジスタとの第１接続ノードから、負側の電源電圧が供給され、前記第１信号の反転信号である第１入力電圧を入力とし、出力電圧を、対応する初段の第１スイッチ用トランジスタのゲートに出力し、
前記複数段の第２インバータにおける初段の第２インバータは、前記第２入力端子から正側の電源電圧が供給され、対応する初段の第２スイッチ用トランジスタと２段目の第２スイッチ用トランジスタとの第２接続ノードから、負側の電源電圧が供給され、前記第２信号の反転信号である第２入力電圧を入力とし、出力電圧を、対応する２段目の第１スイッチ用トランジスタのゲートに出力し、
前記複数段の第１インバータにおける２段目の第１インバータは、対応する２段目の第２スイッチ用トランジスタと３段目の第２スイッチ用トランジスタとの第２接続ノードから、正側の電源電圧が供給され、対応する２段目の第１スイッチ用トランジスタと３段目の第１トランジスタとの第１接続ノードから、負側の電源電圧が供給され、前記対応する２段目の第１スイッチ用トランジスタと前記初段の第１トランジスタとの第１接続ノードからの出力を入力とし、出力電圧を、前記対応する２段目の第１スイッチ用トランジスタのゲートに出力し、
前記複数段の第２インバータにおける２段目の第２インバータは、対応する２段目の第１スイッチ用トランジスタと３段目の第１スイッチ用トランジスタとの第１接続ノードから、正側の電源電圧が供給され、対応する２段目の第２スイッチ用トランジスタと３段目の第２トランジスタとの第２接続ノードから、負側の電源電圧が供給され、前記対応する２段目の第２スイッチ用トランジスタと前記初段の第２トランジスタとの第２接続ノードからの出力を入力とし、出力電圧を、前記対応する２段目の第２スイッチ用トランジスタのゲートに出力する
チャージポンプ回路。
【請求項５】
請求項１から４のいずれか１項に記載のチャージポンプ回路において、
出力制御回路を更に具備し、
最終段の第１スイッチ用トランジスタ及び最終段の第１容量は、第３接続ノードを介して前記出力回路に接続され、
最終段の第２スイッチ用トランジスタ及び最終段の第２容量は、第４接続ノードを介して前記出力回路に接続され、
前記複数段の第１インバータにおける最終段の第１インバータは、対応する最終段の第２スイッチ用トランジスタと最終段の前段の第２スイッチ用トランジスタとの第２接続ノードから、正側の電源電圧が供給され、前記第３接続ノードから負側の電源電圧が供給され、対応する最終段の第１スイッチ用トランジスタと最終段の前段の第１スイッチ用トランジスタとの第１接続ノードからの出力を入力とし、出力電圧を、前記対応する最終段の第１スイッチ用トランジスタのゲートに出力し、
前記複数段の第２インバータにおける最終段の第２インバータは、対応する最終段の第１スイッチ用トランジスタと最終段の前段の第１スイッチ用トランジスタとの第１接続ノードから、正側の電源電圧が供給され、前記第４接続ノードから負側の電源電圧が供給され、対応する最終段の第２スイッチ用トランジスタと最終段の前段の第２スイッチ用トランジスタとの第２接続ノードからの出力を入力とし、出力電圧を、前記対応する最終段の第２スイッチ用トランジスタのゲートに出力する
チャージポンプ回路。
【請求項６】
請求項５に記載のチャージポンプ回路において、
前記出力制御回路は、前記第４接続ノードから供給される電圧に応じて、前記第３接続ノードと出力端子との接続を制御する第３スイッチ用トランジスタを備える
チャージポンプ回路。
【請求項７】
請求項６に記載のチャージポンプ回路において、
前記出力制御回路は、前記第３接続ノードから供給される電圧に応じて、前記第４接続ノードと出力端子との接続を制御する第４スイッチ用トランジスタを更に備える
チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
一般的に電池など低電圧電源によって動作する電子機器などにおいては、供給される低電圧電源を電子機器が正常に動作する電圧まで昇圧する各種の昇圧回路が用いられている。
【０００３】
代表的な昇圧回路として、複数のダイオードと複数のコンデンサとを組み合わせて構成されたチャージポンプ型の昇圧回路（以下チャージポンプ回路と称す）がある。チャージポンプ回路は、半導体集積回路で実現する場合に好適に用いられている。
【０００４】
チャージポンプ回路には、ダイオードとコンデンサとを接続した回路が、所望の出力電圧に応じた段数配置される。電源電圧によって１段目のコンデンサに充電された電荷によって、２段目のコンデンサは充電され、２段目のコンデンサに充電された電荷によって３段目のコンデンサは充電される。このような充電動作が最終段まで繰り返されることで、入力電圧が所望の出力電圧まで上昇される。以下、図１を参照して、一般的なチャージポンプ回路の動作原理について説明する。
【０００５】
図１は、ダイオード及びコンデンサを備える回路が５段配置されたチャージポンプ回路の構成を示す図である。図１に示すチャージポンプ回路は、直列接続された５つのダイオードＤ１〜Ｄ５と、ダイオードＤ１〜Ｄ５のそれぞれの接続ノードａ１〜ａ４に接続されたコンデンサＣ１〜Ｃ４を備える。コンデンサＣ１、Ｃ３のそれぞれは、接続ノードａ１、ａ３に接続され、他端には制御信号Ｓ１が入力される。コンデンサＣ２、Ｃ４のそれぞれは、接続ノードａ２、ａ４に接続され、他端には制御信号Ｓ２が入力される。
【０００６】
ここで、制御信号Ｓ１、Ｓ２は、所定の周期で０ＶとＶｄｄとに切り替わり、互いに０ＶとＶｄｄのタイミングが異なった相補信号である。
【０００７】
図１を参照して、制御信号Ｓ１が０Ｖの時（制御信号Ｓ２がＶｄｄ）、コンデンサＣ１は入力電源ＶｄｄとダイオードＤ１を通して充電される。この時の充電電圧は、ダイオードの順方向電圧降下をＶＦとすると、Ｖｄｄ−ＶＦとなる。
【０００８】
次に、制御信号Ｓ１がＶｄｄ（制御信号Ｓ２が０Ｖ）になると、コンデンサＣ１の接続ノードａ１の電圧は２Ｖｄｄ−ＶＦとなる。この時、制御信号Ｓ２は０Ｖになっているため、ダイオードＤ２を通してコンデンサＣ２が２Ｖｄｄ−２ＶＦで充電される。以上の動作を繰り返すことによって、コンデンサＣ３、Ｃ４、Ｃ５の充電電圧が上昇し、図１に示すチャージポンプ回路では約５Ｖｄｄ−５ＶＦの出力電圧を得ることができる。
【０００９】
図１に示すチャージポンプ回路の出力電圧は、５Ｖｄｄから、ダイオードＤ１〜Ｄ５における電圧降下による５ＶＦを減じた値となる。すなわち、コンデンサに対するチャージ動作を制御する素子（ここではダイオード）の電圧降下によって出力電圧が小さくなってしまう。このため、電圧降下量が小さい素子をチャージ動作の制御素子として利用することで、チャージポンプ回路の出力電圧を増大させることができる。例えば、ダイオードをＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、以下、トランジスタと称す）に置き換えることで、電圧降下量による出力電圧の低下を大幅に低減できる。
【００１０】
図２は、ダイオードの代わりに、トランジスタを利用したチャージポンプ回路の構成を示す図である。図２に示すチャージポンプ回路は、４倍昇圧の負電圧の昇圧回路である。図２に示すチャージポンプ回路は、ソース−ゲート間が直列接続されたトランジスタＦＥＴ１〜ＦＥＴ６、トランジスタＦＥＴ１〜６のそれぞれの接続ノードａ１１〜ａ１５に一端が接続されたコンデンサＣ１１〜Ｃ１５を備える。コンデンサＣ１１、Ｃ１３、Ｃ１５のそれぞれは、接続ノードａ１１、ａ１３、ａ１５に接続され、他端には制御信号Ｓ３が入力される。コンデンサＣ１２、Ｃ１４のそれぞれは、接続ノードａ１２、ａ１４に接続され、他端には制御信号Ｓ４が入力される。
【００１１】
図３に示すように、制御信号Ｓ３、Ｓ４は、所定の周期で０ＶとＶＤＤとに切り替わり、互いに０ＶとＶＤＤのタイミングが異なり、その切り替わるタイミングの間に共に０Ｖとなる状態をもつ信号である。例えば、期間Ｔ１において、制御信号Ｓ１、Ｓ２は共に０Ｖ、期間Ｔ２において、制御信号Ｓ１は０Ｖを維持し、制御信号Ｓ２はＶＤＤに遷移する。続く期間Ｔ３において、制御信号Ｓ１、Ｓ２は共に０Ｖとなり、期間Ｔ４において、制御信号Ｓ１はＶＤＤに遷移し、制御信号Ｓ２は０Ｖを維持する。以降、同様に、期間Ｔ５において、制御信号Ｓ１、Ｓ２は共に０Ｖ、期間Ｔ６において、制御信号Ｓ１は０Ｖを維持し、制御信号Ｓ２はＶＤＤに遷移する。
【００１２】
トランジスタＦＥＴ１〜ＦＥＴ６のそれぞれゲートには、制御信号Ｇ１〜Ｇ６が入力される。制御信号Ｇ１〜Ｇ６によってトランジスタＦＥＴ１〜ＦＥＴ６のスイッチング動作が制御される。ここでは、制御信号Ｓ３がＶＤＤの時に、トランジスタＦＥＴ１、ＦＥＴ３、ＦＥＴ５がＯＮ、トランジスタＦＥＴ２、ＦＥＴ４がＯＦＦとなり、制御信号Ｓ４がＶＤＤの時に、トランジスタＦＥＴ１、ＦＥＴ３、ＦＥＴ５がＯＦＦ、トランジスタＦＥＴ２、ＦＥＴ４がＯＮとなるように、制御信号Ｇ１〜Ｇ５によって制御される。
【００１３】
図３に示すチャージポンプでは、制御信号Ｓ３がＶＤＤの時、コンデンサＣ１１は電源ＶＤＤとトランジスタＦＥＴ１を通して充電される。この時、トランジスタのドレイン−ソース間における電圧降下を０Ｖとすると、コンデンサＣ１１への充電電圧はＶＤＤとなる。
【００１４】
次に、制御信号Ｓ３が０Ｖとなると、トランジスタＦＥＴ１はＯＮからＯＦＦへと変わり、コンデンサＣ１１の接続ノードａ１１の電圧は−ＶＤＤとなる。トランジスタＦＥＴ１がＯＮからＯＦＦへと変わる際、トランジスタＦＥＴ２はＯＦＦであるため、接続ノードａ１２から接続ノードａ１１には電流が流れない。次に、トランジスタＦＥＴ２がＯＮとなり、制御信号Ｓ４がＶＤＤとなることで、トランジスタＦＥＴ２を通してコンデンサＣ１２が２ＶＤＤで充電される。
【００１５】
次に、制御信号Ｓ４が０Ｖとなると、トランジスタＦＥＴ２はＯＮからＯＦＦへと変わり、コンデンサＣ１２の接続ノードａ１２点は−２ＶＤＤとなる。トランジスタＦＥＴ２がＯＮからＯＦＦへと変わる際、トランジスタＦＥＴ３はＯＦＦであるため、接続ノードａ１３から接続ノードａ１２には電流が流れない。次に、トランジスタＦＥＴ３がＯＮとなり、制御信号Ｓ３がＶＤＤとなることで、トランジスタＦＥＴ３を通してコンデンサＣ１３が３ＶＤＤで充電される。
【００１６】
以上の動作を繰り返すことによって、−４ＶＤＤの出力電圧を得ることができる。図２に示すチャージポンプ回路では、ＦＥＴスイッチが同時にＯＮとなることで、上述のような電圧降下による昇圧ロスが抑えられる。
【００１７】
ここで、トランジスタのゲートを制御する制御信号Ｇ１〜Ｇ５について考察する。トランジスタがＮチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである場合、そのバックゲート電位に閾値電圧を足した電位よりもゲート電位が高くなると、トランジスタはＯＮとなり、低くなるとＯＦＦとなる。図２に示すように、トランジスタＦＥＴ１のバックゲートは接続ノードａ１１に接続されている。このため、制御信号Ｓ３がＶＤＤの期間において、トランジスタＦＥＴ１をＯＮとする場合、制御信号Ｇ１は、接続ノードａ１１の電圧に閾値を足した電圧以上、すなわち０Ｖ＋Ｖｔ以上に設定される。ただし、Ｖｔはトランジスタの閾値電圧である。
【００１８】
次に、制御信号Ｓ３、Ｓ４が共に０Ｖとなる期間においてトランジスタＦＥＴ１をＯＦＦとする場合、制御信号Ｇ１は、バックゲート電圧である接続ノードａ１１の電圧に閾値を足した電位以下、すなわち−ＶＤＤ＋Ｖｔ以下に設定される。同様に、制御信号Ｓ３が０Ｖとなる期間においてトランジスタＦＥＴ１をＯＦＦとする場合、制御信号Ｇ１は接続ノードａ１１の電圧に閾値を足した電圧以下、すなわち−ＶＤＤ＋Ｖｔ以下に設定される。
【００１９】
一方、トランジスタＦＥＴ２のバックゲートは接続ノードａ１２に接続されている。このため、制御信号Ｓ３がＶＤＤの期間においてトランジスタＦＥＴ２をＯＮとする場合、制御信号Ｇ２は、トランジスタＦＥＴ２バックゲート電圧である接続ノードａ１２の電圧に閾値を足した電位以上、すなわち−２ＶＤＤ＋Ｖｔ以上に設定される。又、トランジスタＦＥＴ２、トランジスタＦＥＴ３が共にＯＦＦとなった後、トランジスタＦＥＴ２がＯＮとなる時、制御信号Ｇ２は、トランジスタＦＥＴ２のバックゲート電圧である接続ノードａ１２の電圧に閾値を足した電位以上、すなわち−ＶＤＤ＋Ｖｔ以上に設定される。
【００２０】
同様にして、制御信号Ｇ３はトランジスタＦＥＴ３をＯＮする際に、−２ＶＤＤ＋Ｖｔ以上となり、ＯＦＦする際に、−３ＶＤＤ＋Ｖｔ以下となる。制御信号Ｇ４はトランジスタＦＥＴ４をＯＮする際に、−３ＶＤＤ＋Ｖｔ以上となり、ＯＦＦする際に、−４ＶＤＤ＋Ｖｔ以下となる。制御信号Ｇ５はトランジスタＦＥＴ５をＯＮする際に、−４ＶＤＤ＋Ｖｔ以上となり、ＯＦＦする際に、−４ＶＤＤ＋Ｖｔ以下となる。
【００２１】
例えば、トランジスタＦＥＴ３をＯＮとする場合、上述のように制御信号Ｇ３が−２ＶＤＤ＋Ｖｔ以上であればよい。しかし、図３に示す一例では、ＶＤＤ（ハイレベル）の制御信号Ｇ３によって、トランジスタＦＥＴ３をＯＮとしている。この場合、トランジスタＦＥＴ３には、制御信号Ｇ３とバックゲート電圧（接続ノードａ１３における電圧）との電位差として３ＶＤＤが印加されることとなる。従って、トランジスタＦＥＴ３は少なくとも３ＶＤＤ以上の耐圧が必要となる。同様に考えると、トランジスタＦＥＴ４では４ＶＤＤ以上の耐圧が必要となる。一般的に素子耐圧の高い素子は、電流駆動能力も低く、レイアウトサイズも大きくなる。このため、駆動するトランジスタの素子耐圧を大きくしないように、ゲート制御電圧を設定することが望ましい。
【００２２】
例えば、特開２００９−０１１１２１には、トランジスタの素子耐圧に応じた大きさのゲート制御信号を生成する回路を有するチャージポンプ回路が記載されている（特許文献１参照）。図４は、特許文献１において従来技術として記載された、負電圧を発生させる反転型のチャージポンプ回路１００を示す図である。チャージポンプ回路１００において、制御回路１０５は、ＭＯＳトランジスタによって形成されるスイッチＳＷ１０１〜ＳＷ１０４のスイッチング制御を、対応するドライバ回路１０１〜１０４を介して行う。
【００２３】
制御回路１０５は、スイッチＳＷ１０１及びＳＷ１０２をそれぞれＯＮさせて導通状態にすると共にスイッチＳＷ１０３及びＳＷ１０４をそれぞれＯＦＦさせて遮断状態にする。これにより、コンデンサＣ１０１は、電圧（Ｖｉｎ−Ｖｃ）で充電される。次に、制御回路１０５は、スイッチＳＷ１０１及びＳＷ１０２をそれぞれＯＦＦさせて遮断状態にすると共に、スイッチＳＷ１０３及びＳＷ１０４をそれぞれＯＮさせて導通状態にする。これにより、コンデンサＣ１０１に充電された電圧の極性を反転させた反転電圧でコンデンサＣ１０２が充電され、負電圧の出力電圧Ｖｏｕｔとして出力される。この際、無負荷状態であれば、出力電圧Ｖｏｕｔは、−（Ｖｉｎ−Ｖｃ）になる。
【００２４】
このように、ドライバ回路１０１〜１０４を介して、制御回路１０５から入力される制御信号の電圧のレベルシフトを行うことで、スイッチＳＷ１０１〜１０４のゲート制御信号を得ることが出来る。
【００２５】
しかし、この回路では、負電圧が発生する接続部ＣＮに、−（Ｖｉｎ−Ｖｃ）の電圧が発生してしまう。このとき、ドライバ回路１０２及び１０４の電源電圧が入力電圧Ｖｉｎである場合、スイッチＳＷ１０２及びＳＷ１０４の各ゲートと接続部ＣＮとの間には、最大で（２×Ｖｉｎ−Ｖｃ）の電圧差が発生してしまう。このような電圧がスイッチを構成するＭＯＳトランジスタの耐圧を超えないようにするためには、スイッチの耐圧を上げるか、複雑な電圧制御によって上記電圧差の発生を防ぐ必要があった。
【００２６】
特許文献１では、このような問題を解決するため、図４に示す回路に対し簡単な回路を追加することで、出力電圧のリップルの増大を低減させることができるとともに、スイッチの耐圧を超えないようにすることができる反転型のチャージポンプ回路１１０が記載されている。
【００２７】
図５は、特許文献１に記載の反転型チャージポンプ回路１１０の構成を示す図である。図５を参照して、チャージポンプ回路１１０は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の負電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏｕｔとして出力する。
【００２８】
チャージポンプ１１０では、回路スイッチＳＷ１１１と接続部ＣＰとの間に、定電圧Ｖｂがゲートに入力されたＮＭＯＳトランジスタＭ１１０が挿入されている。これにより、スイッチＳＷ１１１〜ＳＷ１１４を形成するＭＯＳトランジスタの耐圧を上げることなく出力電圧のリップルの増大を低減させることができる。
【００２９】
スイッチＳＷ１１１及びＳＷ１１２がそれぞれＯＮとなる時、スイッチＳＷ１１２において最大の電圧差（Ｖｂ−Ｖｃ）が発生する。一方、スイッチＳＷ１１３及びＳＷ１１４がそれぞれＯＮとなる時、スイッチＳＷ１１４において最大の電圧差（２×Ｖｂ−Ｖｃ）が発生する。
【００３０】
チャージポンプ回路１１０では、定電圧Ｖｂを適切な値に設定することで、スイッチＳＷ１１１〜ＳＷ１１４に加わる電圧が、ＭＯＳトランジスタの素子耐圧を超えないようにすることができる。しかし、定電圧Ｖｂを供給するための定電圧回路によって、チャージポンプ回路の回路規模は大きくなってしまう。又、電圧差（２×Ｖｂ−Ｖｃ）をスイッチＳＷ１１４の耐圧よりも小さくなるように電圧Ｖｂを設定する必要がある。このため、出力電圧Ｖｏｕｔとして出力され得る最も小さい電圧は、−（Ｖｂ−Ｖｃ）となる。
【００３１】
ここで、電圧Ｖｃを０Ｖとすると、出力電圧Ｖｏｕｔは−Ｖｂ、スイッチＳＷ１１４に対して許容される最大電圧、すなわち素子耐圧は２×Ｖｂとなる。この場合、チャージポンプ回路１１０の出力電圧Ｖｏｕｔの最小値は、スイッチＳＷ１１４の素子耐圧の半分程度にしかならない。一方、電圧Ｖｃを負電圧とすれば、出力電圧Ｖｏｕｔを更に低い値とすることができるが、この時、入力電圧Ｖｉｎと電圧Ｖｃとの電位差が、スイッチＳＷ１１３の耐圧を超えないようにしなければならず、出力電圧Ｖｏｕｔの絶対値はスイッチＳＷ１１３の素子耐圧を越えることはできない。
【００３２】
スイッチＦＥＴのゲート制御電圧を素子耐圧内に制御する他の一例が、特開２００５−２０４３６６に記載されている（特許文献２参照）。特許文献２には、ゲート制御電圧の大きさをスイッチＦＥＴの素子耐圧の最大値に制御する回路が記載されている。
【００３３】
又、特開２００１−０８６７３５には、２つのクランプコンデンサの一方が電源と直列接続されているとき、他方が電源と並列接続されるように制御することで、出力電圧の変動を抑制する昇圧回路が記載されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００９−０１１１２１
【特許文献２】特開２００５−２０４３６６
【特許文献３】特開２００１−０８６７３５
【発明の概要】
【発明が解決しようとする課題】
【００３５】
特許文献２に記載の技術では、スイッチＦＥＴに入力するゲート制御信号を当該トランジスタの耐性最大電圧に制御することができる。これにより、スイッチＦＥＴの素子耐圧を小さくし、回路規模を小さくすることが可能となる。しかし、ゲート制御信号を制御するための回路には、高圧素子が必要であり、これによって回路規模が大きくなるという問題がある。又、ゲート制御信号を制御するため定電流を流す必要があるため、昇圧効率が低下してしまう。
【００３６】
更に、特許文献２に記載の技術では、トランジスタの素子耐圧を小さくすることが可能であるが、特許文献１と同様に、昇圧した出力電圧をトランジスタの素子耐圧より大きくできないという問題がある。これは、特許文献３に記載の技術でも同様である。
【００３７】
以上のように、従来では、スイッチＦＥＴの素子耐圧を低減させるために、そのゲート制御電圧生成回路に様々な工夫がなされているが、チャージポンプ出力は、素子耐圧以下に制限されるという問題がある。
【課題を解決するための手段】
【００３８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００３９】
本発明によるチャージポンプ回路は、所定の周期で交互に昇圧動作を行う第１チャージポンプ回路（４）及び第２チャージポンプ回路（５）と、第１及び第２チャージポンプ回路のそれぞれの昇圧動作を制御する制御回路（６）とを具備する。第１チャージポンプ回路（４）は、ソース及びドレインが第１接続ノード（ＷＡ１〜ＷＡ４）を介して直列に従属接続された複数段の第１スイッチ用トランジスタ（ＦＥＴ１Ａ〜ＦＥＴ４Ａ）と、複数の第１接続ノード（ＷＡ１〜ＷＡ４）に一端が接続された複数段の第１容量（Ｃ１Ａ〜Ｃ４Ａ）とを備える。第２チャージポンプ回路（５）は、ソース及びドレインが第２接続ノード（ＷＢ１〜ＷＢ４）を介して直列に従属接続された複数段の第２スイッチ用トランジスタ（ＦＥＴ１Ｂ〜ＦＥＴ４Ｂ）と、複数の第２接続ノード（ＷＢ１〜ＷＢ４）に一端が接続された複数段の第２容量（Ｃ１Ｂ〜Ｃ４Ｂ）とを備える。制御回路（６）は、複数段の第１インバータ（ＬＳ１Ａ〜ＬＳ４Ａ）と、複数段の第２インバータ（ＬＳ１Ｂ〜ＬＳ４Ｂ）を備える。
【００４０】
ここで、ｎを３以上の整数とすると、ｎ段目の第１インバータは、対応するｎ段目の第２スイッチ用トランジスタとｎ−１段目の第２スイッチ用トランジスタとの第２接続ノードから、正側の電源電圧が供給され、対応するｎ段目の第１スイッチ用トランジスタとｎ＋１段目の第１トランジスタとの第１接続ノードから、負側の電源電圧が供給され、対応するｎ段目の第１スイッチ用トランジスタとｎ−１段目の第１トランジスタとの第１接続ノードからの出力を入力とし、出力電圧を、対応するｎ段目の第１スイッチ用トランジスタのゲートに出力する。又、複数段の第２インバータのｎ段目の第２インバータは、対応するｎ段目の第１スイッチ用トランジスタとｎ−１段目の第１スイッチ用トランジスタとの第１接続ノードから、正側の電源電圧が供給され、対応するｎ段目の第２スイッチ用トランジスタと後段の第２トランジスタとの第２接続ノードから、負側の電源電圧が供給され、対応するｎ段目の第２スイッチ用トランジスタとｎ−１段目の第２トランジスタとの第２接続ノードからの出力を入力とし、出力電圧を、対応するｎ段目の第２スイッチ用トランジスタのゲートに出力する。
【００４１】
以上のように、本発明では、第１チャージポンプ回路（４）と第２チャージポンプ回路（５）は交互の昇圧動作を行い、一方の昇圧容量の充電状態が、次の期間における他方の昇圧容量の充電制御に利用される。本発明では、スイッチを制御するゲート電圧として、第１チャージポンプ回路（４）と第２チャージポンプ回路（５）のうち、当該スイッチが属さないチャージポンプ回路における当該スイッチに対して前段からの出力電圧と、当該スイッチから次段に対する出力電圧とに応じた電圧が選択される。このため、スイッチに印加される電圧は、容量及びスイッチの数（段数）を増加させても常に当該スイッチの素子耐圧以下となる。このため、容量を及びスイッチトランジスタの段数を増加させて、昇圧電圧をスイッチやインバータの素子耐圧以上とすることが可能となる。
【発明の効果】
【００４２】
本発明によれば、内蔵するトランジスタの素子耐圧以上の昇圧電圧を出力することが可能なチャージポンプ回路を提供できる。
【００４３】
又、トランジスタの素子耐圧より小さなゲート制御電圧によって、昇圧動作が可能となる。
【００４４】
更に、スイッチ用トランジスタの素子耐圧を小さくすることが可能となる。
【００４５】
更に、チャージポンプ回路の回路規模を小さくすることができる。
【図面の簡単な説明】
【００４６】
【図１】図１は、ダイオード及びコンデンサを備える一般的なチャージポンプ回路の構成を示す図である。
【図２】図２は、トランジスタを利用した従来技術によるチャージポンプ回路の構成を示す図である。
【図３】図３は、図２に示すチャージポンプ回路の動作を示すタイミングチャートである。
【図４】図４は、特許文献１において従来技術として記載されたチャージポンプ回路を示す図である。
【図５】図５は、特許文献１に記載のチャージポンプ回路の構成を示す図である。
【図６】図６は、本発明によるチャージポンプ回路の実施の形態における構成を示す図である。
【図７】図７は、本発明に係るレベルシフト回路の構成の一例を示す図である。
【図８Ａ】図８Ａは、本発明によるチャージポンプ回路の動作（降圧動作）の一例を示すタイミングチャートである。
【図８Ｂ】図８Ｂは、本発明によるチャージポンプ回路の動作（降圧動作）の一例を示すタイミングチャートである。
【図９】図９は、本発明によるチャージポンプ回路の実施の形態における構成の変形例を示す図である。
【発明を実施するための形態】
【００４７】
以下、添付図面を参照しながら本発明の実施の形態を説明する。
【００４８】
（構成）
図６及び図７を参照して、本発明によるチャージポンプ回路の構成を説明する。図６は、本発明によるチャージポンプ回路の実施の形態における構成を示す図である。以下では、４段負電圧昇圧回路を一例として本発明によるチャージポンプ回路を説明する。
【００４９】
図６を参照して、本発明によるチャージポンプ回路は、第１スイッチＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ３Ａ、ＦＥＴ４Ａと第２スイッチＦＥＴ１Ｂ、ＦＥＴ２Ｂ、ＦＥＴ３Ｂ、ＦＥＴ４Ｂ、第３スイッチＦＥＴ５Ａ、第４スイッチＦＥＴ５Ｂ、第１容量Ｃ１Ａ、Ｃ２Ａ、Ｃ３Ａ、Ｃ４Ａ、第２容量Ｃ１Ｂ、Ｃ２Ｂ、Ｃ３Ｂ、Ｃ４Ｂ、平滑化容量Ｃａｖｅ、第１レベルシフト回路ＬＳ１Ａ、ＬＳ２Ａ、ＬＳ３Ａ、ＬＳ４Ａ、及び第２レベルシフト回路ＬＳ１Ｂ、ＬＳ２Ｂ、ＬＳ３Ｂ、ＬＳ４Ｂを具備する。
【００５０】
第１スイッチＦＥＴ１Ａ〜４Ａ、第２スイッチＦＥＴ１Ｂ〜４Ｂ、第３スイッチＦＥＴ５Ａ、第４スイッチＦＥＴ５Ｂとしては、導通時（ＯＮ）において電圧降下が小さいトランジスタ（例示：ＦＥＴ）が好適に利用される。
【００５１】
第１容量Ｃ１Ａ〜Ｃ４Ａ及び第２容量Ｃ１Ｂ〜Ｃ４Ｂは、昇圧用容量である。第１スイッチＦＥＴ１Ａ〜４Ａは、対応する第１容量Ｃ１Ａ〜Ｃ４Ａへのチャージを制御するスイッチ素子である。以下、第１容量Ｃ１Ａ〜Ｃ４Ａ及び第１スイッチＦＥＴ１Ａ〜４Ａを含む回路を第１チャージポンプ回路４と称す。第２スイッチＦＥＴ１Ｂ〜４Ｂは、対応する第２容量Ｃ１Ｂ〜Ｃ４Ｂへのチャージを制御するスイッチ素子である。以下、第２容量Ｃ１Ｂ〜Ｃ４Ｂ及び第２スイッチＦＥＴ１Ｂ〜４Ｂを含む回路を第２チャージポンプ回路５と称す。
【００５２】
第１スイッチＦＥＴ１Ａ〜ＦＥＴ４Ａ、及び第３スイッチＦＥＴ５Ａは、それぞれのソース及びドレインを介して直列に接続される。第１スイッチＦＥＴ１Ａ〜ＦＥＴ４Ａのそれぞれの接続ノードＷＡ１〜ＷＡ４には、対応する容量Ｃ１Ａ〜Ｃ４Ａの一端が接続される。本実施の形態における第１チャージポンプ回路４は、４段のチャージ回路によって構成される。
【００５３】
第１スイッチＦＥＴ１Ａ及び容量Ｃ１Ａは、第１チャージポンプ回路４における初段チャージ回路を構成する。第１スイッチＦＥＴ１ＡのソースドレインはＧＮＤ端子（０Ｖ）と接続ノードＷＡ１との間に接続され、容量Ｃ１Ａは入力信号φＡが供給される入力端子１と接続ノードＷＡ１との間に接続される。第１スイッチＦＥＴ２Ａ及び容量Ｃ２Ａは、第１チャージポンプ回路４における２段目のチャージ回路を構成する。第１スイッチＦＥＴ２Ａのソースドレインは接続ノードＷＡ１と接続ノードＷＡ２との間に接続され、容量Ｃ２Ａは入力信号φＢが供給される入力端子２と接続ノードＷＡ２との間に接続される。第１スイッチＦＥＴ３Ａ及び容量Ｃ３Ａは、第１チャージポンプ回路４における３段目のチャージ回路を構成する。第１スイッチＦＥＴ３Ａのソースドレインは接続ノードＷＡ２と接続ノードＷＡ３との間に接続され、容量Ｃ３Ａは初段の出力電圧が供給される接続ノードＷＡ１と接続ノードＷＡ３との間に接続される。第１スイッチＦＥＴ４Ａ及び容量Ｃ４Ａは、第１チャージポンプ回路４における４段目のチャージ回路を構成する。第１スイッチＦＥＴ４Ａのソースドレインは接続ノードＷＡ３と接続ノードＷＡ４との間に接続され、容量Ｃ４Ａは２段目の出力電圧が供給される接続ノードＷＡ２と接続ノードＷＡ４との間に接続される。尚、入力信号φＡ、φＢは、所定の周期でハイレベルとローレベルを交互に遷移し、互いに相補な関係を維持する。すなわち、入力信号φＡはハイレベルとローレベルを交互に遷移するクロック信号であり入力信号φＢは入力信号φＡの反転信号である。
【００５４】
又、第１スイッチＦＥＴ１Ａ〜ＦＥＴ４Ａのバックゲートは、それぞれが属するチャージ回路の出力端子である接続ノードＷＡ１〜ＷＡ４に接続される。
【００５５】
第２スイッチＦＥＴ１Ｂ〜ＦＥＴ４Ｂ、及び第３スイッチＦＥＴ５Ｂは、それぞれのソース及びドレインを介して直列に接続される。第２スイッチＦＥＴ１Ｂ〜ＦＥＴ４Ｂのそれぞれの接続ノードＷＢ１〜ＷＢ４には、対応する容量Ｃ１Ｂ〜Ｃ４Ｂの一端が接続される。本実施の形態における第２チャージポンプ回路５は、４段のチャージ回路によって構成される。
【００５６】
第２スイッチＦＥＴ１Ｂ及び容量Ｃ１Ｂは、第２チャージポンプ回路５における初段チャージ回路を構成する。第２スイッチＦＥＴ１ＢのソースドレインはＧＮＤ端子（０Ｖ）と接続ノードＷＢ１との間に接続され、容量Ｃ１Ｂは入力信号φＢが供給される入力端子２と接続ノードＷＢ１との間に接続される。第２スイッチＦＥＴ２Ｂ及び容量Ｃ２Ｂは、第２チャージポンプ回路５における２段目のチャージ回路を構成する。第２スイッチＦＥＴ２Ｂのソースドレインは接続ノードＷＢ１と接続ノードＷＢ２との間に接続され、容量Ｃ２Ｂは入力信号φＡが供給される入力端子１と接続ノードＷＢ２との間に接続される。第２スイッチＦＥＴ３Ｂ及び容量Ｃ３Ｂは、第２チャージポンプ回路５における３段目のチャージ回路を構成する。第２スイッチＦＥＴ３Ｂのソースドレインは接続ノードＷＢ２と接続ノードＷＢ３との間に接続され、容量Ｃ３Ｂは初段の出力電圧が供給される接続ノードＷＢ１と接続ノードＷＢ３との間に接続される。第２スイッチＦＥＴ４Ｂ及び容量Ｃ４Ｂは、第２チャージポンプ回路５における４段目のチャージ回路を構成する。第２スイッチＦＥＴ４Ｂのソースドレインは接続ノードＷＢ３と接続ノードＷＢ４との間に接続され、容量Ｃ４Ｂは２段目の出力電圧が供給される接続ノードＷＢ２と接続ノードＷＢ４との間に接続される。
【００５７】
又、第２スイッチＦＥＴ１Ｂ〜ＦＥＴ４Ｂのバックゲートは、それぞれが属するチャージ回路の出力端子である接続ノードＷＢ１〜ＷＢ４に接続される。
【００５８】
尚、各チャージポンプ回路において３段目のチャージ回路以降に設けられる容量の一端は、当該容量が属するチャージ回路（自段）の出力端子に接続され、他端は、自段と同時にチャージされるチャージ回路のうち、直前のチャージ回路の出力端子に接続されていることが好ましい。本実施の形態では、偶数段及び奇数段のそれぞれを同時にチャージしているため、３段目以降の容量は、当該容量と同一段（ｎ段目のチャージ回路）の出力電圧が供給される接続ノードと、２つ前の段（ｎ−２段目のチャージ回路）の出力電圧が供給される接続ノードとの間に接続されることが好ましい。
【００５９】
第３スイッチＦＥＴ５Ａ及び第４スイッチＦＥＴ５Ｂは、第１チャージポンプ回路４及び第２チャージポンプ回路５の出力の一方を選択して出力端子３に出力する出力制御回路７を構成する。詳細には、第３スイッチＦＥＴ５Ａは、ドレイン及びソースが出力端子３と第１チャージポンプ回路４の出力端子（接続ノードＷＡ５）との間に接続され、ゲートが第２チャージポンプ回路５の出力端子（接続ノードＷＢ５）に接続される。これにより、第３スイッチＦＥＴ５Ａは、第２チャージポンプ回路５の出力電圧に応じて第１チャージポンプ回路４と接続ノードＷＡ５との接続を制御する。同様に、第４スイッチＦＥＴ５Ｂは、ドレイン及びソースが出力端子３と第２チャージポンプ回路５の出力端子（接続ノードＷＢ５）との間に接続され、ゲートが第１チャージポンプ回路４の接続ノードＷＡ５に接続される。これにより、第４スイッチＦＥＴ５Ｂは、第１チャージポンプ回路４の出力電圧に応じて第２チャージポンプ回路５と接続ノードＷＢ５との接続を制御する。
【００６０】
又、第３スイッチＦＥＴ５Ａのバックゲートは、対応する第１チャージポンプ回路４の最終段（ここでは４段目）の出力端子である接続ノードＷＡ４に接続される。同様に第４スイッチＦＥＴ５Ｂのバックゲートは、対応する第２チャージポンプ回路５４の最終段（ここでは４段目）の出力端子である接続ノードＷＢ４に接続される。
【００６１】
以上のような構成により、出力制御回路７は、接続ノードＷＢ４の電圧がハイレベルのとき接続ノードＷＡ４の電圧を出力電圧ＶＣＰＬとして出力し、接続ノードＷＡ４の電圧がハイレベルのとき接続ノードＷＢ４の電圧を出力電圧ＶＣＰＬとして出力する。
【００６２】
第１レベルシフト回路ＬＳ１Ａ〜ＬＳ４Ａ及び第２レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂは、第１チャージポンプ回路４及び第２チャージポンプ回路５におけるスイッチング動作を制御する制御回路６を構成する。詳細には、第１レベルシフト回路ＬＳ１Ａ〜ＬＳ４Ａは、それぞれの出力が、対応する第１スイッチＦＥＴ１Ａ〜ＦＥＴ４Ａのゲートに接続され、それぞれのスイッチング動作（ＯＮ又はＯＦＦ）を制御する。第２レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂは、それぞれの出力が対応する第２スイッチＦＥＴ１Ｂ〜ＦＥＴ４Ｂのゲートに接続され、それぞれのスイッチング動作（ＯＮ又はＯＦＦ）を制御する。ここで、入力電圧ＶＡ、ＶＢは、それぞれ入力信号φＡ、φＢの反転信号である。
【００６３】
第１レベルシフト回路ＬＳ１Ａ〜ＬＳ４Ａ及び第２レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂは、レベルシフトを行いつつ、入力電圧と反転の出力を出す回路であれば、どのような構成のレベルシフト回路でも構わない。本実施の形態では、図７に示すように、簡易に実現できるインバータ回路を、レベルシフト回路として利用する。詳細には、第１レベルシフト回路ＬＳ１Ａ〜ＬＳ４Ａ及び第２レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂは、第１電源端子１１及び第２電源端子１２との間にソース及びドレインが直列に接続されたＰＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴを備えるインバータである。ＰＭＯＳＦＥＴ１０及びＮＭＯＳＦＥＴのそれぞれのソースは、バックゲートに接続されている。ここでは、レベルシフト回路に対する入力電圧ＩＮと第１電源端子１１に供給される電圧（第１電源電圧）の差が、ＰＭＯＳＦＥＴ１０の閾値電圧よりも小さい場合、第１電源電圧が出力電圧ＯＵＴとして出力され、当該差が閾値電圧よりも大きい場合、第２電源端子１２に供給される第２電源電圧が出力電圧ＯＵＴとして出力される。
【００６４】
図６を参照して、第１レベルシフト回路ＬＳ１Ａ〜ＬＳ４Ａのそれぞれは、それぞれの出力信号によって、対応する第１スイッチＦＥ１Ａ〜ＦＥ４Ａのスイッチング動作（ＯＮ、ＯＦＦ）を制御する。又、第２レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂのそれぞれは、それぞれの出力信号によって、対応する第２スイッチＦＥ１Ｂ〜ＦＥ４Ｂのスイッチング動作（ＯＮ、ＯＦＦ）を制御する。
【００６５】
先ずチャージポンプ回路における初段チャージ回路のスイッチング動作を制御する第１レベルシフト回路ＬＳ１Ａ及び第２レベルシフト回路ＬＳ１Ｂの構成の詳細を説明する。第１レベルシフト回路ＬＳ１Ａの第１電源端子１１は入力端子１に接続され、ここから入力信号φＡが供給される。又、第１レベルシフト回路ＬＳ１Ａの第２電源端子１２は接続ノードＷＡ１に接続され、ここから第１チャージポンプ回路４における初段の出力電圧が供給される。更に、第１レベルシフト回路ＬＳ１Ａに対する入力電圧ＩＮとして、入力電圧ＶＡが供給される。以上のことから、第１レベルシフト回路ＬＳ１Ａは、入力電圧ＶＡと入力信号φＡとに応じて、第１スイッチＦＥＴ１Ａのゲートに入力する電圧ＶＧＡ１を決定する。一方、第２レベルシフト回路ＬＳ１Ｂの第１電源端子１１は入力端子２に接続され、ここから入力信号φＢが供給される。又、第２レベルシフト回路ＬＳ１Ｂの第２電源端子１２は接続ノードＷＢ１に接続され、ここから第２チャージポンプ回路５における初段の出力電圧が供給される。更に、第２レベルシフト回路ＬＳ１Ｂに対する入力電圧ＩＮとして、入力電圧ＶＢが供給される。以上のことから、第２レベルシフト回路ＬＳ１Ｂは、入力電圧ＶＢと入力信号φＢとに応じて、第２スイッチＦＥＴ１Ｂのゲートに入力する電圧ＶＧＢ１を決定する。
【００６６】
次に、チャージポンプ回路における２段目のスイッチング動作を制御する第１レベルシフト回路ＬＳ２Ａ及び第２レベルシフト回路ＬＳ２Ｂの構成の詳細を説明する。第１レベルシフト回路ＬＳ２Ａの第１電源端子１１は、接続ノードＷＢ１に接続され、ここから第２チャージポンプ回路５における初段の出力電圧が供給される。第１レベルシフト回路ＬＳ２Ａの第２電源端子１２は接続ノードＷＡ２に接続され、ここから第１チャージポンプ回路４における２段目の出力電圧が供給される。更に、第１レベルシフト回路ＬＳ２Ａに対する入力電圧ＩＮとして、接続ノードＷＡ１から第１チャージポンプ回路４における初段の出力電圧が供給される。以上のことから、第１レベルシフト回路ＬＳ２Ａは、第１チャージポンプ回路４及び第２チャージポンプ回路５における初段の出力電圧に応じて、第１チャージポンプ回路４における２段目の第１スイッチＦＥＴ２Ａのゲートに入力する電圧ＶＧＡ２を決定する。一方、第２レベルシフト回路ＬＳ２Ｂの第１電源端子１１は、接続ノードＷＡ１に接続され、ここから第１チャージポンプ回路４における初段の出力電圧が供給される。第２レベルシフト回路ＬＳ２Ｂの第２電源端子１２は接続ノードＷＢ２に接続され、ここから第２チャージポンプ回路５における２段目の出力電圧が供給される。更に、第２レベルシフト回路ＬＳ２Ｂに対する入力電圧ＩＮとして、接続ノードＷＢ１から第１チャージポンプ回路５における初段の出力電圧が供給される。以上のことから、第２レベルシフト回路ＬＳ２Ｂは、第１チャージポンプ回路４及び第２チャージポンプ回路５における初段の出力電圧に応じて、第１チャージポンプ回路４における２段目の第２スイッチＦＥＴ２Ｂのゲートに入力する電圧ＶＧＢ２を決定する。
【００６７】
次に、チャージポンプ回路における３段目のスイッチング動作を制御する第１レベルシフト回路ＬＳ３Ａ及び第２レベルシフト回路ＬＳ３Ｂの構成の詳細を説明する。第１レベルシフト回路ＬＳ３Ａの第１電源端子１１は、接続ノードＷＢ２に接続され、ここから第２チャージポンプ回路５における２段目の出力電圧が供給される。第１レベルシフト回路ＬＳ３Ａの第２電源端子１２は接続ノードＷＡ３に接続され、ここから第１チャージポンプ回路４における３段目の出力電圧が供給される。更に、第１レベルシフト回路ＬＳ３Ａに対する入力電圧ＩＮとして、接続ノードＷＡ２から第１チャージポンプ回路４における２段目の出力電圧が供給される。以上のことから、第１レベルシフト回路ＬＳ３Ａは、第１チャージポンプ回路４及び第２チャージポンプ回路５における２段目の出力電圧に応じて、第１チャージポンプ回路４における３段目の第１スイッチＦＥＴ３Ａのゲートに入力する電圧ＶＧＡ３を決定する。一方、第２レベルシフト回路ＬＳ３Ｂの第１電源端子１１は、接続ノードＷＡ２に接続され、ここから第１チャージポンプ回路４における２段目の出力電圧が供給される。第２レベルシフト回路ＬＳ３Ｂの第２電源端子１２は接続ノードＷＢ３に接続され、ここから第２チャージポンプ回路５における３段目の出力電圧が供給される。更に、第２レベルシフト回路ＬＳ３Ｂに対する入力電圧ＩＮとして、接続ノードＷＢ２から第１チャージポンプ回路５における２段目の出力電圧が供給される。以上のことから、第２レベルシフト回路ＬＳ３Ｂは、第１チャージポンプ回路４及び第２チャージポンプ回路５における２段目の出力電圧に応じて、第１チャージポンプ回路４における３段目の第２スイッチＦＥＴ３Ｂのゲートに入力する電圧ＶＧＢ３を決定する。
【００６８】
次に、チャージポンプ回路における４段目のスイッチング動作を制御する第１レベルシフト回路ＬＳ４Ａ及び第２レベルシフト回路ＬＳ４Ｂの構成の詳細を説明する。第１レベルシフト回路ＬＳ４Ａの第１電源端子１１は、接続ノードＷＢ３に接続され、ここから第２チャージポンプ回路５における３段目の出力電圧が供給される。第１レベルシフト回路ＬＳ４Ａの第２電源端子１２は接続ノードＷＡ４に接続され、ここから第１チャージポンプ回路４における４段目の出力電圧が供給される。更に、第１レベルシフト回路ＬＳ４Ａに対する入力電圧ＩＮとして、接続ノードＷＡ３から第１チャージポンプ回路４における３段目の出力電圧が供給される。以上のことから、第１レベルシフト回路ＬＳ４Ａは、第１チャージポンプ回路４及び第２チャージポンプ回路５における３段目の出力電圧に応じて、第１チャージポンプ回路４における４段目の第１スイッチＦＥＴ４Ａのゲートに入力する電圧ＶＧＡ４を決定する。一方、第２レベルシフト回路ＬＳ４Ｂの第１電源端子１１は、接続ノードＷＡ３に接続され、ここから第１チャージポンプ回路４における３段目の出力電圧が供給される。第２レベルシフト回路ＬＳ４Ｂの第２電源端子１２は接続ノードＷＢ４に接続され、ここから第２チャージポンプ回路５における４段目の出力電圧が供給される。更に、第２レベルシフト回路ＬＳ４Ｂに対する入力電圧ＩＮとして、接続ノードＷＢ３から第１チャージポンプ回路５における３段目の出力電圧が供給される。以上のことから、第２レベルシフト回路ＬＳ４Ｂは、第１チャージポンプ回路４及び第２チャージポンプ回路５における３段目の出力電圧に応じて、第１チャージポンプ回路４における４段目の第２スイッチＦＥＴ４Ｂのゲートに入力する電圧ＶＧＢ４を決定する。
【００６９】
以上のような構成により、本発明によるチャージポンプ回路は、例えば、電圧値“ＶＤＤ”をハイレベル、ＧＮＤ“０Ｖ”をローレベルとした入力信号φＡ、φＢによって、偶数段及び奇数段の容量を交互にチャージする。これにより、安定期となる段階で、初段の容量Ｃ１Ａ、Ｃ１Ｂは電圧“ＶＤＤ”にチャージされ、２段目から最終段（４段目）の各々は電圧“２ＶＤＤ”にチャージされる。
【００７０】
（動作）
図６、図８Ａ及び図８Ｂを参照して、安定期における本発明によるチャージポンプ回路の動作の詳細を説明する。以下では、電圧値“ＶＤＤ”をハイレベル、ＧＮＤ“０Ｖ”をローレベルとした入力信号φＡ、φＢが入力される場合を一例に説明する。又、説明の簡単化のため、スイッチにおけるオン抵抗による電圧降下はないものとして説明する。
【００７１】
図８Ａ、及び図８Ｂは、本発明によるチャージポンプ回路の動作（降圧動作）の一例を示すタイミングチャートである。図８Ａ、図８Ｂを参照して、時系列順にｔＡ、ｔＢ、ｔＣ、ＴＤとすると、期間（ｔ＜ｔＡ、ｔＤ＜ｔ）において、入力信号φＡ、及び入力電圧ＶＢがローレベル、入力信号φＢ、及び入力電圧ＶＡがハイレベルとなり、ＶＢ期間（ｔＢ＜ｔ＜ｔＣ）において入力信号φＡ、及び入力電圧ＶＢがハイレベル、入力信号φＢ、及び入力電圧ＶＡがローレベルとなる。又、入力信号φＡ、φＢの信号レベルが遷移する際の所定の期間（ｔＡ＜ｔ＜ｔＢ、及びｔＣ＜ｔ＜ｔＤ）、入力信号φＡ、φＢはともにローレベル（０Ｖ）となる。
【００７２】
本発明におけるチャージポンプ回路の初段（１段目）の動作を説明する。
【００７３】
先ず、第１チャージポンプ回路４の初段（１段目）、及びその制御回路の動作を説明する。
【００７４】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、入力電圧ＶＡはローレベル“ＧＮＤ”となる。この際、レベルシフト回路ＬＳ１Ａの電源端子１１には入力端子１から“ＶＤＤ”が供給され、電源端子１２は接続ノードＷＡ１から電圧が供給される。このとき、レベルシフト回路ＬＳ１Ａに対する入力電圧ＶＡがローレベルであるため、レベルシフト回路ＬＳ１Ａの出力電圧ＶＧＡ１は“ＶＤＤ”となる。これにより、スイッチＦＥＴ１ＡはＯＮとなり、容量Ｃ１Ａは、入力端子１から容量Ｃ１Ａを通り、スイッチＦＥＴ１Ａを通る電流によって充電され、その充電電圧は“ＶＤＤ”となる。
【００７５】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、入力電圧ＶＡはハイレベル“ＶＤＤ”となる。この際、レベルシフト回路ＬＳ１Ａの電源端子１１には入力端子１から“０Ｖ”が供給され、電源端子１２には接続ノードＷＡ１から電圧が供給される。このとき、レベルシフト回路ＬＳ１Ａに対する入力電圧ＶＡがハイレベルであるため、レベルシフト回路ＬＳ１Ａの出力電圧ＶＧＡ１は、接続ノードＷＡ１と同電位となる。これにより、スイッチＦＥＴ１ＡはＯＦＦとなる。この際、容量Ｃ１Ａは、電圧“ＶＤＤ”で充電されており、その一端は、電圧“０Ｖ”の入力端子１に接続されているため、容量Ｃ１Ａの接続ノードＷＡ１の電位（第１チャージポンプ回路４の初段の出力）は“−ＶＤＤ”となる。
【００７６】
以上のことから、上述した２つの状態（入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間）において、レベルシフト回路ＬＳ１Ａを構成するＰＭＯＳＦＥＴ１０、ＮＭＯＳＦＥＴ２０、及び、スイッチＦＥＴ１Ａに印加される電圧はＶＤＤを越えることはない。
【００７７】
次に、第２チャージポンプ回路５の初段（１段目）、及びその制御回路の動作を説明する。
【００７８】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、入力電圧ＶＢはハイレベル“ＶＤＤ”となる。レベルシフト回路ＬＳ１Ｂの電源端子１１には入力端子２から“０Ｖ”が供給され、電源端子１２には接続ノードＷＢ１から電圧が供給される。このとき、レベルシフト回路ＬＳ１Ｂに対する入力電圧ＶＢがハイレベルであるため、レベルシフト回路ＬＳ１Ｂの出力電圧ＶＧＢ１は接続ノードＷＢ１と同電位となる。これにより、スイッチＦＥＴ１ＢはＯＦＦとなる。この際、容量Ｃ１Ｂは、電圧“ＶＤＤ”で充電されており、その一端は、電圧“０Ｖ”の入力端子２に接続されているため、容量Ｃ１Ｂの他端（接続ノードＷＢ１）の電位（第２チャージポンプ回路５の初段の出力）は“−ＶＤＤ”となる。
【００７９】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、入力電圧ＶＢはローレベル“ＧＮＤ”となる。この際、レベルシフト回路ＬＳ１Ｂの電源端子１１には入力端子２から“ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ１から電圧が供給される。レベルシフト回路ＬＳ１Ｂに対する入力電圧ＶＢがローレベルであるため、レベルシフト回路ＬＳ１Ｂの出力電圧ＶＧＢ１は“ＶＤＤ”となる。これにより、スイッチＦＥＴ１ＢはＯＮとなり、入力信号φＢが“ＶＤＤ”であるため、容量Ｃ１Ｂの他端（接続ノードＷＢ１）の電位は“０Ｖ”となる。この結果、容量Ｃ１Ｂには“ＶＤＤ”の電圧が充電される。
【００８０】
レベルシフト回路ＬＳ１Ｂを構成するＮＭＯＳＦＥＴ２０におけるゲート、ソース、及びバックゲートのそれぞれ電位は“０Ｖ”であるのでＯＦＦとなる。又、ＰＭＯＳＦＥＴ１０は、ゲートが０Ｖ、ソース及びバックゲートの電位が“ＶＤＤ”であるためＯＮとなり、出力電圧ＶＧＢ１は“ＶＤＤ”となる。従って、この期間中（ｔ＜ｔＡ、ｔ＞ｔＤ）、レベルシフト回路ＬＳ１Ｂには貫通電流は流れない。
【００８１】
以上のことから、上述の２つの状態（入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間）において、レベルシフトＬＳ１Ｂを構成するＰＭＯＳＦＥＴ１０、ＮＭＯＳＦＥＴ２０、及び、スイッチＦＥＴ１Ｂに印加される電圧は、“ＶＤＤ”を越えることはない。
【００８２】
次に、本発明によるチャージポンプ回路の２段目の動作について説明する。
【００８３】
先ず、第１チャージポンプ回路４の２段目、及びその制御回路の動作を説明する。
【００８４】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように接続ノードＷＡ１は“０Ｖ”であり、接続ノードＷＢ１は“−ＶＤＤ”である。レベルシフト回路ＬＳ２Ａの電源端子１１には接続ノードＷＢ１から“ＶＤＤ”が供給され、電源端子１２には接続ノードＷＡ２から電圧が供給される。このとき、レベルシフト回路ＬＳ２Ａに対する入力電圧として接続ノードＷＡ１から“０Ｖ”が供給されるため、レベルシフト回路ＬＳ２Ａの出力電圧ＶＧＡ２は接続ノードＷＡ２と同電位となる。これにより、スイッチＦＥＴ２ＡはＯＦＦとなる。この際、容量Ｃ２Ａは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“０Ｖ”の入力端子２に接続されているため、容量Ｃ２Ａの他端（接続ノードＷＡ２）の電位（第１チャージポンプ回路４の２段目の出力）は“−２ＶＤＤ”となる。
【００８５】
以上のことから、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ２Ａにおける入力電圧は“０Ｖ”、電源電圧は“−ＶＤＤ”、“−２ＶＤＤ”、出力電圧ＶＧＡ２は“−２ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ２Ａを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ２Ａのゲート電圧は−２ＶＤＤであり、ソース−ドレインは、接続ノードＷＡ１“０Ｖ”と接続ノードＷＡ２“−２ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ２Ａに印加される最大電圧は“２ＶＤＤ”となる。
【００８６】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、上述のように接続ノードＷＡ１は“−ＶＤＤ”であり、接続ノードＷＢ１は“０Ｖ”である。レベルシフト回路ＬＳ２Ａの電源端子１１には接続ノードＷＢ１から“０Ｖ”が供給され、電源端子１２には接続ノードＷＡ２から電圧が供給される。このとき、レベルシフト回路ＬＳ２Ａに対する入力電圧として接続ノードＷＡ１から“−ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ２Ａの出力電圧ＶＧＡ２は接続ノードＷＢ１と同電位の“０Ｖ”となる。これにより、スイッチＦＥＴ２ＡはＯＮとなり、容量Ｃ２Ａの一端には入力端子２から“ＶＤＤ”が供給され、他端（接続ノードＷＡ２）にはスイッチＦＥＴ２Ａを通して“−ＶＤＤ”が供給される。この結果、容量Ｃ２Ａは、電圧“２ＶＤＤ”で充電されることとなる。
【００８７】
以上のことから、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、レベルシフト回路ＬＳ２Ａにおける入力電圧は“−ＶＤＤ”、電源電圧は“０Ｖ”、“−ＶＤＤ”、出力電圧ＶＧＡ２は“０”となる。すなわち、レベルシフト回路ＬＳ２Ａを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ２Ａのゲート電圧は“０Ｖ”であり、ソース−ドレインは、接続ノードＷＡ１“−ＶＤＤ”と接続ノードＷＡ２“−ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ２Ａに印加される最大電圧は“ＶＤＤ”となる。
【００８８】
次に、第２チャージポンプ回路５の２段目、及びその制御回路の動作を説明する。
【００８９】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように、接続ノードＷＢ１は“−ＶＤＤ”であり、接続ノードＷＡ１は“０Ｖ”である。レベルシフト回路ＬＳ２Ｂの電源端子１１には接続ノードＷＡ１から“０Ｖ”が供給され、電源端子１２には接続ノードＷＢ２から電圧が供給される。このとき、レベルシフト回路ＬＳ２Ｂに対する入力電圧として、接続ノードＷＢ１から“−ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ２Ｂの出力電圧ＶＧＢ２は接続ノードＷＡ１と同電位の“０Ｖ”となる。これにより、スイッチＦＥＴ２ＢはＯＮとなり、容量Ｃ２Ｂの一端には入力端子１から“ＶＤＤ”が供給され、他端（接続ノードＷＢ２）にはスイッチＦＥＴ２Ｂを通して“−ＶＤＤ”が供給される。この結果、容量Ｃ２Ｂには“２ＶＤＤ”の電圧が充電される。
【００９０】
以上のことから、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ２Ｂにおける入力電圧は“−ＶＤＤ”、電源電圧は“０Ｖ”、“−ＶＤＤ”、出力電圧ＶＧＢ２は“０Ｖ”となる。すなわち、レベルシフト回路ＬＳ２Ｂを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ２Ｂのゲート電圧は“０Ｖ”であり、ソース−ドレインは、接続ノードＷＡ１“−ＶＤＤ”と接続ノードＷＡ２“−ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ２Ｂに印加される最大電圧は“ＶＤＤ”となる。
【００９１】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、上述のように接続ノードＷＢ１は“０Ｖ”であり、接続ノードＷＡ１は“−ＶＤＤ”である。レベルシフト回路ＬＳ２Ｂの電源端子１１には、接続ノードＷＡ１から“−ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ２から電圧が供給される。このときレベルシフト回路ＬＳ２Ｂに対する入力電圧として接続ノードから“０Ｖ”が供給されるため、レベルシフト回路ＬＳ２Ｂの出力電圧ＶＧＢ２は接続ノードＷＢ２と同電位となる。これにより、スイッチＦＥＴ２ＢはＯＦＦとなる。この際、容量Ｃ２Ｂは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“０Ｖ”の入力端子１に接続されているため、容量Ｃ２Ｂの他端（接続ノードＷＢ２）の電位（第２チャージポンプ回路５の２段目の出力）は“−２ＶＤＤ”となる。
【００９２】
以上のことから、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、レベルシフト回路ＬＳ２Ｂにおける入力電圧は“０Ｖ”、電源電圧は“−ＶＤＤ”、“−２ＶＤＤ”、出力電圧ＶＧＢ２は“−２ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ２Ｂを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ２Ｂのゲート電圧は“−２ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＢ１“０Ｖ”と接続ノードＷＢ２“−２ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ２Ｂに印加される最大電圧は“２ＶＤＤ”となる。
【００９３】
以上のように、本発明によるチャージポンプ回路の２段目の出力電圧（接続ノードＷＡ２、ＷＢ２における電圧）は“−２ＶＤＤ”に昇圧される。このとき、２段目においてスイッチやレベルシフト回路に用いられるトランジスタに印加される最大電圧（絶対値）は、２ＶＤＤとなる。
【００９４】
次に、本発明によるチャージポンプ回路の３段目の動作について説明する。
【００９５】
先ず、第１チャージポンプ回路４の３段目、及びその制御回路の動作を説明する。
【００９６】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように接続ノードＷＡ２は“−２ＶＤＤ”であり、接続ノードＷＢ２は“−ＶＤＤ”である。レベルシフト回路ＬＳ３Ａの電源端子１１には接続ノードＷＢ２から“−ＶＤＤ”が供給され、電源端子１２には接続ノードＷＡ３から電圧が供給される。このとき、レベルシフト回路ＬＳ３Ａに対する入力電圧として接続ノードＷＡ２から“−２ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ３Ａの出力電圧ＶＧＡ３は“−ＶＤＤ”となる。これにより、スイッチＦＥＴ３ＡはＯＮとなり、容量Ｃ３Ａの一端には接続ノードＷＡ１から“０Ｖ”が供給され、他端（接続ノードＷＡ３）にはスイッチＦＥＴ３Ａを通して“−２ＶＤＤ”が供給される。この結果、容量Ｃ３Ａは２ＶＤＤで充電される。
【００９７】
以上のことから、入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ３Ａにおける入力電圧は“−２ＶＤＤ”、電源電圧は“ＶＤＤ”、“−２ＶＤＤ”、出力電圧ＶＧＡ３は“−ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ３Ａを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ３Ａのゲート電圧は“−ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ１“−２ＶＤＤ”と接続ノードＷＡ２“−２ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ３Ａに印加される最大電圧は“ＶＤＤ”となる。
【００９８】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（＜ｔＡ、＞ｔＤ）では、上述のように接続ノードＷＡ２は“−ＶＤＤ”であり、接続ノードＷＢ２は“−２ＶＤＤ”である。レベルシフト回路ＬＳ３Ａの電源端子１１には、接続ノードＷＢ２から“−２ＶＤＤ”が供給され、電源端子１２には接続ノードＷＡ３から電圧が供給される。このとき、レベルシフト回路ＬＳ３Ａに対する入力電圧として接続ノードＷＡ２から“−ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ３Ａの出力電圧ＶＧＡ３は接続ノードＷＡ３と同電位となる。これにより、スイッチＦＥＴ３ＡはＯＦＦとなる。この際、容量Ｃ３Ａは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“−ＶＤＤ”の接続ノードＷＡ１に接続されているため、容量Ｃ３Ａの他端（接続ノードＷＡ３）の電位（第１チャージポンプ回路４の３段目の出力）は“−３ＶＤＤ”となる。
【００９９】
以上のことから、入力信号φＡがローレベルであり、φＢがハイレベルの区間（＜ｔＡ、＞ｔＤ）において、レベルシフト回路ＬＳ３Ａにおける入力電圧は“−ＶＤＤ”、電源電圧は“−２ＶＤＤ”、“−３ＶＤＤ”、出力電圧ＶＧＡ３は“−３ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ３Ａを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ３Ａのゲート電圧は“−３ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ２“−ＶＤＤ”と接続ノードＷＡ３“−３ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ３Ａに印加される最大電圧は“２ＶＤＤ”となる。
【０１００】
次に、第２チャージポンプ回路５の３段目、及びその制御回路の動作を説明する。
【０１０１】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように接続ノードＷＢ２は“−ＶＤＤ”であり、接続ノードＷＡ２は“−２ＶＤＤ”である。レベルシフト回路ＬＳ３Ｂの電源端子１１には接続ノードＷＡ２から“−２ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ３から電圧が供給される。このとき、レベルシフト回路ＬＳ３Ｂに対する入力電圧として、接続ノードＷＢ２から“−ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ３Ｂの出力電圧ＶＧＢ３は接続ノードＷＢ３と同電位となる。これにより、スイッチＦＥＴ３ＢはＯＦＦとなる。この際、容量Ｃ３Ｂは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“２ＶＤＤ”の接続ノードＷＢ１に接続されているため、容量Ｃ３Ｂの他端（接続ノードＷＢ３）の電位（第２チャージポンプ回路５の３段目の出力）は“−３ＶＤＤ”となる。
【０１０２】
以上のことから、入力信号φＡがハイレベル、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ３Ｂにおける入力電圧は“−ＶＤＤ”、電源電圧は“−２ＶＤＤ”、“−３ＶＤＤ”、出力電圧ＶＧＢ３は“−３ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ３Ｂを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ３Ｂのゲート電圧は“−３ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＢ２“−ＶＤＤ”と接続ノードＷＢ３“−３ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ３Ｂに印加される最大電圧は“２ＶＤＤ”となる。
【０１０３】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、上述のように接続ノードＷＢ２は“−２ＶＤＤ”であり、接続ノードＷＡ２は“−ＶＤＤ”である。レベルシフト回路ＬＳ３Ｂの電源端子１１には接続ノードＷＡ２から“−ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ３から電圧が供給される。このとき、レベルシフト回路ＬＳ３Ｂに対する入力電圧として接続ノードＷＢ２から“−２ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ３Ｂの出力電圧ＶＧＢ３は接続ノードＷＡ２と同電位の“−ＶＤＤ”となる。これにより、スイッチＦＥＴ３ＢはＯＮとなり、容量Ｃ３Ｂの一端には接続ノードＷＢ１から０Ｖが供給され、他端（接続ノードＷＢ３）にはスイッチＦＥＴ３Ｂを通して“−２ＶＤＤ”が供給される。この結果、容量Ｃ３Ｂは２ＶＤＤで充電される。
【０１０４】
以上のことから、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（＜ｔＡ、＞ｔＤ）において、レベルシフト回路ＬＳ３Ｂにおける入力電圧は“−２ＶＤＤ”、電源電圧は“−ＶＤＤ”、“−２ＶＤＤ”、出力電圧ＶＧＢ３は“−ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ３Ｂを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ３Ｂのゲート電圧は“−ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ１“−２ＶＤＤ”と接続ノードＷＡ２“−２ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ３Ｂに印加される最大電圧は“ＶＤＤ”となる。
【０１０５】
以上のように、本発明によるチャージポンプ回路の３段目の出力電圧（接続ノードＷＡ３、ＷＢ３における電圧）は“−３ＶＤＤ”に昇圧される。このとき、３段目においてスイッチやレベルシフト回路に用いられるトランジスタに印加される最大電圧（絶対値）は、２ＶＤＤとなる。
【０１０６】
次に、本発明によるチャージポンプ回路の４段目の動作について説明する。
【０１０７】
先ず、第１チャージポンプ回路４の最終段（４段目）、及びその制御回路の動作を説明する。
【０１０８】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように接続ノードＷＡ３は“−２ＶＤＤ”であり、接続ノードＷＢ３は“−３ＶＤＤ”である。レベルシフト回路ＬＳ４Ａの電源端子１１には接続ノードＷＢ３から“−３ＶＤＤ”が供給され、電源端子１２には接続ノードＷＡ４から電圧が供給される。このときレベルシフト回路ＬＳ４Ａに対する入力電圧として接続ノードＷＡ３から“−２ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ４Ａの出力電圧ＶＧＡ４は接続ノードＷＡ４と同電位となる。これにより、スイッチＦＥＴ４ＡはＯＦＦとなる。この際、容量Ｃ４Ａは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“−２ＶＤＤ”の接続ノードＷＡ２に接続されているため、容量Ｃ３Ａの他端（接続ノードＷＡ４）の電位（第１チャージポンプ回路４の４段目の出力）は“−４ＶＤＤ”となる。
【０１０９】
以上のことから、入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ４Ａにおける入力電圧は“−２ＶＤＤ”、電源電圧は“−３ＶＤＤ”、“−４ＶＤＤ”、出力電圧ＶＧＡ４は“−４ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ４Ａを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ４Ａのゲート電圧は“−４ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ３“−２ＶＤＤ”と接続ノードＷＡ４“−４ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ４Ａに印加される最大電圧は“２ＶＤＤ”となる。
【０１１０】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、上述のように接続ノードＷＡ３は“−３ＶＤＤ”であり、接続ノードＷＢ３は“−２ＶＤＤ”である。レベルシフト回路ＬＳ４Ａの電源端子１１には、接続ノードＷＢ３から“２ＶＤＤ”が供給され、電源端子１２には接続ノードＷＡ４から電圧が供給される。このときレベルシフト回路ＬＳ４Ａに対する入力電圧として接続ノードＷＡ３から“−３ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ４Ａの出力電圧ＶＧＡ４は“−２ＶＤＤ”となる。これにより、スイッチＦＥＴ４ＡはＯＮとなり、容量Ｃ４Ａの一端には接続ノードＷＡ２から“−ＶＤＤ”が供給され、他端（接続ノードＷＡ４）にはスイッチＦＥＴ４Ａを通して“−３ＶＤＤ”が供給される。この結果、容量Ｃ４Ａは２ＶＤＤで充電される。
【０１１１】
以上のことから、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、レベルシフト回路ＬＳ４Ａにおける入力電圧は“−３ＶＤＤ”、電源電圧は“−２ＶＤＤ”、“−３ＶＤＤ”、出力電圧ＶＧＡ４は“−２ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ４Ａを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ４Ａのゲート電圧は“−２ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ１“−３ＶＤＤ”と接続ノードＷＡ２“−３ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ４Ａに印加される最大電圧は“ＶＤＤ”となる。
【０１１２】
次に、第２チャージポンプ回路５の最終段（４段目）、及びその制御回路の動作を説明する。
【０１１３】
入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）では、上述のように接続ノードＷＢ３は“−３ＶＤＤ”であり、接続ノードＷＡ３は“−２ＶＤＤ２である。レベルシフト回路ＬＳ４Ｂの電源端子１１には、接続ノードＷＡ３から“−２ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ４から電圧が供給される。このときレベルシフト回路ＬＳ４Ｂに対する入力電圧として接続ノードＷＢ３から“−３ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ４Ｂの出力電圧ＶＧＢ４は“−２ＶＤＤ”となる。これにより、スイッチＦＥＴ４ＢはＯＮとなり、容量Ｃ４Ｂの一端には接続ノードＷＢ２から“−ＶＤＤ）が供給され、他端（接続ノードＷＢ４）にはスイッチＦＥＴ４Ｂを通して“−３ＶＤＤ”が供給される。この結果、容量Ｃ４Ｂは２ＶＤＤで充電される。
【０１１４】
以上のことから、入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、レベルシフト回路ＬＳ４Ｂにおける入力電圧は“−３ＶＤＤ”、電源電圧は“−２ＶＤＤ”、“−３ＶＤＤ”、出力電圧ＶＧＢ４は“−２ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ４Ｂを構成する素子にかかる最大電圧は“ＶＤＤ”となる。又、スイッチＦＥＴ４Ｂのゲート電圧は“−２ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＡ１“−３ＶＤＤ”と接続ノードＷＡ２“−３ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ４Ａに印加される最大電圧は“ＶＤＤ”となる。
【０１１５】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、上述のように接続ノードＷＢ３は“−２ＶＤＤ”であり、接続ノードＷＡ３は“−３ＶＤＤ”である。レベルシフト回路ＬＳ４Ｂの電源端子１１には接続ノードＷＡ３から“−３ＶＤＤ”が供給され、電源端子１２には接続ノードＷＢ４から電圧が供給される。このとき、レベルシフト回路ＬＳ４Ｂに対する入力電圧として接続ノードＷＢ３から“−２ＶＤＤ”が供給されるため、レベルシフト回路ＬＳ４Ｂの出力電圧ＶＧＢ４は接続ノードＷＢ４と同電位となる。これにより、スイッチＦＥＴ４ＢはＯＦＦとなる。この際、容量Ｃ４Ｂは、電圧“２ＶＤＤ”で充電されており、その一端は、電圧“−２ＶＤＤ”の接続ノードＷＢ２に接続されているため、容量Ｃ４Ｂの他端（接続ノードＷＢ４）の電位（第２チャージポンプ回路５の４段目の出力）は“−４ＶＤＤ”となる。
【０１１６】
以上のことから、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、レベルシフト回路ＬＳ４Ｂにおける入力電圧は“−２ＶＤＤ”、電源電圧は“−３ＶＤＤ”、“−４ＶＤＤ”、出力電圧ＶＧＢ４は“−４ＶＤＤ”となる。すなわち、レベルシフト回路ＬＳ４Ｂを構成する素子にかかる最大電圧は“２ＶＤＤ”となる。又、スイッチＦＥＴ４Ｂのゲート電圧は“−４ＶＤＤ”であり、ソース−ドレインは、接続ノードＷＢ３“−２ＶＤＤ”と接続ノードＷＢ４“−４ＶＤＤ”との間に接続される。このため、スイッチＦＥＴ４Ｂに印加される最大電圧は“２ＶＤＤ”となる。
【０１１７】
以上のように、本発明によるチャージポンプ回路の４段目の出力電圧（接続ノードＷＡ４、ＷＢ４における電圧）は“−４ＶＤＤ”に昇圧される。このとき、４段目においてスイッチやレベルシフト回路に用いられるトランジスタに印加される最大電圧（絶対値）は、２ＶＤＤとなる。
【０１１８】
一方、入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、スイッチＦＥＴ５Ａのゲートに供給される電圧（接続ノードＷＢ４の電圧）は、“−３ＶＤＤ”となり、スイッチＦＥＴ５Ａの一端（接続ノードＷＡ４）は、“−４ＶＤＤ”となる。又、スイッチＦＥＴ５Ｂのゲートに供給される電圧（接続ノードＷＡ４の電圧）は、“−４ＶＤＤ”となり、スイッチＦＥＴ５Ｂの一端（接続ノードＷＢ４）は、“−３ＶＤＤ”となる。従って、スイッチＦＥＴ５Ａはオンとなり、スイッチＦＥＴ５Ｂはオフとなる。この結果、区間（ｔＢ＜ｔ＜ｔＣ）では、接続ノードＷＡ４から供給される電圧“−４ＶＤＤ”が出力電圧ＶＣＰＬとして出力端子３から出力される。
【０１１９】
一方、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、スイッチＦＥＴ５Ａのゲートに供給される電圧（接続ノードＷＢ４の電圧）は、“−４ＶＤＤ”となり、スイッチＦＥＴ５Ａの一端（接続ノードＷＡ４）は、“−３ＶＤＤ”となる。又、スイッチＦＥＴ５Ｂのゲートに供給される電圧（接続ノードＷＡ４の電圧）は、“−３ＶＤＤ”となり、スイッチＦＥＴ５Ｂの一端（接続ノードＷＢ４）は、“−４ＶＤＤ”となる。従って、スイッチＦＥＴ５Ａはオフとなり、スイッチＦＥＴ５Ｂはオンとなる。この結果、区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、接続ノードＷＢ４から供給される電圧“−４ＶＤＤ”が出力電圧ＶＣＰＬとして出力端子３から出力される。
【０１２０】
以上のように、本発明によるチャージポンプ回路は、上述した２つの状態（入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間、入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間）を繰り返すことで、内蔵するトランジスタに印加される最大電圧を“２ＶＤＤ”としつつ、“−４ＶＤＤ”の出力電圧ＶＣＰＬを得ることができる。本実施の形態では、４段のチャージポンプ回路を一例としたが、チャージ回路の段数を増加させることで、内蔵するスイッチやレベルシフト回路に印加される最大電圧値を２ＶＤＤに維持したまま、段数に応じて出力電圧ＶＣＰＬを更に増大させることができる。すなわち、本発明によれば、内蔵するトランジスタの素子耐圧を大きくすることなく、当該トランジスタの素子耐圧以上に入力電圧を昇圧することが可能となる。
【０１２１】
又、素子に印加される最大電圧を“２ＶＤＤ”まで抑制できることから、チャージポンプ回路に必要なスイッチやレベルシフト回路の素子耐圧を小さくすることが可能となる。この結果、チャージポンプ回路の回路規模を小さくすることが可能となる。
【０１２２】
更に、本発明に係るスイッチ用トランジスタは、ゲート−ソース間に印加される電圧“２ＶＤＤ”を最大値とするゲート制御電圧によって、そのスイッチング動作が制御される。このため、本発明によるチャージポンプ回路では、通常用いられるトランジスタの素子耐圧より小さなゲート制御電圧によって昇圧動作が可能となる。
【０１２３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、昇圧倍率として、４倍を一例として説明したがこれに限らず、その他の倍率でも構わない。この場合、昇圧倍率に応じた段数のチャージ回路及びスイッチ制御回路を備え、昇圧倍率に応じた昇圧動作を行うことは言うまでもない。
【０１２４】
又、上述の実施の形態における出力制御回路７内のスイッチＦＥＴ５Ｂを省略してもよい。図９は、本発明によるチャージポンプ回路の実施の形態における構成の変形例を示す図である。図９に示すチャージポンプ回路は、図６に示すスイッチＦＥＴ５Ｂが削除された出力制御回路７’を備える。スイッチＦＥＴ５Ａは、接続ノードＷＡ４から供給される電圧に応じて、接続ノードＷＡ４と出力端子３との接続を制御する。本一例の構成は、出力制御回路７’の他は、図６に示すチャージポンプ回路の構成と同様である。
【０１２５】
本変形例における第２チャージポンプ回路５で構成されるパスは、上述の実施の形態と同様な動作により、第１チャージポンプ回路４に対するゲート制御信号を生成するレベルシフタ回路ＬＳ１Ａ〜ＬＳ４Ａの電源電圧の生成に用いられる。
【０１２６】
入力信号φＡがローレベルであり、入力信号φＢがハイレベルの区間（ｔ＜ｔＡ、ｔ＞ｔＤ）において、図９に示すスイッチＦＥＴ５Ａのゲートに供給される電圧（接続ノードＷＢ４の電圧）は、“−４ＶＤＤ”となり、スイッチＦＥＴ５Ａの一端（接続ノードＷＡ４）は、“−３ＶＤＤ”となる。一方、入力信号φＡがハイレベルであり、入力信号φＢがローレベルの区間（ｔＢ＜ｔ＜ｔＣ）において、図９に示すスイッチＦＥＴ５Ａのゲートに供給される電圧（接続ノードＷＢ４の電圧）は、“−３ＶＤＤ”となり、スイッチＦＥＴ５Ａの一端（接続ノードＷＡ４）は、“−４ＶＤＤ”となる。従って、スイッチＦＥＴ５Ａはオフとなり、スイッチＦＥＴ５Ｂはオンとなる。この結果、区間（ｔ＜ｔＡ、ｔ＞ｔＤ）では、接続ノードＷＢ４から供給される電圧“−４ＶＤＤ”が出力電圧ＶＣＰＬとして出力端子３から出力される。
【０１２７】
図９に示すチャージポンプ回路では、スイッチＦＥＴ１Ｂ〜ＦＥＴ４Ｂ、レベルシフト回路ＬＳ１Ｂ〜ＬＳ４Ｂ、及び昇圧容量Ｃ１Ｂ〜Ｃ４Ｂを最小にすることができる。又、これらの素子サイズを調整することで、スイッチＦＥＴ１Ａ〜ＦＥＴ４Ａの昇圧動作のタイミングを適宜調節することが可能となる。
【０１２８】
更に、上述の実施の形態及び変形例では、負電圧を発生する場合について説明したが、正電圧を発生する回路に置き換えることも可能であることは言うまでもない。
【符号の説明】
【０１２９】
１、２：入力端子
３：出力端子
４：第１チャージポンプ回路
５：第２チャージポンプ回路
６：制御回路
７、７’：出力制御回路
１１、１２：電源端子
１０：ＰＭＯＳＦＥＴ
２０：ＮＭＯＳＦＥＴ
ＦＥＴ１Ａ〜ＦＥＴ５Ａ、ＦＥＴ１Ｂ〜ＦＥＴ５Ｂ：スイッチ
ＬＳ１Ａ〜ＬＳ４Ａ、ＬＳ１Ｂ〜ＬＳ４Ｂ：レベルシフト回路
Ｃ１Ａ〜Ｃ４Ａ、Ｃ１Ｂ〜Ｃ４Ｂ：容量
Ｃａｖｅ：平滑化容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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