(57)【要約】【課題】  簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を提供する。【解決手段】  液晶表示装置は、複数の信号線、複数の走査線、複数の補助容量線、複数のＴＦＴ及び複数の走査線に重ねられた複数の画素電極を備えたアレイ基板と、対向基板と、液晶層と、を備えている。ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥは、ｎ＋１行目の走査線Ｙｎ＋１に接続されたＴＦＴ１４に電気的に接続され、上記ＴＦＴとともに同一の画素ＰＸを形成している。【選択図】図５
2011186239.tif 000002
【特許請求の範囲】
【請求項１】
列方向に延出した複数の信号線、行方向に延出した複数の走査線、前記複数の走査線に間隔を置いて前記行方向に延出した複数の補助容量線、前記複数の信号線及び複数の走査線に接続された複数のスイッチング素子、並びに前記複数の信号線及び複数の補助容量線によって区画された領域に配置され前記複数の走査線に重ねられた複数の画素電極を備えたアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
ｎ行目の走査線に重ねられた画素電極は、ｎ−１行目又はｎ＋１行目の走査線に接続されたスイッチング素子に電気的に接続され、上記スイッチング素子とともに同一の画素を形成していることを特徴とする液晶表示装置。
【請求項２】
前記画素の画素電極及びスイッチング素子は、同列に位置していることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記走査線の本数はｍ本であり、
１行目の走査線又はｍ行目の走査線は、前記画素電極から外れて位置していることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記走査線は、前記スイッチング素子の開閉状態を切替える切替え信号を前記スイッチング素子に伝送することを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置に関する。
【背景技術】
【０００２】
一般に、軽量、小型及び高精細な表示装置として液晶表示装置が知られている。液晶表示装置では、駆動の際、一方向の直流電界が継続して印加されることにより生じる液晶の劣化を防ぐため、極性反転駆動を行っている。画素のＴＦＴ（薄膜トランジスタ）がスイッチング動作をする度、画素電極と、画素電極に接続される補助容量素子との間での電荷の再分配が行われるため、画素電位に変動（突き抜け電圧）が発生する。これにより、交流電界の正負の大きさにずれが生じて液晶層の透過率が周期的に変動し、表示画面にちらつき（以下、フリッカと称する）が生じる。
【０００３】
通常、液晶表示装置では、交流電界の正負いずれの場合も液晶層に印加される電圧が等しくなるように対向基板の共通電極の電位を調整し、フリッカを抑えている。しかし、突き抜け電圧は、走査線及び画素電極の重なりによる走査線及び画素電極間の寄生容量の影響により表示画面内で異なる。
【０００４】
詳しくは、走査線駆動回路から走査線に与えられる切替え信号のレベルが、ＴＦＴをオン状態とするレベル（オン電位）から、オフ状態とするレベル（オフ電位）に切替わると、走査線と画素電極とのカップリングにより、画素に突抜け電圧が発生する。ＴＦＴがオフとなる瞬間に着目すると、切替え信号の波形の鈍りにより、突抜け電圧が発生してからＴＦＴがオフとなるまでに時間がかかる。
【０００５】
このため、ＴＦＴは突き抜け電圧によって生じた画素電極及び信号線間の電位差を中和するように電流を流し続け、やがてＴＦＴのゲート電圧が閾値電圧を超えることで、ＴＦＴは完全にオフとなる。切替え信号の波形の鈍りが大きいほど、ＴＦＴはゆっくりオフするので、中和が進み突抜け電圧が小さくなる。ゲート線の鈍りは、走査線駆動回路（給電部）から遠いほど大きくなる。このため、例えば走査線駆動回路が走査線の両端に接続されているような構成の場合、表示画面の左右端の画素に発生する突抜け電圧が大きく、中央の画素に発生する突抜け電圧が小さくなる。
【０００６】
ところで、信号線の電圧のセンター値に、突抜け電圧を加味した値が、共通電極の電位の最適値である。このため、フリッカを抑えるための共通電極の電位も表示画面内で異なることになる。共通電極の電位が最適値から外れると、例えば灰ラスター画面を表示したときに極性の反転による明暗のちらつきが視認される。表示画面内で局所的にはフリッカを抑えることはできても、共通電極の電位調整だけでは表示画面全体でフリッカを抑えることはできない。
【０００７】
すなわち、走査線に沿った方向において、表示画面内にフリッカが生じてしまう。上記フリッカは、特に、表示画面が横長の場合（走査線が長い場合）に顕著である。そこで、フリッカを抑制するため、ＴＦＴのソース領域の抵抗値及びドレイン領域の抵抗値の設定を工夫し、各画素の液晶層に印加される実効電圧に差が生じないようにする技術（例えば、特許文献１参照）が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−９８９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記液晶表示装置は、フリッカの発生を抑制するため、ＴＦＴのソース領域の抵抗値及びドレイン領域の抵抗値の設定を工夫している。液晶表示装置は複数種類あるため、種類毎、ＴＦＴのソース領域の抵抗値及びドレイン領域の抵抗値の設定を工夫する必要がある。また、画素に発生する突抜け電圧を十分に低減することができない恐れがある。  
この発明は以上の点に鑑みなされたもので、その目的は、簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の態様に係る液晶表示装置は、
列方向に延出した複数の信号線、行方向に延出した複数の走査線、前記複数の走査線に間隔を置いて前記行方向に延出した複数の補助容量線、前記複数の信号線及び複数の走査線に接続された複数のスイッチング素子、並びに前記複数の信号線及び複数の補助容量線によって区画された領域に配置され前記複数の走査線に重ねられた複数の画素電極を備えたアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
ｎ行目の走査線に重ねられた画素電極は、ｎ−１行目又はｎ＋１行目の走査線に接続されたスイッチング素子に電気的に接続され、上記スイッチング素子とともに同一の画素を形成していることを特徴としている。
【発明の効果】
【００１１】
この発明によれば、簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る液晶表示装置の一部を概略的に示す斜視図である。
【図２】上記液晶表示装置を示す概略構成図である。
【図３】図１及び図２に示したアレイ基板の画素の配線構造を示す拡大平面図である。
【図４】図３の線Ａ−Ｂに沿った断面図、線Ｂ−Ｃに沿った断面図、線Ｃ−Ｄに沿った断面図を同一平面上に展開して示す図である。
【図５】図２乃至図４に示した画素の等価回路図である。
【図６】上記液晶表示装置の信号波形を示すタイミングチャートであり、（１）走査線駆動信号ＳＹｎ−１、（２）走査線駆動信号ＳＹｎ、（３）走査線駆動信号ＳＹｎ＋１、（４）映像信号ＳＸｉ、（５）ｎ行ｉ列目の画素の電位Ｖｐｘを示す図である。
【図７】本発明の他の実施の形態に係る液晶表示装置を示す概略構成図である。
【図８】図７に示したアレイ基板の画素の配線構造を示す拡大平面図である。
【図９】図７及び図８に示した画素の等価回路図である。
【図１０】上記他の実施の形態に係る液晶表示装置の信号波形を示すタイミングチャートであり、（１）走査線駆動信号ＳＹｎ、（２）走査線駆動信号ＳＹｎ＋１、（３）走査線駆動信号ＳＹｎ＋２、（４）映像信号ＳＸｉ、（５）ｎ行ｉ列目の画素の電位Ｖｐｘを示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながらこの発明の実施の形態に係る液晶表示装置について詳細に説明する。  
図１及び図２に示すように、液晶表示装置は、液晶表示パネルＰ、走査線駆動回路ＹＤ１、ＹＤ２、信号線駆動回路ＸＤ、外部駆動回路５及びバックライトユニットＢＵを備えている。
【００１４】
液晶表示パネルＰは、アレイ基板１と、アレイ基板に対向配置された対向基板２と、これら両基板間に挟持された液晶層３とを備えている。液晶表示パネルＰは、アレイ基板１及び対向基板２が重なった表示領域Ｒ１を有している。アレイ基板１は、表示領域Ｒ１にマトリクス状に配置された複数の画素ＰＸを有している。なお、画素ＰＸについては後述する。  
図４に示すように、アレイ基板１は、透明な絶縁基板として、例えばガラス基板１０を備えている。対向基板２は、透明な絶縁基板として、例えばガラス基板５０を備えている。
【００１５】
図２に示すように、走査線駆動回路ＹＤ１、ＹＤ２及び信号線駆動回路ＸＤは、表示領域Ｒ１の外側において、ガラス基板１０上に形成されている。走査線駆動回路ＹＤ１、ＹＤ２は、それぞれ表示領域Ｒ１の外側に延出した後述する複数の走査線Ｙ及び複数の補助容量線Ｚの両端に接続されている。走査線駆動回路ＹＤ１、ＹＤ２は、走査線Ｙに切替え信号としての走査線駆動信号を出力し、補助容量線Ｚに所定の電圧を与えるものである。
【００１６】
信号線駆動回路ＸＤは、表示領域Ｒ１の外側に延出した後述する複数の信号線Ｘと接続されている。信号線駆動回路ＸＤは、外部からの映像信号を信号線Ｘに選択的に接続するアナログスイッチ回路を有し、選択された信号線Ｘに映像信号を出力するものである。
【００１７】
外部駆動回路５は、制御ＩＣ６を備えている。外部駆動回路５は、複数のフレキシブル配線基板７を介してアレイ基板１の一側縁部に接続されている。フレキシブル配線基板７上には、それぞれ駆動ＩＣ８が設置されている。
【００１８】
アレイ基板１の一側縁部について詳しく説明すると、ガラス基板１０の一側縁部には、複数の第１配線８１、複数の第２配線８２、複数の第３配線８３及び図示しないＯＬＢ（outer lead bonding）パッド群が形成されている。上記フレキシブル配線基板７は、ＯＬＢパッド群に接続されている。
【００１９】
第１配線８１は、斜めに配線され、走査線駆動回路ＹＤ１及びＯＬＢパッド群間、並びに走査線駆動回路ＹＤ２及びＯＬＢパッド群間を接続している。第２配線８２及び第３配線８３は、斜めに配線され、信号線駆動回路ＸＤ及びＯＬＢパッド群間を接続している。
【００２０】
外部駆動回路５は、走査線駆動回路ＹＤ１、ＹＤ２を制御するための走査線駆動回路制御信号と、信号線駆動回路ＸＤ内のアナログスイッチ回路を制御するための信号線駆動回路制御信号とを生成する。
【００２１】
外部駆動回路５は、走査線駆動回路制御信号を、フレキシブル配線基板７及び第１配線８１を介して走査線駆動回路ＹＤ１、ＹＤ２に伝送する。外部駆動回路５は、信号線駆動回路制御信号を、フレキシブル配線基板７及び第２配線８２を介して信号線駆動回路ＸＤに伝送する。さらに、外部駆動回路５は、外部から与えられる映像信号をフレキシブル配線基板７及び第３配線８３を介して信号線駆動回路ＸＤに伝送する。
【００２２】
図１乃至図５に示すように、表示領域Ｒ１において、ガラス基板１０上には、行方向ｄ１に沿って延出した複数の走査線Ｙ及び行方向に直交した列方向ｄ２に沿って延出した複数の信号線Ｘが配置されている。ガラス基板１０上には、走査線Ｙに平行な複数の補助容量線Ｚが走査線Ｙに間隔を置いて形成されている。この実施の形態において、信号線Ｘ及び補助容量線Ｚはブラックマトリクス（遮光部）として機能している。複数の信号線Ｘ及び複数の補助容量線Ｚによって区画された領域には後述する画素電極ＰＥが形成されている。
【００２３】
ここで、走査線Ｙはｍ本有している（走査線Ｙ２、…、Ｙｍ、Ｙｍ＋１）。なお、走査線Ｙ１はダミーの走査線である。補助容量線Ｚはｍ本有している（補助容量線Ｚ１、…、Ｚｍ−１、Ｚｍ）。信号線Ｘはｈ本有している（信号線Ｘ１、…、Ｘｈ−１、Ｘｈ）。
【００２４】
この実施の形態の液晶表示パネルＰは、ＸＧＡの液晶表示パネルである。このため、走査線Ｙ及び補助容量線Ｚの本数は、７６８本（ｍ＝７６８）であり、信号線Ｘの本数は、１０２４×３＝３０７２本（ｈ＝３０７２）である。
【００２５】
液晶表示パネルＰは、表示領域Ｒ１において、概ねマトリクス状に配置されたｍ×ｈの画素ＰＸを有している。列方向ｄ２に沿った方向に着目すると、画素電極ＰＥは、列方向ｄ２にｍ個並べられている（画素電極ＰＥ１、…、ＰＥｍ−１、ＰＥｍ）。次に、画素ＰＸを１つ取り出して説明する。
【００２６】
画素ＰＸは、信号線Ｘ及び走査線Ｙの交差部近傍に設けられたスイッチング素子としてのＴＦＴ（薄膜トランジスタ）１４と、ＴＦＴ１４に電気的に接続され走査線Ｙに重なった画素電極ＰＥと、画素電極ＰＥに電気的に接続された補助容量素子Ｃｓとを有している。各ＴＦＴ１４は、ダブルゲート型のＰＭＯＳトランジスタである。
【００２７】
詳述すると、ガラス基板１０上に、半導体層１５、接続電極１６及び補助容量電極１７が形成されている。なお、半導体層１５、接続電極１６及び補助容量電極１７は、ガラス基板１０上に図示しないアンダーコーティング膜を成膜した後に形成してもよい。半導体層１５、接続電極１６及び補助容量電極１７は、ガラス基板１０上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施の形態において、半導体層１５、接続電極１６及び補助容量電極１７は、ポリシリコンで形成されている。また、半導体層１５、接続電極１６及び補助容量電極１７は、一体に形成されている。
【００２８】
ガラス基板１０、半導体層１５、接続電極１６及び補助容量電極１７上に、ゲート絶縁膜１８が成膜されている。ゲート絶縁膜１８上に、複数の走査線Ｙと、これら走査線の一部を延出した複数のゲート電極２０と、複数の補助容量線Ｚとが形成されている。
【００２９】
各ゲート電極２０は、各半導体層１５に重なって形成されている。ここでは、上記半導体層１５はＬ字型に形成されているため、半導体層１５に重なった走査線Ｙの一部は、ゲート電極２０としても機能している。各補助容量線Ｚは、複数の補助容量電極１７に重なって形成されている。ゲート絶縁膜１８を介して対向配置された補助容量電極１７及び補助容量線Ｚは、補助容量素子Ｃｓを形成している。
【００３０】
走査線Ｙ、ゲート電極２０及び補助容量線Ｚは、アルミニウムやモリブデン−タングステン等の遮光性を有する低抵抗材料により同時に形成されている。この実施の形態において、走査線Ｙ、ゲート電極２０及び補助容量線Ｚは、モリブデン−タングステンで形成されている。
【００３１】
ゲート絶縁膜１８、走査線Ｙ、ゲート電極２０及び補助容量線Ｚ上に、層間絶縁膜２２が形成されている。層間絶縁膜２２上には、複数の信号線Ｘ及び複数のコンタクト電極３０が形成されている。
【００３２】
信号線Ｘは、複数の半導体層１５の一部に重なっている。信号線Ｘは、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通したコンタクトホールを介して半導体層１５のソース領域ＲＳに電気的に接続されている。
【００３３】
コンタクト電極３０は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通した他のコンタクトホールを介して半導体層１５のドレイン領域ＲＤに電気的に接続されている。コンタクト電極３０は、半導体層１５のドレイン領域ＲＤを介して補助容量電極１７に電気的に接続されている。
【００３４】
信号線Ｘ及びコンタクト電極３０は、アルミニウムやモリブデン−タングステン等の遮光性を有する低抵抗材料により同時に形成されている。この実施の形態において、信号線Ｘ及びコンタクト電極３０は、アルミニウムで形成されている。
【００３５】
層間絶縁膜２２、信号線Ｘ及びコンタクト電極３０上に、保護膜としての層間絶縁膜３１が成膜されている。層間絶縁膜３１上には、カラーフィルタＣＦが形成されている。カラーフィルタＣＦは、複数の赤色の着色層、複数の緑色の着色層及び複数の青色の着色層を有している。各着色層は、ストライプ状に形成され、信号線Ｘに沿った方向に延出している。各着色層の両側縁は、信号線Ｘに重なっている。
【００３６】
カラーフィルタＣＦ上には、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により複数の画素電極ＰＥが形成されている。画素電極ＰＥは、マトリクス状に配置されている。画素電極ＰＥは、層間絶縁膜３１及びカラーフィルタＣＦの一部を貫通したコンタクトホール４０を介してコンタクト電極３０に電気的に接続されている。画素電極ＰＥは、隣合う２本の信号線Ｘ及び隣合う２本の補助容量線Ｚに周縁を重ねて形成されている。
【００３７】
上記のように、カラーフィルタＣＦ及び画素電極ＰＥ等が形成されたガラス基板１０上に、図示しない複数の柱状スペーサが形成されている。柱状スペーサが形成されたカラーフィルタＣＦ及び画素電極ＰＥ上に、配向膜３７が形成されている。
【００３８】
上記アレイ基板１において、走査線Ｙは、走査線駆動回路ＹＤ１、ＹＤ２から与えられ、ＴＦＴ１４の開閉状態を切替える切替え信号としての走査線駆動信号ＳＹ（ＳＹ２、…、ＳＹｍ、ＳＹｍ＋１）をＴＦＴ１４に伝送する。なお、上述したように、走査線Ｙ１はダミーの走査線であるため、走査線Ｙ１には走査線駆動信号を与えていない。補助容量線Ｚには、走査線駆動回路ＹＤ１、ＹＤ２から所定の電圧が与えられる。信号線Ｘには、信号線駆動回路ＸＤから映像信号ＳＸ（ＳＸ１、…、ＳＸｉ、…、ＳＸｈ）が与えられる。
【００３９】
次に、対向基板２について説明する。  
図１、図２及び図４に示すように、対向基板２は、上記ガラス基板５０を備えている。ガラス基板５０上には、ＩＴＯ等の透明な導電材料により共通電極５１が形成されている。共通電極５１上に、配向膜５２が形成されている。
【００４０】
上記アレイ基板１及び対向基板２は、複数の柱状スペーサにより、所定の隙間を保持して対向配置されている。アレイ基板１及び対向基板２は、表示領域Ｒ１外周の両基板間に配置されたシール材６０により接合されている。液晶層３は、アレイ基板１、対向基板２及びシール材６０で囲まれた領域に形成されている。なお、画素電極ＰＥは、液晶層３を挟んで位置する共通電極５１との間に液晶容量Ｃｌｃを形成している。シール材６０の一部には液晶注入口６１が形成され、この液晶注入口は封止材６２で封止されている。
【００４１】
ガラス基板１０の外面上には偏光板７１が配置されている。ガラス基板５０の外面上には偏光板７２が配置されている。この実施の形態において、偏光板７２の外面は表示面である。
【００４２】
バックライトユニットＢＵは、導光板Ｂａと、この導光板の一側縁に対向配置された図示しない光源及び反射板とを有している。導光板Ｂａは、偏光板７１に対向配置されている。液晶表示装置は、図示しないベゼル等も有している。
【００４３】
次に、この実施の形態の画素ＰＸについて詳しく説明する。  
ダミーの走査線Ｙ１は、画素電極ＰＥ１に重なっている。ｍ行目の走査線Ｙｍは、画素電極ＰＥｍに重なっている。ｍ＋１行目の走査線Ｙｍ＋１は、画素電極ＰＥ（ＰＥｍ）から外れて位置している。
【００４４】
ここで、２以上、ｍ−１以下の整数をｎとする（２≦ｎ≦ｍ−１）。  
ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎは、ｎ＋１行目の走査線Ｙｎ＋１に接続されたＴＦＴ１４に電気的に接続され、ｎ行目の補助容量線Ｚｎで形成された補助容量素子Ｃｓに電気的に接続され、上記ＴＦＴ１４及び補助容量素子Ｃｓとともに同一の画素ＰＸを形成している。各画素ＰＸの画素電極ＰＥ、ＴＦＴ１４及び補助容量素子Ｃｓは、同列に位置している。
【００４５】
次いで、画素電極ＰＥ及び走査線Ｙ間のカップリングについて説明する。  
カップリングとしては次の２つの要素に分けられる。ｎ行目の画素ＰＸｎに着目すると、上記要素は、走査線Ｙｎ＋１に接続されたＴＦＴ１４のゲート及びソース間のカップリングによるものと、画素電極ＰＥｎ及び走査線Ｙｎ間の寄生容量Ｃｐによるものである。
【００４６】
続いて、突き抜け電圧ΔＶについて説明する。  
ｎ行目の画素ＰＸｎに着目し、突き抜け電圧ΔＶになりうる要素を便宜的に挙げると、上記要素としては、画素ＰＸｎの画素電極ＰＥｎに重なった走査線Ｙｎの電位変動（寄生容量Ｃｐの変化）に起因した電位変動（ΔＶ１）と、走査線Ｙｎ＋１に接続されたＴＦＴ１４のゲート及びソース間のカップリングに起因した電位変動（ΔＶ２）と、が挙げられる。
【００４７】
なお、突き抜け電圧ΔＶになりうる要素を便宜的に挙げたが、これは、突き抜け電圧ΔＶが、ΔＶ１の電位変動及びΔＶ２の電位変動の和と、実際、同等ではないためである（ΔＶ≠ΔＶ１＋ΔＶ２）。
【００４８】
次に、上記液晶表示装置の駆動方法について説明する。ここでは、特に、ｎ行ｉ列目の画素ＰＸに着目し、上記画素ＰＸの駆動を代表して説明する。ｎ行ｉ列目の画素ＰＸは、ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎと、ｎ＋１行目の走査線Ｙｎ＋１及びｉ列目の信号線Ｘｉに接続されたＴＦＴ１４と、ｎ行目の補助容量線Ｚｎで形成された補助容量素子Ｃｓと、を含んでいる。
【００４９】
図２、図５及び図６に示すように、液晶表示装置の駆動がスタートすると、外部駆動回路５による制御のもと、走査線駆動回路ＹＤ１、ＹＤ２は、１水平走査期間（１Ｈ）毎に行を変えながらの走査線Ｙに走査線駆動信号ＳＹを順次与える。詳しくは、ＴＦＴ１４をオン状態とするレベル（オン電位）、ここでは、ローレベルの走査線駆動信号ＳＹを、２行目の走査線Ｙ２からｍ＋１行目の走査線Ｙｍ＋１まで順に与えるサイクルを繰り返し行う。
【００５０】
例えば、ある１水平走査期間に走査線Ｙｎ−１にローレベルの走査線駆動信号ＳＹｎ−１が与えられた場合、連続する１水平走査期間に走査線Ｙｎにローレベルの走査線駆動信号ＳＹｎが与えられ、さらに連続する１水平走査期間に走査線Ｙｎ＋１にローレベルの走査線駆動信号ＳＹｎ＋１が与えられる。
【００５１】
また、外部駆動回路５による制御のもと、信号線駆動回路ＸＤは、ハイレベル、ここでは正の電圧の映像信号ＳＸと、ローレベル、ここでは負の電圧の映像信号と、を１水平走査期間毎に交互に信号線Ｘに与える。
【００５２】
例えば、ある１水平走査期間にｉ列の信号線Ｘｉに正の電圧の映像信号ＳＸが与えられた場合、連続する１水平走査期間に信号線Ｘｉに負の電圧の映像信号ＳＸが与えられ、さらに連続する１水平走査期間に信号線Ｘｉに正の電圧の映像信号ＳＸが与えられる。
【００５３】
なお、共通電極５１は接地されている。このため、上記液晶表示装置は、１水平走査期間毎に極性を１回反転させる極性反転駆動を行うものである。  
上記のように、液晶表示装置の駆動が行われる。
【００５４】
上記したことから、走査線駆動信号ＳＹｎ＋１がローレベルの期間、ｎ行ｉ列目の画素ＰＸのＴＦＴ１４が開状態となり、ｎ行ｉ列目の画素ＰＸの画素電極ＰＥｎに正の電圧の映像信号ＳＸｉが与えられる。これにより、ｎ行ｉ列目の画素ＰＸの電位Ｖｐｘは、この画素が光透過状態となる値に設定され、この画素の光透過状態が維持される。
【００５５】
ここで、ｎ行ｉ列目の画素ＰＸの光透過期間の直前の１水平走査期間において、画素ＰＸの電位ＶｐｘにΔＶ１だけ電位変動が生じる。ΔＶ１の電位変動は、ｎ行ｉ列目の画素ＰＸｎの画素電極ＰＥｎに重なった走査線Ｙｎの電位変動（寄生容量Ｃｐの変化）に起因したものである。但し、ΔＶ１の電位変動は、光透過期間前に生じたものであるので、突き抜け電圧ΔＶとして寄与することはない。また、ΔＶ１の電位変動が生じる期間は、７６８水平走査期間の内の１水平走査期間（１Ｈ／７６８Ｈ）と短期間であることからも、ΔＶ１の電位変動は、画像表示に悪影響の無いものである。
【００５６】
さらに、ｎ行ｉ列目の画素ＰＸの光透過期間の最初の１水平走査期間の後半から２番目の１水平走査期間にかけて、画素ＰＸの電位ＶｐｘにΔＶ２だけ電位変動が生じる。ΔＶ２の電位変動は、ｎ行ｉ列目の画素ＰＸｎのＴＦＴ１４のゲート及びソース間のカップリングに起因したものである。ΔＶ２の電位変動は、光透過期間内に生じたものであるので、突き抜け電圧ΔＶとして寄与することになる。
【００５７】
上記のように構成された液晶表示装置によれば、液晶表示パネルＰは、アレイ基板１、対向基板２及び液晶層３を備えている。アレイ基板１は、複数の信号線Ｘ、複数の走査線Ｙ、複数の補助容量線Ｚ、複数のＴＦＴ１４及び複数の画素電極ＰＥを備えている。画素電極ＰＥは、信号線Ｘ及び補助容量線Ｚによって区画された領域に配置され走査線Ｙに重なっている。
【００５８】
ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎは、ｎ＋１行目の走査線Ｙｎ＋１に接続されたＴＦＴ１４に電気的に接続され、上記ＴＦＴ１４とともに同一の画素ＰＸを形成している。
【００５９】
これにより、ΔＶ２の電位変動は突き抜け電圧ΔＶに寄与するものの、ΔＶ１の電位変動は突き抜け電圧ΔＶに寄与しない。各画素ＰＸの突き抜け電圧ΔＶを低減することができるため、フリッカの発生を抑制することができる。なお、ΔＶ１の電位変動に起因した突抜け電圧の発生を防止できることや、ＴＦＴのソース領域の抵抗値及びドレイン領域の抵抗値の設定を工夫すること無しにフリッカの発生を抑制できることは、言うまでも無い。  
上記のことから、簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を得ることができる。
【００６０】
次に、この発明の他の実施の形態に係る液晶表示装置について詳細に説明する。なお、この実施の形態において、他の構成は上述した実施の形態と同一であり、同一の部分には同一の符号を付してその詳細な説明を省略する。  
図７に示すように、液晶表示装置は、液晶表示パネルＰ、走査線駆動回路ＹＤ１、ＹＤ２、信号線駆動回路ＸＤ、外部駆動回路５及びバックライトユニットＢＵを備えている。
【００６１】
走査線Ｙはｍ本有している（走査線Ｙ１、…、Ｙｍ−１、Ｙｍ）。なお、走査線Ｙｍ＋１はダミーの走査線である。補助容量線Ｚはｍ本有している（補助容量線Ｚ１、…、Ｚｍ−１、Ｚｍ）。信号線Ｘはｈ本有している（信号線Ｘ１、…、Ｘｈ−１、Ｘｈ）。この実施の形態の液晶表示パネルＰは、ＸＧＡの液晶表示パネルである。このため、走査線Ｙ及び補助容量線Ｚの本数は、７６８本（ｍ＝７６８）であり、信号線Ｘの本数は、１０２４×３＝３０７２本（ｈ＝３０７２）である。
【００６２】
図７乃至図９に示すように、走査線Ｙは、走査線駆動回路ＹＤ１、ＹＤ２から与えられる走査線駆動信号ＳＹ（ＳＹ１、…、ＳＹｍ−１、ＳＹｍ）をＴＦＴ１４に伝送する。なお、走査線Ｙｍ＋１はダミーの走査線であるため、走査線Ｙｍ＋１には走査線駆動信号を与えていない。補助容量線Ｚには、走査線駆動回路ＹＤ１、ＹＤ２から所定の電圧が与えられる。信号線Ｘには、信号線駆動回路ＸＤから映像信号ＳＸ（ＳＸ１、…、ＳＸｉ、…、ＳＸｈ）が与えられる。
【００６３】
次に、この実施の形態の画素ＰＸについて詳しく説明する。  
１行目の走査線Ｙ１は、画素電極ＰＥ（ＰＥ１）から外れて位置している。２行目の走査線Ｙ２は、画素電極ＰＥ１に重なっている。ｍ＋１行目の走査線Ｙｍ＋１は、画素電極ＰＥ（ＰＥｍ）に重なっている。
【００６４】
ここで、２以上、ｍ以下の整数をｎとする（２≦ｎ≦ｍ）。  
ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎ−１は、ｎ−１行目の走査線Ｙｎ−１に接続されたＴＦＴ１４に電気的に接続され、ｎ−１行目の補助容量線Ｚｎ−１で形成された補助容量素子Ｃｓに電気的に接続され、上記ＴＦＴ１４及び補助容量素子Ｃｓとともに同一の画素ＰＸを形成している。各画素ＰＸの画素電極ＰＥ、ＴＦＴ１４及び補助容量素子Ｃｓは、同列に位置している。
【００６５】
次いで、画素電極ＰＥ及び走査線Ｙ間のカップリングについて説明する。  
カップリングとしては次の２つの要素に分けられる。ｎ行目の画素ＰＸｎに着目すると、上記要素は、走査線Ｙｎに接続されたＴＦＴ１４のゲート及びソース間のカップリングによるものと、画素電極ＰＥｎ及び走査線Ｙｎ＋１間の寄生容量Ｃｐによるものである。
【００６６】
続いて、突き抜け電圧ΔＶについて説明する。  
ｎ行目の画素ＰＸｎに着目し、突き抜け電圧ΔＶになりうる要素を便宜的に挙げると、上記要素としては、画素ＰＸｎの画素電極ＰＥｎに重なった走査線Ｙｎ＋１の電位変動（寄生容量Ｃｐの変化）に起因した電位変動（ΔＶ１）と、走査線Ｙｎ−１に接続されたＴＦＴ１４のゲート及びソース間のカップリングに起因した電位変動（ΔＶ２）と、が挙げられる。
【００６７】
なお、突き抜け電圧ΔＶになりうる要素を便宜的に挙げたが、これは、突き抜け電圧ΔＶが、ΔＶ１の電位変動及びΔＶ２の電位変動の和と、実際、同等ではないためである（ΔＶ≠ΔＶ１＋ΔＶ２）。
【００６８】
次に、上記液晶表示装置の駆動方法について説明する。ここでは、特に、ｎ行ｉ列目の画素ＰＸに着目し、上記画素ＰＸの駆動を代表して説明する。ｎ行ｉ列目の画素ＰＸは、ｎ＋１行目の走査線Ｙｎ＋１に重ねられた画素電極ＰＥｎと、ｎ行目の走査線Ｙｎ及びｉ列目の信号線Ｘｉに接続されたＴＦＴ１４と、ｎ＋１行目の補助容量線Ｚｎ＋１で形成された補助容量素子Ｃｓと、を含んでいる。
【００６９】
図７、図９及び図１０に示すように、液晶表示装置の駆動がスタートすると、外部駆動回路５による制御のもと、走査線駆動回路ＹＤ１、ＹＤ２は、１水平走査期間（１Ｈ）毎に行を変えながらの走査線Ｙに走査線駆動信号ＳＹを順次与える。詳しくは、ＴＦＴ１４をオン状態とするレベル（オン電位）、ここでは、ローレベルの走査線駆動信号ＳＹを、１行目の走査線Ｙ１からｍ行目の走査線Ｙｍまで順に与えるサイクルを繰り返し行う。
【００７０】
例えば、ある１水平走査期間に走査線Ｙｎ−１にローレベルの走査線駆動信号ＳＹｎ−１が与えられた場合、連続する１水平走査期間に走査線Ｙｎにローレベルの走査線駆動信号ＳＹｎが与えられ、さらに連続する１水平走査期間に走査線Ｙｎ＋１にローレベルの走査線駆動信号ＳＹｎ＋１が与えられる。
【００７１】
また、外部駆動回路５による制御のもと、信号線駆動回路ＸＤは、ハイレベル、ここでは正の電圧の映像信号ＳＸと、ローレベル、ここでは負の電圧の映像信号と、を１水平走査期間毎に交互に信号線Ｘに与える。
【００７２】
例えば、ある１水平走査期間にｉ列の信号線Ｘｉに正の電圧の映像信号ＳＸが与えられた場合、連続する１水平走査期間に信号線Ｘｉに負の電圧の映像信号ＳＸが与えられ、さらに連続する１水平走査期間に信号線Ｘｉに正の電圧の映像信号ＳＸが与えられる。
【００７３】
なお、共通電極５１は接地されている。このため、上記液晶表示装置は、１水平走査期間毎に極性を１回反転させる極性反転駆動を行うものである。  
上記のように、液晶表示装置の駆動が行われる。
【００７４】
上記したことから、走査線駆動信号ＳＹｎがローレベルの期間、ｎ行ｉ列目の画素ＰＸのＴＦＴ１４が開状態となり、ｎ行ｉ列目の画素ＰＸの画素電極ＰＥｎに正の電圧の映像信号ＳＸｉが与えられる。これにより、ｎ行ｉ列目の画素ＰＸの電位Ｖｐｘは、この画素が光透過状態となる値に設定され、この画素の光透過状態が維持される。
【００７５】
ここで、ｎ行ｉ列目の画素ＰＸの光透過期間の最初の１水平走査期間の後半から２番目の１水平走査期間にかけて、画素ＰＸの電位ＶｐｘにΔＶ２だけ電位変動が生じる。ΔＶ２の電位変動は、ｎ行ｉ列目の画素ＰＸｎのＴＦＴ１４のゲート及びソース間のカップリングに起因したものである。ΔＶ２の電位変動は、光透過期間内に生じたものであるので、突き抜け電圧ΔＶとして寄与することになる。
【００７６】
さらに、ｎ行ｉ列目の画素ＰＸの光透過期間の直後の１水平走査期間において、画素ＰＸの電位ＶｐｘにΔＶ１だけ電位変動が生じる。ΔＶ１の電位変動は、ｎ行ｉ列目の画素ＰＸｎの画素電極ＰＥｎに重なった走査線Ｙｎ＋１の電位変動（寄生容量Ｃｐの変化）に起因したものである。但し、ΔＶ１の電位変動は、無視できるレベルであるので、突き抜け電圧ΔＶとして寄与するものの、表示画像に悪影響は無い。また、ΔＶ１の電位変動が生じる期間は、７６８水平走査期間の内の１水平走査期間（１Ｈ／７６８Ｈ）と短期間であることからも、ΔＶ１の電位変動は、画像表示に悪影響の無いものである。
【００７７】
上記のように構成された液晶表示装置によれば、液晶表示パネルＰは、アレイ基板１、対向基板２及び液晶層３を備えている。アレイ基板１は、複数の信号線Ｘ、複数の走査線Ｙ、複数の補助容量線Ｚ、複数のＴＦＴ１４及び複数の画素電極ＰＥを備えている。画素電極ＰＥは、信号線Ｘ及び補助容量線Ｚによって区画された領域に配置され走査線Ｙに重なっている。
【００７８】
ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎは、ｎ−１行目の走査線Ｙｎ−１に接続されたＴＦＴ１４に電気的に接続され、上記ＴＦＴ１４とともに同一の画素ＰＸを形成している。
【００７９】
これにより、各画素ＰＸの突き抜け電圧ΔＶを低減することができるため、フリッカの発生を抑制することができる。なお、ΔＶ１の電位変動に起因した突抜け電圧の発生を防止できることや、ＴＦＴのソース領域の抵抗値及びドレイン領域の抵抗値の設定を工夫すること無しにフリッカの発生を抑制できることは、言うまでも無い。  
上記のことから、簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を得ることができる。
【００８０】
なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【００８１】
ｎ行目の走査線Ｙｎに重ねられた画素電極ＰＥｎは、走査線Ｙｎ−１又は走査線Ｙｎ＋１に接続されたＴＦＴ１４に電気的に接続され、上記ＴＦＴ１４とともに同一の画素を形成していればよい。
【００８２】
ダミーの走査線は、設けられていなくともよい。ＴＦＴ１４は、ダブルゲート型のＴＦＴに限らず、シングルゲート型のＴＦＴであってもよい。また、ＴＦＴ１４は、ＰＭＯＳＴＦＴに限らず、ＮＭＯＳＴＦＴであってもよい。
【符号の説明】
【００８３】
１…アレイ基板、２…対向基板、３…液晶層、１０…ガラス基板、１４…ＴＦＴ、１５…半導体層、１７…補助容量電極、２０…ゲート電極、Ｐ…液晶表示パネル、ＹＤ１，ＹＤ２…走査線駆動回路、ＸＤ…信号線駆動回路、ＢＵ…バックライトユニット、Ｒ１…表示領域、ＰＸ…画素、ＰＥ…画素電極、Ｃｓ…補助容量素子、Ｙ…走査線、Ｚ…補助容量線、Ｘ…信号線、ｄ１…行方向、ｄ２…列方向。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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