(57)【要約】【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。【解決手段】このメモリ（クロスポイント型のダイオードＲＯＭ）では、半導体基板の表面に形成された不純物領域２２は、メモリセルにおけるダイオードのカソードとして機能するセル領域２２ｂと、コンタクト領域２４が形成される配線接続領域２２ａとを含み、不純物領域２２のうちの配線接続領域２２ａの近傍（抵抗領域２２ｃ）の抵抗は、セル領域２２ｂの抵抗よりも大きい。【選択図】図２
2011044651.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線と前記ビット線とが交差する位置に配置されるメモリセルと、
前記ワード線が延びる方向に沿って配置される不純物領域と、
前記ワード線と前記不純物領域とを所定の間隔ごとに電気的に接続する複数の導電部とを備え、
前記不純物領域は、複数の前記メモリセルにそれぞれ含まれるダイオードの一方電極として機能するセル領域と、前記導電部に接続される配線接続領域とを含み、
前記不純物領域のうちの前記配線接続領域の近傍の抵抗は、前記セル領域の抵抗よりも大きい、メモリ。
【請求項２】
前記不純物領域は、前記セル領域と前記配線接続領域との間に抵抗領域を有し、前記抵抗領域の抵抗は、前記セル領域の抵抗よりも大きい、請求項１に記載のメモリ。
【請求項３】
平面的に見て、前記抵抗領域の前記不純物領域が延びる方向と交差する方向の幅は、前記セル領域の前記不純物領域が延びる方向と交差する方向の幅よりも小さい、請求項２に記載のメモリ。
【請求項４】
前記不純物領域は、半導体基板の表面に形成され、
前記不純物領域は、第１不純物領域と、前記半導体基板の表面からの深さが前記第１不純物領域よりも深い第２不純物領域とを含み、
前記抵抗領域には、前記第２不純物領域が形成されずに、前記第１不純物領域が形成され、前記セル領域には、前記第１不純物領域と前記第２不純物領域とがオーバーラップするように形成されている、請求項２に記載のメモリ。
【請求項５】
前記ビット線から、前記メモリセルに含まれるダイオードを介して、前記ワード線に流れる電流を検知することにより、前記メモリセルのデータを判断するように構成されている、請求項１〜４のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のダイオードＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来のダイオードＲＯＭでは、複数のワード線（配線層）と、複数のワード線に交差するように配置され、所定の間隔を隔てて隣接するように配置される複数のビット線と、ワード線とビット線とが交差する位置に配置されるダイオードを含む複数のメモリセルと、ビット線に接続され、選択されたメモリセルから読み出されるデータを判別するためのセンスアンプとを備えている。また、メモリセルのそれぞれに含まれるダイオードのカソードは、共通の不純物領域により構成されており、ワード線と不純物領域とは、プラグを介して電気的に接続されている。また、プラグは所定の間隔で複数設けられており、プラグ間には、複数のダイオードが設けられている。このダイオードＲＯＭでは、ビット線、ダイオードおよびプラグを介してワード線に流れる電流をセンスアンプが検知することにより、メモリセルのデータの判別を行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のクロスポイント型のダイオードＲＯＭにあっては、メモリセルが１つのトランジスタを含む従来のマスクＲＯＭに比べて、メモリセルのサイズを小さくすることができる一方、さらなる消費電流（消費電力）の増加の抑制が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面におけるメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線とビット線とが交差する位置に配置されるメモリセルと、ワード線が延びる方向に沿って配置される不純物領域と、ワード線と不純物領域とを所定の間隔ごとに電気的に接続する複数の導電部とを備え、不純物領域は、複数のメモリセルにそれぞれ含まれるダイオードの一方電極として機能するセル領域と、導電部に接続される配線接続領域とを含み、不純物領域のうちの配線接続領域の近傍の抵抗は、セル領域の抵抗よりも大きい。
【発明の効果】
【０００８】
上記の構成により、消費電流（消費電力）が増加するのを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図２】本発明の第１実施形態によるダイオードＲＯＭの不純物領域を示した平面レイアウト図である。
【図３】本発明の第１実施形態によるダイオードＲＯＭの平面レイアウト図である。
【図４】図３の２００−２００線に沿った断面図である。
【図５】図３の３００−３００線に沿った断面図である。
【図６】図３の４００−４００線に沿った断面図である。
【図７】本発明の第２実施形態によるダイオードＲＯＭの不純物領域を示した平面レイアウト図である。
【図８】本発明の第２実施形態によるダイオードＲＯＭの断面図である。
【図９】本発明の第２実施形態によるダイオードＲＯＭのセル領域の断面図である。
【図１０】本発明の第２実施形態によるダイオードＲＯＭの抵抗領域の断面図である。
【図１１】本発明の第３実施形態によるダイオードＲＯＭの断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、本発明のメモリの一例としてダイオードＲＯＭ１００について説明する。
【００１１】
（第１実施形態）
第１実施形態によるダイオードＲＯＭ１００は、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、ワード線７が接続されている。なお、ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるように構成されている。これにより、選択したワード線７以外のワード線７の電位は、Ｈレベル（Ｖｃｃ）になる。
【００１２】
また、カラムデコーダ３には、ワード線７と直交するように配置された複数のビット線８が接続されている。また、カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８に流れる電流を検知し、選択されたビット線８に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線８に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成されている。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００１３】
また、メモリセルアレイ領域６には、複数のメモリセル９がマトリクス状に配置されている。これらの複数のメモリセル９は、互いに直交するように配置された複数のワード線７およびビット線８の交点に対応する領域にそれぞれ配置されている。これにより、クロスポイント型のダイオードＲＯＭ１００が構成されている。また、メモリセルアレイ領域６には、ダイオード１０を含むメモリセル９と、ダイオード１０が設けられないメモリセル９とが設けられている。ダイオード１０を含むメモリセル９のデータは、「１」であり、ダイオード１０が設けられないメモリセル９のデータは「０」である。
【００１４】
また、メモリセルアレイ領域６では、図４に示すように、ｐ型のシリコン基板２１の上面に、ｎ型の不純物領域２２がワード線７が延びる方向（Ｘ方向）に沿って延びるように形成されている。なお、シリコン基板２１は、本発明の「半導体基板」の一例である。また、図２および図３に示すように、不純物領域２２は、平面的に見て、後述するｎ型のコンタクト領域２４（プラグ２８）が形成される配線接続領域２２ａと、メモリセル９のダイオード１０のカソードとして機能するセル領域２２ｂと、配線接続領域２２ａとセル領域２２ｂとの間に位置する抵抗領域２２ｃとを含む。ここで、図２、図５および図６に示すように、不純物領域２２における抵抗領域２２ｃの幅Ｗ１は、セル領域２２ｂの幅Ｗ２よりも小さくなるように構成されている。これにより、不純物領域２２の配線接続領域２２ａの近傍（抵抗領域２２ｃ）の抵抗は、セル領域２２ｂの抵抗よりも大きくなる。なお、不純物領域２２の幅Ｗ１およびＷ２は、不純物領域２２が延びる方向（Ｘ方向）と交差する方向（Ｙ方向）での幅である。また、こうした不純物領域２２は、不純物領域２２が延びる方向と交差する方向（Ｙ方向）に、所定の間隔で複数設けられている。
【００１５】
図４に示すように、１つの不純物領域２２内には、複数のｐ型の不純物領域２３が不純物領域２２の延びる方向に沿って間隔を隔てて形成されている。そして、１つの不純物領域２３と不純物領域２２とによって、メモリセル９のダイオード１０が形成されている。これにより、不純物領域２２は、複数のダイオード１０の共通のカソードとして機能するとともに、不純物領域２３は、ダイオード１０のアノードとして機能する。なお、不純物領域２３（プラグ２８）は、データが「１」のメモリセル９に設けられ、データが「０」のメモリセル９には設けられない。また、不純物領域２２内には、８つのビット線８毎に１つのｎ型のコンタクト領域２４が形成されている。このコンタクト領域２４は、後述するプラグ２８の不純物領域２２に対する接触抵抗を低減するために設けられている。
【００１６】
図５に示すように、隣接するセル領域２２ｂの間のシリコン基板２１の表面上には、素子分離絶縁膜２５が形成されている。また、図６に示すように、隣接する抵抗領域２２ｃの間のシリコン基板２１の表面上には、素子分離絶縁膜２６が形成されている。ここで、素子分離絶縁膜２６の幅Ｗ３は、素子分離絶縁膜２５の幅Ｗ４よりも大きい。なお、素子分離絶縁膜２６の幅Ｗ３および素子分離絶縁膜２５の幅Ｗ４は、それぞれ、不純物領域２２が延びる方向（Ｘ方向）と交差する方向（Ｙ方向）での幅である。また、素子分離絶縁膜２５と、素子分離絶縁膜２６とは、一体的に形成されていてもよい。
【００１７】
また、図４に示すように、シリコン基板２１の上面を覆うように、１層目の層間絶縁膜２７が設けられている。層間絶縁膜２７の不純物領域２２およびコンタクト領域２４に対応する領域には、コンタクトホール２７ａが設けられている。また、コンタクトホール２７ａには、Ｗ（タングステン）等からなるプラグ２８が埋め込まれている。
【００１８】
また、１層目の層間絶縁膜２７上には、Ａｌ（アルミニウム）等からなる複数のビット線８が所定の間隔を隔てて形成されている。ビット線８は、図３に示すように、不純物領域２２の延びる方向と直交する方向（Ｙ方向）へ延びるように形成されているとともに、各メモリセル９（図１参照）のダイオード１０に対応する領域で不純物領域２２と交差するように配置されている。
【００１９】
また、層間絶縁膜２７のプラグ２８（コンタクト領域２４）に対応する領域上には、Ａｌ等からなるパッド層２９が形成されている。このパッド層２９は、平面的に見てほぼ正方形となるように形成されている（図３参照）。そして、プラグ２８とパッド層２９とが接続されている。また、層間絶縁膜２７の上には、ビット線８およびパッド層２９を覆うように２層目の層間絶縁膜３０が設けられている。この層間絶縁膜３０のパッド層２９に対応する領域には、コンタクトホール３０ａが設けられているとともに、コンタクトホール３０ａには、Ｗ等からなるプラグ３１が埋め込まれている。これにより、プラグ３１は、パッド層２９に接続されている。なお、プラグ２８、パッド層２９およびプラグ３１は、本発明の「導電部」の一例である。
【００２０】
また、２層目の層間絶縁膜３０上には、Ａｌ等からなるワード線７が、不純物領域２２の延びる方向（Ｘ方向）に沿って延びるように形成されている。また、ワード線７は、ビット線８の延びる方向と直交する方向に沿って所定の間隔を隔てて複数設けられている。そして、ワード線７は、２層目のプラグ３１に接続されている。そして、ワード線７と不純物領域２２とは、２層目のプラグ３１、パッド層２９、および、１層目のプラグ２８を介して接続されている。また、２層目のプラグ３１、パッド層２９、および、１層目のプラグ２８は、８本のビット線８ごとに設けられている。
【００２１】
また、８本のビット線８のうちの端部側に配置されるビット線８下のダイオード１０のカソードからワード線７（コンタクト領域２４）までの不純物領域２２の距離は、８本のビット線８のうちの中央部に配置されるビット線８下のダイオード１０のカソードからワード線７までの不純物領域２２の距離よりも短くなる。なお、ダイオード１０のカソードからワード線７までの不純物領域２２の距離が長いほど、カソードからワード線７までの電気的な抵抗が大きくなる。
【００２２】
次に、図１および図４を参照して、第１実施形態によるダイオードＲＯＭ１００の動作について説明する。
【００２３】
まず、所定のアドレスがアドレス入力回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７の電位がＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位がＨレベル（Ｖｃｃ）にされる。
【００２４】
一方、アドレス入力回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線８に供給される。そして、選択されたワード線７と選択されたビット線８との交点にメモリセル９が設けられる場合には、センスアンプ４からビット線８およびダイオード１０を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線８に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。
【００２５】
このとき、図４に示すように、２つのコンタクト領域２４（パッド層２９、プラグ３１）の間に配置される８本のビット線８に接続されるメモリセル９のうち、中央部に配置されるメモリセル９は、端部側に配置されるメモリセル９に比べて、メモリセル９からコンタクト領域２４（パッド層２９、プラグ３１）までの間の不純物領域２２の距離が長くなる。このため、中央部に配置されるメモリセル９を介してワード線７に流れる電流の大きさは、端部側に配置されるメモリセル９を介してワード線７に流れる電流の大きさよりも小さくなる。一方、第１実施形態では、不純物領域２２の配線接続領域２２ａとセル領域２２ｂとの間の抵抗領域２２ｃ（セル領域２２ｂの幅Ｗ２よりも小さい幅Ｗ１を有する領域）が設けられ、この抵抗領域２２ｃの抵抗がセル領域２２ｂの抵抗よりも大きいので、抵抗領域２２ｃの抵抗とセル領域２２ｂの抵抗とが同じ場合と比べて、中央部に配置されるメモリセル９を介してワード線７に流れる電流の大きさと、端部側に配置されるメモリセル９を介してワード線７に流れる電流の大きさとの差は、小さくなる。
【００２６】
具体的には、不純物領域２２における抵抗領域２２ｃの抵抗を大きくしたことにより、抵抗領域２２ｃの抵抗とセル領域２２ｂの抵抗とが同じ場合と比べて、ビット線８から中央部に配置されるメモリセル９を介してワード線７に流れる電流が若干減少するとともに、ビット線８から端部側に配置されるメモリセル９を介してワード線７に流れる電流が大幅に減少する。この結果、中央部に配置されるメモリセル９を介してワード線７に流れる電流の大きさと、端部側に配置されるメモリセル９を介してワード線７に流れる電流の大きさとの差が小さくなる。
【００２７】
また、選択されたワード線７と選択されたビット線８との交点にメモリセル９が設けられない場合には、ビット線８からワード線７へ電流が流れない。この場合には、センスアンプ４が電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００２８】
次に、図４、図５および図６を参照して、第１実施形態によるダイオードＲＯＭ１００の製造プロセスについて説明する。
【００２９】
まず、図５および図６に示すように、ｐ型のシリコン基板２１のメモリセル９が形成される領域の上面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜からなる素子分離絶縁膜２５および素子分離絶縁膜２６を形成する。なお、素子分離絶縁膜２６の幅Ｗ３は、素子分離絶縁膜２５の幅Ｗ４よりも大きい。その後、シリコン基板２１にＰ（リン）を、たとえば１００ｋｅＶの注入エネルギーでイオン注入する。これにより、シリコン基板２１にＷ２の幅を有する複数の不純物領域２２が素子分離絶縁膜２５によって分離された状態で形成される。また、素子分離絶縁膜２６によって挟まれたシリコン基板２１の表面上には、素子分離絶縁膜２６によって挟まれたＷ１の幅を有する不純物領域２２の抵抗領域２２ｃが形成される。
【００３０】
その後、図４に示すように、１層目の層間絶縁膜２７を形成するとともに、フォトリソグラフィ技術およびエッチング技術を用いて層間絶縁膜２７の不純物領域２２に対応する領域にコンタクトホール２７ａを形成する。この際、ダイオード１０のカソードとしての不純物領域２２をビット線８に接続する場合には、コンタクトホール２７ａを設ける一方、ダイオード１０のカソードとしての不純物領域２２をビット線８に接続しない場合には、コンタクトホール２７ａを設けない。その後、層間絶縁膜２７のコンタクト領域２４の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。そして、コンタクトホール２７ａを介して不純物領域２２に、たとえばＰ（リン）をイオン注入する。これにより、コンタクト領域２４が形成される。この後、上記のレジスト膜（図示せず）を除去する。
【００３１】
次に、１層目の層間絶縁膜２７の不純物領域２３の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。その後、コンタクトホール２７ａを介して不純物領域２２に、たとえばＢＦ２をイオン注入する。これにより、不純物領域２２に複数のｐ型の不純物領域２３が形成される。この複数の不純物領域２３と不純物領域２２とによって、複数のダイオード１０が形成される。この後、上記のレジスト膜（図示せず）を除去する。
【００３２】
次に、Ｗ等からなるプラグ２８をコンタクトホール２７ａ内に埋め込むように形成する。これにより、プラグ２８が不純物領域２３とコンタクト領域２４とにそれぞれ接続される。そして、フォトリソグラフィ技術およびエッチング技術を用いて、パッド層２９と、ビット線８とを形成する。
【００３３】
次に、１層目の層間絶縁膜２７上に、ビット線８およびパッド層２９を覆うように２層目の層間絶縁膜３０を形成するとともに、パッド層２９に対応する領域にコンタクトホール３０ａを形成する。そして、コンタクトホール３０ａを埋め込むようにプラグ３１を形成した後、２層目の層間絶縁膜３０の不純物領域２２に対応する領域上に、Ａｌ等からなるワード線７を形成する。上記のようにして、第１実施形態によるダイオードＲＯＭ１００のメモリセルアレイ領域６が形成される。
【００３４】
本発明の第１実施形態によるダイオードＲＯＭ１００では、以下の効果を得ることができる。
【００３５】
（１）ワード線７と不純物領域２２とを８本のビット線８ごとに電気的に接続するプラグ２８、パッド層２９およびプラグ３１を備え、不純物領域２２のうちの配線接続領域２２ａの近傍（抵抗領域２２ｃ）の抵抗を、ダイオード１０のカソードとして機能するセル領域２２ｂの抵抗よりも大きくした。これにより、不純物領域２２の配線接続領域２２ａとセル領域２２ｂとの間の抵抗領域２２ｃの抵抗とセル領域２２ｂの抵抗とが同じ場合と比べて、中央部に配置されるメモリセル９を介してワード線７に流れる電流の大きさと、端部側に配置されるメモリセル９を介してワード線７に流れる電流の大きさとの差は、小さくなる。具体的には、抵抗領域２２ｃの抵抗とセル領域２２ｂの抵抗とが同じ場合と比べて、ビット線８から端部側に配置されるメモリセル９を介してワード線７に流れる電流が大幅に減少する。その結果、ビット線８とワード線７との間の配線に大きな電流が流れるのが抑制されるので、ダイオードＲＯＭ１００の消費電流（消費電力）が増加するのを抑制することができる。
【００３６】
（２）不純物領域２２の配線接続領域２２ａとセル領域２２ｂとの間に抵抗領域２２ｃを設け、この抵抗領域２２ｃの抵抗を、セル領域２２ｂの抵抗よりも大きくした。これにより、ビット線８の端部側に配置されるメモリセル９と、不純物領域２２の抵抗領域２２ｃとを介してワード線７に流れる電流の大きさを確実に小さくすることができる。
【００３７】
（３）不純物領域２２の配線接続領域２２ａとセル領域２２ｂとの間に抵抗領域２２ｃを設け、この抵抗領域２２ｃの幅Ｗ１を、セル領域２２ｂの幅Ｗ２よりも小さくした。これにより、不純物領域２２の抵抗領域２２ｃの幅Ｗ１を小さくした分、抵抗が大きくなるので、容易に、不純物領域２２のうちの配線接続領域２２ａの近傍の抵抗を、ダイオード１０のカソードとして機能するセル領域２２ｂの抵抗よりも大きくすることができる。
【００３８】
（４）ビット線８から、メモリセル９に含まれるダイオード１０を介して、ワード線７に流れる電流を検知することにより、メモリセル９のデータを判断するように構成した。これにより、メモリセル９にダイオード１０が含まれる場合にはワード線７に電流が流れることを検知し、メモリセル９にダイオード１０が含まれない場合にはワード線７に電流が流れないことを検知することにより、容易に、メモリセル９のデータを判断することができる。
【００３９】
（第２実施形態）
次に、図７および図８を参照して、本発明の第２実施形態によるダイオードＲＯＭ１０１について説明する。この第２実施形態のダイオードＲＯＭ１０１では、不純物領域２２におけるセル領域２２ｂの幅に比べて抵抗領域２２ｃの幅を小さくした上記第１実施形態と異なり、不純物領域４１におけるセル領域４１ｂの断面積に比べて抵抗領域４１ｃの断面積を小さくしている。
【００４０】
図８に示すように、メモリセルアレイ領域６では、ｐ型のシリコン基板２１の上面に、ｎ型の不純物領域４２およびｎ型の不純物領域４３からなる不純物領域４１が形成されている。不純物領域４２は、ワード線７が延びる方向（Ｘ方向）に沿って延びるように形成されている。また、不純物領域４３は、図７に示すように、不純物領域４２のうちのメモリセル９が形成される領域（セル領域４１ｂ）とオーバーラップするように形成されている。また、不純物領域４３のシリコン基板２１からの深さは、不純物領域４２よりも大きくなるように形成されている。なお、不純物領域４２および不純物領域４３は、それぞれ、本発明の「第１不純物領域」および「第２不純物領域」の一例である。
【００４１】
また、図７および図８に示すように、不純物領域４１は、平面的に見て、ｎ型のコンタクト領域２４（プラグ２８）が形成される配線接続領域４１ａと、メモリセル９のダイオード１０のカソードとして機能するセル領域４１ｂと、配線接続領域４１ａとセル領域４１ｂとの間に位置する抵抗領域４１ｃとを含む。ここで、図１０に示すように、配線接続領域４１ａおよび抵抗領域４１ｃには、不純物領域４３は形成されずに、不純物領域４２が形成されている。一方、図９に示すように、セル領域４１ｂには、不純物領域４２および不純物領域４３が形成されている。これにより、不純物領域４１における抵抗領域４１ｃの断面積は、不純物領域４１のセル領域４１ｂの断面積よりも小さくなる。その結果、抵抗領域４１ｃの抵抗は、セル領域４１ｂの抵抗よりも大きくなる。なお、第２実施形態のその他の構成および動作は、上記第１実施形態と同様である。
【００４２】
次に、図７〜図１０を参照して、第２実施形態によるダイオードＲＯＭ１０１の製造プロセスについて説明する。
【００４３】
まず、図９および図１０に示すように、ｐ型のシリコン基板２１のメモリセル９が形成される領域の上面に、ＬＯＣＯＳ膜からなる素子分離絶縁膜２５を形成する。そして、シリコン基板２１にＰ（リン）を、たとえば４０ｋｅＶの注入エネルギーでイオン注入する。これにより、図７および図８に示すように、シリコン基板２１に複数の不純物領域４２が素子分離絶縁膜２５によって分離された状態で形成される。
【００４４】
次に、配線接続領域４１ａの近傍に対応する領域に図示しないレジスト膜を形成した後、シリコン基板２１にＰ（リン）を、たとえば１００ｋｅＶの注入エネルギーでイオン注入する。これにより、図７、図８および図９に示すように、不純物領域４３が形成される。なお、図１０に示すように、抵抗領域４１ｃには、不純物領域４３は、形成されない。また、第２実施形態のこの後の製造プロセスは、上記第１実施形態と同様である。
【００４５】
本発明の第２実施形態によるダイオードＲＯＭ１０１では、上記第１実施形態の効果（１）および効果（２）に対応する効果に加えて、以下の効果を得ることができる。
【００４６】
（５）不純物領域４１の配線接続領域４１ａとセル領域４１ｂとの間の抵抗領域４１ｃには、不純物領域４３を形成せずに、不純物領域４２を形成し、セル領域４１ｂには、不純物領域４２と不純物領域４３とを形成した。これにより、不純物領域４１の配線接続領域４１ａの近傍（抵抗領域４１ｃ）の断面積がセル領域４１ｂの断面積よりも小さくなるので、容易に、不純物領域４１のうちの配線接続領域４１ａの近傍の抵抗をセル領域４１ｂの抵抗よりも大きくすることができる。
【００４７】
（第３実施形態）
次に、図１１を参照して、本発明の第３実施形態によるダイオードＲＯＭ１０２について説明する。この第３実施形態のダイオードＲＯＭ１０２では、ダイオード１０が設けられるか否かによって、メモリセル９のデータが「１」または「０」になるように構成されていた上記第１および第２実施形態と異なり、メモリセル９のアノードがビット線８に接続されているか否かで、メモリセル９のデータが「１」または「０」になるように構成されている。
【００４８】
図１１に示すように、ｐ型のシリコン基板２１の上面に、ｎ型の不純物領域２２が形成されている。不純物領域２２内には、複数のｐ型の不純物領域２３が所定の間隔を隔てて形成されている。なお、不純物領域２２は、上記第１実施形態と同様に、ｎ型のコンタクト領域２４が形成される配線接続領域２２ａと、メモリセル９のダイオード１０のカソードとして機能するセル領域２２ｂと、配線接続領域２２ａとセル領域２２ｂとの間に位置する抵抗領域２２ｃとを含む。そして、不純物領域２２の配線接続領域２２ａの近傍（抵抗領域２２ｃ）の抵抗は、セル領域２２ｂの抵抗よりも大きくなるように構成されている。また、１つの不純物領域２２と不純物領域２３とによって、メモリセル９のダイオード１０が形成されている。また、不純物領域２２内には、８つの不純物領域２３ごとに１つのｎ型のコンタクト領域２４が形成されている。
【００４９】
また、シリコン基板２１の上面を覆うように、１層目の層間絶縁膜２７が設けられている。この層間絶縁膜２７の不純物領域２２およびコンタクト領域２４に対応する領域には、コンタクトホール２７ａが設けられている。また、コンタクトホール２７ａには、Ｗ等からなる１層目のプラグ２８が埋め込まれている。
【００５０】
また、１層目の層間絶縁膜２７上には、１層目のプラグ２８に接続するように、Ａｌ等からなる１層目のパッド層２９が設けられている。また、１層目の層間絶縁膜２７上には、パッド層２９を覆うように２層目の層間絶縁膜３０が設けられている。この層間絶縁膜３０のパッド層２９に対応する領域には、コンタクトホール３０ａが形成されている。また、コンタクトホール３０ａには、Ｗ等からなる２層目のプラグ３１が埋め込まれている。また、２層目の層間絶縁膜３０上には、Ａｌ等からなる複数のビット線８が所定の間隔を隔てて形成されている。
【００５１】
また、メモリセル９のダイオード１０に対応して１層目のパッド層２９とビット線８との間にコンタクトホール３０ａが形成されているか否かによって、そのメモリセル９のデータが切り替えられるように構成されている。すなわち、メモリセル９のダイオード１０に対応してコンタクトホール３０ａが形成されることにより、コンタクトホール３０ａに埋め込まれたプラグ３１、１層目のパッド層２９および１層目のプラグ２８を介して、ビット線８とメモリセル９のダイオード１０を構成する不純物領域２２とが接続されている場合には、そのメモリセル９のデータは「１」に設定される。一方、メモリセル９のダイオード１０に対応してコンタクトホール３０ａが形成されていないことにより、そのメモリセル９のダイオード１０と対応するビット線８とが接続されていない場合には、そのメモリセル９のデータは「０」に設定される。
【００５２】
また、２層目の層間絶縁膜３０の２層目のプラグ３１に対応する領域上には、Ａｌ等からなる２層目のパッド層５１が形成されている。また、２層目の層間絶縁膜３０の上には、ビット線８および２層目のパッド層５１を覆うように３層目の層間絶縁膜５２が設けられている。この３層目の層間絶縁膜５２の２層目のパッド層５１に対応する領域には、コンタクトホール５２ａが設けられているとともに、そのコンタクトホール５２ａには、Ｗ等からなる３層目のプラグ５３が埋め込まれている。また、３層目の層間絶縁膜５２上には、Ａｌ等からなるワード線７が、不純物領域２２の延びる方向（Ｘ方向）に沿って延びるように形成されている。なお、プラグ２８、パッド層２９、プラグ３１、パッド層５１およびプラグ５３は、本発明の「導電部」の一例である。
【００５３】
また、第３実施形態のその他の構成および効果は、上記第１実施形態と同様である。
【００５４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５５】
上記第１実施形態では、不純物領域のセル領域と配線接続領域との間の領域の幅を小さくすることにより、配線接続領域の近傍の抵抗を大きくするとともに、上記第２実施形態では、不純物領域のセル領域と配線接続領域との間の領域の断面積を小さくすることにより、配線接続領域の近傍の抵抗を大きくする例を示したが、本発明はこれに限られない。たとえば、不純物領域の配線接続領域とセル領域との間の領域にトランジスタを設けることにより、配線接続領域の近傍の抵抗を大きくしてもよい。また、イオン注入によって不純物領域を形成する際に、不純物領域の配線接続領域とセル領域との間の領域にレジストなどを配置することによって、配線接続領域とセル領域との間の領域の不純物濃度を小さくすることにより、配線接続領域の近傍の抵抗を大きくしてもよい。
【００５６】
また、上記第１〜第３実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用したが、本発明はこれに限らない。本発明は、クロスポイント型のダイオードＲＯＭ以外のダイオードを含むメモリセルを備えたメモリにも広く適用可能である。
【００５７】
また、上記第１〜第３実施形態では、ワード線と不純物領域とを接続するプラグを８本のビット線毎に設ける例を示したが、本発明はこれに限らない。たとえば、ワード線と不純物領域とを接続するプラグを８本以外のビット線毎に設けてもよい。
【符号の説明】
【００５８】
７  ワード線
８  ビット線
９  メモリセル
１０  ダイオード
２１  シリコン基板（半導体基板）
２２、４１  不純物領域
２２ａ、４１ａ  配線接続領域
２２ｂ、４１ｂ  セル領域
２２ｃ、４１ｃ  領域
２８  プラグ（導電部）
２９  パッド層（導電部）
３１  プラグ（導電部）
４２  不純物領域（第１不純物領域）
４３  不純物領域（第２不純物領域）
５１  パッド層（導電部）
５３  プラグ（導電部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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