(57)【要約】【課題】本発明の実施形態は、金属汚染を抑制することができる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、第１の絶縁層と、前記第１の絶縁層と積層された第２の絶縁層と、を有する基板と、前記第１の絶縁層の前記第２の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた回路パターンと、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた電位部と、を備える。前記電位部は、接地または電源と接続されている。【選択図】図１
2011258757.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁層と、前記第１の絶縁層と積層された第２の絶縁層と、を有する基板と、
前記第１の絶縁層の前記第２の絶縁層が設けられた側とは反対側に設けられた半導体素子と、
前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた回路パターンと、
前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた電位部と、
を備え、
前記電位部は、接地または電源と接続されたことを特徴とする半導体装置。
【請求項２】
前記電位部の少なくとも一部は、前記半導体素子と対峙することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電位部は、前記回路パターンと同じ層に形成され、
前記電位部は、前記回路パターンが形成された領域にも設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電位部は、面状の形態を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記電位部は、線状の形態を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体素子の前記第１の絶縁層の側の端部は、鏡面化処理がなされていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、金属汚染による半導体素子への影響が問題となっている。また、パッケージング工程などのいわゆる後工程での金属汚染も問題となってきている。
そのため、金属汚染の影響を抑制する技術の開発が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１５８３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、金属汚染を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１の絶縁層と、前記第１の絶縁層と積層された第２の絶縁層と、を有する基板と、前記第１の絶縁層の前記第２の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた回路パターンと、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた電位部と、を備える。前記電位部は、接地または電源と接続されている。
【図面の簡単な説明】
【０００６】
【図１】本実施の形態に係る半導体装置を例示する模式部分拡大図である。
【図２】（ａ）は電位部を例示するための模式図、（ｂ）は（ａ）におけるＣ部の模式拡大図である。
【図３】（ａ）は粗面化処理が行われた場合、（ｂ）は鏡面化処理が行われた場合を例示する模式断面図である。
【図４】（ａ）は他の実施形態に係る電位部を例示するための模式図、（ｂ）は（ａ）におけるＣ１部の模式拡大図である。
【図５】比較例に係る電位部を例示するための模式図である。
【図６】（ａ）〜（ｅ）はフェイルビットマップを模式的に表したものである。
【発明を実施するための形態】
【０００７】
本実施の形態に係る半導体装置の例示をする前に、まず、半導体装置における金属汚染の抑制について説明する。  
半導体素子（半導体チップ）の微細化にともない微量金属汚染が歩留まりに与える影響が大きくなっている。また、近年、半導体素子の三次元化、高集積度にともない半導体素子の薄膜化、多層化が進み金属汚染管理がより複雑化している。
【０００８】
ここで、パッケージング工程などの後続の工程に悪影響を与えないように、ウェーハ状態において表面汚染、裏面汚染、側面汚染を制御する必要があるため、現状においては金属汚染を確実に除去するため、金属除去の工程時間を長く設定している。また、金属汚染除去の工程を新たに設けるようにする場合もある。そのため、生産性の低下などを招いている。
【０００９】
金属系不純物、とくにシリコン中の拡散速度が速い可動イオンとなる銅（Ｃｕ）、鉄（Ｆｅ）、金（Ａｕ）、ナトリウム（Ｎａ）は、シリコンウェーハ中で析出して結晶欠陥を引き起こしたり、シリコンウェーハ表面でパーティクルの付着核になったりする。また、これらの金属系不純物は、シリコンウェーハ中において電気的に深い準位を形成して半導体素子の性能を低下させたり、シリコンウェーハ表面に形成されたシリコン酸化膜中に入り込むことでその絶縁性を低下させたりする。
【００１０】
この様な金属系不純物を除去する方法はいろいろと提案されている。  
例えば、金属系不純物を除去する方法として、ＨＣｌ（塩酸）、Ｈ２Ｏ２（過酸化水素）、Ｈ２Ｏ（純水）を混合した化学薬液によるシリコンウェーハ表面の洗浄（ＨＰＭ（Hydrochloric acid Hydrogen Peroxide Mix）洗浄）が知られている。しかし、ウェット洗浄による除去では、シリコンウェーハ表層に顕在している金属系不純物は除去できるが、シリコンウェーハ中に拡散している金属系不純物は除去できない。また工程数の増加や定期的な汚染管理など膨大な設備投資が必要となる。
【００１１】
また、金属系不純物を捕獲するゲッタリング法も知られている。  
ゲッタリング法としては、いわゆるエキシトリンシック・ゲッタリング（ＥＧ（Extrinsic Gettering））法と、イントリンシック・ゲッタリング（ＩＧ（Intrinsic Gettering））法とが知られている。
【００１２】
この場合、ゲッタリングサイトは、シリコンウェーハにおいて半導体素子の活性層から離れた領域に設けられる。  
例えば、エキシトリンシック・ゲッタリング法では、シリコンウェーハの裏面にポリシリコンや高濃度リン（Ｐ）の領域等を形成し、シリコンとの歪み応力を利用してゲッタリングサイトを形成する。この場合、バックサイドダメージ（ＢＳＤ(Backside Damage)）、ポリＳｉバックシール（ＰＢＳ（Poly-Silicon Back Seal））あるいはリンゲッタリングと呼ばれる手法が用いられている。
【００１３】
また、イントリンシック・ゲッタリング法では、シリコンウェーハ内の酸素をシリコンウェーハ内部のみに析出させ、これをゲッタリングサイトとする。例えば、シリコンウェーハ内部のほぼ中心領域にＳｉＯｘなどの酸素析出物を形成することで結晶欠陥を誘起してゲッタリングサイトとするようにしている。
【００１４】
ここで、近年の半導体素子の薄膜化により、半導体素子の抗折強度を確保する必要が出てきた。そのため、シリコンウェーハ裏面の処理が、ウェーハポリッシング法による粗面化処理（表面が粗いほどゲッタリング効果があると言われている）からドライポリッシング法による鏡面化処理に移行しており、シリコンとの歪み応力を利用したエキシトリンシック・ゲッタリング法の効果が発揮できないという問題が生じている。
【００１５】
また、半導体装置に使用する基板の回路パターンなどが金属汚染源となるおそれがある。そのため、シリコンウェーハを洗浄して金属系不純物を除去しても後工程での金属汚染や半導体装置に用いられる基板の回路パターンなどからの金属汚染を防止することができないおそれがある。
【００１６】
この場合、エキシトリンシック・ゲッタリング法の効果を発揮させるためには、鏡面化処理されたシリコンウェーハの裏面にゲッタリングサイトを意図的に設ける特殊な加工が必要となり、工程数の増加や生産性の低下が生じるおそれがある。  
また、イントリンシック・ゲッタリング法では、シリコンウェーハ内部に結晶欠陥を形成する必要があるため、半導体素子の品質などの観点からは望ましい方法とはいえない場合もある。  
そのため、ゲッタリング法以外で金属汚染の影響を抑制する技術の開発が望まれていた。
【００１７】
次に、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
図１は、本実施の形態に係る半導体装置を例示する模式部分拡大図である。  
図２は、図１におけるＡ−Ａ矢視図である。なお、図２（ａ）は電位部を例示するための模式図、図２（ｂ）は図２（ａ）におけるＣ部の模式拡大図である。  
図３は、半導体素子の裏面の性状を例示する模式断面図である。なお、図３（ａ）は粗面化処理が行われた場合、図３（ｂ）は鏡面化処理が行われた場合を例示する模式断面図である。  
図１に示すように、半導体装置１には、基板２と、基板２に設けられた半導体素子３と、が備えられている。  
基板２は、複数の絶縁層２０、２１、２２が積層するようにして設けられた積層基板とすることができる。すなわち、絶縁層２０（第１の絶縁層）と、絶縁層２０に積層するようにして設けられた絶縁層２１（第２の絶縁層）と、絶縁層２１に積層するようにして設けられた絶縁層２２と、を有する基板とすることができる。  
基板２は、例えば、ガラスエポキシなどの有機材料を主体とした有機系積層基板とすることもできるし、酸化アルミニウムなどのセラミックスやガラスなどの無機材料を主体とした無機系積層基板とすることもできる。なお、基板２は、いわゆるリジッド基板であってもよいし、フレキシブル基板などであってもよい。
【００１８】
また、絶縁層２０、２１、２２には、回路パターン２３、２４、２５を設けるようにすることができる。この場合、回路パターン２３、２４は内層回路として設けられ、回路パターン２５は外層回路として設けられている。
【００１９】
回路パターン２３、２４、２５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの導電体から形成されるものとすることができる。なお、絶縁層や回路パターンの層数は例示をしたものに限定されるわけではなく適宜変更することができる。ここで、回路パターンの配線２３、２４、２５には、外部から電源電圧、接地電圧、データ、または、コマンドが与えられる。
【００２０】
半導体素子３は、絶縁層２０の一方の主面に接合層３ａを介して接合されている。すなわち、半導体素子３は、絶縁層２０の絶縁層２１が設けられた側とは反対側に設けられている。また、半導体素子３の端子３ｂと、半導体素子３の周辺に設けられたボンディングパッド２６と、がボンディングワイヤ２７を介して電気的に接続されている。そして、ボンディングパッド２６と回路パターン２３とが電気的に接続されている。
【００２１】
接合層３ａは、例えば、半導体素子３の裏面に接合剤を膜状に付着させ、これをＢステージ状態とすることで形成されたものとすることもできるし、半導体素子３の裏面にいわゆるダイアタッチメントフィルムを貼り付けることで形成されたものとすることもできる。
【００２２】
なお、ボンディングワイヤ２７を介して半導体素子３と回路パターン２３とが電気的に接続される場合を例示したがこれに限定されるわけではない。この場合、半導体素子３と回路パターン２３とをいわゆるフェイスダウンボンディング方式により電気的に接続することもできる。例えば、半導体素子３の端子にはんだバンプを形成し、はんだバンプを介して半導体素子３と回路パターン２３の電極とを電気的に接続するフリップチップ方式としてもよいし、半導体素子３に設けられた突起電極に導電性接着剤を塗布し、回路パターン２３の電極に接着する接続方式などとしてもよい。
【００２３】
また、絶縁層２０、２１、２２の所定の箇所には絶縁層を貫通するスルーホールビア（Through Hole Via）２８を設けることができる。スルーホールビア２８により絶縁層２０、２１、２２に設けられた回路パターン２３、２４、２５を電気的に適宜接続するようにすることができる。なお、ブラインドビアホール（Blind via hole）、ベリッドホール（Buried hole）などの特定の絶縁層間のみを接続するビアを設けることもできる。
【００２４】
また、基板２には、抵抗、コンデンサ、コイルなどの受動素子や、トランジスタ、ダイオードなどの能動素子を適宜設けるようにすることもできる。
【００２５】
ここで、図３（ａ）に示すように半導体素子３の裏面が粗面化処理される場合には、半導体素子３の裏面にシリコンとの歪み応力を利用したゲッタリングサイト３ｃが形成されることになる。そのため、このゲッタリングサイト３ｃにより金属系不純物を捕獲することができるので、後工程での金属汚染や、半導体装置１に用いられる基板２の回路パターン２３などからの金属汚染を防止することができる。
【００２６】
しかしながら、近年の半導体素子３の薄膜化により半導体素子３の厚みが薄くなるほどゲッタリングサイト３ｃの凹凸を起点とした折損が発生しやすくなる。そのため、図３（ｂ）に示すように、抗折強度を確保する必要などから半導体素子３の裏面を鏡面化処理することで平坦化するようになってきている。この様な場合には、半導体素子３の裏面にシリコンとの歪み応力を利用したゲッタリングサイト３ｃがほとんど形成されないことになる。なお、鏡面化処理を行っても、半導体素子３の裏面から完全に凸凹を取り除くことはできない。この場合、鏡面化処理を行っているかどうかは、図３（ａ）と図３（ｂ）とを比較すれば解るように、同じ倍率で観察した場合に半導体素子３の裏面に凸凹が形成されていないことから判別できる。また、半導体素子３の内部に酸素析出物を形成することで結晶欠陥を誘起してゲッタリングサイトとすることもできるが、半導体素子３の品質などの観点からは半導体素子３の内部に結晶欠陥を設けないようにすることが好ましい。  
すなわち、近年の半導体素子３の薄膜化などを考慮すると、ゲッタリング法以外の技術を用いて金属汚染を抑制するようにすることが好ましい。
【００２７】
ここで、本発明者らの得た知見によれば、基板２の半導体素子３の直下に設けられた内層に何らかの電位を有する電位部を設けるようにすれば金属汚染による半導体素子の不良率を抑制することができる。  
例えば、絶縁層２０と絶縁層２１との間に線状の形態を有する複数の電位部２９を設けるようにすることができる。そして、この電位部２９に何らかの電位を持たせるようにする。例えば、図２に示すように、第１方向に延びる線状の電位部２９の両端部を第２方向に延びる接続部２９ａに接続することで線状の電位部２９同士を電気的に接続するようにする。そして、線状の電位部２９、接続部２９ａの少なくともいずれかを接地するか、電源などに接続することで電位部２９に何らかの電位を持たせるようにすることができる。なお、電位部２９が直線状の場合を例示したがこれに限定されるわけではない、例えば、任意の曲線を含む形状であってもよい。
また、回路パターン２３と電位部２９とは同じ層に形成されている。その結果、製造工程を増やすことなく電位部２９を形成することができる。
本実施例にかかる電位部２９の設置箇所は、図２（ａ）に示すＣ部である。図２（ｂ）に示すように、このＣ部において、回路パターン２３のうち電位が与えられる導電体２９ｐの端部と電位部２９とが接続部２９ｃにより接続されている。このように、回路パターン２３の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部２９に電位を与えることができる。また、接続部２９ｃも回路パターン２３や電位部２９と同じ層に形成されている。その結果、同じ層内で回路パターン２３と電位部２９とが接続部２９ｃにより接続され、配線層の数が増えることを防止することができる。
【００２８】
電位部２９、接続部２９ａは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部２９と回路パターン２３とが同じ材料から形成されるものとすれば、電位部２９と回路パターン２３とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部２９と回路パターン２３とを同時に形成するようにすることができる。ただし、電位部２９と回路パターン２３とを個別に形成するようにしてもよい。
【００２９】
この場合、線状の電位部２９を有するものとすれば、精緻な回路パターン２３が形成された場合であっても、回路パターン２３同士の間に線状の電位部２９を設けることが容易となる。すなわち、回路パターン２３が形成された領域にも電位部２９を設けることが容易となる。そのため、半導体素子３の直下に設けられた内層のほぼ全域に電位部２９を設けることが容易となる。また、電位部２９を線状にすることにより回路パターンの疎密差をほぼ一定とすることができ、回路パターンの配線を安定して形成することが可能となる。
【００３０】
図４は、他の実施形態に係る電位部を例示するための模式図である。なお、図４（ａ）は電位部を例示するための模式図、図４（ｂ）は図４（ａ）におけるＣ１部の模式拡大図である。  
図４に示すものの場合には、絶縁層２０と絶縁層２１との間に設けられた電位部３１が面状の形態を有している。そして、この電位部３１に何らかの電位を持たせるようにしている。例えば、面状の電位部３１を接地するか、電源などに接続することで電位部３１に何らかの電位を持たせるようにしている。
本実施例にかかる電位部３１の設置箇所は、図４（ａ）に示すＣ１部である。図４（ｂ）に示すように、このＣ１部において、回路パターン２３のうち電位が与えられる導電体２９ｐの端部と電位部３１とが接続部２９ｃにより接続されている。このように、回路パターン２３の電位を利用することによって、回路パターン数の増加をさせることなく、また、回路パターンを複雑化させることなく、電位部３１に電位を与えることができる。
【００３１】
電位部３１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部３１と回路パターン２３とが同じ材料から形成されるものとすれば、電位部３１と回路パターン２３とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部３１と回路パターン２３とを同時に形成するようにすることができる。ただし、電位部３１と回路パターン２３とを個別に形成するようにしてもよい。
【００３２】
図５は、比較例に係る電位部を例示するための模式図である。  
図５に示すものの場合には、絶縁層２０と絶縁層２１との間に設けられた複数の離隔した電位部３２としている。そして、この電位部３２に何らかの電位を持たせるようにしている。例えば、離隔した電位部３２のそれぞれを図示しない回路パターンなどにより接地するか、電源などに接続することで電位部３２に何らかの電位を持たせるようにしている。なお、電位部３２の形態として円形状を例示したがこれに限定されるわけではない。電位部３２の形態は適宜変更することができる。この場合、平面充填できるように電位部３２の形態を正三角形状、正方形状、正六角形状とすることもできる。
【００３３】
電位部３２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの導電体から形成されるものとすることができる。ただし、例示をした材料に限定されるわけではなく適宜変更することができる。なお、電位部３２と回路パターン２３とが同じ材料から形成されるものとすれば、電位部３２と回路パターン２３とを同時に形成することができるので生産性を向上させることができる。例えば、サブトラクティブ法やアディティブ法などを用いて、電位部３２と回路パターン２３とを同時に形成するようにすることができる。ただし、電位部３２と回路パターン２３とを個別に形成するようにしてもよい。
【００３４】
電位部の形態は以上に例示をしたものに限定されるわけではなく、適宜変更することができる。例えば、線状の電位部が交差する格子状の形態としてもよいし、線状の電位部の線幅が変化したり、複数の離隔した電位部が連結されてなるものなどとすることもできる。
【００３５】
次に、電位部を設けた場合の効果について例示をする。  
表１は、電位部を設けた場合の効果について例示をするためのものである。  
なお、表１中の「無電位」は、電位部が接地も電源などにも接続されていない場合である。  
また、図６は、表１に例示をしたもののフェイルビットマップ（ＦＭＢ；Fail Bit Map）を模式的に表したものである。  
例えば、半導体素子３が半導体記憶装置である場合、フェイルビットマップは、検査情報を半導体素子３のメモリセルに入力し、このメモリセルから設計通りの値が出力できたか否かをＰａｓｓ／Ｆａｉｌで表したマップである。なお、半導体記憶装置は１つの素子に数メガ〜数ギガ個のメモリセルを有し、このメモリセルの素子内における位置とＰａｓｓ／Ｆａｉｌの情報とを組み合わせてマップ化している。そして、このフェイルビットマップをＸＹ座標上に表示させ、解析装置や解析者などによりこれを解析することで、不具合領域などを特定することができる。なお、図６に示したフェイルビットマップは複数個の半導体素子３を測定した中で、１つの半導体素子３を選びそのフェイルビットマップを図示したものである。また、半導体記憶装置である半導体素子３の積層位置は、基板２の直上、すなわち、複数の半導体素子が積層された場合は、最も下層の半導体素子である。  なお、図６に例示をしたものの場合には、色の濃い部分が不具合領域（Ｆａｉｌ領域）となっている。
【００３６】
【表１】
2011258757.tif 000003
表１のサンプル番号１の場合は、図５に例示をした電位部３２を設けた場合である。すなわち、複数の離隔した円形状の電位部３２を設けた場合である。ただし、電位部３２は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。  
この様な場合には、図６（ａ）の中央部分に縞状の不具合領域が発生した。なお、測定したサンプル数は２００個弱であり、不良品となったものの割合（不良率）は９％であった。ここで、不良品とは１つの半導体素子３中に一定数の不良メモリセルが発生した場合を意味する。また、メモリセルが複数個集合したブロックが存在するＮＡＮＤ型フラッシュメモリの場合は、一定数の不良ブロックが発生した場合を意味する。
【００３７】
表１のサンプル番号２の場合は、図４に例示をした電位部３１を設けた場合である。すなわち、面状の電位部３１を設けた場合である。ただし、電位部３１は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。  
この様な場合には、図６（ｂ）の下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号１と同じであり、不良品となったものの割合（不良率）は４６％であった。
【００３８】
表１のサンプル番号３の場合は、図２に例示をした電位部２９を設けた場合である。すなわち、複数の線状の電位部２９と、電位部２９の両端部に設けられた接続部２９ａとを設けた場合である。ただし、電位部２９は無電位とされ、接地をされておらず、また電源などにも接続されていない場合である。  
この様な場合には、図６（ｃ）の上側部分の広い範囲が不具合領域となった。なお、測定したサンプル数はサンプル番号１と同じであり、不良品となったものの割合（不良率）は３８％であった。
このサンプル番号２及び３から、半導体記憶装置の下に接地されていない電位部２９がより多く存在する程不良率が高くなることが分かる。この場合、電位部２９から金属汚染源の原因となる金属が拡散している可能性が高いと言える。
【００３９】
表１のサンプル番号４の場合は、図４に例示をした電位部３１を設けた場合である。すなわち、面状の電位部３１を設けた場合である。ただし、電位部３１は接地されることで接地電位とされている場合である。  
この様な場合には、図６（ｄ）の右下側部分に不具合領域が発生した。なお、測定したサンプル数はサンプル番号１と同じであり、不良品となったものの割合（不良率）は５％であった。
【００４０】
この場合、図４に示すように、絶縁層２１の右下側部分には回路パターン２３が密集して設けられているため、この部分には面状の電位部３１を設けにくい。そのため、部分Ａ１、Ａ２間に挟まれた部分Ｂにおける金属汚染を抑制する効果が低減し、部分Ｂの直上に設けられた半導体素子３に金属汚染起因の不良メモリセルが発生したと推測される。
一方、電位部３１が設けられた部分においては、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子３に金属汚染が発生することを抑制することができることが分かる。  
すなわち、電位部の少なくとも一部は、半導体素子３と対峙する。換言すると、電位部は、少なくとも半導体素子３と対峙する部分に設けられていればよい。
【００４１】
表１のサンプル番号５の場合は、図２に例示をした電位部２９を設けた場合である。すなわち、複数の線状の電位部２９と、電位部２９の両端部に設けられた接続部２９ａとを設けた場合である。ただし、電位部２９は接地されることで接地電位とされている場合である。  
この様な場合には、図６（ｅ）に示すように、不具合領域の発生が殆ど見られなかった。なお、この場合、測定したサンプル数はサンプル番号１と同じであり、不良品となったものの割合（不良率）は０％であった。
【００４２】
前述したように、線状の電位部２９とすれば、精緻な回路パターン２３が形成された場合であっても、回路パターン２３同士の間に線状の電位部２９を容易に設けることができる。そのため、半導体素子３の直下に設けられた内層の全域に電位部２９を容易に設けることができる。    
その結果、半導体素子３の直下に設けられた内層の全域において、金属汚染を抑制する効果が発揮され、直上に設けられた半導体素子３に金属汚染が発生することを抑制することができる。
【００４３】
なお、表１のサンプル番号４、サンプル番号５は、電位部を接地することで接地電位とした場合であるがこれに限定されるわけではない。本発明者らの得た知見によれば、電位部に何らかの電位を持たせるようにすれば金属汚染を抑制する効果を発揮させることができる。例えば、電位部を電源などに接続することで電位部に何らかの電位を持たせるようにしてもよい。  
すなわち、電位部は、接地または電源と接続されていればよい。
【００４４】
また、半導体素子３の厚みが比較的厚い場合などにおいては、ゲッタリング法を併せて用いるようにすることもできる。例えば、粗面化処理することで半導体素子３の裏面にゲッタリングサイトを形成し、シリコンとの歪み応力を利用して金属系不純物を捕獲するエキシトリンシック・ゲッタリング法を併せて用いるようにすることもできる。また、半導体素子３の内部に結晶欠陥を誘起してゲッタリングサイトとし、結晶欠陥により金属系不純物を捕獲するイントリンシック・ゲッタリング法を併せて用いるようにすることもできる。すなわち、半導体素子３の絶縁層２０に設けられる側の端部、および、半導体素子３の内部の少なくともいずれかには、ゲッタリングサイトがさらに設けられるようにすることもできる。
【００４５】
また、本実施形態にかかる基板２を用いて半導体素子３を基板２に複数積層する場合、最下層の半導体素子３の裏面にゲッタリングサイトを形成するとともに、その素子厚みをやや厚くすることにより凹凸を起点とした折損を防止するようにする。そして、最下層以外の半導体素子３の裏面は鏡面化処理をするとともにその素子厚みを薄くする。  
この様にすれば、金属汚染起因の不良率を抑えるとともに、半導体装置１の素子部分の厚みを薄くすることができる。
【００４６】
以上、実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。  
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。  
例えば、半導体装置１が備える各要素の形状、寸法、材質、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００４７】
１  半導体装置、２  基板、３  半導体素子、３ｃ  ゲッタリングサイト、２０〜２２  絶縁層、２３〜２５  回路パターン、２９  電位部、２９ａ  接続部、３１  電位部、３２  電位部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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