(57)【要約】【課題】積層チップにおいて、転送データを折り返すエンドチップを自己認識させる。【解決手段】各半導体チップ（１，２）に共通なＳＥ信号の入力端子（ＳＥ）と、ＳＥ信号が１つ上のチップで分岐されて戻されたＳＥ２信号の入力端子（ＳＥ２）と、ＳＥ２信号入力の有無でエンドチップであることを検出するＳＯ制御回路２４とを有する。【選択図】図３
2011165936.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の半導体チップの各半導体チップに共通に与えられる共通制御信号の入力端子と、
データ出力側に隣接する他の半導体チップから、当該他の半導体チップに与えられる前記共通制御信号が分岐されて入力される分岐制御信号の入力端子と、
前記共通制御信号が入力されるが前記分岐制御信号が入力されないときは、積層方向における末端の半導体チップであることを検出するエンドチップ検出回路と、
を有する積層チップ制御回路。
【請求項２】
前記エンドチップ検出回路は、入力端の半導体チップから末端の半導体チップにまで積層方向に制御データを受け渡すための内部データ経路から分岐した分岐経路に接続され、または、当該分岐経路と前記内部データ経路の双方に接続され、前記共通制御信号と前記分岐制御信号によりオンとオフが制御される複数のスイッチを有する
請求項１に記載の積層チップ制御回路。
【請求項３】
前記複数の半導体チップを貫く貫通ビアによる接続によって、前記制御データを、前記末端の半導体チップから前記入力端の半導体チップに戻して外部へ出力させるフィードバック経路を有する積層半導体装置に適用が可能であり、
前記分岐経路は、前記内部データ経路を前記フィードバック経路へ接続するための経路であり、
前記複数のスイッチは、前記分岐制御信号が入力されない前記末端の半導体チップで前記分岐経路を導通状態とし、前記分岐制御信号が入力される他の半導体チップで前記分岐経路を遮断状態とする論理回路構成を有する
請求項２に記載の積層チップ制御回路。
【請求項４】
第１入力端子と、
半導体チップの表裏面で前記第１入力端子と対応した位置に設けられた第１出力端子と、
前記第１入力端子と同一なチップ面側に設けられた第２出力端子と、
前記第２出力端子と反対のチップ面側で当該第２出力端子と対応した位置に設けられた第２入力端子と、
半導体チップの表裏面を貫いて前記共通制御信号の入出力端子となる第１貫通ビアと、
前記フィードバック経路を構成するために半導体チップの表裏面を貫く第２貫通ビアと、
を有する請求項３に記載の積層チップ制御回路。
【請求項５】
前記第１入力端子と前記第１出力端子は前記内部データ経路に接続されて前記制御データの受け渡しをする端子であり、
前記第２入力端子と前記第２出力端子は前記分岐制御信号が戻される経路の端子である
請求項４に記載の積層チップ制御回路。
【請求項６】
前記第１入力端子および前記第１出力端子の組と、前記第２入力端子と前記第２出力端子の組とは、前記制御データの受け渡しをする端子対と、前記分岐制御信号が戻される経路の端子対との機能が、前記第１および分岐制御信号の論理に応じて変更可能である
請求項４に記載の積層チップ制御回路。
【請求項７】
前記積層チップ制御回路は、
複数のデータをパラレルに入力し、入力データに応答して発生した複数のデータをパラレルに出力する内部回路のデータ入出力端子に対し、半導体チップ間の端子接続の良否をテストするときのテストデータを半導体チップ内でシリアルに転送し、半導体チップ間でパラレルに転送するスキャンチェーン回路と、
複数の半導体チップ間で前記スキャンチェーン回路の転送動作を同期制御し、そのときの実行命令を含む前記制御データを積層方向で順に受け渡すバウンダリスキャン制御回路と、
前記複数のスイッチを含むことで前記エンドテスト検出回路の機能をもち、検出結果に応じて制御データの出力先を制御する出力制御回路と、
を有する請求項１〜６の何れかに記載の積層チップ制御回路。
【請求項８】
積層された複数の半導体チップと、
前記複数の半導体チップの各々に設けられた積層チップ制御回路と、
前記複数の半導体チップを貫く貫通ビア経路と、
を有し、
積層方向で一方端に位置する半導体チップの積層チップ制御回路に対し外部信号の入出力が可能であり、
前記積層チップ制御回路は、
共通制御信号の入力端子と、
データ出力側に隣接する他の半導体チップから、当該他の半導体チップに与えられる前記共通制御信号が分岐されて入力される分岐制御信号の入力端子と、
入力される前記共通制御信号と前記分岐制御信号との論理の組み合わせに基づいて、積層方向における末端の半導体チップであることを検出するエンドチップ検出回路と、
を有し、
当該積層チップ制御回路が設けられた半導体チップが末端にないときは前記制御データの出力先を積層方向に受け渡しする側とし、末端の半導体チップが検出されたときは前記制御データの出力先を前記貫通ビア経路の側に変更する
積層半導体装置。
【請求項９】
前記積層チップ制御回路は、
複数のデータをパラレルに入力し、入力データに応答して発生した複数のデータをパラレルに出力する内部回路のデータ入出力端子に対し、半導体チップ間の端子接続の良否をテストするときのテストデータを半導体チップ内でシリアルに転送し、半導体チップ間でパラレルに転送するスキャンチェーン回路と、
複数の半導体チップ間で前記スキャンチェーン回路の転送動作を同期制御し、そのときの実行命令を含む前記制御データを積層方向で順に受け渡すバウンダリスキャン制御回路と、
前記複数のスイッチを含むことで前記エンドテスト検出回路の機能をもち、検出結果に応じて制御データの出力先を制御する、制御データの出力制御回路と、
を有する請求項８に記載の積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップにおいて積層方向の一方側へのデータの受け渡しを制御する積層チップ制御回路と、積層チップ制御回路を半導体チップごとに有する積層半導体装置とに関する。
【背景技術】
【０００２】
複数の半導体チップを積層して集積度を上げる積層半導体装置が知られている。
積層半導体装置は、通常、ベースとなる最下層の半導体チップの上に、別の半導体チップを貼り合わせるが、薄い半導体チップを幾つも重ねると、限られた高さで高集積化が可能となり有利である。
その一方で、薄い半導体チップに対しワイヤボンド等の接続法を採用するとチップ強度に難があり、また、半導体チップが薄いと、その厚さ方向を貫く貫通ビアが形成しやすいため、貫通ビアによるチップ間接続法が一般に行われる。
【０００３】
この接続法では、貫通ビアの位置に関し、貼り合わせるチップ面同士で整合性をとる必要がある。接続端子の位置を横にずらすため導電層とコンタクトビア（プラグ）を組み合わせることも可能であるが、それでも接続端子の位置の制約は大きい。
【０００４】
一方、入出力端子の数や位置が揃った半導体チップの積層を行う場合がある。例えば、メモリ装置では、入出力端子を含めた同じ構成の集積回路を持つ複数の半導体チップを幾重にも重ねて大規模化を図ることができる。このとき半導体チップの構成が全く同じなら、単一ウェハから切り出したものを用いることができ、チップコストを大幅に削減できる。また、同じような観点から回路機能は異なっていてもデータ入出力端子の仕様が同じ場合もあるため、このような場合、ロジック回路でも貫通ビアを用いるチップ積層接続が可能である。
【０００５】
メモリチップを幾重にも重ねる積層メモリ装置が知られている（例えば、特許文献１参照）。
特許文献１では、内部回路に対する貫通ビアの形成位置を奇数番目と偶数番目の半導体チップで交互に異なる構造としている。これにより、入力側の貫通ビアの位置と出力側の貫通ビアの位置を変えて内部回路への情報設定を容易にすることができるとしている。
【０００６】
一方、入出力端子の数や位置が揃った半導体チップの積層を行う他の例として、いわゆるスキャンテストのための回路が存在する。
【０００７】
スキャンテストのうち、特にバウンダリスキャンと呼ばれるテストは、半導体チップ間の端子接続不良の検出を行うためチップ積層後でないと検査できない。したがって、最下層のベースチップから入れたテストデータ（テストパターン）を、スキャンチェーンと呼ばれる回路間で、より上層へと受け渡す動作を行う。このときの実行命令の出力とデータの入出力を制御して、スキャンチェーン回路の動作を制御するバウンダリスキャン制御回路（バウンダリスキャンコントローラ）が必要となる。バウンダリスキャンコントローラは、テスト対象のスキャンチェーン回路の積層チップ内位置と出力データの関係を対応付ける役割もある。
【０００８】
バウンダリスキャンコントローラは、積層する半導体チップで同一の回路が用いられる。そして、チップ下面にあるＳＩ（Scan Data Input）端子とチップ上面にあるＳＯ（Scan Data Output）端子が、積層した時に接続されるように配置される。しかし、それだけでは、例えば最下層のチップから入力したＳＩ信号（制御データ）が、再び最下層チップに戻るフィードバック経路が実現できない。
【０００９】
制御データを最下層チップに戻すためには、最上層のチップであることを検出する必要があり、そのための回路構成が、例えば特許文献２に提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１８７０６１号公報
【特許文献２】特開２００４−２６４０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１では２種類と少ないが、異なる構成の半導体チップを作り分ける必要がある。そのため、半導体チップの開発や製造に関わるコストが大きく、半導体チップを積層する順番を交互にする際に煩雑な工程管理が必要となるため、組み立てコストも高くなる。
また、特許文献１には、再び最下層チップに戻る経路をつくるために、最上層チップであることを検出する回路構成が開示されていない。この回路構成を設けたチップが必要となるとすると、半導体チップの種類は３種類と、さらに増えて半導体チップの開発製造や組み立てコストが高騰する。
【００１２】
前記した特許文献２に記載の技術では、最上層チップの識別データ（固定データ）を記憶する手段を有し、この識別データを個々のチップの識別データと比較することで制御データの出力先を制御する。具体的には、制御データの出力制御では、制御データが２分岐されて送られるＴＤＯ端子とＴＤＯ２端子のうち、フィードバック経路が接続されたＴＤＯ２端子までの経路接続制御を、上記比較の結果に基づいて行う。
【００１３】
そのために、固定データを記憶する手段、識別データを記憶する手段、それらデータを比較する手段が必要となり、半導体チップサイズが大きくなる。また、予め固定データを記憶させるとともにテスト時に識別データを入力する手段が必要となり、テストコストが大きい。
【００１４】
本発明は、例えばバウンダリスキャン制御のようにデータ転送の末端の半導体チップであることを認識する必要がある場合に、その自己認識が可能で、そのため回路規模が小さい積層チップ制御回路を提供するものである。また、本発明は、このような積層チップ制御回路を搭載した半導体チップを複数積層させた積層半導体装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明に関わる積層チップ制御回路は、共通信号の入力端子と、分岐制御信号の入力端子と、エンドチップ検出回路とを有する。
前記共通制御信号は、積層された複数の半導体チップの各半導体チップに共通に与えられる信号である。
前記分岐制御信号は、データ出力側に隣接する他の半導体チップから、当該他の半導体チップに与えられる前記共通制御信号が分岐されて入力される信号である。
前記エンドチップ検出回路は、前記共通制御信号が入力されるが前記分岐制御信号が入力されないときは、積層方向における末端の半導体チップであることを検出する。
【００１６】
以上の構成によれば、エンドチップ検出回路に対して分岐制御信号の入力がないときはエンドチップ、すなわち制御信号を送る向きで末端の半導体チップに当該積層チップ制御回路が搭載されていることが検出できる。一方、エンドチップ検出回路に分岐制御信号が入力されていると、このエンドチップ検出回路を含む積層チップ制御回路が搭載された積層チップ制御回路はエンドチップでないことが検出できる。
【００１７】
そのため、チップ識別データや最上層であることを識別するデータを外から与える必要がなく、容易にエンドチップの自己認識（自動検出）が可能である。このエンドチップの検出結果は、当該エンドチップのみ、制御データの出力先をフィードバック経路へ接続させる制御を可能とする。なお、テストの仕様により制御データにチップ識別データが含まれている、あるいは、テスト回数を示すカウント値をインクリメント転送してチップ識別データの代わりとするなどのチップ識別法は許容される。但し、本発明ではエンドチップの検出に識別データを用いない。
【発明の効果】
【００１８】
本発明によれば、例えばバウンダリスキャン制御のようにデータ転送の末端の半導体チップであることを認識する必要がある場合に、その自己認識が可能であり、そのため回路規模が小さい積層チップ制御回路を提供することができる。
また、本発明によれば、このような積層チップ制御回路を搭載した半導体チップを複数積層させた低コストの積層半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態に関わる積層チップ制御回路を搭載する積層半導体装置の積層状態の模式図である。
【図２】積層チップ制御回路および内部回路の概略構成図である。
【図３】バウンダリスキャンコントローラの概略ブロック図である。
【図４】バウンダリスキャンコントローラを搭載する積層半導体装置の積層ブロック図である。
【図５】ＳＯ制御回路の第１構成例を示す回路図と出力端子の状態を示す図表である。
【図６】ＳＯ制御回路の第２構成例を示す回路図と出力端子の状態を示す図表である。
【図７】ＳＯ制御回路の第３構成例を示す回路図と出力端子の状態を示す図表である。
【図８】積層する半導体チップの貫通電極位置等を示した図である。
【図９】タイプＡの貫通電極の構造例を示す図である。
【図１０】タイプＡの貫通電極の他の構造例を示す図である。
【図１１】タイプＢの貫通電極の構造例を示す図である。
【発明を実施するための形態】
【００２０】
本発明は、少なくとも積層チップ制御回路が端子配置を含めて同一構成の複数の半導体チップを積層させてなる積層半導体装置と、その積層チップ制御回路とに広く適用できる。このような同一データ、あるいは、個々のチップで処理後のデータを半導体チップ間で順次受け渡すものであれば、本発明が広く適用できる。このような積層半導体チップとしては積層メモリ装置、積層論理回路装置などが例示できる。また、バウンダリスキャンテストを含むスキャンテストの制御回路に広く、本発明が適用できる。
【００２１】
本発明が適用された積層チップ制御回路および積層半導体装置は、積層チップのうち、信号入力側と反対側の末端であることを検出するエンドチップ検出回路、または、その機能をもつ回路（例えば出力制御回路）を有するという特徴がある。
【００２２】
なお、スキャンテストを行う構成を含む場合、そのテスト対象が内部回路そのものであろうと、バウンダリ（境界、ここではチップ間接続状態の意味）であろうと、そのどちらの制御回路にも本発明が適用できる。バウンダリスキャンテストの場合は言うに及ばず、通常のスキャンテストの場合でも、実行命令等のチップ間受け渡しが必要な場合もある。通常は、積層する前のチップ状態やウェハ状態で、この通常のスキャンテストを行うとよいが、積層後の信号遅延を加味したテストを行いたい場合もある。このような場合、個々のチップに制御データをパラレルに入力すると貫通ビア等の制御入力のための構成数が膨大になるため、制御データの上層への順次受け渡しが必須となるからである。
なお、制御データの順次受け渡しの向きは下層から上層への向きに限定されないが、最下層の半導体チップのみ外部とのデータ入出力が可能な構成が望ましい。
【００２３】
以下、本発明の実施形態を、バウンダリスキャン制御回路を例として図面を参照して、以下の順で説明する。
１．積層半導体装置の全体構成。
２．積層チップ制御回路の構成。
３．バウンダリスキャンテストの概略。
４．制御信号による経路選択制御。
５．ＳＯ制御回路の第１構成例。
６．ＳＯ制御回路の第２構成例。
７．ＳＯ制御回路の第３構成例。
８．電極構造と端子との対応例。
９．変形例。
【００２４】
＜１．積層半導体装置の全体構成＞
図１は、本発明の実施形態に関わる積層チップ制御回路を搭載する積層半導体装置の積層状態の模式図である。
図１に図解される積層半導体装置は、外部のテスタ（不図示）と接続されている最下層（入力端側）の半導体チップ１と、半導体チップ１上に積層された半導体チップ群２から構成されている。
【００２５】
半導体チップ１は、不図示の内部回路と、積層チップ制御回路２０とを集積回路内に有する。
また半導体チップ１は、スキャンデータ入力（ＳＩ）の端子であるＳＩパッド１１と、スキャンデータ出力（ＳＯ）の端子であるＳＯパッド１２とを有する。
ここでスキャンデータは、本発明における“制御データ”に該当する。以下、スキャンデータのことを制御データと称する。
【００２６】
積層チップ制御回路２０は、ＳＩ端子とＳＯ端子を有し、このＳＩ端子がＳＩパッド１１に内部接続され、ＳＯ端子がＳＯパッド１２に内部接続されている。
なお、ＳＩパッド１１とＳＯパッド１２は、例えばワイヤボンディングのためのパッドであるが、半導体チップ１の裏面に設けられ、実装基板と接続する裏面パッドでもよい。
【００２７】
半導体チップ群２は、半導体チップ１とともに本発明の“複数の半導体チップ”を構成する。
ここで、半導体チップ群２に含まれるチップ数は任意であり、半導体チップ群２に半導体チップが１つ以上含まれていればよい。また、以下、半導体チップ群２内の最上層（末端）のチップを特に“末端の半導体チップ２end”と呼ぶ。
【００２８】
半導体チップ群２を構成する各チップには、半導体チップ１と同じ構成の積層チップ制御回路２０が、その集積回路内に設けられている。各チップの集積回路内には、このほかに内部回路（不図示）が含まれる。各チップの内部回路は半導体チップ群２内で同一なものでもよいし、チップごとに異なっていてもよい。ここでは、同一構成の積層チップ制御回路２０が複数の半導体チップの全てに含まれている。
【００２９】
半導体チップ１および半導体チップ群２内の各チップにおいて、その積層チップ制御回路２０内にバウンダリスキャンコントローラ２１が含まれる。バウンダリスキャンコントローラ２１は、本発明の“バウンダリスキャン制御回路”に該当する。
詳細は後述するが、バウンダリスキャンコントローラ２１は、ＳＩパッド１１から与えられる制御データを受けて上層に渡す機能がある。また、途中の積層チップ制御回路２０で発生したテスト結果を示すデータ（制御データの一種）も上層に送られる。また、このとき入力するテストデータも制御データの一種である。これらの制御データの上層への転送経路を、以下、フォワード経路ＦＲと呼ぶ。
【００３０】
フォワード経路ＦＲは、最上層（末端）の半導体チップ２endで折り返されて、フィードバック経路ＦＢＲとなる。
末端の半導体チップ２endのバウンダリスキャンコントローラ２１には、末端の半導体チップであることを検出してフォワード経路ＦＲをフィードバック経路ＦＢＲに接続する経路折り返しの機能がある。そのための詳細な回路構成は後述する。
【００３１】
＜２．積層チップ制御回路の構成＞
図２に、積層チップ制御回路２０および内部回路の概略構成図を、図３に、バウンダリスキャンコントローラ２１の概略ブロック図を示す。
【００３２】
図２に図解する積層チップ制御回路２０は、バウンダリスキャンコントローラ２１と、これにより制御されるスキャンチェーン回路２２とを有する。
【００３３】
バウンダリスキャンコントローラ２１は、５つの制御入力端子、即ち、ＳＣＫ（Scan Clock：クロック入力）端子、ＳＩ端子、ＳＲＳＴ（Scan Reset：テストリセット）端子、ＳＥ（Scan Enable：イネーブル信号）端子、および、ＳＥ２（Scan Enable：１階層上の半導体チップから入力されるイネーブル信号）を有する。
なお、この端子名称に含まれる記号“ＳＣＫ”，“ＳＩ（およびＳＯ）”,“ＳＲＳＴ”,“ＳＥ”，“ＳＥ２”は、上記でも一部に示しているように、それぞれの記号を冠した端子から入出力される信号名、場合によっては経路名にも用いる。
ここでＳＥ信号が本発明の“共通制御信号”に該当し、ＳＥ２信号が本発明の“分岐制御信号”に該当する。
【００３４】
図２では内部回路として内部論理回路３０を示しているが、内部メモリ回路等の他の回路であってもよい。内部論理回路３０と外部との接続端子は１０個のみ示すが、その数は任意であり、通常は、これより多い多数の接続端子が内部論理回路３０と接続される。
【００３５】
接続端子は、図の左側に５個、右側に５個設けられているが、例えば、左側の５つの端子Ｔ１〜Ｔ５がチップ裏面端子、右側の５つの端子Ｔ６〜Ｔ１０がチップ表面端子であるとする。
なお、図２に示す全ての端子Ｔ１〜Ｔ１０をチップ表面端子としてもよいし、チップ裏面端子としてもよい。ここでは、スキャンチェーン回路２２がバウンダリスキャンテストのみならず、内部回路動作のスキャンチェーンとしても用いられる場合を例示する。その説明の都合上、端子Ｔ１〜Ｔ５が裏面側（信号入力側）に設けられ、端子Ｔ６〜Ｔ１０が表面側（信号出力側）に設けられていると仮定する。
【００３６】
信号入力を想定する全ての端子Ｔ１〜Ｔ１０は、スキャンチェーン回路２２を構成するフリップフロップ回路ＦＦを介して内部論理回路３０の、対応する信号入力と接続可能となっている。
フリップフロップ回路ＦＦは、特に図示しないが、データ入力、データ出力、クロック入力およびシフトイネーブル信号入力のための各端子を備えている。各フリップフロップ回路ＦＦにおけるデータ出力端子は次段のフリップフロップ回路ＦＦのデータ入力に接続されている。
【００３７】
この相互接続が１０個のフリップフロップ回路ＦＦでなされ、シフトレジスタを形成している。両端のフリップフロップ回路ＦＦのデータ入力とデータ出力がバウンダリスキャンコントローラ２１に接続されている。
スキャンチェーン回路２２を構成する全てのフリップフロップ回路ＦＦにおいて、そのクロック入力端子に、共通のクロック信号がパラレルにバウンダリスキャンコントローラ２１から印加可能となっている。
【００３８】
スキャンチェーン回路２２は、その一部のフリップフロップ回路ＦＦ群（ＦＦ１〜ＦＦ５）が内部論理回路３０の入力側に配置され、他の一部のフリップフロップ回路ＦＦ群（ＦＦ６〜ＦＦ１０）が内部論理回路３０の出力側に配置されるように配置配線がされている。入力側と出力側のフリップフロップ回路ＦＦの間にも、必要に応じて所定数のフリップフロップ回路ＦＦを配置してよいが、ここでは迂回配線によって入力側５つと出力側５つのフリップフロップ回路ＦＦが接続されている。
【００３９】
図２に示す内部論理回路３０の入力側に配置された５つのフリップフロップ回路ＦＦに、前段の他の論理回路（被テスト回路に限らない）あるいは外部から入力パターン（テストデータの一部、以下、ＳＩ信号ともいう）が設定される。このうち外部からの入力パターンは、バウンダリスキャンコントローラ２１から、端部のフリップフロップ回路ＦＦに与えられる。設定後は、バウンダリスキャンコントローラ２１の制御によってスキャンチェーン回路２２がシフトモードになる。そして、スキャンチェーン回路２２を構成する全てのフリップフロップ回路ＦＦが、クロック入力端子にクロックパルスが入力されるたびに、各フリップフロップ回路ＦＦの保持ビットを後続のフリップフロップ回路ＦＦに転送するシフト動作を行う。
【００４０】
図３に図解するバウンダリスキャンコントローラ２１は、バウンダリスキャン制御回路２３と、ＳＯ制御回路２４を有する。
【００４１】
バウンダリスキャン制御回路２３は、スキャンテスト制御の主体をなす回路であり、前述した入力データのスキャンチェーン回路２２への印加やクロック入力による同期制御、さらにはテスト結果とスキャンチェーン回路２２や内部回路との対応付けを行う。
【００４２】
また、スキャンチェーン回路２２の他端からスキャンテスト後の出力パターン（テストデータの一部でＳＯ信号ともいう）を受け取り、外部テスタへ返す動作の制御も、このバウンダリスキャン制御回路２３が行う。
【００４３】
さらに、バウンダリスキャン制御回路２３は、外部テスタから与えられた入力パターン（ＳＩ信号）を内部の保持レジスタ等に保持して、上層の他のバウンダリスキャン制御回路２３に出力するか、ＳＯ信号をリセットしてＳＩ信号に初期化する。このＳＩ信号の転送またはＳＯ信号のリセットによるＳＩ信号の初期化は、外部テスタから与えられるＳＲＳＴ信号によって制御される。
【００４４】
バウンダリスキャン制御回路２３から上層へ送られる制御データの経路は、内部ＳＯ経路（Int-ＳＯ：内部Scan Out Data）と呼ばれる。
バウンダリスキャン制御回路２３には、外部テスタからＳＣＫ信号が与えられる。ＳＣＫ信号は、図２に示すスキャンチェーン回路２２の動作等に用いられる。
【００４５】
ＳＯ制御回路２４は、内部ＳＯ経路（Int-ＳＯ）からＳＯ信号を入力して、その出力先を２つに分岐する内部経路を有するとともに、前述したエンドチップ検出の機能をもつ。ＳＯ制御回路２４は本発明の“エンド検出回路”の一例であるが、このように本発明のエンドチップ検出回路は、その機能が実質的に含まれる回路を概念として含む。もちろん、エンドチップ検出回路は、エンドチップ検出の機能のみの回路を含む。
本実施形態におけるＳＯ制御回路２４は、エンドチップ検出の機能の他に、内部ＳＯ経路（Int-ＳＯ）の接続先を、ＳＯ端子とＳＯ２端子の何れかに決定する出力制御を行う機能がある。
【００４６】
ここで共通制御信号としてのＳＥ信号と、分岐制御信号としてのＳＥ２信号について説明する。
ＳＥ信号とＳＥ２信号は、ノーマルモード（非テストモード）時にＳＥ＝ＳＥ２＝Ｌとなることを仮定し、スキャンテストモード時にＳＥ＝ＳＥ２＝Ｈとなることを仮定している。
図３のＳＯ制御回路２４のボックス内に示すＳＯ経路は、内部ＳＯ経路（Int-ＳＯ）とＳＯ端子とを結ぶ経路であり、本発明の“内部データ経路”に該当する。またＳＯ２経路は、内部ＳＯ経路（Int-ＳＯ）とＳＯ２端子とを結ぶ経路であり、本発明の“分岐経路”に該当する。
ＳＩ端子、ＳＯ端子、ＳＯ２端子は、テストデータを入出力するシリアルインタフェースを構成する。
【００４７】
＜３．バウンダリスキャンテストの概略＞
バウンダリスキャンコントローラ２１は、半導体チップ１から出力されるＳＯ信号が半導体チップ群２を通って半導体チップ１に戻る経路によって、半導体チップ１および半導体チップ群２のチップ接続を電気的にテストできる構成となっている。この経路は図１において、ＦＲ経路→末端の半導体チップ２endのＳＯ２経路→ＦＢＲ経路で示される。
このテストは、チップ間の端子接続状態（バウンダリ状態）が良好であるか、接続不良であるかをテストするバウンダリスキャンテストである。バウンダリスキャンテストの主体は、不図示の外部のテスタであり、客体が図１に示す積層半導体装置である。半導体チップ１が、ＳＩパッド１１やＳＯパッド１２を含む多数の端子から、制御データの他に、クロックや電圧の供給を外部テスタから受けてバウンダリスキャンテストが実行される。
【００４８】
バウンダリスキャンテストでは、制御データが、ＳＩパッド１１から半導体チップ１のバウンダリスキャンコントローラ２１に入力され、これが順次１つ上の階層のチップに渡される。入力される制御データには、テストの実行命令や停止、リセット等の制御情報の他に、実際にテスト時に用いられるビット配列（テストデータ）も含まれる。また、半導体チップ１から出力される制御データには、テスト結果を示す出力データが含まれる。
【００４９】
そのためバウンダリテストでは、ある２つの隣接する半導体チップの境界をテストするたびに、テストビット配列（入力時のテストデータに対して出力データ）がどう変化するかを外部テスタで調べることで実行される。
この１つの境界テストはチップ間境界（チップ接続端子群）ごとに、下層から上層に向かって繰り返し行われる。
１つの境界テストが実行されるごとに、実行命令等の制御情報は上層に送られる。テストデータ（入力データ）は、１つの境界テストが実行されるごとに、隣接チップの２つのバウンダリスキャン制御回路２３にそれぞれ設けられたレジスタ間を移動する。また、１つの境界テストが実行されるごとに、その境界を挟む２つの半導体チップの上層側のチップにおいて、スキャンチェーン回路２２からテスト結果を示す出力データが読み出される。読み出された出力データは、さらに上層へ伝達される制御データに取り込まれる。
【００５０】
図１に示す下層から上層に送られ最上層で折り返されて戻されたフィードバック経路ＦＢＲには、出力データの他に入力データや各種制御情報も混在する。これらをシリアルデータとして受けとった外部テスタは、これらのデータ転送をクロック同期制御する制御主体であるため、クロック信号が示す時間軸上である窓区間のみがテスト結果を示すデータであることを知ることができる。
外部テスタは、このテスト結果を、最初に送った入力データと照合することで、チップ間境界の接続端子群においてどの端子がオープンとなっているかを検出可能である。つまり、端子アドレスが同じ入力データビットと出力データビットでビット変化があると、その端子はオープン不良である判断することができる。
【００５１】
なお、図１に示す末端の半導体チップ２endは、自身がエンドチップであることを検出することができるため、以後、出力データ以外は遮断するような構成への変更も可能である。
例えば図３に示すＳＯ制御回路２４がバウンダリスキャン制御回路２３によるタイミング制御を受けて、出力データ以外をマスクするようにしてもよい。
但し、そのようにすると回路規模が増大する上、制御情報等も送り返しても何ら問題ないため、ＳＯ制御回路２４では、情報の取捨選択はしないでそのまま出力することが望ましい。
【００５２】
＜４．制御信号による経路選択制御＞
図４は、バウンダリスキャンコントローラ２１を搭載する積層半導体装置の積層ブロック図である。
バウンダリスキャンコントローラ２１に入力する信号は、最下層の半導体チップ（図示せず）から供給されることを仮定している。半導体チップに入力されたＳＥ信号（共通制御信号）は，例えばビア等による物理的な手段で分岐される。分岐された２つのＳＥ信号の一方は、バウンダリスキャンコントローラ２１内のバウンダリスキャン制御回路２３とＳＯ制御回路２４に入力される。もう一方のＳＥ信号（ＳＥ２）は、１階層下の半導体チップへ出力される。
【００５３】
図３に示すように、バウンダリスキャンコントローラ２１は、ＳＥ信号の入力端子（ＳＥ端子）と、ＳＥ２信号の入力端子（ＳＥ２端子）を備える。この２つの信号はＳＯ制御回路２４に入力されるが、ＳＥ信号はモード信号であるため、バウンダリスキャン制御回路２３にも送られる。
ここでＳＥ端子が本発明の“共通制御信号の入力端子”であり、ＳＥ２端子が本発明の“分岐制御信号の入力端子”である。
【００５４】
ＳＯ制御回路２４において、ＳＥ信号と、１階層上の半導体チップから入力されるＳＥ２信号の論理によって、ＳＯ端子とＳＯ２端子のどちらに内部ＳＯ信号（Int-ＳＯ）からの信号を出力するかが制御される。
【００５５】
最上層の半導体チップでは、本来、１階層上の半導体チップから入力されるべきＳＥ２信号は入力されず、ＳＥ２端子が電気的にフローティング（もしくはＬ固定）となる。このため、末端の半導体チップ２endにおいて、図３のＳＯ制御回路２４の制御によってＳＯ２経路（分岐経路）が、ＳＯ経路であるフィードバック経路ＦＢＲに接続される。
他のチップのＳＥ２端子は、１階層上の半導体チップのＳＩ端子と接続され、そのためＳＯ２信号が入力される。この場合、ＳＯ制御回路２４は、そのＳＯ２経路端をフローティング状態とする。
【００５６】
なお、図４の構成では、ＳＥ信号経路やフィードバック経路ＦＢＲのみならず、ＳＲＳＴ経路およびＳＣＫ経路も、チップ外部の貫通ビア経路によって複数の半導体チップにパラレルで与えられる。
【００５７】
＜５．ＳＯ制御回路の第１構成例＞
図５（Ａ）は、ＳＯ制御回路２４の第１構成例を示す回路図である。また、図５（Ｂ）には、モード別に最上層とそれ以外に分けてＳＯとＳＯ２の状態を表にまとめて示す。なお、以下の記載で、信号と端子のどちらにも取れる場合に、例えば“ＳＯ”のように記号のみ記載する。
【００５８】
図５に示す回路は、２つの転送ゲートＴＧ１とＴＧ２とがＳＯ２経路に直列接続されている。また、転送ゲートＴＧ１の入力側に分岐点ＢＰが存在する。本回路では、分岐点ＢＰ、内部ＳＯ信号（Int-ＳＯ）の入力端子と、ＳＯ端子とはストレートにつながっており内部データ経路（ＳＯ経路）を構成する。
転送ゲートＴＧ１は、ＳＥ信号と、インバータＩＮＶ１による反転ＳＥ信号（／ＳＥ）により制御され、転送ゲートＴＧ２は、ＳＥ２信号と、インバータＩＮＶ２による反転ＳＥ２信号（／ＳＥ２）により制御される。なお、本例ではＳＥ２信号が与えられないときは、その入力ノード（ＳＥ２端子）は抵抗を介してＬ固定される。
【００５９】
この回路構成では、Int−ＳＯ信号はそのままＳＯ端子へ出力されており、常に注目する半導体チップの１階層上の半導体チップへ出力される。ＳＯ２については、スキャンテストモード時、最上層以外の半導体チップでは、ＳＥ＝ＳＥ２＝Ｈとなり、ＳＯ２端子はフローティング状態となり、積層されている全半導体チップ共通のＳＯ貫通ビア経路から切断された状態となる。
一方、最上層の半導体チップでは、ＳＥ＝Ｈ、ＳＥ２端子はフローティング状態となるが、ＳＥ２端子をＧＮＤレベルにプルダウンする抵抗によってＬ状態になるため、Int−ＳＯ信号はＳＯ２端子にも出力される。
結果として、最下層の半導体チップから出力されるＳＩ信号が、各積層半導体チップのバウンダリスキャンコントローラ２１を経由して、最上層のＳＯ２端子から最下層に戻ってくるというバウンダリスキャンチェーンが実現できる。
【００６０】
ノーマルモード時、最上層以外の半導体チップでは、ＳＥ＝ＳＥ２＝Ｌとなり、ＳＯ２端子はＬ固定となる。最上層の半導体チップでは、ＳＥ＝Ｌ、ＳＥ２はフローティングとなり、ＳＯ２端子はＬ固定となり、ＳＯ２端子でデータの衝突が起きることはない。
【００６１】
また、テストモード時は、ＳＥ２＝Ｈとなるため、プルダウン抵抗を介してＶＤＤ電源とＧＮＤ電源間で微小電流が流れるが、ノーマルモード時は、ＳＥ２＝Ｌであるため、半導体チップ、さらには、積層半導体装置の消費電流増加といったデメリットはない。
【００６２】
＜６．ＳＯ制御回路の第２構成例＞
図６（Ａ）は、ＳＯ制御回路２４の第２構成例を示す回路図である。また、図６（Ｂ）には、モード別に最上層とそれ以外に分けてＳＯとＳＯ２の状態を表にまとめて示す。
図６（Ａ）の構成が図５（Ａ）と異なるのは、ＳＯ経路に転送ゲートＴＧ３が接続され、ＳＯ端子がトランジスタＴ２によりＬ固定可能となっていることである。転送ゲートＴＧ３は、転送ゲートＴＧ２と同様な信号で制御されるが、そのＮＭＯＳトランジスタとＰＭＯＳトランジスタの制御信号に対する組み合わせが逆となり、転送ゲートＴＧ２とは反転動作する。トランジスタＴ２はインバータＩＮＶ２の出力によって制御される。
【００６３】
スキャンテストモード時、最上層以外の半導体チップでは、ＳＥ＝ＳＥ２＝Ｈとなり、（Int−ＳＯ）はＳＯ端子から出力され、ＳＯ２は（Ｈi−Ｚ）となる。最上層の半導体チップでは、ＳＥ＝Ｈ、ＳＥ２はフローティングであるが、プルダウン抵抗によってＬ固定とされるため、（Int−ＳＯ）はＳＯ２端子から出力され、ＳＯ端子はＬ固定となる。結果として、最下層の半導体チップから出力されるＳＩ信号が、各積層半導体チップのバウンダリスキャンコントローラ２１を経由して、最上層のＳＯ２端子から最下層に戻ってくるというバウンダリスキャンチェーンが実現できる。
ノーマルモード時は、ＳＥ＝ＳＥ２＝Ｌであるため、ＳＯ端子、ＳＯ２端子ともＬ固定となり、ＳＯ２でデータが衝突するようなことも起きない。
【００６４】
＜７．ＳＯ制御回路の第３構成例＞
図７（Ａ）は、ＳＯ制御回路２４の第３構成例を示す回路図である。また、図７（Ｂ）には、モード別に最上層とそれ以外に分けてＳＯとＳＯ２の状態を表にまとめて示す。
図７（Ａ）の構成が図６（Ａ）と異なるのは、転送ゲートＴＧ１の位置が、分岐点ＢＰより前（入力側）に移動していることである。この入力側経路は、ＳＯ経路の一部を構成する。
回路動作は、図６と同じである。
【００６５】
＜８．電極構造と端子との対応例＞
図８は、積層する半導体チップの貫通電極位置等を示した図である。
貫通電極はタイプＡ（Type A）とタイプＢ（Type B）の２種類がある。タイプＡは、半導体チップ上下に位置する電極座標が同じで、且つ、上下の電極同士が短絡されている貫通ビアか、あるいは、同一論理となる貫通電極である。
タイプＢは、半導体チップ上下に位置する電極座標は同じであるが、電極間の論理は論理回路で分離されており、必ずしも一致しない貫通電極である。
【００６６】
ＳＣＫ、ＳＲＳＴ、ＳＥ、ＳＯ２は、最下層の半導体チップとそれ以外の積層半導体チップをパラレルに接続する必要があるために、タイプＡの貫通電極を採用する。
下層半導体チップから入力されるＳＥ信号をそのまま下層半導体チップに出力する端子は、下層半導体チップのＳＥ２端子に接続する必要がある。また、ＳＩ端子とＳＯ端子は、積層半導体チップ間でシリアルに接続する必要がある。よって、両端子とも、タイプＢの貫通電極を採用する。
【００６７】
ここで本発明との対応を説明する。
一方のチップ面（この場合は下面）に設けられたＳＩを本発明の“第１入力端子”とする。これと反対の面（上面）でＳＩ（第１入力端子）と対応してタイプＢの貫通電極を構成する端子はＳＯであり、これが本発明の“第１出力端子”に相当する。
一方、ＳＩ（第１入力端子）と同一なチップ面に設けられＳＥが下層に向かって分岐出力される端子が本発明の“第２出力端子”に相当する。この第２出力端子（ＳＥ出力端子）と対応して反対側の上面に設けられたＳＥ２が、さらに上層のチップのＳＥ出力を受けてＳＥ２として入力する本発明の“第２入力端子”に相当する。
【００６８】
タイプＡに関しては、ＳＥを下層から上層に受け渡す貫通ビアが本発明の“第１貫通ビア”に相当する。また、ＳＯを上層から下層に受け渡し、フィードバック経路ＦＢＲの基本構成となる貫通ビアが本発明の“第２貫通ビア”に相当する。
なお、第２貫通ビアに対しては、その途中のノードにＳＯ制御回路２４からのＳＯ２経路が接続され、ＳＯ２経路がＳＯ信号の出力となる最上層のチップでは、このノードより下層にＳＯのフィードバック経路が限定される。
【００６９】
図５〜図７に示す３つのＳＯ制御回路構成例のうち、第１構成例（図５）が、第１入力端子と第１出力端子が制御データの受け渡しの用途、第２入力端子と第２出力端子が分岐制御信号が戻される経路の用途と、用途が固定される例である。
これに対し、第２および第３構成例（図６および図７）は、制御信号の論理（ＨとＬ）を上記説明と反転すれば、第１入力端子と第１出力端子の組と、第２入力端子と第２出力端子の組とで、用途を逆に切り替えることができる。
この構成は回路素子数が若干増えるが、より柔軟な端子の利用ができるという利点がある。
【００７０】
なお、転送ゲートＴＧ１とＴＧ２、または、転送ゲートＴＧ２〜ＴＧ３が、本発明の“複数のスイッチ”に該当する。
【００７１】
図９は、タイプＡの貫通電極の構造例を示す図である。
半導体チップ上下の電極Ｅ１とＥ２が短絡しており、下層からの信号を上層半導体チップに伝達するのと同時に、該当半導体チップでも使用することが可能である。この構造により、半導体チップを積層したときに、各半導体チップに同一の信号を入力することができる。
【００７２】
また、図１０のように、上下の電極Ｅ１とＥ２を直接短絡せずに、電極間にリドライバ（バッファ）をシリアルに接続し、論理的に同一の信号を入力することも可能である。
【００７３】
図１１は、タイプＢの貫通電極の構造例を示す図である。
半導体チップ上下に存在する電極Ｅ１とＥ２が同一座標にあるが、両電極は短絡しておらず、電極間にシリアルに論理回路（図８の例ではバウンダリスキャンコントローラ２１）が接続されている構造となっている。
この構造により、半導体チップを積層したときに、同一半導体チップの場合でも、半導体チップの入力端子と出力端子を短絡させずに、所望の入力端子と出力端子を接続させることが可能である。
【００７４】
タイプＡ、タイプＢとも、上層電極に接続させる信号は、通常の半導体製造方法で決定されるので、貫通電極形成のプロセス工程自体に差があるわけではない。また、異なる半導体チップを積層する場合でもＳＩ電極、ＳＯ電極の座標が同じであれば、本発明のバウンダリスキャンコントローラ２１を適用することができる。
【００７５】
＜９．変形例＞
以上の実施形態では、バウンダリスキャンテストを説明したが、図２に示す内部論理回路３０の動作をテストする回路動作スキャンテストでも、図１〜図１１に図解した構成はそのまま利用できる。
但し、図３のバウンダリスキャン制御回路２３が、入力データを図２のスキャンチェーン回路２２に与えることと、内部論理回路３０の出力側のスキャンチェーン部から収集された出力データを受け付ける点で、バウンダリスキャンとは異なる。つまり、バウンダリスキャンでは下層チップで与えたデータがチップ境界を通過して得られた出力データを、その１階層上のチップで受け付ける。これに対し、回路動作スキャンテストでは、データの入力と出力が同一チップ内で完結して行われる。
この際に伴う細かな制御が若干異なるが、基本的なデータの伝達手法とフィードバック手法は両テストで共通する。したがって、回路動作スキャンテストへの本発明の適用も可能である。
【００７６】
また、同一半導体チップを積層する場合はもちろん、別々の半導体チップを積層する場合でも、本発明のバウンダリスキャンコントローラ２１を搭載することにより、積層する半導体チップの接続を電気的に検査することが可能である。
【００７７】
本発明によれば、専用半導体チップや、半導体チップ内にチップＩＤ識別回路を具備する必要なく、バウンダリスキャンテストや回路動作スキャンテストを容易に実行可能である。その結果、開発コスト抑制、生産性向上、歩留まり管理が容易で、安価に積層半導体装置を製造することができるという利点がある。
【符号の説明】
【００７８】
１…入力端側の半導体チップ、２…半導体チップ群、２end…末端の半導体チップ、２０…積層チップ制御回路、２１…バウンダリスキャンコントローラ、２２…スキャンチェーン回路、２３…バウンダリスキャン制御回路、２４…ＳＯ制御回路、ＳＥ…（共通制御信号およびその入力端子）、ＳＥ２…（分岐制御信号およびその入力端子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011165936.tif 000009
【図８】
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【図９】
2011165936.tif 000011
【図１０】
2011165936.tif 000012
【図１１】
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