(57)【要約】【課題】  遅延時間の電源電圧依存性を低減することのできる遅延回路を提供する。【解決手段】  ソースドレイン電極端が信号線Ｓ−ｍｉｄと第１のノード１１との間に接続されフロントゲート及びバックゲートが第１及び第２の電源ラインにそれぞれ接続された第１のＭＯＳトランジスタＴＰ１２と、前記第１のノードと前記第１の電源ラインとの間に接続された第１の容量素子Ｃｓ１１と、第１出力端に一方又は他方の論理レベルを持つ選択信号ＳＥＬ１、ＳＥＬ２を出力する遅延制御部ＤＣ１と、前記第１のノードと前記遅延制御部の第１出力端との間に接続された第１の複数の容量素子Ｃｖ１１、Ｃｖ１２を含む遅延回路。【選択図】      図１
2011044971.tif 000002
【特許請求の範囲】
【請求項１】
ソースドレイン電極端が信号線と第１の回路ノードとの間に接続されフロントゲート及びバックゲートが第１及び第２の電源ラインにそれぞれ接続された第１のトランジスタ、
前記第１の回路ノードと前記第１の電源ラインとの間に接続された第１の容量素子、
第１出力端に一方又は他方の論理レベルを出力する遅延制御部、
前記第１の回路ノードと前記遅延制御部の第１出力端との間に接続された第１の複数の容量素子を含むことを特徴とする遅延回路。
【請求項２】
前記第１のトランジスタがＮＭＯＳトランジスタである場合、前記遅延制御部が前記第１出力端に反転レベルを出力するか、あるいは前記遅延制御部の第１出力端と前記第１の複数の容量素子との間にそれぞれインバータ素子が挿入接続されることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記信号線の入力側にインバータが接続されており、該入力側のインバータを構成するＭＯＳトランジスタと前記信号線との間に抵抗素子を挿入接続することを特徴とする請求項１又は２に記載の遅延回路。
【請求項４】
前記遅延制御部は更に第２出力端に一方又は他方の論理レベルを出力する機能を有し、
更に、ソースドレイン電極の一方が前記第１の回路ノードに接続されソースドレイン電極の他方が第２の回路ノードに接続された第２のトランジスタ、
一方の電極が前記第２の回路ノードに接続され他方の電極が前記第１の電源ラインに接続された第２の容量素子、
前記第２の回路ノードと前記遅延制御部の前記第２出力端との間に接続された第２の複数の容量素子を備えることを特徴とする請求項１に記載の遅延回路。
【請求項５】
前記第１及び第２のトランジスタがＮＭＯＳトランジスタである場合、前記遅延制御部が前記第１及び第２出力端に反転レベルを出力するか、あるいは前記遅延制御部の第１及び第２出力端と前記第１及び第２の複数の容量素子との間にそれぞれインバータ素子が挿入接続されることを特徴とする請求項４に記載の遅延回路。
【請求項６】
前記信号線の入力側にインバータが接続されており、該入力側のインバータを構成するＭＯＳトランジスタと前記信号線との間に抵抗素子を挿入接続することを特徴とする請求項４又は５に記載の遅延回路。
【請求項７】
入力側と出力側にそれぞれインバータを接続した信号線と、
ＭＯＳトランジスタと複数の容量素子を含み前記信号線に接続された遅延時間調整部と、
前記複数の容量素子に接続され一方又は他方の論理レベルを出力する遅延制御部と、を含むことを特徴とする遅延回路。
【請求項８】
前記遅延時間調整部は、
ソースドレイン電極端が信号線と第１の回路ノードとの間に接続されフロントゲート及びバックゲートが第１及び第２の電源ラインにそれぞれ接続された第１のトランジスタと、
前記第１の回路ノードと前記第１の電源ラインとの間に接続された第１の容量素子と、
前記第１の回路ノードと前記遅延制御部の第１出力端との間に接続された第１の複数の容量素子を含むことを特徴とする請求項７に記載の遅延回路。
【請求項９】
入力側と出力側にそれぞれインバータを接続した信号線に、ＭＯＳトランジスタと複数の容量素子を含む遅延時間調整部を接続し、前記複数の容量素子に与える論理レベルを可変とすることにより、前記複数の容量素子の容量値の合計を可変として遅延時間を可変としたことを特徴とする遅延回路の遅延時間調整方法。
【請求項１０】
前記遅延時間調整部は、
ソースドレイン電極端が信号線と第１の回路ノードとの間に接続されフロントゲート及びバックゲートが第１及び第２の電源ラインにそれぞれ接続された第１のトランジスタと、
前記第１の回路ノードと前記第１の電源ラインとの間に接続された第１の容量素子と、
前記第１の回路ノードと前記遅延制御部の第１出力端との間に接続された第１の複数の容量素子を含み、
前記第１の複数の容量素子に与えるそれぞれの論理レベルを可変とすることにより、前記第１の複数の容量素子の容量値の合計を可変とすることを特徴とする請求項９に記載の遅延回路の遅延時間調整方法。
【請求項１１】
前記遅延時間調整部は更に、ソースドレイン電極の一方が前記第１の回路ノードに接続されソースドレイン電極の他方が第２の回路ノードに接続された第２のトランジスタと、
一方の電極が前記第２の回路ノードに接続され他方の電極が前記第１の電源ラインに接続された第２の容量素子と、
前記第２の回路ノードと前記遅延制御部の前記第２出力端との間に接続された第２の複数の容量素子を備え、
前記第１の容量素子と前記第１の複数の容量素子の容量値の合計と、前記第２の容量素子と前記第２の複数の容量素子の容量値の合計との比を調整することを特徴とする請求項１０に記載の遅延回路の遅延時間調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路に関する。
【背景技術】
【０００２】
この種の遅延回路に関連する技術として、特許文献１には、遅延時間の電源電圧依存性を低減した遅延回路が開示されている。具体的には、容量素子の一方の電極を固定電位に接続し、容量素子の他方の電極を、スイッチ素子を介して信号線に接続し、スイッチ素子のオン／オフを電源電圧に応じて切り換えることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１５４２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この種の遅延回路は、半導体記憶装置について言えば、主に信号のタイミング調整に用いられる。例えば、図１２に示すように、回路Ａに信号Ａを入力してから少なくとも時間Ｔａ後に回路Ｂに信号Ａを入力させようとする場合、信号Ａを遅延回路にて少なくとも時間Ｔａだけ遅延させて回路Ｂに供給する。
【０００５】
ここで、図１３を参照して、例えば、特許文献１の図４に示されている例について説明すると、以下の通りである。信号線とこれに接続されたインバータゲートを含む遅延回路において、信号線に容量Ｃの容量素子が接続された場合の遅延時間Ｄｅｌａｙ−ａｌｌは、インバータゲート中のトランジスタの駆動能力に依存するスイッチング抵抗Ｒｓｗと容量Ｃとの積となる。スイッチング抵抗Ｒｓｗは、トランジスタ製造時のプロセスばらつき、ゲート電圧の影響で変化する。このため、特許文献１の図４に示されている遅延回路の容量素子の容量Ｃは、スイッチング抵抗Ｒｓｗが最小となった場合にも所望の遅延時間（図１３においては時間Ｔａ）が得られるように設定される（図１３の上側のグラフ）。
【０００６】
しかし、このような方法で、容量素子の遅延時間を設定すると、スイッチング抵抗Ｒｓｗが大きくなった場合には、遅延時間Ｄｅｌａｙ−ａｌｌが時間Ｔａよりも長くなってしまう（図１３の下側のグラフ）。このため、このような遅延回路を含む回路ブロックにおいては、図１３の下側のグラフに示すように、本来必要な遅延時間に重畳して設計マージンを確保する必要がある。その結果、このような回路ブロックを含む半導体記憶装置の高速化を妨げるという問題があった。
【０００７】
また、特許文献１に記載されているような遅延回路は、トランジスタの閾値電圧を利用して電源電圧のばらつきを遅延時間にフィードバックしようとしたものであるが、電源電圧のばらつきが大きくなるとフィードバックしきれなくなるという問題がある。
【０００８】
そこで、本発明は、遅延時間の電源電圧依存性を低減することのできる遅延回路を提供しようとするものである。
【０００９】
本発明はまた、プロセスばらつきに起因する遅延時間の変動を抑制することのできる遅延回路を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によれば、ソースドレイン電極端が信号線と第１の回路ノードとの間に接続されフロントゲート及びバックゲートが第１及び第２の電源ラインにそれぞれ接続された第１のトランジスタと、前記第１の回路ノードと前記第１の電源ラインとの間に接続された第１の容量素子、第１出力端に一方又は他方の論理レベルを出力する遅延制御部と、前記第１の回路ノードと前記遅延制御部の第１出力端との間に接続された第１の複数の容量素子と、を含む遅延回路が提供される。
【００１１】
本発明の別の態様によれば、入力側と出力側にそれぞれインバータを接続した信号線と、ＭＯＳトランジスタと複数の容量素子を含み前記信号線に接続された遅延時間調整部と、前記複数の容量素子に接続され一方又は他方の論理レベルを出力する遅延制御部と、を含むことを特徴とする遅延回路が提供される。
【００１２】
本発明の更に別の態様によれば、入力側と出力側にそれぞれインバータを接続した信号線に、ＭＯＳトランジスタと複数の容量素子を含む遅延時間調整部を接続し、前記複数の容量素子に与える論理レベルを可変とすることにより、前記複数の容量素子の容量値の合計を可変として遅延時間を可変としたことを特徴とする遅延回路の遅延時間調整方法が提供される。
【発明の効果】
【００１３】
本発明の遅延回路においては、第１のトランジスタのフロントゲート、バックゲートがそれぞれ第１の電源ライン（接地電源線）、第２の電源ライン（電源線）に接続されているため、第１のトランジスタのオン抵抗が電源線の電圧の変化に応じて変化する。このオン抵抗は通常遅延回路の遅延時間が短くなる高い電圧で低くなり信号線から容量素子への電流の引き抜きを強くし、遅延時間を延ばす方向に働く。逆に電源線の電圧の低いときにはオン抵抗は高くなり、引き抜きは弱くなるので遅延時間を縮める方向に働く。
【００１４】
この作用により遅延回路の遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を制御することができる。
【００１５】
また遅延制御部の第１出力端から出力される論理レベルを変化させることで、第１の回路ノードを介して第１のトランジスタに接続された容量素子の容量の合計を変化させることが出来る。このことにより、遅延時間Ｄｅｌａｙ−ａｌｌに所望の電源電圧依存性を持たせつつ、遅延時間Ｄｅｌａｙ−ａｌｌを遅延回路の製造後に変更することができる。その結果、従来回路ではフィードバックしきれなかった製造時のプロセスばらつき・電源電圧のばらつきにより生じる遅延時間の変動を調整することができる。従ってこの遅延回路を含む回路ブロックに必要な設計マージンを小さくすることができ、半導体記憶装置の高速化を行なうことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明による遅延回路の第１の実施形態を示した図である。
【図２】本発明による遅延回路の第２の実施形態を示した図である。
【図３】本発明による遅延回路の第３の実施形態を示した図である。
【図４】本発明による遅延回路の第４の実施形態を示した図である。
【図５】従来の遅延回路、本発明の第４の実施形態による遅延回路のプロセス・電圧による依存性を示した特性図である。
【図６】遅延時間の電源電圧依存性について説明するための特性図である。
【図７】本発明による遅延回路の第５の実施形態を示した図である。
【図８】本発明による遅延回路の第６の実施形態を示した図である。
【図９】図１に示された遅延回路における遅延制御回路の構成例を示した図である。
【図１０】図９に示された遅延制御回路におけるヒューズラッチ部の構成例を示した図である。
【図１１】図９に示された遅延制御回路におけるテストモードラッチ回路の構成例を示した図である。
【図１２】遅延回路の適用例について説明するための図である。
【図１３】遅延回路の遅延時間について説明するための図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図１を参照して、本発明の第１の実施形態による遅延回路の構成を説明する。
【００１８】
第１の実施形態による遅延回路は、インバータ素子ＩＮＶ１１、入力信号Ｓ−ｉｎ及び出力信号Ｓ−ｏｕｔで規定される信号線Ｓ−ｍｉｄに接続された遅延時間調整部ＤＡ１１、インバータ素子ＩＮＶ１２、遅延制御回路ＤＣ１を備える。
【００１９】
遅延時間調整部ＤＡ１１は、ソースドレイン電極の一方が信号線Ｓ−ｍｉｄに接続されソースドレイン電極の他方がノード１１に接続されたＰＭＯＳトランジスタＴＰ１２、一方の電極がノード１１に接続され他方の電極が接地電源線に接続された容量素子Ｃｓ１１、一方の電極がノード１１に接続され他方の電極が遅延制御回路ＤＣ１の出力端に各々接続された容量素子Ｃｖ１１、Ｃｖ１２を備える。ここで、ノード１１を第１の回路ノード、ＰＭＯＳトランジスタＴＰ１２を第１のトランジスタ、接地電源線を第１の電源ライン、容量素子Ｃｓ１１を第１の容量素子、容量素子Ｃｖ１１、Ｃｖ１２を第１の複数の容量素子と呼ぶ。
【００２０】
ＰＭＯＳトランジスタＴＰ１２のフロントゲートである制御端子は接地電源線に接続され、バックゲートである基板端子は電源線ＶＤＤに接続されている。ここで、電源線ＶＤＤが第２の電源ラインである。
【００２１】
図１において、ＰＭＯＳトランジスタＴＰ１２を除くトランジスタＴＰ１１、ＴＮ１１では、バックゲートの図示を省略している。これは、トランジスタＴＰ１１、ＴＮ１１のバックゲートが、通常のトランジスタの接続時と同様にソース電極にして接続されているからである。本明細書の以降の図においても、バックゲートを図示していないトランジスタのバックゲートは、そのトランジスタのソース電極と接続されているものとする。
【００２２】
遅延制御回路ＤＣ１は、容量素子Ｃｖ１１、Ｃｖ１２に選択信号ＳＥＬ１、２をそれぞれ供給する回路である。ここで、遅延制御回路ＤＣ１において、選択信号ＳＥＬ１を出力する端子又は選択信号ＳＥＬ２を出力する端子が、第１出力端である。
【００２３】
図９に遅延制御回路ＤＣ１の構成例を示す。
【００２４】
図９において、遅延制御回路ＤＣ１は、リセット信号を入力とするｎ個（ビット）のヒューズ（Ｆｕｓｅ）ラッチ回路１０−１〜１０−ｎから成るヒューズラッチ部、ヒューズラッチ回路１０−１〜１０−ｎからのｎビット出力、リセット信号、テストモード信号が入力されるｎ個（ビット）のテストモードラッチ回路１１−１〜１１−ｎ、テストモードラッチ回路１１−１〜１１−ｎからのｎビット出力が入力されるデコーダ１２を含む。デコーダ１２の出力の組み合わせは２ビットの場合４種類、３ビットであれば８種類、というように任意に設定可能であり、図１の場合、選択信号ＳＥＬ１、ＳＥＬ２となる。
【００２５】
図１０は、ヒューズラッチ回路の構成例を示し、図９の場合、このヒューズラッチ回路がｎビット分用意される。
【００２６】
図１０のヒューズラッチ回路の動作を説明する。通常ハイレベルの入力信号ＲＥＳＥＴＢにロウレベルのパルスを入力すると、ＰＭＯＳトランジスタＴＰ３１によりノードＳ＿ｆｕｓｅＢに電流が供給される。このときヒューズ（Ｆｕｓｅ）が切断されているならば、ノードＳ＿ｆｕｓｅＢはハイレベルに遷移しインバータＩＮＶ３１およびＰＭＯＳトランジスタＴＰ３２で構成されるラッチ回路により出力信号Ｓ＿ｆｕｓｅはロウレベルとなる。逆にヒューズ（Ｆｕｓｅ）が切断されていないならば、ＰＭＯＳトランジスタＴＰ３１から供給された電流はヒューズを介して接地電源線ＶＳＳへと流れ出してノードＳ＿ｆｕｓｅＢはロウレベルとなり、出力信号Ｓ＿ｆｕｓｅにはハイレベルが出力される。
【００２７】
図１１は、テストモードラッチ回路の構成例を示し、図９の場合、このテストモードラッチ回路がｎビットのヒューズラッチ回路に１対１に対応するようにｎビット分用意される。
【００２８】
図１１のテストモードラッチ回路構成例の動作を説明する。通常ハイレベルの入力信号ＲＥＳＥＴＢにロウレベルのパルスを入力するとＬＡＴＣＨ（ラッチ）３１がリセットされてノードＳ＿ｔｅｓｔ２はハイレベルとなる。次段のデコーダへの出力信号Ｓ＿ｄｅｃはノードＳ＿ｔｅｓｔ２とヒューズラッチ回路からの出力信号Ｓ＿ｆｕｓｅの排他的論理和なので、出力信号Ｓ＿ｄｅｃはヒューズラッチ回路からの出力信号Ｓ＿ｆｕｓｅを反転させたものとなる。さらに入力信号Ｓ＿ｔｅｓｔ１がロウレベルからハイレベルに遷移するとノードＳ＿ｔｅｓｔ２はロウレベルとなり、出力信号Ｓ＿ｄｅｃを反転させることができる。つまり、通常出力信号Ｓ＿ｄｅｃはヒューズラッチ回路からの出力信号Ｓ＿ｆｕｓｅを反転した信号になっており、これはヒューズ（Ｆｕｓｅ）切断の有無で決めることができる。さらにヒューズを切断後でも入力信号Ｓ＿ｔｅｓｔ１にハイパルスを入力することによって出力信号Ｓ＿ｄｅｃのレベルを反転させることができる。
【００２９】
第１の実施形態による遅延回路の動作について説明する。
【００３０】
入力信号Ｓ−ｉｎがハイレベルからロウレベルへ変化すると、トランジスタＴＰ１１を介して信号線Ｓ−ｍｉｄが充電され、また、トランジスタＴＰ１１、ＴＰ１２を介して、ノード１１に接続された容量素子Ｃｓ１１、Ｃｖ１１、Ｃｖ１２が充電される。
【００３１】
入力信号Ｓ−ｉｎがロウレベルからハイレベルへ変化すると、トランジスタＴＰ１１を介して信号線Ｓ−ｍｉｄが放電し、また、トランジスタＴＰ１１、ＴＰ１２を介して、ノード１１に接続された容量素子Ｃｓ１１、Ｃｖ１１、Ｃｖ１２が放電する。
【００３２】
第１の実施形態による遅延回路の遅延量の調整について説明する。
【００３３】
（電源電圧依存性の調整）
図１の遅延回路において、入力信号Ｓ−ｉｎがロウレベルからハイレベルへ遷移する際に電源線ＶＤＤの電圧が変動した際の遅延時間の電源電圧依存性について説明する。
【００３４】
電源線ＶＤＤの電圧が変動、例えば低くなると、入力信号Ｓ−ｉｎがロウレベルからハイレベルへ遷移する際のＮＭＯＳトランジスタＴＮ１１の駆動能力が低下し、信号線Ｓ−ｍｉｄに流れ出す電流が減少する。
【００３５】
遅延時間調整部ＤＡ１１においては、電源線ＶＤＤの電圧が低下すると、ＰＭＯＳトランジスタＴＰ１２のゲート−基板間電位ＶＧＢが小さくなり、ＰＭＯＳトランジスタＴＰ１２のオン抵抗ｒｏｎ１２が増加する。これにより容量素子から信号線Ｓ−ｍｉｄに流れ込む電流が減少し、トランジスタＴＮ１１の駆動能力の低下による影響を抑制する。
【００３６】
一方、電源線ＶＤＤの電圧が高くなった場合は、トランジスタＴＮ１１の駆動能力は増大するが、ＰＭＯＳトランジスタＴＰ１２の能力も増大するためその影響を抑制する。
【００３７】
この遅延回路の遅延時間は信号線Ｓ−ｍｉｄの電圧がインバータＩＮＶ１２の論理閾値電圧を超えるまでの時間で決まるため、電源線ＶＤＤの電圧の変動による遅延時間の変動を抑制することができる。
【００３８】
（プロセスばらつきによる遅延時間の変動の調整）
本遅延回路の設計時において、容量素子Ｃｓ１１、Ｃｖ１１、Ｃｖ１２の容量値の合計を、スイッチング抵抗Ｒｓｗが最小となった場合にも所望の遅延時間（例えば、図１３においては時間Ｔａ）が得られるように設定する。
【００３９】
本遅延回路の製造後、テスト装置を用いて、遅延回路の遅延時間を測定し、遅延時間が所望の遅延時間よりも短い場合は、遅延制御回路ＤＣ１のヒューズラッチ部における所望のヒューズ素子（図１０参照）を切断する。その結果、デコーダ（図９参照）からの選択信号ＳＥＬ１、ＳＥＬ２の少なくとも一方がロウレベルとなり、容量素子Ｃｓ１、Ｃｖ１、Ｃｖ２の容量値の合計を大きくすることで、遅延回路の遅延時間を増加させることが出来る。
【００４０】
（第２の実施形態）
図２を参照して、本発明の第２の実施形態による遅延回路の構成を説明する。
【００４１】
第２の実施形態は、図１における遅延時間調整部ＤＡ１１を遅延時間調整部ＤＡ１２に変更している。図２において、図１に示された要素と同じ要素には同じ参照番号、記号を付している。
【００４２】
遅延時間調整部ＤＡ１２は、ソースドレイン電極の一方が信号線Ｓ−ｍｉｄに接続されソースドレイン電極の他方がノード１２に接続されたＮＭＯＳトランジスタＴＮ１２、一方の電極がノード１２に接続され他方の電極が電源線ＶＤＤに接続された容量素子Ｃｓ１２（第１の容量素子）、一方の電極がノード１２に接続され他方の電極が遅延制御回路ＤＣ１の出力端に各々接続された容量素子Ｃｖ１３、Ｃｖ１４を備える。ここで、図２においては、容量素子Ｃｖ１３、Ｃｖ１４（第１の複数の容量素子）の他方の電極には、遅延制御回路ＤＣ１から第１の実施形態の選択信号ＳＥＬ１、ＳＥＬ２の反転信号（図２ではＳＥＬ１、ＳＥＬ２の上にバーを付けて示している）が供給される構成とした。このためには、容量素子Ｃｖ１３、Ｃｖ１４の各々の他方の電極と遅延制御回路ＤＣ１の対応する出力端との間にそれぞれインバータ回路を配置すればよい。勿論、これらのインバータ回路を遅延制御回路ＤＣ１に内蔵させることで遅延制御回路ＤＣ１が選択信号ＳＥＬ１、ＳＥＬ２の反転信号を出力するようにしても良い。
【００４３】
ＮＭＯＳトランジスタＴＮ１２のフロントゲートである制御端子は電源線ＶＤＤに接続され、バックゲートである基板端子は接地電源線に接続されている。
【００４４】
第２の実施形態による遅延回路の動作、機能は、第１の実施形態と同様であるので説明は省略する。
【００４５】
（第３の実施形態）
図３を参照して、本発明の第３の実施形態による遅延回路について説明する。第３の実施形態による遅延回路は、第１の実施形態におけるインバータ素子ＩＮＶ１１をインバータ素子ＩＮＶ１３に変更している。インバータ素子ＩＮＶ１３は、第１の実施形態におけるインバータ素子ＩＮＶ１１の信号線Ｓ−ｍｉｄとＮＭＯＳトランジスタＴＮ１１との間に抵抗素子Ｒ０を配置している。図３において、図１に示された要素と同じ要素には同じ参照番号、記号を付している。
【００４６】
第３の実施形態によれば、抵抗素子Ｒ０を追加したことにより、入力信号Ｓ−ｉｎの立ち上がり時の遅延時間を、第１の実施形態におけるインバータ素子ＩＮＶ１１を用いた遅延回路に比べ、長くすることができる。
【００４７】
なお、抵抗素子Ｒ０を、図３に示す遅延回路の信号線Ｓ−ｍｉｄとＰＭＯＳトランジスタＴＰ１１との間に配置することで、入力信号Ｓ−ｉｎの立ち下がり時の遅延時間を長くすることもできる。
【００４８】
この実施形態は、図２に示した第２の実施形態におけるインバータ素子ＩＮＶ１１に適用されても良い。
【００４９】
（第４の実施形態）
図４を参照して、本発明の第４の実施形態による遅延回路について説明する。
【００５０】
第１の実施形態では、電源電圧や製造時のプロセスばらつきによる影響を抑制し、それでもずれてしまった遅延時間を、ヒューズ素子（図１０参照）等を用いて調整を行なうことが可能な遅延回路について説明した。しかし、第１の実施形態による遅延回路は、電源電圧依存性は製造後に調整できない。
【００５１】
図５は、通常（従来）の遅延回路、本発明の第４の実施形態による遅延回路のプロセス・電圧による依存性を示した特性図である。ここで、横軸に示されたslowはトランジスタの駆動能力が低い場合、fastはトランジスタの駆動能力が高い場合、typは通常の場合である。
【００５２】
また図５に示された、黒い丸の特性（５：３８）、白い四角の特性（１０：２５）、黒い三角の特性（１５：１５）は、遅延回路の遅延時間を示し、第１の容量素子群（後述する図４の容量素子Ｃｓ２１、Ｃｖ２１、Ｃｖ２２の容量の合計）の容量Ｃ１と第２の容量素子群（後述する図４の容量素子Ｃｓ２２、Ｃｖ２３、Ｃｖ２４の容量の合計）の容量Ｃ２の比がそれぞれ、Ｃ１：Ｃ２＝５：３８、Ｃ１：Ｃ２＝１０：２５、Ｃ１：Ｃ２＝１５：１５の場合を示す。
【００５３】
図５に示すように、本発明においても電源電圧依存性に対するプロセスばらつきの影響がでる場合があり、この場合、製造後の遅延回路の遅延時間の電源電圧依存性は、設計時に期待した電源電圧依存性から変化してしまう。
【００５４】
第４の実施形態による遅延回路は、上述のように製造時のプロセスばらつきにより遅延回路の遅延時間の電源電圧依存性が変動してしまった場合でも、製造後に遅延時間の電源電圧依存性を調整できるものである。
【００５５】
図４において、第４の実施形態による遅延回路は、インバータ素子ＩＮＶ２１、信号線Ｓ−ｍｉｄに接続された遅延時間調整部ＤＡ２１、インバータ素子ＩＮＶ２２、遅延制御回路ＤＣ２を備える。
【００５６】
インバータ素子ＩＮＶ２１、ＩＮＶ２２は、各々図１に示した遅延回路のインバータ素子ＩＮＶ１１、ＩＮＶ１２と同一の構成となっている。
【００５７】
遅延時間調整部ＤＡ２１は、ソースドレイン電極の一方が信号線Ｓ−ｍｉｄに接続されソースドレイン電極の他方がノード２１に接続されたＰＭＯＳトランジスタＴＰ２２、ソースドレイン電極の一方がノード２１に接続されソースドレイン電極の他方がノード２２に接続されたＰＯＭＳトランジスタＴＰ２３を備える。遅延時間調整部ＤＡ２１はまた、一方の電極がノード２１に接続され他方の電極が接地電源線に接続された容量素子Ｃｓ２１、一方の電極がノード２１に接続され他方の電極が遅延制御回路ＤＣ２の出力端に接続された容量素子Ｃｖ２１、Ｃｖ２２を備える。遅延時間調整部ＤＡ２１は更に、一方の電極がノード２２に接続され他方の電極が接地電源線に接続された容量素子Ｃｓ２２、一方の電極がノード２２に接続され他方の電極が遅延制御回路ＤＣ２の出力端に接続された容量素子Ｃｖ２３、Ｃｖ２４を備える。
【００５８】
ここで、ノード２１が第１の回路ノード、ノード２２が第２の回路ノード、ＰＭＯＳトランジスタＴＰ２２が第１のトランジスタ、ＰＭＯＳトランジスタＴＰ２３が第２のトランジスタ、接地電源線が第１の電源ライン、容量素子Ｃｓ２１、Ｃｓ２２が第１、第２の容量素子、容量素子Ｃｖ２１、Ｃｖ２２が第１の複数の容量素子、容量素子Ｃｖ２３、Ｃｖ２４が第２の複数の容量素子と呼ばれる。つまり、第４の実施形態における遅延時間調整部ＤＡ２１は、図１に示す遅延時間調整部ＤＡ１１に比べ、ＰＭＯＳトランジスタＴＰ２３、容量素子Ｃｓ２２、Ｃｖ２３、Ｃｖ２４を追加したものである。
【００５９】
ＰＭＯＳトランジスタＴＰ２２、ＴＰ２３の各々のフロントゲートである制御端子は接地電源線に接続され、各々のバックゲートである基板端子は電源線ＶＤＤに接続されている。ここで、電源線ＶＤＤが第２の電源ラインである。
【００６０】
遅延制御回路ＤＣ２は、容量素子Ｃｖ２１〜Ｃｖ２４に選択信号ＳＥＬ１〜ＳＥＬ４を供給する回路である。ここで、遅延制御回路ＤＣ２において、選択信号ＳＥＬ１を出力する端子又は選択信号ＳＥＬ２を出力する端子が第１出力端であり、選択信号ＳＥＬ３を出力する端子又は選択信号ＳＥＬ４を出力する端子が第２出力端である。遅延制御回路ＤＣ２は、遅延制御回路ＤＣ１に比べて選択信号の数が多くなっているだけであり、基本的には図９〜図１１で説明した構成で実現される。
【００６１】
遅延制御回路ＤＣ２は、選択信号ＳＥＬ１〜ＳＥＬ４を其々独立に一方の論理レベルであるハイレベル又は他方の論理レベルであるロウレベルとする。
【００６２】
第４の実施形態による遅延回路の動作（動作時の電源電圧依存性の調整を含む）は、第１の実施形態である図１の遅延回路の動作と同じであるので説明を省略する。
【００６３】
（プロセスばらつきによる遅延時間の電圧依存性の調整）
第４の実施形態による遅延回路の、遅延時間Ｄｅｌａｙ−ａｌｌは、容量素子Ｃｓ２１、Ｃｖ２１、Ｃｖ２２（以下、第１の容量素子群と呼ぶ）の容量の合計と、容量素子Ｃｓ２２、Ｃｖ２３、Ｃｖ２４（以下、第２の容量素子群と呼ぶ）の容量の合計にそれぞれ依存する。ここで、第１の容量素子群は、ＰＭＯＳトランジスタＴＰ２２の１段のトランジスタを介して信号線Ｓ−ｍｉｄと接続されている。一方、第２の容量素子群は、ＰＭＯＳトランジスタＴＰ２２、ＴＰ２３の２段のトランジスタを介して信号線Ｓ−ｍｉｄと接続されている。ここで、トランジスタＴＰ２２、ＴＰ２３のオン抵抗ｒｏｎ２２、ｒｏｎ２３は、それぞれ電源電圧の変動に応じて変化する。信号線Ｓ−ｍｉｄに容量素子から流れ込む電流は第１の容量素子群からオン抵抗ｒｏｎ２２を介して流れ込む電流成分と第２の容量素子群からオン抵抗ｒｏｎ２２、ｒｏｎ２３を介して流れ込む電流成分に分けられるが、各々の電流成分に対するＰＭＯＳトランジスタのオン抵抗の寄与が異なるため、各々の電源電圧依存性が異なる。この異なる電源電圧依存性を持つ二つの電流成分の割合を変えることで遅延時間の電圧依存性を制御することができる。
【００６４】
例えば、第１の容量素子群の容量の合計を第２の容量素子群の容量の合計よりも相対的に大きくなるように各々の容量値を変化させた場合、その結果、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性（図６における直線の傾き）は、小さくなる。逆に、第１の容量素子群の容量の合計を第２の容量素子群の容量の合計よりも相対的に大きくなるように各々の容量素子群の容量値を変化させた場合には、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性（図６における直線の傾き）は、大きくなる。
【００６５】
このように、第４の実施形態における遅延回路においては、第１の容量素子群の容量値の合計と第２の容量素子群の容量値の合計との比率を変化させることで、遅延時間調整部ＤＡ２１の遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を変化させることが出来る。
【００６６】
従って、図４に示したように、製造時のプロセスばらつきにより遅延回路の遅延時間の電源電圧依存性が変化してしまった場合においても、遅延時間調整部ＤＡ２１の第１の容量素子群の容量値の合計と第２の容量素子群の容量値の合計との比を調整することで、遅延回路の遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を設計時に期待した電源電圧依存性に調整することができる。
【００６７】
さらに、本発明の遅延回路と他の論理回路を含む回路ブロックにおいて、本発明の遅延回路の遅延時間の電源電圧依存性を他の論理回路の電源電圧依存性と逆の傾きに設定することもできる。その結果、当該回路ブロックの遅延時間の電源電圧依存性が抑制され、当該回路ブロックに必要なタイミングマージンを小さくすることができ、半導体記憶装置の高速化を行なうことが可能となる。
【００６８】
（第５の実施形態）
図７を参照して、本発明の第５の実施形態による遅延回路の構成を説明する。
【００６９】
第５の実施形態による遅延回路においては、第４の実施形態における遅延時間調整部ＤＡ２１を遅延時間調整部ＤＡ２２に変更している。
【００７０】
遅延時間調整部ＤＡ２２は、ソースドレイン電極の一方が信号線Ｓ−ｍｉｄに接続されソースドレイン電極の他方がノード２３に接続されたＮＭＯＳトランジスタＴＮ２２（第１のトランジスタ）、ソースドレイン電極の一方がノード２３（第１の回路ノード）に接続されソースドレイン電極の他方がノード２４に接続されたＮＯＭＳトランジスタＴＮ２３（第２のトランジスタ）、一方の電極がノード２３に接続され他方の電極が電源線ＶＤＤに接続された容量素子Ｃｓ２３（第１の容量素子）、一方の電極がノード２３に接続され他方の電極が遅延制御回路ＤＣ２の第１出力端に接続された容量素子Ｃｖ２５、Ｃｖ２６（第１の複数の容量素子）、一方の電極がノード２４（第２の回路ノード）に接続され他方の電極が電源線ＶＤＤに接続された容量素子Ｃｓ２４（第２の容量素子）、一方の電極がノード２４に接続され他方の電極が遅延制御回路ＤＣ２の第２出力端に接続された容量素子Ｃｖ２７、Ｃｖ２８（第２の複数の容量素子）、を備える。ここで、図７においては、容量素子Ｃｖ２５〜Ｃｖ２８の他方の電極にはそれぞれ、第４の実施形態の選択信号ＳＥＬ１〜ＳＥＬ４の反転信号が供給される構成とした。このためには、容量素子Ｃｖ２５〜Ｃｖ２８の各々の他方の電極と遅延制御回路ＤＣ２の対応する出力端との間にそれぞれインバータ回路を配置すればよい。勿論、これらのインバータ回路を遅延制御回路ＤＣ２に内蔵させることで遅延制御回路ＤＣ２が選択信号ＳＥＬ１〜ＳＥＬ４の反転信号を出力するようにしても良い。
【００７１】
ＮＭＯＳトランジスタＴＮ２２、ＴＮ２３の各々のフロントゲートである制御端子は接地電源線に接続され、各々のバックゲートである基板端子は電源線ＶＤＤに接続されている。
【００７２】
（第６の実施形態）
図８を参照して、本発明の第６の実施形態による遅延回路について説明する。
【００７３】
第６の実施形態による遅延回路は、図４に示した第４の実施形態におけるインバータ素子ＩＮＶ２１をインバータ素子ＩＮＶ２３に変更している。インバータ素子ＩＮＶ２３は、図３に示した第３の実施形態と同様、第４の実施形態におけるインバータ素子ＩＮＶ２１の信号線Ｓ−ｍｉｄとＮＭＯＳトランジスタＴＮ２１との間に抵抗素子Ｒ０を配置している。抵抗素子Ｒ０の配置により、入力信号Ｓ−ｉｎの立ち上がり時の遅延時間を、インバータ素子ＩＮＶ２１を用いた遅延回路に比べ、長くすることができる。
【００７４】
なお、抵抗素子Ｒ０を、図８に示す遅延回路の信号線Ｓ−ｍｉｄとＰＭＯＳトランジスタＴＰ２１との間に配置することで、入力信号Ｓ−ｉｎの立ち下がり時の遅延時間を長くすることもできる。
【００７５】
以上説明した実施形態による効果は以下の通りである。
【００７６】
遅延時間調整部における第１のトランジスタのフロントゲート、バックゲートがそれぞれ第１の電源ライン（接地電源線）、第２の電源ライン（電源線）に接続されているため、第１のトランジスタのオン抵抗が電源線の電圧の変化に応じて変化する。このオン抵抗は通常遅延回路の遅延時間が短くなる高い電圧で低くなり信号線から容量素子への電流の引き抜きを強くし、遅延時間を延ばす方向に働く。逆に電源線の電圧の低いときにはオン抵抗は高くなり、引き抜きは弱くなるので遅延時間を縮める方向に働く。
【００７７】
これらの作用により遅延回路の遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を制御することができる。これはプロセスに対する依存性も同様で、トランジスタの駆動能力の高いとき、すなわち通常高速に動作するときは容量素子への電流を増やし、逆にトランジスタの駆動能力の低い、通常低速に動作するときには容量素子への電流を抑えて遅延時間のプロセス依存性も抑制する。
【００７８】
さらに遅延制御回路の第１出力端から出力される論理レベルを変化させることで、第１の回路ノードを介して第１のトランジスタに接続された容量素子の容量の合計を変化させることが出来る。このことにより、遅延時間Ｄｅｌａｙ−ａｌｌに所望の電源電圧依存性を持たせつつ、遅延時間Ｄｅｌａｙ−ａｌｌを遅延回路の製造後に変更することができる。その結果、従来回路ではフィードバックしきれなかった製造時のプロセスばらつき・電源電圧のばらつきにより生じる遅延時間の変動を調整することができる。従ってこの遅延回路を含む回路ブロックに必要な設計マージンを小さくすることができ、半導体記憶装置の高速化を行なうことが可能となる。
【符号の説明】
【００７９】
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３        インバータ
ＤＡ１１、ＤＡ１２、ＤＡ２１、ＤＡ２２    遅延時間調整部
ＤＣ１、ＤＣ２    遅延制御回路
Ｓ−ｍｉｄ    信号線
ＳＥＬ１〜ＳＥＬ４    選択信号
ＶＤＤ    電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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