(57)【要約】【課題】半導体チップを内部に埋め込んだ多層配線基板を有する半導体装置において、多層配線基板の薄板化を実現できる技術を提供する。【解決手段】本発明の特徴点は、チップ埋め込み配線基板ＥＭＰＡＣ１に埋め込まれている半導体チップＣＨＰの主面（素子形成面）にバンプ電極ＢＭＰが形成されている半導体装置において、半導体チップＣＨＰの裏面（主面と反対側の面）に絶縁膜ＤＡＦが形成されている点にある。これにより、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成する必要がなくなるので、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くする効果が得られる。【選択図】図１
2011165741.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１内部配線と前記第１内部配線の上層に形成された第２内部配線とを有する多層配線基板と、
（ｂ）前記多層配線基板の内部に埋め込まれた第１半導体チップとを備え、
前記第１半導体チップは、
（ｂ１）前記第１半導体チップの主面に形成されたバンプ電極と、
（ｂ２）前記主面とは反対側である前記第１半導体チップの裏面に形成された絶縁膜とを有し、
前記多層配線基板に形成された前記第１内部配線側に前記第１半導体チップの主面を対向させて配置し、かつ、前記第１内部配線と前記第１半導体チップとを前記バンプ電極を介して接続する半導体装置であって、
前記第１半導体チップの前記裏面と前記第２内部配線とは、前記絶縁膜によって絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第２内部配線は、前記絶縁膜上に直接形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記絶縁膜は、ダイアタッチフィルムであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記絶縁膜は、液状レジンを硬化させた膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記絶縁膜は、エポキシ材から形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
さらに、前記第２内部配線の１層上層に形成された第３内部配線を有し、
前記絶縁膜の膜厚は、前記第２内部配線と前記第３内部配線との間の厚さよりも薄いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記バンプ電極は、金材料から形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記バンプ電極は、半田材料から形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記多層配線基板には、異なる層の内部配線を接続する貫通ビアが形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記貫通ビアは、スタッドバンプ電極から形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記貫通ビアは、複数の前記スタッドバンプ電極を積層して形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置であって、
前記スタッドバンプ電極は、金材料から形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置であって、
前記第１半導体チップは、電磁波シールドで囲まれていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
さらに、第２半導体チップを封止したパッケージ体を有し、
前記多層配線基板上に前記パッケージ体が搭載されていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置であって、
前記多層配線基板上に第２半導体チップと受動部品が搭載されていることを特徴とする半導体装置。
【請求項１６】
（ａ）主面にバンプ電極が形成され、かつ、裏面に熱硬化性を有する絶縁膜が形成された半導体チップを用意する工程と、
（ｂ）多層配線基板の核となる基板であって、第１内部配線が形成されたベース基板を用意する工程と、
（ｃ）前記ベース基板のチップ搭載領域に熱硬化性樹脂を塗布する工程と、
（ｄ）前記（ｃ）工程後、加熱しながら前記半導体チップを前記ベース基板の前記チップ搭載領域に前記熱硬化性樹脂を介して搭載することにより、前記半導体チップに形成されている前記バンプ電極を前記第１内部配線に接続する工程と、
（ｅ）前記（ｄ）工程後、加熱処理を行なう工程と、
（ｆ）前記（ｅ）工程後、前記半導体チップの側面を覆い、かつ、前記半導体チップの上面側である前記裏面に形成されている前記絶縁膜を露出するように第１層間絶縁層を形成する工程と、
（ｇ）前記（ｆ）工程後、前記絶縁膜に導体膜が接触するように、上部にパターニングされた前記導体膜を貼り付けた第２層間絶縁層を前記第１層間絶縁層上から前記半導体チップ上にわたって形成し、前記絶縁膜と直接接触するように前記導体膜からなる第２内部配線を形成する工程とを備え、
前記絶縁膜は、前記（ｄ）工程および前記（ｅ）工程で加えられる熱処理により、前記（ｇ）工程前の段階で、前記（ａ）工程における前記絶縁膜よりも硬化していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記絶縁膜は、ダイアタッチフィルムであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記絶縁膜は、液状レジンを材料としていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法であって、
前記バンプ電極は、金材料から形成されていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法であって、
前記第１層間絶縁層および前記第２層間絶縁層は、プリプレグから形成され、
前記導体膜は、銅膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６記載の半導体装置の製造方法であって、
前記（ｅ）工程後、前記（ｆ）工程前に、キャピラリを使用して、前記ベース基板上に金材料からなるスタッドバンプ電極を形成する工程とを有し、
前記（ｆ）工程は、前記スタッドバンプ電極を挟むように前記第１層間絶縁層を形成することにより、前記スタッドバンプ電極からなる貫通ビアを前記第１層間絶縁層に形成することを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）主面にバンプ電極が形成され、かつ、裏面に熱硬化性を有する絶縁膜が形成された半導体チップを用意する工程と、
（ｂ）多層配線基板の核となる基板であって、第１内部配線が形成されたベース基板を用意する工程と、
（ｃ）前記半導体チップを前記ベース基板のチップ搭載領域に搭載することにより、前記半導体チップに形成されている前記バンプ電極を前記第１内部配線に接続する工程と、
（ｄ）前記（ｃ）工程後、加熱処理であるリフロー処理を行なう工程と、
（ｅ）前記（ｄ）工程後、前記半導体チップと前記ベース基板の隙間にアンダーフィルを塗布する工程と、
（ｆ）前記（ｅ）工程後、加熱処理を行なう工程と、
（ｇ）前記（ｆ）工程後、前記半導体チップの側面を覆い、かつ、前記半導体チップの上面側である前記裏面に形成されている前記絶縁膜を露出するように第１層間絶縁層を形成する工程と、
（ｈ）前記（ｇ）工程後、前記絶縁膜に導体膜が接触するように、上部にパターニングされた前記導体膜を貼り付けた第２層間絶縁層を前記第１層間絶縁層上から前記半導体チップ上にわたって形成し、前記絶縁膜と直接接触するように前記導体膜からなる第２内部配線を形成する工程とを備え、
前記絶縁膜は、前記（ｄ）工程、前記（ｅ）工程および前記（ｆ）工程で加えられる熱処理により、前記（ｈ）工程前の段階で、前記（ａ）工程における前記絶縁膜よりも硬化していることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記絶縁膜は、ダイアタッチフィルムであることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法であって、
前記絶縁膜は、液状レジンを材料としていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２記載の半導体装置の製造方法であって、
前記バンプ電極は、半田材料から形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２記載の半導体装置の製造方法であって、
前記第１層間絶縁層および前記第２層間絶縁層は、プリプレグから形成され、
前記導体膜は、銅膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２２記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記（ｇ）工程前に、キャピラリを使用して、前記ベース基板上にスタッドバンプ電極を形成する工程とを有し、
前記（ｇ）工程は、前記スタッドバンプ電極を挟むように前記第１層間絶縁層を形成することにより、前記スタッドバンプ電極からなる貫通ビアを前記第１層間絶縁層に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、多層配線基板の内部に半導体チップを埋め込んだ半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−２１４５３５号公報（特許文献１）には、封止材の充填不足や充填過多による悪影響を受けることなく、上層の配線基板との密着性に優れた半導体素子内蔵プリント配線板に関する技術が記載されている。具体的には、内蔵された半導体素子の少なくとも下面が絶縁膜（絶縁膜１０６）で覆われているとともに、この半導体素子の側方および上方に絶縁層（絶縁層１０８）が形成されている半導体素子内蔵プリント配線板が記載されている。この半導体素子内蔵プリント配線板の製造方法は、ベース基板に半導体素子を搭載し、この半導体素子の少なくとも下面を絶縁膜で覆う工程と、半導体素子の側方に半硬化状態の絶縁シートを配置し積層する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置し積層する工程とを有することが記載されている。
【０００３】
特開２００５−３９０９４号公報（特許文献２）には、配線板の内部にキャビティを設け、このキャビティの内部に半導体チップを配置することが記載されている。具体的に、キャビティ内への半導体チップの配置は、例えば、接着樹脂を介して行なうことが記載されている。さらに、別の実施の形態では、半導体チップの裏面に、例えば、熱硬化性の接着テープが貼り付けられることが記載されている。
【０００４】
特開２００７−１５０００２号公報（特許文献３）には、特許文献３の図２９に示すように、半導体ＩＣの裏面は、ダイアタッチフィルムを介して樹脂層によって覆われていることが記載されている。
【０００５】
特開２００８−１０８８５号公報（特許文献４）には、特許文献４の図２６や図２７に示すように、配線基板にフィルム状の樹脂（ダイアタッチフィルム）を使用して半導体チップを貼り付けることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１４５３５号公報
【特許文献２】特開２００５−３９０９４号公報
【特許文献３】特開２００７−１５０００２号公報
【特許文献４】特開２００８−１０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせもっている。
【０００８】
近年、半導体装置の小型化が要求されており、パッケージのサイズを小型化することが行なわれている。例えば、携帯電話機などでは、特に、パッケージの小型化や薄型化が要求されている。この携帯電話機には、ベースバンドＩＣチップ、ＲＦＩＣチップやパワーアンプＩＣチップなど複数の半導体チップが必要とされる。これらの半導体チップをそれぞれ別個にパッケージすると、携帯電話機のサイズの小型化を充分に図れなくなってきている。このため、１つの配線基板に複数の半導体チップを搭載して１つのパッケージとすることが検討されている。このように複数の半導体チップを１つのパッケージにすることにより、複数の半導体チップを別々にパッケージングする場合よりもパッケージのサイズを縮小することができる。
【０００９】
さらに、パッケージのサイズを小型化するために、複数の半導体チップのうち一部の半導体チップを配線基板の内部に埋め込むことも行なわれている（Embedded Package）。このように複数の半導体チップのうち、一部の半導体チップを配線基板内に埋め込むことで、配線基板の表面上に搭載される半導体チップの数を少なくすることができ、この結果、パッケージのサイズを小型化できる利点がある。
【００１０】
半導体チップを埋め込む配線基板には、内部に多層配線を形成した多層配線基板が使用される。この場合、多層配線基板の内部に形成される内部配線は、プリプレグと呼ばれる材料から構成される層間絶縁層を介して積層される。例えば、多層配線基板に第１内部配線が形成されている場合、この第１内部配線上に層間絶縁層が形成され、この層間絶縁層上に第２内部配線が形成される。このようにして、多層配線基板の内部に多層の内部配線を形成することができる。
【００１１】
多層配線基板の内部に半導体チップを埋め込む場合、例えば、多層配線基板の第１内部配線と半導体チップとをフェイスダウンでフリップチップ接続する。具体的には、半導体チップの主面を第１内部配線に対向させて、半導体チップの主面に形成されているバンプ電極を第１内部配線に接触させることにより、半導体チップと第１内部配線を電気的に接続する。そして、第１内部配線と接続した半導体チップを覆うように、プリプレグを材料とする層間絶縁層を形成し、この層間絶縁層上に第２内部配線を形成する。この場合、半導体チップの上面（裏面）も層間絶縁層で覆われ、この層間絶縁層上に第２内部配線が形成される。このように、通常、埋め込まれた半導体チップの上面（裏面）上には層間絶縁層が形成されるが、この層間絶縁層の膜厚は、約４０μｍ程度である。したがって、半導体チップを埋め込んだ多層配線基板では、この半導体チップの上面（裏面）上に形成されている層間絶縁層の膜厚を確保しなければならず、半導体チップを埋め込んだ多層配線基板の薄板化を阻害する要因となっている。
【００１２】
本発明の目的は、半導体チップを内部に埋め込んだ多層配線基板を有する半導体装置において、多層配線基板の薄板化を実現できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態における半導体装置は、（ａ）第１内部配線と前記第１内部配線の上層に形成された第２内部配線とを有する多層配線基板と、（ｂ）前記多層配線基板の内部に埋め込まれた第１半導体チップとを備える。前記第１半導体チップは、（ｂ１）前記第１半導体チップの主面に形成されたバンプ電極と、（ｂ２）前記主面とは反対側である前記第１半導体チップの裏面に形成された絶縁膜とを有する。そして、上述した半導体装置は、前記多層配線基板に形成された前記第１内部配線側に前記第１半導体チップの主面を対向させて配置し、かつ、前記第１内部配線と前記第１半導体チップとを前記バンプ電極を介して接続している。このとき、前記第１半導体チップの前記裏面と前記第２内部配線とは、前記絶縁膜によって絶縁されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）主面にバンプ電極が形成され、かつ、裏面に熱硬化性を有する絶縁膜が形成された半導体チップを用意する工程と、（ｂ）多層配線基板の核となる基板であって、第１内部配線が形成されたベース基板を用意する工程とを備える。そして、（ｃ）前記ベース基板のチップ搭載領域に熱硬化性樹脂を塗布する工程と、（ｄ）前記（ｃ）工程後、加熱しながら前記半導体チップを前記ベース基板の前記チップ搭載領域に前記熱硬化性樹脂を介して搭載することにより、前記半導体チップに形成されている前記バンプ電極を前記第１内部配線に接続する工程とを備える。さらに、（ｅ）前記（ｄ）工程後、加熱処理を行なう工程と、（ｆ）前記（ｅ）工程後、前記半導体チップの側面を覆い、かつ、前記半導体チップの上面側である前記裏面に形成されている前記絶縁膜を露出するように第１層間絶縁層を形成する工程とを備える。その後、（ｇ）前記（ｆ）工程後、前記絶縁膜に導体膜が接触するように、上部にパターニングされた前記導体膜を貼り付けた第２層間絶縁層を前記第１層間絶縁層上から前記半導体チップ上にわたって形成し、前記絶縁膜と直接接触するように前記導体膜からなる第２内部配線を形成する工程とを備える。このとき、前記絶縁膜は、前記（ｄ）工程および前記（ｅ）工程で加えられる熱処理により、前記（ｇ）工程前の段階で、前記（ａ）工程における前記絶縁膜よりも硬化していることを特徴とするものである。
【００１７】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）主面にバンプ電極が形成され、かつ、裏面に熱硬化性を有する絶縁膜が形成された半導体チップを用意する工程と、（ｂ）多層配線基板の核となる基板であって、第１内部配線が形成されたベース基板を用意する工程とを備える。そして、（ｃ）前記半導体チップを前記ベース基板のチップ搭載領域に搭載することにより、前記半導体チップに形成されている前記バンプ電極を前記第１内部配線に接続する工程と、（ｄ）前記（ｃ）工程後、加熱処理であるリフロー処理を行なう工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記半導体チップと前記ベース基板の隙間にアンダーフィルを塗布する工程と、（ｆ）前記（ｅ）工程後、加熱処理を行なう工程と、（ｇ）前記（ｆ）工程後、前記半導体チップの側面を覆い、かつ、前記半導体チップの上面側である前記裏面に形成されている前記絶縁膜を露出するように第１層間絶縁層を形成する工程とを備える。その後、（ｈ）前記（ｇ）工程後、前記絶縁膜に導体膜が接触するように、上部にパターニングされた前記導体膜を貼り付けた第２層間絶縁層を前記第１層間絶縁層上から前記半導体チップ上にわたって形成し、前記絶縁膜と直接接触するように前記導体膜からなる第２内部配線を形成する工程とを備える。このとき、前記絶縁膜は、前記（ｄ）工程、前記（ｅ）工程および前記（ｆ）工程で加えられる熱処理により、前記（ｈ）工程前の段階で、前記（ａ）工程における前記絶縁膜よりも硬化していることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
半導体チップを内部に埋め込んだ多層配線基板を有する半導体装置において、多層配線基板の薄板化を実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１におけるチップ埋め込み配線基板の構成を示す断面図である。
【図２】比較例におけるチップ埋め込み配線基板の構成を示す断面図である。
【図３】図１のチップ埋め込み配線基板において、埋め込まれている半導体チップの近傍領域の構成を示す断面図である。
【図４】実施の形態２における半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】図６に続く半導体装置の製造工程を示す図である。
【図８】図７に続く半導体装置の製造工程を示す図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２における半導体装置の製造工程の流れを示すフローチャートである。
【図２２】実施の形態２における半導体装置の製造工程を示す図である。
【図２３】図２２に続く半導体装置の製造工程を示す図である。
【図２４】図２３に続く半導体装置の製造工程を示す図である。
【図２５】図２４に続く半導体装置の製造工程を示す図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２における半導体装置の製造工程の流れを示すフローチャートである。
【図３０】実施の形態３におけるチップ埋め込み配線基板の構成を示す断面図である。
【図３１】実施の形態３におけるチップ埋め込み配線基板の構成を示す断面図である。
【図３２】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３７】実施の形態５におけるチップ埋め込み配線基板の構成を示す断面図である。
【図３８】実施の形態６における半導体装置の構成を示す断面図である。
【図３９】比較例における半導体装置の構成を示す断面図である。
【図４０】実施の形態７における半導体装置の構成を示す平面図である。
【図４１】図４０のＡ−Ａ線で切断した断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１の構成を示す断面図である。図１において、本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１は、多層配線が形成された多層配線基板の内部にベアチップ状態の半導体チップＣＨＰが埋め込まれている。具体的に、多層配線基板の内部に配線Ｌ１が形成されており、この配線Ｌ１を覆うようにソルダレジストＳＲ１が形成されている。そして、配線Ｌ１の一部は、このソルダレジストＳＲ１から露出しており、この露出した配線Ｌ１が端子ＴＥ１となっている。
【００２７】
ソルダレジストＳＲ１で覆われている配線Ｌ１上には、半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰにはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子や多層配線が形成されており、これらの半導体素子と多層配線によって集積回路が形成されている。なお、ここでのＭＯＳＦＥＴのゲート絶縁膜は、酸化膜に限定されるものではなく、ナイトライド等のその他の絶縁膜も含むものである。このように集積回路が形成されている半導体チップＣＨＰの主面（素子形成面）には、バンプ電極ＢＭＰが形成されており、このバンプ電極ＢＭＰが、半導体チップＣＨＰの内部に形成されている半導体素子と、半導体チップＣＨＰの内部に形成されている多層配線を介して電気的に接続されている。つまり、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰは、半導体チップＣＨＰの内部に形成されている集積回路と外部機器とを接続するための外部端子として機能するものである。バンプ電極ＢＭＰは、例えば、金、銅、半田などの材料から構成されている。
【００２８】
この半導体チップＣＨＰに形成されているバンプ電極ＢＭＰは、ソルダレジストＳＲ１から露出している端子ＴＥ１と電気的に接続されている。すなわち、半導体チップＣＨＰは、バンプ電極ＢＭＰを介して端子ＴＥ１へフリップチップ接続されている。言い換えれば、半導体チップＣＨＰは、端子ＴＥ１側に半導体チップＣＨＰの主面（素子形成面）を対向させて配置され、かつ、端子ＴＥ１とバンプ電極ＢＭＰを介して接続されている。このとき、半導体チップＣＨＰとソルダレジストＳＲ１の隙間には樹脂ＮＣＰが充填されている。
【００２９】
配線Ｌ１を覆うソルダレジスタＳＲ１上には、半導体チップＣＨＰが搭載されているが、半導体チップＣＨＰが搭載されていないソルダレジストＳＲ１上には、プリプレグＰＧが形成されている。つまり、ソルダレジストＳＲ１から露出している端子ＴＥ１上にバンプ電極ＢＭＰを介して半導体チップＣＨＰが搭載されているが、半導体チップＣＨＰを搭載している搭載領域を挟む外側領域上にプリプレグＰＧが形成されている。このプリプレグＰＧは、ガラスクロスにエポキシ樹脂を含浸させた材料から構成されている。プリプレグＰＧは、半導体チップＣＨＰの両側の側面を挟むように形成されている。実際には、半導体チップＣＨＰの側面とプリプレグＰＧの間に絶縁層ＩＲが形成されている。この絶縁層ＩＲは、プリプレグＰＧから染み出したエポキシ樹脂により形成されている。すなわち、半導体チップＣＨＰの側面と直接接触する絶縁層ＩＲは、プリプレグＰＧをソルダレジストＳＲ１上に形成する加工工程において、ガラスクロスにエポキシ樹脂を含浸させた材料から構成されるプリプレグＰＧよりエポキシ樹脂が染み出すことにより形成される層である。
【００３０】
次に、半導体チップＣＨＰの裏面（バンプ電極ＢＭＰを形成した主面とは反対側の面）には、絶縁膜ＤＡＦが形成されている。この絶縁膜ＤＡＦは、例えば、ダイアタッチフィルムや、液状レジンを硬化させた膜から構成されており、絶縁膜ＤＡＦの材料として、例えば、熱硬化性樹脂であるエポキシ樹脂を使用することができる。この絶縁膜ＤＡＦを半導体チップＣＨＰの裏面に形成することにより、半導体チップＣＨＰの裏面を外部から絶縁することができる。
【００３１】
そして、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦと、ソルダレジストＳＲ１上に形成されているプリプレグＰＧとは、表面高さが揃うように形成されている。言い換えれば、プリプレグＰＧの表面と、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦの表面とは、ほぼ面一となっている。
【００３２】
続いて、表面高さが揃っているプリプレグＰＧと絶縁膜ＤＡＦ上にわたって配線Ｌ２が形成されている。つまり、配線Ｌ２は、半導体チップＣＨＰの裏面に形成された絶縁膜ＤＡＦに直接接触するように形成されている。このとき、半導体チップＣＨＰの裏面には絶縁膜ＤＡＦが形成されているので、半導体チップＣＨＰと配線Ｌ２とは絶縁膜ＤＡＦによって絶縁されていることになる。
【００３３】
次に、配線Ｌ２を覆うようにプリプレグＰＧ上および絶縁膜ＤＡＦ上にプリプレグＰＧ２Ａが形成されており、このプリプレグＰＧ２Ａ上に配線Ｌ３Ａが形成されている。プリプレグＰＧ２Ａ上に形成されている配線Ｌ３Ａは、プリプレグＰＧ２Ａに形成されたプラグＰＬＧ２Ａによって配線Ｌ２と電気的に接続されている。配線Ｌ３Ａを覆うようにプリプレグＰＧ２Ａ上にプリプレグＰＧ３Ａが形成されており、このプリプレグＰＧ３Ａ上に配線Ｌ４Ａが形成されている。配線Ｌ４Ａが形成されていないプリプレグＰＧ３Ａ上を覆うようにソルダレジストＳＲ２Ａが形成されている。
【００３４】
一方、配線Ｌ１の下層にはプリプレグＰＧ２Ｂが形成されており、このプリプレグＰＧ２Ｂを貫通するようにプラグＰＬＧ２Ｂが形成されている。そして、プリプレグＰＧ２Ｂの下層には配線Ｌ３Ｂが形成されており、この配線Ｌ３Ｂと配線Ｌ１とは、プリプレグＰＧ２Ｂに形成されたプラグＰＬＧ２Ｂによって電気的に接続されている。さらに、配線Ｌ３Ｂを覆うようにプリプレグＰＧ２Ｂの下層にプリプレグＰＧ３Ｂが形成されており、このプリプレグＰＧ３Ｂの下層に配線Ｌ４Ｂが形成されている。配線Ｌ４Ｂが形成されていないプリプレグＰＧ３Ｂの下層にはソルダレジストＳＲ２Ｂが形成されている。
【００３５】
また、チップ埋め込み配線基板ＥＭＰＡＣ１には、配線Ｌ３Ａと配線Ｌ３Ｂとを接続するように貫通ビアＶ１が形成されている。以上のようにして、本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１には、内部に半導体チップＣＨＰが埋め込まれているとともに、複数の配線層（配線Ｌ１、Ｌ２、Ｌ３Ａ、Ｌ３Ｂ、Ｌ４Ａ、Ｌ４Ｂ）および貫通ビアＶ１が形成されていることがわかる。
【００３６】
ここで、本実施の形態１の特徴は、チップ埋め込み配線基板ＥＭＰＡＣ１に埋め込まれている半導体チップＣＨＰの裏面（バンプ電極ＢＭＰが形成されている主面とは反対側の面）に絶縁膜ＤＡＦが形成されている点にある。これにより、半導体チップＣＨＰを埋め込んでいるチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くすることができる。
【００３７】
この理由について比較例と対比しながら説明する。図２は、比較例におけるチップ埋め込み配線基板ＣＥＸの構成を示す断面図である。図１に示す本実施の形態１のチップ埋め込み配線基板ＥＭＰＡＣ１と、図２に示す比較例のチップ埋め込み配線基板ＣＥＸとの相違点は、半導体チップＣＨＰの埋め込み構造にある。具体的に、図２に示す比較例のチップ埋め込み配線基板ＣＥＸでは、半導体チップＣＨＰの側面だけでなく上面（裏面）も覆うように絶縁層ＩＲが形成されており、さらに、半導体チップＣＨＰの上面（裏面）に形成されている絶縁層ＩＲ上にプリプレグＰＧが形成されている。そして、このプリプレグＰＧ上に配線Ｌ２が形成されている。このように図２に示す比較例では、半導体チップＣＨＰの上面（裏面）上に絶縁層ＩＲとプリプレグＰＧが形成されており、この絶縁層ＩＲとプリプレグＰＧを介して配線Ｌ２が形成されている。つまり、図２に示す比較例では、半導体チップＣＨＰの裏面が絶縁されていないため、半導体チップＣＨＰの裏面上に直接配線Ｌ２を形成することができず、半導体チップＣＨＰの裏面を覆うように絶縁層ＩＲとプリプレグＰＧを形成する必要がある。このことから、図２に示す比較例では、半導体チップＣＨＰの裏面上に絶縁層ＩＲとプリプレグＰＧを形成する必要があり、チップ埋め込み配線基板ＣＥＸの厚さが、それらの厚さ分、厚くなってしまう問題点が生じる。このとき、比較例では、半導体チップＣＨＰを覆うようにプリプレグＰＧを形成し、このプリプレグＰＧを加熱および加圧下で加工する際、プリプレグＰＧからエポキシ樹脂が染み出して絶縁層ＩＲが形成される。したがって、半導体チップＣＨＰの裏面を覆うようにプリプレグＰＧを形成する場合、半導体チップＣＨＰの裏面上には絶縁層ＩＲとプリプレグＰＧが形成されることになるのである。このプリプレグＰＧの厚さは、例えば、４０μｍ程度であり、エポキシ樹脂が染み出して形成された絶縁層ＩＲの厚さも加えると、４０μｍ以上の厚さとなる。
【００３８】
これに対し、図１に示す本実施の形態１のチップ埋め込み配線基板ＥＭＰＡＣ１では、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦが形成されている。このため、半導体チップＣＨＰの裏面を絶縁するために、半導体チップＣＨＰの裏面を覆うようにプリプレグＰＧを形成する必要がない。つまり、図１に示す本実施の形態１では、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦが形成されているので、さらに、半導体チップＣＨＰの裏面上を覆うようにプリプレグＰＧを形成する必要がないのである。このため、半導体チップＣＨＰの裏面上に絶縁膜ＤＡＦを介して直接配線Ｌ２を形成することができる。このため、図１に示す本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、半導体チップＣＨＰの裏面上を覆うようにプリプレグＰＧを形成していないので、その分、チップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くすることができるのである。
【００３９】
つまり、図１に示すように、半導体チップＣＨＰと同層で形成されているプリプレグＰＧは、半導体チップＣＨＰの側面を絶縁層ＩＲで挟むように形成されているだけであり、半導体チップＣＨＰの上面（裏面）を覆うようにプリプレグＰＧが形成されていない。
【００４０】
すなわち、図１に示す本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、半導体チップＣＨＰの裏面上に形成されている絶縁膜ＤＡＦを介して直接配線Ｌ２が形成されているので、図２に示す比較例におけるチップ埋め込み配線基板ＣＥＸよりも厚さを薄くすることができるのである。
【００４１】
ここで、各材料の厚みを具体的に見ると、本実施の形態１における絶縁膜ＤＡＦを、例えば、ダイアタッチフィルムから形成する場合、ダイアタッチフィルムの厚さは約５μｍ〜２０μｍとなるので、比較例でのプリプレグＰＧと絶縁層ＩＲを合わせた膜厚（４０μｍ以上）よりも半分以上薄くすることができることがわかる。また、本実施の形態１における絶縁膜ＤＡＦは、ダイアタッチフィルムに限定されるものではなく、例えば、液状レジンを硬化させた膜を使用してもよい。液状レジンを硬化させた膜であっても、ダイアタッチフィルムと同様に、本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを図２に示す比較例におけるチップ埋め込み配線基板ＣＥＸよりも薄くすることができる。なお、膜厚のバラツキはダイアタッチフィルムの方が、液状レジンを硬化させた膜よりも小さいので、基板厚みの精度を必要とする場合は、ダイアタッチフィルムを用いるとよい。
【００４２】
以上のことから、本実施の形態１の第１特徴点は、チップ埋め込み配線基板ＥＭＰＡＣ１に埋め込まれている半導体チップＣＨＰの主面（素子形成面）にバンプ電極ＢＭＰが形成されている半導体装置において、半導体チップＣＨＰの裏面（主面と反対側の面）に絶縁膜ＤＡＦが形成されている点にある。これにより、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成する必要がなくなるので、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くする効果が得られる。
【００４３】
さらに、本実施の形態１の第２特徴点は、第１特徴点に付随するものであるが、半導体チップＣＨＰの裏面上に絶縁膜ＤＡＦを介して直接配線Ｌ２を形成することができる点にある。例えば、図２に示す比較例では、半導体チップＣＨＰの裏面上に絶縁層ＩＲとプリプレグＰＧが形成されているため、半導体チップＣＨＰの直上に配線Ｌ２を形成することができない。つまり、比較例では、半導体チップＣＨＰの直上に絶縁層ＩＲとプリプレグＰＧを形成し、このプリプレグＰＧ上に配線Ｌ２を形成することになる。このことは、図１に示す本実施の形態１のように、半導体チップＣＨＰの直上領域に配線Ｌ２を引き回すことができないことを意味する。したがって、図２に示す比較例では、半導体チップＣＨＰの直上領域を有効活用することができず、チップ埋め込み配線基板ＣＥＸの小型化を充分に図ることができない。これに対し、図１に示す本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１によれば、半導体チップＣＨＰの裏面が絶縁膜ＤＡＦで絶縁されているので、半導体チップＣＨＰの直上領域にも配線Ｌ２を形成することができる。つまり、本実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、半導体チップＣＨＰの裏面上の直上領域を配線形成領域として有効活用することができる（配線密度を向上させることができる）ので、チップ埋め込み配線基板ＥＭＰＡＣ１の小型化を図ることができる。このように本実施の形態１によれば、チップ埋め込み配線基板ＥＭＰＡＣ１の薄板化および小型化を図ることができる。
【００４４】
本実施の形態１では、例えば、半導体チップＣＨＰの裏面に形成される絶縁膜ＤＡＦとして、ダイアタッチフィルムを使用することができる。通常、ダイアタッチフィルムは、半導体チップＣＨＰを固定するために使用される。すなわち、ダイアタッチフィルムは、半導体チップＣＨＰを固定することを目的として使用される。しかし、本実施の形態１では、ダイアタッチフィルムを半導体チップＣＨＰの固定のために使用するのではなく、半導体チップＣＨＰと配線Ｌ２との電気的な絶縁を目的としている点で斬新な技術的思想である。つまり、本実施の形態１では、ダイアタッチフィルムが絶縁材から形成され、かつ、非常に薄い膜である点に着目している。この着目点により、本実施の形態１では、チップ埋め込み配線基板ＥＭＰＡＣ１に埋め込まれた半導体チップＣＨＰの裏面（バンプ電極ＢＭＰが形成されている主面と反対側の面）に、ダイアタッチフィルムを使用している。これにより、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成しなくても、半導体チップＣＨＰの裏面と配線Ｌ２との電気的な絶縁性を確保することができる。この結果、ダイアタッチフィルムに接触する半導体チップＣＨＰの直上領域に配線Ｌ２を形成することができるので、配線密度の向上を図ることができる。さらに、ダイアタッチフィルムは非常に薄い膜であるので、チップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くすることができる。このように本実施の形態１では、ダイアタッチフィルムの絶縁性および薄膜性に着目することにより、ダイアタッチフィルムの本来の目的とは相違する目的（絶縁性を確保する目的および薄膜化を図る目的）にダイアタッチフィルムを適用している結果、チップ埋め込み配線基板ＥＭＰＡＣ１の薄板化と小型化を実現できるという顕著な効果を得ることができる。ただし、半導体チップＣＨＰの裏面に形成される絶縁膜ＤＡＦは、ダイアタッチフィルムに限定されるものではなく、液状レジンを硬化させた膜でも絶縁性および薄膜性を確保することができる。
【００４５】
次に、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦの膜厚条件について、図３を参照しながら説明する。図３は、図１に示すチップ埋め込み配線基板ＥＭＰＡＣ１のうち半導体チップＣＨＰが埋め込まれている領域を拡大して示す断面図である。図３において、配線Ｌ１の一部領域はソルダレジストＳＲ１で覆われており、この配線Ｌ１のうちソルダレジストＳＲ１で覆われていない領域が端子ＴＥ１となっている。そして、端子ＴＥ１には、半導体チップＣＨＰの主面に形成されているバンプ電極ＢＭＰが接触している。すなわち、半導体チップＣＨＰは、バンプ電極ＢＭＰが形成されている主面を下に向けて、端子ＴＥ１にフリップチップ接続されている。そして、半導体チップＣＨＰとソルダレジストＳＲ１の隙間には樹脂ＮＣＰが充填されている。一方、半導体チップＣＨＰの裏面（主面とは反対側の面）には、絶縁膜ＤＡＦが形成されており、この絶縁膜ＤＡＦに直接接触するように配線Ｌ２が形成されている。この配線Ｌ２を覆うように、プリプレグＰＧ２Ａが形成されており、プリプレグＰＧ２Ａ上に配線Ｌ３Ａが形成されている。配線Ｌ２と配線Ｌ３Ａとは、プリプレグＰＧ２Ａを貫通するプラグＰＬＧ２Ａにより電気的に接続されている。
【００４６】
このように構成されているチップ埋め込み配線基板ＥＭＰＡＣ１において、配線Ｌ１と配線Ｌ３Ａとの間の距離をｈ１、絶縁膜ＤＡＦの膜厚をｈ２、配線Ｌ２と配線Ｌ３Ａの間の距離をｈ３とする場合、ｈ１＞ｈ３＞ｈ２の関係が成立している。すなわち、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦの膜厚（ｈ２）は、配線Ｌ２と配線Ｌ３Ａの間の距離（ｈ３）よりも薄くなっている。言い換えれば、絶縁膜ＤＡＦの膜厚（ｈ２）は、プリプレグＰＧ２Ａの膜厚よりも薄くなっているということができる。このように絶縁膜ＤＡＦの膜厚（ｈ２）をプリプレグＰＧ２Ａの膜厚（ｈ３）よりも薄くすることにより、半導体チップＣＨＰの裏面にプリプレグを形成して、半導体チップＣＨＰの裏面と配線Ｌ２を絶縁する場合よりも、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦを形成する場合の方が配線Ｌ１と配線Ｌ３Ａとの間の距離（ｈ１）を薄くすることができる。この結果、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを充分に薄くすることができる。すなわち、本実施の形態１のように半導体チップＣＨＰの裏面に絶縁膜ＤＡＦを形成する場合、ｈ１＞ｈ３＞ｈ２の関係を満たすように絶縁膜ＤＡＦの膜厚を選択することで、効果的にチップ埋め込み配線基板ＥＭＰＡＣ１の厚さを薄くすることができる。
【００４７】
なお、図１に示すチップ埋め込み配線基板ＥＭＰＡＣ１は、配線Ｌ１、Ｌ２、Ｌ３Ａ、Ｌ３Ｂ、Ｌ４Ａ、およびＬ４Ｂの配線を図示しているが、特にこれに限定されるものではなく、これより配線層が少なくても多くてもよい。
【００４８】
（実施の形態２）
本実施の形態２では、前記実施の形態１で説明したチップ埋め込み配線基板ＥＭＰＡＣ１の製造方法について図面を参照しながら説明する。本実施の形態２では、半導体チップに形成されるバンプ電極を金バンプ電極から形成する場合と、半導体チップに形成されるバンプ電極を半田バンプ電極から形成する場合について説明する。
【００４９】
まず、半導体チップに形成されるバンプ電極を金バンプ電極から形成する場合の製造方法について説明する。図４に示すように、略円盤状をした半導体ウェハＷＦを用意する。半導体ウェハＷＦは、スクライブ領域に形成されているダイシングラインによって複数のチップ領域に区画されている。そして、半導体ウェハＷＦの主面には、ＭＯＳＦＥＴなどの半導体素子とこれらの半導体素子を接続する多層配線が区画されているチップ領域ごとに形成されている。続いて、図５に示すように、半導体ウェハＷＦの裏面を、例えば、グラインダＧＤで研削することにより、半導体ウェハＷＦの厚さを薄くする。
【００５０】
次に、図６に示すように、半導体ウェハＷＦの裏面に、例えば、ダイアタッチフィルムからなる絶縁膜ＤＡＦを貼り付ける。この絶縁膜ＤＡＦを構成するダイアタッチフィルムは、ダイシングテープＤＣＴと一体になっているものが多く、半導体ウェハＷＦよりも大きい形状（円状、矩形状）をしており、その膜厚は、５μｍ〜２０μｍ程度である。この絶縁膜ＤＡＦを構成するダイアタッチフィルムは、加熱することにより硬化する熱硬化性樹脂から形成されており、樹脂の種類としては、エポキシ系のものが多く用いられる。
【００５１】
そして、図７に示すように、裏面に絶縁膜ＤＡＦを貼り付けた半導体ウェハＷＦをダイサーＤによってダイシングする。このダイシングは、半導体ウェハＷＦのスクライブ領域に形成されているダイシングラインに沿って行われる。このダイシングにより、図８に示すように、半導体ウェハＷＦの個々のチップ領域は、半導体チップＣＨＰに個片化される。その後、個片化された半導体チップＣＨＰは、ダイシングテープＤＣＴからピックアップされ、図８に示すように、矩形形状の裏面にダイアタッチフィルムからなる絶縁膜ＤＡＦが貼り付けられている状態となる。
【００５２】
続いて、図９に示すように、半導体チップＣＨＰの主面上に金材料からなるバンプ電極（突起電極）ＢＭＰを形成する。具体的に、半導体チップＣＨＰの主面には、内部に形成されている半導体素子と電気的に接続されるパッド（図示せず）が露出しており、このパッド上にバンプ電極ＢＭＰが形成される。このとき、金材料からなるバンプ電極ＢＭＰは、例えば、超音波と熱を併用しながらキャピラリを使用して形成される。このようにキャピラリを使用して形成されたバンプ電極ＢＭＰは、スタッドバンプ電極と呼ばれる。以上のようにして、まず、主面にバンプ電極ＢＭＰを形成し、かつ、裏面に絶縁膜ＤＡＦを貼り付けた半導体チップＣＨＰを得ることができる。
【００５３】
次に、図１０に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１の核となるベース基板ＢＢを用意する。このベース基板ＢＢは、例えば、下面に銅膜ＣＦを貼り付けたプリプレグからなる支持基板ＨＢの上面に配線Ｌ１が形成されており、この配線Ｌ１を覆うようにソルダレジストＳＲ１が形成されている。配線Ｌ１は、例えば、銅膜から形成されており、その一部は、ソルダレジストＳＲ１から露出しており、露出した配線Ｌ１の部分が端子ＴＥ１となっている。
【００５４】
続いて、図１１に示すように、ベース基板ＢＢの上面にあるチップ搭載領域に先塗布樹脂と呼ばれる樹脂ＮＣＰを塗布する。この樹脂ＮＣＰは、チップ搭載領域に形成されている配線Ｌ１、ソルダレジストＳＲ１および端子ＴＥ１を覆うように形成される。この樹脂ＮＣＰは、導電性のないペースト状の樹脂から形成されている（Non Conductive Paste）。
【００５５】
その後、図１２に示すように、樹脂ＮＣＰを塗布したベース基板ＢＢのチップ搭載領域に半導体チップＣＨＰを搭載する。半導体チップＣＨＰをベース基板ＢＢ上に搭載する工程は加熱しながら行われる。具体的に、半導体チップＣＨＰの主面に形成されているバンプ電極ＢＭＰをベース基板ＢＢに形成されている端子ＴＥ１に接触させるようにして、半導体チップＣＨＰをベース基板ＢＢ上に搭載する。言い換えれば、半導体チップＣＨＰの主面をベース基板ＢＢ側に向けてフリップチップ接続する。この結果、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰと、ベース基板ＢＢに形成されている端子ＴＥ１が電気的に接続されるので、半導体チップＣＨＰの内部に形成されている集積回路は、バンプ電極ＢＭＰと端子ＴＥ１の接触を介して配線Ｌ１と電気的に接続されることになる。このように半導体チップＣＨＰの主面を下に向けて、半導体チップＣＨＰをベース基板ＢＢに搭載することから、半導体チップＣＨＰの裏面は上面を向くことになる。すなわち、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦは、上面側に配置されることになる。さらに、ベース基板ＢＢ上に半導体チップＣＨＰを搭載した後、キュアベーク（加熱処理）を実施する。
【００５６】
ここで、図１３に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１の層間絶縁層となるプリプレグＰＧを用意する。このプリプレグＰＧは、例えば、ガラスクロスにエポキシ樹脂を含浸させた材料から形成されている。そして、図１４に示すように、このプリプレグＰＧに対して打ち抜き加工をすることにより、プリプレグＰＧに開口部ＯＰ１を形成する。その後、図１５に示すように、半導体チップＣＨＰを搭載したベース基板ＢＢ上に開口部ＯＰ１を形成したプリプレグＰＧを搭載する。このとき、プリプレグＰＧに形成された開口部ＯＰ１内に半導体チップＣＨＰが納まるようにプリプレグＰＧを配置する。プリプレグＰＧの高さは、半導体チップＣＨＰの裏面（上面）に形成されている絶縁膜ＤＡＦの配置位置よりも若干高くなっている。なお、プリプレグＰＧに形成されている開口部ＯＰ１の大きさは、半導体チップＣＨＰのサイズよりも大きくなっており、半導体チップＣＨＰの側面とプリプレグＰＧの側面との間には隙間が生じている。
【００５７】
続いて、図１６に示すように、ベース基板ＢＢ上に形成されているプリプレグＰＧに対して、加熱および加圧することにより、プリプレグＰＧを成形する。このときの加熱処理および加圧処理によりプリプレグＰＧの上面の高さは絶縁膜ＤＡＦの上面の高さと揃うようになる。さらに、プリプレグＰＧからエポキシ樹脂が染み出し、この染み出したエポキシ樹脂が半導体チップＣＨＰの側面とプリプレグＰＧの側面との間に形成されている隙間を充填する。つまり、この隙間にエポキシ樹脂からなる絶縁層ＩＲが形成される。このようにして、ベース基板ＢＢ上に半導体チップＣＨＰの高さと揃ったプリプレグＰＧを形成することができる。
【００５８】
次に、図１７に示すように、ベース基板ＢＢを構成している支持基板ＨＢと銅膜ＣＦを剥がす。これにより、配線Ｌ１を覆うソルダレジストＳＲ１上にプリプレグＰＧと半導体チップＣＨＰが搭載された基本構造体だけが残存することになる。そして、図１８に示すように、加熱処理および加圧処理を施すことにより、基本構造体の上面にプリプレグＰＧ２Ａを貼り付け、基本構造体の下面にプリプレグＰＧ２Ｂを貼り付ける。ここで、基本構造体の上面に貼り付けるプリプレグＰＧ２Ａの片面に銅膜からなる配線Ｌ２が形成されており、プリプレグＰＧ２Ａのもう一方の面にも銅膜からなる配線Ｌ３Ａが形成されている。さらに、プリプレグＰＧ２Ａを貫通するようにプラグＰＬＧ２Ａが形成されており、このプラグＰＬＧ２Ａによって、プリプレグＰＧ２Ａの片面に形成されている配線Ｌ２ともう一方の面に形成されている配線Ｌ３Ａが電気的に接続される。この配線Ｌ２と配線Ｌ３Ａが形成されているプリプレグＰＧ２Ａは、配線Ｌ２を半導体チップＣＨＰおよびプリプレグＰＧに接触させるように貼り付けられる。したがって、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦと直接接触するように配線Ｌ２が配置される。本実施の形態２では、半導体チップＣＨＰと配線Ｌ２の間に絶縁膜ＤＡＦが形成されているので、半導体チップＣＨＰと配線Ｌ２の絶縁性は確保されている。一方、基本構造体の下面に貼り付けるプリプレグＰＧ２Ｂの片面に銅膜からなる配線Ｌ３Ｂが形成されている。さらに、プリプレグＰＧ２Ｂを貫通するようにプラグＰＬＧ２Ｂが形成されており、このプラグＰＬＧ２Ｂによって、プリプレグＰＧ２Ｂの片面に形成されている配線Ｌ３Ｂと配線Ｌ１が電気的に接続される。この配線Ｌ３Ｂが形成されているプリプレグＰＧ２Ｂは、配線Ｌ３Ｂが下面を向くように貼り付けられる。
【００５９】
続いて、図１９に示すように、プリプレグＰＧ２Ａ、プリプレグＰＧおよびプリプレグＰＧ２Ｂを貫通するように貫通孔を形成する。そして、例えば、めっき法を使用することにより、貫通孔の内壁に銅膜などからなる導体膜を形成して貫通ビアＶ１を形成する。これにより、プリプレグＰＧ２Ａに形成されている配線Ｌ３Ａや配線Ｌ２や、配線Ｌ１およびプリプレグＰＧ２Ｂに形成されている配線Ｌ３Ｂとを互いに電気的に接続することができる。
【００６０】
その後、図２０に示すように、加熱処理および加圧処理を施すことにより、プリプレグＰＧ２Ａの上面にプリプレグＰＧ３Ａを貼り付け、プリプレグＰＧ２Ｂの下面にプリプレグＰＧ３Ｂを貼り付ける。ここで、プリプレグＰＧ２Ａの上面に貼り付けるプリプレグＰＧ３Ａの片面に銅膜からなる配線Ｌ４Ａが形成されている。さらに、プリプレグＰＧ３Ａを貫通するようにプラグＰＬＧ３Ａが形成されている。この配線Ｌ４Ａが形成されているプリプレグＰＧ３Ａは、配線Ｌ３Ａを上面に向けて貼り付けられる。これにより、プリプレグＰＧ２Ａに形成されている配線Ｌ３Ａと、プリプレグＰＧ３Ａに形成されている配線Ｌ４Ａとは、プリプレグＰＧ３Ａに形成されているプラグＰＬＧ３Ａによって電気的に接続されることになる。一方、プリプレグＰＧ２Ｂの下面に貼り付けるプリプレグＰＧ３Ｂの片面に銅膜からなる配線Ｌ４Ｂが形成されている。さらに、プリプレグＰＧ３Ｂを貫通するようにプラグＰＬＧ３Ｂが形成されている。この配線Ｌ４Ｂが形成されているプリプレグＰＧ３Ｂは、配線Ｌ３Ｂを下面に向けて貼り付けられる。これにより、プリプレグＰＧ２Ｂに形成されている配線Ｌ３Ｂと、プリプレグＰＧ３Ｂに形成されている配線Ｌ４Ｂとは、プリプレグＰＧ３Ｂに形成されているプラグＰＬＧ３Ｂによって電気的に接続されることになる。
【００６１】
最後に、図１に示すように、プリプレグＰＧ３Ａの上面にソルダレジストＳＲ２Ａを形成し、このソルダレジストＳＲ２Ａをパターニングする。パターニングは、配線Ｌ４Ａが形成されていない領域にソルダレジストＳＲ２Ａが残存するように行われる。同様に、プリプレグＰＧ３Ｂの下面にソルダレジストＳＲ２Ｂを形成し、このソルダレジストＳＲ２Ｂをパターニングする。パターニングは、配線Ｌ４Ｂが形成されていない領域にソルダレジストＳＲ２Ｂが残存するように行われる。以上のようにして、前記実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１を製造することができる。
【００６２】
本実施の形態２におけるチップ埋め込み配線基板ＥＭＰＡＣ１の製造方法の特徴は、半導体チップＣＨＰの裏面に熱硬化性樹脂から構成される絶縁膜ＤＡＦを形成し、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦと直接接触するように配線Ｌ２を配置する前段階で、絶縁膜ＤＡＦに対して熱処理を加えている点にある。これにより、熱硬化性樹脂から構成される絶縁膜ＤＡＦを硬化させた状態で、絶縁膜ＤＡＦ上に配線Ｌ２を配置することになるので、配線Ｌ２を形成したプリプレグＰＧ２Ａに対して加圧処理を実施しても、配線Ｌ２が絶縁膜ＤＡＦに入り込んで、絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと接触することを防止できる。
【００６３】
例えば、半導体チップＣＨＰ上に配線Ｌ２を形成したプリプレグＰＧ２Ａを配置する直前まで、熱硬化性樹脂からなる絶縁膜ＤＡＦに熱処理を加えない場合を考える。この場合、半導体チップＣＨＰの裏面に形成された絶縁膜ＤＡＦには、熱処理が加わっていないので未硬化状態にある。この状態で、半導体チップＣＨＰ上に配線Ｌ２を形成したプリプレグＰＧ２Ａを配置し、このプリプレグＰＧ２Ａに対して加熱処理および加圧処理を施して成形すると、プリプレグＰＧ２Ａの加圧処理で配線Ｌ２が絶縁膜ＤＡＦに押し付けられる。このとき、絶縁膜ＤＡＦは未硬化状態で柔らかい状態となっているので、絶縁膜ＤＡＦに配線Ｌ２が押し付けられると、そのまま配線Ｌ２が絶縁膜ＤＡＦの内部にまで入り込み絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと配線Ｌ２が接触することになる。この場合、半導体チップＣＨＰと配線Ｌ２がショートしてしまう不都合が生じることになる。
【００６４】
ここで、配線Ｌ２を形成したプリプレグＰＧ２Ａを配置する直前まで、熱硬化性樹脂からなる絶縁膜ＤＡＦに熱処理を実施しない場合でも、プリプレグＰＧ２Ａに対して加熱処理および加圧処理を施して成形するのであるから、この加熱処理で熱硬化性樹脂から形成されている絶縁膜ＤＡＦが硬化するため、絶縁膜ＤＡＦに配線Ｌ２が押し付けられても、配線Ｌ２が硬化した絶縁膜ＤＡＦの内部に入り込まず、半導体チップＣＨＰと配線Ｌ２との間のショート不良を抑制できるのではないかと考えられる。
【００６５】
しかし、通常、熱硬化性樹脂は、加熱されると、一端低粘度の状態となった後、重合結合により硬化する性質を有している。したがって、配線Ｌ２を形成したプリプレグＰＧ２Ａを配置する直前まで、熱硬化性樹脂からなる絶縁膜ＤＡＦに熱処理を加えない場合、プリプレグＰＧ２Ａに対して加熱処理および加圧処理が実施されると、絶縁膜ＤＡＦは、低粘度の柔らかい状態になるのである。この状態で絶縁膜ＤＡＦに配線Ｌ２が押し付けられると、そのまま配線Ｌ２が絶縁膜ＤＡＦの内部にまで入り込み絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと配線Ｌ２が接触してショート不良を引き起こすことになるのである。
【００６６】
そこで、本実施の形態２では、配線Ｌ２を形成したプリプレグＰＧ２Ａを絶縁膜ＤＡＦ上に配置する前段階で、絶縁膜ＤＡＦに対して熱処理を加えることにより、熱硬化性樹脂からなる絶縁膜ＤＡＦを硬化状態にしている。このように本実施の形態２では、熱硬化性樹脂から構成される絶縁膜ＤＡＦを硬化させた状態で、絶縁膜ＤＡＦ上に配線Ｌ２を配置することになるので、配線Ｌ２を形成したプリプレグＰＧ２Ａに対して加圧処理を実施しても、配線Ｌ２が絶縁膜ＤＡＦに入り込んで、絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと接触することを防止できるのである。
【００６７】
具体的に、本実施の形態２では、例えば、図１２に示す半導体チップＣＨＰをベース基板ＢＢ上に搭載するまでの段階で熱硬化性樹脂から構成される絶縁膜ＤＡＦに対して熱処理を加えている。以下では、半導体ウェハＷＦを用意する工程から半導体チップＣＨＰをベース基板ＢＢ上に搭載するまでの工程をフローチャートで示し、どの工程で絶縁膜ＤＡＦに熱負荷が加えられているかについて説明する。
【００６８】
図２１は、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載するまでの流れを示すフローチャートである。図２１において、まず、半導体ウェハＷＦを用意する（Ｓ１０１）。その後、半導体ウェハＷＦの裏面に熱硬化性樹脂から形成される絶縁膜ＤＡＦを貼り付ける（Ｓ１０２）。続いて、半導体ウェハＷＦをダイシングする（Ｓ１０３）。そして、ダイシングすることにより得られた半導体チップＣＨＰの主面上にキャピラリを使用してバンプ電極ＢＭＰを形成する（Ｓ１０４）。この工程では、熱処理を加えながらキャピラリを使用して半導体チップＣＨＰの主面上にバンプ電極ＢＭＰが形成される。したがって、この工程で、半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が加わる。すなわち、半導体チップＣＨＰの主面上にバンプ電極を形成する際の加熱処理により、半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦにも熱処理が加わるのである。
【００６９】
次に、ベース基板ＢＢを用意し、このベース基板ＢＢのチップ搭載領域に先塗布樹脂となる樹脂ＮＣＰを塗布する（Ｓ１０５）。その後、樹脂ＮＣＰを塗布したベース基板ＢＢ上に半導体チップＣＨＰを搭載する（Ｓ１０６）。このとき、加熱処理を実施しながら半導体チップＣＨＰがベース基板ＢＢ上に搭載される。したがって、この工程でも、半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が加わることになる。
【００７０】
その後、キュアベークを実施する（Ｓ１０７）。このキュアベークは加熱処理であるので、この工程でも半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が施されることになる。以上のように、本実施の形態２では、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載する工程までの段階において、図２１の二重丸を付けた工程で絶縁膜ＤＡＦに熱処理が加えられることがわかる。したがって、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載する工程まで経ることにより、絶縁膜ＤＡＦは、半導体ウェハの裏面に貼り付けた直後の状態よりも膜質を硬化させることができる。
【００７１】
このことから、本実施の形態２では、配線Ｌ２を形成したプリプレグＰＧ２Ａを絶縁膜ＤＡＦ上に配置する前段階で、絶縁膜ＤＡＦに対して熱処理を加えることができることがわかる。このため、本実施の形態２では、熱硬化性樹脂から構成される絶縁膜ＤＡＦを硬化させた状態で、絶縁膜ＤＡＦ上に配線Ｌ２を配置することになるので、配線Ｌ２を形成したプリプレグＰＧ２Ａに対して加圧処理を実施しても、配線Ｌ２が絶縁膜ＤＡＦに入り込んで、絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと接触することを防止できる。
【００７２】
次に、半導体チップに形成されるバンプ電極を半田バンプ電極から形成する場合の製造方法について説明する。図４に示すように、略円盤状をした半導体ウェハＷＦを用意する。半導体ウェハＷＦは、スクライブ領域に形成されているダイシングラインによって複数のチップ領域に区画されている。そして、半導体ウェハＷＦの主面には、ＭＯＳＦＥＴなどの半導体素子とこれらの半導体素子を接続する多層配線が区画されているチップ領域ごとに形成されている。続いて、図５に示すように、半導体ウェハＷＦの裏面を、例えば、グラインダＧＤで研削することにより、半導体ウェハＷＦの厚さを薄くする。
【００７３】
続いて、図２２に示すように、半導体ウェハＷＦの主面上に半田からなるバンプ電極ＢＭＰを形成する。半導体ウェハＷＦ上に半田からなるバンプ電極ＢＭＰを形成するには、例えば、半田印刷法や半田ボールを搭載する方法により行われる。
【００７４】
次に、図２３に示すように、半導体ウェハＷＦの裏面に、例えば、ダイアタッチフィルムからなる絶縁膜ＤＡＦを貼り付ける。この絶縁膜ＤＡＦを構成するダイアタッチフィルムは、半導体ウェハＷＦよりも大きい矩形形状をしており、その膜厚は、５μｍ〜２０μｍ程度である。この絶縁膜ＤＡＦを構成するダイアタッチフィルムは、加熱することにより硬化する熱硬化性樹脂から形成されている。
【００７５】
そして、図２４に示すように、裏面に絶縁膜ＤＡＦを貼り付けた半導体ウェハＷＦをダイサーＤによってダイシングする。このダイシングは、半導体ウェハＷＦのスクライブ領域に形成されているダイシングラインに沿って行われる。このダイシングにより、図２５に示すように、半導体ウェハＷＦの個々のチップ領域は、半導体チップＣＨＰに個片化される。その後、個片化された半導体チップＣＨＰは、ダイシングテープＤＣＴからピックアップされ、図２５に示すように、矩形形状の裏面にダイアタッチフィルムからなる絶縁膜ＤＡＦが貼り付けられている状態となる。一方、半導体チップＣＨＰの主面には、複数のバンプ電極ＢＭＰが形成されている。
【００７６】
次に、図２６に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１の核となるベース基板ＢＢを用意する。このベース基板ＢＢは、例えば、下面に銅膜ＣＦを貼り付けたプリプレグからなる支持基板ＨＢの上面に配線Ｌ１が形成されており、この配線Ｌ１を覆うようにソルダレジストＳＲ１が形成されている。配線Ｌ１は、例えば、銅膜から形成されており、その一部は、ソルダレジストＳＲ１から露出しており、露出した配線Ｌ１の部分が端子ＴＥ１となっている。
【００７７】
続いて、ベース基板ＢＢのチップ搭載領域に半導体チップＣＨＰを搭載する。具体的に、半導体チップＣＨＰの主面に形成されているバンプ電極ＢＭＰをベース基板ＢＢに形成されている端子ＴＥ１に接触させるようにして、半導体チップＣＨＰをベース基板ＢＢ上に搭載する。言い換えれば、半導体チップＣＨＰの主面をベース基板ＢＢ側に向けてフリップチップ接続する。この結果、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰと、ベース基板ＢＢに形成されている端子ＴＥ１が電気的に接続されるので、半導体チップＣＨＰの内部に形成されている集積回路は、バンプ電極ＢＭＰと端子ＴＥ１の接触を介して配線Ｌ１と電気的に接続されることになる。このように半導体チップＣＨＰの主面を下に向けて、半導体チップＣＨＰをベース基板ＢＢに搭載することから、半導体チップＣＨＰの裏面は上面を向くことになる。すなわち、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦは、上面側に配置されることになる。
【００７８】
その後、図２７に示すように、リフロー処理（加熱処理）を施すことにより、半導体チップＣＨＰに形成されている半田からなるバンプ電極ＢＭＰを再溶融させる。これにより、半田よりなるバンプ電極ＢＭＰと端子ＴＥ１が確実に接続されることになる。そして、図２８に示すように、半導体チップＣＨＰとベース基板ＢＢの隙間にアンダーフィルＵＦを充填する。このアンダーフィルＵＦを充填する工程は加熱処理を加えながら行われる。その後、ベーク処理（加熱処理）が実施される。
【００７９】
その後の工程は、上述した金材料からなるバンプ電極ＢＭＰの製造工程と同様である（図１３〜図２０参照）。以上のようにして、前記実施の形態１におけるチップ埋め込み配線基板ＥＭＰＡＣ１を製造することができる。
【００８０】
本実施の形態２では、例えば、図２８に示す半導体チップＣＨＰをベース基板ＢＢ上に搭載するまでの段階で熱硬化性樹脂から構成される絶縁膜ＤＡＦに対して熱処理を加えている。以下では、半導体ウェハＷＦを用意する工程から半導体チップＣＨＰをベース基板ＢＢ上に搭載するまでの工程をフローチャートで示し、どの工程で絶縁膜ＤＡＦに熱負荷が加えられているかについて説明する。
【００８１】
図２９は、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載するまでの流れを示すフローチャートである。図２９において、まず、半導体ウェハＷＦを用意する（Ｓ２０１）。その後、半導体ウェハＷＦの主面上に半田からなるバンプ電極ＢＭＰを形成する（Ｓ２０２）。次に、半導体ウェハＷＦの裏面に熱硬化性樹脂から形成される絶縁膜ＤＡＦを貼り付ける（Ｓ２０３）。続いて、半導体ウェハＷＦをダイシングする（Ｓ２０４）。次に、ベース基板ＢＢを用意し、このベース基板ＢＢのチップ搭載領域に半導体チップＣＨＰを搭載する（Ｓ２０５）。その後、リフロー処理（加熱処理）を実施する（Ｓ２０６）。このリフロー処理は加熱処理であるので、この工程で半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が施されることになる。続いて、半導体チップＣＨＰとベース基板ＢＢの隙間にアンダーフィルＵＦを充填する（Ｓ２０７）。このアンダーフィルＵＦの充填工程は、加熱処理を加えながら実施されるので、この工程で半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が施されることになる。続いて、ベーク処理を実施する（Ｓ２０８）。このベーク処理は加熱処理であるので、この工程で半導体チップＣＨＰの裏面に貼り付けられている絶縁膜ＤＡＦに加熱処理が施されることになる。
【００８２】
以上のように、本実施の形態２では、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載する工程までの段階において、図２９の二重丸を付けた工程で絶縁膜ＤＡＦに熱処理が加えられることがわかる。したがって、半導体ウェハＷＦを用意する工程からベース基板ＢＢに半導体チップＣＨＰを搭載する工程まで経ることにより、絶縁膜ＤＡＦは、半導体ウェハの裏面に貼り付けた直後の状態よりも膜質を硬化させることができる。
【００８３】
このことから、本実施の形態２では、配線Ｌ２を形成したプリプレグＰＧ２Ａを絶縁膜ＤＡＦ上に配置する前段階で、絶縁膜ＤＡＦに対して熱処理を加えることができることがわかる。このため、本実施の形態２では、熱硬化性樹脂から構成される絶縁膜ＤＡＦを硬化させた状態で、絶縁膜ＤＡＦ上に配線Ｌ２を配置することになるので、配線Ｌ２を形成したプリプレグＰＧ２Ａに対して加圧処理を実施しても、配線Ｌ２が絶縁膜ＤＡＦに入り込んで、絶縁膜ＤＡＦの下層にある半導体チップＣＨＰと接触することを防止できる。
【００８４】
（実施の形態３）
本実施の形態３では、貫通ビアをスタッドバンプ電極から形成する例について説明する。図３０は、本実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２の構成を示す断面図である。図３０に示すチップ埋め込み配線基板ＥＭＰＡＣ２の構成は、図１に示すチップ埋め込み配線基板ＥＭＰＡＣ１の構成とほぼ同様である。すなわち、本実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２でも、半導体チップＣＨＰの主面（素子形成面）にバンプ電極ＢＭＰが形成されていることを前提として、半導体チップＣＨＰの裏面（主面と反対側の面）に絶縁膜ＤＡＦが形成されている。これにより、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成する必要がなくなるので、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ２の厚さを薄くする効果が得られる。
【００８５】
また、本実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２でも、半導体チップＣＨＰの裏面上に絶縁膜ＤＡＦを介して直接配線Ｌ２を形成することができる。つまり、本実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２でも、半導体チップＣＨＰの裏面上の直上領域を配線形成領域として有効活用することができる（配線密度を向上させることができる）ので、チップ埋め込み配線基板ＥＭＰＡＣ２の小型化を図ることができる。このように本実施の形態３でも、チップ埋め込み配線基板ＥＭＰＡＣ２の薄板化および小型化を図ることができる。
【００８６】
一方、本実施の形態３に特有の特徴は、図３０に示すように、貫通ビアとしてスタッドバンプ電極ＳＢを使用している点にある。このように貫通ビアとしてスタッドバンプ電極ＳＢを使用することにより、スタッドバンプ電極ＳＢからなる貫通ビアのサイズを小さくすることができ、最終的に、チップ埋め込み配線基板ＥＭＰＡＣ２の小型化を実現することができる。
【００８７】
この理由について説明する。まず、図１に示すような通常の貫通ビアＶ１では、そのケ径は、例えば、約１２０μｍである。そして、この貫通ビアＶ１の上面や下面で接続するランドの径は、例えば、約２１０μｍとなっている。これに対し、図３０に示すように、貫通ビアとして、スタッドバンプ電極ＳＢを使用する場合、上述したランドに相当するパッドＰＤを、例えば、１００μｍ角前後に縮小化することができる。したがって、ランドを形成する通常の貫通ビアＶ１よりも本実施の形態３のように、パッドＰＤ上にスタッドバンプ電極ＳＢを形成する貫通ビアの方が占有面積を縮小化することができる。すなわち、本実施の形態３のように、貫通ビアとしてスタッドバンプ電極ＳＢを使用する場合、ランドに相当するパッドＰＤの面積を縮小化することができるので、チップ埋め込み配線基板ＥＭＰＡＣ２のサイズを小型化できるのである。
【００８８】
このようにサイズを縮小化することができるスタッドバンプ電極ＳＢは、図３０に示すように、配線Ｌ１と同層で形成されたパッドＰＤ上に形成されている。そして、金材料から構成されているスタッドバンプ電極ＳＢから垂直方向に金線が突き出ており、これにより、貫通ビアが形成される。このスタッドバンプ電極ＳＢは、プリプレグＰＧで挟まれており、このプリプレグＰＧから染み出したエポキシ樹脂から構成される絶縁層ＩＲ２で固定されている。なお、図３０では、半導体チップＣＨＰと、貫通ビアとなるスタッドバンプ電極ＳＢとを固定する層間絶縁膜としてプリプレグＰＧを使用しているが、プリプレグＰＧに代えて、例えば、図３１に示すように、モールド樹脂ＭＲを使用してもよい。
【００８９】
本実施の形態３では、貫通ビアをスタッドバンプ電極ＳＢから形成しているが、このような構成は、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦを形成することにより、チップ埋め込み配線基板ＥＭＰＡＣ２の厚さを薄くしている構造に適用して特に有用である。つまり、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦを形成する構成では、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成する必要がなくなるので、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ２の厚さを薄くすることができる。このことは、チップ埋め込み配線基板ＥＭＰＡＣ２に形成する貫通ビアの長さも短くなることを意味している。貫通ビアの長さが短くなるということは、スタッドバンプ電極ＳＢを使用した貫通ビアを適用しやすいということを意味する。すなわち、貫通ビアの長さが長くなると、スタッドバンプ電極ＳＢから延ばす金線の長さが長くなり適用しにくくなる。これに対し、本実施の形態３のように、チップ埋め込み配線基板ＥＭＰＡＣ２の厚さを薄くできる場合、スタッドバンプ電極ＳＢから延ばす金線の長さが短くなるので、スタッドバンプ電極ＳＢを貫通ビアとして適用しやすくなるのである。ただし、貫通ビアとしてスタッドバンプ電極ＳＢを適用する構成は、半導体チップＣＨＰの裏面に絶縁膜ＤＡＦを形成していない通常の構造においても適用することができる。例えば、スタッドバンプ電極ＳＢを複数個垂直方向に積み重ねることにより金線の長さを長くすることなく、長さの長い貫通ビアとして使用することもできるのである。
【００９０】
（実施の形態４）
本実施の形態４では、前記実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２の製造方法について図面を参照しながら説明する。まず、図３２に示すように、ボトム基板ＢＳを用意する。ボトム基板ＢＳは、上層に配線Ｌ１およびパッドＰＤが形成されており、この配線Ｌ１の一部上にソルダレジストＳＲ１が形成されている。ソルダレジストＳＲ１から露出している配線Ｌ１が端子ＴＥ１となっている。一方、配線Ｌ１の下層にはプリプレグＰＧ２Ｂが形成されており、このプリプレグＰＧ２Ｂの下層に配線Ｌ３Ｂが形成されている。そして、プリプレグＰＧ２Ｂを貫通するようにプラグＰＬＧ２Ｂが形成されている。このプラグＰＬＧ２Ｂによって配線Ｌ１と配線Ｌ３Ｂが電気的に接続されている。さらに、配線Ｌ３Ｂの下層にはプリプレグＰＧ３Ｂが形成されており、このプリプレグＰＧ３Ｂの下層に配線Ｌ４Ｂが形成されている。そして、プリプレグＰＧ３Ｂを貫通するようにプラグＰＬＧ３Ｂが形成されている。このプラグＰＬＧ３Ｂによって配線Ｌ３Ｂと配線Ｌ４Ｂが電気的に接続されている。さらに、プリプレグＰＧ３Ｂの下層にはソルダレジストＳＲ２Ｂが形成されている。
【００９１】
続いて、図３３に示すように、ボトム基板ＢＳのチップ搭載領域に先塗布樹脂となる樹脂ＮＣＰを塗布する。この樹脂ＮＣＰは、チップ搭載領域に形成されている配線Ｌ１、ソルダレジストＳＲ１および端子ＴＥ１を覆うように形成される。
【００９２】
その後、樹脂ＮＣＰを塗布したボトム基板ＢＳのチップ搭載領域に半導体チップＣＨＰを搭載する。半導体チップＣＨＰをボトム基板ＢＳ上に搭載する工程は加熱しながら行われる。具体的に、半導体チップＣＨＰの主面に形成されているバンプ電極ＢＭＰをボトム基板ＢＳに形成されている端子ＴＥ１に接触させるようにして、半導体チップＣＨＰをボトム基板ＢＳ上に搭載する。言い換えれば、半導体チップＣＨＰの主面をボトム基板ＢＳ側に向けてフリップチップ接続する。この結果、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰと、ボトム基板ＢＳに形成されている端子ＴＥ１が電気的に接続されるので、半導体チップＣＨＰの内部に形成されている集積回路は、バンプ電極ＢＭＰと端子ＴＥ１の接触を介して配線Ｌ１と電気的に接続されることになる。このように半導体チップＣＨＰの主面を下に向けて、半導体チップＣＨＰをボトム基板ＢＳに搭載することから、半導体チップＣＨＰの裏面は上面を向くことになる。すなわち、半導体チップＣＨＰの裏面に形成されている絶縁膜ＤＡＦは、上面側に配置されることになる。さらに、ボトム基板ＢＳ上に半導体チップＣＨＰを搭載した後、キュアベーク（加熱処理）を実施する。なお、バンプ電極ＢＭＰは金材料を使用してもよいし、半田材料を使用してもよい。
【００９３】
次に、図３４に示すように、パッドＰＤ上にスタッドバンプ電極ＳＢを形成する。スタッドバンプ電極ＳＢは、例えば、キャピラリを使用することにより形成することができる。
【００９４】
ここで、チップ埋め込み配線基板ＥＭＰＡＣ２の層間絶縁層となるプリプレグＰＧを用意する。このプリプレグＰＧは、例えば、ガラスクロスにエポキシ樹脂を含浸させた材料から形成されている。そして、このプリプレグＰＧに対して打ち抜き加工をすることにより、プリプレグＰＧに複数の開口部を形成する。その後、半導体チップＣＨＰを搭載したボトム基板ＢＳ上に複数の開口部を形成したプリプレグＰＧを搭載する。このとき、プリプレグＰＧに形成された１つの開口部内に半導体チップＣＨＰが納まり、かつ、他の開口部内にスタッドバンプ電極ＳＢが納まるようにプリプレグＰＧを配置する。なお、プリプレグＰＧに形成されている複数の開口部の大きさは、半導体チップＣＨＰのサイズやスタッドバンプ電極ＳＢのサイズよりも大きくなっている。このため、半導体チップＣＨＰの側面とプリプレグＰＧの側面との間には隙間が生じているとともに、スタッドバンプ電極ＳＢの側面とプリプレグＰＧの側面との間にも隙間が生じている。
【００９５】
続いて、ボトム基板ＢＳ上に形成されているプリプレグＰＧに対して、加熱および加圧することにより、プリプレグＰＧを成形する。このときの加熱処理および加圧処理により、プリプレグＰＧからエポキシ樹脂が染み出し、この染み出したエポキシ樹脂が半導体チップＣＨＰの側面とプリプレグＰＧの側面との間に形成されている隙間や、スタッドバンプ電極ＳＢの側面とプリプレグＰＧの側面との間に形成されている隙間を充填する。つまり、これらの隙間にエポキシ樹脂からなる絶縁層ＩＲ１や絶縁層ＩＲ２が形成される。このようにして、ボトム基板ＢＳ上に半導体チップＣＨＰの高さやスタッドバンプ電極ＳＢの高さと揃ったプリプレグＰＧを形成することができる。
【００９６】
その後、図３０に示すように、高さの揃ったプリプレグＰＧの上面、半導体チップＣＨＰの上面およびスタッドバンプ電極ＳＢ上にトップ基板を貼り付ける。このトップ基板は、例えば、図３０に示すように、配線Ｌ２と配線Ｌ２上にプリプレグＰＧ２Ａが形成されており、このプリプレグＰＧ２Ａ上に配線Ｌ３Ａが形成されている。このプリプレグＰＧ２Ａには、プリプレグＰＧ２Ａを貫通するプラグＰＬＧ２Ａが形成されている。したがって、配線Ｌ２と配線Ｌ３Ａとは電気的に接続されることになる。さらに、配線Ｌ３ＡとパッドＰＤが貫通ビアとして機能するスタッドバンプ電極ＳＢで接続される。さらに、トップ基板には、配線Ｌ３Ａ上にプリプレグＰＧ３Ａが形成されており、このプリプレグＰＧ３Ａ上に配線Ｌ４Ａが形成されている。そして、プリプレグＰＧ３Ａには、プリプレグＰＧ３Ａを貫通するプラグＰＬＧ３Ａが形成されており、このプラグＰＬＧ３Ａによって、配線Ｌ３Ａと配線Ｌ４Ａが電気的に接続されている。さらに、プリプレグＰＧ３Ａ上にソルダレジストＳＲ２Ａが形成されている。以上にように構成されているトップ基板を、高さの揃ったプリプレグＰＧの上面、半導体チップＣＨＰの上面およびスタッドバンプ電極ＳＢ上に貼り付けることにより、前記実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２を形成することができる。
【００９７】
なお、図３５では、層間絶縁層にプリプレグを使用する例について説明したが、図３６に示すように、半導体チップＣＨＰやスタッドバンプ電極ＳＢを固定する層間絶縁層にモールド樹脂ＭＲを使用することもできる。この場合も、図３１に示すように、高さの揃ったモールド樹脂ＭＲの上面、半導体チップＣＨＰの上面およびスタッドバンプ電極ＳＢ上に貼り付けることにより、前記実施の形態３におけるチップ埋め込み配線基板ＥＭＰＡＣ２を形成することができる。
【００９８】
（実施の形態５）
本実施の形態５では、電磁気シールドを形成したチップ埋め込み配線基板ＥＭＰＡＣ３について説明する。図３７は、本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３の構成を示す断面図である。図３７に示すチップ埋め込み配線基板ＥＭＰＡＣ３は、図１に示すチップ埋め込み配線基板ＥＭＰＡＣ１の特徴を含んでいる。すなわち、本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３でも、半導体チップＣＨＰの主面（素子形成面）にバンプ電極ＢＭＰが形成されていることを前提として、半導体チップＣＨＰの裏面（主面と反対側の面）に絶縁膜ＤＡＦが形成されている。これにより、半導体チップＣＨＰの裏面上にプリプレグＰＧを形成する必要がなくなるので、半導体チップＣＨＰを埋め込んだチップ埋め込み配線基板ＥＭＰＡＣ３の厚さを薄くする効果が得られる。
【００９９】
また、本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３でも、半導体チップＣＨＰの裏面上に絶縁膜ＤＡＦを介して直接配線Ｌ２を形成することができる。つまり、本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３でも、半導体チップＣＨＰの裏面上の直上領域を配線形成領域として有効活用することができる（配線密度を向上させることができる）ので、チップ埋め込み配線基板ＥＭＰＡＣ３の小型化を図ることができる。このように本実施の形態５でも、チップ埋め込み配線基板ＥＭＰＡＣ３の薄板化および小型化を図ることができる。
【０１００】
一方、本実施の形態５に特有の特徴は、チップ埋め込み配線基板ＥＭＰＡＣ３に通常の配線Ｌ１、Ｌ２、Ｌ３Ａ、Ｌ３Ｂ、Ｌ４Ａ、Ｌ４Ｂおよび貫通ビアＶ１の他に、電磁波をシールドするシールド配線ＳＬ２Ａ、ＳＬ２Ｂ、ＳＬ３Ａ、ＳＬ３Ｂ、ＳＬ４Ａおよび貫通ビアＳＶ１が形成されている点である。これらのシールド配線ＳＬ２Ａ、ＳＬ２Ｂ、ＳＬ３Ａ、ＳＬ３Ｂ、ＳＬ４Ａおよび貫通ビアＳＶ１は、互いに電気的に接続され、かつ、半導体チップＣＨＰを囲むように形成されている。このシールド配線ＳＬ２Ａ、ＳＬ２Ｂ、ＳＬ３Ａ、ＳＬ３Ｂ、ＳＬ４Ａおよび貫通ビアＳＶ１に接地電位を印加することにより、半導体チップＣＨＰから出力される電磁波が外部に漏洩することを抑制することができる。具体的に、本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３では、最下層に配線Ｌ４Ａおよびシールド配線ＳＬ４Ａが形成されており、これらの配線に半田ボールＳ１が接続されている。したがって、半田ボールＳ１に接続する外部からシールド配線ＳＬ４Ａに接地電位を供給することにより、互いに電気的に接続されているシールド配線ＳＬ２Ａ、ＳＬ２Ｂ、ＳＬ３Ａ、ＳＬ３Ｂ、ＳＬ４Ａおよび貫通ビアＳＶ１に接地電位を供給することができ、電磁場シールドとして機能させることができる。
【０１０１】
本実施の形態５におけるチップ埋め込み配線基板ＥＭＰＡＣ３は、ＲＦＩＣなどのように高周波信号を使用する半導体チップＣＨＰを埋め込んでいる場合に特に有効な構造である。高周波信号を使用する半導体チップＣＨＰからは電磁波が多く射出されるので、埋め込まれた半導体チップＣＨＰをシールド配線ＳＬ２Ａ、ＳＬ２Ｂ、ＳＬ３Ａ、ＳＬ３Ｂ、ＳＬ４Ａおよび貫通ビアＳＶ１で囲むことにより、半導体チップＣＨＰから射出される電磁波が外部へ漏洩することを抑制できる。
【０１０２】
（実施の形態６）
本実施の形態６では、チップ埋め込み配線基板ＥＭＰＡＣ１（図１参照）上にパッケージＰＡＣ１を搭載するいわゆるＰＯＰ構造（Package On Package）について説明する。図３８は、本実施の形態６における半導体装置の構成を示す断面図である。図３８において、チップ埋め込み配線基板ＥＭＰＡＣ１の最下層には半田ボールが搭載され、かつ、チップ埋め込み配線基板ＥＭＰＡＣ１の上部にはパッケージＰＡＣ１が搭載されている。このとき、チップ埋め込み配線基板ＥＭＰＡＣ１とパッケージＰＡＣ１は、半田ボールＳ２によって電気的に接続されている。
【０１０３】
本実施の形態６におけるチップ埋め込み配線基板ＥＭＰＡＣ１の構成は、前記実施の形態１の図１で説明したとおりである。次に、チップ埋め込み配線基板ＥＭＰＡＣ１上に搭載されているパッケージＰＡＣ１の構成について説明する。図３８において、パッケージＰＡＣ１は、配線基板ＷＢ１を有し、この配線基板ＷＢ１上に半導体チップＣＨＰ１と半導体チップＣＨＰ２が積層して配置されている。そして、配線基板ＷＢ１（端子）と半導体チップＣＨＰ１（パッド）とはワイヤＷ１で接続され、配線基板ＷＢ１（端子）と半導体チップＣＨＰ２（パッド）とはワイヤＷ２で接続されている。そして、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ワイヤＷ１およびワイヤＷ２は、モールド樹脂ＭＲ１で封止されている。本実施の形態６における半導体装置は、上記のように構成されており、以下にその利点について比較例と対比しながら説明する。
【０１０４】
図３９は、比較例における半導体装置を示す断面図である。図３９において、比較例における半導体装置は、パッケージＰＡＣ２上にパッケージＰＡＣ１が搭載されている。このとき、パッケージＰＡＣ１とパッケージＰＡＣ２は通常形態（例えば、ＢＧＡ（Ball Grid Array））のパッケージである。下層に形成されているパッケージＰＡＣ２は、配線基板ＷＢ２を有しており、この配線基板ＷＢ２の下面に外部接続端子となる半田ボールＳ３が形成されている。一方、配線基板ＷＢ２の上面には半導体チップＣＨＰ３が搭載されており、この半導体チップＣＨＰ３（パッド）と配線基板ＷＢ２（端子）とはワイヤＷ３で接続されている。そして、半導体チップＣＨＰ３およびワイヤＷ３はモールド樹脂ＭＲ２で封止されている。そして、このパッケージＰＡＣ２上にパッケージＰＡＣ１が搭載されている。
【０１０５】
一方、上層に形成されているパッケージＰＡＣ１は、配線基板ＷＢ１を有し、この配線基板ＷＢ１上に半導体チップＣＨＰ１と半導体チップＣＨＰ２が積層して配置されている。そして、配線基板ＷＢ１（端子）と半導体チップＣＨＰ１（パッド）とはワイヤＷ１で接続され、配線基板ＷＢ１（端子）と半導体チップＣＨＰ２（パッド）とはワイヤＷ２で接続されている。そして、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ワイヤＷ１およびワイヤＷ２は、モールド樹脂ＭＲ１で封止されている。
【０１０６】
下層に形成されているパッケージＰＡＣ２と、上層に形成されているパッケージＰＡＣ１とは、半田ボールＳ２によって接続されている。このとき比較例では、パッケージＰＡＣ１とパッケージＰＡＣ２とを電気的に接続するために、例えば、下層に配置されているパッケージＰＡＣ２は、半導体チップＣＨＰ３を封止しているモールド樹脂ＭＲ２のさらに外側まで配線基板ＷＢ２を延ばす必要がある。つまり、パッケージＰＡＣ１とパッケージＰＡＣ２の接続領域を確保するため、比較例では、例えば、パッケージＰＡＣ２のサイズをモールド樹脂ＭＲ２のサイズよりも大きくする必要がある。そして、下層に形成されているパッケージＰＡＣ２と上層に形成されているパッケージＰＡＣ１とを電気的に接続するために、パッケージＰＡＣ１のサイズも大きくする必要がある。つまり、比較例では、下層に形成されているパッケージＰＡＣ２と、上層に形成されているパッケージ１とを電気的に接続する領域を確保するために、必然的に、パッケージサイズが大きくなってしまう。さらに、パッケージＰＡＣ２の厚さもチップ埋め込み配線基板ＥＭＰＡＣ１（図３８参照）に比べて厚くなってしまう。
【０１０７】
これに対し、本実施の形態６における半導体装置では、図３８に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１の内部に半導体チップが埋め込まれており、チップ埋め込み配線基板ＥＭＰＡＣ１の上部に半導体チップが配置されていない構造となっている。このため、比較例のように半導体チップＣＨＰ３が形成されている領域の外側にパッケージ間接続領域を設ける必要がない。すなわち、図３８に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１の上面のあらゆる場所をパッケージ間接続領域に使用することができるのである。したがって、本実施の形態６におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、比較例のようにパッケージＰＡＣ２の大きさを大きくする必要がないのである。したがって、本実施の形態６における半導体装置では、比較例に比べて、ＰＯＰ構造をした半導体装置の小型化を図ることができる利点がある。さらに、本実施の形態６におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、前記実施の形態１で説明したように、埋め込まれている半導体チップの裏面に絶縁膜を形成することにより薄板化を実現できている。このことから、本実施の形態６における半導体装置では、ＰＯＰ構造をした半導体装置の薄板化も実現できる利点がある。
【０１０８】
また、図３９に示す比較例において、下層に形成されているパッケージＰＡＣ２は、配線基板ＷＢ２上に半導体チップＣＨＰ３を封止しているモールド樹脂ＭＲ２が形成されている。つまり、配線基板ＷＢ２の下側にはモールド樹脂ＭＲ２が形成されていない一方、配線基板ＷＢ２の上側にはモールド樹脂ＭＲ２が形成されている。ここで、配線基板ＷＢ２の熱膨張係数と、モールド樹脂ＭＲ２の熱膨張係数は相違するので、配線基板ＷＢの片側にだけモールド樹脂ＭＲ２が形成されていると、熱膨張係数の相違から反りが発生しやすくなる。このようにパッケージＰＡＣ２は反りが発生しやすい構造となっており、パッケージＰＡＣ２に反りが発生すると、パッケージＰＡＣ１とパッケージＰＡＣ２との接続不良が発生しやすくなる問題点がある。
【０１０９】
これに対し、図３８に示す本実施の形態６において、チップ埋め込み配線基板の中央部に半導体チップが埋め込まれており、半導体チップの上部と下部にはほぼ均等にプリプレグからなる層間絶縁膜が形成されている。つまり、本実施の形態６におけるチップ埋め込み配線基板ＥＭＰＡＣ１では、半導体チップＣＨＰが埋め込まれている位置を中心として、厚さ方向に対称な構造となっている。このことは、チップ埋め込み配線基板ＥＭＰＡＣ１に反りが発生しにくいことを意味している。したがって、本実施の形態６のようにチップ埋め込み配線基板ＥＭＰＡＣ１上にパッケージＰＡＣ１を搭載するＰＯＰ構造では、チップ埋め込み配線基板ＥＭＰＡＣ１の反りによる接続不良を抑制できることがわかる。すなわち、本実施の形態６における半導体装置では、比較例に比べて、反りによるパッケージ間の接続不良を抑制できる利点を有していることがわかる。
【０１１０】
（実施の形態７）
本実施の形態７では、チップ埋め込み配線基板ＥＭＰＡＣ１（図１参照）の上部にパッケージや受動部品を搭載して半導体装置を構成する例について説明する。図４０は、本実施の形態７における半導体装置の構成を示す平面図である。図４０に示すように、矩形形状をしたチップ埋め込み配線基板ＥＭＰＡＣ１の表面には、パッケージＰＡＣ３、パッケージＰＡＣ４および複数の受動部品ＳＭＤが搭載されている。チップ埋め込み配線基板ＥＭＰＡＣ１上に搭載されているパッケージＰＡＣ３やパッケージＰＡＣ４には、例えば、異なる機能を有する半導体チップが封止されている。
【０１１１】
図４１は、図４０のＡ−Ａ線で切断した断面図である。図４１に示すように、チップ埋め込み配線基板ＥＭＰＡＣ１上には、パッケージＰＡＣ３、パッケージＰＡＣ４および受動部品ＳＭＤが半田によって接続されている。以上のようにして、本実施の形態７における半導体装置を構成することができる。本実施の形態７における半導体装置によれば、チップ埋め込み配線基板ＥＭＰＡＣ１の内部に半導体チップを埋め込むとともに、表面上にも、パッケージＰＡＣ３、パッケージＰＡＣ４および受動部品ＳＭＤを搭載することができる。例えば、携帯電話機には、ベースバンドＩＣチップ、ＲＦＩＣチップやパワーアンプＩＣチップなど複数の半導体チップが必要とされるが、これらの半導体チップを１つのチップ埋め込み配線基板ＥＭＰＡＣ１に搭載することにより、携帯電話機の小型化を図ることができる。
【０１１２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１１４】
ＢＢ  ベース基板
ＢＭＰ  バンプ電極
ＢＳ  ボトム基板
ＣＦ  銅膜
ＣＨＰ  半導体チップ
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＨＰ３  半導体チップ
Ｄ  ダイサー
ＤＡＦ  絶縁膜
ＤＣＴ  ダイシングテープ
ＥＭＰＡＣ１  チップ埋め込み配線基板
ＥＭＰＡＣ２  チップ埋め込み配線基板
ＥＭＰＡＣ３  チップ埋め込み配線基板
ＧＤ  グラインダ
ＨＢ  支持基板
ＩＲ  絶縁層
ＩＲ１  絶縁層
ＩＲ２  絶縁層
Ｌ１  配線
Ｌ２  配線
Ｌ３Ａ  配線
Ｌ３Ｂ  配線
Ｌ４Ａ  配線
Ｌ４Ｂ  配線
ＭＲ  モールド樹脂
ＭＲ１  モールド樹脂
ＮＣＰ  樹脂
ＯＰ１  開口部
ＰＡＣ１  パッケージ
ＰＡＣ２  パッケージ
ＰＡＣ３  パッケージ
ＰＡＣ４  パッケージ
ＰＤ  パッド
ＰＧ  プリプレグ
ＰＧ２Ａ  プリプレグ
ＰＧ２Ｂ  プリプレグ
ＰＧ３Ａ  プリプレグ
ＰＧ３Ｂ  プリプレグ
ＰＬＧ２Ａ  プラグ
ＰＬＧ２Ｂ  プラグ
ＰＬＧ３Ａ  プラグ
ＰＬＧ３Ｂ  プラグ
ＳＢ  スタッドバンプ電極
ＳＬ２Ａ  シールド配線
ＳＬ２Ｂ  シールド配線
ＳＬ３Ａ  シールド配線
ＳＬ３Ｂ  シールド配線
ＳＬ４Ａ  シールド配線
ＳＭＤ  受動部品
ＳＲ１  ソルダレジスト
ＳＲ２Ａ  ソルダレジスト
ＳＲ２Ｂ  ソルダレジスト
ＳＶ１  貫通ビア
Ｓ１  半田ボール
Ｓ２  半田ボール
Ｓ３  半田ボール
ＴＥ１  端子
Ｖ１  貫通ビア
ＷＢ１  配線基板
ＷＢ２  配線基板
ＷＦ  半導体ウェハ
Ｗ１  ワイヤ
Ｗ２  ワイヤ
Ｗ３  ワイヤ
【図１】
2011165741.tif 000003
【図２】
2011165741.tif 000004
【図３】
2011165741.tif 000005
【図４】
2011165741.tif 000006
【図５】
2011165741.tif 000007
【図６】
2011165741.tif 000008
【図７】
2011165741.tif 000009
【図８】
2011165741.tif 000010
【図９】
2011165741.tif 000011
【図１０】
2011165741.tif 000012
【図１１】
2011165741.tif 000013
【図１２】
2011165741.tif 000014
【図１３】
2011165741.tif 000015
【図１４】
2011165741.tif 000016
【図１５】
2011165741.tif 000017
【図１６】
2011165741.tif 000018
【図１７】
2011165741.tif 000019
【図１８】
2011165741.tif 000020
【図１９】
2011165741.tif 000021
【図２０】
2011165741.tif 000022
【図２１】
2011165741.tif 000023
【図２２】
2011165741.tif 000024
【図２３】
2011165741.tif 000025
【図２４】
2011165741.tif 000026
【図２５】
2011165741.tif 000027
【図２６】
2011165741.tif 000028
【図２７】
2011165741.tif 000029
【図２８】
2011165741.tif 000030
【図２９】
2011165741.tif 000031
【図３０】
2011165741.tif 000032
【図３１】
2011165741.tif 000033
【図３２】
2011165741.tif 000034
【図３３】
2011165741.tif 000035
【図３４】
2011165741.tif 000036
【図３５】
2011165741.tif 000037
【図３６】
2011165741.tif 000038
【図３７】
2011165741.tif 000039
【図３８】
2011165741.tif 000040
【図３９】
2011165741.tif 000041
【図４０】
2011165741.tif 000042
【図４１】
2011165741.tif 000043