(57)【要約】【課題】半導体記憶装置の動作テストに際し、ストローブ信号の発生タイミングを適切に設定する。【解決手段】テストシステム１００は、半導体記憶装置の動作テストを実行するためのシステムである。受信部１１０は、半導体記憶装置（ＤＵＴ）から送出されるデータを受信する。検出試行部１１６は、ストローブ信号の発生タイミングにおいて、データの検出を試行する。タイミング制御部１１２は、ストローブ信号の発生タイミングを変化させる。検出可能範囲記録部１１８は、データの検出に成功した発生タイミングの範囲を検出可能範囲として記録する。動作テスト実行部１２０は、検出可能範囲内にストローブ信号の発生タイミングを設定した上で、動作テストを実行する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体記憶装置の動作テストを実行するためのシステムであって、
ストローブ信号の発生タイミングにおいて、前記半導体記憶装置から送出されるデータの検出を試行する検出試行部と、
前記ストローブ信号の発生タイミングを変化させるタイミング制御部と、
前記データの検出に成功した発生タイミングの範囲を検出可能範囲として記録する検出可能範囲記録部と、
前記検出可能範囲内に前記ストローブ信号の発生タイミングを設定した上で、前記動作テストを実行する動作テスト実行部と、
を備えることを特徴とする半導体記憶装置のテストシステム。
【請求項２】
前記動作テスト実行部は、前記検出可能範囲の中央値を前記ストローブ信号の発生タイミングとして設定することを特徴とする請求項１に記載のテストシステム。
【請求項３】
前記検出試行部は、同一のストローブ信号に基づき、複数の半導体記憶装置から送出されるデータの検出をまとめて試行し、
前記検出可能範囲記録部は、前記複数の半導体記憶装置それぞれについて検出可能範囲を特定した後、更に、複数種類の検出可能範囲が重なる範囲を共通の検出可能範囲として記録し、
前記動作テスト実行部は、前記共通の検出可能範囲内に前記ストローブ信号の発生タイミングを設定することを特徴とする請求項１または２に記載のテストシステム。
【請求項４】
前記検出可能範囲の大きさが所定の閾値以下であるとき、前記動作テストを実行対象から除外することを特徴とする請求項１から３のいずれかに記載のテストシステム。
【請求項５】
前記検出可能範囲が所定範囲内に収まらないとき、前記動作テストを実行対象から除外することを特徴とする請求項１から４のいずれかに記載のテストシステム。
【請求項６】
半導体記憶装置の動作テストを実行するためのコンピュータプログラムであって、
ストローブ信号の発生タイミングにおいて、前記半導体記憶装置から送出されるデータの検出を試行する機能と、
前記ストローブ信号の発生タイミングを変化させる機能と、
前記データの検出に成功した発生タイミングの範囲を検出可能範囲として記録する機能と、
前記検出可能範囲内に前記ストローブ信号の発生タイミングを設定した上で、前記動作テストを実行する機能と、
をコンピュータに発揮させることを特徴とする半導体記憶装置のテストプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のテストシステムおよびテストプログラムに関し、特に、ストローブ信号の制御を行うテストシステム等に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、一枚のシリコンウェハーに多数個同時形成される。形成されたＤＲＡＭ群は、動作を確認するためのテスト（以下、「動作テスト」とよぶ）を受け、良品と不良品に選別される。この動作テストを実行する機器を「テストシステム」とよぶ。
【０００３】
テストシステムは、通常、同一シリコンウェハー上に形成される複数個のＤＲＡＭに同一クロックを供給し、各ＤＲＡＭを同時動作させ、各ＤＲＡＭから送出されてくるデータを検出する。テストシステムは、ストローブ信号とよばれる内部的な信号を発生させ、ストローブ信号が発生するタイミングにてデータ検出を試行する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１０４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＬＬ（Delay Locked Loop）回路を備えるＤＲＡＭであればＤＲＡＭ側にてクロック信号とデータ信号の同期がとられるが、ＤＬＬ回路は消費電力が大きいため、モバイル用のＤＲＡＭではＤＬＬ回路を搭載しないことも多い。このようなＤＲＡＭでは、データ信号とクロック信号が非同期となることからテストシステムがＤＲＡＭにデータの読み出しを指示してからテストシステムにデータが到達するまでの時間（以下、「遅延時間」とよぶ）にばらつきを生じる。
【０００６】
４００Ｍｂｐｓ程度の駆動周波数帯であれば、ストローブ信号の発生タイミングをうまく設定しておけば、遅延時間が多少ばらついても確実にデータを捉えることができる。しかし、今後、ＤＲＡＭの駆動周波数が１０００Ｍｂｐｓ以上に高周波数化すると、ストローブ信号を発生させるべきタイミングの設定がシビアになると予想される。
【課題を解決するための手段】
【０００７】
本発明に係るテストシステムは、半導体記憶装置の動作テストを実行するためのシステムである。このシステムは、ストローブ信号の発生タイミングにおいて、半導体記憶装置から送出されるデータの検出を試行する検出試行部と、ストローブ信号の発生タイミングを変化させるタイミング制御部と、データの検出に成功した発生タイミングの範囲を検出可能範囲として記録する検出可能範囲記録部と、検出可能範囲内にストローブ信号の発生タイミングを設定した上で、動作テストを実行する動作テスト実行部を備える。
【０００８】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、ストローブ信号の発生タイミングを動作テストごとに最適化しやすくなる。
【図面の簡単な説明】
【００１０】
【図１】テストシステムのハードウェア構成図である。
【図２】テストシステムの機能ブロック図である。
【図３】一般的なデータ読み出しとストローブ信号の関係を説明するためのタイミングチャートである。
【図４】駆動周波数と有効期間の関係を示す模式図である。
【図５】駆動周波数が低い場合におけるデータ信号の模式図である。
【図６】駆動周波数が高い場合におけるデータ信号の模式図である。
【図７】動作テスト過程を示すフローチャートである。
【図８】プリテストの結果を示すデータテーブルの一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、テストシステム１００のハードウェア構成図である。テストシステム１００はシリコンウェハー上に形成される複数個のＤＲＡＭと接続される。以下、動作テストの対象となるＤＲＡＭを「ＤＵＴ」と表記する。本実施形態におけるテストシステム１００は、ＤＵＴ１〜３２の合計３２個のＤＲＡＭを同時に動作テストする。１回の動作テストの対象となるＤＵＴ群のことを「ＤＵＴセット」とよぶ。ＤＵＴセットに含まれるＤＵＴの数は３２個に限られる必要はなく、テストシステム１００やＤＲＡＭの設計条件、製造条件等を勘案して最適数を適宜定めればよいことはいうまでもない。
【００１３】
テストシステム１００は、ＤＵＴセットに共通のクロックＣＬＫを供給し、全ＤＵＴを一斉動作させる。また、テストシステム１００は全ＤＵＴに各種コマンドも共通に発行する。たとえば、全ＤＵＴに「読み出し（ＲＥＡＤ）」を指示すると、全ＤＵＴは指定アドレスに保持しているデータをテストシステム１００に送出する。
【００１４】
読み出しコマンドを送ってから所定の遅延時間が経過したとき、テストシステム１００はストローブ信号を発生させる。テストシステム１００は、ストローブ信号が発生するタイミング（以下、単に「ストローブタイミング」とよぶ）でデータ検出を試行する。読み出しコマンドを送ってからＤＵＴがデータを送出するまでの遅延時間は、ＤＵＴの性能からあらかじめ想定できる。このため、一般的にはストローブタイミングは固定的に設定される。テストシステム１００は、コマンドの送信とストローブタイミングにおけるデータ検出により各ＤＵＴの動作テストを実行する。
【００１５】
詳しくは後述するが、ＤＵＴの駆動周波数が高くなると、ストローブタイミングの設定がシビアになるだけでなく、固定的に設定することも難しくなる。そこで、本実施形態におけるテストシステム１００は、このストローブタイミングを自動的に最適化する機能を搭載している。
【００１６】
図２は、テストシステム１００の機能ブロック図である。テストシステム１００の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組み合わせによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。
【００１７】
テストシステム１００は、インタフェース部１０２、制御部１０４およびデータ保持部１０６を含む。インタフェース部１０２は、ＤＵＴとのインタフェースとなる機能ブロックである。制御部１０４は、データ送受を統括制御する機能ブロックである。データ保持部１０６は、各種データを保持する機能ブロックである。
【００１８】
インタフェース部１０２は、送信部１０８と受信部１１０を含む。送信部１０８は、クロックＣＬＫや各種コマンドをＤＵＴに送信し、受信部１１０はＤＵＴから送出されたデータを受信する。
【００１９】
制御部１０４は、タイミング制御部１１２、ストローブ信号生成部１１４、検出試行部１１６、検出可能範囲記録部１１８および動作テスト実行部１２０を含む。ストローブ信号生成部１１４はストローブ信号を発生させる。タイミング制御部１１２は、ストローブタイミングを制御する。検出試行部１１６は、ストローブタイミングにて、受信部１１０がデータを受信していないかチェックする。検出可能範囲記録部１１８は、ストローブタイミングとデータ検出の成否を対応づけてデータ保持部１０６に記録する。この記録結果により、データ検出が可能なストローブタイミングの範囲である検出可能範囲が特定される。動作テスト実行部１２０は、動作テストを統括的に制御する。
【００２０】
図３は、一般的なデータ読み出しとストローブ信号の関係を説明するためのタイミングチャートである。同図に示す系列Ａは、あるＤＵＴセットＡについてのデータ読み出しタイミングを示す。系列Ｂは、ＤＵＴセットＡとは別のシリコンウェハー上に形成されるＤＵＴセットＢについてのデータ読み出しタイミングを示す。
【００２１】
ＤＵＴセットＡの場合、読み出し指示後、所定の遅延時間ＴＤＡが経過したとき、データ信号０、１、２、・・・がテストシステム１００に到達する。同図によれば、テストシステム１００は、有効期間ＴＥ０Ａの間であればデータ信号０を検出できる。以下、ＤＵＴセットＡは、許容可能な遅延時間の範囲のうち、遅延時間がもっとも短い場合のＤＵＴセットであるとして説明する。系列Ａよりも遅延時間が短いＤＵＴセットは不良品判定される。
【００２２】
ＤＵＴセットＢの場合、読み出し指示後、遅延時間ＴＤＡよりも長い遅延時間ＴＤＢが経過したとき、データ信号０、１、２、・・・がテストシステム１００に到達する。テストシステム１００は、有効期間ＴＥ０Ｂにおいてデータ信号０を検出できる。以下、ＤＵＴセットＢは、許容可能な遅延時間範囲のうち、遅延時間がもっとも長い場合のＤＵＴセットであるとして説明する。系列Ｂよりも遅延時間が長いＤＵＴセットは不良品判定される。
【００２３】
同一ＤＵＴセットに含まれるＤＵＴ間における遅延時間のばらつきは、別々のＤＵＴセットに含まれるＤＵＴ間における遅延時間のばらつきに比べれば十分に小さい。
【００２４】
ＴＤＡ＜ＴＤＢなので有効期間ＴＥ０Ｂと有効期間ＴＥ０Ａは若干ずれているが、ＤＵＴセットＡとＤＵＴセットＢは有効期間ＴＥ０を共有している。したがって、有効期間ＴＥ０中にストローブタイミングを設定しておけば、ＤＵＴセットＡ、Ｂいずれの場合でもデータ信号０を検出できる。このように、ＤＵＴセットごとに遅延時間がばらついても、共通の有効期間さえ存在すれば、ストローブタイミングを一意に定めることができる。
【００２５】
図４は、駆動周波数と有効期間の関係を示す模式図である。上側のデータ信号Ｄ１はある駆動周波数におけるデータ信号であり、下側のデータ信号Ｄ２は駆動周波数がデータ信号Ｄ１の２倍のときのデータ信号を示している。Ｄ１の長さ、すなわち、ＤＵＴから送出されたデータ信号がテストシステム１００に現れる期間よりも、実際には、有効期間ＴＥ１は短くなる。これは、ジッタ（jitter）などの影響によりデータ信号の両端が削られるためであり、データ検出不能期間ＴＸ分だけ有効期間ＴＥ１は短くなる。ストローブタイミングＳＴ１は、有効期間ＴＥ１中に設定される。
【００２６】
データ信号Ｄ２の駆動周波数はデータ信号Ｄ１の駆動周波数の２倍であるため、データ信号Ｄ２の長さはデータ信号Ｄ１の長さの半分になる。更に、データ信号Ｄ１に比べてデータ検出不能期間ＴＸの影響が相対的に大きくなるため、有効期間ＴＥ２は有効期間ＴＥ１の半分以下となる。このため、データ信号Ｄ２の場合、ストローブタイミングＳＴ２の設定が格段にシビアになる。
【００２７】
図５は、駆動周波数が低い場合におけるデータ信号の模式図である。図３に関連して説明したように、系列Ａのデータ信号ＤＡと系列Ｂのデータ信号ＤＢは、データ検出不能期間ＴＸにより有効期間が狭くなるものの十分な長さの共通有効期間ＴＥを確保できる。有効期間ＴＥ中にストローブタイミングＳＴを設定すれば、データ信号ＤＡ、ＤＢのどちらでも対応できる。このため、ストローブタイミングを一意に設定可能である。
【００２８】
図６は、駆動周波数が高い場合におけるデータ信号の模式図である。駆動周波数が高いＤＲＡＭの場合、図４に関連して説明したように有効期間が短くなる。このため、データ信号ＤＡの有効期間とデータ信号ＤＢの有効期間が重ならないか、わずかにしか重ならないことになり、データ信号ＤＡ、ＤＢの両方に対応できるストローブタイミングを設定できなくなる。この場合には、データ信号ＤＡ用のストローブタイミングＳＴＡとデータ信号ＤＢ用のストローブタイミングＳＴＢを別々に設定せざるを得ない。
【００２９】
更に、駆動周波数が高周波数化すると、同一のシリコンウェハー上の形成されるＤＵＴ間における遅延時間のばらつきも無視できなくなる。テストシステム１００は、同一のシリコンウェハーに形成される３２個のＤＵＴを一括して動作テストする。これらのＤＵＴは同一の製造条件下で製造されているが、シリコンウェハー面内のばらつきによってトランジスタの閾値電圧などにごくわずかなばらつきが残る。このわずかなばらつきが遅延時間のばらつきの原因となる。駆動周波数が低いときには同一ＤＵＴセットに含まれるＤＵＴ間の遅延時間のばらつきはほとんど動作テストに影響しないが、駆動周波数が高くなると無視できなくなる。
【００３０】
図７は、動作テスト過程を示すフローチャートである。本実施形態においては、動作テストの前にプリテストを実行する（Ｓ１０）。プリテストの目的はＤＵＴセットごとに最適なストローブタイミングを探ることである。最適値が存在しなければ（Ｓ１０のＮ）、後続の動作テストを実行するまでもなく不良品と判定され、アウト通知される（Ｓ２２）。プリテストの詳細については図８に関連して後述する。プリテストでストローブタイミングの最適値を検出できれば（Ｓ１０のＹ）、そのストローブタイミングが確定する（Ｓ１２）。
【００３１】
次に、動作テスト実行部１２０は、ＯＰＥＮ／ＬＥＡＫ試験（Ｓ１４）、ＣＯＭＭＯＮ試験（Ｓ１６）、ＧＲＡＤＥ試験（Ｓ１８）を順次実行し、これらの試験にクリアすれば良品と判定し、セーフ通知する（Ｓ２０）。ＯＰＥＮ／ＬＥＡＫ試験とは、絶縁および短絡の有無を判定する電気的な試験である。ＣＯＭＭＯＮ試験とは、ＤＵＴにコマンドを送り、想定通りに動作しているかを測る論理的な試験である。ＧＲＡＤＥ試験とは、実際の駆動周波数や、消費電力等を測定し、ＤＵＴをランク分けする性能試験である。規格外のＤＵＴは不良品と判定される。また、規格内のＤＵＴについてはセーフ通知と共にランク通知もなされる。
【００３２】
ＣＯＭＭＯＮ試験とＧＲＡＤＥ試験では、ストローブ信号を利用する。このためのストローブタイミングはプリテストによってＤＵＴセットごとに最適値が設定される。一連の動作テストに要する時間は、１回あたり、約６０ｓｅｃである。プリテストに要する時間は２００〜３００ｍｓｅｃ程度であるため、プリテストによって動作テストのスループットはほとんど低下しない。もちろん、駆動周波数が低く、ストローブタイミングをあらかじめ固定できる場合には、プリテストは不要である。
【００３３】
図８は、プリテストの結果を示すデータテーブルの一例を示す図である。タイミング制御部１１２は、２．００〜６．００ｎｓｅｃの範囲で０．０２ｎｓｅｃずつストローブタイミングを変化させる。ここで、２．００〜６．００ｎｓｅｃはストローブタイミングとして許容しうる規格上の範囲であり、この範囲内で適切なストローブタイミングを発見できない場合には、不良品扱いとなる。
【００３４】
タイミング制御部１１２は、まず、ストローブタイミングを２．００ｎｓｅｃに設定する。読み出しコマンドを送信してから（ＣＬ：CAS Latency後に対応する）２．００ｎｓｅｃが経過したとき、ストローブ信号生成部１１４はストローブ信号を発生させ、検出試行部１１６はＤＵＴからデータが到着しているか否かを判定する。到着していればデータテーブルの該当箇所に「Ｐ」を記録する。図８によれば、３２個のＤＵＴのいずれについてもデータが検出されていない。
【００３５】
タイミング制御部１１２は、次に、ストローブタイミングを２．０２ｎｓｅｃに設定する。検出試行部１１６は、新たなストローブタイミングにてデータ検出を試行する。このような処理をストローブタイミングが５．９８ｎｓｅｃに達するまで繰り返す。
【００３６】
たとえば、ＤＵＴ１の場合、ストローブタイミングが５．００〜５．２８ｎｓｅｃに設定されているとき、データが検出されている。この期間のことをＤＵＴ１の検出可能範囲とよぶ。この検出可能範囲は、ＤＵＴ１のデータ信号に関する有効期間に相当する。ＤＵＴ２の検出可能範囲は、４．９６〜５．２４ｎｓｅｃである。ＤＵＴ１、ＤＵＴ２は、同一シリコンウェハー上に形成されながらも検出可能範囲は一致していない。これは、設計上の駆動周波数が高いため、ＤＵＴ１とＤＵＴ２のわずかな違いが顕在化しているためである。したがって、このような高周波数帯では、あるシリコンウェハーに形成されるＤＵＴセットと別のシリコンウェハーに形成されるＤＵＴセットでは、通常、検出可能範囲は大きくずれている。
【００３７】
もっとも早期にデータ検出されるのはＤＵＴ４（４．９４ｎｓｅｃ）であり、もっとも遅くデータ検出されるのはＤＵＴ５（５．０６ｎｓｅｃ）である。また、もっとも早くデータ検出されなくなるのはＤＵＴ４（５．２２ｎｓｅｃ）であり、もっとも遅くまでデータ検出されるのはＤＵＴ４（５．３４ｎｓｅｃ）である。したがって、ストローブタイミングが５．０６〜５．２２ｎｓｅｃの範囲にあるとき、このＤＵＴセットに含まれる全ＤＵＴのデータを検出を可能である。以下、このような範囲のことを「共通の検出可能範囲」とよぶ。
【００３８】
タイミング制御部１１２は、この共通の検出可能範囲（５．０６〜５．２２ｎｓｅｃ）にストローブタイミングを設定する。本実施形態においては、その中央値である５．１４ｎｓｅｃに設定している。以後の動作テストのうち、ＣＯＭＭＯＮ試験とＧＲＡＤＥ試験はストローブタイミング＝５．１４ｎｓｅｃで実行される。共通の検出可能範囲の大きさが所定の閾値以下のとき、あるいは、共通の検出可能範囲が見いだせなかったときには、ＤＵＴセットは不良品判定される。また、たとえば、ＤＵＴ２のみが共通の検出可能範囲から外れているときには、他の３１個のＤＵＴを不良品として扱うのではなく、共通の検出可能範囲を有する全ＤＵＴ（上記ではＤＵＴ１、３〜３２）を対象としてストローブタイミングを設定してもよい。
【００３９】
以上、実施形態に基づいてテストシステム１００を説明した。テストシステム１００によれば、ＤＵＴセットごとに最適なストローブタイミングが設定される。また、ＤＵＴセットに含まれるＤＵＴ間のばらつきも考慮して最適設定されている。特に、駆動周波数が高周波数帯となり有効期間が短くなっても、ストローブタイミングの最適値を合理的・精緻かつ高速に探索しやすいアルゴリズムとなっている。更に、高速なプリテストが足きり試験の役割を果たすため、無駄な動作テストを実行せずにすみ、この結果としてテストプロセスが全体として効率化される。
【００４０】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【００４１】
１００  テストシステム、１０２  インタフェース部、１０４  制御部、１０６  データ保持部、１０８  送信部、１１０  受信部、１１２  タイミング制御部、１１４  ストローブ信号生成部、１１６  検出試行部、１１８  検出可能範囲記録部、１２０  動作テスト実行部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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