(57)【要約】 【課題】電極の支持部にクラックが発生し、電極の保持強度が低下して、電極の側壁を露出させる湿式エッチング工程において、電極の倒壊をさせるという課題があった。【解決手段】半導体基板１上に立設する複数の電極１３と、電極１３の立設を保持する支持部１４Ｓと、を備え、支持部１４Ｓが、圧縮応力を有する第１の支持膜１４ａと引張応力を有する第２の支持膜１４ｂとが積層されてなる積層膜１４である半導体装置を用いることにより、上記課題を解決できる。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に立設する複数の電極と、
前記電極の立設を保持する支持部と、を備え、
前記支持部が、圧縮応力を有する第１の支持膜と引張応力を有する第２の支持膜とが積層されてなる積層膜であることを特徴とする半導体装置。
【請求項２】
前記第１の支持膜または前記第２の支持膜のいずれかまたは両方が２層以上であり、前記第１の支持膜と前記第２の支持膜が交互に積層されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極が筒状であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記支持部の一部が、前記電極の筒内に充填されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極の筒内に充填されてなる前記支持部の一部が、前記第１の支持膜と前記第２の支持膜とからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電極の筒内に充填されてなる前記支持部の一部が、前記第１の支持膜または前記第２の支持膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記電極が柱状であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項８】
前記第１の支持膜及び前記第２の支持膜の少なくとも一方がシリコン窒化膜であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記電極と、前記電極の側面に形成された容量絶縁膜と、前記容量絶縁膜を前記電極との間に挟み込むように形成された別の電極と、を有するキャパシタ素子を備えたことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板上に複数の接続用電極を形成する工程と、
前記接続用電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、圧縮応力を有する第１の支持膜と引張応力を有する第２の支持膜とを積層してなる積層膜を形成する工程と、
前記層間絶縁膜と前記積層膜とを貫通し、前記接続用電極を露出する開口部を形成する工程と、
前記接続用電極に接するとともに、前記開口部の内面を覆うように複数の電極を形成する工程と、
前記積層膜をパターニングして、前記電極の各々の少なくとも一部に接する支持部を形成する工程と、
前記層間絶縁膜を湿式エッチングして前記電極の外壁面を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に複数の接続用電極を形成する工程と、
前記接続用電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記接続用電極を露出する開口部を形成する工程と、
前記接続用電極に接するとともに、前記開口部の内面を覆うように複数の筒状の電極を形成する工程と、
前記層間絶縁膜上を覆うとともに前記筒状の電極の筒内を充填するように、圧縮応力を有する第１の支持膜と引張応力を有する第２の支持膜とを積層してなる積層膜を形成する工程と、
前記積層膜をパターニングして、前記電極の各々の少なくとも一部に接する支持部を形成する工程と、
前記層間絶縁膜を湿式エッチングして前記電極の外壁面を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に複数の接続用電極を形成する工程と、
前記接続用電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、圧縮応力を有する第１の支持膜及び引張応力を有する第２の支持膜のうちいずれか一方の支持膜を形成する工程と、
前記層間絶縁膜及び前記支持膜を貫通し、前記接続用電極を露出する開口部を形成する工程と、
前記接続用電極に接するとともに、前記開口部の内面を覆うように複数の筒状の電極を形成する工程と、
前記支持膜上を覆うとともに前記筒状の電極の筒内を充填するように、前記第１の支持膜及び前記第２の支持膜のうちの他方の支持膜を形成し、前記電極間に前記第１の支持膜と前記第２の支持膜とを積層してなる積層膜を形成する工程と、
前記積層膜をパターニングして、前記電極の各々の少なくとも一部に接する支持部を形成する工程と、
前記層間絶縁膜を湿式エッチングして前記電極の外壁面を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１の支持膜および前記第２の支持膜が共にシリコン窒化膜であり、
前記第１の支持膜を形成する方法がＨＤＰ−ＣＶＤ法であり、前記第２の支持膜を形成する方法がＡＬＤ法またはＬＰ−ＣＶＤ法のいずれかであることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板上に複数のＭＯＳトランジスタを形成する工程をさらに備え、
前記ＭＯＳトランジスタのソース・ドレイン電極のいずれか一方と、前記開口部の内部に設けた電極が前記接続用電極を介して接続していることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特に、キャパシタ素子の下部電極を支持する支持部のクラックの発生を防止した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化の進展に伴い、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、ＤＲＡＭという。）素子のメモリセルに割り当てられる面積も縮小している。
そこで、ＤＲＡＭ素子のメモリセルでは、キャパシタの下部電極をクラウン型（筒型）またはピラー型（柱型）などの立体的形状として、表面積が大きい外壁面をキャパシタとして利用することにより、十分な静電容量を確保している。
【０００３】
しかし、ピラー型などのような立体的形状の下部電極は、高さに比べて底面積が小さいので、不安定となる。そのため、キャパシタの製造工程で、フッ酸（ＨＦ）を主成分として含む薬液を用いて、シリコン酸化膜（ＳｉＯ２）等の層間絶縁膜を選択的に除去して（以下、湿式エッチングという。）、下部電極の外壁を露出させたときには、下部電極が倒壊して、隣接する下部電極と短絡するおそれを生じさせる。
特許文献１〜５には、このような下部電極の倒壊を防止するために、下部電極間に支持部（サポート部ともいう。）を配置する技術が開示されている。
【０００４】
例えば、特許文献１は、円筒型キャパシタを含む半導体素子及びその製造方法に関するものであり、円筒型キャパシタの下部電極の倒壊を防止する支持台用膜が開示されている。また、前記支持台用膜がシリコン窒化膜からなることが記載されている。
特許文献２は、半導体記憶装置及びその製造方法に関するものであり、キャパシタ間を連結する絶縁体梁を形成することが開示されている。また、前記絶縁体梁がシリコン窒化膜からなることが記載されている。
特許文献３は、半導体装置の製造方法及び半導体装置に関するものであり、複数のキャパシタの下部電極同士を連結して支持する窒化膜からなる板状支持体が開示されている。
【０００５】
特許文献４は、半導体装置及びその形成方法に関するものであり、下部キャパシタ電極の間に垂直に延長される少なくとも一つのサポートパターンが開示されている。また、前記サポートパターンがタンタル酸化物を含むことが記載されている。
更に、特許文献５は、半導体記憶装置および半導体記憶装置の製造方法に関するものであり、高密度プラズマＣＶＤにてシリコン窒化膜からなる層間絶縁層を強誘電体キャパシタ上に形成することが開示されている。
【０００６】
このような下部電極の外壁面を支持する支持部としては、湿式エッチングの際に、フッ酸によりダメージを受けないものが好ましいので、フッ酸に対する化学耐性を備えるシリコン窒化膜（Ｓｉ３Ｎ４）が多く用いられている。
そして、シリコン窒化膜は、一般に、Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（以下、ＬＰ−ＣＶＤという。）法を用いて形成されている。ＬＰ−ＣＶＤ法は、熱ＣＶＤ法の一種であり、大気圧以下の圧力雰囲気中で、原料ガスを熱反応させて成膜する方法である。
【０００７】
ＬＰ−ＣＶＤ法で形成したシリコン窒化膜は、強い引張応力を有する。そのため、シリコン窒化膜の薄膜からなる前記支持部には、前記引張応力に起因する亀裂（以下、クラックという。）が発生する場合があった。
支持部にクラックが発生すると、支持部の強度が低下し、キャパシタの製造工程の湿式エッチングの際に、下部電極の外壁面を露出させたときに、支持部が壊れ、下部電極を倒壊させる場合を生じた。
特に、半導体装置の微細化の要求に伴い、ＤＲＡＭ素子のメモリセルの面積をより小さくして、キャパシタの下部電極の底面積をより縮小した場合には、下部電極の倒壊の割合が高くなり、隣接する下部電極と短絡するおそれが高まり、ＤＲＡＭ素子の製造歩留まりを悪化させた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００３−１４２６０５号公報
【特許文献３】特開２００８−２８３０２６号公報
【特許文献４】特開２００８−１９３０８８号公報
【特許文献５】特開２００７−２３４７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
キャパシタの製造工程の湿式エッチングの際に、キャパシタの下部電極の外壁面を露出させたときに、前記下部電極を支える支持部にクラックが発生し、前記支持部の強度を低下させ、前記下部電極を倒壊させるという課題があった。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板上に立設する複数の電極と、前記電極の立設を保持する支持部と、を備え、前記支持部が、圧縮応力を有する第１の支持膜と引張応力を有する第２の支持膜とが積層されてなる積層膜であることを特徴とする。
【発明の効果】
【００１１】
上記の構成によれば、キャパシタの製造工程の湿式エッチングの際に、キャパシタの下部電極の外壁面を露出させたときでも、前記下部電極を支える支持部にクラックを発生させず、前記支持部の強度を維持して、前記下部電極を倒壊させない半導体装置およびその製造方法を提供することができる。
【００１２】
本発明の半導体装置は、半導体基板上に立設する複数の電極と、前記電極の立設を保持する支持部と、を備え、前記支持部が、圧縮応力を有する第１の支持膜と引張応力を有する第２の支持膜とが積層されてなる積層膜である構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、前記支持部の応力を緩和でき、キャパシタの製造工程の湿式エッチングの際に、キャパシタの下部電極の外壁面を露出させたときでも、前記下部電極を支える支持部にクラックを発生させず、前記支持部の強度を維持して、前記下部電極を倒壊させないようにできる。そのため、半導体装置の微細化を進めても、半導体装置の製造歩留まりを低下させずに、高集積度の半導体装置（ＤＲＡＭ素子）を製造できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置の平面構造の一例を示す概念図である。
【図２】図１に示す半導体装置のメモリセル部の平面概念図である。
【図３】図２に示すメモリセル部を拡大した平面概念図である。
【図４】図２に示すメモリセル部を拡大した別の平面概念図である。
【図５】図２に示すメモリセル部の一例を示す模式図であって、図４（ａ）は図２のＡ−Ａ’線の断面図であり、図４（ｂ）は図２のＢ−Ｂ’線の断面図である。
【図６】本発明の半導体装置の製造方法の一例を示す図であって、図６（ａ）は図２のＡ−Ａ’線の工程断面図であり、図６（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図７】本発明の半導体装置の製造方法の一例を示す図であって、図７（ａ）は図２のＡ−Ａ’線の工程断面図であり、図７（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図８】本発明の半導体装置の製造方法の一例を示す図であって、図８（ａ）は図２のＡ−Ａ’線の工程断面図であり、図８（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図９】本発明の半導体装置の製造方法の一例を示す図であって、図９（ａ）は図２のＡ−Ａ’線の工程断面図であり、図９（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１０】本発明の半導体装置の製造方法の一例を示す図であって、図１０（ａ）は図２のＡ−Ａ’線の工程断面図であり、図１０（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１１】本発明の半導体装置の製造方法の一例を示す図であって、図１１（ａ）は図２のＡ−Ａ’線の工程断面図であり、図１１（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１２】本発明の半導体装置の製造方法の一例を示す図であって、図１２（ａ）は図２のＡ−Ａ’線の工程断面図であり、図１２（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１３】本発明の半導体装置の製造方法の一例を示す図であって、図１３（ａ）は図２のＡ−Ａ’線の工程断面図であり、図１３（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１４】本発明の半導体装置の製造方法の一例を示す図であって、図１４（ａ）は図２のＡ−Ａ’線の工程断面図であり、図１４（ｂ）は図２のＢ−Ｂ’線の工程断面図である。
【図１５】本発明の半導体装置の平面構造の別の一例を示す概念図である。
【図１６】図１５に示す半導体装置のメモリセル部の平面概念図である。
【図１７】図１６に示すメモリセル部の図であって、図１７（ａ）は図１６のＣ−Ｃ’線の断面図であり、図１７（ｂ）は図１６のＤ−Ｄ’線の断面図である。
【図１８】本発明の半導体装置の製造方法の別の一例を示す図であって、図１８（ａ）は図１６のＣ−Ｃ’線の工程断面図であり、図１８（ｂ）は図１６のＤ−Ｄ’線の工程断面図である。
【図１９】本発明の半導体装置の平面構造の更に別の一例を示す概念図である。
【図２０】図１９に示す半導体装置のメモリセル部の平面概念図である。
【図２１】図２０に示すメモリセル部の図であって、図２１（ａ）は図２０のＥ−Ｅ’線の断面図であり、図２１（ｂ）は図２０のＦ−Ｆ’線の断面図である。
【図２２】本発明の半導体装置の製造方法の更に別の一例を示す図であって、図２２（ａ）は図２０のＥ−Ｅ’線の工程断面図であり、図２２（ｂ）は図２０のＦ−Ｆ’線の工程断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について説明する。なお、以下の説明で用いる図は、半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１５】
（第１の実施形態）
＜半導体装置＞
まず、本発明の第１の実施形態である半導体装置について、図１〜図５を用いて説明する。
図１は、本発明の実施形態である半導体装置の平面構造の一例を示す概念図である。
図１に示すように、本発明の実施形態である半導体装置５０は、平面視略矩形状のＤＲＡＭ素子であり、複数の平面略矩形状のメモリセル部５１と周辺回路部５２とからなる。
メモリセル部５１は、４列×４行の格子状に配置されており、各メモリセル部５１を囲む領域に周辺回路部５２が配置されている。  
周辺回路部５２は、センスアンプ回路、ワード線の駆動回路、外部との入出力回路等であり、周辺回路部５２には、記憶動作用のキャパシタ素子Ｃａは配置されない。
なお、図１のメモリセル部５１のレイアウトは一例であり、メモリセル部５１の形状、数および位置はこれに限定されない。
【００１６】
図２は、半導体装置５０に配置されたメモリセル部５１の平面構造の一例を示す概念図である。なお、図２では、メモリセル部５１の一部の構成要素のみを示している。
ここで、メモリセル部５１の長辺に平行な方向をＸ方向とし、Ｘ方向に垂直な方向をＹ方向と定義する（以下、同じ）。
【００１７】
図２に示すように、メモリセル部５１の外周５１ｃに沿って、外周溝１２Ｂが形成されている。外周溝１２Ｂは、外周５１ｃから一定の間隔をあけて、一定の幅で形成されている。
外周溝１２Ｂによって囲まれた領域は、メモリセルが形成される領域であり、キャパシタの下部電極の形成位置１２Ａが３０個の円で示されている。なお、キャパシタの下部電極の形成位置１２Ａは、下部電極を形成するために層間絶縁膜に設ける開口部であるので、以下、開口部１２Ａと記載する。
図２に示した開口部１２Ａのレイアウトは一例であり、開口部１２Ａの形状、数および位置はこれに限定されない。
【００１８】
図２に示すように、メモリセル部５１には、積層膜１４が形成されている。
外周溝１２Ｂを取り囲むように形成された積層膜１４は外枠部１４Ｗとされており、外周溝１２Ｂによって囲まれた領域の積層膜１４は、内枠部１４Ｕと支持部１４Ｓとから構成されている。
内枠部１４Ｕは、外周溝１２Ｂの内周１２ｃに沿って形成されている。
【００１９】
内枠部１４Ｕに囲まれた領域内には、Ｘ方向に平行な方向に延在して形成され、Ｙ方向に等間隔に配置された複数の帯状の支持部１４Ｓが形成されている。
支持部１４Ｓは、開口部１２Ａに接するように配置されている。
また、支持部１４Ｓは、メモリセル領域の端部まで延在して配置され、支持部１４Ｓの両端はそれぞれ内枠部１４Ｕに接続されている。
なお、図２に示した支持部１４Ｓのレイアウトは一例であり、支持部１４Ｓの形状、数、延在する方向および位置はこれに限定されない。
支持部１４Ｓは、個々の開口部１２Ａに対して、少なくとも一部の領域で重なっていればよく、個々の開口部１２Ａに対して接触位置や接触領域が異なるように、支持部１４Ｓのパターニングを行ってもよい。
【００２０】
図３は、図２に示すメモリセル部を拡大した平面概念図であって、ワード配線Ｗの断面を基準とした平面図に、活性領域Ｋ、ビット配線６および基板コンタクト部２０５ａ〜２０５ｃを透過的に示した図である。メモリセル部５１内にはメモリセルが形成されており、図３では、メモリセルの平面構造の一例を示している。
なお、図３では、メモリセルの一部の構成要素のみを示しており、例えば、キャパシタ素子Ｃａなどの記載は省略している。また、図３のＡ−Ａ’線は、図２のＡ−Ａ’線に対応する。
【００２１】
図３に示すように、ワード配線Ｗは、Ｙ方向に平行な方向に延在する帯状のパターンであり、Ｘ方向に互いに等間隔に形成されている。また、ワード配線Ｗは、サイドウォール５ｂが設けられたゲート電極５である。
ビット配線６は、Ｘ方向に折れ線形状（湾曲形状）に延設されたパターンであり、Ｙ方向に互いに等間隔となるように形成されている。
活性領域Ｋは、Ｘ方向を水平方向として右斜め下向きに形成された細長い短冊状の領域であり、Ｘ方向およびＹ方向に互いに等間隔に形成されている。
基板コンタクト部２０５ａ〜２０５ｃは、平面視円形状の部分であり、活性領域Ｋの両端部および中央部に形成されている。基板コンタクト部２０５ａ〜２０５ｃの中心位置は、ワード配線Ｗの間になるように配置されている。
なお、図３に示した活性領域Ｋの形状、数及び位置は一例であり、これに限定されない。例えば、活性領域Ｋの形状は、一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２２】
図４は、図２に示すメモリセル部を拡大した別の平面概念図である。
図４では、図３に示す平面構成において、ビット配線６の記載は省略し、キャパシタ素子の下部電極の形成位置１２Ａを示している。
図４に示すように、サイドウォール５ｂが形成された複数のワード配線Ｗは、Ｙ方向に平行な方向に延在する帯状のパターンとして示されている。
【００２３】
図４に示す支持部１４Ｓは、フォトマスクから転写されて形成される支持部１４Ｓのパターンの一例を示すものであり、Ｘ方向に延在する帯状のパターンが示されている。
層間絶縁膜上に積層膜１４を形成してから、下部電極のための開口部１２Ａを形成した場合には、開口部１２Ａ内には、積層膜１４は存在しない。そのため、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、図２に示すように、開口１２Ａの外部に位置する領域のみとなる。
一方、下部電極のための開口部１２Ａを形成してから、積層膜１４を形成する場合には、開口部１２Ａ内に積層膜１４が形成される。この場合、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、図４に示すように、開口部１２Ａ内に、積層膜１４が存在する。
【００２４】
図４のＡ−Ａ’線を含む活性領域Ｋでは、基板コンタクト部２０５ｂ、２０５ｃに重なるように、開口部１２Ａが設定されている。開口部１２Ａを示す円の大きさは、基板コンタクト部２０５ａ〜２０５ｃを示す円の大きさの２倍程度とされている。
【００２５】
図５は、図２に示すメモリセル部の一例を示す模式図であって、図４（ａ）は図２のＡ−Ａ’線の断面図であり、図４（ｂ）は図２のＢ−Ｂ’線の断面図である。
図５（ａ）に示すように、本発明の実施形態である半導体装置５０のメモリセル部５１は、半導体基板１と、半導体基板１上に形成されたＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに接続された容量素子（以下、キャパシタ素子という。）Ｃａと、を備えて概略構成されている。
【００２６】
図５（ａ）に示すように、半導体基板１の一面に溝が形成され、前記溝にシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設されて、素子分離領域３が形成されている。なお、半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）からなる基板である。
素子分離領域３の形成には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いることができる。しかし、素子分離領域３の形成方法は、ＳＴＩ法に限られるものではなく、ＳＴＩ法以外の方法で形成してもよい。
素子分離領域３により囲まれた領域は活性領域Ｋとされている。素子分離領域３は、隣接する活性領域Ｋ間を絶縁分離する。
【００２７】
活性領域Ｋの半導体基板１の一面には、素子分離領域３とは別の溝が形成されている。そして、この溝を充填するとともに、半導体基板１から突出するように溝型のゲート電極５が形成されている。
ゲート電極５は、不純物を含有した多結晶シリコン膜と金属膜との積層膜からなる。
前記多結晶シリコン膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成され、成膜の際に、リン（Ｐ）等の不純物を含有させることができる。また、不純物を含有させないで多結晶シリコン膜を成膜した後に、イオン注入法により多結晶シリコン膜にＮ型またはＰ型の不純物を導入してもよい。
前記金属膜には、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２８】
活性領域Ｋの半導体基板１の表面側には、リン（Ｐ）などのＮ型不純物が導入されて不純物拡散層８が形成されている。これにより、不純物拡散層８はＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。
ＭＯＳトランジスタＴｒは、１つの活性領域Ｋに配置された２つの溝型のゲート電極５を備えており、１つの活性領域Ｋに２ビットのメモリセルを配置するセル構造とされている。
ＭＯＳトランジスタＴｒとしては、図５（ａ）に示す構造に限定されるものでなく、プレーナ型のＭＯＳトランジスタや、半導体基板１に設けた溝の側面にチャネル領域を形成したＭＯＳトランジスタや、縦型ＭＯＳトランジスタを使用してもよい。
【００２９】
不純物拡散層８は、ゲート電極５により区画され、活性領域Ｋの両端部と中央部の３つの部分に形成されている。なお、これらの不純物拡散層８の３つの部分それぞれの位置は、図３に示した基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置である。
ゲート電極５と半導体基板１との間には、シリコン酸化膜などのゲート絶縁膜５ａが形成されている。
【００３０】
半導体基板１から上部側に突出されたゲート電極５の側壁には、シリコン窒化膜（Ｓｉ３Ｎ４）などの絶縁膜からなるサイドウォール５ｂが形成されている。
また、ゲート電極５の上面を覆うようにシリコン窒化膜などからなるキャップ層５ｃが形成されている。なお、キャップ層５ｃは、素子分離領域３上のゲート電極５の上面にも形成されている。
図５（ａ）には図示していないが、ゲート電極５間を充填するように、酸化シリコン等からなるゲート層間絶縁膜４０が形成されている。図５（ｂ）では、ゲート層間絶縁膜４０は第１の層間絶縁膜４に一体化されて、記載が省略されている。
【００３１】
図５（ａ）に示すように、３つの不純物拡散層８上にそれぞれ基板コンタクトプラグ９が形成されている。なお、基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置に配置される。
基板コンタクトプラグ９はセルフアライン構造であり、基板コンタクトプラグ９のＸ方向の幅は、隣接するゲート配線Ｗの間のサイドウォール５ｂ間の距離となる。
基板コンタクトプラグ９は、例えば、リン（Ｐ）を含有した多結晶シリコンから形成される。
【００３２】
図５（ａ）に示すように、サイドウォール５ｂ、キャップ層５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成されている。
第１の層間絶縁膜４を貫通し、基板コンタクト部２０５ａの上部に配置されるようにコンタクトホールが設けられており、前記コンタクトホールを充填して、基板コンタクトプラグ９と導通するように、ビット線コンタクトプラグ４Ａが形成されている。
ビット線コンタクトプラグ４Ａは、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。  
【００３３】
ビット線コンタクトプラグ４Ａに接続するように、ビット配線６が形成されている。ビット配線６は、窒化タングステン（ＷＮ）とタングステン（Ｗ）とからなる積層膜である。ビット配線６を覆うように、第２の層間絶縁膜（絶縁膜）７が形成されている。
第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通し、基板コンタクト部２０５ｂ、２０５ｃに位置するようにコンタクトホールが設けられており、前記コンタクトホールを充填して、基板コンタクトプラグ９に接続するように、容量コンタクトプラグ７Ａが形成されている。
【００３４】
第２の層間絶縁膜７上に、容量コンタクトプラグ７Ａと導通するように、容量コンタクトパッド１０が配置されている。容量コンタクトパッド１０は、例えば、窒化タングステン（ＷＮ）とタングステン（Ｗ）とからなる積層膜である。
容量コンタクトプラグ７Ａおよび容量コンタクトパッド１０は、ＭＯＳトランジスタとキャパシタ素子の電極（下部電極）とを接続する接続用電極として機能する。
容量コンタクトパッド１０を覆うように、シリコン窒化膜からなる第３の層間絶縁膜１１が形成されている。なお、第３の層間絶縁膜１１のシリコン窒化膜は単層膜でよく、フッ酸に対して化学耐性を備えている膜であれば、成膜方法は特に限定されない。
また、容量コンタクトパッド１０を設けずに、容量コンタクトプラグ７Ａとキャパシタ素子の電極（下部電極）を直接接続する構造としてもよい。その際には、容量コンタクトプラグ７Ａの上面を覆うように、第３の層間絶縁膜１１を形成する。
【００３５】
図５（ａ）に示すように、キャパシタ素子Ｃａは、下部電極１３と、下部電極１３の一面を覆うように形成された容量絶縁膜（図示略）と、前記容量絶縁膜を前記下部電極１３との間に挟むように形成された上部電極１５と、を有して構成されている。
キャパシタ素子Ｃａの下部電極１３は、一端側が閉じられた筒型（クラウン型）である。前記閉じられた一端側の面が、第３の層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続されている。これにより、下部電極１３と容量コンタクトパッド１０との間の導通が確保されている。
【００３６】
図では省略しているが、容量絶縁膜は、下部電極１３の外壁面に形成されている。しかし、この構成に限られるわけではなく、容量絶縁膜を下部電極１３の内壁面に形成してもよい。このように、下部電極１３の形状を筒型とすることにより、下部電極１３の内壁面をキャパシタの静電容量のために用いることができる。
【００３７】
なお、キャパシタの下部電極１３の形状は、筒型に限られるものではなく、開口部１２Ａの内部を下部電極１３の材料で完全に充填したピラー型（柱型）としてもよい。
ピラー型の下部電極１３の場合でも、各下部電極１３を連結するように、応力を緩和した積層膜１４からなる支持部１４Ｓを形成して、下部電極１３の倒壊を防止することができる。
【００３８】
２つの下部電極１３の上端側は、支持部１４Ｓにより連結されている。支持部１４Ｓは、第１の支持膜１４ａ上に第２の支持膜１４ｂが積層された積層膜１４である。このように、支持部１４Ｓが下部電極１３を連結することにより、キャパシタの製造工程の途中に、下部電極１３の外壁面を露出させても、下部電極１３の倒壊を防止できる。
【００３９】
支持部１４Ｓは、第１の支持膜１４ａと第２の支持膜１４ｂとが積層された積層膜１４であることが好ましい。第１の支持膜１４ａと第２の支持膜１４ｂの積層順序はどちらを先にしてもよい。本実施形態では、支持部１４Ｓとして、第１の支持膜１４ａ上に第２の支持膜１４ｂを積層した積層膜１４を用いたが、第２の支持膜１４ｂ上に第１の支持膜１４ａを積層してもよい。
第１の支持膜１４ａは、圧縮応力（Ｃｏｍｐｒｅｓｓｉｖｅ  Ｓｔｒｅｓｓ）を有し、第２の支持膜１４ｂは引張応力（Ｔｅｎｓｉｌｅ  Ｓｔｒｅｓｓ）を有するので、いずれの場合でも、第１の支持膜１４ａと第２の支持膜１４ｂの応力は互いに打ち消され、支持部１４Ｓの応力を緩和でき、前記応力に起因するクラックの発生を防止し、支持部１４Ｓの崩壊及びこれによる下部電極１３の倒壊を防止できる。
【００４０】
支持部１４Ｓは、フッ酸に対する化学耐性を備えていることが好ましい。キャパシタの製造工程で、フッ酸を用いてエッチングを行って、下部電極１３の壁面を露出させるときに、支持部１４Ｓもフッ酸に曝されるためである。
【００４１】
積層膜１４を構成する第１の支持膜１４ａ及び第２の支持膜１４ｂとしては、例えば、シリコン窒化膜を用いることができる。しかし、シリコン窒化膜に限られるものではなく、シリコン窒化膜以外の絶縁膜を用いてもよい。
【００４２】
シリコン窒化膜は、フッ酸に対する化学耐性を備えるとともに、成膜方法に応じて圧縮方向及び引っ張り方向いずれかの応力を備える。そのため、例えば、第１の支持膜１４ａとして、Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（以下、ＨＤＰ−ＣＶＤという。）法で形成したシリコン窒化膜を用い、第２の支持膜１４ｂとして、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（以下、ＡＬＤという。）法で形成したシリコン窒化膜を用いることができる。
ＨＤＰ−ＣＶＤ法により形成したシリコン窒化膜は圧縮応力を有し、ＡＬＤ法により形成したシリコン窒化膜は引張応力を有し、これらの膜からなる積層膜は、応力が緩和されるためである。
【００４３】
ＡＬＤ法で形成したシリコン窒化膜の代わりに、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成したシリコン窒化膜を用いてもよい。ＬＰ−ＣＶＤ法により形成したシリコン窒化膜も引張応力を有し、フッ酸に対する化学耐性を備えているためである。
なお、ＡＬＤ法を用いると、ＬＰ−ＣＶＤ法よりも低温でシリコン窒化膜を形成することができるので、ＤＲＡＭ素子に加わる熱履歴を低減したいような場合には、ＡＬＤ法を用いればよい。
【００４４】
支持部１４Ｓを構成する積層膜１４は、２層構造に限定されず、３層以上の構造としてもよい。積層膜１４を３層以上の構造とする場合には、第１の支持膜１４ａと第２の支持膜１４ｂを交互に積層することが好ましい。第１の支持膜１４ａと第２の支持膜１４ｂの応力を互いにより効果的に打ち消して、支持部１４Ｓの応力を緩和でき、前記応力に起因するクラックの発生を防止し、支持部１４Ｓの崩壊及びこれによる下部電極１３の倒壊を防止できる。
【００４５】
例えば、基板側から第１の支持膜１４ａと、第２の支持膜１４ｂと、第１の支持膜１４ａとを積層する３層構造（以下、第１の支持膜１４ａ／第２の支持膜１４ｂ／第１の支持膜１４ａの３層構造と表記する。）、第２の支持膜１４ｂ／第１の支持膜１４ａ／第２の支持膜１４ｂの３層構造、第１の支持膜１４ａ／第２の支持膜１４ｂ／第１の支持膜１４ａ／第２の支持膜１４ｂの４層構造、第１の支持膜１４ａ／第２の支持膜１４ｂ／第１の支持膜１４ａ／第１の支持膜１４ａの層構造などとする。
第１の支持膜１４ａ／第２の支持膜１４ｂ／第１の支持膜１４ａの３層構造は、例えば、基板側からＨＤＰ−ＣＶＤ法で形成したシリコン窒化膜と、ＡＬＤ法で形成したシリコン窒化膜と、ＨＤＰ−ＣＶＤ法で形成したシリコン窒化膜と、の３層構造の積層膜１４で形成する。
【００４６】
第１の支持膜１４ａと第２の支持膜１４ｂの膜厚は特に限定されず、同じ膜厚としても、異なる膜厚としてもよい。積層膜１４の応力がもっとも緩和されるように、各膜の膜厚や成膜条件を調整する
【００４７】
第３の層間絶縁膜１１上には、下部電極１３と支持部１４Ｓを覆うとともに、空隙を埋めるように上部電極１５が形成されている。
なお、下部電極１３と上部電極１５との間には容量絶縁膜（不図示）が設けられており、下部電極１３、上部電極１５及び容量絶縁膜を有するキャパシタ素子Ｃａが形成されている。
【００４８】
図５（ｂ）に示すように、メモリセル部５１の外周側には、第３の層間絶縁膜１１上にシリコン酸化膜等からなる第４の層間絶縁膜１２が形成されている。そして、第４の層間絶縁膜１２に接するように下部電極１３が形成されており、下部電極１３は容量コンタクトパッド１０と接続されている。なお、下部電極１３は、容量コンタクトパッド１０を露出させるように設けられた外周溝１２Ｂを埋めるように形成されている。
【００４９】
外周溝１２Ｂの下部電極１３の上端側は、積層膜１４からなる外枠部１４Ｗと内枠部１４Ｕとに接続されている。
図２で示したように、支持部１４Ｓは、内枠部１４Ｕに連結されており、内枠部１４Ｕは第４の層間絶縁膜１２によって固定された下部電極１３に連結されているので、支持部１４Ｓは強固に支持され、キャパシタの製造工程の途中に、下部電極１３の壁面を露出させても、下部電極１３を倒壊させない構成とされている。
【００５０】
図５（ａ）および（ｂ）に示すように、上部電極１５を覆うように、第５の層間絶縁膜２０が形成されている。
また、第５の層間絶縁膜２０上には、アルミニウム（Ａｌ）または銅（Ｃｕ）等からなる配線層２１が形成されている。
更に、第５の層間絶縁膜２０及び配線層２１を覆うように、表面保護膜２２が形成されている。
以上の構成により、本発明の実施形態である半導体装置５０が形成されている。
【００５１】
＜半導体装置の製造方法＞
次に、本発明の実施形態である半導体装置の製造方法について説明する。
図６〜図１４は、本発明の実施形態である半導体装置５０の製造方法の一例を示す工程断面図である。なお、各図（ａ）は図２のＡ−Ａ’線の断面模式図であり、各図（ｂ）は図２のＢ−Ｂ’線の断面模式図である。また、特に断らない限り、各図（ａ）及び（ｂ）を参照して、メモリセル部５１のメモリセル及び外周領域の製造工程を同時に説明する。
【００５２】
まず、ＳＴＩ法により、Ｐ型のシリコンからなる半導体基板１の一面（主面）１ａに溝を形成した後、前記溝に酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設して、素子分離領域３を形成する。なお、素子分離領域３の位置及び大きさは、活性領域Ｋの位置及び大きさに合わせて適宜設定する。
次に、図６に示すように、素子分離領域３により区画された活性領域Ｋ内に、ＭＯＳトランジスタＴｒのゲート電極５用の溝２を形成する。溝２は、例えば、フォトレジスト・パターン（不図示）をマスクとして用いて、半導体基板１をシリコン・エッチングして形成する。
【００５３】
次に、熱酸化法により、半導体基板１のシリコン表面を酸化して、厚さ４ｎｍ程度の酸化シリコンからなる熱酸化膜を形成する。
なお、溝２の内壁面に形成された熱酸化膜はゲート絶縁膜５ａとなる。
ゲート絶縁膜５ａとしては、酸化シリコンと窒化シリコンの積層膜や、Ｈｉｇｈ−Ｋ膜（高誘電体膜）などを使用してもよい。
【００５４】
次に、ＣＶＤ法により、モノシラン（ＳｉＨ４）及びフォスヒン（ＰＨ３）を原料ガスとして、溝２の内部を完全に多結晶シリコン膜で充填する膜厚で、リン等のＮ型不純物が含有された多結晶シリコン膜を堆積する。
このとき、不純物を含まない多結晶シリコン膜を形成した後、イオン注入法にて、所望の不純物を多結晶シリコン膜に導入してもよい。
【００５５】
次に、スパッタリング法により、前記多結晶シリコン膜上に金属膜を５０ｎｍ程度の厚さで堆積する。前記金属膜としては、例えば、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属を用いる。
多結晶シリコン膜及び金属膜からなる多層膜が、ゲート電極５となる。
【００５６】
次に、プラズマＣＶＤ法により、モノシランとアンモニア（ＮＨ３）を原料ガスとして、前記金属膜上に、窒化シリコンなどの絶縁膜からなるキャップ層５ｃを厚さ７０ｎｍ程度で堆積する。
次に、キャップ層５ｃ上にフォトレジスト（不図示）を塗布した後、フォトリソグラフィ法により、マスクを用いて、ゲート電極５形成用のフォトレジストパターンを形成する。そして、前記フォトレジストパターンをマスクとして、キャップ層５ｃをエッチングする。
次に、フォトレジストパターンを除去した後、キャップ層５ｃをハードマスクとして用いて、金属膜及び多結晶シリコン膜をエッチングして、図７に示すように、ゲート電極５を形成する。ゲート電極５の上面にはキャップ層５ｃが形成されている。
【００５７】
次に、活性領域Ｋの半導体基板１の一面１ａにＮ型不純物としてリン（Ｐ）のイオン注入を行い、不純物拡散層８を形成する。
次に、ＣＶＤ法により、半導体基板１の一面１ａ側を覆うようにシリコン窒化膜を２０〜５０ｎｍ程度の厚さに堆積する。
次に、前記シリコン窒化膜をエッチバックして、図８に示すように、ゲート電極５の側壁を覆うように、サイドウォール５ｂを形成する。
【００５８】
次に、ＣＶＤ法により、キャップ層５ｃ及びサイドウォール５ｂを覆うように、酸化シリコン等からなるゲート層間絶縁膜４０を形成する。
次に、Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ（以下、ＣＭＰという。）法により、ゲート層間絶縁膜４０の表面をキャップ層５ｃの上面が露出するまで研磨して、ゲート電極５に由来する凹凸を平坦化する。
【００５９】
次に、基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストパターンからなるマスクを形成してエッチングを行う。前記開口は、キャップ層５ｃ及びサイドウォール５ｂを利用して、セルフアラインにてゲート電極５の間に設ける。
次に、ＣＶＤ法にて、半導体基板１の一面１ａ側に、リンを含有した多結晶シリコン膜を堆積した後、ＣＭＰ法により、多結晶シリコン膜の表面をキャップ層５ｃの上面が露出するまで研磨する。これにより、開口内に充填された多結晶シリコン膜からなる基板コンタクトプラグ９を形成する。
【００６０】
次に、ＣＶＤ法により、図９に示すように、キャップ層５ｃ、サイドウォール５ｂ、基板コンタクトプラグ９及びゲート層間絶縁膜４０を覆うように、酸化シリコンからなる第１の層間絶縁膜４を、例えば６００ｎｍ程度の厚みで形成する。
次に、ＣＭＰ法により第１の層間絶縁膜４を研磨して、その厚みを例えば３００ｎｍ程度とする。
なお、ゲート層間絶縁膜４０と第１の層間絶縁膜４とが同一の材料からなるので、図１０以降は、ゲート層間絶縁膜４０と第１の層間絶縁膜４とを合わせて第１の層間絶縁膜４と記載する。
【００６１】
次に、基板コンタクト部２０５ａの位置に、第１の層間絶縁膜４を貫通するコンタクトホールを形成して、基板コンタクトプラグ９の表面を露出させた後、このコンタクトホールを充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を堆積した積層膜を形成する。
次に、ＣＭＰ法にて、前記積層膜の表面を研磨して、前記積層膜をビット線コンタクトプラグ４Ａとする。
次に、第１の層間絶縁膜４上に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。
次に、図１０に示すように、ビット配線６及び第１の層間絶縁膜４を覆うように、酸化シリコン等からなる第２の層間絶縁膜７を形成する。
【００６２】
次に、図３の基板コンタクト部２０５ｂ、２０５ｃの位置に、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するコンタクトホールを形成して、基板コンタクトプラグ９の表面を露出させた後、これらのコンタクトホールを充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積した積層膜を形成する。
次に、ＣＭＰ法にて、前記積層膜の表面を研磨して、前記積層膜を容量コンタクトプラグ７Ａとする。
【００６３】
次に、第２の層間絶縁膜７上に、容量コンタクトプラグ７Ａと接続するように、タングステンを含む積層膜からなる容量コンタクトパッド１０を形成する。これにより、容量コンタクトプラグ７Ａと容量コンタクトパッド１０は導通を確保する。なお、容量コンタクトパッド１０の大きさは、後の工程で形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようにする。
【００６４】
また、メモリセル部５１の外周領域においても、後の工程で外周溝１２Ｂを形成する位置に、容量コンタクトパッド１０を形成する。
次に、図１１に示すように、容量コンタクトパッド１０及び第２の層間絶縁膜７を覆うように、窒化シリコンからなる第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する。
【００６５】
次に、第３の層間絶縁膜１１を覆うように、酸化シリコン等からなる第４の層間絶縁膜１２を、例えば、２μｍの厚さで堆積する。
次に、ＨＤＰ−ＣＶＤ法により、次のようにして、第４の層間絶縁膜１２を覆うように、シリコン窒化膜からなる第１の支持膜１４ａを堆積する。シリコン窒化膜からなる第１の支持膜１４ａの膜厚は、例えば、５０ｎｍ程度の厚さとする。
【００６６】
＜ＨＤＰ−ＣＶＤ法によるシリコン窒化膜の成膜＞
まず、成膜を行う半導体基板１を、ＨＤＰ−ＣＶＤ成膜装置のチャンバー（反応室）内に設けられたステージ上に１枚ずつ載置し、ステージ上に載置した半導体基板１を４５０〜５００℃の温度範囲となるように調整する。
次に、前記チャンバー内に原料ガスを供給すると共に、真空ポンプにより、前記チャンバー内を所定の真空度に維持する。原料ガスとして、シラン（ＳｉＨ４）ガスおよび窒素（Ｎ２）ガスを使用し、キャリアガスとしてはアルゴン（Ａｒ）等の不活性ガスを使用する。例えば、ＳｉＨ４ガス流量を１５０〜２５０ｓｃｃｍとし、Ｎ２ガス流量を２００〜３００ｓｃｃｍとなるようにする。
【００６７】
次に、前記チャンバーを取り巻くように配置したコイルに、ＲＦジェネレータから高周波電力（以下、ソースパワーという。）を供給して、前記チャンバー内に誘導結合によるプラズマを生成する。ソースパワーは７５００〜１２０００Ｗとする。
また、半導体基板１を載置するステージに、別に設けられたＲＦジェネレータから、独立した制御用の高周波電力（以下、バイアスパワーという。）を加える。バイアスパワーは、５００〜１５００Ｗとする。
【００６８】
このようにして、ＨＤＰ−ＣＶＤ成膜装置のチャンバー内にプラズマを発生させる。このとき、前記ソースパワーと前記バイアスパワーをそれぞれ独立して制御して、成膜に寄与するイオンの動きを制御し、堆積する膜の状態を調節する。
このような条件でＨＤＰ−ＣＶＤ法を実施することにより、所定の圧縮応力を有するシリコン窒化膜を形成することができる。また、ＨＤＰ−ＣＶＤ法で形成したシリコン窒化膜は、フッ酸に対する化学耐性を備える。
【００６９】
次に、ＡＬＤ法により、次のようにして、第１の支持膜１４ａを覆うように、窒化シリコンからなる第２の支持膜１４ｂを堆積する。
窒化シリコンからなる第２の支持膜１４ｂの膜厚は、例えば５０ｎｍ程度の厚さとする。
【００７０】
＜ＡＬＤ法によるシリコン窒化膜の成膜＞
まず、成膜を行う複数の半導体基板１を、ＡＬＤ成膜装置のプロセスチューブ（反応室）内に、相互に所定の間隔で収容する。なお、ＡＬＤ成膜装置としては、複数の半導体基板を同時に処理できるバッチ式の縦型ホットウォール装置を使用できる。ＡＬＤ成膜装置内には、電極が備えられており、ＲＦジェネレータから前記電極に高周波電力を供給することで、窒素原料ガスをプラズマ化した状態で供給することができる。
次に、真空ポンプにより、プロセスチューブ内を所定の真空度とし、プロセスチューブ内に収容した半導体基板１を４００〜６５０℃の温度範囲となるように調整する。
次に、シリコン原料ガスを供給して、半導体基板１上に概略シリコン原子１層分のシリコン膜を吸着させる（以下、ＡＬＤ第１工程という。）。シリコン原料ガスとして、例えば、ジクロルシラン（ＳｉＨ２Ｃｌ２）ガスを使用し、１〜３ｓｌｍの流量で所定の時間供給する。
次に、シリコン原料ガスの供給を止め、窒素原料ガスを供給して、吸着したシリコン膜をプラズマ化した窒素原料ガスによって窒化して、シリコン窒化膜を形成する（以下、ＡＬＤ第２工程という。）。窒素原料ガスとして、例えば、アンモニア（ＮＨ３）ガスを使用し、４〜６ｓｌｍの流量で所定の時間供給する。
【００７１】
ＡＬＤ第１工程とＡＬＤ第２工程を交互に繰り返すことにより、所望の膜厚の窒化シリコンを堆積する。
なお、ＡＬＤ第１工程とＡＬＤ第２工程の間では、窒素（Ｎ２）ガスなどのパージガスを供給して、残留ガスをプロセスチューブ外に排出する。
なお、各原料ガスは不活性ガスを用いて希釈した状態で供給してもよい。
このような条件でＡＬＤ法を実施することにより、引張応力を有するシリコン窒化膜を形成することができる。また、ＡＬＤ法で形成したシリコン窒化膜は、フッ酸に対する化学耐性を備える。
なお、各シリコン窒化膜の応力の絶対値は、成膜条件や膜厚の変更によって多少調節することができるが、各シリコン窒化膜の応力の絶対値を正確に一致させる必要はない。
【００７２】
これにより、膜厚が１００ｎｍ程度の積層膜１４が形成される。積層膜１４は第１の支持膜１４ａと第２の支持膜１４ｂとからなり、第１の支持膜１４ａと第２の支持膜１４ｂは互いに反対方向の応力特性を備えているので、積層膜１４全体としての応力が緩和される。積層膜１４の応力は緩和されているので、支持部１４Ｓにクラックを発生させない。
【００７３】
次に、キャパシタ素子の下部電極の形成位置１２Ａに、容量コンタクトパッド１０の表面を露出させるように、異方性ドライエッチングにより開口部を形成する。同時に、メモリセル部５１の外周に沿って、容量コンタクトパッド１０の表面を露出させるように、外周溝１２Ｂを形成する。
次に、図１２に示すように、積層膜１４の表面、開口部１２Ａおよび外周溝１２Ｂの内面を覆うように、窒化チタン膜からなる導電膜１３ｂを成膜する。なお、導電膜１３ｂとしては、窒化チタン以外の金属膜も使用可能である。
【００７４】
次に、開口部１２Ａおよび外周溝１２Ｂの導電膜１３ｂの内部を充填し、積層膜１４を覆うように、シリコン酸化膜等からなる保護膜１３ａを形成する。保護膜１３ａは、積層膜１４のパターニングの際に、下部電極の導電膜１３ｂを保護するための膜である。
次に、ＣＭＰ法によって、導電膜１３ｂが露出するまで、保護膜１３ａの表面の研磨を行い、更に、導電膜１３ｂ及び保護膜１３ａの表面の研磨を行い、導電膜１３ｂを下部電極１３とする。
次に、フォトレジストで形成したパターンをマスクとして、積層膜１４のパターニングを行い、図１３に示すように、積層膜１４を、支持部１４Ｓ、内枠部１４Ｕ及び外枠部１４Ｗとする。
支持部１４Ｓは、下部電極１３同士を連結する。また、支持部１４Ｓは、下部電極１３の側面の上端側に接触するように形成された内枠部１４Ｕに連結される。
【００７５】
次に、図１４に示すように、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行い、メモリセル部５１の第４の層間絶縁膜１２を除去して下部電極１３の外壁面を露出させるとともに、下部電極１３の内部に充填した保護膜１３ａを除去する。
なお、この湿式エッチングの際に、シリコン窒化膜で形成されている第３の層間絶縁膜１１は、第３の層間絶縁膜１１よりも下層に位置する素子等がエッチングされることを防止するストッパー膜として機能する。
また、積層膜１４が外周側の第４の層間絶縁膜１２を覆うように形成されているので、外周側の第４の層間絶縁膜１２は除去されない。
更に、図では省略しているが、積層膜１４は周辺回路部５２の上面を覆うように形成されているので、周辺回路部５２が薬液により除去されることもない。
【００７６】
次に、下部電極１３の外壁面を覆うように、容量絶縁膜（不図示）を形成する。
前記容量絶縁膜としては、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などの酸化物及び前記酸化物の積層体等からなる高誘電体膜を使用できる。
【００７７】
次に、下部電極１３及び支持部１４Ｓを覆うように、窒化チタン膜からなる上部電極１５を形成する。上部電極１５は、下部電極１３との間に容量絶縁膜を挟みこむ構造をとり、キャパシタ素子Ｃａとなる。
上部電極１５としては、窒化チタン膜以外の金属膜も使用可能である。また、上部電極１５として、窒化チタン膜上に多結晶シリコン等を積層してもよい。これにより、下部電極１３間にできる空隙部分をより密に充填できる。
【００７８】
次に、上部電極１５を覆うように、酸化シリコン等からなる第５の層間絶縁膜２０を形成する。
次に、キャパシタ素子の上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
次に、湿式エッチングの実施後、不要となった周辺回路部５２上の積層膜１４を除去する。周辺回路部５２上の積層膜１４を除去することで、周辺回路部５２に設けたＭＯＳ型トランジスタ等の電極に接続するコンタクトプラグを形成する際に、コンタクトホールを設けるドライエッチングを容易に行うことができる。
【００７９】
次に、第５の層間絶縁膜２０上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる配線層２１を形成する。
次に、第５の層間絶縁膜２０及び配線層２１を覆うように、酸窒化シリコン（ＳｉＯＮ）等からなる表面保護膜２２を形成する。
以上の工程により、図１〜図５に示す本発明の実施形態である半導体装置（ＤＲＡＭ素子）５０を製造する。
【００８０】
本発明の実施形態である半導体装置５０は、半導体基板１上に立設する複数の電極（下部電極）１３と、電極１３の立設を保持する支持部１４Ｓと、を備え、支持部１４Ｓが、圧縮応力を有する第１の支持膜１４ａと引張応力を有する第２の支持膜１４ｂとが積層されてなる積層膜１４である構成なので、キャパシタ素子の下部電極１３を支持部１４Ｓにより支持して、湿式エッチングを実施して下部電極１３の外壁面を露出させても、下部電極１３は倒壊しないようにできる。支持部１４Ｓは、また、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
更に、下部電極１３の微細化を進めても、湿式エッチングに際して下部電極１３が倒壊することを防止できる。
【００８１】
なお、開口部１２Ａで下部電極１３の外壁面に接触し、延在する方向において隣接する下部電極１３の間を連結して、下部電極を強固に支持する。支持部１４Ｓを少なくとも一部の領域で下部電極の外壁面に接触させれば、下部電極を安定して保持することができる。
また、積層膜１４は、フッ酸に対する化学耐性を備えるので、エッチング工程で、薬液から周辺回路部５２を保護できる。
【００８２】
本発明の実施形態である半導体装置５０は、第１の支持膜１４ａまたは第２の支持膜１４ｂのいずれかまたは両方が２層以上であり、第１の支持膜１４ａと第２の支持膜１４ｂが交互に積層されている構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８３】
本発明の実施形態である半導体装置５０は、電極（下部電極）１３が筒状である構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８４】
本発明の実施形態である半導体装置５０は、第１の支持膜１４ａ及び第２の支持膜１４ｂの少なくとも一方がシリコン窒化膜である構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８５】
本発明の実施形態である半導体装置５０は、電極（下部電極）１３と、電極１３の側面に形成された容量絶縁膜と、前記容量絶縁膜を電極１３との間に挟み込むように形成された別の電極１５と、を有するキャパシタ素子Ｃａを備えた構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８６】
本発明の実施形態である半導体装置５０の製造方法は、半導体基板１上に複数のコンタクトパッド１０を形成する工程と、コンタクトパッド１０を覆う層間絶縁膜１２を形成する工程と、層間絶縁膜１２上に、圧縮応力を有する第１の支持膜１４ａと引張応力を有する第２の支持膜１４ｂとを積層してなる積層膜１４を形成する工程と、層間絶縁膜１２と積層膜１４とを貫通し、コンタクトパッド１０を露出する開口部１２Ａを形成する工程と、コンタクトパッド１０に接するとともに、開口部１２Ａの内面を覆うように複数の電極（下部電極）１３を形成する工程と、積層膜１４をパターニングして、電極１３の各々の少なくとも一部に接する支持部１４Ｓを形成する工程と、層間絶縁膜１２を湿式エッチングして前記電極１３の外壁面を露出させる工程と、を有する構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８７】
本発明の実施形態である半導体装置５０の製造方法は、第１の支持膜１４ａを形成する方法がＨＤＰ−ＣＶＤ法であり、第２の支持膜１４ｂを形成する方法がＡＬＤ法またはＬＰ−ＣＶＤ法のいずれかである構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【００８８】
（第２の実施形態）
次に、本発明の実施形態である半導体装置の別の一例を説明する。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して以下の説明を行う。
図１５は、本発明の実施形態である半導体装置の平面構造の別の一例を示す概念図である。また、図１５に示すように、本発明の実施形態である半導体装置６０は、平面視略矩形状のＤＲＡＭ素子であり、複数の平面略矩形状のメモリセル部６１と周辺回路部５２とからなる。
図１６は、図１５に示す半導体装置のメモリセル部の平面概念図である。
図１７は、図１６に示すメモリセル部の図であって、図１７（ａ）は図１６のＣ−Ｃ’線の断面図であり、図１７（ｂ）は図１６のＤ−Ｄ’線の断面図である。
【００８９】
図１７に示すように、本発明の実施形態である半導体装置６０は、支持部１４Ｓの一部が、下部電極１３の筒内に充填されている。また、支持部１４Ｓの一部が、下部電極１３の筒内に充填されている。更に、下部電極１３の筒内に充填された支持部１４Ｓの一部が、第１の支持膜１４ａと第２の支持膜１４ｂとから構成されている。
【００９０】
次に、本発明の実施形態である半導体装置６０の製造方法について説明する。
まず、第１の実施形態の図６から図１１に示した工程断面図で示した製造方法と同一の製造工程を行う。
次に、第３の層間絶縁膜１１を覆うように、酸化シリコン等からなる第４の層間絶縁膜１２を、例えば、２μｍの厚さで堆積する。
【００９１】
次に、キャパシタ素子の下部電極の形成位置１２Ａに、容量コンタクトパッド１０の表面を露出させるように、異方性ドライエッチングにより開口部を形成する。同時に、メモリセル部５１の外周に沿って、容量コンタクトパッド１０の表面を露出させるように、外周溝１２Ｂを形成する。
次に、第４の層間絶縁膜１２の表面、開口部１２Ａのおよび外周溝１２Ｂの内面を覆うように、窒化チタン膜からなる導電膜１３ｂを成膜する。
次に、フォトレジストで形成したパターンをマスクとして、導電膜１３ｂのパターニングを行い、導電膜１３ｂを下部電極１３とする。
【００９２】
次に、ＨＤＰ−ＣＶＤ法により、第４の層間絶縁膜１２を覆うとともに、下部電極１３の内面を覆うように、シリコン窒化膜からなる第１の支持膜１４ａを堆積する。シリコン窒化膜からなる第１の支持膜１４ａの膜厚は、例えば、５０ｎｍ程度の厚さとする。
次に、ＡＬＤ法により、第１の支持膜１４ａを覆い、開口部１２Ａ及び外周溝１２Ｗの内部を埋めるように、シリコン窒化膜からなる第２の支持膜１４ｂを堆積する。シリコン窒化膜からなる第２の支持膜１４ｂの膜厚は、例えば、５０ｎｍ程度の厚さとする。
【００９３】
次に、フォトレジストで形成したパターンをマスクとして、積層膜１４のパターニングを行う。これにより、積層膜１４は、支持部１４Ｓ、内枠部１４Ｕ及び外枠部１４Ｗとされる。
【００９４】
次に、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行って、メモリセル部５１の第４の層間絶縁膜１２を除去し、下部電極１３の外壁面を露出させる。このとき、積層膜１４は外周側の第４の層間絶縁膜１２を覆うように形成されているので、外周側の第４の層間絶縁膜１２は除去されない。
【００９５】
図１８は、本発明の半導体装置の製造方法の別の一例を示す図であって、湿式エッチング後の半導体装置６０のメモリセル部６１の工程断面図である。図１８（ａ）は図１６のＣ−Ｃ’線の工程断面図であり、図１８（ｂ）は図１６のＤ−Ｄ’線の工程断面図である。
図１８に示すように、積層膜１４からなる支持部１４Ｓの一部は、下部電極１３内を充填するように形成されている。支持部１４Ｓは各下部電極１３の筒内に充填されることにより、下部電極１３の内部に充填された積層膜１４と支持部１４Ｓが一体となって下部電極１３を保持するので、下部電極１３を、第１の実施形態で示した構造より強固に支持することができる。  
【００９６】
本実施形態では、下部電極１３の内壁面をキャパシタの静電容量のために用いることができないが、下部電極１３の強度を向上させることができるので、下部電極１３の高さを高くして、キャパシタの静電容量を増加させることができる。なお、下部電極１３を高くして湿式エッチング時間を長くしても、積層膜１４は周辺回路部５２の上面を覆うように形成されているので、周辺回路部５２へ薬液は浸透されない。
【００９７】
本発明の実施形態である半導体装置６０は、支持部１４Ｓの一部が、電極（下部電極）１３の筒内に充填されている構成なので、下部電極１３の筒内に充填された支持部１４Ｓの一部が支持部１４Ｓを補強して、下部電極１３を倒壊させないようにできる。
【００９８】
本発明の実施形態である半導体装置６０は、電極（下部電極）１３の筒内に充填されてなる支持部１４Ｓの一部が、第１の支持膜１４ａと第２の支持膜１４ｂとからなる構成なので、下部電極１３の筒内に充填された第１の支持膜１４ａと第２の支持膜１４ｂとからなる積層膜１４の一部が支持部１４Ｓを補強して、下部電極１３を倒壊させないようにできる。
【００９９】
本発明の実施形態である半導体装置６０の製造方法は、半導体基板１上に複数のコンタクトパッド１０を形成する工程と、コンタクトパッド１０を覆う層間絶縁膜１２を形成する工程と、層間絶縁膜１２を貫通し、コンタクトパッド１０を露出する開口部１２Ａを形成する工程と、コンタクトパッド１０に接するとともに、開口部１２Ａの内面を覆うように複数の筒状の電極１３を形成する工程と、層間絶縁膜１２上を覆うとともに筒状の電極１３の筒内を充填するように、圧縮応力を有する第１の支持膜１２ａと引張応力を有する第２の支持膜１２ｂとを積層してなる積層膜１４を形成する工程と、積層膜１４をパターニングして、前記電極１３の各々の少なくとも一部に接する支持部１４Ｓを形成する工程と、層間絶縁膜１２を湿式エッチングして電極１３の外壁面を露出させる工程と、を有する構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【０１００】
（第３の実施形態）
次に、本発明の実施形態である半導体装置の更に別の一例を説明する。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して以下の説明を行う。
図１９は、本発明の実施形態である半導体装置の平面構造の一例を示す概念図である。
図１９に示すように、本発明の実施形態である半導体装置７０は、平面視略矩形状のＤＲＡＭ素子であり、複数の平面略矩形状のメモリセル部７１と周辺回路部５２とからなる。
図２０は、図１９に示す半導体装置のメモリセル部の平面概念図である。
図２１は、図２０に示すメモリセル部の図であって、図２１（ａ）は図１９のＥ−Ｅ’線の断面図であり、図２１（ｂ）は図１９のＦ−Ｆ’線の断面図である。
【０１０１】
図２１に示すように、本発明の実施形態である半導体装置７０は、支持部１４Ｓの一部が、下部電極１３の筒内に充填されている。また、下部電極１３の筒内に充填されてなる支持部１４Ｓの一部が、第１の支持膜１４ａまたは第２の支持膜１４ｂから構成されている。
【０１０２】
次に、本発明の実施形態である半導体装置７０の製造方法について説明する。
まず、第１の実施形態の図６から図１１に示した工程断面図で示した製造方法と同一の製造工程を行う。
次に、第３の層間絶縁膜１１を覆うように、酸化シリコン等からなる第４の層間絶縁膜１２を、例えば、２μｍの厚さで堆積する。
次に、第４の層間絶縁膜１２を覆うように、ＨＤＰ−ＣＶＤ法により、第４の層間絶縁膜１２を覆うようにシリコン窒化膜からなる第１の支持膜１４ａを堆積する。シリコン窒化膜からなる第１の支持膜１４ａの膜厚は、例えば、５０ｎｍ程度の厚さとする。
【０１０３】
次に、キャパシタ素子の下部電極の形成位置１２Ａに、容量コンタクトパッド１０の表面を露出させるように、異方性ドライエッチングにより開口部を形成する。同時に、メモリセル部５１の外周に沿って、容量コンタクトパッド１０の表面を露出させるように、外周溝１２Ｂを形成する。
次に、第１の支持膜１４ａの表面、開口部１２Ａの内面および外周溝１２Ｂの内面を覆うように、窒化チタン膜からなる導電膜１３ｂを成膜する。
次に、フォトレジストで形成したパターンをマスクとして、導電膜１３ｂのパターニングを行う。これにより、導電膜１３ｂは下部電極１３とされる。
【０１０４】
次に、ＡＬＤ法により、第１の支持膜１４ａを覆い、下部電極１３の内面を充填するように、シリコン窒化膜からなる第２の支持膜１４ｂを堆積する。第２の支持膜１４ｂの膜厚は、例えば、５０ｎｍ程度の厚さとする。
次に、フォトレジストで形成したパターンをマスクとして、第２の支持膜１４ｂのパターニングを行い、支持部１４Ｓ、内枠部１４Ｕ及び外枠部１４Ｗを形成する。
【０１０５】
次に、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行って、メモリセル部５１の第４の層間絶縁膜１２を除去し、下部電極１３の外壁面を露出させる。このとき、積層膜１４が外周側の第４の層間絶縁膜１２を覆うように形成されているので、外周側の第４の層間絶縁膜１２は除去されない。
【０１０６】
図２２は、本発明の半導体装置の製造方法の別の一例を示す図であって、湿式エッチング後の半導体装置７０のメモリセル部７１の工程断面図である。図２２（ａ）は図２０のＥ−Ｅ’線の工程断面図であり、図２２（ｂ）は図２０のＦ−Ｆ’線の工程断面図である。
図２２に示すように、積層膜１４からなる支持部１４Ｓの一部は、下部電極１３内を充填するように形成されている。支持部１４Ｓは各下部電極１３の筒内に充填されることにより、下部電極１３の内部に充填された積層膜１４と支持部１４Ｓが一体となって下部電極１３を保持するので、下部電極１３を、第１の実施形態で示した構造より強固に支持することができる。
【０１０７】
本実施形態では、下部電極１３の内壁面をキャパシタの静電容量のために用いることができないが、下部電極１３の強度を向上させることができるので、下部電極１３の高さを高くして、キャパシタの静電容量を増加させることができる。なお、下部電極１３を高くして湿式エッチング時間を長くしても、積層膜１４は周辺回路部５２の上面を覆うように形成されているので、周辺回路部５２への薬液の浸透を防止することができる。
【０１０８】
半導体装置の微細化を進めて、開口部１２Ａの開口幅（内径）を小さくして、下部電極１３内に積層膜１４を充填するスペースが確保できない場合でも、本実施形態で示した構造を適用して、下部電極１３を強固に保持することができる。
【０１０９】
本発明の実施形態である半導体装置７０は、支持部１４Ｓの一部が、下部電極１３の筒内に充填されている構成なので、下部電極１３の筒内に充填された支持部１４Ｓの一部が支持部１４Ｓを補強して、下部電極１３を倒壊させないようにできる。
【０１１０】
本発明の実施形態である半導体装置７０は、下部電極１３の筒内に充填されてなる支持部１４Ｓの一部が、第１の支持膜１４ａまたは第２の支持膜１４ｂからなる構成なので、下部電極１３の筒内に充填された第１の支持膜１４ａまたは第２の支持膜１４ｂの一部が支持部１４Ｓを補強して、下部電極１３を倒壊させないようにできる。
【０１１１】
本発明の実施形態である半導体装置７０の製造方法は、半導体基板１上に複数のコンタクトパッド１０を形成する工程と、コンタクトパッド１０を覆う層間絶縁膜１２を形成する工程と、層間絶縁膜１２上に、圧縮応力を有する第１の支持膜１４ａ及び引張応力を有する第２の支持膜１４ｂのうちいずれか一方の支持膜を形成する工程と、層間絶縁膜１２及び前記支持膜を貫通し、コンタクトパッド１０を露出する開口部１２Ａを形成する工程と、コンタクトパッド１０に接するとともに、開口部１２Ａの内面を覆うように複数の筒状の電極１３を形成する工程と、前記支持膜上を覆うとともに筒状の電極１３の筒内を充填するように、第１の支持膜１２ａ及び第２の支持膜１２ｂのうちの他方の支持膜を形成し、電極１３間に第１の支持膜１４ａと第２の支持膜１４ｂとを積層してなる積層膜１４を形成する工程と、積層膜１４をパターニングして、電極１３の各々の少なくとも一部に接する支持部１４Ｓを形成する工程と、層間絶縁膜１２を湿式エッチングして電極１３の外壁面を露出させる工程と、を有する構成なので、応力の方向の異なる少なくとも２層の膜を積層することにより、支持部１４Ｓの応力を緩和でき、キャパシタＣａの製造工程の湿式エッチングの際に、キャパシタＣａの下部電極１３の外壁面を露出させたときでも、キャパシタＣａの下部電極１３を支える支持部１４Ｓにクラックを発生させず、支持部１４Ｓの強度を維持して、下部電極１３を倒壊させないようにできる。
【実施例】
【０１１２】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
図１〜図５に示す実施例１の半導体装置を、次のようにして製造した。
まず、所定の洗浄を行ったＰ型のシリコンからなる半導体基板１の一面（主面）に、ＳＴＩ法により溝を形成した後、前記溝に酸化シリコン（ＳｉＯ２）を埋設して、素子分離領域を形成した。
次に、素子分離領域により区画された活性領域内に、フォトレジストパターンをマスクとして用いて、半導体基板をシリコン・エッチングして、ＭＯＳトランジスタのゲート電極用の溝を形成した。
【０１１３】
次に、熱酸化法により、半導体基板のシリコン表面を酸化して、厚さ４ｎｍの酸化シリコンからなる熱酸化膜（ゲート絶縁膜）を形成した。
次に、ＣＶＤ法により、モノシラン（ＳｉＨ４）及びフォスヒン（ＰＨ３）を原料ガスとして、溝の内部を完全に多結晶シリコン膜で充填する膜厚で、リンが含有された多結晶シリコン膜を堆積した。
次に、スパッタリング法により、前記多結晶シリコン膜上にタングステンからなる金属膜を５０ｎｍの厚さで堆積した。
【０１１４】
次に、プラズマＣＶＤ法により、モノシランとアンモニア（ＮＨ３）を原料ガスとして、前記金属膜上に、窒化シリコンなどの絶縁膜からなるキャップ層を厚さ７０ｎｍで堆積した。
次に、キャップ層上にフォトレジストを塗布した後、フォトリソグラフィ法により、マスクを用いて、ゲート電極形成用のフォトレジストパターンを形成し、これをマスクとして、キャップ層をエッチングした。
次に、前記フォトレジストパターンを除去した後、キャップ層をハードマスクとして用いて、金属膜及び多結晶シリコン膜をエッチングして、ゲート電極を形成した。
【０１１５】
次に、活性領域の半導体基板の一面にＮ型不純物としてリン（Ｐ）のイオン注入を行い、不純物拡散層を形成した。
次に、ＣＶＤ法により、半導体基板の一面側を覆うようにシリコン窒化膜を２０ｎｍの厚さに堆積した後、前記シリコン窒化膜をエッチバックして、ゲート電極の側壁を覆うように、サイドウォールを形成した。
【０１１６】
次に、ＣＶＤ法により、キャップ層及びサイドウォールを覆うように、酸化シリコン等からなるゲート層間絶縁膜を形成した後、ＣＭＰ法により、ゲート層間絶縁膜の表面をキャップ層の上面が露出するまで研磨して、ゲート電極に由来する凹凸を平坦化した。
次に、基板コンタクト部の位置に開口部を形成するように、フォトレジストパターンからなるマスクを形成してエッチングを行った。前記開口部は、キャップ層及びサイドウォールを利用して、セルフアラインにてゲート電極の間に設けた。
【０１１７】
次に、ＣＶＤ法にて、半導体基板の一面側に、リンを含有した多結晶シリコン膜を堆積した後、ＣＭＰ法により、多結晶シリコン膜の表面をキャップ層の上面が露出するまで研磨し、開口部内に多結晶シリコン膜からなる基板コンタクトプラグを形成した。
次に、ＣＶＤ法により、キャップ層、サイドウォール、基板コンタクトプラグ及びゲート層間絶縁膜を覆うように、酸化シリコンからなる第１の層間絶縁膜を例えば６００ｎｍの厚みで形成した後、ＣＭＰ法により、第１の層間絶縁膜を研磨して、その厚みを３００ｎｍとした。
【０１１８】
次に、基板コンタクト部の位置に、第１の層間絶縁膜を貫通するコンタクトホールを形成して、一の基板コンタクトプラグの表面を露出させた後、このコンタクトホールを充填するように、ＴｉＮ／Ｔｉのバリア膜上にタングステン（Ｗ）を堆積した積層膜を形成した。
次に、ＣＭＰ法にて、前記積層膜の表面を研磨して、前記積層膜をビット線コンタクトプラグとした。
次に、第１の層間絶縁膜上に、ビット線コンタクトと接続するようにビット配線を形成した後、ビット配線及び第１の層間絶縁膜を覆うように、酸化シリコン等からなる第２の層間絶縁膜を形成した。
【０１１９】
次に、別の基板コンタクト部の位置に、第１の層間絶縁膜及び第２の層間絶縁膜を貫通するコンタクトホールを形成して、基板コンタクトプラグの表面を露出させた後、これらのコンタクトホールを充填するように、ＴｉＮ／Ｔｉのバリア膜上にタングステン（Ｗ）を積層した膜を堆積した積層膜を形成した。
次に、ＣＭＰ法にて、前記積層膜の表面を研磨して、前記積層膜を容量コンタクトプラグとした。
【０１２０】
次に、第２の層間絶縁膜上に、容量コンタクトプラグと接続するように、タングステンを含む積層膜からなる容量コンタクトパッドを形成して、容量コンタクトプラグと容量コンタクトパッドの導通を確保した。容量コンタクトパッドの大きさは、キャパシタ素子の下部電極の底部のサイズの２倍にした。
また、メモリセル部の外周領域においても、外周溝を形成する位置に、容量コンタクトパッドを形成した。次に、容量コンタクトパッド及び第２の層間絶縁膜を覆うように、窒化シリコンからなる第３の層間絶縁膜を、６０ｎｍの厚さで堆積した。
次に、第３の層間絶縁膜を覆うように、酸化シリコン等からなる第４の層間絶縁膜を、２μｍの厚さで堆積した。
【０１２１】
次に、第４の層間絶縁膜を堆積した半導体基板を、ＨＤＰ−ＣＶＤ成膜装置のチャンバー（反応室）内に設けられたステージ上に１枚ずつ載置し、ステージ上に載置した半導体基板の温度を４５０〜５００℃の温度範囲となるように調整した。
次に、前記チャンバー内に原料ガスを供給すると共に、真空ポンプにより、前記チャンバー内を所定の真空度に維持した。原料ガスとして、シラン（ＳｉＨ４）ガスおよび窒素（Ｎ２）ガスを使用し、ＳｉＨ４ガス流量を１５０〜２５０ｓｃｃｍとし、Ｎ２ガス流量を２００〜３００ｓｃｃｍとなるようにし、キャリアガスとしてはアルゴン（Ａｒ）の不活性ガスを使用した。
【０１２２】
次に、前記チャンバーを取り巻くように配置したコイルに、ＲＦジェネレータから高周波電力（以下、ソースパワーという。）を供給して、前記チャンバー内に誘導結合によるプラズマを生成した。ソースパワーは７５００〜１２０００Ｗとした。
また、半導体基板を載置するステージに、別に設けられたＲＦジェネレータから、独立した制御用の高周波電力（以下、バイアスパワーという。）を加えた。バイアスパワーは５００〜１５００Ｗとした。
この状態で、ＨＤＰ−ＣＶＤ成膜装置のチャンバー内にプラズマを発生させ、前記ソースパワーと前記バイアスパワーをそれぞれ独立して制御して、成膜に寄与するイオンの動きを制御し、堆積する膜の状態を調節した。
このようにして、ＨＤＰ−ＣＶＤ法により、第４の層間絶縁膜を覆うように、シリコン窒化膜からなる第１の支持膜を堆積した。シリコン窒化膜からなる第１の支持膜の膜厚は、５０ｎｍの厚さとした。
【０１２３】
次に、第１の支持膜を成膜した半導体基板を、ＡＬＤ成膜装置のプロセスチューブ（反応室）内に、相互に所定の間隔で収容した。なお、ＡＬＤ成膜装置としては、複数の半導体基板を同時に処理できるバッチ式の縦型ホットウォール装置を使用した。次に、前記プロセスチューブ内を、真空ポンプにより排気して、所定の真空度に維持した。
【０１２４】
次に、プロセスチューブ内に収容した半導体基板を４００〜６５０℃の温度範囲となるように調整した。
次に、シリコン原料ガスを供給して、半導体基板１上に概略シリコン原子１層分のシリコン膜を吸着させた（ＡＬＤ第１工程）。シリコン原料ガスとして、ジクロルシラン（ＳｉＨ２Ｃｌ２）ガスを使用し、ＳｉＨ２Ｃｌ２ガスを１〜３ｓｌｍの流量で所定の時間供給した。
次に、シリコン原料ガスの供給を止め、窒素原料ガスを供給して、吸着したシリコン膜をプラズマ化した窒素原料ガスによって窒化して、シリコン窒化膜を形成した（ＡＬＤ第２工程）。窒素原料ガスとして、アンモニア（ＮＨ３）ガスを使用し、ＮＨ３ガスを４〜６ｓｌｍの流量で所定の時間供給した。
【０１２５】
ＡＬＤ第１工程とＡＬＤ第２工程を交互に繰り返すことにより、所望の膜厚の窒化シリコンを堆積した。
なお、ＡＬＤ第１工程とＡＬＤ第２工程の間では、パージガスとして窒素（Ｎ２）ガスを供給して、残留ガスをプロセスチューブ外に排出した。
このようにして、ＡＬＤ法により、第１の支持膜を覆うように、窒化シリコンからなる第２の支持膜を堆積した。窒化シリコンからなる第２の支持膜の膜厚は、５０ｎｍの厚さとした。
【０１２６】
次に、キャパシタ素子の下部電極の形成位置に、容量コンタクトパッドの表面を露出させるように、異方性ドライエッチングにより開口部を形成した。同時に、メモリセル部の外周に沿って、容量コンタクトパッドの表面を露出させるように、外周溝を形成した。次に、積層膜の表面、前記開口部および前記外周溝の内面を覆うように、窒化チタン膜を成膜した。
【０１２７】
次に、前記開口部および前記外周溝の内部を充填し、積層膜を覆うように、シリコン酸化膜からなる保護膜を形成した。
次に、ＣＭＰ法によって、窒化チタン膜が露出するまで、前記保護膜の研磨を行い、窒化チタン膜を下部電極とした。
次に、フォトレジストで形成したパターンをマスクとして、積層膜のパターニングを行い、積層膜を支持部、内枠部及び外枠部とした。
【０１２８】
次に、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行い、メモリセル部の第４の層間絶縁膜を除去して、下部電極の外壁面を露出させるとともに、下部電極の内部に充填した保護用のシリコン酸化膜を除去した。このとき、積層膜は外周側の第４の層間絶縁膜を覆うように形成したので、外周側の第４の層間絶縁膜は除去されなかった。
【０１２９】
これにより、湿式エッチング後、図１４に示す断面構造体を製造した。前記断面構造体は、キャパシタ素子の下部電極の上端側が支持部により保持されているので、湿式エッチングを実施して下部電極の外壁面を露出させても、下部電極は倒壊しなかった。また、支持部は、応力が緩和された積層膜からなる構成なので、湿式エッチングの実施によって、支持部の下端側に位置する第４の層間絶縁膜が除去されても、支持部にクラックを生じさせなかった。
【０１３０】
なお、シリコン窒化膜からなる第３の層間絶縁膜は、この湿式エッチングの際のストッパー膜として機能し、第３の層間絶縁膜よりも下層に位置する素子等がエッチングされることはなかった。更に、積層膜を周辺回路部の上面を覆うように形成したので、周辺回路部が薬液により除去されることもなかった。
【０１３１】
次に、下部電極の外壁面を覆うように、酸化ハフニウム（ＨｆＯ２）からなる容量絶縁膜を形成してから、下部電極及び支持部を覆うように、窒化チタン膜からなる上部電極を形成して、キャパシタ素子Ｃａを形成した。
次に、上部電極を覆うように、酸化シリコン等からなる第５の層間絶縁膜を形成し、キャパシタ素子の上部電極に電位（プレート電位）を与えるための引き出し用コンタクトプラグを形成し、湿式エッチングの実施後、不要となった周辺回路部上の積層膜を除去した。
次に、第５の層間絶縁膜上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる配線層を形成し、第５の層間絶縁膜及び配線層を覆うように、酸窒化シリコン（ＳｉＯＮ）からなる表面保護膜を形成した。
以上の工程により、図１〜５に示す半導体装置（ＤＲＡＭ素子）を製造した。
【０１３２】
（実施例２）
図１５〜１７に示す実施例２の半導体装置を、次のようにして製造した。
まず、実施例１と同様にして、第３の層間絶縁膜の成膜までの工程を行った。
次に、第３の層間絶縁膜を覆うように、酸化シリコンからなる第４の層間絶縁膜を、２μｍの厚さで堆積した。
【０１３３】
次に、キャパシタ素子の下部電極の形成位置に、容量コンタクトパッドの表面を露出させるように、異方性ドライエッチングにより開口部を形成した。同時に、メモリセル部の外周に沿って、容量コンタクトパッドの表面を露出させるように、外周溝を形成した。
次に、積層膜の表面、開口部および外周溝の内面を覆うように、窒化チタン膜を成膜した後、フォトレジストで形成したパターンをマスクとして、窒化チタン膜のパターニングを行い、窒化チタン膜を下部電極とした。
【０１３４】
次に、ＨＤＰ−ＣＶＤ法により、第４の層間絶縁膜を覆うとともに、開口部及び外周溝の内面を覆うように形成された下部電極の内面を覆うように、シリコン窒化膜からなる第１の支持膜を堆積した。第１の支持膜の膜厚は、５０ｎｍとした。
次に、ＡＬＤ法により、第１の支持膜を覆い、下部電極内を充填するように、シリコン窒化膜からなる第２の支持膜を堆積した。シリコン窒化膜からなる第２の支持膜の膜厚は、５０ｎｍとした。
【０１３５】
次に、フォトレジストで形成したパターンをマスクとして、積層膜のパターニングを行い、積層膜を、支持部、内枠部及び外枠部とした。
次に、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行って、メモリセルの第４の層間絶縁膜を除去し、下部電極の外壁面を露出させ、図１８に示す断面構造体を製造した。
図１８に示す断面構造体は、キャパシタ素子の下部電極の上端側が支持部により支持されているので、湿式エッチングを実施して下部電極の外壁面を露出させても、下部電極は倒壊しなかった。また、支持部にクラックは生じなかった。
【０１３６】
次に、実施例１と同様にして、容量絶縁膜、上部電極、第５の層間絶縁膜、引き出し用コンタクトプラグ、配線層、表面保護膜を形成した。以上の工程により、図１５〜１７に示す実施例２の半導体装置（ＤＲＡＭ素子）を製造した。
【０１３７】
（実施例３）
図１９〜２１に示す実施例３の半導体装置を、次のようにして製造した。
まず、実施例１と同様にして、第３の層間絶縁膜の成膜までの工程を行った。
次に、第３の層間絶縁膜を覆うように、酸化シリコンからなる第４の層間絶縁膜を、２μｍの厚さで堆積した。
次に、ＨＤＰ−ＣＶＤ法により、第４の層間絶縁膜を覆うように、シリコン窒化膜からなる第１の支持膜を堆積した。第１の支持膜の膜厚は、５０ｎｍとした。
【０１３８】
次に、キャパシタ素子の下部電極の形成位置に、容量コンタクトパッドの表面を露出させるように、異方性ドライエッチングにより開口部を形成した。同時に、メモリセル部の外周に沿って、容量コンタクトパッドの表面を露出させるように、外周溝を形成した。
次に、第１の支持膜の表面、開口部および外周溝の内面を覆うように、窒化チタン膜を成膜した。
次に、フォトレジストで形成したパターンをマスクとして、窒化チタン膜のパターニングを行い、窒化チタン膜を下部電極とした。
【０１３９】
次に、ＡＬＤ法により、第１の支持膜を覆い、下部電極の内面を充填するように、シリコン窒化膜からなる第２の支持膜を堆積した。第２の支持膜の膜厚は、５０ｎｍとした。
次に、フォトレジストで形成したパターンをマスクとして、第２の支持膜のパターニングを行い、支持部、内枠部及び外枠部を形成した。
【０１４０】
次に、フッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行って、メモリセルの第４の層間絶縁膜を除去し、下部電極の外壁面を露出させた。これにより、湿式エッチング後、図２２に示す断面構造体を製造した。
図２２に示す断面構造体は、キャパシタ素子の下部電極の上端側が支持部により支持されているので、湿式エッチングを実施して下部電極の外壁面を露出させても、下部電極は倒壊しなかった。また、支持部にクラックは生じなかった。
【０１４１】
次に、実施例１と同様にして、容量絶縁膜、上部電極、第５の層間絶縁膜、引き出し用コンタクトプラグ、配線層、表面保護膜を形成した。
以上の工程により、図１９〜２１に示す実施例３の半導体装置（ＤＲＡＭ素子）を製造した。
【産業上の利用可能性】
【０１４２】
本発明は、半導体装置およびその製造方法に関するものであり、特に、クラックの発生を防止した支持部を有し、下部電極の倒壊を防止した半導体装置およびその製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【０１４３】
１…半導体基板、１ａ…一面（主面）、２…溝、３…素子分離領域、４…第１の層間絶縁膜、４Ａ…ビット線コンタクトプラグ、５…ゲート電極、５ａ…ゲート絶縁膜、５ｂ…サイドウォール、５ｃ…キャップ層、６…ビット配線、７…第２の層間絶縁膜、７Ａ…コンタクトプラグ、８…不純物拡散領域、９…基板コンタクトプラグ、１０…容量コンタクトパッド、１１…第３の層間絶縁膜、１２…第４の層間絶縁膜（層間絶縁膜）、１２Ａ…コンタクトホール、１２Ｂ…外周溝、１２ｃ…内周、１３…下部電極、１３ａ…保護膜、１３ｂ…導電膜、１４…積層膜、１４ａ…第１の支持膜、１４ｂ…第２の支持膜、１４Ｓ…支持部、１４Ｕ…内枠部、１４Ｗ…外枠部、１５…上部電極、２０…第５の層間絶縁膜、２１…配線層、２２…表面保護膜、４０…ゲート層間絶縁膜、５０…半導体装置（ＤＲＡＭ素子）、５１…メモリセル部、５１ｃ…外周、５２…周辺回路部、６０…半導体装置（ＤＲＡＭ素子）、６１…メモリセル部、７０…半導体装置（ＤＲＡＭ素子）、７１…メモリセル部、２０５ａ、２０５ｂ、２０５ｃ…基板コンタクト部、Ｃａ…キャパシタ素子、Ｋ…活性領域、Ｔｒ…トランジスタ、Ｗ…ゲート配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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