(57)【要約】【課題】デバイス後工程で薄型化され、且つ、裏面研磨される半導体デバイス用として好適なシリコンウェーハを提供する。【解決手段】シリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入（ステップＳ１２ａ）した後、結晶回復熱処理を行うことなく、シリコン基板をエピタキシャル成長装置に搬送する（ステップＳ１３ａ）。そして、エピタキシャル成長装置を用いて結晶回復熱処理を行い（ステップＳ１４ａ），次いで、エピタキシャル膜を形成する（ステップＳ１５ａ）。本発明によれば、結晶回復熱処理のための専用の熱処理装置が不要となる。これにより工程数の増加が防止されることから、安価なシリコンウェーハ及び半導体デバイスを提供することが可能となる。【選択図】図５
2011044590.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、
前記イオン注入工程を行った後、結晶回復熱処理を行うことなく、前記シリコン基板をエピタキシャル成長装置に搬送する搬送工程と、
前記エピタキシャル成長装置を用いて結晶回復熱処理を行う結晶回復熱処理工程と、
前記結晶回復熱処理工程を行った後、前記エピタキシャル成長装置を用いて前記シリコン基板の前記イオン注入を行った側の表面にエピタキシャル膜を形成するエピタキシャル工程と、を備えることを特徴とするシリコンウェーハの製造方法。
【請求項２】
前記イオン注入工程においては、アルゴン、ボロン、フッ素、炭素、ケイ素、リン及び窒素からなる群より選ばれた１又は２以上のイオン種をイオン注入することを特徴とする請求項１に記載のシリコンウェーハの製造方法。
【請求項３】
前記結晶回復熱処理工程は、前記シリコン基板を水素雰囲気下で７５０℃以上、１２００℃以下の温度に１０秒以上保持する水素ベーク工程と兼用することを特徴とする請求項１又は２に記載のシリコンウェーハの製造方法。
【請求項４】
前記結晶回復熱処理工程は、５００℃以上、９００℃以下に設定された前記エピタキシャル成長装置内に前記シリコン基板をロードした後、１℃／秒以上、１５℃／秒以下の昇温レートで１２００℃以下に昇温することによって行うことを特徴とする請求項１又は２に記載のシリコンウェーハの製造方法。
【請求項５】
前記結晶回復熱処理工程は、前記エピタキシャル成長装置内に前記シリコン基板をロードした後、５００℃以上、９００℃以下の温度に１０秒以上保持することによって行うことを特徴とする請求項１又は２に記載のシリコンウェーハの製造方法。
【請求項６】
前記イオン注入工程は、前記シリコン基板の表面にスルー酸化膜を形成することなく行うことを特徴とする請求項１乃至５のいずれか一項に記載のシリコンウェーハの製造方法。
【請求項７】
シリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、
前記イオン注入工程を行った後、結晶回復熱処理を行うことなく、前記シリコン基板をエピタキシャル成長装置に搬送する搬送工程と、
前記エピタキシャル成長装置を用いて結晶回復熱処理を行う結晶回復熱処理工程と、
前記結晶回復熱処理工程を行った後、前記エピタキシャル成長装置を用いて前記シリコン基板の前記イオン注入を行った側の表面にエピタキシャル膜を形成するエピタキシャル工程と、
前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、
前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンウェーハの製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）に搭載される半導体デバイス用として好適なシリコンウェーハの製造方法に関する。また、本発明は、ＭＣＰへの搭載が好適な半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制すべく、ゲッタリングを行うことが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。
【０００３】
一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。
【０００４】
しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。
【０００５】
ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。
【０００６】
このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。
【０００７】
これに関し、特許文献１には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を形成する方法などが挙げられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−４１２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、多結晶シリコン膜や窒化膜の堆積にはＣＶＤ装置などの成膜装置が必要であり、またイオン注入にはイオン注入装置が必要であることから、デバイス後工程でこれらの工程を実施することは量産品においては現実的ではない。また、シリカ粒子を用いて裏面にダメージを与える方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。
【００１０】
このような問題を解決すべく本発明者らが鋭意研究を重ねた結果、デバイス形成前のシリコン基板に１×１０１３ａｔｏｍｓ／ｃｍ２以上のドーズ量でイオン注入することによってあらかじめダメージ層を形成しておけば、その後シリコン基板の表面に非常に薄いエピタキシャル膜を形成するだけで、薄型化される半導体デバイス用のシリコンウェーハとして量産適用が可能であることを見いだした。
【００１１】
しかしながら、１×１０１３ａｔｏｍｓ／ｃｍ２以上のドーズ量でイオン注入を行うと、シリコン基板の表面に強い結晶ダメージが形成されるため、そのままの状態では良好なエピタキシャル膜を成長させることは困難となる。このため、イオン注入を行った後、エピタキシャル成長装置に搬送する前に、シリコン基板を一旦熱処理装置に搬送し、この熱処理装置を用いて結晶回復熱処理を行う必要がある。この場合、工程数の増加により生産性が低下するという問題があった。
【００１２】
本発明は、このような課題を解決すべくなされたものである。
【課題を解決するための手段】
【００１３】
本発明によるシリコンウェーハの製造方法は、シリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、前記イオン注入工程を行った後、結晶回復熱処理を行うことなく、前記シリコン基板をエピタキシャル成長装置に搬送する搬送工程と、前記エピタキシャル成長装置を用いて結晶回復熱処理を行う結晶回復熱処理工程と、前記結晶回復熱処理工程を行った後、前記エピタキシャル成長装置を用いて前記シリコン基板の前記イオン注入を行った側の表面にエピタキシャル膜を形成するエピタキシャル工程と、を備えることを特徴とする。
【００１４】
本発明による半導体デバイスの製造方法は、シリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、前記イオン注入工程を行った後、結晶回復熱処理を行うことなく、前記シリコン基板をエピタキシャル成長装置に搬送する搬送工程と、前記エピタキシャル成長装置を用いて結晶回復熱処理を行う結晶回復熱処理工程と、前記結晶回復熱処理工程を行った後、前記エピタキシャル成長装置を用いて前記シリコン基板の前記イオン注入を行った側の表面にエピタキシャル膜を形成するエピタキシャル工程と、前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする。
【００１５】
本発明によれば、イオン注入工程を行った後、結晶回復熱処理を行うことなく、シリコン基板をエピタキシャル成長装置に搬送し、エピタキシャル成長装置を用いて結晶回復熱処理を行っていることから、結晶回復熱処理のための専用の熱処理装置が不要となる。これにより工程数の増加が防止されるため、シリコンウェーハ及び半導体デバイスを安価に提供することが可能となる。
【００１６】
本発明における前記イオン注入工程においては、アルゴン、ボロン、フッ素、炭素、ケイ素、リン及び窒素からなる群より選ばれた１又は２以上のイオン種をイオン注入することが好ましい。これらのイオン種を選択すれば、デバイスに悪影響を与えることなく、ＣｕやＮｉなどの重金属を効果的にゲッタリングすることが可能となる。
【００１７】
本発明における前記結晶回復熱処理工程は、前記シリコン基板を水素雰囲気下で７５０℃以上、１２００℃以下の温度に１０秒以上保持する水素ベーク工程と兼用することが好ましい。これによれば、シリコン基板に生じている過度の結晶ダメージが水素ベーク中に修復されることから、良好なエピタキシャル膜を形成することが可能となる。
【００１８】
本発明における前記結晶回復熱処理工程は、５００℃以上、９００℃以下に設定された前記エピタキシャル成長装置内に前記シリコン基板をロードした後、１℃／秒以上、１５℃／秒以下の昇温レートで１２００℃以下に昇温することによって行うこともまた好ましい。これによれば、シリコン基板に生じている過度の結晶ダメージが水素ベーク前の昇温中に修復されることから、良好なエピタキシャル膜を形成することが可能となる。
【００１９】
本発明における前記結晶回復熱処理工程は、前記エピタキシャル成長装置内に前記シリコン基板をロードした後、５００℃以上、９００℃以下の温度に１０秒以上保持することによって行うこともまた好ましい。これによれば、シリコン基板に生じている過度の結晶ダメージが水素ベークのための昇温前に修復されることから、良好なエピタキシャル膜を形成することが可能となる。但し、生産性を考慮すると保持時間は３００秒以下であることが好ましい。
【００２０】
本発明における前記イオン注入工程は、前記シリコン基板の表面にスルー酸化膜を形成することなく行うことが好ましい。これによれば、スルー酸化膜を形成するための工程が追加されないことから、より生産性を高めることが可能となる。スルー酸化膜を省略すると、イオン注入工程にてシリコン基板の表面にパーティクルが付着するおそれがあるが、これらの汚染物質は水素ベーク中に除去される。また、スルー酸化膜を介さずにイオン注入を行うとチャネリング現象が発生することがあるが、本発明におけるイオン注入はデバイス形成のためのイオン注入ではなく、ゲッタリング層を形成するためのものであることから、チャネリング現象を防止する必要はない。
【発明の効果】
【００２１】
このように、本発明によるシリコンウェーハの製造方法によれば、最終的なチップ厚みが１００μｍ程度に薄型化される半導体デバイスを安価に量産することが可能となる。
【００２２】
また、本発明による半導体デバイスの製造方法によれば、薄型化された半導体デバイスを安価に量産することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【図２】薄型化された半導体デバイス２０の構造を示す略断面図である。
【図３】薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。
【図４】半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。
【図５】第１の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ａ）を説明するためのフローチャートである。
【図６】第２の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｂ）を説明するためのフローチャートである。
【図７】第３の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｃ）を説明するためのフローチャートである。
【図８】デバイス後工程を説明するためのフローチャートである。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図１は、本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【００２６】
図１に示すように、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とその表面に形成されたエピタキシャル膜１２によって構成されている。シリコン基板１１は、シリコンウェーハ１０の機械的強度を確保する役割を果たすとともに、表面近傍に形成されたダメージ層１１ｘが重金属のゲッタリング源としての役割を果たす。特に限定されるものではないが、熱処理によって形成される酸素析出物もゲッタリング源として働く。シリコン基板１１の厚さについては、機械的強度が確保される限り特に限定されないが、例えば７２５μｍ程度である。
【００２７】
特に限定されるものではないが、ドーパント濃度に基づくシリコン基板１１の比抵抗はｐ型およびｎ型いずれも０．２Ω・ｃｍ以上、２００Ω・ｃｍ以下に調整することが好ましい。但し、ダメージ層１１ｘのみではゲッタリング能力が不足する場合には、シリコン基板１１として、高濃度のボロンがドーピングされたいわゆるｐ＋基板を用いても構わない。この場合、ボロンのドーズ量は、１×１０１７ａｔｏｍｓ／ｃｍ３以上５．５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。これにより、ボロン濃度に基づくシリコン基板１１の比抵抗は２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下となる。シリコン基板１１の比抵抗が２ｍΩ・ｃｍ以上であることが好ましいのは、ボロン濃度が高すぎるとエピタキシャル膜１２へのボロン拡散によってデバイス領域が影響を受ける可能性があるからであり、また、格子不整合による欠陥のないエピタキシャル膜１２を形成することが困難となるからである。一方、シリコン基板１１の比抵抗が２００ｍΩ・ｃｍ以下であることが好ましいのは、高濃度ボロンによるＣｕやＦｅのゲッタリング能力向上は、比抵抗を２００ｍΩ・ｃｍ以下とすることにより顕著となるからである。
【００２８】
また、シリコン基板１１は、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これは、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３未満であるとＮｉなどの重金属のゲッタリングに必要な酸素析出物が十分に形成されないからであり、酸素濃度が２．４×１０１８ａｔｏｍｓ／ｃｍ３超であると欠陥のないエピタキシャル膜１２を形成することが困難となるからである。但し、本発明においては、イオン注入による結晶ダメージがゲッタリング源として機能することから、シリコン基板１１の初期酸素濃度は７×１０１７ａｔｏｍｓ／ｃｍ３未満であっても構わない。尚、本明細書で記載する酸素濃度は全てＡＳＴＭ Ｆ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法による測定値である。
【００２９】
シリコン基板１１の初期酸素濃度は、２．４×１０１８ａｔｏｍｓ／ｃｍ３を超えない範囲でより高濃度であることが好ましく、酸素析出促進のためシリコン基板１１内に炭素や窒素を含有させることがより好ましい。炭素の含有量としては、１×１０１６ａｔｏｍｓ／ｃｍ３以上１．２×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましく、窒素の含有量としては、１×１０１３ａｔｏｍｓ／ｃｍ３以上１×１０１４ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【００３０】
シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。尚、酸素析出熱処理をデバイス前工程よりも前に行う場合は、後述するイオン注入よりも前に行うことが好ましい。これは、イオン注入によりダメージ層１１ｘを形成してから酸素析出熱処理を行うと、ダメージが回復し、ダメージ層１１ｘによるゲッタリング効果が失われるおそれがあるからであり、更に、理由は明確でないがイオン注入を先に施すと、注入ダメージから点欠陥の吸収や放出が起こりやすくなり酸素析出核形成が遅れるという結果が出ているためである。
【００３１】
図１に示すように、ダメージ層１１ｘは、シリコン基板１１のエピタキシャル膜１２側の表層に形成されている。ダメージ層１１ｘは、デバイス層を汚染しないイオン種のイオン注入によって形成され、そのドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下とされる。これは、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満であるとシリコン基板１１のダメージが少なすぎるため、シリコン基板１１に高濃度のボロンがドーピングされていない限り重金属を十分に捕捉することができないからであり、ドーズ量が５×１０１５ａｔｏｍｓ／ｃｍ２超であるとシリコン基板１１のダメージが大きすぎるため、欠陥のないエピタキシャル膜１２を形成することが困難となるからである。
【００３２】
ダメージ層１１ｘの形成に用いられるイオン種は、ｐ型ドーパントとして用いられるイオン種、ｎ型ドーパントとして用いられるイオン種、さらには、非ドーパントイオンから選択することができる。ｐ型ドーパントとして用いられるイオン種としては、ボロンを選択することが好ましい。さらに、非ドーパントとしては、アルゴン、窒素、フッ素、炭素又はケイ素を選択することが好ましい。
【００３３】
イオン種としてボロンを選択すれば、注入ダメージだけでなく、シリコン基板１１のボロン濃度がさらに高まることから、ボロンイオンによるゲッタリング効果も高められる。また、ｎ型ドーパントとして用いられるイオン種としては、リンを選択することが好ましい。イオン種としてｎ型ドーパントを選択すれば、注入ダメージだけでなく、ダメージ層１１ｘの導電性がｎ型となり、ボロン基板よりもＣｕイオンの固溶度が低くなることから、デバイス後工程における裏面研削、裏面研磨時におけるＣｕイオン汚染のバリアとして効果を発揮する。さらに、イオン種として非ドーパントイオンを選択した場合には、ゲッタリング効果としては注入ダメージのみとなるが、トランジスタのしきい値などに変動が生じる危険性がない。
【００３４】
エピタキシャル膜１２は、図１に示すように、シリコン基板１１の表面に形成されている。エピタキシャル膜１２はデバイス領域となる部分であり、このため、エピタキシャル膜１２の比抵抗は、通常、シリコン基板１１の比抵抗よりも高く設定される。エピタキシャル膜１２の膜厚は、１０μｍ以下とすることが好ましい。これは、エピタキシャル膜１２の膜厚を１０μｍ超に厚くすると、その分シリコン基板１１の厚さが薄くなるため、酸素析出層の残厚が薄くなり、且つダメージ層１１ｘが除去される事によりゲッタリング能力が低下するとともに、エピタキシャル成長に時間がかかり、かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。
【００３５】
以上が本実施形態によるシリコンウェーハ１０の構成である。このようなシリコンウェーハ１０は、デバイス前工程によってエピタキシャル膜１２にデバイス形成を行った後、シリコン基板１１の一部を裏面側から除去することにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下とすることができる。
【００３６】
図２は、薄型化された半導体デバイス（シリコンチップ）２０の構造を示す略断面図である。図２に示す半導体デバイス２０は、研削やエッチングによってシリコン基板１１の一部が裏面側から除去されているとともに、新たに露出した裏面１１ａが鏡面研磨されている。これにより、合計厚みが１００μｍ程度まで薄型化されている場合であっても、抗折強度が確保されることから、チップの割れを防止することが可能となる。
【００３７】
図３は、薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。図３に示すＭＣＰ３０は、パッケージ基板３１上に４つの半導体デバイス２０が積層された構成を有している。上下に隣接する半導体デバイス２０及びパッケージ基板３１は、接着剤３２によって固定されている。また、半導体デバイス２０とパッケージ基板３１はボンディングワイヤ３３によって接続されており、これにより、各半導体デバイス２０は、パッケージ基板３１に設けられた内部配線（図示せず）を介して外部電極３４に電気的に接続される。また、パッケージ基板３１上には、半導体デバイス２０及びボンディングワイヤ３３を保護するための封止樹脂３５が設けられている。
【００３８】
このような構成を有するＭＣＰ３０においては、１つの半導体デバイス２０の厚みが例えば１００μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。
【００３９】
次に、半導体デバイス２０の製造方法についてフローチャートを参照しながら説明する。
【００４０】
図４は、半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス２０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃ）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。
【００４１】
図５は、第１の実施形態によるシリコンウェーハの製造工程（ステップＳ１０ａ）を説明するためのフローチャートである。
【００４２】
本実施形態においては、まずシリコン基板１１を用意する（ステップＳ１１ａ）。シリコン基板１１は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットから切り出されたＣＺウェーハであり、上述の通り、好ましくは比抵抗が０．２Ω・ｃｍ以上、２００Ω・ｃｍ、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下に設定されている。比抵抗については、シリコン融液に添加するボロンなどのドーパント量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。
【００４３】
次に、シリコン基板１１に対して、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行う（ステップＳ１２ａ）。これにより、エピタキシャル膜１２が形成されるべきシリコン基板１１の表面近傍にダメージ層１１ｘが形成される。好ましいイオン種については上述の通りである。
【００４４】
上記のイオン注入工程は、シリコン基板１１の表面にスルー酸化膜を形成することなく行うことができる。通常、デバイス形成のためのイオン注入工程においては、あらかじめシリコン基板の表面にスルー酸化膜を形成し、スルー酸化膜を介してイオン注入を行うことが一般的である。これは、イオン注入工程におけるデバイス汚染やチャネリング現象を防止するためである。しかしながら、本実施形態においては、その後行われる水素ベークによってシリコン基板１１の表面に付着した汚染物質が除去されるため、スルー酸化膜を形成する必要はない。また、本実施形態におけるイオン注入工程（ステップＳ１２ａ）は、デバイス形成のためではなく、ゲッタリング層を形成するためのものであることから、チャネリング現象を防止する必要もない。このような理由から、本実施形態においてはスルー酸化膜を形成する必要はなく、直接イオン注入を行うことができる。但し、本発明においてスルー酸化膜の形成を省略することは必須でない。尚、パーティクルなどの汚染物質を水素ベークで十分に除去できない場合には、エピタキシャル成長を行う前にＨＣｌを用いてエッチングを行うことが好ましい。この場合、エッチング深さは、ステップＳ１２ａにおけるイオン注入深さよりも浅く設定する必要がある。
【００４５】
次に、結晶回復熱処理を行うことなく、シリコン基板１１をエピタキシャル成長装置へ搬送し、ロードする（ステップＳ１３ａ）。したがって、結晶回復熱処理を行うための専用の熱処理装置は不要である。
【００４６】
次に、エピタキシャル成長装置を用いてシリコン基板１１の水素ベークを行う（ステップＳ１４ａ）。水素ベークは、シリコン基板１１を水素雰囲気下で７５０℃以上、１２００℃以下の温度に１０秒以上保持することによって行うことができる。水素ベークを行うことにより、イオン注入工程（ステップＳ１１ａ）にてシリコン基板の表面に付着したパーティクルが除去される。本実施形態では、水素ベークを１０秒以上行っていることから、シリコン基板１１に生じている過度の結晶ダメージが水素ベーク中に修復される。ここで、水素ベークを１０秒以上行う必要があるのは、１０秒未満では結晶ダメージの修復が十分に行われず、その後形成されるエピタキシャル膜の膜質が不良となるおそれがあるからである。
【００４７】
そして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１５ａ）。既に説明したとおり、エピタキシャル膜１２の膜厚は１０μｍ以下とすることが好ましく、比抵抗はシリコン基板１１よりも高くなるよう設定することが好ましい。以上により、シリコンウェーハ１０が完成する。このように、本実施形態では、水素ベーク工程が結晶回復熱処理工程を兼ねていることから、結晶回復熱処理のための専用の熱処理装置が不要である。また、本実施形態では水素ベーク中に結晶回復熱処理が行われることから、シリコン基板１１をエピタキシャル成長装置にロードする際の温度条件や、水素ベーク前の昇温条件などを結晶回復熱処理工程とは無関係に設定することが可能となる。
【００４８】
以上が第１の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ａ）である。
【００４９】
図６は、第２の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｂ）を説明するためのフローチャートである。
【００５０】
本実施形態におけるステップＳ１１ｂ〜Ｓ１３ｂは、図５を用いて説明したステップＳ１１ａ〜Ｓ１３ａと同じである。つまり、シリコン基板１１を用意し（ステップＳ１１ｂ）、シリコン基板１１に対して１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行い（ステップＳ１２ｂ）、その後、結晶回復熱処理を行うことなくシリコン基板１１をエピタキシャル成長装置へ搬送する（ステップＳ１３ｂ）。シリコン基板１１をロードする際におけるエピタキシャル成長装置の炉内温度は、５００℃以上、９００℃以下に設定することが好ましい。
【００５１】
エピタキシャル成長装置内にシリコン基板１１をロードした後、１℃／秒以上、１５℃／秒以下の昇温レートで１２００℃以下に昇温する（ステップＳ１４ｂ）。これは、ロード時の温度（５００〜９００℃）から水素ベークを行うための温度（１２００℃以下）まで昇温させる工程である。本実施形態では、かかる昇温工程中にシリコン基板１１に生じている過度の結晶ダメージが修復される。ここで、昇温レートを１℃／秒以上、１５℃／秒以下に設定しているのは、昇温レートが１℃／秒未満であると生産性が著しく悪化するためであり、昇温レートが１５℃／秒超であると結晶性の回復が充分に為されないとともに、スリップ転位が発生しやすくなるためである。これにより、水素ベークを行う前に、結晶回復熱処理が完了する。
【００５２】
その後は、図５に示したステップＳ１５ａと同様にして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１６ｂ）。以上により、シリコンウェーハ１０が完成する。このように、本実施形態では、水素ベークを行う前の昇温動作が結晶回復熱処理工程を兼ねていることから、結晶回復熱処理のための専用の熱処理装置が不要である。また、本実施形態では水素ベークを行う前に結晶回復熱処理が行われることから、実際の水素ベーク条件などを結晶回復熱処理工程とは無関係に設定することが可能となる。
【００５３】
以上が第２の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｂ）である。
【００５４】
図７は、第３の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｃ）を説明するためのフローチャートである。
【００５５】
本実施形態におけるステップＳ１１ｃ〜Ｓ１３ｃは、図５を用いて説明したステップＳ１１ａ〜Ｓ１３ａ及び図６を用いて説明したステップＳ１１ｂ〜Ｓ１３ｂと同じである。つまり、シリコン基板１１を用意し（ステップＳ１１ｃ）、シリコン基板１１に対して１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行い（ステップＳ１２ｃ）、その後、結晶回復熱処理を行うことなくシリコン基板１１をエピタキシャル成長装置へ搬送する（ステップＳ１３ｃ）。シリコン基板１１をロードする際におけるエピタキシャル成長装置の炉内温度は、５００℃以上、９００℃以下に設定することが好ましい。
【００５６】
エピタキシャル成長装置内にシリコン基板１１をロードした後、５００℃以上、９００℃以下の温度に１０秒以上保持する（ステップＳ１４ｃ）。つまり、ロード時の温度（５００〜９００℃）から水素ベークを行うための温度（１２００℃以下）まで昇温させる前に、ロード時の温度（５００〜９００℃）を１０秒以上保持する。本実施形態では、かかる温度保持中にシリコン基板１１に生じている過度の結晶ダメージが修復される。ここで、保持時間を１０秒以上に設定しているのは、保持時間が１０秒未満であると結晶ダメージの修復が十分に行われず、その後形成されるエピタキシャル膜の膜質が不良となるおそれがあるからである。但し、生産性を考慮すると保持時間は３００秒以下であることが好ましい。これにより、水素ベークを行うための昇温動作前に、結晶回復熱処理が完了する。
【００５７】
その後は、図５に示したステップＳ１５ａ及び図６に示したステップＳ１６ｂと同様にして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１６ｃ）。以上により、シリコンウェーハ１０が完成する。このように、本実施形態では、ロード時の温度を一定時間保つことよって結晶回復熱処理を行っていることから、結晶回復熱処理のための専用の熱処理装置が不要である。また、本実施形態では昇温動作を行う前に結晶回復熱処理が行われることから、実際の水素ベーク条件や昇温条件などを結晶回復熱処理工程とは無関係に設定することが可能となる。尚、本実施形態においてシリコン基板１１のロード時におけるエピタキシャル成長装置の炉内温度と、結晶回復熱処理時に保持する炉内温度が一致している必要はない。
【００５８】
以上が第３の実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０ｃ）である。
【００５９】
シリコンウェーハの製造工程（ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃ）が終わると、図４に示すように、次にデバイス前工程（ステップＳ２０）が行われる。デバイス前工程（ステップＳ２０）は、エピタキシャル膜１２に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。但し、デバイス前工程（ステップＳ２０）では、バッチ式熱処理炉を用いた熱処理を行う場合、１１００℃を超えない温度範囲で熱処理することが好ましい。枚葉式ランプ炉やレーザーアニーラーによる熱処理を行う場合、１１００℃を超える工程もあるがミリ秒単位の超短時間熱処理であり、通常のＲＴＰプロセスでも数秒から数分間の短時間熱処理で構成されていればイオン注入時のダメージが完全に消滅してゲッタリング能力を損なう事がない。
【００６０】
図８は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【００６１】
図８に示すように、デバイス後工程においては、まずシリコンウェーハ１０の裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下に薄型化する。尚、本工程は、研削に限らず、エッチングなどによって行うことも可能である。
【００６２】
次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。
【００６３】
次に、シリコンウェーハ１０をダイシングすることにより、チップごとに個片化する（ステップＳ３３）。これにより、個片化されたチップ（半導体デバイス２０）が完成する。
【００６４】
その後は、個片化された半導体デバイス２０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰが完成する（ステップＳ３４）。
【００６５】
このようなデバイス後工程（ステップＳ３０）では、特に裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１にＣｕやＮｉなどの重金属が混入することがあるが、本実施形態によるシリコンウェーハ１０は、エピタキシャル膜１２の近傍にダメージ層１１ｘが形成されていることから、ＣｕやＮｉなどの重金属がデバイス領域に到達することがなくなる。
【００６６】
以上説明したように、本実施形態によれば、イオン注入によってシリコン基板１１にダメージ層１１ｘを形成した後、結晶回復熱処理を行うことなく、シリコン基板１１をエピタキシャル成長装置へ搬送し、エピタキシャル成長装置内で結晶回復熱処理を行っていることから、結晶回復熱処理を行うための専用の熱処理装置が不要となる。これにより、製造装置の数を削減することが可能となるばかりでなく、生産性が高められることから、製造コストが削減される。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【実施例】
【００６８】
［実施例１］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ１×１０１３ａｔｏｍｓ／ｃｍ２、１×１０１４ａｔｏｍｓ／ｃｍ２、１×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でアルゴンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、水素雰囲気下で１１３０℃の温度に３０秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ１Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ１Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ１Ｃとした。
【００６９】
［実施例２］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ１×１０１３ａｔｏｍｓ／ｃｍ２、１×１０１４ａｔｏｍｓ／ｃｍ２、１×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でアルゴンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、１０℃／秒の昇温レートで１１３０℃に昇温した後、水素雰囲気下で１１３０℃の温度に５秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ２Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ２Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ２Ｃとした。
【００７０】
［実施例３］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ１×１０１３ａｔｏｍｓ／ｃｍ２、１×１０１４ａｔｏｍｓ／ｃｍ２、１×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でアルゴンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、９００℃の温度に１５秒保持した。次に、１１３０℃に昇温した後、水素雰囲気下で１１３０℃の温度に５秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例３Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例３Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例３Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ３Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ３Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例Ｓ３Ｃとした。
【００７１】
［実施例４］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、いずれも１×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量でアルゴンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、水素雰囲気下で１１３０℃の温度にそれぞれ１０秒、６０秒及び３００秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。１０秒保持したサンプルは実施例４Ａ、６０秒保持したサンプルは実施例４Ｂ、３００秒保持したサンプルは実施例４Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、１０秒保持したサンプルは実施例Ｓ４Ａ、６０秒保持したサンプルは実施例Ｓ４Ｂ、３００秒保持したサンプルは実施例Ｓ４Ｃとした。
【００７２】
［実施例５］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、いずれも１×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量でボロンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、それぞれ１５℃／秒、５℃／秒及び１℃／秒の昇温レートで１１３０℃に昇温した後、水素雰囲気下で１１３０℃の温度に５秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。昇温レートが１５℃／秒であるサンプルは実施例５Ａ、昇温レートが５℃／秒であるサンプルは実施例５Ｂ、昇温レートが１℃／秒であるサンプルは実施例５Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、昇温レートが１５℃／秒であるサンプルは実施例Ｓ５Ａ、昇温レートが５℃／秒であるサンプルは実施例Ｓ５Ｂ、昇温レートが１℃／秒であるサンプルは実施例Ｓ５Ｃとした。
【００７３】
［実施例６］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が（１０〜１２）×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が８〜１０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、いずれも１×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量でアルゴンをイオン注入した。次に、これらＣＺウェーハを９００℃に設定されたエピタキシャル成長装置にロードし、９００℃の温度にそれぞれ１０秒、６０秒及び３００秒保持した。次に、１１３０℃に昇温した後、水素雰囲気下で１１３０℃の温度に５秒保持することによって水素ベークを行った。その後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．０μｍのエピタキシャル膜を成長させた。１０秒保持したサンプルは実施例６Ａ、６０秒保持したサンプルは実施例６Ｂ、３００秒保持したサンプルは実施例６Ｃとした。また、ケイ素をイオン注入したサンプルを同じ条件で作成し、１０秒保持したサンプルは実施例Ｓ６Ａ、６０秒保持したサンプルは実施例Ｓ６Ｂ、３００秒保持したサンプルは実施例Ｓ６Ｃとした。
【００７４】
［比較例１］
ドーズ量をそれぞれ５×１０１２ａｔｏｍｓ／ｃｍ２、１×１０１６ａｔｏｍｓ／ｃｍ２とした他は、実施例１と全て同じ条件とした。アルゴンのドーズ量が５×１０１２ａｔｏｍｓ／ｃｍ２であるサンプルは比較例１Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例１Ｂとした。また、ケイ素のドーズ量が５×１０１２ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ１Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ１Ｂとした。
【００７５】
［比較例２］
ドーズ量をそれぞれ５×１０１２ａｔｏｍｓ／ｃｍ２、１×１０１６ａｔｏｍｓ／ｃｍ２とした他は、実施例２と全て同じ条件とした。アルゴンのドーズ量が５×１０１２ａｔｏｍｓ／ｃｍ２であるサンプルは比較例２Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例２Ｂとした。また、ケイ素のドーズ量が５×１０１２ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ２Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ２Ｂとした。
【００７６】
［比較例３］
ドーズ量をそれぞれ５×１０１２ａｔｏｍｓ／ｃｍ２、１×１０１６ａｔｏｍｓ／ｃｍ２とした他は、実施例３と全て同じ条件とした。アルゴンのドーズ量が５×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは比較例３Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例３Ｂとした。また、ケイ素のドーズ量が５×１０１２ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ３Ａ、ドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２であるサンプルは比較例Ｓ３Ｂとした。
【００７７】
［比較例４］
水素ベーク時における保持時間を５秒とした他は、実施例４と全て同じ条件に設定した比較例４のアルゴンイオン注入サンプルを作製した。また、同じ条件で比較例Ｓ４のケイ素イオン注入サンプルを作製した。
【００７８】
［比較例５］
水素ベーク前の昇温レートを２０℃／秒とした他は、実施例５と全て同じ条件に設定した比較例５のアルゴンイオン注入サンプルを作製した。また、同じ条件で比較例Ｓ５のケイ素イオン注入サンプルを作製した。
【００７９】
［比較例６］
ロード後において９００℃に保持する時間を５秒とした他は、実施例６と全て同じ条件に設定した比較例６のアルゴンイオン注入サンプルを作製した。また、同じ条件で比較例Ｓ６のケイ素イオン注入サンプルを作製した。
【００８０】
［評価１］
サンプルの裏面に５×１０１１ａｔｏｍｓ／ｃｍ２の濃度でＣｕ汚染を強制的に行い、引き続き、ウェーハをホットプレートの上に設置し、４００℃にて３０分間の熱処理を行った。 サンプルの表面Ｃｕ濃度を全反射蛍光Ｘ線分析装置で測定したところ、比較例１Ａ，２Ａ，３Ａ、Ｓ１Ａ，Ｓ２Ａ，Ｓ３Ａでは約２×１０１１ａｔｏｍｓ／ｃｍ２となった。ほとんどのＣｕが裏面から表面まで拡散しており、イオン注入層でのゲッタリング効果は確認できなかった。その他のサンプルの表面Ｃｕ濃度は、測定器の検出下限以下（５×１０９ａｔｏｍｓ／ｃｍ２以下）であり、イオン注入層のゲッタリング効果によって、裏面から表面へのＣｕの拡散を防止できていることを確認した。
【００８１】
［評価２］
サンプル表面の欠陥を光散乱方式のパーティクルカウンターで測定した。比較例１Ｂ，２Ｂ，３Ｂ，４，５，６、Ｓ１Ｂ，Ｓ２Ｂ，Ｓ３Ｂ，Ｓ４，Ｓ５，Ｓ６では、０．１μｍ以上の大きさの欠陥を１０００個以上検出した。サンプルの断面を透過型電子顕微鏡で観察したところ、欠陥が注入ダメージ層からエピタキシャル膜表面まで達しており、結晶ダメージが十分に回復していないことを確認した。その他のサンプルでは、表面の欠陥は面内で１０個以下であり、エピタキシャル成長装置の熱処理で十分に結晶性が回復していることを確認した。
【符号の説明】
【００８２】
１０      シリコンウェーハ
１１      シリコン基板
１１ａ    シリコン基板の裏面
１１ｘ    ダメージ層
１２      エピタキシャル膜
２０      半導体デバイス
３０      ＭＣＰ
３１      パッケージ基板
３２      接着剤
３３      ボンディングワイヤ
３４      外部電極
３５      封止樹脂
【図１】
2011044590.tif 000003
【図２】
2011044590.tif 000004
【図３】
2011044590.tif 000005
【図４】
2011044590.tif 000006
【図５】
2011044590.tif 000007
【図６】
2011044590.tif 000008
【図７】
2011044590.tif 000009
【図８】
2011044590.tif 000010