(57)【要約】【課題】ディジタル回路を始めとするスイッチングモード回路のシグナルインテグリティを向上しＥＭＣ問題を解決する。【解決手段】インピーダンス整合損失線路構造は、接着剤シートまたはプリプレグから成る絶縁体層１４を使用し、ＰＶＤによって導体箔の一面に形成される軟磁性体薄膜から成る導体層１１、１７および軟磁性体層１２、１６と、軟磁性体層１２および軟磁性体層１６の面上に形成される半導体層１３および１５を、絶縁体層１４の両面に半導体層１２および１５を接して配置して加熱圧縮して形成され、信号伝送回路に使用される。低インピーダンス損失線路構造は、エッチド化成箔から成る絶縁体層１４と、ＰＶＤによって導体箔の一面に形成される軟磁性体薄膜から成る導体層１１、１７および軟磁性体層１２、１６と、導電性ポリマーと接着用のカーボンペーストとから成る半導体層１３、１５によって形成され、電源分配回路に使用される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
損失線路構造が、伝送線路構造を有し、一つの絶縁体層と、二つの導体層と、該導体層の一つと前記絶縁体層との間または該絶縁体層と前記導体層の二つとの間に軟磁性体層または前記導体層に接して配置される前記軟磁性体層と、前記絶縁体層に接して配置される半導体層から形成されることを特徴とする、損失線路構造
【請求項２】
請求項１記載の損失線路構造において、前記軟磁性体層が、前記導体層または前記半導体層を母材層として一方向に磁界を加えた状態でＰＶＤ（物理蒸着法）を含む乾式メッキ法により形成され、焼鈍されて成ることを特徴とする、損失線路構造
【請求項３】
請求項１から請求項２記載の損失線路構造において、前記軟磁性体層が、１００ジーメンス／メートル以上の導電率と、少なくとも、１ギガヘルツより低い周波数帯域で１０００以上の比透磁率または３ギガヘルツより低い周波数帯域で１００以上の比透磁率または３ギガヘルツより低い周波数帯域で１０以上の比透磁率を有することを特徴とする、損失線路構造
【請求項４】
請求項１から請求項３記載の損失線路構造において、前記導体層が、銅、ニッケルまたはこれらを含む任意の合金から成る金属箔、または１０[μm]以下の長径を有する、金粒子、銀粒子、銅粒子、錫粒子、インジウム粒子、パラジウム粒子、ニッケル粒子、およびこれらの任意の合金粒子から選ばれる少なくとも１種の金属粒子を含む導電性金属粉ペーストから成ることを特徴とする、損失線路構造
【請求項５】
請求項１から請求項４記載の損失線路構造において、前記半導体層が、導電性ポリマー、または固体半導体またはこの変性物、またはカーボングラファイト、またはカーボングラファイトを含有するペーストから選ばれる材料の１種から形成される単層構造、または、少なくとも、前記材料の１種から形成される単層構造と前記材料の他の１種から形成される単層構造から成る多層構造を有して成ることを特徴とする、損失線路構造
【請求項６】
請求項１から請求項５記載の損失線路構造において、前記導電性ポリマーが、化学重合反応工程、または化学重合反応工程と電解重合反応工程によって、３，４−エチレンジオキシチオフェン、ピロール、フラン、多環状スルフィド、またはそれらの置換誘導体で形成されるモノマーから形成されることを特徴とする、損失線路構造
【請求項７】
請求項１から請求項６記載の損失線路構造において、前記導電性ポリマーが、ポリチオフェンの微粒子またはポリピロールの微粒子を酸性または中性の水溶液に混合させて成る導電性ポリマー水溶液として形成されることを特徴とする、損失線路構造
【請求項８】
請求項１から請求項７記載の損失線路構造において、該損失線路構造が、少なくとも、インピーダンス整合損失線路構造または低インピーダンス損失線路構造として形成されて成ることを特徴とする損失線路構造
【請求項９】
請求項１から請求項８記載の損失線路構造において、前記インピーダンス整合損失線路構造を構成する前記絶縁体層が、５０マイクロメートル以下の厚さを有し、５以下の比誘電率を有するシート接着剤またはプリプレグから成ることを特徴とする、損失線路構造
【請求項１０】
請求項１から請求項９記載の損失線路構造において、インピーダンス整合損失線路チップが、前記インピーダンス整合損失線路構造を層面に垂直に切断して形成され、実効周波数において−１０ｄＢ以下の透過係数と−１５ｄＢ以下の反射係数を有して成ることを特徴とする、損失線路構造
【請求項１１】
請求項１から請求項１０記載の損失線路構造において、前記低インピーダンス損失線路構造が、エッチド化成箔と、該エッチド化成箔の一面に形成される第１の導電性ポリマー層と、前記エッチド化成箔の他面に形成される第２の導電性ポリマー層と、前記第１の導電性ポリマー層の上に形成される第１のカーボン含有層と、前記第２の導電性ポリマー層の上に形成される第２のカーボン含有層と、前記第１のカーボン含有層の上に形成される前記軟磁性体層と、該軟磁性体層の上に形成される第１の前記導体層と、前記第２のカーボン含有層の上に形成される第２の前記導体層から構成されて成ることを特徴とする、損失線路構造
【請求項１２】
請求項１から請求項１１記載の損失線路構造において、前記エッチド化成箔が、アルミニウム、タンタル、またはそれらの合金から成る弁作用金属箔と、該弁作用金属箔の前記他面、または前記弁作用金属箔の前記一面および前記他面に形成されるエッチング層と、該エッチング層の表面に形成される化成膜からなる前記絶縁体層を備えて成ることを特徴とする、損失線路構造
【請求項１３】
請求項１から請求項１２記載の損失線路構造において、前記導電性ポリマー層が、前記導電性ポリマー水溶液に前記エッチド化成箔を浸漬して前記化成膜の表面を前記ポリチオフェンの薄膜または前記ポリピロールの薄膜で被覆し、その後該エッチド化成箔を前記導電性ポリマー水溶液から引き出して高温環境中で乾燥させる工程から成る含浸被覆工程を少なくとも１回実施することによって形成されることを特徴とする、損失線路構造
【請求項１４】
請求項１から請求項１３記載の損失線路構造において、低インピーダンス損失線路チップが、前記エッチド化成箔と、該エッチド化成箔の表面に形成される前記半導体層の間に少なくとも１個の方形領域を除外して形成されるレジスト層を配置し、前記方形領域の４辺から少なくとも５マイクロメートルの距離を置いて外側に設定される方形絶縁境界線で前記低インピーダンス損失線路構造を層面に垂直に切断して形成されることを特徴とする、損失線路構造
【請求項１５】
請求項１から請求項１４記載の損失線路構造において、前記低インピーダンス損失線路チップが、実効周波数において、−２０ｄＢ以下の透過係数と０ｄＢから−２ｄＢまでの範囲の反射係数、または１０ＭＨｚから１０ＧＨｚの帯域において、１０００[ｎｅｐ/ｍ] （ネパー/メートル）以上の減衰定数と１ [Ω]以下の端子インピーダンスを有して成ることを特徴とする、損失線路構造
【請求項１６】
請求項１から請求項１５記載の損失線路構造において、前記レジスト層が、シルクスクリーン法またはインクジェット法またはドライフィルム貼付法により、少なくとも１個の前記方形領域を除く領域に形成されて成ることを特徴とする、損失線路構造
【請求項１７】
請求項１から請求項１６記載の損失線路構造において、前記レジスト層が、シリコン樹脂、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリフェニレンスルフィド樹脂、ポリフェニレンスルホン樹脂、ポリエーテルスルホン樹脂、ポリアミドイミド樹脂、シアン酸エステル樹脂、フッ素樹脂、ウレタン樹脂、ポリカルボン酸樹脂、シアネート樹脂、フェノキシ樹脂、アクリル樹脂、またはこれらの混合物もしくは変性物から選択される１種以上の樹脂を主剤として形成されることを特徴とする、低インピーダンス損失線路部品
【請求項１８】
請求項１から請求項１７記載の損失線路構造において、前記インピーダンス整合損失線路チップが、印刷配線基板の絶縁体層中または半導体集積回路のオンチップインターコネクト構造の絶縁体層中に埋め込まれ、または樹脂封止されて前記印刷配線基板上に搭載され、前記インピーダンス整合損失線路チップの前記導体層の一つの両端がスイッチングモード回路の信号線または活線に挿入されて接続され、前記インピーダンス整合損失線路チップの前記導体層の他の一つの両端が前記スイッチングモード回路のグランド線またはグランドプレーンに並列に接続されて使用されることを特徴とする、損失線路構造
【請求項１９】
請求項１から請求項１８記載の損失線路構造において、前記低インピーダンス損失線路チップが、前記印刷配線基板の絶縁体層中または前記オンチップインターコネクト構造の絶縁体層中に埋め込まれ、または樹脂封止されて前記印刷配線基板上に搭載され、前記第１の前記導体層の両端が直流駆動電気回路の電源分配線に挿入されて接続され、前記第１の前記導体層の両端を前記直流駆動電気回路の前記グランド線または前記グランドプレーンに並列に接続されて使用されることを特徴とする、損失線路構造
【請求項２０】
請求項１から請求項１９記載の損失線路構造において、前記低インピーダンス損失線路チップが、実用に供されるまでの間にエージングを少なくとも１回実施されることによって前記エッチド化成箔と第１の前記導体層から成る前記伝送線路構造における前記化成膜の一部が還元されて消滅し、または、前記低インピーダンス損失線路構造を前記方形絶縁境界線で層面に垂直に切断する際に前記弁作用金属箔と前記半導体層間が短絡し、前記エッチド化成箔と前記第１の前記導体層から成る前記伝送線路構造の全てが前記第１の前記導体層として形成されて成ることを特徴とする、損失線路構造
【請求項２１】
請求項１から請求項２０記載の損失線路構造において、前記スイッチングモード回路が、トランジスタまたは前記半導体集積回路中のインバータを含むスイッチング素子と、信号線または活線を有し、前記信号線または前記活線に過渡電位状態と２つ以上の定常電位状態を、少なくとも一回発生させることを特徴とする、損失線路構造
【請求項２２】
請求項１から請求項２１記載の損失線路構造において、前記実効周波数が、前記スイッチング素子の切断状態から導通状態または導通状態から切断状態に変化する時間と、円周率の積の逆数として求められることを特徴とする、損失線路構造
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、損失線路構造に関し、特に、スイッチングモード回路で構成される、情報技術装置やディジタルデータ通信機器、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器の直流電源分配回路や信号伝送回路に適用することによって、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来、さらには並列ビット伝送による超高速データ通信や省エネルギーを可能にする、損失線路構造に関する。
【背景技術】
【０００２】
近年、コンピュータを初めとするディジタル回路システムの高性能、小型軽量化、並びに電力変換器の高効率化や小型軽量化の要求が強い。ディジタル回路システムを構成するトランジスタの高速化はこれらに効果があるが、電磁ノイズやクロストークが増え、その対策が困難であると考えられて来た。
【０００３】
ＩＥＣにおいては、情報技術装置やマルチメディア機器を対象に新たなＥＭＩ規格であるＣＩＳＰＲ３２の制定に向けた作業が進んでいる。ここでは、装置または機器からの放射妨害波について３２０ＭＨｚから６ＧＨｚまで、電源ラインおよび通信線による伝導妨害波について１５０ｋＨｚから３０ＭＨｚまでが規制の対象となる。許容値は従来の情報技術装置向けのＣＩＳＰＲ２２と同様であるが、適用対象がディジタル家電を含むマルチメディア機器まで拡大される。
【０００４】
半導体技術の先端を進む半導体集積回路においてはトランジスタの高速化が進んでいる。最新の国際半導体技術ロードマップ (ＩＴＲＳ)によると、２０１０年のテクノロジノードにおける高性能ＭＰＵのＰチャネル型電界効果トランジスタの最小スイッチング時間（ゲートディレー）は１．５６[ｐｓ]（ピコ秒）であり、電源電圧は０．９７ボルトである。しかし、半導体集積回路または半導体集積回路を搭載するボードの演算処理速度やディジタルデータ伝送性能は１０Ｇｂｐｓ前後に止まっており、前記トランジスタのスイッチング時間に見合う約４００Ｇｂｐｓより遙かに劣っているし、並列ビット伝送をギガｂｐｓ帯で行うことはクロストーク問題等のために非常に困難な状況である。
【０００５】
電力変換器の高効率化や電磁ノイズ対策に部分共振回路が使用されているが小型軽量化には効果的ではない。携帯機器、自動車、並びに電動アシスト自転車等はスイッチングモード回路を搭載しているが、これらに使用するバッテリーの寿命向上が必要とされている。バッテリーの寿命に関わるパラメータの一つがバッテリーの充放電時の電流または電圧のサージやリップルとされており、これらを抑制するためにバッテリーに対して並列に接続されるコンデンサの性能は十分でない。
【０００６】
電磁気学によると、回路の状態には活性状態（exited states）、定常状態（stationary states）および、実用上は定常状態と見なせる準定常状態（quasi stationary states）が存在する。活性状態とは、回路上の電界と磁界が変化または振動している状態であり交流回路はその一例である。振動する電界と磁界は電磁波となって誘電体中を進行する。該誘電体が真空空間の場合は、電磁波は光速で進行する。
【０００７】
定常状態とは、回路上の電界と磁界が静止している状態であり直流回路はその一例である。準定常状態とは、電界と磁界が電磁波となって回路上を進行するが、電磁波の波長が回路長に対して非常に長いため、電磁放射が無視できる程度であり回路内での電磁波の挙動が強弱振動だけと見なすことが出来る状態である。低周波アナログ回路や、およそ１ナノセコンド以上の立ち上がり時間を有するトランジスタと１０ｃｍ以下の長さの配線で構成される回路は、実用上、準定常状態と見なすことの出来る回路の一例であるとされて来た。
【０００８】
電磁気学によると、活性状態にある回路の導線の電流は、アンペールの法則に従って導線の周囲の磁界Ｈを平均磁路長l に亘って周回積分して求めるとことが出来、次式で示される。この式から、活性状態における電流の本質は磁界であることが分かる。
【０００９】
【数１】
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【００１０】
電磁気学によると、電位Ｖは、電界の及ばない無限遠から１点までの電界の積分値と定義されるが、マイクロストリップ線路におけるストリップ銅線の電位はグランド面からストリップ導線までの電界を積分した値であって、次式から求められる。この式から、電位または電圧の本質は電界であることが分かる。
【００１１】
【数２】
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【００１２】
マックスウエルは、先人が構築した磁界に関する理論と電界に関する理論を融合することによってマックスウエルの方程式を構築し１８７３年に発表した。続いてこの式をダランベールの波動方程式の形式に変形し、ベクトル波動方程式を導出した。この式を用いて、マックスウエルは、１８６２年頃から主張していた電磁波と光はともに光速で伝搬するとうアイデアを理論的に証明することに成功した。これにより線形電磁波理論（以下電磁波理論）を含む電磁気学の完成度が高まった。ヘルツは、１８８７年に、実験によって電磁波の存在を実証し、マックスウエルが完成させた電磁波理論の正しさを証明した。
【００１３】
電磁気学によると、時間的に変化する電界と磁界は相互に作用しつつ横波となって空間または誘電体中を伝搬する。真空中を伝搬する電磁波の速度は光速である。伝搬する電磁波はポインチングベクトル理論に従って電力を伝搬する。空間を伝搬する電磁波は、周期および極性が一致し振幅ベクトルが進行方向に対して直交する電界波と磁界波とから構成される。この状態の電磁波はＴＥＭ（transverse electromagnetic）波と呼ばれる。ＴＥＭ波を構成する電界波の振幅を磁界波の振幅で割った値は波動インピーダンス（surge impedanceまたはwave impedance）と呼ばれる。伝搬する電磁波は電界と磁界のベクトル積であるポインチングベクトルによって電力を伝搬する。
【００１４】
電磁気学によると、電磁波は空間だけでなく媒体中も進行する。損失のない誘電体または誘電体中を進行する電磁波の速度は、光速に対して比誘電率の平方根だけ遅くなり、波長は比誘電率の平方根だけ短くなる。後者は、波長圧縮と呼ばれる。
【００１５】
電磁気学によると、損失のある媒体中を進行する電磁波は、伝搬定数γに従って進行し、進行に伴って振幅が減少し位相が変化する。周波数をｆ、導体の誘電率をε、導体の透磁率をμ、導体の導電率をσとすると、伝搬定数γは、次式のようにγ２から求めることが出来る。
【００１６】
【数３】
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【００１７】
数３において、γの実数項であるαは減衰定数、γの虚数項であるβは位相定数と呼ばれる。αは、ｎｅｐ/ｍ（ネパー／メートル）の単位で表される。１ ｎｅｐ／ｍ]、電磁波が１メートル進行すると振幅がｅｘｐ−１または０.３６８倍に減衰することを意味する。
【００１８】
電磁気学によると、数３中のγ２を変形して得られる次式の括弧の項は、損失のある誘電体に関する複素誘電率と定義され、虚数部（σ／ε０ω）を実数部（εｒ）で割った値を誘電体損失の正接と呼び、ｔａｎδで表す。しかし、ｔａｎδは、電磁気学上、深い意味を持たない。
【００１９】
【数４】
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【００２０】
電磁波が導体中を進行する場合は、導体中では電磁波に作用する電荷は存在せず、導電率σは ωεに比べて非常に大きいので、γは次式で表される。次式中における減衰定数αの逆数であるδは、表皮深さと呼ばれる。
【００２１】
【数５】
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【００２２】
電磁気学によると、導体中を進行する電磁波の電界と磁界の比である固有インピーダンスＺ０は、損失のある媒体中の固有インピーダンスにおいて導電率σがωεに比べて非常に大きいとして、次式で与えられる。
【００２３】
【数６】
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【００２４】
電界と磁界が静止している定常状態においては、導体中の電荷の移動速度として定義される導体電流を回路電流と考えることが出来る。
【００２５】
物理学によると、導体中には無尽蔵に近い自由電子すなわち電荷が存在する。導体に電位勾配すなわち電界が印加されると電界の方向と逆向きに導体電流が流れるが、導体には大きな電界を印加出来ないので、電流が大きくても電荷の平均移動速度は極めて遅い。
【００２６】
例えば、１平方ミリメートルの断面を有する銅線中を導体中の電荷の速度（ｄｑ／ｄｔ）で定義される１０アンペアの電流が流れているときの電荷の平均速度は、物理学に従って計算すると常温で０.３６８ｍｍ/ｓとなる。導体の一端から消費に見合う量の電荷が定常的に供給されれば、導体の他端に接続される抵抗器等の定常負荷へのエネルギー供給は、電荷の平均速度とは関係なく支障なく行われる。
【００２７】
伝送線路上の電気信号の進行を扱うのが電気通信工学である。電気通信工学によると、直流的に絶縁された２本の導体間に電気信号を与えると、電気信号は電流波と電圧波となって伝送線路を進行するとしている。
【００２８】
電気通信工学では、交流回路理論と同様に、電流を導体中の電荷の平均速度（ｄｑ／ｄｔ）すなわち導体電流と定義している。さらに、コンデンサは導体中の電荷を充放電する機能を有しているとしている。しかし、電磁気学の基礎を成すマックスウエルの方程式においては、導体電流は、時間の関数を持たない電流密度Ｊに対応させており、電流の定義が電気通信工学や交流回路理論とこれらの上位理論であるはずの電磁気学とでは異なっている。
【００２９】
交流回路理論や電気通信工学が電流をｄｑ／ｄｔと定義しているのは以下の理由によると考えられる。交流回路理論を支える重要な法則の一つであるキルヒホッフの法則が発表されたのが１８４５年で、マックスウエルが電磁波の存在を理論的に証明しヘルツによって実験で電磁波の存在が確認される４２年前である。また、電気通信工学を支える重要な理論の一つである電信方程式が開発されたのが１８７４年で、同様に電磁波の存在が確認される１３年前である。従って、交流回路理論および電気通信工学が実用化された当時は、回路の作用を電磁波の作用とする考え方が存在していなかった。さらに、その後も交流回路理論や電気通信工学に修正が行われなかった。
【００３０】
電気通信工学の基礎を成す電信方程式において、導体電流が光速で流れることが出来るとしている根拠となっているのはダランベールの波動方程式である。電磁気学が完成した１８７３年より７７年前の１７５０年に発表されたダランベールの波動方程式では、波動の主体をスカラー量のラプラシアンとするベクトル関数で表現し、波動の主体を特定していない。導体電流が導体間電圧とともに波となることは、ダランベールの波動方程式から導くことが出来ても、電気通信工学の基礎理論である電磁気学と整合していない。従って、このような電圧と電流に関する回路方程式をダランベールの波動方程式に対比させて得られている電信方程式には物理学上の根拠が無いことになる。
【００３１】
電流の定義が電磁気学に整合していないと、線路の電圧や、インピーダンス、電磁波との関係、さらには伝送損失に関しても電磁気学と少なからず矛盾が生じる。電気通信工学にはこのような問題を内在させていることは明かであるが、電気通信工学の長い歴史の中で、豊富な適用実績繰り返しつつ電磁気学との矛盾を繕うための理論や経験式、さらには製品検査時の微調整法が開発されて来た。このため、従来の連続波を扱う限り電気通信工学応用製品では、電磁気学との矛盾が顕在化することはほとんど無い。
【００３２】
スイッチング波またはディジタル波のような間欠波を対象とする回路設計においては、電気通信工学に基づくと効率的で高い信頼性が得られると考えられている。しかしディジタル技術またはスイッチング技術の歴史が比較的浅いためにノウハウや経験式が少なく、さらに、製品検査時の熟練者による微調整は非常に嫌われる。このため、前述のような電磁気学との矛盾が、例えば電磁干渉や電磁ノイズ問題となって顕在化していると考えられるが、この原因はより深いところにあり、電気通信工学に基づく前記手法での解決は不可能である。詳細は後述する。
【００３３】
電磁気学によれば、２個の導体と該２個の導体に挟まれた絶縁体で構成される伝送線路に変化する電圧が印加されると、電圧の印加方向に電界が、電圧の印加方向と垂直の方向に磁界が発生する結果、ＴＥＭモードとなる電磁波は、絶縁体中を電界軸と磁界軸で形成される平面に垂直の方向に準光速で進行する。絶縁体が真空であれば進行速度は光速となる。このとき伝送線路で観測される電流や電圧は、それぞれ数１および数２から求められるので、これらの実態は伝送線路の誘電体中を進む電界波と磁界波であると言うことが出来る。
【００３４】
電気通信工学では、導体間の有効静電容量で、導体間の有効相互インダクタンスを割った値の平方根を、伝送線路の特性インピーダンスと定義している。前記の有効とは、伝送線路上を進行する電磁波の内、信号として有効に利用できるものという意味を有していると考えられ、これまで多くの計算式が提案されてきた。特性インピーダンスは、電気通信工学で独自に定義されているものであり、電磁気学の定義には無いが、比較的高い周波数帯域における実用性は高い。同様に交流回路理論で定義されている交流インピーダンスは、電磁気学との整合性は高くないが、比較的低い周波数帯域における実用性は高い。
【００３５】
電気通信工学によると、誘電体の厚さをａ[ｍ]、導体の幅をｗ[ｍ]、誘電体の誘電率をε、誘電体の透磁率をμとすると、平行板線路の特性インピーダンスＺ０は次式で求められる。
【００３６】
【数７】
2011205281.tif 000009
【００３７】
電気通信工学によると、外導体の内半径をＤ [ｍ]、内導体の半径をｄ [ｍ]、ケーブル内に充填されている誘電体の誘電率をε、透磁率をμとすると、同軸ケーブルの特性インピーダンスＺ０は次式から求めることが出来る。
【００３８】
【数８】
2011205281.tif 000010
【００３９】
電気通信工学によると、線の直径をｄ[ｍ]、線の中心軸の間隔をＤ[ｍ]、線間に充填されている誘電体の比誘電率をεrとすると、レッヘル線路または平行円柱線路の特性インピーダンスＺ０は次式から求めることが出来る。
【００４０】
【数９】
2011205281.tif 000011
【００４１】
電気通信工学によると、真空の固有インピーダンスをＺＷ、誘電体の比誘電率をεr、誘電体の厚さをｈ[ｍ]とすると、マイクロストリップ線路の特性インピーダンスは次式から求めることが出来る。
【００４２】
【数１０】
2011205281.tif 000012
【００４３】
ストリップ導体の幅をＷ[ｍ]、ストリップ導体の厚さをｔ[ｍ]、自然定数（２．７１８）をｅとすると、数１０中のＷｅ[ｍ]は、次式から求めることが出来る。
【００４４】
【数１１】
2011205281.tif 000013
【００４５】
電気通信工学によると、ｔ／ｈが０．０５から０．５の範囲にあるストリップ線路の特性インピーダンスは次式から求めることが出来る。
【００４６】
【数１２】
2011205281.tif 000014
【００４７】
電気通信工学によると、既知の特性インピーダンスＺ０を有する伝送線路を通して未知の特性インピーダンスＺ１を有する伝送線路に電磁波を注入したときの、
前記二つの伝送線路の接続点における反射係数Ｓ１１は、次式で表される。
【００４８】
【数１３】
2011205281.tif 000015
【００４９】
電気通信工学によると、伝送線路上を進行する信号の挙動は、伝送線路の特性インピーダンスと伝搬定数によって決まる。伝搬定数は反射係数と透過係数から成る。電気通信工学には、損失を有する媒体中または損失を有する媒体を壁面に有する伝送線路における伝搬定数を求める手法が示されている。これらの考え方の細部に関しては問題があるものの、おおむね電磁気学と整合している。
【００５０】
電気通信工学では、伝搬定数を散乱行列によって表す方法が採用されている。散乱行列（Ｓｃａｔｔｅｒｉｎｇ  ｍａｔｒｉｘ）は、絶対値を進行波の電力の平方根に、位相を進行波の電圧または電界の横方向成分の位相に等しい複素数で定義される波振幅を用いて、伝送線路の開口部の特性を表すものであり、散乱行列を構成するのがＳパラメータである。散乱行列の考え方は電磁気学と整合している。
【００５１】
散乱行列を使用すると、直列に接続された２種の伝送線路を電磁波が進行する場合の境界部の透過係数Ｓ２１Γは、反射係数をＳ１１とすると次式で表される。
【００５２】
【数１４】
2011205281.tif 000016
【００５３】
減衰定数αを有する長さｚの伝送線路の透過係数Ｓ２１αは、次式でされる。
【００５４】
【数１５】
2011205281.tif 000017
【００５５】
電磁気学によると、実用的な伝送線路の減衰定数は、電磁波が損失のある誘電体内を進行するときの減衰と、電磁波が誘電体内を進行する過程でその一部が導体内に侵入して熱になる導体損と、伝送線路外に漏れ出る放射損との和となると考えることが出来る。
【００５６】
交流回路理論や電気通信工学では、直流電源は、信号配線を構成する導体への電荷の供給源と考えられている。
【００５７】
電磁気学によると、マックスウエルは、単位（試験）点電荷に働く力の原因は、電荷ではなくて、位点電荷の存在する場所における電界にあるとし、クーロンの法則を修正した。従って、直流電源は、交流回路理論や電気通信工学で考えている回路への電荷の供給源ではなくて、静電エネルギーの供給源と言うことができる。静電エネルギーは、文字通り静止している状態のエネルギーであるので、自ら移動することは無い。
【００５８】
直流電源を有する電気回路においては、電磁波が、直流電源から静電エネルギーを引き出すことが出来る。電磁波によって静電エネルギーが引き出される速度は、当然ながら電磁波の進行速度となる。電磁波は電界波と磁界波で構成されるので、引き出される静電エネルギーも引き出されている状態では電界と磁界の成分を有する。従って静電エネルギーが引き出されている期間中、進行する電磁波の直流電源側の伝送線路で、定常（直流）電圧および定常（直流）電流が観測される。
【００５９】
修正された電磁気学によると、バッテリーやコンデンサが有するエネルギーに相当する、電界に基づく静電（electrostatic）エネルギーｗＥは、次式で表される。
【００６０】
【数１６】
2011205281.tif 000018
【００６１】
このように、静電エネルギーｗＥは、電荷が持っているのではなくて電界Ｅと電束密度Ｄの積または電界Ｅとして誘電率εの誘電体に蓄積していることになる。
【００６２】
なお、電圧Ｖが印加された容量Ｃのコンデンサに蓄積されている静電エネルギーｗＣは、電極距離をｄ、電極面積をＳとすると、ＶがＥ・ｄ、Ｃがε・Ｓ／ｄであるので、次式で表される。次式で表される。
【００６３】
【数１７】
2011205281.tif 000019
【００６４】
電磁気学によると、リアクトルが有するエネルギーに相当する静磁気（magnetostatic）エネルギーｗＨは磁界と磁束密度の積として媒質に蓄積しているとされ、次式で表される。
【００６５】
【数１８】
2011205281.tif 000020
【００６６】
電流Ｉが印加された誘導Ｌのリアクトルに蓄積されている静磁気エネルギーwＬは、リアクトルの磁路長をl 、磁路の断面積をSとすると、ＩがＨ・l、Ｌがμ・Ｓ／lであるので、次式で表される。次式で表される。
【００６７】
【数１９】
2011205281.tif 000021
【００６８】
非特許文献１２によると、台形波の上昇時間または降下時間ｔに対する平坦部の時間の比が７から１３の間であれば、次式で与えられる実効周波数ｆｓ以外の高調波のエネルギーが１５％以下であるとされている。すなわち、この条件下の台形波は、ほぼ一つの波から構成されていると考えることが出来る。
【００６９】
【数２０】
2011205281.tif 000022
【００７０】
本特許のアイデアの理論的な根拠については下記の非特許文献に記載されている。従来の技術は下記の特許文献並びに非特許文献に記載されている。下記の特許文献と非特許文献の要点と問題点は後述される。
【特許文献１】特開２００２−２６０９６５（Ｐ２００２−２６０９６５Ａ）
【特許文献２】特開２００５−２９４４４９（Ｐ２００５−２９４４９９Ａ）
【特許文献３】特開２００７−４２７３２（Ｐ２００７−４２７３２Ａ）
【特許文献４】特開２００２−１６４７６０（Ｐ２００２−１６４７６０Ａ）
【特許文献５】特開２００４−０４８６５０（Ｐ２００４−０４８６５０Ａ）
【特許文献６】特開平７−２９５７００
【特許文献７】特開平８−１８５８３
【特許文献８】特開平９−４６００６
【特許文献９】特開２０００−１２４５６５（Ｐ２０００−１２４５６５Ａ）
【特許文献１０】特開２００１−１４４４５２（Ｐ２００１−１４４４５２Ａ）
【特許文献１１】特開２００３−７８４０２（Ｐ２００３−７８４０２Ａ）
【特許文献１３】特開２００４−３６３３１５（Ｐ２００４−３６３３１５Ａ）
【特許文献１４】特開２００６−１９５９０（Ｐ２００６−１９５９０Ａ）
【特許文献１５】特開２００６−６６４５４（Ｐ２００６−６６４５４Ａ）
【特許文献１６】特開２０００−３１１８１５（Ｐ２０００−３１１８１５Ａ）
【特許文献１７】特開２００２−１５１８８３（Ｐ２００２−１５１８８３Ａ）
【特許文献１８】特開２００３−３３２７８４（Ｐ２００３−３３２７８４Ａ）
【特許文献１９】特開平６−４５１４３
【特許文献２０】特開平５−１０１９３４
【特許文献２１】特開平６−２５１９３９
【特許文献２２】特開平７−８６０３６
【特許文献２３】特開２００３−１００５１５（Ｐ２００３−１００５１５Ａ）
【非特許文献１】Mahadevan Suryakumar, 他著  「Power Delivery Validation Methodology and Analysis for NetworkProcessors」, IEEE, ECTC’04, pp.589- 592, 2004.
【非特許文献２】Keng L. Wong, TawfikRahal-Arabi, Matthew Ma, and Greg Taylor著    「EnhancingMicroprocessor Immunity to Power Supply Noise With Clock-Data Compensation」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.41, NO.4, pp. 749-758,2006．
【非特許文献３】Larry D. Smith, Raymond E.Anderson, Douglas W. Forehand, Thomas J. Pelc, and Tanmoy Roy著  「Power distribution system design methodology and capacitor selectionfor modern CMOS technology」, IEEE Transactions onAdvanced Packaging 、 Volume 22,  Issue 3, pp. 284-291, 1999.
【非特許文献４】Alex Waizman著  「CPU power supply impedance profile measurement using FFT and clockgating」, IEEE Electrical Performance of ElectronicPackaging 2003, pp. 29- 32, 2003.
【非特許文献５】Jinseong Choi, Lixi Wan,Swaminathan, M.; Beker, B and Master, R著  「Modeling ofrealistic on-chip power grid using the FDTD method」、IEEEElectromagnetic Compatibility 2002, Volume 1, pp-238-243, Aug. 2002.
【非特許文献６】Jun Fan, James L.Knighten, Antonio Orlandi, Norman W. Smith, James L. Drewniak著  「Quantifying Decoupling Capacitor Location」,IEEE Electromagnetic Compatibility, Volume 2, pp. 761 - 766 2000.
【非特許文献７】Theodore M. Zeeff, Todd H.Hubing著  「Reducing Power Bus Impedance at Resonance withLossy Components」, IEEE, Transactions on AdvancedPackaging, VOL. 25, NO.2, pp. 307-310, 2002.
【非特許文献８】遠矢弘和  著  「VLSIの性能向上と安定動作に寄与する新しい電源分配回路技術」第17回  回路とシステム（軽井沢）ワークショップ,  電子情報通信学会、pp. 573-578、2004年4月.
【非特許文献９】Hirokazu Tohya andNoritaka Toya著  「A Novel Design Methodology of the On -Chip Power Distribution Network Enhancing the Performance and Suppressing EMIof the SoC」、IEEE International Symposium on Circuitsand Systems 2007、 pp. 889-892、May 2007.
【非特許文献１０】遠矢弘和、遠矢紀尚  著  「SoCの性能とEMCを大きく改善するオンチップ電源分配回路の新しい設計法」、電子情報通信学会  信学技報、Vol.107、No. 149、  EE2007-20、pp.73-78、2007年7月.
【非特許文献１１】遠矢弘和、遠矢紀尚  著  「オンチップインバータが励起する孤立波の電源線路および信号線路上での挙動についての一考察」、電気学会  電子回路研究会資料、 ECT-09-54、pp. 7-12、2009年6月．
【非特許文献１２】Chung-Kuan Cheng, John Lillis, Shen Lin, Norman Chang著  「Interconnect Analysis and Synthesis」, 2000,John Wiley & Sons, Inc.
【発明の開示】
【発明が解決しようとする課題】
【００７１】
従来、スイッチングモード回路の多くは準定常回路に該当すると考えられ、設計には定常状態を扱う交流回路理論が使用されている。準定常状態とは、回路の物理的大きさと動作周波数に上限を有し電磁波の作用を考慮しなくても設計や解析での誤差が少ない、実用上便利な状態である。しかし、実際には準定常状態は電磁波理論に支配されている状態であり、静電磁エネルギーが支配する定常状態ではない。
【００７２】
スイッチングモード回路において、トランジスタのスイッチング速度が向上すると電磁ノイズが増加するが、その対策は非常に難しいとされている。このことは、商品化されているスイッチングモード回路が準定常状態ではないことを意味する。スイッチング周波数が高くなると小型軽量化が計られることはよく知られているが、電磁ノイズの増加が、スイッチングモード回路の高周波化を妨げている大きな要因の一つとなっている。
【００７３】
解決しようとする問題点の第１は、電気・電子回路の設計に用いられてきた交流回路理論と交流回路理論に基づいて構築されてきた回路設計ノウハウや、電気素子、特にコンデンサの機能と電磁気学との矛盾、さらにはスイッチングモード回路への線形波動理論の適用の非現実性に関する。
【００７４】
静電磁気理論に基づく定常回路を扱う交流回路理論によって、電磁波を対象とする電磁ノイズの干渉問題を解決することは論理矛盾である。トランジスタの高速化に伴って数十年前から顕在化して来ている電磁ノイズ問題を解決するためには、スイッチングモード回路を構成する配線の設計の全てに電磁波理論を適用する必要がある。しかし、従来のフーリエ変換法と線形波動理論を組み合わせる手法では、煩雑すぎて実用は不可能であった。
【００７５】
電気通信工学によると、コンデンサが伝送線路に並列に接続されているとき、伝送線路から見たコンデンサの端子インピーダンスＺＣＰは、Ｚ０の特性インピーダンスを有するケーブルを使用するネットワークアナライザで測定して得られる透過係数Ｓ２１から、次式によって求められるとされている。
【００７６】
【数２１】
2011205281.tif 000023
【００７７】
数２１において、Ｚ０は、通常の測定系において５０Ωであり、コンデンサが線路に並列に接続される場合はＳ２１の値が１よりかなり小さいので、ＺＣ＝２５Ｓ２１に簡略化できる。
【００７８】
解決しようとする問題点の第２は、非特許文献１に関する。非特許文献１中に半導体チップにおける電源電圧（ＶＤＤ）の変動波形の一例と、安定化電源、半導体集積回路を中心とする電源分配回路の従来の等価回路の一例を示している。非特許文献１中に示されている電源分配回路は一般に広く信じられている構成で描かれているが、定常または準定常状態の回路記述である集中定数回路として示されているので、高速でスイッチング動作をしているディジタル回路には全く適さない。集中定数回路理論においては、実際の回路から物理定数を排除し電磁気的な材料定数を与えていないので、半導体集積回路内のオンチップインバータが励起し電源分配回路上を進行する電磁波の状況を表すことが出来ない。
【００７９】
非特許文献１の考え方に従うと、コンデンサを電源分配回路の正極線と負極線との間に多数並列に接続すると、電源分配回路のインピーダンスの平坦化ならびに低値化が出来るという結論に達する。しかし、現実のディジタル回路の立ち上がり時間は数ピコ秒から数ナノ秒と非常に早く、非常に高い周波数に相当するパルス状の電磁波が電源分配回路中をチップから印刷配線基板に向かって進行すると考えられる。このような場合、配線やコンデンサに物理的な寸法と電磁気的な材料定数を与えて電源分配回路を表した上で、電磁気学に従って回路内の電磁波の挙動を解析する必要がある。
【００８０】
このように考えると、電源分配回路に多数のコンデンサを並列に接続しても、半導体集積回路の安定動作に関わる高周波帯域で電源分配回路のインピーダンスの平坦化や低値化を計ることは特に非常に難しいということが理解できる。さらにコンデンサは二端子であるために線路上の電磁波の進行を効果的に抑止出来ないので、高周波帯域での高いデカップリング効果も期待できない。
【００８１】
非特許文献１では、特にチップ上で電源変動に焦点を当てた解析や評価を行っているが、上記のように、適用している理論が電磁気学と整合していない。従ってこの文献は、電源分配回路に適する有効な技術を提供するものではなかった。またこの文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００８２】
解決しようとする問題点の第３は、非特許文献２に関する。非特許文献２は、半導体集積回路を中心とする電源分配回路の等価回路を、電流源とゲート容量で表されるオンチップインバータ、非動作状態にあるオンチップインバータの並列ゲート容量、オンチップデカップリングコンデンサ、ボンディングワイヤによるインダクタンス、及び、印刷配線基板上に搭載されるデカップリングコンデンサとで構成し、電圧変動を抑制するには、電流源が有する高調波毎の前記等価回路のインピーダンスと電流値の積が充分小さくなるように工夫するとともに、ボンディングワイヤによるインダクタンス（Ｌｂｏｎｄ）と印刷配線基板搭載デカップリングコンデンサ（Ｃｅｘｔ）とで構成される損失線路構造を最適設計することが必要であり、もし共振が生じる場合はボンディングワイヤの線抵抗を利用することが有効であるとしている。
【００８３】
この文献に示されているアイデアは、等価回路を静電磁気理論に基づいて作成し、電流を実用上時間変化の無い導体電流として、時間変化のある電圧変動の抑制法を示している。このように、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気現象を、マックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００８４】
解決しようとする問題点の第４は、非特許文献３に関する。非特許文献３は、安定化電源モジュールは１ｋＨｚ以下、大容量コンデンサは１ｋＨＺから１ＭＨｚ、セラミックコンデンサは１ＭＨｚから数百メガヘルツをカバーしていると考えられるが最近では数百メガヘルツ以上をカバーすることが必要になってきているので、ＳＰＩＣＥを使用して、安定化電源モジュール、大容量コンデンサ、セラミックコンデンサを含む電源分配回路の特性解析を周波数軸で行いこれらの素子のインピーダンスの周波数特性を合成することによって、数百メガヘルツ以上をカバーするデカップリング回路の設計の効率化が図られるとしている。
【００８５】
非特許文献３において、回路解析を交流回路理論に基づくＳＰＩＣＥによって行っており、実際の回路およびコンデンサから物理定数を排除し電磁気的な材料定数を与えていない。その上でコンデンサ素子の特性の合成を行っている。このように、この文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００８６】
解決しようとする問題点の第５は、非特許文献４に関する。非特許文献４は、半導体集積回路のスイッチング動作に伴う電源変動は、外部からの電荷供給が円滑に行われないために生じるという、考え方に基づき、半導体集積回路を搭載する印刷配線基板上の一端から半導体集積回路パッケージ上の一端までの電源分配回路のインピーダンスを、実用的に矩形と見なすことが出来る波形を回路に印加したとき、基本波が判っていれば３次以上の高調波の振幅は次数分の一となるというフーリエ変換の考え方を適用して実験的に求める方法を提供している。
【００８７】
しかし、非特許文献４に示されている、半導体集積回路のスイッチング動作に伴う電源変動は外部からの電荷供給が円滑に行われないために生じるという考え方は、電磁気学または物理学に矛盾する。また、半導体集積回路の約９０％をしめるデータ系回路で発生するランダム波をフーリエ変換することは実用的に不可能であるだけでなく、ランダムに変化するパルス波を多数の高調波に分解することは数学に整合しても物理学には整合しない。従って、非特許文献４に示されているアイデアに従って電源ノイズ問題やＥＭＣ問題を解決することは理論的に不可能であった。
【００８８】
解決しようとする問題点の第６は、非特許文献５に関する。非特許文献５は、多層オンチップ電源分配回路をＦＤＴＤ法により詳細に解析し、特にオンチップ電源分配回路のパワーグリッドのブランチコンデンサに注目したSPICEシミュレータに使用出来る精密な回路モデルを提供しているが、本文献では集中定数回路モデルを使用し、半導体集積回路のスイッチング動作に伴う電源変動は外部からの電荷供給が円滑に行われないために生じるとするアイデアに基づいている。
【００８９】
非特許文献５において、ＦＤＴＤは電磁界解析ツールであって電磁波解析ツールではない。従ってＦＤＴＤの解析結果を交流回路理論に基づくＳＰＩＣＥに適用することは、双方が静電磁界理論に従う限り整合しているが、電磁波理論に従う電源変動の解析をＦＤＴＤの解析結果を反映したＳＰＩＣＥで行うことは不可能である。さらに、半導体集積回路のスイッチング動作に伴う電源変動は外部からの電荷供給が円滑に行われないために生じるという考え方は、電磁気学または物理学に矛盾する。従って、非特許文献４に示されているアイデアに従って電源ノイズ問題やＥＭＣ問題を解決することは理論的に不可能であった。
【００９０】
解決しようとする問題点の第７は、特許文献１に関する。特許文献１は、簡便な製造工程で、ＥＳＲが充分小さい特性を有する固体電解コンデンサを得ることができる固体電解コンデンサの製造方法を提供するために、固体電解質層に関する詳細な製法を開示している。しかし、ＥＳＲには電磁気学上の裏付けがないこと、電磁気学に照らすと、コンデンサが伝送線路に並列に接続されたときの電磁波の作用による電源変動の抑圧効果が非常に低いことが明かであるために、開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【００９１】
解決しようとする問題点の第８は、特許文献２に関する。特許文献２は、静電容量及び耐圧の向上と、小型大容量化を可能とした固体電解コンデンサの製造方法を提供するために、固体電解質層に関する詳細な製法を開示している。しかし、電磁気学に照らすと、コンデンサが伝送線路に並列に接続されたときの電磁波の作用による電源変動の抑圧効果が非常に低いことが明かであるために、静電容量及び耐圧の向上と小型大容量化が実現されても、開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【００９２】
解決しようとする問題点の第９は、特許文献３に関する。特許文献３は、大容量、低ＥＳＲ、高信頼性である固体電解コンデンサを提供するために、セパレータを含む固体電解質層に関する詳細な製法を開示している。しかし、ＥＳＲには電磁気学上の裏付けがないこと、電磁気学に照らすとコンデンサが伝送線路に並列に接続されたときの電磁波の作用による電源変動の抑圧効果が非常に低いことが明かであるために、開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【００９３】
解決しようとする問題点の第１０は、特許文献４に関する。特許文献４は、１０ｋＨｚから１ＧＨｚ間での帯域で使用する分布定数型ノイズフィルタの形成法を示している。
特許文献４に開示されている技術によるとノイズフィルタのキャパシタンスがインダクタンスより充分大きくなると考えられるので、信号線路には応用できず、電源分配回路への応用を想定していると考えられる。
【００９４】
特許文献４の分布定数型ノイズフィルタは、公知の伝送線路構造から形成されている。この構造は分布要素モデルに従っているので、コンデンサと異なり、数百キロＨｚ以上の高周波領域に適する。しかし、特許文献４分布定数型ノイズフィルタを一般の電気機器に適用し性能を発揮させるためには、物理学や電磁気学に整合し、かつ合理的な方法で設計および製造が可能であって合理的な方法で電気機器に搭載可能である必要がある。
【００９５】
特許文献４には分布定数型ノイズフィルタを設計製造するために必須の物理的な寸法や電磁気的な材料定数、並びに設計法や製造法が充分開示されていない。また、特許文献４の分布定数型ノイズフィルタの長さは、電子素子から発生する高周波の１／４波長以上の長さとなるように設定するとしている。これに従うと、たとえば１００ＭＨｚの高調波すなわち正弦波の１／４波長は、大気中で７５ｃｍでありこの文献で絶縁体として使用している酸化アルミニウムの比誘電率を約８．５とすると２６ｃｍとなる。従ってこのアイデアを通常の電子・電気機器に使用されている印刷配線板に適用することは不可能である。
【００９６】
特許文献４において、分布定数型ノイズフィルタのインピーダンス特性を、コンデンサの場合に準じて透過係数（Ｓ２１）から求めている。内部に伝送損失が存在する伝送線路の端子インピーダンスを透過係数（Ｓ２１）から求めると非常に小さい値が得られる。しかし、この方法は電磁気学の観点から全くの誤りである。分布定数型ノイズフィルタのインピーダンス特性は、電磁気学に従って反射係数（Ｓ１１）の測定値から求めなければならない。従って特許文献４に開示されているデータの信頼性は全く無い。
【００９７】
特許文献４において、分布定数回路形成部が固体電解コンデンサまたは電気二重層コンデンサであるとしているが、コンデンサは前述のように集中要素（定数型）モデルの素子であって、分布要素モデルに従う線路構造とは電磁気上、異なるものである。このように、特許文献４は、理論的な誤りに基づいているので、開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【００９８】
解決しようとする問題点の第１１は、特許文献５に関する。特許文献５は、表面に複数の突起または凹凸を有する導体が対向する公知の伝送線路構造から形成されている。この構造は分布要素モデルに従っているので、コンデンサと異なり、数百キロヘルツ以上の高周波領域に適する。しかし、特許文献４分布定数型ノイズフィルタを一般の電気機器に適用し性能を発揮させるためには、物理学や電磁気学に整合し、かつ合理的な方法で設計および製造が可能であって合理的な方法で電気機器に搭載可能である必要がある。
【００９９】
特許文献５には、高速化、高周波数化に適した平行平板線路型素子を設計製造するために必須の物理的な寸法や電磁気的な材料定数、並びに設計法や製造法が充分開示されていない。従ってこのアイデアのねらいである充分小さい値の透過係数（Ｓ２１）を実現する手段がほとんど開示されていないことになる。
【０１００】
また、損失線路構造には低インピーダンスが必要とされるが、インピーダンスを下げることについてのアイデアが全く開示されていない。開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【０１０１】
解決しようとする問題点の第１２は、特許文献６に関する。特許文献６は、表面実装型コンデンサ（ＳＭＴキャパシタ）は２つの端子の間隔が非常に狭いのでプリント配線基板上に搭載して損失線路構造として使用すると、内層の電源層とグランド層に接続するための２つのビアの間隔を非常に狭くできる。これによってビアの自己インダクタンスが２つのビア間の相互インダクタンスによって打ち消されるので、高周波で動作する半導体集積回路に対するデカップリング効果を高めることが出来るとし、テストボードを試作してボードの測定点における自己インピーダンス、透過係数Ｓ２１を３０ｋＨｚから１．５ＧＨｚの間で測定している。
【０１０２】
特許文献６は、多層基板を使用してテストポートの間隔を離した場合と接近させた場合、バルクキャパシタを搭載した状態で多数のＳＭＴキャパシタを搭載した場合と除去した場合の透過係数Ｓ２１を実験によって求めており、４層基板の一点でグランド層と電源層を短絡した状態での複数の点での自己インピーダンスの実測値、簡単な集中要素モデルを使用してＳＭＴキャパシタを近接配したときと間隔を空けて配置したときの伝達インピーダンスＺ２１をシミュレーションによって求めている。
【０１０３】
特許文献６によると、４層基板の一点でグランド層と電源層を短絡した状態での複数の点での自己インピーダンスの実測値は、１０ＭＨｚ付近で０．１から０．２Ω、１００ＭＨｚ付近で１Ωから３Ω、１ＧＨｚ付近で６Ωから３０Ωであり、印刷配線基板上の信号線路の特性インピーダンスである５０Ωに対して充分低いとは言えない。多層基板を使用してテストポートの間隔を離した場合（３０ｃｍ）と接近させた場合（５ｍｍ）で、テストポート間の透過係数Ｓ２１を測定しているが、ポートから注入された電磁波が多層基板内に広く拡散してしまうために、デカップリング特性を測定したことにならない。また、伝達インピーダンスＺ２１をシミュレーションによって求めているが集中要素モデルを使用していることや伝達インピーダンスＺ２１が透過係数Ｓ２１と関係づけているために、得られた値は電磁気学の観点から無意味である。このために開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【０１０４】
解決しようとする問題点の第１３は、特許文献7に関する。特許文献7は、テストボードを試作し、図中の測定ポートにＨＰ８７５３Ｄネットワークアナライザを接続して、４ＧＨｚ以下の電源分配バスの端子インピーダンスを測定し、シミュレーション値と比較している。未搭載ボードとコンデンサのみ搭載ボードと半導体集積回路のみ搭載の３種について測定したところ、半導体集積回路のみ搭載が最も小さく、周波数によって大きく変化しているが１ＧＨｚにおいて２Ω前後であったとしている。
【０１０５】
特許文献7において、コンデンサのみ搭載ボードをモデル化して、コンデンサの等価直列インダクタンス（ＥＳＬ）と等価直列抵抗（ＥＳＲ）を変化させて端子インピーダンスをシミュレーションによって求めている。この結果、ＥＳＲをＥＳＬと等しくなるように増やすことにより、周波数によるインピーダンスの変動が抑制され、インピーダンス値が増えることは無いとしている。しかし、１ＧＨｚにおいて２Ω前後の端子インピーダンスは、印刷配線基板上の信号線路の特性インピーダンスである５０Ωに対して充分低いとは言えない。またＥＳＲをＥＳＬは集中要素モデルでありこのモデルを使用したシミュレーション結果は電磁気学の観点から無意味である。このために開示されている技術によって、回路設計者が期待する、広帯域に亘って電源分配回路のインピーダンスを低くすることやデカップリング機能を高めることは、不可能であった。
【０１０６】
解決しようとする問題点の第１４は、特許文献８に関する。特許文献８には、従来のコンデンサの問題点と、問題解決をねらって電源分配回路用に試作した低インピーダンスを有する線路構造素子の構造と、コンデンサとの機能差、試作によって得られた素子のデータと、ＦＰＧＡ搭載ボードに応用したときのデカップリング効果の実測データ、サーバベースのボードに応用したときの動作試験結果、素子の効果的な使用法等、線路構造素子の関する有効な技術情報が開示されている。
【０１０７】
特許文献８では、線路構造素子にアルミ電解チップを使用していることが示されているが、物理的な寸法や電磁気的な材料定数、並びに設計法や製造法が充分開示されていない。また、素子の特性に関する測定データやボードに搭載したときの線路構造素子の作用について理論的な裏付けが全く示されていないので、線路構造素子に使用する材料や構造の最適化や回路動作への線路構造素子の影響の解析が不可能である。さらに、開示されているデータは伝搬定数であるＳ２１特性だけであって、端子インピーダンスについての開示がない。
【０１０８】
特許文献８では、アルミニウム箔の化成エッチング層面だけでなく、端面化成処理された側面にも線路構造が形成されている。しかし側面にはエッチングが施されていないため、電磁波は実効線路長が短い幅の狭い側面をバイパスする。このため、数十メガヘルツ以上の帯域において線路構造素子の端子インピーダンスと透過係数Ｓ２１に化成エッチング層がほとんど寄与しないと考えられる。さらに、製造工程において側面上の導電性ポリマー層やカーボン含有層の厚さを制御することは、化成エッチング層面の場合に比べて非常に難しい。このため、線路構造素子の数十メガヘルツ以上の帯域における端子インピーダンスと透過係数Ｓ２１の製造ばらつきが大きくなる可能性が高い。
【０１０９】
特許文献８に示されている線路構造素子では、陽極であるエッチド化成アルミニウム箔に大きな直流電流を流すために、かなり厚いエッチド化成アルミ箔を使用する必要がある。これは必要とする厚さのエッチド化成アルミ箔の入手が困難であるだけでなく、購入価格の上昇や、固体アルミニウムコンデンサの量産において有効なロール巻き取り方式が採用できないという問題を有する。
【０１１０】
解決しようとする問題点の第１５は、特許文献６に関する。特許文献６は、ＳＣＳＩバスライン終端装置に関し、バスラインの過電流を未然に防止しノイズスパイクを除去する技術を開示している。しかし、バスラインを構成する信号線路毎に、プルアップ終端抵抗、トランジスタ回路で構成される信号ライン増強電流キッカー回路、および信号線路上のトランジェントを除去するために上限電圧と下限電圧の範囲を制限する抑止回路手段を有する信号ラインインピーダンス整合終端装置とで構成されており、設計が複雑であり使用部品数も多かった。また、開示されている技術によって、ＬＳＩの性能を最大限引き出すことが困難であった。
【０１１１】
解決しようとする問題点の第１６は、特許文献７に関する。特許文献７は、バスの終端での消費電力を低く抑え、かつ高速伝送を可能とすることを目的として、終端電源と伝送線路との間に２個の抵抗が直列に接続され、２個の抵抗器の接続部とグランドとの間にコンデンサが接続され、伝送線路に接続されている伝送線路の特性インピーダンスにほぼ等しい値を有する抵抗とコンデンサとローカットフィルタを形成する伝送線路終端方法を開示している。しかし、電源の端子インピーダンスやコンデンサのインピーダンスを必要とされる広い帯域に亘って充分低い値とすることが非常に困難なことや、抵抗器は電磁気学に基づく素子ではないため、開示されている技術によって、高ビットレートのディジタルデータを高品位で伝送することは困難であった。
【０１１２】
解決しようとする問題点の第１７は、特許文献８に関する。特許文献８は、グランド層の上に誘電体がありその上に導体が複数本あるマイクロストリップラインにおいて、信号線路間のクロストークを低減させることを目的として、信号線路用ストリップ線の間にグランド層に一部が接続されたストリップ線を挟む技術を開示している。しかし、ストリップ線の数が増えるために、開示されている技術によって、配線密度の高い伝送線路構造で高ビットレートのディジタルデータを高品位で伝送することは非常に困難であった。
【０１１３】
解決しようとする問題点の第１８は、特許文献９に関する。特許文献９は、グランド層の上に誘電体がありその上に導体が複数本あるマイクロストリップラインにおいて、信号線路間のクロストークを低減させることを目的として、信号線路の間にグランド層に両端が整合終端され送受回路に接続されていないダミー線路を挟む技術を開示している。しかし、ストリップ線路および終端抵抗の数が増えるために、開示されている技術によって、配線密度の高い伝送線路構造で高ビットレートのディジタルデータを高品位で伝送することは非常に困難であった。
【０１１４】
解決しようとする問題点の第１９は、特許文献１０に関する。特許文献１０は、多層プリント基板における配線のクロストークを低減し、しかも多層プリント基板の大型化とコストアップを防止することを目的として、多層プリント基板を、二つの第１の誘電体層と、これら二つの誘電体層に挟まれるように形成された第２の誘電体層と、二つの第１の誘電体層の上面と下面に形成されたＧＮＤプレーン層と、二つの第１の誘電体層の間に挟まれかつ垂直方向に対向するように配置された二本の信号線とで構成し、第２の誘電体層の比誘電率を第１の誘電体層の比誘電率より小さくする技術を開示している。しかし、第１の誘電体層と第２の誘電体層の比誘電率の差を、クロストークが低減出来るほど大きくすることは実用上困難であり、信号線を広範囲に亘って垂直方向に対向するように配置することも実用上困難であった。
【０１１５】
解決しようとする問題点の第２０は、特許文献１１に関する。特許文献１１は、トランジスタの動作時における出力電圧の傾きを緩やかにして急激な電圧変動が発生しないようにすることによって、ＬＳＩオンチップインターコネクトでの、クロストークノイズを安定して減少させ、クロストークノイズに起因する回路誤動作を確実に防止することを目的として、入力に２個のトランジスタを使用して共通出力端の電圧を段階的に変化させる技術を開示している。しかし、信号の上昇及び降下時間が長くなり性能を低下させてしまう、２段階で変化させてもクロストークノイズが１／２しか低減されない、およびトランジスタや配線の数が増えてしまうといった問題があり、実用化するのは困難であった。
【０１１６】
解決しようとする問題点の第２１は、特許文献１２に関する。特許文献１２は、クロストークノイズにより信号の伝送品質を劣化させることなく、高密度に配線パターンを配線することができるプリント配線板を得ることを目的として、一対のストリップ線路とグラウンド層との間にグラウンドパターンを形成し、他の一対のストリップ線路とグラウンド層との間にグラウンドパターンを形成する技術を開示している。しかし、グラウンドパターンを形成するための配線層が増えるために、開示されている技術によって、配線密度の高い伝送線路構造で高ビットレートのディジタルデータを高品位で伝送することは非常に困難であった。
【０１１７】
解決しようとする問題点の第２２は、特許文献１３に関する。特許文献１３は、クロストークノイズにより信号の伝送品質を劣化させることなく、高密度に配線パターンを配線することができるプリント配線板を得ることを目的として、一対のストリップ線路とグラウンド層との間にグラウンドパターンを形成し、他の一対のストリップ線路とグラウンド層との間にグラウンドパターンを形成する技術を開示している。しかし、グラウンドパターンを形成するための配線層が増えるために、開示されている技術によって、配線密度の高い伝送線路構造で高ビットレートのディジタルデータを高品位で伝送することは非常に困難であった。
【０１１８】
解決しようとする問題点の第２３は、特許文献１４に関する。特許文献１４は、外部から侵入する電磁波に対する耐性の向上、及び基板内から発生する電磁波に対する放出の抑制とともに、シグナルインテグリティ特性の劣化を防止することを目的として、信号用のライン配線が設けられた信号層と、最上層及び／又は最下層に積層され、磁性材料と絶縁材との複合材料からなる磁性層とを備え、磁性層には信号用のライン配線を設けないとする多層プリント回路基板技術を開示している。しかし、開示されている技術は、多層プリント回路基板の外部空間での電磁干渉に関してはある程度有効であるが、シグナルインテグリティに直接関わる、多層プリント回路基板の内部での電磁干渉に関しては効果が無い。従って、開示されている技術によって、シグナルインテグリティ特性の劣化を効果的に防止すること困難であった。
【０１１９】
解決しようとする問題点の第２４は、特許文献１５に関する。特許文献１５は、基板間通信を誘導性結合によって実現する場合に、複数の通信チャネルを近接して並列に並べてもクロストークの発生を実際上無視できる程度に小さくすることができる電子回路を提供することを目的として、送信コイルを下のチップに、受信コイルを上のチップに設けて、チップ間の距離をＸ、通信チャネル間の距離（すなわち、コイル中心間の水平距離）をＹとしたとき、所定のＹ０において、送信コイルに起因する受信コイル内の磁束密度が０になる位置が存在する。すなわち、Ｙが小さいと大きなクロストークが発生し、Ｙが大きいと逆符号の小さなクロストークが発生するため、その途中で磁束密度Ｂを受信コイル内で積分した値が０になる位置が必ず存在することになる。この位置においては原理的にクロストークが発生しないとする電子回路を開示している。
【０１２０】
しかし、開示されている技術は、時間的に変化する電磁界は電磁波となって線路上を進行するという電磁気学に従っていない。停止している静磁界の分布によってクロストークの生じない位置を特定出来るとしているが、静磁界はクロストークを発生させない。クロストークは線路上を進行する電磁波の漏洩によって生じるので、クロストークの生じない位置を特定することは原理的に出来ない。従って、開示されている技術によって、クロストークを効果的に抑圧することは不可能であった。
【０１２１】
解決しようとする問題点の第２５は、特許文献１６に関する。特許文献１６は、軟磁性体と非磁性絶縁体の２種類の層、または軟磁性体、非磁性絶縁体、及び導電体の３種類の層を含んで構成されるノイズフィルタに関する技術を開示している。軟磁性体は、Ｆｅを主成分とし、Ｍ及びＸ（但し、Ｍは４Ａ族、５Ａ族、６Ａ族の少なくとも１種以上の元素、ＸはＢ、Ｃ、Ｎ、Ｏの内の少なくとも１種以上の元素）を含有する組成を有する軟磁性膜を含むものである。しかし、この層構成は導体、絶縁体、導体で構成される伝送線路構造を形成していないので、シールド材料として応用可能であるが、回路素子として使用することは不可能であった。
【０１２２】
解決しようとする問題点の第２６は、特許文献１７に関する。特許文献１７は、、優れた磁気損失特性を有する導電性の磁性薄膜を用いながらも、反射のない電磁雑音抑制を実現する電磁雑音抑制体とそれを用いた電磁雑音抑制方法に関する技術を開示している。軟磁性薄膜は、Ｍ（Ｍは、Ｆｅ、Ｃｏ、Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）組成からなり、グラニュラー構造を有している。しかし、この層構成は導体、絶縁体、導体で構成される伝送線路構造を形成していないので、シールド材料として応用可能であるが、回路素子として使用することは不可能であった。
【０１２３】
解決しようとする問題点の第２３は、特許文献１８に関する。特許文献１８は、電磁波吸収能力があり、しかも、立体的で薄肉な部分や細長い部分を有する形状に成形することも可能な軟磁性体組成物と、その軟磁性体組成物からなる電磁波吸収体の技術を開示している。軟磁性体組成物は、Ｎｉ系フェライト磁性体、Ｍｇ系フェライト磁性体、Ｍｎ系フェライト磁性体、Ｂａ系フェライト磁性体、Ｓｒ系フェライト磁性体、Ｆｅ−Ｓｉ合金、Ｆｅ−Ｎｉ合金、Ｆｅ−Ｃｏ合金、Ｆｅ−Ｓｉ−Ａｌ合金、Ｆｅ−Ｓｉ−Ｃｒ合金、および鉄の中から選ばれる一種または二種以上の混合物を主成分とする軟磁性粉末と熱可塑性樹脂または熱硬化製樹脂である結合材とから構成されている。しかし、この層構成は導体、絶縁体、導体で構成される伝送線路構造を形成していないので、シールド材料として応用可能であるが、回路素子として使用することは不可能であった。
【０１２４】
電磁気学の定義に従うと、ディジタルデータ処理回路の多くは準定常回路に該当すると考えられ、設計には交流回路理論が使用されている。準定常状態の回路は電磁波理論が支配しているが、回路を定常と見なして設計や解析しても実用上の誤差が少ないということを意味する。ディジタルデータ処理回路のトランジスタのスイッチング速度が向上すると電磁ノイズが増加し、その対策は非常に難しいとされている。スイッチング周波数が高くなると小型軽量化が計られることはよく知られているが、電磁ノイズの増加が、ディジタル回路システムの高周波化を妨げている大きな要因の一つとなっている。
【０１２５】
定常回路を扱う交流回路理論では、電磁波である電磁ノイズの対策は不可能であることは自明である。従って、トランジスタの高速化に伴って発生する電磁ノイズ問題を解決するためには、ディジタル回路システムを構成する配線の設計において、配線の長さにかかわらず電磁波理論を適用する必要があることになる。しかし、電磁気学で確立している線形波形を扱う電磁波理論を使用してスイッチングモード回路の設計や解析を行うことは、原理的に不可能であった。
【０１２６】
アナログ回路は、回路状態の変化が比較的緩やかで始まりと終わりが明確でないことが多い。従って、特に低周波アナログ回路の設計においては、マックスウエルが確立した電磁波理論の代わりに、定常状態の回路を扱う交流回路理論を適用しても、実用上、問題が生じることはほとんど無かった。
【０１２７】
一方、演算処理回路やディジタルデータ伝送回路は、アナログ回路と異なり、状態の変化の期間が短く変化の始まりと終わりは明確である。演算処理回路やディジタルデータ伝送回路の状態の変化は非常に急激であり、急激な電界または磁界の変化は、電磁気学に従い大きなレベルの電磁波を励起する。ディジタルデータ処理回路における電界または磁界の変化は一般に間歇的である。さらに、演算処理回路やディジタルデータ伝送回路においては、スイッチングの周期はクロック回路を除いて一般に不定である。
【０１２８】
以上のようにアナログ回路と演算処理回路やディジタルデータ伝送回路は、電磁気学の観点からは大きく異なっている。しかし、演算処理回路やディジタルデータ伝送回路の設計や解析には、従来からアナログ回路と同様、交流回路理論が使用されて来た。この原因の一つは、ディジタル波がひずみ波の一種とみなされて来たことに因る。
【０１２９】
１８１２年に開発されたフーリエ変換法によると、ディジタル波は正弦波である多数の高調波から構成されているとされる。これらの高調波は始まりと終わりが無い多数の正弦波である。そうであるとすれば、回路上の信号を高調波毎に解析してその結果を加算すれば、ディジタル波について解析したことになる。しかし、演算処理回路やディジタルデータ伝送回路におけるディジタル波の周期は前述のように不定である。クロック回路のように周期が一定の場合は、フーリエ変換法は利便性が高いが、演算処理回路やディジタルデータ伝送回路において最重要であるタイミングの設計や解析にはフーリエ変換法は無力である。
【０１３０】
以上から、演算処理回路やディジタルデータ伝送回路の設計や解析にフーリエ変換法を適用するのは、前述の電気通信工学においてダランベールの波動方程式のみに依存して導体電流と導体間電圧が光速で進行するとしているのと同様、実用的にも物理学の観点からも問題が有り、好ましく無い。
【０１３１】
ディジタルデータ処理回路を誤り無く高い性能で動作させるためには、信号線路間でのクロストークを抑制することが必要である。また、信号線路の終端に到達した電磁波を終端で充分に減衰させる必要がある。しかし、従来のようにスイッチング波形を歪み波として扱うと、信号線路間が接近している場合のクロストークを抑制することが非常に難しく、信号線路の終端に到達した電磁波を終端で充分に減衰させることも非常に難しい。このため、多くのディジタルデータ伝送回路において、クロストークの心配が無く整合終端回路が１個で良いシリアルビット伝送方式が採用されているが、パラレルビット伝送方式に比べて信号伝送速度が低いという問題があった。
【０１３２】
スイッチング技術を電力の交流から直流、直流から交流への変換に使用すると、変換機器の大きさ、重量、価格を大幅に小さくすることが出来る。スイッチング速度を高めてスイッチングの繰り返し周波数を高めると、変換機器の大きさ、重量、価格をさらに小さくすることが出来るが、スイッチング時に発生する電磁ノイズやクロストークを抑制することが難しく、スイッチングの繰り返し周波数を高めることが出来ないという問題があった。
このため、部分共振回路を付加してスイッチング時に発生する電磁ノイズやクロストークを抑制する方法が提案されているが、変換機器の大きさ、重量、価格の低減に対する阻害要因になることが多かった。
【０１３３】
本発明は、上記問題を根本的に解決する手段を提供することを目的の一つとしている。
【課題を解決するための手段】
【０１３４】
上記課題を解決するため、請求項１記載の発明は、損失線路構造に係り、損失線路構造が、伝送線路構造を有し、一つの絶縁体層と、二つの導体層と、該導体層の一つと前記絶縁体層との間または該絶縁体層と前記導体層の二つとの間に軟磁性体層または前記導体層に接して配置される前記軟磁性体層と、前記絶縁体層に接して配置される半導体層から形成されることを特徴としている。
【０１３５】
また、請求項２記載の発明は、損失線路構造に係り、請求項１記載の損失線路構造において、前記軟磁性体層が、前記導体層または前記半導体層を母材層として一方向に磁界を加えた状態でＰＶＤ（物理蒸着法）を含む乾式メッキ法により形成され、焼鈍されて成ることを特徴としている。
【０１３６】
また、請求項３記載の発明は、損失線路構造に係り、請求項１から請求項２記載の損失線路構造において、前記軟磁性体層が、１００ジーメンス／メートル以上の導電率と、少なくとも、１ギガヘルツより低い周波数帯域で１０００以上の比透磁率または３ギガヘルツより低い周波数帯域で１００以上の比透磁率または３ギガヘルツより低い周波数帯域で１０以上の比透磁率を有することを特徴としている。
【０１３７】
また、請求項４記載の発明は、損失線路構造に係り、請求項１から請求項３記載の損失線路構造において、前記導体層が、銅、ニッケルまたはこれらを含む任意の合金から成る金属箔、または１０[μm]以下の長径を有する、金粒子、銀粒子、銅粒子、錫粒子、インジウム粒子、パラジウム粒子、ニッケル粒子、およびこれらの任意の合金粒子から選ばれる少なくとも１種の金属粒子を含む導電性金属粉ペーストから成ることを特徴としている。
【０１３８】
また、請求項５記載の発明は、損失線路構造に係り、請求項１から請求項４記載の損失線路構造において、前記半導体層が、導電性ポリマー、または固体半導体またはこの変性物、またはカーボングラファイト、またはカーボングラファイトを含有するペーストから選ばれる材料の１種から形成される単層構造、または、少なくとも、前記材料の１種から形成される単層構造と前記材料の他の１種から形成される単層構造から成る多層構造を有して成ることを特徴としている。
【０１３９】
また、請求項６記載の発明は、損失線路構造に係り、請求項１から請求項５記載の損失線路構造において、前記導電性ポリマーが、化学重合反応工程、または化学重合反応工程と電解重合反応工程によって、３，４−エチレンジオキシチオフェン、ピロール、フラン、多環状スルフィド、またはそれらの置換誘導体で形成されるモノマーから形成されることを特徴としている。
【０１４０】
また、請求項７記載の発明は、損失線路構造に係り、請求項１から請求項６記載の損失線路構造において、前記導電性ポリマーが、ポリチオフェンの微粒子またはポリピロールの微粒子を酸性または中性の水溶液に混合させて成る導電性ポリマー水溶液として形成されることを特徴としている。
【０１４１】
また、請求項８記載の発明は、損失線路構造に係り、請求項１から請求項７記載の損失線路構造において、該損失線路構造が、少なくとも、インピーダンス整合損失線路構造または低インピーダンス損失線路構造として形成されて成ることを特徴としている。
【０１４２】
また、請求項９記載の発明は、損失線路構造に係り、請求項１から請求項８記載の損失線路構造において、前記インピーダンス整合損失線路構造を構成する前記絶縁体層が、５０マイクロメートル以下の厚さを有し、５以下の比誘電率を有するシート接着剤またはプリプレグから成ることを特徴としている。
【０１４３】
また、請求項１０記載の発明は、損失線路構造に係り、請求項１から請求項９記載の損失線路構造において、インピーダンス整合損失線路チップが、前記インピーダンス整合損失線路構造を層面に垂直に切断して形成され、実効周波数において−１０ｄＢ以下の透過係数と−１５ｄＢ以下の反射係数を有して成ることを特徴としている。
【０１４４】
また、請求項１１記載の発明は、損失線路構造に係り、請求項１から請求項１０記載の損失線路構造において、前記低インピーダンス損失線路構造が、エッチド化成箔と、該エッチド化成箔の一面に形成される第１の導電性ポリマー層と、前記エッチド化成箔の他面に形成される第２の導電性ポリマー層と、前記第１の導電性ポリマー層の上に形成される第１のカーボン含有層と、前記第２の導電性ポリマー層の上に形成される第２のカーボン含有層と、前記第１のカーボン含有層の上に形成される前記軟磁性体層と、該軟磁性体層の上に形成される第１の前記導体層と、前記第２のカーボン含有層の上に形成される第２の前記導体層から構成されて成ることを特徴としている。
【０１４５】
また、請求項１２記載の発明は、損失線路構造に係り、請求項１から請求項１１記載の損失線路構造において、前記エッチド化成箔が、アルミニウム、タンタル、またはそれらの合金から成る弁作用金属箔と、該弁作用金属箔の前記他面、または前記弁作用金属箔の前記一面および前記他面に形成されるエッチング層と、該エッチング層の表面に形成される化成膜からなる前記絶縁体層を備えて成ることを特徴としている。
【０１４６】
また、請求項１３記載の発明は、損失線路構造に係り、請求項１から請求項１２記載の損失線路構造において、前記導電性ポリマー層が、前記導電性ポリマー水溶液に前記エッチド化成箔を浸漬して前記化成膜の表面を前記ポリチオフェンの薄膜または前記ポリピロールの薄膜で被覆し、その後該エッチド化成箔を前記導電性ポリマー水溶液から引き出して高温環境中で乾燥させる工程から成る含浸被覆工程を少なくとも１回実施することによって形成されることを特徴としている。
【０１４７】
また、請求項１４記載の発明は、損失線路構造に係り、請求項１から請求項１３記載の損失線路構造において、低インピーダンス損失線路チップが、前記エッチド化成箔と、該エッチド化成箔の表面に形成される前記半導体層の間に少なくとも１個の方形領域を除外して形成されるレジスト層を配置し、前記方形領域の４辺から少なくとも５マイクロメートルの距離を置いて外側に設定される方形絶縁境界線で前記低インピーダンス損失線路構造を層面に垂直に切断して形成されることを特徴としている。
【０１４８】
また、請求項１５記載の発明は、損失線路構造に係り、請求項１から請求項１４記載の損失線路構造において、前記低インピーダンス損失線路チップが、実効周波数において、−２０ｄＢ以下の透過係数と０ｄＢから−２ｄＢまでの範囲の反射係数、または１０ＭＨｚから１０ＧＨｚの帯域において、１０００[ｎｅｐ/ｍ] （ネパー/メートル）以上の減衰定数と１ [Ω]以下の端子インピーダンスを有して成ることを特徴としている。
【０１４９】
また、請求項１６記載の発明は、損失線路構造に係り、請求項１から請求項１５記載の損失線路構造において、前記レジスト層が、シルクスクリーン法またはインクジェット法またはドライフィルム貼付法により、少なくとも１個の前記方形領域を除く領域に形成されて成ることを特徴としている。
【０１５０】
また、請求項１７記載の発明は、損失線路構造に係り、請求項１から請求項１６記載の損失線路構造において、前記レジスト層が、シリコン樹脂、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリフェニレンスルフィド樹脂、ポリフェニレンスルホン樹脂、ポリエーテルスルホン樹脂、ポリアミドイミド樹脂、シアン酸エステル樹脂、フッ素樹脂、ウレタン樹脂、ポリカルボン酸樹脂、シアネート樹脂、フェノキシ樹脂、アクリル樹脂、またはこれらの混合物もしくは変性物から選択される１種以上の樹脂を主剤として形成されることを特徴としている。
【０１５１】
また、請求項１８記載の発明は、損失線路構造に係り、請求項１から請求項１７記載の損失線路構造において、前記インピーダンス整合損失線路チップが、印刷配線基板の絶縁体層中または半導体集積回路のオンチップインターコネクト構造の絶縁体層中に埋め込まれ、または樹脂封止されて前記印刷配線基板上に搭載され、前記インピーダンス整合損失線路チップの前記導体層の一つの両端がスイッチングモード回路の信号線または活線に挿入されて接続され、前記インピーダンス整合損失線路チップの前記導体層の他の一つの両端が前記スイッチングモード回路のグランド線またはグランドプレーンに並列に接続されて使用されることを特徴としている。
【０１５２】
また、請求項１９記載の発明は、損失線路構造に係り、請求項１から請求項１８記載の損失線路構造において、前記低インピーダンス損失線路チップが、前記印刷配線基板の絶縁体層中または前記オンチップインターコネクト構造の絶縁体層中に埋め込まれ、または樹脂封止されて前記印刷配線基板上に搭載され、前記第１の前記導体層の両端が直流駆動電気回路の電源分配線に挿入されて接続され、前記第１の前記導体層の両端を前記直流駆動電気回路の前記グランド線または前記グランドプレーンに並列に接続されて使用されることを特徴としている。
【０１５３】
また、請求項２０記載の発明は、損失線路構造に係り、請求項１から請求項１９記載の損失線路構造において、前記低インピーダンス損失線路チップが、実用に供されるまでの間にエージングを少なくとも１回実施されることによって前記エッチド化成箔と第１の前記導体層から成る前記伝送線路構造における前記化成膜の一部が還元されて消滅し、または、前記低インピーダンス損失線路構造を前記方形絶縁境界線で層面に垂直に切断する際に前記弁作用金属箔と前記半導体層間が短絡し、前記エッチド化成箔と前記第１の前記導体層から成る前記伝送線路構造の全てが前記第１の前記導体層として形成されて成ることを特徴としている。
【０１５４】
また、請求項２１記載の発明は、損失線路構造に係り、請求項１から請求項２０記載の損失線路構造において、前記スイッチングモード回路が、トランジスタまたは前記半導体集積回路中のインバータを含むスイッチング素子と、信号線または活線を有し、前記信号線または前記活線に過渡電位状態と２つ以上の定常電位状態を、少なくとも一回発生させることを特徴としている。
【０１５５】
また、請求項２２記載の発明は、損失線路構造に係り、請求項１から請求項２１記載の損失線路構造において、前記実効周波数が、前記スイッチング素子の切断状態から導通状態または導通状態から切断状態に変化する時間と、円周率の積の逆数として求められることを特徴としている。
【発明の効果】
【０１５６】
本発明をスイッチング機器またはディジタル機器に適用すると、スイッチング素子や半導体集積回路によって励起される電磁波の漏洩が大幅に抑圧されるために、スイッチング素子が使用されている機器の電磁環境適合性（ＥＭＣ）を大幅に向上させることが可能となる。またアナログ回路とディジタル回路の印刷配線基板上での混在が容易になる。
【０１５７】
本発明をスイッチング機器またはディジタル機器に適用すると、スイッチング素子や半導体集積回路から見た印刷配線基板上の電源分配回路の端子インピーダンスが非常に低くなるので、スイッチング機器またはディジタル機器の動作安定性が向上する。
【０１５８】
本発明をスイッチング機器またはディジタル機器に適用すると、これらの機器の小型軽量化、低コスト化、高変換効率化が可能になると共に、高信号品位（シグナルインテグリティ）と高電磁環境適合性（ＥＭＣ）を両立させることが可能となる。
【０１５９】
本発明をディジタル回路に適用すると、伝送線路に不可欠であった整合終端処理が全く不要となるので、特に高速ディジタル回路の設計が非常に容易になる。
【０１６０】
また、本発明をディジタル回路に適用すると、クロストークを初めとする回路内や回路間での電気干渉問題が大幅に改善されることによってパラレルビット伝送を誤り無く行うことが可能となるので、伝送距離に関係なく、ディジタル信号の伝送速度を並列の数を乗じた速度に高めることが可能になる。
【０１６１】
また、本発明を電力変換回路に適用すると、スイッチング時に発生する電磁ノイズやクロストークを抑圧するので、スイッチングの繰り返し周波数を大きく高めることが可能になる。
【発明を実施するための最良の形態】
【０１６２】
（実施の形態１）
図１は、伝送線路構造の一例である。図２は、伝送線路構造の他の一例である。
【０１６３】
図１において、伝送線路構造は、導体層１、５、軟磁性体層２、および絶縁体層３で構成されている。図２において、伝送線路構造は、導体層１１、１７、軟磁性体層１２、１６、半導体層１３、１５、および絶縁体層１４で構成されている。
【０１６４】
図１において、インピーダンス整合損失線路構造は、接着剤シートまたはプリプレグから成る絶縁体層３を使用している。接着剤シートまたはプリプレグは、エポキシ樹脂、フッ素樹脂、アクリル樹脂、ポリイミド樹脂、ポリウレタン樹脂、またはこれらの混合物もしくは変性物から選択される１種以上の樹脂を主剤として形成される。インピーダンス整合損失線路構造は、導体箔にＰＶＤ（物理蒸着法）によって蒸着させて形成される軟磁性体薄膜から成る導体層１および軟磁性体層２、並びに導体層５および軟磁性体層４を、絶縁体層３の両面に軟磁性体層２、４を接して配置して、加熱圧縮して形成される。
【０１６５】
図２において、インピーダンス整合損失線路構造は、接着剤シートまたはプリプレグから成る絶縁体層１４を使用し、ＰＶＤ（物理蒸着法）によって導体箔の一面に形成される軟磁性体薄膜から成る導体層１１および軟磁性体層１２、並びに導体層１７および軟磁性体層１６、ＰＶＤ、貼付、または塗布によって軟磁性体層１２および軟磁性体層１６の表面に形成される半導体層１３および１５を、絶縁体層１４の両面に半導体層１３および１５を接して配置して、加熱圧縮して形成される。
【０１６６】
図２において、低インピーダンス損失線路構造は、エッチド化成箔から成る絶縁体層１４と、ＰＶＤ（物理蒸着法）によって導体箔の一面に形成される軟磁性体薄膜から成る導体層１１および軟磁性体層１２、並びに導体層１７および軟磁性体層１６と、導電性ポリマー層と、該導電性ポリマー層と軟磁性体層１２、１６を接着するためのカーボンペーストとから成る半導体層１３、１５によって形成される。
【０１６７】
（実施の形態２）
図３は、インピーダンス整合損失線路部品の一例である。図４は、インピーダンス整合損失線路部品の一例の側面図である。図５は、インピーダンス整合損失線路部品のＳ２１の計算値の一例である。図６は、インピーダンス整合損失線路部品のＳ１１の計算値の一例である。図７は、インピーダンス整合損失線路部品のＳ２１の計算値の他の一例である。図８は、インピーダンス整合損失線路部品のＳ１１の計算値の他の一例である。
【０１６８】
図３において、インピーダンス整合損失線路部品は、絶縁体層２３の一面に配置された三つの導体層２１と三つの導体層２７と一つの導体箔２５、導体層２５に配置され接続された三個のインピーダンス整合損失線路チップ２４と、三個のインピーダンス整合損失線路チップ２４の長さ方向の一端と三つの導体層２１との間を接続する３枚の導体箔２２と、三個のインピーダンス整合損失線路チップ２４の長さ方向の他端と三つの導体層２７との間を接続する３枚の導体箔２６とから構成されている。
【０１６９】
図４は、図３を側面から見たものである。図４において、本実施の形態におけるインピーダンス整合損失線路部品は、絶縁体層４６の一面に配置された導体層３２、３５、３７、３８、４０、４３、４５と、導体層３５の一面に接続されたインピーダンス整合損失線路チップ３４と、インピーダンス整合損失線路チップ３４の長さ方向の一端と導体層３２との間を接続する導体箔３３と、導体箔２２と、インピーダンス整合損失線路チップ３４の長さ方向の他端と導体層３７との間を接続する導体箔３６とから構成されている。
【０１７０】
周波数をｆ、静電容量をＣとするとコンデンサの交流インピーダンスＺＣは、次式から求められる。
【０１７１】
【数２２】
2011205281.tif 000024
【０１７２】
特性インピーダンスが５０Ω の測定系の線路にコンデンサが並列に接続されたときの透過係数（Ｓ２１Ｃ）は、次式から求めることが出来る。
【０１７３】
【数２３】
2011205281.tif 000025
【０１７４】
本実施の形態におけるインピーダンス整合損失線路チップまたはインピーダンス整合損失線路部品を特性インピーダンスがＺ００の伝送線路の途中に接続して使用すると、低周波帯域においてはコンデンサとしてのインピーダンス特性を示すが、さらに低い周波数帯域では伝送線路の特性インピーダンスＺ００に漸近すると考えられる。従って、損失線路構造の、低周波帯域における端子インピーダンスＺ１は、次式で表される。ここでｎ１は任意の数である。ｎ１が大きいほど変曲点部が鋭角となる。
【０１７５】
【数２４】
2011205281.tif 000026
【０１７６】
インピーダンス整合損失線路チップは、電極となる導体層と絶縁体層との間に導電性の半導体層や磁性体層を有している。この場合の伝送線路構造チップの特性インピーダンスは、絶縁体層の厚さの代わりに実効厚さを使用することによって求めることが出来ると考えられる。絶縁体層の厚さをａ、半導体層または磁性体層の厚さをｂ、絶縁体の固有インピーダンスをZI、半導体層または磁性体の固有インピーダンスをZＳとすると、絶縁体層の実効厚さｄeは、次式で表すことが出来る。
【０１７７】
【数２５】
2011205281.tif 000027
【０１７８】
インピーダンス整合損失線路チップの特性インピーダンスをＺ０とすると、インピーダンス整合損失線路チップ測定系の５０Ωのケーブルに接続したときの反射の影響によるインピーダンス整合損失線路チップの透過係数Ｓ２１Ｒは、反射境界が２つ存在するので数１４の自乗となり、次式から求めることが出来る。
【０１７９】
【数２６】
2011205281.tif 000028
【０１８０】
本実施の形態におけるインピーダンス整合損失線路チップの信号端子間の単位長さあたりの静電容量Ｃ
Ｔとし、周波数がｆのときのＣＴのインピーダンスをＺＣＴとすると、信号端子間での電磁結合による透過係数Ｓ２１Ｔ
は、次式から求めることが出来る。
【０１８１】
【数２７】
2011205281.tif 000029
【０１８２】
インピーダンス整合損失線路チップ中を電磁波が進行するとき、半導体層または磁性体層中に電磁界が浸透することによって伝送損失が発生する。半導体層または磁性体層の有効厚さをｂ、表皮厚さをδＳとするときの、厚さが無限大のときに対するｂの厚さの半導体層または磁性体層における損失の割合Ａは、次式から求めることが出来る。
【０１８３】
【数２８】
2011205281.tif 000030
【０１８４】
特性インピーダンスがＺ0で、ｗを線路幅とする伝送線路の１つの壁面に半導体層または磁性体層が配置されているインピーダンス整合損失線路チップにおいて、半導体層または磁性体層の導電率をσＳ、表皮厚さをδＳ、損失の割合をＡとし、電気通信工学理論を電磁気学で修正すると、磁性体層による実効減衰定数αは次式で表される。
【０１８５】
【数２９】
2011205281.tif 000031
【０１８６】
半導体層または磁性体層によって発生する実効減衰定数αによる、線路長をｚとするときのインピーダンス整合損失線路チップの透過係数Ｓ２１αは次式から求めることが出来る。
【０１８７】
【数３０】
2011205281.tif 000032
【０１８８】
インピーダンス整合損失線路チップでの全周波数帯における反射による全周波数帯域の透過係数Ｓ２１Ｒは、次式から近似的に求めることが出来る。
【０１８９】
【数３２】
2011205281.tif 000033
【０１９０】
反射と、内部での減衰を含むインピーダンス整合損失線路チップの透過係数Ｓ２１は、次式から求めることが出来る。
【０１９１】
【数２７】
2011205281.tif 000034
【０１９２】
端子間の電磁結合を考慮した本実施の形態におけるインピーダンス整合損失線路チップまたはインピーダンス整合損失線路部品の総合透過係数Ｓ２１Ｍは、次式から近似的に求めることが出来る。
【０１９３】
【数３３】
2011205281.tif 000035
【０１９４】
インピーダンス整合損失線路チップの特性インピーダンスをＺ０、静電容量をＣとし、周波数をｆとするときの静電容量の交流インピーダンスをＺＣとすると、全周波数帯におけるインピーダンス整合損失線路チップまたはインピーダンス整合損失線路部品の端子インピーダンスＺ２
は、次式から近似的に求めることが出来る。ここでｎ２は任意の数である。ｎ２が大きいほど変曲点部が鋭角となる。
【０１９５】
【数３４】
2011205281.tif 000036
【０１９６】
端子から空間への電磁放射を考慮した本実施の形態におけるインピーダンス整合損失線路チップまたはインピーダンス整合損失線路部品の端子インピーダンスＺａは、次式から近似的に求めることが出来る。
【０１９７】
【数３５】
2011205281.tif 000037
【０１９８】
数１３において、数３５から求めるＺａをＺ１に置き換えてＺ０を５０Ωとすると、本実施の形態におけるインピーダンス整合損失線路チップまたはインピーダンス整合損失線路部品を測定系の５０Ωのケーブルに接続したときの接続部に於ける反射係数Ｓ１１を求めることが出来る。
【０１９９】
数２１から数３５と以下に示すパラメータを使用して、図１の構造のインピーダンス整合損失線路チップを使用したインピーダンス整合損失線路部品の線路長毎の透過係数Ｓ２１および反射係数Ｓ１１の計算結果を図５と図６に、図２の構造のインピーダンス整合損失線路チップを使用したインピーダンス整合損失線路部品の線路長毎の透過係数Ｓ２１および反射係数Ｓ１１の計算結果を図７と図８に示す。図５から図８は、本実施の形態におけるインピーダンス整合損失線路部品をスイッチングモード伝送線路に接続して使用する場合に必要な時間軸を横軸として使用している。ネットワークアナライザによって測定した場合を想定するときは、図５から図８に示す横軸のスイッチング時間ｔを、数２０に従って周波数に変換する。
【０２００】
インピーダンス整合損失線路チップに効果的な軟磁性体としては、例えば特許文献１９から特許文献２３で開示されている材料がある。本実施の形態におけるインピーダンス整合損失線路部品の特性計算においては、特許文献２３に開示されている（Ｆｅ．６５ Ｃｏ．３５ ）９２．７   Ｚｒ２．２  Ｏ５．１
薄膜を６９３Ｋで熱処理した膜の透磁率と周波数の関係を示す特性図を使用する。この非晶質軟磁性膜の厚さは１μｍである。抵抗率は開示されていないが、他の例から５００μΩｃｍと推定している。また半導体層の導電率を１４００Ｓ／ｍ、半導体層の厚さを３０μｍ、インピーダンス整合損失線路チップの線路幅を５５μｍ、絶縁体層の比誘電率を３．５、絶縁体層の厚さを１３μｍ、インピーダンス整合損失線路部品の端子間結合容量を０．２×１０−１８Ｆ／ｍとしている。
【０２０１】
図５において、図１の構造のインピーダンス整合損失線路チップを使用したインピーダンス整合損失線路部品の場合の線路長毎の透過係数Ｓ２１は、スイッチング時間が０．２ｎｓ程度で最小値となり、線路長が４．８ｍｍ以上でなければ、目安となる−２０ｄＢの値を得ることが出来ない。図７において、図２の構造のインピーダンス整合損失線路チップを使用したインピーダンス整合損失線路部品の場合の線路長毎の透過係数Ｓ２１は、線路長が０．０７５ｍｍの場合、スイッチング時間が０．０１ｎｓで−２０ｄＢ以下となり、線路長が９．６ｍｍの場合、スイッチング時間が１０ｎｓで−２０ｄＢ程度となる。このように、半導体層と磁性体層を積層して使用することにより、非常に広い範囲のスイッチング時間において優れた透過係数Ｓ２１は得ることが出来る。本実施の形態のいずれの場合も、反射係数Ｓ１１は−３０ｄＢ以下である。
【０２０２】
（実施の形態３）
図９は、試作したインピーダンス整合損失線路チップの一例である。図１０は、試作したインピーダンス整合損失線路チップのＳ２１の実測値の一例である。図１１は、試作したインピーダンス整合損失線路チップのＳ１１の実測値の一例である。図１２は、試作したインピーダンス整合損失線路チップのＳ２１の計算値の一例である。図１３は、試作したインピーダンス整合損失線路チップのＳ１１の計算値の一例である。
【０２０３】
図９において、本実施の形態におけるインピーダンス整合損失線路チップは、ＪＩＳ  Ｃ  ３２０２  ２種エナメル銅線５１の表面に、１０μｍ厚さの場合の表面抵抗が３．３Ωのカーボンペーストで１００μｍの厚さのカーボン含有層５２を形成し、カーボン含有層５２の表面に銀ペースト層５３を形成して試作されている。エナメル銅線５１を構成する銅線の直径は１００μｍであり、銅線の表面に形成されているポリウレタン絶縁膜の厚さは５μｍである。
【０２０４】
図１０と図１１は、本実施の形態におけるインピーダンス整合損失線路チップのＳ１１とＳ２１の実測値である。いずれも縦軸の下端が−１００ｄＢで縦軸の上端が０ｄＢの整数目盛、横軸の左端が１００ＫＨｚで横軸の右端が３ＧＨｚの対数目盛で示されている。図１２と図１３は、カーボングラファイト層中に平均１μｍの空隙が存在すると仮定して実施の形態２に示した方法によって計算で求めた、損失線路構造のＳ２１特性曲線とＳ１１特性曲線である。
【０２０５】
インピーダンス整合損失線路チップのＳ１１とＳ２１の測定にはネットワークアナライザを使用したが、このとき被測定物（ＤＵＴ）に接続される２本のケーブルの特性インピーダンスは５０Ωであり、ネットワークアナライザ内においてそれぞれ５０Ωで終端されている。測定周波数が直流に近い低周波になると被測定物に５０Ωの終端抵抗が２個並列に接続されることになる。本実施の形態における損失線路構造の特性計算においてはこの効果も考慮した。図１０、図１２と、図１１、図１３の特性曲線はそれぞれかなり合致しているので、実施の形態２に示した計算法の信頼性はかなり高いと推定できる。
【０２０６】
（実施の形態４）
図１４は、低インピーダンス損失線路構造の断面図の一例である。図１５は、低インピーダンス損失線路チップの外観の一例である。図１６は、低インピーダンス損失線路部品の電極構造の一例である。図１７は、低インピーダンス損失線路部品の外観の一例である。図１８は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の一例である。図１９は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。図２０は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。図２１は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。図２２は、試作した低インピーダンス損失線路部品のＳ２１特性測定用治具の一例である。
【０２０７】
図２３は、低インピーダンス損失線路部品子のＳ２１特性の計算値の他の一例である。図２４は、低インピーダンス損失線路部品の端子インピーダンス特性の計算値の一例である。図２５は、低インピーダンス損失線路部品のＳ２１特性の計算値の他の一例である。図２６は、低インピーダンス損失線路部品の端子インピーダンス特性の計算値の他の一例である。図２７は、低インピーダンス損失線路構造の断面図の他の一例である。
【０２０８】
図１４において、低インピーダンス損失線路構造は、アルミニウム層１２１、ポリチオフェンが含浸されていないエッチング層１２２、レジスト層１２３、ポリチオフェンが含浸されているエッチング層１１９、１２４、軟磁性体層１２５、カーボン含有層１２６、導体層１２７、導電性ポリマー層１１８、１２８から構成されている。
【０２０９】
図１４において、エッチング層を有し表面に酸化皮膜が形成されているアルミニウムエッチド化成アルミ箔を、３種のポリチオフェン溶液に浸漬して高温環境中で乾燥させることによって、導電性ポリマー層１１８、１２８が形成される。導電性ポリマー層１１８、１２８は、約２０ナノメートルの厚さで導電率が３００００Ｓ／ｍの第１のポリチオフェン原始薄膜と、同様にして第１のポリチオフェン原始薄膜上に形成される約１０ナノメートルの厚さで導電率が２００００Ｓ／ｍの第２のポリチオフェン原始薄膜と、同様にして第２のポリチオフェン原始薄膜上に形成される約３マイクロメートルの厚さで導電率が１２０００Ｓ／ｍの第３のポリチオフェン原始薄膜から構成される。  
【０２１０】
図１４において、レジスト層１２３は、伝送線路の境界線１２９の外部に、シルクスクリーン法またはインクジェット法またはドライフィルム貼付法により、少なくとも１個の前記方形領域が除去されたレジスト膜を前記エッチド化成箔の他面上に塗布または貼付して高温環境中で乾燥させることによって、または高温環境中での乾燥と紫外線の照射によって、４０μｍ程度の厚さに形成される。本実施例においては市販のドライフイルムタイプソルダーレジストを使用し、ＵＶキュアは省略している。
【０２１１】
図１４において、導電性ポリマー層１２８の表面に、乾式メッキ法によって軟磁性体層１２５を形成し、軟磁性体層１２５とカーボン含有層１２６の表面に銀を主成分とする導電性コーティング液を塗布して導体層１２７を形成する。図１４において、切断線１３０で方形に切断され、伝送線路の境界線１２９の内部が伝送線路構造チップとして機能する。
【０２１２】
図１５において、低インピーダンス損失線路チップの切り出し面は、アルミニウム層１３６、ポリチオフェンが含浸されていないエッチング層１３５、レジスト層１３４、軟磁性体層１３２、カーボン含有層１３７、導体層１３１、１３８、導電性ポリマー層１３３、１３９から構成されている。
【０２１３】
図１５において、アルミニウム層１３６と導電性ポリマー層１３３の間には、レジスト層１３４およびポリチオフェンが含浸されていないエッチング層１３５が存在するため、アルミニウム層１３６と導電性ポリマー層１３３間には良好な絶縁が保たれる。この結果、試作した定格６．３Ｖの損失線路構造の電源端子とグランド端子間の絶縁抵抗は、外装樹脂無しで３０ＭΩ以上であって、従来の電子・電気素子に勝る絶縁特性を得ている。図１５において、導体層１３１が陰極、導体層１３８が陽極となる。
【０２１４】
一方、アルミニウム層１３６と導電性ポリマー層１３９の間には、ポリチオフェンが含浸されているエッチング層１３５が存在する。アルミニウム層１３６のエッチング面に形成されている化成膜の厚さが２０ナノメートル以下と非常に薄いために、チップ形成のための切断時に、高い確率でアルミニウム層１３６と導電性ポリマー層１３９との間が短絡する。
【０２１５】
図１６において、低インピーダンス損失線路部品の電極構造は、低インピーダンス損失線路チップ１４９と、低インピーダンス損失線路チップ１４９の陽極１４８と、伝送線路構造チップ１４９の陰極１４３と、陽極１４８に１０−５Ω・ｃｍ程度の抵抗率を有する導電性接着剤によって接着された０．１ｍｍの厚さの陽極導体箔１４７と、陽極導体箔１４７の端部に形成される陽極端子部１４１、１４６と、陰極１４３の端部に前記導電性接着剤で０．１ｍｍの厚さの銅箔を接着して形成される陰極端子部１４２、１４５とで形成されている。１４４はチップ幅であって伝送線路の線路幅はチップ幅未満の値となる。１６０はチップ長であって伝送線路の線路長はチップ長未満の値となる。
【０２１６】
図１７において、低インピーダンス損失線路部品は、図１６の電極構造を内蔵し、グランド端子１５２、１５４、電源端子１５１、１５５、および外装樹脂１５３によって形成されている。なお、試作した低インピーダンス損失線路部品は、デカップリング構造体をガラスエポキシ樹脂製の基板に搭載し、ガラスエポキシ樹脂製の容器に固定しており、封止されていない。
【０２１７】
図１７の電源端子１５１、１５５とグランド端子１５２、１５４にそれぞれ直流電源装置の正極と負極を接続し、化成電圧１１Ｖの約６０％の６．３Ｖを１２０分間印加してエージングを行う。エージングによって低インピーダンス損失線路チップ中の化成膜が修復されるとともに、図１４の切断線１３０での切断の際に、図１４の、アルミニウム層１３６のエッチング層１３５を有しない面のアルミニウム層１３６と導電性ポリマー層１３３の間で短絡が生じていない場合は、エージングによって化成膜を形成しているアルミナがアルミニウムに還元されることによって短絡される。この結果、エージングを実施することによって単極性の低インピーダンス損失線路チップが確実に形成される。
【０２１８】
図１８から図２１は、試作した、有効線路幅が１ｍｍの磁性薄膜層の無い低インピーダンス損失線路部品の透過係数Ｓ２１の実測値である。図１８は、線路長が３．５ｍｍ場合のＳ２１特性の実測値の一例、図１９は、線路長が５ｍｍの場合のＳ２１特性の実測値の一例である。図２０は、線路長が５ｍｍの場合のＳ２１特性の実測値の一例である。図２１は、線路長が１４ｍｍの場合のＳ２１特性の実測値の一例である。これらは図２２に示す、Ｓ２１特性測定用治具を使用して測定された。
【０２１９】
図２２において、Ｓ２１特性測定用治具は、長方形に加工した片面銅張り基板の左右端にＳＭＡコネクタを装着し、粘着テープによって低インピーダンス損失線路部品の一対の電源端子を片面銅張り基板の銅箔と絶縁した上で、該一対の電源端子をＳＭＡコネクタのコア端子にそれぞれ導電接着し、ＳＭＡコネクタの取り付け金具と低インピーダンス損失線路部品の一対のグランド端子を片面銅張り基板の銅箔に導電接着して形成されている。
【０２２０】
図１８から図２１において、縦の目盛はリニアでＳ２１を示し、上端が０ｄＢ、下端が−１００ｄＢである。横の目盛は対数で周波数を示し、左端が１００ＫＨｚ、右端が３ＧＨｚである。また、およそ１００ＭＨｚ以上の帯域において見られるやや不安定な右肩上がりの曲線は、図２２に示すＳ２１特性測定用治具におけるＳＭＡコネクタの中心導体間に生じる表面電磁波の結合に依るものであることを確認している。
【０２２１】
試作した低インピーダンス損失線路部品においては、従来の同種のコンデンサに比べて大幅に簡略化された製造法にもかかわらず、百メガヘルツ以上の帯域において高周波用とされるチップセラミックコンデンサに比べて２０ｄＢ以上、すなわち１０倍以上のデカップリング性能を得ることが出来る。
【０２２２】
低インピーダンス損失線路部品の透過係数Ｓ２１の周波数特性は、その線路長が長いほど良好になる。一方、コンデンサを多数搭載して使用する場合は、周波数特性の搭載個数の増加による透過係数Ｓ２１の改善は少ない。
【０２２３】
低インピーダンス線路部品の端子インピーダンスは、原理的にはネットワークアナライザで測定した反射係数Ｓ１１から求められる。しかし、低インピーダンス線路部品の端子インピーダンスの値が測定系のケーブルの特性インピーダンスである５０Ωに対して非常に小さい。従って１００ＫＨｚから３ＧＨｚまでのＳ１１はほぼ１となる。このため、Ｓ１１の値を測定によって求めて、この値から端子インピーダンスを求めることは不可能である。
【０２２４】
コンデンサが伝送線路に並列に接続されているとき、伝送線路から見たコンデンサの端子インピーダンスは透過係数Ｓ２１の測定値からを求めることができるが、内部に損失を有する伝送線路の端子インピーダンスをコンデンサと同様にＳ２１から求めることはできない。Ｓ２１から求める伝送線路の伝達インピーダンスという用語があるが、単位がΩでないばかりか電磁気学的には全く意味のないものである。従って、低インピーダンス損失線路部品の端子インピーダンスは、現状では、以下に示す電磁気学に忠実な計算式によって求める他無い。
【０２２５】
エッチド化成アルミ箔のエッチングによる表面積の拡大率ｋは、１ｃｍ２あたりの静電容量値Ｃ１を使用して、次式から求めることが出来る。静電容量値Ｃ１は、試験片を電解液で満たされた金属製の槽に浸漬して試験片と槽の間で測定して得られる値である。
【０２２６】
【数３６】
2011205281.tif 000038
【０２２７】
数３６中の化成膜の厚さａ[ｍ]は、化成電圧（Ｖｆ）によって決まりほぼ次式から求められる。
【０２２８】
【数３７】
2011205281.tif 000039
【０２２９】
数３６、数３７、および数２１から数３５を使用して、試作した低インピーダンス損失線路部品の、Ｓ２１特性曲線と各線路長における端子インピーダンスの特性曲線を計算によって求める。計算において、ポリチオフェン層の導電率と厚さは前述のとおり、カーボングラファイトの導電率が７３ｋＳ／ｍ、カーボン含有層の厚さが３０μｍ、カーボン含有層のカーボングラファイトの含有率が１／７．３、磁性薄膜層の導電率が２５０ｋＳ／ｍ、エッチド化成アルミ箔の化成電圧が１１Ｖ、１ｃｍ２あたりの静電容量Ｃ１が１８５μＦ、含浸率Ｒが０．８、化成膜を構成するアルミナの比誘電率が８．５、電源端子間の静電容量が１０−１６Ｆ／ｍとすると、図２３と図２４を得る。図２３と図２４には、メーカから公表されている高周波用の２種のチップセラミックコンデンサの特性も比較のために示している。
【０２３０】
図２３の透過係数Ｓ２１の計算値は、図１８から図２１の測定値とよく一致している。図２３の端子インピーダンスの計算値は市販のネットワークアナライザを使用するＳ１１測定では求めることが出来ない。しかし、数２２から数３５に示したように、端子インピーダンスと透過係数Ｓ２１は規定するパラメータが密接に関係しているため、端子インピーダンスの計算値は高い信頼性を有していると推定される。端子インピーダンスは、１ＭＨｚから３ＧＨｚの間でほぼ０．２オームの一定の値となっている。この特性は、目標とする値よりやや高かったが、半導体集積回路の安定動作にとっては十分であると考えられる。
【０２３１】
図２３に示す端子インピーダンスが目標とする値よりやや高い理由は、低インピーダンス損失線路チップの断面をＳＥＭで観測することによって明らかになった。本実施の形態で採用している導電性ポリマー層の形成方法では、エッチド化成アルミ箔のエッチング部に数十ナノメートルの厚さのポリチオフェン原始薄膜を形成する。しかし、本実施の形態で使用しているエッチド化成アルミ箔のエッチングの開口（ピット）の径は数百ナノメートル程度で、ピッチの深さは４００マイクロメートルである。このため、エッチング層内には多くの空隙が存し、伝送線路構造チップの減衰定数が小さくなる。端子インピーダンスの計算において、数２９中の特性インピーダンスＺ０を求めるときに必要な絶縁体層の実効厚さｄeを求める、数２５の分子に、空隙の平均厚さ０．６μｍと空間の固有インピーダンス１２０πの積を付加し、さらにエッチド化成アルミ箔のエッチングによる表面積の拡大率ｋを０．１２とすることによって、図２３に示す端子インピーダンス特性を得ている。
【０２３２】
本実施の形態で明らかになったエッチング層内の空隙は、ポリチオフェンの含浸法を改善することにより大幅に減少できることが分かっている。図２５と図２６は、空隙の平均厚さを０．１μｍ、エッチド化成アルミ箔のエッチングによる表面積の拡大率ｋを０．５とし、特許文献１９で開示されている供試料１の厚さ２．５μｍの軟磁性体層を使用したときの、低インピーダンス損失線路部品のＳ２１と端子インピーダンスの計算値の一例である。
【０２３３】
図２５において、軟磁性体層を有する本実施の形態における低インピーダンス損失線路部品の透過係数Ｓ２１は、指数的に減少する曲線と端子間の電磁結合による直線との交点の全てが−１００ｄＢ以下となっている。このように、透過係数Ｓ２１は、軟磁性体層を付加することによって大きく改善されている。図２６に示すように、端子インピーダンスの最小値も３０ｍΩ前後になっているが、これはポリチオフェンの含浸法の改善の効果であり、軟磁性体層は端子インピーダンスをわずかに高める。
【０２３４】
（実施の形態５）
図２７は、低インピーダンス損失線路構造の断面図の他の一例である。
【０２３５】
図２７において、低インピーダンス損失線路構造は、アルミニウム層１６１、ポリチオフェンが含浸されていないエッチング層１６２，レジスト層１６３、ポリチオフェンが含浸されているエッチング層１６４、軟磁性体層１６５、カーボン含有層１５９、１６６、導体層１６０、１６８、導電性ポリマー層１５８、１６７から構成されている。
【０２３６】
図２７において、エッチング層を有し表面に酸化皮膜が形成されているアルミニウムエッチド化成アルミ箔を、３種のポリチオフェン溶液に浸漬して高温環境中で乾燥させることによって、導電性ポリマー層１２８が形成される。導電性ポリマー層１２８は、約２０ナノメートルの厚さで導電率が３００００Ｓ／ｍの第１のポリチオフェン原始薄膜と、同様にして第１のポリチオフェン原始薄膜上に形成される約１０ナノメートルの厚さで導電率が２００００Ｓ／ｍの第２のポリチオフェン原始薄膜と、同様にして第２のポリチオフェン原始薄膜上に形成される約３マイクロメートルの厚さで導電率が１２０００Ｓ／ｍの第３のポリチオフェン原始薄膜から構成される。  
【０２３７】
図２７において、レジスト層１２３は、伝送線路の境界線１２９の外部に、シルクスクリーン法またはインクジェット法またはドライフィルム貼付法により、少なくとも１個の前記方形領域が除去されたレジスト膜を前記エッチド化成箔の他面上に塗布または貼付して高温環境中で乾燥させることによって、または高温環境中での乾燥と紫外線の照射によって、４０μｍ程度の厚さに形成される。本実施例においては市販のドライフイルムタイプソルダーレジストを使用し、ＵＶキュアは省略している。
【０２３８】
図２７において、導体層１６０の表面に、あらかじめ乾式メッキ法によって軟磁性体層１６５を形成し、導電性ポリマー層１６７の表面に、軟磁性体層１６５をカーボン含有層１６６によって接着する。導電性ポリマー層１５８の表面にカーボン含有層１５９を形成する。カーボン含有層１５９の表面に、銀を主成分とする導電性コーティング液を塗布して導体層１２８を形成する。図１４において、切断線１７０で方形に切断され、伝送線路の境界線１６９の内部が伝送線路構造チップとして機能する。
【０２３９】
図２７に示す断面構造を有する本実施の形態における低インピーダンス損失線路部品の、透過係数Ｓ２１および端子インピーダンスの計算値は、図２５および図２６と同様である。
【０２４０】
（実施の形態６）
図２８は、低インピーダンス損失線路部品を印刷配線基板に搭載した状態の一例である。図２９は、低インピーダンス損失線路チップを印刷配線基板に埋め込んだ状態の一例である。図３０は、印刷配線基板に搭載または埋め込んだ場合の低インピーダンス損失線路部品またはチップの透過係数Ｓ２１の計算値の一例である。図３１は、プロードライザ（登録商標）の透過係数Ｓ２１の計算値の一例である。図３２プロードライザの端子インピーダンスの計算値の一例である。図３３は、プロードライザを印刷配線基板に搭載した状態の透過係数Ｓ２１の一例である。
【０２４１】
図２８において、半導体集積回路１７９が印刷配線基板１８０に搭載されており、半導体集積回路１７９のグランド端子１７８がビア１８８を介してグランドプレーン１７３に接続されている。半導体集積回路１７９の電源端子１７７がビア１８７を介して電源トレース１８６に接続されている。
【０２４２】
図２８において、低インピーダンス損失線路部品１７４の電源端子１７１はビア１８２を介して電源プレーン１８１に接続されている。低インピーダンス損失線路部品１７４のグランド端子１７２はビア１８３を介してグランドプレーン１７３に接続されている。低インピーダンス損失線路部品１７４の電源端子１７６はビア１８５を介して電源トレース１８６に接続されている。低インピーダンス損失線路部品１７４のグランド端子１７５はビア１８４を介してグランドプレーン１８３に接続されている。半導体集積回路１７９の電源端子１７７はビア１８７を介して電源トレース１８６に接続されている。半導体集積回路１７９のグランド端子１７８はビア１８８を介してグランドプレーン１７３に接続されている。
【０２４３】
図２８において、低インピーダンス損失線路部品１７４は、印刷配線基板１８０上の半導体集積回路１７９に隣接する位置に搭載されている。低インピーダンス損失線路部品１７４を半導体集積回路１７９の搭載面と反対の面に搭載することも可能である。
【０２４４】
図２９において、半導体集積回路１９３が印刷配線基板１９１に搭載されており、半導体集積回路１９３のグランド端子１９４がグランドパッド１９９に接続され、グランドパッド１９９はビア２００を介してグランドプレーン１９２に接続されている。半導体集積回路１９３の電源端子１９５が電源パッド２０１に接続され、電源パッド２０１は電源パッド１９６とともにビア２０２、２０３を介して電源トレース１９７に接続されている。
【０２４５】
図２９において、低インピーダンス損失線路チップ１９８は、印刷配線基板１９１の半導体集積回路１９３に隣接する絶縁体層中に埋め込まれている。低インピーダンス損失線路チップ１９８の陰極は導電性ペーストによってグランドプレーン１９２に接続され、低インピーダンス損失線路チップ１９８の陽極は導電性ペーストによって電源トレース１９７と電源プレーン２０５に接続されている。
【０２４６】
図２８または図２９において、電源トレース１８６または電源トレース２０３は一辺が４０ｍｍの正方形であって、電源供給側の電源プレーン１８１、２０５は短辺、長辺とも２００ｍｍの正方形であって、グランドプレーン１１８との間に１０１μｍの厚さで比誘電率が４．３５の絶縁層が配置されていると仮定している。
【０２４７】
図２８または図２９において、低インピーダンス損失線路部品１７４または低インピーダンス損失線路チップ１９８の透過係数Ｓ２１が充分小さいため、印刷配線基板上での使用数を、直流電流定格のみで決めることが出来る。同一電圧系で使用するインピーダンス整合損失線路部品１７４の使用数はできるだけ少なくすることが好ましいが、低インピーダンス損失線路部品１７４または低インピーダンス損失線路チップ１９８は陽極導体箔を厚くすることによって比較的容易に増加させることが出来る。
【０２４８】
低インピーダンス損失線路部品１７４の定格直流電流は、陽極導体箔の導電率、幅、長さ、並びに厚さで決まる。０．１ｍｍの厚さの銅箔を使用している実施の形態１の場合は、低インピーダンス損失線路部品１０４での直流電圧降下を３０ミリボルトとすると、線路長が３．５ｍｍのとき２０アンペア前後、線路長が５ｍｍのとき１８アンペア前後、線路長が８ｍｍのとき１６アンペア前後、線路長が１４ｍｍのとき１４アンペア前後である。
【０２４９】
図３０に示すように、低インピーダンス損失線路部品または低インピーダンス損失線路チップを印刷配線基板に搭載または埋め込むと、およそ１ＭＨｚ以下の透過係数Ｓ２１が、単体特性に対して改善される。改善される理由は、電源供給側の電源プレーンの端子インピーダンスが、単体特性を測定する際に接続される５０Ωの伝送線路より高くなるためである。電源供給側の電源プレーンにスイッチング電源回路用の大容量コンデンサが接続されている場合は低インピーダンス損失線路部品または低インピーダンス損失線路チップの特性はＳ２１改善されない。しかし１ＭＨｚ程度以下の周波数帯域においては、交流回路理論における重ねの理がおおむね有効であるので、低インピーダンス損失線路部品または低インピーダンス損失線路チップを含む電源供給側の電源プレーンのＳ２１は、図３０よりも改善される可能性がある。
【０２５０】
図３０から判るように、低インピーダンス損失線路の線路長が大きいほど透過係数Ｓ２１の特性は良好となる。しかし、印刷配線基板に搭載または埋め込んだ場合の透過係数Ｓ２１は、線路長に関わらず従来のコンデンサに比べて充分小さい。さらに１ＭＨｚ以上の周波数帯域においては端子間の電磁結合に支配され、線路長が２倍で６ｄＢの改善程度であるので、レイアウトに合わせて比較的自由に線路長を選択して使用することが可能である。
【０２５１】
低インピーダンス損失線路部品または低インピーダンス損失線路チップを印刷配線基板に搭載または埋め込んだ場合の端子インピーダンスは、単体の特性を示す図２６と同じである。この値は、半導体集積回路の動作に関係する数十メガヘルツ以上の帯域において、５０Ω前後の印刷配線基板の信号線路の特性インピーダンスや２００Ω前後の半導体集積回路のオンチップインターコネクトの信号線路の特性インピーダンスに比べて非常に低い。従って、本発明の低インピーダンス損失線路部品の端子インピーダンスの値は、半導体集積回路が励起する孤立電磁波によって形成される電位波形の振幅を確保するのに充分であると言える。
【０２５２】
しかし、電源線路９６を進行する孤立電磁波の一部は、前述のように低インピーダンス損失線路部品９５に進入する。進入した孤立電磁波が低インピーダンス損失線路部品９５の外部に漏洩するとＥＭＣ（電磁適合性）問題を引き起こす可能性がある。実用に供されているスイッチングモード機器が引き起こすＥＭＣ問題の９９％程度が、電源分配回路からの電磁波の漏洩が原因となっていると考えられている。
【０２５３】
図３０には、本実施の形態における印刷配線基板に搭載して使用した場合の、０．１μＦと０．０１μＦの静電容量を有するセラミックコンデンサのＳ２１特性も示している。コンデンサは伝送線路のように線路長を持たないために減衰定数による損失は無い。従って損失のほぼ全てが反射損となる。このため、コンデンサのＳ２１特性は接続される電源線路の端子インピーダンスに大きく依存する。この結果、本実施の形態における印刷配線基板に接続すると、図３０に示すように、Ｓ２１の最小値が−５ｄＢ程度であってとほとんど挿入損失が発生しない。
【０２５４】
一般に、ディジタル機器の金属筐体は５０ｄＢ程度の電磁波遮蔽能力を有するとされているし、ノートＰＣの筐体は３０ｄＢ程度の電磁波遮蔽能力を有するとされている。このように、ノートＰＣを含むディジタル機器における従来の放射ＥＭＩ対策はそのほとんどを筐体の電磁波遮蔽能力に依存している。本実施の形態における低インピーダンス損失線路部品または低インピーダンス損失線路チップを印刷配線基板に搭載または埋め込んだ場合の、たとえば２３０ＭＨｚにおけるＳ２１は−６０ｄＢ以下である。
【０２５５】
従って、本実施の形態における低インピーダンス損失線路部品または低インピーダンス損失線路チップを印刷配線基板に搭載または埋め込んで使用すると、電磁波遮蔽能力の無い筐体を使用してもＶＣＣＩ（ＩＥＣ−ＣＩＳＰＲ２２）規程に示される規格妨害波電界強度の許容値を十分満たし、さらにその他のＥＭＣ対策用の部品や材料が不要になると考えられる。
【０２５６】
図３１は、市販されているプロードライザのカタログに示されている形状寸法と電気定格値、並びに市販されているエッチドアルミ箔の仕様から、プロードライザの詳細仕様を推定し、計算によって求めたプロードライザの透過係数Ｓ２１である。この特性曲線はカタログで公開されている透過係数Ｓ２１の実測値と非常に良く合っている。これにより、プロードライザの電極構造が明らかになった。
【０２５７】
プロードライザの公開されているカタログには、コンデンサの場合と同様に、透過係数Ｓ２１の実測値を数２３に代入して求めた端子インピーダンスが、プロードライザのインピーダンスとして示されている。しかし、内部に損失を有する伝送線路構造の素子の場合は理論的に明らかな間違いであり、計算で求めた図３２の値が高い信頼度を有することは明らかである。
【０２５８】
図３３は、プロードライザを、本実施の形態における印刷配線基板に搭載して使用した場合の透過係数Ｓ２１の計算結果の一例である。印刷配線基板に搭載した場合の透過係数Ｓ２１は、図３１に示す単体特性に比べて大きく劣化している。
【０２５９】
この理由として以下のことが推定できる。まず、プロードライザに内蔵している伝送線路チップは端面に化成処理を施した上で４つの側面全てに線路構造を形成していると推定される。このため、プロードライザに到達した電磁波はエッチング無い２つの端面に進む。これによって指数的に減衰を始める周波数が比較的高くなる。
【０２６０】
プロードライザでは、広い周波数帯域で透過係数Ｓ２１を小さな値とするために複数の低インピーダンス損失線路チップを並列に接続していると推定される。ＷＲＢシリーズは金属粉ペースト層まで形成した伝送線路チップを並列に接続していると推定され、ＷＲシリーズは積層厚さの制限からカーボングラファイト層まで形成した伝送線路チップを並列に接続していると推定される。これによって、広い周波数帯域で小さな値の透過係数Ｓ２１を得ているが、特性曲線の平坦度が増す結果となっている
【０２６１】
平坦度が増すということは、透過係数Ｓ２１における反射損の割合が内部損に比べて大幅に増加することを意味するので、プロードライザの透過係数Ｓ２１が、接続される線路のインピーダンスに大きく影響されることになる。接続される電源トレースの端子インピーダンスが単体測定時の５０Ωに比べて非常に低くなるために、本実施の形態における印刷配線基板に搭載して使用するとプロードライザの透過係数Ｓ２１が大きく劣化する。従って、プロードライザを、ノートＰＣを含むディジタル機器に使用した場合、ＶＣＣＩ（ＩＥＣ−ＣＩＳＰＲ２２）規程に示される規格妨害波電界強度の許容値を満たすことに、ほとんど寄与しないことが判る。
【０２６２】
（実施の形態７）
図３４は、インピーダンス整合損失線路部品を印刷配線基板に搭載した状態の一例である。図３５は、インピーダンス整合損失線路チップを印刷配線基板に埋め込んだ状態の一例である。図３６は、基本的なスイッチングモード回路に関する等価回路の一例である。図３７は、信号線路上の孤立電磁波の電界波形と信号線路の充電波形のイメージ一例である。図３８は、電源線路上の孤立電磁波の電界波形と電源線路の放電波形のイメージ一例である。図３９は、基本的なスイッチングモード回路に関する等価回路の他の一例である。図４０は、孤立電界波の波形の計算結果の一例である。図４１は、伝送線路の電位波形の計算結果の一例である。図４２は、インピーダンス整合損失線路チップ中を孤立電磁波が進行するときの波形のイメージの一例である。
【０２６３】
図３４において、半導体集積回路２１２が印刷配線基板２２１に搭載されており、半導体集積回路２１２のグランド端子２１３がビア２２２を介してグランドプレーン２１１に接続されている。半導体集積回路２１２の信号２１４がビア２２３を介して信号トレース２２４に接続されている。
【０２６４】
図３４において、インピーダンス整合損失線路部品２１７の信号端子２１５はビア２２５を介して信号トレース２２４に接続されている。インピーダンス整合損失線路部品２１７のグランド端子２１６および２１８はビア２２６，２２８を介してグランドプレーン２２７に接続されている。インピーダンス整合損失線路部品２１７の信号端子２１９はビア２２０を介して信号トレース２３０に接続されている。
【０２６５】
図３５において、半導体集積回路８６が印刷配線基板８５に搭載されており、半導体集積回路８６のグランド端子８７がグランドパッド９３に接続され、グランドパッド９３はビア９４を介してグランドプレーン９２に接続されている。半導体集積回路８６の信号端子８８が信号パッド９５に接続されている。
【０２６６】
図３５において、インピーダンス整合損失線路チップ９６は、印刷配線基板８５の半導体集積回路８６に隣接する絶縁体層中に埋め込まれている。インピーダンス整合損失線路チップ９６の第一の電極は導電性ペーストによってグランドプレーン８５に接続され、インピーダンス整合損失線路チップ９６の第二の電極は導電性ペーストによって信号パッド９５と信号トレース９０に接続されている。
【０２６７】
非特許文献９から非特許文献１１によると、半導体集積回路内のインバータは、切断状態から導通状態に変化または導通状態から切断状態に変化するスイッチング動作の過程で、非線形波動またはソリトンの一種である孤立電磁波を励起する。スイッチングモード回路を構成するトランジスタも、スイッチング動作の過程で、非線形波動またはソリトンの一種である孤立電磁波を励起する。
【０２６８】
トランジスタのスイッチング動作の過程における孤立電磁波の励起メカニズムは、１８３４年にJohn Scott Russell がソリトンを発見する際に行った種々の実験の内の水を貯めた水門（ゲート）を急に開くことによって生じたソリトンの発生メカニズムや、ソリトンの一種であると確認されているプレートが縦にずれることによって発生する津波の生成過程に極めて類似している。
【０２６９】
非特許文献９から非特許文献１１に、伝送線路上に提起された孤立電磁波の挙動が示されている。非特許文献９から非特許文献１１に従う考え方を孤立電磁波理論と称する。交流回路理論から推定すると、トランジスタがオフからオンにスイッチングした直後のトランジスタの電位は、前記直流電源の電圧を電源線路の特性インピーダンスと信号線路の特性インピーダンスで分割した値になる。物理学によると、トランジスタがオフからオンにスイッチングする直前のトランジスタの有するポテンシャルエネルギーはゼロである。
【０２７０】
孤立電磁波理論によると、トランジスタがオフからオンにスイッチングする過程で、電源線路上には電圧を分割電圧まで下げる正極性の孤立電磁波が、信号線路上には電圧を分割電圧まで上げる負極性の孤立電磁波がそれぞれ同時に同一振幅で励起され、電磁波理論に従い、互いにその振幅ベクトルが直交する孤立電界波と孤立磁界波を伴うＴＥＭ波となって伝送線路上を進行する。一般的な電圧源回路においては、孤立電磁波を構成する孤立電界波が挙動の主役を担い、直流電源から静電エネルギーを引き出して伝送線路を充電、または静電エネルギーを吸収して伝送線路を放電する。
【０２７１】
図３６において、特性インピーダンスＺ０の伝送線路の途中にインバータ６１が接続されている。特性インピーダンスＺ０の電源線路６４は、ＶＤＤボルトを出力する直流電源６０とインバータ６１との間に接続されており、特性インピーダンスＺ０の信号線路６５は、インバータ６１と整合終端抵抗６６との間に接続されている。インバータ６１は、ＰチャネルＭＯＳＦＥＴ６２とＮチャネルＭＯＳＦＥＴ６３によるコンプリメンタリー接続で形成されている。インバータ６１のオン状態とは、ＰチャネルＭＯＳＦＥＴ６２がオンでＮチャネルＭＯＳＦＥＴ６３がオフの状態であり、インバータ６１のオフ状態はその逆である。
【０２７２】
図３６から図３８において、インバータ６１がオンすると、図３７（ａ）および図３８（ａ）に示す波形の孤立電界波６７および６９を含む孤立電磁波が、図２０のインバータ６１によって励起される。図３６において、励起された孤立電界波６９は図の左の方向すなわち直流電源６０に向かって準光速で進行する。
【０２７３】
図３６から図３８において、図３７（ａ）に示す孤立電界波６７は、図３７（ｂ）に示すように、信号線路６５を充電し、信号線路６５の電位を０ボルトからＶＤＤ/２ボルトに上昇させつつ整合終端抵抗６６に向かって信号線路６５上を進行する。図３８（ａ）に示す孤立電界波６９は、図３８（ｂ）に示すように、電源線路６４を放電し、電源線路６４の電位をＥボルトからＶＤＤ/２ボルトに降下させつつ直流電源６０に向かって電源線路６４上を進行する。
【０２７４】
伝送線路を進行する電磁波の磁界と電流の関係および電界と電位の関係は、電磁気学においてそれぞれ数１で表されるアンペアの法則、および数２で表される電位の式で定義される。数１および数２の積分は電界および磁界のベクトルが向いている線路軸に直交する断面に対して行うので、図３７（ａ）および図３８（ａ）に示す孤立電界波６７および孤立電界波６９の波形と、数２から得られる孤立電位波形は同形であり、数２から電界の向きと電位の向きは逆極性となる。図３７（ｂ）および図３８（ｂ）に示す電位波形と重なるために、孤立電界波の波形を観測することは困難である。
【０２７５】
電源線路６４および信号線路６５の電位の立ち上がり部分の波形は、図３７（ｂ）および図３８（ｂ）に示すように、正弦波の半周期波形に近似できる。非特許文献９および非特許文献１０によると、この正弦波の周波数は、実効周波数（ｓｉｇｎｉｆｉｃａｎｔ  ｆｒｅｑｕｅｎｃｙ）に近似出来る。実効周波数の定義は、トランジスタのスイッチングによって生じる電位波形の最大傾斜部の接線から得られる立ち上がり時間と円周率との積の逆数であって、近似の確かさ（ａｃｃｕｒａｃｙ）は９２％以上と見込まれている。
【０２７６】
機器の電気回路設計は、時間的に変化する電気現象に特に注目して行われる。図３６の等価回路において時間的に変化するのは、インバータ６１がオンまたはオフになる過渡期間のみである。孤立電磁波理論によると、ソリトン波である孤立電磁波の代わりに正弦波である実効周波数で、インバータ６１がオンまたはオフになる過渡期間の解析を行うことが可能である。
【０２７７】
図３６から図３８において、信号線路６５上を進む孤立電界波６７は整合終端抵抗６６で最終的には消費されて消滅し、信号線路６５の電圧はＶＤＤ/２ボルトまでしか上昇していない。一方、電源線路６４の電位は、孤立電界波６９が直流電源６０に到達するまでにＶＤＤボルトからＥ/２ボルトに降下する。直流電源６０が、端子インピーダンスがゼロとみなせる理想電源であれば、電源線路６４を進行する孤立電界波６９は直流電源６０で極性を反転して全反射する。
【０２７８】
図３６から図３８において、直流電源６０の出力端Ａで反射した後の孤立電界波の波形は振幅も含んで図３７（ａ）と同形である。従って、直流電源６０で反射した図３７（ａ）の形状の反射波は電位をＶＤＤに戻しながら電源線路６４を進行してインバータ６１に至る。このときインバータ６１がオンの状態であれば、反射波はＰチャネルＭＯＳＦＥＴ６２を通過して信号線路６５に入る。信号線路６５に入った反射波は、信号線路６５の電位をＶＤＤ/２ボルトからＶＤＤボルトに上昇させながら進行し、整合終端抵抗６６で消滅する。このような経緯をたどって、電源線路６４および信号線路６５の電位はＶＤＤボルトの定常値に達する。
【０２７９】
図３９に示すスイッチングモード回路は、交流特性が不明の直流電源１０１、ＰチャネルＭＯＳＦＥＴ１０４およびＮチャネルＭＯＳＦＥＴ１０５で構成されるドライバ１０３、ドライバ１０９、実施の形態４および実施の形態５に示した低インピーダンス損失線路部品または低インピーダンス損失線路チップ損失線路構造１１０、実施の形態２に示したインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７、電源線路１０２および信号線路１０６、１０８から構成されている。
【０２８０】
図３９において、低インピーダンス損失線路部品または低インピーダンス損失線路チップ損失線路構造１１０は、充分低い端子インピーダンスと、充分小さい透過係数を有しているので、図３９に示すスイッチングモード回路の過渡的な挙動には直流電源１０１は関係しない。
【０２８１】
孤立電磁波理論によると、伝送線路上を進行する孤立電磁波の波長は次式で定義される。
【０２８２】
【数３８】
2011205281.tif 000040
【０２８３】
図３９において、ドライバ１０３のスイッチング時間を１００ｐｓとする。ドライバ７３のスイッチング時間が１００ｐｓすなわち周波数が３．２ＧＨｚの場合において、透過係数Ｓ２１が−２０ｄＢ以下で端子インピーダンスがほぼ５０Ωの、図２のチップ構造を有するインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の最適線路長は、図５と図６から０．３ｍｍとなる。
【０２８４】
０．３ｍｍの線路長を有するインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７に、スイッチング時間が１００ｐｓに対応する孤立電磁波が入力されたときの、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の透過係数Ｓ２１は図５から−２８．２ｄＢ、反射係数Ｓ１１は図６から−６０．０ｄＢとなる。
【０２８５】
電源線路１０２の線路長は波長に対して無視できるほど充分短く、信号線路１０６は５０Ωの特性インピーダンスを有していて長さが２０ｍｍ、信号線路１０８は５０Ωの特性インピーダンスを有して孤立電磁波の波長に対して充分長いとする。数３８から求めたインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ中の孤立電磁波の波長は１２．６ｍｍであり、比誘電率が４．３５の誘電体を使用する印刷配線基板中の電源線路１０２、信号線路１０６、１０８上の孤立電磁波の波長は１４．４ｍｍである。
【０２８６】
図４０において、ＳＥＷ０はドライバ１０３によって励起されたＣ点の孤立電界波の波形を示し、ＳＥＷ１は、ＳＥＷ０が信号線路１０６上を進みＤ点に到来した孤立電界波を示し、ＳＥＷ２はＥ点の孤立電界波を示す。Ｄ点はＣ点に対して１３９ｐｓの遅延が生じる。０．３ｍｍの線路長を有するインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７内での遅延は１．９ｐｓであり、Ｅ点はＣ点に対して１４１ｐｓの遅延が生じるが、Ｃ点に対するＤ点とＥ点の遅延時間の差は無視できる程度に小さい。  
【０２８７】
インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の反射係数Ｓ１１が−５４．６ｄＢと充分小さいため、Ｄ点に到来した孤立電界波のほぼ全てがインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７を透過する。Ｅ点のＳＥＷ２の波長はＣ点のＳＥＷ０波長と同じであるが、振幅が−２８．２ｄＢ（０．０３９）倍に減衰している。このため、信号線路１０８はクロストーク問題を発生しないし、信号線路１０８のＦ点に整合終端を施す必要が無い。
【０２８８】
図４１は、孤立電磁波によって充電される信号線路１０６のＤ点における電位波形とＥ点における電位波形である。電位波形の計算は孤立電界波を時間積分することによって求めている。図４１に示すように、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の入出力の上昇波形は全く同じであり、信号品位が維持されていることがわかる。
【０２８９】
図４２は、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中を進行する孤立電界波のイメージの一例である。図４２において、孤立電界波８１は図３９のＤ点における孤立電磁波の波形であり、孤立電磁波８３は図３９のＥ点における孤立電磁波の波形である。
【０２９０】
スイッチング素子は、孤立電磁波を励起することによって伝送線路上に２つ以上の定常状態を有する電位変化を生じさせ、電磁気的な定常状態では一般に直流電源電位とグランド電位の２値をとる。定常状態においては時間的な変化が無いので状態の維持は静電磁気エネルギーによって行われる。銅やアルミニウムのような良導体を使用する伝送線路の減衰定数は、時間的に電界または磁界が変化する電磁波に対して有効であり、静電磁気には作用しない。
【０２９１】
図４２において、図３９のＤ点に到達した孤立電磁波は、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中を減衰しつつ進行する。孤立電磁波理論によれば、図３９において振幅がＥ０の孤立電磁波がインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中をｚ方向に進行する場合の、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中の孤立電界波をＥＳＷ１（ｚ）とすると、ＥＳＷ１（ｚ）は次式で表される。
【０２９２】
【数３９】
2011205281.tif 000041
【０２９３】
インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中での孤立電界波の振幅の包絡線Ｅ１（ｚ）は、初期値がゼロで無限大の距離では孤立電磁波の入力振幅値Ｅ０となるので、次式で表される。
【０２９４】
【数４０】
2011205281.tif 000042
【０２９５】
孤立電界波ＥＳＷ（ｚ）がインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中を進行する場合には、数３９と数４０の電磁気現象が並行して発生し、図３９のＤ点からＥ点の間の各点における孤立電界波ＥＳＷ（ｚ）の振幅が決まると考えられる。数３９と数４０の和Ｅ２は、次式で表され、一定値Ｅ０となる。
【０２９６】
【数４１】
2011205281.tif 000043
【０２９７】
図３９において、インバータのターンオン後にインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７を進行する孤立電磁波の振幅と孤立電磁波の振幅の包絡線Ｅ１（ｚ）は、図４２に示すように負の値となる。従ってこの場合は数４０から求められる電界は負の値となる。従って、数３９から数４１によると、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中を進行する孤立電磁波が、直流電源１０１から静電エネルギーを引き出しながら進行することによって電位の減少分を補い、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７電位を一定に保つと考えることが出来る。
【０２９８】
この現象は、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７は直流に対する減衰機能を有していないことや、図２３の等価回路のように固定負荷が無ければ、定常状態において電荷の移動による導体電流が存在できないので、送端と受端間には定常的な電位差は生じないはずであることから推測できるし、同様に大きな減衰定数を有する低インピーダンス損失線路部品または低インピーダンス損失線路チップ１１０内で、定常的な大きな直流電位降下が生じないことからも推測できる。
【０２９９】
ｘをインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の線路導体間距離とすると、孤立電界波ＥＳＷがインピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７中をｚ軸方向に進むときの、図３９のＤ点から孤立電界波ＥＳＷの波長だけ離れた点とＥ点との間の各点の、インピーダンス整合損失線路部品またはインピーダンス整合損失線路チップ１０７の電位Ｖ１は、次式で表される。
【０３００】
【数４２】
2011205281.tif 000044
【０３０１】
孤立電磁波理論によれば、誘電体による波長圧縮効果を無視すると損失線路構造７７中を進行中の孤立電磁波の波長は変化しないので、ゲートディレーτ、上昇時間ｔｒ、または降下時間ｔｆを有するスイッチング素子によって励起された孤立電磁波の充放電作用によって生成されたスイッチングパルス電圧波は、損失線路構造７７中を、振幅とゲートディレーτ、上昇時間ｔｒ、または降下時間ｔｆが保たれたまま進行することになる。従って、損失線路構造７７の端子インピーダンスと損失線路構造７７に接続される信号線路の特性インピーダンスが整合していると、損失線路構造７７の前後の電位波形は全く変化しないことになり、信号品位が保たれる。
【０３０２】
インバータ１０９には、非常に小さい値であるがゲート容量が信号線路１０８に対して直列に存在している。図３９のＦ点に到達した非常に低い振幅の孤立電磁波はゲート容量を透過してインバータ１０９の内部に侵入する。この場合、インバータ１０９を構成するトランジスタのドレインまたはソースの電位を一瞬わずかに変化させる。しかし、ゲート容量を透過した孤立電磁波に対しては直流電源１０１からの静電エネルギーの供給が絶たれるために、変化した電位を定常的に維持させることは出来ない。インバータ１０９は、ゲートに印加される電位の変化を感知してスイッチング動作に入り、インバータ１０３と同様の動作で逆の極性の孤立電磁波を励起し、オフ動作を完了する。
【０３０３】
図３９において、直流電源１０１をバッテリーと見なすと、孤立電磁波のほとんど全てが低インピーダンス損失線路チップ１１０に阻止されるので、バッテリーの放電電流は時間的に変化しない定常電流となる。前述のようにバッテリーの寿命に関わるパラメータの一つがバッテリーの充放電時の電流または電圧のサージやリップルとされているので、本実施の形態に依れば、バッテリーの寿命を延ばすことが可能となる。バッテリーの充電回路側にも低インピーダンス損失線路チップ１１０を使用すると、さらにバッテリーの寿命を延ばすことが可能となる。
【産業上の利用可能性】
【０３０４】
本発明は、従来の技術では解決が困難であったディジタル回路、ＤＣ−ＤＣコンバータ回路、並びにインバータ回路を含むスイッチングモード回路を使用する電気・電子機器におけるＥＭＣ（電磁適合性）問題やクロストーク問題を解決し、信号品位（ｓｉｇｎａｌ  ｉｎｔｅｇｒｉｔｙ）を向上させる。また本発明は、超高速並列ビット伝送を可能とするためディジタルデータ伝送速度を大幅に向上させる。また本発明は、ディジタル信号伝送線路における整合終端回路を不要とする。また本発明は高速スイッチングＤＣ−ＤＣコンバータ回路、並びに高速スイッチングインバータ回路におけるスナバや部分共振回路を不要とする。
【０３０５】
本発明は半導体集積回路、並びに半導体集積回路を内蔵する、情報技術機器、マルチメディア機器、電力変換機器、通信機器、車載機器、携帯電話、情報端末機器、並びに科学医療機器の、高性能化、設計容易化と設計期間の短縮化、小型軽量化、低消費電力化、低コスト化、品質・信頼性の向上を実現させる。
【図面の簡単な説明】
【０３０６】
【図１】図１は、伝送線路構造の一例である。
【図２】図２は、伝送線路構造の他の一例である。
【図３】図３は、インピーダンス整合損失線路部品の一例である。
【図４】図４は、インピーダンス整合損失線路部品の一例の側面図である。
【図５】図５は、インピーダンス整合損失線路部品のＳ２１の計算値の一例である。
【図６】図６は、インピーダンス整合損失線路部品のＳ１１の計算値の一例である。
【図７】図７は、インピーダンス整合損失線路部品のＳ２１の計算値の他の一例である。
【図８】図８は、インピーダンス整合損失線路部品のＳ１１の計算値の他の一例である。
【図９】図９は、試作したインピーダンス整合損失線路チップの一例である。
【図１０】図１０は、試作したインピーダンス整合損失線路チップのＳ２１の実測値の一例である。
【図１１】図１１は、試作したインピーダンス整合損失線路チップのＳ１１の実測値の一例である。
【図１２】図１２は、試作したインピーダンス整合損失線路チップのＳ２１の計算値の一例である。
【図１３】図１３は、試作したインピーダンス整合損失線路チップのＳ１１の計算値の一例である。
【図１４】図１４は、低インピーダンス損失線路構造の断面図の一例である。
【図１５】図１５は、低インピーダンス損失線路チップの外観の一例である。
【図１６】図１６は、低インピーダンス損失線路部品の電極構造の一例である。
【図１７】図１７は、低インピーダンス損失線路部品の外観の一例である。
【図１８】図１８は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の一例である。
【図１９】図１９は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。
【図２０】図２０は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。
【図２１】図２１は、試作した低インピーダンス損失線路部品のＳ２１特性の実測値の他の一例である。
【図２２】図２２は、試作した低インピーダンス損失線路部品のＳ２１特性測定用治具の一例である。
【図２３】図２３は、低インピーダンス損失線路部品子のＳ２１特性の計算値の他の一例である。
【図２４】図２４は、低インピーダンス損失線路部品の端子インピーダンス特性の計算値の一例である。
【図２５】図２５は、低インピーダンス損失線路部品のＳ２１特性の計算値の他の一例である。
【図２６】図２６は、低インピーダンス損失線路部品の端子インピーダンス特性の計算値の他の一例である。
【図２７】図２７は、低インピーダンス損失線路構造の断面図の他の一例である。
【図２８】図２８は、低インピーダンス損失線路部品を印刷配線基板に搭載した状態の一例である。
【図２９】図２９は、低インピーダンス損失線路チップを印刷配線基板に埋め込んだ状態の一例である。
【図３０】図３０は、印刷配線基板に搭載または埋め込んだ場合の低インピーダンス損失線路部品またはチップの透過係数Ｓ２１の計算値の一例である。
【図３１】図３１は、プロードライザの透過係数Ｓ２１の計算値の一例である。
【図３２】図３２は、プロードライザの端子インピーダンスの計算値の一例である。
【図３３】図４３は、プロードライザを印刷配線基板に搭載した状態の透過係数Ｓ２１の実測値の一例である。
【図３４】図３４は、インピーダンス整合損失線路部品を印刷配線基板に搭載した状態の一例である。
【図３５】図３５は、インピーダンス整合損失線路チップを印刷配線基板に埋め込んだ状態の一例である。
【図３６】図３６は、基本的なスイッチングモード回路に関する等価回路の一例である。
【図３７】図３７は、信号線路上の孤立電磁波の電界波形と信号線路の充電波形のイメージ一例である。
【図３８】図３８は、電源線路上の孤立電磁波の電界波形と電源線路の放電波形のイメージ一例である。
【図３９】図３９は、基本的なスイッチングモード回路に関する等価回路の他の一例である。
【図４０】図４０は、孤立電界波の波形の計算結果の一例である。
【図４１】図４１は、伝送線路の電位波形の計算結果の一例である。
【図４２】図４２は、インピーダンス整合損失線路チップ中を孤立電磁波が進行するときの波形のイメージの一例である。
【符号の説明】
【０３０７】
１、５、１１、１７、２１、２５、２７、３２、３５、３７、３８、４０、４３、４５、１２０、１２７、１３１、１３８、１６０、１６８  導体層
２、４、１２、１６、２４、３４、１２５、１３２、１６５  軟磁性体層
３、１４、２３、４６、９１  絶縁体層
１３、１５  半導体層
２２、２６、３３、３６  導体箔 
２４、３４、９６、１０７  インピーダンス整合損失線路チップ
３９、４１、４２、４４、９４、１８２、１８３、１８４、１８５、１８７、１８８、２００、２０２、２０３、２２０、２２２、２２３、２２５、２２６、２２８  ビア
５１  ポリウレタン電線
５２、１２６、１３７、１５９、１６６  カーボン含有層
５３  銀ペースト層
６０、１０１  直流電源
６１、１０３、１０９  インバータ
６２、１０４  ＰチャネルＭＯＳＦＥＴ
６３、１０５  ＮチャネルＭＯＳＦＥＴ
６４、１０２  電源線路
６５、１０６、１０８  信号線路
６６  整合終端抵抗
６７、６９、８１，８３  孤立電界波
６８、７０  電位波形
８２  孤立電界波の減衰包絡曲線
８５、１８０、１９１、２２１  印刷配線基板
８６、１７４、１９３、２１２  半導体集積回路
８７、１５２  １５４、１７２、１７５、１７８、１９４、２１３、２１６、２１８  グランド端子
８８、２１４、２１５、２１９  信号端子
８９、９７、２０４  導電性ペースト
９０  信号トレース
９２、１７３、１９２、２１１、２２７、２３０  グランドプレーン
９３  グランドパッド
９５  信号パッド
１２１、１３６、１６１  アルミニウム層
１２２、１３５、１６２  導電性ポリマーが含浸されていないエッチング層
１２３、１３４、１６３  レジスト層
１１９、１２４、１６４  導電性ポリマーが含浸されているエッチング層
１１８、１２８、１３３、１３９、１５８、１６７  導電性ポリマー層
１２９、１６９  伝送線路の境界線
１３０、１７０  切断線
１４１、１４６  陽極端子部  
１４２、１４５  陰極端子部
１４３  陰極
１４４  チップ幅
１４７  陽極導体箔
１４８  陽極
１１０  １４９、１９８  低インピーダンス損失線路チップ
１５０  チップ長
１５１、１５５、１７１、１７６、１７７、１９５  電源端子
１５３  外装樹脂
１７９  低インピーダンス損失線路部品
１９７、１８６  電源トレース
１９９  グランドパッド
１９６、２０１  電源パッド
１８１、２０５  電源プレーン
２１７  インピーダンス整合損失線路部品
２２４、２２９  信号トレース
【図１】
2011205281.tif 000045
【図２】
2011205281.tif 000046
【図３】
2011205281.tif 000047
【図４】
2011205281.tif 000048
【図５】
2011205281.tif 000049
【図６】
2011205281.tif 000050
【図７】
2011205281.tif 000051
【図８】
2011205281.tif 000052
【図９】
2011205281.tif 000053
【図１０】
2011205281.tif 000054
【図１１】
2011205281.tif 000055
【図１２】
2011205281.tif 000056
【図１３】
2011205281.tif 000057
【図１４】
2011205281.tif 000058
【図１５】
2011205281.tif 000059
【図１６】
2011205281.tif 000060
【図１７】
2011205281.tif 000061
【図１８】
2011205281.tif 000062
【図１９】
2011205281.tif 000063
【図２０】
2011205281.tif 000064
【図２１】
2011205281.tif 000065
【図２２】
2011205281.tif 000066
【図２３】
2011205281.tif 000067
【図２４】
2011205281.tif 000068
【図２５】
2011205281.tif 000069
【図２６】
2011205281.tif 000070
【図２７】
2011205281.tif 000071
【図２８】
2011205281.tif 000072
【図２９】
2011205281.tif 000073
【図３０】
2011205281.tif 000074
【図３１】
2011205281.tif 000075
【図３２】
2011205281.tif 000076
【図３３】
2011205281.tif 000077
【図３４】
2011205281.tif 000078
【図３５】
2011205281.tif 000079
【図３６】
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【図３７】
2011205281.tif 000081
【図３８】
2011205281.tif 000082
【図３９】
2011205281.tif 000083
【図４０】
2011205281.tif 000084
【図４１】
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【図４２】
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