(57)【要約】【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート積層体構造を備える半導体装置であって、前記ゲート積層体構造が、
半導体基板の上に形成された界面層と、
前記境界層の上に形成された高誘電率誘電体と、
拡散性材料と不純物金属とを含み、前記高誘電率誘電体の上方に形成されたシリサイドゲートと、
前記拡散性材料に対するバリア効果を持ち、前記高誘電率誘電体と前記シリサイドゲートの間に形成されたバリアメタル
とを具備し、
前記不純物金属が、前記シリサイドゲートの前記拡散性材料が前記高誘電率誘電体に導入されることを防ぐことができるような、前記拡散性材料に対するバリア効果を有している
半導体装置。
【請求項２】
前記不純物金属が、前記不純物金属の濃度のピークが前記バリアメタルと前記シリサイドゲートの間の境界に位置するように、局所的に位置している
請求項１に記載の半導体装置。
【請求項３】
前記高誘電率誘電体が、Ｈｆベースの高誘電率誘電体又はＺｒベースの高誘電率誘電体を含む
請求項１に記載の半導体装置。
【請求項４】
前記バリアメタルが窒化チタン又は窒化タンタルを含む
請求項１に記載の半導体装置。
【請求項５】
前記バリアメタルが３ｎｍ以下の膜厚を有している
請求項１に記載の半導体装置。
【請求項６】
前記バリアメタルの膜厚が１．５ｎｍ以下である
請求項５に記載の半導体装置。
【請求項７】
前記拡散性材料がＮｉを含む
請求項１に記載の半導体装置。
【請求項８】
前記不純物金属がＰｔ又はＡｌである
請求項１に記載の半導体装置。
【請求項９】
半導体基板の上に界面層を形成する工程と、
前記界面層の上に高誘電率誘電体を形成する工程と、
前記高誘電率誘電体の上にバリアメタルを形成する工程と、
前記バリアメタルの上にポリシリコン層を形成する工程と、
前記界面層と、前記高誘電率誘電体と、前記バリアメタルと、前記ポリシリコンとをパターニングしてゲート積層体を形成する工程と
オフセットスペーサと、エクステンション領域と、サイドウォールと、ソースドレイン領域を形成する工程と、
ゲート積層体の上に層間絶縁層を形成する工程と、
前記層間絶縁層の一部をエッチングにより除去して前記ポリシリコン層を露出させる工程と、
拡散性材料と前記拡散性材料に対するバリア効果を持つ不純物金属とを含む単一層又は前記拡散性材料の層と前記不純物金属の層とを含む積層体を、前記ポリシリコン層の上に形成する工程と、
前記ポリシリコン層を前記拡散性材料のシリサイドに変換して、前記不純物金属を含むシリサイドゲートを形成する工程
とを備える
半導体装置の製造方法。
【請求項１０】
拡散性材料と前記拡散性材料に対するバリア効果を持つ不純物金属とを含む単一層又は前記拡散性材料の層と前記不純物金属の層とを含む積層体をポリシリコン層の上に形成する工程と、
前記ポリシリコン層を、前記拡散性材料のシリサイドに変換して前記不純物金属を含むシリサイドゲートを形成する工程
とを備える
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、金属／高誘電率誘電体（ｈｉｇｈ−ｋ）ゲート構造を含む半導体装置に関する。
【背景技術】
【０００２】
メタルゲート／高誘電率誘電体（ＭＧ／ＨＫ）技術においては、仕事関数の制御がトランジスタのＶｔｈ（閾値電圧）の調節のキーである。ＦＵＳＩ、即ち、完全にシリサイド化されたメタルゲートは、仕事関数を制御するためのＭＧ／ＨＫ解決手法の一つである。完全シリサイド化メタルゲートと高誘電率誘電体を備えた半導体装置は、例えば、特開２０１０−１８２８２２号公報に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２８２２号公報
【特許文献２】米国特許出願公開第２００４／０１６４３６２号
【特許文献３】米国特許出願公開第２００９／０２１４２４号
【特許文献４】米国特許第６，６４５，８１８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明者らは、下記のように問題を認識した。
【０００５】
完全シリサイド化メタルゲートは、シリコンと反応してシリサイドを形成する拡散性材料（例えばＮｉ）を含んでいる。該拡散性材料は、ＨＫ／界面酸化物構造や基板に拡散する可能性があり、これは、次にはデバイス性能を劣化させる可能性がある。これらの拡散性材料は、ＨＫ／界面酸化物構造にリークスポットを形成する可能性があり、その信頼性が低下する可能性がある。また、該拡散性材料は、トランジスタ特性にヒステリシスを生じさせたり移動度を低下させたりする電荷トラップを増加させる可能性がある。
【０００６】
このような問題を回避するために、材料拡散に対する耐性がある高誘電率誘電体（ＨＫ）を使用することが知られている。しかしながら、これは高誘電率誘電体（ＨＫ）の選択を制約し、また、拡散を抑制するためには一定のＨＫ膜厚が必要であるため、高誘電率誘電体の膜厚のスケーリングを制約する。
【０００７】
その代わりに、高誘電率誘電体とメタルゲートの間にバリア層を設けることも知られている。例えば、米国特許出願公開第２００４／０１６４３６２号は、ニッケルを含むメタルゲートと、チタン又はタンタルを含むバリア層を開示している。米国特許出願公開第２００９／０２１４２４号と米国特許第６，６４５，８１８号も、メタルゲートとバリア層とを開示している。しかしながら、それらの解決手法は、メタルゲートの金属組成物を高誘電率誘電体に拡散することを有効に防ぐためには厚い膜厚を持つバリア層を設ける必要がある。厚いバリア層の導入は、不所望にもトランジスタの仕事関数に変化を誘起してしまう。このような負の影響は避けられるべきである。それらの関連技術は、そもそも、シリサイドをメタルゲートとして用いることを教示も示唆もしていないことに留意されたい。
【課題を解決するための手段】
【０００８】
本発明の一の例示的形態の半導体装置は、ゲート積層体構造を有している。当該ゲート積層体構造は、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率誘電体と、拡散性材料と不純物金属とを含むシリサイドを含む、該高誘電率誘電体の上方に形成されたメタルゲートと、拡散性材料に対してバリア性を有する、高誘電率誘電体とメタルゲートとの間に形成されたバリアメタルとを含んでいる。不純物金属は、拡散性材料に対するバリア性を有している。不純物金属は、主としてバリアメタルとメタルゲートとの間の境界に設けてもよい。
【発明の効果】
【０００９】
不純物金属、特に、バリアメタルとメタルゲートの間の境界に殆ど局所的に位置しているものは、メタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ追加的なバリア層として機能する。当該例示的形態は、このようにして、元来のバリアメタルを関連技術におけるバリアメタルの膜厚よりも薄くすることを可能にする。したがって、元来のバリアメタルを薄くすることで該元来のバリアメタルの仕事関数の効果を低減できるので、当該例示的形態は、メタルゲートの仕事関数を効果的に得ることができる。更に、該不純物金属は、好適な形態でメタルゲートの仕事関数を修正することも可能にする。
【００１０】
更に、当該例示的形態は、ＦＵＳＩの材料が高誘電率誘電体に拡散することを有効に抑制することができる。したがって、当該例示的形態は、微細化されたデバイスにおける、ＨＫ／界面酸化物構造や基板に拡散した材料によって引き起こされるデバイス性能の劣化（例えば、リークの増加、信頼性の劣化、移動度の劣化、ヒステリシス）を避けることができる。
【図面の簡単な説明】
【００１１】
本願発明の、上記又は他の例示的形態、利点及び特徴は、下記の添付図面と共になされた特定の例示的形態に関する下記の記載から、より明らかになるであろう。
【００１２】
【図１】図１は、本発明の一実施形態の半導体装置を示す断面図である。
【図２Ａ】図２Ａは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３Ａ】図３Ａは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４Ａ】図４Ａは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４Ｃ】図４Ｃは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５Ａ】図５Ａは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】図６は、本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
図１は、本発明による一実施形態の半導体装置を示す断面図である。
【００１４】
図１に示されているように、半導体装置は、半導体基板５の上に設けられた界面層４と、高誘電率誘電体３と、拡散性材料に対するバリア効果を持つバリアメタル２と、該拡散性材料と不純物金属を含むメタルゲート１とを備えており、これらがゲート積層体構造を構成している。
【００１５】
メタルゲート１は、ニッケル（Ｎｉ）シリサイド、白金（Ｐｔ）シリサイド、コバルト（Ｃｏ）シリサイドのような材料で形成されるシリサイドゲートである。該拡散性材料は、Ｎｉ、Ｐｔ、又はＣｏのようなシリサイドを構成する材料であり得る。メタルゲート１における該不純物金属は、白金（Ｐｔ）又はアルミニウム（Ａｌ）であり得る。該不純物金属は、それが主としてバリアメタル２とメタルゲート１との間の境界に位置するように、バリアメタル２に隣接して局所的に位置している。該不純物金属は、メタルゲートにも存在することができるが、重要なことは、バリアメタルとの境界において不純物の蓄積があることである。局所的に位置している不純物金属でできた層は、メタルゲートの拡散性材料が高誘電率誘電体３に拡散することも防ぐ追加のバリアメタル層として機能する。バリアメタル２は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）であってよい。高誘電率誘電体３は、ハフニウム（Ｈｆ）ベース、ジルコニウム（Ｚｒ）ベース、又は、任意の公知の高誘電率材料であってよい。また、界面層４としては、例えば、半導体基板５を酸化して得られるＳｉＯ２が使用され得る。
【００１６】
拡散性材料に対するバリア効果を持つバリアメタル２をメタルゲート１及び高誘電率誘電体３の間に挿入することにより、メタルゲート１の該拡散性材料の高誘電率誘電体３への拡散が抑制できる。バリアメタル２は、そもそもメタルゲート１の拡散性材料の拡散を避ける上で有効である。加えて、メタルゲート１に含まれている不純物金属は、バリアメタル２に隣接する下部において、メタルゲート１の他の部分よりも高い濃度を有している。該不純物金属は、仕事関数の制御と共に、メタルゲート１の拡散性材料の高誘電率誘電体３への拡散を防止する上でも有効である。したがって、メタルゲート１の不純物金属がメタルゲートの拡散性材料に対する拡散バリアとしても働くので、バリアメタル２の膜厚を該関連技術と比較して薄くすることができる。例えば、本実施形態では、バリアメタル２の膜厚を３ｎｍ以下にし、更には、１．５ｎｍ以下にすることが可能になる。
【００１７】
要するに、不純物を含ませることは、バリアメタル２の膜厚を低減する上で有効である。バリアメタル２の膜厚を低減することにより、メタルゲート１の仕事関数がより支配的になり、トランジスタの仕事関数への不必要な影響が低減する。これは、バリアメタル２において使用される材料に関わらず仕事関数を制御することを可能にする。本発明のゲート積層体を使用することにより、金属層によってバリア効果が実現され得るので、微細化された世代に向け、継続して高誘電率誘電体３の薄膜化ができるようになる。また、本発明のゲート積層体を使用することにより、高誘電率誘電体の選択が広がる。
【００１８】
ＰｔやＡｌのような不純物金属がＮｉシリサイドに混ぜられる場合、該不純物金属は、バリアメタル２とメタルゲート１との間の境界、又は、バリアメタル２の上部に蓄積する。したがって、該不純物金属によって構成される追加のバリアメタル層は、バリアメタル２の上部に設けられる。Ａｌが使用される場合、Ａｌの殆どはＮｉシリサイドには残らず、Ａｌは、バリアメタル２とメタルゲート１との境界に蓄積する。Ｐｔが使用される場合、Ｐｔは、Ｎｉシリサイドにおいて分布する。しかしながら、Ｐｔは、バリアメタル２とメタルゲート１との間の境界に隣接した領域において最高ピークの濃度を持つように分布する。
【００１９】
続いて、本実施形態の半導体装置の製造方法について説明する。図２から図５には、本実施形態の半導体装置の製造手順の例が示されている。以下では、高誘電率誘電体３としてＨｆＳｉＯＮ膜、バリアメタル２としてＴｉＮ膜、メタルゲート１として（不純物金属を含む）Ｎｉシリサイドを用いる場合について説明するが、材料が適宜に変更可能であることは、当業者には自明的であろう。
【００２０】
半導体基板５としてはＰ型シリコン基板が用いられる。まず、半導体基板５に素子分離領域１１０が形成され、さらにウェル注入およびＰ型チャネル注入を行った。なお、本実施例ではＮＭＯＳを例に説明しているが、ＰＭＯＳにも適宜適用可能なのは明らかである。続いて、界面層４となるＳｉＯ２膜１２０が熱酸化又は化学的なウェット処理で作製される（図２Ａ）。その上に、高誘電率誘電体３となるＨｆＳｉＯＮ膜１３０が形成される（図２Ｂ）。ＨｆＳｉＯＮ膜は、例えば、ＨｆＳｉＯ膜をＭＯＣＶＤ法で成膜し、続いて、アンモニアガス中で熱処理してことで窒化することで得られる。
【００２１】
次に、ＨｆＳｉＯＮ膜１３０上にバリアメタル２となるＴｉＮ膜１４０が形成される（図２Ｃ）。更に、ＴｉＮ膜１４０上にポリシリコン層１５０がＣＶＤ法で作製される。続いて、ゲート加工用のハードマスクとしてＳｉＮ膜１６０が形成される（図３Ａ）。リソグラフィー及びドライエッチング工程を用いてＳｉＮ膜１６０、ポリシリコン層１５０、ＴｉＮ膜１４０、ＨｆＳｉＯＮ膜１３０及びＳｉＯ２膜１２０が加工され、バリアメタル２、高誘電率誘電体３、及び界面層４が形成される（図３Ｂ）。
【００２２】
引き続いて、オフセットスペーサ１７０が形成され、エクステンション注入とポケット注入が行われる。さらにサイドウォール１８０を形成した後に、ソース−ドレイン注入が行われ、活性化の熱処理として例えば１０４０℃のスパイクアニールが行われる。これにより、エクステンション領域１９０とソースドレイン領域１９１が形成される（図３Ｃ）。
【００２３】
続いて、ソースドレイン領域１９１の表面部にソースドレインシリサイド層１９２が形成される（図４Ａ）。例えば、Ｎｉ膜を形成した後でアニールを行ってシリサイド化を行い、未反応のＮｉＳｉ膜を除去することで、ソースドレインシリサイド層１９２を形成できる。このときポリシリコン層１５０はＳｉＮ膜１６０にカバーされているため、シリサイド化されない。
【００２４】
シリサイド形成後にＳｉＮライナー（図示せず）を形成する。さらに、素子全体を覆うように第１のＳｉＯ２層間膜２００が形成され、ＣＭＰ（chemical mechanical polishing）法にて平坦化が行われる。このとき、ポリシリコン層１５０が露出しないように、ＳｉＮ膜１６０内でＣＭＰを停止させる様な条件でＣＭＰが行われる。その後、ドライエッチング法により、ＳｉＮ膜１６０が選択的に除去される（図４Ｂ）。
【００２５】
続いて、希フッ酸処理によってポリシリコン層１５０の露出した表面の自然酸化膜を除去した後、不純物金属膜２１０とＮｉ膜２１１とが成膜される（図４Ｃ）。不純物金属膜２１１は、メタルゲート１に不純物金属を供給するために使用される膜である。不純物金属としてＡｌを用いる場合には不純物金属膜２１０としてＡｌ膜が使用され、不純物金属としてＰｔを用いる場合には不純物金属膜２１０としてＰｔ膜が使用される。図４Ｃでは、不純物金属膜２１０が下方に、Ｎｉ膜２１１が上方に位置しているが、不純物金属膜２１０とＮｉ膜２１１の位置は逆であってもよい。
【００２６】
続いて、熱処理を行って、不純物金属膜２１０、Ｎｉ膜２１１及びポリシリコン層１５０を反応させ、これにより、完全シリサイド化されたメタルゲート１が形成される。このとき、不純物金属膜２１０の不純物金属もメタルゲート１に導入される。不純物金属がＡｌである場合には、Ａｌがバリアメタル２とメタルゲート１との境界に蓄積する一方、不純物金属としてＰｔを使用する場合には、Ｐｔが、バリアメタル２とメタルゲート１との間の境界に隣接した領域において最高ピークの濃度を持つようにメタルゲート１に分布することは上述の通りである。シリサイド反応後も第１のＳｉＯ２層間膜２００上などに残留したＮｉ膜２１１は、硫酸過酸化水素水溶液を用いたウェットエッチングにより除去される（図５Ａ）。
【００２７】
引き続いて、第２のＳｉＯ２層間膜２２０、コンタクトホール、コンタクトプラグ２３０および配線２４０の形成が行われ、最後に水素ガス中で４００℃のアニールが行っわれる（図５Ｂ）。以上の工程により、図１に示されたゲート積層体構造を備えたＭＩＳトランジスタが形成される。
【００２８】
上記の製造方法では、メタルゲート１に添加される不純物金属（Ｐｔ又はＡｌ）を含む不純物金属膜２１０とＮｉ膜２１１とが別々に形成されているが（図４（ｃ））、図６に図示されているように、不純物金属（Ｐｔ又はＡｌ）とＮｉとを含む単一の金属膜２１２が形成されてもよい。この場合でも、ポリシリコン層１５０をシリサイド化する工程によって、不純物金属（Ｐｔ又はＡｌ）を含む完全シリサイド化されたメタルゲート１を形成できる。
【００２９】
本発明は、上述の実施形態にのみ限定されることは無く、そしてもちろん、本発明の要旨から外れない範囲内において様々な変更をしてもよいことに留意されたい。
【００３０】
更に、出願人の意図は、たとえ出願手続きにおいて後に補正されたとしても、全てのクレーム要素の等価物を包含することにあることに留意されたい。
【符号の説明】
【００３１】
１：メタルゲート
２：バリアメタル
３：高誘電率誘電体
４：界面層
５：半導体基板
１１０：素子分離領域
１２０：ＳｉＯ２膜
１３０：ＨｆＳｉＯＮ膜
１４０：ＴｉＮ膜
１５０：ポリシリコン層
１６０：ＳｉＮ膜
１７０：オフセットスペーサ
１８０：サイドウォール
１９０：エクステンション領域
１９１：ソースドレイン領域
１９２：ソースドレインシリサイド層
２００：ＳｉＯ２層間膜
２１０：不純物金属膜
２１１：Ｎｉ膜
２１２：金属膜
２２０：ＳｉＯ２層間膜
２３０：コンタクトプラグ
２４０：配線
【図１】
2011171737.tif 000003
【図２Ａ】
2011171737.tif 000004
【図２Ｂ】
2011171737.tif 000005
【図２Ｃ】
2011171737.tif 000006
【図３Ａ】
2011171737.tif 000007
【図３Ｂ】
2011171737.tif 000008
【図３Ｃ】
2011171737.tif 000009
【図４Ａ】
2011171737.tif 000010
【図４Ｂ】
2011171737.tif 000011
【図４Ｃ】
2011171737.tif 000012
【図５Ａ】
2011171737.tif 000013
【図５Ｂ】
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【図６】
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