(57)【要約】【課題】故障検出時にモータとインバータ回路との間を電気的に遮断することができ、かつ、回路構成を簡略化することが可能なモータ駆動装置を提供する。【解決手段】モータ駆動装置１００は、インバータ回路３と、このインバータ回路３にＰＷＭ信号を出力するドライバ回路８と、電源回路９から供給される電源電圧を昇圧する昇圧回路７と、インバータ回路３とモータ６との間に設けられるフェールセーフ回路４と、フェールセーフ回路４の半導体スイッチング素子をＯＮ・ＯＦＦさせる信号を出力するフェールセーフ駆動部５とを備える。昇圧回路７から出力される昇圧電圧を、ドライバ回路８へ供給するとともに、フェールセーフ駆動部５へも供給する。フェールセーフ駆動部５は、この昇圧電圧によりフェールセーフ回路４の半導体スイッチング素子を駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
上アームと下アームにそれぞれ半導体スイッチング素子を有する上下一対のアームが複数組設けられ、ＰＷＭ（Pulse Width Modulation）信号による各半導体スイッチング素子のＯＮ・ＯＦＦ動作に基づいてモータに電力を供給するインバータ回路と、
前記インバータ回路の各半導体スイッチング素子に対して、前記ＰＷＭ信号を出力するドライバ回路と、
電源電圧を昇圧し、当該昇圧電圧を前記ドライバ回路へ供給する昇圧回路と、
前記インバータ回路と前記モータとの間に設けられ、前記インバータ回路から前記モータへの通電を遮断するフェールセーフ用の半導体スイッチング素子と、
前記フェールセーフ用の半導体スイッチング素子をＯＮ・ＯＦＦさせる信号を出力するフェールセーフ駆動部と、
を備え、
前記昇圧回路から出力される昇圧電圧を、前記フェールセーフ駆動部へも供給し、
前記フェールセーフ駆動部は、前記昇圧回路から供給される前記昇圧電圧により、前記フェールセーフ用の半導体スイッチング素子を駆動することを特徴とするモータ駆動装置。
【請求項２】
請求項１に記載のモータ駆動装置において、
前記フェールセーフ駆動部に対して、前記フェールセーフ用の半導体スイッチング素子をＯＮまたはＯＦＦさせるための指令信号を出力する制御部が設けられ、
前記フェールセーフ駆動部は、
前記制御部からの前記指令信号に応じた駆動信号を生成する駆動信号生成部と、
前記駆動信号生成部で生成された前記駆動信号によりＯＮ・ＯＦＦする制御用の半導体スイッチング素子と、を備え、
前記制御用の半導体スイッチング素子の動作に基づいて、前記昇圧電圧により前記フェールセーフ用の半導体スイッチング素子を駆動することを特徴とするモータ駆動装置。
【請求項３】
請求項１に記載のモータ駆動装置において、
前記インバータ回路の各半導体スイッチング素子は、Ｎチャンネル型ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成され、
前記ドライバ回路は、前記インバータ回路の上アームに備わるＭＯＳ−ＦＥＴに対して前記ＰＷＭ信号を出力する上段ドライバ回路と、前記インバータ回路の下アームに備わるＭＯＳ−ＦＥＴに対して前記ＰＷＭ信号を出力する下段ドライバ回路とからなり、
前記昇圧回路は、前記上段ドライバ回路および前記フェールセーフ駆動部へ昇圧電圧を供給することを特徴とするモータ駆動装置。
【請求項４】
請求項１に記載のモータ駆動装置において、
前記昇圧回路と前記ドライバ回路とは、単一のＡＳＩＣ（Application Specific Integrated Circuit）により構成されていることを特徴とするモータ駆動装置。
【請求項５】
請求項２に記載のモータ駆動装置において、
前記昇圧回路と前記ドライバ回路とは、単一のＡＳＩＣにより構成されており、
前記制御部は、第１制御部と第２制御部とを有し、
前記第１制御部は、前記ＡＳＩＣとは別に設けられており、
前記第２制御部は、前記ＡＳＩＣの内部に設けられており、
前記フェールセーフ駆動部は、前記第１制御部から入力される指令信号、および前記第２制御部から入力される指令信号が、共に、前記フェールセーフ用の半導体スイッチング素子のＯＮを指示する信号である場合に、当該半導体スイッチング素子をＯＮにすることを特徴とするモータ駆動装置。
【請求項６】
請求項１に記載のモータ駆動装置において、
異常を検出する異常検出部と、
前記異常検出部で異常が検出された場合に、前記フェールセーフ用の半導体スイッチング素子をＯＦＦにする異常時制御回路と、
を更に備えていることを特徴とするモータ駆動装置。
【請求項７】
請求項６に記載のモータ駆動装置において、
前記異常時制御回路は、前記フェールセーフ用の半導体スイッチング素子のそれぞれに対して設けられていることを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ（Pulse Width  Modulation：パルス幅変調）信号により駆動されるインバータ回路を備えたモータ駆動装置に関し、特に、インバータ回路とモータとの間に設けられるフェールセーフ用の半導体スイッチング素子を駆動するための昇圧電圧の生成手段に関する。
【背景技術】
【０００２】
車両の電動パワーステアリング装置においては、ハンドルの操舵トルクに応じた操舵補助力をステアリング機構に与えるために、３相ブラシレスモータなどの電動式モータが設けられる。このモータを駆動する装置として、ＰＷＭ制御方式によるモータ駆動装置が知られている。
【０００３】
一般に、ＰＷＭ制御方式のモータ駆動装置では、所定のデューティを持ったＰＷＭ信号により駆動されるインバータ回路を備えている。インバータ回路は、上アームと下アームにそれぞれ半導体スイッチング素子を有する上下一対のアームが３組設けられた、いわゆる３相ブリッジから構成されている。そして、ＰＷＭ信号に基づいて各スイッチング素子がＯＮ・ＯＦＦ動作を行うことにより、インバータ回路からモータへ各相の電圧が供給され、モータが駆動される。
【０００４】
また、回路の故障が検出された場合に、インバータ回路からモータへ（あるいはモータからインバータ回路へ）電流が流れないようにするため、インバータ回路とモータとの間に、フェールセーフ用の機械式リレーを設けたモータ駆動装置も知られている（例えば特許文献１、２）。
【０００５】
ここで、回路の故障には、モータ駆動装置において発生する様々な故障が含まれる。例えば、インバータ回路の各スイッチング素子がＯＮ状態からＯＦＦ状態へ変化せず、ＯＮ状態になったままとなるＯＮ故障や、スイッチング素子以外の配線部分に生じる短絡故障などがある。そのほか、インバータ回路を制御するＣＰＵの内部で異常が生じ、ＣＰＵが本来とは異なる制御を行ってしまうような故障もある。
【０００６】
上記のような回路の故障が検出された場合、インバータ回路の各スイッチング素子が全てＯＦＦ状態となるような制御や、インバータ回路と車両用バッテリとの間に設けられている電源リレーがＯＦＦ状態となるような制御が行われる。これにより、インバータ回路やモータへの電力供給が停止され、インバータ回路の破壊や、運転者が予期しない方向にアシストが行われるなどの誤動作が防止される。
【０００７】
回路の故障が検出されると、モータによる操舵補助力の付与は行われないため、運転者はハンドルを人力で操舵することとなる。ところで、電動パワーステアリング装置においては、ハンドルとモータとが機械的に連動して回るようになっており、モータによる操舵の補助を可能としている。そのため、人力で操舵する際には、モータがハンドルの操舵に連動して回転し、モータが発電機として機能することになる。したがって、モータとインバータ回路とが電気的に接続されたままでは、モータの発電動作によって、ハンドル操作に大きな抵抗がかかってしまう。つまり、ハンドルを回すために多大の力を必要とすることになる。そこで、これを防ぐために、特許文献１、２のように、インバータ回路とモータとの間を電気的に切断できるフェールセーフ用の機械式リレーが設置されている。
【０００８】
しかしながら、電動パワーステアリング装置では、制御用の回路を車両内に搭載するため、モータへの供給電力が大きいわりには、制御回路をより小型にしなければならないという要求がある。そのため、特許文献１、２のように機械式リレーを用いた場合は、リレーそれ自体が大型となって上記要求を満足できなくなる。そこで、後掲の特許文献３のように、機械式リレーに代えて、フェールセーフ用の半導体スイッチング素子をインバータ回路とモータとの間に設けたモータ駆動装置が知られている。
【０００９】
特許文献３のモータ駆動装置においては、モータとインバータ回路との間の給電ラインにＮチャンネル型ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を設け、異常が発生した場合に、各給電ラインのＭＯＳ−ＦＥＴをＯＦＦにして、モータをインバータ回路から遮断するようにしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３６８６４７１号公報
【特許文献２】特開２００５−１９９７４６号公報
【特許文献３】特許第３８８４４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
Ｎチャンネル型ＭＯＳ−ＦＥＴを駆動する場合、導通時（ＯＮ時）にソースの電位が電源電圧とほぼ同じになるような回路構成においては、電源電圧を昇圧した高い電圧をゲートに印加する必要がある。このため、特許文献３のモータ駆動装置では、モータとインバータ回路との間の給電ラインのそれぞれに設置されているＮチャンネル型ＭＯＳ−ＦＥＴ毎に昇圧回路を設けている。そして、当該昇圧回路で昇圧された電圧をフェールセーフ用のＭＯＳ−ＦＥＴのゲートに与えている。しかしながら、このような構成では、フェールセーフ用のＭＯＳ−ＦＥＴを駆動するための昇圧回路を独立して設け、かつ、給電ラインの数だけ昇圧回路を設ける必要があり、回路構成が複雑化するという問題がある。
【００１２】
そこで、本発明の目的は、故障検出時にモータとインバータ回路との間を電気的に遮断することができ、かつ、回路構成を簡略化することが可能なモータ駆動装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係るモータ駆動装置は、上アームと下アームにそれぞれ半導体スイッチング素子を有する上下一対のアームが複数組設けられ、ＰＷＭ信号による各半導体スイッチング素子のＯＮ・ＯＦＦ動作に基づいてモータに電力を供給するインバータ回路と、このインバータ回路の各半導体スイッチング素子に対してＰＷＭ信号を出力するドライバ回路と、電源電圧を昇圧し、当該昇圧電圧をドライバ回路へ供給する昇圧回路と、インバータ回路とモータとの間に設けられ、インバータ回路からモータへの通電を遮断するフェールセーフ用の半導体スイッチング素子と、このフェールセーフ用の半導体スイッチング素子をＯＮ・ＯＦＦさせる信号を出力するフェールセーフ駆動部とを備える。そして、昇圧回路から出力される昇圧電圧をフェールセーフ駆動部へも供給する。フェールセーフ駆動部は、昇圧回路から供給される昇圧電圧によりフェールセーフ用の半導体スイッチング素子を駆動する。
【００１４】
このように構成したことにより、昇圧回路からドライバ回路へ供給される昇圧電圧を、フェールセーフ用の半導体スイッチング素子を駆動するための昇圧電圧として利用することができる。したがって、フェールセーフ用の半導体スイッチング素子のために昇圧回路を別に設ける必要がないので、回路構成を簡略化することができる。
【００１５】
本発明において、フェールセーフ駆動部に対して、フェールセーフ用の半導体スイッチング素子をＯＮまたはＯＦＦさせるための指令信号を出力する制御部を設けてもよい。この場合、フェールセーフ駆動部は、制御部からの指令信号に応じた駆動信号を生成する駆動信号生成部と、この駆動信号生成部で生成された駆動信号によりＯＮ・ＯＦＦする制御用の半導体スイッチング素子とを備える。そして、制御用の半導体スイッチング素子の動作に基づいて、昇圧電圧によりフェールセーフ用の半導体スイッチング素子を駆動する。これにより、フェールセーフ用の半導体スイッチング素子は、制御部からの指令信号に応じて、昇圧電圧により駆動される。
【００１６】
本発明において、インバータ回路の各半導体スイッチング素子は、例えば、Ｎチャンネル型ＭＯＳ−ＦＥＴから構成される。また、ドライバ回路は、例えば、インバータ回路の上アームに備わるＭＯＳ−ＦＥＴに対してＰＷＭ信号を出力する上段ドライバ回路と、インバータ回路の下アームに備わるＭＯＳ−ＦＥＴに対してＰＷＭ信号を出力する下段ドライバ回路とからなる。この場合、昇圧回路は、上段ドライバ回路およびフェールセーフ駆動部へ昇圧電圧を供給する。これにより、昇圧回路からドライバ回路へ出力される昇圧電圧は、下アームのＭＯＳ−ＦＥＴよりも高いゲート電圧が必要な上アームのＭＯＳ−ＦＥＴを駆動する上段ドライバ回路のみに供給される。
【００１７】
本発明において、昇圧回路とドライバ回路とは、単一のＡＳＩＣ（Application Specific Integrated Circuit）により構成されているのが好ましい。これにより、昇圧回路およびドライバ回路で構成されるインバータ駆動部を小型化することができる。
【００１８】
本発明において、昇圧回路とドライバ回路とが単一のＡＳＩＣにより構成される場合、制御部は、第１制御部と第２制御部とを有していてもよい。第１制御部はＡＳＩＣとは別に設けられ、第２制御部はＡＳＩＣの内部に設けられる。そして、フェールセーフ駆動部は、第１制御部から入力される指令信号、および第２制御部から入力される指令信号が、共に、フェールセーフ用の半導体スイッチング素子のＯＮを指示する信号である場合に、当該半導体スイッチング素子をＯＮにする。これにより、第１制御部と第２制御部のいずれか（または両方）が故障した場合は、フェールセーフ駆動部はフェールセーフ用の半導体スイッチング素子をＯＮにしないので、モータへの通電が遮断され、信頼性が向上する。
【００１９】
本発明において、異常を検出する異常検出部と、この異常検出部で異常が検出された場合に、フェールセーフ用の半導体スイッチング素子をＯＦＦにする異常時制御回路とを更に備えていてもよい。これにより、異常が発生した場合は、異常時制御回路によりフェールセーフ用の半導体スイッチング素子がＯＦＦとなるので、インバータ回路からモータへの通電が遮断され、フェールセーフ機能が担保される。
【００２０】
この場合、異常時制御回路は、フェールセーフ用の半導体スイッチング素子のそれぞれに対して設けられていてもよい。これにより、異常時制御回路のいずれかが故障した場合でも、他の異常時制御回路に対応するフェールセーフ用の半導体スイッチング素子をＯＦＦすることができるため、フェールセーフ機能がより向上する。
【発明の効果】
【００２１】
本発明によれば、フェールセーフ用の半導体スイッチング素子を駆動するための昇圧回路を省略できるので、モータ駆動装置の回路構成を簡略化することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係るモータ駆動装置のブロック図である。
【図２】第１実施形態のモータ駆動装置の具体的構成を示す回路図である。
【図３】昇圧回路の一例を示す回路図である
【図４】フェールセーフ駆動部の一例を示す回路図である。
【図５】駆動信号生成部の一例を示す回路図である。
【図６】本発明の第２実施形態に係るモータ駆動装置を示す回路図である。
【図７】第２実施形態におけるフェールセーフ駆動部の一例を示す回路図である。
【図８】本発明の第３実施形態に係るモータ駆動装置を示す回路図である。
【図９】本発明の第４実施形態に係るモータ駆動装置を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態につき、図面を参照しながら説明する。ここでは、車両の電動パワーステアリング装置に用いられるモータ駆動装置を例に挙げる。なお、図面中、同一部分または対応する部分には同一符号を付してある。
【００２４】
まず、本発明の第１実施形態に係るモータ駆動装置の概略構成を、図１のブロック図を参照しながら説明する。図１において、モータ駆動装置１００は、制御部１、インバータ駆動部２、インバータ回路３、フェールセーフ回路４、フェールセーフ駆動部５を備えている。インバータ駆動部２は、昇圧回路７とドライバ回路８とを含む。モータ駆動装置１００には、電源回路９から電力が供給される。モータ駆動装置１００により駆動されるモータ６は、例えば３相ブラシレスモータである。
【００２５】
図２は、モータ駆動装置１００の具体的構成を示した図である。インバータ回路３は、上アームと下アームにそれぞれ半導体スイッチング素子（以下、単に「スイッチング素子」という）を有する上下一対のアームがＵ相、Ｖ相、Ｗ相に対応して３組設けられた３相ブリッジから構成されている。Ｕ相の上アームａ１および下アームａ２は、それぞれスイッチング素子Ｑ１、Ｑ２を有しており、Ｖ相の上アームａ３および下アームａ４はそれぞれスイッチング素子Ｑ３、Ｑ４を有しており、Ｗ相の上アームａ５および下アームａ６はそれぞれスイッチング素子Ｑ５、Ｑ６を有している。スイッチング素子Ｑ１、Ｑ２の接続点ｐからはＵ相電圧が取り出され、スイッチング素子Ｑ３、Ｑ４の接続点ｑからはＶ相電圧が取り出され、スイッチング素子Ｑ５、Ｑ６の接続点ｒからはＵ相電圧が取り出される。
【００２６】
本実施形態では、これらのスイッチング素子Ｑ１〜Ｑ６は、Ｎチャンネル型ＭＯＳ−ＦＥＴから構成されている。各スイッチング素子において、Ｓはソース、Ｄはドレイン、Ｇはゲート、ｄはソースＳとドレインＤとの間に存在する寄生ダイオードを表している。寄生ダイオードｄの導通方向は、各スイッチング素子Ｑ１〜Ｑ６の導通方向（ドレインＤ→ソースＳ）とは逆の方向となっている。スイッチング素子Ｑ１、Ｑ３、Ｑ５の各ドレインＤは共通に接続されていて、この接続点ｍは電源回路９に接続されている。また、スイッチング素子Ｑ２、Ｑ４、Ｑ６の各ソースＳは共通に接続されていて、この接続点ｎは電流検出抵抗Ｒを介してグランドに接続されている。インバータ回路３には、電源回路９から電源電圧が供給される。
【００２７】
インバータ回路３のスイッチング素子Ｑ１〜Ｑ６の各ゲートＧには、インバータ駆動部２から出力される６種類のＰＷＭ信号が個別に与えられる。スイッチング素子Ｑ１〜Ｑ６は、このＰＷＭ信号に基づいてＯＮ・ＯＦＦ動作を行い、その結果、インバータ回路３から上述したＵ相電圧、Ｖ相電圧、Ｗ相電圧の３相電圧が出力される。この３相電圧は、フェールセーフ回路４を介して、モータ６へ供給される。
【００２８】
フェールセーフ回路４は、インバータ回路３とモータ６との間に設けられており、Ｕ相電圧の給電ラインにスイッチング素子Ｚｕ、Ｖ相電圧の給電ラインにスイッチング素子Ｚｖ、Ｗ相電圧の給電ラインにスイッチング素子Ｚｗをそれぞれ有している。本実施形態では、これらの各スイッチング素子Ｚｕ、Ｚｖ、Ｚｗは、インバータ回路３のスイッチング素子Ｑ１〜Ｑ６と同様に、Ｎチャンネル型ＭＯＳ−ＦＥＴから構成されている。各スイッチング素子において、Ｓはソース、Ｄはドレイン、Ｇはゲート、ｄはソースＳとドレインＤとの間に存在する寄生ダイオード、ｙはソースＳとゲートＧとの間に接続された保護用のツェナーダイオードを表している。
【００２９】
スイッチング素子ＺｕのソースＳは、スイッチング素子Ｑ１、Ｑ２の接続点ｐに接続されており、スイッチング素子ＺｖのソースＳは、スイッチング素子Ｑ３、Ｑ４の接続点ｑに接続されており、スイッチング素子ＺｗのソースＳは、スイッチング素子Ｑ５、Ｑ６の接続点ｒに接続されている。また、スイッチング素子ＺｕのドレインＤは、モータ６のＵ相巻線６ｕに接続されており、スイッチング素子ＺｖのドレインＤは、モータ６のＶ相巻線６ｖに接続されており、スイッチング素子ＺｗのドレインＤは、モータ６のＷ相巻線６ｗに接続されている。
【００３０】
フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧには、フェールセーフ駆動部５から制御信号が入力される。フェールセーフ駆動部５は、スイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＮにする場合は、「Ｈ」（High）レベルの制御信号を出力し、スイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＦＦにする場合は、「Ｌ」（Low）レベルの制御信号を出力する。スイッチング素子Ｚｕ、Ｚｖ、Ｚｗは、この制御信号に基づいてＯＮ・ＯＦＦ動作を行う。スイッチング素子Ｚｕ、Ｚｖ、ＺｗがＯＮ状態のときは、インバータ回路３からモータ６へ電力供給が行われ、スイッチング素子Ｚｕ、Ｚｖ、ＺｗがＯＦＦ状態になると、インバータ回路３からモータ６への電力供給が遮断される。
【００３１】
インバータ駆動部２は、単一のＡＳＩＣとして構成されている。ＡＳＩＣの内部には、昇圧回路７とドライバ回路８とが備わっている。ドライバ回路８は、上段ドライバ回路８１と、下段ドライバ回路８２とから構成される。上段ドライバ回路８１は、インバータ回路３の上アームのスイッチング素子（以下、「上段スイッチング素子」という）Ｑ１、Ｑ３、Ｑ５を駆動するドライバ回路である。下段ドライバ回路８２は、インバータ回路３の下アームのスイッチング素子（以下、「下段スイッチング素子」という）Ｑ２、Ｑ４、Ｑ６を駆動するドライバ回路である。
【００３２】
昇圧回路７は、電源回路９からの電源電圧を昇圧して昇圧電圧を生成し、この昇圧電圧を上段ドライバ回路８１に供給するとともに、フェールセーフ駆動部５にも供給する。昇圧回路７の詳細については後で説明する。一方、下段ドライバ回路８２には、昇圧回路７を介さずに、電源回路９からの電源電圧がそのまま供給される。昇圧回路７による昇圧電圧が、下段ドライバ回路８２に供給されず、上段ドライバ回路８１だけに供給されるのは、次のような理由による。
【００３３】
インバータ回路３のスイッチング素子として、Ｎチャンネル型ＭＯＳ−ＦＥＴを用いた場合、電源回路９側にある上段スイッチング素子Ｑ１、Ｑ３、Ｑ５については、導通時（ＯＮ時）にソースＳの電位がほぼ電源電圧と同じになるため、電源電圧よりも高い電圧をゲートＧに印加する必要がある。例えば、電源回路９の電源電圧を１２〔Ｖ〕とした場合、上段スイッチング素子Ｑ１、Ｑ３、Ｑ５を駆動するためには、バッテリの電圧変動も考慮して、実際には電源電圧の約２〜３倍のゲート電圧（例えば、３２±３〔Ｖ〕）が要求される。これに対して、グランド側にある下段スイッチング素子Ｑ２、Ｑ４、Ｑ６については、導通時（ＯＮ時）にソースＳが低電位となるため、上記のような高いゲート電圧は必要とされない。そこで、昇圧回路７の昇圧電圧を上段ドライバ回路８１に供給し、上段スイッチング素子Ｑ１、Ｑ３、Ｑ５を高い電圧で駆動できるようにしている。
【００３４】
また、フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗについても、導通時（ＯＮ時）にはソースＳの電位がほぼ電源電圧と同じになるため、電源電圧よりも高い電圧をゲートに印加する必要がある。このため、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを駆動するフェールセーフ駆動部５にも、昇圧回路７の昇圧電圧が供給されるが、これに関しては後で詳しく述べる。
【００３５】
制御部１は、ＣＰＵから構成されており、電流検出抵抗Ｒに生じる電圧に基づいて、モータ電流の検出電流値を算出するとともに、図示しないトルクセンサから入力される操舵トルクに基づいて、モータ電流の目標電流値を算出する。そして、これらの検出電流値および目標電流値から、各相のＰＷＭ信号のデューティを設定し、当該デューティのＰＷＭ信号を生成させるための指令信号をインバータ駆動部２へ出力する。インバータ駆動部２の上段ドライバ回路８１には、各相の上段スイッチング素子Ｑ１、Ｑ３、Ｑ５に対応する３種類の指令信号が制御部１から入力され、下段ドライバ回路８２には、各相の下段スイッチング素子Ｑ２、Ｑ４、Ｑ６に対応する３種類の指令信号が制御部１から入力される。但し、図２においては簡略化のために、制御部１から各ドライバ回路８１、８２への信号線を省略してある（図６、図８、図９においても同様）。
【００３６】
上段ドライバ回路８１は、制御部１から与えられる指令信号に基づいて、所定のデューティを持った３種類のＰＷＭ信号を生成し、これらのＰＷＭ信号をインバータ回路３の上段スイッチング素子Ｑ１、Ｑ３、Ｑ５の各ゲートＧへ出力する。下段ドライバ回路８２は、制御部１から与えられる指令信号に基づいて、所定のデューティを持った３種類のＰＷＭ信号を生成し、これらのＰＷＭ信号をインバータ回路３の下段スイッチング素子Ｑ２、Ｑ４、Ｑ６の各ゲートＧへ出力する。
【００３７】
電源回路９は、車載用のバッテリＢと、電源リレーＲＹと、コンデンサＣとを備えている。バッテリＢの電圧（例えば１２〔Ｖ〕）は、電源リレーＲＹを介して、電源電圧としてインバータ回路３と、インバータ駆動部２の昇圧回路７および下段ドライバ回路８２へ供給される。電源リレーＲＹの開閉は、制御部１によって制御される。
【００３８】
次に、昇圧回路７の詳細につき、図３を参照しながら説明する。ここでは、公知のチャージポンプ方式による昇圧回路を例に挙げている。図３において、Ｄ１〜Ｄ３はダイオード、Ｃ１およびＣ２は充電用のコンデンサ、Ｃ３は平滑用のコンデンサ（電解コンデンサ）、Ｓ１およびＳ２はプッシュプル方式のスイッチ回路である。Ｖｃｃは電源回路９（図２）から供給される電源電圧を表している。ダイオードＤ１のアノードは電源電圧Ｖｃｃの入力端子に接続され、カソードはダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、ダイオードＤ３のアノードに接続されている。すなわち、ダイオードＤ１〜Ｄ３は、同方向に直列に接続されている。
【００３９】
ダイオードＤ１のカソードとダイオードＤ２のアノードとの接続点ｅには、コンデンサＣ１の一方の端子が接続されており、コンデンサＣ１の他方の端子は、スイッチ回路Ｓ１の出力側に接続されている。ダイオードＤ２のカソードとダイオードＤ３のアノードとの接続点ｆには、コンデンサＣ２の一方の端子が接続されており、コンデンサＣ２の他方の端子は、スイッチ回路Ｓ２の出力側に接続されている。ダイオードＤ３のカソードには、コンデンサＣ３の一方の端子が接続されており、コンデンサＣ３の他方の端子は接地されている。
【００４０】
スイッチ回路Ｓ１、Ｓ２には、図示しない発振回路で生成された所定周波数のパルス信号が、駆動信号として入力される。スイッチ回路Ｓ１、Ｓ２は、この駆動信号のレベルに応じて出力状態を切り替える。例えば、駆動信号が「Ｈ」レベルの期間では、スイッチ回路Ｓ１、Ｓ２の出力電圧はＶｃｃとなり、駆動信号が「Ｌ」レベルの期間では、スイッチ回路Ｓ１、Ｓ２の出力電圧は０となる。なお、スイッチ回路Ｓ１に「Ｈ」レベルの駆動信号が入力されている間は、スイッチ回路Ｓ２に「Ｌ」レベルの駆動信号が入力され、スイッチ回路Ｓ１に「Ｌ」レベルの駆動信号が入力されている間は、スイッチ回路Ｓ２に「Ｈ」レベルの駆動信号が入力されるようになっている。
【００４１】
スイッチ回路Ｓ１の出力電圧が０で、スイッチ回路Ｓ２の出力がＶｃｃのときは、ダイオードＤ１を介して、コンデンサＣ１がほぼＶｃｃまで充電される。スイッチ回路Ｓ１の出力電圧がＶｃｃに反転し、スイッチ回路Ｓ２の出力電圧が０に反転すると、ｅ点の電位は、コンデンサＣ１の充電電圧にＶｃｃを加算した値、すなわち、ほぼ２Ｖｃｃとなる。したがって、コンデンサＣ２は、ダイオードＤ２を介して、ほぼ２Ｖｃｃまで充電される。この電圧がダイオードＤ３およびコンデンサＣ３を介して平滑化されることで、ｇ点から、電源電圧Ｖｃｃのほぼ２倍の昇圧電圧を取り出すことができる（ダイオードＤ１〜Ｄ３の順方向電圧降下のため、昇圧電圧は２Ｖｃｃよりも小さくなる）。同様の原理により、ダイオード、コンデンサおよびスイッチ回路をもう１組追加すれば、電源電圧Ｖｃｃのほぼ３倍の昇圧電圧を取り出すことができる。
【００４２】
次に、フェールセーフ駆動部５の詳細につき、図４を参照しながら説明する。フェールセーフ駆動部５は、制御部１から出力される指令信号（後述）に応じた駆動信号を生成する駆動信号生成部５０と、この駆動信号生成部５０で生成された駆動信号によりＯＮ・ＯＦＦするトランジスタＴＲ１〜ＴＲ３とを備えている。トランジスタＴＲ１〜ＴＲ３は、本発明における制御用の半導体スイッチング素子の一例である。
【００４３】
トランジスタＴＲ１〜ＴＲ３のコレクタには、抵抗Ｒ１〜Ｒ３の一端がそれぞれ接続されており、抵抗Ｒ１〜Ｒ３の他端には、抵抗Ｒ４〜Ｒ６の一端がそれぞれ接続されている。抵抗Ｒ４〜Ｒ６の他端は共通に接続されており、この接続点に、昇圧回路７から昇圧電圧が供給される。抵抗Ｒ１〜Ｒ３と抵抗Ｒ４〜Ｒ６との各接続点ｈ、ｉ、ｊは、フェールセーフ回路４（図２）のスイッチング素子Ｚｕ、Ｚｖ、ＺｗのゲートＧに接続されている。トランジスタＴＲ１〜ＴＲ３のベースには、抵抗Ｒ７〜Ｒ９の一端がそれぞれ接続されている。抵抗Ｒ７〜Ｒ９の他端は共通に接続されており、この接続点に直流電圧Ｖｄが供給される。この直流電圧Ｖｄは、電源回路９の電源電圧Ｖｃｃであってもよいし、電源電圧Ｖｃｃを分圧して得られる電圧であってもよい。トランジスタＴＲ１〜ＴＲ３のエミッタは、接地されている。
【００４４】
駆動信号生成部５０は、例えば図５に示すように、スイッチング用のトランジスタＴＲ４を備えている。トランジスタＴＲ４のコレクタには、抵抗Ｒ１０の一端が接続されており、抵抗Ｒ１０の他端は、トランジスタＴＲ１〜ＴＲ３のベースに共通に接続されている。トランジスタＴＲ４のエミッタは、接地されている。トランジスタＴＲ４のベースには、制御部１から出力される指令信号が入力される。この指令信号は、フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＮまたはＯＦＦさせるための信号である。
【００４５】
トランジスタＴＲ４のベースに、制御部１から「Ｈ」レベルの指令信号が入力されると、トランジスタＴＲ４はＯＮ状態となる。これにより、トランジスタＴＲ１〜ＴＲ３は、ベースの電位が低下してＯＦＦ状態となる。トランジスタＴＲ１〜ＴＲ３がＯＦＦすると、図４におけるｈ、ｉ、ｊの各点の電位は、昇圧電圧まで上昇する。したがって、この昇圧電圧がフェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧに「Ｈ」レベル信号として印加され、スイッチング素子Ｚｕ、Ｚｖ、ＺｗはＯＮ状態となる。
【００４６】
一方、トランジスタＴＲ４のベースに、制御部１から「Ｌ」レベルの指令信号が入力されると、トランジスタＴＲ４はＯＦＦ状態となる。これにより、トランジスタＴＲ１〜ＴＲ３は、ベースの電位が上昇してＯＮ状態となる。トランジスタＴＲ１〜ＴＲ３がＯＮすると、図４におけるｈ、ｉ、ｊの各点の電位は、グランド側に引き寄せられて低下する。したがって、フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧには、昇圧電圧が印加されなくなり、スイッチング素子Ｚｕ、Ｚｖ、ＺｗはＯＦＦ状態となる。
【００４７】
このようにして、昇圧回路７から出力される昇圧電圧をフェールセーフ駆動部５へ供給するとともに、制御部１からの指令信号に応じてＯＮ・ＯＦＦするトランジスタＴＲ１〜ＴＲ３の動作と連動させて、フェールセーフ駆動部５から半導体スイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧへ、昇圧電圧を印加する。これにより、昇圧回路７が生成した昇圧電圧を、フェールセーフ用の半導体スイッチング素子Ｚｕ、Ｚｖ、Ｚｗの駆動電圧として利用することができる。
【００４８】
次に、上述したモータ駆動装置１００の全体的な動作について、図２を参照しながら説明する。通常の動作時においては、制御部１は、電源リレーＲＹを閉状態に制御する。これにより、電源回路９からインバータ駆動部２およびインバータ回路３に、電源電圧が供給される。また、制御部１は、前述のように、所定のデューティをもつＰＷＭ信号を生成させるための指令信号を、上段ドライバ回路８１および下段ドライバ回路８２に出力する。各ドライバ回路８１、８２は、この指令信号に基づいて生成したＰＷＭ信号を、上段スイッチング素子Ｑ１、Ｑ３、Ｑ５および下段スイッチング素子Ｑ２、Ｑ４、Ｑ６の各ゲートＧに出力する。これにより、スイッチング素子Ｑ１〜Ｑ６が、ＰＷＭ信号のデューティに応じたＯＮ・ＯＦＦ動作を行い、インバータ回路３が動作状態となる。
【００４９】
さらに、制御部１は、フェールセーフ駆動部５に対して、スイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＮさせる指令信号を出力する。フェールセーフ駆動部５では、この指令信号によりトランジスタＴＲ４（図５）がＯＮ、トランジスタＴＲ１〜ＴＲ３（図５）がＯＦＦとなる。この結果、前述のように、昇圧回路７の昇圧電圧がスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧに印加され、これらのスイッチング素子が全てＯＮとなるので、フェールセーフ回路４が導通状態となる。
【００５０】
この状態では、電源回路９からインバータ回路３およびフェールセーフ回路４を介して、モータ６の巻線６ｕ、６ｖ、６ｗへ各相の駆動電圧が供給され、モータ６が回転する。このモータ６の回転によって、ハンドルに対し操舵補助力が付与される。
【００５１】
一方、モータ駆動装置１００において回路が短絡したり、車両に設けられているセンサが故障したりする等の異常が発生した場合は、制御部１がこの異常を検出する。そして、制御部１は、電源リレーＲＹを閉状態から開状態に切り替えるとともに、インバータ駆動部２の上段ドライバ回路８１および下段ドライバ回路８２に対して、インバータ回路３の動作を停止させるための指令信号を出力する。電源リレーＲＹが開状態に切り替わることで、インバータ回路３と電源回路９とが電気的に切り離される。また、ドライバ回路８１、８２は、制御部１からの指令信号に基づいて、インバータ回路３へのＰＷＭ信号の出力を停止する。これにより、インバータ回路３のスイッチング素子Ｑ１〜Ｑ６は全てＯＦＦとなる。
【００５２】
さらに、制御部１は、フェールセーフ駆動部５に対して、スイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＦＦさせる指令信号を出力する。フェールセーフ駆動部５では、この指令信号によりトランジスタＴＲ４がＯＦＦ、トランジスタＴＲ１〜ＴＲ３がＯＮとなる。この結果、前述のように、昇圧回路７の昇圧電圧がスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧに印加されなくなり、これらのスイッチング素子が全てＯＦＦとなるので、フェールセーフ回路４が非導通状態となる。
【００５３】
この状態では、インバータ回路３からモータ６への通電が遮断されるので、モータ６の巻線６ｕ、６ｖ、６ｗへ各相の駆動電圧が供給されず、モータ６は回転しない。したがって、操舵補助力も付与されない。
【００５４】
なお、フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗは、インバータ回路３のスイッチング素子Ｑ１〜Ｑ６と同じタイミングでＯＦＦさせてもよいし、スイッチング素子Ｑ１〜Ｑ６がＯＦＦしてから一定時間後にＯＦＦさせてもよい。
【００５５】
また、図５においては、１個のトランジスタＴＲ４で３相分のトランジスタＴＲ１〜ＴＲ３を一斉にＯＮさせて、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを同時にＯＦＦさせるようになっているが、これらのスイッチング素子を順次ＯＦＦさせるような回路構成にしてもよい。
【００５６】
以上述べた第１実施形態によれば、昇圧回路７が生成した昇圧電圧をフェールセーフ駆動部５へ供給することにより、この昇圧電圧を利用して、フェールセーフ用のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗを駆動することができる。このため、これらのスイッチング素子を駆動するための昇圧回路を別途設ける必要がなく、回路構成を簡略化することができる。
【００５７】
また、第１実施形態によれば、昇圧回路７とドライバ回路８とが、単一のＡＳＩＣにより構成されているので、インバータ駆動部２を小型化することができる。
【００５８】
さらに、第１実施形態によれば、異常が発生した場合に、制御部１はインバータ回路３をＯＦＦにするための指令信号を出力するだけでなく、同時に電源リレーＲＹを開状態に制御するので、インバータ回路３はバッテリＢから電気的に切り離される。このため、インバータ回路３は確実に動作停止状態となり、破壊が防止される。
【００５９】
次に、本発明の第２実施形態について、図６を参照しながら説明する。第２実施形態によるモータ駆動装置２００においては、制御部が第１制御部１１と第２制御部１２とから構成される。第１制御部１１は、第１実施形態の制御部１（図２）と同じものであって、ＣＰＵから構成され、インバータ駆動部２を構成するＡＳＩＣとは別に設けられている。一方、第２制御部１２は、ＡＳＩＣの内部に設けられている。この第２制御部１２は、第１制御部１１と同様に、フェールセーフ駆動部５に対して、フェールセーフ回路４のスイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＮまたはＯＦＦさせるための指令信号を出力する。すなわち、フェールセーフ駆動部５には、第１制御部１１（ＣＰＵ）からの指令信号と、第２制御部１２（ＡＳＩＣ）からの指令信号とが入力される。
【００６０】
第２実施形態におけるフェールセーフ駆動部５の一例を図７に示す。図７においては、駆動信号生成部５０の前段にＡＮＤ回路５１が設けられている。ＡＮＤ回路５１には、第１制御部１１からの第１指令信号および第２制御部１２からの第２指令信号が入力される。その他の部分については、第１実施形態のフェールセーフ駆動部５（図４、図５）と同じである。
【００６１】
また、第２実施形態におけるインバータ回路３、フェールセーフ回路４、モータ６、昇圧回路７、ドライバ回路８、電源回路９については、第１実施形態におけるそれらと同じであるので、説明を省略する。
【００６２】
第２実施形態では、第１制御部１１および第２制御部１２の双方から、フェールセーフ用のスイッチング素子Ｚｕ、Ｚｖ、ＺｗのＯＮを指示する指令信号（「Ｈ」レベル信号）が出力された場合に、ＡＮＤ回路５１の出力が「Ｈ」となる。これにより、駆動信号生成部５０のトランジスタＴＲ４（図５）がＯＮ状態となり、トランジスタＴＲ１〜ＴＲ３がＯＦＦ状態となるので、スイッチング素子Ｚｕ、Ｚｖ、ＺｗのゲートＧに昇圧電圧が印加され、これらのスイッチング素子がＯＮ状態となる。
【００６３】
一方、第１制御部１１および第２制御部１２の一方（または両方）から、スイッチング素子Ｚｕ、Ｚｖ、ＺｗのＯＮを指示する指令信号が出力されない場合は、ＡＮＤ回路５１の出力が「Ｌ」となる。これにより、駆動信号生成部５０のトランジスタＴＲ４がＯＦＦ状態となり、トランジスタＴＲ１〜ＴＲ３がＯＮ状態となるので、スイッチング素子Ｚｕ、Ｚｖ、ＺｗのゲートＧに昇圧電圧が印加されず、これらのスイッチング素子がＯＦＦ状態となる。
【００６４】
したがって、第１および第２制御部１１、１２のいずれか（または両方）が故障した場合は、フェールセーフ駆動部５はフェールセーフ用のスイッチング素子Ｚｕ、Ｚｖ、ＺｗをＯＮにしないので、モータ６への通電が遮断され、信頼性が向上する。
【００６５】
以上述べた第２実施形態においても、昇圧回路７が生成した昇圧電圧をフェールセーフ駆動部５へ供給することにより、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを駆動するための昇圧回路を別途設ける必要がなく、回路構成の簡略化を図ることができる。第２実施形態によるその他の効果については、第１実施形態と同じであるので、説明を省略する。
【００６６】
次に、本発明の第３実施形態について、図８を参照しながら説明する。第３実施形態によるモータ駆動装置３００においては、制御部１とは別に、独立した異常検出部２０が設けられている。また、この異常検出部２０の出力に基づいて動作する異常時制御回路２１〜２３が設けられている。異常時制御回路２１〜２３は、トランジスタやＭＯＳ−ＦＥＴなどの半導体スイッチング素子（図示省略）を有している。
【００６７】
異常検出部２０は、モータ駆動装置３００や車両において発生する異常を検出する。異常としては、例えば、回路の短絡や断線、制御部１を構成するＣＰＵの故障、モータ６の故障、センサの故障等が考えられるが、これらに限らず、あらゆる異常が対象となる。異常検出部２０が異常を検出すると、異常検出部２０から異常時制御回路２１〜２３へ異常検出信号が出力される。異常時制御回路２１〜２３は、異常検出部２０からの異常検出信号に基づいて、スイッチング素子をＯＮまたはＯＦＦさせることにより、フェールセーフ駆動部５からスイッチング素子Ｚｕ、Ｚｖ、Ｚｗの各ゲートＧに昇圧電圧が印加されるのを禁止する。
【００６８】
これにより、なんらかの異常が発生した場合は、フェールセーフ用のスイッチング素子Ｚｕ、Ｚｖ、ＺｗがＯＦＦとなるので、インバータ回路３からモータ６への通電が遮断され、フェールセーフ機能が担保される。
【００６９】
また、異常時制御回路２１〜２３は、フェールセーフ用のスイッチング素子Ｚｕ、Ｚｖ、Ｚｗのそれぞれに対して設けられているので、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを個別に制御することができる。したがって、異常時制御回路２１〜２３のいずれかが故障した場合でも、他の異常時制御回路に対応するスイッチング素子をＯＦＦすることができるため、フェールセーフ機能がより向上する。
【００７０】
第３実施形態における異常検出部２０および異常時制御回路２１〜２３以外の部分については、第１実施形態と同じであるので、説明を省略する。
【００７１】
以上述べた第３実施形態においても、昇圧回路７が生成した昇圧電圧をフェールセーフ駆動部５へ供給することにより、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを駆動するための昇圧回路を別途設ける必要がなく、回路構成の簡略化を図ることができる。第３実施形態によるその他の効果については、第１実施形態と同じであるので、説明を省略する。
【００７２】
次に、本発明の第４実施形態について、図９を参照しながら説明する。第４実施形態によるモータ駆動装置４００においては、昇圧回路７から出力される昇圧電圧が、第１〜第３実施形態と同様に上段ドライバ回路８１およびフェールセーフ駆動部５へ供給されるほか、下段ドライバ回路８２にも供給される。その他の構成については、第１実施形態と同じであるので、説明を省略する。
【００７３】
インバータ回路３の下段スイッチング素子Ｑ２、Ｑ４、Ｑ６を構成するＮチャンネル型ＭＯＳ−ＦＥＴについては、前述のように、高いゲート電圧は必要とされない。しかしながら、バッテリＢの電圧変動が大きいと、スイッチング素子Ｑ２、Ｑ４、Ｑ６のゲートＧに必要な電圧が印加されず、インバータ回路３が誤動作する可能性がある。そこで、昇圧回路７からの昇圧電圧を下段ドライバ回路８２へ供給することで、スイッチング素子Ｑ２、Ｑ４、Ｑ６のゲートＧに常に一定以上の電圧が印加されるため、インバータ回路３の誤動作を防止することができる。
【００７４】
以上述べた第４実施形態においても、昇圧回路７が生成した昇圧電圧をフェールセーフ駆動部５へ供給することにより、スイッチング素子Ｚｕ、Ｚｖ、Ｚｗを駆動するための昇圧回路を別途設ける必要がなく、回路構成の簡略化を図ることができる。第４実施形態によるその他の効果については、第１実施形態と同じであるので、説明を省略する。
【００７５】
本発明では、以上述べた以外にも種々の実施形態を採用することができる。以下にその例を挙げる。
【００７６】
上記の各実施形態では、昇圧回路７としてチャージポンプ式の昇圧回路を用いた例に挙げたが（図３）、チョッパ式の昇圧回路など、他の方式による昇圧回路を用いてもよい。
【００７７】
図１では、ＡＳＩＣ（インバータ駆動部２）とは別に制御部１を設けた例を挙げたが、制御部１をＡＳＩＣに組み込んでもよい。また、図６では、第２制御部１２をＡＳＩＣに組み込んでいるが、第２制御部１２はＡＳＩＣと別に設けてもよい。さらに、図６において、第１制御部１１、第２制御部１２を共にＡＳＩＣに組み込んでもよい。
【００７８】
図５では、スイッチング素子としてトランジスタＴＲ１〜ＴＲ４を用いた例を挙げたが、トランジスタに代えてＭＯＳ−ＦＥＴを用いてもよい。
【００７９】
上記の各実施形態では、電源回路９に電源リレーＲＹを設けた例を挙げたが、電源リレーＲＹに代えて、大電流開閉用の半導体スイッチング素子を用いてもよい。
【００８０】
上記の各実施形態では、スイッチング素子としてＮチャンネル型ＭＯＳ−ＦＥＴを使用したが、これに代えてＩＧＢＴ（絶縁ゲート型バイポーラモードトランジスタ）のような他のスイッチング素子を使用してもよい。
【００８１】
上記の各実施形態では、モータ６として３相モータを例に挙げたが、本発明は、２相モータあるいは４相以上の多相モータを駆動する装置にも適用することができる。
【００８２】
上記の各実施形態では、モータ６としてブラシレスモータを例に挙げたが、本発明は、誘導モータや同期モータなどを駆動する装置にも適用することができる。
【００８３】
上記の各実施形態では、本発明を車両の電動パワーステアリング装置に用いられるモータ駆動装置に適用した例を挙げたが、本発明は、インバータ回路とモータとの間にフェールセーフ回路を備えたモータ駆動装置全般に適用することができる。
【符号の説明】
【００８４】
１    制御部
１１  第１制御部
１２  第２制御部
２    インバータ駆動部
３    インバータ回路
４    フェールセーフ回路
５    フェールセーフ駆動部
６    モータ
７    昇圧回路
８    ドライバ回路
８１  上段ドライバ回路
８２  下段ドライバ回路
９    電源回路
２０  異常検出部
２１〜２３  異常時制御回路
５０  駆動信号生成部
１００〜４００  モータ駆動装置
ａ１〜ａ６  アーム
Ｑ１〜Ｑ６  スイッチング素子
Ｚｕ、Ｚｖ、Ｚｗ  スイッチング素子
ＴＲ１〜ＴＲ４  トランジスタ
【図１】
2011244611.tif 000003
【図２】
2011244611.tif 000004
【図３】
2011244611.tif 000005
【図４】
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【図５】
2011244611.tif 000007
【図６】
2011244611.tif 000008
【図７】
2011244611.tif 000009
【図８】
2011244611.tif 000010
【図９】
2011244611.tif 000011