(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリインターフェースの基本仕様をそのまま踏襲しつつ降順読み出しコマンドに対応したＮＡＮＤ型フラッシュメモリを提供する。【解決手段】メモリセルアレイと、前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路とを具備することを特徴とするＮＡＮＤ型フラッシュメモリを提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、
前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、
前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路と、
を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
複数のブロックで構成され、かつ各ブロックが複数のページで構成されたメモリセルアレイと、
前記メモリセルアレイから降順に読み出されたページ単位のデータを保持するデータレジスタと、
前記メモリセルアレイから前記データレジスタヘ転送される１ページ分のデータを指定するページアドレス、および当該ページを含むブロックを指定するブロックアドレスを保持し、かつ前記データレジスタに保持された１ページ分のデータが外部へ出力されるたびに前記ページアドレスが降順に更新するアドレスレジスタと、
前記メモリセルアレイから読み出す順が降順で、前記ページアドレスが降順に更新する動作をさせる降順読出しコマンドを持つ制御回路と、
を具備することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記制御回路が、降順読出しコマンドの他、昇順読出しコマンドを有することを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に画像読出し用として使用可能なＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
フラッシュメモリには、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッシュメモリは、ＳＲＡＭと同様に、アドレス端子とデータＩＯ端子とが別々に機能してランダムアクセスが可能であるため、マイクロコンピュータのコード記憶デバイスとして用いられている。それに対して、ＮＡＮＤ型フラッシュメモリは、主にデータを格納する用途に使用されていた。メモリセルの面積がＮＯＲ型フラッシュメモリより小さいため、安価であり、大容量化も容易であることから、近時、画像を格納する用途にも用いられるようになってきている。
【０００３】
図４は、従来のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図４に示すように、従来のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１１、ローアドレスデコーダ１１２、ローアドレスバッファ１１３、センスアンプ１１４、データレジスタ１５、カラムアドレスデコーダ１１６、メモリセルアレイ制御回路１１８、カラムアドレスバッファ１１７、コマンドレジスタ１１９、アドレスレジスタ１２０、ステータスレジスタ１２１、Ｉ／Ｏ制御回路１２４、レディ／ビジー制御部１２２、命令制御回路１２３により構成されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリのようにアドレス端子とデータの入出力端子とが別々に設けられた構成とはなっていない。
【０００４】
図５は、従来のＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示す図である。図５を参照しながら、従来のＮＡＮＤ型フラッシュメモリのデータアクセス方法について説明する。なお、アドレスビットをカラムアドレスＣＡ０〜ＣＡ１１、ページアドレスＰＡ０〜ＰＡ１５の２８ビットとし、８ビット幅ＩＯで１ページ２０４８＋１６バイト、１ブロック６４ページ、１０２４ブロックの領域を有する１ＧビットＮＡＮＤ型フラッシュメモリとする。
【０００５】
図５に示すように、データを読み出す際には、まず、コマンドラッチイネーブル（ＣＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、読み出しコマンド００ｈ入力される。つづいて、アドレスラッチイネーブル（ＡＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、入出力端子ＩＯ１〜ＩＯ８に、カラムアドレス、ページアドレスがラッチされて入力され、アドレスレジスタ２０に格納される。そして、次のライトイネーブル（／ＷＥ）の立ち上がりで、順読み出しコマンド３０ｈが入力される。この時点で、メモリセルアレイ１１からのデータ読み出しが開始される。
【０００６】
ここで、アドレスの指定はバイト単位でおこなわれるが、実際にメモリセルアレイ１１１からセンスアンプ１１４で制御されたデータレジスタ１１５には、内部リード処理として、指定されたアドレスを含む１ページ分のデータ、たとえばＤ０〜Ｄ２０４７で示す２０４８バイトのデータが読み出される。この内部リード処理がおこなわれている間、すなわち指定されたアドレスにアクセスしている間、レディ／ビジー端子ＲＹ／ＢＹからビジー信号が出力される。
【０００７】
内部リード処理が終了すると、ビジー信号にかわってレディ信号が出力される。その後、リードイネーブル（／ＲＥ）のトグル動作により、データレジスタ１１５から入出力端子ＩＯ０〜ＩＯ７にデータが、指定されたアドレスに対応するデータから昇順に出力される。当該ページの最終データが出力されると、昇順に次のページヘアクセスし、１ページ分のデータがリードイネーブル（／ＲＥ）のトグル動作により、昇順に順次読み出される。
【０００８】
この場合、画像として反転させるには、特許文献１の様な、ＮＡＮＤ型フラッシュメモリに反転専用の回路やソフトウエア的な操作によりおこなわれていた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２４３１７２公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、反転専用の回路やソフト的な操作では、その動作時間がかかってしまい、画像処理が遅れてしまう欠点がある。そこで本発明は、ＮＡＮＤ型フラッシュメモリインターフェースの基本仕様をそのまま踏襲しつつ降順読み出しコマンドに対応したＮＡＮＤ型フラッシュメモリを提供すること、並びに該コマンド、インターフェースを具備するホストシステムを含むＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、請求項１に係る本発明は、メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、
前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、
前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路と、
を具備することを特徴とするＮＡＮＤ型フラッシュメモリを提供するものである。
【００１２】
また、請求項２に係る本発明は、複数のブロックで構成され、かつ各ブロックが複数のページで構成されたメモリセルアレイと、
前記メモリセルアレイから降順に読み出されたページ単位のデータを保持するデータレジスタと、
前記メモリセルアレイから前記データレジスタヘ転送される１ページ分のデータを指定するページアドレス、および当該ページを含むブロックを指定するブロックアドレスを保持し、かつ前記データレジスタに保持された１ページ分のデータが外部へ出力されるたびに前記ページアドレスが降順に更新するアドレスレジスタと、
前記メモリセルアレイから読み出す順が降順で、前記ページアドレスが降順に更新する動作をさせる降順読出しコマンドを持つ制御回路と、
を具備することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリを提供するものである。
【００１３】
また、請求項３に係る本発明は、前記制御回路が、降順読出しコマンドの他、昇順読出しコマンドを有することを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリを提供するものである。
【発明の効果】
【００１４】
上述したように、請求項１にかかる本発明では、特殊な回路やソフトウエア処理を介することなく画像反転などのデータ反転が降順読出しコマンドのみで可能であり、処理時間が従来の昇順読出しコマンドと同じ時間で処理可能なＮＡＮＤ型フラッシュメモリを提供できる。
【００１５】
また、請求項２にかかる本発明では、複数のブロックで構成され、かつ各ブロックが複数のページで構成されたメモリセルアレイと、前記メモリセルアレイから読み出されたページ単位のデータを保持するデータレジスタと、前記メモリセルアレイから前記データレジスタヘ転送される１ページ分のデータを指定するページアドレス、および当該ページを含むブロックを指定するブロックアドレスを保持し、かつ前記データレジスタに保持された１ページ分のデータが外部へ出力されるたびに前記ページアドレスを更新するアドレスレジスタと、これらを動作をさせる制御回路と、を具備することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリにおいて、特殊な回路やソフトウエア処理を介することなく画像反転などのデータ反転が降順読出しコマンドのみで可能であり、処理時間が従来の昇順読出しコマンドと同じ時間で処理可能なＮＡＮＤ型フラッシュメモリを提供できる。
【００１６】
また、請求項３にかかる本発明では、従来の昇順読出しコマンドも、特殊な回路やソフト処理を介することなく画像反転などのデータ反転が降順読出しコマンドのみで可能であり、処理時間が従来の昇順読出しコマンドと同じ時間で処理可能なＮＡＮＤ型フラッシュメモリを提供できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】本発明の一実施例に係るＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示すチャートである。
【図３】図２実施例に係るＮＡＮＤ型フラッシュメモリのリードサイクルタイミングにおける選択された１ページ分のデータを外部へ出力する場合を示す概念図である。
【図４】従来のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図５】従来のＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示すチャートである。
【図６】図５実施例に係るＮＡＮＤ型フラッシュメモリのリードサイクルタイミングにおける選択された１ページ分のデータを外部へ出力する場合を示す概念図である。
【発明を実施するための形態】
【００１８】
本発明を、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリを通じて以下に説明する。
【００１９】
従って、以下の実施の形態は本発明の好適な実施形態を例示するに過ぎないので、特許請求の範囲に示す範囲内において種々変形実施可能なことは当然である。
【００２０】
図１は、本発明のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図１に示すように、本発明のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ローアドレスデコーダ１２、ローアドレスバッファ１３、センスアンプ１４、データレジスタ１５、カラムアドレスデコーダ１６、カラムアドレスバッファ１７、メモリセルアレイ制御回路１８、コマンドレジスタ１９、アドレスレジスタ２０、ステータスレジスタ２１、Ｉ／Ｏ制御回路２４、レディ／ビジー制御部２２により構成されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリのようにアドレス端子とデータの入出力端子とが別々に設けられた構成とはなっていない。
【００２１】
図２は、本発明のＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示す図である。図２を参照しながら、本発明のＮＡＮＤ型フラッシュメモリのデータアクセス方法について説明する。なお、アドレスビットをカラムアドレスＣＡ０〜ＣＡ１１、ページア
ドレスＰＡ０〜ＰＡ１５の２８ビットとし、８ビット幅Ｉ／Ｏで１ページ１０４８＋１６バイト、１ブロック６４ページ、１０２４ブロックの領域を有する１ＧビットＮＡＮＤ型フラッシュメモリとする。
【００２２】
図２に示すように、データを読み出す際には、まず、コマンドラッチイネーブル（ＣＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、読み出しコマンド００ｈが入力される。つづいて、アドレスラッチイネーブル（ＡＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、入出力端子ＩＯ１〜ＩＯ８に、カラムアドレス、ページアドレスが降順にラッチされて入力され、アドレスレジスタ１７に格納される。そして、次のライトイネーブル（／ＷＥ）の立ち上がりで降順読み出しコマンドＸＸｈが入力される。この時点で、メモリセルアレイ１１からのデータ読み出しが開始される。
【００２３】
ここで、アドレスの指定はバイト単位でおこなわれるが、実際にメモリセルアレイ１１からデータレジスタ１５には、内部リード処理として、指定されたアドレスを含む１ページ分のデータ、たとえばＤ２０４７〜Ｄ０で示す２０４８バイトのデータが読み出される。この内部リード処理がおこなわれている間、すなわち指定されたアドレスにアクセスしている間、レディ／ビジー端子ＲＹ／ＢＹからビジー信号が出力される。
【００２４】
内部リード処理が終了すると、ビジー信号にかわってレディ信号が出力される。その後、リードイネーブル（／ＲＥ）のトグル動作により、データレジスタから入出力端子ＩＯ１〜ＩＯ８にデータが、指定されたアドレスに対応するデータから降順に出力される。当該ページの最終データが出力されると、降順に前のページヘアクセスし、１ページ分のデータがリードイネーブル（／ＲＥ）のトグル動作により、降順に順次読み出される。
【符号の説明】
【００２５】
１１、１１１    メモリセルアレイ
１２、１１２    ローアドレスデコーダ
１３、１１３    ローアドレスバッファ
１４、１１４    センスアンプ
１５、１１５    データレジスタ
１６、１１６    カラムアドレスデコーダ
１７、１１７    カラムアドレスバッファ
１８、１１８    メモリセルアレイ制御回路
１９、１１９    コマンドレジスタ
２０、１２０    アドレスレジスタ
２１、１２１    ステータスレジスタ
２２、１２２    レディ／ビジー制御部
２３、１２３    命令制御回路
２４、１２４    Ｉ／Ｏ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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