(57)【要約】【課題】消費電流及びノイズをバランス良く抑制しつつオフセット電圧の補正を行う。【解決手段】サンプリング用キャパシタ（Ｃ１Ｐ、Ｃ１Ｎ９）への入力電圧（ｖｉｎ１、ｖｉｎ２）に応じた電荷の充電とサンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すサンプリング回路（１１１ａ、１１１ｂ）と、可変キャパシタ（Ｃ３Ｐ、Ｃ３Ｎ）への参照電圧に応じた電荷の充電と可変キャパシタに蓄積された電荷の放電とを交互に繰り返すオフセット補正電圧生成回路（１０２ａ、１０２ｂ）と、サンプリング用キャパシタに蓄積された電荷並びに可変キャパシタに蓄積された電荷が積分用キャパシタ（Ｃ２Ｐ、Ｃ２Ｎ）に蓄積される積分回路１１３と、積分回路の出力電圧を量子化する量子化器と、量子化器から出力される量子化信号をデジタルアナログ変換して積分回路の入力に帰還させるデジタルアナログ変換器（１０５ａ、１０５ｂ）と、制御回路と、を備えるデルタシグマ変調装置。【選択図】  図２
2011244200.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング用キャパシタとサンプリング用スイッチとを備え、入力電圧が入力されると、当該サンプリング用スイッチのスイッチングにより、当該サンプリング用キャパシタへの当該入力電圧に応じた電荷の充電と当該サンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成されたサンプリング回路と、
可変キャパシタとオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該オフセット補正用スイッチのスイッチングにより、当該可変キャパシタへの当該参照電圧に応じた電荷の充電と当該可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成されたオフセット補正電圧生成回路と、
演算増幅器と当該演算増幅器の入力側と出力側との間に設けられた積分用キャパシタとを備え、前記サンプリング用キャパシタに蓄積された電荷並びに前記可変キャパシタに蓄積された電荷が当該積分用キャパシタに蓄積され、当該積分用キャパシタの両電極間の電圧として出力電圧が生成される積分回路と、
前記積分回路の出力電圧を量子化した量子化信号を生成する量子化器と、
前記量子化器から出力される前記量子化信号をデジタルアナログ変換して前記積分回路の前記演算増幅器の入力側に帰還させるデジタルアナログ変換器と、
前記サンプリング用スイッチ及び前記オフセット補正用スイッチのスイッチングを制御する制御回路と、
を備える、デルタシグマ変調装置。
【請求項２】
前記入力電圧は、第１の入力電圧と第２の入力電圧とを含み、
前記サンプリング回路は、
第１のサンプリング用キャパシタと第１のサンプリング用スイッチとを備え、前記第１の入力電圧が入力されると、当該第１のサンプリング用スイッチのスイッチングにより、当該第１のサンプリング用キャパシタへの当該第１の入力電圧に応じた電荷の充電と当該第１のサンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のサンプリング回路と、
第２のサンプリング用キャパシタと第２のサンプリング用スイッチとを備え、前記第２の入力電圧が入力されると、当該第２のサンプリング用スイッチのスイッチングにより、当該第２のサンプリング用キャパシタへの当該第２の入力電圧に応じた電荷の充電と当該第２のサンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のサンプリング回路と、を備え、
前記オフセット補正電圧生成回路は、
第１の可変キャパシタと第１のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第１のオフセット補正用スイッチのスイッチングにより、当該第１の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第１の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のオフセット補正電圧生成回路と、
第２の可変キャパシタと第２のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第２のオフセット補正用スイッチのスイッチングにより、当該第２の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第２の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のオフセット補正電圧生成回路と、を備え、
前記積分回路は、
反転入力端子、非反転入力端子、反転出力端子、及び非反転出力端子を備えた差動型演算増幅器と、当該非反転出力端子と当該反転入力端子との間に設けられた第１の積分用キャパシタと、当該反転出力端子と当該非反転入力端子との間に設けられた第２の積分用キャパシタとを備え、
前記第１のサンプリング用キャパシタに蓄積された電荷並びに前記第１の可変キャパシタに蓄積された電荷が当該第１の積分用キャパシタに蓄積され、当該第１の積分用キャパシタの両電極間の電圧として第１の出力電圧が生成され、
かつ、前記第２のサンプリング用キャパシタに蓄積された電荷並びに前記第２の可変キャパシタに蓄積された電荷が当該第２の積分用キャパシタに蓄積され、当該第２の積分用キャパシタの両電極間の電圧として第２の出力電圧が生成される、
請求項１に記載のデルタシグマ変調装置。
【請求項３】
前記第１の入力電圧及び前記第２の入力電圧は、互いに極性が異なる差動入力電圧である、請求項２に記載のデルタシグマ変調装置。
【請求項４】
前記第１の入力電圧に対して所定のフィルタ処理を実行するフィルタを備え、
前記第２の入力電圧は前記フィルタの出力電圧である、請求項２に記載のデルタシグマ変調装置。
【請求項５】
前記入力電圧はシングルエンド電圧であり、
前記サンプリング回路は、
前記シングルエンド電圧が入力されると、前記サンプリング用キャパシタへの前記シングルエンド電圧に応じた電荷の充電と前記サンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成され、
前記オフセット補正電圧生成回路は、
第１の可変キャパシタと第１のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第１のオフセット補正用スイッチのスイッチングにより、当該第１の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第１の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のオフセット補正電圧生成回路と、
第２の可変キャパシタと第２のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第２のオフセット補正用スイッチのスイッチングにより、当該第２の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第２の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のオフセット補正電圧生成回路と、を備え、
前記積分回路は、
反転入力端子、非反転入力端子、及び出力端子を備えたシングルエンド型演算増幅器と、当該非反転出力端子と当該反転入力端子との間に設けられた積分用キャパシタと、を備え、
前記サンプリング用キャパシタに蓄積された電荷、前記第１の可変キャパシタに蓄積された電荷並びに前記第２の可変キャパシタに蓄積された電荷が当該積分用キャパシタに蓄積され、当該積分用キャパシタの両電極間の電圧として出力電圧が生成される、
請求項１に記載のデルタシグマ変調装置。
【請求項６】
その入力電圧に対して所定のフィルタ処理を実行するフィルタを備え、
前記サンプリング回路に入力される前記入力電圧は前記フィルタの出力電圧である、請求項５に記載のデルタシグマ変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調装置に関する。
【背景技術】
【０００２】
デルタシグマ変調装置は、アナログ入力信号とデジタル出力信号をデジタルアナログ変換した信号（アナログ信号）との差分（デルタ）を求め、この差分を積分（シグマ）した信号を量子化して上記デジタル出力信号を生成するように構成されている。デルタシグマ変調装置は、上記の構成に基づくオーバーサンプリング及びノイズシェーピングによる高精度化が実現されるとともに、低消費電力化及び小型化の面でも有効な技術であり、スイッチング増幅器、アナログデジタル変換器、又はデジタルアナログ変換器等のアナログデジタル混載回路の分野に幅広く適用されている。
【０００３】
ところで、デルタシグマ変調装置のアナログ入力信号には様々な要因によりオフセット電圧（直流成分）が重畳されており、デジタル出力信号あるいはその復調信号の低周波帯域にノイズが発生する等の予期せぬ現象が発生する。そこで、デルタシグマ変調装置においてオフセット電圧を補正するために、例えば特許文献１に開示された技術が提案されている。以下では、特許文献１の図１に対応した図８及び特許文献１の図２に対応した図９を用いて、特許文献１に開示されたデジタルスイッチング増幅器におけるオフセット電圧を補正するための構成並びにその動作を説明する。
【０００４】
図８は、特許文献１の図１に対応しており、従来のデルタシグマ変調装置を含むデジタルスイッチング増幅器の構成を示すブロック図である。
【０００５】
図８に示すデジタルスイッチング増幅器１０は、オフセット電圧付加調整部９を設け、出力端子８Ｐ、８Ｍの間に発生するオフセット電圧を補正している。具体的には、製造直後の検査時に、入力端子４が無信号状態（入力信号Ｓ１のレベルが０の状態）、あるいは入力端子４が接地された状態で、アナログ音響信号Ｓ５Ｐとアナログ音響信号Ｓ５Ｍ とのレベル差（オフセット電圧）を検出する。そして、オフセット電圧が検出された場合、オフセット電圧が打ち消される方向に、オフセット電圧付加調整部９の半固定抵抗器ＶＲ（図９参照）の接点位置を調整する。これにより、互いに逆極性である入力信号Ｓ１Ｐと入力信号Ｓ１Ｍ との対からなる差動入力電圧にオフセット電圧を打ち消すためのオフセット補正電圧が付加され、当該差動入力電圧が減算器５Ｐ、５Ｍに入力されることにより、出力端子８Ｐ、８Ｍの間に生じたオフセット電圧を補正できる。
【０００６】
図９は、特許文献１の図２に対応しており、図８に示すデジタルシグマ変調装置におけるオフセット電圧を補正するための回路の構成を示す回路図である。
【０００７】
オフセット電圧付加調整部９は、演算増幅器９ａ及び９ｂの反転入力端子に入力信号Ｓ１が入力されると、演算増幅器９ａ及び９ｂの出力端子から、互いに逆極性である入力信号Ｓ１Ｐと入力信号Ｓ１Ｍが減算器５Ｐ及び５Ｍ に向けて出力される。なお、演算増幅器９ａ及び９ｂの非反転入力端子には、半固定抵抗ＶＲの両端の電圧ＶＢ１及びＶＢ２がそれぞれ供給されている。これにより、演算増幅器９ａは、抵抗を介して反転入力端子に供給される入力信号Ｓ１を反転増幅したものに対して電圧ＶＢ２を付加して減算器５Ｐに出力する。また、演算増幅器９ｂは、抵抗を介して反転入力端子に供給されている演算増幅器９ａの出力信号を反転増幅したものに対して電圧ＶＢ１を付加して減算器５Ｍに出力する。なお、半固定抵抗ＶＲの両端は、固定抵抗Ｒ１を介してアナログ電圧ＶＤＡと、固定抵抗Ｒ２を介して基準電圧又は接地端子とにそれぞれ接続されている。電圧ＶＢ１及びＶＢ２は、固定抵抗Ｒ１及びＲ２の抵抗値が一定の場合には、半固定抵抗ＶＲの接点位置に基づいて変化するので、半固定抵抗ＶＲの接点位置を変えることによって、出力端子８Ｐ、８Ｍの間に生じたオフセット電圧が補正されることとなる。
【特許文献１】特許第３７７９１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図９に示すオフセット電圧付加調整部９において、演算増幅器９ａ、９ｂの非反転入力端子には、固定抵抗Ｒ１、Ｒ２並びに半固定抵抗ＶＲから成る抵抗分圧回路から、オフセット電圧を補正するための電圧ＶＢ１及びＶＢ２が供給されている。この構成によれば、上記の抵抗分圧回路を構成する各抵抗に熱雑音が発生し、この結果、出力端子８Ｐ、８Ｍから出力される出力信号８Ｐ、８Ｍに重畳されるノイズを増加させる場合がある。このノイズを抑えるためには、上記抵抗分圧回路を構成する各抵抗の抵抗値を小さくすればよいが、その一方、抵抗値を小さくするとオフセット電圧付加調整部９を含むデルタシグマ変調装置全体の消費電流（消費電力）が増加するという新たな問題が起こる。つまり、抵抗を備えることで、ノイズと消費電流との間にはトレードオフの関係が成立する。
【０００９】
さらに、図９に示すオフセット電圧付加調整部９は、消費電流が大きい２つの演算増幅器９ａ、９ｂを備えた構成を前提としている点も問題であった。なお、演算増幅器の消費電流は、装置の初段部に設けられていることもあり、数十〜百μＡ程度もあるため、デルタシグマ変調装置全体の消費電流の中で大きな割合を占めている。
【００１０】
このように、従来のオフセット電圧を補正する機能を備えたデルタシグマ変調装置は、オフセット電圧を補正するための構成の中でノイズに寄与する抵抗が含まれるため、ノイズと消費電流とをバランス良く抑えることが困難であるという問題点を有していた。また、オフセット電圧を補正するために２つの演算増幅器を備えた構成を前提としており、デルタシグマ変調装置全体の消費電流を抑えるには限界があった。
【００１１】
本発明は、上記従来の問題点を解決するものであり、ノイズと消費電流とをバランス良く抑えつつ、オフセット電圧を補正することが可能なデルタシグマ変調装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係るデルタシグマ変調装置は、サンプリング用キャパシタとサンプリング用スイッチとを備え、入力電圧が入力されると、当該サンプリング用スイッチのスイッチングにより、当該サンプリング用キャパシタへの当該入力電圧に応じた電荷の充電と当該サンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成されたサンプリング回路と、可変キャパシタとオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該オフセット補正用スイッチのスイッチングにより、当該可変キャパシタへの当該参照電圧に応じた電荷の充電と当該可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成されたオフセット補正電圧生成回路と、演算増幅器と当該演算増幅器の入力側と出力側との間に設けられた積分用キャパシタとを備え、前記サンプリング用キャパシタに蓄積された電荷並びに前記可変キャパシタに蓄積された電荷が当該積分用キャパシタに蓄積され、当該積分用キャパシタの両電極間の電圧として出力電圧が生成される積分回路と、前記積分回路の出力電圧を量子化した量子化信号を生成する量子化器と、前記量子化器から出力される前記量子化信号をデジタルアナログ変換して前記積分回路の前記演算増幅器の入力側に帰還させるデジタルアナログ変換器と、前記サンプリング用スイッチ及び前記オフセット補正用スイッチのスイッチングを制御する制御回路と、を備える。
【００１３】
この構成によれば、スイッチドキャパシタにより構成されたサンプリング回路と積分回路とを備えたいわゆる離散型のデルタシグマ変調装置において、入力電圧に発生したオフセット電圧を補正するために、当該サンプリング回路と同様にスイッチドキャパシタにより構成されたオフセット補正電圧生成回路を備えている。オフセット補正電圧生成回路は、可変キャパシタとスイッチとによる簡易かつ小規模な構成であり、ノイズに寄与する抵抗を設ける必要がなく、ノイズと消費電流との間のトレードオフの関係を考慮する必要がなくなる。また、オフセット補正電圧生成回路は、数十〜百μＡの電流を消費する演算増幅器の構成を前提とせず、一般に１μＡ以下のスイッチドキャパシタの構成を前提とするため、デルタシグマ変調装置全体の消費電流が大幅に改善される。また、スイッチドキャパシタを用いた離散型のデルタシグマ変調装置の場合、全体の伝達関数が容量比に基づくため、絶対ばらつきではなく相対ばらつきとなるので、ノイズが大幅に改善される。
【００１４】
上記のデルタシグマ変調装置において、前記入力電圧は、第１の入力電圧と第２の入力電圧とを含み、前記サンプリング回路は、第１のサンプリング用キャパシタと第１のサンプリング用スイッチとを備え、前記第１の入力電圧が入力されると、当該第１のサンプリング用スイッチのスイッチングにより、当該第１のサンプリング用キャパシタへの当該第１の入力電圧に応じた電荷の充電と当該第１のサンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のサンプリング回路と、第２のサンプリング用キャパシタと第２のサンプリング用スイッチとを備え、前記第２の入力電圧が入力されると、当該第２のサンプリング用スイッチのスイッチングにより、当該第２のサンプリング用キャパシタへの当該第２の入力電圧に応じた電荷の充電と当該第２のサンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のサンプリング回路と、を備え、前記オフセット補正電圧生成回路は、第１の可変キャパシタと第１のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第１のオフセット補正用スイッチのスイッチングにより、当該第１の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第１の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のオフセット補正電圧生成回路と、第２の可変キャパシタと第２のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第２のオフセット補正用スイッチのスイッチングにより、当該第２の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第２の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のオフセット補正電圧生成回路と、を備え、前記積分回路は、反転入力端子、非反転入力端子、反転出力端子、及び非反転出力端子を備えた差動型演算増幅器と、当該非反転出力端子と当該反転入力端子との間に設けられた第１の積分用キャパシタと、当該反転出力端子と当該非反転入力端子との間に設けられた第２の積分用キャパシタとを備え、前記第１のサンプリング用キャパシタに蓄積された電荷並びに前記第１の可変キャパシタに蓄積された電荷が当該第１の積分用キャパシタに蓄積され、当該第１の積分用キャパシタの両電極間の電圧として第１の出力電圧が生成され、かつ、前記第２のサンプリング用キャパシタに蓄積された電荷並びに前記第２の可変キャパシタに蓄積された電荷が当該第２の積分用キャパシタに蓄積され、当該第２の積分用キャパシタの両電極間の電圧として第２の出力電圧が生成される、としてもよい。
【００１５】
この構成によれば、消費電流並びにノイズをバランス良く抑制しつつ、第１の入力電圧と第２の入力電圧との間に発生したオフセット電圧を補正できる。
【００１６】
上記のデルタシグマ変調装置において、前記第１の入力電圧及び前記第２の入力電圧は、互いに極性が異なる差動入力電圧である、としてもよい。
【００１７】
この構成によれば、差動入力電圧にすることで、入力レベル（ダイナミックレンジ）が２倍となり、かつノイズが√２倍となるので、Ｓ／Ｎ比を大きくする（ばらつきが少なくて安定化する）ことができる。
【００１８】
上記のデルタシグマ変調装置において、前記第１の入力電圧に対して所定のフィルタ処理を実行するフィルタを備え、前記第２の入力電圧は前記フィルタの出力電圧である、としてもよい。
【００１９】
この構成によれば、所望のフィルタ特性（ローパス特性、ハイパス特性、又はバンドパス特性等）を実現できるとともに、フィルタに起因したオフセット電圧を補正できる。
【００２０】
上記のデルタシグマ変調装置において、前記入力電圧はシングルエンド電圧であり、前記サンプリング回路は、前記シングルエンド電圧が入力されると、前記サンプリング用キャパシタへの前記シングルエンド電圧に応じた電荷の充電と前記サンプリング用キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成され、前記オフセット補正電圧生成回路は、第１の可変キャパシタと第１のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第１のオフセット補正用スイッチのスイッチングにより、当該第１の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第１の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第１のオフセット補正電圧生成回路と、第２の可変キャパシタと第２のオフセット補正用スイッチとを備え、オフセット補正電圧生成用の参照電圧が入力されると、当該第２のオフセット補正用スイッチのスイッチングにより、当該第２の可変キャパシタへの当該参照電圧に応じた電荷の充電と当該第２の可変キャパシタに蓄積された電荷の放電とを交互に繰り返すように構成された第２のオフセット補正電圧生成回路と、を備え、前記積分回路は、反転入力端子、非反転入力端子、及び出力端子を備えたシングルエンド型演算増幅器と、当該非反転出力端子と当該反転入力端子との間に設けられた積分用キャパシタと、を備え、前記サンプリング用キャパシタに蓄積された電荷、前記第１の可変キャパシタに蓄積された電荷並びに前記第２の可変キャパシタに蓄積された電荷が当該積分用キャパシタに蓄積され、当該積分用キャパシタの両電極間の電圧として出力電圧が生成される、としてもよい。
【００２１】
この構成によれば、入力電圧がシングルエンド電圧である場合、消費電流並びにノイズをバランス良く抑制しつつ、シングルエンド電圧に発生したオフセット電圧を補正できる。
【００２２】
上記のデルタシグマ変調装置において、その入力電圧に対して所定のフィルタ処理を実行するフィルタを備え、前記サンプリング回路に入力される前記入力電圧は前記フィルタの出力電圧である、としてもよい。
【００２３】
この構成によれば、所望のフィルタ特性（ローパス特性、ハイパス特性、又はバンドパス特性等）を実現できるとともに、フィルタに起因したオフセット電圧を補正できる。
【発明の効果】
【００２４】
本発明によれば、消費電流及びノイズをバランス良く抑制しつつ、入力電圧に発生するオフセット電圧を補正可能なデルタシグマ変調装置を提供できる。
【図面の簡単な説明】
【００２５】
【図１】図１は本発明の第１の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。
【図２】図２は図１のデルタシグマ変調装置のスイッチドキャパシタ型加算器及び積分器並びにオフセット補正電圧生成回路の構成を示す回路図である。
【図３】図３（ａ）は、図２に示した一方のオフセット補正電圧生成回路の可変キャパシタの構成を示す回路図である。図３（ｂ）は、図２に示した他方のオフセット補正電圧生成回路の可変キャパシタの構成を示す回路図である。
【図４】図４は本発明の第２の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。
【図５】図５は本発明の第３の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。
【図６】図６は本発明の第３の実施の形態に係るデルタシグマ変調装置のスイッチドキャパシタ型加算器及び積分器並びにオフセット補正電圧生成回路の構成を示す回路図である。
【図７】図７は本発明の第４の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。
【図８】図８は従来のデルタシグマ変調装置を含むデジタルスイッチング増幅器の構成を示すブロック図である。
【図９】図９は図８に示すデジタルシグマ変調装置におけるオフセット電圧を補正するための回路の構成を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[デルタシグマ変調装置の構成]
図１は本発明の第１の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。
【００２７】
図１に示すデルタシグマ変調装置１００は、入力端子１２０ａ、入力端子１２０ｂ、出力端子１２２、電圧入力端子１２５ａ、１２５ｂと、を備えたアナログデジタル混載回路又はその集積回路として実現され、例えば、スイッチング増幅器、アナログデジタル変換器、又はデジタルアナログ変換器等に搭載される。
【００２８】
入力端子１２０ａ、１２０ｂには、互いに極性が逆である入力電圧ｖｉｎ１、ｖｉｎ２から成る差動入力電圧が入力される。なお、システム入力がシングルエンド電圧の場合には、入力端子１２０ａ、１２０ｂの前段にシングル差動変換器（図示せず）が接続され、当該シングル差動変換器において入力電圧ｖｉｎ１、ｖｉｎ２が生成される。
【００２９】
出力端子１２２から、入力電圧ｖｉｎ１、ｖｉｎ２をデルタシグマ変調回路１０１によってデルタシグマ変調した１又は複数ビットの量子化信号Ｄｏｕｔが出力される。この量子化信号Ｄｏｕｔは、出力端子１２２に接続されるデジタルフィルタ回路（図示せず）等の後段回路に入力されて所定の処理が遂行される。
【００３０】
電圧入力端子１２５ａ、１２５ｂには、オフセット補正電圧を生成するためのオフセット補正参照電圧Ｖｒｅｆがそれぞれ入力される。このオフセット補正参照電圧Ｖｒｅｆはオフセット補正電圧生成回路１０２ａ、１０２ｂに供給される。
【００３１】
デルタシグマ変調装置１００は、デルタシグマ変調回路１０１と、オフセット補正電圧生成回路１０２ａ、１０２ｂと、制御回路１１０とを備えている。
【００３２】
デルタシグマ変調回路１０１は、スイッチドキャパシタによるサンプリング回路を使用した時間離散型のアーキテクチャを採用しており、スイッチドキャパシタ型加算器及び積分器１０３と、量子化器１０４と、Ｄ／Ａ変換器１０５ａ、Ｄ／Ａ変換器１０５ｂとを備えている。
【００３３】
スイッチドキャパシタ型加算器及び積分器１０３は、サンプリング用キャパシタと、このサンプリング用キャパシタに対し電荷を充放電するためのサンプリング用スイッチとから成るスイッチドキャパシタと、演算増幅器とによって構成された加算器及び積分器である。スイッチドキャパシタ型加算器及び積分器１０３は、入力端子１２０ａに入力された入力電圧ｖｉｎ１に対し、Ｄ／Ａ変換器１０５ａから出力されるアナログ信号（入力電圧ｖｉｎ１の逆特性）を加算するとともに、オフセット補正電圧生成回路１０２ａにより生成されたオフセット補正電圧を加算して、その結果を積分して得られる出力電圧ｖｏｕｔ１を生成する。入力端子１２０ｂに入力された入力電圧ｖｉｎ２に対しても同様の演算が行われ、入力電圧ｖｉｎ２に対応した出力電圧ｖｏｕｔ２を生成する。
【００３４】
量子化器１０４は、スイッチドキャパシタ型加算器及び積分器１０３の出力電圧ｖｏｕｔ１、ｖｏｕｔ２が入力され、それらを量子化した量子化信号Ｄｏｕｔを出力する。例えば、１ビット出力の場合には、出力電圧ｖｏｕｔ１と出力電圧ｖｏｕｔ２との間の電圧が、所定の閾値を上回るときには“１”を出力し、所定の閾値を下回るときには“０”を出力する。
【００３５】
Ｄ／Ａ変換器１０５ａ、１０５ｂは、量子化器１０４から出力された量子化信号Ｄｏｕｔをデジタルアナログ変換し、その結果をスイッチドキャパシタ型加算器及び積分器１０３に帰還させる。
【００３６】
オフセット補正電圧生成回路１０２ａ、１０２ｂは、電圧入力端子１２５ａ、１２５ｂに入力されたオフセット補正参照電圧Ｖｒｅｆに基づいてオフセット補正電圧を生成して、それをデルタシグマ変調回路１０１のスイッチドキャパシタ型加算器及び積分器１０３に供給する。
【００３７】
制御回路１１０は、デルタシグマ変調装置１００全体の制御を司る。特に、制御回路１１０は、オフセット補正電圧生成回路１０２ａ、１０２ｂ並びにデルタシグマ変調回路１０１の動作タイミングを規定するクロック信号を生成して、オフセット補正電圧生成回路１０２ａ、１０２ｂ並びにデルタシグマ変調回路１０１に供給する。
[スイッチドキャパシタ型加算器及び積分器及びオフセット補正電圧生成回路の構成]
図２は図１に示したスイッチドキャパシタ型加算器及び積分器１０３並びにオフセット補正電圧生成回路１０２ａ、１０２ｂの構成を示す回路図である。
【００３８】
スイッチドキャパシタ型加算器及び積分器１０３は、サンプリング回路１１１ａと、サンプリング回路１１１ｂと、積分回路１１３とを備える。
【００３９】
サンプリング回路１１１ａは、サンプリング用キャパシタＣ１Ｐとサンプリング用キャパシタＣ１Ｐに対し電荷を充放電するためのサンプリング用スイッチＳＷ１ａ〜ＳＷ４ａとから成るスイッチドキャパシタにより構成されている。サンプリング用スイッチＳＷ１ａは、サンプリング用キャパシタＣ１Ｐの一方の電極への電源電圧の印加を制御するスイッチである。サンプリング用スイッチＳＷ２ａは、サンプリング用キャパシタＣ１Ｐの一方の電極と差動型演算増幅器１１４の反転入力端子との電気的接続を制御するスイッチである。サンプリング用スイッチＳＷ３ａは、サンプリング用キャパシタＣ１Ｐの他方の電極への電源電圧の印加を制御するスイッチである。サンプリング用スイッチＳＷ４ａは、サンプリング用キャパシタＣ１Ｐの他方の電極への入力電圧ｖｉｎ１の印加を制御するスイッチである。なお、サンプリング用スイッチＳＷ１ａ及びＳＷ４ａのペアと、サンプリング用スイッチＳＷ２ａ及びＳＷ３ａのペアとは、制御回路１１０から供給される所定周波数（サンプリング周波数）のクロック信号に基づいて相補的にオンオフ（スイッチング）される。このスイッチング動作により、サンプリング用キャパシタＣ１Ｐへの入力電圧ｖｉｎ１に応じた電荷の充電とサンプリング用キャパシタＣ１Ｐに蓄積された電荷の放電とが交互に繰り返される。
【００４０】
サンプリング回路１１１ｂは、サンプリング用スイッチＳＷ１ａ〜ＳＷ４ａ及びサンプリング用キャパシタＣ１Ｎとから成るスイッチドキャパシタにより構成されている。サンプリング用スイッチＳＷ１ａは、サンプリング用キャパシタＣ１Ｎの一方の電極への電源電圧の印加を制御するスイッチである。サンプリング用スイッチＳＷ２ａは、キャパシタＣ１Ｎの一方の電極と差動型演算増幅器１１４の非反転入力端子との電気的接続を制御するスイッチである。サンプリング用スイッチＳＷ３ａは、サンプリング用キャパシタＣ１Ｎの他方の電極への電源電圧の印加を制御するスイッチである。サンプリング用スイッチＳＷ４ａは、サンプリング用キャパシタＣ１Ｎの他方の電極への入力電圧ｖｉｎ２の印加を制御するスイッチである。なお、サンプリング回路１１１ｂのサンプリング用スイッチＳＷ１ａ〜ＳＷ４ａは、サンプリング回路１１１ａの同一符号のサンプリング用スイッチＳＷ１ａ〜ＳＷ４ａと同期してオンオフされる。このスイッチング動作により、サンプリング用キャパシタＣ１Ｎへの入力電圧ｖｉｎ２に応じた電荷の充電とサンプリング用キャパシタＣ１Ｎに蓄積された電荷の放電とが交互に繰り返される。
【００４１】
積分回路１１３は、反転入力端子、非反転入力端子、反転出力端子、及び非反転出力端子を備えた差動型演算増幅器１１４と、積分用キャパシタＣ２Ｐと、積分用キャパシタＣ２Ｎと、により構成されている。積分用キャパシタＣ２Ｐは、その一方の電極が差動型演算増幅器１１４の非反転出力端子と電気的に接続され、その他方の電極が差動型演算増幅器１１４の反転入力端子と電気的に接続されている。積分用キャパシタＣ２Ｎは、その一方の電極が差動型演算増幅器１１４の反転出力端子と電気的に接続され、その他方の電極が差動型演算増幅器１１４の非反転入力端子と電気的に接続されている。
【００４２】
オフセット補正電圧生成回路１０２ａは、可変キャパシタＣ３Ｐと、可変キャパシタＣ３Ｐに対し電荷を充放電するためのオフセット補正用スイッチＳＷ１ｂ〜ＳＷ４ｂとから成るスイッチドキャパシタにより構成されている。オフセット補正用スイッチＳＷ１ｂは、可変キャパシタＣ３Ｐの一方の電極への電源電圧の印加を制御するスイッチである。オフセット補正用スイッチＳＷ２ｂは、可変キャパシタＣ３Ｐの一方の電極と差動型演算増幅器１１４の反転入力端子との電気的接続を制御するスイッチである。オフセット補正用スイッチＳＷ３ｂは、可変キャパシタＣ３Ｐの他方の電極への電源電圧の印加を制御するスイッチである。オフセット補正用スイッチＳＷ４ｂは、可変キャパシタＣ３Ｐの他方の電極へのオフセット補正参照電圧Ｖｒｅｆの印加を制御するスイッチである。なお、オフセット補正電圧生成回路１０２ｂのオフセット補正用スイッチＳＷ１ｂ〜ＳＷ４ｂは、サンプリング回路１１１ａの同一符号のサンプリング用スイッチＳＷ１ａ〜ＳＷ４ａと同期してオンオフされる。このスイッチング動作により、可変キャパシタＣ３Ｐへのオフセット補正参照電圧Ｖｒｅｆに応じた電荷の充電と可変キャパシタＣ３Ｐに蓄積された電荷の放電とが交互に繰り返される。
【００４３】
可変キャパシタＣ３Ｐは、図３に示す構成により実現される。つまり、スイッチＳＷ２、ＳＷ４の間に、キャパシタＣ３Ｐｋ及び容量選択スイッチＳＷＰｋ（ｋ＝１〜Ｎ）が並列に接続され、生成すべきオフセット補正電圧に応じて容量選択スイッチＳＷＰｋの少なくともいずれか一つをオンにするように構成されている。
【００４４】
オフセット補正電圧生成回路１０２ｂは、可変キャパシタＣ３Ｎと、可変キャパシタＣ３Ｎに対し電荷を充放電するためのオフセット補正用スイッチＳＷ１ｂ〜ＳＷ４ｂとから成るスイッチドキャパシタにより構成されている。オフセット補正用スイッチＳＷ１ｂは、可変キャパシタＣ３Ｎの一方の電極への電源電圧の印加を制御するスイッチである。オフセット補正用スイッチＳＷ２ｂは、可変キャパシタＣ３Ｎの一方の電極と差動型演算増幅器１１４の反転入力端子との電気的接続を制御するスイッチである。オフセット補正用スイッチＳＷ３ｂは、可変キャパシタＣ３Ｎの他方の電極への電源電圧の印加を制御するスイッチである。オフセット補正用スイッチＳＷ４ｂは、可変キャパシタＣ３Ｎの他方の電極へのオフセット補正参照電圧Ｖｒｅｆの印加を制御するスイッチである。なお、オフセット補正電圧生成回路１０２ｂのオフセット補正用スイッチＳＷ１ｂ〜ＳＷ４ｂは、サンプリング回路１１１ａの同一符号のサンプリング用スイッチＳＷ１ａ〜ＳＷ４ａと同期してオンオフされる。このスイッチング動作により、可変キャパシタＣ３Ｎへのオフセット補正参照電圧Ｖｒｅｆに応じた電荷の充電と可変キャパシタＣ３Ｎに蓄積された電荷の放電とが交互に繰り返される。
【００４５】
可変キャパシタＣ３Ｎは、図３に示した可変キャパシタＣ３Ｐと同様の構成であるため、その説明を省略する。
[スイッチドキャパシタ型加算器及び積分器及びオフセット補正電圧生成回路の動作]
以下では、図２に示したスイッチドキャパシタ型加算器及び積分器１０３及びオフセット補正電圧生成回路１０２ａ、１０２ｂの動作を、数式を用いて説明する。
【００４６】
なお、以下の説明は、サンプリング用キャパシタＣ１Ｐ、Ｃ１Ｎ、積分用キャパシタＣ２Ｐ、Ｃ２Ｎ、及び可変キャパシタＣ３Ｐ、Ｃ３Ｎの各容量はそれぞれの符号で表されるものとする。
【００４７】
また、サンプリング回路１１１ａ、１１１ｂのサンプリング用スイッチＳＷ１ａ及びＳＷ３ａに接続された電源電圧は、説明の簡略化のために考慮しないものとする。
【００４８】
さらに、“ｎ”が現在の状態を表すとすると、後述の“ｎ−１／２”は、１／２サンプリング周期前の状態を表しており、後述の“ｎ−１”は、１サンプリング周期前の状態を表しているものとする。例えば、相補的にオンオフされるサンプリング用スイッチＳＷ１ａ及びＳＷ２ａを例に挙げると、現在サンプリング用スイッチＳＷ１ａがオンかつサンプリング用スイッチＳＷ２ａがオフしている場合、その直前でサンプリング用スイッチＳＷ１ａがオフかつサンプリング用スイッチＳＷ２ａがオンしている状態が“ｎ−１／２”であり、さらに直前でサンプリング用スイッチＳＷ１ａがオンかつサンプリング用スイッチＳＷ２ａがオフしている状態が“ｎ−１”である。
【００４９】
まずサンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用ＳＷ１ｂ、ＳＷ４ｂ）がオン、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用ＳＷ２ｂ、３ｂがオフであるとき、サンプリング用キャパシタＣ１Ｐ、Ｃ１Ｎに蓄積される電荷Ｑ１Ｐ、Ｑ１Ｎ、積分用キャパシタＣ２Ｐ、Ｃ２Ｎに蓄積される電荷Ｑ２Ｐ、Ｑ２Ｎ、及び可変キャパシタＣ３Ｐ、Ｃ３Ｎに蓄積される電荷Ｑ３Ｐ、Ｑ３Ｎは、次式により表される。
【００５０】
Ｑ１Ｐ＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)  ・・・（式１）
Ｑ１Ｎ＝Ｃ１Ｎ・ｖｉｎ２(ｎ−１／２)  ・・・（式２）
Ｑ２Ｐ＝Ｃ２Ｐ・ｖｏｕｔ１(ｎ−１)  ・・・（式３）
Ｑ２Ｎ＝Ｃ２Ｎ・ｖｏｕｔ２(ｎ−１)  ・・・（式４）
Ｑ３Ｐ＝Ｃ３Ｐ・Ｖｒｅｆ  ・・・（式５）
Ｑ３Ｎ＝Ｃ３Ｎ・Ｖｒｅｆ  ・・・（式６）
つぎに、サンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用スイッチＳＷ１ｂ、ＳＷ４ｂがオフ、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用スイッチＳＷ２ｂ、ＳＷ３ｂがオンとなったとき、電荷保存の法則に従って、積分用キャパシタＣ２Ｐに蓄積される電荷Ｑ２Ｐ（ｎ）は、サンプリング用キャパシタＣ１Ｐに蓄積された電荷Ｑ１Ｐと可変キャパシタＣ３Ｐに蓄積された電荷Ｑ３Ｐとを加算したものとなり、次式により表される。
【００５１】
Ｑ２Ｐ（ｎ）＝Ｑ１Ｐ＋Ｑ３Ｐ
＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ  ・・・（式７）
同様に、このとき積分用キャパシタＣ２Ｎに蓄積される電荷Ｑ２Ｎ（ｎ）は、サンプリング用キャパシタＣ１Ｎに蓄積された電荷Ｑ１Ｎと可変キャパシタＣ３Ｎに蓄積された電荷Ｑ３Ｎとを加算したものとなり、次式により表される。
【００５２】
Ｑ２Ｎ（ｎ）＝Ｑ１Ｎ＋Ｑ３Ｎ
＝Ｃ１Ｎ・ｖｉｎ２(ｎ−１／２)＋Ｃ３Ｎ・Ｖｒｅｆ  ・・・（式８）
また、このときの出力電圧ｖｏｕｔ１、ｖｏｕｔ２をそれぞれｖｏｕｔ１（ｎ）、ｖｏｕｔ２（ｎ）と表したとき、（式７）及び式（８）はそれぞれ次式により表される。
【００５３】
Ｑ２Ｐ（ｎ）＝Ｃ２Ｐ・ｖｏｕｔ１（ｎ）  ・・・（式９）
Ｑ２Ｎ（ｎ）＝Ｃ２Ｎ・ｖｏｕｔ２（ｎ）  ・・・（式１０）
従って、（式７）及び（式９）に基づいて出力電圧ｖｏｕｔ１（ｎ）は次式のように導き出せる。
【００５４】
Ｑ２Ｐ（ｎ）＝Ｃ２Ｐ・ｖｏｕｔ１（ｎ）＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ  ・・・（式１１）
ｖｏｕｔ１（ｎ）＝（Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ）／Ｃ２Ｐ  ・・・（式１２）
同様に、（式８）及び（式１０）に基づいて出力電圧ｖｏｕｔ２（ｎ）は次式のように導き出せる。
【００５５】
Ｑ２Ｎ（ｎ）＝Ｃ２Ｎ・ｖｏｕｔ２（ｎ）＝Ｃ１Ｎ・ｖｉｎ２(ｎ−１／２)＋Ｃ３Ｎ・Ｖｒｅｆ  ・・・（式１３）
ｖｏｕｔ２（ｎ）＝（Ｃ１Ｎ・ｖｉｎ２(ｎ−１／２)＋Ｃ３Ｎ・Ｖｒｅｆ）／Ｃ２Ｎ  ・・・（式１４）
上記のとおり、サンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用スイッチＳＷ１ｂ、ＳＷ４ｂがオン、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用ＳＷ２ｂ、３ｂがオフである間に、サンプリング用キャパシタＣ１Ｐには入力電圧ｖｉｎ１と電源電圧との差に応じた電荷Ｑ１Ｐが蓄積されるとともに、サンプリング用キャパシタＣ１Ｎには電源電圧と入力電圧ｖｉｎ２との差に応じた電荷Ｑ１Ｎが蓄積される。
【００５６】
そして、サンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用スイッチＳＷ１ｂ、ＳＷ４ｂがオフ、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用スイッチＳＷ２ｂ、ＳＷ３ｂがオンになると、サンプリング用キャパシタＣ１Ｐに蓄積された電荷Ｑ１Ｐは積分用キャパシタＣ２Ｐに転送されて蓄積されるとともに、サンプリング用キャパシタＣ１Ｎに蓄積された電荷Ｑ１Ｎは積分用キャパシタＣ２Ｎに転送されて蓄積される。
【００５７】
このような、サンプリング処理及び積分処理が繰り返し行われることにより、出力電圧Ｖｏｕｔ１は、積分用キャパシタＣ２Ｐへの電荷の蓄積に応じて入力電圧ｖｉｎ１が積分された電圧になり、かつ出力電圧ｖｏｕｔ２は積分用キャパシタＣ２Ｎへの電荷の蓄積に応じて入力電圧ｖｉｎ２が積分された電圧となる。
【００５８】
ここで、仮に、入力端子１２０ａに入力された入力電圧ｖｉｎ１(ｎ−１／２)と入力端子１２０ｂに入力された入力電圧ｖｉｎ２(ｎ−１／２)との間に、直流成分のオフセット電圧Ｖｏｆｆが発生している場合とする。この場合の入力電圧ｖｉｎ２（Ｖｏｆｆ）は、次式により表される。
【００５９】
ｖｉｎ２（Ｖｏｆｆ）＝ｖｉｎ２(ｎ−１／２)−Ｖｏｆｆ  ・・・（式１５）
ここで、（式１５）を、積分用キャパシタＣ２Ｎに蓄積される電荷Ｑ２Ｎ（ｎ）に関する（式８）の“ｖｉｎ２(ｎ−１／２)”に当てはめ、次式の等式を考える。
【００６０】
Ｃ１Ｎ・（ｖｉｎ２(ｎ−１／２)−Ｖｏｆｆ）＋Ｃ３Ｎ・Ｖｒｅｆ＝Ｃ１Ｎ・ｖｉｎ２(ｎ−１／２)  ・・・（式１６）
（式１６）の等式が成立すれば、入力電圧ｖｉｎ１(ｎ−１／２)と入力電圧ｖｉｎ２(ｎ−１／２)との間に発生したオフセット電圧Ｖｏｆｆを除去できることになるので、（式１６）の等式が成立するような可変キャパシタＣ３Ｎの容量を選定すればよいことが分かる。なお、可変キャパシタＣ３Ｎの容量は、（式１６）を変形すると、次式により表される。
【００６１】
Ｃ３Ｎ＝Ｃ１Ｎ・Ｖｏｆｆ／Ｖｒｅｆ  ・・・（式１７）
可変キャパシタＣ３Ｎの容量の選定方法は、デルタシグマ変調装置１００の検査時においてが無入力状態のときの直流オフセット電圧を測定して、その測定したオフセット電圧が打ち消されるように、図３に示す容量選択スイッチＳＷＮｋ（ｋ＝１〜Ｎ）の少なくともいずれかオンにする。なお、オフセット電圧が既知である場合には、そのオフセット電圧に基づいて容量選択スイッチＳＷＮｋ（ｋ＝１〜Ｎ）の少なくともいずれかを予めオンにすればよい。
【００６２】
以上、本実施の形態によれば、デルタシグマ変調装置１００の入力電圧ｖｉｎ１、ｖｉｎ２との間にオフセット電圧が発生していても、スイッチドキャパシタにより構成されたオフセット補正電圧生成回路１０２という小規模な回路の追加で当該オフセット電圧を補正できる。そして、オフセット電圧の補正を行うことにより、オフセット電圧に起因する入力帯域幅のダイナミックレンジの減少並びに歪特性の悪化を抑制できる。
【００６３】
また、本実施の形態によれば、オフセット補正電圧生成回路１０２ａ、１０２ｂは、可変キャパシタとスイッチとによる簡易かつ小規模な構成であり、ノイズに寄与する抵抗を設ける必要がなく、ノイズと消費電流との間のトレードオフの関係を考慮する必要がなくなる。オフセット補正電圧生成回路１０２ａ、１０２ｂは、数十〜百μＡの電流を消費する演算増幅器の構成を前提とせず、一般に１μＡ以下のスイッチドキャパシタの構成を前提とするため、デルタシグマ変調装置１００全体の消費電流が大幅に改善される。
【００６４】
また、本実施の形態によれば、スイッチドキャパシタを用いた離散型のデルタシグマ変調装置１００の場合、システム全体の伝達関数がスイッチドキャパシタの容量比に基づくため、絶対ばらつきではなく相対ばらつきとなるので、ノイズが大幅に改善される。
【００６５】
また、本実施の形態によれば、オフセット補正電圧生成回路１０２ａ、１０２ｂは可変キャパシタとオフセット補正用スイッチとによる簡易かつ小規模なスイッチドキャパシタにより構成されるため、離散型のデルタシグマ変調装置１００に用いられているスイッチドキャパシタ型加算器及び積分器１０３との親和性がよく、消費電流及びノイズを従来よりもバランス良く抑えることができる。
【００６６】
また、本実施の形態によれば、オフセット電圧の補正機能を具備したデジタルフィルタを搭載しないデルタシグマ変調装置についてもオフセット電圧の補正が行えるようになる。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。同図に示すデルタシグマ変調装置は、図１に示した本発明の第１の実施の形態に係るデルタシグマ変調装置と比べて、シングルエンド電圧ｖｉｎを対象としており、デルタシグマ変調回路１０１にはこのシングルエンド電圧ｖｉｎとそれにフィルタ１０６によりフィルタ処理した電圧とが入力される点が相違する。この構成において、スイッチドキャパシタ型加算器及び積分器１０３の出力電圧ｖｏｕｔ１、ｖｏｕｔ２に対して、所望のフィルタ特性（ローパス特性、ハイパス特性、又はバンドパス特性等）を得る際に、オフセット補正電圧生成回路１０２ａ、１０２ｂによりフィルタ１０６に起因するオフセット電圧を補正できるようになる。
（第３の実施の形態）
[デルタシグマ変調装置の構成]
図５は、本発明の第３の実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。同図に示すデルタシグマ変調装置１００は、図１に示した本発明の第１の実施の形態に係るデルタシグマ変調装置と比べて、シングルエンド電圧ｖｉｎを対象としており、デルタシグマ変調回路１０１にはこの入力電圧ｖｉｎのみが入力される点が相違する。また、１つのＤ／Ａ変換器１０５のみを備えている点も相違する。
[スイッチドキャパシタ型加算器及び積分器及びオフセット補正電圧生成回路の構成]
図６は、図５に示したスイッチドキャパシタ型加算器及び積分器及びオフセット補正電圧生成回路の構成を示す回路図である。
【００６７】
スイッチドキャパシタ型加算器及び積分器１０３は、サンプリング回路１１１と、積分回路１１３とを備える。サンプリング回路１１１の構成は、図２に示したサンプリング回路１１１ａと同様のスイッチドキャパシタにより構成されている。積分回路１１３は、シングルエンド型演算増幅器１１５と、積分用キャパシタＣ２Ｐとにより構成されている。積分用キャパシタＣ２Ｐは、その一方の電極が演算増幅器１１５の出力端子と電気的に接続され、その他方の電極が演算増幅器１１５の反転入力端子と電気的に接続されている。
【００６８】
オフセット補正電圧生成回路１０２ａの構成は、図２に示したオフセット補正電圧生成回路１０２ａと同様のスイッチドキャパシタにより構成されている。オフセット補正電圧生成回路１０２ｃについても、図２に示したオフセット補正電圧生成回路１０２ａと同様のスイッチドキャパシタにより構成されているが、可変キャパシタＣ４Ｐに対してオフセット補正用スイッチＳＷ３ｂ、ＳＷ４ｂの位置が入れ替わっている。つまり、オフセット補正電圧生成回路１０２ｃにおいて、オフセット補正用スイッチＳＷ３ｂは、可変キャパシタＣ４Ｐの他方の電極へのオフセット補正参照電圧Ｖｒｅｆの印加を制御するスイッチとなり、オフセット補正用スイッチＳＷ４ｂは、可変キャパシタＣ４Ｐの他方の電極への電源電圧の印加を制御するスイッチとなる。
[スイッチドキャパシタ型加算器及び積分器及びオフセット補正電圧生成回路の動作]
以下では、図５に示したスイッチドキャパシタ型加算器及び積分器１０３及びオフセット補正電圧生成回路１０２ａ、１０２ｃの動作を数式を用いて説明する。
【００６９】
まず、サンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用スイッチＳＷ１ｂ、ＳＷ４ｂがオン、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用スイッチＳＷ２ｂ、ＳＷ３ｂがオフの状態のとき、サンプリング用キャパシタＣ１Ｐに蓄積される電荷Ｑ１Ｐ、積分用キャパシタＣ２Ｐに蓄積される電荷Ｑ２Ｐ、及び可変キャパシタＣ３Ｐ、Ｃ４Ｐに蓄積される電荷Ｑ３Ｐ、Ｑ４Ｐは、それぞれ次式により表される。
【００７０】
Ｑ１Ｐ＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)  ・・・（式１８）
Ｑ２Ｐ＝Ｃ２Ｐ・ｖｏｕｔ１(ｎ−１)  ・・・（式１９）
Ｑ３Ｐ＝Ｃ３Ｐ・Ｖｒｅｆ  ・・・（式２０）
Ｑ４Ｐ＝０  ・・・（式２１）
つぎに、サンプリング用スイッチＳＷ１ａ、ＳＷ４ａ及びオフセット補正用スイッチＳＷ１ｂ、ＳＷ４ｂがオフ、かつサンプリング用スイッチＳＷ２ａ、ＳＷ３ａ及びオフセット補正用スイッチＳＷ２ｂ、ＳＷ３ｂがオンの状態のとき、電荷保存の法則に基づいて、可変キャパシタＣ４Ｐに蓄積されている電荷Ｑ４Ｐ、並びに積分用キャパシタＣ２Ｐに蓄積される電荷Ｑ２Ｐ（ｎ）は、次式により表される。
【００７１】
Ｑ４Ｐ＝−Ｃ４Ｐ・Ｖｒｅｆ  ・・・（式２２）
Ｑ２Ｐ（ｎ）＝Ｑ１Ｐ＋Ｑ３Ｐ＋Ｑ４Ｐ
＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ−Ｃ４Ｐ・Ｖｒｅｆ  ・・・（式２３）
このときの出力電圧ｖｏｕｔをｖｏｕｔ（ｎ）と表すとき、キャパシタＣ２Ｐに蓄積される電荷Ｑ２Ｐ（ｎ）は、次式により表される。
【００７２】
Ｑ２Ｐ（ｎ）＝Ｃ２Ｐ・ｖｏｕｔ（ｎ）  ・・・（式２４）
（式２３）及び（式２４）に基づいて、出力電圧ｖｏｕｔ（ｎ）は次式のように導き出せる。
【００７３】
Ｑ２Ｐ（ｎ）＝Ｃ２Ｐ・ｖｏｕｔ（ｎ）＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ−Ｃ４Ｐ・Ｖｒｅｆ  ・・・（式２５）
ｖｏｕｔ（ｎ）＝（Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)＋Ｃ３Ｐ・Ｖｒｅｆ−Ｃ４Ｐ・Ｖｒｅｆ）／Ｃ２Ｐ  ・・・（式２６）
ここで、仮に、入力端子１２０に入力された入力電圧ｖｉｎ(ｎ−１／２)において直流のオフセット電圧Ｖｏｆｆが重畳されているものとする。すると、このときの入力電圧ｖｉｎ（Ｖｏｆｆ）は、次式により表される。
【００７４】
ｖｉｎ（Ｖｏｆｆ）＝ｖｉｎ(ｎ−１／２)＋Ｖｏｆｆ  ・・・（式２７）
ここで、（式２７）を、キャパシタＣ２Ｐに蓄積される電荷Ｑ２Ｐ（ｎ）に関する（式２３）の“ｖｉｎ１(ｎ−１／２)”に当てはめ、次式の等式を考える。
【００７５】
Ｃ１Ｐ・（ｖｉｎ１(ｎ−１／２)＋Ｖｏｆｆ）＋Ｃ３Ｐ・Ｖｒｅｆ−Ｃ４Ｐ・Ｖｒｅｆ＝Ｃ１Ｐ・ｖｉｎ１(ｎ−１／２)  ・・・（式２８）
つまり、（式２８）の等式が成立すれば、入力電圧ｖｉｎ１(ｎ−１／２)に発生したオフセット電圧Ｖｏｆｆを除去できることになるので、（式２８）の等式が成立するような可変キャパシタＣ３Ｐ、Ｃ４Ｐの容量を選定すればよいことが分かる。
【００７６】
なお、可変キャパシタＣ３Ｐ、Ｃ４Ｐの容量は、（式２８）を変形すると、次式により表される。
【００７７】
Ｃ３Ｐ−Ｃ４Ｐ＝Ｃ１Ｐ・Ｖｏｆｆ／Ｖｒｅｆ  ・・・（式２９）
つまり、（式２９）の等式が成立するような可変キャパシタＣ３Ｐ、Ｃ４Ｐの容量を適切に選定すれば、オフセット電圧Ｖｏｆｆの極性（正又は負）に関わらず、オフセット電圧Ｖｏｆｆを補正できる。
（第４の実施の形態）
図７は、本発明の第４実施の形態に係るデルタシグマ変調装置の構成を示すブロック図である。同図に示すデルタシグマ変調装置は、図５に示した本発明の第３の実施の形態に係るデルタシグマ変調装置と比べて、デルタシグマ変調回路１０１にはシングルエンド電圧ｖｉｎをフィルタ１０６により所望のフィルタ処理が施された電圧が入力される点が相違する。この構成において、スイッチドキャパシタ型加算器及び積分器１０３の出力電圧ｖｏｕｔ１、ｖｏｕｔ２に対して、所望のフィルタ特性（ローパス特性、ハイパス特性、又はバンドパス特性等）を得る際に、オフセット補正電圧生成回路１０２ａ、１０２ｃによりフィルタ１０６に起因するオフセット電圧を補正できるようになる。
【産業上の利用可能性】
【００７８】
本発明は、低消費電力化かつ高精度化が要請される離散型のデルタシグマ変調装置にとって有用である。
【符号の説明】
【００７９】
ＳＷ１ａ〜ＳＷ４ａ  サンプリング用スイッチ
ＳＷ１ｂ〜ＳＷ４ｂ  オフセット補正用スイッチ
１００…デルタシグマ変調装置、
１０１…デルタシグマ変調回路、
１０２…オフセット補正電圧生成回路、
１０２ａ…オフセット補正電圧生成回路（第１のオフセット補正電圧生成回路）
１０２ｂ…オフセット補正電圧生成回路（第２のオフセット補正電圧生成回路）
１０２ｃ…オフセット補正電圧生成回路（第２のオフセット補正電圧生成回路）
１０３…スイッチドキャパシタ型加算器及び積分器
１０４…量子化器
１０５、１０５ａ、１０５ｂ…Ｄ／Ａ変換器
１０６…フィルタ
１１０…制御回路
１１１…サンプリング回路
１１１ａ…サンプリング回路（第１のサンプリング回路）
１１１ｂ…サンプリング回路（第２のサンプリング回路）
１１３…積分回路
１１４…差動型演算増幅器
１１５…シングルエンド型演算増幅器
１２０、１２０ａ、１２０ｂ…入力端子
１２２…出力端子
１２５、１２５ａ、１２５ｂ、１２５ｃ…電圧入力端子
Ｃ１Ｐ…サンプリング用キャパシタ（第１のサンプリング用キャパシタ）
Ｃ１Ｎ…サンプリング用キャパシタ（第２のサンプリング用キャパシタ）
Ｃ２Ｐ…積分用キャパシタ（第１の積分用キャパシタ）
Ｃ２Ｎ…積分用キャパシタ（第２の積分用キャパシタ）
Ｃ３Ｐ…可変キャパシタ（第１の可変キャパシタ）
Ｃ３Ｎ…可変キャパシタ（第２の可変キャパシタ）
Ｃ４Ｐ…可変キャパシタ（第２の可変キャパシタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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