(57)【要約】【課題】  位相ノイズを低減し、設計が容易なＰＬＬ回路を提供する。【解決手段】  ＰＬＬ３が、基準周波数とＶＣ−ＴＣＸＯ４からの出力を入力し、ロック動作を行い、ロック状態となると、セレクタ６は基準周波数を分周する第１の分周器２の出力を選択し、ＰＬＬ３が、基準周波数入力断又はロック外れを検出すると、アラーム信号をセレクタ６に出力し、セレクタ６が、ＰＬＬ３からのアラーム信号が入力されると、第１の分周器２の出力から、ＶＣ−ＴＣＸＯ４の出力を分周する第２の分周器５の出力に切り替えて出力し、ＰＬＬ７が、セレクタ６の出力とＶＣＸＯ８の出力とを入力し、ロック動作を行うＰＬＬ回路である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準周波数を分周する第１の分周器と、
温度補償を行う水晶発振器であって、入力される制御電圧に応じて発振周波数を可変とする電圧制御機能付温度補償水晶発振器と、
前記基準周波数と前記電圧制御機能付温度補償水晶発振器からの出力を入力し、ロック動作を行い、ロックされた状態では第１の値を、基準周波数入力断又はロック外れでは第２の値をとるアラーム信号を出力すると共に、前記電圧制御機能付温度補償水晶発振器への制御電圧を出力する第１の制御信号生成部と、
前記電圧制御機能付温度補償水晶発振器からの出力を分周する第２の分周器と、
前記アラーム信号が前記第１の値であれば、前記第１の分周器の出力を、前記アラーム信号が前記第２の値であれば、前記第２の分周器の出力を選択するセレクタと、
入力される制御電圧に応じて発振周波数を可変とする電圧制御水晶発振器と、
前記セレクタの出力と前記電圧制御水晶発振器の出力とが入力され、ロック動作を行い、前記電圧制御水晶発振器への制御電圧を出力する第２の制御信号生成部とを有することを特徴とするＰＬＬ回路。
【請求項２】
電圧制御機能付温度補償水晶発振器は、電圧制御水晶発振器に比べて、周波数安定度が高く、かつ周波数可変範囲が狭いものを用いることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
第１の制御信号生成部は、基準周波数入力断を検出して、一定の制御電圧を電圧制御機能付温度補償水晶発振器へ出力する状態を維持することを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
第１の分周器から出力される周波数と第２の分周器から出力される周波数とが同じになるよう、前記第１の分周器における分周比と前記第２の分周器における分周比を調整して設定したことを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相ロックド・ループ）回路に係り、特に、位相ノイズを低減し、設計が容易なＰＬＬ回路に関する。
【背景技術】
【０００２】
［従来の技術］
［従来のＰＬＬ回路：図６］
従来のＰＬＬ回路について図６を参照しながら説明する。図６は、従来のＰＬＬ回路の構成図である。
従来のＰＬＬ回路は、図６に示すように、基準周波数入力端子３１と、ＰＬＬ３２と、電圧制御機能付発振器３３と、従属周波数出力端子３４と、アラーム出力端子３５とを備えている。
【０００３】
ＰＬＬ３２は、基準周波数入力端子３１からの基準周波数と電圧制御機能付発振器３３からの出力を入力して位相を比較し、位相差に応じた制御信号を電圧制御機能付発振器３３に出力する。
また、ＰＬＬ３２は、位相比較の結果、アンロックとなるとアラーム出力端子３５にアラーム信号を出力する。
【０００４】
電圧制御機能付発振器３３には、ＶＣ−ＴＣＸＯ（Voltage Controlled - Temperature Compensated Crystal Oscillator：電圧制御機能付温度補償水晶発振器）を用いて、ＰＬＬ３２からの制御信号に応じた発振周波数（従属周波数）を出力する。
【０００５】
従来のＰＬＬ回路では、基準周波数入力端子３１からの基準周波数が断となった場合のフリーラン時の安定度を維持するため、ＰＬＬ３２から出力される制御電圧が一定値になるようにしている。
【０００６】
［従来の別のＰＬＬ回路：図７］
次に、従来の別のＰＬＬ回路について図７を参照しながら説明する。図７は、従来の別のＰＬＬ回路の構成図である。
従来の別のＰＬＬ回路は、図７に示すように、基準周波数入力端子４１と、第１のＰＬＬ４２と、第１の電圧制御機能付発振器（ＶＣ−ＴＣＸＯ）４３と、第２のＰＬＬ４４と、第２の電圧制御機能付発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator：電圧制御機能付水晶発振器）４５と、従属周波数出力端子４６と、アラーム出力端子４７とを備えている。
図７では、第２の電圧制御機能付発振器４５として、電圧制御機能付水晶発振器（ＶＣＸＯ）を用いている。
【０００７】
図６のＰＬＬ回路と相違する点は、第２のＰＬＬ４４が、第１の電圧制御機能付発振器（ＶＣ−ＴＣＸＯ）４３からの出力と第２の電圧制御機能付発振器（ＶＣＸＯ）４５からの出力を入力して位相比較を行い、位相差に応じた制御信号を第２の電圧制御機能付発振器（ＶＣＸＯ）４５に出力し、第２の電圧制御機能付発振器（ＶＣＸＯ）４５の出力を従属周波数出力端子４６から出力している。
【０００８】
［関連技術］
尚、関連する先行技術として、特開昭６３−１２８８１６号公報「ＰＬＬ回路」（出願人：株式会社東芝）［特許文献１］、特開平０７−１６２３０２号公報「２重ループ形ＰＬＬ回路」（出願人：日本電気株式会社）［特許文献２］、特開平０７−２８３７３０号公報「位相同期発振器」（出願人：日立通信システム株式会社）［特許文献３］、特開平０７−２８３７３１号公報「同期信号回路」（出願人：松下電器産業株式会社）［特許文献４］、実開昭６２−１８６５３３号公報「発振回路」（出願人：日本電気株式会社）［特許文献５］がある。
【０００９】
特許文献１には、ＰＬＬ回路において、第1の位相比較器２１と第1のＶＣＯ２４とを含む第1のＰＬＬ回路２０と、第２の位相比較器１１とフリーラン時の周波数安定度が高い第２のＶＣＯ１４とを含む第２のＰＬＬ回路とを備え、第２のＰＬＬ回路を信号入力側に設け、第２のＶＣＯ１４の出力を第1の位相比較器２１に入力し、第1のＶＣＯ２４の出力を第２の位相比較器１１に入力する構成が示されている。
【００１０】
特許文献２には、２重ループ形ＰＬＬ回路において、基準信号の入力断時に、選択回路３によりＭ／ｍ分周回路９の出力信号を選択させ、ｍ分周回路１０の出力を位相比較器４，５に入力して、位相比較器４，５からの出力をｄｕｔｙ５０％のパルスとし、ＶＣＸＯ８を中心周波数近傍でフリーランさせる構成が示されている。
【００１１】
特許文献３には、位相同期発振器において、分周器４と周波数安定度が高い電圧制御発振器３を含む第1の位相同期発振器からは、入力信号１００が断状態にある間でも周波数安定度が高い分周出力２００が得られ、分周器２４を含む第２の位相同期発振器からは、入力信号１００の周波数に比例して安定化した高周波出力が得られることが示されている。
【００１２】
特許文献４には、同期信号回路において、同期信号が入力される第１のＰＬＬ回路と、位相比較回路を用いて構成され、第１のＰＬＬ回路の出力信号が入力される第２のＰＬＬ回路と、第１のＰＬＬ回路で自動周波数制御を行い、第２のＰＬＬ回路で周波数逓倍を行わせることが示されている。
【００１３】
特許文献５には、発振回路において、電圧制御発振器１を有する第１の発振回路と、電圧制御発振器６を有する第２の発振回路とを備え、第１の発振回路の発振出力（電圧制御発振器１の出力）を基準として第２の発振回路に与え、電圧制御発振器６から高安定な発振出力を取り出すことが示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭６３−１２８８１６号公報
【特許文献２】特開平０７−１６２３０２号公報
【特許文献３】特開平０７−２８３７３０号公報
【特許文献４】特開平０７−２８３７３１号公報
【特許文献５】実開昭６２−１８６５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以上のように、図６に示した従来のＰＬＬ回路では、構成が単純であるものの、電圧制御機能付ＴＣＸＯ３３を要求周波数毎に新設計する必要があり、安定度によって設計が難しくなるという問題点があった。
【００１６】
また、図７に示した従来のＰＬＬ回路では、既存の電圧制御機能付発振器（ＶＣ−ＴＣＸＯ）を使用でき、第２の電圧制御機能付発振器（ＶＣＸＯ）４５の安定度もそれ程よくなくても構わないが、第１のＰＬＬ４２でロックした第１の電圧制御機能付発振器（ＶＣ−ＴＣＸＯ）４３の出力を、更に第２のＰＬＬ４４で第２の電圧制御機能付発振器（ＶＣＸＯ）４５にロックさせるため、位相ノイズが悪化する問題点があった。
【００１７】
本発明は上記実情に鑑みて為されたもので、位相ノイズを低減し、設計が容易なＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記従来例の問題点を解決するための本発明は、ＰＬＬ回路において、基準周波数を分周する第１の分周器と、温度補償を行う水晶発振器であって、入力される制御電圧に応じて発振周波数を可変とする電圧制御機能付温度補償水晶発振器と、基準周波数と電圧制御機能付温度補償水晶発振器からの出力を入力し、ロック動作を行い、ロックされた状態では第１の値（論理Ｌ）を、基準周波数入力断又はロック外れでは第２の値（論理Ｈ）をとるアラーム信号を出力すると共に、電圧制御機能付温度補償水晶発振器への制御電圧を出力する第１の制御信号生成部と、電圧制御機能付温度補償水晶発振器からの出力を分周する第２の分周器と、アラーム信号が第１の値であれば、第１の分周器の出力を、アラーム信号が第２の値であれば、第２の分周器の出力を選択するセレクタと、入力される制御電圧に応じて発振周波数を可変とする電圧制御水晶発振器と、セレクタの出力と電圧制御水晶発振器の出力とが入力され、ロック動作を行い、電圧制御水晶発振器への制御電圧を出力する第２の制御信号生成部とを有することを特徴とする。
【００１９】
本発明は、上記ＰＬＬ回路において、電圧制御機能付温度補償水晶発振器が、電圧制御水晶発振器に比べて、周波数安定度が高く、かつ周波数可変範囲が狭いものを用いることを特徴とする。
【００２０】
本発明は、上記ＰＬＬ回路において、第１の制御信号生成部が、基準周波数入力断を検出して、一定の制御電圧を電圧制御機能付温度補償水晶発振器へ出力する状態を維持することを特徴とする。
【００２１】
本発明は、上記ＰＬＬ回路において、第１の分周器から出力される周波数と第２の分周器から出力される周波数とが同じになるよう、第１の分周器における分周比と第２の分周器における分周比を調整して設定したことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、第１の分周器が、基準周波数を分周し、電圧制御機能付温度補償水晶発振器が、温度補償を行う水晶発振器であって、入力される制御電圧に応じた発振周波数を出力し、第１の制御信号生成部が、基準周波数と電圧制御機能付温度補償水晶発振器からの出力を入力し、ロック動作を行い、基準周波数入力断又はロック外れを検出すると、基準周波数入力断又はロック外れのアラーム信号を出力し、第２の分周器が、電圧制御機能付温度補償水晶発振器からの出力を分周し、セレクタが、第１のＰＬＬ回路からの基準周波数入力断又はロック外れのアラーム信号を入力すると、第１の分周器の出力から第２の分周器の出力に切り替えて出力し、電圧制御水晶発振器が、入力される制御電圧に応じた発振周波数を出力し、第２の制御信号生成部が、セレクタの出力と電圧制御水晶発振器の出力とを入力し、ロック動作を行うＰＬＬ回路としているので、基準周波数入力断で第１の制御信号生成部がフリーラン時に電圧制御機能付温度補償水晶発振器の安定した発振周波数を利用でき、基準周波数に対して、第１,２の分周器、第２の制御信号生成部と電圧制御水晶発振器で対応可能として設計容易とし、位相ノイズを改善できる効果がある。また、電圧制御水晶発振器の安定度は、電圧制御機能付温度補償水晶発振器の安定度と同等となる効果がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
【図２】本回路における第１の制御信号生成部３の構成を示す図である。
【図３】第１の制御信号生成部３にけるアラーム検出部２２の構成を示す図である。
【図４】基準周波数断時のタイミングチャートである。
【図５】ロック外れ時のタイミングチャートである。
【図６】従来のＰＬＬ回路の構成図である。
【図７】従来の別のＰＬＬ回路の構成図である。
【発明を実施するための形態】
【００２４】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、第１の制御信号生成部が、基準周波数と電圧制御機能付温度補償水晶発振器からの出力を入力し、ロック動作を行い、ロック状態で基準周波数入力断又はロック外れを検出すると、基準周波数入力断のアラーム信号を出力し、ロック外れを検出すると、セレクタが、第１のＰＬＬ回路からの基準周波数入力断又はロック外れのアラーム信号が入力されると、第１の分周器の出力から第２の分周器の出力に切り替えて出力し、第２の制御信号生成部が、セレクタの出力と電圧制御水晶発振器の出力とを入力し、ロック動作を行うものであり、基準周波数入力断で第１の制御信号生成部がフリーラン時には一定の制御電圧を出力し、電圧制御機能付温度補償水晶発振器の安定した発振周波数を利用でき、基準周波数に対して、第１,２の分周器、第２の制御信号生成部と電圧制御水晶発振器で対応可能として設計容易とし、位相ノイズを改善できるものである。
【００２５】
［ＰＬＬ回路の構成：図１］
本発明の実施の形態に係るＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係るＰＬＬ回路（本回路）は、図１に示すように、基準周波数入力端子１と、第１の分周器（ＤＩＶ）２と、第１の制御信号生成部（ＰＬＬ）３と、電圧制御機能付温度補償水晶発振器（ＶＣ−ＴＣＸＯ）４と、第２の分周器（ＤＩＶ）５と、セレクタ（ＳＥＬ）６と、第２の制御信号生成部（ＰＬＬ）７と、電圧制御水晶発振器（ＶＣＸＯ）８と、従属周波数出力端子９と、アラーム出力端子１０とを基本的に有している。
【００２６】
［ＰＬＬ回路の各部］
本回路の各部について具体的に説明する。
基準周波数入力端子１は、外部から基準周波数を入力する端子である。
第１の分周器（ＤＩＶ）２は、基準周波数を入力し、分周を行ってＳＥＬ６に出力する。
【００２７】
第１の制御信号生成部（ＰＬＬ）３は、基準周波数を入力すると共に、ＶＣ−ＴＣＸＯ４からの出力（帰還出力）を入力し、基準周波数に帰還出力を同期させるようにするために、両入力信号の位相差を検出して、位相差に基づく制御電圧をＶＣ−ＴＣＸＯ４に出力する。
そして、第１の制御信号生成部３は、同期が確立するとロック状態として検出し、ＳＥＬ６はＤＩＶ２を選択する。基準周波数入力端子１から基準周波数が入力されていない状態（基準周波数断）のフリーラン時には一定の制御電圧をＶＣ−ＴＣＸＯ４に出力する。
【００２８】
また、第１の制御信号生成部３は、位相差が特定範囲を超えたか否かを判定し、位相差が特定範囲を超えた場合にロック外れとして検出し、アラーム信号をＳＥＬ６とアラーム出力端子１０に出力する。
また、第１の制御信号生成部３は、基準周波数が入力されない状態も検出し、基準周波数断のアラーム信号をＳＥＬ６とアラーム出力端子１０に出力する。
【００２９】
具体的には、第１の制御信号生成部３からアラーム信号が出力されていない状態とは、第１の制御信号生成部３から論理ローレベル（論理Ｌ／第１の値）の信号が出力されている状態であり、第１の制御信号生成部３からアラーム信号が出力されている状態とは、第１の制御信号生成部３から論理ハイレベル（論理Ｈ／第２の値）の信号が出力されている状態である。
【００３０】
電圧制御機能付温度補償水晶発振器（ＶＣ−ＴＣＸＯ）４は、温度補償水晶発振器であって、ＰＬＬ３からの制御電圧に応じた発振周波数を第２の分周器５とＰＬＬ３に出力する。
第２の分周器（ＤＩＶ）５は、ＶＣ−ＴＣＸＯ４からの発振周波数を分周し、ＳＥＬ６に出力する。尚、第２の分周器５から出力される周波数と第１の分周器２から出力される周波数が同じになるよう、各分周器での分周比が調整され、設定される。
【００３１】
セレクタ（ＳＥＬ）６は、ＰＬＬ３からの基準周波数断又はロック外れのアラーム信号が入力されると、ＤＩＶ５からの出力を選択する動作を行う。
【００３２】
第２の制御信号生成部（ＰＬＬ）７は、ＳＥＬ６からの出力とＶＣＸＯ８からの出力を入力し、両入力信号の位相差に応じた制御電圧をＶＣＸＯ８に出力する。
電圧制御水晶発振器（ＶＣＸＯ）８は、ＰＬＬ７からの制御電圧に応じて周波数を発振し、発振周波数（従属周波数）を従属周波数出力端子９とＰＬＬ７に出力する。
尚、ＶＣ−ＴＣＸＯ４の方がＶＣＸＯ８に比べて安定度が高く、また、ＶＣ−ＴＣＸＯ４の方がＶＣＸＯ８に比べてロック範囲が狭いものとなっている。
【００３３】
従属周波数出力端子９は、ＶＣＸＯ８からの従属周波数を出力する端子である。
アラーム出力端子１０は、ＰＬＬ３からの基準周波数断又はロック外れのアラーム信号を出力する端子である。
【００３４】
［ＰＬＬ回路の動作］
次ぎに、本回路の動作について説明する。
基準周波数入力端子１からの基準周波数をＰＬＬ３にてＶＣ−ＴＣＸＯ４にロックさせる動作が為される。
ＶＣ−ＴＣＸＯ４からの出力は、第２の分周器５で分周され、ＳＥＬ６には、第１の分周器２で分周された信号と第２の分周器５で分周された信号が入力される。
【００３５】
ＰＬＬ３は、基準周波数断又はロック外れを検出するようになっており、基準周波数断又はロック外れではなければ（正常時）、ＳＥＬ６に第１の分周器２からの分周信号を選択させる指示信号を出力する。尚、本実施の形態では、ＳＥＬ６に基準周波数断又はロック外れのアラーム信号が入力されていない状態が第１の分周器２を選択するものである。
【００３６】
また、ＰＬＬ３は、基準周波数断又はロック外れであれば（基準周波数断時）、ＳＥＬ６に第２の分周器５からの分周信号を選択させる指示信号を出力する。本実施の形態では、基準周波数断又はロック外れのアラーム信号が入力された場合に、第２の分周器５を選択するものである。
尚、ＰＬＬ３の具体的構成及び動作については後述する。
【００３７】
ＳＥＬ６は、ＰＬＬ３からの指示信号により、第１の分周器２又は第２の分周器５からの分周信号を選択し、ＰＬＬ７に出力する。
ＰＬＬ７は、ＳＥＬ６からの信号とＶＣＸＯ８からの信号を入力してロック動作を行い、制御電圧をＶＣＸＯ８に出力する。
ＶＣＸＯ８は、発振動作を行い、従属周波数を従属周波数出力端子９から出力する。
【００３８】
つまり、基準周波数断又はロック外れでない正常時であれば、第１の分周器２からの分周信号をＳＥＬ６が選択し、ＰＬＬ７とＶＣＸＯ８にロック動作を行わせる。
基準周波数断又はロック外れであれば、第２の分周器５からの分周信号をＳＥＬ６が選択し、ＰＬＬ７とＶＣＸＯ８にロック動作を行わせる。
【００３９】
［第１の制御信号生成部３：図２］
次に、第１の制御信号生成部３の構成について図２を参照しながら説明する。図２は、本回路における第１の制御信号生成部３の構成を示す図である。
第１の制御信号生成部３は、図２に示すように、基準周波数入力端子１１と、従属ＴＣＸＯ出力信号入力端子１２と、分周器（１／Ｎ）１３と、分周器（１／Ｍ）１４と、分周器（１／２）１５と、フリップフロップ（Ｆ／Ｆ）１６と、インバータゲート１７と、セレクタ（ＳＥＬ）１８と、位相比較器（ＰＣ）１９と、ローパスフィルタ（ＬＰＦ）２０と、平滑信号出力端子２１と、アラーム検出部（ＡＬＭＤＥＴ）２２と、アラーム出力端子２３とを有している。
【００４０】
基準周波数入力端子１１は、図１における基準周波数入力端子１と同じである。
従属ＴＣＸＯ出力信号入力端子１２は、図１のＶＣ−ＴＣＸＯ４からの出力が入力される端子である。
【００４１】
分周器（１／Ｎ）１３は、基準周波数入力端子１１からの基準周波数を１／Ｎに分周して、セレクタ１８とアラーム検出部２２に出力する。
分周器（１／Ｍ）１４は、ＶＣ−ＴＣＸＯ４からの出力を１／Ｍに分周して、分周器（１／２）１５とフリップフロップ１６のクロック（ＣＫ）に出力する。
分周器（１／２）１５は、分周器（１／Ｍ）からの分周された出力を更に１／２に分周し、フリップフロップ１６の入力端子（Ｄ）とアラーム検出部２２と位相比較器１９に出力する。
【００４２】
フリップフロップ１６は、入力端子（Ｄ）には分周器１５からの出力を入力端子（Ｄ）で入力し、クロック端子（ＣＫ）には分周器１４からの出力を入力し、クロックに同期させて入力データをシフトさせ、出力端子（Ｑ）から出力をインバータゲート１７に出力する。
つまり、フリップフロップ１６では、分周器１４からの周波数をクロックとして、分周器１５からの周波数（分周器１４からの周波数の１／２の周波数）をシフトさせて出力するものであり、分周器１５からの周波数の位相をπ／２ずらして出力するものである。
インバータゲート１７は、フリップフロップ１６からの出力を反転してセレクタ１８に出力する。
【００４３】
セレクタ（ＳＥＬ）１８は、分周器１３からの出力とインバータゲート１７からの出力を入力し、アラーム検出部２２からの基準周波数断のアラーム検出信号が入力されていない場合、分周器１３からの出力を選択し、基準周波数断のアラーム検出信号が入力された場合、インバータゲート１７からの出力を選択し、選択した信号を位相比較器１９に出力する。
また、セレクタ１８は、インバータゲート１７からの出力を選択している状態で、アラーム検出部２２からのロック外れのアラーム検出信号が入力された場合には、分周器１３からの出力を選択し、選択した信号を位相比較器１９に出力する。
【００４４】
位相比較器（ＰＣ）１９は、セレクタ１８からの出力と分周器（１／２）１５からの出力を入力し、両信号の位相を比較し、位相差に基づく信号をローパスフィルタ２０に出力する。
ローパスフィルタ（ＬＰＦ）２０は、ＰＣ１９からの出力を平滑化して平滑信号出力端子２１に出力する。
平滑信号出力端子２１は、ＬＰＦ２０からの平滑信号を出力する端子である。
【００４５】
アラーム検出部２２は、分周器（１／Ｎ）１３からの出力と分周器（１／２）１５からの出力と従属ＴＣＸＯ出力信号入力端子１２からの出力を入力し、基準周波数断を検出してセレクタ１８に出力する。また、基準周波数断又はロック外れを検出してアラーム検出信号としてアラーム出力端子２３に出力する。アラーム検出部２２の具体的構成及び動作については、後述する。
アラーム出力端子２３は、アラーム検出部２２からのアラーム検出信号を出力する端子である。
【００４６】
［第１の制御信号生成部３の動作］
次に、第１の制御信号生成部３の動作について説明する。
アラーム検出部２２は、分周器（１／Ｎ）１３からの基準周波数を１／Ｎに分周した信号を入力し、当該信号の入力断（基準周波数断）を検出している。
そして、アラーム検出部２２は、基準周波数断を検出した時は、分周器（１／Ｎ）１３からの基準周波数の代わりにインバータゲート１７からの出力（ＶＣ−ＴＣＸＯ４の出力を１／Ｍ分周し、１／２して反転させた信号）をセレクタ１８に選択させる選択信号を出力する。
【００４７】
具体的には、アラーム検出部２２の選択信号には、分周器１３からの基準周波数が入力されている状態で論理ロー（Low）レベル（以下は単に「論理Ｌ」と記す）を出力し、分周器１３からの基準周波数が入力されていない状態で論理ハイ（High）レベル（以下は単に「論理Ｈ」と記す）を出力する。
そして、セレクタ１８は、選択信号の出力が論理Ｌ時に分周器１３からの出力を選択し、選択信号の出力が論理Ｈ時にインバータゲート１７の出力を選択する。
【００４８】
位相比較器１９は、エクスクルシブオア（排他的論理和）式としており、平滑信号出力端子２１には電圧のほぼ中心値を出力するために、分周器１４の立ち上がりで、分周器１５の出力をフリップフロップ１６によって位相をπ／２ずらしている。
位相比較器１９へは、同じ周波数で位相がπ／２ずれた信号を入力することになるので、ローパスフィルタ２０からの出力の平滑信号出力端子２１における電圧は一定値となる。
【００４９】
分周器１３、分周器１５は位相比較器１９用の周波数を出力するものであり、一般的には両者から出力される周波数は同じ周波数である。
また、アラーム検出部２２は、基準周波数断とロック外れを検出して、アラーム出力端子２３へ論理Ｈを出力する。また、ロック時には、アラーム出力端子２３へ論理Ｌを出力する。
【００５０】
アラーム検出部２２は、ロック外れを検出すると、セレクタ１８に論理Ｈの選択信号を出力し、インバータゲート１７の出力を選択させ、ローパスフィルタ２０の出力電圧が一定値となるように動作させる。
【００５１】
［アラーム検出部２２：図３］
次に、アラーム検出部２２の構成について図３を参照しながら説明する。図３は、第１の制御信号生成部３におけるアラーム検出部２２の構成を示す図である。
アラーム検出部２２は、図３に示すように、第２基準分周入力端子１０１と、第２従属分周入力端子１０２と、サンプリングクロック入力端子１０３と、カウンタ（ＣＮＴ）１０４と、フリップフロップ（Ｆ／Ｆ）１０５〜１０７と、インバータゲート１０８と、アンドゲート１０９と、フリップフロップ（Ｆ／Ｆ）１１０と、インバータゲート１１１と、アンドゲート１１２と、インバータゲート１１３と、カウンタ（ＣＮＴ）１１４と、フリップフロップ（Ｆ／Ｆ）１１５と、インバータゲート１１６と、アンドゲート１１７と、インバータゲート１１８と、アンドゲート１１９〜１２０と、インバータゲート１２１と、カウンタ（ＣＮＴ）１２２と、インバータゲート１２３と、オアゲート１２４と、アラーム出力端子１２５と、選択信号出力端子１２６とを備えている。
【００５２】
第２基準分周入力端子１０１は、図２の分周器（１／Ｎ）１３からの出力が入力される端子であり、ＣＮＴ１０４のクロック端子（ＣＫ）と、インバータゲート１１８と、アンドゲート１２０に接続する。
第２従属分周入力端子１０２は、図２の分周器（１／２）１５からの出力が入力される端子であり、ＣＮＴ１１４のＣＫと、Ｆ／Ｆ１１５の入力端子（Ｄ）と、アンドゲート１１７に接続する。
サンプリングクロック入力端子１０３は、図２の従属ＴＣＸＯ出力信号入力端子１２からの出力が入力される端子であり、Ｆ／Ｆ１０５〜１０７のＣＫと、Ｆ／Ｆ１１０のＣＫと、Ｆ／Ｆ１１５のＣＫに接続する。
【００５３】
ＣＮＴ１０４では、第２基準分周入力端子１０１からの信号をクロックとして特定クロック数カウントすると出力端子（ＣＹ）からＦ／Ｆ１０５の入力端子（Ｄ）に出力され、Ｆ／Ｆ１０５は入力された信号をシフトして出力端子（Ｑ）からＦ／Ｆ１０６のＤに出力し、／Ｆ１０６でもシフトしてＱからＦ／Ｆ１０７のＤとアンドゲート１０９に出力する。
Ｆ／Ｆ１０７のＱは、インバータゲート１０８を介してアンドゲート１０９に入力される。つまり、ＣＮＴ１０４からの出力が順次シフトされて出力される。
アンドゲート１０９は、Ｆ／Ｆ１０６とインバータゲート１０８の出力の論理積をＣＮＴ１１４のクリア端子（ＣＬＲ）に出力する。
【００５４】
Ｆ／Ｆ１１０のＤにはＣＮＴ１１４のＣＹからの出力が入力され、サンプリングクロック入力端子１０３からの出力をクロックとして入力信号をシフトしてＱからインバータゲート１１１に出力する。
アンドゲート１１２は、インバータゲート１１１からの出力とＣＮＴ１１４のＣＹからの出力を入力し、論理積をＣＮＴ１０４のクリア端子（ＣＬＲ）に出力する。
ＣＮＴ１１４は、ＣＹからの出力をインバータゲート１１３により反転させ、ＣＩに入力し、第２従属分周入力端子１０２からの信号をクロックとしてＣＩの入力信号の立ち上がりから特定クロック数カウントしてカウント出力をＦ／Ｆ１１０のＤと、アンドゲート１１２と、オアゲート１２４に出力する。
【００５５】
Ｆ／Ｆ１１５は、サンプリングクロック入力端子１０３からの出力をクロックとして第２従属分周入力端子１０２からの信号をシフトしてＱからの出力をインバータゲート１１６に出力する。
アンドゲート１１７は、インバータゲート１１６からの反転出力と第２従属分周入力端子１０２からの出力を入力し、論理積した信号をアンドゲート１１９とアンドゲート１２０に出力する。
【００５６】
アンドゲート１１９は、一方の入力端子にはアンドゲート１１７からの信号が入力され、他方の入力端子には第２基準分周入力端子１０１からの出力をインバータゲート１１８で反転されたものが入力され、論理積した信号をＣＮＴ１２２のＣＬＲに出力する。
アンドゲート１２０は、一方の入力端子にはアンドゲート１１７からの信号が入力され、他方の入力端子には第２基準分周入力端子１０１からの出力が入力され、論理積した信号をＣＮＴ１２２のＣＫに出力する。
【００５７】
ＣＮＴ１２２は、ＣＹからのカウント出力をインバータゲート１２１で反転させてＣＩに入力し、ＣＹからの出力はインバータゲート１２３で反転出力されてオアゲート１２４に出力される。
具体的には、ＣＮＴ１２２は、アンドゲート１２０からの出力をクロックとし、ＣＹから論理ローが出力されると、インバータゲート１２１からの論理ハイで特定カウント数カウントし、カウント終了で論理ハイを出力する。但し、アンドゲート１１９からの信号により当該カウントはリセット（クリア）される。
オアゲート１２４は、ＣＮＴ１１４のＣＹからの出力とインバータゲート１２３からの出力を入力し、論理和をアラーム出力端子１２５に出力する。
【００５８】
［アラーム検出部２２の動作］
図３のアラーム検出部における信号の状態について図４，５を参照しながら説明する。図４は、基準周波数断時のタイミングチャートであり、図５は、ロック外れ時のタイミングチャートである。
尚、図４，５における信号状態Ｓ１は、ＣＮＴ１０４のＣＹからの出力であり、Ｓ２は、Ｆ／Ｆ１０６のＱからの出力であり、Ｓ３は、アンドゲート１０９からの出力であり、Ｓ４は、ＣＮＴ１１４のＣＹからの出力であり、Ｓ５は、アンドゲート１１２からの出力であり、Ｓ６は、アンドゲート１１７からの出力であり、Ｓ７は、アンドゲート１２０からの出力であり、Ｓ８は、アンドゲート１１９からの出力であり、Ｓ９は、インバータゲート１２３からの出力である。
【００５９】
［基準周波数断時のタイミングチャート：図４］
第２基準分周入力端子１０１の立ち上がり数をカウンタ１０４でカウントするが、カウンタ１０４に事前に定められている所定数、例えば、０〜５回までをカウントすると、出力Ｓ１が論理ロー（Low）レベル（以下、論理Ｌとする）から論理ハイ（High）レベル（以下、論理Ｈとする）に変化し、６回目は再度０回目となり、Ｓ１は論理Ｌに戻る。以下、同様に０〜５回の動作を繰り返す。
【００６０】
サンプリングクロック入力端子１０３のクロックの立ち上がり毎にフリップフロップ１０５，１０６，１０７で順次に出力Ｓ１はシフトされ、出力Ｓ２が出力される。結果として、アンドゲート１０９に出力Ｓ２の立ち上がり変化時のみ論理Ｈが１クロック幅分生成された出力Ｓ３が出力される。
【００６１】
第２従属分周入力端子１０２の立ち上がり数をカウンタ１１４でカウントするが、事前に定められた所定数（カウンタ１０４のカウント数＜カウンタ１１４のカウント数）を設定する。
例えば、カウンタ１１４は、０〜１０回までカウントすると、出力Ｓ４は論理Ｈとなって、インバータゲート１１３の出力は論理Ｌとなって、カウンタ１１４はカウントを停止して、第２従属分周入力端子１０２の入力を受け付けなくなる。
【００６２】
尚、アンドゲート１０９からの出力Ｓ３の論理Ｈをカウンタ１１４のＣＬＲが受けて、カウンタ１１４がカウント０に戻ると、再度、第２従属分周入力端子１０２の立ち上がりにてカウントを再開する。
すなわち、第２基準分周入力端子１０１の立ち上がりが継続している限り、周期的な出力Ｓ３の論理Ｈによってカウンタ１１４が所定回数をカウントする以前にカウンタ１１４はカウント０に戻されるので、出力Ｓ４及び選択信号出力端子１２６は論理Ｌを維持することになる。
従って、第２基準分周入力端子１０１が断になると、カウンタ１１４は、第２従属分周入力端子１０２を所定回数カウントすることになり、出力Ｓ４及び選択信号出力端子１２６は論理Ｈとなるので、第２基準分周入力端子１０１の有無を検出していることになる。
【００６３】
［ロック外れ時のタイミングチャート：図５］
また、第２従属分周入力端子１０２をサンプリングクロック入力端子１０３のクロックによりフリップフロップ１１５で遅らせた後、アンドゲート１１７からの出力Ｓ６に論理Ｈ区間を得る。
更に、ロック状態時は、出力Ｓ６の論理Ｈと第２基準分周入力端子１０１の論理Ｈ時にアンドゲート１２０からの出力Ｓ７に論理Ｈが継続して得られる。
【００６４】
一方、ロック外れ時は、位相回りが生じるので、第２基準分周入力端子１０１の論理Ｌ時にアンドゲート１１９からの出力Ｓ８に論理Ｈが生じる機会があることになる。
従って、ロック時は、ＣＮＴ１２２は、出力Ｓ７が論理Ｈ時をクロックとして、事前に定めた所定数、例えば、カウントする０〜７回までをカウントすると、論理Ｈをインバータゲート１２３に出力し、インバータゲート１２３は反転して出力Ｓ９に論理Ｌを出力する。
【００６５】
すなわち、インバータゲート１２３からの出力Ｓ９は、ロック状態時は論理Ｌを、ロック外れ時は論理Ｈを維持することになる。従って、出力Ｓ４と出力Ｓ９からオアゲート１２４を経て、第２基準分周入力端子１０１からの入力断時又はロック外れ時にアラーム出力端子１２５に論理Ｈを、ロック状態時は論理Ｌを得ることができる。
【００６６】
［実施の形態の効果］
本回路によれば、基準周波数が入力されている時はＰＬＬ３とＶＣ−ＴＣＸＯ４でロック動作を行い、ＰＬＬ３がロック状態であれば、ＳＥＬ６がＤＩＶ２からの信号を選択し、ＰＬＬ３が基準周波数入力断又はロック外れを検出すると、ＤＩＶ５からの信号を選択して、ＰＬＬ７に出力し、更にＰＬＬ７とＶＣＸＯ８で発振周波数を制御し、ＶＣＸＯ８に対してＶＣ−ＴＣＸＯ４は周波数安定度が高く周波数可変範囲（ロック範囲）が狭いものを用いているので、フリーラン時にはＶＣ−ＴＣＸＯ４の安定した発振周波数を利用でき、基準周波数に対して、ＤＩＶ２，５、ＰＬＬ７及びＶＣＸＯ８で対応できて設計を容易とし、位相ノイズを改善できる効果がある。
また、本回路によれば、従属周波数出力端子９の出力の安定度は、ＶＣ−ＴＣＸＯ４と同等となる効果がある。
【産業上の利用可能性】
【００６７】
本発明は、位相ノイズを低減し、ＶＣ−ＴＣＸＯの逓倍設計が容易なＰＬＬ回路に好適である。
【符号の説明】
【００６８】
１…基準周波数入力端子、  ２…第１の分周器（ＤＩＶ）、  ３…第１の制御信号生成部（ＰＬＬ）、  ４…電圧制御機能付温度補償水晶発振器（ＶＣ−ＴＣＸＯ）、  ５…第２の分周器（ＤＩＶ）、  ６…セレクタ（ＳＥＬ）、  ７…第２の制御信号生成部（ＰＬＬ）、  ８…電圧制御水晶発振器（ＶＣＸＯ）、  ９…従属周波数出力端子、  １０…アラーム出力端子、  １１…基準周波数入力端子、  １２…従属ＶＣ−ＴＣＸＯ出力信号入力端子、  １３…分周器（１／Ｎ）、  １４…分周器（１／Ｍ）、  １５…分周器（１／２）、  １６…フリップフロップ（Ｆ／Ｆ）、  １７…インバータゲート、  １８…セレクタ（ＳＥＬ）、  １９…位相比較器（ＰＣ）、  ２０…ローパスフィルタ（ＬＰＦ）、  ２１…平滑信号出力端子、  ２２…アラーム検出部（ＡＬＭＤＥＴ）、  ２３…アラーム出力端子、  ３１…基準周波数入力端子、  ３２…ＰＬＬ、  ３３…電圧制御機能付発振器、  ３４…従属周波数出力端子、  ３５…アラーム出力端子、  ４１…基準周波数入力端子、  ４２…第１のＰＬＬ、  ４３…第１の電圧制御機能付発振器（ＶＣ−ＴＣＸＯ）、  ４４…第２のＰＬＬ、  ４５…第２の電圧制御機能付発振器（ＶＣＸＯ）、  ４６…従属周波数出力端子、  ４７…アラーム出力端子、  １０１…第２基準分周入力端子、  １０２…第２従属分周入力端子、  １０３…サンプリングクロック入力端子、  １０４…カウンタ（ＣＮＴ）、  １０５〜１０７…フリップフロップ（Ｆ／Ｆ）、  １０８…インバータゲート、  １０９…アンドゲート、  １１０…フリップフロップ（Ｆ／Ｆ）、  １１１…インバータゲート、  １１２…アンドゲート、  １１３…インバータゲート、  １１４…カウンタ（ＣＮＴ）、  １１５…フリップフロップ（Ｆ／Ｆ）、  １１６…インバータゲート、  １１７…アンドゲート、  １１８…インバータゲート、  １１９〜１２０…アンドゲート、  １２１…インバータゲート、  １２２…カウンタ（ＣＮＴ）、  １２４…オアゲート、  １２３…インバータゲート、  １２５…アラーム出力端子、  １２６…選択信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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