(57)【要約】【課題】トレンチ内にエピタキシャル成長された半導体層を有する半導体装置の製造方法を提供する。【解決手段】シリコン基板１１の主面にシリコン窒化膜３１を形成する工程と、シリコン窒化膜３１に開口３１ａを形成し、シリコン基板１１の主面を露出させる工程と、開口３１ａを通して、シリコン基板１１をエッチングし、トレンチ３３を形成する工程と、トレンチ３３の内面に、選択的にシリコン単結晶層をエピタキシャル成長させ、トレンチ３３をシリコン単結晶層３５ｃで埋め込む工程と、を具備する。【選択図】図３
2011096691.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の主面にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜に開口を形成し、前記シリコン基板の主面を露出させる工程と、
前記開口を通して、前記シリコン基板をエッチングし、トレンチを形成する工程と、
前記トレンチの内面に選択的にシリコン単結晶層をエピタキシャル成長させ、前記トレンチを前記シリコン単結晶層で埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチを形成する工程は、異方性エッチングにより、溝を形成し、次に等方性エッチングにより、前記溝の内側面を後退させることにより行い、前記トレンチの開口面に前記シリコン窒化膜を庇として残置することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチを形成する工程は、等方性エッチングにより、溝を形成し、次に異方性エッチングにより、前記溝を深くすることにより行い、前記トレンチの開口面に前記シリコン窒化膜を庇として残置することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン基板の主面に前記シリコン窒化膜を形成する工程の次に、前記シリコン窒化膜上にシリコン酸化膜を形成し、前記開口は前記シリコン窒化膜および前記シリコン酸化膜に形成することを特徴とする請求項１乃至請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板上に第１のシリコン酸化膜を形成し、前記第１のシリコン酸化膜上に前記シリコン窒化膜を形成し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成し、前記開口は前記シリコン窒化膜、前記第１の酸化膜および前記第２のシリコン酸化膜に形成することを特徴とする請求項１乃至請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板の表面にトレンチを形成し、トレンチの内面に選択的に半導体層をエピタキシャル成長させて、トレンチを半導体層で埋め込んだ半導体装置の製造方法が知られている（例えば、特許文献１参照。）。
【０００３】
この半導体装置の製造方法では、半導体基板の表面に、所望の形状のマスクパターンを形成するマスク形成工程と、マスクパターンから露呈する半導体基板表面をエッチングし、凹状の溝構造部を形成するとともに、この溝構造部上にマスクのひさしを残す等方性エッチング工程と、マスクのひさしをストッパーとして溝構造部内に露呈する半導体基板表面に、選択的にエピタキシャル成長層を形成するエピタキシャル成長工程とを有している。これにより、埋め込みゲート型静電誘導トランジスタ（ＳＩＴ：Statistic Induced Transistor）のゲート部を形成している。
【０００４】
然しながら、この半導体装置の製造方法では、マスクとしてシリコン酸化膜を用いているため、プロセスガスであるハロゲン化合物とシリコン酸化膜とが反応する。そのため、シリコン酸化膜の近傍のトレンチの側面に成長する半導体層にファセットが形成され、トレンチの上部におけるファセット近傍の横方向の成長速度がトレンチの下部における横方向の成長速度より大きくなる。
【０００５】
その結果、トレンチの上部が先に閉塞して、半導体層の内部に空洞が発生するという問題がある。この空洞は、トレンチのアスペクト比が大きくなるほど発生する確率が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２３４９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、トレンチ内にエピタキシャル成長された半導体層を有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、シリコン基板の主面にシリコン窒化膜を形成する工程と、前記シリコン窒化膜に開口を形成し、前記シリコン基板の主面を露出させる工程と、前記開口を通して前記シリコン基板をエッチングし、トレンチを形成する工程と、前記トレンチの内面に選択的にシリコン単結晶層をエピタキシャル成長させ、前記トレンチを前記シリコン単結晶層で埋め込む工程とを具備することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、トレンチ内にエピタキシャル成長された半導体層を有する半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例に係る比較例の半導体装置の製造工程の要部を順に示す断面図。
【図６】本発明の実施例に係るトレンチ内のエピタキシャル成長特性を比較例と対比して示す図。
【図７】本発明の実施例に係る半導体装置の別の製造工程の要部を順に示す断面図。
【図８】本発明の実施例に係る別のマスクを示す断面図。
【図９】本発明の実施例に係る別のマスクを示す断面図。
【図１０】本発明の実施例に係る別のマスクを示す断面図。
【図１１】本発明の実施例に係る別のマスクを示す断面図。
【図１２】本発明の実施例に係る別のマスクを示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の半導体装置の製造方法について図１乃至図４を用いて説明する。図１は本実施例の半導体装置を示す断面図、図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
【００１３】
本実施例は、電流経路と耐圧を維持する領域を分離したスーパージャンクション（Super Junction）構造と呼ばれるパワーＭＯＳトランジスタを有する半導体装置を製造する場合の例である。
【００１４】
始めに、半導体装置について説明する。図１に示すように、本実施例の半導体装置１０では、電流経路となるｎ型半導体ピラー層と電流仕切り領域となるｐ型半導体ピラー層が水平方向に交互に配列され、ｐ型半導体ピラー層の上部表面に形成されたｐ型半導体ベース層にｎ型ソース領域およびゲート電極が形成されている。
【００１５】
具体的には、ｎ型シリコン基板１１の主面に、長さＬのｎ型半導体ピラー層１２と、ｎ型半導体ピラー層１２に隣接してｐ型半導体ピラー層１３、ｐ型半導体ピラー層１３に隣接してｎ型半導体ピラー層１４が形成されている。各ピラー層は、例えば紙面に垂直な方向に、ストライプ状に形成されている。
【００１６】
ｐ型半導体ピラー層１３の上部表面には、ｐ型半導体ベース層１５が形成されている。ｐ型半導体ベース層１５の表面のｎ型半導体ピラー層１２側にｎ型半導体ソース領域１６が形成され、ｎ型半導体ピラー層１４側にｎ型半導体ソース領域１７が形成されている。
【００１７】
ｎ型半導体ソース領域１６とｎ型半導体ピラー層１２の間のｐ型半導体ベース層１５上およびｎ型半導体ソース領域１７とｎ型半導体ピラー層１４の間のｐ型半導体ベース層１５上に、ゲート絶縁膜１８が形成され、ゲート絶縁膜１８上にゲート電極１９が形成されている。
【００１８】
ｎ型半導体ピラー層１２、１４、ｐ型半導体ピラー層１３の表面およびゲート電極１９は層間絶縁膜２０で保護されている。層間絶縁膜２０上に、ソース電極２１が形成されている。
【００１９】
ソース電極２１は、層間絶縁膜２０の開孔を通してｎ型ソース領域１６、１７とｐ型半導体ベース層１５に接続されている。ｎ型シリコン基板１１の主面と反対の面にはドレイン電極２２が形成されている。
【００２０】
高い耐圧と低いオン抵抗を同時に得るためには、狭幅長尺なピラー層が有利である。例えば耐圧９００Ｖ、オン抵抗１５０ｍΩを得るためには、ｎ型半導体ピラー層１２、１４、ｐ型半導体ピラー層１３の長さＬは、例えば９０μｍ程度度が望ましい。また、ｎ型半導体ピラー層１２、１４の幅Ｗｎ、ｐ型半導体ピラー層１３の幅Ｗｐは互いにほぼ等しく、例えば１０μｍ程度が望ましい。
【００２１】
ここで、ｐ型半導体ピラー層１３を形成するために、ｎ型シリコン基板１１に深いトレンチを形成し、トレンチの内面にｐ型シリコン単結晶層を選択的にエピタキシャル成長させて、トレンチをｐ型シリコン単結晶層で埋め込む場合、トレンチの上部が先に閉塞して、空洞状の埋め込み不良が発生する場合がある。
【００２２】
本実施例では、庇を有するシリコン窒化膜をマスクとして、空洞状の埋め込み不良の発生を防止し、耐圧が揃ったｐ型半導体ピラー層が得られるように構成されている。
【００２３】
次に、本実施例の半導体装置の製造方法について、図２乃至図４を用いて説明する。図２乃至図４は半導体装置の製造工程の要部を順に示す断面図である。
【００２４】
始に、図２（ａ）に示すように、ｎ型シリコン基板１１上に、シリコン窒化膜３１を、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により厚さ４００ｎｍ程度形成する。
【００２５】
次に、フォトリソグラフィ法により、シリコン窒化膜３１上にｐ型半導体ピラー層１３の幅Ｗｐより狭い幅の開口を有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３１に幅がＷの開口３１ａを形成する。これにより、ｎ型シリコン基板１１の表面が露出する。
【００２６】
次に、レジスト膜を除去した後、図２（ｂ）に示すように、シリコン窒化膜３１をマスクとし、開口３１ａを通して、例えば塩素系／フッ素系ガスを用いたＲＩＥ法により異方性エッチングを行い、深さ９０μｍ程度の溝３２を形成する。
【００２７】
次に、図２（ｃ）に示すように、例えば塩素系／フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法により等方性エッチングを行い、溝３２の内側面を後退させる。これにより、幅がＷｐのトレンチ３３が形成されるとともに、トレンチ３３の開口面に残置されたシリコン窒化膜３１の庇３４が形成される。
【００２８】
次に、庇３４を有するシリコン窒化膜３１をマスクとして、トレンチ３３の内面に選択的にシリコン単結晶をエピタキシャル成長させる。選択エピタキシャル成長は、例えばキャリアガスとして水素（Ｈ２）、プロセスガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）と塩酸（ＨＣｌ）の混合ガスを用い、温度１０５０℃で行う。Ｐ型のドーパントガスとして、ジボラン（Ｂ２Ｈ６）を用いる。
【００２９】
図３（ａ）乃至図３（ｃ）は、トレンチ３３の内面に選択的にシリコン単結晶層がエピタキシャル成長する過程を示している。 
始めに、図３（ａ）に示すように、トレンチ３３の底面、および両側面に、それぞれの面方位に応じた成長速度でシリコン単結晶層がエピタキシャル成長する。成長速度は、通常（１００）面が最も速く、ついで（１１０）面、（１１１）面の順である。
【００３０】
例えばｎ型シリコン基板１１の面方位が（１００）面、トレンチ３３の側面の面方位が（１１０）の場合、シリコン単結晶層は、底面での成長速度が側面での成長速度より大きくなり、シリコン単結晶層３５ａのように成長する。
【００３１】
このとき、シリコン窒化膜３１に付着するシリコン原子は、ＨＣｌでエッチングされないため、一部のシリコン窒化膜３１上に核形成が起こり、シリコン多結晶体３６ａが形成される。
【００３２】
次に、図３（ｂ）に示すように、トレンチ３３の側面に成長したシリコン単結晶層が庇３４の先端を越えると、シリコン単結晶層は、庇３４の側面に沿って上方にも成長し、シリコン単結晶層３５ｂのように成長する。
【００３３】
次に、図３（ｃ）に示すように、トレンチ３３の両側面から成長してきたシリコン単結晶が合体して、トレンチ３３が空洞を生じることなくシリコン単結晶層で埋め込まれる。
【００３４】
更に、ｎ型シリコン基板１１面内で完全にトレンチ３３を埋め込むために、１〜２μｍ程度オーバ成長させると、シリコン窒化膜３１より上方に成長したシリコン単結晶層は、横方向にも成長し、シリコン窒化膜３１上にも延伸する。その結果、シリコン単結晶層は、オーバ成長部３７を有し、シリコン単結晶層３５ｃのように成長する。
【００３５】
この間、シリコン多結晶体３６ａは、シリコン多結晶体３６ｂからシリコン多結晶体３６ｃのように成長するが、トレンチ３３内へのシリコン単結晶のエピタキシャル成長に特に影響を及ぼさない。
【００３６】
次に、図４（ａ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜３１をストッパーとして、シリコン窒化膜３１上に形成されたシリコン多結晶体３６ｃおよびオーバ成長部３７を除去する。
【００３７】
次に、図４（ｂ）に示すように、例えば熱燐酸を用いたウェットエッチングによりシリコン窒化膜３１を除去する。
【００３８】
次に、図４（ｃ）に示すように、ｎ型シリコン基板１１をミラーポリュシュして、表面を平坦化する。これにより、ｐ型半導体ピラー層１３が形成される。
【００３９】
次に、周知の方法により、ｐ型半導体ピラー層１３の上部表面に、ｐ型半導体ベース層１５を形成し、ｐ型半導体ベース層１５の表面にｎ型半導体ソース領域１６、ｎ型半導体ソース領域１７を形成する。
【００４０】
次に、ｐ型半導体ベース層１５上にゲート絶縁膜１８を形成し、ゲート絶縁膜１８上にゲート電極１９を形成し、ｎ型半導体ピラー層１２、１４、ｐ型半導体ピラー層１３の表面およびゲート電極１９を層間絶縁膜２０で保護する。
【００４１】
次に、層間絶縁膜２０上にソース電極２１を形成し、ｎ型シリコン基板１１の主面と反対の面にドレイン電極２２を形成する。これにより、図１に示す半導体装置１０が得られる。
【００４２】
図５は比較例の半導体装置の製造工程の要部を順に示す断面図である。ここで、比較例とは、シリコン酸化膜をマスクとして、トレンチ内面にシリコン単結晶層をエピタキシャル成長させ、トレンチをシリコン単結晶層で埋め込む工程を有する半導体装置の製造方法のことである。
【００４３】
図５（ａ）乃至図５（ｃ）は、比較例において、トレンチの内面に選択的にシリコン単結晶層がエピタキシャル成長する過程を示している。
【００４４】
始めに、図５（ａ）に示すように、トレンチ３３の底面および両側面に、それぞれの面方位に応じた成長速度で、シリコン単結晶層がエピタキシャル成長する。ここで、シリコン酸化膜５１とプロセスガスであるＳｉＨ２Ｃｌ２との反応により、エピタキシャル成長したシリコンは、シリコン酸化膜５１と界面で反応して喰われる。その結果、トレンチ３３の上部の成長速度が遅くなり、（１１１）ファセット５２ａが生じる。
【００４５】
（１１１）面に付着しなかったシリコン原子は下側に流れ込むため、シリコン単結晶層は、（１１０）との変局点付近で、特に成長速度が速くなり、シリコン単結晶層５３ａのように成長する。
【００４６】
次に、図５（ｂ）に示すように、プロセスガスがトレンチ上部の変局点付近で多く消費されることにより、トレンチの下部でプロセスガスの濃度が減少することとの相乗効果により、シリコン単結晶層は、シリコン単結晶層５３ｂのように成長する。
【００４７】
次に、図５（ｃ）に示すように、トレンチ３３の両側面から異常成長してきたシリコン単結晶層が先に合体して、トレンチ３３の開口部を塞ぐため、シリコン単結晶層は、シリコン単結晶層５３ｃのように成長し、トレンチ３３に空洞５４が生じる。
【００４８】
これにより、トレンチ３３が正常にシリコン単結晶層で埋め込まれるのが阻害され、均一なｐ型半導体ピラー層１３が得られなくなる。
【００４９】
図６はトレンチ内のエピタキシャル成長特性を比較例と対比して示す図で、トレンチの深さ方向のシリコン単結晶層の成長速度を示している。図６において、実線が本実施例のエピタキシャル成長特性を示す図、破線で結ばれた白丸が比較例のエピタキシャル成長特性を示す図である。
【００５０】
図６に示すように、比較例では、ファセットが形成されたために、深さが略１μｍをピークとして深さが略０〜５μｍの間のトレンチの側面におけるシリコン単結晶層の成長速度が異常に大きくなっていることが確認された。
【００５１】
一方、本実施例では、トレンチの側面におけるシリコン単結晶層の成長速度は、略一様であり、比較例のようなファセットは形成されていないことが確認された。
【００５２】
トレンチの深さが略５μｍ以上になると、トレンチの側面における膜厚は、本実施例および比較例において略同様の傾向を示した。
【００５３】
以上説明したように、本実施例の半導体装置の製造方法では、庇３４を有するシリコン窒化膜３１をマスクとして、トレンチ３３内に選択的にシリコン単結晶層をエピタキシャル成長させている。
【００５４】
その結果、シリコン窒化膜３１はプロセスガス中のＨＣｌと反応しないので、エピタキシャル成長中に（１１１）面のフアセットの生成が防止され、トレンチ３３を空洞のないシリコン単結晶層３５ｃで埋め込むことができる。従って、トレンチ内にエピタキシャル成長された半導体層を有する半導体装置の製造方法が得られる。
【００５５】
ここでは、異方性エッチングにより溝３２を形成し、等方性エッチングにより溝３２の幅を拡げて開口面に庇３４を残置し、トレンチ３３を形成する場合について説明足したが、その他の方法で形成することもできる。図７は別の製造工程を順に示す断面図である。
【００５６】
図７（ａ）に示すように、シリコン基板１１の主面に幅Ｗｐの開口６１ａを有するシリコン窒化膜６１を形成する。
【００５７】
次に、図７（ｂ）に示すように、シリコン窒化膜６１をマスクとして、ＣＤＥ法により等方性エッチングを行い、浅い溝６２を形成する。このとき、アンダーカットが生じ、庇６３が形成される。
【００５８】
次に、図７（ｃ）に示すように、ＲＩＥ法により異方性エッチングを行い、幅Ｗｐのトレンチ６４を形成する。
【００５９】
庇６３を有するシリコン窒化膜６１をマスクとして、図３（ａ）乃至図３（ｃ）と同様にトレンチ６４内に空洞のないシリコン単結晶層を埋め込むことができる。
【００６０】
プロセスガスとしてＳｉＨ２Ｃｌ２を用いた場合について説明したが、シラン（ＳｉＨ）、トリクロルシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）などを用いても、トレンチ内に空洞のないシリコン単結晶層を埋め込むことができる。
【００６１】
シリコン窒化膜３１が庇３４を有する場合について説明したが、庇は無くても構わない。その場合は、予め開口３１ａの幅を幅Ｗｐとしておく。これにより、等方性エッチングのＣＤＥ工程は不要になる。
【００６２】
但し、図３（ａ）に示す工程において、シリコン単結晶層３５ａの上方への成長を抑えるストッパーが無くなるので、図３（ｃ）に示す工程において、オーバ成長部３７がシリコン窒化膜３１へ、更に張り出すようになる。然し、図４（ａ）に示す工程において、除去可能な範囲であれば、特に支障は生じない。
【００６３】
トレンチ３３の内側面の面方位が（１１０）の場合について説明したが、（００１）面であっても構わない。その場合は、ｎ型シリコン基板１１の面方位（１００）と等価になるので、トレンチ３３の底面および両側面でのシリコン単結晶層の成長速度が略一様になる利点がある。
【００６４】
マスクがシリコン窒化膜の単層膜である場合について説明したが、シリコン窒化膜とシリコン酸化膜の多層膜とすることもできる。
【００６５】
シリコン窒化膜上にシリコン酸化膜を積層した構造の２層のマスクの場合、図３（ａ）乃至図３（ｃ）に示す工程において、シリコン窒化膜上への核生成が生ぜず、シリコン多結晶体３６ａ、３６ｂ、３６ｃの生成が防止できる利点がある。
【００６６】
図８乃至図１０はシリコン窒化膜上にシリコン酸化膜を積層した構造の２層のマスクを示す図で、図８および図９はシリコン窒化膜の庇を有する場合を示す断面図、図１０はシリコン窒化膜の庇を有しない場合を示す断面図である。
【００６７】
図８に示すように、２層のマスク７０では、庇３４を有するシリコン窒化膜３１上に、開口３１ａと同じ幅Ｗの開口７１ａを有するシリコン酸化膜７１が積層されている。
【００６８】
図９に示すように、２層のマスク７２では、庇６３を有するシリコン窒化膜６１上に、開口６１ａと同じ幅Ｗｐの開口７３ａを有するシリコン酸化膜７３が積層されている。
【００６９】
図１０に示すように、２層のマスク７４では、庇を有しないシリコン窒化膜７５上に、開口７５ａの幅Ｗｐより大きい幅Ｗ２の開口７６ａ有するシリコン酸化膜７６が積層されている。トレンチ７７の開口面にシリコン窒化膜７５の庇がない場合、シリコン窒化膜７５の側面に沿って成長してくるシリコン単結晶とシリコン酸化膜７６とが接触して、トレンチの上部にファセットが形成されるのを未然に防止するために、シリコン酸化膜７６の側面は、シリコン窒化膜７５の側面より後退させておくことが望ましい。
【００７０】
更に、マスクがシリコン窒化膜をシリコン酸化膜で挟んだ構造の３層のマスクの場合、図２（ｂ）、図２（ｃ）および図７（ｂ）、図７（ｃ）に示す工程において、シリコン窒化膜のエッチングが防止できる利点がある。
【００７１】
これは、シリコン窒化膜は、ＲＩＥ法およびＣＤＥ法によりトレンチを形成する際に、多少なりともエッチングされるため、シリコン窒化膜の膜厚が目減りしてマスクとしての機能を果たさなくなる恐れを未然に防止するためである。
【００７２】
図１１はシリコン窒化膜をシリコン酸化膜で挟んだ構造の３層のマスクを示す断面図で、図１１（ａ）はトレンチが形成されたときの状態を示す断面図、図１１（ｂ）はトレンチの内面にシリコン単結晶を選択的に成長させる前の状態を示す断面図である。
【００７３】
図１１（ａ）に示すように、３層のマスク８０では、ｎ型シリコン基板１１上に、シリコン酸化膜８１（第１のシリコン酸化膜）が形成され、シリコン酸化膜８１上にシリコン窒化膜８２が形成され、更にシリコン窒化膜８２上にシリコン酸化膜８３（第２のシリコン酸化膜）が形成されている。シリコン酸化膜８１、シリコン窒化膜８２およびシリコン酸化膜８３には、幅Ｗの開口が同心的に形成されている。
【００７４】
マスク８０を用いて、図２（ｂ）および図２（ｃ）に示す工程と同様に、ＲＩＥ法およびＣＤＥ法により、トレンチ８４が形成される。シリコン酸化膜８３は、シリコン窒化膜８２の上面がエッチングされるのを防止し、シリコン酸化膜８１は、シリコン窒化膜８２の庇８５の下面がエッチングされるのを防止している。
【００７５】
次に、図１１（ｂ）に示すように、トレンチ８４の内面にシリコン単結晶を選択的に成長させる前にフッ酸を含む溶液を用いたウェットエッチングにより、シリコン酸化膜８１およびシリコン酸化膜８３をトレンチ８４の両側壁より後退させ、隙間８６を形成しておくことが望ましい。
【００７６】
これは、トレンチ８４の内面にシリコン単結晶を選択的に成長させる際に、シリコン単結晶がシリコン酸化膜８１に接触してファセットが形成されるのを防止するためである。
【００７７】
これにより、シリコン窒化膜８２は、エッチングにより目減りすることを見込んで予め厚くしておく必要がなく、シリコン窒化膜８２の形成が容易になる。
【００７８】
尚、シリコン酸化膜８３は、露出したシリコン窒化膜８２上にシリコン多結晶体が成長するのを防止するために、後退させないようにすることも可能である。
【００７９】
図１２はシリコン窒化膜をシリコン酸化膜で挟んだ構造の別の３層のマスクを示す断面図で、図１２（ａ）はトレンチが形成されたときの状態を示す断面図、図１２（ｂ）はトレンチの内面にシリコン単結晶を選択的に成長させる前の状態を示す断面図である。
【００８０】
図１２（ａ）および図１２（ｂ）は、図１１（ａ）および図１１（ｂ）と同様であり、その説明は省略するが、マスク９０を用いて、図７（ｂ）および図７（ｃ）に示す工程と同様に、ＲＩＥ法およびＣＤＥ法により、トレンチ９４が形成される。
【００８１】
シリコン酸化膜９３（第２のシリコン酸化膜）は、シリコン窒化膜９２の上面がエッチングされるのを防止し、シリコン酸化膜９１（第１のシリコン酸化膜）は、シリコン窒化膜９２の庇９５の下面がエッチングされるのを防止している。
【符号の説明】
【００８２】
１０  半導体装置
１１  ｎ型シリコン基板
１２、１４  ｎ型半導体ピラー層
１３  ｐ型半導体ピラー層
１５  ｐ型半導体ベース層
１６、１７  ｎ型半導体ソース領域
１８  ゲート絶縁膜
１９  ゲート電極
２０  層間絶縁膜
２１  ソース電極
２２  ドレイン電極
３１、６１、７５、８２、９２  シリコン窒化膜
３１ａ、６１ｂ、７３ａ、７５ａ、７６ａ  開口
３２、６２  溝
３３、６４、７７、８４、９４  トレンチ
３４、６３、８５、９５  庇
３５ａ、３５ｂ、３５ｃ、５３ａ、５３ｂ、５３ｃ  シリコン単結晶層
３６ａ、３６ｂ、３６ｃ  シリコン多結晶体
３７  オーバ成長部
５１、７１、７３、７６、８１、８３、９１、９３  シリコン酸化膜
５２ａ、５２ｂ、５２ｃ  ファセット
５４  空洞
７０、７２、７４、８０、９０  マスク
８６、９６  隙間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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