(57)【要約】【課題】メモリセルアレイ内に格納しておいた自装置に関する情報を、起動時に高速かつ低消費電流でシフトレジスタに設定する不揮発性半導体記憶装置を提供すること。【解決手段】起動時に必要な自装置のデータを格納する不揮発性のメモリセルアレイと、それぞれが複数個のシフトレジスタを有したシフトレジスタＲ１ａ〜Ｒ１ｄと、メモリセルアレイ内の自装置に関するデータをＦＤとしてシフトレジスタＲ１ａ〜Ｒ１ｄの何れかに格納させる冗長・トリミング値セット回路１１と、を備え、冗長・トリミング値セット回路１１は、シフトレジスタＲ１ａ〜Ｒ１ｄの何れか１つを順番に指定したＦＢＡ＜１：０＞とＦＤとをシフトレジスタＲ１ａ〜Ｒ１ｄに送信し、シフトレジスタＲ１ａ〜Ｒ１ｄは、ＦＢＡ＜１：０＞によって自らが指定されている場合に、ＦＤを自らのシフトレジスタに格納する。【選択図】図３
2011044219.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時でのデータとともに起動時に必要となる自装置に関する自装置データを格納する不揮発性のメモリセルアレイと、
複数個のシフトレジスタが直列接続された１本分のシフトレジスタが分割されて構成されるとともに、分割後のシフトレジスタが複数個のシフトレジスタを含むよう構成された複数のシフトブロックと、
前記メモリセルアレイおよび前記各シフトブロックに接続するとともに、起動時に前記メモリセルアレイ内の自装置データを前記シフトブロックの何れかに格納させるデータセット部と、
を備え、
前記データセット部は、前記シフトブロックの何れか１つを順番に指定したシフトブロックアドレスと、前記自装置データと、を起動時に前記各シフトブロックに送信し、
前記各シフトブロックは、前記分割後のシフトレジスタを制御する制御部を有するとともに、前記制御部は、前記シフトブロックアドレスによって自らのシフトブロックが指定されている場合に、前記自装置データを自らのシフトブロック内のシフトレジスタに格納させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
通常動作時でのデータとともに起動時に必要となる自装置に関する自装置データを格納する不揮発性のメモリセルアレイと、
複数個のシフトレジスタが直列接続された１本分のシフトレジスタが分割されて構成されるとともに、分割後のシフトレジスタが複数個のシフトレジスタを含むよう構成された複数のシフトブロックと、
前記メモリセルアレイおよび前記シフトブロックに接続するとともに、起動時に前記メモリセルアレイ内の自装置データを前記シフトブロックの何れかに格納させるデータセット部と、
を備え、
前記データセット部は、前記シフトブロックの何れか１つを順番に指定したシフトブロックアドレスを前記各シフトブロックに送信するとともに、前記自装置データを前記シフトブロックアドレスで指定したシフトブロックに送信し、
前記各シフトブロックは、前記分割後のシフトレジスタを制御する制御部を有するとともに、前記制御部は、前記シフトブロックアドレスによって自らのシフトブロックが指定されている場合に、前記自装置データを自らのシフトブロック内のシフトレジスタに格納させることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記データセット部は、シフト動作を同期させるシフトクロック信号を送信し、前記各シフトブロック内の制御部は前記シフトブロックアドレスによって自らのシフトブロックが指定されている場合に、前記シフトクロックを自らのシフトブロック内のシフトレジスタに送信させる事により、前記自装置データを自らのシフトブロック内のシフトレジスタに格納させることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記データセット部は、前記自装置データとして、前記メモリセルアレイ内に冗長格納しておいた冗長情報、前記自装置の動作に必要なタイミングのトリミング値および前記自装置の動作に必要な電圧のトリミング値の少なくとも１つを前記シフトブロックの何れかに格納させることを特徴とする請求項１乃至３何れか１つの請求項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の中には、自身のメモリセル内（不揮発性素子内）に自身の救済情報、動作に必要なタイミングのトリミング値、電圧のトリミング値などを記憶しておくものが登場している。このような不揮発性半導体記憶装置は、電源を立ち上げる際に、自身のメモリセルアレイ内から自身の救済情報等を読み出して使用している。具体的には、不揮発性半導体記憶装置は、電源を立ち上げる際に救済情報等が蓄えられているメモリセルにアクセスして、救済情報等を不揮発性半導体記憶装置の中に配置されたレジスタに格納する。これにより、レジスタ付近にＦｕｓｅ等の別種の不揮発性記憶素子を設ける場合よりも面積が少なくて済む。また、Ｆｕｓｅ等の別種の不揮発性素子を作成するプロセスが不要となり、また不揮発性素子をプログラミングする時間が不要（テストと同じプロセス内で済ませることが可能）になる。
【０００３】
自身の救済情報等を記憶しておく不揮発性半導体記憶装置は、電源投入時にメモリセルアレイ内にあるデータをチップ内に散在するレジスタに格納しなければならないので、パワーオンに長時間を必要とする。不揮発性半導体記憶装置のパワーオン時間を、製品のパワーオン時間の仕様内に収めるためにはメモリセルアレイからデータを読み出すバス幅を広くして並列読み出しを行う必要がある。例えば、冗長トリミング値をセットする回路から８本や１６本のシフトレジスタを並列に接続する不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【０００４】
しかしながら、このような構成を取るとパワーオン時に全シフトレジスタが動作することになるので、パワーオン時に消費する電流が増大して製品の動作仕様を満たさなくなるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１１６００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであって、メモリセルアレイ内に格納しておいた自装置に関する情報を、起動時に高速かつ低消費電流でシフトレジスタに設定する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、通常動作時でのデータとともに起動時に必要となる自装置に関する自装置データを格納する不揮発性のメモリセルアレイと、複数個のシフトレジスタが直列接続された１本分のシフトレジスタが分割されて構成されるとともに、分割後のシフトレジスタが複数個のシフトレジスタを含むよう構成された複数のシフトブロックと、前記メモリセルアレイおよび前記各シフトブロックに接続するとともに、起動時に前記メモリセルアレイ内の自装置データを前記シフトブロックの何れかに格納させるデータセット部と、を備え、前記データセット部は、前記シフトブロックの何れか１つを順番に指定したシフトブロックアドレスと、前記自装置データと、を起動時に前記各シフトブロックに送信し、前記各シフトブロックは、前記分割後のシフトレジスタを制御する制御部を有するとともに、前記制御部は、前記シフトブロックアドレスによって自らのシフトブロックが指定されている場合に、前記自装置データを自らのシフトブロック内のシフトレジスタに格納させることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本願発明の一態様によれば、通常動作時でのデータとともに起動時に必要となる自装置に関する自装置データを格納する不揮発性のメモリセルアレイと、複数個のシフトレジスタが直列接続された１本分のシフトレジスタが分割されて構成されるとともに、分割後のシフトレジスタが複数個のシフトレジスタを含むよう構成された複数のシフトブロックと、前記メモリセルアレイおよび前記シフトブロックに接続するとともに、起動時に前記メモリセルアレイ内の自装置データを前記シフトブロックの何れかに格納させるデータセット部と、を備え、前記データセット部は、前記シフトブロックの何れか１つを順番に指定したシフトブロックアドレスを前記各シフトブロックに送信するとともに、前記自装置データを前記シフトブロックアドレスで指定したシフトブロックに送信し、前記各シフトブロックは、前記分割後のシフトレジスタを制御する制御部を有するとともに、前記制御部は、前記シフトブロックアドレスによって自らのシフトブロックが指定されている場合に、前記自装置データを自らのシフトブロック内のシフトレジスタに格納させることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイ内に格納しておいた自装置に関するデータを、起動時に高速かつ低消費電流でシフトレジスタに設定することが可能になるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図２】図２は、自装置情報格納部の構成を示す図である。
【図３】図３は、シフトブロック群の構成を示す図である。
【図４】図４は、自装置情報格納部の動作例を示す図である。
【図５】図５は、自装置情報格納部の他の動作例を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１２】
（実施の形態）
図１は、実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。本実施の形態の不揮発性半導体記憶装置１００は、自身の記憶素子アレイ内（メモリセルアレイ群Ｓ１〜Ｓ３２）に自身の救済情報、動作に必要なタイミングのトリミング値、動作に必要な電圧のトリミング値などを記憶する装置である。不揮発性半導体記憶装置１００は、電圧発生回路２１、メモリセルアレイ群Ｓ１〜Ｓ３２、自装置情報格納部１０、ノーマルデータアクセス部３０を有している。
【００１３】
電圧発生回路２１は、電圧を発生させるとともに、発生させた電圧をメモリセルアレイ群Ｓ１〜Ｓ３２に供給する回路である。電圧発生回路２１は、自装置情報格納部１０に格納されている電圧のトリミング値などに基づいて、発生させる電圧値を制御する。
【００１４】
メモリセルアレイ群Ｓ１〜Ｓ３２は、データを格納する不揮発性のメモリセルアレイを備えている。メモリセルアレイ群Ｓ１〜Ｓ３２は、それぞれ同様の構成を有しているので、ここではメモリセルアレイ群Ｓ１の構成について説明する。メモリセルアレイ群Ｓ１は、アレイコントロール回路２２、シリアルデータ受信線（ＲＤ）２３、ノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６、第１のＳＡ（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）２７を有している。ノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６は２次元メモリアレイ構成をとっており、選択されたワード線と選択されたビット線の交点に存在するデータを蓄えるメモリセルへアクセスするものである。
【００１５】
アレイコントロール回路２２は、電圧発生回路２１および自装置情報格納部１０に接続されている。アレイコントロール回路２２は、ＲＤ２３を介してノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６を制御する。具体的には、メモリセルアレイ群Ｓ１に格納するデータをノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６内の何れかの位置に格納させる。アレイコントロール回路２２は、自装置情報格納部１０に格納されている不揮発性半導体記憶装置１００の救済情報（リダンダンシー）や動作に必要なタイミングのトリミング値などに基づいて、ノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６を制御する。
【００１６】
ＲＤ２３は、アレイコントロール回路２２に接続されるとともに、ノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６に接続されている。ＲＤ２３は、アレイコントロール回路２２からの信号をもとにノーマルセルアレイ２４、スペアセルアレイ２５、冗長・トリミングデータ格納用セルアレイ２６のいずれかのワード線を活性化する。
【００１７】
ノーマルセルアレイ２４は、不揮発性半導体記憶装置１００に記憶させる通常の動作時にデータを格納するメモリセルアレイである。スペアセルアレイ２５は、ノーマルセルアレイ２４の一部が不良などによって使えなくなった場合の予備用のメモリセルアレイである。冗長・トリミングデータ格納用セルアレイ２６は、冗長・トリミング値（起動時に必要となる自装置に関する自装置データ）などを格納するメモリセルアレイである。冗長・トリミング値は、不揮発性半導体記憶装置１００の救済情報（不良情報）（冗長格納しておいた冗長情報）、動作に必要なタイミングのトリミング値、動作に必要な電圧のトリミング値などである。
【００１８】
第１のＳＡ２７は、自装置情報格納部１０、ノーマルデータアクセス部３０に接続されている。第１のＳＡ２７は、メモリセルアレイ群Ｓ１に格納されているデータを増幅するセンスアンプである。
【００１９】
自装置情報格納部（データセット部）１０は、不揮発性半導体記憶装置１００の電源を立ち上げる際に、冗長・トリミングデータ格納用セルアレイ２６内に格納しておいた冗長・トリミング値を読み出して格納する。自装置情報格納部１０は、複数本のシフトレジスタ（後述のシフトレジスタＲ１ａ〜Ｒ１６ｄなど）を有している。自装置情報格納部１０内では、複数本のシフトレジスタが並列に接続されている。
【００２０】
自装置情報格納部１０は、メモリセルアレイ群Ｓ１〜Ｓ３２および電圧発生回路２１に接続されている。自装置情報格納部１０に格納された冗長・トリミング値のうち、不揮発性半導体記憶装置１００の救済情報やタイミングのトリミング値は、アレイコントロール回路２２に送られる。自装置情報格納部１０に格納された冗長・トリミング値のうち、電圧のトリミング値は、電圧発生回路２１に送られる。
【００２１】
ノーマルデータアクセス部３０は、自装置情報格納部１０およびメモリセルアレイ群Ｓ１〜Ｓ３２の各ＳＡ２７に接続されている。ノーマルデータアクセス部３０は、第１のＳＡ２７から送られてくる信号を増幅して自装置情報格納部１０に送る回路であり、第２のＳＡ（Ｓｅｃｏｎｄ  ＳＡ）３１、ＦＩＦＯ  ＯＣＤ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ／Ｏｆｆ  Ｃｈｉｐ  Ｄｒｉｖｅｒ）３２、ＤＱ３３、インプットレシーバ３４を有している。第１のＳＡ２７から送られてくる信号は、第２のＳＡ３１で増幅されてＦＩＦＯ  ＯＣＤ３２に送られる。
【００２２】
ＦＩＦＯ  ＯＣＤ３２は、ＦＩＦＯとＯＣＤ（Off-Chip−Driver）から構成されている。ＦＩＦＯは、第２のＳＡ３１で増幅された信号を蓄えるＦＩＦＯレジスタでありクロックに同期してデータをＯＣＤに送る。ＯＣＤ（Off-Chip−Driver）は、ＦＩＦＯから送られた信号をもとに外部バスをＰＡＤ３３を介して駆動するものである。インプットレシーバ３４は、ＰＡＤ３３を介して外部バスの信号を受信してChip内部に伝えるものである。インプットレシーバ３４は、第２のＳＡ３１を通じてメモリセルアレイ群Ｓ１〜Ｓ３２にデータを書き込む。
【００２３】
第２のＳＡ３１は、メモリセルアレイ群Ｓ１〜Ｓ３２の各ＳＡ２７と、それぞれ例えば１６本の信号線で接続されている。これにより、第２のＳＡ３１は、メモリセルアレイ群Ｓ１〜Ｓ３２と例えば５１２本の信号線で接続されている。また、第２のＳＡ３１とＦＩＦＯ  ＯＣＤ３２とは、例えば６４本の信号線で接続され、ＦＩＦＯ  ＯＣＤ３２は１６セットあり、例えば１６個のＰＡＤ３３ＤＱ＜０：１５＞に接続されている。また、インプットレシーバ３４も１６セットあり、１６個のＰＡＤ３３ＤＱ＜０：１５＞に接続されている。インプットレシーバ３４と第２のＳＡ３１とも６４本の信号線で接続されている。メモリセルアレイ群Ｓ１〜Ｓ３から第２のＳＡ３１に接続される５１２本の信号のうち１６本が自装置情報格納部１０へ接続される。
【００２４】
つぎに、自装置情報格納部１０の構成について説明する。図２は、自装置情報格納部の構成を示す図である。自装置情報格納部１０は、冗長・トリミング値セット回路１１と、この冗長・トリミング値セット回路１１に接続された複数のシフトブロック（シフトブロックＢ１ａ〜Ｂ１ｄなど）を備えている。
【００２５】
本実施の形態の冗長・トリミング値セット回路１１は、複数本のシフトレジスタを並列に接続するとともに、各シフトレジスタを所定数で分割している。例えば、図２に示すように、冗長・トリミング値セット回路１１は、１６本のシフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘを並列に接続している。各シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘは、それぞれ直列接続された１本分のシフトレジスタ（複数個のシフトレジスタ）を有しており、各シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘ内では１本分のシフトレジスタがそれぞれ例えば４分割されている。換言すると、本実施の形態のシフトレジスタは、後述のシフトブロックアドレス（ＦＢＡ＜１：０＞）で指定できる数のシフトブロックに分割されている。
【００２６】
具体的には、シフトブロック群Ｂ１Ｘは、シフトブロックＢ１ａ〜Ｂ１ｄを含んで構成されている。同様に、シフトブロック群Ｂ２Ｘ〜Ｂ１６Ｘは、それぞれシフトブロックＢ２ａ，Ｂ２ｂ，Ｂ２ｃ，Ｂ２ｄ〜シフトブロックＢ１６ａ，Ｂ１６ｂ，Ｂ１６ｃ，Ｂ１６ｄを含んで構成されている。
【００２７】
シフトブロックＢ１ａ〜Ｂ１ｄは、シフトレジスタと、このシフトレジスタを制御する制御回路（シフトブロックコントロール回路）とをそれぞれ１つずつ有している。具体的には、シフトブロックＢ１ａは、制御回路Ｃ１ａおよびシフトレジスタＲ１ａを有し、シフトブロックＢ１ｂは、制御回路Ｃ１ｂおよびシフトレジスタＲ１ｂを有している。また、シフトブロックＢ１ｃは、制御回路Ｃ１ｃおよびシフトレジスタＲ１ｃを有し、シフトブロックＢ１ｄは、制御回路Ｃ１ｄおよびシフトレジスタＲ１ｄを有している。そして、制御回路Ｃ１ａ〜Ｃ１ｄが冗長・トリミング値セット回路１１に接続され、制御回路Ｃ１ａ〜Ｃ１ｄにそれぞれシフトレジスタＲ１ａ〜Ｒ１ｄが接続されている。シフトレジスタＲ１ａ〜Ｒ１ｄが、１本分のシフトレジスタである。
【００２８】
シフトブロック群Ｂ２Ｘ〜Ｂ１６Ｘは、それぞれシフトブロック群Ｂ１Ｘと同様の構成を有している。すなわち、シフトブロックＢ２ａ，Ｂ２ｂ，Ｂ２ｃ，Ｂ２ｄ〜シフトブロックＢ１６ａ，Ｂ１６ｂ，Ｂ１６ｃ，Ｂ１６ｄは、シフトレジスタと、このシフトレジスタを制御するシフトブロックコントロール回路とをそれぞれ１つずつ有している。具体的には、シフトブロックＢ２ａ〜Ｂ２ｄ〜シフトブロックＢ１６ａ〜Ｂ１６ｄは、それぞれ制御回路Ｃ２ａ，Ｃ２ｂ，Ｃ２ｃ，Ｃ２ｄ〜制御回路Ｃ１６ａ，Ｃ１６ｂ，Ｃ１６ｃ，Ｃ１６ｄおよびシフトレジスタＲ２ａ，Ｒ２ｂ，Ｒ２ｃ，Ｒ２ｄ〜シフトレジスタＲ１６ａ，Ｒ１６ｂ，Ｒ１６ｃ，Ｒ１６ｄを有している。そして、制御回路Ｃ２ａ〜Ｃ２ｄ〜制御回路Ｃ１６ａ〜Ｃ１６ｄが冗長・トリミング値セット回路１１に接続され、制御回路Ｃ２ａ〜Ｃ２ｄ〜制御回路Ｃ１６ａ〜Ｃ１６ｄにそれぞれシフトレジスタＲ２ａ〜Ｒ２ｄ〜シフトレジスタＲ１６ａ〜Ｒ１６ｄが接続されている。
【００２９】
図３は、シフトブロック群の構成を示す図である。図３では、冗長・トリミング値セット回路１１から冗長・トリミング値が格納されるシフトレジスタまでの回路構成図を示している。なお、図３では、シフトブロック群Ｂ２Ｘ〜Ｂ１６Ｘの図示を省略しており、シフトブロック群としてはシフトブロック群Ｂ１Ｘのみを図示している。
【００３０】
冗長・トリミング値セット回路１１からは３種類の信号線Ｌ１〜Ｌ３が出ており、この３種類の信号線Ｌ１〜Ｌ３が制御回路Ｃ１ａ〜Ｃ１ｄに接続されている。冗長・トリミング値セット回路１１と制御回路Ｃ１ａ〜Ｃ１ｄとは、それぞれシフトブロック（アドレス）を指定する信号線Ｌ１、クロック信号を送るための信号線Ｌ２、データ（冗長・トリミング値）を送るための信号線Ｌ３と、によって接続されている。
【００３１】
信号線Ｌ１へは、シフトブロックＢ１ａ〜Ｂ１ｄの何れかを指定するシフトブロックアドレス（ＦＢＡ＜０＞およびＦＢＡ＜１＞）として、ＦＢＡ＜１：０＞が配信される。信号線Ｌ１へは、起動時に発信されるクロックに同期してＦＢＡ＜１：０＞が配信される。シフトブロック群Ｂ１Ｘでは、信号線Ｌ１上にＦＢＡ＜１：０＞＝３（１：１）が送られることによって、シフトブロックＢ１ｄが選択され、ＦＢＡ＜１：０＞＝２（１：０）が送られるによって、シフトブロックＢ１ｃが選択される。また、信号線Ｌ１上にＦＢＡ＜１：０＞＝１（０：１）が送られることによって、シフトブロックＢ１ｂが選択され、ＦＢＡ＜１：０＞＝０（０：０）が送られることによって、シフトブロックＢ１ａが選択される。
【００３２】
また、信号線Ｌ２へは、起動時に発信されるクロックに同期して、クロック信号（シフトレジスタ用クロック）としてＦＣＫが送られ、信号線Ｌ３へは、起動時に発信されるクロックに同期して、データ信号（格納データ）としてＦＤ（冗長・トリミング値）（自装置に関する自装置データ）が送られる。
【００３３】
シフトブロック群Ｂ１Ｘ内では、ＦＢＡ＜１：０＞によって指定されたシフトブロックでのみＦＣＫが入力され、このＦＣＫが入力されたシフトブロックでのみＦＤが入力される。換言すると、各制御回路Ｃ１ａ〜Ｃ１ｄは、ＦＢＡ＜１：０＞によって選択された時だけ、シフトブロック内のシフトレジスタにＦＣＫ＜ｉ＞（ｉ＝０〜ｋ−１）を発信する。これにより、冗長・トリミングデータ格納用セルアレイ２６に格納された冗長・トリミング値を、パワーオン時（起動時）に高速に且つ消費電流を抑えて、セットすべきレジスタに格納することが可能となる。
【００３４】
このように、シフトブロックｋ（ｋ＝０，１，２，３）の制御回路Ｃ１ａ〜Ｃ１ｄは、ＦＣＫ、ＦＤ、ＦＢＡ＜１：０＞を受ける。そして、制御回路Ｃ１ａ〜Ｃ１ｄは、ＦＢＡ＜１：０＞で選択された場合に、ＦＣＫをＦＣＫ＜ｋ＞に伝え、ＦＤをＦＤ＜ｋ＞に伝える。これにより、ＦＣＫ＜ｋ＞とＦＤ＜ｋ＞とは各シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘ内のシフトレジスタに接続され、ＦＣＫ＜ｋ＞が動作しているシフトブロック群のシフトレジスタが動作する。
【００３５】
つぎに、不揮発性半導体記憶装置１００の動作について説明する。不揮発性半導体記憶装置１００に電源が投入されると、自装置情報格納部１０は、冗長・トリミングデータ格納用セルアレイ２６内に格納しておいた冗長・トリミング値を読み出して格納する。具体的には、冗長・トリミングデータ格納用セルアレイ２６内の冗長・トリミング値が第１のＳＡ２７で増幅される。そして、第１のＳＡ２７で増幅されたデータは第２のＳＡまでの１６本の配線を伝って自装置情報格納部１０へ送られる。
【００３６】
自装置情報格納部１０の冗長・トリミング値セット回路１１は、信号線Ｌ１〜Ｌ３にそれぞれＦＢＡ＜１：０＞、ＦＣＫ、ＦＤを送ることによって、シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘを制御する。
【００３７】
図４は、自装置情報格納部の動作例を示す図である。なお、ここではシフトブロック群の一例であるシフトブロック群Ｂ１Ｘと、冗長・トリミング値セット回路１１の動作について説明する。図４では、冗長・トリミング値セット回路１１およびシフトブロック群Ｂ１Ｘの動作タイミングの一例を示している。
【００３８】
冗長・トリミング値セット回路１１は、メモリセルアレイ群Ｓ１〜Ｓ３２からＦＤを受信する。冗長・トリミング値セット回路１１は、信号線Ｌ２上にクロック信号としてＦＣＫを送り出す。このＦＣＫは、信号線Ｌ２を介して制御回路Ｃ１ａ〜Ｃ１ｄに送られる。また、冗長・トリミング値セット回路１１は、信号線Ｌ３上にデータ信号（冗長・トリミング値）としてＦＤを送り出す。このＦＤは、信号線Ｌ３を介して制御回路Ｃ１ａ〜Ｃ１ｄに送られる。冗長・トリミング値セット回路１１は、格納すべきデータを全てシフトブロック群Ｂ１Ｘ内に格納するまで、シフトブロック群Ｂ１Ｘ内の全てのシフトブロックＢ１ａ〜Ｂ１ｄにＦＣＫ、ＦＤを送り出し続ける。
【００３９】
また、冗長・トリミング値セット回路１１は、ＦＤを受信すると、内部のカウンターを動作させてシフトブロック選択信号を発行する。シフトブロック選択信号で選択されたシフトブロックの制御回路のみが自らのシフトブロック内にＦＣＫとＦＤを配信する。例えば、ＦＢＡ＜１：０＞＝３の時にはシフトブロックＢ１ｄのみが動作し、ＦＢＡ＜１：０＞＝２の時には シフトブロックＢ１ｃのみが動作し、ＦＢＡ＜１：０＞＝１の時にはシフトブロックＢ１ｂのみが動作し、ＦＢＡ＜１：０＞＝０の時はシフトブロックＢ１ａのみが動作する。
【００４０】
例えば、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｄを指定するＦＢＡ＜１：０＞＝３を送り出す。制御回路Ｃ１ｄは、ＦＢＡ＜１：０＞＝３を受信すると、ＦＢＡ＜１：０＞＝３を受信している間だけ、ＦＣＫを入力してＦＤをシフトレジスタＲ１ｄに送る。換言すると、制御回路Ｃ１ｄは、ＦＢＡ＜１：０＞＝３を受信している間だけ、ＦＣＫとしてＦＣＫ＜３＞を入力し、ＦＣＫを入力している間だけＦＤとしてＦＯＵＴ＜３＞をシフトレジスタＲ１ｄに出力する。これにより、シフトレジスタＲ１ｄでは、制御回路Ｃ１ｄがＦＢＡ＜１：０＞＝３を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ〜Ｃ１ｃでは、ＦＣＫ、ＦＤを入力しない。
【００４１】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｃを指定するＦＢＡ＜１：０＞＝２を送り出す。制御回路Ｃ１ｃは、ＦＢＡ＜１：０＞＝２を受信すると、ＦＢＡ＜１：０＞＝２を受信している間だけ、ＦＣＫを入力してＦＤをシフトレジスタＲ１ｃに送る。換言すると、制御回路Ｃ１ｃは、ＦＢＡ＜１：０＞＝２を受信している間だけ、ＦＣＫとしてＦＣＫ＜２＞を入力し、ＦＣＫを入力している間だけＦＤとしてＦＯＵＴ＜２＞をシフトレジスタＲ１ｃに出力する。これにより、シフトレジスタＲ１ｃでは、制御回路Ｃ１ｃがＦＢＡ＜１：０＞＝２を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ，Ｃ１ｂ，Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００４２】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｂを指定するＦＢＡ＜１：０＞＝１を送り出す。制御回路Ｃ１ｂは、ＦＢＡ＜１：０＞＝１を受信すると、ＦＢＡ＜１：０＞＝１を受信している間だけ、ＦＣＫを入力してＦＤをシフトレジスタＲ１ｂに送る。換言すると、制御回路Ｃ１ｂは、ＦＢＡ＜１：０＞＝１を受信している間だけ、ＦＣＫとしてＦＣＫ＜１＞を入力し、ＦＣＫを入力している間だけＦＤとしてＦＯＵＴ＜１＞をシフトレジスタＲ１ｂに出力する。これにより、シフトレジスタＲ１ｂでは、制御回路Ｃ１ｂがＦＢＡ＜１：０＞＝１を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ，Ｃ１ｃ，Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００４３】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ａを指定するＦＢＡ＜１：０＞＝０を送り出す。制御回路Ｃ１ａは、ＦＢＡ＜１：０＞＝０を受信すると、ＦＢＡ＜１：０＞＝０を受信している間だけ、ＦＣＫを入力してＦＤをシフトレジスタＲ１ａに送る。換言すると、制御回路Ｃ１ａは、ＦＢＡ＜１：０＞＝０を受信している間だけ、ＦＣＫとしてＦＣＫ＜０＞を入力し、ＦＣＫを入力している間だけＦＤとしてＦＯＵＴ＜０＞をシフトレジスタＲ１ａに出力する。これにより、シフトレジスタＲ１ａでは、制御回路Ｃ１ａがＦＢＡ＜１：０＞＝０を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ｂ〜Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００４４】
自装置情報格納部１０に格納された冗長・トリミング値のうち、不揮発性半導体記憶装置１００の救済情報やタイミングのトリミング値は、アレイコントロール回路２２に送られる。これにより、アレイコントロール回路２２は、救済情報に基づいて、救済情報に対応するデータをスペアセルアレイ２５から抽出し、第１のＳＡ２７に送る。また、アレイコントロール回路２２は、第１のＳＡ２７へ出力するデータのタイミングを、タイミングのトリミング値に基づいて補正する。
【００４５】
自装置情報格納部１０に格納された冗長・トリミング値のうち、電圧のトリミング値は、電圧発生回路２１に送られる。電圧発生回路２１は、自装置情報格納部１０に格納されている電圧のトリミング値などに基づいて、発生させる電圧値を補正する。
【００４６】
このように、シフトレジスタＲ１ａ〜シフトレジスタＲ１ｄを順番に動作させることにより、パワーオン時の消費電流を１／（１本当たりのシフトブロック数）に削減することが可能となる。本実施の形態では、シフトレジスタをシフトレジスタＲ１ａ〜シフトレジスタＲ１ｄに４分割しているので、シフトレジスタを１本で構成して動作させる場合と比べて消費電流を１／４に抑えることが可能となる。
【００４７】
なお、図４では、冗長・トリミング値セット回路１１が、格納すべきデータを全てシフトブロック群Ｂ１Ｘ内に格納するまでＦＤを送り出し続ける場合について説明したが、冗長・トリミング値セット回路１１は、シフトブロック選択信号で選択されるシフトブロックの制御回路へのみＦＤを配信してもよい。
【００４８】
図５は、自装置情報格納部の他の動作例を示す図である。なお、ここではシフトブロック群の一例であるシフトブロック群Ｂ１Ｘと、冗長・トリミング値セット回路１１の動作について説明する。図５では、冗長・トリミング値セット回路１１およびシフトブロック群Ｂ１Ｘの動作タイミングの一例を示している。図５に示す動作処理のうち図４に示す動作処理と同様の動作処理についてはその説明を省略する。
【００４９】
冗長・トリミング値セット回路１１は、信号線Ｌ２上にクロック信号としてＦＣＫを送り出す。このＦＣＫは、信号線Ｌ２を介して制御回路Ｃ１ａ〜Ｃ１ｄに送られる。また、冗長・トリミング値セット回路１１は、信号線Ｌ３上にＦＤを送り出す。このＦＤは、信号線Ｌ３を介して制御回路Ｃ１ａ〜Ｃ１ｄに送られる。冗長・トリミング値セット回路１１は、格納すべきデータを全てシフトブロック群Ｂ１Ｘ内に格納するまで、シフトブロック群Ｂ１Ｘ内の全てのシフトブロックＢ１ａ〜Ｂ１ｄにＦＣＫを送り出し続ける。また、冗長・トリミング値セット回路１１は、格納すべきデータを全てシフトブロック群Ｂ１Ｘ内に格納するまで、シフトブロック群Ｂ１Ｘ内の所定のシフトブロックにのみＦＤを送り出す。
【００５０】
冗長・トリミング値セット回路１１は、ＦＤを受信すると、内部のカウンターを動作させてシフトブロック選択信号を発行する。具体的には、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｄを指定するＦＢＡ＜１：０＞＝３を送り出す。これにより、シフトレジスタＲ１ｄでは、制御回路Ｃ１ａがＦＢＡ＜１：０＞＝３を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ〜Ｃ１ｃでは、ＦＣＫ、ＦＤを入力しない。
【００５１】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｃを指定するＦＢＡ＜１：０＞＝２を送り出す。これにより、シフトレジスタＲ１ｃでは、制御回路Ｃ１ｃがＦＢＡ＜１：０＞＝２を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ，Ｃ１ｂ，Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００５２】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ｂを指定するＦＢＡ＜１：０＞＝１を送り出す。これにより、シフトレジスタＲ１ｂでは、制御回路Ｃ１ｂがＦＢＡ＜１：０＞＝１を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ａ，Ｃ１ｃ，Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００５３】
次に、冗長・トリミング値セット回路１１は、信号線Ｌ１上にシフトブロックＢ１ａを指定するＦＢＡ＜１：０＞＝０を送り出す。これにより、シフトレジスタＲ１ａでは、制御回路Ｃ１ａがＦＢＡ＜１：０＞＝０を受信している間だけ、ＦＤを順番に格納していく。このとき、制御回路Ｃ１ｂ〜Ｃ１ｄでは、ＦＣＫ、ＦＤを入力しない。
【００５４】
このように、シフトブロック選択信号で選択されるシフトブロックの制御回路へのみＦＤを配信しているので、全てのシフトブロックの制御回路へＦＤを配信する場合よりもパワーオン時の消費電流を削減することが可能となる。
【００５５】
なお、本実施の形態では、各シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘ内で、１本分のシフトレジスタをそれぞれ４分割した場合について説明したが、１本分のシフトレジスタを５以上の数で分割してもよいし、３以下の数で分割してもよい。本実施の形態では、例えば、シフトレジスタＲ１ａ内に複数のシフトレジスタが含まれるよう、１本分のシフトレジスタを分割する。これにより、１本分のシフトレジスタを１つずつのシフトレジスタに分割し、各シフトレジスタと冗長・トリミング値セット回路１１とを接続する場合よりも簡易な構成となる。
【００５６】
また、本実施の形態では、シフトブロック群がシフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘの１６本である場合について説明したが、シフトブロック群Ｂ１Ｘ〜Ｂ１６Ｘは何本であってもよい。
【００５７】
また、本実施の形態では、自装置情報格納部１０（シフトレジスタ）内に冗長・トリミング値を格納する場合について説明したが、自装置情報格納部１０内へは不揮発性半導体記憶装置１００の救済情報、動作に必要なタイミングのトリミング値、電圧のトリミング値などの少なくとも１つを格納することとしてもよい。
【００５８】
このように実施の形態によれば、パワーオン時にシフトレジスタＲ１ａ〜シフトレジスタＲ１ｄを順番に動作させているので、パワーオン時の消費電流を１／（シフトブロック群の分割数）に削減することが可能となる。したがって、不揮発性半導体記憶装置１００の動作時に用いるメモリセルアレイ内の情報（冗長・トリミング値など）を、パワーオン時に高速かつ低消費電流でシフトレジスタに設定することが可能になる。
【００５９】
また、シフトブロック選択信号で選択されるシフトブロックの制御回路へのみＦＤを配信する場合には、全てのシフトブロックの制御回路へＦＤを配信する場合よりもパワーオン時の消費電流を削減することが可能となる。
【符号の説明】
【００６０】
１０  自装置情報格納部、１１  冗長・トリミング値セット回路、２４  ノーマルセルアレイ、２５  スペアセルアレイ、２６  冗長・トリミングデータ格納用セルアレイ、１００  不揮発性半導体記憶装置、Ｂ１ａ〜Ｂ１６ｄ  シフトブロック、Ｂ１Ｘ〜Ｂ１６Ｘ  シフトブロック群、Ｃ１ａ〜Ｃ１６ｄ  制御回路、Ｌ１〜Ｌ３  信号線、Ｒ１ａ〜Ｒ１６ｄ  シフトレジスタ、Ｓ１〜Ｓ３２  メモリセルアレイ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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