(57)【要約】【課題】所望の昇圧時間を満たしつつ、消費電流のピーク値を可及的に低減することが可能な半導体昇圧回路を提供する。【解決手段】クロック信号を受信し、このクロック信号を用いてチャージポンプ動作を行い、入力電位を設定電位まで昇圧するポンプ回路１と、ポンプ回路１の出力する電位が入力電位より大きく且つ設定電位より小さい所定の電位に達するまでの間、ＣＬＫ周期切替信号を出力せず、ポンプ回路の出力する電位が所定の電位に達すると、ＣＬＫ周期切替信号を出力する切替信号生成回路３と、ＣＬＫ周期切替信号を受信しない場合、周波数ｆ１のクロック信号を出力し、ＣＬＫ周期切替信号を受信する場合、周波数ｆ２（＞ｆ１）のクロック信号を出力するクロック信号生成回路２を備える。【選択図】図５
2011205789.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を受信し、前記クロック信号を用いてチャージポンプ動作を行い、入力電位を設定電位まで昇圧する、ポンプ回路と、
前記ポンプ回路の出力する電位が前記入力電位より大きく且つ前記設定電位より小さい所定の電位に達するまでの間、ＣＬＫ周期切替信号を出力せず、前記ポンプ回路の出力する電位が前記所定の電位に達すると、前記ＣＬＫ周期切替信号を出力する、切替信号生成回路と、
前記ＣＬＫ周期切替信号を受信しない場合、第１の周波数の前記クロック信号を出力し、前記ＣＬＫ周期切替信号を受信する場合、前記第１の周波数より大きい第２の周波数の前記クロック信号を出力する、クロック信号生成回路と、
を備えることを特徴とする半導体昇圧回路。
【請求項２】
請求項１に記載の半導体昇圧回路であって、
直列接続された複数の抵抗を有し、前記複数の抵抗の一端は前記ポンプ回路の出力端に接続され、他端は接地電位に接続され、前記設定電位より小さい第１のモニタ電位を生成する、第１の分圧回路を備え、
前記切替信号生成回路は、前記第１のモニタ電位が第１の基準電位より大きい場合に、前記ＣＬＫ周期切替信号を出力する、
ことを特徴とする半導体昇圧回路。
【請求項３】
請求項１に記載の半導体昇圧回路であって、
前記クロック信号生成回路は、前記設定電位を要求する高電位要求信号を受信すると、前記クロック信号を出力するものとして構成され、
前記切替信号生成回路は、前記高電位要求信号を受信し、前記高電位要求信号を受信してから所定の時間が経過すると、前記高電位要求信号を前記ＣＬＫ周期切替信号として出力する、遅延回路から構成される、
ことを特徴とする半導体昇圧回路。
【請求項４】
請求項１乃至３のいずれかに記載の半導体昇圧回路であって、
前記クロック信号生成回路は、前記ポンプ回路の出力する電位が前記設定電位に達すると、前記クロック信号の出力しないことを特徴とする半導体昇圧回路。
【請求項５】
請求項４に記載の半導体昇圧回路であって、
直列接続された複数の抵抗を有し、前記複数の抵抗の一端は前記ポンプ回路の出力端に接続され、他端は接地電位に接続され、第２のモニタ電位を生成する、第２の分圧回路と、
前記第２のモニタ電位と、第２の基準電位とを比較し、前記第２のモニタ電位が前記第２の基準電位よりも小さい場合、前記クロック信号生成回路が動作するために必要なイネーブル信号を出力し、前記第２のモニタ電位が前記第２の基準電位よりも大きい場合、前記イネーブル信号を出力しない、出力電位モニタ回路と、
を備えることを特徴とする半導体昇圧回路。
【請求項６】
請求項１に記載の半導体昇圧回路であって、
直列接続された複数の抵抗を有し、前記複数の抵抗の一端は前記ポンプ回路の出力端に接続され、他端は接地電位に接続され、第１のモニタ電位と、前記第１のモニタ電位より小さい第２のモニタ電位とを生成する、分圧回路と、
前記第２のモニタ電位と、基準電位とを比較し、前記第２のモニタ電位が前記基準電位よりも小さい場合、前記クロック信号生成回路が動作するために必要なイネーブル信号を出力し、前記第２のモニタ電位が前記基準電位よりも大きい場合、前記イネーブル信号を出力しない、出力電位モニタ回路と、
を備え、
前記切替信号生成回路は、前記第１のモニタ電位が前記基準電位より小さい場合、前記ＣＬＫ周期切替信号を出力せず、前記第１のモニタ電位が前記基準電位より大きい場合、前記ＣＬＫ周期切替信号を出力する、
ことを特徴とする半導体昇圧回路。
【請求項７】
クロック信号生成回路と、前記クロック信号生成回路から出力されるクロック信号を用いてチャージポンプ動作を行い、入力電位を設定電位まで昇圧するポンプ回路と、を備える半導体昇圧回路の制御方法であって、
前記ポンプ回路の出力電位をモニタし、
前記出力電位が前記入力電位より大きく且つ前記設定電位より小さい所定の電位に達するまでの間、第１の周波数の前記クロック信号を前記ポンプ回路に出力するように、前記クロック信号生成回路を制御し、
前記出力電位が前記所定の電位に達すると、前記第１の周波数よりも大きい第２の周波数の前記クロック信号を前記ポンプ回路に出力するように、前記クロック信号生成回路を制御する、
ことを特徴とする半導体昇圧回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体昇圧回路及びその制御方法、例えば、ＮＡＮＤ型フラッシュメモリに用いられる半導体昇圧回路及びその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等のＥＥＰＲＯＭでは、各種のメモリ動作（リード動作、プログラム動作、イレース動作等）を行う際、外部電源の電圧よりも高い電圧をメモリセルアレイに供給する必要がある。この高い電圧は、ＮＡＮＤ型フラッシュメモリに設けられた昇圧回路により供給される。このような昇圧回路として、直列接続されたＭＯＳトランジスタと、ＭＯＳトランジスタ間のノードに接続されたキャパシタとを備えるチャージ・ポンプ回路（以下、単に「ポンプ回路」という。）が一般的に用いられる（例えば、特許文献１参照）。
【０００３】
従来、消費電力の低減を図った昇圧回路が開示されている（特許文献２）。この昇圧回路では、昇圧中はリングオシレータの発振周期を短くし、昇圧終了後に発振周期を長くする。これにより、発振器を構成するリングオシレータに流れるＡＣ電流を削減し、昇圧後の消費電力を低減するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４１２１８号公報
【特許文献２】特開平１１−３２８９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は所望の昇圧時間を満たしつつ、消費電流のピーク値を可及的に低減することが可能な半導体昇圧回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、クロック信号を受信し、前記クロック信号を用いてチャージポンプ動作を行い、入力電位を設定電位まで昇圧する、ポンプ回路と、前記ポンプ回路の出力する電位が前記入力電位より大きく且つ前記設定電位より小さい所定の電位に達するまでの間、ＣＬＫ周期切替信号を出力せず、前記ポンプ回路の出力する電位が前記所定の電位に達すると、前記ＣＬＫ周期切替信号を出力する、切替信号生成回路と、前記ＣＬＫ周期切替信号を受信しない場合、第１の周波数の前記クロック信号を出力し、前記ＣＬＫ周期切替信号を受信する場合、前記第１の周波数より大きい第２の周波数の前記クロック信号を出力する、クロック信号生成回路と、を備える半導体昇圧回路が提供される。
【０００７】
本発明の別態様によれば、クロック信号生成回路と、前記クロック信号生成回路から出力されるクロック信号を用いてチャージポンプ動作を行い、入力電位を設定電位まで昇圧するポンプ回路と、を備える半導体昇圧回路の制御方法であって、前記ポンプ回路の出力電位をモニタし、前記出力電位が前記入力電位より大きく且つ前記設定電位より小さい所定の電位に達するまでの間、第１の周波数の前記クロック信号を前記ポンプ回路に出力するように、前記クロック信号生成回路を制御し、前記出力電位が前記所定の電位に達すると、前記第１の周波数よりも大きい第２の周波数の前記クロック信号を前記ポンプ回路に出力するように、前記クロック信号生成回路を制御する、半導体昇圧回路の制御方法が提供される。
【発明の効果】
【０００８】
本発明によれば、所望の昇圧時間を満たしつつ、消費電流のピーク値を可及的に低減できる。
【図面の簡単な説明】
【０００９】
【図１】ＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【図２】ポンプ回路の一例を示す回路図である。
【図３】ポンプ回路の消費電流と、ポンプ回路に入力されるクロック信号の周波数との関係を概略的に示す図である。
【図４】（ａ）はポンプ回路から出力された電位の時間波形のシミュレーション結果を示す図であり、（ｂ）はポンプ回路の消費電流の時間波形のシミュレーション結果を示す図である。
【図５】本発明の実施形態に係る半導体昇圧回路の構成を示す図である。
【図６】クロック信号生成回路の構成の一例を示す図である。
【図７】遅延機能付き多段インバータの一例を示す回路図である。
【図８】本実施形態に係るクロック信号生成回路から出力されるクロック信号の時間波形を示す図である。
【図９】（ａ）は本発明の実施形態に係るポンプ回路から出力された電位のシミュレーション波形を示す図であり、（ｂ）は本発明の実施形態に係るポンプ回路の消費電流のシミュレーション波形を示す図である。
【図１０】（ａ）は本発明の実施形態に係るポンプ回路から出力された電位のシミュレーション波形を示す図であり、（ｂ）は本発明の実施形態に係るポンプ回路の消費電流のシミュレーション波形を示す図である。
【図１１】本発明の実施形態の変形例に係る半導体昇圧回路の構成を示す図である。
【図１２】本発明の実施形態の別の変形例に係る半導体昇圧回路の構成を示す図である。
【図１３】ポンプ回路の動作を説明するためのタイムチャートである。
【発明を実施するための形態】
【００１０】
ＮＡＮＤ型フラッシュメモリの動作状態がスタンバイ（stand-by）状態からアクティブ（active）状態へ遷移すると、必要に応じて、ポンプ回路は、電源電圧を昇圧し、電源電圧よりも高い電圧をメモリセルアレイやその周りのデコーダ回路に供給する。このポンプ回路の昇圧動作により、例えば数100mAという大きな電流が急激に発生する。
【００１１】
このように電流が急激に増えると、電源電圧の揺れや電位の落込み、基準電圧の揺れや電位の浮きの原因となる。その結果、メモリチップ内のポンプ回路以外の回路や、このメモリチップを用いたチップセットの動作に悪影響を与えることが懸念される。
【００１２】
メモリの消費電流に対しては、消費電流を減らすために平均電流を抑えることはもとより、ノイズを減らすためにピーク電流を抑えることも求められる。前述の特許文献２の昇圧回路では消費電流のピークを抑制することはできず、上述の問題を解決することはできない。
【００１３】
次に、本発明の実施形態に係る半導体昇圧回路について説明する前に、ＮＡＮＤ型フラッシュメモリ及びポンプ回路の構成及び動作について説明する。
【００１４】
図１は、ＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００１５】
この図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１０１と、ロウデコーダ１０２と、半導体昇圧回路１０３と、制御回路１０４とを備えている。
【００１６】
メモリセルアレイ１０１は、複数のＮＡＮＤセルを有する。このＮＡＮＤセルは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１，ＳＴ２から構成される。メモリセルトランジスタＭＴは、データ保持可能な記憶素子であり、電荷を保持可能な電荷蓄積層と、電荷蓄積層上に形成された制御ゲートとを含む積層ゲートを備えている。そして、メモリセルトランジスタＭＴ０〜ＭＴ３１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ３１に接続されている。そして、メモリセルトランジスタＭＴ３１のドレインは選択トランジスタＳＴ１を介してビット線ＢＬに電気的に接続され、メモリセルトランジスタＭＴ０のソースは選択トランジスタＳＴ２を介してソース線ＳＬに電気的に接続されている。
【００１７】
ロウデコーダ１０２は、外部から与えられるアドレスに応じて、メモリセルアレイ１０１のワード線ＷＬを選択する。データの書き込み時には、いずれかのワード線ＷＬを選択し、選択したワード線にプログラム電圧ＶＰＧＭ（例えば２０ Ｖ）を印加するとともに、非選択のワード線に中間電圧ＶＰＡＳＳ等を印加する。また、データの読み出し時には、いずれかのワード線ＷＬを印加し、選択したワード線に読み出し電圧ＶＣＧＲを印加するとともに、非選択のワード線に電圧Ｖ
ＲＥＡＤを印加する。ここで、電圧ＶＰＡＳＳ、ＶＲＥＡＤは、共にメモリセルトランジスタＭＴをオン状態とする電圧である。データの消去時には、全ワード線ＷＬに０Ｖを印加し、メモリセルアレイ１０１が形成されているウェル領域に高電圧（例えば２０Ｖ）を印加する。
【００１８】
半導体昇圧回路１０３は、電源電圧を所望の電圧に昇圧するポンプ回路を有し、ロウデコーダ１０２に対して所要の電圧を供給する。
【００１９】
制御回路１０４は、外部からアドレス及びコマンドを受け取る。そして、受け取ったコマンドやアドレスに応じて半導体昇圧回路１０３を制御し、この半導体昇圧回路１０３に対して所要の電圧を発生するよう命令する。
【００２０】
次に、上記の半導体昇圧回路１０３に設けられるポンプ回路の構成及び動作について説明する。
【００２１】
図２は、ポンプ回路１の回路図の一例を示している。この図２に示すように、ポンプ回路１は、ＭＯＳトランジスタＴＲ１〜ＴＲ５と、キャパシタ（容量素子）Ｃ１〜Ｃ５と、インバータＩＮＶ１，ＩＮＶ２とを備えている。ここで、ＭＯＳトランジスタＴＲ１〜ＴＲ５は、ｎチャネルＭＯＳトランジスタを用いている。ＭＯＳトランジスタＴＲ１，ＴＲ２，・・・，ＴＲ５は、それぞれ、ドレインとゲートが接続されたダイオード接続の構成をとり、整流素子として動作する。なお、ＭＯＳトランジスタ及びキャパシタの個数は上記のものに限定されない。
【００２２】
図２からわかるように、ＭＯＳトランジスタＴＲ１，ＴＲ２，・・・，ＴＲ５は、直列接続されている。即ち、ＭＯＳトランジスタＴＲ１のドレインは電源電位ＶＤＤに接続され、ソースはノードＮ１を介してＭＯＳトランジスタＴＲ２のドレインに接続されている。以下同様に、ＭＯＳトランジスタＴＲ２のソースは、ノードＮ２を介してＭＯＳトランジスタＴＲ３のドレインに接続されている。ＭＯＳトランジスタＴＲ３のソースは、ノードＮ３を介してＭＯＳトランジスタＴＲ４のドレインに接続されている。ＭＯＳトランジスタＴＲ４のソースは、ノードＮ４を介してＭＯＳトランジスタＴＲ５のドレインに接続されている。ＭＯＳトランジスタＴＲ５のソースは、ノードＮ５を介してポンプ回路１の出力端子ＶＯＵＴに接続されている。
【００２３】
また、図２からわかるように、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４及びＣ５の一端は、ノードＮ１，Ｎ２，Ｎ３，Ｎ４及びＮ５にそれぞれ接続されている。そして、キャパシタＣ１及びＣ３の他端はインバータＩＮＶ１の出力端に接続され、キャパシタＣ２及びＣ４の他端はインバータＩＮＶ２の出力端に接続されている。キャパシタＣ５の他端は接地電位ＶＳＳに接続されている。
【００２４】
インバータＩＮＶ１はクロック信号が入力されるＣＬＫ端子に接続され、ＢＳＴ（ブースト）信号を出力する。インバータＩＮＶ２は、インバータＩＮＶ１の出力端に接続され、ＢＳＴ信号の反転信号であるＢＳＴＢ信号を出力する。即ち、ＢＳＴ信号とＢＳＴＢ信号は、互いに発生タイミングが重ならない、いわゆる２相クロックである。
【００２５】
次に、図１３を用いて、上記の構成を有するポンプ回路１の動作について説明する。図１３は、ポンプ回路１の動作波形の一例を示している。
【００２６】
前述のように、ポンプ回路１が受信するクロック信号に合わせて、ＢＳＴ信号及びＢＳＴＢ信号は互いに重ならないように、ＨｉｇｈからＬｏｗ、及びＬｏｗからＨｉｇｈへと交互に切替わる。図１３に示す例では、ＢＳＴ信号及びＢＳＴＢ信号のＨｉｇｈレベルは電源電圧の３Ｖであり、Ｌｏｗレベルは基準電圧の０Ｖである。
【００２７】
図１３に示すように、期間Ｔ１において、ＢＳＴ信号はＬｏｗからＨｉｇｈに移行し、ＢＳＴＢ信号はＨｉｇｈからＬｏｗに移行する。すると、ＢＳＴ信号の上昇に伴いキャパシタＣ１の一端の電位が上昇し、容量カップリングにより、ノードＮ１の電位が上がる。同様に、キャパシタＣ３の一端の電位の上昇により、ノードＮ３の電位が上がる。一方、キャパシタＣ２の一端の電位は下降し、容量カップリングにより、ノードＮ２の電圧が下がる。よって、図１３からわかるように、期間Ｔ１が経過した直後においては、ノードＮ１の電位はノードＮ２の電位より大きくなる（ＶＮ１＞ＶＮ２）。このため、期間Ｔ２においては、ノードＮ１からノードＮ２に電流が流れる。そして、図１３からわかるように、ノードＮ１の電位は次第に下がっていき、逆にノードＮ２の電位は次第に上がっていく。ＭＯＳトランジスタＴＲ２〜ＴＲ５の閾値電圧を０V付近に設定した場合、期間Ｔ２の時間が十分長ければ、ノードＮ１とノードＮ２の電位がほぼ等しくなるまでノードＮ２が充電される。なお、この間、ノードＮ３の電位はノードＮ２よりも大きいが（ＶＮ３＞ＶＮ２）、ノードＮ３からノードＮ２方向に電流は流れない。これは、ダイオード接続されたＭＯＳトランジスタＴＲ３が整流素子として機能し、逆方向電流は流れないためである。
【００２８】
その後、図１３に示すように、期間Ｔ３において、ＢＳＴ信号はＨｉｇｈからＬｏｗに移行し、ＢＳＴＢ信号はＬｏｗからＨｉｇｈに移行する。すると、容量カップリングにより、ノードＮ１及びノードＮ３の電位が下がり、ノードＮ２の電位が上がる。このため、期間Ｔ４において、ノードＮ１はＭＯＳトランジスタＴＲ１を介して電源ＶＤＤから充電され、ノードＮ３はＭＯＳトランジスタＴＲ２を介してノードＮ２から充電される。
【００２９】
上述のように、期間Ｔ２では、ノードＮ１からノードＮ２へ、及びノードＮ３からノードＮ４へそれぞれ電流が流れる。一方、期間Ｔ４では、電源ＶＤＤからノードＮ１へ、及びノードＮ２からノードＮ３へそれぞれ電流が流れる。
【００３０】
ノードＮ３とノードＮ４、及び、ノードＮ４とノードＮ５についても上記と同様に動作する。これにより、電流は、電源ＶＤＤ側から出力端子ＶＯＵＴ側に流れる。
【００３１】
ポンプ回路１は、期間Ｔ１〜期間Ｔ４の一連の動作を繰り返すことにより、出力端子ＶＯＵＴ（ノードＮ５）を充電し、出力電位を上昇させる。
【００３２】
出力端子ＶＯＵＴの電位が低い場合、期間Ｔ１直後のノードＮ１とノードＮ２の電位差は大きく、このため、期間Ｔ２において流れる電流は比較的大きい。その後、出力端子ＶＯＵＴが充電されてくると、期間Ｔ１直後のノードＮ１とノードＮ２の電位差は出力電位が低い場合と比較して小さいものとなる。よって、期間Ｔ２においてノードＮ１からノードＮ２へ流れる電流は、出力電位が上昇するにつれて小さくなる。このことは、ノードＮ１とノードＮ２間だけでなく、他のノード間、即ち、電源ＶＤＤからノードＮ１、ノードＮ２からノードＮ３、ノードＮ３からノードＮ４、及びノードＮ４からノードＮ５（ＶＯＵＴ）に関しても同様である。したがって、出力端子ＶＯＵＴ（ノードＮ５）の充電が進むにつれて、出力電流は低下する。つまり、電源ＶＤＤからノードＮ１，Ｎ２，Ｎ３，Ｎ４を経由して出力端子ＶＯＵＴへ流れる電流が少なくなる。この結果、出力端子ＶＯＵＴの充電が進むにつれて、消費電流も減っていくこととなる。
【００３３】
図３は、ポンプ回路の消費電流と、ポンプ回路に入力されるクロック信号の周波数との関係を概略的に示している。この図３に示すように、クロック信号の周波数を上げると、これにほぼ比例して、消費電流が大きくなる。
【００３４】
図４は、ポンプ回路１の動作をシミュレーションした結果を示している。図４（ａ）は、ポンプ回路１の出力電位ＶＯＵＴの時間波形を示し、図４（ｂ）は、ポンプ回路１の消費電流Ｉの時間波形を示している。このシミュレーションでは、電源電位ＶＤＤを３Ｖ、クロック信号の周期を１００ｎｓとした。
【００３５】
図４（ｂ）の時間波形（１）からわかるように、ポンプ回路１を起動した直後から消費電流が急増し、時刻２μＳｅｃ付近で消費電流はピークに達している。これは、クロック信号の周波数が比較的高く、電荷の転送効率が良い上に、昇圧過程の当初はキャパシタＣ５の充電率が低いためである。そして、消費電流はピークに達した後、ポンプ回路１のキャパシタＣ１〜Ｃ４の充電率が上昇するにつれて減少していく。
【００３６】
このように昇圧過程において消費電流が急増する結果、前述したように、電源線にノイズが発生し、メモリの誤動作を引き起こすおそれがあるという問題がある。
【００３７】
本発明は上述の技術的認識に基づいてなされたものである。即ち、上記問題を解決するために、昇圧を開始してから所定の期間はクロック信号の周波数を小さくし、それにより、消費電流のピーク値を低減させ、電流の急激な変化を抑える。そして、所定の期間が経過するとクロック信号の周波数を大きくすることで、昇圧速度を早め、所要の昇圧時間を確保する。
【００３８】
以下、図面を参照しながら、本発明の実施形態に係る半導体昇圧回路について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【００３９】
図５は、本実施形態に係る半導体昇圧回路１０の構成を示している。この図５からわかるように、半導体昇圧回路１０は、ポンプ回路１と、クロック信号生成回路２と、切替信号生成回路３と、出力電位モニタ回路４と、基準電位発生回路５と、分圧回路６，７とを備える。
【００４０】
次に、半導体昇圧回路１０の各構成要素について説明する。
【００４１】
ポンプ回路１は、前述のようにクロック信号を用いてチャージポンプ動作を行い、外部の電源から入力される入力電位を設定電位まで昇圧する。即ち、前に詳述したように、ポンプ回路１は、ダイオード接続されたＭＯＳトランジスタで構成された整流素子を介して、直列接続された複数の充電可能なノードＮ１〜Ｎ５を有する。ノードＮ１〜Ｎ４はそれぞれキャパシタＣ１〜Ｃ４の一端と接続されている。キャパシタＣ１〜Ｃ４の他端にはクロック信号が供給される。キャパシタＣ２，Ｃ４には、キャパシタＣ１，Ｃ３に入力されるクロック信号の逆相のクロック信号が入力される。ポンプ回路１は、ノードＮ１〜Ｎ５に蓄積された電荷を、上記のクロック信号に同期して出力端子側のノードに順次転送する。ポンプ回路１は、電源電圧とキャパシタＣ１〜Ｃ４の電圧を重畳した電圧を出力する。
【００４２】
なお、このポンプ回路１の昇圧速度は、クロック信号の周波数ｆが通常用いられる周波数の範囲にあるときは、ポンプ回路に入力されるクロック信号の周波数にほぼ比例する。
【００４３】
クロック信号生成回路２は、ポンプ回路１を動作させるためのクロック信号を出力する。このクロック信号生成回路２は、ＨＶ要求信号、及び出力電位モニタ回路４（後述）の出力するイネーブル信号の両方の信号を受信しているときに、クロック信号を出力する。ここで、ＨＶ要求信号は、前述の制御回路１０４から受信する高電位の出力要求信号である。
【００４４】
また、このクロック信号生成回路２は、ＣＬＫ周期切替信号を受信し、このＣＬＫ周期切替信号に応じて、出力するクロック信号の周波数（周期）を変化させる。即ち、ＣＬＫ周期切替信号を受信していないときのクロック信号の周波数（ｆ１）は、ＣＬＫ周期切替信号を受信しているときのクロック信号の周波数（ｆ２）よりも小さい（ｆ１＜ｆ２）。つまり、クロック信号生成回路２は、ＣＬＫ周期切替信号を受信すると、出力するクロック信号の周波数を大きくする。
【００４５】
切替信号生成回路３は、ポンプ回路１から出力される電位が所定の電位に達したかどうかを検知し、ＣＬＫ周期切替信号を出力する。より詳しくは、この切替信号生成回路３は、分圧回路６により生成されたモニタ電位（ＶＭＯＮＢ）を、基準電位発生回路５から出力される基準電位（ＶＲＥＦ）と比較する。そして、モニタ電位（ＶＭＯＮＢ）が基準電位より大きい場合には、ＣＬＫ周期切替信号をクロック信号生成回路２に出力する。これにより、ポンプ回路１の出力電位が設定電位より小さい所定の電位に達すると、クロック信号生成回路２から出力されるクロック信号の周波数が大きくなる。
【００４６】
出力電位モニタ回路４は、ポンプ回路１から出力される電位が設定電位に達したかどうかを検知するためのものであり、分圧回路７により生成されたモニタ電位（ＶＭＯＮＡ）を、基準電位発生回路５から出力される基準電位（ＶＲＥＦ）と比較する。そして、モニタ電位（ＶＭＯＮＡ）が基準電位より小さい場合には、イネーブル信号をクロック信号生成回路２に出力し、逆に、モニタ電位（ＶＭＯＮＡ）が基準電位より大きい場合には、イネーブル信号をクロック信号生成回路２に出力しない。
【００４７】
即ち、ポンプ回路１の出力電位が設定電位に達すると、出力電位モニタ回路４はイネーブル信号の出力を止める。その結果、クロック信号生成回路２はクロック信号の出力を停止し、ポンプ回路１を停止させる。その後、出力電位が設定電位を下回ると、出力電位モニタ回路４はイネーブル信号を出力する。それにより、クロック信号生成回路２はクロック信号を出力し、ポンプ回路１は動作を再開することになる。
【００４８】
なお、切替信号生成回路３、出力電位モニタ回路４は、例えば比較器を用いて構成される。
【００４９】
基準電位発生回路５は、基準電位（ＶＲＥＦ）を切替信号生成回路３及び出力電位モニタ回路４に出力する。なお、基準電位発生回路を２つ設けて（基準電位発生回路Ａ，基準電位発生回路Ｂ）、基準電位発生回路Ａから切替信号生成回路３に基準電位ＶＲＥＦ１を出力し、基準電位発生回路Ｂから出力電位モニタ回路４に基準電位ＶＲＥＦ２を出力するようにしてもよい。
【００５０】
分圧回路６は、直列接続された抵抗６ａと抵抗６ｂを有し、モニタ電位（ＶＭＯＮＢ）を生成する。図５に示すように、抵抗６ａの一端はポンプ回路１の出力端に接続され、抵抗６ｂの一端は接地電位に接続されている。モニタ電位ＶＭＯＮＢは、抵抗６ａと抵抗６ｂの接続点における電位である。
【００５１】
分圧回路７は、直列接続された抵抗７ａと抵抗７ｂを有し、モニタ電位（ＶＭＯＮＡ）を生成する。図５に示すように、抵抗７ａの一端はポンプ回路１の出力端に接続され、抵抗７ｂの一端は接地電位に接続されている。モニタ電位ＶＭＯＮＡは、抵抗７ａと抵抗７ｂの接続点における電位である。
【００５２】
なお、抵抗６ａ，６ｂ，７ａ，７ｂの抵抗値は、モニタ電位ＶＭＯＮＢがモニタ電位ＶＭＯＮＡよりも大きくなるように選択される（即ち、ＶＭＯＮＢ＞ＶＭＯＮＡ）。これにより、ポンプ回路１の出力電位が上昇していく過程において、イネーブル信号よりも先にＣＬＫ周期切替信号が発せられることになる。
【００５３】
次に、クロック信号生成回路２の構成例について説明する。図６はクロック信号生成回路２の構成の一例を示している。
【００５４】
図６からわかるように、クロック信号生成回路２は、多段インバータ遅延回路２ａ、及びＮＡＮＤゲート２ｂを有する。多段インバータ遅延回路２ａは、偶数段のインバータを有し、ＣＬＫ周期切替信号を受信した場合、遅延動作するものとして構成されている。ＮＡＮＤゲート２ｂは、ＨＶ要求信号、イネーブル信号及び多段インバータ遅延回路２ａの出力が入力される。ＮＡＮＤゲート２ｂは、ＨＶ要求信号とイネーブル信号の両方を受信しているとき、インバータとして機能する。ＮＡＮＤゲート２ｂの出力端は、ポンプ回路１のＣＬＫ端子及び多段インバータ遅延回路２ａの入力端子に接続されている。
【００５５】
上記の構成により、クロック信号生成回路２は、ＨＶ要求信号とイネーブル信号の両方を受信している場合、奇数個のインバータを有するリングオシレータを構成し、クロック信号を出力する。換言すれば、クロック信号生成回路２は、ＨＶ要求信号とイネーブル信号のうち少なくともいずれか一方受信しない場合には、ＣＬＫ周期切替信号の受信の有無に関わらず、クロック信号を出力しない。また、出力されるＣＬＫ信号の周波数に関しては、ＣＬＫ周期切替信号を受信しない場合、クロック信号の周波数はｆ１であり、ＣＬＫ周期切替信号を受信する場合は、クロック信号の周波数はｆ２（＞ｆ１）である。
【００５６】
次に、多段インバータ遅延回路２ａの構成例を、図７を用いて説明する。この図７からわかるように、多段インバータ遅延回路２ａは、バイアス回路２１及び多段インバータ回路２２を有する。
【００５７】
バイアス回路２１は、直列接続されたＰＭＯＳトランジスタ２１ｐ１、抵抗２１ｒ１及び抵抗２１ｒ２と、直列接続されたＰＭＯＳトランジスタ２１ｐ２とＮＭＯＳトランジスタ２１ｎ２とから構成され、カレントミラー回路として動作する。また、図７に示すように、ＮＭＯＳトランジスタ２１ｎ１が抵抗２１ｒ２に並列接続されている。このＮＭＯＳトランジスタ２１ｎ１のゲートは、ＣＬＫ周期切替信号が入力される端子と接続されている。
【００５８】
ＣＬＫ周期切替信号がＮＭＯＳトランジスタ２１ｎ１のゲートに入力すると、抵抗２１ｒ２は短絡されるため、ＰＭＯＳトランジスタ２１ｐ１を流れる電流Ｉ１は大きくなる。よって、ＰＭＯＳトランジスタ２１ｐ２を流れる電流Ｉ２も大きくなる。
【００５９】
図７からわかるように、多段インバータ回路２２は、４つのＣＭＯＳインバータ２２ａ，２２ｂ，２２ｃ，２２ｄと、４つのＰＭＯＳトランジスタ２２ｐ１〜２２ｐ４及び４つのＮＭＯＳトランジスタ２２ｎ１〜２２ｎ４と、６つのＭＯＳキャパシタ２２ｃ１，２２ｃ２，２２ｃ３，２２ｃ４，２２ｃ５，２２ｃ６とを有する。インバータ２２ａの入力端子はＮＡＮＤゲート２ｂの出力端子と接続されている。また、インバータ２２ｄの出力端子は、ＮＡＮＤゲート２ｂの入力端子と接続されている。
【００６０】
この図７に示す構成例では、インバータの動作速度を低下させるために、ＭＯＳキャパシタを各インバータ間に設け、さらに、インバータに流れる電流を制限するために、ＰＭＯＳトランジスタ２２ｐ１〜２２ｐ４及びＮＭＯＳトランジスタ２２ｎ１〜２２ｎ４を設けている。
【００６１】
より詳細には、ＰＭＯＳトランジスタ２２ｐ１は、ＣＭＯＳインバータ２２ａを構成するＰＭＯＳトランジスタのソースと電源の間に設けられ、ＮＭＯＳトランジスタ２２ｎ１は、ＣＭＯＳインバータ２２ａを構成するＮＭＯＳトランジスタのソースと接地電位の間に設けられる。このＰＭＯＳトランジスタ２２ｐ１及びＮＭＯＳトランジスタ２２ｎ１は、ＣＭＯＳインバータ２２ａを流れる電流を制限し、インバータの動作速度を調整するためのものである。ＰＭＯＳトランジスタ２２ｐ２〜２２ｐ４及びＮＭＯＳトランジスタ２２ｎ２〜２２ｎ４も同様に、インバータ２２ｂ〜２２ｄにそれぞれ接続され、インバータ２２ｂ〜２２ｄの動作速度を調整する。
【００６２】
次に、多段インバータ回路２２の動作について説明する。
【００６３】
ＣＬＫ周期切替信号を受信すると、ＮＭＯＳトランジスタ２１ｎ１がオンになり、ＰＭＯＳトランジスタ２１ｐ１のドレインと接地電位ＶＳＳの間の抵抗は抵抗２１ｒ１のみとなる。ＰＭＯＳトランジスタ２１ｐ１を流れる電流Ｉ１は、Ｉ１＝（ＶＤＤ−Ｖｔｈ）／Ｒで与えられる。ここで、ＶＤＤは電源電圧、ＶｔｈはＰＭＯＳトランジスタ２１ｐ１の閾値電圧、ＲはＰＭＯＳトランジスタ２１ｐ１のドレインと接地電位ＶＳＳの間の抵抗である。よって、ＣＬＫ周期切替信号を受信すると、バイアス回路２の電流Ｉ１，Ｉ２は大きくなる。その結果、ＰＭＯＳトランジスタ２２ｐ１〜２２ｐ４及びＮＭＯＳトランジスタ２２ｎ１〜２２ｎ４を流れる電流Ｉｐ，Ｉｎが大きくなり、インバータ２２ａ〜２２ｄの動作速度が速くなる。したがって、インバータ２２ａ〜２２ｄとＮＡＮＤゲート２ｂから構成されるリングオシレータの発振周波数は大きくなる。即ち、クロック信号生成回路２から出力されるクロック信号の周波数が大きくなる。
【００６４】
逆に、ＣＬＫ周期切替信号を受信しないときは、ＮＭＯＳトランジスタ２１ｎ１がオフであるから、ＰＭＯＳトランジスタ２１ｐ１のドレインと接地電位ＶＳＳの間の抵抗Ｒは、抵抗２１ｒ１と抵抗２１ｒ２の和となる。よって、電流Ｉ１，Ｉ２はＣＬＫ周期切替信号を受信しているときに比べて小さくなる。そのため、電流Ｉｐ，Ｉｎも小さくなり、インバータ２２ａ〜２２ｄの動作速度は遅くなる。従って、リングオシレータの発振周波数は、ＣＬＫ周期切替信号を受信しているときよりも小さくなる。
【００６５】
図８は、ポンプ回路１のＣＬＫ端子に入力されるクロック信号の波形を示している。この図からわかるように、クロック信号の周波数は、昇圧開始（時刻ｔ１）から所定の期間までは周波数ｆ１であり、その後の期間（時刻ｔ２以降）ではｆ１より大きい周波数ｆ２となる。
【００６６】
上述のように、本実施形態では、ポンプ回路に入力されるクロック信号の周波数を、昇圧を開始してから所定の期間だけ小さくし、出力電位が所定の電位に達すると、クロック信号の周波数を大きくする。その結果、図３に示した消費電流とクロック信号の周波数との関係からもわかるように、昇圧開始当初に現われる消費電流のピークを低減することができる。
【００６７】
本実施形態に係る半導体昇圧回路の動作シミュレーション結果を、図９及び図１０を用いて説明する。
【００６８】
図９（ａ）及び図９（ｂ）は、クロック信号の周期を、昇圧を開始してから２μＳｅｃの期間１６０ｎｓとし、それ以降は１００ｎｓとした場合の出力電位ＶＯＵＴと消費電流Ｉの時間波形（２）をそれぞれ示している。比較として、クロック信号の周期を昇圧開始以降１００ｎｓに保った場合の時間波形（１）も併せて示している。図９（ａ）及び図９（ｂ）からわかるように、クロック信号の周期を１００ｎｓに保つ場合に比べて、クロック信号の周期を大きくした影響で昇圧速度は若干低下するものの、消費電流のピークは大幅に低減している。
【００６９】
図１０（ａ）及び図１０（ｂ）は、図９（ａ）及び図９（ｂ）に示した出力電位と消費電流の時間波形（（１）及び（２））に加えて、比較のため、クロック信号の周期を昇圧開始以降１６０ｎｓに保った場合の時間波形（３）を示している。この図１０（ａ）及び図１０（ｂ）からわかるように、クロック信号の周期が昇圧開始時から１６０ｎｓに保った場合、消費電流のピークはさらに低減するものの、昇圧速度が大幅に低下してしまう。
【００７０】
図９及び図１０に示したように、本実施形態によれば、昇圧開始時以降クロック信号の周波数を高く保つ場合に比べて、消費電流のピークを大幅に低減することができる。さらに、昇圧開始時以降クロック信号の周期を低く保つ場合と比較して昇圧時間を短くすることができる。即ち、本実施形態によれば、昇圧に要する時間の増加を可及的に抑えつつ、消費電流のピークを大幅に低減することが可能となる。
【００７１】
次に、図１１及び図１２を用いて、本実施形態に係る半導体昇圧回路の２つの変形例を説明する。
【００７２】
図１１は、変形例１に係る半導体昇圧回路１０Ａの構成を示している。この図１１からわかるように、変形例１に係る半導体昇圧回路１０Ａは、上記の実施形態の２つの分圧回路６，７を、１つの分圧回路８にまとめたものである。分圧回路８は、切替信号生成回路３と出力電位モニタ回路４により共用される。この分圧回路８は、３つの抵抗、即ち抵抗８ａ、抵抗８ｂ及び抵抗８ｃを直列接続したものとして構成され、２つのモニタ電位（ＶＭＯＮＡ，ＶＭＯＮＢ）を生成する。図１１に示すように、抵抗８ａの一端はポンプ回路１の出力端子に接続され、抵抗８ｃの一端は接地電位に接続されている。モニタ電位ＶＭＯＮＢは抵抗８ａと抵抗８ｂの接続点の電位であり、モニタ電位ＶＭＯＮＡは抵抗８ｂと抵抗８ｃの接続点の電位である。
【００７３】
図１２は、変形例２に係る半導体昇圧回路１０Ｂの構成を示している。この図１２からわかるように、変形例２に係る半導体昇圧回路１０Ｂは、ＣＬＫ周期切替信号を生成するために、切替信号生成回路３及び分圧回路６に代えて、遅延回路９を切替信号生成回路として用いている。この遅延回路９は、ＨＶ要求信号を受信し、このＨＶ要求信号を受信してから所定の時間が経過すると、ＨＶ要求信号をＣＬＫ周期切替信号として出力するものである。この所定の時間（遅延時間）は、ポンプ回路１の出力電位が設定電位に達するまでの時間よりも小さい値として選択される。例えば、出力電位が前述のモニタ電位ＶＭＯＮＢに達するまでの時間を予め計測しておき、その時間を遅延時間とすることができる。なお、遅延回路９は、例えば記憶素子を用いたデジタル回路として構成してもよいし、ＣＲ時定数を用いたアナログ回路として構成してもよい。
【００７４】
変形例１及び変形例２によれば、上記の実施形態により得られる効果に加えて、分圧回路の数を減らすことができ、回路規模を低減されるという効果を得ることができる。
【００７５】
以上、本発明の実施形態及び２つの変形例について説明した。上記の説明では、ポンプ回路の昇圧過程において、クロック信号の周期を２段階に変化させたが（ｆ１→ｆ２）、本発明はこれに限らず、所要の昇圧時間を満足する範囲でクロック信号の周期を３段階以上に変化させてもよい。これにより、消費電流のピーク値をより低減することが可能になり、その結果ノイズの発生をさらに抑制することができる。
【００７６】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７７】
１  ポンプ回路（昇圧回路）
２  クロック信号生成回路
２ａ  多段インバータ遅延回路
２ｂ  ＮＡＮＤゲート
３  切替信号生成回路
４  出力電位モニタ回路
５  基準電位発生回路
６，７，８  分圧回路
６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，８ｃ  抵抗
９  遅延回路
１０，１０Ａ，１０Ｂ  半導体昇圧回路
２１  バイアス回路
２１ｐ１，２１ｐ２  ＰＭＯＳトランジスタ
２１ｎ１，２１ｎ２  ＮＭＯＳトランジスタ
２１ｒ１，２１ｒ２  抵抗
２２  多段インバータ回路
２２ａ，２２ｂ，２２ｃ，２２ｄ  インバータ
２２ｐ１，２１ｐ２，２１ｐ３，２１ｐ４  ＰＭＯＳトランジスタ
２２ｎ１，２２ｎ２，２２ｎ３，２２ｎ４  ＮＭＯＳトランジスタ
２２ｃ１，２２ｃ２，２２ｃ３，２２ｃ４，２２ｃ５，２２ｃ６  ＭＯＳキャパシタ
１００  ＮＡＮＤ型フラッシュメモリ
１０１  メモリセルアレイ
１０２  ロウデコーダ
１０３  半導体昇圧回路
１０４  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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