(57)【要約】【課題】ライトデータをマスクするときにビット線の電位の変動が生じないように制御する半導体メモリを提供する。【解決手段】データマスクを行わない第１のライトモードのときにデータ伝送線のプリチャージ電位を第１の電位とし、データマスクを行う第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。データマスクを行わないときは、好適にライトが行える電位にプリチャージを行い、データマスクを行うときは、ビット線の電位の変動を抑制する電位にプリチャージを行うことができる。【選択図】図１
2011044214.tif 000002
【特許請求の範囲】
【請求項１】
データマスクを行わない第１のライトモードのときにデータ伝送線のプリチャージ電位を第１の電位とし、データマスクを行う第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備えた半導体メモリ。
【請求項２】
前記第１のライトモードのときにライトデータによって前記プリチャージされたデータ伝送線を第２の電位にディスチャージするライトアンプと、
メモリセルアレイと、
前記データ伝送線とメモリセルアレイとの間に配置され、オンしたときに前記データ伝送線を前記メモリセルアレイの対応するビット線に接続する複数の選択スイッチと、
をさらに備え、
前記データ伝送線プリチャージ回路は前記第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位と前記第２の電位との中間電位とする制御を行う請求項１記載の半導体メモリ。
【請求項３】
前記データ伝送線プリチャージ回路が、前記ライトモードの如何に係わらず前記データ伝送線をあらかじめ第１の電位にプリチャージし、前記第２のライトモードのときは、前記プリチャージ電位を前記中間電位に変える制御を行う請求項２記載の半導体メモリ。
【請求項４】
前記データ伝送線が、正転信号と反転信号からなる相補信号を伝送するデータ伝送線対で構成され、前記第１のライトモードのときに前記第１の電位にプリチャージされたデータ伝送線対の一方のデータ伝送線を前記第２の電位にディスチャージする請求項２又は３記載の半導体メモリ。
【請求項５】
前記データ伝送線プリチャージ回路は、前記第１の電位にプリチャージする第１導電型のトランジスタと、前記プリチャージ電位を前記中間電位に変える第２導電型トランジスタとを含むことを特徴とする請求項３記載の半導体メモリ。
【請求項６】
前記データ伝送線プリチャージ回路は、電源が前記第２の電位に接続されたトランジスタを短時間オンさせることによって前記プリチャージ電位を前記中間電位に変える制御を行う請求項３又は５記載の半導体メモリ。
【請求項７】
前記データ伝送線プリチャージ回路の前記第２導電型トランジスタは、前記ライトアンプのディスチャージトランジスタを兼ねており、第２のライトモードのとき、前記第１のライトモードにおいて、第２の電位にディスチャージするより短時間オンさせることによって前記プリチャージ電位を前記中間電位に変える制御を行う請求項５記載の半導体メモリ。
【請求項８】
前記データ伝送線プリチャージ回路は、前記第１の電位と前記第２の電位との中間電位から電源が供給されるプリチャージ電位調整トランジスタを備え、前記プリチャージ電位調整トランジスタをオンさせることによって、前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行う請求項１乃至５いずれか１項記載の半導体メモリ。
【請求項９】
複数のビット線を有するメモリセルアレイと、
それぞれ前記複数のビット線のうち対応するビット線に接続された複数の選択スイッチと、
複数のライトアンプと、
それぞれ対応する前記ライトアンプと対応する複数の選択スイッチとを接続し、ライト時に前記ライトアンプの出力データを正転信号と反転信号からなる一対の相補信号として伝送する複数のデータ伝送線対と、
前記複数のデータ伝送線対を第１の電位にプリチャージした後、ライト時に前記複数のデータ伝送線対のうち、データマスクを行うデータ伝送線対のプリチャージ電位を中間電位に設定するデータ伝送線プリチャージ回路と、を備え、
前記中間電位は、ライト時にデータマスクを行わないデータ伝送線対の一方のデータ伝送線を前記ライトアンプがディスチャージする電位である第２の電位と前記第１の電位との中間電位である半導体メモリ。
【請求項１０】
ライト時に、前記データ伝送線プリチャージ回路が、前記複数のデータ伝送線対のうち、データマスクするデータ伝送線対のプリチャージ電位を第１の電位から前記中間電位に設定した後、
前記複数のライトアンプのうち、前記ライトマスクするデータ伝送線対以外のデータ伝送線対に対応するライトアンプは、対応するデータ伝送線対のうち、一方のデータ伝送線を第２の電位にディスチャージし、
前記複数の選択スイッチのうち、アドレスによって選択される複数の選択スイッチをオンし、前記複数のデータ伝送線対のうち、ライトマスクするデータ伝送線対以外のデータ伝送線対に接続されたライトアンプの出力するデータを前記メモリセルアレイに並列にライトする請求項９記載の半導体メモリ。
【請求項１１】
前記各データ伝送線対は、
それぞれ対応するライトアンプに接続されるメインデータ線対と、それぞれ前記複数の前記選択スイッチに接続される複数のローカルデータ線対と、
前記メインデータ線対と前記複数のローカルデータ線対とをそれぞれ接続する複数のローカルデータ線選択スイッチと、
を備え、
ライト時には、ライトアドレスに対応して前記複数のローカルデータ線選択スイッチのうち、対応するアドレスのローカルデータ線選択スイッチがオンし、しかる後に対応するアドレスの選択スイッチと、ライトマスクしないライトアンプの出力がオンし、
前記データ伝送線プリチャージ回路は、前記選択スイッチがオンする前にライトマスクするデータ伝送線対のプリチャージ電位を中間電位に設定する請求項９又は１０記載の半導体メモリ。
【請求項１２】
前記データ伝送線プリチャージ回路は、前記メインデータ線対のプリチャージ電位を前記中間電位に設定する請求項１１記載の半導体メモリ。
【請求項１３】
前記データ伝送線プリチャージ回路は、前記ローカルデータ線対のプリチャージ電位を前記中間電位に設定する請求項１１記載の半導体メモリ。
【請求項１４】
前記複数のビット線に接続された複数のセンスアンプをさらに備え、
前記ライトアンプを含む周辺回路には、前記第１の電位が電源電圧として与えられ、
前記メモリセルアレイ及び前記複数のセンスアンプには、前記第１の電位より前記第２の電位に近い第３の電位が電源電圧として与えられ、前記中間電位は、前記前記第３の電位、または、前記第１の電位と第３の電位との中間電位である請求項９乃至１３いずれか１項記載の半導体メモリ。
【請求項１５】
前記各データ伝送線対には、メインアンプが接続され、リード実行時には、前記メモリセルアレイから選択スイッチとデータ伝送線対を介してメインアンプへリードデータが伝送される請求項９乃至１４いずれか１項記載の半導体メモリ。
【請求項１６】
データ入出力端子と、データマスク端子と、コマンド入力端子と、を備え、前記コマンド入力端子から入力したライトコマンドに応答して、前記データ入出力端子とデータマスク端子とからクロックに同期してシリアル入力したライトデータ信号及びデータマスク信号に基づいて、前記複数のデータ伝送線対を介して前記メモリセルアレイに並列にライトが行われる請求項９乃至１５いずれか１項記載の半導体メモリ。
【請求項１７】
複数ビットのライトアンプと、
前記複数ビットのライトアンプにそれぞれ接続された複数ビットのデータ伝送線と、
前記各ビットのデータ伝送線に対して、それぞれ選択スイッチを介して接続された複数のフリップフロップ回路と、
前記複数のビットのデータを前記ライトアンプからデータ伝送線を介して選択スイッチにより選択したフリップフロップ回路にライトする前に、データマスクを行わないビットについて前記データ伝送線のプリチャージ電位を第１の電位とし、データマスクを行うデータ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ及び半導体装置に関する。特に、データマスクを行うライトモードとデータマスクを行わないライトモードを有する半導体メモリ及び半導体装置に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体装置の分野では、近年プロセスの微細化が進み、より大規模な半導体装置の実用化が可能となると共に、半導体装置の電源の低電圧化が進んでいる。半導体装置の電源の低電圧化に伴い、たとえば、ＤＲＡＭにおいてもメモリセルアレイの電圧が低電圧化されてきており、センスアンプ周辺の電源や信号の電圧変動を小さくすることが、以前より重要な課題になってきている。
【０００３】
一方、メモリ等の半導体装置では、データをライトする際に、データマスクを行う機能を有するものが知られている。例えば、特許文献１には、シンクロナスＤＲＡＭにおいて、クロック周波数の整数倍の速度でライトデータを入力すると共に、入力データと同期してデータマスク信号を入力し、ライトデータの１ビット毎にデータマスクを行うことのできる半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−４５５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明により与えられる。データマスクに関する課題について、ＤＲＡＭを例に説明する。データマスクを行わない通常のライトモード時においては、外部から受けたデータがライトアンプ、データ伝送線を伝い、カラムアドレスにて選択されたセンスアンプ部を経由してメモリセルに書き込まれる。
【０００６】
一方、データマスクを行うライトモード時においては、ライトアンプはデータ伝送線にデータを伝える動作を行わず、データ伝送線はプリチャージ状態のまま、カラムアドレスにて選択されたセンスアンプ部に繋がる。カラムアドレスによってデータ伝送線とセンスアンプとを接続する選択スイッチがオンしたときにチャージシェアによりセンスアンプ部のビット線の電位が変動する。
【０００７】
通常はこのビット線の電位の変動が起きてもセンスアンプのデータが破壊されることはない。しかし、プロセスばらつきによりしきい値のアンバランスが大きくなるとセンスアンプが誤反転することも考えられる。特に微細化に伴い、メモリセルアレイの電源電圧が下がってきているので、このデータマスクを行うライトモードに対する対策が必要になってきている。
【課題を解決するための手段】
【０００８】
本発明の１つの側面による半導体メモリは、データマスクを行わない第１のライトモードのときにデータ伝送線のプリチャージ電位を第１の電位とし、データマスクを行う第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。
【０００９】
また、本発明の他の側面による半導体メモリは、複数のビット線を有するメモリセルアレイと、それぞれ前記複数のビット線のうち対応するビット線に接続された複数の選択スイッチと、複数のライトアンプと、それぞれ対応する前記ライトアンプと対応する複数の選択スイッチとを接続し、ライト時に前記ライトアンプの出力データを正転信号と反転信号からなる一対の相補信号として伝送する複数のデータ伝送線対と、前記複数のデータ伝送線対を第１の電位にプリチャージした後、ライト時に前記複数のデータ伝送線対のうち、データマスクを行うデータ伝送線対のプリチャージ電位を中間電位に設定するデータ伝送線プリチャージ回路と、を備え、前記中間電位は、ライト時にデータマスクを行わないデータ伝送線対の一方のデータ伝送線を前記ライトアンプがディスチャージする電位である第２の電位と前記第１の電位との中間電位である。
【００１０】
本発明のさらに別な側面による半導体装置は、複数ビットのライトアンプと、前記複数ビットのライトアンプにそれぞれ接続された複数ビットのデータ伝送線と、前記各ビットのデータ伝送線に対して、それぞれ選択スイッチを介して接続された複数のフリップフロップ回路と、前記複数のビットのデータを前記ライトアンプからデータ伝送線を介して選択スイッチにより選択したフリップフロップ回路にライトする前に、データマスクを行わないビットについて前記データ伝送線のプリチャージ電位を第１の電位とし、データマスクを行うデータ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、データマスクを行うときと行わないときでそれぞれ異なる電位にデータ伝送線をプリチャージしてからライトを実行するので、データマスクを行わないときは、好適にライトが行える電位にプリチャージを行い、データマスクを行うときは、ビット線の電位の変動を抑制する電位にプリチャージを行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による半導体メモリ全体のブロック図である。
【図２】一実施例による半導体メモリのバンク０のブロック図である。
【図３】一実施例による半導体メモリにおけるバンク０のＤＱ０のブロック図である。
【図４】一実施例による半導体メモリにおいてデータマスクを行うライトモードにおける動作波形図である。
【図５】一実施例による半導体メモリにおけるリードライト制御回路の回路図である。
【図６】一実施例による半導体メモリの（ａ）データ伝送線プリチャージ回路及びライトアンプ回路の変形例の回路図と、（ｂ）データ伝送線プリチャージ回路の別な変形例の回路図である。
【図７】一実施例による半導体メモリにおいてデータマスクを行うビットとデータマスクを行わないビットのライトモードにおける動作波形図である。
【図８】一実施例による半導体メモリのデータ伝送線プリチャージ回路のさらに別な変形例の回路図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態の概要を述べると以下の通りである。一実施形態の半導体メモリは、データマスクを行わない第１のライトモードのときにデータ伝送線のプリチャージ電位を第１の電位とし、データマスクを行う第２のライトモードのときに前記データ伝送線のプリチャージ電位を前記第１の電位とは異なる電位とする制御を行うデータ伝送線プリチャージ回路を備える。従って、データマスクを行わないときは、高速なデータライトに適した電位にプリチャージを行い、データマスクを行うときは、データ伝送線に接続されるビット線の電位の変動を抑える電位にプリチャージを行うことができる。
【００１４】
なお、上記の構成によれば、データ伝送線のデータを受けるメモリセルアレイの側は、データマスクを行うか行わないかによって回路構成や動作を変える必要はない。また、複数ビットのデータを並列にライトする場合、ビット毎にデータマスクを行うか否かを設定することも容易にできる。
【００１５】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１６】
図１は、実施例１の半導体メモリ全体の構成を示すブロック図である。図１において、半導体メモリ１００は、８バンク構成のＤＤＲ３ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  ３  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。なお、ＤＤＲ３ＳＤＲＡＭはあくまで好適な実施例の一例であり、本発明の適用範内はＤＤＲ３ＳＤＲＡＭに限定されるものではない。ＤＲＡＭ以外の半導体メモリや、半導体メモリ以外の半導体装置に適用することも可能である。
【００１７】
半導体メモリ１００には、ＤＱ０〜ＤＱ１５の１６個のデータ入出力端子１０３が設けられている。各データ入出力端子１０３は、図示しない入出力回路を介して各バンクのリードライト制御回路１０２に接続されている。なお、バンク０〜バンク７のメモリセルアレイ領域１０１は、下位８ビット（ＤＱ０〜ＤＱ７）と上位８ビット（ＤＱ８〜ＤＱ１５）で（図中では左右に）分けて配置されている。その下位８ビットと上位８ビットの各バンクのメモリセルアレイ領域１０１毎にリードライト制御回路１０２が設けられており、１６個のデータ入出力端子（ＤＱ０〜ＤＱ１５）のうち、下位８ビットのデータ入出力端子（ＤＱ０〜ＤＱ７）は、下位８ビットが配置されたメモリセルアレイ領域に対応するリードライト制御回路１０２に接続され、上位８ビットのデータ入出力端子（ＤＱ８〜ＤＱ１５）は、上位８ビットが配置されたメモリセルアレイ領域１０１に対応するリードライト制御回路１０２に接続される。
【００１８】
また、ＬＤＭ端子１０５とＵＤＭ端子１０６はそれぞれ、下位８ビット（ＤＱ０〜ＤＱ７）と上位８ビット（ＤＱ８〜ＤＱ１５）のライトデータをデータマスクするための端子である。図示しないデータストローブ信号（ＤＱＳ）の立ち上がり、立下りの両エッジを基準にしてそれぞれ対応するデータ入出力端子（ＤＱ０〜７、ＤＱ８〜１５）からシリアルに入力されるデータの１ビット毎にマスクを行うか否かを切り換えることができる。
【００１９】
なお、ＬＤＭ端子は、各バンクのＤＱ０〜７が配置されたメモリセルアレイ１０１（図中では左側のメモリセルアレイ１０１）に対応するリードライト制御回路１０２に接続されている。同様に、ＵＤＭ端子は、各バンクのＤＱ８〜１５が配置されたメモリセルアレイ１０１（図中では右側のメモリセルアレイ１０１）に対応するリードライト制御回路１０２に接続されている。
【００２０】
図２は、半導体メモリ１００のバンク０のブロック図である。図２では、図１における下位ビット（ＤＱ０〜ＤＱ７）のバンク０と上位ビット（ＤＱ８〜ＤＱ１５）のバンク０のメモリセルアレイ領域１０１とリードライト制御回路１０２とを抜粋したものに相当する。下位ビット（ＤＱ０〜ＤＱ７）のリードライト制御回路１０２には、データ入出力端子（ＤＱ０〜ＤＱ７）と接続するバス配線であるリードライトバスＲＷＢＳとＬＤＭ端子１０５に接続されたＤＱ０〜ＤＱ７データマスク信号であるＬＤＭ信号が接続されている。同様に、上位ビット（ＤＱ８〜ＤＱ１５）のリードライト制御回路１０２には、データ入出力端子（ＤＱ８〜ＤＱ１５）と接続するリードライトバスＲＷＢＳとＤＱ８〜ＤＱ１５データマスク信号であるＬＤＭ信号が接続されている。
【００２１】
また、各リードライト制御回路１０２は、メインデータ伝送線（メインＩ／Ｏ線）ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂを介して各ビット（ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５）のメモリセルアレイ領域１０１に接続されている。メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは双方向のデータ伝送線で、ライトデータの書込み、リードデータの読出しのデータ伝送に用いられる。また、このデータ伝送線は、正転信号（Ｔｒｕｅ）と反転信号（Ｂａｒ）からなる相補信号を伝送するデータ伝送線である。
【００２２】
メモリセルアレイ領域１０１は、ビット毎（ＤＱ０〜ＤＱ１５）毎に分かれて配置されている。ビット毎のメモリセルアレイ領域１０１には、メモリセルアレイそのものの他、ローカルデータ伝送線（ローカルＩ／Ｏ線）ＬＩＯ＿Ｔ、ＬＩＯ＿Ｂと、選択スイッチ（Ｙスイッチ）、センスアンプ等が配置されている。ローカルデータ伝送線ＬＩＯ＿Ｔ、ＬＩＯ＿Ｂは、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとメモリセルアレイとを接続するデータ伝送線であり、選択スイッチは、ローカルデータ伝送線ＬＩＯ＿Ｔ、ＬＩＯ＿Ｂとメモリセルアレイのビット線とを接続するスイッチである。また、センスアンプは、メモリセルアレイのビット線に接続され、メモリセルから読み出したビット線の電位を増幅する。
【００２３】
リードライト制御回路１０２は、メモリセルアレイのリードライト動作を制御する回路である。ライト時には、リードライトバスＲＷＢＳを介してシリアルに送られてきた書込みデータはリードライト制御回路１０２で並列データに変換されてメモリセルアレイへ書き込みが行われる。例えば、ＤＤＲ３ＳＤＲＡＭの場合には、８ビットプリフェッチであるので、リードライトバスＲＷＢＳからシリアルに送られてきた書込みデータは、ここで８ビットの並列データに並び替えられ、データ伝送線を介して８ビット並列にメモリセルアレイに送られる。すなわち、ＤＱ０の１ビットに対してメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは、８組存在し、メモリセルアレイへは８ビット並列に書き込みが行われる（データマスクを行わない場合）。同様に、ＤＱ１〜ＤＱ１５の各ビットに対してメインＩ／Ｏ線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは、８組ずつ存在するので、ＤＱ０〜ＤＱ１５の１６ビット合計では、８組×１６ＤＱ＝１２８組のメインデータ伝送線が存在する。
【００２４】
図３は、半導体メモリ１００におけるバンク０のＤＱ０の一部を示すブロック図である。上述したようにバンク０のＤＱ０には、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿ＢがＭＩＯ０〜ＭＩＯ７の８組存在するが、図３では、１組のメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂを記載している。また、図３には、図２におけるバンク０のＤＱ０に関する部分のリードライト制御回路１０２とメモリセルアレイ領域１０１の回路が含まれる。図３において、メインデータ線プリチャージ回路（データ伝送線プリチャージ回路）３０２、ライトアンプ３０３、メインアンプ３０４が図２におけるリードライト制御回路１０２に相当し、その他のブロックがメモリセルアレイ領域１０１に相当する。
【００２５】
図３において、メインデータ線プリチャージ回路（データ伝送線プリチャージ回路）３０２は、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂのプリチャージを行う。なお、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは正転信号と反転信号からなる１対の相補信号を伝送する。メインデータ線プリチャージ回路３０２には、プリチャージを制御する信号として、プリチャージ信号（反転信号）ＰＣＨ−Ｂが接続されている。さらに、データマスクを行う第２のライトモードのときのプリチャージ電位を制御する信号としてライトアンプイネーブル信号ＷＡＥ、ＤＱ０〜ＤＱ７データマスク保持信号ＬＤＭＨ、データマスクプリチャージ信号ＬＤＭＰＲＥが接続されている。ＤＱ０〜ＤＱ７データマスク保持信号ＬＤＭＨは、上述した８ビットプリフェッチしたデータにそれぞれ対応する８ビットの信号で、８ビットのデータをＤＱ端子からシリアルにプリフェッチするのと同期してＬＤＭ端子から入力されたデータマスク信号ＬＤＭをライトコマンドの終了まで保持する信号である。データマスクを行う場合、データマスク保持信号ＬＤＭＨは、メモリセルアレイへのライトの実行時にハイレベルに活性化し、ライトの終了によりローレベルに非活性化する。なお、メインデータ伝送線プリチャージ回路３０２がプリチャージする電位については、後で詳しく説明する。
【００２６】
ライトアンプ３０３は、ライトコマンドを受けてライトアンプイネーブル信号ＷＡＥがハイレベルに活性化されているときに、リードライトバスＲＷＢＳから入力したＤＱ０信号の論理レベルに基づいて、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂを駆動し、書込みデータをメモリセルアレイ３０１ｎ（図３ではｎはＡ、Ｂのみ記載）に向けて出力する。
【００２７】
メインアンプ３０４は、リードコマンド実行時に、メモリセルアレイ３０１ｎからローカルデータ伝送線（ローカルデータ線対：ローカルＩ／Ｏ線）ＬＩＯｎＴ、ＬＩＯｎＢ（図３では、ｎはＡ、Ｂのみ記載）とメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂを伝送してきた読出しデータを増幅し、直列データに変換してリードライトバスＲＷＢＳへ出力する。
【００２８】
メモリセルアレイＡ３０１ＡとメモリセルアレイＢ３０１Ｂはビット線ＢＬＡｎＴ、ＢＬＡｎＢ、ＢＬＢｎＴ、ＢＬＢｎＢと図示しないワード線との交点に対応してＤＲＡＭセルがマトリクス状に配置されたメモリセルアレイである。ＤＲＡＭメモリセルアレイ内部の構成は周知であるのでここではこれ以上詳しく述べない。また、図３では、メモリセルアレイは３０１Ａと３０１Ｂの２つしか図示していないが、もっと多数設けてもよい。
【００２９】
各メモリセルアレイ３０１Ａ、３０１Ｂに対応してそれぞれロウアドレスに基づいて指定されたメモリセルアレイの指定されたワード線を駆動するワードドライバ３１１が設けられている。ワードドライバには、ｎマット選択信号（図３では、ｎはＡとＢ）が接続されている。ｎマット選択信号は、ＡＣＴコマンドによって行アドレスが指定されるとその指定アドレスに基づいて、活性化する信号であり、図３では、メモリセルアレイ３０１Ａ又はメモリセルアレイ３０１Ｂが選択されたときに、対応するＡマット選択信号又はＢマット選択信号が活性化する。ｎマット選択信号が活性化するとワードドライバ３１１は、指定された行アドレスに基づいて、指定されたワード線を活性化する。
【００３０】
また、各メモリセルアレイ３０１Ａ、３０１Ｂのビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂ等は、正転信号ＢＬＡ０Ｔ等と反転信号ＢＬＡ０Ｂ等とからなる一対の相補信号を伝送するビット線対として構成されており、それぞれビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂ等にはセンスアンプ３１０が接続されている。センスアンプ３１０は、指定されたワード線に対応するメモリセルから読み出したデータの増幅に用いられ、ＤＲＡＭセルのリフレッシュ時の書き戻しや、リードコマンドに対応してメモリセルのデータを外部に読み出すときに用いられる。
【００３１】
選択スイッチ（Ｙスイッチ：ＹＳＷＡｎ、ＹＳＷＢｎ）３０７は、ビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂ等とローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢ（図３ではｎはＡとＢ）とを接続するスイッチである。選択スイッチ３０７は、メモリセルアレイの各ビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂ等に対応して設けられ、それぞれ選択スイッチ選択信号ＹＳｎが接続されている。選択スイッチ選択信号ＹＳｎはカラムアドレスにより選択されたときにハイレベルに活性化され選択されたビット線対とローカルデータ伝送線対ＬＩＯｎＴ、ＬＩＯｎＢとを接続する。
【００３２】
ローカルデータ伝送線（ローカルデータ線対：ローカルＩ／Ｏ線）ＬＩＯｎＴ、ＬＩＯｎＢ（図３ではｎはＡとＢ）は、各メモリセルアレイ３０１ｎに対応して設けられているデータ伝送線である。各ローカルデータ伝送線は、ローカルデータ線選択スイッチ３０５を介してメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂに接続されている。この各メモリセルアレイ３０１ｎに対応して設けられたローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢとローカルデータ線選択スイッチ３０５を介して接続されたメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは、全体として、ライトアンプ３０３、メインアンプ３０４と各メモリセルアレイ３１０ｎとの間でデータを伝送するデータ伝送線として機能する。ローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢもメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂと同様に正転信号ＬＩＯｎＴと反転信号ＬＩＯｎＢとからなる一対の相補信号を伝送するデータ伝送線である。また、メモリセルアレイ３０１ｎから読み出したデータをメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂに伝送すると共に、ライトアンプ３０３からメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂを伝送されてきた書込みデータをメモリセルアレイ３０１ｎへ伝送する双方向のデータ伝送線である。
【００３３】
また、ローカルデータ線選択スイッチ（ＬＩＯＳＷ）３０５は、各ローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢに対応して設けられ、対応するローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢとメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとを接続する。ローカルデータ線選択スイッチ３０５には、ローカルデータ線選択スイッチ制御信号ＬＩＯＳＷｎ（図３では、ｎはＡとＢ）が接続され、ローカルデータ線選択スイッチ制御信号ＬＩＯＳＷｎがハイレベルに活性化されたときに対応するローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢとメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとを接続する。
【００３４】
ローカルデータ伝送線プリチャージ回路３０９は、各ローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢ毎に設けられている。各ローカルデータ伝送線プリチャージ回路３０９には、ｎマット選択信号（図３ではｎはＡ又はＢ）とプリチャージ信号ＰＣＨ−Ｂが接続されている。プリチャージ信号ＰＣＨ−Ｂは、プリチャージコマンドを実行するとローレベルに活性化され、各ローカルデータ伝送線ＬＩＯｎＴ、ＬＩＯｎＢをメモリセルアレイ３０１ｎの電源電圧（ＶＡＲＹ）とグランドレベルＶＳＳ＝０Ｖとの中間電圧１／２ＶＡＲＹにプリチャージする。また、ローカルデータ伝送線プリチャージ回路３０９に接続されたｎマット選択信号がＡＣＴコマンドを受けてハイレベルに活性化すると、そのローカルデータ伝送線対ＬＩＯｎＴ、ＬＩＯｎＢのプリチャージ電位は、周辺回路の電源電圧（ＶＰＥＲＩ）まで昇圧する。
【００３５】
図５は、図３において、ライトアンプ３０３からメモリセルアレイＡ３０１Ａのビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂまでのメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢと関連する回路のブロック内の回路構成まで示した回路図である。図５の回路構成について説明する。
【００３６】
図５において、ライトアンプ３０３、データ伝送線プリチャージ回路３０２Ａ、３０２Ｂは、周辺回路の電源であるＶＰＥＲＩから電源が供給される。一方、メモリセルアレイ及びセンスアンプ３１０は周辺回路の電源ＶＰＥＲＩより低電圧であるＶＡＲＹから電源が供給される。図５において、ＰチャンネルＭＯＳトランジスタの記号をＭＰ＿ＸＸで、ＮチャンネルＭＯＳトランジスタの記号をＭＮ＿ＸＸで示している。
【００３７】
図５において、データ伝送線プリチャージ回路は、プリチャージコマンドの実行によりプリチャージ信号ＰＣＨ−Ｂがローレベルに活性化したときにメインデータ伝送線対ＭＩＯ＿Ｔ、ＭＩＯ＿ＢをＶＰＥＲＩ電位にプリチャージするデータ伝送線プリチャージ回路３０２Ａと、データマスクを行うライトコマンドを受けてプリチャージ電位をＶＰＥＲＩ電位より低い電位に変更するデータ伝送線プリチャージ回路３０２Ｂにより構成される。
【００３８】
ライトアンプ３０３は、対応するデータマスク保持信号ＬＤＭＨがローレベルに非活性化され、ライトアンプイネーブル信号ＷＡＥがハイレベルに活性化されているときにＤＱ０信号の論理レベルに応じて、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの一方をＶＰＥＲＩ電位（ハイレベル）、他方をＶＳＳ電位（ローレベル）に設定する。なお、ローカルデータ線選択スイッチ３０５、選択スイッチ３０７はいずれかもＮチャンネルＭＯＳトランジスタで構成おり、ライトアンプ３０３が駆動するローレベル（ＶＳＳ電位）は容易にビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂまで伝送することができるが、ハイレベル（ＶＰＥＲＩ電位）は伝わりにくい。オンさせるときのゲート、ソース間の電位差が小さくなるためである。したがって、データマスクを行わないときは、データ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ、ＬＩＯＡＴ、ＬＩＯＡＢは高電位（ＶＰＥＲＩ電位）までプリチャージしておくことが望ましい。
【００３９】
センスアンプ３１０は、ＰＣＳ、ＮＣＳに電源が与えられると活性化し、ビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂの電位差を増幅する。また、図示しないビット線のプリチャージ回路により、ビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂはプリチャージコマンドの実行により同電位の中間電位（１／２ＶＡＲＹ電位）にプリチャージされる。なお、図５では、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢのプリチャージ回路（図３の３０９）は記載を省略しているがその機能は、図３の説明ですでに述べたとおりである。
【００４０】
図４は、半導体メモリ１００においてデータマスクを行うライトモードにおける動作波形図である。図４を用いて半導体メモリ１００の動作について説明する。プリチャージコマンドＰＲＥの実行により、プリチャージ信号ＰＣＨ−Ｂはローレベルに活性化され、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢは中間電位（１／２ＶＡＲＹ電位）にプリチャージされる。また、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂは高電位（ＶＰＥＲＩ電位）にプリチャージされる。さらに、ｎマット選択信号は、プリチャージコマンドＰＲＥの実行によりローレベルに非活性化される。また、ローカルデータ線選択スイッチ制御信号ＬＩＯＳＷＡもローレベルに非活性化され、ローカルデータ線選択スイッチ３０５がオフされ、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢは切り離される。また、選択スイッチ選択信号ＹＳ０もローレベルに非活性化され、選択スイッチ３０７はすべてオフする。ビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂは、プリチャージコマンドＰＲＥの実行により中間電位（１／２ＶＡＲＹ電位）にプリチャージされる。
【００４１】
なお、ここでローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢを中間電位（１／２ＶＡＲＹ電位）にプリチャージするのは、ビット線のプリチャージ電位（１／２ＶＡＲＹ電位）と同電位にプリチャージすることにより、選択スイッチ３０７を介してビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢとの間で貫通電流が流れないようにするためである。
【００４２】
次に、ＡＣＴコマンドを実行すると、行アドレスの指定によりＡマット選択信号がハイレベルにアクティブになる。すると行アドレスの指定に従って、選択されたメモリセルアレイＡ３０１Ａのワード線が活性化し、メモリセルアレイＡ３０１Ａのメモリセルからビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂを介してセンスアンプまでメモリセルのデータが読み出される。メモリセルのデータがセンスアンプまで読み出されるとセンスアンプ３１０が活性化し、ビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂの電位差を増幅する。なお、行アドレスの指定外であるメモリセルアレイＢはプリチャージ状態を維持する。ビット線対の電位も同電位の中間電位（１／２ＶＡＲＹ電位）のままである。
【００４３】
また、Ａマットのローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢのプリチャージ電位は、高電位（ＶＰＥＲＩ電位）に変更される。Ｂマットのローカルデータ伝送線ＬＩＯＢＴ、ＬＩＯＢのプリチャージ電位は中間電位（１／２ＶＡＲＹ電位）のままである。ＡＣＴコマンドの実行により選択されたＡマットのローカルデータ伝送線ＬＩＯＢＴ、ＬＩＯＢのプリチャージ電位をＶＰＥＲＩに上昇させるのは、リードデータを受けるメインアンプ３０４、及びライトデータを書き込むセンスアンプ３１０がいずれもプロセスばらつきが小さく、かつ面積が小さく済むＮＭＯＳを中心とした構成にしているためである。また、選択スイッチ３０７、ローカルデータ線選択スイッチ３０５をＮチャンネルＭＯＳトランジスタで構成しているため、ハイレベルが伝わりにくいからである。従って、リード、ライトのどちらを考えても、データのリード、ライトを行う場合は、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢのプリチャージ電位は、ハイレベル、具体的には、周辺回路の電源電圧レベルであるＶＰＥＲＩであることが望ましい。
【００４４】
一方、非選択であるマットＢのローカルデータ伝送線ＬＩＯＢＴ、ＬＩＯＢＢのプリチャージ電位は、中間電位（１／２ＶＡＲＹ電位）を維持する。選択スイッチ選択信号ＹＳｎが活性化されハイレベルになったときに選択スイッチ３０７を介してビット線対ＢＬＡ０Ｔ、ＢＬＡ０Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢとの間で貫通電流が流れることを防止するためである。
【００４５】
次に、ライトコマンドＷＲＩＴＥを実行すると、プリチャージ信号ＰＣＨ−Ｂは非活性化されハイレベルになる。したがって、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿ＢのＶＰＥＲＩ電位へのプリチャージは解除される。また、ＤＱ０〜ＤＱ７データマスク保持信号ＬＤＭＨがハイレベルに活性化する。さらに、ライトアンプイネーブル信号ＷＡＥがハイレベルに活性化し、データマスクプリチャージ信号ＬＤＭＰＲＥが一定の期間、ハイレベルに活性化する。すると、ＬＤＭＰＲＥ信号がハイレベルである期間だけ、図５のデータ伝送線プリチャージ回路のＮチャンネルＭＯＳトランジスタＭＮ＿Ｄ０、及びＭＮ＿Ｄ１が導通し、ＶＰＥＲＩに充電したメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの電位が一定の電圧だけ低下する。なお、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｄ０、及びＭＮ＿Ｄ１の導通によって電圧が低下する電位は、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｄ０、及びＭＮ＿Ｄ１のチャンネルサイズや、ＬＤＭＰＲＥ信号をハイレベルに活性化する時間によって、調整できる。なお、ＬＤＭＰＲＥ信号は、遅くとも選択スイッチ選択信号ＹＳＯがハイレベルに活性化するまでにローレベルに非活性化する。
【００４６】
なお、ライトコマンドＷＲＩＴＥの実行により、ローカルデータ伝送線選択スイッチ制御信号ＬＩＯＳＷＡがハイレベルに活性化し、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢとを接続するローカル伝送線選択スイッチ３０５が導通する。従って、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの電位の低下につれて、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢの電位も低下する。
【００４７】
次に、選択スイッチ選択信号ＹＳ０がハイレベルに活性化する。すると、対応する選択スイッチ３０７（図３のＹＳＷＡ０）が導通し、センスアンプ３１０で増幅されたビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂの電圧がローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢへ出力される。また、ローカルデータ選択スイッチ３０５が導通しているので、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢの電位の変化につれて、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの電位も変化する。
【００４８】
なお、選択スイッチ３０７が導通するときは、プリチャージ動作は完了しているので、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂやローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢに接続されているプリチャージトランジスタが導通していることはない。しかし、選択スイッチ３０７が導通すると、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢの保持している電荷の電位によってビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂの電位は影響を受ける。特に従来技術では、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢのプリチャージ電位は、ＶＰＥＲＩのままであった。周辺回路の電源レベルの電位ＶＰＥＲＩは、センスアンプ３１０がデータを保持しているハイレベルの電位ＶＡＲＹ（セルアレイの電源電圧レベル）より高電位である。従って、センスアンプ３１０を構成するトランジスタがアンバランスである等の場合には、データ伝送線の電位によりセンスアンプ３１０の保持するデータが反転する恐れがあった。
【００４９】
一方、実施例１では、データマスクプリチャージ信号ＬＤＭＰＲＥにより、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ及びローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢのプリチャージ電位を下げているので、選択スイッチ３０７の導通によってビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂの電位が若干の影響を受けたとしてもセンスアンプの論理レベルが反転することはない。
【００５０】
次に、ライト動作が終了すると、データマスク保持信号ＬＤＭＨもローレベルに非活性化し、ライトアンプイネーブル信号ＷＡＥもローレベルに非活性化する。また、再びプリチャージコマンドＰＲＥを実行すると、プリチャージ信号ＰＣＨ−Ｂはローレベルに活性化し、Ａマット選択信号はローレベルに非活性化する。さらに、ローカルデータ線選択信号ＬＩＯＳＷＡは、ローレベルに非活性化し、ローカルデータ線選択スイッチがオフすることにより、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂとローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢとの接続が遮断される。選択スイッチ選択信号ＹＳ０もローレベルに非活性化し、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿ＢはＶＰＥＲＩ電位、ローカルデータ伝送線ＬＩＯＡＴ、ＬＩＯＡＢとビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂは、１／２ＶＡＲＹにプリチャージされ、最初の状態に戻る。
【００５１】
なお、リードコマンド実行時の動作もついでに説明すると、リードコマンド実行の場合は、選択スイッチ３０７が先に導通してから、ローカルデータ線選択スイッチ３０５が後で導通する。従って、データマスクを行ってライトコマンドを実行する時のように、選択スイッチ３０７の導通によりメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ及びローカルデータ伝送線の保持電荷が一挙にビット線ＢＬＡ０Ｔ、ＢＬＡ０Ｂが流れこむことはない。メインアンプ３０４のセンス動作を考えると、データ伝送線のプリチャージ電位はＶＰＥＲＩが好適な電位である。
【００５２】
図７は、シリアルにプリフェッチした４ビットのデータについて、データマスクするビットとデータマスクしないビットが混在する場合のライトコマンド実行時の動作波形である。ＤＱ端子からシリアルに入力するデータ１ビット毎にＬＤＭ端子（ＵＤＭ端子やＤＭ端子でも同様）のレベルを変えることにより、１ビット毎にデータマスクをするかしないかを選択することができる。図７では、シリアルに入力した４ビットのデータのうち、ＭＩＯ０、ＭＩＯ２の２ビットはデータマスクを行い、ＭＩＯ１、ＭＩＯ３の２ビットはデータマスクを行わずにライトを行っている。なお、図３の説明で述べたように、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの組はＤＱ端子１ビットにつき、８組存在し、このシリアルに入力した４ビットのデータは、ＭＩＯ０〜ＭＩＯ３の４組のメインデータ伝送線を用いて並列にライト動作が行われる。ライトコマンド実行期間中、ＭＩＯ０、ＭＩＯ２に対応するデータマスク保持信号ＬＤＭＨはハイレベルを維持する。一方、ＭＩＯ１、ＭＩＯ３に対応するデータマスク保持信号ＬＤＭＨはローレベルのままである。
【００５３】
図７において、ライトコマンドＷＲＩＴＥ実行前は、メインデータ伝送線ＭＩＯはいずれもＶＰＥＲＩ電位にプリチャージされている。ライトコマンドＷＲＩＴＥの実行開始によりデータマスクを行うＭＩＯ０、ＭＩＯ２のメインデータ伝送線は、ＬＤＭＰＲＥ信号の活性化によりプリチャージ電位ＶＰＥＲＩは引き下げられる。一方、データマスクを行わないＭＩＯ１、ＭＩＯ３については、ライトアンプ３０３の出力バッファが導通し、ＤＱ端子から入力したデータがメインデータ伝送線ＭＩＯに相補信号として出力され、ＶＰＥＲＩとＶＳＳに駆動される。選択スイッチ選択信号ＹＳがハイレベルとなり活性化すると、選択スイッチ３０７が開きメインデータ伝送線ＭＩＯとビット線ＢＬがローカルデータ伝送線ＬＩＯを介して接続される。データマスクを行ったＭＩＯ０、ＭＩＯ２はビット線ＢＬの電位がメインデータ伝送線ＭＩＯにも出力されるが、データマスクを行わないビットについては、ライトアンプ３０３の出力データにより、センスアンプ３１０のデータが書き換えられ、ラインアンプ３０３の出力データがそのままメインデータ伝送線ＭＩＯの電位として残る。
【００５４】
その後、プリチャージコマンドＰＲＥの実行によりデータマスクを行ったか否かに係わらず、メインデータ伝送線ＭＩＯの電位は周辺回路の電源レベルＶＰＥＲＩの電位にプリチャージされる。
【００５５】
次に、実施例１のデータ伝送線プリチャージ回路、特に図５の３０２Ｂに相当するデータマスクを行うライトモードのときのプリチャージ回路の変形例について説明する。図６（ａ）は、データマスクを行うライトモードのときのプリチャージ回路をライトアンプ６０３のディスチャージ用のＮチャンネルＭＯＳトランジスタと兼用した実施例である。データマスクを行うライトモードのときのプリチャージレベル調整用のＮチャンネルＭＯＳトランジスタを新たに設ける必要がないのでプリチャージ回路の面積を小さくすることができる。なお、図５の回路と変更がないブロック（破線の矩形内の回路）は図５と同一の符号を付し、その説明は省略する。
【００５６】
図６（ｂ）は、図５のデータマスクを行うライトモードのときのプリチャージ回路３０２ＢのＮチャンネルＭＯＳトランジスタのソース電源をＶＳＳからメモリセルアレイの電源ＶＡＲＹに変えたデータ伝送線プリチャージ回路３０２Ｃである。そのほかは、図５の回路と同一である。ＶＡＲＹの電位はＶＰＥＲＩの電位に近いので、ＶＳＳを用いるよりも緩やかにメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂの電位レベルを変化させることができる。
【００５７】
また、図８は、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂのプリチャージ電位をＶＰＥＲＩではなくＶＳＳとした場合のデータ伝送線プリチャージ回路３０２Ｄ、３０２Ｅの例である。プリチャージコマンドの実行時にデータ伝送線プリチャージ回路３０２ＤのよりＶＳＳ電位にプリチャージを行い、データマスクを行うライトモードのときには、データ伝送線プリチャージ回路３０２Ｅによりプリチャージ電位を引き上げている。また、メインアンプ３０４Ａも、プリチャージ電位の変更により変更が必要な場合は変更を行う。さらに、図８では、選択スイッチ３０７、ローカルデータ線選択スイッチ３０５はＮチャンネルＭＯＳトランジスタの構成のままであるが、選択スイッチとローカルデータ線選択スイッチをＰチャンネルＭＯＳトランジスタで構成してもよい。
【００５８】
なお、データマスクを行う第２のライトモードのときに対応するデータ伝送線プリチャージ回路を主にメインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂに設ける実施例について説明したが、上記データ伝送線プリチャージ回路は、ローカルデータ伝送線ＬＩＯｎ＿Ｔ、ＬＩＯｎ＿Ｂに設けてもよい。ただし、全体としてデータ伝送線プリチャージ回路の素子数を減らすためには、データマスクを行う第２のライトモードに対応したデータ伝送線プリチャージ回路は、メインデータ伝送線ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂに設けることが好ましい。
【００５９】
なお、以上、ＤＲＡＭの実施例について説明したが、本発明はＤＲＡＭに限られるものではない。例えば、データマスクを行うライトモードと、データマスクを行わないライトモードとを有する半導体メモリ一般に適用することができる。さらに、半導体メモリに限定されず、データ伝送線を介してデータライトをする機能と、データマスクを行う機能を有する半導体装置において、データマスクを行わないときは、データライトに好適な電位にプリチャージを行い、データマスクを行うときは、プリチャージ電位をデータを受ける側の影響が少ない電位とすることができる。本発明によれば、データを受ける側は、データマスクをするか否かで、動作を変える必要はない。特にデータマスクを行わないライトモードでは、ハイレベルまたはローレベルにプリチャージし、データマスクを行うライトモードでは、ハイレベルとローレベルの中間電位にプリチャージすることができる。
【００６０】
たとえば、図５におけるセンスアンプ３１０をＳＲＡＭセルやレジスタのフリップフロップと考えれば、ＳＲＡＭセルやレジスタへのデータマスクを行わないライトモードと、データマスクを行うライトモードへのデータ伝送線のプリチャージ回路にも適用できる。
【００６１】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１００：半導体メモリ
１０１：メモリセルアレイ領域（ローカルデータ伝送線、選択スイッチ、センスアンプ含む）
１０２：リードライト制御回路（メインアンプ、データ伝送線プリチャージ回路、ライトアンプ）
１０３：データ入出力端子（ＤＱ０〜ＤＱ１５）
１０５：ＬＤＭ端子（ＤＱ０〜ＤＱ７ライト・マスク・イネーブル端子）
１０６：ＵＤＭ端子（ＤＱ８〜ＤＱ１５ライト・マスク・イネーブル端子）
３０１Ａ：メモリセルアレイＡ
３０１Ｂ：メモリセルアレイＢ
３０２、３０２Ａ〜３０２Ｅ：データ伝送線プリチャージ回路（メインデータ伝送線プリチャージ回路）
３０３、３０３Ａ：ライトアンプ
３０４、３０４Ａ：メインアンプ
３０５：ローカルデータ線選択スイッチ（ＬＩＯＳＷ）
３０７：選択スイッチ（Ｙスイッチ：ＹＳＷ）
３０９：データ伝送線プリチャージ回路（ローカルデータ伝送線プリチャージ回路）
３１０：センスアンプ
３１１：ワードドライバ
６０３：ライトアンプ（データ伝送線プリチャージ兼用回路）
ＢＬ＿Ｔ／ＢＬ＿Ｂ：ビット線
ＬＤＭ：ＤＱ０〜ＤＱ７データマスク信号
ＬＤＭＨ：ＤＱ０〜ＤＱ７データマスク保持信号
ＬＤＭＰＲＥ：データマスクプリチャージ信号
ＬＩＯｎＴ、ＬＩＯｎＢ：ローカルデータ伝送線（ローカルデータ線対：ローカルＩ／Ｏ線）
ＬＩＯＳＷｎ：ローカルデータ線選択スイッチ制御信号
ＭＩＯ＿Ｔ、ＭＩＯ＿Ｂ：メインデータ伝送線（メインデータ線対：メインＩ／Ｏ線）
ＭＰ−ＸＸ：ＰチャンネルＭＯＳトランジスタ
ＭＮ−ＸＸ：ＮチャンネルＭＯＳトランジスタ
ＰＣＨ−Ｂ：プリチャージ信号（反転信号）
ＲＷＢＳ：リードライトバス
ＵＤＭ：ＤＱ８〜ＤＱ１５データマスク信号
ＷＡＥ：ライトアンプイネーブル信号
ＹＳｎ：選択スイッチ選択信号
【図１】
2011044214.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011044214.tif 000009
【図８】
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