(57)【要約】      （修正有）【課題】データ転送装置内のバス構成を、遅延を押さえながら低コストで実現できるようにする。【解決手段】データ転送装置は、入出力端子対を含む端子ブロック１００と、端子ブロックをリング状に接続し、データを一方向に転送するバス２００と、を備え、各端子ブロックは、隣接する下流側端子ブロックへ送るデータを格納するバス接続データ用先入れ先出しバッファ１０９と、データのあて先アドレスを格納するバス接続アドレス用先入れ先出しバッファ１１１と、これらのバッファへのデータ読み込みを制御する読み込み制御装置と、を備える。入力端子からのデータフレームのあて先アドレスと、隣接する上流側端子ブロックからのデータフレームのあて先アドレスと、を比較し、両者が異なっている場合に両者のデータフレームのデータ列を多重化する。下流側端子ブロックは、あて先アドレスにしたがって、多重化されたデータ列を多重分離する。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の入出力端子対を備え、ある入力端子から入力されたデータを任意の出力端子から出力することができるように構成されたデータ転送装置であって、
それぞれが該複数の入出力端子対のそれぞれを含む複数の端子ブロックと、
該複数の端子ブロックをリング状に接続し、データを一方向に転送するバスと、を備え、
それぞれの端子ブロックは、該バスを介して隣接する下流側の端子ブロックへ送るデータを格納するバス接続データ用先入れ先出しバッファと、
該バス接続データ用先入れ先出しバッファに格納されるデータのあて先アドレスを格納するバス接続アドレス用先入れ先出しバッファと、
該バス接続データ用先入れ先出しバッファ及び該バス接続アドレス用先入れ先出しバッファへのデータの読み込みを制御する読み込み制御装置と、を備え、
該読み込み制御装置は、それぞれの端子ブロックにおいて、入力端子から受け取る、データ列からなるデータフレームのあて先アドレスと、隣接する上流側の端子ブロックから受け取る、データフレームのあて先アドレスと、を比較し、両者が異なっている場合に両者のデータフレームのデータ列を、該バス接続データ用先入れ先出しバッファ及び該バス接続アドレス用先入れ先出しバッファにおいて多重化するように構成され、隣接する下流側の端子ブロックは、該バス接続アドレス用先入れ先出しバッファに格納されたあて先アドレスにしたがって、多重化されたデータ列を多重分離するように構成されたデータ転送装置。
【請求項２】
それぞれの端子ブロックが、入力端子から受け取るデータを格納する入力接続データ用先入れ先出しバッファと、
該入力接続データ用先入れ先出しバッファに格納されるデータのあて先アドレスを格納する入力接続アドレス用先入れ先出しバッファと、をさらに備えた請求項１に記載のデータ転送装置。
【請求項３】
データフレームのデータ列が該データフレームの先頭及び末尾を示すビットを含み、該読み込み制御装置は、該ビットによって該データフレームの先頭及び末尾を識別するように構成された請求項１または２に記載のデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入出力端子対を備え、ある入力端子から入力されたデータを任意の出力端子から出力することができるように構成されたデータ転送装置に関する。
【背景技術】
【０００２】
上記のようなデータ転送装置を実現するための第１の構成は、クロスオーバー型の構成である。クロスオーバー型の構成の欠点は、多くの配線を必要とするため設置コストが高いこと及び装置内で配線領域が大きくなることである。
【０００３】
上記のようなデータ転送装置を実現するための第２の構成は、イーサネット上のＴＣＰ／ＩＰの通信でＬＡＮスイッチ（スイッチング・ハブ）に用いられているストア・アンド・フォワード方式である。ストア・アンド・フォワード方式の欠点は、データを一時的に保管するため伝送遅延が発生する点である。
【０００４】
上記のようなデータ転送装置を実現するための第３の構成は、時分割多重（ＴＤＭ）方式である（たとえば、特許文献１及び２）。時分割多重方式の欠点は、未使用の通信帯域が存在するので、設置コストが高くなり、また、未使用の通信帯域を使用できる状態に維持する運用コストも高くなる点である。
【０００５】
このように、複数の入出力端子対を備え、ある入力端子から入力されたデータを任意の出力端子から出力することができるように構成されたデータ転送装置であって、設置コスト及び運用コストが低く、大きな伝送遅延を生じないデータ転送装置は開発されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−５９４００
【特許文献２】特表２００２−５２６９７９
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、複数の入出力端子対を備え、ある入力端子から入力されたデータを任意の出力端子から出力することができるように構成されたデータ転送装置であって、設置コスト及び運用コストが低く、大きな伝送遅延を生じないデータ転送装置に対するニーズがある。
【課題を解決するための手段】
【０００８】
本発明によるデータ転送装置は、複数の入出力端子対を備え、ある入力端子から入力されたデータを任意の出力端子から出力することができるように構成されたデータ転送装置であって、それぞれが該複数の入出力端子対のそれぞれを含む複数の端子ブロックと、該複数の端子ブロックをリング状に接続し、データを一方向に転送するバスと、を備えている。それぞれの端子ブロックは、該バスを介して隣接する下流側の端子ブロックへ送るデータを格納するバス接続データ用先入れ先出しバッファと、該バス接続データ用先入れ先出しバッファに格納されるデータのあて先アドレスを格納するバス接続アドレス用先入れ先出しバッファと、該バス接続データ用先入れ先出しバッファ及び該バス接続アドレス用先入れ先出しバッファへのデータの読み込みを制御する読み込み制御装置と、を備えている。該読み込み制御装置は、それぞれの端子ブロックにおいて、入力端子から受け取る、データ列からなるデータフレームのあて先アドレスと、隣接する上流側の端子ブロックから受け取る、データフレームのあて先アドレスと、を比較し、両者が異なっている場合に両者のデータフレームのデータ列を、該バス接続データ用先入れ先出しバッファ及び該バス接続アドレス用先入れ先出しバッファにおいて多重化するように構成されている。隣接する下流側の端子ブロックは、該バス接続アドレス用先入れ先出しバッファに格納されたあて先アドレスにしたがって、多重化されたデータ列を多重分離するように構成されている。
【０００９】
本発明のデータ転送装置によれば、複数の端子ブロックをリング状に接続し、データを一方向に転送するバスによって端子間のデータ転送が行なわれるので、クロスオーバー型のデータ転送装置のように多数の配線を必要としない。したがって、設置コスト及び装置内における配線領域の大きさを抑えることができる。また、本発明のデータ転送装置においては、時分割多重方式の場合に存在する未使用の通信帯域が存在しない。したがって、設置コスト及び運用コストを抑えることができる。
【００１０】
また、本発明のデータ転送装置によれば、端子ブロック間のデータ転送に先入れ先出しバッファを使用し、データフレームのあて先アドレスにしたがって、データフレームのデータ列を該先入れ先出しバッファにおいて多重化する。したがって、大きな伝送遅延は生じない。
【００１１】
本発明の一つの実施形態によるデータ転送装置において、それぞれの端子ブロックが、入力端子から受け取るデータを格納する入力接続データ用先入れ先出しバッファと、該入力接続データ用先入れ先出しバッファに格納されるデータのあて先アドレスを格納する入力接続アドレス用先入れ先出しバッファと、をさらに備えている。
【００１２】
本実施形態によるデータ転送装置は、入力端子から受け取るデータを格納する入力接続データ用先入れ先出しバッファと、該入力接続データ用先入れ先出しバッファに格納されるデータのあて先アドレスを格納する入力接続アドレス用先入れ先出しバッファと、を備えているので、読み込み制御装置の処理及び構成が簡素化される。
【００１３】
本発明の一つの実施形態によるデータ転送装置において、データフレームのデータ列が該データフレームの先頭及び末尾を示すビットを含み、該読み込み制御装置は、該ビットによって該データフレームの先頭及び末尾を識別するように構成されている。
【００１４】
本実施形態によるデータ転送装置において、データフレームのデータ列が該データフレームの先頭及び末尾を示すビットを含み、読み込み制御装置は、該ビットによって該データフレームの先頭及び末尾を識別するように構成されているので、読み込み制御装置の処理及び構成が簡素化される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態によるデータ転送装置の構成を示す図である。
【図２】チップ上に構成された、本発明の一実施形態によるデータ転送装置を示す図である。
【図３】本発明の一実施形態によるデータ転送装置の端子ブロックの構成の一例を示す図である。
【図４】本実施形態において使用されるデータフレームの構成の一例を示す図である。
【図５】入力接続データ用先入れ先出しバッファ及び入力接続アドレス用先入れ先出しバッファに格納されるデータフレームを説明するための図である。
【図６】上流側の端子ブロックからのデータフレームＰ及び入力端子からのデータフレームＲの多重化を説明するための図である。
【図７】バス接続データ用先入れ先出しバッファ及びバス接続アドレス用先入れ先出しバッファにおいて多重化された、上流側の端子ブロックからのデータフレームＰ及び入力端子からのデータフレームＲを示す図である。
【図８】読み込み制御装置の、一組の先入れ先出しバッファに対する処理を示す流れ図である。
【図９】読み込み制御装置の処理を示す流れ図である。
【図１０】レジスタの構成の一例を示す図である。
【図１１】出力接続先入れ先出しバッファの入力側回路が、データ列を取り込む処理を示す流れ図である。
【図１２】クロスオーバー型の構成によって実現された従来のデータ転送装置の構成を示す図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の一実施形態によるデータ転送装置の構成を示す図である。データ転送装置は、入力端子Ｒｘ−Ａ、Ｒｘ−Ｂ、Ｒｘ−Ｃ、Ｒｘ−Ｄ及びＲｘ−Ｅ、端子ブロック１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ及び１００Ｅ、ならびに出力端子Ｔｘ−Ａ、Ｔｘ−Ｂ、Ｔｘ−Ｃ、Ｔｘ−Ｄ及びＴｘ−Ｅを含む。それぞれの端子ブロックは、一対の入出力端子に接続されている。たとえば、端子ブロック１００Ａは、入力端子Ｒｘ−Ａ及び
出力端子Ｔｘ−Ａに接続されている。また、全ての端子ブロックは、リング状のバス２００によって相互に接続されている。リング状のバス２００は、データを一方向に、具体的に図１のデータ転送装置では反時計回りに転送する。
【００１７】
たとえば、入力端子Ｒｘ−Ａに入力されたデータを、出力端子Ｔｘ−Ｅから出力させる場合には、以下の動作が行われる。端子ブロック１００Ａが、入力端子Ｒｘ−Ａからデータを受け取り、端子ブロック１００Ｂへ転送する。端子ブロック１００Ｂは、受け取ったデータを端子ブロック１００Ｃへ転送する。端子ブロック１００Ｃは、受け取ったデータを端子ブロック１００Ｄへ転送する。端子ブロック１００Ｄは、受け取ったデータを端子ブロック１００Ｅへ転送する。端子ブロック１００Ｅは、受け取ったデータを出力端子Ｔｘ−Ｅへ転送する。ここで、データの転送方向を流れの方向として、上流側及び下流側を定める。たとえば、端子ブロック１００Ａを基準として、下流側の隣接する端子ブロックは、端子ブロック１００Ｂであり、上流側の隣接する端子ブロックは、端子ブロック１００Ｅである。
【００１８】
図２は、チップ１５０上に構成された、本発明の一実施形態によるデータ転送装置を示す図である。チップ１５０の右側の辺には４個の端子ブロック１０００乃至１００３が配置され、左側の辺には４個の端子ブロック１００４乃至１００７が配置されている。８個の端子ブロック１０００乃至１００７は、接続線２０１、２０２、２０３、２０４、２０５、２０６及び２０７によって接続されている。接続線２０１、２０２、２０３、２０４、２０５、２０６及び２０７は、リング状のバス２００を形成する。図２に示した実施形態において、データの転送方向は時計回りである。
【００１９】
図１２は、クロスオーバー型の構成によって実現された従来のデータ転送装置の構成を示す図である。５対の入出力端子に対して、２５本の接続線が必要である。したがって、設置コストが高くなり、装置内で配線領域が大きくなる。一般的に、接続線の数は、端子対の数の二乗に比例して大きくなる。
【００２０】
上記のようなクロスオーバー型のデータ転送装置と比較して、本発明の一実施形態によるデータ転送装置は、それぞれに端子対が接続された端子ブロックを、リング状のバスによって接続しているので、設置コスト及び装置内の配線領域の増加を抑えることができる。
【００２１】
図３は、本発明の一実施形態によるデータ転送装置の端子ブロック１００の構成の一例を示す図である。端子ブロック１００は、入力端子からのデータを受信する受信端子１０１、受信したデータを処理する入力データ処理回路１０３、受信したデータを格納する入力接続データ用先入れ先出しバッファ１０５、及び入力接続データ用先入れ先出しバッファ１０５に格納されるデータのあて先アドレスを格納する入力接続アドレス用先入れ先出しバッファ１０７を備える。端子ブロック１００は、下流側の端子ブロックへ転送するデータを格納するバス接続データ用先入れ先出しバッファ１０９、バス接続データ用先入れ先出しバッファ１０９に格納されるデータのあて先アドレスを格納するバス接続アドレス用先入れ先出しバッファ１１１及びあて先アドレスの登録情報を保持するアドレス登録テーブル１２１をさらに備える。端子ブロック１００は、出力端子へ転送するデータを格納する出力接続先入れ先出しバッファ１１３、出力接続先入れ先出しバッファ１１３へ格納するデータの取り出し先を定めた情報を格納するレジスタ１１９及び出力端子へデータを送信する送信端子１１７へ転送するデータを処理する出力データ処理回路１１５をさらに備える。
【００２２】
図４は、本実施形態において使用されるデータフレームの構成の一例を示す図である。データフレームは、４個のワードと２個の制御ビットとを含むデータ列から形成される。ワードは、１６ビットのデータからなる。したがって、データ列は、６６ビットからなる。制御ビットは、データフレームの先頭及び末尾のデータ列を示すのに使用される。このようなデータフレームによって可変長のデータを取り扱うことができる。
【００２３】
図５は、入力接続データ用先入れ先出しバッファ１０５及び入力接続アドレス用先入れ先出しバッファ１０７に格納されるデータフレームを説明するための図である。入力接続データ用先入れ先出しバッファ１０５は、図４に示すデータフレームを格納する（Ａ）。入力接続アドレス用先入れ先出しバッファ１０７は、入力接続データ用先入れ先出しバッファ１０５に格納されたデータフレームの３番目のワードに格納されたあて先アドレスの値を格納する（Ｂ）。
【００２４】
図６は、上流側の端子ブロックからのデータフレームＰ及び入力端子からのデータフレームＲの多重化を説明するための図である。図６において、上流側の端子ブロックからのデータフレームＰ及び入力端子からのデータフレームＲは、図３に図示しない読み込み制御装置（多重化装置）１０８によって、バス接続データ用先入れ先出しバッファ１０９及びバス接続アドレス用先入れ先出しバッファ１１１において多重化される。
【００２５】
多重化の手順については後で詳細に説明する。
【００２６】
図７は、バス接続データ用先入れ先出しバッファ１０９及びバス接続アドレス用先入れ先出しバッファ１１１において多重化された、上流側の端子ブロックからのデータフレームＰ及び入力端子からのデータフレームＲを示す図である。図７において、バス接続データ用先入れ先出しバッファ１０９に格納される下流側の端子ブロックへ転送されるデータをＡで示す。また、バス接続アドレス用先入れ先出しバッファ１１１に格納される、バス接続データ用先入れ先出しバッファ１０９に格納されるデータのあて先アドレスをＢで示す。Ａ及びＢにおいて、上流側の端子ブロックからのデータフレームＰのデータ列と入力端子からのデータフレームＲのデータ列とが多重化されている。図７において、上流側の端子ブロックからのデータフレームＰのデータ列及び対応するあて先アドレスにドットを付している。
【００２７】
図８は、読み込み制御装置１０８の、一組の先入れ先出しバッファに対する処理を示す流れ図である。ここで、一組の先入れ先出しバッファが、入力接続データ用先入れ先出しバッファ１０５及び入力接続アドレス用先入れ先出しバッファ１０７であるとして図８の処理を説明する。
【００２８】
図８のステップＳ１０１０において、読み込み制御装置１０８は、つぎに処理すべきデータ列のあて先アドレス、すなわち、入力接続アドレス用先入れ先出しバッファ１０７の最も出力側に格納されたアドレスが、自身の端子ブロックの出力力端子のアドレスであるかどうか判断する。自身の端子ブロックの出力力端子のアドレスであれば、ステップＳ１０８０に進み、多重化を行なわない。ここで、多重化を行なわないとは、つぎに処理すべきデータ列をバス接続データ用先入れ先出しバッファ１０９に取り込まないことを指す。つぎに処理すべきデータ列のあて先アドレスが、自身の端子ブロックの出力力端子であれば、下流側の端子ブロックへ転送する必要がないからである。入力接続アドレス用先入れ先出しバッファ１０７の最も出力側に格納されたアドレスが、自身の端子ブロックの出力力端子のアドレスでなければ、ステップＳ１０２０に進む。
【００２９】
図８のステップＳ１０２０において、読み込み制御装置１０８は、つぎに処理すべきデータ列のあて先アドレス、すなわち、入力接続アドレス用先入れ先出しバッファ１０７の最も出力側に格納されたアドレスが、アドレス登録テーブル１２１に格納されているかどうか判断する。該アドレスが、アドレス登録テーブル１２１に格納されていれば、ステップＳ１０３０に進む。該アドレスが、アドレス登録テーブル１２１に格納されていなければ、ステップＳ１０６０に進む。
【００３０】
図８のステップＳ１０３０において、読み込み制御装置１０８は、つぎに処理すべきデータ列、すなわち、入力接続データ用先入れ先出しバッファ１０５の最も出力側に格納されたデータ列が、データフレームの先頭のデータ列であるかどうか判断する。具体的には、制御ビットの先頭を示すビットが１であれば、先頭のデータ列であると判断し、該ビットが０であれば、先頭のデータ列ではないと判断する。つぎに処理すべきデータ列がデータフレームの先頭のデータ列であれば、ステップＳ１０８０に進み、多重化を行なわない。あて先アドレスによるデータフレームの識別を行うことができないからである。
【００３１】
図８のステップＳ１０４０において、読み込み制御装置１０８は、つぎに処理すべきデータ列、すなわち、入力接続データ用先入れ先出しバッファ１０５の最も出力側に格納されたデータ列が、データフレームの末尾のデータ列であるかどうか判断する。具体的には、制御ビットの末尾を示すビットが１であれば、末尾のデータ列であると判断し、該ビットが０であれば、末尾のデータ列ではないと判断する。つぎに処理すべきデータ列がデータフレームの末尾のデータ列であれば、ステップＳ１０５０に進む。つぎに処理すべきデータ列がデータフレームの末尾のデータ列でなければ、ステップＳ１０７０に進み多重化を行なう。ここで、多重化を行なうとは、つぎに処理すべきデータ列をバス接続データ用先入れ先出しバッファ１０９に取り込むことを指す。
【００３２】
図８のステップＳ１０５０において、読み込み制御装置１０８は、つぎに処理すべきデータ列のあて先アドレスをアドレス登録テーブル１２１から抹消した後、ステップＳ１０７０に進み多重化を行なう。
【００３３】
図８のステップＳ１０６０において、読み込み制御装置１０８は、つぎに処理すべきデータ列のあて先アドレスをアドレス登録テーブル１２１に格納した後、ステップＳ１０７０に進み多重化を行なう。
【００３４】
図９は、読み込み制御装置１０８の処理を示す流れ図である。図９の処理は、バス接続データ用先入れ先出しバッファ１０９及びバス接続アドレス用先入れ先出しバッファ１１１にデータ列を取り込む際に起動される。
【００３５】
図９のステップＳ２０１０において、読み込み制御装置１０８は、入力接続データ用先入れ先出しバッファ１０５及び入力接続アドレス用先入れ先出しバッファ１０７に格納された、入力端子からのデータ列を処理の対象として選択する。
【００３６】
図９のステップＳ２０２０において、読み込み制御装置１０８は、入力接続データ用先入れ先出しバッファ１０５及び入力接続アドレス用先入れ先出しバッファ１０７に格納された、入力端子からのデータ列に対して、図８に示した処理を行う。図８に示した処理が多重化して終了した場合には、処理を終了する。図８に示した処理が多重化しないで終了した場合には、ステップＳ２０３０に進む。
【００３７】
図９のステップＳ２０３０において、読み込み制御装置１０８は、上流側の端子ブロックのバス接続データ用先入れ先出しバッファ１０９及びバス接続アドレス用先入れ先出しバッファ１１１に格納された、上流側の端子ブロックからのデータ列を処理の対象として選択する。
【００３８】
図９のステップＳ２０４０において、読み込み制御装置１０８は、上流側の端子ブロックのバス接続データ用先入れ先出しバッファ１０９及びバス接続アドレス用先入れ先出しバッファ１１１に格納された、上流側の端子ブロックからのデータ列に対して、図８に示した処理を行う。図８に示した処理が多重化して終了した場合も、多重化しないで終了した場合も処理を終了する。
【００３９】
本実施形態においては、上流側の端子ブロックからのデータフレーム及び入力端子からのデータフレームを多重化することができるので、ストア・アンド・フォワード方式の伝送遅延を低減させることができる。
【００４０】
つぎに、データの出力処理について説明する。
【００４１】
図１０は、レジスタ１１９の構成の一例を示す図である。レジスタ１１９は、入力端子からのデータ列を選択することを示す入力端子選択ビット（ビット０）及び上流側の端子ブロックからのデータ列を選択することを示す上流ブロック選択ビット（ビット１）を備える。
【００４２】
図１１は、出力接続先入れ先出しバッファ１１３の入力側回路が、データ列を取り込む処理を示す流れ図である。図１１の処理は、出力接続先入れ先出しバッファ１１３がデータ列を取り込む際に起動される。
【００４３】
図１１のステップＳ３０１０において、入力側回路は、レジスタ１１９の上流ブロック選択ビット（ビット１）が１であるかどうか判断する。レジスタ１１９のビット１が１であれば、ステップＳ３０４０に進む。レジスタ１１９のビット１が０であれば、ステップＳ３０２０に進む。
【００４４】
図１１のステップＳ３０２０において、入力側回路は、レジスタ１１９の入力端子選択ビット（ビット０）が１であるかどうか判断する。レジスタ１１９のビット０が１であれば、ステップＳ３０７０に進む。レジスタ１１９のビット０が０であれば、ステップＳ３０３０に進む。
【００４５】
図１１のステップＳ３０３０において、入力側回路は、上流側の端子ブロックのバス接続データ用先入れ先出しバッファ１０９の最も出力側のデータ列及び入力接続データ用先入れ先出しバッファ１０５の最も出力側のデータ列が、データフレームの先頭のデータ列であるかどうか判断する。具体的には、制御ビットの先頭を示すビットが１であれば、先頭のデータ列であると判断し、該ビットが０であれば、先頭のデータ列ではないと判断する。二つのデータ列の内のいずれかが、データフレームの先頭のデータ列でなければ、ステップＳ３１１０に進みデータ列を取り込まない。この場合は、起こりえない状態であるので、ステップＳ３１１０に進む前にアラーム出力などの異常処理を行ってもよい。
【００４６】
図１１のステップＳ３０４０において、入力側回路は、上流側の端子ブロックのバス接続アドレス用先入れ先出しバッファ１１１の最も出力側のアドレスが、自身の端子ブロックの出力端子アドレスであるかどうか判断する。該アドレスが自身の端子ブロックの出力端子アドレスであれば、ステップＳ３０５０に進む。該アドレスが自身の端子ブロックの出力端子アドレスでなければ、ステップＳ３１１０に進み、データ列を取り込まずに処理を終了する。
【００４７】
図１１のステップＳ３０５０において、入力側回路は、上流側の端子ブロックのバス接続データ用先入れ先出しバッファ１０９の最も出力側のデータ列が、データフレームの末尾のデータ列であるかどうか判断する。該データ列が末尾のデータ列であれば、ステップＳ３０６０に進む。該データ列が末尾のデータ列でなければ、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【００４８】
図１１のステップＳ３０６０において、入力側回路は、レジスタ１１９の上流ブロック選択ビット（ビット１）をクリアした後、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【００４９】
図１１のステップＳ３０７０において、入力側回路は、入力接続アドレス用先入れ先出しバッファ１０７の最も出力側のアドレスが、自身の端子ブロックの出力端子アドレスであるかどうか判断する。該アドレスが自身の端子ブロックの出力端子アドレスであれば、ステップＳ３０８０に進む。該アドレスが自身の端子ブロックの出力端子アドレスでなければ、ステップＳ３１１０に進み、データ列を取り込まずに処理を終了する。
【００５０】
図１１のステップＳ３０８０において、入力側回路は、入力接続データ用先入れ先出しバッファ１０５の最も出力側のデータ列が、データフレームの末尾のデータ列であるかどうか判断する。該データ列が末尾のデータ列であれば、ステップＳ３０９０に進む。該データ列が末尾のデータ列でなければ、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【００５１】
図１１のステップＳ３０９０において、入力側回路は、レジスタ１１９の入力端子選択ビット（ビット０）をクリアクリアした後、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【００５２】
図１１のステップＳ３１００において、入力側回路は、上流側の端子ブロックのバス接続アドレス用先入れ先出しバッファ１１１の最も出力側のアドレスが、自身の端子ブロックの出力端子アドレスであるかどうか判断する。該アドレスが自身の端子ブロックの出力端子アドレスであれば、ステップＳ３１３０に進む。該アドレスが自身の端子ブロックの出力端子アドレスでなければ、ステップＳ３１２０に進む。
【００５３】
図１１のステップＳ３１２０において、入力側回路は、入力接続アドレス用先入れ先出しバッファ１０７の最も出力側のアドレスが、自身の端子ブロックの出力端子アドレスであるかどうか判断する。該アドレスが自身の端子ブロックの出力端子アドレスであれば、ステップＳ３１４０に進む。該アドレスが自身の端子ブロックの出力端子アドレスでなければ、ステップＳ３１１０に進み、データ列を取り込まずに処理を終了する。
【００５４】
図１１のステップＳ３１３０において、入力側回路は、レジスタ１１９の上流ブロック選択ビット（ビット１）をセットした後、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【００５５】
図１１のステップＳ３１４０において、入力側回路は、レジスタ１１９の入力端子選択ビット（ビット０）をセットした後、ステップＳ３１５０に進み、データ列を取り込んで処理を終了する。
【符号の説明】
【００５６】
１００…端子ブロック、１０５…入力接続データ用先入れ先出しバッファ、１０７…入力接続アドレス用先入れ先出しバッファ、１０９…バス接続データ用先入れ先出しバッファ、１１１…バス接続アドレス用先入れ先出しバッファ、１１３…出力接続先入れ先出しバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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