(57)【要約】【課題】半導体素子の製造ばらつきや動作環境による特性変動の影響を低減し、安定した動作を可能にする半導体回路、及びコンピュータシステムを提供することにある。【解決手段】降圧回路１００は、制御電圧Ｖｒｅｆが供給されるＮＭＯＳトランジスタ１０１が電流源として駆動するカレントミラー回路２０が、制御電圧Ｖｒｅｆに応じて出力電圧を変化させるＮＭＯＳトランジスタ１０２を駆動し、更に、補償回路３０は、ＮＭＯＳトランジスタ１０１と１０２の特性変動によって生じる降圧電位ＶＤＤＩの変動を低減する。【選択図】図１
2011141649.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧が供給される第１のトランジスタが電流源として駆動するカレントミラー回路が、該制御電圧に応じて出力電圧を変化させる第２のトランジスタを駆動し、
更に、補償回路は、第１のトランジスタと第２のトランジスタの特性変動によって生じる前記出力電圧の変動を低減する
ことを特徴とする半導体回路。
【請求項２】
前記第１のトランジスタは、前記カレントミラー回路が出力する電流値を制御する入力端である第１のノードに接続され、制御端子に前記カレントミラー回路の電流を制御する前記制御電圧を受け、
前記第２のトランジスタは、制御された前記電流値の電流を供給する出力端である第２のノードに制御端子が接続され、
前記補償回路は、前記第２のノードに接続される
ことを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記カレントミラー回路は、
第１の電源ラインと前記第１のノードとの間に接続され、制御端子が前記第１のノードに接続された第３のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され、制御端子が前記第１のノードに接続された第４のトランジスタと
を備え、
前記第１のトランジスタは、
前記第１のノードと、前記第１の電源ラインとは異なる電位の第２の電源ラインとの間に接続され、
前記補償回路は、
前記第２のノードと第３のノードとの間に接続され、制御端子が前記第２のノードに接続された第５のトランジスタと、
前記第３のノードと前記第２の電源ラインとの間に接続され、制御端子が前記第３のノードに接続された第６のトランジスタと
を備える
ことを特徴とする請求項２に記載の半導体回路。
【請求項４】
前記第３のトランジスタ、及び前記第４のトランジスタは、Ｐチャネル型電界効果トランジスタであり、
前記第１のトランジスタ、前記第２のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタは、Ｎチャネル型電界効果トランジスタである
ことを特徴とする請求項３に記載の半導体回路。
【請求項５】
前記第５のトランジスタがソースフォロワ回路の接続である
ことを特徴とする請求項４に記載の半導体回路。
【請求項６】
記憶部と、
前記記憶部に情報を記憶させる演算処理部を
含むコンピュータシステムであって、
記憶部は、
前記情報を記憶する記憶領域と、
前記情報を前記記憶領域に書き込み処理又は前記記憶領域から読み出し処理を制御する周辺回路と、
制御電圧が供給される第１のトランジスタが電流源として駆動するカレントミラー回路が、該制御電圧に応じて出力電圧を変化させる第２のトランジスタを駆動し、更に、補償回路は、第１のトランジスタと第２のトランジスタの特性変動によって生じる前記出力電圧の変動を低減し、前記周辺回路に電力を供給する半導体回路と
を備え、
前記演算処理部は、
行う処理に応じた前記情報を前記記憶部に記憶させ、又は、前記記憶された情報を参照する
ことを特徴とするコンピュータシステム。
【請求項７】
前記第１のトランジスタは、前記カレントミラー回路が出力する電流値を制御する入力端である第１のノードに接続され、制御端子に前記カレントミラー回路の電流を制御する前記制御電圧を受け、
前記第２のトランジスタは、制御された前記電流値の電流を供給する出力端である第２のノードに制御端子が接続され、
前記補償回路は、前記第２のノードに接続される
ことを特徴とする請求項６に記載のコンピュータシステム。
【請求項８】
前記カレントミラー回路は、
第１の電源ラインと前記第１のノードとの間に接続され、制御端子が前記第１のノードに接続された第３のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され、制御端子が前記第１のノードに接続された第４のトランジスタと
を備え、
前記第１のトランジスタは、
前記第１のノードと、前記第１の電源ラインとは異なる電位の第２の電源ラインとの間に接続され、
前記補償回路は、
前記第２のノードと第３のノードとの間に接続され、制御端子が前記第２のノードに接続された第５のトランジスタと、
前記第３のノードと前記第２の電源ラインとの間に接続され、制御端子が前記第３のノードに接続された第６のトランジスタと
を備える
ことを特徴とする請求項７に記載のコンピュータシステム。
【請求項９】
前記第３のトランジスタ、及び前記第４のトランジスタは、Ｐチャネル型電界効果トランジスタであり、
前記第１のトランジスタ、前記第２のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタは、Ｎチャネル型電界効果トランジスタである
ことを特徴とする請求項８に記載のコンピュータシステム。
【請求項１０】
前記第５のトランジスタがソースフォロワ回路の接続である
ことを特徴とする請求項９に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造ばらつきや動作環境による特性変動の影響を低減する半導体回路、及びコンピュータシステムに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化膜型電界効果トランジスタ）に代表される半導体素子を使用した半導体回路は、使用する電源電圧や温度などの使用環境、及び製造ばらつきにより半導体素子の特性が変動することが知られている。半導体素子の特性が変動すると、半導体回路の動作が不安定になり、正常に機能しなくなるという問題がある。この問題を解決するために、半導体素子の特性変動の影響を低減し、半導体回路の動作を安定化させる技術がある（特許文献１〜４を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６８９７６号公報
【特許文献２】特開平８−２７２４６７号公報
【特許文献３】特開平１１−８８０７２号公報
【特許文献４】特開平４−３１５８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ｎチャネル型金属酸化膜電界効果トランジスタ（ＮＭＯＳトランジスタ）をソースフォロワ構成として使用した回路として、降圧回路がある。ソースフォロワ構成の降圧回路は、バンドギャップリファレンス回路（Band Gap Reference回路：ＢＧＲ回路）などを使用して安定化した基準電圧源ＶＲＥＦの出力電圧Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆとする。）をＮＭＯＳトランジスタのゲート端子に供給し、基準電圧Ｖｒｅｆよりも高い電源電圧をＮＭＯＳトランジスタのドレイン端子に印加する。これにより、ある程度安定した降圧電位ＶＤＤＩがソース端子より得られる。
【０００５】
一方、オペアンプを使用したボルテージフォロワ構成の降圧回路においては、上記のソースフォロワ構成の降圧回路における、ＭＯＳトランジスタの特性ばらつきによる影響を抑制できる。このため、上記のソースフォロワ構成の降圧回路より高精度な出力電位が得られる。ただし、オペアンプは、上記のソースフォロワ構成の降圧回路より回路規模が大きく、発振現象を防止するために位相補償容量が必要になる。このため、上記のソースフォロワ構成の降圧回路よりも大きなチップレイアウトエリアが必要となる問題がある。
このため、ＮＭＯＳトランジスタをソースフォロワ構成とした降圧回路は、チップサイズの面で有効な手段である。
【０００６】
しかしながら、ＮＭＯＳトランジスタをソースフォロワ構成とした降圧回路において、降圧電位ＶＤＤＩは、基準電圧Ｖｒｅｆからゲート端子−ソース端子間電圧（ＶＧＳ）分の電位降下した電圧である。基準電圧源ＶＲＥＦが安定していたとしても、製造ばらつきや温度依存性によって、ソースフォロワを構成するＮＭＯＳトランジスタのしきい値（スレッシュホールド）電圧（Ｖｔｈ）が変動する。Ｖｔｈが変動すると結果として、ＶＧＳが変動する。このため、ＮＭＯＳトランジスタのソース端子から供給される降圧電位ＶＤＤＩは、製造ばらつきや温度依存性により変動する問題がある。
【０００７】
本発明は、上記問題を解決すべくなされたもので、その目的は、半導体素子の製造ばらつきや動作環境による特性変動の影響を低減し、定電圧動作又は定電流動作の安定性を向上できる半導体回路、及びコンピュータシステムを提供することにある。
【課題を解決するための手段】
【０００８】
上記問題を解決するために、本発明は、制御電圧が供給される第１のトランジスタが電流源として駆動するカレントミラー回路が、該制御電圧に応じて出力電圧を変化させる第２のトランジスタを駆動し、更に、補償回路は、第１のトランジスタと第２のトランジスタの特性変動によって生じる前記出力電圧の変動を低減することを特徴とする半導体回路である。
また、本発明は、記憶部と、前記記憶部に情報を記憶させる演算処理部を含むコンピュータシステムであって、記憶部は、前記情報を記憶する記憶領域と、前記情報を前記記憶領域に書き込み処理又は前記記憶領域から読み出し処理を制御する周辺回路と、制御電圧が供給される第１のトランジスタが電流源として駆動するカレントミラー回路が、該制御電圧に応じて出力電圧を変化させる第２のトランジスタを駆動し、更に、補償回路は、第１のトランジスタと第２のトランジスタの特性変動によって生じる前記出力電圧の変動を低減し、前記周辺回路に電力を供給する半導体回路とを備え、前記演算処理部は、行う処理に応じた前記情報を前記記憶部に記憶させ、又は、前記記憶された情報を参照することを特徴とするコンピュータシステムである。
【発明の効果】
【０００９】
この発明によれば、補償回路は、基準電圧を受け、カレントミラー回路の電流源となる第１のトランジスタの特性変動を互いに補償する動作をする。また、補償回路は、出力電圧を生成する第２のトランジスタの特性変動を互いに補償する動作をする。つまり、補償回路は、第１のトランジスタと第２のトランジスタの特性変動によって生じる出力電圧の変動を低減する。これにより、半導体回路は、製造ばらつきや温度依存による特性変動の影響を低減することができる。
また、コンピュータシステムは、プロセッサ部と記憶部備え、記憶部に上記の半導体回路を使用する。半導体回路は、補償回路を備えるため、製造ばらつきや温度依存による特性変動の影響を低減するができる。このため、記憶部は、温度変動が生じた場合にもいて、正常に機能し、安定した使用が可能になる。これにより、コンピュータシステムは、自身の動作により温度上昇した場合においても、正常に機能し、安定した使用を可能にできる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態における半導体回路を示す回路構成図である。
【図２】本発明の第２の実施形態における半導体回路を示す回路構成図である。
【図３】本発明の第３の実施形態におけるコンピュータシステムを示す機能ブロック図である。
【図４】本実施形態におけるＤＲＡＭを示す機能ブロック図である。
【発明を実施するための形態】
【００１１】
＜第１の実施形態＞
以下、本発明の第１の実施形態による半導体回路である降圧回路について図面を参照して説明する。
図１は、本実施形態における降圧回路を示すブロック図である。
降圧回路１００は、Ｎチャネル型金属酸化膜電界効果トランジスタ（Ｎ Channel Metal Oxide Semiconductor Transistor、以下、ＮＭＯＳトランジスタと称す。）１０１、１０２と、カレントミラー回路２０と、補償回路３０とを備える。
ＮＭＯＳトランジスタ１０１は、基準電圧源ＶＲＥＦより供給された電圧Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆとする。）に応じて電流を流す電流源である。ＮＭＯＳトランジスタ１０１は、ソース端子がグランド電位（ＧＮＤ）に接地され、ゲート端子が基準電圧源ＶＲＥＦに、ドレイン端子がノードＮ１にそれぞれ接続される。
ＮＭＯＳトランジスタ１０２は、降圧回路１００の出力トランジスタであり、負荷回路４０に降圧電位ＶＤＤＩを供給する。ＮＭＯＳトランジスタ１０２は、ドレイン端子が電源ＶＤＤに、ゲート端子がノードＮ２にそれぞれ接続される。また、ＮＭＯＳトランジスタ１０２は、ソース端子から降圧電位ＶＤＤＩを出力するソースフォロワ構成である。
【００１２】
カレントミラー回路２０は、入力端と、出力端と、Ｐチャネル型金属酸化膜電界効果トランジスタ（Ｐ Channel Metal Oxide Semiconductor Transistor、以下、ＰＭＯＳトランジスタと称す。）１０３、１０４を備え、入力端に流れる電流に応じた電流を出力端に出力する。また、カレントミラー回路２０は、入力端がノードＮ１に、出力端がノードＮ２にそれぞれ接続される。
カレントミラー回路２０におけるＰＭＯＳトランジスタ１０３は、ソース端子が電源ＶＤＤに、ゲート端子及びドレイン端子がノードＮ１に、それぞれ接続される。また、ＰＭＯＳトランジスタ１０４は、ソース端子が電源ＶＤＤに、ゲート端子がノードＮ１に、ドレイン端子がノードＮ２に、それぞれ接続される。
【００１３】
補償回路３０は、一端がノードＮ2に接続され、他端がＧＮＤ電位に接地される。また、補償回路３０は、降圧電位ＶＤＤＩを補償して、ＮＭＯＳトランジスタ１０１、１０２の特性変動に対する降圧電位ＶＤＤＩへの影響を低減する。ここで、ＮＭＯＳトランジスタ１０１、１０２の特性変動とは、製造ばらつきや温度依存などにより生じる素子特性の変動である。
また、補償回路３０は、ＮＭＯＳトランジスタ１０５、１０６を備える。ＮＭＯＳトランジスタ１０５は、ドレイン端子とゲート端子がノードＮ２に接続されるダイオード構成によって接続され、ソース端子がノードＮ３に接続される。また、ＮＭＯＳトランジスタ１０６は、ドレイン端子とゲート端子がノードＮ３に接続されるダイオード構成によって接続され、ソース端子がＧＮＤに接地される。
【００１４】
なお、半導体回路を同一の基板上の形成としても、半導体を構成する半導体素子のレイアウトにより、特性ばらつきが生じる。この特性ばらつきは、チップ内の製造ばらつきや温度差によるものである。更に、大規模集積回路（ＬＳＩ）では、その特性ばらつきの影響が大きくなる。このため、半導体素子間の距離が遠い程、この特性ばらつきが大きくなる傾向にある。従って、チップレイアウトにおいて、ＰＭＯＳトランジスタ１０３と１０４と、ＮＭＯＳトランジスタ１０１と１０６、及びＮＭＯＳトランジスタ１０２と１０５の各組は、チップ内の製造ばらつきや温度差による特性ばらつきの影響が許容できる範囲で、近接配置することが望ましい。
【００１５】
次に、本実施形態の動作について説明する。
ＮＭＯＳトランジスタ１０１は、ゲート端子にバンドギャップリファレンス回路（Band Gap Reference回路、以下、ＢＧＲ回路と称す。）などで生成される基準電圧源ＶＲＥＦからの基準電圧Ｖｒｅｆが供給されると、基準電圧Ｖｒｅｆに応じた電流Ｉ１をノードＮ１に流す。この電流Ｉ１を受けたカレントミラー回路２０は、ＰＭＯＳトランジスタ１０３、１０４により電流Ｉ２をノードＮ２に出力する。また、カレントミラー回路２０より出力された電流Ｉ２は、ノードＮ２を通じて補償回路３０のＮＭＯＳトランジスタ１０５と１０６に流れる。ＮＭＯＳトランジスタ１０１と１０６の素子定数が同一であり、且つ、ＰＭＯＳトランジスタ１０３と１０４の素子定数が同一である場合、各ＭＯＳトランジスタが飽和領域で動作する条件で電流Ｉ１と電流Ｉ２が等しく（Ｉ１＝Ｉ２）なる。また、ノードＮ３の電位ＶＡは基準電圧Ｖｒｅｆと等しく（ＶＡ＝Ｖｒｅｆ）なる。
【００１６】
また、ソースフォロワ構成であるＮＭＯＳトランジスタ１０２の出力である降圧電位ＶＤＤＩは、電位ＶＡからＮＭＯＳトランジスタ１０５のゲート端子−ソース端子間電圧（ＶＧＳ５）分上昇した電位から、ＮＭＯＳトランジスタ１０２のゲート端子−ソース端子間電圧（ＶＧＳ２）分降下した電位になる。つまり、降圧電位ＶＤＤＩは、式（１）として示される。
【００１７】
ＶＤＤＩ＝ＶＡ＋ＶＧＳ５−ＶＧＳ２  ・・・（１）
【００１８】
式（１）において、ＮＭＯＳトランジスタ１０２と１０５のしきい値であるスレッシュホールド電圧（Ｖｔｈ）は、ほぼ同じ値である。このため、式（２）の関係が成り立つ。
【００１９】
ＶＧＳ５≒ＶＧＳ２  ・・・（２）
【００２０】
これにより、降圧電位ＶＤＤＩは基準電圧Ｖｒｅｆとほぼ同じ電位が出力される（ＶＤＤＩ≒Ｖｒｅｆ）。製造ばらつきや温度依存による素子特性の変動は、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタのＶｔｈの変動として現れる。製造ばらつきや温度依存により、ＭＯＳトランジスタのＶｔｈが変動する場合、ＰＭＯＳトランジスタ１０３と１０４の組、及びＮＭＯＳトランジスタ１０１と１０６の組のＶｔｈが、それぞれの組毎に同じ変動傾向を示して変動する。これにより、特性変動を互いに補償し、ノードＮ３の電位ＶＡは、特性変動による影響を低減した電位を得ることができる。また、ＮＭＯＳトランジスタ１０２と１０５のＶｔｈが同じ変動傾向を示して変動する。Ｖｔｈに変動に応じてＶＧＳが変動するため、ＶＧＳ２とＶＧＳ５が同じ変動傾向を示して変動する。結果として、ＮＭＯＳトランジスタ１０２と１０５が互いに補償し、降圧電位ＶＤＤＩは、特性変動による影響を低減した電位を得ることができる。つまり、補償回路３０は、特性変動によって生じる降圧電位ＶＤＤＩの変動を低減できる。
【００２１】
以上のように、降圧回路１００は、ＮＭＯＳトランジスタ１０５と１０６を含む補償回路３０を備える。ＮＭＯＳトランジスタ１０６は、基準電圧Ｖｒｅｆをゲート端子に受け、カレントミラー回路２０の電流源となるＮＭＯＳトランジスタ１０１の特性変動を互いに補償する動作をする。また、ＮＭＯＳトランジスタ１０５は、降圧電位ＶＤＤＩを生成するソースフォロワ構成のＮＭＯＳトランジスタ１０２の特性変動を互いに補償する動作をする。つまり、補償回路３０は、ＮＭＯＳトランジスタ１０１と１０２の特性変動によって生じる降圧線圧ＶＤＤＩの変動を低減する。これにより、降圧回路１００は、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した降圧電位ＶＤＤＩを得ることができる。
また、降圧回路１００は、その出力回路がソースフォロワ構成であるにも係わらず、補償回路３０の作用により、精度の良い安定した降圧電位を得ることができる。また、降圧回路１００は、オペアンプを使用した降圧回路に比べ回路規模が小さくでき、レイアウト面積が大きくなる位相補償容量が不要になる。このため、降圧回路１００は、オペアンプを使用した降圧回路に比べて、チップレイアウトエリアを削減できる。
【００２２】
＜第２の実施形態＞
以下、本発明の第２の実施形態による半導体回路である定電流回路について図面を参照して説明する。
図２は、本実施形態における定電流回路の構成を示すブロック図である。
定電流回路２００は、ＮＭＯＳトランジスタ１０１、１０２ａと、カレントミラー回路２０、５０と、補償回路３０と抵抗素子６０とを備える。
この図において、図１と同じ構成には同一の符号を付す。
【００２３】
ＮＭＯＳトランジスタ１０２ａは、ドレイン端子がノードＮ４に、ゲート端子がノードＮ２に、ソース端子がノードＮ５にそれぞれ接続される。また、ＮＭＯＳトランジスタ１０２ａは、ソース端子が降圧電位ＶＢを出力するソースフォロワ構成である。
カレントミラー回路５０は、入力端と、出力端と、ＰＭＯＳトランジスタ１０７、１０８を備え、入力端に流れる電流のＮ倍の電流を出力端に出力する（Ｎは、素子定数によって予め定められる定数）。また、カレントミラー回路５０は、入力端がノードＮ４に接続され、出力端が定電流電源である。
カレントミラー回路５０におけるＰＭＯＳトランジスタ１０７は、ソース端子が電源ＶＤＤに、ゲート端子及びドレイン端子がノードＮ４に、それぞれ接続される。また、ＰＭＯＳトランジスタ１０８は、ソース端子が電源ＶＤＤに、ゲート端子がノードＮ４に、それぞれ接続される。
抵抗素子６０は、カレントミラー回路５０の電流源であり、ノードＮ５とＧＮＤの間に接続される。
【００２４】
また、チップレイアウトにおいて、ＮＭＯＳトランジスタ１０２ａと１０５、及びＰＭＯＳトランジスタ１０７と１０８の各組は、チップ内の製造ばらつきや温度差による特性ばらつきの影響が許容できる範囲で、近接配置することが望ましい。
【００２５】
次に、本実施形態の動作について説明する。
ノードＮ５の電位ＶＢは、基準電圧源ＶＲＥＦとほぼ同一の電位である。ノードＮ５の電位ＶＢは、式（３）として示される。この動作は、第１の実施形態を参照する。
【００２６】
ＶＢ＝ＶＡ＋ＶＧＳ５−ＶＧＳ２ａ  ・・・（３）
【００２７】
式（３）において、ＶＧＳ５は、ＮＭＯＳトランジスタ１０５のゲート端子−ソース端子間電圧である。また、ＶＧＳ２ａは、ＮＭＯＳトランジスタ１０２ａのゲート端子−ソース端子間電圧である。
【００２８】
製造ばらつきや温度依存により、ＭＯＳトランジスタのＶｔｈが変動する場合、ＮＭＯＳトランジスタ１０２ａと１０５のＶｔｈが同じ変動傾向を示して変動する。更に、Ｖｔｈに変動に応じてＶＧＳが変動するため、ＶＧＳ２ａとＶＧＳ５が同じ変動傾向を示して変動する。結果として、ＮＭＯＳトランジスタ１０２ａと１０５が互いに補償し、電位ＶＢは、特性変動による影響を低減した電位を得ることができる。つまり、補償回路３０は、電位ＶＢの特性変動によって生じる変動を低減できる。
【００２９】
カレントミラー回路５０の入力端であるノードＮ４に流れる電流Ｉ４は、電位ＶＢと抵抗素子６０の抵抗値Ｒ１により決定され、式（４）として示される。
【００３０】
Ｉ４＝ＶＢ／Ｒ１  ・・・（４）
【００３１】
式（４）における電流Ｉ４を受けたカレントミラー回路５０は、ＰＭＯＳトランジスタ１０７、１０８によって制御された電流値Ｉ５を定電流源として出力する。ＰＭＯＳトランジスタ１０７と１０８の素子定数の比が、１：Ｎである場合、各ＭＯＳトランジスタが飽和領域で動作する条件で電流Ｉ５は、電流Ｉ４のＮ倍の電流値になり、式（５）として示される。
【００３２】
Ｉ５＝Ｎ＊Ｉ４  ・・・（５）
【００３３】
式（５）において、ＮはＰＭＯＳトランジスタ１０７と１０８の素子定数比であり、式（６）として示される。
【００３４】
Ｎ＝（ＰＭＯＳトランジスタ１０８の素子定数）／（ＰＭＯＳトランジスタ１０７の素子定数）  ・・・（６）
【００３５】
従って、抵抗素子６０の抵抗値Ｒ１とＰＭＯＳトランジスタ１０７と１０８の素子定数比Ｎにより、定電流回路２００は、出力する電流Ｉ５を任意の値に変更できる。
また、ＰＭＯＳトランジスタ１０７と１０８の組のＶｔｈが、同じ変動傾向を示して変動するため、電位ＶＢが安定した値であれば、カレントミラー回路５０は、特性変動によって生じる出力電流Ｉ５の変動を低減できる。また、電位ＶＢは、補償回路３０の作用により、特性変動によって生じる変動を低減できる。これらのことから、定電流回路２００は、出力電流Ｉ５の特性変動によって生じる変動を低減できる。
【００３６】
以上のように、上記で説明した定電流回路２００は、ＮＭＯＳトランジスタ１０５と１０６を含む補償回路３０を備える。ＮＭＯＳトランジスタ１０６は、基準電圧Ｖｒｅｆをゲート端子に受け、カレントミラー回路２０の電流源となるＮＭＯＳトランジスタ１０１の特性変動を互いに補償する動作をする。また、ＮＭＯＳトランジスタ１０５は、電位ＶＢを生成するソースフォロワ構成のＮＭＯＳトランジスタ１０２ａの特性変動を互いに補償する動作をする。これにより、降圧電位ＶＢは、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧を得ることができる。これにより、定電流回路２００は、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した出力電流Ｉ５を得ることができる。
また、定電流回路２００は、基準となる電流Ｉ４がソースフォロワ構成であるＮＭＯＳトランジスタ１０２ａによって生成されるにも係わらず、補償回路３０の作用により、精度の良い安定した定電流出力を得ることができる。また、オペアンプを使用した定電流回路に比べ回路規模が小さくでき、レイアウト面積が大きくなる位相補償容量が不要になる。このため、定電流回路２００は、オペアンプを使用した定電流回路に比べて、チップレイアウトエリアを削減できる。
【００３７】
＜第３の実施形態＞
以下、本発明の第３の実施形態によるコンピュータシステムについて図面を参して説明する。
図３は、本実施形態におけるコンピュータシステムの構成を示すブロック図である。
コンピュータシステム５００は、プロセッサ部５０１、記憶部５０２、及びインターフェース部５０３を備える。
プロセッサ部５０１は、インターフェース部５０３を通じて外部から供給された情報、もしくは記憶部５０２に記憶された情報に基づいて記憶部５０２に記憶されたプログラムに従って演算処理を行う。また、プロセッサ部５０１は、演算処理の結果を記憶部５０２に記憶する。また、プロセッサ部５０１は、インターフェース部５０３を通じて外部に送信する。
インターフェース部５０３は、プロセッサ部５０１の制御に従って、外部との情報の送信、及び受信を行う。
記憶部５０２は、ＤＲＡＭ（Dynamic Random Access Memory）４００を含み、プロセッサ部５０１の制御により情報を記憶する。
【００３８】
図４は、ＤＲＡＭ４００の構成を示すブロック図である。
図４において、ＤＲＡＭ４００は、降圧回路１００、定電流回路２００、基準電圧発生回路３００、記憶領域４１０、及び周辺回路部４２０を備える。
記憶領域４１０は、メモリセルアレイ４０１、Ｘデコーダ回路４０２、Ｙデコーダ回路４０３、及びセンスアンプ回路４０４を備え、プロセッサ部５０１から供給された情報を記憶する。
周辺回路部４２０は、制御信号発生回路４０５、コマンド入力ラッチ回路４０６、コントロールロジック回路４０７、アドレス入力ラッチ回路４０８及びデータ入出力回路４０９を備え、記憶領域４１０に書き込み処理又は前記記憶領域から読み出し処理を制御する。
基準電圧発生回路３００は、基準電圧Ｖｒｅｆを生成する。
降圧回路１００は、基準電圧Ｖｒｅｆに基づき生成した降圧電位ＶＤＤＩをＤＲＡＭ４００の記憶領域４１０、及び周辺回路部４２０に供給する。
定電流回路２００は、基準電圧Ｖｒｅｆに基づき生成した定電流源Ｉｓをセンスアンプ回路４０４に供給する。
【００３９】
また、図４におけるメモリセルアレイ４０１は、複数のワード線（Ｗ１〜Ｗｍ）、複数のビット線（ＢＬ１Ｔ〜ＢＬｎＴ，ＢＬ１Ｂ〜ＢＬｎＢ）並びにこれらワード線及びビット線の交点に配置された複数のメモリセル（ｍ×ｎ個のメモリセル）からなる。また、センスアンプ回路４０４は、複数のセンスアンプ（Ｓ１〜Ｓｎ）が設けられ、それぞれビット線対（ＢＬ１Ｔ、ＢＬ１Ｂ）〜（ＢＬｎＴ、ＢＬｎＢ）の差電圧を増幅し、メモリセルの記憶情報を読み出す。
また、図４においては、圧降回路１００、定電流回路２００、及び基準電圧発生回路３００は、外部電源電圧端子ＶＤＤＰと接続され、外部電源電圧端子ＶＤＤＰに印加された電源電圧ＶＤＤが供給される。
【００４０】
次に、本実施形態の動作について説明する。
プロセッサ部５０１は、インターフェース部５０３を通じて外部から供給される情報を記憶部５０２に書き込み記憶させる。また、プロセッサ部５０１は、記憶部５０２に記憶された情報を読み出し、演算処理を行い、この結果を記憶部５０２に記憶させる。また、プロセッサ部５０１は、演算処理の結果に応じて、記憶部４００に記憶された情報を読み出し、インターフェース部５０２を通じて外部に送信する。
記憶部４００のＤＲＡＭ４００は、周辺回路部４２０により、記憶領域４１０への書き込み、又は記憶領域４１０からの読み出し処理を行う。外部クロック信号ＣＬＫに基づいて、制御信号発生回路４０５で内部クロック信号４１１を発生させ、コマンド信号ＣＭＤ及び外部アドレス信号ＡＤＤを、それぞれコマンド入力ラッチ回路４０６及びアドレス入力ラッチ回路４０８に取り込む。コマンド信号ＣＭＤは、コマンド入力ラッチ回路４０６でデコードされた後、コントロールロジック回路４０７に入力される。
【００４１】
コントロールロジック回路４０７は、入力されたコマンドに応じてＸアドレス系コントロール信号４１２、Ｙアドレス系コントロール信号４１４等を発生する。また、コントロールロジック回路４０７は、メモリセルアレイ４０１のメモリセルへ書き込み、又は読み出しの動作を行う。また、アドレス入力ラッチ４０８は、Ｘアドレス信号４１３及びＹアドレス信号４１５を記憶領域４１０に出力する。メモリセルへのデータ書き込み又は読み出し動作は、データ入出力回路４０９、データバス４１６及びセンスアンプ回路４０４を介して、データ入出力端子ＤＱＰを介して入出力されるデータ入出力信号ＤＱに従って行われる。この動作の際に、センスアンプ回路４０４は、定電流源Ｉｓを使用する。
また、圧降回路１００及び定電流回路２００は、上述の補償回路３０を備えるため、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧、及び電流を得ることができる。このため、プロセッサ部５０１、及びインターフェース部５０３の動作によりコンピュータシステム５００の温度が上昇した場合においても、正常に機能する。
【００４２】
以上のように、コンピュータシステム５００は、プロセッサ部５０１、記憶部５０２、及びインターフェース部５０３を備え、記憶部５０２のＤＲＡＭ４００に圧降回路１００、及び定電流回路２００を備える。圧降回路１００、及び定電流回路２００は、補償回路３０を備えるため、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧及び電流を得ることができる。このため、ＤＲＡＭ４００は、温度変動が生じた場合において、正常に機能し、安定した使用が可能になる。これにより、記憶部５０２が正常に機能するため、コンピュータシステム５００は、自身の動作により温度上昇した場合において、正常に機能し、安定した使用が可能になる。
【００４３】
なお、本発明の実施形態によれば、制御電圧Ｖｒｅｆがゲート端子に供給されるＮＭＯＳトランジスタ１０１が電流源として駆動する。また、カレントミラー回路２０は、ＮＭＯＳトランジスタ１０１からの電流源を受けて、制御電圧Ｖｒｅｆに応じて出力電圧を変化させるＮＭＯＳトランジスタ１０２（又は１０２ａ）を駆動する。更に、補償回路３０は、ＮＭＯＳトランジスタ１０１と１０２（又は１０２ａ）の特性変動によって生じるＮＭＯＳトランジスタ１０２（又は１０２ａ）の出力電圧である降圧電位ＶＤＤＩ（又はＶＢ）の変動を低減する半導体回路を含む降圧回路１００（又は定電流回路２００）である。
また、ＮＭＯＳトランジスタ１０１は、カレントミラー回路２０が出力する電流値を制御する入力端であるノードＮ１に接続され、ゲート端子にカレントミラー回路２０の電流を制御する制御電圧Ｖｒｅｆを受ける。また、ＮＭＯＳトランジスタ１０２（又は１０２ａ）は、制御された電流値の電流を供給する出力端であるノードＮ２にゲート端子が接続され、補償回路３０は、ノードＮ２に接続される。
これにより、補償回路３０が、ＮＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２（又は１０２ａ）の特性変動を補償するため、半導体回路は、製造ばらつきや温度依存による特性変動によって生じる降圧電位ＶＤＤＩ（又はＶＢ）の変動を低減することができる。
【００４４】
また、カレントミラー回路２０は、電源ＶＤＤとノードＮ１との間に接続され、ゲート端子がノードＮ１に接続されたＰＭＯＳトランジスタ１０３と、電源ＶＤＤとノードＮ２との間に接続され、ゲート端子がノードＮ１に接続されたＰＭＯＳトランジスタ１０４とを備える。ＮＭＯＳトランジスタ１０１は、ノードＮ１と、電源ＶＤＤとは異なる電源ＧＮＤとのに接続される。補償回路３０は、ノードＮ２とノードＮ３との間に接続され、ゲート端子がノードＮ２に接続されたＮＭＯＳトランジスタ１０５と、ノードＮ３とＧＮＤとの間に接続され、ゲート端子がノードＮ３に接続されたＮＭＯＳトランジスタ１０６とを備える。
これにより、ＭＯＳトランジスタ１０６は、基準電圧Ｖｒｅｆをゲート端子に受け、カレントミラー回路２０の電流源となるＭＯＳトランジスタ１０１の特性変動を互いに補償する動作をする。また、ＭＯＳトランジスタ１０５は、降圧電位ＶＤＤＩ（又はＶＢ）を生成するＭＯＳトランジスタ１００（又は１０２ａ）の特性変動を互いに補償する動作をする。これにより、降圧電位ＶＤＤＩ（又はＶＢ）は、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧を得ることができる。これにより、半導体回路は、製造ばらつきや温度依存による特性変動によって生じる出力電圧ＶＤＤＩ（又はＶＢ）の変動を低減することができる。
【００４５】
また、ＮＭＯＳトランジスタ１０２（又は１０２ａ）がソースフォロワ回路の接続である。
これにより、半導体回路は、オペアンプを使用した降圧回路に比べ回路規模が小さくでき、レイアウト面積が大きくなる位相補償容量が不要になる。このため、降圧回路１００（又は定電流回路２００）は、オペアンプを使用した降圧回路に比べて、チップレイアウトエリアを削減できる。
【００４６】
また、記憶部５０２と、記憶部５０２に情報を記憶させるプロセッサ部５０１を含むコンピュータシステム５００であって、記憶部５０２のＤＲＡＭ４００は、情報を記憶する記憶領域４１０と、情報を記憶領域４１０に書き込み処理又は記憶領域４１０から読み出し処理を制御する周辺回路４２０と、制御電圧Ｖｒｅｆが供給されるＮＭＯＳトランジスタ１０１が電流源として駆動する。また、カレントミラー回路２０は、ＮＭＯＳトランジスタ１０１からの電流源を受けて、制御電圧Ｖｒｅｆに応じて出力電圧である降圧電位ＶＤＤＩ又はＶＢを変化させるＮＭＯＳトランジスタ１０２又は１０２ａを駆動する。更に、補償回路３０は、ＮＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２又は１０２ａの特性変動によって生じる降圧電位ＶＤＤＩ又はＶＢの変動を低減する。また、ＤＲＡＭ４００は、周辺回路４２０に電力を供給する降圧回路１００と定電流回路２００のいずれか一方、又は両方とを備え、プロセッサ部５０１は、処理に応じた情報を記憶部５０２に記憶させ、又は、記憶部５０２に記憶された情報を参照する。
【００４７】
また、ＮＭＯＳトランジスタ（１０１）は、カレントミラー回路２０が出力する電流値を制御する入力端であるノードＮ１に接続され、ゲート端子にカレントミラー回路２０の電流を制御する制御電圧Ｖｒｅｆを受ける。ＮＭＯＳトランジスタ（１０２、又は１０２ａ）は、カレントミラー回路２０の出力端であるノードＮ２にゲート端子が接続される。補償回路３０は、ノードＮ２に接続される。
これにより、圧降回路１００及び定電流回路２００は、補償回路３０を備えるため、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧及び電流をそれぞれ供給することができる。このため、圧降回路１００及び定電流回路２００から降圧電位ＶＤＤＩと定電流Ｉｓが供給される。ＤＲＡＭ４００は、温度変動が生じた場合にもいて、正常に機能し、安定した使用が可能になる。結果として、記憶部５０２が正常に機能するため、コンピュータシステム５００は、プロセッサ５０１などの動作により温度変化を生じた場合において、正常に機能し、安定した使用が可能になる。
【００４８】
また、カレントミラー回路２０は、電源ＶＤＤとノードＮ１との間に接続され、ゲート端子がノードＮ１に接続されたＰＭＯＳトランジスタ１０３と、電源ＶＤＤとノードＮ２との間に接続され、ゲート端子がノードＮ１に接続されたＰＭＯＳトランジスタ１０４とを備える。ＮＭＯＳトランジスタ１０１は、ノードＮ１と、電源ＶＤＤとは異なる電源ＧＮＤとのに接続される。補償回路３０は、ノードＮ２とノードＮ３との間に接続され、ゲート端子がノードＮ２に接続されたＮＭＯＳトランジスタ１０５と、ノードＮ３とＧＮＤとの間に接続され、ゲート端子がノードＮ３に接続されたＮＭＯＳトランジスタと１０６を備える。
これにより、ＮＭＯＳトランジスタ１０６は、基準電圧Ｖｒｅｆをゲート端子に受け、カレントミラー回路２０の電流源となるＮＭＯＳトランジスタ１０１の特性変動を互いに補償する動作をする。また、ＮＭＯＳトランジスタ１０５は、降圧電位ＶＤＤＩ又はＶＢを生成するＮＭＯＳトランジスタ１００又は１０２ａの特性変動を互いに補償する動作をする。これにより、降圧電位ＶＤＤＩ、又はＶＢは、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧を得ることができる。これにより、圧降回路１００及び定電流回路２００は、製造ばらつきや温度依存による特性変動の影響を低減し、且つ、安定した電圧及び電流を得ることができる。このため、圧降回路１００及び定電流回路２００から降圧電位ＶＤＤＩと定電流Ｉｓが供給される。ＤＲＡＭ４００は、温度変動が生じた場合にもいて、正常に機能し、安定した使用が可能になる。結果として、記憶部５０２が正常に機能するため、コンピュータシステム５００は、プロセッサ５０１などの動作により温度変化を生じた場合において、正常に機能し、安定した使用が可能になる。
【００４９】
また、ＮＭＯＳトランジスタ１０２又は１０２ａがソースフォロワ回路の接続である。
これにより、半導体回路は、オペアンプを使用した降圧回路に比べ回路規模が小さくでき、レイアウト面積が大きくなる位相補償容量が不要になる。このため、降圧回路１００、及び定電流回路２００は、オペアンプを使用した降圧回路に比べて、チップレイアウトエリアを削減できる。これにより、ＤＲＡＭ４００のチップサイズを縮小できるため、コンピュータシステム５００のコストを低減できる。
【００５０】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の半導体回路の実施形態として、降圧回路１００、及び定電流回路２００の形態を説明したが、これに限定されるものではなく、ＮＭＯＳトランジスタ１０１とソースフォロワ構成のＮＭＯＳトランジスタ１０２（又は１０２ａ）と、カレントミラー回路２０と、補償回路３０とを備え、補償回路３０が、ＮＭＯＳトランジスタ１０１と１０２（又は１０２ａ）の特性変動の影響を低減する構成であれば、いかなる形態でも良い。また、電源ＶＤＤとＧＮＤの２つの電源線と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成したＭＯＳトランジスタを、異なる電源線に接続し、異なるチャネル型のＭＯＳトランジスタに変更しても良い。
【００５１】
また、第３の実施形態のコンピュータシステム５００は、プロセッサ部５０１、記憶部５０２、及びインターフェース部５０３を備える形態で説明したが、これに限定されるものではなく、他の機能を持つ形態やインターフェース部がない形態でも良い。また、降圧回路１００、及び定電流回路２００を備えたＤＲＡＭ４００の形態を説明したが、降圧回路１００と定電流回路２００のいずれか一方のみ備えた形態や、記憶部５０２のＤＲＡＭ４００でなく、プロセッサ部５０１、及びインターフェース部５０３の別の半導体装置に備えても良い。
なお、実施形態ではＭＯＳトランジスタを使用した回路の例を説明したが、素子ばらつきが発生するトランジスタであれば、他のトランジスタに変更しても良い。
【符号の説明】
【００５２】
１００  降圧回路
２００  定電流回路
２０、５０  カレントミラー回路
３０  補償回路
１０１、１０２、１０２ａ、１０５、１０６  ＮＭＯＳトランジスタ
１０３、１０４、１０７、１０８  ＰＭＯＳトランジスタ
３００  基準電圧発生回路
４００  ＤＲＡＭ
４０１  メモリセルアレイ
４０２  Ｘデコーダ回路
４０３  Ｙデコーダ回路
４０４  センスアンプ回路
４０５  制御信号発生回路
４０６  コマンド入力ラッチ回路
４０７  コントロールロジック回路
４０８  アドレス入力ラッチ回路
４０９  データ入出力回路
４１０  記憶領域
４１１  内部クロック信号
４１２  Ｘアドレス系コントロール信号
４１３  Ｘアドレス信号
４１４  Ｙアドレス系コントロール信号
４１５  Ｙアドレス信号
４１６  データバス
４２０  周辺回路部
５００  コンピュータシステム
５０１  プロセッサ部
５０２  記憶部
５０３  インターフェース部
【図１】
2011141649.tif 000003
【図２】
2011141649.tif 000004
【図３】
2011141649.tif 000005
【図４】
2011141649.tif 000006