(57)【要約】【目的】簡明な構成で、バイポーラトランジスタが飽和状態となるのを防止するとともに、当該バイポーラトランジスタを高速にオフすることも可能な増幅回路を提供する。【構成】ＮＰＮトランジスタＱ１のベース端子と入力信号Ｖｉｎの間にＮチャネルＭＯＳトランジスタＭＮ１を設け、ＮＰＮトランジスタＱ１のコレクタ端子とＮチャネルＭＯＳトランジスタＭＮ１のゲート端子を接続することにより、ＮＰＮトランジスタＱ１のベース・コレクタ間電圧がＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧以上となるので、ＮＰＮトランジスタＱ１が飽和状態になることを防止できる。また、常にＮチャネルＭＯＳトランジスタＭＮ１がオンして入力信号ＶｉｎがＮＰＮトランジスタＱ１のベース端子に印加されるので、ＮＰＮトランジスタＱ１を高速にオフすることができる。【選択図】図１
2011171830.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタと、該バイポーラトランジスタのコレクタ端子に一端が接続された抵抗素子と、前記バイポーラトランジスタのベース端子に第１のソース／ドレイン端子が接続されたＭＯＳトランジスタを有し、
前記バイポーラトランジスタのコレクタ端子と前記ＭＯＳトランジスタのゲート端子が接続され、
前記ＭＯＳトランジスタの第２のソース／ドレイン端子に入力信号が入力され、
前記バイポーラトランジスタのコレクタ端子の電位を出力信号とすることを特徴とする増幅回路。
【請求項２】
前記バイポーラトランジスタがＮＰＮトランジスタであり、前記ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタであることを特徴する請求項１に記載の増幅回路。
【請求項３】
前記バイポーラトランジスタがＰＮＰトランジスタであり、前記ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタであることを特徴する請求項１に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等に使用することのできる、バイポーラトラジスタを用いた増幅回路に関する。
【背景技術】
【０００２】
図３に従来のバイポーラトランジスタを用いた反転増幅回路の一例を示す。図３において、Ｑ１はＮＰＮトラジスタ（バイポーラトランジスタ）、ＲＬは負荷抵抗（その抵抗値もＲＬで表す。）、ＲＥはエミッタ抵抗（その抵抗値もＲＥで表す。）である。ＮＰＮトラジスタＱ１、負荷抵抗ＲＬおよびエミッタ抵抗ＲＥは直列回路を形成していて、電源電位ＶＣＣおよび基準電位である接地電位（ＧＮＤ）の間に接続されている。ＮＰＮトラジスタＱ１のベース端子には反転増幅回路の入力信号Ｖｉｎが入力され、ＮＰＮトラジスタＱ１のコレクタ端子と負荷抵抗ＲＬの接続点の電位が出力信号Ｖｏｕｔとなっている。なお、本回路はアナログ回路およびデジタル回路のどちらにも適用可能である。
【０００３】
通常、ＲＬ＞ＲＥであり、入力信号Ｖｉｎが上昇（低下）すると出力信号Ｖｏｕｔは入力信号Ｖｉｎより大きな変化率で低下（上昇）し、本回路は反転増幅動作を行う。ＮＰＮトラジスタＱ１については、電流増幅率が十分高く、コレクタ・エミッタ間に十分な電圧が印加されていて、かつ非飽和領域で動作していれば、ベース電流Ｉｂはほとんど流れない。
【０００４】
しかし、入力信号Ｖｉｎが過度に上昇すると、ＮＰＮトラジスタＱ１は、そのベース・コレクタ接合に順電圧が印加されてトランジスタとしての機能が失われる飽和状態になってしまう。飽和状態になると寄生バイポーラトランジスタがオン（導通）して、ＮＰＮトラジスタＱ１が形成されている半導体基板に電流が流れ込み、基板電位の変動をもたらすことがある（例えば、特許文献１の〔従来の技術〕参照。）。また、飽和状態になるとベース電流Ｉｂが急増し、入力信号Ｖｉｎを供給する回路（信号源）の出力インピーダンスが高い場合に、入力信号Ｖｉｎがベース電流Ｉｂの急増に影響されて変動してしまい、同じ信号を他の回路でも使用していると問題が生じる。さらに、本回路がデジタル回路に適用されていると、大きなベース電流ＩｂをゼロにしてＮＰＮトラジスタＱ１をオフ（遮断）させるのに時間がかかり、高速スイッチングが難しくなるという問題も生じる。
【０００５】
このような問題を避けるために、増幅回路中のバイポーラトランジスタが飽和状態となるのを防止する方式が提案されている。
図４に、特許文献１に開示されている、バイポーラトランジスタが飽和状態になることを防止することのできる従来の増幅回路を示す。図３と同じ部位には同じ符号を付して、詳細な説明は省略する。図４に示す回路は、図３の回路にＮチャネルＭＯＳトランジスタＭＮ１０と抵抗Ｒ１０からなる直列回路を追加し、当該直列回路をＮＰＮトラジスタＱ１のコレクタ・ベース間に接続するとともに、入力信号ＶｉｎをＮチャネルＭＯＳトランジスタＭＮ１０のゲート端子に入力する構成となっている。また、ＮＰＮトラジスタＱ１のエミッタ端子は低電位側の電源電位ＶＬに接続されている。
【０００６】
この回路では、入力信号Ｖｉｎが上昇するとＮチャネルＭＯＳトランジスタＭＮ１０がオン（導通）してベース電流Ｉｂが流れるが、ベース電流Ｉｂにより抵抗Ｒ１０の両端に電圧が生じるため、ＮＰＮトラジスタＱ１のコレクタ電位がベース電位より必ず高くなり、飽和状態になることがない、というものである。
【０００７】
図５に、特許文献２に開示されている、バイポーラトランジスタが飽和状態になることを防止することのできる別の従来の増幅回路を示す。図３と同じ部位には同じ符号を付して、詳細な説明は省略する。図４に示す回路は、図３の回路に抵抗Ｒ２０〜Ｒ２２、ＮＰＮトラジスタＱ２０およびダイオードＤ２０を追加し、エミッタ抵抗ＲＥを削除したものになっている。抵抗Ｒ２０〜Ｒ２２は直列接続されて、入力信号Ｖｉｎと接地電位の間に接続されている。また、抵抗Ｒ２０，Ｒ２１はダイオードＤ２０の両端電圧を分圧する分圧回路を構成している。ＮＰＮトラジスタＱ２０のコレクタ端子には入力信号Ｖｉｎが接続され、ベース端子は抵抗Ｒ２０とＲ２１の接続点に接続され、エミッタ端子はＮＰＮトラジスタＱ１のコレクタ端子に接続されている。ダイオードＤ２０のアノード端子は入力信号Ｖｉｎに接続され、カソード端子は抵抗Ｒ２１とＲ２２の接続点に接続されている。抵抗Ｒ２１とＲ２２の接続点は、ＮＰＮトラジスタＱ１のベース端子にも接続されている。この回路で入力信号Ｖｉｎが上昇するとベース電流Ｉｂが増加し、これによりＮＰＮトラジスタＱ１のコレクタ電流も増加して出力信号Ｖｏｕｔが低下する。ＮＰＮトラジスタＱ２０のベース電位は所定電位（（入力信号Ｖｉｎの電位）−（ダイオードＤ２０の順方向電圧を抵抗Ｒ２０，Ｒ２１で分圧した値））にあるので、出力信号Ｖｏｕｔが低下するとＮＰＮトラジスタＱ２０のベース・エミッタ間電圧が増加してＮＰＮトラジスタＱ２０のエミッタ・コレクタ間に電流が流れる。これによりＮＰＮトラジスタＱ１のベースに流れる電流の一部がＮＰＮトラジスタＱ２０を介してＮＰＮトラジスタＱ１のコレクタ電流となるので、ＮＰＮトラジスタＱ１が飽和状態になるのを防ぐことができる、というものである。なお、ＮＰＮトラジスタＱ１をオフさせる場合はＶｉｎをゼロにして抵抗Ｒ２０，Ｒ２１の直列回路および抵抗Ｒ２２によりＮＰＮトラジスタＱ１のベース端子をプルダウンする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第２８３４１２６号明細書
【特許文献２】特開平８−２５６０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図４に示す特許文献１に開示されている従来の増幅回路を動作させるためには、ＮチャネルＭＯＳトランジスタＭＮ１０のゲートに印加される入力信号Ｖｉｎを（Ｖｔｈｎ（ＭＮ１０の閾値電圧）＋Ｖｂｅ（Ｑ１のベース・エミッタ間電圧））以上の電圧にする必要があり、電源電圧の低いアナログ回路には適さない場合がある。また、デジタル回路に適用した場合、ＮＰＮトランジスタＱ１をオフするときは入力信号ＶｉｎをＬ（Ｌｏｗ）にし、これによりＮチャネルＭＯＳトランジスタＭＮ１０をオフにしてＮＰＮトランジスタＱ１のベース端子をオープンにするだけなので、ＮＰＮトランジスタＱ１をオンさせている電荷をベース領域から排出してＮＰＮトラジスタＱ１をオフさせるのに時間がかかり、高速スイッチングが難しくなる。高速化を計るためにはベース領域の電荷を外部に排出するプルダウン抵抗、もしくはベース端子を接地電位に接続するトランジスタおよびその駆動信号を生成する回路を追加する必要があるが、コストの増加につながってしまう。
【００１０】
また、図５に示す特許文献２に開示されている従来の増幅回路は、入力信号ＶｉｎとＮＰＮトランジスタＱ１の間に複雑な回路を設ける必要があり、コストの増加につながってしまうという問題がある。
【００１１】
そこで本発明は、上記の課題を解決し、簡明な構成で、バイポーラトランジスタが飽和状態となるのを防止するとともに、当該バイポーラトランジスタを高速にオフすることも可能な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで、上記課題を解決するために、請求項１に係る発明は、バイポーラトランジスタと、該バイポーラトランジスタのコレクタ端子に一端が接続された抵抗素子と、前記バイポーラトランジスタのベース端子に第１のソース／ドレイン端子が接続されたＭＯＳトランジスタを有し、前記バイポーラトランジスタのコレクタ端子と前記ＭＯＳトランジスタのゲート端子が接続され、前記ＭＯＳトランジスタの第２のソース／ドレイン端子に入力信号が入力され、前記バイポーラトランジスタのコレクタ端子の電位を出力信号とする増幅回路であることを特徴とする。
【００１３】
請求項２に係る発明は、請求項１に係る発明において、前記バイポーラトランジスタがＮＰＮトランジスタであり、前記ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタであることを特徴する。
【００１４】
請求項３に係る発明は、請求項１に係る発明において、前記バイポーラトランジスタがＰＮＰトランジスタであり、前記ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタであることを特徴する。
【発明の効果】
【００１５】
本発明の増幅回路によれば、バイポーラトランジスタのベース端子と入力信号の間にＭＯＳトランジスタを設け、バイポーラトランジスタのコレクタ端子とＭＯＳトランジスタのゲート端子を接続することにより、バイポーラトランジスタのベース・コレクタ間電圧がＭＯＳトランジスタの閾値電圧以上となるので、バイポーラトランジスタが飽和状態になることを防止できる。また、常にＭＯＳトランジスタがオンして入力信号がバイポーラトランジスタのベース端子に印加されるので、バイポーラトランジスタを高速にオフすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る増幅回路の第１の実施例を示す図である。
【図２】本発明に係る増幅回路の第２の実施例を示す図である。
【図３】従来のバイポーラトランジスタを用いた反転増幅回路の一例を示す図である。
【図４】バイポーラトランジスタが飽和状態になることを防止することのできる従来の増幅回路である。
【図５】バイポーラトランジスタが飽和状態になることを防止することのできる別の従来の増幅回路である。
【発明を実施するための形態】
【００１７】
以下、図面を用いて本発明の増幅回路について説明する。
【実施例１】
【００１８】
図１は本発明に係る増幅回路の第１の実施例である。図３と共通する部位には同じ符号を付し、詳細な説明は省略する。この回路は、図３の回路に対し、ＮチャネルＭＯＳトランジスタＭＮ１を追加した構成となっている。ＮチャネルＭＯＳトランジスタＭＮ１に２つあるソース／ドレイン端子（当該端子は、キャリアの流れる方向によりソース端子となったりドレイン端子となったりするので、このように呼称する。）のひとつがＮＰＮトランジスタＱ１のベース端子に接続され、別のソース／ドレイン端子には入力信号Ｖｉｎが印加されている。またＮチャネルＭＯＳトランジスタＭＮ１のゲート端子は、ＮＰＮトランジスタＱ１のコレクタ端子に接続されている。
【００１９】
図１に示す増幅回路において、ＮＰＮトランジスタＱ１のコレクタ端子の電位が十分に高いとき、すなわちＮチャネルＭＯＳトランジスタＭＮ１のゲート端子の電位が十分に高いときはＮチャネルＭＯＳトランジスタＭＮ１がオンするため、ＮＰＮトランジスタＱ１のベース端子には入力信号Ｖｉｎが印加され、この増幅回路は図４に示す増幅回路と同じ動作をする。なお、コレクタ端子の電位が十分に高いので、ＮＰＮトランジスタＱ１は非飽和状態とはなっている。
【００２０】
ＮＰＮトランジスタＱ１のコレクタ端子の電位が低下するとＮチャネルＭＯＳトランジスタＭＮ１のゲート端子の電位も低下することになるので、ＮチャネルＭＯＳトランジスタＭＮ１に流れる電流が減少する。このため、入力信号Ｖｉｎが高くなってＮＰＮトランジスタＱ１のベース電流Ｉｂを増加させると、コレクタ電流も増加することからＮＰＮトランジスタＱ１のコレクタ端子の電位が低下し、これがＮチャネルＭＯＳトランジスタＭＮ１にフィードバックされてベース電流Ｉｂの増加が抑制される。コレクタ端子の電位すなわちＮチャネルＭＯＳトランジスタＭＮ１のゲート端子の電位の低下はベース電流Ｉｂが流れ続ける範囲に留まるから、最終的にコレクタ端子の電位は、ＮＰＮトランジスタＱ１のベース端子の電位よりＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｈ程度高い電位に落ち着く。これから、ＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｈ１をＮＰＮトランジスタＱ１が非飽和状態となるコレクタ・ベース間電圧より大きく設定しておくことにより、ＮＰＮトランジスタＱ１が飽和状態になることを防止することができる。従い、入力信号Ｖｉｎが他の回路に接続されていても、悪影響を与えることはない。
【００２１】
また、この状態から入力信号Ｖｉｎが低下するとＮＰＮトランジスタＱ１のベース電流Ｉｂが減少し、これによりコレクタ電流も減少するため、コレクタ端子の電位が上昇する。コレクタ端子の電位に等しいＮチャネルＭＯＳトランジスタＭＮ１のゲート端子の電位も上昇することから、ＮチャネルＭＯＳトランジスタＭＮ１に流せる電流が増加する。これより、ＮチャネルＭＯＳトランジスタＭＮ１を介してＮＰＮトランジスタＱ１のベース領域の電荷を排出し、ＮＰＮトラジスタＱ１を高速にオフすることができる。
【実施例２】
【００２２】
図２は本発明に係る増幅回路の第２の実施例である。本実施例は、第１の実施例のＮＰＮトランジスタＱ１に替えてＰＮＰトランジスタ（バイポーラトランジスタ）Ｑ２を用い、ＮチャネルＭＯＳトランジスタＭＮ１に替えてＰチャネルＭＯＳトランジスタＭＰ１を用いた増幅回路である。エミッタ抵抗ＲＥはＰＮＰトランジスタＱ２のエミッタ端子と電源電位ＶＣＣの間に接続され、負荷抵抗ＲＬはとＰＮＰトランジスタＱ２のコレクタ端子と接地電位の間に接続されている。ＰチャネルＭＯＳトランジスタＭＰ１の２つあるソース／ドレイン端子のひとつがＰＮＰトランジスタＱ２のベース端子に接続され、別のソース／ドレイン端子には入力信号Ｖｉｎが印加されている。またＰチャネルＭＯＳトランジスタＭＰ１のゲート端子は、ＰＮＰトランジスタＱ２のコレクタ端子に接続されている。そして、ＰＮＰトランジスタＱ２のコレクタ端子の電位が出力信号Ｖｏｕｔになっている。
【００２３】
図２に示す増幅回路において、ＰＮＰトランジスタＱ２のコレクタ端子の電位が十分に低いとき、すなわちＰチャネルＭＯＳトランジスタＭＰ１のゲート端子の電位が十分に低いときはＰチャネルＭＯＳトランジスタＭＰ１がオンするため、ＰＮＰトランジスタＱ２のベース端子には入力信号Ｖｉｎが印加され、この増幅回路は図４に示す増幅回路と同様の動作をする。なお、コレクタ端子の電位が十分に低いので、ＰＮＰトランジスタＱ２は非飽和状態とはなっている。
【００２４】
ＰＮＰトランジスタＱ２のコレクタ端子の電位が上昇するとＰチャネルＭＯＳトランジスタＭＰ１のゲート端子の電位も上昇することになるので、ＰチャネルＭＯＳトランジスタＭＰ１に流れる電流が減少する。このため、入力信号Ｖｉｎが低くなってＰＮＰトランジスタＱ２のベース電流Ｉｂを増加させると、コレクタ電流も増加することからＰＮＰトランジスタＱ２のコレクタ端子の電位が上昇し、これがＰチャネルＭＯＳトランジスタＭＰ１にフィードバックされてベース電流Ｉｂの増加を抑制する。コレクタ端子の電位の上昇はベース電流Ｉｂが流れ続ける範囲に留まるから、最終的にコレクタ端子の電位は、ＰＮＰトランジスタＱ２のベース端子の電位よりＰチャネルＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈ２程度低い電位に落ち着く。これから、ＰチャネルＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈ２をＰＮＰトランジスタＱ２が非飽和状態となるコレクタ・ベース間電圧より大きく設定しておくことにより、ＰＮＰトランジスタＱ２が飽和状態になることを防止することができる。従い、入力信号Ｖｉｎが他の回路に接続されていても、悪影響を与えることはない。
【００２５】
また、この状態から入力信号Ｖｉｎが上昇するとベース電流Ｉｂが減少し、これによりコレクタ電流も減少するため、ＰＮＰトランジスタＱ２のコレクタ端子の電位が低下する。コレクタ端子の電位に等しいＰチャネルＭＯＳトランジスタＭＰ１のゲート電位も低下することから、ＰチャネルＭＯＳトランジスタＭＰ１に流せる電流が増加する。これより、ＰチャネルＭＯＳトランジスタＭＰ１を介してベース領域の電荷を排出し、ＰＮＰトランジスタＱ２を高速にオフすることができる。
【００２６】
なお、実施例１，２をデジタル回路に適用する場合は、エミッタ抵抗ＲＥはなくてもよい。また、負荷抵抗ＲＬについては、抵抗以外にも抵抗性素子として、例えば電流源，負荷トランジスタなどを用いてもよい。さらに、電源電位ＶＣＣや接地電位を別の電位に替えてもよい。
【符号の説明】
【００２７】
Ｄ２０  ダイオード
Ｉｂ  ベース電流
ＭＮ１，ＭＮ１０  ＮチャネルＭＯＳトランジスタ
ＭＰ１  ＰチャネルＭＯＳトランジスタ
Ｑ１，Ｑ２０  ＮＰＮトランジスタ（バイポーラトランジスタ）
Ｑ２  ＰＮＰトランジスタ（バイポーラトランジスタ）
ＲＥ  エミッタ抵抗
ＲＬ  負荷抵抗
Ｒ１０，Ｒ２０〜Ｒ２２  抵抗
ＶＣＣ  電源電位
Ｖｉｎ  入力信号
ＶＬ  低電位側の電源電位
Ｖｏｕｔ  出力信号
Ｖｔｈ１  ＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧
Ｖｔｈ２  ＰチャネルＭＯＳトランジスタＭＰ１の閾値電圧
【図１】
2011171830.tif 000003
【図２】
2011171830.tif 000004
【図３】
2011171830.tif 000005
【図４】
2011171830.tif 000006
【図５】
2011171830.tif 000007