(57)【要約】【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号ＤＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦｉは、データ信号ＤＩＮを対応するクロック信号ＣＬＫｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰｉは、シリアル形式のデータ信号ＤＩＮを対応するクロック信号ＣＬＫｉを用いてパラレル形式の中間データ信号ＤＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号ＤＩＮＴ１〜ｎのうち選択信号ＳＥＬに応じたひとつを選択する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリアル形式のデータ信号が入力されるデータ入力端子と、
それぞれにクロック信号が入力されるｎ個（ｎは２以上の整数）のクロック入力端子と、
前記ｎ個のクロック入力端子ごとに設けられ、それぞれが、前記データ信号を対応する前記クロック信号に応じたタイミングでラッチするｎ個の入力フリップフロップと、
前記ｎ個のクロック入力端子ごとに設けられ、それぞれが、シリアル形式の前記データ信号を対応する前記クロック信号を用いてパラレル形式の中間データに変換するｎ個のシリアルパラレル変換器と、
前記ｎ個の中間データのうち選択信号に応じたひとつを選択するデータセレクタと、
を備えることを特徴とするデータラッチ回路。
【請求項２】
前記ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応する前記中間データを、内部クロック信号を用いてリタイミングするｎ個のリタイミング回路をさらに備え、
前記データセレクタは、リタイミングされた前記ｎ個の中間データのうち選択信号に応じたひとつを選択することを特徴とする請求項１に記載のデータラッチ回路。
【請求項３】
前記ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応する前記クロック信号を１／ｍ分周（ｍは２以上の整数）し、中間クロック信号を生成するｍ個の分周器をさらに備え、
前記ｎ個のリタイミング回路はそれぞれＦＩＦＯ（First In First Out）メモリを含み、
各ＦＩＦＯメモリには、対応する中間データを対応する前記中間クロック信号と同期して書き込まれるともに、各ＦＩＦＯメモリからは、書き込まれた前記中間データが、前記内部クロック信号と同期して読み出されることを特徴とする請求項２に記載のデータラッチ回路。
【請求項４】
前記データセレクタの出力データを、内部クロック信号と同期してラッチする出力フリップフロップをさらに備えることを特徴とする請求項１から３のいずれかに記載のデータラッチ回路。
【請求項５】
前記ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応する前記クロック信号を１／ｍ分周（ｍは２以上の整数）し、中間クロック信号を生成するｍ個の分周器と、
前記ｍ個の分周器から出力されるｍ個の中間クロック信号のうち、前記選択信号に応じたひとつを選択するクロックセレクタと、
前記データセレクタの出力データを、前記クロックセレクタにより選択された中間クロック信号と同期してラッチする出力フリップフロップと、
をさらに備えることを特徴とする請求項１に記載のデータラッチ回路。
【請求項６】
請求項１から５のいずれかに記載のデータラッチ回路を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号を、複数のクロック信号のひとつを利用してラッチするデータラッチ回路に関する。
【背景技術】
【０００２】
被試験デバイスが正常に機能するかを試験するために、半導体試験装置（単に試験装置という）が用いられる。試験装置は、データ信号のレベルを、それと同期したクロック信号のエッジのタイミングで取り込むことにより、データ信号の値を取得し、取得したデータ信号の値が、期待値と一致するかを判定し、被試験デバイスの良否を判定し、あるいはその不良箇所を特定する。
【０００３】
半導体デバイスが出力する信号形式はさまざまである。図１（ａ）、（ｂ）は、試験システムの構成例を示す図である。
図１（ａ）の被試験デバイス（ＤＵＴ）１は、複数のデータ信号Ｄ１、Ｄ２と、複数のデータ信号それぞれと１対１で対応するクロック信号ＣＬＫ１、ＣＬＫ２を出力する。各データ信号Ｄ１、Ｄ２はそれぞれ、対応するクロック信号ＣＬＫ１、ＣＬＫ２のエッジと同期している。
【０００４】
試験装置２ａは、ＤＵＴ１ａのデバイスピンと１対１で接続される複数のテストピンＰ１〜Ｐ４を備え、各テストピンＰ１〜Ｐ４ごとにピンエレクトロニクスＰＥ１〜ＰＥ４と呼ばれる回路ブロックが設けられる。ピンエレクトロニクスＰＥは、ＤＵＴ１に対して信号を出力するドライバや、被試験デバイスからのデータ信号のレベルを判定するコンパレータを備える。
【０００５】
図１（ａ）の試験システムにおいて、１番ピンＰ１に接続されるピンエレクトロニクスＰＥ１は、データ信号Ｄ１を、２番ピンＰ２に入力されるクロック信号ＣＬＫ１のエッジのタイミングでラッチする。同様に３番ピンＰ３に接続されるピンエレクトロニクスＰＥ３は、データ信号Ｄ２を、４番ピンＰ４に入力されるクロック信号ＣＬＫ２のエッジのタイミングでラッチする。
【０００６】
図１（ｂ）の試験システムにおいて、ＤＵＴ１ｂは、複数のデータ信号Ｄ１１、Ｄ１２と、それらに共通のクロック信号ＣＬＫ１を出力する。各データ信号Ｄ１１、Ｄ１２は、共通のクロック信号ＣＬＫ１のエッジと同期している。このシステムにおいて、１番ピンのピンエレクトロニクスＰＥ１は、データ信号Ｄ１１を３番ピンＰ３に入力されるクロック信号ＣＬＫ１のエッジのタイミングでラッチし、２番ピンのピンエレクトロニクスＰＥ２は、データ信号Ｄ１２を３番ピンＰ３に入力されるクロック信号ＣＬＫ１のエッジのタイミングでラッチする。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
試験装置には、さまざまな形式の信号のＤＵＴを試験する汎用性が求められる。たとえば１番ピンＰ１のピンエレクトロニクスＰＥ１に着目すると、ピンエレクトロニクスＰＥ１が、そのピンに入力されるデータ信号Ｄ１（Ｄ１１）を、２番ピンＰ２のクロック信号ＣＬＫ１または３番ピンのクロック信号を切りかえて取り込む（ラッチ）することができれば、試験装置は、図１（ａ）、（ｂ）のＤＵＴの両方に対応することができ、便宜である。
【０００８】
本発明のある態様は係る課題に鑑みてなされたものであり、その例示的な目的のひとつは、多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路（インタフェース回路）の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、データラッチ回路に関する。データラッチ回路は、シリアル形式のデータ信号が入力されるデータ入力端子と、それぞれにクロック信号が入力されるｎ個（ｎは２以上の整数）のクロック入力端子と、ｎ個のクロック入力端子ごとに設けられ、それぞれが、データ信号を対応するクロック信号に応じたタイミングでラッチするｎ個の入力フリップフロップと、ｎ個のクロック入力端子ごとに設けられ、それぞれが、シリアル形式のデータ信号を対応するクロック信号を用いてパラレル形式の中間データに変換するｎ個のシリアルパラレル変換器と、ｎ個の中間データのうち選択信号に応じたひとつを選択するデータセレクタと、を備える。
【００１０】
この態様によれば、データ入力端子に入力されたデータを、複数のクロック信号のうち、任意のひとつでラッチすることができる。
また、一般的に電気信号がセレクタを通過するとジッタが重畳される。この態様では、セレクタにクロック信号を通過させるのではなく、シリアルパラレル変換によって周波数が低下した、つまりタイミングの要求が厳しくない中間データを通過させる。その結果、セレクタに高速なクロック信号を通過させる場合に比べて、ジッタの影響が相対的に小さくなり、高速なデータを確実にラッチすることができる。
【００１１】
ある態様のデータラッチ回路は、ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応する中間データを、内部クロック信号を用いてリタイミングするｎ個のリタイミング回路をさらに備えてもよい。データセレクタは、リタイミングされたｎ個の中間データのうち選択信号に応じたひとつを選択してもよい。
リタイミング回路を設けることにより、データセレクタの前段で、受信したデータを受信回路側の内部クロックと同期させることができる。
【００１２】
ある態様のデータラッチ回路は、ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応するクロック信号を１／ｍ分周（ｍは２以上の整数）し、中間クロック信号を生成するｍ個の分周器をさらに備えてもよい。ｎ個のリタイミング回路は、それぞれＦＩＦＯ（First In First Out）メモリを含んでもよい。各ＦＩＦＯメモリには、対応する中間データを対応する中間クロック信号と同期して書き込まれるともに、各ＦＩＦＯメモリからは、書き込まれた中間データが、内部クロック信号と同期して読み出されてもよい。
【００１３】
ある態様のデータラッチ回路は、データセレクタの出力データを、内部クロック信号と同期してラッチする出力フリップフロップをさらに備えてもよい。
【００１４】
ある態様のデータラッチ回路は、ｎ個のクロック入力端子ごとに設けられ、それぞれが、対応するクロック信号を１／ｍ分周（ｍは２以上の整数）し、中間クロック信号を生成するｍ個の分周器と、ｍ個の分周器から出力されるｍ個の中間クロック信号のうち、選択信号に応じたひとつを選択するクロックセレクタと、データセレクタの出力データを、クロックセレクタにより選択された中間クロック信号と同期してラッチする出力フリップフロップと、をさらに備えてもよい。
【００１５】
この態様では、クロックセレクタには、分周された中間クロック信号が通過する。その結果、セレクタによるジッタの影響を低減しつつ、データ信号を任意のクロック信号でラッチすることができる。
【００１６】
本発明の別の態様は、試験装置である。この試験装置は、上述のいずれかのデータラッチ回路を備える。
この態様によれば、さまざまな出力形式の被試験デバイスを試験することができる。
【００１７】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、多様な信号形式のＤＵＴからのデータを取り込むことができる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）、（ｂ）は、試験システムの構成例を示す図である。
【図２】実施の形態に係るデータラッチ回路の構成を示す回路図である。
【図３】比較技術に係るデータラッチ回路の構成を示す回路図である。
【図４】変形例に係るデータラッチ回路の構成を示す回路図である。
【図５】実施の形態に係るデータラッチ回路を備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図２は、実施の形態に係るデータラッチ回路１００の構成を示す回路図である。はじめにデータラッチ回路１００全体の機能を説明する。
データラッチ回路１００は、入力端子ＩＮおよび複数ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎを有する。入力端子ＩＮには、ｍ（ｍは２以上の整数）ビットシリアル形式のデータ信号ＤＩＮが入力される。複数のクロック入力端子ＣＬＫ１〜ＣＬＫｎには、それぞれクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。選択信号ＳＥＬは、データ信号ＤＩＮが、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうち、いずれと同期しているかを示す。
【００２３】
データラッチ回路１００は、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうち、データ信号ＤＩＮと同期したひとつを用いて、データ信号ＤＩＮをパラレル形式に変換し、さらに内部同期用のシステムクロックＣＬＫＳＹＳと同期した出力データ信号ＤＯＵＴを出力する。以上がデータラッチ回路１００の機能である。
【００２４】
この機能を実現するために、データラッチ回路１００は、複数のクロック入力端子ＣＬＫ１〜ＣＬＫｎごとに設けられた、ｎ個の入力フリップフロップＦＦ１〜ＦＦｎ、ｎ個のシリアルパラレル変換器ＳＰ１〜ＳＰｎ、ｎ個の分周器ＤＩＶ１〜ＤＩＶｎ、ｎ個のリタイミング回路ＲＥＴ１〜ＲＥＴｎを備え、さらにデータセレクタ（マルチプレクサ）ＭＵＸ１、出力フリップフロップＦＦｏを備える。
【００２５】
入力フリップフロップＦＦ１〜ＦＦｎはそれぞれ、データ信号ＤＩＮを対応するクロック信号ＣＬＫ１〜ＣＬＫｎに応じたタイミングでラッチする。具体的には、ｉ番目の入力フリップフロップＦＦｉは、データ信号ＤＩＮを、ｉ番目のクロック信号ＣＬＫｉのポジティブエッジ（および／またはネガティブエッジ）のタイミングでラッチする。入力フリップフロップＦＦは、フリップフロップ回路、ラッチ回路などを用いて構成でき、その構成は限定されない。
【００２６】
シリアルパラレル変換器ＳＰ１〜ＳＰｎはそれぞれ、シリアル形式のデータ信号ＤＩＮを、対応するクロック信号ＣＬＫ１〜ＣＬＫｎを用いてパラレル形式の中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎに変換する。具体的には、ｉ番目のシリアルパラレル変換器ＳＰｉは、データ信号ＤＩＮを、ｉ番目のクロック信号ＣＬＫｉを用いてシリアルパラレル変換する。中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎの周波数は、もとのデータ信号ＤＩＮの１／ｍとなっている。
【００２７】
シリアルパラレル変換器ＳＰ１〜ＳＰｎによって生成された中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎは、リタイミング回路ＲＥＴ１〜ＲＥＴｎを経て、データセレクタＭＵＸ１に入力される。
【００２８】
リタイミング回路ＲＥＴ１〜ＲＥＴｎはそれぞれ、対応する中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎを、システムクロックＣＬＫＳＹＳを用いてリタイミングする。図２のリタイミング回路ＲＥＴは、ＦＩＦＯ（First In First Out）メモリである。分周器ＤＩＶ１〜ＤＩＶｎはそれぞれ、対応するクロック信号ＣＬＫ１〜ＣＬＫｎを１／ｍ分周し、分周されたクロック信号ＣＬＫ１’〜ＣＬＫｎ’を生成する。ｉ番目のＦＩＦＯメモリＲＥＴｉのデータ端子には、ｉ番目の中間データ信号ＤＩＮＴｉが入力され、書き込みクロック端子ｗ−ｃｌｋには、対応する分周クロック信号ＣＬＫｉ’が、読み出しクロック端子ｒ−ｃｌｋには、システムクロックＣＬＫＳＹＳが入力される。リタイミング回路ＲＥＴ１〜ＲＥＴｎからは、システムクロックＣＬＫＳＹＳによりリタイミングされた中間データ信号ＤＩＮＴ１’〜ＤＩＮＴｎ’が出力される。
【００２９】
データセレクタＭＵＸ１は、複数の中間データ信号ＤＩＮＴ１’〜ＤＩＮＴｎ’のうち、選択信号ＳＥＬに応じたひとつを選択する。データセレクタＭＵＸ１によって選択されたデータは、データ信号ＤＩＮを、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうち適切なひとつで受信したものとなる。
【００３０】
出力フリップフロップＦＦｏは、データセレクタＭＵＸ１の出力データ信号ＤＯＵＴをシステムクロックＣＬＫＳＹＳのエッジのタイミングでラッチし、システムクロックＣＬＫＳＹＳと同期した出力データ信号ＤＯＵＴ’を生成する。
【００３１】
以上がデータラッチ回路１００の構成である。
このデータラッチ回路１００では、すべてのクロック信号ＣＬＫ１〜ＣＬＫｎを用いてデータ信号ＤＩＮをラッチし、その結果得られる複数の中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎのうち、選択信号ＳＥＬに応じたひとつを選択することにより、データ信号ＤＩＮを適切なクロック信号ＣＬＫでラッチしたデータを生成することができる。
【００３２】
図２のデータラッチ回路１００の利点は、図３の比較技術との対比によって明確となる。図３は、比較技術に係るデータラッチ回路１１００の構成を示す回路図である。
データラッチ回路１１００は、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうち、選択信号ＳＥＬに応じたひとつを選択するクロックセレクタＭＵＸ３を備える。クロックセレクタＭＵＸ３によって選択されるクロック信号ＣＬＫｓは、データ信号ＤＩＮと同期したクロック信号である。
【００３３】
入力フリップフロップＦＦは、データ信号ＤＩＮを選択されたクロック信号ＣＬＫｓを用いてラッチする。シリアルパラレル変換器ＳＰは、入力フリップフロップＦＦによりラッチされたデータ信号を、選択されたクロック信号ＣＬＫｓを用いてシリアルパラレル変換し、中間データ信号ＤＩＮＴを生成する。分周器ＤＩＶは、選択されたクロック信号ＣＬＫｓを、１／ｍ分周する。分周されたクロック信号ＣＬＫｓ’は、パラレル形式の中間データ信号ＤＩＮＴと同期している。リタイミング回路ＲＥＴは、分周クロック信号ＣＬＫｓ’と同期した中間データ信号ＤＩＮＴをシステムクロックＣＬＫＳＹＳにリタイミングし、出力データ信号ＤＯＵＴを生成する。出力フリップフロップＦＦｏは、出力データ信号ＤＯＵＴをシステムクロックＣＬＫＳＹＳでラッチする。
【００３４】
図３のデータラッチ回路１１００によれば、図２のデータラッチ回路１００と同様の機能が実現できる。しかしながら、図３のデータラッチ回路１１００には以下の問題点がある。
【００３５】
一般的にセレクタ（マルチプレクサ）は、それを通過する信号にジッタを与える。フリップフロップ（Ｄラッチ）を用いて、データ信号をクロック信号によって正しくラッチするためには、セットアップ時間とホールド時間の条件を満足する必要があり、セットアップ／ホールド条件は、データ信号の周波数が高くなるほど厳しくなる。したがって、高速なクロック信号に、セレクタを通過することによってジッタが重畳されると、入力フリップフロップＦＦは、データ信号ＤＩＮを正しくラッチすることができなくなる。
【００３６】
図２のデータラッチ回路１００では、以下の理由によってこうした問題を解決できる。
図２のデータラッチ回路１００においては、入力フリップフロップＦＦ１〜ＦＦｎによるデータの取り込み、およびシリアルパラレル変換器ＳＰ１〜ＳＰｎによるシリアルパラレル変換ではセレクタが利用されない。つまりジッタが重畳されない元の精度の高いクロック信号ＣＬＫ１〜ＣＬＫｎを利用した信号処理がなされる。
【００３７】
複数の中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎはデータセレクタＭＵＸ１を通過するが、これらの信号は、シリアルパラレル変換によって周波数が１／ｍに低下しているため、同じ量のジッタが重畳されたとしても、その影響は受けにくい。以上の理由から、図２のデータラッチ回路１００によれば、セレクタのジッタの影響を抑制して、データ信号ＤＩＮを適切なクロック信号を用いて取り込むことができる。
【００３８】
図４は、変形例に係るデータラッチ回路１００ａの構成を示す回路図である。図２のデータラッチ回路１００が、データセレクタＭＵＸ１の前段において、外部からのクロック信号ＣＬＫからシステムクロックＣＬＫＳＹＳへの載せ替えを行っていたのに対して、図４のデータラッチ回路１００ａは、データセレクタＭＵＸ１の後段でクロックの載せ替えを行う。
【００３９】
データセレクタＭＵＸ１は、中間データ信号ＤＩＮＴ１〜ＤＩＮＴｎを受け、選択信号ＳＥＬに応じたひとつを選択する。クロックセレクタＭＵＸ２は、複数の分周クロック信号ＣＬＫ１’〜ＣＬＫｎ’を受け、選択信号ＳＥＬに応じたひとつを選択する。
【００４０】
出力フリップフロップＦＦｏ１は、データセレクタＭＵＸ１からの出力データ信号ＤＯＵＴを、クロックセレクタＭＵＸ２から出力されるクロック信号ＣＬＫ’に応じたタイミングでラッチする。出力フリップフロップＦＦｏ２は、出力フリップフロップＦＦｏ１の出力データを、システムクロックＣＬＫＳＹＳに応じたタイミングでラッチする。
【００４１】
図４のデータラッチ回路１００ａによっても、図２のデータラッチ回路１００と同様の効果を得ることができる。
【００４２】
図４のデータラッチ回路１００ａにおいて、出力フリップフロップＦＦｏ１、ＦＦｏ２を、図２のＦＩＦＯメモリで置換することも可能である。この場合、ＦＩＦＯメモリのデータ端子にデータセレクタＭＵＸ１の出力データ信号ＤＯＵＴを入力し、その書き込みクロック端子ｗ−ｃｌｋにクロック信号ＣＬＫ’を入力し、その読み出しクロック端子ｒ−ｃｌｋにシステムクロックＣＬＫＳＹＳを入力すればよい。
【００４３】
続いて、実施の形態に係るデータラッチ回路１００の好適なアプリケーションを説明する。図５は、実施の形態に係るデータラッチ回路を備える試験装置の構成を示すブロック図である。試験装置２は、各テストピンＰごとに設けられたピンエレクトロニクス回路ＰＥを備える。図１には１番ピン〜４番ピンに対応する回路ブロックのみを示している。各ピンＰに入力される信号は、ＤＵＴ１に応じてデータ信号またはクロック信号のいずれかである。
【００４４】
各ピンエレクトロニクス回路ＰＥは、コンパレータＣＭＰ、データラッチ回路１００を備える。コンパレータＣＭＰｉは、対応するピンＰｉに入力されるデータもしくはクロック信号をしきい値電圧ＶＴＨと比較し、比較結果に応じた信号を出力する。データラッチ回路１００＿ｉは、その入力端子ＩＮに、対応するコンパレータＣＭＰｉの出力信号ＤＩＮを受ける。またデータラッチ回路１００＿ｉのクロック入力端子ＣＬＫ１には、ピンＰ（ｉ＋１）に対応するコンパレータＣＭＰｉ＋１の出力データが入力され、そのクロック入力端子ＣＬＫ２には、ピンＰ（ｉ＋２）に対応するコンパレータＣＭＰｉ＋２の出力データが入力される。
【００４５】
図５には、各データラッチ回路１００が２個のクロック入力端子を有する場合を示しているが、これは例示である。また、各データラッチ回路１００のクロック入力端子に、どの信号を入力するかは、想定されるＤＵＴ１に応じて設計すればよい。
【００４６】
以上が試験装置２の構成である。
図５の試験装置２により図１（ａ）のＤＵＴ１を試験する場合、データラッチ回路１００＿１は、第１クロック入力端子ＣＬＫ１に入力される２番ピンのクロック信号を用いてデータ信号ＤＩＮをラッチする。またデータラッチ回路１００＿３は、第１クロック入力端子ＣＬＫ１に入力される４番ピンのクロック信号を用いてデータ信号ＤＩＮをラッチする。
【００４７】
図５の試験装置２によって図１（ｂ）のＤＵＴ１を試験する場合、データラッチ回路１００＿１は、第２クロック入力端子ＣＬＫ２に入力される３番ピンのクロック信号を用いてデータ信号ＤＩＮをラッチする。またデータラッチ回路１００＿２は、第１クロック入力端子ＣＬＫ１に入力される３番ピンのクロック信号を用いてデータ信号ＤＩＮをラッチする。データラッチ回路１００＿３は不使用となる。
【００４８】
このように、データラッチ回路１００を用いることにより、さまざまな出力形式のＤＵＴ１を試験可能な汎用性の高い試験装置２を提供することができる。
【００４９】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５０】
ＤＩＮ…データ入力端子、ＦＦ…入力フリップフロップ、ＳＰ…シリアルパラレル変換器、ＤＩＶ…分周器、ＲＥＴ…リタイミング回路、ＭＵＸ１…データセレクタ、ＭＵＸ２…クロックセレクタ、ＦＦｏ…出力フリップフロップ、１００…データラッチ回路、１…ＤＵＴ、２…試験装置、ＣＭＰ…コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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