(57)【要約】      （修正有）【課題】内部の個別素子を衝撃から保護し、かつ電磁波干渉（ＥＭＩ）または電磁波耐性（ＥＭＳ）特性に優れた電磁波遮蔽構造を有する半導体パッケージ及びその製造方法を提供する。【解決手段】半導体パッケージ１０は、側面に少なくとも一つのキャビティ１９が形成されて、キャビティに電極１３が形成された基板１１、基板の一面に実装される少なくとも一つの電子部品１６、電子部品を密封する絶縁性のモールド部１４、及びモールド部に密着して、モールド部の外部面を覆ってキャビティに形成された電極と電気的に連結される導電性のシールド部１５を含んで構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
側面に少なくとも一つのキャビティが形成されて、前記キャビティ内に電極が形成された基板；
前記基板の一面に実装される少なくとも一つの電子部品；
前記電子部品を密封する絶縁性のモールド部；及び
前記モールド部に密着して、前記モールド部の外部面を覆って前記キャビティに形成された前記電極と電気的に連結される導電性のシールド部；
を含む半導体パッケージ。
【請求項２】
前記シールド部は、
前記基板の側面に沿って延長されて形成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記電極は、
前記キャビティ内の少なくとも何れか一面に形成されることを特徴とする請求項１または２に記載の半導体パッケージ。
【請求項４】
前記電極は、
前記キャビティ内に導電性物質が充填されて形成されることを特徴とする請求項１または２に記載の半導体パッケージ。
【請求項５】
前記キャビティは、
前記基板の側面の長さ方向に沿って長く形成されることを特徴とする請求項１から４の何れか１項に記載の半導体パッケージ。
【請求項６】
少なくとも一つのキャビティが形成され、前記キャビティの内部に電極が形成された基板を準備する段階；
前記基板の上面に電子部品を実装する段階；
前記電子部品を密封して絶縁性のモールド部を形成する段階；及び
前記モールド部の外部面に形成されて、前記キャビティの内部の前記電極と電気的に連結される導電性のシールド部を形成する段階；
を含む 半導体パッケージの製造方法。
【請求項７】
前記基板は、
少なくとも一つの側面に前記キャビティが形成されることを特徴とする請求項６に記載の半導体パッケージの製造方法。
【請求項８】
前記シールド部を形成する段階は、
前記シールド部が前記基板の側面まで延長されて形成される段階であることを特徴とする請求項６または７に記載の半導体パッケージの製造方法。
【請求項９】
前記基板を準備する段階は、
複数個の個別半導体パッケージ領域が形成されているストリップ形態の基板を準備する段階であることを特徴とする請求項６から８の何れか１項に記載の半導体パッケージの製造方法。
【請求項１０】
前記基板は、
夫々の前記個別半導体パッケージ領域を区分する境界線に沿って前記基板の内部に前記キャビティが形成されることを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１１】
前記電子部品を実装する段階は、
前記個別半導体パッケージ領域ごとに夫々前記電子部品を実装する段階であることを特徴とする請求項１０に記載の半導体パッケージの製造方法。
【請求項１２】
前記モールド部を形成する段階は、
全ての前記個別半導体パッケージ領域に一体型で前記モールド部を形成する段階であることを特徴とする請求項１１に記載の半導体パッケージの製造方法。
【請求項１３】
前記シールド部を形成する段階は、
前記モールド部が形成された基板を前記個別半導体パッケージ領域に沿って切断して、個別半導体パッケージに分離する段階；及び
夫々の前記個別半導体パッケージに前記シールド部を形成する段階；
を含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１４】
前記個別半導体パッケージに分離する段階は、
切断された前記基板の側面に前記キャビティが露出されるように前記基板を切断する段階であることを特徴とする請求項１３に記載の半導体パッケージの製造方法。
【請求項１５】
前記個別半導体パッケージに前記シールド部を形成する段階は、
スプレーコーティング法によって前記シールド部を形成する段階であることを特徴とする請求項１３または１４に記載の半導体パッケージの製造方法。
【請求項１６】
前記シールド部を形成する段階は、
前記モールド部が形成された基板を前記個別半導体パッケージ領域に沿って前記キャビティが形成された位置まで切断する１次切断段階；
前記１次切断された基板に前記シールド部を形成する段階；及び
前記シールド部が形成された基板を完全に切断する２次切断段階；
を含むことを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１７】
前記１次切断された基板に前記シールド部を形成する段階は、
夫々の前記モールド部の外部面と、前記１次切断によって露出されたキャビティに前記シールド部を形成する段階であることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
【請求項１８】
前記２次切断段階は、
切断された前記基板の切断面と前記シールド部の垂直外部面が相異なる平面上に位置されるように前記基板を切断する段階であることを特徴とする請求項１６または１７に記載の半導体パッケージの製造方法。
【請求項１９】
前記１次切断された基板に前記シールド部を形成する段階は、
スプレーコーティング法またはスクリーン印刷法のうち何れか一つの方法によって遂行される段階であることを特徴とする請求項１６から１８の何れか１項に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ及びその製造方法に関し、より詳細には、パッケージに含まれた受動素子または半導体チップなどを外力から保護し、かつ電磁波干渉及び電磁波耐性にも優れた半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
最近、電子製品市場はポータブルによってその需要が急激に増加していて、これに応ずるべく、そのシステムに実装される電子部品の小型化及び軽量化が求められている。
【０００３】
このような電子部品の小型化及び軽量化を実現するためには、実装部品の個別サイズを減少させる技術だけでなく、多数の個別素子をワンチップ化するシステムオンチップ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ：ＳＯＣ）技術または多数の個別素子を一つのパッケージに集積するシステムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ：ＳＩＰ）技術などが求められている。
【０００４】
特に、ポータブルＴＶ（ＤＭＢまたはＤＶＢ）モジュールやネットワークモジュールのように高周波信号を扱う高周波半導体パッケージは、小型化だけでなく、優れた電磁波干渉（ＥＭＩ）または電磁波耐性（ＥＭＳ）特性を具現するための多様な電磁波遮蔽構造を備えることが求められている。
【０００５】
一般的な高周波半導体パッケージにおいては、高周波遮蔽のための構造として、基板に個別素子を実装した後この個別素子をカバーする金属ケース構造が公知されている。一般的な高周波半導体パッケージに適用される金属ケースは、個別素子を全てカバーすることによって外部の衝撃から内部の個別素子を保護するだけでなく、接地と電気的に連結されることで電磁波遮蔽を図ろうとしている。
【０００６】
しかし、このような金属ケースはケース自体が外部衝撃に比較的弱く、基板と完全に密着されることが困難であるため、電磁波を遮蔽する効果が落ちるという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は内部の個別素子を衝撃から保護し、かつ電磁波干渉（ＥＭＩ）または電磁波耐性（ＥＭＳ）特性にも優れた電磁波遮蔽構造を有する半導体パッケージ及びその製造方法を提供することを技術的課題としている。
【課題を解決するための手段】
【０００８】
本発明による半導体パッケージは、側面に少なくとも一つのキャビティが形成されて、キャビティに電極が形成された基板、基板の一面に実装される少なくとも一つの電子部品、電子部品を密封する絶縁性のモールド部、及びモールド部に密着して、モールド部の外部面を覆ってキャビティに形成された電極と電気的に連結される導電性のシールド部を含んで構成されることを特徴とする。
【０００９】
本発明において、シールド部は基板の側面に沿って延長されて形成されることを特徴とする。
【００１０】
本発明において、電極はキャビティ内の少なくとも何れか一面に形成されることができる。
【００１１】
本発明において、電極はキャビティ内に導電性物質が充填されて形成されることができる。
【００１２】
本発明において、キャビティは基板の側面の長さ方向に沿って長く形成されることができる。
【００１３】
また、本発明による半導体パッケージの製造方法は、少なくとも一つのキャビティが形成され、キャビティの内部に電極が形成された基板を準備する段階、基板の上面に電子部品を実装する段階、電子部品を密封して絶縁性のモールド部を形成する段階、及びモールド部の外部面に形成されて、キャビティの内部の電極と電気的に連結される導電性のシールド部を形成する段階を含んで構成されることを特徴とする。
【００１４】
本発明において、基板は少なくとも一つの側面にキャビティが形成されることが好ましい。
【００１５】
本発明において、シールド部を形成する段階はシールド部が基板の側面まで延長されて形成される段階であることが好ましい。
【００１６】
本発明において、基板を準備する段階は多数個の個別半導体パッケージ領域が形成されているストリップ形態の基板を準備する段階であることが好ましい。
【００１７】
本発明において、基板は夫々の個別半導体パッケージ領域を区分する境界線に沿って基板の内部にキャビティが形成されることが好ましい。
【００１８】
本発明において、電子部品を実装する段階は個別半導体パッケージ領域ごとに夫々電子部品を実装する段階であることが好ましい。
【００１９】
本発明において、モールド部を形成する段階は全ての個別半導体パッケージ領域に一体型でモールド部を形成する段階であることが好ましい。
【００２０】
本発明において、シールド部を形成する段階は、モールド部が形成された基板を境界線に沿って切断して、多数の個別半導体パッケージに分離する段階及び夫々の個別半導体パッケージにシールド部を形成する段階を含むことができる。
【００２１】
本発明において、個別半導体パッケージに分離する段階は切断された基板の側面にキャビティが露出されるように基板を切断する段階であることが好ましい。
【００２２】
本発明において、個別半導体パッケージにシールド部を形成する段階はスプレーコーティング法によってシールド部を形成する段階であることができる。
【００２３】
本発明において、シールド部を形成する段階は、モールド部が形成された基板を個別半導体パッケージ領域に沿ってキャビティが形成された位置まで切断する１次切断段階、１次切断された基板にシールド部を形成する段階、及びシールド部が形成された基板を完全に切断する２次切断段階を含むことができる。
【００２４】
本発明において、１次切断された基板にシールド部を形成する段階は、夫々のモールド部の外部面と、１次切断によって露出されたキャビティにシールド部を形成する段階であることができる。
【００２５】
本発明において、２次切断段階は切断された基板の切断面とシールド部の垂直外部面が相異なる平面上に位置されるように基板を切断する段階であることができる。
【００２６】
本発明において、１次切断された基板にシールド部を形成する段階はスプレーコーティング法またはスクリーン印刷法のうち何れか一つの方法によって遂行される段階であることができる。
【発明の効果】
【００２７】
本発明の半導体パッケージ及びその製造方法によると、絶縁性のモールド部の外面にシールド部を形成し、このシールド部を半導体パッケージの基板の側面に露出された接地電極と接続するようにすることにより、シールド部を接地するための別途の構造を備える必要がないため、小型化が可能であり、かつ優れた電磁波遮蔽の効果を得ることができる。
【００２８】
また、本発明による半導体パッケージ及びその製造方法は、基板の内部に形成されるキャビティを用いてシールド部と接地電極を電気的に連結する。これにより、シールド部と接地電極の接触面積が広く形成されるため、シールド部と接地電極間の接合強度が強化されて、電気的な信頼性を確保することができる。さらに、基板の上部に別途の接地電極を形成せずに半導体パッケージを製造することができるため、より容易に半導体パッケージを製造することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例による半導体パッケージの断面図である。
【図２】図１に図示された半導体パッケージの斜視図である。
【図３】本発明の他の実施例による半導体パッケージを示す断面図である。
【図４ａ】本発明の実施例による半導体パッケージの製造方法を工程順に示す工程断面図である。
【図４ｂ】本発明の実施例による半導体パッケージの製造方法を工程順に示す工程断面図である。
【図４ｃ】本発明の実施例による半導体パッケージの製造方法を工程順に示す工程断面図である。
【図４ｄ】本発明の実施例による半導体パッケージの製造方法を工程順に示す工程断面図である。
【図４ｅ】本発明の実施例による半導体パッケージの製造方法を工程順に示す工程断面図である。
【図５ａ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｂ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｃ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｄ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｅ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｆ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図５ｇ】本発明の他の実施例による半導体パッケージ製造方法を示す工程断面図である。
【図６ａ】本発明の実施例による基板の製造方法を示す工程断面図である。
【図６ｂ】本発明の実施例による基板の製造方法を示す工程断面図である。
【図６ｃ】本発明の実施例による基板の製造方法を示す工程断面図である。
【図６ｄ】本発明の実施例による基板の製造方法を示す工程断面図である。
【図６ｅ】本発明の実施例による基板の製造方法を示す工程断面図である。
【図７ａ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｂ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｃ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｄ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｅ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｆ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【図７ｇ】本発明の他の実施例による基板の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００３０】
本発明の詳細な説明に先立ち、以下で説明される本明細書及び請求範囲に用いられた用語や単語は通常的かつ辞書的な意味に限定して解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されなければならない。従って、本明細書に記載された実施例と図面に図示された構成は本発明のもっとも好ましい実施例に過ぎず、本発明の技術的思想の全部を代弁しているわけではないため、本出願時点においてこれらを代替することができる多様な均等物と変形例があり得ることを理解しなければならない。
【００３１】
以下、添付の図面を参照して本発明の好ましい実施例を詳細に説明する。この際、添付の図面で同一の構成要素はできるだけ同一の符号で示していることに留意しなければならない。また、本発明の要旨をぼかす可能性がある公知機能及び構成に対する詳細な説明は省略する。同じ理由から、添付図面において一部の構成要素は誇張されたり省略されたりまたは概略的に図示されており、各構成要素の大きさは実際の大きさを全面的に反映するものではない。
【００３２】
以下、本発明の実施例を添付された図面に基づいて詳細に説明する。
【００３３】
図１は本発明の実施例による半導体パッケージの断面図であり、図２は図１に図示された半導体パッケージの斜視図である。
【００３４】
図１及び図２に図示されたように、本実施例による半導体パッケージ１０は、基板１１、電子部品１６、モールド部１４及びシールド部１５を含んで構成される。
【００３５】
基板１１は上面に少なくとも一つの電子部品１６が実装される。基板１１は当技術分野で公知された多様な種類の基板（例えば、セラミックス基板、印刷回路基板（ＰＣＢ）、柔軟性基板など）が用いられることができる。
【００３６】
基板１１の上面には電子部品１６を実装するための実装用電極２０や実装用電極２０の相互間を電気的に連結する回路パターン（未図示）が形成されることができる。また、基板１１は複数の層で形成された多層基板であることができ、各層の間には電気的連結を形成するための回路パターン１２が形成されることができる。
【００３７】
また、本実施例による基板１１は少なくとも一つの側面にキャビティ（ｃａｖｉｔｙ）１９が形成されることを特徴とする。本実施例によるキャビティ１９は溝の形態で形成されて、図２に図示されたように基板１１の側面で基板１１の側面の長さ方向に沿って連続的に長く形成される。しかし、これに限定されず、基板１１の側面に多数個のキャビティ１９が不連続的に形成されるように構成するなど、多様な応用が可能である。
【００３８】
また、図１、図２では基板１１の両側面に夫々キャビティ１９が形成される場合を図示している。しかし、これに限定されず、何れか一側面にのみ形成されることも可能であり、四角形の基板１１の四つの側面の全てに形成されることも可能である。
【００３９】
このようなキャビティ１９の内部には接地電極１３が形成される。接地電極１３は基板内部に形成された回路パターン１２と電気的に連結されて、外部接續端子１８を通じて外部とも電気的に連結されることができる。また、接地電極１３は基板１１の側面まで形成されて、その端は基板１１の側面に露出される。
【００４０】
一方、図１を参照すると、接地電極１３はキャビティ１９内で下部面上に金属層（即ち、回路パターンの一部）の形態で形成される場合を例に説明しているが、これに限定されない。即ち、本発明による接地電極１３はキャビティ１９の内部を形成する数面のうち少なくとも何れか一面（例えば、垂直面など）に形成されることもできる。また、導電性物質がキャビティ１９の内部全体に充填されて、キャビティ１９の全体を埋める形態で接地電極１３が形成されることもできる。このような接地電極１３の形態に対しては、後述する基板の製造方法を通じてより詳細に説明する。
【００４１】
また、本実施例による基板１１は、上面に形成される実装用電極２０、基板内部に形成される回路パターン１２などと電気的に連結される外部接續端子１８と、これらの相互間を電気的に連結する導電性ビアホール１７を含むことができる。さらに、本実施例による基板１１は、基板１１の内部に電子部品を実装するための別途のキャビティ（未図示）が付加的に形成されることもできる。
【００４２】
モールド部１４は、基板１１上に実装された電子部品１６の間に充填されることによって、電子部品１６の間の電気的な短絡を防止するだけでなく、電子部品１６を外部で取り囲んだ形態で固定することによって、外部の衝撃から電子部品１６を安全に保護する。モールド部１４はエポキシのような樹脂材を含む絶縁性の材料で形成されることができる。
【００４３】
シールド部１５はモールド部１４に密着してモールド部１４の外部面を覆うように形成される。シールド部１５は電磁波遮蔽のために必須的に接地されなければならない。このために、本実施例による半導体パッケージ１０はシールド部１５が接地電極１３と電気的に連結される。より具体的には、本実施例によるシールド部１５は、基本的にモールド部１４の外部面に沿って形成されて、これに加えて基板１１の側面まで延長されて形成され、基板１１の側面に露出されたキャビティ１９内の接地電極１３と電気的に連結される。
【００４４】
このようなシールド部１５は導電性を有する多様な材料で形成されることができる。例えば、シールド部１５は導電性粉末を含む樹脂材で形成されたり、直接に金属薄膜を形成して完成されることができる。金属薄膜を形成する場合、スパッタリング、気相蒸着法、電解メッキ、無電解メッキのような多様な技術が用いられることができる。特に、シールド部１５はスプレーコーティング法で形成された金属薄膜であることができる。スプレーコーティング法は、均一な塗布膜を形成することができて、他の工程に比べて設備投資にかかるコストがやすいという長所がある。しかし、これに限定されず、スクリーン印刷法によって金属薄膜を形成してシールド部１５として用いるなど、多様な応用が可能である。
【００４５】
上述の本発明の構成に対する説明のように、本発明による半導体パッケージ１０は、モールド部１４によって基板１１に実装される電子部品１６を外部の外力から保護することだけでなく、モールド部１４の外部面に形成されるシールド部１５によって電磁波遮蔽の効果をさらに向上させることができる。また、電磁波遮蔽のためのシールド部１５を接地するために、基板１１の側面に形成されたキャビティ１９の内部の接地電極１３を用いることによって、シールド部１５を容易に接地することができる。
【００４６】
また、基板１１の内部に形成されるキャビティ１９を用いてより広い接触面積を通じてシールド部１５と接地電極１３が電気的に連結されるため、シールド部１５と接地電極１３の間の電気的な信頼性を確保することができる。
【００４７】
図３は本発明の他の実施例による半導体パッケージを示す断面図であり、上述された実施例の半導体パッケージ（図１の１０）と類似の構造で構成されて、キャビティ１９'の内部に形成される接地電極１３'の形態においてのみ差異点を有する。本実施例による半導体パッケージ１０'の場合、接地電極１３'がキャビティ１９'の内部空間の全体を埋めて形成される。この場合、接地電極１３'の外部面は基板１１の側面と同一の平面上に位置するようになるため、シールド部１５'の形成時にシールド部１５'と接地電極１３'の電気的連結がより容易になされることができるという利点がある。
【００４８】
このように本発明による半導体パッケージ１０、１０'は、キャビティ１９、１９'の構造とキャビティ１９、１９'の内部に形成される接地電極１３、１３'の形態において、多様な応用が可能である。
【００４９】
一方、本発明による半導体パッケージは、ストリップ形態の基板上に多数のパッケージが同時に形成された後、切断（即ち、ｄｉｃｉｎｇ）を通じて個別半導体パッケージに形成されることができる。以下では、上述の半導体パッケージの製造方法を説明する。一方、以下で説明する半導体パッケージの製造方法は上述の半導体パッケージを製造する方法であるため、同一の構成要素に対する詳細な説明は省略する。また、同一の構成要素に対しては同一の符号を用いて説明する。
【００５０】
図４ａから図４ｅは本発明の実施例による半導体パッケージの製造方法を工程順に図示した工程断面図である。
【００５１】
まず、図４ａを参照すると、本発明の実施例による半導体パッケージ製造方法は、基板１１を準備する段階（Ｓ１０）から始まる。
【００５２】
一方、本実施例による基板１１はストリップ形態の基板（以下、ストリップ基板）を用いる。ストリップ基板１１は多数の個別半導体パッケージ１０を同時に製造するためのものであり、ストリップ基板１１上には多数の個別半導体パッケージ領域Ａが区分されていて、このような多数の個別半導体パッケージ領域Ａごとに半導体パッケージ１０が製造される。
【００５３】
また、本実施例による基板１１は多層複数の層で形成された多層回路基板１１であり、各層の間には電気的に連結される回路パターンが形成されることができる。より具体的には、図１に図示された回路パターン１２、外部接續端子１８、実装用電極２０、及びビアホール１７などが形成されることができる。
【００５４】
このような本実施例による基板１１は内部にキャビティ１９が形成されることを特徴とする。図１に図示された基板１１の場合、キャビティ１９が基板１１の側面に形成されている。これは、図４ａに図示されたストリップ基板１１を後述する基板切断段階（Ｓ１６、Ｓ２５）で個別半導体パッケージ領域Ａごとに切断することによって、基板１１の側面にキャビティ１９が露出されて形成された形状である。従って、本実施例による半導体パッケージ１０の製造時には図４ａに図示されたように、基板１１の側面ではなく、基板１１の内部にキャビティ１９が形成されているストリップ基板１１を用いる。
【００５５】
このようなストリップ基板１１は、個別半導体パッケージ領域Ａごとに区分されていて、個別半導体パッケージ領域Ａが互いに接する境界部分（以下、境界線）に沿って基板１１の内部にキャビティ１９が形成される。これによって、後述する基板切断段階（Ｓ１６、Ｓ２５）で境界線に沿って基板１１を切断すると、基板１１の側面にキャビティ１９が露出される。
【００５６】
ここで、本発明による基板１１の製造方法を説明すると次の通りである。
【００５７】
図６ａから図６ｅは本発明の実施例による基板の製造方法を示す工程断面図である。
【００５８】
まず、図６ａに図示されたように、まずコア層１１１を準備する過程が遂行される。
【００５９】
そして、図６ｂに図示されたように、一定の間隔を置いてコア層１１１の一部分を取り除き、キャビティ１９を形成する過程が遂行される。上述のように、本発明による基板１１はストリップ形態で提供される。従って、本過程でキャビティ１９は個別半導体パッケージ領域（図４ａのＡ）を区分する境界線に沿って一定の間隔で形成される。
【００６０】
次に、図６ｃに図示されたように、コア層１１１の上部と下部に少なくとも一層の樹脂層１１２を積層する過程が遂行される。樹脂層１１２はプリプレグ（ｐｒｅｐｒｅｇ）からなることができるが、これに限定されない。また、樹脂層１１２には何れか一面または両面に導電層１１３が形成されることができる。また、本実施例による樹脂層１１２は、導電層１１３が樹脂層１１２の上部面にのみ形成されている場合を例に説明している。これによって、コア層１１１の下部面に付着される樹脂層１１２の導電層１１３はコア層１１１のキャビティ１９の内部に露出される。コア層１１１のキャビティ１９の内部に露出された導電層１１３は、以後接地電極１３として用いられる。
【００６１】
このように、コア層１１１の上部と下部に樹脂層１１２を積層すると、これを上部と下部で圧着して、コア層１１１と積層された樹脂層１１２を一体化させる過程が遂行される。これによって、図６ｄの中間部分に図示されたような形態の基板が形成される。
【００６２】
一方、図６ｄの場合、理解の便宜を図るために、コア層１１１の下部面に積層された樹脂層１１２の導電層１１３は、キャビティ１９の内部に露出された部分に対してのみ接地電極１３で図示して、その他の部分の図示は省略した。これは後述する図７ａから図７ｇの実施例でも同一に適用される。
【００６３】
続いて、次に図６ｄに図示されたように、樹脂層１１２をさらに積層して圧着し、図６ｅに図示されたような多層の回路基板１１を形成する過程が遂行される。
【００６４】
ここで、樹脂層１１２をコア層１１１に積層する過程を遂行する前に、夫々の樹脂層１１２に形成された導電層１１３に回路パターンを形成する過程がさらに含まれることができる。
【００６５】
また、上述の図６ａから図６ｅを通じて製造された基板１１は、コア層１１１の両面に夫々二つの層の樹脂層１１２が積層される場合を例に説明しているが、これに限定されず、コア層１１１の下部に一層の樹脂層１１２のみを積層したり、コア層１１１の両面にもっと多い樹脂層１１２を積層するなど、多様な応用が可能である。
【００６６】
以上のような本実施例による基板の製造方法は、樹脂層１１２に形成されている導電層１１３によって接地電極１３が形成される。従って、図１に図示された半導体パッケージ１０のようにキャビティ１９の下部面に接地電極１３が形成されることができる。
【００６７】
図７ａから図７ｇは本発明の他の実施例による基板の製造方法を示す工程断面図である。
【００６８】
これを参照すると、本実施例による基板１１'の製造方法は、図３に図示された半導体パッケージ１０'に用いられる基板１１'を製造する方法であり、コア層１１１にキャビティ１９を形成する図７ａから図７ｂの過程までは上述の図６ａから図６ｂの実施例と同一に進行される。従って、同一の過程に対しては説明を省略し、図７ｃに図示された過程から説明する。
【００６９】
図７ｃを参照すると、コア層１１１の下部面に樹脂層１１２を付着する過程が遂行される。これによって、コア層１１１のキャビティ１９は貫通ホール形態ではなく、溝の形態を有するようになる。
【００７０】
次に図７ｄを参照すると、コア層１１１の内部に形成されたキャビティ１９にペースト状態の導電性物質１３'を充填する過程が遂行される。ここで、導電性物質１３'は後に接地電極１３'として用いられる。従って、同一の図面符号を用いる。このような導電性物質には、Ｃｕなどが用いられることができる。
【００７１】
キャビティ１９に導電性物質１３'が充填されると、これを硬化させた後、図７ｅに図示されたようにコア層１１１の上部面に樹脂層１１２を積層する過程が遂行される。
【００７２】
そして、図７ｆから図７ｇに図示された以後の過程は、上述の図６ｄから図６ｅに図示された過程と同一に遂行される。即ち、上述の実施例と同様に、本実施例による基板１１'は必要に応じて樹脂層１１２をコア層１１１の上部と下部に積層して圧着する過程が繰り返して遂行されて製造される。
【００７３】
以上のような本実施例による基板の製造方法は、キャビティ１９の内部に充填された導電性物質１３'によって接地電極（図３の１３'）が形成される。従って、図３に図示された半導体パッケージ１０'のように、キャビティ１９の内部空間の全体を埋める形態で接地電極１３'が形成される。
【００７４】
一方、本発明による基板の製造方法は上述の二つの実施例に限定されない。即ち、基板の製造時にキャビティ（図１の１９）の垂直面（即ち、コア層の壁面）にも導電性物質を塗布し、接地電極として用いることも可能である。この場合、接地電極はキャビティ１９の下部面と垂直面に全て形成される。従って、シールド部との接触面積が非常に広く形成されるため、シールド部と接地電極間の電気的な信頼性を確保することができる。
【００７５】
以上のような基板の製造方法を通じて本実施例による基板１１、１１'（以下、１１に通称する）が準備されると、図４ｂに図示されたように、電子部品１６を基板１１の一面に実装する段階（Ｓ１１）が遂行される。この際、電子部品１６は基板１１の全ての個別半導体パッケージ領域Ａに繰り返して実装される。即ち、電子部品１６は個別半導体パッケージ領域Ａごとに種類、数量が同一に配置されて実装されることができる。
【００７６】
次に、図４ｃに図示されたように、電子部品１６を密封して基板１１の一面にモールド部１４を形成する段階（Ｓ１２）が遂行される。本実施例によるモールド部１４は、ストリップ基板１１上で夫々の個別半導体パッケージ領域Ａを全て覆う一体型で形成される。しかし、必要によってモールド部１４を個別半導体パッケージ領域Ａごとに夫々分離して形成することも可能である。
【００７７】
次に、図４ｄに図示されたように、モールド部１４が形成された基板１１を境界線Ｃに沿って切断して、多数の個別半導体パッケージ１０に分離する段階（Ｓ１３）が遂行される。
【００７８】
本実施例による個別半導体パッケージを分離する段階（Ｓ１３）の切断工程は、フルカット（ｆｕｌｌ  ｃｕｔ）工程によって具現されることが好ましい。フルカット工程は、ブレード（ｂｌａｄｅ）５０を用いて構造物の上下面を一度にカッティングする工程を意味する。このようなフルカット工程は、構造物（例えばモールド部が形成された基板）の一部分を１次的に切断した後、残りのカッティングされていない部分を２次的に切断して分離する工程に比べて、個別半導体パッケージ１０の切断面を滑らかに形成することができ、各半導体パッケージ１０のサイズを均一に形成することができる。
【００７９】
ここで、本段階（Ｓ１３）の切断工程によって個別半導体パッケージ１０が形成されると、基板１１の切断面、即ち、個別半導体パッケージ１０の基板１１の側面にはストリップ基板１１の内部に形成されたキャビティ１９が露出される。そして、キャビティ１９が露出されることによってキャビティ１９の内部に形成された接地電極１３もともに露出される。
【００８０】
一方、上述の段階（Ｓ１３）が遂行された後、個別半導体パッケージ１０にシールド部１５を形成する工程を容易に遂行するために、個別半導体パッケージ１０の基板１１の下部を固定させる工程が遂行されることができる。
【００８１】
最後に、図４ｅに図示されたように、モールド部１４の外部面にシールド部１５を形成する段階（Ｓ１４）が遂行される。シールド部１５はモールド部１４の上面と側面に全て形成されて、モールド部１４に密着されてモールド部１４と一体になるように形成される。
【００８２】
また、シールド部１５は基板１１の側面まで延長されて形成される。この際、シールド部１５はキャビティ１９の内部にも形成される。これによって、本実施例によるシールド部１５はキャビティ１９の内部に形成されている接地電極１３と電気的に連結される。
【００８３】
このようなシールド部１５は金属薄膜で具現されることができる。この場合、金属薄膜はスプレーコーティング法（ｃｏｎｆｏｒｍａｌ  ｃｏａｔｉｎｇ）を適用して形成されることができる。スプレーコーティング法は、均一な塗布膜の形成に適した工程であるだけでなく、他の薄膜形成工程（例えば、電解メッキ法、無電解メッキ法、スパッタリング法）に比べて設備投資コストが安く、生産性にも優れ、環境に優しいという長所がある。
【００８４】
一方、本発明による半導体パッケージ製造方法は、シールド部１５を形成した後、シールド部１５の表面の耐磨耗性及び耐蝕性を向上させるために、シールド部１５にプラズマ処理工程を遂行することができる。
【００８５】
図５ａから図５ｇは本発明の他の実施例による半導体パッケージ製造方法を示す図面である。以下で説明する本実施例による半導体パッケージ製造方法は上述の実施例と似た構成だが、モールド部が形成された基板を個別半導体パッケージに切断する段階において差異を有する。従って、同一に遂行される段階に対しての詳細な説明は省略し、モールド部が形成された基板を個別半導体パッケージに切断する段階を中心に、より詳細に説明する。
【００８６】
図５ａから図５ｃに図示された段階（Ｓ２０〜Ｓ２２）は上述の実施例で図４ａから図４ｃを通じて説明した段階（Ｓ１０〜Ｓ１２）と同一に遂行される。従って、これに対する説明は省略する。
【００８７】
図５ｄを参照すると、ブレード５０を用いて、モールド部１４が形成された基板１１を個別半導体パッケージ領域Ａの境界線に沿ってキャビティ１９が形成された位置までのみ切断する１次切断段階（Ｓ２３）が遂行される。即ち、本段階（Ｓ２３）では基板１１の一部分のみを切断するハーフダイシング（ｈａｌｆ  ｄｉｃｉｎｇ）工程が遂行される。この段階（Ｓ２３）によって基板１１はキャビティ１９が形成された部分まで切断される。従って、キャビティ１９の下部面を形成する基板１１は切断されずに連結された状態を維持する。
【００８８】
また、１次切断段階（Ｓ２３）によって基板１１のキャビティ１９が形成された部分まで切断することによって、キャビティ１９の下部面に形成されている接地電極１３は外部に露出される。
【００８９】
次に、図５ｅに図示されたように、１次切断された基板１１上にシールド部１５を形成する段階（Ｓ２４）が遂行される。図面に図示されたように、シールド部１５はモールド部１４の外部面と、１次切断によって露出されたキャビティ１９の内部に全体的に形成される。これによって、シールド部１５はキャビティ１９の内部に形成された接地電極１３上にも形成され、接地電極１３と電気的に連結される。
【００９０】
一方、本実施例によるシールド部１５はスプレーコーティング法を通じて形成される場合を例に説明している。しかし、これに限定されず、スクリーン印刷法を用いることも可能である。
【００９１】
スクリーン印刷法を用いてシールド部１５を形成する場合、導電性ペーストをモールド部１４の上部面に塗布すると同時に、１次切断によって形成された溝にも導電性ペーストを満たした後、これを硬化させることによってシールド部１５を形成することができる。
【００９２】
しかし、本発明によるシールド部１５の形成方法は上述の方法に限定されず、上述のようにスパッタリング、気相蒸着法、電解メッキ、無電解メッキのような多様な方法が用いられることができる。
【００９３】
最後に、図５ｆに図示されたように、シールド部１５が形成されたストリップ基板１１の残り部分を切断して、個別半導体パッケージ１０を形成する２次切断段階（Ｓ２５）を遂行する。この段階（Ｓ２５）の切断工程は、ブレード５０を用いてシールド部１５が形成された基板１１の上下面を一度に切断してなされる。これを通じてストリップ形態の基板１１は夫々の個別半導体パッケージ１０に完全に分離される。
【００９４】
ここで図５ｆの場合、シールド部１５が形成された垂直外部面Ｃと基板１１の切断面Ｄが殆ど同一の平面上に位置するように、基板１１が切断された例を示す。このような半導体パッケージ１０は、２次切断段階でシールド部１５の垂直外部面Ｃに沿って基板１１を切断することによって形成されることができる。このように、基板１１の切断面Ｄとシールド部１５の垂直外部面Ｃが殆ど同一の平面からなる場合、半導体パッケージ１０の大きさを最小化することができるという利点がある。
【００９５】
一方、図５ｇは上述の図５ｆの他の実施例を示す図面であり、シールド部１５の垂直外部面Ｃと基板の切断面Ｄが相異なる平面上に形成された場合を例に説明している。このような構成は、２次切断段階では、１次切断段階で用いたブレード５０より薄い厚さのブレード５０を用いて基板１１を切断することによって形成されることができる。半導体パッケージ１０が図５ｇに図示されたように構成される場合、より広い面積で接地電極１３とシールド部１５が電気的に連結されるため、電気的な信頼性を確保することができるという利点を有する。
【００９６】
以上のように構成される本発明による半導体パッケージ及びその製造方法は、基板の内部に形成されるキャビティを用いてシールド部と接地電極を電気的に連結する。これにより、シールド部と接地電極の接触面積が広く形成されるため、シールド部と接地電極間の接合強度が強化されて、電気的な信頼性を確保することができる。
【００９７】
また、基板の上部に別途の接地電極を形成せずに半導体パッケージを製造することができるため、より容易に半導体パッケージを製造することができる。
【００９８】
一方、以上で説明した本発明による半導体パッケージ及びその製造方法は、上述の実施例に限定されず、多様な応用が可能である。また、上述された実施例では半導体パッケージを例に説明したが、これに限定されず、電磁波を遮蔽するために形成される装置であれば多様に適用されることができる。
【符号の説明】
【００９９】
１０、１０'  半導体パッケージ
１１、１１'  基板
１２  回路パターン
１３、１３'  接地電極
１４  モールド部
１５  シールド部
１６  電子部品
１７  ビアホール
１８  外部接續端子
２０  実装用電極
５０  ブレード
１１１  コア層
１１２  樹脂層
１１３  導電層
Ａ  個別半導体パッケージ領域
Ｃ  シールド部の垂直外部面
Ｄ  基板の切断面
【図１】
2011258920.tif 000003
【図２】
2011258920.tif 000004
【図３】
2011258920.tif 000005
【図４ａ】
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【図４ｂ】
2011258920.tif 000007
【図４ｃ】
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【図４ｄ】
2011258920.tif 000009
【図４ｅ】
2011258920.tif 000010
【図５ａ】
2011258920.tif 000011
【図５ｂ】
2011258920.tif 000012
【図５ｃ】
2011258920.tif 000013
【図５ｄ】
2011258920.tif 000014
【図５ｅ】
2011258920.tif 000015
【図５ｆ】
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【図５ｇ】
2011258920.tif 000017
【図６ａ】
2011258920.tif 000018
【図６ｂ】
2011258920.tif 000019
【図６ｃ】
2011258920.tif 000020
【図６ｄ】
2011258920.tif 000021
【図６ｅ】
2011258920.tif 000022
【図７ａ】
2011258920.tif 000023
【図７ｂ】
2011258920.tif 000024
【図７ｃ】
2011258920.tif 000025
【図７ｄ】
2011258920.tif 000026
【図７ｅ】
2011258920.tif 000027
【図７ｆ】
2011258920.tif 000028
【図７ｇ】
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