(57)【要約】 【課題】チップ面積の増大を抑制しつつ、昇圧電圧の損失を低減させて、昇圧効率が良く、かつ、昇圧速度の高い昇圧回路を提供する。【解決手段】昇圧回路は、Ｐ型の基板上に形成され電圧源と出力との間にダイオードとして機能するように接続されたＮ型の第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタの電圧源側の第１のノードに接続され該第１のノードに第１のクロックを伝達する第１のキャパシタと、第１のＭＩＳトランジスタの出力側の第２のノードに接続され第１のクロックをゲートで受けるＰ型の第２のＭＩＳトランジスタと、第２のノードに接続され第２のノードに第１のクロックとは逆相の第２のクロックを伝達する第２のキャパシタとを備え、第１のＭＩＳトランジスタは第１のクロックによって昇圧された第１のノードの電圧を第２のノードへ転送し、第２のＭＩＳトランジスタは第２のクロックによって昇圧された第２のノードの電圧を出力側へ転送する。【選択図】図１
2011205797.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板上に形成され、電圧源と出力との間にダイオードとして機能するように接続された第２導電型の第１のＭＩＳトランジスタと、
前記第１のＭＩＳトランジスタの前記電圧源側の第１のノードに接続され、該第１のノードに第１のクロックを伝達する第１のキャパシタと、
前記第１のＭＩＳトランジスタの前記出力側の第２のノードに接続され、前記第１のクロックをゲートで受ける第１導電型の第２のＭＩＳトランジスタと、
前記第２のノードに接続され、前記第２のノードに前記第１のクロックとは逆相の第２のクロックを伝達する第２のキャパシタとを備え、
前記第１のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第１のノードの電圧を前記第２のノードへ転送し、
前記第２のＭＩＳトランジスタは、前記第２のクロックによって昇圧された前記第２のノードの電圧を前記出力側へ転送することを特徴とする昇圧回路。
【請求項２】
前記第２のＭＩＳトランジスタのゲートは、前記第１のノードに接続されていることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記第２のＭＩＳトランジスタは、前記電圧源からの電圧を昇圧する最後の昇圧段であることを特徴とする請求項１または請求項２に記載の昇圧回路。
【請求項４】
前記第２のＭＩＳトランジスタのチャネル部は前記出力の電圧を受けることを特徴とする請求項１から請求項３のいずれかに記載の昇圧回路。
【請求項５】
前記第１のＭＩＳトランジスタのゲートは、前記第１のノードに接続されていることを特徴とする請求項１に記載の昇圧回路。
【請求項６】
前記第２のＭＩＳトランジスタのチャネル部は、前記第２のノードの電圧と前記出力の電圧とのいずれか高い電圧を受けることを特徴とする請求項１から請求項３のいずれかに記載の昇圧回路。
【請求項７】
第１導電型の基板上に形成され、電圧源と出力との間にダイオードとして機能するように接続された第２導電型の第１のＭＩＳトランジスタと、
前記第１のＭＩＳトランジスタの前記電圧源側の第１のノードに接続され、該第１のノードに第１のクロックを伝達する第１のキャパシタと、
前記第１のＭＩＳトランジスタの前記出力側の第２のノードに接続され、前記第１のクロックをゲートで受ける第１導電型の第２のＭＩＳトランジスタと、
前記第２のノードに接続され、前記第２のノードに前記第１のクロックとは逆相の第２のクロックを伝達する第２のキャパシタと、
前記第２のＭＩＳトランジスタの前記電圧源側の第３のノードに接続され、前記第２のクロックをゲートで受ける第１導電型の第３のＭＩＳトランジスタと、
前記第３のノードに接続され、前記第３のノードに前記第１のクロックを伝達する第３のキャパシタとを備え、
前記第１のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第１のノードの電圧を前記第２のノードへ転送し、
前記第２のＭＩＳトランジスタは、前記第２のクロックによって昇圧された前記第２のノードの電圧を前記第３のノードへ転送し、
前記第３のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第３のノードの電圧を前記出力側へ転送することを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関する。
【背景技術】
【０００２】
従来からディクソンタイプの昇圧回路が半導体装置の電源等に頻繁に使用されている。ディクソンタイプの昇圧回路には、ＮＭＯＳ（N-type Metal-Oxide Semiconductor）型昇圧回路およびＰＭＯＳ型昇圧回路がある。例えば、ＮＭＯＳ型昇圧回路は、ダイオード接続された複数のＮ型ＭＯＳと、Ｎ型ＭＯＳのドレインに接続された複数のキャパシタとを備える。各Ｎ型ＭＯＳと各キャパシタとのペアはそれぞれ昇圧段を成す。複数の昇圧段は、キャパシタを介してクロック信号を受け取ることによって昇圧動作を行う。このとき、各昇圧段の電圧は、クロック信号の振幅（電圧）からＮ型ＭＯＳの閾値電圧を降圧した電圧だけ昇圧され、次の昇圧段に転送される。各昇圧段における昇圧電圧の低下（損失）は、昇圧効率の低下、および、昇圧速度の遅延の原因となる。このような問題に対処するために、キャパシタの面積を大きくすることが考えられる。しかし、キャパシタの面積を大きくすると、半導体装置のチップ面積が増大し、並びに、キャパシタを充電するための消費電流が増大してしまう。
【０００３】
一方、ＰＭＯＳ型昇圧回路では、昇圧回路においてＮ型ＭＯＳに代えてＰ型ＭＯＳが用いられる。Ｐ型ＭＯＳは、通常、Ｐ型基板に形成されたＮ型ウェルの表面に形成される。この場合、各昇圧段において、昇圧された高電圧によってＰ型ＭＯＳが誤動作し、電荷が逆流する可能性がある。従って、ゲート電圧によってＰ型ＭＯＳのオン／オフ制御を確実に行い、電荷の逆流を防止するために、ゲート電圧制御回路が必要となる。また、ウェルとソースまたはドレイン拡散層との間の接合部にフォワードバイアスが印加されないように、ウェル電圧を制御するウェル電圧制御回路がさらに必要となる。従って、ＰＭＯＳ型昇圧回路においても、半導体装置のチップ面積が増大し、並びに、消費電流が増大するという問題が生じる。
【０００４】
尚、Ｎ型基板を使用した場合であっても、ＮＭＯＳ型昇圧回路およびＰＭＯＳ型昇圧回路の状況が逆になるだけであり、上記問題は依然として残る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２８６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
チップ面積の増大を抑制しつつ、昇圧電圧の損失を低減させることによって、昇圧効率が良く、かつ、昇圧速度の高い昇圧回路を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った昇圧回路は、第１導電型の基板上に形成され、電圧源と出力との間にダイオードとして機能するように接続された第２導電型の第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタの前記電圧源側の第１のノードに接続され、該第１のノードに第１のクロックを伝達する第１のキャパシタと、前記第１のＭＩＳトランジスタの前記出力側の第２のノードに接続され、前記第１のクロックをゲートで受ける第１導電型の第２のＭＩＳトランジスタと、
前記第２のノードに接続され、前記第２のノードに前記第１のクロックとは逆相の第２のクロックを伝達する第２のキャパシタとを備え、
前記第１のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第１のノードの電圧を前記第２のノードへ転送し、
前記第２のＭＩＳトランジスタは、前記第２のクロックによって昇圧された前記第２のノードの電圧を前記出力側へ転送することを特徴とする。
【０００８】
本発明に係る実施形態に従った昇圧回路は、第１導電型の基板上に形成され、電圧源と出力との間にダイオードとして機能するように接続された第２導電型の第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタの前記電圧源側の第１のノードに接続され、該第１のノードに第１のクロックを伝達する第１のキャパシタと、前記第１のＭＩＳトランジスタの前記出力側の第２のノードに接続され、前記第１のクロックをゲートで受ける第１導電型の第２のＭＩＳトランジスタと、前記第２のノードに接続され、前記第２のノードに前記第１のクロックとは逆相の第２のクロックを伝達する第２のキャパシタと、前記第２のＭＩＳトランジスタの前記電圧源側の第３のノードに接続され、前記第２のクロックをゲートで受ける第１導電型の第３のＭＩＳトランジスタと、前記第３のノードに接続され、前記第３のノードに前記第１のクロックを伝達する第３のキャパシタとを備え、
前記第１のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第１のノードの電圧を前記第２のノードへ転送し、
前記第２のＭＩＳトランジスタは、前記第２のクロックによって昇圧された前記第２のノードの電圧を前記第３のノードへ転送し、
前記第３のＭＩＳトランジスタは、前記第１のクロックによって昇圧された前記第３のノードの電圧を前記出力側へ転送することを特徴とする。
【発明の効果】
【０００９】
本発明による昇圧回路は、チップ面積の増大を抑制しつつ、昇圧電圧の損失を低減させることによって、昇圧効率が良く、かつ、昇圧速度を高くすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る第１の実施形態に従った昇圧回路の構成を示す回路図。
【図２】Ｎ型ＭＩＳトランジスタＴｎｉおよびＰ型ＭＩＳトランジスタＴｐｉの各断面図。
【図３】第１の実施形態による昇圧回路の最終昇圧段ＢＳＴ３の動作を示すグラフ。
【図４】比較例による昇圧回路と、本実施形態による昇圧回路とのシミュレーション結果を示すグラフ。
【図５】Ｐ型ＭＩＳトランジスタを最終昇圧段よりも前の段に設けた昇圧回路の動作を示すグラフ。
【図６】第２の実施形態による昇圧回路の構成を示す回路図。
【図７】第３の実施形態による昇圧回路の構成を示す回路図。
【図８】第４の実施形態による昇圧回路の構成を示す回路図。
【図９】第５の実施形態による昇圧回路の構成を示す回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態による昇圧回路は、いわゆる、ディクソンタイプの昇圧回路に適用され、様々な半導体装置の電源等において供給電圧Ｖｓｕｐを昇圧して出力するために使用され得る。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った昇圧回路の構成を示す回路図である。この昇圧回路は、例えば、ＮＡＮＤ型フラッシュメモリの電源に用いることができる。
【００１３】
本実施形態による昇圧回路は、Ｎ型ＭＩＳ（Metal-Insulator Semiconductor）トランジスタＴｎ０〜Ｔｎ４と、Ｐ型ＭＩＳトランジスタＴｐ０と、キャパシタＣ０〜Ｃ２とを備えている。図２（Ａ）および図２（Ｂ）は、Ｎ型ＭＩＳトランジスタＴｎｉおよびＰ型ＭＩＳトランジスタＴｐｉ（ｉは整数）の各断面図を示す。
【００１４】
Ｎ型ＭＩＳトランジスタＴｎ０（以下、トランジスタＴｎ０ともいう）は、ノードＮ０とノードＮ１との間に接続されており、そのゲートＧｎは、ドレインＤｎと共通にノードＮ０に接続されている。即ち、トランジスタＴｎ０は、ノードＮ０とＮ１との間にダイオードとして機能するように接続されている。以下、この接続をダイオード接続ともいう。トランジスタＴｎ０のアノード側の拡散層（ドレインＤｎ）がノードＮ０に接続されており、トランジスタＴｎ０のカソード側の拡散層（ソースＳｎ）がノードＮ１に接続されている。
【００１５】
キャパシタＣ０の一端は、クロック信号ＣＬＫを受け、キャパシタＣ０の一端はノードＮ０に接続されている。即ち、キャパシタＣ０は、トランジスタＴｎ０のアノード側のノードＮ０に接続され、ノードＮ０にクロック信号ＣＬＫを伝達するように構成されている。ノードＮ０は、キャパシタＣ０を介してクロック信号ＣＬＫを受け取る。
【００１６】
トランジスタＴｎ０およびキャパシタＣ０のペアが供給電圧Ｖｓｕｐを最初に昇圧する昇圧段ＢＳＴ０を構成している。
【００１７】
第１のＭＩＳトランジスタとしてのＮ型ＭＩＳトランジスタＴｎ１（以下、トランジスタＴｎ１ともいう）は、ノードＮ１とノードＮ２との間に接続されており、そのゲートＧｎは、ドレインと共通にノードＮ１に接続されている。即ち、トランジスタＴｎ１は、ノードＮ１とＮ２との間にダイオードとして機能するように接続されている。トランジスタＴｎ１のアノード側の拡散層（ドレインＤｎ）がノードＮ１に接続されており、トランジスタＴｎ１のカソード側の拡散層（ソースＳｎ）がノードＮ２に接続されている。
【００１８】
第１のキャパシタとしてのキャパシタＣ１の一端は、クロック信号ＣＬＫ１とは逆相のクロック信号ｂＣＬＫを受け、キャパシタＣ１の一端はノードＮ１に接続されている。即ち、キャパシタＣ１は、トランジスタＴｎ１のアノード側のノードＮ１に接続され、ノードＮ１にクロック信号ｂＣＬＫを伝達するように構成されている。ノードＮ１は、キャパシタＣ１を介してクロック信号ｂＣＬＫを受ける。ここでは、クロック信号ｂＣＬＫは、クロック信号ＣＬＫの逆相の信号である。クロック信号ＣＬＫが第２のクロックを示すものとして表現され、クロック信号ｂＣＬＫが第１のクロックを示すものとして表現されている。
【００１９】
トランジスタＴｎ１およびキャパシタＣ１のペアが二段目の昇圧段ＢＳＴ１を構成している。
【００２０】
第２のＭＩＳトランジスタとしてのＰ型ＭＩＳトランジスタＴｐ０（以下、トランジスタＴｐ０ともいう）は、ノードＮ２とノードＮ３との間に接続されている。トランジスタＴｐ０のゲートＧｐは、トランジスタＴｎ１のゲートと共通にクロック信号ＣＬＫ２を受ける。即ち、トランジスタＴｐ０は、トランジスタＴｎ１のカソード側のノードＮ２に接続され、第１のクロックとしてのクロック信号ｂＣＬＫをゲートで受ける。
【００２１】
第２のキャパシタとしてのキャパシタＣ２の一端は、クロック信号ＣＬＫを受け、キャパシタＣ２の一端はノードＮ２に接続されている。即ち、キャパシタＣ２は、クロック信号ＣＬＫをノードＮ２へ伝達するように構成されている。
【００２２】
トランジスタＴｐ０およびキャパシタＣ２のペアは、最終の昇圧段ＢＳＴ２を構成している。
【００２３】
以上の３つの昇圧段ＢＳＴ０〜ＢＳＴ２は、供給電圧源（Ｖｓｕｐ）側のノードＮ０と出力（Ｖｏｕｔ）側のノードＮ３との間に直列に接続されている。昇圧段ＢＳＴ０〜ＢＳＴ２はそれぞれクロックＣＬＫまたはｂＣＬＫを受けてノードＮ０〜Ｎ２の電圧を昇圧する。より詳細には、昇圧段ＢＳＴ０はクロック信号ＣＬＫによってノードＮ０の電圧Ｖｎ０を昇圧し、トランジスタＴｎ０は昇圧された電圧Ｖｎ０をノードＮ１へ転送する。昇圧段ＢＳＴ１はクロック信号ｂＣＬＫによってノードＮ１の電圧Ｖｎ１を昇圧し、トランジスタＴｎ１は昇圧された電圧Ｖｎ１をノードＮ２へ転送する。さらに、昇圧段ＢＳＴ２はクロックＣＬＫによってノードＮ２の電圧Ｖｎ２を昇圧し、トランジスタＴｐ０は昇圧された電圧Ｖｎ２を出力へ転送する。
【００２４】
クロック信号ＣＬＫとｂＣＬＫとは逆相の信号であるので、最終昇圧段ＢＳＴ２のノードＮ２がクロック信号ＣＬＫによって昇圧されたときに、トランジスタＴｐ０はクロック信号ｂＣＬＫによってオン状態となる。これにより、ノードＮ２の電圧Ｖｎ２は、昇圧されてノードＮ３へ転送される。
【００２５】
ダイオード接続されたトランジスタＴｎ０およびＴｎ１では、昇圧された電圧は、トランジスタＴｎ０またはＴｎ１の閾値電圧分だけ降圧されて次の昇圧段へ転送される。例えば、トランジスタＴｎ０およびＴｎ１の閾値電圧をそれぞれＶｔｎ０およびＶｔｎ１とし、ノードＮ０〜Ｎ２の電圧をそれぞれＶｎ０〜Ｖｎ２とする。この場合、昇圧段ＢＳＴ０は、クロック信号ＣＬＫによって昇圧されたノードＮ０の電圧Ｖｎ０から閾値電圧Ｖｔｎ０だけ降圧した電圧（Ｖｎ０−Ｖｔｎ０）を、ノードＮ１へ転送する。次に、昇圧段ＢＳＴ１は、クロック信号ｂＣＬＫによってノードＮ１の電圧（Ｖｎ０−Ｖｔｎ０）を昇圧し、その昇圧された電圧Ｖｎ１から閾値電圧Ｖｔｎ１だけ降圧した電圧（Ｖｎ１−Ｖｔｎ１）をノードＮ２へ転送する。
【００２６】
最終昇圧段ＢＳＴ３においては、クロックＣＬＫが高レベルに立ち上がったときに、ノードＮ２の電圧Ｖｎ２は、（Ｖｎ１−Ｖｔｎ１）を昇圧した電圧になる。このとき、クロックｂＣＬＫが低レベルに低下しているので、トランジスタＴｐ０のゲート電圧はソースＳｐの電圧よりも充分に低くなり、トランジスタＴｐ０は、昇圧された電圧Ｖｎ２を降圧することなくノードＮ３へ転送する。このとき、トランジスタＴｐ０のゲート電圧は、ソース電圧よりもトランジスタＴｐ０の閾値電圧以上に低い。従って、本実施形態は、最終昇圧段ＢＳＴ３のトランジスタＴｐ０においてノードＮ２の電圧Ｖｎ２が、昇圧された電圧から閾値電圧だけ低下することを防止することができる。
【００２７】
Ｎ型ＭＩＳトランジスタＴｎ２（以下、トランジスタＴｎ２ともいう）は、ノードＮ０と供給電圧源（Ｖｓｕｐ）との間に接続されており、そのゲートＧｎは出力（Ｖｏｕｔ）に接続されている。出力電圧ＶｏｕｔはトランジスタＴｎ２へフィードバックされ、トランジスタＴｎ２は出力電圧Ｖｏｕｔの電圧レベルに基づいて供給電圧源とノードＮ０との間を接続／切断する。
【００２８】
Ｎ型ＭＩＳトランジスタＴｎ３（以下、トランジスタＴｎ３ともいう）は、出力（Ｖｏｕｔ）と供給電圧源（Ｖｓｕｐ）との間に、ダイオードとして機能するように接続されている。トランジスタＴｎ３のドレイン（アノード側）が出力（Ｖｏｕｔ）に接続され、トランジスタＴｎ３のソース（カソード側）が供給電圧源（Ｖｓｕｐ）に接続されている。トランジスタＴｎ３は、出力電圧Ｖｏｕｔの最大値を（Ｖｓｕｐ＋Ｖｔｎ３）にするリミッタとして機能する。ここで、Ｖｔｎ３は、トランジスタＴｎ３の閾値電圧である。
【００２９】
Ｎ型ＭＩＳトランジスタＴｎ４（以下、トランジスタＴｎ４ともいう）は、電源ＶＤＤと出力（Ｖｏｕｔ）との間に、ダイオード接続されている。トランジスタＴｎ４は、最終昇圧段ＢＳＴ３のトランジスタＴｐ０のドレイン電圧（ノードＮ３の電圧）をＶＤＤまでチャージする。昇圧動作開始時においてトランジスタＴｐ０のドレイン電圧を予め或る程度上げておくことによって、トランジスタＴｐ０のソース電圧およびウェル電圧が昇圧動作によって上昇しても、トランジスタＴｐ０のＰ＋型ドレインとＮ型ウェルＮ−ｗｅｌｌとの間にフォワードバイアスが印加されないようにすることができる。ここで、ＶＤＤは、０以上Ｖｓｕｐ以下の任意の電圧でよい。
【００３０】
図３は、第１の実施形態による昇圧回路の最終昇圧段ＢＳＴ３の動作を示すグラフである。実線はノードＮ２の電圧を示し、破線はノードＮ３の電圧を示す。尚、ノードＮ２の電圧は、便宜的に理想的な矩形波として示している。
【００３１】
時点ｔ１において、クロック信号ＣＬＫが立ち上がり、これにより、ノードＮ２の電圧Ｖｎ２は昇圧される。同時に、クロック信号ｂＣＬＫは低レベルに立ち下がるので、トランジスタＴｐ０は、昇圧されたノードＮ２の電圧Ｖｎ２を降圧することなく、ノードＮ３へ転送する。
【００３２】
時点ｔ２において、クロック信号ＣＬＫが立ち下がり、クロック信号ｎＣＬＫが立ち上がる。このとき、ノードＮ２の電圧Ｖｎ２は、クロック信号ＣＬＫの立ち下がりに伴い低下する。また、クロック信号ｎＣＬＫの立ち上がりによってトランジスタＴｐ０はオフ状態になり、なおかつ、ノードＮ３はクロック信号を受けないので、ノードＮ３の電圧（Ｖｏｕｔ）は電圧Ｖｎ２に維持される。これにより、トランジスタＴｐ０のソース電圧（Ｖｎ２）はドレイン電圧（Ｖｏｕｔ）より低くなるが、トランジスタＴｐ０のボディ（ウェルＮ−ｗｅｌｌ）が、Ｖｎ２よりも高い出力電圧Ｖｏｕｔに維持されるため、トランジスタＴｐ０のＰ＋型ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間にはフォワードバイアスが印加されない。よって、トランジスタＴｐ０のＰ＋型ソース、Ｎ型ウェルＮ−ｗｅｌｌおよびＰ型基板から成るＰＮＰバイポーラトランジスタはオンせず、ソースから基板への電流は流れない。トランジスタＴｐ０のドレインＤｐもＮ型ウェルＮ−ｗｅｌｌと同じ電圧Ｖｏｕｔに維持されているので、トランジスタＴｐ０のドレインＤｐから基板Ｐ−ｓｕｂへの電流も流れない。これは、ｔ２〜ｔ３において、トランジスタＴｐ０における電圧降下（損失）がほとんど無いことを意味する。
【００３３】
次に、時点ｔ３において、再度、クロック信号ＣＬＫが高レベルに立ち上がる。このとき、ｔ１の場合と同様に、トランジスタＴｐ０は、オン状態になり、昇圧されたノードＮ２の電圧Ｖｎ２をノードＮ３へ転送する。ノードＮ３の電圧Ｖｏｕｔは、電圧Ｖｎ２に従って上昇する。ｔ４以降、昇圧回路は、ｔ２〜ｔ４の昇圧動作を繰り返すことにより、出力電圧Ｖｏｕｔは、（Ｖｓｕｐ＋Ｖｔｎ３）まで昇圧される。
【００３４】
本実施形態によれば、昇圧回路の複数の昇圧段のうち一部の昇圧段にＰ型ＭＩＳトランジスタを用い、その他の昇圧段にＮ型ＭＩＳトランジスタを用いている。即ち、本実施形態による昇圧回路は、Ｐ型ＭＩＳトランジスタを用いた昇圧段およびＮ型ＭＩＳトランジスタを用いた昇圧段の両方で混成されている。Ｎ型ＭＩＳトランジスタを用いた各昇圧段においては、Ｎ型ＭＩＳトランジスタはダイオード接続されているため、そのＮ型ＭＩＳトランジスタの閾値電圧分だけ昇圧電圧に損失が生じる。しかし、Ｐ型ＭＩＳトランジスタを用いた最終昇圧段では、閾値電圧による損失が無く、昇圧電圧をそのまま出力側へ転送することができる。最終昇圧段における電圧損失が解消される分、昇圧回路の昇圧効率が向上する。
【００３５】
図４は、全昇圧段をＮ型ＭＩＳトランジスタで構成した比較例による昇圧回路と、本実施形態によるＰ型ＭＩＳトランジスタを用いた昇圧段およびＮ型ＭＩＳトランジスタを用いた昇圧段の両方で混成された昇圧回路とのシミュレーション結果を示すグラフである。このグラフには、クロック信号に従って出力電圧Ｖｏｕｔが次第に上昇していく様子が示されている。
【００３６】
比較例（Ｌｒｅｆ）では、全昇圧段において閾値電圧分の電圧損失が生じているため、昇圧効率が比較的悪く、昇圧速度が比較的遅い。これに対し、本実施形態（Ｌ１）では、最終段における閾値電圧分の電圧損失が無いため、昇圧効率が比較例よりも良く、昇圧速度が比較例よりも速い。
【００３７】
本実施形態のように１つの昇圧段のみにＰ型ＭＩＳトランジスタを用いる場合、昇圧回路内の総昇圧段数が少ないほど、本実施形態の上記効果は大きい。例えば、ＮＡＮＤ型フラッシュメモリに使用される昇圧回路は、昇圧段の個数は３〜５個である。このように、昇圧段数が少ないと、１つの昇圧段における電圧損失を防止することによって、昇圧効率および昇圧速度を大きく改善することができる。具体的には、図１に示すように、昇圧段の個数が３個であり、かつ、最終昇圧段にＰ型ＭＩＳトランジスタを用いた場合、本実施形態は、３つの昇圧段の総てにＮ型ＭＩＳトランジスタを用いた昇圧回路に比べて電圧損失のほぼ３分の１を解消することができる。
【００３８】
さらに、最終昇圧段にＰ型ＭＩＳトランジスタＴｐ０を用いることによって、トランジスタＴｐ０のドレインＤｐ（ノードＮ３）における昇圧動作がない。もし、Ｐ型ＭＩＳトランジスタＴｐ０を最終昇圧段ＢＳＴ２よりも前の段に設けた場合、トランジスタＴｐ０のソースＳｐだけでなくドレインＤｐもクロック信号を受けて交互に昇圧動作を行う。図５は、Ｐ型ＭＩＳトランジスタを最終昇圧段よりも前の段に設けた昇圧回路の動作を示すグラフである。Ｐ型ＭＩＳトランジスタを最終昇圧段よりも前の段に設けた場合、図５に示すように、ｔ２において、ソース電圧がクロックの立下りを受けて低下し、逆に、ドレイン電圧はクロックの立ち上がりを受けて上昇している。従って、トランジスタＴｐ０のソース−ドレイン間の電位差Ｖｄｓは非常に大きくなる。ドレイン電圧の瞬間的な上昇は、ウェルＮ−ｗｅｌｌがドレインＤｐに接続されていたとしても、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間にフォワードバイアスを印加する原因となり得る。Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されると、ドレインＤｐから基板Ｐ−ｓｕｂに電流が流れるおそれがある。
【００３９】
これに対し、本実施形態では、Ｐ型ＭＩＳトランジスタＴｐ０を用いた昇圧段を最終段とすることによって、図３のｔ２に示すように、トランジスタＴｐ０のドレインＤｐ（ノードＮ３）における昇圧動作を無くすことができる。トランジスタＴｐ０のドレインＤｐ（ノードＮ３）における昇圧動作がないと、ドレイン電圧およびウェル電圧は、ｔ１〜ｔ３において等電圧に維持される。このため、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間にフォワードバイアスが印加されることがなくなる。
【００４０】
また、トランジスタＴｐ０のソース電圧はｔ２において低下しているので、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部には、バックバイアスが印加される。よって、ｔ２において、トランジスタＴｐ０のソースＳｐおよびドレインＤｐから基板Ｐ−ｓｕｂへ電流が流れることもない。
【００４１】
さらに、Ｐ型ＭＩＳトランジスタＴｐ０を最終昇圧段ＢＳＴ２よりも前の昇圧段に設けた場合、図５に示すｔ３において、トランジスタＴｐ０のドレイン電圧は、次の昇圧段へ電荷が移動することによる電圧降下と、クロック信号の立下りによる電圧降下（カップリングによる電圧降下）とによって、低電圧に落ちる瞬間がある。このとき、トランジスタＴｐ０のソース電圧は、クロック信号の立ち上がりを受けて上昇する。従って、ｔ３においても、トランジスタＴｐ０のソース−ドレイン間の電位差Ｖｄｓは非常に大きくなる。ただし、ｔ３における電位差Ｖｄｓｔは、ｔ２においてトランジスタＴｐ０のソース−ドレイン間に印加される電圧とは逆極性の電位差となる。この場合、Ｐ＋型ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部に、フォワードバイアスが印加されるおそれがある。
【００４２】
これに対し、本実施形態では、図３のｔ３に示すように、トランジスタＴｐ０のドレインＤｐ（ノードＮ３）においてクロック信号による電圧降下がない。また、本実施形態では、トランジスタＴｐ０は最終昇圧段に設けられているので、次の昇圧段へ電荷を供給しない。従って、トランジスタＴｐ０のドレイン電圧およびウェル電圧はｔ３において低下しない。一方、トランジスタＴｐ０のソース電圧（Ｖｎ２）は、クロック信号の立ち上がりを受けて上昇している。このとき、トランジスタＴｐ０のソース−ドレイン間の接合部に印加される電位差Ｖｄｓは、図３に示すΔＶｘとなる。電位差ΔＶｘは、図５の電位差ΔＶｙに比べて小さい。従って、ソースＳｐから基板Ｐ−ｓｕｂへ電流が流れる確率は、図５に示す場合と比べて小さい。また、ΔＶｘを調節することによって、即ち、クロック信号の振幅を調節することによって、Ｐ＋型ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間に印加されるフォワードバイアスを小さくし、ソースＳｐから基板Ｐ−ｓｕｂへ電流が流れることを防止できる。
【００４３】
以上のｔ２およびｔ３における動作の考察は、図３および図５のｔ４およびｔ５、ｔ６およびｔ７の各動作に当てはめることができる。
【００４４】
このように、本実施形態では、Ｐ型ＭＩＳトランジスタＴｐ０を最終昇圧段に用いることによって、ソースＳｐまたはドレインＤｐから基板Ｐ−ｓｕｂへの電流を抑制することができる。
【００４５】
本実施形態において、Ｐ型ＭＩＳトランジスタＴｐ０を最終昇圧段に用いることによって、トランジスタＴｐ０ゲートＧｐは、前昇圧段ＢＳＴ１に入力されるクロック信号ｂＣＬＫを受ければよく、また、トランジスタＴｐ０が形成されているＮ型ウェルは、ドレインＤｐと共通にノードＮ３に接続すればよい。これにより、上述した従来のＰＭＯＳ型昇圧回路に必要とされたゲート電圧制御回路およびウェル電圧制御回路が不要となる。これにより、本実施形態は、レイアウト面積が小さく、かつ、昇圧効率の高い昇圧回路を実現することができる。つまり、本実施形態は、チップ面積を大きくすることなく、昇圧電圧の損失を抑制し、昇圧効率および昇圧速度を改善することができる。
【００４６】
逆に、昇圧効率および昇圧速度を比較例と同等にするならば、その分、キャパシタＣ０〜Ｃ２の容量を小さくすることができる。キャパシタＣ０〜Ｃ２の容量を小さくすることは、キャパシタＣ０〜Ｃ２のレイアウト面積の縮小化、および、消費電流の低減に繋がる。
【００４７】
（第２の実施形態）
第１の実施形態では、図３の時点ｔ３、ｔ５およびｔ７において、ノードＮ３の電位の立ち上がりは、ノードＮ２の電位の立ち上がりよりも若干遅れる場合がある。この場合、トランジスタＴｐ０のソース電圧（Ｖｎ２）が電位差ΔＶｘの分だけウェルの電圧（Ｖｏｕｔ）よりも高くなる瞬間がある。
【００４８】
第２の実施形態による昇圧回路は、トランジスタＴｐ０におけるソース−ウェル間のフォワードバイアスを確実に防止するために、ウェル電圧制御回路を備える。
【００４９】
図６（Ａ）および図６（Ｂ）は、第２の実施形態による昇圧回路の構成を示す回路図である。図６（Ｂ）は、ウェル電圧制御回路の構成を示す。第２の実施形態による昇圧回路では、トランジスタＴｐ０のボディ（Ｎ型ウェルＮ−ｗｅｌｌ）はノードＮ３に接続されておらず、ウェル電圧制御回路に接続されている。第２の実施形態による昇圧回路のその他の構成は、第１の実施形態による昇圧回路の対応する構成と同様である。従って、ここでは、図６（Ａ）の昇圧回路の詳細な説明は省略する。
【００５０】
図６（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、Ｐ型ＭＩＳトランジスタＴｐ１、Ｔｐ２（以下、トランジスタＴｐ１、Ｔｐ２ともいう）を備えている。トランジスタＴｐ１は、ノードＮ２とＮ型ウェルＮ−ｗｅｌｌとの間に接続されており、ゲートは、ノードＮ３（出力電圧Ｖｏｕｔ）に接続されている。トランジスタＴｐ２は、ノードＮ３とＮ型ウェルＮ−ｗｅｌｌとの間に接続されており、ゲートは、ノードＮ２に接続されている。
【００５１】
ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、ノードＮ２の電圧Ｖｎ２とノードＮ３の電圧Ｖｏｕｔとの電位差がトランジスタＴｐ１、Ｔｐ２の閾値電圧を超えた場合に動作する。トランジスタＴｐ１およびＴｐ２の閾値電圧はともにＶｔｐとする。
【００５２】
電圧Ｖｎ２が電圧ＶｏｕｔよりもＶｔｐ以上高い場合、トランジスタＴｐ１がオン状態になり、トランジスタＴｐ２はオフ状態を維持する。これにより、Ｖｏｕｔよりも高いノードＮ２の電圧Ｖｎ２がウェルＮ−ｗｅｌｌに接続される。一方、電圧Ｖｏｕｔが電圧Ｖｎ２よりもＶｔｐ以上高い場合、トランジスタＴｐ２がオン状態になり、トランジスタＴｐ１はオフ状態を維持する。これにより、電圧Ｖｎ２よりも高い電圧ＶｏｕｔがウェルＮ−ｗｅｌｌに印加される。即ち、ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、電圧Ｖｏｕｔおよび電圧Ｖｎ２のうちいずれか高い電圧をウェルＮ−ｗｅｌｌに印加する。その結果、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部、および、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されることを抑制することができる。
【００５３】
第２の実施形態による昇圧回路の動作は、図３を参照して説明した動作と同様である。ただし、時点ｔ３、ｔ５およびｔ７のように、トランジスタＴｐ０のソース電圧（Ｖｎ２）がウェル電圧（Ｖｏｕｔ）よりも高くなると、第２の実施形態では、ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴがノードＮ２をウェルＮ−ｗｅｌｌに接続する。即ち、ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴはソース電圧（Ｖｎ２）をウェルＮ−ｗｅｌｌに印加する。これにより、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されることを抑制することができる。第２の実施形態のその他の動作は、第１の実施形態の動作と同様である。従って、第２の実施形態は、さらに、第１の実施形態の効果も得ることができる。
【００５４】
第２の実施形態では、図６（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴが必要となる。このため、第２の実施形態による昇圧回路のレイアウト面積は第１の実施形態による昇圧回路のそれよりも少し大きくなる。しかし、第２の実施形態による昇圧回路は、依然としてゲート電圧制御回路を必要としないため、従来のＰＭＯＳ型昇圧回路に比べてレイアウト面積において小さい。
【００５５】
なお、第２の実施形態の効果を充分に発揮するために、トランジスタＴｐ１、Ｔｐ２の閾値電圧は、トランジスタＴｐ０の閾値電圧よりも低いことが好ましい。これにより、トランジスタＴｐ１またはＴｐ２がトランジスタＴｐ０よりも速く動作することができ、トランジスタＴｐ０の動作時にウェル電圧を好ましい電圧にすることができる。その結果、図３の時点ｔ３、ｔ５およびｔ７のようにノードＮ３の電位の立ち上がりがノードＮ２の電位の立ち上がりよりも若干遅れたとしても、昇圧回路は、トランジスタＴｐ０におけるソース−ウェル間またはドレイン−ウェル間のフォワードバイアスを確実に防止することができる。
【００５６】
（第３の実施形態）
図７（Ａ）および図７（Ｂ）は、第３の実施形態による昇圧回路の構成を示す回路図である。図７（Ｂ）は、ウェル電圧制御回路の構成を示す。第３の実施形態による昇圧回路は、複数の昇圧段ＢＳＴ１、ＢＳＴ２においてＰ型ＭＩＳトランジスタＴｐ０、Ｔｐ１０を用いている点で第１の実施形態と異なる。第３の実施形態では、最終昇圧段ＢＳＴ２だけでなく、最終昇圧段ＢＳＴ２の前段のＢＳＴ１が、Ｐ型ＭＩＳトランジスタを含む。尚、第３〜第５の実施形態では、トランジスタＴｎ０が第１のＭＩＳトランジスタの例として記載され、トランジスタＴｐ１０が第２のＭＩＳトランジスタの例として記載され、並びに、トランジスタＴｐ０が第３のＭＩＳトランジスタの例として記載されている。
【００５７】
Ｐ型ＭＩＳトランジスタＴｐ１０（以下、トランジスタＴｐ１０ともいう）は、ノードＮ１とノードＮ２との間に接続されており、そのゲートＧｐは、ノードＮ０に接続されており、クロックＣＬＫを受ける。トランジスタＴｐ１０のソースＳｐがノードＮ１に接続されており、トランジスタＴｐ１０のドレインＤｐがノードＮ２に接続されている。トランジスタＴｐ１０およびキャパシタＣ１のペアが昇圧段ＢＳＴ１を構成している。図７（Ａ）に示す昇圧回路のその他の構成は、図１に示す昇圧回路の対応する構成と同様である。
【００５８】
トランジスタＴｐ１０の形成されているＮ型ウェルＮ−ｗｅｌｌは、図７（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴに接続されている。図７（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、図６（Ｂ）に示すそれと基本的に同じ構成を有する。ただし、図７（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、ノードＮ１およびノードＮ２に接続されており、電圧Ｖｎ１とＶｎ２とのいずれか高い電圧をトランジスタＴｐ１０のウェルＮ−ｗｅｌｌへ印加する。これにより、トランジスタＴｐ１０において、Ｐ＋型ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部、および、Ｐ＋型ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されることを抑制することができる。
【００５９】
昇圧段ＢＳＴ１に関する動作についてより詳細に説明する。尚、昇圧段ＢＳＴ０およびＢＳＴ２の各動作は、第１の実施形態のそれらの動作と同様であるので、その説明は省略する。
【００６０】
ノードＮ１が昇圧段ＢＳＴ０からの電荷を受けた後、クロックｂＣＬＫが立ち上がった時に、ノードＮ１の電圧Ｖｎ１が昇圧される。このとき、クロック信号ＣＬＫは、低レベルに立ち下がっているので、トランジスタＴｐ１０はオン状態になっている。よって、昇圧された電圧Ｖｎ１はノードＮ２に転送される。また、トランジスタＴｐ１０は、トランジスタＴｐ０と同様に、昇圧された電圧から閾値電圧だけ低下することを防止することができる。
【００６１】
ノードＮ１が昇圧されたとき、ノードＮ１の電圧Ｖｎ１がノードＮ２の電圧Ｖｎ２よりも高いので、ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、ノードＮ１をトランジスタＴｐ１０のウェルＮ−ｗｅｌｌに接続する。これにより、電圧Ｖｎ２よりも高い電圧Ｖｎ１がウェルＮ−ｗｅｌｌに印加される。一方、ノードＮ２が昇圧されたとき、ノードＮ２の電圧Ｖｎ２がノードＮ１の電圧Ｖｎ１よりも高いので、ウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴは、ノードＮ２をトランジスタＴｐ１のウェルＮ−ｗｅｌｌに接続する。これにより、電圧Ｖｎ１よりも高い電圧Ｖｎ２がウェルＮ−ｗｅｌｌに印加される。その結果、トランジスタＴｐ１０においては、Ｐ＋型ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部、および、Ｐ＋型ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されることを抑制することができる。
【００６２】
その後、ノードＮ２の電圧Ｖｎ２は、クロック信号ＣＬＫで昇圧されて、トランジスタＴｐ０を介してノードＮ３へ転送される。第３の実施形態による昇圧回路のその他の動作は、第１の実施形態の動作と同様である。
【００６３】
第３の実施形態では、複数の昇圧段がＰ型ＭＩＳトランジスタで構成されている。これにより、昇圧回路は、閾値電圧による損失をさらに低減し、さらなる昇圧効率の改善および昇圧速度の高速化を実現することができる。第３の実施形態の最終昇圧段ＢＳＴ２の構成および動作は、第1の実施形態の最終昇圧段ＢＳＴ２のそれらと同様である。従って、第３の実施形態は、さらに第１の実施形態の効果をも得ることができる。
【００６４】
第３の実施形態では、図７（Ｂ）に示すウェル電圧制御回路Ｖｗｅｌｌ＿ＣＮＴが必要となる。このため、第３の実施形態による昇圧回路のレイアウト面積は第１の実施形態による昇圧回路のそれよりも少し大きくなる。しかし、第３の実施形態による昇圧回路は、依然としてゲート電圧制御回路を必要としないため、従来のＰＭＯＳ型昇圧回路に比べてレイアウト面積において小さい。
【００６５】
尚、第３の実施形態の効果を充分に発揮するために、トランジスタＴｐ１、Ｔｐ２の閾値電圧は、トランジスタＴｐ１０の閾値電圧よりも低いことが好ましい。これにより、トランジスタＴｐ１またはＴｐ２がトランジスタＴｐ１０よりも速く動作することができ、トランジスタＴｐ１０の動作時にウェル電圧を好ましい電圧にすることができる。その結果、昇圧回路は、トランジスタＴｐ０におけるソース−ウェル間またはドレイン−ウェル間のフォワードバイアスを確実に防止することができる。
【００６６】
（第４の実施形態）
図８（Ａ）〜図８（Ｃ）は、第４の実施形態による昇圧回路の構成を示す回路図である。図８（Ｂ）は、第１のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ１の構成を示す。図８（Ｃ）は、第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２の構成を示す。
【００６７】
第４の実施形態は、最終昇圧段ＢＳＴ２およびその前段の昇圧段ＢＳＴ１にＰ型ＭＩＳトランジスタＴｐ０およびＴｐ１０を用いている点で第３の実施形態と同様である。しかし、第４の実施形態では、トランジスタＴｐ０のウェルＮ−ｗｅｌｌ２は、ノードＮ３に接続されておらず、図８（Ｃ）に示された第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２に接続されている点で第３の実施形態と異なる。第４の実施形態のその他の構成は、第３の実施形態の対応する構成と同様でよい。従って、図８（Ｂ）の第１のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ１は、図７（Ｂ）のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴと同じ構成である。即ち、第１のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ１の入力は、ノードＮ１およびＮ２に接続されており、その出力はトランジスタＴｐ１０のＮ型ウェルＮ−ｗｅｌｌ１に接続されている。これにより、第１のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ１は、ノードＮ１の電圧Ｖｎ１とノードＮ２の電圧Ｖｎ２とのいずれか高い電圧をトランジスタＴｐ１０のウェルＮ−ｗｅｌｌ１に印加する。その結果、トランジスタＴｐ１０において、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌ１との間の接合部、および、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌ１との間の接合部にフォワードバイアスが印加されることを抑制することができる。
【００６８】
また、図８（Ｃ）の第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２は、図６（Ｂ）のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴと同じ構成である。第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２は、Ｐ型ＭＩＳトランジスタＴｐ３およびＴｐ４（以下、それぞれトランジスタＴｐ３およびＴｐ４ともいう）から構成される。図７（Ｃ）のトランジスタＴｐ３は図６（Ｂ）のトランジスタＴｐ１に対応し、図７（Ｃ）のトランジスタＴｐ４は図６（Ｂ）のトランジスタＴｐ２に対応する。第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２の入力は、ノードＮ２およびＮ３に接続されており、その出力はトランジスタＴｐ０のウェルＮ−ｗｅｌｌ２に接続されている。これにより、第２のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴ２は、ノードＮ２の電圧Ｖｎ２とノードＮ３の電圧Ｖｏｕｔとのいずれか高い電圧をトランジスタＴｐ０のウェルｗｅｌｌ２に印加する。その結果、トランジスタＴｐ０において、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌ２との間の接合部、および、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌ２との間の接合部にフォワードバイアスが印加されることを抑制することができる。
【００６９】
第４の実施形態は、第１から第３の実施形態を組み合わせた形態である。よって、第４の実施形態は、第１から第３の実施形態の効果を併せ持つ。
【００７０】
尚、第４の実施形態の効果を充分に発揮するために、トランジスタＴｐ１、Ｔｐ２の閾値電圧は、トランジスタＴｐ０の閾値電圧よりも低いことが好ましい。これにより、トランジスタＴｐ１またはＴｐ２がトランジスタＴｐ０よりも速く動作することができ、トランジスタＴｐ０の動作時にウェル電圧を好ましい電圧にすることができる。また、トランジスタＴｐ３、Ｔｐ４の閾値電圧は、トランジスタＴｐ１０の閾値電圧よりも低いことが好ましい。これにより、トランジスタＴｐ３またはＴｐ４がトランジスタＴｐ１０よりも速く動作することができ、トランジスタＴｐ１０の動作時にウェル電圧を好ましい電圧にすることができる。その結果、昇圧回路は、トランジスタＴｐ０およびＴｐ１０におけるソース−ウェル間またはドレイン−ウェル間のフォワードバイアスを確実に防止することができる。
【００７１】
（第５の実施形態）
図９（Ａ）および図９（Ｂ）は、第５の実施形態による昇圧回路の構成を示す回路図である。図９（Ｂ）は、ウェル制御回路Ｖｗｅｌｌ＿ＣＮＴの構成を示す。第５の実施形態は、図９（Ｂ）のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴにおいて第４の実施形態と異なる。第５の実施形態のその他の構成は、第４の実施形態の対応する構成と同様でよい。ただし、第５の実施形態のトランジスタＴｐ０およびＴｐ１０のＮ型ウェルＮ−ｗｅｌｌは、共通にウェル制御回路Ｖｗｅｌｌ＿ＣＮＴに接続されている。
【００７２】
図９（Ｂ）のウェル制御回路Ｖｗｅｌｌ＿ＣＮＴは、Ｐ型ＭＩＳトランジスタＴｐ１、Ｔｐ２およびＴｐ１１（以下、それぞれトランジスタＴｐ１、Ｔｐ２およびＴｐ１１ともいう）を備えている。トランジスタＴｐ１およびＴｐ２は、図８（Ｂ）に示すトランジスタＴｐ１およびＴｐ２にそれぞれ対応する。
【００７３】
トランジスタＴｐ１１は、ノードＮ３とウェルＮ＿ｗｅｌｌとの間に接続されている。トランジスタＴｐ１１のゲートは、トランジスタＴｐ２のゲートと共通にノードＮ１に接続されている。トランジスタＴｐ１、Ｔｐ２、Ｔｐ１１が形成されているＮ型ウェルは、トランジスタＴｐ０、Ｔｐ１０が形成されているＮ型ウェルＮ−ｗｅｌｌと共通である。
【００７４】
図９（Ｂ）に示すトランジスタＴｐ１およびＴｐ２の動作は、図８（Ｂ）に示すトランジスタＴｐ１およびＴｐ２の動作と同様であるので、その説明を省略する。
【００７５】
トランジスタＴｐ１１は、ゲートにノードＮ１からのクロック信号ｂＣＬＫを受けて動作する。クロック信号ｂＣＬＫが低レベルに低下したとき、トランジスタＴｐ１１およびＴｐ２がオン状態となる。このとき、トランジスタＴｐ０もオン状態であるので、ノードＮ２とＮ３とが導通状態となる。ノードＮ２の電圧Ｖｎ２およびノードＮ３の電圧Ｖｏｕｔは、クロック信号ＣＬＫにより昇圧されるので、ノードＮ１よりも高い電圧Ｖｎ２またはＶｏｕｔがウェルＮ−ｗｅｌｌに印加される。
【００７６】
一方、クロック信号ｂＣＬＫが高レベルに立ち上がったとき、トランジスタＴｐ１１およびＴｐ２がオフ状態となり、クロック信号ＣＬＫの立ち下がりによりトランジスタＴｐ１がオンになる。このとき、クロックｂＣＬＫによって昇圧されるノードＮ１の電圧Ｖｎ１がウェルＮ−ｗｅｌｌに印加される。
【００７７】
このようにウェル制御回路Ｖｗｅｌｌ＿ＣＮＴは、ノードＮ１〜Ｎ３のうち最も電圧の高いノードをウェルＮ−ｗｅｌｌに接続することができる。これにより、トランジスタＴｐ０およびＴｐ１０において、Ｐ＋ソースＳｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部、および、Ｐ＋ドレインＤｐとＮ型ウェルＮ−ｗｅｌｌとの間の接合部にフォワードバイアスが印加されることを抑制することができる。即ち、第５の実施形態は、第４の実施形態と同様の効果を得ることができる。
【００７８】
なお、第５の実施形態の効果を充分に発揮するために、トランジスタＴｐ１、Ｔｐ２およびＴｐ１１の閾値電圧は、トランジスタＴｐ０およびＴｐ１０の閾値電圧よりも低いことが好ましい。これにより、トランジスタＴｐ１、Ｔｐ２およびＴｐ１１がトランジスタＴｐ０およびＴｐ１０よりも速く動作することができ、トランジスタＴｐ０およびＴｐ１０の動作時にウェル電圧を好ましい電圧にすることができる。その結果、昇圧回路は、トランジスタＴｐ０およびＴｐ１０におけるソース−ウェル間またはドレイン−ウェル間のフォワードバイアスを確実に防止することができる。
【００７９】
以上の第１から第５の実施形態は、昇圧回路がＰ型基板上に形成されるものとして記載されている。しかし、昇圧回路の各構成要素の半導体の導電型を変更することによって、昇圧回路はＮ型基板上に形成されてもよい。この場合であっても、各実施形態の効果は失われない。
【符号の説明】
【００８０】
ＢＳＴ０〜ＢＳＴ２…昇圧段
Ｔｎ０〜Ｔｎ４…Ｎ型ＭＩＳトランジスタ
Ｔｐ０〜Ｔｐ１１…Ｐ型ＭＩＳトランジスタ
Ｃ０〜Ｃ２…キャパシタ
Ｎ０〜Ｎ３…ノード
【図１】
2011205797.tif 000003
【図２】
2011205797.tif 000004
【図３】
2011205797.tif 000005
【図４】
2011205797.tif 000006
【図５】
2011205797.tif 000007
【図６】
2011205797.tif 000008
【図７】
2011205797.tif 000009
【図８】
2011205797.tif 000010
【図９】
2011205797.tif 000011