(57)【要約】【課題】同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタが形成された半導体集積回路を提供する。【解決手段】第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが連接してなる第２導電型のウェル領域１３と、第１領域１４ｂ、１４ｃに形成された絶縁ゲート電界効果トランジスタ１６、１７と、を具備する。ウェル領域１３の一端からウェル領域１３の他端に通電し、電圧降下によりウェル領域１３内に電圧分布を生じさせる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ウェル領域と、
前記ウェル領域に形成された絶縁ゲート電界効果トランジスタと、
を具備し、
前記ウェル領域の一端から前記ウェル領域の他端に通電し、電圧降下により前記ウェル領域内に電圧分布を生じさせることを特徴とする半導体集積回路。
【請求項２】
第１抵抗を有する第１領域と前記第１抵抗より高い第２抵抗を有する第２領域とが連接してなるウェル領域と、
前記第１領域に形成された絶縁ゲート電界効果トランジスタと、
を具備し、
前記ウェル領域の一端から前記ウェル領域の他端に通電し、電圧降下により前記ウェル領域内に電圧分布を生じさせることを特徴とする半導体集積回路。
【請求項３】
前記ウェル領域の一端に、前記ウェル領域の一端の不純物濃度より高い不純物濃度を有する反対導電型の第１不純物拡散層が形成され、前記ウェル領域の他端に、前記ウェル領域の他端の不純物濃度より高い不純物濃度を有する同じ導電型の第２不純物拡散層が形成されていることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記通電は、前記ウェル領域の一端と前記第１不純物拡散層とにより構成されるダイオードに逆方向電圧を印加し、前記ダイオードの逆方向電流により行うことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第２領域は、不純物濃度が前記第１領域と等しく、且つ電流路の長さと電流路の断面積との比が前記第１領域より大きい領域、またはキャリア濃度が前記第１領域より低く、且つ電流路の長さと電流路の断面積との比が前記第１領域より小さい領域であることを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタという）が形成されたウェル領域にバイアス電圧を印加して、基板バイアス効果によりＭＯＳトランジスタのしきい値を変化させ、ＭＯＳトランジスタの性能向上を図った半導体集積回路が知られている（例えば、特許文献１参照。）。
【０００３】
この半導体集積回路では、複数のウェル領域を有し、各ウェル領域に同じかまたは異なるウェルバイアス電圧を印加している。これにより、浅いバイアス電圧が印加されたウェル領域では、ＭＯＳトランジスタのしきい値が低減するので動作速度が向上し、逆方向のバイアス電圧が印加されたウェル領域では、ＭＯＳトランジスタのしきい値が増加するのでリーク電流が低減する。
【０００４】
然しながら、この半導体集積回路では、ＭＯＳトランジスタの必要速度に応じて異なるバイアス電圧を印加する場合、複数のウェル領域に必要速度毎にＭＯＳトランジスタを形成し、各ウェル領域にそれぞれ異なるバイアス電圧を印加するための複数の電源が必要になるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５０３６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタを有する半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体集積回路は、ウェル領域と、前記ウェル領域に形成された絶縁ゲート電界効果トランジスタと、を具備し、前記ウェル領域の一端から前記ウェル領域の他端に通電し、電圧降下により前記ウェル領域内に電圧分布を生じさせることを特徴としている。
【０００８】
本発明の別態様の半導体集積回路は、第１抵抗を有する第１領域と前記第１抵抗より高い第２抵抗を有する第２領域とが連接してなるウェル領域と、前記第１領域に形成された絶縁ゲート電界効果トランジスタと、を具備し、前記ウェル領域の一端から前記ウェル領域の他端に通電し、電圧降下により前記ウェル領域内に電圧分布を生じさせることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタを有する半導体集積回路が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る半導体集積回路を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係るウェル領域の等価回路を示す図。
【図３】本発明の実施例１に係るウェル領域の電圧分布を示す図。
【図４】本発明の実施例１に係る比較例の半導体集積回路を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図５】本発明の実施例２に係る半導体集積回路を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【図６】本発明の実施例３に係る半導体集積回路を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図。
【図７】本発明の実施例４に係る半導体集積回路を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本実施例に係る半導体集積回路について図１および図２を用いて説明する。図１は本実施例の半導体集積回路を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２はウェル領域の等価回路を示す図、図３はウェル領域の電圧分布を示す図である。
【００１３】
図１に示すように、本実施例の半導体集積回路１０では、Ｐ型の半導体基板（シリコン基板）１１にＮ型のウェル領域１２が形成され、ウェル領域１２にＰ型のウェル領域１３が形成されている。
【００１４】
ウェル領域１３は、第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと、第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが交互に連接している。第１領域１４ａ、１４ｂ、１４ｃは、例えばそれぞれ矩形状であり、第２領域１５ａ、１５ｂは、例えばそれぞれクランク状である。
【００１５】
ウェル領域１３は、この矩形のコーナ部と、このクランクの先端とが交互に連接された平面形状を有している。具体的には、第１領域１４ａのコーナ部ａと第２領域１５ａの一端とが連接し、第２領域１５ａの他端と第１領域１４ｂの一方のコーナ部ｂとが連接し、第１領域１４ｂのコーナ部ｂと対角線方向に対向するコーナ部ｃと第２領域１５ｂの一端とが連接し、第２領域１５ｂの他端と第１領域１４ｃのコーナ部ｄとが連接している。
【００１６】
第１領域１４ａ、１４ｂ、１４ｃと第２領域１５ａ、１５ｂは、不純物濃度および半導体基板１１の表面からの深さが略等しく形成されている。第２領域１５ａ、１５ｂにおける電流路の長さと電流路の断面積との比は、第１領域１４ａ、１４ｂ、１４ｃにおける電流路の長さと電流路の断面積との比より大きく、例えば１０倍大きく形成されている。
【００１７】
ここで、第１領域１４ｂにおける電流路の長さ、断面積とは、電流分布に応じて定まる平均的な値のことである。第１領域１４ａ、１４ｃにおいても同様である。破線は、これらの電流路を模式的に、第１領域１４ａから第１領域１４ｃに到る電流路２２として示している。
【００１８】
これにより、第１領域１４ａ、１４ｂ、１４ｃの第１抵抗は、第２領域１５ａ、１５ｂの第２抵抗の１／１０になる。例えば第１抵抗を１ｋΩとすると、第２抵抗は１０ｋΩになる。
【００１９】
第１領域１４ａ、１４ｂ、１４ｃのうち、第１領域１４ｂには、Ｎチャネル絶縁ゲート電界効果トランジス（以後、単にＮＭＯＳトランジスタという）１６が形成され、第１領域１４ｃには、ＮＭＯＳトランジスタ１７が形成されている。ＮＭＯＳトランジスタ１６、１７は同じしきい値Ｖｔｈを有している。
【００２０】
更に、第１領域１４ａ（ウェル領域の一端）には、Ｎ＋型の第１不純物拡散層１８が形成され、第１領域１４ｃ（ウェル領域の他端）には、Ｐ＋型の第２不純物拡散層１９が形成されている。
【００２１】
第１領域１４ａと第１不純物拡散層１８とにより、ＰＮ接合ダイオード２０が構成されている。第１領域１４ａがダイオード２０のアノードであり、第１不純物拡散層１８がダイオード２０のカソードである。
【００２２】
また、第１不純物拡散層１８は、第１領域１４ａを電源に接続するためのコンタクトである。第２不純物拡散層１９は、第１領域１４ｃを基準電位ＧＮＤに接続するためのコンタクトである。
【００２３】
電源２１の正極を第１不純物拡散層１８に接続し、電源２１の負極および第２不純物拡散層１９を基準電位ＧＮＤに接続する。その結果、ダイオード２０に逆方向電圧が印加され、ダイオード２０には逆方向電流ＩＲが流れる。
【００２４】
これにより、一方の第１領域１４ａから他方の第１領域１４ｃに到る電流路に逆方向電流ＩＲによる定電流が通電され、電圧降下により、ウェル領域１３内に電圧分布が生じる。
【００２５】
上記構造の半導体集積回路では、通電により、ウェル領域内に生じる電圧分布に応じて、基板バイアス効果により、同一ウェル領域内にしきい値の異なるＭＯＳトランジスタが得られるように構成されている。
【００２６】
図２はウェル領域１３の等価回路を示す図である。図２に示すように、ウェル領域１３の等価回路は、第１領域１４ａの第１抵抗Ｒ１、第２領域１５ａの第２抵抗Ｒ２、第１領域１４ｂの第１抵抗Ｒ３、第２領域１５ｂの第２抵抗Ｒ４、第１領域１４ｃの第１抵抗Ｒ５、およびダイオード２０の直列回路で表わされる。
【００２７】
電源２１の電圧Ｅが１．０Ｖ、第１抵抗Ｒ１、Ｒ３、Ｒ５がそれぞれ１ｋΩ、第２抵抗Ｒ２、Ｒ４がそれぞれ１０ｋΩのとき、ダイオード２０に１０μＡの逆方向電流ＩＲが流れるとする。
【００２８】
図３はウェル領域１３の電圧分布を示す図である。図３に示すように、ウェル領域１３の電圧分布２５は、第１領域１４ａに生じる第１電圧Ｖ１が０．２３Ｖ、第１領域１４ｂに生じる第２電圧Ｖ２が０．１２Ｖ、第１領域１４ｃに生じる第３電圧Ｖ３が０．０１Ｖになる。第１電圧Ｖ１は第２電圧Ｖ２より大きく、第２電圧Ｖ２は第３電圧Ｖ３より大きくなる。
【００２９】
その結果、ＮＭＯＳトランジスタ１６、１７のしきい値が、それぞれ低下する方向に変化する。第１領域１４ｂに形成されたＮＭＯＳトランジスタ１６のしきい値は、第１領域１４ｃに形成されたＮＭＯＳトランジスタ１７のしきい値より低くなる。
【００３０】
従って、ＮＭＯＳトランジスタ１６の電流駆動能力は、ＮＭＯＳトランジスタ１７の電流駆動能力より大きくなり、ＮＭＯＳトランジスタ１６の動作速度をＮＭＯＳトランジスタ１７の動作速度より向上させることができる。
【００３１】
これから、第１領域１４ｂには、論理回路の重要回路、例えばクリティカルパスを構成するＮＭＯＳトランジスタを配置し、第１領域１４ｃには、その他のＮＭＯＳトランジスタを配置することができる。
【００３２】
図４は比較例の半導体集積回路を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。図４に示すように、比較例の半導体集積回路３０は、半導体基板１１に形成されたウェル領域１２に、独立した２つのウェル領域３１、３２が形成されている。
【００３３】
ウェル領域３１には、ＮＭＯＳトランジスタ１６と、電源３３に接続するためのコンタクトとなるＰ＋型の不純物拡散層３４が形成されている。ウェル領域３２には、ＮＭＯＳトランジスタ１７と、電源３５に接続するためのコンタクトとなるＰ＋型の不純物拡散層３６が形成されている。
【００３４】
比較例の半導体集積回路３０では、ウェル領域３１に０．１２Ｖの基板バイアス電圧を印加し、ウェル領域３２に０．０１Ｖの基板バイアス電圧を印加するために、電圧Ｅ１が０．１２Ｖの電源３３と、電圧Ｅ２が０．０１Ｖの電源３５が必要である。即ち、異なる基板バイアス電圧が印加されるウェル領域の数だけの電源が必要である。
【００３５】
一方、本実施例の半導体集積回路１０では、第１抵抗、第２抵抗の値を適宜設定することにより、一つの電源２１で複数のバイアス電圧Ｖ１、Ｖ２、Ｖ３を得ることができる。
【００３６】
次に、半導体集積回路１０の製造方法について説明する。始に、半導体基板１１に、フォトリソグラフィ法およびイオン注入法を用いて、ウェル領域１２を形成する。
【００３７】
次に、ウェル領域１２上にウェル領域１３に対応して、矩形のコーナ部とクランクの先端とが交互に接続された平面形状の開口を有するレジスト膜を形成し、Ｐ型不純物として硼素（Ｂ）をイオン注入して、ウェル領域１３を形成する。
【００３８】
次に、第１領域１４ｂに、フォトリソグラフィ法およびイオン注入法を用いて、第１不純物拡散層１８を形成する。同様にして、第１領域１４ｃに、フォトリソグラフィ法およびイオン注入法を用いて、第２不純物拡散層１９を形成する。
【００３９】
次に、第１領域１４ｂおよび第１領域１４ｃに、ＮＭＯＳトランジスタ１６、１７を形成する。ＭＯＳトランジスタの形成方法は周知であり、その説明は省略する。
【００４０】
これにより、ウェル領域１３は、比較例と同様に１回のフォトリソグラフィ工程と、１回のイオン注入工程で形成することができる。
【００４１】
以上説明したように、本実施例の半導体集積回路１０では、ウェル領域１３は、第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと、第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが交互に連接している。
【００４２】
その結果、第１領域１４ａから第１領域１４ｃに到る電流路に通電し、電圧降下によりウェル領域１３内に生じる電圧分布に応じて、基板バイアス効果により、ＮＭＯＳトランジスタ１６、１７のしきい値を変化させることができる。従って、同一ウェル領域にしきい値の異なるトランジスタを有する半導体集積回路が得られる。
【００４３】
更に、この半導体集積回路では、ＭＯＳトランジスタの必要速度に応じて異なるバイアス電圧を印加する場合、単一の電源で済むという利点がある。
【００４４】
ここでは、第１抵抗Ｒ１、Ｒ３、Ｒ５が等しい場合について説明したが、異なっていても構わない。第２抵抗Ｒ２、Ｒ４についても同様である。目的の電圧分布が得られるように、適宜レイアウト設計することができる。
【００４５】
第２領域１５ａ、１５ｂの形状がクランク状である場合について説明したが、目的の第２抵抗Ｒ２、Ｒ４が得られればよく、特に限定されない。例えば、Ｓ字状や、九十九折状なども可能である。
【００４６】
第１領域１４ａには、ＮＭＯＳトランジスタが形成されていない場合について説明したが、第１領域１４ａにＮＭＯＳトランジスタを形成しても構わない。
【００４７】
ウェル領域の一端およびウェル領域の他端が、ともに第１領域である場合について説明したが、ウェル領域の一端が第２領域であっても構わない、またウェル領域の他端が第２領域であっても構わない。
【００４８】
その場合は、第２領域を電源または基準電位ＧＮＤに接続するためのコンタクトとなる不純物拡散層の不純物濃度を、目的のコンタクト抵抗が得られるように十分高く設定することが望ましい。
【実施例２】
【００４９】
本実施例に係る半導体集積装置について、図５を用いて説明する。図５は半導体集積回路を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図である。
【００５０】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第２領域のキャリア濃度を、第１領域のキャリア濃度より低くしたことにある。
【００５１】
即ち、図５に示すように、本実施例の半導体集積回路４０のウェル領域４１では、矩形状の第１領域１４ａ、１４ｂ、１４ｃに矩形状の第２領域４２ａ、４２ｂが交互に連接している。
【００５２】
第２領域４２ａ、４２ｂの電流路の断面積は第１領域１４ａ、１４ｂ、１４ｃの電流路の断面積と等しく、第２領域４２ａ、４２ｂの電流路の長さは第１領域１４ａ、１４ｂ、１４ｃの電流路の長さより短く設定されている。
【００５３】
第２領域４２ａ、４２ｂの第２抵抗が、第１領域１４ａ、１４ｂ、１４ｃの第１抵抗より高くなるように、第２領域４２ａ、４２ｂのキャリア濃度は、第１領域１４ａ、１４ｂ、１４ｃのキャリア濃度より低く設定されている。
【００５４】
次に、半導体集積回路４０の製造方法について説明する。半導体基板１１にウェル領域１２を形成した後、ウェル領域１２にウェル領域４１に対応する開口を有するレジスト膜を形成し、Ｐ型の不純物としＢをイオン注入して、ウェル領域４１と同じサイズのウェル領域を形成する。
【００５５】
次に、このウェル領域上に、第２領域４２ａ、４２ｂに対応する開口を有するレジスト膜を形成し、Ｎ型の不純物として燐（Ｐ）をイオン注入する。これにより、Ｐ型不純物のＢおよびＮ型不純物のＰにより生成するキャリアが、コンペンセイションして、Ｐ−型の高抵抗の第２領域４２ａ、４２ｂが得られる。ここで、Ｐのドーズ量は、第２領域４２ａ、４２ｂの導電型が反転しないレベルに留めておく。
【００５６】
以上説明したように、本実施例の半導体集積回路４０では、第２領域４２ａ、４２ｂのキャリア濃度を第１領域１４ａ、１４ｂ、１４ｃのキャリア濃度より低くし、第２領域４２ａ、４２ｂの電流路の断面積を第１領域の電流路の断面積に等しくしている。
【００５７】
これにより、ウェル領域４１を矩形状にすることができるので、ウェル領域４１を形成するためのフォトリソグラフィ工程に用いるマスクのパターンが単純化できる利点がある。
【実施例３】
【００５８】
本実施例に係る半導体集積装置について、図６を用いて説明する。図６は半導体集積回路を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図である。
【００５９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１領域同士を、抵抗体を介して電気的に接続したことにある。
【００６０】
即ち、図６に示すように、本実施例の半導体集積回路５０のウェル領域５１では、第１領域１４ａと第１領域１４ｂが抵抗体５２ａを介して電気的に接続され、第１領域１４ｂと第１領域１４ｃが抵抗体５２ｂを介して電気的に接続されている。
【００６１】
抵抗体５２ａ、５２ｂは、ウェル領域５１を覆う層間絶縁膜（図示せず）上に形成され、コンタクト（図示せず）を介して第１領域１４ａ、１４ｂ、１４ｃに接続されている。
【００６２】
抵抗体５２ａ、５２ｂの抵抗値は、第１領域１４ａ、１４ｂ、１４ｃの第１抵抗より高く設定されている。抵抗体５２ａ、５２ｂは、例えば抵抗値が第１抵抗より高くなるようにキャリア濃度が低く設定されたポリシリコン抵抗体である。
【００６３】
以上説明したように、本実施例の半導体集積回路５０では、抵抗体５２ａ、５２ｂを介して、第１領域１４ａ、１４ｂ、１４ｃを電気的に接続している。これにより、抵抗体５２ａ、５２ｂの抵抗値は第１領域１４ａ、１４ｂ、１４ｃと関係なく、自由に設定できるという利点が得られる。
【実施例４】
【００６４】
本実施例に係る半導体集積装置について、図７を用いて説明する。図７は半導体集積回路を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図である。
【００６５】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、ウェル領域の電位勾配が一様な電圧分布を有することにある。
【００６６】
即ち、図７に示すように、本実施例の半導体集積回路６０では、Ｐ型のウェル領域６１の上面の一端にＮ＋型の第１不純物拡散層１８が形成され、上面の他端にＰ＋型の第２不純物拡散層１９が形成されている。
【００６７】
ＮＭＯＳトランジスタ１６は、一端側のウェル領域６１に形成され、ＮＭＯＳトランジスタ１７は他端側のウェル領域６１に形成されている。
【００６８】
ウェル領域６１の一端から他端に到る電流路に通電することにより、ウェル領域６１内に電位勾配が一様な電圧分布が生じる。これにより、ＮＭＯＳトランジスタ１６が形成されている領域に基板バイアス電圧Ｖ２が印加され、ＮＭＯＳトランジスタ１７が形成されている領域に基板バイアス電圧Ｖ３が印加される。
【００６９】
以上説明したように、本実施例の半導体集積回路６０では、ウェル領域６１の一端から他端に到る電流路に通電し、ウェル領域６１に電位勾配が一様な電圧分布を生じさせている。
【００７０】
本実施例は、ウェル領域６１内の基板バイアス電圧を一様に変化させたい場合、ウェル領域６１の電流路が比較的長い場合などに適した構造である。
【００７１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１抵抗を有する第１領域と、前記第１抵抗より高い第２抵抗を有する抵抗体とが電気的に接続されてなるウェル領域と、前記第１領域に形成された絶縁ゲート電界効果トランジスタと、を具備し、前記ウェル領域の一端から前記ウェル領域の他端に通電し、電圧降下により前記ウェル領域内に電圧分布を生じさせる半導体集積回路。
【００７２】
（付記２）  前記ウェル領域は、前記ウェル領域の導電型と反対の導電型を有する別のウェル領域に形成されている請求項１、請求項２、付記１に記載の半導体集積回路。
【符号の説明】
【００７３】
１０、３０、４０、５０、６０  半導体集積回路
１１  半導体基板
１２、１３、３１、３２、４１、５１、６１  ウェル領域
１４ａ、１４ｂ、１４ｃ  第１領域
１５ａ、１５ｂ、４２ａ、４２ｂ、５２ａ、５２ｂ  第２領域
１６、１７  ＮＭＯＳトランジスタ
１８  第１不純物拡散層
１９  第２不純物拡散層
２０  ダイオード
２１、３３、３５  電源
２２  電流路
２５  電圧分布
３４、３６  不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011096863.tif 000007
【図６】
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【図７】
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