(57)【要約】【課題】第１の伝送路及び第２の伝送路間のＤｕｔｙ比の高精度化を実現できる終端抵抗調整回路、及び半導体集積回路を提供する。【解決手段】本発明に係る終端抵抗調整回路７１は、差動入力信号の第１及び第２の伝送路２１、２２それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡１，２と、第１及び第２の伝送路２１、２２の内、少なくともいずれかの伝送路であって、終端抵抗郡１，２の後段に挿入され、終端抵抗郡１、２を介して接続する伝送路の電位の調整を行う可変抵抗郡３と、可変抵抗郡３の後段、若しくは、当該可変抵抗郡３が配設されていない場合には終端抵抗郡１，２の後段に挿入され、第１及び第２の伝送路２１、２２の電位差を比較する比較器４と、比較結果に基づいて可変抵抗郡３の抵抗値を制御することによって伝送路の電位を調整する伝送路電位調整部５と、を備える。【選択図】図２
2011160213.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号の第１及び第２の伝送路それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡と、
前記第１及び第２の伝送路の内、少なくともいずれかの伝送路であって、前記終端抵抗郡の後段に挿入され、前記終端抵抗郡を介して接続する前記伝送路の電位の調整を行う可変抵抗郡と、
前記可変抵抗郡の後段、若しくは、当該可変抵抗郡が配設されていない場合には前記終端抵抗郡の後段に挿入され、前記第１及び第２の伝送路の電位差を比較する比較器と、
前記比較結果に基づいて前記可変抵抗郡の抵抗値を制御することによって前記伝送路の電位を調整する伝送路電位調整部と、
を備える終端抵抗調整回路。
【請求項２】
前記可変抵抗郡は、前記第１及び第２の伝送路の一方に挿入されており、
前記可変抵抗郡が挿入されている側の前記伝送路の電位を、もう一方の前記伝送路の電位の振幅の中心に合うように調整することを特徴とする請求項１に記載の終端抵抗調整回路。
【請求項３】
前記可変抵抗郡は、
複数の抵抗を接続した第１の抵抗郡と、
前記第１の抵抗郡に配設された抵抗それぞれのＯＮ，ＯＦＦを制御する第１スイッチ回路と、
前記第１の抵抗郡と接続され、複数の抵抗が接続された第２の抵抗郡と、
前記第２の抵抗郡に配設された抵抗それぞれのＯＮ，ＯＦＦを制御する第２スイッチ回路とを具備し、
前記第１の抵抗郡と前記第２の抵抗郡の共通接続ノードが、前記比較器と接続されており、
前記伝送路電位調整部は、前記第１スイッチ回路、及び前記第２スイッチ回路のそれぞれのＯＮ，ＯＦＦを制御する手段を有していることを特徴とする請求項１又は２に記載の終端抵抗調整回路。
【請求項４】
前記第１の抵抗郡、及び前記第２の抵抗郡は、それぞれの抵抗が直列に接続されていることを特徴とする請求項３に記載の終端抵抗調整回路。
【請求項５】
前記第１及び第２の伝送路の電位を調整する手段として、特性を満たす範囲で、前記可変抵抗郡を用いずに、前記終端抵抗郡に配設された抵抗を適用することを特徴とする請求項１〜４のいずれか１項に記載の終端抵抗調整回路。
【請求項６】
差動信号が入力される出力バッファを備えた送信側半導体装置と、
前記送信側半導体装置と伝送路を介して接続され、前記送信側半導体装置から出力された差動入力信号が入力される受信側半導体装置とを備え、
前記受信側半導体装置には、請求項１〜５のいずれか１項に記載された終端抵抗調整回路が配設されている半導体集積装置。
【請求項７】
通信開始前に、差動信号が伝送される送信側半導体装置に配設された出力バッファをＯＦＦし、
前記差動信号を、前記送信側半導体装置から伝送路を介して受信側半導体装置に差動入力信号として入力し、
前記受信側半導体装置の前記差動入力信号の第１及び第２の伝送路にそれぞれ配設された終端抵抗郡、及び前記第１及び第２の伝送路の少なくとも一方に配設された可変抵抗郡を経由することによって得られた前記第１及び第２の伝送路の電位差を比較し、
前記比較結果に基づいて、前記可変抵抗郡の抵抗値を制御することにより、前記第１及び第２の伝送路の電位を調整する半導体集積装置の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端抵抗調整回路、及び前述の終端抵抗調整回路を備える半導体集積装置に関する。また、半導体集積装置の調整方法に関する。
【背景技術】
【０００２】
半導体集積装置においては、半導体装置間の高速伝送化に伴って、信号の伝送特性を改善する技術が種々提案されている（例えば、特許文献１）。
【０００３】
図６及び図７に、特許文献１に開示された半導体装置１００、２００の構成を示す。図６の半導体装置１００は、レシーバ１１９がＯＤＴ(On-Die Termination)機能を有していない場合の例であり、図７の半導体装置２００は、レシーバ１１９ａがＯＤＴ機能を有している場合の例である。
【０００４】
半導体装置１００は、ドライバ部１１１、ＶＩＬ判定基準電圧発生ブロック１１２、ＶＩＬレベル判定ブロック１１３、ドライバ・レプリカ１１４、１／２ＶＤＤレベル発生部１１５、１／２ＶＤＤレベル判定ブロック１１６、出力ＢＵＦコントロール１１７、データ伝送線路１１８、レシーバ１１９等を備える。
【０００５】
半導体装置１００は、終端抵抗Ｒｔｔの抵抗値と基準電圧ＶＲｅｆから、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなるようなドライバ部１１１のＯＮ抵抗値を調整する機能を有する。
【０００６】
ＶＩＬ判定基準電圧発生ブロック１１２は、ドライバ部１１１と、電源電圧ＶＤＤと基準電圧ＶＲｅｆから、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＬｏｗレベルを判定するための「ＶＩＬ判定基準電圧ＶＬｏ」を発生する。
【０００７】
ＶＩＬレベル判定ブロック１１３は、終端抵抗Ｒｔｔの抵抗値と、ドライバ部１１１のＮｃｈ側のＯＮ抵抗値とで決まる信号のＬｏｗレベルと、ＶＩＬ判定基準電圧発生ブロック１１２で生成されたＶＩＬ判定基準電圧ＶＬｏとを比較する機能を有する。
【０００８】
ドライバレプリカ１１４は、ドライバ部１１１のＮｃｈ側のＯＮ抵抗値を基に、これに等しいＰｃｈ側のＯＮ抵抗値を求める役割を担う。出力ＢＵＦコントロール部１１７は、ＶＩＬレベル判定ブロック１１３や１／２ＶＤＤレベル判定ブロック１１６の結果を反映し、ドライバ部１１１やドライバレプリカ１１４のＯＮ抵抗を調整する役割を担う。
【０００９】
上記のように構成された半導体装置１００は、ドライバ部１１１のＬｏｗレベル出力時に、ＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の抵抗値を調整する。具体的には、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなるようなＯＮ抵抗を決定する。その後、ドライバ部１１１のＨｉｇｈレベル出力時に、ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値を調整し、ドライバ部１１１のＬｏｗレベル出力側と同じＯＮ抵抗に調節する。
【００１０】
半導体装置２００は、ドライバレプリカを使用することなく、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の値とを設定する。ＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の抵抗値調整は、前述と同じ手順で行う。ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値調整は、レシーバ１１９ａのＯＤＴをＯＦＦとし、ドライバ部１１１のＮｃｈ側のＯＮ抵抗とＰｃｈ側のＯＮ抵抗による分圧値と、１／２ＶＤＤレベルを１／２ＶＤＤレベル判定ブロック１１６により比較する。そして、出力ＢＵＦコントロール部１１７は、分圧値が１／２ＶＤＤレベルと等しくなるまで、Ｐｃｈ側のＯＮ抵抗の調整を繰り返すことにより、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の値とを設定する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１００３４０号公報  第４図、第５図、第１５〜１８頁
【発明の概要】
【発明が解決しようとする課題】
【００１２】
高速伝送路の基準電位は、通常、ＤＤＲ２（Double Data Rate 2）規格等に代表されるように、動作電圧の１／２の電位となっている。上記特許文献１によれば、同基準電位に対する信号振幅の特性を確保することができる。しかしながら、上記特許文献１は、単線経路のインピーダンス調整が主眼であり、伝送路の電位差の調整を行う技術については開示されていなかった。
【００１３】
図８に、差動信号のクロスポイントの差によるＤｕｔｙ比を説明するためのグラフを示す。図８中の横軸は時間であり、縦軸は電圧である。波形３０１は、差動信号Ａの伝送路の電位が、基準電位と等しい場合の波形であり、波形４０１は、差動信号Ｂの伝送路の電位が、基準電位と等しい場合の波形である。また、波形３０２は、差動信号Ａの伝送路の電位が、基準電位より小さい場合の波形であり、波形４０２は、差動信号Ｂの伝送路の電位が、基準電位より小さい場合の波形である。さらに、波形３０３は、差動信号Ａの伝送路の電位が、基準電位より大きい場合の波形であり、波形４０３は、差動信号Ｂの伝送路の電位が、基準電位より大きい場合の波形である。
【００１４】
差動信号は、図８に示すように、相互の信号のクロスポイントにより半導体装置の内部信号のＨｉｇｈ／Ｌｏｗを切り替える。このため、差動信号の基準電位に電位差がある場合には、クロスポイントにタイミングのずれが生じてしまう。このずれは、差動信号で伝送される信号のＤｕｔｙ比の悪化を招来する。半導体集積装置間の高速伝送化に伴い、差動信号により伝送される信号の伝送路間の電位のＤｕｔｙ比の精度を高める技術が求められている。
【課題を解決するための手段】
【００１５】
本発明に係る終端抵抗調整回路は、差動入力信号の第１及び第２の伝送路それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡と、前記第１及び第２の伝送路の内、少なくともいずれかの伝送路であって、前記終端抵抗郡の後段に挿入され、前記終端抵抗郡を介して接続する前記伝送路の電位の調整を行う可変抵抗郡と、前記可変抵抗郡の後段、若しくは、当該可変抵抗郡が配設されていない場合には前記終端抵抗郡の後段に挿入され、前記第１及び第２の伝送路の電位差を比較する比較器と、前記比較結果に基づいて前記可変抵抗郡の抵抗値を制御することによって前記伝送路の電位を調整する伝送路電位調整部と、を備えるものである。
【００１６】
本発明に係る終端抵抗調整回路によれば、差動入力信号の少なくともいずれかの伝送路に電位調整用の可変抵抗郡を追加し、抵抗値を切り替え可能とすることで、第１、第２の伝送路間の電位を調整することができる。これにより、第１、第２の伝送路間の電位のクロスポイントのずれを防止することができる。その結果、Ｄｕｔｙ比を改善することができる。
【００１７】
本発明に係る半導体集積回路装置は、差動信号が入力される出力バッファを備えた送信側半導体装置と、前記送信側半導体装置と伝送路を介して接続され、前記送信側半導体装置から出力された差動入力信号が入力される受信側半導体装置とを備え、前記受信側半導体装置には、上記態様に係る終端抵抗調整回路が配設されているものである。
【００１８】
本発明に係る半導体集積回路装置の調整方法は、通信開始前に、差動信号が伝送される送信側半導体装置に配設された出力バッファをＯＦＦし、前記差動信号を、前記送信側半導体装置から伝送路を介して受信側半導体装置に差動入力信号として入力し、前記受信側半導体装置の前記差動入力信号の第１及び第２の伝送路にそれぞれ配設された終端抵抗郡、及び前記第１及び第２の伝送路の少なくとも一方に配設された可変抵抗郡を経由することによって得られた前記第１及び第２の伝送路の電位差を比較し、
前記比較結果に基づいて、前記可変抵抗郡の抵抗値を制御することにより、前記第１及び第２の伝送路の電位を調整するものである。
【発明の効果】
【００１９】
本発明によれば、第１の伝送路及び第２の伝送路間のＤｕｔｙ比の高精度化を実現できる終端抵抗調整回路、及び半導体集積回路を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００２０】
【図１】実施形態１に係る半導体集積装置の構成を示す図。
【図２】実施形態１に係る半導体集積装置に設けられた終端抵抗調整回路の構成を示す図。
【図３Ａ】実施形態１に係る半導体集積装置の動作タイミング図。
【図３Ｂ】実施形態１に係る半導体集積装置の動作タイミング図。
【図４】実施形態１に係る終端抵抗調整回路で調整された伝送路電位の電位例を示す図。
【図５】実施形態２に係る半導体集積装置に設けられた終端抵抗調整回路の構成を示す図。
【図６】特許文献１に開示された半導体装置の構成を示す図。
【図７】特許文献１に開示された半導体装置の構成を示す図。
【図８】差動信号のクロスポイントの差によるＤｕｔｙ比の模式図。
【図９】終端抵抗の合成抵抗値の一例を示すグラフ。
【発明を実施するための形態】
【００２１】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００２２】
［実施形態１］
図１に、本実施形態１に係る半導体集積装置５０の構成図を示す。本実施形態１に係る半導体集積装置５０は、送信側に配置される送信側半導体装置６０、受信側に配置される受信側半導体装置７０、及びこれらを接続する第１伝送路５１、第２伝送路５２を備える。送信側半導体装置６０及び受信側半導体装置７０は、高速通信デバイスとして機能する。
【００２３】
送信側半導体装置６０には、第１の出力バッファ６１、第２の出力バッファ６２が配設されている。受信側半導体装置７０には、終端抵抗調整回路７１が配設されている。終端抵抗調整回路７１は、ＯＤＴ機能を有し、差動信号が入力されるようになっている。終端抵抗調整回路７１には、第１終端抵抗郡（以下、「第１のＯＤＴ」と称する）１、第２終端抵抗郡（以下、「第２のＯＤＴ」と称する）２、可変抵抗郡３、コンパレータ４、伝送路電位調整部５、ＯＤＴ制御回路６が配設されている。
【００２４】
第１の出力バッファ６１にはＳｉｇ信号が、第２の出力バッファ６２にはＳｉｇ＿Ｂ信号が入力される。Ｓｉｇ信号とＳｉｇ＿Ｂ信号は、差動信号であり、これらの基準電位は、動作電圧（以下、「ＶＤＤ」と称する）の１／２とする。従って、差動信号間のクロスポイントは同１／２ＶＤＤの電位とする。なお、以降の説明において、受信側半導体装置７０に入力された差動信号を「差動入力信号」と称する。
【００２５】
第１の出力バッファ６１からの出力信号は、第１伝送路５１を介して第１のＯＤＴ１に入力される。同様に、第２の出力バッファ６２からの出力信号は、第２伝送路５２を介して第２のＯＤＴ２に入力される。すなわち、半導体集積装置５０は、差動伝送路により送信側半導体装置６０と受信側半導体装置７０がデータ伝送可能なように接続されている。
【００２６】
第１の出力バッファ６１及び第２の出力バッファ６２には、公知のＯＤＴや出力バッファのインピーダンス調整回路を有しているものを好適に適用することができる。
【００２７】
図２に、本実施形態１に係る終端抵抗調整回路７１の模式的構成図を示す。説明の便宜上、同図において、第１の出力バッファ６１、第２の出力バッファ６２、第１伝送路５１、第２伝送路５２も図示する。
【００２８】
第１のＯＤＴ１には、第１の出力バッファ６１、第１伝送路５１を経由したＳｉｇ信号が入力される。第１のＯＤＴ１は、ＯＤＴ機能を有するターミネーション用の抵抗郡が配設されている。第１のＯＤＴ１には、プルアップ抵抗Ｒａ１０〜Ｒａ１ｎ（ｎは、任意の正の整数（以下同様））、プルダウン抵抗Ｒａ００〜Ｒａ０ｎ、スイッチ回路として機能するプルアップ側トランジスタＴａ１０〜Ｔａ１ｎ、同じくスイッチ回路として機能するプルダウン抵抗側トランジスタＴａ００〜Ｔａ０ｎが配設されている。
【００２９】
プルアップ抵抗Ｒａ１０〜Ｒａ１ｎ、及びプルダウン抵抗Ｒａ００〜Ｒａ０ｎは、対応するものが互いに直列に接続される。プルアップ抵抗Ｒａ１０〜Ｒａ１ｎは、互いに並列に接続されている。プルダウン抵抗Ｒａ００〜Ｒａ０ｎについても、同様に互いに並列に接続されている。すなわち、対応するプルアップ抵抗とプルダウン抵抗が直列に接続されたものがｎ個並列接続されている。
【００３０】
Ｓｉｇ信号は、第１の出力バッファ６１、第１伝送路５１，プルアップ抵抗Ｒａ１０〜Ｒａ１ｎとプルダウン抵抗Ｒａ００〜Ｒａ０ｎの共通接続ポイントであるノードＮａ０〜Ｎａｎを伝送してコンパレータ４に入力される。ここで、終端抵抗調整回路７１に入力された第１伝送路５１経由の差動入力信号が、コンパレータ４に入力されるまでの伝送路を「第１の伝送路２１」と称する。
【００３１】
プルアップ抵抗Ｒａ１０〜Ｒａ１ｎのうちのプルダウン抵抗Ｒａ００〜Ｒａ０ｎと接続されていない他端部には、それぞれスイッチ回路として機能するｎ−ＭＯＳトランジスタであるプルアップ側トランジスタＴａ１０〜Ｔａ１ｎが配設されている。プルアップ側トランジスタＴａ１０〜Ｔａ１ｎは電源に接続され、かつ、それぞれの制御端子にはＯＤＴ制御回路６から出力されるＯＤＴ＿ＣｏｄｅＡ１信号が入力可能なようになっている。ＯＤＴ＿ＣｏｄｅＡ１信号により、プルアップ側トランジスタＴａ１０〜Ｔａ１ｎのＯＮ，ＯＦＦが制御される。
【００３２】
同様にして、プルダウン抵抗Ｒａ００〜Ｒａ０ｎのうちのプルアップ抵抗Ｒａ１０〜Ｒａ１ｎと接続されていない他端部には、それぞれスイッチ回路として機能するｐ−ＭＯＳトランジスタであるプルダウン側トランジスタＴａ００〜Ｔａ０ｎが接続されている。プルダウン側トランジスタＴａ００〜Ｔａ０ｎはグランドに接続され、かつ、それぞれの制御端子には制御信号であるＯＤＴ＿ＣｏｄeＡ０信号が入力可能なようになっている。ＯＤＴ＿ＣｏｄeＡ０信号により、プルダウン側トランジスタＴａ００〜Ｔａ０ｎのＯＮ，ＯＦＦが制御される。
【００３３】
第２のＯＤＴ２の構成は、第１のＯＤＴ１と基本的な構成と同様である。第２のＯＤＴ２には、第２の出力バッファ６２、第２伝送路５２を経由したＳｉｇ＿Ｂ信号が入力される。第２のＯＤＴ２も第１のＯＤＴ１と同様に、ＯＤＴ機能を有するターミネーション用の抵抗郡が配設されている。第２のＯＤＴ２は、プルアップ抵抗Ｒｂ１０〜Ｒｂ１ｎ、プルダウン抵抗Ｒｂ００〜Ｒｂ０ｎ、プルアップ側トランジスタＴｂ１０〜Ｔｂ１ｎ、プルダウン側トランジスタＴｂ００〜Ｔｂ０ｎを備える。
【００３４】
プルアップ抵抗Ｒｂ１０〜Ｒｂ１ｎ、及びプルダウン抵抗Ｒｂ００〜Ｒｂ０ｎは、対応するものが互いに直列に接続される。プルアップ抵抗Ｒｂ１０〜Ｒｂ１ｎは、互いに並列に接続されている。プルダウン抵抗Ｒｂ００〜Ｒｂ０ｎについても、同様に互いに並列に接続されている。すなわち、対応するプルアップ抵抗とプルダウン抵抗が直列に接続されたものがｎ個並列接続されている。
【００３５】
Ｓｉｇ＿Ｂ信号は、第２の出力バッファ６２、第２伝送路５２，プルアップ抵抗Ｒｂ１０〜Ｒｂ１ｎとプルダウン抵抗Ｒｂ００〜Ｒｂ０ｎの共通接続ポイントであるノードＮｂ０〜Ｎｂｎを伝送して可変抵抗郡３に入力される。ここで、終端抵抗調整回路７１に入力された第２伝送路５２経由の差動入力信号が、コンパレータ４に入力されるまでの伝送路を「第２の伝送路２２」と称する。
【００３６】
プルアップ抵抗Ｒｂ１０〜Ｒｂ１ｎのうちのプルダウン抵抗Ｒｂ００〜Ｒｂ０ｎと接続されていない他端部には、それぞれスイッチ回路として機能するｎ−ＭＯＳトランジスタであるプルアップ側トランジスタＴｂ１０〜Ｔｂ１ｎが配設されている。プルアップ側トランジスタＴｂ１０〜Ｔｂ１ｎは電源に接続され、かつ、それぞれの制御端子にはＯＤＴ制御回路６から出力されるＯＤＴ＿ＣｏｄｅＢ１信号が入力可能なようになっている。ＯＤＴ＿ＣｏｄｅＢ１信号により、プルアップ側トランジスタＴｂ１０〜Ｔｂ１ｎのＯＮ，ＯＦＦが制御される。
【００３７】
同様にして、プルダウン抵抗Ｒｂ００〜Ｒｂ０ｎのうちのプルアップ抵抗Ｒｂ１〜Ｒｂ１ｎと接続されていない他端部には、それぞれスイッチ回路として機能するｐ−ＭＯＳトランジスタからなるプルダウン側トランジスタＴｂ００〜Ｔｂ０ｎが接続されている。プルダウン側トランジスタＴａ００〜Ｔａ０ｎはグランドに接続され、かつ、それぞれの制御端子には制御信号であるＯＤＴ＿ＣｏｄeＢ０信号が入力可能なようになっている。ＯＤＴ＿ＣｏｄeＢ０信号により、プルダウン側トランジスタＴｂ００〜Ｔｂ０ｎのＯＮ，ＯＦＦが制御される。
【００３８】
なお、以降の説明で「Ｒａ０」、「Ｒａ１」、「Ｒｂ０」、「Ｒｂ１」の表記は、前記の第１のＯＤＴ１及び第２のＯＤＴ２で有効となるプルダウン及びプルアップ抵抗の合成抵抗値を表すものとする。
【００３９】
可変抵抗郡３は、第１の伝送路２１の電位と第２の伝送路２２の電位（図１参照）間の電位差を調整する役割を担う。可変抵抗郡３には、第１の抵抗郡Ｒｕ０〜Ｒｕｍ（ｍは、正の整数（以下同様））、第２の抵抗郡Ｒｄ０〜Ｒｄｍ、第１スイッチ回路として機能する第１トランジスタ郡Ｔｕ０〜Ｔｕｍ、同じく第２スイッチ回路として機能する第２トランジスタ郡Ｔｄ０〜Ｔｄｍが配設されている。
【００４０】
可変抵抗郡３は、第２のＯＤＴ２とコンパレータ４の間に配設されている。なお、第２のＯＤＴ２とコンパレータ４の間に配設する態様に変えて、可変抵抗郡３を第１のＯＤＴ１とコンパレータ４の間に配設するようにしてもよい。
【００４１】
第１の抵抗郡Ｒｕ０〜Ｒｕｎは、この順に直列に接続されている。そして、各第１の抵抗郡Ｒｕ０〜Ｒｕｍそれぞれに、対応する第１トランジスタ郡Ｔｕ０〜Ｔｕｍが接続されている。第１トランジスタ郡Ｔｕ０〜Ｔｕｍには、ｎ−ＭＯＳトランジスタを用いる。第１トランジスタ郡Ｔｕ０〜Ｔｕｍは電源に接続され、かつそれぞれの制御端子には制御信号であるＰＵＣＴＬ＿Ｃｏｄｅ信号が伝送路電位調整部５から入力されるようになっている。以降、第１トランジスタ郡Ｔｕ０〜ＴＵｍを総称して「第１トランジスタ郡Ｔｕ」と称する。
【００４２】
第２の抵抗郡Ｒｄ０〜Ｒｄｍは、この順に直列に接続されている。各第２の抵抗郡Ｒｄ０〜Ｒｄｍの一端部には、第２トランジスタ郡Ｔｄ０〜Ｔｄｍが接続されている。第１トランジスタ郡Ｔｕ０〜ＴｕｍにはＧＮＤが接続され、制御端子には制御信号であるＰＤＣＴＬ＿Ｃｏｄｅ信号が伝送路電位調整部５から入力可能なように構成されている。以後、第２トランジスタ郡Ｔｕ０〜Ｔｕｍを総称して「トランジスタＴｕ」と称する。
【００４３】
なお、第１の抵抗郡Ｒｕ０〜Ｒｕｍ、第２の抵抗郡Ｒｄ０〜Ｒｄｍの抵抗値は、第１のＯＤＴ１、第２のＯＤＴ２の抵抗値と比較し、充分に大きい抵抗値となるようにしておく。第１のＯＤＴ１及び第２のＯＤＴ２は、伝送路、入力バッファ及び出力バッファのインピーダンス特性に対応する。このため、終端抵抗は、一般的に、１５０Ωや７５Ωといった複数の抵抗値を指定できるようになっている。製造精度の課題から、終端抵抗より高い複数の抵抗を並列接続する構成となっている。
【００４４】
コンパレータ４は、差動入力信号であるＳｉｇ信号とＳｉｇ＿Ｂ信号の入力バッファであり、第１の伝送路２１及び第２の伝送路２２の電位差を比較し、内部回路（不図示）及び抵抗制御回路１０に比較結果を出力する。
【００４５】
伝送路電位調整部５は、抵抗制御回路１０、ＰｕｌｌＵｐ制御回路１１、ＰｕｌｌＤｏｗｎ制御回路１２を備える。ＰｕｌｌＵｐ制御回路１１にはシフト回路１３が、ＰｕｌｌＤｏｗｎ制御回路１２にはシフト回路１４が配設されている。
【００４６】
以下、伝送路電位調整部５の動作について説明する。伝送路電位調整部５に配設された抵抗制御回路１０は、動作許可信号がアクティブになった後に、ＰｕｌlＵｐ制御回路１１、ＰｕｌlＤｏｗｎ制御回路１２に指示を行う。ＰｕｌｌＵｐ制御回路１１は、抵抗制御回路１０からの指示を受けて、ＰＵＣＴＬ＿Ｃｏｄｅ信号を出力し、第１トランジスタ郡Ｔｕを全てＯＮさせる。同様に、ＰｕｌｌＤｏｗｎ制御回路１２は、抵抗制御回路１０からの指示を受けて、ＰＤＣＴＬ＿Ｃｏｄｅ信号を出力し、第２トランジスタ郡Ｔｄを全てＯＮさせる。
【００４７】
ＰｕｌlＵｐ制御回路１１は、前回の第１トランジスタ郡Ｔｕ及び第２トランジスタ郡Ｔｄに対して行った設定、前回のコンパレータ４の比較結果、及び今回のコンパレータ４の出力結果に基づいて、ＰｕｌｌＵｐ制御回路１１からＰＵＣＴＬ＿Ｃｏｄｅ信号を出力する。同様に、ＰｕｌlＤｏｗｎ制御回路１２は、前回の第１トランジスタ郡Ｔｕ及び第２トランジスタ郡Ｔｄに対して行った設定、前回のコンパレータ４の比較結果、及び今回のコンパレータ４の出力結果に基づいて、ＰｕｌｌＤｏｗｎ制御回路１２からＰＤＣＴＬ＿Ｃｏｄｅ信号を出力する。これらの信号により、第１トランジスタ郡Ｔｕと第２トランジスタ郡Ｔｄの制御が実施される。
【００４８】
ＯＤＴ制御回路６は、プルアップ抵抗Ｒａ１０〜Ｒａ１ｎ、Ｒｂ１０〜Ｒｂ１ｎ、プルダウン抵抗Ｒａ００〜Ｒａ０ｎ、Ｒｂ００〜Ｒｂ０ｎの接続の制御を行う制御信号ＯＤＴ＿ＣｏｄｅＡ０、ＯＤＴ＿ＣｏｄｅＡ１、ＯＤＴ＿ＣｏｄｅＢ０、ＯＤＴ＿ＣｏｄｅＢ１を出力する。
【００４９】
次に、本実施形態１に係る半導体集積装置５０の動作について説明する。まず、Ｓｉｇ信号とＳｉｇ＿Ｂ信号による通信Ｉ／Ｆの開始前に、各信号の第１の出力バッファ６１、第２の出力バッファ６２は、公知のインピーダンスの調整方法によりインピーダンスの調整を実施する。この時点で、各単線路での終端抵抗を含めたインピーダンスが調整される。
【００５０】
その後、差動信号の第１の出力バッファ６１及び第２の出力バッファ６２をＯＦＦとし、伝送路がＨｉＺ状態となる期間に第１のＯＤＴ１と第２のＯＤＴ２を接続する。この時、伝送路の電位は、第１のＯＤＴ１、第２のＯＤＴ２の抵抗比「Ｒａ０：Ｒａ１」、「Ｒｂ０：Ｒｂ１」で決定される。
【００５１】
コンパレータ４に入力された第１の伝送路２１の電位と、第２の伝送路２２の電位を比較する。次いで、コンパレータ４の比較結果から、可変抵抗郡３内に配置された電位調整用の第１の抵抗郡Ｒｕ０〜Ｒｕｍ、第２の抵抗郡Ｒｄ０〜Ｒｄｍの抵抗値を切り替えることによって、コンパレータ４に入力される第１の伝送路２１と第２の伝送路２２間の電位が同一となるように調整する。具体的には、ＰｕｌｌＵｐ制御回路１１及びＰｕｌｌＤｏｗｎ制御回路１２を介して、第１の抵抗郡Ｒｕの接続と第２の抵抗郡Ｒｄの接続を、後述する方法により順次行う。
【００５２】
第１の抵抗郡Ｒｕが全接続された際のコンパレータ４の比較結果が「第１の伝送路２１の電位＞第２の伝送路２２の電位」であれば、ＰＵＣＴＬ＿Ｃｏｄｅ信号の１ｂｉｔをＯＦＦし、第１の抵抗郡Ｒｕの抵抗値を下げる。そして、「第１の伝送路２１の電位＜第２の伝送路２２の電位」の判定が出るまで、上記フローを繰り返す。「第１の伝送路２１の電位＜第２の伝送路２２の電位」の判定が出た段階でＰＵＣＴＬ＿Ｃｏｄｅ信号の設定を確定する。
【００５３】
その後、ＰＤＣＴＬ＿ｃｏｄｅ信号を全ＢｉｔＯＮから１ｂｉｔずつＯＦＦし、「第１の伝送路２１の電位＞第２の伝送路２２の電位」の判定が出るまでこのフローを繰り返す。「第１の伝送路２１の電位＞第２の伝送路２２の電位」の判定が出た段階で、ＰＤＣＴＬ＿Ｃｏｄｅ信号の設定を確定する。これにより、第１の伝送路２１、第２の伝送路２２の相対的な電位差を合わせることができる。
【００５４】
電位差調整は、以下のケース１〜ケース４に分類される。
（ケース１）前回の指定が第１トランジスタ郡Ｔｕの抵抗値を減少させる指定で、コンパレータ４の今回の結果が、第１の伝送路の電位＞第２の伝送路の電位の場合には、第１トランジスタ郡Ｔｕの抵抗値を減少させる。
【００５５】
（ケース２）前回の指定が第１トランジスタ郡Ｔｕの抵抗値を減少させる指定で、コンパレータ４の今回の結果が、第１の伝送路の電位＜第２の伝送路の電位であった場合には、第１トランジスタ郡Ｔｕの抵抗値を確定する。
【００５６】
（ケース３）前回の指定が第２トランジスタ郡Ｔｄの抵抗値を減少させる指定で、コンパレータ４の今回の結果が、第１の伝送路の電位＜第２の伝送路の電位であった場合には、第２トランジスタ郡Ｔｄの抵抗値を減少させる。
【００５７】
（ケース４）前回の指定が第２トランジスタ郡Ｔｄの抵抗値を減少させる指定で、コンパレータ４の今回の結果が、第１の伝送路の電位＞第２の伝送路の電位であった場合には、トランジスタＴｄの抵抗値を確定する。
【００５８】
上記ケース１〜４全てにおいて、一度第１トランジスタ郡Ｔｕ、第２トランジスタ郡Ｔｄの制御が確定した後は、同一調整期間内であれば変更を行わない。なお、本実施形態１では、可変抵抗郡３内に配設された第１の抵抗郡Ｔｕ０〜Ｔｕｍと第２の抵抗郡Ｔｄ０〜Ｔｄｍを直列接続した例について説明したが、任意の抵抗値を有する抵抗を並列接続してもよい。
【００５９】
図３Ａに、コンパレータ４に伝送された第１の伝送路２１及び第２の伝送路２２間に電位差がない場合の動作のタイミング図を示す。図３Ｂに、コンパレータ４に伝送された第１の伝送路２１及び第２の伝送路２２の電位が初期に「第１の伝送路の電位＜第２の伝送路２２の電位」で有った場合のタイミング図を示す。
【００６０】
図３Ａの例においては、第１の抵抗郡Ｒｕと第２の抵抗郡Ｒｄの全ｂｉｔを接続した場合に、コンパレータ４の出力がＨｉｇｈ／Ｌｏｗを示す。このため、伝送された第１の伝送路２１及び第２の伝送路２２間に電位差がないことがわかる。
【００６１】
一方、図３Ｂは、コンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２の電位が初期の状態で異なるものとなっており、「第１の伝送路２１の電位＞第２の伝送路２２の電位」で有った場合であり、同図はこれらの電位を調整する一例を示している。ＰＤＣＴＬ＿ｃｏｄｅ信号により第２の抵抗郡Ｒｄの抵抗値を減少させて「第１の伝送路２１の電位＞第２の伝送路２２の電位」の判定箇所を見つけることで、第２の抵抗郡Ｒｄに対する設定を確定する。その後、第１の抵抗郡Ｒｕを接続し、同様に抵抗値を減少させながら「第１の伝送路２１の電位＜第２の伝送路２２の電位」の判定箇所を見つけることで、第１の抵抗郡Ｒｕに対する設定を確定する。なお、最初に「第１の伝送路２１の電位＞第２の伝送路２２の電位」で有った場合には、第１の抵抗郡Ｒｕと第２の抵抗郡Ｒｄの調整順序を変更すればよく、実施方法は同様である。
【００６２】
図９は、複数の抵抗を並列接続した終端抵抗の合成抵抗値の一例を示すグラフである。図９の例においては、抵抗数が４本以下の場合、抵抗値の調整幅は、最小でも３７Ωとなる。また、抵抗数が４本以下の場合、使用する抵抗の数によって調整幅が大きく変動する。このため、抵抗本数が少ない場合、コンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２の僅かな電位差を調整することはできなかった。
【００６３】
図４に、本実施形態１に係る終端抵抗調整回路７１により調整された伝送路電位の電位例を示した表を示す。この例では、抵抗Ｒｂ０及び抵抗Ｒｂ１を１５０Ωとしている。この表より、本実施形態１に係る終端抵抗調整回路７１を用いることにより、第２の伝送路２２の電位の調整幅をよりきめ細かく行うことができることがわかる。また、その分解能は、Ｒｕ、Ｒｄの合成抵抗値が大きいほど優れていることがわかる。本実施形態１によれば、可変抵抗郡３を追加することにより、抵抗値の調整幅の分解能を高め、電位調整をより高精度に行うことができる。
【００６４】
上記特許文献１においては、基準電位との比較を行う箇所が出力バッファ端であり、入力バッファ端での電位を直接計測する構成については開示されていなかった。入力バッファ端の信号電位は、出力バッファ、伝送路、終端抵抗、入力バッファの各インピーダンス特性に影響を受ける。
【００６５】
本実施形態１によれば、比較器であるコンパレータ４を用いて第１の伝送路２１及び第２の伝送路２２の電位を比較し、この測定結果から可変抵抗郡３の抵抗値を切り替えて、伝送される基準電位を同一となるように調整するので、信号のＤｕｔｙ比を正確に保つことが可能となる。Ｄｕｔｙ比を正確に保つことで、Ｉ／Ｆの信号に必要なセットアップやホールド特性を改善することができる。その結果、より短い周期でも安定してＩ／Ｆを行うことができ、Ｉ／Ｆの高速化を実現することができる。例えば、Ｉ／Ｆに使用するクロックやストローブ信号のＤｕｔｙ比の精度向上を実現することができる。
【００６６】
［実施形態２］
次に、上記実施形態１とは異なる終端抵抗調整回路の一例について説明する。本実施形態２に係る終端抵抗調整回路は、以下の点を除く基本的な構成、及び動作は、上記実施形態１と同様である。すなわち、上記実施形態２においては、終端抵抗調整回路からＯＤＴ制御回路に調整結果を出力する点において、上記実施形態１と相違する。
【００６７】
図５に、本実施形態２に係る終端抵抗調整回路７１ａの模式的構成図を示す。説明の便宜上、同図において、第１の出力バッファ６１、第２の出力バッファ６２、第１伝送路５１、第２伝送路５２も図示する。
【００６８】
第１の伝送路２１及び第２の伝送路２２相互の電位差の調整は、可変抵抗郡３を用いずに、第１のＯＤＴ１、第２のＯＤＴ２を用いて調整することも可能である。しかしながら、第１のＯＤＴ１及び第２のＯＤＴ２は、並列接続の抵抗を用いているため、使用する本数により抵抗値の調整幅に大きな幅が生じてしまう。
【００６９】
図９の例においては、前述したように、抵抗数が４本以下の場合、第１のＯＤＴ１側の抵抗値の調整幅は、最小でも３７Ωとなる。また、使用する抵抗の数によって調整幅が大きく変動する。一方、抵抗値の数が４本以上の場合、調整幅は２２Ω以下となる。また、使用する抵抗の数による調整幅の変動値も小さくなる。
【００７０】
そこで、第１のＯＤＴ１及び第２のＯＤＴ２において使用する抵抗の数が４本以下の場合には、可変抵抗郡３を用いて第１の伝送路２１及び第２の伝送路２２間の電位調整を行い、第１のＯＤＴ１及び第２のＯＤＴ２において使用する抵抗の数が５本以上の場合には、可変抵抗郡３を用いずに、第１のＯＤＴ１及び第２のＯＤＴ２において第１の伝送路２１及び第２の伝送路２２間の電位調整を行うように設定する。
【００７１】
本実施形態２に係るＯＤＴ制御回路６ａは、第１及び第２の伝送路における電位調整手段として、可変抵抗郡３を用いるか否かを判断する。そして、第１のＯＤＴ１及び第２のＯＤＴ２によりコンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２の電位を調整する場合には、ＯＤＴ＿ＣｏｄｅＡ０、ＯＤＴ＿ＣｏｄｅＡ１、ＯＤＴ＿ＣｏｄｅＢ０、ＯＤＴ＿ＣｏｄｅＢ１の値を調整する。なお、コンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２間の電位調整を、第１のＯＤＴ１と第２のＯＤＴ２の抵抗で調整を行う場合には、抵抗制御回路１０は、ＰＵＣＴＬ＿Ｃｏｄｅ信号及びＰＤＣＴＬ＿Ｃｏｄｅ信号で第１トランジスタ郡Ｔｕ、第２トランジスタ郡Ｔｄの全切断を指定する。
【００７２】
本実施形態２は、従来技術の問題点の解決ついては実施形態１に準拠することを基本としつつ、特性を満たす範囲において、コンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２の電位調整に、第１のＯＤＴ１及び第２のＯＤＴ２に配設された抵抗を使用する選択肢を加えたものである。従って、本実施形態２に係る終端抵抗調整回路によれば、上記実施形態１と同様の効果が得られる。また、第１のＯＤＴ１及び第２のＯＤＴ２に配設されている抵抗の抵抗値の方が、可変抵抗郡３に配設されている抵抗の抵抗値よりも充分に小さい。このため、上記実施形態１に比して電位差の調整範囲を大きくすることが可能となる。コンパレータ４に入力される第１の伝送路２１及び第２の伝送路２２の電位差が可変抵抗郡３での調整範囲を超えた場合でも、第１のＯＤＴ１及び第２のＯＤＴ２に切り替えることによって、全体の電位を調整することができる。その結果、クロスポイントとなる電位を最適値に調整することができる。
【００７３】
なお、上記実施形態１及び２は、一例であって、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。例えば、上記実施形態１、２では、可変抵抗郡３内に配設された複数の抵抗を直列に接続したが、並列接続としてもよい。但し、直列構成の方が並列構成に比べて、電位調整の分解能を向上させることができるため、本発明の効果をより効果的に引き出すことができる。また、上記実施形態１、２においては、第２のＯＤＴ２の後段に可変抵抗郡３を設ける例について述べたが、第１のＯＤＴ１の後段に可変抵抗郡を設けたり、第１のＯＤＴ１及び第２のＯＤＴ２の後段それぞれに可変抵抗郡３を配設したりしてもよい。また、終端抵抗調整回路内の各ブロックの構成等についても、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。
【符号の説明】
【００７４】
１      第１のＯＤＴ
２      第２のＯＤＴ
３      可変抵抗郡
４      コンパレータ
５      伝送路電位調整部
６      ＯＤＴ制御回路
１０    抵抗制御回路
１１    ＰｕｌｌＵｐ制御回路
１２    ＰｕｌｌＤｏｗｎ制御回路
１３、１４    シフト回路
２１    第１の伝送路
２２    第２の伝送路
５０    半導体集積装置
５１    第１伝送路
５２    第２伝送路
６０    送信側半導体装置
６１    第１の出力バッファ
６２    第２の出力バッファ
７０    受信側半導体装置
７１    終端抵抗調整回路
【図１】
2011160213.tif 000003
【図２】
2011160213.tif 000004
【図３Ａ】
2011160213.tif 000005
【図３Ｂ】
2011160213.tif 000006
【図４】
2011160213.tif 000007
【図５】
2011160213.tif 000008
【図６】
2011160213.tif 000009
【図７】
2011160213.tif 000010
【図８】
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【図９】
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