(57)【要約】【課題】絶縁層と導電層とを交互にエッチングするにあたっての生産性が高い半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基体５０上に、シリコン酸化物を含む絶縁層２５と、シリコンを含む導電層ＷＬとをそれぞれ交互に複数積層する工程と、絶縁層２５と導電層ＷＬとの積層体上にＳｉＯＣ膜４０を形成する工程と、ＳｉＯＣ膜４０をパターニングする工程と、パターニングされたＳｉＯＣ膜４０をマスクにして絶縁層２５及び導電層ＷＬをエッチングし、積層体にホールＭＨを形成する工程と、を備えた。【選択図】図４
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【特許請求の範囲】
【請求項１】
基体上に、シリコン酸化物を含む絶縁層と、シリコンを含む導電層とをそれぞれ交互に複数積層する工程と、
前記絶縁層と前記導電層との積層体上に、ＳｉＯＣ膜を形成する工程と、
前記ＳｉＯＣ膜をパターニングする工程と、
前記パターニングされたＳｉＯＣ膜をマスクにして前記絶縁層及び前記導電層をエッチングし、前記積層体にホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
Ｂｒを含むガスを用いて、前記導電層をエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
Ｃ４Ｆ８、Ｃ５Ｆ８及びＣ４Ｆ６の少なくともいずれかを含むガスを用いて、前記絶縁層をエッチングすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ホールの形成後、前記ＳｉＯＣ膜を除去する工程をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ホールの内壁に電荷蓄積膜を含む絶縁膜を形成する工程と、
前記ホール内における前記絶縁膜の内側に半導体層を形成する工程と、
をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
導電層と絶縁層とを交互にエッチングする工程を繰り返すことで、または導電層と絶縁層とを一つの工程で一括にエッチングすることで、それらの積層体にメモリホールが形成される。このエッチングにあたっては、生産性等の観点から、絶縁層及び導電層の両方に対して共通な適切なエッチングマスク材を用いることが求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、絶縁層と導電層とを交互にエッチングするにあたっての生産性が高い半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基体上に、シリコン酸化物を含む絶縁層と、シリコンを含む導電層とをそれぞれ交互に複数積層する工程と、前記絶縁層と前記導電層との積層体上に、ＳｉＯＣ膜を形成する工程と、前記ＳｉＯＣ膜をパターニングする工程と、前記パターニングされたＳｉＯＣ膜をマスクにして前記絶縁層及び前記導電層をエッチングし、前記積層体にホールを形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、絶縁層と導電層とを交互にエッチングするにあたっての生産性が高い半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】本発明の他の実施形態に係る半導体装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、本実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する。なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬはＺ方向に積層されている。
【００１２】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬと、図示しない絶縁層とが交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
導電層ＷＬは、Ｘ方向に延びるスリットによって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１５】
基板１０上の前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。
【００１６】
メモリホールＭＨの内部には、Ｕ字状のシリコン層としてチャネルボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの内壁には、ゲート絶縁膜３６が形成されている。
【００１７】
各導電層ＷＬとチャネルボディ２０との間のメモリホールＭＨの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１８】
図２は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
【００１９】
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００２０】
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２１】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２２】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２３】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２５】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２６】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２７】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２８】
次に、図３、４を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００２９】
図３（ａ）に示すように、基体５０上に、絶縁層２５と導電層ＷＬとがそれぞれ交互に複数積層される。図には４層の導電層ＷＬを例示するが、導電層ＷＬの層数は任意である。
【００３０】
基体５０は、図１における基板１０及びバックゲートＢＧを含む。絶縁層２５及び導電層ＷＬの積層体を形成する前に、バックゲートＢＧには、Ｕ字状メモリストリングの底部に対応する凹部が形成される。そして、その凹部内に犠牲膜が埋め込まれた後、絶縁層２５と導電層ＷＬとが積層されていく。
【００３１】
絶縁層２５はシリコン酸化物を主に含むシリコン酸化層であり、導電層ＷＬは、シリコンを主に含むシリコン層（例えば多結晶シリコン層）である。絶縁層２５及び導電層ＷＬは、例えば、ＣＶＤ（chemical vapor deposition）法で形成される。
【００３２】
絶縁層２５及び導電層ＷＬの積層体を形成後、その積層体上に、図３（ｂ）に示すように、ＳｉＯＣ膜４０を形成する。上記積層体の最上層は例えば絶縁層２５であり、その最上層の絶縁層２５上にＳｉＯＣ膜４０が形成される。
【００３３】
ＳｉＯＣ膜４０は、例えば、シリコン（Ｓｉ）を含むガスと、酸素（Ｏ）を含むガスと、炭素（Ｃ）を含むガスを用いたプラズマＣＶＤ法で形成される。ＳｉＯＣ膜４０は、シリコン（Ｓｉ）、酸素（Ｏ）および炭素（Ｃ）を含有し、さらにＣＶＤ時の原料ガスに起因して水素（Ｈ）も若干含有する。ＣＶＤ時の各ガスのチャンバー内への導入量などの条件を制御することで、ＳｉＯＣ膜４０における各元素の組成比は制御可能であり、得たい特性に応じて各元素の組成比は任意に設定される。
【００３４】
ＳｉＯＣ膜４０を形成するにあたっては、シリコン酸化膜を形成した後、そのシリコン酸化膜に対して炭素を導入する方法も考えられる。ただしこの場合、ＳｉＯＣ膜４０の表面側に炭素が偏って分布し、積層体との界面側はシリコン酸化膜のままになってしまう懸念がある。
【００３５】
厚さ方向全体にわたってシリコン、酸素及び炭素を含むＳｉＯＣ構造を得るには、それらの各元素を含む原料ガスを一緒にチャンバー内に導入した上でプラズマを生起させて、ＳｉＯＣ膜を形成する方法が望ましい。
【００３６】
ＳｉＯＣ膜４０の形成後、その上にレジストなどを含む図示しないマスク層を形成し、そのマスク層を用いて例えばＲＩＥ（Reactive Ion Etching）を行い、ＳｉＯＣ膜４０をパターニングする。これにより、図４（ａ）に示すように、ＳｉＯＣ膜４０に複数のホール４０ａが形成される。
【００３７】
そして、そのパターニングされたＳｉＯＣ膜４０をマスクとして用いて、ＳｉＯＣ膜４０のホール４０ａ底部に露出する絶縁層２５と導電層ＷＬとを交互にエッチングする。これにより、図４（ｂ）に示すように、複数の絶縁層２５及び複数の導電層ＷＬを貫通するメモリホールＭＨが形成される。
【００３８】
具体的に、前述した積層体及びＳｉＯＣ膜４０が形成されたウェーハは、チャンバー内のウェーハ保持部に保持される。そして、チャンバー内を所望のガスの所望の減圧雰囲気にした状態で、チャンバー内のガスを励起してプラズマを発生させる。
【００３９】
まず、例えば、Ｃ４Ｆ８ガスと、Ｏ２ガスと、Ａｒガスをチャンバー内に導入して、最上層の絶縁層２５をエッチングする。このとき、炭素（Ｃ）及びフッ素（Ｆ）を含んだ膜が絶縁層２５表面に薄く堆積し、そこにアルゴン（Ａｒ）イオンの衝撃が加わり、シリコン酸化物である絶縁層２５に含まれる酸素（Ｏ）とシリコン（Ｓｉ）はそれぞれ炭素（Ｃ）とフッ素（Ｆ）と結合して、絶縁層２５のエッチングが進んでいく。
【００４０】
絶縁層２５がエッチングされて除去されると、その下の導電層ＷＬがＳｉＯＣ膜４０のホール４０ａ底部に露出する。そして、ウェーハを同じチャンバー内に収容したまま、導入するガス種、ガスを励起する電力などの条件を変えて、導電層ＷＬのエッチングが続けて行われる。
【００４１】
例えば、ＨＢｒガスと、Ｏ２ガスと、ＣＦ４ガスと、Ｎ２ガスをチャンバー内に導入して、導電層ＷＬをエッチングする。チャンバー内に導入されたそれらガスのうち大部分をＨＢｒガスが占め、導電層ＷＬのエッチングには臭素（Ｂｒ）による化学的作用が支配的となる。すなわち、シリコン層である導電層ＷＬに含まれるシリコン（Ｓｉ）が、臭素（Ｂｒ）と結合して除去される作用が支配的となりエッチングが進んでいく。
【００４２】
また、ＣＦ４ガスに含まれるフッ素（Ｆ）は炭素（Ｃ）とともに、ＳｉＯＣ膜４０のホール４０ａの側壁、または、すでに途中まで形成されたメモリホールＭＨの側壁に堆積し、ホール４０ａやメモリホールＭＨの孔径の過剰エッチングによる広がりを抑制する。結果として、メモリホールＭＨの孔径を深さ方向で略均一にすることができ、階層の異なるメモリセル間の特性ばらつきを抑制できる。
【００４３】
以上のようにして、絶縁層２５と導電層ＷＬとのエッチングを繰り返して、図４（ｂ）に示すように、基体５０上の積層体を貫通するメモリホールＭＨが形成される。絶縁層２５のエッチングと導電層ＷＬのエッチングとを繰り返す一連の工程は、導入するガス種やガスをプラズマ化させる電力等の条件を切り替えつつ、同一チャンバー内で続けて行われる。したがって、上記一連の工程中ウェーハのチャンバー間移動をさせる必要がなく、効率的な処理が行える。
【００４４】
ここで比較例として、上記積層体をエッチングするマスクとしてシリコン酸化膜を用いた場合には、同じシリコン酸化物である絶縁層２５のエッチング時にシリコン酸化膜のエッチングマスクも絶縁層２５と同程度消費されてしまいエッチング耐性が低い。したがって、特に導電層ＷＬと絶縁層２５の積層数が増大すると、エッチングマスクを厚く形成しなければならず生産性が低くなる。また、エッチングマスクが厚くなると、それに形成するホールのアスペクト比（孔径に対する深さの比）が高くなり、所望のサイズ及び形状のホールを加工するのが困難になる。
【００４５】
これに対して、本実施形態では、絶縁層２５のエッチング及び導電層ＷＬのエッチングの両条件に対してエッチング選択性を有するＳｉＯＣ膜４０をエッチングマスクに使うことで、複数の絶縁層２５及び複数の導電層ＷＬのエッチング時のマスク消費量を抑えることができる。例えば、同じ積層体を同じ条件でエッチングする場合、ＳｉＯＣ膜マスクはシリコン酸化膜マスクの半分以下の厚さにすることが可能である。
【００４６】
また、シリコン酸化膜のエッチングマスクは、エッチング時に発生するラジカルに対する耐性が低く、そのエッチングマスクのホールの孔径が広がりやすい。これは、メモリホールＭＨに臨む導電層ＷＬの側壁がテーパー形状に加工され、異なる層間でのデバイス特性のばらつきにつながる原因となり得る。
【００４７】
ＳｉＯＣ膜４０はシリコン酸化膜よりもエッチング時のラジカル耐性が高く、ホール４０ａの孔径の広がりを抑制できる。この結果、基体５０の主面に対して略垂直な側壁を有するメモリホールＭＨを形成することができ、異なる層間でのデバイス特性のばらつきを抑制できる。
【００４８】
また、別の比較例として、シリコン酸化層及びシリコン層の両方に対して異種材料であるカーボン膜を例えばＣＶＤ法で上記積層体上に形成してエッチングマスクとして用いた場合、シリコン酸化層に対してはエッチング選択比を比較的高く確保でき、孔径の広がりも抑制できる。しかし、カーボン膜をエッチングマスクとして用いた場合、シリコン層のエッチング時にマスク材の炭素（Ｃ）がホール内に堆積し、エッチングレートの低下が起こりやすい。
【００４９】
これに対して、ＳｉＯＣ膜４０をエッチングマスクとして用いると、カーボン膜を用いた場合よりも、絶縁層２５及び導電層ＷＬのエッチング時の消費量を抑えることができ、且つエッチングレートが向上する。
【００５０】
例えば炭素（Ｃ）を３（atomic percentage）含有するＳｉＯＣ膜４０と、カーボン膜とをそれぞれエッチングマスクとして用いて、同じ絶縁層２５及び導電層ＷＬを含む積層体を同条件でエッチングする比較を行った。
【００５１】
この結果、絶縁層２５のエッチング時、ＳｉＯＣ膜４０の消費量（消費膜厚）はカーボン膜の消費量の約３割ほどであった。また、導電層ＷＬのエッチング時、ＳｉＯＣ膜４０の消費量（消費膜厚）はカーボン膜の消費量の約６割ほどであった。
【００５２】
絶縁層２５のエッチングに用いるガスにおける炭素（Ｃ）とフッ素（Ｆ）を含むガスとしては、上記で挙げたＣ４Ｆ８ガス以外にも、Ｃ５Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＨＦ３ガスなどを用いてもよい。特に、炭素（Ｃ）の比率が比較的高いＣ４Ｆ８ガス、Ｃ５Ｆ８ガス、Ｃ４Ｆ６ガスを用いると、炭素（Ｃ）と絶縁層２５に含まれる酸素（Ｏ）との結合反応が促進し、絶縁層２５のエッチングレートを向上させることができる。
【００５３】
また、導電層ＷＬのエッチングに用いるガスとして上記で挙げたＨＢｒガス以外にも、Ｂｒと同じハロゲン元素のＣｌ２ガスを用いてもよい。この場合も、塩素（Ｃｌ）が導電層ＷＬのＳｉと結合反応する作用を主として、導電層ＷＬのエッチングが進む。また、本発明者等が得た知見によれば、Ｃｌを含むガスに比べて、Ｂｒを含むガスを用いた方が、高いレートで導電層ＷＬをエッチングできる。
【００５４】
あるいは、例えばフッ素、臭素、塩素などのハロゲンを含むガスと、炭素とフッ素を含むガスと、を混合してエッチングガスとして用いて、導電層ＷＬと絶縁層２５とを同一のガス条件でエッチングしてもよい。
【００５５】
前述した積層体へのメモリホールＭＨの形成後、積層体上（最上層の絶縁層２５上）に残っているＳｉＯＣ膜４０を除去する工程が行われる。ＳｉＯＣ膜４０の除去には、その下の絶縁層２５に対して選択性を有する除去方法が適用される。
【００５６】
例えば、図５（ａ）に示すように、積層体（最上層の絶縁層２５）とＳｉＯＣ膜４０との間に、それら両者に対して異種材料であるストッパ膜４１を形成しておく方法が挙げられる。積層体の最上層である絶縁層２５上に、ストッパ膜４１として例えばＳｉＮ膜を形成した後、そのストッパ膜４１上にＳｉＯＣ膜４０を形成する。
【００５７】
そして、メモリホールＭＨを形成した後、ＳｉＯＣ膜４０を全面にわたって例えばエッチバックして除去する（図５（ｂ））。その後、積層体上に残っているストッパ膜４１を、例えばホット燐酸を用いることで、絶縁層２５に対する選択性を確保して除去できる。
【００５８】
あるいは、ストッパ膜４１を設けなくても、濃度を０．０１（weight percentage）以下に調整した希フッ化水素（ｄＨＦ）を用いることで、絶縁層２５に対する選択性を確保してＳｉＯＣ膜４０を除去することもできる。あるいは、フッ化水素（ＨＦ）のＶＰＣ（Vapor Phase Cleaning）によって、絶縁層２５に対する選択性を確保してＳｉＯＣ膜４０を除去することもできる。
【００５９】
メモリホールＭＨはバックゲートＢＧに形成された凹部内の犠牲膜上に形成され、メモリホールＭＨの底部は犠牲膜に達する。そして、ＳｉＯＣ膜４０の除去後、メモリホールＭＨ内にも犠牲膜を埋め込む。次に、その積層体上に、図１に示すドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧとなる選択ゲート層（導電層）及び絶縁層を含む上層積層体を積層する。
【００６０】
そして、選択ゲート層を貫通するホールを例えばＲＩＥにより形成した後、そのホールを通じて、メモリホールＭＨ内の犠牲膜及びその下の凹部内の犠牲膜を除去する。これら犠牲膜の除去により、積層体を貫通する１対のメモリホールＭＨと、バックゲートＢＧに形成された凹部とがつながり、Ｕ字状のメモリホールが得られる。
【００６１】
その後、そのメモリホールの内壁に電荷蓄積膜３２を含む前述した絶縁膜３０を形成する。その後、メモリホール内における絶縁膜３０の内側にチャネルボディ２０を埋め込む。
【００６２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６３】
メモリストリングはＵ字状に限らず、複数の導電層ＷＬの積層方向に直線状に延びるＩ字状であってもよい。また、導電層ＷＬとチャネルボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００６４】
１０…基板、２０…チャネルボディ、２５…絶縁層、３２…電荷蓄積膜、４０…ＳｉＯＣ膜、４１…ストッパ膜、５０…基体、ＷＬ…導電層、ＭＨ…メモリホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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