(57)【要約】      （修正有）【課題】貫通電極およびこれと一体的に形成された裏面電極を有する半導体装置において、貫通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１０と、半導体基板の上方に形成された少なくとも１層からなる配線層１３と、半導体基板の裏面から配線に達する貫通電極３０と、半導体基板の裏面に設けられて貫通電極に接続された裏面配線４０と、裏面配線に接続された外部端子５０と、を含む半導体装置であり、裏面配線は、少なくとも外部端子との接続部を含む部分の膜厚が、貫通電極の膜厚よりも厚く形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された少なくとも１層からなる配線層と、
前記半導体基板の裏面から前記配線に達する貫通電極と、
前記半導体基板の裏面に設けられて前記貫通電極に接続された裏面配線と、
前記裏面配線に接続された外部端子と、を含む半導体装置であって、
前記裏面配線は、少なくとも前記外部端子との接続部を含む部分の膜厚が、前記貫通電極の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
前記裏面配線は、前記外部端子との接合部を含む部分の膜厚が、他の部分よりも膜厚が厚い厚膜部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記裏面配線の膜厚は、均一であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記裏面配線は、複数の層からなり、前記外部端子との接合部を含む部分において前記複数の層は互いに接続されており、他の部分において前記複数の層は絶縁膜を介して分離していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板の上方に配線層を形成する工程と、
前記半導体基板の裏面から前記配線層に達する貫通孔を形成する工程と、
前記貫通孔の側面および底面と、前記半導体基板の裏面を覆う絶縁膜を形成する工程と、
前記絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させる工程と、
前記半導体基板の裏面と、前記貫通孔の側面および底面を覆う導電膜を形成して前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記半導体基板の裏面上に前記貫通電極に接続された裏面配線を形成する工程と、
前記裏面配線の一部を更に覆う導電膜を形成して前記裏面配線の厚膜部を形成する工程と、
前記厚膜部上に外部端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の上方に配線層を形成する工程と、
前記半導体基板の裏面に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に第１の導電膜を形成する工程と、
前記第１の導電膜から前記配線層に達する貫通孔を形成する工程と、
前記貫通孔の側面および底面と前記第１の導電膜を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させるとともに前記半導体基板の裏面上において前記第１の導電膜を露出させる工程と、
前記貫通孔の側面および底面と前記第２の絶縁膜とを覆う第２の導電膜を形成し、前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記第１および第２の導電膜からなり、前記第２の導電膜の一部が前記第１の導電膜に接続された裏面配線を前記半導体基板の裏面上に形成する工程と、
前記裏面配線上であって前記第１の導電膜と前記第２の導電膜との接続部に対応する部分に外部端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の上方に配線層を形成する工程と、
前記半導体基板の裏面から前記配線層に達する貫通孔を形成する工程と、
前記貫通孔の側面および底面と、前記半導体基板の裏面を覆う絶縁膜を形成する工程と、
前記絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させる工程と、
前記半導体膜の裏面上にのみ第１の導電膜を形成する工程と、
前記貫通孔の側面および底面と、前記第１の導電膜を覆う第２の導電膜を形成して前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記第１および第２の導電膜からなり前記貫通電極に接続された裏面配線を前記半導体基板の裏面上に形成する工程と、
前記裏面配線上に外部端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の導電膜を形成する工程は、
前記貫通孔の側面および底面と、前記半導体基板の裏面をめっきシード層で覆う工程と、
前記貫通孔の側面および底面の前記めっきシード層を除去する工程と、
前記半導体基板の裏面上の前記めっきシード層の上に電界めっき法により前記第１の導電膜を成膜する工程と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体層を貫通する貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
近年のカメラ付き携帯電話やデジタルカメラに代表される情報機器の分野では、小型化、高密度、高機能化が著しく進展している。これらの機器に搭載されるＣＣＤやＣＭＯＳ等の撮像素子の小型化を達成する技術としてチップサイズと同一のパッケージを実現するウエハレベルチップサイズパッケージ（以下Ｗ−ＣＳＰと称する）が知られている。Ｗ−ＣＳＰはウエハ状態で全ての組立工程を完了させる新しいコンセプトのパッケージである。Ｗ−ＣＳＰはＦＢＧＡ（Fine Pitch Ball Grid Array）と同じく、パッケージの裏面に例えば格子状に端子が配列された外形形状を有し、パッケージジサイズはチップサイズと略同一である。
【０００３】
Ｗ−ＣＳＰ構造のイメージセンサでは、信頼性向上およびを装置の小型化を図ることが可能となることから、貫通電極構造が採用されている。通常、半導体デバイスが外部と信号をやりとりするための電極は半導体素子のパターン形成面と同じ面に形成される。これに対して、貫通電極では微細加工技術によってチップの裏面側からチップの厚み方向に貫通孔を形成し、この貫通孔の内壁に導電膜を形成し、これを表面電極と繋げることによって通常は使用しないチップの裏面からも信号がやり取りできるようになる。また、貫通電極技術を用いて複数のチップを積層し、積層方向に信号伝達経路を形成することにより、従来のワイヤー配線と比較して配線距離が短縮され、高速化および高信頼性化を図るとともに実装密度を飛躍的に向上させることも可能となる。
【０００４】
図１は、貫通電極を有する従来の半導体装置の構造例である。半導体基板１００の表面には、トランジスタ等の回路素子１０１が形成されている。半導体基板１００の上には層間絶縁膜１１０が形成されている。層間絶縁膜１１０は、各配線層１１１を互いに絶縁する。下層の配線層１１１ａは、コンタクトビア１１２によって上層の配線層１１１ｂに接続される。最表面の層間絶縁膜１１０には、開口部が設けられ、この開口部から露出した配線１１１ｂには、表面電極１１３が接続される。貫通電極１３０は、半導体膜および層間絶縁膜１１０を貫通し、配線１１１に電気的に接続される。裏面配線１４０は、半導体膜１００の裏面上に設けられ、貫通電極１３０と連続的、一体的に形成される。半導体基板１００の裏面は、ソルダーレジスト等の絶縁膜１６０で覆われる。絶縁膜１６０には、開口部が設けられ、裏面配線１４０の露出部分に外部端子１５０が接続される。外部端子１５０は、裏面配線１４０および貫通電極１３０を介して表面電極１１３に電気的に接続され。
【０００５】
貫通電極１３０および裏面配線１４０は、例えば以下の手順で形成される。まず、回路素子１０１が形成された半導体基板１００を、裏面側からエッチングして半導体膜１００および層間絶縁膜１１０を貫通し、配線層１１１ａに達する貫通孔を形成する。次に、貫通孔の内壁を覆うように絶縁膜１２０を形成した後、貫通孔の底面に形成された絶縁膜１２０のみを除去し、貫通孔の底面において配線層１１１ａを露出させる。次に、貫通孔の側面および底面と、半導体基板１００の裏面を覆うようにバリア層およびめっきシード層を順次形成する。次に、電界めっき法により貫通孔の内壁面および半導体基板１００の裏面を覆うＣｕ等からなる導電膜を形成する。その後、半導体基板１００の裏面側の導電膜に所望のパターニングを施して、貫通電極１３０および裏面配線１４０が完成する。尚、貫通孔の内部空間は、絶縁膜１６０によって充填される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように、貫通電極１３０は、裏面配線１４０と一体的に形成され、貫通電極１３０を形成するための導電膜の成膜と裏面配線１４０を形成するための導電膜の成膜は一括して行われる。このため、貫通電極１３０を構成する導電膜の膜厚と、裏面配線１４０を構成する導電膜の膜厚とを独立に制御できるようなプロセスにはなっていない。このことに起因して以下のような問題が生じていた。すなわち、貫通孔の内壁面を覆う貫通電極においては、その膜厚が厚くなりすぎると、成膜時およびその後に行われる外部端子形成工程における熱処理等によって生じる熱応力によって貫通電極を構成する導電膜が変形し、貫通孔内壁面から剥離してしまうおそれがある。この熱応力は、貫通電極１３０の内側に充填される絶縁膜１６０と貫通電極１３０を構成する導電膜の熱膨張係数の差によって生じているものと考えられる。従って、貫通電極の膜厚を、ある限度を超えて厚くすることは耐久性、信頼性の面から好ましくない。
【０００８】
一方、裏面配線１４０には外部端子１５０が接続されるところ、裏面配線１４０として例えばＣｕを使用し、外部接続端子１５０として例えばＳｎＡｇはんだ等を使用した場合には、半導体装置を実装基板に実装する際のリフロー処理などによって、裏面配線１４０のＣｕが半田内のＳｎに溶融した結果、ボイドが発生し、これによって裏面配線１４０が半導体基板１００の裏面から剥離してしまう場合がある。従来の製造方法によれば、貫通電極１３０の膜厚を制限すると裏面配線１４０の膜厚もこれに伴って制限されることとなるので裏面配線１４０の膜厚が薄い場合には、裏面配線１４０の殆どが合金層に侵食され、裏面配線１４０が剥離する可能性は一層高くなる。従って、裏面配線１４０は、少なくとも外部端子１５０との接続部において、十分な膜厚が確保されていることが好ましい。尚、裏面配線１４０と外部端子１５０との間で相互拡散が生じる場合としては、上記したＣｕとＳｎＡｇの組み合わせ以外にも、ＣｕとＳｎＰｂ、ＣｕとＡｕＳｎやＡｌとＡｕの組み合わせがある。
【０００９】
このように、従来の製造方法においては、貫通電極１３０と裏面配線１４０が連続的一体的な構造を有しており、これらは一括処理で形成され、一方の膜厚が他方の膜厚に影響を与えることとなっていたため、上記した貫通電極１３０の膜厚が厚くなりすぎた場合における貫通電極１３０の剥離の問題と、裏面配線１４０の膜厚が薄い場合における裏面配線１４０の剥離の問題とを同時に回避することが困難な状況となっていた。
【００１０】
本発明は上記した点に鑑みてなされたものであり、貫通電極およびこれと一体的に形成された裏面電極を有する半導体装置において、貫通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された少なくとも１層からなる配線層と、前記半導体基板の裏面から前記配線に達する貫通電極と、前記半導体基板の裏面に設けられて前記貫通電極に接続された裏面配線と、前記裏面配線に接続された外部端子と、を含む半導体装置であって、前記裏面配線は、少なくとも前記外部端子との接続部を含む部分の膜厚が、前記貫通電極の膜厚よりも厚いことを特徴としている。
【００１２】
前記裏面配線は、前記外部端子との接合部を含む部分の膜厚が、他の部分よりも膜厚が厚い厚膜部を有していてもよい。また、前記裏面配線の膜厚は、全域に亘って均一であってもよい。また、前記裏面配線は、複数の層からなり、前記外部端子との接合部を含む部分において前記複数の層は互いに接続されており、他の部分において前記複数の層は絶縁膜を介して分離していてもよい。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板の上方に配線層を形成する工程と、前記半導体基板の裏面から前記配線層に達する貫通孔を形成する工程と、前記貫通孔の側面および底面と、前記半導体基板の裏面を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させる工程と、前記半導体基板の裏面と、前記貫通孔の側面および底面を覆う導電膜を形成して前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記半導体基板の裏面上に前記貫通電極に接続された裏面配線を形成する工程と、前記裏面配線の一部を更に覆う導電膜を形成して前記裏面配線の厚膜部を形成する工程と、前記厚膜部上に外部端子を形成する工程と、を含むことを特徴としている。
【００１４】
また、本発明に係る半導体装置の他の製造方法は、半導体基板の上方に配線層を形成する工程と、前記半導体基板の裏面に第１の絶縁層を形成する工程と、前記第１の絶縁層の上に第１の導電膜を形成する工程と、前記第１の導電膜から前記配線層に達する貫通孔を形成する工程と、前記貫通孔の側面および底面と前記第１の導電膜を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させるとともに前記半導体基板の裏面上において前記第１の導電膜を露出させる工程と、前記貫通孔の側面および底面と前記第２の絶縁膜とを覆う第２の導電膜を形成し、前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記第１および第２の導電膜からなり、前記第２の導電膜の一部が前記第１の導電膜に接続された裏面配線を前記半導体基板の裏面上に形成する工程と、前記裏面配線上であって前記第１の導電膜と前記第２の導電膜との接続部に対応する部分に外部端子を形成する工程と、を含むことを特徴としている。
【００１５】
また、本発明に係る半導体装置の他の製造方法は、半導体基板の上方に配線層を形成する工程と、前記半導体基板の裏面から前記配線層に達する貫通孔を形成する工程と、前記貫通孔の側面および底面と、前記半導体基板の裏面を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的に除去して前記貫通孔の底面において前記配線層を露出させる工程と、前記半導体膜の裏面上にのみ第１の導電膜を形成する工程と、前記貫通孔の側面および底面と、前記第１の導電膜を覆う第２の導電膜を形成して前記半導体基板の裏面から前記配線層に達する貫通電極を形成するとともに、前記第１および第２の導電膜からなり前記貫通電極に接続された裏面配線を前記半導体基板の裏面上に形成する工程と、前記裏面配線上に外部端子を形成する工程と、を含むことを特徴としている。
【発明の効果】
【００１６】
本発明の半導体装置によれば、貫通電極の膜厚は、熱応力等による貫通電極の剥離が問題とならない程度の厚さに制限される一方、裏面配線の膜厚は、外部端子との間で起る金属の相互拡散に起因する裏面配線の剥離が問題とならない程度の十分な厚さを確保することが可能となる。これにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる。
【図面の簡単な説明】
【００１７】
【図１】貫通電極を有する従来の半導体装置の構成を示す断面図である。
【図２】本発明の実施例１に係る半導体装置の構成を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施例１に係る半導体装置の製造方法を示す断面図である。
【図４】（ｄ）〜（ｆ）は本発明の実施例１に係る半導体装置の製造方法を示す断面図である。
【図５】（ｇ）〜（ｉ）は本発明の実施例１に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施例２に係る半導体装置の構成を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の実施例２に係る半導体装置の製造方法を示す断面図である。
【図８】（ｅ）〜（ｇ）は本発明の実施例２に係る半導体装置の製造方法を示す断面図である。
【図９】（ｈ）〜（ｊ）は本発明の実施例２に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施例２の変形例に係る半導体装置の構成を示す断面図である。
【図１１】本発明の実施例３に係る半導体装置の構成を示す断面図である。
【図１２】（ａ）〜（ｃ）は本発明の実施例３に係る半導体装置の製造方法を示す断面図である。
【図１３】（ｄ）〜（ｆ）は本発明の実施例３に係る半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施例であるＤＲＡＭの構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１９】
図２は、本発明の実施例１に係る半導体装置１の構造を示す断面図であり、貫通電極形成部を示したものである。半導体装置１は、例えばイメージセンサを構成している。シリコン単結晶等からなる半導体基板１０は、イメージセンサの本体を構成し、その表面には、フォトダイオード等の受光素子およびＣＭＯＳ回路等の回路素子１１が形成されている。半導体基板１０上には、多数の受光素子が画素数分だけ形成されており、外部に設けられるレンズ等の光学系によって撮像対象から発せられた光が受光素子の受光面に結像されるようになっている。受光素子は受光した光の強度に応じた光電変換信号を検知出力信号として出力する。そして、各受光素子の位置と検知出力信号から画像データが生成される。
【００２０】
半導体基板１０の上には、層間絶縁膜１２によって互いに絶縁分離された配線層１３ａ、１３ｂが形成されている。配線層１３ａおよび１３ｂはＡｌ等からなり、コンタクトプラグ１４を介して互いに接続されている。最上層の層間絶縁膜１２には、開口部が設けられ、この開口部から露出した配線層１３ｂには表面電極１５が接続される。表面電極１５は、例えばアルミ等からなり、他の半導体装置との間で信号の送受信を行うための接続端子を構成する。
【００２１】
貫通電極３０は、半導体基板１０および層間絶縁膜１２を貫通し、半導体基板１０の裏面から配線層１３ａに達している。貫通電極３０は、半導体基板１０および層間絶縁膜１２を貫通する円筒形状の貫通孔の内壁面にＴｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１およびＣｕからなるめっきシード層を形成した後、電界めっき法によりめっきシード層上にＣｕからなる導電膜を成膜することにより形成される。貫通電極３０は、熱応力が問題とならない程度の膜厚（例えば２〜４μｍ）で形成される。貫通電極３０は、例えば半導体装置１の外縁に沿って複数設けられていてもよい。
【００２２】
半導体基板１０の裏面には、貫通電極３０と連続的一体的に形成された裏面配線４０が設けられている。裏面配線４０は、貫通電極３０と同一の材料により形成され、貫通電極３０に電気的に接続される。裏面配線４０は、半導体基板１０の裏面上において貫通電極３０と外部端子５０との間を繋ぐ導体配線であり、任意のパターンニングが施される。貫通電極３０および裏面配線４０と、半導体基板１０との間には、これらを電気的に絶縁するシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）等からなる膜厚１〜３μｍの絶縁膜２０が設けられている。半導体基板１０の裏面は、ソルダーレジスト等の絶縁膜６０で覆われている。絶縁膜６０には、開口部が設けられ、この開口部から露出した裏面配線４０の表面には、外部端子５０が接続される。外部端子５０は、例えばＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＣｕ、ＳｕＺｎ、ＳｎＰｂ、ＡｕＳｎ等からなり、ボール半田の形態をなすものであってもよい。外部端子５０は、貫通電極３０の各々に対応して設けられ、半導体基板１０の裏面上において格子状に配列される。絶縁膜６０は、半導体装置１を実装基板に実装する際に行われるリフロー処理によって裏面配線４０に半田が流れ出すのを防止する。外部端子５０は、裏面配線４０および貫通電極３０を介して表面電極１５に電気的に接続される。これにより、半導体基板１０の裏面側から入出力信号の送受信が可能となる。
【００２３】
裏面配線４０は、少なくとも外部端子５０が接続される部分において、他の部分よりも膜厚が厚い（例えば７μｍ）厚膜部４０ａを有している。また、厚膜部４０ａの膜厚は、貫通電極３０の膜厚よりも厚くなっている。このように、外部端子５０の直下における裏面配線４０の膜厚を局所的に厚く形成しておくことにより、裏面配線を構成する金属（例えばＣｕ）と、外部端子５０を構成する金属（例えばＳｎＡｇ）とが相互拡散した場合でも、裏面配線４０の剥離を防止することができる。厚膜部４０ａが形成される領域は、裏面配線４０が外部端子５０と接続する部分に限られており、厚膜部４０ａの膜厚は、貫通電極３０の膜厚とは独立して制御することができる。貫通電極３０の膜厚も裏面配線とは独立して設定することが可能となり、熱応力等による剥離が問題とならない程度の膜厚に設定される。このように、本実施例に係る半導体装置１の構造によれば、一体的に形成された貫通電極と裏面配線とを有する半導体装置において、貫通電極の膜厚と裏面配線の膜厚を異ならしめることにより、すなわち、貫通電極の膜厚を制限しつつ裏面配線の膜厚を厚くすることにより、貫通電極の剥離の問題と、裏面配線の剥離の問題を同時に解消することが可能となる。
【００２４】
次に上記した構造を有する半導体装置１の製造方法について説明する。図１〜図３は、本発明の実施例１に係る半導体装置１の製造工程におけるプロセスステップ毎の断面図である。
【００２５】
はじめに、ＣＭＯＳ回路や受光素子等の回路素子形成工程、配線層形成工程、表面電極形成工程等の公知のイメージセンサチップの製造プロセスを経た半導体基板１０を用意する（図３（ａ））。
【００２６】
続いて、半導体基板１０の素子形成面に透明テープ又はガラス基板等のサポート材７０を接合する。次に、グラインダーによる研削処理又はＣＭＰ処理等により、半導体基板１０の裏面側を研削し、例えば厚さ１００μｍ程度となるまで半導体基板１０を薄化する（図３（ｂ））。
【００２７】
次に、半導体基板１０の裏面上にレジストを塗布した後、露光、現像処理を経て、貫通電極形成部に対応する領域に開口を有するレジストマスク（図示せず）を形成する。次に、ドライエッチング法により、レジストマスクの開口部から露出した半導体基板１０の裏面から半導体基板１０および層間絶縁膜１２をエッチングして、配線層１３ａに達する直径３０μｍ以上の円筒形状の貫通孔３０ａを形成する（図３（ｃ））。
【００２８】
次に、貫通孔３０ａ内部の側面および底面と、半導体基板１０の裏面とを覆うようにシリコン酸化膜（ＳｉＯ２）等からなる絶縁膜２０を形成する。絶縁膜２０は、シランガス（ＳｉＨ４）と酸素ガス（Ｏ２）の混合ガスを原料ガスとして用いた化学気相成長法（ＣＶＤ法）により形成することができる。尚、絶縁膜２０は、ＳｉＯ２膜に限らず、シリコン窒化膜（Ｓｉ３Ｎ４）であってもよく、この場合、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）の混合ガスを原料ガスとして用いる（図４（ｄ））。
【００２９】
次に、貫通孔３０ａの形成部に対応した部分に開口部を有するレジストマスク（図示せず）を半導体基板１０の裏面上に形成する。続いて、このレジストマスクを介して異方性のドライエッチング処理を行うことにより、貫通孔３０ａの底面に形成された絶縁膜２０のみを除去する。これにより、貫通孔３０ａの底面において配線層１３ａが露出する。貫通孔３０ａ内部の側面および半導体基板１０の裏面上には、絶縁膜２０が残る（図４（ｅ））。
【００３０】
次に、貫通孔３０ａの内部に対してのカバレージ性が良好なコリメートスパッタ、ＣＶＤ法等により、貫通孔３０ａ内部の側面および底面と半導体基板１０の裏面を覆うＴｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１を形成する。バリアメタル３１は、貫通電極３０および裏面配線４０の材料であるＣｕの半導体基板１０中への拡散を防止する。次に、同じくコリメートスパッタ法又はＣＶＤ法により、Ｃｕからなる膜厚１μｍ以下のめっきシード層３２をバリアメタル３１上に形成する。バリアメタル３１およびめっきシード層３２は、貫通電極３０の底面において配線層１３ａに接続される（図４（ｆ））。
【００３１】
次に、半導体基板１０の裏面に裏面配線４０のパターンに対応したレジストマスク８０を形成する。すなわち、レジストマスク８０は、貫通孔３０ａの形成部および裏面配線４０の形成部に対応する部分に開口部を有する。次に、電界めっき法により、レジストマスク８０の開口部において露出しているめっきシード層３２の上にＣｕからなる導電膜を形成する。電界めっき処理においては、めっきシード層３２に電極を取り付けて、めっき浴中に半導体基板を浸漬することによりめっきシード層３２の上に導電膜を形成する。これにより、貫通孔３０ａ内部の側面および底面を覆う貫通電極３０が形成され、半導体基板１０の裏面には、貫通電極３０に接続された裏面配線４０が形成される。かかる導電膜は、熱応力等による貫通電極３０の剥離が生じない程度の膜厚（例えば２〜４μｍ）で形成される。裏面配線４０は、このめっき工程において貫通電極３０と同時に形成されるので、その膜厚は貫通電極３０と同等となる（図５（ｇ））。
【００３２】
次に、レジストマスク８０をそのまま残しておき、半導体基板１０の裏面上に更にレジストマスク８１を形成する。レジストマスク８１は、裏面配線４０が外部端子５０と接続する部分を含む領域に開口部を有する。貫通孔３０ａの開口端面は、レジストマスク８１によって覆われる。次に、電界めっき法により、レジストマスク８１の開口部において露出した裏面配線４０の一部分にさらにＣｕからなる導電膜を形成する。これにより、レジストマスク８１の開口部において、他の部分よりも膜厚が厚い厚膜部４０ａが形成される。この２回目のめっき工程において厚膜部４０ａの膜厚が例えば７μｍ以上となるように導電膜が形成される（図５（ｈ））。
【００３３】
次に、レジストマスク８０、８１を除去した後、ドライエッチング法又はウェットエッチング法により半導体基板１０の裏面上の裏面配線４０を形成していない部分のめっきシード層３２およびバリアメタル３１を除去する。次に、裏面配線４０を覆うように、感光性を有するソルダーレジストを塗布し、これを選択的に露光することにより硬化して外部端子５０を形成する部分に開口部を有する絶縁膜６０を形成する。貫通孔３０ａの内部空間は、絶縁膜６０によって充填される。絶縁膜６０の開口部は、裏面配線４０の厚膜部４０ａ上に設けられる。次に、絶縁膜６０の開口部において露出している裏面配線４０の厚膜部４０ａ上にフラックスを塗布した後、マスクを用いてＳｎＡｇボール半田をマウントし、リフロー処理することにより厚膜部４０ａ上に外部端子５０を形成する。尚、ボール半田の組成はＳｎＡｇＣｕ、ＳｎＣｕ、ＳｕＺｎ、ＳｎＰｂ、ＡｕＳｎ等であってもよい。その後、半導体基板１０の素子形成面に貼り付けたサポート材７０を除去する。以上の各工程を経て半導体装置１が完成する。尚、必要に応じて、ダイシングにより半導体装置１を個片化し、これらを互いに積層する工程を含むこととしてもよい（図５（ｉ））。
【００３４】
このように、実施例１に係る半導体装置およびその製造方法によれば、裏面配線４０は、貫通電極３０と一体的に形成され、外部端子５０が接合される部分においてその他の部分よりも膜厚が厚い厚膜部４０ａが形成される。厚膜部４０ａは、追加のめっき工程により局所的に形成することができるので、貫通電極の膜厚に影響を与えることはない。すなわち、貫通電極３０の膜厚は、熱応力等による貫通電極の剥離が問題とならない程度の厚さに制限される一方、裏面配線４０の膜厚は、外部端子５０との間で起る金属の相互拡散に起因する裏面配線の剥離が問題とならない程度の十分な厚さを確保することが可能となる。つまり、実施例１に係る半導体装置およびその製造方法によれば、貫通通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる。また、実施例１に係る製造方法によれば、裏面配線４０の厚膜部４０ａは、膜厚を確保することが必要となる部分にのみ局所的に形成することができるので、めっき浴の交換サイクルの増加等に伴うコスト増加や工数の増加を最小限に抑えることができる。
【００３５】
（実施例２）
図６は、本発明の実施例２に係る半導体装置２の構造を示す断面図であり、貫通電極形成部を示したものである。半導体装置２は、実施例１に係る半導体装置１と同様、イメージセンサを構成している。
【００３６】
半導体基板１０の上には、層間絶縁膜１２によって互いに絶縁分離された配線層１３ａ、１３ｂが形成されている。配線層１３ａおよび１３ｂはＡｌ等からなり、コンタクトプラグ１４を介して互いに電気的に接続される。最上層の層間絶縁膜１２には、開口部が設けられ、この開口部から露出した配線層１３ｂには表面電極１５が接続される。表面電極１５は、例えばアルミ等からなり、他の半導体装置との間で信号の送受信を行うための接続端子を構成する。
【００３７】
貫通電極３０は、絶縁膜２０および２１、下地配線４１、半導体基板１０および層間絶縁膜１２を貫通し、半導体基板１０の裏面から配線層１３ａに達している。貫通電極３０は、半導体基板１０および層間絶縁膜１２を貫通する円筒形状の貫通孔の内壁面にＴｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１ｂを形成した後、バリアメタル３１ｂ上にＣｕからなる導電膜を成膜することにより形成される。貫通電極３０は、熱応力が問題とならない程度の膜厚（例えば２μｍ〜４μｍ）で形成される。貫通電極３０は、例えば半導体装置２の外縁に沿って複数設けられていてもよい。
【００３８】
半導体基板１０の裏面には、絶縁膜２０、バリアメタル３１ａ、下地配線４１、絶縁膜２１が積層され、絶縁膜２１上に貫通電極３０と連続的一体的に形成された裏面配線４０が設けられている。すなわち、裏面配線４０は、貫通電極３０と同一の材料により形成され、貫通電極３０に電気的に接続される。裏面配線４０は、半導体基板１０の裏面上において貫通電極３０と外部端子５０との間を繋ぐ導体配線であり、任意のパターンニングが施されている。
【００３９】
半導体基板１０の裏面には、絶縁膜２０と絶縁膜２１との間にＴｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１ａおよびＣｕ等からなる膜厚５μｍ以上の下地配線４１が設けられている。下地配線４１と貫通電極３０、下地配線４１と裏面電極４０、貫通電極３０と半導体基板１０は、絶縁膜２１によって絶縁され、下地配線４１と半導体膜１０は絶縁膜２０によって絶縁される。絶縁膜２０には、外部端子５０に対応する部分に開口部が設けられ、この開口部において裏面配線４０は下地配線４１に接続される。下地配線４１と裏面配線４０との接続部において、裏面配線４０の実質的な膜厚は、下地配線４１の膜厚と裏面配線４０単体の膜厚とを合計したものとみなすことができる。従って、裏面配線４０の外部端子５０が接続される部分において十分な膜厚を確保することが可能となる。
【００４０】
半導体基板１０の裏面は、ソルダーレジスト等の絶縁膜６０で覆われている。絶縁膜６０には、開口部が設けられ、この開口部から露出した裏面配線４０の表面には、外部端子５０が接続される。外部端子５０は、その直下に裏面配線４０と下地配線４１との接合部が位置することとなるように設けられる。外部端子５０は、例えばＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＣｕ、ＳｕＺｎ、ＳｎＰｂ、ＡｕＳｎ等からなり、ボール半田の形態をなすものであってもよい。外部端子５０は、貫通電極３０の各々に対応して設けられ、半導体基板１０の裏面上において格子状に配列される。絶縁膜６０は、半導体装置１を実装基板に実装する際に行われるリフロー処理によって裏面配線４０に半田が流れ出すのを防止する。外部端子５０は、裏面配線４０および貫通電極３０を介して表面電極１５に電気的に接続される。すなわち、半導体基板１０の裏面側から入出力信号の送受信が可能となる。
【００４１】
裏面配線４０単体の膜厚は、貫通電極３０の膜厚と同程度であるが、外部端子５０が接続される部分においては、下地配線４１に接続されることにより実質的な膜厚は７μｍ以上となる。このように、外部端子５０の直下における裏面配線４０の実質的な膜厚を厚くしておくことにより、裏面配線を構成する金属（例えばＣｕ）と、外部端子５０を構成する金属（例えばＳｎＡｇ）とが相互拡散した場合でも、裏面配線４０の剥離を防止することができる。本実施例に係る半導体装置２の構造によれば、貫通電極３０の膜厚は、裏面配線とは独立して設定することが可能となり、熱応力が問題とならない程度の膜厚で形成することが可能となる。すなわち、一体的に形成された貫通電極と裏面配線とを有する半導体装置において、貫通電極の剥離の問題と、裏面配線の剥離の問題を同時に解消することが可能となる。
【００４２】
次に上記した構造を有する半導体装置２の製造方法について説明する。図７〜図９は、本発明の実施例２に係る半導体装置２の製造工程におけるプロセスステップ毎の断面図である。
【００４３】
はじめに、ＣＭＯＳ回路や受光素子の形成工程、配線層形成工程、表面電極形成工程等の公知のイメージセンサチップの製造プロセスを経た半導体基板１０を用意する（図７（ａ））。
【００４４】
続いて、半導体基板１０の素子形成面に透明テープ又はガラス基板等のサポート材７０を接合する。次に、グラインダーによる研削処理又はＣＭＰ処理等により、半導体基板１０の裏面側を研削し、例えば厚さ１００μｍ程度となるまで半導体基板１０を薄化する（図７（ｂ））。
【００４５】
次に、半導体基板１０の裏面にシリコン酸化膜（ＳｉＯ２）等からなる絶縁膜２０を形成する。絶縁膜２０は、シランガス（ＳｉＨ４）と酸素ガス（Ｏ２）の混合ガスを原料ガスとして用いた化学気相成長法（ＣＶＤ法）により形成することができる。尚、絶縁膜２０は、ＳｉＯ２膜に限らず、シリコン窒化膜（Ｓｉ３Ｎ４膜）であってもよく、この場合、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）の混合ガスを原料ガスとして用いる。次に、スパッタ法、ＣＶＤ法等により、Ｔｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１ａを絶縁膜２０上に形成する。バリアメタル３１ａは、下地配線４１の材料であるＣｕの半導体基板１０中への拡散を防止する。次に、同じくスパッタ法又はＣＶＤ法により、Ｃｕからなる膜厚１μｍ以下のめっきシード層３２ａをバリアメタル３１ａ上に形成する。尚、バリアメタル３１ａおよびめっきシード層３２ａの形成する際には、コリメートスパッタなどのスパッタ法を用いることとしてもよい（図７（ｃ））。
【００４６】
次に、電界めっき法により、めっきシード層３２ａの上にＣｕからなる導電膜を形成し、膜厚５μｍ以上の下地配線４１を半導体基板１０の裏面全域に亘って形成する。電界めっき処理においては、めっきシード層３２ａに電極を取り付けて、めっき浴中に半導体基板を浸漬することにより導電膜を形成する（図７（ｄ））。
【００４７】
次に、半導体基板１０の裏面上にレジストを塗布した後、露光、現像処理を経て、貫通電極形成部に対応する領域に開口を有するレジストマスク（図示せず）を形成する。次に、ドライエッチング法又はウェットエッチング法等により、下地配線４１、バリアメタル３２ａ、絶縁膜２０、半導体基板１０および層間絶縁膜１２を順次エッチングして、配線層１３ａにまで達する直径３０μｍ以上の円筒形状の貫通孔３０ａを形成する（図８（ｅ））。
【００４８】
次に、レジストマスクを除去した後、半導体基板１０の裏面上の下地配線４１、貫通孔３０ａ内部の側面および底面を覆うように感光性絶縁樹脂をスピンコート塗布又はスプレー塗布し、これを硬化させ、膜厚１〜３μｍ程度の絶縁膜２１を形成する。尚、絶縁膜２１は、ＣＶＤ法等によって形成されるＳｉＯ２膜やＳｉ３Ｎ４膜であってもよい（図８（ｆ））。
【００４９】
次に、感光性絶縁樹脂からなる絶縁膜２１を選択的に露光し、現像することにより、貫通孔３０ａの底面および外部端子５０の形成領域における絶縁膜２１を選択的に除去する。これにより、貫通孔３０ａの底面において配線層１３ａが露出するとともに半導体基板１０の裏面の外部端子５０の形成領域において下地配線４１が露出する。貫通孔３０ａ内部の側面および半導体基板１０の裏面の他の部分には、絶縁膜２１が残る（図８（ｇ））。
【００５０】
次に、貫通孔３０ａの内部に対してのカバレージ性が良好なコリメートスパッタ法、又はＣＶＤ法等により、貫通孔３０ａ内部の側面および底面と半導体基板１０の裏面を覆うＴｉ、ＴａＮ、ＴｉＮ等からなるバリアメタル３１ｂを形成する。バリアメタル３１ｂは、貫通電極３０および裏面配線４０の材料であるＣｕの半導体基板１０中への拡散を防止する。次に、同じくコリメートスパッタ法又はＣＶＤ法により、Ｃｕからなる膜厚１μｍ以下のめっきシード層３２ｂをバリアメタル３１ａ上に形成する。バリアメタル３１ｂおよびめっきシード層３２ｂは、貫通電極３０の底面において配線層１３ａに接続されるとともに、半導体基板１０の裏面の外部端子５０の形成領域において下地配線４１に接続される（図９（ｈ））。
【００５１】
次に、半導体基板１０の裏面に裏面配線４０のパターンに対応したレジストマスク８０を形成する。レジストマスク８０は、貫通孔３０ａの形成部および裏面配線４０の形成部に対応する部分に開口部を有する。次に、電界めっき法により、レジストマスク８０の開口部において露出しているめっきシード層３２ｂの上にＣｕからなる導電膜を形成する。電界めっき処理においては、めっきシード層３２ｂに電極を取り付けて、めっき浴中に半導体基板を浸漬することにより導電膜を形成する。これにより、貫通孔３０ａ内部の側面および底面を覆う貫通電極３０が形成され、半導体基板１０の裏面には、貫通電極３０に接続された裏面配線４０が形成される。かかる導電膜は、熱応力等による貫通電極３０の剥離が生じない程度の膜厚（例えば２〜４μｍ）で形成される。裏面配線４０は、このめっき工程において貫通電極３０と同時に形成されるので、その膜厚は貫通電極３０と同等である。裏面配線４０は、外部端子５０の形成領域においてバリアメタル３１ａを介して下地配線４１に接続される（図９（ｉ））。
【００５２】
次に、レジストマスク８０を除去した後、ドライエッチング法又はウェットエッチング法により半導体基板１０の裏面上の裏面配線４０を形成していない部分のめっきシード層３２ｂおよびバリアメタル３１ｂを除去する。尚、バリアメタル３１ｂおよびめっきシード層３２ｂを形成する段階で、リフトオフ法等により予めこれらの膜をパターニングしておくことにより本エッチング工程を省略することが可能である。次に、裏面配線４０を覆うように、感光性を有するソルダーレジストを塗布し、これを選択的に露光することにより硬化して外部端子５０の形成領域に開口部を有する絶縁膜６０を形成する。貫通孔３０ａの内部空間は、絶縁膜６０によって充填される。絶縁膜６０の開口部は、裏面配線４０と下地配線４１との接合部上に設けられる。次に、絶縁膜６０の開口部において露出している裏面配線４０上にフラックスを塗布した後、マスクを用いてＳｎＡｇボール半田をマウントし、リフロー処理することにより裏面配線４０上に外部端子５０を形成する。尚、ボール半田の組成はＳｎＡｇＣｕ、ＳｎＣｕ、ＳｎＺｎ、ＳｎＰｂ、ＡｕＳｎ等であってもよい。その後、半導体基板１０の素子形成面に貼り付けたサポート材７０を除去する。以上の各工程を経て半導体装置２が完成する。尚、必要に応じて、ダイシングにより半導体装置２を個片化し、これらを互いに積層する工程を含むこととしてもよい（図９（ｊ））。
【００５３】
このように、実施例２に係る半導体装置およびその製造方法によれば、裏面配線４０は貫通電極３０と一体的に形成され、外部端子５０が接合される部分においては、下地配線層４１に接続されるので、かかる接合部分において裏面配線４０の実質的な膜厚を厚くすることができる。かかる構造によれば、貫通電極３０の膜厚に影響を及ぼすことなく裏面配線４０の実質的な膜厚を増加させることができる。従って、貫通電極３０の膜厚は、熱応力等による貫通電極の剥離が問題とならない程度の厚さに制限される一方、裏面配線４０の実質的な膜厚は、外部端子５０との間で起る金属の相互拡散に起因する裏面配線の剥離が問題とならない程度の十分な厚さを確保することが可能となる。すなわち、実施例２に係る半導体装置およびその製造方法によれば、貫通通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる。
【００５４】
図１０は、実施例２に係る半導体装置２の変形例である半導体装置２ａの断面図である。半導体装置２ａは、半導体基板１０の裏面上に形成された絶縁膜６０および絶縁膜２１をエッチングすることにより開口部９０を形成し、この開口部９０において下地配線４１が露出している。これにより、半導体装置２ａの放熱性が改善される。図１０に示すように、下地配線４１のうちフローティング電位となっている部分を露出させれば、ノイズ混入等による誤動作の問題はない。
【００５５】
（実施例３）
図１１は、本発明の実施例３に係る半導体装置３の構造を示す断面図であり、貫通電極形成部を示したものである。半導体装置３は、実施例１に係る半導体装置１と同様、イメージセンサを構成しており、その構造も半導体装置１と同様である。半導体装置１は、裏面配線４０が外部端子５０の直下においてのみ局所的に膜厚が厚くなっているのに対して実施例３に係る半導体装置３は、裏面配線４０全体の膜厚が貫通電極３０の膜厚よりも厚くなっている。他の構成については半導体装置１と同様であるので、その説明は省略する。
【００５６】
次に上記した構造を有する半導体装置３の製造方法について説明する。図１２〜図１３は、本発明の実施例３に係る半導体装置３の製造工程におけるプロセスステップ毎の断面図である。尚、半導体装置３の製造方法は、実施例１に係る図３（ａ）から図４（ｆ）に至る工程、すなわち貫通孔３０ａの内壁および半導体基板１０の裏面を覆うバリアメタルおよびめっきシード層を形成する工程までは、実施例１と同様であるのでその説明は省略する。
【００５７】
半導体基板１０に貫通孔３０ａを形成し、絶縁膜２０を形成し、貫通孔３０ａの底面の絶縁膜２０を除去した後、貫通孔３０ａの内壁および半導体基板１０の裏面を覆うようにバリアメタル３１ａおよびめっきシード層３２ａを形成する（図１２（ａ））。このとき、バリアメタル３１は、貫通孔３０ａの内部に対してのカバレージ性が良好なコリメートスパッタ、ＣＶＤ法により形成され、めっきシード層３２ａは、貫通孔３０ａの内部に対してのカバレージ性が上記手法よりも劣る通常のスパッタ法などにより形成することが好ましい。
【００５８】
次に、貫通孔３０ａの形成部に対応する部分に開口を有するレジストマスク（図示せず）を半導体基板１０の裏面上に形成する。その後、バリアメタルとの選択性が良好な硫酸水素カリウム／ペルオキソ二硫酸カリウム混合液等を用いたウェットエッチング処理により、貫通孔３０ａ内部の側面および底面に形成されためっきシード層３２ａのみを除去し、半導体基板１０の裏面上のめっきシード層３２ａを残す（図１２（ｂ））。
【００５９】
次に、電界めっき法により、半導体基板１０の裏面上のめっきシード層３２ｂの上にＣｕからなる導電膜を形成し、これによって膜厚３μｍ程度の裏面配線の下層部分４０ｂを形成する（図１２（ｃ））。
【００６０】
次に、貫通孔３０ａの内部に対してのカバレージ性が良好なコリメートスパッタ、ＣＶＤ法等により、貫通孔３０ａ内部の側面および底面に膜厚１μｍ以下のＣｕからなるめっきシード層３２ｂを形成する（図１３（ｄ））。
【００６１】
次に、半導体基板１０の裏面に裏面配線４０のパターンに対応したレジストマスク８０を形成する。すなわち、レジストマスク８０は、貫通孔３０ａの形成部および裏面配線４０の形成部に対応する部分に開口部を有する。次に、電界めっき法により、レジストマスク８０の開口部において露出している貫通孔３０ａ内部のめっきシード層３２ｂおよび裏面配線の下層部分４０ｂの上にＣｕからなる導電膜を形成する。これにより、貫通孔３０ａ内部の側面および側面を覆う貫通電極３０が形成され、半導体基板１０の裏面には、裏面配線の下層部分４０ｂの上に上層部分４０ｃが積層される。裏面配線４０は、下層部分４０ｂと上層部分４０ａからなり、その膜厚は、これら各層の膜厚を合計したもの（例えば７μｍ以上）となる。貫通電極３０は、熱応力等による貫通電極３０の剥離が生じない程度の膜厚（例えば２〜４μｍ）で形成される。（図１３（ｅ））。
【００６２】
次に、レジストマスク８０を除去した後、ドライエッチング法又はウェットエッチング法により半導体基板１０の裏面上の裏面配線４０のパターンを構成しない不要な導電膜を除去する。次に、裏面配線４０を覆うように、感光性を有するソルダーレジストを塗布し、これを選択的に露光することにより硬化して外部端子５０を形成する部分に開口部を有する絶縁膜６０を形成する。貫通孔３０ａの内部空間は、絶縁膜６０によって充填される。次に、絶縁膜６０の開口部において露出している裏面配線４０の上にフラックスを塗布した後、マスクを用いてＳｎＡｇボール半田をマウントし、リフロー処理することにより裏面配線４０上に外部端子５０を形成する。尚、ボール半田の組成はＳｎＡｇＣｕ、ＳｎＣｕ、ＳｕＺｎ、ＳｎＰｂ、ＡｕＳｎ等であってもよい。その後、半導体基板１０の素子形成面に貼り付けたサポート材７０を除去する。以上の各工程を経て半導体装置３が完成する。尚、必要に応じて、ダイシングにより半導体装置３は個片化され、これらを互いに積層する工程を含むこととしてもよい（図１３（ｆ））。
【００６３】
このように、実施例３に係る半導体装置およびその製造方法によれば、裏面配線４０は貫通電極３０と一体的に形成され、その全体の膜厚が貫通電極３０の膜厚よりも厚く形成される。裏面配線４０の膜厚は、貫通電極の形成前に下層部分４０ｂを形成しておくことにより調整されるので、貫通電極３０の膜厚とは独立して設定することが可能となる。これにより、貫通電極３０膜厚は、熱応力等による貫通電極の剥離が問題とならない程度の厚さに制限される一方、裏面配線４０の膜厚は、外部端子５０との間で起る金属の相互拡散に起因する裏面配線の剥離が問題とならない程度の十分な厚さを確保することが可能となる。つまり、実施例３に係る半導体装置およびその製造方法によれば、貫通通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる。
【００６４】
尚、上記各実施例においては、本発明をイメージセンサに適用した場合について説明したが、これに限定されるものではない。本発明は、例えば複数のＤＲＡＭコアが積層されて構成される積層ＤＲＡＭ（Dynamic Random Access Memory）に適用することも可能である。この場合、図１４に示すように、ＤＲＡＭコア２００上面には、配線層１３ｂに接続された外部端子１５ａが形成される。ＤＲＡＭコア２００の裏面には電極パッド５０ａが形成される。外部端子１５ａと電極パッド５０ａとは貫通電極３０を介して接続されている。積層ＤＲＡＭでは、上層の電極パッド５０ａと下層の外部端子１５ａとが接合されて積層される。
【符号の説明】
【００６５】
１０  半導体基板
１３ａ、１３ｂ  配線層
２０  絶縁膜
３０  貫通孔
３１  バリアメタル
４０  裏面配線
４０ａ  厚膜部
４０ｂ  下層部分
４０ｃ  上層部分
６０  絶縁膜
【図１】
2011096918.tif 000003
【図２】
2011096918.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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