(57)【要約】【課題】本発明は、疎水化処理を要することなく、フォトリソグラフィー技術による酸化シリコン膜のパターニングが可能な半導体素子の製造方法を提供することを目的とする。【解決手段】本発明は、基板上に形成された酸化シリコン膜上に機能層を形成する機能層形成工程と、上記機能層上に第１フォトレジストを塗布し、フォトリソグラフィー法により上記機能層および上記酸化シリコン膜をパターニングし、上記第１フォトレジストを除去する第１パターニング工程と、パターニングされた上記機能層上に第２フォトレジストを塗布し、フォトリソグラフィー法により上記機能層をさらにパターニングし、上記第２フォトレジストを除去する第２パターニング工程とを有し、上記機能層と上記第１フォトレジストおよび上記第２フォトレジストとの接触角が２０度以下であることを特徴とする半導体素子の製造方法を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された酸化シリコン膜上に機能層を形成する機能層形成工程と、
前記機能層上に第１フォトレジストを塗布し、フォトリソグラフィー法により前記機能層および前記酸化シリコン膜をパターニングし、前記第１フォトレジストを除去する第１パターニング工程と、
パターニングされた前記機能層上に第２フォトレジストを塗布し、フォトリソグラフィー法により前記機能層をさらにパターニングし、前記第２フォトレジストを除去する第２パターニング工程と
を有し、前記機能層と前記第１フォトレジストおよび前記第２フォトレジストとの接触角が２０度以下であることを特徴とする半導体素子の製造方法。
【請求項２】
前記酸化シリコン膜がゲート絶縁膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記機能層が半導体層であることを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
前記機能層が電極用導電膜であることを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトリソグラフィー技術による半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと称する場合がある。）等の半導体素子は、半導体層、電極、絶縁膜等から構成されており、これらの構成部材は半導体素子の製造過程においてフォトリソグラフィー技術によりパターニングされる（例えば特許文献１および特許文献２参照）。
【０００３】
一般的に半導体素子における絶縁膜等には酸化シリコン膜が用いられている。フォトリソグラフィー技術により酸化シリコン膜のパターニングを行う場合、酸化シリコン膜は表面エネルギーが高いため、酸化シリコン膜上にフォトレジストを塗布するとフォトレジストが弾かれてしまい、パターン不良の原因となる。
【０００４】
そこで、ウェハとフォトレジストとの密着性を向上させるために、フォトレジストの塗布前に、ウェハにＨＭＤＳ（ヘキサメチルジシラザン）処理を施すことが行われている（例えば特許文献３参照）。ＨＭＤＳ処理は、ＨＭＤＳを蒸気状にして塗布することでウェハ表面を疎水化する疎水化処理である。疎水化処理により表面エネルギーが低下するため、フォトレジストの塗布ムラ不良を防ぐことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２７３０３号公報
【特許文献２】特開２００１−３３２７４１号公報
【特許文献３】特開平１０−４１２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＨＭＤＳ処理には専用の加熱チャンバーが必要であり、大きな設備投資を要するという課題がある。
【０００７】
また、フォトリソグラフィー技術により半導体層、電極、絶縁膜等の構成部材のパターニングを各々行うと、層表面に不純物が付着するおそれがあり、特にキャリアが移動する層界面に不純物が存在すると、素子特性が低下するという問題がある。
【０００８】
本発明は、上記問題点に鑑みてなされたものであり、ＨＭＤＳ処理等の疎水化処理を要することなく、フォトリソグラフィー技術による酸化シリコン膜のパターニングが可能な半導体素子の製造方法を提供することを主目的とするものである。さらには、素子特性を向上させることが可能な半導体素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために、基板上に形成された酸化シリコン膜上に機能層を形成する機能層形成工程と、上記機能層上に第１フォトレジストを塗布し、フォトリソグラフィー法により上記機能層および上記酸化シリコン膜をパターニングし、上記第１フォトレジストを除去する第１パターニング工程と、パターニングされた上記機能層上に第２フォトレジストを塗布し、フォトリソグラフィー法により上記機能層をさらにパターニングし、上記第２フォトレジストを除去する第２パターニング工程とを有し、上記機能層と上記第１フォトレジストおよび上記第２フォトレジストとの接触角が２０度以下であることを特徴とする半導体素子の製造方法を提供する。
【００１０】
本発明によれば、酸化シリコン膜上に機能層を形成し、機能層上にフォトレジストを塗布して機能層および酸化シリコン膜のパターニングを行い、さらに機能層上にフォトレジストを塗布して機能層のパターニングを行うことで、所望のパターンに酸化シリコン膜および機能層を加工することができる。この際、機能層とフォトレジストとの接触角が所定の範囲であるため、フォトレジストの弾きを防ぐことができる。したがって、ＨＭＤＳ処理等の疎水化処理が不要であり、大掛かりな設備を要することなく、簡便な工程で酸化シリコン膜のパターニングを改善することが可能である。
また本発明によれば、酸化シリコン膜上にフォトレジストを直接塗布することがないので、酸化シリコン膜および機能層の界面に不純物が付着するのを防ぎ、酸化シリコン膜および機能層の界面状態を良好なものとし、素子特性を向上させることも可能である。
【００１１】
上記発明においては、上記酸化シリコン膜がゲート絶縁膜であることが好ましい。ゲート絶縁膜である酸化シリコン膜上に、機能層として半導体層や電極用導電膜を形成することで、本発明の半導体素子の製造方法を適用することが可能である。
【００１２】
また本発明においては、上記機能層が半導体層であることが好ましい。上述したように、酸化シリコン膜上に、機能層として半導体層を形成することで、本発明の半導体素子の製造方法を適用することが可能である。また、酸化シリコン膜がゲート絶縁膜であり、機能層が半導体層である場合であって、ボトムゲート型構造の場合、ゲート絶縁膜および半導体層の界面をキャリアが移動することになる。本発明によれば、酸化シリコン膜上にフォトレジストを直接塗布することがないので、フォトリソグラフィー技術によるゲート絶縁膜（酸化シリコン膜）表面の半導体層が形成される領域への影響をなくすことができる。したがって、ゲート絶縁膜および半導体層の界面状態を良好なものとし、素子特性を向上させることが可能となる。
【００１３】
さらに本発明においては、上記機能層が電極用導電膜であることも好ましい。上述したように、酸化シリコン膜上に、機能層として電極用導電膜を形成することで、本発明の半導体素子の製造方法を適用することが可能である。
【発明の効果】
【００１４】
本発明においては、酸化シリコン膜および機能層を連続して形成し、機能層上にフォトレジストを塗布して酸化シリコン膜および機能層のパターニングを行い、かつ、機能層とフォトレジストとの接触角が所定の範囲であり小さいので、ＨＭＤＳ処理等の疎水化処理を要することなく、フォトレジストの弾きを防ぎ、酸化シリコン膜の良好なパターニングが可能であるという効果を奏する。また、酸化シリコン膜上にフォトレジストを直接塗布することがないので、酸化シリコン膜および機能層の界面に不純物が付着するのを防ぎ、素子特性の向上を図ることが可能となるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体素子の製造方法の一例を示す工程図である。
【図２】本発明の半導体素子の製造方法の一例を示す工程図である。
【図３】本発明の半導体素子の製造方法の他の例を示す工程図である。
【図４】本発明の半導体素子の製造方法の他の例を示す工程図である。
【発明を実施するための形態】
【００１６】
以下、本発明の半導体素子の製造方法について詳細に説明する。
【００１７】
本発明の半導体素子の製造方法は、基板上に形成された酸化シリコン膜上に機能層を形成する機能層形成工程と、上記機能層上に第１フォトレジストを塗布し、フォトリソグラフィー法により上記機能層および上記酸化シリコン膜をパターニングし、上記第１フォトレジストを除去する第１パターニング工程と、パターニングされた上記機能層上に第２フォトレジストを塗布し、フォトリソグラフィー法により上記機能層をさらにパターニングし、上記第２フォトレジストを除去する第２パターニング工程とを有し、上記機能層と上記第１フォトレジストおよび上記第２フォトレジストとの接触角が２０度以下であることを特徴とするものである。
【００１８】
本発明の半導体素子の製造方法について図面を参照しながら説明する。
図１（ａ）〜（ｅ）および図２（ａ）〜（ｅ）は、本発明の半導体素子の製造方法の一例を示す工程図である。まず、ゲート電極１１Ｇおよび第２のゲート電極１２が形成された基板１上に酸化シリコン膜３（ここではゲート絶縁膜）を形成し、酸化シリコン膜３上に機能層４（ここでは半導体層１３）を形成する（図１（ａ））。次に、機能層４（半導体層１３）上に第１フォトレジスト５ａを塗布して第１フォトレジスト層を形成する（図１（ｂ））。この際、機能層４（半導体層１３）と第１フォトレジスト５ａとの接触角は２０度以下となっている。次いで、図示しないが第１フォトレジスト層を露光および現像して、第１フォトレジストパターン５ｂを形成する（図１（ｃ））。次いで、第１フォトレジストパターン５ｂの開口部に位置する機能層４（半導体層１３）および酸化シリコン膜３をエッチングする（図１（ｄ））。続いて、第１フォトレジストパターン５ｂを除去する（図１（ｅ））。このようにして第１パターニング工程を行う。
次に、パターニングされた機能層４（半導体層１３）上に第２フォトレジスト６ａを塗布して第２フォトレジスト層を形成する（図２（ａ））。この際、機能層４（半導体層１３）と第２フォトレジスト６ａとの接触角は２０度以下となっている。次いで、図示しないが第２フォトレジスト層を露光および現像して、第２フォトレジストパターン６ｂを形成する（図２（ｂ））。続いて、第２フォトレジストパターン６ｂの開口部に位置する機能層４（半導体層１３）をエッチングする（図２（ｃ））。その後、第２フォトレジストパターン６ｂを除去する（図２（ｄ））。このようにして第２パターニング工程を行う。
次に、半導体層１３に接するようにソース電極１１Ｓおよびドレイン電極１１Ｄを形成する（図２（ｅ））。これにより半導体素子１０が得られる。この半導体素子１０は、ボトムゲート・トップコンタクト型構造を有するＴＦＴである。
【００１９】
図３（ａ）〜（ｅ）および図４（ａ）〜（ｆ）は、本発明の半導体素子の製造方法の他の例を示す工程図である。まず、半導体層１３が形成された基板１上に酸化シリコン膜３（ここではゲート絶縁膜）を形成し、酸化シリコン膜３上に機能層４（ここではゲート電極用導電膜１１）を形成する（図３（ａ））。次に、機能層４（ゲート電極用導電膜１１）上に第１フォトレジスト５ａを塗布して第１フォトレジスト層を形成する（図３（ｂ））。この際、機能層４（ゲート電極用導電膜１１）と第１フォトレジスト５ａとの接触角は２０度以下となっている。次いで、図示しないが第１フォトレジスト層を露光および現像して、第１フォトレジストパターン５ｂを形成する（図３（ｃ））。次いで、第１フォトレジストパターン５ｂの開口部に位置する機能層４（ゲート電極用導電膜１１）および酸化シリコン膜３をエッチングする（図３（ｄ））。続いて、第１フォトレジストパターン５ｂを除去する（図３（ｅ））。このようにして第１パターニング工程を行う。
次に、パターニングされた機能層４（ゲート電極用導電膜１１）上に第２フォトレジスト６ａを塗布して第２フォトレジスト層を形成する（図４（ａ））。この際、機能層４（ゲート電極用導電膜１１）と第２フォトレジスト６ａとの接触角は２０度以下となっている。次いで、図示しないが第２フォトレジスト層を露光および現像して、第２フォトレジストパターン６ｂを形成する（図４（ｂ））。続いて、第２フォトレジストパターン６ｂの開口部に位置する機能層４（ゲート電極用導電膜１１）をエッチングし、ゲート電極１１Ｇを形成する（図４（ｃ））。その後、第２フォトレジストパターン６ｂを除去する（図４（ｄ））。このようにして第２パターニング工程を行う。
次に、ゲート電極１１Ｇを覆うように、酸化シリコン膜３と同位置に開口部を有するように、層間絶縁膜１５を形成する（図４（ｅ））。次いで、半導体層１３に接するようにソース電極１１Ｓおよびドレイン電極１１Ｄを形成する（図４（ｆ））。これにより半導体素子１０が得られる。この半導体素子１０は、トップゲート・トップコンタクト型構造を有するＴＦＴである。
【００２０】
本発明によれば、酸化シリコン膜上に機能層を形成し、機能層上にフォトレジストを塗布して機能層および酸化シリコン膜のパターニングを行い、さらに機能層上にフォトレジストを塗布して機能層のパターニングを行うことで、所望のパターンに酸化シリコン膜および機能層を加工することができる。機能層とフォトレジストとの接触角が所定の範囲であり小さいため、フォトレジストの弾きをなくし塗布ムラを防ぐことができる。したがって、酸化シリコン膜上にフォトレジストを直接塗布することがないので、ＨＭＤＳ処理等の疎水化処理が不要となり、大きな設備投資を要することなく、簡便で安価な工程により酸化シリコン膜のパターニングを改善することが可能である。
【００２１】
また本発明によれば、酸化シリコン膜上にフォトレジストを直接塗布することがないので、酸化シリコン膜および機能層の界面に不純物が付着するのを防ぎ、酸化シリコン膜および機能層の界面状態を良好なものとし、素子特性を向上させることも可能である。
特に、図２（ｅ）に示すボトムゲート・トップコンタクト型構造を有するＴＦＴにおいては、酸化シリコン膜３（ゲート絶縁膜）と機能層４（半導体層１３）との界面をキャリアが移動するため、良好なトランジスタ特性を得るには、酸化シリコン膜３（ゲート絶縁膜）および機能層４（半導体層１３）の界面状態や、酸化シリコン膜３（ゲート絶縁膜）表面の機能層４（半導体層１３）が形成される領域の表面状態が重要である。本発明においては、上述したように、酸化シリコン膜上にフォトレジストを直接塗布することがないので、酸化シリコン膜３（ゲート絶縁膜）表面の機能層４（半導体層１３）が形成される領域に不純物が付着するのを防ぎ、酸化シリコン膜３（ゲート絶縁膜）および機能層４（半導体層１３）の界面状態を良好なものとすることができる。その結果、オンオフ電流比、しきい値電圧Ｖｔｈ、移動度などのトランジスタ特性に優れる半導体素子を製造することが可能である。
【００２２】
以下、本発明の半導体素子の製造方法における各工程について説明する。
【００２３】
１．機能層形成工程
本発明における機能層形成工程は、基板上に形成された酸化シリコン膜上に機能層を形成する工程である。
以下、機能層、酸化シリコン膜および基板に分けて説明する。
【００２４】
（１）機能層
本発明において、機能層と第１フォトレジストおよび第２フォトレジストとの接触角は２０度以下である。上記接触角が上記範囲であることにより、フォトレジストの塗布ムラを効果的に防ぐことができる。
【００２５】
なお、上記接触角は、機能層表面に第１フォトレジストまたは第２フォトレジストを１．５マイクロリットル滴下し、滴下した液滴の形状を側面より観測し、液滴と機能層表面とのなす角を計測することにより測定したものである。
【００２６】
本発明において、第１パターニング工程では第１フォトレジストパターンの開口部に位置する機能層および酸化シリコン膜をエッチングし、第２パターニング工程では第２フォトレジストパターンの開口部に位置する機能層のみをエッチングすることから、機能層の材料は、第２パターニング工程において、酸化シリコン膜をエッチングすることなく、機能層の選択的なエッチングを可能とするものであることが好ましい。
【００２７】
機能層としては、半導体素子を構成する部材であり、パターニングが必要な部材であり、かつ、酸化シリコン膜上に形成される部材であり、さらには機能層と第１フォトレジストおよび第２フォトレジストとの接触角が所定の範囲となるものであれば特に限定されるものではなく、半導体素子の構造や用途等に応じて適宜選択される。具体的に、機能層としては、半導体層、電極用導電膜等が挙げられる。
【００２８】
中でも、機能層は半導体層であることが好ましい。酸化シリコン膜がゲート絶縁膜であり、機能層が半導体層である場合には、上述の図２（ｅ）に例示するようなボトムゲート・トップコンタクト型構造を有するＴＦＴを作製することができる。このようなボトムゲート・トップコンタクト型構造を有するＴＦＴにおいては、上述したように本発明の半導体素子の製造方法を適用することにより、酸化シリコン膜３（ゲート絶縁膜）と機能層４（半導体層１３）との界面状態を良好なものとし、素子特性を向上させることが可能である。
【００２９】
機能層として半導体層を形成する場合、半導体層に用いられる半導体材料としては、半導体層と第１フォトレジストおよび第２フォトレジストとの接触角が所定の範囲となるものであれば特に限定されるものではなく、無機半導体材料および有機半導体材料のいずれも使用することができる。
【００３０】
無機半導体材料としては、例えば、シリコン、酸化物等が挙げられる。シリコンとしては、ポリシリコン、アモルファスシリコンを用いることができる。酸化物としては、例えば、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化マグネシウム（ＭｇＯ）、酸化タングステン（ＷＯ）、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＧａＺｎＭｇＯ系、ＩｎＡｌＺｎＯ系、ＩｎＦｅＺｎＯ系、ＩｎＧａＯ系、ＺｎＧａＯ系、ＩｎＺｎＯ系を用いることができる。
【００３１】
有機半導体材料としては、例えば、π電子共役系の芳香族化合物、鎖式化合物、有機顔料、有機ケイ素化合物等を挙げることができる。より具体的には、ペンタセン、シリルエチン置換ペンタセンに代表されるペンタセン誘導体、アントラジチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体、ジナフトチエノチオフェン誘導体、チオフェン、ペリレン、フラーレン等の低分子系有機半導体材料、および、ポリピロール、ポリ（Ｎ−置換ピロール）、ポリ（３−置換ピロール）、ポリ（３，４−二置換ピロール）等のポリピロール類、ポリチオフェン、ポリ（３−置換チオフェン）、ポリ（３，４−二置換チオフェン）、ポリベンゾチオフェン等のポリチオフェン類、ポリイソチアナフテン等のポリイソチアナフテン類、ポリチェニレンビニレン等のポリチェニレンビニレン類、ポリ（ｐ−フェニレンビニレン）等のポリ（ｐ−フェニレンビニレン）類、ポリアニリン、ポリ（Ｎ−置換アニリン）等のポリアニリン類、ポリアセチレン等のポリアセチレン類、ポリジアセチレン、ポリアズレン等のポリアズレン類等の高分子系有機半導体材料を挙げることができる。さらに、上記有機半導体材料に有機ポリマーを混合して用いることができる。混合する有機ポリマーとしては、例えば、ポリスチレン、ポリスチレン誘導体、ポリメタクリル酸メチル樹脂類、ポリビニルカルバゾール類、ポリトリアリルアミン類が挙げられる。また、ここに挙げた有機ポリマー以外にも一般的な有機ポリマーを用いることができる。
【００３２】
機能層が電極用導電膜である場合、電極用導電膜は、例えば、ゲート電極やソース電極・ドレイン電極を形成するための導電膜として形成され得る。中でも、ゲート電極用導電膜であることが好ましい。この場合、上述の図４（ｆ）に例示するようなトップゲート・トップコンタクト型構造を有するＴＦＴを作製することができる。
【００３３】
機能層としてゲート電極用導電膜を形成する場合、ゲート電極用導電膜に用いられる導電性材料としては、ゲート電極用導電膜と第１フォトレジストおよび第２フォトレジストとの接触角が所定の範囲となるものであれば特に限定されるものではなく、例えば、Ａｌ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｔａ、Ｃｕ、Ｐｔ、Ｔｉ等の金属材料、グラフェン、カーボンナノチューブ等の炭素材料、ＰＥＤＯＴ／ＰＳＳ等の導電性高分子材料などが挙げられる。
【００３４】
また、機能層としてソース電極・ドレイン電極用導電膜を形成する場合、ソース電極・ドレイン電極用導電膜に用いられる導電性材料としては、ソース電極・ドレイン電極用導電膜と第１フォトレジストおよび第２フォトレジストとの接触角が所定の範囲となるものであれば特に限定されるものではなく、例えば、Ａｌ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｔａ、Ｃｕ、Ｐｔ、Ｔｉ、Ｎｂ、Ｍｏ、ＩＺＯ、ＩＴＯ、ＭｏＯｘ、ＮｉＯｘ、ＴｉＯｘ等の金属材料、グラフェン、カーボンナノチューブ等の炭素材料、ＰＥＤＯＴ／ＰＳＳ等の導電性高分子材料などが挙げられる。
【００３５】
機能層の形成方法としては、機能層の材料の種類に応じて適宜選択され、例えば、熱ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法や、真空蒸着法、スパッタリング法、イオンプレーティング法等のＰＶＤ法などの乾式法、および、スピンコート法、スプレーコート法、ロールコート法、ビードコート法、ディップコート法、ダイコート法、インクジェット法、ディスペンサ法、ブレードコート法、フレキソ印刷法、グラビア印刷法等の湿式法を用いることができる。中でも、酸化シリコン膜上に機能層形成用塗工液を塗布することは困難な場合があることから、乾式法が好ましく用いられる。
【００３６】
湿式法の場合、酸化シリコン膜表面での機能層形成用塗工液の塗布ムラを防ぐために、酸化シリコン膜と機能層形成用塗工液との接触角は２０度以下である必要がある。
なお、上記接触角の測定方法は、上述の機能層とフォトレジストとの接触角の測定方法と同様である。
【００３７】
機能層の厚みとしては、半導体素子の構造や用途等に応じて適宜選択される。例えば、機能層が半導体層である場合、機能層の厚みは５ｎｍ〜１０００ｎｍ程度で設定することができる。また例えば、機能層がゲート電極用導電膜やソース電極・ドレイン電極用導電膜である場合、機能層の厚みは３０ｎｍ〜５００ｎｍ程度で設定することができる。
【００３８】
（２）酸化シリコン膜
本発明において、酸化シリコン膜は半導体素子における絶縁膜であることが好ましい。中でも、酸化シリコン膜はゲート絶縁膜であることが好ましい。ゲート絶縁膜である酸化シリコン膜上に、機能層として半導体層や電極用導電膜を形成することで、本発明の半導体素子の製造方法を適用することが可能である。この場合、上述の図２（ｅ）に例示するようなボトムゲート・トップコンタクト型構造を有するＴＦＴや、上述の図４（ｆ）に例示するようなトップゲート・トップコンタクト型構造を有するＴＦＴを作製することができる。
【００３９】
酸化シリコン膜の形成方法としては、例えば、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法等のＣＶＤ法や、スパッタリング法等のＰＶＤ法などの乾式法が用いられる。
酸化シリコン膜の厚みとしては、半導体素子の構造や用途に応じて適宜選択されるものであり、例えば０．０１μｍ〜１０μｍ程度で設定することができ、好ましくは０．０５μｍ〜１μｍの範囲内である。
【００４０】
（３）基板
本発明に用いられる基板は、上記の機能層および酸化シリコン膜を支持するものである。
基板としては、半導体素子の用途等に応じて適宜選択される。基板の材料としては、例えば、ガラス、金属、セラミック、樹脂等が挙げられる。また、基板は、ガラス基板等の可撓性を有さないリジット基板であってもよく、樹脂フィルム等の可撓性を有するフレキシブル基板であってもよい。
【００４１】
２．第１パターニング工程
本発明における第１パターニング工程は、上記機能層上に第１フォトレジストを塗布し、フォトリソグラフィー法により上記機能層および上記酸化シリコン膜をパターニングし、上記第１フォトレジストを除去する工程である。
【００４２】
上記機能層と第１フォトレジストとの接触角は２０度以下である。なお、上記接触角については、上記「１．機能層形成工程」の項に記載したので、ここでの説明は省略する。
【００４３】
第１フォトレジストは、機能層上に塗布することができ、機能層と第１フォトレジストとの接触角が所定の範囲となるものであれば特に限定されるものではなく、一般的なものを用いることができる。第１フォトレジストは、ポジ型およびネガ型のいずれであってもよい。中でも、第１フォトレジストの除去し易さを考慮すると、ポジ型フォトレジストが好ましい。
【００４４】
第１フォトレジストの塗布方法としては、機能層上に塗布することができる方法であれば特に限定されるものではなく、例えば、スピンコート法、キャスティング法、ディップコート法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、スプレーコート法、フレキソ印刷法等が用いられる。
【００４５】
フォトリソグラフィー法による機能層および酸化シリコン膜のパターニングは、通常、まず、第１フォトレジストを塗布して形成される第１フォトレジスト層をパターン露光し、現像して第１フォトレジストパターンを形成し、次いで、第１フォトレジストパターンの開口部に位置する機能層および酸化シリコン膜をエッチングする方法が用いられる。
【００４６】
第１フォトレジスト層をパターン露光する方法としては、例えば、フォトマスクを介して露光する方法、レーザー描画法など、一般的な方法を用いることができる。
第１フォトレジスト層を現像する方法としては、例えば現像液を用いる方法を適用することができる。現像液としては、一般的に使用されている有機アルカリ系現像液を使用できる。また、現像液として、無機アルカリ系現像液や、第１フォトレジスト層の現像が可能な水溶液を使用することもできる。第１フォトレジスト層を現像した後は、水で洗浄するのが好ましい。
【００４７】
第１フォトレジストパターンの形状としては、目的とする酸化シリコン膜のパターン形状に応じて適宜選択される。
【００４８】
機能層および酸化シリコン膜をエッチングする際には、機能層のエッチングおよび酸化シリコン膜のエッチングを別々に行ってもよく同時に行ってもよい。通常、機能層のエッチングおよび酸化シリコン膜のエッチングは別々に行われる。機能層および酸化シリコン膜をエッチングする方法としては、ウェットエッチングおよびドライエッチングのいずれも適用することができる。
【００４９】
第１フォトレジストパターンを除去する方法としては、例えば、アセトン、トルエンなどの有機溶剤、剥離液等の薬液を用いる方法や、酸素プラズマ処理等により灰化（アッシング）する方法を適用することができる。中でも、半導体層へのダメージを低減できることから、有機溶剤、剥離液等の薬液を用いる方法が好ましい。剥離液としては、一般的に使用されている剥離液を使用できる。
【００５０】
３．第２パターニング工程
本発明における第２パターニング工程は、パターニングされた上記機能層上に第２フォトレジストを塗布し、フォトリソグラフィー法により上記機能層をさらにパターニングし、上記第２フォトレジストを除去する工程である。
【００５１】
上記機能層と第２フォトレジストとの接触角は２０度以下である。なお、上記接触角については、上記「１．機能層形成工程」の項に記載したので、ここでの説明は省略する。
【００５２】
第２フォトレジストは、機能層上に塗布することができ、機能層と第２フォトレジストとの接触角が２０度以下となるものであれば特に限定されるものではなく、一般的なものを用いることができる。第２フォトレジストは、ポジ型およびネガ型のいずれであってもよい。中でも、第２フォトレジストの除去し易さを考慮すると、ポジ型フォトレジストが好ましい。
【００５３】
フォトリソグラフィー法による機能層のパターニングは、通常、まず、第２フォトレジストを塗布して形成される第２フォトレジスト層をパターン露光し、現像して第２フォトレジストパターンを形成し、次いで、第２フォトレジストパターンの開口部に位置する機能層をエッチングする方法が用いられる。
【００５４】
第２フォトレジストパターンの形状としては、目的とする機能層のパターン形状に応じて適宜選択される。
なお、第２フォトレジストの塗布、第２フォトレジスト層の露光および現像、機能層のエッチング、第２フォトレジストパターンの除去等については、上記第１パターニング工程に記載のものと同様であるので、ここでの説明は省略する。
【００５５】
４．その他の工程
本発明においては、ボトムゲート・トップコンタクト型構造、ボトムゲート・ボトムコンタクト型構造、トップゲート・トップコンタクト型構造、トップゲート・ボトムコンタクト型構造のいずれも作製することが可能である。
中でも、酸化シリコン膜がゲート絶縁膜であり、機能層が半導体層であり、ボトムゲート・トップコンタクト型構造であることが好ましい。上述したように、図２（ｅ）に例示するようなボトムゲート・トップコンタクト型構造の場合、酸化シリコン膜３（ゲート絶縁膜）と機能層４（半導体層１３）との界面状態を良好なものとし、素子特性を向上させることができるからである。
【００５６】
酸化シリコン膜がゲート絶縁膜であり、機能層が半導体層である場合、図１（ａ）に例示するように、機能層形成工程前に、基板１上にゲート電極１１Ｇおよび第２のゲート電極１２が形成される。また、この場合、図２（ｅ）に例示するように、第２パターニング工程後に、半導体層１３に接するようにソース電極１１Ｓおよびドレイン電極１１Ｄが形成される。
【００５７】
ゲート電極としては、一般的なゲート電極と同様のものを用いることができ、上述の機能層としてゲート電極用導電膜を形成する場合の導電性材料を使用することができる。
上記導電性材料の成膜方法としては、例えば、プラズマＣＶＤ法、熱ＣＶＤ法、レーザーＣＶＤ法等のＣＶＤ法、真空蒸着法、スパッタリング法、イオンプレーティング法等のＰＶＤ法、電解メッキ法、浸漬メッキ法、無電解メッキ法、ゾルゲル法、有機金属分解（ＭＯＤ）法などを挙げることができる。また、パターニング方法としては、通常、フォトリソグラフィー法が用いられる。
ゲート電極の厚みとしては、３０ｎｍ〜５００ｎｍ程度で設定することができる。
【００５８】
第２のゲート電極としては、一般的なゲート電極と同様のものを用いることができる。
なお、第２のゲート電極に用いられる導電性材料、第２のゲート電極の形成方法および厚みについては、ゲート電極と同様とすることができるので、ここでの説明は省略する。
【００５９】
ソース電極およびドレイン電極としては、一般的なソース電極およびドレイン電極と同様のものを用いることができ、上述の機能層としてソース電極・ドレイン電極用導電膜を形成する場合の導電性材料を使用することができる。
上記導電性材料の成膜方法としては、例えば、プラズマＣＶＤ法、熱ＣＶＤ法、レーザーＣＶＤ法等のＣＶＤ法、真空蒸着法、スパッタリング法、イオンプレーティング法等のＰＶＤ法、電解メッキ法、浸漬メッキ法、無電解メッキ法、ゾルゲル法、有機金属分解（ＭＯＤ）法などを挙げることができる。また、スクリーン印刷法、フレキソ印刷法、マイクロコンタクトプリンティング法、インクジェット法、オフセット印刷法、グラビア印刷法等の印刷法を用いることもできる。パターニング方法としては、通常、フォトリソグラフィー法が用いられる。
ソース電極およびドレイン電極の厚みとしては、３０ｎｍ〜５００ｎｍ程度で設定することができる。
【００６０】
また、酸化シリコン膜がゲート絶縁膜であり、機能層がゲート電極用導電膜である場合、図３（ａ）に例示するように、機能層形成工程前に、基板１上に半導体層１３が形成される。また、この場合、図４（ｅ）に例示するように、第２パターニング工程後に、ゲート電極１１Ｇを覆うように、酸化シリコン膜３と同位置に開口部を有するように、層間絶縁膜１５が形成される。さらに、図４（ｆ）に例示するように、層間絶縁膜１５上に、半導体層１３に接するようにソース電極１１Ｓおよびドレイン電極１１Ｄが形成される。
【００６１】
半導体層としては、一般的な半導体層と同様のものを用いることができ、上述の機能層として半導体層を形成する場合の半導体材料を使用することができる。
半導体層の形成方法としては、ＣＶＤ法、ＰＶＤ法等の乾式法であってもよく、スピンコート法、ダイコート法、ロールコート法、バーコート法、ＬＢ法、ディップコート法、スプレーコート法、ブレードコート法、キャスト法等の湿式法であってもよい。
半導体層の厚みとしては、上記半導体材料の種類等に応じて所望の半導体特性が得られれば特に限定されるものではないが、１０００ｎｍ以下であることが好ましく、より好ましくは５ｎｍ〜３００ｎｍの範囲内、さらに好ましくは２０ｎｍ〜１００ｎｍの範囲内である。
【００６２】
層間絶縁膜としては、例えば、窒化シリコン膜、酸化シリコン膜等を用いることができる。
層間絶縁膜の形成方法としては、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法等のＣＶＤ法や、スパッタリング法等のＰＶＤ法などの乾式法が用いられる。
層間絶縁膜の厚みとしては、半導体素子の構造や用途に応じて適宜選択されるものであり、例えば０．０１μｍ〜１０μｍ程度で設定することができる。
【００６３】
ソース電極およびドレイン電極については、上述した通りである。
【００６４】
５．半導体素子
本発明の半導体素子の製造方法によって製造される半導体素子としては、例えば、トランジスタ、ダイオード等が挙げられる。中でも、半導体素子はＴＦＴであることが好ましい。上述したように、図２（ｅ）に例示するようなボトムゲート・トップコンタクト型構造を有するＴＦＴの場合、オンオフ電流比、しきい値電圧Ｖｔｈ、移動度などのトランジスタ特性に優れるＴＦＴを製造することが可能となる。
【００６５】
また、半導体素子がトランジスタまたはダイオードである場合、ボトムゲート・ボトムコンタクト型構造、ボトムゲート・トップコンタクト型構造、トップゲート・ボトムコンタクト型構造、トップゲート・トップコンタクト型構造のいずれを有するものであってもよい。中でも、上述したように、半導体特性を向上させることができることから、ボトムゲート・トップコンタクト型構造が好ましい。
【００６６】
また、本発明の半導体素子の製造方法により製造される半導体素子の用途としては、例えば、液晶表示装置、電気泳動表示装置、有機ＥＬ表示装置等を挙げることができる。
【００６７】
本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【実施例】
【００６８】
以下に実施例を示し、本発明をさらに詳細に説明する。
【００６９】
［実施例１］
まず、基板として厚さ０．７ｍｍのガラス基板を用意し、このガラス基板の片面に厚さ３００ｎｍの酸化シリコン膜をＲＦマグネトロンスパッタ法により成膜した。酸化シリコン膜の成膜にあたっては、酸化シリコンをターゲットとして用い、成膜雰囲気は酸素（Ｏ２）ガスと雰囲気とした。また、成膜圧力は０．３Ｐａとし、投入電力は２．０ｋＷとし、基板温度は室温とした。
【００７０】
次に、酸化シリコン膜が形成された絶縁性基板をスパッタ装置から取り出すことなく、連続して機能層として厚さ５０ｎｍのＩＧＺＯ（ＩｎＧａＺｎＯ）膜をＲＦマグネトロンスパッタ法により成膜した。ＩＧＺＯ膜の成膜にあたってはＩＧＺＯをターゲットとして用い、このとき成膜雰囲気はアルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスとの混合雰囲気（酸素ガスの割合は６２．５体積％）とし、成膜圧力０．２Ｐａ、投入電力０．５ｋＷ、基板温度室温の条件の下に成膜を行った。
【００７１】
次いで、機能層上に第１フォトレジストをスピンコート法で塗布した。機能層と第１フォトレジストとの接触角は１６．１度であった。続いて、フォトリソグラフィーにより第１フォトレジストパターンを形成した。次いで、市販のエッチング液を用いて機能層のウェットエッチングを行い、その後ドライエッチングにより酸化シリコン膜のエッチングを行い、その後アセトンに浸漬させて第１フォトレジストを剥離した。
【００７２】
次に、機能層上に第２フォトレジストをスピンコート法で塗布した。機能層と第２フォトレジストとの接触角は１６．１度であった。続いて、フォトリソグラフィーにより第２フォトレジストパターンを形成した。次いで、市販のエッチング液を用いて機能層のウェットエッチングを行い、その後アセトンに浸漬させて第２フォトレジストを剥離した。
【００７３】
［実施例２］
まず、基板として厚さ０．７ｍｍのガラス基板を用意し、このガラス基板の片面に厚さ３００ｎｍの酸化シリコン膜をＲＦマグネトロンスパッタ法により成膜した。酸化シリコン膜の成膜にあたっては、酸化シリコンをターゲットとして用い、成膜雰囲気は酸素（Ｏ２）ガスと雰囲気とした。また、成膜圧力は０．３Ｐａとし、投入電力は２．０ｋＷとし、基板温度は室温とした。
【００７４】
次に、酸化シリコン膜が形成された絶縁性基板をスパッタ装置から取り出すことなく、連続して機能層として厚さ１００ｎｍのＡｌ膜をＲＦマグネトロンスパッタ法により成膜した。Ａｌ膜の成膜にあたっては、Ａｌをターゲットとして用い、このとき成膜雰囲気はアルゴン（Ａｒ）ガス雰囲気とし、成膜圧力０．５Ｐａ、投入電力０．９ｋＷ、基板温度室温の条件の下に成膜を行った。
【００７５】
次いで、機能層上に第１フォトレジストをスピンコート法で塗布した。機能層と第１フォトレジストとの接触角は１５．１度であった。続いて、フォトリソグラフィーにより第１フォトレジストパターンを形成した。次いで、市販のエッチング液を用いて機能層のウェットエッチングを行い、その後ドライエッチングにより酸化シリコン膜のエッチングを行い、その後アセトンに浸漬させて第１フォトレジストを剥離した。
【００７６】
次に、機能層上に第２フォトレジストをスピンコート法で塗布した。機能層と第２フォトレジストとの接触角は１５．１度であった。続いて、フォトリソグラフィーにより第２フォトレジストパターンを形成した。次いで、市販のエッチング液を用いて機能層のウェットエッチングを行い、その後アセトンに浸漬させて第２フォトレジストを剥離した。
【００７７】
［比較例］
まず、基板として厚さ０．７ｍｍのガラス基板を用意し、このガラス基板の片面に厚さ３００ｎｍの酸化シリコン膜をＲＦマグネトロンスパッタ法により成膜した。酸化シリコン膜の成膜にあたっては、酸化シリコンをターゲットとして用い、成膜雰囲気は酸素（Ｏ２）ガスと雰囲気とした。また、成膜圧力は０．３Ｐａとし、投入電力は２．０ｋＷとし、基板温度は室温とした。
【００７８】
次に、酸化シリコン膜上に実施例１で用いた第１フォトレジストをスピンコート法で塗布した。酸化シリコン膜と第１フォトレジストとの接触角は２３．５度であった。続いて、フォトリソグラフィーにより第１フォトレジストパターンを形成した。次いで、ドライエッチングにより酸化シリコン膜のエッチングを行い、その後アセトンに浸漬させて第１フォトレジストを剥離した。
【００７９】
次に、酸化シリコン膜がパターニングされた絶縁性基板上に厚さ５０ｎｍのＩＧＺＯ（ＩｎＧａＺｎＯ）膜をＲＦマグネトロンスパッタ法により成膜した。ＩＧＺＯ膜の成膜にあたってはＩＧＺＯをターゲットとして用い、このとき成膜雰囲気はアルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスとの混合雰囲気（酸素ガスの割合は６２．５体積％）とし、成膜圧力０．２Ｐａ、投入電力０．５ｋＷ、基板温度室温の条件の下に成膜を行った。
【００８０】
次に、ＩＧＺＯ膜上に実施例１で用いた第２フォトレジストをスピンコート法で塗布した。ＩＧＺＯ膜と第２フォトレジストとの接触角は１６．１度であった。続いて、フォトリソグラフィーにより第２フォトレジストパターンを形成した。次いで、市販のエッチング液を用いて機能層のウェットエッチングを行い、その後アセトンに浸漬させて第２フォトレジストを剥離した。
【００８１】
比較例では、酸化シリコン膜上に第１フォトレジストをスピンコート法により塗布した際に、液の弾きによる塗布ムラが発生した。
【００８２】
［参考例］
フォトレジストに界面活性剤を添加し、酸化シリコン膜に対する濡れ性（酸化シリコン膜とフォトレジストとの接触角）を調整した。これらのフォトレジストを酸化シリコン膜上に塗布し、液弾きによる塗布ムラを確認した。結果を表１に示す。
【００８３】
【表１】
2011258777.tif 000003
【００８４】
表１より、膜とフォトレジストとの接触角が所定の値以下であれば、液弾きが発生しないことが確認された。これにより、機能層とフォトレジストとの接触角を所定の値以下とすることで、液弾きの発生を抑制できると推量される。
なお、上記のフォトレジスト（液１〜４）と実施例１の機能層（ＩＧＺＯ膜）および実施例２の機能層（Ａｌ膜）との接触角はいずれも２０度以下であり、液弾きは発生しなかった。
【符号の説明】
【００８５】
１  …  基板
３  …  酸化シリコン膜
４  …  機能層
１０  …  半導体素子
１１  …  ゲート電極用導電膜
１１Ｇ  …  ゲート電極
１１Ｓ  …  ソース電極
１１Ｄ  …  ドレイン電極
１２  …  第２のゲート電極
１３  …  半導体層
１５  …  層間絶縁膜
【図１】
2011258777.tif 000004
【図２】
2011258777.tif 000005
【図３】
2011258777.tif 000006
【図４】
2011258777.tif 000007