(57)【要約】【課題】発光サイリスタのゲート間を結合するショットキーバリアダイオードの特性が良好な自己走査型発光素子アレイを提供する。【解決手段】自己走査型発光素子アレイ１は、一次元に配列された複数個の発光サイリスタＳと、複数個の発光サイリスタＳ上に形成された層間絶縁膜１０と、層間絶縁膜１０上に形成された金属配線２０であって、層間絶縁膜１０に形成された配線接続孔１１を介して、発光サイリスタＳのゲート層３３のウェットエッチングされた部分とショットキー接合を形成し、複数個の発光サイリスタＳの隣接する発光サイリスタＳのゲート間を結合するショットキーバリアダイオードＳＢを構成する金属配線２０とを含む。【選択図】図１
2011044636.tif 000002
【特許請求の範囲】
【請求項１】
一次元に配列された複数個の発光サイリスタと、
前記複数個の発光サイリスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された金属配線であって、前記層間絶縁膜に形成された配線接続孔を介して、前記発光サイリスタのゲート層のウェットエッチングされた部分とショットキー接合を形成し、前記複数個の発光サイリスタの隣接する発光サイリスタのゲート間を結合するショットキーバリアダイオードを構成する金属配線と、
を含むことを特徴とする自己走査型発光素子アレイ。
【請求項２】
自己走査型発光素子アレイを構成する一次元に配列された複数個の発光サイリスタ上に形成された層間絶縁膜上に、配線接続孔が形成される位置に開口を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、反応性イオンエッチングによって、前記層間絶縁膜に前記発光サイリスタのゲート層を露出させる配線接続孔を形成する工程と、
前記レジスト膜または前記層間絶縁膜をマスクとして、ウェットエッチングによって、前記配線接続孔内に露出したゲート層の部分をエッチングする工程と、
前記層間絶縁膜上に金属配線を形成する工程であって、前記配線接続孔を介して、前記ゲート層のエッチングされた部分と前記金属配線とのショットキー接合を形成し、前記複数個の発光サイリスタの隣接する発光サイリスタのゲート間を結合するショットキーバリアダイオードを形成する工程と、
を含むことを特徴とする自己走査型発光素子アレイの製造方法。
【請求項３】
請求項２に記載の自己走査型発光素子アレイの製造方法であって、
前記配線接続孔を形成する工程では、さらに、前記反応性イオンエッチングによって前記発光サイリスタの電極を露出させる配線接続孔を形成し、
前記ゲート層をエッチングする工程では、前記電極も前記エッチングのマスクとして機能する、
ことを特徴とする自己走査型発光素子アレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイおよびその製造方法に関する。
【背景技術】
【０００２】
複数個の発光サイリスタが一次元に配列された構造を持ち、発光点を順次自己走査する機能を有する自己走査型発光素子アレイ（SLED: Self-scanning Light-emitting Device）が知られている（例えば特許文献１〜９を参照）。
【０００３】
特許文献２，３には、隣接する発光サイリスタのゲート間をダイオードで結合するダイオード結合方式の自己走査型発光素子アレイが記載されている。
【０００４】
特許文献４には、隣接する発光サイリスタのゲート間を結合する結合ダイオードとして、ショットキーバリアダイオードを用い、これにより動作電圧を引き下げる技術が記載されている。ショットキーバリアダイオードは、発光サイリスタのゲート層とＡｌ配線とのショットキー接合により構成される。
【０００５】
ショットキー接合の形成に関し、特許文献１０〜１５には、ショットキー接合を設ける箇所をエッチングすることが記載されている。また、特許文献１６には、ショットキー接合を形成する箇所を、フッ素元素を含有するプラズマにより処理することが記載されている。
【０００６】
なお、特許文献１７には、半導体装置のコンタクト孔を基板表面の内部までエッチングにより掘り下げることにより、コンタクトと基板との接触面積を増大させることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開平２−１４５８４号公報
【特許文献３】特開平２−２６３６６８号公報
【特許文献４】特開２００３−２４９６８１号公報
【特許文献５】特開２００５−２９７４２２号公報
【特許文献６】特開２００７−２５０８５３号公報
【特許文献７】特開２００７−２５０９６１号公報
【特許文献８】特開２００８−１０５２２１号公報
【特許文献９】特開２００８−２８４８１９号公報
【特許文献１０】特開昭５３−９９７７６号公報
【特許文献１１】特開昭５８−１９４３７３号公報
【特許文献１２】特開昭５９−２２４１７８号公報
【特許文献１３】特開平４−１６２６３６号公報
【特許文献１４】特開平４−１６３９２３号公報
【特許文献１５】特開平１０−２７０７２１号公報
【特許文献１６】特開平５−３６６２２号公報
【特許文献１７】特開平７−７８７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、発光サイリスタのゲート間をショットキーバリアダイオードで結合する方式の自己走査型発光素子アレイにおいては、ショットキーバリアダイオードの特性の向上が望まれている。例えば、発光素子アレイの動作の安定性等の観点より、ダイオードのオン電圧のばらつきを低減させたいという要望や、発光素子アレイの動作速度の向上等の観点より、ダイオードのオン電圧を小さくしたいという要望がある。
【０００９】
本発明は、発光サイリスタのゲート間を結合するショットキーバリアダイオードの特性が良好な自己走査型発光素子アレイおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、一次元に配列された複数個の発光サイリスタと、前記複数個の発光サイリスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線であって、前記層間絶縁膜に形成された配線接続孔を介して、前記発光サイリスタのゲート層のウェットエッチングされた部分とショットキー接合を形成し、前記複数個の発光サイリスタの隣接する発光サイリスタのゲート間を結合するショットキーバリアダイオードを構成する金属配線と、を含むことを特徴とする自己走査型発光素子アレイである。
【００１１】
請求項２に記載の発明は、自己走査型発光素子アレイを構成する一次元に配列された複数個の発光サイリスタ上に形成された層間絶縁膜上に、配線接続孔が形成される位置に開口を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして、反応性イオンエッチングによって、前記層間絶縁膜に前記発光サイリスタのゲート層を露出させる配線接続孔を形成する工程と、前記レジスト膜または前記層間絶縁膜をマスクとして、ウェットエッチングによって、前記配線接続孔内に露出したゲート層の部分をエッチングする工程と、前記層間絶縁膜上に金属配線を形成する工程であって、前記配線接続孔を介して、前記ゲート層のエッチングされた部分と前記金属配線とのショットキー接合を形成し、前記複数個の発光サイリスタの隣接する発光サイリスタのゲート間を結合するショットキーバリアダイオードを形成する工程と、を含むことを特徴とする自己走査型発光素子アレイの製造方法である。
【００１２】
請求項３に記載の発明は、請求項２に記載の自己走査型発光素子アレイの製造方法であって、前記配線接続孔を形成する工程では、さらに、前記反応性イオンエッチングによって前記発光サイリスタの電極を露出させる配線接続孔を形成し、前記ゲート層をエッチングする工程では、前記電極も前記エッチングのマスクとして機能することを特徴とする。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、発光サイリスタのゲート間を結合するショットキーバリアダイオードの特性が良好な自己走査型発光素子アレイを提供することができる。
【００１４】
請求項２に記載の発明によれば、発光サイリスタのゲート間を結合するショットキーバリアダイオードの特性が良好な自己走査型発光素子アレイの製造方法を提供することができる。
【００１５】
請求項３に記載の発明によれば、発光サイリスタの電極を露出させる配線接続孔を形成する場合であっても、ゲート層のウェットエッチングのための専用のマスクが必要とされない。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）の構成の一例を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】発光サイリスタの層構成を説明するための断面図である。
【図４】実施の形態に係るＳＬＥＤの製造方法の一例を示す工程図である。
【図５】実施の形態に係るＳＬＥＤのより具体的な例を示す等価回路図である。
【図６】具体例に係るＳＬＥＤを示す平面図である。
【図７】図６のＢ−Ｂ’断面図である。
【図８】具体例に係るＳＬＥＤの製造方法の一例を示す工程図である。
【図９】実施の形態に係るＳＬＥＤを含む光照射装置の構成の一例を示す概略図である。
【図１０】実施の形態に係るＳＬＥＤを含む画像形成装置の構成の一例を示す概略図である。
【図１１】ダイオードオン電圧の測定結果を示す図である。
【図１２】ダイオードオン電圧の測定結果を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に従って説明する。
【００１８】
［自己走査型発光素子アレイ］
図１は、本実施の形態に係る自己走査型発光素子アレイの構成の一例を示す平面図である。図２は、図１のＡ−Ａ’断面図である。自己走査型発光素子アレイ１（以下、「ＳＬＥＤ」と称す）は、複数個の発光サイリスタが一次元に配列された構造を持ち、発光点を順次自己走査する機能を有するものである。ＳＬＥＤ１は、同一の発光サイリスタが発光機能と発光点走査機能との両方の機能を果たすタイプ（非分離型と呼ばれる）であってもよいし、発光機能を果たす発光サイリスタと発光点走査機能を果たす発光サイリスタとが別々に設けられるタイプ（分離型と呼ばれる）であってもよい。
【００１９】
図１，２において、ＳＬＥＤ１は、複数個の発光サイリスタＳ１，Ｓ２，・・・と、層間絶縁膜１０と、金属配線２０とを含む。なお、図１では、層間絶縁膜１０は図示されていない。
【００２０】
発光サイリスタＳ１，Ｓ２，・・・は、一次元に配列されており、具体的には同一の基板上に形成される。非分離型の場合、発光サイリスタＳ１，Ｓ２，・・・は、発光機能と、発光点を走査する機能とを果たす。分離型の場合には、ＳＬＥＤ１は、発光サイリスタＳ１，Ｓ２，・・・とは別に、発光機能を果たす一次元に配列された複数個の発光サイリスタを有し、発光サイリスタＳ１，Ｓ２，・・・は、発光点を走査するスイッチ素子として機能する。なお、以下の説明では、発光サイリスタＳ１，Ｓ２，・・・を、特に区別する必要がない場合には、「発光サイリスタＳ」と総称する。
【００２１】
発光サイリスタＳは、図３に示されるように、半導体基板３０上に順に積層された、第１の導電型の第１の半導体層３１、第２の導電型の第２の半導体層３２、第１の導電型の第３の半導体層３３、第２の導電型の第４の半導体層３４を有する。第４の半導体層３４は、第３の半導体層３３が部分的に露出するよう、パターニングされて部分的に除去されている。半導体基板３０は例えばＧａＡｓ基板であり、半導体層３１〜３４は例えばＡｌＧａＡｓ層である。
【００２２】
一つの態様では、第１の導電型はｐ型であり、発光サイリスタＳは、ｐ型半導体基板上に、ｐ型半導体層（アノード層）、ｎ型半導体層（ｎ型ゲート層）、ｐ型半導体層（ｐ型ゲート層）、ｎ型半導体層（カソード層）が順に積層されたｐｎｐｎ構造を有する。ただし、第１の導電型はｎ型であってもよく、この場合、発光サイリスタＳは、ｎ型半導体基板上に、ｎ型半導体層（カソード層）、ｐ型半導体層（ｐ型ゲート層）、ｎ型半導体層（ｎ型ゲート層）、ｐ型半導体層（アノード層）が順に積層されたｎｐｎｐ構造を有する。
【００２３】
図１，２には、発光サイリスタＳの半導体積層体のうち、第３の半導体層（すなわち発光サイリスタＳのゲート層）３３の一部が示されている。図１，２の第３の半導体層３３は、図３の第４の半導体層３４が除去された領域Ａの第３の半導体層３３に対応する。
【００２４】
層間絶縁膜１０は、複数個の発光サイリスタＳ１，Ｓ２，・・・上に形成されており、例えばＳｉＯ２膜である。具体的には、層間絶縁膜１０は、発光サイリスタＳの半導体層と金属配線層２０との間に形成されている。
【００２５】
金属配線２０は、層間絶縁膜１０上に形成されている。金属配線２０は、例えば、アルミニウム（Ａｌ）またはＡｌを主成分とする材料により形成される。金属配線２０は、層間絶縁膜１０に形成された配線接続孔（コンタクトホール）１１を介して、発光サイリスタＳのゲート層３３とショットキー接合を形成し、隣接する発光サイリスタＳのゲート間を結合するショットキーバリアダイオードＳＢを構成する。
【００２６】
本実施の形態では、ショットキーバリアダイオードＳＢの特性向上等の観点より、ゲート層３３のショットキー接合が設けられる箇所、すなわちショットキー接合部３３ａは、ウェットエッチングされている。
【００２７】
金属配線２０は、互いに隣接する２つの発光サイリスタＳのうち一方の発光サイリスタＳのゲート層３３にショットキー接続され、他方の発光サイリスタＳのゲート層３３にオーミック接続され、２つの発光サイリスタＳのゲート間を接続する。図１，２では、金属配線２０は、コンタクトホール１１を介して一方（左側）の発光サイリスタＳのゲート層３３に接続され、コンタクトホール１２を介して他方（右側）の発光サイリスタＳのゲート層３３に設けられたオーミック電極（ゲート電極）３３ｂに接続されている。ゲート電極３３ｂは、例えば、金（Ａｕ）またはＡｕを主成分とする材料により形成される。
【００２８】
金属配線２０は、単一の金属層により構成される単層構造であってもよいし、複数の金属層が積層された複層構造であってもよい。また、金属配線２０は、ゲート層３３とショットキー接合を形成するショットキー電極と、当該ショットキー電極に接続される配線とを含む構成であってもよい。ゲート層３３とショットキー接合を形成する金属材料としては、例えば、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉなどが挙げられる。
【００２９】
具体的な一態様では、ＳＬＥＤ１は、さらに、第４の半導体層３４上に設けられた電極、当該電極に接続される層間絶縁膜１０上の信号配線、ゲート負荷抵抗を介してゲート層３３に接続される層間絶縁膜１０上の電源配線、半導体基板３０の裏面に設けられた電極などを含む。例えばｐｎｐｎ構造では、第４の半導体層３４上の電極はカソード電極であり、裏面の電極はアノード電極である。
【００３０】
図４は、本実施の形態に係るＳＬＥＤの製造方法の一例を示す工程図である。以下、図４を参照して、ＳＬＥＤ１の製造方法の一例を説明する。
【００３１】
まず、図４（ａ）に示されるように、同一基板上に一次元に配列された複数個の発光サイリスタＳ上に、層間絶縁膜１０を成膜する。
【００３２】
ついで、図４（ｂ）に示されるように、層間絶縁膜１０上に、例えばフォトリソグラフィ法によって、コンタクトホールを形成する箇所を指定するためのレジスト膜（レジストパターン）４０を形成する。具体的には、コンタクトホールが形成される位置に開口４１を有するレジストパターン４０を形成する。
【００３３】
ついで、図４（ｃ）に示されるように、レジストパターン４０をマスクとして、反応性イオンエッチング（ＲＩＥ）によって、層間絶縁膜１０に発光サイリスタＳのゲート層３３を露出させるコンタクトホール１１を形成する。
【００３４】
一つの態様では、当該工程において、さらに、上記ＲＩＥによって、発光サイリスタＳの電極を露出させるコンタクトホールを形成する。図４（ｃ）では、ゲート電極３３ｂを露出させるコンタクトホール１２が形成されている。この他にも、第４の半導体層３４上の電極（例えばカソード電極）を露出させるコンタクトホールなどが形成されてもよい。
【００３５】
ついで、図４（ｄ）に示されるように、レジストパターン４０をマスクとして、ウェットエッチングによって、コンタクトホール１１内に露出したゲート層３３の部分（すなわちショットキー接合部）３３ａをエッチングする。一つの態様では、エッチングの深さは０．１〜０．２μｍである。エッチャントとしては、特に限定されないが、例えば硫酸と過酸化水素水の混合液が用いられる。上記レジストパターン４０の代わりに、層間絶縁膜１０がエッチングマスクとして用いられてもよい。すなわち、図４（ｃ）の状態を保持したままウェットエッチングを行ってもよいし、図４（ｃ）の状態からレジストパターン４０を除去した後にウェットエッチングを行ってもよい。
【００３６】
発光サイリスタＳの電極上にもコンタクトホールが形成される態様では、当該電極もウェットエッチングのマスクとして機能する。すなわち、電極の上方もコンタクトホールが開いているが、電極が敷かれていることで、当該電極の下部はエッチングされない。したがって、電極用のコンタクトホールが形成されている場合でも、ショットキー接合部３３ａが選択的にエッチングされる。図４（ｄ）では、ゲート電極３３ｂがエッチングマスクとして機能する。
【００３７】
このように、ウェットエッチング工程において、コンタクトホール形成用のレジストパターン４０または層間絶縁膜１０がマスクとして使用されるので、ショットキー接合部をエッチングするための専用のレジストパターンの形成は不要である。
【００３８】
ついで、図４（ｅ）に示されるように、レジストパターン４０を除去した後、層間絶縁膜１０上に金属配線２０を形成する。この工程では、コンタクトホール１１を介して、ゲート層３３のエッチングされた部分３３ａと金属配線２０とのショットキー接合を形成し、複数個の発光サイリスタＳの隣接する発光サイリスタＳのゲート間を結合するショットキーバリアダイオードを形成する。また、金属配線２０は、コンタクトホール１２を介してゲート電極３３ｂに接続される。
【００３９】
具体的には、スパッタ法により基板全面に金属膜を成膜した後に、当該金属膜上にレジストパターンを形成してエッチングを行うことにより、金属膜をパターニングして金属配線２０を形成する。
【００４０】
図５は、本実施の形態に係るＳＬＥＤのより具体的な例を示す等価回路図である。図６は、具体例に係るＳＬＥＤを示す平面図である。図７は、図６のＢ−Ｂ’断面図である。以下、図５〜７を参照して、分離型を例にとって、ＳＬＥＤのより具体的な例を示す。
【００４１】
図５，６に示されるように、本例に係るＳＬＥＤ２は、発光点を走査するためのシフト部５１と、シフト部５１により発光点が走査される発光部５２とを含む。シフト部５１は、複数個の発光サイリスタ（以下、「スイッチ素子」と称す）Ｔ１，Ｔ２，・・・を含み、発光部５２は、複数個の発光サイリスタ（以下、「発光素子」と称す）Ｌ１，Ｌ２，・・・を含む。
【００４２】
スイッチ素子Ｔ１，Ｔ２，・・・のゲート間は、ショットキーバリアダイオードＳＢで結合されている。また、スイッチ素子Ｔ１，Ｔ２，・・・のゲートは、それぞれゲート負荷抵抗Ｒｇを介して電源配線（ＶＧＡライン）５３に接続されている。電源配線５３には電源電圧ＶＧＡが供給される。
【００４３】
スイッチ素子Ｔ１，Ｔ２，・・・のカソードには、複数の発光素子Ｌ１，Ｌ２，・・・を順次点灯可能な状態にするための転送信号が供給される信号配線が接続されている。図５の例では、奇数番目のスイッチ素子Ｔ１，Ｔ３，・・・には信号配線５４が接続されており、偶数番目のスイッチ素子Ｔ２，Ｔ４，・・・には信号配線５５が接続されている。信号配線５４には抵抗Ｒ１を介してクロック信号φ１が供給され、信号配線５５には抵抗Ｒ２を介してクロック信号φ２が供給される。
【００４４】
第１番目のスイッチ素子Ｔ１のゲートは、ダイオードＤＳを介して信号配線５５に接続されている。なお、図６においては、ダイオードＤＳおよび抵抗Ｒ１，Ｒ２は図示されていない。
【００４５】
発光素子Ｌ１，Ｌ２，・・・のゲートは、それぞれ対応するスイッチ素子Ｔ１，Ｔ２，・・・のゲートに接続されている。
【００４６】
発光素子Ｌ１，Ｌ２，・・・のカソードは、信号配線５６に接続されている。信号配線５６には、発光素子を点灯させるための、または発光素子の光量を制御するための点灯信号φＩが供給される。
【００４７】
図６に示されるように、ＳＬＥＤ２は、スイッチ素子Ｔ１，Ｔ２，・・・のカソード電極６１、発光素子Ｌ１，Ｌ２，・・・のカソード電極６２、スイッチ素子および発光素子に共通のゲート電極６３、およびゲート負荷抵抗Ｒｇの電極６４，６５を有する。カソード電極６１は信号配線５４または５５に接続され、カソード電極６２は信号配線５６に接続され、電極６５は電源配線５３に接続される。隣接するスイッチ素子のゲート間は、接続配線５７により接続される。具体的には、接続配線５７は、一方（左側）のスイッチ素子のゲート層７２ｃとショットキー接合を形成してショットキーバリアダイオードＳＢを形成するとともに、他方（右側）のスイッチ素子のゲート電極６３に接続される。ゲート層７２ｃのショットキー接合が形成される部分は、ウェットエッチングが施されている。接続配線５７は、ゲート負荷抵抗Ｒｇの電極６４にも接続される。
【００４８】
図７を参照すると、ＳＬＥＤ２は、ｐ型半導体基板７１と、この基板上に設けられた半導体積層体７２とを有する。半導体積層体７２は、ｐ型半導体基板７１上に順に積層された、ｐ型半導体層（アノード層）７２ａ、ｎ型半導体層（ｎ型ゲート層）７２ｂ、ｐ型半導体層（ｐ型ゲート層）７２ｃ、およびｎ型半導体層（カソード層）７２ｄを含む。これらの半導体層がパターニングされることにより、スイッチ素子Ｔ１，Ｔ２，・・・、ゲート負荷抵抗Ｒｇ、抵抗Ｒ１，Ｒ２、ダイオードＤＳ、および発光素子Ｌ１，Ｌ２，・・・が形成されている。半導体基板７１の裏面には、オーミック電極であるアノード電極７３が設けられている。
【００４９】
カソード層７２ｄ上には、スイッチ素子のカソード電極６１および発光素子のカソード電極６２が設けられており、ｐ型ゲート層７２ｃ上には、ゲート電極６３およびゲート負荷抵抗の電極６４，６５が設けられている。
【００５０】
これらの電極６１〜６５を覆うように層間絶縁膜７５が設けられており、この層間絶縁膜７５上に、電源配線５３、信号配線５４〜５６、および接続配線５７が設けられている。これらの配線５３〜５７は、それぞれ、層間絶縁膜７５に形成されたコンタクトホールを介して、対応する電極６１〜６５に接続されている。また、接続配線５７は、層間絶縁膜７５に形成されたコンタクトホールを介してｐ型ゲート層７２ｃとショットキー接合を形成し、ショットキーバリアダイオードＳＢを形成している。
【００５１】
上記ＳＬＥＤ２の動作を簡単に説明する。例えば、図５において、クロック信号φ２がローレベルであり、クロック信号φ１がハイレベル（０Ｖ）であり、スイッチ素子Ｔ２がオン状態であるとする。このとき、スイッチ素子Ｔ２のゲート電圧は、Ｖ０（約０Ｖ）となる。スイッチ素子Ｔ２の後段側のスイッチ素子Ｔ３，Ｔ４，Ｔ５，・・・のゲート電圧は、それぞれ、ショットキーバリアダイオードＳＢのオン電圧ＶＤ（約０．８Ｖ）だけ順に電圧降下するため、Ｖ０−ＶＤ，Ｖ０−２ＶＤ，Ｖ０−３ＶＤ，・・・となる。一方、スイッチ素子Ｔ２の前段側のスイッチ素子Ｔ１のゲート電圧は、ほぼ電源電圧ＶＧＡ（例えば−５Ｖ）と同じである。
【００５２】
次に、クロック信号φ２がハイレベル、クロック信号φ１がローレベルになると、スイッチ素子Ｔ２がオフとなり、次のスイッチ素子Ｔ３がオンとなる。このとき、クロック信号φ１のローレベルの電圧は、スイッチ素子Ｔ３のみがオンとなり、これ以外のスイッチ素子はオフ状態のままとなる範囲に設定される。例えば、クロック信号φ１のローレベルの電圧は、スイッチ素子Ｔ３のオンに必要な電圧（Ｖ０−ＶＤ−Ｖｄ）以下、かつスイッチ素子Ｔ５のオンに必要な電圧（Ｖ０−３ＶＤ−Ｖｄ）以上に設定される。なお、Ｖｄは発光サイリスタのゲート・カソード間のｐｎ接合の拡散電位である。
【００５３】
スイッチ素子Ｔ３がオン状態になると、スイッチ素子Ｔ３のゲート電圧は、Ｖ０（約０Ｖ）となる。そして、上記と同様に、スイッチ素子Ｔ３の後段側のスイッチ素子Ｔ４，Ｔ５，Ｔ６，・・・のゲート電圧は、それぞれＶ０−ＶＤ，Ｖ０−２ＶＤ，Ｖ０−３ＶＤ，・・・となり、スイッチ素子Ｔ３の前段側のスイッチ素子Ｔ２，Ｔ１のゲート電圧は、ほぼ電源電圧ＶＧＡ（例えば−５Ｖ）と同じになる。
【００５４】
このようにして、クロック信号φ１、φ２が、相補的に交互にローレベルとハイレベルとに切り替えられることにより、スイッチ素子Ｔ１，Ｔ２，Ｔ３，・・・が１個ずつ順番にオンになる。
【００５５】
走査の最初の段階では、クロック信号φ１がローレベル、クロック信号φ２がハイレベルに設定され、これにより１番目のスイッチ素子Ｔ１がオン状態になる。その後は、上述の通り、クロック信号φ１，φ２のローレベル、ハイレベルが交互に切り替えられることにより、スイッチ素子Ｔ２，Ｔ３，・・・が順番にオンされる。
【００５６】
ところで、スイッチ素子Ｔ１，Ｔ２，・・・のゲートはそれぞれ対応する発光素子Ｌ１，Ｌ２，・・・のゲートと接続されており、発光素子Ｌ１，Ｌ２，・・・のゲート電圧は、それぞれ対応するスイッチ素子Ｔ１，Ｔ２，・・・のゲート電圧と同じになる。したがって、例えばスイッチ素子Ｔ２がオン状態である場合、発光素子Ｌ２のゲート電圧はＶ０（約０Ｖ）となり、後段側の発光素子Ｌ３，Ｌ４，・・・のゲート電圧はそれぞれＶ０−ＶＤ，Ｖ０−２ＶＤ，・・・となり、前段側の発光素子Ｌ１のゲート電圧は電源電圧ＶＧＡとなる。
【００５７】
このようにオン状態のスイッチ素子は順次移動していき、スイッチ素子Ｔｎ（ｎ＝１，２，・・・）がオン状態のときに、当該スイッチ素子Ｔｎに対応する発光素子Ｌｎの点灯が点灯信号φＩによって制御される。具体的には、点灯信号φＩがローレベルにされると発光素子Ｌｎがオンとなり、点灯信号φＩがハイレベルにされると発光素子Ｌｎがオフとなる。このとき、点灯信号φＩのローレベルの電圧は、発光素子Ｌｎのみがオンとなり、これ以外の発光素子はオフ状態のままとなる範囲に設定される。例えば、点灯信号φＩのローレベルの電圧は、発光素子Ｌｎのオンに必要な電圧（Ｖ０−Ｖｄ）以下、かつ発光素子Ｌｎ＋１のオンに必要な電圧（Ｖ０−ＶＤ−Ｖｄ）以上に設定される。
【００５８】
なお、本例では２相の信号配線（クロックライン）を有する構成を例示したが、ＳＬＥＤ２は、３相以上のクロックラインを有する構成であってもよい。
【００５９】
図８は、具体例に係るＳＬＥＤの製造方法の一例を示す工程図である。以下、図８を参照して、具体例に係るＳＬＥＤ２の製造方法の一例を説明する。
【００６０】
まず、図８（ａ）に示されるように、ｐ型半導体基板７１上に、ｐ型半導体層（アノード層）７２ａ、ｎ型半導体層（ｎ型ゲート層）７２ｂ、ｐ型半導体層（ｐ型ゲート層）７２ｃ、およびｎ型半導体層（カソード層）７２ｄを、有機金属気相成長法（ＭＯＣＶＤ法）により積層する。ついで、これらの半導体層をエッチングして、スイッチ素子のカソード島の形成、発光素子のカソード島の形成、発光部およびシフト部の島とゲート負荷抵抗の島との分離などを行う。ついで、真空蒸着法およびリフトオフ法により、スイッチ素子のカソード電極６１、発光素子のカソード電極６２、ゲート電極６３、およびゲート負荷抵抗の電極６４，６５を形成する。そして、これらの電極６１〜６５を覆うように基板全面に層間絶縁膜７５を形成する。
【００６１】
ついで、図８（ｂ）に示されるように、層間絶縁膜７５上に、フォトリソグラフィ法によってコンタクトホール形成用のレジストパターン８０を形成する。このレジストパターン８０は、電極６１〜６５上に形成された開口８１〜８５と、ｐ型ゲート層７２ｃ上に形成された開口８６とを有する。なお、図８では、電極６３上の開口８３は見えていない。
【００６２】
ついで、図８（ｃ）に示されるように、レジストパターン８０をマスクとして、ＲＩＥによって層間絶縁膜７５にコンタクトホール９１〜９６を形成する。コンタクトホール９１〜９５はそれぞれ対応する電極６１〜６５を露出させるように形成され、コンタクトホール９６はｐ型ゲート層７２ｃを露出させるように形成される。なお、図８では、電極６３を露出させるコンタクトホール９３は見えていない。
【００６３】
ついで、図８（ｄ）に示されるように、レジストパターン８０および電極６１〜６５をマスクとして、ウェットエッチングを行い、コンタクトホール９６内に露出したｐ型ゲート層７２ｃの部分（ショットキー接合部）をエッチングする。
【００６４】
ついで、図８（ｅ）に示されるように、レジストパターン８０を除去した後に、層間絶縁膜７５上に、電源配線５３、信号配線５４〜５６、および接続配線５７を形成する。具体的には、スパッタ法により基板全面に金属膜を成膜した後に、当該金属膜上にレジストパターンを形成してエッチングを行うことにより金属配線パターンを形成する。このとき、コンタクトホール９６を介して、ｐ型ゲート層７２ｃのエッチングされた部分と接続配線５７とのショットキー接合が形成され、隣接するスイッチ素子のゲート間を結合するショットキーバリアダイオードＳＢが形成される。
【００６５】
［光照射装置］
上記本実施の形態に係るＳＬＥＤは、例えば光照射装置に用いられる。光照射装置は、例えば、ＳＬＥＤと、当該ＳＬＥＤを駆動する駆動部とを含む。駆動部は、ＳＬＥＤを駆動するための電力や制御信号をＳＬＥＤに供給する。このような光照射装置は、例えば、感光体等の像保持体に光を照射して画像を形成する、露光装置、画像書き込みヘッド、またはプリントヘッドとして利用される。ただし、光照射装置は、画像読み取り装置の光源など、他の用途に用いられてもよい。
【００６６】
図９は、本実施の形態に係るＳＬＥＤを含む光照射装置の構成の一例を示す概略図である。図９において、光照射装置１００は、基板１１０と、基板１１０上に設けられたＳＬＥＤ１２０と、基板１１０上に設けられた駆動部１３０とを有する。
【００６７】
ＳＬＥＤ１２０は、本実施の形態に係るものであればよいが、例えば図５〜７に示される構成を有する。
【００６８】
駆動部１３０は、ＳＬＥＤ１２０を駆動するものであり、例えば駆動回路である。駆動部１３０は、例えば、ＳＬＥＤ１２０の電源配線に電源電圧ＶＧＡを供給し、転送信号用の信号配線に転送信号φ１，φ２を供給し、点灯信号用の信号配線に点灯信号φＩを供給する。
【００６９】
光照射装置１００は、さらに、ＳＬＥＤ１２０から出射された光を像保持体等の表面に結像させるためのレンズ（例えばロッドレンズアレイ）、基板１１０を支持するハウジング、レンズを支持するととものＳＬＥＤ１２０を外部から遮蔽するホルダ、ハウジングをレンズ方向に加圧する板バネなどを含んでもよい。
【００７０】
また、光照射装置１００は、複数個のＳＬＥＤ１２０を含んでもよい。例えば、基板１１０上に複数個のＳＬＥＤ１２０が直線状に配置され、当該複数個のＳＬＥＤ１２０が基板１１０上の駆動部１３０により駆動される構成であってもよい。
【００７１】
［画像形成装置］
上記光照射装置は、例えば画像形成装置に用いられる。画像形成装置は、例えば、上記光照射装置と、当該光照射装置のＳＬＥＤからの光により画像が形成される像保持体とを有する。光照射装置の駆動部は、画像データに基づいてＳＬＥＤを駆動し、これにより当該画像データに応じた画像を像保持体に形成する。
【００７２】
図１０は、本実施の形態に係るＳＬＥＤを含む画像形成装置２００の構成の一例を示す概略図である。ここでは、画像形成装置２００は、電子写真装置であり、例えば、プリンタ、複写機、ファクシミリ装置などである。
【００７３】
図１０において、画像形成装置２００は、像保持体としての感光体２１０と、感光体２１０の表面を一様に帯電させる帯電装置２２０と、帯電された感光体２１０の表面を画像データに基づいて露光して静電潜像を形成する光照射装置（露光装置）２３０と、当該静電潜像をトナー像に現像する現像装置２４０と、当該トナー像を用紙等の印刷媒体Ｐに転写する転写装置２５０と、当該転写されたトナー像を印刷媒体Ｐ上に定着させる定着装置２６０とを含む。
【００７４】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変更することができる。
【実施例】
【００７５】
以下、本発明の実施例を示す。
【００７６】
ショットキー接合部をエッチングしたショットキーバリアダイオード（以下、「実施例のダイオード」と称す）と、ショットキー接合部をエッチングしないショットキーバリアダイオード（以下、「比較例のダイオード」と称す）とを作成し、それぞれのダイオードオン電圧を測定した。このとき、ショットキー接合部の面積を３種類に振って、３種類の実施例のダイオードと、３種類の比較例のダイオードとを作成した。各種類とも、複数個のダイオードを作成し、それぞれのダイオードのオン電圧を測定した。
【００７７】
実施例のダイオードは次のように作成した。ｐ型ＡｌＧａＡｓ半導体上にＳｉＯ２膜を成膜し、その上にコンタクトホール形成用の開口を有するレジストパターンを形成し、当該レジストパターンをマスクとして、ＲＩＥによりＳｉＯ２膜に半導体を露出させるコンタクトホールを形成した。つづいて、当該レジストパターンをマスクとして、硫酸と過酸化水素水の混合液によるウェットエッチングを行い、半導体のコンタクトホール内の部分を約０．１〜０．２μｍ程度エッチングした。そして、スパッタ装置によりＳｉＯ２膜上およびコンタクトホール内にＡｌ膜を形成した。この方法において、コンタクトホール形成用の開口を３種類に振ることによって、ショットキー接合部の面積が異なる３種類のダイオードを作成した。３種類の面積は、４μｍ２、１１μｍ２、４４μｍ２である。
【００７８】
比較例のダイオードの作成においては、殆ど上記と同様の工程であったが、ウェットエッチングを行わなかった。
【００７９】
図１１，図１２は、ダイオードオン電圧の測定結果を示す図である。
【００８０】
図１１において、横軸はショットキー接合部の面積を示し、縦軸はダイオードオン電圧を示す。面積毎にプロットされた丸印は、当該面積の実施例のダイオードのオン電圧の平均値を示し、丸印から延びる縦線は、オン電圧のばらつきの範囲（最小値から最大値までの範囲）を示す。面積毎にプロットされた四角印は、当該面積の比較例のダイオードのオン電圧の平均値を示し、四角印から延びる縦線は、オン電圧のばらつきの範囲を示す。
【００８１】
図１２において、横軸はショットキー接合部の面積を示し、縦軸はダイオードオン電圧の標準偏差を示す。面積毎にプロットされた丸印は、当該面積の実施例のダイオードのオン電圧の標準偏差を示し、面積毎にプロットされた四角印は、当該面積の比較例のダイオードのオン電圧の標準偏差を示す。
【００８２】
図１１から、実施例のダイオードのオン電圧は、比較例のダイオードのオン電圧より低いことが分かる。また、図１１，１２から、特にショットキー接合部の面積が大きい（１１μｍ２以上）場合に、実施例のダイオードの方が、比較例のダイオードと比較して、オン電圧のばらつきが小さいことが分かる。また、図１１から、比較例のダイオードではショットキー面積の変化によってオン電圧が大きく変化するが、実施例のダイオードではショットキー面積が変化してもオン電圧は殆ど変化しないことが分かる。したがって、実施例のダイオードでは、比較例のダイオードと比較して、コンタクトホールのサイズの製造ばらつきによるオン電圧への影響が小さいことが分かる。
【００８３】
このように、今回の測定結果では、ショットキー接合部のウェットエッチングによって、オン電圧が低減すること、オン電圧のばらつきが低減すること、ショットキー接合部の面積の変化によるオン電圧の変化が低減することが確認された。
【符号の説明】
【００８４】
１，２  自己走査型発光素子アレイ（ＳＬＥＤ）、Ｓ１，Ｓ２，・・・  発光サイリスタ、１０  層間絶縁膜、１１，１２  配線接続孔（コンタクトホール）、２０  金属配線、３３  第３の半導体層（ゲート層）、３３ａ  ショットキー接合部、３３ｂ  オーミック電極（ゲート電極）、４０  レジスト膜（レジストパターン）、４１  開口、ＳＢ  ショットキーバリアダイオード。
【図１】
2011044636.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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