(57)【要約】【課題】  アクティブマトリクス基板に形成される走査線、信号線の配線の構造を複雑化することなく、Ａｌヒロックを抑制し、かつ接続抵抗を低減して接続部の信頼性を向上する。【解決手段】  透明絶縁性基板１０上に薄膜トランジスタ１４及び画素部１３が形成されたアクティブマトリクス基板１を含むアクティブマトリクス型液晶表示装置において、薄膜トランジスタ１４のゲート電極１５及びこれに接続される走査線１１をＴｉＮ／Ｔｉ／Ａｌ構造、あるいは、ＴｉＮ／Ａｌ／Ｔｉ構造、さらには、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造とする。Ａｌ膜に接してＴｉ膜が存在することで、Ａｌ膜でのＡｌヒロックの発生を抑制する。また、最上層にＴｉＮ膜が存在し、このＴｉＮ膜には上層に透明導電膜が接していないことで、走査線端子部２２での表面腐食を抑制し、かつ接続抵抗の増加を抑制して信頼性を高める。【選択図】  図２
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【特許請求の範囲】
【請求項１】
透明絶縁性基板上に薄膜トランジスタ及び画素電極が形成されたアクティブマトリクス基板を含むアクティブマトリクス型液晶表示装置において、前記薄膜トランジスタのゲート電極及びこれに接続される走査線は、アルミニウム膜の上層と下層の少なくとも一方にチタン膜が形成され、かつ最上層には窒化チタン膜が形成された多層配線であり、前記走査線の上層側には前記窒化チタン膜に接した透明導電膜が形成されない構造を有し、前記走査線の端子部には前記窒化チタン膜が露呈され、かつ前記窒化チタン膜は窒素濃度が２５原子％以上であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
透明絶縁性基板上に薄膜トランジスタ及び画素電極が形成されたアクティブマトリクス基板を含むアクティブマトリクス型液晶表示装置において、前記薄膜トランジスタのソース電極、ドレイン電極及びこれに接続される信号線は、アルミニウム膜の下層、または上層と下層の両方にチタン膜が形成され、かつ最上層には窒化チタン膜が形成された多層配線であり、前記信号線の上層側には前記窒化チタン膜に接した透明導電膜が形成されない構造を有し、前記信号線の端子部には前記窒化チタン膜が露呈され、かつ前記窒化チタン膜は窒素濃度が２５原子％以上であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項３】
透明絶縁性基板上に薄膜トランジスタ及び画素電極が形成されたアクティブマトリクス基板を含むアクティブマトリクス型液晶表示装置において、前記薄膜トランジスタのゲート電極及びこれに接続される走査線は、アルミニウム膜の上層と下層の少なくとも一方にチタン膜が形成され、前記薄膜トランジスタのソース電極、ドレイン電極及びこれに接続される信号線は、アルミニウム膜の下層、または上層と下層の両方にチタン膜が形成され、かつ前記走査線と前記信号線の最上層には窒化チタン膜が形成された多層配線であり、前記走査線又は信号線の上層側には前記窒化チタン膜に接した透明導電膜が形成されない構造を有し、前記走査線及び前記信号線の端子部には前記窒化チタン膜が露呈され、かつ前記窒化チタン膜は窒素濃度が２５原子％以上であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された前記ソース電極及びドレイン電極とで構成される逆スタガ型薄膜トランジスタとして構成されていることを特徴とする請求項１ないし３のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項５】
前記走査線の多層配線構造膜は、下層から上層に向けて、アルミニウム膜、チタン膜、窒化チタン膜の構造であることを特徴とする請求項１，３，又は４に記載のアクティブマトリクス型液晶表示装置。
【請求項６】
前記走査線又は前記信号線の多層配線構造膜は、下層から上層に向けて、チタン膜、アルミニウム膜、窒化チタン膜の構造であることを特徴とする請求項１ないし４のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項７】
前記走査線又は前記信号線の多層配線構造膜は、下層から上層に向けて、チタン膜、アルミニウム膜、チタン膜、窒化チタン膜の構造であることを特徴とする請求項１ないし４のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項８】
前記アルミニウム膜は、アルミニウム、またはアルミニウムを主体とする合金で構成されていることを特徴とする請求項１ないし７のいずれかに記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は透明基板上に画素電極と薄膜トランジスタ（以下、ＴＦＴと略称する）を配列したアクティブマトリクス基板を備えるアクティブマトリクス型液晶表示装置に関し、特にその電極構造に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型液晶表示装置は、マトリクス配置された画素電極と、前記画素電極に印加する電圧を制御するために各画素電極に対応して設けられたＴＦＴとを備えるアクティブマトリクス基板を備えており、このアクティブマトリクス基板と対向基板との間に液晶を挟み込み、電極間に印加した電圧で液晶を駆動して表示を行う構成とされている。前記アクティブマトリクス基板は、例えば、基板と垂直方向に電界を形成する縦電界型の液晶表示装置の場合には、透明なガラス基板の表面上にＸ方向に延びる複数本の走査線をＹ方向に所要の間隔で配列する。また、これと直交するようにＹ方向に延びる複数本の信号線をＸ方向に所要の間隔で配列する。そして、前記走査線と信号線で囲まれる領域に透明電極で構成される画素電極が配置され、かつ各画素電極に対応してそれぞれＴＦＴが配置される。前記ＴＦＴはゲート電極が前記走査線に接続され、ドレイン電極が前記信号線に接続され、ソース電極が前記画素電極に接続される。したがって、走査線と信号線にそれぞれ所要の電流が通流されたときに、当該走査線と信号線が交差する位置のＴＦＴがオン動作し、画素電極に所要の電位を供給し、当該画素電極での表示を行うことになる。また、前記走査線の端部には走査線端子部が設けられ、前記信号線の端部には信号線端子部が設けられ、これらの走査線端子部及び信号線端子部には、駆動回路（ドライバ）に接続されているテープ状配線が接続される。
【０００３】
このようなアクティブマトリクス基板において、液晶表示装置の大型化、高密度化の要求に伴い、画素電極の寸法を微細化するとともに、走査線及び信号線や共通線を電気抵抗の低い材料、構造で構成することが要求される。また、その一方で、走査線、信号線、共通線の端部は走査線端子部、信号線端子部、共通線端子部として図外の駆動回路のテープ状配線に接続を行う必要がある。したがってこれらの端子部は水分の浸入により接続部の信頼性が低下しないように接続信頼性の高い材料で構成する必要がある。
【０００４】
このような要求から、例えば、特許文献１には、下層のアルミニウム（Ａｌ）と上層の窒化チタン膜（ＴｉＮ）からなる多層の配線構造が提案されている。この特許文献１に記載の配線構造では、下層のアルミニウムにより低抵抗化が図られ、上層の窒化チタン膜によりアルミニウムがプロセス中の薬液等に晒されて腐食することが防止でき、信頼性の高い接続構造を得ることが可能になる。しかしながら、このようなアルミニウムと窒化チタン膜の積層からなる配線構造では、プロセス中の熱工程でアルミニウムにＡｌヒロックが発生し易い。周知のように、Ａｌヒロックは、アルミニウムの表面に発生する突起状物であり、アルミニウムが熱処理により圧縮応力を受け、この応力緩和のためにアルミニウム原子が拡散することによって生じる。このＡｌヒロックの発生により、層間ショートのような不良を増大し、歩留り低下の要因となる。
【０００５】
Ａｌヒロックを防止する技術として、例えば、特許文献２に記載の技術がある。この特許文献２に記載の技術は、配線の多層構造として、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＯＮ／Ｔｉの構造膜とする。最上層のＴｉＮ膜は、反射防止及びコンタクト形成時にエッチング選択性をとるために、上層のＴｉ膜は接続抵抗低減膜として、Ａｌ膜は配線材料膜として、ＴｉＯＮはシリコンに対する拡散バリア膜として、下層のＴｉ膜は接続抵抗の低減膜として形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−１２０７８９号公報
【特許文献２】特開平７−５８１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前記特許文献２に記載の技術は、上層に設けたＴｉＮ膜と下層に設けたＴｉＯＮ膜とでＡｌ膜を挟み込むことで、Ａｌヒロック及びアロイピットの発生を防止している。しかしながら、特許文献２には、前記したＴｉＮ／Ｔｉ／Ａｌ／ＴｉＯＮ／Ｔｉの構造が有効であることが記載されているのみであり、これ以外の多層構造においてＡｌヒロック防止が有効であることについては特に記載されていない。そのため、配線を半導体層に接して形成しない場合、例えば、本発明が対象とする液晶表示装置のゲート電極のように、絶縁性基板上に直接配線構造を形成するような場合に、特許文献２に記載の多層構造が有効であるか否かは明確ではない。特に、下層のＴｉＯＮ膜は、シリコンに対する拡散バリア膜として機能しているが、絶縁性基板のように拡散バリア膜が不要とされる場合には、当該ＴｉＯＮ膜はいたずらに配線構造を複雑化させる要因となる。また、特許文献２に記載の範囲では、Ａｌ膜の上層のＴｉＮ膜とＴｉ膜、及び下層のＴｉＯＮ膜とＴｉ膜の各組み合わせ構造が有効であることは明らかであるが、これらの膜の一部を省略した場合に、開示されているような作用効果が期待できるものであるかは明確ではない。
【０００８】
本発明の目的は、各配線の構造を複雑化することなく、Ａｌヒロックを抑制し、かつ接続抵抗を低減して接続部の信頼性を向上したアクティブマトリクス型液晶表示装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明は、透明絶縁性基板上に薄膜トランジスタ及び画素電極が形成されたアクティブマトリクス基板を含むアクティブマトリクス型液晶表示装置において、前記薄膜トランジスタのゲート電極及びこれに接続される走査線は、アルミニウム膜の上層と下層の少なくとも一方にチタン膜が形成され、かつ最上層には窒化チタン膜が形成された多層配線であり、走査線の上層側には当該窒化チタン膜に接した透明導電膜が形成されない構造を有し、走査線の端子部には窒化チタン膜が露呈され、かつ前記窒化チタン膜は窒素濃度が２５原子％以上であることを特徴とする。また、薄膜トランジスタのソース電極、ドレイン電極及びこれに接続される信号線は、アルミニウム膜の下層、または上層と下層の両方にチタン膜が形成され、かつ最上層には窒化チタン膜が形成された多層配線であり、前記信号線の上層側には前記窒化チタン膜に接した透明導電膜が形成されない構造を有し、前記信号線の端子部には前記窒化チタン膜が露呈され、かつ前記窒化チタン膜は窒素濃度が２５原子％以上であることを特徴とする。本発明において、薄膜トランジスタは、ゲート電極と、ゲート電極を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された島状の半導体層と、半導体層上にチャネルギャップを隔てて形成されたソース電極及びドレイン電極とで構成される逆スタガ型薄膜トランジスタとして構成されていることが好ましい。さらに、前記走査線及び信号線の一部の多層配線構造膜は、例えば、ＴｉＮ／Ｔｉ／Ａｌ構造膜とする。あるいは、ＴｉＮ／Ａｌ／Ｔｉ構造膜とする。さらには、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜とする。また、ＡｌはＡｌまたはＡｌ合金とする。
【発明の効果】
【００１０】
本発明のアクティブマトリクス型液晶表示装置によれば、走査線又は信号線はＡｌ膜に接してＴｉ膜が存在することで、Ａｌ膜でのＡｌヒロックの発生を抑制する。ドレイン層に関してはＡｌ膜と半導体膜の間にＴｉ膜が存在することで、アロイピットの発生を抑制する。また、最上層にＴｉＮ膜が存在し、このＴｉＮ膜の上層には当該ＴｉＮ膜に接した状態で透明導電膜が形成されず、端子部においてはＴｉＮ膜が露呈され、かつＴｉＮ膜の窒素濃度が２５原子％以上であるので、走査線、信号線の各接続部における腐食を抑制し、接続部での接続抵抗を低下するとともに、その信頼性を高めることが可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態にかかるアクティブマトリクス基板の概略構成図。
【図２】図１のアクティブマトリクス基板の一画素領域と接続部の平面レイアウト図とそのＡＡ線、ＢＢ線、ＣＣ線の各拡大断面図。
【図３】第１の実施形態の製造工程１を示す図２と同様の図。
【図４】第１の実施形態の製造工程２を示す図２と同様の図。
【図５】第１の実施形態の製造工程３を示す図２と同様の図。
【図６】第１の実施形態の製造工程４を示す図２と同様の図。
【図７】多層配線構造とＡｌヒロックの個数の相関を示す図。
【図８】ＴｉＮの窒素含有％と抵抗増加量との相関を示す図。
【図９】端子部の接続抵抗のテスト方法と接続抵抗が増加した状態を示す図。
【図１０】本発明の第２の実施形態にかかるアクティブマトリクス基板の概略構成図。
【図１１】図１０のアクティブマトリクス基板の一画素領域と接続部の平面レイアウト図とそのＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の各拡大断面図。
【図１２】第２の実施形態の製造工程１を示す図１１と同様の図。
【図１３】第２の実施形態の製造工程２を示す図１１と同様の図。
【図１４】第２の実施形態の製造工程３を示す図１１と同様の図。
【図１５】第２の実施形態の製造工程４を示す図１１と同様の図。
【発明を実施するための形態】
【００１２】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明のアクティブマトリクス型液晶表示装置を縦電界型のアクティブマトリクス基板に適用した第１の実施形態の概略平面構成図である。また、図２はその一つの画素領域を示しており、同図（ａ）は平面レイアウト図であり、同図（ｂ）〜（ｄ）はＡＡ線、ＢＢ線、ＣＣ線の各断面図である。図１及び図２を参照すると、透明絶縁性基板１０上に、Ｘ方向に延長された複数本の走査線１１がＹ方向に所要の間隔で配置され、また、前記走査線１１と直交するようにＹ方向に延長された複数本の信号線１２がＸ方向に所要の間隔で配置されている。そして、前記走査線１１と信号線１２で囲まれた領域に画素部１３とＴＦＴ１４が形成されている。前記ＴＦＴ１４は、前記透明ガラス基板１０の表面上に前記走査線１１と同層に形成されたゲート電極１５と、前記走査線１１及びゲート電極１５を覆うように形成されたゲート絶縁膜１６と、前記ゲート絶縁膜１６上において前記ゲート電極に対向して形成されたアイランド状の半導体層１７と、前記半導体層１７上に形成され、かつ前記信号線１２と同層に形成された対をなすソース電極１８及びドレイン電極１９からなる逆スタガ型ＴＦＴとして構成される。さらにその上にパッシベーション膜２０が形成される。
【００１３】
また、前記画素部１３は、前記ゲート絶縁膜１６上に形成されたＩＴＯ等の透明電極からなる画素電極２１で構成される。前記画素電極２１の大部分は前記パッシベーション膜２０に形成された表示窓としての開口２１ａ内に露出され、この露出された領域が表示領域として構成される。そして、前記ゲート電極１５は前記走査線１１に、前記ドレイン電極１９は前記信号線１２に、前記ソース電極１８は画素電極２１に接続される。また、前記走査線１１の端部に設けられた走査線端子部２２は、前記ゲート絶縁膜１６及びバッシベーション膜２０に形成された開口２２ａにおいて前記走査線１１の端部が露出した構成とされる。同様に、前記信号線１２の端部に設けられた信号線端子部２３は、前記バッシベーション膜２０に形成された開口２３ａにおいて前記信号線の端部が露出した構成とされる。
【００１４】
ここで、前記ゲート電極１５と前記走査線１１は一体の多層配線構造として構成されており、この第１の実施形態では、下層のＡｌ膜１０１、その上層のＴｉ膜１０２、最上層のＴｉＮ膜１０３からなる、ＴｉＮ／Ｔｉ／Ａｌ構造膜とされている。前記ＴｉＮ膜１０３は１００ｎｍ、Ｔｉ膜１０２は５０ｎｍ、Ａｌ膜１０１は２００ｎｍの膜厚に形成されている。また、前記ソース電極１８とドレイン電極１９及び信号線１２は同じ多層配線構造として構成されており、この実施形態では、下層のＩＴＯ膜１１１、その上層のＣｒ膜１１２からなるＣｒ／ＩＴＯ構造膜とされている。ここでは前記走査線１１の一部の上層に前記透明電極、すなわちＩＴＯ膜１１１と同じ層で形成される信号線１１が存在しているが、前記ゲート絶縁膜１６が介在されているので当該ＩＴＯ膜１１１が走査線１１の最上層のＴｉＮ膜１０３に接してはいない。そして、前記画素電極２１と信号線端子部２３では上層のＣｒ膜１１２は部分的に除去されて下層のＩＴＯ膜１１１のみで構成されており、これにより画素電極２１では透明性が確保され、信号線端子部２３では電気接続の信頼性が確保される。前記ＩＴＯ膜１１１は５０ｎｍ、Ｃｒ膜１１２は２００ｎｍの膜厚に形成されている。
【００１５】
図３〜図６はそれぞれその主要な工程における図２と同様の図である。先ず、図３に示すように、ガラス等の透明絶縁性基板１０上に、スパッタリング法により、順次Ａｌ膜１０１とＴｉ膜１０２とＴｉＮ膜１０３を積層したＴｉＮ／Ｔｉ／Ａｌ構造膜を形成する。膜厚は前記したように、ＴｉＮ／Ｔｉ／Ａｌ＝１００ｎｍ／５０ｎｍ／２００ｎｍである。そして、第１ＰＲ（フォトレジスト）工程において前記ＴｉＮ／Ｔｉ／Ａｌ構造膜上に所要のパターンの第１のフォトレジスト膜を形成し、露光、現像した上で、当該第１のフォトレジストをマスクにして前記ＴｉＮ／Ｔｉ／Ａｌ構造膜をドライエッチングしてゲート電極１５及び走査線１１を形成する。
【００１６】
ここで、前記ＴｉＮ膜１０３は、反応性スパッタリング法により形成し、ＡｒガスとＮガスとの流量比を調整し、窒素が２５原子％以上含まれるようにする。例えば、圧力０．８Ｐａ、Ａｒガス流量２２５ｓｃｃｍ、Ｎ2ガス流量１５０ｓｃｃｍ、ＤＣ放電電力１６ＫＷ、基板温度１５０℃、ギャップ１１５ｍｍの成膜条件で行うことにより、窒素が２５原子％以上含まれたＴｉＮ膜１０３を成膜することが可能である。
【００１７】
次いで、図４に示すように、全面にゲート絶縁膜１６としてＳｉＮ膜を４００ｎｍの厚さに形成する。その上に真性ａ−Ｓｉ膜１２１を２５０ｎｍの厚さに、その上にオーミック層としてリンを含むｎ+型ａ−Ｓｉ膜１２２を５０ｎｍの厚さにそれぞれプラズマＣＶＤ法により形成する。そして、第２ＰＲ工程において第２のフォトレジスト膜を所要のパターンに形成し、露光、現像した上で、当該第２のフォトレジストをマスクにして前記ｎ+型ａ−Ｓｉ膜１２１、真性ａ−Ｓｉ膜１２２を順次ドライエッチングを行い、前記ゲート電極１５の直上に前記ゲート絶縁膜１６を介してアイランド状の半導体層１７を形成する。
【００１８】
次いで、図５に示すように、全面に図２に示した透明電極としてのＩＴＯ膜１１１を５０ｎｍの厚さに、さらにその上にＣｒ膜１１２を２００ｎｍの厚さに順次スパッタ法により形成する。そして、第３のフォトレジスト膜を所要のパターンに形成し、露光、現像した上で、前記Ｃｒ膜１１２とＩＴＯ膜１１１をウェットエッチングし、画素電極２１、前記画素電極２１と一体のソース電極１８、ドレイン電極１９、及び前記ドレイン電極１９と一体の信号線１２を形成する。
【００１９】
その上で、前記ソース電極１８及びドレイン電極１９をマスクにして、ｎ+型ａ−Ｓｉ膜１２２をドライエッチングする。このエッチングにより、前記半導体層１７においては、前記ドレイン電極１９及びソース電極１８の間のｎ+型ａ−Ｓｉ膜１２２がエッチングされてチャネルギャップが形成され、また前記ドレイン電極１９及びソース電極１８の直下にｎ+ 型ａ−Ｓｉ膜１２２のオーミック層が形成される。これにより、前記ＴＦＴ１４が形成される。
【００２０】
次いで、図６に示すように、プラズマＣＶＤ法により、全面にパッシベーション膜２０としてＳｉＮ膜を形成する。しかる上で、第４ＰＲにより、前記画素電極２１、走査線端子部２２、信号線端子部２３の各パッシベーション膜２０を選択的に除去して開口２１ａ，２２ａ，２３ａを形成する。さらに、前記走査線端子部２２では開口２２ａを形成する際に前記ゲート絶縁膜１６を除去する。これにより、図２に示したように、走査線端子部２２ではパッシベーション膜２０及びゲート絶縁膜１６の開口２２ａ内に走査線１１の端部が露出され、走査線端子部２２が形成される。また、前記画素部１３、信号線端子部２３では、前記パッシベーション膜２０の開口２１ａ，２３ａに露出されている前記Ｃｒ膜１１２を除去し、下層のＩＴＯ膜１１１を露出する。これにより、画素部１３及び信号線端子部２３が形成される。
【００２１】
しかる上で、図示は省略するが、マトリクス配列された画素配列領域のパッシベーション膜２０上に配向膜を形成し、アクティブマトリクス基板が完成される。さらに、前記アクティブマトリクス基板上に所要の間隔で対向基板を対向配置し、両者の間隔を封止して液晶を充填することによりアクティブマトリクス型液晶表示装置が完成される。また、アクティブマトリクス基板１０の周辺部に配置されている走査線端子部２２、信号線端子部２３に対して駆動回路のテープ状端子を接続することでアクティブマトリクス型液晶表示装置への電力供給が可能になり、液晶表示が可能になる。
【００２２】
以上のように、本発明の第１の実施形態では、ゲート電極１５及び走査線１１を構成する多層配線として、ＴｉＮ／Ｔｉ／Ａｌ構造膜を用いているので、Ａｌヒロックの発生を抑制する効果が高められる。図７は従来の特許文献１に記載のＴｉＮ／Ａｌ構造膜と、本発明のＴｉＮ／Ｔｉ／Ａｌ構造膜とにおけるＡｌヒロックの発生個数を比較した例である。ここでは、それぞれの多層配線を形成した後に、窒素ガス雰囲気で３００℃、１時間の熱処理を行った後、配線面積１ｍｍ平方内に目視により観察されたＡｌヒロックの個数を示している。第１公報に記載の構造では、１ｍｍ平方当たり、６４１０個のＡｌヒロックが確認されているが、本実施形態では、１〜２６個のＡｌヒロックが確認されているのみである。なお、同図には、ＴｉＮ／Ｔｉ／Ａｌ構造膜の各膜厚を相違させた場合のＡｌヒロックの個数についても示している。このように、第１の実施形態では、走査線としてＴｉＮ／Ｔｉ／Ａｌ構造膜を採用することで、走査線におけるＡｌヒロックの発生を極めて有効に抑制することが可能である。これは、ＴｉをＴｉＮとＡｌの間に形成すると、ＴｉＮでは不十分である物理的ヒロック抑制効果が向上することが理由であると推測される。ここで、ＴｉＮ膜の膜厚を大きくすれば、Ａｌヒロックの抑制効果が高められることが判る。また、Ｔｉ膜の膜厚を増大してもＡｌヒロックの抑制効果が高められることが判る。
【００２３】
また、前記ＴｉＮ／Ｔｉ／Ａｌ構造膜において、最上層のＴｉＮにより、走査線端子部での電気接続の信頼性が向上する。すなわち、図８は、ＴｉＮ／Ｔｉ／Ａｌ構造膜からなる走査線において、ＴｉＮ膜の窒素含有％を相違したときの走査線端子部での接続抵抗の違いを示す図である。この走査線端子部２２の接続抵抗は、図９（ａ）に模式的な配線構成図を、図９（ｂ）にそのＥＥ線に沿う断面図を示すように、前記走査線端子部２２と同一規格でテスト用の複数個、ここでは２０００個のダミー走査線端子部２２を配列したテスト端子ＴＥＧを形成し、当該テスト端子ＴＥＧの各ダミー走査線端子部２２にそれぞれテープ状端子ＴＣＰを接続する。ここで、両者の接続した長さＴＬを端子接続長とする。前記テスト端子ＴＥＧは、ＴｉＮ膜の窒素含有％を相違したものをそれぞれ形成する。ここでは、窒素含有％が、１５％、２５％、３５％のものを３種類形成した。また、前記テープ状端子ＴＣＰは、実際にアクティブマトリクス基板を駆動回路に接続する際に用いるテープ状端子と同じ規格で形成されたものである。そして、前記テスト端子ＴＥＧとテープ状端子ＴＣＰとを金属接合材ＭＢにより図９（ａ）のように直列に接続し、その両端の抵抗を測定する。
【００２４】
この状態で、温度８５℃、湿度８５％で１０００時間の熱処理を施したときの抵抗値の変化を測定する。この熱処理により、図９（ｃ）に示すように、走査線端子部２２では開口部の周辺より接続不良部が進行するため、前記した端子接続長が短くなり、ダミー走査線端子部２２での抵抗値が増加する。ここで、ダミー走査線端子部２２での許容される端子接続長ＴＬを０．１ｍｍとしたときの抵抗増加量（arb.unit) を「２」とし、「２」を超えないものを良品とする。前記３種類のテスト端子ＴＥＧでの熱処理後の抵抗値は図８にプロットした通りであり、これを連続線で接続すると、同図の破線のようになる。そして、抵抗増加量が「２」以下となる窒素含有％を判定すると、窒素含有％が２５％以上であれば、抵抗増加量をばらつきを含めて「２」以下に抑えることが可能となる。すなわち、ＴｉＮ膜の窒素含有％を２５％以上とすることで、腐食に対して接続抵抗の増加が少ない信頼性の高い走査線接続部を構成することが可能になる。さらに、走査線１１の最上層のＴｉＮ膜１０３に上層の透明電極膜であるＩＴＯ膜１１１が接していないので、ＩＴＯ膜１１１をエッチングする際に当該ＴｉＮ膜１０３がダメージを受けることもなく信頼性が確保できる。
【００２５】
次に、本発明の第２の実施形態を説明する。この第２の実施形態は、本発明を横電界方式のアクティブマトリクス基板に適用した実施形態である。図１０は当該アクティブマトリクス基板の概略構成図、図１１は一つの画素領域を示し、同図（ａ）は平面レイアウト図、同図（ｂ）〜（ｅ）はＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の各断面図である。なお、第１の実施形態と等価な部分には同一符号を付してある。図１０及び図１１を参照すると、第２の実施形態のアクティブマトリクス基板１Ａは、透明絶縁性基板１０上に、Ｘ方向に延長された複数本の走査線１１がＹ方向に所要の間隔で配置され、また、前記走査線１１のＹ方向の間には、それぞれＸ方向に延長された共通線３０が配置される。一方、前記走査線１１及び共通線３０と直交するようにＹ方向に延長された複数本の信号線１２がＸ方向に所要の間隔で配置されている。そして、図１０に示すように、前記走査線１１、共通線３０及び信号線１２で囲まれた領域に画素部１３が形成され、かつこの画素部１３に隣接してＴＦＴ１４が形成されている。前記ＴＦＴ１４は、第１の実施形態と同様であり、前記透明ガラス基板１０の表面上に形成され、前記走査線１１及び共通線３０と同層に形成されたゲート電極１５と、前記ゲート電極１５及び前記走査線１１と共通線３０を覆うように形成されたゲート絶縁膜１６と、前記ゲート絶縁膜１６上において前記ゲート電極１５に対向して形成されたアイランド状の半導体層１７と、前記半導体層１７上に形成され、かつ前記信号線１２と同層に形成された対をなすソース電極１８及びドレイン電極１９から構成される。さらにその上にパッシベーション膜２０が形成される。
【００２６】
また、前記画素部１３は、前記ゲート電極１３と同じ層に形成された櫛状または枠状の共通電極３２と、前記ゲート絶縁膜１６の上層に形成された前記ソース電極１８と同じ層に形成されて前記共通電極３２とはピッチがずれた状態で形成された櫛状又は枠状の画素電極３３で構成される。そして、前記ゲート電極１５は前記走査線１１に、前記ドレイン電極１９は前記信号線１２に、前記ソース電極１８は前記画素電極３３に、前記共通電極３２は前記共通線３０にそれぞれ接続される。また、前記走査線１１の端部に設けられた走査線端子部２２は、前記ゲート絶縁膜１６及びバッシベーション膜２０に形成された開口２２ａにおいて前記走査線１１の端部が露出した構成とされる。同様に、前記信号線１２の端部に設けられた信号線端子部２３は、前記パッシベーション膜２０に形成された開口２３ａにおいて前記信号線１２の端部が露出した構成とされる。さらに、前記共通線３０の端部に設けられた共通線端子部３１は、前記ゲート絶縁膜１６及びバッシベーション膜２０に形成された開口３１ａにおいて前記共通線３０の端部が露出した構成とされる。
【００２７】
ここで、前記ゲート電極１５と前記走査線１１、及び前記共通電極３２と共通線３０はそれぞれ多層配線構造として構成されており、この実施形態では、下層のＴｉ膜１０４、その上のＡｌ膜１０１、その上層のＴｉ膜１０２、最上層のＴｉＮ膜１０３からなる、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜とされている。また、前記ドレイン電極１９と信号線１２、及び前記ソース電極１８と画素電極３３はそれぞれ一体の多層配線構造として構成されており、この実施形態では、前記走査線１１及び共通線３０と同様に、下層のＴｉ膜１３４、その上のＡｌ膜１３１、その上層のＴｉ膜１３２、最上層のＴｉＮ膜１３３からなる、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜とされている。ここでは、上層に第１の実施形態のようなＩＴＯ膜が存在していないので、走査線１１及び信号線１２の最上層の膜ＴｉＮ膜１３３にＩＴＯ膜が直接に接することがないのは当然である。
【００２８】
図１２〜図１５は各工程を説明するための図１１と同様の図である。先ず、図１２において、透明絶縁性基板１０上にＴｉ膜１０４、Ａｌ膜１０１、Ｔｉ膜１０２、ＴｉＮ膜１０３を順次スパッタ法により形成し、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜を形成する。ここで前記ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜の各膜厚は、５０ｎｍ／５０ｎｍ／２００ｎｍ／５０ｎｍの膜厚である。そして、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜を第１ＰＲでエッチングし、ゲート電極１５及びこれにつながる走査線１１と、枠型の共通電極３２及びこれにつながる共通配線３０を形成する。ここで、前記ＴｉＮ膜１０３は、反応性スパッタリング法により形成し、ＡｒガスとＮガスとの流量比を調整し、窒素が２５原子％以上含まれるようにする。この成膜条件は、例えば、第１の実施形態で説明した条件と同じ条件で良い。
【００２９】
次いで、図１３に示すように、全面にゲート絶縁膜１６としてＳｉＮ膜を４００ｎｍの厚さに形成する。また、その上に、真性ａ−Ｓｉ膜１２１を２５０ｎｍの厚さに、その上にオーミック層としてリンを含むｎ+型ａ−Ｓｉ膜１２２を５０ｎｍの厚さにそれぞれプラズマＣＶＤ法により形成する。そして、第２ＰＲ工程において、第２のフォトレジスト膜を所要のパターンに形成し、露光、現像した上で、当該第２のフォトレジストをマスクにしてｎ+型ａ−Ｓｉ膜１２２、真性ａ−Ｓｉ膜１２１を順次ドライエッチングを行い、前記ゲート電極１５上にゲート絶縁膜１６を介してアイランド状の半導体層１７を形成する。
【００３０】
さらに、図１４に示すように、その上に、Ｔｉ膜１３４、Ａｌ膜１３１、Ｔｉ膜１３２、ＴｉＮ膜１３３をスパッタ法により順次形成し、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜を前記走査線１１の場合と同じ厚さに形成する。そして、形成したＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜を第３ＰＲでエッチングし、ドレイン電極１９及びこれにつながる信号線１２と、ソース電極１８およびこれにつながる枠状の画素電極３３とをそれぞれ形成する。ここで、前記ＴｉＮ膜１３３は、反応性スパッタリング法により形成し、ＡｒガスとＮ2ガスとの流量比を調整し、窒素が２５原子％以上含まれるようにする。この際の成膜条件も前記走査線の形成時の成膜条件と同じでよい。
【００３１】
その上で、前記ソース電極１８及びドレイン電極１９をマスクにして、ｎ+型ａ−Ｓｉ膜１２２をドライエッチングする。このエッチングにより、前記半導体層１７においては、前記ドレイン電極１９及びソース電極１８の間にチャネルギャップが形成され、また前記ドレイン電極１９及びソース電極１８の直下にｎ+型ａ−Ｓｉ膜１２２のオーミック層が形成される。これにより、前記ＴＦＴ１４が形成される。
【００３２】
次いで、図１５に示すように、プラズマＣＶＤ法により、全面にパッシベーション膜２０としてＳｉＮ膜を形成する。その後、第４ＰＲにより、前記走査線端子部２２、共通線端子部３１の各ゲート絶縁膜１６とパッシベーション膜２０、及び信号線端子部２３のパッシベーション膜２０を除去して開口２２ａ，３１ａ，２３ａを形成する。これにより、図１１に示した構成となり、各開口２２ａ，３１ａ，２３ａ内に走査線２２、共通線３０、信号線１２の一部が露出され、各端子部２２，３１，２３が形成される。次いで、図示は省略するが、マトリクス配列された画素領域のパッシベーション膜上に配向膜を形成し、アクティブマトリクス基板が形成される。さらに、前記アクティブマトリクス基板上に所要の間隔で対向基板を対向配置し、両者の間隔を封止して液晶を充填することによりアクティブマトリクス型液晶表示装置が完成される。また、アクティブマトリクス基板の周辺部に配置されている走査線端子部、信号線端子部に対して駆動回路のテープ状端子を接続することでアクティブマトリクス型液晶表示装置への電力供給が可能になり、液晶表示が可能になる。
【００３３】
この第２の実施形態においては、走査線１１、共通線３０、信号線１２にそれぞれＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜を採用しているので、第１の実施形態と同様にＡｌヒロックを抑制することが可能になる。すなわち、第１の実施形態と同様に、ＴｉをＴｉＮとＡｌの間に形成すると、ＴｉＮでは不十分である物理的ヒロック抑制効果が向上する。また、Ａｌの下層にＴｉを形成すると、Ａｌの結晶性が改善され、マイグレーションが起こり難く、ヒロックを抑制することが理由である。また、走査線端子部２２、共通線端子部３１、信号線端子部２３の各端子部においても、第１の実施形態と同様な接続抵抗のテストを行った結果、図８に示したと同様に、ＴｉＮ膜の窒素含有％を２５％以上とすることで、腐食に対する信頼性の高い走査線接続部を構成することが可能になる。なお、この結果から、ＴｉＮ膜の膜厚を相違させても、Ａｌヒロックの抑制効果には差が生じないことが確認できる。また、走査線１１と信号線１２の最上層のＴｉＮ膜１０３に上層膜としてのＩＴＯ膜１１１が接することもないので、ＩＴＯ膜１１１をエッチングする工程も存在せず、当該ＴｉＮ膜１０３がダメージを受けることなく信頼性が確保できることも当然である。
【００３４】
以上の実施形態では、第１の実施形態においてＴｉＮ／Ｔｉ／Ａｌ構造膜の例を示し、第２の実施形態においてＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ構造膜の例を示したが、ＴｉＮ／Ａｌ／Ｔｉ構造膜を用いることも可能である。特に、このＴｉＮ／Ａｌ／Ｔｉ構造膜を用いた場合のＡｌヒロックの数を図７に併せて示している。同図から判るように、Ａｌヒロックをほぼ０に抑制することが可能である。また、この構造においても、接続抵抗の低減の両効果が得られることが確認されている。さらに、本発明では、Ａｌ膜が純Ａｌ、あるいはＡｌ合金で構成される場合においても同様な作用効果が得られることが確認されている。
【符号の説明】
【００３５】
１，１Ａ  アクティブマトリクス基板
１０  透明絶縁性基板
１１  走査線
１２  信号線
１３  画素部
１４  ＴＦＴ（薄膜トランジスタ）
１５  ゲート電極
１６  ゲート絶縁膜
１７  半導体層（アイランド）
１８  ソース電極
１９  ドレイン電極
２０  パッシベーション膜
２１  画素電極
２２  走査線端子部
２３  信号線端子部
３０  共通線
３１  共通線端子部
３２  共通電極
１０１  Ａｌ膜
１０２  Ｔｉ膜
１０３  ＴｉＮ膜
１０４  Ｔｉ膜
１１１  ＩＴＯ膜
１１２  Ｃｒ膜
１２１  真性ａ−Ｓｉ膜
１２２  ｎ+型ａ−Ｓｉ膜
１３１  Ａｌ膜
１３２  Ｔｉ膜
１３３  ＴｉＮ膜
１３４  Ｔｉ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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