(57)【要約】【課題】ストレス印加テスト時の消費電流の増大を抑制する。【解決手段】一端が互いに接続され、メモリセルに対するデータを入出力するローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯと、第１のテストモードにおいて、ローカルＩＯ線ＬＩＯの他端にＶＤＬレベルの電圧を印加する回路ブロックＶＢＬＰＢＦと、第２のテストモードにおいて、メインＩＯ線ＭＩＯの他端にＶＤＤレベルの電圧を印加する回路ブロックＷＡＭＰと、を有する半導体記憶装置であって、第１および第２のテストモードに応じて、電圧レベルの異なる制御信号ＢＬＥＱ’を出力する回路ブロックＢＬＥＱＣＴと、第１および第２のテストモードにおいてローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯに流れる電流の値を制御信号ＢＬＥＱ’に応じて制限するトランスファゲートと、を有する。【選択図】図１
2011096337.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
一端が互いに接続され、前記メモリセルに対するデータを入出力するローカルＩＯ線およびメインＩＯ線と、
第１のテストモードにおいて、前記ローカルＩＯ線の他端に第１の電圧を印加する第１の電圧印加手段と、
第２のテストモードにおいて、前記メインＩＯ線の他端に第２の電圧を印加する第２の電圧印加手段と、を有する半導体記憶装置であって、
前記第１および第２のテストモードに応じて、電圧レベルの異なる制御信号を出力する制御信号出力手段と、
前記第１および第２のテストモードにおいて前記ローカルＩＯ線およびメインＩＯ線に流れる電流の値を、前記制御信号に応じて制限する電流制限手段と、を有する半導体記憶装置。
【請求項２】
前記電流制限手段は、前記ローカルＩＯ線と前記第１の電圧印加手段との間に設けられている、請求項１記載の半導体記憶装置。
【請求項３】
前記電流制限手段は、
ゲートには前記制御信号出力手段が接続され、
ソースおよびドレインには、前記第１および第２のテストモードに応じて、一方に前記ローカルＩＯ線が接続され、他方に前記第１の電圧印加手段が接続されるトランジスタである、請求項２記載の半導体記憶装置。
【請求項４】
前記制御信号出力手段は、
一端が互いに接続され、前記第１および第２のテストモードに応じて予め定められた抵抗値となる第１および第２の可変抵抗素子と、
前記第１および第２のテストモードに応じて、前記第１および第２の可変抵抗素子の他端の一方に第３の電圧を印加し、他方に接地電圧を印加する第３の電圧印加手段と、を備え、
前記第１および第２の可変抵抗素子の接続点から前記制御信号を出力する、請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
メモリセルと、
一端が互いに接続され、前記メモリセルに対するデータを入出力するローカルＩＯ線およびメインＩＯ線と、
第１のテストモードにおいて、前記ローカルＩＯ線の他端に第１の電圧を印加する第１の電圧印加手段と、
第２のテストモードにおいて、前記メインＩＯ線の他端に第２の電圧を印加する第２の電圧印加手段と、を備える半導体記憶装置のテスト方法であって、
前記第１および第２のテストモードに応じて、電圧レベルの異なる制御信号を出力する制御信号出力ステップと、
前記第１および第２のテストモードにおいて前記ローカルＩＯ線およびメインＩＯ線に流れる電流の値を、前記制御信号に応じて制限する電流制限ステップと、を有するテスト方法。
【請求項６】
前記半導体記憶装置は、
一端が互いに接続され、前記第１および第２のテストモードに応じて予め定められた抵抗値となる第１および第２の可変抵抗素子と、
前記第１および第２のテストモードに応じて、前記第１および第２の可変抵抗素子の他端の一方に第３の電圧を印加し、他方に接地電圧を印加する第３の電圧印加手段と、をさらに備え、
前記制御信号出力ステップでは、
前記第１および第２の可変抵抗素子の接続点から前記制御信号を出力する、請求項５記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置は、メモリセルと、一端が互いに接続され、メモリセルに対するデータを入出力するローカルＩＯ線およびメインＩＯ線と、を備えている。
【０００３】
このような半導体記憶装置の製造プロセスにおいては、信頼性確保などのために、ウエハ状態で、通常動作時の使用条件よりも高いストレス電圧を印加して半導体記憶装置を動作させるストレス印加テストが行われる。このストレス印加テストにおいては、半導体記憶装置の各部にストレス電圧が印加される。
【０００４】
しかし、ウエハ状態では、メインＩＯ線は、外部電源電圧であるＶＤＤレベルにプリチャージされているため、実際には、メインＩＯ線にはストレス電圧が印加されていなかった。
【０００５】
特許文献１には、メインＩＯ線にもストレス電圧を印加することができる半導体記憶装置が記載されている。
【０００６】
特許文献１に記載の半導体記憶装置は、図３に示す、回路ブロックＤＭＩＰと、回路ブロックＷＴＢ１と、回路ブロックＢＬＥＱと、回路ブロックＤＭＡＢと、を有する。
【０００７】
図３Ａに示す回路ブロックＤＭＩＰは、メインＩＯ線からの信号ＭＩＯＢｉｊ，ＭＩＯＴｉｊなどを入力として、信号ＭＩＯＢｉｊ，ＭＩＯＴｉｊなどを出力する。
【０００８】
図３Ｂに示す回路ブロックＷＴＢ１は、信号ＴＡＩＯＳ，ＴＡＩＯＳＢが新たにテスト信号として入力され、信号ＭＩＤＢｉｊ，ＭＩＰＴｉｊ，ＭＩＤＴｉｊ，ＭＩＰＢｉｊなどを出力する。
【０００９】
図３Ｃに示す回路ブロックＢＬＥＱは、信号ＴＡＩＯＳ，ＴＡＩＯＳＢが新たにテスト信号として入力され、信号ＰＲＥＢＬＥＱＭＮＨＰなどを出力する。
【００１０】
図３Ａに戻り、回路ブロックＤＭＡＢは、回路ブロックＤＭＩＰ、回路ブロックＷＴＢ１、および、回路ブロックＢＬＥＱから出力された信号や、信号ＭＡＴＲｉｐＢ，ＭＡＰＣｉｐＢ，ＭＡＱＥｉｐ，ＴＰＡＲＡＩＯなどを入力として、信号ＮＭＡＱｉｊＢ，ＴＭＡＱｉｊＴなどを出力する。
【００１１】
このような構成において、特許文献１に記載の半導体記憶装置は、メモリセルへの書込み電圧であるＶＤＬレベルにプリチャージされたローカルＩＯ線およびメインＩＯ線を接続した後、信号ＴＡＩＯＳ＝Ｈｉｇｈにより、メインＩＯ線をグランド（ＧＮＤ）に接続し、メインＩＯ線にＤＣ的なストレス電圧を印加する。また、信号ＴＡＩＯＳ＝Ｈｉｇｈにより、ローカルＩＯ線にＤＣ的なストレス電圧を印加する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−１４３４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した特許文献１に記載の半導体記憶装置では、ストレス印加テスト時の消費電流が増大するという問題があることを本願発明者らは明らかにした。すなわち、特許文献１に記載の半導体記憶装置は、ＶＤＬレベルにプリチャージされているローカルＩＯ線およびメインＩＯ線を接続し、一方を接地することで、ＶＤＬ振幅させストレス電圧を印加している。そのため、ローカルＩＯ線およびメインＩＯ線に膨大な貫通電流が流れ、その結果、消費電流が増大する。
【課題を解決するための手段】
【００１４】
本発明の半導体記憶装置は、
メモリセルと、
一端が互いに接続され、前記メモリセルに対するデータを入出力するローカルＩＯ線およびメインＩＯ線と、
第１のテストモードにおいて、前記ローカルＩＯ線の他端に第１の電圧を印加する第１の電圧印加手段と、
第２のテストモードにおいて、前記メインＩＯ線の他端に第２の電圧を印加する第２の電圧印加手段と、を有する半導体記憶装置であって、
前記第１および第２のテストモードに応じて、電圧レベルの異なる制御信号を出力する制御信号出力手段と、
前記第１および第２のテストモードにおいて前記ローカルＩＯ線およびメインＩＯ線に流れる電流の値を、前記制御信号に応じて制限する電流制限手段と、を有することを特徴とする。
【００１５】
本発明の半導体記憶装置のテスト方法は、
メモリセルと、
一端が互いに接続され、前記メモリセルに対するデータを入出力するローカルＩＯ線およびメインＩＯ線と、
第１のテストモードにおいて、前記ローカルＩＯ線の他端に第１の電圧を印加する第１の電圧印加手段と、
第２のテストモードにおいて、前記メインＩＯ線の他端に第２の電圧を印加する第２の電圧印加手段と、を備える半導体記憶装置のテスト方法であって、
前記第１および第２のテストモードに応じて、電圧レベルの異なる制御信号を出力する制御信号出力ステップと、
前記第１および第２のテストモードにおいて前記ローカルＩＯ線およびメインＩＯ線に流れる電流の値を、前記制御信号に応じて制限する電流制限ステップと、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体記憶装置は、一端がメインＩＯ線の一端と接続されたローカルＩＯ線の他端に第１の電圧を印加する第１のテストモードと、メインＩＯ線の他端に第２の電圧を印加する第２のテストモードと、に応じて、電圧レベルの異なる制御信号を出力し、第１および第２のテストモードにおいてローカルＩＯ線およびメインＩＯ線に流れる電流の値を制御信号に応じて制限する。
【００１７】
従って、ローカルＩＯ線およびメインＩＯ線に膨大な貫通電流が流れることを防ぎ、ストレス印加テストにおいて消費電流の増大を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明による第１の実施形態の半導体記憶装置の構成を示す回路図である。
【図２】本発明による第２の実施形態の半導体記憶装置の構成を示す回路図である。
【図３】特許文献１に記載の半導体記憶装置の構成を説明するための図である。
【発明を実施するための形態】
【００１９】
以下に、本発明を実施するための形態について図面を参照して説明する。
（第１の実施形態）
図１は、本発明による第１の実施形態の半導体記憶装置１００の構成を示す回路図である。なお、図１では主に、不図示のメモリセルにデータの書込または読出を行うため構成を示している。
【００２０】
図１に示す半導体記憶装置１００は、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢと、メインＩＯ線ＭＩＯＴ，ＭＩＯＢと、回路ブロックＷＡＭＰと、回路ブロックＩＯＴＧと、回路ブロックＶＢＬＰＢＦと、回路ブロックＩＯＥＱと、回路ブロックＢＬＥＱＣＴと、を有する。
【００２１】
ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢはそれぞれ、一端がメインＩＯ線ＭＩＯＴ，ＭＩＯＢの一端と接続され、他端が回路ブロックＶＢＬＰＢＦと接続される。なお、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢを特定しない場合、ローカルＩＯ線ＬＩＯと称する。
【００２２】
メインＩＯ線ＭＩＯＴ，ＭＩＯＢはそれぞれ、一端がローカルＩＯ線ＬＩＯＴ，ＬＩＯＢの一端と、回路ブロックＩＯＴＧを介して接続され、他端がメモリセルにデータの書込または読出を行う周辺回路と接続される。なお、メインＩＯ線ＭＩＯＴ，ＭＩＯＢを特定しない場合、メインＩＯ線ＭＩＯと称する。
【００２３】
ローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯは、メモリセルに対するデータの入出力を行う。
【００２４】
第２の電圧印加手段である回路ブロックＷＡＭＰは、周辺回路の一例であり、メインＩＯ線ＭＩＯおよびローカルＩＯ線に所望のレベルの電圧を印加して、メモリセルへのデータの書き込みを行う。
【００２５】
回路ブロックＩＯＴＧは、ローカルＩＯ線ＬＩＯとメインＩＯ線ＭＩＯとを接続する。
【００２６】
第１の電圧印加手段である回路ブロックＶＢＬＰＢＦは、通常動作時には、メモリセルへのデータの書込または読出を行う不図示のビット線をプリチャージするための電圧ＶＢＬＰｊを出力する。
【００２７】
なお、ＶＢＬＰｊは、ストレス印加テスト時にはストレス電圧となる。
【００２８】
制御信号出力手段である回路ブロックＢＬＥＱＣＴは、ストレス印加テスト時、回路ブロックＶＢＬＰＢＦとローカルＩＯ線ＬＩＯとを接続するとともに、ローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯに流れるテスト電流の値を制限するための制御信号である信号ＢＬＥＱ’を出力する。
【００２９】
回路ブロックＩＯＥＱは、回路ブロックＶＢＬＰＢＦとローカルＩＯ線ＬＩＯとを接続するトランスファゲートを備え、回路ブロックＶＢＬＰＢＦとローカルＩＯ線ＬＩＯとを接続する。
【００３０】
なお、本実施形態においては、トランスファゲートは、ストレス印加テスト時、信号ＢＬＥＱ’に応じてテスト電流の値を制限する電流制限手段としても動作する。
【００３１】
次に、各回路ブロックの構成について説明する。
【００３２】
回路ブロックＷＡＭＰは、ＮＡＮＤ回路１０１，１０２と、ＡＮＤ回路１０３，１０４と、インバータ回路１０５，１０６と、ＮＯＲ回路１０７，１０８と、ＯＲ回路１０９，１１０と、Ｐ型トランジスタ１２１，１２２と、Ｎ型トランジスタ１２３，１２４と、を有する。
【００３３】
ＮＡＮＤ回路１０１は、信号ＤＡＴＡｊと信号ＷＲＴＴとが入力され、信号１１１をＡＮＤ回路１０３およびインバータ回路１０５に出力する。
【００３４】
ＮＡＮＤ回路１０２は、信号ＤＡＴＡｊを反転した信号ＤＡＴＡＢｊと信号ＷＲＴＴとが入力され、信号１１２をＡＮＤ回路１０４およびインバータ回路１０６に出力する。
【００３５】
ＡＮＤ回路１０３は、ＮＡＮＤ回路１０１から出力された信号１１１と信号ＰＩＯＴとが入力され、信号１１３をＮＯＲ回路１０７に出力する。
【００３６】
ＡＮＤ回路１０４は、ＮＡＮＤ回路１０２から出力された信号１１２と信号ＰＩＯＴとが入力され、信号１１４をＮＯＲ回路１０８に出力する。
【００３７】
インバータ回路１０５は、ＮＡＮＤ回路１０１から出力された信号１１１を反転した信号１１５をＯＲ回路１０９に出力する。
【００３８】
インバータ回路１０６は、ＮＡＮＤ回路１０２から出力された信号１１２を反転した信号１１６をＯＲ回路１１０に出力する。
【００３９】
ＮＯＲ回路１０７は、ＡＮＤ回路１０３から出力された信号１１３と信号ＴＶＢＬＰＬとが入力され、信号１１７をトランジスタ１２１に出力する。
【００４０】
ＮＯＲ回路１０８は、ＡＮＤ回路１０４から出力された信号１１４と信号ＴＶＢＬＰＬとが入力され、信号１１８をトランジスタ１２２に出力する。
【００４１】
ＯＲ回路１０９は、インバータ回路１０５から出力された信号１１５と信号ＴＶＢＬＰＨとが入力され、信号１１９をトランジスタ１２３に出力する。
【００４２】
ＯＲ回路１１０は、インバータ回路１０６から出力された信号１１６と信号ＴＶＢＬＰＨとが入力され、信号１２０をトランジスタ１２４に出力する。
【００４３】
トランジスタ１２１は、ゲートにはＮＯＲ回路１０７の出力が接続され、ソースにはＶＤＤレベルの電圧を出力する電源が接続され、ドレインにはトランジスタ１２３のドレインが接続される。
【００４４】
トランジスタ１２２は、ゲートにはＮＯＲ回路１０８の出力が接続され、ソースにはＶＤＤレベルの電圧を出力する電源が接続され、ドレインにはトランジスタ１２４のドレインが接続される。
【００４５】
トランジスタ１２３は、ゲートにはＯＲ回路１０９の出力が接続され、ソースにはＧＮＤが接続され、ドレインにはトランジスタ１２１のドレインが接続される。
【００４６】
トランジスタ１２４は、ゲートにはＯＲ回路１１０の出力が接続され、ソースにはＧＮＤが接続され、ドレインにはトランジスタ１２２のドレインが接続される。
【００４７】
回路ブロックＩＯＴＧは、ＮＡＮＤ回路２０１と、Ｎ型トランジスタ２０２，２０３と、を有する。
【００４８】
ＮＡＮＤ回路２０１は、信号ＬＩＯＳＷＢと信号ＴＷＢＩＮＢとが入力され、信号ＬＩＯＳＷを出力する。
【００４９】
トランジスタ２０２は、ゲートにはＮＡＮＤ回路２０１の出力が接続され、ソースおよびドレインの一方にローカルＩＯ線ＬＩＯＴが接続され、他方にメインＩＯ線ＭＩＯＴが接続される。
【００５０】
トランジスタ２０３は、ゲートにはＮＡＮＤ回路２０１の出力が接続され、ソースおよびドレインの一方にローカルＩＯ線ＬＩＯＢが接続され、他方にメインＩＯ線ＭＩＯＢが接続される。
【００５１】
なお、トランジスタ２０２，２０３のソースおよびドレインは、テスト電流の流れる向きに応じて入れ替わる。
【００５２】
回路ブロックＶＢＬＰＢＦは、Ｐ型トランジスタ３０１と、Ｎ型トランジスタ３０２，３０３と、を有する。
【００５３】
トランジスタ３０１は、ゲートには信号ＴＶＢＬＰＨＢの入力が接続され、ソースにはＶＤＬレベルの電圧を出力する電源が接続され、ドレインにはトランジスタ３０２およびトランジスタ３０３のドレインが接続される。
【００５４】
トランジスタ３０２は、ゲートには信号ＴＶＢＬＰＳＴＰＢの入力が接続され、ソースにはＶＤＬ／２レベルの電圧を出力する電源が接続され、ドレインにはトランジスタ３０１およびトランジスタ３０３のドレインが接続される。
【００５５】
トランジスタ３０３は、ゲートには信号ＴＶＢＬＰＬの入力が接続され、ソースにはＧＮＤが接続され、ドレインにはトランジスタ３０１およびトランジスタ３０２のドレインが接続される。
【００５６】
回路ブロックＢＬＥＱＣＴは、インバータ回路４０１と、第１および第２の可変抵抗素子である可変抵抗素子４０３，４０５と、Ｎ型トランジスタ４０７，４０９，４１１と、を有する。
【００５７】
インバータ回路４０１は、信号ＴＶＢＬＰＬを反転した信号４０２を出力する。
【００５８】
可変抵抗素子４０３は、一端がインバータ回路４０１と接続され、他端がトランジスタ４０７と接続される。
【００５９】
可変抵抗素子４０５は、一端がトランジスタ４０７と接続され、他端がトランジスタ４０９およびトランジスタ４１１と接続される。
【００６０】
トランジスタ４０７は、ゲートには信号ＴＷＢＩＮの入力が接続され、ソースおよびドレインの一方に可変抵抗素子４０３が接続され、他方に可変抵抗素子４０５が接続される。
【００６１】
トランジスタ４０９は、ゲートには信号ＴＶＢＬＰＨの入力が接続され、ソースおよびドレインの一方に可変抵抗素子４０５が接続され、他方にＧＮＤが接続される。
【００６２】
トランジスタ４１１は、ゲートには、信号ＴＶＢＬＰＬの入力が接続され、ソースおよびドレインの一方に可変抵抗素子４０５が接続され、他方にＧＮＤが接続される。
【００６３】
回路ブロックＩＯＥＱは、クロックドインバータ回路５０１と、Ｐ型トランジスタ５０２と、Ｎ型トランジスタ５０３，５０４，５０５と、を有する。なお、トランジスタ５０４，５０５は、トランスファゲートを構成する。
【００６４】
クロックドインバータ回路５０１は、通常動作時には、入力された信号ＢＬＥＱＢを反転した信号ＢＬＥＱをトランジスタ５０４，５０５に出力し、ストレス印加テスト時には、信号ＴＷＢＩＮ＝Ｈｉｇｈが入力され、信号ＢＬＥＱの出力を停止する。
【００６５】
トランジスタ５０２は、ゲートには信号ＴＷＢＩＮＢの入力が接続され、ソースには回路ブロックＢＬＥＱＣＴの出力が接続され、ドレインにはトランジスタ５０４，５０５のゲートが接続される。
【００６６】
トランジスタ５０３は、ゲートには信号ＴＷＢＩＮの入力が接続され、ソースには回路ブロックＢＬＥＱＣＴの出力が接続され、ドレインにはトランジスタ５０４，５０５のゲートが接続される。
【００６７】
トランジスタ５０４は、ゲートには信号ＢＬＥＱまたは信号ＢＬＥＱ’の入力が接続され、ソースおよびドレインの一方にローカルＩＯ線ＬＩＯＴが接続され、他方に回路ブロックＶＢＬＰＢＦが接続される。
【００６８】
トランジスタ５０５は、ゲートには信号ＢＬＥＱまたは信号ＢＬＥＱ’の入力が接続され、ソースおよびドレインの一方にローカルＩＯ線ＬＩＯＢが接続され、他方に回路ブロックＶＢＬＰＢＦが接続される。
【００６９】
なお、トランジスタ５０４，５０５のソースおよびドレインは、テスト電流の流れる向きに応じて入れ替わる。
【００７０】
次に、ストレス印加テスト時の半導体記憶装置１００の動作について説明する。
【００７１】
（１）ローカルＩＯ線ＬＩＯとメインＩＯ線ＭＩＯとを接続する際の動作
ＮＡＮＤ回路２０１は、信号ＴＷＢＩＮＢ＝Ｌｏｗが入力されると、信号ＬＩＯＳＷ＝Ｈｉｇｈを出力する。
【００７２】
トランジスタ２０２，２０３は、ゲートに信号ＬＩＯＳＷ＝Ｈｉｇｈが入力されてＯＮとなり、ローカルＩＯ線ＬＩＯＴとメインＩＯ線ＭＩＯＴ、ローカルＩＯ線ＬＩＯＢとメインＩＯ線ＭＩＯＢ、がそれぞれ接続される。
【００７３】
（２）ローカルＩＯ線ＬＩＯと回路ブロックＶＢＬＰＢＦとを接続する際の動作
クロックドインバータ回路５０１は、信号ＴＷＢＩＮ＝Ｈｉｇｈが入力され、信号ＢＬＥＱの出力を停止する。
【００７４】
トランジスタ５０２，５０３はそれぞれ、ゲートに信号ＴＷＢＩＮＢ＝Ｌｏｗ、信号ＴＷＢＩＮ＝Ｈｉｇｈが入力されてＯＮとなる。
【００７５】
これにより、回路ブロックＢＬＥＱＣＴから出力された信号ＢＬＥＱ’が、トランジスタ５０４，５０５のゲートに入力され、トランジスタ５０４，５０５は、ＯＮとなり、ローカルＩＯ線ＬＩＯと回路ブロックＶＢＬＰＢＦとを接続する。
【００７６】
（３）テスト電流を流す際の動作
（３−１）回路ブロックＶＢＬＰＢＦから回路ブロックＷＡＭＰの向きにテスト電流を流す第１のテストモードにおける動作
第１のテストモードにおいては、信号ＴＶＢＬＰＨＢ＝Ｌｏｗ、信号ＴＶＢＬＰＳＴＰＢ＝Ｌｏｗ、信号ＴＶＢＬＰＬ＝Ｌｏｗが入力され、トランジスタ３０１はＯＮ、トランジスタ３０２，３０３はＯＦＦとなる。
【００７７】
これにより、ＶＢＬＰｊは、ＶＤＬレベルとなり、ローカルＩＯ線ＬＩＯの他端に第１の電圧であるＶＤＬレベルの電圧が印加される。
【００７８】
回路ブロックＷＡＭＰにおいて、信号ＷＲＴＴ＝Ｌｏｗ、信号ＰＩＯＴ＝Ｌｏｗが入力され、ＡＮＤ回路１０３は信号１１３＝Ｌｏｗを出力し、ＡＮＤ回路１０４は信号１１４＝Ｌｏｗを出力し、インバータ回路１０５は信号１１５＝Ｌｏｗを出力し、インバータ回路１０６は信号１１６＝Ｌｏｗを出力する。
【００７９】
また、第１のテストモードにおいては、信号ＴＶＢＬＰＨ＝Ｈｉｇｈが入力され、ＯＲ回路１０９は信号１１９＝Ｈｉｇｈを出力し、ＯＲ回路１１０は信号１２０＝Ｈｉｇｈを出力する。
【００８０】
トランジスタ１２３，１２４はそれぞれ、ゲートに信号１１９＝Ｈｉｇｈ、信号１２０＝Ｈｉｇｈが入力されてＯＮとなる。
【００８１】
信号ＴＶＢＬＰＬ＝Ｌｏｗが入力され、ＮＯＲ回路１０７は信号１１７＝Ｈｉｇｈを出力し、ＮＯＲ回路１０８は信号１１８＝Ｈｉｇｈを出力する。
【００８２】
トランジスタ１２１，１２２はそれぞれ、ゲートに信号１１７＝Ｈｉｇｈ、信号１１８＝Ｈｉｇｈが入力されＯＦＦとなる。
【００８３】
従って、メインＩＯ線ＭＩＯＴとメインＩＯ線ＭＩＯＢとがＧＮＤに接続され、メインＩＯ線の他端に接地電圧が印加される。
【００８４】
このように、ローカルＩＯ線ＬＩＯの他端にＶＤＬレベルの電圧を印加し、メインＩＯ線ＭＩＯの他端に接地電圧を印加することで、回路ブロックＶＢＬＰＢＦから回路ブロックＷＡＭＰの向きにテスト電流を流すことができる。
【００８５】
（３−２）回路ブロックＷＡＭＰから回路ブロックＶＢＬＰＢＦの向きにテスト電流を流す第２のテストモードにおける動作
第２のテストモードにおいては、信号ＴＶＢＬＰＨＢ＝Ｈｉｇｈ、信号ＴＶＢＬＰＳＴＰＢ＝Ｌｏｗ、信号ＴＶＢＬＰＬ＝Ｈｉｇｈが入力され、トランジスタ３０１，３０２はＯＦＦ、トランジスタ３０３はＯＮとなる。
【００８６】
これにより、ＶＢＬＰｊはＧＮＤレベルとなり、ローカルＩＯ線ＬＩＯの他端に接地電圧が印加される。
【００８７】
前述のように、回路ブロックＷＡＭＰにおいて、信号ＷＲＴＴ＝Ｌｏｗ、信号ＰＩＯＴ＝Ｌｏｗが入力され、ＡＮＤ回路１０３は信号１１３＝Ｌｏｗを出力し、ＡＮＤ回路１０４は信号１１４＝Ｌｏｗを出力し、インバータ回路１０５は信号１１５＝Ｌｏｗを出力し、インバータ回路１０６は信号１１６＝Ｌｏｗを出力する。
【００８８】
また、第２のテストモードにおいては、信号ＴＶＢＬＰＬ＝Ｈｉｇｈが入力され、ＮＯＲ回路１０７は信号１１７＝Ｌｏｗを出力し、ＮＯＲ回路１０８は信号１１８＝Ｌｏｗを出力する。
【００８９】
トランジスタ１２１，１２２はそれぞれ、ゲートに信号１１７＝Ｌｏｗ、信号１１８＝Ｌｏｗが入力されてＯＮとなる。
【００９０】
また、信号ＴＶＢＬＰＨ＝Ｌｏｗが入力され、ＯＲ回路１０９は信号１１９＝Ｌｏｗを出力し、ＯＲ回路１１０は信号１２０＝Ｌｏｗを出力する。
【００９１】
トランジスタ１２３，１２４はそれぞれ、ゲートに信号１１９＝Ｌｏｗ、信号１２０＝Ｌｏｗが入力されてＯＦＦとなる。
【００９２】
従って、メインＩＯ線ＭＩＯＴおよびメインＩＯ線ＭＩＯＢの他端に第２の電圧であるＶＤＤレベルの電圧が印加される。
【００９３】
このように、ローカルＩＯ線ＬＩＯの他端に接地電圧を印加し、メインＩＯ線ＭＩＯの他端にＶＤＤレベルの電圧を印加することで、回路ブロックＷＡＭＰから回路ブロックＶＢＬＰＢＦの向きにテスト電流を流すことができる。
【００９４】
（４）テスト電流の値を制限する際の動作
回路ブロックＢＬＥＱＣＴから出力された信号ＢＬＥＱ’は、トランジスタ５０４，５０５のゲートに入力される。
【００９５】
ここで、トランジスタ５０４，５０５は、ローカルＩＯ線ＬＩＯと回路ブロックＶＢＬＰＢＦとの間に設けられているので、ゲートに印加される電圧に応じてローカルＩＯ線ＬＩＯに流れ込む電流の値を制限することができ、その結果、テスト電流の値も制限することができる。
【００９６】
なお、信号ＢＬＥＱ’の電圧レベルの調整は以下のように行うことができる。
【００９７】
トランジスタ４０７は、ゲートに信号ＴＷＢＩＮ＝Ｈｉｇｈが入力されてＯＮとなる。
【００９８】
第１のテストモードにおいて、インバータ回路４０１は、信号ＴＶＢＬＰＬ＝Ｌｏｗが入力され、反転した信号４０２＝Ｈｉｇｈを出力する。なお、信号４０２＝Ｈｉｇｈの電圧レベルはＶＤＤレベルである。
【００９９】
これにより、可変抵抗素子４０３の一端にＶＤＤレベルの電圧が印加される。
【０１００】
トランジスタ４０９は、ゲートに信号ＴＶＢＬＰＨ＝Ｈｉｇｈが入力されてＯＮとなり、トランジスタ４１１は、ゲートに信号ＴＶＢＬＰＬ＝Ｌｏｗが入力されてＯＦＦとなり、可変抵抗素子４０５の他端はＧＮＤに接続される。
【０１０１】
回路ブロックＢＬＥＱＣＴは、可変抵抗素子４０３と可変抵抗素子４０５との接続点の電圧を信号ＢＬＥＱ’として出力する。ここで、接続点の電圧は、ＶＤＤレベルの電圧に対する可変抵抗素子４０３の抵抗値Ｒ１と可変抵抗素子４０５の抵抗値Ｒ２との比により定まるので、抵抗値Ｒ１，Ｒ２の値を予め設定しておくことで、信号ＢＬＥＱ’の電圧レベルが、テスト電流の値を所定値に制限する電圧レベルとなるように調整することができる。
【０１０２】
また、第２のテストモードにおいて、インバータ回路４０１は、信号ＴＶＢＬＰＬ＝Ｈｉｇｈが入力され、反転した信号４０２＝Ｌｏｗを出力する。なお、信号４０２＝Ｌｏｗの電圧レベルは接地電圧である。
【０１０３】
これにより、可変抵抗素子４０３の一端に接地電圧が印加される。
【０１０４】
トランジスタ４０９は、ゲートに信号ＴＶＢＬＰＨ＝Ｌｏｗが入力されてＯＦＦとなり、トランジスタ４１１は、ゲートに信号ＴＶＢＬＰＬ＝Ｈｉｇｈが入力されてＯＮとなり、可変抵抗素子４０５の他端にＶＤＬレベルの電圧が印加される。
【０１０５】
可変抵抗素子４０３と可変抵抗素子４０５との接続点の電圧は、ＶＤＬレベルの電圧に対する抵抗値Ｒ１，抵抗値Ｒ２との比により定まるので、第１のテストモードと同様に、抵抗値Ｒ１，Ｒ２の値を予め設定しておくことで、信号ＢＬＥＱ’の電圧レベルが、テスト電流の値を所定値に制限する電圧レベルとなるように調整することができる。
【０１０６】
このように本実施形態によれば、半導体記憶装置１００は、第１または第２のテストモードに応じて、電圧レベルの異なる信号ＢＬＥＱ’を出力し、出力された信号ＢＬＥＱ’に応じてテスト電流の値を制限する。
【０１０７】
従って、ローカルＩＯ線およびメインＩＯ線に膨大な貫通電流が流れることを防ぎ、ストレス印加テストにおいて消費電流の増大を抑制することができる。
（第２の実施形態）
図２は、本発明による第２の実施形態の半導体記憶装置２００の構成を示す回路図である。なお、図２において、図１と同様の構成については同じ符号を付し、その説明を省略する。
【０１０８】
本実施形態の半導体記憶装置２００は、第１の実施形態の半導体記憶装置１００と比較して、回路ブロックＶＢＬＰＢＦと回路ブロックＩＯＥＱとの間に、回路ブロックＶＢＬＰＴＧを設けた点と、回路ブロックＩＯＥＱからクロックドインバータ回路５０１と、トランジスタ５０２，５０３と、を削除して、ＮＡＮＤ回路６０１を追加した点と、回路ブロックＢＬＥＱＣＴにクロックドインバータ回路７０１と、Ｐ型トランジスタ７０２と、Ｎ型トランジスタ７０３と、を追加した点と、が異なる。
【０１０９】
ＮＡＮＤ回路６０１は、入力信号ＢＬＥＱＢと信号ＴＷＢＩＮＢとが入力され、信号ＢＬＥＱをトランジスタ５０４，５０５に出力する。
【０１１０】
クロックドインバータ回路７０１は、信号ＴＷＢＩＮと信号ＴＷＢＩＮＢとが入力され、信号７０４を回路ブロックＶＢＬＰＴＧに出力する。
【０１１１】
トランジスタ７０２は、ゲートには信号ＴＷＢＩＮＢの入力が接続され、ソースには信号ＢＬＥＱ’の入力が接続され、ドレインには回路ブロックＶＢＬＰＴＧが接続される。
【０１１２】
トランジスタ７０３は、ゲートには信号ＴＷＢＩＮの入力が接続され、ソースには信号ＢＬＥＱ’の入力が接続され、ドレインには回路ブロックＶＢＬＰＴＧが接続される。
【０１１３】
回路ブロックＶＢＬＰＴＧは、Ｎ型トランジスタ８０１を有する。
【０１１４】
トランジスタ８０１は、ゲートには回路ブロックＢＬＥＱＣＴから出力された信号の入力が接続され、ソースおよびドレインの一方に、回路ブロックＶＢＬＰＢＦが接続され、他方に回路ブロックＩＯＥＱが接続される。
【０１１５】
次に、半導体記憶装置２００の動作について説明する。
【０１１６】
ＮＡＮＤ回路６０１は、信号ＢＬＥＱＢと信号ＴＷＢＩＮＢとが入力され信号６０２を出力する。ここで、信号６０２＝Ｈｉｇｈであれば、トランジスタ５０４，５０５はＯＮとなる。
【０１１７】
クロックドインバータ回路７０１は、通常動作時には、接地電圧（Ｌｏｗ）を反転した信号７０４＝Ｈｉｇｈを出力し、ストレス印加テスト時には、信号ＴＷＢＩＮ＝Ｈｉｇｈが入力され、信号７０４の出力を停止する。
【０１１８】
トランジスタ７０２は、ゲートに信号ＴＷＢＩＮＢ＝Ｌｏｗが入力されてＯＮとなり、
トランジスタ７０３は、ゲートに信号ＴＷＢＩＮＢ＝Ｈｉｇｈが入力されてＯＮとなる。
【０１１９】
これにより、信号ＢＬＥＱ’が、トランジスタ８０１のゲートに入力される。
【０１２０】
トランジスタ８０１は、ゲートに入力される信号ＢＬＥＱ’の電圧レベルに応じて、回路ブロックＶＢＬＰＢＦと回路ブロックＩＯＥＱとを接続するとともに、テスト電流の値を制限する。
【０１２１】
このように、回路ブロックＶＢＬＰＢＦと回路ブロックＩＯＥＱとの間に回路ブロックＶＢＬＰＴＧを設けることによっても、テスト電流の値を制限することができる。
【符号の説明】
【０１２２】
１００，２００    半導体記憶装置
１０１，１０２，２０１，６０１    ＮＡＮＤ回路
１０３，１０４    ＡＮＤ回路
１０５，１０６，４０１    インバータ回路
１０７，１０８    ＮＯＲ回路
１０９，１１０    ＯＲ回路
１２１，１２２，３０１，５０２，７０２    Ｐ型トランジスタ
１２３，１２４，２０２，２０３，３０２，３０３，４０７，４０９，４１１，５０３，５０４，５０５，７０３，８０１    Ｎ型トランジスタ
４０３，４０５    可変抵抗素子
５０１，７０１    クロックドインバータ回路
ＷＡＭＰ，ＩＯＴＧ，ＶＢＬＰＢＦ，ＩＯＥＱ，ＢＬＥＱＣＴ、ＶＢＬＰＴＧ    回路ブロック
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ    ローカルＩＯ線
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ    メインＩＯ線
【図１】
2011096337.tif 000003
【図２】
2011096337.tif 000004
【図３】
2011096337.tif 000005