(57)【要約】【課題】各種電子機器の中枢であるMOSFETの製造において，微細化技術に頼らない高性能化および超低消費電力化技術を提供する。【解決手段】MOSFETに印加するゲート電圧に連動してゲート絶縁膜中の電荷分布を変化させ，半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を利用することによりしきい値電圧を低減し，低電圧動作および低消費電力化を可能にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
金属−絶縁膜−半導体積層構造において，金属電極に印加するゲート電圧に連動して該絶縁膜中の電荷分布を変化させ，該絶縁膜中の荷電によって該半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を含むことを特徴とする電界効果型半導体装置。
【請求項２】
請求項１において，該金属電極から絶縁膜中のトラップへ電荷を逐次トンネル注入あるいは逐次トンネル放出させることによって，該絶縁膜中の電荷分布を変え，該絶縁膜中の荷電によって該半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を含むことを特徴とする電界効果型半導体装置。
【請求項３】
請求項１において，イオンなどの荷電粒子の移動によって該絶縁膜中の電荷分布を変え，該絶縁膜中の荷電によって該半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を含むことを特徴とする電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子回路装置あるいは表示装置の駆動などの主要構成要素である半導体装置，特に低消費電力用の金属―絶縁膜―半導体からなる電界効果型半導体装置(MOSFET; Metal-Oxide-Semiconductor Field-Effect-Transistor)に関する。
【背景技術】
【０００２】
従来、MOSFETは主に加工寸法の微細化によって性能を上げ，消費電力を下げ，高集積化を可能にしてきた。しかし，微細加工の技術的・経済的限界が大きな壁になっており，さらなる発展に向けて微細化に頼らない高性能化および低コスト化技術の開発が緊急の課題である。特に，環境対策が不可欠の状況において、MOSFETの超低消費電力化技術が重要課題である。
【０００３】
MOSFETの高性能化に向けては，構造微細化に加え，高誘電率膜/金属ゲート積層構造，歪効果による高移動度化，速度オーバシュートの活用，薄膜SOI(Silicon on insulator)の採用さらには低温動作などの性能因子の追及が行われてきた。しかし，重要な動作パラメータであるしきい値電圧については改善の余地はあまりなかった。電源電圧が一定であれば，しきい値電圧が低いほど駆動電流が増しスイッチング速度が増すが、オフ状態のリーク電流従ってスタンバイ状態の消費電力が増加する。
【０００４】
リーク電流を増加させずにしきい値電圧を低減するには，サブスレショルド特性の傾斜係数（s値）を低下させる必要があるが，s値はすでに理論限界近くまで低下しており，それ以下に低下させるいくつかの提案はあるものの実用的で有効な手段はなかった。そのためスケーリング則で本来期待する電源電圧の低減が困難になっており，消費電力の削減が阻害されるためCMOS-LSIの発展に限界を来たしている。
【０００５】
何らかの手段によって実効的にs値を理論限界以下にできれば，しきい値電圧の低減すなわち電源電圧の低減が可能になり，消費電力の大幅低減が実現できる。超低消費電力CMOS-LSIは産業および環境対策上きわめて有用であり，波及効果も大きい。本発明は，その要素デバイスとなる画期的なMOSFETを提供するものである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はシリコンLSIで蓄積した膨大な設計資産や製造技術を継承した技術をベースに，ダイナミックにしきい値電圧を制御する手段導入し、MOSFETのオフ状態のしきい値電圧を上げ、オン状態のしきい値電圧を下げることによって、リーク電流の増大を避けながら，消費電力低減を可能にする革新的な技術を提供する。MOSFETのs値（一般には70mV/decade程度）を実効的に低減し，MOSFETの電気特性を劣化させずに電源電圧の低減が可能になるため、電源電圧の2乗で効く消費電力の低減によって従来にない超低電力・高性能CMOSLSIの製造が可能になり、半導体産業と省エネルギー対策に貢献する。
【課題を解決するための手段】
【０００７】
一般に、ｓ値は以下で表される。ここで，Coxはゲート絶縁膜容量，CDは空乏層容量である。
【数１】
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【０００８】
しきい値電圧が低減できない理由は，熱電位kT/qおよびシリコンのバンドギャップEgがスケーリングされないため，ｓ値を2.3・kT／q≒60 mV/decade以下にできないことによる。n型MOSトランジスタのサブスレショルド特性の模式図を図１に示す。（１）は基準特性である。ゲート膜中に正の固定電荷が存在すると，（１）は電荷量とその分布に応じて（２）のように負ゲート電圧側に平行シフトする。しきい値電圧はVth1からVth2に低下し，オフリーク電流が増える。シリコン界面に電子トラップが存在する場合は正の界面準位容量がCDに加わり，（３）に示すようにｓ値は大きくなりデバイス動作上好ましくない。
【０００９】
いま、（１）において低電圧側からゲート電圧Vgを増加させる過程で，ゲート膜中のトラップが逐次正に帯電すると，サブスレショルド特性は逐次負Vg側にシフトする。結果的にサブシュレショルド特性は（４）（太実線）になり，実効的なs値は低減する。オフ状態は基準特性の（１）であるため、リーク電流の発生はない。（４）のしきい値電圧Vth4は（１）のVth1より低いので、電源電圧の低減が可能になる。（４）に示す急峻化したサブスレショルド特性は、ゲート膜中の逐次正電荷発生に起因する。シリコン基板からの電子注入を抑制し、ゲート電極近傍のドナー型トラップから電子を直接トンネル放出させ正電荷を発生させると，正に帯電したトラップはシリコン表面電位すなわちしきい値電圧を低下させる。オン状態からオフ状態への遷移はその逆になる。図２は、この様子を説明したバンド図である。オフ状態では，ゲート電極近傍のトラップは中性であり，ゲート電圧の増加に伴って電子がトンネル放出され正に帯電し，シリコン表面電位は逐次負方向すなわちしきい値電圧の低い方向にシフトすることを示す。
【００１０】
以上の動作の実現は、要するに次の手段による。
[１]  金属−絶縁膜−半導体積層構造において，金属電極に印加するゲート電圧に連動して該絶縁膜中の電荷分布を変化させ，該絶縁膜中の荷電によって該半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を含むことを特徴とする電界効果型半導体装置。
[２]  [１]において，該金属電極から絶縁膜中のトラップへ電荷を逐次トンネル注入あるいは逐次トンネル放出させることによって，該絶縁膜中の電荷分布を変えることを特徴とする電界効果型半導体装置。
[３]  [１]において，イオンなどの荷電粒子の移動によって該絶縁膜中の電荷分布を変えることを特徴とする電界効果型半導体装置。
【発明の効果】
【００１１】
一般には，MOSFETのs値およびしきい値の低減は不可能と認識されているが、オフ状態でしきい値電圧を通常の値に設定し、オン状態ではゲート電極近傍の絶縁膜界面トラップへ電荷を逐次トンネル注入しシリコン表面電位に帰還させる機能を加えれば可能になる。実効的に10mV/decade以下のs値を実現し、n型MOSFETの場合はオフ状態でリーク電流を増加させず、しきい値電圧を0.2V以下に低減することが可能である。P型MOSFETの場合には、しきい値電圧を-0.2V以下に低減することが可能であり、合わせて超低消費電力CMOS回路が実現できる。薄膜トランジスタの低電圧化・低消費電力化にも有効である。
【００１２】
図3の左図に，本発明を実施する形態を説明する。（５）はp型Si基板である。（６）は通常のゲート絶縁膜であり，（５）を高温熱酸化して形成する。その膜厚をaとする。（７）は離散して存在する電子トラップ層である。電子トラップ層の形成は各種の方法があるが，ここではドナー型の不純物を含む多結晶Si膜を約10nmの厚さにCVDあるいはスパッタ法で堆積する。（８）は（７）を熱酸化して生成した電子が直接トンネル効果で透過する充分薄い熱酸化膜である。その厚さをbとする。
【００１３】
いま，ゲート電極（９）に正の電圧を印加すると，（７）の電子は直接トンネル効果により（９）に透過する。その結果，図3の右図に示すように（８）には正の電荷（１０）が発生し，（５）の表面電位は下がり負電荷（１１）が誘起される。（１１）の量は（１０）の量のb/(a+b)倍である。
【００１４】
図４に示すように、aが10nmでbが0.5nmのとき，（１０）の電荷量Qが5×1012/cm2であれば，このMOSFETのしきい値は初期状態から負方向に約0.1Vシフトする。先端CMOSシステムでは電源電圧が1V程度であるので、0.1Vの電源電圧低減は20%以上の消費電力削減に繋がる。これの値は，IT関連の増大するエネルギー削減に極めて大きな貢献である。
【００１５】
また，応答速度としては，aが0.5nmの時、10-10秒のトラップ充放電時間が得られることがシミュレーションにより予想される。すなわち10GHzのクロック動作が可能であり、超高速論理演算処理に対応する。
【００１６】
ゲート絶縁膜のリーク電流は一般にファウラーノルドハイムトンネル電流あるいは直接トンネル電流が支配的である。いずれの電流機構によってもゲート絶縁膜にかかる電界の指数関数でリーク電流は増大する。本発明のMOSFETがオン状態の時は比較的小さいaの膜厚にゲート電圧がかかるためリーク電流はやや大きくなるが、MOSFETがオフ状態の時すなわちスタンバイ状態の時はa+bの膜厚にゲート電圧がかかるためゲートリーク電流は小さくなる利点がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の原理を説明するためのMOSFETサブスレショルド特性
【図２】本発明の機能を説明するためのMOSFETゲート構造のエネルギーバンド図
【図３】本発明を説明するためのMOSFETゲート構造の断面図
【図４】トンネル酸化膜の膜厚とトラップ電荷およびしきい値電圧シフトの関係図
【図５】本発明の実施により製造したMOSFETの断面構造図
【発明を実施するための形態】
【００１８】
次に，本発明によるMOSFETの製造方法について詳細に説明する。MOSFETの断面構造を図4に示す。ここでは簡略のためn型MOSFETの製造について説明するが，p型MOSFETの製造についても通常のCMOS製造におけるものと同様に扱える。但し，その場合，図3に示したトラップ層（７）はドナー型が望ましい。
【００１９】
（１２）は，n型Si基板である。（１３）に示すような素子分離領域をSi基板のエッチングとSi酸化膜の埋め込みで形成し，MOSFETのアクティブ領域を規定する。
【００２０】
次に，熱酸化あるいは熱窒化酸化により熱的・電気的に安定なゲート絶縁膜（１４）を形成する。（１４）はHfOxNy膜などの高誘電率膜でもよい。膜厚は実効的に1nm以下にすることも可能であるが，ここでは10nmとする。
【００２１】
次に，CVDにより砒素ドープの多結晶Siを10nmの厚さに堆積による。砒素はSi中でドナー不純物となり，Si酸化膜中で安定である。多結晶Siの場合は，熱酸化によって結晶粒界を酸化させ，結晶粒を離散させる。他の方法としては，金属，たとえばW膜を約1nmの厚さに堆積して、熱処理で凝集させることによって離散的な電子トラップとしてもよい。さらに，不揮発性メモリとして研究されてきた各種トラップ構造すなわち量子ナノドットあるいはシリコン窒化膜トラップも利用可能である。
【００２２】
（１６）は直接トンネル絶縁膜である。その膜厚によって電子の直接トンネル効果は指数関数的に変化するので，精密な制御が必要である。製造プロセスにおいて精密制御できる方法として，（１５）が多結晶Si膜の場合は直接窒化が有用である。500℃で5分の窒素ラジカル窒化処理が適している。
【００２３】
次に，（１７）のゲート電極形成のために，多結晶Siの堆積，リソグラフィとドライエッチングによる加工，さらに砒素のイオン注入によるドーピング，不活性ガス中の900℃，30分の活性化熱処理を行う。
【００２４】
上記のイオン注入工程において，ソースおよびドレイン領域（１８）および（１９）をセルフアラインにより形成する。
【００２５】
なお，MOSFETのチャンネル形成しきい値電圧の設定のために，チャンネル領域（２０）にホウ素をイオン注入してもよい。
【００２６】
次に，（１７），（１８）および（１９）から配線を引き出すために，Si酸化膜を堆積し，コンタクト窓を形成し，Alなどの金属配線の堆積を行い，シンター熱処理によって基本工程を完了する。
【００２７】
本発明により製造したn型MOSFETのゲート電圧が0すなわちスタンバイ状態のしきい値は約0.5Vであり，オン時すなわちゲートに3Vの電圧を印加した状態では約0.1Vまで低下する。しきい値電圧は実効的に約0.4V低下した。これは，ゲートに2.6Vの電圧を印加した時と同じ駆動電流がMOSFETに流れることを示しており，消費電力は25%削減できることを意味する。
【００２８】
以上の説明にあるように，本発明はしきい値電圧の低減すなわち電源電圧を低減することが可能な画期的なMOSFETを提供するものであり，消費電力の大幅低減が実現でき，産業および環境対策上きわめて波及効果が大きい。
【符号の説明】
【００２９】
１．サブシュレショルド基準特性
２．シフトしたサブシュレショルド特性
３．トラップが存在する時の特性
４．本発明のサブシュレショルド特性
５．Si基板
６．ゲート絶縁膜
７．トラップ層
８．トンネル酸化膜
９．ゲート電極
１０．正に帯電したトラップ
１１．電子
１２．Si基板
１３．分離領域
１４．ゲート絶縁膜
１５．トラップ層
１６．トンネル酸化膜
１７．ゲート電極
１８．ソース領域
１９．ドレイン領域
２０．チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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