(57)【要約】【課題】エッジ配線を用いた３次元半導体集積回路の製造方法を提供する。【解決手段】３次元半導体集積回路の製造方法は、第１の半導体チップ１０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第１の配線１４を形成する工程と、第２の半導体チップ２０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第２の配線２４を形成する工程と、第１及び第２の配線１４，２４の位置に基づき第１の半導体チップ１０と第２の半導体チップ２０とを積層することにより、第１の配線１４と第２の配線２４とを導通させる工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップの少なくとも一つのエッジを含む表面にインクジェット機構を用いて第１の配線を形成する工程と、
第２の半導体チップの少なくとも一つのエッジを含む表面にインクジェット機構を用いて第２の配線を形成する工程と、
前記第１及び第２の配線の位置に基づき前記第１の半導体チップと前記第２の半導体チップとを積層することにより、前記第１の配線と前記第２の配線とを導通させる工程と、を含むことを特徴とする３次元半導体集積回路の製造方法。
【請求項２】
前記第１の配線を形成する工程は、
前記第１の半導体チップの表面にインクジェット機構を用いて絶縁膜を成膜する工程と、
前記第１の半導体チップの絶縁膜上にインクジェット機構を用いて前記第１の配線としての金属膜を成膜する工程と、を含み、
前記第２の配線を形成する工程は、
前記第２の半導体チップの表面にインクジェット機構を用いて絶縁膜を成膜する工程と、
前記第２の半導体チップの絶縁膜上にインクジェット機構を用いて前記第２の配線としての金属膜を成膜する工程と、を含むことを特徴とする請求項１に記載の３次元半導体集積回路の製造方法。
【請求項３】
前記第１の配線を形成する工程は、
前記第１の半導体チップをアニールする工程を含み、
前記第２の配線を形成する工程は、
前記第２の半導体チップをアニールする工程を含むことを特徴とする請求項２に記載の３次元半導体集積回路の製造方法。
【請求項４】
前記第１の配線としての金属膜を成膜する工程は、
前記第１の半導体チップの表面の前記第１の配線を張り巡らせたい箇所にインクジェット機構からナノインクを噴出することにより実行され、
前記第２の配線としての金属膜を成膜する工程は、
前記第２の半導体チップの表面の前記第２の配線を張り巡らせたい箇所にインクジェット機構からナノインクを噴出することにより実行されることを特徴とする請求項２又は３に記載の３次元半導体集積回路の製造方法。
【請求項５】
前記絶縁膜及び前記金属膜は、前記第１及び第２の配線が前記第１及び第２の半導体チップのエッジ部分で短絡又は断線しないように、前記第１及び第２の半導体チップのエッジ部分と平坦部分とで塗布回数を変えて形成されることを特徴とする請求項４に記載の３次元半導体集積回路の製造方法。
【請求項６】
前記絶縁膜及び前記金属膜は、前記第１及び第２の配線が前記第１及び第２の半導体チップのエッジ部分で短絡又は断線しないように、前記第１及び第２の半導体チップのエッジ部分と平坦部分とでインクジェット機構から粘度の異なる粒子を噴出して形成されることを特徴とする請求項４に記載の３次元半導体集積回路の製造方法。
【請求項７】
前記第１及び第２の配線は、銅粒子又は銀粒子を有機溶媒に溶かしたナノインクを用いて形成される銅配線又は銀配線であることを特徴とする請求項４〜６のいずれか一項に記載の３次元半導体集積回路の製造方法。
【請求項８】
インクジェット機構及びナノインクを用いて前記絶縁膜を成膜する工程と前記金属膜を成膜する工程とを繰り返すことにより、前記第１及び第２の半導体チップの表面に前記第１及び第２の配線を積層させて形成することを特徴とする請求項４〜７のいずれか一項に記載の３次元半導体集積回路の製造方法。
【請求項９】
前記第１の配線と前記第２の配線とを接続する工程は、
前記第１の配線と前記第２の配線との位置を合わせ、合わせた位置にて第１の半導体チップと第２の半導体チップとを貼り合わせることにより実行される請求項１〜８のいずれか一項に記載の３次元半導体集積回路の製造方法。
【請求項１０】
前記第１の半導体チップと前記第２の半導体チップとを積層する方向に垂直な方向の前記第１の半導体チップと前記第２の半導体チップとのチップサイズが同じ場合、
前記第１の配線と前記第２の配線とを接続する工程は、
前記第１の半導体チップの各側面と前記第２の半導体チップの各側面とを一致させるとともに、該各側面にそれぞれ設けられた前記第１の配線と前記第２の配線との位置を合わせることにより実行されることを特徴とする請求項１〜９のいずれか一項に記載の３次元半導体集積回路の製造方法。
【請求項１１】
前記第１の半導体チップ及び前記第２の半導体チップは、ともにＣＰＵのチップであることを特徴とする請求項１０に記載の３次元半導体集積回路の製造方法。
【請求項１２】
前記第１の半導体チップと前記第２の半導体チップとを積層する方向に垂直な方向の前記第１の半導体チップと前記第２の半導体チップとのチップサイズが異なる場合、
前記第１の配線と前記第２の配線とを接続する工程は、
前記第１の半導体チップの各側面と前記第２の半導体チップの少なくともに一側面を一致させるとともに、該一致させた側面にそれぞれ設けられた前記第１の配線と前記第２の配線との位置を合わせることにより実行されることを特徴とする請求項１〜９のいずれか一項に記載の３次元半導体集積回路の製造方法。
【請求項１３】
前記第１の半導体チップ及び前記第２の半導体チップは、一方がＤＲＡＭのチップであり、他方がＣＰＵのチップであることを特徴とする請求項１２に記載の３次元半導体集積回路の製造方法。
【請求項１４】
少なくとも一つのエッジを含む表面にインクジェット機構を用いて第１の配線が形成された第１の半導体チップと、
少なくとも一つのエッジを含む表面にインクジェット機構を用いて第２の配線が形成された第２の半導体チップと、を備え、
前記第１及び第２の配線の位置に基づき前記第１の半導体チップと前記第２の半導体チップとを積層することにより、前記第１の配線と前記第２の配線とが導通された３次元半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立体配線された３次元半導体集積回路の製造方法及び３次元半導体集積回路に関する。
【背景技術】
【０００２】
従来から、半導体チップの内部を貫通するスルーホール（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）の電極を用いて、複数の半導体チップ間を電気的に接続する立体配線技術が提案されている。その一例を示した図７を参照すると、上部半導体チップ１００の内部にスルーホール１０５が形成されている。このスルーホール１０５に配線を通し、スルーホール１０５及びバンプ１５０を介して上部半導体チップ１００のパッド電極１１０と下部半導体チップ２００のパッド電極２１０とを導通する。
【０００３】
この３Ｄ配線によれば、パッケージ内配線の抵抗を低減し、複数の半導体チップを積層して一つのパッケージに収めることができ、小型化、システムとしての処理の高速化、消費電力の低下を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５２３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＴＳＶを利用した３Ｄ配線では、従来のウエハプロセス装置を使いてウエハにスルーホールを開け、そこに配線を通すためにリソグラフィー、エッチング、絶縁膜成膜、シード成膜、埋め込み等多くの工程が必要となる。このような多工程のプロセスでは、製造時のスループットが悪くなり、生産性が低下し、製造コストが高くなるという問題があった。
【０００６】
上記課題に対して、本発明の目的とするところは、エッジ配線を用いた、新規かつ改良された３次元半導体集積回路の製造方法及び３次元半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、第１の半導体チップの少なくとも一つのエッジを含む表面にインクジェット機構を用いて第１の配線を形成する工程と、第２の半導体チップの少なくとも一つのエッジを含む表面にインクジェット機構を用いて第２の配線を形成する工程と、前記第１及び第２の配線の位置に基づき前記第１の半導体チップと前記第２の半導体チップとを積層することにより、前記第１の配線と前記第２の配線とを導通させる工程と、を含むことを特徴とする３次元半導体集積回路の製造方法が提供される。
【０００８】
これによれば、第１及び第２の半導体チップのエッジや表面にインクジェット機構を用いて第１及び第２の配線が形成され、それらの配線を用いて第１及び第２の半導体チップの位置合わせをして当該チップを積層する。これにより、各半導体チップの表面に形成された第１及び第２の配線が導通する。
【０００９】
かかる構成では、半導体チップにスルーホールを形成し、その内部に配線を通す必要がない。このため、３次元半導体集積回路の製造時の処理工程数を少なくすることができる。また、これによれば、外部から見える配線位置でチップの位置合わせを行ってそれらのチップ同士を貼り合わせるため、半導体チップの内部にてスルーホールを用いて配線を接続する場合より迅速かつ精度よくチップの位置合わせ及び貼り合わせができる。これにより、製造時のスループットを向上させて生産性を上げるとともに製造コストを下げることができる。
【００１０】
前記第１の配線を形成する工程は、前記第１の半導体チップの表面にインクジェット機構を用いて絶縁膜を成膜する工程と、前記第１の半導体チップの絶縁膜上にインクジェット機構を用いて前記第１の配線としての金属膜を成膜する工程と、を含み、前記第２の配線を形成する工程は、前記第２の半導体チップの表面にインクジェット機構を用いて絶縁膜を成膜する工程と、前記第２の半導体チップの絶縁膜上にインクジェット機構を用いて前記第２の配線としての金属膜を成膜する工程と、を含んでいてもよい。
【００１１】
前記第１の配線を形成する工程は、前記第１の半導体チップをアニールする工程を含み、前記第２の配線を形成する工程は、前記第２の半導体チップをアニールする工程を含んでいてもよい。
【００１２】
前記第１の配線としての金属膜を成膜する工程は、前記第１の半導体チップの表面の前記第１の配線を張り巡らせたい箇所にインクジェット機構からナノインクを噴出することにより実行され、前記第２の配線としての金属膜を成膜する工程は、前記第２の半導体チップの表面の前記第２の配線を張り巡らせたい箇所にインクジェット機構からナノインクを噴出することにより実行されてもよい。
【００１３】
前記絶縁膜及び前記金属膜は、前記第１及び第２の配線が前記第１及び第２の半導体チップのエッジ部分で短絡又は断線しないように、前記第１及び第２の半導体チップのエッジ部分と平坦部分とで塗布回数を変えて形成されるようにしてもよい。
【００１４】
前記絶縁膜及び前記金属膜は、前記第１及び第２の配線が前記第１及び第２の半導体チップのエッジ部分で短絡又は断線しないように、前記第１及び第２の半導体チップのエッジ部分と平坦部分とでインクジェット機構から粘度の異なる粒子を噴出して形成されるようにしてもよい。
【００１５】
前記第１及び第２の配線は、銅粒子又は銀粒子を有機溶媒に溶かしたナノインクを用いて形成される銅配線又は銀配線であってもよい。
【００１６】
インクジェット機構及びナノインクを用いて前記絶縁膜を成膜する工程と前記金属膜を成膜する工程とを繰り返すことにより、前記第１及び第２の半導体チップの表面に前記第１及び第２の配線を積層させて形成されるようにしてもよい。
【００１７】
前記第１の配線と前記第２の配線とを接続する工程は、前記第１の配線と前記第２の配線との位置を合わせ、合わせた位置にて第１の半導体チップと第２の半導体チップとを貼り合わせることにより実行されるようにしてもよい。
【００１８】
前記第１の半導体チップと前記第２の半導体チップとを積層する方向に垂直な方向の前記第１の半導体チップと前記第２の半導体チップとのチップサイズが同じ場合、前記第１の配線と前記第２の配線とを接続する工程は、前記第１の半導体チップの各側面と前記第２の半導体チップの各側面とを一致させるとともに、該各側面にそれぞれ設けられた前記第１の配線と前記第２の配線との位置を合わせることにより実行されるようにしてもよい。
【００１９】
前記第１の半導体チップ及び前記第２の半導体チップは、ともにＣＰＵのチップであってもよい。
【００２０】
前記第１の半導体チップと前記第２の半導体チップとを積層する方向に垂直な方向の前記第１の半導体チップと前記第２の半導体チップとのチップサイズが異なる場合、前記第１の配線と前記第２の配線とを接続する工程は、前記第１の半導体チップの各側面と前記第２の半導体チップの少なくともに一側面を一致させるとともに、該一致させた側面にそれぞれ設けられた前記第１の配線と前記第２の配線との位置を合わせることにより実行されるようにしてもよい。
【００２１】
前記第１の半導体チップ及び前記第２の半導体チップは、一方がＤＲＡＭのチップであり、他方がＣＰＵのチップであってもよい。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、少なくとも一つのエッジを含む表面にインクジェット機構を用いて第１の配線が形成された第１の半導体チップと、少なくとも一つのエッジを含む表面にインクジェット機構を用いて第２の配線が形成された第２の半導体チップと、を備え、前記第１及び第２の配線の位置に基づき前記第１の半導体チップと前記第２の半導体チップとを積層することにより、前記第１の配線と前記第２の配線とが導通された３次元半導体集積回路が提供される。
【発明の効果】
【００２３】
以上説明したように本発明によれば、エッジ配線を用いた３次元半導体集積回路の製造方法及び３次元半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係るチップオンチップ工法の３次元半導体集積回路の全体構成図である。
【図２】第１及び第２実施形態に係るインクジェット機構を説明するための図である。
【図３Ａ】第１及び第２実施形態に係る絶縁膜成膜工程を示した図である。
【図３Ｂ】第１及び第２実施形態に係る金属膜成膜工程を示した図である。
【図３Ｃ】第１及び第２実施形態に係るアニール工程を示した図である。
【図３Ｄ】第１及び第２実施形態に係る位置合わせ及び貼合わせ工程を示した図である。
【図３Ｅ】第１及び第２実施形態に係るエッジのコーティング工程を示した図である。
【図４】第１及び第２実施形態に係る配線方法を説明するための図である。
【図５】第１及び第２実施形態に係る積層配線を説明するための図である。
【図６】本発明の第２実施形態に係るチップオンチップ工法の３次元半導体集積回路の全体構成図である。
【図７】従来のスルーホール（ＴＳＶ）による立体配線を説明するための図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照しながら、本発明の実施形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２６】
＜第１実施形態＞
［半導体チップのパッケージ化と３Ｄ配線］
まず、本発明の第１実施形態に係る半導体チップのパッケージ化と３Ｄ配線について、図１を参照しながら説明する。本実施形態に係る半導体チップのパッケージ化とは、複数の半導体チップを縦積みしてパッケージ化する３次元半導体集積回路の製造技術である。また、本実施形態に係る３Ｄ配線とは、積層された半導体チップ間を立体配線する技術である。
【００２７】
図１に示したように、本実施形態では、第１の半導体チップ１０と第２の半導体チップ２０とを積層させるチップオンチップ（ＣＯＣ：Ｃｈｉｐ  Ｏｎ  Ｃｈｉｐ）工法により複数の半導体チップをパッケージ化する。本実施形態では、パッケージ化される半導体チップの数は２つであるが、これに限られず、３つ以上のチップをパッケージ化してもよい。
【００２８】
第１及び第２の半導体チップ１０，２０は３０μｍの厚さのシリコンウエハで形成されている。本実施形態では、第１の半導体チップ１０と第２の半導体チップ２０とは同サイズであり、チップの種類はＣＰＵである。よって、各チップの内部は主にロジック回路により構成されている。このため、入出力用のパッド電極１２，２２に接続される第１の配線１４及び第２の配線２４の本数は、それぞれ百数十程度であり、メモリチップと比較すると少ない。
【００２９】
入出力用のパッド電極１２，２２は、半導体チップの上面周縁部に等間隔に配設されている。第１及び第２の半導体チップ１０，２０の少なくとも一つのエッジを含む表面には、第１の配線１４及び第２の配線２４が形成されている。第１の半導体チップ１０には、パッド電極１２からチップ側面を介してチップ下面まで第１の配線１４が張り巡らされている。また、第２の半導体チップ２０には、パッド電極２２からチップ側面を介してチップ下面まで第２の配線２４が張り巡らされている。
【００３０】
第１の半導体チップ１０の表面と第１の配線１４との間には第１の半導体チップ１０と第１の配線１４とを絶縁する絶縁膜１６が設けられている。第２の半導体チップ２０の表面と第２の配線２４との間には第２の半導体チップ２０と第２の配線２４とを絶縁する絶縁膜２６が設けられている。図１のように、各半導体チップ１０、２０の配線１４，２４はできるだけチップの外周部（チップエッジ側）に設けられるほうがよい。なお、第２の半導体チップ２０の上面に設けられたパッド電極２２上には、半田バンプが設けられていて、第１の半導体チップ１０と第２の半導体チップ２０とを半田接合させるようになっている。
【００３１】
［半導体チップのパッケージ化］
次に、図２、図３Ａ〜図３Ｅを参照しながら、本実施形態に係る半導体チップのパッケージ化について説明する。図２は、半導体チップの配線工程において使用されるインクジェット機構を模式的に示した図である。図３Ａは、半導体チップの表面に絶縁膜を成膜する工程を説明するための図である。図３Ｂは、絶縁膜上に配線としての金属膜を成膜する工程を説明するための図である。図３Ｃは、半導体チップのアニール工程を説明するための図である。図３Ｄは、第１及び第２の半導体チップの位置合わせ及び貼り合わせ工程を説明するための図である。図３Ｅは、第１及び第２の半導体チップのエッジをコーティングする工程を説明するための図である。以下では、まず、図２のインクジェット機構について説明した後、このインクジェット機構を用いて各半導体チップを配線し、パッケージ化する３次元半導体集積回路の製造工程について説明する。
【００３２】
（インクジェット機構）
以下では第１の半導体チップ１０の成膜を例に挙げて説明し、第２の半導体チップの成膜は同様であるため、ここでは説明を省略する。図２に示したように、第１の半導体チップ１０はチップホルダ４０に保持される。チップホルダ４０が回転することにより、第１の半導体チップ１０を回転させることができる。チップホルダ４０を９０度ずつ回転させながら半導体チップ１０の４辺の表面に絶縁膜及び金属膜を成膜することにより配線を形成する。
【００３３】
第１の半導体チップ１０の上面のパッド電極１２よりに内側の領域はチップ保護カバー４２で覆っておく。これにより、インクジェットノズル３０ａから噴出されるインクがチップの上面中央側に回り込むことを防ぐ。
【００３４】
インクジェット機構３０は、インクジェットノズル３０ａ、原料タンク３０ｂ及び３軸ゴニオメータ３０ｃを有している。原料タンク３０ｂには、成膜材料が収納されていて、インクジェットノズル３０ａから噴出されるようになっている。３軸ゴニオメータ３０ｃは、３軸（ｘ、ｙ、ｚ軸）においてインクジェットノズル３０ａの正確な角度及び位置の調整を行う。具体的には、３軸ゴニオメータ３０ｃは、インクジェットノズル３０ａ及び原料タンク３０ｂを３軸方向に並進駆動し、これにより、ターゲット（配線したいチップ表面）に対するインクジェットノズル３０ａの正確な角度及び位置を定める。この結果、インクジェットノズル３０ａから的確な位置に的確な角度で微粒子を噴出することができる。
【００３５】
なお、インクジェット機構３０は、複数のインクジェットノズル３０ａを有していてもよい。複数のインクジェットノズル３０ａにより更に処理が高速になる。
【００３６】
（３次元半導体集積回路の製造）
次に、上記構成のインクジェット機構３０を用いた成膜(配線)工程及び後工程を順に説明することにより、３次元半導体集積回路の製造について説明する。
【００３７】
１．絶縁膜成膜工程
図３Ａに示したように、第１の半導体チップ１０の表面に第１の配線１４を形成するためには、まず、第１の配線１４を形成しようとする箇所に、インクジェットノズル３０ａを移動させ、原料タンク３０ｂに収納されているＳＯＤ（Ｓｐｉｎ−ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）、たとえばＳＯＧ（Ｓｐｉｎ−ｏｎ  Ｇｌａｓｓ）の液体材料の粒子ビームを噴出させて絶縁膜１６を成膜する。インクジェットノズル３０ａは、各パッド電極１２の端部近傍から第１の半導体チップ１０の側面を通って下面まで移動する。これにより、パッド電極１２から垂直方向に絶縁膜１６が成膜される。成膜後、所定の温度でプリベーグされる。なお、インクジェットノズル３０ａの替わりに、はけ等を用いて絶縁膜１６を形成するようにしてもよい。絶縁膜１６は、ＳｉＯ２、ポリイミド等の絶縁体から形成されることができる。
【００３８】
２．金属膜成膜工程
次に、第１の半導体チップ１０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第１の配線１４を形成する。図３Ｂに示したように、絶縁膜１６上に第１の配線１４としての金属膜を成膜する。まず、金属膜を形成しようとする箇所に、インクジェットノズル３０ａを移動させ、原料タンク３０ｂに収納されているナノインクの粒子ビームを噴出させて金属膜を成膜する。インクジェットノズル３０ａは、各パッド電極１２の端部近傍の絶縁膜１６上から第１の半導体チップ１０の側面を通って下面まで移動する。これにより、第１の半導体チップ１０と絶縁された状態で、インクジェットノズル３０ａから噴出されるナノインクによってパッド電極１２から垂直方向に金属膜が成膜される。成膜後、所定の温度でプリベーグされる。
【００３９】
なお、第１の配線１４及び第２の配線２４は、銅粒子又は銀粒子を有機溶媒に溶かしたナノインクを用いて形成される銅配線又は銀配線が好ましい。本実施形態では、配線となる銅原料は、分散剤付きの銅の微粒子を有機溶媒に溶かしたものであり、その微粒子であるナノインクをインクジェットノズル３０ａから噴出させる。インクジェットノズル３０ａの替わりに、はけ等を用いて金属膜１６を形成するようにしてもよい。
【００４０】
３．アニール工程
次に、図３Ｃに示したように、絶縁膜１６及び金属膜１４が成膜された第１の半導体チップ１０を所望の温度、たとえば２００〜３５０℃にてアニールする。アニール中、有機溶媒及び分散剤は熱により除去され、金属膜が第１の配線１４として形成される。なお、分散剤の昇華のためには典型的には３００℃を超える温度でのアニールが必要だが、例えば常圧プラズマなど他の方法でエネルギーを与えることで、アニール温度を低温化することができる。
【００４１】
４．位置合わせ及び貼り合わせ工程
次に、図３Ｄを用いて第１の半導体チップ１０と第２の半導体チップ２０との位置合わせを行い、チップ同士を貼り合わせる工程について説明する。図３Ｄの右図は、第１及び第２の半導体チップ１０，２０の一側面を示した図であり、図３Ｄの左図は、右図の１−１断面を示した図である。
【００４２】
図３Ｄの右図に示したように、第１の配線１４及び第２の配線２４の位置に基づき第１の半導体チップ１０と第２の半導体チップ２０との位置合わせをする。具体的には、例えば、光学的に第１の配線１４及び第２の配線２４の位置を検出し、第１の配線１４及び第２の配線２４のエッジ部分の位置が一致するように位置合わせをしてもよい。また、例えば、画像処理技術を利用して画像認識により第１の配線１４及び第２の配線２４のエッジ部分の位置が一致するように位置合わせをしてもよい。第１の配線１４と第２の配線２４との位置合わせは、チップの端面（側面）毎に４回行うのが好ましく、少なくとも２つの側面毎に２回行う。
【００４３】
位置合わせが完了したら、その位置で第１の半導体チップ１０と第２の半導体チップ２０とを貼り合わせる。貼り合わせは、たとえば、接着剤をチップ間から注入することにより行われる。
【００４４】
これにより、各チップを積層してパッケージ化すると同時に、第１の配線１４と第２の配線２４とを各チップのエッジで導通させることができる。以下、第１の配線１４と第２の配線２４とのエッジ配線をＳＥＩ（Ｓｉｌｉｃｏｎ−Ｅｄｇｅ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）配線とも称呼し、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いた立体配線と区別して表現する。
【００４５】
なお、第１の配線１４と第２の配線２４とのエッジ配線のため、及びチップの位置合わせのために、第１の配線１４は、パッド電極１２からチップの下面まで這わせる必要がある。一方、第２の配線２４は、パッド電極２２から第２の半導体チップ２０の上面のエッジ部分までは少なくとも這わせる必要がある。パッド電極２２上には半田バンプ２８が形成されていて、第１の配線１４と第２の配線２４との導通を確実にする（図３Ｅ参照）。
【００４６】
５．エッジのコーティング工程
最後に、図３Ｅに示したように、第１の半導体チップ１０、第２の半導体チップ２０のエッジ配線部分を中心に配線部分を保護膜５０によりコーティングする。保護膜５０は、ポリイミド／エポキシ系フィルム等の絶縁フィルムを接着剤で接着してもよい。これにより、チップ表面に形成された金属膜(第１の配線１４及び第２の配線２４)の酸化を防止するとともに外部と絶縁する。
【００４７】
以上、本実施形態に係るチップオンチップ工法の３次元半導体集積回路の製造方法によれば、図７に示した半導体チップの内部を貫通するスルーホール（ＴＳＶ）の電極を用いて、複数の半導体チップ間を電気的に接続する立体配線技術を用いず、エッジ配線のみを用いて立体配線することができる。これにより、本実施形態では、スルーホールに配線を通すためのリソグラフィー、エッチング、絶縁膜成膜、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＣＶＤ（熱ＣＶＤ，プラズマＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によるシード成膜、埋め込み工程が不要になり、処理工程が多いＴＳＶの立体配線に比べて製造工程が少なくて済む。また、インクジェット機構３０を用いることにより高速処理が可能となる。
【００４８】
また、これによれば、外部から見える配線位置でチップの位置合わせを行い、チップ同士を貼り合わせるため、半導体チップ内部にてスルーホールを用いて配線を接続する場合より迅速かつ正確に位置合わせをすることができる。これにより、製造時のスループットを向上させて生産性を上げるとともに製造コストを下げることができる。
【００４９】
（エッジ配線方法）
配線は、半導体チップのエッジ部分にて短絡や断線しないように形成する必要がある。たとえば、図４では、第２の半導体チップ２０のエッジ部分で絶縁層２６が２層になっている。このように、絶縁膜２６及び金属膜（第２の配線２４）は、第２の配線２４が第２の半導体チップ２０のエッジ部分で短絡又は断線しないように、エッジ部分と平坦部分とで塗布回数を変えて形成されるようにしてもよい。図４では、絶縁層２６のみを２層にしたが、金属層を２層にしてもよい。これにより、エッジ部分で絶縁層や金属層が薄くなることを防止できる。なお、第１の半導体チップ１０の配線についても同様であるためここでは説明を省略する。
【００５０】
また、図示していないが、半導体チップのエッジ部分と平坦部分とで塗布回数を変える替わりに、エッジ部分と平坦部分とでインクジェット機構から粘度の異なる粒子を噴出するようにしてもよい。例えば、エッジ部分では粘性の高い粒子を噴出し、平坦部分では粘性の低い粒子を噴出するようにしてもよい。これによっても、エッジ部分で絶縁層や金属層が薄くなることを防止できる。
【００５１】
（積層配線）
また、配線を複数層積み上げて形成してもよい。たとえば、図５では、第２の半導体チップ２０の表面にて第２の配線２４ａ、２４ｂが２層に積層されている。配線方法としては、インクジェット機構３０及びナノインクを用いて絶縁膜２６ａ、２６ｂを成膜する工程と金属膜２４ａ、２４ｂを成膜する工程とを繰り返すことにより配線を積層させて形成する。第１の半導体チップ１０の配線についても同様である。特に配線数が多い場合に有効な配線方法である。
【００５２】
＜第２実施形態＞
［半導体チップのパッケージ化と３Ｄ配線］
次に、本発明の第２実施形態に係る半導体チップのパッケージ化と３Ｄ配線について、図６を参照しながら説明する。
【００５３】
本発明の第１実施形態に係る３次元半導体集積回路では、図１に示したように、第１の半導体チップ１０と第２の半導体チップ２０とを積層する方向（ｚ軸）に垂直な方向（ｘ、ｙ軸）の第１の半導体チップ１０と第２の半導体チップ２０とのチップサイズが同じであった。この場合、第１の配線１４と第２の配線２４とを導通させる工程は、第１の半導体チップ１０の各端面と第２の半導体チップ２０の各端面とを一致させるとともに、該各端面にそれぞれ設けられた第１の配線１４と第２の配線２４との位置を合わせることにより実行された。
【００５４】
これに対して、本発明の第２実施形態では、第１の半導体チップ１０と第２の半導体チップ２０とのチップサイズ（ｘｙ面）が異なる場合のパッケージ化と３Ｄ配線について説明する。本実施形態の場合には、図６に示したように、第２の半導体チップ２０上に２つの第１の半導体チップ１０ａ，１０ｂが積層されている。
【００５５】
この場合、第１の半導体チップ１０ａ、１０ｂの少なくとも側面の一つと第２の半導体チップ２０の少なくとも側面の一つを一致させるとともに、該一致させた側面にそれぞれ設けられた第１の配線１４ａ，１４ｂと第２の配線２４との位置を合わせる。本実施形態では、端面が合っている２つの側壁の配線の位置を見て位置合わせを行う。このようにして、第１の配線１４ａ、１４ｂと第２の配線２４とをエッジ配線し、導通させる。
【００５６】
本実施形態では、チップの種類は第１の半導体チップ１０ａ，１０ｂがＤＲＡＭで、第２の半導体チップ２０がＣＰＵである。このようなパッケージ化は、ＣＰＵである第２の半導体チップ２０に対して第１の半導体チップ１０ａ，１０ｂが２次キャッシュとして機能する場合を主に想定している。
【００５７】
以上、本実施形態に係るチップサイズが異なる場合の３次元半導体集積回路の製造方法によっても、エッジ配線による位置合わせとチップの貼合わせ、配線の導通が可能であり、第１実施形態と同様にパッケージの小型化、生産性向上とともに製造コストを下げることができる。なお、本実施形態においても、第１実施形態で説明した図４のエッジ配線方法が好ましく、図５の積層配線を形成することもできる。
【００５８】
第１及び第２実施形態に係る３次元半導体集積回路の製造方法を実施した結果、少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第１の配線１４が形成された第１の半導体チップ１０と、少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第２の配線２４が形成された第２の半導体チップ２０と、を有し、第１及び第２の配線１４，２４の位置に基づき第１の半導体チップ１０と第２の半導体チップ２０とを位置合わせして積層することにより、第１及び第２の半導体チップ１０，２０の表面にて第１の配線１４と第２の配線２４とが導通された３次元半導体集積回路が製造される。
【００５９】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【００６０】
例えば、上記実施形態では、２枚のチップを貼り合わせる場合について説明したが、本発明はかかる例に限定されない。例えば、本発明は、３枚以上のチップを貼り合わせる場合にも適用できる。例えばＤＲＡＭ、ＳＲＡＭなどの大容量化のため、複数チップを貼り合わせる場合に本発明を適用しても有益である。
【００６１】
また、上記実施形態では、エッジ配線のみの立体配線技術を開示したが、本発明はかかる例に限定されない。例えば、エッジ配線（ＳＥＩ）とスルーホール（ＴＳＶ）とを組み合わせた立体配線を構築してもよい。
【００６２】
チップエッジの周辺長と配線幅及び配線間幅の計算から、本発明は、百数十配線程度のＤＲＡＭとＣＰＵとのチップ間配線への適用が好適である。千配線以上のＤＲＡＭ同士のチップ間配線には適さないが、上記積層配線を用いることで対応できる場合もある。
【符号の説明】
【００６３】
１０，１０ａ，１０ｂ        第１の半導体チップ
２０                        第２の半導体チップ
１２、２２                  パッド電極
１４，１４ａ、１４ｂ        第１の配線
２４，２４ａ、２４ｂ        第２の配線
１６，２６，２６ａ、２６ｂ  絶縁膜
２８                        半田バンプ
３０                        インクジェット機構
３０ａ                      インクジェットノズル
３０ｂ                      原料タンク
３０ｃ                      ３軸ゴニオメータ
４０                        チップホルダ
４２                        チップ保護カバー
５０                        保護膜
１０５                      スルーホール
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【図７】
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