(57)【要約】【課題】組み込まれるＩＣ（集積回路）の回路面積を小さくしつつ、かつＡ／Ｄ（アナログデジタル）変換処理時間を短縮することによってＡ／Ｄ変換処理の高速化を実現する巡回型Ａ／Ｄ変換器を提供する。【解決手段】本発明の巡回型Ａ／Ｄ変換器は、上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ変換器であって、各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える。【選択図】図１
2011171974.tif 000002
【特許請求の範囲】
【請求項１】
上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ（アナログデジタル）変換器であって、
各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、
前記演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える、巡回型Ａ／Ｄ変換器。
【請求項２】
前記演算クロック発生手段は、前記Ａ／Ｄ変換手段によって比較演算される際の前記各ビットに対応する許容誤差に応じて、前記演算サイクルを決定することを特徴とする、請求項１に記載の巡回型Ａ／Ｄ変換器。
【請求項３】
前記Ａ／Ｄ変換手段によって比較演算される最下位ビットの処理時間に基づいて、前記マスタクロックを決定するマスタクロック決定手段をさらに備える、請求項１〜２のいずれかに記載の巡回型Ａ／Ｄ変換器。
【請求項４】
前記マスタクロック決定手段は、前記最下位ビットに対応する演算サイクルを前記マスタクロックの周期とすることを特徴とする、請求項３に記載の巡回型Ａ／Ｄ変換器。
【請求項５】
前記各ビットに対応する演算サイクルは、ビットが１つ上位になる毎に、前記マスタクロックの周期分が加算されることを特徴とする、請求項４に記載の巡回型Ａ／Ｄ変換器。
【請求項６】
上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ（アナログデジタル）変換方法を、巡回型Ａ／Ｄ変換装置に実行させるためのコンピュータに読み取り可能なプログラムであって、
各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生ステップと、
前記演算クロック発生ステップによって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換ステップとを、前記巡回型Ａ／Ｄ変換装置に実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型Ａ／Ｄ（アナログデジタル）変換器に関し、より特定的には、Ａ／Ｄ変換処理時間を短縮する巡回型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
近年、センサリング技術が進歩しており、車載システムにおいても様々なセンサリング技術が用いられている。このような車載システムでは、多数のセンシング信号を必要とし、さらに当該センシング信号を時分割で処理するため、当該センシング信号におけるＡ／Ｄ変換処理の高速化が不可欠となっている。また、集積回路（IC: Integrated Circuit）が組み込まれたＡ／Ｄ変換器において、入力されたセンシング信号は、当該ＩＣでＡ／Ｄ変換処理される。この場合、Ａ／Ｄ変換器に組み込まれるＩＣは、小型かつ低コストを要求される。
【０００３】
Ａ／Ｄ変換処理の高速化方法としては、Ａ／Ｄ変換処理における比較演算の単位を２ビット以上にすることによって、演算サイクルを減少させる方法がある（例えば、特許文献１参照）。しかし、この方法は、２ビット以上の高精度ＤＡＣ（デジタルアナログコンバータ）回路が必要となるため、Ａ／Ｄ変換回路の回路面積が大きくなってしまう。
【０００４】
そこで、巡回型Ａ／Ｄ変換器（1bit/stage）を適用する。巡回型Ａ／Ｄ変換器（1bit/stage）では、Ａ／Ｄ変換処理における比較演算の単位を１ビットとし、同一回路を用いて比較と演算とを実行する。このため、当該巡回型Ａ／Ｄ変換器に組み込まれるＩＣでは、高精度ＤＡＣ回路を必要とせず、回路面積を小さくすることができる。
【０００５】
図５は、従来の巡回型Ａ／Ｄ変換器におけるＡ／Ｄ変換処理時間を示す図である。図５において、第１サイクル〜第Ｎ（Ｎはビット数）サイクルにおいて、１ビット単位で最上位ビットから順に比較演算を繰り返している。
【０００６】
具体的には、従来の巡回型Ａ／Ｄ変換器において、最上位ビットから順に比較演算を繰り返す上で、量子化許容誤差を鑑みて、最上位ビットが必要とする比較演算処理時間ｔ１が決定される。また、各ビットに対応する第１サイクル〜第Ｎサイクルについて、単一周波数の演算クロックによってＮビットの比較演算処理を行う。つまり、従来の巡回型Ａ／Ｄ変換器では、比較演算処理時間が最大となる最上位ビットの比較演算処理時間に合わせて、各ビットに対応する演算サイクル（周波数）で演算クロックを発生させている。したがって、従来の巡回型Ａ／Ｄ変換器におけるＡ／Ｄ変換処理時間Ｔは、最上位ビットが必要とする比較演算処理時間ｔ１を用いて、以下の（数１）で表される。
Ｔ＝ｔ１×Ｎ    ・・・（数１）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３４５８８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の巡回型Ａ／Ｄ変換器では、各ビットの比較演算処理時間は、比較演算処理時間が最大となる最上位ビットの比較演算処理時間と同一であって、各ビットに対応する最適な演算サイクルで演算クロックを発生させていない。このため、従来の巡回型Ａ／Ｄ変換器では、Ａ／Ｄ変換処理全体の高速化が図れないという問題があった。
【０００９】
なお、従来の巡回型Ａ／Ｄ変換器において、比較演算処理時間が最大となる最上位ビットの比較演算処理にのみ高速化処理を適用すれば、Ａ／Ｄ変換処理全体の高速化が図れる。しかし、この場合、最上位ビットの比較演算処理にのみ用いる高速処理回路が必要となるため、Ａ／Ｄ変換器に組み込まれるＩＣは、小型かつ低コストという要求が満たされない。
【００１０】
それ故に、本発明は、組み込まれるＩＣの回路面積を小さくしつつ、かつＡ／Ｄ変換処理時間を短縮することによってＡ／Ｄ変換処理の高速化を実現する巡回型Ａ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の巡回型Ａ／Ｄ変換器は、上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ（アナログデジタル）変換器であって、各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える。
かかる構成によれば、Ａ／Ｄ変換処理における比較演算の単位を１ビットとし、同一回路を用いて比較と演算とを実行する巡回型Ａ／Ｄ変換器（1bit/stage）を適用するため、高精度ＤＡＣ回路を必要とせず、組み込まれるＩＣの回路面積を小さくすることができる。同時に、本発明の巡回型Ａ／Ｄ変換器によれば、各ビットに対応する最適な演算サイクルで演算クロックを発生させるため、Ａ／Ｄ変換処理時間を短縮することができ、Ａ／Ｄ変換処理の高速化を実現することができる。
【００１２】
さらに、好ましい演算クロック発生手段は、Ａ／Ｄ変換手段によって比較演算される際の各ビットに対応する許容誤差に応じて、演算サイクルを決定することを特徴とする。
かかる構成によれば、各ビットに対応する許容誤差に応じて、演算サイクルを決定するため、高精度なＡ／Ｄ変換処理を実現することができる。
【００１３】
また、本発明の巡回型Ａ／Ｄ変換器は、Ａ／Ｄ変換手段によって比較演算される最下位ビットの処理時間に基づいて、マスタクロックを決定するマスタクロック決定手段をさらに備える。
かかる構成によれば、最下位ビットの演算に必要な時間に基づいて、マスタクロックを決定するため、各ビットに対応する最適な演算サイクルで演算クロックを発生させることができる。
【００１４】
さらに、好ましいマスタクロック決定手段は、最下位ビットに対応する演算サイクルをマスタクロックの周期とすることを特徴とする。
かかる構成によれば、最下位ビットに対応する演算サイクルをマスタクロックの周期とするため、Ａ／Ｄ変換処理時間を最適に短縮することができる。
【００１５】
さらに、好ましい各ビットに対応する演算サイクルは、ビットが１つ上位になる毎に、マスタクロックの周期分が加算されることを特徴とする。
かかる構成によれば、各ビットに対応する演算サイクルは、ビットが１つ上位になる毎に、マスタクロックの周期分が加算されるため、Ａ／Ｄ変換処理における全演算時間をより短縮することができる。
【００１６】
また、上記目的を達成するために、上述した巡回型Ａ／Ｄ変換器の各構成が行うそれぞれの処理は、一連の処理手順を与える巡回型Ａ／Ｄ変換方法として捉えることができる。この方法は、一連の処理手順をコンピュータに実行させるためのプログラムの形式で提供される。このプログラムは、コンピュータ読み取り可能な記録媒体に記録された形態で、コンピュータに導入されてもよい。
【発明の効果】
【００１７】
上述のように、本発明の巡回型Ａ／Ｄ変換器によれば、Ａ／Ｄ変換処理における比較演算の単位を１ビットとし、同一回路を用いて比較と演算とを実行する巡回型Ａ／Ｄ変換器（1bit/stage）を適用するため、高精度ＤＡＣ回路を必要とせず、組み込まれるＩＣの回路面積を小さくすることができる。同時に、本発明の巡回型Ａ／Ｄ変換器によれば、各ビットに対応する最適な演算サイクルで演算クロックを発生させるため、Ａ／Ｄ変換処理時間を短縮することができ、Ａ／Ｄ変換処理の高速化を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０を示す図
【図２】巡回型Ａ／Ｄ変換回路１００が上位ビットから下位ビットに向かって順に比較演算を繰り返し、アナログ信号をデジタル信号に変換する様子を示す図
【図３】巡回型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換処理について、最上位ビットでの許容誤差を示す図
【図４】本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換処理時間を示す図
【図５】従来の巡回型Ａ／Ｄ変換器におけるＡ／Ｄ変換処理時間を示す図
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０を示す図である。図１において、巡回型Ａ／Ｄ変換器１０は、巡回型Ａ／Ｄ変換回路１００と、演算クロック発生回路２００とを備える。巡回型Ａ／Ｄ変換回路１００は、第１のスイッチ１０１と、サンプリングホールド（Ｓ／Ｈ）回路１０２と、比較器１０３と、シフト演算器１０４と、第２のスイッチ１０５と、乗算器１０６と、加算器１０７とを備える。
【００２０】
先ず、演算クロック発生回路２００は、各ビットに対応する演算サイクルを上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する。演算クロック発生回路２００によって発生される演算クロックについて、詳細な説明は後述する。
【００２１】
そして、巡回型Ａ／Ｄ変換回路１００は、演算クロック発生回路２００によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返し、アナログ信号をデジタル信号に変換する。
【００２２】
図２は、巡回型Ａ／Ｄ変換回路１００が上位ビットから下位ビットに向かって順に比較演算を繰り返し、アナログ信号をデジタル信号に変換する様子を示す図である。
【００２３】
巡回型Ａ／Ｄ変換回路１００において、入力信号Ｖｉｎは、第１のスイッチ１０１を介して、Ｓ／Ｈ回路１０２に入力される。
【００２４】
Ｓ／Ｈ回路１０２は、入力信号Ｖｉｎをサンプリング信号Ｖ１としてサンプリングし、一定時間保持する。
【００２５】
比較器１０３は、サンプリング信号Ｖ１と基準電圧Ｖ０とを比較し、当該比較結果をシフト演算器１０４および第２のスイッチ１０５に出力する。なお、本実施形態では、サンプリング信号Ｖ１は、基準電圧Ｖ０より大きい。また、基準電圧Ｖ０は、Ａ／Ｄ変換レンジ内−Ｖｒｅｆ〜＋Ｖｒｅｆの中点である。
【００２６】
シフト演算器１０４は、比較器１０３から出力された比較結果に基づいて、シフト演算し、当該結果を出力する。なお、ここでは、サンプリング信号Ｖ１は、基準電圧Ｖ０より大きいため、シフト演算器１０４は、シフト演算の結果として「１」を出力する。
【００２７】
第２のスイッチ１０５は、比較器１０３から出力された比較結果に基づいて、Ａ／Ｄ変換レンジ内の参照電圧Ｖｒｅｆに関して、＋Ｖｒｅｆまたは−Ｖｒｅｆのいずれかを出力するように切り換えられる。なお、ここでは、サンプリング信号Ｖ１は、基準電圧Ｖ０より大きいため、第２のスイッチ１０５は、−Ｖｒｅｆを出力するように切り換えられる。
【００２８】
乗算器１０６は、Ｓ／Ｈ回路１０２によってサンプリングされたサンプリング信号Ｖ１を２倍する。
【００２９】
加算器１０７は、乗算器１０６によって２倍されたサンプリング信号Ｖ１に、第２のスイッチ１０５から出力された−Ｖｒｅｆを加算して、当該加算結果を次のサンプリング信号Ｖ２として出力する。
【００３０】
そして、サンプリング信号Ｖ２は、第１のスイッチ１０１を介して、Ｓ／Ｈ回路１０２に入力される。なお、入力信号Ｖｉｎが第１のスイッチ１０１を介してＳ／Ｈ回路１０２に入力された後、加算器１０７から出力される加算結果が第１のスイッチ１０１を介してＳ／Ｈ回路１０２に入力されるように、第１のスイッチ１０１は切り換えられる。
【００３１】
次に、比較器１０３は、サンプリング信号Ｖ２と基準電圧Ｖ０とを比較し、当該比較結果をシフト演算器１０４および第２のスイッチ１０５に出力する。なお、本実施形態では、サンプリング信号Ｖ２は、基準電圧Ｖ０より小さい。
【００３２】
シフト演算器１０４は、比較器１０３から出力された比較結果に基づいて、シフト演算し、当該結果を出力する。なお、ここでは、サンプリング信号Ｖ２は、基準電圧Ｖ０より小さいため、シフト演算器１０４は、シフト演算の結果として「０」を出力する。
【００３３】
第２のスイッチ１０５は、比較器１０３から出力された比較結果に基づいて、Ａ／Ｄ変換レンジ内の参照電圧Ｖｒｅｆに関して、＋Ｖｒｅｆまたは−Ｖｒｅｆのいずれかを出力するように切り換えられる。なお、ここでは、サンプリング信号Ｖ２は、基準電圧Ｖ０より小さいため、第２のスイッチ１０５は、＋Ｖｒｅｆを出力するように切り換えられる。
【００３４】
乗算器１０６は、Ｓ／Ｈ回路１０２から出力されたサンプリング信号Ｖ２を２倍する。
【００３５】
加算器１０７は、乗算器１０６によって２倍されたサンプリング信号Ｖ２に、第２のスイッチ１０５から出力された＋Ｖｒｅｆを加算して、当該加算結果を次のサンプリング信号Ｖ３として出力する。
【００３６】
そして、サンプリング信号Ｖ３は、第１のスイッチ１０１を介して、Ｓ／Ｈ回路１０２に入力される。なお、第１のスイッチ１０１および第２のスイッチ１０５は、制御部（図示せず）による制御によって切り換えられるものである。
【００３７】
このように、サンプリング信号Ｖ３および次のサンプリング信号Ｖ４についても同様の比較演算が繰り返され、巡回型Ａ／Ｄ変換回路１００は、入力信号Ｖｉｎを出力信号Ｖｏｕｔ「１００１」にＡ／Ｄ変換している。
【００３８】
図３は、巡回型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換処理について、最上位ビットでの許容誤差を示す図である。図３において、ＮビットのＡ／Ｄ変換処理が開始されると、量子化許容誤差Ｖｅｒｒは、Ａ／Ｄ変換レンジ内の参照電圧Ｖｒｅｆを用いて、以下の（数２）で表される。
Ｖｅｒｒ＝２Ｖｒｅｆ／２(N+1)    ・・・（数２）
【００３９】
また、Ａ／Ｄ変換回路が有する時定数τを用いると、許容誤差に到達するまでの時間ｔとの関係は、以下の（数３）で表される。
２Ｖｒｅｆ／２(N+1)  ＝＜＜  ２Ｖｒｅｆ×ｅ（−ｔ／τ）    ・・・（数３）
【００４０】
さらに、（数３）より、以下の（数４）および（数５）が導き出される。
ｔ  ＞＞＝  （Ｎ＋１）τｌｎ（２）    ・・・（数４）
ｔ  ≒  ０．７（Ｎ＋１）τ    ・・・（数５）
なお、ｌｎ（２）≒０．７とする。
【００４１】
上述したように、巡回型Ａ／Ｄ変換回路１００では、乗算器１０６によってサンプリング信号を２倍しながら、上位ビットから下位ビットに向かって順に比較演算を繰り返している。つまり、１サイクル毎にサンプリング信号の振幅が２倍されるため、１サイクル毎に許容誤差も２倍ずつ増加する。したがって、許容誤差に到達するまでの時間ｔは、０．７（Ｎ）τ、０．７（Ｎ−１）τ、０．７（Ｎ−２）τ、・・・と減少する。
【００４２】
ここで、演算クロック発生回路２００は、巡回型Ａ／Ｄ変換回路１００における演算サイクルに合わせて、マスタクロックに基づいて演算クロックを生成している。以下に、演算クロック発生回路２００によって発生される演算クロックについて、詳しく説明する。
【００４３】
図４は、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換処理時間を示す図である。図１および図２を用いて説明したように、巡回型Ａ／Ｄ変換器１０は、第１サイクル〜第Ｎ（Ｎはビット数）サイクルにおいて、１ビット単位で上位ビットから下位ビットに向かって順に比較演算を繰り返している。また、ここでは、巡回型Ａ／Ｄ変換器１０は、Ａ／Ｄ変換処理について、図３に示した最上位ビットでの許容誤差を有するものとする。
【００４４】
図４において、従来の巡回型Ａ／Ｄ変換器では、上述した（数５）より、第１サイクル（最上位ビット）の演算時間を０．７（Ｎ＋１）τとし、当該第１サイクル（最上位ビット）の演算時間に合わせて、マスタクロックを決定していた。つまり、従来の巡回型Ａ／Ｄ変換器では、各ビットに対応する第１サイクル（最上位ビット）から第Ｎサイクル（最下位ビット）まで単一周波数の演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返していた。このため、従来の巡回型Ａ／Ｄ変換器におけるＡ／Ｄ変換処理時間Ｔ＝０．７（Ｎ＋１）τ×Ｎであった。
【００４５】
一方、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０では、単一周波数の演算クロックを用いるのではなく、各ビットに対応する演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返す。
【００４６】
ここで、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０における演算クロック発生回路２００は、演算クロックに比べて高速であるマスタクロックに基づいて、各ビットに対応する演算クロックを発生させる演算サイクルを決定する。
【００４７】
なお、マスタクロックは、演算クロックに比べて十分高速であって、予め設定されていても構わないし、または第Ｎ演算サイクル（最下位ビット）の演算時間を算出することによって設定されても構わない。以下に、マスタクロックと、各ビットに対応する演算クロックとの関係について、詳しく説明する。
【００４８】
図４において、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０では、上述した（数５）より、第Ｎサイクル（最下位ビット）の演算時間を０．７×２τとしている。つまり、最下位ビットにおける量子化許容誤差を考慮すれば、第Ｎサイクル（最下位ビット）の演算に必要な時間は、０．７×２τである。マスタクロックは、０．７τに設定されており、第Ｎサイクル（最下位ビット）の演算に必要な時間は、論理的には、０．７τで構わない。本実施形態では、Ａ／Ｄ変換処理における非線形誤差を補正して、要求される精度（線形性）を確保するために、余裕度を考慮して、第Ｎサイクル（最下位ビット）の演算時間を０．７×２τとしている。
【００４９】
このように、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０における演算クロック発生回路２００は、０．７τを周期とするマスタクロックに基づいて、各ビットに対応する演算クロックを発生させる演算サイクルを決定している。具体的には、図４に示すように、演算クロック発生回路２００は、第Ｎサイクル（最下位ビット）の演算時間を０．７×２τ、第（Ｎ−１）サイクルの演算時間を０．７×３τ、第（Ｎ−２）サイクルの演算時間を０．７×４τ、・・・、第３サイクルの演算時間を０．７×（Ｎ−１）τ、第２サイクルの演算時間を０．７×（Ｎ）τ、第１サイクルの演算時間を０．７×（Ｎ＋１）τと決定し、各ビットに対応する演算クロックを発生させている。
【００５０】
そして、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０における巡回型Ａ／Ｄ変換回路１００は、演算クロック発生回路２００によって発生される演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返す。このため、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換処理時間Ｔ＝０．７（Ｎ＋１）τ×（１＋Ｎ）／２となる。
【００５１】
つまり、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０は、各サイクル（ビット）の演算に必要な時間に合わせて演算クロックを発生させ、当該発生させた演算クロックによって各サイクルの演算時間を最適化している。
【００５２】
したがって、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０は、各ビットに対応する最適な演算サイクルで演算クロックを発生させて、上位ビットから下位ビットに向かって順に比較演算を繰り返すため、単一周波数の演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返していた従来の巡回型Ａ／Ｄ変換器に比べて、第１サイクル〜第Ｎサイクルの全演算時間Ｔを短縮することができる。
【００５３】
以上のように、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、Ａ／Ｄ変換処理における比較演算の単位を１ビットとし、同一回路を用いて比較と演算とを実行する巡回型Ａ／Ｄ変換器（1bit/stage）を適用するため、高精度ＤＡＣ回路を必要とせず、組み込まれるＩＣの回路面積を小さくすることができる。同時に、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、各ビットに対応する最適な演算サイクル（第１〜第Ｎサイクル）で演算クロックを発生させるため、Ａ／Ｄ変換処理時間を短縮することができ、Ａ／Ｄ変換処理の高速化を実現することができる。
【００５４】
また、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、図３に示した各ビットに対応する許容誤差に応じて、各ビットに対応する演算サイクル（第１〜第Ｎサイクル）を決定するため、高精度なＡ／Ｄ変換処理を実現することができる。
【００５５】
また、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、第Ｎサイクル（最下位ビット）の演算に必要な時間に基づいて、マスタクロックの周期（０．７τ）を決定するため、各ビットに対応する最適な演算サイクル（第１〜第Ｎサイクル）で演算クロックを発生させることができる。
【００５６】
また、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、第Ｎサイクル（最下位ビット）に対応する演算サイクルをマスタクロックの周期とするため、Ａ／Ｄ変換処理時間を最適に短縮することができる。
【００５７】
また、本発明の一実施形態に係る巡回型Ａ／Ｄ変換器１０によれば、各ビットに対応する演算サイクルは、ビットが１つ上位になる毎に、マスタクロックの周期分（０．７τ）が加算されるため、第１サイクル〜第Ｎサイクルの全演算時間Ｔをより短縮することができる。
【００５８】
なお、本実施形態に係る巡回型Ａ／Ｄ変換器１０では、図１に示した巡回型Ａ／Ｄ変換回路１００を用いたが、これに限定されるものでなく、その他の回路構成である巡回型Ａ／Ｄ変換回路を用いても構わない。
【００５９】
また、Ａ／Ｄ変換回路が有する時定数τは、Ａ／Ｄ変換回路の回路構成に依存するものである。換言すれば、巡回型Ａ／Ｄ変換器に用いるＡ／Ｄ変換回路に応じて、予め時定数τは決定される。このため、Ａ／Ｄ変換処理におけるビット数Ｎの値も予め設定されている場合、マスタクロックおよび各ビットに対応する演算クロックは、予め算出することができる。これにより、演算クロック発生回路は、予め算出された各ビットに対応する演算クロックを発生させても構わない。
【産業上の利用可能性】
【００６０】
多数のセンシング信号を必要とするセンサリング技術等において、組み込まれるＩＣの回路面積を小さくしつつ、かつＡ／Ｄ変換処理の高速化等に有用である。
【符号の説明】
【００６１】
１０    巡回型Ａ／Ｄ変換器
１００    巡回型Ａ／Ｄ変換回路
２００    演算クロック発生回路
１０１    第１のスイッチ
１０２    サンプリングホールド（Ｓ／Ｈ）回路
１０３    比較器
１０４    シフト演算器
１０５    第２のスイッチ
１０６    乗算器
１０７    加算器
【図１】
2011171974.tif 000003
【図２】
2011171974.tif 000004
【図３】
2011171974.tif 000005
【図４】
2011171974.tif 000006
【図５】
2011171974.tif 000007