(57)【要約】【解決課題】  複数の微細な貫通孔が存在するシリコン基板において、半導体プロセスに依らない簡素な技術により平坦部のみならず貫通孔内部にも密着性が良好な金属膜を成膜して、高密度実装用途に好適なシリコン基板を提供する。【解決手段】  めっき前処理によりシリコン基板の平坦部と貫通孔内部の清浄シリコン表面を現出させ、ニッケル置換めっき・無電解銅めっき（Ｓ４）を順に行うことにより、シリコン基板の全ての貫通孔の内壁全面ならびに主面の全面もしくは一部の面を直接被覆し、密着性に優れ良好な導電性を示す膜を有するめっき層付シリコン基板を作製することができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
貫通孔が２個以上存在するシリコン基板であって、全ての貫通孔の内壁全面ならびに主面の全面もしくは一部の面が、基板側からニッケル膜、銅膜の順で被覆されているめっき層付シリコン基板。
【請求項２】
ニッケル膜および銅膜が共に湿式法により成膜され、銅膜よりシリコン基板表面に近い側に乾式法による膜構造を有しないことを特徴とする請求項１に記載のめっき層付シリコン基板。
【請求項３】
前記シリコン基板の純度が、９９．９９９９％以上であり、半導体デバイスや電子部品の高密度実装に用いられることを特徴とする請求項１または２に記載のめっき層付シリコン基板。
【請求項４】
前記貫通孔の円換算径に対する前記シリコン基板の厚さのアスペクト比（シリコン基板の厚さ／貫通孔円換算直径）が１０以上であることを特徴とする請求項１ないし３のいずれかに記載のめっき層付シリコン基板。
【請求項５】
シリコン基板に貫通孔を２個以上設ける工程と、
前記シリコン基板の全ての貫通孔の内壁全面ならびに主面の全面もしくは一部の面に対して、置換めっきと無電解めっきによりニッケル膜および銅膜をこの順に成膜する工程とを含むめっき層付シリコン基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品を実装する貫通孔を有するシリコン基板に関するものである。
【背景技術】
【０００２】
電子部品実装の技術分野において、半導体ＬＳＩチップの端子数増大と端子間ピッチ微細化により、従来のＬＳＩパッケージ技術では、微細ピッチおよび端子数に対応できない状況が生じている。
半導体チップを高密度にシステム集積するために、実装回路基板の両面に搭載したり、半導体チップをパッケージレベル、チップレベルで３次元的に積層する技術が検討されている。特に、チップレベルの積層技術として、基板に貫通孔を形成して、導体で充填した貫通シリコン接続ビア（ＴＳＶ／Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いた、３次元ＬＳＩ積層技術が注目を集めている。
さらに、従来、実装回路基板と半導体チップの間で端子間ピッチを広げるために用いられていたインターポーザを積極的に利用した新しい３次元ＬＳＩ積層技術の検討を進められている。インターポーザの製造技術としては、用いられる材料の観点から分類すると、プリント回路基板の製造技術に基づく樹脂インターポーザ、シリコン半導体デバイス製造技術に基づくシリコンインターポーザの２種類がある。後者の方が、微細加工性と平坦性に優れた製造工程となっており、前者より微細な端子間ピッチに対応することが可能である。
インターポーザを用いることによる有用な効果は、（１）端子間ピッチの変換、（２）再配線層の追加、（２）高密度の実装、（３）高周波、高速信号への対応、（４）放熱性能の向上、（５）熱膨張係数のマッチング（機械的信頼性の向上）、（６）受動部品、能動部品の埋め込みなどが考えられている。
樹脂インターポーザは、これらのうち（１）−（３）までしか対応しないが、シリコンインターポーザでは、（１）−（６）すべての効果を備えることができる。
【０００３】
上記で簡単に述べたが、シリコンインターポーザが注目される大きな理由が、半導体チップにおける微細化の限界にある。半導体チップはムーアの法則（例；チップ当たりのトランジスタ数は２年で倍になる）に則り、ここ４０年以上微細化が押し進められてきた。微細化のメリットは単にトランジスタ数を多く積み込めるだけでなく、素子や配線の微細化により高速化でき、より複雑なデバイスを作ることが可能になる。この微細化技術をベースとして、１つの半導体チップ内に機能の異なるデバイスを集積するＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ；以下ＳｏＣと呼ぶ）は、電子・電気機器に広く用いられている。複数の機能を１つのチップ内に集積するため、非常に高密度に機能を詰め込み、かつ異なるデバイス間を高速で接続することが可能となる（例えば、特許文献２を参照）。  
しかし、半導体プロセスにおける線幅が３０ｎｍを切るまで微細化して来た現在、微細化に物理限界が最近見えてきている。メモリーなどの比較的構成がシンプルな半導体チップにおいても、線幅２０ｎｍ台やそれ以下まで微細化をどんどん進めて、高集積化できる状況ではない。また、微細化が必ずしも高速化につながらず、ＬＳＩからの発熱も無視できないレベルになってきた。このような半導体プロセスも複雑化かつ高コスト化してきたため、種々のＬＳＩを１つのチップに詰め込むＳｏＣが、ある機能を実現するためにコストパフォーマンスとして必ずしも最善の解とは言えない場合も出てきている。
ＳｏＣの１つの問題は、チップ内の一部の機能向上を図りたい場合に、チップ全体の再設計や原版の再製作を行う必要がある点である。ＳｏＣは、汎用ＣＰＵやＤＲＡＭのように単一チップで多くの数量が製作されるものではない。そのため、コストパフォーマンス観点から、頻繁にかつ迅速に改良・再設計を行うことが必ずしも容易ではない。
【０００４】
広く電子機器全般において、プリント回路基板上に種々の半導体ＬＳＩチップを多数搭載することにより、有用な機能を実現することが行われている。しかし、半導体チップ内の信号伝送速度に比べて、プリント回路基板内での処理伝送速度は、１／１０以下の低速となっており、十分ではない。プリント回路基板内の速度を向上させるためには、インピーダンス制御された高密度伝送線路を作り込む必要があるが、プリント回路基板の製造技術では実現が困難である。
【０００５】
このような問題に鑑みて、半導体チップほど高密度ではないが通常のプリント基板よりは高密度実装が可能で、かつ半導体チップ間をできるだけ高速で接続可能なシリコンインターポーザが注目されるようになった（貫通電極を有するものとして例えば、特許文献１および特許文献２、貫通電極を有しないものとして例えば、特許文献４等を参照）。各チップは改良の進捗や目的に応じて、該当チップのみ高機能なものに取り替えればよいので、機能向上が迅速に実施可能となる。またチップ間の配線長をできるだけ短くして、チップ間伝送の高速化を図れる。更にインターポーザの両面にチップを配置し、かつチップの３次元積層なども併用して、高密度実装と高速化を両立させることも意図されている（例えば、特許文献３を参照）。シリコンインターポーザが注目されている理由は、上記のように端子間のピッチ変換にとどまらない機能を期待されているためである。
半導体メモリは、複数チップを積層して、これらの間を配線で接続し、メモリ容量を増やすことが検討されている。配線はＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を利用したり、ワイヤボンディングなど複数の案が提案されている。このような３次元積層チップをシリコンインターポーザ上に集積することにより、更に高速と高機能化が両立できるようになる。
これらの技術は、微細化を更に進める「Ｍｏｒｅ  Ｍｏｏｒｅ」と微細化以外の手法で高密度・高機能化を進める「Ｍｏｒｅ  ｔｈａｎ  Ｍｏｏｒｅ」という言葉に集約される。
【０００６】
上述のように、シリコンインターポーザは半導体プロセスの微細化のみに依らず、高機能と高コストパフォーマンスを実現する方式として期待されている。しかし、実現しようとする機能は目的により異なるため、用途に応じたカスタマイズが必要になり、当然１つの機能に対して多くの数量が必要になる用途は多くない。シリコンインターポーザは、半導体デバイスの延長としての側面と、高密度実装プリント基板の高密度化の延長上としての両方の側面を有している。
シリコンインターポーザを作製する上で、微細化・高密度化のため半導体プロセスを多く用いると高コストになるが、プリント基板と同じプロセスでは１０μｍ以下の微細化は容易にはできない。ＳｏＣと同様なコストと機能の両立が、シリコンインターポーザにおいても大きな課題である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３３１５３号公報
【特許文献２】特開２００６−２２８８３４号公報
【特許文献３】特開２００３−３０９１２１号公報
【特許文献４】特開２００７−１２３７５３号公報
【特許文献５】特開２００５−２９３７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体チップを高密に実装するシリコンインターポーザのプロセスコストが高くなる原因は、幾つかある。既に述べたように、半導体プロセスに用いる手法を多く適用することにある。また、材料を含め技術インフラとして、半導体レベルのものを使用する点にもある。
例として図５に、シリコンのＶｉａ（止まり孔；以下Ｖｉａと呼ぶ）内を銅で充填する場合を示す。Ｖｉａの形成（Ｓ１０２）は、露光プロセスによりパターニング（Ｓ１０１）を行い、Ｄ−ＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；通称Ｂｏｓｃｈ法）により行う。パターニングに用いたレジストを剥離（Ｓ１０３）した後、Ｖｉａ内を銅で充填して貫通配線とするため、Ｖｉａ内に３層程度のプラズマＣＶＤによる成膜（Ｓ１０４）を行い（酸化膜／バリア膜／シード膜）、その後Ｖｉａ内を電気めっきにより銅を底部から充填（Ｓ１０５）していくのが普通である。さらにその後、裏面を精密研削（Ｓ１０６）して、Ｖｉａを貫通させてＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）とし、銅充填層が裏面に顔を出すまで薄化する。用途によるが、裏面も成膜・配線化（Ｓ１０７）を行ったり、銅表面の平滑化加工を行ったりする。このように、インターポーザ製作プロセスは、主に半導体デバイス用の材料を用い、半導体プロセスに共通する装置による乾式プロセスを主体とする。工程数が多く、高価な装置を多く使用するため、プリント基板比較でコストが上昇することは止むを得ない。また従来法では、Ｖｉａ内をプラズマＣＶＤにより予備成膜（酸化膜／バリア膜／シード膜）を行う必要がある。例えば高アスペクト比（基板厚み：Ｖｉａ径の比）１０以上のＶｉａ内に、予備膜を完全に成膜することは容易ではない。
【０００９】
本発明は、上記のようなシリコンインターポーザの問題に鑑みてなされたもので、その目的とするところは、できるだけ半導体プロセスに依らない簡素な技術により、同等な機能を実現できるようにすることにある。
【課題を解決するための手段】
【００１０】
本発明は、シリコンインターポーザの成膜が湿式法によりシリコン上に直接行われることを特徴とする。すなわち、本発明の１つの側面は、シリコン基板の全ての貫通孔の内壁全面ならびに主面の全面もしくは一部の面に対して、置換めっきまたは無電解めっきによりニッケル膜および銅膜をこの順に成膜する工程を含むめっき層付シリコン基板の製造方法である。本発明のもう１つの側面は、貫通孔が２個以上存在するシリコン基板であって、全ての貫通孔の内壁全面ならびに主面の全面もしくは一部の面が、基板側からニッケル膜、銅膜の順で被覆されているめっき層付シリコン基板である。
【発明の効果】
【００１１】
本願発明は、半導体グレード（１１Ｎ以上）より相対的に低い純度以上のシリコン基板を用い、従来のシリコンインターポーザにおいて大きな問題点であった、高アスペクト比ＴＳＶ内のＣｕ被覆、高コストドライコーティングプロセスの問題等を解決・改善し、シリコンインターポーザに適したシリコン基板を提供するものである。また従来多段工程によって行わねばならなかった基板両面への成膜が、めっき装置（無電解・置換）のみにより可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明のシリコン基板の一使用態様であるインターポーザを含む多層配線回路基板の模式的断面図である。
【図２】本発明のシリコンインターポーザの製造工程の一態様を示す流れ図である。
【図３】Ｓｉ基板上へのＮｉ核付け膜直接成膜の一態様を示す（ａ）断面全体、（ｂ）（ａ）のコントラストを変えた断面全体、（ｃ）（ａ）の貫通孔中央部Ｑ部のＳＥＭ画像である。
【図４】Ｓｉ貫通孔上へのＮｉ核付け膜およびＣｕ膜の湿式成膜の一態様を示す（ａ）断面全体、（ｂ）（ａ）の貫通孔開口付近Ｐ部、（ｃ）（ａ）の貫通孔中央部Ｑ部のＳＥＭ画像である。
【図５】従来のシリコンインターポーザの製造工程の一態様を示す流れ図である。
【発明を実施するための形態】
【００１３】
以下で、上述の課題を解決するために、本願発明の内容について詳しく述べる。
同じ部材には同じ符号を付して表した。なお、本発明は以下に説明する形態に制限されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。
本発明のめっき層付シリコン基板の好適な用途であるインターポーザを含む多層配線回路基板の模式的断面図を図１に示す。図１に示す多層配線回路基板１において、インターポーザ３はＭＰＵ５とＲＦデバイス７との間に挿入されている。インターポーザの両端にはハンダボール９が設けられており、図示しないプリント基板等に電気的に接続することができる。図１ではＲＦデバイス７上に、ロジックＬＳＩ１１、メモリ１３、センサ・ＭＥＭＳ１５を順に積層しているが当然この層構成に限定されない。
図２に、本発明のめっき層付シリコン基板の製造プロセスの１つの例を示す。本発明においては従来同様にパターニング（Ｓ１）を行った後、Ｂｏｓｃｈ法かその他の方法でシリコン基板内にＴＳＶを形成（Ｓ２）し、パターニングに用いたレジストを剥離（Ｓ３）する。その後、シリコン基板上にめっき法によりまず置換めっきでニッケル膜を成膜（Ｓ４−１）し、更にその上に無電解めっきにより銅成膜（Ｓ４−２）を行う。したがって従来法ではプラズマＣＶＤ装置、電気めっき装置、精密研削機、スパッタ装置を使って多段で行わなければいけなかった両面への成膜工程が、めっき装置（無電解・置換）のみにより成膜が可能となる。
本発明ではＴＳＶを予め形成し、湿式法によりＴＳＶ内を直接成膜する。この場合、成膜されるめっきのイオン種は基板の両面から供給され、更にめっき液の流れ（液循環や基板回転など）を加味すれば、従来法よりずっと高アスペクト比のＴＳＶ内を完全に被覆することが可能となる。
本発明に用いるシリコン基板は、半導体デバイス作成に用いるような高純度ウェハである必要はない。めっき可能な基板であればよいので、９９．９９９９％以上（６Ｎ以上）の純度があればよい。もちろん、半導体レベルの１１Ｎ以上のシリコン材料を用いることができるのは言うまでもない。シリコンインターポーザ上に何らかのデバイスを作製するような場合など、必要に応じた純度のものを選択すればよい。
純度６Ｎ以上のシリコン基板を用いて、複数の貫通孔が存在するシリコン基板の全ての表面を、湿式めっき法のみにより導電性の金属膜を成膜して、インターポーザ等の高密度実装用途に用いるシリコン基板を提供する。
本発明で使用するシリコン基板は、９９．９９９９％以上（６Ｎ以上）の純度よりなる。純度が６Ｎ未満のシリコン基板は、μｍサイズの欠陥やそれ以上のサイズの不溶析出物などが基板表面や基板内に複数存在するため、ＴＳＶ加工や成膜を行う上において障害となる。そのため、６Ｎ以上の純度が必要である。
半導体用に用いられる１１Ｎ以上の高純度シリコン基板は、本用途のプロセスに当然適合するものである。ただ、インターポーザ用途では基板上にデバイスを作り込む場合や一層目から配線する場合以外は、必ずしもシリコン基板の電気特性を使用する訳ではない。従って、目的にあった純度のシリコン基板を使用すればよい。
【００１４】
複数個のＴＳＶを基板に開けるためには、まずパターンニング（Ｓ１）を行う必要がある。パターンニングには、印刷法（スクリーン法・グラビア法・凸版法・インクジェット法など）、ナノインプリント法、光露光法（フォトリソグラフィー法）など種々の方法がある。更にドリル加工やレーザ加工のような物理的な方法によっても、１００μｍ径以下のＴＳＶ加工が可能である。これらの中で、一番微細でかつ精度の良いパターンニングが可能なのは、光露光法（半導体プロセスで主流）である。ナノインプリント法でも数十ｎｍ以下の微細パターンニングが検討されている。例えば、ＨＤＤ用途ではフォトリソグラフィー法でも難しい２０ｎｍ以下の磁性ドットをナノインプリント法で製作することが試みられている。
シリコンインターポーザに使用するＴＳＶの大きさは、現在一般的には１０μｍ径以上なので、必ずしも光露光法である必要はない。ＴＳＶの大きさやパターンにより、上記のような手法の中から最適な方法を選べばよい。
ＴＳＶの密度としては、特に限定されないが５０μｍピッチ以上とすることができる。
【００１５】
ＴＳＶの微細孔加工（Ｓ２）を行うのに、一般的な方法はＤ−ＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；通称Ｂｏｓｃｈ法）である。Ｂｏｓｃｈ法は、等方性エッチングを行うガス種ＳＦ６とＶｉａ内壁の表面コーティングを行うガス種Ｃ４Ｆ８を順次切り替えながら、高アスペクト比のＶｉａを作製する手法として一般的である。ＭＥＭＳの作製において広く用いられており、シリコンインターポーザのＴＳＶ加工においても本手法を用いることができる。Ｂｏｓｃｈ法は、数μｍ径まで深孔を精度良く加工できる現時点では一番信頼性の高い方法である。もちろん、Ｖｉａ径やパターンの種類により、湿式法などを選択することも可能である。
次いで、従来法と同様にしてレジスト剥離（Ｓ３）を行う。
【００１６】
微細孔加工を行って得られたＴＳＶに対しては、後述する湿式法による内壁面へのニッケル成膜に先立ち、表面汚れ、酸化膜、シリコン劣化層等の除去等のために、
例えば非イオン性界面活性剤（例えばＮＣＷ）等の界面活性剤、フッ化水素、ＮａＯＨ、ＫＯＨ等のアルカリ等によるエッチングによって前処理を行うことが望ましい。
【００１７】
本発明において従来法と決定的に異なるのは、ＴＳＶを有するシリコン上に、つまり平坦面とＴＳＶ内壁面に乾式膜を一切成膜することなく、湿式法のみにより成膜（Ｓ４）を行う点である。シリコン上にめっき法により銅膜を密着性良く乗せることは難しい。既に述べたように通常は、乾式法で予備膜を成膜する。ところが本発明では、まずシリコン上に置換めっきによりニッケル膜を成膜する。
ニッケル膜の成膜厚みは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
ニッケル置換めっきは、シリコンと反応することなく、密着性の良好な膜をシリコン平坦面上に形成できることを本発明者らは考案し出願している（特許文献５）。しかしながら、ＴＳＶ内のニッケル置換めっきは平坦面上と異なり、イオン種の十分な供給が行われない可能性がある。特にＴＳＶのＶｉａ径が小さくなりかつアスペクト比が大きくなると、めっき液の流れが著しく阻害されるため、イオン種が欠乏し平坦面とＴＳＶ内とで膜厚が大きく異なるか、最悪の場合ＴＳＶ内の特に中央部にはニッケル膜が成膜できないことが考えられる。しかし、本発明において、ＴＳＶ内のシリコン表面の界面活性剤による親水化とアルカリエッチによる活性化の適切な前処理が行われれば、平坦面上と同じように置換めっきでニッケル膜を成膜できることが分かった。図４は厚さ０．１μｍのシリコン基板３１表面へのニッケル膜３３の成膜状態を示すもので、平坦面と直径５０μｍのＴＳＶ３２内で膜厚差の少ない成膜でできている。更に、該ニッケル膜上に連続して銅膜を無電解めっきで密着性よく成膜できる。銅膜もシリコン平坦面上のみならず、ＴＳＶ内のニッケル膜上に同じように成膜可能であった。無電解銅めっきの還元剤は、ホルムアルデヒド、次亜リン酸、グリオキシル酸などがあり、特に１つの還元剤に限定されるものではない。良好なめっき成膜を行うためには、金属イオンがシリコン表面部に十分に供給される必要がある。そのため、めっき液条件を最適化するだけでなく、めっき液流れなども最適化されなければならない。シリコン基板の回転は平坦部や貫通孔内部にめっき液流れを生じさせるための１つの方法として有効である。置換めっきと無電解めっきの付き回りが平坦面上とＴＳＶ内で大きな差がなく、かつアスペクト比が大きくなっても必ずしもその差が大きくなっていないことから、イオン種の供給はめっき液流だけでなく、めっき液中のイオン拡散にも依っていると考えられる。このためアスペクト比が１０以上になるような深孔内にも成膜が可能となるのであろう。ＴＳＶのＶｉａ径が小さくなりかつアスペクト比が大きくなる場合、基板を回転させることによってめっき液のＴＳＶへの浸入を促進することができる。
【００１８】
銅めっき膜は、平坦面とＴＳＶ内面を全て被覆する。もちろんレジスト層やインク層により部分的に遮蔽し、開口部のみめっき成膜することもできる。銅めっき膜の成膜厚みは、例えば、５００ｎｍ〜５μｍとすることができる。本発明によるシリコンインターポーザの使い方として、シリコン基板表面を全てグランド層として使用することができる。また、該銅めっき層を微細加工（Ｓ５）して配線層として使用することも可能である。もちろんＴＳＶ内の銅被覆層を貫通配線として使用することはもちろん可能である。更に、シリコン表面を望むパターンに被覆して、露出部のみめっき成膜により配線させることも可能である。
このように本発明のめっき手法を用いることにより、格段に簡単な工程と手法でアスペクト比１０以上になるような微細かつ深孔内まで銅被覆を行うことが可能となった。従来の乾式手法主体のシリコンインターポーザでは実現できなかった、コストパフォーマンスの高い基板を提供することが可能である。
【００１９】
実施例１〜１０
純度６Ｎ−１１Ｎの多結晶シリコンを原料に用いた単結晶シリコン（Ｐ型、抵抗値１０Ω・ｃｍ）の基板を用いた。基板厚みは１００μｍ〜５００μｍである。基板表面は、＃８０００ダイヤボンド砥石による精密研削加工（実施例１〜４）、または、コロイダルシリカを研磨剤としてＣＭＰ研磨加工（実施例５〜１０）を行った。めっきを行うためにシリコン基板表面は必ずしも研磨加工による鏡面である必要はなく、ラップ加工後歪取りのエッチングを行った基板、精密研削により加工した基板でもよい。めっき処理時に、めっき膜と基板との密着強度が確保できるような加工劣化層がないか、あっても該劣化層が１μｍ内外の少ない表面であればよい。また、パターニングを行う貫通孔の大きさが小さくなると、それに比例して表面平滑性を向上させる必要がある。該基板に半導体工程で一般的光露光法により、１０，２０，５０，１００μｍの各大きさのパターンニングを行った。この時、各パターンは円形ではなく、角形状とした。これは、該基板断面を切断してＳＥＭにより観察する折に、断面横幅を確実に計測するため、どの部位で切断しても一定の幅になるようにするためである。貫通孔形状は円形であってもよいのはもちろんである。該基板を用いて、ボッシュ法により貫通孔加工を行った。加工は一般的な方法で、ＳＦ６による等方性エッチングとＣ４Ｆ８による側壁コーティングをガス種を周期的に切り替えながら行った。
貫通孔加工を行った該シリコン基板はめっき処理を行うため、平坦面と貫通孔内部表面を、界面活性剤（例ＮＣＷ）とアルカリ（ＮａＯＨ，ＫＯＨなど）で順次前処理を行った。それぞれの目的は、表面の汚れ除去、酸化膜除去、シリコン劣化層除去のためである。前処理を行った該シリコン基板表面に、置換めっきによりニッケル核付け膜を成膜し、該ニッケル核付け膜の狙い厚みは３００ｎｍ〜４００ｎｍとした。置換めっきの条件は下記の通りである。ＮｉＳＯ４を金属種として硫酸アンモニウム浴で、水酸化アンモニウムでＰＨを８−９の間に調整して、１０分程度置換めっきを行った。
ついで、核付けニッケル膜が成膜されたシリコン基板上に、引き続き無電解めっきを行い、銅膜を成膜した。Ｐｄによる活性化処理、還元剤ホルムアルデヒドによる無電解めっき（温度３０℃×４０分）を連続的に行い、銅めっき膜の狙い厚みは貫通孔の大きさに依らず、概ね２．０μｍ厚で行った。
上記のめっき成膜に関わる工程は、連続的に行われた。もちろん途中の工程で別な機器に移動させて処理することも可能であるが、できるだけ基板表面を乾燥させず連続的に行うほうが望ましい。本実施例ではシリコン基板の回転は行わなかった。
銅が成膜されためっき層付シリコン基板について、スコッチテープ（３Ｍ社製）により剥離試験を行ったが、剥離は認められず、密着力は良好であった。銅成膜を行っためっき層付シリコン基板を、マイクロダイサにて貫通孔部で切断し、ＳＥＭで断面を観察した。貫通孔内部にニッケル核付け膜・銅膜を成膜した様子を、図５に示す。シリコン基板３１／ニッケル核付け膜３３／銅膜３５の順番に積層していることが分かった。平坦部３４ａはもちろん貫通孔３２の内部３４ｂにも銅３５が強固に密着して成膜されている。貫通孔が１０μｍの場合、平坦部の膜厚（１．７８μｍ）より貫通孔内中心部の銅めっき膜厚（１．２４μｍ）の方が３０％程度薄くなっていることがわかった。ただ、該厚み分布はインターポーザの使用上全く問題はない。また、平坦部３４ａの表裏面にテスター端子をあててみたが、当然のことながら導通が確認できた。本発明において、湿式めっき法のみによりシリコン上（貫通孔内部も含め）に直接密着性の良好な導電膜を有する基板を作製することができた。  
本発明のめっき成膜を行ったシリコン基板の一覧を表１に示す。
【００２０】
【表１】
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【００２１】
表１から、アスペクト比２０の貫通孔内部にも均一な銅皮膜が形成されていることがわかった。このように乾式手法では困難なアスペクト比の領域まで成膜できることは、めっき法の大きな利点の１つである。
【産業上の利用可能性】
【００２２】
本発明の導電膜を有するシリコン基板は、電子部品を高密度に実装し、半導体デバイスとプリント配線基板との間に挿入されて、用いることができる。
【符号の説明】
【００２３】
１  多層配線回路基板
３  シリコンインターポーザ
５  ＭＰＵ
７  ＲＦデバイス
９  ハンダボール
１１  ロジックＬＳＩ
１３  メモリ
１５  センサ・ＭＥＭＳ
３１  シリコン基板
３２  貫通孔
３３  ニッケル（核付け）膜
３４ａ  平坦部
３４ｂ  貫通孔内壁
３５  銅めっき膜
Ｓ１、Ｓ１０１  パターニング
Ｓ２、Ｓ１０２  シリコンエッチング
Ｓ３、Ｓ１０３  レジスト剥離
Ｓ４  貫通ビア内非電気めっき
Ｓ５、Ｓ１０７  絶縁層・配線形成
Ｓ１０４  前処理膜（絶縁層＋拡散防止層＋シード層）
Ｓ１０５  ビア内銅電気めっき
Ｓ１０６  研削（バックグラインディング）
【図１】
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【図２】
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【図５】
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【図３】
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【図４】
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