(57)【要約】【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板における素子分離領域に囲まれた第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域に囲まれた第２の活性領域上に形成され、第２の高誘電率膜を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域における第１の素子分離領域上において分離されており、
前記第２の活性領域は、前記第１の活性領域から見てゲート幅方向に前記第１の素子分離領域を挟んで配置されており、
前記第１の素子分離領域を挟んで対向する前記第１の活性領域の一端と前記第２の活性領域の一端との距離をｓとし、前記第１の活性領域の一端から前記第１の素子分離領域上に位置する前記第１のゲート絶縁膜の一端までの突き出し量をｄ１としたとき、
ｄ１＜０．５ｓ
の関係式が成り立っていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート絶縁膜の一端と前記第１の素子分離領域上に位置する前記第２のゲート絶縁膜の一端との距離をｈとしたとき、
ｄ１≦０．５（ｓ−ｈ）
の関係式が成り立っていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２の活性領域の一端から前記第１の素子分離領域上に位置する前記第２のゲート絶縁膜の一端までの突き出し量をｄ２としたとき、
ｄ１＜ｄ２
の関係式が成り立っていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域の他端から前記素子分離領域における第２の素子分離領域上に位置する前記第１のゲート絶縁膜の他端までの突き出し量をｄ３としたとき、
ｄ３≦ｄ１
の関係式が成り立っていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域の一端から前記第１の素子分離領域上に位置する前記第２のゲート絶縁膜の一端までの突き出し量をｄ２とし、前記第２の活性領域の他端から前記素子分離領域における第３の素子分離領域上に位置する前記第２のゲート絶縁膜の他端までの突き出し量をｄ４としたとき、
ｄ４≦ｄ２
の関係式が成り立っていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは、前記第１の素子分離領域上において分離されており、
前記第１の素子分離領域上に、前記第１のゲート電極の端部と前記第２のゲート電極の端部とに跨って形成されたコンタクトプラグをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は第１の調整用金属を含み、
前記第２のゲート絶縁膜は前記第１の調整用金属を含まないことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１の調整用金属はＬａであることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記第２のゲート絶縁膜は第２の調整用金属を含み、
前記第１のゲート絶縁膜は前記第２の調整用金属を含まないことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２の調整用金属はＡｌであることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とを有することを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極におけるゲート長方向の側面上に形成された第１のサイドウォールと、
前記第２のゲート電極におけるゲート長方向の側面上に形成された第２のサイドウォールとを備え、
前記第１のゲート電極におけるゲート幅方向の側面上には前記第１のサイドウォールが形成されておらず、
前記第２のゲート電極におけるゲート幅方向の側面上には前記第２のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項１４】
請求項１〜１２のうちいずれか１項に記載の半導体装置において、
前記第１の素子分離領域上における前記第１のゲート電極と前記第２のゲート電極との間には、断面形状がＵ字状のサイドウォールが形成されていることを特徴とする半導体装置。
【請求項１５】
半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと前記半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板における前記第１の活性領域と前記第２の活性領域とを分離する素子分離領域を形成する工程（ａ）と、
前記第１の活性領域上に第１の高誘電率膜を有する第１のゲート絶縁膜用膜を形成すると共に、前記第２の活性領域上に第２の高誘電率膜を有する第２のゲート絶縁膜用膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜用膜及び前記第２のゲート絶縁膜用膜の上にゲート電極用膜を形成する工程（ｃ）と、
前記ゲート電極用膜並びに前記第１のゲート絶縁膜用膜及び前記第２のゲート絶縁膜用膜をパターニングして、前記第１の活性領域上に前記第１のゲート絶縁膜用膜からなる第１のゲート絶縁膜及び前記ゲート電極用膜からなる第１のゲート電極を形成すると共に、前記第２の活性領域上に前記第２のゲート絶縁膜用膜からなる第２のゲート絶縁膜及び前記ゲート電極用膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、
前記工程（ｄ）において、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域における第１の素子分離領域上において分離して形成され、
前記第１の素子分離領域を挟んで対向する前記第１の活性領域の一端と前記第２の活性領域の一端との距離をｓとし、前記第１の活性領域の一端から前記第１の素子分離領域上に位置する前記第１のゲート絶縁膜の一端までの突き出し量をｄ１としたとき、
ｄ１＜０．５ｓ
の関係式が成り立つことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１の活性領域及び前記第２の活性領域の上に高誘電率膜を形成する工程（ｂ１）と、前記高誘電率膜における前記第２の活性領域上に位置する第２の部分上に第２の調整用金属膜を形成する工程（ｂ２）と、前記高誘電率膜における前記第１の活性領域上に位置する第１の部分に第１の調整用金属を導入する工程（ｂ３）とを有し、
前記第１のゲート絶縁膜用膜は、前記第１の調整用金属を含む前記第１の高誘電率膜を有し、
前記第２のゲート絶縁膜用膜は、前記第１の調整用金属を含まない前記第２の高誘電率膜及び前記第２の調整用金属膜を有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記ゲート電極用膜並びに前記第１のゲート絶縁膜用膜及び前記第２のゲート絶縁膜用膜をパターニングして、前記第１の素子分離領域上において互いに接続する前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜、並びに前記第１のゲート電極及び前記第２のゲート電極を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、前記第１のゲート電極及び前記第１のゲート絶縁膜をパターニングして、前記第１のゲート絶縁膜における前記第１の素子分離領域上に形成された部分を除去して、前記第１の素子分離領域上において前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とを互いに分離する工程（ｄ２）とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の低消費電力化及び高速化に伴い、ゲート絶縁膜として、例えばハフニウム（Ｈｆ）系膜等の高誘電率膜を用い、ゲート電極として、金属膜又は金属膜／シリコン膜を用いたＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）を備えた半導体装置が提案されている。
【０００３】
ゲート絶縁膜として例えばＨｆ系膜を用いたｎ型，ｐ型ＭＩＳトランジスタの場合、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで、ゲート電極における金属膜の材料を互いに異ならせても、ｎ型，ｐ型ＭＩＳトランジスタの実効仕事関数が、バンドエッジ近傍ではなくミッドギャップ近傍になるため、ｎ型，ｐ型ＭＩＳトランジスタの閾値電圧が高くなるという問題がある。
【０００４】
そこで、ｎ型ＭＩＳトランジスタの実効仕事関数を、バンドエッジ側にシフトさせて、ｎ型ＭＩＳトランジスタの閾値電圧を低くするために、ゲート絶縁膜として、例えばランタン（Ｌａ）を含むＨｆ系膜を用いる技術が提案されている（例えば特許文献１参照）。
【０００５】
ゲート絶縁膜として、Ｌａを含むＨｆ系膜を用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができるのは、次のような理由による。Ｈｆ系膜にＬａを含ませると、Ｈｆ系膜中にダイポールが生成される。その結果、フラットバンド電圧がマイナス側へシフトし、ｎ型ＭＩＳトランジスタの実効仕事関数がバンドエッジ側へシフトするため、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
【０００６】
以下に、従来の半導体装置の構成について、図３１及び図３２(a) 〜(b) を参照しながら説明する。従来の半導体装置は、Ｌａを含む第１の高誘電率膜を有する第１のゲート絶縁膜を備えたｎ型ＭＩＳトランジスタと、ｐ型ＭＩＳトランジスタとが、同一の半導体基板上に形成された半導体装置である。図３１は、従来の半導体装置の構成を示す平面図である。図３２(a) は、従来の半導体装置の構成を示すゲート幅方向の断面図である。図３２(b) は、従来の半導体装置の構成を示すゲート長方向の断面図である。具体的には、図３２(a) 及び(b) は、それぞれ、図３１に示すXXXIIa-XXXIIa線及びXXXIIb-XXXIIb線のそれぞれにおける断面図である。図３１及び図３２(a) において、左側にＮＭＩＳ領域を示し、右側にＰＭＩＳ領域を示す。
【０００７】
図３１及び図３２(a) に示すように、従来の半導体装置は、ｎ型ＭＩＳトランジスタｎＴｒと、ｐ型ＭＩＳトランジスタｐＴｒとを備えている。半導体基板１００におけるＮＭＩＳ領域には、ｐ型ウェル領域１０２ａが形成されている。一方、半導体基板１００におけるＰＭＩＳ領域には、ｎ型ウェル領域１０２ｂが形成されている。
【０００８】
図３２(a) に示すように、ｎ型，ｐ型ＭＩＳトランジスタｎＴｒ，ｐＴｒは、第１，第２の活性領域１００ａ，１００ｂ上に形成された第１，第２のゲート絶縁膜１０３Ａ，１０４Ｂと、第１，第２のゲート絶縁膜１０３Ａ，１０４Ｂ上に形成された第１，第２のゲート電極１０６Ａ，１０６Ｂとを備えている。第１のゲート絶縁膜１０３Ａは、Ｌａを含む第１の高誘電率膜１０３ａを有している。第２のゲート絶縁膜１０４Ｂは、第２の高誘電率膜１０３ｂ及びアルミニウム（Ａｌ）を含む第２の調整用金属膜１０４ｂを有している。第１，第２のゲート電極１０６Ａ，１０６Ｂは、第１，第２の金属膜１０５ａ，１０５ｂ及び第１，第２のシリコン膜１０６ａ，１０６ｂを有している。
【０００９】
第１のゲート絶縁膜１０３Ａと第２のゲート絶縁膜１０４Ｂとは、第１の素子分離領域１０１Ｌ上において、接続している。第１のゲート電極１０６Ａと第２のゲート電極１０６Ｂとは、第１の素子分離領域１０１Ｌ上において、接続している。第１，第２のゲート電極１０６Ａ，１０６Ｂ上には、第１のゲート電極１０６Ａの端部と第２のゲート電極１０６Ｂの端部とに跨って、コンタクトプラグ１０７が形成されている。ここで、「第１の素子分離領域１０１Ｌ」とは、素子分離領域１０１における第１の活性領域１００ａと第２の活性領域１００ｂとの間に位置する領域をいう。
【００１０】
図３１に示すように、半導体基板１００の上部には、第１，第２の活性領域１００ａ，１００ｂを取り囲むように素子分離領域１０１が形成されている。第１の活性領域１００ａ上には、第１のゲート絶縁膜（図３２(a)：１０３Ａ）を介して、第１のゲート電極１０６Ａが形成されている。第２の活性領域１００ｂ上には、第２のゲート絶縁膜（図３２(a)：１０４Ｂ）を介して、第２のゲート電極１０６Ｂが形成されている。第１，第２のゲート電極１０６Ａ，１０６Ｂ上には、コンタクトプラグ１０７が形成されている。
【００１１】
図３２(b) に示すように、素子分離領域１０１上には、第１の高誘電率膜１０３ａ、第１の金属膜１０５ａ、第１のシリコン膜１０６ａ及びコンタクトプラグ１０７が順次形成されている。
【００１２】
第１のゲート絶縁膜１０３ＡがＬａを含むことにより、ｎ型ＭＩＳトランジスタｎＴｒの実効仕事関数をバンドエッジ側にシフトさせることができる。第２のゲート絶縁膜１０４ＢがＡｌを含むことにより、ｐ型ＭＩＳトランジスタｐＴｒの実効仕事関数をバンドエッジ側にシフトさせることができる。
【００１３】
図３２(a) に示すように、第１の活性領域１００ａの一端から第１のゲート絶縁膜１０３Ａの一端までの突き出し量をｄ１とし、第２の活性領域１００ｂの一端から第２のゲート絶縁膜１０４Ｂの一端までの突き出し量をｄ２としたとき、ｄ１＝ｄ２となるように設計されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１９４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
調整用金属（例えばＬａ等）を含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタについて、本願発明者らが鋭意検討を重ねた結果、以下の問題を新たに見出した。
【００１６】
半導体装置の微細化に伴い、ゲート幅を狭くすることが必要とされる。しかしながら、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに連れて、閾値電圧が高くなるという問題が発生する。
【００１７】
この問題について、図３３を参照しながら説明する。図３３は、ゲート幅と閾値電圧との関係を示すグラフである。
【００１８】
活性領域の一端からゲート絶縁膜の一端までの突き出し量（図３２(a)：ｄ１参照）の大きさを一定にし、ゲート幅（図３２(a)：Ｗ参照）の大きさを変化させ、閾値電圧を測定した。この結果を、図３３に示す。
【００１９】
図３３の実線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさＶｔｈｈは、ゲート幅がＷｌ（Ｗｌ＞Ｗｈ）のときの閾値電圧の大きさＶｔｈｌよりも高い（Ｖｔｈｈ＞Ｖｔｈｌ）。
【００２０】
図３３の破線に示すように、ゲート幅がＷｈのときの閾値電圧の大きさは、ゲート幅がＷｌのときの閾値電圧の大きさと同一であることが理想的である。即ち、ゲート幅が狭くなっても、閾値電圧が高くならないことが理想的である。しかしながら、図３３の実線に示すように、ゲート幅が狭くなるに連れて、閾値電圧が高くなる。
【００２１】
一方、高誘電率膜及び調整用金属（例えばＡｌ等）を含む調整用金属膜を有するゲート絶縁膜を備えたｐ型ＭＩＳトランジスタについて、本願発明者らが確認した結果、以下のことを見出した。
【００２２】
ｐ型ＭＩＳトランジスタの場合、ｎ型ＭＩＳトランジスタの場合に比べて、ゲート幅が狭くなるに連れて閾値電圧が高くなる度合いが、非常に小さい。即ち、ｐ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに連れて、閾値電圧が顕著に高くなることはない。
【００２３】
前記に鑑み、本発明の目的は、第１の調整用金属を含む第１の高誘電率膜を有する第１のゲート絶縁膜を備えた第１のＭＩＳトランジスタと、第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタの閾値電圧が高くなることを防止することである。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第２の活性領域上に形成され、第２の高誘電率膜を有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜と第２のゲート絶縁膜とは、第１の活性領域と第２の活性領域との間に位置する素子分離領域における第１の素子分離領域上において分離されており、第２の活性領域は、第１の活性領域から見てゲート幅方向に第１の素子分離領域を挟んで配置されており、第１の素子分離領域を挟んで対向する第１の活性領域の一端と第２の活性領域の一端との距離をｓとし、第１の活性領域の一端から第１の素子分離領域上に位置する第１のゲート絶縁膜の一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っていることを特徴とする。
【００２５】
本発明に係る半導体装置によると、ｄ１＜０．５ｓの関係式が成り立っている。このため、第１のゲート絶縁膜における第１の素子分離領域と接する量を少なくすることができる。このため、例えば熱処理の際に、第１の高誘電率膜（特に、第１の高誘電率膜における第１の活性領域と接する部分）に、素子分離領域から供給される酸素（Ｏ）量を少なくすることができるので、第１の高誘電率膜に含まれる第１の調整用金属（例えばＬａ）とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、第１のＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００２６】
本発明に係る半導体装置において、第１のゲート絶縁膜の一端と第１の素子分離領域上に位置する第２のゲート絶縁膜の一端との距離をｈとしたとき、ｄ１≦０．５（ｓ−ｈ）の関係式が成り立っていることが好ましい。
【００２７】
本発明に係る半導体装置において、第２の活性領域の一端から第１の素子分離領域上に位置する第２のゲート絶縁膜の一端までの突き出し量をｄ２としたとき、ｄ１＜ｄ２の関係式が成り立っていることが好ましい。
【００２８】
本発明に係る半導体装置において、第１の活性領域の他端から素子分離領域における第２の素子分離領域上に位置する第１のゲート絶縁膜の他端までの突き出し量をｄ３としたとき、ｄ３≦ｄ１の関係式が成り立っていることが好ましい。
【００２９】
このようにすると、ｄ３≦ｄ１の関係式が成り立っている。このため、第１のゲート絶縁膜における第２の素子分離領域と接する量を少なくすることができる。このため、例えば熱処理の際に、第１の高誘電率膜に、素子分離領域から供給されるＯ量を少なくすることができるので、第１の高誘電率膜に含まれる第１の調整用金属とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、第１のＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００３０】
本発明に係る半導体装置において、第２の活性領域の一端から第１の素子分離領域上に位置する第２のゲート絶縁膜の一端までの突き出し量をｄ２とし、第２の活性領域の他端から素子分離領域における第３の素子分離領域上に位置する第２のゲート絶縁膜の他端までの突き出し量をｄ４としたとき、ｄ４≦ｄ２の関係式が成り立っていることが好ましい。
【００３１】
本発明に係る半導体装置において、第１のゲート電極と第２のゲート電極とは、第１の素子分離領域上において分離されており、第１の素子分離領域上に、第１のゲート電極の端部と第２のゲート電極の端部とに跨って形成されたコンタクトプラグをさらに備えていることが好ましい。
【００３２】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることが好ましい。
【００３３】
本発明に係る半導体装置において、第１のゲート絶縁膜は第１の調整用金属を含み、第２のゲート絶縁膜は第１の調整用金属を含まないことが好ましい。
【００３４】
本発明に係る半導体装置において、第１の調整用金属はＬａであることが好ましい。
【００３５】
本発明に係る半導体装置において、第２のゲート絶縁膜は第２の調整用金属を含み、第１のゲート絶縁膜は第２の調整用金属を含まないことが好ましい。
【００３６】
本発明に係る半導体装置において、第２の調整用金属はＡｌであることが好ましい。
【００３７】
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属膜と、第１の金属膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とを有することが好ましい。
【００３８】
本発明に係る半導体装置において、第１のゲート電極におけるゲート長方向の側面上に形成された第１のサイドウォールと、第２のゲート電極におけるゲート長方向の側面上に形成された第２のサイドウォールとを備え、第１のゲート電極におけるゲート幅方向の側面上には第１のサイドウォールが形成されておらず、第２のゲート電極におけるゲート幅方向の側面上には第２のサイドウォールが形成されていないことが好ましい。
【００３９】
本発明に係る半導体装置において、第１の素子分離領域上における第１のゲート電極と第２のゲート電極との間には、断面形状がＵ字状のサイドウォールが形成されていることが好ましい。
【００４０】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと半導体基板における第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板における第１の活性領域と第２の活性領域とを分離する素子分離領域を形成する工程（ａ）と、第１の活性領域上に第１の高誘電率膜を有する第１のゲート絶縁膜用膜を形成すると共に、第２の活性領域上に第２の高誘電率膜を有する第２のゲート絶縁膜用膜を形成する工程（ｂ）と、第１のゲート絶縁膜用膜及び第２のゲート絶縁膜用膜の上にゲート電極用膜を形成する工程（ｃ）と、ゲート電極用膜並びに第１のゲート絶縁膜用膜及び第２のゲート絶縁膜用膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜用膜からなる第１のゲート絶縁膜及びゲート電極用膜からなる第１のゲート電極を形成すると共に、第２の活性領域上に第２のゲート絶縁膜用膜からなる第２のゲート絶縁膜及びゲート電極用膜からなる第２のゲート電極を形成する工程（ｄ）とを備え、工程（ｄ）において、第１のゲート絶縁膜と第２のゲート絶縁膜とは、第１の活性領域と第２の活性領域との間に位置する素子分離領域における第１の素子分離領域上において分離して形成され、第１の素子分離領域を挟んで対向する第１の活性領域の一端と第２の活性領域の一端との距離をｓとし、第１の活性領域の一端から第１の素子分離領域上に位置する第１のゲート絶縁膜の一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立つことを特徴とする。
【００４１】
本発明に係る半導体装置の製造方法によると、ｄ１＜０．５ｓの関係式が成り立っている。このため、第１のゲート絶縁膜における第１の素子分離領域と接する量を少なくすることができる。このため、例えば熱処理の際に、第１の高誘電率膜（特に、第１の高誘電率膜における第１の活性領域と接する部分）に、素子分離領域から供給されるＯ量を少なくすることができるので、第１の高誘電率膜に含まれる第１の調整用金属（例えばＬａ）とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、第１のＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【００４２】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第１の活性領域及び第２の活性領域の上に高誘電率膜を形成する工程（ｂ１）と、高誘電率膜における第２の活性領域上に位置する第２の部分上に第２の調整用金属膜を形成する工程（ｂ２）と、高誘電率膜における第１の活性領域上に位置する第１の部分に第１の調整用金属を導入する工程（ｂ３）とを有し、第１のゲート絶縁膜用膜は、第１の調整用金属を含む第１の高誘電率膜を有し、第２のゲート絶縁膜用膜は、第１の調整用金属を含まない第２の高誘電率膜及び第２の調整用金属膜を有することが好ましい。
【００４３】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、ゲート電極用膜並びに第１のゲート絶縁膜用膜及び第２のゲート絶縁膜用膜をパターニングして、第１の素子分離領域上において互いに接続する第１のゲート絶縁膜及び第２のゲート絶縁膜、並びに第１のゲート電極及び第２のゲート電極を形成する工程（ｄ１）と、工程（ｄ１）の後に、第１のゲート電極及び第１のゲート絶縁膜をパターニングして、第１のゲート絶縁膜における第１の素子分離領域上に形成された部分を除去して、第１の素子分離領域上において第１のゲート絶縁膜と第２のゲート絶縁膜とを互いに分離する工程（ｄ２）とを有することが好ましい。
【発明の効果】
【００４４】
本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、第１のＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
【図面の簡単な説明】
【００４５】
【図１】(a) は、第１の検討例の半導体装置の構成を示すゲート幅方向の断面図であり、(b) は、第２の検討例の半導体装置の構成を示すゲート幅方向の断面図である。
【図２】ゲート幅と閾値電圧との関係を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。
【図４】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図６】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図８】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１０】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１４】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１６】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１８】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２０】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２２】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２４】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２６】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７】本発明の第２の実施形態の変形例に係る半導体装置の製造方法を示す平面図である。
【図２８】(a) 〜(d) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【図２９】本発明の第２の実施形態の変形例に係る半導体装置の製造方法を示す平面図である。
【図３０】(a) 〜(d) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【図３１】従来の半導体装置の構成を示す平面図である。
【図３２】(a) 〜(b) は、従来の半導体装置の構成を示す断面図である。
【図３３】ゲート幅と閾値電圧との関係を示すグラフである。
【発明を実施するための形態】
【００４６】
本願発明者らが新たに見出した上記の問題について、本願発明者らがさらに鋭意検討を重ねた結果、以下の知見を見出した。この知見について、図１(a) 〜(b) 及び図２を参照しながら説明する。図１(a) は、第１の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図１(b) は、第２の検討例の半導体装置の構成を示すゲート幅方向の断面図である。図２は、ゲート幅と閾値電圧との関係を示すグラフである。
【００４７】
図１(a) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＡが形成されている。一方、図１(b) に示すように、半導体基板５０における素子分離領域５１に囲まれた活性領域５０ｘ上に、ｎ型ＭＩＳトランジスタＴｒＢが形成されている。
【００４８】
ｎ型ＭＩＳトランジスタＴｒＡ，ＴｒＢは、活性領域５０ｘ上に形成されたゲート絶縁膜５２Ａ，５２Ｂと、ゲート絶縁膜５２Ａ，５２Ｂ上に形成されたゲート電極５４Ａ，５４Ｂとを備えている。ゲート絶縁膜５２Ａ，５２Ｂは、Ｌａを含む高誘電率膜５２ａ，５２ｂを有している。ゲート電極５４Ａ，５４Ｂは、金属膜５３ａ，５３ｂ及びシリコン膜５４ａ，５４ｂを有している。
【００４９】
図１(a) に示すように、活性領域５０ｘの一端からゲート絶縁膜５２Ａの一端までの突き出し量ｄ１の大きさは、ｄａである。一方、図１(b) に示すように、活性領域５０ｘの一端からゲート絶縁膜５２Ｂの一端までの突き出し量ｄ１の大きさは、ｄｂ（ｄｂ＜ｄａ）である。
【００５０】
図１(a) に示すｎ型ＭＩＳトランジスタＴｒＡを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、突き出し量ｄ１の大きさを、ｄａ（一定）とし、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図２の太線に示す。
【００５１】
一方、図１(b) に示すｎ型ＭＩＳトランジスタＴｒＢを用いて、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。言い換えれば、突き出し量ｄ１の大きさを、ｄｂ（一定）とし、ゲート幅Ｗの大きさを変化させ、閾値電圧を測定した。この結果を、図２の細線に示す。
【００５２】
図２に示すように、ゲート幅ＷがＷａ、言い換えれば、比較的広い場合、突き出し量ｄ１がｄａのときの閾値電圧の大きさと、突き出し量ｄ１がｄｂのときの閾値電圧の大きさとは同一である。
【００５３】
一方、図２に示すように、ゲート幅ＷがＷｂ、言い換えれば、比較的狭い場合、突き出し量ｄ１がｄａのときの閾値電圧の大きさＶｔｈａは、突き出し量ｄ１がｄｂのときの閾値電圧の大きさＶｔｈｂよりも高い（Ｖｔｈａ＞Ｖｔｈｂ）。
【００５４】
図２に示すように、突き出し量ｄ１がｄａ，ｄｂの何れの場合も、ゲート幅ＷがＷｂのときの閾値電圧の大きさは、ゲート幅ＷがＷａのときの閾値電圧の大きさよりも高い。即ち、ゲート幅が狭くなるに連れて、閾値電圧が高くなる。
【００５５】
また、図２に示すように、突き出し量ｄ１がｄａの場合での閾値電圧が高くなる度合い（太線参照）は、突き出し量ｄ１がｄｂの場合での閾値電圧が高くなる度合い（細線参照）よりも高い。即ち、突き出し量が多くなるに連れて、閾値電圧が高くなる度合いが高くなる。このことから判るように、閾値電圧が高くなる要因として、突き出し量が密接に関係している。
【００５６】
ゲート幅が狭くなるに連れて、閾値電圧が高くなるのは、以下のような理由によるものと考えられる。
【００５７】
Ｌａを含む高誘電率膜の形成後に施される熱処理の際に、高誘電率膜（特に、高誘電率膜における活性領域と接する部分）にＯ（酸素）が供給されて、高誘電率膜に含まれるＬａとＯとが反応すると、ダイポールの中性化が生じる。その結果、フラットバンド電圧がプラス側へシフトし、ｎ型ＭＩＳトランジスタの実効仕事関数がミッドギャップ側へシフトするため、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる。ここで、高誘電率膜に含まれるＬａと反応するＯの供給源は、主に、素子分離領域等が考えられる。またここで、熱処理は、例えば、ｎ型ソースドレイン注入領域に含まれるｎ型不純物を活性化させる為の熱処理等が考えられる。
【００５８】
突き出し量ｄ１を一定にして、ゲート幅Ｗを狭くした場合、ゲート幅Ｗを狭くするに連れて、ゲート幅Ｗに対する突き出し量ｄ１の割合が大きくなる。ゲート幅Ｗに対する突き出し量ｄ１の割合が大きい場合は、小さい場合に比べて、高誘電率膜における素子分離領域と接する量が多い。このため、熱処理の際に、素子分離領域から高誘電率膜に供給されるＯ量が多いため、ダイポールの中性化が顕著に生じるので、ｎ型ＭＩＳトランジスタの閾値電圧が顕著に高くなる。
【００５９】
以上から判るように、本願発明者らが新たに見出した上記の問題について、本願発明者らがさらに鋭意検討を重ねた結果、閾値電圧が高くなることを防止するには、突き出し量を少なくすることが有効であるという知見を見出した。本発明は、本願発明者らが見出した知見に基づいて成された発明である。
【００６０】
具体的には、本発明では、後述の通り、図４(a) に示すように、第１の活性領域の一端と第２の活性領域の一端との距離（第１の素子分離領域１１Ｌの最大幅）をｓとし、第１の活性領域の一端から第１のゲート絶縁膜の一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。これに対し、従来では、既述の通り、図３２(a) に示すように、ｄ１＝ｄ２の関係式が成り立っている。言い換えれば、第１の活性領域１００ａの一端と第２の活性領域１００ｂの一端との距離をｓとしたとき、ｄ１＝０．５ｓの関係式が成り立っている。ｄ１＜０．５ｓの関係式が成り立っていることにより、従来に比べて、突き出し量を少なくすることができる。
【００６１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００６２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図３及び図４(a) 〜(d) を参照しながら説明する。図３は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。図４(a) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図４(b) 〜(d) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。具体的には、図４(a) 〜(d) は、それぞれ、図３に示すIVa-IVa線、IVb-IVb線、IVc-IVc線及びIVd-IVd線のそれぞれにおける断面図である。図３及び図４(a) において、左側にＮＭＩＳ領域を示し、右側にＰＭＩＳ領域を示す。「ＮＭＩＳ領域」とは、ｎ型の第１のＭＩＳトランジスタが形成される領域をいう。「ＰＭＩＳ領域」とは、ｐ型の第２のＭＩＳトランジスタが形成される領域をいう。
【００６３】
本実施形態に係る半導体装置は、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａ上に形成された第１のＭＩＳトランジスタＴｒ１と、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂ上に形成された第２のＭＩＳトランジスタＴｒ２とを有している。半導体基板１０におけるＮＭＩＳ領域には、ｐ型ウェル領域１２ａが形成されている。一方、半導体基板１０におけるＰＭＩＳ領域には、ｎ型ウェル領域１２ｂが形成されている。
【００６４】
第１のＭＩＳトランジスタＴｒ１は、図４(a) 及び図４(c) に示すように、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａ上に形成された第１のゲート電極１８Ａと、第１の活性領域１０ａにおける第１のゲート電極１８Ａの側方下に形成されたｎ型エクステンション領域２３ａと、第１のゲート電極１８Ａにおけるゲート長方向の側面上に形成された第１のサイドウォール２１Ａと、第１の活性領域１０ａにおける第１のサイドウォール２１Ａの外側方下に形成されたｎ型ソースドレイン領域２４ａと、第１のゲート電極１８Ａ上及び第１のゲート電極１８Ａにおけるゲート幅方向の側面上に形成された第１のシリサイド膜２５ａと、ｎ型ソースドレイン領域２４ａ上に形成された第３のシリサイド膜２６ａとを備えている。
【００６５】
第２のＭＩＳトランジスタＴｒ２は、図４(a) 及び図４(d) に示すように、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１４Ｂと、第２のゲート絶縁膜１４Ｂ上に形成された第２のゲート電極１８Ｂと、第２の活性領域１０ｂにおける第２のゲート電極１８Ｂの側方下に形成されたｐ型エクステンション領域２３ｂと、第２のゲート電極１８Ｂにおけるゲート長方向の側面上に形成された第２のサイドウォール２１Ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２１Ｂの外側方下に形成されたｐ型ソースドレイン領域２４ｂと、第２のゲート電極１８Ｂ上及び第２のゲート電極１８Ｂにおけるゲート幅方向の側面上に形成された第２のシリサイド膜２５ｂと、ｐ型ソースドレイン領域２４ｂ上に形成された第４のシリサイド膜２６ｂとを備えている。
【００６６】
第１のゲート絶縁膜１３Ａは、図４(a) 及び(c) に示すように、第１の調整用金属（例えばＬａ）を含む第１の高誘電率膜１３ａを有している。第２のゲート絶縁膜１４Ｂは、図４(a) 及び(d) に示すように、第２の高誘電率膜１３ｂ及び第２の調整用金属（例えばＡｌ）を含む第２の調整用金属膜１４ｂを有している。第１のゲート絶縁膜１３Ａは第１の調整用金属を含み、第２のゲート絶縁膜１４Ｂは第１の調整用金属を含まない。一方、第２のゲート絶縁膜１４Ｂは第２の調整用金属を含み、第１のゲート絶縁膜１３Ａは第２の調整用金属を含まない。ここで、第１，第２のゲート絶縁膜１３Ａ，１４Ｂは、第１，第２の高誘電率膜１３ａ，１３ｂと第１，第２の活性領域１０ａ，１０ｂとの間に、ＳｉＯ2膜等の界面層が形成されていてもよい。
【００６７】
第１のゲート電極１８Ａは、図４(a) 及び(c) に示すように、第１の金属膜１７ａ及び第１のシリコン膜１８ａを有している。第２のゲート電極１８Ｂは、図４(a) 及び(d) に示すように、第２の金属膜１７ｂ及び第２のシリコン膜１８ｂを有している。
【００６８】
第１のサイドウォール２１Ａは、図４(c) に示すように、断面形状がＬ字状の第１の内側サイドウォール２０ａ及び第１の外側サイドウォール２１ａを有している。第２のサイドウォール２１Ｂは、図４(d) に示すように、断面形状がＬ字状の第２の内側サイドウォール２０ｂ及び第２の外側サイドウォール２１ｂを有している。
【００６９】
図４(a) に示すように、第２の活性領域１０ｂは、第１の活性領域１０ａから見てゲート幅方向に第１の素子分離領域１１Ｌを挟んで配置されている。言い換えれば、第２の活性領域１０ｂは、第１の活性領域１０ａとの間に第１の素子分離領域１１Ｌを挟んで、第１の活性領域１０ａとゲート幅方向に対向している。
【００７０】
素子分離領域１１は、図４(a) に示すように、第１，第２，第３の素子分離領域１１Ｌ，１１Ｍ，１１Ｎを含む。ここで、素子分離領域１１における「第１の素子分離領域１１Ｌ」とは、第１の活性領域１０ａと第２の活性領域１０ｂとの間に位置する領域をいう。素子分離領域１１における「第２の素子分離領域１１Ｍ」とは、第１の素子分離領域１１Ｌとの間に第１の活性領域１０ａを挟んで、第１の素子分離領域１１Ｌと対向する領域をいう。素子分離領域１１における「第３の素子分離領域１１Ｎ」とは、第１の素子分離領域１１Ｌとの間に第２の活性領域１０ｂを挟んで、第１の素子分離領域１１Ｌと対向する領域をいう。
【００７１】
図４(a) に示すように、半導体基板１０上には、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を覆うように、層間絶縁膜２７が形成されている。層間絶縁膜２７に設けられたコンタクトホール２８内には、コンタクトプラグ２９が形成されている。
【００７２】
図４(a) に示すように、第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１のゲート電極１８Ａと第２のゲート電極１８Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。コンタクトプラグ２９は、第１の素子分離領域１１Ｌ上に、第１のゲート電極１８Ａの端部と第２のゲート電極１８Ｂの端部とに跨って形成されている。コンタクトプラグ２９は、第１，第２のシリサイド膜２５ａ，２５ｂの端部に接して形成されている。コンタクトプラグ２９により、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとは、電気的に接続されている。
【００７３】
図４(b) に示すように、素子分離領域１１上には、コンタクトプラグ２９が形成されている。
【００７４】
図３に示すように、半導体基板１０の上部には、第１，第２の活性領域１０ａ，１０ｂを取り囲むように素子分離領域（図４(a) 〜(d)：１１参照）が形成されている。素子分離領域により、第１の活性領域１０ａと第２の活性領域１０ｂとは分離されている。
【００７５】
図３に示すように、第１の活性領域１０ａ上には、第１のゲート絶縁膜（図４(a)，(c)：１３Ａ参照）を介して、第１のゲート電極（図４(a)，(c)：１８Ａ参照）が形成されている。第１のゲート電極におけるゲート長方向の側面上には、第１のサイドウォール２１Ａが形成されている。第１のゲート電極上、及び第１のゲート電極におけるゲート幅方向の側面上には、第１のシリサイド膜２５ａが形成されている。第１の活性領域１０ａにおける第１のサイドウォール２１Ａの外側方下に形成されたｎ型ソースドレイン領域（図示省略，図４(c)：２４ａ参照）上には、第３のシリサイド膜（図示省略，図４(c)：２６ａ参照）が形成されている。
【００７６】
図３に示すように、第２の活性領域１０ｂ上には、第２のゲート絶縁膜（図４(a)，(d)：１４Ｂ参照）を介して、第２のゲート電極（図４(a)，(d)：１８Ｂ参照）が形成されている。第２のゲート電極におけるゲート長方向の側面上には、第２のサイドウォール２１Ｂが形成されている。第２のゲート電極上、及び第２のゲート電極におけるゲート幅方向の側面上には、第２のシリサイド膜２５ｂが形成されている。第２の活性領域１０ｂにおける第２のサイドウォール２１Ｂの外側方下に形成されたｐ型ソースドレイン領域（図示省略，図４(d)：２４ｂ参照）上には、第４のシリサイド膜（図示省略，図４(d)：２６ｂ参照）が形成されている。
【００７７】
図３に示すように、半導体基板１０上には、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を覆うように、層間絶縁膜２７が形成されている。層間絶縁膜２７に設けられたコンタクトホール内には、コンタクトプラグ２９が形成されている。
【００７８】
第１のサイドウォール２１Ａは、図３に示すように、第１のゲート電極１８Ａにおけるゲート長方向の側面上に形成され、第１のゲート電極１８Ａにおけるゲート幅方向の側面上には形成されていない。第２のサイドウォール２１Ｂは、図３に示すように、第２のゲート電極１８Ｂにおけるゲート長方向の側面上に形成され、第２のゲート電極１８Ｂにおけるゲート幅方向の側面上には形成されていない。
【００７９】
第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、
ｄ１＜０．５ｓ
の関係式が成り立っている。
【００８０】
さらに、第１のゲート絶縁膜１３Ａの一端と第２のゲート絶縁膜１４Ｂの一端との距離をｈとしたとき、
ｄ１≦０．５（ｓ−ｈ）
の関係式が成り立っている。
【００８１】
さらに、第２の活性領域１０ｂの一端から第２のゲート絶縁膜１４Ｂの一端までの突き出し量をｄ２としたとき、
ｄ１＜ｄ２
の関係式が成り立っている。
【００８２】
さらに、第１の活性領域１０ａの他端から第１のゲート絶縁膜１３Ａの他端までの突き出し量をｄ３としたとき、
ｄ３≦ｄ１
の関係式が成り立っている。
【００８３】
さらに、第２の活性領域１０ｂの他端から第２のゲート絶縁膜１４Ｂの他端までの突き出し量をｄ４としたとき、
ｄ４≦ｄ２
の関係式が成り立っている。
【００８４】
ここで、第１，第２の活性領域１０ａ，１０ｂの「一端」とは、図４(a) に示すように、第１，第２の活性領域１０ａ，１０ｂの表面における第１の素子分離領域１１Ｌと接する端をいう。第１，第２の活性領域１０ａ，１０ｂの「他端」とは、第１，第２の活性領域１０ａ，１０ｂの表面における第２，第３の素子分離領域１１Ｍ，１１Ｎと接する端をいう。第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端とは、第１の素子分離領域１１Ｌを挟んで対向している。またここで、第１，第２のゲート絶縁膜１３Ａ，１４Ｂの「一端」とは、図４(a) に示すように、第１の素子分離領域１１Ｌ上に位置する端をいう。第１，第２のゲート絶縁膜１３Ａ，１４Ｂの「他端」とは、第２，第３の素子分離領域１１Ｍ，１１Ｎ上に位置する端をいう。
【００８５】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図５及び図６(a) 〜(d) 、図７及び図８(a) 〜(d) 、図９及び図１０(a) 〜(d) 、図１１及び図１２(a) 〜(d) 、図１３及び図１４(a) 〜(d) 、図１５及び図１６(a) 〜(d) 、並びに図１７及び図１８(a) 〜(d) を参照しながら説明する。図５、図７、図９、図１１、図１３、図１５及び図１７は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図６(a) 、図８(a) 、図１０(a) 、図１２(a) 、図１４(a) 、図１６(a) 及び図１８(a) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図６(b) 〜(d) 、図８(b) 〜(d) 、図１０(b) 〜(d) 、図１２(b) 〜(d) 、図１４(b) 〜(d) 、図１６(b) 〜(d) 及び図１８(b) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。具体的には、図６(a) 、図８(a) 、図１０(a) 、図１２(a) 、図１４(a) 、図１６(a) 及び図１８(a) は、それぞれ、図５に示すVIa-VIa線、図７に示すVIIIa-VIIIa線、図９に示すXa-Xa線、図１１に示すXIIa-XIIa線、図１３に示すXIVa-XIVa線、図１５に示すXVIa-XVIa線及び図１７に示すXVIIIa-XVIIIa線のそれぞれにおける断面図である。図６(b) 、図８(b) 、図１０(b) 、図１２(b) 、図１４(b) 、図１６(b) 及び図１８(b) は、それぞれ、図５に示すVIb-VIb線、図７に示すVIIIb-VIIIb線、図９に示すXb-Xb線、図１１に示すXIIb-XIIb線、図１３に示すXIVb-XIVb線、図１５に示すXVIb-XVIb線及び図１７に示すXVIIIb-XVIIIb線のそれぞれにおける断面図である。図６(c) 、図８(c) 、図１０(c) 、図１２(c) 、図１４(c) 、図１６(c) 及び図１８(c) は、それぞれ、図５に示すVIc-VIc線、図７に示すVIIIc-VIIIc線、図９に示すXc-Xc線、図１１に示すXIIc-XIIc線、図１３に示すXIVc-XIVc線、図１５に示すXVIc-XVIc線及び図１７に示すXVIIIc-XVIIIc線のそれぞれにおける断面図である。図６(d) 、図８(d) 、図１０(d) 、図１２(d) 、図１４(d) 、図１６(d) 及び図１８(d) は、それぞれ、図５に示すVId-VId線、図７に示すVIIId-VIIId線、図９に示すXd-Xd線、図１１に示すXIId-XIId線、図１３に示すXIVd-XIVd線、図１５に示すXVId-XVId線及び図１７に示すXVIIId-XVIIId線のそれぞれにおける断面図である。図５〜図１７及び図６(a) 〜図１８(a) 、後述の第２の実施形態における図１９〜図２５及び図２０(a) 〜図２６(a) 、並びに第２の実施形態の変形例における図２７〜図２９及び図２８(a) 〜図３０(a) において、左側にＮＭＩＳ領域を示し、右側にＰＭＩＳ領域を示す。
【００８６】
まず、図５及び図６(a) 〜(d) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコンからなる半導体基板１０の上部に、素子分離領域１１を選択的に形成する。これにより、半導体基板１０におけるＮＭＩＳ領域に、素子分離領域１１に囲まれた第１の活性領域１０ａが形成される。それと共に、半導体基板１０におけるＰＭＩＳ領域に、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成される。ゲート幅Ｗは、例えば約２００ｎｍである。その後、半導体基板１０におけるＮＭＩＳ領域に、ｐ型ウェル領域１２ａを形成する。一方、半導体基板１０におけるＰＭＩＳ領域に、ｎ型ウェル領域１２ｂを形成する。
【００８７】
次に、図５及び図６(a) 〜(d) に示すように、半導体基板１０上に、高誘電率膜１３を形成する。高誘電率膜１３の材料としては、例えばＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ及びＨｆＺｒＯＮ等が挙げられる。
【００８８】
その後、高誘電率膜１３におけるＰＭＩＳ領域に形成された部分（該部分は、高誘電率膜１３における第２の活性領域１０ｂ上に位置する第２の部分を含む）上に、第２の調整用金属（例えばＡｌ）を含む第２の調整用金属膜１４を形成する。
【００８９】
その後、第２の調整用金属膜１４上に、例えば窒化チタン（ＴｉＮ）からなる保護膜１５を形成する。その後、高誘電率膜１３におけるＮＭＩＳ領域に形成された部分（該部分は、高誘電率膜１３における第１の活性領域１０ａ上に位置する第１の部分を含む）上及び保護膜１５上に、第１の調整用金属（例えばＬａ）を含む第１の調整用金属膜１６を形成する。その後、熱処理により、高誘電率膜１３におけるＮＭＩＳ領域に形成された部分に、第１の調整用金属膜１６に含まれる第１の調整用金属を導入する。これにより、高誘電率膜１３におけるＮＭＩＳ領域に形成された部分中に、ダイポールが生成される。その後、例えばウェットエッチングにより、第１の調整用金属膜１６における保護膜１５等の上に残存する部分（言い換えれば、未反応の部分）及び保護膜１５を除去する。なお、保護膜１５として、窒化タンタル（ＴａＮ）、シリコン（Ｓｉ）又は窒化シリコン（ＳｉＮ）を用いてもよい。
【００９０】
このようにして、後述の図７及び図８(a) 〜(d) に示すように、半導体基板１０におけるＮＭＩＳ領域上に、第１の調整用金属を含む第１の高誘電率膜１３ｘを有する第１のゲート絶縁膜用膜１３Ｘを形成する。一方、半導体基板１０におけるＰＭＩＳ領域上に、第２の高誘電率膜１３ｙ及び第２の調整用金属膜１４を有する第２のゲート絶縁膜用膜１４Ｙを形成する。
【００９１】
次に、図７及び図８(a) 〜(d) に示すように、例えばＣＶＤ(Chemical Vapor Deposition)法により、第１，第２のゲート絶縁膜用膜１３Ｘ，１４Ｙ上に、例えばＴｉＮ又は窒化タンタル（ＴａＮ）からなる金属膜１７を形成する。その後、例えばＣＶＤ法により、金属膜１７上に、例えばポリシリコンからなるシリコン膜１８を形成する。このようにして、第１，第２のゲート絶縁膜用膜１３Ｘ，１４Ｙ上に、金属膜１７及びシリコン膜１８を有するゲート電極用膜１８Ｚを形成する。
【００９２】
このとき、図８(a) に示すように、第１の活性領域１０ａの一端から第１のゲート絶縁膜用膜１３Ｘの一端までの距離をＤ１とし、第２の活性領域１０ｂの一端から第２のゲート絶縁膜用膜１４Ｙの一端までの距離をＤ２としたとき、Ｄ１＝Ｄ２となるように設計されている。距離Ｄ１，Ｄ２は、例えば約１００ｎｍである。ここで、第１，第２のゲート絶縁膜用膜１３Ｘ，１４Ｙの「一端」とは、図８(a) に示すように、第１の素子分離領域１１Ｌ上に位置する端をいう。
【００９３】
このようにすると、第１，第２の活性領域１０ａ，１０ｂと第１，第２のゲート絶縁膜用膜１３Ｘ，１４Ｙとの重ね合わせズレが生じることがあっても、第１のゲート絶縁膜用膜１３Ｘが、素子分離領域１１上を越えて、第２の活性領域１０ｂ上に及ぶこと、又はその反対に、第２のゲート絶縁膜用膜１４Ｙが、素子分離領域１１上を越えて、第１の活性領域１０ａ上に及ぶことを効果的に防止することができる。
【００９４】
次に、図７及び図８(a) 〜(d) に示すように、フォトリソグラフィ法により、ゲート電極用膜１８Ｚ上に、レジストパターンＲｅを形成する。
【００９５】
このとき、図８(a) に示すように、レジストパターンＲｅの一端を、第１の活性領域１０ａの他端から、距離Ｄ３の分だけ、第２の素子分離領域１１Ｍの上方に突き出して形成する。同様に、レジストパターンＲｅの他端を、第２の活性領域１０ｂの他端から、距離Ｄ４の分だけ、第３の素子分離領域１１Ｎの上方に突き出して形成する。これは、以下のような理由による。
【００９６】
図７に示すように、レジストパターンＲｅの端部の平面形状は、フォトリソグラフィ法の解像の都合により、矩形の形状ではなく、丸みを帯びた形状になる。このため、レジストパターンＲｅをマスクとしてパターニングされる第１，第２のゲート電極１８Ａ，１８Ｂの端部の平面形状は、後述の図９に示すように、レジストパターンＲｅと同様に、丸みを帯びた形状になる。そこで、レジストパターンＲｅの一端，他端を、第１，第２の活性領域１０ａ，１０ｂの他端から、距離Ｄ３，Ｄ４の分だけ、第２，第３の素子分離領域１１Ｍ，１１Ｎの上方に突き出して形成する。距離Ｄ３，Ｄ４は、例えば約１００ｎｍである。
【００９７】
このようにすると、後述の図９に示すように、第１，第２のゲート電極１８Ａ，１８Ｂの端部（言い換えれば、平面形状が丸みを帯びた形状の部分）が、第１，第２の活性領域１０ａ，１０ｂと第２，第３の素子分離領域１１Ｍ，１１Ｎとの間を跨ぐことを防止することができる。これにより、第１，第２の活性領域１０ａ，１０ｂの端部でのゲート長が、第１，第２の活性領域１０ａ，１０ｂの端部以外の部分（例えば中央部）でのゲート長よりも短くなることを防止することができる。言い換えれば、第１，第２の活性領域１０ａ，１０ｂの一端から他端まで、ゲート長を一定にすることができる。
【００９８】
次に、図９及び図１０(a) 〜(d) に示すように、例えばドライエッチングにより、レジストパターンＲｅをマスクとして、金属膜１７及びシリコン膜１８を有するゲート電極用膜１８Ｚ、第１の調整用金属を含む第１の高誘電率膜１３ｘを有する第１のゲート絶縁膜用膜１３Ｘ、並びに第２の高誘電率膜１３ｙ及び第２の調整用金属膜１４を有する第２のゲート絶縁膜用膜１４Ｙを順次パターニングする。これにより、第１の活性領域１０ａ上に、第１の調整用金属を含む第１の高誘電率膜１３ａを有する第１のゲート絶縁膜１３Ａ、並びに第１の金属膜１７ａ及び第１のシリコン膜１８ａを有する第１のゲート電極１８Ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２の高誘電率膜１３ｂ及び第２の調整用金属膜１４ｂを有する第２のゲート絶縁膜１４Ｂ、並びに第２の金属膜１７ｂ及び第２のシリコン膜１８ｂを有する第２のゲート電極１８Ｂを順次形成する。その後、レジストパターンＲｅを除去する。
【００９９】
次に、図９及び図１０(a) 〜(d) に示すように、第１の活性領域１０ａにおける第１のゲート電極１８Ａの側方下に、ｎ型エクステンション注入領域１９ａを形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極１８Ｂの側方下に、ｐ型エクステンション注入領域１９ｂを形成する。
【０１００】
次に、図１１及び図１２(a) 〜(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えばシリコン酸化膜（ＳｉＯ2膜）からなる内側サイドウォール用膜及び例えばシリコン窒化膜（ＳｉＮ膜）からなる外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、断面形状がＬ字状の第１，第２の内側サイドウォール２０ａ，２０ｂ及び第１，第２の外側サイドウォール２１ａ，２１ｂを有する第１，第２のサイドウォール２１Ａ，２１Ｂを形成する。
【０１０１】
次に、図１１及び図１２(a) 〜(d) に示すように、第１の活性領域１０ａにおける第１のサイドウォール２１Ａの外側方下に、ｎ型ソースドレイン注入領域２２ａを形成する。一方、第２の活性領域１０ｂにおける第２のサイドウォール２１Ｂの外側方下に、ｐ型ソースドレイン注入領域２２ｂを形成する。なお、ｎ型ソースドレイン注入領域２２ａ及びｐ型ソースドレイン注入領域２２ｂを形成する工程は、図１５及び図１６(a) 〜(d) の工程の後、即ち、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとの間をエッチングして分離した後に行ってもよい。
【０１０２】
次に、図１３及び図１４(a) 〜(d) に示すように、フォトリソグラフィ法により、第１，第２のゲート電極１８Ａ，１８Ｂ上に、第１，第２のレジストパターンＲｅ１，Ｒｅ２を形成する。
【０１０３】
このとき、図１４(a) に示すように、第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１のレジストパターンＲｅ１の一端までの突き出し量をｄ１ｘとしたとき、ｄ１ｘ＜０．５ｓとなるように設計されている。
【０１０４】
さらに、第１のレジストパターンＲｅ１の一端と第２のレジストパターンＲｅ２の一端との距離をｈｘとしたとき、ｄ１ｘ≦０．５（ｓ−ｈｘ）となるように設計されている。
【０１０５】
さらに、第２の活性領域１０ｂの一端から第２のレジストパターンＲｅ２の一端までの突き出し量をｄ２ｘとしたとき、ｄ１ｘ＜ｄ２ｘとなるように設計されている。
【０１０６】
さらに、第１の活性領域１０ａの他端から第１のレジストパターンＲｅ１の他端までの突き出し量をｄ３ｘとしたとき、ｄ３ｘ≦ｄ１ｘとなるように設計されている。
【０１０７】
さらに、第２の活性領域１０ｂの他端から第２のレジストパターンＲｅ２の他端までの突き出し量をｄ４ｘとしたとき、ｄ４ｘ≦ｄ２ｘとなるように設計されている。
【０１０８】
距離ｓは、例えば約２００ｎｍである。距離ｈｘは、例えば約６０ｎｍである。突き出し量ｄ１ｘは、例えば約４０ｎｍである。突き出し量ｄ２ｘは、例えば約１００ｎｍである。突き出し量ｄ３ｘは、例えば約３０ｎｍである。突き出し量ｄ４ｘは、例えば約３０ｎｍである。
【０１０９】
次に、図１５及び図１６(a) 〜(d) に示すように、例えばエッチングにより、第１，第２のレジストパターンＲｅ１，Ｒｅ２をマスクとして、第１，第２のゲート電極１８Ａ，１８Ｂ及び第１，第２のゲート絶縁膜１３Ａ，１４Ｂ、並びに第１，第２のサイドウォール２１Ａ，２１Ｂをパターニングする。
【０１１０】
エッチングにより、第１のサイドウォール２１Ａ、第１のゲート電極１８Ａ及び第１のゲート絶縁膜１３Ａにおける、第１の素子分離領域１１Ｌ上に形成された部分を除去する。これにより、図１６(a) に示すように、第１の活性領域１０ａの一端から第１のゲート絶縁膜１３Ａの一端までの突き出し量を短くして、第１の素子分離領域１１Ｌ上において、第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとを互いに分離する。
【０１１１】
それと共に、エッチングにより、第１のサイドウォール２１Ａ、第１のゲート電極１８Ａ及び第１のゲート絶縁膜１３Ａにおける、第２の素子分離領域１１Ｍ上に形成された部分を除去する。これにより、第１の活性領域１０ａの他端から第１のゲート絶縁膜１３Ａの他端までの突き出し量を短くする。
【０１１２】
それと共に、エッチングにより、第２のサイドウォール２１Ｂ、第２のゲート電極１８Ｂ及び第２のゲート絶縁膜１４Ｂにおける、第３の素子分離領域１１Ｎ上に形成された部分を除去する。これにより、第２の活性領域１０ｂの他端から第２のゲート絶縁膜１４Ｂの他端までの突き出し量を短くする。
【０１１３】
このとき、第１の素子分離領域１１Ｌ上において、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが互いに分離される。それと共に、第１の素子分離領域１１Ｌ上において、第１のサイドウォール２１Ａと第２のサイドウォール２１Ｂとが互いに分離される。それと共に、第１，第２のゲート電極１８Ａ，１８Ｂにおけるゲート幅方向の側面が露出される。
【０１１４】
その後、第１，第２のレジストパターンＲｅ１，Ｒｅ２を除去する。第１，第２のゲート電極１８Ａ，１８Ｂの平面形状は、矩形状である。
【０１１５】
このとき、図１６(a) に示すように、第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、
ｄ１＜０．５ｓ
の関係式が成り立っている。
【０１１６】
さらに、第１のゲート絶縁膜１３Ａの一端と第２のゲート絶縁膜１４Ｂの一端との距離をｈとしたとき、
ｄ１≦０．５（ｓ−ｈ）
の関係式が成り立っている。
【０１１７】
さらに、第２の活性領域１０ｂの一端から第２のゲート絶縁膜１４Ｂの一端までの突き出し量をｄ２としたとき、
ｄ１＜ｄ２
の関係式が成り立っている。
【０１１８】
さらに、第１の活性領域１０ａの他端から第１のゲート絶縁膜１３Ａの他端までの突き出し量をｄ３としたとき、
ｄ３≦ｄ１
の関係式が成り立っている。
【０１１９】
さらに、第２の活性領域１０ｂの他端から第２のゲート絶縁膜１４Ｂの他端までの突き出し量をｄ４としたとき、
ｄ４≦ｄ２
の関係式が成り立っている。
【０１２０】
次に、図１７及び図１８(a) 〜(d) に示すように、例えば９００℃の熱処理を行う。これにより、ｎ型，ｐ型エクステンション注入領域１９ａ，１９ｂに含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型エクステンション領域２３ａ，２３ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン注入領域２２ａ，２２ｂに含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂを形成する。
【０１２１】
このとき、第２の調整用金属膜１４ｂに含まれる第２の調整用金属が、第２の高誘電率膜１３ｂに拡散される可能性があるため、第２の高誘電率膜１３ｂは第２の調整用金属を含む可能性がある。
【０１２２】
本実施形態では、ｄ１＜０．５ｓの関係式が成り立っている。このため、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量を少なくすることができる。さらに、ｄ３≦ｄ１の関係式が成り立っている。このため、第１のゲート絶縁膜１３Ａにおける第２の素子分離領域１１Ｍと接する量を少なくすることができる。このため、熱処理の際に、第１の高誘電率膜１３ａ（特に、第１の高誘電率膜１３ａにおける第１の活性領域１０ａと接する部分）に、素子分離領域１１から供給されるＯ量を少なくすることができるので、第１の高誘電率膜１３ａに含まれる第１の調整用金属（例えばＬａ）とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。
【０１２３】
次に、図１７及び図１８(a) 〜(d) に示すように、第１，第２のシリコン膜１８ａ，１８ｂ上、及び第１，第２のシリコン膜１８ａ，１８ｂにおけるゲート幅方向の側面上に、第１，第２のシリサイド膜２５ａ，２５ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂ上に、第３，第４のシリサイド膜２６ａ，２６ｂを形成する。
【０１２４】
その後、半導体基板１上の全面に、層間絶縁膜２７を形成する。その後、層間絶縁膜２７に、第１，第２のゲート電極１８Ａ，１８Ｂの端部及び第１の素子分離領域１１Ｌを露出させるコンタクトホール２８を形成する。その後、コンタクトホール２８内に、例えばＷ（タングステン）等からなる金属膜を埋め込む。これにより、第１の素子分離領域１１Ｌ上に、第１のゲート電極１８Ａの端部と第２のゲート電極１８Ｂの端部とに跨るコンタクトプラグ２９を形成する。コンタクトプラグ２９は、第１，第２のシリサイド膜２５ａ，２５ｂの端部と接触している。
【０１２５】
このとき、コンタクトプラグ２９の平面形状を、例えば円形状又は楕円形状とする。コンタクトプラグ２９の平面形状を、図１７に示すように、楕円形状とすることにより、コンタクトプラグ２９と第１，第２のシリサイド膜２５ａ,２５ｂとの接触面積を大きくすることができる。
【０１２６】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１２７】
本実施形態によると、ｄ１＜０．５ｓの関係式が成り立っている。このため、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量を少なくすることができる。このため、例えば熱処理の際に、第１の高誘電率膜１３ａ（特に、第１の高誘電率膜１３ａにおける第１の活性領域１０ａと接する部分）に、素子分離領域１１から供給されるＯ量を少なくすることができるので、第１の高誘電率膜１３ａに含まれる第１の調整用金属（例えばＬａ）とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。従って、半導体装置の微細化に伴い、ゲート幅Ｗが狭くなることがあっても、第１のＭＩＳトランジスタＴｒ１の閾値電圧が高くなることを防止することができる。
【０１２８】
加えて、ｄ３≦ｄ１の関係式が成り立っている。このため、第１のゲート絶縁膜１３Ａにおける第２の素子分離領域１１Ｍと接する量を少なくすることができる。このため、例えば熱処理の際に、第１の高誘電率膜１３ａに、素子分離領域１１から供給されるＯ量を少なくすることができるので、第１の高誘電率膜１３ａに含まれる第１の調整用金属とＯとが反応し、ダイポールの中性化が生じることを抑制することができる。従って、半導体装置の微細化に伴い、ゲート幅Ｗが狭くなることがあっても、第１のＭＩＳトランジスタＴｒ１の閾値電圧が高くなることを防止することができる。
【０１２９】
さらに、第１，第２のシリサイド膜２５ａ，２５ｂを、第１，第２のシリコン膜１８ａ，１８ｂ上にだけでなく、第１，第２のシリコン膜１８ａ，１８ｂにおけるゲート幅方向の側面上にも形成することができる。このため、コンタクトプラグ２９と第１，第２のシリサイド膜２５ａ，２５ｂとの接触面積を増大させることができるので、コンタクト抵抗を低くすることができる。
【０１３０】
本実施形態では、ｄ１＜ｄ２の関係式が成り立っており、第２のゲート絶縁膜１４Ｂにおける第１の素子分離領域１１Ｌと接する量は、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量よりも多い。しかしながら、既述の通り、本願発明者らが確認したところ、ｐ型ＭＩＳトランジスタの場合、ｎ型ＭＩＳトランジスタの場合に比べて、ゲート幅が狭くなるに連れて閾値電圧が高くなる度合いが、非常に小さい。このため、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、第２のＭＩＳトランジスタＴｒ２の閾値電圧が高くなることはない。
【０１３１】
本実施形態では、ｄ１≦０．５（ｓ−ｈ）の関係式が成り立っている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。図４(a) に示すように、第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとを、第１の素子分離領域１１Ｌ上において分離し、ｄ１を、（ｓ−ｈ）の半分以下とすることにより、ｄ１を効果的に少なくすることができるため、ｄ１≦０．５（ｓ−ｈ）の関係式が成り立っていることが好ましい。しかしながら、ｄ１＜０．５ｓの関係式が成り立っていることにより、従来に比べて、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量を少なくすることができるため、必ずしもｄ１≦０．５（ｓ−ｈ）の関係式が成り立っている必要はない。即ち、仮に、ｄ１＞０．５（ｓ−ｈ）の関係式が成り立っている場合であっても、少なくともｄ１＜０．５ｓの関係式が成り立っていれば、本発明の目的を達成することが可能である。
【０１３２】
また本実施形態では、ｄ１＜ｄ２の関係式が成り立っている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。図４(a) に示すように、第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとを、第１の素子分離領域１１Ｌ上において分離し、ｄ１を、ｄ２よりも少なくすることにより、ｄ１を効果的に少なくすることができるため、ｄ１＜ｄ２の関係式が成り立っていることが好ましい。しかしながら、既述の通り、ｄ１＜０．５ｓの関係式が成り立っていることにより、従来に比べて、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量を少なくすることができるため、必ずしもｄ１＜ｄ２の関係式が成り立っている必要はない。即ち、仮に、ｄ１≧ｄ２の関係式が成り立っている場合であっても、少なくともｄ１＜０．５ｓの関係式が成り立っていれば、本発明の目的を達成することが可能である。
【０１３３】
また本実施形態では、ｄ３≦ｄ１の関係式が成り立っている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。ｄ３を、ｄ１（ｄ１＜０．５ｓ）と同じ、又はｄ１よりも少なくすることにより、ｄ３を効果的に少なくし、第１のゲート絶縁膜１３Ａにおける第２の素子分離領域１１Ｍと接する量を少なくすることができるため、ｄ３≦ｄ１の関係式が成り立っていることが好ましい。しかしながら、既述の通り、ｄ１＜０．５ｓの関係式が成り立っていることにより、従来に比べて、第１のゲート絶縁膜１３Ａにおける第１の素子分離領域１１Ｌと接する量を少なくすることができるため、必ずしもｄ３≦ｄ１の関係式が成り立っている必要はない。即ち、ｄ１＜０．５ｓ及びｄ３≦ｄ１の関係式が成り立っていることにより、本発明の目的を効果的に達成することが可能である。
【０１３４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図１９及び図２０(a) 〜(d) 、図２１及び図２２(a) 〜(d) 、図２３及び図２４(a) 〜(d) 並びに図２５及び図２６(a) 〜(d) を参照しながら説明する。図１９、図２１、図２３及び図２５は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図２０(a) 、図２２(a) 、図２４(a) 及び図２６(a) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図２０(b) 〜(d) 、図２２(b) 〜(d) 、図２４(b) 〜(d) 及び図２６(b) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。具体的には、図２０(a) 、図２２(a) 、図２４(a) 、図２６(a) は、それぞれ、図１９に示すXXa-XXa線、図２１に示すXXIIa-XXIIa線、図２３に示すXXIVa-XXIVa線、図２５に示すXXVIa-XXVIa線のそれぞれにおける断面図である。図２０(b) 、図２２(b) 、図２４(b) 、図２６(b) は、それぞれ、図１９に示すXXb-XXb線、図２１に示すXXIIb-XXIIb線、図２３に示すXXIVb-XXIVb線、図２５に示すXXVIb-XXVIb線のそれぞれにおける断面図である。図２０(c) 、図２２(c) 、図２４(c) 、図２６(c) は、それぞれ、図１９に示すXXc-XXc線、図２１に示すXXIIc-XXIIc線、図２３に示すXXIVc-XXIVc線、図２５に示すXXVIc-XXVIc線のそれぞれにおける断面図である。図２０(d) 、図２２(d) 、図２４(d) 、図２６(d) は、それぞれ、図１９に示すXXd-XXd線、図２１に示すXXIId-XXIId線、図２３に示すXXIVd-XXIVd線、図２５に示すXXVId-XXVId線のそれぞれにおける断面図である。図１９〜図２６(d) において、第１の実施形態における構成要素と同一の構成要素には、図５〜図１８(d) における符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
【０１３５】
まず、第１の実施形態における図５及び図６(a)〜(d) 並びに図７及び図８(a) 〜(d) に示す工程と同様の工程を順次行う。
【０１３６】
次に、図１９及び図２０(a) 〜(d) に示すように、フォトリソグラフィ法により、第１，第２のゲート電極１８Ａ，１８Ｂ上に、第１，第２のレジストパターンＲｅ１，Ｒｅ２を形成する。
【０１３７】
このとき、図２０(a) 〜(d) に示すように、第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１のレジストパターンＲｅ１の一端までの突き出し量をｄ１ｘとしたとき、ｄ１ｘ＜０．５ｓとなるように設計されている。
【０１３８】
さらに、第１のレジストパターンＲｅ１の一端と第２のレジストパターンＲｅ２の一端との距離をｈｘとしたとき、ｄ１ｘ≦０．５（ｓ−ｈｘ）となるように設計されている。
【０１３９】
さらに、第２の活性領域１０ｂの一端から第２のレジストパターンＲｅ２の一端までの突き出し量をｄ２ｘとしたとき、ｄ１ｘ＜ｄ２ｘとなるように設計されている。
【０１４０】
さらに、第１の活性領域１０ａの他端から第１のレジストパターンＲｅ１の他端までの突き出し量をｄ３ｘとしたとき、ｄ３ｘ≦ｄ１ｘとなるように設計されている。
【０１４１】
さらに、第２の活性領域１０ｂの他端から第２のレジストパターンＲｅ２の他端までの突き出し量をｄ４ｘとしたとき、ｄ４ｘ≦ｄ２ｘとなるように設計されている。
【０１４２】
距離ｓは、例えば約２００ｎｍである。距離ｈｘは、例えば約６０ｎｍである。突き出し量ｄ１ｘは、例えば約４０ｎｍである。突き出し量ｄ２ｘは、例えば約１００ｎｍである。突き出し量ｄ３ｘは、例えば３０ｎｍである。突き出し量ｄ４ｘは、例えば３０ｎｍである。
【０１４３】
次に、図２１及び図２２(a) 〜(d) に示すように、例えばエッチングにより、第１，第２のレジストパターンＲｅ１，Ｒｅ２をマスクとして、第１，第２のゲート電極１８Ａ，１８Ｂ及び第１，第２のゲート絶縁膜１３Ａ，１４Ｂをパターニングする。
【０１４４】
エッチングにより、第１のゲート電極１８Ａ及び第１のゲート絶縁膜１３Ａにおける、第１の素子分離領域１１Ｌ上に形成された部分を除去する。これにより、第１の活性領域１０ａの一端から第１のゲート絶縁膜１３Ａの一端までの突き出し量を短くして、第１の素子分離領域１１Ｌ上において、第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとを互いに分離する。
【０１４５】
それと共に、エッチングにより、第１のゲート電極１８Ａ及び第１のゲート絶縁膜１３Ａにおける、第２の素子分離領域１１Ｍ上に形成された部分を除去する。これにより、第１の活性領域１０ａの他端から第１のゲート絶縁膜１３Ａの他端までの突き出し量を短くする。
【０１４６】
それと共に、エッチングにより、第２のゲート電極１８Ｂ及び第２のゲート絶縁膜１４Ｂにおける、第３の素子分離領域１１Ｎ上に形成された部分を除去する。これにより、第２の活性領域１０ｂの他端から第２のゲート絶縁膜１４Ｂの他端までの突き出し量を短くする。
【０１４７】
このとき、第１の素子分離領域１１Ｌ上において、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが互いに分離される。
【０１４８】
その後、第１，第２のレジストパターンＲｅ１，Ｒｅ２を除去した後、第１の活性領域１０ａにおける第１のゲート電極１８Ａの側方下に、ｎ型エクステンション注入領域１９ａを形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極１８Ｂの側方下に、ｐ型エクステンション注入領域１９ｂを形成する。
【０１４９】
このとき、図２２(a) に示すように、第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、
ｄ１＜０．５ｓ
の関係式が成り立っている。
【０１５０】
さらに、第１のゲート絶縁膜１３Ａの一端と第２のゲート絶縁膜１４Ｂの一端との距離をｈとしたとき、
ｄ１≦０．５（ｓ−ｈ）
の関係式が成り立っている。
【０１５１】
さらに、第２の活性領域１０ｂの一端から第２のゲート絶縁膜１４Ｂの一端までの突き出し量をｄ２としたとき、
ｄ１＜ｄ２
の関係式が成り立っている。
【０１５２】
さらに、第１の活性領域１０ａの他端から第１のゲート絶縁膜１３Ａの他端までの突き出し量をｄ３としたとき、
ｄ３≦ｄ１
の関係式が成り立っている。
【０１５３】
さらに、第２の活性領域１０ｂの他端から第２のゲート絶縁膜１４Ｂの他端までの突き出し量をｄ４をしたとき、
ｄ４≦ｄ２
の関係式が成り立っている。
【０１５４】
次に、図２３及び図２４(a) 〜(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えばシリコン酸化膜からなる内側サイドウォール用膜及び例えばシリコン窒化膜からなる外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、異方性ドライエッチングを順次行う。これにより、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、断面形状がＬ字状の第１，第２の内側サイドウォール２０ａ，２０ｂ及び第１，第２の外側サイドウォール２１ａ，２１ｂを有する第１，第２のサイドウォール２１Ａ，２１Ｂを形成する。それと共に、第１の素子分離領域１１Ｌ上における第１のゲート電極１８Ａと第２のゲート電極１８Ｂとの間に、内側サイドウォール２０ｃ及び外側サイドウォール２１ｃを有する断面形状がＵ字状のサイドウォール２１Ｃを形成する。
【０１５５】
次に、図２３及び図２４(a) 〜(d) に示すように、第１の活性領域１０ａにおける第１のサイドウォール２１Ａの外側方下に、ｎ型ソースドレイン注入領域２２ａを形成する。一方、第２の活性領域１０ｂにおける第２のサイドウォール２１Ｂの外側方下に、ｐ型ソースドレイン注入領域２２ｂを形成する。
【０１５６】
次に、図２５及び図２６(a) 〜(d) に示すように、例えば９００℃の熱処理を行う。これにより、ｎ型，ｐ型エクステンション注入領域１９ａ，１９ｂに含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型エクステンション領域２３ａ，２３ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン注入領域２２ａ，２２ｂに含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂを形成する。
【０１５７】
次に、図２５及び図２６(a) 〜(d) に示すように、第１，第２のシリコン膜１８ａ，１８ｂ上に、第１，第２のシリサイド膜２５ａ，２５ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂ上に、第３，第４のシリサイド膜２６ａ，２６ｂを形成する。
【０１５８】
次に、半導体基板１０上の全面に、層間絶縁膜２７を形成する。その後、層間絶縁膜２７に、第１，第２のゲート電極１８Ａ，１８Ｂの端部及びサイドウォール２１Ｃを露出させるコンタクトホール２８を形成する。その後、コンタクトホール２８内に、例えばＷ等の金属材料からなる金属膜を埋め込む。これにより、第１の素子分離領域１１Ｌ上に、第１のゲート電極１８Ａの端部と第２のゲート電極１８Ｂの端部とに跨るコンタクトプラグ２９を形成する。コンタクトプラグ２９は、第１，第２のシリサイド膜２５ａ，２５ｂの端部と接触している。
【０１５９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１６０】
本実施形態と第１の実施形態との構成上の相違点は、以下に示す点である。
【０１６１】
第１の実施形態では、第１のサイドウォール２１Ａが、図３に示すように、第１のゲート電極１８Ａにおけるゲート長方向の側面上に形成され、第１のゲート電極１８Ａにおけるゲート幅方向の側面上には形成されていない。同様に、第２のサイドウォール２１Ｂが、図３に示すように、第２のゲート電極１８Ｂにおけるゲート長方向の側面上に形成され、第２のゲート電極１８Ｂにおけるゲート幅方向の側面上には形成されていない。このため、図４(a) に示すように、第１のシリサイド膜２５ａは、第１のゲート電極１８Ａ上、及び第１のゲート電極１８Ａにおけるゲート幅方向の側面上に形成されている。同様に、第２のシリサイド膜２５ｂは、第２のゲート電極１８Ｂ上、及び第２のゲート電極１８Ｂにおけるゲート幅方向の側面上に形成されている。
【０１６２】
これに対し、本実施形態では、第１のサイドウォール２１Ａが、図２５に示すように、第１のゲート電極１８Ａにおけるゲート長方向の側面上、及び第１のゲート電極１８Ａにおけるゲート幅方向の側面上に形成されている。同様に、第２のサイドウォール２１Ｂが、図２５に示すように、第２のゲート電極１８Ｂにおけるゲート長方向の側面上、及び第２のゲート電極１８Ｂにおけるゲート幅方向の側面上に形成されている。加えて、図２６(a) に示すように、第１の素子分離領域１１Ｌ上における第１のゲート電極１８Ａと第２のゲート電極１８Ｂとの間には、サイドウォール２１Ｃが形成されている。このため、第１のシリサイド膜２５ａは、第１のゲート電極１８Ａ上にのみ形成されている。同様に、第２のシリサイド膜２５ｂは、第２のゲート電極１８Ｂ上にのみ形成されている。
【０１６３】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１６４】
さらに、第１，第２のサイドウォール２１Ａ，２１Ｂの形成（図２３及び図２４(a) 〜(d) 参照）前に、図２１及び図２２(a) 〜(d) に示すように、第１，第２の高誘電率膜１３ａ，１３ｂにおける第１，第２，第３の素子分離領域１１Ｌ，１１Ｍ，１１Ｎ上に形成された部分を除去する。言い換えれば、第１の実施形態のように第１，第２サイドウォールの形成後に該部分を除去するのではなく、第１，第２のサイドウォールの形成前に該部分を除去する。このため、該部分の一部が除去できずに、残渣が発生することを防止することができる。
【０１６５】
＜第２の実施形態の変形例＞
以下に、本発明の第２の実施形態の変形例に係る半導体装置の製造方法について、図２７及び図２８(a) 〜(d) 並びに図２９及び図３０(a) 〜(d) を参照しながら説明する。図２７及び図２９は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示す平面図である。図２８(a) 及び図３０(a) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図２８(b) 〜(d) 及び図３０(b) 〜(d) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。具体的には、図２８(a) 及び図３０(a) は、それぞれ、図２７に示すXXVIIIa-XXVIIIa線及び図２９に示すXXXa-XXXa線のそれぞれにおける断面図である。図２８(b) 及び図３０(b) は、それぞれ、図２７に示すXXVIIIb-XXVIIIb線及び図２９に示すXXXb-XXXb線のそれぞれにおける断面図である。図２８(c) 及び図３０(c) は、それぞれ、図２７に示すXXVIIIc-XXVIIIc線及び図２９に示すXXXc-XXXc線のそれぞれにおける断面図である。図２８(d) 及び図３０(d) は、それぞれ、図２７に示すXXVIIId-XXVIIId線及び図２９に示すXXXd-XXXd線のそれぞれにおける断面図である。図２７〜図３０(d) において、第２の実施形態における構成要素と同一の構成要素には、図１９〜図２６(d) に示す符号と同一の符号を付す。従って、本変形例では、第２の実施形態と同様の説明を適宜省略する。
【０１６６】
まず、第１の実施形態における図５及び図６(a) 〜(d)、図７及び図８(a) 〜(d) 、図９及び図１０(a) 〜(d) 、並びに第２の実施形態における図１９及び図２０(a) 〜(d) 、図２１及び図２２(a) 〜(d) 、図２３及び図２４(a) 〜(d) に示す工程を順次行う。
【０１６７】
次に、図２７及び図２８(a) 〜(d) に示すように、例えば９００℃の熱処理を行う。これにより、ｎ型，ｐ型エクステンション注入領域に含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型エクステンション領域２３ａ，２３ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン注入領域に含まれるｎ型，ｐ型不純物を活性化し、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂを形成する。
【０１６８】
次に、図２７及び図２８(a) 〜(d) に示すように、例えば熱燐酸を用いたウェットエッチングにより、第１，第２の外側サイドウォール２１ａ，２１ｂ（シリコン窒化膜）及び外側サイドウォール２１ｃ（シリコン窒化膜）を除去し、第１，第２の内側サイドウォール２０ａ，２０ｂ（シリコン酸化膜）及び内側サイドウォール２０ｃ（シリコン酸化膜）を残存させる。
【０１６９】
次に、図２９及び図３０(a) 〜(d) に示すように、第１，第２のシリコン膜１８ａ，１８ｂ上に、第１，第２のシリサイド膜２５ａ，２５ｂを形成する。それと共に、ｎ型，ｐ型ソースドレイン領域２４ａ，２４ｂ上に、第３，第４のシリサイド膜２６ａ，２６ｂを形成する。
【０１７０】
次に、例えばＣＶＤ法により、半導体基板１０上の全面に、例えばＳｉＮ膜等からなる応力絶縁膜３０を形成する。応力絶縁膜３０は、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に、引っ張り応力を生じさせる。
【０１７１】
このとき、応力絶縁膜３０を、第１，第２の内側サイドウォール２０ａ，２０ｂのＬ字状に湾曲した表面に接して形成する。
【０１７２】
次に、例えばＣＶＤ法により、応力絶縁膜３０上に、層間絶縁膜２７を形成する。その後、応力絶縁膜３０及び層間絶縁膜２７に、第１，第２のゲート電極１８Ａ，１８Ｂの端部及び内側サイドウォール２１ｃを露出させるコンタクトホール２８を形成する。その後、コンタクトホール２８内に、例えばＷ等の金属材料からなる金属膜を埋め込む。これにより、第１の素子分離領域１１Ｌ上に、第１のゲート電極１８Ａの端部と第２のゲート電極１８Ｂの端部とに跨るコンタクトプラグ２９を形成する。コンタクトプラグ２９は、第１，第２のシリサイド膜２５ａ，２５ｂの端部と接触している。
【０１７３】
以上のようにして、本変形例に係る半導体装置を製造することができる。
【０１７４】
本変形例によると、第２の実施形態と同様の効果を得ることができる。
【０１７５】
加えて、応力絶縁膜３０により、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるので、第１のＭＩＳトランジスタＴｒ１の駆動能力を向上させることができる。
【０１７６】
さらに、図２７及び図２８(a) 〜(d) に示すように、第１の外側サイドウォール２１ａを除去した後、図２９及び図３０(a) 〜(d) に示すように、応力絶縁膜３０を形成するため、図３０(a) 、(c) 、及び(d) に示すように、応力絶縁膜３０を、第１の内側サイドウォール２０ａのＬ字状に湾曲した表面に接して形成することができる。このため、応力絶縁膜３０を、第１の外側サイドウォール２１ａの除去分だけ、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。
【０１７７】
さらに、応力絶縁膜３０を、第１の外側サイドウォール２１ａの除去分だけ、厚く形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。
【０１７８】
なお、本発明は、第１の実施形態並びに第２の実施形態及びその変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することが可能である。
【０１７９】
本発明の関係式として、ｄ１≦０．５（ｓ−ｈ）等の複数の関係式を挙げたが、本発明における「ｄ１＝０．５（ｓ−ｈ）の関係式が成り立っている」とは、ｄ１と０．５（ｓ−ｈ）とが完全な同値であるという意味の他に、ｄ１と０．５（ｓ−ｈ）とが実質的に同値であるという意味も含む。実質的に同値であるとは、完全な同値となるように設計されているにも拘わらず、例えばレジストパターンの重ね合わせズレ等により、ｄ１と０．５（ｓ−ｈ）とが完全な同値とならずに、ｄ１と０．５（ｓ−ｈ）との間に微小な差異が生じることをいう。
【産業上の利用可能性】
【０１８０】
以上説明したように、本発明は、ＭＩＳトランジスタの閾値電圧が高くなることを防止することができ、調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【０１８１】
１０    半導体基板
１１    素子分離領域
１１Ｌ  第１の素子分離領域
１１Ｍ  第２の素子分離領域
１１Ｎ  第３の素子分離領域
１２ａ  ｐ型ウェル領域
１２ｂ  ｎ型ウェル領域
１３    高誘電率膜
１３ｘ  第１の高誘電率膜
１３ｙ  第２の高誘電率膜
１４    第２の調整用金属膜
１３Ｘ  第１のゲート絶縁膜用膜
１４Ｙ  第２のゲート絶縁膜用膜
１３ａ  第１の高誘電率膜
１３ｂ  第２の高誘電率膜
１４ｂ  第２の調整用金属膜
１３Ａ  第１のゲート絶縁膜
１４Ｂ  第２のゲート絶縁膜
１５    保護膜
１６    第１の調整用金属膜
１７    金属膜
１８    シリコン膜
１８Ｚ  ゲート電極用膜
１７ａ  第１の金属膜
１７ｂ  第２の金属膜
１８ａ  第１のシリコン膜
１８ｂ  第２のシリコン膜
１８Ａ  第１のゲート電極
１８Ｂ  第２のゲート電極
１９ａ  ｎ型エクステンション注入領域
１９ｂ  ｐ型エクステンション注入領域
２０ａ  第１の内側サイドウォール
２０ｂ  第２の内側サイドウォール
２０ｃ  内側サイドウォール
２１ａ  第１の外側サイドウォール
２１ｂ  第２の外側サイドウォール
２１ｃ  外側サイドウォール
２１Ａ  第１のサイドウォール
２１Ｂ  第２のサイドウォール
２１Ｃ  サイドウォール
２２ａ  ｎ型ソースドレイン注入領域
２２ｂ  ｐ型ソースドレイン注入領域
２３ａ  ｎ型エクステンション領域
２３ｂ  ｐ型エクステンション領域
２４ａ  ｎ型ソースドレイン領域
２４ｂ  ｐ型ソースドレイン領域
２５ａ  第１のシリサイド膜
２５ｂ  第２のシリサイド膜
２６ａ  第３のシリサイド膜
２６ｂ  第４のシリサイド膜
２７    層間絶縁膜
２８    コンタクトホール
２９    コンタクトプラグ
３０    応力絶縁膜
５０    半導体基板
５０ｘ  活性領域
５１    素子分離領域
５２ａ，５２ｂ  Ｌａを含む高誘電率膜
５２Ａ，５２Ｂ  ゲート絶縁膜
５３ａ，５３ｂ  金属膜
５４ａ，５４ｂ  シリコン膜
５４Ａ，５４Ｂ  ゲート電極
Ｒｅ  レジストパターン
Ｒｅ１  第１のレジストパターン
Ｒｅ２  第２のレジストパターン
ｄ１〜ｄ４，ｄ１ｘ〜ｄ４ｘ  突き出し量
ｓ  距離
ｈ，ｈｘ  距離
Ｄ１〜Ｄ４  距離
【図１】
2011165873.tif 000003
【図２】
2011165873.tif 000004
【図３】
2011165873.tif 000005
【図４】
2011165873.tif 000006
【図５】
2011165873.tif 000007
【図６】
2011165873.tif 000008
【図７】
2011165873.tif 000009
【図８】
2011165873.tif 000010
【図９】
2011165873.tif 000011
【図１０】
2011165873.tif 000012
【図１１】
2011165873.tif 000013
【図１２】
2011165873.tif 000014
【図１３】
2011165873.tif 000015
【図１４】
2011165873.tif 000016
【図１５】
2011165873.tif 000017
【図１６】
2011165873.tif 000018
【図１７】
2011165873.tif 000019
【図１８】
2011165873.tif 000020
【図１９】
2011165873.tif 000021
【図２０】
2011165873.tif 000022
【図２１】
2011165873.tif 000023
【図２２】
2011165873.tif 000024
【図２３】
2011165873.tif 000025
【図２４】
2011165873.tif 000026
【図２５】
2011165873.tif 000027
【図２６】
2011165873.tif 000028
【図２７】
2011165873.tif 000029
【図２８】
2011165873.tif 000030
【図２９】
2011165873.tif 000031
【図３０】
2011165873.tif 000032
【図３１】
2011165873.tif 000033
【図３２】
2011165873.tif 000034
【図３３】
2011165873.tif 000035