(57)【要約】【課題】電気的に書き込み消去が可能なＥＰＲＯＭのメモリセルは、メモリトランジスタと制御用トランジスタとの２つのトランジスタで構成することから、その占有面積を小さくすることが困難であった。【解決手段】本発明の不揮発性半導体記憶装置は、半導体基板上に設ける埋め込み酸化膜の上部に半導体膜を積層し、積層した半導体膜にメモリトランジスタと制御用トランジスタとを設ける。ソースとドレインとの間に流れる電流が、例えば、半導体基板に対して垂直な方向となるものをメモリトランジスタとし、水平な方向となるものを制御用トランジスタとして配置した。この構造とすることにより、メモリセルの占有面積を小さくすることができた。【選択図】図１
2011096811.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に埋め込み絶縁膜を有し、該埋め込み絶縁膜の上部に半導体膜を有し、該半導体膜にメモリトランジスタと制御用トランジスタとを設ける不揮発性半導体記憶装置であって、
前記半導体膜は、複数の膜を積層する構造であり、
前記埋め込み絶縁膜の上部に、これと接して一導電型の第１の半導体膜を設け、
前記第１の半導体膜の上部に、これと接して反対導電型の第２の半導体膜を設け、
前記第１の半導体膜に、前記メモリトランジスタまたは前記制御用トランジスタのソース領域またはドレイン領域となる第１の拡散領域を設け、
前記第２の半導体膜に、前記メモリトランジスタまたは前記制御用トランジスタのドレイン領域またはソース領域となる第２の拡散領域と第３の拡散領域とを互いに離間して設け、
前記メモリトランジスタと前記制御用トランジスタとは、それぞれを構成するソース領域またはドレイン領域のどちらか一方を前記第２の半導体膜に共通領域として設け、
前記半導体膜の側端面に、前記メモリトランジスタのメモリゲート絶縁膜または前記制御用トランジスタのゲート絶縁膜を設け、その絶縁膜の平面部分を覆うようにメモリゲート電極またはゲート電極を設け、
前記半導体膜の上平面に、前記制御用トランジスタのゲート絶縁膜または前記メモリトランジスタのメモリゲート絶縁膜を設け、その絶縁膜の平面部分を覆うようにゲート電極またはメモリゲート電極を設け、
前記メモリトランジスタと前記制御用トランジスタとは、そのチャネル領域での電流方向が、一方は前記半導体基板と垂直な方向になるように、他方は前記半導体基板と水平な方向になるように、それぞれを配置していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の半導体膜は、下層半導体膜と上層半導体膜との２層膜を積層する構造であり、
前記下層半導体膜は、前記第１の半導体膜と反対導電型であり、前記第１の半導体膜の上部に接して設け、
前記上層半導体膜は、前記第１の半導体膜と同一導電型であり、前記下層半導体膜の上部に接して設け、
前記第２の拡散領域と前記第３の拡散領域とは、前記上層半導体膜に設けることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリゲート絶縁膜は、前記半導体膜の側端面に設け、
前記ゲート絶縁膜は、前記半導体膜の上平面に設けることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリゲート絶縁膜は、第１の絶縁膜と第１の電荷蓄積層と第２の絶縁膜との積層構造であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記チャネル領域での電流方向が、前記半導体基板と垂直な方向になる方の前記メモリトランジスタまたは前記制御用トランジスタのゲート電極に金属配線を接続するために設けるコンタクトホールと、
前記チャネル領域での電流方向が、前記半導体基板と水平な方向になる方の前記メモリトランジスタまたは前記制御用トランジスタの前記第１の半導体膜に金属配線を接続するために設けるコンタクトホールとは、その内側の形状が立体構造になっていることを特徴とする請求項１から４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体不揮発性メモリ素子を構成した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、半導体不揮発性メモリ素子は、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタで構成している。
このようなメモリトランジスタへの情報の書き換えや読み出しには、このメモリトランジスタの負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のＭＩＳ型トランジスタが必要である。これら専用のＭＩＳ型トランジスタは、総じて制御用トランジスタと呼ばれている。
【０００３】
不揮発性半導体記憶装置は、メモリトランジスタと制御用トランジスタとを同一の半導体基板に隣接して設けている場合がほとんどである。
次に、このような不揮発性半導体記憶装置の構成を説明する。なお、メモリトランジスタのゲート電極については、制御用トランジスタのゲート電極と区別するためにメモリゲート電極と呼ぶこととする。そして、メモリトランジスタと制御用トランジスタとで構成した回路ブロックをメモリセルと呼ぶことにする。
【０００４】
このようなメモリセルは、多くの場合、メモリトランジスタと制御用トランジスタとを素子分離領域で囲まれた同一の素子領域内に設けている。
メモリセル内においては、メモリトランジスタと制御用トランジスタとは、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とが、ゲート幅方向に対向するとともに平行して近接配置されている。つまり、メモリゲート電極とゲート電極の長手方向を揃えて配置するのである。
さらに、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極との間に、ソース領域またはドレイン領域となる、双方のトランジスタの共通拡散領域を設けている。
このような構成にする理由は、半導体基板に設ける素子領域内の面積効率を向上させるためである。
【０００５】
次に、代表的なメモリセルの構造を図５および図６を用いて説明する。
図５は、メモリセルの構造を模式的に示す断面図である。図６は、図５に示すメモリセルの回路内における代表的な接続状態を示す回路図である。
【０００６】
図５において、３０ａはメモリトランジスタであり、３０ｂは制御用トランジスタである。
３１は半導体基板、３２は素子領域、３３は素子分離膜であるフィールド酸化膜である。３４はメモリゲート絶縁膜で、３４ａの第１の絶縁膜、３４ｂの電荷蓄積層、３４ｃの第２の絶縁膜を順に積層した構造である。３５はゲート絶縁膜、３６はメモリゲート電極、３７はゲート電極、３８ａ、３８ｂは拡散領域、３９は共通拡散領域、４０は層間絶縁膜である。４１、４２、４３、４４はそれぞれ引き出し線である。図６において、４５はセンスアンプ、４６は呼び出しバッファである。
【０００７】
図５に示した引き出し線４１は、図６に示したメモリセルの回路内におけるメモリのビットラインに接続されている。引き出し線４２は、メモリトランジスタの書き込みおよび消去時に電位を調整する配線であり、それらの電位を発生するコントロール電源に接続さ
れている。引き出し線４３は、メモリセルのワードラインに接続されている。引き出し線４４は、センスアンプ４５に接続されている。なお、センスアンプ４５で検出した信号は、呼び出しバッファ４６に入力されている。
【０００８】
メモリトランジスタ３０ａは、メモリゲート絶縁膜３４、メモリゲート電極３６、拡散領域３８ａ、共通拡散領域３９で構成している。制御用トランジスタ３０ｂは、ゲート絶縁膜３５、ゲート電極３７、拡散領域３８ｂ、共通拡散領域３９で構成している。
それぞれのトランジスタのゲート電極下の半導体基板３１の表面の領域がチャネル領域となっている。
【０００９】
図５に示したように、半導体基板３１上に周囲をフィールド酸化膜３３で囲まれる素子領域３２に、メモリトランジスタ３０ａと制御用トランジスタ３０ｂとを設けている。メモリゲート電極３６とゲート電極３７とは、そのゲート幅方向を対向するとともに平行して設けている。なお、ゲート幅方向とは、図５に示す例では、図面手前から奥に向かう方向である。
メモリゲート電極３６とゲート電極３７との間の半導体基板３１には、メモリトランジスタ３０ａと制御用トランジスタ３０ｂとの共通の拡散領域となる共通拡散領域３９を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板３１には、メモリゲート電極３６およびゲート電極３７をそれぞれ挟み、共通拡散領域３９と対向して拡散領域３８ａ、３８ｂを設けている。これらの拡散領域は、共通拡散領域３９がソース領域とするとドレイン領域となり、共通拡散領域３９がドレイン領域となると逆にソース領域となる。
【００１０】
ところで、メモリトランジスタのみを複数アレイ状に設けたり、メモリトランジスタと制御用トランジスタとを設けたメモリセルを複数アレイ状に設けた構成をメモリアレイと呼ぶ。１つのメモリセルにメモリトランジスタと制御用トランジスタとが必要な理由は、メモリトランジスタが書き込みおよび消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の場合に、そのメモリトランジスタが過消去と呼ばれる状態になった場合に生じる情報の読み出しの不都合を避けるためである。次に、図５、図６、図７を用いて詳しく説明する。
【００１１】
［過消去の説明：図５、図６、図７］
図５に示したメモリトランジスタ３０ａがＥＥＰＲＯＭの場合には、メモリゲート電極３６に電圧を印加して、チャネル領域における半導体基板３１表面の電子をトンネル現象でメモリゲート絶縁膜３４中の電荷蓄積層３４ｂに注入することで情報を書き込む。
【００１２】
不揮発性半導体メモリ素子でも、紫外線を照射することで電子を引き抜き、情報を消去するＥＰＲＯＭをＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ  Ｖｉｏｌｅｔ−ＥＰＲＯＭ）と呼ぶ。
図５に示したメモリトランジスタ３０ａがこのＵＶ−ＥＰＲＯＭの場合には、紫外線のエネルギーで電子を引き抜くので、電荷蓄積層３４ｂ中の電子がなくなるところで安定する。
【００１３】
ところが、不揮発性半導体メモリ素子でも、紫外線を照射することなく電気的に情報を消去するＥＰＲＯＭが広く用いられている。代表的な不揮発性半導体メモリ素子はＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｅｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリトランジスタである。
図５および図６の説明で用いるメモリトランジスタを、Ｎチャネル型のＭＯＮＯＳ構造のメモリトランジスタであるとすると、メモリトランジスタ３０ａは、メモリゲート絶縁膜３４に注入した電子を引き抜き、情報を消去することもトンネル現象で行う。メモリゲ
ート電極３６に情報を書き込む場合とは逆バイアスの電圧を印加して、トンネル現象でメモリゲート絶縁膜３４中の電荷蓄積層３４ｂに注入した電子を引き抜くことで情報を消去するのである。
【００１４】
しかしながら、ＭＯＮＯＳ構造のメモリトランジスタのように、トンネル現象を利用してメモリの書き込みと消去とを行う素子の場合、情報を消去するためにメモリゲート電極に電圧が印加されるが、印加されている間は電子の引き抜きが一方的に続く。そうすると、電荷蓄積層中の電子が減り続け、正孔が現れる現象が生じる。この状態を、過消去の状態と呼ぶ。
【００１５】
メモリアレイの中で過消去のメモリトランジスタが存在すると、読み出し時にメモリゲート電極の電圧を０Ｖにしても、電荷蓄積層中に現れている正孔に引かれてチャネル領域には電子が現れるので、ソース領域とドレイン領域との間が導通して（チャネルが形成されて）、そのメモリトランジスタはオン状態となってしまう。
【００１６】
図７は、制御用トランジスタを設けずにメモリトランジスタを複数個設けるメモリアレイの一般的な回路図である。なお、図７は、図６と同一の構成については同一の番号や名称で表している。
図７に示したようにメモリゲート電極をワードラインに、ドレイン領域である拡散領域を直接ビットラインにそれぞれ接続する構造をとる場合を考える。このような構成において、メモリアレイの中で過消去のメモリトランジスタが存在すると、読み出し時にワードラインを０Ｖとし、あるメモリトランジスタを非選択としても、そのワードラインに繋がる過消去のメモリトランジスタはすべてオンしてしまっているので、読み出すべきメモリトランジスタがオフの場合に、データラインである引き出し線４４から出力される信号レベルが、予め設定した信号レベルとは誤ったレベルになってしまう可能性がある。
【００１７】
このため、図６に示すように、メモリトランジスタと制御用トランジスタとを直列に接続するメモリセルでメモリアレイを構成することより、メモリトランジスタが過消去状態によりオンしてしまっても、制御用トランジスタがオフして非選択のセルには電流が流れないようにしているのである。
【００１８】
以上の理由で、ＭＯＮＯＳ構造のメモリトランジスタに代表されるような、電気的に書き込みおよび消去が可能な不揮発性メモリ素子を使用したメモリセルでは、動作上の制約からメモリトランジスタだけではなく制御用トランジスタも必要とされるのである。
【００１９】
ところで、不揮発性半導体記憶装置に搭載するメモリ領域の面積は、単一メモリセルのサイズの容量倍となることから、できる限り単一メモリセルの面積を少なくすることが、集積度の向上ならびに製品歩留まりの向上にとって重要である。すでに説明したように、１つのメモリセルには、メモリトランジスタと制御用トランジスタとが必要であるから、２つのトランジスタが占有する面積をより少なくすることは、常に望まれるのである。
【００２０】
そのようなメモリセルの面積効率を向上させる手段としては、多くの提案を見るものであるが、メモリトランジスタではない通常のＭＩＳ型トランジスタにおける技術を転用することができる。例えば、ＭＩＳ型トランジスタのソース領域、チャネル領域、ドレイン領域の各領域を半導体基板に対して垂直な方向に順番に配置するなどとした構成の、いわゆる縦構造のＭＩＳ型トランジスタである（例えば、特許文献１参照。）。このような構造のＭＩＳ型トランジスタをメモリトランジスタに応用するのである。
【００２１】
まず、特許文献１に示した従来技術を説明する。当該技術は、ＳＯＩ基板を用いてＭＩＳ型トランジスタを構成している。その様子を図８を用いて説明する。図８は、ＭＩＳ型
トランジスタを模式的に示した断面図である。
なお、縦構造のＭＩＳ型トランジスタに対して、従来から知られている半導体基板の表面に対して平行な方向にソース領域、チャネル領域、ドレイン領域が並ぶように構成された一般的なＭＩＳ型トランジスタは、便宜上、平面構造のＭＩＳ型トランジスタと呼ぶことにする。
【００２２】
図８において、５１は半導体基板、５２は埋め込み絶縁膜、５３はドレイン領域である第１導電型の第１の半導体膜、５４はチャネル領域である第２導電型の第２の半導体膜、５５はソース領域である第１導電型の第３の半導体膜、５６はゲート絶縁膜、５７はゲート電極である。５８はドレイン端子、５９はボディコンタクト端子、６０はソース端子、６１はゲート端子である。そして、６２は第１の層間絶縁膜、６３は第２の層間絶縁膜である。
【００２３】
半導体基板５１の上に埋め込み絶縁膜５２を設けており、その上に、ドレイン領域である第１の半導体膜５３、チャネル領域である第２の半導体膜５４、ソース領域である第３の半導体膜５５を積層して設けている。積層された半導体膜は、Ｎ型半導体とＰ型半導体とで交互に積層していることから、ＮＰＮあるいはＰＮＰの接合構成を積み重ねた構造となる。これらの半導体膜の積層断面に、ゲート絶縁膜５６を設け、さらにそのゲート絶縁膜５６を介してゲート電極５７を設けている。
【００２４】
ドレイン領域である第１の半導体膜５３にはドレイン端子５８が接続されており、チャネル領域である第２の半導体膜５４にはボディコンタクト端子５９が接続されている。さらにソース領域である第３の半導体膜５５にはソース端子６０が接続されており、ゲート電極５７にはゲート端子６１が接続されている。
【００２５】
特許文献１に示した従来技術は、上述の構成でＳＯＩ基板に縦構造のＭＩＳ型トランジスタを構成した構造である。この構造では、チャネル領域である第２の半導体膜５４の膜厚で、縦構造のＭＩＳ型トランジスタのチャネル長（ソース領域とドレイン領域との間の距離）を決定している。チャネル領域である第２の半導体膜５４にはボディコンタクト端子５９が接続しているため、ボディコンタクト端子５９からチャネル領域である第２の半導体膜５４に対して、いわゆる基板電位を印加することができ、縦構造のＭＩＳ型トランジスタの閾値などの電気特性を制御することができる。
【００２６】
半導体基板５１に複数の縦構造のＭＩＳ型トランジスタを形成しても、それぞれの縦構造のＭＩＳ型トランジスタは、このボディコンタクト端子５９を介してチャネル領域である第２の半導体膜５４に個別に基板電位を印加ができるから、それぞれの縦構造のＭＩＳ型トランジスタごとに電気特性を制御することができるのである。
【００２７】
このような縦構造のＭＩＳ型トランジスタは、半導体基板に対して垂直な方向にソース領域、チャネル領域、ドレイン領域が並ぶため、半導体基板の表面に対して平行な方向にソース領域、チャネル領域、ドレイン領域が並ぶように構成された一般的な平面構造のＭＩＳ型トランジスタと比べて、半導体基板上にＭＩＳ型トランジスタが占有する平面視での面積を大幅に縮小することができる。
【００２８】
特許文献１に示した従来技術である縦構造のＭＩＳ型トランジスタをメモリトランジスタに応用するときは、ゲート絶縁膜５６が電荷蓄積層を有するような構成にすればよいわけであるから、占有する面積をほとんど変えることなく縦構造のＭＩＳ型のメモリトランジスタを構成できる。
したがって、従来の平面構造のＭＩＳ型トランジスタで構成した場合に比して、メモリトランジスタを省面積化することができる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開平１０−１８９７６４号公報（第２〜３頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
ところで、近年の不揮発性半導体記憶装置のさらなる小型化の要求に対しては、メモリトランジスタ単体の省面積化だけでなく、メモリセルとしてみたときのさらなる省面積化の工夫もまた必要となってきた。
出願人は、特許文献１に示した従来技術を用いればメモリセルの省面積化も行うことができると考えたが、この技術は、電気的に情報を消去するＥＰＲＯＭにて過消去の対策を施した、メモリトランジスタと制御用トランジスタとで構成したメモリセルを省面積化することには適していないことが分かった。
【００３１】
図９を用いて説明する。図９は、特許文献１に示した従来技術を、メモリトランジスタと制御用トランジスタとを有するメモリセルに適用した例である。図９は、図８と同様な方向からみた断面図である。
【００３２】
図９において、１５０は制御用トランジスタ、２５０はメモリトランジスタである。１５３は制御用トランジスタ１５０とメモリトランジスタ２５０との共通拡散領域であり、ドレイン領域またはソース領域となる部分である。１５１は半導体基板である。
１５４は制御用トランジスタ１５０のチャネル領域、１５５は制御用トランジスタ１５０のソース領域またはドレイン領域、１５６は制御用トランジスタ１５０のゲート絶縁膜である。
２５４はメモリトランジスタ２５０のチャネル領域、２５５はメモリトランジスタ２５０のソース領域またはドレイン領域、２５６はメモリトランジスタ２５０のメモリゲート絶縁膜である。
【００３３】
図９に示したように、制御用トランジスタ１５０とメモリトランジスタ２５０とは、図６に示した例のごとく直列に接続しているから、共通拡散領域１５３を共通に用いることができるが、その他の部分においては、それぞれ別途必要になる。
このため、特許文献１に示した従来技術をメモリセルに適用すると、図中の左右方向（半導体基板１５１と平行な方向）に２つのトランジスタを並べて設けることになり、その方向の面積が大きくなってしまうのである。
【００３４】
以上説明したように、特許文献１に示した従来技術のような縦構造のＭＩＳ型トランジスタを用いても半導体基板と平行な方向に大きくならないメモリセルが強く望まれていた。
【００３５】
本発明は、そのような課題を解決するためになされたものであって、制御用トランジスタとメモリトランジスタとの２つのＭＩＳ型トランジスタを有するメモリセルであっても、メモリセルをより省面積化できる技術を提供するものである。
【課題を解決するための手段】
【００３６】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、以下の構造を採用するものである。
【００３７】
半導体基板の上部に埋め込み絶縁膜を有し、この埋め込み絶縁膜の上部に半導体膜を有し、この半導体膜にメモリトランジスタと制御用トランジスタとを設ける不揮発性半導体
記憶装置であって、
半導体膜は、複数の膜を積層する構造であり、埋め込み絶縁膜の上部に、これと接して一導電型の第１の半導体膜を設け、この第１の半導体膜の上部に、これと接して反対導電型の第２の半導体膜を設け、第１の半導体膜に、メモリトランジスタまたは制御用トランジスタのソース領域またはドレイン領域となる第１の拡散領域を設け、第２の半導体膜に、メモリトランジスタまたは制御用トランジスタのドレイン領域またはソース領域となる第２の拡散領域と第３の拡散領域とを互いに離間して設け、メモリトランジスタと制御用トランジスタとは、それぞれを構成するソース領域またはドレイン領域のどちらか一方を第２の半導体膜に共通領域として設け、半導体膜の側端面に、メモリトランジスタのメモリゲート絶縁膜または制御用トランジスタのゲート絶縁膜を設け、その絶縁膜の平面部分を覆うようにメモリゲート電極またはゲート電極を設け、半導体膜の上平面に、制御用トランジスタのゲート絶縁膜またはメモリトランジスタのメモリゲート絶縁膜を設け、その絶縁膜の平面部分を覆うようにゲート電極またはメモリゲート電極を設け、メモリトランジスタと制御用トランジスタとは、そのチャネル領域での電流方向が、一方は半導体基板と垂直な方向になるように、他方は半導体基板と水平な方向になるように、それぞれを配置していることを特徴とする。
【００３８】
このような構成とすることによって、メモリトランジスタと制御用トランジスタとを立体的に配置することができ、メモリセルの占有面積を削減することができる。
【００３９】
第２の半導体膜は、下層半導体膜と上層半導体膜との２層膜を積層する構造であり、下層半導体膜は、第１の半導体膜と反対導電型であり、第１の半導体膜の上部に接して設け、上層半導体膜は、第１の半導体膜と同一導電型であり、下層半導体膜の上部に接して設け、第２の拡散領域と第３の拡散領域とは、上層半導体膜に設けるようにしてもよい。
【００４０】
このような構成とすることによって、上層半導体膜の膜厚で拡散深さを決めることができる。
【００４１】
メモリトランジスタを構成するメモリゲート絶縁膜は、半導体膜の側端面に設け、制御用トランジスタを構成するゲート絶縁膜は、半導体膜の上平面に設けるようにしてもよい。
【００４２】
このような構成とすることによって、縦構造のＭＩＳ型トランジスタをメモリトランジスタ、平面構造のＭＩＳ型トランジスタを制御用トランジスタとすることができる。
【００４３】
メモリゲート絶縁膜は、第１の絶縁膜と第１の電荷蓄積層と第２の絶縁膜との積層構造としてもよい。
【００４４】
このような構成とすることによって、縦構造のＭＩＳ型トランジスタであるメモリトランジスタをＭＯＮＯＳ構造とすることができる。
【００４５】
チャネル領域での電流方向が、半導体基板と垂直な方向になる方のメモリトランジスタまたは制御用トランジスタのゲート電極に金属配線を接続するために設けるコンタクトホールと、チャネル領域での電流方向が、半導体基板と水平な方向になる方のメモリトランジスタまたは制御用トランジスタの第１の半導体膜に金属配線を接続するために設けるコンタクトホールとは、その内壁が立体構造としてもよい。
【００４６】
このような構成とすることによって、ゲート電極と金属配線と、第１の半導体膜と金属配線とは、それぞれ接触面積が増えるため、コンタクト抵抗を下げることができる。
【発明の効果】
【００４７】
本発明の不揮発性半導体記憶装置は、制御用トランジスタとメモリトランジスタとを立体的に配置することでメモリセルの占有面積を大幅に削減することができる。このため、メモリセル領域の蓄積情報量の増大を図ることができる。
また、いわゆる縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとを混載しているが、どちらのトランジスタを制御用トランジスタにしてもメモリトランジスタにしてもよく、それらはすべて設計段階で自由に決めることができる。例えば、搭載するすべての縦構造のＭＩＳ型トランジスタをメモリトランジスタとするなどである。このため、欲する不揮発性半導体記憶装置の仕様や構成、製造プロセスなどに合わせてトランジスタの配置を決めることができるので、製造しやすい不揮発性半導体記憶装置という特徴も有している。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態における不揮発性半導体記憶装置の構造を説明する断面図である。
【図２】半発明の第１の実施形態におけるコンタクトホールおよび金属配線のレイアウト例について説明する平面図および断面図である。
【図３】本発明の第２の実施形態における不揮発性半導体記憶装置の構造を説明する断面図である。
【図４】本発明の第３の実施形態における不揮発性半導体記憶装置の構造を説明する断面図である。
【図５】従来の技術である、メモリトランジスタと制御用トランジスタとを有するメモリセルの構造を示す断面図である。
【図６】図５に示すメモリセルを説明する回路図である。
【図７】メモリアレイを説明する回路図である。
【図８】特許文献１に示した従来技術を説明する断面図である。
【図９】特許文献１に示した従来技術を、メモリトランジスタと制御用トランジスタとを有するメモリセルに適用した例を説明する断面図である。
【発明を実施するための形態】
【００４９】
本発明の不揮発性半導体記憶装置は、半導体基板の上部に埋め込み絶縁膜を有し、埋め込み絶縁膜の上部に半導体膜を有し、半導体膜にメモリトランジスタと制御用トランジスタとを配置してなる構造である。メモリトランジスタと制御用トランジスタとは、そのチャネル領域での電流方向、つまりソース領域とドレイン領域との間に流れる電流の方向が、一方は半導体基板と垂直な方向になるように、他方は半導体基板と水平な方向になるように、それぞれを配置している。
【００５０】
メモリトランジスタと制御用トランジスタとは、それぞれを構成するソース領域またはドレイン領域のどちらか一方を共通領域としている。
半導体膜は、複数の膜を積層してなり、埋め込み絶縁膜の上部に、これと接して一導電型の第１の半導体膜を設け、この第１の半導体膜の上部に、これと接して反対導電型の第２の半導体膜を設けている。
第１の半導体膜にソース領域またはドレイン領域となる第１の拡散領域を設け、第２の半導体膜にドレイン領域またはソース領域となる第２拡散領域と第３の拡散領域とを設けている。
メモリトランジスタまたは制御用トランジスタは、第１の拡散領域と第２の拡散領域との間、第２の拡散領域と第３の拡散領域との間をそれぞれチャネル領域としている。
【００５１】
縦構造のＭＩＳ型トランジスタをメモリトランジスタとしているため、メモリトランジスタを構成するメモリゲート絶縁膜は、半導体膜の側端面に設け、制御用トランジスタを
構成するゲート絶縁膜は、半導体膜の上部の平面に設けている。
このような構成であるから、メモリトランジスタは、第１の拡散領域と第２の拡散領域との間がチャネル領域となり、制御用トランジスタは、第２の拡散領域と第３の拡散領域との間がチャネル領域となる。そして、第２の拡散領域が、メモリトランジスタと制御用トランジスタとの共通領域となっている。
【００５２】
次に、図面を用いて実施形態を詳述する。
これから説明する実施形態にあっては、第１の半導体膜すべての領域を第１の拡散領域とする場合を例にして説明する。このような構成にすれば、第１の半導体膜全体の抵抗値を下げることができると共に、選択的に第１の拡散領域を形成する必要がないから、製造しやすいという利点がある。
なお、縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとは、その導電型がＰ型であってもＮ型であってもかまわないのであるが、説明にあたっては、ソース領域およびドレイン領域の導電型がＮ型、チャネル領域の導電型がＰ型として説明する。
さらに、半導体基板は、シリコン半導体を例にして説明する。このため、埋め込み絶縁膜はシリコン酸化膜、この埋め込み絶縁膜の上部に設ける半導体膜は、シリコン半導体膜として説明する。
【００５３】
ところで、第１の半導体膜や第２の半導体膜に設けるソース領域やドレイン領域という定義は、単体のＭＩＳ型トランジスタと違って、チャネル領域を挟み対向するソース領域とドレイン領域とは、どちらをソース領域、どちらをドレイン領域と定義してもよいのであるが、以下の説明にあっては、第１の拡散領域をソース領域、第２の拡散領域である共通領域をドレイン領域、第３の拡散領域をソース領域と定義して説明することにする。
また、説明に使用する図においては、発明を説明するために必要な部分のみを示しており、端子や最終保護膜等の、本発明の機能に影響を与えない構成については省略している。
【実施例１】
【００５４】
［第１の実施形態の説明：図１］
不揮発性半導体記憶装置の第１の実施形態について、図１に示す模式的な断面図を用いて説明する。
第１の実施形態は、縦構造のＭＩＳ型トランジスタが不揮発性メモリ素子であるＭＯＮＯＳ構造のトランジスタとなり、平面構造のＭＩＳ型トランジスタが制御用トランジスタとなるメモリセルの形態である。なお、これら２つのトランジスタの導電型はN型、つまりＮチャネルＭＩＳ型トランジスタである。
【００５５】
まず、図１を参照して構成要素を説明する。
１は半導体基板、２は埋め込み絶縁膜、３はＮ型の高濃度不純物を有する第１の半導体膜であり、４はＰ型の不純物を有する第２の半導体膜である。
【００５６】
第２の半導体膜４には、縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタのチャネル領域が形成されている。５ａは縦構造のＭＩＳ型トランジスタのチャネル領域、５ｂは平面構造のＭＩＳ型トランジスタのチャネル領域であり、その不純物濃度、つまり第２の半導体膜４の不純物濃度は、各々のＭＩＳ型トランジスタが所定の閾値となるような濃度となっている。
【００５７】
６ａは第１の拡散領域であり、Ｎ型の不純物領域である。第１の半導体膜３全体に形成されており、縦構造のＭＩＳ型トランジスタのソース領域となっている。
６ｂは第２の拡散領域であり、Ｎ型の不純物領域である。縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとの共通領域であるドレイン領域である。
６ｃは第３の拡散領域であり、Ｎ型の不純物領域である。平面構造のＭＩＳ型トランジスタのソース領域である。
【００５８】
７ａはメモリゲート絶縁膜で、トップ絶縁膜７１１、電荷蓄積層７１２、トンネル絶縁膜７１３を順に積層したメモリ絶縁膜である。７ｂはゲート絶縁膜である。
８ａは不揮発性メモリ素子である縦構造のＭＩＳ型トランジスタのメモリゲート電極である。８ｂはＭＩＳ構造のトランジスタのゲート電極ある。
なお、９は縦構造のＭＩＳ型トランジスタのドレイン領域である第２の拡散領域６ｂの底部である。詳しくは、第１の半導体膜３側の底部である。
【００５９】
縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとは、図示しないがソース領域、チャネル領域、ドレイン領域、ゲート電極のそれぞれと電気的に接続して電気信号の送受を行うための金属配線を有している。これら金属配線を設ける構造は、例えば、半導体素子の上部に層間絶縁膜を設け、その上部に金属配線を設ける。そして、層間絶縁膜に設けるコンタクトホールを介して半導体素子の各端子と接続するものである。しかし、図１では、図面を見やすくするため、簡略化して模式的な端子１１、１２、１３、１４、１５、１６を設ける様子として示している。
【００６０】
図１において、１１はメモリゲートゲート電極８ａと電気的に接続するメモリゲート端子、１２はゲート電極８ｂと電気的に接続するゲート端子、１３は縦構造のＭＩＳ型トランジスタのソース領域となる第１の拡散領域６ａ（第１の半導体膜３）と電気的に接続する第１のソース端子、１４は第２の半導体膜４に設ける第２の拡散領域６ｂと電気的に接続するドレイン端子、１５は第２の半導体膜４に設ける第３の拡散領域６ｃと電気的に接続する第２のソース端子、１６は第２の半導体膜４に設けるチャネル領域（５ａ、５ｂ）と電気的に接続するボディコンタクト端子である。
【００６１】
次に、同じく図１を参照して各構成要素の簡単な製造方法、材質などについて説明する。
図１に示すように、半導体基板１上に設けられた埋め込み絶縁膜２は、半導体基板１をシリコン半導体とすると、知られている酸化処理をしてなされてなるシリコン酸化膜である。もちろん、すでに半導体基板１の表面に埋め込み酸化膜２が形成された状態の半導体基板を用いてもよい。どちらの場合であっても絶縁性が高く、埋め込み酸化膜２の膜厚は、ＭＩＳ型トランジスタの電気特性に影響がないように、所定の膜厚を有している。例えば、０．４μｍ程度で形成している。
【００６２】
縦構造のＭＩＳ型トランジスタのソース領域となる第１の拡散領域６ａを備える、Ｎ型の高濃度不純物を有する第１の半導体膜３は、埋め込み絶縁膜２と接するようにその表面に設けている。この第１の半導体膜３は、知られている製造方法を用いて所定の膜厚で形成する。特に限定しないが、第１の半導体膜３は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ）方式や張り合わせ方式で構成するＳＯＩ基板の初期シリコン膜を用いることができる。そしてその膜厚は、例えば、０．２μｍ〜０．５μｍ程度の厚さで形成している。
【００６３】
すでに述べたとおり、第１の拡散領域６ａは第１の半導体膜３の全体に構成している。上記のＳＯＩ基板の初期シリコン膜を形成した後、その膜の全面に対してイオン注入などの手法を用いて不純物をイオン注入して第１の拡散領域６ａを形成してもよい。
【００６４】
第１の半導体膜３の上部には、Ｐ型の高濃度不純物を有する第２の半導体膜４を設けている。この第２の半導体膜４も知られているエピタキシャル成長などの製造方法を用いて所定の膜厚で形成しており、特に限定しないが、例えば、０．５μｍ〜１．０μｍ程度で
形成している。
なお、図１では、第２の半導体膜４の膜厚は、第１の半導体膜３の膜厚よりもかなり厚いように記載しているが、これは平面構造のＭＩＳ型トランジスタの各構成要素を図示しやすくするためである。
【００６５】
図１に示すように、第２の半導体膜４は、形成後に端子１６と接続する領域に段差を設けるように加工する。もちろん、図示はしないが、段差を設けずに端子１５と接続する領域の面と同一平面に端子１６を設けるようにしてもよい。このように、端子１６と接続する領域の形状は、図１に示す例に限定されない。
【００６６】
この第２の半導体膜４は、その一部に、Ｎ型の高濃度不純物を有する第２の拡散領域６ｂを有しており、これが縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとの共通のドレイン領域となる。さらに第２の半導体膜４の表面には、第２の拡散領域６ｂと離間して、Ｎ型の高濃度不純物を有する第３の拡散領域６ｃを有している。第３の拡散領域６ｃは、平面構造のＭＩＳ型トランジスタのソース領域となる。
【００６７】
第２の拡散領域６ｂと第３の拡散領域６ｃとは、第２の半導体膜４に選択的にイオン注入などの知られている製造方法を用いて形成することができる。そして、第１の拡散領域６ａ（第１の半導体膜３）と第２の拡散領域６ｂの底部９との間が縦構造のＭＩＳ型トランジスタのチャネル領域５ａであり、双方の距離がチャネル長となるのである。同様に、第２の拡散領域６ｂと第３の拡散領域６ｃとの間が平面構造のＭＩＳ型トランジスタのチャネル領域５ｂであり、双方の距離がチャネル長となるのである。
【００６８】
第２の拡散領域６ｂ、第３の拡散領域６ｃの拡散深さは、例えば、イオン注入法であれば、イオン注入時の加速電圧などを制御することにより自由に決めることができる。そのようにして底部９の位置を決めることでの縦構造のＭＩＳ型トランジスタのチャネル長を決めることができるのである。
第２の拡散領域６ｂと第３の拡散領域６ｃとの距離が平面構造のＭＩＳ型トランジスタのチャネル長となるが、この距離は、これらの拡散領域にイオン注入する際に、ゲート電極８ｂをマスクとしてもよい。
【００６９】
第１の半導体膜３と、その上部に積層する第２の半導体膜４および第２の拡散領域６ｂの側端面（図面でいうところの縦端面）には、メモリゲート絶縁膜７ａが形成してある。
このメモリゲート絶縁膜７ａは、３つの膜を積層したメモリトランジスタのゲート絶縁膜である。トップ絶縁膜７１１は、ゲート電極８ｂへの電荷の流出を防止するために設けるものである。電荷蓄積層７１２は、トンネル絶縁膜７１３を介して注入された電荷を蓄積するための膜である。トンネル絶縁膜７１３は、電荷蓄積層７１２に蓄積した電荷がチャネル領域５ａに流出することを防止するために設けるものであるが、データ書き込みの際は、チャネル領域の電荷を電荷蓄積層７１２に注入させることができる膜厚である。
【００７０】
トップ絶縁膜７１１とトンネル絶縁膜７１３とは、例えば、シリコン酸化膜で形成することができる。電荷蓄積層７１２は、例えば、シリコン窒化膜で形成することができる。
特に限定しないが、第２の半導体膜４を形成した後、酸化処理を行い、その全面にシリコン酸化膜を形成する。さらに全面にシリコン窒化膜を形成後、再び酸化処理を行う。その後に不要部分をエッチング処理して形成するなどして、メモリゲート絶縁膜７ａを形成することができる。
トップ絶縁膜７１１の形成については、電荷蓄積層７１２であるシリコン窒化膜を形成後、不要部分をエッチング処理し、再び酸化処理等を行い、トップ絶縁膜とゲート絶縁膜とを同時に形成してもよい。
【００７１】
特に限定しないが、トップ絶縁膜７１１は、例えば２ｎｍ程度の膜厚、電荷蓄積層７１２は、例えば８ｎｍ程度の膜厚、そしてトンネル絶縁膜７１３は、例えば４ｎｍ程度の膜厚でそれぞれ形成している。
なお、このトップ絶縁膜７１１、電荷蓄積層７１２、トンネル絶縁膜７１３を積層した膜をＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｅｒｉｄｅ  Ｏｘｉｄｅ）膜と呼ぶことがある。縦構造のＭＩＳ型トランジスタは、ＭＯＮＯＳ構造のメモリトランジスタであるが、ＯＮＯ膜はＭＯＮＯＳ構造の特徴的な部分でもある。
【００７２】
メモリゲート絶縁膜７ａの側面には、メモリゲート電極８ａを形成している。つまり、メモリゲート絶縁膜７ａの平面部分を覆うようにメモリゲート電極８ａを設けている。このメモリゲート電極８ａは、例えば、ポリシリコンで形成することができる。特に限定しないが、所定形状でメモリゲート絶縁膜７ａを形成した後、ＣＶＤ法によりその全面にポリシリコンを形成して、その後に不要部分をエッチング処理などして形成することができる。メモリゲート電極８ａは、もちろん金属で形成してもよく、その材質に関係なく、他の半導体素子と接続する配線を兼ねていてもよい。
【００７３】
第２の半導体膜４の上平面（表面）で、第２の拡散領域６ｂと第３の拡散領域６ｃとに挟まれる領域には、ゲート絶縁膜７ｂが形成してある。このゲート絶縁膜７ｂは、例えば、シリコン酸化膜で形成することができる。特に限定しないが、メモリゲート絶縁膜７ａを形成した後、酸化処理を行い、第２の半導体膜４の表面にシリコン酸化膜を形成して、その後に不要部分をエッチング処理して形成するなどして形成することができる。ゲート絶縁膜７ｂは、例えば、５ｎｍ〜１０ｎｍ程度の膜厚で形成している。
【００７４】
ゲート絶縁膜７ｂの表面には、ゲート電極８ｂを形成している。つまり、ゲート絶縁膜７ｂの平面部分を覆うようにゲート電極８ｂを設けている。このゲート電極８ｂは、例えば、ポリシリコンで形成することができる。特に限定しないが、ゲート絶縁膜７ｂを形成した後、ＣＶＤ法によりその全面にポリシリコンを形成して、その後に不要部分をエッチング処理して形成するなどして形成することができる。ゲート電極８ｂもメモリゲート電極８ａと同様に金属で形成してもよく、その材質に関係なく、他の半導体素子と接続する配線を兼ねていてもよい。
【００７５】
図１に示すように、メモリゲート電極８ａにはメモリゲート端子１１、ゲート電極８ｂにはゲート端子１２が接続してあり、同様に第１の半導体膜３には第１のソース端子１３、第２の拡散領域６ｂにはドレイン端子１４、第３の拡散領域６ｃには第２のソース端子１５がそれぞれ接続されている。さらに第２の半導体膜４にはボディコンタクト端子１６が接続している。
【００７６】
これら各端子から電気信号の送受を行うことで、メモリセルを動作させることができる。特に、ボディコンタクト端子１６からチャネル領域（５ａ、５ｂ）に印加する電圧信号を変えることにより、チャネル領域に印加する電位（基板電位）を変えることができる。このようにすることで、ＭＩＳ型トランジスタの閾値などの電気特性を制御することができる。
半導体基板１上にメモリトランジスタと制御用トランジスタとからなるメモリセルを複数形成しても、それぞれのメモリセルは、このボディコンタクト端子１６を介してチャネル領域に個別に電位印加ができるから、それぞれのメモリセルごとに電気特性を制御することができる。
【００７７】
［平面レイアウトの説明：図２］
本発明の不揮発性半導体記憶装置は、縦構造と平面構造とのＭＩＳ型トランジスタを立体的に配置しているから、メモリセルの低面積化を行うことができるが、ここで、面積効
果をより明瞭にするため、コンタクトホールおよび金属配線を付した図面を用いて説明する。
図２は、図１に示すメモリセルにコンタクトホールや金属配線を書き加えた図面であって、図２（ａ）はその平面から見た様子、図２（ｂ）は断面図であって、図２（ａ）に一点鎖線で示す区間Ａ−Ａ´の断面の様子を示すものである。なお、すでに説明した同一の構成には同一の番号を付与している。
【００７８】
図２において、２０は層間絶縁膜である。２１１、２１２、２１３、２１４、２１５、２１６は層間絶縁膜２０を開口するコンタクトホールである。２２１、２２２、２２３、２２４、２２５、２２６は金属配線である。
３ａ、３ｂは第１の半導体膜３の側端面である。側端面３ａは図２（ａ）に示すように第１の半導体膜３の短手方向の端面であり、側端面３ｂは長手方向の端面である。
８ａ１、８ａ２はメモリゲート電極８ａの側端面である。側端面８ａ１は図２（ａ）に示すようにメモリゲート電極８ａの短手方向の端面であり、側端面８ａ２は長手方向の端面である。
【００７９】
層間絶縁膜２０はシリコン酸化膜からなり、図２では、層間絶縁膜２０の表面にメモリセルの要所が露出するコンタクトホールを設けている。
コンタクトホール２１１はメモリゲート電極８ａ上に設けている。コンタクトホール２１２はゲート電極８ｂ上に設けている。コンタクトホール２１３は第１の半導体膜３上に設けている。コンタクトホール２１４は第２の拡散領域６ｂ上に設けている。コンタクトホール２１５は第３の拡散領域６ｃ上に設けている。コンタクトホール２１６は第２の半導体膜４上に設けている。
【００８０】
メモリゲート電極８ａ上に設けるコンタクトホール２１１と第１の半導体膜３上に設けるコンタクトホール２１３は、他のコンタクトホールより大きく、それぞれ平面的には埋め込み酸化膜２と重なる領域まで設けられている。
コンタクトホール２１１は、メモリゲート電極８ａのゲート幅方向の側端面８ａ１全てと、側端面８ａ１に近い部分の側端面８ａ２とを露出するようにして層間絶縁膜２０を開口している。
コンタクトホール２１３は、第１の半導体膜３のゲート電極８ｂのゲート幅方向の側端面３ａ全てと、側端面３ａに近い部分の側端面３ｂとを露出するようにして層間絶縁膜２０を開口している。
【００８１】
なお、ゲート幅とは、ＭＩＳ型トランジスタにおいてソース領域とドレイン領域とが対向する長さのことであり、ゲート幅方向とは、図１や図２（ｂ）でいえば、図面手前から奥に向かう方向である。
ちなみに、ゲート長とは、ＭＩＳ型トランジスタにおいてソース領域からドレイン領域までの長さのことである。ゲート長方向とは、縦構造のＭＩＳ型トランジスタにおいては図１や図２（ｂ）でいえば、図面の上下方向であり、平面構造のＭＩＳ型トランジスタにおいては図面左右方向である。
ところで、ゲート長とは、しばしばチャネル幅と同じ意味で使われることがある。そのため、ゲート長方向もチャネル幅方向と称する文献も散見するものである。
【００８２】
金属配線はコンタクトホールを介しメモリセルの要所と接続されている。金属配線２２１は、コンタクトホール２１１を介しメモリゲート電極８ａと接続しており、図１に示すメモリゲート端子１１に接続する配線である。
金属配線２２２は、コンタクトホール２１２を介しゲート電極８ｂと接続しており、図１に示すゲート端子１２に接続する配線である。
金属配線２２３は、コンタクトホール２１３を介し第１の半導体膜３と接続しており、
図１に示す第１のソース端子１３に接続する配線である。
金属配線２２４は、コンタクトホール２１４を介し第２の拡散領域６ｂと接続しており、図１に示すドレイン端子１４に接続する配線である。
金属配線２２５は、コンタクトホール２１５を介し第３の拡散領域６ｃと接続しており、図１に示す第２のソース端子１５に接続する配線である。
金属配線２２６は、コンタクトホール２１６を介し第２の半導体膜４と接続しており、図１に示すボディコンタクト端子１６に接続する配線である。
【００８３】
コンタクトホール２１１は、図２に示すような開口状態であるから、その内側方向にゲート幅方向の側端面８ａ１が突出するような形状となっている。このため、コンタクトホールの内側の形状が立体構造になり、メモリゲート電極８ａと金属配線２２１との接触面積を増やすことができる。したがって、双方の接続抵抗であるコンタクト抵抗をより低くすることができる。
コンタクトホール２１３の開口状態も同様である。コンタクトホールの内側方向に第１の半導体膜３の側端面３ａが突出するような形状となっている。このため、第１の半導体層３と金属配線２２３との接触面積が増え、双方の接続はより低いコンタクト抵抗とすることができる。
【００８４】
このようにすることで、メモリゲート電極８ａに書き込み電圧などを印加するときにも電圧降下が発生しにくくなり、また、第１の拡散領域６ａの抵抗も下がるから、データの読み出し時などであっても、信号の遅延などが発生しにくいという効果がある。
【００８５】
知られている一般的な半導体装置の場合、コンタクトホールは、電極や配線の平面部分に重なるように設けなければならないが、上述のように、コンタクトホール２１１、２１３は、メモリゲート電極８ａと第１の半導体膜３の上面部分と端面部分とを跨ぐように設けてあるから、コンタクトホールを設置するために必要な領域は平面視でさらに小さくすることができる。
【００８６】
上述のようなコンタクトホール２１１、２１３の開口形状により、金属配線２２１、２２３は、埋め込み絶縁膜２と接触しているが、埋め込み絶縁膜２はシリコン酸化膜などで形成しており、その絶縁性が高いため、金属配線同士が導通することもない。
【実施例２】
【００８７】
［第２の実施形態の説明：図３］
不揮発性半導体記憶装置の第２の実施形態について、図３に示す模式的な断面図を用いて説明する。
図３において、４ａは下層半導体膜、４ｂは上層半導体膜であり、これらで第２の半導体膜を構成する。なお、すでに説明した構成と同一の構成には同一の番号を付与している。
【００８８】
第２の実施形態は、第１の実施形態と同様に、縦構造のＭＩＳ型トランジスタが不揮発性メモリ素子であるＭＯＮＯＳ構造のトランジスタで、平面構造のＭＩＳ型トランジスタが制御用トランジスタであるが、第２の半導体膜４の構成が異なる。
すでに説明した第１の実施形態では、第２の半導体膜４は、Ｐ型の不純物を有する単層の半導体膜で構成していたが、第２の実施形態では、下層半導体膜４ａと上層半導体膜４ｂとの積層構造で第２の半導体膜を構成している。図３にあっては、下層半導体膜４ａと上層半導体膜４ｂとを説明しやすくするため、その境界を破線Ｂで示している。
【００８９】
下層半導体膜４ａは、Ｐ型の不純物を有する半導体膜であり、上層半導体膜４ｂは、Ｎ型の不純物を有する半導体膜である。そして、上層半導体膜４ｂの所定の部分（ゲート電
極８ｂと平面的に重なる部分）にＰ型の不純物を導入することでチャネル領域５ｂを形成し、このチャネル領域５ｂにより分断されて第２の拡散領域６ｂと第３の拡散領域６ｃとが形成されるのである。
【００９０】
このような構成にすることで、第２の拡散領域６ｂと第３の拡散領域６ｃとの拡散深さは、上層半導体膜４ｂの膜厚で決めることができる。下層半導体膜４ａや上層半導体膜４ｂは、エピタキシャル成長などの製造方法を用いて形成することができる。この製造方法によれば、精度良く所定の膜厚で形成することができるので、拡散深さがよりシビアな場合に便利である。ちなみに、特に限定しないが、その膜厚は、例えば、０．２μｍ〜０．５μｍ程度である。
【００９１】
なお、上層半導体膜４ｂの所定の部分にＰ型の不純物を導入することは、イオン注入法を用いて行うことができるが、このとき形成されるチャネル領域５ｂの不純物濃度は、下層半導体膜４ａの不純物濃度と等しくしておくと便利である。
すでに説明したように、ボディコンタクト端子１６からからチャネル領域（５ａ、５ｂ）に印加する電圧信号を変えることにより、チャネル領域に印加する電位（基板電位）が変わり、ＭＩＳ型トランジスタの閾値などの電気特性を制御することができる。このとき、上述のようにしておけば、チャネル領域５ａ、５ｂを同時に制御することができる。
【００９２】
もちろん、第２の半導体膜４の構成は、これに限定されるものではない。下層半導体膜４ａをＰ型の不純物を有する半導体膜とし、上層半導体膜４ｂもＰ型の不純物を有する半導体膜としてもよいのである。この場合、第２の拡散領域６ｂと第３の拡散領域６ｃとが形成される部分にＮ型の不純物を導入することで、これらの拡散領域を形成するものである。そしてこれら２つの拡散領域６ｂ、６ｃにより挟まれた部分（不純物が導入されない部分）がチャネル領域５ｂとなるのである。
【００９３】
第１の実施形態の例では、第２の半導体膜４のボディコンタクト端子１６と接続する部分は、図１に示すように段差形状を有しており、この段差は選択的にエッチングを行なって形成するものである。上層半導体膜４ｂもＰ型の不純物を有する半導体膜とすれば、所定の膜厚でこれを形成することができるので、端子の配置の都合で第２のソース端子１５とボディコンタクト端子１６とを正確に離間したいときなどに便利である。
【実施例３】
【００９４】
［第３の実施形態の説明：図４］
不揮発性半導体記憶装置の第３の実施形態について、図４に示す模式的な断面図を用いて説明する。
第３の実施形態は、第１の実施形態とは異なり、平面構造のＭＩＳ型トランジスタが不揮発性メモリ素子であるＭＯＮＯＳ構造のトランジスタで、縦構造のＭＩＳ型トランジスタが制御用トランジスタである。なお、図４においては、すでに説明した構成と同一の構成には同一の番号を付与している。
【００９５】
縦構造のＭＩＳ型トランジスタを制御用トランジスタとしているため、メモリトランジスタを構成するメモリゲート絶縁膜は、第２の半導体膜４の上部の平面に設け、制御用トランジスタを構成するゲート絶縁膜は、第２の半導体膜４の側端面に設けている。
このような構成であるから、制御用トランジスタは、第１の拡散領域６ａと第２の拡散領域６ｂとの間がチャネル領域５ｂとなり、メモリトランジスタは、第２の拡散領域６ｂと第３の拡散領域６ｃとの間がチャネル領域５ａとなる。そして、第２の拡散領域６ｂが、メモリトランジスタと制御用トランジスタとの共通領域となっているのは、第１の実施形態と同様である。
【００９６】
なお、第１の拡散領域６ａが第１の半導体膜３全体に形成されている点も第１の実施形態と同様であるが、もちろんこれは一例である。第１の半導体膜３に選択的に第１の拡散領域６ａを形成しなくてもよいという利点によるものである。
【００９７】
図１や図４に示す構成のように、本発明の不揮発性半導体記憶装置は、縦構造のＭＩＳ型トランジスタと平面構造のＭＩＳ型トランジスタとについて、どちらのトランジスタを制御用トランジスタにしてもメモリトランジスタにしてもよく、それらはすべて設計段階で自由に決めることができる。
【００９８】
本発明の不揮発性半導体記憶装置は、以上説明した構成に限定されるものではない。例えば、第２の実施形態に示すような、第２の半導体膜４を積層構造とした例を第３の実施形態の構成に適用してもよいのである。このように、本発明の主旨を逸脱しない範囲で、組み合わせができる。
【産業上の利用可能性】
【００９９】
本発明の不揮発性半導体記憶装置は、メモリセルの占有面積の削減を容易に実施することができる。このため、製品歩留まり向上、メモリ容量増加、収容データの増大を図る半導体装置として好適である。
【符号の説明】
【０１００】
１  半導体基板
２  埋め込み絶縁膜
３  第１の半導体膜
３ａ、３ｂ  第１の半導体膜の側端面
４  第２の半導体膜
５ａ  チャネル領域
５ｂ  チャネル領域
６ａ  第１の拡散領域
６ｂ  第２の拡散領域
６ｃ  第３の拡散領域
７ａ  メモリゲート絶縁膜
７ｂ  ゲート絶縁膜
７１１  トップ絶縁膜
７１２  電荷蓄積層
７１３  トンネル絶縁膜
８ａ  メモリゲート電極
８ａ１、８ａ２  メモリゲート電極の側端面
８ｂ  ゲート電極  
９  第２の拡散領域６ｂの底部
１１  メモリゲート端子
１２  ゲート端子
１３  第１のソース端子
１４  ドレイン端子
１５  第２のソース端子
１６  ボディコンタクト端子
２０  層間絶縁膜
２１１、２１２、２１３、２１４、２１５、２１６  コンタクトホール
２２１、２２２、２２３、２２４、２２５、２２６  金属配線
【図１】
2011096811.tif 000003
【図２】
2011096811.tif 000004
【図３】
2011096811.tif 000005
【図４】
2011096811.tif 000006
【図５】
2011096811.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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