(57)【要約】【課題】消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することを目的とする。【解決手段】発振器制御ワードに応じた発振周波数のＮ倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をＮ分周して、２Ｎ相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第１位相情報として出力する第１のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第２位相情報として出力する第２のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記１および第２の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第３位相情報として出力する加算器とを備えている。【選択図】        図１
2011205328.tif 000002
【特許請求の範囲】
【請求項１】
発振器制御ワードに応じた発振周波数のＮ倍の周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をＮ分周して、２Ｎ相のクロックを出力する分周器と、
前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記クロックを前記参照信号でラッチして、第１位相情報として出力する第１のフリップと、
前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、
前記クロックを遅延参照信号でラッチして、第２位相情報として出力する第２のフリップフロップと、
前記可変遅延回路の遅延量を制御する遅延制御手段と、
前記１および第２の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第３位相情報として出力する加算器と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第３位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。
【請求項２】
前記遅延制御手段は、前記可変遅延回路の遅延量を、前記２Ｎ相のクロックの最小間隔の２分の１に設定することを特徴とする局部発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、局部発振器に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase  Locked  Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All  Digital  PLL）回路が用いられている。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-Controlled  Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital  Converter）を備える。カウンタはＤＣＯの出力CKVをカウントし、ＤＣＯの出力ＣＫＶで同期化した参照信号に基づいてカウント値を出力する。ＴＤＣは、参照信号ＲＥＦに同期して、ＤＣＯの出力の１周期以下の位相差を取り出す。カウント値と位相差とを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
上記ＡＤＰＬＬでは、離散化の影響を低減しつつ出力ＣＫＶの位相雑音特性を向上させるためには、上述のＴＤＣが不可欠である。かかるＴＤＣでは、一般的に高分解能な位相情報を得るために遅延素子を利用した回路が用いられることが多いが、その遅延量は一定でなくデジタル回路で利用できる値にするため、得られた遅延情報を発振周波数の１周期に対して規格化する必要がある（例えば、非特許文献１参照）。
【０００５】
しかしながら、規格化回路を備えたＴＤＣは消費電力および面積が大きくなるため、ＴＤＣを使用しないで、ＡＤＰＬＬを構成することが望まれる。非特許文献２では、ＴＤＣレスのＡＤＰＬＬが提案されており、リングオシレータを用いたＴＤＣ統合型のＡＤＰＬＬにおいて、ＬＣ発信器の遅延段数を増やすことで、発振周波数を変えることなく、微細な位相情報を生成する方法を提案している。
【０００６】
しかしながら、非特許文献２のように、ＬＣ発信器と分周器の構成では、必要とする位相間隔に対して、発信周波数を上げていく必要があり、より微細な位相間隔を得るためだけに発振周波数を上げることは、消費電力が増大するという問題が発生する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Robert  Bogdan  Staszewski,et.al,  「All-Digital  PLL  and  Transmitter  for  Mobile  Phones」,IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS,  VOL.  40,  NO.  12,DECEMBER  2005
【非特許文献２】Werner  Grollitsch,  Roberto  Nonis,  Nicola  Da  Dalt  「26.6  A  1.4psrms-Period-Jitter  TDC-Less  Fractional-N  Digital  PLL  with  Digitally  Controlled  Ring  Oscillator  in  65nm  CMOS」,2010  IEEE  International  Solid-State  Circuits  Conference
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数のＮ倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をＮ分周して、２Ｎ相のクロックを出力する分周器と、前記クロックをカウントし、参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、前記クロックを前記参照信号でラッチして、第１位相情報として出力する第１のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第２位相情報として出力する第２のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記１および第２の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第３位相情報として出力する加算器と、前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第３位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、を備えた局部発振器が提供される。
【発明の効果】
【００１０】
本発明によれば、消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施の形態に係るＴＤＣレスのＡＤＰＬＬの概略構成例を示している。
【図２】図２は、４分周器の構成例を示す図である。
【図３】図３は、４分周器のタイミングチャートの一例を示す図である。
【図４】図４は、ＴＤ［７：０］、ＴＤ［７：４］、φＲＦｆの関係を示す図である。
【図５】図５は、４倍分周出力とπ／８補間を説明するための図である。
【図６】図６は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。
【図７】図７は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。
【図８】図８は、遅延参照信号ＲＥＦｄの遅延量を、参照信号ＲＥＦに対して、４分周器のＣＫ周期の３π／８とした場合を示す図である。
【図９】図９は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。
【図１０】図１０は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。
【図１１】図１１は、ＲＥＦの遅延量と位相出力の関係を視覚的に示した図である。
【図１２】図１２は、コントローラの構成例を示す図である。
【図１３】図１３は、ＴＤ−ＰＤ変換テーブルの一例を示す図である。
【図１４】図１４は、遅延制御値ＤＣを説明するための図である。
【図１５】図１５は、実施の形態２に係るＡＤＰＬＬの構成例を示す図である。
【図１６】図１６は、遅延コントローラの構成例を示す図である。
【図１７】図１７は、図１６において、遅延ループとしてＤＬＬ（Delay  Locked  Loop）を用いた構成とした図である。
【図１８】図１８は、図１６において、４分周器１０のＣＫ周期のπ／８の遅延量を生成する場合を示す図である。
【図１９】図１９は、遅延コンローラのタイミングチャートの一例を示す図である。
【図２０】図２０は、実施の形態３にかかるＡＰＬＬの構成を示す図である。
【図２１】図２１は、２分周器の構成を示す図である。
【図２２】図２２は、２分周器のイミングチャートの一例を示す図である。
【図２３】図２３は、ＴＤ［７：０］、ＴＤ［７：４］、φＲＦｆの関係を示す図である。
【図２４】図２４は、実施の形態４に係るＡＤＰＬＬの要部構成例を示す図である。
【図２５】図２５は、実施の形態５に係るＡＤＰＬＬの要部構成例を示す図である。
【図２６】図２６は、実施の形態６に係るＡＤＰＬＬの構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１３】
（実施の形態１）
図１は、本実施の形態に係るＴＤＣレスのＡＤＰＬＬの概略構成例を示している。本実施の形態に係るＡＤＰＬＬは、図１に示すように、ＤＣＯ１、カウンタ２と、フリップフロップ３と、コントローラ４（Data  Converter  &  Delay  Controller）４と、アキュムレータ（累算器）５、加算器６と、減算器７と、デジタルフィルタ８と、ゲイン補正器９と、４分周器１０と、フリップフロップ１１，１２と、可変遅延回路１３とを備えている。本実施の形態では、ＴＤＣの機能を、コントローラ４、フリップフロップ１１，１２，および可変遅延回路１３で実現している。
【００１４】
ＤＣＯ１は、発振器制御ワードＯＴＷ（Oscillator  Tuning  Word）により離散的に発振周波数が制御可能な発振器であり、発振器制御ワードＯＴＷに応じた発振周波数Ｆｃを４倍して、発振信号ＣＫＶ（Oscillator  Output  Signal）として出力する。ＤＣＯ１は、例えば複数の（ＭＯＳ）バラクタを２値制御することによって実現される。４分周器１０は、発振信号ＣＫＶを４分周したＣＫ［７：０］を出力する。
【００１５】
フリップフロップ３は、４分周器１０のＣＫ［７］をクロック入力として、参照信号ＲＥＦ（Reference  Signal）の値をラッチして、カウンタ２に出力する。すなわち、フリップフロップ３の出力は、ＣＫ［７」で同期化された参照信号ＦＥＦとなる。
【００１６】
カウンタ２は、４分周器のＣＫ［７］が与えられるアキュムレータ２ａを有する。カウンタ２は、フリップフロップ３の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ２ａのカウント値を発振器整数位相φＲＦｉ（Integer  Oscillator  Phase  Data）として、加算器６に出力する。したがって、ＣＫ［７］は、発振器位相信号の基準位相となる。
【００１７】
フリッププロップ１１は、参照信号ＲＥＦをクロック入力として、４分周器１０のＣＫ［７：０］の値をラッチして、サーモメータ位相情報（第１の位相情報）ＴＤ［７：０］をコントローラ４に出力する。
【００１８】
可変遅延回路１３は、コントローラ４からの遅延制御値ＤＣにより遅延量が設定され、設定された遅延量で参照信号ＲＥＦを遅延させた遅延参照信号ＲＥＦｄをクロックとしてフリップフロップ１２に出力する。フリップフロップ１２は、遅延参照信号ＦＥＦｄをクロック入力として、４分周器１０のＣＫ［７：０］の値をラッチして、遅延サーモメータ位相情報（第２の位相情報）ＴＤｄ［７：０］をコントローラ４に出力する。
【００１９】
コントローラ４は、遅延制御値ＤＣにより可変遅延回路１３の遅延量を設定する。また、コントローラ４は、ＴＤ［７：０］、ＴＤｄ［７：０］をデータ変換して、発振器分数位相φＲＦｆ（Fractional  Oscillator  Phase  Data）を加算器６に出力する。
【００２０】
加算器６は、カウンタ２から出力されるφＲＦｉと、コントローラ４から出力されるφＲＦｆとを加算して、発振器位相φＲＦ（Oscillator  Phase  Data：第３の位相情報）を減算器７に出力する。
【００２１】
アキュムレータ５は、周波数制御ワードＦＣＷ（Frequency  Command  Word）を参照信号ＦＥＦで規格化した値を積分し、積分値を位相制御信号φＲＥＦ（Reference  Phase  Data）として減算器７に出力する。減算器７は、φＲＥＦと、加算器６から入力されるφＲＦとの差分を算出し、位相誤差φｅ（Phase  error  data）としてデジタルフィルタ８へ出力する。
【００２２】
デジタルフィルタ８は、ローパスフィルタとして動作し、与えられたφｅを平滑化して、規格化された発振器制御値ＮＴＷ（Normalized  Tuning  Word）としてゲイン補正器９に出力する。
【００２３】
ゲイン補正器９は、デジタルフィルタ８の出力値に、係数Ｋを乗算してＯＴＷを出力する。係数Ｋを乗算することで、ＤＣＯ１が持つ制御値に対する周波数利得分が補正される。
【００２４】
４分周器１０の出力周波数ＦｃがＦＣＷで設定される値より高く（又は低く）なった場合、減算器７で算出されたφｅに基づき、デジタルフィルタ８及びゲイン補正器９により、発振周波数を下げる（上げる）よう制御するＯＴＷが出力される。このようにしてＤＣＯ１の発振周波数が一定となるような制御が行われる。
【００２５】
図２は、４分周器１０の構成例を示す図である。図３は、４分周器１０のタイミングチャートの一例を示す図である。図４は、ＴＤ［７：０］、ＴＤ［７：４］、φＲＦｆの関係を示す図である。４分周器１０は、図２に示すように、バッファ２２−１〜２２−８と、４段直列に接続したラッチ２１−１〜２２−４とを備えている。
【００２６】
上述したように、ＤＣＯ１は、出力周波数Ｆｃの４倍の周波数で発振しており、４分周器１０は、図３に示すように、各差動信号ＣＫＶＰ（ＣＫＶ）、ＣＫＶＮ（ＣＫＶの反転）よりＣＫＶを４分周した８相の信号ＣＫ［７］〜ＣＫ［０］を出力する。仮に、ＣＫ［７］を位相基準すると、ＣＫ［６：０］は、ＣＫ［７］を起点として、π／４ずつの位相遷移を表していることになる。ここで、ＣＫ［７：０］を参照信号ＲＥＦ（参照信号ＲＥＦの立ち上がりエッジ）を用いてある時刻に取り出すと（図３の波線）、信号が「１」から「０」に変化するところが参照信号ＲＥＦに対するＣＫの相対的な位相情報となる。
【００２７】
この場合のＴＤ［７：０］、ＴＤ［７：４］、φＲＦｆの位相の関係は、４分周器１０のＣＫ［７］を基準とした時、図４に示す関係となる。また、ＣＫ「７：４］／ＣＫ［３：０］は、差動の関係にあるので、上位４ビットだけで同じ出力を得ることができる。
【００２８】
このように、４分周器１０の位相情報を用いることで、従来のＡＤＰＬＬのＴＤＣで発振器の周期で得られたデータの規格化を行う必要がなくなる。また、ＴＤＣのデータとして４分周器１０の出力を利用しているために、ＴＤＣに相当する回路を設ける必要がなくなり、ＴＤＣ出力の演算回路、ＴＤＣ回路そのものに相当する面積と消費電力の削減が可能となる。
【００２９】
図５は、４分周出力とπ／８補間を説明するための図であり、図３に、遅延参照信号ＲＥＦｄを追加したものである。図６および図７は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。図５において、遅延参照信号ＲＥＦｄの遅延量を、参照信号ＲＥＦに対して、４分周器１０のＣＫ周期のπ／８としている。これにより、８相の位相情報の中間値を得ることができる。すなわち、参照信号ＲＥＦをこのようにずらすことで、ＣＫをπ／８進めた時刻において、遅延無しの参照信号ＲＥＦで見るのと同じになるので、中間位相の位相状態を知ることができる（データが等しく無い時に中間位相となる）。この遅延参照信号ＲＥＦｄは、可変遅延回路１３で参照信号ＲＥＦを４分周器１０のＣＫ周期のπ／８遅延させることで生成することができる。
いる。
【００３０】
図５では、遅延参照信号ＲＥＦｄの遅延量を、参照信号ＲＥＦに対して、４分周器１０のＣＫ周期のπ／８としているが、３π／８としてもよい。図８は、遅延参照信号ＲＥＦｄの遅延量を、参照信号ＲＥＦに対して、４分周器１０のＣＫ周期の３π／８とした場合を示している。図９および図１０は、ＴＤ［７：０］、ＴＤｄ［７：０］、φＲＦｆの関係を示す図である。
【００３１】
遅延参照信号ＲＥＦｄを、参照信号ＲＥＦに対して、４分周器１０のＣＫ周期の３π／８ずらすことは、ＣＫを３π／８進めた時刻において遅延無しの参照信号ＲＥＦに同期しているのと同じになる。結果として、ＣＫに対して１位相分（π／４）のオフセットを持った中間の位相状態を得ることができる。オフセット分を補整して位相情報を作り出すことで上記と同じ効果を得ることができる。これにより、４分周器１０のもつ位相情報間隔がＣＭＯＳインバータの遅延量よりも小さい条件でも中間位相を再現することが可能となり、単純なＩｎｖｅｒｔｅｒ遅延を用いたＴＤＣよりも高分解能の位相情報を得ることが可能となる。なお、３位相（３π／４）を２分割することで中間位相を得られない場合は、奇数段間隔を２分割することで同様の動作が可能となる。
【００３２】
図１１は、ＲＥＦの遅延量と位相出力の関係を視覚的に示した図である。図１１において、仮に、ＤＣＯ１の発振周期が参照信号ＲＥＦのＮ＋０．１２５倍だったとすると、小数点以下の位相情報は２πを基準として、参照信号ＲＥＦの間隔当たりπ／８ずつ増加していくことになるので、得られた位相情報ＰＤ（ＴＤをデータ変換したもの）と遅延位相情報ＰＤｄ（ＴＤｄをデータ変換したもの）の情報から上記のような軌跡を辿る。仮に、遅延が予定していたよりも小さいとすると、本来あるべき時刻で発生するべきものが観測できなくなるので、出力結果は実際の時刻よりも後で観察されることになる。また、予定していたよりも大きければ逆のことが起きる。このことから、中間位相を作るためには、ＤＣＯ１の任意の出力状態において、ＰＤ＝ＰＤと、ＰＤ≒ＰＤｄの発生確率が１対１になれがよいことがわかる。
【００３３】
図１２は、コントローラ４の構成例を示す図である。コントローラ４は、ＴＤ  ｔｏ  ＰＤコンバータ３１と、ＴＤｄ  ｔｏ  ＰＤｄコンバータ３２と、判定部３３と、出力部３４と、減算器３５とを備えている。ＴＤ  ｔｏ  ＰＤコンバータ３１は、図１４に示すテーブルを使用して、ＴＤをＰＤに変換する。ＴＤｄ  ｔｏ  ＰＤｄコンバータ３２は、同様に、図１３に示すテーブルを使用して、ＴＤｄをＰＤｄに変換する（図１４において、ＴＤ＝ＴＤｄ、ＰＤ＝ＰＤｄ）。
【００３４】
判定部３３は、遅延制御値ＤＣの調整処理を行う。この遅延制御値ＤＣの調整処理は、電源投入時等の所定のタイミングで実行される。遅延制御値ＤＣの調整処理では、判定部３３は、遅延制御値ＤＣを最小値に設定し、Ｄｉｎｉｔ＝Ａｖｅｒａｇｅ（ＰＤｄ−ＰＤ）とする。Ｄｉｎｉｔ＞１．５の場合、ＤＣｔａｒｇｅｔ＝２．５／ＰＤｏｆｆｓｅｔ＝２とし、１．５≧Ｄｉｎｉｔ＞０．５の場合、ＤＣｔａｒｇｅｔ＝１．５／ＰＤｏｆｆｓｅｔ＝１とし、０．５≧Ｄｉｎｉｔの場合、ＤＣｔａｒｇｅｔ＝０．５／ＰＤｏｆｆｓｅｔ＝０とする。そして、Ａｖｅｒａｇｅ（ＰＤｄ−ＰＤ）＞ＤＣｔａｒｇｅｔの場合は、この場合のＤＣを遅延制御値として設定して終了する。Ａｖｅｒａｇｅ（ＰＤｄ−ＰＤ）＞ＤＣｔａｒｇｅｔでない場合、ＤＣ＝ＤＣ＋１として、Ａｖｅｒａｇｅ（ＰＤｄ−ＰＤ）＞ＤＣｔａｒｇｅｔとなるまで、同じ処理を繰り返す。
【００３５】
すなわち、遅延を最小にして遅延有り無しの位相データの差分の平均値を算出する。その値が１．５以上であれば、遅延量は３π／８を実現できないので、遅延量の目標を５π／８とする。０．５以下であればπ／８を実現できるので、目標をπ／８とする。こうして、目標とした遅延量に向かって遅延を少しずつ増加させて、所望の遅延量を超えた時点で遅延量が確定する。
【００３６】
減算器３５では、ＰＤｄからコントローラ４から出力されるオフセットデータＰＤｏｆｆｓｅｔが減算されたＰＤｄ０が出力部３４に出力される。判定部３４は、ＰＤ＝ＰＤｄ０の場合、φＲＦｆ＝基準位相｛ＰＤ、１’ｂ０｝が出力され、ＰＤ≒ＰＤｄの場合、φＲＦｆ＝中間位相｛ＰＤ、１’ｂ１｝が出力される。ＰＤとＰＤｄ０は、適切な遅延制御値ＤＣの条件下でπ／８だけずれたものとなる。判定部３４の代わりに、（ＰＤ＋ＰＤｄ０）／２の演算を行っても同様の結果を得ることができる。
【００３７】
図１４は、遅延制御値ＤＣを説明するための図である。図１４に示すように、遅延制御値ＤＣは、ＲＥＦとＲＥＦｄの遅延量Ｄと比例関係にある。
【００３８】
以上説明したように、実施の形態１によれば、ＯＴＷに応じたＦｃのＮ倍の周波数のＣＫＶを出力するＤＣＯ１と、ＣＫＶを４分周して、８相のクロックＣＫを出力する４分周器１０と、ＣＫをカウントし、ＲＥＦに基づいてカウント値をφＲｆｉとして出力するカウンタ２と、ＣＫをＲＥＦでラッチして、ＴＤ（第１位相情報）として出力するフリップ１１と、参照信号ＲＥＦを遅延させて、遅延参照信号ＲＥＦｄとして出力する可変遅延回路１３と、ＣＫを遅延参照信号でラッチして、ＴＤｄ（第２位相情報）として出力するフリップフロップ１２と、可変遅延回路１３の遅延量を制御するとともに、ＴＤ、ＴＤｄに基づいて、発振器整数位相φＲＦｆを出力するコントローラ４とを備えているので、
消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することが可能となる。
【００３９】
また、実施の形態１によれば、可変遅延回路１３の遅延量を、８相のクロックの最小間隔π／４の２分の１であるπ／８または３π／８にすることとしたので、高精度な発振器分数位相ＲＦｆを出力することが可能となる。
【００４０】
（実施の形態２）
図１５は、実施の形態２に係るＡＤＰＬＬの構成例を示す図である。実施の形態２に係るＡＤＰＬＬは、実施の形態１のコンローラ４を、遅延コントローラ４１とデータコンバータ４２に分離した構成となっている。
【００４１】
データコンバータ４２は、実施の形態１のコントローラ４と同様に、フリップフロップ１１，１２からＴＤ［７：０］、ＴＤｄ［７：０］が入力され、φＲＦｆを加算器６に出力する。遅延コントローラ４１は、４分周器１０から入力されるＣＫ［７：０］に基づいて、可変遅延回路１３に、その遅延量を設定するための遅延制御値ＤＣを出力する。
【００４２】
図１６は、遅延コントローラ４１の構成例を示す図である。図１６において、遅延コントローラ４１は、直列に接続された２つの遅延素子５１，５２と、フリップフロップ５３と、設定部５４とを備えている。遅延素子５１、５２は、４分周器１０から入力されるＣＫ［７］を遅延制御量ＤＣだけそれぞれ遅延させて、ＣＫｄ［７］をフリップフリップ５３に出力する。フリップフロップ５３は、ＣＫｄ［７］を４分周器１０から入力されるＣＫ［４］でラッチして、ＦＨを設定部５４に出力する。
【００４３】
設定部５４は、３つ離れた位相出力間（ＣＫ［７］、ＣＫ［４］）で遅延素子５１，５２を２つ挟んで信号の遅い早いを判定している。最初に遅延量を最小に設定し、ＦＨ＝０の場合は、終了し、ＦＨ＝０でない場合には、ＤＣ＝ＤＣ＋１に設定する。最初に遅延量を最小として遅延が増えてくると、クロックＣＫ［４］が来てもＣＫｄ［７］が到達していない状態が発生するのでその時の出力がＦＨ＝０となる。この時の２遅延素子５１，５２で発振周期に対して６π／８の遅延となっているので、同様の遅延をＲＥＦに与えると、３π／８の遅延量を持った遅延参照信号ＲＥＦｄを発生することができる。この方法により、ＣＫの周波数が高く、通常の遅延素子でπ／８を作り出すことができない時に、π／４のオフセットつきのデータとしてＣＫ出力の中間の位相情報を持った出力を取り出すことができるようになる。
【００４４】
図１７は、図１６において、遅延ループとしてＤＬＬ（Delay  Locked  Loop）を用いた構成としたものであり、フリップフロップ５３の代わりに位相検出器６３を使用し、判定部５４の代わりにＤＬＬ６４を使用した構成となっている。
【００４５】
図１８は、図１６の遅延コントローラ４１において、４分周器１０のＣＫ周期のπ／８の遅延量を生成する場合を示している。図１８では、フリップフロップ５３のクロック入力をＣＫ［６］としている以外は、図１６と同様である。図１９は、遅延コンローラ４１のタイミングチャートの一例を示している。同図において、Ｃａｓｅ１は、クロックＣＫ［６］がＣＫｄ［７］よりも遅く到達した場合（ＦＨ＝１）、Ｃａｓｅ２は、クロックＣＫ［６］がＣＫｄ［７］よりも早く到達した場合（ＦＨ＝０）を示している。
【００４６】
（実施の形態３）
実施の形態３では、ＤＣＯ１が２倍発振（Ｆｃ×２）する場合に、分周器で８相の位相情報を得ることが可能な構成について説明する。図２０は、実施の形態３にかかるＡＰＬＬの構成を示す図、図２１は、図２０の２分周器７１の構成を示す図、図２２は、図２０の２分周器７１のイミングチャートの一例を示す図である。図２３は、ＴＤ［７：０］、ＴＤ［７：４］、φＲＦｆの関係を示す図である。
【００４７】
図２０において、図１５のフリップフロップ１２，可変遅延回路１３，遅延コントローラ４１を削除した構成となっている。ＤＣＯ１は、発振器制御ワードＯＴＷに応じた周波数信号Ｆｃを２倍して、発振信号ＣＫＶ（Oscillator  Output  Signal）として出力する。２分周器１０は、ＣＫＶを１／２に分周したＣＫ［７：０］を出力する。データコンバータ４２は、フリップフロップ１１から入力されるＴＤ［７：０］をφＲＦｉにデータ変換して加算器６に出力する。
【００４８】
図２１に示す２分周器７１は、図１６に示す分周器において、４段直列に接続したフリップフロップ２１−１〜２２−４のうち、隣り合わないフリップフロップ２１−２、２２−４のクロック入力をショートさせることで、ＤＣＯ１の発振周波数が２倍のときでも８相の位相情報を得ることが可能となっている。図２２に示すように、ＣＫＶがＦｃ×２の場合でも、発振周波数Ｆｃを８分割した８相の信号ＣＫ［７］〜ＣＫ［０］が出力される。
【００４９】
以上説明したように、実施の形態３によれば、４つの接続されたラッチの隣り合わない２つのクロック入力をショートすることでＤＣＯ１の発振周波数が２倍のときでも８相の位相情報を得ることが可能となる。
【００５０】
（実施の形態４）
実施の形態１では、位相情報を８分割した場合について説明したが、実施の形態４では、Ｍ分割に拡張した場合について説明する。図２４は、実施の形態４に係るＡＤＰＬＬの要部構成例を示す図である。図２４において、デジタルフィルタ８，ゲイン補正器９，ＤＣＯ１の図示を省略している。
【００５１】
各位相データの出力確率をそれぞれ１／（Ｍ＋１）となるように制御することで、４分周器１０の位相データを（Ｍ＋１）分割した位相情報を取り出すことが可能となり、Ｍ分割したものを生成することができる。
【００５２】
Ｎ分周器９４は、ＤＣＯ１の入力に同期して、２Ｎ相の位相情報ＣＫ［２Ｎ−１：０］を出力する。フリップフロップ９５は、Ｎ分周器９４のＣＫ［２Ｎ−１］をクロック入力として、参照信号ＦＥＦの値をラッチして、カウンタ９３に出力する。カウンタ９３は、Ｎ分周器９４のＣＫ［２Ｎ−１］をカウントし、フリップフロップ９５から入力されるクロックに同期してカウント値をφＲＦｉとして、加算器９２に出力する。
【００５３】
コントローラ９１は、Ｎ分周器９４のＣＫ［２Ｎ−１：０］の隣り合う位相間隔をＭ分割することが可能となっており、Ｍ−１個の可変遅延回路９７に遅延制御値ＤＣをそれぞれ出力する。Ｍ−１個のフリップフロップ９６には、データとしてＮ分周器９４のＣＫ［２Ｎ−１：０］が入力され、また、Ｍ−１個の可変遅延回路９８から参照信号ＲＥＦに対してπ／ＭｘＮ〜（Ｍ−１）×π／ＭｘＮの遅延量をもった遅延参照信号ＲＥＦｄがそれぞれ入力する。これにより、分周器の位相分解能を補完して等価的にＭ倍の分解能に引き上げることが可能となる。
【００５４】
（実施の形態５）
実施の形態２では、位相情報を８分割した場合について説明したが、実施の形態５では、実施の形態２をＭ分割に拡張した場合について説明する。図２５は、実施の形態５に係るＡＤＰＬＬの要部構成例を示す図である。図２５において、デジタルフィルタ８，ゲイン補正器９，ＤＣＯ１の図示を省略しており、図２４と同等機能を有する部位には同一符号を付している。
【００５５】
図２５に示すＡＤＰＬＬは、実施の形態２をＭ分割補間に拡張したものを示している。
遅延コントローラ１０２は、Ｍ−１段の可変遅延回路９７の遅延量を設定する。Ｍ−１段の可変遅延回路９７で遅延させることで、分周器出力の位相データをＭ分割した位相情報を作りだすことが可能となる。Ｍ段の可変遅延回路を組むとＭ段の補間が可能となる。
【００５６】
（実施の形態６）
実施の形態６は、Ｎ倍発振器とＮ倍分周器を用いた場合の構成である。図２６は、実施の形態６に係るＡＤＰＬＬの構成例を示している。図２６において、ＤＣＯ１は、外部制御信号ＯＴＷに応じた発振周波数ＦｃをＮ倍して、発振信号ＣＫＶ（Oscillator  Output  Signal）として出力する。Ｎ分周器１１１は、ＣＫＶをＮ分周したＣＫ［２Ｎ−１：０］を出力する。図２６に示すＡＤＰＬＬは、図１５のフリップフロップ１２，可変遅延回路１３，遅延コントローラ４１を削除した構成となっており、必要最小限の構成となっている。
【符号の説明】
【００５７】
１  ＤＣＯ、２  カウンタ、３  フリップフロップ、４  コントローラ、５  アキュムレータ（累算器）、６  加算器、７  減算器、８  デジタルフィルタ、９  ゲイン補正器、１０  ４分周器、１１，１２  フリップフロップ、１３  可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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