(57)【要約】【課題】メモリセルの読出し及び書込みを必要としない、簡便なテスト方法を実行することが可能な半導体装置を提供する。【解決手段】半導体装置は、複数のワード線（ＷＬ）と、ワード線ドライバ（４）と、第１検出回路（１１、１２、１５）と、制御回路とを具備する。複数のワード線（ＷＬ）は、複数のメモリセルトランジスタ（図示されず）のゲートに接続されている。ワード線ドライバ（４）は、複数のワード線（ＷＬ）の各々に選択電圧又は非選択電圧を供給する。第１検出回路（１１、１２、１５）は、ワード線ドライバ（４）を介して複数のワード線（ＷＬ）のいずれかに選択電圧を供給するとき、選択電圧を供給する配線（２１）を介してワード線ドライバ（４）に流れ込む第１電流を検出する。制御回路は、第１電流に基づいて、複数のワード線（ＷＬ）及びワード線ドライバ（４）の異常を検出する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルトランジスタのゲートに接続された複数のワード線と、
前記複数のワード線の各々に選択電圧又は非選択電圧を供給するワード線ドライバと、
前記ワード線ドライバを介して前記複数のワード線のいずれかに前記選択電圧を供給するとき、前記選択電圧を供給する配線を介して前記ワード線ドライバに流れ込む第１電流を検出する第１検出回路と、
前記第１電流に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する制御回路と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ワード線ドライバが前記複数のワード線に前記非選択電圧を供給するとき、前記複数のワード線の第２電圧を検出する第２検出回路を更に具備し、
前記制御回路は、前記第１電流と前記第２電圧とに基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１検出回路は、
前記複数のワード線における前記ワード線ドライバとは反対の側に設けられ、前記選択電圧の供給に対応して前記複数のワード線のいずれかに定電流を供給する第１定電流回路と、
前記ワード線ドライバに接続され、前記第１電流を検出して、第１基準電流と比較する第１電流検出回路と、
前記ワード線ドライバに接続され、かつ前記第１電流検出回路とは反対の側に設けられ、前記ワード線ドライバに定電流を供給する第２定電流回路と
を備え、
前記制御回路は、前記第１電流検出回路の比較結果に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第２検出回路は、
前記複数のワード線の電圧でオン又はオフされ、互いに直列に接続された複数のスイッチを備えるワード線電圧検出回路と、
前記直列接続の複数のスイッチの一端側に設けられ、前記非選択電圧の供給に対応して前記直列接続の複数のスイッチに定電流を供給する第２定電流回路と、
前記直列接続の複数のスイッチの他端側に設けられ、前記第２電圧を、前記直列接続の複数のスイッチに流れる第２電流として検出して、第２基準電流と比較する第２電流検出回路と
を備え、
前記制御回路は、前記第２電流検出回路の比較結果に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出する
半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１電流検出回路は、
入力側を前記ワード線ドライバに接続された第１カレントミラー回路と、
前記第１カレントミラー回路の出力側に接続され、前記入力側の前記第１電流に対応した電流を前記第１基準電流と比較する第１比較部と
を含む
半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第２電流検出回路は、
入力側を前記ワード線電圧検出回路に接続された第２カレントミラー回路と、
前記第２カレントミラー回路の出力側に接続され、前記入力側の前記第２電流に対応した電流を前記第２基準電流と比較する第２比較部と
を含む
半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記比較部は、
前記第１カレントミラー回路の出力側に接続され、前記入力側の前記第１電流に対応した電流を第１電圧に変換する第１変換回路と、
前記第１電圧を一方の入力に供給され、前記第１基準電流に対応した第１基準電圧を他方の入力に供給される第１比較回路と
を有する
半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記比較部は、
前記第１カレントミラー回路の出力側に接続され、前記第１基準電流に対応した第１基準電圧をゲートに入力され、前記入力側の前記第１電流に対応した電流をソースドレインに流されるトランジスタと、
前記第１カレントミラー回路の出力側に入力側を接続されたインバータと
を有する
半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記比較部は、
前記第２カレントミラー回路の出力側に接続され、前記入力側の前記第２電流に対応した電流を第３電圧に変換する第２変換回路と、
前記第３電圧を一方の入力に供給され、前記第２基準電流に対応した第２基準電圧を他方の入力に供給される第２比較回路と
を有する
半導体装置。
【請求項１０】
請求項６に記載の半導体装置において、
前記比較部は、
前記第２カレントミラー回路の出力側に接続され、前記第２基準電流に対応した第２基準電圧をゲートに入力され、前記入力側の前記第２電流に対応した電流をソースドレインに流されるトランジスタと、
前記第２カレントミラー回路の出力側に入力側を接続されたインバータと
を有する
半導体装置。
【請求項１１】
複数のメモリセルトランジスタ備える半導体装置の異常検出方法であって、
前記複数のメモリセルトランジスタのゲートに接続された複数のワード線の各々に選択電圧又は非選択電圧を供給するワード線ドライバを介して、前記複数のワード線のいずれかに前記選択電圧を供給するステップと、
前記選択電圧を供給する配線を介して前記ワード線ドライバに流れ込む第１電流を検出するステップと、
前記第１電流に基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出するステップと
を具備する
半導体装置の異常検出方法。
【請求項１２】
請求項１１に記載の半導体装置の異常検出方法において、
前記ワード線ドライバが前記複数のワード線に前記非選択電圧を供給するとき、前記複数のワード線の第２電圧を検出するステップを更に具備し、
前記異常を検出するステップは、前記第１電流と前記第２電圧とに基づいて、前記複数のワード線及び前記ワード線ドライバの異常を検出するステップを備える
半導体装置の異常検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の異常検出方法に関し、特にメモリ回路を有する半導体装置でのメモリセルアレイのワード線及びワード線ドライバのテストに関する。
【背景技術】
【０００２】
メモリ回路を有する半導体装置（例示：メモリ、メモリ内蔵マイクロコンピュータ）のメモリセルアレイをテストする方法が知られている。一般的に、そのテスト方法では、メモリセルに対する読出し及び書込みが正常であるか否かを判断することで、間接的にメモリセルアレイのワード線、ビット線、及び周辺回路が正常であるか否かを判断している。すなわち、直接的に故障を検出しているわけではない。また、フラッシュメモリは、読出しに対して書込みが非常に長い。加えて、上書きで書き込むためには、書込みよりも長い時間を必要とする消去動作が必要となる。そのため、読出し及び書き込みが同程度の時間で実行できるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのＲＡＭに対してテスト時間が長いというデメリットを生んでいる。テスト時間の短縮のためには、メモリセルの読出し及び書込みを必要としない、簡便なテスト方法が望まれている。
【０００３】
メモリセルの読出し及び書込みを必要としないテストに関して、例えば、特開平５−１５９６００号公報に半導体メモリのテスト回路が開示されている。このテスト回路は、半導体メモリと、トランジスタ列と、プリチャージ手段と、接地手段と、判定手段とから成る。半導体メモリは、少なくともワード線を含むメモリセルアレイを有する。トランジスタ列は、電源側と接地側との間に並列に接続されると共に、半導体メモリのデコード出力をゲート入力とし、各ワード線に対してそれぞれ付加された複数のトランジスタより成る。プリチャージ手段は、制御信号により上記トランジスタ列のドレイン側をプリチャージする。接地手段は、制御信号により上記トランジスタ列のソース側を接地する。判定手段は、上記トランジスタ列のドレイン側の電位に基づきワード線の不良を判定する。
【０００４】
具体的には以下のように記載されている。このテスト回路は、ワード線を挟んで行デコーダとは反対側に、ゲートをワード線に接続したトランジスタ（トランジスタ列）を設け、そのトランジスタを用いてワード線の電圧を直接モニタする。それにより、従来メモリセルの読み書きによって間接的にワード線の良否を判定していたものと比較して、ワード線のテスト時間を短縮する。より具体的には、制御信号によって、トランジスタ列のドレイン側に接続されたインバータの入力を電源電圧レベルにプリチャージしておき、その後、１本のワード線を選択する。インバータの出力は、正常に１本のワード線だけ選択された場合と、不良により複数のワード線が多重に選択された場合とでは、その出力タイミングが異なる。そのため、そのタイミングを判定手段で測定することにより、ワード線の良否を判定することができる。また、ワード線が１本も選択されない不良の場合、インバータの出力は接地レベルのままである。そのため、同様にワード線の良否を判定できる。
【０００５】
また、メモリセルの読出し及び書込みを必要としないテストに関して、特開２０００−３５３３９９号公報（対応米国特許：ＵＳ６１１１８０１）にメモリアレイのワード線及び関連回路をテストする方法が開示されている。ここで、メモリアレイは複数個の行に配列された複数個のメモリセルを有している。複数個の行の各々は複数個のメモリセルの夫々のものへ接続されている夫々のワード線を有している。関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々へ接続されているデコード回路を有している。テスト方法は、夫々のワード線の対応する１つを活性化させるためにデコード回路へアドレス信号を印加し、夫々のワード線のうちの対応する１つが活性化された否かを決定するために夫々のワード線のうちの対応する１つをモニタする、上記各ステップを有することを特徴とする。
【０００６】
具体的には以下のように記載されている。このテスト方法は、メモリセルアレイに行テスト回路を設け、行テスト回路によってワード線が活性化されたか否かをモニタする。それにより、従来複雑なテストパタンが必要で、かつそのテスト実施のために長い計算時間が必要であったのに対し、そのコストを低減する。より具体的には、行テスト回路にはワード線ごとにラッチブロックを設け、ワード線の活性＝“１”もしくは非活性＝“０”の状態を保持させる。ワード線が正常に選択されれば、ワイヤードＯＲを介して“１”が返されるので、直接“行”が正常であるということがテストできる。そのため、テストコストを抑制できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１５９６００号公報
【特許文献２】特開２０００−３５３３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特開平５−１５９６００号公報や特開２０００−３５３３９９号公報は、メモリセルの読み書きを必要としないテストである。しかし、発明者の研究により以下のような問題点が判明した。
【０００９】
特開平５−１５９６００号公報は、テスト回路の設計が難しいという問題を有している。このテスト回路では、正常にワード線１本が選択された場合と、異常により複数のワード線が選択された場合とでは、インバータの入力電圧が接地レベルに到達する時間が異なる。したがって、この時間差を判定手段により測定する必要がある。しかし、テスト時間の短縮というメリットを出すためには、電位の変動は少なくともメモリセルの読出し及び書込みにかかる時間と同程度もしくはそれ以下にする必要がある。一方、１本も選択されなかった場合にインバータの入力は、電源電圧とのことである。しかし、実際は、リークによる電位変動があるので、測定時間が長すぎれば１本も選択されない場合でもインバータの入力は、いずれ接地レベルに到達する。高温下のテストであれば、リークによる電位変動はさらに短時間となる。従って、判定手段にはおおよそ数ｎｓ〜数十ｎｓ程度の精度でタイミングを測定できることが必要と考えられる。これは、メモリセルアレイのタイミング設計同様のタイミング精度がテスト回路の設計にも要求されることになる。すなわち、テスト回路の設計が難しいという問題を有している。
【００１０】
また、特開２０００−３５３３９９号公報は、行テスト回路の面積のオーバヘッドが大きいという問題を有している。このテスト方法は、ワード線が選択されたか否かを判定するためにワード線をモニタする。モニタの方法は論理レベルによる判定である。従って、そのためにワード線ごとにラッチ（行テスト回路）を設ける必要がある。しかし、ラッチには複数のトランジスタが必要となるため、面積オーバヘッドが非常に大きくなる。
【００１１】
メモリセルの読出し及び書込みを必要とせず、簡便なテスト方法が求められている。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の半導体装置は、複数のワード線（ＷＬ）と、ワード線ドライバ（４）と、第１検出回路（１１、１２、１５）と、制御回路（１６）とを具備する。複数のワード線（ＷＬ）は、複数のメモリセルトランジスタ（図示されず）のゲートに接続されている。ワード線ドライバ（４）は、複数のワード線（ＷＬ）の各々に選択電圧又は非選択電圧を供給する。第１検出回路（１１、１２、１５）は、ワード線ドライバ（４）を介して複数のワード線（ＷＬ）のいずれかに選択電圧を供給するとき、選択電圧を供給する配線（２１）を介してワード線ドライバ（４）に流れ込む第１電流を検出する。制御回路（１６）は、第１電流に基づいて、複数のワード線（ＷＬ）及びワード線ドライバ（４）の異常を検出する。
【００１４】
本発明では、ワード線（ＷＬ）とワード線ドライバ（４）の選択状態でのテストを、ワード線ドライバ（４）に流れ込む第１電流（ＩＲ１）の大きさを判定すること（例示：基準値との比較、第１電流を電圧に変換して検出する場合を含む）で行う。この場合、テストでの主なタイミング制御は、テスト対象のワード線（ＷＬ）に対するアドレス切り替えを行うだけである。したがって、複雑なタイミング制御は不要である。加えて、アドレス制御は、通常のメモリマクロの回路を用いることができ、このような電流の供給や電流の大きさの判定に用いるために追加される回路の面積は小さい。そのため、通常の半導体装置に追加される回路の面積オーバヘッドは少なくて済む。従って、メモリセルの読出し及び書込みを必要とせず、簡便にテストを実行可能な装置とすることができる。
【００１５】
本発明の半導体装置の異常検出方法は、複数のメモリセルトランジスタ（図示されず）備える半導体装置の異常検出方法である。複数のメモリセルトランジスタ（図示されず）のゲートに接続された複数のワード線（ＷＬ）の各々に選択電圧又は非選択電圧を供給するワード線ドライバ（４）を介して、複数のワード線（ＷＬ）のいずれかに選択電圧を供給するステップと、選択電圧を供給する配線（２１）を介してワード線ドライバ（４）に流れ込む第１電流を検出するステップと、第１電流に基づいて、複数のワード線（ＷＬ）及びワード線ドライバ（４）の異常を検出するステップとを具備する。
【００１６】
本発明では、ワード線（ＷＬ）とワード線ドライバ（４）の選択状態でのテストを、ワード線ドライバ（４）に流れ込む第１電流（ＩＲ１）の大きさを判定すること（例示：基準値との比較、第１電流を電圧に変換して検出する場合を含む）で行う。この場合、テストでの主なタイミング制御は、テスト対象のワード線に対するアドレス切り替えを行うだけである。したがって複雑なタイミング制御は不要である。従って、メモリセルの読出し及び書込みを必要とせず、簡便にテストを実行可能とすることができる。
【発明の効果】
【００１７】
本発明により、メモリセルの読出し及び書込みを必要としない、簡便なテスト方法を実行することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の構成を部分的に詳細に示すブロック図である。
【図３Ａ】図３Ａは、本発明の実施の形態に係る半導体装置の異常検出方法を示すフロー図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態に係る半導体装置の異常検出方法を示すフロー図である。
【図４】図４は、本発明の第２の実施の形態に係る半導体装置の構成を部分的に詳細に示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体装置及び半導体装置の異常検出方法の実施の形態に関して、添付図面を参照して説明する。
【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の構成について説明する。図１は、本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置１は、メモリ回路を含む装置であり、メモリ又はメモリ内蔵マイクロコンピュータに例示される。半導体装置１は、メモリセルアレイ２、ビット線制御回路３、ワード線ドライバ４、行選択デコーダ５、電流検出回路Ａ１１、定電流印加回路Ａ１２、電流検出回路Ｂ１３、ワード線電圧検出回路１４、定電流印加回路Ｂ１５を具備する。
【００２１】
メモリセルアレイ２は、Ｙ方向に設けられた複数のビット線と、Ｘ方向に設けられた複数のワード線と、複数のビット線と複数のワード線との交点の各々に設けられた複数のメモリセルとを備えている。メモリセルは、ワード線にゲートを接続されたメモリセルトランジスタを備えている。メモリセルは、ＤＲＡＭセル、ＳＲＡＭセル、及びフラッシュメモリセルに例示される。ただし、メモリセルトランジスタは、ＤＲＡＭセルやＳＲＡＭセルにおける選択トランジスタのような通常のトランジスタであっても良いし、フラッシュメモリセルのような情報を格納する機能を有するトランジスタであっても良い。
【００２２】
ビット線制御回路３は、複数のビット線に接続されている。制御回路１６からの制御信号に基づいて、ビット線の選択、読み出し／書き込み、テスト手順などを実行する。ビット線制御回路３は、列選択デコーダやセンスアンプ、Ｉ／Ｏを含んでいる。ワード線ドライバ４は、行選択デコーダ５に接続され、更に、複数のワード線に接続されている。制御回路１６からの制御信号に基づいて、行選択デコーダ５を介して、それら複数のワード線を駆動する。すなわち、ワード線ドライバ４は、複数のワード線の各々に選択電圧又は非選択電圧を供給する。それにより、ワード線の選択、テスト手順などが実行される。
【００２３】
電流検出回路Ａ１１は、ワード線ドライバ４に接続されている。電流検出回路Ａ１１は、制御回路１６からの制御信号に基づいて、テスト時にワード線が正常に“選択”されたか否かを電流の大きさで検出する。電流検出回路Ａ１１は、テスト時に定電流印加回路Ａ１２、Ｂ１５と共に用いられる。電流検出回路Ｂ１３は、ワード線電圧検出回路１４に接続されている。電流検出回路Ｂ１３は、制御回路１６からの制御信号に基づいて、テスト時にワード線が正常に“非選択”であるか否かを電流の大きさで検出する。電流検出回路Ｂ１３は、テスト時にワード線電圧検出回路１４、定電流印加回路Ａ１２と共に用いられる。
【００２４】
定電流印加回路Ａ１２は、ワード線ドライバ４及びワード線電圧検出回路１４に接続されている。定電流印加回路Ａ１２は、制御回路１６からの制御信号に基づいて、テスト時にワード線ドライバ４及びワード線電圧検出回路１４に定電流を供給する。定電流印加回路Ｂ１５は、ワード線を介してメモリセルアレイと接続されている。定電流印加回路Ｂ１５は、制御回路１６からのメモリセルアレイ２を挟んでワード線ドライバ４とは反対側の位置に設けられている。定電流印加回路Ｂ１５は、制御信号に基づいて、テスト時にワード線に定電流を供給する。
【００２５】
ワード線電圧検出回路１４は、ワード線デコーダ４とメモリセルアレイ２との間に設けられている。ワード線電圧検出回路１４は、テスト時にワード線が非選択の状態にあるか、又は選択状態あるいは中間の状態にあることを検出し、電流検出回路Ｂ１３に伝達する。
【００２６】
制御回路１６は、メモリセルアレイ２の通常動作の場合のメモリセルアレイ２、ビット線制御回路３、及び行選択デコーダ５に関する制御、及び、異常検出動作（テスト）の場合のメモリセルアレイ２、ビット線制御回路３、行選択デコーダ５、電流検出回路Ａ１１、定電流印加回路Ａ１２、電流検出回路Ｂ１３、ワード線電圧検出回路１４、及び定電流印加回路Ｂ１５の制御を行う。以下では、電流検出回路Ａ１１、定電流印加回路Ａ１２、電流検出回路Ｂ１３、ワード線電圧検出回路１４、及び定電流印加回路Ｂ１５をテスト回路とも言う。制御回路１６は、異常検出動作（テスト）においては、例えば、アドレス制御、及びモード制御（テスト回路への入力設定（ＶＢＩＡＳ、ＶＲＥＦ１、ＶＲＥＦ２など）、出力ＯＵＴ１、ＯＵＴ２の判定など）を実行する。
【００２７】
制御回路１６は、一つの回路で設けられていてもよいし、機能に応じて複数の回路で設けられていてもよい。例えば、アドレス制御は、制御回路１６として、ＢＩＳＴ回路（メモリの場合）やＣＰＵ（メモリ内蔵マイクロコンピュータの場合）を用いることが考えられる。また、モード制御は、制御回路１６として、メモリマクロ内部に設けられた専用の回路を用いることが考えられる。
【００２８】
なお、通常のメモリ動作には、上記電流検出回路Ａ１１、Ｂ１３、ワード線電圧検出回路１４、定電流印加回路Ａ１２、Ｂ１５は停止している。
【００２９】
図２は、本発明の第１の実施の形態に係る半導体装置の構成の一例を部分的に詳細に示すブロック図である。なお、本図において、メモリセルアレイ２中のビット線やメモリセルの記載は省略されている。
【００３０】
電流検出回路Ａ１１は、電源スイッチＳＷとカレントミラー回路ＣＵＲ１、及び、抵抗Ｒ１とコンパレータＣＯＭＰ１を備えている。
電源スイッチＳＷは、電源電圧Ｖｄｄとワード線ドライバ４との間に設けられている。例えばｐＭＯＳトランジスタで形成され、制御回路１６からの制御信号ＴＥＳＴによりＯＮ又はＯＦＦされる。電源スイッチＳＷは、通常のメモリセル動作時にＯＮとなり、ワード線ドライバ４に電源電圧Ｖｄｄが供給される。一方、テスト時にＯＦＦとなり、ワード線ドライバ４に直接電源電圧Ｖｄｄが供給されないようにする。
カレントミラー回路ＣＵＲ１は、入力側が電源電圧Ｖｄｄとワード線ドライバ４との間に、出力側が電源電圧Ｖｄｄと抵抗Ｒ１との間にそれぞれ設けられている。例えばｐＭＯＳトランジスタで形成されている。抵抗Ｒ１は接地電位に接続されている。カレントミラー回路ＣＵＲ１は、テスト時（電源スイッチＳＷ：ＯＦＦ）に動作し、ワード線ドライバ４に流れ込む電流を監視する。すなわち、カレントミラー回路ＣＵＲ１の入力側を流れる電流を、出力側に流れる電流ＩＲ１として検出する。ただし、その電流ＩＲ１は抵抗Ｒ１により、電圧（ＩＲ１×Ｒ１）として検出される。
コンパレータＣＯＭＰ１は、非反転入力端子にカレントミラー回路ＣＵＲ１の出力側と抵抗Ｒ１との接続点の電圧（ＩＲ１×Ｒ１）を、反転入力端子に基準電圧ＶＲＥＦ１をそれぞれ供給される。そして、両電圧の比較結果（カレントミラー回路ＣＵＲ１の監視結果）を出力ＯＵＴ１として制御回路１６に出力する。
【００３１】
定電流印加回路Ａ１２は、２つのｎＭＯＳトランジスタＴｒ３1、Ｔｒ３２を備えている。ｎＭＯＳトランジスタＴｒ３1のドレインは、通常のメモリ動作時にはワード線ドライバ４の電源線となる配線２１に接続されている。ｎＭＯＳトランジスタＴｒ３２のドレインは、ワード線電圧検出回路１４に接続されている。両ｎＭＯＳトランジスタＴｒ３１、Ｔｒ３２のソースは接地電位に接続されている。両ｎＭＯＳトランジスタＴｒ３１、Ｔｒ３２のゲートは、通常のメモリ動作時には制御回路１６から０Ｖが印加されて、テスト時には制御回路１６からＶＢＩＡＳが印加される。その結果、両ｎＭＯＳトランジスタＴｒ３１、Ｔｒ３２は、通常のメモリ動作時にはＯＦＦとなり、テスト時にはＯＮとなりドレイン−ソース間に定電流ＩＢＩＡＳが流れる。
【００３２】
定電流印加回路Ｂ１５は、複数のワード線ＷＬの各々ごとに設けられたｎＭＯＳトランジスタＴｒ２５、Ｔｒ２６、Ｔｒ２７、…を備えている。各ｎＭＯＳトランジスタのドレインは対応するワード線ＷＬに接続されている。ｎＭＯＳトランジスタＴｒ２５、Ｔｒ２６、Ｔｒ２７、…のゲートは、共通に、通常メモリ動作時には制御回路１６から０Ｖが供給され、テスト時には制御回路１６からＶＢＩＡＳが印加される。その結果、ｎＭＯＳトランジスタＴｒ２５、Ｔｒ２６、Ｔｒ２７、…は、共通に、通常メモリ動作時にはＯＦＦであり、一方、テスト時にはＯＮとなりＷＬが選択されることによりドレイン−ソース間に定電流ＩＢＩＡＳが流れる。
【００３３】
ワード線電圧検出回路１４は、複数のワード線ＷＬの各々ごとに設けられたｐＭＯＳトランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７、…を備えている。各ｐＭＯＳトランジスタのゲートは対応するワード線ＷＬに接続されている。各ｐＭＯＳトランジスタのドレインは隣接するｐＭＯＳトランジスタのソース及びドレインに接続されている。すなわち、ｐＭＯＳトランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７、…は、互いに直列に接続されている。一方の一番端に配置されるｐＭＯＳトランジスタのソースは電流検出回路Ｂ１３に接続されている。他の一方の一番端に配置されるｐＭＯＳトランジスタのドレインは定電流印加回路Ａ１２に接続されている。各ｐＭＯＳトランジスタは、電流検出回路Ｂ１３から定電流印加回路Ａ１２までの電流経路上に設けられたスイッチと見ることができる。
【００３４】
電流検出回路Ａ１３は、カレントミラー回路ＣＵＲ２、及び、抵抗Ｒ２とコンパレータＣＯＭＰ２を備えている。
カレントミラー回路ＣＵＲ２は、入力側が電源電圧Ｖｄｄとワード線電圧検出回路１４との間に、出力側が電源電圧Ｖｄｄと抵抗Ｒ２との間にそれぞれ設けられている。例えばｐＭＯＳトランジスタで形成されている。抵抗Ｒ２は接地電位に接続されている。カレントミラー回路ＣＵＲ２は、ワード線電圧検出回路１４に流れ込む電流を監視する。すなわち、カレントミラー回路ＣＵＲ２の入力側を流れる電流を、出力側に流れる電流ＩＲ２として検出する。ただし、その電流ＩＲ２は抵抗Ｒ２により、電圧（ＩＲ２×Ｒ２）として検出される。
コンパレータＣＯＭＰ２は、非反転入力端子にカレントミラー回路ＣＵＲ２の出力側と抵抗Ｒ２との接続点の電圧（ＩＲ２×Ｒ２）を、反転入力端子に基準電圧ＶＲＥＦ２をそれぞれ供給される。そして、両電圧の比較結果（カレントミラー回路ＣＵＲ２の監視結果）を出力ＯＵＴ２として制御回路１６に出力する。
【００３５】
ワード線ドライバ４は、電源スイッチＳＷを介して配線２１により選択電圧を供給される。選択電圧はワード線ＷＬごとに設けられたインバータに高電位側の電源電圧として供給される。非選択電圧は、インバータの低電位側の電源電圧である接地電圧である。インバータは、選択信号を入力とし、選択電圧又は非選択電圧を対応するワード線ＷＬに出力する。
【００３６】
次に、本発明の第１の実施の形態に係る半導体装置の異常検出方法における、ＶＲＥＦ１及びＶＲＥＦ２の設定方法について説明する。電流検出回路Ａ１１及び電流検出回路Ｂ１３のカレントミラー回路ＣＵＲ１、ＣＵＲ２のミラー比が１の場合、以下のようにＶＲＥＦ１及びＶＲＥＦ２を選ぶことで、ワード線ＷＬ及びワード線ドライバ４のテストを実施できる。
【００３７】
（１）ワード線ＷＬの選択状態のテスト
・ワード線ＷＬが１本も選択されない（ワード線ドライバ４の異常又はワード線ＷＬの断線）
：ＩＲ１＝ＩＢＩＡＳ…（Ａ１）
・ワード線ＷＬが１本選択（正常）  ：ＩＲ１＝２×ＩＢＩＡＳ…（Ａ２）
・ワード線ＷＬが２本以上選択される（ワード線ドライバ４の異常によるワード線ＷＬの多重選択、又は、ワード線ＷＬのショート）
：ＩＲ１≧３×ＩＢＩＡＳ…（Ａ３）
【００３８】
ここで、（Ａ１）と（Ａ２）の判定には、
ＩＢＩＡＳ×Ｒ１＜ＶＲＥＦ１＜２×ＩＢＩＡＳ×Ｒ１…（Ｃ１）
となるＶＲＥＦ１を選ぶ。そのとき、ＯＵＴ１＝“Ｈ”となれば正常と判断できる。ただし、ＶＲＥＦ１は、２×ＩＢＩＡＳ×Ｒ１より僅かに小さい近い値（２×ＩＢＩＡＳ×Ｒ１−δ）であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
一方、（Ａ２）と（Ａ３）の判定には、
２×ＩＢＩＡＳ×Ｒ１＜ＶＲＥＦ１＜３×ＩＲＥＦ１×Ｒ１…（Ｃ２）
となるＶＲＥＦ１を選ぶ。そのとき、ＯＵＴ１＝“Ｌ”となれば正常と判断できる。ただし、ＶＲＥＦ１は、２×ＩＢＩＡＳ×Ｒ１より僅かに大きい近い値（２×ＩＢＩＡＳ×Ｒ１＋δ）であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
【００３９】
（２）ワード線ＷＬの非選択状態のテスト
・全ワード線ＷＬが非選択（正常）              ：ＩＲ２＝ＩＢＩＡＳ…（Ｂ１）
・いずれかのワード線ＷＬが選択状態又は中間状態（ワード線ドライバ４の異常）
：ＩＲ２＜ＩＢＩＡＳ…（Ｂ２）
【００４０】
ここで、ＩＢＩＡＳは、全ワード線ＷＬが正常に非選択になったときの値を表していることに注意されたい。（Ｂ１）と（Ｂ２）の判定には、
０＜ＶＲＥＦ２＜ＩＢＩＡＳ×Ｒ２…（Ｃ３）
となるＶＲＥＦ２を選ぶ。そのとき、ＯＵＴ２＝“Ｈ”となれば正常と判定できる。ただし、ＶＲＥＦ２は、ＩＢＩＡＳ×Ｒ２より僅かに小さい近い値（ＩＢＩＡＳ×Ｒ２−δ）であることが好ましい。後述の異常検出方法における判定の精度を上げることができるからである。
【００４１】
次に、本発明の第１の実施の形態に係る半導体装置の異常検出方法について説明する。図３Ａ及び図３Ｂは、本発明の第１の実施の形態に係る半導体装置の異常検出方法を示すフロー図である。異常検出方法（テスト）は、以下の手順で行う。
【００４２】
テストに関連する回路を起動する（ステップＳ０１）。具体的には、制御回路１６は、制御信号ＴＥＳＴを“Ｈ”レベルにして、電源スイッチＳＷをＯＦＦとする。これにより、電源電圧Ｖｄｄが直接ワード線ドライバ４に供給されなくなる。また、制御回路１６は、定電流印加回路Ａ１２、Ｂ１５に制御信号ＶＢＩＡＳを印加する。これにより、ワード線ドライバ４及びワード線ＷＬが正常であれば、ワード線ＷＬから接地に至る電流経路、及び、配線２１から接地に至る電流経路が形成される。
【００４３】
次に、ワード線ＷＬの非選択状態を検査する（ステップＳ０２）。制御回路１６は、ワード線ドライバ４に全てのワード線ＷＬが非選択となるように行選択デコーダ５を制御し、行選択デコーダ５は、“Ｈ”レベルの信号をワード線ドライバ４に供給する。それにより、ワード線ＷＬやワード線ドライバ４が正常であれば、全てのワード線ＷＬは“Ｌ”レベルの非選択状態になるはずである。例えば、ワード線ＷＬ０用のワード線ドライバ４のインバータ（ｐＭＯＳＴｒ１１及びｎＭＯＳＴｒ２１）の入力には、“Ｈ”レベルの信号が供給される。それにより、ワード線ＷＬ０やワード線ドライバ４が正常であれば、ワード線ＷＬ０は“Ｌ”レベルの非選択状態になるはずである。
【００４４】
全てのワード線ＷＬが“Ｌ”レベルになる場合（正常な場合）、ワード線電圧検出回路１４の全てのｐＭＯＳトランジスタはＯＮになる。それにより、定電流印加回Ａ１２から全てのｐＭＯＳトランジスタを介して電流検出回路Ｂ１３までの電流経路が形成される。その結果、カレントミラー回路ＣＵＲ２の入力側に、その電流経路を介した電流ＩＢＩＡＳが流れる。それに対応して、カレントミラー回路ＣＵＲ２（ミラー比：１）の出力側に、その電流と同じ大きさの電流ＩＲ２が流れる。コンパレータＣＯＭＰ２の非反転入力として、電圧（ＩＲ２×Ｒ２）が供給される。ここで、上記（２）の（Ｃ３）のように反転入力としてＶＲＥＦ２を設定しておくと、コンパレータＣＯＭＰ２の出力ＯＵＴ２は、“Ｈ”となる。制御回路１６は、その検査結果（ＯＵＴ２）により、ワード線非選択状態を正常（ＩＲ２＝ＩＢＩＡＳ）と判定する（ステップＳ０２：Ｙｅｓ）。制御回路１６は、ワード線ＷＬの非選択状態の正常という結果をテスト結果として外部に出力してもよい。
【００４５】
一方、いずれかのワード線ＷＬが“Ｈ”レベル（又は中間レベル）になる場合（異常な場合）、ワード線電圧検出回路１４の対応するｐＭＯＳトランジスタはＯＦＦ（又は中間レベル）になる。それにより、定電流印加回Ａ１２から全てのｐＭＯＳトランジスタを介して電流検出回路Ｂ１３までの電流経路は、そのｐＭＯＳトランジスタで断線する（又は高抵抗になる）ことになる。その結果、カレントミラー回路ＣＵＲ２の入力側に電流は流れない（又は僅かに電流が流れる）。それに対応して、カレントミラー回路ＣＵＲ２の出力側の電流はＩＲ２＝０となる（又はその僅かな電流と同じ大きさの電流ＩＲ２が流れる）。コンパレータＣＯＭＰ２の非反転入力として、電圧（ＩＲ２×Ｒ２）が供給される。ここで、上記（２）の（Ｃ３）のように反転入力ＶＲＥＦ２を設定しておくと、コンパレータＣＯＭＰ２の出力ＯＵＴ２は、“Ｌ”となる。制御回路１６は、その検査結果（ＯＵＴ２）により、ワード線非選択状態を異常（ＩＲ２＜ＩＢＩＡＳ）と判定する（ステップＳ０２：Ｎｏ）。異常が検出された場合、制御回路１６は、ワード線ＷＬの非選択状態の不良（ＦＡＩＬ）という結果をテスト結果として外部に出力する（ステップＳ０３）。
【００４６】
続いて、ワード線ＷＬの選択状態を検査する（ステップＳ０４〜Ｓ０７）。まず、制御回路１６は、行アドレスをリセットする（ステップＳ０４）。その後、制御回路１６は行選択デコーダ５を制御し、行選択デコーダ５は、ワード線選択状態の検査対象である最初の行アドレスをワード線ドライバ４に出力する（ステップＳ０５）。具体的には、ワード線ＷＬ０用のワード線ドライバ４のインバータ（ｐＭＯＳＴｒ１１及びｎＭＯＳＴｒ２１）の入力に、“Ｌ”レベルの信号が供給される。一方、ワード線ＷＬ１、ＷＬ２、…用のワード線ドライバ４のインバータ（ｐＭＯＳＴｒ１２及びｎＭＯＳＴｒ２２、ｐＭＯＳＴｒ１３及びｎＭＯＳＴｒ２３、…）の入力には、“Ｈ”レベルの信号が供給される。それにより、ワード線ＷＬやワード線ドライバ４が正常であれば、検査対象のワード線ＷＬ０が選択され（“Ｈ”レベル）、他のワード線ＷＬ１、ＷＬ２、…は非選択（“Ｌ”レベル）となるはずである。
【００４７】
ワード線ＷＬ０が選択され“Ｈ”レベルになり、他のワード線ＷＬが非選択で“Ｌ”レベルになる場合（正常な場合）、まず、ワード線ＷＬ０用のワード線ドライバ４のｐＭＯＳトランジスタＴｒ１１はＯＮ、ｎＭＯＳトランジスタＴｒ２１はＯＦＦになり、電流検出回路Ａ１１とｐＭＯＳトランジスタＴｒ１１とワード線ＷＬ０と定電流印加回路Ｂ１５のｎＭＯＳトランジスタＴｒ２５とを介して接地に続く電流経路が形成される。また、電流検出回路Ａ１１と配線２１と定電流印加回路Ａ１２のｎＭＯＳトランジスタＴｒ３１とを介して接地に続く電流経路も形成される。ここで、ｎＭＯＳトランジスタＴｒ２５と、ｎＭＯＳトランジスタＴｒ３１とに同じ制御信号ＶＢＩＡＳが印加されているので、これら二つの電流経路に流れる電流は同じ電流ＩＢＩＡＳになる。その結果、カレントミラー回路ＣＵＲ１の入力側に、それらの二つの電流経路を介した電流２×ＩＢＩＡＳが流れる。それに対応して、カレントミラー回路ＣＵＲ１（ミラー比：１）の出力側に、その電流と同じ大きさの電流ＩＲ１（＝２×ＩＢＩＡＳ）が流れる。コンパレータＣＯＭＰ１の非反転入力として、電圧（ＩＲ１×Ｒ１＝２×ＩＢＩＡＳ×Ｒ１）が供給される。ここで、上記（１）の（Ｃ１）のように反転入力としてＶＲＥＦ１を設定しておくと、コンパレータＣＯＭＰ１の出力ＯＵＴ２は、“Ｈ”となる。更に、次のタイミングで、上記（１）の（Ｃ２）のように反転入力としてＶＲＥＦ１を設定すると、コンパレータＣＯＭＰ１の出力ＯＵＴ１は、“Ｌ”となる。制御回路１６は、それら２つの検査結果（ＯＵＴ１）により、ワード線選択状態を正常（ＩＲ１＝２×ＩＢＩＡＳ）と判定する（ステップＳ０６：Ｙｅｓ）。制御回路１６は、ワード線ＷＬ０の選択状態の正常という結果をテスト結果として外部に出力してもよい。
【００４８】
ワード線ＷＬ０が選択されず“Ｌ”レベルになる（一本のワード線ＷＬも選択されない）場合（異常な場合）、電流検出回路Ａ１１とワード線ドライバ４とワード線ＷＬ０と定電流印加回路Ｂ１５のｎＭＯＳトランジスタＴｒ２５とを介して接地に続く電流経路は形成されない。すなわち、その電流経路に電流は流れない。従って、カレントミラー回路ＣＵＲ１の入力側には、正常な場合と比較して、ＩＢＩＡＳだけ減少した電流ＩＢＩＡＳが流れる。それに対応して、カレントミラー回路ＣＵＲ１の出力側に、その電流と同じ大きさの電流ＩＲ１（＝ＩＢＩＡＳ）が流れる。コンパレータＣＯＭＰ１の非反転入力として、電圧（ＩＲ１×Ｒ１＝ＩＢＩＡＳ×Ｒ１）が供給される。ここで、上記（１）の（Ｃ１）のように反転入力としてＶＲＥＦ１を設定しておくと、コンパレータＣＯＭＰ１の出力ＯＵＴ１は、“Ｌ”となる。制御回路１６は、この検査結果（ＯＵＴ１）により、ワード線選択状態を異常（ＩＲ１＝ＩＢＩＡＳ）と判定する（ステップＳ０６：Ｎｏ）。異常が検出された場合、制御回路１６は、ワード線ＷＬの選択状態の不良（ＦＡＩＬ）という結果をテスト結果として外部に出力する（ステップＳ０７）。
【００４９】
又は、複数（ｍ本、ｍ≧２）のワード線ＷＬが選択された場合（異常な場合）、電流検出回路Ａ１１とワード線ドライバ４とワード線ＷＬと定電流印加回路Ｂ１５のｎＭＯＳトランジスタとを介して接地に続く複数の電流経路が形成される。従って、カレントミラー回路ＣＵＲ１の入力側には、正常な場合と比較して、（ｍ−１）×ＩＢＩＡＳだけ増加した電流（ｍ＋１）×ＩＢＩＡＳが流れる。それに対応して、カレントミラー回路ＣＵＲ１の出力側に、その電流と同じ大きさの電流ＩＲ１（＝（ｍ＋１）×ＩＢＩＡＳ）が流れる。コンパレータＣＯＭＰ１の非反転入力として、電圧（ＩＲ１×Ｒ１＝（ｍ＋１）×ＩＢＩＡＳ×Ｒ１）が供給される。ここで、上記（１）の（Ｃ２）のように反転入力としてＶＲＥＦ１を設定すると、コンパレータＣＯＭＰ１の出力ＯＵＴ２は、“Ｈ”となる。制御回路１６は、この検査結果（ＯＵＴ１）により、ワード線非選択状態を異常（ＩＲ１＝（ｍ＋１）×ＩＢＩＡＳ）と判定する（ステップＳ０６：Ｎｏ）。異常が検出された場合、制御回路１６は、ワード線ＷＬの選択状態の不良（ＦＡＩＬ）という結果をテスト結果として外部に出力する（ステップＳ０７）。
【００５０】
ステップＳ０６がＹｅｓの場合、制御回路１６は、その行アドレスに対応するワード線ＷＬ及びワード線ドライバ４に異常が無いと判断して、全てのワード線ＷＬについて、テストが終了したか否かを判定する（ステップＳ０８）。全てのワード線ＷＬについてテストが終了した場合（ステップＳ０８：Ｙｅｓ）、制御回路１６は、テスト対象の半導体装置がテストにＰＡＳＳしたものとして、そのテスト結果を外部に出力する（ステップＳ１０）。一方、テストの終了していないワード線ＷＬがある場合（ステップＳ０８：Ｎｏ）、行アドレスを１行分インクリメントして（ステップＳ０９）、全てのワード線ＷＬについてテストが終了するまで、以降のワード線ＷＬについて、同様にステップＳ０５〜Ｓ０９を繰り返す。
【００５１】
なお、ステップＳ０７のワード線ＷＬの選択状態の不良について、異常の内容を確認すべく、以下のテストを行うことができる。
【００５２】
まず、検出された電流ＩＲ１と正常時の電流２×ＩＢＩＡＳとを比較する（ステップＳ１１）。すなわち、上記（１）の（Ｃ１）のようにコンパレータＣＯＭＰ１の反転入力としてＶＲＥＦ１（ＩＢＩＡＳ×Ｒ１＜ＶＲＥＦ１＜２×ＩＢＩＡＳ×Ｒ１）を設定する。このとき、コンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｌ”の場合、ＩＲ１＜２×ＩＢＩＡＳと判定される（ステップＳ１１：Ｙｅｓ）。
【００５３】
ステップＳ１１がＹｅｓの場合において、検出された電流ＩＲ１と配線２１を流れる電流ＩＢＩＡＳとを比較し、ＩＲ１＝ＩＢＩＡＳであることをテストする（ステップＳ１５）。より具体的には、ＶＲＥＦ１＝ＩＢＩＡＳ×Ｒ１−α（ただし、α＞０）と設定したとき、コンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｈ”、ＩＲ１＝ＩＢＩＡＳ×Ｒ１＋αと設定したときコンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｌ”の場合、ＩＲ１＝ＩＢＩＡＳと判定される（ステップＳ１５：Ｙｅｓ）。
これらの場合（ステップＳ１１：Ｙｅｓ、かつ、ステップＳ１５：Ｙｅｓ）、ワード線ＷＬが選択されないか（ワード線ドライバ４の異常）、又はワード線ＷＬが断線している（ワード線ＷＬの異常）と推定することができる（ステップＳ１７）。
【００５４】
ステップＳ１１がＹｅｓの場合において、検出された電流ＩＲ１と配線２１を流れる電流ＩＢＩＡＳとを比較した結果（ステップＳ１５）、より具体的には、ＶＲＥＦ１＝ＩＢＩＡＳ×Ｒ１＋αのときにコンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｈ”の場合、ＩＲ１＞ＩＢＩＡＳと判定される（ステップＳ１５：Ｎｏ）。
これらの場合（ステップＳ１１：Ｙｅｓ、かつ、ステップＳ１５：Ｎｏ）、ワード線ＷＬが正常に選択されない状態、かつ、ワード線ドライバ４がリークしている（いずれもワード線ドライバ４の異常）と推定することができる（ステップＳ１６）。
【００５５】
一方、検出された電流ＩＲ１と正常時の電流２×ＩＢＩＡＳとを比較した結果（ステップＳ１１）、コンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｈ”の場合、ＩＲ１＞２×ＩＢＩＡＳと判定される（ステップＳ１１：Ｎｏ）。
【００５６】
ステップＳ１１がＮｏの場合において、検出された電流ＩＲ１と配線２１及び複数のワード線ＷＬを流れる電流３×ＩＢＩＡＳとを比較する（ステップＳ１２）。すなわち、上記（１）の（Ｃ２）のようにコンパレータＣＯＭＰ１の反転入力としてＶＲＥＦ１（２×ＩＢＩＡＳ×Ｒ１＜ＶＲＥＦ１＜３×ＩＲＥＦ１×Ｒ１）を設定する。このとき、コンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｌ”の場合、ＩＲ１＜３×ＩＢＩＡＳと判定される（ステップＳ１２：Ｙｅｓ）。
これらの場合（ステップＳ１１：Ｎｏ、かつ、ステップＳ１２：Ｙｅｓ）、ワード線ＷＬがショートしている（ワード線ＷＬの異常）か、又はワード線ドライバがリークしている（ワード線ドライバ４の異常）と推定することができる（ステップＳ１４）。
【００５７】
一方、ステップＳ１１がＮｏの場合において、検出された電流ＩＲ１と配線２１及び複数のワード線ＷＬを流れる電流３×ＩＢＩＡＳとを比較した結果（ステップＳ１２）、コンパレータＣＯＭＰ１の出力ＯＵＴ１が“Ｈ”の場合、ＩＲ１＞３×ＩＢＩＡＳと判定される（ステップＳ１２：Ｎｏ）。
これらの場合（ステップＳ１１：Ｎｏ、かつ、ステップＳ１２：Ｎｏ）、ワード線ＷＬが多重選択されているか（ワード線ドライバ４の異常）、ワード線ＷＬがショートしているか（ワード線ＷＬの異常）、又はワード線ドライバ４がリークしている（ワード線ドライバ４の異常）と推定することができる（ステップＳ１３）。
【００５８】
以上のようにして、本実施の形態に係る半導体装置の異常検出方法が実行される。
【００５９】
以上説明した通り、本実施の形態では、上記のテスト回路を用いて定電流にてワード線とワード線ドライバのテストを行う。テスト（異常検出方法）での主なタイミング制御は、テスト対象のワード線に対するアドレス切り替えを行うだけである。したがって、特開平５−１５９６００号公報のようなテストのための複雑なタイミング制御は不要である。更に、アドレス制御は通常のメモリマクロの回路を用いることができるほか、ワード線ＷＬとワード線ドライバ４のテストは定電流により行われるので、テスト回路を簡単な回路で実現することができる。従って、従来技術における動的に変化する信号を検知するための回路の設計が難しいという問題（特開平５−１５９６００号公報）を解決できる。また、メモリセルの読出しや書込みは必要ないためテストを短時間で実行することができることは言うまでもない。
【００６０】
また、メモリセルアレイ近傍に付加する回路は、概ね上記のテスト回路だけである。したがって、特開２０００−３５３３９９号公報の回路と比較して、上記のテスト回路を構成するトランジスタの数は少なくて済む（ワード線１本あたりに必要なテスト回路のトランジスタ数は約２個；特開２０００−３５３３９９号公報の回路の１／１０程度）。更に、電流検出回路Ａ１１、Ａ１３は、行選択デコーダと列選択デコーダとの間の角の領域に配置されるが、テストのための基準電流（ＩＢＩＡＳ）として、電流経路の抵抗による電圧降下が少ないように、かつ電流経路のリーク電流を下回らないような値を選べば、小サイズのトランジスタで構成できる。そのため、上記のテスト回路を用いた場合、面積オーバヘッドを非常に少なく抑えることができる。従って、従来技術におけるワード線ごとにラッチ回路を設けるために面積オーバヘッドが大きいという問題（特開２０００−３５３３９９号公報）を解決できる。
【００６１】
本発明によれば、メモリセルの読出し及び書込みを必要としない、簡便なテスト方法を実行することが可能となる。
【００６２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の構成について説明する。本実施の形態は、第１の実施の形態と比較すると、電流検出回路Ａ１１、Ｂ１３の構成の点で相違している。以下では、第１の実施の形態と相違する点について主に説明する。
【００６３】
図１は、本発明の第２の実施の形態に係る半導体装置の構成を示すブロック図である。本図における半導体装置１の構成については、第１の実施の形態と同様であるのでその説明を省略する。
【００６４】
図４は、本発明の第２の実施の形態に係る半導体装置の構成の一例を部分的に詳細に示すブロック図である。なお、本図において、メモリセルアレイ２中のビット線やメモリセルの記載は省略されている。
【００６５】
本実施の形態では、電流検出回路Ａ１１、Ｂ１３において、コンパレータＣＯＭＰ１、ＣＯＭＰ２をそれぞれインバータＩＮＶ１、ＩＮＶ２に置き換え、抵抗Ｒ１、Ｒ２をそれぞれｎＭＯＳトランジスタＴｒ１、Ｔｒ２に置き換えた点で、第１の実施の形態の構成と異なっている。
【００６６】
インバータＩＮＶ１は、入力がカレントミラー回路ＣＵＲ１の出力側に接続されている。インバータＩＮＶ１の出力が、電流検出回路Ａ１１の出力ＯＵＴ１となる。同様に、インバータＩＮＶ２は、入力がカレントミラー回路ＣＵＲ２の出力側に接続されている。インバータＩＮＶ２の出力が、電流検出回路Ｂ１３の出力ＯＵＴ２となる。
【００６７】
ｎＭＯＳトランジスタＴｒ１は、ソースに接地電圧を供給され、ドレインをカレントミラー回路ＣＵＲ１の出力側とインバータＩＮＶ１の入力に接続され、ゲートに基準電圧ＶＲＥＦ１を供給される。同様に、ｎＭＯＳトランジスタＴｒ２は、ソースに接地電圧を供給され、ドレインをカレントミラー回路ＣＵＲ２の出力側とインバータＩＮＶ２の入力に接続され、ゲートに基準電圧ＶＲＥＦ２を供給される。このとき、ドレイン電圧が十分に高いときに、ｎＭＯＳトランジスタＴｒ１、Ｔｒ２にそれぞれ電流ＩＲＥＦ１、及びＩＲＥＦ２が流れる。
【００６８】
テストされるワード線ＷＬやワード線ドライバ４の経路に流れる各電流は、第１の実施の形態と同じである。
【００６９】
次に、本発明の第１の実施の形態に係る半導体装置の異常検出方法における、ＶＲＥＦ１及びＶＲＥＦ２の設定方法について説明する。電流検出回路Ａ１１及び電流検出回路Ｂ１３のカレントミラー回路ＣＵＲ１、ＣＵＲ２のミラー比が１の場合、以下のようにＶＲＥＦ１及びＶＲＥＦ２を選ぶことで、ワード線ＷＬ及びワード線ドライバ４のテストを実施できる。
【００７０】
（１）ワード線ＷＬの選択状態のテスト
出力がインバータなので、（Ａ１）と（Ａ２）の判定には、
ＩＢＩＡＳ＜ＩＲＥＦ１＜２×ＩＢＩＡＳ…（Ｄ１）
となるＶＲＥＦ１を選ぶ。そのとき、ＯＵＴ１＝“Ｌ”となれば正常と判断できる。ただし、ＩＲＥＦ１は、２×ＩＢＩＡＳより僅かに小さい近い値（２×ＩＢＩＡＳ−δ）であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
一方、（Ａ２）と（Ａ３）の判定には、
２×ＩＢＩＡＳ＜ＩＲＥＦ１＜３×ＩＢＩＡＳ…（Ｄ２）
となるＶＲＥＦ１を選ぶ。そのとき、ＯＵＴ１＝“Ｈ”となれば正常と判断できる。ただし、ＩＲＥＦ１は、２×ＩＢＩＡＳより僅かに大きい近い値（２×ＩＢＩＡＳ＋δ）であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
ただし、（Ａ１）、（Ａ２）、（Ａ３）は、第１の実施の形態と同様である。
【００７１】
（２）ワード線ＷＬの非選択状態のテスト
出力がインバータなので、（Ｂ１）と（Ｂ２）の判定には、
０＜ＩＲＥＦ２＜ＩＢＩＡＳ…（Ｄ３）
となるＶＲＥＦ２を選ぶ。そのとき、ＯＵＴ２＝“Ｌ”となれば正常と判定できる。ただし、ＩＲＥＦ２は、ＩＢＩＡＳより僅かに小さい近い値（ＩＢＩＡＳ−δ）であることが好ましい。異常検出方法における判定の精度を上げることができるからである。
【００７２】
次に、本発明の第２の実施の形態に係る半導体装置の異常検出方法について説明する。図３Ａ及び図３Ｂは、本発明の第２の実施の形態に係る半導体装置の異常検出方法を示すフロー図である。この異常検出方法（テスト）は、上記回路上の変更（図２から図４へ変更）及び判定条件の変更（（Ｃ１）〜（Ｃ３）から（Ｄ１）〜（Ｄ３）へ変更）のほかは、第１の実施の形態と同様であるので、その説明を省略する。
【００７３】
この場合にも、第１の実施の形態と同様の効果を得る事ができる。
加えて、本実施の形態では、第１の実施の形態と比較して電流検出回路Ａ１１、Ｂ１３の面積を抑制することができる利点がある。その理由は、比較的複雑な構成のコンパレータ（第１の実施の形態）を２つのトランジスタのみで構成されるインバータ（第２の実施の形態）に置き換えた点と、抵抗（第１の実施の形態）をトランジスタ（第２の実施の形態）に置き換えた点である。
【００７４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００７５】
１    半導体装置
２    メモリセルアレイ
３    ビット線制御回路
４    ワード線ドライバ
５    行選択デコーダ
１１    電流検出回路Ａ
１２    定電流印加回路Ａ
１３    電流検出回路Ｂ
１４    ワード線電圧検出回路
１５    定電流印加回路Ｂ
１６    制御回路
２１    配線
ＳＷ    電源スイッチ
ＣＯＭＰ１、ＣＯＭＰ２    コンパレータ
ＣＵＲ１、ＣＵＲ２    カレントミラー回路
ＩＮＶ１、ＩＮＶ２    インバータ
Ｔｒ１１〜Ｔｒ１３、Ｔｒ１５〜Ｔｒ１７    ｐＭＯＳトランジスタ
Ｔｒ１、Ｔｒ２、Ｔｒ２１〜Ｔｒ２３、Ｔｒ２５〜Ｔｒ２７、Ｔｒ３１〜Ｔｒ３２    ｎＭＯＳトランジスタ
【図１】
2011165259.tif 000003
【図２】
2011165259.tif 000004
【図３Ａ】
2011165259.tif 000005
【図３Ｂ】
2011165259.tif 000006
【図４】
2011165259.tif 000007