(57)【要約】【課題】  画素に伝達される制御信号の伝搬遅延を小さくする。【解決手段】  撮像素子は、画素が２次元行列状に配置された画素アレイと、画素アレイの行方向に延在する第１信号線と、第２信号線と、第３信号線と、第１接続部と、第２接続部とを有している。第２信号線は、第１信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第３信号線は、第１信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第１接続部は、第１信号線と第２信号線とを並列接続する。第２接続部は、第１信号線と第２信号線とが並列接続されていない状態で、第１信号線と第３信号線とを並列接続する。【選択図】    図１
2011120148.tif 000002
【特許請求の範囲】
【請求項１】
画素が２次元行列状に配置された画素アレイと、
前記画素アレイの行方向に延在する第１信号線と、
前記第１信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される第２信号線と、
前記第１信号線に並列して延在するとともに、前記複数の画素に接続される第３信号線と、
前記第１信号線と前記第２信号線とを並列接続する第１接続部と、
前記第１信号線と前記第２信号線とが並列接続されていない状態で、前記第１信号線と前記第３信号線とを並列接続する第２接続部とを備えていることを特徴とする撮像素子。
【請求項２】
請求項１記載の撮像素子において、
前記第１信号線、前記第２信号線および前記第３信号線は、行毎に設けられていることを特徴とする撮像素子。
【請求項３】
請求項２記載の撮像素子において、
前記第１信号線は、前記第１接続部および前記第２接続部を介して、互いに異なる行に延在する前記第２信号線および前記第３信号線にそれぞれ並列接続されることを特徴とする撮像素子。
【請求項４】
請求項１から請求項３のいずれか１項に記載の撮像素子において、
前記第１接続部および前記第２接続部を制御する接続制御部を備えていることを特徴とする撮像素子。
【請求項５】
請求項１から請求項４のいずれか１項に記載の撮像素子において、
前記画素は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記光電変換部で蓄積された電荷を読み出す電荷転送部とを備え、
前記第２信号線は前記電荷転送部に接続されることを特徴とする撮像素子。
【請求項６】
請求項５に記載の撮像素子において、
前記画素は、前記電荷転送部により読み出される電荷が蓄積される領域をリセットするリセット部をさらに備え、
前記第３信号線は前記リセット部に接続されることを特徴とする撮像素子。
【請求項７】
請求項１から請求項６のいずれか１項に記載の撮像素子において、
前記第１信号線に並列して延在するとともに、前記複数の画素に接続される第４信号線と、
前記第１信号線が前記第２信号線および前記第３信号線のいずれとも並列接続されていない状態で、前記第１信号線と前記第４信号線とを並列接続する第３接続部とを備えていることを特徴とする撮像素子。
【請求項８】
請求項７に記載の撮像素子において、
前記画素は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記光電変換部で蓄積された電荷を読み出す電荷転送部と、前記電荷転送部により読み出された電荷に応じた信号を画素信号として前記画素アレイの列方向に延在する垂直信号線に読み出す画素選択部と、前記電荷転送部により読み出される電荷が蓄積される領域をリセットするリセット部とを備え、
前記第２信号線は前記電荷転送部に接続され、前記第３信号線は前記リセット部に接続され、前記第４信号線は前記画素選択部に接続されることを特徴とする撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関する。
【背景技術】
【０００２】
一般に、デジタルカメラ等の撮像装置には、ＣＣＤ型やＣＭＯＳ型の撮像素子が使用されている。ＣＭＯＳ型の撮像素子は、光電変換部を有する画素が２次元行列状に配置された画素アレイ、垂直走査回路および水平走査回路等を有している。例えば、垂直走査回路は、画素アレイの一方側に配置され、行毎に設けられた制御信号線に接続されている。そして、垂直走査回路は、画素を駆動するための制御信号を、制御信号線を介して画素に出力する。なお、制御信号線は、行方向に配置される複数の画素に接続されている。
【０００３】
近年、垂直走査回路が画素アレイの両側に配置される構成が提案されている（例えば、特許文献１）。また、垂直走査回路が画素アレイの両側に配置される構成において、１つの制御信号に対して複数の制御信号線が配線される構成が提案されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２９７９８号公報
【特許文献２】特開２００５−３５４５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
垂直走査回路が画素アレイの一方側に配置される場合、画素アレイの他方側の画素では、画素と垂直走査回路との間の制御信号線の配線抵抗が大きくなり、制御信号の伝搬遅延が大きくなる。このため、動画撮影やライブビュー画像（以下、スルー画像とも称する）を表示する際のフレームレートを高くすることが困難になる。なお、特許文献１や特許文献２の構成では、垂直走査回路が画素アレイの両側に配置されるため、撮像素子のレイアウト面積が増加する。
【０００６】
本発明の目的は、レイアウト面積の増加を抑制しつつ、画素に伝達される制御信号の伝搬遅延を小さくすることである。
【課題を解決するための手段】
【０００７】
撮像素子は、画素が２次元行列状に配置された画素アレイと、画素アレイの行方向に延在する第１信号線と、第２信号線と、第３信号線と、第１接続部と、第２接続部とを有している。第２信号線は、第１信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第３信号線は、第１信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第１接続部は、第１信号線と第２信号線とを並列接続する。第２接続部は、第１信号線と第２信号線とが並列接続されていない状態で、第１信号線と第３信号線とを並列接続する。
【発明の効果】
【０００８】
本発明によれば、レイアウト面積の増加を抑制しつつ、画素に伝達される制御信号の伝搬遅延を小さくできる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における撮像素子の概要を示す図である。
【図２】図１に示した撮像素子の画素およびスイッチの一例を示す図である。
【図３】図１に示した撮像素子の動作の一例を示す図である。
【図４】図１に示した選択信号線、リセット信号線、転送信号線および共有線のレイアウトの一例を示す図である。
【図５】図１に示した撮像素子を用いて構成された撮像装置の一例を示す図である。
【図６】別の実施形態における撮像素子の概要を示す図である。
【図７】図１に示した撮像素子の変形例を示す図である。
【図８】図１に示した撮像素子の別の変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。
【００１１】
図１は、本発明の一実施形態を示している。この実施形態の撮像素子１０は、例えば、ＣＭＯＳ型の撮像素子であり、画素アレイ２０、垂直走査回路３０、水平走査回路４０、スイッチ制御部５０、定電流源６０、スイッチＳＷ１、ＳＷ２、ＳＷ３、制御信号線ＳＬ、ＲＬ、ＴＬ、共有線ＣＬおよび垂直信号線ＶＬを有している。
【００１２】
画素アレイ２０は、ｎ行ｍ列の２次元行列状に配置された複数の画素ＰＸを有している。例えば、画素アレイ２０の撮像面には、赤色、緑色、青色のカラーフィルタ（図示せず）がベイヤー配列で配置されている。各画素ＰＸは、カラーフィルタを介して入射される光の量に応じた電気信号を生成する。なお、列方向（図の縦方向）に配置された複数の画素ＰＸは、列毎に設けられた垂直信号線ＶＬにより、互いに接続されている。ここで、垂直信号線ＶＬは、画素アレイ２０の列方向（図の縦方向）に延在している。また、各垂直信号線ＶＬには、各画素ＰＸからの信号を読み出すために、定電流源６０が接続されている。
【００１３】
垂直走査回路３０は、制御信号ＳＥＬ、ＲＳＴ、ＴＸを用いて、画素アレイ２０の画素ＰＸを行毎に制御する。例えば、垂直走査回路３０は、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）を制御し、１行目の画素ＰＸを制御する。また、例えば、垂直走査回路３０は、制御信号ＳＥＬ（ｎ）、ＲＳＴ（ｎ）、ＴＸ（ｎ）を制御し、ｎ行目の画素ＰＸを制御する。以下、制御信号ＳＥＬ、ＲＳＴ、ＴＸを選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＸともそれぞれ称する。なお、例えば、垂直走査回路３０は、画素アレイ２０の一方側（図では、左側）に配置される。このため、この実施形態では、垂直走査回路３０が画素アレイ２０の両側に配置される構成に比べて、レイアウト面積を小さくできる。
【００１４】
共有線ＣＬは、画素アレイ２０の行方向（図の横方向）に延在し、行毎に設けられている。例えば、２行目からｎ行目に対応する共有線ＣＬは、列方向に配置された画素ＰＸの光電変換部（後述する図２に示すフォトダイオードＰＤ）間に配置される。そして、共有線ＣＬは、スイッチＳＷ１、ＳＷ２、ＳＷ３をそれぞれ介して、制御信号線ＴＬ、ＲＬ、ＳＬにそれぞれ接続される。例えば、スイッチＳＷ１がオンの場合、垂直走査回路３０は、制御信号線ＴＬおよび共有線ＣＬを介して、転送信号ＴＸを画素ＰＸに出力する。このように、例えば、共有線ＣＬは、画素アレイ２０の行方向に延在する第１信号線として機能する。
【００１５】
制御信号線ＳＬ、ＲＬ、ＴＬは、行毎に設けられ、制御信号ＳＥＬ、ＲＳＴ、ＴＸを垂直走査回路３０から画素ＰＸにそれぞれ伝達する。例えば、制御信号線ＳＬ、ＲＬ、ＴＬは、共有線ＣＬに並列して延在し、行方向に配置された複数の画素ＰＸに接続される。以下、制御信号線ＳＬ、ＲＬ、ＴＬを選択信号線ＳＬ、リセット信号線ＲＬ、転送信号線ＴＬともそれぞれ称する。
【００１６】
このように、例えば、第１信号線（共有線ＣＬ）に並列して延在するとともに、行方向に配置された複数の画素ＰＸに接続される第２信号線として、転送信号線ＴＬは機能する。また、例えば、第１信号線に並列して延在するとともに、行方向に配置された複数の画素ＰＸに接続される第３信号線として、リセット信号線ＲＬは機能する。そして、例えば、第１信号線に並列して延在するとともに、行方向に配置された複数の画素ＰＸに接続される第４信号線として、選択信号線ＳＬは機能する。
【００１７】
なお、例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３は、各共有線ＣＬの両側に配置される。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ３は、画素アレイ２０の両脇に配置される。このように、例えば、スイッチＳＷ１は、第１信号線（共有線ＣＬ）と第２信号線（転送信号線ＴＬ）とを並列接続する第１接続部として機能する。また、例えば、スイッチＳＷ２は、第１信号線と第３信号線（リセット信号線ＲＬ）とを並列接続する第２接続部として機能する。そして、例えば、スイッチＳＷ３は、第１信号線と第４信号線（選択信号線ＳＬ）とを並列接続する第３接続部として機能する。
【００１８】
これにより、この実施形態では、画素アレイ２０の両側から画素ＰＸを駆動できる。したがって、この実施形態では、垂直走査回路３０に遠い側の画素ＰＸ（例えば、ｍ列目の画素ＰＸ）への制御信号ＳＥＬ、ＲＳＴ、ＴＸの伝搬遅延と、垂直走査回路３０に近い側の画素ＰＸ（例えば、１列目の画素ＰＸ）への制御信号ＳＥＬ、ＲＳＴ、ＴＸの伝搬遅延との差を小さくできる。これにより、この実施形態では、画素アレイ２０の両側の画素ＰＸの駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。
【００１９】
水平走査回路４０は、垂直走査回路３０により選択された行の画素ＰＸの信号ＯＵＴＳ、ＯＵＴＮを蓄積し、蓄積した信号ＯＵＴＳ、ＯＵＴＮを列毎に順次出力する。ここで、信号ＯＵＴＮは、例えば、画素ＰＸのリセットノイズ成分等を含む固定ノイズ成分を示すノイズ信号である。また、信号ＯＵＴＳは、画素ＰＸのリセットノイズ成分等の固定ノイズ成分と、画素ＰＸ内の光電変換部で生成された電荷に応じた信号成分とを含む画素信号である。
【００２０】
接続制御部としてのスイッチ制御部５０は、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３を用いて、スイッチＳＷ１、ＳＷ２、ＳＷ３のオン／オフを制御する。例えば、スイッチ制御部５０は、制御信号ＳＥＬ、ＲＳＴ、ＴＸが変化するタイミングに合わせて、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３をそれぞれ制御する。すなわち、スイッチＳＷ１、ＳＷ２、ＳＷ３は、制御信号ＳＥＬ、ＲＳＴ、ＴＸが変化するタイミングに合わせて、それぞれオンする。なお、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３を変化させるタイミングは、後述する図３で説明する。ここで、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３は、スイッチ制御線ＳＷＬ１、ＳＷＬ２、ＳＷＬ３を介して、スイッチＳＷ１、ＳＷ２、ＳＷ３に伝達される。
【００２１】
図２は、図１に示した画素ＰＸおよびスイッチＳＷ１、ＳＷ２、ＳＷ３の回路構成の一例を示している。なお、図のドライバＤＲ１、ＤＲ２、ＤＲ３は、垂直走査回路３０に設けられたドライバを示している。例えば、制御信号ＴＸ、ＲＳＴ、ＳＥＬは、ドライバＤＲ１、ＤＲ２、ＤＲ３から画素ＰＸにそれぞれ出力される。
【００２２】
画素ＰＸは、光電変換部としてのフォトダイオードＰＤ、転送トランジスタＭＴＸ、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤ（フローティングディフュージョン領域）を有している。なお、画素ＰＸ内に形成されるトランジスタＭＴＸ、ＭＡＭ、ＭＳＥ、ＭＲＳは、全てｎＭＯＳトランジスタである。
【００２３】
フォトダイオードＰＤは、入射光を光電変換して電荷を生成する光電変換部であり、アノードが接地され、カソードが転送トランジスタＭＴＸのソースに接続されている。例えば、フォトダイオードＰＤは、入射光に応じた電荷を生成し蓄積する。転送トランジスタＭＴＸは、ゲートに印加される転送信号ＴＸが高レベルの期間にオンし、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。このように、転送トランジスタＭＴＸは、光電変換部（フォトダイオードＰＤ）で蓄積された電荷を読み出す電荷転送部として機能する。なお、第２信号線（転送信号線ＴＬ）は、電荷転送部（転送トランジスタＭＴＸ）に接続されている。
【００２４】
フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送される電荷を蓄積する寄生容量が形成される領域（トランジスタＭＴＸのドレイン領域、トランジスタＭＴＸ、ＭＡＭ間の配線領域、トランジスタＭＡＭのゲート領域、リセットトランジスタＭＲＳのソース領域等）である。したがって、フォトダイオードＰＤから転送された信号電荷は、フローティングディフュージョンＦＤに蓄積される。
【００２５】
増幅トランジスタＭＡＭは、ソースが画素選択トランジスタＭＳＥのドレインに接続され、ドレインが電源ＶＤＤに接続され、ゲートが転送トランジスタＭＴＸのドレインに接続されている。すなわち、フローティングディフュージョンＦＤの電圧は、増幅トランジスタＭＡＭのゲートに入力される。そして、増幅トランジスタＭＡＭは、例えば、ゲートの電圧から増幅トランジスタＭＡＭの閾値電圧分降下した電圧を、ソースから出力する。このように、増幅トランジスタＭＡＭは、フローティングディフュージョンＦＤに転送された信号電荷に応じた信号を生成する。
【００２６】
画素選択トランジスタＭＳＥは、ゲートに印加される選択信号ＳＥＬが高レベルの期間にオンし、ソースに接続された垂直信号線ＶＬと増幅トランジスタＭＡＭのソースとの間を導通させる。したがって、画素選択トランジスタＭＳＥがオンの期間では、増幅トランジスタＭＡＭと、画素選択トランジスタＭＳＥと、垂直信号線ＶＬに接続された定電流源６０とにより、ソースフォロア回路が構成される。これにより、画素選択トランジスタＭＳＥにより選択された画素ＰＸの信号が、垂直信号線ＶＬに出力される。
【００２７】
このように、画素選択トランジスタＭＳＥは、フォトダイオードＰＤから読み出された電荷に応じた信号（画素信号）を垂直信号線ＶＬに出力する。すなわち、画素選択トランジスタＭＳＥは、電荷転送部（転送トランジスタＭＴＸ）により読み出された電荷に応じた信号を画素信号として画素アレイ２０の列方向に延在する垂直信号線ＶＬに読み出す画素選択部として機能する。なお、第４信号線（選択信号線ＳＬ）は、画素選択部（画素選択トランジスタＭＳＥ）に接続されている。
【００２８】
リセットトランジスタＭＲＳは、ソースが増幅トランジスタＭＡＭのゲートに接続され、ドレインが電源ＶＤＤに接続されている。そして、リセットトランジスタＭＲＳは、ゲートに印加されるリセット信号ＲＳＴが高レベルの期間にオンし、フローティングディフュージョンＦＤの電荷を初期状態にリセットする。このように、リセットトランジスタＭＲＳは、電荷転送部（転送トランジスタＭＴＸ）により読み出される電荷が蓄積される領域（フローティングディフュージョンＦＤ）をリセットするリセット部として機能する。なお、第３信号線（リセット信号線ＲＬ）は、リセット部（リセットトランジスタＭＲＳ）に接続されている。
【００２９】
スイッチＳＷ１、ＳＷ２、ＳＷ３は、例えば、ｎＭＯＳトランジスタである。以下、スイッチＳＷ１、ＳＷ２、ＳＷ３を、トランジスタＳＷ１、ＳＷ２、ＳＷ３とも称する。トランジスタＳＷ１は、ソースおよびドレインの一方が転送信号線ＴＬに接続され、ソースおよびドレインの他方が共有線ＣＬに接続され、ゲートで制御信号ＣＴＬ１を受けている。すなわち、トランジスタＳＷ１は、制御信号ＣＴＬ１が高レベルの期間にオンし、転送信号線ＴＬと共有線ＣＬとを接続する。
【００３０】
トランジスタＳＷ２は、ソースおよびドレインの一方がリセット信号線ＲＬに接続され、ソースおよびドレインの他方が共有線ＣＬに接続され、ゲートで制御信号ＣＴＬ２を受けている。すなわち、トランジスタＳＷ２は、制御信号ＣＴＬ２が高レベルの期間にオンし、リセット信号線ＲＬと共有線ＣＬとを接続する。トランジスタＳＷ３は、ソースおよびドレインの一方が選択信号線ＳＬに接続され、ソースおよびドレインの他方が共有線ＣＬに接続され、ゲートで制御信号ＣＴＬ３を受けている。すなわち、トランジスタＳＷ３は、制御信号ＣＴＬ３が高レベルの期間にオンし、選択信号線ＳＬと共有線ＣＬとを接続する。
【００３１】
図３は、図１に示した撮像素子１０の動作の一例を示している。なお、図３は、図１に示した画素アレイ２０の１行目および２行目の各画素ＰＸから画素信号ＯＵＴＳおよびノイズ信号ＯＵＴＮをそれぞれ読み出すときの撮像素子１０の動作を示している。例えば、期間ＴＨ（１）は、１行目の画素ＰＸの信号を読み出すための期間を示し、期間ＴＨ（２）は、２行目の画素ＰＸの信号を読み出すための期間を示している。
【００３２】
なお、期間Ｔ１０は、各画素ＰＸのノイズ信号ＯＵＴＮを水平走査回路４０に蓄積するための期間であり、期間Ｔ２０は、各画素ＰＸの画素信号ＯＵＴＳを水平走査回路４０に蓄積するための期間である。また、期間Ｔ２０の後の期間は、水平走査回路４０にそれぞれ蓄積された画素信号ＯＵＴＳおよびノイズ信号ＯＵＴＮを順次出力するための水平走査期間である。以下、１行目の各画素ＰＸの図２に示した要素を、符号の末尾に（１）を追加して称する場合もある。例えば、１行目の各画素ＰＸの増幅トランジスタＭＡＭを、増幅トランジスタＭＡＭ（１）とも称する。
【００３３】
先ず、期間ＴＨ（１）に移る前に、制御信号ＣＴＬ３が低レベルから高レベルに変化する（図３（ａ０））。これにより、スイッチＳＷ３がオンし、選択信号線ＳＬは、共有線ＣＬに接続される。なお、制御信号ＣＴＬ３が高レベルの期間では、制御信号ＣＴＬ１、ＣＴＬ２が低レベルに維持されているため、スイッチＳＷ１、ＳＷ２は、オフしている。
【００３４】
期間ＴＨ（１）では、先ず、選択信号ＳＥＬ（１）が低レベルから高レベルに変化し（図３（ｂ１））、画素選択トランジスタＭＳＥ（１）がオンする。これにより、増幅トランジスタＭＡＭ（１）のソースから垂直信号線ＶＬに信号が出力される。なお、選択信号ＳＥＬ（１）が低レベルから高レベルに変化する前に、選択信号線ＳＬが共有線ＣＬに接続されているため、垂直走査回路３０のドライバＤＲ３の抵抗負荷を小さくできる。例えば、選択信号線ＳＬと共有線ＣＬの配線幅が同じ場合、上述した図２に示したｍ列目の画素ＰＸとドライバＤＲ３との間の配線抵抗を、選択信号線ＳＬのみを使用する場合の約半分に減らすことができる。これにより、選択信号ＳＥＬの伝搬遅延を小さくできる。
【００３５】
選択信号ＳＥＬ（１）が低レベルから高レベルに変化した後に、制御信号ＣＴＬ３が高レベルから低レベルに変化し（図３（ｃ１））、スイッチＳＷ３がオフする。その後、制御信号ＣＴＬ２が低レベルから高レベルに変化する（図３（ｄ１））。これにより、スイッチＳＷ２がオンし、リセット信号線ＲＬは、共有線ＣＬに接続される。
【００３６】
そして、リセット信号ＲＳＴ（１）が低レベルから高レベルに変化し（図３（ｅ１））、リセットトランジスタＭＲＳ（１）がオンする。これにより、フローティングディフュージョンＦＤ（１）は、リセットされる。その後、リセット信号ＲＳＴ（１）が高レベルから低レベルに変化し（図３（ｆ１））、リセットトランジスタＭＲＳ（１）がオフする。フローティングディフュージョンＦＤ（１）の電圧は、フォトダイオードＰＤ（１）から信号電荷が転送されるまで、リセット状態に維持される。
【００３７】
したがって、期間Ｔ１０では、増幅トランジスタＭＡＭ（１）は、フローティングディフュージョンＦＤ（１）がリセットされたときの電圧（ノイズ信号ＯＵＴＮに対応する電圧）を、画素選択トランジスタＭＳＥ（１）を介して垂直信号線ＶＬに出力する。なお、垂直信号線ＶＬに出力された電圧は、水平走査回路４０内で保持される。
【００３８】
リセット信号ＲＳＴ（１）が高レベルから低レベルに変化した後に、制御信号ＣＴＬ２が高レベルから低レベルに変化し（図３（ｇ１））、スイッチＳＷ２がオフする。このように、この実施形態では、リセット信号線ＲＬが共有線ＣＬに接続されているときに、リセット信号ＲＳＴが変化するため、垂直走査回路３０のドライバＤＲ２の抵抗負荷を小さくできる。制御信号ＣＴＬ２が高レベルから低レベルに変化した後に、制御信号ＣＴＬ１が低レベルから高レベルに変化する（図３（ｈ１））。これにより、スイッチＳＷ１がオンし、転送信号線ＴＬは、共有線ＣＬに接続される。
【００３９】
制御信号ＣＴＬ１が低レベルから高レベルに変化した後に、転送信号ＴＸ（１）が低レベルから高レベルに変化する（図３（ｉ１））。そして、一定期間経過後に、転送信号ＴＸ（１）が高レベルから低レベルに変化する（図３（ｊ１））。これにより、転送トランジスタＭＴＸ（１）が一定期間オンし、フォトダイオードＰＤ（１）で生成された信号電荷が、転送トランジスタＭＴＸ（１）を介して、フォトダイオードＰＤ（１）からフローティングディフュージョンＦＤ（１）に転送される。
【００４０】
そして、フローティングディフュージョンＦＤ（１）に転送された信号電荷に応じた電圧（画素信号ＯＵＴＳに対応する電圧）が、増幅トランジスタＭＡＭ（１）から画素選択トランジスタＭＳＥ（１）を介して垂直信号線ＶＬに出力される。なお、垂直信号線ＶＬに出力された電圧は、水平走査回路４０内で保持される。
【００４１】
転送信号ＴＸ（１）が高レベルから低レベルに変化した後に、制御信号ＣＴＬ１が高レベルから低レベルに変化し（図３（ｋ１））、スイッチＳＷ１がオフする。このように、この実施形態では、転送信号線ＴＬが共有線ＣＬに接続されているときに、転送信号ＴＸが変化するため、垂直走査回路３０のドライバＤＲ１の抵抗負荷を小さくできる。また、この実施形態では、スイッチＳＷ１、ＳＷ２、ＳＷ３を互いに異なるタイミングでオンさせるため、共有線ＣＬを制御信号線ＳＬ、ＲＬ、ＴＬで共有できる。
【００４２】
例えば、スイッチＳＷ３は、スイッチＳＷ１、ＳＷ２がオフしているときにオンし、スイッチＳＷ２は、スイッチＳＷ１、ＳＷ３がオフしているときにオンする。すなわち、スイッチＳＷ３は、共有線ＣＬが転送信号線ＴＬおよびリセット信号線ＲＬのいずれとも並列接続されていない状態で、共有線ＣＬと選択信号線ＳＬとを並列接続する。また、スイッチＳＷ２は、共有線ＣＬが転送信号線ＴＬおよび選択信号線ＳＬのいずれとも並列接続されていない状態で、共有線ＣＬとリセット信号線ＲＬとを並列接続する。
【００４３】
１行目の各画素ＰＸの画素信号ＯＵＴＳが水平走査回路４０に蓄積された後（期間Ｔ２０の後）に、画素信号ＯＵＴＳおよびノイズ信号ＯＵＴＮは、列毎に順次出力される。そして、選択信号ＳＥＬ（１）が高レベルから低レベルに変化する前に、制御信号ＣＴＬ３が低レベルから高レベルに変化する（図３（ａ１））。これにより、スイッチＳＷ３がオンし、選択信号線ＳＬは、共有線ＣＬに接続される。そして、選択信号ＳＥＬ（１）が高レベルから低レベルに変化し（図３（ｌ１））、画素選択トランジスタＭＳＥ（１）がオフする。これにより、１行目の画素ＰＸの画素信号ＯＵＴＳおよびノイズ信号ＯＵＴＮの読み出し動作が終了する。
【００４４】
なお、制御信号ＣＴＬ３は、選択信号ＳＥＬ（２）が低レベルから高レベルに変化するまで、高レベルに維持される（図３（ｂ２、ｃ２））。このように、選択信号線ＳＬが共有線ＣＬに接続されているときに、選択信号ＳＥＬが変化する。２行目以降では、期間ＴＨ（１）の動作と同様の動作が繰り返される。上述したように、この実施形態では、制御信号ＴＸ、ＲＳＴ、ＳＥＬを変化させるときのドライバＤＲ１、ＤＲ２、ＤＲ３の抵抗負荷を小さくできるため、制御信号ＳＥＬ、ＲＳＴ、ＴＸの伝搬遅延を小さくできる。この結果、この実施形態では、動画撮影やライブビュー画像（スルー画像）を表示する際のフレームレートを高くできる。
【００４５】
図４は、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬのレイアウトの一例を示している。なお、図４は、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬが同じ配線層に形成された場合のレイアウトの一例を示している。例えば、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬの配線幅Ｗ１０、Ｗ１２、Ｗ１４、Ｗ１６が互いに同じ場合、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬのレイアウト幅（列方向）Ｗ３０は、配線幅Ｗ１０の４倍と、配線間のスペースＷ２０の３倍との和（４×Ｗ１０＋３×Ｗ２０）である。
【００４６】
これに対し、共有線ＣＬが配置されない構成（制御信号線ＳＬ、ＲＬ、ＴＬのみを使用する構成）では、ｍ列目の画素ＰＸとドライバＤＲ１、ＤＲ２、ＤＲ３との間の配線抵抗を、撮像素子１０（共有線ＣＬを使用する構成）と同等にする場合、制御信号線ＳＬ、ＲＬ、ＴＬの各配線幅を配線幅Ｗ１０の約２倍にする必要がある。したがって、共有線ＣＬが配置されない構成では、制御信号線ＳＬ、ＲＬ、ＴＬのレイアウト幅（列方向）は、配線幅Ｗ１０の６倍と、配線間のスペースＷ２０の２倍との和（６×Ｗ１０＋２×Ｗ２０）である。
【００４７】
例えば、配線間のスペースＷ２０が配線幅Ｗ１０に比べて非常に小さい場合、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬのレイアウト幅Ｗ３０は、共有線ＣＬが配置されない構成のレイアウト幅の約３分の２になる。すなわち、フレームレートを共有線ＣＬが配置されない構成と同等にする場合、制御信号線ＳＬ、ＲＬ、ＴＬおよび共有線ＣＬのレイアウト幅Ｗ３０を、共有線ＣＬが配置されない構成のレイアウト幅の約３分の２に減らすことができる。
【００４８】
このように、この実施形態では、配線に遮蔽されない領域を大きくでき、画素ＰＸの開口率を大きくできる。あるいは、画素ＰＸの開口率を共有線ＣＬが配置されない構成と同等にする場合、列方向の画素ＰＸの間隔を小さくできる。この場合、画素数を増やすことができる。なお、共有線ＣＬは、制御信号線ＳＬ、ＲＬ、ＴＬと異なる配線層に形成されてもよい。
【００４９】
図５は、図１に示した撮像素子１０を用いて構成された撮像装置１００の一例を示している。撮像装置１００は、例えば、デジタルカメラであり、撮像素子１０、撮影レンズ１１０、メモリ１２０、制御部１３０、タイミングジェネレータ１４０、記憶媒体１５０、モニタ１６０および操作部１７０を有している。撮影レンズ１１０は、被写体の像を撮像素子１０の受光面に結像する。
【００５０】
メモリ１２０は、例えば、ＤＲＡＭ（Dynamic RAM）やＳＲＡＭ（Static RAM）等で形成された内蔵メモリであり、撮像素子１０により撮影された画像の画像データ等を一時的に記憶する。制御部１３０は、例えば、マイクロプロセッサであり、図示しないプログラムに基づいて、撮像素子１０の動作や撮影レンズ１１０等の動作を制御する。例えば、制御部１３０は、オートフォーカス制御、絞り制御、撮像素子１０への露光制御および画像データの記録等を実施する。
【００５１】
タイミングジェネレータ１４０は、制御部１３０により制御され、撮像素子１０に駆動クロック等を供給する。例えば、タイミングジェネレータ１４０は、上述した図１に示した垂直走査回路３０、水平走査回路４０およびスイッチ制御部５０の駆動クロック等を、撮像素子１０に供給する。なお、タイミングジェネレータ１４０は、制御部１３０内に設けられてもよいし、撮像素子１０内に設けられてもよい。また、タイミングジェネレータ１４０は、図１に示したスイッチ制御部５０の機能を有してもよい。すなわち、スイッチ制御部５０は、撮像素子１０の外部に設けられてもよい。
【００５２】
記憶媒体１５０は、撮影された画像の画像データ等を記憶する。モニタ１６０は、例えば、液晶ディスプレイであり、撮影された画像、メモリ１２０に記憶された画像、記憶媒体１５０に記憶された画像およびメニュー画面等を表示する。操作部１７０は、レリーズボタンおよびその他の各種スイッチを有し、撮像装置１０を動作させるために、ユーザにより操作される。
【００５３】
以上、この実施形態では、撮像素子１０は、制御信号線ＳＬ、ＲＬ、ＴＬに互いに異なるタイミングで接続される共有線ＣＬを有している。共有線ＣＬは、制御信号線ＳＬ、ＲＬ、ＴＬに伝達される制御信号ＳＥＬ、ＲＳＴ、ＴＸが変化するタイミングに合わせて、制御信号線ＳＬ、ＲＬ、ＴＬに順次接続される。これにより、この実施形態では、制御信号ＴＸ、ＲＳＴ、ＳＥＬを変化させるときの垂直走査回路３０のドライバＤＲ１、ＤＲ２、ＤＲ３の抵抗負荷を小さくでき、制御信号ＴＸ、ＲＳＴ、ＳＥＬの伝搬遅延を小さくできる。この結果、この実施形態では、フレームレートを高くできる。あるいは、フレームレートを共有線ＣＬが配置されない構成と同等にする場合、画素ＰＸの開口率を大きくできる。また、画素ＰＸの開口率およびフレームレートを共有線ＣＬが配置されない構成と同等にする場合、列方向の画素ＰＸの間隔を小さくでき、画素数を増やすことができる。
【００５４】
さらに、この実施形態では、共有線ＣＬと制御信号線ＴＬ、ＲＬ、ＳＬとを接続するためのスイッチＳＷ１、ＳＷ２、ＳＷ３は、画素アレイ２０の両脇に配置される。これにより、この実施形態では、画素アレイ２０の両側の画素ＰＸの駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。なお、この実施形態では、垂直走査回路３０が画素アレイ２０の一方側に配置されるため、レイアウト面積の増加を抑制できる。
【００５５】
図６は、別の実施形態における撮像素子１０の概要を示している。なお、図６では、図を見やすくするために、上述した図１に示した水平走査回路４０および定電流源６０の記載を省略している。この実施形態の撮像素子１０は、上述した図１に示した画素アレイ２０およびスイッチ制御部５０の代わりに、画素アレイ２２およびスイッチ制御部５２がそれぞれ設けられている。また、共有線ＣＬを共有する制御信号線ＴＬ、ＲＬ、ＳＬの組み合わせが、上述した図１−図５で説明した実施形態と相違する。その他の構成は、図１−図５で説明した実施形態と同じである。図１−図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５６】
画素アレイ２２は、２次元行列状に配置された複数の画素群ＰＸＧを有している。画素群ＰＸＧは、列方向（図の縦方向）に配置された２つの画素により構成されている。したがって、この実施形態でも、画素アレイ２２は、例えば、ｎ行ｍ列の２次元行列状に配置された複数の画素を有している。なお、画素群ＰＸＧは、フォトダイオードＰＤａ、ＰＤｂ、転送トランジスタＭＴＸａ、ＭＴＸｂ、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤを有している。
【００５７】
フォトダイオードＰＤおよび転送トランジスタＭＴＸは、画素毎に設けられる。例えば、フォトダイオードＰＤａおよび転送トランジスタＭＴＸａは、奇数行目の画素のフォトダイオードＰＤおよび転送トランジスタＭＴＸに対応している。また、フォトダイオードＰＤｂおよび転送トランジスタＭＴＸｂは、偶数行目の画素のフォトダイオードＰＤおよび転送トランジスタＭＴＸに対応している。
【００５８】
増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤは、画素群ＰＸＧ毎に設けられ、画素群ＰＸＧを構成する２つの画素に共有される。例えば、２つの転送トランジスタＭＴＸのドレインは、増幅トランジスタＭＡＭのゲートに共通に接続されている。
【００５９】
ここで、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸａ（１）、ＴＸｂ（１）の括弧内の数字は、画素群ＰＸＧにより構成される行の行番号を示している。したがって、例えば、制御信号ＴＸａ（１）は、１行目の画素の転送トランジスタＭＴＸを制御する転送信号ＴＸであり、制御信号ＴＸｂ（１）は、２行目の画素の転送トランジスタＭＴＸを制御する転送信号ＴＸである。なお、制御信号線ＴＬａ、ＴＬｂは、転送信号ＴＸａ、ＴＸｂがそれぞれ伝達される転送信号線ＴＬである。
【００６０】
転送信号線ＴＬおよび共有線ＣＬは、行毎に設けられ、選択信号線ＳＬおよびリセット信号線ＲＬは、２行毎（画素群ＰＸＧにより構成される行毎）に設けられる。すなわち、画素群ＰＸＧは、２つの共有線ＣＬを使用できる。２つの共有線ＣＬの一方は、スイッチＳＷ１ａ、ＳＷ２をそれぞれ介して、制御信号線ＴＬａ、ＲＬにそれぞれ接続される。そして、２つの共有線ＣＬの他方は、スイッチＳＷ１ｂ、ＳＷ３をそれぞれ介して、制御信号線ＴＬｂ、ＳＬにそれぞれ接続される。
【００６１】
なお、例えば、トランジスタＳＷ１ａ（スイッチＳＷ１ａ）は、共有線ＣＬの両側に配置され、トランジスタＳＷ１ａのゲートは、スイッチ制御線ＳＷＬ１ａを介して、スイッチ制御部５２に接続される。また、例えば、トランジスタＳＷ１ｂ（スイッチＳＷ１ｂ）は、共有線ＣＬの両側に配置され、トランジスタＳＷ１ｂのゲートは、スイッチ制御線ＳＷＬ１ｂを介して、スイッチ制御部５２に接続される。したがって、この実施形態においても、画素アレイ２２の両側の画素の駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。
【００６２】
接続制御部としてのスイッチ制御部５２は、上述した図３で説明したように、制御信号ＳＥＬ、ＲＳＴ、ＴＸが変化するタイミングに合わせて、制御信号ＣＴＬ１（ＣＴＬ１ａ、ＣＴＬｂ）、ＣＴＬ２、ＣＴＬ３をそれぞれ制御する。制御信号ＣＴＬ１ａ、ＣＴＬ１ｂ、ＣＴＬ２、ＣＴＬ３を変化させるタイミングは、図３の動作と基本的に同じである。すなわち、この実施形態においても、制御信号ＴＸ、ＲＳＴ、ＳＥＬを変化させるときの垂直走査回路３０のドライバＤＲ１、ＤＲ２、ＤＲ３の抵抗負荷を小さくでき、制御信号ＴＸ、ＲＳＴ、ＳＥＬの伝搬遅延を小さくできる。
【００６３】
なお、スイッチＳＷ１ａ、ＳＷ１ｂは、共通の制御信号ＣＴＬ１により制御されてもよい。この場合、トランジスタＳＷ１ａ、ＳＷ１ｂのゲートは、共通のスイッチ制御線ＳＷＬ１（ＳＷＬ１ａ、ＳＷＬ１ｂの一方）を介して、スイッチ制御部５２に接続される。したがって、スイッチＳＷ１ａ、ＳＷ１ｂが共通の制御信号ＣＴＬ１により制御される場合、スイッチ制御部５２の代わりに、スイッチ制御部５０が設けられてもよい。
【００６４】
また、制御信号線ＳＬ、ＲＬが互いに異なる共有線ＣＬに接続されるため、スイッチＳＷ２、ＳＷ３は、共通の制御信号（例えば、制御信号ＣＴＬ１、ＣＴＬ２の論理和）により制御されてもよい。この場合、スイッチ制御線ＳＷＬの数を減らすことができる。以上、この実施形態においても、上述した図１−図５で説明した実施形態と同様の効果を得ることができる。
【００６５】
なお、上述した実施形態では、共有線ＣＬが互いに同じ行の制御信号線ＳＬ、ＲＬ、ＴＬに共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図７に示すように、共有線ＣＬは、互いに異なる行の制御信号線ＴＬ、ＲＬに共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
【００６６】
図７は、図１に示した撮像素子１０の変形例を示している。なお、図７では、図を見やすくするために、図１に示した水平走査回路４０および定電流源６０の記載を省略している。図７に示した撮像素子１０は、共有線ＣＬの数が上述した図１−図５で説明した実施形態と相違する。このため、共有線ＣＬを共有する制御信号線ＴＬ、ＲＬ、ＳＬの組み合わせも、上述した図１−図５で説明した実施形態と相違する。その他の構成は、図１−図５で説明した実施形態と同じである。図１−図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６７】
共有線ＣＬは、列方向に配置された画素ＰＸの光電変換部（図２に示したフォトダイオードＰＤ）間と、画素アレイ２０の上下とに配置される。列方向に配置された画素ＰＸの光電変換部間に配置された共有線ＣＬは、スイッチＳＷ１、ＳＷ２をそれぞれ介して、互いに異なる行の制御信号線ＴＬ、ＲＬにそれぞれ接続される。なお、制御信号線ＳＬは、同じ行の制御信号線ＲＬが接続される共有線ＣＬに、スイッチＳＷ３を介して接続される。例えば、１行目と２行目の間に配置された共有線ＣＬは、スイッチＳＷ１、ＳＷ２、ＳＷ３をそれぞれ介して、１行目の転送信号線ＴＬ、２行目のリセット信号線ＲＬおよび選択信号線ＳＬにそれぞれ接続される。
【００６８】
また、画素アレイ２０の上側に配置された共有線ＣＬは、スイッチＳＷ２、ＳＷ３をそれぞれ介して、１行目のリセット信号線ＲＬおよび選択信号線ＳＬにそれぞれ接続される。さらに、画素アレイ２０の下側に配置された共有線ＣＬは、スイッチＳＷ１を介して、ｎ行目の転送信号線ＴＬに接続される。この場合も、撮像素子１０の動作は、上述した図３と同じである。すなわち、画素ＰＸの行間に配置された共有線ＣＬは、スイッチＳＷ１、ＳＷ２がそれぞれオンしたときに、互いに異なる行の制御信号線ＴＬ、ＲＬにそれぞれ接続される。なお、画素アレイ２０の下側に配置された共有線ＣＬとｎ行目の転送信号線ＴＬとを接続するスイッチＳＷ１は、常にオン状態に設定されてもよい。
【００６９】
上述した実施形態では、共有線ＣＬが制御信号線ＳＬ、ＲＬ、ＴＬに共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、選択信号ＳＥＬの変化タイミングとリセット信号ＲＳＴの変化タイミングとが互いに近い場合、共有線ＣＬは、制御信号線ＴＬ、ＲＬのみに共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
【００７０】
さらに、共有線ＣＬは、互いに隣接する行の画素ＰＸの転送信号線ＴＬに共有されてもよい。すなわち、共有線ＣＬは、互いに異なるタイミングで変化する制御信号をそれぞれ伝達する複数の制御信号線に、共有される。互いに隣接する行の画素ＰＸの転送信号線ＴＬのみが共有線ＣＬを共有する場合、共有線ＣＬは、２行毎に設けられる。この場合にも、転送信号ＴＸの伝搬遅延を小さくできるため、上述した実施形態と同様の効果を得ることができる。なお、上述した図６に示した撮像素子１０においても、共有線ＣＬを２行毎に設けてもよい。この場合、各画素群ＰＸＧの転送信号線ＴＬａ、ＴＬｂ、リセット信号線ＲＬおよび選択信号線ＳＬは、共通の共有線ＣＬにスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２、ＳＷ３をそれぞれ介して接続される。この場合にも、上述した実施形態と同様の効果を得ることができる。
【００７１】
上述した実施形態では、制御信号線ＳＬ、ＲＬ、ＴＬが共有線ＣＬを共有する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図８に示すように、制御信号線ＳＬ、ＲＬ、ＴＬは、共有線ＣＬおよびドライバＤＲ４を共有してもよいもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。図８に示した撮像素子１０は、上述した図２に示した撮像素子１０にドライバＤＲ４が追加されて構成されている。その他の構成は、図１−図５で説明した実施形態と同じである。
【００７２】
例えば、ドライバＤＲ４は、共有線ＣＬ毎に設けられ、画素アレイ２０の左側に配置されたスイッチＳＷ１、ＳＷ２、ＳＷ３と画素アレイ２０の右側に配置されたスイッチＳＷ１、ＳＷ２、ＳＷ３との間に配置される。この場合、ドライバＤＲ４の入力端子は、垂直走査回路３０側に配置されたスイッチＳＷ１、ＳＷ２、ＳＷ３に接続され、ドライバＤＲ４の出力端子は、垂直走査回路３０から遠い側に配置されたスイッチＳＷ１、ＳＷ２、ＳＷ３に接続される。この場合にも、各制御信号線ＳＬ、ＲＬ、ＴＬの左右にドライバを配置する構成に比べて、レイアウト面積の増加を抑制できる。なお、ドライバＤＲ４は、画素アレイ２０の右側に配置されてもよいし、左側に配置されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
【００７３】
上述した図６で説明した実施形態では、フローティングディフュージュンョＦＤが２つの画素で共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、フローティングディフュージュンョＦＤは、列方向に配置される３つ以上の画素に共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
【００７４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００７５】
撮像素子に利用できる。
【符号の説明】
【００７６】
１０‥撮像素子；２０、２２‥画素アレイ；３０‥垂直走査回路；４０‥水平走査回路；５０、５２‥スイッチ制御部；６０‥定電流源；１００‥撮像装置；１１０‥撮影レンズ；１２０‥メモリ；１３０‥制御部；１４０‥タイミングジェネレータ；１５０‥記憶媒体；１６０‥モニタ；１７０‥操作部；ＣＬ‥共有線；ＦＤ‥フローティングディフュージョン；ＭＡＭ‥増幅トランジスタ；ＭＲＳ‥リセットトランジスタ；ＭＳＥ‥画素選択トランジスタ；ＭＴＸ‥転送トランジスタ；ＰＤ‥フォトダイオード；ＰＸ‥画素；ＰＸＧ‥画素群；ＲＬ、ＳＬ、ＴＬ‥制御信号線；ＳＷ１、ＳＷ２、ＳＷ３‥スイッチ；ＳＷＬ１、ＳＷＬ２、ＳＷＬ３‥スイッチ制御線；ＶＬ‥垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011120148.tif 000007
【図６】
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【図７】
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【図８】
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