(57)【要約】【課題】ジッタに高速に追従可能なＣＤＲ回路を提供する。【解決手段】フリップフロップＦＦ１〜ＦＦ４はそれぞれ、入力データＤＩＮを対応するクロック信号ＣＫのタイミングでラッチする。ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦの出力と（２×ｉ）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部アップ信号ＵＰを生成する。ｊ（ｊは自然数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦの出力と（２×ｊ＋１）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部ダウン信号ｄｎを生成する。第３論理ゲートＧ３は、複数の内部アップ信号ｕｐ１〜ｕｐ２にもとづきアップ信号ＵＰ＿Ａを生成する。第４論理ゲートＧ４は、複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづきダウン信号ＤＮ＿Ａを生成する。【選択図】図３
2011120106.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが入力された制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生する電圧制御発振器と、
入力データの位相を、前記複数のクロック信号それぞれの位相と比較し、比較結果を示すアップ信号およびダウン信号を含む位相差信号を発生する位相比較器と、
前記位相差信号の前記アップ信号がアサートされるとき、前記電圧制御発振器の周波数が高くなるように、前記位相差信号の前記ダウン信号がアサートされるとき、前記電圧制御発振器の周波数が低くなるように、前記制御電圧を発生するチャージポンプ回路と、
を備え、
前記位相比較器は、
前記複数のクロック信号ごとに設けられ、それぞれが前記入力データを対応する前記クロック信号のタイミングでラッチする複数のフリップフロップと、
奇数番目のフリップフロップごとに設けられた複数の第１論理ゲートであって、ｉ（ｉは自然数）番目の第１論理ゲートが、（２×ｉ−１）番目のフリップフロップの出力と（２×ｉ）番目のフリップフロップの出力とが不一致のときアサートされる内部アップ信号を生成するように構成された、複数の第１論理ゲートと、
偶数番目のフリップフロップごとに設けられた複数の第２論理ゲートであって、ｊ（ｊは自然数）番目の第２論理ゲートが、（２×ｊ）番目のフリップフロップの出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号を生成するように構成された、複数の第２論理ゲートと、
前記複数の第１論理ゲートにより生成された複数の内部アップ信号にもとづき、前記アップ信号を生成する第３論理ゲートと、
前記複数の第２論理ゲートにより生成された複数の内部ダウン信号にもとづき、前記ダウン信号を生成する第４論理ゲートと、
を含むことを特徴とするクロックデータリカバリ回路。
【請求項２】
前記第３論理ゲートは、すべての内部アップ信号がアサートされるときに、前記アップ信号をアサートし、
前記第４論理ゲートは、すべての内部ダウン信号がアサートされるときに、前記ダウン信号をアサートすることを特徴とする請求項１に記載のクロックデータリカバリ回路。
【請求項３】
前記複数のクロック信号は４相であることを特徴とする請求項１または２に記載のクロックデータリカバリ回路。
【請求項４】
前記複数の第１論理ゲートおよび前記複数の第２論理ゲートはＥＯＲ（排他的論理和）ゲートであり、前記第３論理ゲートおよび前記第４論理ゲートはＡＮＤ（論理積）ゲートであることを特徴とする請求項１から３のいずれかに記載のクロックデータリカバリ回路。
【請求項５】
前記電圧制御発振器は、
リング状に接続され、それぞれの遅延量が前記制御電圧に応じて調節される複数の差動遅延回路と、
前記複数の差動遅延回路ごとに設けられ、それぞれが、対応する前記差動遅延回路に入力される差動信号をシングルエンド形式の内部クロック信号に変換する複数のコンパレータと、
位相が互いに１８０度シフトしている前記内部クロック信号のペアを受け、それぞれのデューティ比を補正して出力するデューティ補正回路と、
を含むことを特徴とする請求項１から４のいずれかに記載のクロックデータリカバリ回路。
【請求項６】
前記デューティ補正回路は、
その第１入力端子に前記内部クロック信号のペアの一方が入力される第１ＮＡＮＤ（否定論理積）ゲートと、
その第１入力端子に前記内部クロック信号のペアの他方が入力され、その第２入力端子が前記第１ＮＡＮＤゲートの出力端子と接続され、その出力端子が前記第１ＮＡＮＤゲートの第２入力端子と接続された第２ＮＡＮＤゲートと、
その第１入力端子が前記第１ＮＡＮＤゲートの出力端子と接続された第３ＮＡＮＤゲートと、
その第１入力端子が前記第２ＮＡＮＤゲートの出力端子と接続され、その第２入力端子が前記第３ＮＡＮＤゲートの出力端子と接続され、その出力端子が前記第３ＮＡＮＤゲートの第２入力端子と接続された第４ＮＡＮＤゲートと、
を含むことを特徴とする請求項５に記載のクロックデータリカバリ回路。
【請求項７】
前記デューティ補正回路は、
電源端子と接地端子の間に順に直列に接続された第１ＰＭＯＳ（ＰチャンネルMetal Oxide Semiconductor）トランジスタ、第１ＮＭＯＳ（ＮチャンネルMetal Oxide Semiconductor）トランジスタ、第２ＮＭＯＳトランジスタと、
電源端子と接地端子の間に順に直列に接続された第２ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタと、
電源端子と接地端子の間に順に直列に接続された第３ＰＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタと、
電源端子と接地端子の間に順に直列に接続された第４ＰＭＯＳトランジスタ、第７ＮＭＯＳトランジスタ、第８ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタのゲートに前記内部クロック信号のペアの一方が入力され、
前記第２ＰＭＯＳトランジスタ、前記第４ＮＭＯＳトランジスタのゲートに前記内部クロック信号のペアの他方が入力され、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続点が、前記第３ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、前記第６ＮＭＯＳトランジスタのゲートと接続され、
前記第２ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタの接続点が、前記第１ＮＭＯＳトランジスタ、前記第４ＰＭＯＳトランジスタ、前記第８ＮＭＯＳトランジスタのゲートと接続され、
前記第３ＰＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタの接続点が、前記第７ＮＭＯＳトランジスタのゲートおよび前記デューティ補正回路の一方の出力端子と接続され、
前記第４ＰＭＯＳトランジスタと前記第７ＮＭＯＳトランジスタの接続点が、前記第５ＮＭＯＳトランジスタのゲートおよび前記デューティ補正回路の他方の出力端子と接続されることを特徴とする請求項５に記載のクロックデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤＲ（Clock Data Recovery）回路に関する。
【背景技術】
【０００２】
少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。
【０００３】
ここでシリアルデータ信号にクロック信号が埋め込まれる場合がある。この場合、ＣＤＲ回路によってシリアルデータ信号の変化点を監視し、検出した変化点にもとづいてクロック信号を再生し、再生したクロック信号によってシリアルデータ信号をラッチする。特許文献１、２には関連技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５９９９号公報
【特許文献２】特開２００３−２０４３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリアルデータ伝送には、フルレートとハーフレートと称される２つの方式が存在する。ハーフレートではＣＤＲ回路は、伝送データレートの１／２の周波数を有し、かつ位相が互いに（３６０°／Ｎ）度シフトしているＮ相クロック信号が生成される。ここでＮは４以上の整数である。
【０００６】
たとえば従来では、シリアルデータ信号を第１相のクロック信号でサンプリングした値と、シリアルデータ信号を第２相のクロック信号でサンプリングしたデータの一致・不一致にもとづきアップ信号・ダウン信号を発生し、アップ信号・ダウン信号に応じたＮ相クロック信号の周波数をフィードバック制御する。この方式では、データ間の位相差も信号として出力されるため、データの値が連続して変化する回数とは無関係の期間、アサートされるアップ信号やダウン信号が生成されてしまう。
【０００７】
特許文献１の技術では、サンプリングしたデータを一旦、フリップフロップやラッチ回路でタイミング同期し、データ変化を比較した後にアップ信号、ダウン信号を生成している。しかしながらこの方式ではアップ信号、ダウン信号に遅延が生ずるため、回路の応答性が悪化し、入力データのジッタに対する追従性が低下するという問題がある。
【０００８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的の一つは、ジッタに高速追従可能なクロックデータリカバリ回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、クロックデータリカバリ回路に関する。このクロックデータリカバリ回路は、それぞれが入力された制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生する電圧制御発振器と、入力データの位相を、複数のクロック信号それぞれの位相と比較し、比較結果を示すアップ信号およびダウン信号を含む位相差信号を発生する位相比較器と、位相差信号のアップ信号がアサートされるとき、電圧制御発振器の周波数が高くなるように、位相差信号のダウン信号がアサートされるとき、電圧制御発振器の周波数が低くなるように、制御電圧を発生するチャージポンプ回路と、を備える。位相比較器は、複数のフリップフロップ、複数の第１論理ゲート、複数の第２論理ゲート、第３論理ゲートおよび第４論理ゲートを含む。
複数のフリップフロップは、複数のクロック信号ごとに設けられ、それぞれが入力データを対応するクロック信号のタイミングでラッチする。複数の第１論理ゲートは、奇数番目のフリップフロップごとに設けられる。ｉ（ｉは自然数）番目の第１論理ゲートは、（２×ｉ−１）番目のフリップフロップの出力と（２×ｉ）番目のフリップフロップの出力とが不一致のときアサートされる内部アップ信号を生成するように構成される。
複数の第２論理ゲートは、偶数番目のフリップフロップごとに設けられている。ｊ（ｊは自然数）番目の第２論理ゲートは、（２×ｊ）番目のフリップフロップの出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号を生成するように構成される。第３論理ゲートは、複数の第１論理ゲートにより生成された複数の内部アップ信号にもとづき、アップ信号を生成する。第４論理ゲートと、複数の第２論理ゲートにより生成された複数の内部ダウン信号にもとづき、ダウン信号を生成する。
【００１０】
この態様によると、データ変化に比例するアップ信号およびダウン信号を、少ない遅延で生成することができ、再生されたクロック信号のジッタを抑制できるとともに、入力クロック信号のジッタへの追従性を高めることができる。
【００１１】
第３論理ゲートは、すべての内部アップ信号がアサートされるときに、アップ信号をアサートし、第４論理ゲートは、すべての内部ダウン信号がアサートされるときに、ダウン信号をアサートしてもよい。
【００１２】
複数のクロック信号は４相であってもよい。
【００１３】
複数の第１論理ゲートおよび複数の第２論理ゲートはＥＯＲ（排他的論理和）ゲートであり、第３論理ゲートおよび第４論理ゲートはＡＮＤ（論理積）ゲートであってもよい。
【００１４】
電圧制御発振器は、リング状に接続され、それぞれの遅延量が制御電圧に応じて調節される複数の差動遅延回路と、複数の差動遅延回路ごとに設けられ、それぞれが、対応する差動遅延回路に入力される差動信号をシングルエンド形式の内部クロック信号に変換する複数のコンパレータと、位相が互いに１８０度シフトしている内部クロック信号のペアを受け、それぞれのデューティ比を補正して出力するデューティ補正回路と、を含んでもよい。
この態様では、クロック信号のデューティ比を補正した後に、位相比較のためのフリップフロップへと供給するため、正確な位相比較が可能となる。
【００１５】
デューティ補正回路は、その第１入力端子に内部クロック信号のペアの一方が入力される第１ＮＡＮＤ（否定論理積）ゲートと、その第１入力端子に内部クロック信号のペアの他方が入力され、その第２入力端子が第１ＮＡＮＤゲートの出力端子と接続され、その出力端子が第１ＮＡＮＤゲートの第２入力端子と接続された第２ＮＡＮＤゲートと、その第１入力端子が第１ＮＡＮＤゲートの出力端子と接続された第３ＮＡＮＤゲートと、その第１入力端子が第２ＮＡＮＤゲートの出力端子と接続され、その第２入力端子が第３ＮＡＮＤゲートの出力端子と接続され、その出力端子が第３ＮＡＮＤゲートの第２入力端子と接続された第４ＮＡＮＤゲートと、を含んでもよい。
【００１６】
デューティ補正回路は、電源端子と接地端子の間に順に直列に接続された第１ＰＭＯＳ（ＰチャンネルMetal Oxide Semiconductor）トランジスタ、第１ＮＭＯＳ（ＮチャンネルMetal Oxide Semiconductor）トランジスタ、第２ＮＭＯＳトランジスタと、電源端子と接地端子の間に順に直列に接続された第２ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタと、電源端子と接地端子の間に順に直列に接続された第３ＰＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタと、電源端子と接地端子の間に順に直列に接続された第４ＰＭＯＳトランジスタ、第７ＮＭＯＳトランジスタ、第８ＮＭＯＳトランジスタと、を含んでもよい。第１ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタのゲートに内部クロック信号のペアの一方が入力され、第２ＰＭＯＳトランジスタ、第４ＮＭＯＳトランジスタのゲートに内部クロック信号のペアの他方が入力され、第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタの接続点が、第３ＮＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ、第６ＮＭＯＳトランジスタのゲートと接続され、第２ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタの接続点が、第１ＮＭＯＳトランジスタ、第４ＰＭＯＳトランジスタ、第８ＮＭＯＳトランジスタのゲートと接続され、第３ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタの接続点が、第７ＮＭＯＳトランジスタのゲートおよびデューティ補正回路の一方の出力端子と接続され、第４ＰＭＯＳトランジスタと第７ＮＭＯＳトランジスタの接続点が、第５ＮＭＯＳトランジスタのゲートおよびデューティ補正回路の他方の出力端子と接続されてもよい。
【００１７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、少ない遅延でクロック信号を再生可能なクロックデータリカバリ回路を提供できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路における各信号のタイミングを示すタイムチャートである。
【図３】図１の位相比較器の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図３の位相比較器の動作を示すタイムチャートである。
【図５】図５（ａ）、（ｂ）は、図３の位相比較器の動作を示すタイムチャートである。
【図６】図１のＶＣＯの構成を示す回路図である。
【図７】図７（ａ）、（ｂ）は、デューティ補正回路の構成を示す回路図である。
【図８】図８（ａ）、（ｂ）は、デューティ補正回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図１は、実施の形態に係るＣＤＲ回路１００の構成を示すブロック図である。ＣＤＲ回路１００は、位相比較器１０、周波数比較器２０、セレクタ３０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ（Voltage Controlled Oscillator）６０、シリアルパラレル変換器７０を備える。
【００２３】
ＣＤＲ回路１００は、シリアル形式の差動入力データＤＩＮ＋、ＤＩＮ−（以下、必要に応じて単に入力データＤＩＮと総称する）を受ける。入力データＤＩＮには、クロック信号が埋め込まれている。ＣＤＲ回路１００は入力データＤＩＮからクロック信号を抽出・再生し、再生したクロック信号を利用して入力データＤＩＮの値を取り込む。
【００２４】
ＣＤＲ回路１００は、データレートの１／２の周波数の４相クロック信号ＣＫ１〜ＣＫ４を再生する。また４相クロック信号ＣＫ１〜ＣＫ４は、互いに位相が１／４周期（９０度）ずつシフトしている。４相クロック信号ＣＫ１〜ＣＫ４は、いわゆるＰＬＬ回路によって生成される。
【００２５】
位相比較器１０は、４相クロック信号ＣＫ１〜ＣＫ４のうち、位相が互いに１８０度シフトしている第１クロック信号ＣＫ１および第３クロック信号ＣＫ３を利用して、クロック信号の１周期ごとに２つのデータＤＯＵＴ１、ＤＯＵＴ２を取得する。具体的には、第１クロック信号ＣＫ１のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ１とし、第３クロック信号ＣＫ３のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ２とする。データＤＯＵＴ１、ＤＯＵＴ２は、後段のシリアルパラレル変換器７０へと供給される。図２は、図１のＣＤＲ回路１００における各信号のタイミングを示すタイムチャートである。
【００２６】
シリアルパラレル変換器７０は、シリアルデータＤＯＵＴ１、ＤＯＵＴ２と、それらと同期したクロック信号ＣＫ１、ＣＫ３を受け、シリアルデータＤＯＵＴ１、ＤＯＵＴ２のタイミングを合わせて出力パラレルデータＤＯＵＴに変換する。シリアルパラレル変換器７０は、出力パラレルデータＤＯＵＴを、それと同期したクロック信号ＣＫＯＵＴとともに後段の処理ブロックへと出力する。
【００２７】
以下、ＣＤＲ回路１００におけるクロック信号ＣＫ１〜ＣＫ４の抽出、再生に関する構成を説明する。
【００２８】
位相比較器１０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０は、いわゆるＰＬＬ（Phase Locked Loop）回路を形成する。このＰＬＬ回路によって、第２クロック信号ＣＫ２のエッジのタイミングと、第４クロック信号ＣＫ４のエッジのタイミングがそれぞれ、入力データＤＩＮの変化点と一致するように、クロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
【００２９】
ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数で発振する。ＶＣＯ６０は、４相クロック信号ＣＫ１〜ＣＫ４を発生する。たとえばＶＣＯ６０は、４段の遅延素子がリング状に接続されたリングオシレータである。各遅延素子は制御電圧Ｖｃｎｔ２によってバイアスされており、それぞれの遅延量が制御電圧Ｖｃｎｔ２によって制御される。その結果、リングオシレータの発振周波数は、制御電圧Ｖｃｎｔ２に応じたものとなる。４相のクロック信号ＣＫ１〜ＣＫ４は、４つの遅延素子の入力信号（もしくは出力信号）に相当する。
【００３０】
位相比較器１０は、入力データＤＩＮとクロック信号ＣＫ１〜ＣＫ４を受ける。位相比較器１０は、入力データＤＩＮの位相をクロック信号ＣＫ１〜ＣＫ４それぞれの位相と比較し、アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａを発生する。アップ信号ＵＰ＿Ａとダウン信号ＤＮ＿Ａを総称して位相差信号ＰＤ＿Ａとも称する。
【００３１】
入力データＤＩＮに対してクロック信号ＣＫの位相が遅れているときには、アップ信号ＵＰ＿Ａがアサート（ハイレベル）され、入力データＤＩＮに対してクロック信号ＣＫの位相が進んでいるときには、ダウン信号ＤＮ＿Ａがアサートされる。
【００３２】
位相差信号ＰＤ＿Ａは、はセレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０は、アップ信号ＵＰ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を増加させ、ダウン信号ＤＮ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を低下させる。ループフィルタ５０はラグリードフィルタであり、制御電圧Ｖｃｎｔ１の高周波成分を調整し、制御電圧Ｖｃｎｔ２を生成する。ループフィルタ５０としてローパスフィルタを用いてもよい。
【００３３】
チャージポンプ回路４０の構成は限定されないが、たとえば、キャパシタと、アップ信号ＵＰ＿Ａに応答してキャパシタを充電する充電回路と、ダウン信号ＤＮ＿Ａに応答してキャパシタを放電する放電回路と、を含んで構成される。制御電圧Ｖｃｎｔ２はＶＣＯ６０へと出力される。
【００３４】
クロック信号ＣＫの位相が遅れて、アップ信号ＵＰ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が上昇するためクロック信号ＣＫの周波数が高くなり、位相が進むようにフィードバックがかかる。反対にクロック信号ＣＫの位相が進んで、ダウン信号ＤＮ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が低下するためクロック信号ＣＫの周波数が低くなり、位相が遅れるようにフィードバックがかかる。その結果、クロック信号ＣＫの周波数および位相が、入力データＤＩＮの変化点（エッジ）を基準として最適化される。
【００３５】
上述のＰＬＬ回路に加えて、ＣＤＲ回路１００は、周波数比較器２０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０が形成するＦＬＬ（Frequency Locked Loop）回路を備える。
【００３６】
ＦＬＬ回路によってクロック信号ＣＫ２およびＣＫ４の周期が、入力データＤＩＮのデータ周期Ｔｄと一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。なおＦＬＬ回路のループは省略してもよい。
【００３７】
第１コンパレータＣＭＰ１は、入力データＤＩＮ＋とＤＩＮ−を比較し、リファレンス信号Ｒｅｆを生成する。また第２コンパレータＣＭＰ２は、クロック信号ＣＫ２とＣＫ４を比較し、Ｖｃｏ信号を生成する。周波数比較器２０は、リファレンス信号ＲｅｆとＶｃｏ信号を比較し、その位相差に応じた位相周波数差信号ＰＦＤを生成する。位相周波数差信号ＰＦＤは、リファレンス信号Ｒｅｆの位相に対して、Ｖｃｏ信号の位相が進んでいるか遅れているかを示す。位相周波数差信号ＰＦＤは、位相差信号ＰＤと同様に、アップ信号ＵＰ＿Ｂとダウン信号ＤＮ＿Ｂを含む。Ｖｃｏ信号の位相が遅れているときアップ信号ＵＰ＿Ｂがアサートされ、その位相が進んでいるときダウン信号ＤＮ＿Ｂがアサートされる。
【００３８】
位相周波数差信号ＰＦＤは、セレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０の動作は上述したとおりである。セレクタ３０は、位相差信号ＰＤと位相周波数差信号ＰＦＤを受け、制御信号（ＵＰ／ＤＮ）を発生する。
【００３９】
ＦＬＬ回路によって、クロック信号ＣＫ２のポジティブエッジとクロック信号ＣＫ４のポジティブエッジとの間隔が、入力データＤＩＮの周期と一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
【００４０】
以上がＣＤＲ回路１００全体の構成である。続いて、位相比較器１０の具体的な構成を説明する。図３は、図１の位相比較器１０の構成を示す回路図である。位相比較器１０は、フリップフロップＦＦ１〜ＦＦ４、バッファＢＵＦ１〜ＢＵＦ４およびデコーダ回路１２を備える。
【００４１】
複数のフリップフロップＦＦ１〜ＦＦ４はそれぞれ、クロック信号ＣＫ１〜ＣＫ４ごとに設けられる。ｉ番目のフリップフロップＦＦｉ（１≦ｉ≦４）は、入力信号ＤＩＮ＋とＤＩＮ−を比較（シングルエンド変換）し、比較結果を示すデータを、対応するクロック信号ＣＫｉのポジティブエッジのタイミングでラッチする。このフリップフロップはセンスアンプ（ＳＡ）とも称される。
【００４２】
フリップフロップＦＦ１によりラッチされたデータｑ１は、バッファＢＵＦ１を経てデータＤＯＵＴ１として出力される。同様にフリップフロップＦＦ２によりラッチされたデータｑ２は、バッファＢＵＦ２を経てデータＤＯＵＴ２として出力される。
【００４３】
各フリップフロップＦＦ１〜ＦＦ４により生成されたデータｑ１〜ｑ４は、バッファＢＵＦ１〜ＢＵＦ４を経て後段のデコーダ回路１２へと入力される。デコーダ回路１２は、データｑ１〜ｑ４にもとづいて位相差信号ＰＤ＿Ａ（アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａ）を生成する。
【００４４】
デコーダ回路１２は、複数の第１論理ゲートＧ１、複数の第２論理ゲートＧ２、第３論理ゲートＧ３、第４論理ゲートＧ４を備える。
【００４５】
複数の第１論理ゲートＧ１１、Ｇ１２は、奇数番目のフリップフロップＦＦ１、ＦＦ３ごとに設けられる。相数が４より多い場合には、ＦＦ１、ＦＦ３、ＦＦ５・・・が奇数番目のフリップフロップとして把握される。言い換えれば、奇数番目のフリップフロップとは、データＤＯＵＴ１、ＤＯＵＴ２をラッチするためのクロック信号に対応するフリップフロップと、それと１つ置きに配置されるフリップフロップをいう。
【００４６】
ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦ２×ｉ−１の出力と（２×ｉ）番目のフリップフロップＦＦ２×ｉの出力とが不一致のときアサート（ハイレベル）される内部アップ信号ｕｐｉを生成するように構成される。
【００４７】
複数の第２論理ゲートＧ２１、Ｇ２２は、偶数番目のフリップフロップＦＦ２、ＦＦ４ごとに設けられる。相数が４より多い場合には、ＦＦ２、ＦＦ４、ＦＦ６・・・が偶数番目のフリップフロップとして把握される。
【００４８】
ｊ（ｊは偶数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦ（２×ｊ）の出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号ｄｎｉを生成するように構成される。
【００４９】
たとえば第１論理ゲートＧ１および第２論理ゲートＧ２は、排他的論理和ゲートＥＯＲを用いて構成することができる。
【００５０】
具体的には、論理ゲートＥＯＲ０（Ｇ１１）は、データｑ１とデータｑ２を比較し、一致、不一致を示す内部アップ信号ｕｐ１を生成する。論理ゲートＥＯＲ１（Ｇ２１）は、データｑ２とデータｑ３を比較し、一致、不一致を示す内部ダウン信号ｄｎ１を生成する。論理ゲートＥＯＲ２（Ｇ２２）は、データｑ４とデータｑ１を比較し、一致、不一致を示す内部ダウン信号ｄｎ２を生成する。論理ゲートＥＯＲ３（Ｇ１２）は、データｑ３とデータｑ４を比較し、一致、不一致を示す内部アップ信号ｕｐ２を生成する。各論理ゲートＥＯＲ０〜ＥＯＲ３の出力は、それぞれの２つの入力信号が一致したとき０（ローレベル）、不一致のとき１（ハイレベル）となる。
【００５１】
第３論理ゲートＧ３（ＡＮＤ０）は、複数の第１論理ゲートＧ１１、Ｇ１２によって生成された複数の内部アップ信号ｕｐ１、ｕｐ２にもとづき、アップ信号ＵＰ＿Ａを生成する。具体的には第３論理ゲートＧ３はＡＮＤゲートであり、すべての内部アップ信号ｕｐ１〜ｕｐ２がアサートされるときに、アップ信号ＵＰ＿Ａをアサートする。
【００５２】
第４論理ゲートＧ４（ＡＮＤ１）はＡＮＤゲートであり、複数の第２論理ゲートＧ２１、Ｇ２２によって生成された複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづき、ダウン信号ＤＮ＿Ａを生成する。具体的には第４論理ゲートＧ４はＡＮＤゲートであり、すべての内部ダウン信号ｄｎ１、ｄｎ２がアサートされるときに、ダウン信号ＤＮ＿Ａをアサートする。
【００５３】
以上が位相比較器１０の構成である。続いて位相比較器１０の動作を説明する。図４（ａ）、（ｂ）および図５（ａ）、（ｂ）は、図３の位相比較器１０の動作を示すタイムチャートである。図４（ａ）、（ｂ）はそれぞれ、入力データＤＩＮが１回変化した場合、２回連続で変化した場合の、図５（ａ）、（ｂ）はそれぞれ、入力データＤＩＮが３回連続で変化した場合、２回非連続で変化した場合の動作を示す。
【００５４】
図４（ａ）に示すように、入力データＤＩＮが１回変化した場合、入力データＤＩＮの位相が進んでいれば、１区間（クロック信号の１／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、１区間（クロック信号の１／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【００５５】
図４（ｂ）を参照すると、入力データＤＩＮが２回連続で変化した場合、入力データＤＩＮの位相が進んでいれば、３区間（クロック信号の３／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、３区間（クロック信号の３／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【００５６】
図５（ａ）を参照すると、入力データＤＩＮが３回連続で変化した場合、入力データＤＩＮの位相が進んでいれば、５区間（クロック信号の５／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、５区間（クロック信号の５／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【００５７】
図５（ｂ）を参照すると、入力データＤＩＮが不連続で変化する場合には、図４（ａ）の１回変化の場合と同様の動作を２回繰り返すことがわかる。
【００５８】
このように実施の形態に係る位相比較器１０によれば、入力データＤＩＮが連続して変化する回数に応じた期間アサートされる、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成することが可能となる。
【００５９】
また位相比較器１０は、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成する過程において、タイミング同期をとらないため、遅延が少ないという特徴を有する。したがってクロック信号の位相は入力データＤＩＮの変動に高速に追従させることが可能となる。
【００６０】
またダウン信号ＤＮおよびアップ信号ＵＰのアサート期間の最小幅が、１区間（クロック信号の１／４周期、９０度位相）であることも、図３の位相比較器１０の利点である。すなわち、ダウン信号ＤＮ＿Ａおよびアップ信号ＵＰ＿Ａの最小幅が小さいことにより、チャージポンプ回路４０の設計の自由度を高めることができる。
【００６１】
一般にチャージポンプ回路４０は、キャパシタと、アップ信号ＵＰに応じてキャパシタを充電する充電回路と、ダウン信号ＤＮに応じたキャパシタを放電する放電回路と、を備える。そしてキャパシタに生ずる電圧が制御電圧Ｖｃｎｔ１として出力される。
したがって制御電圧Ｖｃｎｔ１の変化量ΔＶは、
ΔＶ＝τ×Ｉｃｈｇ／Ｃ
で与えられる。つまり、
（１）アップ信号ＵＰ，ダウン信号ＤＮのパルス幅τに比例し、
（２）充放電電流Ｉｃｈｇに比例し、
（３）キャパシタの容量値Ｃに反比例する。
【００６２】
したがって同じ制御電圧Ｖｃｎｔ１の変化量ΔＶを得ようとすれば、パルス幅が短いことにより、充放電電流Ｉｃｈｇを大きくし、あるいはキャパシタの容量値Ｃを小さくすることができる。キャパシタＣが小さいことは、回路面積を小さくできることを意味するため、回路を集積化する上できわめて有用である。また充放電電流Ｉｃｈｇを大きくできることは、その精度を高めることができることを意味するため、ＣＤＲ回路１００の周波数安定化の精度を高める上で非常に有用である。
【００６３】
続いて、図１のＶＣＯ６０の構成を説明する。図６は、図１のＶＣＯ６０の構成例を示す回路図である。ＶＣＯ６０は、複数の差動遅延回路Ｄ１〜Ｄ４、複数のコンパレータＣＭＰ１〜ＣＭＰ４、２つのデューティ補正回路６２ａ、６２ｂを備える。
【００６４】
複数の差動遅延回路Ｄ１〜Ｄ４は、リング状に接続され、それぞれの遅延量が制御電圧Ｖｃｎｔ２に応じて調節される。
【００６５】
複数のコンパレータＣＭＰ１〜ＣＭＰ４は、複数の差動遅延回路Ｄ１〜Ｄ４ごとに設けられる。各コンパレータＣＭＰ１〜ＣＭＰ４は、対応する差動遅延回路Ｄ１〜Ｄ４に入力される差動信号をシングルエンド形式の内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０に変換する。
【００６６】
デューティ補正回路６２ａは、位相が互いに１８０度シフトしている内部クロック信号のペアＣＬＫ０、ＣＬＫ１８０を受け、それぞれのデューティ比が５０％となるように補正して出力する。同様にデューティ補正回路６２ｂは、内部クロック信号のペアＣＬＫ９０、ＣＬＫ２７０を受け、それぞれのデューティ比が５０％となるように補正して出力する。
【００６７】
図７（ａ）、（ｂ）は、デューティ補正回路６２の構成を示す回路図である。
図７（ａ）のデューティ補正回路６２はＮＡＮＤゲートを用いたスタティック型の回路構成を有する。図７（ａ）のデューティ補正回路６２は、ゲートＮＡＮＤ０〜ＮＡＮＤ３を含む。
【００６８】
ゲートＮＡＮＤ０およびＮＡＮＤ１のペア、ＮＡＮＤ２およびＮＡＮＤ３のペアはそれぞれ、いわゆるＮＡＮＤ型ＳＲフリップフロップの構成を有する。つまりデューティ補正回路６２は、２つのＳＲフリップフロップＳＲＦＦ１、ＳＲＦＦ２がカスケード接続された構成を有する。
【００６９】
具体的には、第１ゲートＮＡＮＤ０の第１入力端子には、内部クロック信号ＣＬＫのペアの一方ＣＬＫ０（ＣＬＫ９０）が入力される。第２ゲートＮＡＮＤ１の第１入力端子には内部クロック信号のペアの他方ＣＬＫ１８０（ＣＬＫ２７０）が入力され、その第２入力端子は第１ゲートＮＡＮＤ０の出力端子と接続される。またゲートＮＡＮＤ０の出力端子は、ＮＡＮＤゲートＮＡＮＤ１の第２入力端子と接続される。
第３ゲートＮＡＮＤ２の第１入力端子は、第１ＮＡＮＤゲートＮＡＮＤ０の出力端子と接続される。第４ゲートＮＡＮＤ３の第１入力端子は、第２ＮＡＮＤゲートＮＡＮＤ３の出力端子と接続され、その第２入力端子は第３ゲートＮＡＮＤ２の出力端子と接続され、その出力端子が第３ゲートＮＡＮＤ２の第２入力端子と接続される。
【００７０】
図７（ｂ）のデューティ補正回路６２はダイナミック型の回路構成を有する。図７（ｂ）のデューティ補正回路６２は、第１ＰＭＯＳトランジスタＭＰ１〜第４ＰＭＯＳトランジスタＭＰ４、第１ＮＭＯＳトランジスタＭＮ１〜第８ＮＭＯＳトランジスタＭＮ８を含む。
【００７１】
トランジスタＭＰ１、ＭＮ１、ＭＮ２は、電源端子と接地端子の間に順に直列に接続される。同様にトランジスタＭＰ２、ＭＮ３、ＭＮ４のセット、トランジスタＭＰ３、ＭＮ５、ＭＮ６のセット、トランジスタＭＰ４、ＭＮ７、ＭＮ８のセットもそれぞれ、電源端子と接地端子の間に順に直列に接続される。
【００７２】
トランジスタＭＰ１、ＭＮ２のゲートには、内部クロック信号のペアの一方ＣＬＫ０（ＣＬＫ９０）が入力される。トランジスタＭＰ２、ＭＮ４のゲートには、内部クロック信号のペアの他方ＣＬＫ１８０（ＣＬＫ２７０）が入力される。トランジスタＭＰ１とＭＮ１の接続点ｎ０は、トランジスタＭＮ３、ＭＰ３、ＭＮ６それぞれのゲートと接続される。またトランジスタＭＰ２とトランジスタＭＮ３の接続点ｎ１は、トランジスタＭＮ１、ＭＰ４、ＭＮ８のゲートと接続される。
【００７３】
トランジスタＭＰ３とＭＮ５の接続点は、トランジスタＭＮ７のゲートと接続されるとともに、デューティ補正回路６２の出力端子の一方ＯＰと接続される。
またトランジスタＭＰ４とＭＮ７の接続点は、トランジスタＭＮ５のゲートと接続されるとともに、デューティ補正回路６２の他方の出力端子ＯＮと接続される。
【００７４】
図８（ａ）、（ｂ）は、デューティ補正回路６２の動作を示すタイムチャートである。図８（ａ）は、内部クロック信号のペアのハイレベルの期間が短い（デューティ比が５０％より低い）場合、図８（ｂ）は内部クロック信号のペアのハイレベルの期間が長い（デューティ比が５０％より高い）場合を示す。
【００７５】
図８（ａ）に示すように、内部クロック信号のハイレベルの期間が長い場合には、前段のＳＲフリップフロップＳＲＦＦ１によって内部クロック信号のペアが反転され、後段のＳＲフリップフロップＳＲＦＦ２によって、ＳＲフリップフロップＳＲＦＦ１の出力信号がラッチされる。
【００７６】
反対に図８（ｂ）に示すように、内部クロック信号のハイレベルの期間が短い場合には、前段のＳＲフリップフロップＳＲＦＦ１によって内部クロック信号のペアがラッチされ、後段のＳＲフリップフロップＳＲＦＦ２によって、ＳＲフリップフロップＳＲＦＦ１の出力信号が反転される。
【００７７】
いずれの場合においても、デューティ補正回路６２はデューティ比を５０％に補正したクロック信号を生成することができる。
【００７８】
つまりデューティ補正回路６２を設けることにより、差動遅延回路Ｄ１〜Ｄ４によって生成されるクロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０のデューティ比が変動しても、それらデューティ比を５０％に補正したクロック信号ＣＫ１〜ＣＫ４を、位相比較器１０に供給することができる。
【００７９】
クロック信号ＣＫ１、ＣＫ３のポジティブエッジは、上述したデータＤＯＵＴ１、ＤＯＵＴ２を取り込むタイミングを規定する。つまりクロック信号ＣＫ１〜ＣＫ４のデューティ比が５０％に固定されることにより、クロック信号ＣＫ１、ＣＫ３のポジティブエッジのタイミングが安定するため、データＤＯＵＴ１、ＤＯＵＴ２を正確に取得することができる。
また上述のように位相比較器１０においては、クロック信号ＣＫ１〜ＣＫ４を用いて入力データＤＩＮをラッチした結果にもとづいて、クロック信号ＣＫ１〜ＣＫ４の位相制御を行う。したがってクロック信号ＣＫ１〜ＣＫ４のデューティ比が５０％に安定化されることにより、位相比較器１０における位相比較の精度を高めることができる。
【００８０】
実施の形態では、４相のクロック信号を再生する場合を例に説明したが、実施の形態に開示される技術的思想は、８相、１６相、その他のクロック信号にも展開可能であり、それらも本発明の範囲に含まれることが当業者には理解される。
【００８１】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８２】
ＣＭＰ１…第１コンパレータ、Ｇ１…第１論理ゲート、ＣＭＰ２…第２コンパレータ、Ｇ２…第２論理ゲート、Ｇ３…第３論理ゲート、Ｇ４…第４論理ゲート、１０…位相比較器、１２…デコーダ回路、２０…周波数比較器、３０…セレクタ、４０…チャージポンプ回路、５０…ループフィルタ、６０…ＶＣＯ、６２…デューティ補正回路、７０…シリアルパラレル変換器、１００…ＣＤＲ回路、Ｄ…差動遅延回路、ＣＭＰ…コンパレータ。
【図１】
2011120106.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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