(57)【要約】【課題】貫通電極を持つ半導体装置を提供する。【解決手段】パッドと、パッドの下部に配される貫通電極と、を備える半導体装置。貫通電極は、円筒形の第１金属プラグと、第１金属プラグの外周を取り囲む第１半導体レイヤと、第１半導体レイヤの外周を取り囲む第２金属プラグと、第１金属プラグの外周を取り囲む第２半導体レイヤと、第１金属プラグの外周に、第１半導体レイヤ及び第２金属プラグの内周及び外周に、そして第２半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、第１半導体レイヤ内に第１絶縁膜との界面から広がる空乏層が形成されるように、第１半導体レイヤに第１バイアス電圧を印加するが、第１バイアス電圧は、第２半導体レイヤに印加される第２バイアス電圧とは異なる。【選択図】  図１
2011258942.tif 000002
【特許請求の範囲】
【請求項１】
パッドと、
前記パッドの下部に配される貫通電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記貫通電極は、
円筒形構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通電極は、
リング状の構造であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記貫通電極は、
円筒形の第１金属プラグと、
前記第１金属プラグの外周を取り囲む第１半導体レイヤと、
前記第１半導体レイヤの外周を取り囲む第２金属プラグと、
前記第１金属プラグの外周を取り囲む第２半導体レイヤと、
前記第１金属プラグの外周に、前記第１半導体レイヤ及び前記第２金属プラグの内周及び外周に、そして前記第２半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、
前記第１半導体レイヤ内に第１絶縁膜との界面から広がる空乏層が形成されるように、前記第１半導体レイヤに第１バイアス電圧を印加するが、前記第１バイアス電圧は、前記第２半導体レイヤに印加される第２バイアス電圧とは異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１バイアス電圧は、
負の電圧レベルであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１バイアス電圧は、
前記絶縁膜と前記第１半導体レイヤとの界面に反転層を誘導する電圧であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２バイアス電圧は、
接地電圧であることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第２金属プラグには、
接地電圧が印加されることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記貫通電極は、
第１半導体レイヤと、
前記第１半導体レイヤの外周を取り囲むリング状の金属プラグと、
前記金属プラグの外周を取り囲む第２半導体レイヤと、
前記第１半導体レイヤの外周に、前記金属プラグの内周及び外周に、そして前記第２半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、
前記第１半導体レイヤ内に第１絶縁膜との界面から広がる空乏層が形成されるように、前記第１半導体レイヤに第１バイアス電圧を印加するが、前記第１バイアス電圧は、前記第２半導体レイヤに印加される第２バイアス電圧とは異なることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記貫通電極は、
第１半導体レイヤと、
前記第１半導体基板の外周にリング状の第１金属プラグと、
前記第１金属プラグの外周の第２半導体レイヤと、
前記第２半導体レイヤの外周のリング状の第２金属プラグと、
前記第２金属プラグの外周の第３半導体レイヤと、
前記第１半導体レイヤの外周に、前記第１金属プラグ、前記第２半導体レイヤ及び前記第２金属プラグの内周及び外周に、そして前記第３半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、
前記第１及び第２半導体レイヤ内に前記少なくとも一つの絶縁膜との界面から広がる空乏層が形成されるように、前記第１及び第２半導体レイヤに第１バイアス電圧を印加するが、前記第１バイアス電圧は、前記第３半導体レイヤに印加される第２バイアス電圧とは異なることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置に内在する貫通電極の配置、貫通電極の構造及び貫通電極周辺のバイアシング方法に関する。
【背景技術】
【０００２】
デジタル情報機器製品、例えば、携帯電話、デジタルカメラ、ＰＤＡなどの小型軽量化、高機能、高性能化につれて、半導体パッケージの小型化、薄型化、高密度化が要求されている。これと合わせて、複数の半導体チップを１個のパッケージに搭載する３次元（３Ｄ）半導体技術が注目されている。３次元半導体装置では、配線は、チップ面内に設けられる通常配線（以下、面内配線と称する）とチップ間配線とを用いて配置される。チップ間配線としては、半導体チップの基板表面から裏面まで貫通する貫通電極を用いた貫通配線が使われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２６４０５号公報
【特許文献２】特開２００５−２８６１８４号公報
【特許文献３】米国特許７，５８９，３９０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、貫通電極によるチップサイズオーバーヘッドを低減させることができる半導体装置を提供することにある。
本発明が解決しようとする他の技術的課題は、貫通電極の寄生容量を低減させる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
前記技術的課題を解決するために、本発明の一面による半導体装置は、パッドと、パッドの下部に配される貫通電極と、を備える。
本発明の実施形態によって、貫通電極は、半導体装置内に設計される回路の内部ノードであり、パッドとは電気的に分離される。
本発明の実施形態によって、貫通電極は、半導体装置の電源ノードであり、パッドとは電気的に連結される。
本発明の実施形態によって、記貫通電極は、円筒形構造であるか、またはリング状の構造である。
【０００６】
本発明の実施形態によって、前記貫通電極は、円筒形の第１金属プラグと、第１金属プラグの外周を取り囲む第１半導体レイヤと、第１半導体レイヤの外周を取り囲む第２金属プラグと、第１金属プラグの外周を取り囲む第２半導体レイヤと、第１金属プラグの外周に、第１半導体レイヤ及び第２金属プラグの内周及び外周に、そして第２半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、第１半導体レイヤ内に第１絶縁膜との界面から広がる空乏層が形成されるように、第１半導体レイヤに第１バイアス電圧を印加するが、第１バイアス電圧は、第２半導体レイヤに印加される第２バイアス電圧とは異なる。
【０００７】
本発明の実施形態によって、第１バイアス電圧は、負の電圧レベルであり、絶縁膜と第１半導体レイヤとの界面に反転層を誘導する電圧である。
本発明の実施形態によって、第２バイアス電圧は、接地電圧である。
本発明の実施形態によって、第２金属プラグには接地電圧が印加される。
【０００８】
本発明の実施形態によって、前記貫通電極は、第１半導体レイヤと、第１半導体レイヤの外周を取り囲むリング状の金属プラグと、金属プラグの外周を取り囲む第２半導体レイヤと、第１半導体レイヤの外周に、金属プラグの内周及び外周に、そして第２半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、第１半導体レイヤ内に第１絶縁膜との界面から広がる空乏層が形成されるように、第１半導体レイヤに第１バイアス電圧を印加するが、第１バイアス電圧は、第２半導体レイヤに印加される第２バイアス電圧とは異なる。
【０００９】
本発明の実施形態によって、前記貫通電極は、第１半導体レイヤと、第１半導体基板の外周にリング状の第１金属プラグと、第１金属プラグの外周の第２半導体レイヤと、第２半導体レイヤの外周のリング状の第２金属プラグと、第２金属プラグの外周の第３半導体レイヤと、第１半導体レイヤの外周に、第１金属プラグ、第２半導体レイヤ及び第２金属プラグの内周及び外周に、そして第３半導体レイヤの内周に形成される少なくとも一つの絶縁膜と、を備え、第１及び第２半導体レイヤ内に少なくとも一つの絶縁膜との界面から広がる空乏層が形成されるように、第１及び第２半導体レイヤに第１バイアス電圧を印加するが、第１バイアス電圧は、前記第３半導体レイヤに印加される第２バイアス電圧とは異なる。
本発明の実施形態によって、パッドは、半導体装置のウェーハテスト時にテストされていないパッドでありうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体装置を説明する図である。
【図２】図１の第１チップのパッドの上面を説明する図である。
【図３】本発明の第２実施形態による半導体装置を説明する図である。
【図４】図３の貫通電極の構造を説明する第１例の図である。
【図５】図３の貫通電極が持つ寄生容量の構成を示す図である。
【図６Ａ】半導体基板に印加するバイアス電圧の変化に対する空乏層の厚さの変化を示すグラフである。
【図６Ｂ】半導体基板に印加されるバイアス電圧の変化に対する容量比変化を示すグラフである。
【図７】図３の貫通電極の構造の上端面を説明する図である。
【図８Ａ】図３の貫通電極の製造工程を説明する図である。
【図８Ｂ】図３の貫通電極の製造工程を説明する図である。
【図８Ｃ】図３の貫通電極の製造工程を説明する図である。
【図８Ｄ】図３の貫通電極の製造工程を説明する図である。
【図８Ｅ】図３の貫通電極の製造工程を説明する図である。
【図８Ｆ】図３の貫通電極の製造工程を説明する図である。
【図９】図３の貫通電極の構造を説明する第２例の図である。
【図１０】図９の貫通電極の構造の上端面を説明する図である。
【図１１】図３の貫通電極の構造を説明する第３例の図である。
【図１２】図１１の貫通電極の構造の上端面を説明する図である。
【発明を実施するための最良の形態】
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を示す。
【００１２】
図１は、本発明の第１実施形態による半導体装置を説明する図である。図１を参照すれば、半導体装置１０は、印刷回路基板２５０上に第１チップ１００と第２チップ２００とが積層された構造を持つ。半導体装置１０は、印刷回路基板２５０上に積層された２個のチップ１００、２００を備えるが、これに限定されず２個以上のチップを積層できる。第１及び第２チップ１００、２００は、上端面である第１面１０２、２０２と下端面である第２面１０４、２０４とで構成される。第１面１０２、２０２には第１及び第２チップ１００、２００の回路パターン１１０、２１０が配置され、第２面１０４、２０４は、第１及び第２チップ１００、２００のウェーハ背面になる。
【００１３】
第１チップ１００の回路パターン１１０の信号ラインは、導電性物質で埋め込まれた第１ビアホール１１２ａ、１１２ｂを通じて第１メタルライン１１４ａ、１１４ｂと連結される。第１メタルライン１１４ａは、導電性物質で埋め込まれた第２ビアホール１１６ａを通じて第２メタルライン１２０ａと連結される。第２メタルライン１２０ａは、第１チップ１００のパッドになる。第１チップ１００のパッド１２０ａは、電極パッド１２２ａを通じてハンダボール１２４ａと連結される。ハンダボール１２４ａは、印刷回路基板２５０の電極パッド２５２と連結される。
【００１４】
第１チップ１００の回路パターン１１０と連結される第１ビアホール１１２ｂは第１メタルライン１１４ｂと連結され、第１メタルライン１１４ｂは、貫通電極１３０ａと連結される。貫通電極１３０ａはパッド１２０ａの下部に形成されており、パッド１２０ａとは直接的に連結されずに電気的に分離されている。貫通電極１３０ａは内部ノード貫通電極になる。
【００１５】
第１チップ１００に電源を供給するパッドである第２メタルライン１２０ｂは、電極パッド１２２ｂを通じてハンダボール１２４ｂと連結される。ハンダボール１２４ｂは、印刷回路基板２５０の電極パッド２５４と連結される。電源パッド１２０ｂは、導電性物質で埋め込まれた第２ビアホール１１６ｂを通じて第１メタルライン１１４ｃと連結される。第１メタルライン１１４ｃは、貫通電極１３０ｂと連結される。電源パッド１２０ｂは、貫通電極１３０ｂと直接連結される。貫通電極１３０ｂは、電源貫通電極になる。
【００１６】
第１チップ１００で、面内配線１０５をなす第１ビアホール１１２ａ、１１２ｂ、第１メタルライン１１４ａ、１１４ｂ、１１４ｃ、第２メタルライン１２０ａ、１２０ｂ、そして電極パッド１２２ａ、１２２ｂは、それぞれの半導体工程段階で形成される相異なる絶縁膜により分離されるが、説明の便宜のために一つの層間絶縁膜１１１により分離されるものとする。
【００１７】
貫通電極１３０ａ、１３０ｂは円筒形構造を持つ。貫通電極１３０ａ、１３０ｂを下部に配置するパッド１２０ａ、１２０ｂは、第１チップ１００のウェーハテスト時にプロービングされていない、すなわち、ウェーハテストされていないことが望ましい。なぜなら、ウェーハテスト時にパッドに生じるプローブマークにより、パッドの下部の貫通電極が損傷しうるためである。
【００１８】
第２チップ２００は、第１チップ１００と異種のチップでありうる。第２チップ２００の回路パターン２１０は第１チップ１００の回路パターン１１０と異なる。第２チップ２００のハンダボール２２４ａ、２２４ｂは第１チップ１００の貫通電極１３０ａ、１３０ｂと連結され、面内配線２０５を通じて回路パターン２１０と連結される。第２チップ２００のハンダボール２２４ｂは、第２チップ２００内の電極パッド２２２ｂとパッド２２０ｂとを通じて貫通電極２３０ｂと連結される。これにより、第１チップ１００のパッド１２０ｂ下部の貫通電極１３０ｂと第２チップ２００のパッド２２０ｂ下部の貫通電極２３０ｂとが同じ位置に配される。
印刷回路基板２５０は、半導体装置１０が装着されるシステムのボードでありうる。印刷回路基板２５０は、半導体チップ１０と接触するインターポーザーチップになることもある。また、印刷回路基板２５０は、半導体チップ１０のパッケージ基板でもありうる。
【００１９】
図２は、図１の第１チップ１００のパッドの上面を説明する図である。図２を参照すれば、第１チップ１００のパッド１２０ａ〜１２０ｆは一定パッド間隔をおいて配列される。第１チップ１００のパッド１２０ａ〜１２０ｆの下部には、貫通電極１３０ａ〜１３０ｆが形成されている。第１、第３、第４及び第６パッド１２０ａ、１０２ｃ、１２０ｄ、１２０ｆそれぞれは、回路パターン１１０ａ、１１０ｃ、１１０ｄ、１１０ｆを通じて貫通電極１３０ａ、１３０ｃ、１３０ｄ、１３０ｆと連結され、第２及び第５パッド１２０ｂ、１２０ｅそれぞれは、貫通電極１３０ｂ、１３０ｅと直接連結される。貫通電極１３０ａ、１３０ｃ、１３０ｄ、１３０ｆそれぞれは、第１チップ１００の内部ノードになり、貫通電極１３０ｂ、１３０ｅは、第１チップ１００の電源ノードになる。貫通電極１３０ａ〜１３０ｆをパッド１２０ａ〜１２０ｆの下部に配置することで、貫通電極が形成される領域をパッドと分離して別途に設定することで、チップサイズが大きくなる負担を低減させることができる。
【００２０】
また、図１に戻って、貫通電極１３０ａ、１３０ｂを用いた貫通配線は、面内配線と比較して電気的特性が大きく異なる。面内配線は、通例的に幅が１μｍ以下の配線で構成されるのに対し、貫通電極１３０ａ、１３０ｂは、例えば、１０μｍ以上の幅を必要とする。貫通電極１３０ａ、１３０ｂが大幅で形成される理由は、半導体製造工程上、半導体基板に精密度が高くて縦横比の高い貫通ホールを形成し難いためである。
【００２１】
一般的に、配線抵抗は配線の断面積に反比例する。幅の大きい、すなわち、断面積の大きい貫通電極１３０ａ、１３０ｂは、面内配線に比べて抵抗値が小さくなる。ところが、配線と半導体基板との間の寄生容量は、配線と対向する基板面積に比例する。これにより、断面積が大きくて周囲長さの長い貫通電極１３０ａ、１３０ｂは、半導体基板との間の寄生容量が面内配線に比べて大きくなる。
【００２２】
貫通電極１３０ａは第１チップ１００の内部ノードであって、クロック信号、制御信号またはデータなどの信号伝送が行われる。信号伝送毎に貫通電極１３０ａの寄生容量を充放電させなければ、信号を高速で伝送できなくなる。また、消費電力が寄生容量に比例して増大するという問題点がある。これにより、貫通電極１３０ａの寄生容量をなるべく小さくする必要がある。
【００２３】
図３は、本発明の第２実施形態による半導体装置を説明する図である。図３を参照すれば、半導体装置３０は、図１の半導体装置１０と比較して、リング状の貫通電極３３０ａ、３３０ｂを備えるという点で差があり、残りの構成要素は同一である。説明の重複を回避するために、残りの構成要素についての説明は省略する。
【００２４】
図４は、図３の貫通電極３３０ａ、３３０ｂ構造を説明する第１例の図面である。図４を参照すれば、貫通電極３３０ａＩは、半導体基板３００の厚さ方向に内在されるほぼ円筒形の第１金属プラグ３２０と、第１金属プラグ３２０の外周に配される絶縁膜３１０とを備える。第１金属プラグ３２０は、層間絶縁膜１１１上に形成された第１メタルライン１１１に接触する。絶縁膜３１０を挟み込んだ第１金属プラグ３２０は、分離された半導体基板３００ａにより取り囲まれる。分離された半導体基板３００ａは、回路パターンが形成される素子形成領域のメイン半導体基板３００と分離されている。分離された半導体基板３００ａとメイン半導体基板３００との間には、絶縁膜３１０で取り囲まれた第２金属プラグ３２０ａが形成されている。
【００２５】
分離された半導体基板３００ａには負（−）のバイアス電圧ＶＢＢが印加される。これにより、図５に図示されたように、半導体基板３００ａ内に空乏層４００が形成される。空乏層４００が形成されれば、貫通電極３３０ａの総寄生容量Ｃは、第１金属プラグ３２０と半導体基板３００ａとの間の寄生容量Ｃ０と空乏層４００の容量ＣＳとが直列に接続される値と同じである。
【００２６】
【数１】
2011258942.tif 000003
【００２７】
図６Ａに図示されたグラフは、半導体基板３００ａに印加するバイアス電圧ＶＢＢの変化に対する空乏層の厚さの変化を計算した結果である。図６Ａのグラフから分かるように、半導体基板３００ａに印加されるバイアス電圧ＶＢＢが一定な場合、ｐ型不純物濃度が少なくなるにつれて空乏層４００は厚くなる。所定の濃度においては、半導体基板３００ａに印加するバイアス電圧ＶＢＢの絶対値を大きくすることで空乏層４００の厚さが増大する。しかし、半導体基板３００ａに印加されるバイアス電圧が一定電圧を超えれば、絶縁膜３１０と分離された半導体基板３００ａ間の界面に反転層が形成され、この反転層に電荷が溜まるため、空乏層４００はそれ以上厚くならずに一定になる。
【００２８】
図６Ｂに図示されたグラフは、ｐ型不純物濃度の相異なる半導体基板３００ａに印加されるバイアス電圧ＶＢＢの変化に対する容量比（Ｃ／Ｃ０）の変化を計算した結果である。Ｃ０は、半導体基板３００ａにバイアス電圧ＶＢＢを印加していない時の貫通電極３３０ａの寄生容量であり、Ｃは、半導体基板３００ａにバイアス電圧ＶＢＢが印加された時の貫通電極３３０ａの寄生容量である。図６Ｂのグラフから分かるように、例えば、半導体基板３００ａのＰ型不純物濃度を１ｅ１５ｃｍ−３とすれば、半導体基板３００ａに−１Ｖのバイアス電圧ＶＢＢを印加した時の貫通電極３３０ａの寄生容量は、バイアス電圧ＶＢＢを印加していない時の５０％まで減少する。これにより、貫通電極３３０ａＩに伝送される信号の高速化が実現され、信号伝送時に消費電力の増大が防止される。
【００２９】
再び図４に戻って、回路パターンが形成される素子形成領域のメイン半導体基板３００には接地電圧ＶＳＳが印加される。これにより、回路パターンを構成するトランジスタの素子特性が安定的である。半導体基板３００と分離された半導体基板３００ａ間の金属プラグ３２０ａは、接地電圧ＶＳＳに連結されうる。これにより、遮蔽（ｓｈｉｅｌｄｉｎｇ）効果を奏するようになる。
【００３０】
図７は、図３の貫通電極３３０ａ構造の上端面を説明する図である。図７を参照すれば、貫通電極３３０ａIは半導体基板３００に貫通され、その中心部から第１金属プラグ３２０−絶縁膜３１０−分離された半導体基板３００ａ−絶縁膜３１０−第２金属プラグ３２０ａ−絶縁膜３１０で構成されるリング構造に形成されている。第１金属プラグ３２０は信号伝送ラインになり、分離された半導体基板３００ａには負のバイアス電圧ＶＢＢが印加される。第２金属プラグ３２０ａには接地電圧ＶＳＳが連結されうる。
【００３１】
図８Ａないし図８Ｆは、図４の貫通電極３３０ａIの製造工程を説明する図である。図８Ａは、貫通電極３３０ａIを形成する半導体基板３００を示す。半導体基板３００の上端面３０２には、素子形成領域に回路パターン（図示せず）が形成された状態にある。図８Ｂは、素子形成領域以外の半導体基板３００にトレンチ３０５を形成する。トレンチ３０５は、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）工程またはレーザー工程を用いて形成する。
【００３２】
図８Ｃは、半導体基板３００表面とトレンチ３０５の内側面とに絶縁膜３１０を形成する。絶縁膜３１０は、誘電率の比較的小さなものが望ましい。絶縁膜３１０は、気相化学蒸着工程によって、例えば、ＳｉＯ２、ＳｉＮＸ、ＴｉＯ２、Ａｌ２Ｏ３などで形成することが望ましい。
【００３３】
図８Ｄは、半導体基板３００のトレンチ３０５の内側面に絶縁膜３１０が形成されているトレンチ３０５内に金属プラグ３２０を形成する。金属プラグ３２０は、スパッタ工程、気相化学蒸着工程、メッキ法などで形成できる。特に、導電性のペーストを用いたスクリーン印刷法は、簡単な工程でトレンチ３０５を埋め込むことができるため、望ましい。導電性のペーストとしては、例えば、数十ｎｍの直径を持つ金属微粒子が有機用材や還元剤に分散されることが望ましい。ペースト中に含まれる金属微粒子は、銅（Ｃｕ）、金（Ａｕ）または銀（Ａｇ）などを使用できる。
【００３４】
図８Ｅは、金属プラグ３２０と接触する第１メタルライン１１４ｂを形成する。金属プラグ３２０が形成された半導体基板３００上に層間絶縁膜１１１を塗布し、金属プラグ３２０と接続すべき部分に対応する位置に、ドライエッチング工法によって層間絶縁膜１１１に開口部を形成する。開口部を持つ層間絶縁膜１１１上に第１メタル配線１１４ｂを形成する。第１メタル配線１１４ｂは、チタン／タングステン（Ｔｉ／Ｗ）合金、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属導電膜で形成される。
【００３５】
図８Ｆは、図８Ｄの半導体基板３００の裏面に化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程により、半導体基板３００の裏面部分を研磨除去して金属プラグ３２０及び絶縁膜３１０で構成される貫通電極３３０ａの端部を露出させる。ＣＭＰ工程を行った後、半導体基板３００の裏面の電流応力によるダメージ層を除去する。Ｔｉ／Ｗ合金またはＣｕ層でシード層を形成し、感光性樹脂の塗布、露光及び現像を行い、シード層を所定形状でエッチングした後、電解メッキ法によってＣｕ層を形成する。これにより、図４のような貫通電極３３０ａI構造を得るようになる。
【００３６】
図９は、図３の貫通電極３３０ａ構造を説明する第２例の図である。図９を参照すれば、貫通電極３３０ａIIは、半導体基板９００の厚さ方向に内在されるリング状の金属プラグ９２０と、金属プラグ９２０の内外周に配される絶縁膜９１０とを備える。金属プラグ９２０は、層間絶縁膜１１１上に形成された第１メタルライン１１４ｂに接触される。絶縁膜３１０を挟み込んだリング状の金属プラグ９２０の内側には分離された半導体基板９００ａが存在する。分離された半導体基板９００ａは、回路パターンが形成される素子形成領域のメイン半導体基板９００と分離されている。
【００３７】
分離された半導体基板９００ａには負（−）のバイアス電圧ＶＢＢが印加され、メイン半導体基板９００には接地電圧ＶＢＢが印加される。分離された半導体基板９００ａに負のバイアス電圧ＶＢＢを印加することによって貫通電極３３０ａの寄生容量が減少する。これにより、貫通電極３３０ａIIに伝送される信号の高速化が実現され、信号伝送時に消費電力の増大が防止される。メイン半導体基板９００に接地電圧ＶＳＳを印加することで、メイン半導体基板９００に形成されて回路パターンを構成するトランジスタの素子特性が安定化する。
【００３８】
図９の貫通電極３３０ａIIは、前述した図８Ａないし図８Ｅの製造工程と同じ方法で製造される。ただし、図８Ａないし図８Ｅでは、半導体基板３００に１個の円筒形のトレンチと１個のリング状のトレンチ３０５とを形成した後、２個のトレンチ３０５を埋め込む絶縁膜と金属プラグとを形成する方法について説明したが、図９の貫通電極３３０ａIIは、半導体基板９００に１個のリング状のトレンチを形成した後、１個のトレンチを埋め込む絶縁膜と金属プラグとを形成するという点でのみ差がある。説明の重複を回避するために、図９の貫通電極３３０ａIIの形成のための各工程別の具体的な説明は省略する。
【００３９】
図１０は、図９の貫通電極３３０ａII構造の上端面を説明する図である。図１０を参照すれば、貫通電極３３０ａIIは、半導体基板１１００にリング状に貫通され、その中心部から分離された半導体基板９００ａ−絶縁膜９１０−金属プラグ９２０−絶縁膜９１０で構成されるリング構造で形成されている。金属プラグ９２０は信号伝送ラインになり、分離された半導体基板９００ａには負のバイアス電圧ＶＢＢが印加され、メイン半導体基板９００には接地電圧ＶＳＳが連結する。
【００４０】
図１１は、図３の貫通電極３３０ａ構造を説明する第３例の図である。図１１を参照すれば、貫通電極３３０ａIIIは、半導体基板１１００の厚さ方向に内在されるリング状の金属プラグ１１２０、１１２０ａと、金属プラグ１１２０、１１２０ａの外周に配される絶縁膜１１１０とを備える。第１金属プラグ１１２０は、層間絶縁膜１１１上に形成された第１メタルライン１１４ｂに接触する。絶縁膜１１１０を挟み込んだリング状の第１金属プラグ１１２０の内側には、第１分離された半導体基板１１００ａが存在する。第１金属プラグ１１２０と第２金属プラグ１１２０ａとの間には、第２分離された半導体基板１１００ｂが存在する。第１及び第２分離された半導体基板１１００ａ、１１００ｂは、回路パターンが形成される素子形成領域のメイン半導体基板１１００と分離されている。
【００４１】
第１及び第２分離された半導体基板１１００ａ、１１００ｂには負（−）のバイアス電圧ＶＢＢが印加され、メイン半導体基板１１００には接地電圧ＶＢＢが印加される。第１及び第２分離された半導体基板９００ａに負のバイアス電圧ＶＢＢを印加することで、貫通電極３３０ａの寄生容量が減少する。これにより、貫通電極３３０ａIIIに伝送される信号の高速化が実現され、信号伝送時の消費電力の増大が防止される。メイン半導体基板１１００に接地電圧ＶＳＳを印加することで、メイン半導体基板１１００に形成されて回路パターンを構成するトランジスタ等の素子特性が安定化する。半導体基板１１００と第２分離された半導体基板１１００ｂ間の第２金属プラグ１１２０ａは、接地電圧ＶＳＳに連結されうる。これにより、遮蔽効果を奏するようになる。
【００４２】
図１１の貫通電極３３０ａIIIは、前述した図８Ａないし図８Ｅの製造工程と同じ方法で製造される。ただし、図８Ａないし図８Ｅでは、半導体基板３００に１個の円筒形のトレンチと１個のリング状のトレンチ３０５とを形成した後、２個のトレンチ３０５を埋め込む絶縁膜と金属プラグとを形成する方法について説明したが、図１１の貫通電極３３０ａIIIは、半導体基板９００に２個のリング状のトレンチを形成した後、２個のトレンチを埋め込む絶縁膜と金属プラグとを形成するという点でのみ差がある。説明の重複を回避するために、図１１の貫通電極３３０ａIIIの形成のための各工程別の具体的な説明は省略する。
【００４３】
図１２は、図１１の貫通電極３３０ａIII構造の上端面を説明する図である。図１２を参照すれば、貫通電極３３０ａIIIは半導体基板１１００に貫通され、その中心部から第１分離された半導体基板１１００ａ−絶縁膜１１１０−第１金属プラグ１１２０−絶縁膜１１１０−第２分離された半導体基板１１００ｂ−絶縁膜１１１０−第２金属プラグ１１２０ａ−絶縁膜１１１０で構成される環状タイプ構造で形成されている。第１金属プラグ１１２０は信号伝送ラインになる。第１及び第２分離された半導体基板１１００ａ、１１００ｂには負のバイアス電圧ＶＢＢが印加され、半導体基板１１００には接地電圧ＶＳＳが印加される。第２金属プラグ１１２０ａには接地電圧ＶＳＳが連結されて遮蔽効果を奏することができる。
【００４４】
本発明は、図面に図示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められなければならない。
【産業上の利用可能性】
【００４５】
本発明は、デジタル情報機器製品、例えば、携帯電話、デジタルカメラ、ＰＤＡなどに好適に用いられる。
【符号の説明】
【００４６】
１０  半導体装置
１００  第１チップ
１０２、２０２  第１面
１０４、２０４  第２面
１０５  面内配線
１１０  回路パターン
１１１  層間絶縁膜
１１２ａ、１１２ｂ  第１ビアホール
１１４ａ、１１４ｂ、１１４ｃ  第１メタルライン
１１６ａ、１１６ｂ  第２ビアホール
１２０ａ、１２０ｂ  第２メタルライン
１２２ａ、１２２ｂ  電極パッド
１２４ａ、１２４ｂ  ハンダボール
１３０ａ、１３０ｂ  貫通電極
２００  第２チップ
２０５  面内配線
２１０  回路パターン
２２０ｂ  パッド
２２２ｂ  電極パッド
２２４ａ、２２４ｂ  ハンダボール
２３０ｂ  貫通電極
２５０  印刷回路基板
２５２  電極パッド
２５４  電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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