(57)【要約】【課題】いわゆるＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させた半導体メモリ装置の提供。【解決手段】ゲート絶縁膜は、半導体層側に半導体酸化膜、ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、  横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成され、前記半導体層内に、チャネル領域を間にして対向配置されるドレイン領域およびソース領域を備え、
前記ゲート絶縁膜は、前記半導体層側に半導体酸化膜、前記ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっていることを特徴とする半導体メモリ装置。
【請求項２】
前記半導体窒化膜は、珪素元素に対する窒素元素の比率が１．２５以下に設定されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体酸化膜は、膜厚が１０ｎｍ以上に設定されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ゲート電極は前記半導体層に対して下層に形成されているボトムゲート型構造であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記ゲート電極は前記半導体層に対して上層に形成されているトップゲート型構造であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
ｎチャネル型の半導体装置からなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成され、前記半導体層内に、チャネル領域を間にして対向配置されるドレイン領域およびソース領域を備え、
前記ゲート絶縁膜は、前記半導体層側に半導体酸化膜、前記ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
待機時のゲート電圧を基準として、読み出し時のゲート電圧と同じ極性のゲート電圧印加後に読み出し電流が増加し、読み出し時のゲート電圧と逆の極性のゲート電圧印加後に前記読み出し電流が減少することを特徴とする半導体メモリ装置。
【請求項８】
前記半導体窒化膜は、珪素元素に対する窒素元素の比率が１．２５以下に設定されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記半導体酸化膜は、膜厚が１０ｎｍ以上に設定されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記ゲート電極は前記半導体層に対して下層に形成されているボトムゲート型構造であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記ゲート電極は前記半導体層に対して上層に形成されているトップゲート型構造であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
ｎチャネル型の半導体装置からなることを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特に、ＭＮＯＳ型と称される半導体メモリ装置に関する。
【背景技術】
【０００２】
この種の半導体メモリ装置は、金属膜(Metal)−窒化膜(Nitride)−酸化膜(Oxide)−珪素(Silicon)の積層構造を有し、図２に、その概略構成を示している。
【０００３】
図２において、半導体層ＳＥＣがあり、この半導体層ＳＥＣの上面には酸化珪素膜ＯＳ、窒化珪素膜ＮＳが順次積層され、窒化珪素膜ＮＳの上面にはゲート電極ＧＴが形成されている。酸化珪素膜ＯＳ、窒化珪素膜ＮＳの順次積層膜はゲート絶縁膜ＧＩとして機能するようになっている。半導体層ＳＥＣ内には、ゲート電極ＧＴの直下においてチャネル領域ＣＤが形成され、このチャネル領域を間にして対向配置されるドレイン領域ＤＤおよびソース領域ＳＤを備えている。この半導体メモリ装置は、たとえばｎチャネル型のものを示し、ドレイン領域ＤＤおよびソース領域ＳＤはｎ型不純物層によって形成されている。なお、図２には、左側において、ゲート電極ＧＴに負の電圧（Ｖｇ−）を印加した場合、右側において、ゲート電極ＧＴに正の電圧（Ｖｇ＋）を印加した場合を示している。
【０００４】
このような構成からなる半導体メモリ装置は、窒化珪素膜ＮＳが電荷保持層として機能し、空間的に離散した欠陥準位を内包している。酸化珪素膜ＯＳは電荷通過層かつ電荷ブロック層として機能するようになっている。消去／書込み動作は、ゲート電極ＧＴとチャネル領域ＣＤとの間にソース領域ＳＤおよびドレイン領域ＤＤを用いて電圧を印加し、窒化珪素膜ＮＳ中の欠陥にトラップされている電荷Ｅを、酸化珪素膜ＯＳを通過させて半導体層ＳＥＣ中へ取り出し（図２の左側）、また電荷Ｅを半導体層ＳＥＣ中から酸化珪素膜ＯＳを通過させて窒化珪素膜ＮＳ中の欠陥準位にトラップさせ、すなわち電荷を注入する（図２の右側）などして行う。
【０００５】
ここで、このような構成からなる半導体メモリ装置において、その酸化珪素膜ＯＳは、電荷Ｅを通過させる機能をもたせるため、極薄で形成する必要がある。たとえば下記特許文献１にも、酸化珪素膜ＯＳの厚さは１．５ｎｍから１２ｎｍとする開示がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特公昭６２−４４７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図に示した半導体メモリ装置において、その書込み／消去時は、ゲート電極ＧＴに印加する電圧を大きくすることによって、電荷Ｅにホットキャリアとよばれる熱平衡状態よりも高いエネルギーを持たせて酸化珪素膜ＯＳを通過（トンネル現象）させなければならないものとなる。このような電荷Ｅの酸化珪素膜ＯＳへの通過は、酸化珪素膜ＯＳが劣化して待機時や読出し時におけるゲート絶縁膜ＧＩを介した漏れ電流が増加してしまう原因となっていた。漏れ電流の増加は、誤動作や消費電力増加をもたらすため好ましくないものとなる。
【０００８】
本発明の目的は、いわゆるＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明による半導体メモリ装置は、半導体酸化膜とともにゲート絶縁膜を構成する半導体窒化膜において、欠陥準位の密度が大きくなるように形成したものである。これにより、前記半導体酸化膜の膜厚を大きくすることができるようになる。
【００１０】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１１】
（１）本発明の半導体メモリ装置は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成され、前記半導体層内に、チャネル領域を間にして対向配置されるドレイン領域およびソース領域を備え、
前記ゲート絶縁膜は、前記半導体層側に半導体酸化膜、前記ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっていることを特徴とする。
【００１２】
（２）本発明の半導体メモリ装置は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成され、前記半導体層内に、チャネル領域を間にして対向配置されるドレイン領域およびソース領域を備え、
前記ゲート絶縁膜は、前記半導体層側に半導体酸化膜、前記ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
待機時のゲート電圧を基準として、読み出し時のゲート電圧と同じ極性のゲート電圧印加後に読み出し電流が増加し、読み出し時のゲート電圧と逆の極性のゲート電圧印加後に前記読み出し電流が減少することを特徴とする。
【００１３】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００１４】
このように構成した半導体メモリ装置によれば、ＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させることができる。
【００１５】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体メモリ装置の実施例１を示す構成図である。
【図２】従来の半導体メモリ装置の一例を示す構成図である。
【図３】本発明の半導体メモリ装置のヒステリシス特性を示す図である。
【図４】従来の半導体メモリ装置のヒステリシス特性を示す図である。
【図５】本発明の半導体メモリ装置のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示す図である。
【図６】本発明の半導体メモリ装置の書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧、ソース電圧を、ゲート電圧との関係で示した図である。
【図７】従来の半導体メモリ装置のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示す図である。
【図８】従来の半導体メモリ装置の書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧、ソース電圧を、ゲート電圧との関係で示した図である。
【図９】本発明の半導体メモリ装置の製造方法の一実施例を示し、図１０ないし図１７とともに一連の工程を示す図である。
【図１０】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９、図１１ないし図１７とともに一連の工程を示す図である。
【図１１】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９、図１０、図１２ないし図１７とともに一連の工程を示す図である。
【図１２】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１１、図１３ないし図１７とともに一連の工程を示す図である。
【図１３】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１２、図１４ないし図１７とともに一連の工程を示す図である。
【図１４】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１３、図１５ないし図１７とともに一連の工程を示す図である。
【図１５】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１４、図１６ないし図１７とともに一連の工程を示す図である。
【図１６】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１５、図１７とともに一連の工程を示す図である。
【図１７】本発明の半導体メモリ装置の製造方法の一実施例を示し、図９ないし図１６とともに一連の工程を示す図である。
【図１８】本発明の半導体メモリ装置をメモリ機能を有さない半導体装置とともに示した平面図である。
【図１９】本発明の半導体メモリ装置の製造方法によって得られる半導体メモリ装置のヒステリシス特性を示したグラフである。
【図２０】窒化硅素膜において、そのＮ／Ｓｉ比に対する欠陥密度を示すグラフである。
【図２１】本発明の半導体メモリ装置の実施例２のヒステリシス特性を示す図である。
【図２２】本発明の半導体メモリ装置の実施例２のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示す図である。
【図２３】本発明の半導体メモリ装置の実施例２の書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧、ソース電圧を、ゲート電圧との関係で示した図である。
【発明を実施するための形態】
【００１７】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００１８】
図１は、本発明による半導体メモリ装置の実施例１を示す概略構成図で、図２に対応づけて描いた図となっている。このため、半導体メモリ装置はｎチャネル型となっており、図１の左側において、ゲート電極に負の電圧（Ｖｇ−）を印加した場合、図１の右側において、ゲート電極に正の電圧（Ｖｇ＋）を印加した場合を示している。
【００１９】
図１において、半導体層ＳＥＣがあり、この半導体層の上面には酸化珪素膜ＯＳ、窒化珪素膜ＮＳが順次積層され、窒化珪素膜ＮＳの上面にはゲート電極ＧＴが形成されている。酸化珪素膜ＯＳ、窒化珪素膜ＮＳの順次積層膜はゲート絶縁膜ＧＩとして機能するようになっている。半導体層ＳＥＣ内には、ゲート電極ＧＴの直下においてチャネル領域ＣＤが形成され、このチャネル領域ＣＤを間にして対向配置されるドレイン領域ＤＤおよびソース領域ＳＤを備えている。そして、図２の場合と比較して異なる構成は、窒化珪素膜ＮＳにおいて、珪素元素に対する窒素元素の比率が１．２５以下に設定されていることにある。このように形成される窒化珪素膜ＮＳは、欠陥濃度が高くなり、欠陥準位の密度が高くなる。そして、欠陥準位の距離が近いために欠陥準位間を電荷が移動できるように構成される。このため、このような窒化珪素膜ＮＳにおいて、膜厚方向に高電界を印加した場合、膜厚方向に電荷を移動させることができる。ちなみに、図２に示した半導体メモリ装置に用いられる窒化珪素膜ＮＳは、欠陥は離散的に存在しており、膜厚方向に高電界を印加しても、欠陥準位間の電荷の移動が起こらないようになっている。さらに、図２の場合と比較して異なる構成は、酸化珪素膜ＯＳの膜厚が１０ｎｍ以上（望ましくは２０ｎｍ以上）に設定されていることにある。この酸化珪素膜ＯＳは、窒化珪素膜ＮＳ中の電荷Ｅをチャネル領域ＣＤ側に通過するのを回避させるために設けられ、膜厚が大きく設定されている。
【００２０】
このように構成された半導体メモリ装置は、ゲート電極ＧＴとチャネル領域ＣＤの間にソース領域（ソース電極）ＳＤおよびドレイン領域（ドレイン電気よく）ＤＤを用いて電圧を印加し、窒化珪素膜ＮＳおよび酸化珪素膜ＯＳからなるゲート絶縁膜ＧＩ中に電界を発生させることにより、窒化珪素膜ＮＳ中で電荷Ｅをゲート電極ＧＴの近傍からチャネル領域ＣＤの近傍へ移動させ（図１の左側）、あるいは、チャネル領域ＣＤの近傍からゲート電極ＧＴの近傍へと移動させる（図１の右側）ことができるようになる。すなわち、窒化珪素膜中において、電荷を膜厚方向にドリフトさせることができ、これによってメモリ機能をもたせる構成とすることができる。したがって、酸化珪素膜ＯＳに電荷Ｅを通過させる構成とすることを回避でき、酸化珪素膜ＯＳを前記電荷Ｅによって劣化させることのない構成とすることができる。そして、酸化珪素膜ＯＳは、電荷ブロック層としてのみ機能させる（図２に示したように、電荷通過層としては機能しない）ことができることから、その膜厚を厚くでき、漏れ電流を大幅に抑制できる効果を奏する。
【００２１】
図３は、図１に示した半導体メモリ装置の特性図で、横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性を示している。横軸には０Ｖをとり、図中左側を負側、右側を正側としている。図３において、ゲート電極Ｖｇを負側から正側へ掃引する（変化させる）ことによって、ドレイン電流Ｉｄは図中点線矢印に示すように上昇するようになる。ここでは、これによって得られる特性を第１特性Ａと称する。また、ゲート電圧Ｖｇを正側から負側へ掃引することによって、ドレイン電流ＩＤは実線矢印に示すように下降するようになる。ここでは、これによって得られる特性を第２特性Ｂと称する。この場合、第１特性Ａは、前記第２特性Ｂに対して、ゲート電圧が大きくなる側に位置づけられるようになっている。第１特性Ａに観られるように、最初、負側に大きなゲート電圧Ｖｇを印加した後は、しきい値電圧が正に（第２特性Ｂに対して）シフトするようになる。その理由は図１の図中左側に示したように、電界によるドリフトによって窒化珪素膜ＮＳ中の電子がチャネル領域ＣＤ側に移動する結果、しきい値電圧が正側にシフトするからである。また、第２特性Ｂに観られるように、最初、正側に大きなゲート電圧Ｖｇを印加した後は、しきい値電圧が負に（第１特性Ａに対して）シフトするようになる。その理由は図１の図中右側に示したように、電界によるドリフトによって窒化珪素膜中の電子がゲート電極側に移動する結果、しきい値電圧が負側にシフトするからである。
【００２２】
ちなみに、図４は、図２に示した半導体メモリ装置のヒステリシス特性を示し、図３に対応づけて描画している。図４において、ゲート電極Ｖｇを負側から正側へ掃引することによって、ドレイン電流Ｉｄは図中点線矢印に示すように上昇するようになる。これによって得られる特性を第１特性Ａ'と称する。また、ゲート電圧Ｖｇを正側から負側へ掃引することによって、ドレイン電流ＩＤは実線矢印に示すように下降するようになる。これによって得られる特性を第２特性Ｂ'と称する。この場合、第１特性Ａ'は、前記第２特性Ｂ'に対して、ゲート電圧が小さくなる側に位置づけられ、図３に示した場合と逆の関係になっている。第１特性Ａ'に観られるように、最初、負側に大きなゲート電圧Ｖｇを印加した後は、しきい値電圧が負に（第２特性Ｂ'に対して）シフトするようになる。その理由は図２の図中左側に示したように、電子が窒化珪素膜ＮＳから酸化珪素膜ＯＳを通ってチャネル領域ＣＤに抜け、ソース領域ＳＤあるいはドレイン領域ＤＤへと流れ込むので、ゲート絶縁膜ＧＩ中でチャネル領域ＣＤの近傍の負電荷が少なくなる結果、しきい値電圧が負にシフトするためである。また、第２特性Ｂ'に観られるように、最初、正側に大きなゲート電圧Ｖｇを印加した後は、しきい値電圧が正にシフトするようになる。その理由は図２の図中右側に示したように、電子がチャネル領域ＣＤから酸化珪素膜ＯＳを通過して窒化珪素膜ＮＳに注入され、ゲート絶縁膜ＧＩ中のチャネル領域ＣＤの近傍における負電荷が多くなる結果、しきい値電圧が正にシフトするためである。
【００２３】
図５は、図１に示した半導体メモリ装置のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示した図である。図５は、横軸にゲート電圧Ｖｇを縦軸にドレイン電流Ｉｄをとっている。また、図５に示す特性は、図３に示したヒステリシス特性を点線で示し、そのうち半導体メモリ装置として使用する部分を実線で示している。図５中、書込み時のゲート電圧をＶ_write、読み出し時のゲート電圧をＶ_read、待機時のゲート電圧をＶ_wait、消去時のゲート電圧をＶ_eraseによって示している。図５から明らかとなるように、待機時のゲート電圧Ｖ_waitを基準にした場合、書込み時のゲート電圧Ｖ_writeは、読出し電圧Ｖ_readと同じ極性となっている。ここで、書込み動作後の読出し時にメモリ装置がＯＮになる状態、すなわち読出し電流が増加する動作を書込みとしている。また、消去時のゲート電圧Ｖ_eraseは、待機時のゲート電圧Ｖ_waitを基準にした場合、読出し時ゲート電圧Ｖ_readと逆の極性となる。ここで、消去動作後の読出し時にメモリ装置がＯＦＦになる状態、すなわち読出し電流が減少する動作を消去としている。また、図６は、図１に示した半導体メモリ装置において、書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧Ｖｄ、ソース電圧Ｖｓを、ゲート電圧Ｖｇとの関係で示した図である。
【００２４】
ちなみに、図７は、図２に示した半導体メモリ装置のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示す図である。図５との比較を容易にするため、図５と対応づけて示している。図７において、待機時のゲート電圧Ｖ_waitを基準にした場合、書込み時のゲート電圧Ｖ_writeは、読出し時のゲート電圧Ｖ_readと逆の極性となっている。また、消去時のゲート電圧Ｖ_eraseは、読出し時のゲート電圧Ｖ_readと同じ極性となっている。また、図８は、図２に示した半導体メモリ装置において、書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧Ｖｄ、ソース電圧Ｖｓを、ゲート電圧Ｖｇとの関係で示した図である。図６との比較を容易にするため、図６と対応づけて示している。
【００２５】
〈製造方法〉
図９ないし図１７は、本発明による半導体メモリ装置の製造方法の一実施例を示す工程図である。
【００２６】
ここで、半導体メモリ装置の製造方法の説明に先立ち、図１８を用いて前記半導体メモリ装置の平面的に視た概略構成を説明する。図１８において、たとえば表示装置の基板ＳＵＢ上に、本願発明による半導体メモリ装置Ａと、メモリ機能を有しない半導体装置Ｂと並行して形成する場合を示している。半導体メモリ装置Ａは、図中領域１１に形成され、メモリ機能を有しない半導体装置Ｂは、図中領域１２に形成されるように示している。半導体装置Ａ、半導体装置Ｂは、いずれもたとえばボトムゲート型の構造となっている。
【００２７】
半導体装置Ａは、ゲート電極ＧＴ上に図示しないゲート絶縁膜を介して半導体層ＳＥＣが重ねて形成され、この半導体層ＳＥＣの上面にドレイン電極ＤＴ、ソース電極ＳＴが対向して配置されている。同様に、半導体装置Ｂも、ゲート電極ＧＴ'上に図示しないゲート絶縁膜を介して半導体層ＳＥＣ'が重ねて形成され、この半導体層ＳＥＣ'の上面にドレイン電極ＤＴ'、ソース電極ＳＴ'が対向して配置されている。たとえば半導体装置Ａのソース電極ＳＴと半導体装置Ｂのドレイン電極ＤＴ'は互いに電気的に接続されている。なお、ＭＩＳ（Metal Insulator Semiconductor）構造における半導体装置は、バイアスの印加状態によってドレイン電極（ドレイン領域）ＤＴとソース電極（ソース領域）ＳＴは入れ替わって命名されるが、説明の便宜上、図中左側の電極をドレイン電極ＤＴ、図中右側の電極をソース電極ＳＴとする。
【００２８】
図９ないし図１７は、図１８のＰ−Ｐ線における断面に相当する。以下、製造方法を行程順に説明する。
【００２９】
行程１．（図９）
たとえばガラスからなる基板ＳＵＢの表面に、たとえばスパッタリング法によってたとえばモリブデンからなる金属膜を形成する。そして、この金属膜をフォトリソグラフィ技術による選択エッチング（たとえばドライエッチング）によってパターン化し、領域１１にゲート電極ＧＴを形成する。
【００３０】
行程２．（図１０）
基板ＳＵＢの表面に、ゲート電極ＧＴをも被って窒化珪素膜ＮＳを形成する。この窒化珪素膜ＮＳの膜厚はたとえば１８０ｎｍとした。窒化珪素膜ＮＳは、たとえばシランガスとアンモニアガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によって形成する。この際、窒化硅素膜ＮＳにおける硅素元素に対する窒素元素の比率が１．２５以下となるように、ガス流量比等の体積条件を調節する。この実施例では、硅素元素に対する窒素元素の比率をたとえば１．１とした。硅素元素に対する窒素元素の比率をこのような値に設定するのは、窒化硅素膜ＮＳの欠陥準位の密度を高くするためである。
【００３１】
ここで、窒化硅素膜ＮＳにおける硅素元素に対する窒素元素の比率が１．２５以下とする根拠は、予め作成した図２０に示すグラフに基づくものとなっている。図２０に示すグラフは、窒化硅素膜において、横軸にＮ／Ｓｉ比、すなわち、硅素元素に対する窒素元素の比率を示し、縦軸に、欠陥密度を示している。このグラフから、窒化硅素膜の欠陥準位の密度が高い場合は、Ｎ／Ｓｉ比が１．２５以下となっていることが判る。
【００３２】
行程３．（図１１）
窒化硅素膜ＮＳの表面に、たとえばスパッタリング法によってたとえばモリブデンからなる金属膜を形成する。そして、この金属膜をフォトリソグラフィ技術による選択エッチング（たとえばドライエッチング）によってパターン化し、領域１２にゲート電極ＧＴ'を形成する。
【００３３】
行程４．（図１２）
窒化珪素膜ＮＳの表面に、前記ゲート電極ＧＴ'をも被って酸化珪素膜ＯＳを形成する。酸化珪素膜ＯＳは、たとえばシランガスと亜酸化窒素ガスとを用いたプラズマＣＶＤ法によって形成する。酸化珪素膜ＯＳの膜厚はたとえば５０ｎｍとした。この酸化珪素膜ＯＳは、領域１２の半導体装置Ｂにおいてゲート絶縁膜として機能するが、領域１１の半導体メモリ装置Ａにおいて窒化珪素膜ＮＳへの漏れ電流の抑制膜として機能する。このため、酸化珪素膜ＯＳの膜厚は、１０ｎｍ以上、あるいは２０ｎｍ以上としてもよい。
【００３４】
さらに、前記酸化珪素膜ＯＳの表面に、酸化珪素膜ＯＳの形成に連続し、シランガスを用いたプラズマＣＶＤ法によって、非結晶珪素膜ＡＳを形成する。この非結晶珪素膜ＡＳの厚さはたとえば５０ｎｍとした。
【００３５】
行程５．（図１３）
非結晶珪素膜ＡＳを、たとえばランプアニール法によって結晶化する。これにより、前記非結晶珪素膜ＡＳは多結晶珪素膜ＰＳとなる。
【００３６】
なお、この際のアニールによって、前記窒化珪素膜ＮＳの欠陥準位密度が調節され、領域１１に形成される完成後の半導体メモリ装置Ｂにおいて、書き込み、消去時の高電界で欠陥準位間の電荷の移動が可能な状態となる。
【００３７】
行程６．（図１４）
基板ＳＵＢの表面に、多結晶珪素膜ＰＳをも被って非結晶珪素膜ＡＳを形成する。非結晶珪素膜ＡＳは、たとえばシランガスを用いたプラズマＣＶＤ法によって形成され、非結晶珪素膜ＡＳの膜厚はたとえば２００ｎｍとした。なお、非結晶珪素ＡＳ'膜の形成時に発生する水素ラジカルは前記多結晶珪素膜ＰＳ中の欠陥を終端でき、完成後における半導体装置ＢのＯＮ／ＯＦＦの向上に寄与できるようになる。
【００３８】
行程７．（図１５）
非結晶珪素膜ＡＳとその下層の多結晶珪素膜ＰＳを、フォトリソグラフィ技術による選択エッチング（たとえばドライエッチング）によって、一括したパターニングをする。これにより、多結晶珪素膜ＰＳと非結晶珪素膜ＡＳのパターン化された積層体を、領域１１における半導体メモリ装置Ａの半導体層、領域１２における半導体装置Ｂの半導体層として残存させる。
【００３９】
行程８．（図１６）
基板ＳＵＢの表面に、多結晶珪素膜ＰＳと非結晶珪素膜ＡＳの積層体をも被って、高濃度のｎ型不純物がドープされたｎ型非晶質珪素膜ＣＮを形成する。ｎ型非晶質珪素膜ＣＮは、たとえばシランガスとホスフィンガスを添加した水素ガスを用いたプラズマＣＶＤ法によって形成され、ｎ型非晶質珪素膜ＣＮの膜厚はたとえば２５ｎｍとした。このｎ型非晶質珪素膜ＣＮは、後述の電極と前記非結晶珪素膜ＡＳとの間のコンタクト層として機能する。
【００４０】
さらに、基板ＳＵＢの表面に、ｎ型非晶質珪素膜ＣＮを被って金属膜を形成する。そして、この金属膜をフォトリソグラフィ技術による選択エッチング（たとえばドライエッチング）によってパターン化し、領域１１における半導体メモリ装置Ａのドレイン電極ＤＴ、ソース電極ＳＴを、領域１２における半導体装置Ｂのドレイン電極ＤＴ'、ソース電極ＳＴ'を形成する。
【００４１】
行程９．（図１７）
領域１１における半導体メモリ装置のドレイン電極ＤＴ、ソース電極ＳＴ、および領域１２における半導体装置Ｂのドレイン電極ＤＴ'、ソース電極ＳＴ'を、それぞれマスクとし、これら各電極から露出されているｎ型非晶質珪素膜ＣＮをエッチングする。これにより、ｎ型非晶質珪素膜ＣＮは前記各電極（これに接続される配線も含む）の下層のみにおいて形成されることになる。
【００４２】
この際、ｎ型非晶質珪素膜ＣＮのエッチングは、領域１１における半導体／メモリ装置Ａおよび領域１２における半導体装置Ｂのチャネル領域ＣＤ、ＣＤ'において、オーバエッチングがなされる程度（非晶質珪素膜ＡＳに凹陥部が形成される程度）に行う。ドレイン電極ＤＴ（ＤＴ'）とソース電極ＳＴ（ＳＴ'）との電気的分離を確実に行うためである。これにより、半導体メモリ装置Ａ、半導体装置Ｂが完成する。その後は、図示していないが、基板ＳＵＢの表面に半導体メモリ装置Ａ、半導体装置Ｂをも被うようにして保護膜を形成する。
【００４３】
上述した製造方法によって形成された半導体メモリ装置Ａにおいて、実際のヒステリシス特性を計測すると、図１９に示すようなグラフとなり、図３に示した特性が得られていることが確認された。
【実施例２】
【００４４】
実施例１に示した半導体メモリ装置は、ｎチャネル型のものを例に挙げて説明したものである。しかし、本発明はｎチャネル型に限定されることはなく、
図１に示す半導体メモリ装置の構成において、ドレイン領域ＤＤ、ソース領域ＳＤをｐ型不純物層で形成したｐチャネル型の半導体メモリ装置にも適用することができる。図２１は、ｐチャネル型の半導体メモリ装置のヒステリシス特性を示す図で、図３に対応づけて描画したものとなっている。図２１は、図３の場合と比較した場合、上下を反転させた関係の特性図となっている。しかし、この場合においても、ゲート電極Ｖｇを負側から正側へ掃引することによって、ドレイン電流Ｉｄが図中点線矢印に示すように上昇する特性を第１特性Ａと称し、ゲート電圧Ｖｇを正側から負側へ掃引することによって、ドレイン電流ＩＤが実線矢印に示すように下降する特性を第２特性Ｂと称した場合、第１特性Ａは、前記第２特性Ｂに対して、ゲート電圧が大きくなる側に位置づけられるようになっている。
【００４５】
また、図２２はｐチャネル型の半導体メモリ装置のゲート電圧（書込み時、読出し時、待機時、消去時）と書込み後読み出し電流および消去後読出し電流の関係を示す図で、図５に対応づけて描画している。図２２は、図５の場合と比較した場合、左右を反転させた関係の特性図となっている。しかし、この場合においても、待機時のゲート電圧を基準として、読み出し時のゲート電圧と同じ極性のゲート電圧で読み出し電流が増加し、読み出し時のゲート電圧と逆の極性のゲート電圧で前記読み出し電流が減少するようになっている。
【００４６】
さらに、図２３は、ｐチャネル型の半導体メモリ装置において、書込み時、読出し時、待機時、消去時等を時間軸上に示すとともに、ドレイン電圧Ｖｄ、ソース電圧Ｖｓを、ゲート電圧Ｖｇとの関係で示した図で、図６と対応づけて描画している。図２３は、図６の場合と比較して、待機時のゲート電圧Ｖ_waitを基準にした場合、書込み時のゲート電圧Ｖ_write、読み出し時のゲート電圧をＶ_read、消去時のゲート電圧Ｖ_eraseの極が反転していることにある。
【実施例３】
【００４７】
上述した実施例で示した半導体メモリ装置は、薄膜トランジスタとして示したものであるが、これに限定されることはなく、半導体基板中にチャネル領域を作りこむバルクトランジスタであってもよい。
【実施例４】
【００４８】
上述した実施例で示した半導体メモリ装置は、硅素（シリコン）を半導体層としたものであるが、これに限定されることはなく、他の半導体であってもよい。
【実施例５】
【００４９】
上述した実施例で示した半導体メモリ装置を基板上に形成する場合、前記基板としては、ガラス基板、金属基板、プラスチック基板、あるいはその他の基板であってもよい。
【００５０】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００５１】
ＳＥＣ……半導体層、ＯＳ……酸化珪素膜、ＮＳ……窒素珪素膜、ＧＴ……ゲート電極、ＧＩ……ゲート絶縁膜、ＣＤ……チャネル領域、ＤＤ……ドレイン領域、ＳＤ……ソース領域、Ｅ……電荷、ＳＵＢ……基板、Ａ……半導体メモリ装置、Ｂ……半導体装置（メモリ機能を持たない）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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