(57)【要約】【課題】  小型、薄型化可能なＥＢＧ構造にて、所望の周波数帯域のバンドギャップ特性を容易に制御することができるＥＢＧ構造及び基板を提供する。【解決手段】  本発明の一実施形態に示されるＥＢＧの単位構造は、ＡＡ‘平面に形成された第１の導電体１０１と、ＡＡ’平面とは異なる平面に形成された第２の導電体（１０２．１、１０２．２）と第１の導電体１０１と隣接した第２の導電体（１０２．１、１０２.２）とを直列に接続する第３の導電体（１０３.１、１０３．２）と、第１の導電体１０１と接続されたチップコンデンサ１０４と、チップコンデンサ１０４と接続された導電層１０５を備えているので、容易にＥＢＧ構造のキャパシタンスＣを調整することができる。【選択図】  図１
2011171900.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電体と、
前記第１の導電体が形成された平面とは異なる平面に形成された複数の第２の導電体と、
前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、
接地層と接続された導電層とを備え、
前記第１の導電体と前記導電層とをコンデンサを介して接続することを特徴とするＥＢＧ構造素子。
【請求項２】
前記導電層は前記第１の導電体に近接した平面上に形成されていることを特徴とする請求項１に記載のＥＢＧ構造素子。
【請求項３】
前記導電層は前記第１の導電体と同一層に形成され、前記導電層は前記第３の導電体を収容するようにクリアランスホールが形成されていることを特徴とする請求項１に記載のＥＢＧ構造素子。
【請求項４】
前記コンデンサは端子を備えたチップコンデンサであり、少なくとも前記チップコンデンサと前記第１の導電体との接続部における前記第１の導電体の幅の長さは、前記チップコンデンサの端子の幅の長さと以下であることを特徴とする請求項２または３に記載のＥＢＧ構造素子。
【請求項５】
第１の平面に形成された複数の第１の導電体と、
前記第１の平面とは異なる平面に形成された複数の第２の導電体と、
前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、
接地層と接続された導電層と、
前記複数の第１の導電体と前記導電層とを接続するチップコンデンサとを備え、
少なくとも隣接する２つの前記チップコンデンサのキャパシタンスが異なることを特徴とするＥＢＧ構造素子。
【請求項６】
第１の平面に形成された第１の導電体と、
前記第１の平面とは異なる平面に形成された複数の第２の導電体と、
前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、
接地層と接続された導電層とを備え、
前記第１の導電体と前記導電層とを複数のチップコンデンサを介して並列に接続することを特徴とするＥＢＧ構造素子。
【請求項７】
請求項１から６に記載のＥＢＧ構造素子を少なくとも電気回路の周囲の一部に形成させたことを特徴とするプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント回路基板に関するもので、プリント回路基板上に伝播する特定周波数帯の電磁波を除去する電磁バンドギャップ構造（ＥＢＧ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｂａｎｄｇａｐ  ｓｔｒｕｃｔｕｒｅ）に関する。
【背景技術】
【０００２】
近年、映像信号を受信するアンテナやチューナーを内蔵した電子機器及び移動体通信機器は、設置、持ち運びの利便性から小型、薄型化への研究開発が進められている。これらの電子機器には、多種多様な機能を実現するためにアナログ回路やＬＳＩやメモリなどのデジタル回路など複数の電子回路が同一のプリント回路基板に搭載されている。このプリント回路基板上の複数の電子回路は互いに異なった動作周波数を有し、複数の電子回路から生じる不要電磁放射による回路間の電磁干渉が生じる。電磁干渉は信号入力部にノイズとして伝播し、受信周波数帯域の信号受信を妨害するため、ノイズ伝播を抑制する対策が必要になっている。
【０００３】
そこで、不要電磁放射に関連するノイズ対策手法の１つとして、電磁バンドギャップ構造（ＥＢＧ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｂａｎｄｇａｐ  以下「ＥＢＧ構造」という）による対策が注目を集めている。ＥＢＧ構造とは、誘電体または導体を２次元あるいは３次元的な周期構造として形成させ、特定周波数帯の電磁波及びノイズ電流の伝播を抑制する特性（バンドギャップ特性）を得るための構造をいう。新たな材料やプロセスを用いず、従来の基板設計に適用して、ノイズを防ぐことが可能なため、低コストなシールド方法として有望視されている。
【０００４】
また、ＥＢＧ構造はインダクタンスＬとキャパシタンスＣからなる共振回路の周波数帯域でインピーダンスが高くなるため、ＬおよびＣの逆数に比例するバンドギャップ特性を得ることができることが知られている。すなわち、近年のデジタル機器に必要な低周波数帯域でのバンドギャップ特性を得るためには、インダクタンスＬとキャパシタンスＣの値を高く設定することが求められる。
【０００５】
例えば特許文献１には、電流経路を２層に跨がせた配線形状を周期的に形成させたＥＢＧ構造が開示されている。低周波数帯域でのバンドギャップ特性を得るため、電流経路を２層に跨らせた配線形状にすることで、遮蔽経路を増加させ、インダクタンスＬとキャパシタンスＣの値を増加させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４４１５１号公報
【非特許文献】
【０００７】
【非特許文献１】Shawn D. Rogers,“Electromagnetic-Bandgap Layers for Broad-Band Suppression of TEM Modes in Power Planes,”IEEE TRANS. ON MICROWAVE THEORY AND TECHNIQUES, VOL. 53, NO. 8, AUG. 2005
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来技術を用い、低周波数帯域（１０ＭＨｚ〜１ＧＨｚ）のバンドギャップ特性を得るためには、より高いインダクタンスL及びキャパシタンスCの値を設定することが必要なため、高いインダクタンスＬの値を得るため、基板に対して垂直な方向に形成された導電体の長さの延長が必要になり、高いキャパシタンスＣの値を得るため、基板方向に形成された導電体面積の拡大が必要になる。この結果、ＥＢＧ構造が大型化してしまうという問題を内在している。このようにＥＢＧ構造の低帯域化と小型化とはトレードオフの関係になっている。
【０００９】
また、上述した従来技術を用い、所望の周波数帯域のバンドギャップ特性を得るためには、ＥＢＧ構造の形状自体を変え、積層プロセスを変更することが必要になり、容易に設計を変更することが不可能という問題を有している。
【００１０】
本発明は上記の課題を解決するためになされたものであり、その目的は、小型、薄型化可能な構造にて、所望の周波数帯域のバンドギャップ特性を容易に制御することができるＥＢＧ構造及び基板を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るＥＢＧ構造素子は第１の導電体と、前記第１の導電体が形成された平面とは異なる平面に形成された複数の第２の導電体と、前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、接地層と接続された導電層とを備え、前記第１の導電体と前記導電層とをコンデンサを介して接続していることを特徴としている。
【００１２】
上記の構成によれば、導電体に設けたコンデンサのキャパシタンスを容易に増減させることができ、小型な構成にて所望のバンドギャップ特性を得ることが可能であるという効果を奏する。
【００１３】
前記導電層は前記第１の導電体に近接した平面上に形成することが好ましい。
【００１４】
上記の構成では第１の導電体とコンデンサとの接続及びコンデンサと導電層との接続に、比較的短い配線または直接、接続することができ、新たな配線によるインダクタンスＬ及びキャパシタンスＣの固定値の多大な増加を妨げることができる。このため、コンデンサＣの値を変更することにより、バンドギャップ特性を容易に制御するというさらなる効果を奏する。
【００１５】
前記導電層は前記第１の導電体と同一層に形成され、前記導電層は前記第３の導電体を収容するようにクリアランスホールを形成することが好ましい。
【００１６】
上記の構成では、積層基板の最上部で第１の導電体とコンデンサ、及びコンデンサと導電層との接続を行うことができ、容易にコンデンサを交換することが可能となる。このため、多様な設計変更に対応することが可能というさらなる効果を奏する。
【００１７】
前記コンデンサとして、端子を備えたチップコンデンサを備え、少なくとも前記チップコンデンサと前記第１の導電体との接続部における前記導電パターンの幅の長さを、前記チップコンデンサの端子の幅の長さ以下となるように配置することが好ましい。
【００１８】
上記の構成では、第１の導電体を伝播するノイズ電流を確実にチップコンデンサへ伝播させることができる。このため、効率的にノイズ電流の除去が可能という効果を有する。
【００１９】
本発明に係るＥＢＧ構造素子は第１の平面に形成された複数の第１の導電体と、前記第１の平面とは異なる平面に形成された複数の第２の導電体と、前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、接地層と接続された導電層と、前記複数の第１の導電体と前記導電層とを接続するチップコンデンサとを備え、少なくとも隣接する２つの前記チップコンデンサのキャパシタンスが異なることを特徴としている。
【００２０】
上記の構成によれば、キャパシタンスの異なる少なくとも隣接する２つのコンデンサの配置により、少なくとも２つのバンドギャップ特性を兼ね備え、広範囲な周波数帯域の電磁波を抑制することが可能という効果を奏する。
【００２１】
本発明に係るＥＢＧ構造素子は、第１の平面に形成された第１の導電体と、前記第１の平面とは異なる平面に形成された複数の第２の導電体と、前記第１の導電体と隣接する前記第２の導電体とを直列に接続する第３の導電体と、接地層と接続された導電層とを備え、前記第１の導電体と前記導電層とを複数のチップコンデンサを介して並列に接続することを特徴としている。
【００２２】
上記の構成によれば、電気的に並列に接続されたチップコンデンサの組み合わせにより、広範囲のバンドギャップ特性をより効果的に制御することができるという効果を奏する。
【００２３】
本発明に係るプリント回路基板はＥＢＧ構造素子を少なくとも電気回路の周囲の一部に形成させることを特徴とする。
【００２４】
上記の構成によれば、プリント回路基板を伝播するノイズ電流が電気回路に伝播することを抑制するという効果を奏する。
【発明の効果】
【００２５】
本発明に係るＥＢＧ構造は、上述のように第１の導電体に接続されたコンデンサを備え、キャパシタンスＣの値を容易に増加させることができるため、小型、薄型化の構造を備え、かつ、低周波域のバンドギャップ特性を有するという効果を奏する。
【００２６】
また、本発明に係るＥＢＧ構造素子は、異なるキャパシタンスＣを有するコンデンサを交換するだけでＥＢＧ構造のキャパシタンスＣを調整することが可能なため、ＥＢＧ構造を形成する積層プロセスを変更することなく、容易に設計変更が可能という効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態を表わすものであり、ＥＢＧ構造の断面図を示すものである。
【図２】（ａ）、（ｂ）は各々、本発明の第１の実施形態を表わすものであり、図１に示されるＥＢＧ構造のＡＡ‘線上の平面図、及びＢＢ‘線上の平面図である。
【図３】（ａ）〜（ｄ）は本発明にＥＢＧ素子に係るものであり、図２に示されるコンデンサの詳細な平面図、（ｅ）、（ｆ）は本発明にＥＢＧ素子に係るものであり、コンデンサに３端子のチップコンデンサを配置したコンデンサの平面図である。
【図４】本発明の第１の実施形態を表わすものであり、図１に示されるＥＢＧ構造の等価回路図である。
【図５】本発明の第１の実施形態を表わすものであり、ＥＢＧ構造のシミュレーションモデル図である。
【図６】図５に示されるシミュレーションモデルに基づき解析したＥＢＧ構造の周期特性を示す図である。
【図７】図５に示されるシミュレーションモデルに基づきキャパシタンスが異なるチップコンデンサを配置して解析したＥＢＧ構造のバンドギャップ特性を示す図である。
【図８】本発明の第２の実施形態を表わすものであり、ＥＢＧ構造の断面図を示すものである。
【図９】本発明の第２の実施形態のシミュレーション結果を表わす図である。
【図１０】本発明の第３の実施形態を表わすものであり、ＥＢＧ構造の断面図を示すものである。
【図１１】（ａ）、（ｂ）は各々、本発明の第３の実施形態を表わすものであり、図１０に示されるＥＢＧ構造のＡＡ’線上の平面図、及びＢＢ’線上の平面図である。
【図１２】本発明の第３の実施形態のシミュレーション結果を表わす図であり、１つのＥＢＧ単位構造に同じキャパシタンスをもつ２つのチップキャパシタを配置したシミュレーション結果図である。
【図１３】本発明の第３の実施形態のシミュレーション結果を表わす図であり、１つのＥＢＧ単位構造に異なるキャパシタンスをもつ２つのチップキャパシタを配置したシミュレーションモデル図である。
【図１４】本発明の第４の実施形態を表わすものであり、ＥＢＧ構造素子を配置したＬＳＩ回路基板と接続されたプリント回路基板の断面図である。
【図１５】本発明の第４の実施形態を表わすものであり、ＥＢＧ構造素子を配置したプリント回路基板の断面図である。
【発明を実施するための形態】
【００２８】
〔第１の実施形態〕
本発明の第１の実施形態について図１ないし図４に基づいて説明すると以下の通りである。
【００２９】
図１は本発明の第１の実施形態によるＥＢＧ構造素子の単位構造を示す断面図である。図２ａは図１に示されたＥＢＧ構造のＡＡ’平面を示す平面図、図２ｂは図１に示されたＥＢＧ構造のＢＢ’平面を示す平面図である。
【００３０】
図１に示されるＥＢＧ構造の単位構造は、ＡＡ‘平面に形成された第１の導電体１０１と、ＡＡ’平面とは異なる平面に形成された第２の導電体（１０２．１、１０２．２）と第１の導電体１０1と隣接した第２の導電体（１０２．１、１０２.２）とを直列に接続する第３の導電体（１０３.１、１０３．２）と、第１の導電体１０１と接続されたチップコンデンサ１０４と、チップコンデンサ１０４と接続された導電層１０５が含まれる。ここで、導電層１０５は第１の導電体１０１の同一層の周囲あるいは近接層に接地層として形成される。
【００３１】
また、第１の導電体１０１が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２）が形成されたＢＢ'平面との間に誘電層１０６が介在されていてもよい。
【００３２】
ここで、第１の導電体１０１が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２）が形成されたＢＢ'平面との間に誘電層１０６が形成されている場合、誘電層１０６はスルーホールが形成され、第３の導電体（１０３．１、１０３．２）が収容される。
【００３３】
また、導電層１０５は第１の導電体１０１の近接層及び同一層に形成されることが好ましい。導電層１０５と第１の導電体１０１との距離を隔てて形成する場合、導電層１０５と第１の導電体１０１とを接続する接続配線として新たな導電体の形成が必要になり、固定値としてインダクタンスＬが生じる。このため、下限周波数の設定の際に、チップコンデンサに対する依存度が低下し、所望の周波数特性を容易に制御することが困難となる。このため、導電層１０５を第１の導電体１０１の近接層及び同一層に形成することで、固定のインダクタンスＬ及びキャパシタンスＣの発生を防ぐことが好ましい。
【００３４】
また、導電層１０５と第１の導電体１０１を同一層に形成する場合、導電層１０５はクリアランスホール１０７が形成され、第１の導電体１０１が収容される。
【００３５】
図２ａ及び図２ｂに示すＥＢＧ構造の平面図には、第１の導電体１０１と、第１の導電体１０１の周囲に導電層１０５が形成される。第１の導電体１０1の両端は第３の導電体（１０３．１、１０３．２）が形成される。第１の導電体１０１と導電層１０５はチップコンデンサ１０４を介して接続されている。
【００３６】
ここで、図面では導電体を線状の形状に記載しているが、多角形、円形、楕円形を含む任意の形状にて形成してもよい。また、図面では、第２の導電体（１０２．１、１０２．２）を同一平面上に形成させているが、異なる層に形成させてもよい。
【００３７】
図３（ａ)、（ｂ）は図２のＡＡ’平面の平面図に示されるチップコンデンサの詳細な接続部を示す平面図である。第１の導電体１０１と導電層１０５はチップコンデンサ１０４を介して接続され、第１の導電体１０１の幅sは第１の導電体１０１に接続されるチップコンデンサ１０５の端子幅ｔに比べて同一あるいは短くなるように配置されている。このため、第１の導電体１０１に流れるノイズ電流は確実にチップコンデンサ１０４に伝わり、効率的にノイズ電流の除去が可能になる。例えば図３（ｃ）  のようにチップコンデンサの端子を配置した場合、第１の導電体を流れるノイズ電流はチップコンデンサの端子を迂回し、抑制されることなく隣接したＥＢＧ素子へ伝播される。このため、第１の導電体１０１の幅ｓは第１の導電体１０１に接続されるチップコンデンサ１０４の端子幅tに比べて同一あるいは短くなるように配置されることが好ましい。
【００３８】
ここで、チップコンデンサ１０４が接続される端子幅は第１の導電体１０１の幅に対して全範囲にわたり長くなるように配置する必要はない。例えば、図３（ｄ）の導電層１０５のようにチップコンデンサ１０４の接続部分の幅だけを短くさせた構成としてもよい。
【００３９】
また、より好ましくは図３（ｅ）のように、チップコンデンサとして三端子のチップコンデンサを配置することがよい。三端子のチップコンデンサを配置することで、ノイズ電流をより確実にチップコンデンサへ伝える電流経路を形成することが可能である。また、三端子のチップコンデンサはノイズ電流が接地層へ流れる電流経路を増加させるため、固定値としてのインダクタンスＬをより低く抑えることが可能であり、バンドギャップ特性の制御が容易である。
【００４０】
ここで三端子のコンデンサは貫通コンデンサと呼ばれるチップコンデンサを配置するため、図３（ｆ）のような第１の導電体１０１の形状にしてもよい。図３（ｆ）の第１の導電体１０１は物理的に分離されており、分離された２つの第１の導電体を貫通コンデンサにより接続する。第１の導電体１０１に接続された貫通コンデンサは、接続配線を介し導電層１０５と接続される。このため、ノイズ電流の電流経路は貫通コンデンサ内を貫通する経路となるため、確実にチップコンデンサ内へ伝播させることが可能である。
【００４１】
本発明の第１の実施形態の構造は、周期的な導電体を流れる電流経路（第２の導電体１０２．１→第３の導電体１０３．１→第１の導電体１０１→第３の導電体１０３．２→第２の導電体１０２．２→）と、第１の導電体１０１に接続されたチップコンデンサ１０４の端子を経由して導電層１０５に電流が流れる電流経路（第１の導電体１０１→チップコンデンサ１０４→導電層１０５）とをもつ。上記に示す本発明の第１の実施形態の単位構造を周期的に配列させることで、バンドギャップ特性が顕著に表れる。
【００４２】
図４は本発明の第１の実施形態によるＥＢＧ構造の単位構造を回路モデルとして示した等価回路図である。Ｃ０は単位構造の電流経路のキャパシタンス（第２の導電体１０２．１→第３の導電体１０３．１→第１の導電体１０１→第３の導電体１０３．２→第２の導電体１０２．２）、Ｌ０は単位構造の電流経路のインダクタンス（電流経路を２つに分割しＬ０/２として表現）、Ｃ１はチップコンデンサがもつキャパシタンス、Ｌ１はチップコンデンサがもつ寄生インダクタンスである。
【００４３】
本発明の第１の実施形態のＥＢＧ構造は上記単位構造を周期的に配列させることでバンドギャップ特性を有し、以下の上限周波数、下限周波数及び共振周波数を数式として表わすことができる。すなわち、第１の実施形態のバンドギャップ特性は下限周波数と上限周波数との間の周波数帯域の電磁波を抑制する特性であるといえる。
【００４４】
【数１】
2011171900.tif 000003
【００４５】
【数２】
2011171900.tif 000004
【００４６】
【数３】
2011171900.tif 000005
【００４７】
ここでプリント回路基板上に生じる不要電磁放射による電磁波は、複数の回路間の干渉により複合的に生じるため、プリント回路基板ごとに一定の周波数帯域を有していない。このため、多種多様な電磁波の抑制には、ＥＢＧ構造の上限周波数及び下限周波数の制御が必要であるが、本発明の第１の実施形態はチップコンデンサ１０４を交換することが可能なため、上記の式を満たす所望のバンドギャップ特性をもつＥＢＧ構造を容易に形成することが可能である。
【００４８】
ここで、より精密な上限周波数及び下限周波数の制御を行うためには、値の設定変更が可能なチップコンデンサ１０４のキャパシタンスＣ１に及びインダクタンスＬ１に依存させることが必要である。このため、固定値をもつ新たな接続配線によるインダクタンスＬ及びキャパシタンスＣの発生を防ぐため、導電層１０５と第１の導電体１０１は近接して配置されることが好ましい。
【００４９】
図５は本発明の第１の実施形態のシミュレーション解析に適用したシミュレーションモデル図である。第１の実施形態に表わされるＥＢＧの単位構造を周期的に配列し、配列方向に信号を伝播させることができる。
【００５０】
図６は本発明の第１の実施形態によるＥＢＧの単位構造の周期特性を図５に示されるシミュレーションモデルに基づき解析したグラフである。Ｘ軸に周波数（ＧＨｚ）、Ｙ軸に減衰量（ｄｂ）をとり、ＥＢＧの単位構造を周期的に１つから５つまで配列した際の比較を示したものである。シミュレーションには図４の等価回路で示されるキャパシタンス及びリアクタンスとして以下の値を適用した。Ｃ０＝１０ｐＦ、Ｌ0＝１．４ｎ、Ｃ１＝０．１μＦ、Ｌ１＝０．４５ｎＨ。
【００５１】
図６を参照すると単位構造の周期数が増加するにともない、減衰量の絶対値が増加する傾向を確認することができる。
【００５２】
図７は本発明の第１の実施形態によるＥＢＧ構造で、異なるキャパシタンスＣをもつチップコンデンサを配置した場合のバンドギャップ特性を図４に示されるシミュレーションモデルに基づき解析したグラフである。ＥＢＧの単位構造を５つ配列させ、チップコンデンサのキャパシタンスＣを１０００ｐ〜０．１μＦに変化させたときのバンドギャップ特性の変化を示しており、コンデンサのキャパシタンスＣを大きくするにつれ、低周波域側に下限周波数がシフトしていることを示している。
【００５３】
上述より、本発明の第１の実施形態に設けられたチップコンデンサのキャパシタンスＣを変化させることにより、所望のバンドギャップ特性を得ることが確認できる。
【００５４】
〔第２の実施形態〕
本発明の第２の実施形態について図８に基づいて説明すると以下の通りである。
【００５５】
図８は本発明の第２の実施形態によるＥＢＧ構造の単位構造を示す断面図である。図８に示されるＥＢＧ構造の単位構造は第１の平面であるＡＡ‘平面に形成された第１の導電体（１０１．１、１０１．２）と、ＡＡ’平面とは異なる平面に形成された第２の導電体（１０２．１、１０２．２、１０２．３）と第１の導電体（１０１．１、１０１．２）と隣接した第２の導電体（１０２．１、１０２．２、１０２．３）とを直列に接続する第３の導電体（１０３.１、１０３．２）と、第１の導電体（１０１．１、１０１．２）と接続されたチップコンデンサ（１０４．１、１０４.２）と、チップコンデンサ（１０４．１、１０４.２）と接続された導電層１０５が含まれる。ここで、隣接して配置されたチップコンデンサ（１０４．１）のキャパシタンスとチップコンデンサ（１０４.２）のキャパシタンスは異なるように配置される。導電層１０５は第１の導電体（１０１．１、１０１．２）の同一層の周囲あるいは近接層に接地層として形成される。
【００５６】
また、第１の導電体（１０１．１、１０１．２）が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２、１０２．３）が形成されたＢＢ'平面との間に誘電層１０９が介在されていてもよい。ここで、第１の導電体（１０１．１、１０１．２）が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２、１０２．３）が形成されたＢＢ'平面との間に誘電層１０６が形成されている場合、誘電層１０６はスルーホールが形成され、第３の導電体（１０３．１、１０３．２）が収容される。
【００５７】
ここで、第２の実施形態は、第１の実施形態のＥＢＧの単位構造を隣接して２つ配置したものと考えてもよいため、詳細な説明は省略するが、導電体の形状、大きさ、配置される層をそれぞれ任意に異ならせてもよい。また、図面では第２の導電体（１０２．１、１０２．２、１０２．３）を同一平面上に形成させているが、それぞれ異なる層に形成させてもよい。また、導電層１０５及び誘電層１０６の形成も第１の実施形態と同一であるため、詳細な説明は省略するが、隣接する導電体の形成にともない、導電層を多層構造にしてもよいことはいうまでもない。
【００５８】
ここで第１の実施形態と同様であるためチップコンデンサを介して接続する第１の導電体（１０１．１、１０１．２）と導電層１０５の詳細説明は省略するが、それぞれのチップコンデンサを図３（ａ）から（ｆ）と同様に配置してよく、チップコンデンサの接続部において、第１の導電体（１０１．１、１０１．２）の幅をチップコンデンサの端子幅以下となるように配置することが好ましい。
【００５９】
図９は本発明の第２の実施形態と第１の実施形態とが有するバンドギャップ特性を比較したシミュレーションの結果を示す図である。ここで、図９に用いたシミュレーションモデルは、図５に用いたシミュレーションモデルと同一であり、ＥＢＧの単位構造を５つ配列させてシミュレーションを行った。第１の実施形態のシミュレーションは、キャパシタンスＣの値が０．１μＦのチップコンデンサを５つ配列させた。第２の実施形態のシミュレーションは、キャパシタンスＣの値が０．１μＦの３つのチップコンデンサとキャパシタンスＣの値が１００ｐＦの２つのチップコンデンサとを交互に配列させた。すなわち第２の実施形態を示すＥＢＧ構造素子のチップキャパシタは０．１μＦ、１００ｐＦ、０．１μＦ、１００ｐＦ、０．１μＦの順に配列されている。
【００６０】
図９を参照すると、０．１μＦと１００ｐＦのチップキャパシタを隣接して配置した第２の実施形態のシミュレーションモデルは上限周波数が低周波数帯域にシフトしていることが確認できる。また、第１の実施形態と第２の実施形態の下限周波数のシフトは見られなかった。
【００６１】
すなわち、第２の実施形態のＥＢＧ構造は、第１のチップコンデンサを含むＥＢＧの単位構造によるバンドギャップ特性と、第２のチップコンデンサを含むＥＢＧの単位構造によるバンドギャップ特性を兼ね備え、多種多様な電磁波の抑制が可能という効果を奏する。
【００６２】
ここで、第２の実施形態は、キャパシタンスＣが異なる２種類のチップコンデンサを隣接して配置した構造をＥＢＧの単位構造としているが、キャパシタンスＣが異なる３種類以上のチップコンデンサを隣接して任意に配置した構造をＥＢＧの単位構造としてもよい。例えば、ＥＢＧの単位構造に配置されるキャパシタンスＣの異なるコンデンサをそれぞれＣ１、Ｃ２、Ｃ３とした場合、Ｃ１、Ｃ２、Ｃ３、Ｃ１、Ｃ２、Ｃ３、Ｃ１・・・の周期配列やＣ１、Ｃ３、Ｃ２、Ｃ１、Ｃ３、Ｃ２、Ｃ１・・・の周期配列としてもよい。
【００６３】
また、周期配列は、必ずしも異なるキャパシタンスＣを隣接して配置する必要はない。すなわち、上記コンデンサＣ１が配置されるＥＢＧの単位構造を少なくとも隣接して２つ以上配置したＥＢＧ構造素子のグループと上記コンデンサＣ２が配置されるＥＢＧの単位構造を少なくとも隣接して２つ以上配置したEBG構造素子のグループとを含むような周期配列にしてもよい。例えば、Ｃ１、Ｃ１、Ｃ１、Ｃ２、Ｃ２、Ｃ２、Ｃ１、Ｃ１・・・の周期配列や、Ｃ１、Ｃ１、Ｃ１、Ｃ３、Ｃ３，Ｃ３、Ｃ２、Ｃ２、Ｃ２、Ｃ１、Ｃ１・・・の周期配列としてもよい。
【００６４】
〔第３の実施形態〕
本発明の第３の実施形態について、図１０及び図１１に基づいて説明すると以下の通りである。
【００６５】
図１０は本発明の第３の実施形態によるＥＢＧ構造素子の単位構造を示す断面図である。図１１ａは図１０に示されたＥＢＧ構造のＡＡ’平面を示す平面図、図１１ｂは図１０に示されたＥＢＧ構造のＢＢ’平面を示す平面図である。
【００６６】
図１０に示されるＥＢＧ構造の単位構造は第１の平面であるＡＡ’平面に形成された第１の導電体１０１とＡＡ’平面とは異なる平面に形成された第２の導電体（１０２．１、１０２．２）と、第１の導電体１０１と隣接した第２の導電体（１０２．１、１０２.２）とを直列に接続する第３の導電体（１０３.１、１０３．２）と、第１の導電体１０１と並列に接続された少なくとも２つのチップコンデンサ（１０４．１、１０４．２）と、チップコンデンサ（１０４．１、１０４．２）と接続された導電層１０５が含まれる。
【００６７】
ここで、導電層１０５は第１の導電体１０１の同一層の周囲あるいは近接層に接地層として形成される。
【００６８】
また、第１の導電体１０１が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２）が形成されたＢＢ'平面との間に誘電層１０６が介在されていてもよい。
【００６９】
ここで、第１の導電体１０１が形成されたＡＡ'平面と第２の導電体（１０２．１、１０２．２）が形成されたＢＢ'平面との間に誘電層１０６が形成されている場合、誘電層１０６はスルーホールが形成され、第３の導電体（１０３．１、１０３．２）が収容される。
【００７０】
また、導電層１０５は第１の導電体１０１の近接層及び同一層に形成されることが好ましい。導電層１０５と第１の導電体１０１との距離を隔てて形成する場合、接続配線として新たな導電体の形成が必要になり、固定値としてインダクタンスＬが生じる。このため、下限周波数の設定の際に、チップコンデンサに対する依存度が低下し、所望の周波数特性を容易に制御することが困難となる。このため、導電層１０５を第１の導電体１０１の近接層及び同一層に形成することで、固定のインダクタンスＬ及びキャパシタンスＣの発生を防ぐ。
【００７１】
また、導電層１０５と第１の導電体１０１を同一層に形成する場合、導電層１０５はクリアランスホール１０７が形成され、第１の導電体１０１が収容される。
【００７２】
図１１ａ及び図１１ｂに示されるＥＢＧ構造の平面図には、第１の導電体１０１と、第１の導電体１０１の周囲に導電層１０５が形成されている。第１の導電体１０１の両端は第３の導電体（１０３．１、１０３．２）が形成される。第１の導電体１０１と導電層１０５はチップコンデンサ１０４を介して接続されている。
【００７３】
ここで、導電体は、図面では線状の形状が記載されているが、多角形、円形、楕円形を含む任意の形状により形成してもよい。また、図面では、説明のため、複数の第２の導電体（１０２．１、１０２．２）を同一平面上に形成させているが、異なる層に形成させてもよい。
【００７４】
ここで第１の実施形態の記載と同様であるため、チップコンデンサを介して接続する第１の導電体と導電層の詳細説明は省略するが、それぞれのチップコンデンサを図３（ａ）から（ｆ）と同様に配置してよく、チップコンデンサの接続部において、第１の導電体１０１の幅をチップコンデンサの端子幅以下となるように配置することが好ましい。
【００７５】
図１２及び図１３は本発明の第３の実施形態と第１の実施形態が有するバンドギャップ特性を比較するシミュレーションの結果を示す図である。
【００７６】
図１２は１つのＥＢＧの単位構造に同じキャパシタの値をもつ２つのチップコンデンサを配置した第３の実施形態と第１の実施形態とのバンドギャップ特性を比較したシミュレーション結果の図である。図１２に用いた第３の実施形態のシミュレーションモデルは図５に用いたシミュレーションモデルと同一であり、ＥＢＧの単位構造を５つ配列させた。第１の実施形態のシミュレーションは、キャパシタ０．１μＦの値をもつチップコンデンサを５つ配列させた。第３の実施形態のシミュレーションは、１つのＥＢＧの単位構造に同じキャパシタ０．１μＦの値をもつチップコンデンサを並列に２つ接続し、上記単位構造を隣接して５つ配列させた。
【００７７】
図１３に用いた第３の実施形態のシミュレーションモデルは図５に用いたシミュレーションモデルと同一であり、ＥＢＧの単位構造を５つ配列させた。第１の実施形態のシミュレーションは図１２と同様にキャパシタ０．１μＦの値をもつチップコンデンサを５つ配列させた。第３の実施形態のシミュレーションは、１つのＥＢＧの単位構造にキャパシタンス０．１μＦの値をもつ１つのチップキャパシタとキャパシタンス１００ｐＦの値を持つ１つのチップキャパシタとを並列に接続させ、上記単位構造を隣接して５つ配列させた。
【００７８】
図１２を参照すると、１つの単位構造に２つの同じキャパシタＣのコンデンサを配置したシミュレーションモデルは、上限周波数が高くなることが確認できる。
【００７９】
図１３を参照すると、１つの単位構造に異なるキャパシタＣの値のコンデンサを使用したシミュレーションモデルは、より広範囲な周波数帯域を形成するだけでなく、反共振周波数が表れていることが確認できる。また、通過帯域の周波数はキャパシタＣの低い値をもつチップコンデンサ１００ｐＦの共振周波数に依存し、下限周波数はキャパシタＣの高い値のチップコンデンサ０．１μＦの値に依存していることが確認できる。すなわち、配列されるチップコンデンサのキャパシタＣの値を変更することにより、より広範囲な周波数帯域をもつだけでなく、所望のバンドギャップ特性の制御が可能である。
【００８０】
第３の実施形態のＥＢＧ構造は、並列に接続されたチップコンデンサの組み合わせにより、多種多様な電磁波を抑制するため、より広範囲な周波数帯域をもつバンドギャップ特性を得ることができる。
【００８１】
〔第４の実施形態〕
本発明の第４の実施形態について、図１４及び図１５に基づいて説明すると以下の通りである。
【００８２】
図１４及び図１５は本発明の第１から第３の実施形態に係るＥＢＧ構造素子を形成したプリント回路基板の断面図である。
【００８３】
図１４はプリント回路基板１０８上に接続部１０９により接続されたＬＳＩ回路基板１１０を配置し、ＬＳＩ回路基板１１０上にＬＳＩ１１１を設置する。ＬＳＩ回路基板１１０のＬＳＩ１１１の周囲にＥＢＧ構造素子１１２を形成する。このため、プリント回路基板を伝播するノイズ電流がＬＳＩへ伝播することを抑制することができる。
【００８４】
図１５はプリント回路基板１０８上に接続部１０９を介してＬＳＩ１１１を配置する。プリント回路基板１０８のＬＳＩ１１１の周囲にＥＢＧ構造素子１１２を形成する。このため、プリント回路基板を伝播するノイズ電流がＬＳＩへ伝播することを抑制することができる。
【００８５】
ここで、図１４、及び図１５のＥＢＧ構造素子の配置はＬＳＩの全周囲にわたって配置する必要はなく、ノイズ電流の経路を遮断できるＬＳＩの周囲の一部に形成させてもよい。また、ＥＢＧの単位構造の周期数はノイズ電流に応じて、適宜、変更してよい。
【００８６】
図１４及び図１５ではＬＳＩを配置した一実施例を記載しているが、電気的なノイズ伝播の抑制が必要な電気回路の周囲または周囲の一部に形成させてもよい。
【００８７】
本発明は上述した各実施形態に限定されるものではなく請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８８】
本発明によれば、ＥＢＧ構造のサイズに関わらず、チップコンデンサのキャパシタンスＣを変化させることができるので、電磁ノイズが発生するあらゆる電子機器及び基板に利用することができる。
【符号の説明】
【００８９】
１０１、１０１．１、１０１．２  第１の導電体
１０２．１、１０２．２ 、１０２．３  第２の導電体
１０３．１、１０３．２  第３の導電体  
１０４、１０４．１、１０４．２  チップコンデンサ
１０５  導電層
１０６  誘電層
１０７  クリアランスホール
１０８  プリント回路基板
１０９  接続部
１１０  ＬＳＩ回路基板
１１１  ＬＳＩ
１１２  ＥＢＧ構造素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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