(57)【要約】【課題】  インダクター配線のインピーダンスの低減と、インダクター配線と基板等との間に形成される寄生容量の低減とを共に実現する。【解決手段】  多層配線を利用して基板上に構成されるインダクターは、第ｎ層の導体層ＭＥ（ｎ）により形成される第１インダクター配線１００と、第１インダクター配線１００と電気的に接続される、第（ｎ＋α）層（αは、１以上の整数）の導体層ＭＥ（ｎ＋１）により形成される第２インダクター配線２００と、を有し、第１インダクター配線１００にはスリットが設けられておらず、第２インダクター配線２００には、第２インダクター配線の延在方向に沿う少なくとも一つのスリットＳＬ１が設けられている。【選択図】  図１
2011096932.tif 000002
【特許請求の範囲】
【請求項１】
多層配線を利用して基板上に構成されるインダクターであって、
第ｎ層の導体層により形成される第１インダクター配線と、
前記第１インダクター配線と電気的に接続される、第（ｎ＋α）層（αは、１以上の整数）の導体層により形成される第２インダクター配線と、
を有し、
前記第１インダクター配線にはスリットが設けられておらず、前記第２インダクター配線には、前記第２インダクター配線の延在方向に沿う少なくとも一つのスリットが設けられていることを特徴とするインダクター。
【請求項２】
請求項１記載のインダクターであって、
前記第１インダクター配線と前記第２インダクター配線との間には層間絶縁層が形成されており、
前記層間絶縁層には、少なくとも一つの孔および少なくも一つ溝の少なくとも一方が設けられており、
前記少なくとも一つの孔および少なくも一つ溝の少なくとも一方にコンタクト用導体が埋め込まれてコンタクト部が形成され、
前記第１インダクター配線と前記第２インダクター配線は、前記コンタクト部によって電気的に接続されることを特徴とするインダクター。
【請求項３】
請求項１記載のインダクターであって、
前記第２インダクター配線の延在方向に沿う少なくとも一つのスリットによって前記第２インダクター配線が複数の第２インダクター配線領域に分割され、前記複数の第２インダクター配線領域は、第１の第２インダクター配線領域および第２の第２インダクター配線領域を含み、
前記第１インダクター配線と前記第２インダクター配線との間には層間絶縁層が形成されており、
前記層間絶縁層には、前記第１インダクター配線および前記第２インダクター配線の延在方向に沿って、第１溝および第２溝を含む少なくとも２つの溝が形成されており、前記少なくとも２つの溝のうちの前記第１溝にはコンタクト用導体が埋め込まれることによって第１コンタクト部が形成されており、前記第２溝にはコンンタクト用導体が埋め込まれることによって第２コンタクト部が形成されており、
前記第１インダクター配線と、前記第１の第２インダクター配線領域とが前記１コンタクト部によって接続され、
前記第１インダクター配線と、前記第２の第２インダクター配線領域とが前記２コンタクト部によって接続される、
ことを特徴とするインダクター。
【請求項４】
請求項１〜請求項３のいずれかに記載のインダクターであって、
前記第１インダクター配線および前記第２インダクター配線に電気的に接続される、第（ｎ＋α＋β）層（βは１以上の整数）の導体層により形成される第３インダクター配線を有し、前記第３インダクター配線には、前記第３インダクター配線の延在方向に沿う、少なくとも一つのスリットが設けられていることを特徴とするインダクター。
【請求項５】
請求項３記載のインダクターであって、
前記第１インダクター配線および前記第２インダクター配線に電気的に接続される、第（ｎ＋α＋β）層（βは１以上の整数）の導体層により形成される第３インダクター配線を有し、前記第３インダクター配線には、前記第３インダクター配線の延在方向に沿う少なくとも一つのスリットが設けられており、
前記第３インダクター配線の延在方向に沿う少なくとも一つのスリットによって前記第３ンダクター配線が複数の第３インダクター配線領域に分割され、前記複数の第３インダクター配線領域は、第１の第３インダクター配線領域および第２の第３インダクター配線領域を含み、
前記第２インダクター配線と前記第３インダクター配線との間には層間絶縁層が形成されており、
前記第２インダクター配線と前記第３インダクター配線との間の層間絶縁層には、前記第１インダクター配線、前記第２インダクター配線および前記第３インダクター配線の延在方向に沿って、第３溝および第４溝を含む少なくとも２つの溝が形成されており、前記第３溝および前記第４溝を含む少なくとも２つの溝のうちの前記第３溝にはコンタクト用導体が埋め込まれることによって第３コンタクト部が形成されており、前記第４溝にはコンンタクト用導体が埋め込まれることによって第４コンタクト部が形成されており、
前記第１の第２インダクター配線領域と、前記第１の第３インダクター配線領域とが前記３ンタクト部によって接続され、
前記第２の第２インダクター配線領域と、前記第２の第３インダクター配線領域とが前記４コンタクト部によって接続される、
ことを特徴とするインダクター。
【請求項６】
請求項１〜請求項５のいずれかに記載のインダクターと、前記インダクターに接続される、能動素子を含む回路と、を有することを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクターおよび集積回路装置等に関する。
【背景技術】
【０００２】
基板上に形成されるオンチップインダクターのＱ値（クオリティファクター）を向上させるために、インダクター配線として、異なる階層の配線同士を接続したスタック配線を利用する技術は、例えば、特許文献１に記載されている。また、階層の異なるインダクター配線同士を接続するために、層間絶縁膜の溝に埋め込まれた導体を利用する技術は、特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４７７１８号公報
【特許文献２】特開２００４−１１９４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オンチップインダクターが、高周波信号を取り扱う回路において使用される場合には、インダクター配線における表皮効果（高周波信号のほとんどは配線の表面を流れるという効果）を考慮したインダクター設計が必要となる。また、インダクターにおける寄生容量の低減も重要な課題である。
【０００５】
上述の従来技術では、高周波電流の表皮効果を考慮したインダクター配線のインピーダンスの低減と、インダクター配線と基板等との間に形成される寄生容量の低減とを含めて、総合的に考察するという視点がない。
【０００６】
本発明の少なくとも一つの態様によれば、インダクター配線のインピーダンスの低減と、インダクター配線と基板等との間に形成される寄生容量の低減とを併せて実現することができる。
【課題を解決するための手段】
【０００７】
（１）本発明のインダクターの一態様は、多層配線を利用して基板上に構成されるインダクターであって、第ｎ層の導体層により形成される第１インダクター配線と、前記第１インダクター配線と電気的に接続される、第（ｎ＋α）層（αは、１以上の整数）の導体層により形成される第２インダクター配線と、を有し、前記第１インダクター配線にはスリットが設けられておらず、前記第２インダクター配線には、前記第２インダクター配線の延在方向に沿う少なくとも一つのスリットが設けられている。
【０００８】
高周波信号のほとんどは、表皮効果によって、インダクター配線の表面を流れることから、インダクター配線のインピーダンス低減には、インダクター配線の表面積を増加させること（つまり、高周波信号の伝達路の実効的な断面積を増加させること）が重要である。インダクター配線の表面積の増大のためには、インダクター配線にスリット（隙間、割れ目、切り欠き、広義には開口部）を設けることが有効である。スリットを設けると、配線の厚み方向に沿って延在する新たな表面が形成されることから、インダクター配線の表面積が増大し、高周波信号に対する配線抵抗（実効的な配線抵抗）を低減することができる。
【０００９】
但し、配線の厚み方向に沿って延在する新たな表面と基板等との間に寄生容量が形成されると、寄生容量の容量値が増大する。特に、インダクター配線の配線抵抗を低減するために配線の厚みを厚くしている場合（配線の高さが高い場合）には、寄生容量の容量値の増加が無視できなくなる。寄生容量の容量値の増大は、Ｑ値の低下の原因となり、また、例えば、インダクターを用いて構成される共振回路の共振周波数の変動要因ともなり得る。例えば、インダクターが、無線受信機のアナログフロントエンドに設けられるＬＮＡ（ローノイズアンプ）の負荷としてのＬＣ共振回路に利用されるとする。インダクターの寄生容量の容量値が大きくなると、共振回路の共振の鋭さが鈍化し、また、共振周波数（共振ピーク）が設計値（所望値）からずれる場合もある。したがって、インダクター配線にスリットを設けて配線の表面積を増やした場合に、その一方で、インダクター配線の寄生容量が増大した場合に、配線の表面積の増大によるＱ値の増大という好ましい効果が、寄生容量の増加によるＱ値の減少や共振ピークの変動という好ましくない効果によって相殺され、場合によっては、その好ましくない効果の方が上回ってしまう場合もあり得る。
【００１０】
そこで、本態様では、電気的に接続された、第ｎ層配線（下層配線：基板側の配線）である第１インダクター配線および第（ｎ＋α）層配線（上層配線：基板から遠い側の配線）である第２インダクター配線によって、インダクター（例えば、ループ状インダクターやスパイラルインダクター等）を構成する場合に、下層の第ｎ層配線にはスリットを設けず、上層の第（ｎ＋α）層配線にスリットを設ける。仮に、下層の第ｎ層配線にもスリットを設けたとすると、上層の（ｎ＋α）層配線における、配線の厚さ方向に沿う内側の側面（スリット側に露出する縦方向の面）と、基板等との間に大きな容量が形成され、寄生容量が増大する可能性が高いことから、下層の第ｎ層配線（第１インダクター配線）には、スリットを設けない。つまり、ＲＦ回路における上層配線である第２インダクター配線の厚みは厚く設定されており、また、第２インダクター配線には、スリットが設けられることから、第２インダクター配線の厚み方向に沿って延在する内側の側面（つまりスリット側に露出する縦の表面）の面積はかなり大きくなる。このような状況で、下層配線である第１インダクター配線にスリットを設けると、そのスリットを介して、基板等と第２インダクター配線の厚み方向に沿って延在する内側の側面（スリット側に露出する縦の表面）との間に大きな寄生容量が形成されてしまう（つまり、大きな寄生容量が見えてしまう）。この大きな寄生容量を見えなくするために（つまり、大きな寄生容量を顕在化させないために）、下層配線である第１インダクターにはスリットを設けない。また、下層配線である第１インダクター配線にスリットを設けないことによって、第１インダクター配線の厚み方向に沿って延在する表面が新たに形成されないことから、基板等との間に新たな寄生容量が生じることもない。この点でも、寄生容量の増大が抑制される。
【００１１】
一方、上層の第２インダクター配線についてスリットを設けた場合、そのスリットを設けたことによって新たに生じる縦方向の導体表面（縦の表面）と、その下に位置する第１インダクター配線との間に寄生容量が生じ得るが、インダクター配線は相互に電気的に接続されて同電位であることから、その寄生容量は電荷を蓄積することができず、よって無視することが可能である。
【００１２】
なお、下層のインダクター配線の底面と基板等との間、あるいは、下層のインダクター配線の外側の側面と基板等のとの間、あるいは、上層のインダクター配線の外側の側面と基板等との間においても寄生容量は生じ得るが、これらの寄生容量はスリットの形成とは関係のない寄生容量（複数層の導体層を利用した多層インダクターならば当然に生じる寄生容量）であり、このような寄生容量については、デバイス設計やレイアウト設計、プロセス設計等の工夫によって、寄生値を許容範囲に収めることができることから、特に問題とならない。
【００１３】
このように、本態様のインダクターでは、スリットを設けることに伴う寄生容量の増大という好ましくない効果は生じず、したがって、上層の第２インダクター配線にスリットを設けたことによる、インダクター配線の表面積を増やす好ましい効果のみが得られる。つまり、本態様のインダクターでは、配線インピーダンスの低下によるＱ値を増大させる効果が得られ、その一方、寄生容量に起因するＱ値の低下やＬＣ共振回路等における共振周波数（共振ピーク）の変動といった好ましくない効果は生じず、よって、オンチップインダクターの性能を向上させることができる。
【００１４】
（２）本発明のインダクターの他の態様では、前記第１インダクター配線と前記第２インダクター配線との間には層間絶縁層が形成されており、前記層間絶縁層には、少なくとも一つの孔および少なくも一つ溝の少なくとも一方が設けられており、前記少なくとも一つの孔および少なくも一つ溝の少なくとも一方にコンタクト用導体が埋め込まれてコンタクト部が形成され、前記第１インダクター配線と前記第２インダクター配線は、前記コンタクト部によって電気的に接続される。
【００１５】
第１インダクター配線と第２インダクター配線との接続のためのコンタクト部としては、例えば、少なくとも一つの孔（コンタクトホールやスルーホール等）に埋め込まれているコンタクト用導体（例えばコンタクトプラグ）を用いることができ、また、少なくも一つ溝（例えば、第１インダクター配線および第２インダクター配線のパターンの少なくとも一部分と重なるような平面パターンをもつ溝）に埋め込まれているコンタクト用導体（例えば、壁状の断面をもつコンタクトプラグ）を用いることができる。少なくとも一つの孔に埋め込まれているコンタクト用導体と、少なくとも一つの溝に埋め込まれているコンタクト用導体とを併用することもでき、各々のいずれかを単独で使用することできる。
【００１６】
複数のコンタクト導体（コンタクトプラグ）を用いること、あるいは、溝に埋め込まれているコンタクト用導体（壁状の断面をもつコンタクトプラグ）を用いることは、第１インダクター配線と第２インダクター配線とのコンタクト部におけるインピーダンスを下げる効果があり、また、コンタクト部の表面積を増やして、高周波信号の通過領域を増大させるという効果（表皮効果による実効インピーダンスの低減効果）も有している。
【００１７】
（３）本発明のインダクターの他の態様では、前記第２インダクター配線の延在方向に沿う少なくとも一つのスリットによって前記第２インダクター配線が複数の第２インダクター配線領域に分割され、前記複数の第２インダクター配線領域は、第１の第２インダクター配線領域および第２の第２インダクター配線領域を含み、前記第１インダクター配線と前記第２インダクター配線との間には層間絶縁層が形成されており、前記層間絶縁層には、前記第１インダクター配線および前記第２インダクター配線の延在方向に沿って、第１溝および第２溝を含む少なくとも２つの溝が形成されており、前記少なくとも２つの溝のうちの前記第１溝にはコンタクト用導体が埋め込まれることによって第１コンタクト部が形成されており、前記第２溝にはコンンタクト用導体が埋め込まれることによって第２コンタクト部が形成されており、前記第１インダクター配線と、前記第１の第２インダクター配線領域とが前記１コンタクト部によって接続され、前記第１インダクター配線と、前記第２の第２インダクター配線領域とが前記２コンタクト部によって接続される。
【００１８】
本態様では、第２インダクター配線には少なくとも一つのスリットが設けられ、少なくとも一つのスリットによって第２インダクター配線が複数の第２インダクター配線領域に分割される。複数の第２インダクター配線領域は、第１の第２インダクター配線領域および第２の第２インダクター配線領域を含む。そして、第１の第２インダクター配線領域と第１インダクター配線との間には第１コンタクト部が設けられ、第２の第２インダクター配線領域と第１インダクター配線との間には第２コンタクト部が設けられる。
【００１９】
第１コンタクト部および第２コンタクト部としては、例えば、第１インダクター配線および第２インダクター配線の延在方向に沿う溝（例えば、第１インダクター配線および第２インダクター配線の平面パターンの少なくとも一部分と重なるような平面パターンをもつ溝であり、スパイラルインダクターの渦巻きパターンと同一のパターンの溝であってもよい：連続した一本の溝であってもよく、複数の溝（または孔）が、所定間隔で設けられる構造であってもよい）に埋め込まれているコンタクト用導体（コンタクトプラグ：例えば、壁状の断面をもつコンタクトプラグ）を用いることができる。
【００２０】
本態様によれば、第１インダクター配線と第２インダクター配線とを接続するコンタクト部における接触面積が増えることからコンタクト部のインピーダンスを低下させることができ、また、コンタクト部の表面積を効果的に増大させて、コンタクト部における高周波信号の通過領域を増大させるという効果（表皮効果による実効インピーダンスの低減効果）も得ることができる。
【００２１】
（４）本発明のインダクターの他の態様では、前記第１インダクター配線および前記第２インダクター配線に電気的に接続される、第（ｎ＋α＋β）層（βは１以上の整数）の導体層により形成される第３インダクター配線を有し、前記第３インダクター配線には、前記第３インダクター配線の延在方向に沿う、少なくとも一つのスリットが設けられている。
【００２２】
本態様では、第１インダクター配線（第ｎ層配線）、第２インダクター配線（第（ｎ＋α）層配線）に加えて、第２インダクター配線よりも上層の第３インダクター配線（第（ｎ＋α＋β）層配線）を設ける。第３インダクター配線（第（ｎ＋α＋β）層配線）には、少なくとも一つのスリットが設けられる。第３インダクター配線（第（ｎ＋α＋β）層配線）にスリットが設けられることによって、その第（ｎ＋α＋β）層配線（第３インダクター配線）に新たに生じた、配線の厚み方向に延在する表面を一極とし、下層配線である第（ｎ＋α）層配線（第２インダクター配線）を他極とする寄生容量が生じるが、第２インダクター配線と第３インダクター配線は電気的に接続されていることから同電位であり、よって無視することができる。よって、本態様では、３層のインダクター配線を用いることよって、スリットを設けることによる配線の表面積の増大の効果がさらに促進され、表皮効果による高周波信号の通過領域の拡大による実効的な配線インピーダンス（高周波信号に対する配線インピーダンス）の低減の効果が高まる。多層化を促進して、より多くのインダクター配線を用いることによって、実効的な配線インピーダンスの低減を促進することができる。
【００２３】
本態様のインダクターでは、スリットを設けることに伴う寄生容量の増大という好ましくない効果は生じず、したがって、上層の第２インダクター配線および第３インダクター配線の双方にスリットを設けたことによる、インダクター配線の表面積を効果的に増大させるという好ましい効果のみが得られる。
【００２４】
（５）本発明のインダクターの他の態様では、前記第１インダクター配線および前記第２インダクター配線に電気的に接続される、第（ｎ＋α＋β）層（βは１以上の整数）の導体層により形成される第３インダクター配線を有し、前記第３インダクター配線には、前記第３インダクター配線の延在方向に沿う少なくとも一つのスリットが設けられており、前記第３インダクター配線の延在方向に沿う少なくとも一つのスリットによって前記第３ンダクター配線が複数の第３インダクター配線領域に分割され、前記複数の第３インダクター配線領域は、第１の第３インダクター配線領域および第２の第３インダクター配線領域を含み、前記第２インダクター配線と前記第３インダクター配線との間には層間絶縁層が形成されており、前記第２インダクター配線と前記第３インダクター配線との間の層間絶縁層には、前記第１インダクター配線、前記第２インダクター配線および前記第３インダクター配線の延在方向に沿って、第３溝および第４溝を含む少なくとも２つの溝が形成されており、前記第３溝および前記第４溝を含む少なくとも２つの溝のうちの前記第３溝にはコンタクト用導体が埋め込まれることによって第３コンタクト部が形成されており、前記第４溝にはコンンタクト用導体が埋め込まれることによって第４コンタクト部が形成されており、前記第１の第２インダクター配線領域と、前記第１の第３インダクター配線領域とが前記３ンタクト部によって接続され、前記第２の第２インダクター配線領域と、前記第２の第３インダクター配線領域とが前記４コンタクト部によって接続される。
【００２５】
本態様では、第３インダクター配線には少なくとも一つのスリットが設けられ、少なくとも一つのスリットによって第３インダクター配線が複数の第３インダクター配線領域に分割される。複数の第３インダクター配線領域は、第１の第３インダクター配線領域および第２の第３インダクター配線領域を含む。そして、第１の第３インダクター配線領域と第１の第２インダクター配線領域との間には第３コンタクト部が設けられ、第２の第３インダクター配線領域と第２の第２インダクター配線領域との間には第４コンタクト部が設けられる。
【００２６】
第３コンタクト部および第４コンタクト部としては、例えば、第１インダクター配線、第２インダクター配線および第３インダクター配線の延在方向に沿う溝（例えば、第１インダクター配線、第２インダクター配線および第３インダクター配線の平面パターンの少なくとも一部分と重なるような平面パターンをもつ溝であり、配線の渦巻きと同じパターンであってもよい：連続した一本の溝であってもよく、複数の溝（または孔）が設けられる構造であってもよい）に埋め込まれているコンタクト用導体（コンタクトプラグ：例えば、壁状の断面をもつコンタクトプラグ）を用いることができる。
【００２７】
本態様によれば、第２インダクター配線と第３インダクター配線とを接続するコンタクト部の面積がさらに増えることから、コンタクト部のインピーダンスをさらに低下させることができ、また、コンタクト部の表面積を効果的に増大させて、コンタクト部における高周波信号の通過領域をさらに増大させるという効果（表皮効果による実効インピーダンスのさらなる低減効果）も得ることができる。
【００２８】
（６）本発明の集積回路装置は、上記いずれかのインダクターと、前記インダクターに接続される、能動素子を含む回路と、を有する。
【００２９】
基板上に形成されたインダクター（オンチップインダクター）は、高いＱ値をもち、かつ寄生容量の影響が抑制されたインダクターであることから、そのインダクターを利用して高性能な回路を形成することができる。例えば、インダクターが、無線受信機のアナログフロントエンドに設けられるＬＮＡ（ローノイズアンプ）の負荷としてのＬＣ共振回路に利用されれば、共振回路の共振のＱ値が大きく、共振周波数（共振ピーク）が設計値（所望値）に正確に設定されたＬＮＡを得ることができる。したがって、高性能な回路を集積した集積回路装置が実現される。
【図面の簡単な説明】
【００３０】
【図１】図１（Ａ）〜図１（Ｃ）は、多層配線を利用して基板上に形成されるインダクター（オンチップインダクター）の一例を示す図
【図２】図２（Ａ）および図２（Ｂ）は、インダクターのＱ値とインダクター配線の抵抗との関係、ならびに、インダクターのＱ値とインダクターの寄生容量との関係の一例を示す図
【図３】図３（Ａ）〜図３（Ｃ）は、オンチップインダクターに付加される寄生容量について説明するための図
【図４】図４（Ａ）および図４（Ｂ）は、好ましいインダクター構造の例を示す図
【図５】図５（Ａ）〜図５（Ｃ）は、インダクターの具体的な構造（コンタクト部の構造を含む）の一例を説明するための、第ｎ層、層間絶縁層ならびに第（ｎ＋１）層の各々の平面形状を示す図
【図６】図５（Ａ）〜図５（Ｃ）に示される第ｎ層、層間絶縁層ならびに第（ｎ＋１）層の構造を用いて形成される、インダクターの具体的な構造の一例を示す平面図および断面図
【図７】インダクターの具体的な構造の他の例を示す平面図および断面図
【図８】インダクターの他の例（上層のインダクター配線に２以上のスリットを設けた例）を示す図
【図９】図９（Ａ）および図９（Ｂ）は、上層のインダクター配線と下層のインダクター配線とを接続するコンタクト部の構成例ならびにレイアウト設計例について説明するための図
【図１０】インダクターを含む集積回路装置の構成の一例を示す図
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
（第１の実施形態）
まず、２層構造のオンチップインダクターの構造例について説明する。
【００３３】
（２層構造のオンチップインダクターの構造例）
図１（Ａ）〜図１（Ｃ）は、多層配線を利用して基板上に形成されるインダクター（オンチップインダクター）の一例を示す図である。図１（Ａ）は、下層配線である第１インダクター配線１００の平面形状を示す図であり、図１（Ｂ）は、上層配線である第２インダクター配線２００の平面形状を示す図であり、図１（Ｃ）は、第１インダクター配線１００と第２インダクター配線２００とが積層（スタック）されたインダクター配線構造の平面図およびＡ−Ａ線に沿う断面図である。図１（Ａ）〜図１（Ｃ）に示されるインダクターは、ループ状の配線をもつインダクター（ループインダクター）であるが、このインダクターは、１回巻きのスパイラルインダクターとみることもできる。
【００３４】
下層配線である第１インダクター配線１００および上層配線である第２インダクター配線２００は共に、ＩＣの製造に用いられる多層配線技術を利用して基板（例えばシリコン基板）上に形成されるオンチップインダクターを構成する配線である。第１インダクター配線１００は、第ｎ層の導体層（アルミや銅などの金属層等）ＭＥ（ｎ）により形成される。第２インダクター配線２００は、広義には、第（ｎ＋α）層（αは、１以上の整数）の導体層（アルミや銅などの金属層等）により形成される。図１（Ｂ）の例は、α＝１に対応する例であり、したがって、第２インダクター配線２００は、第（ｎ＋１）層の導体層ＭＥ（ｎ＋１）により形成される。
【００３５】
図１（Ａ）および図１（Ｂ）から明らかなように、第１インダクター配線１００にはスリット（隙間、割れ目、切り欠き部、広義には開口部）が設けられておらず、第２インダクター配線２００には、第２インダクター配線２００の延在方向（配線が延びる方向）に沿うスリットＳＬ１が設けられている。図１（Ｂ）の例ではスリットＳＬ１が設けられているが、複数のスリットを設けることもできる（つまり、少なくとも一つのスリットを設けることができる）。図１（Ａ）および図１（Ｂ）において、ＣＮ１ａおよびＣＮ１ｂは、電気的導通をとるためのコンタクト部（コンタクト領域）を示す。コンタクト部（コンタクト領域）は複数、あってもよい。
【００３６】
図１（Ｃ）に示すように、第１インダクター配線１００および第２インダクター配線２００は、層間絶縁膜ＩＮＳを介して積層（スタック）され、かつ、コンタクト部（コンタクト領域）ＣＮ１ａおよびＣＮ１ｂを介して相互に接続されている。これによって、第１インダクター配線１００および第２インダクター配線２００の電気的な導通が確保される。よって、第１インダクター配線１００および第２インダクター配線２００の各々は同電位である。
【００３７】
図１（Ｃ）の下側に示されるインダクター配線構造の断面図からわかるように、積層された導体層が左右対称の位置に存在する。説明の便宜上、左側に位置する第１インダクター配線部分は１００Ｌと表示し、左側に位置する第２インダクター配線部分は２００Ｌと表示し、右側に位置する第１インダクター配線部分は１００Ｒと表示し、右側に位置する第２インダクター配線部分は２００Ｒと表示する。各配線部分（１００Ｌ，２００Ｌ，１００Ｒ，２００Ｒ）の表面ＥＳは太い実線で示されている。その太い実線で示される表面ＥＳは、表皮効果を考慮した場合の高周波信号の通過領域となる（この点は、他の図面でも同様である）。また、高周波数信号（ＲＦ信号）を取り扱う回路（ＲＦ回路）では、寄生抵抗値を下げるために、上層配線（例えばトップメタル）の厚みが厚く設定されるのが好ましい。よって、図１（Ｃ）では、上層（ここではトップメタル層とする）である第２インダクター配線２００（２００Ｌ，２００Ｒ）の厚みＷ１は、下層である第１インダクター配線１００（１００Ｌ，１００Ｒ）の厚みＷ２よりも厚く設定されている（但し、広義には、Ｗ１≧Ｗ２である）。
【００３８】
高周波信号のほとんどは、表皮効果によって、インダクター配線の表面を流れることから、インダクター配線のインピーダンス低減には、インダクター配線の表面積を増加させること（つまり、高周波信号の伝達路の実効的な断面積を増加させること）が重要である。インダクター配線の表面積の増大のためには、インダクター配線にスリットを設けることが有効である。つまり、図１（Ｃ）に示されるように、第２インダクター配線２００にスリットＳＬ１（第２インダクター配線２００を貫通する細長い溝ということができる）が設けられると、第２インダクター配線２００の厚み方向に沿って延在する新たな表面（縦の表面）が２つ形成される。スリットの幅をＬ１とし、第２インダクター配線２００の厚み（高さ）をＷ１とする。平面視で考えると、スリットＳＬ１の形成によって、２Ｌ１の導体表面が消失するが、２Ｗ１の新たな導体表面が生じることになる。よって、Ｌ１＜Ｗ１となるように設定すれば、スリットＳＬ１を形成することによって、高周波信号の通過領域を増大させることができる（つまり、高周波信号の伝達路の実効的な断面積を増加させることができる）。
【００３９】
第２インダクター配線２００の厚みＷ１は例えば２μｍ〜３μｍであり（インダクター配線の断面積を大きくして抵抗を小さくするために、厚みＷ１は、かなり大きく設定される）、スリットＳＬ１の幅Ｌ１は、例えば１μｍ程度である。この程度のスリット形成のための配線の加工を、半導体の微細加工技術を用いて実現するのは容易である。図１（Ｃ）のインダクター配線構造によれば、高周波信号の伝達路の実効的な断面積が増加していることから、インダクター配線の低抵抗化が実現され、この点で、Ｑ値を大きくする効果が得られる。
【００４０】
但し、インダクターのＱ値は、インダクター配線の寄生容量の容量値によっても変動することから、寄生容量の容量値を増大させないようにすることも重要な課題である。ここで、図２（Ａ）および図２（Ｂ）を参照する。図２（Ａ）および図２（Ｂ）は、インダクターのＱ値とインダクター配線の抵抗との関係、ならびに、インダクターのＱ値とインダクターの寄生容量との関係の一例を示す図である。図２（Ａ）からわかるように、インダクターのＱ値は、インダクター配線の抵抗Ｒが大きくなるほど低下する。図２（Ｂ）からわかるように、インダクターのＱ値は、インダクターの寄生容量Ｃの容量値が大きくなるほど低下する。したがって、インダクターのＱ値を大きくするためには、インダクター配線の低抵抗化と、インダクターに接続される寄生容量の容量値の低減の双方を実現することが重要である。この観点から、図１（Ａ）〜図１（Ｃ）に示されるオンチップインダクターでは、スリットＳＬ１が設けられるのは第２インダクター配線２００のみであり、第１インダクター配線１００にはスリットは設けられない。
【００４１】
仮に、基板等に近い下層の第１インダクター配線１００にもスリットを設けると、上層である第２インダクター配線２００の厚み方向に沿って延在する内側の側面と基板等との間に大きな寄生容量が形成される（大きな寄生容量が顕在化してしまう）ことが懸念されるからである。つまり、上述のとおり、ＲＦ回路における上層配線である第２インダクター配線２００の厚みは厚く設定されており、また、第２インダクター配線２００には、スリットＳＬ１が設けられることから、第２インダクター配線２００の厚み方向に沿って延在する内側の側面（スリットＳＬ１側に露出する縦表面）の面積はかなり大きくなる。このような状況で、下層配線である第１インダクター配線１００にスリットを設けると、そのスリットを介して、基板等と第２インダクター配線２００の厚み方向に沿って延在する内側の側面（スリットＳＬ１側に露出する縦表面）との間に大きな寄生容量が形成されてしまう（つまり、大きな寄生容量が見えてしまう）。この大きな寄生容量を見えなくするために（つまり、大きな寄生容量を顕在化させないために）、下層配線である第１インダクター１００にはスリットを設けない。また、下層配線である第１インダクター配線１００にスリットを設けないことによって、第１インダクター配線１００の厚み方向に沿って延在する表面が新たに形成されないことから、基板等ＬＧとの間に新たな寄生容量が生じることもない。この点でも、寄生容量の増大が抑制される。
【００４２】
図１（Ｃ）の下側に示される断面図には、第１インダクター配線１００および第２インダクター配線２００に寄生する寄生容量（寄生キャパシター、寄生コンデンサー）の例が併せて示されている。
【００４３】
寄生容量ＣＰ１は、第１インダクター配線１００の表面と「基板等ＬＧ」との間に形成される寄生容量である。「基板等ＬＧ」とは、「基板、もしくは、第１インダクター配線１００よりも下層に配置される、例えば固定された電位点としてみることができる導体層（グランド配線や基準電位配線、幅広の信号配線、あるいは、多層配線構造の平坦性を確保するための、ある程度の大きさをもったダミー配線層など）」である。また、寄生容量ＣＰ２およびＣＰ３は、第２インダクター２００の外側の側面と基板等ＬＧとの間に形成される寄生容量である。
【００４４】
また、第２インダクター配線２００にスリットＳＬ１が設けられたことによって、新たに生じた縦方向の導体表面と、第１インダクター配線１００との間にも寄生容量ＣＰ４（ＣＰ４ａ，ＣＰ４ｂ）が形成されるが、この寄生容量ＣＰ４（ＣＰ４ａ，ＣＰ４ｂ）の両極は同電位であることから、電荷を蓄積することができない。よって、この寄生容量ＣＰ４（ＣＰ４ａ，ＣＰ４ｂ）は無視することができる。図１（Ｃ）において、寄生容量ＣＰ４（ＣＰ４ａ，ＣＰ４ｂ）に×印が付されているのは、寄生容量を無視することができることを表している（この点については、他の図面においても同様である）。仮に、下層配線である第１インダクター配線１００にもスリットが設けられたとすると、第２インダクター配線２００の内側の側面（スリットＳＬ１側に露出する側面）と基板等ＬＧとの間に、寄生容量ＣＰ２，ＣＰ３（第２インダクター配線２００の外側の側面を一極とする寄生容量）と同等の、かなり大きな寄生容量が形成されることになり、寄生容量が増大する。しかし、図１（Ｃ）の構成によれば、第２インダクター配線２００の内側の側面（スリットＳＬ１側に露出する側面）と基板等ＬＧとの間には寄生容量は形成されず、寄生容量の増大を抑制することができる。また、下層配線である第１インダクター配線１００にスリットを設けないことによって、第１インダクター配線１００の厚み方向に沿って延在する表面が新たに形成されないことから、基板等ＬＧとの間に新たな寄生容量が生じることもない。この点でも、寄生容量の増大が抑制される。
【００４５】
以下、図３（Ａ）〜図３（Ｃ）および図４（Ａ），図４（Ｂ）を用いて、オンチップインダクターの寄生容量について、具体的に考察する。
【００４６】
（オンチップインダクターに付加される寄生容量の具体的な考察）
図３（Ａ）および図３（Ｂ）は、オンチップインダクターに付加される寄生容量について説明するための図である。ここでは、図３（Ａ）に示すような、第１インダクター配線１００と第２インダクター配線２００とがコンタクト部ＣＮ１ａ，ＣＮ１ｂを経由して接続されたループインダクター（スパイラルインダクター）を想定する。図３（Ｂ），図３（Ｃ）は、図３（Ａ）のループインダクター（スパイラルインダクター）における一部（図中のＺａ部）における断面構造の例を示している。
【００４７】
図３（Ｂ）の例では、第１インダクター配線１００（スリット無し）と第２インダクター配線２００（スリット無し）とが積層されている。先に説明したように、寄生容量ＣＰ１は、第１インダクター配線１００の表面と基板等ＬＧとの間に形成される寄生容量である。図３（Ｂ）に示されるように、寄生容量ＣＰ１は、第１インダクター配線１００の左側面の表面と基板等ＬＧとの間の寄生容量ＣＰ１ａと、第１インダクター配線１００の底面と基板等ＬＧとの間の寄生容量ＣＰ１ｂと、第１インダクター配線１００の右側面の表面と基板等ＬＧとの間の寄生容量ＣＰ１ｃとを含む寄生容量である。寄生容量ＣＰ２およびＣＰ３は、第２インダクター２００の外側の側面と基板等ＬＧとの間に形成される寄生容量である。寄生容量ＣＰ４は、第１インダクター配線１００と第２インダクター配線２００との間の寄生容量であるが、両極が同電位であることから、寄生容量ＣＰ４は無視することができる。
【００４８】
図３（Ｃ）では、第１インダクター配線１００（厚みＷ２）にはスリットＳＬ２（スリット幅Ｌ１）が設けられ、第２インダクター配線２００（厚みＷ１：Ｗ１＞Ｗ２）にはスリットＳＬ１（スリット幅Ｌ１）が設けられている。第１インダクター配線１００にスリットＳＬ２が設けられることによって、寄生容量ＣＰ１は、２つの寄生容量ＣＰ１ａ，ＣＰ１ｂに分割され、また、寄生容量ＣＰ５ａ，ＣＰ５ｂ，ＣＰ５ｃ，ＣＰ５ｄが新たに付加される。寄生容量ＣＰ５ａ，ＣＰ５ｂは、第２インダクター配線２００の内側の側面（スリットＳＬ１側に露出する側面）と基板等ＬＧとの間に形成される、かなり大きな寄生容量（寄生容量ＣＰ２，ＣＰ３と同等の寄生容量）である。上述のとおり、上層配線である第２インダクター２００の厚みは厚く設定されることから、この寄生容量ＣＰ５ａ，ＣＰ５ｂの容量値はかなり大きくなることが懸念される。また、寄生容量ＣＰ５ｃ，ＣＰ５ｄは、第１インダクター配線１００にスリットＳＬ２が設けられることによって新たに生じた２つの縦方向の表面の各々と基板等ＬＧとの間に形成される寄生容量である。
【００４９】
このように、下層配線である第１インダクター配線１００にスリットＳＬ２を設けると、スリットＳＬ２を設けることによる高周波信号の通過領域の拡大の好ましい効果よりも、寄生容量の増大という好ましくない効果が上回ることにもなりかねない。このような考察に基づいて、本実施形態では、下層である第１インダクター配線（第ｎ層配線）にはスリットＳＬ２を設けないこととする。これによって、第１インダクター１００に関しては、新たに寄生容量が付加されることがない。
【００５０】
なお、上層である第２インダクター配線２００（第（ｎ＋α）層配線）の、さらに上層に、寄生容量の他極となり得る導電体層が設けられる可能性は少ないと考えられる（皆無とはいえないが、仮に、そのような導電体層が存在する場合であっても、一般には、上層の配線の密度は低いことから、配線レイアウトの工夫によって、インダクター配線と他の導電体層との距離を大きくとるができると考えられる）。したがって、上層である第（ｎ＋α）層配線（第２インダクター配線２００）に関しては、スリットＳＬ１を設けることによる弊害がほとんどないと言える。
【００５１】
次に、コンタクト部の構造について説明する。図１（Ａ）〜図１（Ｃ）の例では、第１インダクター配線１００と第２インダクター配線２００は、コンタクト部（コンタクト領域）ＣＮ１ａ，ＣＮ１ｂによって接続されているが、コンタクト部（コンタクト領域）の数をより増やすこともできる。また、コンタクト部（コンタクト領域）の平面形状は、円形、細長い四角形等、種々のパターンが考えられる。
【００５２】
広義には、第１インダクター配線１００と第２インダクター配線２００との間には層間絶縁層ＩＮＳ（図１（Ｃ）参照）が形成されており、層間絶縁層ＩＮＳには、少なくとも一つの孔および少なくも一つ溝の少なくとも一方が設けられており、少なくとも一つの孔および少なくも一つ溝の少なくとも一方に導体材料（コンタクト用導体：例えばコンタクトプラグ）が埋め込まれてコンタクト部が形成され、第１インダクター配線１００と第２インダクター配線２００は、コンタクト部によって電気的に接続される、ということができる。
【００５３】
第１インダクター配線１００と第２インダクター配線２００との接続のためのコンタクト部（ＣＮ１ａ，ＣＮ１ｂ等）としては、例えば、少なくとも一つの孔（コンタクトホールやスルーホール等）に埋め込まれているコンタクト用導体（例えばコンタクトプラグ）を用いることができ、また、少なくも一つ溝（例えば、第１インダクター配線および第２インダクター配線のパターンの少なくとも一部分と重なるような平面パターンをもつ溝、スパイラル配線の渦巻き形状と同じパターンをもつ溝であってもよい）に埋め込まれているコンタクト用導体（例えば、壁状の断面をもつコンタクトプラグ）を用いることもできる。少なくとも一つの孔に埋め込まれているコンタクト用導体と、少なくとも一つの溝に埋め込まれているコンタクト用導体とを併用することもでき、各々のいずれかを単独で使用することできる。
【００５４】
複数のコンタクト導体（コンタクトプラグ）を用いること、あるいは、溝に埋め込まれているコンタクト用導体（壁状の断面をもつコンタクトプラグ）を用いることは、第１インダクター配線と第２インダクター配線とのコンタクト部におけるインピーダンスを下げる効果があり、また、コンタクト部の表面積を増やして、高周波信号の通過領域を増大させるという効果（表皮効果による実効インピーダンスの低減効果）も有している。なお、溝に埋め込まれているコンタクト用導体（壁状の断面をもつコンタクトプラグ）を用いる例については、図５〜図９を用いて後述する。
【００５５】
図４（Ａ）および図４（Ｂ）は、好ましいインダクター構造の例を示す図である。図４（Ａ）は、図１（Ｃ）を用いて先に説明したインダクター構造（インダクター配線構造）を示す図であり、図４（Ｂ）は、３層配線を用いたインダクター構造（応用例）を示す図である。図４（Ａ）に示されるように、上層である第２インダクター配線（第（ｎ＋α）層配線）にのみスリットＳＬ１を設けることによって、配線の表面積を増やし、表皮効果による高周波信号の通過領域を増やすことができる。これによって、配線インピーダンスを実質的に低減することができる。
【００５６】
図４（Ｂ）に示されるインダクター構造では、第２インダクター配線２００の上に、第（ｎ＋２）層の導体層（金属層等）ＭＥ（ｎ＋２）により形成される第３インダクター配線３００が、さらに設けられている。第２インダクター配線２００および第３インダクター配線３００の厚みは共にＷ１であり、第１インダクター配線１００の厚みはＷ２であり、例えばＷ１＞Ｗ２（広義にはＷ１≧Ｗ２）に設定されている。第３インダクター配線３００は、第１インダクター配線１００および第２インダクター配線２００と電気的に接続されており、かつ、第３インダクター配線３００には、第３インダクター配線３００の延在方向に沿う、少なくとも一つのスリット（図４（Ｂ）では一つのスリットＳＬ３）が設けられている。広義には、第３インダクター配線３００は、第（ｎ＋α＋β）層（βは１以上の整数）の導体層ＭＥ（ｎ＋α＋β）により形成される、と表現することができる（図４（Ｂ）の例では、α＝１，β＝１である）。なお、スリットＳＬ３の幅（スリット幅）はＬ１であり、第３インダクター配線３００の厚み（高さ）はＷ１であり、Ｌ１＜Ｗ１の関係が成立する。
【００５７】
第３インダクター配線３００（第（ｎ＋α＋β）層配線）３００にスリットＳＬ３が設けられることによって、インダクター全体の表面積がさらに増大して、高周波信号の通過領域の拡大による、インダクター配線の実効インピーダンスをさらに低減することができる。
【００５８】
なお、第３インダクター配線３００（第（ｎ＋α＋β）層配線ＭＥ（ｎ＋α＋β））に新たに生じる、配線の厚み方向に延在する表面を一極とし、下層配線である第２インダクター配線２００（第（ｎ＋α）層配線ＭＥ（ｎ＋α））を他極とする寄生容量ＣＰ５ｅ，ＣＰ５ｆが生じるが、第２インダクター配線２００と第３インダクター配線３００は電気的に接続されていることから同電位であり、よって、寄生容量ＣＰ５ｅ，ＣＰ５ｆの両極は同電位であり、寄生容量ＣＰ５ｅ，ＣＰ５ｆは電荷を蓄積する機能をもたず、よって無視することができる。
【００５９】
また、第３インダクター配線３００を設けると、第３インダクター配線３００の外側の側面を一極とし、より下層の導体層や基板等（広義には、より下層の構造物）ＬＧを他極とする寄生容量ＣＰ６，ＣＰ７も想定され得る状態となる。しかし、第３インダクター配線３００は上層の配線であり、基板等ＬＧから遠いことから、寄生容量ＣＰ６，ＣＰ７の容量値は、それほど大きくはないと考えられ、寄生容量ＣＰ６，ＣＰ７の増加による悪影響は少ないと考えられる。寄生容量ＣＰ６，ＣＰ７の容量値は、少なくとも、寄生容量ＣＰ２，ＣＰ３（つまり、第２インダクター配線２００の外側の側面を一極とし、より下層の導体層や基板等ＬＧを他極とする寄生容量）の容量値よりも小さいことは明らかである。また、寄生容量ＣＰ６，ＣＰ７は、スリットＳＬ３の形成に関係しない寄生容量であり（つまり、スリットを形成するか否かに関係なく、３層以上の多層配線を用いる従来技術においても存在する寄生容量であり）、設計段階でその寄生容量を考慮した設計（回路設計やデバイス設計等）がなされることから、それらの寄生容量が特段に問題となることはないと考えられる。図４（Ｂ）に示されるインダクターでは、スリットＳＬ３を設けることに伴う寄生容量の増大という好ましくない効果は生じず、したがって、上層の第２インダクター配線２００および第３インダクター配線３００の双方にスリットＳＬ１，ＳＬ３を設けたことによる、インダクター配線の表面積を効果的に増大させるという好ましい効果のみが得られる。
【００６０】
図４（Ｂ）の例では、３層のインダクター構造としているが、４層以上のインダクター構造を採用することができる。多層化すればするほど、スリットを設けることによる配線の表面積の増大の効果がさらに促進され、表皮効果による高周波信号の通過領域の拡大による実効的な配線インピーダンスの低減の効果が高まる。つまり、多層化を促進して、より多くのインダクター配線を用いることによって、実効的な配線インピーダンスの低減を促進することができる。
【００６１】
（オンチップインダクターの具体的な構造例）
図５（Ａ）〜図５（Ｃ）は、インダクターの具体的な構造（コンタクト部の構造を含む）の一例を説明するための、第ｎ層、層間絶縁層ならびに第（ｎ＋１）層の各々の平面形状を示す図である。図５（Ａ）は第１インダクター配線１００の平面形状を示す図であり、図５（Ｂ）は、コンタクト部（層間絶縁層ＩＮＳに埋め込まれた導体材料からなるコンタクトプラグをもつ）の平面形状を示す図であり、図５（Ｃ）は第２インダクター配線２００の平面形状を示す図である。図５（Ａ）および図５（Ｃ）に示される第１インダクター配線１００および第２インダクター配線２００の平面形状は、図１（Ａ）および図１（Ｃ）に示される平面形状とほぼ同じである。但し、図５の例では、図５（Ｂ）に示されるように、コンタクト部ＣＮＴは、第１インダクター配線１００およびインダクター配線２００の延在方向に沿って設けられる（つまり、ループ状に設けられる）２つの、壁状断面をもつコンタクトプラグＰＧ１，ＰＧ２（第１コンタクト部，第２コンタクト部）によって構成される。
【００６２】
図６は、図５（Ａ）〜図５（Ｃ）に示される第ｎ層、層間絶縁層ならびに第（ｎ＋１）層の構造を用いて形成される、インダクターの具体的な構造の一例を示す平面図および断面図である。図６の上側には、オンチップインダクターの平面図が示され、下側には、Ａ−Ａ線に沿う断面図が示されている。断面図から明らかなように、インダクター（オンチップインダクター）は、第４層の導体層および第５層の導体層を用いて形成されている。シリコン基板ＢＳ上には酸化膜ＩＮＳ０、層間絶縁層（層間絶縁膜）ＩＮＳ１〜ＩＮＳ４、ならびに、保護膜ＩＮＳ５が設けられている。
【００６３】
また、第１層の金属配線１２は、例えばグランド配線（あるいは基準電位配線）であり、第２層の金属配線１４は、例えば、多層配線構造の平坦性を維持するために設けられるダミー配線である。先に説明したように、基板ＢＳは、寄生容量の一極となり得る構造物（ＬＧ３）であり、第１層の金属配線１２は、寄生容量の一極となり得る構造物（ＬＧ２）であり、第２層の金属配線１４も同様に、寄生容量の一極となり得る構造物（ＬＧ１）である。
【００６４】
第１インダクター配線１００は、例えば、アルミや銅からなる金属配線である。第２インダクター配線２００は、第２インダクター配線２００の延在方向に沿って設けられているスリットＳＬ１によって、第１の第２インダクター配線領域２００ａと、第２の第２インダクター配線領域２００ｂに２分割されている。
【００６５】
第１インダクター配線１００と第２インダクター配線２００（第１の第２インダクター配線領域２００ａと第２の第２インダクター配線領域２００ｂ）との間には、ＣＶＤやスパッタ等を用いて形成された層間絶縁層（層間絶縁膜）ＩＮＳ４が形成されている。この層間絶縁層ＩＮＳ４には、第１インダクター配線１００および第２インダクター配線２００（２００ａ，２００ｂ）の延在方向に沿って、第１溝ＧＡおよび第２溝ＧＢを含む少なくとも２つの溝が形成されており、少なくとも２つの溝のうちの第１溝ＧＡにはコンタクト用導体（例えば、タングステンおよびチタン等のバリアメタル）が埋め込まれることによって第１コンタクト部ＰＧ１が形成されており、第２溝ＧＢにはコンンタクト用導体が埋め込まれることによって第２コンタクト部ＰＧ２が形成されており、第１インダクター配線１００と第１の第２インダクター配線領域２００ａとが第１コンタクト部ＰＧ１によって接続され、第１インダクター配線１００と第２の第２インダクター配線領域２００ｂとが第２コンタクト部ＰＧ２によって接続されている。
【００６６】
なお、第１コンタクト部ＰＧ１および第２コンタクト部ＰＧ２としては、例えば、第１インダクター配線１００および第２インダクター配線２００の延在方向に沿う溝（例えば、第１インダクター配線および第２インダクター配線の平面パターンの少なくとも一部分と重なるような平面パターンをもつ溝：連続した一本の溝であってもよく、複数の溝（または孔）が設けられる構造であってもよい）に埋め込まれているコンタクト用導体（例えば、壁状の断面をもつコンタクトプラグ）を用いることができる。
【００６７】
図６のインダクター構造（インダクター配線構造）によれば、第１インダクター配線１００と第２インダクター配線２００とを接続するコンタクト部（第１コンタクト部ＰＧ１，第２コンタクト部ＰＧ２）の接触面積が増えることからコンタクト部ＣＮＴのインピーダンスを低下させることができ、また、コンタクト部における表面積を効果的に増大させて、高周波信号の通過領域を増大させるという効果（表皮効果による実効インピーダンスの低減効果）も得ることができる。
【００６８】
図７は、インダクターの具体的な構造の他の例を示す平面図および断面図である。図７の上側には、オンチップインダクターの平面図が示され、下側には、Ａ−Ａ線に沿う断面図が示されている。図７において、図６と共通する部分には同じ参照符号を付してある。
【００６９】
図７のインダクター（オンチップインダクター）は、第４層の導体層および第５層の導体層に加えて、さらに第６層の導体層を用いて形成されている（つまり、図４（Ｂ）に示した第３インダクター配線３００を有する構造が採用されている）。図７においては、ＩＮＳ５は層間絶縁膜であり、ＩＮＳ６が保護膜である。
【００７０】
第３インダクター配線３００は、先に説明したように、第１インダクター配線１００（第ｎ層配線）および第２インダクター配線２００（２００ａ，２００ｂ：（第（ｎ＋α）層配線））に電気的に接続される、第（ｎ＋α＋β）層（βは１以上の整数）の導体層により形成され（図７の例では、α＝１かつβ＝１）、そして、第３インダクター配線３００には、第３インダクター配線の延在方向に沿う、少なくとも一つのスリット（図６では、一つのスリットＳＬ３）が設けられている。
【００７１】
第３インダクター配線３００にスリットＳＬ３が設けられることによって、配線の厚み方向に延在する表面が新たに生じ、導体層の表面積が増大する。よって、さらなるインダクター配線の低抵抗化を図ることができる。
【００７２】
断面図から明らかなように、第３インダクター配線３００の延在方向に沿うスリットＳＬ３によって第３インダクター配線３００は、第１の第３インダクター配線領域３００ａおよび第２の第３インダクター配線領域３００ｂに分割される。第２インダクター配線２００と３インダクター配線３００との間には層間絶縁層ＩＮＳ５が形成されており、層間絶縁層ＩＮＳ５には、第１インダクター配線１００、第２インダクター配線（２００ａ，２００ｂ）および第３インダクター配線３００（３００ａ，３００ｂ）の延在方向に沿って、第３溝ＧＣおよび第４溝ＧＤが形成されている（なお、溝の数は、スリットによって分割される第３インダクター配線領域の数に対応しており、スリットの数が増えれば溝の数も増える）。
【００７３】
第３溝ＧＣにはコンタクト用導体（例えば、タングステンやバリアメタルを含む導体材料からなるコンタクトプラグ）が埋め込まれることによって第３コンタクト部ＰＧ３が形成されており、第４溝ＧＤには、同じくコンンタクト用導体が埋め込まれることによって第４コンタクト部ＰＧ４が形成されている。
【００７４】
そして、第１の第２インダクター配線領域２００ａと、第１の第３インダクター配線領域３００ａとが第３コンタクト部ＰＧ３によって接続され、第２の第２インダクター配線領域２００ｂと、第２の第３インダクター配線領域３００ｂとが第４コンタクト部ＰＧ４によって接続されている。
【００７５】
第３コンタクト部ＰＧ３および第４コンタクト部ＰＧ４としては、例えば、第１インダクター配線１００、第２インダクター配線２００（２００ａ，２００ｂ）および第３インダクター配線３００（３００ａ，３００ｂ）の延在方向に沿う溝に埋め込まれているコンタクト用導体（例えば、壁状の断面をもつコンタクトプラグ）を用いることができる。但し、溝の平面パターンは、例えば、第１インダクター配線１００、第２インダクター配線２００（２００ａ，２００ｂ）および第３インダクター配線３００（３００ａ，３００ｂ）の平面パターンの少なくとも一部分と重なるような平面パターンとすることができる。具体的には、その溝は、連続した一本の溝であってもよく、また、複数の溝（または孔）を、上述の配線の延在方向に沿って設けるようなレイアウトを採用することもできる。
【００７６】
図７のインダクター構造（インダクター配線構造）によれば、第３コンタクト部ＰＧ３および第４コンタクト部ＰＧ４の接触面積が増えることからコンタクト部におけるインピーダンスを低下させることができ、また、コンタクト部における表面積を効果的に増大させて、高周波信号の通過領域を増大させるという効果（表皮効果による実効インピーダンスの低減効果）も得ることができる。
【００７７】
（第２の実施形態）
図８は、インダクターの他の例（上層のインダクター配線に２以上のスリットを設けた例）を示す図である。図８の例では、下層配線である第１インダクター配線１００（第ｎ層配線ＭＥ（ｎ））上に、上層配線である第２インダクター配線２００（第（ｎ＋１）層配線ＭＥ（ｎ＋１））が設けられている。第２インダクター配線２００には、２つのスリットＳＬ１ａ，ＳＬ１ｂが形成されており、これによって、第２インダクター配線２００は、第１の第２インダクター配線領域２００ａ、第２の第２インダクター配線領域２００ｂならびに第３の第２インダクター配線領域２００ｃに分割されている。第１の第２インダクター配線領域２００ａは、第１コンタクト部ＰＧ１によって第１インダクター配線１００に接続され、第２の第２インダクター配線領域２００ｂは、第２コンタクト部ＰＧ２によって第１インダクター配線１００に接続され、第３の第２インダクター配線領域２００ｃは、第３コンタクト部ＰＧ３よって第１インダクター配線１００に接続されている。
【００７８】
本実施形態では、第２インダクター配線２００の表面積がさらに増加することから、配線インピーダンスのさらなる低減が可能である。また、第１インダクター配線１００と第２インダクター配線２００（２００ａ，２００ｂ，２００ｃ）とを接続するコンタクト部（ＰＧ１，ＰＧ２，ＰＧ３）の接触面積が増えることからコンタクト部のインピーダンスをさらに低下させることができ、また、コンタクト部の表面積をさらに増大させて、高周波信号の通過領域をさらに増大させるという効果（表皮効果による実効インピーダンスのさらなる低減効果）も得ることができる。
【００７９】
（第３の実施形態）
図９（Ａ）および図９（Ｂ）は、上層のインダクター配線と下層のインダクター配線とを接続するコンタクト部の構成例ならびにレイアウト設計例について説明するための図である。図９（Ａ）および図９（Ｂ）において、図８と共通する部分には同じ（あるいは対応する）参照符号を付してある。
【００８０】
図９（Ａ）では、第２インダクター配線２００には、２つのスリットＳＬ１ａ，ＳＬ１ｂが形成されており、これによって、第２インダクター配線２００は、第１の第２インダクター配線領域２００ａ、第２の第２インダクター配線領域２００ｂならびに第３の第２インダクター配線領域２００ｃに分割されている。そして、各第２インダクター配線領域毎に、２つのコンタクト部（ＰＧ１ａとＰＧ１ｂ、ＰＧ２ａとＰＧ２ｂ、ＰＧ３ａとＰＧ３ｂ）が設けられている。第１インダクター配線１００と第２インダクター配線２００（２００ａ，２００ｂ，２００ｃ）とを接続するコンタクト部（ＰＧ１ａとＰＧ１ｂ，ＰＧ２ａとＰＧ２ｂ，ＰＧ３ａとＰＧ３ｂ）の接触面積が増えることからコンタクト部のインピーダンスをさらに低下させることができ、また、コンタクト部の表面積をさらに増大させて、高周波信号の通過領域をさらに増大させるという効果（表皮効果による実効インピーダンスのさらなる低減効果）も得ることができる。
【００８１】
また、一対のコンタクト部（ＰＧ１ａとＰＧ１ｂ、ＰＧ２ａとＰＧ２ｂ、ＰＧ３ａとＰＧ３ｂ）の配置は、通常のレイアウトルール（各コンタクト部の間隔や、上層導体および下層導体の最も外側の位置を基準とした場合の、コンタクト部が設けられる位置についての設計ルール）等に拘束されることなく、かなり自由に決定することが許容される。つまり、例えば、第１インダクター配線１００および第２インダクター配線２００は同電位であることから、一対のコンタクト部（ＰＧ１ａとＰＧ１ｂ、ＰＧ２ａとＰＧ２ｂ、ＰＧ３ａとＰＧ３ｂ）の各々同士が仮に位置ずれのために接触したとしても、ショートという問題は発生しない。図９（Ａ）では、一対のコンタクト部（ＰＧ１ａとＰＧ１ｂ、ＰＧ２ａとＰＧ２ｂ、ＰＧ３ａとＰＧ３ｂ）の間隔はｄ３に設定されている。
【００８２】
また、例えば、各第２インダクター配線領域毎に一つのコンタクト部しか設けない場合には、そのコンタクト部が設けられる位置は、位置ずれが生じた場合でも下層配線１００と上層配線２００とのコンタクトが可能なように、各第２インダクター配線領域の中央部に設けられるのが通常である。例えば、図９（Ａ）の左下側に示すように、一つのコンタクト部ＰＧ３は、下層導体１００および上層導体２００ｃの最も外側の位置Ｘ０を基準とした場合に、距離ｄ１の位置（つまり、第３の第２インダクター領域２００ｃのほぼ中央位置）に設けられるのが通常である。これに対して、一対のコンタクト部（ＰＧ１ａとＰＧ１ｂ、ＰＧ２ａとＰＧ２ｂ、ＰＧ３ａとＰＧ３ｂ）が設けられる場合には、位置ずれが左右どちらの方向に生じたとしても、少なくとも一方のコンタクト部による接続は確保されることから、下層導体１００および上層導体２００ｃとの接続が全くとれないという状態は生じない。よって、図９（Ａ）の例では、コンタクト部ＰＧ３ｂは、下層導体１００および上層導体２００ｃの最も外側の位置Ｘ０を基準とした場合に、位置ズレマージンをより少なくした距離ｄ２（＜ｄ１）の位置に設けることができる。
【００８３】
また、図９（Ｂ）の例では、各第２インダクター配線領域（２００ａ〜２００ｃ）毎に、３つのコンタクト部（ＰＧ１ａ〜ＰＧ１ｃ、ＰＧ２ａ〜ＰＧ２ｃ、ＰＧ３ａ〜ＰＧ３ｃ）が設けられている。この例では、第１インダクター配線１００と第２インダクター配線２００（２００ａ，２００ｂ，２００ｃ）とを接続するコンタクト部（ＰＧ１ａ〜ＰＧｃ，ＰＧ２ａ〜ＰＧ２ｃ，ＰＧ３ａ〜ＰＧ３ｃ）の接触面積が増えることからコンタクト部のインピーダンスをさらに低下させることができ、また、コンタクト部の表面積をさらに増大させて、高周波信号の通過領域をさらに増大させるという効果（表皮効果による実効インピーダンスのさらなる低減効果）も得ることができる。
【００８４】
また、図９（Ｂ）の例では、例えば、コンタクト部ＰＧ３ｃは、下層導体１００および上層導体２００ｃの最も外側の位置Ｘ０を基準とした場合に、距離ｄ０（＝０）の位置に設けている（よって位置ずれマージンは零である）。また、隣接する２つのコンタクト部の間隔はｄ５（＜ｄ３）に設定されている。
【００８５】
このように、図９（Ａ），図９（Ｂ）の例では、コンタクトプラグ（コンタクト部）に関する通常のレイアウトルールに拘束されずに、自由にコンタクトプラグ（コンタクト部）を配置して、例えば、最も密なコンタクトプラグのレイアウトを実現している。
【００８６】
（第４の実施形態）
図１０は、インダクターを含む集積回路装置の構成の一例を示す図である。集積回路装置は、アンテナＡＮ１と、入力側整合回路１０と、受信処理部ＲＸ１（差動トランジスタ１およびＰＬＬ（フェーズロックトループ）２を含む）と、復調部７０と、変調部８０と、送信処理部ＴＸ１（差動トランジスタ３を含む）と、出力側整合回路１１０と、ベースバンド処理部１１０と、ＬＮＡ（ローノイズアンプ）用スパイラルインダクターＬＸと、ＶＣＯ（電圧制御発振器）用スパイラルインダクターＬＹと、パワーアンプ（ＰＡ）用スパイラルインダクターＬＺと、を有する。スパイラルインダクター（ループ状インダクターを含む）ＬＸ，ＬＹ，ＬＺとしては、前掲のいずれかの実施形態のインダクターが用いられる。
【００８７】
スパイラルインダクターＬＸには、差動トランジスタ１を含む回路（例えば、差動増幅回路の負荷以外の回路）が接続される。スパイラルインダクターＬＸと、差動トランジスタ１を含む回路とによってＬＮＡ（ローノイズアンプ）が構成される。スパイラルインダクターＬＹにはＰＬＬ２を含む回路が接続される。スパイラルインダクターＬＹと、ＰＬＬ２を含む回路とによってＶＣＯ（電圧制御発振回路）が構成される。スパイラルインダクターＬＺには、差動トランジスタ３を含む回路（例えば、差動増幅回路の負荷以外の回路）が接続される。スパイラルインダクターＬＺと、差動トランジスタ３を含む回路とによってＰＡ（パワーアンプ）が構成される。なお、これらの回路は一例であり、これらの回路に限定されるものではない。
【００８８】
上述のとおり、基板上に形成されたインダクター（オンチップインダクター）は、高いＱ値をもち、かつ寄生容量の影響が抑制されたインダクターであることから、そのインダクターを利用して高性能な回路を形成することができる。例えば、インダクターが、無線受信機のアナログフロントエンドに設けられるＬＮＡ（ローノイズアンプ）の負荷としてのＬＣ共振回路に利用されれば、共振回路の共振のＱ値が大きく、共振周波数（共振ピーク）が設計値（所望値）に正確に設定されたＬＮＡを得ることができる。したがって、高性能な回路を集積した集積回路装置が実現される。
【００８９】
以上、いくつかの実施形態について説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるものである。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【符号の説明】
【００９０】
ＭＥ（ｎ）  第ｎ層配線により形成される第１インダクター配線、
ＭＥ（ｎ＋１）  第（ｎ＋１）層配線により形成される第２インダクター配線、
ＭＥ（ｎ＋２）  第（ｎ＋２）層配線により形成される第３インダクター配線、
ＳＬ１  第２インダクター配線に設けられるスリット、
ＳＬ３  第３インダクター配線に設けられるスリット、
ＥＳ  表皮効果による高周波信号の通過領域、ＣＮ１ａ，ＣＮ１ｂ  コンタクト部、
ＣＰ１〜ＣＰ４  寄生容量、ＩＮＳ  絶縁層、ＢＳ  基板（例えばシリコン基板）、
１２  所定電位の配線（グランド配線、基準電位配線等）、
１４  多層配線構造の平坦性を維持するための、ある程度の大きさをもつ孤立配線層、
１００  第１インダクター配線（下層配線，下層導体：例えばＡＬ層やＣｕ層）、
２００  第２インダクター配線（上層配線，上層導体：例えばＡＬ層やＣｕ層）、
２００ａ，２００ｂ  第１および第２の第２インダクター配線領域、
ＰＧ  コンタクト部、ＰＧ１，ＰＧ２  第１コンタクト部および第２コンタクト部、
３００  第３インダクター配線、
３００ａ，３００ｂ  第１および第２の第３インダクター配線領域、
ＰＧ３，ＰＧ４  第３コンタクト部および第４コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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