(57)【要約】【課題】ゲートリークによる消費電力の増大を抑制し、電源［ＶＤＤ］−［ＧＮＤ］間のノイズを低減すること。【解決手段】本発明の半導体集積回路は、機能ブロックと領域部３ｂとを具備している。機能ブロックは、電源［ＶＤＤ］−［ＧＮＤ］間に設けられ、常に動作する。領域部３ｂにおいて、周辺機能ブロック４は、信号線９と電源［ＧＮＤ］との間に設けられ、動作モード又は非動作モードを実行する。電源スイッチＭＰは、電源［ＶＤＤ］と信号線９との間に設けられ、動作モードにおいて電圧ＶＤＤを信号線９に供給し、非動作モードにおいて信号線９への電圧ＶＤＤの供給を遮断する。ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。【選択図】図５
2011096825.tif 000002
【特許請求の範囲】
【請求項１】
高圧側電源電圧を供給する高圧側電源と、前記高圧側電源電圧よりも低い低圧側電源電圧を供給する低圧側電源との間に設けられ、常に動作する機能ブロックと、
前記高圧側電源と前記低圧側電源との間に設けられた領域部と
を具備し、
前記領域部は、
電源用信号線と前記低圧側電源との間に設けられ、動作する動作モード、又は、動作しない非動作モードを実行する周辺機能ブロックと、
前記高圧側電源と前記電源用信号線との間に設けられ、前記動作モードにおいて、前記高圧側電源電圧を前記電源用信号線に供給し、前記非動作モードにおいて、前記電源用信号線への前記高圧側電源電圧の供給を遮断する電源スイッチと、
前記周辺機能ブロックに設けられ、そのバックゲートに前記高圧側電源と前記低圧側電源との一方の電源が接続されていて、前記非動作モードにおいて、そのゲートに前記高圧側電源と前記低圧側電源との他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する寄生容量発生用ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと
を備える半導体集積回路。
【請求項２】
前記寄生容量発生用ＭＯＳトランジスタは、
前記電源用信号線と前記低圧側電源との間に接続され、そのバックゲートに前記電源用信号線が接続されていて、前記非動作モードにおいて、そのゲートに前記他方の電源として前記高圧側電源が接続されるＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタと前記低圧側電源との間に接続され、そのバックゲートに前記一方の電源として前記低圧側電源が接続されていて、前記非動作モードにおいて、そのゲートに前記他方の電源として前記高圧側電源が接続されるＮ型ＭＯＳトランジスタと
を含む請求項１に記載の半導体集積回路。
【請求項３】
前記領域部は、
前記非動作モードにおいて、前記高圧側電源と、前記Ｐ型ＭＯＳトランジスタのゲート及び前記Ｎ型ＭＯＳトランジスタのゲートとを接続する切り替えスイッチ
を更に備える請求項２に記載の半導体集積回路。
【請求項４】
前記動作モードにおいて、電源供給信号を供給し、前記非動作モードにおいて、電源遮断信号を供給する電源制御回路
を具備し、
前記電源スイッチは、前記電源供給信号に応じて、前記高圧側電源電圧を前記電源用信号線に供給し、前記電源遮断信号に応じて、前記電源用信号線への前記高圧側電源電圧の供給を遮断し、
前記切り替えスイッチは、前記電源遮断信号に応じて、前記高圧側電源と、前記Ｐ型ＭＯＳトランジスタのゲート及び前記Ｎ型ＭＯＳトランジスタのゲートとを接続する
請求項３に記載の半導体集積回路。
【請求項５】
前記寄生容量発生用ＭＯＳトランジスタは、
そのソース、ドレインが前記低圧側電源に接続され、そのバックゲートに前記一方の電源として前記低圧側電源が接続されていて、前記非動作モードにおいて、そのゲートに前記他方の電源として前記高圧側電源が接続されるＮ型ＭＯＳトランジスタ
を含む請求項１に記載の半導体集積回路。
【請求項６】
前記領域部は、前記動作モードにおいて、前記Ｎ型ＭＯＳトランジスタのゲートを前記電源用信号線に接続し、前記非動作モードにおいて、前記高圧側電源と前記Ｎ型ＭＯＳトランジスタのゲートとを接続する
を更に備える請求項５に記載の半導体集積回路。
【請求項７】
前記動作モードにおいて、電源供給信号を供給し、前記非動作モードにおいて、電源遮断信号を供給する電源制御回路
を具備し、
前記電源スイッチは、前記電源供給信号に応じて、前記高圧側電源電圧を前記電源用信号線に供給し、前記電源遮断信号に応じて、前記電源用信号線への前記高圧側電源電圧の供給を遮断し、
前記切り替えスイッチは、前記電源供給信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲートを前記電源用信号線に接続し、前記電源遮断信号に応じて、前記高圧側電源と前記Ｎ型ＭＯＳトランジスタのゲートとを接続する
請求項６に記載の半導体集積回路。
【請求項８】
前記寄生容量発生用ＭＯＳトランジスタは、
前記電源用信号線と前記低圧側電源との間に接続され、そのバックゲートに前記一方の電源として前記高圧側電源が接続されていて、前記非動作モードにおいて、そのゲートに前記他方の電源として前記低圧側電源が接続されるＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタと前記低圧側電源との間に接続され、そのバックゲートに前記低圧側電源が接続されていて、前記非動作モードにおいて、そのゲートに前記他方の電源として前記低圧側電源が接続されるＮ型ＭＯＳトランジスタと
を含む請求項１に記載の半導体集積回路。
【請求項９】
前記非動作モードにおいて、前記低圧側電源と、前記Ｐ型ＭＯＳトランジスタのゲート及び前記Ｎ型ＭＯＳトランジスタのゲートとを接続する切り替えスイッチ
を更に備える請求項８に記載の半導体集積回路。
【請求項１０】
前記動作モードにおいて、電源供給信号を供給し、前記非動作モードにおいて、電源遮断信号を供給する電源制御回路
を具備し、
前記電源スイッチは、前記電源供給信号に応じて、前記高圧側電源電圧を前記電源用信号線に供給し、前記電源遮断信号に応じて、前記電源用信号線への前記高圧側電源電圧の供給を遮断し、
前記切り替えスイッチは、
前記電源遮断信号に応じて、前記低圧側電源と、前記Ｐ型ＭＯＳトランジスタのゲート及び前記Ｎ型ＭＯＳトランジスタのゲートとを接続する
請求項９に記載の半導体集積回路。
【請求項１１】
前記電源スイッチは、前記電源供給信号に応じてオンし、前記電源遮断信号に応じてオフするＭＯＳトランジスタである
請求項４、７、１０のいずれかに記載の半導体集積回路。
【請求項１２】
前記領域部が複数存在する場合、
前記電源制御回路は、前記機能ブロック又は外部からの指示に応じて、
前記複数の領域部のうちの１つの領域部の前記周辺機能ブロックが前記動作モードを実行するように、前記１つの領域部に前記電源供給信号を供給し、
前記１つの領域部以外の領域部の前記周辺機能ブロックが前記非動作モードを実行するように、前記１つの領域部以外の領域部に前記電源遮断信号を供給する
請求項４、７、１０、１１のいずれかに記載の半導体集積回路。
【請求項１３】
コンピュータを用いて、請求項１〜１２のいずれかに記載の半導体集積回路のレイアウトを設計する方法であって、
（ａ）  前記半導体集積回路を表すレイアウトデータを取得するステップと、
（ｂ）  各々異なる複数の候補寄生容量発生用ＭＯＳトランジスタを表すデータが格納されたライブラリを参照して、前記複数の候補寄生容量発生用ＭＯＳトランジスタのうちの１つの候補寄生容量発生用ＭＯＳトランジスタを、前記半導体集積回路の領域部内の周辺機能ブロックに含まれる寄生容量発生用ＭＯＳトランジスタとして選択するステップと、
（ｃ）  シミュレーションにより、前記１つの候補寄生容量発生用ＭＯＳトランジスタを前記寄生容量発生用ＭＯＳトランジスタとしたときの寄生容量をＭＯＳ容量として算出するステップと、
（ｄ）  前記ＭＯＳ容量が設定ＭＯＳ容量を超えない場合、前記（ｂ）のステップを実行するステップと、
（ｅ）  前記ＭＯＳ容量が設定ＭＯＳ容量を超える場合、前記１つの候補寄生容量発生用ＭＯＳトランジスタを前記寄生容量発生用ＭＯＳトランジスタとして前記レイアウトデータを変更するステップと
を具備する半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体集積回路のノイズ低減に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）製造プロセス技術においては、トランジスタの微細化が進むにつれて、ゲート酸化膜の膜厚が薄くなり、ゲート電極と基板との間にゲートリークが発生する問題が生じている。このゲートリークによる電流は、回路全体の消費電力の増大を招くことから、ゲート酸化膜の薄膜化が進む今日では、ますます顕著となっている。
【０００３】
このゲートリークによる電流は、ゲート酸化膜を電荷が突き抜けることによって生じることから、トランジスタのゲート面積及びゲート印加電圧に比例して増大する。
【０００４】
特に、ＬＳＩの内部回路に電源電圧を伝達する電源ラインと接地電圧を伝達する接地ラインとの間に、ノイズを低減するためのデカップリング容量（寄生容量）が設けられる。寄生容量は、電源安定化を目的として設けられ、例えば、その寄生容量としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが使用される。しかし、寄生容量の容量値の増加のために、ＭＯＳトランジスタのゲート面積を可能な限り大きく設計している場合が多く、微細化の進展によりゲートリークの問題が深刻化することが予想される。
【０００５】
このようなゲートリークの問題を解決するために、従来では、ＬＳＩ内部回路の機能ブロック毎にＭＯＳトランジスタによる寄生容量（以下、ＭＯＳ容量）を設け、動作していない機能ブロックへの電源供給をスイッチにより遮断する方法（第１の方法）や、機能ブロックの非動作状態に応じ、その機能ブロックに対応する電源電圧又は接地電圧とＭＯＳ容量との間を電気的に分離する方法（第２の方法）を実施している。
【０００６】
図１は、特開２００３−１３２６８３号公報に記載された技術（第１の方法）として、ＬＯＧＩＣ回路とＳＲＡＭ回路とを混載した半導体集積回路の構成を示している。従来の半導体集積回路は、チップ（ＣＨＩＰ）に設けられた入出力回路ＩＯ（ＩＯ回路）、ロジック回路ＬＯＧＩＣ（ＬＯＧＩＣ回路）、スタティックメモリ回路ＳＲＡＭ（ＳＲＡＭ回路）、電源制御系ＰＯＷを具備している。
【０００７】
ＩＯ回路は、外部からの電源電圧として第１低電圧側電源電圧ＶｓｓＱ、第１高電圧側電源電圧ＶｄｄＱが供給される。第１高電圧側電源電圧ＶｄｄＱは、第１低電圧側電源電圧ＶｓｓＱよりも高く、その電圧差（ＶｄｄＱ−ＶｓｓＱ）は、規格により決められている。一例として、第１高電圧側電源電圧ＶｄｄＱは３．３Ｖであり、第１低電圧側電源電圧ＶｓｓＱは０Ｖであるものとする。
【０００８】
ＳＲＡＭ回路は、第２低電圧側電源電圧Ｖｓｓ、第２高電圧側電源電圧Ｖｄｄと基板電圧Ｖｂｎ、Ｖｂｐとが供給される。ＬＯＧＩＣ回路は、第２低電圧側電源電圧Ｖｓｓが第２’低電圧側電源電圧Ｖｓｓｌとして供給され、第２高電圧側電源電圧Ｖｄｄが供給され、所定の処理を実行し、その実行結果をＳＲＡＭ回路に格納する。第２高電圧側電源電圧Ｖｄｄは、第２低電圧側電源電圧Ｖｓｓよりも高く、その電圧差（Ｖｄｄ−Ｖｓｓ）は、上記の電圧差（ＶｄｄＱ−ＶｓｓＱ）よりも低い。一例として、第２高電圧側電源電圧Ｖｄｄは１．２Ｖであり、第２低電圧側電源電圧Ｖｓｓは０Ｖであるものとする。
【０００９】
電源制御系ＰＯＷは、Ｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１と、制御回路ＣＮＴＳと、基板バイアス制御回路ＶＢＢＣを含んでいる。ｎＭＯＳトランジスタＮ１は、第２低電圧側電源電圧ＶｓｓとＬＯＧＩＣ回路の第２’低電圧側電源電圧Ｖｓｓｌとの間でスイッチ（電源スイッチ）として動作する。制御回路ＣＮＴＳは、その出力がｎＭＯＳトランジスタＮ１のゲート電極に接続され、スタンバイ状態の間に入力されるスタンバイ信号ｓｔｂｙに応じて、ｎＭＯＳトランジスタＮ１を制御するためのコントロール信号ｃｎｔｎを出力する。基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙに応じて、ＳＲＡＭ回路の基板電圧Ｖｂｎ、Ｖｂｐを制御する。
【００１０】
図２は、図１の構成のレイアウトを示している。ＩＯ回路の周りにコア回路（ＬＯＧＩＣ回路やＳＲＡＭ回路、電源制御系ＰＯＷ）が配置されている。ＩＯ回路は入出力パッドに接続されている。入出力回路ＩＯには、コア回路で使用されているＭＯＳトランジスタよりゲート絶縁膜厚の厚いＭＯＳトランジスタが使用される。
【００１１】
図１において、電源スイッチＮ１には、ＩＯ回路に用いられる絶縁膜厚の厚いｎＭＯＳトランジスタ（以下、厚膜のＭＯＳトランジスタ）が用いられている。厚膜のＭＯＳトランジスタを使用することによって、ゲートのトンネルリーク電流対策に有効となる。
【００１２】
図３は、図１の構成におけるアクティブ状態ＡＣＴ及びスタンバイ状態ＳＴＢを示すタイミングチャートである。ここで、アクティブ状態ＡＣＴとはＬＯＧＩＣ回路及びＳＲＡＭ回路が動作している状態を表す。
【００１３】
アクティブ状態ＡＣＴでは、スタンバイ信号ｓｔｂｙの電圧が０Ｖであり、この場合、その信号レベルがロウレベルである。このとき、制御回路ＣＮＴＳは、スタンバイ信号ｓｔｂｙ（ロウレベル）に応じて、コントロール信号ｃｎｔｎの電圧を２４Ｖにする。即ち、コントロール信号ｃｎｔｎの信号レベルをハイレベルにする。この場合、電源スイッチＮ１（ｎＭＯＳトランジスタ）は、コントロール信号ｃｎｔｎ（ハイレベル）に応じてオンする。同時に、基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙ（ロウレベル）に応じて、ＳＲＡＭ回路のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタへの基板電圧Ｖｂｎ、Ｖｂｐをそれぞれ０Ｖ、１．２Ｖとする。この場合、ＳＲＡＭ回路中のＭＯＳトランジスタにかかる基板バイアスＶｂｓは０Ｖとなる。よって、ＳＲＡＭ回路を構成するＭＯＳトランジスタのしきい値電圧はトランジスタの構造（ゲート幅・ゲート長・インプラ量）より決定される値より変化していない。
【００１４】
スタンバイ状態ＳＴＢでは、スタンバイ信号ｓｔｂｙの電圧が２４Ｖであり、この場合、その信号レベルがハイレベルである。このとき、制御回路ＣＮＴＳは、スタンバイ信号ｓｔｂｙ（ハイレベル）に応じて、コントロール信号ｃｎｔｎの電圧を０Ｖにする。即ち、コントロール信号ｃｎｔｎの信号レベルがロウレベルにする。この場合、電源スイッチＮ１（ｎＭＯＳトランジスタ）は非導通状態となる。同時に、基板バイアス制御回路ＶＢＢＣは、スタンバイ信号ｓｔｂｙ（ハイレベル）に応じて、ＳＲＡＭ回路のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタへの基板電圧Ｖｂｎ、Ｖｂｐをそれぞれ−１．２Ｖ、２．４Ｖとする。これによって、ＳＲＡＭ回路中のＭＯＳトランジスタに１．２Ｖの基板バイアスが印加され、ＭＯＳトランジスタのしきい値電圧が上昇し、ＭＯＳトランジスタのリーク電流が減少する。
【００１５】
特開２００４−３２７８２０号公報に記載された技術（第２の方法）では、ＬＳＩの内部回路に供給する電源電圧及び接地電圧を安定化させる電源安定化回路を搭載しているチップで、内部回路が動作しないときに、電源安定化回路に配置しているＭＯＳ容量のゲート電極につながる電源電圧ＶＤＤ又は接地電圧ＧＮＤを、スイッチ回路を用いて切り離すことで、ゲートリークによる消費電力の増大を抑制している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００３−１３２６８３号公報（Ｐ４〜５、図１、図２、図３）
【特許文献２】特開２００４−３２７８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＭＯＳ容量（寄生容量）は、ノイズ低減のために電源安定化を目的として、機能ブロック毎に設けられる。しかし、第１、２の方法では、ゲートリークの問題を解決するために、電源スイッチによりＭＯＳ容量への電源電圧の供給が断たれることから、ＭＯＳ容量によるノイズ低減効果が減少してしまうという問題がある。第１及び２の方法においても、ゲートリークによる消費電力の増大を抑制することに加えて、ノイズ低減効果を図ることが必要である。
【課題を解決するための手段】
【００１８】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明の半導体集積回路は、機能ブロック（１）と領域部（３ｂ）とを具備している。機能ブロック（１）は、高圧側電源電圧（ＶＤＤ）を供給する高圧側電源（［ＶＤＤ］）と、高圧側電源電圧（ＶＤＤ）よりも低い低圧側電源電圧（ＧＮＤ）を供給する低圧側電源（［ＧＮＤ］）との間に設けられ、常に動作する。領域部（３ｂ）は、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間に設けられ、周辺機能ブロック（４）と、電源スイッチ（ＭＰ）と、寄生容量発生用ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備えている。周辺機能ブロック（４）は、電源用信号線（９）と低圧側電源（［ＧＮＤ］）との間に設けられ、動作する動作モード、又は、動作しない非動作モードを実行する。電源スイッチ（ＭＰ）は、高圧側電源（［ＶＤＤ］）と電源用信号線（９）との間に設けられ、動作モードにおいて、高圧側電源電圧（ＶＤＤ）を電源用信号線（９）に供給し、非動作モードにおいて、電源用信号線（９）への高圧側電源電圧（ＶＤＤ）の供給を遮断する。寄生容量発生用ＭＯＳトランジスタは、周辺機能ブロック（４）に設けられ、そのバックゲートに高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との一方の電源が接続されていて、非動作モードにおいて、そのゲートに高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。
【発明の効果】
【００２０】
以上により、本発明の半導体集積回路では、領域部（３ｂ）において、電源スイッチ（ＭＰ）により高圧側電源電圧（ＶＤＤ）の供給を遮断することにより、ゲートリークによる消費電力の増大を抑制することができる。また、領域部（３ｂ）において、電源スイッチ（ＭＰ）により高圧側電源電圧（ＶＤＤ）の供給が遮断されても、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間に寄生容量（ＭＯＳ容量）が発生するため、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間のノイズを低減することができ、機能ブロック（１）の電源が安定する。このように、本発明の半導体集積回路によれば、ゲートリークによる消費電力の増大を抑制することに加えて、高圧側電源（［ＶＤＤ］）と低圧側電源（［ＧＮＤ］）との間のノイズを低減することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、特開２００３−１３２６８３号公報に記載された技術（第１の方法）として、ＬＯＧＩＣ回路とＳＲＡＭ回路とを混載した半導体集積回路の構成を示している。
【図２】図２は、図１の構成のレイアウトを示している。
【図３】図３は、図１の構成におけるアクティブ状態ＡＣＴ及びスタンバイ状態ＳＴＢを示すタイミングチャートである。
【図４】図４は、本発明の第１〜３実施形態による半導体集積回路の構成を示している（領域部が２個存在する場合）。
【図５】図５は、本発明の第１実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。
【図６】図６は、図５の切り替えスイッチ５の構成を示している。
【図７】図７は、本発明の第２実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。
【図８】図８は、本発明の第３実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。
【図９】図９は、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法を示すフローチャートである。
【図１０】図１０は、本発明の第１〜３実施形態による半導体集積回路の構成を示している（領域部が３個存在する場合）。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、本発明の実施形態による半導体集積回路について詳細に説明する。
【００２３】
（第１実施形態）
図４は、本発明の第１実施形態による半導体集積回路の構成を示している。
【００２４】
本発明の第１実施形態による半導体集積回路は、チップ１０に設けられた機能ブロック１、複数の領域部３ａ、３ｂ、電源制御回路２を具備している。
【００２５】
機能ブロック１は、高圧側電源電圧ＶＤＤを供給する高圧側電源［ＶＤＤ］（図示しない）と、高圧側電源電圧ＶＤＤよりも低い低圧側電源電圧（接地電圧）ＧＮＤを供給する低圧側電源［ＧＮＤ］（図示しない）との間に設けられ、常に動作する。
【００２６】
複数の領域部３ａ、３ｂは、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間に設けられ、電源スイッチＭＰ、周辺機能ブロック４、切り替えスイッチ５を備えている。電源スイッチＭＰ、切り替えスイッチ５については後述する。
【００２７】
複数の領域部３ａ、３ｂは同時に使用されることがなく、排他的に使用される。即ち、複数の領域部３ａ、３ｂのうちの１つの領域部の周辺機能ブロック４は、動作する動作モードを実行し、上記１つの領域部以外の領域部の周辺機能ブロック４は、動作しない非動作モードを実行する。例えば、複数の領域部３ａ、３ｂのうちの１つの領域部３ａの周辺機能ブロック４が動作モードを実行し、領域部３ａ以外の領域部３ｂの周辺機能ブロック４が非動作モードを実行するものとする。この場合、電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａの周辺機能ブロック４が動作モードを実行するように、領域部３ａに電源供給信号１１を供給し、領域部３ｂの周辺機能ブロック４が非動作モードを実行するように、領域部３ｂに電源遮断信号１２を供給する。
【００２８】
図５は、本発明の第１実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。図６は、図５の切り替えスイッチ５の構成を示している。
【００２９】
図５に示されるように、電源スイッチＭＰは、高圧側電源［ＶＤＤ］と電源用信号線９との間に設けられ、そのゲートに電源供給信号１１又は電源遮断信号１２が供給されるＰ型ＭＯＳトランジスタである。例えば、電源供給信号１１の信号レベルはロウレベルであるものとする。また、電源遮断信号１２は電源供給信号１１の逆極性であるものとする。即ち、電源遮断信号１２の信号レベルはハイレベルであるものとする。この場合、動作モードにおいて、電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。非動作モードにおいて、電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。
【００３０】
周辺機能ブロック４は、電源用信号線９と低圧側電源［ＧＮＤ］との間に設けられた寄生容量発生用ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有している。寄生容量発生用ＭＯＳトランジスタは、そのバックゲートに高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との一方の電源が接続されている。この寄生容量発生用ＭＯＳトランジスタは、非動作モードにおいて、そのゲートに高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との他方の電源が接続されたとき、そのゲートとバックゲート間に、機能ブロック１の電源を安定するための寄生容量であるＭＯＳ容量を発生する。
【００３１】
切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子７は高圧側電源［ＶＤＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。
【００３２】
切り替えスイッチ５は、例えば、図６に示されるように、第１、２のＰ型ＭＯＳトランジスタと、第１、２のＮ型ＭＯＳトランジスタと、インバータＩＮＶとを有している。インバータＩＮＶは、その入力に電源制御回路２の出力が接続されている。第１のＮ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートに電源制御回路２の出力が接続されている。第１のＰ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートにインバータＩＮＶの出力が接続されている。第２のＮ型ＭＯＳトランジスタは、端子６、８間に接続され、そのゲートにインバータＩＮＶの出力が接続されている。第２のＰ型ＭＯＳトランジスタは、端子７、８間に接続され、そのゲートに電源制御回路２の出力が接続されている。
【００３３】
寄生容量発生用ＭＯＳトランジスタは、例えば、図５に示されるように、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１とを含んでいる。
【００３４】
Ｐ型ＭＯＳトランジスタＭＰ１は、電源用信号線９と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに電源用信号線９が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。
【００３５】
Ｎ型ＭＯＳトランジスタＭＮ１は、Ｐ型ＭＯＳトランジスタＭＰ１と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに一方の電源として低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。
【００３６】
次に、本発明の第１実施形態による半導体集積回路の動作について説明する。
【００３７】
電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａに電源供給信号１１を供給し、領域部３ｂに電源遮断信号１２を供給したものとする。
【００３８】
まず、領域部３ａについて説明する。
【００３９】
電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。この場合、領域部３ａの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給される。これにより、領域部３ａの周辺機能ブロック４は、動作モードを実行する。
【００４０】
次に、領域部３ｂについて説明する。
【００４１】
電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。この場合、領域部３ｂの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給されない。これにより、領域部３ｂの周辺機能ブロック４は、非動作モードを実行する。
【００４２】
また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。
【００４３】
以上の説明により、本発明の第１実施形態による半導体集積回路では、領域部３ｂにおいて、電源スイッチＭＰにより高圧側電源電圧ＶＤＤの供給を遮断することにより、ゲートリークによる消費電力の増大を抑制することができる。また、領域部３ｂにおいて、電源スイッチＭＰにより高圧側電源電圧ＶＤＤの供給が遮断されても、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間にＭＯＳ容量が発生するため、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間のノイズを低減することができ、機能ブロック１の電源が安定する。このように、本発明の第１実施形態による半導体集積回路によれば、第１の効果として、ゲートリークによる消費電力の増大を抑制することに加えて、高圧側電源［ＶＤＤ］と低圧側電源［ＧＮＤ］との間のノイズを低減することができる。
【００４４】
また、本発明の第１実施形態による半導体集積回路では、第２の効果として、寄生容量発生用ＭＯＳトランジスタのゲートとバックゲート間のＭＯＳ容量を用いることにより、領域部毎の消費電力に見合ったＭＯＳ容量を設ける必要がないため、チップ１０の面積を縮小できる。
【００４５】
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明については省略する。
【００４６】
図７は、本発明の第２実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。
【００４７】
切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子６は電源用信号線９に接続され、端子７は高圧側電源［ＶＤＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。即ち、動作モードにおいて、切り替えスイッチ５は、電源用信号線９と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。
【００４８】
寄生容量発生用ＭＯＳトランジスタは、例えば、Ｎ型ＭＯＳトランジスタＭＮ２を含んでいる。
【００４９】
Ｎ型ＭＯＳトランジスタＭＮ２は、そのソース、ドレインが低圧側電源［ＧＮＤ］に接続され、そのバックゲートに一方の電源として低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。
【００５０】
次に、本発明の第２実施形態による半導体集積回路の動作について説明する。
【００５１】
電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａに電源供給信号１１を供給し、領域部３ｂに電源遮断信号１２を供給したものとする。
【００５２】
まず、領域部３ａについて説明する。
【００５３】
電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続することにより、Ｎ型ＭＯＳトランジスタＭＮ２のゲートを電源用信号線９に接続する。この場合、領域部３ａの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給される。これにより、領域部３ａの周辺機能ブロック４は、動作モードを実行する。
【００５４】
次に、領域部３ｂについて説明する。
【００５５】
電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。この場合、領域部３ｂの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給されない。これにより、領域部３ｂの周辺機能ブロック４は、非動作モードを実行する。
【００５６】
また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタＭＮ２）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタＭＮ２）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。
【００５７】
以上の説明により、本発明の第２実施形態による半導体集積回路では、第１実施形態と同様に、第１、２の効果を実現する。
【００５８】
（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明については省略する。
【００５９】
図８は、本発明の第３実施形態による半導体集積回路の領域部（図中では領域部３ｂ）の構成を示している。
【００６０】
切り替えスイッチ５は、高圧側電源［ＶＤＤ］と周辺機能ブロック４との間に設けられている。切り替えスイッチ５は、端子６〜８を有し、端子７は低圧側電源［ＧＮＤ］に接続され、端子８は寄生容量発生用ＭＯＳトランジスタのゲートに接続されている。動作モードにおいて、切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。非動作モードにおいて、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続する。即ち、非動作モードにおいて、切り替えスイッチ５は、低圧側電源［ＧＮＤ］と寄生容量発生用ＭＯＳトランジスタのゲートとを接続する。
【００６１】
寄生容量発生用ＭＯＳトランジスタは、例えば、Ｐ型ＭＯＳトランジスタＭＰ３と、Ｎ型ＭＯＳトランジスタＭＮ３とを含んでいる。
【００６２】
Ｐ型ＭＯＳトランジスタＭＰ３は、電源用信号線９と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに一方の電源として高圧側電源［ＶＤＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。
【００６３】
Ｎ型ＭＯＳトランジスタＭＮ３は、Ｐ型ＭＯＳトランジスタＭＰ３と低圧側電源［ＧＮＤ］との間に接続され、そのバックゲートに低圧側電源［ＧＮＤ］が接続され、そのゲートに切り替えスイッチ５の端子８が接続されている。
【００６４】
次に、本発明の第３実施形態による半導体集積回路の動作について説明する。
【００６５】
電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａに電源供給信号１１を供給し、領域部３ｂに電源遮断信号１２を供給したものとする。
【００６６】
まず、領域部３ａについて説明する。
【００６７】
電源スイッチＭＰは、電源供給信号１１に応じてオンし、高圧側電源電圧ＶＤＤを電源用信号線９に供給する。切り替えスイッチ５は、電源供給信号１１に応じて、端子６と端子８とを接続する。この場合、領域部３ａの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給される。これにより、領域部３ａの周辺機能ブロック４は、動作モードを実行する。
【００６８】
次に、領域部３ｂについて説明する。
【００６９】
電源スイッチＭＰは、電源遮断信号１２に応じてオフし、電源用信号線９への高圧側電源電圧ＶＤＤの供給を遮断する。この場合、領域部３ｂの周辺機能ブロック４には、電源用信号線９を介して高圧側電源電圧ＶＤＤが供給されない。これにより、領域部３ｂの周辺機能ブロック４は、非動作モードを実行する。
【００７０】
また、切り替えスイッチ５は、電源遮断信号１２に応じて、端子７と端子８とを接続することにより、高圧側電源［ＶＤＤ］と寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ３及びＮ型ＭＯＳトランジスタＭＮ３）のゲートとを接続する。このとき、寄生容量発生用ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタＭＰ３及びＮ型ＭＯＳトランジスタＭＮ３）のゲートとバックゲート間の寄生容量（ＭＯＳ容量）が発生する。
【００７１】
以上の説明により、本発明の第３実施形態による半導体集積回路では、第１、２実施形態と同様に、第１、２の効果を実現する。
【００７２】
（レイアウト設計方法）
次に、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法について説明する。
【００７３】
レイアウト設計方法は、図示しないコンピュータを用いることにより行われる。そのコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、記録媒体である記憶部とを具備している。記憶部には、コンピュータに実行させるためのコンピュータプログラムが記憶されている。ＣＰＵは、起動時などに記憶部からコンピュータプログラムを読み取って実行する。コンピュータプログラムは、実行部を含んでいる。
【００７４】
記憶部は、各々異なる複数の候補寄生容量発生用ＭＯＳトランジスタを表すデータが格納されたライブラリ（図示しない）を備えている。また、ライブラリは、図示しない記憶装置に格納されていてもよい。
【００７５】
複数の候補寄生容量発生用ＭＯＳトランジスタについては、
（Ａ）  タイプが各々異なる寄生容量発生用ＭＯＳトランジスタ（例えば、第１〜３実施形態における寄生容量発生用ＭＯＳトランジスタ）でもいいし、
（Ｂ）  膜厚が各々異なる寄生容量発生用ＭＯＳトランジスタ（例えば、第１実施形態における寄生容量発生用ＭＯＳトランジスタの膜厚が各々異なる）でもいいし、
（Ｃ）  （Ａ）、（Ｂ）の組み合わせでもよい。
【００７６】
図９は、本発明の第１〜３実施形態による半導体集積回路のレイアウト設計方法を示すフローチャートである。
【００７７】
まず、実行部は、半導体集積回路を表すレイアウトデータを入力することにより、レイアウトデータを取得する。又は、レイアウトデータが記憶装置に予め格納されている場合、実行部は、記憶装置からレイアウトデータを読み出すことにより、レイアウトデータを取得する（ステップＳ１）。
【００７８】
実行部は、ライブラリに格納された複数の候補寄生容量発生用ＭＯＳトランジスタのうちの１つの候補寄生容量発生用ＭＯＳトランジスタを、半導体集積回路の領域部内の周辺機能ブロック４に含まれる寄生容量発生用ＭＯＳトランジスタとして選択する（ステップＳ２）。
【００７９】
実行部は、シミュレーションにより、上記１つの候補寄生容量発生用ＭＯＳトランジスタを寄生容量発生用ＭＯＳトランジスタとしたときの寄生容量をＭＯＳ容量として算出する（ステップＳ３）。
【００８０】
ＭＯＳ容量が設定ＭＯＳ容量を超えない場合（ステップＳ４−ＮＯ）、実行部は、ステップＳ２を実行する。
【００８１】
いま、ＭＯＳ容量が設定ＭＯＳ容量を超えているものとする（ステップＳ４−ＹＥＳ）。
【００８２】
そこで、実行部は、半導体集積回路の全ての領域部についてステップＳ２〜Ｓ４を実行していない場合（ステップＳ５−ＮＯ）、全ての領域部についてステップＳ２〜Ｓ４を実行する。
【００８３】
実行部は、全ての領域部についてステップＳ２〜Ｓ４を実行した場合、（ステップＳ５−ＹＥＳ）、全ての領域部において、上記１つの候補寄生容量発生用ＭＯＳトランジスタを寄生容量発生用ＭＯＳトランジスタとしてレイアウトデータを変更する（ステップＳ６）。
【００８４】
なお、第１〜３実施形態では領域部が２個存在する場合について説明したが、これに限定されない。領域部の個数はいくつでもよい。例えば、図１０に示されるように、領域部が３個存在する場合、領域部を領域部３ａ〜３ｃとする。また、複数の領域部３ａ〜３ｃのうちの１つの領域部３ａの周辺機能ブロック４が動作モードを実行し、領域部３ａ以外の領域部３ｂ、３ｃの周辺機能ブロック４が非動作モードを実行するものとする。この場合、電源制御回路２は、機能ブロック１又は外部からの指示に応じて、領域部３ａの周辺機能ブロック４が動作モードを実行するように、領域部３ａに電源供給信号１１を供給し、領域部３ｂ、３ｃの周辺機能ブロック４が非動作モードを実行するように、領域部３ｂ、３ｃに電源遮断信号１２を供給すればよい。このとき、領域部３ａ、３ｂの動作は第１〜３実施形態と同じであり、領域部３ｃの動作は領域部３ｂの動作と同じである。
【符号の説明】
【００８５】
１    機能ブロック、
２    電源制御回路、
３ａ    領域部、
３ｂ    領域部、
３ｃ    領域部、
４    周辺機能ブロック、
５    切り替えスイッチ、
６    端子、
７    端子、
８    端子、
９    電源用信号線、
１０    チップ、
１１    電源供給信号、
１２    電源遮断信号、
ＧＮＤ    低圧側電源電圧、
ＭＮ１    Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＮ２    Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＮ３    Ｎ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＰ    Ｐ型ＭＯＳトランジスタ（電源スイッチ）、
ＭＰ１    Ｐ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＭＰ３    Ｐ型ＭＯＳトランジスタ（寄生容量発生用ＭＯＳトランジスタ）、
ＶＤＤ    高圧側電源電圧
【図１】
2011096825.tif 000003
【図２】
2011096825.tif 000004
【図３】
2011096825.tif 000005
【図４】
2011096825.tif 000006
【図５】
2011096825.tif 000007
【図６】
2011096825.tif 000008
【図７】
2011096825.tif 000009
【図８】
2011096825.tif 000010
【図９】
2011096825.tif 000011
【図１０】
2011096825.tif 000012