(57)【要約】【課題】半導体装置の小型化に伴う短チャネル効果を効果的に防止し，かつ高いＳ値を得ることが可能な新規かつ改良された半導体装置及びその製造方法を提供すること。【解決手段】本発明は，ＳＯＩ層にイオンを注入してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置の製造方法であって，しきい値電圧制御イオンを，その濃度ピーク値がＳＯＩ層の１／２深さ位置を中心としてＳＯＩ層厚さの１０％範囲内に位置するような濃度分布で注入する。【選択図】図１７
2011044742.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ層にイオンを注入してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置の製造方法であって，
前記しきい値電圧制御イオンを，その濃度ピーク値が前記ＳＯＩ層の１／２深さ位置を中心として前記ＳＯＩ層厚さの１０％範囲内に位置するような濃度分布で注入する工程である，ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置の製造方法に関し，さらに詳細には，ＳＯＩ層にイオンを注入してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来におけるＳＯＩ構造のＭＯＳＦＥＴ素子は，例えば，Ｊ．Ｗ．Ｔｏｍａｓ  ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇ  ＩＥＥＥ  Ｉｎｔｒ．ＳＯＩ  ｃｏｆ．，１１６（１９９５）に開示されている。
【０００３】
以下に，Ｓｉ基板上のＳＯＩ基板にＭＯＳＦＥＴを形成する半導体装置の製造方法を，図１９及び図２０に基づいて説明する。なお，図１９及び図２０は，本実施形態にかかる半導体装置の製造方法を説明するための断面工程図である。
【０００４】
まず，図１９（ａ）に示すように，Ｓｉ基板５００上に埋め込み酸化膜（ＢＯＸ膜）５０２及びＳＯＩ層５０４が形成された基板を準備する。次いで，図１９（ｂ）に示すように，上記ＳＯＩ層５０４上に酸化膜（パッド酸化膜）５０６を形成した後，図１９（ｃ）に示すように，窒化膜（Ｓｉ３Ｎ４膜）５０８を堆積する。
【０００５】
さらに，図１９（ｄ）に示すように，例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ）法あるいはＳＴＩ（Ｓｈａｌ  ｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により，素子分離酸化膜を形成する。
【０００６】
その後，図１９（ｅ）に示すように，パッド酸化膜５０６を除去した後，図１９（ｆ）に示すように，１０ｎｍ以下の薄い酸化膜５１０をＳＯＩ層５０４の全体表面に形成する。
【０００７】
さらに，図２０（ａ）に示すように，ＳＯＩ層５０４にしきい値電圧制御イオン５１２を注入する。なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。その後，図２０（ｂ）に示すように，例えばｐｏｌｙ−Ｓｉからなるゲート電極５１４を形成する。最後に，図２０（ｃ）に示すように，例えばサイドウオール５１８を使用してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成して，ＭＯＳＦＥＴが完成する。
【０００８】
かかる製造方法で製造される半導体装置の特性を図２１，図２２，図２３に基づいて説明する。なお，図２１は，ＭＯＳＦＥＴゲート長としきい値電圧との関係を示すグラフ図である。
【０００９】
まず，図２１に示すように，ＭＯＳＦＥＴのゲート長が短くなるにつれてしきい値電圧（Ｖｔｈ）が徐々に低下し，所定の長さより短くなるとしきい値電圧が急激に低下する（Ｖｔｈ−ｒｏｌｌｏｆｆ）。このことは，半導体装置の小型化によりゲート長が短縮された場合に，例えば製造時にゲート長のばらつきが発生するとしきい電圧が大きく変動することを意味する（短チャネル効果）。即ち，ゲート長が例えば０．３５μｍである場合には，ゲート長が多少ばらついてもしきい値電圧はあまり変動しない。しかしながら，半導体装置の小型化により，ゲート長が例えば０．１５μｍとなる場合には，ゲート長が少しばらついただけでしきい値電圧が大きく変動してしまう。このため，半導体装置の小型化によりゲート長が短縮されても，しきい値電圧に与える影響を小さすることが可能な半導体装置の製造方法が望まれる。
【００１０】
また，図２２には，ＭＯＳＦＥＴゲート長とサブスレッショルド係数（Ｓ値）と関係が示される。図２２に示すように，ＭＯＳＦＥＴのゲート長が短くなるにつれてＳ値が徐々に上昇し，所定の長さより短くなるとＳ値が急激に上昇する。かかるＳ値は，大きい値であるほどＩｏｆｆ（オフリーク電流）が増大する。このことは，半導体装置の小型化によりゲート長が短縮された場合に，Ｓ値が急激に増加し，リーク電流が増大することを意味する。したがって，半導体装置の小型化によりゲート長が短縮されてもＳ値を上昇させずに消費電力を低減することが可能な半導体装置の製造方法が望まれる。
【００１１】
ところで，ゲート長の短縮に伴うしきい値電圧の低下を防止する（即ち，短チャネル効果を防止する）方法として，薄いＳＯＩ膜を形成することが有効であることが一般に既知である。
【００１２】
しかしながら，図２３でＳＯＩ膜厚とＭＯＳＦＥＴしきい値電圧との関係を示すように，ＳＯＩ層の膜厚（Ｔｓｏｉ）が薄くなるにつれて，しきい値電圧が急激に低下する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記のように，薄いＳＯＩ層を採用してＭＯＳＦＥＴの短チャネル効果を防止しようとすると，ＳＯＩ層のばらつきがしきい値電圧の変動に与える影響は，厚いＳＯＩ膜厚の場合と比較して大きくなるという問題がある。
【００１４】
したがって，本発明の目的は，半導体装置の小型化に伴う短チャネル効果を効果的に防止し，かつ高いＳ値を得ることが可能な新規かつ改良された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために，本発明のある観点によれば，ＳＯＩ層にイオンを注入してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置の製造方法であって，前記しきい値電圧制御イオンを，その濃度ピーク値が前記ＳＯＩ層の１／２深さ位置を中心として前記ＳＯＩ層厚さの１０％範囲内に位置するような濃度分布で注入する工程である，ことを特徴とする半導体装置の製造方法が提供される。
【００１６】
かかる構成によれば、ドレイン領域から伸びてくるポテンシャル障壁の低下を効果的に抑えることができる。この結果，半導体装置の小型化により発生する短チャネル効果を効果的に抑制することができる。さらにＳ値特性及びＳ値のばらつきを同時に最適化することができる。
【発明の効果】
【００１７】
以上説明したように本発明によれば，ドレイン領域から伸びてくるポテンシャル障壁の低下を効果的に抑えることができる。この結果，半導体装置の小型化により発生する短チャネル効果を効果的に抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【図２】第１の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【図３】第１の実施の形態にかかるＳＯＩ層に注入するイオンの濃度分布を示すグラフ図である。
【図４】ＳＯＩ層に注入したイオン濃度ピーク位置が異なる３種類の濃度分布を示すグラフ図である。
【図５】イオン濃度ピーク位置が異なる３種類の濃度分布でＳＯＩ層にイオンを注入した半導体装置のゲート長としきい値電圧との関係を示すグラフ図である。
【図６】イオン濃度ピーク位置としきい値電圧低下との関係を示すグラフ図である。
【図７】半導体装置のポテンシャル分布を示す断面図である。
【図８】第２の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【図９】第２の実施の形態にかかるＳＯＩ層に注入するイオンの濃度分布を示すグラフ図である。
【図１０】第２の実施の形態にかかるポケット注入法を説明するための説明図である。
【図１１】ポケット注入法によりイオン注入したキャリア濃度分布を，ポケット注入法を使用しない場合と比較して説明するための説明図である。
【図１２】ポケット注入法によりイオン注入した半導体装置のゲート長としきい値電圧の関係を，ポケット注入法を使用しない場合と比較して説明するためのグラフ図である。
【図１３】第３の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【図１４】第３の実施の形態にかかる熱処理を施した場合のキャリア濃度分布を，熱処理をしなかった場合と比較して説明するための説明図である。
【図１５】第３の実施の形態にかかる熱処理を行った場合半導体装置ゲート長としきい値電圧の関係を，熱処理をしなかった場合と比較して説明するためのグラフ図である。
【図１６】第４の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【図１７】第４の実施の形態にかかるＳＯＩ層に注入するイオンの濃度分布を示すグラフ図である。
【図１８】イオン濃度ピーク位置が異なる４種類の濃度分布でＳＯＩ層にイオンを注入した半導体装置におけるＳ値とばらつき，事象との関係を示すグラフ図である。
【図１９】従来における半導体装置の製造方法を示す断面工程図である。
【図２０】従来における半導体装置の製造方法を示す断面工程図である。
【図２１】従来における半導体装置のゲート長としきい値電圧との関係を示すグラフ図である。
【図２２】従来における半導体装置のゲート長とＳ値との関係を示すグラフ図である。
【図２３】従来における半導体装置のＳＯＩ膜厚としきい値電圧との関係を示すグラフ図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２０】
（第１の実施の形態）
まず，図１〜図７を参照しながら，第１の実施の形態について説明する。なお，図１及び図２は，第１の実施の形態にかかる半導体装置の製造方法を示す断面工程図である。
【００２１】
まず，図１（ａ）に示すように，Ｓｉ基板１００上に埋め込み酸化膜（ＢＯＸ膜）１０２及びＳＯＩ層１０４が形成された基板を準備する。次いで，図１（ｂ）に示すように，上記ＳＯＩ層１０４上に酸化膜（パッド酸化膜）１０６を形成した後，図１（ｃ）に示すように，窒化膜（Ｓｉ３Ｎ４膜）１０８を堆積する。
【００２２】
さらに，図１（ｄ）に示すように，ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ）法あるいはＳＴＩ（Ｓｈａｌ  ｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により，素子分離酸化膜を形成する。
【００２３】
その後，図１（ｅ）に示すように，パッド酸化膜１０６を除去した後，図１（ｆ）に示すように，１０ｎｍ以下の薄い酸化膜１１０をＳＯＩ層１０４の全体表面に形成する。
【００２４】
さらに，図２（ａ）に示すように，ＳＯＩ層１０４にしきい値電圧制御イオン１１２を注入する。なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。本実施形態においては，図３に示すように，しきい値電圧制御イオン１１２は，その濃度ピーク値がＳＯＩ層１０４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層１０４の下部界面位置（ＴＳＯＩ）の間に位置するような濃度分布で注入される。
【００２５】
さらに，図２（ｂ）に示すように，例えばｐｏｌｙ−Ｓｉからなるゲート電極１１４を形成する。最後に，図２（ｃ）に示すように，例えばサイドウオール１１８を使用してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成して，ＭＯＳＦＥＴが完成する。
【００２６】
本実施形態においては，しきい値電圧制御イオン１１２は，その濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（ＴＳＯＩ）の間に位置する濃度分布で注入されるので，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を抑制することができる。以下，図４及び図５に基づいて，詳細に説明する。
【００２７】
図４に示すように，しきい値電圧制御イオンを，その濃度ピーク位置が異なるようにＳＯＩ層に注入した３種類の半導体装置を製造した。なお，曲線Ａ（工程Ａ）は，しきい値電圧制御イオンの濃度ピーク値はＳＯＩ層の略表面付近（即ちＳＯＩ層の上部界面付近）に位置することを示している。曲線Ｂ（工程Ｂ）は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（ＴＳＯＩ）の間に位置することを示している。曲線Ｃ（工程Ｃ）は，しきい値電圧制御イオンの濃度のピーク値がＳＯＩ層の略下部界面付近に位置することを示している。
【００２８】
図５に示すように，上記３種類の濃度分布でしきい値電圧制御イオンが注入された半導体装置（各曲線Ａ，Ｂ，Ｃ）においては，ゲート電極長さが短くなるに従ってしきい値電圧も低下するが，曲線Ｂ（即ち，深さプロファイルピーク１／２ＴＳＯＩ〜ＴＳＯＩ）の場合には，他の曲線Ａ，Ｃと比較して，しきい値電圧が最も低下しないことが示されている。このことは，半導体装置の小型化に伴いゲート長が短縮された場合に，例えばＭＯＳＦＥＴ製造時にゲート長のばらつきが発生しても，しきい値電圧の変動が最も押さえることができる。このように，しきい値電圧制御イオンの濃度ピーク位置を１／２Ｔｓｏｉ〜Ｔｓｏｉの範囲に設定することにより，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を抑えることができる。
【００２９】
さらに，図６に基づいて詳細に説明する。まず，図６（ａ）は，４０ｎｍ（０．０４μｍ）厚さのＳＯＩ層に対して，濃度ピーク位置を各々変化させて不純物を注入した場合のシミュレーション結果である。なお，このとき，１μｍのゲート長（長チャネル）でしきい値電圧（Ｖｔｈ）が同一なるようにドーズ量を調整した。この長チャネルでのしきい値電圧を同一とすることで，ゲート長を短くした場合の短チャネル効果（しきい値電圧低下）を正確に比較できるようにした。次いで，ゲート長を０．１５μｍとして，上記１μｍのゲート長で同一のしきい値電圧が得られる各々のドーズ量注入条件で不純物を注入し，しきい値電圧を算出した。さらに，１μｍのゲート長でのしきい値電圧と，０．１５μｍのゲート長でのしきい値電圧との差をしきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）と定義し，濃度ピーク位置との関係を調査した。かかる関係は，図６（ｂ）に示すように，イオン濃度ピーク位置の深さが１／２Ｔｓｏｉよりも浅い位置（図中０〜０．５の間）にある場合にはしきい値電圧の低下が顕著であるが，イオン濃度ピーク位置の深さが１／２Ｔｓｏｉよりも深い位置（図中０．５〜１の間）では，しきい値電圧の低下が効果的に抑制されることが分かる。
【００３０】
これは，図７に示すように，ＭＯＳＦＥＴにおけるポテンシャル障壁により説明することができる。なお，図７（ａ）は，本実施形態にかかる半導体装置の製造方法（工程Ｂ）により製造した半導体装置のポテンシャル分布を示す等ポテンシャル線図である。また，図７（ｂ）は，上記工程Ａにより製造した半導体装置のポテンシャル分布を示す等ポテンシャル線図である。なお，本実施形態においては，ゲート電圧として略しきい値電圧を印加し（Ｖｇ≒Ｖｔｈ），ドレイン側に電源電圧を印加している。
【００３１】
まず，図７（ａ）に示すように，しきい値電圧制御イオンの濃度ピーク値をＳＯＩ層の略上部界面付近に位置するように注入した半導体装置（工程Ａ）では，ドレイン側に印加した電圧の影響により，ドレイン側からポテンシャル障壁が極端に低下していることが示される。
【００３２】
一方，本実施形態にかかる半導体装置の製造方法（工程Ｂ）により製造した半導体装置においては，図７（ｂ）に示すように，ドレイン側に印加した電圧の影響により，ドレイン側のポテンシャル障壁が若干下がっているものの，上記工程Ａで製造した半導体装置と比較して，ポテンシャル障壁が下がりにくいことが示されている。
【００３３】
このように，かかるポテンシャル障壁は，深い位置の濃度を上げると反転しにくくなる（ポテンシャル障壁が下がりにくくなる）ことが分かる。なお，上記しきい値電圧制御イオンの濃度ピーク位置が下部界面位置（Ｔｓｏｉ）よりも深い位置である場合には（即ち，ＳＯＩ層の下層である埋め込み酸化膜にしきい値制御イオンの濃度ピーク値が存在する場合には），ＳＯＩ層中のイオン濃度を効果的に制御できないので本実施形態では考慮しないものとする。
【００３４】
本実施形態においては，しきい値電圧制御イオンを，その濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（ＴＳＯＩ）の間に位置する濃度分布で注入したので，ドレイン領域から伸びてくるポテンシャル障壁の低下を効果的に抑えることができる。この結果，半導体装置の小型化により発生する短チャネル効果を効果的に抑制することができる。
【００３５】
（第２の実施の形態）
以下，図８に基づいて，第２の実施の形態について説明する。なお，図８は，第２の実施の形態にかかる半導体装置の製造方法を説明するための断面工程図である。なお，本実施形態においては，第１の実施の形態における図１（ｆ）までの工程は，同様であるのでその説明は省略する。
【００３６】
本実施形態においては，第１の実施の形態と異なり，図８（ａ）に示すように，１０ｎｍ以下の薄い酸化膜２１０をＳＯＩ層２０４の全体表面に形成した後，ゲート電極２１４を形成する。その後，ポケットイオン注入法により，斜め方向から所定角度でしきい値電圧制御イオン２１２をＳＯＩ層２０４に注入する。このとき，図９に示すように，しきい値電圧制御イオン２１２は，第１の実施の形態と同様に，その濃度ピーク値がＳＯＩ層２０４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層２０４の下部界面位置（ＴＳＯＩ）の間に位置するような濃度分布で注入される。また，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。
【００３７】
この工程を，図１０に基づいて説明する。図１０に示すように，ゲート電極２１４を形成した後，しきい値電圧制御イオン２１２をＳＯＩ層２０４に対して垂直に打ち込むと，ゲート電極２１４が障害となり，特にドレイン領域付近のイオン濃度を増加することができない。このため，本実施形態では，第１の実施の形態と異なり，ポケットイオン注入法を採用し，斜め方向から所定角度でしきい値電圧制御イオン２１２を注入することにより，特にドレイン領域付近のイオン濃度を増加させる。このことにより，ドレイン領域から延びてくるポテンシャル障壁の低下を効果的に抑制することができる。なお，ポケットイオン注入法によるしきい値電圧制御イオンの注入角度（チルド角）は，各種条件に応じて適宜設計することができる。
【００３８】
最後に，図８（ｂ）に示すように，例えばサイドウオール２１８を使用してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成して，ＭＯＳＦＥＴが完成する。
【００３９】
本実施形態においては，しきい値電圧制御イオン２１２は，ゲート電極２１４形成後に，ポケットイオン注入法により，その濃度ピーク値がＳＯＩ層２０４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層２０４の下部界面位置（ＴＳＯＩ）の間に位置する濃度分布で注入されているので，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を抑制することができる。以下，図１１及び図１２に基づいて，詳細に説明する。
【００４０】
図１１には，ポケットイオン注入法によりしきい値電圧制御イオンを注入した半導体装置のキャリア濃度分布が，ポケットイオン注入法を使用せずにしきい値電圧制御イオンを注入した場合と比較して示されている。
【００４１】
図１１に示すように，ポケット注入法を使用しないでしきい値電圧制御イオンをＳＯＩ層に注入した場合には，ゲート電極下における，埋め込み酸化膜（ＢＯＸ層）とＳＯＩ層の界面（ＳＯＩ層／ＢＯＸ層）での濃度分布は，低濃度で略均一な濃度分布となっている。
【００４２】
一方，ポケット注入法を使用して，しきい値電圧制御イオンをＳＯＩ層に注入した場合には，ゲート電極下における，埋め込み酸化膜（ＢＯＸ層）とＳＯＩ層の界面（ＳＯＩ層／ＢＯＸ層）での濃度分布は，ソースドレイン領域でしきい値電圧制御イオン濃度が上昇している。このことにより，ドレイン側からポテンシャル障壁が低下することを効果的に防止することができる。
【００４３】
また，図１２には，ポケットイオン注入法によりしきい値電圧制御イオンを注入した半導体装置におけるゲート電極長としきい値電圧との関係が，ポケットイオン注入法を使用せずにしきい値電圧制御イオンを注入した場合と比較して示されている。
【００４４】
図１２に示すように，ポケットイオン注入法を使用した場合には，ポケットイオン注入法を使用しない場合と比較して，ゲート長が短縮されてもしきい値電圧の低下はそれほど顕著ではないことがわかる。このように，半導体装置の小型化によりゲート長が短縮された場合であっても，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を表面濃度を上げずに効果的に抑えることができ，短チャネル効果を抑制することができる。
【００４５】
なお，上記しきい値電圧制御イオンの濃度ピーク位置が下部界面位置（Ｔｓｏｉ）よりも深い位置である場合には（即ち，ＳＯＩ層の下層である埋め込み酸化膜にしきい値制御イオンの濃度ピーク値が存在する場合には），ＳＯＩ層中のイオン濃度を効果的に制御できないので本実施形態では考慮しないものとする。
【００４６】
本実施形態においては，ゲート電極形成後に，ポケットイオン注入により，しきい値電圧制御イオンをその濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（ＴＳＯＩ）の間に位置する濃度分布で注入するので，ドレイン領域付近のイオン濃度を高めることができる。この結果，ドレイン領域から伸びてくるポテンシャル障壁の低下を第１の実施の形態と比較して効果的に抑えることができ，短チャネル効果をより効果的に防止することができる。
【００４７】
（第３の実施の形態）
上記実施形態においては，ＳＯＩ層の深い位置に直接イオンを注入する構成を採用したが，種々の理由により，しきい値制御イオンをＳＯＩ層の深い位置に注入できない場合がある。本実施形態においては，しきい値制御イオンをＳＯＩ層の浅い位置にイオンを注入した後，熱処理を施すことによりＳＯＩ層の深い位置のイオン濃度を高めることができる。
【００４８】
以下，図１３に基づいて，第３の実施の形態について説明する。なお，図１３は，第３の実施の形態にかかる半導体装置の製造方法を説明するための断面工程図である。なお，本実施形態においては，第１の実施の形態における図１（ｆ）までの工程は，同様であるのでその説明は省略する。
【００４９】
本実施形態においては，第１の実施の形態と異なり，図１３（ａ）に示すように，しきい値電圧制御イオン３１２を，その濃度ピーク値がＳＯＩ層３０４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層３０４の上部界面位置との間に位置する濃度分布で注入する。なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。
【００５０】
その後，図１３（ｂ）に示すように，例えばＮ２などの不活性雰囲気中あるいは真空雰囲気中で，例えば９５０℃〜１，０００℃の温度で熱処理を行う（チャネルアニール）。このことにより，しきい値電圧制御イオンがＳＯＩ層の深い位置にまで拡散される。
【００５１】
即ち，図１４に示すように，熱処理前には，ＳＯＩ層３０４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層３０４の上部界面位置との間に濃度ピーク値が位置しているしきい値電圧制御イオンが，９５０℃〜１，０００℃の温度で熱処理されることにより拡散されて，ＳＯＩ層で略均一な濃度となることが分かる。
【００５２】
また，図１５には，熱処理を施してしきい値制御イオンを拡散した半導体装置におけるゲート電極長としきい値電圧との関係が，熱処理を施さない場合と比較して示されている。
【００５３】
図１５に示すように，９５０℃〜１，０００℃の温度で熱処理を施してしきい値制御イオンを拡散した場合には，熱処理を施さなかった場合と比較して，ゲート長が短縮されてもしきい値電圧の低下はそれほど顕著ではないことがわかる。このように，半導体装置の小型化によりゲート長が短縮された場合であっても，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を効果的に抑えることができ，短チャネル効果を抑制することができる。
【００５４】
さらに，図１３（ｃ）に示すように，ゲート電極３１４を形成する。最後に，図１３（ｄ）に示すように，例えばサイドウオールを使用してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成して，ＭＯＳＦＥＴが完成する。
【００５５】
本実施形態においては，しきい値制御イオンをＳＯＩ層の深い位置に注入できない場合であっても，熱処理によりＳＯＩ層の深い位置のイオン濃度を高めることができ，ドレイン領域から伸びてくるポテンシャル障壁の低下を効果的に抑えることができる。この結果，半導体装置の小型化により発生する短チャネル効果を効果的に抑制することができる。
【００５６】
（第４の実施の形態）
次に，図１６に基づいて，第４の実施の形態について説明する。なお，図１６は，第４の実施の形態にかかる半導体装置の製造方法を説明するための断面工程図である。なお，本実施形態においては，第１の実施の形態における図１（ｆ）までの工程は，同様であるのでその説明は省略する。
【００５７】
まず，図１６（ａ）に示すように，ＳＯＩ層１０４にしきい値電圧制御イオン１１２を注入する。なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。本実施形態においては，図１７に示すように，第１の実施の形態と異なり，しきい値電圧制御イオン４１２を，その濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）を中心として，ＳＯＩ層４０４の厚さの１０％範囲（±１０％ＴＳＯＩ）内に位置するような濃度分布で注入する。
【００５８】
その後，図１６（ｂ）に示すように，例えばｐｏｌｙ−Ｓｉからなるゲート電極４１４を形成する。最後に，図１６（ｃ）に示すように，例えばサイドウオール４１８を使用してＬＤＤを形成して，ＭＯＳＦＥＴが完成する。
【００５９】
本実施形態においては，しきい値電圧制御イオン４１２は，その濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）を中心として，ＳＯＩ層の厚さの１０％範囲（±１０％ＴＳＯＩ）内に位置するような濃度分布で注入されるので，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を抑制することができる。以下，図１８に基づいて，詳細に説明する。
【００６０】
なお，図１８は，ピーク濃度位置の異なる４種類の半導体装置のＳ値とＳ値のばらつきとの関係を示す。また，図１８（ａ）は，Ｓ値とＳ値のばらつき（σ）との関係を示すグラフ図である。図１８（ｂ）は，Ｓ値とその事象数の関係をヒストグラムである。
【００６１】
また，このとき，（Ｉ）は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％浅い位置（−１０％ＴＳＯＩ）よりも浅い位置にある半導体装置である。（ＩＩ）は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％浅い位置（−１０％ＴＳＯＩ）にある半導体装置である。（ＩＩＩ）は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％深い位置（−１０％ＴＳＯＩ）にある半導体装置である。（ＩＶ）は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％深い位置（＋１０％ＴＳＯＩ）よりも深い位置にある半導体装置である。
【００６２】
図１８には，（ＩＩ），（ＩＩＩ）は共に，（Ｉ），（ＩＶ）よりもＳ値が小さく，かつＳ値のばらつきが小さいことが示されている。このように，本実施形態においては，上記Ｓ値特性及びＳ値のばらつきを同時に最適化することができる。
【００６３】
これは，しきい値電圧制御イオンをＳＯＩ層の表面（即ち上部界面）付近に注入すると，ドレイン領域から伸びてくるポテンシャル障壁の低下を抑制できない，ゲート長の短縮によりしきい値電圧が低下するので，Ｓ値が上昇する。
【００６４】
一方，しきい値電圧制御イオンをＳＯＩ層の深部（埋め込み酸化膜側近傍）に注入するとＳＯＩ層中の空乏化率が低下するので，Ｓ値が上昇し，ＳＯＩ層厚のばらつきの影響が大きくなる。
【００６５】
本実施形態においては，ドレイン領域から伸びてくるポテンシャル障壁の低下を効果的に抑えることができる。この結果，半導体装置の小型化により発生する短チャネル効果を効果的に抑制することができる。さらにＳ値特性及びＳ値のばらつきを同時に最適化することができる。
【００６６】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例および変更例を想定し得るものであり，それらの修正例および変更例についても本発明の技術範囲に包含されるものと了解される。
【００６７】
例えば上記第３の実施形態では，熱処理温度を例えば９５０〜１，０００℃の温度範囲で行う例を挙げて説明したが，注入したしきい値電圧制御イオンを拡散できる温度であれば実施することができる。なお，通常は，例えば８５０℃以上の温度が必要である。
【００６８】
また，上記第３の実施形態では，Ｎ２ガス雰囲気中で熱処理した例を挙げて説明したが，Ａｒ，Ｈｅ他の不活性ガス雰囲気，あるいは真空雰囲気でも実施することができる。
【符号の説明】
【００６９】
１００    Ｓｉ基板
１０２    埋め込み酸化膜
１０４    ＳＯＩ層
１０６    酸化膜（パッド酸化膜）
１０８    窒化膜（Ｓｉ３Ｎ４膜）
１１０    酸化膜
１１２    しきい値電圧制御イオン
１１４    ゲート電極
１１８    サイドウオール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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