(57)【要約】【課題】貫通電極によって共通接続された積層型半導体装置を構成する各半導体チップを別々に動作させる。【解決手段】積層される半導体チップに設けられたチップ自動認識選択回路９００ａ〜９００ｅは、それぞれ、入力されるパルス信号の周期を２倍の周期に変換し出力する周期変更回路１２（ＴＦＦ回路）と、周期変更回路１２の入力の論理レベルが、他の全ての周期変更回路１２の入力の論理レベルと異なる時間に、半導体チップに対し共通に供給されるチップ選択アドレス信号Ｂ０、Ｂ１、Ｂ２を取り込み、自己チップアドレスとして記憶する自己アドレス記憶回路（ラッチ回路ＬＣ１〜ＬＣ５）と、チップ選択アドレスと自己チップアドレスとを比較して一致判定を行う判定回路（比較回路１３）とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
互いに異なる自己チップアドレスを、積層されるｍ個の半導体チップに個別に割り当て、所望の半導体チップを選択可能に構成した積層型半導体装置であって、
前記半導体チップは、
前記ｍ個の半導体チップの積層順に従って縦列接続され、入力されるパルスを分周し、次段の半導体チップに分周信号として出力する周期変更回路と、
入力される前記分周信号の論理レベルが、他の（ｍ−１）個の前記周期変更回路に入力される前記分周信号の論理レベルと異なる時間に、前記ｍ個の半導体チップに対し共通に供給されるチップ選択アドレスを取り込み、自己チップアドレスとして記憶する自己アドレス記憶回路と、
前記チップ選択アドレスと、前記自己チップアドレスとを比較して一致判定を行う判定回路と、
を備えることを特徴とする積層型半導体装置。
【請求項２】
前記チップ選択アドレスはｎビットの組合せで表され、２ｎ−１＜ｍ≦２ｎの関係を満たす前記ｍ個の半導体チップを積層したことを特徴とする請求項１記載の積層型半導体装置。
【請求項３】
前記ｍ個の半導体チップには、ｎビットの前記チップ選択アドレスを共通接続するｎ本の接続経路が形成されるとともに、前記周期変更回路の入力及び出力を接続する１本の接続経路が形成されていることを特徴とする請求項２記載の積層型半導体装置。
【請求項４】
前記周期変更回路は、トグル型フリップフロップであることを特徴とする請求項１乃至請求項３記載の積層型半導体装置。
【請求項５】
縦列接続されるｍ個の前記周期変更回路のうち、縦列の先頭の前記周期変更回路に対して入力される前記パルスは、積層型半導体装置の外部から供給される周期パルスであることを特徴とする請求項４記載の積層型半導体装置。
【請求項６】
前記判定回路は、前記チップ選択アドレスと、前記自己チップアドレスを比較して一致したとき、対応する自己のメモリ回路を選択してアクセスを許可するチップ選択信号を出力することを特徴とする請求項１乃至請求項５記載の積層型半導体装置。
【請求項７】
互いに異なる自己チップアドレスを、積層されるｍ個の半導体チップに個別に割り当て、所望の半導体チップを選択するためのチップ自動認識選択回路であって、
前記ｍ個の半導体チップの積層順に従って縦列接続され、入力されるパルスを分周し、次段の半導体チップに分周信号として出力する周期変更回路と、
入力される前記分周信号の論理レベルが、他の（ｍ−１）個の前記周期変更回路に入力される前記分周信号の論理レベルと異なる時間に、前記ｍ個の半導体チップに対し共通に供給されるチップ選択アドレスを取り込み、自己チップアドレスとして記憶する自己アドレス記憶回路と、
前記チップ選択アドレスと、前記自己チップアドレスとを比較して一致判定を行う判定回路と、
を備えることを特徴とするチップ自動認識選択回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層した半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、大容量化の要求に対応して、複数の半導体チップを積層した構造を持つ積層型半導体装置が提案されている。このような積層型半導体装置を使用する場合、複数層の半導体チップのいずれかを選択的に動作させるため、複数の半導体チップの各々を識別する手段が必要となる。
【０００３】
例えば、特許文献１に開示された積層型半導体装置の各半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、自己チップアドレスと全ての半導体チップに共通に供給されるチップ選択アドレスとを比較して一致判定を行う判定部を備えている。そして、この一致判定結果に応じて、自己の半導体チップに入力される制御信号を有効又は無効とし、特定の半導体チップを選択的に動作させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−７７７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１において開示された積層型半導体装置を構成する半導体チップは、自己チップアドレスを記憶するための回路（自己アドレス記憶部）を、レーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成する。そのため、レーザー溶断型のヒューズ素子を用いる場合、積層型半導体装置を作製する前に、ヒューズ素子を溶断し、予め個々の半導体チップに自己チップアドレスを認識させる工程が必要となり、製造コストが増大するという問題があった。
【０００６】
また、不揮発性メモリ型のヒューズ素子を用いる場合、積層型半導体装置を作製する前に自己チップアドレスを記憶させるプログラム工程が必要となり、製造コストが増大する問題があった。
【０００７】
また、自己チップアドレスと、外部から供給されるｎビットのチップ選択アドレスとを比較するために、ｎビットの自己チップアドレスを生成する演算回路を個々の半導体チップに設ける方式も考えられる。そして、この方式では、演算回路の入出力用に、積層される半導体チップ間に自己チップアドレス用のｎ本の接続経路を設け、先頭チップの自己チップアドレスを基に、全ての半導体チップにおいて異なる自己チップアドレスを生成する。
【０００８】
しかし、この自己チップアドレス用のｎ本の接続経路は、各チップに共通に供給される上記チップ選択アドレスと同様に、貫通電極とバンプ電極により形成される。そのため、接続経路をｎ本必要とする分、貫通電極とバンプ電極が増えるので、半導体チップのチップ面積が増加し、製造コストが増大するという問題があった。また、接続経路が増加した分、貫通電極とバンプ電極が増えるので、積層半導体装置の作製工程において組み立て不良による導通不良等が発生しやすく、製造歩留を低下させ製造コストが増大するという問題があった。
【課題を解決するための手段】
【０００９】
本発明は、互いに異なる自己チップアドレスを、積層されるｍ個の半導体チップに個別に割り当て、所望の半導体チップを選択可能に構成した積層型半導体装置であって、半導体チップは、ｍ個の半導体チップの積層順に従って縦列接続され、入力されるパルスを分周し、次段の半導体チップに分周信号として出力する周期変更回路と、入力される分周信号の論理レベルが、他の（ｍ−１）個の周期変更回路に入力される分周信号の論理レベルと異なる時間に、ｍ個の半導体チップに対し共通に供給されるチップ選択アドレスを取り込み、自己チップアドレスとして記憶する自己アドレス記憶回路と、チップ選択アドレスと、自己チップアドレスとを比較して一致判定を行う判定回路と、を備えることを特徴とする積層型半導体装置である。
【発明の効果】
【００１０】
本発明の積層型半導体装置によれば、積層後に自己チップアドレスを記憶させるため、半導体チップの製造段階で自己チップアドレスを記憶させる工程は不要となり、製造コスト上昇を抑制できる効果を奏する。また、積層型半導体装置を作製する前にプログラム工程を必要としないので、製造コスト上昇を抑制する効果も奏する。
【００１１】
また、周期変更回路は、上層の半導体チップへ周期を倍に変更した信号を出力するので、接続経路は１経路あればよい。すなわち、ｎビットの選択アドレスと比較するために、自己チップアドレス入出力用のｎ本の接続経路を設ける必要はない。これにより、接続経路がｎ本あることによるチップ面積増加を抑制でき、また、組み立て不良による導通不良の発生を抑制できるので、製造歩留を向上させ製造コストを低減できる効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の積層型半導体装置の断面構造の一例を示す図である。
【図２】積層された各ＤＲＡＭチップの電気的構成を示すブロック図である。
【図３】ＤＲＡＭチップに設けられたチップ自動認識選択回路の構成を示すブロック図である。
【図４】チップ自動認識選択回路の動作を説明するためのタイミングチャートである。
【図５】ラッチ回路の回路構成の一例を示す図である。
【図６】ラッチ回路に記憶されるデータを説明するための図である。
【図７】比較回路の構成を示す図である。
【図８】積層される２つのＤＲＡＭチップのチップ自動認識選択回路部分の断面構造を模式的に示した図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本実施形態においては、本発明を適用した積層型半導体装置の例として、複数のＤＲＡＭチップを積層して構成した積層型半導体装置の実施形態を説明する。
図１は、本実施形態の積層型半導体装置の断面構造の一例を示す図である。
図１に示す積層型半導体装置は、最下層のインターポーザ基板１０２と、その上部に順に積層されたＤＲＡＭチップ１０１ａ、ＤＲＡＭチップ１０１ｂ、ＤＲＡＭチップ１０１ｃ、ＤＲＡＭチップ１０１ｄ及びＤＲＡＭチップ１０１ｅと、その上部に更に積層されたインターフェースチップ１０３を備えている。
【００１４】
５層のＤＲＡＭチップ１０１ａ〜１０１ｅは、いずれも同一の容量及び同一の構造を有し、それぞれ個別に選択してデータの読出し動作及び書込み動作（アクセス）を行うことができる。すなわち、ＤＲＡＭチップ１０１ａ〜１０１ｅには、それぞれ固有の自己チップアドレスが割り当てられ、外部からチップ選択アドレスを共通に供給することで、所望のＤＲＡＭチップを選択的にアクセスすることができる。ＤＲＡＭチップ１０１ａ〜１０１ｅには、自己チップアドレスを用いたチップ選択動作を行うチップ自動認識選択回路が設けられているが、チップ自動認識選択回路の具体的な構成及び動作については後述する。
【００１５】
インターポーザ基板１０２の他面（半導体チップが搭載される一面と反対の面）には、積層型半導体装置の外部端子として、複数の半田ボール１０４が設けられている。積層型半導体装置は、半田ボール１０４を介して外部、例えばメモリコントローラとの間で電気的に接続され、電気信号の入出力が可能となる。また、インターフェースチップ１０３は、５層のＤＲＡＭチップ１０１ａ〜１０１ｅに対する信号の入出力を制御する半導体チップである。
【００１６】
ＤＲＡＭチップ１０１ａ〜１０１ｅの表面と裏面、及びインターフェースチップ１０３の裏面には、バンプ電極１０５が形成されている。積層型半導体装置においては、縦列する（積層方向に対向する）チップ間のバンプ電極１０５同士の接合、及び各チップ内のパッド電極及び配線パターンによって、積層方向に電気的な接続経路が形成される。特に、ＤＲＡＭチップ１０１ａ〜１０１ｅに対して共通に供給される信号については、各ＤＲＡＭチップに形成される不図示の貫通電極とバンプ電極１０５を介して、縦方向に直列に接続された信号経路が形成される。
【００１７】
図２は、上記の様に積層された各ＤＲＡＭチップの電気的構成を示すブロック図である。なお、上記ＤＲＡＭチップ１０１ａ〜１０１ｅは全て同一構成であるので、図２においては、代表してＤＲＡＭチップ１０１ｉを示している。
ＤＲＡＭチップ１０１ｉは、半導体メモリの一種であるシンクロナスＤＲＡＭ(Synchronous Dynamic Random Access Memory)のチップである。同図において、１１０はクロックジェネレータ、１２０はモードレジスタ、１３０はコマンドデコーダ、１４０はコントロールロジック回路、２１０はローアドレスバッファ、２２０はカラムアドレスバッファ、３００はメモリセルアレイ、４１０はローデコーダ、４２０はセンスアンプ、４３０はカラムデコーダ、５００はデータコントロール回路、６００はデータラッチ回路、７００はデータ入出力バッファ、８００はＤＬＬ、８５０はパワーオンリセット回路、９００は本半導体装置の特徴部に係るチップ自動認識選択回路である。
【００１８】
ここで、クロックジェネレータ１１０は、外部からクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが入力され、内部クロック信号を生成する回路である。この内部クロック信号は、コマンドデコーダ１３０、コントロールロジック回路１４０、カラムデコーダ４３０、データラッチ回路６００に分配され、各回路の動作タイミングの基準となる。
【００１９】
モードレジスタ１２０は、バースト長やレイテンシなどの各種の動作パラメータを格納する回路である。この動作パラメータは、半導体チップの電源投入後におけるモードレジスタ設定期間（以下、ＭＲＳ期間とする）において、外部から入力されるアドレス信号Ａ０〜Ａ１３を用いて生成される。本実施形態における自己チップアドレスＬＡも、上記ＭＲＳ期間において、アドレス信号のうちの３ビットに基づき記憶される。この点については、後述する。
【００２０】
また、コマンドデコーダ１３０は、リードコマンドやライトコマンドなどの動作コマンドを解読するための回路である。この動作コマンドは、外部から、例えばメモリコントローラから、入力されるチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて生成される。なお、本実施形態においては、コマンドデコーダ１３０に、自己チップが選択されたことを示すＨレベルのチップ選択信号Ｓｃｉが入力されたときに、動作コマンドの解読をし、次段のコントロールロジック回路１４０へ、動作コマンドの実行を命じるものとする。
【００２１】
コントロールロジック回路１４０は、コマンドデコーダ１３０で解読された動作コマンドを実行するための各種の信号を生成する回路である。
ローアドレスバッファ２１０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２が入力され、メモリセルアレイ３００の行を選択するためのローアドレス信号を生成する回路である。このローアドレスバッファ２１０は、リフレッシュ動作においてローアドレスをカウントアップさせるためのリフレッシュカウンタを備える。
【００２２】
また、カラムアドレスバッファ２２０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２が入力され、メモリセルアレイ３００の列を選択するためのカラムアドレス信号を生成する回路である。このカラムアドレスバッファ２２０は、バースト長をカウントするためのバーストカウンタを備える。
【００２３】
メモリセルアレイ３００は、メモリセルをマトリックス状に配列して構成され、その行方向には複数のワード線が敷設されると共に列方向には複数のビット線が敷設され、これらワード線とビット線との交差部にメモリセルが配置されている。各メモリセルは、ワード線とビット線とを選択することにより択一的に選択されるようになっている。ローデコーダ４１０は、ローアドレスバッファ２１０から出力されるローアドレス信号に基づきメモリセルアレイ３００内のワード線を択一的に選択する回路である。
【００２４】
センスアンプ４２０は、メモリセルアレイ３００のビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。カラムデコーダ４３０は、メモリセルアレイ３００のビット線を選択する回路である。
なお、この例では、複数のバンクのそれぞれについて、メモリセルアレイ３００、ローデコーダ４１０、センスアンプ４２０が設けられ、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２により各バンクが選択される構成としている。
【００２５】
データコントロール回路５００は、バーストモードにおいてメモリセルアレイ３００から読み出されたデータの出力順を制御する回路である。データラッチ回路６００は、入出力データを一時的に格納する回路である。データ入出力バッファ７００は、外部端子へのデータＤＱの出力と、外部端子からのデータＤＱの入力を行う回路である。
ＤＬＬ回路８００は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、データ入出力バッファ７００の動作タイミングを定める内部クロック信号を生成する回路である。
【００２６】
パワーオンリセット回路８５０は、ＤＲＡＭチップ１０１への電源投入を検出して、コントロールロジック回路１４０に初期化動作を行わせる回路である。本実施形態において、パワーオンリセット回路８５０は、電源電圧の立ち上がりに伴って電源電圧と同じ電圧レベル（Ｈレベル）となり、設計で決定される所定時間経過後に接地電圧と同じ電圧レベル（Ｌレベル）となるパワーオンリセット信号を発生するものとする。
【００２７】
チップ自動認識選択回路９００は、ＭＲＳ期間において、下層のＤＲＡＭチップ１０１からパルス信号Ｑｉが入力され、上層のＤＲＡＭチップ１０１へとパルス信号Ｑｉ＋１を出力する。また、チップ自動認識選択回路９００は、ＭＲＳ期間終了後の通常動作においては、外部から入力されるアドレス信号Ａ０〜Ａ２に基づいて、自己が選択されていることを示すＨレベルの自己チップ選択信号Ｓｃｉを、上記コマンドデコーダ１３０に出力する。
【００２８】
なお、チップ自動認識選択回路９００に外部から入力されるアドレス信号は、図中アドレス信号Ａ０〜Ａ２としているが、特定のアドレスに限定されるわけでなく、他のアドレスであってもよい。以下のチップ自動認識選択回路９００の構成及び動作についての説明においては、ＤＲＡＭチップ１０１ｉが備えるチップ自動認識選択回路９００をチップ自動認識選択回路９００ｉとし、チップ自動認識選択回路９００ｉに共通に入力されるアドレス信号をチップ選択アドレスＣＡ（アドレス信号Ｂ０、Ｂ１、Ｂ２）として説明する。
【００２９】
図３は、本実施形態の積層型半導体装置において、ＤＲＡＭチップ１０１ａ〜１０１ｅに設けられたチップ自動認識選択回路９００ａ〜９００ｅの構成を示すブロック図である。
図３において、図１のＤＲＡＭチップ１０１ａ〜１０１ｅが５層積層されていることに対応して、それぞれ付随する５つのチップ自動認識選択回路９００ａ〜９００ｅが縦列接続された構成を示している。なお、５つのチップ自動認識選択回路９００ａ〜９００ｅはいずれも同一の構成を備えるので、５つのチップ自動認識選択回路のうちのチップ自動認識選択回路９００ａを代表として説明を行うものとする。
【００３０】
チップ自動認識選択回路９００ａは、周期変更回路１２、ラッチ回路ＬＣ１及び比較回路１３を備えている。周期変更回路１２は、基準パルス信号ＴＣＫ（パルス信号Ｑ０とする）が入力され、そのパルス信号の周期を２倍の周期に変換し、パルス信号Ｑ１を２層目のチップ自動認識選択回路９００ｂへと出力する回路である。
【００３１】
また、ラッチ回路ＬＣ１は、パルス信号Ｑ０と、外部から入力されるチップ選択アドレスＣＡとに基づき、搭載されるＤＲＡＭチップ１０１ａに付与すべき自己チップアドレスＬＡを記憶する回路である。
【００３２】
また、比較回路１３は、ラッチ回路が記憶する自己チップアドレスＬＡと、外部から入力されるチップ選択アドレスＣＡとを比較して、一致した場合、Ｈレベルとなるチップ選択信号Ｓｃ１を出力する回路である。
なお、図３においては、自己チップアドレスＬＡ及びチップ選択アドレスＣＡ（アドレス信号Ｂ０、Ｂ１、Ｂ２）がともに３ビットの組合せで表される場合を示している。
【００３３】
ここで、チップ自動認識選択回路９００ａにおける周期変更回路１２は、周知のトグル型フリップフロップ（以下ＴＦＦ回路と略す）で構成される。ＴＦＦ回路は、パルスが１個入力されるたびに、出力を反転させるフリップフロップである。また、ＴＦＦ回路を複数個直列接続し、初段のＴＦＦ回路に周期的パルス（基本周期Ｔとする）を入力すると、２段目のＴＦＦ回路の出力パルス信号の周期は２Ｔとなり、３段目のＴＦＴ回路の出力パルス信号の周期は４Ｔとなり、以下順に周期が倍々で延びていく。
【００３４】
図４は、選択回路の動作を説明するためのタイミングチャートであり、図３に示すチップ自動認識選択回路９００ａ〜９００ｅのラッチ回路に入力されるパルス信号の論理レベルの変化を示している。チップ自動認識選択回路９００ａの周期変更回路１２及びラッチ回路ＬＣ１には、上記の通り外部から周期的な基準パルス信号ＴＣＫ（パルス信号Ｑ０）が入力される。図においては、パルス信号Ｑ０に、１〜１６の番号を順番に振り分けている。
チップ自動認識選択回路９００ａの周期変更回路１２は、ｍを１以上８以下の整数として、パルス信号Ｑ０の（２ｍ−１）番目の立ち下がりに同期してＨレベルとなり、パルス信号Ｑ０の２ｍ番目の立ち下がりに同期してＬレベルとなるパルス信号Ｑ１を発生する。
【００３５】
同様に、チップ自動認識選択回路９００ｂの周期変更回路１２は、ｎを１以上４以下の整数として、パルス信号Ｑ１の（２ｎ−１）番目の立ち下がりに同期してＨレベルとなり、パルス信号Ｑ１の２ｎ番目の立ち下がりに同期してＬレベルとなるパルス信号Ｑ２を発生する。
同様に、チップ自動認識選択回路９００ｃの周期変更回路１２は、ｐを１以上２以下の整数として、パルス信号Ｑ２の（２ｐ−１）番目の立ち下がりに同期してＨレベルとなり、パルス信号Ｑ２の２ｐ番目の立ち下がりに同期してＬレベルとなるパルス信号Ｑ３を発生する。
【００３６】
同様に、チップ自動認識選択回路９００ｄの周期変更回路１２は、ｑを１として、パルス信号Ｑ３の（２ｑ−１）番目の立ち下がりに同期してＨレベルとなり、パルス信号Ｑ３の２ｑ番目の立ち下がりに同期してＬレベルとなるパルス信号Ｑ４を発生する。
すなわち、図２におけるＤＲＡＭチップ１０１ｉのチップ自動認識選択回路９００ｉは、下層のＤＲＡＭチップ１０１が出力するパルス信号Ｑｉの立ち下がりに同期してＨレベルとなり、パルス信号Ｑｉの次の立ち下がりに同期してＬレベルとなるパルス信号Ｑｉ＋１を出力する。
【００３７】
また、図において、Ｂ０／Ｂ１／Ｂ２は、チップ選択アドレスＣＡを示し、その斜線で示している期間は、パルス信号Ｑ０〜Ｑ４のうち、いずれか１つのパルス信号の論理レベルが１（Ｈレベル）で、残りの４つのパルス信号の論理レベルが０（Ｌレベル）となる期間を示している。ここで、いずれの期間も、その時間は基準パルス信号ＴＣＫの周期Ｔの半分の時間である。そして、この期間内のある時刻、例えば期間の中央の時刻を、順にｔ１、ｔ２、ｔ３、ｔ４及びｔ５として示している。これらの時刻においては、上記のように、時刻ｔ１においてはパルス信号Ｑ０のみが１、時刻ｔ２においてはパルス信号Ｑ１のみが１、時刻ｔ３においてはパルス信号Ｑ２のみが１、時刻ｔ４においてはパルス信号Ｑ３のみが１、時刻ｔ５においてはパルス信号Ｑ４のみが１となる。
これらｔ１〜ｔ５の時刻において、次に説明するラッチ回路ＬＣ１〜ＬＣ５に、外部からチップ選択アドレスＣＡが入力される。
【００３８】
図５は、チップ自動認識選択回路９００ｉのラッチ回路ＬＣｉの回路構成の一例を示す図である。ラッチ回路ＬＣｉは、パルス信号ＱｉがＨレベルのとき（図４の時刻ｔ１〜ｔ５に相当する）、チップ選択アドレスＣＡをラッチする回路である。ラッチ回路ＬＣｉは、同一構成のサブラッチ回路１４ａ、サブラッチ回路１４ｂ及びサブラッチ回路１４ｃから構成される。サブラッチ回路１４ａは、入力されるチップ選択アドレスＣＡのうちのアドレス信号Ｂ０をラッチし、サブラッチ回路１４ｂは、入力されるチップ選択アドレスＣＡのうちのアドレス信号Ｂ１をラッチし、サブラッチ回路１４ｃは、入力されるチップ選択アドレスＣＡのうちのアドレス信号Ｂ２をラッチする。
【００３９】
サブラッチ回路１４ａ〜１４ｃは、ＡＮＤ回路２１、インバータ回路２２、インバータ回路２３、ＮＡＮＤ回路２４及びＮＡＮＤ回路２５から構成される。インバータ回路２２、インバータ回路２３、ＮＡＮＤ回路２４及びＮＡＮＤ回路２５は、ＳＲフリップフロップ（以下ＳＲＦＦと略す）を構成する。ＳＲＦＦのセット入力端子（Ｓ）は、インバータ回路２２の入力端子であり、ＡＮＤ回路２１の出力信号が入力される。ＳＲＦＦのリセット入力端子（Ｒ）は、インバータ回路２３の入力端子であり、例えば、図２におけるパワーオンリセット信号が入力される。
【００４０】
サブラッチ回路１４ａを代表として用い、サブラッチ回路の動作を説明する。まず、電源投入時にパワーオンリセット信号がＬレベルからＨレベルになることで、インバータ回路２３はＬレベルを出力する。ＮＡＮＤ回路２５は、入力されるパワーオンリセット信号により、／Ｑ端子をＨレベルへリセットする。この際、パルス信号Ｑｉはまだ入力されず、ＡＮＤ回路２１はセット入力端子（Ｓ）の電圧レベルをＬレベルにしている。従って、インバータ回路２２の出力レベルはＨレベルであり、ＮＡＮＤ回路２４は、２入力端子の電圧レベルがいずれもＨレベルとなるので、Ｑ端子をＬレベルへリセットする。
【００４１】
次に、例えば、チップ選択アドレスＣＡのうちのアドレス信号Ｂ０がＨレベルの期間に、パルス信号ＱｉがＨレベルになる場合、ＡＮＤ回路２１はＨレベルを出力する。インバータ回路２２はＬレベルを出力し、ＮＡＮＤ回路２４は、Ｑ端子をＨレベルへセットする。この際、パワーオンリセット信号はＬレベルとなっているので、インバータ回路２３はＨレベルを出力している。ＮＡＮＤ回路２５は、２入力端子の電圧レベルがいずれもＨレベルとなるので、／Ｑ端子をＬレベルへセットする。これにより、以降パルス信号ＱｉがＨレベルになるときがあっても、ＮＡＮＤ回路２４の２入力端子のうち／Ｑ端子に接続される入力端子はＬレベルであるので、Ｑ端子はＨレベルに維持される（ラッチされる）。
【００４２】
また、チップ選択アドレスＣＡのうちのアドレス信号Ｂ０がＬレベルの期間において、パルス信号ＱｉがＨレベルになる場合、上記リセット時の状態が維持されるので、Ｑ端子の電圧レベルはＬレベルのまま維持される。なお、基準パルス信号ＴＣＫは、ＭＲＳ期間後、すなわち自己チップアドレスＬＡをラッチした後の通常動作においては、入力されず、Ｌレベルに維持される。そうしなければ、パルス信号ＱｉがＨレベルのとき、チップ選択アドレスにＨレベルが入力されると、Ｑ端子がＨレベルとなり、再度プログラムされてしまうからである。
【００４３】
以上がサブラッチ回路１４ａの動作である。サブラッチ回路１４ｂ及びサブラッチ回路１４ｃも、入力されるアドレス信号がそれぞれアドレス信号Ｂ１、アドレス信号Ｂ２となるだけであり、回路構成はサブラッチ回路１４ａと同じ構成であるので、上記サブラッチ回路１４ａと同様の動作を行う。
【００４４】
図６は、ラッチ回路に記憶されるデータを説明するための図である。図３に示した時刻ｔ１〜ｔ５において、ラッチ回路ＬＣ１〜ＬＣ５に入力されるチップ選択アドレスＣＡ（アドレス信号Ｂ０、Ｂ１、Ｂ２）の論理レベルと、ラッチ回路に記憶される自己チップアドレスＬＡ（アドレス信号Ｂ０’、Ｂ１’、Ｂ２’）の論理レベルを示している。
ラッチ回路を図５に示す構成としたことで、各ラッチ回路は、図６に示すように、入力されるパルス信号ＱｉがＨレベルにあるときに、チップ選択アドレスＣＡ（アドレス信号Ｂ０、Ｂ１、Ｂ２）が供給されることで、自己チップアドレスＬＡ（アドレス信号Ｂ０’、Ｂ１’、Ｂ２’）をラッチする（保持する）。チップ選択アドレスＣＡの論理レベルを、アドレス信号Ｂ０、Ｂ１、Ｂ２の論理レベルを用いて（０／１、０／１、０／１）と、自己チップアドレスＬＡの論理レベルを、アドレス信号Ｂ０’、Ｂ１’、Ｂ２’の論理レベルを用いて（０／１、０／１、０／１）と表すとする。
【００４５】
電源投入後のＭＲＳ期間において、チップ自動認識選択回路９００ａには周期的パルス（基本周期Ｔ）である基準パルス信号ＴＣＫ（パルス信号Ｑ０）が入力される。
図４に示す時刻ｔ１においては、パルス信号Ｑ０のみがＨレベルで、他のパルス信号はＬレベルである。この時刻ｔ１に、チップ自動認識選択回路９００ａ〜９００ｅにチップ選択アドレスＣＡ＝（０、０、０）が共通に入力される。チップ自動認識選択回路９００ａにおけるラッチ回路ＬＣ１には、自己チップアドレスＬＡ（０、０、０）をラッチする。
【００４６】
次に、チップ自動認識選択回路９００ａにおける周期変更回路１２は、パルス信号Ｑ０の１パルス目の立ち下がりに同期して、パルス信号Ｑ１をＨレベルにする。
図４に示す時刻ｔ２においては、パルス信号Ｑ１のみがＨレベルで、他のパルス信号はＬレベルである。この時刻ｔ２に、チップ自動認識選択回路９００ａ〜９００ｅにチップ選択アドレスＣＡ＝（１、０、０）が共通に入力される。チップ自動認識選択回路９００ｂにおけるラッチ回路ＬＣ２は、自己チップアドレスＬＡ（１、０、０）をラッチする。
【００４７】
次に、チップ自動認識選択回路９００ｂにおける周期変更回路１２は、パルス信号Ｑ１の１パルス目の立ち下がりに同期して、パルス信号Ｑ２をＨレベルにする。
図４に示す時刻ｔ３においては、パルス信号Ｑ２のみがＨレベルで、他のパルス信号はＬレベルである。この時刻ｔ３に、チップ自動認識選択回路９００ａ〜９００ｅにチップ選択アドレスＣＡ＝（０、１、０）が共通に入力される。チップ自動認識選択回路９００ｃにおけるラッチ回路ＬＣ３は、自己チップアドレスＬＡ（０、１、０）をラッチする。
【００４８】
次に、チップ自動認識選択回路９００ｃにおける周期変更回路１２は、パルス信号Ｑ２の１パルス目の立ち下がりに同期して、パルス信号Ｑ３をＨレベルにする。
図４に示す時刻ｔ４においては、パルス信号Ｑ３のみがＨレベルで、他のパルス信号はＬレベルである。この時刻ｔ４に、チップ自動認識選択回路９００ａ〜９００ｅにチップ選択アドレスＣＡ＝（１、１、０）が共通に入力される。チップ自動認識選択回路９００ｄにおけるラッチ回路ＬＣ４は、自己チップアドレスＬＡ（１、１、０）をラッチする。
【００４９】
次に、チップ自動認識選択回路９００ｄにおける周期変更回路１２は、パルス信号Ｑ３の１パルス目の立ち下がりに同期して、パルス信号Ｑ４をＨレベルにする。
図４に示す時刻ｔ５においては、パルス信号Ｑ４のみがＨレベルで、他のパルス信号はＬレベルである。この時刻ｔ５に、チップ自動認識選択回路９００ａ〜９００ｅにチップ選択アドレスＣＡ＝（０、０、１）が共通に入力される。チップ自動認識選択回路９００ｅにおけるラッチ回路ＬＣ５は、自己チップアドレスＬＡ（０、０、１）をラッチする。
【００５０】
このように、電源投入後のＭＲＳ期間において、ＤＲＡＭチップ１０１ａ〜１０１ｅのうちの最下層のＤＲＡＭチップ１０１ａのチップ自動認識選択回路９００ａに基準パルス信号ＴＣＫを供給することで、ラッチ回路ＬＣ１〜５は、それぞれ異なる３ビットの自己チップアドレスＬＡをラッチする。そして、ＤＲＡＭチップ１０１ａ〜１０１ｅ各々にはそれぞれ異なる自己チップアドレスが付与される。
【００５１】
次に、ＭＲＳ期間後におけるＤＲＡＭチップの動作において、ラッチ回路が記憶する自己チップアドレスＬＡと、外部から入力されるチップ選択アドレスＣＡとを比較して、一致した場合、Ｈレベルとなるチップ選択信号Ｓｃｉを出力する比較回路１３について説明する。
図７は、図２の各チップ自動認識選択回路９００ａ〜９００ｅが備える比較回路１３の構成を示す図である。図７に示すように比較回路１３は、３つのＥＸＯＲ回路（排他的論理和回路）ＥＸＯＲ回路７１、ＥＸＯＲ回路７２及びＥＸＯＲ回路７３とＡＮＤ回路７４から構成される。
このような構成により、自己チップアドレスＬＡと、外部からインターフェースチップ１０３を経由して入力される各チップ共通のチップ選択アドレスＣＡの比較を行うことができる。
【００５２】
図７において、ＥＸＯＲ回路７１は、自己チップアドレスＬＡのうちのアドレス信号Ｂ０’と、チップ選択アドレスＣＡのうちのアドレス信号Ｂ０が入力される。ＥＸＯＲ回路７２は、自己チップアドレスＬＡのうちのアドレス信号Ｂ１’と、チップ選択アドレスＣＡのうちのアドレス信号Ｂ１が入力される。ＥＸＯＲ回路７３は、自己チップアドレスＬＡのうちのアドレス信号Ｂ２’と、チップ選択アドレスＣＡのうちのアドレス信号Ｂ２が入力される。各々のＥＸＯＲ回路７１、７２、７３は、入力された両アドレス信号の論理レベルの一致、不一致を検知する回路であり、両アドレス信号の論理レベルが不一致のとき０を出力し、両アドレス信号の論理レベルが一致したとき１を出力する。
【００５３】
ＡＮＤ回路７４は、３つのＥＸＯＲ回路７１、７２、７３の各出力が入力され、その演算出力をチップ選択信号Ｓｃとして出力する。よって、３つのＥＸＯＲ回路７１、７２，７３の全ての一致が検知されると、ＡＮＤ回路７４の出力が１となり、チップ選択信号ＳｃがＨレベルとなる。一方、３つのＥＸＯＲ回路７１、７２，７３のいずれかで不一致が検知されると、ＡＮＤ回路７４の出力が０となり、チップ選択信号ＳｃがＬレベルとなる。このように、チップ選択信号Ｓｃに基づき、所望の自己チップアドレスＬＡが付与された１つのＤＲＡＭチップを選択することができる。
【００５４】
なお、図２において、５つのチップ自動認識選択回路９００ａ〜９００ｅの各比較回路１３から出力されるチップ選択信号Ｓｃｉは、それぞれのＤＲＡＭチップ１０１ｉのコマンドデコーダ１３０へ供給され、チップ選択信号ＳｃｉがＨレベルのときに、図２におけるＤＲＡＭチップ１０１ｉのリード動作又はライト動作の実行が許可される。外部のコントローラは、リードコマンドやライトコマンドの各種制御コマンドにチップ選択アドレスＣＡを供給することで、積層されたＤＲＡＭチップのうちの任意のＤＲＡＭチップを選択的に動作させることができる。
【００５５】
次に、本実施形態の積層型半導体装置において、各ＤＲＡＭチップの間の接続構造を説明する。図８は、図１の積層型半導体メモリ装置において対向する２つのＤＲＡＭチップ１０１ａとＤＲＡＭチップ１０１ｂを含む範囲の断面構造を模式的に示した図である。なお、図８では、１層目のＤＲＡＭチップ１０１ａ及び２層目のＤＲＡＭチップ１０１ｂの範囲を示しているが、図８に基づく説明は、同一構造となる各層のＤＲＡＭチップ１０１ａ〜１０１ｅ全てに対して共通のものである。
【００５６】
図８に示すように、ＤＲＡＭチップ１０１ａは、半導体基板５０上に上述の周期変更回路１２（ＴＦＦ回路）、ラッチ回路ＬＣ１と比較回路１３が形成されている。半導体基板５０の下面にはバンプ電極５ａ及びバンプ電極５ｂ、上面には、バンプ電極５ｃ及びバンプ電極５ｄが配置されている。基準パルス信号ＴＣＫとチップ選択アドレスＣＡを接続するための接続経路は、それぞれ、ＤＲＡＭチップ１０１ａ及びバンプ電極５ａと、ＤＲＡＭチップ１０１ａ及びバンプ電極５ｂにより形成される。
【００５７】
また、ＤＲＡＭチップ１０１ａには、半導体基板５０を貫く貫通電極５１と、半導体基板５０上部の多層のメタル配線層５２と、各メタル配線層５２の間の絶縁膜を貫く多数のスルーホール５３が形成されている。なお、図８の接続構造では、チップ選択アドレスＣＡのうちのアドレス信号Ｂ０についての各接続経路を示しているが、他のチップ選択アドレスＣＡのうちのアドレス信号Ｂ１、アドレス信号Ｂ２については、アドレス信号Ｂ０と共通の構造となっている、また、他のパルス信号についても、パルス信号Ｑ０、Ｑ１と共通の構造となっている。
【００５８】
パルス信号Ｑ０については、下面のバンプ電極５ａ、貫通電極５１、スルーホール５３、メタル配線層５２を経由して、周期変更回路１２（ＴＦＦ回路）の入力側に至る接続経路及びラッチ回路ＬＣ１の入力側に至る接続経路が形成される。周期変更回路１２の出力であるパルス信号Ｑ１については、上層のＤＲＡＭチップ１０１ｂに供給するために、メタル配線層５２、スルーホール５３、上面のバンプ電極５ｃを経て、上層のＤＲＡＭチップ１０１ｂの下面のバンプ電極５ａに至る接続経路が形成される。
【００５９】
また、パルス信号Ｑ０については、スルーホール５３、メタル配線層５２を経由して、ラッチ回路ＬＣ１の入力側に至る接続経路も形成される。ラッチ回路ＬＣ１の出力であるアドレス信号Ｂ０’については、スルーホール５３、メタル配線層５２、スルーホール５３を経て、比較回路１３に至る接続経路が形成される。
【００６０】
一方、アドレス信号Ｂ０については、下面のバンプ電極５ｂ、貫通電極５１、スルーホール５３、メタル配線層５２を経由して上面のバンプ電極５ｄに至る接続経路が形成されるとともに、メタル配線層５２から分岐した経路、すなわちスルーホール５３を介して比較回路１３の入力側に至る接続経路及びラッチ回路ＬＣ１の入力側に至る接続経路が形成される。なお、比較回路１３から出力されるチップ選択信号Ｓｃ１に対する配線パターンは、スルーホール５３とメタル配線層５２を経由して、図８においては不図示であるコマンドデコーダ１３０の入力に接続される。
【００６１】
図８の接続構造から明らかなように、チップ選択アドレスＣＡの各アドレス信号Ｂ０、Ｂ１、Ｂ２については、積層型半導体装置を縦方向に結ぶ直線的な接続経路が形成される。これに対し、パルス信号Ｑｉについては、積層型半導体装置の各層の貫通電極５１、スルーホール５３、メタル配線層５２、周期変更回路１２を、下層から上層へ順番に接続する構造になっている。チップ選択アドレスＣＡの各アドレス信号Ｂ０、Ｂ１、Ｂ２及びパルス信号Ｑｉに対する接続経路は、全てのＤＲＡＭチップにおいて同一構造で形成することができる。
【００６２】
もし、自己チップアドレスＬＡを記憶する際、下層のＤＲＡＭチップの自己チップアドレスを使用する構成を採用すると、各ＤＲＡＭチップに対し自己チップアドレス入出力用の接続経路を設ける必要がある。すなわち、自己チップアドレスＬＡの接続経路を、チップ選択アドレスＣＡの接続経路と同数形成する必要がある。これに対し、本実施形態の接続構造では、対向するＤＲＡＭチップ同士でパルス信号Ｑｉを受け渡す構成が採用されるので、自己チップアドレス入出力用の接続経路を設ける必要はない。また、ＤＲＡＭチップの積層数が増加し、それによってチップ選択アドレスＣＡのアドレス信号数が増加しても、パルス信号Ｑｉを受け渡す接続経路は唯１つで済ませることができるので、配線構造を簡素化することができる。
【００６３】
このように、本実施形態による積層型半導体装置は、互いに異なる自己チップアドレス（自己チップアドレスＬＡ）を、積層されるｍ（ｍ＝５）個の半導体チップに個別に割り当て、所望の半導体チップ（ＤＲＡＭチップ１０１ｉ）を選択可能に構成した積層型半導体装置であって、半導体チップ（ＤＲＡＭチップ１０１ｉ）は、ｍ（ｍ＝５）個の半導体チップの積層順に従って縦列接続され、入力されるパルス（パルス信号Ｑｉ）を分周し、次段の半導体チップに分周信号として出力する周期変更回路（周期変更回路１２）と、入力される分周信号の論理レベルが、他の（ｍ−１）個の周期変更回路（周期変更回路１２）に入力される分周信号の論理レベルと異なる時間に、ｍ個の半導体チップに対し共通に供給されるチップ選択アドレス（チップ選択アドレスＣＡ）を取り込み、自己チップアドレス（自己チップアドレスＬＡ）として記憶する自己アドレス記憶回路（ラッチ回路ＬＣｉ）と、チップ選択アドレス（チップ選択アドレスＣＡ）と、自己チップアドレス（自己チップアドレスＬＡ）とを比較して一致判定を行う判定回路（比較回路１３）と、を備えることを特徴とする積層型半導体装置である。
【００６４】
本発明の積層型半導体装置によれば、積層後の電源投入後におけるモードレジスタ設定期間（ＭＲＳ期間）において、チップ自動認識選択回路９００ｉのラッチ回路ＬＣｉが自己チップアドレスＬＡを記憶する構成としたため、半導体チップ（ＤＲＡＭチップ１０１ｉ）の段階で自己チップアドレスＬＡを認識させる工程は不要となり、製造コスト上昇を抑制できる効果を奏する。また、積層型半導体装置を作製する前にプログラム工程を必要としないので、製造コスト上昇を抑制する効果も奏する。
【００６５】
また、周期変更回路１２は、上層の半導体チップへ周期を倍に変更した信号を出力するので、接続経路は１経路あればよい。すなわち、自己チップアドレスと、外部から供給されるｎビットのチップ選択アドレスとを比較するために、ｎビットの自己チップアドレスを生成する演算回路を個々の半導体チップに設ける積層型半導体装置の場合のように、演算回路の入出力用に、積層される半導体チップ間に自己チップアドレス用のｎ本の接続経路を設ける必要はない。これにより、接続経路をｎ本から１本へ減らすことができるので、その分チップ面積増加を抑制でき、また、組み立て不良による導通不良の発生を抑制でき、製造歩留を向上させ製造コストを低減できる効果を奏する。
【００６６】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施例において、積層型半導体装置は、ＤＲＡＭチップを５層積層する場合を示したが、より多いチップ、或いは少ないチップを積層する場合であっても本願発明を適用できる。
【００６７】
また、本実施例において、複数のＤＲＡＭチップが積層された積層型半導体装置について説明したが、ＤＲＡＭチップ以外の各種半導体チップが積層された積層型半導体装置に対して広く本発明を適用することができる。すなわち、ＤＲＡＭチップのような半導体メモリチップに限らず、多様な半導体チップが積層された積層型半導体装置全般に対して広く本発明を適用することができる。
【００６８】
また、実施形態の構成例においては、３ビットの自己チップアドレスＬＡで表現できるのは０〜７の範囲であるため、積層可能なＤＲＡＭチップの最大数は８個となる。しかし、より多くのＤＲＡＭチップを積層する場合、対応するチップ選択アドレスＣＡのビット数を増やし、ラッチ回路と比較回路１３を多ビットに対応した構成にする必要がある。
【００６９】
例えば、チップ選択アドレスＣＡがｎビットの組合せである場合、自己チップアドレスＬＡもｎビットとなるため、ラッチ回路はｎビットの自己チップアドレスＬＡを記憶する構成となる。また、比較回路１３は、ｎビットの自己チップアドレスＬＡとｎビットのチップ選択アドレスＣＡとを比較し、一致すればチップ選択信号Ｓｃｉを発生する構成となる。このような構成とすることで、ＤＲＡＭチップの積層数ｍを、２ｎ−１＜ｍ≦２ｎの範囲で自由に設定することができる。なお、チップ選択アドレスＣＡがｎビットに増えた場合であっても、上に述べたように、積層型半導体装置においてパルス信号Ｑｉの接続経路は１経路で足り、追加で接続経路を形成する必要はない。
【符号の説明】
【００７０】
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ，１０１ｉ…ＤＲＡＭチップ、１０２…インターポーザ基板、１０３…インターフェースチップ、１０４…半田ボール、１０５，５ａ，５ｂ，５ｃ，５ｄ…バンプ電極、１１０…クロックジェネレータ、１２０…モードレジスタ、１３０…コマンドデコーダ、１４０…コントロールロジック回路、２１０…ローアドレスバッファ、２２０…カラムアドレスバッファ、３００…メモリセルアレイ、４１０…ローデコーダ、４２０…センスアンプ、４３０…カラムデコーダ、５００…データコントロール回路、６００…ラッチ回路、７００…データ入出力バッファ、８００…ＤＬＬ回路、９００，９００ａ，９００ｂ，９００ｃ，９００ｄ，９００ｅ，９００ｉ…チップ自動認識選択回路、１２…周期変更回路、ＬＣ１，ＬＣ２，ＬＣ３，ＬＣ４，ＬＣ５，ＬＣｉ…ラッチ回路、１３…比較回路、１４ａ，１４ｂ，１４ｃ…サブラッチ回路、ＴＣＫ…基準パルス信号、Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑｉ…パルス信号、ＬＡ…自己チップアドレス、ＣＡ…チップ選択アドレス、Ｓｃ，Ｓｃｉ，Ｓｃ１…チップ選択信号、２１，７４…ＡＮＤ回路、２２，２３…インバータ回路、２４，２５…ＮＡＮＤ回路、７１，７２，７３…ＥＸＯＲ回路、５０…半導体基板、５１…貫通電極、５２…メタル配線層、５３…スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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