(57)【要約】【課題】炭化珪素半導体素子において、素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現する。を提供することを目的とする。【解決手段】炭化珪素ＭＯＳＦＥＴの基本単位構造において、ウェル領域３のチャネル形成部３ｃのドーピング濃度は上面部で最小になり、ウェル領域３の底部のドーピング濃度はソース領域４の下の部分３ａとチャネル形成部３ｃの下の部分３ｂとで同じである。ＪＦＥＴ領域５のドーピング濃度をＮJFET［／ｃｍ3］、基本単位構造におけるＪＦＥＴ領域５の最小幅をＬJFET［μｍ］とそれぞれ定義すると、ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5、ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15、０．６μｍ≦２ＬJFET≦２μｍの関係を充たす。【選択図】図１
2011165861.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の上部に選択的に形成された第２導電型のウェル領域と、
前記ウェル領域内に選択的に形成された第１導電型のソース領域と、
前記ドリフト層上部において前記ウェル領域に隣接し、当該ドリフト層の他の部分よりドーピング濃度の高い第１導電型のＪＦＥＴ領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記ＪＦＥＴ領域およびその間の前記ウェル領域上に跨るゲート電極と
を有する基本単位構造を備え、
前記ウェル領域において、前記ＪＦＥＴ領域と前記ソース領域との間の部分であるチャネル形成部のドーピング濃度は上面部で最小になり、前記ウェル領域の底部のドーピング濃度は前記ソース領域の下の部分と前記チャネル形成部の下の部分とで同じであり、
前記ＪＦＥＴ領域のドーピング濃度をＮJFET［／ｃｍ3］、基本単位構造における前記ＪＦＥＴ領域の最小幅をＬJFET［μｍ］とそれぞれ定義すると、
ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5
ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15
０．６μｍ≦２ＬJFET≦２μｍ
の関係を充たす
ことを特徴とする炭化珪素半導体素子。
【請求項２】
前記チャネル形成部は、前記ドリフト層の上面に向けて狭まる形状である
請求項１記載の炭化珪素半導体素子。
【請求項３】
ＮJFET≦７．６×１０15＋９．３×１０16×２ＬJFET-2.9
の関係をさらに充たす
請求項１または請求項２記載の炭化珪素半導体素子。
【請求項４】
ＮJFET≧６．５×１０16×２ＬJFET-1.7
の関係をさらに充たす
請求項１から請求項３のいずれか１つに記載の炭化珪素半導体素子。
【請求項５】
０．８μｍ≦２ＬJFET≦１．５μｍ
の関係をさらに充たす
請求項１から請求項４のいずれか１つに記載の炭化珪素半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）を用いて形成された半導体素子に関し、特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のチャネル領域およびＪＦＥＴ（Junction FET）領域の構造に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比べて絶縁破壊電界強度が十倍以上大きいので、ＳｉＣを用いて形成した半導体素子（ＳｉＣ半導体素子）では、Ｓｉを用いて形成される従来の半導体素子と比較して、十分の一以下の厚さの耐圧層（ドリフト層）により、従来と同程度の耐圧を確保することができる。故に、ＳｉＣ半導体素子では、静特性としての素子抵抗が従来の半導体素子に比べて大幅に低減される。そのためＳｉＣ半導体素子は、パワーデバイスの分野において、デバイスの特性向上を可能にする手段として期待されている。
【０００３】
ＳｉＣ半導体素子としてのｎチャネル型ＭＯＳＦＥＴの素子抵抗をさらに低減させる方法としては、表面付近にチャネルが形成されるｐ型ウェル領域において、その表面付近のドーピング濃度を低くして、チャネル移動度の向上を図る技術が知られている（例えば特許文献１）。またｎチャネル型ＭＯＳＦＥＴにおいて、一対のｐ型ウェル領域に挟まれたｎ型領域は「ＪＦＥＴ領域」と呼ばれるが、ＪＦＥＴ領域のドーピング濃度を高くすることにより素子抵抗を低減する技術も知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５０８６６号公報
【特許文献２】特開２００６−５１１９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、ＳｉＣ半導体素子では、従来の十分の一以下の厚さのドリフト層で、従来と同程度の耐圧を確保できるため、素子抵抗を低減できる。
【０００６】
しかしドリフト層の厚さが小さくなると、素子の容量（キャパシタンス）成分が増加することになる。ＳｉＣを用いたパワーデバイスでは、従来のＳｉパワーデバイスより高速のスイッチングが期待されているため、素子容量を低く抑えて動特性としてのスイッチング損失の増大を抑制することも要求される。ＭＯＳＦＥＴの動特性としてのスイッチング損失を低減させる方法の１つとしては、ゲート・ドレイン間容量を低減させることが考えられる。もちろんドリフト層の厚さを大きくすれば素子容量の増加を抑えることができるが、素子抵抗が増大してしまうため好ましくない。
【０００７】
ＭＯＳＦＥＴの素子容量を低減させる他の方法としては、ｐ型ウェル領域の間のｎ型領域（ＪＦＥＴ領域）の幅を狭くして、ドレイン側から見た実質的なゲート電極の幅を短縮することが考えられる。しかしＪＦＥＴ領域のドーピング濃度を維持して幅だけを短縮させると素子抵抗が増大するため、ＪＦＥＴ領域の小幅化に伴って高濃度化も必要になる。しかしＪＦＥＴ領域の高濃度化は、素子耐圧の低下、あるいは、電圧印加時におけるゲート絶縁膜中の電界強度の上昇を招くことが懸念される。電圧印加時におけるゲート絶縁膜中の電界強度が高くなると、絶縁破壊を招く恐れが生じるため、素子の信頼性が低下する。従って、ＪＦＥＴ領域の幅とドーピング濃度は、ＭＯＳＦＥＴの電気的特性および信頼性を左右する極めて重要なものである。
【０００８】
チャネル移動度を向上させるためにｐ型ウェル領域の表面付近（チャネル領域）のドーピング濃度を低くした構造を有するＭＯＳＦＥＴにおいて、ＪＦＥＴ領域の幅およびドーピング濃度の設定手法についての詳細はあまり知られていない。特に、動特性としてのスイッチング損失を低減させるための、ＪＦＥＴ領域の幅およびドーピング濃度の設定手法については、本発明者等の知る限り、全く把握されていない。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現できる炭化珪素半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るＳｉＣ半導体素子は、ＳｉＣ基板と、前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、前記ドリフト層の上部に選択的に形成された第２導電型のウェル領域と、前記ウェル領域内に選択的に形成された第１導電型のソース領域と、前記ドリフト層上部において前記ウェル領域に隣接し、当該ドリフト層の他の部分よりドーピング濃度の高い第１導電型のＪＦＥＴ領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記ＪＦＥＴ領域およびその間の前記ウェル領域上に跨るゲート電極とを有する基本単位構造を少なくとも１以上備え、前記ウェル領域において、前記ＪＦＥＴ領域と前記ソース領域との間の部分であるチャネル形成部のドーピング濃度は上面部で最小になり、前記ウェル領域の底部のドーピング濃度は前記ソース領域の下の部分と前記チャネル形成部の下の部分とで同じであり、前記ＪＦＥＴ領域のドーピング濃度をＮJFET［／ｃｍ3］、基本単位構造における前記ＪＦＥＴ領域の最小幅をＬJFET［μｍ］とそれぞれ定義すると、ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5、ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15、０．６μｍ≦２ＬJFET≦２μｍの関係を充たすものである。
【発明の効果】
【００１１】
本発明に係る炭化珪素半導体素子によれば、静特性としての素子抵抗の低減、耐圧の確保、電圧印加時におけるゲート絶縁膜中の電界強度の低減を実現できると共に、動特性としてのスイッチング損失の低減を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るＭＯＳＥＦＴの構成図である。
【図２】本発明の実施の形態に係るＭＯＳＥＦＴの製造工程を説明するための図である。
【図３】本発明の実施の形態に係るＭＯＳＥＦＴの製造工程を説明するための図である。
【図４】本発明の実施の形態に係るＭＯＳＥＦＴの変形例を示す図である。
【図５】本発明の実施の形態に係るＭＯＳＥＦＴの変形例を示す図である。
【図６】ＪＦＥＴ領域の幅とその抵抗値との関係を示すグラフである。
【図７】ＭＯＳＦＥＴの耐圧とＪＦＥＴ領域の幅との関係を示すグラフである。
【図８】ＭＯＳＦＥＴに規定電圧が印加されたときのゲート絶縁膜中の電界強度とＪＦＥＴ領域の幅との関係を示すグラフである。
【図９】ＭＯＳＦＥＴが所定の条件を満たすためのＪＦＥＴ領域のドーピング濃度とＪＦＥＴ領域の幅との関係を示すグラフである。
【図１０】ＪＦＥＴ領域の抵抗値を所定値に維持する条件における、ＭＯＳＦＥＴのＪＦＥＴ領域の幅とスイッチング損失との関係を示すグラフである。
【発明を実施するための形態】
【００１３】
上記のとおりＭＯＳＦＥＴにおいては、チャネルが形成されるウェル領域において当該チャネルの形成領域（チャネル領域）のドーピング濃度を低くすることにより、チャネル移動度を向上させ、素子抵抗の低減を図ることができる。本実施の形態では、そのような構造のウェル領域を備えるＭＯＳＦＥＴについて、素子抵抗の上昇、耐圧の低下、電圧印加時におけるゲート絶縁膜中の電界強度の増大を抑えつつ、スイッチング損失を小さくできるように、ＪＦＥＴ領域の幅とドーピング濃度を設定する。
【００１４】
図１は、本発明の実施の形態に係るＭＯＳＥＦＴの構成図である。図１には、ＭＯＳＦＥＴ素子の基本単位構造が示されており、実際のデバイスではこの基本単位構造が折り返されて、櫛型状あるいは多角形状に配置される。基本単位構造の長さであるピッチＬHPは４〜１０μｍ程度である。
【００１５】
図１のように、当該ＭＯＳＦＥＴは、ｎ型低抵抗のＳｉＣ基板１と、その上に形成された耐圧層としてのｎ型のドリフト層２を備えている。ＳｉＣ基板１は、（０００１）面から所定のオフ角だけ傾いた主表面を有している。
【００１６】
ドリフト層２の厚さ及びドーピング濃度は、想定する耐圧に応じて、層厚４〜１５０μｍ程度、ドーピング濃度０．５〜３０×１０15／ｃｍ3程度の範囲で決定される。例えば、６００Ｖ耐圧を想定した場合、層厚は４〜７μｍ程度、ドーピング濃度は１〜３×１０16／ｃｍ3程度である。また１２００Ｖ耐圧では、層厚は８〜１５μｍ程度、ドーピング濃度は５〜１５×１０15／ｃｍ3程度である。１７００Ｖ耐圧では、層厚は１０〜２０μｍ程度、ドーピング濃度は５〜１５×１０15／ｃｍ3程度である。３３００Ｖ耐圧では、層厚は２０〜３５μｍ程度、ドーピング濃度は２〜４．５×１０15／ｃｍ3程度である。６５００Ｖ耐圧では、層厚は５０〜８０μｍ程度、ドーピング濃度は０．８〜２×１０15／ｃｍ3程度である。１００００Ｖ耐圧では、層厚は１００〜１５０μｍ程度、ドーピング濃度は０．５〜１×１０15／ｃｍ3程度である。
【００１７】
ドリフト層２の上部には、当該ドリフト層２の他の部分よりもドーピング濃度が高いｎ型の高濃度層が形成されており、その上部にｐ型のウェル領域３が選択的に形成されている。当該高濃度層において、ウェル領域３が形成されていない部分がＪＦＥＴ領域５となる。ＪＦＥＴ領域５のドーピング濃度および幅については、後述する。
【００１８】
ウェル領域３の上部にはｎ型のソース領域４が形成され、ソース領域４とＪＦＥＴ領域５に挟まれたウェル領域３の部分の上部がチャネル領域となる。ソース領域４、ＪＦＥＴ領域５およびその間のソース領域４の上には、それらを跨ぐように、ゲート絶縁膜６が形成され、その上にゲート電極７が配設される。
【００１９】
ゲート電極７の上には層間絶縁膜８が形成されるが、当該層間絶縁膜８はソース領域４上に開口が形成されており、その中にソース電極９が形成される。図１の例では、ソース電極９は、ソース領域４とウェル領域３の両方に接続するように、それらに跨って形成されている。層間絶縁膜８の上には、ソース電極９に接続する配線１１が形成される。またドレイン電極１０はＳｉＣ基板１の裏面に形成される。なお図示されていないが、ゲート電極７のパッドが形成された領域（一般的には素子外周部）にも、層間絶縁膜８には開口が形成され、ゲート電極７はそれを通して上層の配線に接続される。
【００２０】
ウェル領域３について、図１のようにウェル下部３ａ、ウェル下端部３ｂ、ウェルコンタクト部３ｃ、チャネル形成部３ｄという４つの部分に分けて説明する。ウェル下部３ａは、ウェル領域３のうちソース領域４の下の部分である。ウェル下端部３ｂは、ＪＦＥＴ領域５に面するウェル領域３の端部のうちソース領域４よりも深い部分（ウェル下部３ａに隣接する部分）である。チャネル形成部３ｃは、ＪＦＥＴ領域５に面するウェル領域３の端部のうちソース領域４の底よりも浅い部分（ウェル下端部３ｂの上の部分）であり、チャネル領域を含んでいる。ウェルコンタクト部３ｄは、ソース電極９に接続する部分（ソース電極９の下の部分）である。
【００２１】
ウェル下部３ａにおける厚さおよびドーピング濃度は、想定した耐圧に等しい電圧（以下「規定電圧」と称す）がソース電極９とドレイン電極１０の間に印加されてもウェル下部３ａが完全に空乏化しないように設定される。例えば、厚さは０．８〜１．５μｍ程度、ドーピング濃度は７〜２０×１０17／ｃｍ3程度である。
【００２２】
このようにウェル下部３ａの厚さとドーピング濃度は、規定電圧が印加されたときの空乏化の様子に基づいて決定される。想定する耐圧によってウェル下部３ａの空乏化の様子は多少異なるが、上で示したように、想定する耐圧が大きくなるほどドリフト層２のドーピング濃度は小さく設定されるので、ウェル下部３ａの厚さとドーピング濃度は想定する耐圧に殆ど依存しない。よって想定する耐圧が異なる場合でも、ウェル下部３ａの厚さとドーピング濃度の値としては、ほぼ同じ程度のものを用いることができる。
【００２３】
またウェル下部３ａに隣接するウェル下端部３ｂのドーピング濃度は、ウェル下部３ａと同じにする。ウェル下端部３ｂのドーピング濃度がウェル下部３ａより小さくすると、ＪＦＥＴ領域５側への空乏層の伸びが小さくなるので素子抵抗の低減には有利であるが、その反面、ウェル領域３側への空乏層の伸びが大きくなるためゲート・ドレイン間容量が増加し、スイッチング損失が約１．５倍に増加する。よって素子抵抗の低減だけでなく、耐圧・信頼性の確保、スイッチング損失の低減を考慮すれば、ウェル下部３ａとウェル下端部３ｂとは同じドーピング濃度を有すること好ましい。
【００２４】
チャネル形成部３ｃでは、ウェル下部３ａ、ウェル下端部３ｂに比べてドーピング濃度が低く設定され、最表面での実効アクセプタ濃度が最も低くなるようなドーピングプロファイルを有する。ウェル下端部３ｂの最表面での実効アクセプタ濃度は、例えば１〜１０×１０16／ｃｍ3程度である。チャネル形成部３ｃの最表面にはチャネルが形成されるが、その部分のドーピング濃度を下げることにより不純物による散乱が低減され、チャネルにおけるキャリアの移動度（チャネル移動度）が向上する。従って、素子抵抗を低下することができる。チャネル形成部３ｃの最表面部の長さがＭＯＳＦＥＴのチャネル長ＬCHに相当し、例えば０．３〜１μｍ程度に設定される。
【００２５】
ウェルコンタクト部３ｄは、チャネル形成部３ｃと同様のドーピングプロファイルでもよいが、ソース電極９に接続する最表面部のドーピング濃度が、例えば５〜５０×１０18／ｃｍ3程度と高くなるように、その部分だけにイオン注入を別途行ってもよい。これによりウェルコンタクト部３ｄとソース電極９とのコンタクト抵抗を下げることができる。
【００２６】
またソース領域４の厚さは０．３〜０．７μｍ程度、ドーピング濃度は５〜５０×１０18／ｃｍ3程度である。
【００２７】
ＪＦＥＴ領域５は、ほぼ均一のドーピング濃度であるが、ウェル領域３のチャネル形成部３ｃの表面部でアクセプタのドーピング濃度が低いため、ＪＦＥＴ領域５とｐ型ウェル領域３との界面はドリフト層２の上面に対し垂直ではなく、図１の如くＪＦＥＴ領域５はその上面に向けて広がった形状となる（逆にチャネル形成部３ｃはドリフト層２の上面に向けて狭まる形状となる）。
【００２８】
ここで、ＭＯＳＥＴの基本単位構造におけるＪＦＥＴ領域５の最も狭い部分の幅をＬJFETとして定義する。つまり、折り返して配設された一対の基本単位構造においては、一対のウェル領域３の間隔は２ＬJFETとなる。ＪＦＥＴ領域５はその上面に向けて広がった形状であるため、その最も狭い部分は比較的深い部分、すなわちウェル下端部３ｂに隣接する部分となる。
【００２９】
図２、図３を参照し、図１に示したＭＯＳＦＥＴの製造工程を説明する。まず、主表面が（０００１）面から所定のオフ角だけ傾いたｎ型のＳｉＣ基板１を用意し、その上にｎ型のドリフト層２をエピタキシャル成長させる。このときドリフト層２の上部に、ＪＦＥＴ領域５となるドーピング濃度の高いｎ型の高濃度層を形成する。この高濃度層は、ドリフト層２を成長させる途中で不純物のドーピング濃度を高めることによって形成してもよいし、ドリフト層２の成長を完了させた後に、その上部にイオン注入を行うことで形成してもよい。
【００３０】
続いて、フォトリトグラフィ技術を用いた選択的なイオン注入によりｐ型のウェル領域３を形成し、さらにその中に、選択的なイオン注入によりｎ型のソース領域４を形成する（図２）。その後、注入したイオンを活性化するための熱処理を行う。上記したように、ウェル領域３の形成の際、ウェルコンタクト部３ｄの最表面部のドーピング濃度を高めるためのイオン注入を別途行ってもよい。イオンを活性化させる熱処理は、ウェル領域３、ソース領域４の形成後に一括して行ってもよいし、各イオン注入工程が行われる毎に行ってもよい。
【００３１】
その後、ウェル領域３、ソース領域４、ＪＦＥＴ領域５の表面上に、所定の絶縁膜および導電体膜を順次成膜し、それらをパターニングすることによってゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６となる絶縁膜としては、例えば１０〜１００ｎｍ程度の膜厚のシリコン酸化膜、シリコン酸化窒化膜等が挙げられる。その形成手法は、ＳｉＣ表面の熱酸化や窒化または堆積成膜、あるいはそれらの併用の何れでもよい。ゲート電極７は多結晶シリコン膜や金属膜の成膜によって形成する。
【００３２】
続いて、全面に層間絶縁膜８を成膜した後、ソース領域４の上方に開口を形成してから、その中にソース電極９を形成する（図３）。そして層間絶縁膜８上に配線１１を形成し、さらにＳｉＣ基板１の裏面にドレイン電極１０を形成することで、図１に示したＭＯＳＦＥＴの構成が得られる。
【００３３】
なお、図１ではウェル領域３がＪＦＥＴ領域５よりも浅い（ｐ型ウェル領域３の下にもドリフト層２の他の部分よりドーピング濃度が高いｎ型の高濃度層が存在する）構成となっているが、図４のようにウェル領域３とＪＦＥＴ領域５の深さが等しい構成であってもよいし、さらに図５のようにｐ型ウェル領域３がＪＦＥＴ領域５よりも深い構成であってもよい。
【００３４】
このようなプロセスフローで作製されるＭＯＳＦＥＴ素子において、ＪＦＥＴ領域５の幅２ＬJFETの値に応じて素子の各種特性がどのように変化するかを知るために、本発明者等はデバイスシミュレーションによる計算を行った。図６から図１０はその計算結果を表したグラフであり、ＪＦＥＴ領域５の幅２ＬJFETと素子の各種特性との関係を示している。
【００３５】
ここでは１２００Ｖ耐圧を想定し、層厚が８〜１５μｍ程度、ドーピング濃度が５〜１５×１０15／ｃｍ3程度のドリフト層２が用いられることを前提とした計算結果を示すが、他の値の耐圧を想定する場合（他の層厚およびドーピング濃度のドリフト層２を用いる場合）についても、各種の特性はほぼ同様の傾向の結果となる。（ｉ）素子抵抗の特性に関しては、ドリフト層２の抵抗成分ではなくＪＦＥＴ領域５の抵抗成分に注目していること、（ii）耐圧やゲート絶縁膜中の電界強度に関しては、想定する耐圧を高くするとドリフト層２のドーピング濃度は低く設定されるため、ドリフト層２とウェル領域３との間のｐｎ接合近傍の電界強度が逆に低下する傾向にあること、がその理由である。
【００３６】
図６は、ＭＯＳＦＥＴのオン抵抗のうちのＪＦＥＴ領域５の抵抗成分ＲJFET［ｏｈｍ／ｃｍ2］とＪＦＥＴ領域５の幅２ＬJFETとの関係の一例を示すグラフである。ＪＦＥＴ領域５の幅ＬJFETがある値（この例では約１．５μｍ）より小さくなると、ＪＦＥＴ領域５の抵抗成分が急激に増加することが分かる。
【００３７】
図７は、ＭＯＳＦＥＴの耐圧Ｖb［Ｖ］とＪＦＥＴ領域５の幅２ＬJFETとの関係の一例を示すグラフである。ウェル領域３のウェル下端部３ｂをウェル下部３ａと同じドーピング濃度にした構成であるため、ＪＦＥＴ領域５の幅２ＬJFETを２μｍ程度まで大きくしても充分な耐圧が確保されているが、２μｍを越えたあたりから耐圧の低下が顕著になる傾向が見られる。
【００３８】
図８は、ＭＯＳＦＥＴに規定電圧（ここでは１２００Ｖ）が印加された状態におけるゲート絶縁膜６中の電界強度Ｅox［ＭＶ／ｃｍ］とＪＦＥＴ領域５の幅２ＬJFETとの関係の一例を示すグラフである。規定電圧に近い電圧が印加されたとき、ゲート絶縁膜６の中央部Ｐ（図１のＭＯＳＦＥＴ基本単位構造の端部）に最大の電界強度が現れるが、その値は２ＬJFETが約１．９μｍの場合で４ＭＶ／ｃｍ、２ＬJFETが２．１μｍの場合で４．５ＭＶ／ｃｍとなる。ウェル領域３のウェル下端部３ｂをウェル下部３ａと同じドーピング濃度にした構成であるため、２ＬJFETを２μｍ程度にしてもゲート絶縁膜６中の電界強度は低く抑えられている。しかし充分な信頼性を確保するためには、２ＬJFETを１．９〜２．１μｍ以下に設定し、ゲート絶縁膜６中の電界強度をより低くすることが望ましい。
【００３９】
図９は、ＭＯＳＦＥＴが所定の条件を満たすためのＪＦＥＴ領域５の幅２ＬJFET［μｍ］と、ＪＦＥＴ領域５のドーピング濃度ＮJFET［／ｃｍ3］との関係を示すグラフである。図９において、太い実線の曲線は、ＪＦＥＴ領域５の抵抗成分が急激に増加しはじめるＪＦＥＴ領域５の幅２ＬJFETの値（図６では１．５μｍ）と、ＪＦＥＴ領域５のドーピング濃度ＮJFETとの関係を示しており、次の式（１）の関係が得られる。
ＮJFET＝６×１０15＋３．８×１０16×２ＬJFET-2.5  …（１）
【００４０】
破線の曲線は、規定電圧印加時のされたときにゲート絶縁膜６中の電界強度が４ＭＶ／ｃｍとなるＪＦＥＴ領域５の幅２ＬJFETの値（図８では１．９μｍ）と、ＪＦＥＴ領域５のドーピング濃度ＮJFETとの関係を示しており、次の式（２）の関係が得られる。
ＮJFET＝７．６×１０15＋９．３×１０16×２ＬJFET-2.9  …（２）
【００４１】
細い実線の曲線は、規定電圧印加時のされたときにゲート絶縁膜６中の電界強度が４．５ＭＶ／ｃｍとなるＪＦＥＴ領域５の幅２ＬJFETの値（図８では２．１μｍ）と、ＪＦＥＴ領域５のドーピング濃度ＮJFETとの関係を示しており、次の式（３）の関係が得られる。
ＮJFET＝８×１０15＋１．４×１０17×２ＬJFET-3.15  …（３）
【００４２】
図９において、太い実線より上の領域であれば、オン抵抗のうちのＪＦＥＴ領域５の抵抗成分が小さく抑えられ、静特性としての素子抵抗を低減することができる。また、破線もしくは細い実線より下の領域であれば、規定電圧印加時におけるゲート絶縁膜６中の電界強度が抑えられ、素子の信頼性を向上させることができる。
【００４３】
図７で示したように、ＪＦＥＴ領域５の幅２ＬJFETが２μｍを越えると耐圧低下が顕著になるので、耐圧確保の観点からはＪＦＥＴ領域５の幅２ＬJFETは２μｍ以下が望ましい。ここで、規定電圧印加時におけるゲート絶縁膜６中の電界強度が４ＭＶ／ｃｍとなる式（２）において、ＪＦＥＴ領域５の幅２ＬJFETを２μｍとすると、ＪＦＥＴ領域５のドーピング濃度ＮJFETは２×１０16／ｃｍ3となる。この条件におけるＪＦＥＴ領域５の抵抗値を基準にして、その抵抗値を維持させた場合の２ＬJFETとＮJFETとの関係（一点鎖線）を計算すると、次の式（４）で表される図９の一点鎖線の曲線が得られる。
ＮJFET＝６．５×１０16×２ＬJFET-1.7  …（４）
【００４４】
式（１）で示される太い実線のみならず、式（４）で示される一点鎖線よりも上の領域であれば、ＭＯＳＦＥＴの素子抵抗をさらに低減できる。
【００４５】
次に、式（４）の関係を維持しつつ（素子抵抗を一定に維持しつつ）、ＪＦＥＴ領域の幅２ＬJFETを変化させたときにおける、ＭＯＳＦＥＴのスイッチング損失ＳＷlossの変化をデバイスシミュレーションに基づき算出した。その算出結果を図１０に示す。なお、ＭＯＳＦＥＴのスイッチング損失は、ゲート電圧をしきい値未満の電圧からしきい値以上の電圧に掃引してスイッチオンさせたときの電流・電圧波形を計算して両者を乗算したものをスイッチング時間分だけ積算したものと、その状態からゲート電圧をしきい値未満の電圧に掃引してスイッチオフさせたときの電流・電圧波形を計算して両者を乗算したものをスイッチング時間分だけ積算したものとを、足し合わせることにより算出した。
【００４６】
図１０に示すように、素子抵抗が同じであっても、スイッチング損失ＳＷloss［Ｊ／ｃｙｃｌｅ］はＪＦＥＴ領域５の幅２ＬJFETの値に応じて変化し、２ＬJFETが１μｍのときに最小となることが分かる。スイッチング損失ＳＷlossがそのように変化する理由は、次のように考えられる。即ち、ＪＦＥＴ領域５の幅が１μｍより大きい領域では、ドレイン電極１０側から見たゲート電極７の実質的な幅が素子容量に大きく影響するため、ＪＦＥＴ領域５の幅が狭くなるほど素子容量は低下し、スイッチング損失が減少する。しかしＪＦＥＴ領域５の幅が１μｍより小さい領域では、ＪＦＥＴ領域５のドーピング濃度が容量成分に大きく影響するようになるため、ＪＦＥＴ領域５の幅が狭くなりＪＦＥＴ領域５のドーピング濃度が大きく設定されるほど、素子容量が大きくなってスイッチング損失が増加する。
【００４７】
図１０の結果から、スイッチング損失を低減するためには、ＪＦＥＴ領域５の幅は１μｍ前後に設定することが有効であると言える。また図７の結果から、ＪＦＥＴ領域５の幅２ＬJFETが２μｍを超えると耐圧の低下が顕著になることが分かっているので、スイッチング損失ＳＷlossを上限を、ＪＦＥＴ領域５の幅２ＬJFETが２μｍのときの値と規定する。
【００４８】
つまりスイッチング損失低減の観点では、ＪＦＥＴ領域５の幅２ＬJFETは、図１０の太い破線に挟まれた０．６μｍ≦２ＬJFET≦２μｍの範囲内が望ましく、さらに望ましくは、二点鎖線に挟まれた０．８μｍ≦２ＬJFET≦１．５μｍの範囲内にあることである。この太い破線と二点鎖線で示される範囲は、図９においても示している。
【００４９】
以上の結果から、静特性として素子抵抗の低減および耐圧の確保、動特性としてスイッチング損失の低減、ゲート絶縁膜中の電界強度の低減（信頼性向上）の全てを実現するためには、ＪＦＥＴ領域５の幅２ＬJFETおよびドーピング濃度ＮJFETが、図９において太い実線（式（１））より上、且つ、細い実線（式（３））より下の範囲であり、さらに図１０の太い破線に挟まれた範囲であればよい。つまり、次の式（５）〜（７）を満たしていればよい。
ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5  …（５）
ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15  …（６）
０．６μｍ≦２ＬJFET≦２μｍ  …（７）
【００５０】
ここで、ゲート絶縁膜中の電界強度の低減をより重視する場合は、ＪＦＥＴ領域５の幅２ＬJFETおよびドーピング濃度ＮJFETが、図９において太い実線（式（１））より上、且つ、破線（式（２））より下の範囲にすればよい。つまり、次の式（８）〜（１０）を満たすようにすればよい。
ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5  …（８）
ＮJFET≦７．６×１０15＋９．３×１０16×２ＬJFET-2.9  …（９）
０．６μｍ≦２ＬJFET≦２μｍ  …（１０）
【００５１】
また、素子抵抗の低減をより重視する場合は、ＪＦＥＴ領域５の幅２ＬJFETおよびドーピング濃度ＮJFETが、図９において一点鎖線（式（４））より上、且つ、細い実線（式（３））より下の範囲にすればよい。つまり、次の式（１１）〜（１３）を満たすようにすればよい。
ＮJFET≧６．５×１０16×２ＬJFET-1.7  …（１１）
ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15  …（１２）
０．６μｍ≦２ＬJFET≦２μｍ  …（１３）
【００５２】
ゲート絶縁膜中の電界強度および素子抵抗の両方をより低減させたい場合は、ＪＦＥＴ領域５の幅２ＬJFETおよびドーピング濃度ＮJFETが、図９において一点鎖線（式（４））より上、且つ、破線（式（３））より下の範囲にすればよい。つまり、次の式（１４）〜（１６）を満たすようにすればよい。
ＮJFET≧６．５×１０16×２ＬJFET-1.7  …（１４）
ＮJFET≦７．６×１０15＋９．３×１０16×２ＬJFET-2.9  …（１５）
０．６μｍ≦２ＬJFET≦２μｍ  …（１６）
【００５３】
さらに、スイッチング損失の低減をより重視するならば、ＪＦＥＴ領域５の幅２ＬJFETを、図１０の二点鎖線に挟まれた範囲無いにすればよい。つまり上記の各条件式において、式（７），（１０），（１３），（１６）を、次の式（１７）に置き換えればよい。
０．８μｍ≦２ＬJFET≦１．５μｍ  …（１７）
【００５４】
なお、以上では基板とドリフト層とが同じ導電型を有するＭＯＳＦＥＴについて説明したが、上で示したＪＦＥＴ領域の幅（２ＬJFET）およびドーピング濃度（ＮJFET）と各種特性との関係は、基板とドリフト層とが互いに異なる導電型を有するＩＧＢＴにおいても同様のことが言える。
【００５５】
つまりＩＧＢＴにおいても、ＪＦＥＴ領域の幅（２ＬJFET）およびドーピング濃度（ＮJFET）を、式（５）〜（１７）で示した各条件を満たすように設定すれば、静特性として素子抵抗の低減および耐圧の確保、動特性としてスイッチング損失の低減、ゲート絶縁膜中の電界強度の低減（信頼性向上）の全てを実現することができる。
【符号の説明】
【００５６】
１  ＳｉＣ基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  ＪＦＥＴ領域、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、１１  配線、３ａ  ウェル下部、３ｂ  ウェル下端部、３ｃ  チャネル形成部、３ｄ  ウェルコンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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