(57)【要約】【課題】ＣＰＵの負担を軽減し、情報を正確に受信する。【解決手段】第１のレートで変調されたデジタル信号Ｓ０が出力されると、このデジタル信号Ｓ０と等価なデジタル信号Ｓ３について、第１のレートよりも高い第２のレートでのサンプリングを実行する。そして、サンプリングした結果に基づいて、デジタル信号Ｓ０に含まれていたデジタル情報を抽出する。これにより、デジタル信号を受信する受信レジスタ２２のサンプリングレートを設定した後は、例えばＣＰＵ等によるデジタル信号Ｓ０のビット数の変換処理等が不要になる。このため、受信されたデジタルデータを取り扱うＣＰＵや制御機器の負担が軽減され、情報の受信を効率よく行うことが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信した第１のレートで変調されたデジタル信号を、前記第１のレートよりも高い第２のレートでサンプリングするサンプリング手段と、
サンプリングされた前記デジタル信号の値が、所定の回数連続でハイレベルであったときに前記デジタル信号がハイレベルであると判断する判断手段と、
を備える受信機。
【請求項２】
サンプリングされた前記デジタル信号の値が、連続してハイレベルとなった回数が閾値以下の場合に、前記第２のレートを増加させるレート調整手段を備える請求項１に記載の受信機。
【請求項３】
前記レート調整手段は、前記第２のレートが前記第１のレートの整数倍になるように、前記第２のレートを調整する請求項２に記載の受信機。
【請求項４】
前記デジタル信号は、調歩同期式の信号を含む請求項１乃至３のいずれか一項に記載の受信機。
【請求項５】
受信した第１のデジタル信号のハイレベルとローレベルを反転して、第２のデジタル信号として出力する出力手段と、
前記第１のデジタル信号の値が所定の時間ハイレベルになったときの、前記第１のデジタル信号に含まれる情報を１とし、前記第２のデジタル信号の値が所定の時間ハイレベルになったときの、前記第１のデジタル信号に含まれる情報を０として、受信データとしてのデジタルデータを生成する受信手段と、
を有する受信機。
【請求項６】
受信した第１のデジタル信号のハイレベルとローレベルを反転して、第２のデジタル信号として出力する出力手段と、
前記第１のデジタル信号を積分して、積分結果が閾値以上になったときの、前記第１のデジタル信号に含まれる情報を１とし、前記第２のデジタル信号を積分して、積分結果が閾値以上になったときの、前記第１のデジタル信号に含まれる情報を０として、受信データとしてのデジタルデータを生成する受信手段と、
を有する受信機。
【請求項７】
第１のデジタル信号を出力する送信機と、
請求項１乃至６のいずれか一項に記載の受信機と、
を備える通信システム。
【請求項８】
送信される第１のレートで変調されたデジタル信号を、前記第１のレートよりも高い第２のレートでサンプリングする工程と、
サンプリングされた前記デジタル信号の値が、所定の回数連続でハイレベルであったときに前記デジタル信号がハイレベルであると判断する工程と、
サンプリングしたときの前記デジタル信号の値が、連続してハイレベルとなった回数が閾値以下の場合に、前記第２のレートを増加させる工程と、
を含む受信方法。
【請求項９】
受信した第１のデジタル信号のハイレベルとローレベルを反転して、第２のデジタル信号として出力する工程と、
前記第１のデジタル信号の値が所定の時間ハイレベルになったときの、前記第１のデジタル信号に含まれる情報を１とする工程と、
前記第２のデジタル信号の値が所定の時間ハイレベルになったときの、前記第１のデジタル信号に含まれる情報を０とする工程と、
を含む受信方法。
【請求項１０】
受信した第１のデジタル信号のハイレベルとローレベルを反転して、第２のデジタル信号として出力する工程と、
前記第１のデジタル信号を積分して、積分結果が閾値以上になったときの、前記第１のデジタル信号に含まれる情報を１とする工程と、
前記第２のデジタル信号を積分して、積分結果が閾値以上になったときの、前記第１のデジタル信号に含まれる情報を０とする工程と、
を含む受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信機、通信システム及び受信方法に関し、更に詳しくは、デジタル信号を受信する受信機、前記受信機を備える通信システム、及びデジタル信号を受信するための受信方法に関する。
【背景技術】
【０００２】
近年の地球温暖化や世界規模で進行する経済産業の発展にともない、エネルギー消費量の削減を目的とする取り組みが重要視されている。このため、工場やビルに設置される空気調和装置などに対しては、複雑な出力制御を行うことが要求される。
【０００３】
通常、空気調和装置などに代表される設備機器は、当該設備機器のリモートコントロール装置から出力される情報に基づいて、出力の制御を行う。このため、出力調整が複雑になるほど、設備機器とリモートコントロール装置との間で送受信される情報の量が増加することになる。そこで、正確かつ高速に情報を送受信するための技術が種々提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２８８６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、情報を正確かつ高速に送受信しようとすると、受信側の機器を制御するＣＰＵ（Central Processing Unit）の負担が増大する。本発明は、上述の事情の下になされたもので、ＣＰＵの負担を軽減し、情報を正確に受信することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の受信機は、
受信した第１のレートで変調されたデジタル信号を、前記第１のレートよりも高い第２のレートでサンプリングするサンプリング手段と、
サンプリングされた前記デジタル信号の値が、所定の回数連続でハイレベルであったときに前記デジタル信号がハイレベルであると判断する判断手段と、
を備える。
【発明の効果】
【０００７】
本発明に係る受信機では、第１のレートで変調されることにより出力されたデジタル信号が、第２のレートでサンプリングされ、サンプリングされた結果に基づいて、デジタル信号に含まれるデジタルデータが受信される。このため、デジタル信号を受信するインタフェースのサンプリングレートを設定した後は、ＣＰＵによって実行されるデジタル信号の受信処理なくして、情報を正確に受信することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る通信システムの概略的な構成を示すブロック図である。
【図２】送信機によって送信されるデジタルデータの概略的な構成を模式的に示す図である。
【図３】送信機から出力されるデジタル信号を示す図である。
【図４】各デジタル信号を示す図である。
【図５】デジタル信号のサンプリングを説明するための図（その１）である。
【図６】デジタル信号のサンプリングを説明するための図（その２）である。
【図７】第２の実施形態に係る受信機のブロック図である。
【図８】各信号の関係を示す図である。
【図９】検出信号を生成するための時間を説明するための図である。
【図１０】第３の実施形態に係る受信機のブロック図である。
【図１１】デジタル信号を示す図である。
【図１２】各信号の関係を示す図である。
【発明を実施するための形態】
【０００９】
《第１の実施形態》
以下、本発明の第１の実施形態を、図面を参照しつつ説明する。図１は本実施形態に係る通信システム１０の概略的な構成を示すブロック図である。通信システム１０は、例えば空調機のリモートコントロール装置に代表されるように、被操作機器に対して情報を送信する送信機５０と、送信機５０から送信される情報を受信する受信機２０から構成されている。
【００１０】
送信機５０は、ユーザからの指令を受け付けるインタフェースを有している。例えばこの送信機５０は、インタフェースを介してユーザからの指令を受け付けると、当該指令に応じたデジタルデータを第１のレート（ボーレート）で変調することによりデジタル信号Ｓ０生成する。
【００１１】
図２は、送信機５０によって送信されるデジタルデータの概略的な構成を模式的に示す図である。図２に示されるように、デジタルデータは調歩同期式に準じたデータであり、同期を調整する目的で出力されるプリアンブルデータＤＴ１、送信するデータの開始位置や送信先のアドレス、送信元のアドレスなどを示すヘッダＤＴ２、受信側から要求される送信データＤＴ３から構成される。図３を参照するとわかるように、送信機５０は、例えば値が０のフレームと値が１のフレームとが交互に配列されたプリアンブルデータに基づいて、値が０のフレームに対応する時間帯がローレベルとなり、値が１のフレームに対応する時間帯がハイレベルとなる２値のデジタル信号Ｓ０を生成する。
【００１２】
送信機５０は、デジタル信号Ｓ０を生成すると、このデジタル信号Ｓ０を、比較的周波数が高い搬送波と合成して、例えば図４に示されるデジタル信号Ｓ１を生成する。このデジタル信号Ｓ１は、例えばシリアルケーブルを介して、受信機２０へ出力される。
【００１３】
図１に示されるように、受信機２０は、フィルタ回路２１、受信レジスタ２２、データ取得回路２３、読取クロック生成回路２４、及び検出回路２５を有している。
【００１４】
フィルタ回路２１は、受信したデジタル信号Ｓ１から情報を抽出して、受信レジスタ２２へ出力する。
【００１５】
フィルタ回路２１は、フィルタ及びフィルタ回路を通過した信号を整形する回路等を有している。図４を参照するとわかるように、このフィルタ回路２１は、まず受信したデジタル信号Ｓ１から搬送波の周波数成分（高周波成分）を除去して、デジタル信号Ｓ２を生成する。このデジタル信号Ｓ２には、デジタル信号Ｓ０が伝送される間に混入したノイズ成分が含まれている。なお、図４では説明の便宜上、デジタル信号Ｓ２の歪みが誇張されている。
【００１６】
次に、フィルタ回路２１は、閾値Ｎとデジタル信号Ｓ２とを比較して、デジタル信号Ｓ２の値が閾値Ｎ以上のときにハイレベルとなり、デジタル信号Ｓ２の値が閾値Ｎ以下のときにローレベルとなる２値のデジタル信号Ｓ３を生成し出力する。
【００１７】
受信レジスタ２２は、読取クロック生成回路２４から出力されるクロック信号の立ち下がり或いは立ち上がりに同期して、フィルタ回路２１から出力されるデジタル信号Ｓ３をサンプリングする。このサンプリングは、デジタル信号Ｓ０が変調されるときの第１のレートよりも高い第２のレートで、８ビットを１セットとして実行される。
【００１８】
例えば、図５に示されるように、受信レジスタ２２は、１セット目に時刻ｔ１でデジタル信号Ｓ３のサンプリングを実行した後、サンプリング周期Ｔ１経過するごとに順次時刻ｔ２〜ｔ８でデジタル信号Ｓ３のサンプリングを実行する。そして、受信レジスタ２２は、サンプリングした結果から得られるデジタルデータを順次出力していく。このデジタルデータは、例えば図５を参照するとわかるように、サンプリングしたときのデジタル信号Ｓ３がハイレベルのときに値が１となるフレームと、サンプリングしたときのデジタル信号Ｓ３がローレベルのときに値が０となるフレームから構成される。
【００１９】
受信レジスタ２２が、デジタル信号Ｓ３のサンプリングを実行した結果、時刻ｔ１でローレベルであることを検出し、時刻ｔ２でハイレベルであることを検出し、時刻ｔ３でハイレベルであることを検出し、時刻ｔ４でローレベルであることを検出し、時刻ｔ５でローレベルであることを検出し、時刻ｔ６でローレベルであることを検出し、時刻ｔ７でハイレベルであることを検出し、時刻ｔ８でハイレベルであることを検出した場合には、受信レジスタ２２は、各フレームの値が［０１１０００１１］の８ビットのデジタルデータを出力する。以下、この種のデジタルデータを単にデジタルデータ［＃＃＃＃＃＃＃＃］と表示する。
【００２０】
同様に、受信レジスタ２２は、２セット目に時刻ｔ９でデジタル信号Ｓ３のサンプリングを実行した後、サンプリング周期Ｔ１経過するごとに順次時刻ｔ１０〜ｔ１６でデジタル信号Ｓ３のサンプリングを実行する。受信レジスタ２２は、以降上述の動作を繰り返し実行する。
【００２１】
検出回路２５は、受信レジスタ２２から出力されるデジタルデータを監視する。そして、検出回路２５は、複数ビット（例えば１６ビット）のデジタルデータのうち、３つ以上連続した、値が１のフレームからなるデジタルデータ［１１１］の検出を試みる。そして、検出結果を読取クロック生成回路２４に通知する。
【００２２】
例えば、図５に示されるように、１セット目のサンプリング結果としてのデジタルデータと、２セット目のサンプリング結果としてのデジタルデータとを合わせた１６ビットのデジタルデータ［０１１０００１１ ０００１１０００］が出力されたときには、検出回路２５は、各フレームの値を参照し、デジタルデータ［１１１］の検出を試みる。この場合、１６ビットのデジタルデータ［０１１０００１１ ０００１１０００］には、デジタルデータ［１１１］が含まれないので、検出回路２５は、否定的な検出結果を読取クロック生成回路２４へ通知することになる。
【００２３】
読取クロック生成回路２４は、検出回路２５の検出結果に基づいて、読取クロックの周期を調整し出力する。例えば、検出回路２５から通知された検出結果が否定的である場合には、出力する読取クロックの周期を短くする。これにより、図６に示されるように、サンプリング周期Ｔ１より短いサンプリング周期Ｔ２が経過するごとに、デジタル信号Ｓ３のサンプリングが実行されることになる。
【００２４】
この場合、１セット目のデジタル信号Ｓ３のサンプリングが実行されると、受信レジスタ２２は、時刻ｔ１でローレベルであることを検出し、時刻ｔ２でハイレベルであることを検出し、時刻ｔ３でハイレベルであることを検出し、時刻ｔ４でハイレベルであることを検出し、時刻ｔ５でローレベルであることを検出し、時刻ｔ６でローレベルであることを検出し、時刻ｔ７でローレベルであることを検出し、時刻ｔ８でハイレベルであることを検出する。その結果、受信レジスタ２２からは、デジタルデータ［０１１１０００１］が出力される。
【００２５】
同様に、２セット目のデジタル信号Ｓ３のサンプリングが実行されると、受信レジスタ２２は、時刻ｔ９でハイレベルであることを検出し、時刻ｔ１０でハイレベルであることを検出し、時刻ｔ１１でローレベルであることを検出し、時刻ｔ１２でローレベルであることを検出し、時刻ｔ１３でローレベルであることを検出し、時刻ｔ１４でハイレベルであることを検出し、時刻ｔ１５でハイレベルであることを検出し、時刻ｔ１６でハイレベルであることを検出する。その結果、受信レジスタ２２からは、デジタルデータ［１１０００１１１］が出力される。
【００２６】
１セット目のサンプリング結果としてのデジタルデータと、２セット目のサンプリング結果としてのデジタルデータとを合わせた１６ビットのデジタルデータの配列は［０１１１０００１ ０１１１０００１］となる。
【００２７】
この１６ビットのデジタルデータ［０１１１０００１ １１０００１１１］には、デジタルデータ［１１１］が含まれる。このため、検出回路２５は、肯定的な検出結果を読取クロック生成回路２４へ通知することになる。
【００２８】
データ取得回路２３は、検出回路２５から肯定的な検出結果が出力されると、受信レジスタ２２から出力されるデジタルデータを連続的に受信する。そして、受信したデジタルデータを復調することにより、送信機５０から出力されたデジタル信号を抽出する。
【００２９】
具体的には、データ取得回路２３は、３つ以上連続した、値が１のフレーム群を１とし、それ以外のフレーム群を０として、デジタルデータを復調する。例えば、デジタルデータ［０１１１０００１ １１０００１１１・・・］が入力された場合には、最初のデジタルデータ［０］を０、次のデジタルデータ［１１１］を１、次のデジタルデータ［０００］を０、次のデジタルデータ［１１１］を１、次のデジタルデータ［０００］を０、次のデジタルデータ［１１１］を１というように復調することで、新たなデジタルデータ［０１０１０１・・・］を生成する。そして、例えばこのデジタルデータによって表されるデジタル情報を所定の装置へ出力する。以下、データ取得回路２３は、送信機５０から出力されるヘッダ及び送信データに基づいて変調されたデジタル信号についても、上述と同様の手順で受信する。
【００３０】
以上説明したように、本実施形態では、第１のレートで変調されたデジタル信号Ｓ０が出力されると、このデジタル信号Ｓ０と等価なデジタル信号Ｓ３について、第１のレートよりも高い第２のレートでのサンプリングが実行される。そして、サンプリングされた結果に基づいて、デジタル信号Ｓ０に含まれていたデジタル情報が抽出される。このため、デジタル信号を受信する受信レジスタ２２のサンプリングレートを設定した後は、例えばＣＰＵ等によるデジタル信号Ｓ０のビット数の変換処理等が不要になる。このため、受信されたデジタルデータを取り扱うＣＰＵや制御機器の負担が軽減され、情報の受信を効率よく行うことが可能となる。
【００３１】
また、本実施形態では、受信レジスタ２２から出力されるデジタルデータに基づいて、サンプリングレート（第２のレート）が調整される。このため、送信機５０から出力されたデジタル信号Ｓ０と等価なデジタル信号Ｓ３を、精度良く同期されたタイミングでサンプリングすることができる。これにより、デジタル信号を正確に受信することが可能となる。
【００３２】
また、本実施形態においては、サンプリング周期を調整する際に、デジタル信号のサンプリングレートを、例えば第１のレートを整数倍していくことで、サンプリング周期を調整することとしてもよい。この場合、送信機５０からの受信機２０へのデジタルデータの伝送速度を９６００ｂｐｓに設定し、読取クロックの周波数を１５３６００ｂｐｓに相当する周波数に設定することで、１ビットに対して１６回のサンプリングが可能となる。
【００３３】
《第２の実施形態》
次に、本発明の第２の実施形態について図面を参照しつつ説明する。なお、上記第１の実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。図７は、本実施形態に係る通信システム１０を構成する受信機２０Ａのブロック図である。本実施形態に係る受信機２０Ａは、受信したデジタル信号がハイレベルとなった時間に基づいて、デジタル信号に含まれるデジタルデータの値を判定する点で、第１の実施形態に係る受信機２０と異なる。
【００３４】
図７に示されるように、受信機２０Ａは、フィルタ回路２１、反転出力回路２７、出力回路２８、パルス幅検出回路２９、切替回路３０、及びデータ取得回路２３を有している。本実施形態の受信機２０Ａでは、受信したデジタル信号Ｓ３がハイレベルとなっている時間、もしくはローレベルとなっている時間が検出され、この検出結果がデータ取得回路２３に通知される。
【００３５】
反転出力回路２７は、切替回路３０の指示に基づいて、デジタル信号Ｓ３のハイレベルとローレベルを反転させて出力する。例えば、図８を参照するとわかるように、反転出力回路２７は、デジタル信号Ｓ３が入力されると、デジタル信号Ｓ３がハイレベルのときにローレベルとなり、デジタル信号Ｓ３がローレベルのときにハイレベルとなるデジタル信号Ｓ４を、パルス幅検出回路２９へ出力する。
【００３６】
出力回路２８は、切替回路３０の指示に基づいて、デジタル信号Ｓ３と位相が等しいデジタル信号Ｓ５を、パルス幅検出回路２９とデータ取得回路２３へ出力する。
【００３７】
切替回路３０は、パルス幅検出回路２９から出力される検出信号ＤＳの立ち上がりに同期して、反転出力回路２７及び出力回路２８を交互に動作させる。これにより、パルス幅検出回路２９には、ハイレベルな時間帯が支配的な入力信号ＩＳが入力されることになる。
【００３８】
パルス幅検出回路２９は、当該入力信号ＩＳが立ち上がってからハイレベルな状態を維持したまま、予め設定された時間Ｔ３が経過したタイミングで、ハイレベルとなる検出信号ＤＳを生成する。この検出信号ＤＳは、パルス幅検出回路２９と上述の切替回路３０とが協働することにより生成される。
【００３９】
図８を参照するとわかるように、例えばパルス幅検出回路２９は、入力されるデジタル信号Ｓ５が時刻ｔ１で立ち上がると、経過時間の計測を開始する。そして、時刻ｔ１から時間Ｔ３が経過した時刻ｔ２において、デジタル信号Ｓ５がハイレベルである場合に、検出信号ＤＳを所定時間だけハイベルにする。これにより、切替回路３０が動作し、パルス幅検出回路２９には、デジタル信号Ｓ４が入力されるようになる。次に、パルス幅検出回路２９は、デジタル信号Ｓ４が時刻ｔ３で立ち上がると、同様に、時刻ｔ３から時間Ｔ３が経過した時刻ｔ４において、デジタル信号Ｓ４がハイレベルである場合に、検出信号ＤＳを所定時間だけハイレベルにする。以降、パルス幅検出回路２９は、上述の動作を繰り返し実行する。これにより、パルス幅検出回路２９からは、ほぼ周期的に立ち上がるパルス信号としての検出信号ＤＳが、データ取得回路２３及び切替回路３０へ出力される。
【００４０】
データ取得回路２３は、出力回路２８から出力されるデジタル信号Ｓ５を監視し、デジタル信号Ｓ５がハイレベルのときに、検出信号ＤＳが立ち上がった場合に、デジタルデータ［１］を生成し順次記憶する。また、データ取得回路２３は、デジタル信号Ｓ５がローレベルのときに、検出信号ＤＳが立ち上がった場合に、デジタルデータ［０］を生成し順次記憶する。
【００４１】
これにより、データ取得回路２３では、デジタルデータ［０］とデジタルデータ［１］が配列されたデジタルデータが順次蓄積される。例えば、データ取得回路２３に入力されるデジタル信号Ｓ５と検出信号ＤＳとが、図８に示されるように推移した場合には、データ取得回路２３には、デジタルデータ［１０１０１０１０・・・］が受信データとして蓄積される。
【００４２】
一方、図９に示されるように、例えば時間Ｔ３が、デジタル信号Ｓ４，Ｓ５が連続してハイレベルとなる時間より長い場合には、検出信号ＤＳがハイレベルとなることはなく、この場合は、データ取得回路２３には、デジタルデータが蓄積されない。したがって、プリアンブルデータに基づいて変調されたデジタル信号Ｓ０に基づいたデジタル信号Ｓ１を受信しているときに、データ取得回路２３に、デジタルデータ［１０１０１０１０・・・］が受信データとして蓄積された場合には、送信機５０と受信機２０とが同期したと判断することが可能となる。
【００４３】
以上説明したように、本実施形態では、第１のレートで変調されたデジタル信号Ｓ０が出力されると、このデジタル信号Ｓ０とほぼ等価なデジタル信号Ｓ３に等しいデジタル信号Ｓ５が生成されるとともに、デジタル信号Ｓ３のハイレベルとローレベルとが反転したデジタル信号Ｓ４が生成される。そして、各デジタル信号Ｓ４，Ｓ５が立ち上がってからハイレベルの状態を維持したまま時間Ｔ３が経過したときに、ハイレベルとなる検出信号ＤＳが出力される。そして、この検出信号ＤＳの立ち上がりに同期して、デジタルデータが生成され、最終的にデジタルデータ［１０１０１０１０・・・］が蓄積される。
【００４４】
この場合にも、ＣＰＵ等による受信処理を行うことなくデジタルデータを受信することができるので、ＣＰＵの負担が軽減され、情報の受信を効率よく行うことが可能となる。
【００４５】
《第３の実施形態》
次に、本発明の第３の実施形態について図面を参照しつつ説明する。なお、上記第１の実施形態及び第２の実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。図１０は、本実施形態に係る通信システム１０を構成する受信機２０Ｂのブロック図である。本実施形態に係る受信機２０Ｂは、受信したデジタル信号の積分値が閾値を超えたことで、デジタル信号に含まれるデジタルデータの値を判定する点で、上記各実施形態に係る受信機２０，２０Ａと異なる。
【００４６】
図１０に示されるように、受信機２０Ｂは、フィルタ回路２１、反転出力回路２７、出力回路２８、積分回路３３，３４、判定回路３５，３６及びデータ取得回路２３を有している。
【００４７】
積分回路３３は、デジタル信号Ｓ４を積分して得られる積分信号Ｓ６を出力する。また、積分回路３４は、デジタル信号Ｓ５を積分して得られる積分信号Ｓ７を出力する。
【００４８】
例えば、デジタル信号Ｓ１が伝送される過程で減衰するなどした結果、デジタル信号Ｓ３の波形が、図１１に示されるように歪んだ場合には、出力回路２８からは、図１２に示されるように、デジタル信号Ｓ３と位相が等しいデジタル信号Ｓ５が出力される。このデジタル信号Ｓ５が積分回路３４に入力されると、積分回路３４からは、デジタル信号Ｓ５が積分されることにより生成された積分信号Ｓ７が出力される。
【００４９】
また、反転出力回路２７からは、デジタル信号Ｓ３のハイレベルとローレベルとが反転したデジタル信号Ｓ４が出力される。このデジタル信号Ｓ４が積分回路３３に入力されると、積分回路３３からは、デジタル信号Ｓ４が積分されることにより生成された積分信号Ｓ６が出力される。
【００５０】
判定回路３６は、積分信号Ｓ７を監視し、積分信号Ｓ７が閾値Ｎを超えたときにハイベルとなる判定信号Ｓ９を出力する。また、判定回路３５は、積分信号Ｓ６を監視し、積分信号Ｓ６が閾値Ｎを超えたときにハイベルとなる判定信号Ｓ８を出力する。
【００５１】
反転出力回路２７から出力されるデジタル信号Ｓ４と、出力回路２８から出力されるデジタル信号Ｓ５とは、位相が１／２周期ずれている。このため、判定回路３５から出力される判定信号Ｓ８と、判定回路３６から出力される判定信号Ｓ９は、交互にハイレベルとなる。
【００５２】
データ取得回路２３は、判定回路３５からの判定信号Ｓ８がハイレベルとなったときにデジタルデータ［０］を生成し順次記憶する。また、データ取得回路２３は、判定回路３６からの判定信号Ｓ９がハイレベルとなったときにデジタルデータ［１］を生成し順次記憶する。
【００５３】
これにより、データ取得回路２３では、デジタルデータ［０］とデジタルデータ［１］が配列されたデジタルデータが順次蓄積される。例えば、判定信号Ｓ８，Ｓ９が、図１２に示されるように推移した場合には、データ取得回路２３には、デジタルデータ［０１０１０１０１・・・］が受信データとして蓄積される。
【００５４】
以上説明したように、本実施形態では、第１のレートで変調されたデジタル信号Ｓ０が出力されると、このデジタル信号Ｓ０とほぼ等価なデジタル信号Ｓ３に等しいデジタル信号Ｓ５と、デジタル信号Ｓ３のハイレベルとローレベルとが反転したデジタル信号Ｓ４とが生成される。そして、各デジタル信号Ｓ４，Ｓ５が積分され、その値が閾値を超えたときに、ハイレベルとなる判定信号Ｓ８，Ｓ９が出力される。そして、判定信号Ｓ８，Ｓ９の立ち上がりに同期して、デジタルデータが生成され、最終的にデジタルデータ［０１０１０１０１・・・］が蓄積される。
【００５５】
この場合にも、ＣＰＵ等による受信処理を行うことなくデジタルデータを受信することができるので、ＣＰＵの負担が軽減され、情報の受信を効率よく行うことが可能となる。
【００５６】
以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。
【００５７】
また、上記実施形態では、受信機２０を構成する各ユニットがハードウエアで構成されている場合について説明した。これに限らず、受信機２０，２０Ａ，２０Ｂの一部、又は全部をマイクロコンピュータを用いて構成してもよい。
【００５８】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【産業上の利用可能性】
【００５９】
本発明の受信機、通信システム及び受信方法は、デジタル信号の通信に適している。
【符号の説明】
【００６０】
１０  通信システム
２０，２０Ａ，２０Ｂ  受信機
２１  フィルタ回路
２２  受信レジスタ
２３  データ取得回路
２４  読取クロック生成回路
２５  検出回路
２７  反転出力回路
２８  出力回路
２９  パルス幅検出回路
３０  切替回路
３３，３４  積分回路
３５，３６  判定回路
５０  送信機
ＤＳ  検出信号
ＩＳ  入力信号
Ｓ０〜Ｓ５  デジタル信号
Ｓ６，Ｓ７  積分信号
Ｓ８，Ｓ９  判定信号
ＤＴ１  プリアンブルデータ
ＤＴ２  ヘッダ
ＤＴ３  送信データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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