(57)【要約】【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。【選択図】図３
2011096950.tif 000002
【特許請求の範囲】
【請求項１】
一又は複数のダブルゲートトランジスタを含む機能回路と、
前記ダブルゲートトランジスタの特性の基準となるダブルゲート構造の基準トランジスタを含み、当該基準トランジスタの第１ゲート電極に所定の参照電圧を印加し、かつ当該基準トランジスタを流れるドレイン電流が所定の参照電流と一致するように前記基準トランジスタの第２ゲート電極の電位を制御し、当該電位を制御電圧として出力する電圧制御回路と、
を備え、前記機能回路の前記ダブルゲートトランジスタの第２ゲート電極に前記制御電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記機能回路は、前記ダブルゲートトランジスタとしてのＰ型トランジスタを含み、
前記電圧制御回路は、前記基準トランジスタとしての基準Ｐ型トランジスタの前記第１ゲート電極に第１の参照電圧を印加し、かつ前記ドレイン電流が第１の参照電流と一致するように制御される前記第２ゲート電極の電位を第１の制御電圧として出力し、
前記機能回路の前記Ｐ型トランジスタのバックゲートに前記第１の制御電圧が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記機能回路は、前記ダブルゲートトランジスタとしてのＮ型トランジスタを含み、
前記電圧制御回路は、前記基準トランジスタとしての基準Ｎ型トランジスタの前記第１ゲート電極に第２の参照電圧を印加し、かつ前記ドレイン電流が第２の参照電流と一致するように制御される前記第２ゲート電極の電位を第２の制御電圧として出力し、
前記機能回路の前記Ｎ型トランジスタのバックゲートに前記第２の制御電圧が印加されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記機能回路に含まれる各々の前記ダブルゲートトランジスタは、前記基準トランジスタと同サイズのダブルゲートトランジスタを並列接続して構成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記参照電圧の複数の設定値及び前記参照電流の複数の設定値をそれぞれ選択的に設定する選択回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記機能回路の動作状態に関わらず、前記参照電圧及び前記参照電流のそれぞれの設定値が一定に保たれるように制御されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記機能回路の動作状態に応じて、前記参照電圧及び前記参照電流のそれぞれの設定値が動的に変更されるように制御されることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記機能回路は、シングルエンド型階層センスアンプ回路であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記機能回路は、ＤＬＬ回路であることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
メモリセルから読み出した信号が伝送されるビット線の電位を参照ビット線電位と比較して２値判定する判定ラッチ回路を含むセンスアンプ回路であって、
共通に接続されるバックゲートに第１のバックゲート電圧が印加されるダブルゲート構造の２個のＰ型トランジスタと、
共通に接続されるバックゲートに第２のバックゲート電圧が印加されるダブルゲート構造の２個のＮ型トランジスタと、
を備え、
センス増幅時に、前記第１のバックゲート電圧が通常時より低い電圧値に制御され、かつ前記第２のバックゲート電圧が通常時より高い電圧値に制御されることを特徴とするセンスアンプ回路。
【請求項１１】
データの読み出し動作時に、前記第１のバックゲート電圧が通常時の電圧値に保たれ、かつ前記第２のバックゲート電圧が通常時より高い電圧値に制御されることを特徴とする請求項１０に記載のセンスアンプ回路。
【請求項１２】
データの書き込み動作が開始した後の所定期間に、前記第１のバックゲート電圧が通常時より低い電圧値に制御され、かつ前記第２のバックゲート電圧が通常時の電圧値に保たれることを特徴とする請求項１０又は１１に記載のセンスアンプ回路。
【請求項１３】
一又は複数のダブルゲートトランジスタを含む機能回路と、前記ダブルゲートトランジスタの特性の基準となるダブルゲート構造の基準トランジスタを含む電圧制御回路を備える半導体装置の制御方法であって、
前記機能回路の動作状態に応じて、前記基準トランジスタの第１ゲート電極に印加すべき参照電圧の値と、前記基準トランジスタのドレイン電流に対応する参照電流の値とを設定し、
前記基準トランジスタの第１ゲート電極に前記参照電圧を印加した状態で、前記基準トランジスタの前記ドレイン電流が前記参照電流と一致するように制御したときの前記基準トランジスタの第２ゲート電極の電位を制御電圧として出力し、
各々の前記ダブルゲートトランジスタの第２ゲート電極に前記制御電圧を印加する、
ことを特徴とする半導体装置の制御方法。
【請求項１４】
前記機能回路の動作状態に対応する複数の動作モードを選択的に設定可能であり、
前記動作モードとして第１のモードが設定されているとき、前記機能回路のパワーダウン状態及びアクティブ状態とで、前記参照電圧及び前記参照電流のそれぞれの設定値を一定に保つように制御することを特徴とする請求項１３に記載の半導体装置の制御方法。
【請求項１５】
前記機能回路の動作状態に対応する複数の動作モードを選択的に設定可能であり、
前記動作モードとして第２のモードが設定されているとき、前記機能回路のパワーダウン状態及びアクティブ状態とで、前記参照電圧及び前記参照電流のそれぞれの設定値を動的に変更するように制御することを特徴とする請求項１３に記載の半導体装置の制御方法。
【請求項１６】
メモリセルから読み出した信号が伝送されるビット線の電位を参照ビット線電位と比較して２値判定する判定ラッチ回路を含み、共通に接続されるバックゲートに第１のバックゲート電圧が印加されるダブルゲート構造の２個のＰ型トランジスタと、共通に接続されるバックゲートに第２のバックゲート電圧が印加されるダブルゲート構造の２個のＮ型トランジスタとを有するセンスアンプ回路の制御方法であって、
前記判定ラッチ回路によるセンス増幅期間には、前記第１のバックゲート電圧を通常時より低い電圧値に制御し、かつ前記第２のバックゲート電圧を通常時より高い電圧値に制御する、
ことを特徴とするセンスアンプ回路の制御方法。
【請求項１７】
外部信号線にデータを読み出す読み出し期間には、前記第１のバックゲート電圧を通常時の電圧値に保ち、かつ前記第２のバックゲート電圧を通常時より高い電圧値に制御することを特徴とする請求項１６に記載のセンスアンプ回路の制御方法。
【請求項１８】
外部信号線からのデータを書き込む書き込み動作期間に移行後の所定期間に、前記第１のバックゲート電圧を通常時より低い電圧値に制御し、かつ前記第２のバックゲート電圧を通常時の電圧値に保つように制御することを特徴とする請求項１６又は１７に記載のセンスアンプ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルゲートトランジスタを用いた機能回路を含む半導体装置と、ダブルゲートトランジスタを用いたセンスアンプ回路と、それらの半導体装置、センスアンプ回路の制御方法に関するものである。
【背景技術】
【０００２】
従来から、チャネル領域を挟んで対向する２個のゲート電極（フロントゲート及びバックゲート）を設けたダブルゲートＭＯＳＦＥＴを制御する際、バックゲート電圧を制御することによりフロントゲートの閾値電圧を変化させる手法が知られている。このような独立制御型ダブルゲート（IDG: Independent Double Gate）ＭＯＳＦＥＴの構造例について図１７を参照して説明する。図１７（Ａ）は、ダブルゲートＭＯＳＦＥＴの一般的な回路記号を表す図であり、２個のゲート電極であるフロントゲートＦＧ及びバックゲートＢＧと、ソースＳ及びドレインＤを有するダブルゲートＭＯＳＦＥＴが示されている。図１７（Ｂ）は、ダブルゲートＭＯＳＦＥＴに適用されるＳＯＩ−ＭＯＳＦＥＴ構造を示す図であり、図１７（Ｃ）は、ダブルゲートＭＯＳＦＥＴに適用されるＦｉｎＦＥＴ構造を示す図である。図１７（Ｂ）の構造においては、シリコン基板１００上の絶縁膜１０１の上部領域にソースＳ及びドレインＤを形成し、チャネル領域の上部にゲート誘電体膜１０２を挟んで一方のゲート電極（フロントゲートＦＧ）が形成され、その下部のシリコン基板１００の領域が他方のゲート電極（バックゲートＢＧ）となる。また、図１７（Ｃ）の構造においては、絶縁膜１０３上にソースＳ及びドレインＤを有するＦｉｎが設けられ、その両側にゲート誘電体１０４を挟んで独立した２個のゲート電極が形成され、一方がフロントゲートＦＧとして機能し、他方がバックゲートＢＧとして機能する。ダブルゲートＭＯＳＦＥＴを用いた構成及び制御方法を適用した具体例は種々の先行文献に開示されている（例えば、非特許文献１及び特許文献１、２、３、４参照）。
【０００３】
非特許文献１には、Ｎ型ＦｉｎＦＥＴ構造のＩＤＧ−ＭＯＳＦＥＴに対するバックゲート電圧により閾値電圧を制御する技術が開示されている。非特許文献１に開示された技術によれば、バックゲート電圧が０Ｖのときは、閾値電圧が負電圧（デプレッション）となって、フロントゲート電圧に対して大きなドレイン電流が流れるのに対し、バックゲート電圧を負電圧（-１Ｖ）に低下させると、閾値電圧がほぼ０Ｖとなって、フロントゲート電圧に対して流れるドレイン電流が減少することが示されている。Ｐ型ＦｉｎＦＥＴ構造のＩＤＧ−ＭＯＳＦＥＴに対しても、逆の電圧極性により同様の制御が可能である。
【０００４】
特許文献１には、バックゲート電圧に応じて、制御対象のＭＯＳＦＥＴの閾値電圧を動作時及び待機時にそれぞれ最適な値に制御可能であると記載されている。特許文献２には、回路ブロックを構成するＭＯＳＦＥＴのバックバイアス電圧の制御手法が開示されている。この制御手法によれば、作動状態と待機状態の間を遷移する回路ブロック群の個々の回路ブロックについて、マスター制御ブロックにより上述のバックバイアス電圧が独立かつ静的に制御される。特許文献３には、センスアンプを構成する１対のＭＯＳＦＥＴの閾値電圧を常に一定に保つための技術が開示されている。この技術によれば、センスアンプのＭＯＳＦＥＴとほぼ同じＭＯＳＦＥＴを用いたモニタ回路を設け、このモニタ回路のＭＯＳＦＥＴの閾値電圧の変動を打ち消すようにセンスアンプのＭＯＳＦＥＴのバックバイアス電圧がフィードバック制御される。
【０００５】
また、特許文献４には、ＤＲＡＭのセンスアンプ回路を構成するＭＯＳＦＥＴの基板電圧を制御する技術が開示されている。特許文献４に開示された技術によれば、センス増幅時にＭＯＳＦＥＴに設けた基板電圧制御端子を介して基板電圧を動的に制御することにより、ＭＯＳＦＥＴの閾値電圧を低下させ、低電圧、高速、低リーク電流の動作を実現するものである。特許文献４には、センスアンプ回路（図２１）に対する具体的な制御（図２２）が説明されている。このような制御により、一対のビット線ＢＬ及び／ＢＬを所望の波形（図２２下部）で変化させて上記の目的を達成するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−０７８０２６号公報
【特許文献２】特開２００４−３３６０１６号公報
【特許文献３】特開２００７−０７３１４３号公報
【特許文献４】特開平１０−１８９９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Liu et. Al., “Flexible Threshold Voltage FinFETs with Independent Double Gates and an Ideal Rectangular Cross-Section Si-Fin Channel” 18.8.1, IEDM‘03
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術を、ＭＯＳＦＥＴを用いた論理回路やセンスアンプ回路に対して実際に適用するには、以下に述べるような様々な問題がある。特許文献１には、ＭＯＳＦＥＴの閾値電圧の具体的な制御方法が開示されておらず、実際に論理回路等に応用することは困難である。特許文献２には、バックバイアス電圧を決定する具体的手法は開示されておらず、状態に応じて動作特性を最適化するようにバックバイアス電圧を決定できないことが問題である。特許文献３に開示された技術は、単にセンスアンプの閾値電圧の変動を打ち消すことにとどまり、一般的な論理回路等における多様な用途に適用することは困難である。
【０００９】
また、特許文献４のセンスアンプ回路は、低い電源電圧で動作させる場合、信号を増幅して外部信号線に読み出す際に十分な信号電圧で読み出せなくなることが問題である。また、このときにセンスラッチが反転しやすくなって誤動作の要因となるとともに、外部信号線を経由するデータ書き込み時にビット線を電源電圧に駆動する時間が長くなって書き込み時間が増加することが問題となる。特許文献４には、これらの問題に対する対策は開示されていない。さらに、特許文献４に開示された技術によれば、閾値電圧を基板電圧により制御するため、閾値電圧を低下させる際にＭＯＳＦＥＴのソースと基板の間のＰＮ接合が順バイアスされないように制御する必要があり、閾値電圧を最適な値に設定することが困難である。
【００１０】
そこで、本発明はこれらの問題を解決するためになされたものであり、ダブルゲートトランジスタを用いて論理回路やセンスアンプ回路等の機能回路を構成する場合、バックゲート電圧を適切に制御することによりダブルゲートトランジスタの閾値電圧を変化させ、高速かつ低消費電力で動作する機能回路の良好な特性を実現可能な半導体装置等及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、一又は複数のダブルゲートトランジスタを含む機能回路と、前記ダブルゲートトランジスタの特性の基準となるダブルゲート構造の基準トランジスタを含み、当該基準トランジスタの第１ゲート電極に所定の参照電圧を印加し、かつ当該基準トランジスタを流れるドレイン電流が所定の参照電流と一致するように前記基準トランジスタの第２ゲート電極の電位を制御し、当該電位を制御電圧として出力する電圧制御回路とを備えて構成され、前記機能回路の前記ダブルゲートトランジスタの第２ゲート電極に前記制御電圧が印加される。
【００１２】
本発明の半導体装置によれば、電圧制御回路のダブルゲート構造の基準トランジスタに対し、第１ゲート電極に参照電圧を印加したときのドレイン電流が参照電流と一致するように第２ゲート電極の電位が制御され、その電位が制御電圧として出力され、機能回路の各ダブルゲートトランジスタの第２ゲート電極に印加される。これにより、制御回路の参照電圧及び参照電流をそれぞれ適切に設定することにより、機能回路を構成するダブルゲートトランジスタの閾値電圧を変化させて機能回路に所望の特性を付与することができる。
【００１３】
また、上記課題を解決するために、本発明のセンスアンプ回路は、メモリセルから読み出した信号が伝送されるビット線の電位を参照ビット線電位と比較して２値判定する判定ラッチ回路を含むセンスアンプ回路であって、共通に接続されるバックゲートに第１のバックゲート電圧が印加されるダブルゲート構造の２個のＰ型トランジスタと、共通に接続されるバックゲートに第２のバックゲート電圧が印加されるダブルゲート構造の２個のＮ型トランジスタとを備えている。本発明のセンスアンプ回路は、センス増幅時に、前記第１のバックゲート電圧が通常時より低い電圧値に制御され、かつ前記第２のバックゲート電圧が通常時より高い電圧値に制御される。
【００１４】
本発明のセンスアンプ回路によれば、ダブルゲート構造のトランジスタを用いて判定ラッチ回路を構成し、そのうちの２個のＰ型トランジスタのバックゲートに第１のバックゲート電圧を印加し、２個のＮ型トランジスタのバックゲートに第２のバックゲート電圧を印加し、通常時に比べ、センス増幅時に第１のバックゲート電圧を低くし、かつ第２のバックゲート電圧を高くするような制御が行われる。これにより、判定ラッチ回路の各トランジスタの閾値電圧を低下させ、センス増幅の速度を向上させることが可能となる。
【００１５】
本発明は、前記半導体装置の制御方法及び前記センスアンプ回路の制御方法のそれぞれに対しても有効に適用することができる。
【発明の効果】
【００１６】
本発明によれば、一又は複数のダブルゲートトランジスタを用いた機能回路を含む半導体装置において、各々のダブルゲートトランジスタの第２ゲート電極の制御を通じて閾値電圧を変化させることで、機能回路に所望の特性を付与することができる。この場合、動作状態に関わらず、機能回路が常に一定の特性を保持するように制御することで、製造プロセスの変動や温度変動に起因する特性ばらつきを抑制することができる。あるいは、機能回路の動作状態に応じて、その特性を動的に変更することで、例えば、パワーダウン状態ではリーク電流を抑え、かつアクティブ状態では動作速度の向上と消費電流の低減を図るなど、機能回路の動作に対する多様な要求を実現可能となる。
【００１７】
また、本発明によれば、２個のＰ型トランジスタと２個のＮ型トランジスタを用いた判定ラッチ回路を含むセンスアンプ回路において、それぞれのダブルゲート構造におけるバックゲート電圧を適切に制御することで、トランジスタの閾値電圧を最適化し、リーク電流を抑えつつセンス増幅の速度を向上させることができる。また、読み出し動作時には、外部信号線への十分な信号電圧を確保しつつ動作マージンを向上させ、書き込み動作時にはビット線を電源電圧まで駆動するのに要する時間を短縮して、書き込み速度を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態において、４段のインバータから構成されるドライバ回路の回路構成を示す図である。
【図２】図１の回路構成をＰ型及びＮ型の各基準ＭＯＳＦＥＴを用いて構成する場合を説明する図である。
【図３】ＶＢＧＰ制御回路のブロック図とＶＢＧＮ制御回路のブロック図である。
【図４】図３（Ａ）のＶＢＧＰ制御回路の具体的な構成例を示す図である。
【図５】図３（Ｂ）のＶＢＧＮ制御回路の具体的な構成例を示す図である。
【図６】２入力ＮＡＮＤゲートの構成例を示す図である。
【図７】２入力ＮＯＲゲートの構成例を示す図である。
【図８】参照電圧Ｖｒｐ、Ｖｒｎ及び参照電流Ｉｒｐ、Ｉｒｎに関し、動作モード毎に設定される値の一例を示す図である。
【図９】プロセスモニタモードにおける制御回路各部の動作波形を示している
【図１０】パワーダウンモード及び第１アクティブモードを独立に制御した場合の制御回路各部の動作波形を示す図である。
【図１１】パワーダウンモード及び第２アクティブモードを独立に制御した場合の制御回路各部の動作波形を示す図である。
【図１２】本発明を適用したシングルエンド型階層センスアンプ回路の回路構成の例を示す図であり。
【図１３】本発明を適用したＤＬＬ回路の構成の例を示す図である。
【図１４】第２実施形態のセンスアンプ回路の回路構成を示す図である。
【図１５】第２実施形態のセンスアンプ回路の動作波形を示す図である。
【図１６】図１５の動作波形と比較するための動作波形を示す図である。
【図１７】従来の独立制御型ダブルゲートＭＯＳＦＥＴの構造例を説明する図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態について図面を参照しながら説明する。以下では、ダブルゲート構造を有するＭＯＳＦＥＴ（ダブルゲートＭＯＳＦＥＴ）を用いた機能回路を含む半導体装置に対して本発明を適用した形態（第１実施形態）と、ダブルゲートＭＯＳＦＥＴを用いたセンスアンプ回路に対して本発明を適用した形態（第２実施形態）についてそれぞれ説明する。
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について説明する。まず、第１実施形態の半導体装置おいて、ダブルゲートＭＯＳＦＥＴを用いた機能回路の構成とその特性の制御について、図１及び図２を参照して説明する。図１は、４段のインバータから構成されるドライバ回路の回路構成を示している。図１のドライバ回路は、Ｐ型のダブルゲートゲートＭＯＳＦＥＴ１０、１２、１４、１６と、Ｎ型のダブルゲートＭＯＳＦＥＴ１１、１３、１５、１７が含まれ、電源電圧ＶＤＤとグランド電位ＶＳＳが供給される。初段のインバータの一対のＭＯＳＦＥＴ１０、１１の各フロントゲート（本発明の第１ゲート電極）には入力信号Ｓｉｎが入力され、４段目のインバータの一対のＭＯＳＦＥＴ１６、１７の各ドレインからは出力信号Ｓｏｕｔが出力される。また、Ｐ型ＭＯＳＦＥＴ１０、１２、１４、１６の各バックゲート（本発明の第２ゲート電極）にはバックゲート電圧ＶＢＧＰ（本発明の第１の制御電圧）が印加され、Ｎ型ＭＯＳＦＥＴ１１、１３、１５、１７の各バックゲート（本発明の第２ゲート電極）にはバックゲート電圧ＶＢＧＮ（本発明の第２の制御電圧）が印加される。
【００２１】
なお、以下の説明では、特に区別の必要がない限り、ダブルゲートＭＯＳＦＥＴを単に「ＭＯＳＦＥＴ」と表記し（必要に応じて「Ｐ型」又は「Ｎ型」を付加する）、ダブルゲートＭＯＳＦＥＴのフロントゲートを単に「ゲート」と表記する。
【００２２】
図１のＭＯＳＦＥＴ１０〜１７の各々には、基準となるＭＯＳＦＥＴのゲート幅を１としたときの倍率（ｎ倍を×ｎと表す）を付記している。初段のインバータのＰ型ＭＯＳＦＥＴ１０及びＮ型ＭＯＳＦＥＴ１１はともにゲート幅が１倍（×１）であり、２〜４段目のインバータは順次４倍（×４）、１６倍（×１６）、６４倍（×６４）とゲート幅が大きくなっていく。図１において、各々のインバータは、ゲート幅がｎ倍の場合、基準となるゲート幅を有する基準ＭＯＳＦＥＴをｎ個並列に接続して構成することを前提とする。そのため、ＭＯＳＦＥＴのチャネル長は、基準となるＭＯＳＦＥＴと同じである。なお、Ｐ型及びＮ型のそれぞれの基準となるＭＯＳＦＥＴはゲート幅／チャネル長は同一である必要はなく、例えば、Ｐ型ＭＯＳＦＥＴのゲート幅がＮ型ＭＯＳＦＥＴのゲート幅の２倍に設定されていてもよい。
【００２３】
ここで、図１の回路構成をＰ型及びＮ型の各基準ＭＯＳＦＥＴを用いて構成する場合を説明する。図２（Ａ）は、図１のドライバ回路において、初段のインバータから信号Ｓ１を入力して３段目のインバータに信号Ｓ２を出力する２段目のインバータの回路部分を示している。また、図２（Ｂ）は、図２（Ａ）の回路構成をＰ型及びＮ型の各基準ＭＯＳＦＥＴを用いて表した回路構成を示している。図２（Ｂ）において、４個の基準Ｐ型ＭＯＳＦＥＴ２０が並列接続されるとともに、４個の基準Ｎ型ＭＯＳＦＥＴ３０が並列接続されており、全体としては４倍のゲート幅のＭＯＳＦＥＴと同じ特性が得られる。なお、４個の基準Ｐ型ＭＯＳＦＥＴ２０は、共通に接続されたバックゲートに上記のバックゲート電圧ＶＢＧＰが印加され、４個の基準Ｎ型ＭＯＳＦＥＴ３０は、共通に接続されたバックゲートに上記のバックゲート電圧ＶＢＧＮが印加されている。
【００２４】
図３（Ａ）は、Ｐ型ＭＯＳＦＥＴ用のバックゲート電圧ＶＢＧＰを発生するＶＢＧＰ制御回路のブロック図を示している。図３（Ａ）において、基準Ｐ型ＭＯＳＦＥＴ２０は、ソースが電源電圧ＶＤＤに接続され、ゲートに可変の参照電圧Ｖｒｐが印加されている。電流比較回路２１は、可変の参照電流Ｉｒｐと、基準Ｐ型ＭＯＳＦＥＴ２０のドレイン電流Ｉｐとの大小を比較する。ＶＢＧＰ発生回路２２は、電流比較回路２１の比較結果を受け取り、バックゲート電圧ＶＢＧＰを発生する。このバックゲート電圧ＶＢＧＰは、基準Ｐ型ＭＯＳＦＥＴ２０のバックゲートにフィードバックされ、ドレイン電流Ｉｐが参照電流Ｉｒｐに一致するようにバックゲート電圧ＶＢＧＰの値が制御される。これにより、参照電圧Ｖｒｐと参照電流Ｉｒｐを任意に設定すれば、所要の特性が得られるようにバックゲート電圧ＶＢＧＰの値が決定される。
【００２５】
図３（Ｂ）は、Ｎ型ＭＯＳＦＥＴ用のバックゲート電圧ＶＢＧＮを発生するＶＢＧＮ制御回路のブロック図を示している。図３（Ｂ）において、基準Ｎ型ＭＯＳＦＥＴ３０は、ソースがグランドに接続され、ゲートに可変の参照電圧Ｖｒｎが印加されている。電流比較回路３１は、可変の参照電流Ｉｒｎと、基準Ｎ型ＭＯＳＦＥＴ３０のドレイン電流Ｉｎとの大小を比較する。ＶＢＧＮ発生回路３２は、電流比較回路３１の比較結果を受け取り、バックゲート電圧ＶＢＧＮを発生する。このバックゲート電圧ＶＢＧＮは、基準Ｎ型ＭＯＳＦＥＴ３０のバックゲートにフィードバックされ、ドレイン電流Ｉｎが参照電流Ｉｒｎに一致するようにバックゲート電圧ＶＢＧＮの値が制御される。これにより、参照電圧Ｖｒｎと参照電流Ｉｒｎを任意に設定すれば、所要の特性が得られるようにバックゲート電圧ＶＢＧＮの値が決定される。
【００２６】
次に、図４及び図５を参照して、図３（Ａ）のＶＢＧＰ制御回路と図３（Ｂ）のＶＢＧＮ制御回路のそれぞれ具体的な構成例について説明する。図４は、ＶＢＧＰ制御回路の回路構成例を示す図であって、タップ選択回路５０と、第１セレクタ５１と、第２セレクタ５２と、フィルタ５３と、基準Ｐ型ＭＯＳＦＥＴ２０と、Ｐ型ＭＯＳＦＥＴ５４、５５と、２個のオペアンプ５６、５７を含む構成が示されている。図４において、タップ選択回路５０は、受け取った動作モード信号Ｓｍに応じて第１セレクタ５１及び第２セレクタ５２にそれぞれ制御信号を送出する。第１セレクタ５１からは、タップ選択回路５０の制御信号に基づき、電源電圧ＶＤＤとグランドの間の可変抵抗の値に応じて選択された参照電圧Ｖｒｐが出力される。この参照電圧Ｖｒｐは、フィルタ５３により平滑化された後、基準Ｐ型ＭＯＳＦＥＴ２０のゲートに入力され、基準Ｐ型ＭＯＳＦＥＴ２０から抵抗Ｒ１にドレイン電流Ｉｐが流れる。一方、第２セレクタ５２は、タップ選択回路５０の制御信号に基づき、電流源となるＰ型ＭＯＳＦＥＴ５４の電流値が可変抵抗の値に応じて選択され、それに応じてＰ型ＭＯＳＦＥＴ５５から抵抗Ｒ１に流れる参照電流Ｉｒｐが決定される。なお、タップ選択回路５０と、第１セレクタ５１、第２セレクタ５２は、一体的に本発明の選択回路として機能する。
【００２７】
オペアンプ５６には、ドレイン電流Ｉｐに比例する電圧Ｒ１・Ｉｐがプラス側入力端子に入力され、参照電流Ｉｒｐに比例する電圧Ｒ１・Ｉｒｐがマイナス側入力端子に入力され、両方の電圧の大きさが比較される。オペアンプ５６の出力信号は、ボルテージフォロアとして動作するオペアンプ５７に入力され、オペアンプ５７からバックゲート電圧ＶＢＧＰが出力される。このバックゲート電圧ＶＢＧＰは、図４の基準Ｐ型ＭＯＳＦＥＴ２０のバックゲートに印加されるともに、上述の機能回路に含まれる各基準Ｐ型ＭＯＳＦＥＴ２０に対して供給される。図４の構成により、参照電圧Ｖｒｐと参照電流Ｉｐのそれぞれの設定値に従って、基準Ｐ型ＭＯＳＦＥＴ２０が所望の特性となるようにバックゲート電圧ＶＢＧＰの値を適切に決定することができる。
【００２８】
図５は、ＶＢＧＮ制御回路の回路構成例を示す図であって、タップ選択回路６０と、第３セレクタ６１と、第４セレクタ６２と、フィルタ６３と、基準Ｎ型ＭＯＳＦＥＴ３０と、Ｎ型ＭＯＳＦＥＴ６４、６５と、２個のオペアンプ６６、６７を含む構成が示されている。図５において、タップ選択回路６０は、動作モードを指定する動作モード信号Ｓｍを受け取り、この動作モード信号Ｓｍに応じて第３セレクタ６１及び第４セレクタ６２をそれぞれ制御する。第３セレクタ６１からは、電源電圧ＶＤＤとグランドの間の可変抵抗の値に応じて選択された参照電圧Ｖｒｎが出力される。この参照電圧Ｖｒｎは、フィルタ６３により平滑化された後、基準Ｎ型ＭＯＳＦＥＴ３０のゲートに入力され、抵抗Ｒ２を介して基準Ｎ型ＭＯＳＦＥＴ３０にドレイン電流Ｉｎが流れる。一方、第４セレクタ６２は、電流源となるＮ型ＭＯＳＦＥＴ６４の電流値が可変抵抗の値に応じて選択され、それに応じて抵抗Ｒ２を介してＮ型ＭＯＳＦＥＴ６５を流れる参照電流Ｉｒｎが決定される。なお、タップ選択回路６０と、第３セレクタ６１、第４セレクタ６２は、一体的に本発明の選択回路として機能する。
【００２９】
オペアンプ６６には、ドレイン電流Ｉｎに比例する電圧Ｒ２・Ｉｎがプラス側入力端子に入力され、参照電流Ｉｒｎに比例する電圧Ｒ２・Ｉｒｎがマイナス側入力端子に入力され、両方の電圧の大きさが比較される。オペアンプ６６の出力信号は、ボルテージフォロアとして動作するオペアンプ６７に入力され、オペアンプ６７からバックゲート電圧ＶＢＧＮが出力される。このバックゲート電圧ＶＢＧＮは、図５の基準Ｎ型ＭＯＳＦＥＴ３０のバックゲートに印加されるともに、上述の機能回路に含まれる各基準Ｎ型ＭＯＳＦＥＴ３０に対して供給される。図５の構成により、参照電圧Ｖｒｎと参照電流Ｉｎのそれぞれの設定値に従って、基準Ｎ型ＭＯＳＦＥＴ３０が所望の特性となるようにバックゲート電圧ＶＢＧＮの値を適切に決定することができる。
【００３０】
第１実施形態においては、図１のドライバ回路に限られず、機能回路としての多様な論理回路に対して本発明を適用することができる。図６及び図７を参照して、上記のＭＯＳＦＥＴを用いた他の論理回路の構成例について説明する。図６は、２倍及び４倍のゲート幅のＭＯＳＦＥＴを用いた２入力ＮＡＮＤゲートの構成例を示している。図６（Ａ）に示す２入力ＮＡＮＤゲートは、Ｐ型ＭＯＳＦＥＴ４０、４３と、Ｎ型ＭＯＳＦＥＴ４１、４２とにより構成される。このうち、Ｐ型ＭＯＳＦＥＴ４０、４３は２倍のゲート幅（×２）を有し、Ｎ型ＭＯＳＦＥＴ４１、４２は４倍のゲート幅（×４）を有している。入力信号ＡがＭＯＳＦＥＴ４０、４１の各ゲートに入力され、入力信号ＢがＭＯＳＦＥＴ４２、４３の各ゲートに入力され、入力信号Ａ、ＢのＮＡＮＤ演算の結果である出力信号ＣがＭＯＳＦＥＴ４０、４１、４３の各ドレインから出力される。
【００３１】
図６（Ｂ）は、図６（Ａ）の回路構成を基準Ｐ型ＭＯＳＦＥＴ２０及び基準Ｎ型ＭＯＳＦＥＴ３０を用いて表した回路構成である。図６（Ｂ）に示すように、１個の基準Ｐ型ＭＯＳＦＥＴ２０と２個の基準Ｎ型ＭＯＳＦＥＴ３０からなる直列回路が４個並列に接続されている。入力信号Ａは、上段左側の２個の基準Ｐ型ＭＯＳＦＥＴ２０と中段の４個の基準Ｎ型ＭＯＳＦＥＴ３０の各ゲートに入力され、入力信号Ｂは、上段右側の２個の基準Ｐ型ＭＯＳＦＥＴ２０と、下段の４個の基準Ｎ型ＭＯＳＦＥＴ３０の各ゲートに入力され、出力信号Ｃは上段の４個の基準Ｐ型ＭＯＳＦＥＴ２０と中段の４個の基準Ｎ型ＭＯＳＦＥＴ３０の間のノードから出力される。４個の基準Ｐ型ＭＯＳＦＥＴ２０の各バックゲートにはバックゲート電圧ＶＢＧＰが印加され、全部で８個の基準Ｎ型ＭＯＳＦＥＴ３０の各バックゲートにはバックゲート電圧ＶＢＧＮが印加されている。
【００３２】
図７は、２倍及び４倍のゲート幅のＭＯＳＦＥＴを用いた２入力ＮＯＲゲートの構成例を示している。図７（Ａ）に示す２入力ＮＯＲゲートは、Ｐ型ＭＯＳＦＥＴ４４、４５と、Ｎ型ＭＯＳＦＥＴ４６、４７とにより構成される。このうち、Ｐ型ＭＯＳＦＥＴ４４、４５は４倍のゲート幅（×４）を有し、Ｎ型ＭＯＳＦＥＴ４６、４７は２倍のゲート幅（×２）を有している。入力信号ＡがＭＯＳＦＥＴ４４、４７の各ゲートに入力され、入力信号ＢがＭＯＳＦＥＴ４５、４６の各ゲートに入力され、入力信号Ａ、ＢのＮＯＲ演算の結果である出力信号ＣがＭＯＳＦＥＴ４５、４６、４７の各ドレインから出力される。
【００３３】
図７（Ｂ）は、図７（Ａ）の回路構成を基準Ｐ型ＭＯＳＦＥＴ２０及び基準Ｎ型ＭＯＳＦＥＴ３０を用いて表した回路構成である。図７（Ｂ）に示すように、２個の基準Ｐ型ＭＯＳＦＥＴ２０と１個の基準Ｎ型ＭＯＳＦＥＴ３０からなる直列回路が４個並列に接続されている。入力信号Ａは、上段の４個の基準Ｐ型ＭＯＳＦＥＴ２０と下段右側の２個の基準Ｎ型ＭＯＳＦＥＴ３０の各ゲートに入力され、入力信号Ｂは、中段の４個の基準Ｐ型ＭＯＳＦＥＴ２０と、下段左側の２個の基準Ｎ型ＭＯＳＦＥＴ３０の各ゲートに入力され、出力信号Ｃは中段の４個の基準Ｐ型ＭＯＳＦＥＴ２０と下段の４個の基準Ｎ型ＭＯＳＦＥＴ３０の間のノードから出力される。全部で８個の基準Ｐ型ＭＯＳＦＥＴ２０の各バックゲートにはバックゲート電圧ＶＢＧＰが印加され、４個の基準Ｎ型ＭＯＳＦＥＴ３０の各バックゲートにはバックゲート電圧ＶＢＧＮが印加されている。
【００３４】
次に、第１実施形態の半導体装置における動作モードについて説明する。第１実施形態では、図４及び図５の構成におけるパラメータの設定に対応付けられる動作モードを想定している。図８は、上述の参照電圧Ｖｒｐ、Ｖｒｎ及び参照電流Ｉｒｐ、Ｉｒｎに関し、動作モード毎に設定される値の一例を示している。第１実施形態における動作モードとしては、プロセスモニタモード、パワーダウンモード、第１アクティブモード、第２アクティブモードの４種類が用意されている。このうち、後述の図９の制御方法（第１のモード）に関わるプロセスモニタモードは、動作状態に対応する動的制御を行うことなく、製造プロセスと温度を常時モニタしつつ、Ｐ型及びＮ型ＭＯＳＦＥＴの閾値電圧が常に所定の設定値を保つように制御するものである。
【００３５】
一方、後述の図１０及び図１１の制御方法（第２のモード）に関わるパワーダウンモードと、第１アクティブモード及び第２アクティブモードは、動作状態に応じてＭＯＳＦＥＴの特性を動的に変更制御するものである。パワーダウンモードは、スタンバイ状態に設定されるモードであり、ＭＯＳＦＥＴのオフリーク電流を大幅に低減するような設定値に定められる。また、第１アクティブモード及び第２アクティブモードは、ＭＯＳＦＥＴの動作速度向上と動作電力低減のいずれを重視するかに応じて選択され、動作電力低減を重視する場合は第１アクティブモードが設定され、動作速度向上を重視する場合は第２アクティブモードが設定される。第１アクティブモードでは、低電力機能回路あるいは高速デバイス中でも動作速度がクリティカルではないノーマルパスの機能回路に適用したときに効果が得られるようにＭＯＳＦＥＴのオン電流が比較的小さい値に設定される。これに対し、第２アクティブモードでは、高速機能回路あるいは高速デバイス中でも動作速度がクリティカルなパスの機能回路に適用したときに効果が得られるようにＭＯＳＦＥＴのオン電流が比較的大きい値に設定される。
【００３６】
次に、図９〜図１１を参照して、図８に示す各動作モードの具体的な動作について説明する。図９〜図１１のそれぞれにおいては、上部に参照電流Ｉｒｐ、Ｉｒｎの動作波形を示し、下部に参照電圧Ｖｒｐ、Ｖｒｎ及びバックゲート電圧ＶＢＧＰ、ＶＢＧＮの動作波形を示している。なお、図９〜図１１の上部の縦軸には電流値を対数表示で表し、図９〜図１１の下部の縦軸には電圧値を、正電圧ＶＰＰ、電源電圧ＶＤＤ、グランド電位ＶＳＳ、負電圧ＶＢＢ（ＶＰＰ＞ＶＤＤ＞ＶＳＳ＞ＶＢＢ）との対比で表すともに、Ｐ型及びＮ型の各閾値電圧Ｖｔｐ、Ｖｔｎを矢印にて表記している。
【００３７】
図９は、プロセスモニタモードにおける制御回路各部の動作波形を示している。プロセスモニタモードでは、パワーダウン状態とアクティブ状態とで同様の制御が行われる、すなわち、参照電流Ｉｒｐ、Ｉｒｎはともに１００ｎＡ一定に保たれるとともに、参照電圧Ｖｒｐ、Ｖｒｎはそれぞれ、Ｖｒｐ＝ＶＤＤ−Ｖｔｐ、Ｖｒｎ＝ＶＳＳ＋Ｖｔｎと一定の電圧値に保たれる。そのため、例えば、Ｐ型のバックゲート電圧ＶＢＧＰは、正電圧ＶＰＰと電源電圧ＶＤＤのほぼ中間の電圧値に制御され、Ｎ型のバックゲート電圧ＶＢＧＮは、負電圧ＶＢＢとグランド電位ＶＳＳのほぼ中間の電圧値に制御される。バックゲート電圧ＶＢＧＰ、ＶＢＧＮが印加される各ＭＯＳＦＥＴの特性は、ゲートに参照電圧Ｖｒｐ、Ｖｒｎを印加したときのドレイン電流が参照電流Ｉｒｐ、Ｉｒｎに一致するように、プロセス変動、温度に応じて制御される。その結果、プロセスモニタモードにおいては、プロセス変動や温度に関わらず機能回路を常に同じ特性で動作させることができる。
【００３８】
図１０は、パワーダウンモード及び第１アクティブモードを独立に制御した場合の制御回路各部の動作波形を示している。まず、パワーダウンモードでは、参照電流Ｉｒｐ、Ｉｒｎはともに１ｎＡ一定に保たれるとともに、参照電圧Ｖｒｐ、Ｖｒｎはそれぞれ、Ｖｒｐ＝ＶＤＤ−Ｖｔｐ、Ｖｒｎ＝ＶＳＳ＋Ｖｔｎと一定の電圧値に保たれる。そのため、例えば、Ｐ型のバックゲート電圧ＶＢＧＰは、正電圧ＶＰＰより僅かに低い電圧値に制御され、Ｎ型のバックゲート電圧ＶＢＧＮは、負電圧ＶＢＢより僅かに高い電圧値に制御される。これにより、バックゲート電圧ＶＢＧＰ、ＶＢＧＮが印加される各ＭＯＳＦＥＴは、閾値電圧の絶対値が大きくなるため、オフリーク電流を大幅に低減することができる。
【００３９】
続いて第１アクティブモードに移行すると、参照電流Ｉｒｐ、Ｉｒｎはともに１０μＡ一定に制御されるとともに、参照電圧Ｖｒｐ、Ｖｒｎはそれぞれ、Ｖｒｐ＝ＶＳＳ、Ｖｒｎ＝ＶＤＤと一定の電圧値に制御される。そのため、例えば、Ｐ型のバックゲート電圧ＶＢＧＰは、電源電圧ＶＤＤより僅かに高い電圧値に制御され、Ｎ型のバックゲート電圧ＶＢＧＮは、グランド電位ＶＳＳより僅かに低い電圧値に制御され、基準ＭＯＳＦＥＴのオン電流が１０μＡとなるように制御される。このようにオン電流を制御することにより、制御対象の機能回路には、アクティブ状態のときに高速動作よりも低消費電流を重視したときの特性が付与される。なお、図１０の場合も、プロセスモニタモードと同様、プロセス変動や温度に関わらず機能回路を常に同じ特性で動作させることができる。
【００４０】
図１１は、パワーダウンモード及び第２アクティブモードを独立に制御した場合の制御回路各部の動作波形を示している。まず、パワーダウンモードにおける参照電流Ｉｒｐ、Ｉｒｎ、参照電圧Ｖｒｐ、Ｖｒｎ、バックゲート電圧ＶＢＧＰ、ＶＢＧＮについては、いずれも図１０の場合と同様に制御されるので、その説明を省略する。
【００４１】
続いて第２アクティブモードに移行すると、参照電流Ｉｒｐ、Ｉｒｎはともに２０μＡ一定に制御されるとともに、参照電圧Ｖｒｐ、Ｖｒｎはそれぞれ、Ｖｒｐ＝ＶＳＳ、Ｖｒｎ＝ＶＤＤと一定の電圧値に制御される。そのため、例えば、Ｐ型のバックゲート電圧ＶＢＧＰは、電源電圧ＶＤＤより低い電圧値に制御され、Ｎ型のバックゲート電圧ＶＢＧＮは、グランド電位ＶＳＳより高い電圧値に制御され、基準ＭＯＳＦＥＴのオン電流が２０μＡとなるように制御される。このようにオン電流を制御することにより、制御対象の機能回路には、アクティブ状態のときに高速動作を重視したときの特性が付与される。なお、図１１の場合も、プロセスモニタモードと同様、プロセス変動や温度に関わらず機能回路を常に同じ特性で動作させることができる。
【００４２】
次に、第１実施形態の応用例として、ＤＲＡＭ等に搭載されるセンスアンプ回路及びＤＬＬ回路に対し本発明を適用する場合を説明する。図１２は、本発明を適用したシングルエンド型階層センスアンプ回路の回路構成の例を示す図であり、メモリセル７０と、ローカルセンスアンプ７１と、グローバルセンスアンプ７２と、Ｐ型ＭＯＳＦＥＴ７３が示されている。メモリセル７０は、Ｎ型の選択トランジスタＱ０と、キャパシタＣｓとから構成されている。選択トランジスタＱ０は、ソースがローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、一端が選択トランジスタＱ０に接続され、他端が電圧ＶＤＤ／２に接続されている。
【００４３】
ローカルセンスアンプ７１は、４個のＮ型ＭＯＳＦＥＴ８０、８１、８２、８３を含んで構成されている。ＭＯＳＦＥＴ８０、８１はグローバルビット線ＧＢＬとグランドの間に直列接続され、ローカルビット線ＬＢＬがＭＯＳＦＥＴ８０のゲートに接続される。ＭＯＳＦＥＴ８０のドレイン電流は、メモリセル７０からローカルビット線ＬＢＬに読み出された信号電圧に依存して定まり、これによりグローバルビット線ＧＢＬのレベルをハイからローに引き抜く速度が変化する。ＭＯＳＦＥＴ８１のゲートに印加される制御信号ＲＴは、ローカルビット線ＬＢＬに信号が読み出されてから所定期間ハイに制御される。また、ＭＯＳＦＥＴ８２、８３もグローバルビット線ＧＢＬとグランドの間に直列接続され、その中間ノードがローカルビット線ＬＢＬに接続される。書き込み制御用のＭＯＳＦＥＴ８２は、ゲートに印加される制御信号ＷＴに応じて導通制御され、ローカルビット線プリチャージ用のＭＯＳＦＥＴ８３は、ゲートに印加されるプリチャージ信号ＰＣに応じて導通制御される。
【００４４】
グローバルセンスアンプ７２は、８個のＮ型ＭＯＳＦＥＴ８４、８５、８８、８９、９０、９１、９２、９３と２個のＰ型ＭＯＳＦＥＴ８６、８７を含んで構成されている。一対のＭＯＳＦＥＴ８６、８８からなるインバータと、一対のＭＯＳＦＥＴ８７、８９からなるインバータとにより、グローバルビット線ＧＢＬに伝送された信号を２値判定する判定ラッチ回路が構成される。この判定ラッチ回路は、上述の制御信号ＲＴがハイに制御される所定期間において、グローバルビット線ＧＢＬの電位がＭＯＳＦＥＴ８６、８８からなるインバータの論理閾値と比べて低下した場合はハイ読み出しを判定し、低下していない場合はロー読み出しを判定するように動作する。
【００４５】
また、判定ラッチ回路の両側のノードＮ１、Ｎ２とグローバルビット線ＧＢＬとの間にＭＯＳＦＥＴ８４、８５が接続されている。ＭＯＳＦＥＴ８４は、ゲートに印加される制御信号ＬＴＣに応じて、グローバルビット線ＧＢＬと一方のノードＮ１との間の接続を制御し、ＭＯＳＦＥＴ８５は、ゲートに印加される制御信号ＲＥＳに応じて、グローバルビット線ＧＢＬと他方のノードＮ２との間の接続を制御する。グローバルセンスアンプ７２の外部のＭＯＳＦＥＴ７３は、ゲートに印加される反転プリチャージ信号／ＰＣＧがローのときにグローバルビット線ＧＢＬを電源電圧ＶＤＤにプリチャージする。ＭＯＳＦＥＴ９０、９１は読み出し回路を構成し、ノードＮ２の信号を読み出し信号線／ＲＤＬに伝送する。ＭＯＳＦＥＴ９２、９３は書き込み回路を構成し、制御信号ＷＥに応じて書き込み信号線／ＷＤＬからの信号をノードＮ１に伝送する。ＭＯＳＦＥＴ９０、９１の各ゲートには選択信号ＹＳが共通に印加されている。
【００４６】
図１２のセンスアンプ回路において、センス動作におけるセンスマージンを向上させるためには、ローカルセンスアンプ７１のＭＯＳＦＥＴ８０とグローバルセンスアンプ７２のＭＯＳＦＥＴ８６，８８のそれぞれの閾値電圧を常に設計値に保つ必要がある。そのため、プロセスモニタモードの制御方法を適用し、図１２に示すように、バックゲート電圧ＶＢＧＮをＭＯＳＦＥＴ８０、８８の各バックゲートに印加し、バックゲート電圧ＶＢＧＰをＭＯＳＦＥＴ８６のバックゲートに印加している。これにより、ＭＯＳＦＥＴ８０、８６、８８の閾値電圧を、プロセス変動や温度に関わらず常に設計値に保つことできるので、センスマージンの向上が可能となる。
【００４７】
一方、図１３は、本発明を適用したＤＬＬ回路の構成の例を示す図であり、外部クロックを遅延させる可変遅延回路７４と、可変遅延回路７４からの出力クロックを伝送させるレプリカ回路７５と、外部クロックとレプリカ回路７５の出力信号を比較して比較結果を可変遅延回路７４に供給する位相比較回路７６とを含んで構成されている。ＤＬＬ回路において、可変遅延回路７４及び位相比較回路７６は、低電力で高速に動作させる必要があるので、それぞれの内部の各ＭＯＳＦＥＴのバックゲートに、バックゲート電圧ＶＢＧＰ／ＶＢＧＮが印加される。これにより、スタンバイ状態などのパワーダウンモードにおけるオフリーク電流の増加を抑えつつ、アクティブモードにおいて高速かつ低電力動作が可能となる。特に、外部クロックのクロック周波数が例えば２ＧＨｚを超えない範囲では第１アクティブモードで動作させ、２ＧＨｚ以上の範囲では第２アクティブモードで動作させることにより、高速な動作が可能となる。また、それぞれの動作状態においてプロセスモニタモードが適用されるので、プロセス変動や温度変動があったとしても、一定の性能を保持することができる。
【００４８】
なお、第１実施形態では、第１アクティブモードと第２アクティブモードの２種類を設定する場合を説明したが、アクティブモードは２種類には限定されない。すなわち、動作状態に応じてより細分化された複数のアクティブモードを設定してもよく、あるいは１種類のアクティブモードのみを設定してもよい。
【００４９】
以上のように、第１実施形態によれば、論理回路やセンスアンプ回路等の機能回路をダブルゲート構造のＭＯＳＦＥＴを用いて構成し、それらのバックゲート電圧ＶＢＧＰ、ＶＢＧＮの各電圧値を制御するＶＢＧＰ発生回路２２及びＶＢＧＮ発生回路３２を設けたので、参照電圧Ｖｒｐ、Ｖｒｎ及び参照電流Ｉｒｐ、Ｉｒｎの設定に基づき、機能回路に所望の特性を付与することができる。そして、機能回路に対して、製造プロセスの変動や温度変動に関わらず一定の特性を保つような制御や、動作状態に応じて、リーク電流の抑制、動作速度の向上、消費電流の低減などの多様な特性を実現する制御が可能となる。
【００５０】
［第２実施形態］
以下、本発明の第２実施形態について説明する。第２実施形態においては、ＭＯＳＦＥＴを用いたラッチ型センスアンプ回路の構成とその特性の制御について説明する。図１４は、第２実施形態のセンスアンプ回路の回路構成を示す図である。図１４に示すセンスアンプ回路は、４個のＮ型ＭＯＳＦＥＴ１００、１０３、１０４、１０５と、２個のＰ型ＭＯＳＦＥＴ１０１、１０２とを含んで構成される。このうち、判定ラッチ回路を構成するＭＯＳＦＥＴ１０１〜１０４はいずれもダブルゲート構造を有し、２個のＰ型ＭＯＳＦＥＴ１０１、１０２の各バックゲートにバックゲート制御電圧ＶＢＧＰが印加され、２個のＮ型ＭＯＳＦＥＴ１０３、１０４の各バックゲートはバックゲート制御電圧ＶＢＧＮが印加されている。それぞれのバックゲート制御電圧ＶＢＧＰ、ＶＢＧＮの制御については後述する。
【００５１】
図１４において、左側のビット線ＢＬは判定ラッチ回路の一方の入力ノードに接続されるとともに、右側のビット線／ＢＬは判定ラッチ回路の他方の入力ノードに接続される。これにより、メモリセル７０（図１４には不図示）から一方のビット線ＢＬに読み出された微小信号は、他方のビット線／ＢＬの電位である参照電圧と比較されてセンス増幅される。２個のＰ型ＭＯＳＦＥＴ１０１、１０２の共通接続されたソースに共通駆動電圧ＰＣＳが供給されるとともに、２個のＮ型ＭＯＳＦＥＴ１０３、１０４の共通接続されたソースに共通駆動電圧ＮＣＳが供給される。センス増幅時にビット線ＢＬに微小信号が読み出された後、電源電圧ＶＤＤ及びグランド電位ＶＳＳに基づいて、共通駆動電圧ＰＣＳをＶＤＤ／２からＶＤＤに制御し、共通駆動電圧ＮＣＳをＶＤＤ／２からＶＳＳに制御することで、ビット線ＢＬの微小信号がセンス増幅される。
【００５２】
一方のビット線ＢＬは、ゲートに選択信号ＹＳが印加されるＭＯＳＦＥＴ１００を介して外部信号線ＬＩＯに接続されるとともに、他方のビット線／ＢＬは、ゲートに上記選択信号ＹＳが印加されるＭＯＳＦＥＴ１０５を介して外部信号線／ＬＩＯに接続される。図１４のセンスアンプ回路においては、選択信号ＹＳがハイとなる期間が読み出し期間又は書き込み期間に相当する。なお、センスアンプ回路は、図示されないプリチャージ回路を備えており、このプリチャージ回路によりビット線ＢＬ及びビット線／ＢＬがイコライズされた電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）にプリチャージされる。
【００５３】
次に、図１５及び図１６を参照して、図１４のセンスアンプ回路の動作について説明する。図１５は、第２実施形態のセンスアンプ回路の動作波形を示している。図１５の初期時点では、Ｐ型のバックゲート電圧ＶＢＧＰが正電圧ＶＰＰに保たれ、Ｎ型のバックゲート電圧ＶＢＧＮが負電圧ＶＢＢに保たれ、共通駆動電圧ＰＣＳ、ＮＣＳが電圧ＶＤＤ／２に保たれている。この状態でビット線／ＢＬにハイレベルの微小電圧が読み出される。続いてセンス増幅期間Ｔ１において、バックゲート電圧ＶＢＧＰが電源電圧ＶＤＤに低下し、バックゲート電圧ＶＢＧＮがグランド電位ＶＳＳに上昇し、共通駆動電圧ＰＣＳが電源電圧ＶＤＤに駆動され、共通駆動電圧ＮＣＳがグランド電位ＶＳＳに駆動される。このとき、ＭＯＳＦＥＴ１０１〜１０４の閾値電圧が下がるので、高速なセンス動作が行われ、ビット線／ＢＬの電位が電源電圧ＶＤＤまで上昇し、ビット線ＢＬの電位がグランド電位ＶＳＳまで低下する。
【００５４】
センス増幅期間Ｔ１が終了すると、バックゲート電圧ＶＢＧＰが正電圧ＶＰＰに戻り、バックゲート電圧ＶＢＧＮが負電圧ＶＢＢに戻る。続いて、読み出し期間Ｔ２において、選択信号ＹＳがハイレベルに制御され、図１４の両側のＭＯＳＦＥＴ１００、１０５がオンする。図１４は、論理“０”のデータが読み出されるものとする。一方、バックゲート電圧ＶＢＧＮが負電位ＶＢＢからグランド電位ＶＳＳに上昇するので、２個のＮ型ＭＯＳＦＥＴ１０３、１０４は、その閾値電圧が下がって電流駆動能力が向上する。その結果、一方の外部信号線ＬＩＯの電圧は、電流駆動能力が高いＮ型ＭＯＳＦＥＴ１０４を介して電源電圧ＶＤＤから大きく引き下げられる。これに対し、ビット線／ＢＬが電源電圧ＶＤＤに駆動されているため、他方の外部信号線／ＬＩＯの電圧は電源電圧ＶＤＤに保たれる。従って、一対の外部信号線ＬＩＯ、／ＬＩＯの電位差は大きな信号として外部に読み出される。このとき、ビット線ＢＬの電位はグランド電位ＶＳＳから浮き上がるが、そのレベルが十分に低く抑えられるので、判定ラッチ回路を反転させることはない。
【００５５】
読み出し期間Ｔ２が終了すると、バックゲート電圧ＶＢＧＮが負電圧ＶＢＢに戻り、２個のＮ型ＭＯＳＦＥＴ１０３、１０４の閾値電圧が上がるため、リーク電流が抑制される。また、選択信号ＹＳがローレベルに戻り、外部信号線ＬＩＯとビット線ＢＬも元の状態に戻る。続いて、書き込み期間Ｔ３において、選択信号ＹＳがハイレベルに制御され、図１４の両側のＭＯＳＦＥＴ１００、１０５がオンする。図１４は、論理“１”のデータを書き込むものとする。書き込み動作の際には、外部信号線／ＬＩＯが電源電圧ＶＤＤからグランド電位ＶＳＳに変化し、ビット線／ＢＬの電位が電源電圧ＶＤＤからグランド電位ＶＳＳに引き下げられる。書き込み期間Ｔ３に移行した後の所定期間において、バックゲート電圧ＶＢＧＰが正電位ＶＰＰから電源電圧ＶＤＤに低下するので、２個のＰ型ＭＯＳＦＥＴ１０１、１０２は、その閾値電圧が下がって電流駆動能力が向上する。従って、ビット線ＢＬの電位は、電流駆動能力が高いＰ型ＭＯＳＦＥＴ１０２を介して電源電圧ＶＤＤまで高速に駆動することができる。書き込み期間Ｔ３が終了すると、バックゲート電圧ＶＢＧＰが正電圧ＶＰＰに戻り、２個のＰ型ＭＯＳＦＥＴ１０１、１０２の閾値電圧が上がるため、リーク電流が抑制される。
【００５６】
ここで、図１６には、第２実施形態の動作波形（図１５）と比較するために、４個のＭＯＳＦＥＴ１００〜１０４の各バックゲート電圧ＶＢＧＰ、ＶＢＧＮを動的に変更制御しない場合の動作波形を示している。図１６の動作波形では、一方のバックゲート電圧ＶＢＧＰが常に正電圧ＶＰＰに保たれ、他方のバックゲート電圧ＶＢＧＮが常に負電圧ＶＢＢに保たれている。そのため、図１５の動作波形と比べると、センス増幅期間Ｔ１における各ビット線ＢＬ、／ＢＬの電位が緩やかに変化しているので、その分だけセンス増幅動作が遅くなる。また、読み出し期間Ｔ２におけるビット線ＢＬの電位の浮き上がりが大きくなり、動作マージンが減少するとともに反転ラッチ回路が反転して誤動作する可能性が高くなる。さらに、書き込み期間Ｔ３においては、ビット線ＢＬを電源電圧ＶＤＤまで駆動するまでの時間が長くなり、書き込み動作が遅くなる。
【００５７】
以上のように、第２実施形態のセンスアンプ回路によれば、判定ラッチ回路を構成するダブルゲート構造の４個のＭＯＳＦＥＴ１０１〜１０４のバックゲート電圧ＶＢＧＰ、ＶＢＧＮを動的に制御し、各ＭＯＳＦＥＴ１０１〜１０４の閾値電圧を所望のタイミングで低下させることにより、リーク電流を抑制しつつ、センス増幅時にセンス増幅の速度の向上が可能となる。また、読み出し時には一対の外部信号線ＬＩＯ、／ＬＩＯの信号レベルを十分に確保し、判定ラッチ回路の反転を抑えて動作マージンの向上が可能となり、書き込み動作時にはビット線ＢＬを駆動する時間を短縮して書き込み動作の高速化が可能となる。
【００５８】
以上、上記各実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第１及び第２実施形態において、ダブルゲート構造を有するＮ型及びＰ型のＭＯＳＦＥＴを用いる場合を説明したが、同様の作用効果を得ることができれば、構造が異なるダブルゲートトランジスタ（例えばＭＩＳＦＥＴ等）を用いる場合であっても本発明の適用が可能である。また、本発明は、ＤＲＡＭ等の半導体記憶装置に限られることなく、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。
【符号の説明】
【００５９】
１０〜１７、４０〜４７、５４〜５５、６４〜６５、７３、８０〜９３、１００〜１０５…ＭＯＳＦＥＴ
２０…基準Ｐ型ＭＯＳＦＥＴ
２１、３１…電流比較回路
２２…ＶＢＧＰ発生回路
３０…基準Ｎ型ＭＯＳＦＥＴ
３２…ＶＢＧＮ発生回路
５０、６０…タップ選択回路
５１…第１セレクタ
５２…第２セレクタ
５３、６３…フィルタ
５６、５７、６６、６７…オペアンプ
６１…第３セレクタ
６２…第４セレクタ
７０…メモリセル
７１…ローカルセンスアンプ
７２…グローバルセンスアンプ
７４…可変遅延回路
７５…レプリカ回路
７６…位相比較回路
ＷＬ…ワード線
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
／ＲＤＬ…読み出し信号線
／ＷＤＬ…書き込み信号線
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＰＰ…正電圧
ＶＢＢ…負電圧
ＶＢＧＰ、ＶＢＧＮ…バックゲート電圧
Ｖｒｐ、Ｖｒｎ…参照電圧
Ｉｒｐ、Ｉｒｎ…参照電流
Ｓｍ…動作モード信号
ＲＴ、ＷＴ、ＬＴＣ、ＲＥＳ、ＷＥ…制御信号
ＰＣ…プリチャージ信号
／ＰＣＧ…反転プリチャージ信号
ＹＳ…選択信号
Ｎ１、Ｎ２…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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