(57)【要約】【課題】チップ面積の増加を抑制しつつビアコンタクトの周期性を保つことができる不揮発性半導体記憶装置およびその製造方法を実現する。【解決手段】本発明の不揮発性半導体記憶装置およびその製造方法は、メモリセル領域１３ａ、１３ｂに形成され、下端がメモリセル１１ａ〜１１ｄのドレイン拡散層２２に接合されたドレインコンタクトプラグ１５と、メモリセル領域１３ａ、１３ｂおよびシャント領域１４を横断してＷＬ方向に延設され、下端が複数のソース拡散層２３に共通に接合されたローカルインターコネクト１６と、メモリセル領域１３ａ、１３ｂに形成され、下端がドレインコンタクトプラグ１５の上端に接合されたドレインビアプラグ１７と、シャント領域１４のＢＬ方向に延設され、接合部分２５で下端がローカルインターコネクト１６の上端と接合されたソース給電用ビア１８と、を有する。【選択図】  図１
2011205047.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成された複数のメモリセルと、
前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第２の方向に沿って配置された複数の第１のメモリセル列と、
それぞれの前記複数の第１のメモリセル列が前記第２の方向と直交する第１の方向に沿って繰り返し配置された第２のメモリセル列と、
前記第２のメモリセル列が複数個配置されているメモリセル領域と、
前記第１の方向に沿って配置された２つの前記メモリセル領域に挟まれたシャント領域と、
前記メモリセル領域に配置され、下端が前記複数のメモリセルのドレイン拡散層に電気的に接続されるよう形成されたドレインコンタクトプラグと、
前記メモリセル領域および前記シャント領域を横断して前記第１の方向に延設され、下端が前記複数の第１のメモリセル列に属する前記複数のメモリセルの前記ソース拡散層に共通に電気的に接続されるよう形成されたライン状のローカルインターコネクトと、
前記メモリセル領域に配置され、下端が前記ドレインコンタクトプラグの上端に電気的に接続されるよう形成されたドレインビアプラグと、
前記シャント領域の前記第２の方向に延設され、前記インターコネクトと直交交差する部分で下端が前記ローカルインターコネクトの上端と電気的に接続されるよう形成されたライン状のソース給電用ビアと、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ドレインビアプラグと前記ソース給電用ビアは同じ層に配置され、
前記ドレインビアプラグおよび前記ソース給電用ビアは、前記第１の方向の繰り返しピッチが同じであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ドレインコンタクトプラグおよび前記ローカルインターコネクトは、前記ドレイン拡散層または前記ソース拡散層に接する下端の前記第２の方向における幅が上端の前記第２の方向における幅より狭く形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板表面に形成された複数のメモリセルと、
前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第２の方向に沿って配置された複数の第１のメモリセル列と、
それぞれの前記複数の第１のメモリセル列が前記第２の方向と直交する第１の方向に沿って繰り返し配置された第２のメモリセル列と、
前記第２のメモリセル列が配置されているメモリセル領域と、
前記第１の方向に沿って配置された２つの前記メモリセル領域に挟まれたシャント領域と、を備えた不揮発性半導体記憶装置の製造方法であって、
前記複数のメモリセルのゲート電極を埋め込むように第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層をエッチングして、前記複数のメモリセルのドレイン拡散層に貫通するコンタクトホールと、前記ソース拡散層に共通に貫通するローカルインターコネクト溝を形成する工程と、
前記コンタクトホールおよび前記ローカルインターコネクト溝に導電性材料を埋め込んでドレインコンタクトプラグおよびローカルインターコネクトを形成する工程と、
前記ドレインコンタクトプラグおよび前記ローカルインターコネクトを覆うように第２の層間絶縁層を形成する工程と、
前記第２の層間絶縁層をエッチングして、前記ドレインコンタクトプラグに貫通するビアコンタクトホールと、前記シャント領域の前記第２の層間絶縁層上に前記ローカルインターコネクトに直交交差して貫通するビアコンタクト溝を形成する工程と、
前記ビアコンタクトホールおよび前記ビアコンタクト溝に導電性材料を埋め込んでドレインビアプラグおよびライン状のソース給電用ビアを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ドレインコンタクトプラグおよび前記ローカルインターコネクトは、前記メモリセルのゲート電極に対してセルフアラインで形成されることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特に、ソース電極がローカルインターコネクト方式である不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込みおよび消去が可能であって、電源を切っても記憶したデータを保持することができる不揮発性半導体記憶装置が、メモリ市場の主流となっている。このような技術の進展は、半導体集積回路の微細化によるところが大きく貢献している。半導体集積回路の微細化を支えてきたものは、まずフォトリソグラフィ技術である。フォトリソグラフィ技術は、半導体ウエハー上に塗布されたフォトレジストに所望のパターンを投影露光するための露光装置と、レティクルと呼ばれる微細なパターンが形成された露光用のマスクを用いて行われる。このフォトリソグラフィ技術の中でも難しいとされるのがコンタクトホールのパターンである。不揮発性半導体記憶装置において主要な構成要素となるメモリセルトランジスタには、ドレイン領域およびソース領域と呼ばれる微細な拡散層が形成されている。上層の配線は、層間絶縁層に形成されたコンタクトプラグあるいはローカルインターコネクトを介してその微細な拡散層とコンタクトを形成する必要がある。ドレイン領域（ドレイン拡散層）へのコンタクトは、その微細な拡散層上に隣接ビットと短絡することなく確実に形成される必要がある。また、ソース電位は、メモリセルアレイを単位としてシャントするビアコンタクトを介して、上層のメタル配線からローカルインターコネクトに給電され、そこから各メモリセルのソース拡散層へと給電される（例えば、「特許文献１」を参照。）。
【０００３】
しかしながら、従来の不揮発性半導体記憶装置では、ソース電位供給用のビアコンタクトホールのパターニングが、メモリセルアレイの単位で行われているため、メモリセルの周期性を乱す要因になってしまうという問題があった。すなわち、ドレイン用のビアコンタクトホールとソース電位供給用のビアコンタクトホールとを同一のレティクルでリソグラフィする際にプロセスマージンが大きく低下するという問題があった。
【０００４】
このため、従来の不揮発性半導体記憶装置では、例えば、シャント領域にメモリセル２ピッチ分の幅を割り当て、メモリセルに対する周期性の乱れを最小限にとどめるようにしていた。こうすることにより、ドレイン用のビアコンタクトホールのパターニングもソース電位給電用のビアコンタクトホールのパターニングも安定させていた。しかしながら、シャント領域に割り当てる幅は本来メモリセル１ピッチ分が望ましく、シャント領域に２ピッチ分の幅を割り当てることはそのまま直接チップの総面積を増大させてしまうという問題があった。例えば、シャント領域がチップ内に１００箇所あるならば、ひとつのシャント領域のエリアペナルティは、チップとしては１００倍のエリアペナルティとなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５８５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、チップ面積の増加を抑制しつつビアコンタクトの周期性を保つことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板表面に形成された複数のメモリセルと、前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第２の方向に沿って配置された複数の第１のメモリセル列と、それぞれの前記複数の第１のメモリセル列が前記第２の方向と直交する第１の方向に沿って繰り返し配置された第２のメモリセル列と、前記第２のメモリセル列が複数個配置されているメモリセル領域と、前記第１の方向に沿って配置された２つの前記メモリセル領域に挟まれたシャント領域と、前記メモリセル領域に配置され、下端が前記複数のメモリセルのドレイン拡散層に電気的に接続されるよう形成されたドレインコンタクトプラグと、前記メモリセル領域および前記シャント領域を横断して前記第１の方向に延設され、下端が前記複数の第１のメモリセル列に属する前記複数のメモリセルの前記ソース拡散層に共通に電気的に接続されるよう形成されたライン状のローカルインターコネクトと、前記メモリセル領域に配置され、下端が前記ドレインコンタクトプラグの上端に電気的に接続されるよう形成されたドレインビアプラグと、前記シャント領域の前記第２の方向に延設され、前記インターコネクトと直交交差する部分で下端が前記ローカルインターコネクトの上端と電気的に接続されるよう形成されたライン状のソース給電用ビアと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明の別の一態様によれば、半導体基板表面に形成された複数のメモリセルと、前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第２の方向に沿って配置された複数の第１のメモリセル列と、それぞれの前記複数の第１のメモリセル列が前記第２の方向と直交する第１の方向に沿って繰り返し配置された第２のメモリセル列と、前記第２のメモリセル列が配置されているメモリセル領域と、前記第１の方向に沿って配置された２つの前記メモリセル領域に挟まれたシャント領域と、を備えた不揮発性半導体記憶装置の製造方法であって、前記複数のメモリセルのゲート電極を埋め込むように第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層をエッチングして、前記複数のメモリセルのドレイン拡散層に貫通するコンタクトホールと、前記ソース拡散層に共通に貫通するローカルインターコネクト溝を形成する工程と、前記コンタクトホールおよび前記ローカルインターコネクト溝に導電性材料を埋め込んでドレインコンタクトプラグおよびローカルインターコネクトを形成する工程と、前記ドレインコンタクトプラグおよび前記ローカルインターコネクトを覆うように第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層をエッチングして、前記ドレインコンタクトプラグに貫通するビアコンタクトホールと、前記シャント領域の前記第２の層間絶縁層上に前記ローカルインターコネクトに直交交差して貫通するビアコンタクト溝を形成する工程と、前記ビアコンタクトホールおよび前記ビアコンタクト溝に導電性材料を埋め込んでドレインビアプラグおよびライン状のソース給電用ビアを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、チップ面積の増加を抑制しつつビアコンタクトの周期性を保つことができるので、製造コストを抑えつつ信頼性の高い不揮発性半導体記憶装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る不揮発性半導体記憶装置の構造を示すイメージ図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（１）。
【図３】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（２）。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（３Ａ）。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（３Ｂ）。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（４Ａ）。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図（４Ｂ）。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例】
【００１２】
図１は、本発明の実施例に係る不揮発性半導体記憶装置の構造を示すイメージ図である。ここでは、主に、メモリセルアレイにおけるシャント領域１４近傍のビアコンタクト層１０を示した。不揮発性半導体記憶装置のメモリセルアレイには、メモリセルが行列状に配置されるメモリセル領域１３ａおよび１３ｂと、メモリセルのソースをメモリセルアレイ単位でシャントするソース線（図１には示していない。図６および図７を参照。）が延設されるシャント領域１４とがある。
【００１３】
図１（ａ）はビアコンタクト層１０の平面図であり、ここでは、ドレインビアプラグ１７とソース給電用ビア１８の構造にかかわる部分をイメージ図として示した。図１（ａ）においては、紙面横方向がワード線（以下、「ＷＬ」ともいう。）が延設されるＷＬ方向、紙面縦方向がビット線（以下、「ＢＬ」ともいう。）が延設されるＢＬ方向である。
【００１４】
また、図１（ｂ）は、図１（ａ）に示したＡ−ａ断面を上層配線（ＢＬ）を含めて示した断面図である。したがって、図１（ｂ）においては、紙面横方向がＢＬ方向になる。
【００１５】
さらに、図１（ａ）はビアコンタクト層１０のイメージ図であるが、位置関係を明確にするため、図にはビアコンタクト層１０以外の層に形成されるローカルインターコネクト１６などの他の構成要素も示した。すなわち、ビアコンタクト層１０に形成されるドレインビアプラグ１７とソース給電用ビア１８にはハッチングを施し、他の構成要素として、ローカルインターコネクト１６を破線で示し、メモリセル領域１３ａおよび１３ｂとシャント領域１４との境界を点線で示し、メモリセル列１２の境界を細い点線で示した。
【００１６】
本発明の実施例に係る不揮発性半導体記憶装置は、メモリセル１１ａ〜１１ｄ、メモリセル列１２、メモリセル領域１３ａおよび１３ｂ、シャント領域１４、複数のドレインコンタクトプラグ１５、ローカルインターコネクト１６、複数のドレインビアプラグ１７、およびソース給電用ビア１８を備えている。
【００１７】
メモリセル１１ａ〜１１ｄは、図１（ｂ）に示したように、半導体基板１９の主表面に形成され、フローティングゲート電極２０とコントロールゲート電極２１の２層構造からなるゲート電極と、ＬＤＤ（Lightly Doped Drain）構造のドレイン拡散層２２およびソース拡散層２３を備えている。ＢＬ方向に隣り合う２つのメモリセル１１ａ〜１１ｄは互いにソース拡散層２３またはドレイン拡散層２２をそれぞれ共有するように配置されている。例えば、メモリセル１１ａとメモリセル１１ｂとはソース拡散層２３を共有し、メモリセル１１ｂとメモリセル１１ｃとはドレイン拡散層２２を共有するよう配置されている。以降、メモリセル１１ａ〜１１ｄを第１のメモリセル列と称する場合がある。
【００１８】
メモリセル列１２は、複数のメモリセル１１ａ〜１１ｄ（第１のメモリセル列）がＷＬ方向に所定のピッチで繰り返し配置されたものである。コントロールゲート電極２１は、第１のメモリセル列に属するそれぞれのメモリセル１１ａ、メモリセル１１ｂ、メモリセル１１ｃ、メモリセル１１ｄ間で共通に接続されワード線（図１には示していない。図３を参照。）として機能する。ワード線は、メモリセル領域１３ａおよび１３ｂとシャント領域１４を横断して形成されている。
【００１９】
メモリセル領域１３ａおよび１３ｂは、メモリセル列１２が配置される領域である。シャント領域１４は、ＷＬ方向に沿って配置された２つのメモリセル領域１３ａおよび１３ｂに挟まれた領域であり、ソース給電用ビア１８および上層配線のソース線が形成される領域である。
【００２０】
ドレインコンタクトプラグ１５は、ビット線２４とドレイン拡散層２２を電気的に接続するためにドレイン拡散層２２上に形成され、その下端がドレイン拡散層２２にセルフアラインで接合され、その上端はドレインビアプラグ１７を介してビット線２４に電気的に接続されている。すなわち、ビット線２４とドレイン拡散層２２のコンタクトは、ドレインコンタクトプラグ１５とドレインビアプラグ１７で構成されている。図１（ｂ）に示したように、ＢＬ方向に配置された一連のメモリセル１１ａ〜１１ｄのドレイン拡散層２２は同じビット線２４に電気的に接続されている。また、ＷＬ方向に隣り合うメモリセルのドレイン拡散層２２は、それぞれ別のビット線に接続されている。
【００２１】
ドレインコンタクトプラグ１５は、ゲート電極に対してセルフアラインで形成されるため、図１（ｂ）に示したように、そのＢＬ方向の断面は上部から下部にかけてゲート電極のサイドウォールスペーサ（図３（ｂ）を参照。）に沿って狭まり、底部ではドレイン拡散層２２と自己整合的に接合する形状となっている。
【００２２】
ローカルインターコネクト１６は、ソース線とソース拡散層２３を電気的に接続するためにソース拡散層２３上に形成され、その下端がソース拡散層２３にセルフアラインで接合され、その上端はソース給電用ビア１８を介してソース線６３に電気的に接続されている。すなわち、ソース線とソース拡散層２３のコンタクトは、ローカルインターコネクト１６とソース給電用ビア１８で構成されている。ソース拡散層２３に供給される電位は接地電位であり、すべてのメモリセルで同じである。したがって、ローカルインターコネクト１６は、メモリセル領域１３ａ、１３ｂ、およびシャント領域１４を横断してＷＬ方向に延びるライン状の形状になっており、メモリセル列１２に属しソース拡散層２３を共有している全てのメモリセルに同じソース電位を共通に供給する。また、ローカルインターコネクト１６は、ドレインコンタクトプラグ１５と同様に、そのＢＬ方向の断面は、上部から下部にかけて狭まり、底部ではソース拡散層２３と自己整合的に接合する形状となっている。
【００２３】
ドレインビアプラグ１７は、ビット線２４とドレイン拡散層２２を電気的に接続するためにドレインコンタクトプラグ１５上のビアコンタクト層１０に形成され、それぞれ、その下端がドレインコンタクトプラグ１５の上端に接合され、その上端は対応するビット線に接合されている。
【００２４】
ソース給電用ビア１８は、ソース線とソース拡散層２３を電気的に接続するためにシャント領域１４のビアコンタクト層１０にＢＬ方向にライン状に形成され、その下端はローカルインターコネクト１６と直交交差する部分（接合部分２５：図１（ａ）に太線で示した。）でローカルインターコネクト１６の上端と接合し、その上端はＢＬ方向にビット線２４と同様に延設されたソース線の下面に接合している。
【００２５】
ビット線２４およびソース線は、ＷＬ方向の繰り返しピッチが等しくなるよう形成されており、したがって、ドレインビアプラグ１７とソース給電用ビア１８は同じビアコンタクト層１０に配置されているため、ＷＬ方向の断面で見るとドレインビアプラグ１７とソース給電用ビア１８の繰り返しピッチも等しく、ビアコンタクト層１０でのＷＬ方向の周期性は完全に保たれている。
【００２６】
次に、上述した構成を持つ不揮発性半導体記憶装置の製造方法について説明する。ここでは、一例として、半導体基板１９にｐ型シリコン基板を用いた場合を説明する。また、半導体基板１９のメモリセルアレイを形成する領域には、深いｎウェル領域が形成された後、ｎウェル領域中にｐウェル領域３０が形成されているものとする。
【００２７】
図２〜図７は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法を示す工程図である。各図の（ａ）は、それぞれの工程後の平面図であり、紙面横方向がＷＬ方向を示し、紙面縦方向がＢＬ方向を示している。また、各図の（ａ）では、位置関係を明確にするため、層間絶縁層は省略し層間絶縁層の下にある構造を示した。
【００２８】
図２〜図７の（ｂ）は、それぞれの平面図（ａ）に示したＡ−ａ断面、すなわち、メモリセル１１ａ〜１１ｄのチャネル長方向（ＢＬ方向）の断面構造を示す断面図であり、紙面横方向はＢＬ方向である。また、各図の（ｂ）はそれぞれの平面図（ａ）に示したＢ−ｂ断面、すなわち、ドレイン拡散層２２、ドレインコンタクトプラグ１５、およびドレインビアプラグ１７のＷＬ方向における断面構造を示す断面図である。また、各図の（ｃ）はそれぞれの平面図（ａ）に示したＣ−ｃ断面、すなわち、ソース拡散層２３、ローカルインターコネクト１６、およびソース給電用ビア１８のＷＬ方向における断面構造を示す断面図である。各図の（ｂ）、（ｃ）は、ともに紙面横方向がＷＬ方向である。
【００２９】
図２は、素子分離領域３１形成後の構造を示す工程図（１）である。  
まず、半導体基板１９の主表面にトンネル絶縁膜３２である第１の酸化シリコン層が形成され、後にメモリセルのフローティングゲート電極２０の一部となる第１の多結晶シリコン層３３が堆積される。さらに、第１のマスク材として第１の窒化シリコン層３４および第２の酸化シリコン層が順次形成される。
【００３０】
次に、素子分離領域３１が形成される部分にトレンチが形成される。この工程では、第２の酸化シリコン層の上に素子分離領域３１を開口するためのレジストパターンがフォトリソグラフィ工程により形成される。このレジストパターンは、メモリセルアレイにおいてＢＬ方向に延びるストライプ状の開口パターンとして形成される。形成されたレジストパターンをマスクにして反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により第２の酸化シリコン層および第１の窒化シリコン層３４（第１のマスク材）がエッチング加工される。続いて、加工された第１のマスク材をマスクとして、ＲＩＥ法により第１の多結晶シリコン層３３、トンネル絶縁膜３２、および半導体基板１９がエッチング加工され、トレンチが形成される。トレンチの深さは、素子分離をする目的からｐウェル領域３０の深さよりも深く掘り込まれている。
【００３１】
その後、加工されたトレンチ、トンネル絶縁膜３２、第１の多結晶シリコン層３３、および第１のマスク材までを十分に埋め込むように埋め込み絶縁膜が堆積される。埋め込み絶縁膜としては、例えば、酸化シリコン膜が選択される。そして、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、第１のマスク材における第１の窒化シリコン層３４を研磨におけるストッパーとして用い、堆積された埋め込み絶縁膜および第１のマスク材における第２の酸化シリコン層が研磨され、その表面が平坦になるように加工される。この加工により、第２の酸化シリコン層は埋め込み絶縁膜の上部とともに除去され、第１の窒化シリコン層３４とトレンチ内の埋め込み絶縁膜の表面の高さが揃えられる。
【００３２】
これらの工程（１）の結果、図２（ｃ）および（ｄ）に示したように、トレンチ内に酸化シリコン膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）による素子分離領域３１と、素子電離領域に挟まれた素子形成領域３５が形成される。素子形成領域３５には、トンネル絶縁膜３２、第１の多結晶シリコン層３３、第１の窒化シリコン層３４が積層された状態となっている。
【００３３】
図３は、メモリセルのゲート電極形成後の構造を示す工程図（２）である。  
メモリセルのゲート電極は、フローティングゲート電極２０およびコントロールゲート電極２１の２層構造を有し、コントロールゲート電極２１は、ＷＬ方向に沿ってメモリセル間で共通に接続されワード線４１（ＷＬ）として機能する。ワード線４１は、素子形成領域３５および素子分離領域３１を横断するように形成される。
【００３４】
まず、上述の図２の状態から、リン酸処理により第１の窒化シリコン層３４が除去される。そして、第２の多結晶シリコン層４２が堆積され、その上にフォトリソグラフィ工程によりレジストパターンが形成される。このレジストパターンを用いてドライエッチングにより素子分離領域３１で分離されるように堆積された第２の多結晶シリコン層４２が加工される。これにより、第１の多結晶シリコン層３３と第２の多結晶シリコン層４２がＢＬ方向に沿ってストライプ状に積層され、メモリセルのフローティングゲート電極２０として用いられる。フローティングゲート電極２０は、後のコントロールゲート電極２１の形成工程でメモリセルごとに分離され、隣接するメモリセルとは絶縁分離された構造となる。
【００３５】
続いて、ゲート間絶縁層４３として、例えば、酸化シリコン層／窒化シリコン層／酸化シリコン層が積層されたいわゆるＯＮＯ層が減圧ＣＶＤ法で形成され、その上にリンが添加された第３の多結晶シリコン層４４およびタングステンシリサイド（ＷＳｉ）層４５が順次形成される。さらに、後の工程で２層ゲート電極を形成するときにゲートＣＡＰ材として用いられる第２の窒化シリコン層４６が堆積される。
【００３６】
次に、フローティングゲート電極２０とコントロールゲート電極２１からなる２層構造のゲート電極が形成される。まず、第２の窒化シリコン層４６の上にフォトリソグラフィ法によりレジストパターンが形成される。このレジストパターンは、メモリセルアレイにおいて、ＷＬ方向に延びるワード線４１に対応するパターンである。このレジストパターンを用いて第２の窒化シリコン層４６、タングステンシリサイド層４５、第３の多結晶シリコン層４４、ゲート間絶縁層４３、第２の多結晶シリコン層４２、および第１の多結晶シリコン層３３がＲＩＥ法による異方性エッチングで加工され、ゲート電極が形成される。この加工で、フローティングゲート電極２０は、ＢＬ方向にメモリセルごとに分離される。
【００３７】
次に、ゲート電極のＢＬ方向両側にドレイン拡散層２２およびソース拡散層２３が形成される。本実施例では、一例として、メモリセルにおいてドレインおよびソースを構成する高濃度のｎ型不純物領域（ｎ+拡散層４８）に加え、低濃度ドレイン（ＬＤＤ）を構成する低濃度のｎ型不純物領域（ｎ-拡散層４９）が形成される場合について説明する。
【００３８】
まず、酸化処理を行い、ゲート電極の第１の多結晶シリコン層３３、第２の多結晶シリコン層４２、第３の多結晶シリコン層４４、およびタングステンシリサイド層４５の各側面に所望の厚さで第４の酸化シリコン層が形成される。
【００３９】
次に、素子形成領域３５のゲート電極が形成されていない領域の半導体基板１９表面にイオン注入により低濃度のｎ型不純物領域（ｎ-拡散層４９）が形成される。その後、ゲート電極の側壁にサイドウォールスペーサ４７が形成される。すなわち、ゲート電極を埋め込むように窒化シリコン膜が堆積され、これをエッチバックすることでサイドウォールスペーサ４７が形成される。そして、サイドウォールスペーサ４７をマスクとして高濃度のｎ型不純物領域（ｎ+拡散層４８）を形成するためのイオン注入が行われる。この結果、素子形成領域３５のゲート電極の両側において、サイドウォールスペーサ４７と重なる表面領域にｎ-拡散層４９が形成され、サイドウォールスペーサ４７の外側の表面領域にｎ+拡散層４８が形成される。
【００４０】
これらの工程（２）の結果、図３（ｂ）に示したように、ゲート電極はフローティングゲート電極２０およびコントロールゲート電極２１がゲート間絶縁層４３を挟んで積層された２層構造となり、メモリセルのドレイン拡散層２２およびソース拡散層２３は、ＢＬ方向の断面で見ると、ｎ+拡散層４８の両側にｎ-拡散層４９が付加された構造となる。
【００４１】
図４および図５は、ドレインコンタクトプラグ１５およびローカルインターコネクト１６形成後の構造を示す工程図（３）である。  
ドレインコンタクトプラグ１５およびローカルインターコネクト１６は、メモリセルのゲート電極に対してセルフアラインで形成される。
【００４２】
まず、上述の図３で示した状態から、第３の窒化シリコン層５１および第１の層間絶縁層５２が形成される。すなわち、コンタクトホール開口時にエッチングストッパーとなる第３の窒化シリコン層５１が形成され、その上に常圧ＣＶＤ法によりボロン・リン・シリケート・ガラス（ＢＰＳＧ）膜が堆積される。そして、成膜されたＢＰＳＧ膜がリフローされた後に、ＣＭＰ法により第３の窒化シリコン層５１をストッパーとして第３の窒化シリコン層５１上部の上面が露出するまでＢＰＳＧ膜が削られ、第１の層間絶縁層５２が形成される。
【００４３】
次に、ドレインコンタクトホールを形成するためのレジストパターン（ドレインコンタクト加工窓パターン）が、ＢＰＳＧ膜で形成された第１の層間絶縁層５２の上に形成される。ドレインコンタクト加工窓パターンは、フォトリソグラフィ工程により第１の層間絶縁層５２上のレジストに形成される。ドレインコンタクト加工窓パターンでは、ドレイン拡散層２２に対応する位置の第１の層間絶縁層５２上に矩形で穴状の開口部が形成され、該開口部はゲート電極の上部を一部覆うように形成される。このようなドレインコンタクト加工窓パターンでエッチングすると、セルアライン構造のドレインコンタクトホールが形成される。すなわち、ドレインコンタクトホールのＢＬ方向の断面は、サイドウォールスペーサ４７に沿って上から下に向かって漏斗状に狭まり、底部ではドレイン拡散層２２と等しく接触する形状となる（図３（ｂ）のドレインコンタクトプラグ１５を参照。）。
【００４４】
次に、ソースのローカルインターコネクト溝を形成するためのローカルインターコネクト加工溝パターンが形成される。ローカルインターコネクト加工溝パターンは、フォトリソグラフィ工程により第１の層間絶縁層５２上のレジストに形成される。この加工溝パターンでは、ソース拡散層２３に対応する位置の第１の層間絶縁層５２上に開口部が形成され、該開口部のＢＬ方向はゲート電極の上部を一部覆うように形成される。また、該開口部は、メモリセル領域１３ａ、１３ｂ、およびシャント領域１４を横断してＷＬ方向に沿って溝状に形成されている。このようなローカルインターコネクト加工溝パターンでエッチングすると、セルアライン構造のローカルインターコネクト溝が形成される。すなわち、ローカルインターコネクト溝のＢＬ方向の断面は、サイドウォールスペーサ４７に沿って上から下に向かって漏斗状に狭まり、底部ではソース拡散層２３と等しく接触する形状となる（図３（ｂ）のローカルインターコネクト１６を参照。）。
【００４５】
次に、ドレインコンタクト加工窓パターンおよびローカルインターコネクト加工溝パターンを用いて、第３の窒化シリコン層５１をストッパーとしてＲＩＥ法により第１の層間絶縁層５２がエッチングされ、ドレインコンタクトホールおよびローカルインターコネクト溝が形成される。その後、ドレインコンタクトホールおよびローカルインターコネクト溝の底部にある第３の窒化シリコン層５１が除去されて、ドレイン拡散層２２およびソース拡散層２３のｎ+拡散層４８が露出する。
【００４６】
次に、ドレインコンタクトプラグ１５およびローカルインターコネクト１６が形成される。すなわち、第１のバリアメタル層としてチタン膜がスパッタリング法により形成され、さらに、ドレインコンタクトホールおよびローカルインターコネクト溝に導電性材料としてタングステン膜がＣＶＤ法により埋め込まれるように堆積される。そして、タングステン膜とチタン膜の上部がＣＭＰ法により研磨、除去され平坦化される。
【００４７】
これらの工程（３）により、ドレインコンタクトプラグ１５およびローカルインターコネクト１６がセルフアラインで形成される。
【００４８】
図６および図７はビアコンタクト層１０および上層配線層６２形成後の工程図（４）である。  
ビアコンタクト層１０にはドレインビアプラグ１７およびソース給電用ビア１８が形成され、上層配線層６２にはビット線２４およびソース線６３が形成される。ドレインビアプラグ１７およびソース給電用ビア１８は、上層配線のビット線２４およびソース線６３と、ドレインコンタクトプラグ１５およびローカルインターコネクト１６とをそれぞれ電気的に接続する。図６（ａ）では、上層配線に隠れてしまうため、ドレインビアプラグ１７およびソース給電用ビア１８は破線で示した。
【００４９】
まず、図４および図５の状態から、第２の層間絶縁層６４として第５の酸化シリコン層がＴＥＯＳ系のＣＶＤ法で堆積される。その後、フォトリソグラフィ工程により第２の層間絶縁層６４上に所定のレジストパターンが形成される。すなわち、ドレインコンタクトプラグ１５に対応する位置の第２の層間絶縁層６４上のレジストには矩形で穴状の開口部が形成され、シャント領域１４の第２の層間絶縁層６４上のレジストにはＢＬ方向に沿って溝状の開口部が形成される。
【００５０】
次に、このレジストパターンを用いてＲＩＥ法によりドレインコンタクトプラグ１５に対応する位置の第２の層間絶縁層６４が除去されてドレインコンタクトプラグ１５に貫通するビアコンタクトホールが形成され、同様に、シャント領域１４に対応する位置の第２の層間絶縁層６４が溝状に除去されてローカルインターコネクト１６に接合部分２５（ＳＳＣ）で貫通するビアコンタクト溝が形成される。
【００５１】
次に、ドレインビアコンタクトおよびソース給電用ビア１８が形成される。すなわち、第２のバリアメタル層としてチタン膜が堆積され、その上に導電性材料としてタングステン膜がビアコンタクトホールおよびビアコンタクト溝を埋め込むように堆積される。そして、タングステン膜とチタン膜の上部がＣＭＰ法により研磨、除去されて平坦化される。これらの工程によりビアコンタクト層１０のドレインビアプラグ１７およびソース給電用ビア１８が形成される。
【００５２】
次に、上層配線層６２にビット線２４およびソース線６３が形成される。すなわち、ドレインコンタクトプラグ１５を介してドレイン拡散層２２に電気的につながっているドレインビアプラグ１７上にＢＬ方向に沿ってビット線２４が形成され、また、ローカルインターコネクト１６を介してソース拡散層２３に電気的につながっているソース給電用ビア１８上にＢＬ方向に沿ってソース線６３が形成される。ビット線２４およびソース線６３はＷＬ方向の繰り返しピッチが等しくなるよう形成される。
【００５３】
上述した工程（４）の結果、メモリセルのドレイン拡散層２２とビット線２４を電気的に接続するドレインコンタクトと、メモリセルのソース拡散層２３とソース線６３を電気的に接続するソースコンタクトが完成する。
【００５４】
以上述べたように、本実施例では、半導体基板１９表面にＢＬ方向に素子形成領域３５が設けられ、隣の素子形成領域３５との間には素子分離領域３１が形成されている。素子形成領域３５にはメモリセルのチャネル領域と、ｎ+拡散層４８およびｎ-拡散層４９からなるドレイン拡散層２２およびソース拡散層２３とが形成されている。
【００５５】
メモリセルアレイのＷＬ方向に延びるワード線４１は、素子形成領域３５および素子分離領域３１を横断して形成されている。ワード線４１はメモリセルのコントロールゲート電極２１を兼ねるものであり、メモリセルのゲート電極はフローティングゲート電極２０とコントロールゲート電極２１からなる２層ゲート構造を有している。ビット線２４はワード線４１の上層に層間絶縁層を挟んで設けられ、ＢＬ方向に延びるとともに素子形成領域３５上のドレインコンタクトによってメモリセルのドレイン拡散層２２と電気的に接続されている。このドレインコンタクトは、ドレインコンタクトプラグ１５およびドレインビアプラグ１７によって形成されている。ビット線２４はドレインコンタクトに接し、メモリセル領域１３ａおよび１３ｂの素子形成領域３５上に互いに平行に配設されている。ソース拡散層２３に接地電位を供給するシャント用のソース線６３は、ビット線２４と平行にシャント領域１４上に形成されている。ソース線６３は、ソース線６３下面にライン状に接合してシャント領域１４に形成されたソース給電用ビア１８と、ソース拡散層２３にＢＬ方向に共通に接合されたライン状のローカルインターコネクト１６とを介してソース拡散層２３に電気的に接続されている。ローカルインターコネクト１６とソース給電用ビア１８は、それらが直交交差する部分（接合部分２５）で接合されている。
【００５６】
本実施例では、メモリセルアレイにおけるドレインビアプラグ１７とソース給電用ビア１８のＷＬ方向の繰り返しピッチが等しく形成されているので、メモリセルの周期性、特にビアコンタクト層１０の周期性を保った最適なメモリセルアレイを構成することができ、チップ面積を大きくすることなく廉価に不揮発性半導体記憶装置を製造することができる。
【００５７】
上記実施例によれば、チップ面積の増加を抑制しつつビアコンタクトの周期性を保つことができるので、製造コストを抑えつつ信頼性の高い不揮発性半導体記憶装置およびその製造方法を実現することができる。
【００５８】
上述の実施例では、ドレインコンタクトプラグ１５およびローカルインターコネクト１６はメモリセルのゲート電極に対してセルフアラインで形成されるとしたが、本発明はこれに限られるものではなく、通常の方法で形成された場合でも原理的には適用可能である。
【００５９】
また、上述の実施例では、半導体基板１９にｐ型シリコン基板を用いるとしたが、本発明はこれに限られるものではなく、例えば、ｎ型シリコン基板を用いた不揮発性半導体記憶装置に適用することも可能である。
【００６０】
さらに、上述の実施例では、メモリセルのドレイン拡散層２２およびソース拡散層２３にはＬＤＤ構造を用いるとしたが、本発明はこれに限られるものではなく、例えば、ＬＤＤ構造を有しない通常のメモリセルに対しても適用することが可能である。
【符号の説明】
【００６１】
１０  ビアコンタクト層
１１ａ〜１１ｄ  メモリセル
１２  メモリセル列
１３ａ、１３ｂ  メモリセル領域
１４  シャント領域
１５  ドレインコンタクトプラグ
１６  ローカルインターコネクト
１７  ドレインビアプラグ
１８  ソース給電用ビア
１９  半導体基板
２０  フローティングゲート電極
２１  コントロールゲート電極
２２  ドレイン拡散層
２３  ソース拡散層
２４  ビット線
２５  接合部分（ＳＳＣ）
３０  ｐウェル領域
４１  ワード線
６３  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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