(57)【要約】【課題】画素サイズの縮小にともなう感度低下を抑制することができる固体撮像素子を提供する。【解決手段】本発明の固体撮像素子は、入射光を光電変換する複数の光電変換領域１２と、対応する光電変換領域１２から信号電荷を読み出すための読み出しゲート１５と、読み出しゲート１５によって読み出された信号電荷の転送を行うための転送部１６とが形成された基板１１を備え、基板１１は、半導体基板１１ａと、半導体基板１１ａ上に形成された第１導電型の第１のエピタキシャル層１１ｂと、第１のエピタキシャル層１１ｂ上に形成された第１導電型の第２のエピタキシャル層１１ｃとを含み、光電変換領域１２が、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成されている。【選択図】図１Ｂ
2011258903.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換する複数の光電変換領域と、対応する前記光電変換領域から信号電荷を読み出すための読み出しゲートと、前記読み出しゲートによって読み出された前記信号電荷の転送を行うための転送部とが形成された基板を備え、
前記基板は、半導体基板と、前記半導体基板上に形成された第１導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層とを含み、
前記光電変換領域が、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成されている
固体撮像素子。
【請求項２】
前記複数の光電変換領域の一部は、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がらないで前記第２のエピタキシャル層に形成されている
請求項１に記載の固体撮像素子。
【請求項３】
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された光電変換領域は、同じ導電型の第１の層および第２の層を含み、前記第１の層が形成された前記第１のエピタキシャル層上に前記第２のエピタキシャル層を形成した後、前記第２のエピタキシャル層に前記第２の層を形成することにより形成される
請求項１又は２に記載の固体撮像素子。
【請求項４】
前記第１のエピタキシャル層の表面上には、工程位置合わせマークが形成されている
請求項１又は２に記載の固体撮像素子。
【請求項５】
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された光電変換領域は、前記第１のエピタキシャル層に形成された第１の層と、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成され、前記第１の層と一部が重なる、前記第１の層と同じ導電型の第２の層とを含む
請求項１又は２に記載の固体撮像素子。
【請求項６】
前記第２のエピタキシャル層の膜厚が、５μｍ以下である
請求項１又は２に記載の固体撮像素子。
【請求項７】
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された光電変換領域は、前記第１のエピタキシャル層に形成された第１導電型と逆導電型の第２導電型のウェルを含む
請求項１又は２に記載の固体撮像素子。
【請求項８】
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された光電変換領域は、前記第１のエピタキシャル層に形成された第１導電型と逆導電型の第２導電型のウェルを含み、
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がらないで形成された光電変換領域は、前記ウェルを含まない
請求項２に記載の固体撮像素子。
【請求項９】
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された光電変換領域は、前記第１のエピタキシャル層に形成された第１の層と、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成され、前記第１の層と一部が重なる、前記第１の層と同じ導電型の第２の層とを含み、
前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がらないで形成された光電変換領域は、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成された層を含まない
請求項２に記載の固体撮像素子。
【請求項１０】
前記複数の光電変換領域のそれぞれは、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成されている
請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、詳しくは遮光膜を有するインターレース式およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像素子に関するものである。
【背景技術】
【０００２】
近年、固体撮像素子は、多画素化が進められ、画素寸法の微細化も進む一方である。固体撮像素子には、従来からＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型の固体撮像素子が多く用いられている。このようなＣＣＤ型の固体撮像素子を開示する技術として、例えば特許文献１がある。特許文献１において、撮像領域は光電変換領域、電荷転送電極、電荷転送領域、電荷読み出し電極、電荷読み出し領域、および素子分離領域等で構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７Ａは一般的な固体撮像素子１０１の平面レイアウト図であり、図７Ｂは同固体撮像素子１０１の概略構成を示す断面図（図７ＡにおけるＡ−Ａ’線の断面図）である。
【０００５】
この固体撮像素子１０１では、図７Ａおよび図７Ｂに示すように、半導体基板１１１ａ上にエピタキシャル層１１１ｂおよび１１１ｃが形成されており、エピタキシャル層１１１ｃ内に光電変換領域１１２が形成されている。
【０００６】
この光電変換領域１１２は、上層に形成されたｐ+層からなるホールアキュムレーション層１４０と、その下層に形成されたｎ+型拡散層１４１およびｐウェル１２０とからなる。この光電変換領域１１２のｎ+型拡散層１４１は、エピタキシャル層１１１ｃ表面にホールアキュムレーション層１４０が形成されることを考慮してエピタキシャル層１１１ｃの深い位置まで形成される。ただし、ｎ+型拡散層１４１は、エピタキシャル層１１１ｃの膜厚以上の深い位置までは、形成されない。
【０００７】
光電変換領域１１２の一方側には、読み出しゲート（電荷読み出し領域）１１５を介して、電荷転送領域として垂直転送部（垂直レジスタ）１１６が形成されている。この垂直転送部１１６は、上層にｎ型層１４２を備え、その下層にｐ型層１１８ａを備えている。さらに、この垂直転送部１１６に隣接して、画素領域（光電変換領域１１２）を他の画素領域から水平方向に電気的に分離する画素分離領域１１８を構成するｐ型層１１８ｂが形成されている。
【０００８】
光電変換領域１１２の他方側には、ｐ型層１１８ｂを介してこの光電変換領域１１２に隣接する別の光電変換領域１１２を含む画素（単位セル）の垂直転送部１１６が形成されている。垂直転送部１１６および読み出しゲート１１５上には、ゲート酸化膜となる絶縁膜１２１を介して、電荷読み出し電極および電荷転送電極となるゲート電極１２２が形成されている。さらに、層間絶縁膜を介して、光電変換領域１１２上に開口部１３４が設けられた遮光膜１３３が形成されている。そして、開口部１３４内には反射防止膜１３２が形成され、遮光膜１３３上には層間絶縁膜１３１が形成されている。
【０００９】
図７Ｃおよび図７Ｄは、図７Ａおよび図７Ｂの構造を有する固体撮像素子１０１の形成方法を説明するための断面図である。
【００１０】
まず、図７Ｃに示すように、半導体基板１１１ａとエピタキシャル層１１１ｂおよび１１１ｃとから構成される基板１１１内にｐウェル１２０を形成する。その後、エピタキシャル層１１１ｃ表面上に保護膜１６０を形成し、リソグラフィ技術によってレジスト膜１５０を形成した後、レジスト膜１５０に開口部１５１を形成する。
【００１１】
次いで、図７Ｃに示すように、レジスト膜１５０をマスクとした既存の不純物ドーピング技術（例えば、イオン注入法）によって、エピタキシャル層１１１ｃ表面に、光電変換領域１１２の第一導電型（ｎ型）の領域としての島状のｎ+型拡散層１４１を形成する。ｎ+型拡散層１４１は、２〜４μｍの深さまで形成する。形成する深さは、どの範囲まで長波長側の光を光電変換させるかを考慮して決められる。たとえば、赤色（λ＝５５０ｎｍ）の波長の光は、エピタキシャル層１１１ｃ表面上から３μｍ以上の深さで光電変換される。ｎ+型拡散層１４１を深く形成することで、画素の感度（ダイナミックレンジ）を増加させることができる。
【００１２】
次いで、図７Ｄに示すように、リソグラフィ技術および不純物ドーピング技術により、その都度レジストマスクを形成して、光電変換領域１１２（ｎ+型拡散層１４１）の逆の導電型の読み出しゲート１１５、垂直転送部１１６のｐ型層１１８ａおよび画素分離領域１１８のｐ型層１１８ｂを形成する。
【００１３】
ところで、図７Ａおよび図７Ｂの固体撮像素子１０１では、エピタキシャル層１１１ｃ表面から２〜４μｍに光電変換領域１１２のｎ+型拡散層１４１を形成するには、たとえば、イオン注入法では、数千ｋｅＶの加速エネルギーが必要である。従って、リソグラフィ技術では、イオン注入法による不純物ドーピングを阻止する高アスペクト化レジスト（たとえば、レジスト膜厚が６μｍ以上、アスペクト比が１５以上のレジスト）が必要である。その結果、微細加工ばらつきが生じやすく、光電変換領域１１２を一定の形態で高精度に形成することが困難であるため、画素サイズのシュリンク（縮小）に対応することが困難である。
【００１４】
また、さらなる多画素化が進むに従って、画素サイズのさらなるシュリンクが必要になってきている。しかし画素特性の維持は必要なため、感度（ダイナミックレンジ）悪化を抑えつつ、これ以上の光電変換領域の面積拡大および面積維持が困難である。従って、固体撮像素子の多画素化の要求に応じて固体撮像素子を微細化するには、入射した光を光電変換する領域を深さ方向に増やすことが必要となる。特許文献１では、広ダイナミックレンジの画像生成を目的として、光電変換領域の深さが異なる２つの隣接する画素上に同一色のカラーフィルター群を有する構造が提案されている。すなわち、特許文献１は、低照度側（シャドウ）と高照度側（ハイライト）の入射エネルギー制御による高感度化を意図している。しかしながら、更なる高感度化の要求から光電変換領域の微細化かつ高い精度での深さ方向への拡大（深さ拡大）が必要である。
【００１５】
本発明の目的は、画素サイズの縮小にともなう感度低下を抑制することができる固体撮像素子を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一観点の固体撮像素子は、入射光を光電変換する複数の光電変換領域と、対応する前記光電変換領域から信号電荷を読み出すための読み出しゲートと、前記読み出しゲートによって読み出された前記信号電荷の転送を行うための転送部とが形成された基板を備え、前記基板は、半導体基板と、前記半導体基板上に形成された第１導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層とを含み、前記光電変換領域が、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がって形成されていることを特徴とする。
【００１７】
この構成により、半導体基板上に第１のエピタキシャル層を形成し、第１のエピタキシャル層に既存のリソグラフィ技術と不純物ドーピング技術とにより光電変換領域の一部を島状に形成し、第１のエピタキシャル層表面上に第２のエピタキシャル層を形成し、既存のリソグラフィ技術と不純物ドーピング技術とにより島状の光電変換領域の一部と重なるように光電変換領域の別の一部を島状に形成して島状の領域を電気的に接続することで、既存の技術で深い光電変換領域を形成することが可能になる。その結果、特に高波長側の光電変換率を増加させて高感度化が可能になるため、画素サイズの縮小にともなう感度低下を抑制できる。
【００１８】
また、超高エネルギー注入装置を使用することなく、光電変換領域の深さを任意に設定することができ、また光電変換領域のパターニングも高アスペクト比の厚膜レジストを使用することなく行うことができる。従って、撮像エリア内の光電変換領域を微細かつ高精度に加工形成できる。
【００１９】
ここで、前記複数の光電変換領域の一部は、前記第１のエピタキシャル層と第２のエピタキシャル層とに跨がらないで前記第２のエピタキシャル層に形成されていてもよい。
【００２０】
この構成により、撮像エリア内で２つのエピタキシャル層に跨がって形成された光電変換領域と、２つのエピタキシャル層に跨がらない光電変換領域とを形成することができ、深さの異なる光電変換領域を形成することができる。従って、カラーフィルター毎つまり光電変換する色毎に最適な深さの光電変換領域を設けることが可能になり、隣接する画素からのウェルを通した光の進入（混色）の低減が可能となる。
【発明の効果】
【００２１】
本発明によれば、画素サイズの縮小にともなう感度低下を抑制できるという効果が奏される。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明の第１の実施の形態に係る固体撮像素子の平面レイアウト図である。
【図１Ｂ】同実施の形態に係る固体撮像素子の概略構成を示す断面図（図１ＡにおけるＡ−Ａ’線の断面図）である。
【図２Ａ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図２Ｂ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図２Ｃ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図２Ｄ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図２Ｅ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図２Ｆ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図３Ａ】同実施の形態に係る固体撮像素子の製造方法におけるアライメントマークの形成工程を示す断面図である。
【図３Ｂ】同実施の形態に係る固体撮像素子の製造方法におけるアライメントマークの形成工程を示す断面図である。
【図３Ｃ】同実施の形態に係る固体撮像素子の製造方法におけるアライメントマークの形成工程を示す断面図である。
【図３Ｄ】同実施の形態に係る固体撮像素子の製造方法におけるアライメントマークの形成工程を示す断面図である。
【図３Ｅ】同実施の形態に係る固体撮像素子の製造方法におけるアライメントマークの形成工程を示す断面図である。
【図４Ａ】同実施の形態に係る固体撮像素子の変形例の概略構成を示す断面図である。
【図４Ｂ】同実施の形態に係る固体撮像素子の変形例の概略構成を示す断面図である。
【図５Ａ】本発明の第２の実施の形態に係る固体撮像素子の概略構成を示す断面図である。
【図５Ｂ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｃ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｄ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｅ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｆ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｇ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｈ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図５Ｉ】同実施の形態に係る固体撮像素子の製造方法における製造工程を示す断面図である。
【図６】固体撮像素子の光電変換領域の不純物濃度分布を示す図である。
【図７Ａ】一般的な固体撮像素子の平面レイアウト図面である。
【図７Ｂ】一般的な固体撮像素子の概略構成を示す断面図（図７ＡにおけるＡ−Ａ’線の断面図）である。
【図７Ｃ】一般的な固体撮像素子の形成方法を説明するための断面図である。
【図７Ｄ】一般的な固体撮像素子の形成方法を説明するための断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態における固体撮像素子について、図面を参照しながら説明する。
【００２４】
（第１の実施の形態）
本実施の形態に係るＣＣＤ型の固体撮像素子１について図１Ａおよび図１Ｂを用いて説明する。図１Ａは同固体撮像素子１の平面レイアウト図であり、図１Ｂは同固体撮像素子１の概略構成を示す断面図（図１ＡにおけるＡ−Ａ’線の断面図）である。
【００２５】
この固体撮像素子１では、図１Ｂに示すように、たとえばシリコン基板等の半導体基板１１ａ表面上の第１導電型（ｎ型）の第１のエピタキシャル層１１ｂと第１導電型の第２のエピタキシャル層１１ｃとに跨がって（第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとの境界を横切る形で、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとにわたって連続して）光電変換領域１２が形成されている。基板１１は、半導体基板１１ａと、半導体基板１１ａ上に形成された第１のエピタキシャル層１１ｂと、第１のエピタキシャル層１１ｂ上に形成された第２のエピタキシャル層１１ｃとを含み、光電変換領域１２、読み出しゲート１５および転送部１６が内部に形成されている。
【００２６】
この固体撮像素子１では、複数の光電変換領域１２のそれぞれは、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成されている。複数の光電変換領域１２は、マトリクス状（行列状）に配置されている。
【００２７】
第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成された光電変換領域１２は、入射光を光電変換する領域であり、同じ導電型のｎ型層（第１の層）４１ａおよびｎ型層（第２の層）４１ｂ、ｐ+型のホールアキュムレーション層４０並びにｐ型層（ｐウェル）２０を含む。この光電変換領域１２は、ｎ型層４１ａおよびｐ型層２０が形成された第１のエピタキシャル層１１ｂ上に第２のエピタキシャル層１１ｃを形成した後、第２のエピタキシャル層１１ｃにｎ型層４１ｂおよびホールアキュムレーション層４０を形成することにより形成される。ｎ型層４１ａは第１のエピタキシャル層１１ｂにのみ形成されているが、ｎ型層４１ｂは第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成されており、ｎ型層４１ａの全体又は一部と重なっている。ｎ型層４１ａとｎ型層４１ｂとは、電気的に接続されている。光電変換領域１２は、上層にホールアキュムレーション層４０を備え、下層にｎ型層４１ａおよび４１ｂならびにｐ型層２０を備えている。
【００２８】
第１のエピタキシャル層１１ｂの表面上には、ｎ型層４１ａとｎ型層４１ｂとが第２のエピタキシャル層１１ｃを表面からみたとき重なる位置にあるようにｎ型層４１ｂの形成でその位置を決定するために用いられる工程位置合わせマークが形成されている。第２のエピタキシャル層１１ｃの膜厚は５μｍ以下である。膜厚を５μｍ以下とすることで、不純物を精度良く注入することができ、また、第１のエピタキシャル層１１ｂとも確実に接続できる。
【００２９】
第１のエピタキシャル層１１ｂは、例えば３〜５μｍの膜厚で形成されている。また第２のエピタキシャル層１１ｃは、例えば１〜３μｍの膜厚で形成されている。第１のエピタキシャル層１１ｂおよび第２のエピタキシャル層１１ｃは、その抵抗値がたとえばｎ型層で０．１〜１００Ω・ｃｍとなるように形成されている。
【００３０】
光電変換領域１２の側方には、画素分離領域（画素水平分離領域）１８、つまり読み出しゲート（電荷読み出し領域）１５、電荷転送領域としての転送部（垂直転送部）１６、およびｐ型層１８ｂが形成されている。
【００３１】
読み出しゲート１５は、複数の光電変換領域１２のそれぞれに対応して設けられ、対応する光電変換領域１２から信号電荷を読み出す。
【００３２】
転送部１６は、読み出しゲート１５によって読み出された信号電荷の転送を行うための転送路であり、その上層にｎ型層４２を備え、その下層にｐ型層１８ａを備えている。光電変換領域１２の下部には、垂直オーバーフロードレインを形成するｐ型層２０が形成されている。転送部１６に隣接して、画素領域を他の画素領域から水平方向に電気的に分離するためのｐ型層１８ｂが形成されている。
【００３３】
光電変換領域１２の上層のホールアキュムレーション層４０上方に、基板１１に進入する入射光の反射を防ぐ反射防止膜３２が形成されている。反射防止膜３２の屈折率は、基板１１の屈折率より大きく、反射防止膜３２上の層間絶縁膜の屈折率より小さい。
【００３４】
基板１１表面上にはゲート絶縁膜２１が形成され、ゲート絶縁膜２１上には電荷読み出し電極および電荷転送電極となるゲート電極２２が形成されている。ゲート電極２２は、１層構造で形成されているが、２層構造、３層構造、または４層構造で形成されてもよい。このゲート電極２２は、図示したように、読み出しゲート１５および転送部１６の直上に形成されることが好ましい。
【００３５】
ゲート電極２２およびゲート絶縁膜２１を被覆する層間絶縁膜３１が基板１１表面上に形成されている。さらに層間絶縁膜３１とゲート電極２２およびゲート絶縁膜２１との間には、光電変換領域１２上方に開口部が形成された遮光膜３３が形成されている。
【００３６】
以下、本実施の形態に係る固体撮像素子１の製造方法（光電変換領域１２の詳細な製造方法）を図２Ａ〜図２Ｆに示す。図２Ａ〜図２Ｆは、同固体撮像素子１の製造方法における製造工程を示す断面図である。
【００３７】
まず、図２Ａに示すように、半導体基板１１ａ上に第１導電型の第１のエピタキシャル層１１ｂを例えば、１１００℃以上の高温での化学気相成長法（たとえば、ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成する。その後、第１のエピタキシャル層１１ｂ表面上に酸化膜もしくは窒化膜からなる保護膜６０を例えば、５〜５０ｎｍの膜厚で形成する。
【００３８】
次いで、図２Ａに示すように、リソグフラフィー技術によって、開口部５１が形成されたレジスト膜５０を形成する。レジスト膜５０は、例えば膜厚が１〜３μｍ、アスペクト比が１０以下とされる。そして、不純物ドーピング技術（例えば、イオン注入法）によって、第１のエピタキシャル層１１ｂに光電変換領域となるｎ型層４１ａを複数形成する。ｎ型層４１ａは、例えば、アウトドーピングし難いＳｂ等の質量が大きい原子で形成される。なお、ｎ型層４１ａの形成にＡｓ等の軽い原子を使用する場合は、例えば、表面のｎ型不純物濃度が１０-10ａｔｏｍｓ／ｃｍ3未満となるようにｎ型層４１ａを第１のエピタキシャル層１１ｂ内に形成する。ｎ型層４１ａを形成後、保護膜６０をエッチング技術（たとえば、ウエットエッチング）によって除去する。
【００３９】
次いで、図２Ｂに示すように、第１のエピタキシャル層１１ｂ表面上に第２のエピタキシャル層１１ｃを例えば、１１００℃以上の高温での化学気相成長法（たとえば、ＣＶＤ）によって形成する。
【００４０】
次いで、図２Ｃに示すように、第２のエピタキシャル層１１ｃ表面上に酸化膜もしくは窒化膜からなる保護膜６１を例えば、５〜５０ｎｍの膜厚で形成する。その後、光電変換領域１２が２次元状に形成される撮像エリアにおいてのみ、光電変換領域１２となるｎ型層４１ａ下方にｐ型層（ｐウェル）２０をレジストマスクとイオン注入法によって形成する。ｐ型層２０により、垂直オーバーフロードレインを形成し、電子シャッター電圧をｐ型層２０で設定する。
【００４１】
次いで、図２Ｄに示すように、第２のエピタキシャル層１１ｃ表面上に開口部５１が形成されたレジスト膜５０を形成する。レジスト膜５０は、例えば、膜厚が２〜５μｍ、アスペクト比が１０以下とされる。そして、不純物ドーピング技術（たとえばイオン注入法）によって、第２のエピタキシャル層１１ｃに光電変換領域１２となるｎ型層４１ｂを形成する。ｎ型層４１ｂは、ｎ型層４１ａに対応するように複数形成され、対応するｎ型層４１ａと電気的に接続される。このとき、ｎ型層４１ａとｎ型層４１ｂとが精度良く重なるように形成するため、第１のエピタキシャル層１１ｂ表面上に形成されたアライメントマークを使用する。
【００４２】
次いで、図２Ｅに示すように、複数のｎ型層４１ａおよび４１ｂのペアの間つまり複数の光電変換領域１２の間に、光電変換領域１２と転送部１６とを電気的に分離するｐ型層である読み出しゲート１５、ならびにｐ型層１８ａおよび１８ｂの形成をリソグラフィ技術および不純物ドーピング技術によって、例えば、その都度レジストマスクを形成して行う。
【００４３】
次いで、図２Ｆに示すように、レジスト膜５０と保護膜６０を除去後、第２のエピタキシャル層１１ｃ表面上にゲート絶縁膜２１およびゲート電極２２および反射防止膜３２等を形成する。
【００４４】
ここで、ｎ型層４１ｂの形成で使用したアライメントマークの詳細な形成方法を図３Ａ〜図３Ｅに示す。図３Ａ〜図３Ｅは、アライメントマークの形成工程を示す固体撮像素子１の断面図であり、アライメントマークは、固体撮像素子の周辺の領域や、半導体ウエハの周辺などの位置に形成されるものであり、各製造工程での位置合わせの目印となる。
【００４５】
まず、図３Ａに示すように、開口部５１が形成されたレジスト膜５０を形成し、これを用いてｎ型層４１ａを形成する。
【００４６】
次いで、図３Ｂに示すように、レジスト膜５０をマスクにして、開口部５１内に位置して表面が露出した保護膜６０の部分の保護膜６０のみをエッチング技術（例えば、ウエットエッチング）によって除去する。
【００４７】
次いで、図３Ｃに示すように、アライメントマーク領域のみに開口部が形成されたレジスト膜（図外）を形成する。
【００４８】
次いで、図３Ｄに示すように、ｎ型層４１ａの上方の第１のエピタキシャル層１１ｂおよび保護膜６０表面をレジスト膜５０で覆う。
【００４９】
次いで、図３Ｅに示すように、エッチング技術（たとえば、ドライエッチング）によって保護膜６０をハードマスクとしてレジスト膜５０をエッチングし、第１のエピタキシャル層１１ｂ表面にアライメントマークを転写する。アライメントマークの段差は、０．２μｍ以上とする。
【００５０】
次いで、エッチング技術（例えば、ウエットエッチング）で保護膜６０を除去することで第１のエピタキシャル層１１ｂ表面を露出させた後、第２のエピタキシャル層１１ｃの形成を行う。
【００５１】
以上のように本実施の形態の固体撮像素子１によれば、画素サイズの縮小にともなう感度低下を抑制するという目的を、半導体基板１１ａ上に成膜された第１のエピタキシャル層１１ｂに第１の島状のｎ型層４１ａを形成し、第１のエピタキシャル層１１ｂ表面上に成膜された第２のエピタキシャル層１１ｃに第２の島状のｎ型層４１ｂをｎ型層４１ａの全体もしくは一部と重なるように形成し、第２のエピタキシャル層１１ｃ表面に転送部１６および読み出しゲート１５を形成することによって実現する。従って、光電変換領域１２は各エピタキシャル層と同時に形成されるため、既存のリソグラフィ技術および不純物ドーピング技術（たとえば、イオン注入法）で、微細かつ深い光電変換領域を形成することが可能となる。従って、感度およびダイナミックレンジを良化することが可能である。
【００５２】
なお、本実施の形態の固体撮像素子１において、ｎ型層４１ｂの側方への大きさはｎ型層４１ａより小さく、図４Ａに示すように、ｎ型層４１ｂの両側端はｎ型層４１ａの両側端より内側に位置してもよい。このようにすることで、ｎ型層４１ａである光電変換領域が広くなり、感度を向上させることができる。また、ｎ型層４１ｂの側方への大きさはｎ型層４１ａより大きく、図４Ｂに示すように、ｎ型層４１ｂの両側端はｎ型層４１ａの両側端より外側に位置していても良い。このようにすることで、深い位置まで到達した光が隣接画素に漏れこむ混色を防止できる。更に、第１のエピタキシャル層１１ｂは、光電変換領域１２（ｎ型層４１ｂ）と逆の導電型で形成されても良い。
【００５３】
（第２の実施の形態）
本実施の形態に係るＣＣＤ型の固体撮像素子１について図５Ａを用いて説明する。図５Ａは同固体撮像素子１の概略構成を示す断面図である。なお、本実施の形態に係る固体撮像素子１の平面レイアウト図は図１Ａと同様であり、図５Ａは図１Ｂと同様に図１ＡにおけるＡ−Ａ’線の断面図を示している。
【００５４】
この固体撮像素子１では、図５Ａに示すように、たとえばシリコン基板等の半導体基板１１ａ表面上の第１導電型の第１のエピタキシャル層１１ｂと第１導電型の第２のエピタキシャル層１１ｃとに跨がって（第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとの境界を横切る形で、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとにわたって連続して）光電変換領域１２が形成されてなる第１画素と、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がらないで（第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとの境界を横切らない形で第１のエピタキシャル層１１ｂおよび第２のエピタキシャル層１１ｃのそれぞれに島状に独立に）光電変換領域１２が形成されてなる第２画素とが隣接して配置されている。
【００５５】
この固体撮像素子１では、複数の光電変換領域１２の一部が第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成され、複数の光電変換領域１２の他部が第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がらないで形成されている。第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成された光電変換領域１２と、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がらないで形成された光電変換領域１２とが交互に行方向および列方向に並ぶように、複数の光電変換領域１２がマトリクス状（行列状）に配置されている。
【００５６】
第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成された光電変換領域１２は、入射光を光電変換する領域であり、同じ導電型のｎ型層（第１の層）４１ａ、ｎ型層（第２の層）４１ｂおよびｎ型層４１ｃ、ｐ+型のホールアキュムレーション層４０並びにｐ型層（ｐウェル）２０から構成される。この光電変換領域１２は、ｎ型層４１ａおよびｐ型層２０が形成された第１のエピタキシャル層１１ｂ上に第２のエピタキシャル層１１ｃを形成した後、第２のエピタキシャル層１１ｃにｎ型層４１ｂ、ｎ型層４１ｃおよびホールアキュムレーション層４０を形成することにより形成される。ｎ型層４１ａは第１のエピタキシャル層１１ｂに形成され、ｎ型層４１ｃは第２のエピタキシャル層１１ｃに形成されている。一方、ｎ型層４１ｂは、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成され、ｎ型層４１ａの全体又は一部と重なっている。ｎ型層４１ａとｎ型層４１ｂとは、電気的に接続されている。この光電変換領域１２は、上層にホールアキュムレーション層４０を備え、下層にｎ型層４１ａ、４１ｂおよび４１ｃならびにｐ型層２０を備えている。
【００５７】
第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がらないで形成された光電変換領域１２は、入射光を光電変換する領域であり、第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がって形成されたｎ型層およびｐ型層２０を含まず、ｎ型層４１ａ、ｎ型層４１ｃ、ｐ型層（ｐウェル）２０ａおよびホールアキュムレーション層４０から構成される。ｐ型層２０は第１のエピタキシャル層１１ｂに形成されるが、ｐ型層２０ａは第２のエピタキシャル層１１ｃに形成される。この光電変換領域１２は、ｎ型層４１ａが形成された第１のエピタキシャル層１１ｂ上に第２のエピタキシャル層１１ｃを形成した後、第２のエピタキシャル層１１ｃにｎ型層４１ｃ、ホールアキュムレーション層４０およびｐ型層２０ａを形成することにより形成される。ｎ型層４１ａとｎ型層４１ｃとは、それぞれ第１のエピタキシャル層１１ｂと第２のエピタキシャル層１１ｃとに跨がらないで離れて形成されており、電気的に分離されている。この光電変換領域１２は、上層にホールアキュムレーション層４０を備え、下層にｎ型層４１ａおよび４１ｃならびにｐ型層２０ａを備えている。
【００５８】
第１のエピタキシャル層１１ｂの表面上には、ｎ型層４１ａとｎ型層４１ｂとが第２のエピタキシャル層１１ｃを表面からみたとき重なる位置にあるようにｎ型層４１ｂの形成でその位置を決定するために用いられる工程位置合わせマークが形成されている。第２のエピタキシャル層１１ｃの膜厚は５μｍ以下である。
【００５９】
第１のエピタキシャル層１１ｂは、例えば３〜５μｍの膜厚で形成されている。また第２のエピタキシャル層１１ｃは、例えば１〜３μｍの膜厚で形成されている。第１のエピタキシャル層１１ｂおよび第２のエピタキシャル層１１ｃは、その抵抗値がたとえばｎ型層で０．１〜１００Ω・ｃｍとなるように形成されている。
【００６０】
光電変換領域１２の側方には、画素分離領域（画素水平分離領域）１８、つまり読み出しゲート１５、転送部（垂直転送部）１６、およびｐ型層１８ｂが形成されている。転送部１６は、その上層にｎ型層４２を備え、その下層にｐ型層１８ａおよび１８ｃを備えている。光電変換領域１２の下部には、垂直オーバーフロードレインを形成するｐ型層２０および２０ａが形成されている。転送部１６に隣接して、ｐ型層１８ｂが形成されている。
【００６１】
光電変換領域１２の上層のホールアキュムレーション層４０上方に、基板１１に進入する入射光の反射を防ぐ反射防止膜３２が形成されている。反射防止膜３２の屈折率は、基板の屈折率より大きく、反射防止膜３２上の層間絶縁膜の屈折率より小さい。
【００６２】
基板１１表面上にはゲート絶縁膜２１が形成され、ゲート絶縁膜２１上には電荷読み出し電極および電荷転送電極となるゲート電極２２が形成されている。ゲート電極２２は、１層構造で形成されているが、２層構造、３層構造、または４層構造で形成されてもよい。このゲート電極２２は、図示したように、読み出しゲート１５および転送部１６の直上に形成されることが好ましい。
【００６３】
ゲート電極２２およびゲート絶縁膜２１を被覆する層間絶縁膜３１が基板１１表面上に形成されている。さらに層間絶縁膜３１とゲート電極２２およびゲート絶縁膜２１との間には、光電変換領域１２上方に開口部が形成された遮光膜３３が形成されている。
【００６４】
以下、本実施の形態に係る固体撮像素子１の製造方法（光電変換領域１２の詳細な製造方法）を図５Ｂ〜図５Ｉに示す。図５Ｂ〜図５Ｉは、同固体撮像素子１の製造方法における製造工程を示す断面図である。
【００６５】
まず、図５Ｂに示すように、半導体基板１１ａ上に第１導電型の第１のエピタキシャル層１１ｂを例えば、１１００℃以上の高温での化学気相成長法（たとえば、ＣＶＤ）によって形成する。その後、第１のエピタキシャル層１１ｂ表面上に酸化膜もしくは窒化膜からなる保護膜６０を例えば、５〜５０ｎｍの膜厚で形成する。
【００６６】
次いで、図５Ｂに示すように、リソグフラフィー技術によって、開口部５１が形成されたレジスト膜５０を形成する。レジスト膜５０は、例えば膜厚が１〜３μｍ、アスペクト比が１０以下とされる。そして、不純物ドーピング技術（例えば、イオン注入法）によって、第１のエピタキシャル層１１ｂに光電変換領域となるｎ型層４１ａを複数形成する。ｎ型層４１ａは、例えば、アウトドーピングし難いＳｂ等の質量が大きい原子で形成される。なお、ｎ型層４１ａの形成にＡｓ等の軽い原子を使用する場合は、例えば、表面のｎ型不純物濃度が１０-10ａｔｏｍｓ／ｃｍ3未満となるようにｎ型層４１ａを第１のエピタキシャル層１１ｂ内に形成する。
【００６７】
次いで、図５Ｃに示すように、リソグラフィ技術によって、開口部５１が形成されたレジスト膜５０を第１のエピタキシャル層１１ｂ表面上に形成し、不純物ドーピング技術（たとえば、イオン注入法）によって、複数のｎ型層４１ａを電気的に分離するｐ型層１８ａをｎ型層４１ａの側方（複数のｎ型層４１ａの間）に形成する。
【００６８】
次いで、図５Ｄに示すように、複数のｎ型層４１ａの一部の上方に開口部５１が形成されたレジスト膜５０を第１のエピタキシャル層１１ｂ表面上に形成する。そして、イオン注入法によってｎ型層４１ａの一部の下方にｐ型層２０を形成した後、保護膜６０をエッチング技術（たとえば、ウエットエッチング）によって除去する。
【００６９】
次いで、図５Ｅに示すように、第１のエピタキシャル層１１ｂの表面上に第２のエピタキシャル層１１ｃを例えば、１１００℃以上の高温での化学気相成長法（ＣＶＤ）によって形成する。その後、第２のエピタキシャル層１１ｃ表面上に酸化膜もしくは窒化膜からなる保護膜６１を例えば、５〜５０ｎｍの膜厚で形成する。そして、開口部５１が形成されたレジスト膜５０を第２のエピタキシャル層１１ｃ表面上に形成し、不純物ドーピング技術（たとえばイオン注入法）により、第２のエピタキシャル層１１ｃに光電変換領域１２となるｎ型層４１ｃを形成する。
【００７０】
次いで、図５Ｆに示すように、複数のｎ型層４１ｃの一部の上方に開口部５１が形成され、イオン注入の深さに応じた形態を持つレジストマスクを第２のエピタキシャル層１１ｃ表面上に形成する。その後、開口部５１下方のｎ型層４１ｃとｎ型層４１ａとが電気的に接続するように接続層としてｎ型層４１ｂを形成し、深さの異なる光電変換領域１２を有する固体撮像素子１を形成する。このとき、ｎ型層４１ｂの一部又は全体がｎ型層４１ａおよび４１ｃの両方と精度良く重なるように、第１のエピタキシャル層１１ｂ表面上に形成されたアライメントマークを使用する。
【００７１】
次いで、図５Ｇに示すように、ｎ型層４１ａおよび４１ｃのペアとｎ型層４１ａ、４１ｂおよび４１ｃのペアとの間つまり光電変換領域１２の間に、光電変換領域１２と転送部１６とを電気的に分離するｐ型層である読み出しゲート１５、ならびにｐ型層１８ａ、１８ｂおよび１８ｃの形成をリソグラフィ技術および不純物ドーピング技術によって、例えば、その都度レジストマスクを形成して行う。
【００７２】
次いで、図５Ｈに示すように、その下方にｎ型層４１ｂが形成されていないｎ型層４１ｃの下方に、既存のリソグラフィ技術と不純物ドーピング技術により、ｐ型層２０ａを形成する。隣り合う光電変換領域１２で光電変換を行う領域の深さが異なるが、ｐ型層２０ａを形成することで、光電変換領域１２の深さに関わらず、光電変換を行う領域から一定の位置にｐ型層が設定される。従って、垂直オーバーフロードレインが画素毎（光電変換領域１２毎）に最適化され、電子シャッター時に印加する電圧を同じにすることが可能となる。
【００７３】
次いで、図５Ｉに示すように、レジスト膜５０と保護膜６０を除去後、第２のエピタキシャル層１１ｃ表面上にゲート絶縁膜２１、ゲート電極２２および反射防止膜３２等を形成する。
【００７４】
上記製造方法で形成された固体撮像素子１は、第１の実施の形態で説明したような作用効果が得られる固体撮像素子となる。
【００７５】
図６は、固体撮像素子の基板内の光電変換領域を構成するｎ型層の深さ方向（基板表面の法線方向）での不純物濃度分布を示す図である。なお、図６（ａ）は一般的な固体撮像素子における不純物濃度分布を示し、図６（ｂ）は本実施の形態の固体撮像素子１における不純物濃度分布を示している。また、図６において実線は光電変換領域を構成する各ｎ型層のｎ型不純物の濃度分布をそれぞれ示しており、破線はその各ｎ型層のｎ型不純物の濃度を合わせたときの濃度分布を示している。
【００７６】
図６（ａ）に示すように、一般的な固体撮像素子では基板の深い位置（図６（ａ）のＣ部分）で不純物濃度分布の広がりが大きいが、図６（ｂ）に示すように、本実施の形態の固体撮像素子１では、基板の深い位置（図６（ｂ）のＤ部分）で不純物濃度分布の広がりが小さい。
【００７７】
以上、本発明の固体撮像素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【００７８】
例えば、上記実施の形態において、第１導電型としてｎ型を例示し、第１導電型と逆導電型の第２導電型としてｐ型を例示したが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【産業上の利用可能性】
【００７９】
本発明は、固体撮像素子およびその製造方法に好適であり、例えば各種撮像装置の撮像素子という用途に適用するのに好適である。
【符号の説明】
【００８０】
１、１０１    固体撮像素子
１１    基板
１１ａ、１１１ａ    半導体基板
１１ｂ    第１のエピタキシャル層
１１ｃ    第２のエピタキシャル層
１２、１１２    光電変換領域
１５、１１５    読み出しゲート
１６    転送部
１８、１１８    画素分離領域
１８ａ、１８ｂ、１８ｃ、２０、２０ａ、１１８ａ、１１８ｂ    ｐ型層
２１    ゲート絶縁膜
２２、１２２    ゲート電極
３１、１３１    層間絶縁膜
３２、１３２    反射防止膜
３３、１３３    遮光膜
４０、１４０    ホールアキュムレーション層
４１ａ、４１ｂ、４１ｃ、４２、１４２    ｎ型層
５０、１５０    レジスト膜
５１、１３４、１５１    開口部
６０、６１、１６０    保護膜
１１１ｂ、１１１ｃ    エピタキシャル層
１１６    垂直転送部
１２０    ｐウェル
１２１    絶縁膜
１４１    ｎ+型拡散層
【図１Ａ】
2011258903.tif 000003
【図１Ｂ】
2011258903.tif 000004
【図２Ａ】
2011258903.tif 000005
【図２Ｂ】
2011258903.tif 000006
【図２Ｃ】
2011258903.tif 000007
【図２Ｄ】
2011258903.tif 000008
【図２Ｅ】
2011258903.tif 000009
【図２Ｆ】
2011258903.tif 000010
【図３Ａ】
2011258903.tif 000011
【図３Ｂ】
2011258903.tif 000012
【図３Ｃ】
2011258903.tif 000013
【図３Ｄ】
2011258903.tif 000014
【図３Ｅ】
2011258903.tif 000015
【図４Ａ】
2011258903.tif 000016
【図４Ｂ】
2011258903.tif 000017
【図５Ａ】
2011258903.tif 000018
【図５Ｂ】
2011258903.tif 000019
【図５Ｃ】
2011258903.tif 000020
【図５Ｄ】
2011258903.tif 000021
【図５Ｅ】
2011258903.tif 000022
【図５Ｆ】
2011258903.tif 000023
【図５Ｇ】
2011258903.tif 000024
【図５Ｈ】
2011258903.tif 000025
【図５Ｉ】
2011258903.tif 000026
【図６】
2011258903.tif 000027
【図７Ａ】
2011258903.tif 000028
【図７Ｂ】
2011258903.tif 000029
【図７Ｃ】
2011258903.tif 000030
【図７Ｄ】
2011258903.tif 000031