(57)【要約】【課題】第１スイッチング素子２２および第１抵抗体２４を介してパワースイッチング素子Ｓｗのゲートと電源２０とを接続して且つ、第２スイッチング素子２８および第２抵抗体２６を介してゲートとエミッタとを接続する駆動装置において、ゲート電圧の設定ができないこと。【解決手段】操作信号ｇがパワースイッチング素子Ｓｗをオン操作する指令に切り替わることで、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態を実現する。これにより、ゲート印加電圧は、第１抵抗体２４および第２抵抗体２６によって電源２０が分圧された電圧Ｖｃとなる。その後、ミラー期間が終了することで、第２スイッチング素子２８をオフ状態に切り替え、ゲート印加電圧を電源２０の電圧Ｖｃにする。【選択図】      図２
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【特許請求の範囲】
【請求項１】
電圧制御形のスイッチング素子の導通制御端子を高電圧印加手段に接続して且つ受動素子および第１開閉手段を備える第１経路と、前記導通制御端子を低電圧印加手段に接続して且つ受動素子および第２開閉手段を備える第２経路とを備え、前記第１開閉手段および前記第２開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、
前記スイッチング素子のスイッチング状態の切り替えに際し、前記第１開閉手段および前記第２開閉手段の双方の閉状態からいずれか一方が閉且つ他方が開となる状態へと切り替える切替手段を備え、
前記いずれか一方は、前記高電圧印加手段および前記低電圧印加手段のうちの前記スイッチング状態の切り替えによって実現されるスイッチング状態とするための電圧を前記導通制御端子に印加する方と前記導通制御端子とを接続するための手段であることを特徴とするスイッチング素子の駆動装置。
【請求項２】
前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が、前記スイッチング素子のミラー電圧よりも前記高電圧印加手段の印加電圧および前記低電圧印加手段の印加電圧のうちの前記スイッチング状態の切り替えによって実現されるスイッチング状態とするための電圧側にあることを特徴とする請求項１記載のスイッチング素子の駆動装置。
【請求項３】
前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記切り替えを行うものであり、
前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が前記スイッチング素子のミラー電圧よりも前記オン状態時の電圧側にあることを特徴とする請求項１または２記載のスイッチング素子の駆動装置。
【請求項４】
前記切替手段は、前記スイッチング素子のミラー期間以降に前記切り替えを行うことを特徴とする請求項３記載のスイッチング素子の駆動装置。
【請求項５】
前記切替手段は、前記スイッチング素子の操作信号がスイッチング状態の切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする請求項１〜４のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項６】
前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする請求項５記載のスイッチング素子の駆動装置。
【請求項７】
前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記第１開閉手段および前記第２開閉手段の双方の閉状態から前記第１開閉手段が閉且つ前記第２開閉手段が開となる状態への切り替えを行うものであり、
前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、
前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、
前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする請求項６記載のスイッチング素子の駆動装置。
【請求項８】
前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記切替手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする請求項７記載のスイッチング素子の駆動装置。
【請求項９】
前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項５〜８のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１０】
前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項５〜８のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１１】
前記切替手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする請求項１〜４のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１２】
前記切替手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする請求項５〜１０のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１３】
前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする請求項１１または１２記載のスイッチング素子の駆動装置。
【請求項１４】
前記スイッチング素子の温度を検出する温度検出手段を備え、
前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする請求項１３記載のスイッチング素子の駆動装置。
【請求項１５】
前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする請求項１１または１２記載のスイッチング素子の駆動装置。
【請求項１６】
前記第１経路が備える受動素子は、抵抗体を含むことを特徴とする請求項１〜１５のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１７】
前記第２経路が備える受動素子は、抵抗体を含むことを特徴とする請求項１〜１６のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１８】
前記第１経路が備える受動素子は、抵抗体からなり、
前記第２経路が備える受動素子は、抵抗体からなることを特徴とする請求項１７記載のスイッチング素子の駆動装置。
【請求項１９】
前記第１経路が備える受動素子は、抵抗体からなり、
前記第２経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなることを特徴とする請求項１７記載のスイッチング素子の駆動装置。
【請求項２０】
前記第１経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなり、
前記第２経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなることを特徴とする請求項１〜１５のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項２１】
前記スイッチング素子は、前記高電圧印加手段と前記導通制御端子との接続によってオン状態とされるものであり、
前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記切り替えを行うものであり、
前記第１経路のコンデンサと前記第２経路のコンデンサとの直列接続体によって前記高電圧印加手段と前記低電圧印加手段との間の電圧を分圧した値が前記スイッチング素子のミラー電圧よりも低く、且つ前記第１経路の抵抗体と前記第２経路の抵抗体とによって前記高電圧印加手段と前記低電圧印加手段との間の電圧を分圧した値が前記スイッチング素子のミラー電圧よりも高いことを特徴とする請求項２０記載のスイッチング素子の駆動装置。
【請求項２２】
前記切替手段は、前記スイッチング状態をオン状態からオフ状態に切り替える際に前記切り替えを行うものであり、
前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が前記スイッチング素子のミラー電圧よりも前記オフ状態とする電圧側であることを特徴とする請求項１記載のスイッチング素子の駆動装置。
【請求項２３】
前記切替手段は、前記スイッチング素子のミラー期間以降に前記切り替えを行うことを特徴とする請求項２２記載のスイッチング素子の駆動装置。
【請求項２４】
前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする請求項１〜２３のいずれか１項に記載のスイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のスイッチング素子の導通制御端子を高電圧印加手段に接続して且つ受動素子および第１開閉手段を備える第１経路と、前記導通制御端子を低電圧印加手段に接続して且つ受動素子および第２開閉手段を備える第２経路とを備え、前記第１開閉手段および前記第２開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
この種の駆動装置としては、例えば下記特許文献１に見られるように、インバータを構成するＩＧＢＴをオンさせるべくゲートに印加するための電圧を生成する一対の電源を備えるものも提案されている。これにより、ＩＧＢＴのオン操作に際しては、まず一対の電源のうち低電圧のものを用いてゲートに電圧を印加し、ＩＧＢＴをオンさせる。次に、一対の電源のうち高電圧のものを用いてゲートの印加電圧を上昇させる。これにより、上下アームの短絡が生じる場合に、ＩＧＢＴのオン操作に伴って過電流が流れることを好適に回避することができる。また、過電流が流れるおそれがない場合には、ゲート電圧の上昇によって導通損失を迅速に低減させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７１９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ただし、上記装置の場合、一対の電源のうち電圧の高い方を用いてゲートに電圧を印加する際に電圧の高い方から低い方に電流が流れるという問題がある。これに対し、上記装置では、ダイオードを備えることで上記電流の流れを回避するようにしているが、この場合、ダイオードの電圧降下量の変動によって、ゲート電圧が安定しないという問題がある。さらに、上記装置の場合、一対の電源を備える必要があり、回路規模の増大やコストアップを招くおそれもある。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のスイッチング素子の導通制御端子を高電圧印加手段に接続して且つ受動素子および第１開閉手段を備える第１経路と、前記導通制御端子を低電圧印加手段に接続して且つ受動素子および第２開閉手段を備える第２経路とを備え、前記第１開閉手段および前記第２開閉手段を操作することで前記スイッチング素子を駆動するに際し、導通制御端子への印加電圧をより適切に可変設定することのできるスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【０００７】
請求項１記載の発明は、電圧制御形のスイッチング素子の導通制御端子を高電圧印加手段に接続して且つ受動素子および第１開閉手段を備える第１経路と、前記導通制御端子を低電圧印加手段に接続して且つ受動素子および第２開閉手段を備える第２経路とを備え、前記第１開閉手段および前記第２開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、前記スイッチング素子のスイッチング状態の切り替えに際し、前記第１開閉手段および前記第２開閉手段の双方の閉状態からいずれか一方が閉且つ他方が開となる状態へと切り替える切替手段を備え、前記いずれか一方は、前記高電圧印加手段および前記低電圧印加手段のうちの前記スイッチング状態の切り替えによって実現されるスイッチング状態とするための電圧を前記導通制御端子に印加する方と前記導通制御端子とを接続するための手段であることを特徴とする。
【０００８】
上記発明では、第１開閉手段および第２開閉手段の双方の閉状態といずれか一方が閉且つ他方が開となる状態とで、導通制御端子に対する印加電圧を相違させることができる。このため、切替手段による処理によって、導通制御端子への印加電圧をより適切に可変設定することができる。
【０００９】
請求項２記載の発明は、請求項１記載の発明において、前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が、前記スイッチング素子のミラー電圧よりも前記高電圧印加手段の印加電圧および前記低電圧印加手段の印加電圧のうちの前記スイッチング状態の切り替えによって実現されるスイッチング状態とするための電圧側にあることを特徴とする。
【００１０】
上記発明では、スイッチング状態の切り替えに際し、ミラー期間に移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記切り替えを行うものであり、前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が前記スイッチング素子のミラー電圧よりも前記オン状態時の電圧側にあることを特徴とする。
【００１２】
上記発明では、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【００１３】
請求項４記載の発明は、請求項３記載の発明において、前記切替手段は、前記スイッチング素子のミラー期間以降に前記切り替えを行うことを特徴とする。
【００１４】
請求項５記載の発明は、請求項１〜４のいずれか１項に記載の発明において、前記切替手段は、前記スイッチング素子の操作信号がスイッチング状態の切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする。
【００１５】
上記発明では、切り替え処理を行うべく遅延信号を参照することで、切り替え処理を適切なタイミングにて行うことができる。
【００１６】
請求項６記載の発明は、請求項５記載の発明において、前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする。
【００１７】
上記発明では、遅延信号を適切に生成することができる。
【００１８】
請求項７記載の発明は、請求項６記載の発明において、前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記第１開閉手段および前記第２開閉手段の双方の閉状態から前記第１開閉手段が閉且つ前記第２開閉手段が開となる状態への切り替えを行うものであり、前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする。
【００１９】
スイッチング素子の出力端子が低電位の部材と異常な低インピーダンスで接続される場合等にあっては、スイッチング素子をオンした瞬間に過電流が流れる。ただし、この過電流が流れたことが過電流判断手段によって判断されるまでには、ある程度の処理時間（過電流判断手段による過電流の判断に要する時間）が必要となる。そして、この判断以前において第１開閉手段が閉状態であって且つ第２開閉手段が開状態となる状態に切り替えてしまうと、スイッチング素子を流れる電流が更に増大し、スイッチング素子の信頼性を低下させるおそれがある。上記発明では、この点に鑑み、遅延信号の遅延時間を上記設定とする。
【００２０】
請求項８記載の発明は、請求項７記載の発明において、前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記切替手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする。
【００２１】
上記発明では、過電流が流れる場合に切り替えを禁止することで、スイッチング素子を流れる電流が更に増加することを回避することができる。
【００２２】
請求項９記載の発明は、請求項５〜８のいずれか１項に記載の発明において、前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【００２３】
上記発明によれば、スイッチング素子の損失を低減することができる。
【００２４】
請求項１０記載の発明は、請求項５〜８のいずれか１項に記載の発明において、前記遅延信号は、前記スイッチング素子をオン状態に切り替えるに際しての前記遅延したタイミングを指示するものであり、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【００２５】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了とともに切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【００２６】
請求項１１記載の発明は、請求項１〜４のいずれか１項に記載の発明において、前記切替手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする。
【００２７】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることで切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することが可能となる。
【００２８】
請求項１２記載の発明は、請求項５〜１０のいずれか１項に記載の発明において、前記切替手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする。
【００２９】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることに基づき切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【００３０】
請求項１３記載の発明は、請求項１１または１２記載の発明において、前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする。
【００３１】
請求項１４記載の発明は、請求項１３記載の発明において、前記スイッチング素子の温度を検出する温度検出手段を備え、前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする。
【００３２】
ミラー期間における導通制御端子の電圧は、温度依存性を有する。上記発明では、この点に鑑み、終了判定電圧を、現在の温度においてミラー期間の電圧として想定される値に応じて設定することが可能となる。
【００３３】
請求項１５記載の発明は、請求項１１または１２記載の発明において、前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする。
【００３４】
ミラー期間においては、導通制御端子の電圧の変化速度が大きく低下する。このため、ミラー期間の終了時には、導通制御端子の電圧の変化速度が大きく増大することとなる。上記発明では、この点に着目し、ミラー期間の終了を検出する。
【００３５】
請求項１６記載の発明は、請求項１〜１５のいずれか１項に記載の発明において、前記第１経路が備える受動素子は、抵抗体を含むことを特徴とする。
【００３６】
請求項１７記載の発明は、請求項１〜１６のいずれか１項に記載の発明において、前記第２経路が備える受動素子は、抵抗体を含むことを特徴とする。
【００３７】
請求項１８記載の発明は、請求項１７記載の発明において、前記第１経路が備える受動素子は、抵抗体からなり、前記第２経路が備える受動素子は、抵抗体からなることを特徴とする。
【００３８】
上記発明では、第１経路および第２経路を簡素な構成とすることができる。
【００３９】
請求項１９記載の発明は、請求項１７記載の発明において、前記第１経路が備える受動素子は、抵抗体からなり、前記第２経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなることを特徴とする。
【００４０】
上記発明において、前記高電圧印加手段と前記導通制御端子との接続によってオン状態とされて且つスイッチング状態をオフ状態からオン状態へと切り替えるに際して切替手段を用いる場合、第１開閉手段および第２開閉手段の双方が閉状態である際の導通制御端子の電圧の変化速度はコンデンサによって制限される。このため、第１経路が備える抵抗体の抵抗値を極力小さくすることができ、ひいては第１開閉手段が閉状態であって且つ第２開閉手段が開状態とされる状態に切り替えられた際の導通制御端子の電圧の上昇速度を極力大きくすることができる。
【００４１】
請求項２０記載の発明は、請求項１〜１５のいずれか１項に記載の発明において、前記第１経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなり、前記第２経路が備える受動素子は、抵抗体とコンデンサとの並列接続体からなることを特徴とする。
【００４２】
請求項２１記載の発明は、請求項２０記載の発明において、前記スイッチング素子は、前記高電圧印加手段と前記導通制御端子との接続によってオン状態とされるものであり、前記切替手段は、前記スイッチング状態をオフ状態からオン状態に切り替える際に前記切り替えを行うものであり、前記第１経路のコンデンサと前記第２経路のコンデンサとの直列接続体によって前記高電圧印加手段と前記低電圧印加手段との間の電圧を分圧した値が前記スイッチング素子のミラー電圧よりも低く、且つ前記第１経路の抵抗体と前記第２経路の抵抗体とによって前記高電圧印加手段と前記低電圧印加手段との間の電圧を分圧した値が前記スイッチング素子のミラー電圧よりも高いことを特徴とする。
【００４３】
上記発明では、ミラー電圧となるまでに要する時間を低減することができる。
【００４４】
請求項２２記載の発明は、請求項１記載の発明において、前記切替手段は、前記スイッチング状態をオン状態からオフ状態に切り替える際に前記切り替えを行うものであり、前記第１開閉手段および前記第２開閉手段の双方が閉状態とされる際の前記導通制御端子の電圧の収束値が前記スイッチング素子のミラー電圧よりも前記オフ状態とする電圧側であることを特徴とする。
【００４５】
上記発明では、スイッチング状態をオフ状態に切り替えるに際し、ミラー期間を移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【００４６】
請求項２３記載の発明は、請求項２２記載の発明において、前記切替手段は、前記スイッチング素子のミラー期間以降に前記切り替えを行うことを特徴とする。
【００４７】
請求項２４記載の発明は、請求項１〜２３のいずれか１項に記載の発明において、前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする。
【００４８】
上記発明では、高電位側のスイッチング素子および低電位側のスイッチング素子の双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがある。ただし、この場合であっても、第１開閉手段および第２開閉手段の双方がオン状態となる状態であれば、電流量を制限することができる。このため、上記発明は、切替手段の利用価値が特に大きい。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるドライブユニットの回路構成を示す回路図。
【図３】同実施形態にかかる遅延回路の回路構成例を示す回路図。
【図４】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図５】第２の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図６】第３の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図７】第４の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図８】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図９】第５の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１０】第６の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１１】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１２】第７の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１３】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１４】第８の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１５】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１６】第９の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１７】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１８】第１０の同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【発明を実施するための形態】
【００５０】
（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動装置をハイブリッド車に適用した第１の実施形態について、図面を参照しつつ説明する。
【００５１】
図１に、本実施形態のシステム構成を示す。図示されるように、車載主機としてのモータジェネレータ１０は、インバータＩＶおよびコンバータＣＶを介して高電圧バッテリ１２に接続されている。インバータＩＶは、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体が３つ並列接続されて構成されている。そして、これら各パワースイッチング素子Ｓｗｐおよびパワースイッチング素子Ｓｗｎの接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。また、コンバータＣＶは、コンデンサＣと、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体と、パワースイッチング素子Ｓｗｐおよびパワースイッチング素子Ｓｗｎの接続点と高電圧バッテリ１２とを接続するリアクトルＬとを備えている。
【００５２】
上記高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎのそれぞれの入出力端子間（コレクタおよびエミッタ間）には、高電位側のフリーホイールダイオードＦＤｐおよび低電位側のフリーホイールダイオードＦＤｎのカソードおよびアノードが接続されている。特に、本実施形態では、高電位側のパワースイッチング素子Ｓｗｐおよび高電位側のフリーホイールダイオードＦＤｐは互いに同一の半導体基板に隣接して形成されており、低電位側のパワースイッチング素子Ｓｗｎおよび低電位側のフリーホイールダイオードＦＤｎは互いに同一の半導体基板に隣接して形成されている。こうした半導体デバイスとしては、例えば「モータ制御用ＲＣ−ＩＧＢＴ  高橋秀樹、他２名  ７（３１５）  三菱電機技報、ＶＯｌ８１、ＮＯ．５，２００７」に記載されているものがある。
【００５３】
上記インバータＩＶを構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎの導通制御端子（ゲート）には、いずれもドライブユニットＤＵが接続されている。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、ドライブユニットＤＵを介して、低電圧バッテリ１４を電源とする制御装置１６によって駆動される。制御装置１６は、図示しない各種センサの検出値等に基づき、インバータＩＶのＵ相、Ｖ相、およびＷ相のそれぞれについてのパワースイッチング素子Ｓｗｐを操作する操作信号ｇｕｐ，ｇｖｐ，ｇｗｐと、パワースイッチング素子Ｓｗｎを操作する操作信号ｇｕｎ，ｇｖｎ，ｇｗｎとを生成し出力する。また、コンバータＣＶのパワースイッチング素子Ｓｗｐ、Ｓｗｎを操作する操作信号ｇｃｐ，ｇｃｎを生成し出力する。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、ドライブユニットＤＵを介して制御装置１６により操作される。
【００５４】
なお、インバータＩＶやコンバータＣＶを備える高電圧システムと、制御装置１６を備える低電圧システムとは、図示しないフォトカプラ等の絶縁手段によって絶縁されており、上記操作信号は、絶縁手段を介して高電圧システムに出力される。
【００５５】
上記パワースイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にて構成されている。また、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、その入力端子および出力端子間に流れる電流と相関を有する微少電流を出力するセンス端子Ｓｔを備えている。
【００５６】
図２に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、以下では、パワースイッチング素子Ｓｗｐ、Ｓｗｎを総括する場合、パワースイッチング素子Ｓｗと記載し、フリーホイールダイオードＦＤｐ，ＦＤｎを総括する場合、フリーホイールダイオードＦＤと記載する。また、上記操作信号ｇｕｐ，ｇｖｐ，ｇｗｐ，ｇｃｐ，ｇｕｎ，ｇｖｎ，ｇｗｎ，ｇｃｎを総括する場合、操作信号ｇと記載する。
【００５７】
図示されるように、ドライブユニットＤＵは、パワースイッチング素子Ｓｗをオンさせるべく出力端子（エミッタ）よりも所定の電圧Ｖｃだけ高い高電圧を印加するための電源２０を備えている。なお、図では、電源２０をバッテリの記号にて示してあるが、実際には、この電源２０は、フローティング電源を構成するコンデンサ等であってもよい。電源２０の高電圧は、第１スイッチング素子２２および線形素子としての第１抵抗体２４を備える高電圧経路Ｌｈおよび共通経路Ｌｇを介してパワースイッチング素子Ｓｗの導通制御端子（ゲート）に印加される。また、ゲートの電荷は、共通経路Ｌｇと、線形素子としての第２抵抗体２６および第２スイッチング素子２８を備える低電圧経路Ｌｌを介して放電される。ここで、ゲートは、共通経路Ｌｇおよび低電圧経路Ｌｌを介してパワースイッチング素子Ｓｗのエミッタに接続されている。
【００５８】
一方、制御部３０は、操作信号ｇを入力とし、これに基づき第１スイッチング素子２２および第２スイッチング素子２８を操作することで、パワースイッチング素子Ｓｗを駆動する。詳しくは、本実施形態では、操作信号ｇがオン操作指令となることで、まず第１スイッチング素子２２および第２スイッチング素子２８の双方をオン操作することで、パワースイッチング素子Ｓｗを充電した後、所定の遅延時間が経過することで、第２スイッチング素子２８をオフする。これにより、スイッチング状態のオフ状態からオン状態への切り替え途中においてゲート印加電圧を上昇させることができる。この所定の遅延時間は、遅延回路４０によって設定される。遅延回路４０は、操作信号ｇを入力とし、操作信号ｇによってオン操作への切り替え指示がなされるタイミングに対して所定の遅延時間遅延したタイミングを指示する遅延信号ＤＬを生成する回路である。この回路としては、例えば図３に示すものとすればよい。
【００５９】
図３（ａ）は、抵抗体４０ｂおよびコンデンサ４０ａによって構成される遅延回路であり、入力信号としての操作信号ｇが論理「Ｈ」となることでコンデンサ４０ａの電圧が漸増し、論理「Ｈ」に対応する電圧値へと所定の遅延時間が経過することで移行する。また、図３（ｂ）は、図３（ａ）の構成において、出力側から入力側へと進む方向を順方向とするダイオード４０ｃが抵抗体４０ｂに並列接続されるものである。この構成によれば、操作信号ｇが論理「Ｈ」に変化してから遅延回路４０の出力信号が論理「Ｈ」に変化するまでには遅延が生じるものの、操作信号ｇが論理「Ｌ」に変化してから遅延回路４０の出力信号が論理「Ｌ」に変化するまでには殆ど遅延が生じない。また、図３（ｃ）は、抵抗体４０ｂおよびコンデンサ４０ａの直列接続体の両端に電源４０ｆの電圧を印加し、上記コンデンサ４０ａを迂回するようにスイッチング素子４０ｄを設けて且つ、そのゲートにインバータ４０ｅによる操作信号ｇの論理反転信号を印加するものである。この構成によっても、操作信号ｇが論理「Ｈ」に変化してから遅延回路４０の出力信号が論理「Ｈ」に変化するまでには遅延が生じるものの、操作信号ｇが論理「Ｌ」に変化してから遅延回路４０の出力信号が論理「Ｌ」に変化するまでには殆ど遅延が生じない。
【００６０】
上記遅延回路４０の遅延時間は、スイッチング状態のオフ状態からオン状態への移行期間のうちゲート電圧の上昇速度が一旦大きく低下する期間（ミラー期間）が終了するまでに要する時間より長く設定される。ただし、本実施形態では、遅延時間の経過後であっても、パワースイッチング素子Ｓｗに過電流が流れる場合には、第２スイッチング素子２８をオフ操作しない。これを実現する構成は以下である。
【００６１】
パワースイッチング素子Ｓｗのセンス端子Ｓｔとエミッタとの間には、抵抗体３２，３４の直列接続体が接続されており、その接続点には、コンパレータ３６の非反転入力端子が接続されている。また、コンパレータ３６の反転入力端子には、基準電源３８の基準電圧Ｖｒｅｆが印加されている。ここで、基準電圧Ｖｒｅｆは、パワースイッチング素子Ｓｗに流れる電流が過度に大きいと判断される下限値（閾値電流）に応じて設定されるものである。これにより、コンパレータ３６では、センス端子Ｓｔの出力電流による抵抗体３２，３４の電圧降下を利用して、パワースイッチング素子Ｓｗを流れる電流が閾値電流であるか否かを判断することができる。
【００６２】
コンパレータ３６の出力信号は、インバータ４４によって論理反転された後、ＡＮＤ回路４２に取り込まれる。ＡＮＤ回路４２は、遅延回路４０の出力する遅延信号ＤＬと、インバータ４４の出力する信号との論理積信号を生成し、制御部３０に出力する。そして制御部３０では、ＡＮＤ回路４２の出力信号が論理「Ｈ」となることで第２スイッチング素子２８をオフ操作する。これにより、制御部３０では、操作信号ｇがオン操作を指令するタイミングから所定の遅延時間経過することと、パワースイッチング素子Ｓｗに閾値電流以上の電流が流れていないこととの論理積が真である場合に第２スイッチング素子２８をオフ操作する。
【００６３】
図４に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理について、正常時の場合（ケース１）と過電流が検出される場合（ケース２）とを比較しつつ示す。詳しくは、図４（ａ）に、ゲート電圧Ｖｇｅの推移を示し、図４（ｂ）に、第１スイッチング素子２２の操作状態の推移を示し、図４（ｃ）に、第２スイッチング素子２８の操作状態の推移を示し、図４（ｄ）に、コンパレータ３６の出力信号の推移を示し、図４（ｅ）に、遅延信号ＤＬの推移を示す。
【００６４】
図示されるように、操作信号ｇがオン操作指令に切り替わることで、第１スイッチング素子２２および第２スイッチング素子２８をオン操作する。これにより、ゲートの電圧は、第１抵抗体２４および第２抵抗体２６による電圧Ｖｃの分圧値「Ｒ２・Ｖｃ／（Ｒ１＋Ｒ２）」に収束する。この分圧値は、パワースイッチング素子Ｓｗがオン状態に切り替わる閾値電圧Ｖｔｈ以上に設定される。このため、ケース１の場合には、ゲート電圧が閾値電圧Ｖｔｈに達することでミラー期間に移行し、ゲートの電圧の上昇速度がミラー期間以前と比較して一旦無視できるほど小さくなり、その後、ミラー期間の経過後において分圧値に収束する。その後、遅延時間Ｔｄの経過に伴って、第２スイッチング素子２８がオフ操作されることで、ゲート電圧Ｖｇｅは、電圧Ｖｃまで上昇する。
【００６５】
一方、ケース２の場合には、ゲート電圧Ｖｇｅは、上記分圧値まで一気に上昇する。そして場合、コンパレータ３６の出力信号が論理「Ｈ」となり、過電流の検出がなされるため、遅延時間Ｔｄが経過しても第２スイッチング素子２８をオフ操作しない。なお、上記遅延時間Ｔｄは、コンパレータ３６を備えて構成される過電流判断手段による過電流の判断に要する時間Ｔｉよりも長く設定される。また、過電流の判断のための閾値電流は、ゲート電圧が上記分圧値となる際にパワースイッチング素子Ｓｗを流れることのできる最大電流以下に設定される。
【００６６】
これにより、過電流が流れる場合には、ゲート電圧を上記分圧値に制限することで、パワースイッチング素子Ｓｗに流れる電流を制限することができる。ちなみに、ゲート電圧が電圧Ｖｃとなる場合にパワースイッチング素子Ｓｗに流すことのできる最大電流は、パワースイッチング素子Ｓｗの信頼性を維持できない大電流であり、特に上記閾値電流よりも十分に大きい。それにもかかわらずゲート印加電圧を電圧Ｖｃまで上昇させるのは、パワースイッチング素子Ｓｗをオン状態とする際の導通損失がゲート電圧Ｖｇｅが大きいほど小さくなるためである。ただし、ゲート印加電圧を電圧Ｖｃに一気に上昇させる場合には、過電流が流れる異常な状況下において、パワースイッチング素子Ｓｗに流れる電流が過度に大きくなる（ゲート電圧が電圧Ｖｃとなる場合にパワースイッチング素子Ｓｗに流すことのできる最大電流となる）期間が存在する。これは、過電流判断手段の動作速度に限界があるためである。このため、パワースイッチング素子Ｓｗとして、過電流判断手段によって過電流が流れると判断され、フェールセーフ処理がなされるまでの期間、少なくとも上記大電流に耐えうるものを選択する必要が生じ、ひいてはパワースイッチング素子Ｓｗの大型化を招く。
【００６７】
特に、パワースイッチング素子ＳｗおよびフリーホイールダイオードＦＤが互いに同一の半導体基板に隣接して形成されるものにあっては、パワースイッチング素子Ｓｗの導通損失が大きくなりやすいため、エミッタおよびコレクタ間の厚さを低減することが望まれるが、この場合、熱に対する耐性が低下するため、パワースイッチング素子Ｓｗに流せる許容電流が低減する。このため、上記フェールセーフ処理がなされるまでの時間大電流に耐えうるものを選択する場合、パワースイッチング素子Ｓｗの表面積を大きくする要求が特に大きくなる。
【００６８】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００６９】
（１）パワースイッチング素子Ｓｗのオン状態への切り替えに際し、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えた。これにより、ゲート印加電圧を段階的に変化させることができる。特に、第１スイッチング素子２２および第２スイッチング素子２８の双方が閉状態となる期間におけるゲート電圧Ｖｇｅを、第１抵抗体２４および第２抵抗体２６の抵抗値の精度によって高精度に制御することができる。
【００７０】
（２）第１スイッチング素子２２および第２スイッチング素子２８の双方をオン状態とする場合のゲート電圧Ｖｇｅの収束値を、パワースイッチング素子Ｓｗがオン状態となる電圧Ｖｔｈ（ミラー電圧）よりも高く設定した。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【００７１】
（３）パワースイッチング素子Ｓｗのミラー期間以降に、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えた。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【００７２】
（４）パワースイッチング素子Ｓｗの操作信号ｇがオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号ＤＬを生成する遅延回路４０を備え、遅延信号ＤＬに基づき第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えた。これにより、切り替え処理を適切なタイミングにて行うことができる。
【００７３】
（５）遅延回路４０を、操作信号ｇを入力として遅延信号ＤＬを生成する回路とした。これにより、遅延信号ＤＬを適切に生成することができる。
【００７４】
（６）遅延信号ＤＬによる遅延時間Ｔｄを、過電流判断手段（コンパレータ３６等）による過電流の判断に要する時間以上に設定した。これにより、過電流の有無の判断を待って、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えることができる。
【００７５】
（７）過電流が検出される場合、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態への切り替えを禁止した。これにより、パワースイッチング素子Ｓｗを流れる電流が更に増加することを回避することができる。
【００７６】
（８）高電圧経路Ｌｈが備える受動素子が抵抗体（第１抵抗体２４）からなり、低電圧経路Ｌｌが備える受動素子が抵抗体（第２抵抗体２６）からなるようにした。これにより、高電圧経路Ｌｈや低電圧経路Ｌｌを簡素な構成とすることができる。
【００７７】
（９）ドライブユニットＤＵの駆動対象を、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体を備える電力変換回路（インバータＩＶ）における上記直列接続体を構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎとした。この場合、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがあるため、上記切り替え処理の利用価値が特に大きい。
【００７８】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７９】
本実施形態では、パワースイッチング素子Ｓｗのミラー期間の途中で、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替える。これにより、パワースイッチング素子Ｓｗに電流が流れることによる損失の低減を図る。すなわち、ミラー期間の終了後、第１抵抗体２４および第２抵抗体２６による電圧Ｖｃの分圧値によって定まる電圧「Ｒ２・Ｖｃ／（Ｒ１＋Ｒ２）」にゲート電圧Ｖｇｅが収束すると、ミラー期間の終了後においてゲート印加電圧を電圧Ｖｃとした場合と比較して損失が大きくなる。このため、ミラー期間の途中で上記切り替えを行なうことで、ミラー期間の終了後、ゲート電圧Ｖｇｅは、電圧Ｖｃに向けて速やかに上昇することとなり、損失を低減することができる。
【００８０】
図５に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理（特に、正常時）を示す。なお、図５（ａ）〜図５（ｄ）は、先の図４（ａ）〜図４（ｄ）に対応している。図に示すミラー期間においてはゲート電圧Ｖｇｅの上昇速度は、ミラー期間前やミラー期間後と比較して無視しうるほど小さいが、実際には、図中下方に拡大して示すように、ゲート電圧Ｖｇｅは上昇している。そして、その上昇速度は、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えることで大きくなる。
【００８１】
なお、上記切り替えタイミングの設定は、遅延回路４０の回路時定数の調節等によって行なうことができる。
【００８２】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【００８３】
（１０）遅延信号ＤＬによる遅延時間Ｔｄを、パワースイッチング素子Ｓｗのオン状態への切替指令タイミングからミラー期間のうちのミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定した。これにより、パワースイッチング素子Ｓｗの損失を低減することができる。
【００８４】
（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８５】
本実施形態では、パワースイッチング素子Ｓｗのミラー期間の終了タイミングにおいて、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替える。これにより、サージの増大を抑制しつつも、パワースイッチング素子Ｓｗに電流が流れることによる損失の低減を図る。図６に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理（特に、正常時）を示す。なお、図６（ａ）〜図６（ｄ）は、先の図４（ａ）〜図４（ｄ）に対応している。
【００８６】
すなわち、上記第２の実施形態では、先の図５に示したように、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替えることで、ゲート電圧Ｖｇｅの上昇速度が大きくなる。これにより、パワースイッチング素子Ｓｗを流れる電流の変化速度が増大し、ひいてはサージが大きくなるおそれがある。これに対し、上記切り替えをミラー期間の終了時とすることで、サージの抑制を図りつつもパワースイッチング素子Ｓｗの損失を極力低減する。
【００８７】
なお、上記切り替えタイミングの設定は、遅延回路４０の回路時定数の調節等によって行なうことができる。
【００８８】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【００８９】
（１１）遅延信号ＤＬの遅延時間Ｔｄを、パワースイッチング素子Ｓｗのオン操作指令タイミングからミラー期間の終了タイミングとなるまでに要すると想定される時間に設定した。これにより、サージを抑制しつつも損失を極力低減することができる。
【００９０】
（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９１】
図７に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図７において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００９２】
本実施形態では、ゲート電圧Ｖｇｅを入力としてミラー期間の終了を判断し、これに基づき第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態への切り替えを行なう。すなわち、本実施形態では、コンパレータ５０を備え、その非反転入力端子にゲート電圧Ｖｇｅを印加し、反転入力端子に、電源５２により、パワースイッチング素子Ｓｗがオンする際の電圧Ｖｔｈよりもわずかに高い終了検出電圧Ｖｍを印加する。そして、ＡＮＤ回路４２は、遅延信号ＤＬとインバータ４４の出力信号と、コンパレータ５０の出力信号の論理積信号を生成して制御部３０に出力する。これにより、制御部３０では、操作信号ｇがオン指令に切り替わるタイミングから遅延時間Ｔｄが経過することと、過電流が検出されていないことと、ゲート電圧Ｖｇｅが上記終了検出電圧Ｖｍ以上となることとの論理積が真となることで、上記切り替えを行なう。ここで、遅延時間Ｔｄは、操作信号ｇがオン操作指令に切り替わるタイミングからパワースイッチング素子Ｓｗに過電流が流れた場合にその旨がコンパレータ３６等を備えて構成される過電流判断手段によって検出されるまでに要する時間Ｔｄ以上であって且つ、ミラー期間の終了までに要する時間よりも短い時間に設定される。
【００９３】
図８に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理について、正常時の場合（ケース１）と過電流が検出される場合（ケース２）とを比較しつつ示す。なお、図８（ａ）〜図８（ｄ）は、先の図４（ａ）〜図４（ｄ）に対応しており、また図８（ｅ）は、遅延信号ＤＬの推移を示す。
【００９４】
図示されるように、正常時においては、ミラー期間が終了し、ゲート電圧Ｖｇｅが終了検出電圧Ｖｍ以上となることで、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態への切り替えがなされる。これに対し、過電流が流れる場合には、上記切り替えはなされず、パワースイッチング素子Ｓｗを流れる電流は、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態におけるゲート電圧Ｖｇｅの収束値によって流すことのできる電流に制限される。
【００９５】
なお、遅延時間Ｔｄは、操作信号ｇがオン操作指令に切り替わるタイミングからパワースイッチング素子Ｓｗに過電流が流れた場合にその旨がコンパレータ３６等を備えて構成される過電流判断手段によって検出されるまでに要する時間Ｔｉ以上であって且つ、ミラー期間の終了までに要する時間よりも短い時間に設定される。
【００９６】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【００９７】
（１２）パワースイッチング素子Ｓｗのミラー期間の終了を検出し、ミラー期間の終了が検出されることで上記切り替えを行った。これにより、サージを抑制しつつも損失を極力低減することができる。
【００９８】
（１３）遅延信号ＤＬによって規定された遅延時間Ｔｄが経過して且つミラー期間の終了が検出されることで上記切り替えを行った。これにより、パワースイッチング素子Ｓｗがオン状態に切り替わることで過電流が流れる状況下、過電流が流れたと判断される以前にゲート電圧Ｖｇｅが上記終了検出電圧Ｖｍ以上となったとしても、上記切替がなされることを回避することができる。
【００９９】
（第５の実施形態）
以下、第５の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１００】
本実施形態では、ミラー期間の終了を判断するための終了検出電圧Ｖｍをパワースイッチング素子Ｓｗの温度に応じて可変設定する。これは、パワースイッチング素子Ｓｗがオン状態に切り替わる電圧Ｖｔｈが温度に応じて変動することに鑑みた設定である。
【０１０１】
図９に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図９において、先の図７に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、電源５２ａは、パワースイッチング素子Ｓｗ付近に配置されてその温度を検出する感温ダイオードＳＤによる温度検出信号に基づき終了検出電圧Ｖｍを可変設定する。これにより、終了検出電圧Ｖｍは、パワースイッチング素子Ｓｗの温度検出値によってパワースイッチング素子Ｓｗが実際にオン状態に切り替わると想定される値よりもわずかに大きい値に設定されることとなる。
【０１０２】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【０１０３】
（１４）パワースイッチング素子Ｓｗの温度に応じて終了検出電圧Ｖｍを可変設定した。これにより、現在の温度においてミラー期間のゲート電圧Ｖｇｅとして想定される値に応じて終了検出電圧Ｖｍを設定することができる。
【０１０４】
（第６の実施形態）
以下、第６の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１０５】
本実施形態では、ゲート電圧Ｖｇｅの変化の検出に基づきミラー期間の終了を検出する。
【０１０６】
図１０に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１０において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、ゲート電圧Ｖｇｅを入力として、これを微分する微分回路６４を備える。この微分回路６４は、例えばＲＣ回路等によって構成することができる。そして、微分回路６４の出力（ゲート電圧Ｖｇｅの変化速度）は、コンパレータ６０の非反転入力端子に印加され、またコンパレータ６０の反転入力端子には、電源６２の電圧Ｖｄが印加される。ここで、電圧Ｖｄは、ミラー期間以外の微分回路６４の出力値と、ミラー期間の微分回路６４の出力値とで、コンパレータ６０の出力値を相違させることのできる値に設定する。そして、ＡＮＤ回路４２は、遅延信号ＤＬと、インバータ４４の出力信号と、コンパレータ６０の出力信号との論理積信号を制御部３０に出力する。これにより、制御部３０では、操作信号ｇがオン操作指令に切り替わるタイミングから遅延時間Ｔｄが経過することと、過電流が流れていないことと、ゲート電圧Ｖｇｅの上昇速度が所定以上となることとの論理積が真となることで、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子がオン且つ第２スイッチング素子２８がオフとなる状態へと切り替える処理を行なう。なお、遅延信号ＤＬによって規定される遅延時間Ｔｄは、操作信号ｇがオン操作指令に切り替わるタイミングからミラー期間に移行するタイミングまでに要する時間以上であって且つミラー期間の終了タイミングまでに要する時間以下に設定される。
【０１０７】
図１１に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１１（ａ）〜図１１（ｄ）は、先の図４（ａ）〜図４（ｄ）に対応しており、また図１１（ｅ）は、遅延信号ＤＬの推移を示す。
【０１０８】
図示されるように、操作信号ｇがオン操作指令に切り替わり、第１スイッチング素子２２および第２スイッチング素子２８がオン状態となることで、ゲート電圧Ｖｇｅが上昇していく。これにより、コンパレータ６０は、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものよりも大きい旨の信号を出力するものの、この場合には、遅延信号ＤＬによって指定される遅延時間Ｔｄが経過しないため、上記切り替えはなされない。その後、ミラー期間の途中で遅延信号ＤＬによって指定される遅延時間Ｔｄが経過するものの、この際には、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものである旨の信号をコンパレータ６０が出力するため、上記切り替えはなされない。その後、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものよりも大きい旨の信号をコンパレータ６０が出力することで、上記切替がなされる。
【０１０９】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【０１１０】
（１５）ゲート電圧Ｖｇｅの変化が検出されることに基づきミラー期間の終了を検出した。これにより、ミラー期間の終了を的確に検出することができる。
【０１１１】
（第７の実施形態）
以下、第７の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１２】
図１２に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１０において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、高電圧経路と低電圧経路とを複数備える。すなわち、高電圧経路として、第１スイッチング素子２２ａおよび第１抵抗体２４ａを備える高電圧経路Ｌｈａと、第１スイッチング素子２２ｂおよび第１抵抗体２４ｂを備える高電圧経路Ｌｈｂとを備える。また、低電圧経路として、第２スイッチング素子２８ａおよび第２抵抗体２６ａを備える低電圧経路Ｌｌａと、第２スイッチング素子２８ｂおよび第２抵抗体２６ｂを備える低電圧経路Ｌｌａとを備える。ここで、第１抵抗体２４ａ（抵抗値Ｒ１）および第２抵抗体２６ａ（抵抗値Ｒ２）による電圧Ｖｃの分圧値「Ｖｃ・Ｒ２／（Ｒ１＋Ｒ２）」よりも、第１抵抗体２４ｂ（抵抗値Ｒ３）および第２抵抗体２６ｂ（抵抗値Ｒ４）による電圧Ｖｃの分圧値「Ｖｃ・Ｒ４／（Ｒ３＋Ｒ４）」の方が低く設定されている。詳しくは、パワースイッチング素子Ｓｗがオン状態に切り替わる閾値電圧Ｖｔｈが上記一対の分圧値の間となるように設定されている。そして、第１抵抗体２４ａの抵抗値Ｒ１と第２抵抗体２６ａの抵抗値Ｒ２との和が、第１抵抗体２４ｂの抵抗値Ｒ３と第２抵抗体２６ｂの抵抗値Ｒ４との和よりも大きくなるように設定されている。これは、第１スイッチング素子２２ｂおよび第２スイッチング素子２８ｂの双方がオン状態となる場合の方が第１スイッチング素子２２ａおよび第２スイッチング素子２８ａの双方がオン状態となる場合よりもゲートの充電速度を大きくするための設定である。
【０１１３】
図１３に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。詳しくは、図１３（ａ）に、ゲート電圧Ｖｇｅの推移を示し、図１３（ｂ）に、第１スイッチング素子２２ａの操作状態の推移を示し、図１３（ｃ）に、第２スイッチング素子２８ａの操作状態の推移を示し、図１３（ｄ）に、第１スイッチング素子２２ｂの操作状態の推移を示し、図１３（ｅ）に、第２スイッチング素子２８ｂの操作状態の推移を示す。
【０１１４】
図示されるように、操作信号ｇがオン操作指令に切り替えられると、第１スイッチング素子２２ｂおよび第２スイッチング素子２８ｂの双方がオン状態とされることで、ゲート電圧Ｖｇｅは、迅速に、第１抵抗体２４ｂおよび第２抵抗体２６ｂによる電圧Ｖｃの分圧値まで上昇する。そして、ゲート電圧Ｖｇｅがこの分圧値に収束した後、第１スイッチング素子２２ｂおよび第２スイッチング素子２８ｂの双方のオン状態から第１スイッチング素子２２ａおよび第２スイッチング素子２８ａの双方のオン状態に切り替えられる。これにより、ゲートの充電速度を低下させた状態でミラー期間に移行させる。そして、ミラー期間の終了後、第１スイッチング素子２２ａがオンかつ第２スイッチング素子２８ａがオフとなる状態に切り替える。
【０１１５】
なお、第１スイッチング素子２２ｂおよび第２スイッチング素子２８ｂの双方のオン状態からこれら双方のオフ状態への切り替えは、上記遅延回路４０と同様の構成を有する遅延回路の遅延信号に基づき行なえばよい。また、第１スイッチング素子２２ａおよび第２スイッチング素子２８ａの双方のオン状態への切り替えも、この遅延信号に基づき行なうことができる。さらに、第１スイッチング素子２２ａがオンかつ第２スイッチング素子２８ａがオフとなる状態への切り替えは、上記第１の実施形態の遅延回路４０を用いて行なうことができる。
【０１１６】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【０１１７】
（１６）第１抵抗体２４ａおよび第２抵抗体２６ａによる電圧Ｖｃの分圧値「Ｖｃ・Ｒ２／（Ｒ１＋Ｒ２）」が閾値電圧Ｖｔｈより大きく且つ、第１抵抗体２４ｂおよび第２抵抗体２６ｂによる電圧Ｖｃの分圧値「Ｖｃ・Ｒ４／（Ｒ３＋Ｒ４）」が閾値電圧Ｖｔｈよりも小さくして且つ、「Ｒ１＋Ｒ２＞Ｒ３＋Ｒ４」とした。これにより、上記分圧値「Ｖｃ・Ｒ４／（Ｒ３＋Ｒ４）」までゲート電圧Ｖｇｅを迅速に上昇させることができる。特に、この分圧値が、パワースイッチング素子Ｓｗがオン状態に切り替わる閾値電圧Ｖｔｈよりも低いため、スイッチング状態の切替速度を上昇させつつもサージの増大を好適に回避することができる。
【０１１８】
（第８の実施形態）
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１９】
図１４に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１４において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１２０】
図示されるように、本実施形態では、第２抵抗体２６にコンデンサ７０を並列接続する。これにより、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態時において、ゲート電圧Ｖｇｅの上昇速度をコンデンサ７０の静電容量Ｃ１によって制御することができる。このため、第１抵抗体２４の抵抗値Ｒ１を十分に小さい値に設定することができる。
【０１２１】
図１５に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１５（ａ）〜図１５（ｃ）は、先の図２（ａ）〜図２（ｃ）に対応している。
【０１２２】
図示されるように、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態に切り替えることで、ゲート電圧Ｖｇｅを電圧Ｖｃに急上昇させることができる。そして、この際の上昇速度を、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態となる際のゲート電圧Ｖｇｅの上昇速度と比較して十分に大きくすることができる。このため、ミラー期間等におけるゲート電圧Ｖｇｅの上昇速度を抑制することによりサージを抑制しつつ、ミラー期間終了後におけるゲート電圧Ｖｇｅの上昇速度を大きくすることにより損失を低減することができる。
【０１２３】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（９）の各効果に加えて、更に以下の効果が得られるようになる。
【０１２４】
（１７）第２抵抗体２６にコンデンサ７０を並列接続した。これにより、コンデンサ７０によって第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態となる際のゲート電圧Ｖｇｅの上昇速度を制限しつつも、第１抵抗体２４の抵抗値を極力小さくして第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態におけるゲート電圧Ｖｇｅの上昇速度を十分大きくすることができる。
【０１２５】
（第９の実施形態）
以下、第９の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２６】
図１６に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１６において、先の図１４に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１２７】
図示されるように、本実施形態では、第１抵抗体２４にコンデンサ７２を並列接続する。ここで、コンデンサ７０、７２の静電容量Ｃ１，Ｃ２は、コンデンサ７０，７２による電圧Ｖｃの分圧値「Ｖｃ・Ｃ２／（Ｃ１＋Ｃ２）」がパワースイッチング素子Ｓｗをオン状態とする閾値電圧Ｖｔｈよりも低くなるように設定している。
【０１２８】
図１７に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１７（ａ）〜図１７（ｃ）は、先の図２（ａ）〜図２（ｃ）に対応している。
【０１２９】
図示されるように、操作信号ｇがオン操作指令となり第１スイッチング素子２２および第２スイッチング素子２８の双方がオン状態とされることで、ゲート電圧Ｖｇｅは、コンデンサ７０，７２による上記分圧値まで急速に上昇する。その後、第１抵抗体２４および第２抵抗体２６による分圧値まで上昇するが、その速度は、上記第８の実施形態と同様、コンデンサ７０の静電容量等によって制限される。このため、ミラー期間におけるゲートの充電速度を制限することができる。そして、第１スイッチング素子２２および第２スイッチング素子２８の双方のオン状態から第１スイッチング素子２２がオン且つ第２スイッチング素子２８がオフとなる状態に切り替えることで、ゲート電圧Ｖｇｅを電圧Ｖｃに急上昇させることができる。
【０１３０】
以上説明した本実施形態によれば、先の第８の実施形態の上記各効果に加えて、更に以下の効果が得られるようになる。
【０１３１】
（１８）第１抵抗体２４にコンデンサ７２を並列接続して且つ第２抵抗体２６にコンデンサ７０を並列接続し、これらコンデンサ７０，７２による電圧Ｖｃの分圧値を閾値電圧Ｖｔｈよりも小さく設定した。これにより、操作信号ｇがオン操作指令に切り替わってからミラー期間となるまでの時間を短縮することができる。
【０１３２】
（第１０の実施形態）
以下、第１０の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１３３】
本実施形態では、パワースイッチング素子Ｓｗをオフする際にゲート印加電圧を２段階に変化させるために先の図２に示した第１スイッチング素子２２、第１抵抗体２４、第２抵抗体２６、第２スイッチング素子２８を利用する。ただし、第１抵抗体２４および第２抵抗体２６による電圧Ｖｃの分圧値は、パワースイッチング素子Ｓｗをオフ状態に切り替える閾値電圧Ｖｔｈよりも低く設定する。これは、パワースイッチング素子Ｓｗがオフするまでの期間においてパワースイッチング素子Ｓｗを流れる電流の変化速度が過度に大きくならないようにするための設定である。
【０１３４】
図１８に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１８（ａ）〜図１８（ｃ）は、先の図２（ａ）〜図２（ｃ）に対応している。
【０１３５】
図示されるように、本実施形態では、操作信号ｇがオフ操作指令に切り替わることで、第１スイッチング素子２２および第２スイッチング素子２８の双方をオン状態とし、ゲート印加電圧を、第１抵抗体２４および第２抵抗体２６による電圧Ｖｃの分圧値「Ｖｃ・Ｒ２／（Ｒ１＋Ｒ２）」とする。これにより、ゲート電圧Ｖｇｅが低下し、ミラー期間を経て上記分圧値に収束する。その後、第１スイッチング素子２２がオフ且つ第２スイッチング素子２８がオンとなる状態に移行させることで、ゲート電圧Ｖｇｅをゼロまで低下させる。
【０１３６】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
＜遅延信号生成手段について＞
遅延信号生成手段としては、操作信号ｇを入力とし、これを遅延させる手段に限らない。例えば、操作信号ｇがオン指令信号となることをトリガとして計時動作を行うタイマを備え、タイマの値が閾値を超えるタイミングを指定するものであってもよい。
＜切替手段について＞
切替手段としては、遅延回路４０を備えて構成されるものに限らない。例えば、先の第４、５の実施形態において遅延回路４０を省いて構成してもよい。また、先の第６の実施形態において、遅延回路４０を省き、操作信号ｇがオン指令信号となってからコンパレータ６０の出力が２度論理「Ｈ」となることに基づき、ミラー期間の終了を検出する手段を構成してもよい。
＜過電流判断手段について＞
過電流判断手段としては、パワースイッチング素子Ｓｗのセンス端子Ｓｔの微少電流によるシャント抵抗の電圧降下量と基準電圧Ｖｒｅｆとを比較することで過電流の有無を判断する手段に限らない。例えば、パワースイッチング素子Ｓｗの入力端子および出力端子間の電圧降下量をパワースイッチング素子Ｓｗを流れる電流と相関を有するパラメータとして用いて、この値と閾値とを比較することで過電流の有無を判断する手段であってもよい。
＜導通制御端子と高電圧印加手段とを接続する第１経路について＞
第１経路としては、単一のスイッチング素子によって開閉される１つの経路、または２つのスイッチング素子のそれぞれによって開閉される合計２つの経路に限らない。例えば３つ以上のスイッチング素子のそれぞれによって開閉される合計３つ以上の経路であってもよい。ここで、例えばオン状態への切り替えに３つ以上の経路を利用する場合には、ミラー期間の終了後において、複数の経路を利用して導通制御端子に高電圧印加手段の電圧を印加すればよい。
【０１３７】
また、第１経路としては、受動素子として抵抗体やコンデンサを備えるものに限らない。例えばインダクタをさらに備えるものであってもよい。
＜導通制御端子と低電圧印加手段とを接続する第２経路について＞
第２経路としては、単一のスイッチング素子によって開閉される１つの経路、または２つのスイッチング素子のそれぞれによって開閉される合計２つの経路に限らない。例えば３つ以上のスイッチング素子のそれぞれによって開閉される合計３つ以上の経路であってもよい。ここで、例えばオフ状態への切り替えに３つ以上の経路を用いる場合には、ミラー期間の終了後において、複数の経路を用いて導通制御端子に低電圧印加手段の電圧を印加すればよい。また、例えばオン状態への切り替えに第１経路および第２経路としてそれぞれ３つ以上の経路を利用する場合には、ミラー期間前において、複数の経路を利用して導通制御端子に高電圧印加手段の電圧を印加すればよい。具体的には、例えば先の第７の実施形態において、高電圧経路Ｌｈｂおよび低電圧経路Ｌｌｂの直列接続体を１つ追加し、オン指令タイミングにおいてこれら一対の直列接続体をオンし、その後、高電圧経路Ｌｈａおよび低電圧経路Ｌｌａを用いればよい。これにより、ミラー期間に移行する前までの期間をいっそう短縮することができる。
【０１３８】
また、第２経路としては、受動素子として抵抗体やコンデンサを備えるものに限らない。例えばインダクタをさらに備えるものであってもよい。
＜第１経路と第２経路との共通部分について＞
第１経路と第２経路との共通部分（図１の共通経路Ｌｇ）に、ゲート抵抗を備えてもよい。また、共通部分を有しなくてもよい。
＜オフ状態への切り替えについて＞
オフ状態への切り替えについては、上記第１０の実施形態にて例示したものに限らない。例えば、上記第２〜第９の実施形態の構成を、パワースイッチング素子Ｓｗのオフ状態への切り替え処理用に設定してもよい。
＜駆動対象となるスイッチング素子について＞
駆動対象となるＩＧＢＴとしては、これに逆並列に接続される態様にてこれと同一半導体基板に併設されたフリーホイールダイオードが設けられた半導体デバイスを構成するものに限らない。また、ＩＧＢＴにも限らず、例えば、スーパージャンクションＭＯＳ電界効果トランジスタや、シリコンカーバイト（ＳｉＣ）にて構成されるＭＯＳ電界効果トランジスタ等の電界効果トランジスタであってもよい。なお、ＭＯＳ電界効果トランジスタを駆動対象として採用する場合、Ｎチャネルのトランジスタに限らず、Ｐチャネルのトランジスタであってもよい。
【０１３９】
また、駆動対象となるパワースイッチング素子としては、インバータＩＶやコンバータＣＶを構成するものにも限らない。この際、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体を備える構成にも限らない。
【符号の説明】
【０１４０】
２２…第１スイッチング素子、２４…第１抵抗体、２６…第２抵抗体、２８…第２スイッチング素子、Ｓｗ…パワースイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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