(57)【要約】【課題】高速処理を必要とすることなく受信したデータ列を再現してループバックさせることができる伝送特性測定装置を実現すること。【解決手段】測定対象からのデータ列を受信してパラレルデータへのデータ変換を行い必要な測定を行った後、前記データ列を再現して前記測定対象に送信するループバック機能を有する伝送特性測定装置において、前記受信したデータ列の先頭が前記パラレルデータのどの位置にあるかを示すポジション信号を生成する手段を設けたことを特徴とするもの。【選択図】                    図１
2011087244.tif 000002
【特許請求の範囲】
【請求項１】
測定対象からのデータ列を受信してパラレルデータへのデータ変換を行い必要な測定を行った後、前記データ列を再現して前記測定対象に送信するループバック機能を有する伝送特性測定装置において、
前記受信したデータ列の先頭が前記パラレルデータのどの位置にあるかを示すポジション信号を生成する手段を設けたことを特徴とする伝送特性測定装置。
【請求項２】
前記データ列は、１０ギガビットのイーサネットで伝送されるデータであることを特徴とする請求項１記載の伝送特性測定装置。
【請求項３】
前記データ列は、１００メガ/１０メガビットのイーサネットで伝送されるデータであることを特徴とする請求項１記載の伝送特性測定装置。
【請求項４】
前記データ列は、１ギガビットのイーサネットで伝送されるデータであることを特徴とする請求項１記載の伝送特性測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送特性測定装置に関し、詳しくは、ループバック機能を有する測定装置の改良に関するものである。
【０００２】
ネットワークの伝送特性を良好に維持するために、各種の伝送特性測定装置が用いられている。図８は、従来から行われているネットワークの伝送特性を測定するためのシステムの一例を示す概念説明図である。
【０００３】
図８において、伝送特性測定装置１０Ａ，１０Ｂは、スイッチやルータなどの切替接続部２０Ａ，２０Ｂを介して、測定対象となるたとえば１０ギガビットのイーサネット（登録商標）（以下１０ＧｂＥという）よりなるネットワーク網３０に接続されている。
【０００４】
伝送特性測定装置１０Ａ，１０Ｂは同一構成であり、ループバックモード、トラフィックモード、ピング（PING）モードなどの複数の動作モードを備えていて、伝送特性測定装置１０Ｂはループバックモードに設定されている。そして、たとえば伝送特性測定装置１０Ａは測定作業を行う作業者により直接操作されるが、伝送特性測定装置１０Ｂは伝送特性測定装置１０Ａ側にいる作業者により遠隔操作される。
【０００５】
このような測定システムにおいて、伝送特性測定装置１０Ａから伝送特性測定装置１０Ｂに対してたとえばシーケンス番号を付けたテスト用のフレーム（パケット）を時刻データとともにシーケンス番号順に送信する。
【０００６】
伝送特性測定装置１０Ｂで受信されたフレームは、必要に応じて取捨選択または加工され、再度伝送特性測定装置１０Ａに向けて送信される。伝送特性測定装置１０Ａは戻ってきたフレームを受信し、シーケンス番号に基づき経由したネットワーク網３０におけるデータの欠落や乱れの発生の有無などのフレームの正常性を測定し、時刻データに基づきネットワーク網３０における遅延時間を測定する。
【０００７】
図９は、伝送特性測定装置１０Ｂにおけるループバック機能に関連する部分の一例を示すブロック図である。光モジュール１１は、１０ＧｂＥの着脱モジュールの業界標準規格の一つであるＸＦＰなどの光トランシーバであり、１０ＧｂＥの光インタフェースとしてスイッチやルータからの光信号を電気信号へ変換したり、測定用のＳＥＲＤＥＳ(シリアライザ／デシリアライザ)デバイス１２からの電気信号を光信号へ変換する。
【０００８】
ＳＥＲＤＥＳデバイス１２は、光モジュール１１からの10.3125Gbitシリアル電気信号を16bitパラレル信号(ＸＳＢＩ)へ変換したり、16bitパラレル信号(ＸＳＢＩ)を10.125Gbitシリアル信号へ変換する。また、ＳＥＲＤＥＳデバイス１２には送信クロック供給源１３から送信リファレンスクロックが入力されるとともに受信クロック供給源１４から受信リファレンスクロックが入力され、これらに基づき送信ＸＳＢＩ(ＳＦＩ−４）ＩＦ用および受信ＸＳＢＩ(ＳＦＩ−４）ＩＦ用の送信クロックおよび受信クロックが生成されてＦＰＧＡ１５に出力される。
【０００９】
ＦＰＧＡ１５は、ＳＥＲＤＥＳデバイス１２から受信クロックおよび受信ＸＳＢＩデータを受信し、受信ＰＣＳ（physical coding sublayer）１６→受信回路１７→送信回路１８→送信ＰＣＳ１９を経由して、送信クロックに同期した送信ＸＳＢＩデータとしてＳＥＲＤＥＳデバイス１２へ出力する。
【００１０】
ＦＰＧＡ１５内では、受信ＸＳＢＩデータは、受信ＰＣＳ１６に入力され、ＸＧＭＩＩ(10 Gigabit Media Independent Interface)データに変換される。ＸＧＭＩＩデータは、32bitのデータと4bitの制御信号で構成されている。受信ＸＧＭＩＩデータは受信回路１７に入力され、受信部１７１でフレームの先頭位置が検出されて32bitのＸＧＭＩＩデータから128bitのパラレルデータと16bitの制御信号に変換され、後段のフレーム判定部１７２およびバッファ部１７３へ出力される。
【００１１】
フレーム判定部１７２では受信したフレームがループバックすべきフレームか否かを判定し、受信ループバックＩＦ部１７４へ結果を通知する。バッファ部１７３はフレーム判定部１７２でフレームの判定を行う時間だけデータをバッファする。
【００１２】
受信ループバックＩＦ部１７４はバッファ部１７３からの128bitパラレルデータをフレーム判定部１７２の結果を元に送信回路１８へ出力する。また、その際に必要に応じてデータの加工も行う。統計部１７５は受信したフレーム判定部１７２での結果を統計処理する。
【００１３】
送信回路１８の送信ループバックＩＦ部１８１は、受信回路１７の受信ループバックＩＦ部１７４から128bitパラレルデータを受信してＦＣＳ（Frame Check Sequence）演算を行い、ＦＣＳを付与してレーン調整部１８２へ出力する。
【００１４】
レーン調整部１８２では、受信したデータを制御信号に基づいてプリアンブルを付与しながらデータの位置関係を調整する。調整したデータは、送信部１８３へ出力する。送信部１８３では、受信したデータ、制御信号からＸＧＭＩＩ ＩＦ信号へ変換し送信ＰＣＳ１９に出力する。また、送信したフレーム情報を統計部１８４へ出力し、統計部１８４は統計処理する。
【００１５】
送信ＰＣＳ１９では、受信した送信ＸＧＭＩＩデータおよび制御信号から送信ＸＳＢＩ(ＳＦＩ−４)へ変換し、ＳＥＲＤＥＳデバイス１２に出力する。
【００１６】
ＳＥＲＤＥＳデバイス１２では、送信ＸＳＢＩデータから10.3125Gbitシリアルデータへ変換し、光モジュール１１へ出力する。
【００１７】
光モジュール１１では、10.3125Gbitシリアルデータを光信号へ変換し出力する。
【００１８】
図１０は、受信ＰＣＳ１６から出力される受信ＸＧＭＩＩデータ例図である。図１０において、データは、72byte長フレーム（プリアンブル8byte、データ60byte、FCS 4byte）と12byteのアイドルの繰り返しを受信している。
【００１９】
図中のＳはスタートコードを示し、Ｐはプリアンブルを示し、ＳＦＤ(Start of Frame Delimiter)はこの次から有効フレームであることを示すコードである。上記のプリアンブル8byteは、｛Ｓコード＋プリアンブル6byte＋ＳＦＤ｝を示している。さらに、Ｄは送信データを示し、ＦＣＳは4byteコードである。Ｔはフレームの有効データの終わりを示す終端コードであり、ＩＦＧ(Inter Frame Gap)はフレームとフレームの間のアイドルを示すコードであって、上記12byteのアイドルは、｛Ｔ+ＩＦＧ｝を示している。
【００２０】
制御ビットは対応したレーンのデータが有効かどうかを示している。Ｓ、Ｔ、Ｉ以外のデータのとき、有効で’０’を出力する。
【００２１】
図１１は、受信したＸＧＭＩＩデータから128bitパラレルデータへ変換した直後のデータと制御信号の一例である。図１１において、受信したデータを４カラム毎にまとめ、制御信号も同様にまとめている。このとき、制御信号Ｂは、有効データを示す値を’０’から’１’へ変更している。また制御信号Ｂの有効範囲をＤコードのみとしている。
【００２２】
図１２は、有効データであるＤコードの開始データ（D1）をデータの先頭にあわせた128パラレルデータの例である。図１１のデータからD1の位置を検出して次のクロックでパラレルデータの先頭に移動させる。それに伴い、以降のデータも合わせて移動させ、制御信号も合わせて移動させる。この図１２の128bitパラレルデータは、受信ループバックＩＦ部１７４から送信ループバックＩＦ部１８１へ出力される。
【００２３】
図１３は、送信ループバックＩＦ部１８１で受信した128bitパラレルデータにＦＣＳ演算をしてその結果を付与したデータ例である。制御信号Ｃも、付与したＦＣＳ分だけ有効範囲を変更する。
【００２４】
図１４は、図１３のデータにプリアンブルを付与した128bitパラレルデータ例である。図１４において、プリアンブルはレーン調整部１８２で制御信号に従いD1の位置から付与されていて、プリアンブルを付与した分データを8byteずらしている。このとき、Ｔ+ＩＦＧは、１フレーム目と２フレーム目、３フレーム目と４フレーム目および４フレーム目と５フレーム目の間は8byteとなり、２フレーム目と３フレーム目の間は24byteとなっている。
【００２５】
図１５は、図１４のデータを送信部１８３でＸＧＭＩＩデータへ変換したときのデータ例である。図１４でレーン調整したとおり、Ｔ＋ＩＦＧは8byteまたは24byteとなっている。
【００２６】
図１６は、図９における受信部１７１の一例を示す詳細ブロック図である。図１６において、データ変換部１７１ａで受信ＸＧＭＩＩデータ（32bitデータ）を128bitパラレルデータ（データＢ）へ変換する。この変換にあたり、データ幅は４倍、出力タイミングは1/4になるため、受信ＸＧＭＩＩデータのどの位置から128bitパラレルデータに変換したかのタイミング信号をフレーム先頭検出部１７１ｂおよびフレーム終了検出部１７１ｃへ出力する。
【００２７】
フレーム先頭検出部１７１ｂは、制御ビットの０出力位置を検出して受信ＸＧＭＩＩデータのスタートコード(Ｓコード)の出力位置から受信フレームの先頭位置を検出することにより、データ変換タイミング信号でタイミングを合わせ、結果を制御信号生成部１７１ｄへ通知する。なお、受信ＸＧＭＩＩデータからの検出は、ＳコードだけではなくＳコードを含むプリアンブルを検出する方が確実性を増す。
【００２８】
フレーム終了検出部１７１ｃは、制御ビットの１出力位置および受信ＸＧＭＩＩデータから終端コード(Tコード)の出力位置から受信フレームの終了位置を検出してデータ変換タイミング信号でタイミングを合わせ、結果を制御信号生成部１７１ｄへ通知する。
【００２９】
制御信号生成部１７１ｄは、フレーム先頭検出部１７１ｂおよびフレーム終了検出部１７１ｃの検出結果に基づき制御信号Ｂを生成する。
【００３０】
データ先頭位置調整部１７１ｅは、データＢと制御信号ＢからＤコードの先頭(D1)を128パラレルデータの先頭に合わせてデータＣを出力する。制御信号Ｂも同様に先頭位置を合わせて制御信号Ｃとして出力する。
【００３１】
図１７は、図９におけるレーン調整部１８２の一例を示す詳細ブロック図である。図１７において、データ先頭位置復元部１８２ａは、送信ループバックＩＦ部１８１からのデータＣに対して、フレーム先頭検出部１８２ｂからの先頭位置タイミング信号を受信すると、その受信タイミングのデータＣの先頭データはD1となるため、データＣを先頭(D1)から8byteずらしてプリアンブル（Ｓコード＋プリアンブル6byte＋ＳＦＤ）を付与する。その後のデータも8byteずらしながらフレーム終了検出部１８２ｃからの終了位置タイミング信号を待つ。終了位置タイミング信号が受信されたら、その位置でフレームは終了することからＴコードを付与し、それ以降は先頭位置タイミング信号を受信するまでアイドルコード(Ｉ)を付与し、データＤを生成し出力する。
【００３２】
フレーム先頭検出部１８２ｂは、制御信号Ｃからフレーム先頭位置を検出し、先頭位置タイミング信号を出力する。データ先頭位置復元部１８２ａでは受信したら8byte固定(プリアンブル分)でずらすため、ずらすことを指示する単純なタイミング信号(パルス信号)でよい。
【００３３】
フレーム終了検出部１８２ｃは、制御信号Ｃからフレーム終了位置を検出し、終了位置タイミング信号を出力する。フレーム終了位置が16byte(128bit)のどこに位置しているかは固定的ではないため、タイミングを合わせて16bitの制御信号を出力する。
【００３４】
制御信号生成部１８２ｄは、制御信号Ｃと先頭位置タイミング信号と終了位置タイミング信号に基づき制御信号Ｄを生成し出力する。
【００３５】
特許文献１には、１０ギガビット・イーサネットのネットワーク伝送装置においてエラーフレーム廃棄機能の試験を行う試験装置について記載されている。
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】特開２００５−１８４８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３７】
ところで、図９に示すような測定装置では、フレームを送信する送信回路１８は送信クロックを基準クロックとし、フレームを受信する受信回路１７は受信クロックを基準クロックとして動作する。そのため、ループバックを行うのにあたっては、非同期の送受信クロックの偏差を吸収する回路を追加するか、送信回路１８を受信クロックで動作させる必要がある。
【００３８】
送信回路１８を受信クロックで動作させるためには、ＳＥＲＤＥＳデバイス１２へ供給している送信系リファレンスクロックをＳＥＲＤＥＳデバイス１２から出力する受信クロックに同期させる必要がある。これにより、ＳＥＲＤＥＳデバイス１２から出力する送信クロックが受信クロックに同期したクロックとなり、ＦＰＧＡ１５の送信回路１８は意識することなく受信データを扱うことができる。
【００３９】
一方、非同期の送受信クロックの偏差を吸収する回路を用いた場合には、偏差を吸収するためのアイドルコードの追加削除が発生し、受信した通りのデータ列を再現させてループバックすることができなくなってしまう。
【００４０】
また、ＳＥＲＤＥＳデバイス１２の中にはデバイス内でループバックを行うことができるデバイスが存在する。これを使用すれば、受信したフレームをループバックし送信することが可能になる。しかし、この場合、必要に応じてフレームの破棄や加工ができず、受信したフレームをそのまま送信することしかできない。
【００４１】
また、図１０から図１５に示したように受信データを変換してループバックするのにあたり、送受信回路１８で取り扱う128bitパラレルデータは有効データを先頭に移動させるため、受信時は12byteだったアイドルが送信時には8byteまたは24byteとなってしまい、受信したデータ列を再現できなくなってしまう。
【００４２】
ループバックデータとして、128bitパラレルデータではなく、32bitパラレルデータであるＸＧＭＩＩデータを取り扱えば、上記のようにアイドルが変更することはないが、処理速度が４倍になってしまう。すなわち、128bitパラレルデータのクロック周波数が78.125MHzであるのに対してＸＧＭＩＩデータのクロック周波数は312.5MHzとなり、高速処理が可能なＦＰＧＡ１５が不可欠となる。
【００４３】
本発明は、これらの問題点を解決するものであり、その目的は、高速処理を必要とすることなく受信したデータ列を再現してループバックさせることができる伝送特性測定装置を実現することにある。
【課題を解決するための手段】
【００４４】
上記目的を達成するために、本発明のうち請求項１に記載の発明は、
測定対象からのデータ列を受信してパラレルデータへのデータ変換を行い必要な測定を行った後、前記データ列を再現して前記測定対象に送信するループバック機能を有する伝送特性測定装置において、
前記受信したデータ列の先頭が前記パラレルデータのどの位置にあるかを示すポジション信号を生成する手段を設けたことを特徴とする。
【００４５】
請求項２記載の発明は、請求項１に記載の伝送特性測定装置において、
前記データ列は、１０ギガビットのイーサネットで伝送されるデータであることを特徴とする。
【００４６】
請求項３記載の発明は、請求項１に記載の伝送特性測定装置において、
前記データ列は、１００メガ/１０メガビットのイーサネットで伝送されるデータであることを特徴とする。
【００４７】
請求項４記載の発明は、請求項１に記載の伝送特性測定装置において、
前記データ列は、１ギガビットのイーサネットで伝送されるデータであることを特徴とする。
【発明の効果】
【００４８】
本発明によれば、高速処理を必要とすることなく受信したデータ列を再現してループバックさせることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る伝送特性測定装置の受信部１７１の一実施例を示すブロック図である。
【図２】本発明に係る伝送特性測定装置のレーン調整部１８２の一実施例を示すブロック図である。
【図３】受信したＸＧＭＩＩデータから128bitパラレルデータへ変換した直後のデータと制御信号の具体例である。
【図４】128bitパラレルデータを有効データであるＤコードの開始データ（D1）をデータの先頭にあわせた128パラレルデータである。
【図５】送信ループバックＩＦ部１８１で受信した128bitパラレルデータにＦＣＳ演算を施し、その結果を付与したデータである。
【図６】図５のデータをレーン調整部１８２で制御信号とポジション信号に従いプリアンブルを付与した128bitパラレルデータである。
【図７】図６のデータを送信部１８３でＸＧＭＩＩデータへ変換したときのデータである。
【図８】従来から行われているネットワークの伝送特性を測定するためのシステムの一例を示す概念説明図である。
【図９】伝送特性測定装置１０Ｂにおけるループバック機能に関連する部分の一例を示すブロック図である。
【図１０】受信ＰＣＳ１６から出力される受信ＸＧＭＩＩデータ例図である。
【図１１】受信したＸＧＭＩＩデータから128bitパラレルデータへ変換した直後のデータと制御信号の一例である。
【図１２】有効データであるＤコードの開始データ（D1）をデータの先頭にあわせた128パラレルデータの例である。
【図１３】送信ループバックＩＦ部１８１で受信した128bitパラレルデータにＦＣＳ演算をしてその結果を付与したデータ例である。
【図１４】図１３のデータにプリアンブルを付与した128bitパラレルデータ例である。
【図１５】図１４のデータを送信部１８３でＸＧＭＩＩデータへ変換したときのデータ例である。
【図１６】図９における受信部１７１の一例を示す詳細ブロック図である。
【図１７】図９におけるレーン調整部１８２の一例を示す詳細ブロック図である。
【発明を実施するための最良の形態】
【００５０】
以下、図面を参照して、本発明を詳細に説明する。本発明に係る伝送特性測定装置全体のブロック図は図９に示した従来と同様であるが、受信回路１７を構成する受信部１７１および送信回路１８を構成するレーン調整部１８２の具体的な構成が異なる。
【００５１】
図１は本発明に係る伝送特性測定装置の受信部１７１の一実施例を示すブロック図であり、図１６と共通する部分には同一の符号を付けている。図１と図１６の相違点は、図１ではポジション信号を生成するＰＯＳＩＴ生成部１７１ｆを設けていることである。
【００５２】
ＰＯＳＩＴ生成部１７１ｆは、受信ＸＧＭＩＩデータと制御ビットおよびデータ変換部１７１ａから出力されるタイミング信号に基づき、受信ＸＧＭＩＩデータを128bitパラレルデータに変換した際に、受信フレームの先頭（Ｓコード）が128bitパラレルデータのどの位置にあるかを示すポジション信号を生成する。Ｓコードは必ずレーン０に存在するため、４カラムの内、どのカラムにＳコードが存在するかを示す信号（ビットアサインで4bit）となる。
【００５３】
タイミング調整部１７１ｇでは、ＰＯＳＩＴ生成部１７１ｆで生成したポジション信号をデータ先頭位置調整部１７１ｅで生成されるデータＣおよび制御信号Ｃの出力タイミングに合わせるように出力タイミングを調整する。
【００５４】
図２は本発明に係る伝送特性測定装置のレーン調整部１８２の一実施例を示すブロック図であって、図１７と共通する部分には同一の符号を付けている。図１と図１７の相違点は、図２では先頭位置比較部１８２ｅを設けていることと、フレーム先頭検出部１８２ｂから出力される先頭位置タイミング信号の仕様である。
【００５５】
先頭位置比較部１８２ｅは、受信部１７１から生成出力されるポジション信号と制御信号Ｃの出力タイミングを比較する。これらの信号は、同一のタイミングで出力される場合とポジション信号の方が1CLK早いタイミングで出力する場合の２通りがあり、これらを検出してどちらの出力タイミングだったかをフレーム先頭検出部１８２ｂへ通知する。後述する図５の３、４フレーム目の関係が後者に該当し、その他のフレームの関係が前者に該当する。
【００５６】
フレーム先頭検出部１８２ｂでは、ポジション信号と先頭位置比較部１８２ｅからの出力タイミング信号を元に、先頭位置タイミング信号を出力する。出力タイミングはポジション信号の入力タイミングから判断し、どの程度ずらす必要があるかをポジション信号の内容と出力タイミング信号から判断する。
【００５７】
これらの判断結果を4bitの先頭位置タイミング信号として出力する。図１６の従来構成では8byteを固定的にずらせばよかったため、単純な1bitのタイミング信号だったが、ポジション信号により任意のカラムにずらすため4bitにしている。逆に言い換えると、図１６の従来構成では、ポジション信号は０００１に固定されていて、制御信号と同じタイミングでフレームを復元していたことになる。
【００５８】
フレーム終了検出部１８２ｃでは、ポジション信号と制御信号Ｃに基づき、図１６の従来構成と同様に16bitの制御信号を出力する。図１６の従来構成との違いは、ポジション信号分のずらしを考慮する必要があることである。
【００５９】
データ先頭位置復元部１８２ａの図１６の従来構成との違いは、データＣに対してフレーム先頭検出部１８２ｂからの先頭位置タイミング信号を受信したら、その内容に対応した位置にプリアンブルを付与し、その位置を考慮してデータもずらす必要があることである。
【００６０】
制御信号生成部１８２ｄの図１６の従来構成との違いは、先頭位置タイミング信号の内容に対応して制御信号をずらす必要があることである。
【００６１】
本発明の動作について、データ説明図を用いて説明する。
図３は、図１１と同様、受信したＸＧＭＩＩデータから128bitパラレルデータへ変換した直後のデータと制御信号の具体例である。図３では、図１１にポジション信号4bitを追加している。
【００６２】
このポジション信号は、32bitのＸＧＭＩＩデータを４カラムにまとめて128bitパラレルデータにしたときに、Ｓコードが何番目のカラムに位置していたかを示すものであり、１カラム目にある場合は''０００１''、２カラム目にある場合は''００１０''、３カラム目にある場合は''０１００''、４カラム目にある場合は''１０００''とする。
【００６３】
図４は、図１２と同様、128bitパラレルデータを有効データであるＤコードの開始データ（D1）をデータの先頭にあわせた128パラレルデータである。ポジション信号はＳコードが位置しているタイミングと同じ位置にあるが、D1と制御信号Ｃの関係と同様にＳコードを検出して次のクロックの位置に移動する。
【００６４】
図５は、図１３と同様、送信ループバックＩＦ部１８１で受信した128bitパラレルデータにＦＣＳ演算を施し、その結果を付与したデータである。
【００６５】
図６は、図１４に準じて、図５のデータをレーン調整部１８２で制御信号とポジション信号に従いプリアンブルを付与した128bitパラレルデータである。ここで、プリアンブルを付与するのにあたり、D1の位置から付与していくのではなく、ポジション信号の位置から付与していく。
【００６６】
具体的には、ポジション信号が''０００１''の場合は１カラム目、ポジション信号が''００１０''の場合は２カラム目、ポジション信号が''０１００''の場合は３カラム目、ポジション信号が''１０００''の場合は４カラム目からプリアンブルを配置していく。D1は配置されたプリアンブルの続きに合わせるようにずらす。この結果、アイドル（Ｔ＋ＩＦＧ）は全て12byteとなる。
【００６７】
図７は、図１５と同様、図６のデータを送信部１８３でＸＧＭＩＩデータへ変換したときのデータである。図６でレーン調整したとおり、アイドル（Ｔ＋ＩＦＧ）は12byte一定となっている。
【００６８】
これにより、受信回路１７で受信したフレームデータおよびアイドルよりなるデータ列に必要に応じてフレームの破棄や加工を行うことができるとともに、受信した通りの128bitパラレルデータのデータ列を再現させて送信回路１８からループバック送信することができ、高速処理を必要としない回路で伝送特性測定装置を実現できる。
【００６９】
なお、上記実施例では、１０ギガビットのイーサネットの例について説明したが、１００メガ/１０メガビットのイーサネットでは、ＭＩＩ(Media Independent Interface)ＩＦがあり、4bit単位でデータ処理を行っている。しかし、ＦＰＧＡ内では複数byteにまとめて処理を行う。これにより、4bit単位から複数byteへの変換を行う際にポジション信号を用いて変換時の先頭位置を保持することにより、ループバック機能などで逆変換を行う際、再現させることが可能となる。
【００７０】
また、同様に１ギガビットのイーサネットでは、ＧＭＩＩ(Gigabit Media Independent Interface)ＩＦがあり、1byte単位でデータ処理を行っている。よって1byte単位から複数byteへの変換を行う際にポジション信号を用いて変換時の先頭位置を保持することにより、ループバック機能などで逆変換を行う際、再現させることができる。
【００７１】
以上説明したように、本発明によれば、高速処理を必要とすることなく受信したデータ列を再現してループバックさせることができる伝送特性測定装置が実現でき、各種イーサネットの伝送特性測定に好適である。
【符号の説明】
【００７２】
１０  伝送特性測定装置
１１  光モジュール
１２  ＳＥＲＤＥＳ(シリアライザ／デシリアライザ)デバイス
１３  送信クロック供給源
１４  受信クロック供給源
１５  ＦＰＧＡ
１６  受信ＰＣＳ（physical coding sublayer）
１７  受信回路
１７１  受信部
１７１ａ  データ変換部
１７１ｂ  フレーム先頭検出部
１７１ｃ  フレーム終了検出部
１７１ｄ  制御信号生成部
１７１ｅ  データ先頭位置調整部
１７１ｆ  ＰＯＳＩＴ生成部
１７１ｇ  タイミング調整部
１７２  フレーム判定部
１７３  バッファ部
１７４  受信ループバックＩＦ部
１７５  統計部
１８  送信回路
１８１  送信ループバックＩＦ部
１８２  レーン調整部
１８２ａ  データ先頭位置復元部
１８２ｂ  フレーム先頭検出部
１８２ｃ  フレーム終了検出部
１８２ｄ  制御信号生成部
１８２ｅ  先頭位置比較部
１８３  送信部
１８４  統計部
１９  送信ＰＣＳ
【図１】
2011087244.tif 000003
【図２】
2011087244.tif 000004
【図３】
2011087244.tif 000005
【図４】
2011087244.tif 000006
【図５】
2011087244.tif 000007
【図６】
2011087244.tif 000008
【図７】
2011087244.tif 000009
【図８】
2011087244.tif 000010
【図９】
2011087244.tif 000011
【図１０】
2011087244.tif 000012
【図１１】
2011087244.tif 000013
【図１２】
2011087244.tif 000014
【図１３】
2011087244.tif 000015
【図１４】
2011087244.tif 000016
【図１５】
2011087244.tif 000017
【図１６】
2011087244.tif 000018
【図１７】
2011087244.tif 000019