(57)【要約】【課題】薄膜トランジスタのオフ電流を低減し、動画と静止画を表示可能な液晶表示装置において、低消費電力化を図る。【解決手段】画像信号が供給される画素が複数設けられた画素部と、信号線を選択的に制御する信号線側駆動回路、及びゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、画像信号を記憶する記憶回路と、記憶回路に記憶された画像信号を画素毎に比較して差分を演算する比較回路と、差分に応じて、駆動回路の制御及び画像信号の読み出しを行う表示制御回路と、を有し、表示制御回路は、差分が検出された画素のみに画像信号を供給し、画素は、ゲートがゲート線に電気的に接続され、第１端子が信号線に電気的に接続され、第２端子が画素電極に電気的に接続された薄膜トランジスタを有し、薄膜トランジスタは、酸化物半導体でなる半導体層を有する。【選択図】図１
2011141531.tif 000002
【特許請求の範囲】
【請求項１】
画像信号が供給される画素が複数設けられた画素部と、
信号線を選択的に制御する信号線側駆動回路、及びゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、
前記画像信号を記憶する記憶回路と、
前記記憶回路に記憶された前記画像信号を前記画素毎に比較して差分を演算する比較回路と、
前記差分に応じて、前記駆動回路の制御及び前記画像信号の読み出しを行う表示制御回路と、を有し、
前記表示制御回路は、前記差分が検出された前記画素のみに前記画像信号を供給し、
前記画素は、ゲートが前記ゲート線に電気的に接続され、第１端子が前記信号線に電気的に接続され、第２端子が画素電極に電気的に接続された薄膜トランジスタを有し、
前記薄膜トランジスタは、酸化物半導体でなる半導体層を有することを特徴とする液晶表示装置。
【請求項２】
画像信号が供給される画素が複数設けられた画素部と、
デコーダ回路を有することで、信号線及び選択線を選択的に制御する信号線側駆動回路、及びゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、
前記画像信号を記憶する記憶回路と、
前記記憶回路に記憶された前記画像信号を前記画素毎に比較して差分を演算する比較回路と、
前記差分に応じて、前記駆動回路の制御及び前記画像信号の読み出しを行う表示制御回路と、を有し、
前記表示制御回路は、前記デコーダ回路を制御することにより、前記差分が検出された前記画素のみに前記画像信号を供給し、
前記画素は、第１の薄膜トランジスタ及び第２の薄膜トランジスタを有し、前記第１の薄膜トランジスタのゲートは、前記ゲート線に電気的に接続され、前記第１の薄膜トランジスタの第１端子は、前記信号線に電気的に接続され、前記第１の薄膜トランジスタの第２端子は、前記第２の薄膜トランジスタの第１端子に電気的に接続され、前記第２の薄膜トランジスタのゲートは、前記選択線に電気的に接続され、前記第２の薄膜トランジスタの第２端子は、画素電極に電気的に接続されており、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、酸化物半導体でなる半導体層を有することを特徴とする液晶表示装置。
【請求項３】
画像信号が供給される画素が複数設けられた画素部と、
シフトレジスタ回路を有することで信号線を順次選択する信号線側駆動回路、及びデコーダ回路を有することでゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、
前記画像信号を記憶する記憶回路と、
前記記憶回路に記憶された前記画像信号を前記画素毎に比較して差分を演算する比較回路と、
前記差分に応じて、前記駆動回路の制御及び前記画像信号の読み出しを行う表示制御回路と、を有し、
前記表示制御回路は、前記デコーダ回路を制御することにより、前記差分が検出された前記画素に前記画像信号を供給し、
前記画素は、ゲートが前記ゲート線に電気的に接続され、第１端子が前記信号線に電気的に接続され、第２端子が画素電極に電気的に接続された薄膜トランジスタを有し、
前記薄膜トランジスタは、酸化物半導体でなる半導体層を有することを特徴とする液晶表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記酸化物半導体は、二次イオン質量分析法で検出される水素濃度が１×１０１６／ｃｍ３以下であることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記酸化物半導体は、キャリア濃度が１×１０１４／ｃｍ３未満であることを特徴とする液晶表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記画素部は、前記画素毎に前記画素電極を有し、端子部、スイッチングトランジスタとともに第１の基板上に設けられており、
対向電極が第２の基板上に設けられており、
前記画素電極と前記対向電極との間には液晶が挟持されており、
前記対向電極は、前記スイッチングトランジスタを介して前記端子部と電気的に接続されており、
前記スイッチングトランジスタが有する半導体層は、酸化物半導体であることを特徴とする液晶表示装置。
【請求項７】
請求項６において、前記酸化物半導体は、二次イオン質量分析法で検出される水素濃度が１×１０１６／ｃｍ３以下であることを特徴とする液晶表示装置。
【請求項８】
請求項６または請求項７において、前記酸化物半導体は、キャリア濃度が１×１０１４／ｃｍ３未満であることを特徴とする液晶表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一に記載の液晶表示装置を具備する電子機器。
【請求項１０】
画像信号が供給され、酸化物半導体でなる半導体層を有する薄膜トランジスタで構成される画素が複数設けられた画素部と、
信号線側駆動回路、及びゲート線側駆動回路を有する駆動回路と、
前記画像信号を記憶する記憶回路と、
前記画像信号を前記画素毎に比較して差分を演算する比較回路と、
前記駆動回路の制御及び前記画像信号の読み出しを行う表示制御回路と、を有し、
前記比較回路において、前記記憶回路に記憶された連続するフレーム期間の画像信号を読み出して前記画素毎に比較して差分を演算し、
前記表示制御回路において、前記比較回路で前記差分が検出された前記画素のみに前記画像信号を供給するよう前記駆動回路を制御することを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。または、液晶表示装置の駆動方法に関する。または、当該液晶表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高いものの、レーザアニール等の結晶化工程が必要であり、また、しきい値ばらつきが大きいといった問題があり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。
【０００３】
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、液晶表示装置のスイッチング素子などに用いる技術が特許文献１で開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
酸化物半導体をチャネル領域に用いた薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られている。このような酸化物半導体を用いて形成した薄膜トランジスタを具備する画素は、液晶表示装置等の表示装置への応用が期待される。
【０００６】
液晶表示装置が有する各画素は、液晶素子の配向を制御するために、液晶材料を挟持する両端の電極の電位を所定の期間、保持するための保持容量が、画素が占める領域の一部を用いて設けられている。液晶材料を挟持する両端の電極の電位を保持するためには、液晶材料を挟持する両端の電極の電荷のリークを低減する必要があり、各画素に設けられた画素電極に接続されている薄膜トランジスタのオフ電流を低減することが重要となる。
【０００７】
また静止画の表示、及び動画のうち画面の一部が静止画（部分動画ともいう）の表示では、連続する期間の画像信号が同じ場合であっても、既に書き換えられた画像信号と同じ画像信号に書き換える動作が生じる。結果として、連続する期間の画像信号が同じ画像信号であっても複数回画像信号を書き換える動作により消費電力が増加することとなる。このとき画像信号の書き換え回数を低減することで消費電力の低減を図ったとしても、画素に画像信号を保持することがオフ電流等の増加のために難しいため、表示品位の低下が懸念される。
【０００８】
なお本明細書で説明するオフ電流とは、薄膜トランジスタがオフ状態（非導通状態ともいう）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型の薄膜トランジスタ（例えば、しきい値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【０００９】
そこで、本発明の一態様は、薄膜トランジスタのオフ電流を低減し、動画と静止画を表示可能な液晶表示装置において、低消費電力化を図ることを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、画像信号が供給される画素が複数設けられた画素部と、信号線を選択的に制御する信号線側駆動回路、及びゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、画像信号を記憶する記憶回路と、記憶回路に記憶された画像信号を画素毎に比較して差分を演算する比較回路と、差分に応じて、駆動回路の制御及び画像信号の読み出しを行う表示制御回路と、を有し、表示制御回路は、差分が検出された画素のみに画像信号を供給し、画素は、ゲートがゲート線に電気的に接続され、第１端子が信号線に電気的に接続され、第２端子が画素電極に電気的に接続された薄膜トランジスタを有し、薄膜トランジスタは、酸化物半導体でなる半導体層を有する液晶表示装置である。
【００１１】
本発明の一態様は、画像信号が供給される画素が複数設けられた画素部と、デコーダ回路を有することで、信号線及び選択線を選択的に制御する信号線側駆動回路、及びゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、画像信号を記憶する記憶回路と、記憶回路に記憶された画像信号を画素毎に比較して差分を演算する比較回路と、差分に応じて、駆動回路の制御及び画像信号の読み出しを行う表示制御回路と、を有し、表示制御回路は、デコーダ回路を制御することにより、差分が検出された画素のみに画像信号を供給し、画素は、第１の薄膜トランジスタ及び第２の薄膜トランジスタを有し、第１の薄膜トランジスタのゲートは、ゲート線に電気的に接続され、第１の薄膜トランジスタの第１端子は、信号線に電気的に接続され、第１の薄膜トランジスタの第２端子は、第２の薄膜トランジスタの第１端子に電気的に接続され、第２の薄膜トランジスタのゲートは、選択線に電気的に接続され、第２の薄膜トランジスタの第２端子は、画素電極に電気的に接続されており、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、酸化物半導体でなる半導体層を有する液晶表示装置である。
【００１２】
本発明の一態様は、画像信号が供給される画素が複数設けられた画素部と、シフトレジスタ回路を有することで信号線を順次選択する信号線側駆動回路、及びデコーダ回路を有することでゲート線を選択的に制御するゲート線側駆動回路を有する駆動回路と、画像信号を記憶する記憶回路と、記憶回路に記憶された画像信号を画素毎に比較して差分を演算する比較回路と、差分に応じて、駆動回路の制御及び画像信号の読み出しを行う表示制御回路と、を有し、表示制御回路は、デコーダ回路を制御することにより、差分が検出された画素に画像信号を供給し、画素は、ゲートがゲート線に電気的に接続され、第１端子が信号線に電気的に接続され、第２端子が画素電極に電気的に接続された薄膜トランジスタを有し、薄膜トランジスタは、酸化物半導体でなる半導体層を有する液晶表示装置である。
【００１３】
本発明の一態様において、酸化物半導体は、二次イオン質量分析法で検出される水素濃度が１×１０１６／ｃｍ３以下である液晶表示装置でもよい。
【００１４】
本発明の一態様において、酸化物半導体は、キャリア濃度が１×１０１４／ｃｍ３未満である液晶表示装置でもよい。
【００１５】
本発明の一態様において、画素部は画素毎に画素電極を有し、端子部、スイッチングトランジスタとともに第１の基板上に設けられており、対向電極が第２の基板上に設けられており、画素電極と対向電極との間には液晶が挟持されており、対向電極は、スイッチングトランジスタを介して端子部と電気的に接続されており、スイッチングトランジスタが有する半導体層は、酸化物半導体である液晶表示装置でもよい。
【００１６】
本発明の一態様は、画像信号が供給され、酸化物半導体でなる半導体層を有する薄膜トランジスタで構成される画素が複数設けられた画素部と、信号線側駆動回路、及びゲート線側駆動回路を有する駆動回路と、画像信号を記憶する記憶回路と、画像信号を画素毎に比較して差分を演算する比較回路と、駆動回路の制御及び画像信号の読み出しを行う表示制御回路と、を有し、比較回路において、記憶回路に記憶された連続するフレーム期間の画像信号を読み出して画素毎に比較して差分を演算し、表示制御回路において、比較回路で差分が検出された画素のみに画像信号を供給するよう駆動回路を制御する液晶表示装置の駆動方法である。
【発明の効果】
【００１７】
本発明の一態様により、酸化物半導体を用いた薄膜トランジスタのオフ電流を低減し、表示品位を低下することなく、動画、静止画等を表示する際の低消費電力化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様の液晶表示装置を説明するための図。
【図２】本発明の一態様の液晶表示装置を説明するための図。
【図３】本発明の一態様の液晶表示装置を説明するための図。
【図４】本発明の一態様の液晶表示装置を説明するための図。
【図５】本発明の一態様の液晶表示装置を説明するための図。
【図６】本発明の一態様の液晶表示装置を説明するための図。
【図７】本発明の一態様の液晶表示装置を説明するための図。
【図８】本発明の一態様の液晶表示装置を説明するための図。
【図９】本発明の一態様の液晶表示装置を説明するための図。
【図１０】本発明の一態様の電子機器を説明するための図。
【図１１】本発明の一態様の電子機器を説明するための図。
【図１２】酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。
【図１３】図１２に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。
【図１４】（Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態示す図である。
【図１５】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図である。
【図１６】本発明の一態様の液晶表示装置を説明するための図。
【図１７】本発明の一態様の液晶表示装置を説明するための図。
【図１８】本発明の一態様の液晶表示装置を説明するための図。
【図１９】本発明の一態様におけるＴＦＴのＩＤ−ＶＧ特性を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２０】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
本実施の形態では、液晶表示装置のブロック図、及び動画、静止画、及び部分動画の判定等の手順について示す。まず図１では、液晶表示装置のブロック図について説明を行う。
【００２３】
図１で示す液晶表示装置１０００は、表示パネル１００１、記憶回路１００２、比較回路１００３、表示制御回路１００４を有し、外部より各画素に供給される画像信号Ｄａｔａが入力される。
【００２４】
表示パネル１００１は、一例として、駆動回路部１００５及び画素部１００６を有する。
【００２５】
駆動回路部１００５は、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂを有する。ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂは、複数の画素を有する画素部１００６の画素を選択的に駆動するための駆動回路である。具体的に駆動回路部１００５は、信号線を選択的に制御する信号線側駆動回路、ゲート線を選択的に制御するゲート線側駆動回路を有する。一例としてゲート線側駆動回路１００７Ａ及び信号線側駆動回路１００７Ｂとしてデコーダ回路を有する構成とすればよい。または、ゲート線側駆動回路１００７Ａとしてデコーダ回路を有する構成、信号線側駆動回路１００７Ｂとしてシフトレジスタ回路を有する構成としてもよい。
【００２６】
なお、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂ、及び画素部１００６は、同じ基板に形成される薄膜トランジスタにより回路が構成されるものでもよい。またはゲート線側駆動回路１００７Ａ及び信号線側駆動回路１００７Ｂと、画素部１００６とが別の基板に形成される構成でもよい。
【００２７】
なお画素部１００６の各画素に設けられる薄膜トランジスタとしては、半導体層を酸化物半導体としたｎチャネル型の薄膜トランジスタを用いる。画素部１００６を構成する薄膜トランジスタの半導体層に用いる酸化物半導体、及び酸化物半導体を半導体層に用いた薄膜トランジスタについて説明する。
【００２８】
なお、画素回路における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態様はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。
【００２９】
酸化物半導体としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどの酸化物半導体を用いることができる。また、上記酸化物半導体にＳｉを含んでもよい。
【００３０】
また、酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００３１】
図１２は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図を示す。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
【００３２】
図１３は、図１２に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図１３（Ａ）はソースとドレインの電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１３（Ｂ）はドレインに正の電位（ＶＤ＞０Ｖ）を加えた場合を示す。
【００３３】
図１４は、図１２におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図１４（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソース、ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１４（Ｂ）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。なお図１４（Ａ）、（Ｂ）でゲート（Ｇ２）は、ＧＮＤ電位が印加された状態である。
【００３４】
図１５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
【００３５】
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する一つの要因であることが知られている。
【００３６】
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性）半導体又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【００３７】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【００３８】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図１３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【００３９】
図１３（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電圧が印加されると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加された場合には、電圧印加のない図１３（Ａ）のバリアの高さすなわちバンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【００４０】
このとき電子は、図１４（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
【００４１】
また、図１４（Ｂ）において、ゲート（Ｇ１）に負の電位が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【００４２】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜（膜厚１００ｎｍ））が得られる。
【００４３】
このように、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。
【００４４】
本発明に係る酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する成分である酸素を供給することによって、高純度化及び電気的にＩ型（真性）化された酸化物半導体層である。
【００４５】
よって酸化物半導体中の水素は少なければ少ないほどよく、酸化物半導体に含まれる水素が好ましくは１×１０１６／ｃｍ３以下として、酸化物半導体に含まれる水素をゼロに近いほど極力除去する。なお、酸化物半導体の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
【００４６】
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下である。即ち、酸化物半導体層のキャリア濃度は、限りなくゼロにする。酸化物半導体中はキャリアが極めて少ないため、薄膜トランジスタのオフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタは、チャネル幅（Ｗ）１μｍあたりの電流値が１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μｍ以下である。
【００４７】
ここで高純度化された酸化物半導体中において、少数キャリアが極めて少ない、実質的にゼロである点、及びオフ電流が極めて小さい点について、数式、及び測定データを参照して詳述する。
【００４８】
高純度化された酸化物半導体は、フェルミ・ディラックの分布則を正しいとすると、Ｅｇが３．０５〜３．１５ｅＶを有するため、Ｓｉ（珪素、シリコンともいう）に比べて、圧倒的に真性キャリアが少ない。また、真性キャリア密度ｎｉは、Ｓｉで１０１０ｃｍ−３程度であるのに対し、高純度化された酸化物半導体は１０−７ｃｍ−３程度である。すなわち、真性キャリア密度ｎｉについて、高純度化された酸化物半導体とＳｉとでは、１７桁程度の差があり、高純度化された酸化物半導体はシリコンと比較して真性キャリア密度ｎｉが極端に小さいことがわかる。
【００４９】
高純度化された酸化物半導体の真性キャリア濃度は容易に見積もることができる。
【００５０】
固体中の電子のエネルギー分布ｆは式（１）で示されるフェルミ・ディラック統計に従うことが知られている。
【００５１】
【数１】
2011141531.tif 000003
【００５２】
キャリア密度が著しく高くない、すなわち縮退していない普通の半導体では、次の式で近似できる。
【００５３】
【数２】
2011141531.tif 000004
【００５４】
そのため、式（１）のフェルミ・ディラック分布は式（３）で示されるボルツマン分布の式に近似される。
【００５５】
【数３】
2011141531.tif 000005
【００５６】
式（３）を使って半導体の真性キャリア密度（ｎｉ）を計算すると式（４）が得られる。
【００５７】
【数４】
2011141531.tif 000006
【００５８】
式（４）に、文献から得られたＳｉとＩｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩＧＺＯと略記する）の伝導帯及び価電子帯での実効状態密度（Ｎｃ、Ｎｖ）、バンドギャップ（Ｅｇ）の値を代入し、真性キャリア密度を計算した。計算結果について表１に示す。なおＩＧＺＯのバンドギャップとして文献値３．０５ｅＶ（ＩＧＺＯ１）、測定値３．１５ｅＶ（ＩＧＺＯ２）について示している。
【００５９】
【表１】
2011141531.tif 000007
【００６０】
表１の結果より、ＩＧＺＯはＳｉに比べて極端に真性キャリア密度が少ないことがわかる。ＩＧＺＯのバンドギャップとして３．０５ｅＶを選んだ場合、ＳｉとＩＧＺＯでは、真性キャリア濃度におよそ１７桁の差がある。
【００６１】
次いで、高純度化された酸化物半導体中において、オフ電流が極めて小さい点について、詳述する。
【００６２】
上述のように、高純度化された酸化物半導体は、高純度化された酸化物半導体中の少数キャリアが十分少ないといった特徴を有している。オフ電流の下限を見積もるために、薄膜トランジスタのチャネル幅Ｗが１ｍの高純度化された酸化物半導体を半導体層に用いて作製した薄膜トランジスタのオフ電流を測定し、ゲート電圧を印加した際のドレイン電流についてプロットした図を図１９に示す。図１９に示すように、オフ電流は、測定器の検出限界である１×１０−１２Ａ以下となる。このとき、薄膜トランジスタのチャネル幅Ｗを１μｍと見積もった場合、オフ電流は１ａＡ以下（１×１０−１８Ａ以下）である。
【００６３】
薄膜トランジスタのオフ電流の発生する要因の一つとして、電子と正孔の生成−再結合を経てチャネルに供給されたキャリアが流れることが知られている。生成−再結合には電子が価電子帯（Ｅｖ）から伝導帯（Ｅｃ）へ励起される直接生成再結合と、バンドギャップ内の局在準位（Ｅｔ）を介して起こる間接生成再結合が存在する。一般に、バンドギャップが狭い半導体の場合、バンドギャップが広い半導体に比べてキャリア濃度が高いために局在準位を介した生成再結合が活発であるが、高純度化された酸化物半導体のようにバンドギャップが広い半導体の場合は、バンドギャップが狭い半導体に比べてキャリア濃度が低いため、生成再結合の頻度は小さく、少数キャリアが供給されにくい。結果としてキャリアの生成−再結合によるオフ電流も小さいものとなる。
【００６４】
なおＷｉｄｅ  ｇａｐ半導体として例えばＳｉＣ（３．２６ｅＶ）、ＧａＮ（３．３９ｅＶ）が知られている。これらはＳｉに比べて一桁高い絶縁破壊電界強度を持つことや耐熱性に優れることから次世代材料として期待されている。しかし、これらの材料を用いる半導体プロセスは１０００℃以上のプロセス処理を経由するため、ガラス基板上でのデバイス作製は不可能である。他方、高純度化された酸化物半導体は室温乃至４００℃の加熱のスパッタリング法による薄膜形成であり、脱水、脱水素化および、過剰な酸化は４５０〜７００℃で処理できるため、同程度のバンドギャップを持つＳｉＣやＧａＮに比べ、半導体プロセスにおける環境への負荷が少ない。
【００６５】
このように酸化物半導体に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体を薄膜トランジスタのチャネル形成領域に用いた薄膜トランジスタは、少数キャリアが極めて少なく、オフ電流を極めて小さくすることができる。つまり薄膜トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、薄膜トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも移動度が２桁ほど高い。
【００６６】
一方低温ポリシリコンを具備する薄膜トランジスタでは、酸化物半導体を用いて作製された薄膜トランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積もって設計等行っている。そのため、酸化物半導体を有する薄膜トランジスタでは、低温ポリシリコンを具備する薄膜トランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１００００倍程度に引き延ばすことができる。また、アモルファスシリコンを具備する薄膜トランジスタの場合、チャネル幅１μｍあたりのオフ電流は、１×１０−１３Ａ／μｍ以上である。したがって、保持容量が同等（０．１ｐＦ程度）である際、高純度の酸化物半導体を用いたトランジスタの方がアモルファスシリコンを用いた薄膜トランジスタに比較して、電圧の保持期間を１０４倍以上に引き延ばすことができる。
【００６７】
具体的にいえば、酸化物半導体層を具備する薄膜トランジスタでは、各画素での画像信号の保持時間を長くすることができる。そのため、例えば、静止画を表示する際の画像信号の書き換えの間隔は１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上１０分未満とすることができる。すなわち、保持期間を長くとることができ、特に静止画の表示を行う際に、画素電極及び対向電極への画像信号及び共通電位の供給を行う頻度を低減することができる。そのため、低消費電力化を図ることができる。
【００６８】
なお、静止画表示において、保持期間中の液晶素子に印加されている電圧の保持率を考慮して、適宜リフレッシュ動作してもよい。例えば、液晶素子の画素電極に信号を書き込んだ直後における電圧の値（初期値）に対して所定のレベルまで電圧が下がったタイミングでリフレッシュ動作を行えばよい。所定のレベルとする電圧は、初期値に対してチラツキを感じない程度に設定することが好ましい。具体的には、表示対象が映像の場合、初期値に対して１．０％低い状態、好ましくは０．３％低い状態となる毎に、リフレッシュ動作（再度の画像信号の書き換え）を行うのが好ましい。また、表示対象が文字の場合、初期値に対して１０％低い状態、好ましくは３％低い状態となる毎に、リフレッシュ動作（再度の画像信号の書き換え）を行うのが好ましい。
【００６９】
なお、一例として、通常、低温ポリシリコンを用いたトランジスタを有する画素では動画の表示を６０フレーム／秒（１フレームあたり１６ｍｓｅｃ）で行っている。これは静止画であっても同じで、リフレッシュ動作のレートを低下させる（画像信号の書き換えの間隔を伸ばす）と、画素の電圧が低下して表示に支障をきたすためである。一方、上述の酸化物半導体層を具備するトランジスタを用いた場合、オフ電流が小さいため、１回の画像信号の書き換えによる保持期間を１０４倍の１６０秒程度とすることができる。
【００７０】
そして１回の画像信号の書き換えによる保持期間を長くとれるため、特に静止画の表示を行う際に、１回の画像信号の書き換えを行う頻度を低減することができる。例えば、一つの静止画像の表示期間に画像信号を書き換える回数は、１回またはｎ回とすることができる。なお、ｎは２以上１０３回以下とする。こうして、液晶表示装置の低消費電力化を図ることができる。
【００７１】
なお、薄膜トランジスタのオフ電流の流れ難さをオフ抵抗率として表すことができる。オフ抵抗率とは、薄膜トランジスタがオフのときのチャネル形成領域の抵抗率であり、オフ抵抗率はオフ電流から算出することができる。
【００７２】
具体的には、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフのときの抵抗値（オフ抵抗Ｒ）を算出することができる。そして、チャネル形成領域の断面積Ａとチャネル形成領域の長さ（ソースドレイン電極間の距離に相当する）Ｌが分かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗）からオフ抵抗率ρを算出することができる。
【００７３】
ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ＝ｄＷから算出することができる。また、チャネル形成領域の長さＬはチャネル長Ｌである。以上のように、オフ電流からオフ抵抗率を算出することができる。
【００７４】
本実施の形態の半導体層に酸化物半導体を具備するトランジスタのオフ抵抗率は１×１０９Ω・ｍ以上が好ましく、１×１０１０Ω・ｍ以上がより好ましい。
【００７５】
画像信号の保持期間を長くとれることで、特に静止画の表示を行う際に、画像信号の書き換え頻度を低減することができる。そのため、駆動回路部の低消費電力化を図ることができる。
【００７６】
なお高電源電位Ｖｄｄとは、基準電位より高い電位のことであり、低電源電位とは基準電位以下の電位のことをいう。なお高電源電位及び低電源電位ともに、薄膜トランジスタが動作できる程度の電位であることが望ましい。
【００７７】
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧と言い換えることが可能である。
【００７８】
なお記憶回路１００２への、動画または静止画を表示するための画像信号Ｄａｔａの供給がアナログの信号の場合には、Ａ／Ｄコンバータ等を介してデジタルの信号に変換して、記憶回路１００２に供給する構成とすればよい。予めデジタル信号に変換しておくことで、後に画像信号の差分を検出する際、検出を容易に行うことができ好適である。
【００７９】
記憶回路１００２は、複数のフレームに関する画像信号を記憶するための複数のフレームメモリ１００８を有する。記憶回路１００２が有するフレームメモリ１００８の数は特に限定されるものではなく、複数のフレームに関する画像信号を記憶できる素子であればよい。なおフレームメモリ１００８は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶素子を用いて構成すればよい。
【００８０】
なおフレームメモリ１００８は、フレーム期間毎に画像信号を記憶する構成であればよく、フレームメモリの数について特に限定されるものではない。またフレームメモリ１００８の画像信号は、比較回路１００３及び表示制御回路１００４により選択的に読み出されるものである。
【００８１】
比較回路１００３は、記憶回路１００２に記憶された連続するフレーム期間の画像信号を選択的に読み出して、連続するフレーム期間で画素毎に画像信号の比較を行い、画像信号の差分を演算するための回路である。なお画像信号の差分は、例えば連続するフレーム期間での画像信号の階調の差を演算して得られるものであればよい。
【００８２】
当該比較回路１００３での画像信号の差分の演算により、全ての画素で差分が検出された際に当該差分を検出した連続するフレーム期間は、動画を表示する期間であると判断される。また比較回路１００３での画像信号の差分の演算により、一部の画素で差分が検出された際に当該差分を検出した連続するフレーム期間は、部分動画を表示する期間であると判断される。また比較回路１００３での画像信号の差分の演算により、全ての画素で差分が検出されない際に当該差分を検出しなかった連続するフレーム期間は、静止画を表示する期間であると判断される。すなわち連続するフレーム期間の画像信号を、比較回路１００３での差分の演算による差分の検出によって、動画を表示するための画像信号であるか、部分動画を表示するための画像信号であるか、または静止画を表示するための画像信号であるか判断するものである。なお比較回路１００３での演算によりにより得られる差分は、一定のレベルを超えたときに、差分を検出したと判断されるように設定してもよい。なお比較回路１００３は、差分の大きさにかかわらず、差分の絶対値によって、差分の検出の判断をする設定とすればよい。
【００８３】
なお動画は、複数のフレームに時分割した複数の画像を高速に切り替えることで人間の目に動く画像として認識される画像をいう。具体的には、１秒間に６０回（６０フレーム）以上画像を切り替えることで、人間の目にはちらつきが少なく動画と認識されるものとなる。一方、静止画は、動画及び部分動画と異なり、複数のフレーム期間に時分割した複数の画像を高速に切り替えて動作させるものの、連続するフレーム期間、例えばｎフレーム目と、（ｎ＋１）フレーム目とで変化しない画像のことをいう。また部分動画は、複数のフレームに時分割した複数の画像を高速に切り替えることで人間の目に動く画像として認識される画像であって、連続するフレーム期間、例えばｎフレーム目と、（ｎ＋１）フレーム目とで各画素の画像信号が変化する領域と変化しない領域とを有する画像のことをいう。なお比較回路１００３で画像信号の差分を演算する際には、画像信号がデジタル信号であることが好ましい。
【００８４】
表示制御回路１００４は、比較回路１００３での画像信号の差分の検出に応じて、前述の差分が検出された画素に対して画像信号Ｄａｔａを供給するために、記憶回路１００２より画像信号Ｄａｔａを読み出し、駆動回路部１００５を制御する信号を供給するための回路である。
【００８５】
表示制御回路１００４の具体的な動作を説明するために、画素部の画素について簡単なモデルを示し、画像が動画、静止画、または部分動画の各場合における画像信号の変化について説明する。
【００８６】
まず図２（Ａ）には、３行×３列の画素を有する画素部２０１の模式図を示しており、１行１列目をＡ１として、３行３列目までの各画素のアドレスとしてＡ１乃至Ａ９と符号を付している。なお当然であるが、実際の液晶表示装置では、画素数が数万以上の画素部となることが多く、各画素への画像信号の供給の頻度も増えることとなる。
【００８７】
次いで連続する動画を説明するために、図２（Ｂ）では、複数の期間毎、例えば１フレーム期間毎の画像の変化、即ち各画素の画像信号の変化について図２（Ａ）に対応させ示したものである。図２（Ｂ）では各フレーム期間を第１の期間Ｔ１乃至第６の期間Ｔ６として、画素に入力される画像信号について表している。図２（Ｂ）では、動画、静止画、及び部分動画について、それぞれ各画素の画像信号の変化について示している。なお各画素での画像信号による階調は、説明のため２階調を表したものとなっており、図２（Ｂ）中の非斜線部、斜線部で分けて表している。また図２（Ｂ）では、期間毎の画像の変化として差分Ｄ１乃至Ｄ５、差分Ｄ６乃至Ｄ１０、差分Ｄ１１乃至Ｄ１５、を表している。
【００８８】
図２（Ｂ）に示す動画の第１の期間Ｔ１では、１行１列目のＡ１、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が斜線部、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が非斜線部、となる画像信号が供給されているものとなる。また図２（Ｂ）に示す動画の第２の期間Ｔ２では、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が斜線部、１行１列目のＡ１、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が非斜線部、となる画像信号が供給されているものとなる。即ち、全ての画素において供給される画像信号が連続する期間で切り替わることとなるため、比較回路１００３によって演算される差分Ｄ１は全ての画素で検出されることとなる。すなわち、表示制御回路１００４は、差分Ｄ１が検出された画素にのみ画像信号が供給されるよう駆動回路部１００５の制御、画像信号の記憶回路１００２からの読み出しを行うこととなる。
【００８９】
同様にして、動画の第２の期間Ｔ２と第３の期間Ｔ３においてもＡ１乃至Ａ９の全ての画素で画像信号が切り替わることとなる。そのため、比較回路１００３での演算によって得られる差分Ｄ２は全ての画素で検出されることとなる。すなわち、表示制御回路１００４は、差分Ｄ２が検出された画素にのみ画像信号が供給されるよう駆動回路部１００５の制御、画像信号の記憶回路１００２からの読み出しを行うこととなる。同様にして、動画では全ての画素で画像信号の差分が検出されることにより、比較回路１００３での演算によって差分Ｄ３乃至Ｄ５が得られることとなる。即ち、動画では、連続するフレーム間の差分が比較回路１００３での演算によって全ての画素で検出されるため、表示制御回路１００４は全ての画素に画像信号を供給するよう、駆動回路部１００５の制御、記憶回路１００２からの画像信号の読み出しを行うこととなる。
【００９０】
図２（Ｂ）に示す静止画の第１の期間Ｔ１では、１行１列目のＡ１、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が斜線部、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が非斜線部、となる画像信号が供給されているものとなる。また図２（Ｂ）に示す静止画の第２の期間Ｔ２では、１行１列目のＡ１、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が斜線部、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が非斜線部、となる画像信号が供給されているものとなる。即ち、全ての画素で画像信号が変わらないこととなるため、比較回路１００３での演算によって得られる差分Ｄ６は全ての画素で検出されないこととなる。すなわち、表示制御回路１００４は、差分Ｄ６が検出されないため、駆動回路部１００５の制御、画像信号の記憶回路１００２からの読み出しを行わないこととなる。
【００９１】
同様にして、第２の期間Ｔ２と第３の期間Ｔ３においても全ての画素で画像信号が変わらないこととなるため、比較回路１００３での演算によって得られる差分Ｄ７は全ての画素で検出されないこととなる。すなわち、表示制御回路１００４は、差分Ｄ７が検出されないので画素に画像信号を供給する必要がなく、駆動回路部１００５の制御、画像信号の記憶回路１００２からの読み出しを行う必要がなくなることとなる。同様にして、静止画では全ての画素で画像信号の差分が検出されないことにより、比較回路１００３での演算によって得られる差分Ｄ８乃至Ｄ１０が検出されないこととなる。即ち、静止画では、連続するフレーム間の差分が比較回路１００３での演算によって検出されないため、表示制御回路１００４は駆動回路部１００５の制御を行うことなく、また記憶回路１００２からの画像信号の読み出しを省略することができ、低消費電力化を図ることができる。
【００９２】
本実施の形態の構成では、各画素に酸化物半導体を半導体層に用いた薄膜トランジスタを用いることにより、画像信号の供給を制御している。前述の通り、酸化物半導体を半導体層に用いた薄膜トランジスタでは、オフ電流を低減することができる。そのため、同じ画像信号であれば画像信号を新たに供給することなく静止画の表示を行うことができる。
【００９３】
なお長期間、静止画の表示を行う場合には、一定期間毎に画像信号の供給を行い、各画素で保持する画像信号による電位を再度供給する構成（リフレッシュ動作）とすればよい。例えば、液晶素子の画素電極に信号を書き込んだ直後における電圧の値（初期値）に対して所定のレベルまで電圧が下がったタイミングでリフレッシュ動作を行えばよい。所定のレベルとする電圧は、初期値に対してチラツキを感じない程度に設定することが好ましい。具体的には、表示対象が映像の場合、初期値に対して１．０％低い状態、好ましくは０．３％低い状態となる毎に、リフレッシュ動作（再度の画像信号の書き換え）を行うのが好ましい。また、表示対象が文字の場合、初期値に対して１０％低い状態、好ましくは３％低い状態となる毎に、リフレッシュ動作（再度の画像信号の書き換え）を行うのが好ましい。
【００９４】
図２（Ｂ）に示す部分動画の第１の期間Ｔ１では、１行１列目のＡ１、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が斜線部、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が非斜線部、となる画像信号が供給されているものとなる。また図２（Ｂ）に示す部分動画の第２の期間Ｔ２では、１行３列目のＡ３、２行２列目のＡ５、３行１列目のＡ７、３行３列目のＡ９が斜線部、１行１列目のＡ１、１行２列目のＡ２、２行１列目のＡ４、２行３列目のＡ６、３行２列目のＡ８が非斜線部、となる画像信号が供給されているものとなる。即ち、部分動画では、一部の画素ではフレーム間の差分Ｄ１１が検出され、その他の画素では比較回路１００３での演算により得られるフレーム間の差分Ｄ１１が検出されない。すなわち、比較回路１００３での演算により１行１列目のＡ１のみ差分Ｄ１１が検出されることとなる。そのため、表示制御回路１００４は１行１列目のＡ１の画素のみに画像信号が供給されるよう、駆動回路部１００５の制御、記憶回路１００２からの画像信号の読み出しを行うこととなる。
【００９５】
同様にして、第２の期間Ｔ２と第３の期間Ｔ３においては、１行３列目のＡ３の画素のみ画像信号が切り替わることとなるため、比較回路１００３での演算によって得られる差分Ｄ１２は１行３列目のＡ３の画素のみで検出されることとなる。すなわち、表示制御回路１００４は、差分Ｄ１２が検出された画素にのみ画像信号が供給されるよう駆動回路部１００５の制御、画像信号の記憶回路１００２からの読み出しを行うこととなる。同様にして、部分動画では比較回路１００３の演算によって一部の画素で画像信号の差分が検出されることにより、差分Ｄ１３乃至Ｄ１５が得られることとなる。即ち、部分動画では、連続するフレーム間の画像信号の差分が比較回路１００３での演算により一部の画素で検出されるため、表示制御回路１００４は一部の画素に画像信号が供給されるよう、駆動回路部１００５の制御、記憶回路１００２からの画像信号の読み出しを行うこととなる。
【００９６】
図２（Ａ）、（Ｂ）の例で説明したように、表示制御回路１００４は、動画、静止画、または部分動画のいずれかを判別するため、フレーム間の画像信号の差分の演算を比較回路１００３で行うことで画素毎に差分を抽出し、当該差分の検出された画素に画像信号を供給するよう制御するものである。そのため前の期間と同じ画像信号が入力される画素に再度同じ画像信号を入力する動作を省略することによって、新たに画像信号を画素に供給する回数を大幅に低減することができる。その結果、駆動回路部の動作の回数を低減することができ、低消費電力化を図ることができる。
【００９７】
次いで本実施の形態における駆動回路部及び画素部での各画素の構成について説明する。図３（Ａ）には、表示制御回路１００４、画素部１００６、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂを示している。画素部１００６には、複数の画素３００が設けられており、各画素３００にはゲート線側駆動回路１００７Ａよりゲート線３０１が延在して接続され、信号線側駆動回路１００７Ｂより信号線３０２および選択線３０３が延在して接続されている。なお図３（Ａ）では、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂがそれぞれデコーダ回路３０４を有し、表示制御回路１００４からのアドレス線により出力する信号が制御される構成について示している。
【００９８】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００９９】
図３（Ｂ）はデコーダ回路の例である。デコーダ回路はアドレス線Ｃ１、Ｃ１ｂ、Ｃ２、Ｃ２ｂ、Ｃ３、Ｃ３ｂ、Ｃ４、Ｃ４ｂよりアドレス信号をＮＡＮＤ回路３１１Ａ、３１１Ｂに入力し、その出力を、ＮＯＲ回路３１２を通して出力端子ＯＵＴ１に出力する。図３（Ｂ）の構成により、表示制御回路１００４でアドレス線の電位を制御し、出力端子の電位を選択的に制御することができる。
【０１００】
またデコーダ回路を具備するゲート線側駆動回路１００７Ａの一例として、図４（Ａ）に示す。図４（Ａ）では、図３（Ｂ）のデコーダ回路３０４の構成に加えて、バッファ回路４９０を具備する構成を示している。バッファ回路４９０としてインバータ回路４９１、４９２を直列に接続し、信号をゲート線Ｇｏｕｔに出力する構成とすればよい。またデコーダ回路３０４を具備する信号線側駆動回路１００７Ｂの一例として、図４（Ｂ）に示す。図４（Ｂ）では、図３（Ｂ）のデコーダ回路３０４の構成に加えて、スイッチ４９３を具備する構成を示している。ＮＯＲ回路３１２の出力により、スイッチのオンまたはオフの状態を切り替えて画像信号Ｄａｔａの信号線Ｓｏｕｔへの出力、またＮＯＲ回路３１２の出力を選択線Ｃｏｕｔの出力とする構成とすればよい。
【０１０１】
以上のように、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂにデコーダ回路３０４を用いることにより、表示制御回路１００４でアドレスを指定すれば任意のゲート線、信号線、選択線を選択可能、すなわち任意の画素への画像信号の供給を制御することができる。
【０１０２】
また図３（Ｂ）に示す画素３００の構成の一例について図５に示す。画素３００は、第１の薄膜トランジスタ５０１、第２の薄膜トランジスタ５０２、液晶素子５０３、対向電極５０４を有する。第１の薄膜トランジスタ５０１のゲート端子はゲート線３０１に接続され、第１端子は信号線３０２に接続され、第２端子は第２の薄膜トランジスタ５０２の第２端子に接続されている。第２の薄膜トランジスタのゲート端子は、選択線３０３に接続され、第１端子は液晶素子５０３の一方の電極（第１の電極ともよぶ）に接続される。液晶素子の他方の電極は、対向電極５０４に接続される。そして画素が選択される際には、第１の薄膜トランジスタ５０１及び第２の薄膜トランジスタ５０２が導通状態となることで、液晶素子５０３の第１の電極側に画像信号を供給する構成とすることができる。
【０１０３】
なお図５では、液晶素子に保持容量を並列に接続しても良い。なお、保持容量の大きさは、画素部に配置される薄膜トランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定すればよい。保持容量の大きさは、薄膜トランジスタのオフ電流等を考慮して設定すればよい。本実施の形態では、薄膜トランジスタとして高純度の酸化物半導体層を有するトランジスタを用いていることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
【０１０４】
また、液晶材料の固有抵抗は、１×１０１２Ω・ｃｍ以上であり、好ましくは１×１０１３Ω・ｃｍを越えていることであり、さらに好ましくは１×１０１４Ω・ｃｍを越えていることである。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。なお液晶の固有抵抗は、電極間に挟持して液晶素子（液晶セルともいう）とした際、配向膜、シール材等の部材に起因して不純物の混入もあり得るため、１×１０１１Ω・ｃｍ以上、より好ましくは１×１０１２Ω・ｃｍを越えていることとなることもある。
【０１０５】
液晶材料としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０１０６】
液晶材料の固有抵抗が大きいほど液晶材料を介して漏れる電荷を減らすことができ、液晶素子の動作状態を保持する電圧が経時的に低下する現象を緩和できる。その結果、保持期間を長くとれるため、画像信号を書き換える頻度を低減でき、液晶表示装置の低消費電力化を図ることができる。
【０１０７】
また、液晶材料としてブルー相を示す液晶材料を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
【０１０８】
また、本実施の形態の構成は、液晶表示装置に限定されず、表示素子としてエレクトロルミネッセンス素子（ＥＬ素子ともいう）などの発光素子を用いたＥＬ表示装置にも適用可能である。
【０１０９】
図５に示す画素３００の構成では、ゲート線３０１、信号線３０２、及び選択線３０３の制御により、選択した画素の第１の薄膜トランジスタ５０１及び第２の薄膜トランジスタ５０２を導通状態にして、画像信号を液晶素子５０３に供給することができる。そのため動画、または部分動画を表示の際に、連続するフレーム間での画像信号の差分が検出された画素のみに画像信号を供給する構成とすることができる。
【０１１０】
以上説明したように本実施の形態では第１の薄膜トランジスタ５０１及び第２の薄膜トランジスタ５０２として酸化物半導体を用いた薄膜トランジスタとすることで、オフ電流を低減することができる。そのため、保持容量で電圧を保持できる期間を長く取ることができ、静止画を表示する際の低消費電力化を図ることができる液晶表示装置とすることができる。
【０１１１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１１２】
（実施の形態２）
本実施の形態では、上記実施の形態で述べた構成に加え、静止画を表示する際の保持特性を向上できる構成について、説明する。本実施の形態では、上記実施の形態の構成と併せて説明することのできる液晶表示装置の概略図、回路図等について示し、本実施形態の構成による効果について説明する。
【０１１３】
図６（Ａ）で示す液晶表示装置は、第１の基板１０１、第２の基板１０２で構成される。第１の基板１０１には、画素部１０３、ゲート線側駆動回路１０４、信号線側駆動回路１０５、端子部１０６、スイッチングトランジスタ１０７を有する。第２の基板１０２には、共通接続部１０８（コモンコンタクトともいう）、対向電極１０９を有する。
【０１１４】
第１の基板１０１及び第２の基板１０２としては、透光性を有し、且つ後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）、石英基板、セラミック基板、プラスチック基板等を用いることができる。
【０１１５】
なお図６（Ａ）に示す画素部１０３、ゲート線側駆動回路１０４、信号線側駆動回路１０５、及びスイッチングトランジスタ１０７は、第１の基板１０１上に形成される薄膜トランジスタにより構成されるものでもよい。なお、ゲート線側駆動回路１０４、及び信号線側駆動回路１０５は、第１の基板１０１上に形成する薄膜トランジスタで構成する必要はなく、第１の基板１０１の外部に設けられる別の基板等に形成する薄膜トランジスタで形成すればよい。
【０１１６】
なお画素部１０３には、上記実施の形態１での図５の説明と同様に、ゲート線、信号線、選択線、及び画素が設けられる。
【０１１７】
なお本明細書で述べるスイッチングトランジスタとは、ゲートに印加する電位に応じて、ソース端子及びドレイン端子間の二端子間の導通または非導通を選択して、スイッチング動作を実現しうる薄膜トランジスタを意味する。一例としては、薄膜トランジスタが線形領域で動作するようゲート端子に印加する電位を調整して動作させた素子であればよい。なおスイッチングトランジスタ１０７のゲート端子に印加する電位は、端子部１０６より供給される構成とすればよい。また、スイッチングトランジスタ１０７の端子部１０６に接続されるソース端子またはドレイン端子の一方の端子を第１の端子、スイッチングトランジスタ１０７の共通接続部１０８を介して対向電極に接続される側の他方の端子を第２の端子と呼ぶことにする。なおスイッチングトランジスタ１０７の第１の端子からは、対向電極１０９に供給する共通電位（コモン電位ともいう）が供給され、ゲート端子に印加される電位によりスイッチングトランジスタ１０７の導通または非導通が制御されることとなる。
【０１１８】
なおスイッチングトランジスタの構造については逆スタガ型の構造でもよいし、順スタガ型の構造でもよい。または、チャネル領域が複数の領域に分かれて直列に接続された、ダブルゲート型の構造でもよい。または、ゲート電極がチャネル領域の上下に設けられたデュアルゲート型の構造でもよい。また、スイッチングトランジスタを構成する半導体層を複数の島状の半導体層にわけて形成し、スイッチング動作を実現してもよい。
【０１１９】
また端子部１０６には、ゲート線側駆動回路１０４、及び信号線側駆動回路１０５のデコーダ回路を制御するための信号（アドレス信号）、画像信号（ビデオ電圧、ビデオ信号、ビデオデータともいう）、対向電極１０９に供給する共通電位、並びにスイッチングトランジスタ１０７を動作させるための信号等が供給されることとなる。
【０１２０】
共通電位は、画素電極に供給される画像信号の電位に対して基準となる電位であればよく、一例としてはグラウンド電位であってもよい。
【０１２１】
共通接続部１０８は、第１の基板１０１でのスイッチングトランジスタ１０７の第２の端子と、第２の基板１０２での対向電極と、の電気的な接続を図るために設けられており、スイッチングトランジスタ１０７及び共通接続部１０８を介して、端子部１０６より共通電位が対向電極に供給されることとなる。共通接続部１０８の具体的な一例としては、絶縁性球体に金属薄膜が被覆された導電粒子により電気的な接続を図ればよい。なお、共通接続部１０８は、第１の基板１０１及び第２の基板１０２の間で複数箇所設けられる構成としてもよい。
【０１２２】
対向電極１０９は、画素部１０３が有する画素電極と重畳して設けられることが好ましい。また対向電極１０９及び画素部１０３が有する画素電極は、多様な開口パターンを有する形状としてもよい。
【０１２３】
また画素部１０３、ゲート線側駆動回路１０４、信号線側駆動回路１０５、及びスイッチングトランジスタ１０７を第１の基板１０１上に形成する場合、または画素部１０３及びスイッチングトランジスタ１０７を第１の基板１０１に形成する場合、各回路を構成する薄膜トランジスタは、半導体層を酸化物半導体としたｎチャネル型の薄膜トランジスタを用いる。なお、薄膜トランジスタの半導体層に酸化物半導体を用いる利点については上記実施の形態１で述べた説明の通りである。
【０１２４】
すなわち、オフ電流が極めて小さい薄膜トランジスタを用いて、スイッチング素子などを作製した場合、オフ電流値が小さくほとんどリークがないため、当該スイッチング素子に接続されるノードの電荷のリークを限りなく低減することができ、当該ノードでの電位の保持時間を長くすることができる。
【０１２５】
次いで図６（Ｂ）に、図６（Ａ）での液晶表示装置の概略図について、特に画素部１０３の構成を詳細にした回路図について示す。
【０１２６】
図６（Ｂ）に示す液晶表示装置は、図６（Ａ）と同様に、第１の基板１０１、第２の基板１０２が設けられている。また第１の基板１０１には、画素部１０３、ゲート線側駆動回路１０４、信号線側駆動回路１０５、端子部１０６、スイッチングトランジスタ１０７を有する。第２の基板１０２には、共通接続部１０８、対向電極１０９を有する。
【０１２７】
図６（Ｂ）においては、画素部１０３において、複数のゲート線１１１、複数の信号線１１２、複数の選択線１１４が縦横に設けられており、ゲート線１１１、信号線１１２、及び選択線１１４には、上記実施の形態１の図５で説明した第１の薄膜トランジスタ、第２の薄膜トランジスタ、第１の電極と第２の電極との間に液晶が挟持されて形成される液晶素子を有する画素１１３が設けられている様子を示している。なお、液晶素子の第１の電極は、画素電極に相当する。なお液晶素子の第２の電極は、前述の対向電極１０９に相当する。
【０１２８】
なお、画素を構成する第１の薄膜トランジスタ、第２の薄膜トランジスタは、スイッチングトランジスタ１０７と同様に、半導体層として酸化物半導体を用いて形成される。酸化物半導体を用いることにより、画素を構成する第１の薄膜トランジスタ、第２の薄膜トランジスタを流れるオフ電流を大幅に低減し、画素電極に供給される電位の保持期間を長くすることができる。
【０１２９】
次いで、画素電極を有する画素の一画素についての回路図を図６（Ｃ）に示す。図６（Ｃ）には、第１の薄膜トランジスタ５０１、第２の薄膜トランジスタ５０２、スイッチングトランジスタ１０７に着目して示しており、第１の薄膜トランジスタ５０１のゲート端子はゲート線１１１に接続され、第１端子は信号線１１２に接続され、第２端子は第２の薄膜トランジスタ５０２の第２端子に接続されている。第２の薄膜トランジスタ５０２のゲート端子は、選択線１１４に接続され、第１端子が画素電極１２１に接続される。またスイッチングトランジスタ１０７のゲート端子が端子部１０６の端子１０６Ａに接続され、スイッチングトランジスタ１０７の第１の端子が端子部１０６の端子１０６Ｂに接続され、スイッチングトランジスタ１０７の第２の端子が共通接続部１０８を介して電気的に対向電極１２２に接続される。なお画素電極１２１と対向電極１２２との間には、液晶１２３が挟持され、画素電極１２１、対向電極１２２、及び液晶１２３を併せて液晶素子と呼ぶこともある。
【０１３０】
なお、液晶としては、光学的変調作用によって光の透過又は非透過を制御する素子であればよい。なお、液晶の光学的変調作用は、液晶にかかる電圧、及び画素電極と対向電極との配置等によって制御されるものであればよい。
【０１３１】
ついで、スイッチングトランジスタ１０７の動作について説明する。静止画の表示期間において、スイッチングトランジスタ１０７を非導通状態となるよう制御する。このとき静止画の表示期間には、第１の薄膜トランジスタ５０１及び第２の薄膜トランジスタ５０２も全ての画素において非導通状態となっている。すなわち液晶１２３の両端の電極、即ち画素電極１２１及び対向電極１２２の電位を浮遊状態とすることで新たに電位を供給することなく、静止画の表示を行うことができる。そしてゲート線側駆動回路１０４、信号線側駆動回路１０５の動作を停止することにより低消費電力化を図ることができる。
【０１３２】
なお動画、及び部分動画の表示期間では、スイッチングトランジスタ１０７を導通状態となるよう制御することが好ましい。
【０１３３】
なお図６（Ｃ）での液晶１２３の抵抗率は、おおよそ１×１０１２乃至１×１０１３［Ω・ｃｍ］程度である。静止画の表示期間では、液晶１２３の両端の電極、即ち画素電極１２１及び対向電極１２２を、オフ電流のほとんどない、すなわち高抵抗の薄膜トランジスタによって浮遊状態としている。そのため液晶１２３の両端に印加される電圧による液晶１２３を流れる電流を低減することができる。
【０１３４】
その結果、静止画表示を行う際、低消費電力化を図りつつ、且つ画像の乱れが低減された液晶表示装置とすることができる。
【０１３５】
以上説明したように本実施の形態で示す構成とすることにより、酸化物半導体を用いた薄膜トランジスタを具備する画素において、オフ電流を低減することができる。そのため、保持容量で電圧を保持できる期間を長く取ることができ、静止画を表示する際の低消費電力化を図ることができる液晶表示装置とすることができる。
【０１３６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１３７】
（実施の形態３）
本実施の形態では、上記実施の形態１で述べた駆動回路、及び画素部での画素の構成とは異なる構成について図面を参照して説明する。
【０１３８】
図１６には、図３（Ａ）と同様に、表示制御回路１００４、画素部１００６、ゲート線側駆動回路１００７Ａ、信号線側駆動回路１００７Ｂを示している。画素部１００６には、複数の画素３００が設けられており、各画素３００にはゲート線側駆動回路１００７Ａよりゲート線３０１が延在して接続され、信号線側駆動回路１００７Ｂより信号線３０２が延在して接続されている。
【０１３９】
また図１６の画素３００では、薄膜トランジスタ１６０１、液晶素子１６０２を有している。なお薄膜トランジスタ１６０１の半導体層は、実施の形態１と同様に、酸化物半導体とすることによって、オフ電流を極めて小さくすることができ、静止画を表示する際に画像信号の供給を行う頻度を低減することができる。
【０１４０】
また図１６では、ゲート線側駆動回路１００７Ａがデコーダ回路１６０３を有し、信号線側駆動回路１００７Ｂがシフトレジスタ回路１６０４を有し、表示制御回路１００４からのアドレス線またはシフトレジスタ回路の制御信号（クロック信号、スタートパルス等）により、画素に供給される画像信号の制御をする構成について示している。
【０１４１】
なおシフトレジスタ回路１６０４としては、クロック信号、反転クロック信号、スタートパルスＳＰ等により、１段目の出力端子より、順次パルスを出力する回路であればよく、例えばパルス出力回路（フリップフロップ回路ともいう）をカスケード接続したシフトレジスタ回路を用いて構成すればよい。
【０１４２】
図１６と図３（Ａ）との変更点は、選択線を削除している点、画素の薄膜トランジスタの数を削減した点、及び信号線側駆動回路１００７Ｂにシフトレジスタ回路１６０４を設ける点にある。そのため、本実施の形態では、図１６での変更点について詳述し、本実施の形態とすることにより図３（Ａ）とは異なる効果について詳述する。
【０１４３】
図１６では、図３（Ａ）と同様に、比較回路１００３での演算により差分を検出した画素に接続されたゲート線を、ゲート線側駆動回路１００７Ａのデコーダ回路１６０３により選択することとなる。また図１６では、図３（Ａ）と異なり信号線側駆動回路１００７Ｂがシフトレジスタ回路１６０４を有しており、信号線側駆動回路１００７Ｂでは比較回路１００３での演算により差分を検出しない画素もシフトレジスタ回路１６０４により順次選択することとなる。しかしながら図１６の構成では、選択線を削除している点、及び画素の薄膜トランジスタとして数を削減した点により、配線数の削減、及び画素の開口率の向上を図ることができる。また本実施の形態の構成であっても、ゲート線側駆動回路１００７Ａのデコーダ回路１６０３で選択的にゲート線の駆動を行うことにより、低消費電力化を図ることができる。
【０１４４】
選択線の削除、及び画素の開口率の向上を図ることのできる本実施の形態の構成は、精細度の高い液晶表示装置を作製する際、好適である。なお本実施の形態の構成では、信号線側駆動回路１００７Ｂによって１画素単位で選択的に駆動することができなくなるものの、ゲート線側駆動回路１００７Ａのデコーダ回路１６０３で選択的にゲート線側駆動回路の駆動を行うことにより低消費電力化を図ることができる。そのため、行方向に画像が切り替わる液晶表示装置に用いる際に特に好適である。
【０１４５】
以上説明したように本実施の形態で薄膜トランジスタ１６０１として酸化物半導体を用いた薄膜トランジスタとすることで、オフ電流を低減することができる。そのため、保持容量で電圧を保持できる期間を長く取ることができ、静止画を表示する際の低消費電力化を図ることができる液晶表示装置とすることができる。
【０１４６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４７】
（実施の形態４）
本実施の形態では、上記実施の形態で述べた液晶表示装置を電子計算機（パーソナルコンピュータ）用途のモニター（ＰＣモニターともいう）に用いた際の効果について一例を挙げて説明する。
【０１４８】
図１７（Ａ）には、筐体１７０１に表示部１７０２が設けられた液晶表示装置に示しており、ウインドウ型表示部１７０３が表示部１７０２にある例について示している。表示部１７０２は、上記実施の形態１の液晶表示装置を用いるものである。
【０１４９】
なお説明のために表示部１７０２にウインドウ型表示部１７０３を示したが、他のシンボル、例えばアイコン、画像等であってもよい。
【０１５０】
また図１７（Ｂ）では、図１７（Ａ）でのウインドウ型表示部１７０３を点線部１７０４から実線部１７０５に移動させた際の図を表したものである。図１７（Ｂ）でのウインドウ型表示部１７０３の移動により、当該移動の期間においては、上記実施の形態１で説明した部分動画を表示するといった状況となり、図１７（Ｃ）に示す領域１７０７が比較回路によって画像信号の差分が検出される領域、図１７（Ｃ）に示す領域１７０８が比較回路によって画像信号の差分が検出されない領域となる。なお、領域１７０７はウインドウ型表示部の移動に伴い動画と見なせる領域であり、動画領域ということもある。また領域１７０８はウインドウ型表示部の移動がなく画像信号に変化のない領域であり、静止画領域ということもある。
【０１５１】
図１８（Ａ）では、横軸に時間をとり、図１７（Ａ）乃至（Ｃ）で説明した例について動画領域、静止画領域での画像信号の書き換えの頻度について、例えばフレーム期間毎に模式的に示した図である。図１８（Ａ）中、Ｗは画像信号の書き換え期間であることをあらわし、Ｈは画像信号を保持する期間であることを示している。また、図１８（Ａ）中、期間１８０１は１フレーム期間を表したものであるが、別の期間であってもよい。
【０１５２】
図１８（Ａ）でもわかるように、実施の形態１で説明した液晶表示装置の構成においては、比較回路で連続するフレーム間の画像信号に差分を検出した場合、即ち動画領域では画素に供給される画像信号の書き換えはフレーム期間毎に行われることとなる。そのため動画領域では書き換えが頻繁になされることとなる。また実施の形態１で説明した液晶表示装置の構成においては、比較回路で連続するフレーム間の画像信号に差分を検出しない場合、即ち静止画領域では画素に供給される画像信号の書き換えは、画像信号が切り替わる期間のみ（図１８（Ａ）では期間１８０１）で行い、後の期間は供給された画像信号を保持する期間となる。
【０１５３】
なお図１８（Ｂ）では、比較のため図１８（Ａ）と同様にして、動画領域、静止画領域にかかわらず、画像信号を定期的に書き換えた際の図について、示したものである。動画領域と静止画領域とが混在する画像を表示するために画像信号は、定期的に各画素に書き換えられることとなる。
【０１５４】
以上説明したように、静止画、部分動画の静止画領域では、頻繁に画像信号に書き換えを行うといった動作を削減することができる。複数回の画像信号の書き換えを視認する際、人間の目には疲労として現れることもあり得る。本実施の形態で説明したように、画像信号の書き換え回数を削減する構成とすることで、目の疲労を減らすといった効果もある。
【０１５５】
以上説明したように本実施の形態では、酸化物半導体を用いた薄膜トランジスタを各画素に設けることで、薄膜トランジスタのオフ電流を低減することができる。そのため、保持容量で電圧を保持できる期間を長く取ることができ、静止画を表示する際の低消費電力化を図ることができる液晶表示装置とすることができる。
【０１５６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１５７】
（実施の形態５）
本実施の形態は、本明細書で開示する液晶表示装置に適用できる薄膜トランジスタの例を示す。
【０１５８】
本実施の形態の液晶表示装置及び液晶表示装置の作製方法の一形態を、図７を用いて説明する。
【０１５９】
図７（Ａ）乃至（Ｅ）に液晶表示装置の断面構造の一例を示す。図７（Ａ）乃至（Ｅ）に示す薄膜トランジスタ４１０、４２０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。図７（Ａ）乃至（Ｅ）において、薄膜トランジスタ４１０はスイッチングトランジスタであり、薄膜トランジスタ４２０は画素トランジスタである。
【０１６０】
また、薄膜トランジスタ４１０、４２０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
【０１６１】
以下、図７（Ａ）乃至（Ｅ）を用い、基板４００上に薄膜トランジスタ４１０、４２０を作製する工程を説明する。
【０１６２】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１、ゲート電極層４２１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１６３】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【０１６４】
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
【０１６５】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
【０１６６】
下地膜となる絶縁膜を基板４００とゲート電極層４１１、及びゲート電極層４２１との間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【０１６７】
また、ゲート電極層４１１、及びゲート電極層４２１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【０１６８】
例えば、ゲート電極層４１１、及びゲート電極層４２１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムと珪素の合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
【０１６９】
次いで、ゲート電極層４１１、及びゲート電極層４２１上にゲート絶縁層４０２を形成する。
【０１７０】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。またゲート絶縁層として酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）等のＨｉｇｈ−ｋ材料を用いることもできる。ゲート絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
【０１７１】
本実施の形態では、ゲート絶縁層４０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を形成する。
【０１７２】
またゲート絶縁層４０２として、高密度プラズマ装置を用い、酸化窒化珪素層の形成を行ってもよい。ここで高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。
【０１７３】
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表面を有する基板上に絶縁層を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁層の成膜より後に行う。上記プロセス順序を経た絶縁層は、膜厚が薄く、例えば１００ｎｍ未満であっても一定の信頼性を確保することができる絶縁層である。
【０１７４】
ゲート絶縁層４０２の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
【０１７５】
また、高密度プラズマ装置により得られた絶縁層は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁層は、薄い膜の厚みを精密に制御することができる。
【０１７６】
上記プロセス順序を経た絶縁層は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁層とは膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度が遅く、高密度プラズマ装置で得られる絶縁層は緻密な層と言える。
【０１７７】
なお後の工程でｉ型化又は実質的にｉ型化される酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できることが重要である。
【０１７８】
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する。酸化物半導体膜４３０の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
【０１７９】
なお、酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０１８０】
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜４３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図７（Ａ）に相当する。また、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜４３０に結晶化を阻害するＳｉを含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に酸化物半導体が結晶化してしまうのを抑制することが好ましい。
【０１８１】
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜する。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いることもできる。
【０１８２】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
【０１８３】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【０１８４】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
【０１８５】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
【０１８６】
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１８７】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層４３１、４３２を得る（図７（Ｂ）参照。）。
【０１８８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１８９】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【０１９０】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９１】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。また、ＲＴＡ（ＧＲＴＡ、ＬＲＴＡ）を用いて高温の加熱処理を行うと、酸化物半導体層の表面側に縦方向（膜厚方向）の針状結晶が生じる場合もある。
【０１９２】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜４３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【０１９３】
酸化物半導体層に対する脱水化、脱水素化の加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上に保護絶縁膜を形成した後、のいずれで行っても良い。
【０１９４】
また、ゲート絶縁層４０２に開口部を形成する場合、その工程は酸化物半導体膜４３０に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【０１９５】
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
【０１９６】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
【０１９７】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１９８】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１９９】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０２００】
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
【０２０１】
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
【０２０２】
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３１、４３２上に、金属導電膜を形成する。金属導電膜をスパッタ法や真空蒸着法で形成すればよい。金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
【０２０３】
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。
【０２０４】
第３のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４１５ａ、ドレイン電極層４１５ｂ、ソース電極層４２５ａ、及びドレイン電極層４２５ｂを形成した後、レジストマスクを除去する（図７（Ｃ）参照。）。
【０２０５】
なお、金属導電膜のエッチングの際に、酸化物半導体層４３１、４３２は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
【０２０６】
本実施の形態では、金属導電膜としてＴｉ膜を用いて、酸化物半導体層４３１、４３２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０２０７】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４３１、４３２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、ソース電極層４２５ａ、及びドレイン電極層４２５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２０８】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２０９】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２１０】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層４１６を形成する。
【０２１１】
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層４１６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、酸化物絶縁層４１６はできるだけ水素を含まない膜になるように、成膜の際には極力水素を用いないことが重要である。
【０２１２】
本実施の形態では、酸化物絶縁層４１６として膜厚２００ｎｍの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層４１６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。
【０２１３】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層４１６と接した状態で加熱される。
【０２１４】
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層４１１と重なるチャネル形成領域４１３はＩ型となり、ソース電極層４１５ａに重なる高抵抗ソース領域４１４ａと、ドレイン電極層４１５ｂに重なる高抵抗ドレイン領域４１４ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタ４１０が形成される。同様に、ゲート電極層４２１と重なるチャネル形成領域４２３はＩ型となり、ソース電極層４２５ａに重なる高抵抗ソース領域４２４ａと、ドレイン電極層４２５ｂに重なる高抵抗ドレイン領域４２４ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタ４２０が形成される。
【０２１５】
８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。これに対して、酸化物半導体の不純物、特に水素や水等を極力除去し、上述の高密度プラズマＣＶＤを用いて緻密で絶縁耐圧の高い高品質な絶縁膜とし、酸化物半導体との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることができる。
【０２１６】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって液晶表示装置の信頼性を向上できる。
【０２１７】
なお、ドレイン電極層４１５ｂ、４２５ｂ（及びソース電極層４１５ａ、４２５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域４１４ｂ、４２４ｂ（又は高抵抗ソース領域４１４ａ、４２４ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域４１４ｂ、４２４ｂを形成することで、ドレイン電極層４１５ｂ、４２５ｂから高抵抗ドレイン領域４１４ｂ、４２４ｂ、チャネル形成領域４１３、４２３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４１５ｂ、４２５ｂを高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層４１１、４２１とドレイン電極層４１５ｂ、４２５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
【０２１８】
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半導体層の膜厚が３０ｎｍ以上５０ｎｍ以下と厚い場合は、酸化物半導体層の一部、ソース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化した高抵抗ソース領域又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁層に近い領域はＩ型とすることもできる。
【０２１９】
酸化物絶縁層４１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。本実施の形態では、保護絶縁層として保護絶縁層４０３を、窒化珪素膜を用いて形成する（図７（Ｄ）参照）。
【０２２０】
保護絶縁層４０３上に平坦化のための平坦化絶縁層を設けてもよい。図７（Ｅ）に示すように、薄膜トランジスタ４２０の保護絶縁層４０３上に平坦化絶縁層４０４を形成する。
【０２２１】
平坦化絶縁層４０４としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４０４を形成してもよい。
【０２２２】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
【０２２３】
平坦化絶縁層４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
【０２２４】
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層４１６、保護絶縁層４０３、平坦化絶縁層４０４の一部を除去して、ドレイン電極層４２５ｂに達する開口を形成する。
【０２２５】
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。または、透光性を有する導電膜として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系膜や、窒素を含ませたＺｎ−Ｏ系膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜の亜鉛の組成比（原子％）は、４７原子％以下とし、膜中のアルミニウムの組成比（原子％）より大きく、膜中のアルミニウムの組成比（原子％）は、膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
【０２２６】
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ  Ｐｒｏｂｅ  Ｘ−ｒａｙ  ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により評価するものとする。
【０２２７】
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより透光性を有する導電膜の不要な部分を除去して画素電極４２７を形成し、レジストマスクを除去する（図７（Ｅ）参照。）。
【０２２８】
本実施の形態では、ゲート絶縁層の開口工程を酸化物絶縁層、保護絶縁層と同じフォトリソグラフィ工程で行う例を示すが、別工程で行ってもよく、この場合、フォトリソグラフィ工程が第６工程となる。
【０２２９】
本実施の形態で説明した酸化物半導体層を用いる薄膜トランジスタを有する液晶表示装置において、実施の形態１の構成と組み合わせることで、静止画表示を行う際、低消費電力化を図りつつ、且つ画像の乱れの低減を図ることができる。
【０２３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３１】
（実施の形態６）
本実施の形態は、本明細書で開示する液晶表示装置に適用できる薄膜トランジスタの他の例を示す。
【０２３２】
本実施の形態の液晶表示装置及び液晶表示装置の作製方法の一形態を、図８を用いて説明する。
【０２３３】
また、薄膜トランジスタ２４０、２６０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
【０２３４】
以下、図８（Ａ）乃至（Ｅ）を用い、基板２００上に薄膜トランジスタ２４０、２６０を作製する工程を説明する。
【０２３５】
まず、絶縁表面を有する基板２００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層２４１、ゲート電極層２６１を形成する。本実施の形態では、ゲート電極層２４１、ゲート電極層２６１として、膜厚１５０ｎｍのタングステン膜を、スパッタ法を用いて形成する。
【０２３６】
次いで、ゲート電極層２４１、ゲート電極層２６１上にゲート絶縁層２９２を形成する。本実施の形態では、ゲート絶縁層２９２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を形成する。
【０２３７】
次いで、ゲート絶縁層２９２に、金属導電膜を形成し、第２のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層２４５ａ、２６５ａ、ドレイン電極層２４５ｂ、２６５ｂを形成した後、レジストマスクを除去する（図８（Ａ）参照。）。
【０２３８】
次に酸化物半導体膜２９５を形成する（図８（Ｂ）参照。）。本実施の形態では、酸化物半導体膜２９５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。酸化物半導体膜２９５を第３のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
【０２３９】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層２９６、２９７を得る（図８（Ｃ）参照。）。
【０２４０】
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【０２４１】
酸化物半導体層２９６、２９７に接する保護絶縁膜となる酸化物絶縁層２４６を形成する。
【０２４２】
酸化物絶縁層２４６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層２４６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層２４６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、酸化物絶縁層２４６はできるだけ水素を含まない膜になるように、成膜の際は極力、水素を用いないことが重要である。
【０２４３】
本実施の形態では、酸化物絶縁層２４６として膜厚２００ｎｍの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層２４６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。
【０２４４】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層２４６と接した状態で加熱される。
【０２４５】
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体膜を酸素過剰な状態とする。その結果、Ｉ型の酸化物半導体層２４２、２６２が形成される。以上の工程で薄膜トランジスタ２４０、２６０が形成される。
【０２４６】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって液晶表示装置の信頼性を向上できる。
【０２４７】
酸化物絶縁層２４６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶縁層２９３を、窒化珪素膜を用いて形成する（図８（Ｄ）参照。）。
【０２４８】
保護絶縁層２９３上に平坦化のための平坦化絶縁層を設けてもよい。本実施の形態では、図８（Ｅ）に示すように、薄膜トランジスタ２６０の保護絶縁層２９３上に平坦化絶縁層２９４を形成する。
【０２４９】
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って平坦化絶縁層２９４、保護絶縁層２９３、及び酸化物絶縁層２４６の一部を除去して、ドレイン電極層２６５ｂに達する開口を形成する。
【０２５０】
次に、透光性を有する導電膜を成膜し、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極２６７を形成し、レジストマスクを除去する（図８（Ｅ）参照。）。
【０２５１】
本実施の形態では、ゲート絶縁層の開口工程を酸化物絶縁層、保護絶縁層と同じフォトリソグラフィ工程で行う例を示すが、別工程で行ってもよく、この場合、フォトリソグラフィ工程が６工程となる。
【０２５２】
本実施の形態で説明した酸化物半導体層を用いる薄膜トランジスタを有する液晶表示装置において、実施の形態１の構成と組み合わせることで、静止画表示を行う際、低消費電力化を図ることができる。
【０２５３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２５４】
（実施の形態７）
本実施の形態は、本明細書で開示する液晶表示装置に適用できる薄膜トランジスタの例を示す。
【０２５５】
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態５と異なる例を図９に示す。図９は、図７と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
【０２５６】
基板４００上にゲート電極層４７１、４８１を形成し、ゲート絶縁層４０２を積層する。
【０２５７】
次に酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
【０２５８】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２５９】
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃〜７５０℃で数分間加熱処理を行ってもよい。
【０２６０】
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処理を行ってもよい。
【０２６１】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【０２６２】
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層４７２、４８２を得る。
【０２６３】
次いで、酸化物半導体層４７２、４８２上に、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層４７５ａ、４８５ａ、ドレイン電極層４７５ｂ、４８５ｂを形成し、スパッタ法で酸化物絶縁層４１６を形成する。以上の工程で、薄膜トランジスタ４７０、４８０を形成することができる。
【０２６４】
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
【０２６５】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって液晶表示装置の信頼性を向上できる。
【０２６６】
酸化物絶縁層４１６上に保護絶縁層４０３を形成する。本実施の形態では、保護絶縁層として保護絶縁層４０３を、窒化珪素膜を用いて形成する。
【０２６７】
保護絶縁層４０３上に平坦化のための平坦化絶縁層を設けてもよい。本実施の形態では、図９に示すように、薄膜トランジスタ４８０の保護絶縁層４０３上に平坦化絶縁層４０４を形成する。
【０２６８】
次いで、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁層４１６の一部を除去して、ドレイン電極層４８５ｂに達する開口を形成する。
【０２６９】
次に、透光性を有する導電膜を成膜し、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極４８７、導電層４１７を形成し、レジストマスクを除去する（図９参照）。
【０２７０】
本実施の形態で説明した酸化物半導体層を用いる薄膜トランジスタを有する液晶表示装置において、実施の形態１の構成と組み合わせることで、静止画表示を行う際、低消費電力化を図ることができる。
【０２７１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２７２】
（実施の形態８）
本実施の形態においては、上記実施の形態で説明した液晶表示装置を具備する電子機器の例について説明する。
【０２７３】
図１０（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することができる。図１０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能、等を有することができる。なお、図１０（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【０２７４】
図１０（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有することができる。図１０（Ｂ）に示すテレビ受像機能付きデジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得した情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示する機能、等を有することができる。なお、図１０（Ｂ）に示すテレビ受像機能付きデジタルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【０２７５】
図１０（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有することができる。図１０（Ｃ）に示すテレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有することができる。なお、図１０（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有することができる。
【０２７６】
図１１（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有することができる。図１１（Ａ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信又は受信を行う機能、等を有することができる。なお、図１１（Ａ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【０２７７】
次に、図１１（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８、外部接続ポート９６８０等を有することができる。図１１（Ｂ）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１１（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。
【０２７８】
次に、図１１（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３５等を有することができる。図１１（Ｃ）に示した電子ペーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１１（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、様々な機能を有することができる。
【０２７９】
本実施の形態において述べた電子機器は、静止画表示を行う際、低消費電力化を図ることができる。
【０２８０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２８１】
１０１    基板
１０２    基板
１０３    画素部
１０４    ゲート線側駆動回路
１０５    信号線側駆動回路
１０６    端子部
１０７    スイッチングトランジスタ
１０８    共通接続部
１０９    対向電極
１１１    ゲート線
１１２    信号線
１１３    画素
１１４    選択線
１２１    画素電極
１２２    対向電極
１２３    液晶
２００    基板
２０１    画素部
２４０    薄膜トランジスタ
２４１    ゲート電極層
２４２    酸化物半導体層
２４６    酸化物絶縁層
２４７    導電層
２６０    薄膜トランジスタ
２６１    ゲート電極層
２６７    画素電極
２９２    ゲート絶縁層
２９３    保護絶縁層
２９４    平坦化絶縁層
２９５    酸化物半導体膜
２９６    酸化物半導体層
３００    画素
３０１    ゲート線
３０２    信号線
３０３    選択線
３０４    デコーダ回路
３１２    ＮＯＲ回路
４９０    バッファ回路
４００    基板
４９１    インバータ回路
４９２    インバータ回路
４０２    ゲート絶縁層
４０３    保護絶縁層
４０４    平坦化絶縁層
４１０    薄膜トランジスタ
４９３    スイッチ
４１１    ゲート電極層
４１３    チャネル形成領域
４１６    酸化物絶縁層
４１７    導電層
４２０    薄膜トランジスタ
４２１    ゲート電極層
４２３    チャネル形成領域
４２７    画素電極
４３０    酸化物半導体膜
４３１    酸化物半導体層
４５０    窒素雰囲気
４７０    薄膜トランジスタ
４７１    ゲート電極層
４７２    酸化物半導体層
４８０    薄膜トランジスタ
４８７    画素電極
５０１    薄膜トランジスタ
５０２    薄膜トランジスタ
５０３    液晶素子
５０４    対向電極
１０００    液晶表示装置
１００１    表示パネル
１００２    記憶回路
１００３    比較回路
１００４    表示制御回路
１００５    駆動回路部
１００６    画素部
１００８    フレームメモリ
１０６Ａ    端子
１０６Ｂ    端子
１２１１    画素トランジスタ
１２６１    スイッチングトランジスタ
１６０１    薄膜トランジスタ
１６０２    液晶素子
１６０３    デコーダ回路
１６０４    シフトレジスタ回路
１７０１    筐体
１７０２    表示部
１７０３    ウインドウ型表示部
１７０４    点線部
１７０５    実線部
１７０７    領域
１７０８    領域
１８０１    期間
２４５ａ    ソース電極層
２４５ｂ    ドレイン電極層
２６５ａ    ソース電極層
２６５ｂ    ドレイン電極層
３１１Ａ    ＮＡＮＤ回路
４１４ａ    高抵抗ソース領域
４１４ｂ    高抵抗ドレイン領域
４１５ａ    ソース電極層
４１５ｂ    ドレイン電極層
４２４ａ    高抵抗ソース領域
４２４ｂ    高抵抗ドレイン領域
４２５ａ    ソース電極層
４２５ｂ    ドレイン電極層
４７５ａ    ソース電極層
４７５ｂ    ドレイン電極層
４８５ａ    ソース電極層
４８５ｂ    ドレイン電極層
９６３０    筐体
９６３１    表示部
９６３３    スピーカ
９６３５    操作キー
９６３６    接続端子
９６３８    マイクロフォン
９６７２    記録媒体読込部
９６７６    シャッターボタン
９６７７    受像部
９６８０    外部接続ポート
９６８１    ポインティングデバイス
１００７Ａ    ゲート線側駆動回路
１００７Ｂ    信号線側駆動回路
【図１】
2011141531.tif 000008
【図２】
2011141531.tif 000009
【図３】
2011141531.tif 000010
【図４】
2011141531.tif 000011
【図５】
2011141531.tif 000012
【図６】
2011141531.tif 000013
【図７】
2011141531.tif 000014
【図８】
2011141531.tif 000015
【図９】
2011141531.tif 000016
【図１０】
2011141531.tif 000017
【図１１】
2011141531.tif 000018
【図１２】
2011141531.tif 000019
【図１３】
2011141531.tif 000020
【図１４】
2011141531.tif 000021
【図１５】
2011141531.tif 000022
【図１６】
2011141531.tif 000023
【図１７】
2011141531.tif 000024
【図１８】
2011141531.tif 000025
【図１９】
2011141531.tif 000026