(57)【要約】【課題】アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制する。【解決手段】ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。【選択図】      図２
2011044602.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する電界効果トランジスタと、
前記ゲート電極の一端から引き出された第１の引き出し配線と、
前記ゲート電極の他端から引き出され、前記第１の引き出し配線と長さが異なる第２の引き出し配線と、
前記第１の引き出し配線を介して前記ゲート電極に電圧を印加する第１の端子と、
前記第２の引き出し配線を介して前記ゲート電極に電圧を印加する第２の端子と、
前記第１の端子および前記第２の端子に接続され、前記ゲート絶縁膜の破壊に用いられる電圧を供給するとともに、前記ゲート絶縁膜の破壊に伴う抵抗値の変化の読み出しに用いられる配線とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の引き出し配線と前記第２の引き出し配線は、前記ゲート電極と同一の構造であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極、前記第１の引き出し配線、前記第２の引き出し配線、前記第１の端子および前記第２の端子は、多結晶シリコン層上にシリサイド層が積層された構造であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の引き出し配線および前記第２の引き出し配線のうちのいずれか一方は、前記ゲート電極のゲート幅以上の配線長に設定されていることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する電界効果トランジスタと、
前記ゲート電極の一端から引き出された第１の引き出し配線と、
前記ゲート電極の他端から引き出された第２の引き出し配線と、
前記第１の引き出し配線を介して前記ゲート電極に電圧を印加する第１の端子と、
前記第２の引き出し配線を介して前記ゲート電極に電圧を印加する第２の端子と、
前記第１の端子に接続され、前記ゲート絶縁膜の破壊に用いられる電圧を供給する第１の配線と、
前記第２の端子に接続され、前記ゲート絶縁膜の破壊に伴う抵抗値の変化の読み出しに用いられる第２の配線とを備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、ＭＯＳトランジスタのゲート絶縁膜を破壊することで一度だけ書き込みが可能な絶縁膜破壊型半導体記憶素子に適用して好適なものである。
【背景技術】
【０００２】
近年の半導体集積回路において、ＤＲＡＭやＳＲＡＭなど冗長性を有するメモリのリダンダンシ置き換え情報や、チップ固有のＩＤ情報、あるいはアナログ回路のチューニング情報などを格納する用途として、一度だけ書き込み可能なＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリが不可欠な要素となっている。
【０００３】
このＯＴＰメモリに使用される記憶素子として、主に電気的に書き込みが可能なヒューズ素子が使用され、ゲート絶縁膜破壊型や電流溶断型などのヒューズ素子が開発されている。
【０００４】
電流溶断型とは、配線そのものに大きな電流を流し、配線を溶断させたり、配線構造を変化させたりすることで、抵抗値を変化させる方式である。一方、ゲート絶縁膜破壊型とは、ＭＯＳトランジスタのゲート絶縁膜に高電圧を印加し、絶縁破壊を生じさせることで低抵抗化を図るアンチヒューズタイプ方式である（非特許文献１）。
【０００５】
このゲート絶縁膜破壊型アンチヒューズ素子では、トランジスタのゲート絶縁膜の破壊による導電性の変化に基づいてデータが記憶される。このため、ゲート絶縁膜破壊型アンチヒューズ素子を半導体記憶装置に搭載する場合、製造工程の追加を必要としないため、安価に製造できるという特徴がある。また、半導体記憶装置、半導体論理回路あるいはアナログ回路が搭載された半導体チップ上にゲート絶縁膜破壊型アンチヒューズ素子を混載しても、これらの回路の性能劣化を招かないという利点もある。
【０００６】
絶縁膜破壊型アンチヒューズ素子にはこのような利点がある一方で、書き込み後の読み出し電流特性分布がばらつく傾向がある（非特許文献２）。
【０００７】
また、例えば、特許文献１には、アンチヒューズ素子を絶縁破壊した後の抵抗値のばらつきを抑制するために、チャネル領域から見て拡散層領域とは反対側の領域には、拡散層領域と同電位が与えられる他の電極を介することなく素子分離領域を存在させることにより、ゲート絶縁膜にかかる電界を不均一とし、拡散層領域に近くなるほど電界強度を高くして、拡散層領域に近い部分ほど絶縁破壊が生じる確率を高くする方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−５４６６２号公報
【非特許文献】
【０００９】
【非特許文献１】“Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｇａｔｅ−ＯＸ  Ａｎｔｉ−ｆｕｓｅ”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ２００４  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＰＰ．４６９−４７２
【非特許文献２】“Ａ  ６５ｎｍ  Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  ａ  Ｔｗｏ−Ｐｏｒｔ  Ａｎｔｉｆｕｓｅ  Ｃｅｌｌ  Ｉｍｐｌｅｍｅｎｔｅｄ  ｉｎ  ａ  Ｍａｔｒｉｘ  Ｓｔｒｕｃｔｕｒｅ”  ＩＥＥＥ  Ａ−ＳＳＣＣ，ＰＰ．２１２−２１５，２００７
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示された方法では、ブレークダウンスポットが生じる箇所によっては、ゲート電極に電流が分散して流れるため、シリサイドのエレクトロマイグレーションが十分に行われない場合があり、書き込み後の読み出し電流特性分布がばらつく傾向があるという問題があった。
【００１１】
本発明の目的は、アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する電界効果トランジスタと、前記ゲート電極の一端から引き出された第１の引き出し配線と、前記ゲート電極の他端から引き出され、前記第１の引き出し配線と長さが異なる第２の引き出し配線と、前記第１の引き出し配線を介して前記ゲート電極に電圧を印加する第１の端子と、前記第２の引き出し配線を介して前記ゲート電極に電圧を印加する第２の端子と、前記第１の端子および前記第２の端子に接続され、前記ゲート絶縁膜の破壊に用いられる電圧を供給するとともに、前記ゲート絶縁膜の破壊に伴う抵抗値の変化の読み出しに用いられる配線とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１３】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する電界効果トランジスタと、前記ゲート電極の一端から引き出された第１の引き出し配線と、前記ゲート電極の他端から引き出された第２の引き出し配線と、前記第１の引き出し配線を介して前記ゲート電極に電圧を印加する第１の端子と、前記第２の引き出し配線を介して前記ゲート電極に電圧を印加する第２の端子と、前記第１の端子に接続され、前記ゲート絶縁膜の破壊に用いられる電圧を供給する第１の配線と、前記第２の端子に接続され、前記ゲート絶縁膜の破壊に伴う抵抗値の変化の読み出しに用いられる第２の配線とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【００１４】
本発明によれば、アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のアンチヒューズ素子の概略構成を示す平面図。
【図３】図３は、図１のアンチヒューズ素子の概略構成を示す断面図。
【図４】図４は、図１のアンチヒューズ素子のブレイクダウンスポットの発生点の一例を示す平面図。
【図５】図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置に適用されるアンチヒューズ素子が用いられるメモリセルの概略構成を示す回路図。
【図６】図６は、図５のアンチヒューズ素子の概略構成を示す平面図。
【図７】図７は、図６のアンチヒューズ素子のブレイクダウンスポットの発生点の一例を示す平面図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２および入出力回路３が主として設けられている。ここで、メモリセルアレイ１には、複数のメモリセル１１が設けられ、メモリセル１１はマトリックス状に配置されている。なお、図１の例では、４×４＝１６ビット分のメモリセル１１を配置した場合を示したが、本発明はこれに限定されるものではない。
【００１８】
そして、行をなす複数のメモリセル１１には、それぞれ一対の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞と読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞が接続されている。同様に、列をなす複数のメモリセル１１には、それぞれ一対の書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞と読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続されている。ここで、上述した信号線名に付けられた「ｐ」又は「ｎ」の添字は、それぞれ信号線の論理が「正論理」であるか「負論理」であるかを示している。
【００１９】
ここで、メモリセル１１には、アンチヒューズ素子１２、書き込みトランジスタ１３、読み出しトランジスタ１４、書き込み制御トランジスタ１５および読み出しバリアトランジスタ１６が設けられている。ここで、アンチヒューズ素子１２には、電界効果トランジスタが設けられ、この電界効果トランジスタのゲート絶縁膜の破壊による導電性の変化に基づいてデータが記憶される。なお、この電界効果トランジスタのゲート電極は、多結晶シリコン層上にシリサイド層が積層された構造を用いることができる。
【００２０】
このアンチヒューズ素子１２の一端は、電界効果トランジスタのソースとドレインに接続され、このアンチヒューズ素子１２の他端は、電界効果トランジスタのゲートに接続されている。また、書き込みトランジスタ１３と書き込み制御トランジスタ１５とは互いに直列に接続され、読み出しトランジスタ１４と読み出しバリアトランジスタ１６とは互いに直列に接続されている。
【００２１】
そして、アンチヒューズ素子１２の一端は、メモリセル電源ＶＢＰに接続されている。アンチヒューズ素子１２の他端は、書き込み制御トランジスタ１５を介して書き込みトランジスタ１３のドレインに接続されるとともに、読み出しバリアトランジスタ１６を介して読み出しトランジスタ１４のドレインに接続されている。書き込みトランジスタ１３のゲートには、行をなすメモリセル１１ごとに書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞が接続されている。書き込み制御トランジスタ１５のゲートには、書き込み制御信号ＷＥｐが入力され、そのソースには、列をなすメモリセル１１ごとに書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞が接続されている。また、読み出しトランジスタ１４のゲートには、行をなすメモリセル１１ごとに読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞が接続されている。読み出しバリアトランジスタ１６のゲート端子には、電源ＶＤＤが接続され、そのソース端子には、列をなすメモリセル１１ごとに読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続されている。
【００２２】
ロウデコーダ２には、行をなすメモリセル１１ごとにワード線駆動回路２１が設けられている。ここで、各ワード線駆動回路２１は、行アドレス信号線ＡＤＬに接続されている。そして、各ワード線駆動回路２１は、行アドレス信号線ＡＤＬを介して行アドレス信号ＡＤを受け、任意の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞および読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を選択的に駆動することができる。
【００２３】
そして、ワード線駆動回路２１には、行選択論理回路２２、書き込みワード線駆動回路２３および読み出しワード線駆動回路２４が設けられている。ここで、行選択論理回路２２および書き込みワード線駆動回路２３にはＡＮＤ回路が設けられ、読み出しワード線駆動回路２４にはＸＯＲ回路が設けられている。そして、行選択論理回路２２には行アドレス信号ＡＤが入力される。書き込みワード線駆動回路２３および読み出しワード線駆動回路２４には行選択論理回路２２の出力と書き込み動作制御信号ＷＥｐが入力される。
【００２４】
入出力回路３には、列をなすメモリセル１１ごとにデータ入出力バッファ３１が設けられている。ここで、データ入出力バッファ３１は、その外部から与えられる書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞を受け付け、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動することができる。また、データ入出力バッファ３１は、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を介して読み出された読み出し信号を増幅し、その増幅した読み出し信号ＤＯｐ＜０＞〜ＤＯｐ＜３＞を出力することができる。
【００２５】
そして、データ入出力バッファ３１には、書き込みビット線駆動回路３２、ライトディスターブ保護回路３３および読み出しセンスアンプ３４が設けられている。ここで、書き込みビット線駆動回路３２にはインバータが設けられている。そして、書き込みビット線駆動回路３２は、書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞に基づいて書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動することができる。ライトディスターブ保護回路３３には電界効果トランジスタが設けられている。そして、その電界効果トランジスタのソースは電源電位ＶＤＤに接続され、ドレインは読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続されている。また、ゲートは負論理の書き込み制御信号ＷＥｎが入力される。ここで、書き込み制御信号ＷＥｎは、書き込み制御信号ＷＥｐをインバータ４にて反転させて生成することができる。
【００２６】
読み出しセンスアンプ３４には差動増幅器が設けられている。そして、読み出しセンスアンプ３４のプラス端子には、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続され、読み出しセンスアンプ３４のマイナス端子には、参照電位ＶＳＡＲＥＦが印加されている。なお、読み出しセンスアンプ３４は、差動増幅器の他、初期化トランジスタやラッチ回路などの要素から構成されるものであってもよい。
【００２７】
そして、アンチヒューズ素子１２への書き込み動作および読み出し動作は次のような手順により行われる。
書き込み動作において、書き込み制御信号ＷＥｐがロウレベル電位からハイレベル電位に移行され、ロウデコーダ２、インバータ４におよび書き込み制御トランジスタ１５のゲートに入力される。また、メモリセル電源ＶＢＰの電位が６Ｖ程度の高電圧に設定される。また、選択セルを含む列の書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞がロウレベル電位からハイレベル電位に移行され、その書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞が書き込みビット線駆動回路３２にて反転されることで、選択列の書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞がロウレベル電位に設定される。
【００２８】
なお、ロウレベル電位は、接地電位（０Ｖ）に設定し、ハイレベル電位は電源電位ＶＤＤ（例えば、３Ｖ）に設定することができる。そして、書き込み制御信号ＷＥｐがハイレベル電位になると、書き込み制御トランジスタ１５がオンする。また、書き込み制御信号ＷＥｐがインバータ４に入力されると、書き込み制御信号ＷＥｐが反転されることで、書き込み制御信号ＷＥｎがロウレベル電位になる。そして、書き込み制御信号ＷＥｎがロウレベル電位になると、ライトディスターブ保護回路３３の電界効果トランジスタがオンし、全ての読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞の電位が電源電位ＶＤＤに設定されることで、非選択セルに対する誤書き込みが防止される。
【００２９】
そして、行アドレス信号ＡＤがロウデコーダ２に入力されると、行選択論理回路２２にて行選択が行われ、選択セルを含む行に対応した行選択論理回路２２の出力がハイレベル電位になる。そして、書き込み制御信号ＷＥｐがハイレベル電位の状態で、行選択論理回路２２の出力がハイレベル電位になると、選択行に対応した書き込みワード線駆動回路２３の出力がハイレベル電位になり、選択行の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞の電位がハイレベル電位になる。
【００３０】
そして、選択行の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞の電位がハイレベル電位になると、選択セルを含む行に配置された書き込みトランジスタ１３がオンし、アンチヒューズ素子１２の他端が書き込み制御トランジスタ１５および書き込みトランジスタ１３を介して選択列の書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞に接続されることで、アンチヒューズ素子１２のゲート絶縁膜の両端電極に６Ｖ程度の高電圧が印加される。そして、アンチヒューズ素子１２のゲート絶縁膜の両端電極に高電圧が印加された状態が保持されると、そのゲート絶縁膜が局所的にブレークダウンし、そこに弱い電流経路を構成する微小なブレイクダウンスポットが形成される。さらに、アンチヒューズ素子１２のゲート絶縁膜の両端電極に高電圧を印加し続けながら、２ｍＡ程度の比較的大きな電流を流すと、シリサイドのマイグレーションが生じ、比較的低抵抗の導通経路が形成される。これにより、選択セルのアンチヒューズ素子１２のゲート絶縁膜が破壊され、そのアンチヒューズ素子１２の抵抗値が低抵抗化されることで、選択セルの１ビット分の情報が書き込まれる。
【００３１】
一方、読み出し動作では、書き込み制御信号ＷＥｐがハイレベル電位からロウレベル電位に移行され、ロウデコーダ２、インバータ４におよび書き込み制御トランジスタ１５のゲートに入力される。また、メモリセル電源ＶＢＰの電位がアンチヒューズ素子１２を破壊しない程度の低電圧（例えば、１Ｖ程度）に設定される。
【００３２】
そして、書き込み制御信号ＷＥｐがロウレベル電位になると、書き込み制御トランジスタ１５がオフする。また、書き込み制御信号ＷＥｐがインバータ４に入力されると、書き込み制御信号ＷＥｐが反転されることで、書き込み制御信号ＷＥｎがハイレベル電位になる。そして、書き込み制御信号ＷＥｎがハイレベル電位になると、ライトディスターブ保護回路３３の電界効果トランジスタがオフし、全ての読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞の電位が電源電位ＶＤＤと遮断される。
【００３３】
そして、行アドレス信号ＡＤがロウデコーダ２に入力されると、行選択論理回路２２にて行選択が行われ、選択セルを含む行に対応した行選択論理回路２２の出力がハイレベル電位になる。そして、書き込み制御信号ＷＥｐがロウレベル電位の状態で、行選択論理回路２２の出力がハイレベル電位になると、選択行に対応した読み出しワード線駆動回路２４の出力がハイレベル電位になり、選択行の読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞の電位がハイレベル電位になる。
【００３４】
そして、選択行の読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞の電位がハイレベル電位になると、選択セルを含む行に配置された読み出しトランジスタ１４がオンし、アンチヒューズ素子１２の他端が読み出しバリアトランジスタ１６および読み出しトランジスタ１４を介して選択列の読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続されることで、選択セルから読み出された電圧が読み出しセンスアンプ３４に印加される。
【００３５】
そして、読み出しセンスアンプ３４において、選択セルから読み出された電圧が参照電位ＶＳＡＲＥＦと比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが‘０’であるか‘１’であるかが判定される。
【００３６】
図２は、図１のアンチヒューズ素子の概略構成を示す平面図、図３は、図１のアンチヒューズ素子の概略構成を示す断面図である。
図２において、図１のアンチヒューズ素子１２には、電界効果トランジスタ２０１が設けられている。ここで、この電界効果トランジスタ２０１では、図３に示すように、半導体基板３０８上にゲート絶縁膜３０１を介してゲート電極３０２が形成されている。なお、半導体基板３０８の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅまたはＧａＩｎＡｓＰなどを用いることができる。ゲート絶縁膜３０１の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極３０２の材料は、例えば、多結晶シリコンを用いることができる。
【００３７】
また、半導体基板３０８には、Ｎウェル３０４が形成され、Ｎウェル３０４には素子分離領域３０５が形成されている。そして、素子分離領域３０５で分離された素子領域には、ゲート電極３０２の両側に配置されるようにして不純物拡散層３０７が形成されている。そして、不純物拡散層３０７上には、図１のメモリセル電源ＶＢＰの電圧を不純物拡散層３０７に印加するコンタクト２０６が形成されている。また、ゲート電極３０２の側壁にサイドウォール３０９が形成され、サイドウォール３０９下の半導体基板３０８にはＬＤＤ層３０６が形成されている。なお、サイドウォール３０９の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、ゲート電極３０２上にはシリサイド層３０３ａが形成されるとともに、不純物拡散層３０７上にはシリサイド層３０３ｂが形成されている。なお、シリサイド層３０３ａ、３０３ｂは、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属シリサイドにより構成することができる。
【００３８】
また、ゲート電極３０２の一端からは引き出し配線２０４が引き出され、端子２０２に接続されている。また、ゲート電極３０２の他端からは引き出し配線２０５が引き出され、端子２０３に接続されている。なお、引き出し配線２０４、２０５および端子２０２、２０３は、ゲート電極３０２と同一の構造を用いることができ、例えば、多結晶シリコン層上にシリサイド層が積層された構造を用いることができる。
【００３９】
そして、端子２０２、２０３は、コンタクト２０８、２０９をそれぞれ介して配線２０７に接続されている。なお、配線２０７は、ＡｌまたはＣｕなどの金属にて構成することができる。そして、配線２０７は、図１の書き込み制御トランジスタ１５を介して書き込みトランジスタ１３のドレインに接続されるとともに、読み出しバリアトランジスタ１６を介して読み出しトランジスタ１４のドレインに接続されている。
【００４０】
ここで、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定され、引き出し配線２０５の長さＬ１は引き出し配線２０４の長さＬ２よりも長くすることができる。この場合、引き出し配線２０５の長さＬ１は、ゲート電極３０２のゲート幅以上の配線長に設定することが好ましい。
【００４１】
そして、図１のアンチヒューズ素子１２に書き込みが行われる場合、メモリセル電源ＶＢＰからシリサイド層３０３ｂを介して不純物拡散層３０７に高電圧が印加され、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞からシリサイド層３０３ａを介してゲート電極３０２に低電圧が印加される。なお、アンチヒューズ素子１２の書き込み時にはＮウェル３０４にも高電圧が印加される。この時に不純物拡散層３０７とゲート電極３０２との間に与えられる電位差は、ゲート絶縁膜３０１が破壊されるのに十分な電圧、例えば、６Ｖ程度とすることができる。
【００４２】
そして、不純物拡散層３０７とゲート電極３０２との間にゲート絶縁膜３０１が破壊されるのに十分な電圧が印加されると、ゲート絶縁膜３０１下にチャネル領域が形成された後、ゲート絶縁膜３０１の一部が破壊し、図４に示すように、ブレイクダウンスポット４０１がゲート絶縁膜３０１に形成される。
【００４３】
そして、ブレイクダウンスポット４０１がゲート絶縁膜３０１に形成されると、ブレイクダウンスポット４０１を介してゲート電極３０２に電流が流れ、その電流により生じた熱によってシリサイド層３０３ａの一部が溶解する。この溶解によって、シリサイド層３０３ａを構成する金属元素は、エレクトロマイグレーション現象によりゲート電極３０２およびブレイクダウンスポット４０１を介してシリサイド層３０３ｂへ到達し、シリサイド層３０３ａ、３０３ｂ間に比較的低抵抗の導通経路が形成される。
【００４４】
ここで、引き出し配線２０５の長さＬ１を引き出し配線２０４の長さＬ２よりも長くすることにより、ブレイクダウンスポット４０１がゲート電極３０２の真ん中付近に発生した場合においても、引き出し配線２０４の方向に電流を集中して流すことができ、ゲート電極３０２に沿って電流が分散して流れるのを抑制することができる。このため、シリサイド層３０３ａのエレクトロマイグレーションを十分に行わせることができ、書き込み後の読み出し電流特性分布のばらつきを抑制することが可能となる。
【００４５】
（第２実施形態）
【００４６】
図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置に適用されるアンチヒューズ素子が用いられるメモリセルの概略構成を示す回路図である。
図５において、このメモリセル５１には、図１のアンチヒューズ素子１２の代わりにアンチヒューズ素子５２が設けられている。ここで、図１のアンチヒューズ素子１２では外部端子が２つ設けられていたが、図５のアンチヒューズ素子５２では外部端子が３つ設けられている。ここで、アンチヒューズ素子５２には、電界効果トランジスタが設けられ、この電界効果トランジスタのゲート絶縁膜の破壊による導電性の変化に基づいてデータが記憶される。なお、この電界効果トランジスタのゲート電極は、多結晶シリコン層上にシリサイド層が積層された構造を用いることができる。
【００４７】
そして、このアンチヒューズ素子５２の第１の外部端子は、電界効果トランジスタのソースとドレインに接続され、このアンチヒューズ素子５２の第２の外部端子は、電界効果トランジスタのゲートの一端に接続され、このアンチヒューズ素子５２の第３の外部端子は、電界効果トランジスタのゲートの他端に接続されている。
【００４８】
そして、アンチヒューズ素子５２の第１の外部端子は、メモリセル電源ＶＢＰに接続されている。アンチヒューズ素子５２の第２の外部端子は、書き込み制御トランジスタ１５を介して書き込みトランジスタ１３のドレインに接続されている。アンチヒューズ素子５２の第３の外部端子は、読み出しバリアトランジスタ１６を介して読み出しトランジスタ１４のドレインに接続されている。
【００４９】
図６は、図５のアンチヒューズ素子の概略構成を示す平面図である。
図６において、図１のアンチヒューズ素子１２には、電界効果トランジスタ５０１が設けられている。ここで、この電界効果トランジスタ５０１では、半導体基板上にゲート絶縁膜を介してゲート電極６０２が形成されている。そして、ゲート電極６０２の両側には不純物拡散層６０７が形成されている。そして、不純物拡散層６０７上には、図６のメモリセル電源ＶＢＰの電圧を不純物拡散層６０７に印加するコンタクト５０６が形成されている。
【００５０】
また、ゲート電極６０２の一端からは引き出し配線５０４が引き出され、端子５０２に接続されている。また、ゲート電極６０２の他端からは引き出し配線５０５が引き出され、端子５０３に接続されている。なお、引き出し配線５０４、５０５および端子５０２、５０３は、ゲート電極６０２と同一の構造を用いることができ、例えば、多結晶シリコン層上にシリサイド層が積層された構造を用いることができる。
【００５１】
そして、端子５０２はコンタクト５０９を介して配線５０７に接続され、端子５０３はコンタクト５１０を介して配線５０８に接続されている。なお、配線５０７、５０８は、ＡｌまたはＣｕなどの金属にて構成することができる。そして、配線５０７は、図５の書き込み制御トランジスタ１５を介して書き込みトランジスタ１３のドレインに接続されている。また、配線５０８は、読み出しバリアトランジスタ１６を介して読み出しトランジスタ１４のドレインに接続されている。ここで、引き出し配線５０４の長さＬ１２は、引き出し配線５０５の長さＬ１１と異なるように設定してもよいし、同一になるように設定してもよい。
【００５２】
そして、図５のアンチヒューズ素子５２に書き込みが行われる場合、メモリセル電源ＶＢＰから不純物拡散層６０７に高電圧が印加され、書き込みビット線ＢＬＷからゲート電極６０２の一端に低電圧が印加される。この時に不純物拡散層６０７とゲート電極６０２の一端との間に与えられる電位差は、ゲート絶縁膜が破壊されるのに十分な電圧、例えば、６．２Ｖとすることができる。
【００５３】
そして、不純物拡散層６０７とゲート電極６０２の一端との間にゲート絶縁膜が破壊されるのに十分な電圧が印加されると、ゲート絶縁膜の一部が破壊し、図７に示すように、ブレイクダウンスポット７０１がゲート絶縁膜に形成される。そして、ブレイクダウンスポット７０１がゲート絶縁膜に形成されると、ブレイクダウンスポット７０１を介してゲート電極６０２に電流が流れ、電流経路Ｒ１が形成される。
【００５４】
一方、図５のアンチヒューズ素子５２から読み出しが行われる場合、メモリセル電源ＶＢＰから不純物拡散層６０７にゲート絶縁膜が破壊されない程度の低電圧が印加される。そして、アンチヒューズ素子５２のゲート絶縁膜の破壊状況に応じて電流経路Ｒ２を介して読み出しビット線ＢＬＲに電流が流れ、その時に得られる読み出し電流の大きさの違いにより、アンチヒューズ素子５２に記憶されたデータが‘０’であるか‘１’であるかが判定される。
【００５５】
ここで、ゲート電極６０２の一端からデータを書き込み、ゲート電極６０２の他端からデータを読み出すことにより、読み出し時の電流経路Ｒ２を書き込み時の電流経路Ｒ１と異ならせることができる。このため、書き込み時に生じる金属シリサイドのエレクトロマイグレーションが不安定だった場合においても、安定した読み出し特性を実現することができ、書き込み後の読み出し電流特性分布のばらつきを抑制することが可能となる。
【符号の説明】
【００５６】
１  メモリセルアレイ、２  ロウデコーダ、３  入出力回路、４  インバータ、１１、５１  メモリセル、１２、５２  アンチヒューズ素子、１３  書き込みトランジスタ、１４  読み出しトランジスタ、１５  書き込み制御トランジスタ、１６  読み出しバリアトランジスタ、２１  ワード線駆動回路、２２  行選択論理回路、２３  書き込みワード線駆動回路、２４  読み出しワード線駆動回路、３１  データ入出力バッファ、３２  書き込みビット線駆動回路、３３  ライトディスターブ保護回路、３４  読み出しセンスアンプ、２０１、５０１  電界効果トランジスタ、２０２、２０３、５０２、５０３  端子、２０４、２０５、５０４、５０５  引き出し配線、２０６、２０８、２０９、５０６、５０９、５１０  コンタクト、２０７、５０７、５０８  配線、３０１  ゲート絶縁膜、３０２、６０２  ゲート電極、３０３ａ、３０３ｂ  シリサイド層、３０４  Ｎウェル、３０５  素子分離領域、３０６  ＬＤＤ層、３０７、６０７  不純物拡散層、３０８  半導体基板、３０９  サイドウォール、４０１、７０１  ブレイクダウンスポット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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