(57)【要約】【課題】メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。【解決手段】複数の制約条件から１つの制約条件を選択するステップと、その１つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム３−１〜３−４によりメインメモリセルアレイ２を救済するステップとを備えている。このとき、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。【選択図】図６
2011081854.tif 000002
【特許請求の範囲】
【請求項１】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出するステップと、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から１つの制約条件を選択するステップと、
前記位置と前記１つの制約条件とに基づいて複数の救済方法を算出するステップと、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済するステップとを具備し、
前記複数の救済方法の各々は、前記１つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置製造方法。
【請求項２】
請求項１において、
前記複数の半導体チップを複数のパッケージ製品にそれぞれパッケージングするステップと、
前記複数のパッケージ製品のうちのテスト対象パッケージ製品にテスト信号を出力することにより、前記テスト対象パッケージ製品からアウト信号を受信するステップと、
前記アウト信号に基づいて前記テスト対象パッケージ製品をテストするステップとを具備し、
前記アウト信号が第１制約条件に対応するときに前記テスト対象パッケージ製品に実施される第１テストは、前記アウト信号が第２制約条件に対応するときに前記テスト対象パッケージ製品に実施される第２テストと異なる
半導体装置製造方法。
【請求項３】
請求項１または請求項２のいずれかにおいて、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第１制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第２制約条件が前記複数の制約条件から選択される
半導体装置製造方法。
【請求項４】
請求項１〜請求項３のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項５】
請求項４において、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項６】
請求項１〜請求項５のいずれかにおいて、
前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力するステップと、
前記複数の制約条件のうちの前記セット信号に対応する前記１つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信するステップ
とをさらに具備する半導体装置製造方法。
【請求項７】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出する不良セル検出部と、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から１つの制約条件を選択する救済情報分析部と、
前記位置と前記１つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部と、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済する救済解選択部とを具備し、
前記複数の救済方法の各々は、前記１つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
テスタ。
【請求項８】
請求項７において、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第１制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第２制約条件が前記複数の制約条件から選択される
テスタ。
【請求項９】
請求項７または請求項８のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項１０】
請求項７〜請求項９のいずれかにおいて、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項１１】
請求項７〜請求項１０のいずれかにおいて、
前記組み合わせ演算部は、前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力することにより、前記複数の制約条件のうちの前記セット信号に対応する前記１つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信する
テスタ。
【請求項１２】
複数のメインメモリセルから形成されるメインメモリセルアレイと、
複数のスペアメモリセルから形成される複数のスペアメモリセルアレイと、
前記複数のメインメモリセルから１つのセルを選択するデコーダーと、
複数の制約条件を記憶する救済モード記憶回路とを具備し、
前記救済モード記憶回路は、さらに、本半導体装置に入力されたセット信号に基づいて前記複数の制約条件から選択された１つの制約条件を示す制約条件信号を出力し、
前記デコーダーは、本半導体装置に入力される救済信号に基づいて、前記複数のメインセルのうちの不良セルの代わりに前記複数のスペアセルのいずれかを選択し、
前記複数の制約条件は、前記複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置。
【請求項１３】
請求項１２において、
本半導体装置にテスト信号が入力されたときに、前記１つの制約条件に対応するアウト信号を出力する救済モード読出回路
をさらに具備する半導体装置。
【請求項１４】
請求項１２または請求項１３のいずれかにおいて、
前記救済モード記憶回路は、複数のフューズを備え、前記セット信号により前記複数のフューズのうちの所定のフューズが切断されることにより、前記制約条件信号を出力する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造方法および半導体装置に関し、特に、スペアセルを用いてメインセルの不良セルを救済する半導体装置製造方法および半導体装置に関する。
【背景技術】
【０００２】
単体メモリ、及びメモリを混載したシステムＬＳＩでは、メインのメモリセルとは別に、スペアのメモリセルを配置することが一般的であり、そのメインのメモリセルに動作不良が生じた場合、その動作不良のメモリセルをスペアのメモリセルで救済し、外見上、全てのメモリセルが正常動作しているように見せ、良品としている。
【０００３】
図１は、公知の半導体チップを示している。その半導体チップ１０１は、８×８のアレイでＸアドレスおよびＹアドレスが、それぞれ０から７まで存在し、Ｘアドレスを救済するスペアロウを４本、Ｙアドレスを救済するスペアカラムを４本有する例である。
【０００４】
すなわち、半導体チップ１０１は、メインメモリセルアレイ１０２と複数のスペアカラム１０３−１〜１０３−４と複数のスペアロウ１０４−１〜１０４−４とを備えている。メインメモリセルアレイ１０２は、複数のセル１０５−（０，０）〜１０５−（７，７）を備えている。複数のセル１０５−（０，０）〜１０５−（７，７）は、複数のＹアドレスと複数のＸアドレスとに対応している。すなわち、複数のセル１０５−（０，０）〜１０５−（７，７）のうちの各セル１０５−（ｘ，ｙ）は、その複数のＹアドレスのうちの１つのＹアドレスｙに対応し、その複数のＸアドレスのうちの１つのＸアドレスｘに対応している。複数のスペアカラム１０３−１〜１０３−４は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のＸアドレスに対応している。複数のスペアロウ１０４−１〜１０４−４は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のＹアドレスに対応している。
【０００５】
図２は、このスペアセルによるメインセルの救済を行う流れを示している。その救済は、テスタとトリマーとにより実行される。その救済には、救済を行う専用テスト工程を専用に設けることが普通である。そのテスタは、その専用テスト工程を実行し、すなわち、プローバーを用いて動作不良のメインセルを検出し、そのメインセルの救済に使用するスペアセルの組み合わせ演算を行う（ステップＳ１０１）。このとき、スペアセルを使用しても救済することができない半導体チップは、不良となる。そのトリマーは、その結果として得られる救済の組み合わせをトリミング（レーザＦｕｓｅの切断）等でデバイスに反映させる（ステップＳ１０２）。
【０００６】
図３は、不良セルを検出する不良検出フローを示している。そのテスタは、Ｙアドレスを１つずつインクリメントし、Ｙアドレスが最上位アドレスである７に達した場合、Ｘアドレスを１つインクリメントし、Ｙアドレスを０にするというように動作させ、８×８の全アレイに対してテストを行う。個々のメモリセルに対しテストを行い、良品セル／不良セルを判定、その結果をテスタのフェイルメモリへ書き込む。
【０００７】
すなわち、そのテスタは、まず、Ｘアドレスに０を代入し（ステップＳ１１１）、Ｙアドレスに０を代入する（ステップＳ１１２）。そのテスタは、半導体チップ１０１から出力される信号に基づいて、そのＸアドレスとＹアドレスとに対応するセルが不良セルであるどうかを判別する（ステップＳ１１３）。そのテスタは、そのセルが不良セルであるときに（ステップＳ１１３、ＹＥＳ）、そのテスタが備えるフェイルメモリにそのＸアドレスとＹアドレスとの組を書き込む（ステップＳ１１４）。
【０００８】
そのテスタは、そのセルが良品セルであるときに（ステップＳ１１３、ＮＯ）、または、ステップＳ１１４が終了した後に、そのＹアドレスが７であるかどうか判別する（ステップＳ１１５）。そのテスタは、そのＹアドレスが７でないときに（ステップＳ１１５、ＮＯ）、そのＹアドレスに１を加算した値をそのＹアドレスに代入し（ステップＳ１１６）、ステップＳ１１３〜Ｓ１１５の処理を再度実行する。
【０００９】
そのテスタは、そのＹアドレスが７であるときに（ステップＳ１１５、ＹＥＳ）、そのＸアドレスに１を加算した値をそのＸアドレスに代入し（ステップＳ１１７）、そのＸアドレスが７より大きいかどうかを判別する（ステップＳ１１８）。そのテスタは、そのＸアドレスが７より大きくないときに（ステップＳ１１８、ＮＯ）、ステップＳ１１２〜Ｓ１１７の処理を再度実行する。なお、テストパターンによってはアドレッシングが変更される場合がある。
【００１０】
そのテスタは、これらの情報（図２のフローの結果、図３のフローの結果）と、スペアセルの救済方式（各スペアセルが、メインセルのどこの領域を救済できるかという制約）から、救済に使用する最適なスペアセルの組み合わせを求める。すなわち、そのテスタは、図４に示されているように、まず、検出された不良セルの個数が、予め登録されている救済可能ビット数の範囲か否かを救済可否判定する（ステップＳ１２１）。そのテスタは、不良セルの個数がその救済可能ビット数以下であるときに、規則性のある不良セルを塊で救済することができるか否かを救済可否判定する（ステップＳ１２２）。そのテスタは、不良セルを塊で救済することができるときに、残るランダム性不良に対して、総当たりの考え方で、スペアセルの使用本数が最も少なくなるように救済の組み合わせ（救済解）を求める（ステップＳ１２３）。そのテスタは、不良セルの個数がその救済可能ビット数より大きいときに、または、規則性のある不良セルを塊で救済することができないときに、または、ランダム性不良を救済する組み合わせがないときに、救済不可能であると判別する。以上のように救済解を求めるが、ステップＳ１２３で総当たりの考え方をするため、組み合わせが多い場合、テスト時間が長くなることがある。
【００１１】
特開２００１−３０８１５１号公報には、製造工程での生産情報やテスト工程でのテスト結果を活用して、半導体装置のテストをより効率的に行い得る半導体装置のテスト方式が開示されている。その半導体装置のテスト方式は、ウェハ状態にてチップ単位でテストを行う半導体装置のテスト方式において、テストの結果を格納しておく生産情報テーブルを備え、チップ毎のテストに際して、前記生産情報テーブルに格納してあるそれまでのテスト結果を参照して一部の処理を省略するか若しくは特定の処理を優先して行うことを特徴としている。
【００１２】
特開２００２−１３３８９７号公報には、不良解析のアルゴリズムを容易に変更可能で、テスト効率の高い半導体測定システムが開示されている。その半導体測定装置は、内蔵するメモリセルアレイを自己診断できる機能と、自己診断したメモリセルアレイの不良セル情報を記憶する不良セル記憶手段を有する半導体装置をテストするための半導体測定装置であって、半導体装置と半導体測定装置を電気的に接続する半導体測定用治具に、上記不良セル記憶手段の不良セル情報に基づいてメモリセルの救済解析を行う不良救済解析手段を設けたことを特徴としている。
【００１３】
特開平１０−１０７０９６号公報には、ビットマスク処理回数と格納可能最大個数とを比較して救済可否判定処理を行うことにより、救済可否判定処理を短時間で行う半導体試験方法が開示されている。その半導体試験方法は、フェイル情報及び前記フェイル情報のアドレスに基づいて、前記フェイル情報がフェイルであるフェイルアドレスについて行方向及び列方向の両ラインで前記フェイルを消去するビットマスク処理手順と、行スペア数と列スペア数との加算値を救済可能処理回数とし、前記ビットマスク処理手順により実行したビットマスク処理回数と前記救済可能処理回数とを比較し、前記ビットマスク処理回数が前記救済可能処理回数を超えたときに救済不可と判定する救済可否判定手順とを備えている。
【００１４】
特開平１１−１１１８５１号公報には、ビットフェイルの救済可否判定処理に要する時間を短くできるリダンダンシ処理装置が開示されている。そのリダンダンシ処理装置は、複数の冗長回路を有する冗長回路付ＩＣの不良個所を、前記冗長回路と置き換えることにより救済することが可能であるか否かを判定する救済可否判定処理を行うための、リダンダンシ処理装置において、救済可能な前記不良個所の配置パターンと、この配置パターンに対応する前記冗長回路の組み合わせとしての救済解とを、予め登録し、前記救済可否判定処理においては、前記登録した配置パターンから実際に発生した不良個所の配置パターンと同一のものを検索して、その同一配置パターンに対応する前記登録した救済解を用いて前記救済可否判定処理を行うための、救済処理用データベースを、格納するデータベース格納手段を、備えることを特徴としている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−３０８１５１号公報
【特許文献２】特開２００２−１３３８９７号公報
【特許文献３】特開平１０−１０７０９６号公報
【特許文献４】特開平１１−１１１８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
スペアセルの使用状況（スペアロウ、スペアカラムの使用本数や、救済元のメインセルの領域情報等）は、製品を生産する中で変化するものと考えられる。例えば、生産初期のプロセスが成熟していない状況と、ある程度の年月を経てプロセスが成熟した状況では、前者のほうがスペアセルの使用本数が多く、後者のほうがスペアセルの使用本数が少ないと考えられる。一方で、スペアセルの救済方式（各スペアセルが、メインセルのどこの領域を救済できるかという制約）は、スペアセルの使用状況にかかわらず、１つの方式で固定されている。以上のような状況では、スペアセルの救済解を演算する際、必要以上の時間を要してしまうことがある。
【００１７】
本発明の目的は、メインセルアレイをスペアセルで救済する時間を低減する半導体装置製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による半導体装置製造方法は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ（１）（３０）が備えている複数のメインメモリセル（１７−（０，０）〜１７−（７，７））のうちの複数の不良セルが配置される位置を検出するステップと、テスト対象半導体チップ（１）（３０）に関する救済情報に基づいて複数の制約条件から１つの制約条件を選択するステップと、その位置とその１つの制約条件とに基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ（１）（３０）が備えている複数のスペアメモリセルアレイ（３−１〜３−４）によりその複数の不良セルを救済するステップとを備えている。その複数の救済方法の各々は、その１つの制約条件が満足するようにその複数のスペアメモリセルアレイ（３−１〜３−４）をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【００２０】
本発明によるテスタ（２０）は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ（１）（３０）が備えている複数のメインメモリセル（１７−（０，０）〜１７−（７，７））のうちの複数の不良セルが配置される位置を検出する不良セル検出部（２３）と、テスト対象半導体チップ（１）（３０）に関する救済情報に基づいて複数の制約条件から１つの制約条件を選択する救済情報分析部（２４）と、その位置とその１つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部（２６）と、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ（１）（３０）が備えているスペアメモリセルアレイ（３−１〜３−４）によりその複数の不良セルを救済する救済解選択部（２７）とを備えている。その複数の救済方法の各々は、その１つの制約条件が満足するようにその複数のスペアメモリセルアレイ（３−１〜３−４）をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このようなテスタ（２０）は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このようなテスタ（２０）は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【００２１】
本発明による半導体装置は、複数のメインメモリセル（１７−（０，０）〜１７−（７，７））から形成されるメインメモリセルアレイ（２）と、複数のスペアメモリセルから形成される複数のスペアメモリセルアレイ（３−１〜３−４）と、複数のメインメモリセル（１７−（０，０）〜１７−（７，７））から１つのセルを選択するデコーダー（６）と、複数の制約条件を記憶する救済モード記憶回路（１０）（３２）とを備えている。救済モード記憶回路（１０）（３２）は、さらに、本半導体装置に入力されたセット信号（１４）に基づいてその複数の制約条件から選択された１つの制約条件を示している制約条件信号を出力する。デコーダー（６）は、本半導体装置に入力される救済信号に基づいて、その複数のメインセルのうちの不良セルの代わりにその複数のスペアセルのいずれかを選択する。その複数の制約条件は、その複数の制約条件のうちの第１制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第１制約条件と異なる第２制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置を検査するテスタ（２０）は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を容易に選択することができる。その結果、そのテスタ（２０）は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【発明の効果】
【００２２】
本発明による半導体装置製造方法および半導体装置は、メインメモリセルアレイの不良セルをスペアセルアレイで救済する複数の救済方法を算出する時間を短縮することができ、その結果、テストの時間を短縮することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、公知の半導体装置を示すブロック図である。
【図２】図２は、公知のテストフローを示すフローチャートである。
【図３】図３は、公知の不良検出フローを示すフローチャートである。
【図４】図４は、最適なスペアセルの組み合わせを求めるアルゴリズムを示すフローチャートである。
【図５】図５は、本発明による半導体装置を示すブロック図である。
【図６】図６は、メモリセルアレイと複数のスペアカラムと複数のスペアロウとを示す図である。
【図７】図７は、テスタを示すブロック図である。
【図８】図８は、本発明による半導体装置製造方法を示すフローチャートである。
【図９】図９は、不良セルのアドレスの例を示す図である。
【図１０】図１０は、第１制約条件で算出された複数の組み合わせの例を示す図である。
【図１１】図１１は、第２制約条件で算出された複数の組み合わせの例を示す図である。
【図１２】図１２は、本発明による半導体装置の実施の他の形態を示すブロック図である。
【発明を実施するための形態】
【００２４】
図面を参照して、本発明による半導体装置の実施の形態を記載する。その半導体装置は、図５に示されているように、半導体チップ１に複数の回路が形成されている。半導体チップ１は、メモリセルアレイ２と複数のスペアカラム３−１〜３−４と複数のスペアロウ５−１〜５−４とカラムデコーダー６とロウデコーダー７とスペアセル救済制御回路８とを備え、図示されていない入出力インターフェース回路を備えている。
【００２５】
メモリセルアレイ２は、複数のセルから形成されている。複数のスペアカラム３−１〜３−４は、それぞれ、複数のセルから形成されている。複数のスペアロウ５−１〜５−４は、それぞれ、複数のセルから形成されている。カラムデコーダー６とロウデコーダー７とは、その入出力インターフェース回路から出力されるアドレス信号に基づいて、メモリセルアレイ２の複数のセルから１つのセルを選択する。その入出力インターフェース回路は、その選択されたセルにデータを書き込み、または、その選択されたセルに書き込まれているデータを読み出す。
【００２６】
スペアセル救済制御回路８は、救済モード記憶回路１０と救済モード設定回路１１と救済モード読出回路１２とを備えている。半導体チップ１は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路１０は、複数の救済モードに対応する複数の制約条件が記録されている。救済モード設定回路１１は、その端子を介して入力されるセット信号１４が示す救済モードを記録する。このとき、救済モード記憶回路１０は、さらに、その端子を介して読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その複数の制約条件のうちの救済モード設定回路１１により記録された救済モードに対応する１つの制約条件を示している。救済モード読出回路１２は、その端子を介してテスト信号１５が入力されたときに、その端子を介してアウト信号１６を出力する。アウト信号１６は、救済モード設定回路１１により記録された救済モードを示している。
【００２７】
図６は、メモリセルアレイ２と複数のスペアカラム３−１〜３−４と複数のスペアロウ５−１〜５−４とを示している。メインメモリセルアレイ２は、複数のセル１７−（０，０）〜１７−（７，７）を備えている。複数のセル１７−（０，０）〜１７−（７，７）は、複数のＹアドレスと複数のＸアドレスとに対応している。すなわち、複数のセル１７−（０，０）〜１７−（７，７）のうちの各セル１７−（ｘ，ｙ）は、その複数のＹアドレスのうちの１つのＹアドレスｙに対応し、その複数のＸアドレスのうちの１つのＸアドレスｘに対応している。
【００２８】
このとき、カラムデコーダー６は、その入出力インターフェース回路から出力されるアドレス信号に基づいて、その複数のＹアドレスから１つのＹアドレスを選択する。ロウデコーダー７は、そのアドレス信号に基づいて、その複数のＸアドレスから１つのＸアドレスを選択する。すなわち、カラムデコーダー６とロウデコーダー７とは、カラムデコーダー６が１つのＹアドレスｙを選択し、ロウデコーダー７が１つのＸアドレスｘを選択することにより、複数のセル１７−（０，０）〜１７−（７，７）のうちの１つのセル１７−（ｘ，ｙ）を選択する。
【００２９】
複数のスペアカラム３−１〜３−４は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のＸアドレスに対応している。複数のスペアロウ５−１〜５−４は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のＹアドレスに対応している。
【００３０】
カラムデコーダー６は、図示されていない複数のフューズを備えている。カラムデコーダー６は、半導体チップ１の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。カラムデコーダー６は、そのフューズが切断されることにより、メインメモリセルアレイ２の複数のセル１７−（０，０）〜１７−（７，７）のうちの１つのＹアドレスに対応するセルを選択しないで、代わりに複数のスペアカラム３−１〜３−４のうちの１つのスペアカラムのセルを選択するようになる。
【００３１】
ロウデコーダー７は、図示されていない複数のフューズを備えている。ロウデコーダー７は、半導体チップ１の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。ロウデコーダー７は、そのフューズが切断されることにより、メインメモリセルアレイ２の複数のセル１７−（０，０）〜１７−（７，７）のうちの１つのＸアドレスに対応するセルを選択しないで、代わりに複数のスペアロウ５−１〜５−４のうちの１つのスペアロウのセルを選択するようになる。
【００３２】
複数のスペアカラム３−１〜３−４を形成する複数のセルと複数のスペアロウ５−１〜５−４を形成する複数のセルとは、複数のセル１７−（０，０）〜１７−（７，７）と同様に動作する。すなわち、その複数のセルのうちのカラムデコーダー６とロウデコーダー７とにより選択されたセルは、その入出力インターフェース回路により、データが書き込まれ、または、その書き込まれたデータが読み出される。
【００３３】
このとき、救済モード記憶回路１０に記録されている複数の制約条件は、互いに異なり、それぞれ、複数のスペアカラム３−１〜３−４の各々がメインメモリセルアレイ２のどこの領域を救済することができるかということを示し、複数のスペアロウ５−１〜５−４の各々がメインメモリセルアレイ２のどこの領域を救済することができるかということを示している。すなわち、その複数の制約条件は、それぞれ、複数のスペアカラム３−１〜３−４の各々が救済することができるセルのＹアドレスを示し、複数のスペアロウ５−１〜５−４の各々が救済することができるセルのＸアドレスを示している。その複数の制約条件は、さらに、メインメモリセルアレイ２の不良セルを複数のスペアカラム３−１〜３−４と複数のスペアロウ５−１〜５−４とで救済する救済方法の個数が互いに異なるように、形成されている。
【００３４】
図７は、本発明による半導体装置製造方法を実行するテスタを示している。そのテスタ２０は、プローバー２１を備えている。プローバー２１は、テスタ２０に制御されることにより、ウェハをハンドリングする。そのウェハは、ダイシングされることにより、複数の半導体チップ１に形成される。プローバー２１は、さらに、テスタ２０に制御されることにより、その切り離される前の複数の半導体チップの各々の所定の端子に電気信号を出力し、その切り離される前の半導体チップの所定の端子から出力される電気信号が示す情報をテスタ２０に出力する。そのトリマー２２は、テスタ２０により生成される情報に基づいて、そのウェハをハンドリングし、その切り離される前の複数の半導体チップの所定のフューズが切断されるように、そのウェハの所定の部位にレーザを照射する。
【００３５】
テスタ２０は、コンピュータであり、図示されていないＣＰＵと記憶装置とリムーバルメモリドライブと入力装置と出力装置とインターフェースとを備えている。そのＣＰＵは、テスタ２０にインストールされるコンピュータプログラムを実行して、その記憶装置と入力装置と出力装置とインターフェースとを制御する。その記憶装置は、そのコンピュータプログラムを記録し、そのＣＰＵにより生成される情報を一時的に記録する。そのリムーバルメモリドライブは、記録媒体が挿入されたときに、その記録媒体に記録されているデータを読み出すことに利用される。そのリムーバルメモリドライブは、特に、コンピュータプログラムが記録されている記録媒体が挿入されたときに、そのコンピュータプログラムをテスタ２０にインストールするときに利用される。その記録媒体としては、フラッシュメモリ、磁気ディスク（フレキシブルディスク、ハードディスク）、磁気テープ（ビデオテープ）、光ディスク（ＣＤ、ＤＶＤ）、光磁気ディスクが例示される。その入力装置は、ユーザに操作されることにより情報を生成し、その情報をそのＣＰＵに出力する。その出力装置は、そのＣＰＵにより生成される画像をユーザに認識可能に表示する。そのインターフェースは、テスタ２０に接続される外部機器により生成される情報をそのＣＰＵに出力し、そのＣＰＵにより生成された情報をその外部機器に出力する。その外部機器は、プローバー２１とトリマー２２とを含んでいる。
【００３６】
テスタ２０にインストールされるテストプログラムは、テスタ２０に複数の機能を実現させるための複数のコンピュータプログラムから形成されている。その複数の機能は、不良セル検出部２３と救済情報分析部２４と救済モード切替部２５と組み合わせ演算部２６と救済解選択部２７とを含んでいる。そのテストプログラムは、プローバー２１とトリマー２２とに取り扱われるウェハごとに一部が作成され、そのウェハに形成される半導体チップが備えるスペアカラムの本数とスペアロウの本数とをさらに示している。
【００３７】
不良セル検出部２３は、その切り離される前の複数の半導体チップのうちの１つの半導体チップ（以下、「テスト対象」と記載される。）の所定の端子に所定の電気信号を出力するように、プローバー２１を制御する。不良セル検出部２３は、さらに、プローバー２１を介して、そのテスト対象がその電気信号に応答して所定の端子から出力する電気信号が所定の信号であるか否かを判定することにより、そのテスト対象のメモリセルアレイ２の複数のセル１７−（０，０）〜１７−（７，７）から不良セルを検出する。不良セル検出部２３は、その検出結果に基づいて位置情報を生成する。その位置情報は、その検出された不良セルのアドレスを示している。
【００３８】
救済情報分析部２４は、救済情報に基づいてそのテスト対象に不良セルがどれくらい発生するかを推測する。その救済情報は、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示し、不良セル検出部２３により生成される位置情報を示している。その救済情報は、さらに、その入力装置を介して入力される情報を示している。すなわち、その救済情報は、ウェハ製造工程でそのテスト対象に異常が発生したかどうかを示し、たとえば、そのテスト対象がそのウェハのうちの拡散で問題があった領域から形成されているかどうかを示している。その救済情報は、さらに、そのテスト対象と異なる他の参照テスト対象の製造に関する複数の情報とを示している。その参照テスト対象は、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。たとえば、その救済情報は、その参照テスト対象で不良セルがどのくらい発見されたか（すなわち、そのウェハに形成される他の半導体チップで不良セルがどのくらい発見されたか、または、そのウェハを含むロットの他のウェハで不良セルがどのくらい発見されたか）を示し、救済によるその参照テスト対象のスペアセルの使用頻度を示し、そのテスト対象を生産するプロセスが成熟しているかどうかを示している。救済情報分析部２４は、さらに、その救済情報を記憶装置に蓄積する。
【００３９】
救済情報分析部２４は、さらに、その推測結果に基づいて複数の救済モードから１つの救済モードを選択する。その複数の救済モードは、第１救済モードと第２救済モードとを含んでいる。その第１救済モードは、不良セルが比較的に少ないと推測されるときに、選択される。その第２救済モードは、不良セルが比較的に多いと推測されるときに、選択される。たとえば、救済情報分析部２４は、ウェハ製造工程でそのテスト対象に異常が発生したときに、または、その参照テスト対象で不良セルが所定の個数より多く発見されたときに（すなわち、そのテスト対象を生産するプロセスが成熟していないときに）、第２救済モードを選択する。
【００４０】
救済モード切替部２５は、さらに、プローバー２１を介して、そのテスト対象に、救済情報分析部２４により選択された救済モードを示すセット信号を出力する。
【００４１】
組み合わせ演算部２６は、プローバー２１を介して、そのテスト対象の救済モード記憶回路１０から、その複数の制約条件のうちの救済モード設定回路１１により記録された救済モードに対応する１つの制約条件を読み出す。組み合わせ演算部２６は、さらに、その読み出された制約条件と不良セル検出部２３により生成された位置情報とに基づいて、複数の救済方法を算出する。その複数の救済方法は、それぞれ、複数のＹアドレスのうちの複数のスペアカラム３−１〜３−４により救済されるＹアドレスと複数のＸアドレスのうちの複数のスペアロウ５−１〜５−４により救済されるＸアドレスとを示している。
【００４２】
救済解選択部２７は、組み合わせ演算部２６により算出された複数の救済方法から最適な１つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム３−１〜３−４のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ５−１〜５−４のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。救済解選択部２７は、さらに、その最適な救済方法をトリマー２２に出力する。このとき、トリマー２２は、その最適な救済方法が示すＹアドレスに対応する複数のセルが複数のスペアカラム３−１〜３−４により救済されるように、カラムデコーダー６の所定のフューズを切断し、その最適な救済方法が示すＸアドレスに対応する複数のセルが複数のスペアロウ５−１〜５−４により救済されるように、ロウデコーダー７の所定のフューズを切断する。
【００４３】
なお、救済情報分析部２４は、テスタ２０により実現されないで、別途に構築されたシステムにより実現されることもできる。すなわち、そのテストプログラムにより実現される複数の機能は、互いに異なる複数のコンピュータにより実現されることもできる。
【００４４】
本発明による半導体装置製造方法の実施の形態は、ウェハテストとパッケージ製品テストとを備えている。
【００４５】
図８は、そのウェハテストを示している。ユーザは、まず、半導体チップ１に形成されるテスト対象が複数形成されているウェハをテスタ２０のプローバー２１にセットする。テスタ２０は、プローバー２１を介して、そのテスト対象に所定の電気信号を出力することにより、そのテスト対象のメモリセルアレイ２の複数のセル１７−（０，０）〜１７−（７，７）から不良セルを検出し、位置情報を生成する（ステップＳ１）。その位置情報は、その検出された不良セルのアドレスを示している。
【００４６】
ユーザは、そのテスト対象に対応するテストプログラムをテスタ２０にインストールする。そのテストプログラムは、不良セル検出部２３と救済情報分析部２４と救済モード切替部２５と組み合わせ演算部２６と救済解選択部２７とをコンピュータに実現させるための複数のコンピュータプログラムから形成され、さらに、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示している。ユーザは、さらに、入力装置を介して、ウェハ製造工程でそのテスト対象に異常が発生したかどうかをテスタ２０に入力する。テスタ２０は、そのテスト対象と異なる参照テスト対象に関して生成された位置情報とその入力された情報とに基づいて救済情報を生成する（ステップＳ３）。その参照テスト対象は、そのテスト対象に関連する半導体チップであり、たとえば、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。
【００４７】
テスタ２０は、その救済情報に基づいて複数の救済モードから１つの救済モードを選択する。すなわち、テスタ２０は、そのテスト対象に発見される不良セルが比較的に少ないと推測されるときに第１救済モードを選択し、そのテスト対象に発見される不良セルが比較的に多いと推測されるときに第２救済モードを選択する。テスタ２０は、さらに、プローバー２１を介して、そのテスト対象の半導体チップ１に、その選択された救済モードを示すセット信号１４を入力する（ステップＳ４）。このとき、テスタ２０は、さらに、そのテスト対象に発見される不良セルの全部が複数のスペアカラム３−１〜３−４と複数のスペアロウ５−１〜５−４とにより救済されることができないときに、その半導体チップを不良とする。
【００４８】
テスタ２０は、プローバー２１を介して、そのテスト対象の半導体チップ１に読出信号を出力する。そのテスト対象の半導体チップ１の救済モード読出回路１２は、その読出信号を受信すると、制約条件信号を出力する。その制約条件信号は、救済モード記憶回路１０に記録されている複数の制約条件のうちのセット信号１４が示す救済モードに対応する１つの制約条件を示している。すなわち、その１つの制約条件は、その選択された救済モードが第１救済モードであるときに第１制約条件を示し、その選択された救済モードが第２救済モードであるときに第２制約条件を示している。その第２制約条件は、その第１制約条件より易しい。
【００４９】
テスタ２０は、その制約条件とそのテスト対象に関して生成された位置情報とに基づいて、複数の救済方法を算出する（ステップＳ１）。その複数の救済方法は、それぞれ、複数のＹアドレスのうちの複数のスペアカラム３−１〜３−４により救済されるＹアドレスと複数のＸアドレスのうちの複数のスペアロウ５−１〜５−４により救済されるＸアドレスとを示している。
【００５０】
テスタ２０は、その算出された複数の救済方法から最適な１つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム３−１〜３−４のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ５−１〜５−４のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。テスタ２０は、さらに、プローバー２１を介して、その最適な救済方法が示すＹアドレスに対応する複数のセルが複数のスペアカラム３−１〜３−４により救済されるように、カラムデコーダー６の所定のフューズを切断し、その最適な救済方法が示すＸアドレスに対応する複数のセルが複数のスペアロウ５−１〜５−４により救済されるように、ロウデコーダー７の所定のフューズを切断する（ステップＳ２）。ステップＳ２が実行されると、次工程が実行される。その次工程としては、ダイシング・パッケージングが例示される。
【００５１】
複数のテスト対象を連続して救済する場合、あるテスト対象の複数の救済方法の算出とその次のテスト対象の不良セルの検出とは、並行して行われることもできる。その不良セルの検出とその複数の救済方法の算出とが並行して行われることによれば、テストの時間は、より短縮されることができる。
【００５２】
ステップＳ４で選択された救済モードは、そのテスト対象を含むロットの他のテスト対象でも適用されることができる。
【００５３】
図９は、メモリセルアレイ２に複数の不良セルが配置された例を示している。その例では、セル１７−（０，０）とセル１７−（１，０）とセル１７−（１，１）とセル１７−（１，２）とセル１７−（１，３）とセル１７−（１，４）とセル１７−（１，５）とセル１７−（１，６）とセル１７−（１，７）とセル１７−（２，１）とセル１７−（３，１）とセル１７−（３，２）とセル１７−（３，３）とセル１７−（４，１）とセル１７−（５，１）とセル１７−（６，１）とセル１７−（６，６）とセル１７−（７，１）とが不良セルである。
【００５４】
図１０は、第１制約条件が満足するように算出された複数の救済方法を示している。その第１制約条件は、スペアカラム３−１が救済することができるセルのＹアドレスが０〜３であり、スペアカラム３−２が救済することができるセルのＹアドレスが０〜３であり、スペアカラム３−３が救済することができるセルのＹアドレスが４〜７であり、スペアカラム３−４が救済することができるセルのＹアドレスが４〜７であり、複数のスペアロウ５−１〜５−４の各々が救済することができるセルのＹアドレスが０〜７であることを示している。
【００５５】
このとき、その複数の救済方法は、６通りが算出される。その複数の救済方法のうちの第１救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第２救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１であり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。その複数の救済方法のうちの第３救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第４救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。その複数の救済方法のうちの第５救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と３と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第６救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と３とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。
【００５６】
図１１は、第２制約条件が満足するように算出された複数の救済方法を示している。その第２制約条件は、第１制約条件より易しく、複数のスペアカラム３−１〜３−４の各々が救済することができるセルのＹアドレスが０〜７であり、複数のスペアロウ５−１〜５−４の各々が救済することができるセルのＹアドレスが０〜７であることを示している。
【００５７】
このとき、その複数の救済方法は、８通りが算出される。その複数の救済方法のうちの第１救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第２救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１であり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。その複数の救済方法のうちの第３救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第４救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。その複数の救済方法のうちの第５救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と３と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３とである。その複数の救済方法のうちの第６救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と３とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と３と６とである。その複数の救済方法のうちの第７救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２と３と６とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１である。その複数の救済方法のうちの第８救済方法は、複数のスペアカラム３−１〜３−４により救済されるセルのＹアドレスが１と２と３とであり、複数のスペアロウ５−１〜５−４により救済されるセルのＸアドレスが１と６とである。
【００５８】
図１０と図１２とは、その制約条件が易しいときに、テスタ２０により算出される複数の救済方法の個数が多いことを示している。テスタ２０は、その不良セルが比較的に少ないと推測されるときに、第１制約条件を選択し、その不良セルが比較的に多いと推測されるときに、第２制約条件を選択する。その不良セルが比較的に多いと推測される場合としては、そのテスト対象の半導体チップ１がウェハのうちの拡散で問題があった領域から形成された場合、そのテスト対象を含むロットの他のテスト対象で不良セルが比較的多く発見された場合、そのテスト対象の半導体チップ１を生産するプロセスが成熟していない場合が例示される。このような選択によれば、その不良セルが比較的に多いと推測されるときに比較して、その不良セルが比較的に少ないと推測されるときに、算出される救済方法の個数が少なく、その救済方法を算出する時間を短縮することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【００５９】
その救済方法は、第１制約条件が選択された場合で、その不良セルが十分に多いときに、算出されないことがある。本発明による半導体装置製造方法によれば、テスタ２０は、その不良セルが比較的に多いと推測されるときに第２制約条件が選択されることにより、その救済方法をより確実に算出することができる。
【００６０】
なお、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なる他の条件に置換されることもできる。その条件としては、複数のＹアドレスの各々が救済されることができるスペアカラムを制限し、複数のＸアドレスの各々が救済されることができるスペアロウを制限するものが例示される。このような制約条件が適用された半導体装置製造方法は、既述の実施の形態における半導体装置製造方法と同様にして、複数の救済方法をより高速に算出することができ、ウェハテストの時間を短縮することができる。
【００６１】
そのパッケージ製品テストは、そのウェハが複数の半導体チップにダイシングされ、その半導体チップがパッケージ製品にパッケージングされた後に、そのパッケージ製品に対して実行される。ユーザは、そのパッケージ製品を形成する半導体チップ１にテスト信号１５を出力する。そのパッケージ製品の半導体チップ１の救済モード読出回路１２は、半導体チップ１にテスト信号１５が入力されたときに、アウト信号１６を出力する。アウト信号１６は、図８のステップＳ４で救済モード設定回路１１により記録された救済モードを示している。
【００６２】
ユーザは、アウト信号１６に基づいて、複数のパッケージ製品を第１パッケージ製品と第２パッケージ製品とに分類する。その第１パッケージ製品は、アウト信号１６が第１救済モード示すパッケージ製品であり、その第２パッケージ製品は、アウト信号１６が第２救済モード示すパッケージ製品である。このとき、その第２パッケージ製品は、その第１パッケージ製品と別途にテストされ、その第１パッケージ製品に比較して、より厳しいストレスが印加されながらテストされる。このようなパッケージ製品テストによれば、その不良セルが比較的に多いと推測された半導体チップは、その半導体チップから形成されたパッケージ製品の品質に問題ないことがより確実に確認される。
【００６３】
そのパッケージ製品テストでは、一般に、ウェハのうちの拡散で問題があった領域から形成された半導体チップで、ウェハテストで良品となる半導体チップは、通常の半導体チップと区別され、より厳しいストレスが印加されながらテストされることが望まれている。このようなパッケージ製品テストによれば、特定の半導体チップと通常の半導体チップとは、組立工程（ダイシング・パッケージング）の後で分類されることができ、その組立工程で分類されることが不要である。このため、このような半導体チップ１によれば、その組立工程は、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとを分類する工程を備える必要がなく、パッケージ製品テストのコストを低減することができる。
【００６４】
カラムデコーダー６とロウデコーダー７とが備えるフューズは、レーザの照射により切断されるフューズと異なる他のフューズに置換されることもできる。そのフューズとしては、半導体チップ１の所定の端子に所定の電気信号が入力されることにより切断されるフューズが例示される。このようなフューズによれば、テスタ２０は、プローバー２１を用いて所定のフューズを切断することができ、テスト対象が形成されたウェハをプローバー２１からトリマー２２に移動する必要がなく、そのテスト対象をより容易に救済することができる。
【００６５】
図１２は、本発明による半導体装置の実施の他の形態を示している。その半導体装置は、半導体チップ３０に複数の回路が形成されている。半導体チップ３０は、既述の実施の形態における半導体チップ１のスペアセル救済制御回路８が他のスペアセル救済制御回路３１に置換されている。スペアセル救済制御回路３１は、救済モード記憶回路３２と救済モード読出回路３３とを備えている。半導体チップ３０は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路３２は、複数のフューズを備え、複数の救済モードに対応する複数の制約条件が記録されている。救済モード記憶回路３２は、その端子から所定のセット信号が入力されることにより、その複数のフューズのうちの所定のフューズが切断される。救済モード記憶回路３２は、そのフューズが切断されることにより、その複数の制約条件のうちの１つの制約条件が選択される。救済モード記憶回路３２は、その端子から所定の読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その選択された制約条件を示している。救済モード読出回路３３は、その端子を介してテスト信号が入力されたときに、その端子を介してアウト信号を出力する。そのアウト信号は、その選択された制約条件に対応する１つの救済モードを示している。
【００６６】
このとき、テスタ２０の救済モード切替部２５は、救済情報分析部２４により生成された救済情報に基づいて選択された救済モードに対応する制約条件が選択されるように、プローバー２１を介して救済モード記憶回路３２の所定のフューズを切断する。
【００６７】
このような半導体装置によれば、既述の実施の形態における半導体チップ１を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ２０によれば、さらに、半導体装置は、半導体チップが救済モード設定回路１１を備える必要がなく、回路構成を低減することができる。その結果、半導体チップは、レイアウトを節約することができ、入力信号を節約することができ、チップレイアウトの面積のロスを低減することができる。
【００６８】
なお、アウト信号１６は、その救済モードに対応する制約条件を示す他のアウト信号に置換されることもできる。このとき、ユーザは、そのアウト信号が示す制約条件に基づいてその救済モードを算出し、その算出された救済モードに基づいてその複数のパッケージ製品を第１パッケージ製品と第２パッケージ製品とに分類する。このようなアウト信号が適用された半導体装置製造方法は、既述の実施の形態におけるパッケージ製品テストと同様にして、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとをパッケージングの後で容易に分類することができ、パッケージ製品テストのコストを低減することができる。
【００６９】
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態における半導体チップ１がスペアセル救済制御回路８を備えていない他の半導体チップに置換されている。このとき、テスタ２０の組み合わせ演算部２６は、複数の制約条件を記憶装置に記録し、救済モード切替部２５により選択された救済モードに対応する１つの制約条件をその複数の制約条件から選択し、その選択された制約条件に基づいて複数の組み合わせを算出する。
【００７０】
このような動作によれば、既述の実施の形態における半導体チップ１を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ２０によれば、さらに、半導体装置は、既述の実施の形態における半導体チップ３０と比較して、回路構成をより低減することができる。その結果、半導体チップは、レイアウトをより節約することができ、入力信号をより節約することができ、チップレイアウトの面積のロスをより低減することができる。
【符号の説明】
【００７１】
１  ：半導体チップ
２  ：メモリセルアレイ
３−１〜３−４：複数のスペアカラム
５−１〜５−４：複数のスペアロウ
６  ：カラムデコーダー
７  ：ロウデコーダー
８  ：スペアセル救済制御回路
１０：救済モード記憶回路
１１：救済モード設定回路
１２：救済モード読出回路
１４：セット信号
１５：テスト信号
１６：アウト信号
１７−（０，０）〜１７−（７，７）：複数のセル
２０：テスタ
２１：プローバー
２２：トリマー
２３：不良セル検出部
２４：救済情報分析部
２５：救済モード切替部
２６：組み合わせ演算部
２７：救済解選択部
３０：半導体チップ
３１：スペアセル救済制御回路
３２：救済モード記憶回路
３３：救済モード読出回路
【図１】
2011081854.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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