(57)【要約】【課題】積分回路とシュミットトリガ回路によって構成される閉プール内の伝播遅延をなくした三角波信号発生回路を提供する。【解決手段】入力電圧を積分して三角波信号を出力する積分回路１０２と、前記三角波信号を入力し入力信号の電圧に応じ電圧をヒステリシス特性を持たせてステップ状に切り替えた信号を前記積分回路への入力電圧として出力するシュミットトリガ回路１０３と、前記積分回路の出力側と前記シュミットトリガ回路の入力側の間に接続され前記三角波信号を外部に出力する三角波出力端子１０１と、前記積分回路、三角波出力端子、シュミットトリガ回路からなる閉ループ中に直列に挿入され入力信号の位相を進めて出力する少なくとも１つの位相進み回路１０４と、を備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を積分して三角波信号を出力する積分回路と、
前記三角波信号を入力し入力信号の電圧に応じ電圧をヒステリシス特性を持たせてステップ状に切り替えた信号を前記積分回路への入力電圧として出力するシュミットトリガ回路と、
前記積分回路の出力側と前記シュミットトリガ回路の入力側の間に接続され前記三角波信号を外部に出力する三角波出力端子と、
前記積分回路、三角波出力端子、シュミットトリガ回路からなる閉ループ中に直列に挿入され入力信号の位相を進めて出力する少なくとも１つの位相進み回路と、
を備えたことを特徴とする三角波信号発生回路。
【請求項２】
前記三角波出力端子と前記シュミットトリガ回路の入力の間に１つの前記位相進み回路が挿入されたことを特徴とする請求項１に記載の三角波信号発生回路。
【請求項３】
前記シュミットトリガ回路の出力と前記積分回路の入力の間に１つの前記位相進み回路が挿入されたことを特徴とする請求項１に記載の三角波信号発生回路。
【請求項４】
前記積分回路の出力と前記三角波出力端子の間に１つの前記位相進み回路が挿入されたことを特徴とする請求項１に記載の三角波信号発生回路。
【請求項５】
前記三角波出力端子と前記シュミットトリガ回路の入力の間および前記シュミットトリガ回路の出力と前記積分回路の入力の間にそれぞれ１つの前記位相進み回路が挿入されたことを特徴とする請求項１に記載の三角波信号発生回路。
【請求項６】
前記三角波出力端子と前記シュミットトリガ回路の入力の間および前記積分回路の出力と前記三角波出力端子の間にそれぞれ１つの前記位相進み回路が挿入されたことを特徴とする請求項１に記載の三角波信号発生回路。
【請求項７】
前記位相進み回路が、少なくとも一つの抵抗と少なくとも一つキャパシタが並列接続されたＲＣ並列回路が位相進み回路の入力端子と出力端子の間に直列に接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【請求項８】
前記位相進み回路が、それぞれ少なくとも一つの抵抗と少なくとも一つキャパシタが並列接続された複数のＲＣ並列回路が位相進み回路の入力端子と出力端子の間に順次直列に接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【請求項９】
前記位相進み回路が、少なくとも一つの抵抗と少なくとも一つのキャパシタと少なくとも一つのインダクタが並列接続されたＲＬＣ並列回路が位相進み回路の入力端子と出力端子の間に直列に接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【請求項１０】
前記位相進み回路が、それぞれ少なくとも一つの抵抗と少なくとも一つのキャパシタと少なくとも一つのインダクタが並列接続された複数のＲＬＣ並列回路が位相進み回路の入力端子と出力端子の間に順次直列に接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【請求項１１】
前記位相進み回路が、少なくとも一つの抵抗と少なくとも一つのキャパシタと少なくとも一つのインダクタが直列接続されたＲＬＣ直列回路が、一端が位相進み回路の入力端子と出力端子の間に接続され他端が基準電位に接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【請求項１２】
前記位相進み回路が、
少なくとも一つの抵抗と少なくとも一つのキャパシタと少なくとも一つのインダクタが並列接続された少なくとも１つのＲＬＣ並列回路と、少なくとも一つの抵抗と少なくとも一つのキャパシタと少なくとも一つのインダクタが直列接続された少なくとも１つのＲＬＣ直列回路とが、位相進み回路の入力端子と出力端子の間に順次接続されてなることを特徴とする請求項１から６までのいずれか１項に記載の三角波信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、三角波信号発生回路に関する。
【背景技術】
【０００２】
三角波信号発生回路の構成の一つとして、従来、積分回路とシュミットトリガ回路により閉ループを構成するものが知られている(例えば下記非特許文献１参照)。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】本田 潤  著、「Ｄ級／ディジタル・アンプの設計と製作」、ＣＱ出版、第３版、２００７年６月１日、pp.５８〜６３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら上記のような構成の三角波信号発生回路には、閉ループ内において信号の伝播遅延があるため発振周波数が低下するという問題があった。
【０００５】
この発明は上記の課題を鑑みてなされたものであり、積分回路とシュミットトリガ回路によって構成される閉プール内の伝播遅延をなくした三角波信号発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、入力電圧を積分して三角波信号を出力する積分回路と、前記三角波信号を入力し入力信号の電圧に応じ電圧をヒステリシス特性を持たせてステップ状に切り替えた信号を前記積分回路への入力電圧として出力するシュミットトリガ回路と、前記積分回路の出力側と前記シュミットトリガ回路の入力側の間に接続され前記三角波信号を外部に出力する三角波出力端子と、前記積分回路、三角波出力端子、シュミットトリガ回路からなる閉ループ中に直列に挿入され入力信号の位相を進めて出力する少なくとも１つの位相進み回路と、を備えたことを特徴とする三角波信号発生回路にある。
【発明の効果】
【０００７】
この発明では、積分回路とシュミットトリガ回路の閉プール内に位相進み回路を設置し、ループ内の伝播遅延を補償し、三角波信号発生回路の発振周波数低下を防ぐことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１によるに三角波信号発生回路の構成図である。
【図２】図１のシュミットトリガ回路の入出力特性の一例を示す図である。
【図３】図１の三角波信号発生回路の各回路の出力電圧波形の関係を示した図である。
【図４】図１の積分回路の詳細な構成の一例を示す図である。
【図５】図１の位相進み回路の詳細な構成の一例を示す図である。
【図６】図５の位相進み回路の位相特性の一例を示す図である。
【図７】図１の位相進み回路の詳細な構成の別の例を示す図である。
【図８】図７の位相進み回路の位相特性の一例を示す図である。
【図９】この発明の実施の形態２によるに三角波信号発生回路の構成図である。
【図１０】この発明の実施の形態３によるに三角波信号発生回路の構成図である。
【図１１】この発明の実施の形態４によるに三角波信号発生回路の構成図である。
【図１２】この発明の実施の形態５によるに三角波信号発生回路の構成図である。
【図１３】一般的な積分回路とシュミットトリガ回路の閉プールで構成される三角波信号発生回路の構成を示すブロック図である。
【図１４】一般的なシュミットトリガ回路の入出力特性の一例を示す図である。
【図１５】一般的な積分回路の出力電圧とシュミットトリガ回路の出力電圧の波形を示した図である。
【発明を実施するための形態】
【０００９】
最初に積分回路とシュミットトリガ回路の閉プールで構成される三角波信号発生回路について説明する。図１３は一般的な積分回路とシュミットトリガ回路の閉プールで構成される三角波信号発生回路の構成を示すブロック図である。三角波信号発生回路は、三角波出力端子９０１と積分回路９０２とシュミットトリガ回路９０３から構成される。積分回路９０２の出力端子はシュミットトリガ回路９０３の入力端子に接続され、シュミットトリガ回路９０３の出力端子は積分回路９０２の入力端子に接続され、三角波出力端子９０１は積分回路９０２の出力端子とシュミットトリガ回路９０３の入力端子との間に接続される。
【００１０】
図１４は一般的なシュミットトリガ回路９０３の入出力特性の一例を示すもので、ヒステリシス特性を示している。シュミットトリガ回路９０３の入力電圧Ｖｉが増加し、Ｖhys／２以上になるとシュミットトリガ回路９０３の出力電圧Ｖｏが＋Ａから−Ａに変化する。一方、シュミットトリガ回路９０３の入力電圧Ｖｉが減少し、−Ｖhys／２以下になると出力電圧Ｖｏが−Ａから＋Ａへ変化する。
【００１１】
図１５は一般的な積分回路９０２の出力電圧とシュミットトリガ回路９０３の出力電圧の波形を示したものである。シュミットトリガ回路９０３には伝播遅延τがある。図１５より三角波信号の周期は
【００１２】
Ｔtotal＝２Ｔ０＋４τ＝(２Ｖhys／ｍＡ)＋４τ                (１)
【００１３】
と表される。ここで、Ｖhysはシュミットトリガ回路９０３のヒステリシス値、Ｔ０は三角波の振幅が−Ｖhys／２からＶhys／２まで変化するのにかかる時間、τはシュミットトリガ回路９０３の伝播遅延、ｍは積分回路９０２の積分係数、Ａはシュミットトリガ回路９０３の出力電圧の絶対値である。
式(１)より、三角波信号の周波数ｆ０は
【００１４】
ｆ０＝１／Ｔtotal＝１／(２Ｔ０＋４τ)＝１／{(２Ｖhys／ｍＡ)＋４τ}      (２)
【００１５】
と表される。このように式(２)に示されるように、閉ループ内においては、伝搬遅延τがあるため、発振周波数が低下する。
【００１６】
以下、この発明による三角波信号発生回路を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【００１７】
実施の形態１．
図１はこの発明の実施の形態１によるに三角波信号発生回路の構成図である。三角波出力端子１０１、積分回路１０２、シュミットトリガ回路１０３および位相進み回路１０４が閉ループを形成して構成されている。積分回路１０２の出力端子は位相進み回路１０４の入力端子に接続され、位相進み回路１０４の出力端子はシュミットトリガ回路１０３の入力端子に接続され、シュミットトリガ回路１０３の出力端子は積分回路１０２の入力端子に接続され、三角波出力端子１０１は積分回路１０２の出力端子と位相進み回路１０４の入力端子との間に接続される。
【００１８】
図２は図１のシュミットトリガ回路１０３の入出力特性の一例を示す。シュミットトリガ回路１０３の入出力特性はヒステリシス特性を示している。シュミットトリガ回路１０３の入力電圧Ｖｉが増加し、Ｖhys／２以上になるとシュミットトリガ回路１０３の出力電圧Ｖｏが＋Ａから−Ａに変化する。一方、シュミットトリガ回路１０３の入力電圧Ｖｉが減少し、−Ｖhys／２以下になると出力電圧Ｖｏが−Ａから＋Ａへ変化する。
【００１９】
一般に，三角波信号は
【００２０】
ｘ(ｔ)＝Ｌ０＋Σ∞k=1Ｌｋcos{２π(２ｋ−１)ｆｔ}            (３)
Ｌｋ＝８Ｂ／{π(２ｋ−１)}２                              (４)
【００２１】
と表される。ここで、Ｌ０は三角波信号のＤＣ成分、ｆは三角波信号の周波数、Ｂは三角波信号の振幅値、ｔは任意の時間、ｋは１以上の整数である。
【００２２】
説明を簡略化するために、ここでは、Ｌ０＝０，ｋ＝１のみを考慮し、図１に示す回路から出力される三角波信号ｘ1(ｔ)を
【００２３】
ｘ1(ｔ)＝Ｌ１cos(２πｆ1ｔ)                              (５)
【００２４】
と近似する。ここでｆ1は図１に示す三角波信号発生回路から出力される三角波信号の周波数である。
【００２５】
積分回路１０２から出力された三角波信号ｘ1(ｔ)は位相進み回路１０４に入力される。位相進み回路１０４では周波数ｆ1における位相が進む。従って、位相進み回路１０４の出力信号ｕ(ｔ)は
【００２６】
ｕ(ｔ)＝Ｌ１cos(２πｆ１ｔ＋Δθ(ｆ1))                    (６)
【００２７】
と表される。ここで位相進み回路１０４における位相変化量を
【００２８】
Δθ(ｆ１)＝２πｆ１τ                                    (７)
【００２９】
と設定すると、
【００３０】
ｕ(ｔ)＝Ｌ１cos{２πｆ１(ｔ＋τ)}                        (８)
【００３１】
と表され、出力信号ｕ(ｔ)は入力信号ｘ(ｔ)より時間τだけ進む。
【００３２】
位相進み回路１０４の出力信号はシュミットトリガ回路１０３へ入力される。シュミットトリガ回路１０３には伝播遅延τがあるため、出力信号ｇ(ｔ)は
【００３３】
ｇ(ｔ)＝Ｇ{ｕ(ｔ−Δτ)}                                (９)
【００３４】
と表される。ここで、Ｇ(ｕ)はシュミットトリガ回路１０３の伝達関数である。式(５)と式(８)と式(９)を用いると
【００３５】
ｇ(ｔ)＝Ｇ{Ｌ１cos(２πｆ１(ｔ＋τ−τ)}
＝Ｇ{Ｌ１cos(２πｆ１ｔ)}＝Ｇ{ｘ(ｔ)}              (１０)
と表され、伝播遅延τがキャンセルされる。
【００３６】
図３は式(３)においてｋ＝∞とした時の積分回路１０２の出力電圧波形と位相進み回路１０４の出力電圧波形とシュミットトリガ回路１０３の出力電圧波形の関係を示した図である。図３に示す波形は上記に示したように位相進み回路１０４によってシュミットトリガ回路１０３の伝播遅延がキャンセルされている。
【００３７】
シュミットトリガ回路の伝播遅延がキャンセルされた時の三角波信号の周期Ｔpは図３より
【００３８】
Ｔp＝２Ｔ１＝２Ｖhys／(ｍＡ)                                    (１１)
【００３９】
と表される。従って、図１に示される回路の発振周波数ｆ１は
【００４０】
ｆ１＝１／Ｔp＝ｍＡ／(２Ｖhys)                      (１２)
【００４１】
と表される。
【００４２】
以上より位相進み回路１０４を用いることによりシュミットトリガ回路１０３における伝播遅延τをキャンセルすることができ、三角波信号発生回路の発振周波数の低下を抑制することが可能となる。
【００４３】
図４は図１の積分回路１０２の詳細な構成の一例を示す。積分回路１０２はオペアンプ２１とキャパシタ２２より構成され、キャパシタ２２の一端はオペアンプ２１のマイナスの入力端子に接続され、他端はオペアンプ２１の出力端子に接続され、オペアンプ２１のプラスの入力端子は基準電位に接続される。オペアンプ２１のマイナスの入力端子((あ)で示す)、オペアンプ２１の出力端子((い)で示す)が、積分回路１０２のそれぞれ入力端子、出力端子になる。
【００４４】
図５は図１の位相進み回路１０４の詳細な構成の一例を示す。位相進み回路１０４はキャパシタ４１Ｃと抵抗４１Ｒが並列に接続された第１のＲＣ並列回路と、キャパシタ４２Ｃと抵抗４２Ｒが並列に接続された第２のＲＣ並列回路から構成され、第１のＲＣ並列回路と第２のＲＣ並列回路が位相進み回路１０４の入力端子((う)で示す)と出力端子((い)で示す)の間に直列に接続されている。
【００４５】
図６は図５の位相進み回路１０４において、抵抗値を５ｋΩ、キャパシタの容量値を１ｐＦとした時の位相特性である。周波数に対して位相変化量が＋側に変化していることから、位相進み回路１０４を通過する信号の位相が進む。これにより、シュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することができる。なお、ここで示したキャパシタ４１Ｃ，４２Ｃと抵抗４１Ｒ，４２Ｒの値に関しては一例であり、この発明はこれに限られるものではない。
【００４６】
図７は図１の位相進み回路１０４の詳細な構成の別の例を示す。位相進み回路１０４は、位相進み回路１０４の入力端子((う)で示す)と出力端子((い)で示す)の間にインダクタ４３Ｌと抵抗４３Ｒとキャパシタ４３Ｃが互いに並列接続されてなるＲＬＣ並列回路と、位相進み回路１０４の入力端子((う)で示す)と基準電圧との間にキャパシタ４４Ｃ、インダクタ４４Ｌ、抵抗４４Ｒが直列接続されてなる第１のＲＬＣ直列回路と、位相進み回路１０４の出力端子((い)で示す)と基準電圧との間にキャパシタ４５Ｃ、インダクタ４５Ｌ、抵抗４５Ｒが直列接続されてなる第２のＲＬＣ直列回路と、からなる。ＲＬＣ並列回路及と第１及び第２のＲＬＣ直列回路は位相進み回路１０４の入力端子と出力端子の間に順次接続されている。
【００４７】
図８は図７の位相進み回路１０４における位相特性の一例である。図８は位相進み回路１０４において、キャパシタ４４Ｃ及び４５Ｃの値を１０ｐＦ、キャパシタ４３Ｃの値を６７ｐＦ、インダクタ４４Ｌ及び４５Ｌの値を６７ｎＨ、インダクタ４３Ｌの値を１０ｎＨ、抵抗４４Ｒ及び４５Ｒの値を６１０Ω、抵抗４３Ｒの値を２４８０Ωとした時の位相特性である。周波数に対して位相変化量が＋側に変化していることから、位相進み回路１０４を通過する信号の位相が進む。これによりシュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することができる。なお、ここで示したキャパシタ４３Ｃ〜４５Ｃとインダクタ４３Ｌ〜４５Ｌと抵抗４３Ｒ〜４５Ｒの値に関しては一例であり、この発明はこれに限られるものではない。
【００４８】
なお、図５および図７の位相進み回路１０４において、各ＲＣ並列回路、ＲＬＣ直列回路、ＲＬＣ並列回路において、キャパシタ、インダクタ、抵抗は、それぞれ複数のキャパシタ、インダクタ、抵抗(数が同じである必要はない)がそれぞれ直列に接続されて構成されたものであってもよく、さらに位相進み回路１０４の入力端子と出力端子の間に接続されるＲＣ並列回路、ＲＬＣ直列回路、ＲＬＣ並列回路の数も上述の各例に限定されるものではなく、それぞれ１つ又は複数のＲＣ並列回路、ＲＬＣ直列回路、ＲＬＣ並列回路(数が同じである必要はない)を位相進み回路１０４の入力端子と出力端子の間に順に接続して構成してもよい。
【００４９】
実施の形態２．
図９はこの発明の実施の形態２によるに三角波信号発生回路の構成図である。三角波出力端子１０１、積分回路１０２、シュミットトリガ回路１０３および位相進み回路１０４が閉ループを形成して構成されている。積分回路１０２の出力端子はシュミットトリガ回路１０３の入力端子に接続され、シュミットトリガ回路１０３の出力端子は位相進み回路１０４の入力端子に接続され、位相進み回路１０４の出力端子は積分回路１０２の入力端子に接続され、三角波出力端子１０１は積分回路１０２の出力端子とシュミットトリガ回路１０３の入力端子との間に接続される。なお、動作については実施の形態１とほぼ同等なため、詳細な説明を省略する。
【００５０】
このように構成しても、積分回路１０２とシュミットトリガ回路１０３によって構成されるループ内に位相進み回路１０４があることから、シュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することが可能となる。
【００５１】
実施の形態３．
図１０はこの発明の実施の形態３によるに三角波信号発生回路の構成図である。三角波出力端子１０１、積分回路１０２、シュミットトリガ回路１０３および位相進み回路１０４が閉ループを形成して構成されている。積分回路１０２の出力端子は位相進み回路１０４の入力端子に接続され、位相進み回路１０４の出力端子はシュミットトリガ回路１０３の入力端子に接続され、シュミットトリガ回路１０３の出力端子は積分回路１０２の入力端子に接続され、三角波出力端子１０１は位相進み回路１０４の出力端子とシュミットトリガ回路１０３の入力端子との間に接続される。動作については実施の形態１とほぼ同等なため、詳細な説明を省略する。
【００５２】
このように構成しても、積分回路１０２とシュミットトリガ回路１０３によって構成されるループ内に位相進み回路１０４があることから、シュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することが可能となる。
【００５３】
実施の形態４．
図１１はこの発明の実施の形態４によるに三角波信号発生回路の構成図である。三角波出力端子１０１、積分回路１０２、シュミットトリガ回路１０３、第１の位相進み回路１０４ａおよび第２の位相進み回路１０４ｂが閉ループを形成して構成されている。積分回路１０２の出力端子は第１の位相進み回路１０４ａの入力端子に接続され、第１の位相進み回路１０４ａの出力端子はシュミットトリガ回路１０３の入力端子に接続され、シュミットトリガ回路１０３の出力端子は第２の位相進み回路１０４ｂの入力端子に接続され、第２の位相進み回路１０４ｂの出力端子は積分回路１０２の入力端子に接続され、三角波出力端子１０１は積分回路１０２の出力端子と第１の位相進み回路１０４ａの入力端子との間に接続される。動作については実施の形態１とほぼ同等なため、詳細な説明を省略する。
【００５４】
このように構成しても、積分回路１０２とシュミットトリガ回路１０３によって構成されるループ内に第１および第２の位相進み回路１０４ａ，１０４ｂがあることから、シュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することが可能となる。
【００５５】
実施の形態５．
図１２はこの発明の実施の形態５によるに三角波信号発生回路の構成図である。三角波出力端子１０１、積分回路１０２、シュミットトリガ回路１０３、第１の位相進み回路１０４ａおよび第２の位相進み回路１０４ｂが閉ループを形成して構成されている。積分回路１０２の出力端子は第２の位相進み回路１０４ｂの入力端子に接続され、第２の位相進み回路１０４ｂの出力端子は第１の位相進み回路１０４ａの入力端子に接続され、第１の位相進み回路１０４ａの出力端子はシュミットトリガ回路１０３の入力端子に接続され、シュミットトリガ回路１０３の出力端子は積分回路１０２の入力端子に接続され、三角波出力端子１０１は第２の位相進み回路１０４ｂの出力端子と第１の位相進み回路１０４ａの入力端子との間に接続される。動作については実施の形態１とほぼ同等なため、詳細な説明を省略する。
【００５６】
このように構成しても、積分回路１０２とシュミットトリガ回路１０３によって構成されるループ内に第１および第２の位相進み回路１０４ａ，１０４ｂがあることから、シュミットトリガ回路１０３における伝播遅延をキャンセルすることができ、発振周波数の低下を抑制することが可能となる。
【００５７】
なお、図１１、図１２に示す実施の形態４，５のように複数の位相進み回路を設ける場合には、複数の位相進み回路の位相変化量の和がシュミットトリガ回路における伝播遅延τをキャンセルできる値になるように設定する。
【００５８】
なおこの発明は、上記各実施の形態に限定されるものではなく、上記各実施の形態の可能な組み合わせを全て含むことは云うまでもない。
【符号の説明】
【００５９】
２１  オペアンプ、２２，４１Ｃ〜４５Ｃ  キャパシタ、４１Ｒ〜４５Ｒ  抵抗、４３Ｌ〜４５Ｌ  インダクタ、１０１  三角波出力端子、１０２  積分回路、１０３  シュミットトリガ回路、１０４  位相進み回路、１０４ａ  第１の位相進み回路、１０４ｂ  第２の位相進み回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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