(57)【要約】【課題】転送バスでの配線遅延による影響を低減し、転送速度の高速化を図ることが可能な固体撮像素子及び撮像機器を提供すること。【解決手段】画素アレイ部を構成する画素列毎に設けられ、画素の画素値をデジタルの画素データに変換して当該画素データを保持する複数のラッチ部と、ラッチ部毎に設けられ、ラッチ部に保持された画素データに応じた信号を、転送バスへ出力する複数のドライバ部と、複数のドライバ部を制御して、ラッチ部に保持された画素データに応じた信号を、転送バスへ出力させる列走査部と、転送バスに出力された信号を増幅するセンスアンプ部と、センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込むデータ取り込み部と、を備え、複数のドライバ部のうちセンスアンプ部までの転送距離が短いドライバ部ほど、転送バスへの信号のドライブ能力を低くした。【選択図】図４
2011171889.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリクス状に配置された画素アレイ部と、
前記画素アレイ部を構成する画素列毎に設けられ、前記画素の画素値をデジタルの画素データに変換して当該画素データを保持する複数のラッチ部と、
前記ラッチ部毎に設けられ、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力する複数のドライバ部と、
前記複数のドライバ部を制御して、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力させる列走査部と、
前記転送バスに出力された信号を増幅するセンスアンプ部と、
前記センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込むデータ取り込み部と、を備え、
前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記転送バスへの信号のドライブ能力を低くした固体撮像素子。
【請求項２】
各前記ドライバ部は、その出力が前記転送バスに接続された駆動用のトランジスタを有しており、
前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記駆動用のトランジスタのトランジスタサイズを小さくした請求項１に記載の固体撮像素子。
【請求項３】
前記センスアンプ部は、増幅率を少なくとも２段階に切替える切替え手段を有しており、転送距離が長いドライバ部からの信号を増幅するときの増幅率を、転送距離が短いドライバ部からの信号を増幅するときの増幅率よりも大きくした
請求項１又は２に記載の固体撮像素子。
【請求項４】
前記列走査部は、前記ラッチ部に保持された画素データに応じた信号を前記ドライバ部から前記転送バスへ出力させるための選択信号を遅延させる遅延回路を、前記ラッチ部毎に設け、前記遅延回路により転送距離が短いドライバ部に対する選択信号ほど遅延時間を長くした
請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記列走査部は、複数の走査モードで前記複数のドライバ部を制御可能であり、
前記複数の走査モードは、前記ラッチ部に保持された画素データに応じた信号を前記ドライバ部から前記転送バスへ出力させるための選択信号を、転送距離が短いドライバ部から転送距離が長いドライバ部にかけて順次出力する第１走査モードと、前記選択信号を転送距離が長いドライバ部から転送距離が短いドライバ部にかけて順次出力する第２走査モードとを含む
請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
固体撮像素子を備え、
前記固体撮像素子は、
画素がマトリクス状に配置された画素アレイ部と、
前記画素アレイ部を構成する画素列毎に設けられ、前記画素の画素値をデジタルの画素データに変換して当該画素データを保持する複数のラッチ部と、
前記ラッチ部毎に設けられ、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力する複数のドライバ部と、
前記複数のドライバ部を制御して、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力させる列走査部と、
前記転送バスに出力された信号を増幅するセンスアンプ部と、
前記センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込むデータ取り込み部と、を備え、
前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記転送バスへの信号のドライブ能力を低くした撮像機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子及びそれを備えた撮像機器に関するものである。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、固体撮像素子を用いて画像を撮像して保存できる撮像機器が広く普及している。このような撮像機器に用いる固体撮像素子としては、ＣＣＤイメージセンサが最も一般的であったが、近年では、固体撮像素子の一層の多画素化が進んでおり、そのため、ＣＭＯＳイメージセンサが注目されている。
【０００３】
ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサと比較して読み出しが高速で、高感度、低消費電力といった特徴がある。また、ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らす事ができるといったメリットも持ち合わせている。
【０００４】
ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、画素アレイの中のある一行の画素群を選択し、その画素群を構成する各画素のＦＤアンプからの出力を同時に列方向へと読み出すような列並列出力型が主流である。
【０００５】
このような列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。その最も進んだ形態のひとつが画素列（カラム）毎にアナログ−デジタル変換器（以下、「ＡＤＣ」とする。）を備え、画素信号をデジタル化された画素データとして取り出すタイプのＣＭＯＳイメージセンサである（例えば、特許文献１参照。）。
【０００６】
ここで、従来の列並列出力型のＣＭＯＳイメージセンサにおけるデータ転送系の構成について図１２を参照して説明する。
【０００７】
図１２に示すように、従来の列並列出力型のＣＭＯＳイメージセンサは、画素列毎に、ラッチ部１１０と、ドライバ部１２０とを有している。ラッチ部１１０は、Ａ／Ｄ変換後の画素データを保持しており、この画素データは、列走査部１３０により選択されたドライバ部１２０によってラッチ部１１０から、複数の水平転送線１４１を有する転送バス１４０へ出力される。列走査部１３０は、シフトレジスタによって構成され、カラム単位で所定幅のパルス信号（以下、「選択信号」とする。）を出力する。この選択信号により、ドライバ部１２０が選択される。
【０００８】
センスアンプ部１５０は、転送バス１４０に接続されており、ラッチ部１１０からアナログ小振幅で読み出された画素データを増幅して、データ取り込み部１６０へ出力する。データ取り込み部１６０は、所定のラッチタイミング信号（以下、「ラッチクロック」とする。）に基づき、センスアンプ部１５０で増幅された画素データを確実にラッチする役割を果たす。
【０００９】
ＣＭＯＳイメージセンサ１００では、列並列読み出し方式を採用しているため、列方向の走査（水平走査）は、高速に行う必要がある。しかし、ラッチ部１１０は各画素列に対応して広範囲に配置されることになるため、転送バス１４０は長くなる。そのため、転送バス１４０を介したデータ転送において、寄生容量や寄生抵抗等によって配線遅延が生じる。そして、この配線遅延は、センスアンプ部１５０から遠いラッチ部１１０からのデータ転送ほど大きくなる。
【００１０】
各ラッチ部１１０のデータの読み出しは、データ取り込み部１６０において所定のデータラッチタイミングでラッチされることにより行われるが、配線遅延が大きすぎると所定のデータラッチタイミングでのラッチが困難となってくる。特に、転送速度（クロック周波数）が大きくなる程、この配線遅延の影響は大きくなり、問題となる。
【００１１】
また、１眼レフカメラ市場の拡大に伴い、ＣＭＯＳイメージセンサにおいては、多画素、高速化だけでなく、大型化もかなり進んでおり、この配線遅延による影響は、より顕著になっている。
【００１２】
センスアンプ部１５０の増幅率（ゲイン）を上げて伝播遅延を改善することは可能である。しかし、センスアンプ部１５０との間の距離（以下、「転送距離」とする。）が短いドライバ部１２０からデータを転送する場合に、回路の発振問題が起こる可能性がある。そのため、センスアンプ部１５０の増幅率は、転送距離が短いデータ転送の場合におけるセンスアンプ部１５０の位相余裕によって制限されることになり、限度がある。
【００１３】
そこで、かかる課題の解決手法として、下記特許文献１では、図１３に示すデータ転送系の構成が提案されている。
【００１４】
このデータ転送系の構成では、遅延回路１８０によって、列走査部１３０を構成する複数のシフトレジスタのうち転送距離が短いドライバ部１２０に対応するシフトレジスタほど入力する選択信号を遅延させている。これにより、転送距離が長いドライバ部１２０に対する選択信号の入力タイミングが、転送距離が短いドライバ部１２０に対する選択信号の入力タイミングより早くなる。
【００１５】
このように構成することで、転送距離が長いドライバ部１２０ほど動作するタイミングが早く、転送距離が短いドライバ部１２０ほど動作するタイミングを遅くなる。そのため、配線遅延が相殺され、転送バス１４０で生じる伝播遅延のばらつきが抑えられる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−３０６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、特許文献１に記載のデータ転送系の構成は、転送バスによる伝播遅延の本質を解決するものではない。そのため、さらなる多画素化や大型化に伴い、センスアンプ部への転送距離が長くなると、伝播遅延のばらつきを十分に抑制することができない恐れがある。また、孤立パターンを転送する場合、すなわち、転送バスに転送される画素データのパターンが、１・０・０・１・０・０・１・０・・・のように一定周期でＨｉｇｈレベルになる画素データを転送する場合にも同様に、伝播遅延のばらつきを十分に抑制することができない恐れがある。
【００１８】
本発明は、転送バスでの配線遅延による影響を低減し、転送速度の高速化を図ることが可能な固体撮像素子及びそれを備えた撮像機器を提供することにある。
【課題を解決するための手段】
【００１９】
そこで、上記目的を達成するために、請求項１に記載の発明は、固体撮像素子において、画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を構成する画素列毎に設けられ、前記画素の画素値をデジタルの画素データに変換して当該画素データを保持する複数のラッチ部と、前記ラッチ部毎に設けられ、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力する複数のドライバ部と、前記複数のドライバ部を制御して、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力させる列走査部と、前記転送バスに出力された信号を増幅するセンスアンプ部と、前記センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込むデータ取り込み部と、を備え、前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記転送バスへの信号のドライブ能力を低くした。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の固体撮像素子において、各前記ドライバ部は、その出力が前記転送バスに接続された駆動用のトランジスタを有しており、前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記駆動用のトランジスタのトランジスタサイズを小さくした。
【００２１】
また、請求項３に記載の発明は、請求項１又は２に記載の固体撮像素子において、前記センスアンプ部は、増幅率を少なくとも２段階に切替える切替え手段を有しており、転送距離が長いドライバ部からの信号を増幅するときの増幅率を、転送距離が短いドライバ部からの信号を増幅するときの増幅率よりも大きくした。
【００２２】
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の固体撮像素子において、前記列走査部は、前記ラッチ部に保持された画素データに応じた信号を前記ドライバ部から前記転送バスへ出力させるための選択信号を遅延させる遅延回路を、前記ラッチ部毎に設け、前記遅延回路により転送距離が短いドライバ部に対する選択信号ほど遅延時間を長くした。
【００２３】
また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の固体撮像素子において、前記列走査部は、複数の走査モードで前記複数のドライバ部を制御可能であり、前記複数の走査モードは、前記ラッチ部に保持された画素データに応じた信号を前記ドライバ部から前記転送バスへ出力させるための選択信号を、転送距離が短いドライバ部から転送距離が長いドライバ部にかけて順次出力する第１走査モードと、前記選択信号を転送距離が長いドライバ部から転送距離が短いドライバ部にかけて順次出力する第２走査モードとを含む。
【００２４】
また、請求項６に記載の発明は、撮像機器において、固体撮像素子を備え、前記固体撮像素子は、画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を構成する画素列毎に設けられ、前記画素の画素値をデジタルの画素データに変換して当該画素データを保持する複数のラッチ部と、前記ラッチ部毎に設けられ、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力する複数のドライバ部と、前記複数のドライバ部を制御して、前記ラッチ部に保持された画素データに応じた信号を、転送バスへ出力させる列走査部と、前記転送バスに出力された信号を増幅するセンスアンプ部と、前記センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込むデータ取り込み部と、を備え、前記複数のドライバ部のうち前記センスアンプ部までの転送距離が短いドライバ部ほど、前記転送バスへの信号のドライブ能力を低くした。
【発明の効果】
【００２５】
本発明によれば、転送バスでの配線遅延による影響を低減し、転送速度の高速化を図ることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る撮像機器の構成を示す図である。
【図２】図１に示す固体撮像素子の構成を示す図である。
【図３】図１に示す固体撮像素子の動作を説明するための図である。
【図４】図１に示す固体撮像素子の転送系の構成を示す図である。
【図５】図２及び図３に示すドライバ回路の構成を示す図である。
【図６】図２及び図３に示すドライバ回路の構成を示す図である。
【図７】図２及び図３に示すセンスアンプ回路の構成を示す図である。
【図８】図２及び図３に示すセンスアンプ回路の動作を説明するための図である。
【図９】図２及び図３に示すセンスアンプ回路の動作を説明するための図である。
【図１０】本発明の一実施形態に係る他の固体撮像素子の構成を示す図である。
【図１１】本発明の一実施形態に係る他の列走査部の構成を示す図である。
【図１２】従来の固体撮像素子の構成を示す図である。
【図１３】従来の固体撮像素子の構成を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の一実施形態に係る固体撮像素子及び当該固体撮像素子を備えた撮像機器の構成を具体的に説明する。
【００２８】
本実施形態に係る固体撮像素子は、画素アレイ部と、複数のラッチ部と、複数のドライバ部と、列走査部と、転送バスと、センスアンプ部と、データ取り込み部と、出力データ処理部を備えている。
【００２９】
画素アレイ部には、画素がマトリクス状に配置されている。ラッチ部は、この画素アレイ部を構成する画素列毎に設けられており、画素列を構成する各画素の画素値をデジタルの画素データに変換して当該画素データを保持する。
【００３０】
ドライバ部は、ラッチ部毎に設けられており、列走査部の制御により、ラッチ部に保持された画素データに応じた信号を転送バスに出力する。
【００３１】
転送バスには、センスアンプ部が接続されており、ドライバ部から転送バスへ出力された信号を増幅して、データ取り込み部へ出力する。データ取り込み部は、センスアンプ部により増幅された信号を所定のクロックに同期して順に取り込み、出力データ処理部へ出力する。
【００３２】
さらに、本実施形態に係る固体撮像素子においては、複数のドライバ部のうちセンスアンプ部までの転送距離が短いドライバ部ほど、転送バスへの信号のドライブ能力を低くしている。
【００３３】
このように構成することで、センスアンプ部までの転送距離が短いドライバ部からの出力ほどデータの伝播遅延が大きくなる。そのため、転送距離が短いドライバ部からセンスアンプ部までの伝播遅延がドライバ部により調整され、配線負荷によるドライバ部間のデータ伝播遅延差を最小限に抑えることができる。
【００３４】
ドライバ部のドライブ能力は、例えば、ドライバ部を構成し、かつその出力が転送バスに接続された駆動用のトランジスタのトランジスタサイズを変更することによって調整することができる。すなわち、転送距離が短いドライバ部の駆動用のトランジスタほど、そのトランジスタサイズを小さく、オン抵抗を大きくする。このように駆動用のトランジスタのオン抵抗を大きくすることで、擬似的に転送バスの配線抵抗を大きく見せて、センスアンプ部から出力されるデータの転送を遅くすることができる。このように、駆動用のトランジスタのトランジスタサイズの変更をするだけでよいため、固体撮像素子のコストアップを抑制できる。
【００３５】
また、センスアンプ部は、増幅率を少なくとも２段階に切替える切替え手段を有しており、転送距離が長いドライバ部からの信号を増幅するときの増幅率を、転送距離が短いドライバ部からの信号を増幅するときの増幅率よりも大きくしている。
【００３６】
このように構成することにより、ドライバ部のドライブ能力を調整するだけではデータ伝播遅延差を十分に小さくすることができない場合においても、データ伝播遅延差をさらに低減することが可能となる。
【００３７】
また、列走査部は、ラッチ部に保持された画素データに応じた信号をドライバ部から転送バスへ出力させるための選択信号を遅延させる遅延回路を、ラッチ部毎に設けている。しかも、遅延回路により転送距離が短いドライバ部に対する選択信号ほど遅延時間を長くしている。
【００３８】
このように構成することにより、ドライバ部のドライブ能力を調整するだけではデータ伝播遅延差を十分に小さくすることができない場合においても、データ伝播遅延差をさらに低減することが可能となる。
【００３９】
また、列走査部は、複数の走査モードで複数のドライバ部を制御可能である。これらの走査モードには、転送距離が短いドライバ部から転送距離が長いドライバ部にかけて順次選択信号を出力する第１走査モードと、転送距離が長いドライバ部から転送距離が短いドライバ部にかけて順次選択信号を出力する第２走査モードを含んでいる。
【００４０】
このように構成することで、ラッチ部に保持された画素データに応じた信号を読み出す方向をいずれの方向からでも行うことが可能となり、例えば、欠陥画素などを効率良く処理することができる。なお、本実施形態に係る固体撮像素子では、データ伝播遅延差の低減を、ドライバ部のドライブ能力の調整、センスアンプ部の増幅率調整、及び、選択信号を遅延させる遅延回路などを用いて行うようにしている。そのため、画素データに応じた信号の読み出し方向が変更された場合であっても、データ伝播遅延差の低減を行うことができる。
【００４１】
以下、本実施形態に係る固体撮像素子を備えた撮像機器の具体的構成を図面を参照して具体的に説明する。なお、説明は以下の順序で行う。
１．撮像機器の構成
２．固体撮像素子の構成及び動作
３．配線遅延をキャンセルするための第１の構成
４．配線遅延をキャンセルするための第２の構成
５．その他の実施形態
【００４２】
［１.撮像機器の構成］
まず、本実施形態おける撮像機器の構成について図面を用いて説明する。
【００４３】
図１に示すように、撮像機器１は、固体撮像素子２、信号処理回路３、システムコントローラ４、入力部５、光学ブロック６を具備している。また、この撮像機器１には、光学ブロック６内の機構を駆動するためのドライバ７、固体撮像素子２を駆動するためのタイミングジェネレータ（ＴＧ）８などが設けられている。
【００４４】
光学ブロック６は、被写体からの光を固体撮像素子２へ集光するためのレンズ、レンズを移動させてフォーカス合わせやズーミングを行うための駆動機構、メカシャッタ、絞りなどを具備している。ドライバ７は、システムコントローラ４からの制御信号に応じて、光学ブロック６内の機構の駆動を制御する。
【００４５】
固体撮像素子２は、ＴＧ８から出力されるタイミング信号に基づいて駆動され、被写体からの入射光を電気信号に変換し、さらにデジタル変換して生成した画素データを出力する。ＴＧ８は、システムコントローラ４の制御の下でタイミング信号を出力する。
【００４６】
信号処理回路３は、固体撮像素子２から出力される画素データに対するＡＦ（Auto Focus）、ＡＥ（Auto Exposure）、欠陥画素の検出処理及び補正処理、ホワイトバランス調整、マトリクス処理などの各種カメラ信号処理を実行する。
【００４７】
システムコントローラ４は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成される。ＣＰＵはＲＯＭに記憶されたプログラムを実行することにより、この撮像機器１の各部を統括的に制御し、また、その制御のための各種演算を実行する。入力部５は、ユーザの操作入力を受け付ける操作キー、ダイアル、レバーなどを含み、操作入力に応じた制御信号をシステムコントローラ４に出力する。
【００４８】
この撮像機器１では、信号処理回路３から出力された画像データは、図示しないグラフィックインタフェース回路に供給されて表示用の画像信号に変換され、これにより図示しないモニタにカメラスルー画像が表示される。また、入力部５へのユーザの入力操作などによりシステムコントローラ４に対して画像の記録が指示されると、信号処理回路３からの画像データはＣＯＤＥＣ（enCOder,DECoder）に供給され、圧縮符号化処理が施されて記録媒体に記録される。静止画像の記録の際には、信号処理回路３からは１フレーム分の画像データがＣＯＤＥＣに供給され、動画像の記録の際には、処理された画像データがＣＯＤＥＣに連続的に供給される。
【００４９】
［２．固体撮像素子の構成及び動作］
次に、固体撮像素子２の構成及び動作を図２及び図３を参照して具体的に説明する。固体撮像素子２として、列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサを例に挙げて説明する。
【００５０】
図２に示すように、固体撮像素子２は、画素アレイ部１１、ＡＤＣ群１２、デジタル−アナログ変換装置（以下、「ＤＡＣ」とする。）１３、センスアンプ部（Ｓ／Ａ）１４、データ取り込み部１５及び出力データ処理部１６を有する。
【００５１】
画素アレイ部１１は、フォトダイオードと画素内アンプとを含む画素１１ａがマトリクス状（行列状）に配置されて構成される。そして、固体撮像素子２には、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御部１７、行走査を制御する行走査部１８、そして列走査を制御する列走査部１９が配置される。列走査部１９は、複数のフリップフロップ６０−１〜６０−ｎが直列に接続されたシフトレジスタを有している（図４参照）。
【００５２】
ＡＤＣ群１２は、比較器３０とカウンタラッチ３１とからなる複数のアナログ−デジタル変換装置（以下、「ＡＤＣ」とする。）を有する。このＡＤＣは、各列線Ｖ０，Ｖ１，・・・毎に配列されており、ｎビットデジタル信号変換機能を有する。
【００５３】
比較器３０は、ＤＡＣ１３により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線Ｈ０，Ｈ１，・・・毎に画素１１ａから列線Ｖ０，Ｖ１，・・・を経由し得られる画素信号とを比較する。この画素信号は、画素１１ａの画素値に応じた信号であり、画素１１ａでの光電変換量に応じた電圧値の信号である。
【００５４】
カウンタラッチ３１は、カウンタ部３２、ラッチ部３３及びドライバ部３４を有している。カウンタ部３２は、ｎ個のカウンタ回路３２ａを有しており、タイミング制御部１７からカウント用のクロックＣＫ１〜ＣＫｎが入力されて、比較器３０の比較時間をカウントする。カウンタ部３２でカウントされたカウント値は、ｎ個のラッチ回路３３ａを有するラッチ部３３により保持される。このカウント値は、画素１１ａから出力された画素信号をデジタル変換した画素データである。ドライバ部３４は、ｎ個のドライバ回路３４ａを有しており、各ドライバ回路３４ａは、対応するラッチ回路３３ａから画素データに応じた信号を読み出して増幅する。なお、ラッチ回路３３ａから画素データに応じた信号の読み出しは、列走査部１９から出力される所定幅のパルス信号である選択信号ＨＳＥＬ１、ＨＳＥＬ２、・・・によって実行される。
【００５５】
各カウンタラッチ３１の出力は、それぞれｎ本の水平転送線２０ａ，２０ｂを有する２相の転送バス２０Ａ，２０Ｂに接続されている。カウンタラッチ３１から転送バス２０Ａ，２０Ｂへ読み出されたデータは、ｎ個のセンスアンプ（Ｓ／Ａ）回路３５を有するセンスアンプ部１４で増幅され、取り込みクロックＣＬＫに同期してデータ取り込み部１５により取り込まれる。データ取り込み部１５により取り込まれた画素データは、出力データ処理部１６を介して出力される。
【００５６】
ここで、固体撮像素子２の動作を、図３のタイミングチャートを参照しつつ具体的に説明する。なお、各列線Ｖ０，Ｖ１，・・・に対する動作は同じであるため、ここでは、列線Ｖ０に対する動作について説明する。また、画素１１ａから列線Ｖ０へ出力される画素信号は、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に、このリセット成分ΔＶに入射光量に応じた信号成分Ｖsigが加算された信号が現れるように行走査部１８により制御される。
【００５７】
図３に示すように、任意の行Ｈｘにおいて、画素１１ａのリセット成分ΔＶの列線Ｖ０への読み出しが安定した後（タイミングｔ０）、ＤＡＣ１３から比較器３０に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰの入力が開始される。また、同時に、カウンタラッチ３１のｎ個のカウンタ回路３２ａによってカウントが開始される。これにより、任意の列線Ｖ０の電圧との比較が比較器３０によって開始される。このとき、カウンタラッチ３１は、ダウンカウント状態に有る。その後、ランプ波形ＲＡＭＰと列線Ｖ０の電圧が等しくなると（タイミングｔ１）、比較器３０の出力が反転し、比較期間に応じたカウント値がカウンタラッチ３１のｎ個のラッチ部３３に保持される。
【００５８】
次に、任意の行Ｈｘにおいて、画素１１ａの信号成分Ｖsigの列線Ｖ０への読み出しが安定した後（タイミングｔ２）、ＤＡＣ１３から比較器３０に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰの入力が開始される。また、カウンタラッチ３１のｎ個のカウンタ回路３２ａによってカウントが開始される。このとき、カウンタラッチ３１は、アップカウント状態に有る。その後、ランプ波形ＲＡＭＰと列線Ｖ０の電圧が等しくなったとき（タイミングｔ３）、比較器３０の出力が反転し、比較期間に応じたカウント値がカウンタラッチ３１のｎ個のラッチ部３３に保持される。
【００５９】
このように、カウンタラッチ３１におけるカウント動作を、１回目の読出し時にはダウンカウントとし、２回目の読出し時にはアップカウントとして、カウント結果を同じ格納場所（ｎ個のラッチ部３３）に保持する。そのため、カウンタラッチ３１内で自動的に、Ｖsig＋ΔＶに応じたカウント値からΔＶに対応するカウント値が減算されることになり、カウンタラッチ３１に保持されるカウント値は、信号成分Ｖsigに応じたものとなる。
【００６０】
以上のＡＤ変換期間終了後、列走査部１９により選択信号ＨＳＥＬ１〜ＨＳＥＬｎが、選択信号ＨＳＥＬ１からＨＳＥＬｎにかけて順次アクティブにされる。これにより、各画素列に対応して設けられたカウンタラッチ３１に保持されたｎビットのデジタル信号が転送バス２０Ａ，２０Ｂを経て、センスアンプ部１４へ順次出力される。
【００６１】
センスアンプ部１４は、２相の転送バス２０Ａ，２０Ｂを通して入力された差電位を増幅してデータ取り込み部１５に出力する。データ取り込み部１５は、例えばｎ個のフリップフロップ回路３６からなり、供給される取り込みクロックＣＬＫに同期して、センスアンプ部１４からの出力をラッチする。データ取り込み部１５にラッチされた画素データは、クロックＣＬＫに同期して出力データ処理部１６に出力される。
【００６２】
［３．配線遅延をキャンセルするための第１の構成］
次に、本実施形態に係る固体撮像素子２において、配線遅延をキャンセルするための第１の構成について、図４〜図６を参照して説明する。
【００６３】
図４に示すように、固体撮像素子２のデータ転送系の構成は、遅延回路５０によって、列走査部１９を構成する複数のフリップフロップ６０−１〜６０−ｎのうち転送距離が短いドライバ部３４に対応するフリップフロップほど入力する選択信号を遅延させている。これにより、転送距離が長いドライバ部３４に対する選択信号の入力タイミングが、転送距離が短いドライバ部３４に対する選択信号の入力タイミングより早くなる。
【００６４】
このように構成することで、転送距離が長いドライバ部３４ほど動作するタイミングが早く、転送距離が短いドライバ部３４ほど動作するタイミングを遅くなる。そのため、配線遅延が相殺され、転送バス２０Ａ，２０Ｂで生じる伝播遅延のばらつきを低減することができる。なお、図４中、符号５１は遅延回路であり、列走査部１９からの制御により遅延量を変更することができる。
【００６５】
さらに、固体撮像素子２のでは、ドライバ回路３４ａを次のように構成しており、これにより、転送バス２０Ａ，２０Ｂで生じる伝播遅延のばらつきをさらに低減することができる。
【００６６】
図５に示すように、ドライバ回路３４ａは、カスコード接続されたＮＭＯＳトランジスタＴｒ１，Ｔｒ２と、同じくカスコード接続されたＮＭＯＳトランジスタＴｒ３，Ｔｒ４とを有している。
【００６７】
ＮＭＯＳトランジスタＴｒ１のドレインは水平転送線２０ａに接続され、そのソースは、ＮＭＯＳトランジスタＴｒ２のドレインに接続される。また、ＮＭＯＳトランジスタＴｒ３のドレインは水平転送線２０ｂに接続され、そのソースは、ＮＭＯＳトランジスタＴｒ４のドレインに接続される。ＮＭＯＳトランジスタＴｒ２、Ｔｒ４のソースは、グランドに接続される。
【００６８】
ＮＭＯＳトランジスタＴｒ２のゲートにはラッチ回路３３ａの出力が接続され、ＮＭＯＳトランジスタＴｒ４のゲートにはラッチ回路３３ａの出力がインバータ回路ＩＮＶを介して反転されて入力される。そして、ＮＭＯＳトランジスタＴｒ１，Ｔｒ３のゲートには、選択信号ＨＳＥＬｘ（１≦ｘ≦ｎ）が接続されており、選択信号ＨＳＥＬｘをＨｉｇｈレベルにすることでラッチ回路３３ａに保持された１ビット分の画像データに応じた差動信号が水平転送線２０ａ，２０ｂに出力される。なお、ドライバ回路３４ａから水平転送線２０ａに出力される信号とドライバ回路３４ａに水平転送線２０ｂに出力される信号とは互いに極性が反転した信号であり、これらの信号により差動信号が構成される。
【００６９】
このように構成されたドライバ回路３４ａをｎ個有するドライバ部３４では、センスアンプ部１４までの転送距離が短いドライバ部３４ほど、転送バス２０Ａ，２０Ｂへの信号のドライブ能力を低くしている。
【００７０】
ここで、図６に示すように、転送距離が長いドライバ部３４のドライバ回路をドライバ回路３４ａ−１とし、転送距離が中間のドライバ部３４のドライバ回路をドライバ回路３４ａ−ｍとし、転送距離が長いドライバ部３４のドライバ回路をドライバ回路３４ａ−ｎとする。
【００７１】
このとき、ドライバ回路３４ａのドライブ能力は、ドライバ回路３４ａ−１、ドライバ回路３４ａ−ｍ、ドライバ回路３４ａ−ｎの順に低減させる。すなわち、ドライバ回路３４ａ−ｍのドライブ能力をドライバ回路３４ａ−１のドライブ能力よりも低くし、ドライバ回路３４ａ−ｎのドライブ能力をドライバ回路３４ａ−ｍのドライブ能力よりも低くする。なお、図６における負荷８０は、水平転送線２０ａ，２０ｂ（転送バス２０Ａ，２０Ｂ）の配線抵抗や配線容量などを配線負荷として擬似的に示したものである。
【００７２】
このように構成することで、センスアンプ部１４までの転送距離が短いドライバ部３４からの出力ほど画像データの伝播遅延が大きくなる。そのため、転送距離が短いドライバ部３４からセンスアンプ部１４までの伝播遅延がドライバ部により調整され、転送バス２０Ａ，２０Ｂの配線負荷によるデータ伝播遅延差を抑えることができる。
【００７３】
なお、ドライバ回路３４ａのドライブ能力の変更は、ドライバ回路３４ａ−１からドライバ回路３４ａ−ｎにかけて１個ずつ順次低減するようにしてもよいが、複数個単位で低減するようにしてもよい。１個ずつドライブ能力を低減することで精度を向上させることができ、また、複数個単位でドライブ能力を低減することで設計コストを低減することができる。
【００７４】
ドライバ部３４のドライブ能力は、例えば、転送バス２０Ａ，２０Ｂに接続された駆動用のＮＭＯＳトランジスタＴｒ１，Ｔｒ３（図５参照）のトランジスタサイズを変更することによって調整することができる。すなわち、転送距離が短いドライバ部３４のＮＭＯＳトランジスタＴｒ１，Ｔｒ３ほど、そのトランジスタサイズを小さく、オン抵抗を大きくする。
【００７５】
このようにＮＭＯＳトランジスタＴｒ１，Ｔｒ３のオン抵抗を大きくすることで、擬似的に転送バス２０Ａ，２０Ｂの配線抵抗を大きく見せて、センスアンプ部１４から出力される画素データの伝播遅延を大きくすることができる。このようにＮＭＯＳトランジスタＴｒ１，Ｔｒ３のトランジスタサイズの変更のみでドライバ部３４のドライブ能力を変更することができるので、製造コストや設計コストを抑えることができ、よって、固体撮像素子のコストアップを抑制することができる。
【００７６】
［４．配線遅延をキャンセルするための第２の構成］
上述のように、固体撮像素子２では、ドライバ部３４のドライブ能力を変更することによってデータ伝播遅延を調整して、転送バス２０Ａ，２０Ｂでの配線遅延による影響を低減しているが、さらにセンスアンプ部１４を次のように構成することによって、配線遅延による影響をより低減している。
【００７７】
［４．１．センスアンプ部１４の構成］
まず、本実施形態に係るセンスアンプ部１４の構成について図面を参照して具体的に説明する。センスアンプ部１４は、ｎ個のセンスアンプ回路３５を有しており、それぞれのセンスアンプ回路３５は、図７に示すように構成される。
【００７８】
図７に示すように、センスアンプ回路３５は、電流供給回路４０，４０’と、ソース接地アンプ４１，４１’と、基準電圧生成回路４２と、差動アンプ４３とを有している。
【００７９】
電流供給回路４０，４０’は、ラッチ回路３３ａに保持されたデータに応じた信号を出力するドライバ回路３４ａに対して、転送バス２０Ａ，２０Ｂを介して電流を供給する。これにより、ソース接地アンプ４１，４１’の入力に、ラッチ回路３３ａに保持されたデータに応じた電圧が、ドライバ回路３４ａ及び転送バス２０Ａ，２０Ｂを介して入力される。
【００８０】
ソース接地アンプ４１，４１’は、入力される電圧と基準電圧生成回路４２により生成された基準電圧ＶＲＥＦとを比較し、比較結果に応じた出力電圧ＯＵＴ１，ＯＵＴ２を出力する。差動アンプ４３は、ソース接地アンプ４１，４１’の出力電圧ＯＵＴ１，ＯＵＴ２を入力して、出力電圧ＯＵＴ１,ＯＵＴ２に応じた電圧を出力する。差動アンプ４３の出力がセンスアンプ回路３５の出力電圧ＳＡＯＵＴとなる。
【００８１】
電流供給回路４０は、転送バス２０Ａの水平転送線２０ａを介してドライバ回路３４ａへ電流を供給する回路である。この電流供給回路４０には、複数の電流供給部４０ａ，４０ｂ，４０ｃが設けられており、少なくともこれらの電流供給部の一つから転送バス２０Ａへ電流を供給することができる。電流供給部４０ａ，４０ｂ，４０ｃは、列走査部１９から出力される制御信号Ｇａ，Ｇｂ，Ｇｃに基づき、電流の供給と停止が制御される。
【００８２】
電流供給部４０ａ，４０ｂ，４０ｃは、駆動用のトランジスタＴｒ１１,Ｔｒ２１,Ｔｒ３１により電流を水平転送線２０aへ供給する。電流供給部４０ｂ，４０ｃの構成は、電流供給部４０ａの構成と同様であるため、以下においては、電流供給部４０ａの構成について具体的に説明する。
【００８３】
電流供給部４０ａは、駆動用のトランジスタＴｒ１１に加え、トランジスタＴｒ１２，〜Ｔｒ１４及びインバータ回路ＩＮＶ２を備えており、列走査部１９から出力される制御信号Ｇａに基づき、トランジスタＴｒ１１を制御する。トランジスタＴｒ１３，Ｔｒ１４は、ソース接地アンプ４１の出力電圧ＯＵＴ１に接続されており、トランジスタＴｒ１１は、フィードバック用のトランジスタとしても用いられる。すなわち、トランジスタＴｒ１１からの電流供給に応じて変化する水平転送線２０ａの電位に基づいてソース接地アンプ４１の出力電圧ＯＵＴ１が変化するが、このソース接地アンプ４１の出力電圧ＯＵＴ１に応じてトランジスタＴｒ１１が水平転送線２０ａに供給する電流値が変わる。
【００８４】
なお、電流供給部４０ａの具体的な構成は、次の通りである。すなわち、図７に示すように、トランジスタＴｒ１１のソースは電圧ＶＤＤの電源に接続され、ドレインは水平転送線２０ａに接続されている。トランジスタＴｒ１２のソースは電圧ＶＤＤの電源に接続され、ドレインはトランジスタＴｒ１１のゲートに接続されている。トランジスタＴｒ１３のソースはトランジスタＴｒ１１のゲートとトランジスタＴｒ１４のドレインに接続され、ドレインはトランジスタＴｒ１４のソースに接続されている。そして、制御信号ＧａがトランジスタＴｒ１２，Ｔｒ１３のゲートに入力され、制御信号Ｇａ’がトランジスタＴｒ１４のゲートに入力されて、トランジスタＴｒ１１のオンとオフが制御される。トランジスタＴｒ１３のドレイン及びトランジスタＴｒ１４のソースは共にソース接地アンプ４１の出力ノードに接続されており、トランジスタＴｒ１１にフィードバック機能を持たせている。なお、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１４はＰＭＯＳトランジスタであり、トランジスタＴｒ１３はＮＭＯＳトランジスタである。なお、図７に示すように、電流供給回路４０’の構成は、電流供給回路４０の構成と同様であるため、ここでは説明を省略する。
【００８５】
ソース接地アンプ４１は、トランジスタＴｒ４１〜Ｔｒ４４から構成される。ソース接地アンプ４１は、トランジスタＴｒ４２，Ｔｒ４４にそれぞれ入力される電流供給回路４０の出力電圧と基準電圧生成回路４２により生成された基準電圧ＶＲＥＦとを比較し、比較結果に応じた出力電圧ＯＵＴ１を出力する。ＰＭＯＳトランジスタＴｒ４１とＮＭＯＳトランジスタＴｒ４２とはカスコード接続され、電圧ＶＤＤの電源とグランド間に接続されている。同様に、ＰＭＯＳトランジスタＴｒ４３とＮＭＯＳトランジスタＴｒ４４とはカスコード接続され、電圧ＶＤＤの電源とグランド間に接続されている。そして、ＰＭＯＳトランジスタＴｒ４１のゲート及びソースにＰＭＯＳトランジスタＴｒ４３のゲートが接続されてカレントミラー回路が構成されている。なお、ソース接地アンプ４１’の構成は、ソース接地アンプ４１の構成と同様であるため、ここでは説明を省略する。
【００８６】
基準電圧生成回路４２は、電圧ＶＤＤの電源とグランド間に、直列に接続された電流源ＩＡとダイオード接続されたトランジスタＴｒ６０とにより構成され、基準電圧ＶＲＥＦを生成する。
【００８７】
差動アンプ４３は、トランジスタＴｒ５１〜Ｔｒ５４から構成され、ソース接地アンプ４１，４１’の出力電圧ＯＵＴ１，ＯＵＴ２をトランジスタＴｒ５３，Ｔｒ５１のゲートに入力して、トランジスタＴｒ５３のドレインから出力電圧ＯＵＴ１,ＯＵＴ２に応じた電圧を出力する。なお、ＰＭＯＳトランジスタＴｒ５１とＮＭＯＳトランジスタＴｒ５２とはカスコード接続され、電圧ＶＤＤの電源とグランド間に接続される。同様に、ＰＭＯＳトランジスタＴｒ５３とＮＭＯＳトランジスタＴｒ５４とはカスコード接続され、電源ＶＤＤの電源とグランド間に接続されている。そして、ＮＭＯＳトランジスタＴｒ５２のゲート及びソースにＮＭＯＳトランジスタＴｒ５４のゲートが接続されてカレントミラー回路が構成されている。
【００８８】
転送バス２０Ａ,２０Ｂの水平転送線２０ａ,２０ｂには、ダイオード接続されたＮＭＯＳトランジスタＴｒ３５,Ｔｒ３５’が接続されている。一方、ドライバ回路３４ａは、ラッチ回路３３ａに保持されたデータに応じて、２つの水平転送線２０ａ,２０ｂのいずれか一方がトランジスタを介してグランドに接続され、他方は接続されずに開放状態となる。ドライバ回路３４ａによって、水平転送線２０ａがトランジスタを介してグランドに接続されずに開放状態にされたときには、電流供給回路４０からＮＭＯＳトランジスタＴｒ３５に電流が供給され、ＮＭＯＳトランジスタＴｒ３５がダイオードとして機能する。そのため、ＮＭＯＳトランジスタＴｒ３５のソース−ドレイン間に電圧が生じて、水平転送線２０ａが所定の電圧となり、ソース接地アンプ４１の出力電圧ＯＵＴ１は高電位となる。一方、ドライバ回路３４ａによって、水平転送線２０ｂがグランドに接続されずに開放状態にされたときには、同様の理由で、ＮＭＯＳトランジスタＴｒ３５’がダイオードとして機能し、水平転送線２０ｂが所定の電圧となり、ソース接地アンプ４１’の出力電圧ＯＵＴ２は高電位となる。
【００８９】
以上のように、本実施形態に係る固体撮像素子２では、各電流供給回路４０，４０’は、複数の電流供給部を有している。そして、列走査部１９がこれらの電流供給部を制御することにより、センスアンプ回路３５の増幅率を少なくとも２段階に切替えて、配線遅延による影響をさらに低減している。
【００９０】
［４．２．センスアンプ部１４の動作］
以下、センスアンプ部１４を構成する各センスアンプ回路３５の増幅率の切り替えについて、図８を参照して具体的に説明する。
【００９１】
電流供給回路４０，４０’に設けられた複数の電流供給部４０ａ〜４０ｃ，４０ａ’〜４０ｃ’は、それぞれ同じ電流供給能力を有しており、列走査部１９により図８に示すように制御される。
【００９２】
列走査部１９は、信号を出力させるドライバ部３４の選択を転送距離が長いドライバ部３４から転送距離が短いドライバ部３４にかけて順に行う場合、次のように、電流供給回路４０，４０’を制御して、電流供給回路４０，４０’の電流供給量を３段階で切り替える。なお、ここでは、選択信号ＨＳＥＬ１〜ＨＳＥＬ（ｎ／３−１）が入力されるドライバ部３４が転送距離が長いドライバ部３４（以下、「遠端のドライバ部３４」とする。）となる。また、選択信号ＨＳＥＬ（ｎ／３）〜ＨＳＥＬ（２ｎ／３−１）が入力されるドライバ部３４が転送距離が中間のドライバ部３４（以下、「中端のドライバ部３４」とする。）となる。また、選択信号ＨＳＥＬ（２ｎ／３）〜ＨＳＥＬｎが入力されるドライバ部３４が転送距離が短いドライバ部３４（以下、「近端のドライバ部３４」とする。）となる。なお、ここでは、便宜上、ｎを３の倍数としている。
【００９３】
この場合、列走査部１９は、信号を出力させるドライバ部３４として近端のドライバ部３４を選択するときには、制御信号Ｇａにより、電流供給部４０ａ，４０ａ’から電流供給を行わせる。このとき、電流供給部４０ａ，４０ａ’の電流供給能力に応じて、電流供給回路４０，４０’から転送バス２０Ａ，２０Ｂを介して近端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【００９４】
また、列走査部１９は、信号を出力させるドライバ部３４として中端のドライバ部３４を選択するときには、制御信号Ｇａ，Ｇｂにより、電流供給部４０ａ，４０ｂ，４０ａ’，４０ｂ’から電流供給を行わせる。近端のドライバ部３４の場合に比べ、転送バス２０Ａ，２０Ｂの配線抵抗が大きくなるため、電流供給部４０ａ，４０ａ’からの電流供給だけあれば、中端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができない。しかし、電流供給部４０ｂ，４０ｂ’からも電流供給が行われるため、中端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【００９５】
また、列走査部１９は、信号を出力させるドライバ部３４として遠端のドライバ部３４を選択するときには、制御信号Ｇａ，Ｇｂ，Ｇｃにより、電流供給部４０ａ〜４０ｃ，４０ａ’〜４０ｃ’から電流供給を行わせる。中端のドライバ部３４の場合に比べ、転送バス２０Ａ，２０Ｂの配線抵抗が大きくなるため、電流供給部４０ａ，４０ｂ，４０ａ’ ，４０ｂ’からの電流供給だけあれば、遠端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができない。しかし、電流供給部４０ｃ，４０ｃ’からも電流供給が行われるため、遠端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【００９６】
このように、センスアンプ部１４から近端のドライバ部３４から遠端のドライバ部３４に転送バス２０Ａ，２０Ｂを介して供給される電流の電流値を一定範囲内にすることができるため、ドライバ部３４同士のデータの伝播遅延差を抑えることができる。
【００９７】
図８に示す例では、電流供給部４０ａ〜４０ｃ，４０ａ’〜４０ｃ’は、それぞれ同じ電流供給能力を有するものとして説明したが、電流供給部４０ａ〜４０ｃ，４０ａ’〜４０ｃ’をそれぞれ異なる電流供給能力とすることもできる。
【００９８】
電流供給部４０ｃの電流供給能力は、電流供給部４０ａ,４０ｂの電流供給能力よりも高く、電流供給部４０ｂの電流供給能力は、電流供給部４０ａの電流供給能力よりも高くする。例えば、電流供給部４０ｂの電流供給能力を、電流供給部４０ａの電流供給能力の２倍とし、電流供給部４０ｃの電流供給能力を、電流供給部４０ａの電流供給能力の３倍とする。
【００９９】
この場合、列走査部１９は、信号を出力させるドライバ部３４として近端のドライバ部３４を選択するときには、制御信号Ｇａにより、電流供給部４０ａ，４０ａ’から電流供給を行わせる。このとき、電流供給部４０ａ，４０ａ’の電流供給能力に応じて、電流供給回路４０，４０’から転送バス２０Ａ，２０Ｂを介して近端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【０１００】
また、列走査部１９は、信号を出力させるドライバ部３４として中端のドライバ部３４を選択するときには、制御信号Ｇｂにより、電流供給部４０ｂ，４０ｂ’から電流供給を行わせる。近端のドライバ部３４の場合に比べ、転送バス２０Ａ，２０Ｂの配線抵抗が大きくなるため、電流供給部４０ｂ，４０ｂ’から電流供給部４０ａ，４０ａ’の２倍の電流供給を行う。これにより、中端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【０１０１】
また、列走査部１９は、信号を出力させるドライバ部３４として遠端のドライバ部３４を選択するときには、制御信号Ｇｃにより、電流供給部４０ｃ，４０ｃ’から電流供給を行わせる。中端のドライバ部３４の場合に比べ、転送バス２０Ａ，２０Ｂの配線抵抗が大きくなるため、電流供給部４０ｃ，４０ｃ’から電流供給部４０ａ，４０ａ’の３倍の電流供給を行う。これにより、遠端のドライバ部３４に供給される電流の電流値を一定範囲内に維持することができる。
【０１０２】
なお、電流供給部４０ａ〜４０ｃ，４０ａ’〜４０ｃ’の電流供給能力は、駆動用のトランジスタＴｒ１１,Ｔｒ２１,Ｔｒ３１のトランジスタサイズにより変更することができる。例えば、電流供給部４０ａ，４０ｂ，４０ｃの順で電流供給能力を小さくする場合、トランジスタＴｒ３１のトランジスタサイズは、トランジスタＴｒ２１のトランジスタサイズよりも大きく、トランジスタＴｒ２１のトランジスタサイズは、トランジスタＴｒ１１のトランジスタサイズよりも大きくしている。
【０１０３】
また、例えば、列走査部１９は、信号を出力させるドライバ部３４として遠端のドライバ部３４を選択するときには、選択信号ＨＳＥＬ１〜ＨＳＥＬ（ｎ／３−１）をアクティブ（Ｈｉｇｈレベル）にするときだけ、制御信号Ｇｃをアクティブ（Ｈｉｇｈレベル）にすることもできる。このようにすることで、消費電流を抑えることができる。また、列走査部１９は、任意の選択信号ＨＳＥＬ１〜ＨＳＥＬｎをアクティブにするときだけ、必要な制御信号Ｇａ、Ｇｂ，Ｇｃをアクティブにすることもできる。このようにすることで、さらに消費電流を抑えることができる。
【０１０４】
なお、上述では、列走査部１９において、選択信号ＨＳＥＬ１〜ＨＳＥＬｎに対応させて制御信号Ｇａ、Ｇｂ，Ｇｃを制御するようにしたが、転送距離を検知して制御信号Ｇａ、Ｇｂ，Ｇｃを制御することもできる。また、上述では、電流供給回路４０，４０’に、それぞれ３つの電流供給部を設けることとしたが、コストや精度などを考慮して、任意に増減することが可能である。
【０１０５】
以上のように、本実施形態に係る固体撮像素子２では、各電流供給回路４０，４０’は、複数の電流供給部を有しており、列走査部１９がこれらの電流供給部を制御して、センスアンプ回路３５の増幅率を切替えて、配線遅延による影響を低減する。そのため、垂直方向のサイズを抑えることができ、しかも、孤立パターンの転送も転送距離に関わらず可能になる。また、転送距離に応じて、電流供給部を切り替えるので、回路の位相余裕も取りやすくなり、回路の設計が容易である。
【０１０６】
［５．その他の実施形態］
上述した係る固体撮像素子２では、遅延回路５０によって、列走査部１９を構成する複数のフリップフロップ６０−１〜６０−ｎのうち転送距離が短いドライバ部３４に対応するシフトレジスタほど入力する選択信号ＨＳＥＬを遅延させているが、図１０に示すように、フリップフロップ６０−１〜６０−ｎからの出力を遅延回路５３−１〜５３−ｎを介してドライバ部３４へ接続するようにしてもよい。この場合も同様に、転送距離が短いドライバ部３４に対応する選択信号ＨＳＥＬｘほど遅延させる。
【０１０７】
すなわち、列走査部１９において、ラッチ部３３毎に、ラッチ部３３に保持された画素データに応じた信号をドライバ部３４から転送バス２０Ａ、２０Ｂへ出力させる選択信号ＨＳＥＬ１〜ＨＳＥＬｎを遅延させる遅延回路５３−１〜５３−ｎを設ける。そして、遅延回路により転送距離が短いドライバ部に対する選択信号ＨＳＥＬｘほど遅延時間を長くする。このように構成することで、転送距離が長いドライバ部３４ほど動作するタイミングが早く、転送距離が短いドライバ部３４ほど動作するタイミングを遅くなる。そのため、配線遅延が相殺され、転送バス２０Ａ，２０Ｂで生じる伝播遅延のばらつきを低減することができる。
【０１０８】
遅延回路５３−１〜５３−ｎは、列走査部１９の制御などにより遅延量を調整することができる可変遅延回路を用いることで、汎用性を向上させることができる。なお、図１１中、符号５２は遅延回路であり、列走査部１９からの制御により遅延量を変更することができる。
【０１０９】
また、固体撮像素子２は、複数の走査モードで複数のドライバ部３４を制御可能とすることができる。例えば、図１１に示すように列走査部１９’を構成することにより、第１走査モードと、第２走査モードで複数のドライバ部３４を制御することができる。第１走査モードは、選択信号ＨＳＥＬｘを、転送距離が短いドライバ部から転送距離が長いドライバ部にかけて順次出力する。第２走査モードは、選択信号ＨＳＥＬｘを、転送距離が長いドライバ部３４から転送距離が短いドライバ部３４にかけて順次出力する。
【０１１０】
図１１においては、列走査部１９’は、複数のフリップフロップ６０−１〜６０―ｎから構成されるシフトレジスタに加え、さらに、複数のフリップフロップ６１−１〜６１―ｎから構成されるシフトレジスタを備えている。そして、これらのシフトレジスタのうち、いずれのシフトレジスタからの出力を選択信号ＨＳＥＬ１〜ＨＳＥＬｎとして用いるかを決定するスイッチＳＷ１〜ＳＷｎが設けられる。列走査部１９は、このスイッチＳＷ１〜ＳＷｎを制御することで、第１走査モードと第２走査モードとを切替える。このスイッチＳＷ１〜ＳＷｎは、内部のレジスタの値に基づいて、切り替えられる。内部のレジスタは、外部からの制御信号によりその値を変更可能である。
【０１１１】
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【符号の説明】
【０１１２】
１  撮像機器
２  固体撮像素子
３  信号処理回路
１１  画素アレイ部
１２  ＡＤＣ群
１４  センスアンプ部
１５  データ取り込み部
１６  出力データ処理部
１８  行走査部
１９  列走査部
２０ａ，２０ｂ  水平転送線
２０Ａ，２０Ｂ  転送バス
３０  比較器
３１  カウンタラッチ
３２  カウンタ部
３２ａ  カウンタ回路
３３  ラッチ部
３３ａ  ラッチ回路
３４  ドライバ部
３４ａ  ドライバ回路
３５  センスアンプ回路
４０,４０’  電流供給回路
４０ａ〜４０ｃ,４０ａ’〜４０ｃ’  電流供給部
５０〜５２，５３−１〜５３−ｎ  遅延回路
６０−１〜６０−ｎ，６１−１〜６１−ｎ  フリップフロップ
【図１】
2011171889.tif 000003
【図２】
2011171889.tif 000004
【図３】
2011171889.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011171889.tif 000009
【図８】
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【図９】
2011171889.tif 000011
【図１０】
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【図１１】
2011171889.tif 000013
【図１２】
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【図１３】
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