(57)【要約】【課題】静電破壊対策においてペレットサイズに影響を与えず、かつレイアウトに影響されない構成とする。【解決手段】ＦＥＴ領域２００に形成されたＦＥＴと、周囲領域２０２において、基体表面に形成された第１の不純物拡散領域１０６ａと、それぞれ第１の不純物拡散領域１０６ａの一端１０７ａおよび他端１０７ｂ上に形成された第１のオーミックメタル端子１１４ａおよび第２のオーミックメタル端子１１４ｄとを含むゲート抵抗１０７と、平面視において、ゲート抵抗１０７の一端１０７ａとゲート電極１２２との間には、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せ、またはソース不純物拡散領域１０６ｃおよびソース電極１１４ｃの組合せの一方が存在し、当該組合せの一方は、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を遮るように、ＦＥＴ領域２００から延在して形成された遮断部１３４を含む。【選択図】図１
2011096735.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴが形成されるＦＥＴ領域およびその周囲の周囲領域を含む基体と、
前記ＦＥＴ領域において、それぞれ前記基体表面に形成された不純物拡散領域により構成されたドレイン領域およびソース領域、それぞれ前記基体上で前記ドレイン領域および前記ソース領域上に形成され、オーミックメタル層により形成されたドレイン電極およびソース電極、および前記基体上で前記ドレイン電極と前記ソース電極との間に配置されたゲート電極とを含むＦＥＴと、
前記周囲領域において、前記基体上に形成されたゲートパッドと、
前記周囲領域において、前記基体表面に形成された不純物拡散領域と、それぞれ基体上で前記不純物拡散領域の一端および他端上に形成され、オーミックメタル層により構成された第１のオーミックメタル端子および第２のオーミックメタル端子とを含み、前記第１のオーミックメタル端子が前記ゲートパッドと接続され、前記第２のオーミックメタル端子が前記ゲート電極と接続されたゲート抵抗と、
を含み、
平面視において、前記ゲート抵抗の前記不純物拡散領域の前記一端と前記ゲート電極との間には、前記ドレイン領域および前記ドレイン電極の組合せ、または前記ソース領域および前記ソース電極の組合せの一方が存在し、当該組合せの一方は、前記ゲート抵抗の前記不純物拡散領域の前記一端と前記他端とを結ぶ直線を遮るように、前記ＦＥＴ領域から延在して形成された遮断部を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記組合せの一方は、前記ゲートパッドと前記ゲート電極との間に存在する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ドレイン電極および前記ソース電極は、それぞれ、ＲＦ信号ラインであるドレイン配線およびソース配線に電気的に接続された半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記ゲート抵抗の前記不純物拡散領域は、前記一端と前記他端とを結ぶ直線の距離Ｌ１よりも長い距離Ｌ２を有する形状に形成された半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート抵抗の前記不純物拡散領域は、前記一端と前記他端との間に屈曲部を有する半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記基体は、化合物半導体により構成された半導体層を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化、高集積化が進んでいる。このような微細化、高集積化のために、デバイス内のサージ電流や電界が集中して局所的な発熱や破壊が生じ、静電気放電による静電破壊の発生が増大している。静電破壊対策の有効な処置として、たとえば内部回路に保護素子を設けることがある。
【０００３】
特許文献１（特開２００４−１０３７８６号公報）には、基板上に設けた動作領域表面に接続するゲート電極、ドレイン電極およびソース電極と、各電極に接続するゲート端子、ソース端子、ドレイン端子とを有する被保護素子となるＦＥＴと、被保護素子のいずれか２つの端子間に並列に接続され、第１の高濃度不純物領域と第２の高濃度不純物領域の２端子間に絶縁領域を配置した保護素子とを有し、被保護素子の２つの端子間に印加される静電エネルギーを第１および第２の高濃度不純物領域間で放電させ、被保護素子の２つの端子に対応する２つの電極に到達する静電エネルギーを２つの電極間の静電破壊電圧を超えない程度に減衰させた構成の半導体装置が記載されている。これにより、電極から入るサージ電流が近接した第１の高濃度不純物領域と第２の高濃度不純物領域で放電されるため、寄生容量の増加（ＲＦ特性の劣化）を防ぎ、高周波特性の劣化を招くのを防ぐことができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１０３７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の技術では、保護素子を追加した分だけペレットサイズの増大化を招き、また回路が複雑化した時に保護素子自体のレイアウトが困難になるという難点がある。半導体デバイスにおいては、年々、小型化、微細化、高集積化の要求が厳しくなってきており、静電破壊対策においてもできる限りペレットサイズに影響を与えず、かつレイアウトに影響されない構成が求められる。
【課題を解決するための手段】
【０００６】
本発明によれば、
ＦＥＴが形成されるＦＥＴ領域およびその周囲の周囲領域を含む基体と、
前記ＦＥＴ領域において、それぞれ前記基体表面に形成された不純物拡散領域により構成されたドレイン領域およびソース領域、それぞれ前記基体上で前記ドレイン領域および前記ソース領域上に形成され、オーミックメタル層により形成されたドレイン電極およびソース電極、および前記基体上で前記ドレイン電極と前記ソース電極との間に配置されたゲート電極とを含むＦＥＴと、
前記周囲領域において、前記基体上に形成されたゲートパッドと、
前記周囲領域において、前記基体表面に形成された不純物拡散領域と、それぞれ基体上で前記不純物拡散領域の一端および他端上に形成され、オーミックメタル層により構成された第１のオーミックメタル端子および第２のオーミックメタル端子とを含み、前記第１のオーミックメタル端子が前記ゲートパッドと接続され、前記第２のオーミックメタル端子が前記ゲート電極と接続されたゲート抵抗と、
を含み、
平面視において、前記ゲート抵抗の前記不純物拡散領域の前記一端と前記ゲート電極との間には、前記ドレイン領域および前記ドレイン電極の組合せ、または前記ソース領域および前記ソース電極の組合せの一方が存在し、当該組合せの一方は、前記ゲート抵抗の前記不純物拡散領域の前記一端と前記他端とを結ぶ直線を遮るように、前記ＦＥＴ領域から延在して形成された遮断部を含む半導体装置が提供される。
【０００７】
この構成によれば、静電破壊が生じやすいＦＥＴのゲート部と、ゲートパッドに接続されたゲート抵抗の一端との間に、ドレイン領域およびドレイン電極の組合せ、またはソース領域およびソース電極の組合せの一方が存在している。また、ドレイン領域およびドレイン電極の組合せ、またはソース領域およびソース電極の組合せの一方が、ゲート抵抗の一端と他端とを結ぶ直線を遮るように延在して形成されている。これにより、ゲートパッドにサージ電流が入力し、サージ電流がゲート抵抗の一端から、基体中に流れたとしても、ドレイン領域およびドレイン電極の組合せ、またはソース領域およびソース電極の組合せ、または遮断部によりサージ電流が遮断され、サージ電流をドレイン電極またはソース電極を介して外部に放出することができる。これにより、サージ電流がゲート抵抗の他端に達するのを防ぐことができ、サージ電流がゲート電極に流入するのを防ぐことができる。そのため、ゲート部の静電破壊を防ぐことができる。これにより、ＦＥＴのゲート部にサージ電流が流れ込むのを防ぐことができ、静電破壊を防ぐことができる。また、遮断部は、ドレイン領域およびドレイン電極の組合せ、またはソース領域およびソース電極の組合せの一方を延在させるだけの構成で形成することができる。そのため、回路レイアウト上の工夫をするだけで、ペレットサイズにほとんど影響を与えず、また回路の複雑化（たとえば多くのＦＥＴを有する場合）にも対応可能な静電破壊対策を施すことができる。
【０００８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、静電破壊対策においてペレットサイズに影響を与えず、かつレイアウトに影響されない構成とすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図３】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図４】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図５】図１から図４のＡ−Ａ’断面図である。
【図６】ゲート抵抗の構成を拡大して示す平面図である。
【図７】半導体装置に遮断部を設けていない場合の問題点を説明するための平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１から図４は、本実施の形態における半導体装置の構成を示す平面図である。図５は、図１から図４のＡ−Ａ’断面図である。まず、図１および図５を参照して説明する。
図５に示すように、半導体装置１００は、基体１０２を含む。基体１０２は、基板１０１と、基板１０１上に形成されたエピバッファ層１０４と、エピバッファ層１０４表面に形成されたエピ活性層１０６と、エピ活性層１０６を分離する素子分離絶縁膜１０８とにより構成される。また、半導体装置１００は、エピ活性層１０６上に形成されたエピキャップ層１１０と、エピキャップ層１１０上に形成されたオーミックメタル層１１４とを含む。基板１０１は、ＧａＡｓ基板等の化合物半導体基板とすることができる。本実施の形態において、基板１０１はＧａＡｓ基板、エピバッファ層１０４はＧａＡｓエピタキシャルバッファ層、エピ活性層１０６はＧａＡｓエピタキシャル活性層、エピキャップ層１１０はＧａＡｓエピタキシャルキャップ層とすることができる。
【００１３】
半導体装置１００は、基体１０２上に形成された層間絶縁膜１１２と、層間絶縁膜１１２上に形成された上層配線層１１８と、層間絶縁膜１１２中に形成され、上層配線層１１８とオーミックメタル層１１４とを接続するコンタクトが形成されるコンタクト層１１６とを含む。上層配線層１１８の上層配線およびコンタクト層１１６のコンタクトは、たとえば金、白金、アルミニウム等の金属材料により構成することができる。層間絶縁膜１１２は、たとえばシリコン酸化膜等により構成することができる。
【００１４】
図１も参照して、基体１０２は、平面視で、ＦＥＴ（Field Effect Transistor）が形成されるＦＥＴ領域２００と、その周囲の周囲領域２０２とを含む。半導体装置１００は、ＦＥＴ領域２００に形成されたＦＥＴを含む。ＦＥＴは、それぞれ基体１０２表面に形成された不純物拡散領域により構成されたドレイン不純物拡散領域１０６ｂ（ドレイン領域）およびソース不純物拡散領域１０６ｃ（ソース領域）と、それぞれ基体１０２上でドレイン不純物拡散領域１０６ｂおよびソース不純物拡散領域１０６ｃ上に形成されたドレイン電極１１４ｂおよびソース電極１１４ｃと、および基体１０２上でドレイン電極１１４ｂおよびソース電極１１４ｃとの間に配置されたゲート電極１２２とを含む。ドレイン電極１１４ｂおよびソース電極１１４ｃは、オーミックメタル層１１４により構成される。ドレイン不純物拡散領域１０６ｂおよびソース不純物拡散領域１０６ｃは、エピ活性層１０６により構成される。
【００１５】
また、半導体装置１００は、周囲領域２０２において基体１０２上に形成され、ゲート電極１２２、ドレイン電極１１４ｂおよびソース電極１１４ｃにそれぞれ電気的に接続されたゲートパッド１２０ａ、ドレインパッド１２０ｂ、およびソースパッド１２０ｃとを含む。ドレインパッド１２０ｂとドレイン電極１１４ｂとは、ドレイン配線１１８ｂを介して電気的に接続されている。ドレインパッド１２０ｂは、ドレイン配線１１８ｂ直上に形成される。ソースパッド１２０ｃとソース電極１１４ｃとは、ソース配線１１８ｃを介して電気的に接続されている。ソースパッド１２０ｃは、ソース配線１１８ｃ直上に形成される。ゲートパッド１２０ａとゲート電極１２２とは、第１のゲート配線１１８ａと、ゲート抵抗１０７と、第２のゲート配線１１８ｄとを介して電気的に接続されている。ゲートパッド１２０ａは、第１のゲート配線１１８ａ直上に形成される。これらは周囲領域２０２に設けられている。
【００１６】
ドレイン配線１１８ｂ、ソース配線１１８ｃ、第１のゲート配線１１８ａ、および第２のゲート配線１１８ｄは、上層配線層１１８により構成される。また、ドレイン配線１１８ｂおよびソース配線１１８ｃは、ゲート電極１２２よりも容量（体積）が充分大きいＲＦ信号ラインとすることができる。平面図では図示していないが、上層配線層１１８とオーミックメタル層１１４とは、適宜コンタクト層１１６のコンタクトにより接続されている。
【００１７】
ゲート抵抗１０７は、基体１０２表面に形成されたエピ活性層１０６により構成された第１の不純物拡散領域１０６ａを含む。また、図５に示すように、第１の不純物拡散領域１０６ａの一端１０７ａ上には、エピキャップ層１１０ａ、第１のオーミックメタル端子１１４ａ、およびコンタクト１１６ａが形成されており、第１の不純物拡散領域１０６ａは、これらを介して第１のゲート配線１１８ａと接続され、さらに第１のゲート配線１１８ａを介してゲートパッド１２０ａと接続されている。また、ゲート抵抗１０７の第１の不純物拡散領域１０６ａの他端１０７ｂ上には、エピキャップ層１１０ｄ、第２のオーミックメタル端子１１４ｄ、およびコンタクト１１６ｄが形成されており、第１の不純物拡散領域１０６ａは、これらを介して第２のゲート配線１１８ｄと接続され、さらに第２のゲート配線１１８ｄを介してゲート電極１２２と接続されている。第１のオーミックメタル端子１１４ａおよび第２のオーミックメタル端子１１４ｄは、オーミックメタル層１１４により構成される。
【００１８】
図１に示したように、ゲートパッド１２０ａとゲート電極１２２との間にゲート抵抗１０７を設けることにより、ＦＥＴのゲート電極１２２に印加されるゲート電圧を制御することができる。また、このようなゲート抵抗１０７を設けることにより、ゲートパッド１２０ａに外部から信号が入力される際に、サージ電流がパルス的に流入した場合でも、ゲート抵抗１０７によりサージ電流が減衰され、ＦＥＴ回路素子のゲート部の静電破壊を防ぐこともできる。
【００１９】
しかし、ゲートパッド１２０ａに外部から信号が入力される際に、サージ電流がパルス的に流入した場合に、サージ電流が、ゲート抵抗１０７を経由せず、ゲート抵抗１０７を構成するエピ活性層１０６よりも下層のエピバッファ層１０４および基板１０１を経由して流れるおそれがある。この場合、サージ電流は、エピバッファ層１０４上にエピ活性層１０６が存在する箇所に流出する。ここで、ドレイン不純物拡散領域１０６ｂやソース不純物拡散領域１０６ｃは、それぞれドレイン電極１１４ｂおよびソース電極１１４ｃを介して容量の大きいドレイン配線１１８ｂおよびソース配線１１８ｃに接続されているので、これらの配線を介してサージ電流が外部に放出される。
【００２０】
一方、ゲート電極１２２は、このような容量の大きい配線に接続されていないため、サージ電流がゲート電極１２２にダイレクトに流れ込むと、ＦＥＴのゲート部の静電破壊が生じるおそれがある。ここで、ゲートパッド１２０ａとゲート抵抗１０７の一端１０７ａとの間は、金属材料で構成された第１のゲート配線１１８ａで接続されているので、ゲートパッド１２０ａにサージ電流が流入したとしても、第１のゲート配線１１８ａを介して移動しやすい。一方、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとの間は、半導体層であるエピ活性層１０６で接続されており、比較的抵抗が高くなっているので、ゲートパッド１２０ａに流入したサージ電流は、ゲート抵抗１０７の一端１０７ａを起点として、基体１０２中を流れやすい。
【００２１】
そこで、平面視において、ゲート抵抗１０７の一端１０７ａとゲート電極１２２との間には、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せ、またはソース不純物拡散領域１０６ｃおよびソース電極１１４ｃの組合せの一方が存在する構成とすることができる。より好ましくは、ゲートパッド１２０ａとゲート電極１２２との間に、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せ、またはソース不純物拡散領域１０６ｃおよびソース電極１１４ｃの組合せの一方が存在する構成とすることができる。本実施の形態において、図示した例では、ゲートパッド１２０ａとゲート電極１２２との間には、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せが存在している。そのため、ゲートパッド１２０ａから入力したサージ電流がゲート電極１２２の方向に流れても、サージ電流がゲート電極１２２に到達する前にドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂを介してドレイン配線１１８ｂに誘導され、ドレイン配線１１８ｂから放出されるようにすることができる。これにより、ＦＥＴのゲート部の静電破壊が生じないようにすることができる。
【００２２】
また、本実施の形態において、図１から図５に示すように、半導体装置１００は、ゲートパッド１２０ａとゲート電極１２２との間に設けられた不純物拡散領域と電極との組合せの一方、すなわちここではドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せが、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を遮るように、ＦＥＴ領域２００から延在して形成された遮断部１３４を含む構成とする。
【００２３】
遮断部１３４は、ドレイン電極１１４ｂまたはソース電極１１４ｃと電気的に接続された基体１０２中の第２の不純物拡散領域１０６ｅと、第２の不純物拡散領域１０６ｅ上に形成された、遮断エピキャップ層１１０ｅと、その上に形成された遮断オーミックメタル層１１４ｅとにより構成される。
【００２４】
図７は、遮断部１３４を設けていない場合の問題点を説明するための平面図である。図７は、遮断部１３４を有しない点で、図１に示した本実施の形態における半導体装置１００の構成と異なる。
図７に示したように、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を通る経路でサージ電流が流れると、他端１０７ｂの第１の不純物拡散領域１０６ａを介して第２のオーミックメタル端子１１４ｄにサージ電流が流れる。ここで、第２のオーミックメタル端子１１４ｄ、第２のゲート配線１１８ｄ、およびゲート電極１２２は、金属材料で構成されており、抵抗が低いため、サージ電流はゲート電極１２２に到り、ＦＥＴのゲート部の静電破壊が生じてしまう。
【００２５】
一方、図１から図５に示したように、遮断部１３４を設けた構成とすることにより、ゲートパッド１２０ａに入力したサージ電流がゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線経路を流れたとしても、遮断部１３４によりサージ電流を遮断して、サージ電流を第２の不純物拡散領域１０６ｅ、ドレイン不純物拡散領域１０６ｂ、遮断オーミックメタル層１１４ｅ、およびドレイン電極１１４ｂを介して容量の大きいドレイン配線１１８ｂに誘導して放出することができる。これにより、サージ電流がゲート抵抗１０７の他端１０７ｂに達するのを防ぐことができ、サージ電流がゲート電極１２２に流入するのを防ぐことができる。そのため、ゲート部の静電破壊を防ぐことができる。
【００２６】
図１に示した例では、遮断部１３４の遮断オーミックメタル層１１４ｅは、ドレイン電極１１４ｂと連続して一体に形成され、ドレイン電極１１４ｂを引き伸ばしたような構成となっている。また、遮断部１３４の第２の不純物拡散領域１０６ｅは、ドレイン不純物拡散領域１０６ｂと連続して一体に形成され、ドレイン不純物拡散領域１０６ｂを引き伸ばしたような構成となっている。一方、他の例において、ソースとドレインの配置を逆にして、遮断部１３４が、ソース不純物拡散領域１０６ｃおよびソース電極１１４ｃから引き伸ばされたような構成とすることもできる。また、ゲートパッド１２０ａやその他の構成の配置も種々に異ならせることができる。
【００２７】
次に、説明のために、各層の構成を説明する。
図２は、オーミックメタル層１１４が形成された層の構成を示す平面図である。これ以外の層は破線で示している。
半導体装置１００は、オーミックメタル層１１４により構成された、ドレイン電極１１４ｂ、ソース電極１１４ｃ、第１のオーミックメタル端子１１４ａ、第２のオーミックメタル端子１１４ｄ、および遮断オーミックメタル層１１４ｅを含む。
【００２８】
ここで、ドレイン電極１１４ｂおよびソース電極１１４ｃは、それぞれ櫛歯を有する形状に形成され、ドレイン電極１１４ｂおよびソース電極１１４ｃは、櫛歯をかみ合わせた形状に配置されている。ゲート電極１２２は、ドレイン電極１１４ｂおよびソース電極１１４ｃの間に形成されている。ゲート電極１２２は、ドレイン電極１１４ｂおよびソース電極１１４ｃの櫛歯の間に、ジグザグ形状に形成されている。
【００２９】
遮断オーミックメタル層１１４ｅは、ドレイン電極１１４ｂと一体に形成され、ドレイン電極１１４ｂから、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を遮る位置にまで延在して形成される。
【００３０】
図３は、エピ活性層１０６が形成された層の構成を示す平面図である。これ以外の層は破線で示している。
半導体装置１００は、エピ活性層１０６により構成されたドレイン不純物拡散領域１０６ｂ、ソース不純物拡散領域１０６ｃ、第１の不純物拡散領域１０６ａ、および第２の不純物拡散領域１０６ｅを含む。ここで、ドレイン不純物拡散領域１０６ｂとソース不純物拡散領域１０６ｃとは、同導電型であるが、これらは電気的には接続されていない。ドレイン不純物拡散領域１０６ｂおよびソース不純物拡散領域１０６ｃは、それぞれ、その上方に形成されたドレイン電極１１４ｂおよびソース電極１１４ｃと略同一のパターンを有する。つまり、ドレイン不純物拡散領域１０６ｂおよびソース不純物拡散領域１０６ｃは、それぞれ櫛歯を有する形状に形成され、ドレイン不純物拡散領域１０６ｂおよびソース不純物拡散領域１０６ｃは、櫛歯をかみ合わせた形状に配置されている。ドレイン不純物拡散領域１０６ｂとソース不純物拡散領域１０６ｃとの間には、ゲート電極１２２と略同一のパターンを有する逆導電型の不純物拡散領域（不図示）が形成されている。ドレイン不純物拡散領域１０６ｂとソース不純物拡散領域１０６ｃとは、この逆導電型の不純物拡散領域により分離されている。
【００３１】
一方、本実施の形態において、第２の不純物拡散領域１０６ｅは、ドレイン不純物拡散領域１０６ｂと一体に形成され、ドレイン不純物拡散領域１０６ｂから、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線を遮る位置にまで延在して形成される。
【００３２】
図４は、ドレイン配線１１８ｂ、ソース配線１１８ｃ、第１のゲート配線１１８ａ、および第２のゲート配線１１８ｄが形成された層を示す平面図である。これ以外の層は破線で示している。
ドレイン配線１１８ｂは、ドレイン電極１１４ｂおよびドレイン不純物拡散領域１０６ｂと電気的に接続される。ソース配線１１８ｃは、ソース電極１１４ｃおよびソース不純物拡散領域１０６ｃと電気的に接続される。第１のゲート配線１１８ａおよび第２のゲート配線１１８ｄは、ゲート抵抗１０７を介して接続される。第２のゲート配線１１８ｄは、ゲート電極１２２と電気的に接続される。
【００３３】
なお、本実施の形態において、平面視で、ゲート抵抗１０７の第１の不純物拡散領域１０６ａは、一端１０７ａと他端１０７ｂとを結ぶ直線の距離Ｌ１よりも長い距離Ｌ２を有する形状に形成された構成とすることができる。このような構成の場合に、ゲートパッド１２０ａに流入したサージ電流がゲート抵抗１０７を経由せず、基体１０２中に流れて、ゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線上を流れやすくなる。図６は、本実施の形態におけるゲート抵抗１０７の構成を拡大して示す平面図である。ゲート抵抗１０７は、一端１０７ａから他端１０７ｂの間に屈曲部を有し、一端１０７ａと他端１０７ｂとを結ぶ直線の距離Ｌ１が、ゲート抵抗１０７に沿った一端１０７ａから他端１０７ｂまでの距離Ｌ２よりも短い構成を有する。本実施の形態において、遮断部１３４を設けておくことにより、サージ電流がゲート抵抗１０７の一端１０７ａと他端１０７ｂとを結ぶ直線上を流れた場合でも、それをドレイン電極１１４ｂ等を介して逃がすことができ、ＦＥＴのゲート部の静電破壊を防ぐことができる。
【００３４】
次に、本実施の形態における半導体装置１００の効果を説明する。
以上のような構成とすることにより、ゲートパッド１２０ａにサージ電流が入力され、サージ電流がエピ活性層１０６よりも下層のエピバッファ層１０４および基板１０１を経由して基体１０２中に流れたとしても、サージ電流がゲート電極１２２に流入するのを防ぐことができる。これにより、静電破壊耐量の改善効果を高めることができる。
【００３５】
また、本実施の形態における半導体装置１００の構成によれば、ＦＥＴの配置を工夫して、ゲート電極１２２が、ドレイン不純物拡散領域１０６ｂおよびドレイン電極１１４ｂの組合せ、またはソース不純物拡散領域１０６ｃおよびソース電極１１４ｃの組合せの一方により保護されるとともに、この組合せの一方から延在させたオーミックメタル層１１４およびエピ活性層１０６により遮断部１３４を構成している。そのため、回路の複雑化を問わず、ペレットサイズを大きくすることなく、静電破壊耐量の改善効果を高めることができる。
【００３６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３７】
１００ 半導体装置
１０１ 基板
１０２ 基体
１０４ エピバッファ層
１０６ エピ活性層
１０６ａ 第１の不純物拡散領域
１０６ｂ ドレイン不純物拡散領域
１０６ｃ ソース不純物拡散領域
１０６ｅ 第２の不純物拡散領域
１０７ ゲート抵抗
１０７ａ 一端
１０７ｂ 他端
１０８ 素子分離絶縁膜
１１０ エピキャップ層
１１０ａ エピキャップ層
１１０ｄ エピキャップ層
１１０ｅ 遮断エピキャップ層
１１２ 層間絶縁膜
１１４ オーミックメタル層
１１４ａ 第１のオーミックメタル端子
１１４ｂ ドレイン電極
１１４ｃ ソース電極
１１４ｄ 第２のオーミックメタル端子
１１４ｅ 遮断オーミックメタル層
１１６ コンタクト層
１１６ａ コンタクト
１１６ｄ コンタクト
１１８ 上層配線層
１１８ａ 第１のゲート配線
１１８ｂ ドレイン配線
１１８ｃ ソース配線
１１８ｄ 第２のゲート配線
１２０ｃ ソースパッド
１２０ａ ゲートパッド
１２０ｂ ドレインパッド
１２２ ゲート電極
１３４遮断部
２００ＦＥＴ領域
２０２ 周囲領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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