(57)【要約】【課題】複数のマスタやスレーブを接続する場合のインターコネクトを低レイテンシ及び低コストで実現する。【解決手段】データ転送に使用される第１インタフェース（２０１，３０１）と、データ転送の競合を調停するための信号の伝達に使用される第２インタフェース（２０２，３０２）とを含んで転送系回路（１３）を形成する。上記第１インタフェースは、パラレル形式のデータをシリアル形式に変換するパラレル・シリアル変換回路（１３２，１４２）を含む。上記パラレル・シリアル変換回路の出力データの転送速度は、上記第２インタフェースにおける信号伝達速度に比べて高速に設定される。上記第２インタフェースは、上記複数の送信側回路からのデータ転送の競合を調停するアービタ（１３３，１４３）を含む。上記アービタによる調停後に、上記第１インタフェースを介して多量のデータを転送可能にする。【選択図】図１
2011096172.tif 000002
【特許請求の範囲】
【請求項１】
複数の送信側回路と、
上記送信側回路の出力データを受信する受信側回路と、
上記送信側回路と上記受信側回路との間に介在された転送系回路と、を含む半導体装置であって、
上記転送系回路は、データ転送に使用される第１インタフェースと、
上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達に使用される第２インタフェースと、を含み、
上記第１インタフェースは、上記送信側回路からのパラレル形式のデータをシリアル形式に変換するパラレル・シリアル変換回路を含み、且つ、上記パラレル・シリアル変換回路の出力データの転送速度は、上記第２インタフェースにおける信号伝達速度に比べて高速に設定され、
上記第２インタフェースは、上記送信側回路からパラレル形式で出力される信号に基づいて上記複数の送信側回路からのデータ転送の競合を調停するアービタを含むことを特徴とする半導体装置。
【請求項２】
上記パラレル・シリアル変換回路の出力信号を選択的に後段回路に伝達するためのセレクタと、
上記セレクタの後段に配置され、上記セレクタの出力信号の波形整形を行うリピータと、を含む請求項１記載の半導体装置。
【請求項３】
上記パラレル・シリアル変換回路は、上記パラレル形式のデータを順次選択することでシリアル形式の情報伝達信号を形成する選択回路と、
上記選択回路の選択動作を制御可能な制御信号を形成するフリップフロップ回路と、を含む請求項２記載の半導体装置。
【請求項４】
上記リピータの後段には、上記リピータの出力信号をパラレル形式のデータに変換するシリアル・パラレル変換回路が配置された請求項３記載の半導体装置。
【請求項５】
第１クロック信号を生成する第１クロック生成回路と、
上記第１クロック信号に基づいて、上記第１クロック信号よりも周波数が高い第２クロック信号を形成する第２クロック生成回路と、を含み、
上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達は、コモンクロック方式により上記第１クロック信号に同期して行われ、
上記選択回路の出力データの転送は、ソース同期方式により上記第２クロック信号に同期して行われる請求項３記載の半導体装置。
【請求項６】
第１インタフェースにおける配線は、上記第２インタフェースにおける配線よりも細くされて成る請求項５記載の半導体装置。
【請求項７】
上記第２クロック生成回路は、上記第１クロック信号を逓倍することで上記第２クロック信号を形成するＰＬＬ回路を含む請求項５記載の半導体装置。
【請求項８】
上記シリアル・パラレル変換回路は、上記第２クロック信号に同期して上記リピータの出力信号をパラレル形式のデータに変換する請求項５記載の半導体装置。
【請求項９】
所定周波数のクロック信号を生成するクロック生成回路を含み、
上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達は、上記第１クロック信号の波形立ち上がりエッジに同期して行われ、
上記選択回路の出力データの転送は、上記クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期して行われる請求項３記載の半導体装置。
【請求項１０】
上記受信側回路が複数設けられ、
上記アービタは、入力アドレス信号をデコードすることで、上記複数の受信側回路のうちの一つを選択可能なデコーダを含む請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、さらにはそれにおける回路ブロック間のインターコネクト技術に関する。
【背景技術】
【０００２】
電子回路の構成要素同士を互いに接続する技術をインターコネクト（相互接続）技術という。このインターコネクト技術には、半導体チップ上の回路ブロック同士の接続に向けた技術も含まれる。一つの半導体チップに多数の機能を搭載する技術をシステム・オン・チップ（ＳｏＣ）という。このＳｏＣでは、半導体チップ上に作り込む回路ブロック間のインターコネクトによってシステム全体の処理性能が決まってしまうことが少なくない。従ってＳｏＣの設計においては、回路ブロック間のインターコネクトをどのように設計するかが極めて重要とされる。インターコネクトはパラレルからシリアルへと進化しており、PCI ExpressやSATA（Serial Advanced Technology Attachment）など、数ＧＨｚで動作する１−１６ビットのシリアルインターコネクトが業界標準として広く用いられている。
【０００３】
特許文献１には、バス調停要求とバス調停の応答の二つを高速に動作させ、データ／アドレス用を低速に動作させるようにした技術や、優先度付きのバス調停要求を高速に扱うための技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】２０００−２５０８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のシリアルインタコネクトによれば、同時に複数のマスタから一つのスレーブに対して同時にアクセスアクセスが発生したときの調停が困難である。例えばPCI ExpressやSATAでは、１対１のインターコネクトであるから、複数のマスタやスレーブを接続する場合には、複数のインターコネクトを有する「ハブ」を介在させる必要がある。ハブは、これらのインタフェースから受信したパケットを一旦取り込んでから再送信するため、パケットの通過に要する時間が長い。また、受信したパケットを格納するための大容量のバッファが必要となることから製造コストの低減が困難とされる。尚、このような課題は、特許文献１では考慮されていない。
【０００６】
本発明の目的は、複数のマスタやスレーブを接続する場合のインターコネクトを低レイテンシ及び低コストで実現するための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、複数の送信側回路と、上記送信側回路の出力データを受信する受信側回路と、上記送信側回路と上記受信側回路との間に介在された転送系回路とを含んで半導体装置が構成される。このとき、上記転送系回路は、上記送信側回路から上記受信側回路へのデータ転送に使用される第１インタフェースと、上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達に使用される第２インタフェースとを含む。上記第１インタフェースは、上記送信側回路からのパラレル形式のデータをシリアル形式に変換するパラレル・シリアル変換回路を含み、且つ、上記パラレル・シリアル変換回路の出力データの転送速度は、上記第２インタフェースにおける信号伝達速度に比べて高速に設定される。上記第２インタフェースは、上記送信側回路からパラレル形式で出力される信号に基づいて上記複数の送信側回路からのデータ転送の競合を調停するアービタを含む。
【００１０】
上記の構成によれば、上記第１インタフェースにより、多量の情報を送信側回路から受信側回路に転送することができるので、送信側回路から受信側回路への通信において低レイテンシ及び高スループットを実現することができる。また上記の構成によれば、受信したパケットを格納するための大容量のバッファが不要となり、このことが、半導体装置のコストの低下を達成する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、複数のマスタやスレーブを接続する場合のインターコネクトを低レイテンシ及び低コストで実現するための技術を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明にかかる半導体装置の一例とされるＳｏＣの構成例ブロック図である。
【図２】上記ＳｏＣにおけるリクエストパケット転送系回路の構成例ブロック図である。
【図３】上記ＳｏＣにおけるレスポンスパケット転送系回路の構成例ブロック図である。
【図４】コモンクロック方式の基本的な構成例回路図である。
【図５】ソース同期方式の基本的な構成例回路図である。
【図６】上記リクエストパケット転送系回路におけるアドレスデコーダ及びパラレル・シリアル変換回路の構成例回路図である。
【図７】上記リクエストパケット転送系回路におけるリピータの構成例回路図である。
【図８】上記リクエストパケット転送系回路におけるシリアル・パラレル変換回路の構成例ブロック図である。
【図９】上記シリアル・パラレル変換回路に含まれるシフトレジスタの構成例回路図である。
【図１０】上記ＳｏＣにおける主要部の動作タイミング図である。
【図１１】上記ＳｏＣにおける主要部の別の動作タイミング図である。
【図１２】リクエストパケット転送における各信号の説明図である。
【図１３】レスポンスパケット転送における各信号の説明図である。
【図１４】イニシエータとターゲットとの接続状態の説明図である。
【図１５】上記ＳｏＣの別の構成例を示すブロック図である。
【図１６】図１５に示される構成における主要部の動作タイミング図である。
【図１７】上記ＳｏＣの別の構成例における主要部の動作タイミング図である。
【図１８】リクエストパケット転送における各信号の説明図である。
【図１９】レスポンスパケット転送における各信号の説明図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１０）は、複数の送信側回路（１１，１２）と、上記送信側回路の出力データを受信する受信側回路（１４，１５）と、上記送信側回路と上記受信側回路との間に介在された転送系回路（１３）とを含む。このとき、上記転送系回路は、データ転送に使用される第１インタフェース（２０１，３０１）と、上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達に使用される第２インタフェース（２０２，３０２）とを含む。上記第１インタフェースは、上記送信側回路からのパラレル形式のデータをシリアル形式に変換するパラレル・シリアル変換回路（１３２，１４２，１５２，１６２）を含み、且つ、上記パラレル・シリアル変換回路の出力データの転送速度は、上記第２インタフェースにおける信号伝達速度に比べて高速に設定される。上記第２インタフェースは、上記送信側回路からパラレル形式で出力される信号に基づいて上記複数の送信側回路からのデータ転送の競合を調停するアービタ（１３３，１４３，１５３，１６３）を含む。
【００１６】
〔２〕上記〔１〕において、上記パラレル・シリアル変換回路の出力信号を選択的に後段回路に伝達するためのセレクタ（１３４，１４５，１５４，１６４）と、上記セレクタの後段に配置され、上記セレクタの出力信号の波形整形を行うリピータ（１３５，１４５，１５５，１６５）とを設けることができる。
【００１７】
〔３〕上記〔２〕において、上記パラレル・シリアル変換回路は、上記パラレル形式のデータを順次選択することでシリアル形式の情報伝達信号を形成する選択回路（１３２Ｆ）と、上記選択回路の選択動作を制御可能な制御信号を形成するフリップフロップ回路（１３２Ｄ）とを設けることができる。
【００１８】
〔４〕上記〔３〕において、上記リピータの後段には、上記リピータの出力信号をパラレル形式のデータに変換するシリアル・パラレル変換回路（１３６，１４６，１５６，１６６）を配置することができる。
【００１９】
〔５〕上記〔３〕において、第１クロック信号を生成する第１クロック生成回路（１６）と、上記第１クロック信号に基づいて、上記第１クロック信号よりも周波数が高い第２クロック信号を形成する第２クロック生成回路（１３２Ｇ）とを設けることができる。この場合に、上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達は、コモンクロック方式により上記第１クロック信号に同期して行われ、
上記選択回路の出力データの転送は、ソース同期方式により上記第２クロック信号に同期して行われる。
【００２０】
〔６〕上記〔５〕において、第１インタフェースにおける配線は、上記第２インタフェースにおける配線よりも細くすることができる。
【００２１】
〔７〕上記〔５〕において、上記第２クロック生成回路は、上記第１クロック信号を逓倍することで上記第２クロック信号を形成するＰＬＬ回路を含んで構成することができる。
【００２２】
〔８〕上記〔５〕において、上記シリアル・パラレル変換回路は、上記第２クロック信号に同期して上記リピータの出力信号をパラレル形式のデータに変換するように構成することができる。
【００２３】
〔９〕上記〔３〕において、所定周波数のクロック信号を生成するクロック生成回路（１６）を設け、上記複数の送信側回路からのデータ転送の競合を調停するための信号の伝達は、上記第１クロック信号の波形立ち上がりエッジに同期して行い、上記選択回路の出力データの転送は、上記クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期して行うことができる。
【００２４】
〔１０〕上記〔８〕において、上記受信側回路を複数設け、上記アービタ（１３３，１４３）は、入力アドレス信号をデコードすることで、上記複数の受信側回路のうちの一つを選択可能なデコーダを含んで構成することができる。
【００２５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２６】
＜実施の形態１＞
図１には、本発明にかかる半導体装置の一例とされるＳｏＣ（System On a Chip）が示される。このＳｏＣ１０は、特に制限されないが、イニシエータ１１，１２、パケット転送系回路１３、ターゲット１４，１５、及び低速クロック生成部１６を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などのひとつの半導体基板に形成される。上記イニシエータ１１，１２は、ＳＣＳＩ（Small Computer System Interface）規格により接続された機器に命令を発するデバイスであり、例えばＣＰＵ（中央処理装置）などのマスタである。ターゲット１４，１５は、上記イニシエータ１１，１２からの命令を受け取る側のデバイスであり、例えば半導体メモリなどのスレーブとされる。例えば上記イニシエータ１１（又は１２）がリクエストパケット（アクセス要求）をターゲット１４（又は１５）に送信し、このターゲット１４（又は１５）が上記イニシエータ１１（又は１２）にレスポンスパケット（アクセス応答）を送信することで転送が行われる。パケット転送系回路１３は、上記イニシエータ１１，１２と上記ターゲット１４，１５との間のパケット転送を行う。そのようなパケット転送系回路１３は、リクエストパケット転送系回路１３Ａとレスポンスパケット転送系回路１３Ｂとを含む。上記リクエストパケット転送系回路１３Ａは、上記イニシエータ１１又は１２からのリクエストパケットを上記ターゲット１４又は１５に転送する。上記レスポンスパケット転送系回路１３Ｂは、上記イニシエータ１１又は１２からのレスポンスパケットを上記イニシエータ１１又は１２に転送する。上記イニシエータ１１，１２からのリクエストパケットの調停は、リクエストパケット転送系回路１３Ａで行われ、上記ターゲット１４，１５からのレスポンスパケットの調停は、上記レスポンスパケット転送系回路１３Ｂで行われる。低速クロック生成部１６は、このＳｏＣ１０の基本クロック信号とされる低速クロック信号を形成する。この低速クロック信号は、上記イニシエータ１１，１２、上記パケット転送系回路１３、及び上記ターゲット１４，１５に伝達される。
【００２７】
図２には、上記リクエストパケット転送系回路１３Ａの構成例が示される。
【００２８】
上記リクエストパケット転送系回路１３Ａは、アドレスデコーダ１３１，１４１、パラレル・シリアル変換回路１３２，１４２、アービタ１３３，１４３、セレクタ１３４，１４４、リピータ１３５，１４５、シリアル・パラレル変換回路１３６，１４６を含む。
【００２９】
上記イニシエータ１１，１２は、アクセス要求送信信号ｒｅｑ、アドレス信号ａｄｄ、アクセス要求終了信号ｅｏｐ、排他制御要求信号ｌｃｋ、アクセス優先度信号ｐｒｉ、アクセス種別信号ｏｐｃ、ライトデータｄａｔａ、バイトイネーブル信号ｂｅ、アクセス元識別子信号ｓｒｃ、アクセス識別子信号ｔｉｄを出力する。
【００３０】
上記アドレスデコーダ１３１は、上記イニシエータ１１からアクセス要求送信信号ｒｅｑ及びアドレス信号ａｄｄを取り込み、それをデコードすることによって、各アービタ１３３，１４３に対するアクセス要求信号を生成する。アービタ１３３に対するアクセス要求信号はアービタ１３３に伝達され、アービタ１４３に対するアクセス要求信号はアービタ１４３に伝達される。
【００３１】
上記アドレスデコーダ１４１は、上記イニシエータ１２からアクセス要求送信信号ｒｅｑ及びアドレス信号ａｄｄを取り込み、それをデコードすることによって、各アービタ１３３，１４３に対するアクセス要求信号を生成する。アービタ１３３に対するアクセス要求信号はアービタ１３３に伝達され、アービタ１４３に対するアクセス要求信号はアービタ１４３に伝達される。
【００３２】
上記パラレル・シリアル変換回路１３２は、上記イニシエータ１１からアクセス要求送信信号ｒｅｑ、アドレス信号ａｄｄ、アクセス種別信号ｏｐｃ、ライトデータｄａｔａ、バイトイネーブル信号ｂｅ、アクセス元識別子信号ｓｒｃ、アクセス識別子信号ｔｉｄを取り込んで、高速クロック信号に同期する情報伝達信号ＣＡＤを形成する。形成された情報伝達信号ＣＡＤは、セレクタ１３４，１４４に伝達される。
【００３３】
上記パラレル・シリアル変換回路１４２は、上記イニシエータ１２からアクセス要求送信信号ｒｅｑ、アドレス信号ａｄｄ、アクセス種別信号ｏｐｃ、ライトデータｄａｔａ、バイトイネーブル信号ｂｅ、アクセス元識別子信号ｓｒｃ、アクセス識別子信号ｔｉｄを取り込んで、高速クロック信号に同期する情報伝達信号ＣＡＤを形成する。形成された情報伝達信号ＣＡＤは、セレクタ１３４，１４４に伝達される。
【００３４】
上記アービタ１３３は、上記ターゲット１４に対応するもので、上記イニシエータ１１，１２から上記ターゲット１４へのアクセス要求を調停する機能を有する。上記アービタ１３３には、上記アドレスデコーダ１３１，１４１からアクセス要求がなされる。また、上記アービタ１３３には、上記イニシエータ１１，１２からアクセス要求終了信号ｅｏｐ、排他制御要求信号ｌｃｋ、アクセス優先度信号ｐｒｉが伝達される。上記アービタ１３３は、上記ターゲット１４へのアクセス要求が競合した場合にその調停を行う。この調停において、排他制御要求信号ｌｃｋにより他のイニシエータが排除されているか否かの判別や、当該アクセスの優先度が判別される。そして上記アービタ１３３は、上記調停結果に基づいて、上記パラレル・シリアル変換回路１３２，１４２へのアクセス許可信号や、セレクタ１３４への選択信号を形成する。例えば上記イニシエータ１１からのアクセス要求が優先される場合には、上記パラレル・シリアル変換回路１３２へのアクセス許可信号がアサートされ、セレクタ１３４によってパラレル・シリアル変換回路１３２からの情報伝達信号ＣＡＤが選択的に上記リピータ１３５に伝達される。また、上記イニシエータ１２からのアクセス要求が優先される場合には、上記パラレル・シリアル変換回路１４２へのアクセス許可信号がアサートされ、セレクタ１３４によってパラレル・シリアル変換回路１４２からの情報伝達信号ＣＡＤが選択的に上記リピータ１３５に伝達される。
【００３５】
上記セレクタ１３４は、上記アービタ１３３からの選択信号に基づいて、上記パラレル・シリアル変換回路１３２，１４２からの情報伝達信号ＣＡＤを選択的に後段のリピータ１３５に伝達する。上記リピータ１３５は、上記セレクタ１３４から伝達された情報伝達信号ＣＡＤを波形整形してから上記シリアル・パラレル変換回路１３６に伝達する。
【００３６】
上記アービタ１４３は、上記ターゲット１５に対応するもので、上記イニシエータ１１，１２から上記ターゲット１５へのアクセス要求を調停する機能を有する。上記アービタ１４３には、上記アドレスデコーダ１３１，１４１からアクセス要求信号がなされる。また、上記アービタ１４３には、上記イニシエータ１１，１２からアクセス要求終了信号ｅｏｐ、排他制御要求信号ｌｃｋ、アクセス優先度信号ｐｒｉが伝達される。上記アービタ１４３は、上記ターゲット１５へのアクセス要求が競合した場合にその調停を行う。この調停において、排他制御要求信号ｌｃｋにより他のイニシエータが排除されているか否かの判別や、当該アクセスの優先度が判別される。そして上記アービタ１４３は、上記調停結果に基づいて、上記パラレル・シリアル変換回路１３２，１４２へのアクセス許可信号や、セレクタ１４４への選択信号を形成する。例えば上記イニシエータ１１からのアクセス要求が優先される場合には、上記パラレル・シリアル変換回路１３２へのアクセス許可信号がアサートされ、セレクタ１４４によってパラレル・シリアル変換回路１３２からの情報伝達信号ＣＡＤが選択的に上記リピータ１４５に伝達される。また、上記イニシエータ１２からのアクセス要求が優先される場合には、上記パラレル・シリアル変換回路１４２へのアクセス許可信号がアサートされ、セレクタ１４４によってパラレル・シリアル変換回路１４２からの情報伝達信号ＣＡＤが選択的に上記リピータ１４５に伝達される。
【００３７】
上記セレクタ１４４は、上記アービタ１４３からの選択信号に基づいて、上記パラレル・シリアル変換回路１３２，１４２からの情報伝達信号ＣＡＤを選択的に後段のリピータ１４５に伝達する。上記リピータ１４５は、上記セレクタ１４４から伝達された情報伝達信号ＣＡＤを波形整形してから上記シリアル・パラレル変換回路１４６に伝達する。
【００３８】
上記シリアル・パラレル変換回路１３６は、上記アービタ１３３や上記ターゲット１４との間で、アクセス要求送信信号ｒｅｑ、アクセス許可信号ｇｎｔ、及びアクセス終了信号ｅｏｐのやり取りを行う。また、上記シリアル・パラレル変換回路１３６は、上記リピータ１３５から伝達された情報伝達信号ＣＡＤをパラレルデータに変換する。そしてこの変換により得られた各信号、すなわち、アドレス信号ａｄｄ、アクセス種別信号ｏｐｃ、ライトデータｄａｔａ、バイトイネーブル信号ｂｅ、アクセス元識別子信号ｓｒｃ、アクセス識別子信号ｔｉｄがターゲット１４に伝達される。
【００３９】
上記シリアル・パラレル変換回路１４６は、上記アービタ１４３や上記ターゲット１５との間で、アクセス要求送信信号ｒｅｑ、アクセス許可信号ｇｎｔ、及びアクセス終了信号ｅｏｐのやり取りを行う。また、上記シリアル・パラレル変換回路１４６は、上記リピータ１４５から伝達された情報伝達信号ＣＡＤをパラレルデータに変換する。そしてこの変換により得られた各信号、すなわち、アドレス信号ａｄｄ、アクセス種別信号ｏｐｃ、ライトデータｄａｔａ、バイトイネーブル信号ｂｅ、アクセス元識別子信号ｓｒｃ、アクセス識別子信号ｔｉｄがターゲット１５に伝達される。
【００４０】
上記パラレル・シリアル変換回路１３２，１４２を含んで高速側インタフェース２０１が形成され、上記アービタ１３３，１４３を含んで低速側インタフェース２０２が形成される。
【００４１】
図３には、上記レスポンスパケット転送系回路１３Ｂの構成例が示される。
【００４２】
上記レスポンスパケット転送系回路１３Ｂは、ソースデコーダ１５１，１６１、パラレル・シリアル変換回路１５２，１６２、アービタ１５３、セレクタ１５４、リピータ１５５、シリアル・パラレル変換回路１５６，１６６を含む。
【００４３】
上記ターゲット１４，１５は、アクセス要求信号ｒ＿ｒｅｑ、アクセス元識別子信号ｒ＿ｓｒｃ、アクセス終了信号ｒ＿ｅｏｐ、アクセス応答種別信号ｒ＿ｏｐｃ、リードデータｒ＿ｄａｔａ、アクセス識別子信号ｒ＿ｔｉｄを出力する。
【００４４】
上記ソースデコーダ１５１は、上記ターゲット１４からアクセス要求信号ｒ＿ｒｅｑ及びアクセス元識別子信号ｒ＿ｓｒｃを取り込み、それをデコードすることによって、各アービタ１５３，１６３に対するアクセス要求信号を生成する。アービタ１５３に対するアクセス要求信号はアービタ１５３に伝達され、アービタ１６３に対するアクセス要求信号はアービタ１６３に伝達される。
【００４５】
上記ソースデコーダ１６１は、上記ターゲット１５からアクセス要求信号ｒ＿ｒｅｑ及びアクセス元識別子信号ｒ＿ｓｒｃを取り込み、それをデコードすることによって、各アービタ１５３，１６３に対するアクセス要求信号を生成する。アービタ１５３に対するアクセス要求信号はアービタ１５３に伝達され、アービタ１６３に対するアクセス要求信号はアービタ１６３に伝達される。
【００４６】
上記パラレル・シリアル変換回路１５２は、上記ターゲット１４からアクセス応答送信信号ｒ＿ｒｅｑ、アクセス元識別子信号ｒ＿ｓｒｃ、アクセス応答種別信号ｒ＿ｏｐｃ、リードデータｒ＿ｄａｔａ、アクセス識別子信号ｒ＿ｔｉｄを取り込んで、高速クロック信号に情報伝達信号Ｒ＿ＣＡＤを形成する。形成された情報伝達信号Ｒ＿ＣＡＤは、セレクタ１５４，１６４に伝達される。
【００４７】
上記アービタ１５３は、上記イニシエータ１１に対応するもので、上記ターゲット１４，１５から上記イニシエータ１１へのアクセス要求を調停する機能を有する。上記アービタ１５３には、上記ソースデコーダ１５１，１６１からアクセス要求信号が伝達され、上記ターゲット１４，１５からアクセス応答終了信号ｒ＿ｅｏｐが伝達される。上記アービタ１５３は、上記イニシエータ１１へのアクセス要求の調停結果に基づいて、上記パラレル・シリアル変換回路１５２，１６２へのアクセス許可信号や、セレクタ１５４への選択信号を形成する。
【００４８】
上記セレクタ１５４は、上記アービタ１５３からの選択信号に基づいて、上記パラレル・シリアル変換回路１５２，１６２からの情報伝達信号Ｒ＿ＣＡＤを選択的に後段のリピータ１５５に伝達する。リピータ１５５は、上記セレクタ１５４から伝達された情報伝達信号Ｒ＿ＣＡＤを波形整形してから上記シリアル・パラレル変換回路１３６に伝達する。
【００４９】
上記アービタ１６３は、上記イニシエータ１２に対応するもので、上記ターゲット１４，１５から上記イニシエータ１２へのアクセス要求を調停する機能を有する。上記アービタ１６３には、上記ソースデコーダ１５１，１６１からアクセス要求信号が伝達され、上記ターゲット１４，１５からアクセス応答終了信号ｒ＿ｅｏｐが伝達される。上記アービタ１６３は、上記イニシエータ１２へのアクセス要求の調停結果に基づいて、上記パラレル・シリアル変換回路１５２，１６２へのアクセス許可信号や、セレクタ１６４への選択信号を形成する。
【００５０】
上記セレクタ１６４は、上記アービタ１６３からの選択信号に基づいて、上記パラレル・シリアル変換回路１５２，１６２からの情報伝達信号Ｒ＿ＣＡＤを選択的に後段のリピータ１６５に伝達する。リピータ１６５は、上記セレクタ１６４から伝達された情報伝達信号Ｒ＿ＣＡＤを波形整形してから上記シリアル・パラレル変換回路１６６に伝達する。
【００５１】
上記シリアル・パラレル変換回路１５６は、上記アービタ１５３や上記イニシエータ１１との間で、アクセス要求信号ｒ＿ｒｅｑ、アクセス許可信号ｒ＿ｇｎｔ、及びアクセス終了信号ｒ＿ｅｏｐのやり取りを行う。また、上記シリアル・パラレル変換回路１５６は、上記リピータ１５５から伝達された情報伝達信号Ｒ＿ＣＡＤをパラレルデータに変換する。そしてこの変換により得られた各信号、すなわち、アクセス元識別子信号ｒ＿ｓｒｃ、アクセス応答種別信号ｒ＿ｏｐｃ、リードデータｒ＿ｄａｔａ、アクセス識別子信号ｒ＿ｔｉｄがイニシエータ１１に伝達される。
【００５２】
上記シリアル・パラレル変換回路１６６は、上記アービタ１６３や上記イニシエータ１２との間で、アクセス要求信号ｒ＿ｒｅｑ、アクセス許可信号ｒ＿ｇｎｔ、及びアクセス終了信号ｒ＿ｅｏｐのやり取りを行う。また、上記シリアル・パラレル変換回路１５６は、上記リピータ１５５から伝達された情報伝達信号Ｒ＿ＣＡＤをパラレルデータに変換する。そしてこの変換により得られた各信号、すなわち、アクセス元識別子信号ｒ＿ｓｒｃ、アクセス応答種別信号ｒ＿ｏｐｃ、リードデータｒ＿ｄａｔａ、アクセス識別子信号ｒ＿ｔｉｄがイニシエータ１１に伝達される。
【００５３】
上記パラレル・シリアル変換回路１５２，１６２を含んで高速側インタフェース３０１が形成され、上記アービタ１５３，１６３を含んで低速側インタフェース３０２が形成される。
【００５４】
ここで、上記リクエストパケット転送系回路１３Ａや上記レスポンスパケット転送系回路１３Ｂで行われるパケット転送における同期方式について説明する。
【００５５】
データ転送における同期方式として、コモンクロック方式とソース同期方式とを挙げることができる。
【００５６】
コモンクロック方式は、例えば図４に示されるように、データの送信側回路４０１と受信側回路４０２とは、共通のクロック生成部４０３から、同じクロック信号を受けて動作する。しかし、動作周波数が高い回路では、データを受け渡しするタイミングで互いのデータに食い違いが起きてしまう虞れがある。そこでより高速な回路では、ソース同期方式が使われる。このソース同期方式は、例えば図５に示されるように、クロック生成部５０３で生成されたクロック信号は、データと並列に送信側回路５０１から送信されて、同じ遅延時間で受信側回路５０２に受信される。クロック生成部５０３で生成されたクロック信号に対するデータ信号のタイミングは、そのまま受信側回路５０２に伝達されるので、良好なデータ転送が可能になる。本例では、低速側インタフェース２０２，３０２の信号は、コモンクロック方式で伝達し、高速側インタフェース２０１，３０１の信号は、ソース同期方式で転送するようにしている。例えば送信側回路４０１がイニシエータ１１又は１２とされるとき、受信側回路４０２は上記ターゲット１４又は１５とされる。例えば送信側回路５０１がパラレル・シリアル変換回路１３２又は１４２とされるとき、受信側回路５０２はリピータ１３５又は１４５とされる。また、送信側回路５０１がリピータ１３５又は１４５とされるとき、受信側回路５０２はシリアル・パラレル変換回路１３６又は１４６とされる。図２に示されるリクエストパケット転送系回路１３Ａにおいて、低速側インタフェース２０２の信号には、アクセス要求の調停のために必要となる信号、すなわち、アクセス要求送信信号ｒｅｑ、アクセス要求許可信号ｇｎｔ、アクセス要求終了信号ｅｏｐ、排他制御要求信号ｌｃｋ、アクセス優先度信号ｐｒｉが含まれる。図２に示されるリクエストパケット転送系回路１３Ａにおいて、高速側インタフェース２０１の信号には、情報伝達を行うための情報伝達信号ＣＡＤが含まれる。図３に示されるレスポンスパケット転送系回路１３Ｂにおいて、低速側インタフェース３０２の信号には、アクセス要求の調停のために必要となる信号、すなわち、アクセス応答送信信号ｒ＿ｒｅｑ、アクセス応答許可信号ｒ＿ｇｎｔ、アクセス応答終了信号ｒ＿ｅｏｐが含まれ、高速側インタフェース３０１の信号には、情報伝達信号Ｒ＿ＣＡＤが含まれる。尚、コモンクロック方式では低速クロック生成部１６で生成された低速クロック信号が用いられ、ソース同期方式では、上記低速クロック信号に基づいて生成された高速クロック信号が用いられる。
【００５７】
図６には、上記アドレスデコーダ１３１及び上記パラレル・シリアル変換回路１３２の構成例が示される。
【００５８】
上記アドレスデコーダ１３１は、２入力のアンドゲート１３１Ａ，１３１Ｂを含む。このアンドゲート１３１Ａ，１３１Ｂにおいて、イニシエータ１１からのアクセス要求送信信号ｒｅｑと、イニシエータ１１からの第３９ビット目のアドレス信号ａｄｄ〔３９〕との論理演算が行われることで、アクセス要求信号が形成されるようになっている。かかる構成によれば、第３９ビット目のアドレス信号ａｄｄ〔３９〕の論理に応じて、アービタ１３３へのアクセス要求信号とアービタ１４３へのアクセス要求信号とが選択的にアサートされる。
【００５９】
上記パラレル・シリアル変換回路１３２は、ｇｎｔ生成回路１３２Ａ、加算回路１３２Ｂ、制御信号選択回路１３２Ｃ、フリップフロップ回路１３２Ｄ、ｓｔｒｏｂｅ生成回路１３２Ｅ、選択回路１３２Ｆ、及び高速クロック生成部１３２Ｇを含む。
【００６０】
上記高速クロック生成部１３２Ｇは、例えばＰＬＬ（Phase Locked Loop）回路とされ、上記低速クロック生成部１６で生成された低速クロック信号を逓倍することで、上記低速クロック信号に同期し、且つ上記低速クロック信号よりも高い周波数の高速クロック信号を形成する。形成された高速クロック信号は、ソース同期のため、フリップフロップ回路１３２Ｄや、セレクタ１３４，１４４などに伝達される。上記ｇｎｔ生成回路１３２Ａは、アクセス要求送信信号ｒｅｑとアクセス許可信号とに基づいてデータを送信できるか否かを判断する回路であり、上記シリアル・パラレル変換回路１５６が低速クロック信号１サイクル分のデータを送信できればアクセス要求許可信号ｇｎｔがハイレベルとされる。加算回路１３２Ｂは、上記フリップフロップ回路１３２Ｄの出力信号に「１」を加算する。制御信号選択回路１３２Ｃは、アクセス要求許可信号ｇｎｔがハイレベルのとき、加算回路１３２Ｂの出力信号を選択し、アクセス要求許可信号ｇｎｔがローレベルのとき、フリップフロップ回路１３２Ｄの出力信号を選択する。上記フリップフロップ回路１３２Ｄは、高速クロック信号に同期して上記制御信号選択回路１３２Ｃの出力信号を取り込む。フリップフロップ回路１３２Ｄの出力信号は３ビット構成の制御信号とされる。この３ビット構成の制御信号は選択回路１３２Ｆやｓｔｒｏｂｅ生成回路１３２Ｅに伝達される。ｓｔｒｏｂｅ生成回路１３２Ｅは、パラレル・シリアル変換回路１３２の出力信号の有効性を示すストローブ信号ｓｔｒｏｂｅを形成する。上記３ビット構成の制御信号が「０００」のとき、ストローブ信号ｓｔｒｏｂｅはローレベルとされ、上記３ビット構成の制御信号が「０００」以外のとき、ストローブ信号ｓｔｒｏｂｅはハイレベルとされる。上記ストローブ信号ｓｔｒｏｂｅはセレクタ１３４，１４４に伝達される。上記選択回路１３２Ｆは、上記フリップフロップ回路１３２Ｄの出力信号に従って、イニシエータ１１からのパラレル出力信号を順次選択することでシリアル信号に変換する。上記選択回路１３２Ｆの選択動作により、３２ビット構成の情報伝達信号ＣＡＤ〔３１：０〕が形成される。この情報伝達信号ＣＡＤ〔３１：０〕はセレクタ１３４，１４４に伝達される。
【００６１】
ここで、イニシエータ１１からのパラレル出力信号を、ａｄｄ〔３９：２８〕，０、ａｄｄ〔２７：４〕，ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：９６〕、ｄａｔａ〔９５：６４〕、ｄａｔａ〔６３：３２〕、ｄａｔａ〔３１：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕とすると、情報伝達信号ＣＡＤ〔３１：０〕は次のように形成される。
【００６２】
制御信号が「００１」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ａｄｄ〔３９：２８〕，０とされる。制御信号が「０１０」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ａｄｄ〔２７：４〕，ｏｐｃ〔７：０〕制御信号が「０１１」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ｄａｔａ〔１２７：９６〕とされる。制御信号が「１００」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ｄａｔａ〔９５：６４〕とされる。制御信号が「１０１」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ｄａｔａ〔６３：３２〕とされる。制御信号が「１１０」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ｄａｔａ〔３１：０〕とされる。制御信号が「１１１」のとき、情報伝達信号ＣＡＤ〔３１：０〕は、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕とされる。
【００６３】
上記アドレスデコーダ１４１は、上記アドレスデコーダ１３１と同一構成とされ、上記パラレル・シリアル変換回路１４２は、上記パラレル・シリアル変換回路１３２と同一構成とされる。また、ソースデコーダ１５１，１６１は、上記アドレスデコーダ１３１と同様に構成することができ、パラレル・シリアル変換回路１５２，１６２は、上記パラレル・シリアル変換回路１３２と同様に構成することができる。
【００６４】
図７には、上記リピータ１３５の構成例が示される。
【００６５】
上記リピータ１３５は、フリップフロップ回路１３５Ａ，１３５Ｂと、インバータ１３５Ｃ，１３５Ｄとが結合されて成る。フリップフロップ回路１３５Ａの出力信号は後段のフリップフロップ回路１３５Ｂのデータ入力端子Ｄに伝達される。インバータ１３５Ｃ，１３５Ｄは互いに直列接続される。インバータ１３５Ｃの出力はフリップフロップ回路１３５Ａのクロック入力端子に伝達され、インバータ１３５Ｄの出力はフリップフロップ回路１３５Ｂのクロック入力端子に伝達される。フリップフロップ回路１３５Ａのデータ入力端子には、上記セレクタ１３４を介してストローブ信号ｓｔｒｏｂ又は情報伝達信号ＣＡＤ〔３１：０〕の１ビットが伝達される。インバータ１３５Ｃには、上記セレクタ１３４を介して高速クロック信号が伝達される。このような回路構成は、リピータ１３５への入力信号の数だけ設けられる。本例では、セレクタ１３４を介してストローブ信号ｓｔｒｏｂ及びＣＡＤ〔３１：０〕が伝達されるため、フリップフロップ回路１３５Ａ，１３５Ｂと、インバータ１３５Ｃ，１３５Ｄとが結合されて成る回路は３３個設けられ、各回路において、それぞれ対応する入力信号の波形整形が行われる。
【００６６】
尚、他のリピータ１４５，１５５，１６５には、上記リピータ１３５と同一構成のものを適用することができる。
【００６７】
図８には、上記シリアル・パラレル変換回路１３６の構成例が示される。
【００６８】
上記シリアル・パラレル変換回路１３６は、シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄ、書き込み制御回路１３６Ｅ、読み出し選択回路１３６Ｆ、読み出し制御回路１３６Ｇ、アクセス許可信号生成回路１３６Ｈを含む。上記シフトレジスタシフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄには、上記リピータ１３５を介して、ストローブ信号ｓｔｒｏｂｅ、ＣＡＤ〔３１：０〕、及び高速クロック信号が伝達される。また、上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄには、書き込み制御回路１３６Ｅからマスク信号が伝達される。上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄは、上記マスク信号によって書き込みがマスクされる。上記書き込み制御回路１３６Ｅには、上記リピータ１３５を介してストローブ信号ｓｔｒｏｂｅ及び高速クロック信号が伝達される。書き込み制御回路１３６Ｅは、低速クロック信号の１サイクル分のデータが上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄに伝達される毎に、マスク信号の値を変更することにより、上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄの順に書き込みが行われるように制御する。上記読み出し選択回路１３６Ｆは、読み出し制御信号１３６Ｇに基づいて上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄの出力信号を選択することによって、ａｄｄ〔３９：２８〕，０、ａｄｄ〔２７：４〕，ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：９６〕、ｄａｔａ〔９５：６４〕、ｄａｔａ〔６３：３２〕、ｄａｔａ〔３１：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕を得る。上記読み出し制御回路１３６Ｇには、アクセス要求送信信号ｒｅｑ、アクセス許可信号ｇｎｔ、アクセス終了信号ｅｏｐが伝達される。上記読み出し制御回路１３６Ｇは、低速クロック信号の１サイクル分のデータを読み出す毎に、読み出し制御信号の値を変更することにより、上記シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄの順に読み出しが行われるように制御する。上記アクセス許可信号生成回路１３６Ｈは、このシリアル・パラレル変換回路１３６Ｈがデータを受信できる場合にアクセス許可信号をハイレベルにする。また上記アクセス許可信号生成回路１３６Ｈは、アクセス要求送信信号ｒｅｑとアクセス許可信号ｇｎｔとに基づいて、送出したデータ量を算出し、アクセス要求信号とアクセス終了信号とに基づいて、受信したデータ量を計測する。ここで、送出したデータ量と受信したデータ量との差分が一定値以内であれば、アクセス許可信号をアサートする。本例では、シフトレジスタ１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄが、低速クロック信号の４サイクル分のデータを保持できる構成であるため、低速クロック信号の４サイクル分のデータを受信したら、アクセス許可信号をネゲートするようにしている。また、受信したデータ量が、送出したデータ量よりも多い場合には、アクセス要求信号ｅｒｑをアサートする。
【００６９】
シリアル・パラレル変換回路１４６は、上記シリアル・パラレル変換回路１３６と同一構成とされる。また、他のシリアル・パラレル変換回路１５６，１６６は、上記シリアル・パラレル変換回路１３６と同様に構成することができる。
【００７０】
図９には、上記シフトレジスタ１３６Ａの構成例が示される。
【００７１】
上記シフトレジスタ１３６Ａは、２入力アンドゲート９０１と、イネーブル端子を備えたフリップフロップ回路９０２〜９０８を含む。マスク信号とストローブ信号ｓｔｒｏｂｅとのアンド論理がアンドゲート９０１で得られ、このアンドゲート９０１の出力信号が上記フリップフロップ回路９０２〜９０８のイネーブル端子ＥＮに伝達される。ＣＡＤ〔３１：０〕は、上記フリップフロップ回路９０２のデータ入力端子Ｄに伝達され、高速クロック信号は、上記フリップフロップ回路９０２のクロック入力端子に伝達される。上記フリップフロップ回路９０２〜９０８のイネーブル端子ＥＮがハイレベルとされるとき、データ出力端子Ｑの値は、高速クロック信号の波形立ち上がりエッジに同期してデータ入力端子Ｄの値で更新される。上記フリップフロップ回路９０２〜９０８のイネーブル端子ＥＮがローレベルとされるとき、データ出力端子Ｑの値は更新されない。
【００７２】
尚、他のシフトレジスタ１３６Ｂ，１３６Ｃ，１３６Ｄには、上記シフトレジスタ１３６と同一構成のものを適用することができる。
【００７３】
図１０には、上記リクエストパケット転送系回路１３Ａにおける主要部の動作タイミングが示される。
【００７４】
アクセス要求、アクセス許可、アクセス終了に関する信号、すなわち、ｒｅｑ、ｇｎｔ、ｅｏｐや、ｒ＿ｒｅｑ、ｒ＿ｇｎｔ、ｒ＿ｅｏｐは、コモンクロック方式（図４参照）により、低速クロック生成部１６で生成された低速クロック信号に同期して後段回路に伝達される。これに対して、情報伝達信号ＣＡＤやＲ＿ＣＡＤは、ソース同期方式（図５参照）により、高速クロック生成部１３２Ｇで生成された高速クロック信号に同期して後段回路に転送される。
【００７５】
実施の形態１によれば、以下の作用効果を奏する。
【００７６】
（１）一般に低速クロック信号に同期する信号は、回路での処理が比較的容易である反面、一定時間内に伝達できる情報量は少ない。一方、高速クロック信号に同期する信号は取り扱いが難しい反面、一定時間内に多量の情報を伝達できる。そこで、リクエストパケット転送系回路１３Ａ及びレスポンスパケット転送系回路１３Ｂにおいては、それぞれ送信側から受信側へのデータ転送に使用される高速側インタフェース２０１，３０１と、上記データ転送の競合を調停するための信号の伝達に使用される低速側インタフェース２０２，３０２とを設ける。高速側インタフェース２０１，３０１では、高速クロック信号に同期してデータ転送を行い、低速側インタフェース２０２，３０２では、低速クロック信号に同期して、調停のための信号の伝達を行うようにしている。上記高速側インタフェース２０１，３０１は、パラレル形式のデータをシリアル形式に変換するパラレル・シリアル変換回路１３２，１４２，１５２，１６２を含む。上記パラレル・シリアル変換回路の出力データの転送速度は、上記低速側インタフェース２０２，３０２における信号伝達速度に比べて高速に設定される。かかる構成によれば、調停のための信号が、低速側インタフェース２０２，３０２に伝達されることで、上記データ転送の競合が調停される。この調停後に、上記高速側インタフェース２０１，３０１を介して多量の情報をシリアル形式で高速に転送することができるので、送信側から受信側への通信において低レイテンシ及び高スループットを実現することができる。またそのようなデータ転送においては、複数のインタコネクトを有するハブを介在させる必要がないので、受信したパケットを格納するための大容量のバッファが不要となり、ＳｏＣ１０のコストの低下を図ることができる。
【００７７】
（２）上記高速側インタフェース２０１，３０１では、上記送信側回路からのパラレル形式のデータをパラレル・シリアル変換回路１３２，１４２，１５２，１６２でシリアルデータに変換して転送することにより、一本の信号線で単位時間内に伝送できる情報量を増やすことで、データ転送に使用される信号線数を低減することができ、それによって回路規模の削減を図ることができる。このことは、ＳｏＣ１０のコスト低下を図る上で有利となる。
【００７８】
ここでリクエストパケット転送における各信号として、例えば図１２に示されるように、ｒｅｑ、ｇｎｔｅｏｐ、ｌｃｋ、ｐｒｉ〔３：０〕、ａｄｄ〔３９：１６〕、ａｄｄ〔１５：３〕、ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕が存在する場合を考える。この場合、実施の形態１に従えば、ａｄｄ〔３９：１６〕、ａｄｄ〔１５：３〕、ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕を、ＣＡＤ〔３１：０〕に集約することができるので、ＣＡＤ〔３１：０〕に集約しない場合（従来方式）に比べて、データ転送に使用される信号線数を大幅に低減することができる。また、レスポンスパケット転送における各信号として、例えば図１３に示されるように、ｒ＿ｒｅｑ、ｒ＿ｇｎｔ、ｒ＿ｅｏｐ、ｒ＿ｓｒｃ〔７：０〕、ｒ＿ｏｐｃ〔７：０〕、ｒ＿ｄａｔａ〔１２７：０〕、ｒ＿ｔｉｄ〔７：０〕が存在する場合、ｒ＿ｓｒｃ〔７：０〕、ｒ＿ｏｐｃ〔７：０〕、ｒ＿ｄａｔａ〔１２７：０〕、ｒ＿ｔｉｄ〔７：０〕を、ＣＡＤ〔３１：０〕に集約することができる。それによれば、ＣＡＤ〔３１：０〕に集約しない場合（従来方式）に比べて、データ転送に使用される信号線数を大幅に低減することができる。
【００７９】
（３）上記のように、高速側インタフェース２０１，３０１では、高速クロック信号に同期してデータ転送を行い、低速側インタフェース２０２，３０２では、低速クロック信号に同期して、調停のための信号の伝達を行うようにしており、低速側インタフェース２０２，３０２を介して伝達される信号を半導体基板の上層配線に割り当てることができる。一般に、半導体基板の多層配線では、上層になるほど、配線幅が広く、配線の厚みが厚くなっているため、配線抵抗が少なく、そこでのＣＲ時定数が小さい。このため、低速側インタフェース２０２，３０２を介して伝達される信号を半導体基板の上層配線に割り当てることで、低速側インタフェース２０２，３０２での伝達速度が不所望に低下するのを回避することができる。
【００８０】
また、上記のように、低速側インタフェース２０２，３０２を介して伝達される信号を半導体基板の上層配線に割り当てた場合には、高速側インタフェース２０１，３０１を介して伝達される信号を半導体基板の上層配線に割り当てることができなくなる。この結果、高速側インタフェース２０１，３０１を介して伝達される信号を伝達するための信号配線は、低速側インタフェース２０２，３０２に比べて、配線幅が狭く、配線の厚みが薄くなるため、配線が細くなる。このため、そこでの配線抵抗が大きくなることから、ＣＲ時定数も大きくなる。そこでＳｏＣ１０では、高速側インタフェース２０１，３０１にソース同期方式（図５参照）を採用している。これにより、高速クロック生成部１３２Ｇで生成された高速クロック信号は、情報伝達信号ＣＡＤと並列に送信側から送信され、同じ遅延時間で受信側に受信されるため、配線が細いにもかかわらず、情報伝達信号ＣＡＤの転送を支障なく行うことができる。また、上記のように配線を細くすることで、より多くの配線を基板に形成することができる。
【００８１】
（４）例えば特開２００５−２２８９８１号公報に記載されているような誘導結合（３次元結合）方式が採用される場合には、多量の配線が必要となるため、上記（２）の作用効果は顕著になる。
【００８２】
（５）例えば図２及び図３において、リピータをセレクタ１３４，１４４，１５４，１６４の入力側に配置する場合には、リピータをセレクタ１３４，１４４，１５４，１６４における入力端子の数に相当するリピータが必要となる。これに対して図２及び図３に示されるように、それぞれセレクタ１３４，１４４，１５４，１６４の後段にリピータ１３５，１４５，１５５，１６５を配置する場合には、リピータの数はセレクタの数だけ設ければ良いので、セレクタの数が少なくて済む。
【００８３】
＜実施の形態２＞
例えば図１４（Ａ）に示されるように、イニシエータ（Ｉ）とターゲット（Ｔ）とを完全に一対一で接続することは、信号線数が少ないシリアルインタフェースであっても困難とされる。イニシエータ（Ｉ）の数が１００、ターゲット（Ｔ）の数が１００であれば、イニシエータ（Ｉ）とターゲット（Ｔ）との間の結合数は、１００００（＝１００×１００）となる。そこで、図１４（Ｂ）に示されるように、イニシエータ（Ｉ）とターゲット（Ｔ）との間に、ルータ（Ｒ）を介在させることで、リンク数を削減する必要がある。ルータの先に複数のターゲットが存在する場合、ターゲットの特定はアドレス信号によって行うため、ルータにアドレスを取り込む必要がある。
【００８４】
図１５には、上記のようにルータの先に複数のターゲットが存在する場合のリクエストパケット転送系回路１３Ａの構成例が示される。
【００８５】
図１５に示されるリクエストパケット転送系回路１３Ａが、図２に示されるのと大きく相違するのは、ルータとしての機能を発揮させるため、アービタ１３３，１４３にアドレスデコーダが内蔵され、上記アービタ１３３に対応して二つのターゲット１４，１７が設けられている点である。また、アクセス要求送信信号の処理を行う要求処理回路１３８，１４８が設けられているが、ここではアドレス信号のデコードは行われない。アドレス信号のデコードはアービタ１３３で行われ、このデコード結果によって、アクセス要求先がターゲット１４又は１７に決定される。上記ターゲット１４，１７に対応して、シリアル・パラレル変換回路１３６，１３７が設けられる。シリアル・パラレル変換回路１３６，１３７は互いに同一構成とされる。
【００８６】
図１６には、図１５に示されるリクエストパケット転送系回路１３Ａにおける主要部の動作タイミングが示される。図１６に示されるように、アドレス信号の上位ビットが低速クロック信号に同期してアービタ１３３に伝達され、当該アドレス信号の上位ビットがアービタ１３３内のデコーダによってデコードされる。このデコード結果に基づいてアクセス要求先が決定される。
【００８７】
ここで、リクエストパケット転送における各信号として、例えば図１８に示されるように、ｒｅｑ、ｇｎｔｅｏｐ、ｌｃｋ、ｐｒｉ〔３：０〕、ａｄｄ〔３９：１６〕、ａｄｄ〔１５：３〕、ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕が存在する場合を考える。この場合、実施の形態２に従えば、ｒｅｑ、ｇｎｔｅｏｐ、ｌｃｋ、ｐｒｉ〔３：０〕、ａｄｄ〔３９：１６〕は、低速側インタフェース２０２により、コモンクロック方式により低速クロック信号に同期して伝達される。一方、ａｄｄ〔１５：３〕、ｏｐｃ〔７：０〕、ｄａｔａ〔１２７：０〕、ｂｅ〔１５：０〕、ｓｒｃ〔７：０〕、ｔｉｄ〔７：０〕は、ＣＡＤ〔３１：０〕に集約され、高速側インタフェース２０１により高速クロック信号に同期して転送される。このため、図１５に示される構成においても、ＣＡＤ〔３１：０〕に集約しない場合（従来方式）に比べて、データ転送に使用される信号線数を大幅に低減することができる。
【００８８】
また、レスポンスパケット転送系回路１３Ｂにおいても、図１５に示されるように、ルータとしての機能を有するアービタにアドレスデコーダが内蔵され、上記アービタに対応して二つのターゲットを設けることができる。この場合、レスポンスパケット転送における各信号として、例えば図１３に示されるように、ｒ＿ｒｅｑ、ｒ＿ｇｎｔ、ｒ＿ｅｏｐ、ｒ＿ｓｒｃ〔７：０〕、ｒ＿ｏｐｃ〔７：０〕、ｒ＿ｄａｔａ〔１２７：０〕、ｒ＿ｔｉｄ〔７：０〕が存在する場合、ｒ＿ｓｒｃ〔７：０〕は低速側インタフェース２０２により、コモンクロック方式により低速クロック信号に同期して伝達される。ｒ＿ｏｐｃ〔７：０〕、ｒ＿ｄａｔａ〔１２７：０〕、ｒ＿ｔｉｄ〔７：０〕は、ＣＡＤ〔３１：０〕に集約され、高速側インタフェース２０１により高速クロック信号に同期して転送される。従って、レスポンスパケット転送系回路においても、ＣＡＤ〔３１：０〕に集約しない場合（従来方式）に比べて、データ転送に使用される信号線数を大幅に低減することができる。
【００８９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、複数のイニシエータからのデータ転送の競合を調停するための信号の伝達は、低速クロック信号の波形立ち上がりエッジに同期して行われ、上記選択回路の出力データの転送は、上記低速クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期して行われるようにしても良い。例えば図６に示される構成において、高速クロック生成部１３２Ｇに代えて、低速クロック生成部１６で生成された低速クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期してクロック信号を形成する回路を設けることにより、図１１に示されるように、低速クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期してＣＡＤの転送を行うことができる。同様のことは、図１５に示される構成を採用する場合にも言える。すなわち、図１５に示される構成を採用する場合には、図１７に示されるように、アドレス上位のデコード結果に基づいてアクセス先が決定され、当該アクセス先に対して、低速クロック信号の波形立ち上がりエッジ及び波形立ち下がりエッジに同期してＣＡＤの転送が行われる。
【符号の説明】
【００９１】
１０  ＳｏＣ
１１，１２  イニシエータ
１３  パケット転送系回路
１３Ａ  リクエストパケット転送系回路
１３Ｂ  レスポンスパケット転送系回路
１４，１５  ターゲット
１６  低速クロック生成部
１３１，１４１  アドレスデコーダ
１３１Ａ，１３１Ｂ  アンドゲート
１３２，１４２  パラレル・シリアル変換回路
１３２Ａ  ｇｎｔ生成回路
１３２Ｂ  加算回路
１３２Ｃ  制御信号選択回路
１３２Ｄ  フリップフロップ回路
１３２Ｅ  ｓｔｒｏｂｅ生成回路
１３２Ｆ  選択回路
１３２Ｇ  高速クロック生成部
１３３，１４３  アービタ
１３４，１４４  セレクタ
１３５，１４５  リピータ
１３６，１４６  シリアル・パラレル変換回路
１３６Ａ，１３６Ｂ，１３６Ｃ，１３６Ｄ  シフトレジスタ
１３６Ｅ  書き込み制御回路
１３６Ｆ  読み出し選択回路
１３６Ｇ  読み出し制御回路
１３６Ｈ  アクセス許可信号生成回路
１５１，１６１  ソースデコーダ
１５２，１６２  パラレル・シリアル変換回路
１５３，１６３  アービタ
１５４，１６４  セレクタ
１５５，１６５  リピータ
１５５Ａ，１５５Ｂ  フリップフロップ回路
１５６，１６６  シリアル・パラレル変換回路
２０１，３０１  高速側インタフェース
２０２，３０２  低速側インタフェース
９０２〜９０７  フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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