(57)【要約】      （修正有）【課題】所望のゼロクロス電圧を維持しつつ、電界集中による耐圧低下を招かないようなフォトダイオード周辺の構造を備えた半導体装置を提供する。【解決手段】第１導電型の半導体層１３上に形成された第２導電型の第１の領域であるフォトダイオードＰ層１６と、前記第１の領域１６から所定間隔を隔てて取り囲む第２導電型の第２の領域であるアノードＰ層２１とで形成されたフォトダイオードに流れる電流によって、ＦＥＴなどの保護素子をターンオンすることで、（アノードとカソードとの間を）ターンオンできないように構成された双方向サイリスタであって、第２導電型を有する第１の領域としてのフォトダイオードＰ層１６と、第２導電型を有する第２の領域としてのアノードＰ層２１領域の間を広げ、その間に第３の領域として複数本のガードリングＰ層３０を、配置することで、空乏層がなだらかな形状をなすようにし、電界集中を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、前記半導体層内に形成された第２導電型の第１の領域とで構成されたフォトダイオードと、
第１及び第２のトランジスタからなる第１のトランジスタ対と第３及び第４のトランジスタからなる第２のトランジスタ対とで構成される２組の逆並列対トランジスタと、
前記第１の領域から所定間隔を隔てて前記第１の領域をとり囲む、アノードとしての第２導電型の第２の領域と、
前記フォトダイオードを構成する第２導電型の前記第１の領域に接続され、前記半導体層の電位と、前記フォトダイオードから供給される電荷によりターンオンし、サイリスタのターンオンを抑制する保護素子とを有し、
前記フォトダイオードから供給される電荷により、保護素子がターンオンするように構成された双方向サイリスタであって、
前記第１の領域と前記第２の領域との間に、第２導電型を有する複数の第３の領域を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記保護素子がＦＥＴである半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１及び第２のトランジスタ対において、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通の第１導電型の半導体層が対をなすトランジスタのコレクタとなり、一方のトランジスタのエミッタが他方のトランジスタのエミッタとコレクタの間に配置されており、
前記トランジスタのエミッタが第２導電型の第２の領域の一部を構成するとともに、
前記第１および第２のトランジスタ対は、
それぞれ、バーティカルトランジスタ及びラテラルトランジスタから形成されて２個の逆並列対トランジスタを構成しており、
それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通の第１導電型の半導体層が対をなすバーティカルトランジスタのコレクタとなり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
半導体装置内の第２の領域と同電位となるように配設されたフィールドプレートを第２の領域から第１の領域に向けて延長した半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１の領域、前記第２の領域及び前記第３の領域は前記半導体層表面からの深さが同一深さである半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１の領域、前記第２の領域及び前記第３の領域は同一工程で形成されたものである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に交流電源等に接続した負荷のスイッチング等に用いるサイリスタに関するものである。
【背景技術】
【０００２】
スイッチング素子として使用される双方向サイリスタが知られているが、この双方向サイリスタのトリガリングは、出力端子間の交番電圧のゼロクロスに出来る限り近いところで行うことが望ましい。なかでも、特に、トリガリングにフォトダイオードを用いた半導体チップで構成され、光照射時にゼロクロスでターンオン動作するものが知られている。
【０００３】
このようなスイッチング素子において、図８（ａ）に平面図、図８（ｂ）にそのＡ−Ａ断面図を示すサイリスタチップにおいて、サイリスタオフ時に、出力１（１０ａ）をプラス側、出力（１０ｂ）２をマイナス側として電圧印加したときのフォトダイオード周辺の空乏層の拡がりを図８（ｃ）に示す。
フォトダイオードＰ層１６と、アノードＰ層２１およびＰゲート２２の間の基板Ｎ層１３において、電界集中が発生しやすく、耐圧低下の懸念がある。
耐圧低下を防止するためにはフォトダイオードＰ層１６とアノードＰ層２１の間の距離を短くすればよいが、そうすると、図１０（ａ）および（ｂ）に示すように、アノードＰ層２１からフォトダイオードＰ層１６に向かって伸びる空乏層が印加電圧の増大に従い、フォトダイオードＰ層１６に到達する（図１１（ａ）および（ｂ））。そのあとは、基板Ｎ層１３に平行な等電位線が広がる、図１１（ａ）および（ｂ）の状態になり、出力１、２間の印加電圧Ｖoutが増加してもＶPDが増加せず、ＦＥＴゲートに印加される電圧が小さくなり、ＦＥＴのしきい値電圧値以下となった場合、このサイリスタはゼロクロス動作をしなくなってしまう。
【０００４】
一方、所望のゼロクロス電圧を得るために、図９（ａ）乃至（ｃ）に示すように、フォトダイオードＰ層１６とアノードＰ層２１の間の距離ｄ２をできるだけ大きくしようとすると、図９（ｃ）のように電界集中が起こり、耐圧低下を招いてしまう懸念がある。
【０００５】
そこで、電界集中による耐圧低下を防止すべく、本出願人は、特許文献１の半導体装置を提案している。図１３（ａ）および（ｂ）に示すように、基板Ｎ層１３（第１導電型の半導体層）上において、フォトダイオードＰ層１６（第２導電型の第１の領域）と、このフォトダイオードＰ層１６の領域から所定間隔を隔てて取り囲むアノードＰ層２１（第２導電型の第２の領域）との間に、Ｐ層ガードリング３０（第２導電型の第３の領域）を配置した構造を提案している。この構造では、Ｐ層ガードリング３０は、フォトダイオードＰ層１６の周囲にリング状に形成されている。
【０００６】
このような構成をとることで、フォトダイオードＰ層１６と、アノードＰ層２１の領域の間の基板Ｎ層１３において、等電位線は図１３（ｂ）に破線で示したようになり、電界緩和効果が得られ、耐圧低下を防止することができる。
しかしながら、さらなる素子の微細化および高耐圧化への要求が高まっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１２８１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、フォトダイオードＰ層１６と、アノードＰ層２１およびＰゲート２２の間の基板Ｎ層１３において、電界集中が発生しやすく、耐圧低下の懸念がある。耐圧低下を防止するためにはフォトダイオードＰ層１６とアノードＰ層２１の間の距離を短くすればよいが、そうすると、図１２（ａ）及び（ｂ）に示した状態になる。つまり、出力１、２（１０ａ、１０ｂ）間の印加電圧Ｖoutが増加してもＶPDが増加せず、ＦＥＴゲートに印加される電圧が小さくなり、ＦＥＴのしきい値電圧値以下となった場合、このサイリスタはゼロクロス動作をしなくなってしまう。
一方、所望のゼロクロス電圧を得るために、フォトダイオードＰ層１６とアノードＰ層２１の間の距離をできるだけ大きくしようとすると、図９（ｃ）のように電界集中が起こり、耐圧低下を招いてしまう懸念があった。
【０００９】
本発明は前記実情に鑑みてなされたもので、所望のゼロクロス電圧を維持しつつ、電界集中による耐圧低下を招かないようなフォトダイオード周辺の構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置は、第１導電型の半導体層と、半導体層内に形成された第２導電型の第１の領域とで構成されたフォトダイオードと、第１及び第２のトランジスタからなる第１のトランジスタ対と第３及び第４のトランジスタからなる第２のトランジスタ対とで構成される２組の逆並列対トランジスタと、第１の領域から所定間隔を隔てて第１の領域をとり囲む、アノードとしての第２導電型の第２の領域と、フォトダイオードを構成する第２導電型の第１の領域に接続され、半導体層の電位と、フォトダイオードから供給される電荷によりターンオンし、サイリスタのターンオンを抑制する保護素子とを有し、フォトダイオードから供給される電荷により、ターンオンするように構成された双方向サイリスタであって、第１の領域と第２の領域との間に、第２導電型を有する複数の第３の領域を有する。
また本発明は、上記半導体装置において、保護素子はＦＥＴであるのが望ましい。
また本発明は、上記半導体装置において、第１及び第２のトランジスタ対において、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通の第１導電型の半導体層が対をなすトランジスタのコレクタとなり、一方のトランジスタのエミッタが他方のトランジスタのエミッタとコレクタの間に配置されており、トランジスタのエミッタが第２導電型の第２の領域の一部を構成するとともに、第１および第２のトランジスタ対は、それぞれ、バーティカルトランジスタ及びラテラルトランジスタから形成されて２個の逆並列対トランジスタを構成しており、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通の第１導電型の半導体層が対をなすバーティカルトランジスタのコレクタとなり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている。
また本発明は、上記半導体装置において、半導体装置内の第２の領域と同電位となるように配設されたフィールドプレートを同時に第２の領域から第１の領域に向けて延長するのが望ましい。
また本発明は、上記半導体装置において、第１及び第２のトランジスタ対において、第１の領域、第２の領域及び第３の領域は半導体層表面からの深さが同一深さであるのが望ましい。
また本発明は、上記半導体装置において、第１の領域、第２の領域及び第３の領域は同一工程で形成されたものであるのが望ましい。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ゼロクロス機能を持ったサイリスタにおいて、耐圧低下を招くことなく、所望のゼロクロス電圧を自由に設定することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の双方向トライアックチップを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は図１（ａ）のＢ−Ｂ断面図
【図２】フォトダイオードＰ層とアノードＰ層との間の距離と電位差との関係を示す図
【図３】フォトダイオードＰ層とアノードＰ層との間の距離を変化させた時のゼロクロス電圧とＦＥＴしきい値電圧との関係を示す図
【図４】（ａ）は実施の形態１の双方向トライアックの構成を示す説明図、（ｂ）は片側のサイリスタの等価回路を示す図
【図５】片側のサイリスタの動作を示す図
【図６】サイリスタのターンオン動作を説明する図
【図７】実施の形態２の双方向トライアックチップを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ断面図
【図８】従来例の双方向トライアックチップを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は電圧を印加した時の電位線を示す図
【図９】従来例の双方向トライアックチップを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は電圧を印加した時の電位線を示す図
【図１０】従来例の双方向トライアックチップを示す図であり、（ａ）は電圧を印加した時の電位線を示す図、（ｂ）は出力電圧と、ＶＰＤ関係を示す図
【図１１】従来例の双方向トライアックチップを示す図であり、（ａ）は電圧を印加した時の電位線を示す図、（ｂ）は出力電圧と、ＶＰＤ関係を示す図
【図１２】従来例の双方向トライアックチップを示す図であり、（ａ）は電圧を印加した時の電位線を示す図、（ｂ）は出力電圧と、ＶＰＤ関係を示す図
【図１３】従来例の双方向トライアックチップを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ断面図
【発明を実施するための形態】
【００１３】
（実施の形態１）
本実施の形態１の半導体装置としての双方向トライアックは、図１（ａ）乃至（ｃ）に示すように、第１導電型の半導体層としての基板Ｎ層１３と、この基板Ｎ層１３内に形成された第１の領域とで形成されたフォトダイオードから供給される電荷によりターンオンする保護素子としてのＦＥＴ１５（図４参照）を備え、アノードとカソードとの間をターンオンするように構成された双方向サイリスタである。図１（ａ）のように、第２導電型を有する第１の領域としてのフォトダイオードＰ層１６と、第２導電型を有する第２の領域としてのアノードＰ層２１領域の間を広げ、その間に第３の領域として２本のガードリングＰ層３０を、（図１（ｂ）の断面図のように）配置する。図１（ｂ）は図１（ａ）のＡ−Ａ断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
フォトダイオードＰ層１６とアノードＰ層２１の間をｄ１→ｄ２と広げることにより、図２に示すようにＶoutの増加につれ、ＶPDが増加し易くなる。
その結果、図３（ａ）のようにゼロクロス電圧をＶzero1→Ｖzero2と改善することができ、図３（ｂ）に示すようにＶzero-Ｖth相関の傾きを改善することができる。
【００１４】
次にこの双方向サイリスタについて詳細に説明する。
図４（ａ）は双方向サイリスタの構成を示す図、図４（ｂ）はこの双方向サイリスタを構成する２つのサイリスタの内の片側のサイリスタの等価回路を示す図である。図５はこの片側のサイリスタの動作を示している。この双方向サイリスタは、出力端子１０ａ、１０ｂの間に、バーティカルトランジスタ１１（ここでは、ＮＰＮ型）及びラテラルトランジスタ１２（ここでは、ＰＮＰ型）から形成される２個の逆並列対トランジスタより構成される。この双方向サイリスタ（サイリスタ１とサイリスタ２）では、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通のＮ型（第１導電型）の基板Ｎ層１３が、対をなすバーティカルトランジスタ１１のコレクタを構成している。バーティカルトランジスタ１１のＰＮ層に並列に抵抗１４が接続され、さらに、サイリスタのトリガ時のスイッチングノイズを低減させるためのＦＥＴ１５が接続されている。基板Ｎ層１３には、フォトダイオード１６ＰＤを構成するフォトダイオードＰ層１６を形成し、ＦＥＴ１５のゲート電極１をフォトダイオードＰ層１６に接続している。なお、２１はアノードＰ層、２２はＰゲート（領域）、１４は抵抗、２３はカソードＮ層である。
【００１５】
図１（ａ）乃至図１（ｃ）にこの双方向サイリスタのチップの平面構成、Ａ―Ａ断面、Ｂ−Ｂ断面を示す。図６にこの双方向サイリスタのターンオン動作の説明図を示す。この双方向サイリスタチップは、サイリスタ１とサイリスタ２が基板Ｎ層１３上に形成され、表面側にＳｉＯ２層１８（絶縁膜）と、パターン配線によるアルミニウム導電層１９（ＡＬ配線）と、保護膜２０が設けられている。アルミニウム導電層１９は、図１（ａ）および図１（ｃ）において左半分は出力端子１０ｂとなり、右半分は出力端子１０ａとなるように配線により接続される。なお、図１（ａ）において、アノードＰ層２１の領域を一点鎖線で示し、Ｐゲート２２の領域を破線で示し、抵抗１４のＰ層領域を点線で示す。
【００１６】
まず光照射時のサイリスタのターンオン動作について説明する。チップ表面からの光照射により、図６において、アルミニウム導電層１９で遮光されていないＰゲート２２と基板Ｎ層１３の間のＰＮ接合でキャリアが発生する。Ｐゲートでは正孔が、基板Ｎ層１３では電子が発生し、図６でｉ１、ｉ２のように電流が流れることにより、サイリスタを構成するバーティカルトランジスタ１１、ラテラルトランジスタ１２がオンする。このようにしてサイリスタはトリガされる。なお、実際の構造は図１（ａ）にチップパターン、図１（ｂ）および（ｃ）に断面図を示した構造となっており、図６の動作は図１（ｃ）のように表される。
【００１７】
ここで、双方向サイリスタのトリガ時に発生するスイッチングノイズを低減させるＦＥＴ１５の動作を説明する。ＦＥＴ１５のドレインを、ラテラルトランジスタ１２及びバーティカルトランジスタ１１のコレクタ（すなわちサイリスタのＰゲート２２)に接続するとともに、ソースをバーティカルトランジスタのエミッタ（すなわちサイリスタのカソード）２３に接続する。さらにゲートはサイリスタのいずれにも接続しないようにしておき、図１（ａ）の双方向サイリスタのチップパターンとしている。そして通常ＦＥＴ１５のゲートはサイリスタのラテラルトランジスタ１２のベース及びバーティカルトランジスタ１１のコレクタ（すなわち双方向サイリスタのＮゲート)に接続されている。これにより、双方向サイリスタオフ時にＦＥＴ１５のしきい値電圧により決まる設定値以上の電圧がサイリスタのアノード・カソード間に印加されている時にＦＥＴ１５がオンすることで双方向サイリスタのＰゲート２２・カソード（２３）間を導通し、双方向サイリスタは光照射がある場合でもオンしない。したがって、双方向サイリスタはアノード・カソード間電圧が低電圧でしかオンしない、すなわちゼロクロス機能をＦＥＴ１５により持つこととなる。
【００１８】
なお、ＦＥＴ１５のゲートとサイリスタのＮゲートの間にフォトダイオード１６ＰＤを、ＦＥＴ１５のゲートがフォトダイオードのアノードと、サイリスタのＮゲートがフォトダイオードのカソードと、それぞれ接続されるように挿入する。するとサイリスタのアノード・カソード間に印加された順方向電圧Ｖoutがほぼ、フォトダイオード１６ＰＤとＦＥＴ１５のゲート・ソース間に印加され、図１０乃至図１２に示すようにＶoutの電圧に応じてフォトダイオードの電位ＶPDが変化する。
なお、図１２（ａ）および（ｂ）の状態：ＶPD∝√Ｖoutは以下の参考文献からも明らかである。
“Modern Power Devices/B. Jayant Baliga”  P93
３.6.2 Floating Field Ringsの（3.6.1）式においてVffr∝√Vaと記載されている。
【００１９】
上記のように構成されたサイリスタにおいては、チップ表面からの光照射により、図１（ｃ）においてアルミニウム導電層からなる配線で遮光されていないＰゲート２２の領域と基板Ｎ層１３の間のＰＮ接合でキャリアが発生する。Ｐゲート２２の領域では正孔が、基板Ｎ層１３では電子が発生する。図５に示すように、サイリスタを構成するバーティカルトランジスタ１１及びラテラルトランジスタ１２に電流ｉ１、ｉ２が流れることにより、各トランジスタ１１、１２がオンする。このようにしてサイリスタはトリガされる。サイリスタチップ上に構成されるトランジスタ１１、１２、及びそこに流れる電流ｉ１、ｉ２は、図６に示すようになる。
【００２０】
ここで、サイリスタのトリガ時に発生するスイッチングノイズを低減させるＦＥＴ１５の動作を説明する。ＦＥＴ１５のドレインを、ラテラルトランジスタ１２のコレクタ及びバーティカルトランジスタ１１のベース（すなわちサイリスタのＰゲート２２）に接続するとともに、ソースをバーティカルトランジスタ１１のエミッタ（すなわちサイリスタのカソード）に接続する。さらに、ＦＥＴ１５のゲートは、サイリスタのラテラルトランジスタ１２のベース及びバーティカルトランジスタ１１のコレクタ（すなわちサイリスタのＮゲート：基板Ｎ層１３）に接続しておく。
【００２１】
いま、サイリスタのオフ時に保護素子としてのＦＥＴ１５のしきい値電圧により決まる設定値以上の電圧がサイリスタのアノード・カソード間に印加されていると、ＦＥＴ１５がオン、すなわちドレイン−ソース間が導通し、サイリスタのＰゲート２２・カソード間を短絡するので、サイリスタは光照射がある場合でもオンしないようになる。従って、サイリスタはアノード・カソード間電圧が低電圧でしかオンしない、すなわちゼロクロス機能をＦＥＴ１５により持つこととなる。
【００２２】
このようにして、上記構成によれば、サイリスタのオフ時に、図１（ｃ）に示した出力１（１０ａ）にプラス、出力２（１０ｂ）にマイナスの電圧が印加されたときの、フォトダイオード１６ＰＤ（フォトダイオードＰ層１６）周辺の空乏層の拡がりは図１（ｂ）に示したようになる。フォトダイオードＰ層１６とアノードＰ層２１の間の基板Ｎ層１３において、電位線は破線で示すようになり、なだらかとなり電界集中が発生しにくく、十分な耐圧を維持することができることがわかる。この空乏層がなだらかとなるように、複数のガードリングＰ層３０の間隔と数を決めるのが望ましい。そして、出力１、２間に印加した電圧によってＦＥＴ１５のゲートに印加される電圧が所望の値に到達し、ターンオンすることになり、このサイリスタは良好にゼロクロス動作を行う。
【００２３】
これに対し、図９（ａ）乃至（ｃ）に示す従来例の双方向サイリスタにおいてはオフ時に、（図４（ａ）に示した）出力１（１０ａ）にプラス、出力２（１０ｂ）にマイナスの電圧が印加されたときの、フォトダイオード１６ＰＤ（フォトダイオードＰ層１６）周辺の空乏層の拡がりを図９（ｃ）に示す。フォトダイオードＰ層１６とアノードＰ層２１の間の基板Ｎ層１３において、電位線は破線で示すようになり、電界集中が発生し易く、耐圧低下の懸念がある。その場合、ＦＥＴ１５のゲート・ソース間の印加電圧が上がり、同ゲート・ソース短絡破壊が生じる恐れがある。耐圧低下を防止するためには、フォトダイオードＰ層１６とアノードＰ層２１の間の距離を図８（ｃ）に示すように短くすればよいが、そうすると、出力１、２間に印加した電圧の大部分がフォトダイオードＰ層１６に印加され、ＦＥＴ１５のゲートに印加される電圧が小さくなり、ＦＥＴ１５のしきい値電圧値以下となった場合、このサイリスタはゼロクロス動作を行わなくなってしまっていた。
【００２４】
なお、この実施の形態では、保護素子としてＦＥＴを用い、フォトダイオードによって生成された電荷をＦＥＴのゲート電位に供給し、閾値を超えるとこのＦＥＴがターンオンすることで、双方向トライアックのアノード・カソード間がターンオンするのを防ぐようにして保護機能を発揮させることで、ゼロクロス動作を行うようにしているが、必ずしもＦＥＴでなくてもよく、他の素子を用いるようにしてもよい。
保護素子としてＦＥＴを用いることで、ソース・ドレイン間距離およびソース・ドレインを構成する不純物濃度を調整することで閾値の調整が容易に実現可能である。と同時に、空乏層の延びについても調整可能である。
【００２５】
（実施の形態２）
本実施の形態２の半導体装置としての双方向トライアックは、図７（ａ）および（ｂ）に示すように、実施の形態１で説明した双方向トライアックに加えて、アノードＰ層２１と同電位のアルミニウム導電層１９からなる電極を、フォトダイオードＰ層１６とアノードＰ層２１の間を覆うように配置したものである。
このように、実施の形態２は、第２導電型を有する第１の領域としてのフォトダイオードＰ層１６と、第２導電型を有する第２の領域としてのアノードＰ層２１、（すなわち第１の領域と第２の領域）の間隔でのさらなる耐圧低下防止対策のために、半導体装置内の第２の領域と同電位となるように配設されたフィールドプレートとしてのアルミニウム導電層１９を第２の領域から第１の領域に向けて延長したものである。
この構成により、さらなる電界緩和効果が得られ、耐圧低下を防止できる。
なお、この電極は、マスクパターンを変更するだけで、アノード・カソード間耐圧を保持するフィールドプレートと同時に形成することができる。
【００２６】
なお、実施の形態１および２においては、第２導電型を有する第１の領域としてのフォトダイオードＰ層１６と、第２導電型を有する第２の領域としてのアノードＰ層２１領域の間を広げ、その間に第３の領域として２本のガードリングＰ層３０を形成している。しかし、これら第１の領域、第２の領域及び第３の領域は基板半導体層である基板Ｎ層１３表面からの深さが同一深さであるため、設計が容易であり、製造も容易であるが、空乏層の拡がりが所望の状態となるように、ガードリングＰ層３０の間隔および表面からの深さを選択すればよい。
【００２７】
またこれら第１の領域、第２の領域及び第３の領域は同一工程で形成されるため、不純物導入工程において、マスクパターンの変更のみで何ら工数を増大することなく形成することができるため、製造が容易である。
【００２８】
また、実施の形態１、２ではいずれもガードリングとして第３の領域を形成したが、必ずしもリング状にする必要はなく、所定の間隔でドットパターンとして形成するなど、形状や配置については適宜選択可能である。この空乏層がなだらかとなるように、複数のガードリングＰ層３０の間隔と数を決める、あるいは複数のドットパターンからなる第３の領域としてのＰ層の大きさと間隔を決めるのが望ましい。
【符号の説明】
【００２９】
１０ａ、１０ｂ  出力端子
１１  バーティカルトランジスタ
１２  ラテラルトランジスタ
１３  基板Ｎ層
１４  抵抗
１５  ＦＥＴ
１６  フォトダイオードＰ層（第１の領域）
１６ＰＤ  フォトダイオード
２１  アノードＰ層（第２の領域）
２２  Ｐゲート
２３  カソードＮ層
３０  ガードリングＰ層（第３の領域）
【図１】
2011171592.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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