(57)【要約】【課題】本発明の目的は、電子走行層内のキャリアが、移動度の小さいヘテロ界面近傍に集中し、電子移動度を高くすることができないという問題を解決し、さらに、不純物散乱により移動度が高められないという問題を解決する電界効果トランジスタを提供する。【解決手段】本発明の電界効果トランジスタは、半導体基板上に、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる電子供給層と、上記電子供給層より狭い禁制帯幅を備えるナローギャップの半導体層からなる電子走行層とを設ける電界効果トランジスタであって、上記電子走行層は、不純物を含まない第１のノンドープ層、不純物を含むドープ層、不純物を含まない第２のノンドープ層の３層からなり、かつ上記電子走行層中の、不純物を含むドープ層のドーパント濃度は１×１０16ｃｍ-3以上かつ１×１０17ｃｍ-3未満であることを特徴とする。【選択図】図１
2011044641.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる電子供給層と、
前記電子供給層より狭い禁制帯幅を備えるナローギャップの半導体層からなる電子走行層とを設ける電界効果トランジスタであって、
前記電子走行層は、不純物を含まない第１のノンドープ層、不純物を含むドープ層、不純物を含まない第２のノンドープ層の３層からなり、
かつ前記電子走行層中の、不純物を含むドープ層のドーパント濃度は１×１０16ｃｍ-3以上かつ１×１０17ｃｍ-3未満であることを特徴とする電界効果トランジスタ。
【請求項２】
半導体基板上に、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる第１の電子供給層と、
前記電子供給層より狭い禁制帯幅を備えるナローギャップの半導体層からなる電子走行層と、
ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる第２の電子供給層とを設ける電界効果トランジスタであって、
前記電子走行層は、不純物を含まない第１のノンドープ層、不純物を含むドープ層、不純物を含まない第２のノンドープ層の３層からなり、
かつ前記電子走行層中の、不純物を含むドープ層のドーパント濃度は１×１０16ｃｍ-3以上かつ１×１０17ｃｍ-3未満であることを特徴とする電界効果トランジスタ。
【請求項３】
前記ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの電子供給層は、ＩｎＡｌＡｓであり、
前記狭い禁制帯幅を備えるナローギャップの電子走行層はＩｎＧａＡｓであり、前記不純物はＳｉであることを特徴とする請求項１または請求項２記載の電界効果トランジスタ。
【請求項４】
前記ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの電子供給層は、ＩｎＡｌＡｓであり、
前記狭い禁制帯幅を備えるナローギャップの電子走行層はＩｎＧａＡｓであり、前記不純物はＳｎであることを特徴とする請求項１または請求項２記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップが広い半導体層とバンドギャップが狭い半導体層とのヘテロ界面を備えた化合物半導体電界効果トランジスタに関し、特に、高電子移動度を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＩｎＧａＡｓ等のナローギャップ化合物半導体は、Ｓｉと比較して移動度が大きいため、電界効果トランジスタのチャネル材料として利用されている。特に高速性が要求されるマイクロ波、ミリ波領域向けの高速トランジスタにおいては、チャネル内での不純物散乱による移動度の低下を抑制するため、電子走行層をナローギャップの化合物半導体により構成し、このチャネルに隣接して、ドープされたワイドギャップの化合物半導体からなる電子供給層を設ける、高電子移動度トランジスタ（ＨＥＭＴ）も利用されている。電子走行層を走行する電子は、ワイドギャップの半導体層にドープされたドナーから供給されるが、ドナー原子が電子を放出した後に残る正の固定電荷は、電子供給層に固定されている。すなわち固定電荷は電子走行層からは空間的に分離されている。このため、電子走行層を走行する電子は正の固定電荷によるクーロン引力に起因する不純物散乱の影響を受けることなく、高移動度となる。
【０００３】
以上に述べた高電子移動度トランジスタを実現するためには、ノンドープのナローギャップ化合物半導体層と不純物ドープされたワイドギャップの化合物半導体層を積層するように製造する必要がある。このため、分子線エピタキシー（ＭＢＥ）や有機金属ＣＶＤ（ＭＯＣＶＤ）法といったエピタキシャル成長技術が利用されている。バンドギャップが異なる、異種の化合物半導体同士を接合させている界面を、ヘテロ接合、ヘテロ界面等と呼んでいる。高電子移動度トランジスタを製造するためには、良好なヘテロ接合を実現するためのエピタキシャル成長技術が重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平０３−０２８０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図４に、従来の高電子移動度トランジスタにおける伝導帯下端のエネルギーダイアグラムを示す。電子供給層は、濃度１Ｅ１８（ｃｍ-3）程度ドナーをドープしたワイドギャップのＩｎＡｌＡｓであり、電子走行層はノンドープでナローギャップのＩｎＧａＡｓからなっている。ＩｎＧａＡｓ電子走行層の厚さは、例えば２０ｎｍである。図４に示したとおり、電子走行層の伝導帯下端は、電子供給層の近傍では急峻に下降している。この伝導体下端の屈曲は、電子走行層と電子供給層との電子親和力の差に起因するものである。
【０００６】
このため、電子走行層を走行する電子は、電子走行層の中でも、特に電子供給層に近いヘテロ界面の近傍に集中して走行している。例えば、フェルミレベルが図４に示した通りの位置にある場合、電子は電子走行層上端と下端のみに存在するようになる。ところで、電子走行層と電子供給層とのヘテロ界面の形成は、ＭＢＥ法やＭＯＣＶＤ法により行われているが、異なる原子組成比の化合物半導体を積層しているために、このヘテロ界面近傍の化合物半導体層は、電子移動度が小さいという問題があった。これは、ヘテロ界面近傍の結晶には、多数の結晶欠陥が存在し、深い準位による散乱やインターバレー散乱の助長により移動度が低下するためである。つまり、従来の電界効果トランジスタにおいては、電子走行層のうち特に電子移動度が小さい電子供給層との界面を移動するため、電子移動度を高くすることができないという問題があった。
【０００７】
このため、特許文献１には電子走行層内部にドーピング層からなる単一量子井戸（ＳＱＷ）を設け、ＳＱＷのヘテロ接合によりチャネル構造に２次元性を持たせる技術が開示されている。しかしながら特許文献１の技術によれば、電子が走行するＳＱＷがヘテロ接合によりノンドープの半導体層に接触しているため、上記のとおりへテロ界面近傍の結晶に多数の結晶欠陥が存在するため電子移動度を充分に高められないという問題が解決されていない。また、同特許文献１に開示された技術においては、ワイドギャップのｎ型電子供給層を設けておらず、ＳＱＷに設けたドーパントのみから電子を供給している。従って、ＳＱＷを形成できる程度に電子走行層内のドーパント濃度を高めれば、ドーパントに起因する空間電荷により不純物散乱効果が高くなるため、移動度を高めることができないという問題もある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明の電界効果トランジスタは、半導体基板上に、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる電子供給層と、上記電子供給層より狭い禁制帯幅を備えるナローギャップの半導体層からなる電子走行層とを設ける電界効果トランジスタであって、上記電子走行層は、不純物を含まない第１のノンドープ層、不純物を含むドープ層、不純物を含まない第２のノンドープ層の３層からなり、かつ上記電子走行層中の、不純物を含むドープ層のドーパント濃度は１×１０16ｃｍ-3以上かつ１×１０17ｃｍ-3未満であることを特徴とする。
【０００９】
上記課題を解決するために本発明の電界効果トランジスタは、半導体基板上に、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる第１の電子供給層と、上記電子供給層より狭い禁制帯幅を備えるナローギャップの半導体層からなる電子走行層と、ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの半導体からなる第２の電子供給層とを設ける電界効果トランジスタであって、上記電子走行層は、不純物を含まない第１のノンドープ層、不純物を含むドープ層、不純物を含まない第２のノンドープ層の３層からなり、かつ上記電子走行層中の、不純物を含むドープ層のドーパント濃度は１×１０16ｃｍ-3以上かつ１×１０17ｃｍ-3未満であることを特徴とする。
【００１０】
また、上記ｎ型の不純物がドープされ且つ広い禁制帯幅を備えるワイドギャップの電子供給層は、ＩｎＡｌＡｓであり、上記狭い禁制帯幅を備えるナローギャップの電子走行層はＩｎＧａＡｓであり、上記不純物はＳｉであるものとしてもよい。
また、上記不純物はＳｎであるものとしてもよい。
【発明の効果】
【００１１】
本発明によれば、電子走行層内のキャリアが、移動度の小さいヘテロ界面近傍に集中することがないため、電子移動度を高くすることができないという問題が解決される。また、電子走行層に設けられているドーパント層のドーパント濃度は、１×１０16ｃｍ-3以上、１×１０17ｃｍ-3未満であるため、不純物散乱により移動度が高められないという問題も解決される。
【図面の簡単な説明】
【００１２】
【図１】本発明の電界効果トランジスタを説明するための断面図である。
【図２】本発明の効果を説明するためのエネルギーバンド図である。
【図３】電子走行層に設ける不純物層の適切なドーパント濃度を説明するための図である。
【図４】従来の電界効果トランジスタを説明するためのエネルギーバンド図である。
【発明を実施するための形態】
【００１３】
図１は、本発明の実施の形態による電界効果トランジスタ１００の断面図である。
図１において、電界効果トランジスタ１００は、まず半絶縁性ＧａＡｓ基板１０１上に分子線エピタキシー（ＭＢＥ）法により膜厚３μｍのノンドープＧａＡｓバッファ層１０２を設ける。次に、ＭＢＥ法にてこのバッファ層１０２上にエピタキシャルに膜厚１００ｎｍのＩｎ0.4Ａｌ0.6Ａｓからなる第１の電子供給層１０３を設ける。第１の電子供給層１０３へのドーパントは、例えば、Ｓｉであり、そのドーパント濃度は２×１０18ｃｍ-3である。次に、エピタキシャルに膜厚２５ｎｍの電子走行層１０４を設ける。電子走行層１０４は、例えば、膜厚１０ｎｍのノンドープＩｎ0.4Ｇａ0.6Ａｓ層１１１、膜厚５ｎｍのドープドＩｎ0.4Ｇａ0.6Ａｓ層１１２、膜厚１０ｎｍのノンドープＩｎ0.4Ｇａ0.6Ａｓ層１１３の３層構造からなっている。上記ドープドＩｎ0.4Ｇａ0.6Ａｓ層１１２中のドーパントは、例えばＳｉであり、そのドーパント濃度は、８×１０16ｃｍ-3である。
【００１４】
この３層構造を有する電子走行層１０４は、ＭＢＥ法にて電子走行層を形成する際に、前半の１０ｎｍの成長時はＳｉを添加せず、中盤の５ｎｍ成長時にはＳｉを添加し、後半の１０ｎｍの成長時はＳｉを添加しないことによって容易に実現できる。ノンドープ層１１１，１１３とドープド層１１２は、同じ化合物半導体材料であり、格子不整合による結晶欠陥がないことが重要である。すなわちノンドープ層１１１，１１３とドープド層１１２との界面には界面準位が存在しない。
【００１５】
次に、図２ないし図４を参照して、電子走行層１０４の中間に設けるドーパント層１１２の、最適なドーパント濃度について説明する。図２は、本発明による電界効果トランジスタの電子走行層におけるエネルギーバンド図を示し、図４は、従来の発明による電界効果トランジスタの電子走行層におけるエネルギーバンド図を示す。図４を参照すると、従来の技術では、電子走行層は、単一のノンドープ層で形成されているため、キャリアが電子走行層の上下端に集中している。
【００１６】
これに対して、本発明による電界効果トランジスタにおいては、図２に示すように、電子走行層の中間にドーパント層１１２が設けられているためドーパント層１１２でのフェルミレベルが下がり、キャリアが移動度の低いヘテロ界面から遠ざけられるため高い移動度が得られる。
【００１７】
さらに、電子走行層に設けられたドーパント層の最適なドーパント濃度は、１×１０16ｃｍ-3以上、１×１０17ｃｍ-3未満である。この点について図３を参照しながら説明する。図３において、実際に電子が走行するドープド層のドーパント濃度が、例えば１×１０18ｃｍ-3以上などと、大きすぎれば、不純物散乱に起因する移動度の低下が避けられなくなる。一方、キャリアを移動度の低いヘテロ界面から遠ざけるという目的を果たすためには図３に示すとおり、フェルミレベルを０．２ｅＶ程度シフトさせればよく、このために必要なドーパント濃度は１×１０17ｃｍ-3未満である。なお、ドーパント濃度は、１×１０16ｃｍ-3未満であると常温での自然発生キャリア程度となるためキャリアをヘテロ界面から遠ざけるという目的を果たせない。
【００１８】
次に、第２の電子供給層１０５を成長させる。第２の電子供給層１０５は、例えば膜厚２０ｎｍのＩｎ0.4Ａｌ0.6Ａｓから成る。第２の電子供給層１０５へのドーパントは、例えばＳｉであり、そのドーパント濃度は２×１０18ｃｍ-3である。さらにＭＢＥ法にて膜厚１０ｎｍのｎ型コンタクト層１０６を設ける。ｎ型コンタクト層はＳｉにて強いｎ型にドープしたＩｎ0.4Ｇａ0.6Ａｓであり、そのドーズ量は２×１０18ｃｍ-3以上であることが望ましい。
【００１９】
次に公知のリソグラフィー技術を使用してソース電極及びドレイン電極を形成する領域のみフォトレジストを開口する。ソース電極１０７、ドレイン電極１０８となる金属として、Ｇｅ／Ａｕ／Ｎｉの３層金属膜を真空蒸着法にて成膜する。その後、リフトオフ法を使用してレジスト上に蒸着した不要な金属膜を除去することにより、コンタクト層上の一部にソース電極１０７とドレイン電極１０８を形成する。
【００２０】
次に、ソース電極１０７とドレイン電極１０８の間にゲート電極１０９を形成する。公知のリソグラフィー・エッチング技術を使用してゲート形成領域のみｎ型コンタクト層１０６の一部を除去し、第２の電子供給層１０５を露出させる。具体的には、リソグラフィーはフォトレジストの塗布・露光・現像により行われる。ショットキー層露出領域のレジスト開口部は、例えば幅０．１５μｍのスリットになっている。エッチングはクエン酸と過酸化水素水を含む混合物を使用したウェットエッチングにより、コンタクト層の材料であるＩｎＧａＡｓと電子供給層であるＩｎＡｌＡｓのエッチング選択性を利用してＩｎＡｌＡｓ表面を露出させる。ゲート電極１０９に使用する金属は、Ｐｔ／Ｔｉ／Ａｕの３層であり、真空蒸着とリフトオフ法により形成される。
【００２１】
その後、アニールを行ったのち、絶縁層１１０を形成し、配線を行う。なお、配線は図示しない。
【００２２】
本発明によれば、電子走行層内のキャリアが、移動度の小さいヘテロ界面近傍に集中することがないため、電子移動度を高くすることができないという問題が解決され、また、電子走行層に設けられているドーパント層のドーパント濃度は、１×１０16ｃｍ-3以上、１×１０17ｃｍ-3未満であるため、不純物散乱により移動度が高められないという問題も解決される。
【符号の説明】
【００２３】
１００  電界効果トランジスタ
１０１  半導体基板
１０２  バッファ層
１０３  第１の電子供給層
１０４  電子走行層
１０５  第２の電子供給層
１０６  ｎ型コンタクト層
１０７  ソース電極
１０８  ドレイン電極
１０９  ゲート電極
１１０  絶縁層
１１１，１１３  ノンドープ層
１１２  ドープ層
【図１】
2011044641.tif 000003
【図２】
2011044641.tif 000004
【図３】
2011044641.tif 000005
【図４】
2011044641.tif 000006