(57)【要約】      （修正有）【課題】入力振幅の大きさに依存することなく適切な発振振幅を得ることができる、消費電流が少なく、かつ簡略化された周波数逓倍回路を提供する。【解決手段】ＣＭＯＳインバータのＰＭＯＳＦＥＴ２１、ＮＭＯＳＦＥＴ２２の少なくともどちらか一方に流れる発振電流を個々に制御する電流制御用素子２３、２４と、発振電流の交流成分のみを通過させる容量１０、１１と、容量１０、１１を通過した交流信号を加算処理して逓倍信号を出力する加算手段とから成り、加算手段は、電流制御用素子２３、２４とともに基準電圧によりオフセットされているため、ＣＭＯＳインバータの各ＦＥＴに流れる電流を任意に制限することができ、入力振幅の大きさに依存しない適切な発振振幅を得られる。【選択図】図２
2011120140.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータおよび帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
前記ＣＭＯＳインバータのＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴの少なくともどちらか一方に流れる発振電流を個々に制御する電流制御用素子と、
前記発振電流の直流成分が所定値以下となるよう、前記電流制御用素子に基準電圧を印加する基準電圧発生手段と、
前記発振電流の交流成分のみを通過させる容量と、
前記容量を通過した交流信号を加算処理して逓倍信号を出力する加算手段とから成り、
前記加算手段は、前記基準電圧発生手段からの前記基準電圧によりオフセットされていることを特徴とする周波数逓倍回路。
【請求項２】
前記電流制御用素子は、少なくとも前記ＰＭＯＳＦＥＴのソース電極と接地電位間に設ける第２のＰＭＯＳＦＥＴあるいは、前記ＮＭＯＳＦＥＴのソース電極と電源電位間に設ける第２のＮＭＯＳＦＥＴのどちらか一方であり、
前記第２のＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴのゲート電位は、前記基準電圧発生手段からの前記基準電圧で決定することを特徴とする請求項１記載の周波数逓倍回路。
【請求項３】
第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴからなるＣＭＯＳインバータと帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
前記第１のＰＭＯＳＦＥＴに流れる電流を制御する、第２のＰＭＯＳＦＥＴからなる第１の電流制御用素子と、
前記第１のＮＭＯＳＦＥＴに流れる電流を制御する、第２のＮＭＯＳＦＥＴからなる第２の電流制御用素子と、
前記第１の電流制御用素子の直流信号を決定する第１の基準電圧と、前記第２の電流制御用素子の直流信号を決定する第２の基準電圧とをそれぞれ発生する基準電圧発生手段と、
前記第１のＰＭＯＳＦＥＴに発生する交流信号のみを通過させる第１の容量と、
前記第１のＮＭＯＳＦＥＴに発生する交流信号のみを通過させる第２の容量と、
前記第１の基準電圧によってオフセットされた前記第１の容量を通過した前記交流信号で制御される第３のＰＭＯＳＦＥＴと、
前記第２の基準電圧によってオフセットされた前記第２の容量を通過した前記交流信号で制御される第３のＮＭＯＳＦＥＴと、
前記第３のＰＭＯＳＦＥＴと前記第３のＮＭＯＳＦＥＴと抵抗素子からなり、前記第３のＰＭＯＳＦＥＴと前記第３のＮＭＯＳＦＥＴの制御電流を加算するとともに、電圧に変換して逓倍信号を出力する加算手段と、
で構成されていることを特徴とする周波数逓倍回路。
【請求項４】
第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴからなるＣＭＯＳインバータと該ＣＭＯＳインバータの出力と前記第１のＮＭＯＳＦＥＴのゲートに接続する帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
前記ＣＭＯＳインバータに流れる電流を制御する、第２のＮＭＯＳＦＥＴである電流制御用素子と、
前記第１のＰＭＯＳＦＥＴの直流信号を決定し、定電流バイアスする第１の基準電圧と、前記電流制御用素子の直流信号を決定する第２の基準電圧とをそれぞれ発生する基準電圧発生手段と、
前記第１のＰＭＯＳＦＥＴに入力する交流信号のみを通過させる第１の容量と、
前記第１のＮＭＯＳＦＥＴに入力する交流信号のみを通過させる第２の容量と、
前記第１の基準電圧によってオフセットされた直流信号と前記第１の容量を通過した前記交流信号とを合成し、該合成信号で制御される第３のＰＭＯＳＦＥＴと、
前記帰還抵抗によって自己整合的にオフセットされた直流信号と前記第２の容量を通過した前記交流信号とを合成し、該合成信号で制御される第３のＮＭＯＳＦＥＴと、
前記第３のＰＭＯＳＦＥＴと前記第３のＮＭＯＳＦＥＴと抵抗素子からなり、前記第３のＰＭＯＳＦＥＴと前記第３のＮＭＯＳＦＥＴの制御電流を加算するとともに、電圧に変換して逓倍信号を出力する加算手段と、
で構成されていることを特徴とする周波数逓倍回路。
【請求項５】
前記増幅部の出力を基本発振信号とし、前記加算手段の出力を逓倍発振信号として、両者を同時に出力することを特徴とする請求項１から４のいずれか１つに記載の周波数逓倍回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路で構成する周波数逓倍回路に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ回路で構成された周波数逓倍回路である第１の従来例を図５に示す。
１０１は抵抗、１０２は容量、１０３は排他的論理和（以下、ＥＸＯＲと記載する。）、１０３ａはＥＸＯＲ１０３のＡ入力端子、１０３ｂはＥＸＯＲ１０３のＢ入力端子、
１０４は入力端子、１０５は出力端子である。
【０００３】
入力端子１０４に一定周期のクロック信号が入力されると１０３ｂには１０３ａに比較して抵抗１０１と容量１０２で形成された遅延を含みＥＸＯＲ１０３に入力される。
ＥＸＯＲ１０３のＡ入力端子１０３ａとＢ入力端子１０３ｂ及び出力端子１０５の各信号の関係を図７に示す。
１１０はＥＸＯＲ１０３のＡ入力端子１０３ａに入力される信号、１１１はＥＸＯＲ１０３のＢ入力端子１０３ｂに入力される信号、１１２はＥＸＯＲ１０３の出力端子１０５に出力される信号を示している。
入力信号１１１は図５に示した抵抗１０１と容量１０２の時定数で信号遅延が起こった結果、立ち上がり信号及び立下り信号に時間的遅れが生じている。
ここでＥＸＯＲ１０３は、Ａ入力端子１０３ａの信号とＢ入力端子１０３ｂの信号との排他的論理和をとり、図５に示す抵抗１０１と容量１０２で形成するＣＲ時定数の遅延をそのままＥＸＯＲ１０３のＢ入力端子１０３ｂに入力しているので、図７の出力信号１１２の波形からもわかるように、出力信号の周波数は入力信号の２倍になるが、デューティ比５０％にならない。
仮にＡ入力端子１０３ａに入力される信号に対して９０°遅延を持たせ途中に波形整形段を接続し、その信号をＢ入力端子１０３ｂに入力すると、出力端子１０５には見掛け上、入力端子１０４に入力したクロック信号の周波数の２倍でデューティ比５０％の信号が出力される。
【０００４】
シリコン材料を用いた一般的なＣＭＯＳプロセスでは、シリコン表面を熱酸化して形成する熱酸化膜を対向する２つの電極で挟み容量を形成する。
この場合、容量値は主に熱酸化膜厚のばらつきによって変動する。
また、抵抗はシリコン基盤に不純物層を形成する拡散抵抗或いは、素子分離領域として形成する厚い熱酸化膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜に不純物を打ち込み形成する多結晶シリコン抵抗が用いられる。
しかし、拡散抵抗は不純物濃度や熱工程による不純物濃度分布のばらつきにより、また多結晶シリコン抵抗は、結晶粒経、結晶粒界、不純物濃度及び不純物濃度分布のばらつきによって誤差を生じさせている。
【０００５】
このように、シリコン材料を用いたＣＭＯＳプロセスでは、受動部品である抵抗や容量の変動は避けられず、それによって回路特性を変動させるため、製造ばらつきを吸収する回路設計が望まれる。
特に、抵抗に関しては温度依存性も考慮して設計する必要があるが、すべての使用温度範囲を補償するのは困難を要する。
このように第１の従来例で示した逓倍回路を用いた周波数逓倍回路では、抵抗１０１と容量１０２で構成する遅延回路が変動することによって、遅延時間が変化し出力デューティ比やそれに伴う消費電流も変動することになる。
【０００６】
図６は、特許文献１に開示されている遅延回路のない周波数逓倍回路の第２の従来例を示したものである。
２０１は電源端子、２０２は接地端子、２０３は第１のカップリング容量、２０４は第２のカップリング容量、２０５は入力端子、２０６は出力端子、２１１はＮＭＯＳＦＥＴ、２１２はＰＭＯＳＦＥＴ、２２１は第１のバイアス回路、２２２は第２のバイアス回路、２３０は検出抵抗である。
【０００７】
入力端子２０５に、一定周期の正弦波信号が入力されると第１のカップリング容量２０３を介して交流成分がＮＭＯＳＦＥＴ２１１のゲートに入力される。
一方、第２のカップリング容量２０４を介して交流成分がＰＭＯＳＦＥＴ２１２のゲートに印加される。
ＮＭＯＳＦＥＴ２１１のゲートには、第１のバイアス回路によって直流成分が印加され、ＰＭＯＳＦＥＴ２１２のゲートには第２のバイアス回路によって直流成分が印加される。
この時、ＮＭＯＳＦＥＴ２１１とＰＭＯＳＦＥＴ２１２は互いにＭＯＳの飽和特性で動作するように直流成分が印加される。
【０００８】
ＭＯＳの飽和特性はドレイン電流がゲート電圧の二乗に比例する動作領域で、入力端子２０５に入力する直流電圧Ａ、角速度ωの正弦波信号を、
【数１】
2011120140.tif 000003
とすると、出力電圧は入力信号の二乗に比例した信号
【数２】
2011120140.tif 000004
となり、これを三角関数の加法定理に従って変換すると、直流成分と
【数３】
2011120140.tif 000005
に比例した信号を得ることができる。
これは、入力信号に対して出力信号の位相は９０°遅れるが、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの飽和特性領域を加算すると入力信号の２倍の周波数成分が取り出せることを示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６０−６２７０７号公報（６頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
第１の従来例は、半導体プロセスで作製する容量と抵抗で構成する遅延回路のＣＲ時定数がプロセス変動や周囲温度によって変化し、周波数逓倍回路の出力デューティ比や消費電流が変化するため用途が狭い。
また、第２の従来例で示した周波数逓倍回路は上述した遅延回路を有さない回路構成であるが、ＭＯＳの飽和特性を利用しＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流を加算し、特
に電流制限の機能を有していないため入力振幅が大きくなる状態では回路の消費電流がＭＯＳの二乗則に従って増加してしまうという課題がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の周波数逓倍回路は次のような構成を採用する。
【００１２】
ＣＭＯＳインバータおよび帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
ＣＭＯＳインバータのＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴの少なくともどちらか一方に流れる発振電流を個々に制御する電流制御用素子と、
発振電流の直流成分が所定値以下となるよう、電流制御用素子に基準電圧を印加する基準電圧発生手段と、
発振電流の交流成分のみを通過させる容量と、
容量を通過した交流信号を加算処理して逓倍信号を出力する加算手段とから成り、
加算手段は、前記基準電圧発生手段からの前記基準電圧によりオフセットされていることを特徴とする。
【００１３】
電流制御用素子は、少なくともＰＭＯＳＦＥＴのソース電極と接地電位間に設ける第２のＰＭＯＳＦＥＴあるいは、ＮＭＯＳＦＥＴのソース電極と電源電位間に設ける第２のＮＭＯＳＦＥＴのどちらか一方であり、
第２のＰＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴのゲート電位は、基準電圧発生手段からの基準電圧で決定することが好ましい。
【００１４】
第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴからなるＣＭＯＳインバータと帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
第１のＰＭＯＳＦＥＴに流れる電流を制御する、第２のＰＭＯＳＦＥＴからなる第１の電流制御用素子と、
第１のＮＭＯＳＦＥＴに流れる電流を制御する、第２のＮＭＯＳＦＥＴからなる第２の電流制御用素子と、
第１の電流制御用素子の直流信号を決定する第１の基準電圧と、第２の電流制御用素子の直流信号を決定する第２の基準電圧とをそれぞれ発生する基準電圧発生手段と、
第１のＰＭＯＳＦＥＴに発生する交流信号のみを通過させる第１の容量と、
第１のＮＭＯＳに発生する交流信号のみを通過させる第２の容量と、
第１の基準電圧によってオフセットされた第１の容量を通過した交流信号で制御される第３のＰＭＯＳＦＥＴと、
第２の基準電圧によってオフセットされた第２の容量を通過した交流信号で制御される第３のＮＭＯＳＦＥＴと、
第３のＰＭＯＳＦＥＴと第３のＮＭＯＳＦＥＴと抵抗素子からなり、第３のＰＭＯＳＦＥＴと第３のＮＭＯＳＦＥＴの制御電流を加算するとともに、電圧に変換して逓倍信号を出力する加算手段と、
で構成されていることが好ましい。
【００１５】
第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴからなるＣＭＯＳインバータとＣＭＯＳインバータの出力と第１のＮＭＯＳＦＥＴのゲートに接続する帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路において、
ＣＭＯＳインバータに流れる電流を制御する、第２のＮＭＯＳＦＥＴである電流制御用素子と、
第１のＰＭＯＳＦＥＴの直流信号を決定し、定電流バイアスする第１の基準電圧と、電流制御用素子の直流信号を決定する第２の基準電圧とをそれぞれ発生する基準電圧発生手
段と、
第１のＰＭＯＳＦＥＴに入力する交流信号のみを通過させる第１の容量と、
第１のＮＭＯＳＦＥＴに入力する交流信号のみを通過させる第２の容量と、
第１の基準電圧によってオフセットされた直流信号と第１の容量を通過した交流信号とを合成し、制御される第３のＰＭＯＳＦＥＴと、
帰還抵抗によって自己整合的にオフセットされた直流信号と第２の容量を通過した交流信号とを合成し、で制御される第３のＮＭＯＳＦＥＴと、
第３のＰＭＯＳＦＥＴと第３のＮＭＯＳＦＥＴと抵抗素子からなり、第３のＰＭＯＳＦＥＴと第３のＮＭＯＳＦＥＴの制御電流を加算するとともに、電圧に変換して逓倍信号を出力する加算手段と、
で構成されていることが好ましい。
【００１６】
増幅部の出力を基本発振信号とし、加算手段の出力を逓倍発振信号として、両者を同時に出力することができる。
【発明の効果】
【００１７】
本発明の周波数逓倍回路は、ＣＭＯＳインバータおよび帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路の構成に、
ＣＭＯＳインバータのＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴの少なくともどちらか一方に流れる発振電流を個々に制御する電流制御用素子と、発振電流の直流成分が所定値以下となるように、電流制御用素子に基準電圧を印加する基準電圧発生手段と、発振電流の交流成分のみを通過させる容量と、容量を通過した交流信号を加算処理して逓倍信号を出力する加算手段とから成り、
加算手段は、基準電圧発生手段からの基準電圧によりオフセットされている。
その結果、ＣＭＯＳインバータのＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各々に流れる電流を個別の電流制御用素子で任意に制限することができ、入力振幅の大きさに依存することなく適切な発振振幅を得ることができるという優れた効果がある。
また、増幅部からの基本発振信号と、加算手段からの逓倍発振信号を、同時に出力することができるため、発振回路と逓倍回路とを別々に用意する必要がなくなるという効果も兼ね備えている。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態の周波数逓倍回路を示すブロック図である。
【図２】本発明の第１の実施形態の周波数逓倍回路を示す回路図である。
【図３】本発明の第１の実施形態の周波数逓倍回路の動作を示す一例の波形である。
【図４】本発明の第２の実施形態の周波数逓倍回路を示す回路図である。
【図５】従来の第１の周波数逓倍回路を示す回路図である。
【図６】従来の第２の周波数逓倍回路を示す回路図である。
【図７】従来の第１の周波数逓倍回路の特性を示す図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
以下、図面を用いて本発明の第１の実施形態における周波数逓倍回路の構成について説明する。
図１は、本発明の第１の実施形態の周波数逓倍回路を示すブロック図である。
１は基準電圧発生手段、２は発振インバータ、３は加算手段、４は第１の電流制御用素子、５は第２の電流制御用素子、６は帰還抵抗、７は第１の負荷容量、８は第２の負荷容量、９は水晶振動子、１０は第１のカップリング容量、１１は第２のカップリング容量、１２は基準電位、１３は電源電位である。
【００２０】
発振インバータ２のＰＭＯＳＦＥＴ側及びＮＭＯＳＦＥＴ側の各々に流れる電流は、基準電圧発生手段１の出力によって電流制御用素子を制御することで決定する。
第１の電流制御用素子４と第２の電流制御素子５は各々基準電圧発生手段１で生成される異なる出力で制御される。
【００２１】
電流制御用素子で発振インバータ２の電流を制限することは、発振振幅を制御することであり、第１の電流制御用素子４は発振インバータ２のＰＭＯＳＦＥＴ側、第２の電流制御用素子５は発振インバータ２のＮＭＯＳＦＥＴ側の発振振幅を抑えて発振電流を減少することができる。
発振振幅の情報は、電流制御用素子と発振インバータ２のＰＭＯＳＦＥＴ側とＮＭＯＳＦＥＴ側との各々の接続点からカップリング容量を通して直流成分をカットして加算手段３に入力する。
つまり発振振幅は、発振インバータ２のＰＭＯＳＦＥＴ側は第１のカップリング容量、ＮＭＯＳＦＥＴ側は第２のカップリング容量を通過することになる。
【００２２】
発振時の直流成分は、電流制御用素子に与えた基準電圧発生手段１と同じ出力を加算手段３に与え、ここで電流制御用素子で振幅制御された発振インバータ２に発生する発振振幅と直流成分とを合成する。
【００２３】
通常、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの電流特性を合成すると発振振幅が増加した際に発振電流がＭＯＳＦＥＴの二乗特性に従って電流が増加するが、本例の場合は発振インバータ２に直列に設けた電流制御用素子によって、ＰＭＯＳＦＥＴ側及びＮＭＯＳＦＥＴ側の各々の電流を制限するため、定常発振時においても発振電流の増加を抑制することができる。
【００２４】
次に具体的な回路構成を示し説明する。
図２は、第１の実施形態の周波数逓倍回路を示す回路図である。
図１と共通するものについては符号の説明を省略する。
２１は第１のＰＭＯＳＦＥＴ、２２は第１のＮＭＯＳＦＥＴで第１のＰＭＯＳＦＥＴ２１と第１のＮＭＯＳＦＥＴとはＣＭＯＳ接続され、その入出力間に帰還抵抗６が接続され発振インバータ２を構成する。
２３は第２のＰＭＯＳＦＥＴ、２４は第２のＮＭＯＳＦＥＴであり、各々第１の電流制御用素子４、第２の電流制御用素子５として働き発振インバータ２に流れる電流をＰＭＯＳＦＥＴ側とＮＭＯＳＦＥＴ側と別個に制御する。
【００２５】
３１は基準抵抗、３２は第３のＰＭＯＳＦＥＴ、３３は第４のＰＭＯＳＦＥＴ、３４は第３のＮＭＯＳＦＥＴ、３５は第４のＮＭＯＳＦＥＴで基準電圧発生手段１を構成する。
これは、一般的に周知されているバンドギャップリファレンスと呼ばれる定電圧回路である。
第３のＰＭＯＳＦＥＴ３２と第３のＮＭＯＳＦＥＴ３４のドレイン接続点をＰＲＥＦ３６、第４のＰＭＯＳＦＥＴ３３と第４のＮＭＯＳＦＥＴ３５のドレイン接続点をＮＲＥＦ３７とする。
４１は第５のＰＭＯＳＦＥＴ、４２は第５のＮＭＯＳＦＥＴ、４３は検出抵抗であり、これらが加算手段３を構成する。
【００２６】
基準電圧発生手段１で生成されたＰＲＥＦ３６は第１の電流制御用素子４である第２のＰＭＯＳＦＥＴ２３と加算手段３を構成する第５のＰＭＯＳＦＥＴ４３の各々のゲートに印加される。
また、ＮＲＥＦ３７は第２の電流制御用素子５である第２のＮＭＯＳＦＥＴ２４と加算手段３を構成する第５のＮＭＯＳＦＥＴ４２の各々のゲートに印加され、これらの電圧が
直流的電位を決定する。
【００２７】
次にこの回路構成による実際の動作について説明する。
水晶振動子は共振周波数が３２．７６８ｋＨｚの一般的な音叉型を使用した。
基準電圧発生手段１のＰＲＥＦ３６は−０．４０Ｖ、ＮＲＥＦ３７は−０．５６Ｖになるように各パラメータを設定した。
基準電位は０Ｖ、電源電位は−０．９Ｖとした。
【００２８】
図３は、第１の実施形態の周波数逓倍回路の動作を示す波形の一例である。
図３下段に示す３０１は入力信号で、水晶振動子９の励振を発振インバータ２で増幅し継続した振幅を得た状態での波形である。
３０２は逓倍回路の出力端子１５に現れる出力信号、３０３は出力信号３０２を波形整形に通過させた後の信号の波形である。
図３中段に示す３０４は加算手段３を構成する第５のＰＭＯＳＦＥＴのゲートへの印加電圧、３０５は加算手段３を構成する第５のＮＭＯＳＦＥＴのゲートへの印加電圧を示している。
直流成分は、基準電圧発生手段１で生成されたＰＲＥＦ３６及びＮＲＥＦ３７であり、目安として、−０．４０Ｖおよび−０．５６Ｖを表わす破線示した。
交流成分は、第１のカップリング容量１０と第２のカップリング容量１１を個別に通過して各々が第５のＰＭＯＳＦＥＴ４１のゲートに入力され、第５のＮＭＯＳＦＥＴ４２のゲートに入力される。
図３上段に示す３０７は発振継続時において第２のＰＭＯＳＦＥＴに流れる電流、３０８は第２のＮＭＯＳＦＥＴに流れる電流を示している。
図３の横軸は発振開始後の任意の経過時間を示し、縦軸は下段と中段が電圧、上段が電流を示している。
【００２９】
第５のＰＭＯＳＦＥＴ４１に印加されるゲート電圧は、発振振幅の情報として第２のＰＭＯＳＦＥＴ２３で電流制御された信号と直流成分として与えられる基準電圧発生手段１で生成されたＰＲＥＦ３６が印加される。
一方、  第５のＮＭＯＳＦＥＴ４２に印加されるゲート電圧は、発振振幅の情報として第２のＮＭＯＳＦＥＴ２４で電流制御された信号と直流成分として与えられる基準電圧発生手段１で生成されたＮＲＥＦ３７が印加される。
【００３０】
それによって、第５のＰＭＯＳＦＥＴ４１のゲート電圧はＰＲＥＦ３６を直流成分として基準電位からオフセットされ、−０．４０Ｖを中心にして振幅する波形３０４となる。
一方、第５のＮＭＯＳＦＥＴ４２のゲート電圧はＮＲＥＦ３７を直流成分として電源電位からオフセットされ、−０．５６Ｖを中心にして振幅する波形３０５となる。
これを第５のＰＭＯＳＦＥＴ４１と第５のＮＭＯＳＦＥＴ４２に流れる電流として合成し、検出抵抗４３で電流電圧変換すると波形３０２が得られ入力信号である３２．７６８ｋＨｚの２倍の周波数に逓倍される。
【００３１】
この時、電流制限している第２のＰＭＯＳＦＥＴ２３に流れる電流は波形３０７であり、
第２のＮＭＯＳＦＥＴ２４に流れる電流は波形３０８である。
発振回路に流れる電流は約２０ｎＡであり、この周波数逓倍回路の消費電流は基準電圧発生手段１及び加算手段３を含めて約７０ｎＡで、例えば従来例１で示した遅延回路で構成した逓倍回路に比較して１／１０程度まで低減できることが確認できた。
通常、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの電流を加算すると互いの電流特性を合成することになるため、発振振幅が増加する定常状態ではＭＯＳＦＥＴの線形領域から飽和領域
への移行時に二乗特性に従って電流が増加するため消費電流を低減することが課題であった。
【００３２】
本例では、電流制御用素子を発振インバータ２に直列に設け、電流制御用素子によって発振振幅を制御し、さらに直流バイアスを適切な位置に設定することによって、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの振幅加算後も合成電流を低減できる。
ここでは、入力信号が３２．７６８ｋＨｚの場合について述べたが、入力信号の周波数が異なる場合も適切なパラメータを設定することによって同様な効果が得られる。
【００３３】
（第２の実施形態）
以下、図面を用いて本発明の第２の実施形態における周波数逓倍回路の構成について説明する。
図４は、本発明の第２の実施形態における周波数逓倍回路を示す回路図である。
前述した図の符号と重複するため、ここでは接続関係について説明する。
第１の実施形態と異なる点は発振回路の構成である。
電流制御用素子は、第１のＮＭＯＳＦＥＴ２２側のみである。
第１のＰＭＯＳＦＥＴ２１は、基準電圧発生手段１で生成されたＰＲＥＦ３６の信号がゲート電圧として与えられる。
これにより、第１のＰＭＯＳＦＥＴ２１は直流的に定電流にバイアスされていることになる。
帰還抵抗６は発振インバータ２の出力と第１のＮＭＯＳＦＥＴ２２のゲートとの間に接続されているため直流バイアスは、第１のＰＭＯＳＦＥＴ２１の定電流特性に対して、自己整合的に決定される。
発振振幅の情報は、第１のカップリング容量１０及び第２のカップリング容量１１を通して第１のＰＭＯＳＦＥＴ２１側と第１のＮＭＯＳＦＥＴ２２側と別個に入力される。
第２のＮＭＯＳＦＥＴ２２は、基準電圧発生手段１で生成したＮＲＥＦ３７がゲート電圧として印加され、発振電流を制御し発振振幅を抑えて発振回路の消費電流を低減する。
【００３４】
この方式の発振回路は、一般的なインバータの入出力間に帰還抵抗を接続したものに対して、発振インバータを構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの直流バイアスを個別に設定し、さらに発振振幅は直流成分と分離するところから、筆者はゲート分離バイアス型発振回路と呼んでいる。
この発振回路は、特開２００２−３５９５２４号に記載されている。
【００３５】
ゲート分離バイアス型発振回路は、上述したように元々直流成分と交流成分である発振振幅の情報を個別に発振回路の入力に与えている点で本発明の周波数逓倍回路を構成し易い。
図４では、ゲート分離バイアス型発振回路に与えている交流成分と直流成分を後段の加算手段３である第５のＰＭＯＳＦＥＴ４１と第５のＮＭＯＳＦＥＴ４２で電流加算し、検出抵抗４３によって電流電圧変換する非常に簡単な構成で周波数逓倍回路を実現できる。
【００３６】
第２の実施形態における周波数逓倍回路の出力波形についても、第１の実施形態における周波数逓倍回路と同様になり、消費電流も同じく７０ｎＡ程度であった。
【００３７】
以上説明したように、遅延回路を設ける周波数逓倍回路では、半導体プロセスで作製する容量と抵抗で構成する遅延回路のＣＲ時定数がプロセス変動や周囲温度によって変化し、周波数逓倍回路の出力デューティ比や消費電流が変化するため用途が限られてしまう。
また、遅延回路を有さないＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの電流特性を合成する周波数逓倍回路の構成では、ＭＯＳの飽和特性を利用しＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流を加算し、特に電流制限の機能を有していないため入力振幅が大きくなる状態では回路
の消費電流がＭＯＳＦＥＴの二乗則に従って増加してしまうという課題があった。
【産業上の利用可能性】
【００３８】
本発明の水晶発振回路によれば、ＣＭＯＳインバータおよび帰還抵抗で構成する増幅部と、発振負荷容量および水晶振動子で構成する共振部とからなる水晶発振回路の構成に、
ＣＭＯＳインバータのＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴの少なくともどちらか一方に流れる発振電流を個々に制御する電流制御用素子と、発振電流の直流成分が所定値以下となるように、電流制御用素子に基準電圧を印加する基準電圧発生手段と、発振電流の交流成分のみを通過させる容量と、容量を通過した交流信号を加算処理して逓倍信号を出力する加算手段とから成り、
加算手段は、基準電圧発生手段からの基準電圧によりオフセットされている。
その結果、ＣＭＯＳインバータのＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各々に流れる電流を個別の電流制御用素子で任意に制限することができ、入力振幅の大きさに依存することなく適切な発振振幅を得ることができ、本発明を用いることの効果は非常に高い。
【符号の説明】
【００３９】
１    基準電圧発生手段
２    発振インバータ
３    加算手段
４    第１の電流制御用素子
５    第２の電流制御用素子
６    帰還抵抗
７    第１の負荷容量
８    第２の負荷容量
９    水晶振動子
１０  第１のカップリング容量
１１  第２のカップリング容量
１２  基準電位
１３  電源電位
２１  第１のＰＭＯＳＦＥＴ
２２  第１のＮＭＯＳＦＥＴ
２３  第２のＰＭＯＳＦＥＴ
２４  第２のＮＭＯＳＦＥＴ
３６  ＰＲＥＦ
３７  ＮＲＥＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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