(57)【要約】【課題】 高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないパッケージ基板を提供する。特に、スイッチをＯＮしてから発生する電圧降下のうち１回目と２回目の電圧降下を改善する。【解決手段】  表裏を接続する複数のスルーホール３６を備え、表裏の導体層３４と内層の導体層１６とを有する３層以上の多層コア基板３０上に、層間絶縁層５０、１５０と導体層１５８が形成された多層プリント配線板１０において、  複数のスルーホール３６は、ICチップ９０の電源回路またはアース回路または信号回路と電気的に接続している電源用スルーホール３６Ｐとアース用スルーホール３６Ｅと信号用スルーホールとからなり、電源用スルーホール３６Ｐの内、少なくともIC直下のものは、内層のアース用導体層１６Ｅを貫通する際、延出する導体回路を有しない。【選択図】 図２２
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【特許請求の範囲】
【請求項１】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際、多数の電源用スルーホールの内、少なくともIC直下の電源用スルーホールは、アース用導体層において、電源用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項２】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数のアース用スルーホールの内、少なくともIC直下のアース用スルーホールは、電源用導体層において、アース用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項３】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する４層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
請求項１に記載の電源用スルーホールおよび請求項２に記載のアース用スルーホールを共に有することを特徴とする多層プリント配線板。
【請求項４】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際、多数の電源用スルーホールの内、７０％以上の電源用スルーホールは、アース用導体層において、電源用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項５】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数のアース用スルーホールの内、７０％以上のアース用スルーホールは、電源用導体層において、アース用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項６】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する４層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
請求項４に記載の電源用スルーホールおよび請求項５に記載のアース用スルーホールを共に有することを特徴とする多層プリント配線板。
【請求項７】
前記多層コア基板の電源用の導体層の厚みの和α１が、層間絶縁層上の導体層の厚みα２に対して、α２＜α１≦４０α２であることを特徴とする請求項１〜請求項６のいずれか１に記載の多層プリント配線板。
【請求項８】
前記α１は、１．２α２≦α１≦４０α２であることを特徴とする請求項７に記載の多層プリント配線板。
【請求項９】
前記多層コア基板の表面及び裏面の導体層は、電源層用の導体層又はアース用の導体層である請求項１〜請求項８のいずれかに記載の多層プリント配線板。
【請求項１０】
前記多層コア基板は、内層に厚みの厚い導体層、表面及び裏面に厚みの薄い導体層を備えることを特徴とする請求項１〜請求項８のいずれか１に記載の多層プリント配線板。
【請求項１１】
前記多層コア基板の内層の導体層は、２層以上であることを特徴とする請求項１〜請求項８のいずれか１に記載の多層プリント配線板。
【請求項１２】
コンデンサが表面に実装されていることを特徴とする請求項１〜請求項８のいずれか１に記載の多層プリント配線板。
【請求項１３】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際、多数の電源用スルーホールの内、IC直下の一部の電源用スルーホールは、アース用導体層において、電源用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項１４】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数のアース用スルーホールの内、IC直下の一部のアース用スルーホールは、電源用導体層において、アース用スルーホールから延出する導体回路を有しないことを特徴とする多層プリント配線板。
【請求項１５】
表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する４層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれる多層プリント配線板において、
請求項１３に記載の電源用スルーホールおよび請求項１４に記載のアース用スルーホールを共に有することを特徴とする多層プリント配線板。
【請求項１６】
請求項３において、ＩＣ直下のスルーホールが格子状または千鳥状に配置されていることを特徴とする多層プリント配線板。
【請求項１７】
請求項１６において、ＩＣ直下の電源用スルーホールとアース用スルーホールとが交互に配置されていることを特徴とする多層プリント配線板。
【請求項１８】
請求項６において、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールと電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールが、ＩＣ直下部分では格子状または千鳥状に配置されていることを特徴とする多層プリント配線板。
【請求項１９】
請求項１８において、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールと電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールとが交互に配置されていることを特徴とする多層プリント配線板。
【請求項２０】
請求項１５において、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールと電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールが、ＩＣ直下部分では格子状または千鳥状に配置されていることを特徴とする多層プリント配線板。
【請求項２１】
請求項２０において、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールと電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールとが交互に配置されていることを特徴とする多層プリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。
【背景技術】
【０００２】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール内と層間樹脂絶縁層上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
【０００３】
ビルドアップ式の多層プリント配線板の従来技術としては、特開平6-260756号公報、特開平6-275959号公報などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線を形成された多層プリント配線板を得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平6-260756号公報
【特許文献２】特開平6-275959号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。５ＧＨｚを越えると全く動かなくなることもあった。そのために、該ＩＣチップをＣＰＵとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなってしまった。
【０００６】
それらのＩＣチップ、基板をそれぞれ非破壊検査や分解したところＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００７】
本発明者らは、上述した課題を解決するために、特願２００２−２３３７７５中に記載したようにコア基板上の導体厚の厚みを層間絶縁層上の導体層の厚みより厚くすることを提案した。しかしながら、上述した発明では、微細な配線パターンを有するコア基板を作製しようとすると配線パターン間の絶縁間隔が狭くなり、絶縁信頼性に劣るプリント配線板となってしまった。
第１の発明の目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生せず、絶縁信頼性が高いプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。
【０００８】
第２の発明において、高周波での誤動作の対策として、本発明者は、コア基板として多層コア基板を用い、多層コア基板内に厚みの厚い導体層を設けることを検討した。
この多層プリント配線板について、図３５を参照して説明する。多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面の信号回路３４Ｓ、電源回路３４Ｐ、アース回路３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【０００９】
多層コア基板３０の上側の電源回路３４Ｐは、電源用のプレーン層として形成され、下側のアース回路３４Ｅは、アース用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層のアース回路１６Ｅ、電源用スルーホール３６ＴＨＰから延出しているダミーランド１６Ｄが、裏面に電源回路１６Ｐ、アース用スルーホール３６ＴＨＥから延出しているダミーランド１６Ｄが形成されている。ダミーランドとは、スルーホールから延出している導体回路であって、同一層内で他の配線とは導通していない配線パターン、または、同電位を電気的に接続している配線パターン（図３６（Ａ）中の１６Ｄ１）を意味する。上側のアース回路１６Ｅは、アース用のプレーン層として形成され、下側の電源回路１６Ｐは、電源用のプレーン層として形成されている。図３６（Ａ）は図３５中のＸ４−４横断面を示し、図３６（Ｂ）はＸ５−Ｘ５横断面を示している。多層コア基板３０の表裏の接続のためにスルーホール３６が設けられている。ダミーランド１６Ｄは、アース回路１６Ｅ、電源回路１６Ｐと接続していないスルーホール３６の周りに設けられている。ダミーランドの周囲には、ダミーランドと他の配線パターンとの絶縁を確保するための（非導体形成部分（非導体形成部分抜き３５）がある。また、図３６（Ａ）に示すように隣接する位置に同電位のスルーホールが位置した場合、それらのスルーホール周辺に一括形成したダミーランド１６Ｄ１を形成する場合もある。
【００１０】
係る構成の多層プリント配線板において、多層コア基板３０のアース回路１６Ｅ、１６Ｐを厚くすることで、スイッチをＯＮしてから複数回発生するＩＣの電圧降下のうち、主に３回目の電圧降下が改善されることが分かった。しかしながら、１回目、２回目の電圧降下に関しては大きく改善されないことが分かった。
【００１１】
第２の発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。特に、スイッチをＯＮしてから発生する電圧降下のうち１回目と２回目の電圧降下を改善することにある。
【課題を解決するための手段】
【００１２】
[第１の発明]
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする第１の発明に想到した。すなわち、
第１の発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の電源用もしくはアース用の導体層の厚みの和の少なくとも一方は、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板にある。
【００１３】
すなわち、コア基板を多層コア基板とし、コア基板の表裏のみの導体層の厚みを厚くするのではなく、各導体層の和を厚くしたことにある。多層コア基板の場合、コア基板の表裏の導体層と内層の導体層をそれぞれ足した厚みが、ＩＣへの電源供給やその安定化に寄与する厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、２箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化して、多層コア基板の各導体層の厚みの和を厚くし、コアの導体層を電源用の導体層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、コアの導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させたり、ＩＣに電源を安定的に供給することができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。また、ノイズが低減されるため、誤動作やエラーを引き起こすことがない。
さらに、多層コア基板とすることで、多層コア基板の導体層の厚みの和を確保したまま、多層コア基板の各導体層の厚みを薄くすることができる。つまり、これにより、微細な配線パターンを形成しても、配線パターン間の絶縁間隔を確実に確保できるため、絶縁信頼性に高いプリント配線板を提供することも可能となる。
その他の効果として、コア基板の電源用もしくはアース用の導体層の厚みを厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００１４】
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からのＩＣチップへの電力供給により、高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下の発生という状況）に対して、大量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、周波数の低いＩＣチップでは実装されたコンデンサもしくは内蔵された誘電体層の容量で足りていた。
【００１５】
特に、コア基板の電源層として用いられる導体層の厚みの和が、コア基板の片面もしくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、所謂、ビルドアッププリント配線板のビルドアップ部における層間絶縁層上の導体層のことである（本願であれば、図８中の５８、１５８）。
【００１６】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。基板の表面、裏面、内層の内少なくとも１層、もしくは複数の層に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。残りの層をアース層とするのがよい。基本的には、コア基板の電源用の導体層の和が、層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。電源用の導体層とアース用の導体層とが交互に配置することが電気特性を改善するために望ましい。
ただ、内層に形成することが望ましい。内層に形成されるとＩＣチップと外部端子もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害原因が少なくなり、電源不足が抑えられるからである。
【００１７】
また、本発明では、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
多層コア基板の電源用の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みをα２とした時、α２＜α１≦４０α２であることを特徴とする多層プリント配線板にある。
【００１８】
α１≦α２の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
α１＞４０α２を越えた場合についても検討を行ったところ、基板厚みが厚くなるため、逆にICへの電源供給に時間が要する結果となった。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。また、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまうことがある。しかしながら、その範囲（α１＞４０α２）でも問題がないときもある。
【００１９】
多層コア基板の電源用の導体層の厚みの和のα１は、１．２α２≦α１≦４０α２であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００２０】
この場合のコア基板とは、ガラスエポキシ樹脂などを芯材に含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いたもの等をさす。
【００２１】
多層コア基板の電源用の導体層の厚みの和を、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００２２】
また、本発明では、コア基板上に層間絶縁層と導体層が形成されて、バイアホールを介して電気的な接続が行われる多層プリント配線板において、多層コア基板のアース用の導体層の厚みの和をα３、層間絶縁層上の導体層の厚みをα２とした時、α３とα２は、α２＜α３≦４０α２であることを特徴とする多層プリント配線板にある。この範囲にすることで、ＩＣチップへの信号電源に重畳するノイズを低減できる。また、ＩＣへの電源供給を安定的に行うことが可能になる。さらに、１．２α１＜α３≦４０α２の範囲にするとその効果は増す。
【００２３】
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
【００２４】
更に、多層コア基板は、内層に相対的に厚い導体層を、表層に相対的に薄い導体層を有し、内層の導体層が、主として電源層用の導体層又はアース用の導体層であることが好適である。（相対的に厚い、薄いとは、全ての導体層の厚みを比較して、その傾向がある場合、この場合は、内層は他の導体層と比較すると相対的に厚いということとなり、表層はその逆であると言うことを示している。）但し、表層の導体層を電源用、または、アース用の導体層として用いてもよいし、一面を電源用の導体層、他面をアース用の導体層として用いてもよい。
即ち、内層側に厚い導体層を配置させることにより、その厚みを任意に変更したとしても、その内層の導体層を覆うように、樹脂層を形成させることが可能となるため、コアとしての平坦性が得られる。そのため、層間絶縁層の導体層にうねりを生じさせることがない。多層コア基板の表層に薄い導体層を配置しても、内層の導体層と足した厚みでコアの導体層として十分な導体層の厚みを確保することができる。これらを、電源層用の導体層又はアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
【００２５】
多層コア基板にしたとき、内層の導体層は，導体層の厚みを相対的に厚くし、かつ、電源層として用いて、表層の導体層は、内層の導体層を挟むようにし、形成され、かつ、信号線として用いられている場合であることも望ましい。この構造により、前述の電源強化を図ることができる。
【００２６】
さらに、コア基板内で導体層と導体層との間に信号線を配置することでマイクロストリップ構造を形成させることができるために、インダクタンスを低下させ、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができるのである。また、表層の導体層を相対的に薄くすることがさらに望ましい構造となるのである。コア基板は、スルーホールピッチを６００μｍ以下にしてもよい。
【００２７】
多層コア基板は、電気的に隔絶された金属板の両面に、樹脂層を介在させて内層の導体層が、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層が形成されて成ることが好適である。中央部に電気的に隔絶された金属板を配置することで、十分な機械的強度を確保することができる。更に、金属板の両面に樹脂層を介在させて内層の導体層を、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
多層コア基板は、３６合金や４２合金等の低熱膨張係数の金属板の両面に、絶縁層を介在させて内層の導体層が、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層が形成されても良い。中央部に電気的に隔絶された金属板を配置することで、多層プリント配線板のＸ−Ｙ方向の熱膨張係数をＩＣの熱膨張係数に近づけることができ、ＩＣと多層プリント配線板の接続部での樹脂層の局所ヒートサイクル性が向上する。更に、金属板の両面に絶縁層を介在させて内層の導体層を、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
【００２８】
図１０は、縦軸にＩＣチップの電圧、横軸には時間経過を示している。図１０は、１ＧＨｚ以上の高周波ＩＣチップを実装した電源供給用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ａは、１ＧＨｚのＩＣチップの電圧の経時変化を示したものであり、線Ｂは、３ＧＨｚのＩＣチップの電圧の経時変化を示したものである。この図においては、スイッチをＯＮしてから複数回発生する電圧降下の内、３回目の電圧降下を示している。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ'点）。その後、供給する電源が徐々に充足されるので、電圧降下は解消される。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数は増えるにつれて、大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
【００２９】
前述の電源不足（電圧降下）を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足もしくは電圧降下を小さくすることができる。
図１１には、コンデンサを備えたプリント基板をモデルにしたものである。線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップにおける電圧の経時変化を示したものである。コンデンサを実装していない線Ａに比べると電圧降下の度合いが小さくなってきている。さらに、線Ｄは、線Ｃで行ったものに比べて大容量のコンデンサを実装して、線Ｃ同様に経時変化を示したものである。さらに線Ｃと比較しても、電圧降下の度合いが小さくなってきている。それにより、所望のＩＣチップも機能、起動を行うことができるのである。しかしながら、図１０に示したように、ＩＣチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなってしまう。
【００３０】
多層コア基板の電源用の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みα２として、α１／α２を変えたときの電圧降下の様子を図１２中のグラフに示す。図１２中に、線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝α２における電圧の経時変化を示している。また、線Ｆは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝１．５α２における電圧の経時変化を示し、線Ｅは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝２．０α２における電圧の経時変化を示している。コアの導体層の厚みの和が厚くなるにつれて、電源不足もしくは電圧降下が小さくなってきている。そのために、ＩＣチップの機能、動作の不具合の発生が少なくなるということがいえる。コア基板の電源用の導体層の厚みの和を厚くすることにより、導体層の体積が増すことになる。体積が増すと導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、ＩＣチップ〜電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。この場合は、特に電源用の導体層の厚みの和による要因が大きく、コア基板における電源用の導体層の厚みの和を層間絶縁層上の導体層の厚みよりも厚くすることにより、その効果を奏する。
【００３１】
さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、ＩＣチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、ループインダクタンスを低減することができる。電源不足もしくは電圧降下を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の導体層および電源層の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいっそう発揮されるようになる。
【００３２】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、本願の効果を奏される。
【００３３】
[第１の発明の効果]
第１の発明により、ＩＣチップ〜基板〜電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、ＩＣチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがない。ＩＣチップ〜基板〜アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。
また、第１の発明により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
そして、コア基板を多層化して、導体層の厚みの和を厚くすることで、絶縁信頼性にも優れたプリント配線板とすることができる。
さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくすることができる。そのために、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
また、電源用の導体層の抵抗が低くなるため、多量の電気が流れても発熱を抑えられる。アース層も同様である。この点でも、誤動作が発生しにくいし、ＩＣ実装後のプリント配線板の信頼性が高くなる。
【００３４】
[第２の発明]
第２の発明として、発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
第２の発明は、表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれるプリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際、多数の電源用スルーホールの内、少なくともIC直下、または、７０％以上の電源用スルーホールは、アース用導体層において、電源用スルーホールから延出する導体回路を有しない、 または／および
前記アース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数のアース用スルーホールの内、少なくともIC直下、または、７０％以上のアース用スルーホールは、電源用導体層において、アース用スルーホールから延出する導体回路を有しないことを技術的特徴とする。
【００３５】
但し、ＩＣ直下の全スルーホールを上述した特徴のスルーホールとする必要は無く、一部のスルーホールに本発明を適用してもよい。
すなわち、表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層の導体層とを有する３層以上の多層コア基板上に、層間絶縁層と導体層が形成されてバイアホールを介して電気的な接続の行なわれるプリント配線板において、
前記複数のスルーホールは、ICチップの電源回路またはアース回路または信号回路と電気的に接続している多数の電源用スルーホールと多数のアース用スルーホールと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際、多数の電源用スルーホールの内、IC直下の一部の電源用スルーホールは、アース用導体層において、電源用スルーホールから延出する導体回路を有せず、前記アース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数のアース用スルーホールの内、IC直下の一部のアース用スルーホールは、電源用導体層において、アース用スルーホールから延出する導体回路を有しないことを技術的特徴とするプリント配線板である。
【００３６】
さらに、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールと電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールが、格子状または千鳥状に配置されていることを特徴とする。この場合、電源用スルーホールとアース用スルーホールが交互に位置していることが好ましい。
以下、アース用導体層において電源用スルーホールから延出する導体回路を有しない電源用スルーホールをダミーランドを有しない電源用スルーホール、電源用導体層においてアース用スルーホールから延出する導体回路を有しないアース用スルーホールをダミーランドを有しないアース用スルーホール、単にダミーランドを有しないスルーホールと言う。
【００３７】
更に、多層コア基板の電源用の導体層の厚みの和α１が、層間絶縁層上の導体層の厚みα２に対して、α２＜α１≦４０α２であることを技術的特徴とする。
更に、多層コア基板のアース用の導体層の厚みの和α３が、層間絶縁層上の導体層の厚みα２に対して、α３＜α１≦４０α２であることを技術的特徴とする。
【００３８】
[第２の発明の効果]
第２の発明では、電源用または／およびアース用スルーホールのうち、IC直下または７０％以上のスルーホールは、多層コア基板の内層にダミーランドを有しない。
第２の発明の第１の効果として、スルーホール間隔が狭ピッチとなるので、ファイン化が可能となる。それにより、プリント配線板の小型化が可能となる。
第２の効果として、電源用スルーホールとアース用スルーホール間の間隔を狭くできるので、相互インダクタンスを減少させることが可能となる。そのために、主に、ICの初期動作における１回目および２回目の電源降下による電源不足が小さくなる。電源不足が起き難くなり、そのためにより高周波領域のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こし難くなる。
【００３９】
第３の効果として、ＩＣのトランジスタに電源を供給する配線長が短くなるので、ＩＣの電圧降下がおきにくい。それに対し、ダミーランドを有する多層プリント配線板では、ＩＣのトランジスタに電源を供給する配線長が長くなる。なぜなら、電気は導体の表面を流れやすいので、ダミーランドを有する場合の配線長は、スルーホールの配線長にダミーランド表面の配線長が加わるからである。
ダミーランドを有しないスルーホールがＩＣ直下の一部であっても同様な効果が得られる。なぜなら、電気は抵抗が小さい配線を優先的に流れるため、ダミーランドを有しないスルーホールが一部であっても、ダミーランドを有しないスルーホールを経由してＩＣのトランジスタに電源を供給できるためである。しかしながら、ダミーランドを有しない電源用スルーホールとアース用スルーホールは、それぞれ、全電源用スルーホール、全アース用スルーホールに対して各々３０％以上が好ましく、さらには５０％以上が好ましい。ダミーランドを有しないスルーホール数が少ないと、そのようなスルーホールに電気が集中するため本発明の効果が小さくなってしまう。
さらに、ダミーランドを有しない電源用スルーホールとダミーランドを有しないアース用スルーホールは格子状または千鳥状に配置されるのが好適である。この場合、交互に配置されるのがより好ましい。なぜなら、相互インダクタンスが減少するため、ＩＣのトランジスタへの電源供給が短時間に行われる。
【００４０】
第４の効果としては、多層コアにおける内層の電源層やアース層の導体面積を多くできるため、両導体層の導体抵抗が小さくなるので、ＩＣのトランジスタへの電源供給がスムーズに行われる。なぜなら、ダミーランドがないので、よりスルーホールに近接して電源層やアース層を形成できる（図３７参照）。図３７中のスルーホールＶ周辺とＷ周辺を比較すると、Ｗにはダミーランドがないため、スルーホールに近接して導体層を形成できるので、Ｖ周辺より多くの導体層が形成されている。
以上の効果より、同時スイッチングを行っても本発明の多層プリント配線板によれば、ＩＣのトランジスタが電源不足になりにくいため、誤動作が発生しずらい。
さらに、多層コア基板の表面および裏面の導体層と内層の導体層との厚みを厚くする。特に内層の導体層の厚みを厚くするのが好適である。
この効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。そのため、導体層を電源層として用いることで、ICチップへの電源の供給能力が向上する。また、導体層をアース層として用いることで、ICチップへの信号、電源に重畳するノイズを低減することができる。そのため、該プリント配線板にICチップを実装したときに、ICチップ〜基板〜電源までのインダクタンスを低減することができ、初期動作における３回目の電圧降下を主に改善することができる。また、図３４に示すように、電位が逆のスルーホールと導体層とが対向している部分の面積（対向面積）、距離が増大すると共に両者が接近するため、１回目および２回目の電圧降下が更に低減する。スルーホールがダミーランドを有していないので、例えばダミーランドを有しない電源用スルーホールと逆電位のアース層との距離が近接することとなる。さらに、アース層が厚いので、電源用スルーホールとアース層が対向する距離が長くなる。このため、単に、ダミーランドを有しない多層プリント配線板とするよりも電源降下を改善することが可能となる。図３４に示したＸの距離としては、１５〜１５０μｍが好ましい。１５μｍ以下だと絶縁信頼性が低下する。一方、１５０μｍを越えると電圧降下を改善する効果が小さくなる。
このように、スルーホールが多層コア基板の他の電位を有する内層を貫通する際、ＩＣ直下または７０％以上のスルーホールにダミーランドを設けず、導体厚を厚くすることで、初期動作時に発生する主な電圧降下（１回目から３回目の電圧降下）を改善することができる。そのため、該プリント配線板に高周波のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
ダミーランドを有しないスルーホールがＩＣ直下において一部であっても同様な効果が得られる。
【００４１】
内層においてダミーランドを設けない多層コア構造は、特に、多層コア基板の表裏の導体厚みより内層の導体厚を厚くして、コアの導体層の厚みの和（α１）を確保する場合に有効である。その理由は、表裏の導体層には、その上に形成するビルドアップ層との電気的接続を取るためスルーホールランドが必須となる。もし、表裏の導体層の厚みが厚いと、スルーホールランドと他のスルーホールランドまたは他の導体回路との絶縁信頼性を確保するためそれらの間の絶縁間隔を広くする必要があるので、スルーホール間隔の狭ピッチ化が出来ないからである。また、多層コア基板の表裏の導体厚を厚くすると、その上に形成する層間絶縁層にうねりが生じてしまうために、インピーダンス整合することが出来なくなってしまう。
【００４２】
多層コア基板の表層の導体層と内層の導体層をそれぞれ足した厚みが、コアの導体層の厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、２箇所以上での電気的な接続があるものであるときに適用される。なお、パッド、ランド程度の面積であれば、その面積の導体層の厚みは、足した厚みとはならない。導体層とは、電源層或いはアース層であることが望ましい。
この場合は、３層（表層＋内層）からなる多層コア基板でもよい。３層以上の多層コア基板でもよい。必要に応じて、多層コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納多層コア基板を用いてもよい。
【００４３】
さらに、多層コア基板の内層の導体層を厚くしたとき、ＩＣチップの直下に該当の導体層を配置したほうがよい。ＩＣチップの直下に配設させることにより、ＩＣチップと電源層との距離を最短にすることができ、そのために、よりインダクタンスを低減することができるのである。そのためにより効率よく電源供給がなされることとなり、特に３回目の電圧降下が解消されるのである。このときも、多層コア基板の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
【００４４】
多層コア基板の内層の導体層の厚みを、層間絶縁層上の導体層よりも厚くする。これにより、多層コア基板の表面に薄い導体層を配置しても、内層の厚い導体層と足すことで、コアの導体層として十分な厚みを確保できる。つまり、大容量の電源が供給されたとしても、問題なく起動することができるため、誤作動や動作不良を引き起こさない。このときも、多層コア基板の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
【００４５】
図２８は、電源がＯＮされた瞬間からＩＣの電圧の時間的変化を示している。縦軸にＩＣの電圧、横軸には時間経過を示している。図２８は、１ＧＨｚ以上の高周波ＩＣチップを実装し、電源用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ｂは、１ＧＨｚのＩＣチップへの電圧の経時変化を示したものであり、線Ａは、３ＧＨｚのＩＣチップへの電圧の経時変化を示したものである。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ'点：１回目の電圧降下）。その後、一旦電圧が上昇した後、また下がり（２回目の電圧降下）、更に、上昇した後、下がり（３回目の電圧降下）、以降は小さな振幅を繰り返しながら徐々に電圧は上昇していく。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数は増えるにつれて、大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
【００４６】
図２９は、従来構造のプリント配線板および本発明のプリント配線板に、高周波のICチップを実装したときのICの電圧の時間的変化を示している。尚、ICの電圧測定は、直接測定できないので、プリント配線板において、測定できるよう測定回路を形成した。Ａの多層コア（従来構造）は、４層で、全てのスルーホールがダミーランドを有し、かつ、電源用の各層の導体厚は全て同じで１５μｍである（コア基板の電源層は２層、層間絶縁層上の導体厚みは３０μｍ）。Bの多層コアは、Ａと同じく４層であるが、表層に１５μｍ、内層に３０μｍの電源用導体層を有し、IC直下の電源用スルーホールは、多層コアの内層のアース層において電源用スルーホールから延出する導体回路を有しておらず、IC直下のアース用スルーホールは、多層コアの内層の電源層においてアース用スルーホールから延出する導体回路を有していない。Cは、Bの多層コアにおいて、内層の導体厚を７５μｍにしてある。多層コアの導体層は電源層とグランド層が交互配置である。Ａ，Ｂ，Ｃとも上記多層コアに層間絶縁層と導体層を交互にビルドアップした多層プリント配線板である。図２９より、本発明のスルーホールから延出する導体回路を有しない多層コア構造にすることで、１回目および２回目の電圧降下が改善されていることがわかる。そのために、ICチップの機能、動作の不具合の発生が少なくなることが言える。また、内層の導体厚を厚くすることで、更に、１回目及び２回目の電圧降下が改善されていることがわかる。内層回路の厚みが４０〜１５０μｍの場合も７５μｍと同様な結果であった。
【００４７】
なお、多層コア基板では、多層コア基板のすべての層の電源層の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、多層コア基板のすべての層の電源層の導体層の厚みが、層間絶縁層上の導体層の厚みと同等もしくはそれ以下のときでも、全ての層の導体の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなったときに、その効果を奏する。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図２】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図３】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図４】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図５】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図６】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図７】第１実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図８】第１実施例−１に係る多層プリント配線板の断面図である。
【図９】第１実施例−１に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１１】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１２】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１３】第１実施例と第１比較例との試験結果を示す図表である。
【図１４】第１実施例の最小線間、線幅形成能力評価パターンの評価結果を示す図表である。
【図１５】第１実施例と第１比較例との試験結果を示す図表である。
【図１６】第１実施例の試験結果を示す図表である。
【図１７】α１／α２に対する電圧降下量のグラフである。
【図１８】本発明の第２実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図１９】第２実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図２０】第２実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図２１】第２実施例−１の多層プリント配線板を製造方法を示す工程図である。
【図２２】第２実施例−１に係る多層プリント配線板の断面図である。
【図２３】第２実施例−１に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図２４】第２実施例−１の変形例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図２５】図２５（Ａ）は、図２２中の内層の電源用プレーン層１６Ｐの平面図であり、図２５（Ｂ）は、内層のアース用プレーン層１６Ｅの平面図である。
【図２６】図２６（Ａ）は、図２２中の内層の電源用プレーン層１６Ｐの平面図であり、図２６（Ｂ）は、内層のアース用プレーン層１６Ｅの平面図である。
【図２７】第２実施例−１０に係る多層プリント配線板の断面図である。
【図２８】ＩＣチップの動作中における電圧変化を示したグラフである。
【図２９】ＩＣチップの動作中における電圧変化を示したグラフである。
【図３０】第２実施例と第２比較例との試験結果を示す図表である。
【図３１】図３１（Ａ）は、図２２中の内層の別例の電源用プレーン層１６Ｐの平面図であり、図３１（Ｂ）は、内層のアース用プレーン層１６Ｅの平面図である。
【図３２】ダミーランドを有しないスルーホール数について、横軸にダミーランドを有しないスルーホール数、縦軸に電圧降下量の値（Ｖ）を示すグラフである。
【図３３】内層の導体厚と１回目〜３回目の電圧降下の関係を示す図表である。
【図３４】スルーホールと導体層との関係を示す説明図である。
【図３５】本願発明の関連技術に係る多層プリント配線板の断面図である。
【図３６】図３５の多層プリント配線板のＸ４−Ｘ４横断面図であり、図３６（Ｂ）はＸ５−Ｘ５断面である。
【図３７】図３７（Ａ）は、内層の電源用プレーン層１６Ｐの平面図であり、図３７（Ｂ）は、内層のアース用プレーン層１６Ｅの平面図である。
【図３８】従来技術の多層プリント配線板の横断面図である。
【図３９】多層コアを貫通する信号用スルーホールの模式図である。
【図４０】第１回目と第２回目の電圧降下量を示すグラフである。
【発明を実施するための形態】
【００４９】
Ａ．第１実施例
（第１実施例−１）
図１〜図９を参照して本発明の第１実施例−１に係る多層プリント配線板について説明する。
先ず、第１実施例−１に係る多層プリント配線板１０の構成について、図８、図９を参照して説明する。図８は、該多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが形成されている。上側の導体層１６Ｅは、アース用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。電源用のプレーン層との接続は、スルーホールやバイアホールにより行われる。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。５層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。内層が５層以上となるとコア基板の厚みが厚くなるので逆に電気的特性が悪化する場合もある。特に、２層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。多層コア基板３０の中央には、電気的に隔絶された金属板１２が収容されている。（該金属板１２は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。）該金属板１２に、絶縁樹脂層１４を介して表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが、更に、絶縁樹脂層１８を介して表面側に導体回路３４、導体層３４Ｐが、裏面に導体回路３４、導体層３４Ｅが形成されている。多層コア基板３０は、スルーホール３６を介して表面側と裏面側との接続が取られている。また、内層との電気的接続も取られている。
【００５０】
多層コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００５１】
図９中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４のランド９６へ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
【００５２】
第１実施例−１の多層プリント配線板の製造工程
Ａ．層間樹脂絶縁層の樹脂フィルムの作製
ビスフェノールＡ型エポキシ樹脂（エポキシ当量４５５、油化シェルエポキシ社製エピコート１００１）２９重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製 エピクロンＮ−６７３）３９重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製 フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製 デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２．５重量部、シリコン系消泡剤０．５重量部を添加しエポキシ樹脂組成物を調製した。
得られたエポキシ樹脂組成物を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製した。
【００５３】
Ｂ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製 ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。充填材用樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
【００５４】
Ｃ．多層プリント配線板の製造
図８に示す多層プリント配線板１０の製造方法について図１〜図７を参照して説明する。
（１）＜金属層の形成工程＞
図１（Ａ）に示す厚さ２０〜４００μｍの間の内層金属層（金属板）１２に、表裏を貫通する開口１２ａを設ける（図１（Ｂ））。第１実施例では、２０μｍの金属板を用いた。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。ここで、低熱膨張係数の３６合金や４２合金を用いるとコア基板の熱膨張係数をICの熱膨張係数に近づけることが可能となるので、熱ストレスを低減できる。開口１２ａは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口１２ａを形成した金属層１２の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜１３を被覆してもよい（図１（Ｃ））。なお、金属板１２は、単層でも、２層以上の複数層でもよい。また、金属膜１３は、開口１２ａの角部において、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。なお、金属板１２はコア基板内に内蔵しなくてもよい。
【００５５】
（２）＜内層絶縁層及び導体層の形成工程＞
金属層１２の全体を覆い、開口１２ａ内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜４００μｍ程度のＢステージ状の樹脂フィルムで金属板１２で挟んで（図１（Ｄ））、さらに、その外側に１２〜２７５μｍの銅箔を積層してから、熱圧着して硬化させ絶縁樹脂層１４及び導体層１６を形成することができる（図１（E））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂等の熱硬化性樹脂をガラスクロス、アラミド不織布等の心材に含浸させたプリプレグを用いることが望ましい。それ以外にも樹脂を用いてもよい。第１実施例では、５０μｍのプリプレグを用いた。
導体層１６を形成する方法は、金属箔上に、めっきなどで形成してもよい。
【００５６】
（３）＜内層金属層の回路形成工程＞
２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層１６から内層導体層１６、１６Ｐ、１６Ｅを形成させた（図１（Ｆ））。このときの内層導体層の厚みは、１０〜２５０μｍで形成させた。しかしながら、上述の範囲を超えてもよい。なお、第１実施例では、内層の電源用の導体層の厚みは、２５μｍ厚である。この回路形成工程において、コア基板の絶縁信頼性を評価できるよう、テストパターン（コア基板の絶縁抵抗評価用パターン）として、導体幅／導体間の間隔＝１５０μｍ／１５０μｍの絶縁抵抗測定用の櫛歯パターンを形成した。この時、ICの電源と電気的に接続している電源用スルーホールが内層回路のグランド層を貫通する際、電源用スルーホールから延出する配線パターンを有しなくてもよい。同様に、ICのグランドと電気的に接続しているグランド用スルーホールも、内層回路の電源層を貫通する際、グランド用スルーホールから延出する配線パターンを有しなくてもよい。このような構造にすることで、スルーホールピッチを狭くできる。また、スルーホールと内層回路間の間隔が狭ピッチとなるため、相互インダクタンスが減少する。
【００５７】
（４）＜外層絶縁層及び導体層の形成工程＞
内層導体層１６、１６Ｐ、１６Ｅの全体を覆い、およびその回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、（３）までで形成した途中基板の両面に、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルム、厚み１０〜２７５μｍの金属箔の順で積層した後、熱圧着してから硬化させ、コア基板の外層絶縁樹脂層１８及びコア基板最外導体層３４αを形成させる（図２（Ｂ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。また、ガラスクロス、アラミド不織布を心材とするＢステージのプリプレグを用いてもよい。第１実施例では、２００μｍ厚のプリプレグを用いた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
【００５８】
（５）＜スルーホールの形成工程＞
基板の表裏を貫通する開口径５０〜４００μｍのスルーホール用通孔３６αを形成する（図２（Ｃ））。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。
【００５９】
スルーホールの導電性を確保するために、スルーホール用通孔３６α内にめっき膜２２を形成し、表面を粗化した後（図２（Ｄ））、充填樹脂２３を充填することが望ましい（図２（Ｅ））。充填樹脂としては、電気的な絶縁されている樹脂材料、（例えば 樹脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行っている導電性材料（例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。充填後、仮乾燥して、基板表面の電解銅めっき膜２２上に付着した余分な充填樹脂を研磨で除去し、１５０℃で１時間乾燥し完全硬化した。
めっきとしては、電解めっき、無電解めっき、パネルめっき（無電解めっきと電解めっき）などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、５〜３０μｍの間で形成されることが望ましい。
【００６０】
スルーホール用通孔３６α内に充填する充填樹脂２３は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が０．１〜５μｍのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂（例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など）、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔３６α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。
【００６１】
（６）＜最外層の導体回路の形成工程＞
全体にめっき膜を被覆することで、スルーホール３６の直上に蓋めっき２５を形成してもよい（図３（Ａ））。その後、テンティング法、エッチング工程等を経て、外層の導体回路３４、３４Ｐ、３４Ｅを形成する（図３（Ｂ））。これにより、多層コア基板３０を完成する。なお、第１実施例では、多層コア基板の表面の電源用の導体層の厚みは、１５μｍ厚である。
このとき、図示されていないが多層コア基板の内層の導体層１６等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。
【００６２】
（７）導体回路３４を形成した多層コア基板３０を黒化処理、および、還元処理を行い、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４βを形成する（図３（Ｃ））。
【００６３】
（８）多層コア基板３０の導体回路非形成部に樹脂充填材４０の層を形成する（図４（Ａ））。
【００６４】
（９）上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層３４Ｐ、３４Ｅの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図４（Ｂ））。
また、導体回路間の樹脂充填を行わなくてもよい。この場合は、層間絶縁層などの樹脂層で絶縁層の形成と導体回路間の充填を行う。
【００６５】
（１０）上記多層コア基板３０に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面をエッチング等により、導体回路の全表面に粗化面３６βを形成した（図４（Ｃ））。
【００６６】
（１１）多層コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図５（Ａ））。
【００６７】
（１２）次に、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅３．０〜７．９μ秒、マスクの貫通孔の径１．０〜５．０ｍｍ、１〜３ショットの条件で層間樹脂絶縁層に、直径８０〜１００μｍのバイアホール用開口５０ａを形成した（図５（Ｂ））。
【００６８】
（１３）基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図５（Ｃ））。粗化面は０．１〜５μｍの間で形成した。
【００６９】
（１４）次に、上記処理を終えた基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【００７０】
（１５）次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得る（図５（Ｄ））。
無電解銅めっき液
硫酸銅：０．０３ｍｏｌ／ｌ
ＥＤＴＡ：０．２００ｍｏｌ／ｌ
ＨＣＨＯ：０．１８ｇ／ｌ
NaＯＨ：０．１００ｍｏｌ／Ｌ
α、α'−ビピリジル：１００ｍｇ／ｌ
ポリエチレングリコール：０．１０ｇ／ｌ
めっき条件
３４℃の液温で４０分
【００７１】
（１６）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光したのち、現像処理することにより、めっきレジスト５４を設けた（図６（Ａ））。なお、この層間絶縁層上の一部に、多層コア基板の導体厚により発生する層間絶縁層のうねりの影響を評価するために、めっき形成後の配線パターン（最小線間、線幅形成能力評価パターン）が導体幅／導体間の間隔＝５／５μｍ、７．５／７．５μｍ、１０／１０μｍ、１２．５／１２．５μｍ、１５／１５となるようにめっきレジストを形成した。めっきレジストの厚みは、１０〜３０μｍの間を用いた。
【００７２】
（１７）ついで、基板３０に電解めっきを施し、めっきレジスト５４非形成部に、厚さ５〜２０μｍの電解銅めっき膜５６を形成した（図６（Ｂ））。
〔電解めっき液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤 １９．５ ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ９０±５ 分
温度 ２２±２ ℃
【００７３】
（１８）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図６（Ｃ））。
【００７４】
（１９）ついで、上記（１２）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。本実施例の層間絶縁層上の導体層の厚みは２０μｍであった（図６（Ｄ））。
【００７５】
（２０）上記（１１）〜（１９）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図７（Ａ））。
【００７６】
（２１）次に、多層配線基板の両面に、市販のソルダーレジスト組成物７０を１２〜３０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図７（Ｂ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図７（Ｃ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１０〜２５μｍのソルダーレジストパターン層を形成した。
【００７７】
（２２）次に、ソルダーレジスト層７０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図７（Ｄ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００７８】
（２３）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有する半田ペーストを印刷した後、２００℃でリフローすることにより外部端子を形成し、はんだバンプを有する多層プリント配線板を製造した（図８）。
【００７９】
半田バンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、外部端子７６Ｄを介してドータボード９４へ取り付ける（図９）。
【００８０】
上述した第１実施例―１に準じて、第１実施例―２〜第１実施例―２８と第１比較例―１〜第１比較例―３を作製した。但し、それぞれの実施例、比較例において、コア基板の導体層の厚み、コア基板の導体層の層数、ダミーランドを有しないスルーホール数、ダミーランドを有しない領域、層間絶縁層上の導体層の厚みを変えた。内層の導体層の厚みを変更する場合は、図１（Ｅ）において、銅箔の厚みを変更した。コア基板の表裏の導体層の厚みを変える場合は、図２（Ｂ）における銅箔の厚み、図２（Ｄ）、図３（Ａ）におけるめっき厚みを変更した。コア基板の導体層の層数を変更する場合は、図２（Ｂ）の工程後に、回路形成、回路表面の粗化、プリプレグと銅箔の積層を所定回数繰り返すことで行った。ダミーランドを有しないスルーホール数やダミーランドを有しない領域を変更する場合は、図１（Ｆ）の回路形成（テンティング法）時おいて、銅箔をエッチングするためのエッチングレジスト形成時の露光マスクを変更することで行った（図１９、図３８参照、図１９ではダミーランドが無い例、図３８はダミーランドが全てある例である）。層間絶縁層上の導体層の厚みを変更する場合は、図６（Ｂ）において、めっき厚みを変更することで行った。
以下に、各実施例と比較例のコアの層数、電源用導体層の厚み、層間絶縁層上の導体層の厚み、ダミーランドを有しないスルーホール数、その領域等を示す。
【００８１】
（第１実施例―１）
４層コア基板の内層の電源用導体層の厚み：２５μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８２】
（第１実施例−２）
４層コア基板の内層の電源用導体層の厚み：１５μｍ 
４層コア基板表層の電源用導体層の厚み：９μｍ
コア基板の電源用の導体層の厚みの和：２４μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８３】
（第１実施例−３）
４層コア基板の内層の電源用導体層の厚み：４５μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８４】
（第１実施例−４）
４層コア基板の内層の電源用導体層の厚み：６０μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：７５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８５】
（第１実施例−５）
１４層コア基板の各内層の電源用導体層の厚み：１００μｍ 
１４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８６】
（第１実施例−６）
１８層コア基板の各内層の電源用導体層の厚み：１００μｍ 
１８層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：８１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８７】
（第１実施例−７）
４層コア基板の内層の電源用導体層の厚み：１５μｍ 
４層コア基板表層の電源用導体層の厚み：４５μｍ
コア基板の電源用の導体層の厚みの和：６０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８８】
（第１実施例−８）
４層コア基板の内層の電源用導体層の厚み：１５μｍ 
４層コア基板表層の電源用導体層の厚み：６０μｍ
コア基板の電源用の導体層の厚みの和：７５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００８９】
（第１実施例−９）
４層コア基板の内層の電源用導体層の厚み：５０μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【００９０】
（第１実施例−１０）
４層コア基板の内層の電源用導体層の厚み：１５０μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１６５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上記（４）の<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
【００９１】
（第１実施例−１１）
４層コア基板の内層の電源用導体層の厚み：１７５μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１９０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上記（４）の<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
【００９２】
（第１実施例−１２）
４層コア基板の内層の電源用導体層の厚み：２００μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：２１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上記（４）の<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
【００９３】
（第１実施例−１３）
第１実施例−３において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【００９４】
（第１実施例−１４）
第１実施例−３において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【００９５】
（第１実施例−１５）
第１実施例−９において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【００９６】
（第１実施例−１６）
第９実施例−９において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【００９７】
（第１実施例−１７）
第１実施例−４において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【００９８】
（第１実施例−１８）
第１実施例―４において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【００９９】
（第１実施例−１９）
第１実施例−１０において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【０１００】
（第１実施例−２０）
第１実施例−１０において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【０１０１】
（第１実施例−２１）
第１実施例−１１において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【０１０２】
（第１実施例−２２）
第１実施例−１１において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【０１０３】
（第１実施例−２３）
第１実施例−１２において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【０１０４】
（第１実施例−２４）
第１実施例−１２において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【０１０５】
（第１実施例−２５）
第１実施例−７において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【０１０６】
（第１実施例−２６）
第１実施例−７において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【０１０７】
（第１実施例−２７）
６層コア基板の各内層の電源用導体層の厚み：３２．５μｍ 
６層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：８０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【０１０８】
（第１実施例−２８）
４層コア基板の内層の電源用導体層の厚み：１２５μｍ 
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
【０１０９】
（第１実施例−２９）
第１実施例−２７において、電源用スルーホールとグランド用スルーホールの一部を、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
【０１１０】
（第１実施例−３０）
第１実施例−２９において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上記（３）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
【０１１１】
（第１比較例−１）
４層コア基板の内層の電源用導体層の厚み：１０μｍ 
４層コア基板表層の電源用導体層の厚み：１０μｍ
コア基板の電源用の導体層の厚みの和：２０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第１比較例−２）
１８層コア基板の各内層の電源用導体層の厚み：１００μｍ 
１８層コア基板表層の電源用導体層の厚み：４０μｍ
コア基板の電源用の導体層の厚みの和：８４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第１比較例−３）
２２層コア基板の各内層の電源用導体層の厚み：１００μｍ 
２２層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１０１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、第１実施例、第１比較例の多層プリント配線板において、ダミーランドに関する記述がないものは、全てのスルーホールがダミーランドを有している。
【０１１２】
第１実施例―１〜第１実施例―１２、第１実施例―２７、２８と第１比較例−１〜第１比較例−３の多層プリント配線板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量（複数発生する電圧降下のうち３回目に相当する降下量）を測定した。なお、ICにおいてICの電圧を直接測定することは出来ないので、プリント配線板上に測定可能な回路を形成して、ICの電圧を測定した。このときの電圧降下量の値、図１３，図１５に示した。電源電圧１．０Ｖのときの変動した電圧降下量の値である。
また、第１実施例―１〜第１実施例―１２、第１実施例―２８と第１比較例―１〜第１比較例―３のプリント配線板に、HAST試験（８５℃、湿度８５％、３，３Ｖ印加）を行った。なお、被評価パターンは、コア基板に形成した絶縁抵抗評価用テストパターンである。その結果を図１３に示す。試験時間は、１１５ｈｒで、合格は、１１５時間後の絶縁抵抗値が１０７Ω以上であり、それを下回ると不良である。
また、第１実施例−３、４、７、８は、プリント配線板作成中において、最小線間、線幅形成能力評価パターン（第１実施例−１の上記（１６）工程参照）の評価を行った。この結果を、形成能力として図１４中に示す。図中で○はショートなし、×は隣り合う配線でショートがあったことを表している。
【０１１３】
様々なα１／α２に対して、電圧降下量とＨＡＳＴ後の絶縁抵抗の結果を図１３、図１５に示す。HAST試験後の結果は、合格が〇、不良は×で記載した。また、様々なα１／α２に対しての電圧降下量をグラフ化したものを図１７に示す。
【０１１４】
図１３、図１５の結果において、電源電圧１．０Ｖのとき、変動許容範囲が±１０％(３回目の電圧降下量)であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。従って、０．０９Ｖ以下であれば、安定性が増すことになる。それ故に、（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）の比が１．０を越えるのが良いのである。さらに、１．２≦（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）≦４０の範囲であれば、変動許容範囲内である。
しかしながら、その値が８．２５を越えると上昇し始め、４０を越えると、電圧降下量が０．１Ｖを越えてしまう。これは、多層コア基板の導体層が厚くなったり、内層の層数が増えるたりして、スルーホール長が長くなりＩＣへの電源供給に時間を要するようになるためと推察している。
【０１１５】
しかしながら、（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）が上述の範囲であっても、１層のみの導体層を厚くした第１実施例−１１，１２は、コア基板の絶縁信頼性がその他の実施例よりも劣っていて不良であった（図１３参照）。このことから、１層のみを厚くするのではなく、コアを多層化して電源用の導体層の厚みの和を上述の範囲にすることで、高周波のＩＣを搭載しても誤動作が発生せず、絶縁信頼性に優れたプリント配線板とすることができることがわかる。
【０１１６】
なお、第１実施例―１１，１２のコア基板の絶縁性評価用テストパターンを解析したところ、線間の間隔が狭くなっていた。これが原因で絶縁抵抗は規格を下回ったと推察している。また、図１４の第１実施例−３、４と第１実施例―７、８の比較により多層コア基板の表裏の導体層の厚みが内層の導体層の厚みより薄い方がよいこともわかる。これは、表裏に厚い導体層を形成すると、その影響で層間剤がうねってしまうため、層間絶縁層上に微細な配線を形成できないからである。
【０１１７】
第１実施例−１〜１２、２７、２８、第１比較例―１〜３にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜3から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それらの結果を図１５に示す。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
【０１１８】
No.1のＩＣチップを実装した結果より、α１／α２の比率が１．２〜４０の範囲であれば、ＩＣに誤動作が観察されないことが分かる。これは、電源層の導体抵抗が低いため、ＩＣへの電源供給が瞬時に行われているからと推察している。No.2のＩＣチップを実装した結果より、ＩＣの駆動周波数がより高速になると、より短時間にＩＣへ電源供給する必要があるので、より好適な範囲が存在することがわかる。多層コアにおける内層の導体層が厚い第１実施例−１１、１２や内層の層数が多い第１実施例―５，６において誤動作が発生した理由としては、コア基板が厚くなることによる電源供給遅延以外に、信号が信号用スルーホール（ＩＣの信号回路と電気的に接続しているスルーホール（図示せず））を伝達する際に劣化している可能性もあると推察している。信号用スルーホールが４層コアを貫通する場合、該スルーホールは、上から絶縁層（図９における表層の電源層と内層のグランド層の間の絶縁層）、グランド層、絶縁層（図９における内層のグランド層と内層の電源層の間の絶縁層）、電源層、絶縁層（図９における内層の電源層と裏面のグランド層の間の絶縁層）を貫通する。信号配線は、周囲のグランドや電源の有無などによりインピーダンスが変化するため、例えば、表層の電源層とグランド層の間の絶縁層とグランド層との界面を境にしてインピーダンスの値が異なる。そのため、その界面において信号の反射が起こる。同様なことが他の界面でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど、界面の数が多いほど大きくなるから第１実施例−５、６、１１、１２では誤動作が発生したと推察している（信号用スルーホールとその周囲の電源層、グランド層、絶縁層の模式図と信号が反射する界面（Ｘ１、Ｘ２、Ｘ３，Ｘ４）は図３９にも示した）。また、第１実施例―１，２の誤動作の理由は、電源層の厚みの和が少ないためと推察している。
【０１１９】
No.3のＩＣを実装した結果より、さらにＩＣが高速化すると、内層に厚い導体層を有していて、α１／α２が３〜７である４層コアにすることが効果的であることがわかる。これは、短時間での電源供給と信号劣化の防止を同時に達成できるからと推察している。また、第１実施例―３，４と第１実施例―７，８の比較から、電気的にも内層に厚い導体層を配設することが有利である事が分る。これは、内層に厚い導体層を有するため、電源用スルーホールと内層のグランド層間及びグランド用スルーホールと内層の電源層間における相互作用によりインダクタンスが小さくなるためと推察している。
【０１２０】
第１実施例−１３〜２６にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜3から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それらの結果を図１６に示す。図中で用いられているＴＨはスルーホールの略である。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
【０１２１】
第１実施例―１０、２７と第１実施例―１９，２０、２９、３０を比較すると、ダミーランドを有しないスルーホールとすることでＩＣの誤動作が発生し難くなっていることが分かる。これは、ダミーランドを有しない分、電位が逆のスルーホールと内層の導体層が近接したため、相互インダクタンスが減少したためと推察している。あるいは、電気は導体の表面を流れやすいため、ダミーランドがない分、電気の流れにおける配線長が短くなったためと推察している。
第１実施例―３，４、１３、１４、１７、１８、２８のプリント配線板を、高温・高湿（８５度・８５％）環境下に１００時間放置した。その後、それぞれのプリント配線板に上述したNo.3のＩＣチップを実装し、同時スイッチングを行ない誤動作の有無を確認した。第１実施例―３以外は誤動作しなかった。高温・高湿試験により、導体層の抵抗が大きくなったため、第１実施例―３では、誤動作が発生したと推察している。その他の実施例も同様に、抵抗は上昇するが、第１実施例―３に対して、その他は導体層の厚みが厚い、もしくは、ダミーランドを有しないスルーホールとなっているため、第１実施例―３よりインダクタンスが低いから誤動作が発生しなかったと推察している。従って、内層の導体層の厚みは、さらに、６０μｍ〜１２５μｍが好ましいと思われる。以上より、多層コアとすると、内層の導体厚みとダミーランドを有しないスルーホールとすことは相互に影響し合っていると推察できる。
【０１２２】
Ｂ．第２実施例
図１８〜図２５を参照して本発明の第２実施例−１に係る多層プリント配線板について説明する。
先ず、第２実施例−１に係る多層プリント配線板１０の構成について、図２２、図２３を参照して説明する。図２２は、該多層プリント配線板１０の断面図を、図２３は、図２２に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図２２に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表裏には、信号回路３４Ｓ、電源回路３４Ｐ、アース回路３４Ｅが形成されている。更に、多層コア基板３０の内部の表面側に、内層のアース回路１６Ｅ及び信号回路１６Ｓ１、裏面に電源回路１６Ｐ及び信号回路１６Ｓ２が形成されている。上側のアース回路１６Ｅは、アース用のプレーン層として形成され、下側の電源回路１６Ｐは、電源用のプレーン層として形成されている。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。４層を越えるとコアの厚みが厚くなるため、電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。逆に悪化する場合もある。特に、２層で形成されることが、スルーホール長が短くなる点と多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。多層コア基板３０の中央に、電気的に隔絶された金属板を収容してもよい。該金属板は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。多層コア基板３０は、ＩＣの信号回路、アース回路、電源回路と電気的に接続している信号用スルーホール（図示せず）、アース用スルーホール３６Ｅ、電源用スルーホール３６Ｐを介して内層及び表面側と裏面側との接続が取られている。
【０１２３】
多層コア基板３０の表面の電源回路３４Ｐ、アース回路３４Ｅ、信号回路３４Ｓの上には、バイアホール６０及び導体回路５８の形成された層間絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【０１２４】
図２３中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４のランド９６へ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
【０１２５】
図２５（Ａ）は、図２２中のＸ３−Ｘ３横断面、即ち、内層のアース用プレーン層１６Ｅの平面を示し、図２５（Ｂ）は、Ｘ２−Ｘ２横断面、即ち、内層の電源用プレーン層１６Ｐの平面を示している。ここで、図２２と、図２５（Ａ）、（Ｂ）とは、配置が一致していないのは、図２２が多層プリント配線板の縦構造を模式的に示しているためである。
図２５（Ａ）に示すように多層プリント配線板３０では、電源用のスルーホール３６Ｐが、多層コアにおける内層のアース用プレーン層１６Ｅを貫通する際、アース用プレーン層１６Ｅ内において、電源用スルーホール３６Ｐは、そのスルーホールから延出しているランド等の導体回路を有していない。電源用スルーホール３６Ｐは、アース用プレーン層１６Ｅに設けられた抜き３５に配置される。図２５（Ｂ）に示すように該アース用スルーホール３６Ｅは、電源用プレーン層１６Ｐを貫通するアース用スルーホール３６Ｅも同様で、アース用スルーホール３６Ｅが内層の電源用プレーン層１６Ｐを貫通する際、電源用プレーン層１６Ｐ内において、アース用スルーホール３６Ｅは、抜き３５内に配置され、そのスルーホールから延出しているランド等の導体回路を有していない。このようなコア構造とすることにより、電源用スルーホールとアース用スルーホール間、コアの水平方向における電源用スルーホールとアース用プレーン層間、および、コアの水平方向におけるアース用スルーホールと電源用プレーン層間の間の間隔を狭くすることが可能となり、相互インダクタンスを減少させることが可能となる。また、スルーホールがダミーランドを有しないため、電源用プレーン層及びアース用プレーン層の導体面積を多くすることが可能となる。それにより、図２８、図２９を参照して上述した１回目と２回目の電圧降下を減少させることが可能となるため、電源不足が起き難くなり、より高周波領域のＩＣチップを実装したとしても初期起動における誤動作やエラーなどを引き起こさない。
【０１２６】
図２５では、多層コア基板のスルーホールが、電源用スルーホール３６Ｐとアース用スルーホール３６Ｅとを交互に配置する構造になっている。このような交互配置にすることで、相互インダクタンスが減少し、１回目と２回目の電圧降下を減少することができるからである。
【０１２７】
但し、必ずしも全て交互に配置する必要はなく、図３１（Ａ）、図３１（Ｂ）に示すように一部電源用スルーホール、アース用スルーホール同士が隣合ってもよい。図３１（Ａ）に示すように電源用スルーホール３６Ｐ、３６Ｐが隣り合った場合は、アース用プレーン層１６Ｅ内で両者を電源回路１６Ｐ１で接続してもよいし、両者を接続せず、抜き３５中にスルーホール３６Ｐを形成してもよい。図３１（Ｂ）に示すようにアース用スルーホール３６Ｅ同士が隣り合った場合も同様である。抜き３５に形成した方がプレーン層の導体体積が増すので好ましい。
【０１２８】
信号用スルーホールは、電源用プレーン層１６Ｐ及びアース用プレーン層１６Ｅと接続しないので、電源用プレーン層１６Ｐ及びアース用プレーン層１６Ｅ内に、そのスルーホールから延出する導体回路を設ける必要はないが、回路形成を行うスペースがあれば、いずれのプレーン層においても回路形成を行ってもよい。信号回路をコアで配置しておくと、ビルドアップ層で配線を行うときにファイン化のためには有利になる。
【０１２９】
更に、多層コア基板３０の導体厚みは、内層の導体厚みが表層の導体厚み以上であることが望ましい。多層コア基板３０表層の電源回路３４Ｐ、アース回路３４Ｅ、信号回路３４Ｓは、厚さ１０〜６０μｍに形成され、内層の電源回路１６Ｐ、アース回路１６Ｅ、信号回路１６Ｓ１、１６Ｓ２は、厚さ１０〜２５０μｍに形成され、層間絶縁層５０上の導体回路５８及び層間絶縁層１５０上の導体回路１５８は５〜２５μｍに形成されている。多層コア基板の内層の導体回路の厚みは、多層コア基板の表裏の導体回路の厚みの２倍以上がより望ましい。
【０１３０】
第２実施例−１の多層プリント配線板では、多層コア基板３０の電源層（導体層）３４Ｐ、アース回路３４Ｅ、信号回路３４Ｓ、内層の電源回路１６Ｐ、アース回路１６Ｅを厚くすることにより、多層コア基板の強度が増す。それにより多層コア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【０１３１】
また、信号回路３４Ｓ、電源回路３４Ｐ、アース回路３４Ｅ、電源回路１６Ｐ、アース回路１６Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。
【０１３２】
更に、電源回路３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのインダクタンスを低減することができる。そのために、初期動作における３回目の電圧降下が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、アース回路３４Ｅ、１６Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。コンデンサを実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。特に、ＩＣチップの直下に配設させることにより、その効果（電源不足を起しにくくする）は顕著によくなる。その理由として、ＩＣチップの直下であれば、多層プリント配線板での配線長を短くすることができるからである。
【０１３３】
第２実施例−１では、多層コア基板３０は、内層に厚い電源回路１６Ｐ、アース回路１６Ｅを、表面に薄い電源回路３４Ｐ、アース回路３４Ｅを有し、内層の電源回路１６Ｐ、アース回路１６Ｅと表面の電源回路３４Ｐ、アース回路３４Ｅとを電源層用の導体層、アース用の導体層として用いる。即ち、内層側に厚い電源回路１６Ｐ、アース回路１６Ｅを配置しても、導体回路を覆う絶縁層が形成されている。そのために、導体回路が起因となって凹凸を相殺させることで多層コア基板３０の表面を平坦にすることができる。このため、層間絶縁層５０、１５０の導体回路５８、１５８にうねりを生じせしめないように、多層コア基板３０の表面に薄い電源回路３４Ｐ、アース回路３４Ｅを配置しても、内層の電源回路１６Ｐ、アース回路１６Ｅと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。電源回路１６Ｐ、３４Ｐを電源層用の導体層として、アース回路１６Ｅ、３４Ｅをアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。また、図３４に示すように電位が逆のスルーホールと内層導体層の対向面積（対向距離）が増大するので、さらに電気特性を改善できる。
【０１３４】
更に、多層コア基板の内層の電源回路１６Ｐ、アース回路１６Ｅの厚みを、層間絶縁層５０、１５０上の導体回路５８、１５８よりも厚くする。これにより、多層コア基板３０の表面に薄いアース回路３４Ｅ、電源回路３４Ｐを配置しても、内層の厚い電源回路１６Ｐ、アース回路１６Ｅと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、１＜（コアの内層の導体回路の厚み／層間絶縁層の導体回路の厚み）≦４０であることが望ましい。１．２≦（コアの内層の導体回路の厚み／層間絶縁層の導体回路の厚み）≦３０であることがさらに望ましい。
【０１３５】
また、多層コア基板内で電源回路３４Ｐと電源回路１６Ｐとの間の信号線１６Ｓ１を配置することでマイクロストリップ構造を形成させることができる。同様に、アース回路１６Ｅとアース回路３４Ｅとの間の信号線（図示せず、電源回路１６Ｐと同層）を配置することでマイクロストリップ構造を形成させることができる。マイクロストリップ構造を形成させることにより、インダクタンスも低下し、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができる。
【０１３６】
図２４は、第２実施例−１の改変例を示している。この改変例では、ＩＣチップ９０の直下にコンデンサ９８を配置してある。このため、ＩＣチップ９０とコンデンサ９８との距離が近く、ＩＣチップ９０へ供給する電源の電圧降下を防ぐことができる。
【０１３７】
引き続き、図２２に示す多層プリント配線板１０の製造方法について図１８〜図２３を参照して説明する。
【０１３８】
Ｃ．多層プリント配線板の製造
多層コア基板の作成
（１） 厚さ０．６mmのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板１４の両面に１０〜２５０μｍの銅箔１６がラミネートされている銅張積層板１０を出発材料とした（図１８（Ａ））。第２実施例−１では、３０μｍの銅箔を使用した。
【０１３９】
（２） 続いて、サブトラクティブ法で銅箔１６に、ＩＣ直下は、表面側を示す図１９（Ａ）に表すように抜き３５内にダミーランドを有しない導体回路１６Ｅ、裏面側を示す図１９（Ｂ）に表すように抜き３５にダミーランドを有しない導体回路１６Ｐを形成した。参考として図３８に従来例を示す。従来例ではすべての抜き３５にダミーランド１６Ｄとなる回路１６ＤＤがあって、該回路１６ＤＤ内にスルーホール用通孔３６を形成する。スルーホールを形成する位置には抜き（開口）３５を形成してある。通常、ダミーランド１６Ｄとなる回路１６ＤＤは、スルーホール径に対して＋１５０〜２５０μｍ径で形成するので、ダミーランドを有しない導体回路とすることで、ダミーランドを有する通常の構造に対して、スルーホール間及び電源用スルーホールとアース用導体層間（図３４中のＸ）、アース用スルーホールと電源用導体層間の間隔を狭くできる。このようにダミーランドを設けないことで、相互インダクタンスを減少させたり導体抵抗を低くすることが可能になる。また、電源層、アース層を形成できる領域が増す。
【０１４０】
（３） その後、その基板をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、下層導体回路１６Ｅ、１６Ｓ１、１６Ｐ、１６Ｓ２の表面に粗化面１６αを形成する（図１８（Ｃ））。
【０１４１】
（４） 上記基板の両面に２００μｍ厚のプリプレグ１８と１８μｍ厚の銅箔２０の順で積層し、その後、加熱、加圧プレスして４層の多層コア基板３０を作成した（図１８（Ｄ））。プリプレグの厚みは銅箔１６の厚みに合わせて変更する。
【０１４２】
（５） この多層コア基板３０をドリル削孔し、スルーホール用通孔３６を穿設する（図２０（Ａ））。その後、無電解めっき、電解めっきを施し、パターン状にエッチングすることにより、多層コア基板の表裏面に導体回路３４Ｓ、３４Ｐ、３４Ｅと２５０μｍ径の信号用スルーホール３６Ｓ（図示せず）、電源用スルーホール３６Ｐ、アース用スルーホール３６Ｅを形成した（図２０（Ｂ））。
【０１４３】
（６） 多層コア基板の表裏面に導体回路３４Ｓ、３４Ｐ、３４Ｅとスルーホール３６Ｓ、３６Ｐ、３６Ｅを形成した基板をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、上層導体回路とスルーホールの表面に粗化面３４βを形成する（図２０（Ｃ））。
【０１４４】
（７） ついで、前述した第１実施例−１と同様に作成したスルーホール充填用樹脂組成物４０を導体回路３４Ｓ、３４Ｐ、３４Ｅ間とスルーホール３６Ｓ、３６Ｐ、３６Ｅ内に、スキージを用いて充填した後、１００℃、２０分の条件で乾燥を行った（図２１（Ａ））。その基板３０表面を、導体回路表面およびスルーホールのランド表面が露出するまで研磨して平坦化し、１００℃で１時間、１５０℃で１時間の加熱を行うことにより、スルーホール充填用樹脂組成物４０を硬化させた樹脂充填材層を形成し、スルーホール３６Ｓ（図示せず）、３６Ｐ、３６Ｅとした（図２１（Ｂ））。
【０１４５】
多層コア基板の表裏面の銅厚は７．５〜７０μｍで形成した。このように、多層コア基板表裏面の銅厚は、内層の銅厚に比べて薄くするのが好適である。第２実施例−１では２５μｍとした。
これにより、表裏層は、内層に比べて微細な回路を形成することが可能になり、スルーホールランドの小径化及び導体回路間やスルーホールランドと導体回路間の隙間を小さくできる。従って、表裏層のスルーホールランドや導体回路はスルーホールピッチを狭くする邪魔にはならない。
【０１４６】
（８）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、信号回路３４Ｓ、電源回路３４Ｐ、アース回路３４Ｅの表面とスルーホール３６のランド表面をエッチングすることにより、導体回路の全表面に粗化面３６βを形成した（図２１（Ｃ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
以降の工程は、図５〜図７を参照して上述した第１実施例−１と同様であるため説明を省略する。但し、導体回路５８、１５８の厚みはめっき時間を調整して１５μｍとした。
【０１４７】
[第２実施例−２]
第２実施例−１は、スルーホールから延出する導体回路を有しないスルーホールが存在する領域をIC直下としたが、第２実施例−２では、以下の様に変更した。それ以外の部分は第２実施例−１と同様である。
図２６（A）は、４層コアの内層の代表的なアース層の横断面を、（B）は、４層コアの内層の代表的な電源層の横断面を示している。
第２実施例−２の多層コアも４層コアであって、電源用スルーホール３６Pが、アース層１６Eを貫通する際、該スルーホールから延出する導体回路１６Ｄを有しない電源用スルーホールが、ICの電源回路に接続している全スルーホールに対して５０％であり、かつ、アース用スルーホール３６Eが、電源層１６Pを貫通する際、該スルーホールから延出する導体回路を有しないアース用スルーホールが、ICのアース回路に接続している全スルーホールに対して５０％である。ダミーランドを有しないスルーホール数の調整は、図１８（Ｂ）を参照して上述した（２）の工程において、銅箔１６に回路形成する際に露光フィルムのパターンを変更することで可能である。
【０１４８】
[第２実施例−３]
第２実施例−３は、第２実施例−２において、スルーホールから延出する導体回路を有しないスルーホールを７０％とした以外は、第２実施例−２と同様である。
【０１４９】
[第２実施例−４]
第２実施例−４は、第２実施例−２において、スルーホールから延出する導体回路を有しないスルーホールを８０％とした以外は、第２実施例−２と同様である。
【０１５０】
[第２実施例−５]
第２実施例−５は、第２実施例−２において、スルーホールから延出する導体回路を有しないスルーホールを９０％とした以外は、第２実施例−２と同様である。
【０１５１】
[第２実施例−６]
第２実施例−６は、第２実施例−１において、内層の電源層とアース層の導体厚の厚みを４５μｍに変更した。それ以外は、第２実施例−１と同様である。
【０１５２】
[第２実施例−７]
第２実施例−７は、第２実施例−１において、内層の電源層とアース層の導体厚の厚みを６０μｍに変更した。それ以外は、第２実施例−１と同様である。
【０１５３】
[第２実施例−８]
第２実施例−８は、第２実施例−１において、内層の電源層とアース層の導体厚の厚みを７５μｍに変更した。それ以外は、第２実施例−１と同様である。
【０１５４】
[第２実施例−９]
第２実施例−９は、第２実施例−３において、内層の電源層とアース層の導体厚の厚みを７５μｍに変更した。それ以外は、第２実施例−３と同様である。
【０１５５】
[第２実施例−１０]
図２７を参照して本発明の第２実施例−１０に係る多層プリント配線板について説明する。
図２２を参照して上述した第２実施例−１の多層プリント配線板では、内層に２層のアース回路１６Ｅ、１６Ｐが配置された多層コア基板３０を使用した。これに対して、第２実施例−１０では、４層の内層アース回路１６Ｅ、１１６Ｅ、１６Ｐ、１１６ＰＰが設けられた多層コア基板２０を用いている。アース回路と電源回路が交互に配置してある。
【０１５６】
「第２実施例―１１〜１９」
第２実施例―１〜９において、出発材料の厚みとコア基板表裏の導体層の厚みを変更した。具体的には、図１８（Ａ）の銅張積層板１０の厚みを０．２ｍｍとし、図２０（Ｂ）のコア基板表裏の導体層（３４Ｓ、３４Ｐ、３４Ｅ）の厚みを１０μｍとした。それ以降の工程は第２実施例―１に準じた。
【０１５７】
〔第２実施例−２０〕
第２実施例−２０は、第２実施例−１６において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して３０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して３０％とした。
【０１５８】
〔第２実施例−２１〕
第２実施例−２１は、第２実施例−２０において、多層コア基板の内層の電源層とアース層の導体厚の厚みを６０μｍとした。
【０１５９】
〔第２実施例−２２〕
第２実施例−２２は、第２実施例−２０において、多層コア基板の内層の電源層とアース層の導体厚の厚みを７５μｍとした。
【０１６０】
〔第２実施例−２３〕
第２実施例−２３は、第２実施例−２０において、多層コア基板の内層の電源層とアース層の導体厚の厚みを１５０μｍとした。図１８（Ｄ）におけるプリプレグの厚みを２７５μｍとした。
【０１６１】
〔第２実施例−２４〕
第２実施例−２４は、第２実施例−２０において、多層コア基板の内層の電源層とアース層の導体厚の厚みを３００μｍとした。図１８（Ｄ）におけるプリプレグの厚みを４５０μｍとした。
【０１６２】
〔第２実施例−２５〕
第２実施例−２５は、第２実施例−２０において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して５０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して５０％とした。
【０１６３】
〔第２実施例−２６〕
第２実施例−２６は、第２実施例−２１において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して５０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して５０％とした。
【０１６４】
〔第２実施例−２７〕
第２実施例−２７は、第２実施例−２２において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して５０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して５０％とした。
【０１６５】
〔第２実施例−２８〕
第２実施例−２８は、第２実施例−２３において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して５０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して５０％とした。
【０１６６】
〔第２実施例−２９〕
第２実施例−２９は、第２実施例−２４において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して５０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して５０％とした。
【０１６７】
〔第２実施例−３０〕
第２実施例−３０は、第２実施例−２０において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して７０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して７０％とした。
【０１６８】
〔第２実施例−３１〕
第２実施例−３１は、第２実施例−２１において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して７０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して７０％とした。
【０１６９】
〔第２実施例−３２〕
第２実施例−３２は、第２実施例−２２において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して７０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して７０％とした。
【０１７０】
〔第２実施例−３３〕
第２実施例−３３は、第２実施例−２３において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して７０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して７０％とした。
【０１７１】
〔第２実施例−３４〕
第２実施例−３４は、第２実施例−２４において、ＩＣ直下のダミーランドを有しない電源用スルーホール数を全電源用スルーホール数に対して７０％とするとともに、ＩＣ直下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に対して７０％とした。
【０１７２】
〔第２実施例−３５〕
第２実施例−３５は、第２実施例−１２において、多層コア基板の内層の電源層とアース層の導体厚の厚みを６０μｍとした。
【０１７３】
〔第２実施例−３６〕
第２実施例−３６は、第２実施例−２５において、多層コア基板の内層の電源層とアース層の導体厚の厚みを３０μｍとした。
【０１７４】
第２実施例―２〜５、１２〜１５、１９、３５におけるＩＣ直下のダミーランドを有しないスルーホール数は、図３０及び図３３中に示した％から１０〜１５％引いた数字である。
【０１７５】
（第２比較例−１）
第２実施例−１と同じ厚みの内層の導体層及び表層の導体層となるように多層コア基板を形成した。但し、図３６、図３８を参照して上述した関連技術と同様にダミーランド１６を全てのスルーホールに配置した。
【０１７６】
（第２比較例−２）
第２比較例−１において、多層コア基板の導体厚を１５μｍにした以外は第２比較例−１と同様である。
【０１７７】
（第２比較例―３）
第２比較例―１において、出発材料の厚みを変更した。具体的には、図１８（Ａ）の銅張積層板１０の厚みを０．２ｍｍとした。また、図１８（Ａ）において、銅箔１６の厚みを５μｍとした。
【０１７８】
第２実施例−１〜９と第２比較例−１，２の基板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量を測定した。なお、ＩＣチップの電圧は直接測定できないので、プリント配線板にＩＣの電圧を測定できる回路を形成してある。このときの電圧降下量の値を示した。電源電圧１．０Ｖのときの変動した電圧降下量の値である。
また、第２実施例−１〜９と第２比較例−１，２の初期動作を確認した。この結果を図３３中の図表に表す。
さらに、ダミーランドを有しないスルーホール数についても検証を行った。以下にそれらの結果を示す。横軸にダミーランドを有しないスルーホール数、縦軸に電圧降下量の値とした（Ｖ）結果を図３２（Ａ）、（Ｂ）に示した。
【０１７９】
第２実施例−１と第２比較例−１の比較から、IC直下のスルーホールを、スルーホールから延出する導体回路を有しないスルーホールにすることで、１回目および２回目の電圧降下が改善され、ICの誤動作が生じなくなったことがわかる。
第２実施例−２〜５及び第２比較例−１の結果から、電源用、アース用スルーホールを、ダミーランドを有しないスルーホールとし、その数を多くしていくと、１回目および２回目の電圧降下が改善されていることがわかる（図３２（Ａ）、（Ｂ）、図３３参照）。
第２実施例−１、６、７、８の比較から、多層コアの内層の導体厚を厚くすることで、１回目及び２回目の電圧降下が、さらに改善されていることがわかる（図４０参照）。そして、内層の導体厚がビルドアップ層の導体厚の３倍以上になると、その改善効果は薄れてくる。
第２実施例−２〜５及び第２比較例−１から、スルーホールから延出する導体回路を有しないスルーホールの数を増やすことで、１回目と２回目の電圧降下が改善されていることがわかる。そして、７０％以上となるとICの誤動作が発生しなくなる。そして、スルーホールから延出する導体回路を有しないスルーホールの数を７０％以上とすると、その改善効果は薄れてくる。
第２比較例−１および第２比較例−２から、導体厚を厚くすることで、３回目の電圧降下が改善されていることがわかる。
【０１８０】
上記試験結果から本願発明の構成により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくすることができる。そのために、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
【０１８１】
次に、第２実施例−１１〜３６、第２比較例−３にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、ＩＣチップの電圧降下量を測定した。
下記のNo.3のＩＣチップを実装した各多層プリント配線板において、同時スイッチングを行い、その際のＩＣチップの電圧降下量を測定した。なお、ＩＣチップの電圧は直接測定できないので、プリント配線板にＩＣの電圧を測定できる回路を形成してある。電源電圧１．０Ｖのときの変動した電圧降下量の値である。
また、第２実施例−１１〜３６、第２比較例−３にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜3から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それらの結果を図３０に示す。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
【０１８２】
No.1のＩＣチップを実装した結果より、スルーホールの一部がダミーランドを有しないスルーホールであれば、ＩＣチップの誤動作や電圧降下を抑制できることが分かる。これは、明細書内で説明した第２発明の効果２〜４によるものと推察している。
No.2のＩＣチップを実装した第２実施例―１２と第２実施例―３６の比較から、ダミーランドを有しないスルーホールを形成する領域はＩＣ直下の好ましい事がわかる。
また、No.3のＩＣチップを実装した第２実施例―２０〜２４と第２実施例―２５〜２９の比較から、内層の導体厚みとダミーランドを有しないスルーホール数には相互作用があることが分る。内層の導体厚みが薄い場合は、ダミーランドを有しないスルーホールを多くする必要があり、内層の導体厚みが厚い場合は、少なくてもよい。これは、図３４を用いて説明した効果によるものと推察している。
尚、内層のグランド層の導体厚みは、内層の電源層の導体厚みと同じであり、コア基板の裏面のグランド層の導体厚みは、表面の電源層の導体厚みと同じである。このため、グランド層の導体厚みの和も電源層と同様厚いため、ノイズを低減できるので誤動作が発生しにくい。
【０１８３】
また、No.2のＩＣチップを実装した第２実施例−１２と第２実施例−３６を比較すると、多層コアの導体層の厚みやダミーランドを有しないスルーホール数が同一であっても、ダミーランドを有しないスルーホールを設ける領域により、電圧降下量や誤動作が異なることがわかる。これは、ＩＣ直下のスルーホールはＩＣまでの接続配線長が短いため、ＩＣ直下にダミーランドを有しないスルーホールを設けることで、より本願の特徴が効果的になっているものと推察している
【符号の説明】
【０１８４】
１２     金属層（金属板）
１４     樹脂層
１６     導体回路
１６Ｐ   導体層
１６Ｅ   導体層
１８     樹脂層
３０     基板
３２     銅箔
３４     導体回路
３４Ｐ   導体層
３４Ｅ   導体層
３６     スルーホール
４０     樹脂充填層
５０     層間樹脂絶縁層
５８     導体回路
６０     バイアホール
７０     ソルダーレジスト層
７１     開口
７６Ｕ、７６Ｄ 半田バンプ
９０     ＩＣチップ
９４     ドータボード
９８     チップコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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