(57)【要約】【課題】比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。【解決手段】正帰還構成の２組のCMOSインバータで構成されるラッチ回路のそれぞれのインバータに、差動のデータ信号D1,D1xが与えられる差動入力トランジスタM11a,M21aと、比較器出力で制御されるスイッチトランジスタM31a,M41aとを直列に設けたラッチ回路構成とする。また、データ信号振幅を小さくする。【選択図】      図２
2011205393.tif 000002
【特許請求の範囲】
【請求項１】
行列状の画素アレイを有し、その画素アレイの信号を行単位で読み出し、画素の読み出し信号電圧とカウンタ値に連動して電圧が単調に増減する参照電圧とを比較する比較器と、前記比較器が反転するタイミングにおけるカウンタ値を取り込み保持するための複数ビットのラッチ回路とを具備するＡＤ変換回路が列毎に設けられた固体撮像装置において、
前記１ビットあたりのラッチ回路が、前記比較器出力が接続するタイミング制御端子と、前記カウンタ値のいずれか１ビットのデータ信号が接続される差動構成の第１および第２のデータ入力端子と、前記第１および第２のデータ入力端子がゲートに接続されソースが第１の電源に接続された差動構成の第１および第２のトランジスタと、前記第１および第２のトランジスタと第２の電源との間にそれぞれ直列に設けられた、互いに一方の入力端子が他方の出力端子に接続される正帰還構成の第１および第２のCMOSインバータと、前記第１のCMOSインバータと前記第１のトランジスタで構成される直列回路にさらに直列に挿入されゲートが前記タイミング制御端子に接続された第３のトランジスタと、前記第２のCMOSインバータと前記第２のトランジスタで構成される直列回路にさらに直列に挿入されゲートが前記タイミング制御端子に接続された第４のトランジスタと、前記第１のCMOSインバータの出力端子と前記第２の電源の間に設けられゲートが前記タイミング制御端子に接続された、前記第３のトランジスタと反対極性の第５のトランジスタと、前記第２のCMOSインバータの出力端子と前記第２の電源の間に設けられゲートが前記タイミング制御端子に接続された、前記第４のトランジスタと反対極性の第６のトランジスタと、を有することを特徴とする固体撮像装置。
【請求項２】
前記１ビットあたりのラッチ回路の前記第３および第４のトランジスタが、前記第１および第２のトランジスタのドレインと前記第１および第２のCMOSインバータとの間に、それぞれ設けられていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記１ビットあたりのラッチ回路の前記第１および第２のトランジスタが、同じデータ入力信号線上に設けられた複数列のラッチ回路で共用されていることを特徴とする、請求項２に記載の固体撮像装置。
【請求項４】
前記１ビットあたりのラッチ回路の第３および第４のトランジスタが、前記第１および第２のCMOSインバータを構成するnMOSトランジスタとpMOSトランジスタとの間にそれぞれ設けられていること、を特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記ラッチ回路の第１および第２のデータ入力端子に与えるデータ信号の電圧振幅が前記第１および第２の電源の電位差よりも小さい振幅となっていることを特徴とする請求項１から４のいずれか一項に記載の固体撮像装置の駆動方法。
【請求項６】
前記ラッチ回路の第１または第２のデータ入力端子に入力されるデータ信号の一方の入力信号が固定電圧であり他方のデータ信号の電圧振幅が前記第１および第２の電源の電位差よりも小さい振幅となっていることを特徴とする請求項１から４のいずれか一項に記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関するものであり、特に列並列アナログ・デジタル変換回路（列並列ＡＤ変換回路）を有するＣＭＯＳイメージセンサの消費電力を低減することを可能とする固体撮像装置およびその駆動方法に関する。
【背景技術】
【０００２】
１次元状に画素が配列されたラインセンサや２次元に配列された２次元エリアセンサとして、ＣＭＯＳイメージセンサが知られている。このＣＭＯＳイメージセンサは周辺回路を同一チップ上に形成することが可能であり、列毎にＡＤ変換回路を設けて行単位で並列にＡＤ変換を可能とする列並列ＡＤ変換回路を有するＣＭＯＳイメージセンサが実現されている。
【０００３】
代表的な列並列ＡＤ変換回路として、比較器で画素信号とカウンタ値に連動した参照信号とを比較して、比較器出力が反転したときのカウンタ値を複数ビットのラッチ回路で取り込み、そのラッチ回路に保持されたデータをデジタル信号とするシングルスロープ型ＡＤ変換方式が開発されている。さらにその方式の応用として、ＡＤ変換動作を画素がリセットされたリセット信号と、フォトダイオード信号が蓄積された積分信号との２回行い、２つのデジタル信号の差分をとる、デジタル２重サンプリングＡＤ変換方式も実現されている。
【０００４】
このようなＡＤ変換回路に用いられるラッチ回路として図１１（ａ）に示すＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）構成のラッチ回路や、下記非特許文献１に示された、図１１（ｂ）のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）構成のラッチ回路が知られている。
【０００５】
これらの図１１（ａ）および（ｂ）の回路は比較器が接続するタイミング制御端子Cinがオン信号のときにスイッチトランジスタM51,M52あるいはM61がオン状態となり、データ入力端子DおよびDxより与えられるデータ信号にラッチ回路の状態が書き換えられ、タイミング制御端子Cinがオン信号からオフ信号に反転したときの状態が保持される。なお、ここでデータ入力端子Dxはデータ入力端子Dの反転信号を表している。
【０００６】
図１１（ｂ）におけるゲートに制御信号Selが与えられたトランジスタM63は保持したデータを読み出すときに選択され、データ入力線が接続されるデータ入力端子Dよりデータの出力も可能としている。図１１（ａ）の構成もデータ入力端子DおよびDxより出力が可能である。
しかしながら、同じデータ信号線を書き込みと読み出しで共用する場合は、ＡＤ変換と同時にデータ読み出しはできないため、ラッチ回路を２組設けて書き込み（ＡＤ変換）と読み出しを交互に行う必要がある。また、ラッチ回路と読み出し用回路を別に設けて、データ入力信号線とデータ出力信号線を別々とする構成も知られている。
【０００７】
ラッチ回路のタイミング制御端子Cinに接続される比較器出力は、オン信号からオフ信号に反転するステップ状の信号となるが、特許文献１に示す構成では、Ｄ型フリップフロップを組み合わせて構成されたクロック同期回路にて、ステップ状の比較器出力波形からパルス状の出力波形に変換してラッチ回路に与えている。この構成では、ラッチ回路のタイミング制御端子Cinがオン信号となる時間を短くすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００―３４９６３８
【非特許文献】
【０００９】
【非特許文献１】K. Findlater, R. Henderson, D. Baxter, J. E. D. Hurwitz, L. Grant, Y. Cazaux, F. Roy, D. Herault, and Y. Marcellier, "SXGA Pinned photodiode CMOS image sensor in 0.35μm technology," IEEE International Solid-State Circuits Conference, vol. XLVI, pp. 218 - 219, February 2003.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
シングルスロープ型ＡＤ変換方式やデジタル２重サンプリングＡＤ変換方式では、ビット数を増やすにはカウンタのカウント値も大きくしなければならず、同じ時間でＡＤ変換を行うためにはクロック周波数を高くする必要がある。さらに、画素アレイ数が大きくなると１行あたりのＡＤ変換時間を短くする必要があるため、さらに高いクロック周波数が必要となる。
【００１１】
カウンタ回路のクロック周波数が高くなると、このカウンタ値を、列毎に設けられたラッチ回路に入力データ信号を与えるために必要な駆動回路の消費電力が大きくなるという問題が発生する。特に、画素数が多くなると列数増大にともなって駆動しなければならない寄生容量が大きくなるため駆動回路の消費電力が非常に大きくなる。
【００１２】
図１１（ａ）および（ｂ）のラッチ回路はともに、タイミング制御端子Cinがオン信号のときはスイッチトランジスタM51,M52またはM61がオン状態となるため、データ入力端子DおよびDxの入力容量が大きくなる。
【００１３】
図１１（ａ）の入力容量はＣＭＯＳインバータの入出力端子がデータ入力端子に接続されるため入力容量が大きいとともに、データ入力が反転するたびに、ＣＭＯＳインバータの貫通電流も流れるため、消費電力が大きくなる。
【００１４】
図１１（ｂ）のダイナミック型ではスイッチトランジスタM61のチャージインジェクションの影響を低く抑えるために寄生容量Cpをある程度以上大きくしなければならず入力容量が大きくなるため消費電力が大きくなる。
【００１５】
このように、図１１（ａ）および（ｂ）のラッチ回路はタイミング制御端子Cinがオン信号のときにデータ入力端子の入力容量が大きく、データ信号駆動回路の消費電力が増大するという課題がある。さらに、タイミング制御端子Cinがオン信号とオフ信号のときではデータ入力端子の入力容量が大きく変わるため、同一データ線上の設けられたラッチ回路のタイミング制御端子Cinの状態によりデータ信号線の配線遅延時間が変わるという課題も有している。
【００１６】
このデータ信号線の配線遅延時間が変わるという問題は、デジタル２重サンプリングＡＤ変換方式のように、画素のリセット信号と積分信号との２回のＡＤ変換により差分を行う方式の場合に、配線遅延時間の変動が差分されたデジタル信号に誤差が残留するという問題を生じさせる。
【００１７】
デジタル２重サンプリングＡＤ変換方式では、列回路のオフセット電圧ばらつきとともに、比較器の遅延時間ばらつきや参照信号の配線遅延およびカウンタデータ信号の配線遅延も差分により補正されるため、高速なクロックを使用可能としている。しかしながら、データ信号線の配線遅延時間が変わると、クロックの高速化が困難となる。
【００１８】
また、特許文献１に示されているような、ステップ状の比較器出力をパルス状に変換してタイミング制御端子Cinに入力すれば、ラッチ回路の書き込み状態の時間を短くできるため、入力容量が増大する時間を短縮できるとともに、配線遅延時間の変動も小さくできる。しかしながら、クロック周波数が高くなるとパルス波形を生成する回路の消費電力が高くなるとともに、精度よくパルス波形を生成することが困難となるため、高速なクロック周波数では比較器出力はステップ波形としなければならない。
【００１９】
このようにカウンタのクロック周波数が高くなると、比較器出力をステップ波形としなければならず、タイミング制御端子Cinがオン状態のラッチ回路はデータ入力端子の入力容量増大により駆動回路の消費電流増大が問題となる。また、タイミング制御端子Cinがオン状態とオフ状態でラッチ回路の入力容量が変わり、データ信号線の配線遅延時間が変わるため、高速なクロック周波数の適用が困難となる。
【課題を解決するための手段】
【００２０】
上記課題を解決するために本発明においては、行列状の画素アレイを有し、その画素アレイの信号を行単位で読み出し、画素の読み出し信号電圧とカウンタ値に連動して電圧が単調に増減する参照電圧とを比較する比較器と、前記比較器が反転するタイミングにおけるカウンタ値を取り込み保持するための複数ビットのラッチ回路とで構成されるＡＤ変換回路が列毎に設けられた固体撮像装置において、前記１ビットあたりのラッチ回路が、前記比較器出力が接続するタイミング制御端子と、前記カウンタ値のいずれか１ビットのデータ信号が接続される差動構成の第１および第２のデータ入力端子とを有し、前記第１および第２のデータ入力端子がゲートに接続されソースが第１の電源に接続された差動構成の第１および第２のトランジスタと、前記第１および第２のトランジスタと第２の電源との間にそれぞれ直列に設けられた、互いに一方の入力端子が他方の出力端子に接続される正帰還構成の第１および第２のCMOSインバータと、前記第１のCMOSインバータと前記第１のトランジスタで構成される直列回路にさらに直列に挿入されゲートが前記タイミング制御端子に接続された第３のトランジスタと、前記第２のCMOSインバータと前記第２のトランジスタで構成される直列回路にさらに直列に挿入されゲートが前記タイミング制御端子に接続された第４のトランジスタと、前記第１のCMOSインバータの出力端子と前記第２の電源の間に設けられゲートが前記タイミング制御端子に接続された前記第３のトランジスタと反対極性の第５のトランジスタと、前記第２のCMOSインバータの出力端子と前記第２の電源の間に設けられゲートが前記タイミング制御端子に接続された前記第４のトランジスタと反対極性の第６のトランジスタとで構成されていることを特徴とする固体撮像装置としている。
【００２１】
このようなラッチ回路の構成ではデータ入力端子は第１および第２のトランジスタのゲートのみが接続するだけであり、このトランジスタ寸法を最小寸法とすることで、入力容量を最小限とすることができ、データ信号線の駆動回路の消費電力を下げることができる。また、第１および第２のトランジスタは常にソースが接地されているためラッチ回路の入力容量はタイミング制御信号の状態にかかわらず一定であり、データ信号線の配線遅延時間も常に一定となる。したがって、データ信号線の配線遅延時間に関わるＡＤ変換誤差は、２回のＡＤ変換を行うデジタル２重サンプリングＡＤ変換方式にて誤差を正確に減算することが可能となり、高速なクロック周波数が適用可能となる。
【００２２】
請求項２に係わる本発明では、請求項１に係わる発明において前記１ビットあたりのラッチ回路の第３および第４のトランジスタの配置が、一例として、前記第１および第２のトランジスタのドレインと前記第１および第２のCMOSインバータとの間に、それぞれ設けられていると特定している。
【００２３】
請求項２に係わる発明において前記１ビットあたりのラッチ回路の第１および第２のトランジスタが、同じデータ入力信号線上に設けられた複数列のラッチ回路で共用されていることが望ましい。これによりデータ入力信号線上に接続される入力トランジスタ数を削減でき入力容量が低減されるため、データ信号線駆動回路の消費電力をさらに下げることができる。
【００２４】
請求項４に係わる本発明では、請求項１係わる発明において、前記１ビットあたりのラッチ回路の第３および第４のトランジスタの配置が、他の一例として、前記第１および第２のCMOSインバータを構成するnMOSトランジスタとpMOSとトランジスタとの間にそれぞれ設けられていると特定している。
【００２５】
請求項１から請求項４のいずれか一項に係わる本発明において、前記ラッチ回路の第１および第２のデータ入力端子に与えるデータ信号の電圧振幅が前記第１および第２の電源の電位差よりも小さい振幅となっていることが望ましい。このように振幅を小さくすることで、データ信号線駆動回路の消費電力をさらに下げることができる。
【００２６】
請求項１から請求項４のいずれか一項に係わる本発明において、前記ラッチ回路の第１または第２のデータ入力端子に入力されるデータ信号の一方の入力信号が固定電圧であり他方のデータ信号の電圧振幅が前記第１および第２の電源の電位差よりも小さい振幅となっていることが望ましい。これにより、データ信号線の駆動回路がひとつになるため駆動回路の消費電力をさらに低減できる。
【発明の効果】
【００２７】
ラッチ回路の入力容量が低減できるため、データ信号線駆動回路の消費電力を小さくすることができる。また、ラッチ回路のタイミング制御端子の状態によりデータ入力端子の入力容量が変わらないため、データ信号線の配線遅延時間は常に一定となり、配線遅延時間を補正することが容易となるため、高速のクロック周波数を適用することが可能となる。さらにデータ入力端子にあたえるデータ信号の振幅を小さくすることで、駆動回路のさらなる消費電力低減が可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明を適用した第１実施形態のラッチ回路の回路図。
【図２】本発明を適用した第１実施形態のラッチ回路を２ビット有する列ＡＤ変換回路２列分の回路図。
【図３】本発明を適用した第２実施形態のラッチ回路を２ビット有する列ＡＤ変換回路２列分の回路図。
【図４】本発明を適用した第３実施形態のラッチ回路の回路図。
【図５】本発明を適用した第４実施形態となるラッチ回路のデータ入力端子にあたえるデータ信号の駆動波形。
【図６】本発明を適用した第５実施形態となるラッチ回路のデータ入力端子にあたえるデータ信号の駆動波形。
【図７】列並列ＡＤ変換回路を有するＣＭＯＳイメージセンサのブロック図。
【図８】ＣＭＯＳイメージセンサの画素構成を表す回路図。
【図９】列並列ＡＤ変換回路のブロック図。
【図１０】列並列ＡＤ変換回路を有するＣＭＯＳイメージセンサのタイミングチャート。
【図１１】従来のラッチ回路例を表す回路図。
【発明を実施するための形態】
【００２９】
［第１実施形態］
本発明を適用した第１実施形態の固体撮像装置として、最初に全体構成を説明する。図７は本発明を適用する列並列ＡＤ変換回路を有するＣＭＯＳイメージセンサのブロック図である。２次元状に配列された画素１０１はデコーダまたはシフトレジスタで構成される行選択回路１０４からの行選択線１０２により選択された行の画素信号が、垂直読み出し線１０３に読み出される。
【００３０】
垂直読み出し線１０３に出力された画素信号は列毎に設けられた比較器１０６で、ランプ信号発生回路１０８で生成された参照電圧信号線１１１で与えられる参照電圧と比較される。この参照電圧はカウンタ回路１０９のカウンタ値に連動して電圧が変化する波形となっており、比較器１０６が反転したとき、すなわち画素信号と参照電圧が一致したときのカウンタ値が入力データ信号線１１２を介してラッチ回路１０７に書き込まれ保持される。このラッチ回路に保持されたカウンタ値は列選択回路１０５で選択されると、出力データ信号線１１３を介して、センスアンプ回路１１０を介してデジタル信号として出力される。
【００３１】
図８に図７の１０１に示した画素の一例を示す。画素はフォトダイオードＰＤと、そのフォトダイオードの光電変換信号をフローティングディフュージョン領域（ＦＤ）に転送する転送トランジスタM71と、ＦＤをリセットするリセット用トランジスタM72と、ＦＤの電位を増幅出力する増幅用トランジスタM73と、その増幅出力信号を垂直信号線１０３に接続する行選択トランジスタM74により構成されている。ここで、トランジスタM71，M72，M74のゲートは図７に示された行選択線１０２を構成する制御信号線群であるTX,RST,READにそれぞれ接続され、図１０のタイミングチャートに示されるように制御される。
【００３２】
図９に図７の比較器１０６およびラッチ回路１０７で構成される列ＡＤ変換回路のブロック図を示す。比較器１０６は通常、多段構成の増幅器で構成され、図９では増幅器A1,A2の２段構成としている。１段目の増幅器A1の入出力間には制御信号RCOMPで制御されるスイッチS1が設けられるとともに、垂直信号線に接続する信号入力端子Vsigと増幅器A1の反転入力端子は容量C1を介して接続されている。また、比較器の非反転入力端子には図７のランプ波形発生回路１０８の参照電圧入力端子Vrampに接続されている。
【００３３】
図９で比較器１０６に設けられたスイッチS1および容量C1は、画素信号のリセット直後のリセット信号と、フォトダイオード信号が転送された積分信号との、２回の読み出し信号の差分を比較器に入力するため設けられている。比較器１０６の構成はスイッチS1および容量C1を設けずに、垂直信号線を直接比較器に接続して２回の読み出しそれぞれをＡＤ変換した後にデジタル信号にて差分を演算する構成とすることも可能である。
【００３４】
比較器出力Coutはラッチ回路１０７に接続されている。ラッチ回路１０７はカウンタ値のビット数に対応した数の単位ラッチ回路で構成され、図９では３ビット分の１１−１，１１−２，１１−３で示している。各単位ラッチ回路にはカウンタ回路１０９のカウンタ値がデータ信号線１１２−１，１１２−２，１１２−３を介して与えられており、それぞれのデータ信号をD1,D2,D3として表している。
【００３５】
図７、８および９に示した回路は図１０のタイミングチャートにしたがって動作する。図１０でＴ１はリセット期間、Ｔ２は１回目の読み出し期間、Ｔ３は画素信号転送期間、Ｔ４は２回目の読み出し期間でＡＤ変換動作が行われる。画素の信号出力はVsigにて示すように、Ｔ２の１回目の読み出し期間にてリセット信号が出力され、Ｔ４の２回目の読み出し期間にはそのリセット信号を基準に負の方向のフォトダイオード信号電圧Vsが加わった積分信号が出力される。したがって、１回目と２回の読み出し信号の差分は画素に積分されたフォトダイオード信号電圧Vsとなる。
【００３６】
図９に示した比較器１０６のスイッチS1は期間Ｔ２でオンして、１回目の読み出し期間のリセット信号が容量C1にサンプリングされる。２回目の読み出し期間Ｔ４では、フォトダイオード信号電圧Vsが容量C1を介して増幅器A1の反転入力端子に伝わる。その状態で非反転入力端子の参照電圧Vrampを単調に下げて反転入力端子と同電位となったときに比較器出力Coutが反転する。カウンタのデータ信号はD1,D2,D3にて示すようにカウンタ回路１０９に与える図１０には図示していないクロックに同期してカウンタ値が順次かわり比較器出力Coutが反転したときのデータ信号がラッチ回路１０７に保持される。これデータ信号がフォトダイオード信号電圧Vsに対応したデジタル信号となる。
【００３７】
このようにＡＤ変換動作が行われるが、図９においてラッチ回路のデータ入力端子の入力容量が大きいと、データ信号線の容量が大きくなるため、カウンタ信号D1,D2,D3を駆動する駆動回路の消費電力が大きくなるという課題がある。そこで、本発明においては図１に示すラッチ回路を用いて、データ入力端子の入力容量低減を図っている。
【００３８】
図１はゲートがデータ信号線に接続するデータ入力端子DおよびDxにソースが第１の電源VSSに接続されたnMOSトランジスタM1,M2に、nMOSトランジスタM3,M4を介して、それぞれ一方の入力端子が他方の出力端子に接続されている正帰還構成の２組のCMOSインバータINV1,INV2が設けられた基本構成に、さらにCMOSインバータINV1の出力端子Qxと第２の電源VDDとの間、およびCMOSインバータINV2の出力端子Qと第２の電源VDDとの間にそれぞれ設けられたpMOSトランジスタM5,M6で構成されている。
【００３９】
トランジスタM3,M4,M5,M6のゲートは比較器出力が接続されるタイミング制御端子Cinに接続されており、タイミング制御端子Cinの電圧がVSS（Cin=0）のときにはトランジスタM3,M4はオフ状態、トランジスタM5,M6はオン状態となり、CMOSインバータINV1,INV2の出力端子Q,Qxともに電源VDDと同電位となるリセット状態となっている。
【００４０】
タイミング制御端子Cinの電圧がVDD（Cin=1）のときにはトランジスタM3,M4がオン状態、トランジスタM5,M6はオフ状態となり、CMOSインバータINV1,INV2には、トランジスタM1,M2の電流が流れる。このとき、トランジスタM1,M2の電流はデータ入力端子Dの電位がデータ入力端子Dxよりも大きければ、CMOSインバータINV1の電流がINV2よりも大きくなるためCMOSインバータINV1の出力端子Qxの電位が下がり、CMOSインバータINV2の出力端子Qの電位が上がる。これらのインバータは正帰還がかかっているため小さな電位差が増幅され最終的に、出力端子QxはVSS（Qx=0）、出力端子QはVDD（Q=1）となる。この出力信号Q,Qxはデータ出力信号線に接続する読み出し用のバッファ回路を設けることで読み出すことができる。
【００４１】
図１のラッチ回路はデータ入力端子D,DxがそれぞれトランジスタM1,M2のゲートにのみ接続されている構成であり、トランジスタM1,M2は最小寸法としても全く問題ないため、入力容量を小さくできる。また、トランジスタM1,M2のソースおよびドレインともに定常状態の電位はVSSとなるため、ゲートの入力容量は常に一定であり、変動がないという特徴を有している。また、データ入力端子の入力信号振幅はトランジスタM1,M2の電流値の大小がデータ入力により反転すればよいため、オフセット電圧ばらつきよりも大きい程度の、小さな振幅でも動作可能である。
【００４２】
列並列ＡＤ変換回路におけるラッチ回路の入力端子の接続を図２に示す。図２は図１のラッチ回路を２ビットとして列並列ＡＤ変換回路２列分を示している。カウンタのデータ信号線は差動構成のD1,D1xおよびD2,D2xである。１列目および２列目の入力信号をそれぞれVsig1,Vsig2、比較器を１０６−ａ，１０６−ｂとして、１列目の比較器出力は単位ラッチ回路１１−１ａ，１１−２ａに接続し、２列目の比較器出力は単位ラッチ回路１１−１ｂ，１１−２ｂに接続している。それぞれのラッチ回路のデータ入力トランジスタM11a,M11bはデータ信号線D1に、データ入力トランジスタM21a,M21bはデータ信号線D1xに、データ入力トランジスタM12a,M12bはデータ信号線D2に、データ入力トランジスタM22a,M22bはデータ信号線D2xに、それぞれ接続されている。なお、図２の比較器の構成には図９にて示したスイッチS1および容量C1は省略している。
【００４３】
ＡＤ変換回路の分解能を上げるにはカウンタおよびラッチ回路のビット数を増やせばよい。ラッチ回路に保持されたデータの読み出し回路は図２には図示していないが、ラッチ回路毎に図１１のような選択スイッチを有するＳＲＡＭ構成またはＤＲＡＭ構成の読み出し回路を設けて、データ信号を転送して読み出しを行えばよい。
【００４４】
図２からもわかるように、各データ信号線は各列１つのトランジスタのゲートにのみ接続されているので、ゲート寸法を最小として、データ信号線の容量を小さくでき、データ信号駆動回路の低消費電力化が可能である。また、データ信号線の配線抵抗が大きく列数が多い場合には列の配置に依存する配線遅延が大きくなるが、図２の構成はデータ信号線に接続したトランジスタのゲート容量は、比較器出力が１の場合でも０の場合でも変わらないため、配線遅延による列配置に依存した誤差を補正することは容易であるため、高いクロック周波数を適用して高分解能化が可能となる。
【００４５】
［第２実施形態］
データ信号線の容量をさらに低減して駆動回路のさらなる低消費電力化を可能とする回路構成を第２実施形態として図３に示す。図２と同じ構成要素には同一符号が与えられている。
【００４６】
図３において図２の第１実施形態と異なるのは、データ信号線に接続するトランジスタを２列で共用している点のみである。データ信号線D1は図２のトランジスタM11a,M11bを図３ではトランジスタM11に、データ信号線D1xは図２のトランジスタM21a,M21bを図３ではトランジスタM21に、データ信号線D2は図２のトランジスタM12a,M12bを図３ではトランジスタM12に、データ信号線D2xは図２のトランジスタM22a,M22bを図３ではトランジスタM22に、それぞれ２列で共用するようにラッチ回路が変更されている。
【００４７】
これにともない、スイッチトランジスタM31aとM31b、M41aとM41b、M32aとM32bおよびM42aとM42bのそれぞれのソースを接続している。このため、例えば差動トランジスタM11とM22の電流は前記スイッチトランジスタがオンするとラッチ回路１１−１ａと１１−１ｂの２列に流れることになるが、この電流の流れる時間はスイッチトランジスタがオンした直後の短時間のみなので、データの書き込み動作には全く影響をおよぼさない。また、仮に２列の比較器が同時に反転したとしても、列毎の差動の電流値がデータ入力端子信号と逆転しなければ問題ないため、データ入力端子の入力電圧振幅が大きければ全く問題ない。
【００４８】
図３よりわかるように、各データ信号線のトランジスタ数は入力トランジスタを２列で共有すると１／２に、４列で共有すると１／４となり、データ信号線の容量をさらに小さくできるので駆動回路もさらに低消費電力化が可能である。また、データ信号線の容量が小さくなるため配線遅延も小さくなるという優位点も有している。なお、仮に配線遅延が問題となる大きさでも、第１実施形態と同様にデータ信号線に接続するラッチ回路の入力容量値は比較器の信号状態に依存しないため、配線遅延による誤差を補正することは容易である。
【００４９】
［第３実施形態］
第３実施形態として図４に図１と異なるラッチ回路の構成を示す。図１と同じ構成要素には同一符号が与えられている。図１と異なるのはトランジスタM3とM7およびM4とM8がそれぞれ入れ替わっている部分のみで他は変わらない。
【００５０】
このようにタイミング制御端子Cinにゲートが接続するnMOSトランジスタM3の配置はデータ入力トランジスタM1とCMOSインバータINV1の直列回路上のどこでもよく、トランジスタM1と第１の電源VSSとの間に配置することも可能である。
【００５１】
このように、スイッチトランジスタM3,M4の配置が変わっても、図４のラッチ回路も第１実施形態と同様な特徴を有し、各データ信号線は各列１つのトランジスタのゲートにのみ接続されているので、ゲート寸法を最小として、データ信号線の容量を小さくでき、駆動回路の低消費電力化が可能である。また配線遅延が生じても、その遅延時間はタイミング制御端子Cinの入力信号に依存しないため配線遅延による誤差を補正することは容易である。
【００５２】
図１、図２、図３および図４に示したラッチ回路はnMOSトランジスタとpMOSトランジスタの極性および電源を入れ替えた構成としても、同様な動作が可能であり、同様な特徴を有する。
【００５３】
［第４実施形態］
これまでの実施形態では、ラッチ回路の回路構成を示したが、これらのラッチ回路に入力するデータ信号の振幅を小さくする駆動方法を適用することでも駆動回路の消費電力を低減することが可能である。第４実施形態として駆動回路の振幅を小さくして消費電力を低減する駆動方法を図５に示すタイミングチャートを用いて説明する。
【００５４】
図５は図１０のタイミングチャートの期間Ｔ４におけるデータ信号D1,D2,D3およびそれらの反転信号D1x,D2x,D3xに低消費電力化を可能とするための出力信号波形を示している。データ信号D1,D2,D3は実線で、D1x,D2x,D3xは破線で示している。図１０ではカウンタ信号はバイナリコードとしたが、図５ではデータ信号が反転する頻度が最小限のグレイコードを用いている。カウンタ信号の駆動回路は信号が反転したときのみに信号線の充放電を行い電力が消費されるので、グレイコードを用いることで、バイナリコードよりも消費電力が低減できる。
【００５５】
さらに、図５に示すように１と０のデータ信号の０に対応する電圧をVos、１に対応する電圧をVDDとして、０信号の電圧をグランド電位に相当する電源電圧VSSより大きくしている。通常のデジタル信号では０信号はグランド電位としてフルスケールの振幅を用いているが、第１、第２および第３の実施形態として図１、図２、図３および図４に示したラッチ回路は、データ入力信号としてオフセット電圧ばらつきによる誤動作を防ぐために、オフセット電圧ばらつきよりも大きな差動信号セットとすれば、必ずしもフルスケールの信号振幅とする必要がない。
【００５６】
したがって、図５に示すようにデータ入力信号の振幅を小さくすれば、データが反転するときに駆動回路にてデータ信号線を充放電する電荷を、振幅に比例して小さくすることができる。このように、図５に示す小さな振幅の駆動波形の適用は、駆動回路の消費電力を低減できるという利点を有している。
【００５７】
［第５実施形態］
小さな振幅の差動データ信号セットを用いる他の信号波形を、本発明を適用した第５実施形態として図６に示す。データ信号D1,D2,D3を実線でそれらの反転信号D1x,D2x,D3xを破線で示している。
【００５８】
図６にてデータ信号D1,D2,D3は図５と同様な波形であるが、反転信号D1x,D2x,D3xをデータ信号D1,D2,D3の０信号と１信号の電圧値のほぼ中間電位の固定電圧としている。このように対称でない差動データ信号セットを用いても、これまで示したラッチ回路はオフセット電圧ばらつきよりも大きな電位差を有する差動電圧セットであれば動作可能である。
【００５９】
図６に示す駆動波形では、一方の信号は固定電圧でよく、駆動回路を半分に削減できる。したがって、図６の示す駆動波形の適用は、駆動回路の消費電力をさらに低減できるという利点を有している。
【符号の説明】
【００６０】
１１−１，１１−２，１１−３，１１−１ａ，１１−１ｂ，１１−２ａ，１１−２ｂ  単位ラッチ回路
１０１  画素
１０２  行選択線
１０３  列信号線
１０４  垂直シフトレジスタ
１０５  水平シフトレジスタ
１０６，１０６−ａ，１０６−ｂ  比較器
１０７  ラッチ回路
１０８  ランプ信号発生回路
１０９  カウンタ回路
１１０  センスアンプ
１１１  参照電圧信号線
１１２  入力データ信号線
１１３  出力データ信号線
M1,M2,M11a,M21a,M11b,M21b,M12a,M22a,M12b,M22b,M11,M12,M21,M22  データ入力トランジスタ
M3,M4,M5,M6,M31a,M41a,M31b,M41b,M32a,M42a,M32b,M42b,M51,M52,M61,M63  スイッチトランジスタ
M7,M8,M9,M10,M53,M54,M55,M56  CMOSインバータ用トランジスタ
M62  読み出し用トランジスタ
INV1,INV2  CMOSインバータ
PD  フォトダイオード
M71,M72,M73,M74  画素用トランジスタ
Vsig,Vsig1,Vsig2  列信号線入力端子および入力信号
Vramp  参照電圧端子および参照電圧信号
VSS  第１の電源
VDD  第２の電源
D,Dx,D1,D1x,D2,D2x,D3,D3x データ信号端子およびデータ信号
Cin  タイミング制御端子
Sel  選択信号端子
Q,Qx  データ信号出力端子
S1  スイッチ
C1  容量
Cp  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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