(57)【要約】      （修正有）【課題】制御信号線の数を削減することにより、消費電力とチップ面積を削減する。【解決手段】第１のデータ線対ＢＬＴ／Ｎと第２のデータ線ＬＩＯＴ／Ｎ間の接続を制御する第１のスイッチＮ１１、Ｎ１２と、第１のデータ線対に接続された第１のアンプ１０４と、第２のデータ線対と第３のデータ線対ＭＩＯＴ／Ｎ間の接続を制御する第２のスイッチＮ１、Ｎ２と、第２のデータ線上のデータを増幅して第３のデータ線対へ出力する第２のアンプＮ３〜Ｎ７と、第３のデータ線に接続される第３のアンプ１０１と、を備え、スイッチ制御回路１０６は、第１のデータ線対のプリチャージ・イコライズを制御する第１の制御信号ＰＤＬＢに基づき、前記第１のデータ線対のプリチャージ・イコライズが行われない時に、第２のスイッチを導通状態とし、第１のデータ線対のプリチャージ・イコライズが行われる時に第２のスイッチを非導通状態とする。【選択図】図５
2011096327.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが双方向にデータを転送する第１乃至第３のデータ線と、
前記第１のデータ線と前記第２のデータ線との間の接続を制御する第１のスイッチと、
前記第２のデータ線と前記第３のデータ線間に接続された第２のスイッチと、
前記第１のデータ線に接続され、前記第１のデータ線上のデータ情報を増幅して保持する第１のアンプと、
前記第２のデータ線に接続され、前記第２のデータ線上のデータ情報に応じて前記第３のデータ線を駆動する第２のアンプと、
前記第３のデータ線に接続され、外部から入力された外部データ情報に対応して前記第３のデータ線を駆動する第３のアンプと、
前記第３のデータ線に接続され、前記第２のアンプから前記第３のデータ線に転送されたデータ情報を受け外部データ情報として出力する第４のアンプと、
前記第２スイッチを制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、前記第１のデータ線のプリチャージを制御する第１の制御信号に基づき、前記第２のスイッチを制御する信号を生成する、ことを特徴とする半導体装置。
【請求項２】
前記第１の制御信号は、半導体装置が外部からアクセスされないスタンバイモード時に活性化して前記第１のデータ線をプリチャージし、前記第１のデータ線から前記第３のデータ線へのデータ転送であるリードモード時、且つ、前記第３のデータ線から前第１のデータ線へのデータ転送時であるライトモードとの両方のモードを含む前記アクセス時には非活性化する信号である、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記スイッチ制御回路は、前記第１の制御信号の活性化に基づき、前記第１のデータ線のプリチャージが行われるときに、前記第２のスイッチを電気的に非導通状態とし、
前記第１の制御信号の非活性化に基づき、前記第１のデータ線のプリチャージが行われないときに、前記第２のスイッチを電気的に導通状態とする、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記スイッチ制御回路は、前記第１の制御信号を反転した信号を、前記第２のスイッチを制御する信号として前記第２のスイッチに供給する、ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記スイッチ制御回路は、前記第１の制御信号の電圧の振幅値を異なる電圧値の振幅値に変換し、前記変換した信号を前記第２のスイッチを制御する信号として前記第２のスイッチに供給する、ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のアンプの電源電圧の低電位側が前記第４のアンプの電源電圧の低電位側よりも低い負電位である、ことを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のデータ線が、一つの信号を相補の信号対で転送する第２のデータ線対からなり、
前記第３のデータ線が、一つの信号を相補の信号対で転送する第３のデータ線対からなり、
前記第２のスイッチが、前記第２のデータ線対と第３のデータ線対との間にそれぞれ接続される前記第２のスイッチ対からなり、
前記第２のスイッチ対は、
前記第３のデータ線対に第１端子がそれぞれ接続され、前記第２のデータ線対に第２端子がそれぞれ接続され、前記スイッチ制御回路の出力に制御端子が共通に接続された第１及び第２のトランジスタを含む、ことを特徴とする請求項２乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２のアンプが、
前記第２のデータ線対に制御端子がそれぞれ接続され、前記第３のデータ線対に第１端子が互いに交差接続された第３及び第４のトランジスタと、
前記第３及び第４のトランジスタの第２端子と、低電位側の電源間に接続された制御トランジスタと、を含み、
前記制御トランジスタの制御端子は第２の制御信号に接続され、電気的な導通と非導通が制御される、ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１のデータ線が、一つの信号を相補の信号で示し、少なくともいずれか一方がメモリセルに接続される相補の第１のデータ線対からなり、
前記第１のアンプが、前記第１のデータ線対に接続されたセンスアンプからなり、
前記第１のスイッチが、外部から入力するアドレスに対応するカラム選択信号に基づき、前記第１のデータ線対と前記第２のデータ線対との接続を制御するカラムスイッチからなり、
更に、前記第１のデータ線対間に接続され、前記第１の制御信号に応じて、前記第１のデータ線対を第１の所定の電圧に前記プリチャージしイコライズする回路を備える、ことを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
更に、前記第２のデータ線対間に接続され、第３の制御信号に基づき、前記第２のデータ線対を第２の所定の電圧にプリチャージしイコライズする回路を備える、ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２のデータ線対は、第３の制御信号に基づき、前記第３のデータ線対のプリチャージ電圧から所定電圧低下させた電圧にプリチャージされる、ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１２】
更に、前記第２のデータ線対間に接続され、前記第３の制御信号に基づき、前記第２のデータ線対を第２の所定の電圧にプリチャージしイコライズする回路と、
前記第３のデータ線対間に接続され、第４の制御信号に基づき、前記第３のデータ線対を前記第２の所定電圧にプリチャージしイコライズする回路と、
を備え、
前記第４の制御信号に基づき前記第２の所定電圧にプリチャージ・イコライズされた前記第３のデータ線対から、電気的に導通状態の前記第１、第２のトランジスタを介することによって、前記第２のデータ線対が、前記第２の所定電圧から前記所定電圧低下させた電圧にプリチャージされる、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記外部データ情報を転送する前記ライトモード時に電気的に導通状態に制御される前記第２のスイッチ対は、前記リードモード時にも動作する、ことを特徴とする請求項７乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記リードモード時に、前記第２のスイッチは前記ライトモード時の第１のインピーダンス値よりも高い第２のインピーダンス値で動作する、ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
メモリセルが接続され、データを双方向に転送する１次側データ線対と、
前記１次側データ線対に接続され、前記１次側データ線対上のデータ情報を増幅し保持する１次側の第１のアンプと、
前記１次側データ線対に接続され、前記１次側データ線対上のデータ情報に応じて、前記２次側データ線対を駆動する１次側の第２のアンプと、
前記１次側データ線対とスイッチを介して接続され、外部からの外部データ情報を入力する２次側データ線対と、
前記２次側データ線対に接続された２次側アンプと、
前記スイッチを制御するスイッチ制御回路と、
を備え、
外部からのデータを書き込むライトモード時、前記２次側アンプは前記外部データ情報に対応して前記２次側データ線対を駆動し、前記２次側データ線対上のデータ情報は電気的に導通状態の前記スイッチを介して前記１次側データ線対へ転送され、前記１次側の第１のアンプが保持する前記内部データ情報は前記外部データ情報によって書き換えられ、
前記メモリセルからのデータを読み出すリードモード時、前記第１のアンプは前記メモリセルの情報に対応して前記１次側データ線対を駆動し、前記１次側データ線対上のデータ情報は前記第２のアンプを介して前記２次側データ線対へ転送され、前記２次側アンプは前記２次側データ線対上の前記メモリセルが保持する内部データ情報を外部に出力し、
前記スイッチ制御回路は、前記ライトモードかリードモードかに係らず、且つ、半導体装置が外部からアクセスされないスタンバイモード時に前記１次側データ線対のプリチャージを制御する第１の制御信号に基づき、前記スイッチを制御する信号を生成する、ことを特徴とする半導体装置。
【請求項１６】
前記スイッチ制御回路は、前記第１のデータ線のプリチャージが行わるときに、前記スイッチを電気的に非導通状態とし、前記第１のデータ線のプリチャージが行われないときに、前記スイッチを電気的に導通状態とする、ことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記１次側データ線対が、
前記１次側アンプが接続するビット線対と、
前記ビット線対に外部から入力するアドレスに対応するカラム選択信号によって制御されるカラムスイッチを介して接続するローカル入出力線対と、
を含み、
前記２次側データ線対が、複数の前記ローカル入出力線対にそれぞれ対応する複数の前記スイッチを介して接続される一つのメイン入出力線対を含む、ことを特徴とする請求項１５又は１６記載の半導体装置。
【請求項１８】
前記スイッチは、前記ライトモード時に第１のインピーダンス値で電気的に導通し、前記リードモード時に前記第１のインピーダンス値よりも高い第２のインピーダンス値で電気的に導通する、ことを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記ローカル入出力線対のイコライズ電圧が、前記メイン入出力線対のイコラズ電圧よりも前記スイッチを構成するトランジスタの閾値分低い、ことを特徴とする請求項１７記載の半導体装置。
【請求項２０】
前記１次側の第２のアンプの駆動電源電圧の低電位側が前記２次側アンプの駆動電源電圧の低電位側よりも低い負電位である、ことを特徴とする請求項１８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、階層データ線間のスイッチ制御機能を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置におけるメモリアレイ内での入出力データ転送方式として階層化データ線方式（「階層化ＩＯ方式」ともいう）が用いられている。階層化データ線方式は、例えば、ビット線等の第１のデータ線と、第１のデータ線に接続する第２のデータ線（例えばローカル入出力線（ＬＩＯ））と、第２のデータ線に接続する第３のデータ線（メイン入出力線（ＭＩＯ線））を備えている。ローカル入出力線（ＬＩＯ線）には複数のビット線がカラムスイッチを介して接続され、メイン入出力線（ＭＩＯ線）には複数のローカル入出力線（ＬＩＯ線）がスイッチを介して接続される。
【０００３】
図１は、一般的なＤＲＡＭの構成を示すブロック図である。なお、図１には、（ビット線（ＢＬ）、ローカル入出力線（ＬＩＯ）、メイン入出力線（ＭＩＯ）からなる階層化データ線構造の一例も模式的に示されている。図１を参照すると、このＤＲＡＭ装置は、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル））を入力し、該コマンドをデコードするコマンドデコーダ（不図示）を有し、コマンドのデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。
【０００４】
入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、不図示のメインワードドライバによりメインワード線（不図示）が活性化され、該活性化されたメインワード線に接続するサブワードドライバ（ＳＷＤ）によりサブワード線（ＳＷＬ）が選択される。サブワード線（ＳＷＬ）がＨｉｇｈレベルとなると、サブワード線（ＳＷＬ）に接続されたメモリセル（ＭＣ）からビット線（ＢＬ）に保持データが読み出され、センスアンプで増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ（カラムデコーダ）３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）をローカル入出力線（ＬＩＯ）に接続する。選択されたビット線（ＢＬ）のデータはセンスアンプで増幅され、カラムスイッチを介してローカル入出力線（ＬＩＯ）に転送され、メイン入出力線（ＭＩＯ）とローカル入出力線（ＬＩＯ）との交差部のスイッチ１０（サブアンプ）を介してメイン入出力線（ＭＩＯ）に転送され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピン（ＤＱ端子）より、外部に出力される。ＤＱピンは複数ピンであり、所謂複数のＩ／Ｏ端子である。なお、複数のＭＩＯ線に読み出された読み出しデータはパラレルシリアル変換され、ＤＱ端子からシリアルに出力される。
【０００５】
データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【０００６】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンからデータを入力し、入出力インターフェース６からデータラッチ回路５に転送される。なお、ＤＱ端子からシリアルに入力された複数のビットデータ（書き込みデータ）は、シリアルパラレル変換され、各ビットデータは、ＭＩＯ線、交差部のスイッチ１０、ＬＩＯ線、選択されたビット線（ＢＬ）のカラムスイッチを介して、当該ビット線（ＢＬ）のセンスアンプに書き込みデータが転送される。センスアンプは、ビット線（ＢＬ）を書き込みデータに即して駆動し、当該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
【０００７】
図２は、センスアンプの典型的な構成の一例を示す図である。図２には、シェアード型のセンスアンプ回路（ＳＡ）のビット線系の一部が示されている。ワード線はサブワードドライバ回路１４により駆動される。メモリセルは、ゲート電極がワード線に接続され、ドレイン又はソースが、ビット線（ＢＬＴ）に接続されたｎＭＯＳトランジスタと、一端がｎＭＯＳトランジスタのソース又はドレインに接続され、他端が電源（プレート電極）に接続された容量Ｃｓを備えている。特に制限されないが、図２のビット線構造において、サブワード線ＳＷＬに接続されたメモリセルＭＣは、ビット線ＢＬＴに接続されており、図示されない隣のサブワード線に接続するメモリセルは、ビット線ＢＬＮに接続される折り返し型ビット線とされる。ビット線対（ＢＬＴ／ＢＬＮ）間に接続されるセンスアンプ（ＳＡ回路）は、ソースがＰＣＳ線に共通接続され、ゲートとドレインが交差接続されたｐＭＯＳトランジスタ対と、ソースがＮＣＳ線に共通接続され、ゲートとドライバが交差接続されたｎＭＯＳトランジスタ対を備え、ｐＭＯＳトランジスタ対のドレインとｎＭＯＳトランジスタ対のドレインがそれぞれ接続される。
【０００８】
図２において、図の上側に示すメモリマット０（１１）のビット線対（ＢＬＴ／ＢＬＮ）と、下側に示すメモリマット１（１３）のビット線対（ＢＬＴ／ＢＬＮ）とが、その間に配置されたセンスアンプ（ＳＡ）１２を共有する構成とされている。センスアンプ回路（ＳＡ回路）と、メモリマット０（１１）側のビット線対との間には、制御信号ＳＨＲＢ０で導通、非導通が制御されるパストランジスタ（ｎＭＯＳトランジスタ）が設けられ、センスアンプ（ＳＡ）と、メモリマット１（１３）側のビット線対との間には、制御信号ＳＨＲＢ１で導通・非導通が制御されるパストランジスタ（ｎＭＯＳトランジスタ）が設けられている。尚、導通、非導通は電気的な作用を示し、以後の説明において同様とする。
【０００９】
メモリマット０（１１）側のビット線対ＢＬＴ／ＢＬＮには、制御信号ＢＬＥＱＴ０にゲートが接続されて導通、非導通が制御される３つのｎＭＯＳトランジスタを備え、導通時、ビット線対ＢＬＴ／ＢＬＮをプリチャージ電源からプリチャージするとともに、メモリマット０（１１）のビット線対ＢＬＴ／ＢＬＮをイコライズする回路が配設されている。尚、プリチャージとは、該動作が終了して次回の動作に初期化することを示し、以後の説明において同じとする。イコライズとは、２つの信号を同一の電位（等電位）に制御することを示し、以後の説明において同じとする。
【００１０】
同様に、メモリマット１（１３）側のビット線対ＢＬＴ／ＢＬＮには、制御信号ＢＬＥＱＴ１にゲートが接続されて導通、非導通が制御される３つのｎＭＯＳトランジスタを備え、導通時、ビット線対ＢＬＴ／ＢＬＮをプリチャージ電源からプリチャージするとともに、メモリマット１（１３）のビット線対ＢＬＴ／ＢＬＮをイコライズする回路が配設されている。さらに、センスアンプ（ＳＡ回路）とビット線対の接続ノードは、カラム選択信号ＣＳＬのＨｉｇｈ／Ｌｏｗで導通／非導通が制御されるカラムスイッチを介して、入出力線対（Ｉ／Ｏ）に接続される。入出力線対（Ｉ／Ｏ）は、図１のＬＩＯに対応し、メモリマット０、１にそれぞれ対応して各１対が設けられる。
【００１１】
メモリアレイ電源のＶＡＲＹ電源線とＰＣＳ間には、制御信号ＲＳＡＥＰ１Ｔをゲートに入力するｐＭＯＳトランジスタ１８を備え、ＶＳＳＳＡ電源線とＮＣＳ間には、制御信号ＲＳＡＥＮＴをゲートに入力するｎＭＯＳトランジスタ２０を備え、ＰＣＳとＮＣＳの間には、制御信号ＥＱＣＳがＨｉｇｈレベルのとき導通（オン）し、ＰＣＳとＮＣＳをプリチャージするプリチャージ回路と、ＰＣＳとＮＣＳをイコライズするイコライズ回路１９を備えている。
【００１２】
図３は、図１のメモリアレイ１内の階層化データ線構造（階層ＩＯ方式）の構成を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うための幹配線である。バスドライバ＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１の入力には、ＭＩＯ線（相補のＭＩＯＴ、ＭＩＯＮ）のデータを増幅するためのメインデータアンプ回路（ＭＡ）＜ｋ＞３０２の出力が接続されている。
【００１３】
メインデータアンプ回路（ＭＡ）＜ｋ＞３０２の入力は、アレイ内のｋ番目のＭＩＯ線対であるＭＩＯＴ＜ｋ＞とＭＩＯＮ＜ｋ＞に差動で接続され、出力はドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。ライトアンプ（ＷＡ）３０５は、レシーバ３０６を介してＲＷＢＵＳからの書き込みデータを入力し、ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞を駆動する。書き込み時、ライトアンプ（ＷＡ）３０５はレシーバ＜ｋ＞３０６からの出力を受け、差動信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞に出力する。読み出し時、メインデータアンプ回路＜ｋ＞３０２は、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。読み出し時、ライトアンプ（ＷＡ）３０５は非活性状態とされ、その出力はハイインピーダンス状態とされる。
【００１４】
ＭＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞）には、ｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣ回路は、図１におけるＭＩＯ線対とＬＩＯ線対の交差部のスイッチ１０に対応する。図１の例では、各ＭＩＯ線対には、メモリマット列１、２、３に対応して、ＳＷＣ＜０＞、ＳＷＣ＜１＞、ＳＷＣ＜２＞が設けられる。ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＮ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＮ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＮ＜ｍ＞と接続される。ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞のうち、選択されたメモリマットのビット線に接続されたセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、・・・ＳＡ＜ｎ＞に接続されるＬＩＯ線対に対応したＳＷＣ回路が選択され、それ以外は非選択となる構成とされている。
【００１５】
特に制限されないが、ＳＷＣ＜ｉ＞（ただし、ｉ＝０〜ｍの整数）は、データ書き込み時、ＭＩＯ線対（ＭＩＯＴ＜ｉ＞、ＭＩＯＮ＜ｉ＞）上の書き込みデータを、不図示のトランスファゲート（「パストランジスタ」ともいう）を介して、ＬＩＯ線対（ＬＩＯＴ＜ｉ＞、ＬＩＯＮ＜ｉ＞）に転送し、データ読み出し時、選択されたビット線のセンスアンプより、ＬＩＯ線対（ＬＩＯＴ＜ｉ＞、ＬＩＯＮ＜ｉ＞）に転送された読み出しデータを、不図示のサブアンプ（リードアンプ）で受け、ＭＩＯ線対（ＭＩＯＴ＜ｉ＞、ＭＩＯＮ＜ｉ＞）に駆動出力する。ＬＩＯ線対は、ｎ＋１本のカラム選択信号ＣＳＬ＜０＞〜ＣＳＬ＜ｎ＞により、ｎ＋１個のセンスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞との接続が制御され、選択された１つのセンスアンプＳＡがＬＩＯ線対に接続される。
【００１６】
上記した階層データ線構造の半導体記憶装置として、例えば特許文献１には、階層バスにおいて、セグメントデータ線対とグローバルデータ線対との間にリード用のアンプを備え、他方でライト用のトランスファゲートを備えた構成が開示されている。トランスファゲートは、ライト時にのみ電気的に導通に制御される。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平０７−３３４９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１の図９等の関連技術等の構成においては、リード関連の制御信号とライト関連の制御信号でリード用のアンプの活性化とライト用のトランスファゲートの導通を制御しており、リード、ライトが分離された構成とされている。
【００１９】
階層化データ線構造をなすＭＩＯ線とＬＩＯ線の交差部（図１の１０参照、あるいは、特許文献１の図１４のＳＩＯとＧＩＯの交差部参照）は、サブアレイの間に点在する。これらの交差部に配置されるスイッチを制御する制御信号の本数の増大、配線長が増大により、チップ面積が増大し、配線の充放電等に伴う消費電力が増大する。したがって、これらの制御信号の配線本数の削減、消費電力の低減が望まれる。
【課題を解決するための手段】
【００２０】
本発明によれば、階層データ線構造をなす第１乃至第３のデータ線を備え、さらに第１のデータ線と第２のデータ線間の接続を制御する第１のスイッチと、第２のデータ線と第３のデータ線間の接続を制御する第２のスイッチと、第１のデータ線に接続され、第１のデータ線のデータ情報を増幅保持する第１のアンプと、第２のデータ線上のデータを増幅して第３のデータ線へ出力する第２のアンプと、前記第３のデータ線に接続される読出し用の第３のアンプ及び書き込み用の第４のアンプと、第２スイッチを制御するスイッチ制御回路を備えている。このスイッチ制御回路は、外部から第１のデータ線へデータを書き込むライト関連の専用の制御信号を用いるかわりに、ライトモードかリードモードかに係らず、且つ半導体装置が外部からアクセスされないスタンバイモード時に第１のデータ線のプリチャージを制御する信号として用いられる第１の制御信号を用いて、第２のスイッチを制御する信号を生成し、第２スイッチの電気的な導通と非導通を制御する。本発明において、スイッチ制御回路は、第３のデータ線から第２のデータ線側へのデータ転送時（ライト時）には、第２のスイッチを制御する信号により、第２のスイッチを電気的に導通状態とするが、第２のデータ線から第３のデータ線へのデータ転送時（リード時）にも、第２のスイッチを制御する信号を、ライト時と同様、第２のスイッチを電気的に導通状態とする。この場合、第２のスイッチは第２のアンプの動作によりライト時のインピーダンス値よりも高いインピーダンス値で動作し、第３のデータ線の負荷が第２のデータ線側から見えなくなっている。本発明において、第１乃至第３のデータ線はそれぞれ一つの信号を相補信号として伝送するデータ線対で構成してもよい。
【発明の効果】
【００２１】
本発明による各種効果の一つを例示すれば、集積度の高いメモリアレイ内の制御信号の本数を減らし、またライトモード／リードモードの周波数で動作していた制御信号がスタンバイモード／アクティブモードの周波数で動作することとなるので、該制御信号の充放電電流のサイクルが長くなり消費電力を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】ＤＲＡＭ装置の一般的な構成を示す図である。
【図２】ビット線系とセンスアンプの一般的な構成を示す図である。
【図３】階層方式の入出力線の一般的な構成を示す図である。
【図４】本発明を説明するための図である。
【図５】本発明の第１の実施例の構成を示す図である。
【図６】図１のセンスアンプとイコライズ回路の構成を示す図である。
【図７】本発明の第１の実施例の動作を説明するタイミング波形図である。
【図８】本発明の第２の実施例の構成を示す図である。
【図９】本発明の第２の実施例の動作を説明するタイミング波形図である。
【図１０】本発明の第３の実施例の構成を示す図である。
【図１１】本発明の第３の実施例の動作を説明するタイミング波形図である。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について説明する。図４は、本発明と関連技術を対比して説明するための図である。本発明においては、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）とローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）の交差部に配置されるスイッチ（図１の１０）内のトランスファゲート（図４（Ａ）のｎＭＯＳトランジスタＮ１、Ｎ２）の導通と非導通を、ビット線（Ｘ系統）のイコライズ制御信号（ＰＤＬＢ）に基づき制御する。イコライズ制御信号（ＰＤＬＢ）は、デバイスのスタンバイ時に、活性化され、トランジスタ（Ｎ１、Ｎ２）を非導通とし、アクティブコマンドが入力されると、イコライズ制御信号（ＰＤＬＢ）は非活性化され、トランジスタ（Ｎ１、Ｎ２）を動作させる。トランジスタ（Ｎ１、Ｎ２）は、ライト時以外に、リード時にも動作する。スタンバイ（スタンバイモード）とは、半導体装置が外部からアクセスされない状態を定義し、リード（リードモード）とはメモリセルから情報を読み出して外部へ出力する状態を定義し、ライト（ライトモード）とは外部から情報をメモリセルへ書き込む状態を定義する。
【００２４】
上記した関連技術においては、図４（Ａ）に示すように、階層ＩＯ線の交差部のトランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２）は、Ｙタイミング生成回路で生成されたライト関連の制御信号で制御される。なお、図４（Ａ）において、制御信号生成回路、Ｘタイミング生成回路、Ｙタイミング生成回路は、それぞれ図１の制御信号生成回路８、Ｘタイミング生成回路２、Ｙタイミング生成回路３に対応する。
【００２５】
図４（Ａ）に示すように、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）とローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）の交差部に配置されるリードアンプ（ｎＭＯＳトランジスタＮ３〜Ｎ７）は、ローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）がそれぞれゲートに接続されるトランジスタ（ｎＭＯＳトランジスタＮ３、Ｎ４）を備えたシングルエンド型のアンプ（ダイレクト・アンプ）として構成される。この構成の目的は、メイン入出力線の負荷をローカル入出力線で直接見えないようにし、カラムスイッチを介してローカル入出力線を駆動するビット線に接続されたセンスアンプ（ＳＡ）の駆動負荷を軽くすることにある。かかる構成によって、リード時、センスアンプ（ＳＡ）によってローカル入出力線を高速に駆動することができる。更に、リードアンプをシングルエンド型アンプとし高い増幅率でメイン入出力線（ＭＩＯＴ／ＭＩＯＮ）を駆動する構成としたことにより、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）を高速に駆動することができる。
【００２６】
図４（Ｂ）に、図４（Ａ）のｎＭＯＳトランジスタＮ１、Ｎ２の制御について、関連技術と本発明を比較して示す。関連技術では、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）とローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）との間の接続を制御するトランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２）の制御として、ライト関連制御信号を、ライト時にＨｉｇｈとして、ｎＭＯＳトランジスタＮ１、Ｎ２を導通させ、リード時には、ライト関連制御信号をＬｏｗとしてｎＭＯＳトランジスタＮ１、Ｎ２を非導通状態としている。これに対して、本発明によれば、ビット線（ＢＬＴ／ＢＬＮ）のプリチャージ制御信号（Ｘ系制御信号）を用いて、ｎＭＯＳトランジスタ（Ｎ１、Ｎ２）をアクティブ時に導通状態とし、スタンバイ時に非導通とする制御を行う。すなわち、本発明においては、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）とローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）との間の接続を制御するトランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２）を、ビット線（Ｘ系統）のプリチャージ制御信号（図１のＰＬＤＢ）に基づき制御しており、ライト時のほか、リード時にも、ｎＭＯＳトランジスタＮ１、Ｎ２は導通状態としているが、リード時に、そのインピーダンス値が低いと、メイン入出力線の負荷をローカル入出力線に直接見えなくする効果が薄れる。リード時、増幅率の高いシングルエンド型アンプ（図４（Ａ）のｎＭＯＳトランジスタＮ３、Ｎ４）が同時に動作することにより、ｎＭＯＳトランジスタＮ１、Ｎ２のソース・ドレイン間電圧ＶＤＳが低く、ＶＤＳ≦ＶＧＳ−ＶＴＮ（ただし、ＶＧＳはｎＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧、ＶＴＮはｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧）のとき、３極間領域（非飽和領域）で動作するので、そのインピーダンス値は高い。よって、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）の負荷は、ローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）に殆ど見えない。
【００２７】
上記の如く、本発明によれば、ライト関連制御信号を制御する必要がなくなり、ライトサイクルにおける制御が簡単になる。つまり、制御信号を減らすことができ、消費電力を削減することができる。また、ライトモード／リードモードの周波数で動作していた制御信号がスタンバイモード／アクティブモードの周波数で動作することとなるので、該制御信号の充放電電流のサイクルが長くなり消費電力を低減することができる。
【００２８】
また、本発明によれば、関連技術のように、メモリアレイ内において、ライト関連制御信号を、メイン入出力線（ＭＩＯＴ／ＭＩＯＮ）とローカル入出力線（ＬＩＯＴ／ＬＩＯＮ）の交差部のスイッチに引き回す必要はなく、またライト関連制御信号をライト、リード時にＨｉｇｈ電位、Ｌｏｗ電位に充放電する必要もなくなる。すなわち、メモリアレイ内を通過させる制御信号の削減により、配線負荷（寄生容量）を削減し、該配線がリード／ライトのサイクル毎に充放電していた消費電流を削減することができる。
【００２９】
さらに、本発明によれば、ライト関連の制御信号を用いてＭＩＯ線−ＬＩＯ線間のスイッチの導通を制御する方式をとらず、Ｘ系制御信号であるビット線プリチャージ信号を用いてスイッチの導通を制御しているため、ライトアンプの動作タイミングと、ＭＩＯ線−ＬＩＯ線間のスイッチの動作タイミングとのスキュー等を防止するための時間調整を不要としている。上記以外にも、本発明によれば、実施例に示される各種作用効果を奏する。以下、具体的な実施例に即して説明する。なお、以下の実施例では、本発明を図１に示した半導体装置に適用して例について説明する。
【００３０】
＜実施例１＞
図５は、本発明の第１の実施例の構成を示す図である。図５において、メイン入出力線対ＭＩＯＴ／ＭＩＯＮとローカル入出力線対ＬＩＯＴ／ＬＩＯＮの交差部に接続されたサブアンプ（Ｓｕｂ  Ａｍｐ）１００は、図１のＳＷＣ１０、図３のＳＷＣ３０３に対応している。なお、メイン入出力線対ＭＩＯＴ／ＭＩＯＮには、図３に示したように、複数のローカル入出力線対ＬＩＯＴ／ＬＩＯＮが接続されるが、図５では、簡単のため、メイン入出力線対ＭＩＯＴ／ＭＩＯＮに接続するローカル入出力線対ＬＩＯＴ／ＬＩＯＮとして一対のみが示されている。
【００３１】
図５を参照すると、サブアンプ１００は、メイン入出力線ＭＩＯＴとローカル入出力線ＬＩＯＴとの間に接続され、ゲートに制御信号１０７を受けるｎＭＯＳトランジスタＮ１と、メイン入出力線ＭＩＯＮとローカル入出力線ＬＩＯＮとの間に接続され、ゲートに制御信号１０７を受けるｎＭＯＳトランジスタＮ２を備えている。
【００３２】
ビット線対ＢＬＴ／ＢＬＮ及びローカル入出力線対ＬＩＯＴ／ＬＩＯＮを（１／２）ＶＣＣ（Ｈａｌｆ−ＶＣＣ：例えばＶＣＣが１．１Ｖの場合、０．５５Ｖ）のプリチャージを制御する制御信号（「ビットラインバランス信号」ともいう）ＰＤＬＢは、インバータ１０６に入力され、インバータ１０６から、ＰＤＬＢの反転信号である信号１０７が出力される。インバータ１０６は、高電位電源ＶＤＤにソースが接続されたｐＭＯＳトランジスタＰ１０と、ｐＭＯＳトランジスタＰ１０のドレインにドレインが接続され、低電位電源ＶＳＳにソースが接続され、ｐＭＯＳトランジスタＰ１０のゲートにゲートが接続されたｎＭＯＳトランジスタＮ１０からなる。なお、電源電圧ＶＤＤ（例えば１．４Ｖ）、ＶＣＣ（例えば１．１Ｖ）は、外部電源（例えば１．８Ｖ）から、内部降圧して生成される。
【００３３】
本実施例において、制御信号ＰＤＬＢの振幅は、電源電圧ＶＤＤ（例えば１．４Ｖ）とＶＫＫ（負電圧：例えば−０．５Ｖ）とされる。ＶＫＫ（負電圧）とするのは、後述するプリチャージ・イコライズ回路１０５、ＨＶＣＣへのプリチャージ回路（ｎＭＯＳトランジスタＮ８、Ｎ９）のオフリーク電流（サブスレッショルド電流）値を削減するためである。図５の構成においては、振幅ＶＤＤ／ＶＫＫの制御信号ＰＤＬＢを入力するインバータ１０６の低電位電源をＶＳＳとし、出力信号１０７の振幅を、電源振幅ＶＤＤ／ＶＳＳとしている。ここで、制御信号ＰＤＬＢの振幅の低位電位側に対応させて、インバータ１０６の低電位電源を負電位のＶＫＫとした場合に、ｎＭＯＳトランジスタＮ１、Ｎ２はそのゲート酸化膜を厚くする等、高耐圧化を必要とし、閾値電圧が高くなり、トランジスタ性能が下がる。これに対して、本実施例では、インバータ１０６の低電位電源をＶＳＳとしているため、ｎＭＯＳトランジスタＮ１、Ｎ２に高耐圧化対策は不要とされる。
【００３４】
サブアンプ１００は、ローカル入出力線ＬＩＯＴ、ＬＩＯＮにそれぞれゲートが接続され、ドレインがメイン入出力線ＭＩＯＮ、ＭＩＯＴに交差接続されたｎＭＯＳトランジスタＮ３、Ｎ４と、ｎＭＯＳトランジスタＮ３、Ｎ４のソースの間に接続されたｎＭＯＳトランジスタＮ５と、ｎＭＯＳトランジスタＮ３、Ｎ４のソースにドレインがそれぞれ接続され、ソースが低電位電源ＶＳＳに接続され、ゲートがｎＭＯＳトランジスタＮ５のゲートとともに、制御信号ＳＢＡＥＴに接続されたｎＭＯＳトランジスタＮ６、Ｎ７とをさらに備えている。ｎＭＯＳトランジスタＮ３〜Ｎ７は、サブアンプ１００内のリードアンプ（サブアンプ）を構成している。なお、制御信号ＳＢＡＥＴの振幅は、電源ＶＤＤ／ＶＳＳとされる。つまり、サブアンプ１００は、ローカル入出力線ＬＩＯＴ、ＬＩＯＮに制御端子（ゲート）がそれぞれ接続され、メイン入出力線ＭＩＯＮ、ＭＩＯＴに第１端子（ドレイン）が交差接続されたｎＭＯＳトランジスタＮ３及びＮ４（第３及び第４のトランジスタ）と、第３及び第４のトランジスタの第２端子（ソース）間に接続されたｎＭＯＳトランジスタＮ５（第５のトランジスタ）と、第３及び第４のトランジスタの第２端子（ソース）と、低電位側の電源（ＶＳＳ）間にそれぞれ接続されたｎＭＯＳトランジスタＮ６及びＮ７（第６及び第７のトランジスタ；制御トランジスタ）と、を含み、第５乃至第７のトランジスタの制御端子（ゲート）は第２の制御信号（制御信号ＳＢＡＥＴ）に共通に接続される。
【００３５】
センスアンプ１０４によるメモリセル１０３からの読み出しデータは、外部から入力するアドレスに対応するカラム選択信号ＣＳＬで導通状態に制御されたカラムスイッチＮ１１、Ｎ１２を介してビット線ＢＬＴ、ＢＬＮからローカル入出力線対ＬＩＯＴ、ＬＩＯＮに伝達される。サブアンプ１００のリードアンプ（Ｎ３〜Ｎ７）において、リード時、制御信号ＳＢＡＥＴがＨｉｇｈレベルとされ、ｎＭＯＳトランジスタＮ５、Ｎ６、Ｎ７が導通し、ｎＭＯＳトランジスタＮ３、Ｎ４のソースは共通電位となる。例えばローカル入出力線ＬＩＯＴがＨｉｇｈレベルのとき、ローカル入出力線対ＬＩＯＴをゲートに受けるｎＭＯＳトランジスタＮ３のゲート・ソース間電圧ＶＧＳは閾値ＶＴＮよりも大となって導通し、ｎＭＯＳトランジスタＮ３のドレイン電流によってメイン入出力線ＭＩＯＮの電荷を電源ＶＳＳ側に放電し、メイン入出力線ＭＩＯＮをＬｏｗレベル側に駆動する。一方、ＬＩＯＴがＬｏｗレベル（ＶＳＳ）のときは、ｎＭＯＳトランジスタＮ３のゲート・ソース間電圧ＶＧＳは閾値ＶＴＮよりも小となって、非導通状態とされる。同様に、ｎＭＯＳトランジスタＮ４は、ローカル入出力線対ＬＩＯＮをゲートに受け、ＬＩＯＮがＨｉｇｈレベル（ＶＤＤ）のときに導通し、メイン入出力線ＭＩＯＴの電荷を電源ＶＳＳ側に放電してＬｏｗレベルに駆動し、ＬＩＯＮがＬｏｗレベル（ＶＳＳ）のときは、非導通状態とされる。
【００３６】
図５に示すように、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮには、ソースが電源ＶＤＤに接続され、ドレインがローカル入出力線ＬＩＯＴ、ＬＩＯＮにそれぞれ接続され、ゲートが、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのプリチャージを制御する制御信号ＬＩＯＰＲＥＡに共通に接続されたｐＭＯＳトランジスタＰ１、Ｐ２と、ローカル入出力線ＬＩＯＴ、ＬＩＯＮ間に接続され、ゲートが制御信号ＬＩＯＰＲＥＡに接続されたｐＭＯＳトランジスタＰ３からなるプリチャージ・イコライズ回路を備えている。さらに、ローカル入出力線ＬＩＯＴ、ＬＩＯＮ間に接続され、ゲートが制御信号ＰＤＬＢに接続されたｎＭＯＳトランジスタＮ８、Ｎ９を備え、ｎＭＯＳトランジスタＮ８、Ｎ９の接続点は、ＨＶＣＣ（（１／２）ＶＣＣ≒０．５５Ｖ）に接続されている。ｎＭＯＳトランジスタＮ８、Ｎ９は、制御信号ＰＤＤＢがＨｉｇｈレベル（ＶＤＤ）のとき、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを（１／２）ＶＣＣ）にプリチャージし、制御信号ＰＤＤＢがＬｏｗレベル（負電位ＶＫＫ）のとき、非導通状態とされる。
【００３７】
メイン入出力線対ＭＩＯＴ／ＭＩＯＮは、電源電圧ＶＤＤで駆動されるライトアンプ１０１の出力に接続され、さらに、ソースが電源ＶＤＤに接続され、ドレインがそれぞれＭＩＯＴ、ＭＩＯＮに接続され、ゲートがメイン入出力線対ＭＩＯＴ／ＭＩＯＮのプリチャージを制御する制御信号ＭＩＯＰＲＥＡに共通に接続されたｐＭＯＳトランジスタＰ４、Ｐ５と、ＭＩＯＴ、ＭＩＯＮ間に接続されゲートが制御信号ＭＩＯＰＲＥＡに接続されたｐＭＯＳトランジスタＰ６からなるプリチャージ・イコライズ回路を備えている。
【００３８】
メイン入出力線対ＭＩＯＴ／ＭＩＯＮは、電源電圧ＶＤＤで駆動されるメインデータアンプ１０２の入力（差動入力）と、ライトアンプ１０１の出力接続されている。ライトアンプ１０１は、不図示のデータ端子から入力されたデータ信号（外部データ情報）に基づき、メイン入出力線対ＭＩＯＴ／ＭＩＯＮを振幅ＶＤＤ／ＶＳＳで駆動する。メインデータアンプ１０２は、メイン入出力線対ＭＩＯＴ／ＭＩＯＮ上のデータを差動入力して増幅し、不図示のドライバ（図３の３０１）等を介してデータ端子に外部データ情報として出力する。
【００３９】
ビット線系として、サブワード線ＳＷＬにゲートが接続されたｎＭＯＳトランジスタＮ１３と、ｎＭＯＳトランジスタＮ１３とプレート電源間に接続された容量Ｃｓを備えたメモリセル１０３を備え、ビット線対ＢＬＴ／ＢＬＮに接続され、ビット線対ＢＬＴ／ＢＬＮ間の電圧を増幅するＶＣＣ〜ＶＳＳ間の電圧で駆動されるセンスアンプ（ＳＡ）１０４と、プリチャージ・イコライズ回路１０５と、カラム選択信号ＣＳＬがＨｉｇｈレベルのときに導通し、ビット線ＢＬＴ、ＢＬＮを、それぞれローカル入出力線ＬＩＯＴ、ＬＩＯＮに接続するカラムスイッチＮ１１、Ｎ１２を備えている。特に制限されないが、図５において、サブワード線ＳＷＬに接続されたメモリセル１０３はビット線ＢＬＴに接続されており、図示されない隣のサブワード線に接続するメモリセルは、ＢＬＴと相補のビット線ＢＬＮに接続される折り返し型ビット線構成とされる。なお、図３に示したように、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮには複数のビット線対ＢＬＴ／ＢＬＮが接続され、カラム選択信号ＣＳＬで１つが選択される構成とされているが、図５では、説明の容易化のため、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに１対のビット線対ＢＬＴ／ＢＬＮが接続する構成が示されている。図５において、電源電圧ＶＤＤへのプリチャージ・イコライズ回路（ｐＭＯＳトランジスタＰ１〜Ｐ３）、ＨＶＣＣへのプリチャージ回路（ｎＭＯＳトランジスタＮ８、Ｎ９）は、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに対して１組備えている。
【００４０】
ビット線対（ＢＬＴ／ＢＬＮ）間に接続されるセンスアンプ回路（ＳＡ）１０４は、図６（Ａ）に示すように、ＰＣＳ線にソースが接続されたｐＭＯＳトランジスタＰ２１、Ｐ２２と、ＮＣＳにソースが接続されたｎＭＯＳトランジスタＮ２１、Ｎ２２を備え、ｐＭＯＳトランジスタＰ２１とｎＭＯＳトランジスタＮ２１のドレイン同士が接続されＢＬＴに接続されるとともに、ｐＭＯＳトランジスタＰ２２とｎＭＯＳトランジスタＮ２２の共通接続されたゲートに接続され、ｐＭＯＳトランジスタＰ２２とｎＭＯＳトランジスタＮ２２のドレイン同士が接続されＢＬＮに接続されるとともに、ｐＭＯＳトランジスタＰ２１とｎＭＯＳトランジスタＮ２１の共通接続されたゲートに接続されている。ＰＣＳ線、ＮＣＳ線はセンスアンプ活性化時に、それぞれ、電源電位ＶＣＣ（例えば１．０Ｖ）、ＶＳＳに設定され、非活性化時には、（１／２）ＶＣＣとされる。
【００４１】
ビット線対ＢＬＴ／ＢＬＮに接続されたプリチャージ・イコライズ回路１０５は、図６（Ｂ）に示すように、ソースがＨＶＣＣ（＝（１／２）ＶＣＣ）に接続され、ドレインがＢＬＴ、ＢＬＮにそれぞれ接続され、ゲートが制御信号ＰＤＤＢに接続されたｎＭＯＳトランジスタＮ３１、Ｎ３２と、ビット線ＢＬＴ、ＢＬＮ間に接続されゲートが制御信号ＰＬＤＢに接続されたｎＭＯＳトランジスタＮ３３からなり、制御信号ＰＤＤＢがＨｉｇｈレベル（ＶＤＤ）のとき、ｎＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３が導通し、ビット線対ＢＬＴ／ＢＬＮを（１／２）ＶＣＣ）にプリチャージ及びイコライズ（ビットラインバランス）し、制御信号ＰＤＤＢがＬｏｗレベル（ＶＫＫ）のとき、ｎＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３は非導通状態となる。
【００４２】
図７は、図５及び図６に示した本実施例のタイミング動作を説明する図である。図７には、ＤＲＡＭデバイスの状態（Ｄｅｖｉｃｅ  Ｓｔａｎｄｂｙ、Ｄｅｖｉｃｅ  Ａｃｔｉｖｅ）、相補のクロックＣＫ、／ＣＫ、カラム選択信号ＣＳＬ、メイン入出力線対ＭＩＯＴ／Ｎ、ローカル入出力線対ＬＩＯＴ／Ｎ、制御信号ＰＤＬＢ、ＬＩＯＰＲＥＡ、ＭＩＯＰＲＥＡ、ＳＢＡＥＴのタイミング波形が、デバイス・スタンバイ状態（Ｄｅｖｉｃｅ  Ｓｔａｎｄｂｙ）期間、デバイスアクティブ（Ｄｅｖｉｃｅ  Ａｃｔｉｖｅ）期間について示されている。なお、図７では、相補のメイン入出力線対ＭＩＯＴ、ＭＩＯＮ、相補のローカル入出力線対ＬＩＯＴ、ＬＩＯＮを、それぞれ、ＭＩＯＴ／Ｎ、ＬＩＯＴ／Ｎで表している。
【００４３】
デバイス・スタンバイ状態（Ｄｅｖｉｃｅ  Ｓｔａｎｄｂｙ）のとき、プリチャージコマンド（Ｐｒｅ）の入力により、不図示のコマンドデコーダでデコードされ、制御信号ＰＤＬＢ（第１の制御信号）はＨｉｇｈレベル（ＶＤＤ）とされ、ビット線対ＢＬＴ／ＢＬＮは、プリチャージ・イコライズ回路１０５により、ＨＶＣＣ（＝ＶＣＣ／２；第１の所定の電圧）にプリチャージ及びイコライズ（等電位化）される。また、制御信号ＰＤＬＢがＨｉｇｈレベル（ＶＤＤ）であるため、ｎＭＯＳトランジスタＮ８、Ｎ９が導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮはＨＶＣＣ（（１／２）ＶＣＣ）にプリチャージされる。
【００４４】
バンクアクティブ（ＡＣＴＩＶＥ）コマンドが入力されると、不図示のコマンドデコーダ（図１の制御信号発生回路８）でデコードされ、ＤＲＡＭデバイスはスタンバイ状態からアクティブ状態となり、制御信号ＰＤＬＢはＨｉｇｈレベル（ＶＤＤ）からＬｏｗレベル（ＶＫＫ）に遷移する。制御信号ＰＤＬＢのＬｏｗレベル（ＶＫＫ）への遷移に応答して、インバータ１０６の出力信号１０７はＬｏｗレベル（ＶＳＳ）からＨｉｇｈレベル（ＶＤＤ）となり、この遷移に応答して、サブアンプ１００内のｎＭＯＳトランジスタＮ１、Ｎ２が非導通状態から導通状態となる。
【００４５】
このとき、制御信号ＳＢＡＥＴ（第２の制御信号）はＬｏｗレベル（ＶＳＳ）であるため、サブアンプ１００内の他のｎＭＯＳトランジスタＮ３〜Ｎ７はいずれも非導通とされる。なお、制御信号ＰＤＬＢがＬｏｗレベル（ＶＫＫ）のとき、ｎＭＯＳトランジスタＮ８、Ｎ９も非導通となり、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは電源ＨＶＣＣから切り離される。また、バンクアクティブ（ＡＣＴＩＶＥ）コマンドの入力時、該コマンドに対応して、制御信号ＬＩＯＰＲＥＡ（第３の制御信号）は、制御信号ＰＤＬＢに同期してＨｉｇｈレベル（ＶＤＤ）からＬｏｗレベル（ＶＳＳ）へ遷移するため、ＬＩＯ線をプリチャージ・イコライズするｐＭＯＳトランジスタＰ１〜Ｐ３が導通とされ、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮはＨｉｇｈレベル（ＶＤＤ；第２の所定の電圧）へプリチャージしイコライズされる。さらに制御信号ＭＩＯＰＲＥＡ（第４の制御信号）も制御信号ＰＤＬＢに同期してＨｉｇｈレベル（ＶＤＤ）からＬｏｗレベル（ＶＳＳ）へ遷移するため、ＭＩＯ線をプリチャージ・イコライズするｐＭＯＳトランジスタＰ４〜Ｐ６は導通とされ、メイン入出力線対ＭＩＯＴ／ＭＩＯＮはＨｉｇｈレベル（ＶＤＤ；第２の所定の電圧）へプリチャージしイコライズされる。
【００４６】
ライト（Ｗｒｉｔｅ）コマンドが入力され、ライトサイクルが開始すると、制御信号ＬＩＯＰＲＥＡと制御信号ＭＩＯＰＲＥＡが非活性化されてｐＭＯＳトランジスタＰ１〜Ｐ６が非導通とされ、ライトアンプ１０１が活性化され、入力された書き込み信号の値に応じて、ライトアンプ１０１はメイン入出力線対ＭＩＯＴ／ＭＩＯＮを、一方が電位ＶＤＤのとき他方をＶＳＳという具合に、振幅ＶＤＤ／ＶＳＳで相補に駆動する。制御信号ＰＤＬＢはＬｏｗレベル（ＶＫＫ）とされ、インバータ１０６の出力信号１０７はＨｉｇｈレベル（ＶＤＤ）とされ、ｎＭＯＳトランジスタＮ１、Ｎ２は導通状態に保持される。ライトアンプ１０１が書き込む書き込みデータによって、ｎＭＯＳトランジスタＮ１、Ｎ２のインピーダンス値は、トランジスタの飽和領域に相当する低い第１のインピーダンス値である。ライトアンプ１０１は、ＭＩＯＴ、ＭＩＯＮに接続されたｎＭＯＳトランジスタＮ１、Ｎ２（導通状態）を介してローカル入出力線ＬＩＯＴ、ＬＩＯＮも同時に駆動する。なお、ＡＣＴＩＶＥコマンドからＷｒｉｔｅコマンドの間の期間におけるＬＩＯＴ／ＬＩＯＮ、ＭＩＯＴ／ＭＩＯＮでは、実際はプリフェッチによる内部リード動作が行われるが、発明の主題に直接関係しないため、省略されている。
【００４７】
ライト動作時、不図示のカラムアドレスデコーダ（図１のＹデコーダ２）によるカラムアドレスのデコードの結果、選択されたカラムのカラム選択信号ＣＳＬがＬｏｗレベルからＨｉｇｈレベルへ遷移する。カラム選択信号ＣＳＬがＨｉｇｈレベル（ＶＤＤ）になると、カラムスイッチＮ１１、Ｎ１２が導通し、複数のビット線対のうち選択されたビット線対ＢＬＴ、ＢＬＮがそれぞれローカル入出力線ＬＩＯＴ、ＬＩＯＮとそれぞれ接続される。
【００４８】
ライト動作時のローカル入出力線対ＬＩＯＴ／ＬＩＯＮのＬｏｗ側は、メイン入出力線対ＭＩＯＴ／ＭＩＯＮのＬｏｗ側と同様、ライトアンプ１０１によって、低電位側の電源電位ＶＳＳにまで駆動される。ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのＨｉｇｈ側の電位は、電源電位ＶＤＤではなくＶＣＣレベル側に落ち込む。例えばＬＩＯＴがＨｉｇｈの場合、ＬＩＯＴが接続するＭＩＯＴはライトアンプ１０１から電源電圧ＶＤＤに駆動され、ＬＩＯＴが接続するビット線ＢＬＴは、活性状態のセンスアンプ１０４によりＰＣＳ線の電圧ＶＣＣに駆動される。ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのＨｉｇｈ側の落ち込みは、ライトアンプ１０１の電源ＶＤＤ側からの電流供給量と、活性化時のセンスアンプ１０４のＰＣＳ線(電圧ＶＣＣ)からの電流供給量の比によって決定される。
【００４９】
ローカル入出力線対ＬＩＯＴ／ＬＩＯＮの電位がビット線対ＢＬＴ／ＢＬＮにカラムスイッチ対Ｎ１１／Ｎ１２を介して伝達され、ビット線対ＢＬＴ／ＢＬＮの電位がセンスアンプ１０４で電源振幅ＶＣＣ／ＶＳＳに増幅され、選択されたサブワード線ＳＷＬ（電位ＶＰＰ）に接続するメモリセル１０３へのデータの書き込みが行われる。なお、サブワード線ＳＷＬは、サブワードドライバ回路（図２の１４）により、選択時にＨｉｇｈレベル、非選択時にＬｏｗレベルとされ、高電圧ＶＰＰと負電圧ＶＫＫの振幅で駆動される。ＶＰＰは、ＤＲＡＭデバイス内の昇圧回路（不図示）で昇圧された高電圧（例えば２．６Ｖ）である。
【００５０】
選択されたメモリセル１０３への書き込みが終わり、カラム選択信号ＣＳＬがＨｉｇｈ（ＶＤＤ）からＬｏｗとなると、カラムスイッチ対Ｎ１１／Ｎ１２はともに非導通となり、ビット線対ＢＬＴ／ＢＬＮとローカル入出力線対ＬＩＯＴ／ＬＩＯＮとが電気的に非接続状態とされる。この状態で、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮをプリチャージする制御信号ＬＩＯＰＲＥＡ、メイン入出力線対ＭＩＯＴ／ＭＩＯＮをプリチャージする制御信号ＭＩＯＰＲＥＡがともにＬｏｗレベル（ＶＳＳ）となる。
【００５１】
制御信号ＬＩＯＰＲＥＡのＬｏｗレベル（ＶＳＳ）への遷移に応答して、ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを電源電位ＶＤＤにプリチャージ・イコライズする。また制御信号ＭＩＯＰＲＥＡのＬｏｗレベル（ＶＳＳ）への遷移に応答してｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６が導通し、メイン入出力線対ＭＩＯＴ／ＭＩＯＮを電源電位ＶＤＤにプリチャージ・イコライズする。
【００５２】
続いてＲＥＡＤコマンドが入力されると、不図示のコマンドデコーダでデコードされ、制御信号ＭＩＯＬＰＡとＬＩＯＰＲＥＡがＨｉｇｈレベル（ＶＤＤ）に設定される。不図示のカラムアドレスデコーダでカラムアドレスをデコードした結果、選択されたビット線に対応するカラム選択信号ＣＳＬがＬｏｗ（ＶＳＳ）からＨｉｇｈレベル（ＶＤＤ）に立ち上がり、カラムスイッチ対Ｎ１１／Ｎ１２が導通状態となる。このとき、制御信号ＳＢＡＥＴがＨｉｇｈレベル（ＶＤＤ）に設定され、サブアンプ１００内のリードアンプを構成するｎＭＯＳトランジスタＮ５、Ｎ６、Ｎ７がともに導通状態となる。選択されたビット線対ＢＬＴ／ＢＬＮが、導通状態のカラムスイッチ対Ｎ１１／Ｎ１２を介して、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに接続され、この結果、電源ＶＣＣとＶＳＳで駆動されるセンスアンプ１０４によって、ビット線対ＢＬＴ／ＢＬＮとローカル入出力線対ＬＩＯＴ／Ｎが駆動される。ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのＨｉｇｈ側はプリチャージ電位ＶＤＤとされ、Ｌｏｗ側はプリチャージ電位から落ち込む。その落ち込みの量及びスルーレート（ｓｌｅｗ  ｒａｔｅ）は、センスアンプ１０４を構成するｎＭＯＳトランジスタＮ２１／Ｎ２２（図６参照）の電流駆動能力によって決まる。尚、スルーレートとは、所定時間当たりの電位の遷移（変移）量を示す。
【００５３】
センスアンプ１０４により、例えばＬＩＯＴがＨｉｇｈレベル（ＶＤＤ）とされ、ＬＩＯＮがＬｏｗ側に駆動される場合、ＬＩＯＴにゲートが接続されたｎＭＯＳトランジスタＮ３は導通し、予め電源電位ＶＤＤにプリチャージされていたＭＩＯＮの電荷を、導通状態のｎＭＯＳトランジスタＮ６を介して、低位電位電源ＶＳＳ側に引き抜く。ＬＩＯＮにゲートが接続されたｎＭＯＳトランジスタＮ４も、ＬＩＯＮが電源電位ＶＤＤ側にあり、そのゲート・ソース間電圧ＶＧＳが閾値ＶＴＮ以上のときには導通状態となり、電源電位ＶＤＤにプリチャージされていたＭＩＯＴの電荷を、導通状態のｎＭＯＳトランジスタＮ７を介して低位電位電源ＶＳＳ側に引き抜く。ただし、ＬＩＯＴの電位（＝ｎＭＯＳトランジスタＮ３のゲート電位）が電源電位ＶＤＤであるのに対して、ＬＩＯＮの電荷はセンスアンプ１０４によってＶＳＳ側に引き抜かれ電源電位ＶＤＤから落ち込むため、ｎＭＯＳトランジスタＮ４のゲート・ソース間電圧ＶＧＳは、ｎＭＯＳトランジスタＮ３のゲート・ソース間電圧ＶＧＳよりも小さい。このため、ＭＩＯＴの電荷をＶＳＳ側に引き抜くｎＭＯＳトランジスタＮ４のドレイン電流は、ＭＩＯＮの電荷をＶＳＳ側へ引き抜くｎＭＯＳトランジスタＮ３のドレイン電流よりも小とされ、ＭＩＯＮのＬｏｗ側へ下がるスルーレートの方が、ＭＩＯＴよりも大きく、ＭＩＯＴとＭＩＯＮ間の差電位が時間とともに拡がる。センスアンプ１０４によりＬＩＯＮがＨｉｇｈ（ＶＤＤ）とされ、ＬＩＯＴがＬｏｗ側に駆動される場合も、同様の作用により、ＭＩＯＴのＬｏｗ側へ下がるスルーレートの方がＭＩＯＮよりも大きく、ＭＩＯＴ／ＭＩＯＮ間の差電位が拡がる。なお、ＬＩＯＴ、ＬＩＯＮにゲートがそれぞれ接続され、ドレインがＭＩＯＮ、ＭＩＯＴに交差接続されたｎＭＯＳトランジスタＮ３、Ｎ４は、それぞれの入力が高抵抗素子（３極間領域で動作するｎＭＯＳトランジスタＮ１、Ｎ２）を介して相手の出力に交差接続された２つの反転バッファよりなり、差電位を時間とともに拡げていく差動型のセンシングアンプとして動作する。つまり、ｎＭＯＳトランジスタＮ１、Ｎ２のインピーダンス値は、ライト時の第１のインピーダンス値よりも高い第２のインピーダンス値である。
【００５４】
メモリセル１０３から読み出しが終了すると、カラム選択信号ＣＳＬがＬｏｗレベル（ＶＳＳ）となり、制御信号ＳＢＡＥＴがＬｏｗレベル（ＶＳＳ）となり、ｎＭＯＳトランジスタＮ５、Ｎ６、Ｎ７が非導通となり、リードアンプ（Ｎ３〜Ｎ７）は非活性状態（電源パスがカットオフ）に設定される。また、制御信号ＬＩＯＰＲＥＡとＭＩＯＰＲＥＡがともにＬｏｗレベル（ＶＳＳ）に設定され、ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは電源電位ＶＤＤにプリチャージ・イコライズされる。ｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６が導通し、メイン入出力線対ＭＩＯＴ／ＭＩＯＮは電源電位ＶＤＤにプリチャージ・イコライズされる。
【００５５】
リードサイクル終了後、プリチャージコマンド（Ｐｒｅ）が入力されると、不図示のコマンドデコーダでデコードされ、制御信号ＰＤＬＢはＬｏｗレベル（ＶＫＫ）からＨｉｇｈレベル（ＶＤＤ）に遷移する。これを受け、インバータ１０６の出力信号１０７は、Ｌｏｗレベル(ＶＳＳ)となり、サブアンプ１００内のｎＭＯＳトランジスタＮ１、Ｎ２は非導通状態となる。また、制御信号ＰＤＬＢをゲートに受けるｎＭＯＳトランジスタＮ８とＮ９がともに導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを、ＨＶＣＣにプリチャージする。また、制御信号ＰＤＬＢのＨｉｇｈレベル（ＶＤＤ）への遷移の結果、プリチャージ・イコライズ回路１０５は、ビット線対ＢＬＴ／ＢＬＮをＨＶＣＣにプリチャージする。
【００５６】
関連技術においては、図４（Ａ）に示したように、ライト動作時にのみＨｉｇｈになるライト関連制御信号を用いて、トランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２）の導通・非導通を制御しているのに対して、本発明によれば、ｎＭＯＳトランジスタＮ１、Ｎ２の導通・非導通を制御する信号として、ビット線対ＢＬＴ／ＢＬＮのプリチャージ・イコライズを制御する信号（ビットラインバランス信号）を反転した信号を用い、アクティブ期間中、Ｈｉｇｈレベルに設定しておく。リード時には、ｎＭＯＳトランジスタＮ１、Ｎ２の閾値（ＶＴＮ）分の不感帯があるので、その間、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは、ライト時に第１のインピーダンス値で電気的に導通し、リード時に第１のインピーダンス値よりも高い第２のインピーダンス値で電気的に導通するスイッチ（トランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２））によりメイン入出力線対ＭＩＯＴ／ＭＩＯＮの負荷が見えずに動作し、このため、大きな遅れは生じない。また、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに、ある程度の差電位がつくと、メイン入出力線対ＭＩＯＴ／ＭＩＯＮにも差電位がつくので、結果的に、リード動作は、関連技術と変わらずに、正常に行われる。本発明によれば、ライト関連制御信号を制御する必要がなくなり、ライトサイクルにおける制御を簡易化することができる。つまり、必要な制御信号の本数を減らし、制御を簡素化することで消費電力を削減することができる。
【００５７】
＜実施例２＞
次に、本発明の第２の実施例について説明する。図８は、本発明の第２の実施例の構成を示す図である。図８を参照すると、本実施例は、図５に示した構成から、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを電源電位ＶＤＤにプリチャージする回路を構成するｐＭＯＳトランジスタＰ１、Ｐ２を削除し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのイコライズ回路（ｐＭＯＳトランジスタＰ３）を残したものである。それ以外の構成は図５と同一である。
【００５８】
本実施例においては、ライト−リードサイクルにおいて、制御信号ＬＩＯＰＲＥＡがＬｏｗレベル（ＶＳＳ）に設定され、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮがプリチャージされる場合、そのプリチャージ電圧をメイン入出力線ＭＩＯＴ／ＭＩＯＮから、トランスファゲート（ｎＭＯＳトランジスタＮ１、Ｎ２）を介して設定する構成としている。
【００５９】
メイン入出力線ＭＩＯＴ／ＭＩＯＮは、制御信号ＭＩＯＰＲＥＡがＬｏｗレベル（ＶＳＳ）のとき、電源電位ＶＤＤにプリチャージされる。このとき、制御信号ＰＬＤＢはＬｏｗレベル（ＶＫＫ）とされ、インバータ１０６の出力信号１０７はＨｉｇｈレベル（ＶＤＤ）とされ、ｎＭＯＳトランジスタＮ１、Ｎ２が導通する。このため、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは、メイン入出力線対ＭＩＯＴ／ＭＩＯＮのプリチャージ電位ＶＤＤからｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧ＶＴＮを差し引いた電圧ＶＤＤ−ＶＴＮでプリチャージされる。制御信号ＭＩＯＰＲＥＡがＬｏｗレベル（ＶＳＳ）のとき、制御信号ＬＩＯＰＲＥＡもＬｏｗレベル（ＶＳＳ）とされ、ｐＭＯＳトランジスタＰ３が導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮはイコライズされる。本実施例によれば、第１の実施例に対して、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのプリチャージ電位を下げたことにより、消費電力を下げることができる。
【００６０】
図９は、図８に示した第２の実施例の動作を説明するタイミング波形図である。なお、図９には、図７のバンクアクティブ（ＡＣＴＩＶＥ）コマンドの入力後、ライト（Ｗｒｉｔｅ）コマンドの投入からのライトサイクルの４クロックサイクル分と、図７のリードサイクルの４クロックサイクル分を抜き出して示したものである。図９において、制御信号ＰＤＬＢとＭＩＯＰＲＥＡの信号波形は示されていないが、図７と同一のタイミングで同一のレベルに遷移する。
【００６１】
バンクアクティブ（ＡＣＴＩＶＥ）コマンド入力を受けて、制御信号ＰＤＬＢがＨｉｇｈ（ＶＤＤ）からＬｏｗ（ＶＫＫ）に遷移し、ｎＭＯＳトランジスタＮ１、Ｎ２が導通し、ｎＭＯＳトランジスタＮ８、Ｎ９が非導通となり、ＨＶＣＣ（（１／２）ＶＣＣ）にプリチャージされていたローカル入出力線対ＬＩＯＴ／ＬＩＯＮは、メイン入出力線対ＭＩＯＴ／ＭＩＯＮのプリチャージ電圧ＶＤＤから閾値電圧ＶＴＮ分落ちた電位ＶＤＤ−ＶＴＮにプリチャージされる。
【００６２】
ライト（Ｗｒｉｔｅ）コマンドが入力されると、ライトアンプ１０１によって、メイン入出力線対ＭＩＯＴ／ＭＩＯＮは振幅ＶＤＤ／ＶＳＳで駆動される。ｎＭＯＳトランジスタＮ１、Ｎ２が導通状態とされ、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは、ライトアンプ１０１によって駆動され、Ｈｉｇｈ側の電位は、ＶＤＤ−ＶＴＮ、Ｌｏｗ側電位は、電位ＶＳＳに設定される。
【００６３】
メモリセル１０３へのライトが終了し、カラム選択信号ＣＳＬがＬｏｗレベル（ＶＳＳ）となると、制御信号ＭＩＯＰＲＥＡ及びＬＩＯＰＲＥＡがともにＬｏｗレベル（ＶＳＳ）となる。制御信号ＭＩＯＰＲＥＡがＬｏｗレベルのとき、メイン入出力線対ＭＩＯＴ／ＭＩＯＮは電源電位ＶＤＤにプリチャージ・イコライズされる。制御信号ＬＩＯＰＲＥＡがＬｏｗのとき、ｐＭＯＳトランジスタＰ３が導通し、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮは、メイン入出力線対ＭＩＯＴ／ＭＩＯＮのプリチャージ電圧ＶＤＤからｎＭＯＳトランジスタＮ１、Ｎ２の閾値電圧ＶＴＮを差し引いた電圧ＶＤＤ−ＶＴＮでイコライズされる。
【００６４】
リード（Ｒｅａｄ）コマンドが入力され、メモリセル１０３からのリード時、カラム選択信号ＣＳＬがＨｉｇｈレベル（ＶＤＤ）となり、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに接続されたビット線対ＢＬＴ／ＢＬＮのセンスアンプ１０４は、電位ＶＤＤ−ＶＴＮから、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを、メモリセル１０３からの読み出しデータの値に応じて、駆動する。Ｈｉｇｈ側は、電位ＶＤＤ−ＶＴＮとされ、Ｌｏｗ側は、センスアンプ１０４のｎＭＯＳトランジスタＮ２１、Ｎ２２によりＶＳＳ側に駆動される。制御信号ＳＢＡＥＴのＨｉｇｈパルス（ＶＤＤ）を受けて、ｎＭＯＳトランジスタＮ５〜Ｎ７が導通し、リードアンプ（ｎＭＯＳトランジスタＮ３〜Ｎ７）が活性化し、ローカル入出力線ＬＩＯＴ、ＬＩＯＮの電位をそれぞれゲートに受けるｎＭＯＳトランジスタＮ３、Ｎ４は、交差接続されるメイン入出力線ＭＩＯＮ、ＭＩＯＴをそれぞれ駆動する。例えばＬＩＯＴの電位がＶＤＤ−ＶＴＮのとき、ｎＭＯＳトランジスタＮ３のゲート・ソース間電圧は閾値電圧ＶＴＮよりも大きく、電源電位ＶＤＤにプリチャージされていたＭＩＯＮの電荷を低電位電源ＶＳＳ側に引き抜く。一方、ＬＩＯＮは、センスアンプ１０４により電位ＶＤＤ−ＶＴＮからＶＳＳ側に引き抜かれ、ｎＭＯＳトランジスタＮ４のゲート・ソース間電圧は閾値電圧ＶＴＮ程度かそれ以下とされ、ＭＩＯＴの電位はほぼＶＤＤのままとされる。メインデータアンプ１０２は、メイン入出力線対ＭＩＯＴ／ＭＩＯＮ間の差電位を増幅し、ドライバ（図３の３０１）を介してデータを外部に出力する。
【００６５】
＜実施例３＞
次に本発明の第３の実施例を説明する。図１０は、本発明の第３の実施例の構成を示す図である。図１０を参照すると、本実施例においては、図８に示した第２の実施例の構成において、サブアンプ１００のリードアンプ（ｎＭＯＳトランジスタＮ３〜Ｎ７）の低電位電源をＶＳＳから負電位ＶＫＫとし、リードアンプの動作電圧をＶＤＤ〜ＶＫＫとしている。すなわち、ｎＭＯＳトランジスタＮ６、Ｎ７の共通ソースは、ＶＫＫに接続されている。これ以外の構成は、図８と同一である。以下では、本実施例と前記第２の実施例との相違点について説明する。
【００６６】
リード動作時、制御信号ＳＢＡＥＴがＨｉｇｈレベル（ＶＤＤ）となり、リードアンプのｎＭＯＳトランジスタＮ５〜Ｎ７が導通状態となる。このとき、ｎＭＯＳトランジスタＮ３、Ｎ４の共通ソース電位を、第２の実施例よりも下げることで、ｎＭＯＳトランジスタＮ３、Ｎ４のゲート・ソース間電圧ＶＧＳを拡げ、メイン入出力線対ＭＩＯＴ／ＭＩＯＮの電荷をＶＫＫ側に放電するドレイン電流を、前記第２の実施例よりも、大きくしている。よく知られているように、ｎＭＯＳトランジスタのドレイン電流は、飽和領域で、（ＶＧＳ−ＶＴＮ）の２乗に比例する。これにより、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮのプリチャージ電位をＶＤＤ−ＶＴＮに下げた場合において、サブアンプ１００のリードアンプ（ｎＭＯＳトランジスタＮ３〜Ｎ７）の動作速度の低下を防いでいる。
【００６７】
図１１は、図１０に示した第３の実施例の動作を説明するタイミング波形図である。なお、図１１には、図９と同様、図７のバンクアクティブ（ＡＣＴＩＶＥ）コマンドの入力後、ライト（Ｗｒｉｔｅ）コマンドの投入からのライトサイクルの４クロックサイクル分と、図７のリードサイクルの４クロックサイクル分を抜き出して示したものである。図９において、制御信号ＰＤＬＢとＭＩＯＰＲＥＡの信号波形は示されていないが、図７と同一のタイミングで同一のレベルに遷移する。なお、図１１において、ライトサイクルは、図９に示したライトサイクルと同一であるため、説明を省略する。
【００６８】
リード（Ｒｅａｄ）コマンドが入力され、メモリセル１０３からのリード時、カラム選択信号ＣＳＬがＨｉｇｈレベル（ＶＤＤ）となり、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮに接続されたビット線対ＢＬＴ／ＢＬＮのセンスアンプ１０４は、電位ＶＤＤ−ＶＴＮから、ローカル入出力線対ＬＩＯＴ／ＬＩＯＮを、メモリセル１０３からの読み出しデータの値に応じて、駆動する。Ｈｉｇｈ側は、電位ＶＤＤ−ＶＴＮとされ、Ｌｏｗ側は、センスアンプ１０４のｎＭＯＳトランジスタＮ２１、Ｎ２２によりＶＳＳ側に駆動される。制御信号ＳＢＡＥＴのＨｉｇｈパルス（ＶＤＤ）を受けて、ｎＭＯＳトランジスタＮ５〜Ｎ７が導通し、リードアンプ（ｎＭＯＳトランジスタＮ３〜Ｎ７）が活性化し、ローカル入出力線ＬＩＯＴ、ＬＩＯＮの電位をそれぞれゲートに受けるｎＭＯＳトランジスタＮ３、Ｎ４は、交差接続されるメイン入出力線ＭＩＯＮ、ＭＩＯＴをそれぞれ駆動する。例えばＬＩＯＴの電位がＶＤＤ−ＶＴＮのとき、ｎＭＯＳトランジスタＮ３のゲート・ソース間電圧ＶＧＳは閾値電圧ＶＴＮよりも大きく、電源電位ＶＤＤにプリチャージされていたＭＩＯＮの電荷を低電位電源ＶＫＫ側に引き抜く。一方、ＬＩＯＮの電荷は、センスアンプ１０４によりＶＳＳ側に引き抜かれ、ｎＭＯＳトランジスタＮ４のゲート・ソース間電圧は、閾値電圧ＶＴＮ程度とされ、ＭＩＯＴの電位はＶＤＤから若干さがる。メインデータアンプ１０２は、メイン入出力線対ＭＩＯＴ／ＭＩＯＮ間の差電位を増幅し、ドライバ（図３の３０１）を介してデータを外部に出力する。図１１に示すように、本実施例において、ＭＩＯＴ／ＭＩＯＮの立ち下がりのスルーレートは、第２の実施例のＭＩＯＴ／ＭＩＯＮの立ち下がりのスルーレート（図９）よりも大きい。
【００６９】
上記した実施例の作用効果を以下に説明する。
【００７０】
制御信号線の数を削減することにより、消費電力とチップ面積を削減することができる。
【００７１】
また、図１において、ＬＩＯ線とＭＩＯ線の交差部のスイッチ１０内のトランスファゲート（図４のＮ１、Ｎ２）を制御するために、制御信号生成回路で生成したライト関連の制御信号を、Ｘ、Ｙタイミング生成回路からのタイミングで、各スイッチに供給する場合、メモリアレイ内をライト関連の制御信号を通過させる必要がある。これに対して、本発明によれば、ＬＩＯ線とＭＩＯ線の交差部のスイッチ１０内のトランスファゲート（図４のＮ１、Ｎ２）を制御するための信号を、既設のＸ系の制御信号であるプリチャージ制御信号に基づき、生成しているため、メモリアレイ内に専用のライト関連の制御信号を通過させる必要はなくなる。また、関連技術では、メモリアレイ内を通過させるライト関連の制御信号配線を、リード／ライトのサイクル毎に充放電していたが、本発明によれば、これを不要としている。このように、本発明によれば、メモリアレイ内を通過させる配線負荷（寄生容量）の削減により、該配線がリード／ライトのサイクル毎に充放電していた消費電流が削減できる。
【００７２】
ライト関連の制御信号を用いてＭＩＯ線−ＬＩＯ線間のスイッチの導通を制御する方式をとらず、Ｘ系制御信号であるビット線プリチャージ信号を用いてスイッチの導通を制御しているため、ライトアンプの動作タイミングと、ＭＩＯ線−ＬＩＯ線間のスイッチの動作タイミングとのスキュー等を防止するための時間調整を不要としている。
【００７３】
本願の基本的技術思想はこれに限られず、例えば、実施形態ではＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）やその他の同期型メモリであっても良い。更に、センスアンプ、ライトアンプ、階層毎に備わる各々のイコライズ回路、階層間スイッチに付随されるサブアンプ等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。また、各々のイコライズ回路が制御する対応する各階層の電圧制御値、実施例開示に限られない。例えば、２次側の階層のイコライズは、実施例開示の高電位側ＶＤＤの他に低電位側、高電位側電位と低電位側電位との中間電位でもよい。リード時の階層バスの電圧振幅量は、設計事項であり多用な値が設計できる。周知のロード（Ｌｏｒｄ）を用いた読み出し方式であっても良い。当業者ならば、本願の基本的技術思想により容易に理解できる。
【００７４】
本発明の基本的技術思想は、専用の記憶装置に限られない半導体装置にも適用することができる。例えば、メモリ機能を搭載したＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００７５】
更に、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用される階層バスに限られず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号処理に使用される階層バスであっても良い。つまり、本願クレームは、記憶装置の階層バスに限られないことは言うまでもない。実施例においては、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。
【００７６】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
【００７７】
更に、ｎＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ｐＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００７８】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７９】
１  メモリアレイ
２  Ｘデコーダ及びＸタイミング生成回路
３  Ｙデコーダ及びＹタイミング生成回路
４  デコーダ制御回路
５  データラッチ回路
６  入出力インターフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
１０  交差部（ＳＷＣ）
１１  メモリマット０
１２  センスアンプ部
１３  メモリマット１
１４  サブワードドライバ回路
１８  ｐＭＯＳトランジスタ
１９  イコライズ回路
２０  ｎＭＯＳトランジスタ
３０１  ドライバ
３０２  メインデータアンプ（ＭＡ）
３０３  ＳＷＣ回路
３０４  センスアンプ（ＳＡ）
３０５  ライトアンプ（ＷＡ）
３０６  レシーバ
【図１】
2011096327.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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