(57)【要約】      （修正有）【課題】メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止する不揮発性データ貯蔵装置を提供する。【解決手段】不揮発性データ貯蔵装置にプログラムが実行される場合、メモリセルアレイのメモリブロックに接続されるパストランジスタ間のバイポーラ現象を防止して、プログラムが実行されたデータの信頼性を向上させる。一つのブロックワードラインを共有する複数のメモリブロックを含む不揮発性データ貯蔵装置のプログラム方法は、前記複数のメモリブロックを選択する段階と、前記複数のメモリブロックの中でプログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する段階と、前記複数のメモリブロックの中のプログラムが禁止されるメモリブロックのワードラインにバイポーラ禁止電圧を印加する段階とを含む。【選択図】図２
2011165302.tif 000002
【特許請求の範囲】
【請求項１】
一つのブロックワードラインを共有する複数のメモリブロックを含む不揮発性データ貯蔵装置のプログラム方法において、
前記複数のメモリブロックを選択する段階と、
前記複数のメモリブロックの中でプログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する段階と、
前記複数のメモリブロックの中のプログラムが禁止されるメモリブロックのワードラインにバイポーラ禁止電圧を印加する段階と、を含むことを特徴とする不揮発性データ貯蔵装置のプログラム方法。
【請求項２】
前記複数のメモリブロックを選択する段階は、
前記複数のメモリブロックに接続されるパストランジスタを活性化する段階を含むことを特徴とする請求項１に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項３】
前記選択されたワードラインに前記プログラム電圧を印加する段階は、
活性化された前記パストランジスタを通じて前記選択されたワードラインに前記プログラム電圧を印加する段階を含むことを特徴とする請求項２に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項４】
前記プログラムが禁止されるメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、
活性化された前記パストランジスタを通じて前記プログラムが禁止されるメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階を含むことを特徴とする請求項２に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項５】
前記プログラムが禁止されるメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、
前記プログラムが禁止されるメモリブロックのワードラインに同じバイポーラ禁止電圧を印加する段階を含むことを特徴とする請求項４に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項６】
前記プログラムが禁止されるメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、
前記プログラムが禁止されるメモリブロックのワードラインに夫々異なるバイポーラ禁止電圧を印加する段階を含むことを特徴とする請求項４に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項７】
前記プログラムが禁止されるメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、
前記プログラムが禁止されるメモリブロックのワードラインのグループ別に異なるバイポーラ禁止電圧を印加する段階を含むことを特徴とする請求項４に記載の不揮発性データ貯蔵装置のプログラム方法。
【請求項８】
一つのブロックワードラインを共有する複数のメモリブロックと、
前記一つのブロックワードラインに接続され、前記複数のメモリブロックを選択するブロックデコーダと、
プログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する第１ドライバと、
プログラムが禁止されるメモリブロックのワードラインにバイポーラ禁止電圧を印加する第２ドライバと、を含むことを特徴とする不揮発性データ貯蔵装置。
【請求項９】
前記複数のメモリブロックと前記第１及び第２ドライバとに接続するパストランジスタをさらに含み、
前記ブロックデコーダは前記パストランジスタを活性化して前記メモリブロックを選択することを特徴とする請求項８に記載の不揮発性データ貯蔵装置。
【請求項１０】
不揮発性データ貯蔵装置と、
前記不揮発性データ貯蔵装置を制御するコントローラと、を含み、
前記不揮発性データ貯蔵装置は、
一つのブロックワードラインを共有する複数のメモリブロックと、
前記ブロックワードラインに接続され、前記複数のメモリブロックを選択するブロックデコーダと、
プログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する第１ドライバと、
プログラムが禁止されるメモリブロックのワードラインにバイポーラ禁止電圧を印加する第２ドライバと、を含むことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、さらに詳しくは不揮発性データ貯蔵装置のプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ  ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は概ね揮発性データ貯蔵装置（Ｖｏｌａｔｉｌｅ  Ｄａｔａ  Ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ）と不揮発性データ貯蔵装置（Ｎｏｎｖｏｌａｔｉｌｅ  Ｄａｔａ  Ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ）に分けられる。
【０００３】
揮発性メモリ装置は電源供給が遮断されると、貯蔵しているデータが消去されるメモリ装置である。揮発性メモリ装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などがある。不揮発性データ貯蔵装置は、電源供給が遮断されても貯蔵しているデータを保持するメモリ装置である。不揮発性データ貯蔵装置は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などがある。フラッシュメモリ装置はＮＯＲ型とＮＡＮＤ型に分けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５‐３２７４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセルアレイのメモリブロックと接続されるパストランジスタ間のバイポーラ現象を防止する不揮発性データ貯蔵装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によると、一つのブロックワードラインを共有する複数のメモリブロックを含む不揮発性データ貯蔵装置のプログラム方法は、前記複数のメモリブロックを選択する段階と、前記複数のメモリブロックの中でプログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する段階と、前記複数のメモリブロックの中でプログラムが禁止されたメモリブロックのワードラインにバイポーラ禁止電圧を印加する段階を含む。
【０００７】
実施形態において、前記複数のメモリブロックを選択する段階は、前記複数のメモリブロックと接続されるパストランジスタを活性化する段階を含む。
実施形態において、前記選択されたワードラインに前記プログラム電圧を印加する段階は、前記活性化されたパストランジスタを通じて前記選択されたワードラインに前記プログラム電圧を印加する段階を含む。
【０００８】
実施形態において、前記プログラムが禁止されたメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、前記活性化されたパストランジスタを通じて前記プログラムが禁止されたメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階を含む。
実施形態において、前記プログラムが禁止されたメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、前記プログラムが禁止されたメモリブロックのワードラインに同じバイポーラ禁止電圧を印加する段階を含む。
【０００９】
実施形態において、前記プログラムが禁止されたメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、前記プログラムが禁止されたメモリブロックのワードラインに夫々異なるバイポーラ禁止電圧等を印加する段階を含む。
実施形態において、前記プログラムが禁止されたメモリブロックのワードラインに前記バイポーラ禁止電圧を印加する段階は、前記プログラムが禁止されたメモリブロックのワードラインのグループ別に異なるバイポーラ禁止電圧を印加する段階を含む。
【００１０】
実施形態において、前記バイポーラ禁止電圧は、正の電圧である。
実施形態において、前記バイポーラ禁止電圧は、基板の電圧より高い。
実施形態において、前記バイポーラ禁止電圧は、プログラムを実行する際に変化する基板の電圧より高い。
【００１１】
本発明の実施形態によると、不揮発性データ貯蔵装置は、一つのブロックワードラインを共有する複数のメモリブロックと、前記ブロックワードラインと接続され、前記複数のメモリブロックを選択するブロックデコーダと、プログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する第１ドライバと、プログラムが禁止されたメモリブロックのワードラインにバイポーラ禁止電圧を印加する第２ドライバを含む。
【００１２】
実施形態において、不揮発性データ貯蔵装置は、前記複数のメモリブロックと、前記第１及び第２ドライバと接続するパストランジスタをさらに含み、前記ブロックデコーダは前記パストランジスタを活性化して前記メモリブロックを選択する。
実施形態において、前記第１ドライバは、前記活性化されたパストランジスタを通じて前記選択されたワードラインに前記プログラム電圧を印加する。
実施形態において、前記第２ドライバは、前記活性化されたパストランジスタを通じて前記プログラムが禁止されたメモリブロックに前記バイポーラ禁止電圧を印加する。
【００１３】
実施形態において、本発明のメモリシステムは、不揮発性データ貯蔵装置及び前記不揮発性データ貯蔵装置を制御するコントローラを含み、前記不揮発性データ貯蔵装置は、一つのブロックワードラインを共有する複数のメモリブロックと、前記ブロックワードラインと接続され、前記複数のメモリブロックを選択するブロックデコーダと、プログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧を印加する第１ドライバと、プログラムが禁止されたメモリブロックのワードラインにバイポーラ禁止電圧を印加する第２ドライバを含む。
【００１４】
実施形態において、前記不揮発性データ貯蔵装置及び前記コントローラは、半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を形成するメモリシステムである。
実施形態において、前記不揮発性データ貯蔵装置及び前記コントローラは、メモリカードを形成するメモリシステムである。
【発明の効果】
【００１５】
本発明の実施形態による不揮発性データ貯蔵装置のプログラム方法によると、トランジスタ回路のパストランジスタの間のバイポーラ現象を防止することができる。従って、不揮発性データ貯蔵装置のデータの信頼性が向上される。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態による不揮発性データ貯蔵装置を示すブロック図である。
【図２】図１のメモリセルアレイ及びアドレスデコーダの一部を示すブロック図である。
【図３】図２のアドレスデコーダ及び複数のメモリブロック内部の一部を示すブロック図である。
【図４】図３の第１及び第２パストランジスタ回路のパストランジスタの配置構造を示すブロック図である。
【図５】図３及び図４の第２パストランジスタと第１パストランジスタの断面図である。
【図６】プログラムを実行するとき、図３の第１及び第２パストランジスタ回路のパストランジスタに印加される電圧条件を示す表である。
【図７】プログラムを実行するとき、ブロックワードライン信号を共有するメモリブロックのワードラインに電圧を印加する方法が図示されている順序図である。
【図８】図１の不揮発性データ貯蔵装置を含むメモリシステムを示すブロック図である。
【図９】図７のメモリシステムの応用例を示すブロック図である。
【図１０】図８のメモリシステムを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１７】
以下に、本発明が属する技術分野から通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態を添付する図面を参照して詳しく説明する。
図１は本発明の実施形態による不揮発性データ貯蔵装置１００を示すブロック図である。
図１を参照すると、本発明の実施形態による不揮発性データ貯蔵装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０、制御ロジック１５０、そして高電圧発生器１６０を含む。
【００１８】
メモリセルアレイ１１０はワードラインＷＬを通じてアドレスデコーダ１２０に接続され、ビットラインＢＬを通じて読み出し及び書き込み回路１３０に接続される。メモリセルアレイ１１０は複数のメモリセルを含む。例えば、行方向に配列されるメモリセルはワードラインＷＬに接続される。列方向に配列されるメモリセルはビットラインＢＬに接続される。メモリセルアレイ１１０は複数のメモリブロックから構成される。一つのメモリブロックは複数のメモリセルから構成される。例えば、メモリセルアレイ１１０はセル当たり一つまたはそれ以上のビットを貯蔵することができるように構成される。
【００１９】
アドレスデコーダ１２０はワードラインＷＬを通じてメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１５０の制御に応じて動作するように構成される。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。
アドレスデコーダ１２０は受信したアドレスＡＤＤＲの中のブロックアドレスをデコードする。アドレスデコーダ１２０はデコードされたブロックアドレスを利用して一つのメモリブロックまたは複数のメモリブロックを形成する。例えば、デコードされたブロックアドレスにもとづいて、アドレスデコーダ１２０は二つのメモリブロックを選択する。
【００２０】
アドレスデコーダ１２０は受信したアドレスＡＤＤＲの中の行アドレスをデコードする。アドレスデコーダ１２０はデコードされた行アドレスを利用してワードラインＷＬを選択する。アドレスデコーダ１２０は高電圧発生器１６０から供給された電圧を選択されたワードラインＷＬに印加する。例えば、プログラムを実行するとき、選択されたワードラインにはプログラム電圧Ｖｐｇｍが印加される。
【００２１】
アドレスデコーダ１２０は受信したアドレスＡＤＤＲの中の列アドレスをデコードする。デコードされた列アドレスは読み出し及び書き込み回路１３０に送信される。例えば、アドレスデコーダ１２０はブロックデコーダ、行デコーダ、列デコーダ、アドレスバッファなどを含む。
【００２２】
読み出し及び書き込み回路１３０はビットラインＢＬを通じてメモリセルアレイ１１０に接続され、データラインＤＬを通じてデータ入出力回路１４０に接続される。読み出し及び書き込み回路１３０は制御ロジック１５０の制御に応じて動作する。読み出し及び書き込み回路１３０はアドレスデコーダ１２０からデコードされた列アドレスを受信する。デコードされた列アドレスを利用して、読み出し及び書き込み回路１３０はビットラインＢＬを選択する。
【００２３】
例えば、読み出し及び書き込み回路１３０はデータ入出力回路１４０からデータを受信し、受信されたデータをメモリセルアレイ１１０に記入する。読み出し及び書き込み回路１３０はメモリセルアレイ１１０からデータを読み出し、該読み出されたデータをデータ入出力回路１４０に伝送する。また、読み出し及び書き込み回路１３０はメモリセルアレイ１１０の第１貯蔵領域からデータを読み出し、該読み出されたデータをメモリセルアレイ１１０の第２貯蔵領域にコピーバック（ｃｏｐｙ  ｂａｃｋ）プログラムを実行する。
【００２４】
例えば、読み出し及び書き込み回路１３０はページバッファ（またはページレジスタ）、列選択回路を含む。他の例として、読み出し及び書き込み回路１３０は感知増幅器、書き込みドライバ、列選択回路などを含む。
【００２５】
データ入出力回路１４０はデータラインＤＬを通じて読み出し及び書き込み回路１３０に接続される。データ入出力回路１４０は制御ロジック１５０の制御に応じて動作する。データ入出力回路１４０は外部とデータＤＡＴＡをやりとりするように構成される。データ入出力回路１４０は外部から受信したデータＤＡＴＡをデータラインＤＬを通じて読み出し及び書き込み回路１３０に送信するように構成される。データ入出力回路１４０は読み出し及び書き込み回路からデータラインＤＬを通じて受信されるデータＤＡＴＡを外に出力するように構成される。例えば、データ入出力回路１４０はデータバッファを含む。
【００２６】
制御ロジック１５０はアドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０、そして高電圧発生器１６０に接続される。制御ロジック１５０は不揮発性データ貯蔵装置１００の全般的な動作を制御する。制御ロジック１５０は外部から受信する制御信号ＣＴＲＬに応じて動作する。
【００２７】
高電圧発生器１６０はアドレスデコーダ１２０に接続される。高電圧発生器１６０は制御ロジック１５０の制御に応じて動作する。高電圧発生器１６０は高電圧をアドレスデコーダ１２０に印加する。例えば、高電圧発生器１６０は電源電圧を供給された後、該供給電圧を増幅させ、増幅された電圧を分配して種々の高電圧を発生する。例えば、高電圧発生器１６０はアドレスデコーダ１２０にプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄなどを提供する。
【００２８】
例えば、不揮発性データ貯蔵装置１００は、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲａｍ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の中の少なくとも一つを含む。
【００２９】
図２は図１のメモリセルアレイ１１０及びアドレスデコーダ１２０の一部を示すブロック図である。
アドレスデコーダ１２０は複数のパストランジスタ回路２４１〜２４ｍ、ブロックデコーダ２５０及び複数のドライバ２６１〜２６ｍを含む。
【００３０】
パストランジスタ回路２４１〜２４ｍはブロックワードラインＢＬＫＷＬ１〜ＢＬＫＷＬｋを通じてブロックデコーダ２５０と接続される。複数のパストランジスタ回路は一つのブロックワードラインを共有する。例えば、２個のパストランジスタ回路は一つのブロックワードラインを共有する。第１パストランジスタ回路２４１及び第２パストランジスタ回路２４２は第１ブロックワードラインＢＬＫＷＬ１を共有し、第１ブロックワードラインを通じてブロックデコーダ２５０に接続される。ブロックアドレスに応じて、ブロックデコーダ２５０からブロックワードラインＢＬＫＷＬ１〜ＢＬＫＷＬｋを通じてパストランジスタ回路２４１〜２４ｍにブロック選択信号が送信される。
【００３１】
パストランジスタ回路２４１〜２４ｍはドライバ２６１〜２６ｍに接続される。パストランジスタ回路２４１〜２４ｍはメモリブロック２１１〜２１ｍに接続される。第１パストランジスタ回路２４１は第１メモリブロックＢＬＫ１及び第１ドライバ２６１に接続される。
【００３２】
ブロックデコーダ２５０はパストランジスタ回路２４１〜２４ｍに接続される。ブロックデコーダ２５０は受信したアドレスＡＤＤＲの中のブロックアドレスをデコードする。ブロックデコーダ２５０はデコードされたブロックアドレスを利用して複数のパストランジスタ回路を選択する。選択された複数のパストランジスタ回路はターンオンされて、メモリブロックとドライバとが電気的に接続される。
【００３３】
例えば、第１メモリブロック２１１にプログラムが実行される場合、ブロックデコーダ２５０はデコードされたブロックアドレスを利用して第１及び第２パストランジスタ回路２４１、２４２を選択する。選択された第１及び第２パストランジスタ回路２４１、２４２はターンオンされて、第１及び第２ドライバ２６１、２６２と第１及び第２メモリブロック２１１、２１２が電気的に接続される。
【００３４】
図３は図２のアドレスデコーダ１２０及び複数のメモリブロック２１１〜２１ｍ内部の一部を示すブロック図である。
図３には一例として、第１及び第２メモリブロック２１１、２１２、第１及び第２パストランジスタ回路２４１、２４２、ブロックデコーダ２５０、第１及び第２ドライバ２６１、２６２が図示されている。
【００３５】
第１メモリブロック２１１はセルストリングＣＳ１を含む。一つのセルストリングＣＳ１はストリング選択トランジスタ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ＳＳＴ１、接地選択トランジスタ（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ＧＳＴ１、メモリセルＭ１＿１〜Ｍ１＿ｎを含む。ストリング選択トランジスタＳＳＴ１はビットラインＢＬに接続される。接地選択トランジスタＧＳＴ１は共通ソースラインＣＳＬに接続される。複数のメモリセルＭ１＿１〜Ｍ１＿ｎはストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴ１との間に接続される。
【００３６】
第２メモリブロック２１２はセルストリングＣＳ２を含む。セルストリングＣＳ２はストリング選択トランジスタＳＳＴ２、接地選択トランジスタＧＳＴ２、メモリセルＭ２＿１〜Ｍ２＿ｎを含む。第２メモリブロック２１２は第１メモリブロック２１１と同様に構成される。
【００３７】
第１メモリブロック２１１と第２メモリブロック２１２とはビットラインＢＬを共有する。図３において、第１及び第２メモリブロック２１１、２１２はそれぞれ一つのビットラインＢＬに接続された一つのセルストリングＣＳ１、ＣＳ２を構成する例を示している。しかし、各メモリブロックは複数のビットラインにそれぞれ接続される複数のセルストリングを構成しても良い。
【００３８】
また、図３において、１本のビットラインが２個のメモリブロックに共有されている例を示している。しかし、少なくとも３個のメモリブロックが１本のビットラインを共有するように構成しても良い。
【００３９】
第１及び第２パストランジスタ回路２４１、２４２は複数のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎを含む。第１及び第２パストランジスタ回路２４１のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎは、ＮＭＯＳトランジスタから構成される。このＮＭＯＳトランジスタのゲートは第１ブロックワードラインＢＬＫＷＬ１を通じてブロックデコーダ２５０に接続される。
【００４０】
第１メモリブロック２１１と接続された第１パストランジスタ回路２４１及び、第２メモリブロック２１２と接続された第２パストランジスタ回路２４２は第１ブロックワードラインＢＬＫＷＬ１を共有する。従って、第１メモリブロック２１１にプログラムが実行される場合、または、第２メモリブロック２１２にプログラムが実行される場合、第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎがターンオンされる。
【００４１】
図３においては、２個のメモリブロック２１１、２１２が第１ブロックワードラインＢＬＫＷＬ１を共有する。しかし、複数のメモリブロックが第１ブロックワードラインＢＬＫＷＬ１を共有するように構成しても良い。
デコードされたブロックアドレスによって第１ブロックワードラインＢＬＫＷＬ１が選択されると、第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎがターンオンされる。
【００４２】
ターンオンされた第１パストランジスタ回路２４１は第１ストリング選択信号ラインＳＳ１、第１接地選択信号ラインＧＳ１、第１ワードラインの駆動信号ラインＳ１＿１〜Ｓ１＿ｎをそれぞれ第１メモリブロック２１１の第１ストリング選択ラインＳＳＬ１、第１接地選択ラインＧＳＬ１、第１ワードラインＷＬ１＿１〜ＷＬ１＿ｎと接続する。
【００４３】
第２パストランジスタ回路２４２は第２ストリング選択信号ラインＳＳ２、第２接地選択信号ラインＧＳ２、第２ワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎをそれぞれ第２メモリブロック２１２の第２ストリング選択ラインＳＳＬ２、第２接地選択ラインＧＳＬ２、第２ワードラインＷＬ２＿１〜ＷＬ２＿ｎと接続する。
ブロックデコーダ２５０は図２のブロックデコーダ２５０のように動作する。
【００４４】
第１及び第２ドライバ２６１、２６２は第１メモリブロック２１１または第２メモリブロック２１２のプログラムを実行するとき、第１メモリブロック２１１の第１ストリング選択信号ラインＳＳ１と、第２メモリブロック２１２の第２ストリング選択信号ラインＳＳ２とに電源電圧ＶＤＤまたはバイポーラ禁止電圧Ｖａを印加する。
【００４５】
第１及び第２ドライバ２６１、２６２は第１メモリブロック２１１または第２メモリブロック２１２のプログラムを実行するとき、第１メモリブロック２１１の第１接地選択信号ラインＧＳ１と、第２メモリブロック２１２の第２接地選択信号ラインＧＳ２とに接地電圧ＶＳＳまたはバイポーラ禁止電圧Ｖａを印加する。
【００４６】
第１及び第２ドライバ２６１、２６２は第１メモリブロック２１１または第２メモリブロック２１２のプログラムを実行するとき、デコードされたローアドレス信号（図示せず）と制御信号（図示せず）とに応じて第１メモリブロック２１１または第２メモリブロック２１２の第１及び第２ワードラインの駆動信号ラインＳ１＿１〜Ｓ１＿ｎ、Ｓ２＿１〜Ｓ２＿ｎにプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓまたはバイポーラ禁止電圧Ｖａを印加する。
【００４７】
例えば、プログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧Ｖｐｇｍが印加される。プログラムが実行されるメモリブロックの選択されなかったワードラインにはパス電圧Ｖｐａｓｓが印加される。プログラムが禁止されたメモリブロックにはバイポーラ禁止電圧が印加される。これに対しては、図６を参照して詳しく説明する。
【００４８】
図４は図３の第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎの配置構造を示すブロック図である。
図３には図示されていないが、第１パストランジスタＳ１Ｗｉは第１パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎに含まれるパストランジスタである。図３には図示されていないが、第２パストランジスタＳ２Ｗｊ及び第２パストランジスタＳ２Ｗｊ−１は第２パストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎに含まれるパストランジスタである。
【００４９】
第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎは集積度を向上させるために第１メモリブロック２１１及び第２メモリブロック２１２のビットラインの方向とは異なるように配置される。例えば、第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎは図４のようにマトリックス状に配置される。
【００５０】
第１パストランジスタＳ１Ｗ２は第１ワードラインの駆動信号ラインＳ１＿２と第１ワードラインＷＬ１＿２とを接続する。第２パストランジスタＳ２Ｇは第２接地選択信号ラインＧＳ２と第２接地選択ラインＧＳＬ２とを接続する。
【００５１】
図４には第１パストランジスタＳ１Ｗ２と第２パストランジスタＳ２Ｇの構造だけが図示されている。しかし、第１及び第２パストランジスタ回路２４１、２４２の他のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗ９、Ｓ１Ｗ１１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗ２４、Ｓ２Ｗ２６〜Ｓ２Ｗｎのそれぞれは図３を参照して説明したように構成される。
即ち、第１及び第２パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎのゲートは第１ブロックワードラインＢＬＫＷＬ１と接続される。
【００５２】
第１パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎは、第１ストリング選択信号ラインＳＳ１、第１接地選択信号ラインＧＳ１、第１ワードラインの駆動信号ラインＳ１＿１〜Ｓ１＿ｎをそれぞれ第１ストリング選択ラインＳＳＬ１、第１接地選択ラインＧＳＬ１、第１ワードラインＷＬ１＿１〜ＷＬ１＿ｎと接続する。
【００５３】
第２パストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎは、第２ストリング選択信号ラインＳＳ２、第２接地選択信号ラインＧＳ２、第２ワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎをそれぞれ第２ストリング選択ラインＳＳＬ２、第２接地選択ラインＧＳＬ２、第２ワードラインＷＬ２＿１〜ＷＬ２＿ｎと接続する。
【００５４】
図４を参照すると、第１パストランジスタ回路２４１のパストランジスタＳ１Ｓ、Ｓ１Ｇ、Ｓ１Ｗ１〜Ｓ１Ｗｎと、第２パストランジスタ回路２４２のパストランジスタＳ２Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎとが互いに隣接して配置される。即ち、第１パストランジスタ回路２４１の第１パストランジスタＳ１Ｗｎと、第２パストランジスタ回路２４２の第２パストランジスタＳ２Ｓとは互いに隣接して配置される。第１パストランジスタ回路２４１の第１パストランジスタＳ１Ｗｉと、第２パストランジスタ回路２４２の第２パストランジスタＳ２Ｗｊ−１とは互いに隣接して配置される。図４はパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎの配置例を示す。互いに隣接した第１パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎと第２パストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎとは図４に図示されている数よりさらに多く配置しても良い。
【００５５】
一方、第１パストランジスタ回路２４１のパストランジスタＳ１Ｓ、Ｓ１Ｇ、Ｓ１Ｗ１〜Ｓ１Ｗｎの中の一つと第２パストランジスタ回路２４２のパストランジスタＳ２Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎの中の何れか一つとが隣接している場合、ｎｐｎ接合が発生する。
【００５６】
例えば、第１メモリブロック２１１にプログラムが行なわれるとき、選択されたワードラインと接続されたパストランジスタにプログラム電圧Ｖｐｇｍが印加される。このとき、選択されたワードラインに接続される第１パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎの中の何れか一つと第２パストランジスタ回路２４２の第２パストランジスタＳ２Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎとが隣接している場合、ｎｐｎ接合によるバイポーラ現象が発生する。これに関しては、図５から詳しく説明する。
【００５７】
図５は図３及び図４の第１パストランジスタＳ１Ｗ２と第２パストランジスタＳ２Ｇの断面図である。
仮に、第１パストランジスタ（Ｓ１Ｗ２）３２０はプログラムが実行される第１メモリブロック２１１の第１ワードラインＷＬ１＿２と接続され、第２パストランジスタ（Ｓ２Ｇ）３３０はプログラムが禁止される第２メモリブロック２１２の第２接地選択ラインＧＳＬ２と接続されるものと仮定する。
【００５８】
図３を参照して説明したように、第１メモリブロック２１１に接続された第１パストランジスタ回路２４１と、第２メモリブロック２１２に接続された第２パストランジスタ回路２４２とはブロックワードラインＢＬＫＷＬ１を共有する。即ち、第１パストランジスタＳ１Ｗ２のゲート３２１と第２パストランジスタＳ２Ｇのゲート３３１とはブロックワードラインＢＬＫＷＬ１に接続される。従って、第１メモリブロック２１１にプログラムが実行されるとき、第１パストランジスタＳ１Ｗ２と第２パストランジスタＳ２Ｇとはターンオンされる。
【００５９】
第１ワードラインＷＬ１＿２のプログラムを実行するとき、第１ワードラインの駆動信号ラインＳ１＿２にプログラム電圧Ｖｐｇｍが印加される。そして、基板３４０に接地電圧ＶＳＳが印加される。
【００６０】
第１ワードラインＷＬ１＿２に接続されたｎウエル３２５、基板３４０、第２接地選択信号ラインＧＳ２に接続されたｎウエル３３５はｎｐｎ接合３１０を形成する。例えば、第１ワードラインＷＬ１＿２に接続されたｎウエル３２５がコレクタ（ｃｏｌｌｅｃｔｏｒ）領域、基板３４０がベース（ｂａｓｅ）領域、第２接地選択信号ラインＧＳ２に接続されるｎウエル３３５がエミッタ（ｅｍｉｔｔｅｒ）領域になる。ｎｐｎ接合３１０はＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）として動作する。
【００６１】
第２接地選択信号ラインＧＳ２に接地電圧ＶＳＳが印加される場合、第２接地選択ラインＧＳＬ２の電圧は接地電圧ＶＳＳである。第１ワードラインの駆動信号ラインＳ１＿２に接続されるｎウエル３２６の電圧はプログラム電圧Ｖｐｇｍである。従って、第１ワードラインＷＬ１＿２と接続されたｎウエル３２５に高電圧のプログラム電圧Ｖ＿ｐｇｍ（以下、コレクタ電圧Ｖｃ１と言う）が印加される。基板３４０の電圧（以下、ベース電圧Ｖｂ１と言う）は接地電圧ＶＳＳであり、第２接地選択信号ラインＧＳ２に接続されるｎウエル３３５の電圧（以下、エミッタ電圧Ｖｅ１と言う）は接地電圧ＶＳＳである。従って、ｎウエル３３５のエミッタ電圧Ｖｅ１を基板３４０のベース電圧Ｖｂ１より高くして順バイアスの状態にならないようにする。
【００６２】
しかし、ｎウエル３２５のコレクタ電圧Ｖｃ１とｎウエル３３５のエミッタ電圧Ｖｅ１との差が大きい場合、ｎウエル３２５の電子が基板３４０に漏れる問題が生じる。この場合、基板３４０のベース電圧Ｖｂ１がｎｐｎ接合領域３１０内で上昇して順バイアスの状態になる条件を満足させる。
【００６３】
即ち、コレクタ電圧Ｖｃ１は基板３４０の上昇したベース電圧Ｖｂ１より大きく、基板３４０の上昇したベース電圧Ｖｂ１はエミッタ電圧Ｖｅ１より大きいのでｎウエル３２５とｎウエル３３５との間に電流が流れるようになる。この現象をバイポーラ現象と定義する。
このような問題を解決するために本発明の実施形態による不揮発性データ貯蔵装置１００は、ターンオン状態のパストランジスタに接続され、プログラムが禁止されたメモリブロックにバイポーラ禁止電圧を印加する。
【００６４】
例えば、第２接地選択信号ラインＧＳ２にバイポーラ禁止電圧（以下、バイポーラ禁止電圧Ｖａと言う）が印加される場合、ｎウエル３３５の電圧はバイポーラ禁止電圧Ｖａである。バイポーラ禁止電圧Ｖａは正の電圧である。バイポーラ禁止電圧Ｖａは基板３４０の上昇した電圧Ｖｂ２より高く設定される。
【００６５】
また、図４を参照すると、第２パストランジスタ回路２４２のパストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎには、同じバイポーラ禁止電圧Ｖａが印加されてもよく、また、夫々異なるバイポーラ禁止電圧が印加されてもよい。第２パストランジスタ回路２４２のパストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎは複数のグループに分割されてもよく、分割されたグループ単位に異なるバイポーラ禁止電圧が印加されてもよい。
【００６６】
第１メモリブロック２１１にプログラムが実行される場合、第１ワードライン駆動信号Ｓ１＿２を受信するｎウエル３２６の電圧（以下、コレクタ電圧Ｖｃ２と言う）は高電圧のプログラム電圧Ｖｐｇｍである。従って、ｎウエル３２５の電圧は高電圧のプログラム電圧Ｖ＿ｐｇｍになる。基板３４０の電圧はバイポーラ禁止電圧Ｖａより低い電圧（以下、ベース電圧Ｖｂ２と言う）である。ｎウエル３３５の電圧（以下、エミッタ電圧Ｖｅ２と言う）はバイポーラ禁止電圧Ｖａである。従って、コレクタ電圧Ｖｃ２は基板３４０のベース電圧Ｖｂ２より大きいが、基板３４０のベース電圧Ｖｂ２はエミッタ電圧Ｖｅ２より小さい。従って、ｎｐｎ接合領域３１０で、バイポーラ禁止電圧を利用すると、順バイアスの状態にならないようにすることができる。
【００６７】
図４は第１パストランジスタＳ１Ｗ２及び第２パストランジスタＳ２Ｇのみ図示されているが、第１パストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎと第２パストランジスタＳ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎとが隣接している場合、図４を参照して説明したようにバイポーラ禁止電圧を印加することができる。
【００６８】
また、図３を参照すると、第１ドライバ２６１は第１メモリブロック２１１にプログラムが実行される場合、ストリング選択トランジスタＳＳＴ１をターンオンさせて第１メモリブロック２１１を選択する。例えば、第１ドライバ２６１は第１メモリブロック２１１のプログラムを実行するとき、ストリング選択信号ラインＳＳ１に電源電圧ＶＤＤを印加して第１メモリブロック２１１を選択する。第１ドライバ２６１は第２メモリブロック２１２にプログラムが実行される場合、第１パストランジスタ回路２４１のストリング選択信号ラインＳＳ１にバイポーラ禁止電圧Ｖａを印加する。
【００６９】
第１ドライバ２６１は第１メモリブロック２１１にプログラムが実行される場合、接地選択トランジスタＧＳＴ１をターンオフさせる。例えば、第１ドライバ２６１は第１メモリブロック２１１にプログラムが実行される場合、第１パストランジスタ回路２４１の接地選択信号ラインＧＳ１に接地電圧ＶＳＳを印加する。第１ドライバ２６１は第２メモリブロック２１２にプログラムが実行される場合、第１パストランジスタ回路２４１の接地選択信号ラインＳＳ１にバイポーラ禁止電圧Ｖｂを印加する。
【００７０】
第１メモリブロック２１１にプログラムが実行される場合、第１ドライバ２６１はデコードされたローアドレス信号（図示せず）と制御信号（図示せず）とに応じてワードライン駆動信号Ｓ１＿１〜Ｓ１＿ｎをプログラム電圧Ｖｐｇｍまたはパス電圧Ｖｐａｓｓで駆動する。これに関しては、図６を参照して詳しく説明する。第１ドライバ２６１は第２メモリブロック２１２にプログラムが実行される場合、ワードラインの駆動信号ラインＳ１＿１〜Ｓ１＿ｎにバイポーラ禁止電圧Ｖａを印加する。
第１メモリブロック２１１または第２メモリブロック２１２にプログラムが実行される場合、第２ドライバ２６２も第１ドライバ２６１と同様に動作する。
【００７１】
図６はプログラムを実行するとき、図３の第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｓ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ２Ｇ、Ｓ２Ｓ、Ｓ２Ｗ１〜Ｓ２Ｗｎに印加される電圧条件を示す表である。
図６の表は、第１メモリブロック２１１のワードラインＷＬ１＿２にプログラムが実行される場合の電圧を示す。
【００７２】
図３と図６を参照すると、第１メモリブロック２１１から、第１接地選択信号ラインＧＳ１に接地電圧ＶＳＳが印加され、第１ストリング選択信号ラインＳＳ１に電源電圧ＶＤＤが印加される。選択されたワードラインＷＬ１＿２に接続されたワードラインの駆動信号ラインＳ１＿２はプログラム電圧Ｖｐｇｍが、例えば、２０Ｖｏｌｔ印加される。選択されなかったワードラインＷＬ１＿１、ＷＬ１＿３〜ＷＬ＿ｎに接続されたワードラインの駆動信号ラインＳ１＿１、Ｓ１＿３〜Ｓ１＿ｎはパス電圧Ｖｐａｓｓが印加される。
【００７３】
図４を参照して説明したように、第２パストランジスタ回路２４２のパストランジスタＳ２Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎはプログラム電圧Ｖｐｇｍが印加されるワードラインの駆動信号ラインＳ１＿２と接続された第１パストランジスタＳ１Ｗ２と隣接して配置される。それによって、バイポーラ現象が発生する。
従って、プログラムが禁止された第２メモリブロック２１２から、接地選択信号ラインＧＳ２、ストリング選択信号ラインＳＳ２及びワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎはバイポーラ禁止電圧Ｖａが印加される。
【００７４】
第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ１Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎ、Ｓ２Ｓの配置方法によって各パストランジスタ間の距離が異なる。また、第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｗ１〜Ｓ１Ｗｎ、Ｓ１Ｓ、Ｓ２Ｇ、Ｓ２Ｗ１〜Ｓ２Ｗｎ、Ｓ２Ｓに製造工程時の誤差が発生する。
【００７５】
従って、本発明は、接地選択信号ラインＧＳ２、ストリング選択信号ラインＳＳ２及びワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎに全て同じバイポーラ禁止電圧Ｖａが印加されるものに限定されない。例えば、接地選択信号ラインＧＳ２、ストリング選択信号ラインＳＳ２及びワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎに同じバイポーラ禁止電圧Ｖａが印加されてもよいし、或いは、接地選択信号ラインＧＳ２、ストリング選択信号ラインＳＳ２及びワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎに夫々異なるバイポーラ禁止電圧が印加されてもよい。接地選択信号ラインＧＳ２、ストリング選択信号ラインＳＳ２及びワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿ｎは複数のグループに分割され、分割されたグループ単位に異なるバイポーラ禁止電圧が印加されるようにしてもよい。
【００７６】
例えば、ストリング選択信号ラインＳＳ２はバイポーラ禁止電圧Ｖａで駆動され、ワードラインの駆動信号ラインＳ２＿５〜Ｓ２＿ｎはバイポーラ禁止電圧Ｖｂで駆動され、ワードラインの駆動信号ラインＳ２＿１〜Ｓ２＿４はバイポーラ禁止電圧Ｖｃで駆動され、接地選択信号ラインＧＳ２はバイポーラ禁止電圧Ｖｄで駆動される。
【００７７】
図６には、第１メモリブロック２１１のワードラインＷＬ１＿１０が選択された例が図示されているが、第１メモリブロック２１１の他のワードラインＳＳ１、ＧＳ１、ＷＬ１＿１〜ＷＬ１＿９、ＷＬ１＿１１〜ＷＬ１＿ｎが選択された場合、または、第２メモリブロック２１２にプログラムが行なわれる場合も同じ方法で動作する。
【００７８】
図６においては、二つのメモリブロック２１１、２１２がブロックデコーダ２５０と接続された第１ブロックワードラインＢＬＫＷＬ１を共有する例のプログラム方法が図示されているが、３個以上のメモリブロックがブロックワードラインを共有する場合も同じプログラム方法で動作する。例えば、ブロックデコーダを共有する複数のメモリブロックの中でプログラムが実行されるメモリブロックのプログラムを実行するとき、ブロックデコーダを共有する複数のメモリブロックの中のプログラムが禁止されたメモリブロックにはバイポーラ禁止電圧が印加される。
【００７９】
図７はプログラムを実行するとき、ブロックワードライン信号を共有するメモリブロックのワードラインに電圧を印加する方法が図示されている順序図である。
図３、図６及び図７を参照すると、Ｓ１１０段階で、ブロックデコーダ２５０はパストランジスタ回路２４１、２４２を活性化する。例えば、ブロックデコーダ２５０はブロック選択信号ＢＬＫＷＬ１を発生して、パストランジスタ回路２４１、２４２を活性化する。従って、パストランジスタ回路２４１、２４２はターンオンされる。
【００８０】
Ｓ１２０段階で、第１ドライバ２６１はプログラムが実行されるメモリブロックの選択されたワードラインにプログラム電圧Ｖｐｇｍを印加する。第１ドライバ２６１はプログラムが実行されるメモリブロックの選択されなかったワードラインにパス電圧Ｖｐａｓｓを印加する。第１ドライバ２６１はプログラムが実行されるメモリブロックの接地選択ラインに接地電圧ＶＳＳを印加する。第１ドライバ２６１はプログラムが実行されるメモリブロックのストリング選択ラインに電源電圧ＶＤＤを印加する。
【００８１】
Ｓ１３０段階で、第２ドライバ２６２はプログラムが禁止されるメモリブロックにバイポーラ禁止電圧を印加する。例えば、プログラムが禁止されるメモリブロックの接地選択信号ライン、ストリング選択信号ライン及びワードラインの駆動信号ラインに同じバイポーラ禁止電圧が印加されたり、接地選択信号ライン、ストリング選択信号ライン及びワードラインの駆動信号ラインに夫々異なるバイポーラ禁止電圧が印加される。接地選択信号ライン、ストリング選択信号ライン及びワードラインの駆動信号ラインは複数のグループに分割され、分割されたグループ単位に異なるバイポーラ禁止電圧が印加されるようにしてもよい。
【００８２】
図８は不揮発性データ貯蔵装置１１００を含むメモリシステム１０００を示すブロック図である。図８を参照すると、メモリシステム１０００は不揮発性データ貯蔵装置１１００及びコントローラ１２００を含む。
不揮発性データ貯蔵装置１１００は図１の不揮発性データ貯蔵装置１００と同様である。
【００８３】
コントローラ１２００はホスト及び不揮発性データ貯蔵装置１１００に接続される。ホストからの要求に応じて、コントローラ１２００は不揮発性データ貯蔵装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性データ貯蔵装置１１００の読み出し、書き込み、消去、そして全般的な動作を制御する。コントローラ１２００は不揮発性データ貯蔵装置１１００及びホストとの間にインタフェースを提供する。コントローラ１２００は不揮発性データ貯蔵装置１１００を制御するためのファームウェア（ｆｉｒｍ  ｗａｒｅ）を駆動するように構成される。
【００８４】
例えば、図１及び図８を参照すると、コントローラ１２００は不揮発性データ貯蔵装置１１００に制御信号ＣＴＲＬ及びアドレスＡＤＤＲを提供するように構成される。そして、コントローラ１２００は不揮発性データ貯蔵装置１１００とデータＤＡＴＡをやりとりするように構成される。
【００８５】
前記コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、ホストインタフェース（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、そしてメモリインタフェース（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）のようなよく知られている構成要素などをさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性データ貯蔵装置１１００及びホストの間のキャッシュメモリ、そして不揮発性データ貯蔵装置１１００及びホストの間のバッファメモリに利用される。プロセシングユニットはコントローラ１２００の全般的な動作を制御する。
【００８６】
ホストインタフェースはホスト及びコントローラ１２００間のデータのやりとりを実行するためのプロトコルを含む。前記コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような様々のインタフェースプロトコルを通じて外部（ホスト）と通信できる。メモリインタフェースは不揮発性データ貯蔵装置１１００とインタフェースする。前記メモリインタフェースはＮＡＮＤインタフェースまたはＮＯＲインタフェースを含む。
【００８７】
メモリシステム１０００は誤り訂正ブロックをさらに含む。誤り訂正ブロックは誤り訂正コード（ＥＣＣ）を利用して不揮発性データ貯蔵装置１１００から読み出されたデータの誤りを検出し、訂正する。前記誤り訂正ブロックはコントローラ１２００の構成要素として提供されてもよいし、誤り訂正ブロックは不揮発性データ貯蔵装置１１００の構成要素として提供されてもよい。
【００８８】
コントローラ１２００及び不揮発性データ貯蔵装置１１００は一つの半導体装置内に集積されることができる。例えば、コントローラ１２００及び不揮発性データ貯蔵装置１１００は一つの半導体装置内に集積されて、メモリカードを構成する。また、コントローラ１２００及び不揮発性データ貯蔵装置１１００は一つの半導体装置内に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ  ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉ  ＳＤ、ｍｉｃｒｏ  ＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成する。
【００８９】
コントローラ１２００及び不揮発性データ貯蔵装置１１００は一つの半導体装置内に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成するようにしてもよい。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを貯蔵する貯蔵装置を含む。メモリシステム１０００が半導体ドライブ（ＳＳＤ）に利用される場合、メモリシステム１０００に接続されたホストの動作速度は著しく改善される。
【００９０】
他の例として、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線で送受信する装置、ホームネットワークを構成する様々な電子装置、コンピュータネットワークを構成する様々な電子装置、テレマティクスネットワークを構成する様々な電子装置、ＲＦＩＤ装置、または、コンピューティングシステムを構成する様々な電子装置の構成に利用される。
【００９１】
例えば、不揮発性データ貯蔵装置１１００またはメモリシステム１０００は様々な形態のパッケージとして実装される。例えば、不揮発性データ貯蔵装置１１００またはメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式によりパッケージして実装される。
【００９２】
図９は図８のメモリシステム１０００の応用例を示すブロック図である。
コントローラ２２００は図８のコントローラ１２００と同じである。
メモリシステム２０００は不揮発性データ貯蔵装置２１００及びコントローラ２２００を含む。不揮発性データ貯蔵装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは一つの共通チャンネルを通じてコントローラ２２００と通信できるように構成される。図９において、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信する。不揮発性データ貯蔵装置２１００を構成する各不揮発性メモリチップは図１の不揮発性データ貯蔵装置１００からなる。そして、コントローラ２２００は図８のコントローラ１２００と同じである。
【００９３】
図１０は図９のメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。
図１０を参照すると、コンピューティングシステム３０００は中央処理装置３１００、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３２００、ユーザインタフェース３３００、電源供給装置３４００、そしてメモリシステム２０００を含む。
【００９４】
メモリシステム２０００はシステムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、ユーザインタフェース３３００、そして電源供給装置３４００に電気的に接続される。ユーザインタフェース３３００を通じて送信されたり、中央処理装置３１００によって処理されたりするデータはメモリシステム２０００に貯蔵される。メモリシステム２０００はコントローラ２１００及び不揮発性データ貯蔵装置２２００を含む。
【００９５】
図１０には、不揮発性データ貯蔵装置２１００がコントローラ２２００を通じてシステムバス３５００に接続される例が図示されているが、不揮発性データ貯蔵装置２１００はシステムバス３５００に直接接続するように構成しても良い。このとき、図８及び図９を参照して説明したコントローラ１２００、２２００の機能は中央処理装置３１００によって行なわれる。
【００９６】
また、図１０のメモリシステム２０００は、図８のメモリシステム１０００から構成しても良い。
即ち、コンピューティングシステム３０００は図８及び図９を参照して説明したメモリシステム１０００、２０００を利用して構成することができる。
【００９７】
上述したように、本発明の実施形態による不揮発性データ貯蔵装置１００のプログラム方法によると、第１及び第２パストランジスタ回路２４１、２４２のパストランジスタＳ１Ｇ、Ｓ１Ｗ０〜Ｓ１Ｗｎ、Ｓ１Ｓ、Ｓ２Ｇ、Ｓ２Ｗ０〜Ｓ２Ｗｎ、Ｓ２Ｓの間のバイポーラ現象を防止することができる。また、本発明の実施形態による不揮発性データ貯蔵装置のプログラム方法によると、トランジスタ回路のパストランジスタ間のバイポーラ現象を防止することができる。従って、不揮発性データ貯蔵装置のデータの信頼性が向上される。
【００９８】
上述した本発明は、技術構成を様々に修正または変更することができることは、この技術分野の当業者であれば明らかである。従って、本発明の修正及び変更が特許請求の範囲の技術構成と同じ又は均等物であると、本発明は該変更及び修正を含むべきである。
【符号の説明】
【００９９】
１１０  メモリセルアレイ
１２０  アドレスデコーダ
２４１  第１パストランジスタ回路
２４２  第２パストランジスタ回路
２６１  第１ドライバ
２６２  第２ドライバ
２５０  ブロックデコーダ
２１１  第１メモリブロック
２１２  第２メモリブロック
３１０  ｎｐｎ接合
【図１】
2011165302.tif 000003
【図２】
2011165302.tif 000004
【図３】
2011165302.tif 000005
【図４】
2011165302.tif 000006
【図５】
2011165302.tif 000007
【図６】
2011165302.tif 000008
【図７】
2011165302.tif 000009
【図８】
2011165302.tif 000010
【図９】
2011165302.tif 000011
【図１０】
2011165302.tif 000012