(57)【要約】【課題】  一般的なエピタキシャルウエーハを用いて、部分ＳＯＩ基板を用いた場合と同様、更にはより広範な種類のパワー素子等の縦型素子構造を組み込んだ半導体素子を安価に製造することのできる半導体装置の製造方法を提供する。【解決手段】  Ｐ型シリコン単結晶基板に、Ｎ型エピタキシャル層と半導体エピタキシャル層を形成する工程と、半導体エピタキシャル層に半導体素子とトレンチを形成する工程と、半導体素子が形成された側の表面に保持基板を貼り合わせる工程と、Ｎ型エピタキシャル層に正電圧を印加して、Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングによりＰ型シリコン単結晶基板を除去する工程と、露出した表面に絶縁膜を形成する工程と、絶縁膜のうち、縦型素子とする半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行う工程と、窓明け部に、裏面電極を形成する工程を有する半導体装置の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも、
導電型がＰ型のシリコン単結晶基板の一方の主表面に、エッチストップ層となる導電型がＮ型のＮ型エピタキシャル層と、半導体素子を形成するための半導体エピタキシャル層とをこの順にエピタキシャル成長させる工程と、
前記半導体素子を形成するための半導体エピタキシャル層に、前記半導体素子と、該半導体素子を誘電体分離するためのトレンチを形成する工程と、
該半導体素子が形成された側の表面に保持基板を貼り合わせる工程と、
前記Ｎ型エピタキシャル層に正電圧を印加して、該Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングにより前記Ｐ型シリコン単結晶基板を除去する工程と、
該露出した表面に絶縁膜を形成する工程と、
該絶縁膜のうち、縦型素子とする前記半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行う工程と、
該窓明け部に、裏面電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記エピタキシャル成長工程は、前記Ｐ型シリコン単結晶基板の直上に前記Ｎ型エピタキシャル層を厚さ５μｍ以下でエピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｐ型シリコン単結晶基板は、前記Ｎ型エピタキシャル層が形成された主表面とは反対側の主表面に多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記電気化学的エッチングは、少なくとも前記半導体素子を形成した半導体エピタキシャル層を覆う基板ホルダーに前記Ｐ型シリコン単結晶基板を保持した後、前記Ｎ型エピタキシャル層をエッチストップ層として、前記トレンチ毎に正電圧が印加されるようにアルカリ電解質溶液に浸漬させて行うものとすることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体素子形成工程後、前記貼り合わせ工程前に、前記半導体素子上に電極配線を形成し、その後該電極配線が形成された側の表面に前記保持基板を貼り合わせることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記保持基板は、前記貼り合わせ面から逆側の表面に達する電極を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記Ｐ型シリコン単結晶基板の除去工程は、該Ｐ型シリコン単結晶基板に研削・研磨・エッチングのうち少なくとも１つを行った後、前記電気化学的エッチングを行うものとすることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記Ｐ型シリコン単結晶基板の除去工程の後、露出した電気化学的エッチストップ面に対して研磨を行って前記トレンチの先端を露出させ平坦化し、その後前記絶縁膜を形成することを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の窓明け工程は、前記トレンチを合わせマークとして、フォトリソグラフィーによって行うことを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記裏面電極の形成を、蒸着、スパッターのいずれかの方法で行うことを特徴とする請求項１ないし請求項９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記裏面電極形成工程の後、前記保持基板を剥離または除去することを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｐ型低抵抗層とＮ型低抵抗層を形成するものとし、前記Ｐ型シリコン単結晶基板の除去工程の後、露出した前記Ｎ型エピタキシャル層を除去し、前記半導体素子が形成された側の裏面である前記Ｐ型低抵抗層から電極を取り出すことを特徴とする請求項１ないし請求項１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、具体的には、ＳＯＩ基板を用いず、結晶欠陥に影響されない部分ＳＯＩ構造を有し、高耐圧パワーＩＣ等の基板に垂直な方向に大量に電流を流すことのできる縦型素子と、基板に平行な方向に電流を流す横型素子とが同一チップに形成された半導体装置を安価に製造するための製造方法に関する。
【背景技術】
【０００２】
近年、ＳＯＩ構造は、ロジック回路に用いられるＣＭＯＳＦＥＴ等のデバイスの高速化・低消費電力化を実現しうる構造として多くの研究報告がなされており、高耐圧ＩＣ、インテリジェントパワーＩＣが実用化されてきている。
【０００３】
しかしながら、ＳＯＩ基板を用いた場合には、電極は全て上面から取り出すことが必要になるため、素子は横方向に電流を流すものか、埋め込み層を用いて上面に電極を形成するものに限定されてしまう。そのため、高密度の電流を基板の垂直方向に流すことが非常に困難という課題が残されている。
【０００４】
ここで、縦型素子と横型素子について簡単に説明する。
一般に半導体素子は、片面に電極部をもち、電流が基板面と平行な方向に流れる横型素子と、両面に電極部をもち、電流が垂直な方向に流れる縦型素子とに大別できる。
この縦型素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層の延びる方向とが同じである。そして縦型素子は、前述のように主電極の一方が半導体素子の底面側にあり、横型素子に比して単位面積当たりの通電能力に優れるため、主に高電力を取り扱う個別素子として利用される。
【０００５】
また、ＳＯＩ構造は、ＤＲＡＭ、アナログＩＣ、パワーＩＣ等の形成に適した構造であるとは必ずしもいえない。
例えば、ＤＲＡＭは、リーク電流の低減・データ保持特性の確保などから、絶縁層で基板と絶縁された領域（以下「ＳＯＩ領域」という。）ではなく、基板と絶縁されていないバルクシリコンの領域（以下「非ＳＯＩ領域」という。）に形成されることが望まれるからである。また、アナログＩＣ、パワーＩＣ等も、ＳＯＩ領域に形成されるよりも、むしろ非ＳＯＩ領域に形成されることが好ましい場合がある。
【０００６】
そこで、シリコン単結晶層が絶縁層上に形成されたＳＯＩ領域と、非ＳＯＩ領域とが混在する構造（以下「部分ＳＯＩ構造」という。）が提案されている。この部分ＳＯＩ構造によって、ロジック回路と、ＤＲＡＭ、アナログＩＣ或いはパワーＩＣとの混載等が可能となり、電子システムに必要な回路群の１チップ化が実現されうる（例えば特許文献１参照）。
【０００７】
しかしこの部分ＳＯＩ構造を有するＳＯＩ基板の製造には幾つかの問題がある。
例えば、選択エピタキシャル成長等を用いると成長速度を遅くしなければならず、また結晶欠陥の発生により十分な品質を有するＳＯＩ基板が得られなかった。
また、このようなＳＯＩ基板が微細プロセスに用いられる場合、露光精度の悪化等が問題となりうる。例えば、ゲート長が微細なＣＭＯＳトランジスタプロセスでは、短波長光を用いてパターンを露光するため、焦点深度が浅く、半導体基板上のＳＯＩ領域と非ＳＯＩ領域との間に高低差がある場合、露光精度が悪化する。すなわち、例えば、ＳＯＩ基板において、単にＳＯＩ層、ＢＯＸ層を除去し、基板を露出させただけの部分ＳＯＩ構造は、ＳＯＩ領域と非ＳＯＩ領域との間の高低差が大きいため、微細プロセスに適用することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１７９６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、特許文献１では、ＳＯＩ基板の裏面側、すなわち基板を除去することによって上記課題を解決することが提案されている。
この方法によれば結晶性の問題を解決することはできるが、コストが非常に高くなってしまうという問題がある。また、半導体素子のうち縦型素子側の構造が制約されてしまうため、実用化には課題が残されていた。
【００１０】
本発明はこのような点に鑑みて検討されたものであり、一般的なエピタキシャルウエーハを用いて、部分ＳＯＩ基板を用いた場合と同様、更にはより広範な種類のパワー素子等の縦型素子構造を組み込んだ半導体素子を安価に製造することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明では、少なくとも、導電型がＰ型のシリコン単結晶基板の一方の主表面に、エッチストップ層となる導電型がＮ型のＮ型エピタキシャル層と、半導体素子を形成するための半導体エピタキシャル層とをこの順にエピタキシャル成長させる工程と、前記半導体素子を形成するための半導体エピタキシャル層に、前記半導体素子と、該半導体素子を誘電体分離するためのトレンチを形成する工程と、該半導体素子が形成された側の表面に保持基板を貼り合わせる工程と、前記Ｎ型エピタキシャル層に正電圧を印加して、該Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングにより前記Ｐ型シリコン単結晶基板を除去する工程と、該露出した表面に絶縁膜を形成する工程と、該絶縁膜のうち、縦型素子とする前記半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行う工程と、該窓明け部に、裏面電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００１２】
このように、ＳＯＩ基板ではなく、Ｐ型シリコン単結晶基板上にエピタキシャル層を形成したエピタキシャルウエーハを出発材料に用いて、トレンチ分離型のデバイス工程を完了した後、保持基板と貼り合わせた後に、Ｐ型のシリコン単結晶基板を除去する。そして、除去面に絶縁体を形成して作製した半導体素子を誘電体分離構造とし、縦型素子とする半導体素子が形成された部分の絶縁膜を除去する窓明けを行い、その窓明け部に電極を形成する。これによって、同一チップに横方向に電流を流す集積回路（横型素子）と縦方向に電流を流す縦型素子が作り込まれた半導体装置を製造することができる。
これによって、電気化学的エッチングによって半導体素子が形成されるエピタキシャル層の下地となったシリコン単結晶基板を従来に比べて高精度に除去することができる。従って、シリコン単結晶基板が除去された側の表面の平坦度が従来に比べて格段に高く、そしてその表面に絶縁膜を形成でき、所望の特性の良好な絶縁膜を形成することができる。
【００１３】
そして縦型素子部分の絶縁膜の窓明けを行った上で電極を形成することができるため、高密度の電流を基板の垂直方向に流すことができ、またトレンチ部を利用して電極を引き出す必要もなく、縦型素子の構造を特に限定する必要がない。このため、素子の設計の自由度が高く、様々な種類の半導体素子を形成することができ、適用範囲が広いものとなっている。
更に、高価な部分ＳＯＩ構造のＳＯＩ基板を用いずに高耐圧高出力の半導体装置を製造することができ、従来より高品質な高耐圧高出力の半導体装置を製造することができる。
【００１４】
ここで、前記エピタキシャル成長工程は、前記Ｐ型シリコン単結晶基板の直上に前記Ｎ型エピタキシャル層を厚さ５μｍ以下でエピタキシャル成長させることが好ましい。
このように、Ｐ型シリコン単結晶基板の直上にエッチストップ層となるＮ型エピタキシャル層を厚さ５μｍ以下でエピタキシャル成長させることによって、除去する基板をＰ型シリコン単結晶基板のみとすることができる。よって、シリコン単結晶基板やエピタキシャル層の無駄を省くことができ、効率よく半導体装置を製造することができる。
【００１５】
また、前記Ｐ型シリコン単結晶基板は、前記Ｎ型エピタキシャル層が形成された主表面とは反対側の表面に多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることが好ましい。
このように、後に除去する下地Ｐ型シリコン単結晶基板の酸素濃度を高くして酸素析出を促進させるような処理を施したものとしたり、Ｎ型エピタキシャル層等が形成される側とは反対側の表面に多結晶シリコン層を形成することにより、半導体素子の製造工程でゲッタリング効果を利用することが可能となり、部分ＳＯＩ構造に伴う結晶欠陥だけでなく、通常のＳＯＩ基板を用いた場合に問題になる工程中での金属不純物汚染についても問題を解決することができ、より高品質な半導体装置の製造方法とすることができる。
【００１６】
そして、前記電気化学的エッチングは、少なくとも前記半導体素子を形成した半導体エピタキシャル層を覆う基板ホルダーに前記Ｐ型シリコン単結晶基板を保持した後、前記Ｎ型エピタキシャル層をエッチストップ層として、前記トレンチ毎に正電圧が印加されるようにアルカリ電解質溶液に浸漬させて行うものとすることが好ましい。
上述のような方法によって電気化学的エッチングを行うことによって、半導体素子が形成された半導体エピタキシャル層がエッチングされることを確実に防止することができる。また、Ｎ型エピタキシャル層が露出した時点でエッチングは確実に止まるため、Ｐ型シリコン単結晶基板等の除去したい部分のみを確実且つ容易に除去することができる。
【００１７】
更に、前記半導体素子形成工程後、前記貼り合わせ工程前に、前記半導体素子上に電極配線を形成し、その後該電極配線が形成された側の表面に前記保持基板を貼り合わせることが好ましい。
このように、電極配線を形成した後に電極配線側を保持基板に貼り付けることによって、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングを容易に行うことができる。また、保持基板と貼り合わせた後の工程において、電極配線を接地することによって、静電気等を当該電極配線を介してアースに逃すことができる。よって、半導体素子が静電気等によって破壊されることを抑制することができ、より好適である。
【００１８】
また、前記保持基板は、前記貼り合わせ面から逆側の表面に達する電極を有することが好ましい。
このように、保持基板が貼り合わせ面から逆側の表面に達する電極を有するものであれば、より容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングをより容易に行うことができる。また静電気破壊からもより容易に保護することができる。
【００１９】
そして、前記Ｐ型シリコン単結晶基板の除去工程は、該Ｐ型シリコン単結晶基板に研削・研磨・エッチングのうち少なくとも１つを行った後、前記電気化学的エッチングを行うものとすることが好ましい。
このように、電気化学的エッチングのみでＰ型シリコン単結晶基板を除去するのではなく、研削・研磨・エッチング等の方法によってＰ型シリコン単結晶基板を予めある程度除去しておくことによって、短時間でＰ型シリコン単結晶基板を完全に除去することができ、工程の作業時間の短縮等の効果を達成することができる。
【００２０】
更に、前記Ｐ型シリコン単結晶基板の除去工程の後、露出した電気化学的エッチストップ面に対して研磨を行って前記トレンチの先端を露出させ平坦化し、その後前記絶縁膜を形成することが好ましい。
このように、露出したＮ型エピタキシャル層を研磨によって除去してトレンチを露出させ、その後絶縁膜を形成することによって、作製した半導体素子を、トレンチとその後形成する絶縁膜によって完全に誘電体分離することができ、例えばデバイス領域の極近傍に金属があり、ノイズやパワートランジスタの発熱による素子の誤動作にも高い耐性を有する集積回路を実現することができる。
【００２１】
また、前記絶縁膜の窓明け工程は、前記トレンチを合わせマークとして、フォトリソグラフィーによって行うことが好ましい。
このように、半導体素子を誘電体分離しているトレンチを合わせマークとしてフォトリソグラフィーによって窓明けを行うことによって、高い精度で所望の位置（縦型素子とする半導体素子が形成された領域に対応する位置）に窓を明けることができ、縦型素子に高密度の電流を流すのにより好適な電極を形成することができる。
【００２２】
そして、前記裏面電極の形成を、蒸着、スパッターのいずれかの方法で行うことが好ましい。
このように、裏面電極を高生産性の蒸着で形成することによって、効率よく裏面電極を形成することができる。またスパッターで形成することによって、密着性が高い裏面電極を形成することができる。
【００２３】
更に、前記裏面電極形成工程の後、前記保持基板を剥離または除去することが好ましい。
このように、裏面電極を形成した後に保持基板を除去することによって、保持基板側に形成した電極をワイヤボンドでリードに接続することができるようになる。
【００２４】
また、前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｐ型低抵抗層とＮ型低抵抗層を形成するものとし、前記Ｐ型シリコン単結晶基板の除去工程の後、露出した前記Ｎ型エピタキシャル層を除去し、前記半導体素子が形成された側の裏面である前記Ｐ型低抵抗層から電極を取り出すものとすることが好ましい。
このように、Ｎ型エピタキシャル層上に形成する半導体エピタキシャル層は、作製する半導体素子に適したように任意の構成とすることができ、その構成は特に限定されず、例えば上述のような構成の半導体エピタキシャル層を形成することができる。また、Ｎ型エピタキシャル層を除去して露出したＰ型低抵抗層の表面から電極を取り出すことによって、裏面電極の形成に非常に都合がよいものとなる。
【発明の効果】
【００２５】
上述のような、縦型素子と横型素子が同一チップに形成されたパワーＩＣの製造における最大の問題点は、コストが高くなることであったが、本発明によれば、高価なＳＯＩ基板でなく、大口径のシリコン単結晶ウエーハから半導体装置を製造することができ、またその製造工程も、一般的なＩＣカード用のウエーハ薄膜化工程に２、３工程を付加するだけで済み、コスト上昇を大幅に抑えることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の製造方法の一例を示した工程フローである。
【図２】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図３】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図４】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図５】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図６】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図７】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図８】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図９】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図１０】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図１１】本発明の半導体装置の製造方法の一例の途中段階の構成を示す概略図である。
【図１２】本発明の半導体装置の製造方法における電気化学的エッチングの際に用いる装置の構成の一例を示した図である。
【図１３】本発明の電気化学的エッチングの際のＮ型エピタキシャル層やＰ型シリコン単結晶基板に印加されている電圧の状態を模式的に示した概略図である。
【図１４】本発明の半導体装置の製造方法において、半導体素子形成用の半導体エピタキシャル層が形成されたＰ型シリコン単結晶基板の他の一例を示した図である。
【図１５】従来の半導体装置の製造方法の一例を示した工程フローである。
【発明を実施するための形態】
【００２７】
以下、本発明についてより具体的に説明する。
前述のように、従来の半導体装置は、図１５に示す様な製造方法によって製造されていた。図１５は、従来の半導体装置の製造方法の一例を示した工程フローである。
【００２８】
これは、まず一般的なＳＯＩ基板の製造方法によってＳＯＩ基板を製造する。
具体的には、シリコン単結晶基板を複数枚準備し（工程１）、そのシリコン単結晶基板に酸化膜を形成した後、水素イオン注入を行う（工程２）。そして酸化膜を介して貼り合わせ、熱処理等によって水素イオン注入層から剥離を行ってＳＯＩ基板を得る（工程３）。
ＳＯＩ基板はアニール又は研磨を行ない鏡面化が行われる。スマートカット（イオン注入）法によるＳＯＩ基板のＩ層の厚さはせいぜい１μｍ程度しか厚くできないので、多くの半導体素子形成には厚さが不十分である。Ｉ層にエピタキシャル層を成長させ、所定の厚さと抵抗のシリコン層を得ることが必要となる（工程４）。
【００２９】
その後、半導体素子と、当該半導体素子を誘電体分離するトレンチや、電極配線を形成し（工程５）、該表面に保持基板を貼り合わせ（工程６）、シリコン単結晶基板を研削・研磨・エッチングによって除去して酸化膜を露出させる（工程７）。そして露出させた酸化膜の一部をエッチング等によって除去して窓明けを行い（工程８）、その部分に裏面電極を形成し（工程９）、保持基板を除去する（工程１０）ことによって製造するものである。
【００３０】
しかし、このような半導体装置の製造方法においては、半導体素子形成後のシリコン単結晶基板を精度高く除去することが非常に困難である。例えば、絶縁膜を削ってしまったり、逆に絶縁膜上に一部シリコン単結晶基板が残ってしまうことがあった。
また、活性領域の金属不純物濃度を低減するためにシリコン単結晶基板にゲッタリング能力を付与する必要があるが、金属不純物の拡散速度が遅い埋め込み絶縁膜を介することになり、十分な金属不純物濃度の低減を図ることが困難であった。
更に、２枚のシリコン単結晶基板を必要とするＳＯＩ基板は高価であり、安価な半導体装置を製造することができないとの問題があった。
【００３１】
この問題を解決するために、本発明者らは鋭意検討を重ねた結果、電気化学エッチングを用いると、Ｎ型エピタキシャル層に正電圧を印加しておけば、シリコン単結晶基板がエッチング液に露出した段階で酸化膜が形成されてエッチングが停止するため、非常に精度良くシリコン単結晶基板を除去することができることを発想し、本発明を完成させた。
【００３２】
以下、本発明の半導体装置の製造方法について図を参照して詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明の半導体装置の製造方法の一例を示した工程フローである。また図２〜１０は、本実施の形態に係る半導体装置の製造方法の途中段階の構成を示す概略図である。
【００３３】
まず、図１の工程１や図２に示す様に、Ｐ型シリコン単結晶基板１１を準備する。
この時準備するＰ型シリコン単結晶基板は、導電型がＰ型であること以外は特に限定されず、一般的に用いられているものであれば良い。例えばＰ型ドーパントをドープしてＣＺ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。
【００３４】
ここで、この準備するＰ型シリコン単結晶基板は、後にＮ型エピタキシャル層が形成される主表面とは反対側の主表面に多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることができる。
これによって、Ｐ型シリコン単結晶基板のゲッタリング能力を容易に高いものとすることができ、後に半導体素子が形成される活性領域の金属不純物を容易に低減することができる。また、Ｐ型シリコン単結晶基板は後に除去するため、金属不純物をＰ型シリコン単結晶ごと除去できる。更にこれらの方法は一般的で容易に実施することができ、コスト的にも好適である。
従って、部分ＳＯＩ構造のＳＯＩ基板で発生する結晶欠陥の問題のみならず、一般的なＳＯＩ基板で問題となる金属不純物の問題を簡易に解決することができ、高品質且つ安価な半導体装置を製造することができる。
【００３５】
次に、エピタキシャル成長工程として、図１の工程２や図３に示す様に、Ｐ型シリコン単結晶基板１１の主表面上に、Ｎ型エピタキシャル層１２をエピタキシャル成長させる。このＮ型エピタキシャル層１２の厚さは、エッチングストップ層として用いるものであるため、その厚さは５μｍ以下とすることが望ましい。
このように、Ｐ型シリコン単結晶基板１１の主表面上に直接Ｎ型エピタキシャル層１２を厚さ５μｍ以下でエピタキシャル成長させることができ、これによって、後の電気化学的エッチングによって除去する基板をＰ型シリコン単結晶基板のみとすることができ、不要な基板や層を形成せずに済み、効率的である。
【００３６】
次に図１の工程３や図３に示す様に、Ｎ型エピタキシャル層１２上に、半導体エピタキシャル層１３を形成する。ここでは、Ｎ型低抵抗層１３ａと、Ｎ型高抵抗層１３ｂを形成する。これでエピタキシャル成長工程は終了する。
【００３７】
また、このほかにも、図１４（ａ）に示すように、Ｐ型シリコン単結晶基板３１の直上のＮ型エピタキシャル層３２の直上に、Ｐ型低抵抗層３３ａとＰ型高抵抗層３３ｂを形成するものとすることができる。そして、図１４（ｂ）に示す様に、Ｎ型エピタキシャル層３２’の直上に、Ｐ型低抵抗層３３ａ’とＮ型低抵抗層３３ｂ’を形成するものとすることができる。また、図１４（ｃ）に示す様に、Ｐ型シリコン単結晶基板３１の直上に、厚いＮ型エピタキシャル層３２’’をエピタキシャル成長させるものとすることができる。更に、図１４（ｄ）に示す様に、Ｎ型エピタキシャル層３２’’’の直上に、Ｎ型層３３ａ’’’と、該Ｎ型層３３ａ’’’中に部分的なＰ型低抵抗層３３ｂ’’’を形成するものとすることができる。
更に、Ｎ型エピタキシャル層等が形成された側とは反対側の表面に、ゲッタリングのための多結晶シリコン層３４を設ける事もできる。
【００３８】
本発明の半導体装置の製造方法は、先に形成したＮ型エピタキシャル層１２に正電圧を印加して、電気化学的エッチングによってＰ型シリコン単結晶基板１１を除去するものである。従って、半導体素子形成領域となる半導体エピタキシャル層１３は、作製する半導体素子に最適な構造を選択することができ、例えば上述のような構造とすることができるが、もちろんこれに限定されない。
【００３９】
その後、図１の工程４や図４に示す様に、半導体エピタキシャル層１３に、半導体素子１４を形成する。
また、半導体素子１４とは順不同で、半導体素子を誘電体分離するためのトレンチ１５を形成し、その内部に絶縁材料、例えばシリコン酸化膜をトレンチ１５の内部の表面に形成した後に多結晶シリコンを充填することが挙げられる。
このトレンチの深さは、Ｎ型エピタキシャル層に到達し、かつ貫通しない深さで形成することが望ましい。
更に、半導体素子１４上に配線１６ａを内部に有する配線層１６を形成する。
【００４０】
図４は、ベース、エミッタ等の半導体素子１４やトレンチ１５、配線層１６が形成された段階の図である。この段階は、基本的に一般的なバイポーラＩＣの製造工程に沿った工程である。この工程でＣＭＯＳを形成するが、図では省略してある。
【００４１】
パッド電極（配線）の形成には、Ａｕ電極を用いた。その後Ｚｎを薄く全面に蒸着した。そのことにより、トレンチ分離された基板の各々の領域に所定電位を印加することを可能とした。
その後、図１の工程５や図５（ａ）に示す様に、石英等の保持基板１７に配線層１６と取り出し電極１８が形成された面を貼り合わせる。
接着剤としては、紫外線剥離型のテープを用いると工程が複雑にならない。しかしこれに限定されることはない。
【００４２】
このように、電極配線が形成された側と保持基板を貼り合わせることができる。
これによって、保持基板を貼り合わせた後の工程において、電極配線を接地することによって、後の工程において、作業者等からの静電気によって半導体素子が破壊されることを抑制することができ、不良を低減することができる。また、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングが容易に行え、より都合がよい。尚、この時、電極を外部に取り出せるように配慮することがより望ましい。
【００４３】
また、保持基板１７に、図５（ｂ）に示す様に、表面に凹凸を有する低抵抗シリコン基板を用い、熱剥離型の接着剤で貼り合わせ、電極パッドとシリコン保持基板を電気的に導通させることも可能である。
これによって、より容易にＮ型エピタキシャル層に正電圧を印加でき、また静電気破壊から半導体素子を保護することができる。
【００４４】
その後、図１の工程６や図６に示す様に、Ｐ型シリコン単結晶基板１１を、研削や研磨・エッチングのうち少なくとも１つを行って、その厚さを減ずることができる。
このように、電気化学的エッチングに比べて除去速度が速い研削・研磨・エッチングのうち少なくとも１つによってＰ型シリコン単結晶基板を薄膜化することによって、効率よくＰ型シリコン単結晶基板を除去することができ、除去工程の作業時間を短時間とすることができる。
尚、研削を行う場合は、研削仕上げ面が界面に極力平行になるようにするため、裏面側を基準にエピタキシャル成長後の基板を設置して研削を行うことが望ましい。
この研削・研磨・エッチングでのＰ型シリコン単結晶基板の除去量は、Ｐ型シリコン単結晶基板の厚さが５０μｍ以下となる程度まで行うことが望ましい。
【００４５】
その後、図１の工程７や図７に示す様に、Ｎ型エピタキシャル層に正電圧を印加して、電気化学的エッチングによってＰ型シリコン単結晶基板１１の除去を行う。
これは例えば図１２に示す様に、少なくとも半導体素子が形成された半導体エピタキシャル層を覆うようにして基板ホルダー２５にＰ型シリコン単結晶基板１１を保持した後、Ｎ型エピタキシャル層１２をエッチストップ層として、アルカリ系の電解質溶液２１に浸漬させて、Ｎ型エピタキシャル層１２と作用極２２との間に、Ｎ型エピタキシャル層が正電位となるように、またトレンチで囲まれた領域どこでも、同等の正電圧が印加されるように電源２４により電圧を印加して行うものとすることができる。
【００４６】
アルカリ系の電解質溶液としてＫＯＨを用いる場合を例に説明すると、ＫＯＨの水溶液（濃度４０％前後）にＮ型エピタキシャル層に正の電圧をかけた状態で、電気化学的にエッチングを進める。
例えば、Ｐ型シリコン単結晶基板がＫＯＨ溶液に露出している間は、図１３の右下に示す様に、基板表面は開放電圧（ＯＣＰ）となり、通常のＫＯＨへのどぶ漬け状態と同じにエッチングが進む。また、Ｐ型シリコン単結晶基板には空乏層ができて、界面から離れたところには電圧はかからない。空乏層の厚さは、印加する電圧が１Ｖの時には１μｍ程度である。
そしてＰ型シリコン単結晶基板がエッチングされ、正電圧が印加されたＮ型エピタキシャル層が溶液に露出すると、図１３の右上に示す様に、その表面では陽極酸化が進み、厚い不導体膜が形成されてエッチングは行われなくなる。これによって、Ｎ型エピタキシャル層でエッチングをストップすることができる。
【００４７】
電気化学的エッチングを上述のような形態で行うことによって、Ｐ型シリコン単結晶基板のみを確実且つ容易に除去することができる。また、半導体素子が形成された半導体エピタキシャル層がエッチングされることを容易に抑制することができ、素子形成領域に不具合が発生することを抑制することができる。
【００４８】
尚、エッチングに用いるアルカリ電解質溶液は、ＫＯＨ、濃度４０％前後、液温５０〜６０℃とすることが望ましい。しかしＫＯＨや上記条件に限定されず、その他のアルカリ溶液、ＴＭＡＨ（テトラメチルアンモニウムハイドレート）等でも同じ作用効果を達成することができる。
【００４９】
次に、図１の工程８や図８に示す様に、露出させたＮ型エピタキシャル層１２を研磨によって除去してトレンチ１５の先端を露出させ、その後に、後述する絶縁膜を形成することができる。
これによって、トレンチと絶縁膜によって半導体素子を完全に誘電体分離でき、縦型素子や横型素子が同一チップに形成するのに非常に都合が良く、好適である。例えばデバイス領域の近傍に金属があり、ノイズやパワートランジスタの発熱による素子の誤動作にも高い耐性を有する集積回路を実現することができる。
【００５０】
その後、図１の工程９や図９に示す様に、露出させた面に対して絶縁膜１９を形成する。
この絶縁層の形成も後述する裏面電極の形成と同様に、蒸着、スパッター等の低温工程とすることが好ましい。例えば、スパッター、プラズマＣＶＤや蒸着によってＳｉＯ２やＳｉＮを形成することができる。
何れの手法で絶縁層を形成するにしろ、露出させたＮ型エピタキシャル層または研磨面は、絶縁層形成前に異物、不純物等が除去されることが望ましい。また、低温処理においても十分な接着力を確保するための表面処理が為されることがより望ましい。そのためには、例えば、枚葉式の洗浄機を用いて、洗浄することができる。
【００５１】
また、接着力を向上するため、絶縁層形成後にパルス的アニールを行ってもよい。
このように、露出させたＮ型エピタキシャル層または研磨面はデバイス、デバイス動作に関係する領域を形成するので、素子の信頼性の確保等のためにも、清浄度の確保やダメージの抑制を配慮することが求められる。
【００５２】
そして、図１の工程１０や図１０に示す様に、絶縁膜１９のうち、縦型素子とする半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行い、窓明け部１９ａを形成する。これによって、素子の両側に電極が形成され、大量の電流を流すのに適した構造となる。
【００５３】
ここで、この絶縁膜１９の窓明け工程は、トレンチ１５を合わせマークとして、フォトリソグラフィーによって行うことができる。合わせ精度を必要としない場合はスキージー印刷も利用できる。
このように、半導体素子を誘電体分離しているトレンチを合わせマークとしたフォトリソグラフィーによれば、絶縁膜の所望の位置に裏面電極を形成するための窓を明けることができ、縦型素子の品質を向上させることができる。
【００５４】
次に、図１の工程１１や図１０に示す様に、先に形成した窓明け部１９ａに、裏面電極２０を形成する。
この裏面電極の形成は、蒸着またはスパッターで行うのがよい。
このように、生産性の高い蒸着によって裏面電極を形成すれば、効率よく裏面電極を形成することができる。また、密着性の高い膜を形成することのできるスパッターによって裏面電極を形成すれば、良好な特性の電極を得ることができる。
【００５５】
その後、図１の工程１２や図１１に示す様に、半導体素子が貼り付けられた保持基板１７の剥離若しくは除去を行うことができる。
この剥離・除去には、例えば、ガラス保持基板を通してレーザー光または紫外光を照射して該ガラス保持基板を剥離する手法がその例として挙げられる。
この段階で、デバイスのパターンが半導体装置表面に露出されることになる。
ここで、電極面側（表面）に蒸着されたＺｎを硫酸等で除去することが望ましい。
【００５６】
その後、ダイサーを用いてダイシングを行いチップを形成することにより、完全分離型のパワーＩＣチップ等の半導体装置１０を製造することができる。また、ダイシングに先立ち、裏面電極上に半田層を形成してからダイシングすることで工程を安定化することが望ましい。
【００５７】
このような本発明の半導体装置の製造方法によって、電気化学的エッチングが行われた高平坦性の表面層に絶縁層や裏面電極等を形成することができ、また所望の厚さを有するものとすることができる。また、例えばゲッタリング能力を持ったＰ型シリコン単結晶基板の主表面にＮ型エピタキシャル層及び半導体素子を形成する半導体エピタキシャル層を形成することができるため、活性領域の金属不純物濃度を従来に比べて低いものとすることができる。
更に、トレンチアイソレーション構造のＣＭＯＳ集積回路やパワー素子の半導体素子を形成し、保持基板の付加や、研削等とＮ型エピタキシャル層をエッチストップ層とした電気化学的エッチストップによるＰ型シリコン単結晶基板の除去、裏面側の絶縁膜及びパワー素子部の絶縁膜の窓明け、裏面電極の形成によって、部分ＳＯＩ構造のＳＯＩ基板でなくても、横型素子と縦型素子が同一チップに形成された半導体装置を効率よく製造することができる。
そしてＳＯＩ基板ではなくエピタキシャルウエーハから製造することができ、従来に比べて安価なものとすることができる。
従って、金属不純物濃度の低い、高性能且つ安価なパワーＩＣチップを製造することができる。
【００５８】
そして、例えば、半導体エピタキシャル層の構造をＮ／Ｎ＋／Ｐ＋／Ｎ／Ｐといった構造にすることにより、出力段のパワー素子をＩＧＢＴとすることができる。また半導体エピタキシャル層の構造をＮ／Ｎ＋／Ｎ／Ｐとすれば出力段のパワー素子を容易にＰ−ＭＯＳにすることができるといったメリットがある。このように、作製する半導体素子に合わせて半導体エピタキシャル層を任意にエピタキシャル成長させればよく、非常に応用が利く製造方法となっている。
【実施例】
【００５９】
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれに限定されるものではない。
（実施例）
図１に示す様な工程に従って、半導体装置を製造した。
まず、抵抗率５Ωｃｍ、直径８インチ（２００ｍｍ）のＰ型シリコン単結晶基板を準備した。
次に、トリクロロシランを原料ガスとして、１１５０℃、枚葉式の反応機を用い、まず、Ｎ型の抵抗率５Ωｃｍ、厚さ３μｍのＮ型エピタキシャル層を成長させた。その後、半導体エピタキシャル層として、Ｎ型の抵抗率０．０５Ωｃｍ、厚さ２．５μｍのＮ型低抵抗層のエピタキシャル成長を行い、次に、Ｎ型の抵抗率２Ωｃｍ、厚さ６μｍのＮ型層をエピタキシャル成長させた。
【００６０】
その後、作製した半導体素子形成領域に、酸化膜をマスクとして、アイソレーション用トレンチをＲＩＥにより形成し、トレンチ内の表面を酸化した後、多結晶シリコンでトレンチを埋めた。ここで、トレンチの深さは９．０μｍとした。
そして、図４に示すような、Ｎ、ＰウエルＬＯＣＯＳ酸化膜、ゲート酸化膜、ゲート、ソース、ドレイン等を形成した。その後、図４に示す様な配線層を形成した。
【００６１】
そして、電極パッドが形成された表面に亜鉛を真空蒸着させた後、光変性型の樹脂を用いて石英基板と貼り合わせた。
その後、Ｐ型シリコン単結晶基板を除去するにあたって、まず、研削によって基板の厚さが５０μｍ程度になるまで削った。この際、残ったＰ型シリコン単結晶基板の厚さのバラツキがプラスマイナス１０％以下になるように制御した。
【００６２】
その後、接着に用いた光変性型の樹脂に針状の白金電極を刺して亜鉛電極と導通させて、テフロン（登録商標）製の基板ホルダーに配線層を形成したＰ型シリコン単結晶基板を取り付け、液温５０℃、濃度３０％のＫＯＨ水溶液に、Ｎ型エピタキシャル層とＰ型シリコン単結晶基板との界面において、Ｎ型エピタキシャル層が＋１．５Ｖになるように電位を印加した状態で浸漬させて、研削で残ったＰ型シリコン単結晶基板を電気化学エッチングによって除去した。
【００６３】
その後、ＫＯＨ水溶液から基板ホルダーごと取り出し、研磨によりＮ型エピタキシャル層を除去した面にプラズマＣＶＤによって厚さ２μｍの酸化膜を形成した。そしてフォトリソグラフィーによるパターニング・エッチングによって、縦型素子とする半導体素子が形成された領域に対応する位置の酸化膜を除去した。
更に、裏面側に裏面電極としてＡｕ−Ｓｂを蒸着によって堆積させ、ＲＴＡによってオーミック性を確保した。
その後、石英基板側から紫外線を照射し、石英基板を半導体素子が形成された半導体エピタキシャル層から分離し、フロントエンドのデバイス工程を完了させた。
【００６４】
尚、電気化学エッチング後に、露出したＮ型エピタキシャル層の平坦度を評価した。その結果、厚さのバラツキは０．２〜０．３μｍであり、高い精度でＰ型シリコン単結晶基板を除去できたことが判った。尚、従来の研削・研磨・エッチングでは±１μｍ程度が限界であり、本発明の電気化学的エッチングが優れていることが確認できた。
【００６５】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００６６】
１０…半導体装置、
１１…Ｐ型シリコン単結晶基板、  １２…Ｎ型エピタキシャル層、  １３…半導体エピタキシャル層、  １３ａ…Ｎ型低抵抗層、  １３ｂ…Ｎ型高抵抗層、  １４…半導体素子、  １５…トレンチ、  １６…配線層、  １６ａ…配線、  １７…保持基板、１８…電極、  １９…絶縁膜、  １９ａ…窓明け部、  ２０…裏面電極、
２１…電解質溶液、  ２２…作用極、  ２４…電源、  ２５…基板ホルダー、
３１…Ｐ型シリコン単結晶基板、  ３２，３２’、３２’’、３２’’’…Ｎ型エピタキシャル層、  ３３ａ…Ｐ型低抵抗層、  ３３ｂ…Ｐ型高抵抗層、  ３３ａ’…Ｐ型低抵抗層、  ３３ｂ’…Ｎ型低抵抗層、  ３３ａ’’’…Ｎ型層、  ３３ｂ’’’…Ｐ型低抵抗層、  ３４…多結晶シリコン層。
【図１】
2011044667.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011044667.tif 000007
【図６】
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【図７】
2011044667.tif 000009
【図８】
2011044667.tif 000010
【図９】
2011044667.tif 000011
【図１０】
2011044667.tif 000012
【図１１】
2011044667.tif 000013
【図１２】
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【図１３】
2011044667.tif 000015
【図１４】
2011044667.tif 000016
【図１５】
2011044667.tif 000017
【手続補正書】
【提出日】平成22年6月10日(2010.6.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
以下、本発明の半導体装置の製造方法について図を参照して詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明の半導体装置の製造方法の一例を示した工程フローである。また図２〜１１は、本実施の形態に係る半導体装置の製造方法の途中段階の構成を示す概略図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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