(57)【要約】【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３と、電荷蓄積層１３３上に形成されるゲート電極膜１３４とを備えるトランジスタを半導体膜１３１の高さ方向に複数有するメモリストリングスＭＳを有し、メモリストリングスＭＳは、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続されたメモリストリングス列を、第２の方向に隣接して２本並行配置したメモリストリングス群が第２の方向に所定の間隔で配置されるように、半導体基板１０１上に配置され、メモリストリングス群内で、第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜１２４が形成されて電気的に離間されている。【選択図】図１０−１
2011165972.tif 000002
【特許請求の範囲】
【請求項１】
柱状の半導体膜の側面に形成されるゲート誘電体膜、および前記ゲート誘電体膜上に形成されるゲート電極膜を備えるトランジスタを前記半導体膜の高さ方向に複数有するメモリストリングスが、基板上に略垂直に複数配置された不揮発性半導体記憶装置において、
前記メモリストリングスは、第１の方向に配置された前記メモリストリングスの同じ高さの前記トランジスタの前記ゲート電極膜間が接続されたメモリストリングス列を、前記第１の方向に垂直な第２の方向に隣接して２本並行配置したメモリストリングス群が、前記第２の方向に所定の間隔で配置されるように、前記基板上に配置され、
前記メモリストリングス群内で、前記第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜が形成されて電気的に離間されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記絶縁膜は、前記ゲート誘電体膜であり、
前記メモリストリングス群内で、前記第１および第２の方向に隣接する前記メモリストリングスのすべての前記トランジスタ形成位置における前記半導体膜間の距離は、前記ゲート誘電体膜の厚さの２倍よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングス群内で、前記第２の方向に隣接する２つの前記メモリストリングス間の上部または下部を第１の半導体層で接続したことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の半導体層で接続されていない前記メモリストリングスの下部または上部を、前記第２の方向に隣接する他のメモリストリングス群内の対向するメモリストリングスの下部または上部と第２の半導体層で接続したことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の方向に接続される前記ゲート電極膜は、前記メモリストリングス群内で前記２本のメモリストリングス列を挟んで対称的な形で配置されることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成することが可能な積層型メモリが注目されている。たとえば、側面を覆うように電荷蓄積層としての絶縁膜が形成された柱状の半導体膜と交差するように高さ方向に所定の間隔をおいて平板形状の電極が複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、所定の方向に隣接するメモリストリングス間で平板形状の電極が共有された構造の不揮発性半導体記憶装置が提案されている（たとえば、特許文献１参照）。
【０００３】
このような不揮発性半導体記憶装置は、つぎのようにして製造される。まず、周辺回路を形成した半導体基板上に、制御ゲートとなる導電性不純物を添加した多結晶シリコン膜と、制御ゲート間の絶縁膜となる酸化ケイ素膜とを交互に複数層積層する。ついで、多結晶シリコン膜と酸化ケイ素膜からなる積層膜を貫通するようにメモリプラグホールを形成する。そして、このメモリプラグホールの内壁にのみＯＮＯ膜を形成し、さらにこのメモリプラグホールを埋めるようにアモルファスシリコン層を形成し最終的に結晶化させることで、上記構造の不揮発性半導体記憶装置が得られる。
【０００４】
このように、従来の方法では、多結晶シリコン膜と酸化ケイ素膜の積層膜に形成したメモリプラグホールにＯＮＯ膜を形成してから柱状のアモルファスシリコン層を形成しなければならない。そのため、電極が共有される方向の隣接するメモリストリングス間に、平板状の電極が入り込む構造となり、隣接する柱状のアモルファスシリコン層との間の距離を縮めることが困難であるという問題点があった。このように平面上でのメモリセルの配置に制約があり、セル面積の縮小化には限界があるため、記憶密度を高めるには多結晶シリコン層の積層数を増加させなければならない。たとえば、ハーフピッチの目標を２０ｎｍとした場合には、従来の構造ではハーフピッチが６５〜５０ｎｍ程度が微細化の限界であるので、多結晶シリコン層の積層数は１０以上になってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６７２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート誘電体膜が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的に配置され、所定の方向に隣接する同じ高さのゲート電極膜が接続された構造の不揮発性半導体記憶装置において、従来に比してメモリセルの積層数を抑えながら記憶ビット密度を高めることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、柱状の半導体膜の側面に形成されるゲート誘電体膜、および前記ゲート誘電体膜上に形成されるゲート電極膜を備えるトランジスタを前記半導体膜の高さ方向に複数有するメモリストリングスが、基板上に略垂直に複数配置された不揮発性半導体記憶装置において、前記メモリストリングスは、第１の方向に配置された前記メモリストリングスの同じ高さの前記トランジスタの前記ゲート電極膜間が接続されたメモリストリングス列を、前記第１の方向に垂直な第２の方向に隣接して２本並行配置したメモリストリングス群が、前記第２の方向に所定の間隔で配置されるように、前記基板上に配置され、前記メモリストリングス群内で、前記第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜が形成されて電気的に離間されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート誘電体膜が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的に配置され、所定の方向に隣接する同じ高さのゲート電極膜が接続された構造の不揮発性半導体記憶装置において、従来に比してメモリセルの積層数を抑えながら記憶ビット密度を高めることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施の形態による不揮発性半導体記憶装置のメモリセル部とワード線コンタクト部の一部を切り出した斜視図である。
【図３−１】図３−１は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図４−１】図４−１は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】図４−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図４−７】図４−７は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図４−８】図４−８は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４−９】図４−９は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図４−１０】図４−１０は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図５】図５は、柱状の半導体膜に電荷蓄積層とゲート電極膜を形成した状態のメモリセル部とワード線コンタクト部の状態を模式的に示す一部斜視図である。
【図６】図６は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す斜視図である。
【図７−１】図７−１は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図８】図８は、第３の実施の形態による不揮発性半導体記憶装置の構造を模式的に示す斜視図である。
【図９】図９は、第４の実施の形態による不揮発性半導体記憶装置の構造を模式的に示す斜視図である。
【図１０−１】図１０−１は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図１１−１】図１１−１は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１１−２】図１１−２は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１１−３】図１１−３は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１１−４】図１１−４は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１１−５】図１１−５は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１１−６】図１１−６は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１１−７】図１１−７は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１１−８】図１１−８は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１１−９】図１１−９は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の斜視図と断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体膜と、半導体膜の側面に電荷蓄積層を介して設けられるゲート電極膜とを有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセル（トランジスタ）が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に適用されるものである。そこで、最初にこのような不揮発性半導体記憶装置の基本的な構造の一例について説明を行い、その後に、各実施の形態について説明を行う。
【００１２】
図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置１は、メモリセル部１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線１６、ソース側選択ゲート線１７、ドレイン側選択ゲート線１８、ビット線１９などを有している。
【００１３】
メモリセル部１１は、複数のメモリセルトランジスタ（以下、単にメモリセルともいう）と、メモリセルトランジスタ列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタおよびソース側選択トランジスタとを有するメモリストリングスが基板上にマトリックス状に配置された構成を有する。後述するように、メモリセルトランジスタは、チャネルとなる柱状の半導体膜の側面にゲート誘電体膜である電荷蓄積層を介して制御ゲート電極が設けられる構造を有し、ドレイン側選択トランジスタおよびソース側選択トランジスタは、柱状の半導体膜の側面にゲート誘電体膜としての電荷蓄積層を介して選択ゲート電極が設けられる構造を有している。ここでは、１つのメモリストリングスに４層のメモリセルが設けられている場合を例示している。
【００１４】
ワード線１６は、所定の方向に隣接するメモリストリングスの同じ高さのメモリセルの制御ゲート電極間を接続している。このワード線１６の延在する方向を、以下では、ワード線方向という。また、ソース側選択ゲート線１７は、ワード線方向に隣接するメモリストリングスのソース側選択トランジスタの選択ゲート電極間を接続し、ドレイン側選択ゲート線１８は、ワード線方向に隣接するメモリストリングスのドレイン側選択トランジスタの選択ゲート電極間を接続している。さらに、ビット線１９は、ワード線方向に交差する方向（ここでは直交方向）で、各メモリストリングスの上部と接続するように設けられる。以下では、ビット線１９の延在する方向を、ビット線方向という。
【００１５】
ワード線駆動回路１２は、ワード線１６に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線１７に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線１８に印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
【００１６】
メモリセル部１１のワード線１６、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８と、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３およびドレイン側選択ゲート線駆動回路１４とは、メモリセル部１１に設けられたワード線コンタクト部２０で、それぞれコンタクトを介して接続される。ワード線コンタクト部２０は、メモリセル部１１のワード線駆動回路１２側に設けられており、各高さのメモリセルと選択トランジスタに接続されるワード線１６と選択ゲート線１７，１８が階段状に加工された構造となっている。
【００１７】
（第１の実施の形態）
図２は、第１の実施の形態による不揮発性半導体記憶装置のメモリセル部とワード線コンタクト部の一部を切り出した斜視図である。また、図３−１〜図３−２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図３−１（ａ）はメモリセル部の一部平面断面図であり、図３−１（ｂ）は（ａ）のＡ−Ａ断面図であり、図３−１（ｃ）は（ａ）のＢ−Ｂ断面図であり、図３−２（ａ）はワード線コンタクト部のワード線コンタクト形成位置におけるビット線方向に垂直な方向の断面図であり、図３−２（ｂ）はワード線コンタクト部のメモリストリングスの形成位置に対応する位置でのビット線方向に垂直な方向の断面図である。なお、図３−１（ａ）は、図３−１（ｂ）、（ｃ）のＣ−Ｃ断面に相当している。
【００１８】
メモリセル部１１には、図２と図３−１に示されるように、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成されたメモリセルＭＣを含むメモリストリングスＭＳが、ソース領域１１１を有する半導体基板１０１上に、略垂直に２次元的に配置されている。また、中空の柱状の半導体膜１３１の上部には、ドレイン領域１１２が形成されている。ここで、メモリストリングスＭＳは、ワード線方向には、第１の間隔で配置され、ビット線方向の一方の側には、第２の間隔で配置され、他方の側には第２の間隔よりも広い第３の間隔で配置される。
【００１９】
以下では、ワード線方向に第１の間隔で配置されたメモリストリングスＭＳの列を、メモリストリングス列ＭＳＲといい、第２の間隔でビット線方向に配置される２本のメモリストリングス列ＭＳＲをメモリストリングス群ＭＳＧという。つまり、第２の間隔でビット線方向に並列して配置された２本のメモリストリングス列ＭＳＲからなるメモリストリングス群ＭＳＧが、ビット線方向に第３の間隔で並列して配置されるように、メモリストリングスＭＳが配置される。
【００２０】
メモリストリングスＭＳは、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成された構造のトランジスタが、高さ方向に複数直列に接続された構造を有しているが、このうち上下両端のトランジスタは選択トランジスタである。図３−１（ｂ）、（ｃ）では、トランジスタ列の上下両端に選択トランジスタＳＴが配置されている。これらの２つの選択トランジスタＳＴ間に１以上のメモリセルトランジスタＭＣが所定の間隔をおいて形成される。ここでは、選択トランジスタＳＴの構造は、メモリセルトランジスタＭＣと同じ構造を有している。さらに、メモリセル部１１では、同一のメモリストリングス列ＭＳＲ内で、同じ高さの選択トランジスタＳＴの選択ゲート電極間は互いに接続され、同じ高さのメモリセルトランジスタＭＣの制御ゲート電極間も互いに接続される。なお、以下では、制御ゲート電極と選択ゲート電極とを区別する必要がない場合には、ゲート電極膜１３４というものとする。
【００２１】
具体的には、図３−１（ｂ）、（ｃ）に示されるように、チャネルとして機能する中空の柱状の半導体膜１３１の側面には、半導体膜１３１の周囲を囲むスペーサ膜１２１が高さ方向に所定の間隔で形成されており、このスペーサ膜１２１を含む柱状の半導体膜１３１の側面を電荷蓄積層１３３が被覆し、上下のスペーサ膜１２１に挟まれる領域の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成される。ここで、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成される上下のスペーサ膜１２１に挟まれる領域が、１つのトランジスタとして機能する。メモリストリングスＭＳの上下両端に配置されるトランジスタは選択トランジスタＳＴとなり、２つの選択トランジスタＳＴに挟まれる１以上のトランジスタがメモリセルトランジスタＭＣとなる。ここでは、２つの選択トランジスタＳＴ間に４つのメモリセルトランジスタＭＣが形成されている。
【００２２】
ここでは、中空の柱状の半導体膜１３１は、Ｐ型多結晶シリコンなどのＰ型の半導体材料によって構成されているものとする。また、中空の柱状の半導体膜１３１の下部は接続されており、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などの絶縁膜１３２が形成されている。このように、半導体膜１３１を中空の柱状（マカロニ状）に構成することで、ゲート電極膜１３４で制御するチャネル（半導体膜１３１）の肉厚が積層されたメモリセルＭＣ間で等しくなるので、しきい値電圧（Ｖth）のばらつきを抑制することが可能となる。
【００２３】
ワード線コンタクト部２０も、図２と図３−２に示されるように、メモリセル部１１と同様の構造を有している。つまり、ワード線コンタクト部２０にも、第２の間隔でビット線方向に配列した２本のメモリストリングス列ＭＳＲからなるメモリストリングス群ＭＳＧが、ビット線方向に第３の間隔で配置される構成となる。なお、このワード線コンタクト部２０に形成されるメモリストリングスＭＳは、メモリとして機能しないダミーのメモリストリングスＭＳとなる。
【００２４】
また、ワード線コンタクト部２０には、メモリセル部１１から延長されるゲート電極膜１３４が積層して配置される。ゲート電極膜１３４は、下層のゲート電極膜１３４が露出するように、階段状の構成を有している。なお、ワード線コンタクト部２０では、ゲート電極膜１３４の上下面は電荷蓄積層１３３で囲まれており、上下に隣接するゲート電極膜１３４の間には、スペーサ膜１２１が形成される構造となっている。
【００２５】
ワード線コンタクト部２０での階段状のゲート電極膜１３４上には平坦化膜１４１が形成され、メモリセル部１１のメモリストリングスＭＳ上、ワード線コンタクト部２０の平坦化膜１４１上、およびビット線方向に隣接するメモリストリングス群ＭＳＧ間には、層間絶縁膜１４３が形成される。平坦化膜１４１としては、たとえばシリコン酸化膜を用いることができ、層間絶縁膜１４３としては、たとえばＴＥＯＳ（Tetraethoxysilane）／Ｏ3膜を用いることができる。
【００２６】
層間絶縁膜１４３上には、ビット線などを有する多層配線層が形成される。ここでは、層間絶縁膜１４３上に、配線層１５１、層間絶縁膜１６１、配線層１５２、層間絶縁膜１６２、配線層１５３および層間絶縁膜１６３が順に形成されている。配線層１５１は、メモリセル部１１の各メモリストリングスＭＳの上面およびワード線コンタクト部２０のゲート電極膜１３４と、コンタクト１４５によって接続されている。コンタクト１４５と配線層１５１〜１５３の材料としては、たとえばＷやＡｌを用いることができる。
【００２７】
ここで、半導体基板１０１および中空の柱状の半導体膜１３１の材料は、たとえば、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。半導体膜１３１は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２８】
また、電荷蓄積層１３３として、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の構造を有するものを用いることができ、たとえば、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよい。または、ＡＮＯ構造の酸化アルミニウム膜に代えて、ＨｆＯ2，Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｙ2Ｏ3，ＺｒＯ2などの金属酸化膜、あるいはこのような金属酸化膜を複数種組み合わせた膜を用いるようにしてもよい。また、これらの構造において、トンネル絶縁膜としてＯＮＯ膜を用いてもよい。
【００２９】
さらに、ゲート電極膜１３４の材料として、たとえばＷ，ＴａＮ，ＴｉＮ，ＴｉＡｌＮ，ＷＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕ，ＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜などの導電体膜を単独で、または積層して用いることができる。また、スペーサ膜１２１の材料として、たとえばシリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。
【００３０】
第１の実施の形態では、図２〜図３−２に示されるように、メモリストリングス群ＭＳＧ内のメモリストリングスＭＳのすべての高さのトランジスタで、ワード線方向およびビット線方向に隣接するメモリストリングスＭＳのすべての高さのトランジスタの間にゲート電極膜１３４が挿入されないように、電荷蓄積層１３３がワード線方向およびビット線方向に隣接するトランジスタ間で交わった形状を有している。具体的には、メモリストリングス群ＭＳＧ内のワード線方向に配置されるメモリストリングスＭＳのゲート電極膜１３４を共有するすべての高さのトランジスタにおいて、電荷蓄積層１３３が隣接するトランジスタとの間で一部共有される構造としている。また、メモリストリングス群ＭＳＧ内のビット線方向に隣接するすべての高さのトランジスタにおいて、電荷蓄積層１３３が隣接するトランジスタとの間で一部共有される構造としている。つまり、メモリストリングス群ＭＳＧ内の同一平面内の隣接する４つのトランジスタでは、ワード線方向およびビット線方向に、電荷蓄積層１３３の一部が交わった形状となる。
【００３１】
このような構造とするためには、メモリストリングス群ＭＳＧ内のワード線方向に隣接するメモリストリングスＭＳのすべての高さのトランジスタ形成位置において、次式（１）が成立するようにメモリストリングスＭＳ（半導体膜１３１）が配置されるとともに、メモリストリングス群ＭＳＧ内のビット線方向に隣接するメモリストリングスＭＳのすべての高さのトランジスタ形成位置においても、次式（１）が成立するようにメモリストリングスＭＳ（半導体膜１３１）が配置される。ただし、隣接する半導体膜１３１（チャネル）間の距離（隣接する半導体膜１３１のうち対向する部分間の距離）をＬとし、トンネル絶縁膜の厚さをｔTNLとし、チャージトラップ膜の厚さをｔCTとし、チャージブロック膜の厚さをｔCBとする。
Ｌ＜（ｔTNL＋ｔCT＋ｔCB）×２  ・・・（１）
【００３２】
（１）式の条件を満たす構造では、すべての高さの隣接する２つのトランジスタでは、チャージブロック膜の一部が交わった（merge）構造になるので、ワード線方向に隣接する半導体膜１３１間の距離と、メモリストリングス群ＭＳＧ内のビット線方向に隣接する半導体膜１３１間の距離と、を詰めることができる。なお、チャージトラップ膜までを隣接するトランジスタ間で交わらせることで、さらなる微細化を実現することができるが、チャージトラップ膜を交わらせてしまうと、チャージトラップ膜内に蓄えられた電荷が、交わった部分を介して隣接するトランジスタに漏出してしまう可能性があるために好ましくない。このため、ワード線方向およびメモリストリングス群ＭＳＧ内のビット線方向に隣接する半導体膜１３１間の距離Ｌは、次式（２）を満たすように設定することが好ましい。
Ｌ＞（ｔTNL＋ｔCT）×２  ・・・（２）
【００３３】
上記した第１および第２の間隔は、（１）式と（２）式を満たすメモリストリングスＭＳ間の間隔である。一方、上記した第３の間隔、すなわちメモリストリングス群ＭＳＧ間のビット線方向の間隔は、隣接するすべての高さの２つのトランジスタ間に、ゲート電極膜１３４が入り込むとともに、メモリストリングス群ＭＳＧ間に形成されたゲート電極膜１３４をエッチングによって除去可能な間隔、つまり、電荷蓄積層１３３の膜厚の２倍と、加工条件で制約されるゲート電極膜１３４の幅と、加工条件で制約されるゲート電極膜１３４の間隔との和とされる。
【００３４】
このような構造によって、メモリストリングス群ＭＳＧ内で、ワード線方向とビット線方向に隣接する半導体膜１３１間には、ゲート電極膜１３４は入り込めなくなり、ビット線方向に隣接するメモリストリングスＭＳの外側部分にのみゲート電極膜１３４が形成されることになる。そして、この構造は、ワード線コンタクト部２０でも維持される。その結果、１つのメモリストリングス群ＭＳＧのビット線方向の両側に配置される２つのゲート電極膜１３４は電気的に分離される。また、メモリセルＭＣとゲート電極膜１３４との位置関係は、２本のメモリストリングス列ＭＳＲを挟んでほぼ鏡面対称な形状となるため、メモリセルＭＣの形状のばらつきによる書き込み／消去特性のばらつきの発生を抑制することができる。
【００３５】
ワード線コンタクト部２０に配置される中空の柱状の半導体膜１３１は、記憶素子として機能させるためのメモリストリングスＭＳを構成するものではなく、単に１つのメモリストリングス群ＭＳＧのビット線方向の両側に配置されるゲート電極膜１３４を分離するために設けられるものである。そのため、以下では、ワード線コンタクト部２０に配置される中空の柱状の半導体膜１３１（メモリストリングスＭＳと同様の構造を有するもの）をダミーセルともいう。
【００３６】
なお、本構造では、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３が被覆される構造となるので、トンネル絶縁膜とチャージブロック膜とでは曲率半径が異なる。そのため、曲率半径の小さいトンネル絶縁膜により強く電界を集中させることができるので、平面ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造に比べて大幅に書き込み／消去特性を改善することができると共にＭＬＣ（Multi-Level  Cell）動作を行うのに有効である。
【００３７】
また、上述した説明では、半導体膜１３１をＰ型多結晶シリコン膜で構成し、Inversion型のトランジスタが接続される積層メモリとしている。Inversion型は各ゲート電極に電圧を印加することによって形成される空乏層を繋いでチャネルを形成するトランジスタであり、チャネルに通常電子が存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こりにくい。また、チャネルとなる半導体膜１３１がＰ-型なので、消去時に半導体基板１０１からホールを容易に引き込むことができるので、消去特性がよい。さらに、Depletion型の場合とは異なり選択トランジスタＳＴの作り分けが不要である。なお、上述した説明において、半導体膜１３１をＮ型多結晶シリコン膜で構成し、Depletion型のトランジスタとして駆動させることも可能である。ただし、この場合には、メモリセルＭＣ列の上下に配置される選択トランジスタＳＴを、ノーマリーオフの選択トランジスタとするために、そのチャネル部分を、Ｐ型多結晶シリコン膜にしてInversion型のトランジスタとして駆動させるようにすればよい。
【００３８】
さらに、上記した構造では、円筒形のチャネルのビット線方向の片側にしかゲート電極膜１３４が形成されないことになり、円筒形チャネルの片側のみをメモリとして使用することになる。しかし、このメモリセルＭＣはジャンクションフリーのInversion型メモリセルであるため、トランジスタ動作上は、問題なく円筒形の半導体膜１３１の片側のみを反転させてチャネルとして利用することができる。
【００３９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図４−１〜図４−１０は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＤ−Ｄ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＥ−Ｅ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のコンタクト形成位置でのワード線方向の断面を示しており、（ｆ）は、ワード線コンタクト部のダミーセル形成位置でのワード線方向の断面を示している。
【００４０】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図４−１に示されるように、半導体基板１０１のメモリセル部に、イオン注入法によって所定の導電型の不純物を打ち込み、活性化させることで、ソース領域１１１を形成する。このソース領域１１１は、たとえばＮ型とすることができる。
【００４１】
ついで、半導体基板１０１の全面にＰＥＣＶＤ（Plasma-Enhanced  Chemical  Vapor  Deposition）法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と犠牲膜１２２を交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ（Chemical  Mechanical  Polishing）処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が６層となるように積層させる。犠牲膜１２２として、後のウエットエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。また、ストッパ膜１２３としては、たとえばシリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＰＥＣＶＤ法以外にも、ＳＡＣＶＤ（Sub-Atmospheric  CVD）法、ＬＰＣＶＤ（Low  Pressure  CVD）法、スパッタ法、Spin-On  Dielectric（ＳＯＤ）などの技術を適宜組み合わせて用いることも可能である。
【００４２】
ついで、図４−２〜図４−４に示されるように、リソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部を形成する。ここで、積層膜について、下から順に第１のスペーサ膜１２１、第１の犠牲膜１２２、第２のスペーサ膜１２１、第２の犠牲膜１２２、・・・、第６のスペーサ膜１２１、第６の犠牲膜１２２、第７のスペーサ膜１２１というものとする。
【００４３】
まず、図４−２では、ワード線コンタクト部の中央付近からメモリセル部とは反対側の端部に至る領域において、ストッパ膜１２３から第５のスペーサ膜１２１までを除去する。これによって、２段の段差が形成される。その後、同様の加工を２回繰り返すことで、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部が加工される。具体的には、図４−２で形成された上段の平坦部分の中央付近から１段目の段差部に至る領域において、ストッパ膜１２３から第６のスペーサ膜１２１までと、下段の平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域において、第４の犠牲膜１２２から第３のスペーサ膜１２１までと、を同時に除去する。これによって、図４−３に示されるように４段の段差が形成される。さらに、図４−３で形成された最上段の平坦部分のメモリセル部との隣接部付近から上から１つ目の段差部に至る領域において、ストッパ膜１２３と第７のスペーサ膜１２１が除去される。また、これと同時に上から２段目〜３段目の平坦部分では、それぞれの平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域において、１層分の犠牲膜１２２とスペーサ膜１２１が除去される。これによって、図４−４に示されるように７段の段差が形成され、ワード線コンタクト部が形成される。
【００４４】
その後、図４−５に示されるように、半導体基板１０１の全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、ストッパ膜１２３が露出するまで、ＣＭＰ技術によって、平坦化する。
【００４５】
ついで、ストッパ膜１２３上および平坦化膜１４１上の全面に、図示しないマスク膜を形成し、公知のリソグラフィ技術とＲＩＥ法によって、メモリセル部とワード線コンタクト部の積層膜を一括加工し、半導体基板１０１に連通する貫通孔１３５を形成する。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。このとき、チャネルを形成する必要のないワード線コンタクト部に関してもメモリセル部と同じ密度で貫通孔１３５を形成する。その後、マスク膜を除去することで、チャネル半導体の鋳型を形成する。
【００４６】
このチャネル半導体の鋳型は、後述するように、ワード線方向には、第１の間隔で形成される。また、ビット線方向の一方の側に隣接するチャネル半導体の鋳型との間は第２の間隔となり、他方の側に隣接するチャネル半導体の鋳型との間は第２の間隔よりも長い第３の間隔となるように形成される。
【００４７】
ついで、図４−６に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５の内面に沿って、マカロニ状に中空に埋め込むように形成する。中空に埋め込むことで、ゲート電極膜１３４で制御する半導体膜１３１の肉厚が積層されたメモリセルＭＣ間で等しくなるので、各メモリセルＭＣ間のトランジスタ特性のばらつきを小さくできる。また、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。
【００４８】
さらに、ＡＬＤ法によって、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などからなる絶縁膜１３２を形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１と絶縁膜１３２を除去する。これによって、貫通孔１３５内にのみ中空の柱状の半導体膜１３１と絶縁膜１３２とが残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【００４９】
その後、図４−７に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に第３の間隔で隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。つまり、ワード線方向に延在するメモリストリングス列ＭＳＲの２本置きごとに、トレンチ１４２が形成される。これによって、トレンチ１４２で区切られる２本のメモリストリングス列ＭＳＲがメモリストリングス群ＭＳＧとなる。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【００５０】
ついで、図４−８に示されるように、ウエットエッチングによって、犠牲膜１２２とストッパ膜１２３とを選択的に除去することによって、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となってスペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。また、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液としては、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、熱燐酸を用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【００５１】
その後、図４−９に示されるように、ＣＶＤ法などの成膜法によって、一部がスペーサ膜１２１で覆われた柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＬＰＣＶＤ法で形成したＯＮＯ膜を用いることができ、チャージトラップ膜としては、ＡＬＤ法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したアルミナ膜を用いることができる。
【００５２】
このとき、トレンチ１４２の延在方向（ワード線方向）に隣接したトランジスタでは、ワード線方向に電荷蓄積層１３３の一部が交わった形状になり、メモリストリングスＭＳ上のすべてのトランジスタで、（１）式の関係が成り立っている。また、ビット線方向に第２の間隔で隣接したトランジスタでも、ビット線方向に電荷蓄積層１３３の一部が交わった形状になり、メモリストリングスＭＳ上のすべてのトランジスタで、（１）式の関係が成り立っている。しかし、ビット線方向に第３の間隔で隣接したトランジスタでは、ビット線方向に電荷蓄積層１３３の一部が交わることがない。
【００５３】
これは、図４−５で、ワード線方向に隣接する貫通孔１３５を、次式（３）を満たすように形成し、ビット線方向の一方の側に隣接する貫通孔１３５を、次式（３）を満たすように形成することで達成される。ただし、この隣接する貫通孔１３５間の距離は、中心間の距離ではなく、対向する最近接の周縁部間の距離である。
隣接貫通孔間距離＜（ｔTNL＋ｔCT＋ｔCB）×２  ・・・（３）
【００５４】
このように、トレンチ１４２で区切られたメモリストリングス群ＭＳＧ内の同一平面内の隣接した４つのメモリセルＭＣでは、ワード線方向およびビット線方向にチャージブロック膜の一部が隣り合うメモリセルＭＣで交わった構造になる。これによって、隣接した半導体膜１３１間の距離を詰めることができ、より高い平面内のビット密度を実現することが可能になる。
【００５５】
なお、チャージトラップ膜までを隣接セル間で交わらせることでさらなる微細化が可能であるが、チャージトラップ膜を交わらせてしまうとチャージトラップ膜内に蓄えられた電荷が交わった部分を介して隣接するメモリセルに漏出する可能性があるため好ましくない。したがって、貫通孔１３５の加工精度を考慮すると、チャージブロック膜を厚膜化する方が確実に隣接するメモリセル間でチャージブロック膜を交わった（共有した）構造にすることができる。そのため、チャージブロック膜として、アルミナやハフニア、ジルコニアなどの高誘電率材料を採用することが望ましい。
【００５６】
その後、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した中空の柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成した後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。これによって、メモリストリングス群ＭＳＧ内のビット線方向の外側にゲート電極膜１３４が対称的に配置される構造となり、メモリストリングス群ＭＳＧ内のビット線方向の外側に形成された２つのゲート電極膜１３４間は物理的に分離されたものとなる。ここで、ゲート電極膜１３４の材料として、たとえばタングステンを用いることができ、ドライエッチングのエッチングガスとして、たとえばＣＦ4を用いることができる。
【００５７】
図５は、柱状の半導体膜に電荷蓄積層とゲート電極膜を形成した状態のメモリセル部とワード線コンタクト部の状態を模式的に示す一部斜視図である。ゲート電極膜１３４の形成時に、メモリストリングス群ＭＳＧ内の隣接する４つのメモリストリングスＭＳ間の空間には、隣接する４つのトランジスタ間で電荷蓄積層１３３の一部が共有されるように電荷蓄積層１３３が形成されているので、ゲート電極膜１３４は形成されることがない。つまり、メモリストリングス群ＭＳＧ内のメモリストリングスＭＳのすべての高さの同一平面内で隣接した４つのトランジスタ間で、チャージブロック膜の一部が隣り合うトランジスタと交わった構造にすることで、ビット線方向に第２の間隔で隣接した２つの半導体膜１３１を挟んで自動的にゲート電極膜１３４を分割することが可能になり、物理的に接続されることがない独立した２つの電極として機能させることができる。また、半導体膜１３１の同じ高さに形成されるゲート電極膜１３４を、ビット線方向に分割するための追加の加工工程を必要としない。このために、本来メモリセルＭＣを設けないワード線コンタクト部２０にもダミーセルを設けることで、１つのメモリストリングス群ＭＳＧ内でゲート電極膜１３４をメモリセル部１１およびワード線コンタクト部で完全に分割している。
【００５８】
以上で６層分のゲート電極膜１３４が一括形成されるが、下から１層目と６層目のゲート電極膜１３４が選択ゲート電極（ＳＧ）となり、下から２〜５層目のゲート電極膜１３４がワード線となる制御ゲート電極（ＣＧ）となる。
【００５９】
続いて、図４−１０に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によってトレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【００６０】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。なお、コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【００６１】
その後、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図３−１〜図３−２に示される構造の不揮発性半導体記憶装置が得られる。
【００６２】
第１の実施の形態では、メモリストリングス群ＭＳＧ内のメモリストリングスＭＳの高さ方向のすべてのトランジスタの形成位置で（１）式が満たされるように、メモリセル部１１とワード線コンタクト部２０に中空の柱状の半導体膜１３１を形成した。これによって、ワード線方向およびビット線方向に隣接するトランジスタ間には、ゲート電極膜１３４が入り込むことができず、メモリストリングス群ＭＳＧのビット線方向の両側にのみ、物理的に（電気的に）分割された２つのゲート電極膜１３４が形成される。このように、ワード線方向およびビット線方向に隣接するメモリストリングスＭＳ間の距離を詰めることができるので、従来の構造に比して記憶密度を高めることができるという効果を有する。
【００６３】
また、第１の実施の形態の構造では、半導体膜１３１を加工限界まで近づけることが可能になるので、ビット線／ワード線方向のメモリセルＭＣのピッチを、従来の隣り合う半導体膜１３１間にゲート電極膜１３４が挿入された構造に比べて大幅に圧縮することが可能になる。たとえば、半導体膜１３１の直径（中空の柱状の半導体膜１３１の外径）が５０ｎｍであり、ＭＯＮＯＳセルを構成する電荷蓄積層１３３の膜厚を２５ｎｍであるとすると、従来のワード線方向に隣り合う半導体膜１３１間にゲート電極膜１３４が挿入される構造では、ワード線方向のメモリセルピッチは、次式（４）によって算出される。
ワード線方向のメモリセルピッチ
＝電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極膜幅
＝２５ｎｍ＋５０ｎｍ＋２５ｎｍ＋５０ｎｍ
＝１５０ｎｍ  ・・・（４）
【００６４】
また、従来のビット線方向に隣り合う半導体膜１３１間にもゲート電極膜１３４が挿入される構造では、ビット線方向のメモリセルピッチは、次式（５）によって算出される。
ビット線方向のメモリセルピッチ
＝加工条件で制約されるゲート電極膜幅＋電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極膜幅＋加工条件で制約されるゲート電極間幅
＝２５ｎｍ＋２５ｎｍ＋５０ｎｍ＋２５ｎｍ＋２５ｎｍ＋５０ｎｍ
＝２００ｎｍ  ・・・（５）
【００６５】
（４）式と（５）式を用いて、従来の構造のセル面積を算出すると、３０，０００ｎｍ2程度必要であることがわかる。
【００６６】
一方、第１の実施の形態の構造では、ワード線方向のメモリセルピッチは、次式（６）によって算出される。
ワード線方向のメモリセルピッチ
＝半導体膜直径＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋最近接チャージトラップ膜間距離
＝５０ｎｍ＋１０ｎｍ＋１０ｎｍ＋５ｎｍ
＝７５ｎｍ  ・・・（６）
【００６７】
また、ビット線方向のメモリセルピッチは、隣接する一方のメモリストリングス列ＭＳＲとの間隔は第２の間隔であり、他方のメモリストリングス列ＭＳＲとの間隔は第３の間隔となるので、平均すると、次式（７）によって算出される。
ビット線方向のメモリセルピッチ
＝（加工条件で制約されるゲート電極膜幅＋電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋最近接チャージトラップ膜間距離＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極膜幅＋加工条件で制約されるゲート電極間幅）／２
＝（２５ｎｍ＋２５ｎｍ＋５０ｎｍ＋１０ｎｍ＋１０ｎｍ＋５ｎｍ＋５０ｎｍ＋２５ｎｍ＋２５ｎｍ＋５０ｎｍ）／２
＝１３７．５ｎｍ  ・・・（７）
【００６８】
（６）式と（７）式とを用いて、第１の実施の形態でのセル面積は、次式（８）によって算出される。
セル面積
＝ワード線方向のピッチ×ビット線方向のピッチ
＝７５ｎｍ×１３７．５ｎｍ
＝１０，３１２．５ｎｍ2  ・・・（８）
【００６９】
このように、第１の実施の形態の構造によれば、従来技術の１／３程度までセル面積を縮小できることが期待される。これは、従来技術と同等の積層数で約３倍のビット密度を実現できる、あるいは従来技術で形成されたメモリと同等のビット密度を約１／３の積層数で達成できることを示す。たとえば、従来では２４層の積層が必要であった場合、第１の実施の形態の構造によれば、８層の積層で従来と同等のビット密度を実現することが可能になる。
【００７０】
このように第１の実施の形態によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能になるので、インテグレーションに大きな負担をかけることなくさらに高ビット密度の不揮発性半導体記憶装置を提供することが可能になる。また、半導体膜１３１をゲート電極膜１３４の形成よりも先に独立の貫通孔１３５内に埋め込むことで形成するので、チャネル（半導体膜１３１）間の距離を近づけてもチャネル同士が融合することがない。
【００７１】
（第２の実施の形態）
第１の実施の形態では、上下両端に選択トランジスタが形成されたメモリストリングスが、基板に略垂直にマトリックス状に配置された構造の不揮発性半導体記憶装置について説明した。第２の実施の形態では、ビット線方向に隣接する一対のメモリストリングスが、下部で接続される構造の不揮発性半導体記憶装置について説明する。
【００７２】
図６は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す斜視図であり、メモリセル部の構造の概略を示している。また、図７−１〜図７−２は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図７−１（ａ）はメモリセル部の平面断面図であり、図７−１（ｂ）は（ａ）のＦ−Ｆ断面図であり、図７−１（ｃ）は（ａ）のＧ−Ｇ断面図であり、図７−２（ａ）はワード線コンタクト部のワード線コンタクト形成位置におけるビット線方向に垂直な方向の断面図であり、図７−２（ｂ）はワード線コンタクト部のメモリストリングスの形成位置に対応する位置でのビット線方向に垂直な方向の断面図である。なお、図７−１（ａ）は、図７−１（ｂ）、（ｃ）のＨ−Ｈ断面に相当している。
【００７３】
第２の実施の形態では、半導体基板１０１上に、図示しない周辺回路部が形成され、周辺回路部上に層間絶縁膜１０２を介してメモリセル部１１とワード線コンタクト部２０とが形成される。メモリセル部１１には、図６〜図７−１（ｃ）に示されるように、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成されたメモリセルＭＣを含むメモリストリングスＭＳが、層間絶縁膜１０２上に、略垂直に２次元的に配置されている。ここで、メモリストリングスＭＳは、ワード線方向には、第１の間隔で配置され、ビット線方向の一方の隣接するメモリストリングスＭＳとは第２の間隔を置いて配置され、他方の隣接するメモリストリングスＭＳとは第２の間隔よりも広い第３の間隔で配置される。これによって、ワード線方向にメモリストリングスＭＳが第１の間隔で配置されたメモリストリングス列ＭＳＲをビット線方向に第２の間隔で２本並行して配置したメモリストリングス群ＭＳＧが、ビット線方向に第３の間隔で配置される構成となる。ここでは、中空の柱状の半導体膜１３１は、Ｐ型多結晶シリコンなどのＰ型半導体材料によって構成されているものとする。また、中空の柱状の半導体膜１３１の底部は接続されており、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などの絶縁膜１３２が形成されている。
【００７４】
メモリストリングスＭＳは、中空の柱状の半導体膜１３１の側面にゲート誘電体膜としての電荷蓄積層１３３を介してゲート電極膜１３４が形成された構造のトランジスタが、高さ方向に複数直列に接続された構造を有しているが、このうち上端のトランジスタは選択トランジスタＳＴであり、選択トランジスタＳＴよりも下側（半導体基板１０１側）に、１以上のメモリセルトランジスタＭＣが形成される。ここでは、５層のメモリセルトランジスタＭＣが形成される場合を示している。この第２の実施の形態でも、選択トランジスタＳＴの構造は、メモリセルトランジスタＭＣと同じ構造を有している。なお、メモリストリングスＭＳを構成する選択トランジスタＳＴとメモリセルトランジスタＭＣの構造は、第１の実施の形態と同様であるので、その説明を省略する。また、メモリセル部１１では、所定の方向に配列するメモリストリングスＭＳの選択トランジスタＳＴの選択ゲート電極は互いに接続され、所定の方向に配列するメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極も互いに接続されている。
【００７５】
さらに、メモリストリングス群ＭＳＧ内のビット線方向に隣接する一対のメモリストリングスＭＳ間は、層間絶縁膜１０２に形成されたチャネル接続層１３７によって互いに接続されている。チャネル接続層１３７は、半導体膜１３１とは極性の異なる半導体材料からなり、たとえばＮ型多結晶シリコンなどのＮ型半導体材料によって構成される。
【００７６】
このように、第２の実施の形態では、チャネル接続層１３７で接続される２本のメモリストリングスＭＳで１つのメモリセル列を構成する。そのため、一方のメモリストリングスＭＳの選択トランジスタＳＴはソース側選択トランジスタとして機能し、他方のメモリストリングスＭＳの選択トランジスタＳＴはドレイン側選択トランジスタとして機能する。また、ソース側選択トランジスタが形成されるメモリストリングスＭＳの半導体膜１３１の上端にはソース領域１１１が形成され、ドレイン側選択トランジスタが形成されるメモリストリングスＭＳの半導体膜１３１の上端にはドレイン領域１１２が形成されている。
【００７７】
さらに、図６に示されるように、メモリストリングス群ＭＳＧの一方のメモリストリングス列ＭＳＲの各メモリストリングスＭＳはその上部でビット線１９に接続され、他方のメモリストリングス列ＭＳＲの各メモリストリングスＭＳはその上部で電圧を供給するソース線２１に接続される。ここでは、隣接するメモリストリングス群ＭＳＧ間でソース線２１と接続されるメモリストリングス列ＭＳＲが向かい合うように配置される。これによって、隣接する２つのメモリストリングス群ＭＳＧで、ソース線２１を共用することが可能となる。
【００７８】
なお、半導体基板１０１、スペーサ膜１２１、半導体膜１３１、電荷蓄積層１３３およびゲート電極膜１３４の材料としては、第１の実施の形態と同様のものを用いることができる。また、その他の構成は第１の実施の形態と略同様であるので、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
【００７９】
さらに、第２の実施の形態でも、メモリストリングス群ＭＳＧ内でワード線方向（ゲート電極膜１３４の延在方向）とビット線方向に隣接するメモリストリングスＭＳのすべての高さのトランジスタ形成位置での最隣接チャネル間距離が、第１の実施の形態と同様に（１）式の関係が満たされるように、メモリストリングスＭＳが形成される。
【００８０】
このような構造の不揮発性半導体記憶装置の製造方法は、基本的に第１の実施の形態と同様であるが、半導体基板１０１上に層間絶縁膜１０２を形成し、チャネル接続層１３７を形成する工程が追加される点が異なる。つまり、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、周辺回路を形成した半導体基板１０１のメモリセル部とワード線コンタクト部の形成領域に層間絶縁膜１０２を形成し、リソグラフィ技術およびＲＩＥ法によってチャネル接続層１３７を形成するためのトレンチ１３６を形成する。このトレンチ１３６は、メモリストリングス群ＭＳＧ内でビット線方向に隣接する２つのメモリストリングスＭＳを接続することができる長さで形成される。ついで、トレンチ１３６を形成した層間絶縁膜１０２上にチャネル接続層１３７を形成した後、ＣＭＰ法などの方法で層間絶縁膜１０２が露出するまでリセスする。これによって、チャネル接続層１３７は、トレンチ１３６内にのみ形成される。ここで、層間絶縁膜１０２としては、たとえばシリコン酸化膜を用いることができ、チャネル接続層１３７としては、ＰをドープしたＮ型多結晶シリコン膜を用いることができる。その後は、第１の実施の形態で説明したものと同様の手順を実行することによって、図６〜図７−２に示される不揮発性半導体記憶装置を製造することができる。
【００８１】
第２の実施の形態によれば、メモリストリングス群ＭＳＧ内のビット線方向に隣接する２つのメモリストリングスＭＳを接続して１本のメモリセル列として用いるようにしたので、第１の実施の形態に比して選択ゲート電極の数を減らすことができる。その結果、少ない積層数で多くのメモリセルを集積することが可能になるという効果を、第１の実施の形態の効果に加えて得ることができる。
【００８２】
（第３の実施の形態）
図８は、第３の実施の形態による不揮発性半導体記憶装置の構造を模式的に示す斜視図である。この不揮発性半導体記憶装置は、図６で構造を上下逆にしたものである。すなわち、図示しないが層間絶縁膜上にビット線１９を形成し、ビット線１９上に図示しない層間絶縁膜を形成し、この層間絶縁膜上にソース線２１を形成し、さらにソース線２１上に図示しない層間絶縁膜を形成する。そして、下部のビット線１９とソース線２１の形成位置上に、上記した複数層のトランジスタを有するメモリストリングスＭＳを配置する。このメモリストリングスＭＳの配置の仕方は、第１と第２の実施の形態で説明したものと同じである。
【００８３】
そして、メモリストリングス群ＭＳＧ内のビット線方向に隣接する２つのメモリストリングスＭＳの上部間をチャネル接続層１３７によって接続している。ここでも、チャネル接続層１３７によって接続された２つのメモリストリングスＭＳで１つのメモリセル列が構成されている。なお、この第３の実施の形態の不揮発性半導体記憶装置も、第１と第２の実施の形態で説明したのと同様の方法で製造することができる。
【００８４】
第１〜第２の実施の形態の構造では、メモリストリングスＭＳの上部に層間絶縁膜１４３を介してビット線１９などの配線を形成しているが、このようにメモリストリングスＭＳの上部から配線を引き出すと、周辺回路に接続するまでの配線が長くなるので、寄生容量が大きくなり、その結果、ＳＮ比が悪化したり、動作速度が低下したりしてしまう虞がある。
【００８５】
しかし、第３の実施の形態の構造では、ビット線１９などの配線をメモリストリングスＭＳの下部に配置することで、周辺回路に接続するまでの配線の長さを第１〜第２の実施の形態の場合に比して短くすることができ、寄生容量を減らすことができる。その結果、第１〜第２の実施の形態の場合に比して、ＳＮ比を改善し、動作速度を向上させることができる。また、半導体基板１０１上に形成された周辺回路とメモリストリングスＭＳとを配線で接続するのが容易になるという効果も有する。
【００８６】
（第４の実施の形態）
図９は、第４の実施の形態による不揮発性半導体記憶装置の構造を模式的に示す斜視図である。第２または第３の実施の形態では、１つのメモリストリングス群ＭＳＧ内でビット線方向に隣接するメモリストリングスＭＳ間の下部または上部をチャネル接続層１３７で接続する場合を説明したが、第４の実施の形態では、さらにビット線方向に隣接する異なるメモリストリングス群間で隣接する２つのメモリストリングスＭＳの上部または下部をチャネル接続層１３７で接続している。
【００８７】
図９の場合には、第１のメモリストリングス群ＭＳＧ１のビット線方向に隣接する２つのメモリストリングスＭＳ間は下部でチャネル接続層１３７によって接続されている。これは、第２および第３のメモリストリングス群ＭＳＧ２，ＭＳＧ３でも同様である。さらに、第１のメモリストリングス群ＭＳＧ１の第２のメモリストリングス列ＭＳＲ２と、第２のメモリストリングス群ＭＳＧ２の第１のメモリストリングス列ＭＳＲ３とが、上部でチャネル接続層１３７によって接続されている。同様に、第２のメモリストリングス群ＭＳＧ２の第２のメモリストリングス列ＭＳＲ４と、第３のメモリストリングス群ＭＳＧ３の第１のメモリストリングス列ＭＳＲ５とが、上部でチャネル接続層１３７によって接続されている。そして、第１のメモリストリングス群ＭＳＧ１の第１のメモリストリングス列ＭＳＲ１を構成する各メモリストリングスＭＳの上部にはビット線１９が接続され、第３のメモリストリングス群ＭＳＧ３の第２のメモリストリングス列ＭＳＲ６を構成する各メモリストリングスＭＳの上部にはソース線２１が接続されている。そして、選択ゲート電極ＳＧは、第１のメモリストリングス群ＭＳＧ１の第１のメモリストリングス列ＭＳＲ１の最上層に形成されるゲート電極膜１３４と、第３のメモリストリングス群ＭＳＧ３の第２のメモリストリングス列ＭＳＲ６の最上層に形成されるゲート電極膜１３４となる。
【００８８】
つまり、ビット線方向に隣接するメモリストリングスＭＳ間は、メモリストリングス群ＭＳＧ内では下部でチャネル接続層１３７によって接続され、メモリストリングス群ＭＳＧ間では上部でチャネル接続層１３７によって接続されるようになっている。その結果、図９の場合には、６本のメモリストリングス列ＭＳＲが１つのメモリセル列となる。
【００８９】
なお、その他の構成および製造方法については、第１〜第３の実施の形態で説明したものと同様であるので、その説明を省略する。また、図９では、ビット線１９とソース線２１を上側に配置した場合を例示したが、第３の実施の形態のように、ビット線１９とソース線２１を下側に配置するようにしてもよい。さらに、図９では、６本のメモリストリングスＭＳをチャネル接続層１３７で直列に接続する場合を例示したが、任意の数のメモリストリングスＭＳをチャネル接続層１３７で直列に接続することができる。
【００９０】
第４の実施の形態によれば、ビット線方向に隣接するメモリストリングスＭＳ間を上側または下側でチャネル接続層１３７によって交互に接続するようにしたので、第２と第３の実施の形態に比してさらに選択ゲート電極ＳＧの数を減らすことができる。つまり、ゲート電極膜１３４に占める選択ゲート電極ＳＧの比率をさらに下げることができる。これによって、周辺回路へ接続するための配線数を、第１〜第３の実施の形態の場合に比して減らすことができるので、周辺回路の面積と、メモリセル部から配線を引き出すための面積とを圧縮することが可能になる。その結果、周辺回路を含めた全体のメモリセル面積の抑制が可能になる。
【００９１】
（第５の実施の形態）
これまでの実施の形態では、メモリストリングス形成用の貫通孔間の距離を適切に制御することで、メモリストリングス群を挟む２本のゲート電極膜の分割を、ＭＯＮＯＳを構成する誘電体膜によって行っていた。第５の実施の形態では、メモリストリングス形成用の貫通孔の形成前に２本のゲート電極膜を分割するトレンチを形成する構造の不揮発性半導体記憶装置について説明する。なお、以下では、第１の実施の形態と同様の構造を有する不揮発性半導体記憶装置を例に挙げて、メモリストリングス群内でのメモリストリングス列間のゲート電極膜を分割する場合について説明する。
【００９２】
図１０−１〜図１０−２は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図１０−１（ａ）はメモリセル部の平面断面図であり、図１０−１（ｂ）は（ａ）のＩ−Ｉ断面図であり、図１０−１（ｃ）は（ａ）のＪ−Ｊ断面図であり、図１０−２はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図１０−１（ａ）は、図１０−１（ｂ）、（ｃ）のＫ−Ｋ断面に相当している。
【００９３】
メモリセル部は、図１０−１（ａ）〜（ｃ）に示されるように、第１の実施の形態と略同様の構造を有しているが、メモリストリングス群内のビット線方向に隣接する２つのメモリストリングスＭＳの各高さに設けられる電荷蓄積層１３３およびゲート電極膜１３４は、ビット線方向に隣接する２つのメモリストリングスＭＳ間の略中央付近を通り、ワード線方向に延在する絶縁膜１２４によって分離される。この絶縁膜１２４は、ワード線コンタクト部まで延長して設けられている。なお、第５の実施の形態では、ワード線方向に隣接する半導体膜１３１が、第１の実施の形態で説明した（１）式を満たすように形成されなくてもよい。
【００９４】
また、ワード線コンタクト部も、図１０−２に示されるように、第１の実施の形態と略同様の構造を有しているが、電荷蓄積層１３３とゲート電極膜１３４は、幅方向（ビット線方向）の略中央付近で図示されないメモリセル部から延びる絶縁膜１２４によって分離されている。つまり、メモリストリングス群内の２本のメモリストリングス列のそれぞれのある高さに形成される半導体膜１３１から、２つのゲート電極膜１３４が独立して引き出される構造となっている。そして、それぞれのゲート電極膜１３４にコンタクト１４５が設けられている。図１０−２では、メモリストリングス群内の一方のメモリストリングス列の延長上に配置されるゲート電極膜１３４上の断面を示している。なお、他方のメモリストリングス列の延長上に配置されるゲート電極膜１３４上にも同様にコンタクト１４５が設けられるが、ワード線方向上の位置は図示されているコンタクト１４５の位置とは異なり、図中のコンタクト１４５と接続されていない配線層１５１の位置に形成される。なお、その他の構成については、第１の実施の形態と同様であるので、その説明を省略する。
【００９５】
このような構造とすることによって、ＭＯＮＯＳを構成する電荷蓄積層１３３（ゲート誘電体膜）の膜厚に（１）式に示されるような制約がなくなる。また、ワード線コンタクト部にはダミーセルを設ける必要はなく、単純にコンタクト１４５を形成すればよい。
【００９６】
以下に、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１１−１〜図１１−９は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＬ−Ｌ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＭ−Ｍ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のコンタクト形成位置でのワード線方向の断面を示している。
【００９７】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図１１−１に示されるように、半導体基板１０１のメモリセル部に、イオン注入法によって所定の導電型の不純物を打ち込み、活性化させることで、ソース領域１１１を形成する。このソース領域１１１は、たとえばＮ型とすることができる。
【００９８】
ついで、半導体基板１０１の全面にＰＥＣＶＤ法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と犠牲膜１２２を交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が６層となるように積層させる。犠牲膜１２２として、後のウエットエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。また、ストッパ膜１２３としては、たとえばシリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＰＥＣＶＤ法以外にも、ＳＡＣＶＤ法、ＬＰＣＶＤ法、スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることも可能である。
【００９９】
ついで、図１１−２に示されるように、リソグラフィ技術とＲＩＥ法を用いて、後に形成するメモリストリングス群内のゲート電極膜１３４を、ビット線方向に分割するための絶縁膜形成用のトレンチ１２４ａを形成する。そして、半導体基板１０１全面に絶縁膜１２４を形成し、トレンチ１２４ａ内にのみ残存せしめる。絶縁膜１２４としては、たとえばＣＶＤ法またはＡＬＤ法で形成されたシリコン酸化膜を用いることができる。
【０１００】
ついで、図１１−３に示されるように、第１の実施の形態と同様にリソグラフィ技術とＲＩＥ法を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部を形成する。これによって、７段の段差が形成され、ワード線コンタクト部が形成される。
【０１０１】
その後、半導体基板１０１の全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、メモリセル部でストッパ膜１２３が露出するまで、ＣＭＰ技術によって、平坦化する。
【０１０２】
ついで、図１１−４に示されるように、ストッパ膜１２３上および平坦化膜１４１上の全面に、図示しないマスク膜を形成し、公知のリソグラフィ技術とＲＩＥ法によって、メモリセル部とワード線コンタクト部の積層膜を一括加工し、半導体基板１０１に連通する貫通孔１３５を形成する。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。その後、マスク膜を除去することで、チャネル半導体の鋳型を形成する。なお、第５の実施の形態では、後に形成するゲート電極膜１３４を分離する絶縁膜１２４をワード線コンタクト部まで形成しているので、第１の実施の形態のようにワード線コンタクト部にまでチャネル半導体の鋳型となる貫通孔１３５を形成する必要はない。
【０１０３】
このチャネル半導体の鋳型は、後述するように、ワード線方向には、第１の間隔で形成される。また、ビット線方向の一方の側に隣接するチャネル半導体の鋳型との間は第２の間隔となり、他方の側に隣接するチャネル半導体の鋳型との間は第２の間隔よりも長い第３の間隔となるように形成される。このとき、ビット線方向に並ぶ貫通孔１３５の列の間の領域であって間隔が第２の間隔となる領域には絶縁膜１２４が埋め込まれていることになる。また、第５の実施の形態では、ゲート電極膜１３４を分離する絶縁膜１２４を形成しているので、第１の間隔が（３）式を満たすように貫通孔１３５を形成する必要はない。
【０１０４】
ついで、図１１−５に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５の内面に沿って、マカロニ状に中空に埋め込むように形成する。中空に埋め込むことで、ゲート電極膜１３４で制御する半導体膜１３１の肉厚が積層されたメモリセルＭＣ間で等しくなるので、各メモリセルＭＣ間のトランジスタ特性のばらつきを小さくできる。また、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。
【０１０５】
さらに、ＡＬＤ法によって、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などからなる絶縁膜１３２を形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１と絶縁膜１３２を除去する。これによって、貫通孔１３５内にのみ中空の柱状の半導体膜１３１と絶縁膜１３２とが残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【０１０６】
その後、図１１−６に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に第３の間隔で隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。つまり、ワード線方向に延在するメモリストリングス列の２本置きごとに、トレンチ１４２が形成される。これによって、トレンチ１４２で区切られる２本のメモリストリングス列がメモリストリングス群となる。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【０１０７】
ついで、図１１−７に示されるように、ウエットエッチングによって、犠牲膜１２２とストッパ膜１２３とを選択的に除去することによって、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となってスペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。また、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液としては、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、熱燐酸を用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【０１０８】
その後、図１１−８に示されるように、ＣＶＤ法などの成膜法によって、一部がスペーサ膜１２１で覆われた柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＬＰＣＶＤ法で形成したＯＮＯ膜を用いることができ、チャージトラップ膜としては、ＡＬＤ法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したアルミナ膜を用いることができる。
【０１０９】
このとき、第１の実施の形態の場合とは異なりメモリストリングスＭＳ上のトランジスタはビット線方向には絶縁膜１２４によって分離されている。そのため（１）〜（３）式で表される関係のようなＭＯＮＯＳの構成膜厚に対する制約は必要としない。
【０１１０】
このように、トレンチ１４２で区切られたメモリストリングス群内の同一平面内の隣接した４つのメモリセルＭＣでは、ビット線方向に絶縁膜１２４によって分離することによって、隣接した半導体膜１３１間の距離を詰めることができ、より高い平面内のビット密度を実現することが可能になる。
【０１１１】
その後、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した中空の柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成した後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。これによって、メモリストリングス群内のビット線方向の外側にゲート電極膜１３４が対称的に配置される構造となり、メモリストリングス群内のビット線方向の外側に形成された２つのゲート電極膜１３４間は物理的に分離されたものとなる。ここで、ゲート電極膜１３４の材料として、たとえばタングステンを用いることができ、ドライエッチングのエッチングガスとして、たとえばＣＦ4を用いることができる。
【０１１２】
以上で６層分のゲート電極膜１３４が一括形成されるが、下から１層目と６層目のゲート電極膜１３４が選択ゲート電極となり、下から２〜５層目のゲート電極膜１３４がワード線となる制御ゲート電極となる。
【０１１３】
続いて、図１１−９に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によってトレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【０１１４】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。なお、コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【０１１５】
そして、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図１０−１〜図１０−２に示される構造の不揮発性半導体記憶装置が得られる。
【０１１６】
第５の実施の形態では、メモリストリングス群内のメモリストリングスＭＳの高さ方向のすべてのトランジスタの形成位置で（１）式が満たされるように、メモリセル部１１とワード線コンタクト部に中空の柱状の半導体膜１３１を形成する代わりに、予めメモリストリングス列を電気的に分離するための絶縁膜１２４を形成しておいた。これによって、ワード線方向およびビット線方向に隣接するトランジスタ間には、ゲート電極膜１３４が入り込むことができず、メモリストリングス群のビット線方向の両側にのみ、物理的に（電気的に）分割された２つのゲート電極膜１３４が形成される。このように、ワード線方向およびビット線方向に隣接するメモリストリングスＭＳ間の距離を詰めることができるので、従来の構造に比して記憶密度を高めることができるという効果を有する。
【０１１７】
なお、第５の実施の形態の不揮発性半導体記憶装置の構造において、第２の実施の形態で示したように、メモリストリングス群内でビット線方向に隣接する一対のメモリストリングスＭＳが下部でチャネル接続層１３７によって接続されるようにしたり、第４の実施の形態で示したように、ビット線方向に隣接する異なるメモリストリングス群間で隣接する２つのメモリストリングスＭＳの上部または下部をチャネル接続層１３７で接続したり、第３の実施の形態で示したように、これらの構造でビット線やソース線を下側に配置したりしてもよい。
【０１１８】
以上説明したように、第１〜第５の実施の形態による不揮発性半導体記憶装置では、より少ない積層数で高いビット密度を実現することができるので、積層メモリ数が多い場合に比して少ない製造工程で、不揮発性半導体記憶装置を製造することができる。その結果、２５６ＧｂＮＡＮＤ型フラッシュメモリや１ＴｂＮＡＮＤ型フラッシュメモリといったさらなるビット密度の向上も可能となる。
【０１１９】
なお、上述した説明での半導体膜１３１とチャネル接続層１３７の導電型は一例であり、これに限定されるものではない。
【符号の説明】
【０１２０】
１…不揮発性半導体記憶装置、１１…メモリセル部、１２…ワード線駆動回路、１３…ソース側選択ゲート線駆動回路、１４…ドレイン側選択ゲート線駆動回路、１５…センスアンプ、１６…ワード線、１７…ソース側選択ゲート線、１８…ドレイン側選択ゲート線、１９…ビット線、２０…ワード線コンタクト部、２１…ソース線、１０１…半導体基板、１０２，１４３，１６１〜１６３…層間絶縁膜、１１１…ソース領域、１１２…ドレイン領域、１２１…スペーサ膜、１２２…犠牲膜、１２２ａ…空洞、１２３…ストッパ膜、１２４，１３２…絶縁膜、１３１…半導体膜、１３３…電荷蓄積層、１３４…ゲート電極膜、１３５…貫通孔、１３６，１４２…トレンチ、１３７…チャネル接続層、１４１…平坦化膜、１４４…コンタクトホール、１４５…コンタクト、１５１〜１５３…配線層。
【図１】
2011165972.tif 000003
【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１１−３】
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【図１１−４】
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【図１１−５】
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【図１１−６】
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【図１１−７】
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【図１１−８】
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【図１１−９】
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