(57)【要約】【課題】不揮発性半導体メモリにおいて、セルサイズに関係なく、ビット線に関して所望のディスチャージ能力を実現すること。【解決手段】不揮発性半導体メモリは、セルトランジスタと、セルトランジスタに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。リードトランジスタのゲート、ドレイン及びソース線は、それぞれ、セルビット線、リードビット線及び接地線に接続されている。プリチャージ期間に、プリチャージ回路はセルビット線をプリチャージし、センスアンプはリードビット線をプリチャージする。その後のサンプリング期間に、セルトランジスタは、記憶データに応じてＯＮあるいはＯＦＦする。センスアンプは、リードビット線の電位あるいは電流とリファレンスレベルとを比較することによって記憶データをセンスする。【選択図】図２
2011165280.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルとして機能するセルトランジスタと、
前記セルトランジスタのドレインあるいはソースに接続されたセルビット線と、
前記セルビット線につながるプリチャージ回路と、
ゲートが前記セルビット線に接続され、ドレインがリードビット線に接続され、ソースが接地されたリードトランジスタと、
前記リードビット線につながるセンスアンプと
を備え、
プリチャージ期間に、前記プリチャージ回路は前記セルビット線をプリチャージし、前記センスアンプは前記リードビット線をプリチャージし、
前記プリチャージ期間後のサンプリング期間に、前記セルトランジスタは、記憶データに応じてＯＮあるいはＯＦＦし、前記センスアンプは、前記リードビット線の電位あるいは電流をリファレンスレベルと比較することによって前記記憶データをセンスする
不揮発性半導体メモリ。
【請求項２】
請求項１に記載の不揮発性半導体メモリであって、
前記リードトランジスタのゲート幅は、前記セルトランジスタのゲート幅より大きい
不揮発性半導体メモリ。
【請求項３】
請求項１又は２に記載の不揮発性半導体メモリであって、
更に、前記リファレンスレベルを生成するリファレンストランジスタを備え、
前記リードトランジスタと前記リファレンストランジスタは、同じ温度特性を有する
不揮発性半導体メモリ。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体メモリであって、
前記リファレンストランジスタの構造と前記リードトランジスタの構造は、少なくともサイズ以外は同じである
不揮発性半導体メモリ。
【請求項５】
メモリセルとして機能するセルトランジスタと、
ビット線の電位あるいは電流をリファレンスレベルと比較することによって前記メモリセルに格納された記憶データをセンスするように構成されたセンスアンプと、
前記セルトランジスタと前記ビット線との間に介在し、前記ビット線のディスチャージを行うように構成されたディスチャージ回路と
を備え、
プリチャージ期間に、前記センスアンプは前記ビット線をプリチャージし、
前記プリチャージ期間後のサンプリング期間に、前記セルトランジスタは、前記記憶データに応じてＯＮあるいはＯＦＦし、前記ディスチャージ回路は、前記セルトランジスタがＯＮするかＯＦＦするかいずれか一方の場合にのみ前記ディスチャージを行う
不揮発性半導体メモリ。
【請求項６】
請求項５に記載の不揮発性半導体メモリであって、
前記ビット線をディスチャージする能力は、前記セルトランジスタよりも前記ディスチャージ回路の方が高い
不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。特に、本発明は、不揮発性半導体メモリからのデータ読み出し技術に関する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）といった不揮発性半導体メモリが知られている。そのような不揮発性半導体メモリにおいてメモリセルとして用いられるセルトランジスタは、制御ゲートと電荷蓄積層（浮遊ゲート）の積層構造を有している。電荷蓄積層に電子が注入されると、セルトランジスタの閾値電圧は上昇し、電荷蓄積層から電子が引き抜かれると、セルトランジスタの閾値電圧は減少する。このような閾値電圧の大小が、記憶データ「１」、「０」に対応付けられる。
【０００３】
データ読み出し時、所定の読み出し電位がセルトランジスタの制御ゲートに印加される。このとき、閾値電圧が比較的低いセルトランジスタ（以下、「ＯＮセル」と参照される）はＯＮし、一方、閾値電圧が比較的高いセルトランジスタ（以下、「ＯＦＦセル」と参照される）はＯＦＦする。このようなセルトランジスタのＯＮ／ＯＦＦを検出することによって、当該セルトランジスタ（メモリセル）に格納されている記憶データを読み出すことができる。
【０００４】
特許文献１（特開２００３−２１７２８７号公報）に記載された技術によれば、ＯＮセルとＯＦＦセルの判定は、次のようにして行われる。まず、セルトランジスタにつながるビット線が、所定のプリチャージ電位にプリチャージされる。次に、セルトランジスタのゲートに所定の読み出し電位が印加される。ＯＮセルの場合、当該ＯＮセルにはセル電流が流れ、ビット線は当該ＯＮセルを通してディスチャージされる。その結果、ビット線の電位は上記プリチャージ電位から下がる。一方、ＯＦＦセルの場合、セル電流は流れず、ビット線のディスチャージも行われない。従って、ビット線の電位は上記プリチャージ電位のまま維持される。センスアンプは、ビット線の電位を基準電位と比較することによって、当該セルトランジスタがＯＮセルかＯＦＦセルかを、すなわち、記憶データを判定することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２１７２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、メモリの高速動作及び大容量化を実現するために、メモリセルのサイズはますます小さくなってきている。しかしながら、メモリセルが小さくなると、上記ＯＮセルが流すことができるセル電流量も減ってしまう。すなわち、ＯＮセルを通したビット線のディスチャージ速度が低下してしまう。このことは、データ判定までに要する時間の増大、つまり、データ読み出し速度の低下を招く。また、データ判定タイミングが早過ぎると、誤判定が発生してしまう。
【課題を解決するための手段】
【０００７】
本発明の１つの観点において、不揮発性半導体メモリは、メモリセルとして機能するセルトランジスタと、セルトランジスタのドレインあるいはソースに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。リードトランジスタのゲートはセルビット線に接続され、そのドレインはリードビット線に接続され、そのソースは接地されている。プリチャージ期間に、プリチャージ回路はセルビット線をプリチャージし、センスアンプはリードビット線をプリチャージする。プリチャージ期間後のサンプリング期間に、セルトランジスタは、記憶データに応じてＯＮあるいはＯＦＦする。センスアンプは、リードビット線の電位あるいは電流とリファレンスレベルとを比較することによって記憶データをセンスする。
【０００８】
本発明の他の観点において、不揮発性半導体メモリは、メモリセルとして機能するセルトランジスタと、ビット線の電位あるいは電流とリファレンスレベルとを比較することによってメモリセルに格納された記憶データをセンスするように構成されたセンスアンプと、セルトランジスタとビット線との間に介在し、ビット線のディスチャージを行うように構成されたディスチャージ回路と、を備える。プリチャージ期間に、センスアンプはビット線をプリチャージする。プリチャージ期間後のサンプリング期間に、セルトランジスタは、記憶データに応じてＯＮあるいはＯＦＦする。ディスチャージ回路は、セルトランジスタがＯＮするかＯＦＦするかいずれか一方の場合にのみディスチャージを行う。
【発明の効果】
【０００９】
本発明によれば、センスアンプにつながるビット線のディスチャージは、ＯＮセルとは異なる手段によって行われる。従って、メモリセルのサイズに関係なく、所望のディスチャージ能力を実現することができる。言い換えれば、データ読み出しに影響を与えることなく、メモリセルのサイズを縮小することが可能となる。従って、面積の低減とデータ読み出し速度の向上の両立が図れる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施の形態に係る不揮発性半導体メモリの構成を概略的に示すブロック図である。
【図２】図２は、本実施の形態に係る不揮発性半導体メモリの構成例を示す回路図である。
【図３】図３は、本実施の形態に係る不揮発性半導体メモリのデータ読み出し動作を示すタイミングチャートである。
【図４】図４は、本実施の形態に係る不揮発性半導体メモリの他の構成例を示す回路図である。
【図５】図５は、本実施の形態における温度特性を示す概念図である。
【図６】図６は、比較例における温度特性を示す概念図ある。
【発明を実施するための形態】
【００１１】
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリを説明する。本実施の形態に係る不揮発性半導体メモリとして、例えば、フラッシュメモリやＥＥＰＲＯＭが挙げられる。
【００１２】
１．概要
図１は、本実施の形態に係る不揮発性半導体メモリの構成を概略的に示すブロック図である。不揮発性半導体メモリは、セルアレイ１０、センスアンプ２０、Ｙセレクタ３０、プリチャージ回路４０、ディスチャージ回路５０、リファレンス生成回路６０、ワード線ＷＬ、セルビット線ＢＬ−Ｃ、及びリードビット線ＢＬ−Ｒを備えている。
【００１３】
セルアレイ１０は、アレイ状に配置された複数のメモリセル１１を備えている。各メモリセル１１は、制御ゲートと電荷蓄積層（浮遊ゲート）の積層構造を有するセルトランジスタ１１である。電荷蓄積層に電子が注入されると、セルトランジスタ１１の閾値電圧は上昇し、電荷蓄積層から電子が引き抜かれると、セルトランジスタ１１の閾値電圧は減少する。このような閾値電圧の大小が、記憶データ「１」、「０」に対応付けられる。閾値電圧が比較的低いセルトランジスタ１１はＯＮセルであり、閾値電圧が比較的高いセルトランジスタ１１はＯＦＦセルである。
【００１４】
各セルトランジスタ１１は、１本のワード線ＷＬと１本のセルビット線ＢＬ−Ｃに接続されている。より詳細には、セルトランジスタ１１の制御ゲートがワード線ＷＬに接続され、そのドレインあるいはソースがセルビット線ＢＬ−Ｃに接続されている。
【００１５】
図１に示されるように、本実施の形態によれば、１本のセルビット線ＢＬ−Ｃに対して、１個のディスチャージ回路５０、１本のリードビット線ＢＬ−Ｒ、及び１個のセンスアンプ２０が設けられている。セルビット線ＢＬ−Ｃとリードビット線ＢＬ−Ｒとは、別々のビット線であり、電気的に分離されている。ディスチャージ回路５０は、それらセルビット線ＢＬ−Ｃとリードビット線ＢＬ−Ｒとの間に介在しており、セルビット線ＢＬ−Ｃの電位に応じてリードビット線ＢＬ−Ｒの電位を制御する機能を有している。センスアンプ２０は、Ｙセレクタ３０を介して、対応するリードビット線ＢＬ−Ｒに接続されている。
【００１６】
本実施の形態に係る不揮発性半導体メモリにおけるデータ読み出し動作は、次の通りである。データ読み出し時、選択ワード線ＷＬに所定の読み出し電位が印加され、その選択ワード線ＷＬにつながる選択セルトランジスタ１１（選択セル）の制御ゲートにその読み出し電位が印加される。このとき、選択セルトランジスタ１１は、記憶データすなわち閾値電圧に依存して、ＯＮあるいはＯＦＦする。具体的には、閾値電圧が比較的低いＯＮセルはＯＮし、当該ＯＮセルにつながる選択セルビット線ＢＬ−Ｃにセル電流が流れる。一方、閾値電圧が比較的高いＯＦＦセルはＯＦＦし、当該ＯＦＦセルにつながる選択セルビット線ＢＬ−Ｃにはセル電流がほとんど流れない。
【００１７】
データ読み出し期間は、プリチャージ期間と、そのプリチャージ期間に続くサンプリング期間に分けられる。
【００１８】
まず、プリチャージ期間において、選択セルビット線ＢＬ−Ｃにつながるプリチャージ回路４０が、選択セルビット線ＢＬ−Ｃを所定のプリチャージ電位にプリチャージする。また、Ｙセレクタ３０は、セレクト信号ＹＳＥＬで指定される選択リードビット線ＢＬ−Ｒを、対応するセンスアンプ２０に電気的に接続する。センスアンプ２０は、選択リードビット線ＢＬ−Ｒを所定のプリチャージ電位にプリチャージする。
【００１９】
続いて、サンプリング期間において、プリチャージ回路４０によるセルビット線ＢＬ−Ｃのプリチャージが停止する。サンプリング期間における選択セルビット線ＢＬ−Ｃの電位変化は、その選択セルビット線ＢＬ−Ｃにつながっている選択セルトランジスタ１１がＯＮセルかＯＦＦセルかに依存して変わる。ＯＮセルの場合、当該ＯＮセル及び選択セルビット線ＢＬ−Ｃにはセル電流が流れ、選択セルビット線ＢＬ−Ｃは当該ＯＮセルを通してディスチャージされる。その結果、選択セルビット線ＢＬ−Ｃの電位は上記プリチャージ電位から下がる。一方、ＯＦＦセルの場合、セル電流は流れず、選択セルビット線ＢＬ−Ｃのディスチャージも行われない。従って、選択セルビット線ＢＬ−Ｃの電位は上記プリチャージ電位のまま維持される。
【００２０】
選択セルビット線ＢＬ−Ｃと選択リードビット線ＢＬ−Ｒとの間に介在するディスチャージ回路５０は、選択セルビット線ＢＬ−Ｃの状態に応じて、選択リードビット線ＢＬ−Ｒのディスチャージを行う。例えば、選択セルビット線ＢＬ−Ｃの電位がプリチャージ電位である場合、ディスチャージ回路５０は、選択リードビット線ＢＬ−Ｒをディスチャージする。この場合、選択リードビット線ＢＬ−Ｒの電位は上記プリチャージ電位から下がる。一方、選択セルビット線ＢＬ−Ｃがディスチャージされた場合、ディスチャージ回路５０は、選択リードビット線ＢＬ−Ｒのディスチャージを行わない。この場合、選択リードビット線ＢＬ−Ｒの電位は上記プリチャージ電位のまま維持される。この対応関係は逆であってもよい。
【００２１】
いずれにせよ、ディスチャージ回路５０は、選択セルトランジスタ１１がＯＮセルかＯＦＦセルかいずれか一方の場合にのみ、選択リードビット線ＢＬ−Ｒのディスチャージを行う。選択リードビット線ＢＬ−Ｒの状態（電位、電流）は、選択セルビット線ＢＬ−Ｃの状態（電位、電流）、すなわち、選択セルトランジスタ１１の記憶データを反映する。
【００２２】
センスアンプ２０は、選択リードビット線ＢＬ−Ｒの状態（電位、電流）に基いて、選択セルトランジスタ１１に格納されている記憶データをセンス（判定）する。より詳細には、センスアンプ２０は、リファレンス生成回路６０に接続されており、そのリファレンス生成回路６０によって生成されるリファレンスレベルＲＥＦ（リファレンス電位あるいはリファレンス電流）を受け取る。センスアンプ２０は、選択リードビット線ＢＬ−Ｒの電位あるいは電流をそのリファレンスレベルＲＥＦと比較し、それにより、選択セルトランジスタ１１の記憶データをセンスすることができる。センスアンプ２０は、センスされた記憶データを出力データＯＵＴとして出力する。
【００２３】
本実施の形態によれば、センスアンプ２０につながるリードビット線ＢＬ−Ｒのディスチャージは、ＯＮセルとは異なるディスチャージ回路５０によって行われる。従って、セルトランジスタ１１のサイズに関係なく、所望のディスチャージ能力を実現することができる。言い換えれば、データ読み出しに影響を与えることなく、セルトランジスタ１１のサイズを縮小することが可能である。このことは、メモリの高速動作及び大容量化に大きく寄与する。
【００２４】
ディスチャージ回路５０のビット線ディスチャージ能力は、所望の読み出し速度が実現されるように設計される。好適には、セルトランジスタ１１の縮小により、セルトランジスタ１１（ＯＮセル）のビット線ディスチャージ能力は低くなるが、ディスチャージ回路５０のビット線ディスチャージ能力は、セルトランジスタ１１のビット線ディスチャージ能力よりも十分高くなるように設計される。これにより、面積の低減とデータ読み出し速度の向上の両立が図れる。
【００２５】
２．回路構成例
図２は、本実施の形態に係る不揮発性半導体メモリの構成例を示す回路図である。
【００２６】
セルトランジスタ１１は、制御ゲートと電荷蓄積層（浮遊ゲート）を有するＮチャネルトランジスタである。セルトランジスタ１１の制御ゲートは、ワード線ＷＬに接続されている。セルトランジスタ１１のドレインはセルビット線ＢＬ−Ｃに接続されており、そのソースは接地線に接続されている。セルトランジスタ１１のゲート幅（チャネル幅）は、Ｗ１１である。
【００２７】
プリチャージ回路４０は、プリチャージトランジスタ４１を備えている。プリチャージトランジスタ４１は、単層ゲート構造のＰチャネルトランジスタである。プリチャージトランジスタ４１のゲートには、プリチャージ動作を制御するプリチャージ信号ＰＲＥが入力される。プリチャージトランジスタ４１のドレインはセルビット線ＢＬ−Ｃに接続されており、そのソースは電源線に接続されている。プリチャージトランジスタ４１のゲート幅（チャネル幅）は、Ｗ４１である。プリチャージトランジスタ４１のゲート幅Ｗ４１は、セルトランジスタ１１のゲート幅Ｗ１１よりも大きい（Ｗ４１＞Ｗ１１）。
【００２８】
ディスチャージ回路５０は、リードトランジスタ５１を備えている。リードトランジスタ５１は、単層ゲート構造のＮチャネルトランジスタである。リードトランジスタ５１のゲートは、セルビット線ＢＬ−Ｃに接続されている。リードトランジスタ５１のドレインはリードビット線ＢＬ−Ｒに接続されており、そのソースは接地線に接続されている。リードトランジスタ５１のゲート幅（チャネル幅）は、Ｗ５１である。リードトランジスタ５１のゲート幅Ｗ５１は、セルトランジスタ１１のゲート幅Ｗ１１よりも十分に大きい（Ｗ５１＞＞Ｗ１１）。その結果、ディスチャージ回路５０のビット線ディスチャージ能力が、セルトランジスタ１１のビット線ディスチャージ能力よりも十分高くなる。
【００２９】
図３は、データ読み出し動作を示すタイミングチャートである。図２及び図３を参照して、本例におけるデータ読み出し動作を説明する。
【００３０】
時刻ｔ０〜ｔ１のプリチャージ期間ＴＰにおいて、プリチャージ信号ＰＲＥがＬｏｗレベルになる。その結果、プリチャージ回路４０のプリチャージトランジスタ４１がＯＮし、セルビット線ＢＬ−ＣがＨｉｇｈレベルにプリチャージされる。また、ワード線ＷＬには所定の読み出し電位が印加される。セルトランジスタ１１は、ＯＮセルの場合にＯＮし、ＯＦＦセルの場合にＯＦＦする。尚、プリチャージトランジスタ４１のゲート幅Ｗ４１は、セルトランジスタ１１のゲート幅Ｗ１１よりも大きく、プリチャージトランジスタ４１によるセルビット線ＢＬ−Ｃのプリチャージは、ＯＮセルによるセルビット線ＢＬ−Ｃのディスチャージよりも勝っている。
【００３１】
また、セレクト信号ＹＳＥＬがＨｉｇｈレベルになり、センスアンプ２０とリードビット線ＢＬ−Ｒが電気的に接続される。センスアンプ２０は、リードビット線ＢＬ−ＲをＨｉｇｈレベルにプリチャージする。
【００３２】
時刻ｔ１〜ｔ２のサンプリング期間ＴＳにおいて、プリチャージ信号ＰＲＥがＨｉｇｈレベルになる。その結果、プリチャージトランジスタ４１がＯＦＦし、プリチャージ回路４０によるセルビット線ＢＬ−Ｃのプリチャージが停止する。
【００３３】
セルトランジスタ１１がＯＮセルの場合、次の通りである。すなわち、セルトランジスタ１１及びセルビット線ＢＬ−Ｃにはセル電流が流れ、セルビット線ＢＬ−Ｃは当該ＯＮセルを通してディスチャージされる。その結果、セルビット線ＢＬ−Ｃの電位はＬｏｗレベルに低下する。この場合、ディスチャージ回路５０のリードトランジスタ５１はＯＦＦする。従って、リードビット線ＢＬ−Ｒはディスチャージされず、リードビット線ＢＬ−Ｒの電位はＨｉｇｈレベルのまま維持される。センスアンプ２０は、リードビット線ＢＬ−Ｒの電位あるいは電流をリファレンスレベルＲＥＦと比較し、Ｈｉｇｈレベルの出力データＯＵＴを出力する。
【００３４】
一方、セルトランジスタ１１がＯＦＦセルの場合、次の通りである。すなわち、セルビット線ＢＬ−Ｃはディスチャージされず、セルビット線ＢＬ−Ｃの電位はＨｉｇｈレベルのまま維持される。従って、ディスチャージ回路５０のリードトランジスタ５１はＯＮする。この場合、リードトランジスタ５１及びリードビット線ＢＬ−Ｒには大きなディスチャージ電流が流れ、リードビット線ＢＬ−Ｒはリードトランジスタ５１を通して急速にディスチャージされる。その結果、リードビット線ＢＬ−Ｒの電位はＬｏｗレベルに低下する。センスアンプ２０は、リードビット線ＢＬ−Ｒの電位あるいは電流をリファレンスレベルＲＥＦと比較し、Ｌｏｗレベルの出力データＯＵＴを出力する。
【００３５】
このように、本実施の形態によれば、セルトランジスタ１１（ＯＮセル）の代わりにリードトランジスタ５１を用いることによって、センスアンプ２０につながるリードビット線ＢＬ−Ｒがディスチャージされる。セルトランジスタ１１のサイズが縮小された場合であっても、リードトランジスタ５１を用いることによって所望のディスチャージ能力を実現することができる。特に、リードトランジスタ５１のゲート幅Ｗ５１を、セルトランジスタ１１のゲート幅Ｗ１１よりも十分に大きく設計することにより、十分なディスチャージ能力を得ることができる。これにより、センスアンプ２０のデータ読み出し速度が向上する。
【００３６】
尚、リードトランジスタ５１は、１個のセンスアンプ２０に対して１個だけあればよい。１個のリードトランジスタ５１の追加による面積増加は、当該リードトランジスタ５１につながる全てのセルトランジスタ１１の縮小による面積削減と比較して、はるかに小さい。
【００３７】
３．リファレンス生成回路
図４は、リファレンスレベルＲＥＦを生成するリファレンス生成回路６０の構成例を示している。リファレンス生成回路６０は、リファレンストランジスタ６１とゲート電圧生成回路６２を備えている。リファレンストランジスタ６１は、単層ゲート構造のＮチャネルトランジスタである。この構造は、上述のリードトランジスタ５１と同じ構造であることに留意されたい。リファレンストランジスタ６１のゲートは、ゲート電圧生成回路６２に接続されている。リファレンストランジスタ６１のドレインはセンスアンプ２０に接続されており、そのソースは接地線に接続されている。
【００３８】
ゲート電圧生成回路６２は、抵抗分圧により所定のゲート電圧を生成し、そのゲート電圧をリファレンストランジスタ６１のゲートに印加する。リファレンストランジスタ６１は、そのゲート電圧に応じたリファレンスレベルＲＥＦを生成する。ゲート電圧は、生成されるリファレンスレベルＲＥＦがＯＮセルレベルとＯＦＦセルレベルの間になるように、適切に設計される。
【００３９】
比較例として、リファレンストランジスタ６１が、セルトランジスタ１１と同じ構造、つまり、制御ゲートと電荷蓄積層（浮遊ゲート）の積層構造を有する場合を考える。この場合、次のような問題が発生する。電荷蓄積層に対して電荷が出入りすると、生成されるリファレンスレベルＲＥＦが変動してしまう。このことは、読み出し特性及び信頼性の低下を招く。そのようなリファレンスレベルＲＥＦの変動を防ぐために、制御ゲートと電荷蓄積層を短絡させることも考えられる。しかしながらこの場合、製造プロセスが煩雑になり、製造コストが増大する。
【００４０】
本実施の形態によれば、リファレンストランジスタ６１は、上述のリードトランジスタ５１と同じ単層ゲート構造を有する。従って、上記比較例で説明された問題点は全て解消される。典型的には、リファレンストランジスタ６１は、リードトランジスタ５１と同じプロセスで製造される。その結果、リードトランジスタ５１とリファレンストランジスタ６１との間で、材料、組成、膜厚、不純物濃度等は同じになる。但し、ゲート幅等のサイズは異なっていてもよい。
【００４１】
このようなことから、本実施の形態では、リードトランジスタ５１とリファレンストランジスタ６１は、同じ温度特性を有することになる。図５は、本実施の形態における温度特性を概念的に示している。Ｉｏｎは、ＯＮセルの場合にリードトランジスタ５１及びリードビット線ＢＬ−Ｒを流れるビット電流を表している。Ｉｏｆｆは、ＯＦＦセルの場合にリードトランジスタ５１及びリードビット線ＢＬ−Ｒを流れるビット電流を表している。Ｉｒｅｆはリファレンストランジスタ６１によって生成されるリファレンス電流を表している。リードトランジスタ５１とリファレンストランジスタ６１は同じ温度特性を有するため、ビット電流Ｉｏｎ、Ｉｏｆｆ及びリファレンス電流Ｉｒｅｆも同じ温度特性を有している。
【００４２】
図６は、比較例として、リードトランジスタ５１とリファレンストランジスタ６１の温度特性が異なる場合を示している。正常なデータ読み出し動作を保証するためには、動作範囲内で常に、「Ｉｏｆｆ＞Ｉｒｅｆ，Ｉｏｎ＜Ｉｒｅｆ」の関係が満たされていなければならない。そのため、温度特性が異なる場合には、図６に示されるように大きなマージンが必要となる。そのような大きなマージンは、電流値及び消費電力のいたずらな増大を招く。一方、本実施の形態では、温度特性が一致するため、図５で示されるように無駄なマージンが省かれ、好適である。
【００４３】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００４４】
１０    セルアレイ
１１    セルトランジスタ（メモリセル）
２０    センスアンプ
３０    Ｙセレクタ
４０    プリチャージ回路
４１    プリチャージトランジスタ
５０    ディスチャージ回路
５１    リードトランジスタ
６０    リファレンス生成回路
６１    リファレンストランジスタ
６２    ゲート電圧生成回路
ＢＬ−Ｃ  セルビット線
ＢＬ−Ｒ  リードビット線
ＷＬ    ワード線
ＲＥＦ  リファレンスレベル
ＰＲＥ  プリチャージ信号
ＹＳＥＬ  セレクト信号
ＯＵＴ  出力データ
【図１】
2011165280.tif 000003
【図２】
2011165280.tif 000004
【図３】
2011165280.tif 000005
【図４】
2011165280.tif 000006
【図５】
2011165280.tif 000007
【図６】
2011165280.tif 000008