(57)【要約】【課題】トランジスターの閾値電圧のバラツキを低減できるようにした半導体装置の製造方法を提供する。【解決手段】絶縁層上の半導体層にトランジスターを形成する半導体装置の製造方法であって、前記半導体層に素子分離層を形成する工程と、前記半導体層に素子分離層が形成された後で、前記素子分離層に隣接する前記半導体層の素子領域に不純物をイオン注入する工程と、前記不純物がイオン注入された後で、前記素子領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含み、前記不純物をイオン注入する工程では、同一種類の前記不純物を同一の加速エネルギーで複数回イオン注入する。【選択図】図５
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【特許請求の範囲】
【請求項１】
絶縁層上の半導体層にトランジスターを形成する半導体装置の製造方法であって、
前記半導体層に素子分離層を形成する工程と、
前記半導体層に素子分離層が形成された後で、前記素子分離層に隣接する前記半導体層の素子領域に不純物をイオン注入する工程と、
前記不純物がイオン注入された後で、前記素子領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含み、
前記不純物をイオン注入する工程では、同一種類の前記不純物を同一の加速エネルギーで複数回イオン注入することを特徴とする半導体装置の製造方法。
【請求項２】
前記トランジスターは、チャネルが第１導電型のトランジスターであり、
前記不純物をイオン注入する工程では、前記不純物として第２導電型の不純物を、前記半導体層の膜厚方向の中心よりも深い位置にイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物をイオン注入する工程では、前記不純物の１回当たりの注入量を各回で同一にすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子領域は、第１のトランジスターが形成される第１の素子領域と、前記第１トランジスターとチャネルが同一導電型で且つ閾値電圧が異なる第２のトランジスターが形成される第２の素子領域と、を有し、
前記不純物をイオン注入する工程は、
前記第１の素子領域と前記第２の素子領域の両方に前記不純物を同時にイオン注入する第１の工程と、
前記第１の素子領域に、前記第１の工程と同一種類の前記不純物を前記第１の工程と同一の加速エネルギーでイオン注入する第２の工程と、を有することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の工程又は前記第２の工程のうちの少なくとも一方の工程を、さらに複数回行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程における前記不純物の１回当たりの注入量と、前記第２の工程における前記不純物の１回当たりの注入量を全て同一にすることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、１Ｖ以下の低電圧で動作するウォッチ用ＩＣは、発振回路、分周回路、電源回路、制御回路等の回路ブロックからなる。発振回路と電源回路は例えばアナログ回路に分類され、分周回路と制御回路は例えばロジック回路に分類される。これらアナログ回路とロジック回路は、各々異なる閾値電圧を有する複数種類のＰチャネル型ＭＯＳトランジスターとＮチャネル型ＭＯＳトランジスターとから構成されている。
【０００３】
ここで、特許文献１には、アナログ回路にボディタイ構造のＭＯＳトランジスターを用いると共に、ロジック回路にはフローティングボディ構造のＭＯＳトランジスターを用い、これら２種類のＭＯＳトランジスターの閾値電圧をプロセス調整により同等にして、ＩＣの動作停止電圧Ｖｓｔｏｐを下げることが開示されている。ここで、ＶＳＴＯＰとは、半導体装置が正常に動作するために必要な最小の駆動電圧のことである。
また、特許文献２には、発振回路の発振インバーターに用いられるＰチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターの各々の閾値電圧の絶対値（以下、閾値絶対値）を、他のＭＯＳトランジスターの閾値絶対値よりも小さく設定することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１１１００７号公報
【特許文献２】特開２００２−１１１００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、低電圧で動作する半導体装置では、回路ブロックに用いられるＭＯＳトランジスターの閾値電圧のバラツキが大きいと、回路ブロックの動作が停止したり消費電流が増加したりするなどの、不具合が発生し易くなる。
例えば、ウォッチ用ＩＣにおいて、ロジック回路には多数のＭＯＳトランジスターが用いられているが、これらＭＯＳトランジスターの閾値絶対値が大きいほうに振れてＶｓｔｏｐがウォッチ用ＩＣの駆動電圧（Ｖｒｅｇ）を超えてしまうと、ロジック回路の動作は停止してしまう。ここで、ウォッチ用ＩＣのＶｒｅｇは例えば１Ｖ以下の低電圧であるため、閾値絶対値の高電圧側へのマージンは小さい。
【０００６】
一方、ＭＯＳトランジスターの閾値絶対値が小さいほうに振れると、ＭＯＳトランジスターのＯＦＦ時にソース、ドレイン間を流れるリーク電流（即ち、ＯＦＦリーク）が増大し、ロジック回路の消費電流が増大してしまう可能性があった。また、発振回路において、発振インバーターを構成するＭＯＳトランジスターの閾値絶対値が小さいほうに振れると、ＭＯＳトランジスターの閾値絶対値とＶｒｅｇの差が大きくなる。これにより、発振インバーターの貫通電流が増大し、発振回路の消費電流が増大してしまう可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、トランジスターの閾値電圧のバラツキを低減できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、絶縁層上の半導体層にトランジスターを形成する半導体装置の製造方法であって、前記半導体層に素子分離層を形成する工程と、前記半導体層に素子分離層が形成された後で、前記素子分離層に隣接する前記半導体層の素子領域に不純物をイオン注入する工程と、前記不純物がイオン注入された後で、前記素子領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含み、前記不純物をイオン注入する工程では、同一種類の前記不純物を同一の加速エネルギーで複数回イオン注入することを特徴とする。
【０００８】
ここで、「絶縁層」は例えばシリコン酸化（ＳｉＯ２）膜であり、ＢＯＸ層とも呼ばれる。また、「半導体層」は例えば単結晶のシリコン（Ｓｉ）層であり、ＳＯＩ層とも呼ばれる。また、「素子分離層」は例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により形成されるＳｉＯ２膜である。また、「不純物」は例えばボロン等のＰ型不純物（即ち、周期表で示される３族の元素）、又は、リン若しくはヒ素等のＮ型不純物（即ち、周期表で示される５族の元素）である。また、「複数回イオン注入する」とは、例えば、イオン注入装置への基板の搬入処理（ロード）と、イオン注入装置内でのイオン注入処理と、イオン注入装置からの基板の搬出処理（アンロード）と、を含む一連の処理を１回の工程とし、この１回の工程を複数回、繰り返し行うことである。
【０００９】
このような方法であれば、不純物のイオン注入を１回で行う場合と比べて、不純物の注入量のバラツキを低減することができ、ゲート電極直下の半導体層における不純物濃度のバラツキを低減することができる。従って、トランジスターの閾値電圧のバラツキを低減することができる。これにより、例えば、トランジスターのＯＦＦリークを低減したり、インバーターの貫通電流を低減したりすることが可能となり、半導体装置のさらなる低消費電流化が可能となる。
【００１０】
また、上記の半導体装置の製造方法において、前記トランジスターは、チャネルが第１導電型のトランジスターであり、前記不純物をイオン注入する工程では、前記不純物として第２導電型の不純物を、前記半導体層の膜厚方向の中心よりも深い位置にイオン注入することを特徴としてもよい。ここで、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。また、「半導体層の膜厚方向の中心よりも深い位置に不純物をイオン注入する」とは、即ち、「不純物の投影飛程Ｒｐを半導体層の膜厚方向の中心よりも深い位置に設定する」ということである。投影飛程Ｒｐは、例えば、半導体層の表面から、半導体層の膜厚方向において濃度分布がピークとなる位置までの距離で表される。
【００１１】
このような方法であれば、半導体層の膜厚方向の中心よりも深い位置で、第２導電型の不純物濃度を高めることができる。従って、例えば、当該深い位置であって素子分離層に隣接する部分に寄生トランジスターが形成されることを防ぐことができる。これにより、例えば、トランジスターの伝達特性（即ち、ドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性）にハンプが現れることを防ぐことができる。
【００１２】
また、上記の半導体装置の製造方法において、前記不純物をイオン注入する工程では、前記不純物の１回当たりの注入量を各回で同一にすることを特徴としてもよい。ここで、「注入量」とは即ち、ドーズ量のことである。このような方法であれば、不純物の注入量の設定を各回で変更する必要がないので、イオン注入装置の管理が容易である。このため、一回当たりのイオン注入量のバラツキを低減することができる。
【００１３】
また、上記の半導体装置の製造方法において、前記素子領域は、第１のトランジスターが形成される第１の素子領域と、前記第１トランジスターとチャネルが同一導電型で且つ閾値電圧が異なる第２のトランジスターが形成される第２の素子領域と、を有し、前記不純物をイオン注入する工程は、前記第１の素子領域と前記第２の素子領域の両方に前記不純物を同時にイオン注入する第１の工程と、前記第１の素子領域に、前記第１の工程と同一種類の前記不純物を前記第１の工程と同一の加速エネルギーでイオン注入する第２の工程と、を有することを特徴としてもよい。
【００１４】
このような方法であれば、少なくとも第１の素子領域に対して、同一種類の不純物を同一の加速エネルギーで複数回イオン注入することになるので、第１の素子領域に対する不純物の注入量のバラツキを低減することができる。また、第１の工程では、第１の素子領域と第２の素子領域の両方に対して、同一種類の不純物を同一の加速エネルギーで、同時にイオン注入することになる。従って、第１の素子領域及び第２の素子領域間で、第１の工程で注入される不純物量の差を小さくすることができる。
【００１５】
また、上記の半導体装置の製造方法において、前記第１の工程又は前記第２の工程のうちの少なくとも一方の工程を、さらに複数回行うことを特徴としてもよい。このような方法であれば、少なくとも第１の素子領域に対して、同一条件でのイオン注入の回数が増えるので、第１の素子領域に対する不純物の注入量のバラツキをさらに低減することができる。また、例えば、前記一方の工程が第１の工程である場合は、第２の素子領域に対する不純物の注入量のバラツキも低減することができる。
【００１６】
また、上記の半導体装置の製造方法において、前記第１の工程における前記不純物の１回当たりの注入量と、前記第２の工程における前記不純物の１回当たりの注入量を全て同一にすることを特徴としてもよい。このような方法であれば、不純物の注入量の設定を各回で変更する必要がないので、イオン注入装置の管理が容易である。このため、一回当たりのイオン注入量のバラツキを低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図２】分周回路１０の構成例を示す図。
【図３】発振回路４０の構成例を示す図。
【図４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図５】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図６】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図７】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図８】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１０】従来例に係るＭＯＳトランジスターの伝達特性とハンプを示す図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
〔半導体装置の構成例について〕
図１は、本発明の実施形態に係る半導体装置１００の構成例を示すブロック図である。図１に示す半導体装置１００は、種々の回路ブロックからなる半導体装置１００の一例であり、例えばウォッチに内蔵されるＩＣである。この半導体装置１００は、例えば、分周回路１０と、制御回路２０と、検出回路３０と、発振回路４０及び電源回路５０を備える。分周回路１０と制御回路２０はロジック回路であり、検出回路３０と発振回路４０と電源回路５０はアナログ回路である。また、これらロジック回路とアナログ回路は、例えば、同一のＳＯＩ基板に形成されている。ここで、ＳＯＩ基板とは、例えば、後述の図４（ｂ）及び（ｃ）に示すように、支持基板２上に絶縁層３が積層され、絶縁層３上に半導体層４が積層された構造の基板のことである。絶縁層３は例えばシリコン酸化膜であり、半導体層４は例えば単結晶のシリコン層である。
【００１９】
図２は、分周回路１０の構成例を示す図である。図２に示すように、分周回路１０は、ｎ（ｎ：２以上の整数）個のＦＦ回路６０がｎ段に亘って連なる構造（即ち、ｎ個のＦＦ回路６０が直列にｎ段接続された構造）を有する。ＦＦ回路６０は、例えば、準スタティック型Ｔフリップフロップ回路である。この分周回路１０では、１段目のＦＦ回路６０の入力端子Ｃ１が例えば発振回路４０に接続され、１段目のＦＦ回路６０の出力端子Ｑ１が２段目のＦＦ回路６０の入力端子Ｃ２に接続されている。同様に、ｎが３以上の場合は、ｎ−１段目のＦＦ回路６０の出力端子Ｑｎ−１がｎ番目のＦＦ回路６０の入力端子Ｃｎに接続され、ｎ−１段目のＦＦ回路６０の出力端子ＸＱｎ−１が、ｎ番目のＦＦ回路６０の出力端子ＸＱｎにそれぞれ接続されている。
【００２０】
この分周回路１０は、高い周波数のクロック信号を各段のＦＦ回路６０で順次分周して、低い周波数の信号に変換する。このため、発振回路からみて近い側（即ち、前段）のＦＦ回路６０に含まれるインバーターは高い周波数のクロック信号で動作し、発振回路からみて遠い側（即ち、後段）のＦＦ回路６０に含まれるインバーターは低い周波数のクロック信号で動作する。例えば、発振回路から３２ｋＨｚの入力信号が供給される場合、ＦＦ回路６０は入力信号を２分周（つまり、周波数を１／２に変換）して出力するため、ＦＦ回路６０を１５段接続すると、３２ｋＨｚの信号は最終的に１Ｈｚとなる。このとき、１段目のＦＦ回路６０を構成するインバーターは例えば３２ＫＨｚの信号で動作し、１５段目のＦＦ回路６０を構成するインバーターは例えば１Ｈｚの信号で動作する。
【００２１】
図３は、発振回路４０の構成例を示す回路図である。図３に示すように、この発振回路４０は、発振インバーター４１と、水晶発振子４２と、抵抗器４３と、キャパシター４４〜４６と、を含む。この発振回路４０では、水晶発振子４２とキャパシター４４、４５とにより共振回路が構成されており、この共振回路に発振インバーター４１が接続されることにより、特定の周波数（例えば、３２ｋＨｚ）を発振するようになっている。また、この発振回路４０の出力端子には、波形整形用のＮＡＮＤ回路９０が接続されている。
【００２２】
ところで、この半導体装置１００では、その動作電圧と消費電流を低く抑えるために、各回路ブロック（即ち、分周回路１０と、制御回路２０と、検出回路３０と、発振回路４０と、電源回路５０の各々）に含まれるＭＯＳトランジスターの閾値電圧が、各回路ブロック毎にそれぞれ最適化されている。即ち、半導体装置１００の各回路ブロックは、低動作電圧と低消費電力を実現するために、各々異なる閾値電圧を有する複数種のＰチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターから構成されている。
【００２３】
例えば、発振回路４０の発振インバーター４１に用いられるＰチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｐｏｓｃとし、発振インバーター４１に用いられるＮチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｎｏｓｃとする。また、分周回路１０の前段に用いられるＰチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｐｄｉｖ１とし、同じく前段に用いられるＮチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｎｄｉｖ１とする。さらに、分周回路１０の後段に用いられるＰチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｐｄｉｖ２とし、同じく後段に用いられるＮチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｎｄｉｖ２とする。また、制御回路２０に用いられるＰチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｐｃｏｎとし、制御回路２０に用いられるＮチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｎｃｏｎとする。さらに、電源回路５０に用いられるＰチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｐｒｅｇとし、電源回路５０に用いられるＮチャネル型ＭＯＳトランジスターの閾値電圧をＶｔｈｎｒｅｇとする。このとき、Ｐチャネル型ＭＯＳトランジスターの各閾値電圧の大小関係は、例えば、│Ｖｔｈｐｏｓｃ│＝０．２５Ｖ＜│Ｖｔｈｐｄｉｖ１│＝０．３５Ｖ＜│Ｖｔｈｐｄｉｖ２│＝│Ｖｔｈｐｃｏｎ│＝│Ｖｔｈｐｒｅｇ│＝０．４５Ｖに設定されている。また、Ｎチャネル型ＭＯＳトランジスターの各閾値電圧の大小関係は、例えば、Ｖｔｈｎｏｓｃ＝０．２５Ｖ＜Ｖｔｈｎｄｉｖ１＝０．３５Ｖ＜Ｖｔｈｎｄｉｖ２＝Ｖｔｈｎｃｏｎ＝Ｖｔｈｎｒｅｇ＝０．４５Ｖに設定されている。
【００２４】
このような、各ＭＯＳトランジスターにおける閾値電圧の制御は、例えば、ＭＯＳトランジスターのゲート電極直下の半導体層（即ち、ボディ領域）の不純物濃度を調整することで実現されている。次に、本発明の実施形態に係る半導体装置の製造方法について説明する。
〔半導体装置の製造方法について〕
図４（ａ）〜図９（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す図である。
図４（ａ）〜（ｃ）において、まず、ＳＯＩ基板１を用意する。このＳＯＩ基板１は、支持基板２上に絶縁層３が積層され、絶縁層３上に半導体層４が積層された構造を有する。半導体層４の厚さは、例えば０．１２μｍである。このような構造のＳＯＩ基板１は種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）などにより製造することが可能である。次に、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により、半導体層４を局所的に熱酸化して素子分離層５を形成する。半導体層４がシリコン層の場合、素子分離層５はシリコン酸化膜である。
【００２５】
図４（ａ）〜（ｃ）において、素子分離層５により平面視で囲まれた領域が素子領域である。このように素子分離層５で囲まれた素子領域を、各回路ブロックにそれぞれ多数形成する。次に、各回路ブロックに含まれるＭＯＳトランジスターの閾値電圧をそれぞれ制御するために、図５に示すように、半導体層４に閾値制御用の不純物をイオン注入する。
ここで、本発明の実施形態では、各回路ブロックの素子領域に対して、同一種類の不純物を、同一の加速エネルギーで複数回イオン注入する。例えば、イオン注入装置へのＳＯＩ基板の搬入処理（ロード）と、イオン注入装置内でのイオン注入処理と、イオン注入装置からのＳＯＩ基板の搬出処理（アンロード）と、を含む一連の処理を１回の工程とし、この１回の工程を複数回、繰り返し行う。また、イオン注入を複数回、繰り返し行う間は、その途中で不純物の拡散を促すような熱処理（例えば、５００℃以上のアニール処理又は酸化処理など）を一切行わない。
【００２６】
Ｎチャネル型のＭＯＳトランジスターの場合を例に説明すると、上述したように、各ブロックに用いられるＭＯＳトランジスターの閾値電圧の狙い値は、Ｖｔｈｎｏｓｃ＝０．２５Ｖ、Ｖｔｈｎｄｉｖ１＝０．３５Ｖ、Ｖｔｈｎｄｉｖ２＝Ｖｔｈｎｃｏｎ＝Ｖｔｈｎｒｅｇ＝０．４５Ｖ、となっている。ここで、Ｎチャネル型のＭＯＳトランジスターの場合、ボディ領域におけるＰ型不純物（即ち、周期表で示される３族の元素）の濃度が高いほど、閾値電圧は大きくなる。そこで、この例では、フォトリソグラフィー技術を用いて各回路ブロックを選択的にマスクした状態で、必要な量のＰ型不純物を半導体層４にイオン注入する。また、このＰ型不純物のイオン注入は、各ブロックに対して少なくとも２回以上行うようにする。
【００２７】
より具体的に説明する。例えば、Ｎチャネル型のＭＯＳトランジスターの閾値電圧を０．２５Ｖにするために必要なＰ型不純物の注入量（即ち、ドーズ量）が６．０Ｅ１２ｃｍ−２であり、閾値電圧を０．３５Ｖにするために必要なＰ型不純物の注入量が９．０Ｅ１２ｃｍ−２であり、閾値電圧を０．４５Ｖにするために必要なＰ型不純物の注入量が１．２Ｅ１３ｃｍ−２である場合を想定する。Ｐ型不純物は、例えば質量数が１１のボロン（１１Ｂ）である。
【００２８】
このとき、各回路ブロックに対するＰ型不純物のイオン注入回数がそれぞれ２以上の整数となるように、「１回当たりの注入量」を設定する。上記の想定では、このような条件に適合する「１回当たりの注入量」として、３．０Ｅ１２ｃｍ−２がある。そこで、この実施形態では、図６（ａ）に示すように、Ｐ型不純物の「１回当たりの注入量」を３．０Ｅ１２ｃｍ−２に設定し、この設定下で、発振回路４０に対してイオン注入を２回行い、分周回路１０の前段に対してイオン注入を３回行い、分周回路１０の後段と、制御回路２０と、電源回路５０とに対してそれぞれイオン注入を４回行う。
【００２９】
これにより、閾値制御用のＰ型不純物の総注入量は、発振回路４０で６．０Ｅ１２ｃｍ−２（＝２＊（３．０Ｅ１２ｃｍ−２））となり、分周回路１０の前段では９．０Ｅ１２ｃｍ−２（＝３＊（３．０Ｅ１２ｃｍ−２））となり、分周回路１０の後段と、制御回路２０と、電源回路５０ではそれぞれ１．２Ｅ１３ｃｍ−２（＝４＊（３．０Ｅ１２ｃｍ−２））となる。
このように、各回路ブロックに対して、閾値制御用のＰ型不純物のイオン注入を１回ではなく、複数回に分けて繰り返し行うことにより、各回路ブロックに対するＰ型不純物の注入量のばらつきを低減することができる。例えば、Ｐ型不純物のイオン注入を１回で行ったときの注入量のバラツキをΔＤとしたとき、このイオン注入を２回に分けて行ったときの注入量のばらつきΔＤ（２）は下記（ｉ）式で表される。
ΔＤ（２）＝√（（１／２＊ΔＤ）２）＋√（（１／２＊ΔＤ）２）＝１／√２＊Ｄ≒０．７ΔＤ…（ｉ）
【００３０】
（ｉ）式から分かるように、Ｐ型不純物のイオン注入を２回に分けて行うことにより、１回で行う場合と比べて、注入量のバラツキを約３０％低減することができる。また、Ｐ型不純物のイオン注入を３回、４回…とさらに細かく分けて行うことにより、注入量のバラツキをさらに低減することができる。このように、閾値制御用のＰ型不純物のイオン注入を、各回路ブロックに対してそれぞれ複数回ずつ行うことにより、各回路ブロックに形成されるＮチャネル型ＭＯＳトランジスターの閾値電圧のバラツキを各回路ブロック毎にそれぞれ低減することができる。
【００３１】
また、本発明の実施形態では、このような複数回のイオン注入を各回路ブロックに対して同時に行っても良い。これにより、工程数をできるだけ少なくすることができ、製造コストの抑制が可能となる。また、同一のＳＯＩ基板に形成される各回路ブロック間で、不純物の注入量の差を小さくすることができる。
例えば、図７（ａ）に示すように、まず、分周回路１０、制御回路２０、発振回路４０、電源回路５０などの各回路ブロックをマスクしない状態（即ち、各回路ブロックの上方を開口した状態）で、各回路ブロックの半導体層に閾値制御用のＰ型不純物を２回、繰り返しイオン注入する。１回目と２回目のイオン注入の条件は同一であり、例えば、注入種は質量数が１１のボロン（１１Ｂ）、「１回当たりの注入量」は３．０Ｅ１２ｃｍ−２、加速エネルギーは４０ｋｅＶである。これにより、各回路ブロックにおけるボロン（１１Ｂ）の注入量は６．０Ｅ１２ｃｍ−２となる。同一のＳＯＩ基板に形成される各回路ブロックに対して、１回目のイオン注入を同時に行うことにより、各回路ブロック間で１回目の注入量の差を小さくすることができる。また、２回目についても同様である。
【００３２】
次に、図７（ｂ）に示すように、発振回路４０のみをレジスト等でマスクし、それ以外の回路ブロックをマスクしない状態で、半導体層にＰ型不純物を１回イオン注入する。この３回目のイオン注入の条件は、上記の１、２回目のイオン注入と同一であり、例えば、注入種はボロン（１１Ｂ）、「１回当たりの注入量」は３．０Ｅ１２ｃｍ−２、加速エネルギーは４０ｋｅＶである。これにより、分周回路１０と、制御回路２０及び電源回路５０におけるボロン（１１Ｂ）の注入量は累計で９．０Ｅ１２ｃｍ−２となる。ここでも、分周回路１０と、制御回路２０及び電源回路５０に対して、３回目のイオン注入を同時に行うことにより、分周回路１０と、制御回路２０及び電源回路５０間で３回目の注入量の差を小さくすることができる。
【００３３】
次に、図７（ｃ）に示すように、発振回路４０と、分周回路１０の前段をレジスト等でマスクし、それ以外の回路ブロックをマスクしない状態で、半導体層にＰ型不純物を２回イオン注入する。この４回目と５回目のイオン注入の条件は、上記の１〜３回目のイオン注入と同一であり、例えば、注入種はボロン（１１Ｂ）、「１回当たりの注入量」は３．０Ｅ１２ｃｍ−２、加速エネルギーは４０ｋｅＶである。これにより、分周回路１０の後段と、制御回路２０及び電源回路５０におけるボロン（１１Ｂ）の注入量は累計で１．２Ｅ１３ｃｍ−２となる。ここでも、分周回路１０の後段と、制御回路２０及び電源回路５０に対して、４回目のイオン注入を同時に行うことにより、これらの間で４回目の注入量の差を小さくすることができる。
【００３４】
また、本発明の実施形態では、このような複数回のイオン注入の各回で、Ｐ型不純物を半導体層の膜厚方向の中心よりも深い位置に注入しても良い。即ち、複数回の各回で、Ｐ型不純物の投影飛程Ｒｐを半導体層の膜厚方向の中心よりも深い位置に設定しても良い。図５では、１〜５回目の各回で、ボロン（１１Ｂ）の投影飛程Ｒｐが、半導体層４の膜厚方向の中心よりも深い位置から絶縁層３にかけての範囲と重なるように、加速エネルギーを例えば４０ｋｅＶに設定している。
【００３５】
これにより、半導体層４の膜厚方向の中心よりも深い位置には、その浅い位置と比べて、ボロン（１１Ｂ）が多量に注入され、Ｐ型不純物濃度が高められる。従って、後の高温熱処理等で、当該深い位置の素子分離層５に隣接する部分から素子分離層５へボロン（１１Ｂ）の吸出しが発生する場合でも、後述の図９（ｃ）に示すように、当該部分におけるＰ型不純物濃度を高く維持することが可能である。従って、当該部分に寄生ＭＯＳトランジスターが形成されることを防ぐことができ、寄生ＭＯＳトランジスターを介してＯＦＦリークが発生することを防ぐことができる。即ち、図１０（ａ）に示すように、寄生ＭＯＳトランジスター（寄生ＭＯＳ）の閾値絶対値が、メインのＭＯＳトランジスター（メインＭＯＳ）の閾値絶対値よりも小さく、図１０（ｂ）に示すように、寄生ＭＯＳとメインＭＯＳとを合わせたＩｄ−Ｖｇ特性にハンプが現れること、を防ぐことができる。つまり、ＭＯＳトランジスターのＩｄ−Ｖｇ特性の安定化に寄与することができる。
【００３６】
なお、上記の説明（即ち、イオン注入を複数回に分けて繰り返し行うこと、複数回のイオン注入を各回路ブロックの形成領域に対して同時に行うこと、及び、不純物の投影飛程Ｒｐを半導体層４の膜厚方向の中心よりも深い位置に設定すること）は、Ｎチャネル型のＭＯＳトランジスターだけでなく、Ｐチャネル型のＭＯＳトランジスターにも適用可能である。例えば図６（ｂ）に示すように、各回路ブロックに対して、リン又はヒ素等のＮ型不純物を複数回イオン注入することにより、各回路ブロックにおいてＮ型不純物の注入量のバラツキを低減することができる。
【００３７】
このように、複数回のイオン注入により、各回路ブロックに用いられるＰチャネル型のＭＯＳトランジスターとＮチャネル型のＭＯＳトランジスターの閾値電圧をそれぞれ調整した後は、通常のＣＭＯＳプロセスを用いて、各回路ブロックの半導体層にＰチャネル型のＭＯＳトランジスターとＮチャネル型のＭＯＳトランジスターを形成する。
即ち、図８（ｂ）及び（ｃ）に示すように、半導体層４上にゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは例えば７ｎｍである。このゲート絶縁膜６は、半導体層４の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。さらに、ゲート絶縁膜６を含む半導体層４の全面を覆うようにして、例えばポリシリコン膜を堆積させる。そして、このポリシリコン膜をパターニングすることで、図８（ａ）〜（ｃ）に示すように、ゲート電極７を形成する。ゲート電極７のソース、ドレイン方向の長さ（即ち、ゲート長）Ｌは例えば０．３５μｍである。
【００３８】
次に、このゲート電極７をマスクとして半導体層４に不純物（図示せず）をイオン注入し、熱拡散する。これによりゲート電極７の両側下の半導体層４に低濃度の不純物拡散層（即ち、ＬＤＤ層：ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）８ａを形成する。次に、例えば、ＳＯＩ基板１の上方全面に絶縁膜を堆積し、これをエッチバックする。これにより、図９（ａ）〜（ｃ）に示すように、ゲート電極７の側壁に絶縁膜からなるサイドウォール９を形成する。
【００３９】
次に、このサイドウォール９及びゲート電極７をマスクに不純物をイオン注入し、熱拡散する。これにより、ゲート電極７の両側下の半導体層４であって、低濃度の不純物拡散層８ａの外側（即ち、ゲート電極７からさらに離れた側）に高濃度の不純物拡散層（即ち、ソース、ドレイン）８ｂを形成する。このような方法により、各回路ブロックの半導体層４にＰチャネル型のＭＯＳトランジスターとＮチャネル型のＭＯＳトランジスターとを形成する。
【００４０】
以上説明したように、本発明の実施形態によれば、各回路ブロックに対して、閾値制御用の不純物のイオン注入をそれぞれ１回ずつ行う場合と比べて、不純物の注入量のバラツキを低減することができる。即ち、不純物のイオン注入を複数回行うことにより、その注入量の統計的バラツキを低減することができる。従って、各回路ブロックのＭＯＳトランジスターにおいて、そのボディ領域における不純物濃度のバラツキを低減することができ、ＭＯＳトランジスターの閾値電圧のバラツキを低減することができる。
【００４１】
これにより、分周回路１０の後段や、制御回路２０、電源回路５０等では、各ＭＯＳトランジスターの閾値絶対値を小さいほうに振れないようにすることができ、各ＭＯＳトランジスターのＯＦＦリークを低減することが可能となる。また、発振回路４０や分周回路１０では、各ＭＯＳトランジスターの閾値絶対値を大きいほうに振れないようにすることができ、インバーター等の貫通電流を低減することが可能となる。例えば、図３に示した発振インバーター４１を構成するＮチャネル型ＭＯＳトランジスターの閾値電圧と、同じく発振インバーター４１を構成するＰチャネル型ＭＯＳトランジスターの閾値絶対値とをそれぞれ、大きいほうに振れないようにすることができるので、発振インバーター４１の貫通電流を低減することが可能となる。
【００４２】
また、本発明の実施形態によれば、同一のＳＯＩ基板１に形成された各回路ブロックの各ＭＯＳトランジスターに対して、閾値制御用の不純物を同時にイオン注入している。これにより、これにより、工程数をできるだけ少なくすることができ、製造コストの抑制が可能となる。また、同一のＳＯＩ基板に形成される各回路ブロック間で、不純物の注入量の差を小さくすることができる。
また、本発明の実施形態によれば、図７（ａ）〜（ｃ）に示した複数回のイオン注入の各回で、「不純物の１回当たりの注入量」を全て同一の値に設定している。不純物の注入量について、イオン注入装置側の設定をイオン注入の各回で変更する必要がないので、イオン注入装置の管理が容易である。
【００４３】
また、本発明の実施形態によれば、閾値調整用の不純物の投影飛程Ｒｐを半導体層４の膜厚方向の中心よりも深い位置に設定している。従って、半導体層４の膜厚方向の中心よりも深い位置の、素子分離層５に隣接する部分において、不純物濃度を比較的高く維持することができ、当該部分に寄生ＭＯＳトランジスターが形成されることを防ぐことができる。これにより、寄生ＭＯＳトランジスターを介したＯＦＦリークを低減することができ、ＭＯＳトランジスターのＩｄ−Ｖｇ特性にハンプが現れることを防ぐことができる。
【００４４】
このように、本発明の実施形態によれば、各回路ブロックに用いられるＭＯＳトランジスターの閾値電圧を各回路ブロック毎にそれぞれ最適化しつつ、その閾値電圧のバラツキを低減することができ、各回路ブロックにおいてＭＯＳトランジスターのＯＦＦリークと貫通電流を低減することができる。また、寄生ＭＯＳトランジスターの形成を防ぐこともでき、寄生ＭＯＳトランジスターを介したＯＦＦリークも低減することができる。これにより、半導体装置の消費電流を低減することができる。
【００４５】
この実施形態では、例えば、図７（ａ）〜（ｃ）に示した１回目及び２回目のイオン注入が本発明の「第１の工程」に対応し、３回目及び４回目のイオン注入が本発明の「第２の工程」に対応している。また、例えば、発振回路４０が本発明の「第１の素子領域」に対応し、分周回路１０の後段、制御回路２０又は電源回路５０の何れか一が本発明の「第２の素子領域」に対応している。
【００４６】
なお、上記の実施形態では、閾値制御用の複数回のイオン注入について、発振回路４０に対するイオン注入の回数を２回とし、分周回路１０の前段に対するイオン注入の回数を３回とし、その他の回路ブロックに対するイオン注入回数を４回とする場合について説明した。しかしながら、ここで示した回数はあくまで一例である。本発明では、各回路ブロックに対して、イオン注入の回数をさらに増やしてもよい。
【００４７】
例えば、上記の実施形態において、不純物の「１回当たりの注入量」を３．０Ｅ１２ｃｍ−２ではなく、その半分の量である１．５Ｅ１２ｃｍ−２としてもよい。そして、発振回路４０に対する注入回数を４回とし、分周回路１０の前段に対する注入回数を６回とし、その他の回路ブロックに対する注入回数を８回としても良い。このような場合でも、各回路ブロックに対するＰ型不純物の注入量は上記の実施形態と同じである。また、注入回数を増やすことにより、各回路ブロックに対する注入量のバラツキをさらに低減することが可能となる。
【００４８】
〔効果の検証について〕
本発明者は、上記の実施形態で説明した閾値電圧のバラツキ低減の効果について、複数の製造方法でシミュレーションを行い、実際に効果があるか否かを検証した。検証の内容とその結果は下記の通りである。ここでは、従来の製造方法と、本発明に係る製造方法とでそれぞれ製造されるＭＯＳトランジスターについて、各々の閾値電圧のバラツキを比較した（第１の検証）。また、同一のＳＯＩ基板に形成される回路ブロック間の閾値電圧の差についても、そのバラツキを比較した（第２の検証）。
【００４９】
（１）第１の検証
シミュレーションにより、下記第１〜第４の製造方法で製造されるＭＯＳトランジスターの閾値電圧のバラツキを評価した。
第１の製造方法は従来の製造方法であり、バルクシリコン基板に形成されるＭＯＳトランジスターの素子分離間リーク（フィールドトランジスタの反転）防止のストッパー注入のように、ＬＯＣＯＳ酸化前に素子分離領域に高濃度の３族イオン（ボロン）を注入する。次に、ＬＯＣＯＳ酸化による素子分離工程の後、各々のＭＯＳトランジスターのチャネル領域に浅いイオン注入（例えば、注入種はＢＦ２、加速エネルギーは３０ｋｅＶ）を１回だけ行って、閾値電圧を制御する。
【００５０】
第２の製造方法は、素子分離工程の後、ゲート電極形成工程の前に、比較的に高濃度の３族イオンをボディ領域へ注入し（例えば、注入種は１１Ｂ、加速エネルギーは４０ｋｅＶ）、かつ、その注入位置をＳＯＩ層の深さ方向の中心よりも深い位置とし（投影飛程Ｒｐは０．１２ｕｍ）、寄生ＭＯＳトランジスターの閾値電圧を大きくして、パンチスルーによる端チャネル効果を抑制する。次に、比較的に低濃度の５族イオンをボディ領域へ注入し（例えば、注入種は３１Ｐ、加速エネルギーは２０ｋｅＶ）、かつ、その注入位置をＳＯＩ層の深さ方向の中心より浅い位置とし（投影飛程Ｒｐは３０ｎｍ）、このＭＯＳトランジスターの閾値電圧を制御する。
【００５１】
第３の製造方法は、素子分離工程の後、ゲート電極形成工程の前に、必要とされる量の３族イオンを１回でボディ領域へ注入（例えば、注入種は１１Ｂ、加速エネルギーは４０ｋｅＶ）し、かつ、その注入位置をＳＯＩ層の深さ方向の中心よりも深い位置とし（投影飛程Ｒｐは０．１２ｕｍ）、このＭＯＳトランジスター及び寄生ＭＯＳトランジスターの閾値電圧を同時に制御する。
【００５２】
第４の製造方法は、本発明に係る製造方法であり、素子分離工程の後、ゲート電極形成工程の前に、必要とされる量の３族イオンを複数回に分けてボディ領域へ注入し（例えば、注入種は１１Ｂ、加速エネルギーは４０ｋｅＶ）、かつ、その注入位置をＳＯＩ層の深さ方向の中心よりも深い位置とし（投影飛程Ｒｐは０．１２ｕｍ）、このＭＯＳトランジスターの閾値電圧と寄生ＭＯＳトランジスターの閾値電圧とを同時に制御する。
【００５３】
次に、上記第１〜第４の製造方法のシミュレーション結果について説明する。
第１の製造方法では、ＬＯＣＯＳ酸化時にボロンの拡散が大きく、あるいは、ボロンのＳｉＯ２膜への吸出しが発生するため、寄生ＭＯＳトランジスターのＶｔｈのバラツキが大きく、特に、高い閾値電圧Ｖｔｈｎｄｉｖ２、Ｖｔｈｎｃｏｎ、Ｖｔｈｎｒｅｇをそれぞれ有する分周回路１０の後段、制御回路２０、電源回路５０に含まれるＭＯＳトランジスターでは、寄生ＭＯＳトランジスターによるハンプが発生した。低電圧駆動のウォッチ用ＩＣでは、分周回路１０と制御回路２０に含まれるＭＯＳトランジスターの数が多いため、寄生ＭＯＳトランジスターを介したＯＦＦリークは各々が微々たる値であってもそれらを合計すると大きな値となり、消費電流増加の問題が生じた。
【００５４】
第２〜第４の製造方法では、寄生ＭＯＳトランジスターのチャネルに相当する部分には、メインのＭＯＳトランジスターのチャネルに相当する部分よりも多くのボロンが注入され、また、注入後の熱処理の負荷（サーマルバジッド）が小さいため、寄生ＭＯＳトランジスターの閾値電圧を、メインのＭＯＳトランジスターの閾値電圧よりも高くすることができた。このため、寄生ＭＯＳトランジスターによるリーク電流の課題は生じなかった。
【００５５】
一方、ＭＯＳトランジスターの閾値電圧のバラツキを評価するため、分周回路１０の前段に含まれるＭＯＳトランジスターの閾値電圧Ｖｔｈｎｄｉｖ１の３σ（σ：標準偏差）を計算した。ここで、３σとは、測定値のバラツキを表す一般的な指標である。複数の測定値が正規分布しているとき、測定値の平均値±３σの範囲内に全測定値の９９．７％が分布していると見なすことができる。
【００５６】
上記の各製造方法について、Ｖｔｈｎｄｉｖ１の３σを計算した結果、３σの値は、第２の製造方法では約６０ｍＶ、第３の製造方法では約３０ｍＶ、本発明による第４の製造方法では約２０ｍＶであり、第４の製造方法を用いたときが最もバラツキが小さかった。
以上から、第４の製造方法（即ち、本発明に係る半導体装置の製造方法）では、ＭＯＳトランジスターの閾値電圧のバラツキを他の製造方法よりも１０〜４０ｍＶ程度小さくできることが分かった。この小さくできる分だけ、半導体装置の駆動電圧を低減することができる。例えば、０．５Ｖ以下の低電圧で駆動する半導体装置では、１０〜４０ｍＶの低電圧化の効果は非常に大きい。
従って、低電圧駆動回路、例えばウォッチ用ＩＣでは、低電圧、低消費電流駆動が可能になり、スプリングドライブ、太陽電池、あるいは、ボタン電池による小さいエネルギー源による、ウォッチ動作の継続時間を格段に延長することができる。
【００５７】
（２）第２の検証
シミュレーションにより、下記第５、第６の製造方法で製造される２つのＭＯＳトランジスターの閾値電圧の差のバラツキを評価した。ここでは、電源回路５０を構成するＭＯＳトランジスターの閾値電圧Ｖｔｈｎｒｅｇと、発振回路４０を構成するＭＯＳトランジスターの閾値電圧Ｖｔｈｎｏｓｃの差（＝Ｖｔｈｎｒｅｇ−Ｖｔｈｎｏｓｃ）のバラツキを評価する。なお、Ｖｔｈｎｒｅｇ−Ｖｔｈｎｏｓｃの狙い値は０．２Ｖに設定した。
【００５８】
第５の製造方法は従来の製造方法であり、素子分離工程の後、電源回路５０を構成するＭＯＳトランジスターのボディ領域にボロン（１１Ｂ）を注入量１．２Ｅ１３ｃｍ−２の条件でイオン注入する。また、このイオン注入とは別のタイミングで、発振回路４０を構成するＭＯＳトランジスターのボディ領域にボロン（１１Ｂ）を注入量６．０Ｅ１３ｃｍ−２の条件でイオン注入する。
【００５９】
第６の製造方法は、本発明に係る製造方法であり、素子分離工程の後、電源回路５０を構成するＭＯＳトランジスターのボディ領域と、発振回路４０を構成するＭＯＳトランジスターのボディ領域とに、ボロン（１１Ｂ）を同時に２回、繰り返しイオン注入する。このときの「１回当たりの注入量」は３．０Ｅ１３ｃｍ−２とする。続いて、電源回路５０を構成するＭＯＳトランジスターのボディ領域に、ボロン（１１Ｂ）を２回、繰り返しイオン注入する。このときの「１回当たりの注入量」も３．０Ｅ１３ｃｍ−２とする。
【００６０】
次に、上記第５、第６の製造方法のシミュレーション結果について説明する。閾値電圧の差であるＶｔｈｎｒｅｇ−Ｖｔｈｎｏｓｃ（狙い値は０．２Ｖ）のバラツキを評価するため、Ｖｔｈｎｒｅｇ−Ｖｔｈｎｏｓｃの３σを計算した。その結果、３σの値は、第５の製造方法では約３０ｍＶ、第６の製造方法では２０ｍＶ弱であり、第６の製造方法を用いたときに１０ｍＶ以上のバラツキを抑制できることが分かった。
０．５Ｖ以下の低電圧で駆動する発振回路４０では、１０ｍＶの低電圧化の効果は非常に大きい。特に、１００ｎＡ以下の消費電流を有するウォッチ用ＩＣやＲＴＣ（リアルタイムクロック）の発振回路４０において、消費電流の低減に大きく寄与することができる。
【符号の説明】
【００６１】
１  ＳＯＩ基板、２  支持基板、３  絶縁層、４  半導体層、５  素子分離層、６  ゲート絶縁膜、７  ゲート電極、８ａ  低濃度層（ＬＤＤ層）、９  高濃度層（ソース、ドレイン）、９  サイドウォール、１０  発振回路、２０  制御回路、３０  検出回路、４０  発振回路、４１  発振インバーター、４２  水晶発振子、４３  抵抗器、４４〜４６  キャパシター、５０  電源回路、６０  ＦＦ回路、９０  ＮＡＮＤ回路、１００  半導体装置
【図１】
2011096958.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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