(57)【要約】【課題】画像処理装置において、処理性能の低下を抑制すること。【解決手段】テクスチャデータを格納するメモリ部１、メモリ部１に格納されているテクスチャデータの一部を格納するキャッシュ部２、キャッシュ部２に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する判定部３、判定部３によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する保持部４を備える。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
テクスチャデータを格納するメモリ部と、
該メモリ部に格納されているテクスチャデータの一部を格納するキャッシュ部と、
該キャッシュ部に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する判定部と、
該判定部によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する保持部と、
該保持部に情報が保持されているピクセルにより必要とされるデータが該キャッシュ部に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とし、一方、該保持部に情報が保持されているピクセルにより必要とされるデータが該キャッシュ部に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とするデータ処理部と、
を備えることを特徴とする画像処理装置。
【請求項２】
前記データ処理部は、現在の描画位置よりも前のピクセルの描画処理が終了した後、元の描画位置に戻り、該元の描画位置の次のピクセルを次の描画対象とすることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記データ処理部は、前記保持部に情報が保持されているピクセルにより必要とされるデータが前記キャッシュ部に格納されるときに当該ピクセルが現在の描画位置よりも後のピクセルである場合、前記保持部に保持されている当該ピクセルの情報を消去することを特徴とする請求項１または２に記載の画像処理装置。
【請求項４】
前記データ処理部は、将来描画の対象となるピクセルのテクスチャ座標を現在描画中のピクセルのテクスチャ座標に基づいて算出することを特徴とする請求項１〜３のいずれか一つに記載の画像処理装置。
【請求項５】
前記将来描画の対象となるピクセルを含むピクセル列と前記現在描画中のピクセルを含むピクセル列とが隣接しており、かつ前記将来描画の対象となるピクセルと前記現在描画中のピクセルとが隣接している場合、
前記データ処理部は、前記将来描画の対象となるピクセルのテクスチャ座標を前記現在描画中のピクセルのテクスチャ座標の一次近似により求めることを特徴とする請求項３に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テクスチャマッピング処理を行う画像処理装置に関する。
【背景技術】
【０００２】
従来、テクスチャマッピング処理を行う画像処理装置において、外部メモリが保持するテクスチャデータの一部を保持するキャッシュメモリを備える装置が知られている（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような画像処理装置において、例えば、テクスチャデータの使用率が境界値以上である場合に、キャッシュメモリを有効とし、境界値未満の場合に、キャッシュメモリを無効とする画像処理装置が知られている（例えば、特許文献１参照。）。また、テクスチャデータを記憶する主メモリを持つホストコンピュータ、テクスチャデータの一部を記憶するローカルメモリ（キャッシュメモリ）、および最も最近アクセスされたローカルメモリ中のテクセルを記憶するテクセル・データバッファを備える装置が知られている。この装置では、テクスチャデータはテクセル・データバッファからアクセスされるが、テクセル・データバッファに読み取るべきテクセルが存在しない場合に限ってローカルメモリに記憶されているテクセルがアクセスされる（例えば、特許文献２参照。）。また、ヒットまたはミスしたテクスチャデータリクエストに関連したアドレスをＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリに格納し、（ｎ＋１）番目の未処理テクスチャリクエストミスに遭遇すると、テクスチャエンジンが停止する装置が知られている（例えば、特許文献３参照。）。また、テクスチャを記憶する主メモリと、最も新しく使用されたテクスチャを記憶するキャッシュメモリと、を備え、主メモリに対する記憶アクセスサイクルをキャッシュメモリに対する読み出しサイクルと並行して行う装置が知られている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−５９２６６号公報
【特許文献２】特開平８−３２９２６０号公報
【特許文献３】特表２００１−５０７１５２号公報
【特許文献４】特表平９−５１０３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、キャッシュミスが発生すると、テクスチャデータを保持するメモリ（上記例では、外部メモリや主メモリに相当）から該当するテクスチャデータを読み出してキャッシュメモリに格納するまでの待ち時間が発生するため、処理性能が低下してしまうという問題点がある。
【０００５】
処理性能の低下を抑制することができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この画像処理装置は、メモリ部、キャッシュ部、判定部、保持部およびデータ処理部を備える。メモリ部は、テクスチャデータを格納する。キャッシュ部は、メモリ部に格納されているテクスチャデータの一部を格納する。判定部は、キャッシュ部に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する。保持部は、判定部によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する。データ処理部は、保持部に情報が保持されているピクセルにより必要とされるデータがキャッシュ部に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。データ処理部は、保持部に情報が保持されているピクセルにより必要とされるデータがキャッシュ部に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とする。
【発明の効果】
【０００７】
この画像処理装置によれば、処理性能の低下を抑制することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】実施例１にかかる画像処理装置を示すブロック図である。
【図２】実施例２にかかる画像処理装置を含む画像処理システムを示すブロック図である。
【図３】実施例２にかかる画像処理装置を示すブロック図である。
【図４】実施例２にかかる画像処理装置のラスタライズ部を示すブロック図である。
【図５】描画対象のピクセルとキャッシュの予測対象のピクセルとの関係を説明する図である。
【図６】実施例２にかかる画像処理装置のミスリスト部を示すブロック図である。
【図７】実施例２にかかる画像処理装置のミスリスト部の格納情報の一例を示す説明図である。
【図８】実施例２にかかる画像処理装置のリスト制御部の一例を示す回路図である。
【図９】図８に示す回路の動作を説明する真理値表である。
【図１０】実施例２にかかる画像処理装置のリスト制御部の一例を示す回路図である。
【図１１】図１０に示す回路の動作を説明する真理値表である。
【図１２】図１０に示す回路の動作を説明する真理値表である。
【図１３】図１０に示す回路の動作を説明する真理値表である。
【図１４】図１０に示す回路の動作を説明する真理値表である。
【図１５】図１０に示す回路の動作を説明する真理値表である。
【図１６】図１０に示す回路の動作を説明する真理値表である。
【図１７】図１０に示す回路の動作を説明する真理値表である。
【図１８】図１０に示す回路の動作を説明する真理値表である。
【図１９】図１０に示す回路の動作を説明する真理値表である。
【図２０】図１０に示す回路の動作を説明する真理値表である。
【図２１】図１０に示す回路の動作を説明する真理値表である。
【図２２】図１０に示す回路の動作を説明する真理値表である。
【図２３】図１０に示す回路の動作を説明する真理値表である。
【図２４】図１０に示す回路の動作を説明する真理値表である。
【図２５】図１０に示す回路の動作を説明する真理値表である。
【図２６】実施例２にかかる画像処理装置のテクスチャキャッシュ部を示すブロック図である。
【図２７】実施例２にかかる画像処理装置のテーブルの格納情報の一例を示す説明図である。
【図２８】実施例２にかかる画像処理装置のテクスチャキャッシュ部における処理を示すフローチャートである。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、この画像処理装置の好適な実施の形態を詳細に説明する。
【００１０】
（実施例１）
図１は、実施例１にかかる画像処理装置を示すブロック図である。図１に示すように、画像処理装置は、メモリ部１、キャッシュ部２、判定部３、保持部４およびデータ処理部５を備える。メモリ部１は、テクスチャデータを格納する。キャッシュ部２は、メモリ部１に格納されているテクスチャデータの一部を格納する。判定部３は、キャッシュ部２に格納されているデータを参照して将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定する。保持部４は、判定部３によりキャッシュミスを起こすと判定された複数のピクセルの情報を保持する。例えば、データ処理部５は、判定部３に将来描画の対象となるピクセルの位置の情報を与える。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されるときに当該ピクセルが現在の描画位置よりも前のピクセルである場合に、当該ピクセルを次の描画対象とする。
【００１１】
実施例１によれば、予め判定部３によりキャッシュミスを起こすと判定されたピクセルの描画を、当該ピクセルが必要とするテクスチャデータがキャッシュ部２に格納されるまで先延ばしにすることができる。それによって、キャッシュミスが発生するピクセルへのアクセスを避けることができるので、メモリ部１から該当するテクスチャデータを読み出してキャッシュ部２に格納するまでの待ち時間をなくすことができる。従って、処理性能の低下を抑制することができる。
【００１２】
（実施例２）
・画像処理システムの説明
図２は、実施例２にかかる画像処理装置を含む画像処理システムを示すブロック図である。図２に示すように、画像処理システムは、メモリ１１、ホストプロセッサ１２、グラフィックスチップ１３、ディスプレイ１４およびバス１５を備えている。メモリ１１は、ディスプレイ１４に表示されるオブジェクトの形状データやテクスチャデータを格納する。ホストプロセッサ１２は、アプリケーションプログラムを実行し、アプリケーションプログラムによる描画の要求に基づいてグラフィックスチップ１３にコマンドやデータを送る。グラフィックスチップ１３は、ホストプロセッサ１２からコマンドやデータを受け取り、描画を行う。ディスプレイ１４は、グラフィックスチップ１３の描画結果を出力する。メモリ１１、ホストプロセッサ１２およびグラフィックスチップ１３は、バス１５に接続されている。グラフィックスチップ１３は、実施例２にかかる画像処理装置として動作する。
【００１３】
・画像処理装置（グラフィックスチップ）の説明
図３は、実施例２にかかる画像処理装置を示すブロック図である。図３に示すように、画像処理装置（グラフィックスチップ１３）は、インタフェース部２１、セットアップ部２２、ラスタライズ部２３、テクスチャ部２４、テクスチャキャッシュ部２５、フレームバッファ部２６およびテクスチャメモリ部２７を備えている。画像処理装置は、将来描画の対象となるピクセルがキャッシュミスを起こすか否かを判定し、キャッシュミスを起こすピクセルを避けるように描画順序を変更してテクスチャマッピング処理を行う。
【００１４】
インタフェース部２１は、ホストプロセッサ１２から描画データおよびテクスチャデータを受け取る。インタフェース部２１は、描画データをセットアップ部２２へ送る。インタフェース部２１は、テクスチャデータをテクスチャメモリ部２７に書き込む。テクスチャメモリ部２７には、テクスチャイメージが複数のブロックに分割されて格納される。分割されたテクスチャイメージの各ブロックには、一意のブロック番号が付与される。セットアップ部２２は、インタフェース部２１から与えられた描画データを、ラスタライズ部２３での処理に適したデータ（セットアップデータ）に変換する。セットアップ部２２は、セットアップデータをラスタライズ部２３へ送る。
【００１５】
ラスタライズ部２３は、セットアップ部２２から与えられたセットアップデータに基づいて１ピクセルずつ描画位置を求める。ラスタライズ部２３は、１ピクセルずつ図形を描画する。ラスタライズ部２３は、現在の描画位置にあるピクセルのテクスチャ座標（第１座標データ）を算出し、該第１座標データをテクスチャ部２４に渡す。ラスタライズ部２３は、現在の描画位置よりも後の描画位置（予測位置）にあるピクセル、すなわち将来描画の対象となるピクセルのテクスチャ座標（第２座標データ）を算出し、該第２座標データをテクスチャ部２４に渡す。ラスタライズ部２３は、テクスチャキャッシュ部２５からキャッシュの判定結果としてヒット情報を受け取る。ラスタライズ部２３は、テクスチャキャッシュ部２５から、キャッシュに読み込まれたテクスチャイメージのブロックの情報としてブロック読み込み情報を受け取る。
【００１６】
テクスチャ部２４は、ラスタライズ部２３から与えられた第１座標データを第１アドレスデータに変換し、該第１アドレスデータをテクスチャキャッシュ部２５に渡す。第１アドレスデータは、現在の描画位置にあるピクセルのテクスチャアドレスのデータである。テクスチャ部２４は、第１アドレスデータに対応するテクスチャデータをテクスチャキャッシュ部２５から受け取り、該テクスチャデータをピクセルデータとしてフレームバッファ部２６に書き込む。テクスチャ部２４は、ラスタライズ部２３から与えられた第２座標データを第２アドレスデータに変換し、該第２アドレスデータをテクスチャキャッシュ部２５に渡す。第２アドレスデータは、前記予測位置にあるピクセルのテクスチャアドレスのデータである。
【００１７】
テクスチャキャッシュ部２５は、テクスチャメモリ部２７とテクスチャ部２４との間でキャッシュ処理を行う。テクスチャキャッシュ部２５には、テクスチャメモリ部２７からテクスチャイメージのブロックの単位でデータが読み込まれる。テクスチャキャッシュ部２５は、テクスチャ部２４から与えられた第１アドレスデータに対応するテクスチャデータをテクスチャ部２４に返す。テクスチャキャッシュ部２５は、該当するテクスチャデータを有していない場合には、テクスチャメモリ部２７から該当するテクスチャデータを読み込む。テクスチャキャッシュ部２５は、テクスチャ部２４から与えられた第２アドレスデータに対応するテクスチャデータを有しているか否かを判断し、その判断結果およびブロック番号をヒット情報としてラスタライズ部２３に渡す。テクスチャキャッシュ部２５は、ラスタライズ部２３が必要とするテクスチャイメージのブロックをテクスチャメモリ部２７から読み込むと、当該ブロックのブロック番号をブロック読み込み情報としてラスタライズ部２３に渡す。テクスチャメモリ部２７は、実施例１のメモリ部に相当する。
【００１８】
・ラスタライズ部の説明
図４は、実施例２にかかる画像処理装置のラスタライズ部を示すブロック図である。図４に示すように、ラスタライズ部２３は、描画位置情報生成部３１、補間処理部３２、ミス領域情報生成部３３およびミスリスト部３４を備えている。描画位置情報生成部３１は、セットアップ部２２から与えられたセットアップデータの情報と、ミスリスト部３４から与えられた第１領域情報および第２領域情報とに基づいて、今まさに描画しようとしているピクセルの位置の情報（描画位置情報）を生成し、該描画位置情報を補間処理部３２に渡す。第１領域情報および第２領域情報については、後述する。描画位置情報生成部３１は、将来描画の対象となるピクセルの位置の情報（予測位置情報）を生成し、該予測位置情報をミス領域情報生成部３３に渡す。描画位置情報生成部３１は、描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置の情報（走査位置情報）をミスリスト部３４に渡す。描画位置情報生成部３１は、実施例１のデータ処理部として動作する。
【００１９】
図５は、描画対象のピクセルとキャッシュの予測対象のピクセルとの関係を説明する図である。図５において、特に限定しないが、例えば画像処理装置は、各行の左から右に向かって描画を進め、ある行の右端まで描画が済んだら、上の行を描画することとする。すなわち、図５に示す例では、描画装置は、Ｐ１１のピクセルからＰ７１のピクセルへ向かって描画を進め、Ｐ７１のピクセルの描画が済んだら、Ｐ１２のピクセルからＰ７２のピクセルへ向かって描画を進める。なお、描画領域は、２行７列のマトリックスに限らない。また、各行の右から左に向かって描画を進めてもよいし、ある行の描画が済んだら、下の行を描画するようにしてもよい。Ｐ１１からＰ７１へ至る方向をＸ方向とし、Ｐ１１からＰ１２へ至る方向をＹ方向とする。
【００２０】
描画位置情報生成部３１は、ａを１から７までの整数とすると、例えばＰａ１のピクセルを今まさに描画しようとしているときに、このＰａ１のピクセルよりも後に描画の対象となるＰａ２のピクセルをキャッシュの予測対象のピクセルとする。従って、描画位置情報生成部３１は、描画位置情報としてＰａ１のピクセルの位置情報を出力し、予測位置情報としてＰａ２のピクセルの位置情報を出力する。実施例２では、キャッシュミスを起こすと判定され、かつテクスチャイメージの同じブロック番号のブロックに含まれる連続した複数のピクセルは、ミス領域情報生成部３３によって一つのミス領域として扱われる。例えば、図５に示すように、予測対象のピクセル列において、Ｐ３２、Ｐ４２、Ｐ５２およびＰ６２の各ピクセルがキャッシュミスを起こすと判定され、かつＰ３２のピクセルとＰ４２のピクセルとがテクスチャイメージの同じブロック番号のブロックに含まれる場合、Ｐ３２のピクセルとＰ４２のピクセルとは一つのミス領域（ミス領域１）として扱われる。Ｐ５２のピクセルおよびＰ６２のピクセルについても同様であり、Ｐ５２のピクセルとＰ６２のピクセルとは、ミス領域１とは別のミス領域（ミス領域２）として扱われる。ミス領域に関する情報（ミス領域情報）は、後述するミス領域情報生成部３３において生成される。ミス領域情報生成部３３で生成されたミス領域情報は、後述するミスリスト部３４に保持される。ミスリスト部３４には、複数のミス領域情報が保持される。
【００２１】
描画位置情報生成部３１は、次の（Ａ）から（Ｄ）のいずれかに従って、今まさに描画しようとしているピクセルの位置を生成する。
（Ａ）最も古いミス領域が必要とするデータがキャッシュに読み込まれた場合、今まさに描画しようとしているピクセルの位置は、最も古いミス領域の開始位置となる。この場合には、描画位置は、前に戻ることになる。最も古いミス領域の情報は、前記第２領域情報から得られる。描画位置情報生成部３１は、後述する第２領域情報のフラグを参照することによって、最も古いミス領域が必要とするデータがキャッシュに読み込まれたか否かを判定する。
（Ｂ）今まさに描画しようとしているピクセルの位置がミス領域の開始位置に一致する場合、新たに、当該ミス領域の次の位置が、今まさに描画しようとしているピクセルの位置となる。この場合には、今まさに描画しようとしているピクセルに必要なデータがキャッシュにないので、当該ピクセルの描画が後回しにされることになる。今まさに描画しようとしているピクセルの位置に開始位置が一致するミス領域の情報は、前記第１領域情報から得られる。
（Ｃ）前記（Ａ）の条件も前記（Ｂ）の条件も満たさず、かつミスリスト部３４に空きがある場合、今まさに描画しようとしているピクセルの位置は、当初の順番通りの位置となる。
（Ｄ）前記（Ａ）、前記（Ｂ）および前記（Ｃ）のいずれの条件も満たさない場合、最も古いミス領域が必要とするデータがキャッシュに読み込まれるまで待機する。
【００２２】
図４において、補間処理部３２は、描画位置情報生成部３１から与えられた描画位置情報（今まさに描画しようとしているピクセルの位置の情報）に基づいて、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標を生成し、該テクスチャ座標を第１座標データとして出力する。補間処理部３２は、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標に基づいて、将来描画の対象となるピクセルの位置に対応するテクスチャ座標を生成し、該テクスチャ座標を第２座標データとして出力する。
【００２３】
補間処理部３２は、例えば次のようにして将来描画の対象となるピクセルの位置に対応するテクスチャ座標を生成する。３次元グラフィックス描画処理では、多角形、例えば三角形のポリゴンの各頂点にテクスチャ座標（ｓ，ｔ）を設定し、次の（１）式に基づいて各ピクセルにおけるテクスチャ座標が算出される。下記（１）式については、同様の式が「Ｔｈｅ  ＯｐｅｎＧＬＲ  Ｇｒａｐｈｉｃｓ  Ｓｙｓｔｅｍ：Ａ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ（Ｖｅｒｓｉｏｎ  ３．１  −  Ｍａｙ  ２８，  ２００９）」（インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｏｐｅｎｇｌ．ｏｒｇ／ｒｅｇｉｓｔｒｙ／ｄｏｃ／ｇｌｓｐｅｃ３１．２００９０５２８．ｐｄｆ＞）の第９７頁に同様の式が記載されている。
【００２４】
【数１】
2011044077.tif 000003
【００２５】
上記（１）式において、ｓ（ｘ，ｙ）は、画面上の点（ｘ，ｙ）における図形のテクスチャ座標のｓ成分である。ｘはＸＹ座標軸におけるＸ座標であり、ｙはＸＹ座標軸におけるＹ座標である。ｓa、ｓbおよびｓcは、三角形の各頂点におけるテクスチャ座標のｓ成分の値である。ｗa、ｗbおよびｗcは、三角形の各頂点の同次座標のｗ成分であり、定数である。μa、μbおよびμcは、点（ｘ，ｙ）における三角形の重心座標と呼ばれる値であり、点（ｘ，ｙ）の値に応じて変化する。従って、ｓ（ｘ，ｙ）の分母および分子は、ｘとｙの関数である。三角形の重心座標は、点（ｘ，ｙ）に対して線形に変化するので、ｓ（ｘ，ｙ）の分母Ｒ（ｘ，ｙ）および分子Ｆ（ｘ，ｙ）は、ともに線形に変化する。従って、Ｆ（ｘ，ｙ）のｙ方向の変化ＦyおよびＲ（ｘ，ｙ）のｙ方向の変化Ｒyは、ともに定数である。以上のことから、テクスチャ座標ｓのＹ方向への変化ｓyは、次の（２）式で求められる。
【００２６】
【数２】
2011044077.tif 000004
【００２７】
上記（２）式において、Ｒの逆数は、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標を求める際に既に求められている。ＦyおよびＲyが定数であるので、上記（２）式の計算を容易に行うことができる。また、演算精度を適当に設定することによって、上記（２）式の演算処理を軽減させることができる。特に限定しないが、例えば、将来キャッシュミスを起こすか否かを判定する対象を、今まさに描画しようとしているピクセルの真上のピクセルとする場合、将来キャッシュミスを起こすか否かの判定対象となるピクセルのテクスチャ座標ｓ（ｘ，ｙ＋１）は、次の（３）式で表される一次近似式で求められる。３次元グラフィックスでは、図形に張られたテクスチャ画像が射影などの効果により歪むが、今まさに描画しようとしているピクセルの位置に対応するテクスチャ座標とテクスチャ座標のＹ方向の変化率とから、将来キャッシュミスを起こすか否かの判定対象となるピクセルのテクスチャ座標を求めることができる。
【００２８】
【数３】
2011044077.tif 000005
【００２９】
ミス領域情報生成部３３は、描画位置情報生成部３１から与えられた予測位置情報（将来描画の対象となるピクセルの位置の情報）と、当該ピクセルが必要とするデータがキャッシュにあるか否かを判定した結果であるヒット情報とに基づいて、ミス領域情報を生成する。ミス領域情報には、当該ミス領域に含まれるピクセルが属するテクスチャイメージのブロックのブロック番号、当該ミス領域に含まれるピクセルのＹ座標、当該ミス領域の開始位置にあるピクセルのＸ座標（開始Ｘ座標）および当該ミス領域の終了位置にあるピクセルのＸ座標（終了Ｘ座標）の各情報が含まれる。ミス領域情報生成部３３は、一時的にミス領域情報を格納する作業領域を備えている。
【００３０】
ミス領域情報生成部３３は、この作業領域を用いて、次の（Ｅ）から（Ｈ）に従ってミス領域情報を生成する。ミス領域情報生成部３３は、ヒット情報がミスである場合、ヒット情報からブロック番号を取得し、予測位置情報からＹ座標、開始Ｘ座標および終了Ｘ座標を取得する。
（Ｅ）作業領域が空であり、ヒット情報がミスである場合、ミス領域情報生成部３３は、作業領域に、取得したブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報を格納する。
（Ｆ）作業領域にブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報が格納されており、ヒット情報がミスであり、新たに取得したブロック番号およびＹ座標が既に作業領域に格納されている各情報と一致している場合、ミス領域情報生成部３３は、作業領域の終了Ｘ座標を新たに取得した終了Ｘ座標に更新する。
（Ｇ）作業領域にブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報が格納されており、ヒット情報がミスであり、新たに取得したブロック番号またはＹ座標が既に作業領域に格納されている各情報と異なっている場合、ミス領域情報生成部３３は、作業領域に既に格納されている情報を一つのミス領域情報として、ミスリスト部３４へ送る。その後、ミス領域情報生成部３３は、作業領域に新たに取得したブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標の各情報を格納する。
（Ｈ）前記（Ｅ）、前記（Ｆ）および前記（Ｇ）のいずれの条件も満たさない場合、ミス領域情報生成部３３は、作業領域に既に格納されている情報を一つのミス領域情報として、ミスリスト部３４へ送る。その後、ミス領域情報生成部３３は、作業領域を空にする。
【００３１】
図６は、ミスリスト部を示すブロック図である。図６に示すように、ミスリスト部３４は、複数の格納部４１，４２，４３，４４，４５およびリスト制御部４６を備えている。図示例では、第１から第５までの５個の格納部が設けられているが、格納部の数は２個、３個、４個または６個以上でもよい。各格納部４１，４２，４３，４４，４５は、例えばレジスタを備えている。リスト制御部４６は、各格納部４１，４２，４３，４４，４５の動作を制御する。各格納部４１，４２，４３，４４，４５は、ミス領域情報生成部３３から与えられたミス領域情報を格納する。ｎを１以上の整数とすると、第ｎ格納部は、リスト制御部４６へ第ｎ一致信号および第ｎバリッド信号を出力する。リスト制御部４６は、第ｎ格納部へ第ｎロード信号、第ｎリムーブ信号、第ｎシフト信号および第ｎアベイル信号を出力する。ミスリスト部３４は、実施例１の保持部として動作する。
【００３２】
リスト制御部４６は、各格納部へのロード信号によって、ミス領域情報を第１格納部４１、第２格納部４２、・・・、第５格納部４５の順に格納する。リスト制御部４６は、各格納部４１，４２，４３，４４，４５へのシフト信号によって、各格納部４１，４２，４３，４４，４５に格納されている情報を第５格納部４５、第４格納部４４、・・・、第１格納部４１の順にシフトさせる。リスト制御部４６は、全ての格納部４１，４２，４３，４４，４５の格納情報を一斉にシフトさせることができる。また、リスト制御部４６は、一部の格納部の格納情報をシフトさせずに、別の一部の格納部の格納情報をシフトさせることができる。例えば、リスト制御部４６は、第１格納部４１の格納情報をそのまま保持して、第３格納部４３の格納情報を第２格納部４２へシフトさせ、第４格納部４４の格納情報を第３格納部４３へシフトさせ、第５格納部４５の格納情報を第４格納部４４へシフトさせることができる。
【００３３】
図７は、ミスリスト部の格納情報の一例を示す説明図である。図７に示すように、ミスリスト部３４の各格納部４１，４２，４３，４４，４５には、ミス領域情報（ブロック番号、Ｙ座標、開始Ｘ座標および終了Ｘ座標）、フラグおよびバリッドの各情報が格納される。フラグは、当該ミス領域情報のブロック番号に該当するテクスチャイメージのブロックがテクスチャメモリ部２７からテクスチャキャッシュ部２５に読み込まれたか否かを表す。テクスチャキャッシュ部２５からブロック読み込み情報として与えられたブロック番号がミス領域情報のブロック番号と一致する場合に、フラグが真となる。フラグが真であるとき、当該ミス領域情報のブロック番号に該当するテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されている。バリッドは、当該ミス領域情報が有効であるか否かを表す。ミス領域情報生成部３３から与えられたミス領域情報が格納部に格納されるときに、バリッドが真となる。バリッドが真であるとき、当該格納部に格納されているミス領域情報は有効である。各格納部４１，４２，４３，４４，４５は、有効な情報を格納していない状態においてミス領域情報を格納するときに、バリッドを真とし、フラグを偽とする。
【００３４】
図６に示すように、各格納部４１，４２，４３，４４，４５は、それぞれのバリッドをバリッド信号としてリスト制御部４６に渡す。ミス領域情報生成部３３からミスリスト部３４にミス領域情報が与えられるときに、リスト制御部４６に第６バリッド信号が入力する。リスト制御部４６は、各格納部４１，４２，４３，４４，４５からのバリッド信号および第６バリッド信号に基づいて、各格納部４１，４２，４３，４４，４５へ前記ロード信号および前記シフト信号を出力する。各格納部４１，４２，４３，４４，４５は、テクスチャキャッシュ部２５から与えられたブロック番号とミス領域情報のブロック番号とが一致する場合に、リスト制御部４６へ一致信号を出力する。リスト制御部４６は、一致信号の入力によって一致信号の出力元である格納部へリムーブ信号またはアベイル信号を出力する。各格納部４１，４２，４３，４４，４５では、リムーブ信号の入力によって格納情報のバリッドが偽となる。バリッドが偽であるとき、当該格納部には有効な情報が格納されていない。各格納部４１，４２，４３，４４，４５では、アベイル信号の入力によって格納情報のフラグが真となる。
【００３５】
リスト制御部４６は、次の（Ｉ）および（Ｊ）に従ってリムーブ信号またはアベイル信号を選択して出力する。
（Ｉ）一致信号を出力した格納部に格納されているミス領域情報のＹ座標の値が描画位置情報生成部３１から与えられた走査位置情報のＹ座標の値よりも大きいか、もしくは、一致信号を出力した格納部に格納されているミス領域情報のＹ座標の値が描画位置情報生成部３１から与えられた走査位置情報のＹ座標の値に等しく、かつ、一致信号を出力した格納部に格納されているミス領域情報の開始Ｘ座標の値が、描画位置情報生成部３１から与えられた走査位置情報のＸ座標よりも大きい場合、リスト制御部４６は、一致信号の出力元である格納部へリムーブ信号を出力する。この（Ｉ）の条件を満たす場合、走査位置情報により示される位置（描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置）よりも当該ミス領域情報のミス領域の方が後にあるので、将来必要になるテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されることになる。従って、この時点で既にミス領域ではなくなるので、リスト制御部４６は、リムーブ信号によって当該格納部のミス領域情報を無効にする。それによって、ミスリスト部３４から当該ミス領域情報が消去される。いずれかの格納部からミス領域情報が消去されると、各格納部４１，４２，４３，４４，４５の格納情報が適宜、シフトされる。
（Ｊ）前記（Ｉ）の条件を満たさない場合、リスト制御部４６は、一致信号の出力元である格納部へアベイル信号を出力する。この場合、走査位置情報により示される位置（描画の済んだピクセルのうち、最も進んだ位置にあるピクセルの位置）よりも当該ミス領域情報のミス領域の方が前にあるので、過去に描画処理を飛ばされたピクセルが必要とするテクスチャイメージのブロックがテクスチャキャッシュ部２５に格納されることになる。従って、リスト制御部４６は、アベイル信号によって当該格納部の格納情報のフラグを真にして、描画に必要なデータがテクスチャキャッシュ部２５に読み込まれたことを示す。
【００３６】
リスト制御部４６は、各格納部４１，４２，４３，４４，４５に格納されているミス領域情報を検索し、走査位置情報により示される位置よりも後にあり、かつ走査位置情報により示される位置に最も近いミス領域情報を第１領域情報として描画位置情報生成部３１に渡す。リスト制御部４６は、第１格納部４１に格納されているミス領域情報、すなわち最も古いミス領域情報を第２領域情報として描画位置情報生成部３１に渡す。
【００３７】
図８は、リスト制御部において、ミス領域情報の格納先を選択する回路の一例を示す回路図である。図８に示すように、リスト制御部４６の、ミス領域情報の格納先を選択する回路は、例えば５個のインバータ５１，５２，５３，５４，５５、４個の一段目のアンド回路５６，５７，５８，５９、５個の２段目のアンド回路６０，６１，６２，６３，６４、および４個のオア回路６５，６６，６７，６８を備えている。第１インバータ５１は、第５バリッド信号を反転する。第１アンド回路５６は、第１インバータ５１の出力信号と第４バリッド信号との論理積を出力する。第２アンド回路６０は、第１アンド回路５６の出力信号と第６バリッド信号との論理積を第５ロード信号として出力する。第１オア回路６５は、第５バリッド信号と第４バリッド信号との論理和を出力する。第２インバータ５２は、第１オア回路６５の出力信号を反転する。第３アンド回路５７は、第２インバータ５２の出力信号と第３バリッド信号との論理積を出力する。第４アンド回路６１は、第３アンド回路５７の出力信号と第６バリッド信号との論理積を第４ロード信号として出力する。第２オア回路６６は、第１オア回路６５の出力信号と第３バリッド信号との論理和を出力する。第３インバータ５３は、第２オア回路６６の出力信号を反転する。第５アンド回路５８は、第３インバータ５３の出力信号と第２バリッド信号との論理積を出力する。第６アンド回路６２は、第５アンド回路５８の出力信号と第６バリッド信号との論理積を第３ロード信号として出力する。第３オア回路６７は、第２オア回路６６の出力信号と第２バリッド信号との論理和を出力する。第４インバータ５４は、第３オア回路６７の出力信号を反転する。第７アンド回路５９は、第４インバータ５４の出力信号と第１バリッド信号との論理積を出力する。第８アンド回路６３は、第７アンド回路５９の出力信号と第６バリッド信号との論理積を第２ロード信号として出力する。第４オア回路６８は、第３オア回路６７の出力信号と第１バリッド信号との論理和を出力する。第５インバータ５５は、第４オア回路６８の出力信号を反転する。第９アンド回路６４は、第５インバータ５５の出力信号と第６バリッド信号との論理積を第１ロード信号として出力する。
【００３８】
図９は、図８に示す回路の動作を説明する真理値表である。各信号の値において、１は真であることを表し、０は偽であることを表す（図１１〜図２５においても同じ）。図９に示すように、ミス領域情報生成部３３からミスリスト部３４に新たなミス領域情報が与えられるときに、第６バリッド信号の値が１となる。ミスリスト部３４の第１〜第（ｎ−１）の格納部に有効なミス領域情報が格納されており、第ｎ格納部に有効な情報が格納されていないときには、第１〜第（ｎ−１）のバリッド信号の値が１であり、第ｎバリッド信号の値は０である。このときには、第ｎロード信号の値のみが１となり、その他のロード信号の値は０となる。従って、ミス領域情報の格納先は第ｎ格納部となり、第ｎ格納部に新たなミス領域情報が格納される。全ての格納部に有効な情報が格納されていないときには、第１ロード信号の値のみが１となるので、第１格納部４１に新たなミス領域情報が格納される。全ての格納部に有効なミス領域情報が格納されているときには、全てのロード信号の値が０となるので、新たなミス領域情報はいずれの格納部にも格納されない。なお、ミス領域情報の格納先を選択する回路は、図８に示す回路に限らない。
【００３９】
図１０は、リスト制御部において、各格納部の格納情報をシフトさせる回路の一例を示す回路図である。図１０に示すように、リスト制御部４６の、各格納部４１，４２，４３，４４，４５の格納情報をシフトさせる回路は、例えば５個のインバータ７１，７２，７３，７４，７５および４個のオア回路７６，７７，７８，７９を備えている。第６インバータ７１は、第１バリッド信号を反転した信号を第１シフト信号として出力する。第７インバータ７２は、第２バリッド信号を反転する。第５オア回路７６は、第７インバータ７２の出力信号と第１シフト信号との論理和を第２シフト信号として出力する。第８インバータ７３は、第３バリッド信号を反転する。第６オア回路７７は、第８インバータ７３の出力信号と第２シフト信号との論理和を第３シフト信号として出力する。第９インバータ７４は、第４バリッド信号を反転する。第７オア回路７８は、第９インバータ７４の出力信号と第３シフト信号との論理和を第４シフト信号として出力する。第１０インバータ７５は、第５バリッド信号を反転する。第８オア回路７９は、第１０インバータ７５の出力信号と第４シフト信号との論理和を第５シフト信号として出力する。
【００４０】
ここで、図１０に示す回路の各インバータ７１，７２，７３，７４，７５には、現在のミスリスト部３４の各格納部４１，４２，４３，４４，４５に格納されている情報のバリッドではなく、次のクロックで各格納部４１，４２，４３，４４，４５に格納される候補となる情報のバリッドがバリッド信号として与えられる。つまり、新たなミス領域情報を格納したり、各格納部４１，４２，４３，４４，４５に既に格納されている情報に変化が起こると、リスト制御部４６は、まず、次のクロックで各格納部４１，４２，４３，４４，４５に格納される候補となる情報を生成する。そして、図１０に示す回路によって、各格納部４１，４２，４３，４４，４５に格納される候補となる情報のバリッドに応じて各シフト信号の真偽が決まる。シフト信号が真である場合には、該当する格納部に格納されている情報がシフトされる。シフト信号が偽である場合には、該当する格納部に格納されている情報が保持される。
【００４１】
リスト制御部４６は、次の（Ｋ）から（Ｎ）に従って、各格納部４１，４２，４３，４４，４５に次に格納される候補となる情報を設定する。各格納部４１，４２，４３，４４，４５に次に格納される候補となる情報は、格納部ごとにロード信号、リムーブ信号およびアベイル信号により決まる。各格納部４１，４２，４３，４４，４５に対して、ロード信号、リムーブ信号およびアベイル信号は背反であり、同時に真になることはない。
（Ｋ）第ｎロード信号が真であれば、リスト制御部４６は、ミスリスト部３４の第ｎ格納部に格納する次の候補として、ミス領域情報生成部３３から与えられた新たなミス領域情報を設定し、該候補のバリッドを真に設定する。
（Ｌ）第ｎリムーブ信号が真であれば、リスト制御部４６は、第ｎ格納部に格納する次の候補のバリッドを偽に設定する。
（Ｍ）第ｎアベイル信号が真であれば、リスト制御部４６は、第ｎ格納部に格納する次の候補として、第ｎ格納部に現在格納されている情報を設定し、該候補のフラグを真に設定する。
（Ｎ）前記（Ｋ）、前記（Ｌ）および前記（Ｍ）のいずれにも該当しない場合、リスト制御部４６は、第ｎ格納部に格納する次の候補として、第ｎ格納部に現在格納されている情報を設定する。
【００４２】
図１１〜図１５は、図１０に示す回路においてロード信号が真となるときの動作を説明する真理値表である。図１１〜図１５に示すように、現在の第１〜第（ｎ−１）のバリッド信号の値が１であり、現在の第ｎバリッド信号の値が０であるときには、第ｎロード信号の値のみが１となり、その他のロード信号、リムーブ信号およびアベイル信号の値は０となる。従って、第１〜第ｎの格納部に格納される次の候補のバリッドの値が１となり、それ以外の格納部に格納される次の候補のバリッドの値は０となる。それによって、第１〜第ｎのシフト信号の値が０となるので、第１〜第ｎの格納部についてはシフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。それ以外のシフト信号の値は１となるので、第（ｎ＋１）以降の格納部についてはシフトが起こる。ｋを１以上の整数とすると、シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５については、シフトが起こる場合に第５格納部４５へ情報を提供する格納部が存在しないので、バリッドの値が０であるダミーのデータが用意されており、該ダミーのデータが第５格納部４５に格納される。
【００４３】
図１６〜図２０は、図１０に示す回路においてリムーブ信号が真となるときの動作を説明する真理値表である。図１６〜図２０に示すように、第ｎリムーブ信号の値が１となるとき、第１〜第ｎの格納部には有効なミス領域情報が格納されているので、現在の第１〜第ｎのバリッド信号の値は１である。第（ｎ＋１）以降の格納部については、格納している情報が有効である場合（現在のバリッド信号の値が１）と無効である場合（現在のバリッド信号の値が０）とがある。第ｎリムーブ信号の値が１になると、第ｎ格納部に格納される次の候補のバリッドの値は０となる。それ以外の格納部に格納される次の候補のバリッドの値は現在の値のままである。それによって、第１〜第（ｎ−１）のシフト信号の値が０となるので、第１〜第（ｎ−１）の格納部についてはシフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。第ｎ以降のシフト信号の値は１となるので、第ｎ以降の格納部についてはシフトが起こる。シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５についてシフトが起こる場合には、上述したようにダミーのデータが格納される。
【００４４】
図２１〜図２５は、図１０に示す回路においてアベイル信号が真となるときの動作を説明する真理値表である。図２１〜図２５に示すように、ｍを１以上の整数とすると、第ｍアベイル信号の値が１になると、第ｍ格納部のフラグの値が１になるが、第ｎ格納部に格納される次の候補のバリッドの値は現在の値のままである。従って、現在のバリッドの値が１である格納部についてはシフト信号の値が０となるので、シフトが起こらずに、自格納部に対して設定された次の候補の情報（現在の格納情報と同じ情報）が格納される。現在のバリッドの値が０である格納部についてはシフト信号の値が１となるので、シフトが起こる。シフトが起こる場合、第ｋ格納部には、第（ｋ＋１）格納部に対して設定された次の候補の情報が格納される。ただし、例えば第５格納部４５についてシフトが起こる場合には、上述したようにダミーのデータが格納される。なお、各格納部の格納情報をシフトさせる回路は、図１０に示す回路に限らない。
【００４５】
・テクスチャキャッシュ部の説明
図２６は、実施例２にかかる画像処理装置のテクスチャキャッシュ部を示すブロック図である。図２６に示すように、テクスチャキャッシュ部２５は、キャッシュデータ部８１およびキャッシュ制御部８２を備えている。キャッシュデータ部８１は、テクスチャメモリ部２７から読み込まれたデータを格納するメモリである。キャッシュデータ部８１は、複数のアクセスポートを有するＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＡＭ、ランダムアクセスメモリ）を備えているとよい。キャッシュデータ部８１が複数のアクセスポートを備えていれば、テクスチャメモリ部２７から読み込まれたデータをキャッシュデータ部８１に書き込む動作と、キャッシュ制御部８２によるキャッシュデータ部８１からのデータの読み出し動作とを同時に行うことができる。キャッシュ制御部８２は、テクスチャキャッシュ部２５の動作を制御する。キャッシュ制御部８２は、テーブル８３を備えている。テーブル８３は、キャッシュデータ部８１に格納されているテクスチャイメージのブロックの情報を保持する。テーブル８３は、テクスチャ部２４から第１アドレスデータと第２アドレスデータとを受け取るので、同時に２系統でデータの読み込みを行うことができるＲＡＭを備えているとよい。
【００４６】
図２７は、テーブルの格納情報の一例を示す説明図である。図２７に示すように、テーブル８３は、例えば複数のキャッシュアドレスのエントリを保持している。各エントリには、ブロック番号、イネーブル、ローディングおよびプレディクトの各情報が格納される。ブロック番号は、キャッシュデータ部８１の、当該エントリのキャッシュアドレスに対応する領域に格納されているデータのブロック番号を表す。イネーブルは、当該エントリが有効であるか無効であるかを表す。ローディングは、テクスチャメモリ部２７からデータを読み出してキャッシュデータ部８１に書き込み中であることを表す。プレディクトは、キャッシュデータ部８１の、当該エントリのキャッシュアドレスに対応する領域に格納されているデータがミス領域により必要とされるデータであるか否かを表す。
【００４７】
図２６に示すように、キャッシュ制御部８２は、テクスチャ部２４から第１アドレスデータを受け取ると、テーブル８３を参照する。第１アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されている場合、キャッシュ制御部８２は、キャッシュデータ部８１から該当するテクスチャデータを読み出してテクスチャ部２４へ送る。該当するテクスチャデータがキャッシュデータ部８１に格納されていない場合、キャッシュ制御部８２は、キャッシュデータ部８１から該当するテクスチャデータが読み出されるまで待機する。キャッシュ制御部８２は、テクスチャ部２４から第２アドレスデータを受け取ると、テーブル８３を参照し、第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されているか否かを判断する。第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されている場合、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータありを返す。第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されていない場合、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータなしを返すとともに、テクスチャメモリ部２７から該当するデータを読み込む処理を実行する。
【００４８】
図２８は、テクスチャキャッシュ部における第２アドレスデータに対する処理を示すフローチャートである。図２８に示すように、キャッシュ制御部８２は、前記予測位置にあるピクセルのテクスチャアドレスのデータ（第２アドレスデータ）がテクスチャ部２４から渡されるのを待つ（ステップＳ１）。キャッシュ制御部８２は、テクスチャ部２４から第２アドレスデータを受け取ると、テーブル８３を参照し、第２アドレスデータに対応するテクスチャデータがキャッシュデータ部８１に格納されているか否かを判断する（ステップＳ２）。該当するデータがキャッシュデータ部８１に格納されている場合（ステップＳ２：Ｙｅｓ）、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータありを返す（ステップＳ３）。そして、処理を終了する。
【００４９】
一方、該当するデータがキャッシュデータ部８１に格納されていない場合（ステップＳ２：Ｎｏ）、キャッシュ制御部８２は、ミス領域情報生成部３３にヒット情報としてデータなしを返す（ステップＳ４）。次いで、キャッシュ制御部８２は、第２アドレスデータに対応するテクスチャデータをテクスチャメモリ部２７から読み込んでいる途中であるか否かを判断する（ステップＳ５）。該当するデータの読み込み中である場合（ステップＳ５：Ｙｅｓ）、処理を終了する。
【００５０】
一方、該当するデータの読み込み中でない場合（ステップＳ５：Ｎｏ）、キャッシュ制御部８２は、キャッシュデータ部８１に空きがあるか否かを判断する（ステップＳ６）。キャッシュデータ部８１に空きがある場合（ステップＳ６：Ｙｅｓ）、ステップＳ８へ進む。キャッシュデータ部８１に空きがない場合（ステップＳ６：Ｎｏ）、キャッシュ制御部８２は、キャッシュデータ部８１から最も使用されていないキャッシュを破棄してキャッシュデータ部８１に空きを作り（ステップＳ７）、ステップＳ８へ進む。次いで、キャッシュ制御部８２は、テクスチャメモリ部２７から第２アドレスデータに対応するテクスチャデータを読み込んでキャッシュデータ部８１の空いている領域へ格納することを要求する（ステップＳ８）。次いで、キャッシュ制御部８２は、テーブル８３の該当するエントリのローディングおよびプレディクトをともに真にする（ステップＳ９）。そして、処理を終了する。
【００５１】
テクスチャメモリ部２７からキャッシュデータ部８１にデータが読み込まれると、キャッシュ制御部８２は、テーブル８３の対応するエントリを参照し、該エントリのプレディクトが真であるか否かを確認する。プレディクトが真である場合、キャッシュデータ部８１に読み込まれたデータは、ミス領域により必要とされているデータである。従って、キャッシュ制御部８２は、読み込まれたデータのブロック番号をブロック読み込み情報としてミスリスト部３４に通知する。キャッシュデータ部８１は、実施例１のキャッシュ部に相当する。キャッシュ制御部８２は、実施例１の判定部として動作する。
【００５２】
実施例２によれば、予めキャッシュ制御部８２によりキャッシュミスを起こすと判定されたピクセルの描画を、当該ピクセルが必要とするテクスチャデータがキャッシュデータ部８１に格納されるまで先延ばしにすることができる。それによって、キャッシュミスが発生するピクセルへのアクセスを避けることができるので、テクスチャメモリ部２７から該当するテクスチャデータを読み出してキャッシュデータ部８１に格納するまでの待ち時間をなくすことができる。従って、処理性能の低下を抑制することができる。
【符号の説明】
【００５３】
１  メモリ部
２  キャッシュ部
３  判定部
４  保持部
５  データ処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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