(57)【要約】【課題】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する。【解決手段】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）のソース、ドレインの表面と、間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴ（Ｑｎ２、Ｑｐ２）のソース、ドレインの表面にシリサイド層（２０）を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴ（Ｑｓ）のソース、ドレインの表面にはシリサイド層を形成しない。【選択図】図３
2011171778.tif 000002
【特許請求の範囲】
【請求項１】
メモリを構成する蓄積容量および前記蓄積容量が接続された第１ＭＩＳＦＥＴと、前記メモリの周辺回路を構成する第２ＭＩＳＦＥＴとを有する半導体集積回路装置の製造方法において、
（ａ）半導体基板の主面の第１領域に、ゲート電極、ソースおよびドレイン領域を有する前記第１ＭＩＳＦＥＴを形成し、前記半導体基板の主面の前記第１領域と異なる第２領域に、ゲート電極、ソースおよびドレイン領域を有する前記第２ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように、前記半導体基板の主面の前記第１領域および前記第２領域に第１絶縁膜を形成する工程と、
（ｃ）前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の一方の領域上の前記第１絶縁膜を第１エッチングにより選択的に除去して第１スルーホールを形成する工程と、
（ｄ）前記第１スルーホールに前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の一方の領域に電気的に接続する第１の電極を形成する工程と、
（ｅ）前記工程（ｄ）の後、第２エッチングにより、前記第２ＭＩＳＦＥＴの前記ソースおよびドレイン領域上の前記第１絶縁膜を選択的に除去して第２スルーホールを形成する工程と、
（ｆ）前記工程（ｅ）の後、前記第２スルーホールを介して前記第２ＭＩＳＦＥＴの前記ソースおよびドレイン領域に電気的に接続する第２の電極を形成するとともに、前記第１の電極に電気的に接続する第３の電極を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の他方の領域に電気的に接続する情報蓄積用容量素子を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記情報蓄積用容量素子を覆い、前記第１領域の上部および前記第２領域の上部に第２絶縁膜を形成する工程と、
（ｉ）前記工程（ｈ）の後、第３エッチングにより、前記第２絶縁膜を選択的に除去して第３スルーホールを形成する工程と、
（ｊ）前記工程（ｉ）の後、前記第３スルーホールに前記第２の電極に電気的に接続する第４の電極を形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記情報蓄積用容量素子は、金属膜からなる下部容量電極と、金属膜からなる上部容量電極とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、
前記第３の電極は、ビット線を構成し、
前記第４の電極は、プラグを構成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）と論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、マルチメディア、情報通信などの先端技術分野においては、マイクロコンピュータ、ＤＲＡＭ、ＡＳＩＣなどをワンチップ上に混載したシステムオンチップ構造を実現することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化などを図ろうとする動きが活発になっている。
【０００３】
論理集積回路部の高速化を図る手段の一つに、ソース、ドレインの表面にシリサイド層を形成する技術がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのソース、ドレインにシリサイドを形成すると、リーク電流が増大し、リフレッシュ特性が犠牲になってしまう。
【０００５】
このように、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を図ろうとする場合には、ワンチップ化に適した混載プロセスを新たに開発する必要がある。
【０００６】
本発明の目的は、ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の好ましい一態様は、メモリを構成する蓄積容量および前記蓄積容量が接続された第１ＭＩＳＦＥＴと、前記メモリの周辺回路を構成する第２ＭＩＳＦＥＴとを有する半導体集積回路装置の製造方法において、
（ａ）半導体基板の主面の第１領域に、ゲート電極、ソースおよびドレイン領域を有する前記第１ＭＩＳＦＥＴを形成し、前記半導体基板の主面の前記第１領域と異なる第２領域に、ゲート電極、ソースおよびドレイン領域を有する前記第２ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように、前記半導体基板の主面の前記第１領域および前記第２領域に第１絶縁膜を形成する工程と、
（ｃ）前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の一方の領域上の前記第１絶縁膜を第１エッチングにより選択的に除去して第１スルーホールを形成する工程と、
（ｄ）前記第１スルーホールに前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の一方の領域に電気的に接続する第１の電極を形成する工程と、
（ｅ）前記工程（ｄ）の後、第２エッチングにより、前記第２ＭＩＳＦＥＴの前記ソースおよびドレイン領域上の前記第１絶縁膜を選択的に除去して第２スルーホールを形成する工程と、
（ｆ）前記工程（ｅ）の後、前記第２スルーホールを介して前記第２ＭＩＳＦＥＴの前記ソースおよびドレイン領域に電気的に接続する第２の電極を形成するとともに、前記第１の電極に電気的に接続する第３の電極を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記第１ＭＩＳＦＥＴの前記ソースおよびドレイン領域の他方の領域に電気的に接続する情報蓄積用容量素子を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記情報蓄積用容量素子を覆い、前記第１領域の上部および前記第２領域の上部に第２絶縁膜を形成する工程と、
（ｉ）前記工程（ｈ）の後、第３エッチングにより、前記第２絶縁膜を選択的に除去して第３スルーホールを形成する工程と、
（ｊ）前記工程（ｉ）の後、前記第３スルーホールに前記第２の電極に電気的に接続する第４の電極を形成する工程と、
を含むものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１１】
論理集積回路の高速動作を実現することができると共に、ＤＲＡＭのリフレッシュ特性の低下を回避することができるので、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態である半導体集積回路装置を示す半導体チップの全体構成図である。
【図２】本発明の実施の形態である半導体集積回路装置のメモリ部を構成するＤＲＡＭのメモリアレイと直接周辺回路の構成図である。
【図３】本発明の実施の形態である半導体集積回路装置のメモリ部と論理集積回路部の各一部を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１に示すように、本実施の形態の半導体集積回路装置は、ＣＰＵ（情報処理部）、ＤＲＡＭで構成されたメモリ部、ＡＳＩＣで構成された論理集積回路部およびアナログ回路部を同一の半導体チップの主面に形成したマイクロコンピュータである。
【００１５】
図２に示すように、上記マイクロコンピュータのメモリ部を構成するＤＲＡＭは、メモリアレイ（ＭＡＲＹ）と、それに隣接するセンスアンプ、ロウデコーダおよびカラムデコーダからなる直接周辺回路と、図示しない入出力回路、論理回路、アドレス選択回路、読み出しアンプおよび書き込みアンプなどからなる間接周辺回路とで構成されている。
【００１６】
ＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、後述する複数のワード線ＷＬと複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセルとで構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。
【００１７】
図３の左側部分（第１領域）は、上記マイクロコンピュータのメモリ部を構成するＤＲＡＭのメモリアレイ（ＭＡＲＹ）とそれに隣接する直接周辺回路の各一部を示す半導体基板の要部断面図、同図の右側部分（第２領域）は、論理集積回路部の一部を示す半導体基板の要部断面図である。
【００１８】
ｐ型の単結晶シリコンからなる半導体基板１の第１領域および第２領域には、ｐ型ウエル２とｎ型ウエル３とが形成されている。特に限定はされないが、メモリアレイ（ＭＡＲＹ）と直接周辺回路の一部とに共通のｐ型ウエル２は、半導体基板１の他の領域に形成された回路からのノイズの影響を防止するために、その下部に形成されたｎ型半導体領域４によってｐ型の半導体基板１と電気的に分離されている。
【００１９】
ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面には、素子分離溝５が形成されている。この素子分離溝５は、半導体基板１に形成した溝の内部に酸化シリコン膜を埋め込んだ構成になっており、その表面は、ｐ型ウエル２、ｎ型ウエル３の活性領域の表面とほぼ同じ高さになるように平坦化されている。
【００２０】
メモリアレイ（ＭＡＲＹ）のｐ型ウエル２の活性領域にはメモリセルが形成されている。メモリセルのそれぞれは、ｎチャネル型で構成された一個のメモリセル選択用ＭＩＳＦＥＴＱｓとその上部に形成され、メモリセル選択用ＭＩＳＦＥＴＱｓと直列に接続された一個の情報蓄積用容量素子Ｃとで構成されている。すなわち、このメモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置するスタックド・キャパシタ構造で構成されている。
【００２１】
メモリセル選択用ＭＩＳＦＥＴＱｓは、第１ゲート酸化膜６、ワード線ＷＬと一体に形成されたゲート電極８Ａ、ソースおよびドレイン（ｎ型半導体領域９）により構成されている。第１ゲート酸化膜６の膜厚は、７〜８ｎｍ程度である。ゲート電極８Ａ（ワード線ＷＬ）は、ｎ型の不純物（例えばＰ（リン））をドープした低抵抗の多結晶シリコン膜とＴｉＮ（チタンナイトライド）膜とＷ（タングステン）膜とを積層した３層の導電膜で構成されており、そのシート抵抗は２Ω／□以下である。ゲート電極８Ａの上部には窒化シリコン膜１０が形成されており、側壁には窒化シリコン膜１１が形成されている。
【００２２】
直接周辺回路のｐ型ウエル２の活性領域にはｎチャネル型ＭＩＳＦＥＴＱｎ１が形成されており、ｎ型ウエル３の活性領域にはｐチャネル型ＭＩＳＦＥＴＱｐ１が形成されている。すなわち、この直接周辺回路は、ｎチャネル型ＭＩＳＦＥＴＱｎ１とｐチャネル型ＭＩＳＦＥＴＱｐ１を組み合わせたＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路（相補型ＭＩＳＦＥＴ回路）で構成されている。
【００２３】
ｎチャネル型ＭＩＳＦＥＴＱｎ１は、第１ゲート酸化膜６、ゲート電極８Ｂ、ソースおよびドレインにより構成されている。第１ゲート酸化膜６の膜厚は、前記メモリセル選択用ＭＩＳＦＥＴＱｓの第１ゲート酸化膜６と同じ（７〜８ｎｍ程度）である。ゲート電極８Ｂは、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されており、そのシート抵抗は２Ω／□以下である。ゲート電極８Ｂの上部には窒化シリコン膜１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１ａが形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインのそれぞれは、低不純物濃度のｎ−型半導体領域１２と高不純物濃度のｎ＋型半導体領域１３とからなるＬＤＤ(Lightly Doped Drain)構造で構成されており、ｎ＋型半導体領域１３の表面にはＴｉシリサイド（ＴｉＳｉ２）層２０が形成されている。
【００２４】
ｐチャネル型ＭＩＳＦＥＴＱｐ１は、第１ゲート酸化膜６、ゲート電極８Ｃ、ソースおよびドレインにより構成されている。第１ゲート酸化膜６の膜厚は、前記メモリセル選択用ＭＩＳＦＥＴＱｓの第１ゲート酸化膜６と同じ（７〜８ｎｍ程度）である。ゲート電極８Ｃは、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されており、そのシート抵抗は２Ω／□以下である。ゲート電極８Ｃの上部には窒化シリコン膜１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１ａが形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース、ドレインのそれぞれは、低不純物濃度のｐ−型半導体領域１４と高不純物濃度のｐ＋型半導体領域１５とからなるＬＤＤ構造で構成されており、ｐ＋型半導体領域１５の表面にはＴｉシリサイド層２０が形成されている。
【００２５】
論理集積回路部（第２領域）のｐ型ウエル２の活性領域にはｎチャネル型ＭＩＳＦＥＴＱｎ２が形成されており、ｎ型ウエル３の活性領域にはｐチャネル型ＭＩＳＦＥＴＱｐ２が形成されている。すなわち、この論理集積回路部は、ｎチャネル型ＭＩＳＦＥＴＱｎ２とｐチャネル型ＭＩＳＦＥＴＱｐ２とを組み合わせたＣＭＯＳ回路で構成されている。
【００２６】
ｎチャネル型ＭＩＳＦＥＴＱｎ２は、第２ゲート酸化膜７、ゲート電極８Ｄ、ソースおよびドレインにより構成されている。第２ゲート酸化膜７の膜厚は、第１領域の第１ゲート酸化膜６よりも薄く、４ｎｍ程度である。ゲート電極８Ｄは、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されており、そのシート抵抗は２Ω／□以下である。ゲート電極８Ｄの上部には窒化シリコン膜１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１ａが形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインのそれぞれは、低不純物濃度のｎ−型半導体領域１６と高不純物濃度のｎ＋型半導体領域１７とからなるＬＤＤ構造で構成されており、ｎ＋型半導体領域１７の表面にはＴｉシリサイド層２０が形成されている。
【００２７】
ｐチャネル型ＭＩＳＦＥＴＱｐ２は、第２ゲート酸化膜７、ゲート電極８Ｅ、ソースおよびドレインにより構成されている。第２ゲート酸化膜７の膜厚は、前記ｎチャネル型ＭＩＳＦＥＴＱｎ２の第２ゲート酸化膜７と同じ（４ｎｍ程度）である。ゲート電極８Ｅは、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されており、そのシート抵抗は２Ω／□以下である。ゲート電極８Ｅの上部には窒化シリコン膜１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１ａが形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレインのそれぞれは、低不純物濃度のｐ−型半導体領域１８と高不純物濃度のｐ＋型半導体領域１９とからなるＬＤＤ構造で構成されており、ｐ＋型半導体領域１９の表面にはＴｉシリサイド層２０が形成されている。
【００２８】
メモリ部（第１領域）の図示しない領域には、ＤＲＡＭの間接周辺回路が形成されている。この間接周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせたＣＭＯＳ回路で構成されている。
【００２９】
間接周辺回路のｎチャネル型ＭＩＳＦＥＴは、前記論理集積回路部のｎチャネル型ＭＩＳＦＥＴＱｎ２と同じ構成になっている。すなわち、間接周辺回路のｎチャネル型ＭＩＳＦＥＴは、膜厚が４ｎｍ程度の第２ゲート酸化膜７、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されたゲート電極、低不純物濃度のｎ−型半導体領域と高不純物濃度のｎ＋型半導体領域とからなるＬＤＤ構造のソースおよびドレインにより構成されており、ｎ＋型半導体領域の表面にはＴｉシリサイド層２０が形成されている。
【００３０】
間接周辺回路のｐチャネル型ＭＩＳＦＥＴは、前記論理集積回路部のｐチャネル型ＭＩＳＦＥＴＱｐ２と同じ構成になっている。すなわち、間接周辺回路のｐチャネル型ＭＩＳＦＥＴは、膜厚が４ｎｍ程度の第２ゲート酸化膜７、前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）と同じ導電膜で構成されたゲート電極、低不純物濃度のｐ−型半導体領域と高不純物濃度のｐ＋型半導体領域とからなるＬＤＤ構造のソースおよびドレインにより構成されており、ｐ＋型半導体領域の表面にはＴｉシリサイド層２０が形成されている。
【００３１】
ＤＲＡＭの間接周辺回路を構成するＭＩＳＦＥＴは、上記したように、論理集積回路部を構成するＭＩＳＦＥＴと同一構成になっているので、以下ではその説明を省略する。
【００３２】
メモリ部のメモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ１、ｐチャネル型ＭＩＳＦＥＴＱｐ１および論理集積回路部のｎチャネル型ＭＩＳＦＥＴＱｎ２、ｐチャネル型ＭＩＳＦＥＴＱｐ２のそれぞれの上部には、酸化シリコン膜２２が形成されている。酸化シリコン膜２２の表面は、その高さが半導体基板１の全面でほぼ同じになるように平坦化されている。
【００３３】
酸化シリコン膜２２の上部には酸化シリコン膜２３が形成されている。メモリ部の酸化シリコン膜２３の上部には、ビット線ＢＬと直接周辺回路の第１層配線２４、２５が形成され、論理集積回路部の酸化シリコン膜２３の上部には、論理集積回路の第１層配線２６、２７が形成されている。これらのビット線ＢＬおよび第１層配線２４〜２７は、ＴｉＮ膜とＷ膜とを積層した２層の導電膜で構成されており、そのシート抵抗は２Ω／□以下である。
【００３４】
ビット線ＢＬは、プラグ２８が埋め込まれたコンタクトホール３０を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領域９）と電気的に接続されている。プラグ２８は、ｎ型不純物（例えばＰ）をドープした多結晶シリコン膜からなる。ビット線ＢＬの一端は、コンタクトホール３２を通じて直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方（ｎ＋型半導体領域１３）と電気的に接続されている。
【００３５】
直接周辺回路の第１層配線２４の一端は、コンタクトホール３３を通じてｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの他方（ｎ＋型半導体領域１３）と電気的に接続され、他端は、コンタクトホール３４を通じてｐチャネル型ＭＩＳＦＥＴＱｐ１のソース、ドレインの一方（ｐ＋型半導体領域１５）と電気的に接続されている。直接周辺回路の第１層配線２５は、コンタクトホール３５を通じてｐチャネル型ＭＩＳＦＥＴＱｐ１のソース、ドレインの他方（ｐ＋型半導体領域１５）と電気的に接続されている。
【００３６】
論理集積回路の第１層配線２６は、コンタクトホール３６を通じてｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方（ｎ＋型半導体領域１７）と電気的に接続されている。論理集積回路部の第１層配線２７の一端は、コンタクトホール３７を通じてｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの他方（ｎ＋型半導体領域１７）と電気的に接続され、他端は、コンタクトホール３８を通じてｐチャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレインの一方（ｐ＋型半導体領域１９）と電気的に接続されている。
【００３７】
ビット線ＢＬおよび第１層配線２４〜２７の上部には窒化シリコン膜４０が形成され、側壁には窒化シリコン膜のサイドウォールスペーサ４１が形成されている。ビット線ＢＬおよび第１層配線２４〜２７のさらに上部には、酸化シリコン膜４２が形成されている。
【００３８】
メモリアレイ（ＭＡＲＹ）の酸化シリコン膜４２の上部には、下部電極（蓄積電極）４３、容量絶縁膜４４および上部電極（プレート電極）３５により構成された情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃの下部電極４３はＷ膜からなり、Ｗ（または多結晶シリコン）膜のプラグ４８を埋め込んだスルーホール４７および多結晶シリコン膜のプラグ２８を埋め込んだコンタクトホール３１を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ型半導体領域９）と電気的に接続されている。容量絶縁膜４４は酸化タンタル（Ｔａ２Ｏ５）膜からなり、プレート電極４５はＴｉＮ膜からなる。プレート電極４５の上部には窒化シリコン膜４６が形成されている。
【００３９】
情報蓄積用容量素子Ｃの上部には、スピンオングラス膜５１および酸化シリコン膜５２が形成されている。メモリ部の酸化シリコン膜５２の上部には第２層配線５３〜５６が形成され、論理集積回路部の酸化シリコン膜５２の上部には第２層配線５７が形成されている。これらの第２層配線５３〜５７は、ＴｉＮ膜とＡｌ（アルミニウム）合金膜とＴｉＮ膜とを積層した３層の導電膜で構成されている。
【００４０】
メモリ部の第２層配線５５は、Ｗ膜のプラグ６１が埋め込まれたスルーホール５８を通じて情報蓄積用容量素子Ｃの上部電極４５と電気的に接続され、上部電極４５にプレート電圧（例えばＶdd／２）を供給する。直接周辺回路の第２層配線５６は、Ｗ膜のプラグ６１が埋め込まれたスルーホール５９を通じて第１層配線２４と電気的に接続されている。論理集積回路部の第２層配線５７は、Ｗ膜のプラグ６１が埋め込まれたスルーホール６０を通じて第１層配線２７と電気的に接続されている。
【００４１】
第２層配線５３〜５７の上部には酸化シリコン膜６２が形成され、さらにその上部には直接周辺回路の第３層配線６３および論理集積回路部の第３層配線６４が形成されている。これらの第３層配線６３、６４は、ＴｉＮ膜とＡｌ合金膜とＴｉＮ膜とを積層した３層の導電膜で構成されている。直接周辺回路の第３層配線６３は、Ｗ膜のプラグ６７が埋め込まれたスルーホール６５を通じて第２層配線５６と電気的に接続され、論理集積回路部の第３層配線６４は、Ｗ膜のプラグ６７が埋め込まれたスルーホール６６を通じて第２層配線５７と電気的に接続されている。
【００４２】
第３層配線６３、６４の上部には酸化シリコン膜６８が形成され、さらにその上部には論理集積回路部の第４層配線６９が形成されている。第４層配線６９は、ＴｉＮ膜とＡｌ合金膜とＴｉＮ膜とを積層した３層の導電膜で構成されている。第４層配線６９は、Ｗ膜のプラグ７１が埋め込まれたスルーホール７０を通じて第３層配線６４と電気的に接続されている。
【００４３】
第４層配線６９の上部には、論理集積回路部の配線が１〜３層程度形成され、さらにその上部には、酸化シリコン膜と窒化シリコン膜とを積層した２層の絶縁膜などで構成されたパッシベーション膜が形成されているが、それらの図示は省略する。
【００４４】
次に、上記した半導体集積回路装置の製造方法の一例を図４〜図３０を用いて説明する。
【００４５】
まず、図４に示すように、ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を熱処理してその表面に膜厚１０〜３０ｎｍ程度の酸化シリコン膜７５を形成した後、この酸化シリコン膜３０上にＣＶＤ(Chemical Vapor Deposition)法で膜厚１００〜１４０ｎｍ程度の窒化シリコン膜７６を堆積する。次に、図５に示すように、窒化シリコン膜７６上に形成したフォトレジスト７７をマスクにして素子分離領域の窒化シリコン膜７６、酸化シリコン膜７５、半導体基板１を順次エッチングすることにより、半導体基板１に深さ３５０〜４００ｎｍ程度の溝５ａを形成する。窒化シリコン膜７６をエッチングするガスは、ＣＦ４＋ＣＨＦ３＋ＡｒまたはＣＦ４＋Ａｒを使用し、半導体基板１をエッチングするガスは、ＨＢｒ＋Ｃｌ２＋Ｈｅ＋Ｏ２を使用する。
【００４６】
次に、図６に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜７８を化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ）法で研磨して溝５ａの内部に残すことにより、素子分離溝５を形成する。その後、約１０００℃の熱処理を施して素子分離溝５に埋め込まれた酸化シリコン膜７８をデンシファイ（焼締め）し、続いて熱リン酸を用いたウェットエッチングで半導体基板１上に残った窒化シリコン膜７６を除去する。
【００４７】
次に、図７に示すように、ＤＲＡＭのメモリアレイ（ＭＡＲＹ）と直接周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ１）を形成する領域の半導体基板１にｎ型半導体領域４を形成した後、このｎ型半導体領域４の浅い部分と論理集積回路部の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ２）を形成する領域の半導体基板１にｐ型ウエル２を形成し、ＤＲＡＭの直接周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ１）を形成する領域と論理集積回路部の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ２）を形成する領域の半導体基板１にｎ型ウエル３を形成する。ｎ型半導体領域４は、半導体基板１にＰ（リン）をイオン打ち込みした後、約１０００℃の熱処理でＰを引き延ばし拡散して形成する。また、ｐ型ウエル２とｎ型ウエ３ルは、半導体基板１の一部にＰをイオン打ち込みし、他の一部のＢ（ホウ素）をイオン打ち込みした後、９５０℃程度の熱処理でＰとＢとを引き延ばし拡散して形成する。
【００４８】
次に、ｐ型ウエル２の表面とｎ型ウエルの表面とに残った酸化シリコン膜７５をＨＦ（フッ酸）系の洗浄液を使って除去した後、図８に示すように、８００℃程度の湿式酸化法でｐ型ウエル２の表面とｎ型ウエルの表面とに清浄なゲート酸化膜７９を形成する。
【００４９】
次に、図９に示すように、メモリアレイ（ＭＡＲＹ）および直接周辺回路を形成する領域をフォトレジスト８０で覆い、論理集積回路部のｐ型ウエル２、ｎ型ウエル３の表面の上記ゲート酸化膜７９をＨＦ系の洗浄液を使って除去する。フォトレジスト８０の境界は、メモリアレイ（ＭＡＲＹ）および直接周辺回路を形成する領域と論理集積回路部とを隔てる素子分離溝５の上に配置する。
【００５０】
次に、図１０に示すように、湿式酸化をもう一度行って論理集積回路部のｐ型ウエル２、ｎ型ウエル３のそれぞれの表面に膜厚４ｎｍ程度の第２ゲート酸化膜７を形成する。このとき、第１回目の湿式酸化で形成されたメモリアレイ（ＭＡＲＹ）および直接周辺回路を形成する領域のｐ型ウエル２、ｎ型ウエル３の表面のゲート酸化膜７９も成長して第１ゲート酸化膜６となるので、その膜厚が７〜８ｎｍ程度となるように、あらかじめゲート酸化膜７９の膜厚を設定しておく。
【００５１】
次に、図１１に示すように、メモリアレイ（ＭＡＲＹ）の第１ゲート酸化膜６上にゲート電極８Ａ（ワード線ＷＬ）を形成し、直接周辺回路のゲート酸化膜６上および論理集積回路部の第２ゲート酸化膜７上にそれぞれゲート電極８Ｂ〜８Ｅを形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ〜８Ｅを形成するには、まず半導体基板１上にＰをドープした膜厚７０ｎｍ程度の多結晶シリコン膜をＣＶＤ法で堆積し、その上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜と膜厚１００ｎｍ程度のＷ膜とを堆積し、さらにその上部にＣＶＤ法で膜厚２００ｎｍ程度の窒化シリコン膜１０を堆積する。次に、フォトレジストをマスクにしたエッチングで窒化シリコン膜１０、Ｗ膜、ＴｉＮ膜および多結晶シリコン膜をパターニングする。窒化シリコン膜１０をエッチングするガスは、ＣＦ４＋ＣＨＦ３＋ＡｒまたはＣＦ４＋Ａｒを使用し、Ｗ膜をエッチングガスは、Ｃｌ２＋ＳＦ６を使用する。また、ＴｉＮ膜をエッチングするガスは、Ｃｌ２を使用し、多結晶シリコン膜をエッチングするガスは、Ｃｌ２＋Ｏ２を使用する。
【００５２】
次に、図１２に示すように、メモリアレイ（ＭＡＲＹ）のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域９（ソース、ドレイン）を形成し、直接周辺回路のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱｎ１のｎ−型半導体領域１２を形成し、論理集積回路部のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱｎ２のｎ−型半導体領域１６を形成する。また、直接周辺回路のｎ型ウエル２にｐチャネル型ＭＩＳＦＥＴＱｐ１のｐ−型半導体領域１４を形成し、論理集積回路部のｎ型ウエル２にｐチャネル型ＭＩＳＦＥＴＱｐ２のｐ−型半導体領域１８を形成する。ｎ型半導体領域９およびｎ−型半導体領域１２、１６は、ｎ型ウエル３を覆うフォトレジストをマスクにしてｐ型ウエル２にＰをイオン打ち込みして形成し、ｐ−型半導体領域１４、１８は、ｐ型ウエル２を覆うフォトレジストをマスクにしてｎ型ウエル３にＢをイオン打ち込みして形成する。
【００５３】
次に、図１３に示すように、半導体基板１上にＣＶＤ法で膜厚１０〜５０ｎｍ程度の窒化シリコン膜１１を堆積した後、図１４に示すように、メモリアレイ（ＭＡＲＹ）をフォトレジスト８１で覆い、直接周辺回路と論理集積回路部の窒化シリコン膜１１を異方性エッチングすることにより、ゲート電極８Ｂ〜８Ｅの側壁にサイドウォールスペーサ１１ａを形成する。このとき、フォトレジスト８１の境界は、メモリアレイ（ＭＡＲＹ）と直接周辺回路とを隔てる素子分離溝５の上に配置する。このエッチングは、素子分離溝５に埋め込まれた酸化シリコン膜とゲート電極８Ｂ〜８Ｅ上の窒化シリコン膜１０との削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、酸化シリコン膜に対する選択比を大きく取れるエッチングガス（例えばＣＨ２Ｆ２、ＣＨ３ＦあるいはＣｌ２＋Ｏ２）を使用する。
【００５４】
次に、図１５に示すように、直接周辺回路のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱｎ１のｎ＋型半導体領域１３を形成し、ｎ型ウエル２にｐチャネル型ＭＩＳＦＥＴＱｐ１のｐ＋型半導体領域１５を形成する。また、論理集積回路部のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱｎ２のｎ＋型半導体領域１７を形成し、ｎ型ウエル２にｐチャネル型ＭＩＳＦＥＴＱｐ２のｐ＋型半導体領域１９を形成する。ｎ＋型半導体領域１３、１７は、ｐ型ウエル、２にＡｓ（ヒ素）をイオン打ち込みして形成し、ｐ＋型半導体領域１５、１９は、ｎ型ウエル３にＢをイオン打ち込みして形成する。
【００５５】
次に、図１６に示すように、半導体基板１上にスパッタリング法で膜厚４０ｎｍ程度のＴｉ膜８２を堆積した後、６００〜７００℃の窒素雰囲気中で熱処理を行う。図１７に示すように、メモリアレイ（ＭＡＲＹ）は、窒化シリコン膜１１で覆われているので、この領域ではシリサイド化反応が生じないのに対し、直接周辺回路と論理集積回路部では半導体基板１が露出している箇所（ｎ＋型半導体領域１３、１７とｐ＋型半導体領域１５、１９）でシリサイド化反応が生じ、それらの表面にＴｉシリサイ、ド（ＴｉＳｉ２）層２０が形成される。
【００５６】
次に、未反応のＴｉ膜８２をウェットエッチングで除去した後、図１８に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜２２を堆積し、次いで化学的機械研磨法を用いて酸化シリコン膜２２の表面を平坦化する。
【００５７】
次に、図１９に示すように、フォトレジスト８４をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソース、ドレイン）の上部の酸化シリコン膜２２を除去する。このエッチングは、窒化シリコン膜１０、１１に対する酸化シリコン膜２２のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域９の上部の窒化シリコン膜１１が除去されないようにする。
【００５８】
次に、図２０に示すように、上記フォトレジスト８４をマスクにしたエッチングでメモリセル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域９（ソース、ドレイン）の上部の窒化シリコン膜１１と第２ゲート酸化膜７とを除去することにより、ソース、ドレインの一方（ｎ型半導体領域９）の上部にコンタクトホール３０を形成し、他方（ｎ型半導体領域９）の上部にコンタクトホール３１を形成する。このエッチングは、半導体基板１の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、シリコンに対する選択比を大きく取れるエッチングガスを使用する。また、このエッチングは、窒化シリコン膜１０が異方的にエッチングされるような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１１を残す。このようにすると、コンタクトホール３０、３１は、ゲート電極８Ａ（ワード線ＷＬ）の側壁の窒化シリコン膜１１に対して自己整合で形成される。コンタクトホール３０、３１を窒化シリコン膜１０に対して自己整合で形成するには、あらかじめ窒化シリコン膜１１を異方性エッチングしてゲート電極８Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００５９】
次に、図２１に示すように、コンタクトホール３０、３１の内部にプラグ２８を埋め込んだ後、プラグ２８の表面にＴｉシリサイド層２９を形成する。プラグ２８は、酸化シリコン膜２２の上部にＰをドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール３０、３１の内部に残すことにより形成する。プラグ２８を構成する多結晶シリコン膜中のＰは、後の高温プロセスでコンタクトホール３０、３１の底部からｎ型半導体領域９（ソース、ドレイン）に拡散し、ｎ型半導体領域９を低抵抗化する。Ｔｉシリサイド層２９は、酸化シリコン膜２２の上部にスパッタリング法で堆積したＴｉ膜を６００〜７００℃の窒素雰囲気中で熱処理することにより形成し、その後、未反応のＴｉ膜をウェットエッチングで除去する。
【００６０】
次に、図２２に示すように、酸化シリコン膜２２の上部にＣＶＤ法で酸化シリコン膜２３を堆積した後、フォトレジスト８５をマスクにしたエッチングでコンタクトホール３０の上部の酸化シリコン膜２３を除去する。
【００６１】
次に、図２３に示すように、フォトレジスト８６をマスクにしたエッチングで直接周辺回路および論理集積回路部の酸化シリコン膜２３、２２、および第１ゲート酸化膜６（第２ゲート酸化膜７）を除去することにより、直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ１のｎ＋型半導体領域１３、ｐチャネル型ＭＩＳＦＥＴＱｐ１のｐ＋型半導体領域１５、論理集積回路部のｎチャネル型ＭＩＳＦＥＴＱｎ２のｎ＋型半導体領域１７、ｐチャネル型ＭＩＳＦＥＴＱｐ２のｐ＋型半導体領域１９の上部にコンタクトホール３２〜３８を形成する。このエッチングは、窒化シリコン膜１０およびサイドウォールスペーサ１１ａに対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、コンタクトホール３２〜３８をサイドウォールスペーサ１１ａに対して自己整合で形成する。
【００６２】
次に、図２４に示すように、メモリアレイ（ＭＡＲＹ）の酸化シリコン膜２３の上部にビット線ＢＬを形成し、直接周辺回路および論理集積回路部の酸化シリコン膜２３の上部に第１層配線２４〜２７を形成する。ビット線ＢＬおよび第１層配線２４〜２７は、酸化シリコン膜２３の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでＷ膜の上部にＣＶＤ法で窒化シリコン膜４０を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００６３】
次に、図２５に示すように、ビット線ＢＬおよび第１層配線２４〜２７の側壁にサイドウォールスペーサ４１を形成し、次いでビット線ＢＬおよび第１層配線２４〜２７の上部にＣＶＤ法で酸化シリコン膜４２を堆積した後、フォトレジストをマスクにしたエッチングでコンタクトホール３１の上部の酸化シリコン膜４２、２３を除去することにより、スルーホール４７を形成する。サイドウォールスペーサ４１は、ビット線ＢＬおよび第１層配線２４〜２７の上部にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。また、スルーホール４７を形成するエッチングは、窒化シリコン膜４０およびサイドウォールスペーサ４１に対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、スルーホール４７をサイドウォールスペーサ４１に対して自己整合で形成する。
【００６４】
次に、図２６に示すように、スルーホール４７の内部にＷ膜のプラグ４８を埋め込んだ後、その上部に情報蓄積用容量素子の下部電極（蓄積電極）４３を形成する。プラグ４８は、酸化シリコン膜４２の上部にＣＶＤ法またはスパッタリング法でＷ膜を堆積し、その後、このＷ膜を化学的機械研磨法で研磨してスルーホール４７の内部に残すことにより形成する。下部電極４３は、同じく酸化シリコン膜４２の上部にＣＶＤ法またはスパッタリング法でＷ膜を堆積し、フォトレジストをマスクにしたエッチングでこのＷ膜をパターニングすることにより形成する。
【００６５】
次に、図２７に示すように、下部電極（蓄積電極）４３の上部に情報蓄積用容量素子Ｃの容量絶縁膜４４と上部電極（プレート電極）４５を形成する。容量絶縁膜４４と上部電極４５は、酸化シリコン膜４２の上部にＣＶＤ法またはスパッタリング法で酸化タンタル膜を堆積し、その上部にスパッタリング法でＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜４６を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００６６】
次に、図２８に示すように、情報蓄積用容量素子Ｃの上部にスピン塗布法でスピンオングラス膜５１を形成し、次いでスピンオングラス膜５１の上部にＣＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジストをマスクにして酸化シリコン膜５２とスピンオングラス膜５１と窒化シリコン膜４６とをエッチングすることにより、情報蓄積用容量素子Ｃの上部電極４５の上部にスルーホール５８を形成する。このとき、同時に直接周辺回路と論理集積回路部の酸化シリコン膜５２、スピンオングラス膜５１、酸化シリコン膜４２、窒化シリコン膜４０をエッチングすることにより、直接周辺回路の第１層配線２４の上部にスルーホール５９を形成し、論理集積回路部の第１層配線２７の上部にスルーホール６０を形成する。
【００６７】
次に、図２９に示すように、スルーホール５９〜６０の内部にＷ膜のプラグ６１を埋め込んだ後、酸化シリコン膜５２の上部に第２層配線５３〜５７を形成する。メモリアレイ（ＭＡＲＹ）の第２層配線５５は、スルーホール５８を通じて情報蓄積用容量素子Ｃの上部電極４５と電気的に接続され、直接周辺回路の第２層配線５６は、スルーホール５９を通じて第１層配線２４と電気的に接続され、論理集積回路部の第２層配線５７は、スルーホール６０を通じて第１層配線２７と電気的に接続される。第２層配線５３〜５７は、酸化シリコン膜５２の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、ＴｉＮ膜を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００６８】
次に、図３０に示すように、第２層配線５３〜５７の上部に酸化シリコン膜６２を堆積し、さらにその上部に第３層配線６３、６４を形成する。第３層配線６３、６４を形成するには、まず第２層配線５３〜５７の上部にＣＶＤ法で酸化シリコン膜６２を堆積した後、フォトレジストをマスクにして酸化シリコン膜６２をエッチングすることにより、直接周辺回路の第２層配線５６の上部にスルーホール６５を形成し、論理集積回路部の第２層配線５７の上部にスルーホール６６を形成する。続いて、スルーホール６５、６６の内部にＷ膜のプラグ６７を埋め込んだ後、酸化シリコン膜６２の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、ＴｉＮ膜を堆積し、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングする。直接周辺回路の第３層配線６３は、スルーホール６５を通じて第２層配線５６と電気的に接続され、論理集積回路部の第３層配線６４は、スルーホール６６を通じて第２層配線５７と電気的に接続される。
【００６９】
その後、論理集積回路部の第３層配線６４の上部に酸化シリコン膜６８を堆積し、さらにその上部に第４層配線６９を形成することにより、前記図３に示す半導体集積回路装置が略完成する。第４層配線６９を形成するには、まず第３層配線５６、５７の上部にＣＶＤ法で酸化シリコン膜６８を堆積した後、フォトレジストをマスクにして酸化シリコン膜６８をエッチングすることにより、論理集積回路部の第３層配線６４の上部にスルーホール７０を形成する。続いて、スルーホール７０の内部にＷ膜のプラグ７１を埋め込んだ後、酸化シリコン膜７０の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、ＴｉＮ膜を堆積し、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングする。第４層配線６９は、スルーホール７０を通じて第３層配線６４と電気的に接続される。
【００７０】
上記のように構成された本実施の形態の半導体集積回路装置によれば、次のような効果を得ることができる。
（１）論理集積回路部を構成するＭＩＳＦＥＴのゲート酸化膜厚を薄く形成すると共に、シート抵抗が２Ω／□以下となるような導電材料でゲート電極を構成し、かつソース、ドレインをシリサイド化することにより、論理集積回路の高速動作を実現することができる。
（２）ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのソース、ドレインをシリサイド化しないことにより、シリサイド化によるリーク電流の増大を防いでリフレッシュ特性の低下を回避することができる。
（３）ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのゲート電極をシート抵抗が２Ω／□以下となるような導電材料で構成することにより、ゲート遅延を低減することができる。また、金属配線によるワード線の裏打ちが不要となるので、ＤＲＡＭの製造工程が簡略化され、製造歩留まりが向上する。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
前記実施の形態では、ＤＲＡＭのセンスアンプ、ロウデコーダおよびカラムデコーダを直接周辺回路として定義したが、例えばセンスアンプ、ロウデコーダ、カラムデコーダ、論理回路、アドレス選択回路、読み出しアンプおよび書き込みアンプを直接周辺回路として定義し、入出力回路を間接周辺回路として定義してもよい。
【００７３】
前記実施の形態では、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴのソース、ドレインの表面とにシリサイド層を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの表面にはシリサイド層を形成しないようにしたが、例えばＤＲＡＭの間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴのソース、ドレインの表面とにシリサイド層を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの表面と、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面とにはシリサイド層を形成しないようにしてもよい。この場合は、ＤＲＡＭのメモリアレイと直接周辺回路の製造プロセスを共通化できるので、ＤＲＡＭのメモリアレイと直接周辺回路をＤＲＡＭコアとして単独で流通させることが可能となる。また、ソース、ドレインをシリサイド化した論理集積回路部をロジックコアとして単独で流通させることも可能となる。
【００７４】
前記実施の形態では、シリサイド材料としてＴｉを用いたが、他の金属材料、例えばＣｏ（コバルト）などを用いてもよい。
【産業上の利用可能性】
【００７５】
本発明は、ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置に適用して好適なものである。
【符号の説明】
【００７６】
１  半導体基板
２  ｐ型ウエル
３  ｎ型ウエル
４  ｎ型半導体領域
５  素子分離溝
６  第１ゲート酸化膜
７  第２ゲート酸化膜
８Ａ、８Ｂ、８Ｃ、８Ｄ  ゲート電極
９  ｎ型半導体領域（ソース、ドレイン）
１０、１１  窒化シリコン膜
１１ａ  サイドウォールスペーサ
１２  ｎ−型半導体領域
１３  ｎ＋型半導体領域
１４  ｐ−型半導体領域
１５  ｐ＋型半導体領域
１６  ｎ−型半導体領域
１７  ｎ＋型半導体領域
１８  ｐ−型半導体領域
１９  ｐ＋型半導体領域
２０  Ｔｉシリサイド層
２２、２３  酸化シリコン膜
２４〜２７  第１層配線
２８  プラグ
２９  Ｔｉシリサイド層
３０〜３８  コンタクトホール
４０  窒化シリコン膜
４１  サイドウォールスペーサ
４２  酸化シリコン膜
４３  下部電極（蓄積電極）
４４  容量絶縁膜
４５  上部電極（プレート電極）
４６  窒化シリコン膜
４７  スルーホール
４８  プラグ
５１  スピンオングラス膜
５２  酸化シリコン膜
５３〜５７  第２層配線
５８、５９、６０  スルーホール
６１  プラグ
６２  酸化シリコン膜
６３、６４  第３層配線
６５、６６  スルーホール
６７  プラグ
６８  酸化シリコン膜
６９  第４層配線
７０  スルーホール
７１  プラグ
Ｃ  情報蓄積用容量素子
ＢＬ  ビット線
ＭＡＲＹ  メモリアレイ、
Ｑｎ１、Ｑｎ２  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2011171778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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