(57)【要約】【課題】高耐圧の半導体素子の製造に用いられるＳＯＩ構造を有する基板を低コストで製造する。【解決手段】半導体基板の表面の所定の領域をエッチングすることにより、前記エッチングされた領域間に柱状部を形成する柱状部形成工程と、熱酸化により前記半導体基板の表面に酸化膜を形成する熱酸化工程と、前記半導体基板の前記柱状部の形成されている面に、活性層となる半導体基板を貼り合わせる張り合わせ工程と、前記活性層となる半導体基板を研磨することにより活性層を形成する研磨工程と、を有することを特徴とする半導体基板の製造方法を提供することにより上記課題を解決する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の表面の所定の領域をエッチングすることにより、前記エッチングされた領域間に柱状部を形成する柱状部形成工程と、
熱酸化により前記半導体基板の表面に酸化膜を形成する熱酸化工程と、
前記半導体基板の前記柱状部の形成されている面に、活性層となる半導体基板を貼り合わせる張り合わせ工程と、
前記活性層となる半導体基板を研磨することにより活性層を形成する研磨工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項２】
支持基板となる半導体基板と、
前記半導体基板の中央部分の凹んだ領域内に形成された絶縁体となる柱状部と、
前記半導体基板の前記柱状部の形成されている面に設けられた活性層と、
を有することを特徴とする半導体基板。
【請求項３】
前記半導体基板の凹んだ領域の表面には、酸化膜が形成されていることを特徴とする請求項２に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体基板に関する。
【背景技術】
【０００２】
車載用デバイス等において用いられる半導体装置の高耐圧性を向上させるためには、ＳＯＩ（Silicon  on  Insulator）基板において酸化シリコン膜等により形成されるＢＯＸ層を厚くすることが必要となる。このような、ＳＯＩ基板（ＳＯＩ構造を有する半導体基板を含む）を製造する方法としては、特許文献１及び２等において開示されている。
【０００３】
例えば、特許文献１に記載されているＳＯＩ基板を形成する方法について、図１に基づき説明する。最初に、図１（ａ）に示すように、シリコン基板１１１を準備する。次に、図１（ｂ）に示すように、シリコン基板１１１の表面に酸化膜１１２を形成する。次に、図１（ｃ）に示すように、活性層となる別のシリコン基板１１３を張り合わせ、この後、研磨等することにより形成される。
【０００４】
また、特許文献２に記載されているＳＯＩ構造を有する基板（ＳＯＩ構造と同様の効果を有する半導体基板）を形成する方法について、図２に基づき説明する。最初に、図２（ａ）に示すように、シリコン基板１２１を準備し、次に、図２（ｂ）に示すように、トレンチ１２２を形成する。このトレンチ１２２は、シリコン基板１２１上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、トレンチ１２２が形成される領域に開口部を有するレジストパターンを形成し、この後、ＲＩＥ（Reactive  Ion  Etching）等のドライエッチングにより開口部に露出しているシリコンを除去することによりトレンチ１２２を形成する。次に、図２（ｃ）に示すように、還元雰囲気中で熱処理を行う。この熱処理では、トレンチ１２２における開口面が、閉ざされて空洞１２３が形成され、遂には、図２（ｄ）に示すように、空洞１２３は一体化され平板状の空洞１２４が形成される。即ち、シリコン基板１２１と活性層となるシリコン層１２５に囲まれた平板状の空洞１２４が形成される。空洞１２４は絶縁性を有しているため、シリコン基板１２１上に空洞１２４を介し活性層となるシリコン層１２５を有するＳＯＩ構造の半導体基板を作製することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−４６１６０号公報
【特許文献２】特開２００１−１４４２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に記載されているＳＯＩ基板の製造方法においては、埋め込み酸化膜となる酸化膜１１２は、通常、シリコン基板１１１の表面を熱酸化することにより形成される。このため、高耐圧の半導体素子に対応するため、酸化膜１１２を厚く形成しようとした場合、高温状態で長時間熱処理を行う必要があり、製造されるＳＯＩ基板波高コストなものとなる。よって、このようなＳＯＩ基板を用いた半導体装置は高価なものとなってしまう。具体的には、一般的な熱酸化においては、比較的酸化速度の速い水蒸気酸化によりシリコンの酸化を行う場合では、埋め込み酸化膜として最低限必要となる１μｍの膜厚を形成するためには、１１５０℃の温度で２時間要する。よって、より高耐圧な半導体素子に対応するためには、埋め込み酸化膜の膜厚を１μｍ以上形成する必要があり、厚い埋め込み酸化膜を形成するためには、酸素の拡散のため更に長時間要してしまう。
【０００７】
また、特許文献２に記載されているＳＯＩ構造を有する半導体基板の製造方法では、表面に形成される自然酸化膜の厚さ等により、表面のシリコン原子のマイグレーション特性が変化し、活性層となるシリコン層１２５の厚さが不均一なものとなり、ウエハ内において形成される半導体装置の歩留まりの低下を招いてしまう。更に、この製造方法は再現性も良くないため、製造される半導体基板におけるウエハ間におけるバラツキが大きく、ウエハ間においても形成される半導体装置の歩留まりの低下を招いてしまう。このような、特許文献２に記載されている製造方法におけるシリコン原子のマイグレーションは、トレンチ１２２側壁等のシリコンの表面に形成される酸化膜が水蒸気雰囲気において還元され、このシリコンの表面が熱処理雰囲気に曝されることにより生じるものである。この還元反応は非常に不安定なものであり、このためシリコン原子のマイグレーションが生じる領域も、ウエハ面内で大きくばらついてしまい、均一性、再現性を十分に維持することができないのである。このような不均一性により、製造される半導体素子の耐圧を低下させることとなり、歩留まりを低下させてしまう。
【０００８】
また、形成される空洞１２４が大きい場合等においては、チップに分離することにより、ＳＯＩ構造が崩れてしまう場合があり、特に、大口径のウエハを用いた場合、支持基板となるシリコン基板１２１に、活性層となるシリコン層１２５が反って張り付く場合があり、ＳＯＩ構造を維持することができなくなってしまう。一方、活性層が反って張り付くことを防ぐため、空洞１２４にガス等を封入した場合では、半導体装置を製造する際の熱処理等の工程により、空洞１２４が膨張や収縮するため、シリコン層１２５が反り、製造工程における加工の際にばらつきが生じてしまう。
【０００９】
従って、本発明は、高耐圧な半導体素子の製造に用いることができるＳＯＩ構造の半導体基板を低コストで製造することが可能な半導体基板の製造方法及び半導体基板を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板の表面の所定の領域をエッチングすることにより、前記エッチングされた領域間に柱状部を形成する柱状部形成工程と、熱酸化により前記半導体基板の表面に酸化膜を形成する熱酸化工程と、前記半導体基板の前記柱状部の形成されている面に、活性層となる半導体基板を貼り合わせる張り合わせ工程と、前記活性層となる半導体基板を研磨することにより活性層を形成する研磨工程と、を有することを特徴とする。
【００１１】
また、本発明は、支持基板となる半導体基板と、前記半導体基板の中央部分の凹んだ領域内に形成された絶縁体となる柱状部と、前記半導体基板の前記柱状部の形成されている面に設けられた活性層と、を有することを特徴とする。
【００１２】
また、本発明は、前記半導体基板の凹んだ領域の表面には、酸化膜が形成されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高耐圧な半導体素子の製造に用いることができるＳＯＩ構造の半導体基板を低コストで製造することが可能な半導体基板の製造方法及び半導体基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】ＳＯＩ基板の製造方法の工程図
【図２】ＳＯＩ構造を有する半導体基板の製造方法の工程図
【図３】本実施の形態における半導体基板の製造方法の工程図
【図４】本実施の形態において製造される半導体基板の構造図
【発明を実施するための形態】
【００１５】
本発明を実施するための形態について、以下に説明する。
【００１６】
本実施の形態は、高耐圧の半導体素子に対応したＳＯＩ構造を有する半導体基板の製造方法及び半導体基板である。図３に基づき、本実施の形態について説明する。
【００１７】
最初に、図３（ａ）に示すように、半導体基板であるシリコン基板１１の中央部分１２の一部を除去し、中央部分１２に複数の柱状部１３を形成する。具体的には、シリコン基板１１の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、中央部分１２において柱状部１３が形成される領域に不図示のレジストパターンを形成し、レジストパターンの形成されていない領域におけるシリコン基板１１の表面をＲＩＥ等のドライエッチングにより除去することにより、柱状部１３を形成する。この際行われるドライエッチングの条件は、例えば、導入ガスとして、ＳＦ６：６５ｓｃｃｍ、ＨＢｒ：８０ｓｃｃｍ、Ｏ２：８０ｓｃｃｍを用い、チャンバー内の圧力を２０ｍＴｏｒｒとし、プラズマを発生させることにより行う。ＲＩＥ等のドライエッチングでは異方性エッチングを行うことが可能であることから、シリコンを柱状にエッチングすることができる。尚、形成される柱状部１３は、幅が約１μｍであり、２次元方向において、各々約１μｍ間隔で形成されており、形成される柱状部１３の高さは、約１μｍである。このようにして、シリコン基板１１の中央部分１２は、ドライエッチングにより全体的に凹んだ領域として形成され、柱状部１３は凹んだ領域内において柱状のシリコンにより形成されている。
【００１８】
次に、図３（ｂ）に示すように、シリコン基板１１の表面及び柱状部１３における熱酸化を行う。これにより、シリコン基板１１の表面には、酸化膜１４が形成され、柱状部１３は、酸化シリコンからなる酸化柱状部１３ａとなる。尚、この熱酸化の条件は、水蒸気雰囲気で、１１５０℃で２時間熱酸化を行う。この熱酸化における条件では、シリコン表面における約１μｍのシリコンが熱酸化により酸化シリコンとなるものであるため、柱状部１３は完全に酸化され酸化柱状部１３ａとなり、シリコン基板１１の表面には、約１μｍの酸化シリコンからなる酸化膜１４が形成される。
【００１９】
次に、図３（ｃ）に示すように、表面が酸化されたシリコン基板１１の酸化柱状部１３ａが形成されている面に、活性層となるシリコン基板１５を貼り合わせる。具体的には、シリコン基板１１の酸化柱状部１３ａが形成されている面に、シリコン基板１５を貼り合わせた状態で、１１５０℃の温度で２時間熱処理を行うことにより、表面が酸化されたシリコン基板１１とシリコン基板１５とを貼り合わせる。
【００２０】
次に、図３（ｄ）に示すように、シリコン基板１５の研磨を行う。張り合わされたシリコン基板１５の厚さが、所望の厚さとなるまで研磨することにより、活性層１５ａを形成する。
【００２１】
このようにして、本実施の形態におけるＳＯＩ構造の半導体基板を製造する。図４に、本実施の形態における製造方法により製造された半導体基板を示す。本実施の形態における製造方法により製造された半導体基板は、凹んだ領域となる中央部分１２において、酸化柱状部１３ａと、酸化柱状部１３ａの間に形成された空洞部１６とを有しており、中央部分１２におけるシリコン基板１１の表面の酸化膜１４ａ、酸化柱状部１３ａ及び空洞部１６により絶縁領域１７が形成される。この絶縁領域１７と、シリコン基板１５を研磨することにより形成された活性層１５ａとにより、シリコン基板１１を支持基板とするＳＯＩ構造の半導体基板が形成される。
【００２２】
このように形成された半導体基板では、絶縁領域１７における耐圧を通常のＳＯＩ基板より高くすることができる。具体的には、上述した本実施の形態において製造された半導体基板は、酸化シリコンの比誘電率は約４であり、空洞部１６における比誘電率は１であり、酸化シリコンからなる高さ１μｍの酸化柱状部１３ａは、中央部分１２において、約１／４の領域に形成されている（空洞部１６と酸化柱状部１３ａとの比率が、３：１）。このため、絶縁領域１７における空洞部１６と酸化柱状部１３ａからなる部分においては、１μｍの厚さの酸化シリコンからなる絶縁膜を形成した場合に比べて、
４／（４×０．２５＋１×０．７５）＝２．２５倍耐圧を向上させることができる。尚、本実施の形態では、酸化膜１４ａも形成されているため、合わせると約３．２５倍（２．２５＋１）耐圧を向上させることができる。
【００２３】
また、本実施の形態におけるＳＯＩ構造の半導体基板は、フォトリソグラフィ工程、ドライエッチング工程、熱酸化工程、熱処理工程により製造することができるものであり、これらの工程は、通常の半導体プロセスで頻繁に用いられている方法であることから、再現性良く、均一性の高いＳＯＩ構造の半導体基板を低コストで製造することができる。
【００２４】
尚、上述の説明では、熱酸化を１μｍ行う場合について説明したが、柱状部１３の幅が１μｍであるため、柱状部１３をすべて熱酸化により酸化柱状部１３ａとするためには、熱酸化を行う時間は半分の０．５μｍとすることも可能である。この際形成される酸化膜１４の膜厚は０．５μｍであるが、この場合に耐圧は、１μｍの厚さの酸化シリコンからなる絶縁膜を形成した場合に比べて、２．２５＋０．５＝２．７５倍向上させることができる。よって、本実施の形態において、従来のＳＯＩ基板よりも高耐圧のＳＯＩ構造の基板をより短時間で製造することが可能である。
【００２５】
尚、形成される酸化膜１４の膜厚は、柱状部１５の高さ以下であることが好ましい。酸化膜１４の膜厚よりも柱状部１５の高さが低いと、本実施の形態により得られる効果が低くなってしまうからである。
【００２６】
また、絶縁領域において、酸化柱状部１３ａの占める比率が低くなると、半導体素子を形成する際における加工時において、ＳＯＩ構造の半導体基板としての形態が維持できない場合がある。一方、酸化柱状部１３ａの占める比率が低くなると、柱状部１３を酸化するために時間を要し、また、形成された酸化柱状部１３ａと空洞部１６による部分による耐圧も、酸化シリコン膜のみを形成した場合と比べて、顕著な優位性がみられなくなる傾向にある。
【００２７】
例えば、空洞部１６と酸化柱状部１３ａとの比率が、１：１の場合では、
４／（４×０．５＋１×０．５）＝１．６倍
例えば、空洞部１６と酸化柱状部１３ａとの比率が、１：３の場合では、
４／（４×０．７５＋１×０．２５）＝１．３倍
となる。
【００２８】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【符号の説明】
【００２９】
１１    シリコン基板
１２    中央部分（凹んだ領域）
１３    柱状部
１３ａ  酸化柱状部
１４    酸化膜
１４ａ  酸化膜
１５    シリコン基板（活性層となるシリコン基板）
１５ａ  活性層
１６    空洞部
１７    絶縁領域
【図１】
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【図２】
2011171573.tif 000004
【図３】
2011171573.tif 000005
【図４】
2011171573.tif 000006