(57)【要約】【課題】プラスチック基板上に薄膜トランジスタアレイを集積したアクティブマトリクス基板に用いられる薄膜トランジスタを提供することにある。【解決手段】本発明の薄膜トランジスタは、基板と、基板上に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極の上方に形成された半導体層と、半導体層と交差するように形成されたソース電極と、半導体層と交差するように形成されたドレイン電極とを備える。半導体層の側面のうち、ソース電極およびドレイン電極が延びる方向に平行な側面は、ソース電極およびドレイン電極の外側の側面に整合している。【選択図】図３
2011205119.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、
前記半導体層と交差するように形成されたソース電極と、
前記半導体層と交差するように形成されたドレイン電極と
を備え、
前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している薄膜トランジスタ。
【請求項２】
前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている請求項１または２に記載の薄膜トランジスタ。
【請求項４】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、
前記半導体層上に形成されたチャネル保護層と、
前記チャネル保護層と交差するように形成されたソース電極と、
前記チャネル保護層と交差するように形成されたドレイン電極と
を備え、
前記チャネル保護層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している薄膜トランジスタ。
【請求項５】
前記チャネル保護層の側面のうち、前記ゲート電極が延びる方向に平行な２つの側面間距離は前記ゲート電極の線幅よりも狭い請求項４に記載の薄膜トランジスタ。
【請求項６】
前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している請求項４または５に記載の薄膜トランジスタ。
【請求項７】
前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している請求項４から６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている請求項４から７のいずれかに記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板およびその製造方法、ならびに、当該アクティブマトリクス基板を用いた表示装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、室内で使用されるデスクトップ型コンピュータやテレビジョン装置の画像表示素子としてだけではなく、携帯電話、ノート型またはラップトップ型パーソナルコンピュータ、携帯テレビ、デジタルカメラ、デジタルカムコーダなどの各種携帯型電子装置、更にはカーナビゲーション装置などの車載用電子装置における情報表示素子としても広く利用されている。
【０００３】
各種液晶表示装置のうち、マトリクス電極で駆動される液晶表示装置は、パッシブマトリクス駆動により動作する表示装置とアクティブマトリクス駆動により動作する表示装置に大別される。このうち、アクティブマトリクス型表示装置では、行（ｒｏｗ）および列（ｃｏｌｕｍｎ）からなるマトリクス状に配列された画素毎にスイッチング素子が設けられており、互いに交差するように配列された複数の信号配線および走査配線を用いてスイッチング素子を制御し、選択された画素電極に所望の信号電荷（データ信号）を与えることができる。
【０００４】
まず、図４３および図４４を参照しながら、従来のアクティブマトリクス型表示装置を説明する。図４３は液晶表示装置の概略構成を示しており、図４４は典型的な液晶パネルの断面構成を示している。
【０００５】
液晶表示装置は、図４３に示されるように、光を空間的に変調する液晶パネル５０、液晶バネル内のスイッチング素子を選択的に駆動するためのゲートドライブ回路５１、液晶パネル５０内の各画素電極に信号を与えるソースドライブ回路５２、ゲートドライバ／ソースドライバ５３などから構成されている。
【０００６】
液晶パネル５０は、図４４に示されるように、ガラスから形成された一対の透明絶縁基板５４および５５と、これらの基板５４および５５に挟まれた液晶層（例えばツイステッド・ネマティック液晶層）３８と、これらの外側に配置された一対の偏光子５６とを備えている。
【０００７】
基板５４の液晶層側面には複数の画素電極１１４がマトリクス状に配列されており、画素電極１１４および対向基板５５上の共通透明電極３６により、液晶層３８の選択された部分に所望の電圧を印加することができる。画素電極１１４は、基板５４上に形成された薄膜トランジスタ１１０および信号配線（不図示）を介してソースドライブ回路５２に接続されている。薄膜トランジスタ１１０のスイッチング動作は、基板５４上に形成された走査配線によって制御される。この走査配線は、ゲートドライバ回路５１に接続されている。
【０００８】
一方、基板５５の液晶層側の面には、ブラッカラーフィルタ、カラーフィルタ（Ｒ、Ｇ、Ｂ）、および共通透明電極３６が設けられている。
【０００９】
基板５４および基板５５の液晶層側は、いずれも配向膜３７によって覆われ、液晶層３８中には数μｍ径のスペーサ４０が分散されている。
【００１０】
上述の構成を備えた基板５４は、全体として「アクティブマトリクス基板」と称されている。これに対して、基板５５は「対向基板」と称されている。
【００１１】
以下、従来のアクティブマトリクス基板について、その構造を説明する。
【００１２】
図４５（ａ）は、従来のアクティブマトリクス基板における単位画素領域のレイアウトを示しており、図４５（ｂ）は、そのＡ−Ａ’線断面を示している。
【００１３】
図示されている例では、ガラス基板１２１上に、複数の走査配線１０２と、走査配線１０２に交差する複数の信号配線１０５とが設けられている。走査配線１０２と信号配線１０５とは異なる層（レイヤ）のレベルに位置し、それらの中間レイヤに配置された絶縁膜１０４によって分離されている。
【００１４】
走査配線１０２と信号配線１０５によって囲まれた矩形領域内には、透明導電膜などからなる画素電極１１４が形成されている。画素電極１１４は、走査配線１０２と信号配線１０５とが交差する部分の近傍に形成された薄膜トランジスタ１１０を介して、信号配線１０５から信号電荷を受け取る。画素電極１１４の下には走査配線１０２に平行な補助容量配線１１３が形成されており、画素電極１１４と補助容量配線１１３との間に補助容量を形成する。
【００１５】
薄膜トランジスタ１１０は、走査配線１０２から垂直に突出する支線（ゲート電極１０３）と、ゲート電極１０３を覆うゲート絶縁膜１０４と、ゲート絶縁膜１０４を介してゲート電極１０３と重なり合っている真性半導体層１０６と、真性半導体層１０６上に形成された不純物添加半導体層１０７と、不純物添加半導体層１０７を介して真性半導体層１０６のソース／ドレイン領域に接続されるソース電極１０８およびドレイン電極１０９を備えている。ソース電極１０８は、信号配線１０５から垂直に突出する支線であり、信号配線１０５と一体的に形成されている。
【００１６】
ドレイン電極１０９は、薄膜トランジスタ１１０のドレイン領域と画素電極１１４とを電気的に接続する導電部材であり、金属膜をパターニングすることによって、信号配線１０５およびソース電極１０８とともに形成される。すなわち、この例では、信号配線１０５、ソース電極１０８、およびドレイン電極１０９は、同一レイヤに属しており、相互の配置関係はフォトリソグラフィ工程で用いるマスクパターンによって規定される。
【００１７】
ソース電極１０８とドレイン電極１０９との間は、真性半導体層１０６のチャネル領域を介して接続されており、チャネル領域の導通状態はゲート電極１０３の電位によって制御される。薄膜トランジスタ１１０がｎチャネル型である場合、ゲート電極１０３の電位をトランジスタの反転しきい値以上に増加させれば、薄膜トランジスタ１１０はオン状態になる。このとき、ソース電極１０８とドレイン電極１０９とは電気的に導通するため、信号配線１０５と画素電極１１４との間で電荷のやりとりが行なわれる。
【００１８】
薄膜トランジスタ１１０を正常に動作させるには、ソース電極１０８およびドレイン電極１０９の少なくとも一部分をゲート電極１０３に重ねる必要がある。ゲート電極１０３の線幅は、１０μｍ程度またはそれ以下であるため、信号配線１０５、ソース電極１０８、およびドレイン電極１０９を形成するためのフォトリソグラフィ工程においては、基板１２１上に既に形成されているゲート電極１０３に対する位置合わせ（以下、「アライメント」と称する。）を高い精度で実行する必要がある。通常、±数μｍ以下のアライメント精度が要求される。
【００１９】
また、ゲート電極１０３とドレイン電極１０９との間の重なり領域の面積は、表示特性を左右するゲート・ドレイン間容量Ｃgdを規定し、このゲート・ドレイン間容量Ｃgdの大きさが基板面内でばらつくと、表示品質が劣化する。このため、実際の生産工程においては、露光装置のアライメント精度を±１μｍ以下に制御し、アライメントズレを可能な限り小さく抑えている。
【００２０】
このように、近年のアクティブマトリクス基板の製造に要求されるアライメント精度は非常に高く、この要求に対応する露光装置が開発され・実用化されている。しかし、アライメント精度の高い露光装置が実用化される以前は、製造歩留まりを向上させるため、アクティブマトリクス基板の配置レイアウトを工夫し、アライメントマージンを大きくしていた。
【００２１】
図４６は、露光装置のアライメント精度が悪かった時代に提案されたアクティブマトリクス基板のレイアウトである。図示されている構成では、ドレイン電極１０９が画素電極１１４から信号配線１０５に対して平行に延び、走査配線１０２と交差している。薄膜トランジスタ１１０は、信号配線１０５と走査配線１０２とが交差する部分およびその近傍に形成されている。この例では、走査配線１０２も信号配線１０５も支線を有しておらず、走査配線１０２そのものがゲート電極として機能するとともに、信号配線１０５の一部がソース電極１０８として機能する。
【００２２】
上記構成を有するアクティブマトリクス基板は、次のようにして作製される。
【００２３】
まず、ガラス基板１０１上に透明導電膜１６１および不純物添加半導体層１０７を順次堆積した後、第１のマスクを用いて不純物添加半導体層１０７および透明導電膜１６１をパターニングし、信号配線１０５、ドレイン電極１０９、および画素電極１１４を形成する。
【００２４】
次に、真性半導体層１０６、ゲート絶縁膜１０４、および金属薄膜１０２を順次積層した後、第２のマスクを用い、金属薄膜１０２、ゲート絶縁膜１０４、および真性半導体層１０６を順次パターニングする。こうして、金属薄膜１０２から走査配線１０２および補助容量配線１１３を形成する。
【００２５】
このような方法によれば、最初に形成した信号配線１０５およびドレイン電極１０９に対し、後に形成する走査配線１０２の位置が多少ずれたとしても、信号配線１０５と走査配線１０２との重なり、および、ドレイン電極１０９と走査配線１０２の重なりを確保することができ、ゲート・ドレイン間容量Ｃgdのバラツキも抑制される。
【００２６】
しかし、図４６の構成では、真性半導体層１０６が走査配線１０２の下層レベルに存在しており、全ての信号配線１０５を横切るようにして直線状に長く延びている。このため、薄膜トランジスタ１１０をオン状態にするための走査信号（選択信号）を走査配線１０５に入力したとき、図示されているドレイン電極１０９と、このドレイン電極１０９の図中左側に位置する信号配線１０５との間における半導体層１０６が薄膜トランジスタ１１０のチャネル領域として機能するだけではなく、ドレイン電極１０９とドレイン電極１０９の図中右側に位置する信号配線１０５との間における半導体層１０６も寄生トランジスタのチャネル領域として機能してしまう。このため、左右に隣接する画素間でクロストークが発生し、アクティブマトリクス型液晶表示装置の特徴である高い表示コントラストを達成することができない。
【００２７】
上記の問題を解決するため、図４７に示すような構成を有するアクティブマトリクス基板が提案された（特許文献１）。このアクティブマトリクス基板の基本的な構造は、図４５に示すアクティブマトリクス基板の基本構成と同じである。相違点は、走査配線１０２に支線（ゲート電極１０３）が設けられておらず、直線状に延びる走査配線１０２自体がゲート電極として機能する点と、ドレイン電極１０９が信号配線１０５に対して平行に延びている点にある。このような構成を採用することにより、多少のアライメントズレが生じても、薄膜トランジスタ１１０は正常に動作し、ドレイン電極１０９と走査配線１０２との重なり領域の面積も変動しないため、容量Ｃgdのバラツキを抑えることができる。
【００２８】
図４７の構造によれば、アライメントマージンを１０〜２０μｍ程度にまで拡大することができる。しかし、現在、アクティブマトリクス基板の製造に使用されている露光装置のほとんどが±１μｍ以内のアライメント精度を達成しているため、結局のところ図４７の構造は採用されず、開口率の向上、不良発生時の修正を容易にする等の目的のため、図４５の構造が採用されている場合が多い。
【００２９】
また、層間絶縁膜上に画素電極を設けて画素電極と信号配線とを別レイヤに形成し、画素電極を信号配線上に重ねる構造も提案されている（特許文献２等）。このような構成では、画素電極と信号配線とが別のレイヤに形成され、画素電極と信号配線との隙間を無くすことができるため、画素電極の面積（開口率）を拡大することができ、液晶表示装置の消費電力を抑えることができる。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開昭６１−１０８１７１号公報
【特許文献２】特開６３−２７９２２８公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
近年、電子機器を軽量化するため、ガラス基板に代え、ガラス基板よりも軽いプラスチック基板を用いて液晶表示装置を製造することが試みられている。
【００３２】
しかしながら、プラスチック基板の寸法は、製造プロセス中に大きく変化し、その変化量もプロセスによって変動するため、実用化の上で大きな支障をきたしている。
【００３３】
プラスチック基板の主面に平行な方向に関する寸法変化率（以下、「基板伸縮率」と称する。）は、製造プロセス中の処理温度やプラスチック基板が吸収する水分の量によって強く影響される。例えば、温度による基板伸縮率は、ガラス基板の場合３〜５ｐｐｍ／℃であるのに対し、プラスチック基板の場合は５０〜１００ｐｐｍ／℃である。また、プラスチック基板の場合、水分吸収による基板伸縮率は３０００ｐｐｍにも達する。
【００３４】
３０００ｐｐｍにも達するという基板伸縮率は、製造プロセス中の全工程を経ることによって生じ得る最大値である。本願発明者は、フォトリソグラフィ工程におけるマスクアライメントの実際のズレ量を評価するため、プラスチック基板上に薄膜トランジスタを作製するプロセスを実際に行ない、２つのフォトリソクグラフィー工程間に生じた基板伸縮率を測定した。その結果、マスクアライメントの必要なフォトリソグラフィ工程間で５００〜１０００ｐｐｍ程度の基板伸縮が発生していることがわかった。
【００３５】
このような大きさの基板伸縮が対角５インチのプラスチック基板で生じると、基板サイズは６４μｍ〜１２８μｍ変動することになる。このような範囲で基板サイズの変動が生じると、従来のアクティブマトリクス基板の製造方法では、正常に動作する薄膜トランジスタを作製できなくなる。
【００３６】
本発明者は、図４７の従来構造で実現可能なアライメントマージンを評価してみた。図４８は、図４７の基本構造に対して信号配線１０５の線幅に相当するアライメントマージンを与えた場合のレイアウトを示している。このレイアウトをもとに、図４７の従来構造を持つアクティブマトリクス基板（対角５インチ）で対応可能な基板伸縮量を計算機シミュレーションにより求めた。その結果を下記の表１に記載する。
【００３７】
【表１】
2011205119.tif 000003
【００３８】
表１からわかるように、例えば画素ピッチが２５０μｍの画素を有するアクティブマトリクス基板では、±１４μｍ以下のアライメントマージンしか得ることができない。この程度のアライメントマージンでは、２２０ｐｐｍ以下の基板伸縮率にしか対応できない。
【００３９】
以上のことからわかるように、従来の構成を採用する限り、プラスチック基板を用いてアクティブマトリクス基板を製造することはできず、衝撃に弱く、軽量化の困難なガラス基板を用いてアクティブマトリクス基板を製造するしかない。
【００４０】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、プラスチック基板のように伸縮率の大きな基板を用いても、アライメントズレに起因する問題が生じないアクティブマトリクス基板およびその製造方法を提供することにある。
【００４１】
本発明の他の目的は、プラスチック基板上に薄膜トランジスタアレイを集積したアクティブマトリクス基板を提供することにある。
【００４２】
本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。
【課題を解決するための手段】
【００４３】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、絶縁膜を介して前記走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線上の走査信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の画素電極とを備えたアクティブマトリクス基板であって、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互接続されており、前記画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差している。
【００４４】
本発明による他のアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の画素電極とと備えたアクティブマトリクス基板であって、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、前記画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差するとともに、また、隣接する異なる補助容量配線とも交差している。
【００４５】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、第１の絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、第２の絶縁膜を介して前記下層画素電極の上層に配置され、コンタクトホールを介して前記下層画素電極と電気的に接続される複数の上層画素電極と、を備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、各画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、前記下層画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差するとともに、また、隣接する異なる補助容量配線とも交差している。
【００４６】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、第１の絶縁膜を介して前記走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、第２の絶縁膜を介して前記下層画素電極の上層に配置され、コンタクトホールを介して前記下層の画素電極と電気的に接続される複数の上層画素電極とを備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、前記下層画素電極および上層画素電極によって構成される画素電極、および、これに対応する薄膜トランジスタは、前記導電部材によって相互に接続されており、前記下層画素電極および前記導電部材は、それぞれ、隣接する異なる走査配線と交差している。
【００４７】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、複数の補助容量配線と、絶縁膜を介して前記走査配線、補助容量配線と交差する複数の信号配線と、前記基板上に形成され、対応する走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、薄膜トランジスタを介して、対応する信号配線と電気的に接続され得る複数の下層画素電極と、絶縁膜を介して前記下層の画素電極の上層に配置され、コンタクトホールを介して前記下層画素電極と電気的に接続される複数の上層画素電極とを備えたアクティブマトリクス基板であって、前記信号配線、前記導電部材、および下層画素電極は、いずれも、同一の導電膜をパターニングすることによって形成され、前記下層画素電極および上層画素電極によって構成される画素電極、および、これに対応する薄膜トランジスタは、導電部材によって相互に接続されており、隣接する前記走査配線および前記補助容量配線のうち、一方は前記下層画素電極と交差し、他方は前記導電部材と交差している。
【００４８】
ある好ましい実施形態では、前記信号配線から分岐して前記走査配線と交差するソース電極を備え、前記導電部材と前記走査配線との交差部は、前記信号配線と前記走査配線との交差部および前記ソース電極と前記走査配線との交差部で挟まれている。
【００４９】
ある好ましい実施形態では、前記信号配線と前記導電部材との間の距離は、前記導電部材と前記ソース電極との間の距離と略等しい。
【００５０】
ある好ましい実施形態では、前記薄膜トランジスタのチャネル部が隣合う信号配線のほぼ中央に位置する。
【００５１】
ある好ましい実施形態では、前記薄膜トランジスタのチャネル部が前記上層画素電極によって覆われている。
【００５２】
ある好ましい実施形態において、各薄膜トランジスタの半導体層は、前記走査配線に対して自己整合的に形成されており、前記信号配線および導電部材は、前記半導体層と交差するように配置されている。
【００５３】
ある好ましい実施形態において、前記信号配線および導電部材は、前記半導体層を乗り超えるように配置されており、前記半導体層のチャネル領域は、前記走査配線に対して自己整合的に形成されたチャネル保護層によって覆われている。
【００５４】
ある好ましい実施形態において、前記チャネル保護層の側面のうち、前記信号配線および導電部材が延伸する方向に平行な側面は、前記信号配線および導電部材の外側の側面に整合している。
【００５５】
ある好ましい実施形態において、前記チャネル保護層の側面のうち、前記走査配線が延伸する方向に対して平行な２つの側面間距離は、前記走査配線の線幅よりも狭い。
【００５６】
ある好ましい実施形態において、前記導電部材は、前記導電部材に接続されている画素電極から前記信号配線に対して平行な方向に延長しており、前記導電部材の先端から、前記導電部材に接続された画素電極の反対側の端までの距離が走査配線間隔の１倍より長く、走査配線間隔の２倍未満である。
【００５７】
ある好ましい実施形態において、前記信号配線、前記導電部材、および前記画素電極は、いずれも、同一の導電膜をパターニングすることによって形成された導電層を含んでいる。
【００５８】
ある好ましい実施形態において、前記信号配線、前記導電部材、および前記画素電極は、いずれも、同一の透明導電膜をパターニングすることによって形成された透明導電層を含んでおり、前記信号配線に含まれる前記透明導電層の上には、遮光性を有する膜が配置されている。
【００５９】
ある好ましい実施形態において、前記遮光性を有する膜の電気抵抗率は、前記透明導電層の電気抵抗率よりも低い金属から形成されている。
【００６０】
ある好ましい実施形態において、前記走査配線および前記信号配線は、表示領域内において、前記基板の表面に平行な方位に突出する部分を有していない。
【００６１】
ある好ましい実施形態において、前記走査配線は遮光性金属から形成されている。
【００６２】
ある好ましい実施形態において、前記複数の走査配線の各々は、少なくとも前記薄膜トランジスタが形成される領域において、光を透過し得るスリット状開口部分を有している。
【００６３】
ある好ましい実施形態において、前記複数の走査配線の各々は、少なくとも前記薄膜トランジスタが形成される領域において、複数の配線部分に分離されている。
【００６４】
ある好ましい実施形態において、前記複数の配線部分の各々の線幅は、前記走査配線を覆うネガ型感光性樹脂層を形成した後、前記基板裏面側から前記基板に光を照射し、それによって前記ネガ型感光性樹脂層の一部を露光するとき、前記光の回折により、前記複数の配線部分上に位置する前記ネガ型感光性樹脂層の実質的に全部を感光させることができる大きさである。
【００６５】
ある好ましい実施形態において、前記信号配線に平行な方向に対する前記基板の伸縮率が、前記信号配線に垂直な方向に対する前記基板の伸縮率よりも小さくなるように、前記基板と前記信号配線との間の配置関係が規定されている。
【００６６】
ある好ましい実施形態において、前記複数の走査配線は、表示領域よりも外側に延長されており、各走査配線の延長部の長さは走査配線ピッチよりも大きい。
【００６７】
ある好ましい実施形態において、前記画素電極上にカラーフィルタが形成されている。
【００６８】
ある好ましい実施形態において、前記基板は、プラスチックから形成されている。
【００６９】
本発明によるアクティブマトリクス基板は、プラスチック基板と、前記プラスチック基板上に形成された第１の走査配線と、前記プラスチック基板上に形成され、前記第１の走査配線に対して平行に配置された第２の走査配線と、前記プラスチック基板上に形成され、前記第２の走査配線に対して平行に配置された第３の走査配線と、絶縁膜を介して前記第１から第３の走査配線と交差する信号配線と、前記第１の走査配線を横切る第１の画素電極と、前記第２の走査配線を横切る第２の画素電極と、前記第２の走査配線に対して自己整合的に形成された第１の薄膜トランジスタと、前記第３の走査配線に対して自己整合的に形成された第２の薄膜トランジスタとを備え、前記第１の画素電極は、前記第２の走査配線を横切る第１の導電部材によって前記第１の薄膜トランジスタに接続され、前記第２の画素電極は、前記第３の走査配線を横切る第２の導電部材によって前記第２の薄膜トランジスタに接続されている。
【００７０】
本発明の表示装置は、上記いずれかの記載のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向する基板と、前記アクティブマトリクス基板と前記対向基板との間に位置する光変調層とを備えている。
【００７１】
本発明の携帯型電子装置は、前記表示装置を備えていることを特徴とする。
【００７２】
本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第１のレジストマスクを前記走査配線の上方に形成する工程と、前記半導体層のうち前記第１のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第１のレジストマスクを除去する工程と、前記線状半導体層を覆うように導電膜を堆積する工程と、第２のレジストマスクを用いて前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延長し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００７３】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第２のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記信号配線および前記導電部材を形成する工程とを包含する。
【００７４】
本発明による他のアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第１のレジストマスクを前記走査配線の上方に形成する工程と、前記半導体層のうち前記第１のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第１のレジストマスクを除去する工程と、前記線状半導体層を覆うように透明導電膜を堆積する工程と、前記透明導電膜上に遮光膜を堆積する工程と、第２のレジストマスクを用いて前記遮光膜および透明導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延長し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記薄膜トランジスタの半導体領域を形成する工程と、ネガ型感光性樹脂材料を前記基板上に塗布する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ネガ型感光性樹脂材料を露光した後、現像することにより、非感光部分を除去し、ブラックマトリクスを形成する工程とを包含する。
【００７５】
ある好ましい実施形態においては、前記ネガ型感光性樹脂材料を露光する際、前記走査配線および遮光膜が形成されていない領域を透過する光を用いて、前記信号配線、導電部材、および薄膜トランジスタの半導体領域の上に位置する前記ネガ型感光性樹脂材料を感光し、それよって、前記画素電極が形成されていない領域を前記ブラックマトリクスによって覆う。
【００７６】
ある好ましい実施形態においては、前記遮光膜のうち、前記ブラックマトリクスによって覆われてない部分をエッチングし、前記画素電極上に透光領域を形成する。
【００７７】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第２のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記信号配線および前記導電部材を形成する工程とを包含する。
【００７８】
本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上に第１のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第１のポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第１のレジストマスクを前記走査配線の上方に形成する工程と、前記チャネル保護層のうち前記第１のレジストマスクによって覆われていない部分を除去し、前記走査配線の線幅よりも狭い線幅を有するチャネル保護層を前記走査配線に対して自己整合的に形成する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層上に第２のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第２のポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第２のレジストマスクを前記走査配線の上方に形成する工程と、前記コンタクト層および半導体層のうち前記第２のレジストマスクによって覆われていない部分を除去し、線状コンタクト層、および薄膜トランジスタの半導体領域として機能する部分を含む線状半導体層を前記走査配線に対して自己整合的に形成する工程と、前記第２のレジストマスクを除去する工程と、前記線状コンタクト層を覆うように導電膜を堆積する工程と、第３のレジストマスクを用いて前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に平行に延伸し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記線状コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００７９】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第３のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、線状コンタクト層、線状チャネル保護層、および線状半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。
【００８０】
本発明によるアクティブマトリクス基板の製造方法は、基板上に複数の走査配線を形成する工程と、前記走査配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記走査配線に整合した第１のレジストマスクを前記走査配線の上方に形成する工程と、前記チャネル保護層のうち前記第１のレジストマスクによって覆われていない部分を除去し、チャネル保護層を前記走査配線に対して自己整合的に形成する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第２のレジストマスクを用いて、前記導電膜をパターニングすることにより、前記走査配線と交差する信号配線および画素電極を形成するとともに、前記画素電極から前記信号配線に沿って延伸し、前記画素電極が交差している走査配線に隣接する走査配線と交差する導電部材を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記信号配線および導電部材の下方に前記チャネル保護膜で上面が覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００８１】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第２のレジストマスクとして、前記信号配線および導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、チャネル保護層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。
【００８２】
ある好ましい実施形態においては、前記コンタクト層の形成前に、裏面露光法により、前記半導体層を前記走査配線に対して自己整合的に形成する。
【００８３】
ある好ましい実施形態においては、前記レジストパターンの相対的に薄い部分を除去した後、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングする際、前記半導体層の露出部分をエッチングし、前記チャネル保護層の下方に薄膜トランジスタの半導体領域を残す。
【００８４】
本発明による更に他のアクティブマトリクス基板の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜上に第１導電膜を形成する工程と、前記第１導電膜および前記半導体膜をパターニングすることにより、複数の信号配線、複数の画素電極、および各画素電極から前記信号配線に沿って延びる導電部材を形成するとともに、前記信号配線と前記導電部材との間の領域に位置する前記半導体膜は除去しないで残す工程と、前記基板上に絶縁膜を形成する工程と、前記絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜をパターニングすることにより、前記信号配線、画素電極および導電部材と交差する複数の走査配線を形成するとともに、前記信号配線と前記導電部材との間の領域に位置する前記半導体膜のうち、前記走査配線の下方に位置する部分以外の部分をエッチングする工程とを包含する。
【００８５】
好ましい実施形態において、前記第１導電膜および前記半導体膜をパターニングする工程は、前記信号配線、前記画素電極、および前記導電部材を規定する相対的に厚い部分と、前記信号配線と前記導電部材との間の領域を規定する相対的に薄い部分とを有するレジストマスクを形成する工程と、前記第１導電膜および前記半導体膜のうち、前記レジストマスクに覆われていない部分をエッチングする工程と、前記レジストマスクから前記相対的に薄い部分を除去する工程と、前記第１導電膜のうち、前記レジストマスクの前記相対的に薄い部分によって覆われていた部分をエッチングする工程と包含する。
【００８６】
アクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第１のレジストマスクを前記ゲート電極の上方に形成する工程と、前記半導体層のうち前記第１のレジストマスクによって覆われていない部分を除去し、薄膜トランジスタの半導体領域として機能する部分を含む半導体層を前記ゲート電極に対して自己整合的に形成する工程と、前記第１のレジストマスクを除去する工程と、前記半導体層を覆うように導電膜を堆積する工程と、第２のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００８７】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第２のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記ソース電極およびドレイン電極を形成する工程とを包含する。
【００８８】
ある好ましい実施形態において、前記ソース電極は、前記走査配線と交差するように直線状に延びる信号配線の一部であり、前記ドレイン電極は、画素電極から前記信号配線に沿って平行に延びている。
【００８９】
本発明による更に他のアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上に第１のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第１のポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第１のレジストマスクを前記ゲート電極の上方に形成する工程と、前記チャネル保護層のうち前記第１のレジストマスクによって覆われていない部分を除去し、前記チャネル保護層を前記ゲート電極に対して自己整合的に配置する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層上に第２のポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記第２のポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第２のレジストマスクを前記ゲート電極の上方に形成する工程と、前記コンタクト層および半導体層のうち前記第２のレジストマスクによって覆われていない部分を除去し、コンタクト層、チャネル保護層、および薄膜トランジスタの半導体領域として機能する部分を含む半導体層を前記ゲート電極に対して自己整合的に形成する工程と、前記第２のレジストマスクを除去する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第３のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００９０】
ある好ましい実施形態において、前記薄膜トランジスタの半導体層を形成する工程は、前記第３のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分に覆われていた部分をエッチングし、前記ソース電極およびドレイン電極を分離して形成する工程とを包含する。
【００９１】
ある好ましい実施形態おいて、前記チャネル保護層の幅は前記半導体領域の幅よりも狭く設定される。
【００９２】
本発明によるアクティブマトリクス基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層上にチャネル保護層を形成する工程と、前記チャネル保護層上にポジ型レジスト層を形成する工程と、前記基板の裏面側から前記基板に光を照射し、それによって前記ポジ型レジスト層を露光した後、現像により、前記ゲート電極に整合した第１のレジストマスクを前記ゲート電極の上方に形成する工程と、前記チャネル保護層のうち前記第１のレジストマスクによって覆われていない部分を除去し、前記チャネル保護層を前記ゲート電極に対して自己整合的に配置する工程と、前記チャネル保護層および半導体層を覆うようにコンタクト層を堆積する工程と、前記コンタクト層を覆うように導電膜を堆積する工程と、第２のレジストマスクを用いて前記導電膜をパターニングすることにより、前記ゲート電極と交差するソース電極およびドレイン電極を形成し、更に、前記コンタクト層、チャネル保護層、および半導体層をパターニングすることにより、前記ソース電極およびドレイン電極の下方に前記チャネル保護膜で上面が部分的に覆われた前記薄膜トランジスタの半導体領域を形成する工程とを包含する。
【００９３】
ある好ましい実施形態において、前記薄膜トランジスタの半導体領域を形成する工程は、前記第２のレジストマスクとして、前記ソース電極およびドレイン電極を規定する相対的に厚い部分と、前記ソース電極と前記ドレイン電極との隙間の領域を規定する相対的に薄い部分とを有するレジストパターンを形成する工程と、前記導電膜、コンタクト層、および半導体層のうち、前記レジストパターンに覆われていない部分をエッチングする工程と、前記レジストパターンの相対的に薄い部分を除去する工程と、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングし、前記信号配線および前記導電部材を分離して形成する工程とを包含する。
【００９４】
ある好ましい実施形態においては、前記コンタクト層の形成前に、裏面露光法により、前記半導体層を前記ゲート電極に対して自己整合的に形成する。
【００９５】
ある好ましい実施形態においては、前記レジストパターンの相対的に薄い部分を除去した後、前記導電膜およびコンタクト層のうち、前記レジストパターンの相対的に薄い部分によって覆われていた部分をエッチングする際、前記半導体層の露出部分をエッチングし、前記チャネル保護層の下方に薄膜トランジスタの半導体領域を残す。
【００９６】
本発明の薄膜トランジスタは、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層と交差するように形成されたソース電極と、前記半導体層と交差するように形成されたドレイン電極とを備え、前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。
【００９７】
ある好ましい実施形態において、前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している。
【００９８】
ある好ましい実施形態において、前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている。
【００９９】
本発明による薄膜トランジスタは、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたチャネル保護層と、前記チャネル保護層と交差するように形成されたソース電極と、前記チャネル保護層と交差するように形成されたドレイン電極とを備え、前記チャネル保護層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。
【０１００】
好ましい実施形態において、前記チャネル保護層の側面のうち、前記ゲート電極が延びる方向に平行な２つの側面間距離は前記ゲート電極の線幅よりも狭い。
【０１０１】
好ましい実施形態において、前記半導体層の側面のうち、前記ゲート電極が延びる方向に平行な側面は、前記ゲート電極の側面に整合している。
【０１０２】
好ましい実施形態において、前記半導体層の側面のうち、前記ソース電極およびドレイン電極が延びる方向に平行な側面は、前記ソース電極およびドレイン電極の外側の側面に整合している。
【０１０３】
好ましい実施形態において、前記ソース電極と前記半導体層の間、および前記ドレイン電極と前記半導体層との間には、コンタクト層が設けられている。
【発明の効果】
【０１０４】
本発明のアクティブマトリクス基板によれば、画素電極を薄膜トランジスタに接続するための導電部材が、当該画素電極から離れた位置にある走査配線の位置まで延伸し、走査配線と交差している。このため、走査配線と導電部材との間のアライメントマージンが充分に大きくなり、プラスチック基板のように伸縮率の大きな基板を用いることが可能となる。
【０１０５】
薄膜トランジスタの半導体層が走査配線（ゲート電極）上に自己整合的に形成されている場合は、製造に際して、半導体層と走査配線（ゲート電極）との間のマスクアライメントが不要となるため、基板が大きく伸縮しても、薄膜トランジスタの半導体層と走査配線（ゲート電極）との間に位置ずれが生じない。
【０１０６】
薄膜トランジスタの半導体層上にチャネル保護層が設けられている場合、半導体層のチャネル領域が製造プロセス中にエッチングされず、トランジスタ特性のバラツキが防止される。また、チャネル保護層が走査配線（ゲート電極）に対して自己整合的に形成される場合、チャネル保護層と走査配線（ゲート電極）との間のマスクアライメントが不要となるため、基板が大きく伸縮しても、チャネル保護層と走査配線（ゲート電極）との間において位置ずれが生じないという利点がある。
【０１０７】
走査配線（ゲート電極）が遮光性金属から形成されていると、裏面露光法を用いて上記の半導体層やチャネル保護層を形成することができる。
【０１０８】
薄膜トランジスタがブラックマトリクスで覆われていると、外光による薄膜トランジスタのオフ電流リーク増加が抑制される。
【０１０９】
本発明のアクティブマトリクス基板の製造方法によれば、裏面露光法により、薄膜トランジスタを走査配線上に自己整合的に形成することができるため、基板の伸縮が生じても、薄膜トランジスタと走査配線との間のアライメントズレを問題にする必要が無くなる。また、ソース電極として機能する信号配線、およびドレイン電極として機能する導電部材を走査配線と交差させることが容易なレイアウトを採用しているため、基板の伸縮が大きくても、正常に機能する薄膜トランジスタを形成できる。このため、従来は実現が困難であるとされていたプラスチック基板を用いてアクティブマトリクス基板を製造することが可能になる。
【０１１０】
本発明の表示装置によれば、上記のアクティブマトリクス基板を備えているため、軽量かつ耐衝撃性に優れたプラスチック基板を用いて表示を行なうことができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板１００のレイアウトを模式的に示す上面図である。
【図２】アクティブマトリクス基板１００の表示領域の一部を拡大した上面図である。
【図３】（ａ）は、図２のＡ−Ａ’線断面図であり、（ｂ）は、図２のＢ−Ｂ’線断面図であり、（ｃ）は斜視図である。
【図４】（ａ）は、走査配線を形成した後、ドレイン電極や画素電極のパターニングを行なうまでの期間にプラスチック基板が延びる場合に好適な配置例を示し、（ｂ）は、同様の期間にプラスチック基板が縮む場合に好適な配置例を示している。
【図５】走査配線を形成した後、ドレイン電極や画素電極のパターニングを行なうまでの間に、プラスチック基板が延びるか縮むかが不特定の場合における配置例を示している。
【図６】（ａ）〜（ｄ）は、主なプロセスステップにおける２つの画素領域を示す上面図である。
【図７Ａ】（ａ）〜（ｅ）は、主なプロセスステップにおける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図７Ｂ】（ａ）〜（ｅ）は、主なプロセスステップにおける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図７Ｃ】（ａ）〜（ｂ）は、主なプロセスステップにおける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図８】（ａ）は、画素電極などを規定するレジストマスクの一部を示す部分拡大図であり、（ｂ）、（ｃ）および（ｄ）は、それぞれ、（ａ）のＣ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、およびＥ−Ｅ’線断面図である。
【図９】図８に示されるレジストマスクの模式的斜視図である。
【図１０】図８のレジストマスクのアッシング後における模式的斜視図である。
【図１１】本発明の実施形態で採用しているカラーフィルタの電着法を説明するための図である。
【図１２】本発明の実施形態で採用しているアライメントマーカーの一例を示す平面図である。
【図１３】アライメントマージン（基板伸縮マージン）Δｙと画素ピッチとの関係を示すグラフである。
【図１４】本発明の第２の実施形態におけるアクティブマトリクス基板２００のレイアウトの概略を示した平面図である。
【図１５】（ａ）は、図１４のＡ−Ａ’線断面図であり、（ｂ）は、図１４のＢ−Ｂ’線断面図である。
【図１６】本発明の第２の実施形態におけるアクティブマトリクス基板２００の製造方法を示す図面であり、主なプロセスステップにおける２つの画素領域を示す平面図である。
【図１７】図１６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図１８】本発明の第３の実施形態におけるアクティブマトリクス基板３００のレイアウトの概略を示した平面図である。
【図１９】（ａ）および（ｂ）は、薄膜トランジスタ形成領域におけるブラックマトリクス３５の形状を示す平面図であり、（ｃ）および（ｄ）は、それぞれ、（ａ）および（ｂ）のＦ−Ｆ’線断面図である。
【図２０】本発明の第４の実施形態におけるアクティブマトリクス基板４００の製造方法を示す図面であり、主なプロセスステップにおける２つの画素領域を示す平面図である。
【図２１】図２０のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図２２】本発明の第５の実施形態に係るアクティブマトリクス基板５００のレイアウトを模式的に示す上面図である。
【図２３】アクティブマトリクス基板５００の表示領域の一部を拡大した上面図である。
【図２４】図２３のＡ−Ａ’線断面図である。
【図２５】図２３のＢ−Ｂ’線断面図である。
【図２６】本発明による第６の実施形態に係るアクティブマトリクス基板６００の表示領域の一部を拡大した上面図である。
【図２７】図２６のＡ−Ａ’線断面図である。
【図２８】図２６のＢ−Ｂ’線断面図である。
【図２９】本発明による第６の実施形態の改良例に係るアクティブマトリクス基板７００の表示領域の一部を拡大した上面図である。
【図３０】図２９のＡ−Ａ’線断面図である。
【図３１】図２９のＢ−Ｂ’線断面図である。
【図３２】本発明による第７の実施形態に係るアクティブマトリクス基板８００の表示領域の一部を拡大した上面図である。
【図３３】図３２のＡ−Ａ’線断面図である。
【図３４】図３２のＢ−Ｂ’線断面図である。
【図３５】本発明による第８の実施形態に係るアクティブマトリクス基板９００の表示領域の一部を拡大した上面図である。
【図３６】図３５のＡ−Ａ’線断面図である。
【図３７】図３５のＢ−Ｂ’線断面図である。
【図３８】図３５のＣ−Ｃ’線断面図である。
【図３９】本発明による第９の実施形態に係るアクティブマトリクス基板１０００の表示領域の一部を拡大した上面図である。
【図４０】図３９のＡ−Ａ’線断面図である。
【図４１】本発明の第１０の実施形態におけるアクティブマトリクス基板１１００の製造方法を示す図面であり、主なプロセスステップにおける２つの画素領域を示す平面図である。
【図４２】図４１のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【図４３】従来のアクティブマトリクス型表示装置の平面図である。
【図４４】従来の液晶表示パネルの断面図である。
【図４５】（ａ）は、従来のアクティブマトリクス基板上に形成された１つの画素領域における平面レイアウト図であり、（ｂ）は、そのＡ−Ａ’線断面である。
【図４６】（ａ）は、従来のアクティブマトリクス基板上に形成された１つの画素領域における平面レイアウト図であり、（ｂ）は、そのＡ−Ａ’線断面である。
【図４７】従来のアクティブマトリクス基板上に形成された１つの画素領域におけるレイアウト図である。
【図４８】従来のアクティブマトリクス基板について、画素ピッチとアライメントマージンとの関係を求めるために用いたレイアウト図である。
【図４９】従来のアクティブマトリクス基板における走査配線１０２と信号配線１０５との交差部８０を示す平面図である。
【発明を実施するための形態】
【０１１２】
（第１の実施形態）
図１〜図３を参照しながら、本発明によるアクティブマトリクス基板の第１の実施形態を説明する。
【０１１３】
まず、図１を参照する。図１は、本実施形態におけるアクティブマトリクス基板１００のレイアウト構成を模式的に示した平面図である。
【０１１４】
このアクティブマトリクス基板１００は、ポリエーテルスルホン（ＰＥＳ）等のプラスチック材料から形成された絶縁性基板（以下、「プラスチック基板」と称する。）１と、プラスチック基板１上に形成された薄膜トランジスタアレイ構造を備えている。
【０１１５】
プラスチック基板１の上には、複数の走査配線２および信号配線５が互いに直交するように配列されている。走査配線２および信号配線５は、異なるレイヤに属しており、中間レイヤに設けられた絶縁膜によって電気的に絶縁分離されている。図１では、簡明化のため、７本の走査配線２と８本の信号配線５が示されているが、実際には多数の走査配線２および信号配線５が配列されている。
【０１１６】
走査配線２と信号配線５とが交差する領域には、図１において不図示の薄膜トランジスタが形成されている。この薄膜トランジスタを介して信号配線５と電気的に接続される画素電極１４が走査配線２を乗り越えるように配置されている。
【０１１７】
次に、図２を参照する。図２は、アクティブマトリクス基板１００の表示領域の一部を拡大したレイアウト図であり、同一の画素列に属する２つの画素領域を示している。
【０１１８】
走査配線２を乗り越えるように配置された画素電極１４からは、信号配線５に対して平行な方向（Ｙ軸方向）に導電部材９が長く延伸している。導電部材９は薄膜トランジスタ１０のドレイン電極として機能するものであり、画素電極１４と薄膜トランジスタ１０とを電気的に相互接続する。
【０１１９】
本実施形態では、各薄膜トランジスタ１０を構成する半導体層が走査配線２に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線５および導電部材（ドレイン電極）９が配置されている。或る任意の薄膜トランジスタ１０に接続されるドレイン電極９と、そのドレイン電極９に接続される画素電極１４とは、隣接する別々の走査配線２を横切っている。図１および図２に示されている例においては、＋Ｙ側から−Ｙ側に向かって走査配線２が選択的に順次駆動される場合、先に選択駆動される走査配線２と交差する位置に画素電極１４が配置されており、この画素電極１４から延びるドレイン電極９は、その次に選択駆動される走査配線２と交差するように配されている。この場合、画素電極１４と、これに重なる走査配線２との間で補助容量が形成される。走査配線の駆動方法は＋Ｙ側から−Ｙ側に向かって進行する線順次駆動に限定されず、例えば、＋Ｙ側から−Ｙ側に向かって進行するインタレース駆動や、−Ｙ側から＋Ｙ側に向かって進行する線順次駆動を採用してもよい。
【０１２０】
次に、図３（ａ）〜（ｃ）を参照する。図３（ａ）は、図２のＡ−Ａ’線断面図であり、図３（ｂ）は、図２のＢ−Ｂ’線断面図である。図３（ｃ）は、走査配線２と、その上に位置している薄膜トランジスタ１０の半導体層６および７を模式的に示す斜視図である。
【０１２１】
本実施形態の薄膜トランジスタ１０は、図３（ａ）に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線２、ゲート絶縁膜４、真性半導体層６、および、不純物添加半導体層７を含む積層構造を有している。本実施形態の真性半導体層６は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層７はリン（Ｐ）などのｎ型不純物が高濃度にドープされたｎ+微結晶シリコンから形成されている。信号配線５およびドレイン電極９は、それぞれ、コンタクト層として機能する不純物添加半導体層７を介して、半導体層６のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線５の一部（走査配線２と交差している部分）が薄膜トランジスタ１０のソース電極８として機能している。
【０１２２】
図３（ｃ）に示されるように、半導体層６のうち、ソース領域Ｓとドレイン領域Ｄとの間の領域３１はチャネル領域として機能し、チャネル領域３１の上面には不純物添加半導体層７が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層６のチャネル部の上面は、不純物添加半導体層７を除去する際に、薄くエッチングされている。
【０１２３】
本実施形態では、半導体層６および７の側面のうち、走査配線２が延びる方向に平行な側面は、走査配線２の側面に「整合」している。このような構成は、後述するように、裏面露光法を用いて行なう自己整合プロセスによって実現することができる。また、半導体層６および７の他の側面、信号配線５およびドレイン電極９の外側の側面と「整合」している。このような構成は、後述するように、信号配線５およびドレイン電極９のパターニングと、下層に位置する半導体層６および７のパターニングとを同一マスクを用いて行うことにより実現することができる。なお、本明細書における「整合」とは、或るレイヤに属するパターンエッジの位置が他のレイヤに属するパターンエッジの位置と完全に一致している場合だけではなく、或る程度ずれている場合を広く含むものとする。この「ずれ」は、マスクの合わせずれに起因して生じるものではなく、例えば、共通のマスク（レジストマスクなど）を用いて複数のレイヤのパターンを順次形成する場合に各レイヤにおけるサイドエッチ量が変化することによって生じ得るものである。
【０１２４】
以上のことを考慮して、本明細書における「整合」とは、異なるレイヤに属するパターンがマスクの合わせずれに影響されない配置関係を有している状態を意味するものとする。
【０１２５】
次に、図２のＢ−Ｂ’線断面図である図３（ｂ）を参照すると、画素電極１４が形成されている領域においても、走査配線２上に半導体層６および７が存在していることがわかる。ただし、画素電極が形成されている領域内における半導体層６および７は、図３（ｃ）から明らかなように、薄膜トランジスタ１０を構成する半導体層６および７からは分離されており、トランジスタ動作を行なうことはない。このため、同一行（走査配線）に属する画素間でクロストークが生じることはない。
【０１２６】
本実施形態では、信号配線５、ドレイン電極９、および画素電極１４のすべてが１枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線５、ドレイン電極９、および画素電極１４のすべてが同一レイヤに属している。信号配線５、ドレイン電極９、および画素電極１４は、保護絶縁膜１１によって覆われ、その上にはカラーフィルタ３３が設けられている。
【０１２７】
再び図２を参照する。
【０１２８】
画素電極１４を薄膜トランジスタ１０に接続するドレイン電極９は、前述したように、画素電極１４から信号配線５に対して平行に延伸し、ドレイン電極９に接続されるべき薄膜トランジスタ１０を選択駆動（スイッチング）する走査配線２と交差している。このドレイン電極９は、対応する走査配線２以外の走査配線とは交差しないようにレイアウトされている。すなわち、ドレイン電極９の先端（図２の−Ｙ方向側の端部）と画素電極１４の反対側エッジ（図２の＋Ｙ方向側の端部）との間の距離は、走査配線間隔の１倍より長く、しかも、２倍未満に設定されている。これに対し、従来のアクティブマトリクス基板では、図２７（ａ）示すように、ドレイン電極９の先端と画素電極１４の反対側エッジとの間の距離は、走査配線間隔の１倍以下である。
【０１２９】
次に、図２を参照しながら、ドレイン電極９および画素電極１４の構成をより詳細に説明する。
【０１３０】
図示されているドレイン電極９は、画素電極１４の−Ｘ側および−Ｙ側の角部から信号配線５に向かって短く突出した部分（接続部１５）と、接続部１５から信号配線５に対して平行な方向（−Ｙ側）に長く延びる部分（延長部１６）とから構成されている。ドレイン電極９の−Ｙ側端と、ドレイン電極９に接続されている画素電極１４の−Ｙ側端との間の距離を「ドレイン電極９の長さ（Ｌd）」と定義すると、ドレイン電極９の長さＬdは以下の式１のように示される。
Ｌd＝Ｐpitch−ＤＤgap−Ｙcon                          （式１）
ここで、Ｐpitchは画素ピッチ、ＤＤgapはドレイン電極間ギャップ、Ｙconは接続部１５の幅である。
【０１３１】
プラスチック基板１上に所定間隔で複数の走査配線２を形成した後、プラスチック基板１が大きく伸縮して実際の走査配線ピッチが予測できない変動を示したとしても、図２に示す構成によれば、信号配線５、ドレイン電極９、および画素電極１４をパターニングするとき、これらを走査配線２と確実に交差させるように位置合わせできる。
【０１３２】
走査配線２とドレイン電極９（画素電極１４）との間のアライメントに必要なマージンは、ドレイン電極９の長さＬdを大きくするほど拡がる。画素ピッチＰpitchを一定と仮定した場合において、ドレイン電極９の長さＬdを大きくするためには、ＤＤgapおよびＹconを出きる限り小さくすればよい。しかし、ＤＤgapやＹconの下限値は、パターニングを行なう際のフォトリソグラフィおよびエッチング技術によって規定され、限界がある。画素電極１４の各々を確実に分離し、また、接続部１５の狭小化や切断を回避するには、パターニング工程でのエッチングマージンを充分に確保する必要がある。
【０１３３】
通常、画素電極間ギャップ（ＰＰgap）は、開口率向上の観点から可能な限り小さく設定されるため、ドレイン電極９の長さＬdを最大化するには、ドレイン電極間ギャップＤＤgapを画素電極間ギャップＰＰgapに等しい大きさに設定すれば良い。このように設定した場合、下記の式２が成立する。
Ｌd＝Ｐpitch−ＰＰgap−Ｙcon                        （式２）
【０１３４】
図２では、式２がほぼ成り立つ場合のレイアウトが示されているが、ドレイン電極９の長さＬdは、式２で定まる値を有している必要はなく、必要なアライメントマージンを確保できる値を有していれば良い。
【０１３５】
なお、画素電極１４のＸ軸に沿って測定したサイズＹpixは、以下の式３で示される。
Ｙpix＝Ｐpitch−ＰＰgap                              （式３）
【０１３６】
図２の場合、式２および式３から以下の式４が成立する。
Ｌd＝Ｙpix−Ｙcon                                     （式４）      
【０１３７】
走査配線２とドレイン電極９（画素電極１４）との間のアライメントマージンΔＹは、走査配線２の幅をＧwidthとした場合、下記の式５で示される。
ΔＹ＝Ｌd−ＰＰgap−Ｇwidth                          （式５）
【０１３８】
走査配線２を形成する工程を行なった後、ドレイン電極９（画素電極１４）を形成するためのリソグラフィ工程を行なうまでの間に、プラスチック基板１が伸びるか縮むかがわかっている場合、表示領域内で最も端（上端または下端）に位置する画素に最も大きなアライメントマージンを与えることが好ましい。
【０１３９】
図４（ａ）は、プラスチック基板１が延びる場合の配置例を示している。図４（ａ）の配置例では、表示領域内の−Ｙ側端部に位置する画素の薄膜トランジスタ１０および走査配線２がドレイン電極９のエッジ９Ｅの近傍と重なるようにしている。図４（ａ）の場合、プラスチック基板１の延びによって走査配線ピッチが画素ピッチよりも大きくなるため、走査配線２とドレイン電極９との交差部は、＋Ｙ方向に位置する画素ほど、対応するドレイン電極９のエッジ９Ｅから離れるようにシフトする。しかし、本実施形態の構成によれば、上記交差部のシフトを吸収する充分なアライメントマージンΔＹが与えられるため、表示領域内の＋Ｙ側端部に位置する画素（不図示）においても、走査配線２とドレイン電極９（画素電極１４）との間で適切な交差が確保される。
【０１４０】
一方、図４（ｂ）は、プラスチック基板が縮む場合の配置例を示している。図４（ｂ）の配置例では、表示領域内の−Ｙ側端部に位置する画素の走査配線２が画素電極１４のエッジ１４Ｅの近傍と重なるようにしている。図４（ｂ）の場合は、基板の収縮によって走査配線ピッチが画素ピッチよりも小さくなるため、走査配線２と画素電極１４との交差部は、＋Ｙ方向に位置する画素ほど、対応する画素電極１４のエッジ１４Ｅから離れるようにシフトする。しかし、本実施形態の構成によれば、上記交差部のシフトを吸収する充分なアライメントマージンΔＹが与えられるため、表示領域内の＋Ｙ側端部に位置する画素（不図示）においても、走査配線２とドレイン電極９（画素電極１４）との間で適切な交差が確保される。
【０１４１】
プラスチック基板１の伸び／縮みのいずれにも対応できるようにするには、図５に示すように、プラスチック基板１の中央部付近で、ドレイン電極９の中央部と走査配線の中心線とをできる限り一致させるようにする。これにより、プラスチック基板１の伸み／縮みのいずれにも対応できるようになる。
【０１４２】
このときのアライメントマージン±Δｙは、以下の式６で表される。
±Δｙ＝±（ΔＹ／２−ｄＹ）                            （式６）
ここで、ｄＹは露光装置のアライメント精度である。
【０１４３】
このように、本実施形態で採用するレイアウトによれば、プラスチック基板１の伸縮に伴って走査配線ピッチの増加／減少が生じても、これに対応できる大きなアライメントマージンがあるため、基板上のどこの位置においても薄膜トランジスタ１０を作製し、トランジスタ特性や寄生容量の基板内バラツキを低減できる。
【０１４４】
なお、前述したように、信号配線５、ドレイン電極９、および画素電極１４の全ては同一の透明導電膜をパターニングすることによって形成されているため、信号配線５、ドレイン電極９、および画素電極１４の配置関係について、アライメントズレを考慮する必要はない。
【０１４５】
従来のアクティブマトリクス基板では、走査配線２と信号配線５との交差部における寄生容量を低減するため、図４９に示すように配線の交差部分にくびれを設けるのが一般的であった。しかし、本実施形態では、図２に示すように表示領域内の走査配線２および信号配線５の側面に凹部や凸部を設けていない構成を採用している。こうすることにより、走査配線２と信号配線５との間でアライメントズレが生じたとしても、薄膜トランジスタ１０のゲート・ドレイン間容量Ｃgd、オン電流、走査配線・信号配線の交差部容量、補助容量などの特性変化を抑えることができる。
【０１４６】
次に、図６、および図７Ａ〜図７Ｃを参照しながら、アクティブマトリクス基板１００の製造方法を詳細に説明する。図６は、主なプロセスステップにおける２つの画素領域を示す平面図であり、図７Ａおよび図７Ｂは、図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【０１４７】
まず、図６（ａ）および図７Ａの（ａ）に示すように、プラスチック基板１上に複数の走査配線２を形成する。走査配線２は、スパッタ法などを用いて、例えば厚さ２００ｎｍ程度のタンタル（Ｔａ）膜をプラスチック基板１上に堆積した後、フォトリソグラフィおよびエッチング工程でＴａ膜をパターニングすることによって得られる。走査配線２のパターンは、上記フォトリソグラフィで用いるマスク（第１マスク）によって規定される。走査配線２の幅は上記のＧwidthで示され、例えば４．０〜２０μｍ程度に設定され得る。一方、走査配線２のピッチ（走査配線ピッチ）は、上記のフォトリソグラフィ工程の段階で例えば１５０〜４００μｍ程度に設定され得る。ただし、走査配線ピッチは、その後の製造プロセス工程を経るうちに、プラスチック基板１が熱や水分の影響を受けて伸縮するため、画素電極１４などを形成するためのフォトリソグラフィ工程を行なうまでに設定値から５００〜１０００ｐｐｍ程度は変動してしまう。
【０１４８】
次に、図７Ａの（ｂ）に示すように、化学気相成長法（ＣＶＤ法）により、シリコンナイトライド（ＳｉＮx）からなるゲート絶縁膜（厚さ２００〜５００ｎｍ程度）４をプラスチック基板１上に堆積して走査配線２を完全に覆った後、ノンドープのアモルファスシリコン層（真性半導体層、厚さ１００〜２００ｎｍ程度）６およびＰ（リン）等のｎ型不純物がドープされた不純物添加半導体層（厚さ１０〜５０ｎｍ程度）７をゲート絶縁膜４上に積層する。真性半導体層６は、アモルファスシリコンから形成される代わりに、多結晶シリコンや微結晶シリコン等から形成されても良い。また、半導体層６には微量の不純物が不可避的に混入していてもよい。
【０１４９】
次に、図７Ａの（ｃ）に示すように、フォトリソグラフィ工程で、不純物添加半導体層７上にポジ型レジスト膜９０を塗布した後、プラスチック基板１の裏面側からレジスト膜９０に光を照射する（裏面露光）。このとき、遮光性を有する走査配線２が１種のオプティカルマスクとして機能するため、レジスト膜９０のうち走査配線２の真上に位置する部分は露光されず、走査配線２の存在しない領域の上に位置する部分が露光される。この後、現像を行なうことにより、図７Ａの（ｄ）に示すように、走査配線２の平面レイアウトと同様の平面レイアウトを持つレジストマスク９０が走査配線２上に形成される。このレジストマスク９０を用いて不純物添加半導体層７および真性半導体層６を順次エッチングすることにより、半導体層６および７を走査配線２上に自己整合的に形成することができる（図７Ａ（ｅ））。
【０１５０】
図６（ｂ）は、走査配線２の上に形成された不純物添加半導体層７の上面形状を示しており、不純物添加半導体層７の下層レベルには真性半導体層６および走査配線２が位置している。この段階における半導体層６および７は、画素毎に区分されておらず、走査配線２上を直線（ライン）状に延びている。なお、露光条件やエッチング条件を調整することにより、走査配線２の幅と半導体層６および７の幅との間に差異を与えることも可能である。
【０１５１】
本実施形態では、上記の裏面露光法を用いて半導体層のパターニングを行なうため、薄膜トランジスタ１０は走査配線２上に配置されることになる（図２参照）。通常、走査配線を形成した後に薄膜トランジスタのための半導体層を形成する場合、走査配線に対する半導体層パターンのアライメントを高精度で実行する必要があるが、プラスチック基板上では伸縮による位置ズレ大きくなるため、薄膜トランジスタアレイをプラスチック基板上に作製することは実現困難である。これに対し、本実施形態のように裏面露光法を採用すれば、半導体層６のパターンと走査配線２とのアライメントが不要になるため、アライメントマージンを考慮する必要がなくなる。
【０１５２】
なお、本実施形態の走査配線材料はＴａに限定されず、遮光性を有する導電材料であれば良い。遮光性は裏面露光法を採用するために必要である。Ｔａ以外の走査配線材料として、電気抵抗が比較的低く、製造プロセスに対する適合性に優れているという理由から、Ａｌ、Ｍｏ／Ａｌ、ＴｉＮ／Ａｌ／Ｔｉ、ＴａＮ／Ｔａ／ＴａＮ等の積層膜やＡｌ系合金等を好適に用いることができる。
【０１５３】
次に、不純物添加半導体層７上のレジスト膜９０を除去した後、図７Ｂの（ａ）に示すように、プラスチック基板１の最上面にインジウム・ティン・オキサイド（ＩＴＯ）からなる透明導電膜９１を堆積する。透明導電膜９１の材料はＩＴＯに限定されるものではなく、可視光を充分に透過し得る導電性材料であれば良い。例えばＩＸＯからなる透明導電膜を用いても良い。
【０１５４】
この後、フォトリソグラフィおよびエッチング工程で透明導電膜９１をパターニングすることにより、透明導電膜９１から信号配線５、ドレイン電極９、および画素電極１４を形成する。信号配線５、ドレイン電極９、および画素電極１４のレイアウトは、上記フォトリソグラフィ工程に用いるマスク（第２マスク）によって規定される。以下、第２マスクを用いて行なうパターニング工程を詳細に説明する。
【０１５５】
まず、フォトリソグラフィ工程で、図６（ｃ）および図７Ｂの（ｂ）に示すようなレジストマスク９２を形成する。図示されているレジストマスク９２は、信号配線５、ドレイン電極９、画素電極１４の形状を規定する相対的に厚いレジスト部分（厚さ：１．５〜３．０μｍ程度）９２ａと、信号配線５とドレイン電極９との間の領域を規定する相対的に薄いレジスト部分（厚さ：０．３〜１．０μｍ程度）９２ｂとを有している。
【０１５６】
図８および図９を参照しながら、このレジストマスク９２の構成を更に詳細に説明する。図８（ａ）は、レジストマスク９２の一部を示す部分拡大図であり、信号配線５、ドレイン電極９の端部、および画素電極１４の角部を含む領域を拡大して示している。図８（ｂ）、（ｃ）および（ｄ）は、それぞれ、図８（ａ）のＣ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、およびＥ−Ｅ’線断面図である。図９は、図８に示されるレジストマスクの模式的斜視図である。
【０１５７】
このレジストマスク９２は、基板１に塗布したレジスト膜に対する露光を行なう際、レジスト膜のうち、信号配線５とドレイン電極９との間の領域に位置する部分に適量の光を照射することで得られる（ハーフ露光法）。このような露光は、オプティカルマスクの適切な位置にスリットパターンを形成しておけば、光の干渉効果を利用して実現できる。
【０１５８】
本実施形態では、まず、このような特殊形状を持ったレジストマスク９２を用いて、透明導電膜９１、不純物添加半導体層７、および真性半導体層６を順次エッチングする。図７Ｂの（ｃ）は、このエッチングが完了した段階の断面を示している。この段階において、薄膜トランジスタ１０のチャネル領域３１はレジストマスク９２の相対的に薄い部分９２ｂによって覆われているため、チャネル領域３１上の透明導電膜９１および不純物添加半導体層７は全くエッチングされない。したがって、上記エッチングにより、それまでライン形状だった半導体層６は分離されてアイランド化されるが、透明導電膜９１において信号配線５となるべき部分とドレイン電極９となるべき部分とは未分離のままである。
【０１５９】
次に、例えば酸素プラズマを用いてレジストマスク９２の表面部分をアッシング（灰化）するなどしてレジストマスク９２を薄膜化し、図７Ｂの（ｄ）に示すように薄膜トランジスタ１０のチャネル部３１を覆っていたレジスト部分９２ｂを除去する。レジストマスク９２の薄膜化のために酸素プラズマアッシングを行なうと、レジストマスク９２の側面も、薄いレジスト部分９２ｂの厚さ程度はアッシングされる。しかし、薄いレジスト部分９２ｂの厚さは０．３〜１．０μｍ程度であるため、アッシングによる寸法シフト量も０．３〜１．０μｍ程度となる。この寸法シフト量の基板面内におけるバラツキは±２０％程度以下であるため、仕上り寸法のバラツキも最大で±０．２μｍ程度となるが、トランジスタのチャネル幅は５〜１０μｍ程度もあるため、トランジスタ特性にはほとんど影響しない。アッシング後のレジストマスク９２の部分斜視図を図１０に示す。
【０１６０】
このようにして薄膜トランジスタ１０のチャネル領域３１を覆っていた薄いレジスト部分９２ｂを除去した後、再び、透明導電膜９１および不純物添加半導体層７のエッチングを行なう。これより、図６（ｄ）および図７Ｂの（ｅ）に示される構造を得ることができる。このエッチングにより、透明導電膜９１において信号配線５となるべき部分とドレイン電極９となるべき部分との間に位置する中間部分が除去され、分離された状態の信号配線５およびドレイン電極９が透明導電膜９１から形成される。このエッチングに際し、チャネル領域３１上に位置していた不純物添加半導体層７も除去され、真性半導体層６の露出表面も一部エッチングされる。この後、レジストマスク９２（９２ａ）を除去すると、図７Ｃの（ａ）に示される構成が得られる（図３（ｃ）参照）。
【０１６１】
本実施形態では、上述のように、まず透明導電膜９１のパターニングに際して透明導電膜９１と走査配線２との間の中間レイヤに位置する線状（ライン状）半導体層６および７を画素毎に分離し、アイランド状にパターニングする（図６（ｃ））。そして、その後に自己整合的なプロセスによって信号配線５とドレイン電極９とを完全に分離し、薄膜トランジスタ１０を完成するに至る。このような方法を採用することにより、半導体層６および７を信号配線５およびドレイン電極９に対して自己整合させることが可能になり、信号配線５やドレイン電極９を規定するマスクレイヤと半導体層６を規定するマスクレイヤとの間でアライメントが不要になる。
【０１６２】
次に、図７Ｃの（ｂ）に示すように、保護膜１１で薄膜トランジスタ１０を覆った後、電着法によって画素電極１４上にカラーフィルタ３３を形成する。従来のように対向基板側にカラーフィルタを形成すると、プラスチック基板の伸縮により、画素電極１４に対するカラーフィルタの位置が大きくズレるため、正常な画像を表示することができなくなる。本実施形態では、このような問題を解決するため、カラーフィルタ３３を画素電極１４上に自己整合的に形成する。以下、図１１を参照しながら、本実施形態で行なうカラーフィルタの電着形成を説明する。
【０１６３】
電着法によって、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の３色のカラーフィルタを形成するためには、異なる色毎に３回の電着工程を行なう必要がある。本実施形態では、図１１に示すスイッチング回路５７をアクティブマトリクス基板の表示領域の周辺部に配置し、スイッチング回路５７を用いて色毎に選択的に電着を行う。スイッチング回路５７は薄膜トランジスタおよび配線によって構成されているが、これらは表示領域内の配線および薄膜トランジスタを作製するプロセスを利用して作製される。
【０１６４】
まず、赤のカラーフィルタを電着する場合を説明する。この場合、スイッチング回路５７の制御信号線Ｒｓに対して薄膜トランジスタのオン信号（例えば「論理Ｈｉｇｈ」）を入力する一方、他の制御信号線ＢｓおよびＧｓにオフ信号（例えば「論理Ｌｏｗ」）を入力する。そして、電着反応を起こすための電圧Ｖをスイッチング回路５７に与える。このとき、表示領域内の薄膜トランジスタをオン状態する信号を各走査配線２に入力しておく。これにより、赤を表示すべき画素電極の配列５８に対して電圧Ｖが印加され、配列５８における画素電極上に赤色塗料が電着形成される。このとき、電圧Ｖが印加された信号配線５やドレイン電極９の上にもカラーフィルタ３３が形成されることになる（図７Ｃ（ｂ））。
【０１６５】
他の色のカラーフィルタについても、上記電着工程と同様の工程を繰り返すことにより、緑を表示すべき配列５９の画素電極上に緑色塗料が電着形成され、青を表示すべき配列６０の画素電極上に青色塗料が電着形成される。こうして、３色のカラーフィルタを画素電極１４に対して自己整合的かつ選択的に形成することができる。この方法によれば、３色のカラーフィルタ３３がストライプ状に配列される。
【０１６６】
カラーフィルタ３３を絶縁材料から形成すると、液晶表示装置の動作時に液晶層へ印加し得る実効電圧が低下してしまう。このような実効電圧の低下を防ぐため、本実施形態では導電性材料からカラーフィルタを形成している。
【０１６７】
以上説明してきたように、本実施形態では、自己整合プロセスを多く採用することにより、マスクアライメントの必要なフォトリソグラフィ工程の数を２回に抑えている。このため、基板伸縮の影響は、上記２回のフォトリソグラフィ工程のうち、先のフォトリソグラフィ工程で形成したパターンに対する後のフォトリソグラフィ工程におけるマスクアライメントのみに及ぶ。そして、ドレイン電極９および画素電極１４の構造を図２に示す新規なものとすることにより、プラスチック基板１が大きく伸縮した場合でも、薄膜トランジスタ１０の半導体層６とドレイン電極９との接続を確保することが可能になる。
【０１６８】
なお、プラスチック基板はガラス基板の場合と異なり大きく伸縮するため、従来のアライメントマークと同様のマークを用いてマスクアライメントを実行しようとすると、異なるレイヤ間のアライメントマークを相互に重ね合わせることができなくなる。そこで、本実施形態では、図１２に示すようなパターンを有するアライメントマーカー１２０ａ、１２０ｂを採用する。図１２に示す例では、第１マスクによって形成されるマーカー１２０ａが、式６に示されるアライメントマージンΔｙの２倍程度（またはそれ以上）のサイズを有する２次元的な目盛りパターンから構成されている。そして、第２マスクによって形成されるマーカー１２０ｂは、第１マスクによって形成されたマーカーに対して、どのような位置にあるかが明瞭にわかるパターン（例えば十字型パターン）から構成される。
【０１６９】
このようなアライメントマーカー１２０ａおよび１２０ｂにより、第２マスクによって形成されるパターンと、第１マスクによって形成されたパターンと間の位置ズレ量を読み取り、このズレ量をもとに第２マスクの位置を調整する。例えば、図１２に示す２つのアライメントマーカー１２０ａおよび１２０ｂのズレ量がほぼ均等になるようにマスクアライメントを実効すれば良い。
【０１７０】
（実施例）
ＰＥＳからなる対角５インチのプラスチック基板（厚さ：約０．２ｍｍ）を用いて上記アクティブマトリクス基板の実施例を試作した。本実施例では、１画素領域のサイズを３００μｍ×１００μｍ、走査配線の幅Ｇwidthを１０μｍ、画素電極間ギャップＰＰgapを５μｍ、接続部の幅Ｙconを５μｍ、ドレイン電極の長さＬdを２９０μｍとした。使用した露光装置のアライメント精度は、±５μｍであった。式５から、ΔＹ＝２９０−５−１０＝２７５［μｍ］が得られる。
【０１７１】
本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてドレイン電極の中心と走査配線の中心とをほぼ一致させた。その結果、本実施例のアライメントマージンは±１３２．５μｍとなった（Δｙ＝ΔＹ／２−ｄＹ＝１３７．５−５＝１３２．５［μｍ］）。
【０１７２】
第１マスクによってプラスチック基板上に形成したパターン（マーカー）は、第２マスクを用いたリソグラフィ工程を行なう際に、第２マスクによるマーカーに対して片側で４２μｍずつシフトした。このパターンシフトは、６６１ｐｐｍの基板収縮に相当する。しかし、本実施例では、±１３２．５μｍのアライメントマージンがあるため、正常に動作する薄膜トランジスタが基板のいずれの位置においても作製され、アクティブマトリクス基板として問題なく機能した。
【０１７３】
一方、図４８に示す従来構造による場合、基板伸縮の許容限界は±１４μｍに過ぎず、プラスチック基板を用いてアクティブマトリクス基板を製造することができない。
【０１７４】
本発明による構造および従来構造において、各画素ピッチに対するアライメントマージンΔｙを下記の表２に記載し、表２に基づいて作製したグラフを図１３に示す。
【０１７５】
【表２】
2011205119.tif 000004
【０１７６】
図１３のグラフは、アライメントマージン（基板伸縮マージン）Δｙと画素ピッチとの関係を示している。グラフからわかるように、本実施例によれば、従来例では得られなかったような大きなマージンが得られ、画素ピッチを相当に短くしても、プラスチック基板の使用が可能である。
【０１７７】
以上説明してきたように、本実施形態によれば、アライメントが必要なフォトリソグラフィ工程の間に５００ｐｐｍを超えるような伸縮が生じ得るような基板を用いても、カラーフィルタのレイヤを含む全レイヤのエレメントを適切な配置関係で形成できるため、プラスチック基板を用いたアクティブマトリクス型液晶表示装置を実現することができる。
【０１７８】
なお、本実施形態のアクティブマトリクス基板を用いて液晶表示装置を作製する場合、ノーマリーホワイトタイプの液晶を使用すると、バックライト光が透明な信号配線やその近傍を漏れ出てくる。より詳細には、信号配線５の領域、信号配線５とドレイン電極９との間の領域、隣接する画素電極１４の間の領域、隣接するドレイン電極９の間の領域からバックライト光が漏れ、表示画像のコントラストが低下する。これに対して、ノーマリーブラックモードで表示動作を行なえば、電圧が印加されていない画素電極１４、隣接するドレイン電極９の間の領域、および、隣接する画素電極１４の間の領域は黒く表示され、また、平均的な電圧が印加されている信号配線５は中間調になるため、表示コントラストの低下を抑制することができる。
【０１７９】
（第２の実施形態）
第１の実施形態ではＩＴＯなどの透明導電膜をパターニングすることにより、信号配線５、ドレイン電極９、および画素電極１４を形成しているため、透明である必要のない信号配線５も画素電極１４と同様に透明導電膜から形成されている。一般に、透明導電膜の抵抗率は金属膜の抵抗率よりも大きく、ＩＴＯの抵抗率は２００〜４００μΩｃｍである。このため、ＩＴＯから信号配線を形成した場合、信号配線５を長くしすぎると信号伝達に遅延が生じやすくなる。したがって、第１の実施形態におけるアクティブマトリクス基板１００のサイズは、対角５インチ程度が限度であると考えられる。
【０１８０】
また、アクティブマトリクス基板１００の対向基板上にブラックマトリクスを設けると、プラスチック基板の伸縮のせいで、ブラックマトリクスの開口部分と画素電極１４との間に位置ずれが生じやすい。このために、ブラックマトリクスを全く設けないとすると、外光が薄膜トランジスタ１０を照射し、オフリーク電流を増大させるおそれがある。薄膜トランジスタ１０のオフリーク電流が増大すると、画素電極１４および対向電極によって液晶層に印加すべき保持電圧が減少するため、表示画像のコントラストが低下する。また、ブラックマトリクスが設けられていない場合、前述のようにバックライトが透明な信号配線やその近傍を漏れ出てくるため、ノーマリーホワイトモードでの表示動作を行なうことができない。ノーマリーブラックモードでの動作を行なうとしても、信号配線５の上ではコントラストが僅かに低下してしまう。
【０１８１】
そこで、本実施形態では、これらの問題を解決するため、アクティブマトリクス基板の上に自己整合的な方法でブラックマトリクスを配置する。
【０１８２】
以下、図１４および図１５を参照しながら、本発明によるアクティブマトリクス基板の第２の実施形態を説明する。図１４は、本実施形態におけるアクティブマトリクス基板２００のレイアウトを示した平面図であり、図１５（ａ）は、図１４のＡ−Ａ’線断面図であり、図１５（ｂ）は、図１４のＢ−Ｂ’線断面図である。
【０１８３】
図から明らかなように、本実施形態におけるアクティブマトリクス基板２００の基本構成は、以下に述べる点を除いて、第１の実施形態におけるアクティブマトリクス基板１００の基本構成と同様である。すなわち、本実施形態で特徴的な点は、以下のとおりである。
【０１８４】
（１）  画素電極１４が形成されていない領域および画素電極１４の周縁部を覆うようにブラックマトリクス３５が配置されている（図１４）。すなわち、信号配線５、走査配線２、薄膜トランジスタ１０、信号配線５とドレイン電極９との隙間領域、ドレイン電極９と画素電極１４との隙間領域、隣接する画素電極１４の隙間領域、および、隣接するドレイン電極９の隙間領域の全てが、ブラックマトリクス３５によって遮光される。
【０１８５】
（２）  ブラックマトリクス３５はネガ型の感光性を有する材料から形成されており、裏面露光によってパターニングされている。
【０１８６】
（３）  カラーフィルタ３３は、ブラックマトリクス３５が形成されていない領域（画素電極１４の上）に設けられている（図１５（ａ）および（ｂ））。
【０１８７】
（４）  ＩＴＯからなる信号配線５およびドレイン電極９の上にＴａからなる金属膜９３が形成されている（図１５（ａ））。
【０１８８】
ＩＴＯの抵抗率と比べてＴａの抵抗率は２５〜４０μΩｃｍと低いため、Ｔａからなる金属膜９３が信号配線５と一体化して「低抵抗配線」として機能する。このため、ＩＴＯなどの透明導電膜のみから配線を形成した場合にくらべて信号の伝達速度を向上させることができ、本実施形態によれば、アクティブマトリクス基板の対角サイズを１０インチ以上に拡大することが可能になる。
【０１８９】
なお、ブラックマトリクス３５による遮光効果を主目的とし、配線の低抵抗化を目的にしない場合は、Ｔａなどの性金属膜を透明導電層上に設ける代わりに、黒色樹脂材料などからなる遮光性絶材層を透明導電層上に配置しても良い。遮光性を有する金属膜／絶縁層は、いずれも、以下に説明する製造方法において、ブラックマトリクス３５のパターニングにとって必要なオプティカルマスクとして機能する。
【０１９０】
以下、図１６および図１７を参照しながら、アクティブマトリクス基板２００の製造方法を詳細に説明する。図１６は、主なプロセスステップにおける２つの画素領域を示す平面図であり、図１７は、図１６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【０１９１】
まず、図１６（ａ）および図１７（ａ）に示すように、プラスチック基板１上に複数の走査配線２を形成する。走査配線２は、スパッタ法などを用いてプラスチック基板１上にアルミニウム（Ａｌ）やＴａなどの金属膜を堆積した後、フォトリソグラフィおよびエッチング工程で金属膜をパターニングすることによって得られる。走査配線２のパターンは、上記フォトリソグラフィで用いるマスク（第１マスク）によって規定される。
【０１９２】
次に、図１６（ｂ）および図１７（ｂ）に示すように、走査配線２に自己整合した真性半導体層６および不純物添加半導体層７をゲート絶縁膜４を介して走査配線２上に形成する。このとき、第１の実施形態と同様に裏面露光法を用いる。なお、図１６（ｂ）には不純物添加半導体層７だけが示されているが、不純物添加半導体層７の真下に真性半導体層６と走査配線２が位置している。
【０１９３】
次に、プラスチック基板１の上面にＩＴＯなどからなる透明導電膜９１とＴａなどからなる遮光性金属膜９３を順次堆積した後、図１７（ｃ）に示すように、レジストマスク９２を形成する。レジストマスク９２は、第１の実施形態の場合と同様に、信号配線５、ドレイン電極９、画素電極１４を規定する相対的に厚い部分９２ａと、信号配線５とドレイン電極９との間の領域を規定する相対的に薄い部分９２ｂとを有している。
【０１９４】
次に、レジストマスク９２を用いて、遮光性金属膜９３、透明導電膜９１、不純物添加半導体層７および真性半導体層６を順次エッチングする。図１６（ｃ）および図１７（ｃ）は、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ１０のチャネル領域３１はレジストマスク９２の相対的に薄い部分９２ｂによって覆われているため、チャネル領域の金属膜９３、透明導電膜９１、および不純物添加半導体層７は全くエッチングされていない。すなわち、透明導電膜９１において信号配線５となるべき部分とドレイン電極９となるべき部分とは未分離のままである。
【０１９５】
次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタ１０のチャネル領域３１を覆っていたレジスト部分９２ｂを除去した後、再び、金属膜９３、透明導電膜９１および不純物添加半導体層７のエッチングを行なう。これより、図１６（ｄ）および図１７（ｄ）に示される構造を作製することができる。この段階では、金属膜９３が信号配線５やドレイン電極９の上だけではなく、画素電極１４の上にも存在している。透過型表示装置を作製するには、遮光性金属膜９３のうち、画素電極１４上の位置する部分を選択的に除去する必要がある。画素電極１４上の遮光性金属膜は、以下に述べる方法でブラックマトリクスを形成した後に除去することになる。
【０１９６】
図１７（ｅ）に示すように、プラスチック基板１の最上面に透明の保護膜１１を堆積した後、保護膜１１上にネガ型感光性ブラックマトリクス膜を塗布する。この感光性ブラックマトリクス膜に対して基板１の裏面側から光を照射する（裏面露光）。このとき、遮光性金属膜９３のパターンが１種のオプティカルマスクとして機能するため、感光性ブラックマトリクス膜のうち、画素電極１４の上方に位置する面積の比較的広い部分はほとんど露光されない。これに対し、信号配線５およびドレイン電極９を覆っている遮光性金属膜９３は線幅が狭いため、基板裏面から照射される光の回折現象によって露光される。
【０１９７】
上記裏面露光の後、現像を行なうことによって感光性ブラックマトリクス膜の非露光部分を除去すると、図１６（ｅ）および図１７（ｅ）に示されるように、画素電極１４の形状と略同一形状の開口部を画素電極１４の上方に有するブラックマトリクス３５が形成される。
【０１９８】
この後、ブラックマトリクス３５をエッチングマスクとして用い、ブラックマトリクス３５の開口部を介して露出する領域の保護膜１１および遮光性金属膜９３をエッチングする。このエッチングにより、画素電極１４上に存在していた遮光性金属膜９３が除去される。この後、電着法によりカラーフィルタ３３を形成し、図１７（ｆ）の構成を得る。
【０１９９】
本実施形態によれば、透明導電層からなる信号配線５の上面を透明導電層よりも抵抗率の低い金属膜で裏打ち（バッキング）しているため、金属膜を含めた信号配線全体としての電気抵抗（配線抵抗）が低減され、対角５インチ以上の大型の液晶表示装置を実現することが可能になる。
【０２００】
また、本実施形態では、アクティブマトリクス基板側にブラックマトリクスを設けたことにより、表示特性を大幅に向上させることができる。具体的には、表示領域内の薄膜トランジスタをブラックマトリクスで覆っているため、外光照射によるトランジスタのオフ電流リークが抑制され、このような電流リークに起因するコントラストの低下が防止される。また、ブラックマトリクスを設けたことにより、バックライト光の不要な漏れも抑制され、光漏れによるコントラストの低下も防止される。
【０２０１】
（第３の実施形態）
以下、図１８および図１９を参照しながら、本発明によるアクティブマトリクス基板の第３の実施形態を説明する。図１８は、本実施形態におけるアクティブマトリクス基板３００のレイアウトの概略を示した平面図であり、図１９（ａ）〜（ｄ）は、裏面露光によるブラックマトリクスのパターニングを説明するための図である。
【０２０２】
図１８からわかるように、本実施形態におけるアクティブマトリクス基板３００の基本構成は、走査配線２を除いて第２の実施形態におけるアクティブマトリクス基板２００の基本構成と同様である。
【０２０３】
本実施形態の特徴部分は、走査配線２が複数の配線部分２ａ〜２ｃに分岐されており、各配線部分２ａ〜２ｃの幅は６〜７μｍに設定されている。薄膜トランジスタ１０の半導体層６は走査配線２に対して自己整合しているため、半導体層６も配線部分２ａ〜２ｃに応じて３つに分離されている。このため、本実施形態では、画素毎に３つの薄膜トランジスタが配置され、それらが信号配線５とドレイン電極９との間で並列に接続された状態にある。走査配線２を構成する複数の配線部分２ａ〜２ｃには同一の走査信号が入力される、これに応答する３つの薄膜トランジスタは同様のスイッチング動作を行なう。
【０２０４】
以下、各走査配線を複数の分岐する理由を説明する。
【０２０５】
第１〜第２の実施形態で採用している裏面露光法によれば、走査配線２の幅が薄膜トランジスタ１０のチャネル幅を規定する。トランジスタのオン電流はチャネル幅に比例するため、必要なオン電流を得るためには走査配線２の幅を大きくしたい場合がある。必要なオン電流の大きさは、画素電極１４のサイズや駆動方法によって異なるが、画素電極１４のサイズが３００μｍ×１００μｍ程度の場合、チャネル幅を１０〜２０μｍに設計する必要がある。
【０２０６】
しかし、走査配線２の幅が１０μｍを超えて大きくなると、裏面露光法を用いてブラックマトリクス３５のパターニングを行なう際、回折光が走査配線２の中央上方まで充分に回り込めなくなる。図１９（ａ）および（ｃ）を参照しながら、この点を説明する。図１９（ａ）および（ｂ）は、薄膜トランジスタ形成領域におけるブラックマトリクス３５の形状を示す平面図であり、図１９（ｃ）および（ｄ）は、それぞれ、図１９（ａ）および（ｂ）のＦ−Ｆ’線断面図である。
【０２０７】
走査配線２の幅が広すぎると、基板裏面側から照射される光の回折光が走査配線２の中央部に位置するネガ型感光性ブラックマトリクス膜までは到達しないため、走査配線２上においてブラックマトリクス膜の非感光部分が発生する。その結果、現像後には図１９（ａ）および（ｃ）にされるように走査配線２のエッジから数μｍ以内の領域だけがブラックマトリクス３５によって覆われ、走査配線２の中央部をブラックマトリクス３５で覆うことができない。このようなブラックマトリクス３５では、薄膜トランジスタ１０への外光照射を防止できず、薄膜トランジスタ１０のオフ電流が増大してしまうことになる。
【０２０８】
これに対し、図１９（ｂ）の例では、走査配線２を２本の配線部分２ａ〜２ｂに分割しており、裏面露光の際、配線部分２ａと配線部分２ｂの間をスリット状の開口部として機能させ、この開口部を通過する光およびその回折光による露光領域を拡大している。このため、図１９（ｄ）に示されるように、走査配線２の上方はブラックマトリクス３５によって完全に覆われる。
【０２０９】
遮光性を有するパターン上に位置する感光性樹脂膜は、遮光性パターンのエッジから４μｍ程度内側に位置する部分も回折光によって感光されるため、走査配線２の幅が８μｍ程度以下であれば、特に、走査配線２を複数の部分に分割する必要はない。ただし、製造プロセスパラメータの変動により、配線幅が変化することも考慮すれば、配線幅はせいぜい６〜７μｍ程度にすることが好ましいと考えられる。
【０２１０】
再び、図１８を参照する。図１８に示される構成では、各走査配線２は３つの配線部分２ａ〜２ｃに分割されている。各配線部分２ａ〜２ｃの幅を６〜７μｍに設定すると、走査配線２の実効的な幅（＝チャネル幅）は１８〜２１μｍとなる。
【０２１１】
本実施形態でも半導体層６および７は、走査配線２に対して自己整合しているため、半導体層７も配線部分２ａ〜２ｃに応じて３つに分離されている。このため、画素毎に３つの薄膜トランジスタが配置され、それらが信号配線５とドレイン電極９との間で並列に接続された状態にある。走査配線２を構成する複数の配線部分２ａ〜２ｃには同一の走査信号が入力され、これに応答する３つの薄膜トランジスタは同様のスイッチング動作を行なうため、オン電流の増加を達成できる。
【０２１２】
図１８に示す例では、走査配線２を３本の配線部分に分割しているが、本発明はこれに限定されない。同一信号が入力されるひとつの走査配線を２本または４本以上に分割してもよい。なお、走査配線２は、表示領域以外の領域では１本の配線形状を有していても良い。例えば、走査配線がドライバ回路に接続される領域では、同一信号を受け取る複数の配線部分が１本の配線に接続されていることが好ましい。
【０２１３】
なお、走査配線２は、少なくとも薄膜トランジスタ１０の半導体層６が形成される領域において複数の配線部分に分離されていれば良く、例えば画素電極１４が配置される領域内において複数部分に分離されている必要はない。しかし、プラスチック基板１の伸縮により、Ｘ軸方向のアレイメントズレが生じるため、走査配線の平面形状は、表示領域内の位置によらず一様であることが好ましい。
【０２１４】
このように、本実施形態によれば、走査配線２の実効的な線幅を大きくした場合でも、薄膜トランジスタ１０を完全に覆うブラックマトリクス３５を形成できる。
【０２１５】
本実施形態では、ブラックマトリクス３５の材料として光増幅型の感光性材料を用いているが、これに代えて、化学増幅型の感光性材料を用いてもよい。化学増幅型感光性材料の場合、光が直接当たらなくとも、光照射を受けた部分から反応が進行するため、遮光パターン上でのブラックマトリクス３５の入り込み量を大きくしやすいという利点がある。
【０２１６】
（第４の実施形態）
以下、図２０および図２１を参照しながら、本発明によるアクティブマトリクス基板の第４の実施形態を説明する。図２０は、本実施形態のアクティブマトリクス基板４００を製造するための主なプロセスステップにおける２つの画素領域を示す平面図であり、図２１は、図２０のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面図である。
【０２１７】
前述した第１〜３の実施形態では、いずれも不純物添加半導体層７を真性半導体層６の上に直接堆積し、ソース電極として機能する信号配線５とドレイン電極９とを分離する際、不純物添加半導体層７のみならず真性半導体層６の表面もエッチングしていた。本実施形態では、真性半導体層６と不純物添加半導体層７との間にチャネル保護層を配置し、真性半導体層６のチャネル領域をエッチングしないようにする。
【０２１８】
本実施形態におけるアクティブマトリクス基板４００の基本構成は、図２０（ｅ）および図２１（ｆ）からわかるように、真性半導体層６と不純物添加半導体層７との間にチャネル保護層９５を設けた点を除き、第１の実施形態におけるアクティブマトリクス基板１００の基本構成と同様である。チャネル保護層９５の機能は製造工程中に発揮されるため、以下、本実施形態にかかるアクティブマトリクス基板４００の製造方法を詳細に説明する。
【０２１９】
まず、図２０（ａ）および図２１（ａ）に示すように、プラスチック基板１上に複数の走査配線２を形成する。走査配線２は、スパッタ法などを用いてプラスチック基板１上にＡｌＮｄやＴａなどの金属膜を堆積した後、フォトリソグラフィおよびエッチング工程で金属膜をパターニングすることによって得られる。走査配線２のパターンは、上記フォトリソグラフィで用いるマスク（第１マスク）によって規定される。
【０２２０】
次に、図２０（ｂ）および図２１（ｂ）に示すように、ゲート絶縁膜４を介して基板１上に真性半導体層６およびチャネル保護層９５を堆積した後、裏面露光法を用い、走査配線２に対して自己整合したチャネル保護層９５を走査配線２上に形成する。このとき、真性半導体層６のパターニングは行なわず、チャネル保護層９５だけをパターニングする。チャネル保護層９５は、好適には、厚さ２００ｎｍ程度のＳｉＮx膜から形成され得る。本実施形態では、チャネル保護層９５の線幅が走査配線２の線幅よりも１〜４μｍ程度狭くなるように、露光条件やエッチング条件を調節する。その結果、チャネル保護層９５の各エッジの位置は、走査配線２の対応するエッジよりも内側に０．５〜２μｍ程度入り込むことになる。チャネル保護層９２のサイドエッチ量を増加させて、走査配線２の線幅とチャネル保護層９５の線幅との差を大きくするには、ウェットエッチングなどの等方性エッチングを用いることが好ましい。
【０２２１】
次に、ＣＶＤ法により、チャネル保護層９５や真性半導体層６を覆うようにして不純物添加半導体層７を堆積した後、再び裏面露光法を用いて、走査配線２に自己整合した真性半導体層６および不純物添加半導体層７を走査配線２上に形成する。なお、図２０（ｃ）には不純物添加半導体層７だけが示されているが、不純物添加半導体層７の真下には、チャネル保護層９５、真性半導体層６、および走査配線２が位置している。ただし、チャネル保護層９５の幅は、真性半導体層６や走査配線２の線幅よりも狭く形成されている。ここで、チャネル保護層９５の「幅」とは、チャネル保護層９５の４つの側面のうち、走査配線２が延びる方向に平行な２つの側面間の距離を示している。
【０２２２】
次に、プラスチック基板１の上面にＩＴＯなどからなる透明導電膜９１を堆積した後、図１７（ｃ）に示すように、レジストマスク９２を形成する。レジストマスク９２は、第１の実施形態の場合と同様に、信号配線５、ドレイン電極９、画素電極１４を規定する相対的に厚い部分９２ａと、信号配線５とドレイン電極９との間の領域を規定する相対的に薄い部分９２ｂとを有している。
【０２２３】
次に、レジストマスク９２を用いて、透明導電膜９１、不純物添加半導体層７、チャネル保護層９５、および真性半導体層６を順次エッチングする。図２０（ｄ）および図２１（ｄ）は、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ１０のチャネル領域はレジストマスク９２の相対的に薄い部分９２ｂによって覆われているため、チャネル領域の透明導電膜９１などは全くエッチングされていない。
【０２２４】
次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタ１０のチャネル領域を覆っていたレジスト部分９２ｂを除去した後、再び、透明導電膜９１および不純物添加半導体層７のエッチングを行なう。このエッチングに際して、不純物添加半導体層７の下層レベルに位置しているチャネル保護層９５はエッチストップ層として機能し、真性半導体層６のチャネル領域をエッチングから保護する。これより、図２０（ｅ）および図２１（ｅ）に示される構造を作製することができる。次に、プラスチック基板１の最上面に保護膜１１を堆積した後、電着法によりカラーフィルタ３３を形成し、図２１（ｆ）の構成を得る。
【０２２５】
本実施形態によれば、信号配線５およびドレイン電極９をパターニングするためのマスクを用い、走査配線２上に位置する配線形状のチャネル保護層９５を画素毎に分離している。このため、チャネル保護層９５は、走査配線２に対して自己整合しているだけではなく、信号配線５やドレイン電極９に対しても自己整合している。より詳細には、チャネル保護層９５の４つの側面のうち、信号配線５およびドレイン電極９が延びる方向に平行な２つの側面は、信号配線５およびドレイン電極９の外側の側面と整合している。
【０２２６】
以上の結果、チャネル保護層９５と信号配線５やドレイン電極９との間でアライメントズレが生じず、伸縮しやすい基板上にチャネル保護型の薄膜トランジスタアレイを作製することができる。
【０２２７】
このように、本実施形態では、チャネル保護層９５に大きなアライメントマージンを与える必要が無い。また、チャネル保護層９５の側面のうち、走査配線５が延伸する方向に対して平行な２つの側面間距離が走査配線５の線幅よりも狭いため、半導体層６の上面においてチャネル保護層９５が存在しないコンタククト領域を形成できる。
【０２２８】
（第５の実施形態）
図２２〜図２５を参照しながら、本発明によるアクティブマトリクス基板の第５の実施形態を説明する。図中、前述した実施形態に対応する部材には同一の参照符号を付している。
【０２２９】
まず、図２２を参照する。
【０２３０】
図２２は、本実施形態におけるアクティブマトリクス基板５００のレイアウト構成を模式的に示した平面図である。本実施形態では、第１〜第４の実施形態と異なり、隣り合う走査配線２の間（例えば、配線Ｇ１と配線Ｇ２との間）に、走査配線２と平行に補助容量配線（Ｃｏｍ）２０が配置されている。補助容量配線２０は、走査配線２と同レイヤに属し、走査配線の材料と同一の材料から形成されている。また、アクティブマトリクス基板５００の画素領域内においては、補助容量配線２０も走査配線２と同様に突起部のない真っ直ぐな配線形状を有している。図２２では、簡略化のため、７本の走査配線２と、７本の補助容量配線２０、８本の信号配線５が示されているが、実際には多数の配線が配列されている。
【０２３１】
次に、図２３を参照する。図２３は、アクティブマトリクス基板５００の表示領域の一部を拡大したレイアウト図である。
【０２３２】
走査配線２および補助容量配線２０を乗り越えるように配置された画素電極１４からは、信号配線５に対して平行な方向（Ｙ軸方向）に導電部材９が長く延伸している。導電部材９は薄膜トランジスタ１０のドレイン電極として機能するものであり、画素電極１４と薄膜トランジスタ１０とを電気的に相互接続する。
【０２３３】
本実施形態では、各薄膜トランジスタ１０を構成する半導体層が走査配線２に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線および導電部材（ドレイン電極）９が配置される。半導体層は補助容量配線２０上にも自己整合的に形成されており、物理的には薄膜トランジスタを形成している。しかし、補助容量配線２０には、常時、その寄生的な薄膜トランジスタがオフとなるような信号が入力されている。その結果、上記の寄生薄膜トランジスタはスイッチング素子として機能しない。
【０２３４】
ある任意の薄膜ドランジスタ１０に接続されるドレイン電極９と、そのドレイン電極９に接続される画素電極１４とは、隣接する別々の走査配線２および補助容量配線２０を横切っている。
【０２３５】
アクティブマトリクス基板を液晶表示装置等に応用する場合、表示特性の向上と消費電力の低下を実現するため、薄膜トランジスタのゲート・ドレイン間容量Ｃgdによる画素電位の変動を抑制することが望ましい。Ｃgdによる画素電位の変化量ΔＶは、ΔＶ＝Ｃgd／（Ｃgd＋Ｃcs＋Ｃlc）・Ｖgppで表される。
【０２３６】
ここで、Ｃcsは補助電極容量（走査配線２および補助容量配線２０と画素電極１４との間の容量）、Ｃlcは液晶容量、Ｖgppは走査配線２における信号のオンとオフのときの電位差である。Ｖgpp、Ｃlcなどは、使用する材料やデバイスの基本的な特性によって決定されるため、補助容量Ｃcsを大きくすることによってΔＶを低下させることが考えられる。しかしながら、アライメントフリー構造を採用した場合には、走査配線２の幅を大きくすることによって補助容量Ｃcsを大きくすることは、同時にＣgdを大きくすることにつながる。このため、走査配線２の幅を調節してΔＶを制御することは好ましくない。例えば、補助容量Ｃcsを大きくするため、走査配線の幅ＧwidthをＫ倍にしたとする。補助容量Ｃcsは、走査配線の幅Ｇwidthに比例するため、Ｃcs'＝Ｋ・Ｃcsとなる。一方、ゲート−ドレイン間容量Ｃgdも走査配線の幅Ｇwidthに比例するため、Ｃgd'＝Ｋ・Ｃgdとなる。したがって、引き込み電圧ΔＶ’は、以下の式７で示される。
【０２３７】
ΔＶ’＝Ｋ・Ｃgd／（Ｋ・Ｃgd＋Ｋ・Ｃcs＋Ｃlc）
＝Ｃgd／（Ｃgd＋Ｃcs＋Ｃlc／Ｋ）                （式７）
【０２３８】
この式７から明らかなように、Ｋが大きくなるほど、引き込み電圧ΔＶ’が大きくなってしまう。式７において、Ｋを小さくすると、引き込み電圧ΔＶ’も小さくなる。しかし、製造プロセス上の制約などによって走査配線２の最小線幅は決まっており、Ｋを小さくすることによって引き込み電圧ΔＶ’を十分に小さくすることは困難である。
【０２３９】
そこで、本実施形態では、走査配線２と画素電極１４との間の容量に加えて、補助容量配線２０と画素電極１４との間で補助容量を形成している。この補助容量配線２０の幅を調整することにより、引き込み電圧ΔＶを低下させることができる。
【０２４０】
本実施形態において、基板伸縮に対するマージンを大きくとるためには、同一の画素電極１４と交差する走査配線２と補助容量配線２０との間隔をできるだけ狭くすることが好ましい。
【０２４１】
次に、図２４および図２５を参照する。図２４は、図２３のＡ−Ａ’線断面図であり、図２５は、図２３のＢ−Ｂ’線断面図である。
【０２４２】
本実施形態の薄膜トランジスタ１０は、図２４に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線２、ゲート絶縁膜４、真性半導体６、および不純物添加半導体層７を含む積層構造を有している。本実施形態の真性半導体６は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層７はリン（Ｐ）などのｎ型不純物が高濃度にドープされたｎ+微結晶シリコンから形成されている。信号配線５およびドレイン電極９は、それぞれ、コンタクト層として機能する不純物添加半導体層７を介して、半導体層６のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線５の一部（走査配線２と交差している部分）が薄膜トランジスタ１０のソース電極Ｓとして機能している。
【０２４３】
図２４に示されるように、半導体層６のうち、ソース領域Ｓとドレイン領域Ｄとの間の領域３１はチャネル領域として機能し、チャネル領域３１の上面には不純物添加半導体層７が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層６のチャネル部の上面は、不純物添加半導体層７を除去する際に薄くエッチングされている。
【０２４４】
画素電極１４が形成されている領域においても、走査配線２上に半導体層６および７が存在していることが分かる。ただし、画素電極が形成されている領域内における半導体層６および７は、図２４から明らかなように、薄膜トランジスタ１０を構成する半導体層６および７からは分離されており、トランジスタ動作を行なうことはない。このため、同一行（走査配線）に属する画素間でクロストークを生じることはない。
【０２４５】
補助容量配線２０上の断面構成も、走査配線２０上の断面構成と同様なものとなる。ここでも、信号配線５とドレイン電極９の間には半導体層６が存在するため、薄膜トランジスタが寄生的に形成されるが、補助容量配線には常時−８〜−１５Ｖ程度の電圧が印加されているため、この寄生トランジスタが導通状態（オン状態）になることはない。故に、信号配線５とドレイン電極９は電気的に分離されている。
【０２４６】
本実施形態では、信号配線５、ドレイン電極９、画素電極１４のすべてが１枚の反射電極膜をパターニングすることより得られた導電層から構成され、信号配線５、ドレイン電極９、および画素電極１４の全てが同一レイヤに属している。信号配線５、ドレイン電極９、および画素電極１４は保護絶縁膜１１によって覆われている。
【０２４７】
走査配線２および補助容量配線２０とドレイン電極９（画素電極１４）との間のアライメントマージンΔＹは、以下の式８で表される。
【０２４８】
ΔＹ＝Ｌd−ＰＰgap−Ｇwidth−Ｗcs−ＣＧgap
＝Ｐpitch−Ｇwidth−ＰＰgap−Ｗcs−ＧＣgap
−ＤＤgap−Ｙcon                                （式８）
ここで、Ｇwidthは走査配線２の幅、Ｗcsは補助容量配線２０の幅、ＧＣgapは走査配線と補助容量配線２０の間隔である。
【０２４９】
このように本実施形態で採用するレイアウトによれば、プラスチック基板の伸縮に伴って走査配線ピッチの増加・減少が生じても、これに対応できる大きなアライメントマージンがあるため、基板上のどこの位置においても正常に動作する薄膜トランジスタを作製し、トランジスタ特性や寄生容量の基板内バラツキを低減できる。なお、前述したように、信号配線５、ドレイン電極９、および画素電極１４の全ては同一の透明導電膜または反射電極材料膜をパターニングすることによって形成されているため、信号配線５、ドレイン電極９、および画素電極１４の配置関係について、アライメントずれを考慮する必要はない。
【０２５０】
（実施例）
ＰＥＳからなる５インチ角のプラスチック基板（厚さ０．２ｍｍ）を用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角３．９インチで解像度は１／４ＶＧＡ（３２０×ＲＧＢ×２４０）である。１画素領域のサイズは８２μｍ×２４６μｍ、走査配線２の幅Ｇwidthを８μｍ、画素電極間ギャップＰＰgapを５μｍ、接続部の幅Ｙconを５μｍ、補助容量配線の幅Ｗcsを２５μｍ、補助容量配線２０と走査配線２との間のギャップＧＣgapを１０μｍ、ドレイン間のギャップＤＤgapを５μｍとすると、ΔＹ＝２４６−８−５−２５−１０−５−５＝１８８μｍとなる。
【０２５１】
本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走査配線層と、ソース配線・下層画素電極層と間のアライメントマージンΔＹは±９１μｍとなった（ΔＹ＝ΔＹ／２−ｄＹ、ここでｄＹはアライメント装置の精度で３μｍである）。
【０２５２】
ΔＹ方向の表示領域の長さは、２４０（ライン）×２４６（μｍ）＝５９０４０（μｍ）であるため、２つのレイヤ間で許容される基板伸縮マージンは１５４１ｐｐｍある。本試作においては、５００〜７００ｐｐｍ程度基板伸縮が生じたが、十分なアライメントマージンがあるため、全て画素領域において薄膜トランジスタが正常に動作し、アクティブマトリクス基板として問題なく機能した。
【０２５３】
本発明による構造および従来構造において、各画素ピッチに対する基板伸縮マージンを下記の表２に示す。表示領域のサイズが対角４インチ（８１．２ｍｍ×６１ｍｍ）で、短辺に走査配線端子を配置すると仮定している。
【０２５４】
【表３】
2011205119.tif 000005
【０２５５】
なお、露光装置の位置合わせ精度は±３μｍであった。
【０２５６】
（第６の実施形態）
第１〜５の実施形態では、画素電極１４と信号配線５が同一レイヤにあることにより、アライメントマージンを拡大することができる。しかしながら、信号配線があるため画素電極１４の大きさには限界があり、開口率（反射型液晶表示装置においては絵素領域に対する画素電極の割合）を大きくすることができない。
【０２５７】
プラスチック基板を用いた液晶表示装置は、基板の軽さ、薄さを生かすため、反射型液晶への応用が期待されている。反射型の液晶表示装置では、７０％以上の開口率がなければ十分な視認性は得られないと言われている。そこで、従来のガラス基板上の反射型の液晶表示装置では、画素電極１４と信号配線５と別レイヤに配置し、画素電極１４と信号配線５間の隙間をなくすことで８０〜９０％の開口率を確保している。
【０２５８】
第１〜５の実施形態の構造では、３０〜５０％程度の開口率しか得られないため、図２６に示す第２の実施形態では、画素電極１４を２層構成にしている。すなわち、反射電極として機能する上層の画素電極１４Ａと、補助容量を形成する下層の画素電極１４Ｂとによって、画素電極１４を構成している。上層画素電極１４Ａは、絶縁膜を介して信号配線５と別レイヤに配置されており、下層画素電極１４Ｂは、信号配線５と同一レイヤに配置されている。このようにすることで、開口率を低下させることなく、アライメントマージンを大きくできる。
【０２５９】
以下、図２６〜２８を参照しながら、本実施形態について説明する。図２６は、本実施形態におけるアクティブマトリクス基板６００のレイアウトを示した平面図であり、図２７は、図２６のＡ−Ａ’線断面図であり、図２８は図２６のＢ−Ｂ’断面図である。
【０２６０】
図から明らかなように、本実施形態におけるアクティブマトリクス基板の構成は、下層の画素電極１４Ｂよりも下層は、第５の実施形態におけるアクティブマトリクス基板の構成と同じである。
【０２６１】
下層の画素電極１４Ｂ、ドレイン電極９および信号配線５上には、層間絶縁膜が配置されている。１４Ａは上層の画素電極で、ＡＬなどの反射電極材料から形成されている。下層の画素電極１４Ｂ上の一部にコンタクトホールが形成されており、上層の画素電極１４Ａと下層の画素電極１４Ｂが電気的に接続されている。上層の画素電極１４Ａは、下層の画素電極１４Ｂよりも面積が大きいため、開口率を高くできる。また、補助容量は、下層の画素電極１４Ｂと、補助容量配線２０、走査配線２間で形成されるため、上層の画素電極１４Ａと走査配線層の間でアライメントを制御する必要はない。
【０２６２】
したがって、走査配線を規定する第１のマスクと、ソース配線５および下層の画素電極１４Ｂを規定する第２のマスクとの間のアライメントマージンΔＹは、第５の実施形態におけるアライメントマージンの大きさと変わらない。したがって、ΔＹは以下の式で表される。
【０２６３】
ΔＹ＝Ｐpitch−Ｇwidth−ＰＰgap−Ｗcs−ＧＣgap−ＤＤgap−Ｙcon
【０２６４】
下層画素電極１４Ｂの上層には、コンタクトホール２１および上層画素電極１４Ｂが形成されるため、これらのレイヤについてもアライメントマージンを考慮する必要がある。
【０２６５】
コンタクトホール２１は、必ず下層画素電極１４Ｂ上に配置される必要がある。コンタクトホールの幅をＷchとすると、コンタクトホール２１層を規定する第３のマスクと、下層画素電極１４Ｂを規定する第２のマスクとの間のアライメントマージンは、以下の式で表される。
【０２６６】
ΔＣ＝Ｐss−Ｗs−Ｗd−３・ＳＤgap−Ｗch
ここで、Ｐssはソース配線ピッチ、Ｗsはソース配線の幅、Ｗdはドレイン電極の幅、ＳＤgapはソース・ドレイン間のギャップである。
【０２６７】
なお、第２のマスクと第３のマスクとの間には、ΔＹ方向にも基板伸縮の制限があるが、ΔＣに対して十分に大きいため無視した。プラスチック基板の伸縮は縦方向と横方向でほぼ同程度であるため、ΔＣのマージンを満たしていれば、ΔＹ方向のマージンも満たしているはずである。
【０２６８】
上層画素電極１４Ａは、コンタクトホール２１上に形成される必要がるため、上層画素電極１４Ａ層を規定する第４マスクと、コンタクトホール２１を規定する第３マスクとの間のアライメントマージンは、ΔＰ＝Ｐss−ＰＰtgapとなる。ここで、ＰＰtgapは上層の画素電極１４Ａ間のギャップである。
【０２６９】
次に、本実施形態の製造プロセスについて説明する。
【０２７０】
図から明らかなように、信号配線５、ドレイン電極９および下層の画素電極１４Ｂまでは、第１〜５の実施形態について説明した製造プロセスと同じ製造プロセスを採用することができる。薄膜トランジスタ１０の構造は、チャネル保護膜型でもチャネルエッチ型でもどちらでも構わない。本実施形態では、チャネルエッチ型を採用している。
【０２７１】
薄膜トランジスタの上層に、無機絶縁膜または有機絶縁膜からなる層間絶縁膜２１を堆積した後、フォトリソグラフィ工程でコンタクトホール２２を形成する。層間絶縁膜２１の厚さは例えば０．５〜３μｍである。
【０２７２】
上記絶縁膜堆積工程では、基板の伸縮が少ない材料もしくは成膜方法を選択する必要がある。一般的に、有機絶縁膜の方が、無機絶縁膜よりも基板の伸縮が少ないので、ここでは、有機絶縁材料を選択した。
【０２７３】
層間絶縁膜２１の上に、Ａｌ、Ａｌ合金、銀合金などからなる反射電極材料の膜を堆積する。反射電極材料膜の厚さは例えば５０〜１００ｎｍ程度である。フォトリソグラフィ工程を経て、上記反射電極材料膜から上層画素電極１４Ａ（反射電極）を形成する。本実施形態では、下層画素電極は、厳密には画素電極として機能しないが、上層画素電極のための下層電極として機能するため、「下層画像電極」と称することとする。
【０２７４】
なお、信号配線層の材料は、透過型のアクティブマトリクス基板を製造する場合には、透明導電材料でなければならないが、反射型のアクティブマトリクス基板であれば、導電膜は遮光膜でも透明膜でも構わない。ただし、上層画素電極１４Ａと低抵抗のコンタクトを形成し得る材料を選択する必要がある。ここでは、上層画素電極の材料としてＡｌを使用するので、下層画素電極１４Ｂ、信号配線５、およびドレイン電極９の材料としてＴｉを選択した。
【０２７５】
（実施例）
ＰＥＳからなる５インチ角のプラスチック基板（厚さ０．２ｍｍ）を用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角３．９”で解像度は１／４ＶＧＡ（３２０×ＲＧＢ×２４０）で、反射型用である。１画素領域のサイズは８２μｍ×２４６μｍ、走査配線の幅Ｇwidthを８μｍ、下層の画素電極間ギャップＰＰgapを５μｍ、接続部の幅Ｙconを５μｍ、補助容量配線の幅Ｗcsを２５μｍ、補助容量配線と走査配線間のギャップＧＣgapを１０μｍ、ドレイン間のギャップＤＤgapを５μｍとすると、ΔＹ＝２４６−８−５−２５−１０−５−５＝１８８μｍとなる。
【０２７６】
本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走査配線層（第１のマスクレイヤ）と、ソース配線・下層画素電極層（第２のマスクレイヤ）と間のアライメントマージンΔＹは±９１μｍとなった（ΔＹ＝ΔＹ／２−ｄＹ）。ここで、ｄＹはアライメント装置の精度であり、ｄＹ＝３μｍであった。
【０２７７】
ΔＹ方向の表示領域の長さは、２４０（ライン）×２４６（μｍ）＝５９０４０（μｍ）であるため、第１マスクと第２マスクとの間で許容される基板伸縮マージンは１５４１ｐｐｍある。実際に試作したところ、５００〜７００ｐｐｍ程度基板伸縮が生じたが、アライメントマージンがあるため、全て画素領域において設計どおりの薄膜トランジスタと補助容量の形状を得た。
【０２７８】
一方、コンタクトホールを規定する第３のマスクは、第２のマスクに対してのみアライメントさせればよい。ソース配線の幅Ｗｓを８μｍ、ドレイン電極の幅Ｗｄを８μｍ、ソース・ドレイン間ギャップＳＤgapを５μｍ、コンタクトホールの幅を５μｍとすると、ΔＣ＝８２−８−８−３×５−５＝４６μｍとなる。
【０２７９】
ここでも、基板の伸縮どちらにも対応できるように、基板中央においてΔｃ１＝Δｃ２となるように配置させた。その結果、第２のマスクと第３のマスクとの間のアライメントマージンΔｃは、±２０μｍであった（Δｃ＝ΔＣ／２−ｄＹ）。
【０２８０】
なお、Ｙ軸方向についても、基板中央部において、コンタクトホール２１が下層画素電極１４Ｂのほぼ中央にくるようにマスクアライメントを行った。
【０２８１】
ΔＣに平行な方向の表示領域の長さは、３２０×８２×３＝７８７２０μｍであるため、許容される基板伸縮マージンは２５４ｐｐｍしかない。しかしながら、第２のマスクレイヤと第３のマスクレイヤとのフォトリソ工程の間には、第１のマスクレイヤと第２のマスクレイヤとの工程間とは異なり、大きな基板伸縮を生じさせるＣＶＤ成膜工程がない。このため、実際に試作したところ、基板伸縮は最大でも１５００ｐｐｍ程度しかなく、本構造により十分アライメントすることができた。
【０２８２】
また、上層画素電極１４Ａを規定する第４のマスクは、第３のマスクに対いするアライメントのみを行えばよい。上層画素電極間のギャップＰＰtgapを５μｍとすると、ΔＰ＝８２−５＝７７μｍとなる。
【０２８３】
ここでも、基板の伸縮どちらにも対応できるように、基板中央においてΔｐ１＝Δｐ２となるように配置させた。その結果、第４のマスクと第３のマスクとの間のアライメントマージンΔｐは、±３５．５μｍであった（Δｐ＝ΔＰ／２−ｄＹ）。
【０２８４】
ΔＰに平行な方向の表示領域の長さは、３２０×８２×３＝７８７２０μｍであるため、許容される基板伸縮マージンは４５１ｐｐｍしかない。しかし、第３のマスクのためフォトリソグラフィ工程と第４のマスクのためフォトリソグラフィ工程との間には、大きな基板伸縮を生じさせるＣＶＤ成膜工程が存在しない。このため、十分第３のマスクと第４のマスクとの間のアライメントは比較的容易である。
【０２８５】
なお、本実施形態では、反射電極（上層画素電極）１４Ａを信号配線５と別のレイヤに配置したことにより、開口率（反射電極の画素領域に占める割合）が９２％になる。
【０２８６】
また、従来構造では、全てのレイヤ間で数μｍ以下のアライメント精度が必要であるため、アライメントマージンが９μｍのとき、許容できる基板伸縮は１５０ｐｐｍとな。そのため、従来構造では、プラスチック基板を用いてアクティブマトリクス基板を製造することができない。
【０２８７】
現在の製造技術では、アクティブマトリクス基板として求められるＴＦＴ特性を得るためには、ゲート絶縁膜および半導体層を基板温度１００〜２００℃のＣＶＤ法で形成することが必要である。したがって、プラスチック基板上にアクティブマトリクス基板を実現するためには、本実施形態のように第１マスクと第２マスクとの間に大きなアライメントマージンを持つ画素構造が望ましい。
【０２８８】
本実施形態では、補助容量配線を備えたＣｓ ｏｎ Ｃｏｍｍｏｎ構造を示したが、補助容量配線がない場合でも、同様な効果が得られる。図２９〜図３１は、本実施形態の構成から、補助用利用配線を取り除いた構造（Ｃｓ ｏｎ Ｇａｔｅ構造）を持つ改良例に係るアクティブマトリクス基板７００を示す。アクティブマトリクス基板７００によれば、ΔＹをより大きくすることができる。
【０２８９】
（第７の実施形態）
上記の第６の実施形態における構造を採用することにより、プラスチック基板を用いて３．９インチ１／４ＶＧＡの反射型液晶表示素子を製造することができる。しかしながら、より画素サイズの小さな場合や、パネルサイズが大きくなった場合、コンタクトホールのアライメントマージンΔＣが不十分になるおそれがある。また、３．９インチ１／４ＶＧＡ程度のパネルの場合でも、大量生産を考えると、アライメントマージンを更に大きくすることが好ましい。本実施形態では、コンタクトホールのアライメントマージンΔＣを更に増大させることが可能な構成を採用している。
【０２９０】
以下、図３２〜３４を参照しながら、本実施形態について説明する。図３２は、本実施形態におけるアクティブマトリクス基板８００のレイアウトを示した平面図であり、図３３は、図３２のＡ−Ａ’線断面図であり、図３４は図３２のＢ−Ｂ’断面図である。
【０２９１】
図からわかるように、本実施形態における下層画素電極１４Ｂは、補助容量配線２０を横切り、対応する走査配線は当該下層画素電極１４Ｂから延びたドレイン電極９が横切っている。その結果、下層画素電極１４ＢからＸ軸方向に沿って離れた領域にはドレイン電極９が存在せず、ソース配線５しか配置されていない。すこのため、下層画素電極１４Ｂの幅（Ｘ軸方向サイズ）を相対的に広くすることが可能になり、その結果、コンタクトホールのアライメントマージンΔＣを大きくすることができる。アライメントマージンΔＣは、以下の式で表される。
【０２９２】
ΔＣ＝Ｐss−Ｗs−２・ＳＤgap−Ｗch
ここで、Ｐssはソースピッチ、Ｗsはソース配線の幅、ＳＤgapは画素電極とソース配線間のギャップ、ＷchはコンタクトホールのＸ軸方向の幅である。
【０２９３】
一方、ドレイン電極９は走査配線２のみを乗り越え、補助容量配線とは重なっておらず、また、下層の画素電極１４Ｂは補助容量配線２０のみを乗り越え走査配線２には重なっていない。このため、第１のマスクレイヤと、第２のマスクレイヤとの間の基板伸縮マージンΔＹは、下式のようになる。
【０２９４】
ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−ＤＤgap−ＤＧgap）／２
【０２９５】
本実施形態では、第２の実施形態に比べ、約１／２になるが、第２のマスクレイヤと第３のマスクレイヤ間のアライメントマージンを大きくする必要がある場合に有効である。
【０２９６】
なお、本実施形態に係るアクティブマトリクス基板８００は、第６の実施形態に係るアクティブマトリクス基板を製造する方法と同様の方法で製造される。
【０２９７】
（実施例）
ＰＥＳからなる５インインチ角のプラスチック基板（厚さ０．２ｍｍ）を用いて上記アクティブマトリクス基板の実施例を試作した。パネルサイズは対角２．５インチで解像度は１／４ＶＧＡ（３２０×ＲＧＢ×２４０）で、反射型用である。１画素領域のサイズは５３×１５９μｍ、走査配線の幅Ｇｗｉｄｔｈを８μｍ、補助容量配線の幅Ｗcsを１０μｍ、ドレイン電極と下層の画素電極間のギャップＤＤｇａｐを５μｍ、下層画素電極と走査配線の最小ギャップを３μｍとすると、ΔＹ＝（１５９−８−１０−５−３）／２＝１３３μｍになる。
【０２９８】
本実施例では、プラスチック基板の伸び縮みのどちらにも対応できるように、基板中央部においてΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走査配線層（第１のマスクレイヤ）と、ソース配線・下層画素電極層（第２のマスクレイヤ）と間のアライメントマージンΔＹは±６３．５μｍとなった（ΔＹ＝ΔＹ／２−ｄＹ、ｄＹはアライメント装置の精度で３μｍであった）。
【０２９９】
ΔＹ方向の表示領域の長さは、２４０ライン）×１５９（μｍ）＝３８１６０（μｍ）であるため、第１のマスクレイヤと第２のマスクレイヤとの間で許容される基板伸縮マージンは１６６４ｐｐｍになる。
【０３００】
コンタクトホール層（第３のマスクレイヤ）と、下層画素電極層（第２のマスクレイヤ）のアライメントマージンは、ΔＣ＝５３−８−２×５−５＝３０μｍとなる。基板の伸縮どちらにも対応できるように、基板中央においてΔｃ１＝Δｃ２となるように配置させた。その結果、第２のマスクレイヤと、第３のマスクレイヤ間のアライメントマージンΔｃは±１２μｍであった（Δｃ＝ΔＣ／２−ｄＹ）。ΔＣに平行な方向の表示領域の長さは、３２０×５３×３＝５０８８０μｍであるため、許容される基板伸縮マージンは５９０ｐｐｍとなる。この値は、ＣＶＤ工程のない第２のマスクレイヤと第３のマスクレイヤとのフォトリソ工程の間では十分なアライメントマージンである。
【０３０１】
一方、第２の実施形態の構造を採用すると、ソース配線の幅Ｗｓを６μｍ、ドレイン電極の幅Ｗｄを６μｍ、ソース・ドレイン間ギャップＳＤｇａｐを５μｍ、コンタクトホールの幅を５μｍの場合ΔＣ＝５３−８−８−３×５−５＝１７μｍとなり、Δｃ＝ΔＣ／２−ｄＹは、±５．５μｍしかない。基板伸縮マージンは１０８ｐｐｍしかなく、十分な製造マージンが得られない。
【０３０２】
したがって、本実施形態を採用することにより、上層画素電極１４Ａと下層画素電極１４Ｂを接続するコンタクトホール２２を形成する際のフォトアライメントマージンを拡大することができる。このため、例えば、本実施例に示したような２．５インチ１／４ＶＧＡ相当の１５０ＰＰＩを超える高精細なアクティブマトリクス基板をプラスチック基板上に実現することができる。
【０３０３】
なお、上層の画素電極１４Ａの構造は第２の実施形態と同じ構造であるため、高い開口率が得られる。本実施例では開口率８８％になる。
【０３０４】
（第８の実施形態）
以下、図３５〜３８を参照しながら、本実施形態について説明する。図３５は、本実施形態におけるアクティブマトリクス基板９００のレイアウトを示した平面図であり、図３６は、図３５のＡ−Ａ’線断面図であり、図３７は図３５のＢ−Ｂ’断面図であり、図３８は図３５のＣ−Ｃ’断面図である。
【０３０５】
本実施形態に係るアクティブマトリクス基板９００と、第１〜７の実施形態にかかるアクティブマトリクス基板の相違点は、薄膜トランジスタの形状にある。
【０３０６】
本実施形態では、信号配線５から枝分かれしたソース電極８Ｂが、ドレイン電極９の端部近傍を通って、信号配線５と平行な方向に曲がっている。ソース電極８Ｂは、信号配線５とともに、ドレイン電極９を挟み込んでいる。そして、信号配線５（ソース電極８Ａ）、ソース電極８Ｂ、ドレイン電極９は、全て走査配線２および走査配線上の半導体層６を乗り越えるように配置されている。
【０３０７】
図３６に示されるように、走査配線２の上面の全体には半導体層６が残っているため、走査配線２上における信号配線５（ソース電極８Ａ）とドレイン電極９との間の領域、および、ソース電極８Ｂとドレイン電極９との間の領域、どちらも、薄膜トランジスタとして機能する。
【０３０８】
一方、ソース電極８Ｂと、隣の信号配線５（ソース電極８Ａ）との間にも半導体層が存在するため、この領域は寄生薄膜トランジスタとして機能し得る。しかし、隣の信号配線５上の信号は、ソース電極８Ｂによってシールドされるため、ドレイン電極９を介して画素電極１４Ｂの電位に影響を与えることはない。
【０３０９】
本実施形態では、図３８から明らかなように、以下の式が成立する。
ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−Ｗｓ−３・ＳＤgap）／２
【０３１０】
本実施形態によれば、薄膜トランジスタのチャネル部以外の半導体層をハーフ露光技術によって除去する工程が不要である。これにより、製造工程時間の短縮と、アクティブマトリクス基板の製造歩留向上を達成することが可能になる。
【０３１１】
（第９の実施形態）
以下、図３９〜４０を参照しながら、本実施形態について説明する。図３９は、本実施形態におけるアクティブマトリクス基板１０００のレイアウトを示した平面図であり、図４０は、図３９のＡ−Ａ’線断面図である。
【０３１２】
本実施形態に係るアクティブマトリクス基板１０００は、第８の実施形態に係るアクティブマトリクス基板９００と類似した構成を有している。アクティブマトリクス基板１０００の特徴点のひとつは、ドレイン電極９が、隣り合う２本の信号配線５のほぼ中央に配置されていることにある。また、上層画素電極１４Ａが薄膜トランジスタのチャネル部を完全に覆っている。言いかえると、上層画素電極１４Ａが薄膜トランジスタのチャネル部を完全に覆うように、ドレイン電極９の位置が設定されている。他の点において、アクティブマトリクス基板１０００の構成は、アクティブマトリクス基板９００の構成と同様である。
【０３１３】
このような構成により、薄膜トランジスタ１０の光リーク電流が抑制されるため、液晶表示装置に応用した際のコントラストを改善することができる。
【０３１４】
本実施形態では、図４０から明らかなように、以下の式が成立する。
【０３１５】
ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−２・Ｗｓ−３・ＳＤgap）／２
【０３１６】
本実施形態では、信号配線５、ドレイン電極９およびソース電極８Ｂが、互いに平行に延びる部分を有しており、これらの部分が走査配線２と直交している。本発明の効果を得るには、上記平行部分と走査配線２とが直交している必要は無く、９０度以外の角度で交差していても良い。
【０３１７】
ドレイン電極９は、アライメントずれによって、隣接する信号配線５の中央から多少外れた位置に設けられていてもよい。ただし、ドレイン電極９は、対応する下層画素電極１４Ｂの中心部をＹ軸に沿って通る直線から、画素ピッチ（Ｘ軸方向に沿って計測した画素ピッチ）の±２５％の範囲内にあることが好ましい。
【０３１８】
本実施形態によれば、第８の実施形態と同様、薄膜トランジスタのチャネル部以外の半導体層をハーフ露光技術によって除去する工程が不要である。これにより、製造工程時間の短縮と、アクティブマトリクス基板の製造歩留向上を達成することが可能になる。
【０３１９】
（第１０の実施形態）
以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、「ボトムゲート型トランジスタ（逆スタガー型トランジスタ）」と称されている。本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられている「トップゲート型トランジスタ（正スタガー型トランジスタ）」を用いてアクティブマトリクス基板を構成する。
【０３２０】
本実施形態のアクティブマトリクス基板１１００では、図４１（ｃ）および図４２（ｄ）に示されるように、走査配線２が、信号配線５、ドレイン電極９、および画素電極１４の上層レベルに形成され、これら信号配線５、ドレイン電極９、および画素電極１４と交差している。
【０３２１】
また、半導体層６は、信号配線５、ドレイン電極９、および画素電極１４の下層レベルに配置されており、信号配線５、ドレイン電極９、および画素電極１４によって覆われている。走査配線２の真下には必ずゲート絶縁膜４が存在し、走査配線２と画素電極１４との間に補助容量が形成される。
【０３２２】
以下、図４１および図４２を参照しながら、本実施形態にかかるアクティブマトリクス基板５００の製造方法を説明する。
【０３２３】
まず、図４２（ａ）に示すように、プラスチック基板１上に、ノンドープのアモルファスシリコンからなる真性半導体層６、Ｐ（リン）等がドープされた不純物添加半導体層７、およびＡＰＣ（Ａｇ−Ｐｄ−Ｃｕ：銀合金）からなる反射金属膜９６を積層した後、レジストマスク９２を形成する。真性半導体層６、不純物添加半導体層７、および反射金属膜９６の厚さは、それぞれ、例えば１５０ｎｍ、５０ｎｍ、１５０ｎｍである。レジストマスク９２は、第１の実施形態の場合と同様に、信号配線５、ドレイン電極９、画素電極１４を規定する相対的に厚い部分９２ａと、信号配線５とドレイン電極９との間の領域を規定する相対的に薄い部分９２ｂとを有している。
【０３２４】
次に、レジストマスク９２を用いて、反射金属膜９６、不純物添加半導体層７および真性半導体層６を順次エッチングする。図４１（ａ）および図４２（ｂ）は、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ１０のチャネル領域はレジストマスク９２の相対的に薄い部分９２ｂによって覆われているため、チャネル領域の金属膜９６、および不純物添加半導体層７は全くエッチングされていない。すなわち、反射金属膜９６において信号配線５となるべき部分とドレイン電極９となるべき部分とは未分離のままである。
【０３２５】
次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタのチャネル領域を覆っていたレジスト部分９２ｂを除去した後、再び、反射金属膜９６、および不純物添加半導体層７のエッチングを行なう。レジストマスク９２を除去することより、図４１（ｂ）および図４２（ｃ）に示される構造を作製することができる。この段階では、図４１（ｂ）に示されるように、信号配線５とドレイン電極９との隙間領域において、それらの下層レベルに位置する真性半導体層６が部分的に露出している。
【０３２６】
次に、ＣＶＤ法を用いて、厚さ４００ｎｍのＳｉＮxからなるゲート絶縁膜４、厚さ２００ｎｍのＡｌＮｄ膜を積層した後、第２マスクを用いて、ＡｌＮｄをパターニングし、図４１（ｂ）および図４２（ｄ）に示されるように、走査配線２を形成する。
【０３２７】
この後、走査配線２をマスクとするエッチング工程を行ない、走査配線２によって覆われていない領域に位置するゲート絶縁膜４および真性半導体層６を除去する。その結果、図４１（ｃ）および図４２（ｅ）に示される構造が得られる。このエッチングにより、真性半導体層６のうち、薄膜トランジスタとして機能する部分を除き、信号配線５とドレイン電極９との間の領域に位置していた部分は除去される。なお、画素電極１４およびドレイン電極９の下層レベルには、最終的に、画素電極１４およびドレイン電極９と同様の形状を有する半導体層６および７が存在し、また、信号配線５の下層レベルにも、信号配線５と同様の形状を有する導体層６および７が存在する。
【０３２８】
本実施形態のアクティブマトリクス基板５００は、反射型の画素電極１４を有しており、反射型液晶表示装置を構成するために用いられる。本実施形態の製造方法によれば、画素電極１４の下に半導体層６および７が残置されるため、画素電極１４を透明導電膜から形成したとしても、透過型表示装置に適用することはできない。
【０３２９】
なお、走査配線２の材料はＡｌＮｄに限定されず、ゲート絶縁膜４や半導体層６および７をエッチングする際にエッチングマスクとして機能し得る導電性材料であればよい。例えば、Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ａｌ、もしくは、これらの合金、ＡＰＣ、またはＩＴＯあってもよい。また、これらの材料からなる層を複数積層した膜を用いても良い。
【０３３０】
反射金属膜の材料もＡＰＣに限定されず、Ａｇ、Ａｌ、Ａｕ、または、これらの合金材料であってもよい。
【０３３１】
ゲート絶縁膜４の材料もＳｉＮxに限定されず、ＳｉＯ2等の無機絶縁材料、ＢＺＴ等の有機絶縁材料、または、これらの材料からにｕる層を積層した膜であってもよい。
【０３３２】
以上説明してきたように、本実施形態のアクティブマトリクス基板は、画素電極１４が反射性金属膜から形成されており、最終的に組み立てられる表示装置は反射型である。これに対し、第１から第４の実施形態のアクティブマトリクス基板は、透過型表示装置に用いられるものであった。第１から第４の実施形態を反射型用に転用するには、透明導電膜に代えて反射金属膜を形成し、この反射金属膜をパターニングすることにより、信号配線５、ドレイン電極９、および画素電極１４を形成すれば良い。この場合、画素電極１４の下層レベルに半導体層６および７が残っていても問題無い。このため、反射型の場合は、画素電極１４を形成する前において、半導体層６および７を走査配線２に整合した形状にパターニングしておく必要は無い。第４の実施形態の場合のように、線状のチャネル保護層を走査配線上に形成しておけば、その上に堆積したコンタクト層および反射金属膜をパターニングして信号配線５、ドレイン電極９、および画素電極１４を形成する際、レジストマスク９２の相対的に薄い部分９２ｂを除去した後、チャネル保護層をエッチングマスクの一部として機能させることができる。このため、信号配線５とドレイン電極９との間の領域に位置する不要な半導体層をエッチングにより除去する際、チャネル保護層の真下には半導体層が残され、薄膜トランジスタの半導体領域として機能する部分が走査配線上に適切に配置されることになる。
【０３３３】
なお、第６〜９の実施形態で採用した構成、すなわち、補助容量配線を用い構成や上層画素電極を絶縁膜上に配置する構成を本実施形態に係るトップケート型トランジスタと組み合わせてもよい。
【０３３４】
（第１１の実施形態）
上記第１〜４の実施形態における走査配線２および信号配線５は、いずれも、直線的に延びる配線から構成されており、基板１の主面に平行な方向に突出する部分や窪んだ部分を有していない。このため、走査配線２と平行な方向にアライメントズレに生じても、各画素内のレイアウトに変化は生じない。これに対し、走査配線２に対して垂直な方向に関するアライメントズレは、アライメントマージン（ΔＹ）を超えない範囲に抑えられる必要があり、アライメントマージン（ΔＹ）の大きさは、画素ピッチよりも小さい。
【０３３５】
このため、基板伸縮率が方位によって一様でない場合は、基板伸縮率が小さい方位に対して平行に信号配線５を配置することが好ましい。そこで、本実施形態では、信号配線５に平行な方向に対する基板１の伸縮率が信号配線５に対して垂直な方向に対する基板１の伸縮率よりも小さくなるように、基板１に対する信号配線５の方向を設定している。これにより、信号配線５に平行な方向のアライメントズレを低減し、アライメントマージン（ΔＹ）内に確実におさまるようにしている。
【０３３６】
一方、走査配線２に平行な方向に関して十分なアライメントマージンを確保するには、図１に示すように走査配線２を充分に長くし、表示領域（画素領域）の外側へまっすぐ延長しておく必要がある。このような延長部を走査配線２に設けておくことにより、走査配線２と平行な方向に関して信号配線５や画素電極１４の位置ズレが生じても、信号配線５や画素電極１４を走査配線２と確実に交差されることが可能になる。走査配線２と平行な方向に関するアライメントマージン（ΔＸ）は、走査配線２の延長部の長さによって規定される。
【０３３７】
本実施形態では、前述のように走査配線２と平行な方向に関する基板伸縮率が相対的に大きくなるような配置が選択されているため、走査配線２と平行な方向に関するアライメントマージン（ΔＸ）は、走査配線２と垂直な方向に関するアライメントマージン（ΔＹ）よりも大きく設定することが好ましい。このため、本実施形態では、走査配線２の延長部の長さを走査配線ピッチよりも長くしている。
【０３３８】
以上、プラスチック基板を用いてアクティブマトリクス基板を実現する例を説明してきたが、本発明の適用範囲はこれに限定されない。本発明は、プラスチック基板のように製造プロセス中に伸縮する基板を用いる場合に顕著な効果を発揮するが、本発明によって得られる種々の効果のうち、アライメントズレに影響されにくいという効果は、プラスチック基板以外の基板（例えばガラス基板）を用いても充分に享受される。特に、大型の表示パネルをアライメント精度の低い露光装置などを用いて製造する場合に好ましい効果が得られる。
【０３３９】
なお、本発明によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（例えば有機ＥＬを用いた表示装置）に適用しても優れた効果を奏する。
【０３４０】
なお、本願明細書における「交差」とは、例えば、図４（ａ）に示すように、ドレイン電極９が下層に位置する走査配線２を完全に乗り越えている状態のみを意味するのではなく、ドレイン電極９の先端（エッジ９Ｅ）の位置が走査配線２のエッジ（側面）の位置と一致している場合を含むものとする。
【産業上の利用可能性】
【０３４１】
本発明のアクティブマトリクス基板によれば、画素電極を薄膜トランジスタに接続するための導電部材が、当該画素電極から離れた位置にある走査配線の位置まで延伸し、走査配線と交差している。このため、走査配線と導電部材との間のアライメントマージンが充分に大きくなり、プラスチック基板のように伸縮率の大きな基板を用いることが可能となる。
【符号の説明】
【０３４２】
１    プラスチック基板
２    走査配線
３    ゲート電極
４    ゲート絶縁膜
５    信号配線
６    真性半導体層
７    不純物添加半導体層
８    ソース電極
９    ドレイン電極
１０    薄膜トランジスタ（ＴＦＴ）
１１    保護絶縁膜
１４    画素電極
１５    ドレイン電極の接続部（画素電極に接続される部分）
２０    補助容量配線
２１    層間絶縁膜
２２    コンタクトホ−ル
２３    チャネル保護膜
３１    薄膜トランジスタのチャネル領域
３３    カラーフィルタ
３５    ブラックマトリクス
３６    対向電極
３７    配向膜
３８    液晶層
３９    シール
４０    スペーサ
５０    液晶パネル
５１    ゲートドライブ回路５１
５２    ソースドライブ回路５２
５３    ゲートドライバ／ソースドライバ
５４    透明絶縁基板
５５    対向基板
５６    偏光子
９１    透明導電膜
９２    レジストマスク
９３    遮光性金属膜
９５    チャネル保護層
９６    反射金属膜
１０１    プラスチック基板
１０２    走査配線
１０３    ゲート電極
１０４    ゲート絶縁膜
１０５    信号配線
１０６    真性半導体層
１０７    不純物添加半導体層（コンタクト層）
１０８    ソース電極
１０９    ドレイン電極
１１０    薄膜トランジスタ（ＴＦＴ）
１１３    補助容量線
１１４    画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
2011205119.tif 000051
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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