(57)【要約】【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。【選択図】図１
2011258656.tif 000002
【特許請求の範囲】
【請求項１】
第１の主電極と、
上記第１の主電極上に形成されている第１導電型の第１の半導体層と、
上記第１の半導体層上に凸型に形成されていると共に上記第１の半導体層の上面に沿って複数形成され、かつ、複数の列状に配列された第２導電型の凸型の第２の半導体層と、
上記複数の列状に配列された第２導電型の凸型の第２の半導体層上に形成された第２の主電極と、
上記第１の半導体層上に形成されている制御電極と、
上記制御電極上に形成された絶縁層と、
上記凸型の第２の半導体層の隣り合う２列の間で列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第１のコンタクトホールと、
上記２列の凸型の第２の半導体層のうちの一方の列に関して上記第１のコンタクトホールの反対側に配置されていて上記一方の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第２のコンタクトホールと、
上記２列の凸型の第２の半導体層のうちの他方の列に関して上記第１のコンタクトホールの反対側に配置されていて上記他方の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第３のコンタクトホールと、
上記第１のコンタクトホールに形成されて上記制御電極に電気的に接続された第１の制御端子と、
上記第２のコンタクトホールに形成されて上記制御電極に電気的に接続された第２の制御端子と、
上記第３のコンタクトホールに形成されて上記制御電極に電気的に接続された第３の制御端子とを備えることを特徴とするバイポーラ半導体素子。
【請求項２】
請求項１に記載のバイポーラ半導体素子において、
上記第２導電型の凸型の第２の半導体層は、３列以上配列され、
上記第１のコンタクトホールは、上記凸型の第２の半導体層の隣り合う各２列の間で列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させるように上記絶縁層に複数形成され、
上記第２のコンタクトホールは、上記３列以上の凸型の第２の半導体層のうちの一方の端の列に関して上記第１のコンタクトホールの反対側に配置されていて上記一方の端の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させ、
上記第３のコンタクトホールは、上記３列以上の凸型の第２の半導体層のうちの他方の端の列に関して上記第１のコンタクトホールの反対側に配置されていて上記他方の端の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させ、
上記複数の第１のコンタクトホールに形成されて上記制御電極に電気的に接続された複数の第１の制御端子と、
上記第２のコンタクトホールに形成されて上記制御電極に電気的に接続された第２の制御端子と、
上記第３のコンタクトホールに形成されて上記制御電極に電気的に接続された第３の制御端子とを備えることを特徴とするバイポーラ半導体素子。
【請求項３】
請求項１または２に記載のバイポーラ半導体素子において、
上記第２の主電極上に形成された主電極端子を備え、
上記凸型の第２の半導体層の上記列方向と直交する行方向の寸法が上記主電極端子の上記行方向の寸法よりも長いことを特徴とするバイポーラ半導体素子。
【請求項４】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
一方の面に第１の主電極が形成された第１導電型の第１のエミッタ層と、
上記第１のエミッタ層の他方の面に形成された第２導電型の第１のベース層と、
上記第１導電型の第１の半導体層として上記第１のベース層上に形成された第１導電型の第２のベース層と、
上記第２導電型の凸型の第２の半導体層としての凸型の第２のエミッタ層と、
上記制御電極としてのゲート電極と、
上記第１の制御端子としての第１のゲート端子と、
上記第２の制御端子としての第２のゲート端子と、
上記第３の制御端子としての第３のゲート端子とを備え、
ゲートターンオフサイリスタを構成していることを特徴とするバイポーラ半導体素子。
【請求項５】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
コレクタとなる第２導電型の基板と、
上記第２導電型の基板上に形成された第２導電型のドリフト層と、
上記第１導電型の第１の半導体層として上記ドリフト層上に形成された第１導電型のベース層と、
上記第２導電型の凸型の第２の半導体層としての凸型の第２導電型のエミッタ層と、
上記制御電極としてのベース電極と、
上記第１の制御端子としての第１のベース端子と、
上記第２の制御端子としての第２のベース端子と、
上記第３の制御端子としての第３のベース端子とを備え、
バイポーラトランジスタを構成していることを特徴とするバイポーラ半導体素子。
【請求項６】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
コレクタとなる第１導電型の基板と、
上記第１導電型の基板上に形成された第２導電型のドリフト層と、
上記第１導電型の第１の半導体層として上記ドリフト層の上に形成した第１導電型の成長層と、
上記第１導電型の成長層の上に形成した上記第２導電型の凸型の第２の半導体層としての第２導電型の成長層と、
上記第２導電型の成長層に形成した貫通孔を経て、上記第１導電型の成長層にイオン注入をして形成したコンタクト領域と、
上記制御電極としてのゲート電極と、
上記第１の制御端子としての第１のゲート端子と、
上記第２の制御端子としての第２のゲート端子と、
上記第３の制御端子としての第３のゲート端子とを備え、
インシュレーテッド・ゲート・バイポーラトランジスタを構成していることを特徴とするバイポーラ半導体素子。
【請求項７】
請求項１から６のいずれか１つに記載のバイポーラ半導体素子において、
ワイドギャップ半導体で作製されていることを特徴とするバイポーラ半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲートターンオフサイリスタ,バイポーラトランジスタ等のバイポーラ半導体素子に関し、制御電極による制御能力を向上できるバイポーラ半導体素子に関する。
【背景技術】
【０００２】
従来、バイポーラ半導体素子としてのゲートターンオフサイリスタは、図１１の断面図に示すように、カソード電極６２１を下面に有する高不純物濃度のｎ型ＳｉＣのカソードエミッタ層６０１の上に、ｐ型ＳｉＣのバッファ層６０２と低不純物濃度のｐ型ＳｉＣのベース層６０３が形成されている(特許文献１(特開２００９−０５５０６３号公報)参照)。このｐ型ベース層６０３の上にｎ型ベース層６０４が形成されている。このｎ型ベース層６０４上にメサ型のｐ型アノードエミッタ層６０５が形成されている。さらに、このメサ型のアノードエミッタ層６０５から露出したｎ型ベース層６０４の部分にｎ型の低抵抗ゲート領域６０６およびｎ型のゲートコンタクト領域６０７がイオン注入によりアノードエミッタ層６０５を取り囲むように形成されている。上記ｎ型ゲートコンタクト領域６０７上にゲート電極６１９が形成されている。図１０の平面図に示すように、アノードエミッタ層６０５にアノード端子６１３が形成される。
【０００３】
また、このゲートターンオフサイリスタでは、メサ型のアノードエミッタ層６０５は、ｎ型ベース層６０４の上面に沿って或る方向に２列に複数形成されている。そして、上記アノード端子６１３は、各列の複数のメサ型のアノードエミッタ層６０５上に列方向に延在するように形成されている。上記アノード端子６１３は、酸化膜６２０に形成されたコンタクトホール６２０Ａを通してアノード電極６１２に接続されている。また、ゲート端子６２２が、上記２列のメサ型のアノードエミッタ層６０５の間(つまり２本のアノード端子６１３の間)で列方向に延在している。このゲート端子６２２は、上記酸化膜６２０に形成されたコンタクトホール６２０Ｂを通して上記ゲートコンタクト領域６０７上に形成されたゲート電極６１９に接続されている。
【０００４】
上記従来のゲートターンオフサイリスタでは、ターンオフ時にゲート端子６２２とアノード端子６１３間にオフゲート電圧を印加する。その結果、主電流がゲート電極６１９に転流し、ゲートターンオフサイリスタはターンオフする。
【０００５】
ところで、上記従来のゲートターンオフサイリスタでは、上記２列のメサ型のアノードエミッタ層６０５間にゲート電流を引き抜くための１本のゲート端子６２２を有している。
【０００６】
このように、ゲート端子６２２を１本だけ有することで、次の(1)〜(3)の利点がある。
【０００７】
(1) 配線を簡素化できる。
【０００８】
(2) スイッチングスピードが速いゲートターンオフサイリスタにおいて、ワイヤボンディング時の配線長さの不揃いを抑制して、ゲート電流を引き抜くタイミングのずれを抑制できる。
【０００９】
(3) 浮遊インダクタンスを低減して回路への過電圧を抑制できる。
【００１０】
ところが、素子の大型化等によって遮断する電流が大きくなってくると、複数のメサ型のアノードエミッタ層６０５の長手方向で転流の不揃いが発生し、素子の破壊を引き起こす可能性が出てくる。すなわち、ゲート端子６２２を素子の中央に１本だけ配置した場合、素子の大型化に伴い素子の中央部から端部までの距離が長くなり、ゲート電流を引き抜くタイミングが素子の中央部と端部とで大きく異なってくる。このことは、素子の転流の不揃いを発生させ、遮断する電流も大きくなってくると、最終的に素子破壊を引き起こす可能性がある。
【００１１】
特に、ＳｉＣによるゲートターンオフサイリスタは、Ｓｉによるゲートターンオフサイリスタに比べて、スイッチング速度が１０倍程度速いので、素子が大型化すると、Ｓｉによるゲートターンオフサイリスタに比べて、ＳｉＣによるゲートターンオフサイリスタでは、素子の転流の不揃いがより大きくなる。
【００１２】
また、より一般的には、ゲートターンオフサイリスタの他にも、バイポーラトランジスタ等のバイポーラ半導体素子に関しても、制御電極による制御能力の向上が求められている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−０５５０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、制御電極による制御能力を向上できるバイポーラ半導体素子を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明のバイポーラ半導体素子は、第１の主電極と、
上記第１の主電極上に形成されている第１導電型の第１の半導体層と、
上記第１の半導体層上に凸型に形成されていると共に上記第１の半導体層の上面に沿って複数形成され、かつ、複数の列状に配列された第２導電型の凸型の第２の半導体層と、
上記複数の列状に配列された第２導電型の凸型の第２の半導体層上に形成された第２の主電極と、
上記第１の半導体層上に形成されている制御電極と、
上記制御電極上に形成された絶縁層と、
上記凸型の第２の半導体層の隣り合う２列の間で列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第１のコンタクトホールと、
上記２列の凸型の第２の半導体層のうちの一方の列に関して上記第１のコンタクトホールの反対側に配置されていて上記一方の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第２のコンタクトホールと、
上記２列の凸型の第２の半導体層のうちの他方の列に関して上記第１のコンタクトホールの反対側に配置されていて上記他方の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させる第２のコンタクトホールと、
上記第１のコンタクトホールに形成されて上記制御電極に電気的に接続された第１の制御端子と、
上記第２のコンタクトホールに形成されて上記制御電極に電気的に接続された第２の制御端子と、
上記第３のコンタクトホールに形成されて上記制御電極に電気的に接続された第３の制御端子とを備えることを特徴としている。
【００１６】
この発明のバイポーラ半導体素子によれば、上記第２,第３のコンタクトホールと、上記第１のコンタクトホールとが、上記凸型の第２の半導体層の列を挟む両側で列方向に延在している。これにより、上記凸型の第２の半導体層による列と列との間に配列された列間の第１のコンタクトホールに形成された第１の制御端子と端側の第２,第３のコンタクトホールに形成された第２,第３の制御端子とで制御能力を分担できて制御能力の不均一を抑制でき、制御電極による制御能力を向上できる。
【００１７】
また、一実施形態のバイポーラ半導体素子では、上記第２導電型の凸型の第２の半導体層は、３列以上配列され、
上記第１のコンタクトホールは、上記凸型の第２の半導体層の隣り合う各２列の間で列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させるように上記絶縁層に複数形成され、
上記第２のコンタクトホールは、上記３列以上の凸型の第２の半導体層のうちの一方の端の列に関して上記第１のコンタクトホールの反対側に配置されていて上記一方の端の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させ、
上記第３のコンタクトホールは、上記３列以上の凸型の第２の半導体層のうちの他方の端の列に関して上記第１のコンタクトホールの反対側に配置されていて上記他方の端の列に沿って上記列方向に延在するように上記絶縁層に形成されて上記制御電極を露出させ、
上記複数の第１のコンタクトホールに形成されて上記制御電極に電気的に接続された複数の第１の制御端子と、
上記第２のコンタクトホールに形成されて上記制御電極に電気的に接続された第２の制御端子と、
上記第３のコンタクトホールに形成されて上記制御電極に電気的に接続された第３の制御端子とを備える。
【００１８】
この実施形態によれば、複数の第１の制御端子と第２の制御端子と第３の制御端子とによる３つ以上の制御端子で制御能力を分担できて制御能力の不均一を抑制でき、制御電極による制御能力を向上できる。
【００１９】
また、一実施形態のバイポーラ半導体素子では、上記第２の主電極上に形成された主電極端子を備え、
上記凸型の第２の半導体層の上記列方向と直交する行方向の寸法が上記主電極端子の上記行方向の寸法よりも長い。
【００２０】
この実施形態によれば、上記凸型の第２の半導体層の行方向の端部が上記主電極端子から行方向にはみ出すことになるので、電気特性が不安定になり易い上記凸型の第２の半導体層の行方向の端部に上記主電極端子が被さらなくなる。したがって、主電極端子と制御電極との間の耐電圧を向上できる。
【００２１】
また、一実施形態のバイポーラ半導体素子では、一方の面に第１の主電極が形成された第１導電型の第１のエミッタ層と、
上記第１のエミッタ層の他方の面に形成された第２導電型の第１のベース層と、
上記第１導電型の第１の半導体層として上記第１のベース層上に形成された第１導電型の第２のベース層と、
上記第２導電型の凸型の第２の半導体層としての凸型の第２のエミッタ層と、
上記制御電極としてのゲート電極と、
上記第１の制御端子としての第１のゲート端子と、
上記第２の制御端子としての第２のゲート端子と、
上記第３の制御端子としての第３のゲート端子とを備え、
ゲートターンオフサイリスタを構成している。
【００２２】
この実施形態のバイポーラ半導体素子によれば、上記第２,第３のコンタクトホールと、上記第１のコンタクトホールとが、上記凸型の第２のエミッタ層の列を挟む両側で列方向に延在している。これにより、上記凸型の第２のエミッタ層による列と列との間に配列された列間の第１のコンタクトホールに形成された第１のゲート端子と端側の第２,第３のコンタクトホールに形成された第２,第３のゲート端子とでターンオフ時の転流を分担できて転流の不揃いを抑制でき、転流能力を向上できる。
【００２３】
また、一実施形態のバイポーラ半導体素子では、コレクタとなる第２導電型の基板と、
上記第２導電型の基板上に形成された第２導電型のドリフト層と、
上記第１導電型の第１の半導体層として上記ドリフト層上に形成された第１導電型のベース層と、
上記第２導電型の凸型の第２の半導体層としての凸型の第２導電型のエミッタ層と、
上記制御電極としてのベース電極と、
上記第１の制御端子としての第１のベース端子と、
上記第２の制御端子としての第２のベース端子と、
上記第３の制御端子としての第３のベース端子とを備え、
バイポーラトランジスタを構成している。
【００２４】
この実施形態のバイポーラ半導体素子によれば、上記第２,第３のコンタクトホールに形成されて上記ベース電極に接続された第２,第３のベース端子と、上記第１のコンタクトホールに形成されて上記ベース電極に接続された第１のベース端子とが、上記凸型の第２導電型のエミッタ層の列を挟む両側で列方向に延在している。これにより、上記凸型の第２導電型のエミッタ層による列と列との間に配列された列間の第１のコンタクトホールに形成された第１のベース端子と端側の第２,第３のコンタクトホールに形成された第２,第３のベース端子とでベース電流を分担できてベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。
【００２５】
また、一実施形態のバイポーラ半導体素子では、
コレクタとなる第１導電型の基板と、
上記第１導電型の基板上に形成された第２導電型のドリフト層と、
上記第１導電型の第１の半導体層として上記ドリフト層の上に形成した第１導電型の成長層と、
上記第１導電型の成長層の上に形成した上記第２導電型の凸型の第２の半導体層としての第２導電型の成長層と、
上記第２導電型の成長層に形成した貫通孔を経て、上記第１導電型の成長層にイオン注入をして形成したコンタクト領域と、
上記制御電極としてのゲート電極と、
上記第１の制御端子としての第１のゲート端子と、
上記第２の制御端子としての第２のゲート端子と、
上記第３の制御端子としての第３のゲート端子とを備え、
インシュレーテッド・ゲート・バイポーラトランジスタを構成している。
【００２６】
この実施形態のバイポーラ半導体素子によれば、上記第２,第３のコンタクトホールに形成されて上記ゲート電極に接続された第２,第３のゲート端子と、上記第１のコンタクトホールに形成されて上記ゲート電極に接続された第１のゲート端子とが、上記凸型の第２導電型のエミッタ層の列を挟む両側で列方向に延在している。これにより、上記凸型の第２導電型のエミッタ層による列と列との間に形成された第１のゲート端子と端側の第２,第３のゲート端子とでゲート電極によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極による制御能力を向上できる。
【００２７】
また、一実施形態のバイポーラ半導体素子は、ワイドギャップ半導体で作製されている。
【００２８】
この実施形態によれば、高速動作や高耐圧性を実現できる。
【発明の効果】
【００２９】
この発明のバイポーラ半導体素子によれば、第２,第３のコンタクトホールと、第１のコンタクトホールとが、凸型の第２の半導体層の列を挟む両側で列方向に延在している。これにより、上記凸型の第２の半導体層による列と列との間に配列された列間の第１のコンタクトホールに形成された第１の制御端子と端側の第２,第３のコンタクトホールに形成された第２,第３の制御端子とで制御能力を分担できて制御能力の不均一を抑制でき、制御電極による制御能力を向上できる。
【図面の簡単な説明】
【００３０】
【図１】本発明のバイポーラ半導体素子の第１実施形態であるゲートターンオフサイリスタの平面図である。
【図２】上記第１実施形態の断面図である。
【図３】上記第１実施形態の要部を模式的に示す斜視図である。
【図４】上記第１実施形態の変形例の平面図である。
【図５】上記第１変形例の断面図である。
【図６】本発明のバイポーラ半導体素子の第２実施形態であるバイポーラトランジスタの平面図である。
【図７】上記第２実施形態の断面図である。
【図８】本発明のバイポーラ半導体素子の第３実施形態であるＩＧＢＴの平面図である。
【図９】上記第３実施形態の断面図である。
【図１０】従来のバイポーラ半導体素子としてのゲートターンオフサイリスタの平面図である。
【図１１】上記従来のゲートターンオフサイリスタの断面図である。
【発明を実施するための形態】
【００３１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３２】
(第１の実施の形態)
図１はこの発明のバイポーラ半導体素子としてのゲートターンオフサイリスタ(以下、ＧＴＯという)の実施形態の平面図であり、図２は上記実施形態のＧＴＯの断面図であり、図１のＡ‐Ａ’断面を示している。
【００３３】
図２に示すように、この実施形態のＧＴＯは、カソード端子に接続される第１の主電極としてのカソード電極１１を下面に有する厚さが約３５０μｍ、不純物濃度が１０１９ｃｍ−３程度以上の高不純物濃度の第１の導電型としてのｎ型のＳｉＣ半導体のカソードエミッタ層１を第１のエミッタ層として有する。このカソードエミッタ層１はｎ型の４Ｈ型ＳｉＣ基板である。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００３４】
上記カソードエミッタ層１の上に、順に、厚さが約１５μｍで不純物濃度が１０１７ｃｍ−３程度のｐ型ＳｉＣ層によるバッファ層２、厚さが約７５μｍで不純物濃度が１０１６〜１０１３ｃｍ−３程度の低不純物濃度の第２の導電型としてのｐ型のＳｉＣ半導体のベース層３を第１のベース層として形成する。このｐ型ベース層３の上に厚さ数μｍ程度の薄いｎ型ベース層４を第２のベース層として形成する。ｎ型ベース層４の全面に、後の工程で中央領域を残してｐ型アノードエミッタ層５とするｐ型層をエピタキシャル成長法により形成する。なお、上記バッファ層２は必ずしも必要ではなく、これを形成しない場合もある。また、ｎ型カソードエミッタ層１とｐ型バッファ層２の間に、ｎ型バッファ層を形成してもよい。
【００３５】
次に、第２のエミッタ層としてのｐ型層のアノードエミッタ層５となる領域を残して、他の領域を反応性イオンエッチング法により、ｎ型ベース層４の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ型のアノードエミッタ層５を形成する。露出したｎ型ベース層４にイオン注入をして、順次、ｎ型の低抵抗ゲート領域６およびｎ型のゲートコンタクト領域７を、メサ型のｐ型アノードエミッタ層５を取り囲むように形成する。なお、低抵抗ゲート領域６は必ずしも必要でなく、これを形成しない場合もある。
【００３６】
ｎ型の低抵抗ゲート領域６の不純物濃度は、ｎ型ベース層４の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程で低抵抗ゲート領域６がベース層４の上面近傍にまで形成されてもよい。低抵抗ゲート領域６はアノードエミッタ層５とベース層４の接合部Ｊから若干離れて形成される。
【００３７】
ゲートコンタクト領域７は低抵抗ゲート領域６より更に不純物濃度の高い低抵抗領域であり、接合部Ｊから離れた位置に形成される。アノードエミッタ層５にアノード端子１３につながるアノード電極１２を第２の主電極として形成する。また、図２の断面図に示すように、上記メサ型のｐ型アノードエミッタ層５上に第２の主電極としてのアノード電極１２が形成され、上記ｎ型ゲートコンタクト領域７上にゲート電極１９が形成される。
【００３８】
また、上記ゲート電極１９,ｎ型ＳｉＣベース層４,メサ型のｐ型アノードエミッタ層５およびアノード電極１２上に絶縁層としての酸化膜２０が形成される。この酸化膜２０には、アノード電極用のコンタクトホール２０Ａが形成され、このコンタクトホール２０Ａを通してアノード電極１２に電気的に接続されるようにアノード端子１３が形成される。なお、上記絶縁層としては、ＳｉＯ２,ＳｉＮ等を採用できる。
【００３９】
図１の平面図および図３の模式的な斜視図に示すように、この実施形態のＧＴＯでは、上記メサ型のアノードエミッタ層５は、上記ｎ型ベース層４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。なお、図３の模式図では、ゲート電極１９,酸化膜２０,アノード電極１２,アノード端子１３,１４の記載を省略している。各アノードエミッタ層５上には上記アノード電極１２が形成されており、１つの列Ｒ１に配列された複数のメサ型のｐ型アノードエミッタ層５上のアノード電極１２上に１つのアノード端子１３が形成されている。また、もう１つの列Ｒ２に配列された各メサ型のアノードエミッタ層５上にもアノード電極１２が形成されている。この列Ｒ２の各アノード電極１２に亘って１つのアノード端子１４が形成されている。このアノード端子１４は、上記酸化膜２０に形成されたコンタクトホールを通して上記各アノード電極１２に電気的に接続されている。
【００４０】
また、この実施形態のＧＴＯでは、図１に示すように、上記メサ型のアノードエミッタ層５による２列Ｒ１,Ｒ２の間で列方向に延在している列間の第１のコンタクトホール２０Ｂが上記酸化膜２０に形成され、この第１のコンタクトホール２０Ｂに上記ゲート電極１９を露出させる。この第１のコンタクトホール２０Ｂに露出されたゲート電極１９に上記第１のコンタクトホール２０Ｂを通して電気的に接続されるように第１のゲート端子１５が形成される。
【００４１】
また、この実施形態のＧＴＯでは、第２,第３の制御端子としての端側のゲート端子１６,１７を有する。この端側のゲート端子１６は、上記メサ型のアノードエミッタ層５による上記１つの列Ｒ１よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１６は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第２のコンタクトホール２０Ｃに形成されている。これにより、上記端側のゲート端子１６は第２のコンタクトホール２０Ｃを通して上記ゲート電極１９に電気的に接続されている。
【００４２】
また、上記端側のゲート端子１７は、上記メサ型のアノードエミッタ層５によるもう１つの列Ｒ２よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１７は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第３のコンタクトホール２０Ｄに形成されている。これにより、上記端側のゲート端子１７は第３のコンタクトホール２０Ｄを通して上記ゲート電極１９に電気的に接続されている。
【００４３】
なお、図１の平面図には酸化膜２０を示していないが、図１において酸化膜２０の外周縁はｎ型成長層４の外周縁と同様である。また、図１の平面図ではＮ型ゲートコンタクト領域７,ゲート電極１９の外周縁のみを描いている。図２の断面図から分かるように、Ｎ型ゲートコンタクト領域７,ゲート電極１９は図１の平面図に示す列Ｒ１,列Ｒ２の領域では列方向に連続して延在しているのではなくて、図１において列方向に隣り合う２つのメサ型ｐ型アノードエミッタ層５間で存在していない領域が有る。一方、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１,列Ｒ２の領域の外では連続的に延在している。すなわち、図１では詳細に描いていないが、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１および列Ｒ２の領域において各メサ型ｐ型アノードエミッタ層５に沿ってメサ型ｐ型アノードエミッタ層５と重ならずに間隔を隔てて梯子状に延在している。
【００４４】
この実施形態のＧＴＯの動作を以下に説明する。上記アノード端子１３,１４の電位が上記カソード電極１１の電位より高い状態で、上記ゲート端子１５,１６,１７の電位を上記アノード端子１３,１４の電位よりも低くして上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に順バイアス電圧を印加すると、上記アノード端子１３,１４から上記ゲート端子１５,１６,１７に電流が流れる。この状態では、上記メサ型のアノードエミッタ層５からｎ型ベース層４にホールが注入されてｐ型のベース層３に入ると共に、電子がｎ型のカソードエミッタ層１からｐ型のベース層３に注入され、ＧＴＯはターンオンしてオン状態となる。一方、上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に逆バイアス電圧を印加し、上記カソード電極１１から上記アノード端子１３,１４に流れる電子流を上記ゲート端子１５,１６,１７に転流すると、ＧＴＯはターンオフする。
【００４５】
この実施形態のゲートターンオフサイリスタによれば、隣り合う２列Ｒ１,Ｒ２のメサ型のｐ型アノードエミッタ層５の間で列方向に延在している列間の第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のゲート端子１６,１７を有する。これにより、上記メサ型のアノードエミッタ層５による列Ｒ１と列Ｒ２との間に配列された第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制でき、転流能力を向上できる。
【００４６】
また、この実施形態では、上記メサ型のアノードエミッタ層５の上記列方向と直交する行方向の寸法が上記アノード端子１３,１４の上記行方向の寸法よりも長い。これにより、上記メサ型のアノードエミッタ層５の行方向の端部が上記アノード端子１３,１４から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ型のアノードエミッタ層５の行方向の端部に上記アノード端子１３,１４が被さらなくなる。よって、アノード端子１３,１４とゲート電極１９との間の耐電圧を向上できる。
【００４７】
尚、上記実施形態では、図１に示すように、ｎ型ベース層４上に２列に配列されたメサ型のアノードエミッタ層５を備えたが、このメサ型のアノードエミッタ層５を図１において上記行方向に３列以上の複数列に配列し、複数列のメサ型アノードエミッタ層５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜２０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１９に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１６,１７と複数の第１のゲート端子とによるさらに多くのゲート端子で転流を分担できて転流の不均一を抑制でき、ゲート電極による転流能力を向上できる。さらに、上記メサ型のアノードエミッタ層５を、図１において上下方向に複数の列に配列してもよい。また、上記実施形態では、ＳｉＣ半導体で作製したＧＴＯについて説明したが、他のワイドギャップ半導体で作製してもよく、Ｓｉ等の他の半導体で作製したＧＴＯにも本発明を適用できる。
【００４８】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、図５に示すように、ｐ型アノードエミッタ層５１,ｎ型バッファ層５２,ｎ型ベース層５３,ｐ型ベース層５４,メサ型のｎ型カソードエミッタ層５５と露出したｐ型ベース層５４に形成されたｐ型の低抵抗ゲート領域５６およびｐ型のゲートコンタクト領域５７を備える構成としてもよい。図５の断面図に示すように、上記メサ型のｎ型カソードエミッタ層５５上に第２の主電極としてのカソード電極６２が形成され、上記ｐ型ゲートコンタクト領域５７上にゲート電極５９が形成される。
【００４９】
また、上記ゲート電極５９,ｐ型ＳｉＣベース層５４,メサ型ｎ型カソードエミッタ層５５およびカソード電極６２上に絶縁層としての酸化膜７０が形成される。この酸化膜７０には、カソード電極用のコンタクトホール７０Ａが形成され、このコンタクトホール７０Ａを通してカソード電極６２に電気的に接続されるようにカソード端子６３が形成される。
【００５０】
また、図４の平面図に示すように、上記メサ型のカソードエミッタ層５５は、上記ｐ型ベース層５４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。各カソードエミッタ層５５上には上記カソード電極６２が形成されており、１つの列Ｒ１に配列された複数のメサ型のｐ型カソードエミッタ層５５上のカソード電極６２上に１つのカソード端子６３が形成されている。また、もう１つの列Ｒ２に配列された各メサ型のカソードエミッタ層５５上にもカソード電極６２が形成されている。この列Ｒ２の各カソード電極６２に亘って１つのカソード端子６４が形成されている。このカソード端子６４は、上記酸化膜７０に形成されたコンタクトホールを通して上記各カソード電極６２に電気的に接続されている。この場合、ｐ型アノードエミッタ層５１の下面に形成される電極６１はアノード電極となる。また、図４に示すように、酸化膜７０に形成された第１のコンタクトホール７０Ｂに上記ゲート端子６５が形成されている。この第１のコンタクトホール７０Ｂとゲート端子６５は列Ｒ１と列Ｒ２との間で列方向に延在している。また、酸化膜７０に形成された第２,第３のコンタクトホール７０Ｃ,７０Ｄに第２,第３のゲート端子６６,６７が形成され、この第２,第３のゲート端子６６,６７は上記ゲート電極５９に電気的に接続されている。上記メサ型ｎ型カソードエミッタ層５５の列Ｒ１の両脇に第２のコンタクトホール７０Ｃと第１のコンタクトホール７０Ｂが位置し、上記メサ型ｎ型カソードエミッタ層５５の列Ｒ２の両脇に第３のコンタクトホール７０Ｄと第１のコンタクトホール７０Ｂが位置している。
【００５１】
この構成では、第１,第２,第３のゲート端子６５,６６,６７とカソード端子６３,６４とが近接しているので、アノード電極６１の電位がカソード端子６３,６４の電位よりも高い状態で、カソード端子６３,６４とゲート端子６５,６６,６７との間に順バイアス電圧を印加すると、ゲート端子６５,６６,６７からカソード端子６３,６４に電流が流れる。その結果、ｐ型アノードエミッタ層５１からｎ型ベース層５３にホールが注入されてｐ型のベース層５４に入ると共に、電子がｎ型カソードエミッタ層５５からｐ型ベース層５４に注入され、ＧＴＯはターンオンしてオン状態となる。一方、カソード端子６３,６４とゲート端子６５,６６,６７との間に逆バイアス電圧を印加し、アノード電極６１からカソード端子６３,６４に流れる電流をゲート端子６５,６６,６７に転流させると、ＧＴＯはターンオフする。この場合の構成においても、上記メサ型のカソードエミッタ層５５による列Ｒ１と列Ｒ２との間に配列された列間の第１のゲート端子６５と端側の第２,第３のゲート端子６６,６７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。
【００５２】
(第２の実施の形態)
図６はこの発明のバイポーラ半導体素子としてのバイポーラトランジスタの実施形態の平面図であり、図７は上記実施形態のバイポーラトランジスタの断面図であり、図６のＡ‐Ａ’断面を示している。
【００５３】
図７に示すように、この実施形態のバイポーラトランジスタは、ｎ型の４Ｈ型ＳｉＣの基板８１上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させて作製したｎｐｎバイポーラトランジスタ８０である。
【００５４】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面(カーボン面)の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。バッファ層８２とドリフト層８３がｎ型コレクタ層になる。なお、上記バッファ層８２は必ずしも必要ではなく、これを形成しない場合もある。
【００５５】
このドリフト層８３の上にアルミドープｐ型ＳｉＣのｐ型成長層８４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層８５を順番にエピタキシャル成長法で成膜した。バッファ層８２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。一方、上記ドリフト層８３はドナー密度約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層８４はアクセプタ密度２×１０１７ｃｍ−３、膜厚は１μｍである。また、ｎ型エミッタ層となるｎ型成長層８５はドナー密度約７×１０１７ｃｍ−３、膜厚は０．７５μｍである。
【００５６】
次に、上記ｎｐｎバイポーラトランジスタ８０の製造工程を説明する。
【００５７】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。
【００５８】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。ＳｉＣ基板８１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００５９】
基板８１のＣ面にバッファ層８２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４０分である。ドリフト層８３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（０．２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。Ｐ型接合層８４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（６ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４分である。ｎ型成長層８５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【００６０】
上記の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェハができる。このＳｉＣエピタキシャルウェハに以下に説明する加工を施すことにより、図７に示す本実施形態のｎｐｎバイポーラトランジスタ８０ができあがる。
【００６１】
まず、反応性イオンエッチング（ＲＩＥ）によりｎ型成長層８５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層８５を残す。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
【００６２】
次に、ベース領域において素子分離を行うために、反応性イオンエッチング（ＲＩＥ）によりメサ構造にする。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。上記エミッタとなるメサ構造のｎ型成長層８５が第２導電型の凸型の第２の半導体層をなす。
【００６３】
本実施形態では、ベース端部での電界集中を緩和するためのガードリング(図示せず)と、ベースのコンタクト領域８７を同一プロセスのＡｌ(アルミニウム)イオン注入によってｐ型ベース層となるｐ型成長層８４に形成した。このｐ型成長層８４が第１導電型の第１の半導体層をなす。ベースのコンタクト領域８７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング(図示せず)の幅は１５０μｍである。深さは共に０．５μｍである。ｐ型ガードリング(図示せず)、あるいはベースのコンタクト領域８７形成時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。イオン注入のマスクには、ＣＶＤにより形成したＳｉＯ２膜（厚さ５μｍ）を用いた。イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
【００６４】
次に、基板８１の下面に第１の主電極としてのコレクタ電極８９を形成する。ベースをなすｐ型成長層８４のコンタクト領域８７に、制御電極をなすベース電極１００を形成する。また、上記エミッタとなるメサ構造のｎ型成長層８５上にエミッタ電極１０４が形成される。
【００６５】
さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計１５μｍの酸化膜９０を形成した。この酸化膜９０には、エミッタ電極用のコンタクトホール９０Ａが形成され、このコンタクトホール９０Ａを通してエミッタ電極１０４に電気的に接続されるようにエミッタ端子１０５が形成される。
【００６６】
図６の平面図に示すように、この第２実施形態のｎｐｎバイポーラトランジスタでは、上記メサ型のｎ型成長層(エミッタ層)８５は、上記ｐ型成長層(ベース層)８４の上面に沿って２列Ｒ６１,Ｒ６２の列状に配列されている。各メサ型のｎ型成長層８５上には上記エミッタ電極１０４が形成されており、１つの列Ｒ６１に配列された複数のメサ型のｎ型成長層８５上に形成されたエミッタ電極１０４上に１つのエミッタ端子１０５が形成されている。また、もう１つの列Ｒ６２に配列された各メサ型のｎ型成長層８５上にもエミッタ電極１０４が形成されている。この列Ｒ６２の各エミッタ電極１０４に亘って１つのエミッタ端子１０６が形成されている。このエミッタ端子１０６は、上記酸化膜９０に形成されたコンタクトホール(図示せず)を通して上記各エミッタ電極１０４に電気的に接続されている。
【００６７】
また、この実施形態のｎｐｎバイポーラトランジスタ８０では、図６に示すように、上記メサ型のｎ型エミッタ層８５による２列Ｒ６１,Ｒ６２の間で列方向に延在している列間の第１のコンタクトホール９０Ｂが上記酸化膜９０に形成され、この第１のコンタクトホール９０Ｂに上記ベース電極１００を露出させる。この第１のコンタクトホール９０Ｂに露出されたベース電極１００に上記第１のコンタクトホール９０Ｂを通して電気的に接続されるように第１のベース端子１０３が形成される。
【００６８】
また、この実施形態のｎｐｎバイポーラトランジスタでは、第２,第３の制御端子としての端側の第２,第３のベース端子１０１,１０２を有する。この端側のベース端子１０１は、上記メサ型のｎ型成長層８５による上記１つの列Ｒ６１よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０１は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第２のコンタクトホール９０Ｃに形成されている。これにより、上記端側のベース端子１０１は第２のコンタクトホール９０Ｃを通して上記ベース電極１００に電気的に接続されている。
【００６９】
また、上記端側のベース端子１０２は、上記メサ型のｎ型成長層８５によるもう１つの列Ｒ６２よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０２は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第３のコンタクトホール９０Ｄに形成されている。これにより、上記端側のベース端子１０２は第３のコンタクトホール９０Ｄを通して上記ベース電極１００に電気的に接続されている。
【００７０】
なお、図６の平面図では、酸化膜９０,ベース電極１００の外周縁のみを描いている。図７の断面図から分かるように、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域では列方向に連続して延在しているのではなくて、列方向に隣り合う２つのメサ型のｎ型成長層８５の間で存在していない領域が有る。一方、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域の外では連続的に延在している。つまり、図６では詳細に描いていないが、酸化膜９０は、図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ型のｎ型成長層８５に沿って梯子状に延在している。また、上記ベース電極１００は図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ型のｎ型成長層８５に沿ってメサ型のｎ型成長層８５に重ならずに間隔を隔てて梯子状に延在している。
【００７１】
この実施形態のｎｐｎバイポーラトランジスタ８０によれば、隣り合う２列Ｒ６１,Ｒ６２のメサ型のｎ型成長層８５の間で列方向に延在している列間の第１のベース端子１０３だけでなく、各列Ｒ６１,Ｒ６２の端側で各列Ｒ６１,Ｒ６２に沿って列方向に延在している端側の第２,第３のベース端子１０１,１０２を有する。これにより、上記メサ型のｎ型成長層８５による列Ｒ６１と列Ｒ６２との間に配列された第１のベース端子１０３と端側の第２,第３のベース端子１０１,１０２とでベース電流を分担できて、ベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。
【００７２】
また、この実施形態では、上記メサ型のｎ型成長層(エミッタ層)８５の上記列方向と直交する行方向の寸法が上記エミッタ端子１０６,１０５の上記行方向の寸法よりも長い。これにより、上記メサ型のｎ型成長層(エミッタ層)８５の行方向の端部が上記エミッタ端子１０６,１０５から行方向にはみ出ており、上記エミッタ端子１０６,１０５が、電気特性が不安定になりやすい上記メサ型のｎ型成長層(エミッタ層)８５の行方向の端部に被さらなくなる。よって、エミッタ端子１０６,１０５とベース電極１００との間の耐電圧を向上できる。
【００７３】
尚、上記実施形態では、図６に示すように、ｐ型成長層８４上に２列に配列されたメサ型のｎ型成長層８５を備えたが、このメサ型のｎ型成長層８５を図６において上記行方向に３列以上の複数列に配列し、複数列のメサ型のｎ型成長層８５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜９０に形成し、この複数の第１のコンタクトホールに露出したベース電極に複数の第１のベース端子を電気的に接続してもよい。この場合、第２,第３のベース端子１０１,１０２と複数の第１のゲート端子とによるさらに多くのベース端子でベース電流を分担できてベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。さらに、上記メサ型のｎ型成長層８５を図６において上下方向に複数の列に配列してもよい。また、上記実施形態では、ＳｉＣ半導体で作製したｎｐｎバイポーラトランジスタについて説明したが、他のワイドギャップ半導体で作製してもよく、Ｓｉ等の他の半導体で作製したバイポーラトランジスタにも本発明を適用できる。
【００７４】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板８１,ｐ型ＳｉＣバッファ層８２,ｐ型ＳｉＣドリフト層８３,ｎ型ベース層８４,メサ型のｐ型エミッタ層８５と露出したｎ型ベース層８４に形成されたｎ型のベースコンタクト領域８７を備える構成としてもよい。
【００７５】
(第３の実施の形態)
図８はこの発明のバイポーラ半導体素子としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)の実施形態の平面図であり、図９は上記実施形態のＩＧＢＴの断面図であり、図８のＡ‐Ａ’断面を示している。
【００７６】
図９に示すように、この実施形態のＩＧＢＴは、ｎ型の４Ｈ型ＳｉＣによる基板１２１上に、一例として膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ１２０を作製した。このＩＧＢＴ１２０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。
【００７７】
次に、このＩＧＢＴ１２０の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の４Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層を順次形成する。
【００７８】
上記ＳｉＣ基板１２１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板１２１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。
【００７９】
このＳｉＣ基板１２１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図９のバッファ層１２２とドリフト層１２３となる。このバッファ層１２２はアクセプタ密度が１×１０１７ｃｍ−３、膜厚は３μｍである。また、ドリフト層１２３はアクセプタ密度が約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ドリフト層１２３の上に形成される第１導電型の成長層としてのｎ型成長層１２４はドナー密度２×１０１７ｃｍ−３、膜厚は２μｍである。このｎ型成長層１２４の上に形成されるｐ型成長層１２５はアクセプタ密度が約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
【００８０】
次に、このＩＧＢＴ１２０を作製するときの処理条件を説明する。
【００８１】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【００８２】
基板１２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。ｎ型ＳｉＣ基板１２１のＣ面上にｐ型ＳｉＣバッファ層１２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。ドリフト層１２３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（０．１５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。
【００８３】
ｎ型成長層１２４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（９ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は８分である。ｐ型成長層１２５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【００８４】
上記の処理により、本実施形態のＩＧＢＴ用のＳｉＣエピタキシャルウェーハができる。このようにして作製したＳｉＣエピタキシャルウェーハから図９に示す構造のＩＧＢＴ１２０を作製する。
【００８５】
まず、フォトリソグラフ法を用いて、第２導電型のｐ＋成長層１２５のメサ型の中央部１２５ＡをＲＩＥでエッチングして孔１２６Ａを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域１２６を形成する。上記メサ型のｐ型中央部１２５Ａが第２導電型の凸型の第２の半導体層としての第２導電型の成長層となる。
【００８６】
ゲート領域を形成するために、ＲＩＥによりｐ＋成長層１２５とｎ＋成長層１２４をエッチングして孔１２８Ａ(図９では２つ)をあける。次に孔１２８Ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ絶縁膜１２７を形成する。基板１２１のコレクタ領域にＮｉを蒸着しコレクタ端子１２９とする。またコンタクト領域１２６にエミッタ電極１３３を蒸着する。次に熱処理を行って、それぞれオーミック接合を形成する。さらに、酸化膜１２７の上にＭｏ電極を形成し制御電極としてのゲート電極１３０とする。
【００８７】
この実施形態のＩＧＢＴ１２０では、ＣＶＤによってＳｉＯ２膜を堆積させ、合計３μｍの酸化膜１４０を形成した。この酸化膜１４０には、エミッタ電極用のコンタクトホール１４０Ａが形成され、このコンタクトホール１４０Ａを通してエミッタ電極１３３に電気的に接続されるようにエミッタ端子１４１が形成される。
【００８８】
この実施形態のＩＧＢＴ１２０では、図８の平面図に示すように、凸型の第２の半導体層としてのメサ型の中央部１２５Ａが、上記ｎ型成長層１２４の上面に沿って２列Ｒ７１,Ｒ７２の列状に配列されている。各メサ型のｐ型中央部１２５Ａ上には上記エミッタ電極１３３が形成されており、１つの列Ｒ７１に配列された複数のメサ型のｐ型中央部１２５上に形成されたエミッタ電極１３３上に１つのエミッタ端子１４１が列方向に延在するように形成されている。また、もう１つの列Ｒ７２に配列された各メサ型のｐ型中央部１２５上にもエミッタ電極１３３が形成されている。この列Ｒ７２の各エミッタ電極１３３に亘って１つのエミッタ端子１４２が列方向に延在するように形成されている。このエミッタ端子１４２は、上記酸化膜１４０に形成されたコンタクトホール(図示せず)を通して上記列Ｒ７２の各エミッタ電極１３３に電気的に接続されている。
【００８９】
また、この実施形態のＩＧＢＴ１２０では、図８に示すように、上記メサ型の中央部１２５Ａによる２列Ｒ７１,Ｒ７２の間で列方向に延在している列間の第１のコンタクトホール１４０Ｂが上記酸化膜１４０に形成され、この第１のコンタクトホール１４０Ｂに上記ゲート電極１３０を露出させる。この第１のコンタクトホール１４０Ｂに露出されたゲート電極１３０に上記第１のコンタクトホール１４０Ｂを通して電気的に接続されるように第１のゲート端子１３７が形成される。
【００９０】
また、この実施形態のＩＧＢＴ１２０では、第２,第３の制御端子としての端側のゲート端子１３５,１３６を有する。この端側のゲート端子１３５は、上記メサ型のｐ型中央部１２５Ａによる上記１つの列Ｒ７２よりも端側で上記列Ｒ７２に沿って列方向に延在している。この端側のゲート端子１３５は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第２のコンタクトホール１４０Ｃに形成されている。これにより、上記端側のゲート端子１３５は第２のコンタクトホール１４０Ｃを通して上記ゲート電極１３０に電気的に接続されている。
【００９１】
また、上記端側のゲート端子１３６は、上記メサ型のｐ型中央部１２５Ａによるもう１つの列Ｒ７１よりも端側で上記列Ｒ７１に沿って列方向に延在している。この端側のゲート端子１３６は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第３のコンタクトホール１４０Ｄに形成されている。これにより、上記端側のゲート端子１３６は第３のコンタクトホール１４０Ｄを通して上記ゲート電極１３０に電気的に接続されている。
【００９２】
なお、図８の平面図では、ゲート電極１３０の外周縁のみを描いている。図９の断面図から分かるように、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域では列方向に連続して延在しているのではなくて、図８において列方向に隣り合う２つのメサ型ｐ型中央部１２５Ａ間で存在していない領域が有る。一方、上記メサ型ｐ型中央部１２５Ａは、図８の平面図に示す列Ｒ７１,列Ｒ７２の領域の外では連続的に延在している。つまり、図８では詳細に描いていないが、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域においてメサ型ｐ型中央部１２５Ａに沿ってメサ型ｐ型中央部１２５Ａに重ならずに間隔を隔てて梯子状に延在している。
【００９３】
この実施形態のＩＧＢＴ１２０によれば、隣り合う２つの列Ｒ７１,Ｒ７２のメサ型のｐ型中央部１２５Ａの間で列方向に延在している列間の第１のゲート端子１３７だけでなく、各列Ｒ７１,Ｒ７２よりも端側で各列Ｒ７１,Ｒ７２に沿って列方向に延在している端側の第２,第３のゲート端子１３５,１３６を有する。これにより、上記メサ型のｐ型中央部１２５Ａによる列Ｒ７１と列Ｒ７２との間に配列された第１のゲート端子１３７と端側の第２,第３のゲート端子１３５,１３６とでゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。
【００９４】
また、この実施形態では、上記メサ型の中央部１２５Ａの上記列方向と直交する行方向の寸法が上記エミッタ端子１４２,１４１の上記行方向の寸法よりも長い。これにより、上記メサ型の中央部１２５Ａの行方向の端部が上記エミッタ端子１４２,１４１から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ型のｎ型成長層(エミッタ層)８５の行方向の端部に上記エミッタ端子１４２,１４１が被さらなくなる。よって、エミッタ端子１４２,１４１とゲート電極１３０との間の耐電圧を向上できる。
【００９５】
尚、上記実施形態では、図８に示すように、ｎ型成長層１２４上に２列に配列されたメサ型のｐ型中央部１２５Ａを備えたが、このメサ型のｐ型中央部１２５Ａを図８において上記行方向に３列以上の複数列に配列し、複数列のメサ型のｐ型中央部１２５Ａの各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜１４０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１３０に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１３５,１３６と複数の第１のゲート端子とによるさらに多くのゲート端子でゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。さらに、上記メサ型のｐ型中央部１２５Ａを図８において上下方向に複数の列に配列してもよい。また、上記実施形態では、ＳｉＣ半導体で作製したＩＧＢＴについて説明したが、他のワイドギャップ半導体で作製してもよく、Ｓｉ等の他の半導体で作製したＩＧＢＴにも本発明を適用できる。
【００９６】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板１２１,ｎ型ＳｉＣバッファ層１２２,ｎ型ＳｉＣドリフト層１２３,ｐ型成長層１２４,ｎ型成長層１２５,メサ型のｎ型中央部１２５Ａを備える構成としてもよい。
【産業上の利用可能性】
【００９７】
この発明のバイポーラ半導体素子は、制御電極による制御能力を向上でき、例えば、大電流制御,大電流遮断が可能となって大電流での使用が可能となると共に信頼性を向上できる。よって、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、可制御電流を向上でき、装置の信頼性を向上できる。
【符号の説明】
【００９８】
１  ｎ型ＳｉＣカソードエミッタ層
２  ｐ型ＳｉＣバッファ層
３  ｐ型ＳｉＣベース層
４  ｎ型ベース層
５  メサ型のｐ型アノードエミッタ層
６  ｎ型の低抵抗ゲート領域
７  ｎ型のゲートコンタクト領域
１１  カソード電極(第１の主電極)
１２  アノード電極
１３、１４  アノード端子
１５、６５  第１のゲート端子
１６、６６  第２のゲート端子
１７、６７  第３のゲート端子
１９、５９  ゲート電極
２０、７０  酸化膜
２０Ａ  アノード電極用のコンタクトホール
２０Ｂ、７０Ｂ  第１のコンタクトホール
２０Ｃ、７０Ｃ  第２のコンタクトホール
２０Ｄ、７０Ｄ  第３のコンタクトホール
５１  ｐ型アノードエミッタ層(第１のエミッタ層)
５２  ｎ型バッファ層
５３  ｎ型ベース層
５４  ｐ型ベース層
５５  メサ型のｎ型カソードエミッタ層
６２  カソード電極
６３、６４  カソード端子
７０Ａ  カソード電極用のコンタクトホール
８０  ｎｐｎバイポーラトランジスタ
８１  ｎ型ＳｉＣ基板
８２  ｎ型ＳｉＣバッファ層
８３  ｎ型ＳｉＣドリフト層
８４  ｐ型ＳｉＣ成長層(ｐ型ベース層)
８５  ｎ型ＳｉＣ成長層(ｎ型エミッタ層)
８７  ｐ型コンタクト領域
９０  酸化膜
９０Ａ  エミッタ電極用のコンタクトホール
９０Ｂ  第１のコンタクトホール
９０Ｃ  第２のコンタクトホール
９０Ｄ  第３のコンタクトホール
１００  ベース電極
１０１  第２のベース端子
１０２  第３のベース端子
１０３  第１のベース端子
１０４  エミッタ電極
１２０  ＩＧＢＴ
１２１  ｎ型ＳｉＣ基板
１２２  ｐ型ＳｉＣバッファ層
１２３  ｐ型ＳｉＣドリフト層
１２４  ｎ型成長層
１２５  ｐ型成長層
１２５Ａ  メサ型のｐ型中央部
１２６  コンタクト領域(コレクタ)
１２７  酸化膜
１２８Ａ  孔
１３０  ゲート電極
１３３  エミッタ電極
１３５  第２のゲート端子
１３６  第３のゲート端子
１３７  第１のゲート端子
１４０  酸化膜
１４０Ａ  エミッタ電極用のコンタクトホール
１４０Ｂ  第１のコンタクトホール
１４０Ｃ  第２のコンタクトホール
１４０Ｄ  第３のコンタクトホール
１４１、１４２  エミッタ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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