(57)【要約】【課題】Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとが同一基板上に形成された半導体デバイスにおいて、安定した電気的特性を得る【解決手段】カーボンナノチューブＣＭＯＳ１は、Ｎ型カーボンナノチューブＦＥＴ２（以下、Ｎ型ＣＮ−ＦＥＴ２という）とＰ型カーボンナノチューブＦＥＴ３（以下、Ｐ型ＣＮ−ＦＥＴ３という）とから構成される。Ｎ型ＣＮ−ＦＥＴ２は、カーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜２１を備え、ゲート絶縁膜２１は酸化ハフニウムである。Ｐ型ＣＮ−ＦＥＴ３は、カーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜３１を備え、ゲート絶縁膜３１は酸化アルミニウムである。これにより、Ｎ型ＣＮ−ＦＥＴ２のチャネル層近傍において、Ｐ型ＣＮ−ＦＥＴ３のチャネル層近傍よりも多くの正の固定電荷が導入される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体からなる第１チャネル層を有するＮチャネル型電界効果トランジスタと、半導体からなる第２チャネル層を有するＰチャネル型電界効果トランジスタとを備える半導体デバイスであって、
前記Ｎチャネル型電界効果トランジスタは、前記第１チャネル層上に第１ゲート絶縁膜が形成され、
前記Ｐチャネル型電界効果トランジスタは、前記第２チャネル層上に、第２ゲート絶縁膜が形成され、
前記第１ゲート絶縁膜は、前記第１ゲート絶縁膜と前記第１チャネル層との界面および該界面の近傍の少なくとも一方に固定電荷を導入するものであり、
前記第２ゲート絶縁膜は、前記第２ゲート絶縁膜と前記第２チャネル層との界面および該界面の近傍の少なくとも一方に固定電荷を導入するものであり、
正の固定電荷が導入されたときの固定電荷量の符号を正として、
前記第１ゲート絶縁膜と前記第１チャネル層との界面および該界面の近傍に存在する固定電荷の総量を第１固定電荷量とし、前記第２ゲート絶縁膜と前記第２チャネル層との界面および該界面の近傍に存在する固定電荷の総量を第２固定電荷量として、
前記第１固定電荷量は、前記第２固定電荷量よりも大きい
ことを特徴とする半導体デバイス。
【請求項２】
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とは互いに材料が異なる
ことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第１ゲート絶縁膜は、酸化ハフニウムを材料とし、
前記第２ゲート絶縁膜は、酸化アルミニウムを材料とする
ことを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記半導体は、カーボンナノチューブである
ことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体デバイス。
【請求項５】
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタとは、互いが電気的に接続されてＣＭＯＳインバータを構成する
ことを特徴とする請求項１〜請求項４の何れか１項に記載の半導体デバイス。
【請求項６】
前記第１ゲート絶縁膜を前記第１チャネル層上に堆積する第１堆積工程と、
前記第１ゲート絶縁膜を堆積した後に、真空中において加熱する第１加熱工程と
を備えることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記第２ゲート絶縁膜を前記第２チャネル層上に堆積する工程と、
前記第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱する第２加熱工程と
を備えることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体からなるチャネル層を有するＮチャネル型電界効果トランジスタと、半導体からなるチャネル層を有するＰチャネル型電界効果トランジスタとを備える半導体デバイス、及びその製造方法に関する。
【背景技術】
【０００２】
カーボンナノチューブは、そのカイラリティ（chirality）の違いによって金属的特性または半導体的特性を有する材料である。そして、そのカイラリティにより半導体的特性を有するカーボンナノチューブは、その電子移動度と正孔移動度が従来の半導体材料（Ｓｉ，Ｇｅ，ＧａＡｓ等）と比較して非常に高いために、電界効果トランジスタのチャネル層の材料として、高いポテンシャルを有している。
【０００３】
ところで、カーボンナノチューブをチャネル層とした電界効果トランジスタ（以下、カーボンナノチューブ電界効果トランジスタという）を用いて、シリコンのＣＭＯＳデバイスと同様に消費電力が小さい集積回路を作製するためには、Ｎチャネル型のカーボンナノチューブ電界効果トランジスタ（以下、ＣＮ−ＦＥＴともいう）とＰチャネル型のＣＮ−ＦＥＴとを同一基板上に配置する必要がある。このため、同一基板上にＮチャネル型のＣＮ−ＦＥＴとＰチャネル型のＣＮ−ＦＥＴとを設けたデバイスに関する種々の研究が行われている。
【０００４】
例えば、Ｋドーピングと静電ドーピングにより構成する技術（例えば、非特許文献１を参照）、ソース・ドレイン電極の仕事関数によりトランジスタの伝導型を制御する技術（例えば、非特許文献２を参照）等が知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Koungmin Ryu, Alexander Badmaev, Chuan Wang, Albert Lin, Nishant Patil, Lewis Gomez, Akshay Kumar, Subhasish Mitra, H.-S. Philip Wong, and Chongwu Zhou, "CMOS-Analogous Wafer-Scale Nanotube-on-Insulator Approach for Submicrometer Devices and Integrated Circuits Using Aligned Nanotubes", NANO LETTERS, 2009, Vol.9, No.1, p.189-197
【非特許文献２】Zhiyong Zhang, Xuelei Liang, Sheng Wang, Kun Yao, Youfan Hu, Yuzhen Zhu, Qing Chen, Weiwei Zhou, Yan Li, Yagang Yao, Jin Zhang, and Lian-Mao Peng, "Doping-Free Fabrication of Carbon Nanotube Based Ballistic CMOS Devices and Circuits", NANO LETTERS, 2007, Vol.7, No.12, p.3603-3607
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、非特許文献１に記載の技術では、Ｋドーピングは大気安定性がないという問題があった。また、静電ドーピングは、高いゲート電極を印加したときにトラップされる電荷を利用したものである。これは、ヒステリシスの原因となるトラップを利用したものであり、ヒステリシスのある素子でしか実現できず、その効果も一時的であるという問題があった。
【０００７】
また、非特許文献２に記載の技術では、Ｎチャネル型電界効果トランジスタの電極にＳｃを用いており、大気安定性がないという問題があった。
本発明は、こうした問題に鑑みてなされたものであり、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとが同一基板上に形成された半導体デバイスにおいて、安定した電気的特性を得ることを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた請求項１に記載の発明は、半導体からなる第１チャネル層を有するＮチャネル型電界効果トランジスタと、半導体からなる第２チャネル層を有するＰチャネル型電界効果トランジスタとを備える半導体デバイスであって、Ｎチャネル型電界効果トランジスタは、第１チャネル層上に第１ゲート絶縁膜が形成され、Ｐチャネル型電界効果トランジスタは、第２チャネル層上に、第２ゲート絶縁膜が形成され、第１ゲート絶縁膜は、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍の少なくとも一方に固定電荷を導入するものであり、第２ゲート絶縁膜は、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍の少なくとも一方に固定電荷を導入するものであり、正の固定電荷が導入されたときの固定電荷量の符号を正として、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍に存在する固定電荷の総量を第１固定電荷量とし、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍に存在する固定電荷の総量を第２固定電荷量として、第１固定電荷量は、第２固定電荷量よりも大きいことを特徴とする半導体デバイスである。
【０００９】
なお、第１固定電荷量および第２固定電荷量はともに、正の値と負の値をとり得る量である。すなわち、正の固定電荷が導入された場合には正の値になり、負の固定電荷が導入された場合には負の値になる。
【００１０】
このように構成された半導体デバイスでは、第１チャネル層および第２チャネル層上にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成することにより、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍において、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍よりも、固定電荷量を多くして、これにより、第１ゲート絶縁膜と第１チャネル層を備える電界効果トランジスタをＮチャネル型とするとともに、第２ゲート絶縁膜と第２チャネル層を備える電界効果トランジスタをＰチャネル型としている。
【００１１】
これは、電界効果トランジスタのチャネル層の近傍に正の固定電荷が導入されると、固定電荷の極性が正であるために、電界効果トランジスタのソース・ドレインからチャネル層に電子が注入され、これにより、正の固定電荷の量が大きくなるほど電界効果トランジスタのソース・ドレイン間で電子が移動し易くなり、電界効果トランジスタがＮチャネル型の特性を示すようになるからである。
【００１２】
すなわち、電界効果トランジスタのチャネル層またはその近傍に導入される固定電荷の量により、電界効果トランジスタの伝導型を制御している。
なお、導入する固定電荷は正電荷に限らず、負電荷でもよい。この場合、負の電荷量が大きい場合はＰチャネル型、小さい場合はＮチャネル型となる。この場合、第１固定電荷量および第２固定電荷量はともに負となるが、その絶対値は第１固定電荷量のほうが第２固定電荷量よりも小さいので、第１固定電荷量は第２固定電荷量よりも大きくなる。例えば、第１固定電荷量が−１×１０11／ｃｍ2で、第２固定電荷量が−２×１０11／ｃｍ2の場合には、第１固定電荷量は第２固定電荷量より大きい。
【００１３】
また、電界効果トランジスタの伝導型をＰチャネル型にするためには、チャネル層上へのゲート絶縁膜の形成により導入する固定電荷の量をＮチャネル型電界効果トランジスタよりも小さくする必要がある。この場合、チャネル層上へのゲート絶縁膜の形成により負の固定電荷を導入して、電界効果トランジスタの伝導型をＰチャネル型にするようにしてもよい。この場合、第１固定電荷量は正であり、第２固定電荷量は負であるので、第１固定電荷量は第２固定電荷量よりも大きくなる。
【００１４】
そして、第１，２チャネル層の表面は第１，２ゲート絶縁膜に覆われて保護されているため、固定電荷がゲート絶縁膜とチャネル層との界面および界面の近傍に安定的に存在する。このため、Ｎチャネル型電界効果トランジスタの特性がＮチャネル型からＰチャネル型に変化するという伝導型の変化が起こり難く、Ｎチャネル型電界効果トランジスタおよびＰチャネル型電界効果トランジスタは、良好な電気的特性を安定して得ることができる。
【００１５】
また、請求項１に記載の半導体デバイスにおいて、第１ゲート絶縁膜と第２ゲート絶縁膜とが同じ材料であってもよい。この場合には、例えば、ゲート絶縁膜の成膜条件やゲート絶縁膜を成膜した後の加熱処理の条件を変えることにより、上記第１固定電荷量が上記第２固定電荷量より大きくなるように制御する。
【００１６】
しかし、第１ゲート絶縁膜と第２ゲート絶縁膜とが同じ材料であると、上記の成膜条件や加熱処理の条件を変えても、第１チャネル層を備える電界効果トランジスタの導電型をＮチャネル型とするとともに、第２チャネル層を備える電界効果トランジスタの導電型をＰチャネル型とするために必要な、第１固定電荷量と第２固定電荷量との差（以下、Ｐ・Ｎ型確保固定電荷量差という）を確保できない場合がある。
【００１７】
そこで、請求項２に記載のように、第１ゲート絶縁膜と第２ゲート絶縁膜とは互いに材料が異なるようにしてもよい。すなわち、第１ゲート絶縁膜と第２ゲート絶縁膜とで材料が異なるので、チャネル層へ導入する固定電荷量が大きく異なる２つの材料を選択することが可能になる。このため、上記のＰ・Ｎ型確保固定電荷量差を確保し易くすることができる。
【００１８】
そして、請求項２に記載の半導体デバイスにおいて、請求項３に記載のように、第１ゲート絶縁膜は酸化ハフニウムを材料とし、第２ゲート絶縁膜は、酸化アルミニウムを材料とするようにするとよい。これは、上記のＰ・Ｎ型確保固定電荷量差を確保し易いとともに、電界効果トランジスタのゲート絶縁膜として従来から用いられており、半導体デバイスの製造プロセスに適用し易いからである。
【００１９】
また、請求項１〜請求項３の何れか１項に記載の半導体デバイスにおいて、請求項４に記載のように、半導体は、カーボンナノチューブであるようにするとよい。カーボンナノチューブは、その電子移動度と正孔移動度が従来の半導体材料と比較して非常に高いために、従来の半導体デバイスよりも高速動作が可能な半導体デバイスを実現することができる。
【００２０】
また、請求項１〜請求項４の何れか１項に記載の半導体デバイスでは、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとを備えているので、請求項５に記載のように、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとを電気的に接続してＣＭＯＳインバータを構成するようにするとよい。これにより、低消費電力のインバータを実現することができる。特に、請求項４に記載の半導体デバイスは、チャネル層がカーボンナノチューブであり、電子移動度と正孔移動度が非常に高いため、ＣＭＯＳインバータの入力電圧の変化に対する出力電圧の変化（直流伝達特性）において、論理しきい値付近で非常に高いゲインが得られる。
【００２１】
また、請求項１〜請求項５の何れか１項に記載の半導体デバイスは、請求項６に記載のように、第１ゲート絶縁膜を第１チャネル層上に堆積する第１堆積工程と、第１ゲート絶縁膜を堆積した後に、真空中において加熱する第１加熱工程とを備えた製造方法により製造するようにするとよい。このように、第１ゲート絶縁膜を堆積した後に、真空中において加熱することによって、Ｎチャネル型電界効果トランジスタのドレイン電流−ゲート電圧特性におけるヒステリシスを低減することができるからである。
【００２２】
また、請求項１〜請求項５の何れか１項に記載の半導体デバイスは、請求項７に記載のように、第２ゲート絶縁膜を第２チャネル層上に堆積する工程と、第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱する第２加熱工程とを備えた製造方法により製造するようにするとよい。このように、第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱することによって、Ｐチャネル型電界効果トランジスタのオフ電流を低減することができるからである。
【図面の簡単な説明】
【００２３】
【図１】カーボンナノチューブＣＭＯＳ１の断面図および表面ＳＥＭ画像である。
【図２】ＣＮ−ＣＭＯＳ１の製造工程の前半部分を示す図である。
【図３】ＣＮ−ＣＭＯＳ１の製造工程の後半部分を示す図である。
【図４】ＣＮ−ＣＭＯＳ１の直流伝達特性を示す図である。
【図５】ＣＮ−ＣＭＯＳ１のスタティックノイズマージンを示す図である。
【図６】固定電荷量を算出するために測定されたＣ−Ｖ特性を示す図である。
【図７】ＣＮ−ＦＥＴの構造とドレイン電流―ゲート電圧特性を示す図である。
【図８】Ｎ型ＣＮ−ＦＥＴ２のドレイン電流―ドレイン電圧特性とドレイン電流―ゲート電圧特性を示す図である。
【図９】ヒステリシスの相違を示すためのドレイン電流―ゲート電圧特性図である。
【図１０】酸化アルミニウム堆積前、酸化アルミニウム堆積後、窒素雰囲気中の加熱処理後におけるＰ型ＣＮ−ＦＥＴのドレイン電流―ゲート電圧特性図である。
【図１１】ＣＮ−ＣＭＯＳ１の別の製造工程の前半部分を示す図である。
【図１２】ＣＮ−ＣＭＯＳ１の別の製造工程の後半部分を示す図である。
【発明を実施するための形態】
【００２４】
以下に本発明の実施形態を図面とともに説明する。
図１（ａ）は、カーボンナノチューブＣＭＯＳ１（以下、ＣＮ−ＣＭＯＳ１という）を模式的に示した断面図、図１（ｂ）はＣＮ−ＣＭＯＳの表面のＳＥＭ画像である。
【００２５】
本実施形態のＣＮ−ＣＭＯＳ１は、図１（ａ），（ｂ）に示すように、Ｎチャネル型のＣＮ−ＦＥＴ２（以下、Ｎ型ＣＮ−ＦＥＴ２という）とＰチャネル型のＣＮ−ＦＥＴ３（以下、Ｐ型ＣＮ−ＦＥＴ３という）とから構成される。
【００２６】
そして、Ｎ型ＣＮ−ＦＥＴ２及びＰ型ＣＮ−ＦＥＴ３は、例えばシリコンからなる半導体基板１１上に、例えば二酸化シリコンからなる絶縁膜１２を介して形成されている。なお、半導体基板１１の裏面には、Ｔｉ／Ａｕからなるバックゲート電極１３が形成されている。
【００２７】
また、Ｎ型ＣＮ−ＦＥＴ２は、絶縁膜１２上に形成されたカーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたＴｉ／Ａｕからなるゲート電極２２と、カーボンナノチューブ１４上に形成されたＡｌからなるドレイン電極２３及びソース電極２４とを有する。そしてカーボンナノチューブ１４は、１本の単層カーボンナノチューブで構成されている。またゲート絶縁膜２１は、例えば膜厚が１５ｎｍの酸化ハフニウム（ＨｆＯ2）である。
【００２８】
さらに、Ｐ型ＣＮ−ＦＥＴ３は、絶縁膜１２上に形成されたカーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたＴｉ／Ａｕからなるゲート電極３２と、カーボンナノチューブ１４上に形成されたＡｌからなるドレイン電極３３及びソース電極３４とを有する。そしてゲート絶縁膜３１は、例えば膜厚が１５ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）である。
【００２９】
このように構成されたＣＮ−ＣＭＯＳ１は、例えば、以下に示す工程により製造される。図２及び図３は、ＣＮ−ＣＭＯＳ１の製造工程を工程順に示す断面図である。
まず、半導体基板１１の表面に絶縁膜１２を形成するとともに、半導体基板１１の裏面にバックゲート電極１３を形成する。その後、図２（ａ）に示すように、絶縁膜１２上にカーボンナノチューブ１４を形成する。
【００３０】
カーボンナノチューブ１４は、絶縁膜１２上において、以下に示す工程により形成される。まず、絶縁膜１２上にＣｏ／Ｐｔ触媒層を形成した後に、パターニングにより、所定の間隔を開けて配置された２つのＣｏ／Ｐｔ触媒部（不図示）を形成する。さらに、ＡＣＣＶＤ（alcohol catalytic chemical vapor deposition）法により、２つのＣｏ／Ｐｔ触媒部間に位置制御されたカーボンナノチューブ１４を成長させる。成長条件は、例えば、成長温度が９００℃、ガス流量がＡｒ／Ｃ2Ｈ5ＯＨ（１００／５０ｃｍ3／ｍｉｎ）、ガス圧が２００Ｐａ、成長時間が１時間である。
【００３１】
次に、図２（ｂ）〜（ｄ）に示すように、リフトオフ法により、ドレイン電極２３，３３及びソース電極２４，３４を形成する。
すなわち、図２（ｂ）に示すように、まず、カーボンナノチューブ１４上にレジストパターン６１を形成する。このレジストパターン６１は、ドレイン電極２３，３３及びソース電極２４，３４に対応する所定部分が開口したものである。この後に、図２（ｃ）に示すように、電極材料６２（本実施形態ではＡｕ）を蒸着し、さらにレジストパターン６１を除去することにより、レジストパターン６１上の電極材料６２が剥離し、図２（ｄ）に示すように、カーボンナノチューブ１４上の所望の位置にドレイン電極２３，３３及びソース電極２４，３４が形成される。
【００３２】
次に、図２（ｅ）に示すように、カーボンナノチューブ１４上にレジストパターン６３を形成する。このレジストパターン６３は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみに形成される。その後に、犠牲層６４（本実施形態ではＡｌ）を蒸着する。なお、犠牲層６４は、弱い酸で溶解する金属であればよく、例えば、Ｎｉを用いてもよい。
【００３３】
そして、レジストパターン６３を除去することにより、レジストパターン６３上の犠牲層６４が剥離する。これにより、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する部分以外の領域において犠牲層６４が堆積する一方、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する部分は、カーボンナノチューブ１４が露出した状態となる。
【００３４】
次に、図２（ｆ）に示すように、例えば膜厚１５ｎｍの酸化アルミニウム６５（Ａｌ2Ｏ3）を、ＡＬＤ（Atomic Layer Deposition）法により成膜温度２５０℃で成膜する。そして、図２（ｇ）に示すように、酸化アルミニウム６５上にレジストパターン６６を形成する。このレジストパターン６６は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみに形成される。その後に、酸化アルミニウム６５をエッチングすることにより、図２（ｈ）に示すように、レジストパターン６６が形成された領域以外で、酸化アルミニウム６５が除去される。
【００３５】
そして、犠牲層６４を除去すると、図３（ａ）に示すように、Ｐ型ＣＮ−ＦＥＴ３において、カーボンナノチューブ１４上にゲート絶縁膜３１が形成された状態となる。その後に、窒素雰囲気中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。
【００３６】
次に、図３（ｂ）に示すように、レジストパターン７１を形成する。このレジストパターン７１は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみに形成される。その後に、犠牲層７２（本実施形態ではＡｌ）を蒸着する。
【００３７】
そして、レジストパターン７１を除去することにより、レジストパターン７１上の犠牲層７２が剥離する。これにより、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する部分以外の領域において犠牲層７２が堆積する一方、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する部分は、カーボンナノチューブ１４が露出した状態となる。
【００３８】
次に、図３（ｃ）に示すように、例えば膜厚１５ｎｍの酸化ハフニウム７３（ＨｆＯ2）を、ＡＬＤ（Atomic Layer Deposition）法により成膜温度２５０℃で成膜する。そして、図３（ｄ）に示すように、酸化ハフニウム７３上にレジストパターン７４を形成する。このレジストパターン７４は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみに形成される。その後に、酸化ハフニウム７３をエッチングすることにより、図３（ｅ）に示すように、レジストパターン７４が形成された領域以外で、酸化ハフニウム７３が除去される。
【００３９】
そして、犠牲層７２を除去すると、図３（ｆ）に示すように、Ｎ型ＣＮ−ＦＥＴ２において、カーボンナノチューブ１４上にゲート絶縁膜２１が形成された状態となる。その後に、真空中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。
【００４０】
その後、レジストパターン７５を形成する。このレジストパターン７５は、Ｎ型ＣＮ−ＦＥＴ２とＰ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみが開口したものである。この後に、図３（ｇ）に示すように、ゲート電極材料７６（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン７５を除去することにより、レジストパターン７５上のゲート電極材料７６が剥離し、図３（ｈ）に示すように、ゲート絶縁膜２１，３１上にそれぞれゲート電極２２，３２が形成される。
【００４１】
図４は、ＣＮ−ＣＭＯＳ１の直流伝達特性を示す図、図５は、ＣＮ−ＣＭＯＳ１のスタティックノイズマージンを示す図である。
まず、図４（ａ）に示すように、論理しきい値（Ｖｉｎ＝１Ｖ）付近で高いゲイン（約２６）が得られる。また、入力電圧Ｖinと出力電圧Ｖoutの電圧範囲がともに０〜２Ｖであり、入出力の整合が取れている。
【００４２】
次に、ローレベル出力電圧をＶOL、ハイレベル出力電圧をＶOH、ローレベル入力電圧をＶIL、ハイレベル入力電圧をＶIH、ローレベル側ノイズマージンをＮＭL、ハイレベル側ノイズマージンをＮＭHとして、図４（ｂ）および図５に示すように、「ＮＭL＝ＶIL−ＶOL＝０．７６（Ｖ）」、「ＮＭH＝ＶOH−ＶIH＝０．６７（Ｖ）」であり、さらに図５に示すように、直流伝達特性を示す曲線Ｌ１と、曲線Ｌ１を反転させた曲線Ｌ２とにより囲まれた面積Ｓ１，Ｓ２の面積が大きく、大きなノイズマージンが得られている。
【００４３】
このように構成されたＣＮ−ＣＭＯＳ１では、Ｎ型ＣＮ−ＦＥＴ２のチャネル層（以下、Ｎ型チャネル層という）およびＰ型ＣＮ−ＦＥＴ３のチャネル層（以下、Ｐ型チャネル層という）上にそれぞれゲート絶縁膜２１（酸化ハフニウム）およびゲート絶縁膜３１（酸化アルミニウム）を形成することにより、ゲート絶縁膜２１とＮ型チャネル層との界面および界面の近傍において、ゲート絶縁膜３１とＰ型チャネル層との界面および界面の近傍よりも固定電荷量を多くして、これにより、Ｎ型ＣＮ−ＦＥＴ２をＮチャネル型とするとともに、Ｐ型ＣＮ−ＦＥＴ３をＰチャネル型としている。なお、この固定電荷量は、正の値と負の値をとり得る量である。すなわち、正の固定電荷が導入された場合には正の値になり、負の固定電荷が導入された場合には負の値になる。
【００４４】
これは、電界効果トランジスタのチャネル層の近傍に正の固定電荷が導入されると、固定電荷の極性が正であるために、電界効果トランジスタのソース・ドレインからチャネル層に電子が注入され、これにより、正の固定電荷の量が大きくなるほど電界効果トランジスタのソース・ドレイン間で電子が移動し易くなり、電界効果トランジスタがＮチャネル型の特性を示すようになるからである。
【００４５】
すなわち、電界効果トランジスタのチャネル層またはその近傍に導入される固定電荷の量により、電界効果トランジスタの伝導型を制御している。
そして、Ｎ型チャネル層およびＰ型チャネル層の表面はそれぞれゲート絶縁膜２１（酸化ハフニウム）およびゲート絶縁膜３１（酸化アルミニウム）に覆われて保護されているため、固定電荷がゲート絶縁膜とチャネル層との界面および界面の近傍に安定的に存在する。このため、Ｎチャネル型電界効果トランジスタの特性がＮチャネル型からＰチャネル型に変化するという伝導型の変化が起こり難く、Ｎチャネル型電界効果トランジスタおよびＰチャネル型電界効果トランジスタは、良好な電気的特性を安定して得ることができる。
【００４６】
図６（ａ）は、酸化ハフニウムを堆積することにより導入される固定電荷量を算出するために測定されたＣ−Ｖ特性を示す図、図６（ｂ）は、酸化アルミニウムを堆積することにより導入される固定電荷量を算出するために測定されたＣ−Ｖ特性を示す図である。
【００４７】
図６（ａ）のＣ−Ｖ特性曲線Ｌ１１は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ａ）のＣ−Ｖ特性曲線Ｌ１２は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2と膜厚２０ｎｍのＨｆＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ａ）のＣ−Ｖ特性曲線Ｌ１３は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2と膜厚２０ｎｍのＨｆＯ2を順番に成膜した後に３００℃のアニールを行い、その後にＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。
【００４８】
すなわち、Ｃ−Ｖ特性曲線Ｌ１１によりＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量を、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３によりＨｆＯ2とＳｉＯ2との界面およびＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量を算出する。そして、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３より算出した固定電荷量からＣ−Ｖ特性曲線Ｌ１１より算出した固定電荷量を減算することにより、ＨｆＯ2とＳｉＯ2との界面の固定電荷量を算出する。
【００４９】
具体的には、まず、ＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量ＱSiO2を、Ｃ−Ｖ特性曲線Ｌ１１から求められるフラットバンド電圧ＶFBを用いて、式（１）により算出する。ここで、ＣSiO2はＳｉＯ2の容量、ФMSは電極（Ｔｉ）の仕事関数とｐ+−Ｓｉ基板の仕事関数との差である。
【００５０】
【数１】
2011096850.tif 000003
【００５１】
そして、ＨｆＯ2とＳｉＯ2との界面の固定電荷量ＱHfO2を、式（１）により算出された固定電荷量ＱSiO2と、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３から求められるフラットバンド電圧Ｖ’FBとを用いて、式（２）により算出する。ここで、ＣHfO2はＨｆＯ2の容量である。
【００５２】
【数２】
2011096850.tif 000004
【００５３】
Ｃ−Ｖ特性曲線Ｌ１１，Ｌ１２，Ｌ１３から求められるフラットバンド電圧は、それぞれ−１５．３Ｖ，−２０．５Ｖ，−１９．４Ｖである。これらより、ＨｆＯ2とＳｉＯ2との界面の固定電荷量ＱHfO2は約２×１０13個／ｃｍ2と算出される。
【００５４】
次に、図６（ｂ）のＣ−Ｖ特性曲線Ｌ２１は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ｂ）のＣ−Ｖ特性曲線Ｌ２２は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2と膜厚２０ｎｍのＡｌ2Ｏ3とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ｂ）のＣ−Ｖ特性曲線Ｌ２３は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2と膜厚２０ｎｍのＡｌ2Ｏ3を順番に成膜した後に３００℃のアニールを行い、その後にＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。
【００５５】
Ｃ−Ｖ特性曲線Ｌ２１，Ｌ２２，Ｌ２３から求められるフラットバンド電圧は、それぞれ−２．８１Ｖ，−４．５６Ｖ，−４．４４Ｖである。これらより、上記の式（１）、（２）においてＱHfO2，ＣHfO2をそれぞれＱAl2O3，ＣAl2O3に変えた式を用いて、Ａｌ2Ｏ3とＳｉＯ2との界面の固定電荷量ＱAl2O3は約２×１０11個／ｃｍ2と算出される。
【００５６】
また、図７（ａ）に示すように、ｐ+−Ｓｉ基板上にＳｉＯ2を介して形成されたカーボンナノチューブ上にソース・ドレイン電極を形成するとともに、ｐ+−Ｓｉ基板の裏面にバックゲート電極を形成したＣＮ−ＦＥＴでは、カーボンナノチューブ上にＨｆＯ2を形成する前は、図７（ｂ）の曲線Ｌ３１に示すように、Ｐチャネル型のドレイン電流―ゲート電圧特性を示す。一方、このＣＮ−ＦＥＴにおいて、カーボンナノチューブ上にＨｆＯ2を形成すると、図７（ｂ）の曲線Ｌ３２に示すように、Ｎチャネル型のドレイン電流―ゲート電圧特性を示す。
【００５７】
すなわち、カーボンナノチューブ上にＨｆＯ2を形成することにより、電界効果トランジスタの伝導型をＰチャネル型からＮチャネル型に変えることができる。また、１００日以上、大気中でＮチャネル型を保持する実験結果が得られた。
【００５８】
図８（ａ）はＮ型ＣＮ−ＦＥＴ２のドレイン電流―ドレイン電圧特性を示す図、図８（ｂ）はＮ型ＣＮ−ＦＥＴ２のドレイン電流―ゲート電圧特性を示す図である。
図８に示すように、Ｎ型ＣＮ−ＦＥＴ２において、最大相互コンダクタンスｇｍmax＝１４μＳ（約１０Ｓ／ｍｍ）、オン・オフ比＝１０6、Ｓファクタ＝１１６ｍＶ／ｄｅｃ．の特性が得られた。
【００５９】
さらに、本実施形態のＣＮ−ＣＭＯＳ１では、カーボンナノチューブ１４上にゲート絶縁膜２１を形成した後に、真空中において加熱処理を行っている。
図９は、ゲート絶縁膜２１の形成後の加熱処理有無によるヒステリシスの相違を示すためのＮ型ＣＮ−ＦＥＴ２のドレイン電流―ゲート電圧特性図である。
【００６０】
図９の曲線Ｌ４１，Ｌ４２がゲート絶縁膜２１の形成後の加熱処理がない場合の特性、曲線Ｌ４３，Ｌ４４がゲート絶縁膜２１の形成後の真空中での加熱処理がある場合の特性である。なお、加熱処理における加熱温度は４００℃、加熱時間は３０分である。
【００６１】
図９に示すように、ゲート絶縁膜２１の形成後の真空中での加熱処理によりヒステリシスを低減することができる。
また、本実施形態のＣＮ−ＣＭＯＳ１では、カーボンナノチューブ１４上にゲート絶縁膜３１を形成した後に、窒素雰囲気中において加熱処理を行っている。
【００６２】
図１０（ａ），（ｂ），（ｃ）はそれぞれ、カーボンナノチューブ上への酸化アルミニウム堆積前、酸化アルミニウム堆積後、窒素雰囲気中の加熱処理後におけるＰ型ＣＮ−ＦＥＴのドレイン電流―ゲート電圧特性図である。なお、このＰ型ＣＮ−ＦＥＴは、図７（ａ）のＣＮ−ＦＥＴにおいてゲート絶縁膜を酸化ハフニウムから酸化アルミニウムに代えたものである。
【００６３】
図１０（ａ），（ｂ）に示すように、カーボンナノチューブ上へ酸化アルミニウムを形成することにより、Ｐ型ＣＮ−ＦＥＴのオフ電流が大きくなる。しかし、図１０（ｃ）に示すように、窒素雰囲気中の加熱処理後により、Ｐ型ＣＮ−ＦＥＴのオフ電流を低減することができる。
【００６４】
以上説明した実施形態において、ＣＮ−ＣＭＯＳ１は本発明における半導体デバイス、Ｎ型チャネル層は本発明における第１チャネル層、Ｎ型ＣＮ−ＦＥＴ２は本発明におけるＮチャネル型電界効果トランジスタ、Ｐ型チャネル層は本発明における第２チャネル層、Ｐ型ＣＮ−ＦＥＴ３は本発明におけるＰチャネル型電界効果トランジスタ、ゲート絶縁膜２１は本発明における第１ゲート絶縁膜、ゲート絶縁膜３１は本発明における第２ゲート絶縁膜である。
【００６５】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、チャネル層としてカーボンナノチューブを用いたものを示したが、チャネル層としてＳｉ，Ｇｅ，ＧａＡｓ等の半導体材料を用いてもよい。
【００６６】
また上記実施形態では、ゲート絶縁膜２１とゲート絶縁膜３１とで材料が異なるものを示したが、Ｎ型チャネル層近傍とＰ型チャネル層近傍とにそれぞれ異なる固定電荷量の固定電荷を導入することができれば、ゲート絶縁膜２１とゲート絶縁膜３１とが同じ材料であってもよい。
【００６７】
また上記実施形態では、ゲート絶縁膜２１として酸化ハフニウム、ゲート絶縁膜３１として酸化アルミニウムを用いたものを示したが、ゲート絶縁膜の材料はこれに限られるものではない。
【００６８】
また上記実施形態では、Ｎ型チャネル層近傍とＰ型チャネル層近傍とに正の固定電荷を導入することにより、電界効果トランジスタの伝導型を制御するものを示したが、Ｎ型チャネル層近傍とＰ型チャネル層近傍とに負の固定電荷を導入することにより伝導型を制御するようにしてもよいし、Ｎ型チャネル層近傍に正の固定電荷を導入しＰ型チャネル層近傍に負の固定電荷を導入することにより伝導型を制御するようにしてもよい。
【００６９】
また上記実施形態では、図２及び図３に示す工程によりＣＮ−ＣＭＯＳ１が製造されるものを示したが、図１１及び図１２に示す工程により製造してもよい。
図１１及び図１２は、ＣＮ−ＣＭＯＳ１の別の製造工程を工程順に示す断面図である。なお、図１１及び図１２では、Ｎ型ＣＮ−ＦＥＴ２とＰ型ＣＮ−ＦＥＴ３の配置が、図２及び図３に対して左右逆になっている。
【００７０】
まず、半導体基板１１の表面に絶縁膜１２を形成するとともに、半導体基板１１の裏面にバックゲート電極１３を形成する。その後、図２（ａ）に示すように、絶縁膜１２上にカーボンナノチューブ１４を形成する。
【００７１】
次に、図１１（ｂ）〜（ｄ）に示すように、リフトオフ法により、ドレイン電極２３，３３及びソース電極２４，３４を形成する。この工程は、図２（ｂ）〜（ｄ）と同様であるため、詳細な説明は省略する。
【００７２】
次に、図１１（ｅ）に示すように、レジストパターン８１を形成する。このレジストパターン８１は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみが開口したものである。この後に、図１１（ｆ）に示すように、例えば膜厚１５ｎｍの酸化アルミニウム８２（Ａｌ2Ｏ3）を、ＡＬＤ法により成膜温度１５０℃で成膜し、さらにゲート電極材料８３（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン８１を除去することにより、レジストパターン８１上の酸化アルミニウム８２とゲート電極材料８３が剥離し、図１２（ａ）に示すように、Ｐ型チャネル層上にゲート絶縁膜３１とゲート電極３２が形成される。その後、窒素雰囲気中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。
【００７３】
次に、図１２（ｂ）に示すように、レジストパターン８４を形成する。このレジストパターン８４は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみが開口したものである。この後に、例えば膜厚１５ｎｍの酸化ハフニウム８５（ＨｆＯ2）を、ＡＬＤ法により成膜温度１５０℃で成膜し、さらにゲート電極材料８６（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン８４を除去することにより、レジストパターン８４上の酸化ハフニウム８５とゲート電極材料８６が剥離し、図１２（ｃ）に示すように、Ｎ型チャネル層上にゲート絶縁膜２１とゲート電極２２が形成される。その後に、真空中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。
【００７４】
この製造方法では、図２及び図３よりも低温でゲート絶縁膜を成膜してリフトオフするものであり、図２及び図３の製造方法より良質なゲート絶縁膜を形成することができないが、図２及び図３の製造方法よりも製造工程を簡略化できる。
【符号の説明】
【００７５】
１…カーボンナノチューブＣＭＯＳ、２…Ｎ型ＣＮ−ＦＥＴ、３…Ｐ型ＣＮ−ＦＥＴ、１１…半導体基板、１２…絶縁膜、１３…バックゲート電極、１４…カーボンナノチューブ、２１，３１…ゲート絶縁膜、２２，３２…ゲート電極、２３，３３…ドレイン電極、２４，３４…ソース電極
【図２】
2011096850.tif 000005
【図３】
2011096850.tif 000006
【図１０】
2011096850.tif 000007
【図１１】
2011096850.tif 000008
【図１２】
2011096850.tif 000009
【図１】
2011096850.tif 000010
【図４】
2011096850.tif 000011
【図５】
2011096850.tif 000012
【図６】
2011096850.tif 000013
【図７】
2011096850.tif 000014
【図８】
2011096850.tif 000015
【図９】
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