(57)【要約】【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。【選択図】      図１０
2011171735.tif 000002
【特許請求の範囲】
【請求項１】
基板上に２次元的に配列された積層構造体と、
第１配線を含み、前記積層構造体の上部に配置される第１配線層と、
第２配線を含み、前記第１配線層の上部に配置される第２配線層とを含み、
前記積層構造体の各々は、
順次に積層された複数の下部ワードラインを含む下部構造体と、
順次に積層された複数の上部ワードラインを含み、前記下部構造体の上部に配置される上部構造体とを含み、
前記第１配線の各々は前記下部ワードラインの内の何れか１つに連結し、前記第２配線各々は前記上部ワードラインの内の何れか１つに連結することを特徴とする３次元半導体装置。
【請求項２】
隣接する前記積層構造体の間に配置される下部及び上部連結パターンをさらに含み、
前記下部連結パターン各々は前記基板から同一の高さに配置された前記下部ワードラインを連結し、
前記上部連結パターン各々は前記基板から同一の高さに配置された前記上部ワードラインを連結することを特徴とする請求項１に記載の３次元半導体装置。
【請求項３】
前記下部連結パターンは物質、厚さ、及び前記基板からの距離において前記下部ワードラインと同一に形成され、
前記上部連結パターンは物質、厚さ及び前記基板からの距離において前記上部ワードラインと同一に形成されることを特徴とする請求項２に記載の３次元半導体装置。
【請求項４】
前記第１配線各々は水平的に隣接した下部連結パターンに共通的に連結し、前記第２配線各々は水平的に隣接した上部連結パターンに共通的に連結することを特徴とする請求項３に記載の３次元半導体装置。
【請求項５】
前記基板はセルアレイ領域及び前記セルアレイ領域まわりの配線領域を含み、
前記第１配線層及び第２配線層と前記下部及び上部連結パターンとは前記配線領域に配置され、
前記下部連結パターンの内の何れか１つと前記セルアレイ領域との間の距離は、前記上部連結パターンの内の何れか１つと前記セルアレイ領域との間の距離より大きいことを特徴とする請求項３に記載の３次元半導体装置。
【請求項６】
前記第１及び第２配線が前記セルアレイ領域から遠くなるほど前記第１延長部の長軸の長さが減少することを特徴とする請求項５に記載の３次元半導体装置。
【請求項７】
第１配線及び第２配線各々は、前記ワードラインに垂直な第１延長部と、前記第１延長部から前記ワードラインと平行に延長される第２延長部とを含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項８】
前記第１配線の前記第１延長部は前記第２配線の前記第２延長部の下に配置されることを特徴とする請求項７に記載の３次元半導体装置。
【請求項９】
前記上部構造体は最上層にストリング選択ラインをさらに含み、
前記下部構造体は最下層に接地選択ラインをさらに含み、
前記第１配線層は前記接地選択ラインと連結する接地選択配線をさらに含み、
前記第２配線層は前記ストリング選択ラインと連結するストリング選択配線をさらに含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項１０】
前記第１配線層と前記基板との間の距離は前記ストリング選択ラインと前記基板との間の距離より大きいことを特徴とする請求項９に記載の３次元半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より詳細には集積度及び信頼性が向上した３次元半導体装置に関する。
【背景技術】
【０００２】
消費者が要求する優秀な性能及び低廉な価格を充足させるために、半導体メモリ装置の集積度を増加させることが要求されている。半導体メモリ装置の場合、その集積度は製品の価格を決定する重要な要因であるため、特に集積度を増加させることが要求されている。従来の２次元、または平面的半導体メモリ装置の場合、その集積度は単位メモリセルが占有する面積により主に決定されるため、微細パターン形成技術のレベルに大きく影響を受ける。しかし、パターンの微細化のためには超高価な設備が必要なので、２次元半導体メモリ装置の集積度は増加しているが、なお制約的である。
このような限界を克服するための３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置を提案する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５８４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した問題点に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した３次元半導体装置を提供することにある。
本発明が解決しようとする課題は、上記課題に制限されず、他の課題は下の記載から当業者に明確に理解できる。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一実施形態による３次元半導体装置は基板上に２次元的に配列される積層構造体、第１配線を含み、前記積層構造体の上部に配置される第１配線層及び第２配線を含み、前記第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層される複数の下部ワードラインを含む下部構造体及び順次に積層される複数の上部ワードラインとを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。
【０００６】
上記目的を達成するためになされた本発明の一実施形態による３次元半導体装置は基板上に配置される複数の配線及び基板と配線との間に介在されるＬ個のワードライン層を含み、ワードライン層各々は複数のワードライングループを含み、ワードライングループ各々は等電位状態の複数のワードラインに構成され、配線各々は垂直的に隣接するワードライングループの内の何れか１つに連結し、ワードライングループ及び配線はＷ１＜Ｌ＊Ｐ２の条件を充足させる。（ここで、Ｗ１は前記ワードライングループのピッチで、Ｐ２は前記配線の最小ピッチを示す。）
他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【０００７】
本発明の３次元半導体装置によれば、積層されるワードライン各々に連結する配線を相異なる層に分けて配置することによって、ワードラインの積層数増加による配線が占める面積が増加することを抑制できる。そして、配線が占める面積が減少することによって、同一層で共有されるワードラインの数を減らすことができる。したがって、３次元半導体メモリ装置の集積度及び信頼性を共に向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態による３次元半導体メモリ装置のブロック図。
【図２】本発明の実施形態による３次元半導体メモリ装置のメモリセルアレイの簡略回路図。
【図３】本発明の実施形態による３次元半導体メモリ装置のセルアレイ領域を詳細に示す斜視図。
【図４】本発明の実施形態による３次元半導体メモリ装置のセルアレイ領域を詳細に示す斜視図。
【図５】本発明の実施形態による３次元半導体メモリ装置のセルアレイ領域を詳細に示す斜視図。
【図６】本発明の一実施形態による３次元半導体装置の断面図。
【図７】本発明の一実施形態による３次元半導体装置のワードライングループを示す斜視図。
【図８】本発明の一実施形態による３次元半導体装置を示す斜視図。
【図９】図８に示した３次元半導体装置の配線構造体を示す斜視図。
【図１０】図８に示した３次元半導体装置のレイアウト。
【図１１】本発明の変形された一実施形態による３次元半導体装置を示す斜視図。
【図１２】図１１に示した３次元半導体装置の配線構造体を示す斜視図。
【図１３】図１１に示した３次元半導体装置のレイアウト。
【図１４】本発明の他の実施形態による３次元半導体装置の断面図。
【図１５】本発明の他の実施形態による３次元半導体装置のワードライングループを示す斜視図。
【図１６】本発明の他の実施形態による３次元半導体装置を示す斜視図。
【図１７】図１６に示した３次元半導体装置の配線構造体を示す斜視図。
【図１８】図１６に示した３次元半導体装置のレイアウト。
【図１９】本発明の変形された他の実施形態による３次元半導体装置を示す斜視図。
【図２０】図１９に示した３次元半導体装置の配線構造体を示す斜視図。
【図２１】図１９に示した３次元半導体装置のレイアウト。
【図２２】本発明の実施形態による３次元半導体メモリ装置を含むメモリシステムのこ一例を示す概略ブロック図。
【図２３】本発明の一実施形態による３次元半導体メモリ装置を具備するメモリカードの一例を示す概略ブロック図。
【図２４】本発明による３次元半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図。
【発明を実施するための形態】
【０００９】
本発明の長所及び特徴、そしてそれを達成する方法は、添付の図面とともに詳細に後述されている実施形態を参照すれば明確となる。しかし、本発明は以下に開示される実施形態に限定されず、相異なる多様な形態で具現することができる。但し、本実施形態は本発明の開示が完全なようにして、本発明が属する技術分野で通常の知識を持った者に発明のカテゴリを完全に知らせるために提供され、本発明は請求項のカテゴリにより定義されるだけである。明細書全文で同一の参照符号は同一の構成要素を示す。
【００１０】
本明細書で用いられた用語は実施形態を説明するためのもので、本発明を制限するものではない。本明細書で、単数型は文句で特別に言及しない限り、複数型も含む。明細書で用いられた‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／または‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階、動作及び／または素子は１つ以上の他の構成要素、段階、動作及び／または素子の存在、或いは追加を排除しない。また、本明細書である膜が他の膜、または基板上にあると言及される場合、それは他の膜、または基板上に直接形成されることができ、或いはその間に第３の膜が介在され得ることを意味する。
【００１１】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／または平面図を参考して説明される。図面において、膜及び領域等の厚さは技術的内容の効果的な説明のために誇張されたのである。したがって、製造技術及び／または許容誤差などにより例示図の形態が変形できる。したがって、本発明の実施形態は示した特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に示した蝕刻領域はラウンドや所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するもので、発明のカテゴリを制限するものではない。
【００１２】
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。本発明の実施形態は３次元構造のナンドフラッシュメモリ装置を例として説明する。
図１は本発明の一実施形態による３次元半導体メモリ装置のブロック図である。
図１を参照すれば、半導体メモリ装置はメモリセルアレイ１０、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ；２０）、ページバッファ（ｐａｇｅ  ｂｕｆｆｅｒ；３０）及びコラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ；４０）を含む。
【００１３】
メモリセルアレイ１０は複数個のメモリブロックＢＬＫ０〜ＢＬＫｎを含み、メモリブロックＢＬＫ０〜ＢＬＫｎは複数個のワードライン、ビットライン及びメモリセルを含み、データを格納することができる。メモリブロックＢＬＫ０〜ＢＬＫｎに対しては図２乃至図５を参照して詳細に説明する。
【００１４】
ローデコーダ２０はアドレス情報により、メモリセルアレイのメモリブロックＢＬＫ０〜ＢＬＫｎを選択し、選択のメモリブロック内のワードラインを選択する。
ワードラインドライバ３０はローデコーダ２０により選択されたワードラインをプログラム電圧、またはパス電圧に駆動させる。例えば、ワードラインドライバ３０は選択されたメモリセルと連結されたワードラインをプログラム電圧に駆動し、非選択されたメモリセルと連結されたワードラインをパス電圧に駆動する。
【００１５】
ページバッファ４０は動作モードによりメモリセルに格納されるデータを臨時的に格納し、メモリセルに格納されたデータを感知できる。ページバッファ４０はプログラム動作モードの際に書き込みドライバ回路として動作し、読み出し動作モードの際に感知増幅器回路として動作できる。図面には図示しないが、ページバッファ４０はビットラインに各々連結された、或いはビットライン対に各々連結されたページバッファを含むことができる。
コラムデコーダ５０はページバッファ４０と外部（例えば、メモリコントローラ）との間にデータ伝送経路を提供できる。
【００１６】
図２は本発明の実施形態による３次元半導体メモリ装置のメモリセルアレイの簡略回路図である。図３乃至図５は本発明の実施形態による３次元半導体メモリ装置のセルアレイを示す斜視図である。
【００１７】
図２及び図３ないし図５を参照すれば、３次元半導体メモリ装置は共通ソースラインＣＳＬ，複数個のビットラインＢＬ０、ビットラインＢＬ１、ビットラインＢＬ２及び共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間に配置される複数個のセルストリングＣＳＴＲを含むことができる。
【００１８】
共通ソースラインＣＳＬは半導体基板１００上に配置される導電性薄膜、或いは基板１００内に形成される不純物領域であり得る。ビットラインＢＬ０、ビットラインＢＬ１、ビットラインＢＬ２は半導体基板１００から離隔され、その上部に配置される導電性パターン（例えば、金属ライン）であり得る。ビットラインＢＬ０、ビットラインＢＬ１、ビットラインＢＬ２は２次元的に配列され、その各々には複数個のセルストリングＣＳＴＲが並列に連結する。これにより、セルストリングＣＳＴＲは共通ソースラインＣＳＬ、或いは基板１００上に２次元的に配列される。
【００１９】
セルストリングＣＳＴＲの各々は共通ソースラインＣＳＬに接続する接地選択トランジスタＧＳＴ、ビットラインＢＬ０、ビットラインＢＬ１、ビットラインＢＬ２に接続するストリング選択トランジスタＳＳＴ及び接地及びストリング選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴの間に配置される複数個のメモリセルトランジスタＭＣＴで構成され得る。接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴ及びメモリセルトランジスタＭＣＴは直列に連結される。追加的に、共通ソースラインＣＳＬとビットラインＢＬ０、ビットラインＢＬ１、ビットラインＢＬ２と間に配置される接地選択ラインＧＳＬ、複数個のワードラインＷＬ０〜ＷＬ３及び複数個のストリング選択ラインＳＳＬが接地選択トランジスタＧＳＴ、メモリセルトランジスタＭＣＴ及びストリング選択トランジスタＳＳＴのゲート電極として各々用いられる。すなわち、基板１００上には接地選択ラインＧＳＬ、複数個のワードラインＷＬ０〜ＷＬ３及び複数個のストリング選択ラインＳＳＬが層間絶縁膜２１１〜２１６；２１０を介在して積層される。
【００２０】
接地選択トランジスタＧＳＴ全部は、基板１００から実質的に同一の距離に配置され、そのゲート電極は接地選択ラインＧＳＬに共通的に連結され、等電位状態であり得る。このために、接地選択ラインＧＳＬは共通ソースラインＣＳＬ及びこれに一番隣接するメモリセルトランジスタＭＣＴとの間に配置される平板（ｐｌａｔｅ）形、或いはコーム（ｃｏｍｂ）形の導電パターンであり得る、同様に、共通ソースラインＣＳＬから実質的に同一の距離に配置される複数のメモリセルトランジスタＭＣＴのゲート電極もワードラインＷＬ０〜ＷＬ３の内の何れか１つに共通的に連結され、等電位状態であり得る。すなわち、１つのメモリブロックの内で基板１００から同一の高さに配置されるメモリセルトランジスタＭＣＴのゲート電極には、同一の電圧が印加される。このため、ワードラインＷＬ０〜ＷＬ３の各々は基板１００の上部面に平行した平板形、或いはコーム形の導電パターンであり得る。一方、１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離が相異なる複数個のメモリセルトランジスタＭＣＴで構成されるため、共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間には、多層のワードラインＷＬ０〜ＷＬ３が配置される。相異なる層に配置されるワードラインＷＬ０〜ＷＬ３は電気的に独立できる。
【００２１】
セルストリングＣＳＴＲの各々は共通ソースラインＣＳＬから垂直に延長され、ビットラインＢＬ０〜ＢＬ２に接続する半導体パターン２００を含むことができる。半導体パターン２００は接地選択ラインＧＳＬ及びワードラインＷＬ０〜ＷＬ３を貫通するように形成され得る。追加的に、半導体パターン２００は一端、或いは両端に形成される不純物領域を含む。例えば、ドレイン領域Ｄが図３に示したように、半導体パターン２００の上端（ビットラインＢＬ０〜ＢＬ２と連結する部分）に形成され得る。
【００２２】
一実施形態によれば、半導体パターン２００は図３に示したように、Ｕ字形態を有する。このような半導体パターン２００は接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３及びストリング選択ラインＳＳＬの側壁を横切って形成され、隣接した半導体パターン２００の間に絶縁膜が介在され得る。一方、他の実施形態によれば、半導体パターン２００は図４及び図５に示したように、接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３及びストリング選択ラインＳＳＬを貫通する中空型のシリンダ形態であり、その内部に絶縁膜２２０が満たされ得る。
【００２３】
一方、ワードラインＷＬ０〜ＷＬ３と半導体パターン２００との間には、情報格納膜２３０が配置され得る。情報格納膜２３０は図３及び図４に示したようにワードラインＷＬ０〜ＷＬ３と半導体パターン２００との間にワードラインＷＬ０〜ＷＬ３それぞれの上面及び底面に延長され得る。そして、情報格納膜２３０は図５に示したように、交互に積層された層間絶縁膜及び導電ライン、すなわち接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３、ストリング選択ラインＳＳＬの一側壁を横切って形成され得る。また、一実施形態によれば、情報格納膜は電荷格納膜であり得る。例えば、情報格納膜はタラップ絶縁膜、フローティングゲート電極、或いは導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）とを含む絶縁膜のうちの何れは１つであり得る。また、本発明の技術的思想はフラッシュメモリ装置に限定的に適用されるものではなく、情報格納膜２３０は物質及び構造などで多様に変形できる。
【００２４】
接地選択ラインＧＳＬと半導体パターン２００との間、或いはストリング選択ラインＳＳＬと半導体パターン２００との間には、接地選択トランジスタＧＳＴ、或いはストリング選択トランジスタＳＳＴのゲート絶縁膜として用いられた誘電膜が配置され得る。接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴの内の少なくとも１つのゲート絶縁膜はメモリセルトランジスタＭＣＴの情報格納膜と同一の物質で形成されるが、通常的なモスフェット（ＭＯＳＦＥＴ）のためゲート絶縁膜（例えば、シリコン酸化膜）であり得る。
【００２５】
接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴ、そしてメモリセルトランジスタＭＣＴは半導体パターン２００をチャンネル領域に使用するＭＯＳＦＥＴであり得る。他の実施形態によれば、半導体パターン２００は接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３及びストリング選択ラインＳＳＬとともに、モスキャパシタ（ＭＯＳ  ｃａｐａｃｉｔｏｒ）を構成できる。この場合、接地選択トランジスタＧＳＴ、メモリセルトランジスタＭＣＴ及びストリング選択トランジスタＳＳＴは接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３及びストリング選択ラインＳＳＬからのフリンジ領域（ｆｒｉｎｇｅ  ｆｉｅｌｄ）によって形成される反転領域（ｉｎｖｅｒｓｉｏｎ  ｌａｙｅｒ）を共有することによって電気的に連結される。
【００２６】
一方、  接地選択ラインＧＳＬ、或いはストリング選択ラインＳＳＬはワードラインＷＬ０〜ＷＬ３より厚くしてもよい。また、  接地選択ラインＧＳＬ、或いはストリング選択ラインＳＳＬは積層された２個以上の導電ラインで構成することができる。
【００２７】
図２乃至図５を参照して説明された３次元半導体装置のワードラインは、所定の配線構造体を通じてローデコーダに連結される。配線構造体はワードラインとローデコーダとを連結する複数の配線を含み、配線の形及び配置によって多様に分類される。例えば、配線構造体は配線が実質的に同一の高さに配置される単一層構造及び配線が少なくとも２つの異なる高さに配置される多層構造に分類される。追加的に、単一層構造はワードラインの各々が電気的に分離されるように構成される分離型単一層構造（ｓｅｐａｒａｔｅｄ  ｓｉｎｇｌｅ  ｌａｙｅｒ）及び１つの配線に複数のワードラインが共通的に連結するように構成される共有型単一層構造（ｓｈａｒｅｄ  ｓｉｎｇｌｅ  ｌａｙｅｒ）に細分化できる。
【００２８】
一方、図２乃至図５を参照して説明した３次元半導体装置は層間分離要件（ｉｎｔｅｒｌａｙｅｒ  ｓｅｐａｒａｔｉｏｎ  ｒｅｑｕｉｒｅｍｅｎｔ）及びワードラインピッチ要件（ＷＬ  ｐｉｔｃｈ  ｒｅｑｕｉｒｅｍｅｎｔ）を充足させるように構成される。具体的に、相異なる高さに配置されるワードラインは相異なる電圧が独立的に印加できるように構成され、そのためには、相異なる高さに配置されるワードラインは電気的に分離することが必要である。層間分離要件はワードラインの間のこのような層間分離に対する必要性を意味する。
【００２９】
追加的に、ワードラインの水平ピッチ（ｈｏｒｉｚｏｎｔａｌ  ｐｉｔｃｈ；Ｐ１）は３次元半導体装置の集積度に影響を与える重要な設計パラメータの内の１つである。（この時、ワードラインの水平ピッチＰ１はワードラインの最小幅と隣接する２ワードラインの間の最小間隔の合計で定義できる。この時、ワードラインの最小幅は該当チップの内で実質的に電気的な経路として用いられるワードラインの内で一番小さな幅を有するワードラインの幅であり、隣接する２ワードラインとの間の最小間隔は該当チップ内で電気的の経路として実際的に用いられる隣接する２ワードラインとの間の間隔の最小値を意味する。この最小幅及び最小間隔は、工程技術のレベル、或いは、通常的にデザインルールとして言及される大きさにより決定される。一実施形態によれば、ワードラインの水平ピッチＰ１の最小値は最小線幅（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）の２倍であり得る。すなわち、３次元半導体装置の集積度を増加させるためには、ワードラインの水平ピッチＰ１は減少させることが必要である。ワードラインピッチ要件はこのようなワードライン水平ピッチＰ１での減少に対する必要性を意味する。
【００３０】
一方、下記の式１によって与えられる条件を満たすことが難しい場合、層間分離要件及びワードラインピッチ要件により配線構造体は分離型単一層構造に具現することは難しい。
具体的に、分離型単一層構造の配線構造体の場合、上述したようにワードラインの各々が電気的に分離されているため、層間分離要件は必然的に満たされる。しかし、このような層間分離要件によれば、配線はワードラインＷＬ０〜ＷＬ３との積層数程度要求され、配線がワードラインの水平ピッチＰ１内に水平的に配列されるため、ワードラインの積層数の増加によりワードラインの水平ピッチＰ１が増加する。したがって、分離型単一層構造の配線構造体の場合、層間分離要件は前記ワードラインピッチ要件と両立させるのが難しい。具体的に、層間分離要件を充足させるためには、分離型単一層構造の配線構造体はワードラインと実質的に同一の個数の配線を具備しなければならない。しかし、分離型単一層構造の場合において、層間分離要件はワードラインだけでなく、ワードラインに連結する配線もやはり電気的に互い分離されることを要求する。すなわち、分離型単一層構造の配線構造体は単一層構造の一類型であるため、この構造での配線は同一の高さで（すなわち、水平的に）互いに離隔されて配列されなければならない。したがって、配線の水平ピッチＰ２が下記の式１により与えられる条件を充足させることができないと、ワードラインピッチ要件を満たすことは難しい。（この時、配線の水平ピッチＰ２は配線の最小幅と隣接する２つの配線との間の最小間隔の合計として定義できる。）
[式１]
Ｐ２＜Ｐ１／Ｌ
【００３１】
ここで、Ｌはワードラインの積層数を示す。すなわち、ワードラインの積層数Ｌが８である場合、配線の水平ピッチＰ２はワードラインの水平ピッチの１／８より小さくなければならない。一方、上記の式１により与えられる条件をみたすことができる場合、本発明の一実施形態による３次元半導体装置は分離型単一層構造の配線構造体を具備するように構成することができる。
【００３２】
一方、共有型単一層構造の配線構造体の場合、基板から同一の高さに配列される複数のワードラインは電気的に互いに連結する。これにより、共有型単一層構造の配線構造体は分離型単一層構造に比べて層間分離要件及びワードラインピッチ要件をより容易に充足させることができる。具体的に、共有型単一層構造の場合、基板から同一の高さに配置される全てのワードラインが１つの配線に連結しても、層間分離要件はみたすことができる。すなわち、共有型単一層構造の配線構造体の場合、層間分離要件はワードラインの層数Ｌのような個数の互いに分離される配線を通じてもみたすことができる。追加的に、配線構造体を構成する配線の数が小さいため、共有型単一層構造の配線構造体はワードラインピッチ要件を容易に充足させることができる。
【００３３】
しかし、１つの配線を共有するワードラインの数が増加する場合、メモリブロックを構成するメモリセルの数が増加するようになる。このようなメモリブロック大きさの増加はブロック併合（ｂｌｏｃｋ  ｍｅｒｇｅ）及びコピーバックプログラム（ｃｏｐｙ−ｂａｃｋ  ｐｒｏｇｒａｍ）などのような動作特性を低下させる。また、１つの配線を共有するワードラインはすべて等電位状態であるために、プログラム、または読み出し動作での撹乱（ｄｉｓｔｕｒｂａｎｃｅ）特性が深化する。すなわち、３次元半導体装置が共有型単一層構造の配線構造体を具備するように構成される場合、半導体装置の信頼性が劣化する。
【００３４】
本発明の一部実施形態による３次元半導体装置は下記の式２の条件を充足するように構成される部分共有型単一層構造（ｐａｒｔｉａｌｌｙ  ｓｈａｒｉｎｇ  ｔｙｐｅ  ｓｉｎｇｌｅ  ｌａｙｅｒ  ａｒｃｈｉｔｅｃｔｕｒｅ）の配線構造体を具備できる。部分共有型単一層構造の配線構造体は基板から同一の高さに配列されるワードラインに接続する複数の配線を含み、配線の各々には複数のワードラインが共通的に連結する、すなわち、部分共有型単一層構造の場合、配線構造体を構成する配線の数はワードラインの層数Ｌよりは大きく、ワードラインの個数よりは小さくなり得る。
【００３５】
しかし、層間分離要件及びワードラインピッチ要件を充足させるためには、分離型単一層構造のように、部分共有型単一層構造の配線は水平的に互いに離隔されて配列されなければならない。すなわち、下記の式２により与えられる条件を追加的に充足させなければならない。
[式２]
Ｐ２＊Ｌ＜Ｗ１
【００３６】
ここで、Ｐ２は配線の水平ピッチであり、Ｌはワードラインの積層数であり、Ｗ１は図１０及び図１８に示したように１つのワードライングループのピッチを示す。ワードライングループの各々は基板から同一の高さに位置し、１つの配線に共通的に連結されたワードラインを含む。
【００３７】
換言すれば、部分共有型単一層構造の配線の数が分離型単一層構造の配線の数より小さくても配線が水平的に配列される配線のピッチ（ｐｉｔｃｈ）がデザインルールによって制限されるので、半導体装置で配線が占める面積を減らすのに限界がある。１つの配線に連結する１つのワードライングループは上記の式２により与えられる条件を充足させるピッチを有するように形成されなければならない。このような制約のため、部分共有型単一層構造の配線を具備する半導体装置ではメモリブロックの大きさ及び共有されるワードラインの数を減らすことが難しい。一方、本発明の実施形態による３次元半導体装置は下記式３の条件を充足させるように構成される部分共有型多層構造（ｐａｒｔｉａｌｌｙ  ｓｈａｒｉｎｇ  ｔｙｐｅ  ｍｕｌｔｉｐｌｅ  ｌａｙｅｒ  ａｒｃｈｉｔｅｃｔｕｒｅ）の配線構造体を具備できる。
【００３８】
すなわち、本発明の実施形態によれば、３次元半導体装置は配線が少なくとも２つの異なる高さに配置される多層構造を有する、したがって、１つの層にワードラインの積層数だけの配線を配置する必要がない。したがって、配線がＭ個の層に分けて配置される際に、１つの層に配置される配線の数はＬ／Ｍ（但し、Ｌ／Ｍは正の整数）であるため、１つの層に配置される配線が占める面積（すなわち、Ｐ２＊Ｌ／Ｍ）が減少できる。そして、１つの層に配置される配線が占める面積が減少すれば、ワードライングループのピッチＷ１も減少できる。すなわち、１つの配線を共有するワードラインの数が減少できる。これにより、本発明の実施形態による３次元半導体装置は下記式３の条件を充足させることができる。
[式３]
Ｗ１＜Ｌ＊Ｐ２
【００３９】
ここで、Ｗ１はワードライングループのピッチであり、Ｌは基板上に積層されたワードラインの数、Ｐ２は配線の最小ピッチである。
一方、ワードライングループのピッチＷ１はワードラインの水平的ピッチＰ１によって変化し、ワードラインのピッチＰ１と配線の最小ピッチＰ２とは工程条件によって決定される。詳細には、配線の最小ピッチＰ２は、３次元半導体装置のデザインルール内で写真及び蝕刻工程により具現することができる最小線間幅（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）の２倍であり得る。換言すれば、配線の最小ピッチは写真蝕刻工程で与えられた最小フィーチャ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ）の幅と隣接するフィーチャとの間の距離である。そして、ワードラインのピッチＰ１は、層間絶縁膜を介在して積層されたＬ個の導電膜からなる薄膜構造体をパターニングする段階で、写真及び蝕刻工程により決定される。薄膜構造体をパターニングする段階はＬ個の導電膜を蝕刻して基板を露出させる。薄膜構造体をパターニングする段階で、蝕刻の深さが大きいので、ワードラインのピッチＰ１は配線のピッチＰ２より大きくすることができる。
【００４０】
＜実施形態１―４ＷＬ共有、２ＧＳＬ共有＞
以下、図６乃至図１３を参照して、本発明の一実施形態に対して詳細に説明する。図６は本発明の一実施形態による３次元半導体装置の断面図である。図７は本発明の一実施形態による３次元半導体装置のワードライングループを示す斜視図である。図８は本発明の一実施形態による３次元半導体装置を示す斜視図である。図９は図８に示した３次元半導体装置の配線構造体を示す斜視図である。図１０は図８に示した３次元半導体装置のレイアウトである。
【００４１】
図１１は本発明の変形された一実施形態による３次元半導体装置を示す斜視図である。図１２は図１１に示した３次元半導体装置の配線構造体を示す斜視図である。図１３は図１１に示した３次元半導体装置のレイアウトである。
【００４２】
図６乃至図１３に示した一実施形態によれば、３次元半導体装置はＷ１＜Ｌ＊Ｐ２の条件を満足できる。ここで、Ｗ１はワードライングループＷＧの水平的ピッチであり、Ｌは基板１００上に積層されるワードラインの積層数、Ｐ２は配線の最小ピッチである。
【００４３】
本発明の一実施形態で、１つのワードライングループＷＧは図７に示したように基板１００から同一の高さに位置し、水平的に隣接した４個のワードラインを含む。ワードライングループのピッチＷ１はワードラインの水平的ピッチＰ１によって変化し、ワードラインのピッチＰ１と配線の最小ピッチＰ２とは工程条件によって決定される。
【００４４】
詳細的に、図６乃至図１０に参照すれば、基板１００はセルアレイ領域ＣＡＲ、第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２及び周辺回路領域（図示せず）とを含む。  第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２はセルアレイ領域ＣＡＲと周辺回路領域（図示せず）との間に配置され、セルアレイ領域ＣＡＲは第１配線領域ＩＣＲ１と第２配線領域ＩＣＲ２との間に配置される。
【００４５】
基板１００は半導体特性を有する物質（例えば、シリコンウェハ）、絶縁性物質（例えば、ガラス）、絶縁性物質により覆われた半導体、或いは導電体の内の何れか１つであり得る。
【００４６】
セルアレイ領域ＣＡＲには、図２乃至図５を参照して説明した複数のメモリセルトランジスタ及びメモリセルトランジスタと連結されたビットラインＢＬ及びワードラインＷＬ０〜ＷＬ３が配置される。周辺回路領域には、図１に説明されたように、メモリセルアレイの駆動のためのデコーダ回路、ドライバ回路、ページバッファ、センスアンプ、電圧生成回路及び入出力回路を配置することができる。そして、  第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２には、ワードラインＷＬ０〜ＷＬ３とローデコーダとを電気的に連結する配線構造体が配置される。
【００４７】
より詳細には、基板１００上には、複数の積層構造体ＳＴＲ１〜ＳＴＲ８が所定間隔離隔されて２次元的に配列できる。１つの積層構造体ＳＴＲは半導体メモリ装置の容量により、垂直的に積層されたＬ個（Ｌは２２、２３、２４……）のワードラインＷＬ０−ＷＬ３が含まれる。そして、積層構造体ＳＴＲは最下部の接地選択ラインＧＳＬと、最上部のストリング選択ラインＳＳＬとを含む。このような積層構造体ＳＴＲはセルアレイ領域ＣＡＲから第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２に延長でき、  第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２上で階段形態の形を有することができる。
【００４８】
２ｎ＋１番目（ｎは０以上の整数）積層構造体ＳＴＲ１、ＳＴＲ３、ＳＴＲ５、ＳＴＲ７と２ｎ＋２番目積層構造体ＳＴＲ２、ＳＴＲ４、ＳＴＲ６、ＳＴＲ８との間の第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２には垂直的に積層されたワードライン連結パターン２０１が位置する。ここで、連結パターン２０１の各々は水平的に隣接したワードラインを連結する。
【００４９】
詳細に説明すれば、水平的に隣接したワードラインＷＬ０〜ＷＬ３は第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２上でワードライン連結パターン２０１に共通的に連結する。ワードライン連結パターン２０１には水平的に隣接した２つのワードラインＷＬ０〜ＷＬ３が連結する。ワードライン連結パターン２０１とセルアレイ領域ＣＡＲとの距離はワードラインＷＬ０〜ＷＬ３が基板１００から遠くなるほど減少させることができる。そして、ワードライン連結パターン２０１はワードラインＷＬ０〜ＷＬ３と共に形成されるので、各層でワードラインＷＬ０〜ＷＬ３と連結パターン２０１の厚さ及び物質は実質的に同一である。
【００５０】
また、積層構造体ＳＴＲ１〜ＳＴＲ８は  第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２で階段形態を有するように形成されるため、互いに異なるレベルに形成されたワードライン連結パターン２０１の各々にはコンタクトプラグＣＰＬＧを通してローデコーダに連結する配線が接続できる。
【００５１】
一実施形態によれば、複数の積層構造体ＳＴＲ１〜ＳＴＲ８で同一層（すなわち，基板１００から同一の高さ）に位置する接地選択ラインＧＳＬが互いに電気的に連結し、ｎ＋１番目積層構造体ＳＴＲとｎ＋３番目積層構造体ＳＴＲでの接地選択ラインＧＳＬは互いに電気的に分離できる。ここで、ｎは０以上の整数である。具体的に、複数の積層構造体ＳＴＲ１〜ＳＴＲ８で接地選択ラインＧＳＬはワードラインと類似するように２ｎ＋１番目積層構造体ＳＴＲ１、ＳＴＲ３、ＳＴＲ５、ＳＴＲ７と２ｎ＋２番目積層構造体ＳＴＲ２、ＳＴＲ４、ＳＴＲ６、ＳＴＲ８との接地選択ラインＧＳＬが第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２上で連結パターン２０１に共通的に連結される。すなわち、連結パターン２０１に水平的に隣接した２つの接地選択ラインＧＳＬが連結される。そして、接地選択ラインＧＳＬを連結するそれぞれの連結パターン２０１には接地選択配線３１１ａと接地選択配線３１１ｂとが接続できる。
【００５２】
複数の積層構造体ＳＴＲ１〜ＳＴＲ８から水平的に隣接したストリング選択ラインＳＳＬは各々電気的に独立される。このために、ストリング選択ラインＳＳＬの各々に接続されるストリング選択配線３２３ｓを通じてストリング選択ラインＳＳＬはストリング選択ラインドライバと連結する。ストリング選択ラインＳＳＬ各々は図６に示したように、積層構造体ＳＴＲ１〜ＳＴＲ８の上部に配置された２層の導電ラインで構成される。また、２層の導電ラインで構成されたストリング選択ラインＳＳＬには共通的に電圧が印加され、互いに電気的に分離される。一方、図６に示したように、１つの積層構造体ＳＴＲは下部構造体ＬＲ及び上部構造体ＵＲとを含み、積層構造体ＳＴＲを構成するワードラインＷＬ０〜ＷＬ３は下部構造体ＬＲ、または／及び上部構造体ＵＲに分けて配置される。また、積層構造体ＳＴＲの下部構造体ＬＲはストリング選択ラインＳＳＬを含み、積層構造体ＳＴＲの上部構造体ＵＲはストリング選択ラインＳＳＬを含む。
【００５３】
具体的に、積層構造体ＳＴＲの下部構造体ＬＲは積層されたＬ個（すなわち、Ｌ＝２ｎ、ｎは少なくとも４以上の整数）のワードラインの内の基板１００に隣接した１番目乃至ｍ番目（ｍはＬより小さな自然数）高さのワードラインを含み、積層構造体ＳＴＲの上部構造体ＵＲは積層構造体ＳＴＲの下部構造体ＬＲに含むワードラインを除外した余りのワードライン（すなわち、ｍ＋１番目乃至Ｌ番目高さのワードライン）を含む。この実施形態によれば、第１ワードラインＷＬ１及び第２ワードラインＷＬ２は積層構造体ＳＴＲの下部構造体ＬＲを構成し、第３ワードラインＷＬ３及び第４ワードラインＷＬ４が上部構造体ＵＲを構成する。他の実施形態によれば、下部構造体ＬＲを構成するワードラインの数と、上部構造体ＵＲを構成するワードラインの数とが異なることができる。
【００５４】
また、図６及び図８を参照すれば、２次元的に配列された積層構造体ＳＴＲ１〜ＳＴＲ８の上部には第１配線層Ｍ１と第２配線層Ｍ２とが順次に積層される。
第１配線層Ｍ１は第１配線領域ＩＣＲ１で積層構造体ＳＴＲの下部構造体ＬＲに含まれたワードラインＷＬ０〜ＷＬ１と連結する第１配線３１２と第１配線３１３とを含む。そして、第１配線層Ｍ１はセルアレイ領域ＣＡＲで半導体パターン２００と連結するビットラインＢＬを含み、第１配線領域ＩＣＲ１で接地選択ラインＧＳＬと連結する接地選択配線３１１ａと，接地選択配線３１１ｂも含む。
【００５５】
第２配線層Ｍ２は第１配線領域ＩＣＲ１で積層構造体ＳＴＲの上部構造体ＵＲに含まれたワードラインＷＬ２とワードラインＷＬ３に連結する第２配線３２１、第２配線３２２とを含む。第２配線３２１、第２配線３２２は第１配線領域ＩＣＲ１で第１配線３１２、第１配線３１３の上部を過ぎることができる。そして、第２配線層Ｍ２は第２配線領域ＩＣＲ２でストリング選択ラインＳＳＬと電気的に連結するストリング選択配線３２３ｓを含む。
【００５６】
積層構造体ＳＴＲの下部構造体ＬＲに配置されたワードラインＷＬ０〜ＷＬ１各々には第１配線３１２、第１配線３１３が電気的に連結し、積層構造体ＳＴＲの上部構造体ＵＲに配置されたワードラインＷＬ２、ワードラインＷＬ３各々には第２配線３２１、第２配線３２２が電気的に連結される。そして、第１配線３１２、第１配線３１３、第２配線３２１、第２配線３２２はローデコーダに連結される。
【００５７】
接地選択配線３１１ａ、接地選択配線３１１ｂは積層構造体ＳＴＲの下部構造体ＬＲに含まれたワードラインＷＬ０、ワードラインＷＬ１と連結された第１配線３１２、第１配線３１３と同一の高さに形成される。すなわち、接地選択配線３１１ａ、接地選択配線３１１ｂと第１配線３１２、第１配線３１３は半導体装置の製造工程の際に同一の工程段階で形成される。すなわち，第１配線３１２、第１配線３１３と接地選択配線３１１ａ、接地選択配線３１１ｂは半導体基板１００から同一の第１高さに配置される。
【００５８】
ビットラインＢＬは積層構造体ＳＴＲを貫通する半導体パターン２００に電気的に連結し、ビットラインＢＬは積層構造体ＳＴＲの下部構造体ＬＲに含まれたワードラインＷＬ０、ワードラインＷＬ１と接続される第１配線３１２、第１配線３１３と同一の高さに形成される。すなわち、半導体パターン２００とビットラインＢＬとの間には半導体パターン２００に接続するビットラインプラグが形成される。そして、ビットラインＢＬと第１配線３１２、第１配線３１３とは半導体装置の製造工程の際に同一の工程段階で形成される。すなわち、第１配線３１２、第１配線３１３とビットラインＢＬとは半導体基板１００から同一の第１高さに配置される。
【００５９】
ストリング選択配線３２３ｓは、積層構造体ＳＴＲの上部構造体ＵＲに含まれたワードラインと連結された第２配線３２１、第２配線３２２と同一の高さに形成される。すなわち、ストリング選択配線３２３ｓと第２配線３２１、第２配線３２２とは半導体装置の製造工程の際に同一の工程段階で形成される。すなわち、第２配線３２１、第２配線３２２とストリング選択配線３２３ｓとは半導体基板１００から同一の第２高さに配置される。ここで第２高さは第１高さより大きい。
【００６０】
第１及び第２配線層Ｍ２に形成された第１及び第２配線３２１、第２配線３２２、ビットラインＢＬ、  接地選択配線３１１ａ、  接地選択配線３１１ｂ及びストリング選択配線３２３ｓはタングステンＷ、チタニウムＴｉ、またはタンタルＴａのような金属膜、ＷＮ、ＴｉＮ、またはＴａＮと同一の金属窒化膜、またはその複合膜を含む金属パターンである。第１配線３１２、第１配線３１３と第２配線３２１、第２配線３２２は基板１００から相異なる高さに形成されるので、第１配線３１２、第１配線３１３と第２配線３２１、第２配線３２２は相異なる工程段階で形成される。
【００６１】
一実施形態によれば、図８乃至図１０に示したように、複数の積層構造体ＳＴＲ１〜ＳＴＲ８で同一層（すなわち、基板１００から同一の高さ）に位置するワードラインＷＬ０〜ＷＬ３は互いに電気的に連結し、ｎ＋１番目積層構造体ＳＴＲ０とｎ＋５番目積層構造体ＳＴＲ５で同一層に位置するワードラインＷＬ０〜ＷＬ３は互いに電気的に分離できる。ここで、ｎは０以上の整数である。このために、ワードラインとローデコーダを連結する第１配線３１２、  第１配線３１２、第２配線３２１、  第２配線３２２各々は同一層から水平的に隣接した２つのワードライン連結パターン２０１に共通的に連結する。すなわち、１つの第１配線３１２、第１配線３１３、または第２配線３２１、第２配線３２２に水平的に隣接する４個のワードラインが電気的に連結される。
【００６２】
また、１つの積層構造体ＳＴＲに連結する第１配線３１２、第１配線３１３とは基板１００上に配置された２次元的に配列された積層構造体ＳＴＲ０〜ＳＴＲ８の内、電気的に分離されるｎ＋１番目積層構造体ＳＴＲ０とｎ＋５番目積層構造体ＳＴＲ５との間の第１配線領域ＩＣＲ１に配置される。すなわち、１つの積層構造体ＳＴＲに連結する第２配線３２１、第２配線３２２は基板１００上に配置された２次元的に配列された積層構造体ＳＴＲ０〜ＳＴＲ８の内、ｎ＋１番目積層構造体ＳＴＲ０とｎ＋５番目積層構造体ＳＴＲ５との間の第１配線領域ＩＣＲ１に配置される。
【００６３】
より詳細に、図１０に示したように第１及び第２配線３２１、第２配線３２２各々は水平的に隣接した連結パターン２０１と接続される第１延長部、第１延長部から延長された第２延長部とを含む。第１延長部は連結パターン２０１の上でワードラインの長軸方向に対して垂直に形成され、第２延長部はワードラインＷＬ０〜ＷＬ３の長軸方向と平行するように形成される。そして、第１及び第２配線３２１、第２配線３２２の第１延長部は連結パターン２０１上部に位置するので、基板１００からワードラインＷＬ０〜ＷＬ３の高さが増加するほど第１延長部はセルアレイ領域ＣＡＲとの距離が減少できる。
【００６４】
このように、第１延長部と第２延長部とからなる第１及び第２配線３２１、第２配線３２２は水平的に離隔された連結パターン２０１をローデコーダに共通的に連結できる。すなわち、水平的に隣接した４個のワードラインがローデコーダに共通的に連結される。
【００６５】
また、一実施形態によれば、積層されたワードラインＷＬ０〜ＷＬ３の内、奇数層のワードラインＷＬ０〜ＷＬ２と連結する第１、または第２配線３２１、第２配線３２２の第２延長部は第１延長部の第１端から延長され、偶数層のワードラインＷＬ１〜ＷＬ３と連結する第１、または第２配線３２１、第２配線３２２の第２延長部は第１延長部の第２端から延長される。
【００６６】
そして、第１配線領域ＩＣＲ１で第１配線３１２、第１配線３１３の第２延長部は水平的に所定間隔離隔される。第１配線３１２、第１配線３１３の第２延長部はデザインルールによる最小ピッチ（ｐｉｔｃｈ）を有することができる。そして第１配線３１２、第１配線３１３の第２延長部の間には接地選択配線３１１ａ、接地選択配線３１１ｂが配置される。第２配線３２１、第２配線３２２の第２年延長部も水平的に所定間隔離隔され、第２配線３２１、第２配線３２２の第２延長部のピッチは、第１配線３１２、第１配線３１３の第２延長部のピッチと同一である。
【００６７】
また、第１配線層Ｍ１と第２配線層Ｍ２とは基板１００から相異なる高さに形成されるので、第１配線領域ＩＣＲ１上で第１配線３１２、第１配線３１３と第２配線３２１、第２配線３２２は垂直的に互いにオーバーラップできる。すなわち、第２配線３２１、第２配線３２２の第２延長部は第１配線３１２、第１配線３１３の第１延長部及び第２延長部上部を横切って配置される。
【００６８】
一方、変形された一実施形態によれば、図１１乃至図１３に示したように、第１配線３１２、第１配線３１３各々は水平的に隣接した連結パターン２０１と接続される第１延長部、第１延長部から延長した第２延長部に構成され、第２配線３２１、第２配線３２２各々はライン形態を有する。このために、第１配線層Ｍ１には積層構造体ＳＴＲの上部構造体ＵＲに含まれた連結パターン２０１を互いに連結する導電パッドが形成される。
【００６９】
このように、本発明の実施形態によれば、積層されたワードラインＷＬ０〜ＷＬ３各々に接続される第１配線及び第２配線は基板１００から相異なる高さに形成され、各ワードラインＷＬ０〜ＷＬ３とローデコーダとを連結する。したがって、積層されたワードラインＷＬ０〜ＷＬ３各々に接続される配線が全て基板１００から同一の高さに配置されるのに比べ、配線が占める空間を減らすことができる。すなわち、３次元半導体装置の集積度をより向上させることができる。また、配線が占める領域の減少により、１つの配線に共通的に連結されたワードラインの数（すなわち、ワードライングループのピッチ）を減らすことができ、ワードラインの共有によるデータ信頼性の低下を抑制できる。
【００７０】
＜実施形態２―２ＷＬ共有，２ＧＳＬ共有＞
以下，図１４乃至図２１を参照して、本発明の他の実施形態に対して詳細に説明する。本発明の他の実施形態で本発明の一実施形態と実質的に同一の構成要素に対する説明は省略する。
図１４は本発明の他の実施形態による３次元半導体装置の断面図である。図１５は本発明の他の実施形態による３次元半導体装置のワードライングループを示す斜視図である。図１６は本発明の他の実施形態による３次元半導体装置を示す斜視図である。図１７は図１６に示した３次元半導体装置の配線構造体を示す斜視図である。図１８は図１６に示した３次元半導体装置のレイアウトである。図１９は本発明の変形された他の実施形態による３次元半導体装置を示す斜視図である。図２０は図１９に示した３次元半導体装置の配線構造体を示す斜視図である。図２１は図１９に示した３次元半導体装置のレイアウトである。
【００７１】
他の実施形態によれば、３次元半導体装置はＷ１＜Ｌ＊Ｐ２の条件を満足できる。ここで、Ｗ１はワードライングループＷＧのピッチであり、Ｌは基板上に積層されたたワードラインの数、Ｐ２は配線の最小ピッチである。他の実施形態で、１つのワードライングループＷＧは図１５に示したように基板１００から同一の高さに位置して水平的に隣接した２個のワードラインを含む。そして基板１００上に２次元的に配列された積層構造体ＳＴＲ１〜ＳＴＲ４は、Ｌ個のワードラインＷＬ０〜ＷＬ７と、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬとを含む。また、ワードライングループＷＧのピッチＷ１はワードラインの水平的ピッチＰ１によって変化し、ワードラインのピッチＰ１と配線の最小ピッチＰ２とは工程条件によって決定される。
【００７２】
詳細に、図１４乃至図１８を参照すれば、基板１００上には、複数の積層構造体ＳＴＲ１〜ＳＴＲ４が所定間隔離隔され、２次元的に配列できる。積層構造体ＳＴＲは一実施形態で説明したように、最下層の接地選択ラインＧＳＬ，最上層のストリング選択ラインＳＳＬ及び接地選択ラインとストリング選択ラインＳＳＬとの間の複数のワードラインＷＬ０〜ＷＬ７を含む。
【００７３】
この実施形態によれば、複数の積層構造体ＳＴＲ１〜ＳＴＲ４で同一層（すなわち、基板１００から同一の高さ）に位置するワードラインは互いに電気的に連結し、ｎ＋１番目積層構造体ＳＴＲ１とｎ＋３番目積層構造体ＳＴＲ３で同一層に位置するワードラインは互いに電気的に分離できる。ここで、ｎは０以上の整数である。２ｎ＋１番目積層構造体ＳＴＲ１、ＳＴＲ３と２ｎ＋２番目積層構造体ＳＴＲ２、ＳＴＲ４で同一層に位置するワードラインは、一実施形態にように第１配線領域ＩＣＲ１、第２配線領域ＩＣＲ２上でワードライン連結パターン２０１に共通的に連結する。ワードライン連結パターン２０１には水平的に隣接した２つのワードラインが連結する。そして、相異なるレベル（ｌｅｖｅｌ）に位置したワードライン連結パターン２０１各々にはワードラインとローデコーダとを連結する第１、または第２配線３１２〜３１５、３２１〜３２４が接続できる。
【００７４】
また、この実施形態によれば、複数の積層構造体ＳＴＲ１〜ＳＴＲ４で下部の接地選択ラインＧＳＬが互いに電気的に連結し、ｎ＋１番目積層構造体ＳＴＲとｎ＋３番目積層構造体ＳＴＲでの接地選択ラインＧＳＬは互いに電気的に分離できる。ここで、ｎは０以上の整数である。そして、２ｎ＋１番目積層構造体ＳＴＲ１、ＳＴＲ３と２ｎ＋２番目積層構造体ＳＴＲ２、ＳＴＲ３で同一層に位置する接地選択ラインＧＳＬは、第１配線領域ＩＣＲ１及び第２配線領域ＩＣＲ２上で連結パターン２０１により互いに連結する。
【００７５】
一方、１つの積層構造体ＳＴＲは一実施形態で説明したように、下部構造体ＬＲ及び上部構造体ＵＲを含み、積層構造体ＳＴＲを構成するワードラインＷＬ０〜ＷＬ７は下部構造体ＬＲ、または上部構造体ＵＲに分けて配置される。
【００７６】
２次元的に配列された積層構造体ＳＴＲの上部には第１配線層Ｍ１と第２配線層Ｍ２とが順次に積層される。第１配線層Ｍ１は積層構造体ＳＴＲの下部構造体ＬＲに含まれた接地選択ラインＧＳＬ及びワードラインＷＬ０〜ＷＬ３に連結する接地選択配線３１１及び第１配線３１２〜３１５を含む。そして、第２配線層Ｍ２には積層構造体ＳＴＲの上部構造体ＵＲに含まれたストリング選択ラインＳＳＬ及びワードラインＷＬ４〜ＷＬ７に連結するストリング選択配線３２３ｓ及び第２配線３２１〜３２４を含む。第２配線３２１〜３２４は第１配線３１２〜３１５の上部に積層された第１配線３１２〜３１５とオーバーラップできる。
【００７７】
この実施形態によれば、１つの積層構造体ＳＴＲに連結された複数の第１配線３１２〜３１５は、ｎ＋１番目積層構造体ＳＴＲ１とｎ＋３番目積層構造体ＳＴＲ３との間の第１配線領域ＩＣＲ１に２次元的に配列される。１つの積層構造体ＳＴＲに連結された複数の第１配線３１２〜３１５もｎ＋１番目積層構造体ＳＴＲ１とｎ＋３番目積層構造体ＳＴＲ３との間の第１配線領域ＩＣＲ１に２次元的に配列できる。
【００７８】
また、第１及び第２配線３１２〜３１５、３２１〜３２４各々は水平的に隣接した連結パターン２０１と接続される第１延長部、第１延長部から延長した第２延長部を含む。第１延長部は連結パターン２０１の上でワードラインＷＬ０〜ＷＬ７の長軸方向に対して垂直的に形成され、第２延長部はワードラインＷＬ０〜ＷＬ７の長軸方向と平行するように形成される。そして、第１及び第２配線３１２〜３１５、３２１〜３２４の第１延長部は連結パターン２０１上部に位置するので、基板１００からワードラインの高さが増加されるほど第１延長部はセルアレイ領域ＣＡＲとの距離が減少できる。
【００７９】
そして、図１８に示したように、基板１００から連結パターン２０１の高さが増加されるほど、第１及び第２配線３２１、第２配線３２２の第１延長部の長軸長さが順次に増加できる。また、第１配線３１２〜３１５の第２延長部の距離は基板１００から連結パターン２０１の高さが増加されるほど長くなる。
【００８０】
また、第２配線３２１〜３２４は第１配線３１２〜３１５上部に位置するので、第２配線３２１〜３２４の第２延長部は第１配線３１２〜３１５の第１延長部及び第２延長部の上部を通過する。
【００８１】
一方、変形された実施形態によれば、図１９乃至図２１に示したように、第１配線３１２〜３１５、  第２配線３２１〜３２４はライン形態を有する。この際に、第２配線層Ｍ２の第２配線３２１〜３２４は第１配線層Ｍ１の第１配線３１２〜３１５の上部を通過する。また、第１配線層Ｍ１に配置された第１配線３１２〜３１５の数と第２配線層Ｍ２に配置された第２配線３２１〜３２４の数が異なる。
【００８２】
図２２は本発明の実施形態による３次元半導体メモリ装置を含むメモリシステムの一例を示す概略ブロック図である。
図２２を参照すれば、メモリシステム１１００はＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルホン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、または情報を無線環境で送信及び／または受信することができる全ての素子に適用できる。
【００８３】
メモリシステム１１００はコントローラ１１１０、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイのような入出力装置１１２０、メモリ１１３０、インターフェース１１４０、及びバス１１５０とを含む。メモリ１１３０とインターフェース１１４０とはバス１１５０を通して互いに通信する。
【００８４】
コントローラ１１１０は少なくとも１つのマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、またはそれと類似である他のプロセス装置を含む。メモリ１１３０はコントローラにより行われた命令を格納するのに用いられる。入出力装置１１２０はシステム１１００外部からデータ、または信号を入力やシステム１１００外部でデータ、または信号を出力できる。例えば、入出力装置１１２０はキーボード、キーパッド、またはディスプレイ素子を含む。
【００８５】
メモリ１１３０は本発明の実施形態による３次元半導体メモリ装置を含む。メモリ１１３０は、また他の種類のメモリ、任意の随時接近が可能な揮発性メモリ、その以外多様な種類のメモリを含む。
インターフェース１１４０はデータを通信ネットワークに送出やネットワークからデータを受ける役割をする。
【００８６】
図２３は本発明の一実施形態による３次元半導体メモリ装置を具備するメモリカードの一例を示す概略ブロック図である。
図２３を参照すれば、高用量のデータ格納能力を支援するためのメモリカード１２００は本発明によるフラッシュメモリ装置１２１０を装着する。本発明によるメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。
【００８７】
ＳＲＡＭ１２２１はプロセシングユニット１２２２の動作メモリとして用いられる。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリ装置１２１０から読み出すデータに含まれるエラーを検出及び訂正する。メモリインターフェース１２２５は本発明のフラッシュメモリ装置１２１０とインターフェーシングする。プロセシングユニット１２２２はメモリコントローラ１２２０のデータ交換のための諸般制御動作を行う。たとえ図面には図示しないが、本発明によるメモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェーシングのためのコードデータを格納するＲＯＭ（図示されず）などがさらに提供され得るのはこの分野の通常的な知識を習得した者に自明である。
【００８８】
図２４は本発明による３次元半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。
図２４を参照すれば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本発明による情報処理システム１３００はフラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理処置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０とを含む。フラッシュメモリシステム１３１０は上述されたメモリシステム、またはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム１３１０には中央処理処置１３３０によって処理されたデータ、または外部で入力されたデータが格納される。ここで、上述のフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成され、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納できる。そして信頼性の増大により、フラッシュメモリシステム１３１０はエラー訂正に必要とする資源を節減でき、高速のデータ交換機能を情報処理システム１３００に提供する。図示しないが、本発明による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐ  ｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などがさらに提供され得ることはこの分野の通常的な知識を習得した者に自明である。
【００８９】
また，本発明によるフラッシュメモリ装置、またはメモリシステムは多様な形態のパッケージで実装できる。例えば、本発明によるフラッシュメモリ装置、またはメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  ＷａｆｅｒＦｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などと同一の方式にパッケージ化されて実装できる。
【００９０】
以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更せずに他の具体的な形態で実施できるということを理解できる。したがって、上記記載の実施形態は全体的に例示的なものであり、限定的でないことを理解しなければならない。
【符号の説明】
【００９１】
２０    ローデコーダ
３０    ワードラインドライバ
４０    ページバッファ
１１１０    コントローラ
１１３０    メモリ
１２２３    ホストインターフェース
１２２５    メモリインターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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