(57)【要約】【課題】相変化メモリの書き換え電流を低減する技術を提供する。【解決手段】相変化メモリのメモリセルは、１個のダイオード素子とその上部に形成された４個の抵抗性記憶素子とからなる。１個の抵抗性記憶素子がダイオード素子と接触する領域ＡＲ３０２０Ｃは、ダイオード素子の平面パターンＡＲ４０１に完全に含まれる。２個の抵抗性記憶素子がダイオード素子と接触する領域ＡＲ３０２１Ｃ、ＡＲ３０２２Ｃは、それぞれＦ（最小加工寸法）より小さいＦ１だけ削られており、上記接触領域ＡＲ３０２０Ｃよりも小さい。残り１個の抵抗性記憶素子がダイオード素子と接触する領域ＡＲ３０２３Ｃは、互いに直交する両方向においてＦ１だけ削られており、ダイオード素子の平面パターンＡＲ４０１に僅かに含まれる。【選択図】図８４
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【特許請求の範囲】
【請求項１】
複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、１個のダイオード素子と複数個の抵抗性記憶素子とを有し、
前記複数個の抵抗性記憶素子は、互いに並列接続され、
前記複数個の抵抗性記憶素子のそれぞれは、前記１個のダイオード素子と直列接続され、
前記複数個の抵抗性記憶素子のそれぞれと前記１個のダイオード素子との接触面積は、互いに異なることを特徴とする半導体装置。
【請求項２】
前記複数のメモリセルのそれぞれは、矩形の平面形状を有する１個のダイオード素子と、それぞれが矩形の平面形状を有する４個の抵抗性記憶素子とを有し、
前記ダイオード素子における前記矩形の辺の長さは、最小加工寸法と同じであり、
前記抵抗性記憶素子における前記矩形の辺の長さは、前記最小加工寸法よりも短いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のワード線の延在方向を第１方向とし、前記複数のビット線の延在方向を第２方向としたとき、
前記４個の抵抗性記憶素子のうち、
第１の抵抗性記憶素子における前記矩形の辺の長さは、前記第１方向および前記第２方向がそれぞれＡであり、
第２の抵抗性記憶素子における前記矩形の辺の長さは、前記第１方向がＢ、前記第２方向がＡであり、
第３の抵抗性記憶素子における前記矩形の辺の長さは、前記第１方向がＡ、前記第２方向がＢであり、
第４の抵抗性記憶素子における前記矩形の辺の長さは、前記第１方向および前記第２方向がそれぞれＢであり、
前記長さＡは、前記長さＢよりも長いことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数個の抵抗性記憶素子のそれぞれは、カルコゲナイドを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、１個のダイオード素子と４個の抵抗性記憶素子とを有し、
前記４個の抵抗性記憶素子は、互いに並列接続され、
前記４個の抵抗性記憶素子のそれぞれは、前記１個のダイオード素子と直列接続され、
前記４個の抵抗性記憶素子のそれぞれと前記１個のダイオード素子との接触面積は、互いに異なり、
前記複数のメモリセルが第１の抵抗値であるとき、前記４個の抵抗性記憶素子の全てが第１の抵抗状態にあり、
前記複数のメモリセルが第２の抵抗値であるとき、前記４個の抵抗性記憶素子のうち、第１の抵抗性記憶素子が第２の抵抗状態にあり、かつ第２乃至第４の抵抗性記憶素子が前記第１の抵抗状態にあり、
前記複数のメモリセルが第３の抵抗値であるとき、前記４個の抵抗性記憶素子のうち、前記第１乃至第３の抵抗性記憶素子が前記第２の抵抗状態にあり、かつ前記第４の抵抗性記憶素子が前記第１の抵抗状態にあり、
前記複数のメモリセルが第４の抵抗値であるとき、前記４個の抵抗性記憶素子の全てが前記第２の抵抗状態にあることを特徴とする半導体装置。
【請求項６】
前記ダイオード素子と前記第２の抵抗性記憶素子との接触面積、および前記ダイオード素子と前記第３の抵抗性記憶素子との接触面積は、前記ダイオード素子と前記第４の抵抗性記憶素子との接触面積よりも大きく、
前記ダイオード素子と前記第１の抵抗性記憶素子との接触面積は、前記ダイオード素子と前記第２の抵抗性記憶素子との接触面積、および前記ダイオード素子と前記第３の抵抗性記憶素子との接触面積よりも大きいことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記４個の抵抗性記憶素子のそれぞれは、カルコゲナイドを含み、
前記第１の抵抗状態では、前記カルコゲナイドが主として結晶状態にあり、
前記第２の抵抗状態では、前記カルコゲナイドが主として非晶質状態にあることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記４個の抵抗性記憶素子のそれぞれにおいて、前記第２の抵抗状態から前記第１の抵抗状態に遷移する動作が行われることを特徴とする請求項７記載の半導体装置。
【請求項９】
複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、１個のダイオード素子と、前記１個のダイオード素子の上部に形成された４個の抵抗性記憶素子とを有し、
前記４個の抵抗性記憶素子は、互いに並列接続され、
前記４個の抵抗性記憶素子のそれぞれは、前記１個のダイオード素子と直列接続され、
前記４個の抵抗性記憶素子のそれぞれと前記１個のダイオード素子との接触面積は、互いに異なる半導体装置の製造方法であって、
前記４個の抵抗性記憶素子を形成する工程は、
（ａ）前記１個のダイオード素子の上部に抵抗性記憶素子層を形成する工程と、
（ｂ）前記抵抗性記憶素子層の上部に、第１方向に延在し、かつ前記ダイオード素子の上部を覆う第１マスクと、前記第１方向に延在し、かつ前記ダイオード素子の上部の一部を覆う第２マスクとを形成する工程と、
（ｃ）前記第１および第２マスクをマスクにして前記抵抗性記憶素子層をパターニングすることにより、前記第１方向に延在し、かつ前記ダイオード素子の上部を覆う第１パターンと、前記第１方向に延在し、かつ前記ダイオード素子の上部の一部を覆う第２パターンを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１および第２パターンの上部に、前記第１方向と直交する第２方向に延在し、かつ前記ダイオード素子の上部を覆う第３マスクと、前記第２方向に延在し、かつ前記ダイオード素子の上部の一部を覆う第４マスクとを形成する工程と、
（ｅ）前記第３および第４マスクをマスクにして前記第１および第２パターンをパターニングすることにより、前記ダイオード素子の上部に、前記ダイオード素子の面積よりも小さい第１の面積を有する１個の抵抗性記憶素子と、前記第１の面積よりも小さい第２の面積を有する２個の抵抗性記憶素子と、前記第２の面積よりも小さい第３の面積を有する１個の抵抗性記憶素子とを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２方向に沿った前記第１および第２マスクの幅、および前記第１方向に沿った前記第３および第４マスクの幅は、最小加工寸法よりも短いことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記４個の抵抗性記憶素子のそれぞれは、カルコゲナイドを含むことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、相変化材料の抵抗変化を利用して情報を記憶する相変化メモリを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体記憶装置として、相変化メモリ(Phase-change Random Access Memory；ＰＲＡＭ)が提案されている。この相変化メモリは、不揮発性でありながら、書き込み・読出しの動作がＤＲＡＭ(Dynamic Random Access Memory)と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして最有力視されている。
【０００３】
相変化メモリは、相変化材料がアモルファス状態と結晶状態とで電気抵抗が異なる特性を利用し、メモリ素子として動作させるものである。相変化材料としては、Ｓ（硫黄）、Ｔｅ（テルル）のうち、少なくとも一つの元素を含むカルコゲナイド(chalcogenide)が使用され、特に、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−Ｔｅ合金や、Ａｇ（銀）−Ｉｎ（インジウム）−Ｓｂ−Ｔｅ合金などが相変化メモリ用カルコゲナイドとして有望視されている。
【０００４】
相変化メモリは、上記のような相変化材料を記憶層として含む抵抗性記憶素子と、この抵抗性記憶素子に直列に接続された選択素子とで構成される。選択素子は、ＭＯＳトランジスタあるいはダイオードで構成されるが、大容量メモリを実現するためには、ＭＯＳトランジスタに比べて微細化が容易なダイオードが有利である。
【０００５】
例えば、非特許文献１のＦｉｇ．２は、抵抗性記憶素子の記憶層をカルコゲナイドで構成し、選択素子をダイオードで構成した相変化メモリの特性について記載している。また、非特許文献２のＦｉｇ．８は、ポリシリコン・ダイオードとカルコゲナイド材料からなる抵抗性記憶素子とで構成された相変化メモリを開示している。
【０００６】
特許文献１、非特許文献３、４は、１個のメモリセルで複数のビットを記憶する、いわゆる多値セル技術について記載している。
【０００７】
特許文献１は、電極間に（有機）電荷移動錯体からなるインピーダンス相変化膜を設けたメモリセルにおいて、有機インピーダンス相変化膜を複数の領域で構成した多値セル構造を開示している。
【０００８】
非特許文献３は、プログラム電流を調整することによって、カルコゲナイド材料からなる記憶素子の抵抗値を段階的に制御し、四つの異なる抵抗値を実現することによって、１個のメモリセルで２ビットの情報を記憶する多値セル技術を開示している。
【０００９】
非特許文献４は、形状の異なる三つのカルコゲナイド材料からなる記憶素子を並列接続し、これらの素子の抵抗値を個別に制御することによって、２ビットの情報を記憶する多値セル技術を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−１８９４３１号公報
【非特許文献】
【００１１】
【非特許文献１】「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ(IEEE International Solid-State Circuits Conference、 Digest of Technical Papers)」、（米国）、２００７年、ｐ．４７２−４７３
【非特許文献２】「アイ・イー・イー・イー、ダイジェスト・オブ・ブイ・エル・エス・アイ、テクノロジー(IEEE Digest of VLSI Technology)」、（日本）、２００９年６月、ｐ．２４−２５
【非特許文献３】「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ(IEEE International Solid-State Circuits Conference、 Digest of Technical Papers)」、（米国）、２００８年、ｐ．４２８−４２９
【非特許文献４】「アイ・イー・イー・イー、ダイジェスト・オブ・ブイ・エル・エス・アイ、テクノロジー(IEEE Digest of VLSI Technology)」、（日本）、２００９年６月、ｐ．２２０−２２１
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本願発明者等は本願に先立ち、非特許文献２のＦｉｇ．８に記載されているようなカルコゲナイド材料とダイオードを用いた相変化メモリセルを開発した。図１３１に示すメモリアレイの構成例のように、このメモリセルＭＣは、ポリシリコン・ダイオードＰＤとカルコゲナイド材料からなる抵抗性記憶素子ＰＣＲとで構成される。また、図１３２に示すように、２Ｆピッチ（Ｆ：最小加工寸法）で形成された第１金属配線層１１０からなるワード線（ＷＬ０〜ＷＬ２）と、第２金属配線層１１１からなるビット線（ＢＬ０〜ＢＬ２）との交点に形成されており、相変化メモリセルとしては世界最小の面積である。
【００１３】
このようなメモリセルを実現するためには、カルコゲナイド材料で形成された抵抗性記憶素子をリセット（高抵抗化）するために必要なリセット電流を供給するために、ダイオードの駆動能力を向上させることが重要である。若しくは、入手可能なダイオードのオン電流にてリセットできるように、抵抗性記憶素子を高抵抗化するために必要なリセット電流を低減するような材料もしくは構造の開発が必要である。
【００１４】
相変化メモリにおけるリセット電流は、抵抗性記憶素子の微細化に伴って低減できることが知られている。この特質は、メモリセルの微細化に好都合である。しかし、加工起因による個々の素子の電気特性ばらつきなどを加味した動作マージンを考慮すると、抵抗性記憶素子の断面積を小さくする一方で、ダイオード径を出来るだけ大きくすることが望ましい。このような前提条件に基づいて、相変化メモリの多値技術による大容量化を検討した。
【００１５】
種々の公知技術の中でも特に、二つの並列型多値セル技術に注目した。まず、非特許文献４のＦｉｇ．１に記載の技術は自己整合プロセスを駆使して、一つの下部電極上にダッシュ・コンファインド・セル(Dash-confined cell)と呼ばれる微細構造のセルを三つ形成するものである。高抵抗化された微細セルの個数によって、四つの状態を実現できるので、一つのセルで２ビットの情報を記憶することが可能である。また、高抵抗化直後に抵抗値が徐々に上がる、所謂ドリフト抵抗を抑制することが出来る。
【００１６】
このような長所がある反面、微細セルの下部電極柱の根元が極端に括れて、最悪の場合、断線してしまう虞がある。よって、セル内に断線が発生しないような加工方法を確立することが望ましい。また、同文献では、最小で２５ｎｍの幅の中に形成した微細セルの書込み動作の検証がなされている。しかし、これらの微細セルはライン状に加工された層間絶縁膜（ＩＤＬ：Interlayer Dielectric）の間に形成されるので、微細セルが形成される領域がメモリセルのハーフピッチ、すなわち最小加工寸法とほぼ同等と見なすならば、２５ｎｍ世代までしかメモリセルを形成することが出来ないことを示唆している。よって、所謂埋込み型のセル構造ではなく、ホトリソグラフィ技術とエッチング技術を駆使して、微細なメモリセルを形成できるような加工方法を確立することが望ましい。
【００１７】
次に、特許文献１で開示されている、有機インピーダンス相変化膜を利用した多値メモリのセル構造に着目した。一例として、本文献の図３（ｂ）には、膜厚の異なる複数の有機インピーダンススイッチング体が下部電極６０と上部電極８０との間に形成されたセル構造が記載されている。動作原理は、先に示した非特許文献３のセルと同様である。しかし、異なる膜厚のスイッチング体を形成する際の加工工程が多く、製造コストが嵩む虞がある。また、別の例として、上部電極の形状の異なる複数のスイッチング体からなるセル構造が、図８に記載されている。このセル構造は簡単ではあるが、上部電極の一辺の長さが最小加工寸法以上である。このため、セル全体の面積は大きくなってしまうので、多値記憶の利点が相殺されてしまうという問題がある。
【００１８】
本発明の目的は、上記のような問題に鑑み、相変化メモリにおいて、ダイオードの面積を維持しつつ、微細加工が可能である限り、極端な括れなどがない微細構造の多値セルを提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の半導体装置は、複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセルを有する。メモリセルのそれぞれは、１個のダイオード素子と４個の抵抗性記憶素子が直並列接続された構造となっている。
【００２２】
メモリセルの抵抗性記憶素子は、カルコゲナイド材料で形成される。また、メモリセルは、最小加工寸法Ｆの２乗のさらに４倍の領域に形成される。抵抗性記憶素子の断面形状は、その上部に堆積したダミーパターンの側壁部に堆積された膜をマスクに用いた加工により、最小加工寸法Ｆよりも小さくなっている。
【００２３】
また、前記マスクの位置をずらす、あるいは異なる線幅のマスクを形成するなどの方法により、１個のダイオード素子と４個の抵抗性記憶素子とが接触する断面積を、それぞれ異なる値となるように加工する。よって、接触抵抗成分を含む系での抵抗性記憶素子の抵抗値は、抵抗性記憶素子が完全に結晶化されている場合において、断面積に応じて異なる。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２５】
本発明のメモリセルに電圧を印加すると、抵抗値の低い抵抗性記憶素子から順々に電流が印加されることにより、段階的に高抵抗化することができる。すなわち、高抵抗状態の抵抗性記憶素子の個数に応じた４つの状態を実現することができる。よって、最小加工寸法Ｆの２乗のさらに４倍の領域に２ビットの情報を記憶することができるメモリセルを、フォトリソグラフィ工程を駆使した微細加工が可能である限り、確実に形成することが可能となる。よって、高集積、大容量の相変化メモリを用いた半導体装置を実現するのに適している。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１における相変化メモリのメモリアレイおよびメモリセルの構成を示す等価回路図である。
【図２】メモリセルの状態と抵抗性記憶素子の状態との関係を示す表である。
【図３】メモリセルの消去動作、プログラミング動作、読出し動作をそれぞれ示すタイミングチャートである。
【図４】本発明の実施の形態１における相変化メモリの製造方法を示す断面図である。
【図５】（Ａ）は図４に続く相変化メモリの製造方法を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ’線に沿った断面図である。
【図６】（Ａ）は図５に続く相変化メモリの製造方法を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ’線に沿った断面図である。
【図７】（Ａ）は図６に続く相変化メモリの製造方法を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ’線に沿った断面図である。
【図８】（Ａ）は図７に続く相変化メモリの製造方法を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ’線に沿った断面図である。
【図９】（Ａ）は図８に続く相変化メモリの製造方法を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ’線に沿った断面図である。
【図１０】図９に続く相変化メモリの製造方法を示す平面図である。
【図１１】（Ａ）は図１０のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１０のＤ−Ｄ’線に沿った断面図である。
【図１２】（Ａ）は図１０のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１０のＨ−Ｈ’線に沿った断面図である。
【図１３】図１０に続く相変化メモリの製造方法を示す平面図である。
【図１４】（Ａ）は図１３のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１３のＤ−Ｄ’線に沿った断面図である。
【図１５】（Ａ）は図１３のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１３のＨ−Ｈ’線に沿った断面図である。
【図１６】図１３に続く相変化メモリの製造方法を示す平面図である。
【図１７】（Ａ）は図１６のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１６のＤ−Ｄ’線に沿った断面図である。
【図１８】（Ａ）は図１６のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１６のＨ−Ｈ’線に沿った断面図である。
【図１９】図１６に続く相変化メモリの製造方法を示す平面図である。
【図２０】（Ａ）は図１９のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１９のＤ−Ｄ’線に沿った断面図である。
【図２１】（Ａ）は図１９のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１９のＨ−Ｈ’線に沿った断面図である。
【図２２】図１９に続く相変化メモリの製造方法を示す平面図である。
【図２３】（Ａ）は図２２のＣ−Ｃ’線に沿った断面図、（Ｂ）は図２２のＤ−Ｄ’線に沿った断面図である。
【図２４】（Ａ）は図２２のＧ−Ｇ’線に沿った断面図、（Ｂ）は図２２のＨ−Ｈ’線に沿った断面図である。
【図２５】図２２に続く相変化メモリの製造方法を示す平面図である。
【図２６】（Ａ）は図２５のＣ−Ｃ’線に沿った断面図、（Ｂ）は図２５のＤ−Ｄ’線に沿った断面図である。
【図２７】（Ａ）は図２５のＧ−Ｇ’線に沿った断面図、（Ｂ）は図２５のＨ−Ｈ’線に沿った断面図である。
【図２８】図２５に続く相変化メモリの製造方法を示す平面図である。
【図２９】（Ａ）は図２８のＣ−Ｃ’線に沿った断面図、（Ｂ）は図２８のＤ−Ｄ’線に沿った断面図である。
【図３０】（Ａ）は図２８のＦ−Ｆ’線に沿った断面図、（Ｂ）は図２８のＧ−Ｇ’線に沿った断面図である。
【図３１】図２８のＨ−Ｈ’線に沿った断面図である。
【図３２】図２８に続く相変化メモリの製造方法を示す平面図である。
【図３３】（Ａ）は図３２のＣ−Ｃ’線に沿った断面図、（Ｂ）は図３２のＤ−Ｄ’線に沿った断面図である。
【図３４】（Ａ）は図３２のＦ−Ｆ’線に沿った断面図、（Ｂ）は図３２のＧ−Ｇ’線に沿った断面図である。
【図３５】図３２のＨ−Ｈ’線に沿った断面図である。
【図３６】図３２に続く相変化メモリの製造方法を示す平面図である。
【図３７】（Ａ）は図３６のＣ−Ｃ’線に沿った断面図、（Ｂ）は図３６のＤ−Ｄ’線に沿った断面図である。
【図３８】（Ａ）は図３６のＦ−Ｆ’線に沿った断面図、（Ｂ）は図３６のＧ−Ｇ’線に沿った断面図である。
【図３９】図３６のＨ−Ｈ’線に沿った断面図である。
【図４０】図３６に続く相変化メモリの製造方法を示す平面図である。
【図４１】（Ａ）は図４０のＣ−Ｃ’線に沿った断面図、（Ｂ）は図４０のＤ−Ｄ’線に沿った断面図である。
【図４２】（Ａ）は図４０のＦ−Ｆ’線に沿った断面図、（Ｂ）は図４０のＧ−Ｇ’線に沿った断面図である。
【図４３】図４０のＨ−Ｈ’線に沿った断面図である。
【図４４】図４０に続く相変化メモリの製造方法を示す平面図である。
【図４５】（Ａ）は図４４のＣ−Ｃ’線に沿った断面図、（Ｂ）は図４４のＤ−Ｄ’線に沿った断面図である。
【図４６】（Ａ）は図４４のＦ−Ｆ’線に沿った断面図、（Ｂ）は図４４のＧ−Ｇ’線に沿った断面図である。
【図４７】図４４のＨ−Ｈ’線に沿った断面図である。
【図４８】図４４に続く相変化メモリの製造方法を示す平面図である。
【図４９】（Ａ）は図４８のＣ−Ｃ’線に沿った断面図、（Ｂ）は図４８のＤ−Ｄ’線に沿った断面図である。
【図５０】（Ａ）は図４８のＦ−Ｆ’線に沿った断面図、（Ｂ）は図４８のＧ−Ｇ’線に沿った断面図である。
【図５１】図４８のＨ−Ｈ’線に沿った断面図である。
【図５２】図４８に続く相変化メモリの製造方法を示す平面図である。
【図５３】（Ａ）は図５２のＣ−Ｃ’線に沿った断面図、（Ｂ）は図５２のＤ−Ｄ’線に沿った断面図である。
【図５４】（Ａ）は図５２のＦ−Ｆ’線に沿った断面図、（Ｂ）は図５２のＧ−Ｇ’線に沿った断面図である。
【図５５】図５２のＨ−Ｈ’線に沿った断面図である。
【図５６】図５２に続く相変化メモリの製造方法を示す平面図である。
【図５７】（Ａ）は図５６のＣ−Ｃ’線に沿った断面図、（Ｂ）は図５６のＤ−Ｄ’線に沿った断面図である。
【図５８】（Ａ）は図５６のＦ−Ｆ’線に沿った断面図、（Ｂ）は図５６のＧ−Ｇ’線に沿った断面図である。
【図５９】図５６のＨ−Ｈ’線に沿った断面図である。
【図６０】図５６に続く相変化メモリの製造方法を示す平面図である。
【図６１】（Ａ）は図６０のＣ−Ｃ’線に沿った断面図、（Ｂ）は図６０のＤ−Ｄ’線に沿った断面図である。
【図６２】（Ａ）は図６０のＥ−Ｅ’線に沿った断面図、（Ｂ）は図６０のＦ−Ｆ’線に沿った断面図である。
【図６３】（Ａ）は図６０のＧ−Ｇ’線に沿った断面図、（Ｂ）は図６０のＨ−Ｈ’線に沿った断面図である。
【図６４】図６０に続く相変化メモリの製造方法を示す平面図である。
【図６５】（Ａ）は図６４のＣ−Ｃ’線に沿った断面図、（Ｂ）は図６４のＤ−Ｄ’線に沿った断面図である。
【図６６】（Ａ）は図６４のＥ−Ｅ’線に沿った断面図、（Ｂ）は図６４のＦ−Ｆ’線に沿った断面図である。
【図６７】（Ａ）は図６４のＧ−Ｇ’線に沿った断面図、（Ｂ）は図６４のＨ−Ｈ’線に沿った断面図である。
【図６８】図６４に続く相変化メモリの製造方法を示す平面図である。
【図６９】（Ａ）は図６８のＣ−Ｃ’線に沿った断面図、（Ｂ）は図６８のＤ−Ｄ’線に沿った断面図である。
【図７０】（Ａ）は図６８のＥ−Ｅ’線に沿った断面図、（Ｂ）は図６８のＦ−Ｆ’線に沿った断面図である。
【図７１】（Ａ）は図６８のＧ−Ｇ’線に沿った断面図、（Ｂ）は図６８のＨ−Ｈ’線に沿った断面図である。
【図７２】図６８に続く相変化メモリの製造方法を示す平面図である。
【図７３】（Ａ）は図７２のＣ−Ｃ’線に沿った断面図、（Ｂ）は図７２のＤ−Ｄ’線に沿った断面図である。
【図７４】（Ａ）は図７２のＥ−Ｅ’線に沿った断面図、（Ｂ）は図７２のＦ−Ｆ’線に沿った断面図である。
【図７５】（Ａ）は図７２のＧ−Ｇ’線に沿った断面図、（Ｂ）は図７２のＨ−Ｈ’線に沿った断面図である。
【図７６】図７２に続く相変化メモリの製造方法を示す平面図である。
【図７７】（Ａ）は図７６のＣ−Ｃ’線に沿った断面図、（Ｂ）は図７６のＤ−Ｄ’線に沿った断面図である。
【図７８】（Ａ）は図７６のＥ−Ｅ’線に沿った断面図、（Ｂ）は図７６のＦ−Ｆ’線に沿った断面図である。
【図７９】（Ａ）は図７６のＧ−Ｇ’線に沿った断面図、（Ｂ）は図７６のＨ−Ｈ’線に沿った断面図である。
【図８０】図７６に続く相変化メモリの製造方法を示す平面図である。
【図８１】（Ａ）は図８０のＣ−Ｃ’線に沿った断面図、（Ｂ）は図８０のＤ−Ｄ’線に沿った断面図である。
【図８２】（Ａ）は図８０のＥ−Ｅ’線に沿った断面図、（Ｂ）は図８０のＦ−Ｆ’線に沿った断面図である。
【図８３】（Ａ）は図８０のＧ−Ｇ’線に沿った断面図、（Ｂ）は図８０のＨ−Ｈ’線に沿った断面図である。
【図８４】（Ａ）は図８０〜図８３に示す工程が完了した時点におけるダイオード素子と抵抗性記憶素子との位置関係を示す平面図、（Ｂ）は（Ａ）に示した抵抗性記憶素子の平面のそれぞれとダイオード素子の平面パターンとが接触する領域の平面図である。
【図８５】図８０に続く相変化メモリの製造方法を示す平面図である。
【図８６】（Ａ）は図８５のＣ−Ｃ’線に沿った断面図、（Ｂ）は図８５のＤ−Ｄ’線に沿った断面図である。
【図８７】（Ａ）は図８５のＥ−Ｅ’線に沿った断面図、（Ｂ）は図８５のＦ−Ｆ’線に沿った断面図である。
【図８８】（Ａ）は図８５のＧ−Ｇ’線に沿った断面図、（Ｂ）は図８５のＨ−Ｈ’線に沿った断面図である。
【図８９】図８５に続く相変化メモリの製造方法を示す平面図である。
【図９０】（Ａ）は図８９のＣ−Ｃ’線に沿った断面図、（Ｂ）は図８９のＤ−Ｄ’線に沿った断面図である。
【図９１】（Ａ）は図８９のＥ−Ｅ’線に沿った断面図、（Ｂ）は図８９のＦ−Ｆ’線に沿った断面図である。
【図９２】（Ａ）は図８９のＧ−Ｇ’線に沿った断面図、（Ｂ）は図８９のＨ−Ｈ’線に沿った断面図である。
【図９３】図８９に続く相変化メモリの製造方法を示す平面図である。
【図９４】（Ａ）は図９３のＣ−Ｃ’線に沿った断面図、（Ｂ）は図９３のＤ−Ｄ’線に沿った断面図である。
【図９５】（Ａ）は図９３のＥ−Ｅ’線に沿った断面図、（Ｂ）は図９３のＦ−Ｆ’線に沿った断面図である。
【図９６】（Ａ）は図９３のＧ−Ｇ’線に沿った断面図、（Ｂ）は図９３のＨ−Ｈ’線に沿った断面図である。
【図９７】（Ａ）、（Ｂ）は、図９３に続く相変化メモリの製造方法を示す断面図である。
【図９８】（Ａ）、（Ｂ）は、図９３に続く相変化メモリの製造方法を示す断面図である。
【図９９】（Ａ）、（Ｂ）は、図９３に続く相変化メモリの製造方法を示す断面図である。
【図１００】本発明の実施の形態２における相変化メモリのダイオード素子と抵抗性記憶素子との位置関係を示す平面図である。
【図１０１】本発明の実施の形態２における相変化メモリの製造方法を示す平面図である。
【図１０２】（Ａ）は図１０１のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１０１のＤ−Ｄ’線に沿った断面図である。
【図１０３】（Ａ）は図１０１のＦ−Ｆ’線に沿った断面図、（Ｂ）は図１０１のＧ−Ｇ’線に沿った断面図である。
【図１０４】図１０１のＨ−Ｈ’線に沿った断面図である。
【図１０５】図１０１に続く相変化メモリの製造方法を示す平面図である。
【図１０６】（Ａ）は図１０５のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１０５のＤ−Ｄ’線に沿った断面図である。
【図１０７】（Ａ）は図１０５のＦ−Ｆ’線に沿った断面図、（Ｂ）は図１０５のＧ−Ｇ’線に沿った断面図である。
【図１０８】図１０５のＨ−Ｈ’線に沿った断面図である。
【図１０９】図１０５に続く相変化メモリの製造方法を示す平面図である。
【図１１０】（Ａ）は図１０９のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１０９のＤ−Ｄ’線に沿った断面図である。
【図１１１】（Ａ）は図１０９のＦ−Ｆ’線に沿った断面図、（Ｂ）は図１０９のＧ−Ｇ’線に沿った断面図である。
【図１１２】図１０９のＨ−Ｈ’線に沿った断面図である。
【図１１３】図１０９に続く相変化メモリの製造方法を示す平面図である。
【図１１４】（Ａ）は図１１３のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１１３のＤ−Ｄ’線に沿った断面図である。
【図１１５】（Ａ）は図１１３のＥ−Ｅ’線に沿った断面図、（Ｂ）は図１１３のＦ−Ｆ’線に沿った断面図である。
【図１１６】（Ａ）は図１１３のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１１３のＨ−Ｈ’線に沿った断面図である。
【図１１７】図１１３に続く相変化メモリの製造方法を示す平面図である。
【図１１８】（Ａ）は図１１７のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１１７のＤ−Ｄ’線に沿った断面図である。
【図１１９】（Ａ）は図１１７のＥ−Ｅ’線に沿った断面図、（Ｂ）は図１１７のＦ−Ｆ’線に沿った断面図である。
【図１２０】（Ａ）は図１１７のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１１７のＨ−Ｈ’線に沿った断面図である。
【図１２１】図１１７に続く相変化メモリの製造方法を示す平面図である。
【図１２２】（Ａ）は図１２１のＣ−Ｃ’線に沿った断面図、（Ｂ）は図１２１のＤ−Ｄ’線に沿った断面図である。
【図１２３】（Ａ）は図１２１のＥ−Ｅ’線に沿った断面図、（Ｂ）は図１２１のＦ−Ｆ’線に沿った断面図である。
【図１２４】（Ａ）は図１２１のＧ−Ｇ’線に沿った断面図、（Ｂ）は図１２１のＨ−Ｈ’線に沿った断面図である。
【図１２５】本発明の実施の形態３における相変化メモリの断面図である。
【図１２６】本発明の実施の形態４における相変化メモリの消去動作シーケンスを示すフロー図である。
【図１２７】本発明の実施の形態４における相変化メモリの第１書込み動作シーケンスを示すフロー図である。
【図１２８】本発明の実施の形態４における相変化メモリの第２書込み動作シーケンスを示すフロー図である。
【図１２９】本発明の実施の形態４における相変化メモリの第３書込み動作シーケンスを示すフロー図である。
【図１３０】本発明の相変化メモリを適用したメモリモジュールの構成例を示すブロック図である。
【図１３１】本発明者が検討した相変化メモリセルのメモリアレイ構成を示す等価回路図である。
【図１３２】本発明者が検討した相変化メモリセルのメモリアレイ構成を示す平面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要な場合を除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００２８】
また、以下の実施の形態の各メモリセルを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。さらに、これらのメモリセルは、相変化メモリやＲｅＲＡＭ(Resistive Ramdam Access Memory)、ＭＲＡＭ(Magnetresistive Ramdam Access Memory)のような抵抗性記憶素子を用いている。特に、相変化メモリの場合の構造は、非特許文献４のＦｉｇ．８に代表されるものである。
【００２９】
（実施の形態１）
本実施の形態では、１個のダイオード素子と４個の抵抗性記憶素子とでメモリセルを構成した相変化メモリについて説明する。このメモリセルの主な特徴は、次の三点にある。第１の特徴は、選択素子として共通のダイオード素子を用い、４個の抵抗性記憶素子に電流を印加することである。第２の特徴は、４個の抵抗性記憶素子がダイオード素子と接する面積は互いに異なっていることである。第３の特徴は、４個の抵抗性記憶素子を用いて２ビットの情報を記憶することである。以下、これらの特徴について、詳細に説明する。
【００３０】
＜メモリアレイおよびメモリセルの構成＞
図１は、本実施の形態における相変化メモリのメモリアレイおよびメモリセルの構成を示す等価回路図である。同図では一例として、三本のワード線（ＷＬ０〜ＷＬ２）と三本のビット線（ＢＬ０〜ＢＬ２）との交点に、メモリセル（ＭＣ００〜ＭＣ２２）が行列状に配置された構成が示されている。メモリセル（ＭＣ００〜ＭＣ２２）のそれぞれは、１個のダイオード素子（ＰＤ）と４個の抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）とが直並列接続された構成になっている。
【００３１】
構造の詳細は後述するが、４個の抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）は、共通のダイオード素子（ＰＤ）上に形成されており、それぞれの形状は四角柱である。また、それぞれの四角柱の断面形状は正方形であり、その断面積はダイオード素子（ＰＤ）の断面積よりも小さい。また、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）のそれぞれがダイオード素子（ＰＤ）と接する面積をＳ０〜Ｓ３とすると、これらの面積Ｓ０〜Ｓ３はＳ０＞Ｓ１＝Ｓ２＞Ｓ３の関係にある。よって、４個の抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）のそれぞれが完全に結晶化されている時の抵抗値Ｒ０〜Ｒ３は、面積Ｓ０〜Ｓ３に反比例して、Ｒ０（ＳＥＴ）＜Ｒ１（ＳＥＴ）＝Ｒ２（ＳＥＴ）＜Ｒ３（ＳＥＴ）の関係にある。本実施の形態のメモリセルは、このような抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の抵抗値の差を利用してプログラミング動作を行う。
【００３２】
図２は、メモリセルの状態と抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の状態との関係を示す表である。メモリセルが消去状態の時、すなわち、記憶情報が‘００'の時、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）は全て結晶化状態、すなわちセット状態にある。メモリセルが第１のプログラミング状態の時、すなわち、記憶情報が‘０１'の時、抵抗性記憶素子（ＰＣＲ０）のみが非晶質状態、すなわちリセット状態となる。これは、メモリセルに電圧を印加すると、最も抵抗の低い抵抗性記憶素子（ＰＣＲ０）に電流が集中してジュール熱が発生するためである。この結果、抵抗性記憶素子（ＰＣＲ０）のみ抵抗が上がり、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の抵抗値の関係は、Ｒ１（ＳＥＴ）＝Ｒ２（ＳＥＴ）＜Ｒ３（ＳＥＴ）＜Ｒ１（ＲＥＳＥＴ）となる。
【００３３】
メモリセルが第２のプログラミング状態の時、すなわち、記憶情報が‘１０'の時、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ２）が非晶質状態、すなわちセット状態となる。これは、メモリセルに電圧を印加すると、この状態で最も抵抗の低い抵抗性記憶素子（ＰＣＲ１、ＰＣＲ２）に電流が集中してジュール熱が発生するためである。この結果、抵抗性記憶素子（ＰＣＲ１、ＰＣＲ２）の抵抗が上がり、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の抵抗値の関係は、Ｒ３（ＳＥＴ）＜Ｒ０（ＲＥＳＥＴ）＜Ｒ１（ＲＥＳＥＴ）＝Ｒ２（ＲＥＳＥＴ）となる。
【００３４】
メモリセルが第３のプログラミング状態の時、すなわち、記憶情報が‘１１'の時、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の全てが非晶質状態、すなわちセット状態となる。これは、メモリセルに電圧を印加すると、この状態で最も抵抗の低い抵抗性記憶素子（ＰＣＲ３）に電流が集中してジュール熱が発生するためである。この結果、抵抗性記憶素子（ＰＣＲ３）の抵抗が上がり、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の抵抗値の関係は、Ｒ０（ＲＥＳＥＴ）＜Ｒ１（ＲＥＳＥＴ）＝Ｒ２（ＲＥＳＥＴ）＜Ｒ３（ＲＥＳＥＴ）となる。本実施の形態のメモリセルは、このような状態変化によって、４個の状態を取り得る。すなわち、１個のメモリセルで２ビットの情報を記憶することが可能となる。
【００３５】
＜メモリセルの消去動作＞
図３は、メモリセル（ＭＣ００）の消去動作、プログラミング動作、読出し動作をそれぞれ示すタイミングチャートである。
【００３６】
始めに、消去期間ＥＲＳにおける情報“００”の書込み動作について説明する。まず、接地電圧ＶＳＳとなっているビット線（ＢＬ０〜ＢＬ２）を消去電圧ＶＥＲＳに駆動する。すると、メモリセル（ＭＣ００〜ＭＣ２２）には、時間ＴＵＳＲの間だけ負の電圧“−ＶＥＲＳ”が印加される。すなわち、メモリセル（ＭＣ００〜ＭＣ２２）は逆バイアス状態となる。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。
【００３７】
続いて、選択ビット線（ＢＬ０）を接地電圧ＶＳＳに駆動すると共に、ワード線（ＷＬ１、ＷＬ２）を接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線（ＷＬ０）を消去電圧ＶＥＲＳに駆動して、メモリセル（ＭＣ００）を選択状態とする。この時、メモリセル（ＭＣ００）には、正の電圧“ＶＥＲＳ”が印加される。すなわち、メモリセル（ＭＣ００）は順バイアス状態となる。この状態を消去時間ＴＥＲＳだけ保って、メモリセル（ＭＣ００）に消去電流ＩＥＲＳを印加し続けることによって、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）を結晶化させる。
【００３８】
最後に、消去電圧ＶＥＲＳとなっているワード線（ＷＬ０）を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっている選択ビット線（ＢＬ０）を消去電圧ＶＥＲＳに駆動して、時間ＴＵＳＦの間だけ、全メモリセル（ＭＣ００〜ＭＣ２２）を逆バイアス状態にする。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。この後、消去電圧ＶＥＲＳとなっているビット線（ＢＬ０〜ＢＬ２）を待機電圧ＶＳＳに駆動して待機状態に戻す。
【００３９】
＜メモリセルのプログラミング動作＞
次に、プログラミング動作について説明する。図３には、消去動作に引き続くプログラミング動作が示されている。同図において、Ｄｉｎは入力バッファに一時記憶されている情報を示している。ここでは、情報“１１”を書込む場合について説明する。本実施の形態におけるプログラミング動作の特徴は、第１のプログラミング動作〜第３のプログラミング動作、すなわち情報“０１”〜情報“１１”のプログラミング動作を段階的に行う点にある。
【００４０】
第１のプログラミング期間ＰＲＧ１の始めに、接地電圧ＶＳＳとなっているビット線（ＢＬ０〜ＢＬ２）を書込み電圧ＶＷＴに駆動する。書込み電圧ＶＷＴのレベルは、消去電圧ＶＥＲＳレベルよりも高い。すると、メモリセル（ＭＣ００〜ＭＣ２２）には、時間ＴＵＳＲの間だけ負の電圧“−ＶＷＴ”が印加される。すなわち、メモリセル（ＭＣ００〜ＭＣ２２）は逆バイアス状態となる。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。
【００４１】
続いて、選択ビット線（ＢＬ０）を第１のプログラミング電圧ＶＰＲＧ１に駆動すると共に、ワード線（ＷＬ１、ＷＬ２）を接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線（ＷＬ０）を書込み電圧ＶＷＴに駆動して、メモリセル（ＭＣ００）を選択状態とする。この時、メモリセル（ＭＣ００）には、正の電圧Ｖ０１（＝ＶＷＴ−ＶＰＲＧ１）が印加される。すなわち、メモリセル（ＭＣ００）は順バイアス状態となる。この状態を第１のプログラミング時間ＴＰＲＧ１だけ保って、メモリセル（Ｍ（ＭＣ００）における抵抗性記憶素子（ＰＣＲ０）を融解させる。
【００４２】
最後に、書込み電圧ＶＷＴとなっているワード線（ＷＬ０）を接地電圧ＶＳＳに駆動すると共に、第１のプログラミング電圧ＶＰＲＧ１となっている選択ビット線（ＢＬ０）を書込み電圧ＶＷＴに駆動し、全メモリセル（ＭＣ００〜ＭＣ２２）を時間ＴＵＳＦの間だけ逆バイアス状態にする。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。また、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ０）は急冷されることにより、非晶質状態となる。すなわち、メモリセル（ＭＣ００）は第１のプログラミング状態となる。この後、書込み電圧ＶＷＴとなっているビット線（ＢＬ０〜ＢＬ２）を待機電圧ＶＳＳに駆動して待機状態に戻す。
【００４３】
次に、第２のプログラミング期間ＰＲＧ２の始めに、接地電圧ＶＳＳとなっているビット線（ＢＬ０〜ＢＬ２）を書込み電圧ＶＷＴに駆動する。書込み電圧ＶＷＴのレベルは、消去電圧ＶＥＲＳレベルよりも高い。すると、メモリセル（ＭＣ００〜ＭＣ２２）には、時間ＴＵＳＲの間だけ負の電圧“−ＶＷＴ”が印加される。すなわち、メモリセル（ＭＣ００〜ＭＣ２２）は逆バイアス状態となる。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。
【００４４】
続いて、選択ビット線（ＢＬ０）を第２のプログラミング電圧ＶＰＲＧ２（＜ＶＰＲＧ１）に駆動すると共に、ワード線（ＷＬ１、ＷＬ２）を接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線（ＷＬ０）を書込み電圧ＶＷＴに駆動してメモリセル（ＭＣ００）を選択状態とする。この時、メモリセル（ＭＣ００）には、正の電圧Ｖ１０（＝ＶＷＴ−ＶＰＲＧ２＞Ｖ０１）が印加される。すなわち、メモリセル（ＭＣ００）は順バイアス状態となる。この状態を第２のプログラミング時間ＴＰＲＧ２だけ保って、メモリセル（ＭＣ００）に第２のプログラミング電流ＩＰＲＧ２を印加し続けることによって、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ１〜ＰＣＲ２）を融解させる。
【００４５】
最後に、書込み電圧ＶＷＴとなっているワード線（ＷＬ０）を接地電圧ＶＳＳに駆動すると共に、第２のプログラミング電圧ＶＰＲＧ２となっている選択ビット線（ＢＬ０）を書込み電圧ＶＷＴに駆動し、全メモリセル（ＭＣ００〜ＭＣ２２）を時間ＴＵＳＦの間だけ逆バイアス状態にする。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。また、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ１〜ＰＣＲ２）は急冷されることにより、非晶質状態となる。すなわち、メモリセル（ＭＣ００）は第２のプログラミング状態となる。この後、書込み電圧ＶＷＴとなっているビット線（ＢＬ０〜ＢＬ２）を待機電圧ＶＳＳに駆動して待機状態に戻す。
【００４６】
引続き、第３のプログラミング期間ＰＲＧ３の始めに、接地電圧ＶＳＳとなっているビット線（ＢＬ０〜ＢＬ２）を書込み電圧ＶＷＴに駆動する。書込み電圧ＶＷＴのレベルは、消去電圧ＶＥＲＳレベルよりも高い。すると、メモリセル（ＭＣ００〜ＭＣ２２）には、時間ＴＵＳＲの間だけ負の電圧“−ＶＷＴ”が印加される。すなわち、メモリセル（ＭＣ００〜ＭＣ２２）は逆バイアス状態となる。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。
【００４７】
続いて、選択ビット線（ＢＬ０）を接地電圧ＶＳＳに駆動すると共に、ワード線（ＷＬ１、ＷＬ２）を接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線（ＷＬ０）を書込み電圧ＶＷＴに駆動してメモリセル（ＭＣ００）を選択状態とする。この時、メモリセル（ＭＣ００）には、正の電圧Ｖ１１（＝ＶＷＴ＞Ｖ１０）が印加される。すなわち、メモリセル（ＭＣ００）は順バイアス状態となる。この状態を第３のプログラミング時間ＴＰＲＧ３だけ保ち、メモリセル（ＭＣ００）に第３のプログラミング電流ＩＰＲＧ３を印加し続けることによって、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ３）を融解させる。
【００４８】
最後に、書込み電圧ＶＷＴとなっているワード線（ＷＬ０）を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっている選択ビット線（ＢＬ０）を書込み電圧ＶＷＴに駆動し、全メモリセル（ＭＣ００〜ＭＣ２２）を時間ＴＵＳＦの間だけ逆バイアス状態にする。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。また、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ３）は急冷されることにより、非晶質状態となる。すなわち、メモリセル（ＭＣ００）は第３のプログラミング状態となる。この後、書込み電圧ＶＷＴとなっているビット線（ＢＬ０〜ＢＬ２）を待機電圧ＶＳＳに駆動して待機状態に戻す。
【００４９】
＜メモリセルの読出し動作＞
続いて、読出し動作について説明する。図３には、プログラミング動作に引き続いて読出し動作が示されている。ここでは、情報“１１”を読出す場合について説明する。読出し期間ＲＤの始めに、接地電圧ＶＳＳとなっているビット線（ＢＬ０〜ＢＬ２）を読出し電圧ＶＲＤに駆動する。読出し電圧ＶＲＤのレベルは、消去電圧ＶＥＲＳレベルよりも低い。すると、メモリセル（ＭＣ００〜ＭＣ２２）には、時間ＴＵＳＲの間だけ負の電圧“−ＶＲＤ”が印加される。すなわち、メモリセル（ＭＣ００〜ＭＣ２２）は逆バイアス状態となる。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。
【００５０】
続いて、選択ビット線（ＢＬ０）を接地電圧ＶＳＳに駆動すると共に、ワード線（ＷＬ１、ＷＬ２）を接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線（ＷＬ０）を読出し電圧ＶＲＤに駆動してメモリセル（ＭＣ００）を選択状態とする。この時、メモリセル（ＭＣ００）には、正の電圧ＶＲＤ（＜ＶＥＲＳ、Ｖ０１、Ｖ１０、Ｖ１１）が印加される。すなわち、メモリセル（ＭＣ００）は順バイアス状態となる。この状態を読出し時間ＴＲＤだけ保つことによって、メモリセル（ＭＣ００）における抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の合成抵抗に応じた読出し電流ＩＲＤを弁別する。
【００５１】
最後に、読出し電圧ＶＲＤとなっているワード線（ＷＬ０）を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっている選択ビット線（ＢＬ０）を読出し電圧ＶＲＤに駆動し、全メモリセル（ＭＣ００〜ＭＣ２２）を時間ＴＵＳＦの間だけ逆バイアス状態にする。この状態では、微小なダイオード電流が流れるが、その電流値は抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）の結晶状態を変化させるような値ではない。よって、メモリセル（ＭＣ００〜ＭＣ２２）の記憶情報は維持される。この後、読出し電圧ＶＲＤとなっているビット線（ＢＬ０〜ＢＬ２）を待機電圧ＶＳＳに駆動して待機状態に戻す。
【００５２】
次に、本実施の形態の相変化メモリの製造方法について、図４〜図９９を参照しながら工程順に説明する。
【００５３】
本実施の形態のメモリセルは、ワード線方向およびビット線方向共に、最小加工寸法（Ｆ）の２倍のピッチで形成される。このうち、ダイオード素子は、一辺が最小加工寸法（Ｆ）の四角柱である。一方、ダイオード素子の上部に形成される４個の抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）のそれぞれは、一辺が最小加工寸法（Ｆ）未満の四角柱である。このような構造は、フォトリソグラフィ工程におけるレジストパターンの細線化と、シリコン層や酸化シリコン膜などのハードマスクを用いたドライエッチングとを組み合わせることによって形成することができる。以下では、このような特徴の構造を実現する加工方法の詳細を説明する。
【００５４】
＜ダイオード素子の加工方法＞
始めに、ダイオード素子の加工方法について説明する。まず、図４に示すように、常法に従ってＰ型のシリコン基板１００上にＰウェル１０１を形成し、続いてＰウェル１０１の一部に素子分離用の酸化シリコン膜１０２を埋め込んだ後、第１層間絶縁膜２００を堆積する。次に、第１層間絶縁膜２００上にワード線となる第１金属配線層１１０、ダイオード素子のＰ型シリコン層３００、ダイオード素子のＮ型シリコン層３０１、第１バリアメタル層４００を順次堆積する。さらに、ダイオード素子加工用のハードマスクを形成するために、第１ダミー酸化シリコン膜５００を堆積した後、第１フォトレジスト膜６００を塗布する。
【００５５】
なお、ワード線となる第１金属配線層１１０の材料は、例えば微細加工が可能なタングステン（Ｗ）である。タングステンは耐熱性に優れており、一連の膜を堆積した後にＰ型シリコン層３００およびＮ型シリコン層３０１の結晶性を向上させるアニールを施して、所謂ポリシリコン・ダイオード素子を形成する際に有用である。また、第１バリアメタル層４００は、例えば窒化チタンのように、Ｎ型シリコン層３０１との界面抵抗を低減できる材料で形成されることが望ましい。第１バリアメタル層４００は、後続の工程において堆積される抵抗性記憶素子層に用いられるカルコゲナイド材料の拡散を防止する効果も期待できる。
【００５６】
図５（Ａ）は、上記第１フォトレジスト膜６００を露光、現像して得られたパターンを示す平面図、図５（Ｂ）は、図５（Ａ）のＣ−Ｃ’線に沿った断面図である。露光、現像後の第１フォトレジスト膜６００の線幅と間隔は、共に最小加工寸法（Ｆ）に等しい。
【００５７】
次に、図６（Ａ）および図６（Ｂ）に示すように、第１フォトレジスト膜６００をマスクにして第１ダミー酸化シリコン膜５００をウェットエッチングし、第１バリアメタル層４００の表面を露出させる。エッチングされた第１ダミー酸化シリコン膜５００は、第１フォトレジスト膜６００と同じく、その線幅と間隔が共に最小加工寸法（Ｆ）となる。
【００５８】
次に、第１フォトレジスト膜６００を除去した後、図７（Ａ）および図７（Ｂ）に示すように、第１ダミー酸化シリコン膜５００をハードマスクに用い、フッ素系ガス雰囲気中で第１バリアメタル層４００、ダイオード素子のＮ型シリコン層３０１、ダイオード素子のＰ型シリコン層３００をドライエッチングし、第１金属配線層１１０の表面を露出させる。これにより、図７（Ｂ）に示すように、第１ダミー酸化シリコン膜５００の下方に、ダイオード素子のＰ型シリコン層３００、ダイオード素子のＮ型シリコン層３０１、第１バリアメタル層４００からなる板状の“ひれ”が形成される。
【００５９】
次に、図８（Ａ）および図８（Ｂ）に示すように、第１ダミー酸化シリコン膜５００をハードマスクに用い、塩素系ガス雰囲気中で第１金属配線層１１０をドライエッチングする。これにより、図８（Ｂ）に示すように、第１ダミー酸化シリコン膜５００の下方に第１金属配線層１１０からなるワード線（ＷＬ）が形成される。この第１金属配線層１１０は、ダイオード素子の下部電極を兼ねている。
【００６０】
次に、図９（Ａ）および図９（Ｂ）に示すように、ワード線（ＷＬ）、ダイオード素子のＰ型シリコン層３００、ダイオード素子のＮ型シリコン層３０１、第１バリアメタル層４００からなる板状の“ひれ”の間に第４層間絶縁膜２１０を埋め込む。図９（Ａ）には、一つ前の工程までに形成された構造体との対応を明らかにするために、第４層間絶縁膜２１０で覆われた第１ダミー酸化シリコン膜５００のパターンが破線で示されている。また、第４層間絶縁膜２１０の表面は、図９（Ｂ）に示すように、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing)法によって平坦化処理が施される。
【００６１】
次に、図１０〜図１２に示すように、第４層間絶縁膜２１０上に塗布した第２フォトレジスト膜６０１を露光、現像する。図１０に示すように、露光、現像後の第２フォトレジスト膜６０１は、第１ダミー酸化シリコン膜５００の延在方向に直交する方向に延びる線状のパターンであり、その線幅と間隔は、共に最小加工寸法（Ｆ）である。なお、図１１（Ａ）は、図１０のＣ−Ｃ’線に沿った断面図、図１１（Ｂ）は、図１０のＤ−Ｄ’線に沿った断面図、図１２（Ａ）は、図１０のＧ−Ｇ’線に沿った断面図、図１２（Ｂ）は、図１０のＨ−Ｈ’線に沿った断面図である。
【００６２】
次に、図１３〜図１５に示すように、第２フォトレジスト膜６０１をマスクにして第４層間絶縁膜２１０と第１ダミー酸化シリコン膜５００とをウェットエッチングし、第１バリアメタル層４００の表面を露出させる。第４層間絶縁膜２１０と第１ダミー酸化シリコン膜５００は、第２フォトレジスト６０１と同じく、その線幅と間隔が共に最小加工寸法（Ｆ）となる。
【００６３】
次に、第２フォトレジスト膜６０１を除去した後、図１６〜図１８に示すように、第４層間絶縁膜２１０および第１ダミー酸化シリコン膜５００をハードマスクに用い、フッ素系ガス雰囲気中で第１バリアメタル４００、ダイオード素子のＮ型シリコン層３０１、ダイオード素子のＰ型シリコン層３００をドライエッチングする。これにより、第１金属配線層１１０とハードマスク（第４層間絶縁膜２１０および第１ダミー酸化シリコン膜５００）とが交わる点において、Ｐ型シリコン層３００、Ｎ型シリコン層３０１および第１バリアメタル４００からなるダイオード柱が形成される。
【００６４】
次に、図１９〜図２１に示すように、ダイオード柱の隙間に第５層間絶縁膜２１１を埋め込んだ後、化学機械研磨による第４層間絶縁膜２１０および第５層間絶縁膜２１１の平坦化処置を施しながら第１ダミー酸化シリコン膜５００を除去し、第１バリアメタル層４００を露出させる。ここまでの工程で、ダイオード素子を形成するための加工が完了する。
【００６５】
＜抵抗性記憶素子の加工方法＞
続いて、抵抗性記憶素子（ＰＣＲ０〜ＰＣＲ３）を形成するための加工方法を説明する。図２２〜図２４は、ダイオード素子ＰＤの上部電極に相当する第１バリアメタル層４００の上部に抵抗性記憶素子層３０２、第２バリアメタル層４０１、第１ダミーシリコン膜７００を堆積させた状態を示している。図２２には、一つ前の工程までに形成されたダイオード素子ＰＤとの対応を明らかにするために、第１ダミーシリコン７００等で覆われたダイオード素子ＰＤの位置が破線で示されている。なお、図２３（Ａ）は、図２２のＣ−Ｃ’線に沿った断面図、図２３（Ｂ）は、図２２のＤ−Ｄ’線に沿った断面図、図２４（Ａ）は、図２２のＧ−Ｇ’線に沿った断面図、図２４（Ｂ）は、図２２のＨ−Ｈ’線に沿った断面図である。
【００６６】
抵抗性記憶素子層３０２は、例えばカルコゲナイド材料からなる合金膜である。また、第２バリアメタル層４０１は、例えば窒化チタンのように抵抗性記憶素子層３０２と後続の工程に堆積される第２金属配線層との間の界面抵抗を低減できる材料で構成されることが望ましい。この第２バリアメタル層４０１は、上下層に含まれる元素の拡散を防止する効果も期待できる。また、第１ダミーシリコン膜７００は、後述するハードマスク形成に用いられる。
【００６７】
次に、図２５〜図２７に示すように、第１ダミーシリコン膜７００上に塗布した第３フォトレジスト膜６０２を露光、現像する。現像後の第３フォトレジスト膜６０２は、図５（Ａ）〜図９（Ｂ）に示した第１金属配線層１１０からなるワード線ＷＬと平行な方向に延びる線状のパターンを有しているが、ワード線ＷＬと直交する方向にＦ１（＜Ｆ）だけずれている。また、第３フォトレジスト膜６０２の線幅および間隔は、共にＦである。
【００６８】
次に、図２８〜図３１に示すように、第３フォトレジスト膜６０２を細線化する。細線化された第３フォトレジスト膜６０２は、破線で示すダイオード素子ＰＤが形成された領域の内側にＦ３かつＦ４（Ｆ３、Ｆ４＜Ｆ）だけずれた位置に配置され、最小加工寸法Ｆよりも遥かに細い線幅Ｆ２を有している。第３フォトレジスト膜６０２の細線化は、例えば図２５〜図２７に示したレジストパターンにアッシング処理や等方性エッチング処理を施し、その寸法を全面的に一様に細らせることにより実現する。なお、図２９（Ａ）は、図２８のＣ−Ｃ’線に沿った断面図、図２９（Ｂ）は、図２８のＤ−Ｄ’線に沿った断面図、図３０（Ａ）は、図２８のＦ−Ｆ’線に沿った断面図、図３０（Ｂ）は、図２８のＧ−Ｇ’線に沿った断面図、図３１は、図２８のＨ−Ｈ’線に沿った断面図である。
【００６９】
次に、図３２〜図３５に示すように、細線化された第３フォトレジスト膜６０２をマスクにして第１ダミーシリコン膜７００をウェットエッチングする。続いて、第３フォトレジスト膜６０２を除去した後、図３６〜図３９に示すように、第１ダミーシリコン膜７００および第２バリアメタル層４０１の上部に第１酸化シリコン膜８００を堆積する。図３６には、一つ前の工程までに形成された構造との対応を明らかにするために、第１酸化シリコン膜８００で覆われた第１ダミーシリコン膜７００のパターンが破線で示されている。
【００７０】
次に、図４０〜図４３に示すように、第１酸化シリコン膜８００を異方性エッチングした後、化学的機械研磨処理を施すことによって、第２バリアメタル層４０１の表面および第１ダミーシリコン膜７００の表面を露出させる。このとき、第１ダミーシリコン膜７００の側壁に残った第１酸化シリコン膜８００は、後続のドライエッチング工程におけるハードマスクとなる。
【００７１】
次に、図４４〜図４７に示すように、第１ダミーシリコン膜７００の側壁に残った第１酸化シリコン膜８００をハードマスクに用いた塩素系ドライエッチングにより、第１ダミーシリコン膜７００、第２バリアメタル層４０１および抵抗性記憶素子層３０２をパターニングする。この結果、図４５〜図４７に示すように、第１金属配線層１１０からなるワード線ＷＬと平行な方向に沿って、第１酸化シリコン膜８００、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなる板状の“ひれ”が形成される。
【００７２】
次に、図４８〜図５１に示すように、上記した第１ダミーシリコン膜７００、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなる板状の“ひれ”の間に第６層間絶縁膜２１２を埋め込んだ後、化学的機械研磨法で第６層間絶縁膜２１２を研磨し、第２バリアメタル層４０１の表面を露出させる。
【００７３】
次に、図５２〜図５５に示すように、第６層間絶縁膜２１２および第２バリアメタル層４０１の上部に第２ダミーシリコン膜７０１を堆積する。図５２には、一つ前の工程までに形成された構造との対応を明らかにするために、第２ダミーシリコン膜７０１で覆われた第２バリアメタル層４０１のパターンが破線で示されている。
【００７４】
次に、図５６〜図５９に示すように、第２ダミーシリコン膜７０１の上部に塗布した第４フォトレジスト膜６０３を露光、現像する。現像後の第４フォトレジスト膜６０３は、第１金属配線層１１０からなるワード線ＷＬと直交する方向に延びる線状のパターンを有しており、それらの線幅および間隔は、共にＦである。また、現像後の第４フォトレジスト膜６０３は、破線で示すダイオード素子ＰＤが形成された領域に対し、ワード線ＷＬと直交する方向にＦ１（＜Ｆ）だけずれた位置に形成される。図５６には、一つ前の工程までに形成された構造との対応を明らかにするために、第２ダミーシリコン膜７０１で覆われた第２バリアメタル層４０１のパターンが破線で示されている。
【００７５】
次に、図６０〜図６３に示すように、第４フォトレジスト膜６０３を細線化する。細線化された第４フォトレジスト膜６０３は、破線で示すダイオード素子ＰＤが形成された領域の内側にＦ３かつＦ４（Ｆ３、Ｆ４＜Ｆ）だけずれた位置に配置され、最小加工寸法Ｆよりも遥かに細い線幅Ｆ２を有している。第４フォトレジスト膜６０３の細線化は、前記第３フォトレジスト膜６０２の細線化処理と同様、細線化前のレジストパターンにアッシング処理や等方性エッチング処理を施し、その寸法を全面的に一様に細らせることにより実現する。なお、図６２（Ａ）は、図６０のＥ−Ｅ’線に沿った断面図である。
【００７６】
次に、図６４〜図６７に示すように、細線化された第４フォトレジスト膜６０３をマスクにして第２ダミーシリコン膜７０１をウェットエッチングする。続いて、第４フォトレジスト膜６０３を除去した後、図６８〜図７１に示すように、第２ダミーシリコン膜７０１、第２バリアメタル層４０１および第６層間絶縁膜２１２の上部に第２酸化シリコン膜８０１を堆積する。図６８には、一つ前の工程までに形成された構造との対応を明らかにするために、第２酸化シリコン膜８０１で覆われた第２ダミーシリコン膜７０１および第２バリアメタル層４０１のパターンがそれぞれ破線で示されている。
【００７７】
次に、図７２〜図７５に示すように、第２酸化シリコン膜８０１を異方性エッチングした後、化学的機械研磨処理を施すことによって、第２バリアメタル層４０１の表面および第２ダミーシリコン膜７０１の表面を露出させる。
【００７８】
次に、図７６〜図７９に示すように、第２ダミーシリコン膜７０１の側壁に残った第２酸化シリコン膜８０１をハードマスクに用いた塩素系ドライエッチングにより、第２ダミーシリコン膜７０１、第２バリアメタル層４０１および抵抗性記憶素子層３０２をパターニングする。この結果、図７７（Ａ）〜図７９（Ｂ）に示すように、ダイオード素子ＰＤが形成された領域に、第２酸化シリコン膜８０１、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなる柱状の抵抗性記憶素子が形成される。
【００７９】
次に、図８０〜図８３に示すように、上記した第２ダミーシリコン膜７０１、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなる柱状の抵抗性記憶素子の間に第７層間絶縁膜２１３を埋め込んだ後、化学的機械研磨法で第７層間絶縁膜２１３を研磨し、第２バリアメタル層４０１の表面を露出させる。
【００８０】
図８４（Ａ）は、図８０〜図８３に示す工程が完了した時点におけるダイオード素子ＰＤと抵抗性記憶素子ＰＣＲとの位置関係を示す平面図である。同図において、符号ＡＲ４０１で示す領域は、ダイオード素子ＰＤの上部電極に相当する第２バリアメタル層４０１の平面パターンを示している。このパターンの平面形状は正方形であり、一辺の長さは最小加工寸法Ｆである。一方、符号ＡＲ３０２０〜ＡＲ３０２３は、図１に示した抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３の平面パターンを示している。これらのパターンの断面形状は正方形であり、一辺の長さは、図７６〜図７９に示した第２酸化シリコン膜８０１の線幅に等しいＦ５（＝Ｆ４−Ｆ１＝Ｆ３＋Ｆ１＜Ｆ、Ｆ＝Ｆ１＋Ｆ２＋Ｆ３＋Ｆ５）である。
【００８１】
図８４（Ｂ）に示す符号ＡＲ３０２０Ｃ〜ＡＲ３０２３Ｃは、図８４（Ａ）に示した抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３の平面パターンＡＲ３０２０〜ＡＲ３０２３のそれぞれと、ダイオード素子ＰＤの平面パターンとが接触する領域の平面パターンである。
【００８２】
ここで、抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３が完全に結晶化されており、カルコゲナイド材料部の抵抗値は同じであると仮定する。また、抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３の抵抗値Ｒ０（ＳＥＴ）〜Ｒ３（ＳＥＴ）に含まれる接触抵抗成分をそれぞれＲＣ０〜ＲＣ３と表すことにする。
【００８３】
抵抗性記憶素子ＰＣＲ０がダイオード素子ＰＤと接触する領域ＡＲ３０２０Ｃは、ダイオード素子ＰＤの平面パターンＡＲ４０１に完全に含まれる。抵抗性記憶素子ＰＣＲ１およびＰＣＲ２がダイオード素子ＰＤと接触する領域ＡＲ３０２１ＣおよびＡＲ３０２２Ｃは、それぞれＦ１だけ削られており、抵抗性記憶素子ＰＣＲ０の接触領域ＡＲ３０２０Ｃよりも小さい。抵抗性記憶素子ＰＣＲ３がダイオード素子ＰＤと接触する領域ＡＲ３０２３Ｃは、互いに直交する両方向においてＦ１だけ削られており、ダイオード素子ＰＤの平面パターンＡＲ４０１に僅かに含まれる。
【００８４】
従って、抵抗性記憶素子ＰＣＲ３の接触領域ＡＲ３０２３Ｃが最も小さい。これらの接触抵抗成分は、ダイオード素子ＰＤの断面積と重なる領域に反比例するので、ＰＣＲＣ０＜ＰＣＲＣ１＝ＰＣＲＣ２＝ＰＣＲＣ３の関係にある。すなわち、完全結晶状態の抵抗性記憶素子ＰＣＲＣＲ０〜ＰＣＰＣＲ３の抵抗値は、前述の通り、ＰＣＲ１（ＳＥＴ）＝ＰＣＲ２（ＳＥＴ）＜ＰＣＲ３（ＳＥＴ）＜ＰＣＲ１（ＲＥＳＥＴ）の関係にある。
【００８５】
＜メモリセル上部電極の加工方法＞
次に、メモリセルの上部電極の加工方法について説明する。まず、図８５〜図８８に示すように、前記図８０〜図８３に示した構造体の上部に第２金属配線層１１１および第３ダミーシリコン膜７０２を順次堆積し、続いて第３ダミーシリコン膜７０２の上部に塗布した第５フォトレジスト膜６０４を露光、現像する。
【００８６】
上記第２金属配線層１１１は、微細加工が可能な金属、例えばタングステンからなる。また、現像後の第５フォトレジスト膜６０４は、第１金属配線層１１０からなるワード線ＷＬと直交する方向に延びる線状のパターンを有しており、それらの線幅および間隔は、共にＦである。また、現像後の第５フォトレジスト膜６０４は、破線で示すダイオード素子ＰＤが形成された領域に対し、ワード線ＷＬに平行な方向にＦ１（＜Ｆ）だけずれた位置に形成される。このような位置関係により、抵抗性記憶素子ＰＣＲの上部電極となる第２バリアメタル層４０１は、第５フォトレジスト膜６０４によって完全に覆われる。
【００８７】
次に、図８９〜図９２に示すように、第５フォトレジスト膜６０４をマスクにして第３ダミーシリコン膜７０２をウェットエッチングし、第２金属配線層１１１の表面を露出させる。続いて、第５フォトレジスト膜６０４を除去した後、図９３〜図９６に示すように、第３ダミーシリコン膜７０２をハードマスクに用いたフッ素系ドライエッチングによって、第２金属配線層１１１をパターニングする。この結果、抵抗性記憶素子ＰＣＲの上部電極に相当する第２バリアメタル層４０１を完全に覆う第２金属配線層１１１からなる配線パターンが形成される。
【００８８】
次に、図９７〜図９９に示すように、第２金属配線層１１１のパターン間に第８層間絶縁膜２１４を埋め込んだ後、化学的機械研磨法によって第８層間絶縁膜２１４の表面を平坦化する。このような平坦化処理を施すことによって、メモリアレイの上部に形成される制御線や電源電圧給電線などの配線の加工精度の低下を回避することができる。
【００８９】
＜効果＞
以上のように構成された本実施の形態によれば、下記の三つの効果が得られる。まず、第１の効果は、一辺が最小加工寸法Ｆに等しい柱状のダイオード素子ＰＤを用い、一辺が最小加工寸法Ｆよりも短い柱状の抵抗性記憶素子ＰＣＲを選択することができる点にある。このような選択動作により、抵抗性記憶素子ＰＣＲを完全に結晶状態あるいは非晶質状態とするために必要な電流を印加することが可能となる。
【００９０】
第２の効果は、抵抗性記憶素子ＰＣＲの加工に用いるハードマスクの基礎となるダミーシリコン膜のパターンをダイオード柱の中心軸からずらした位置に形成することにより、ダイオード素子ＰＤ上に形成される４個の抵抗性記憶素子ＰＣＲの位置をずらすことができる。これにより、４個の抵抗性記憶素子ＰＣＲ１〜ＰＣＲ３の下部電極面積、すなわち下部電極との接触抵抗を異なる値に作り込むことができる点にある。このような構成により、接触抵抗の小さな抵抗性記憶素子ＰＣＲから順に、プログラミング電流を印加することが可能となる。
【００９１】
第３の効果は、上記した第２の効果により、４個の抵抗性記憶素子ＰＣＲ１〜ＰＣＲ３を順々に非晶質状態にすることができる点にある。このような効果により、最小加工寸法Ｆの二乗の４倍の面積を要するメモリセルを用いて２ビットの情報を記憶する多値セル型の相変化メモリを実現することができる。
【００９２】
（実施の形態２）
前記実施の形態１では、図８４（Ａ）、（Ｂ）に示したように、ダイオード素子の形成位置と抵抗性記憶素子の形成位置とをずらすことによって、ダイオード素子と抵抗性記憶素子との接触面積を調整した。このような加工方法では、製造ばらつきによって、ダイオード素子と抵抗性記憶素子との位置関係が大きくずれる虞があり、極端な場合には、ダイオード素子ＰＤと抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３が接触する領域ＡＲ３０２１Ｃ、ＡＲ３０２２Ｃ、ＡＲ３０２３Ｃが消滅してしまう虞がある。
【００９３】
上記のような不具合を回避する方法の一つとして、抵抗性記憶素子層３０２を加工する際のハードマスク形成に用いた第１ダミーシリコン膜７００（図２８〜図３５参照）と第２ダミーシリコン膜７０１（図６０〜図６７参照）の線幅Ｆ２をさらに細くすることにより、図８４（Ａ）、（Ｂ）に示したダイオード素子と抵抗性記憶素子との接触領域を互いに近づけることが考えられる。
【００９４】
しかし、抵抗性記憶素子同士の間隔を狭めると、熱ディスターブの問題を誘発する虞があるので、合わせずれの問題を完全に解決するのは難しい。本実施の形態では、このような場合を想定し、抵抗性記憶素子のさらに別の加工方法を提供する。
【００９５】
図１００は、本実施の形態の加工方法によって得られたメモリセルにおけるダイオード素子と抵抗性記憶素子との位置関係を示す平面図である。同図では、前記実施の形態１の図８４（Ａ）、（Ｂ）に示した部位と同じ部位に同じ符号を付している。
【００９６】
本実施の形態の特徴は次の２つにある。第１の特徴は、前記実施の形態１と同様、ダイオード素子ＰＤと抵抗性記憶素子ＰＣＲ０との接触領域ＡＲ３０２０の平面形状が、一辺Ｆ５の正方形である点にある。
【００９７】
第２の特徴は、ダイオード素子ＰＤと抵抗性記憶素子ＰＣＲ１〜ＰＣＲ３との接触領域ＡＲ３０２１Ｘ〜ＡＲ３０２３Ｘが前記実施の形態１よりも小さい点にある。すなわち、ダイオード素子ＰＤと抵抗性記憶素子ＰＣＲ１〜ＰＣＲ２との接触領域ＡＲ３０２１Ｘ〜ＡＲ３０２２Ｘにおいて、長辺方向の長さは実施の形態１と同じＦ５であるが、短辺方向の長さはＦ３よりも短いＦ３’である。また、ダイオード素子ＰＤと抵抗性記憶素子ＰＣＲ３との接触領域ＡＲ３０２３Ｘの形状は正方形であるが、一辺の長さはＦ３よりも短いＦ３’である。これらの形状は、実施の形態１で説明した加工工程において、抵抗性記憶素子層３０２の加工に用いられるハードマスクの線幅を二種類設ける工程を追加することによって実現される。そこで、以下では、この工程について説明する。
【００９８】
まず、ダイオード素子ＰＤの形成、抵抗性記憶素子層３０２の堆積およびハードマスク（第１酸化シリコン膜８００）の形成までの工程は、実施の形態１の図４〜図４３に示した工程と同じである。
【００９９】
次に、次に、図１０１〜図１０４に示すように、ハードマスク（第１酸化シリコン膜８００）エッチングレートを変えるために、第１酸化シリコン膜８００に対し、斜め方向（ビット線の延在方向）から砒素を注入する。なお、図１０２（Ａ）は、図１０１のＣ−Ｃ’線に沿った断面図、図１０２（Ｂ）は、図１０１のＤ−Ｄ’線に沿った断面図、図１０３（Ａ）は、図１０１のＦ−Ｆ’線に沿った断面図、図１０３（Ｂ）は、図１０１のＧ−Ｇ’線に沿った断面図、図１０４は、図１０１のＨ−Ｈ’線に沿った断面図である。
【０１００】
図１０１、図１０２（Ａ）および図１０３（Ｂ）から分かるように、砒素は、第１ダミーシリコン膜７００の右側壁に形成された第１酸化シリコン膜８００に直接注入される。これに対し、第１ダミーシリコン膜７００の直上に堆積された第１酸化シリコン膜８００が遮蔽物となるので、第１ダミーシリコン膜７００の左側壁に形成された第１酸化シリコン膜８００には、砒素が殆ど注入されない。これにより、第１酸化シリコン膜８００中の砒素濃度を、第１ダミーシリコン膜７００の左側壁より右側壁の方が高くなるように制御できる。
【０１０１】
次に、図１０５〜図１０８に示すように、第１酸化シリコン膜８００を異方性エッチングした後、化学的機械研磨処理を施すことによって、第２バリアメタル層４０１の表面および第１ダミーシリコン膜７００の表面を露出させる。このとき、第１ダミーシリコン膜７００の両側壁に残った第１酸化シリコン膜８００の幅は、注入された砒素濃度の違いを反映している。すなわち、砒素濃度が高い領域の第１酸化シリコン膜８００はエッチレートが上がるので、その幅が相対的に狭くなる。これに対し、砒素濃度が低い領域の第１酸化シリコン膜８００はエッチレートが下がるので、その幅が相対的に広くなる。
【０１０２】
次に、図１０９〜図１１２に示すように、第１ダミーシリコン膜７００の両側壁に残った第１酸化シリコン膜８００をハードマスクに用いた塩素系ドライエッチングにより、第１ダミーシリコン膜７００、第２バリアメタル層４０１および抵抗性記憶素子層３０２をパターニングする。この結果、図１１０〜図１１２に示すように、第１金属配線層１１０からなるワード線ＷＬと平行な方向に沿って、第１酸化シリコン膜８００、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなり、かつ幅の異なる板状の“ひれ”が形成される。
【０１０３】
次に、実施の形態１の図４８〜図６７で説明した加工方法と同じ加工方法を施し、互いに９０度異なる方向の線幅の異なるハードマスクを形成する。すなわち、図１１３〜図１１６に示すように、ハードマスク（第２酸化シリコン膜８００）エッチングレートを変えるために、第２酸化シリコン膜８０１に対し、斜め方向（ワード線の延在方向）から砒素を注入する。なお、図１１５（Ａ）は、図１１３のＥ−Ｅ’線に沿った断面図である。
【０１０４】
図１１３、図１１４（Ｂ）、図１１５（Ｂ）および図１１６（Ｂ）から分かるように、砒素は、第２ダミーシリコン膜７０１の右側壁に形成された第２酸化シリコン膜８０１に直接注入される。これに対し、第２ダミーシリコン膜７０１の直上に堆積された第２酸化シリコン膜８０１が遮蔽物となるので、第２ダミーシリコン膜７０１の左側壁に形成された第２酸化シリコン膜８０１には、砒素が殆ど注入されない。これにより、第２酸化シリコン膜８０１中の砒素濃度を、第２ダミーシリコン膜７０１の左側壁より右側壁の方が高くなるように制御できる。
【０１０５】
次に、図１１７〜図１２０に示すように、第２酸化シリコン膜８０１を異方性エッチングした後、化学的機械研磨処理を施すことによって、第２バリアメタル層４０１の表面および第２ダミーシリコン膜７０１の表面を露出させる。このとき、第２ダミーシリコン膜７０１の両側壁に残った第２酸化シリコン膜８０１の幅は、注入された砒素濃度の違いを反映している。すなわち、砒素濃度が高い領域の第２酸化シリコン膜８０１はエッチレートが上がるので、その幅が相対的に狭くなる。これに対し、砒素濃度が低い領域の第２酸化シリコン膜８０１はエッチレートが下がるので、その幅が相対的に広くなる。
【０１０６】
次に、図１２１〜図１２４に示すように、第２ダミーシリコン膜７０１の両側壁に残った第２酸化シリコン膜８０１をハードマスクに用いた塩素系ドライエッチングにより、第２ダミーシリコン膜７０１、第２バリアメタル層４０１および抵抗性記憶素子層３０２をパターニングする。この結果、図１２２〜図１２４に示すように、ダイオード素子ＰＤが形成された領域に、第２酸化シリコン膜８０１、第２バリアメタル層４０１、抵抗性記憶素子層３０２の３層からなる柱状の抵抗性記憶素子ＰＣＲが形成される。
【０１０７】
このように、本実施の形態によれば、製造ばらつきが大きい場合においても、ダイオード素子ＰＤの上部にダイオード素子ＰＤとの接触面積の異なる４個の抵抗性記憶素子ＰＣＲ０〜ＰＣＲ３を形成することが可能となる。
【０１０８】
（実施の形態３）
本実施の形態では、相変化メモリの記憶容量をさらに増大させるためのメモリアレイ構成について説明する。
【０１０９】
図１２５は、前記実施の形態２で説明した加工方法を用いて形成した断面積の異なる抵抗性記憶素子からなる４個のメモリセルＭＣ０〜ＭＣ３をシリコン基板１００上に積み重ねた構造を示している。メモリアレイの構成の一例を説明するために、同図には、各層のビット線ＢＬ００〜ＢＬ０３とワード線ＷＬ０〜ＷＬｎとの交点に接続されたメモリセル群ＭＣＢと、ビット線ＢＬ００〜ＢＬ０３を選択するためのマルチプレクサＭＵＸが示されている。なお、ワード線ＷＬ０〜ＷＬｎは各層で共通のものであり、図に示されていない位置で互いに接続されている。
【０１１０】
メモリセル群ＭＣＢとマルチプレクサＭＵＸは、シリコン基板１００上のＰウェル１０１に形成される。符号１０３は、マルチプレクサＭＵＸが有するＮＭＯＳトランジスタのゲート電極となるポリシリコン層である。符号１０４は、ＮＭＯＳトランジスタのソース電極またはドレイン電極となるＮ＋拡散層である。
【０１１１】
符号１１０Ａ〜１１０Ｄは、メモリセルの下部電極であり、かつビット線ＢＬ００〜ＢＬ０３となるタングステン層である。符号１１１Ａ〜１１１Ｄはメモリセルの上部電極であり、かつワード線となるタングステン層である。これらのタングステン層は同図では省略されているが、互いに相間絶縁膜で分離されている。
【０１１２】
符号９００は、タングステン層１１１ＡとＮ＋拡散層１０４とを接続するための第１のコンタクトホールである。９０１は、ビット線ＢＬ００とＢＬ０１に相当する二つのタングステン層を接続するための第２のコンタクトホールである。符号９０２は、ビット線ＢＬ０１とＢＬ０２に相当する二つのタングステン層を接続するための第３のコンタクトホールである。符号９０３は、ビット線ＢＬ０２とＢＬ０３に相当する二つのタングステン層を接続するための第４のコンタクトホールである。以上のような構成により、ホール相変化メモリの集積度を向上させることができる。
【０１１３】
（実施の形態４）
本実施の形態では、前記実施の形態１の図３で説明したメモリセルの消去動作およびプログラミング動作とは異なる動作の例を説明する。本動作シーケンスの特徴は、所望の抵抗値に変化させることが出来たか否かを確認する、所謂ベリファイ読出し動作を行って、所望の抵抗値に到達しないメモリセルについては、消去動作およびプログラミング動作を追加して行う点にある。
【０１１４】
図１２６は、図１に示したメモリセルＭＣ００の消去動作シーケンスを示している。以下では、ベリファイ読出し動作をＮｍａｘ回行うものと仮定して、本実施の形態による動作を説明する。
【０１１５】
先ず、メモリセルＭＣ００にＩＣＥＬＬ００＝ＩＥＲＳなる消去電流を印加する。次に、ベリファイ読出し動作を行い、メモリセルＭＣ００の抵抗値Ｒ００が消去抵抗Ｒｅｒよりも低いか否かを確認する。もし、消去抵抗Ｒｅｒよりも低ければ、当該メモリセルＭＣ００への消去動作を終了する。仮に、消去抵抗Ｒｅｒよりも高ければ、印加電流ＩＣＥＬＬ００をＩＥＲＳ＋ΔＩＥＲＳ×Ｎに微増させて再消去動作とベリファイ動作を行う。電流値の調整方法としては、消去電圧ＶＥＲＳを微増させたり、電流源のインピーダンスを微減させたりするなど、種々の手段があり得る。以降、メモリセルＭＣ００の抵抗値Ｒ００が消去抵抗Ｒｅｒを下回るまで、あるいは再消去回数がＮｍａｘに達するまで、印加電流を微増させながら、消去動作を繰り返す。
【０１１６】
図１２７は、図１に示したメモリセルＭＣ００の第１書込み動作シーケンスを示している。以下では、ベリファイ読出し動作をＪｍａｘ回行うものと仮定して、本実施の形態による動作を説明する。
【０１１７】
先ず、メモリセルＭＣ００にＩＣＥＬＬ００＝ＩＰＲＧ１なる第１書込み電流を印加する。次に、ベリファイ読出し動作を行い、メモリセルＭＣ００の抵抗値Ｒ００が第１書込み抵抗Ｒｐｒｇ１よりも高いか否かを確認する。もし、第１書込み抵抗Ｒｐｒｇ１よりも高ければ、当該メモリセルＭＣ００への第１書込み動作を終了する。仮に、第１書込み抵抗Ｒｐｒｇ１よりも低ければ、印加電流ＩＣＥＬＬ００をＩＰＲＧ１＋ΔＩＰＲＧ１×Ｊに微増させて再書込み動作とベリファイ動作を行う。電流値の調整方法としては、第１書込み電圧ＶＰＲＧ１を微減させたり、電流源のインピーダンスを微減させたりするなど、種々の手段があり得る。以降、メモリセルＭＣ００の抵抗値Ｒ００が第１書込み抵抗Ｒｐｒｇ１よりも高くなるまで、あるいは再書込み回数がＪｍａｘに達するまで、印加電流を微増させながら、書込み動作を繰り返す。
【０１１８】
図１２８は、図１に示したメモリセルＭＣ００の第２書込み動作シーケンスを示している。以下では、ベリファイ読出し動作をＫｍａｘ回行うものと仮定して、本実施の形態による動作を説明する。
【０１１９】
先ず、メモリセルＭＣ００にＩＣＥＬＬ００＝ＩＰＲＧ２なる第２書込み電流を印加する。次に、ベリファイ読出し動作を行い、メモリセルＭＣ００の抵抗値Ｒ００が第２書込み抵抗Ｒｐｒｇ２よりも高いか否かを確認する。もし、第２書込み抵抗Ｒｐｒｇ２よりも高ければ、当該メモリセルＭＣ００への第２書込み動作を終了する。仮に、第２書込み抵抗Ｒｐｒｇ２よりも低ければ、印加電流ＩＣＥＬＬ００をＩＰＲＧ２＋ΔＩＰＲＧ２×Ｋに微増させて再書込み動作とベリファイ動作を行う。電流値の調整方法としては、第２書込み電圧ＶＰＲＧ２を微減させたり、電流源のインピーダンスを微減させたりするなど、種々の手段があり得る。以降、メモリセルＭＣ００の抵抗値Ｒ００が第２書込み抵抗Ｒｐｒｇ２よりも高くなるまで、あるいは再書込み回数がＫｍａｘに達するまで、印加電流を微増させながら、書込み動作を繰り返す。
【０１２０】
図１２９は、図１に示したメモリセルＭＣ００の第３書込み動作シーケンスを示している。以下では、ベリファイ読出し動作をＭｍａｘ回行うものと仮定して、本実施の形態による動作を説明する。
【０１２１】
先ず、メモリセルＭＣ００にＩＣＥＬＬ００＝ＩＰＲＧ３なる第３書込み電流を印加する。次に、ベリファイ読出し動作を行い、メモリセルＭＣ００の抵抗値Ｒ００が第３書込み抵抗Ｒｐｒｇ３よりも高いか否かを確認する。もし、第３書込み抵抗Ｒｐｒｇ３よりも高ければ、当該メモリセルＭＣ００への第３書込み動作を終了する。仮に、第３書込み抵抗Ｒｐｒｇ３よりも低ければ、印加電流ＩＣＥＬＬ００をＩＰＲＧ３＋ΔＩＰＲＧ３×Ｍに微増させて再書込み動作とベリファイ動作を行う。電流値の調整方法としては、書込み電圧ＶＷＴを微増させたり、電流源のインピーダンスを微減させたりするなど、種々の手段があり得る。以降、メモリセルＭＣ００の抵抗値Ｒ００が第３書込み抵抗Ｒｐｒｇ３よりも高くなるまで、あるいは再書込み回数がＭｍａｘに達するまで、印加電流を微増させながら、書込み動作を繰り返す。
【０１２２】
以上のような構成と動作により、メモリセルの製造ばらつきや抵抗性記憶素子の組成ばらつきなどに起因する電気特性のばらつきを補償した、消去動作およびプログラミング動作を行うことができる。よって、高信頼な相変化メモリを実現することが可能となる。なお、図１２６〜図１２９に示した動作シーケンスでは、メモリセル電流ＩＣＥＬＬ００の値を微調整して再書込み動作を行う例を示した。しかし、微調整可能な再書込み条件はメモリセル電流に限らず、メモリセル電流の印加時間とすることもできる。あるいは、メモリセル電流とその印加時間の両方を微調整する方法を導入することもできる。これらの方法は、抵抗性記憶素子に用いられる材料の物性や電気特性に合わせて、最も効果の大きいものを導入するのがよい。
【０１２３】
（実施の形態５）
本実施の形態では、前記実施の形態１〜４で説明した相変化メモリのセルアレイを適用したメモリモジュールの構成例について、図１３０を参照しながら説明する。本メモリモジュールＰＣＭＭＤＬは、相変化メモリＰＣＭ０〜ＰＣＭ３、外付けのランダム・アクセス・メモリＲＡＭ１、コントローラブロックＣＴＬＲＢＬＫで構成される。相変化メモリＰＣＭ０〜ＰＣＭ３の各々は、相変化メモリアレイＰＣＭＡと周辺回路ＰＥＲＩとで構成される。相変化メモリアレイＰＣＭ０〜ＰＣＭ３の各々は例えば、図１に示した回路構成である。周辺回路ＰＥＲＩは、記憶情報やアドレス、コマンドの授受を行う入出力回路や、アドレスのデコード回路、電源回路などを有する。
【０１２４】
外付けのランダム・アクセス・メモリＲＡＭ１は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である。コントローラブロックＣＴＬＲＢＬＫは、マイクロ・プロセッサ・ユニットＭＰＵ、ランダム・アクセス・メモリＲＡＭ０、読出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ、相変化メモリインタフェイスＰＣＭＩＦ、ホスト機器インタフェイスＨＯＳＴＩＦで構成される。ランダム・アクセス・メモリＲＡＭ０は、ＳＲＡＭまたはＤＲＡＭである。外付けのランダム・アクセス・メモリＲＡＭ１やランダム・アクセス・メモリＲＡＭ０は、相変化メモリＰＣＭから読出した記憶情報や、相変化メモリＰＣＭへ新たに書込む情報を一時保持する。Ｗｅａｒ ｌｅｖｅｌｉｎｇや誤り訂正などのプログラムは、読出し専用メモリＲＯＭに記憶されている。マイクロ・プロセッサ・ユニットＭＰＵは、このプログラムを読出して、Ｗｅａｒ ｌｅｖｅｌｉｎｇを実行する。コントローラＣＴＬＲの各ユニットは、相変化メモリインタフェイスＰＣＭＩＦから相変化メモリ信号群ＰＣＭＳＩＧを介して相変化メモリＰＣＭと接続される。また、ＲＡＭ信号群ＲＡＭＳＩＧを介して外付けのランダム・アクセス・メモリＲＡＭ１と接続される。さらに、ホスト機器インタフェイスＨＯＳＴＩＦからホスト機器信号群ＨＯＳＴＳＩＧを介してホスト機器ＨＯＳＴと接続される。以上のような構成と機能により、大容量かつ高信頼のメモリモジュールを実現することができる。
【０１２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２６】
例えば、図１に示したメモリアレイの規模は９ビット（＝３×３ビット）に限定されず、さらに大きな規模でもよい。この場合、ワードドライバやセンスアンプなどの直接周辺回路の数を低減することができるので、さらに高集積な相変化メモリを実現することが可能である。
【０１２７】
また、図４に示したダイオード素子のＰ型シリコン層３００とＮ型シリコン層３０１との間に真性半導体層を挿入した構成を適用してもよい。この場合、ダイオード素子の逆方向電圧を印加したときの耐圧を向上させることが可能となる。
【０１２８】
さらに、本発明は、一つの半導体チップに相変化メモリを集積した単体メモリに限らず、一つの半導体チップに相変化メモリと他の回路を混載したオンチップメモリに適用することも可能である。
【産業上の利用可能性】
【０１２９】
本発明は、多値セル型の相変化メモリに適用することができる。
【符号の説明】
【０１３０】
１００  シリコン基板
１０１  Ｐウェル
１０２  酸化シリコン膜
１０３  ポリシリコン層
１０４  Ｎ＋拡散層領域
１１０  第１金属配線層
１１１  第１金属配線層
２００  第１層間絶縁膜
２１０  第４層間絶縁膜
２１１  第５層間絶縁膜
２１２  第６層間絶縁膜
２１３  第７層間絶縁膜
２１４  第８層間絶縁膜
３００  Ｐ型シリコン層
３０１  Ｎ型シリコン層
３０２  抵抗性記憶素子層
４００  第１バリアメタル層
４０１  第２バリアメタル層
５００  第１ダミー酸化シリコン膜
６００  第１フォトレジスト膜
６０１  第２フォトレジスト膜
６０２  第３フォトレジスト膜
６０３  第４フォトレジスト膜
６０４  第５フォトレジスト膜
７００  第１ダミーシリコン膜
７０１  第２ダミーシリコン膜
７０２  第３ダミーシリコン膜
８００  第１酸化シリコン膜
８０１  第２酸化シリコン膜
９００、９０１、９０２、９０３  コンタクトホール
ＢＬ  ビット線
ＰＤ  ダイオード素子
ＰＣＲ  抵抗性記憶素子
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011165904.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2011165904.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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