(57)【要約】【課題】スイッチング手段に係る電圧を下げることのできるＤＣ／ＤＣコンバータを提供する。【解決手段】入力側のトランスの１次回路は、スイッチング手段Ｑ１〜Ｑ４をブリッジ状に配置するとともにその相対する２辺に、スイッチング手段と直列にコンデンサを配列（Ｑ３とＣ１、Ｑ４とＣ２）し、そのコンデンサＣ１、Ｃ２によりスイッチング手段Ｑ１、Ｑ２がオフ時におけるトランス端子間電圧をクランプさせる構成にしたうえで、スイッチング手段Ｑ１、Ｑ２をオン・オフのスイッチングをさせるときのデュティ（＝オン時間Ｔｏｎ／（オン時間Ｔｏｎ＋オフ時間Ｔｏｆｆ））を制限する構成とした。【選択図】図１
2011205862.tif 000002
【特許請求の範囲】
【請求項１】
１次コイルと２次コイルを有するトランスと、
回路がブリッジに構成され、そのブリッジの相対する２辺のそれぞれに第１のスイッチング手段を有し、他の相対する２辺のそれぞれに第２のスイッチング手段とコンデンサとを直列接続したクランプ機能素子を有し、そのブリッジの相対する２つの頂点に第１のＤＣ電圧を入力させ、他の相対する２つの頂点を前記１次コイルに接続する構成の１次側回路と、
前記１次コイルからの出力を整流し、第２のＤＣ電圧を出力させる２次側回路と、前記第２のＤＣ電圧を検出する出力電圧検出手段と、
デュティを変更可能なパルスを生成し、前記出力電圧検出手段が検出した電圧を基に、前記第１のスイッチング手段をスイッチングさせる前記パルスの前記デュティを約最大７０％以下の所定デュティ範囲を越えない範囲で変化させることにより、所望の第２のＤＣ電圧になるように制御する制御部と、を備えたことを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記制御部は、さらに、前記第２のＤＣ電圧を検出する入力電圧検出手段を有し、前記所定デュティ範囲を前記入力検出手段が検出した電圧に対応して求め、求めた前記所定デュティ範囲を越えない範囲で変化させることにより、前記所望の第２のＤＣ電圧になるように制御することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記第１のスイッチング手段及び第２のスイッチング手段は、ＦＥＴ素子で構成されており、前記制御部は、前記所定デュティ範囲として、前記入力検出手段が検出した電圧を基に前記ＦＥＴ素子のドレイン−ソース間電圧が前記第１のＤＣ電圧を越えないで動作するデュティ範囲を求めることを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記所定デュティ範囲は５０％以下の範囲であって、
前記制御部は、
前記出力電圧検出手段が検出した電圧を基に、所望の第２のＤＣ電圧になるように制御しているときに、前記第１のスイッチング手段をスイッチングする前記パルスの前記デュティが、５０％を越えようとするときは、５０％を越えないように制限することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるＤＣ電圧を所望のＤＣ電圧に変換して供給するＤＣ／ＤＣコンバータに関する。特に、１次側スイッチング回路を、スイッチング素子をブリッジ構成するＤＣ／ＤＣコンバータであって、そのスイッチング素子に係る高圧な負荷を軽減する技術に係る。
【背景技術】
【０００２】
従来より、例えば、図８に示すフォワードコンバータ、図９に示すフライバックコンバータ、或いは図１０に示す２石フォワードコンバータが知られている。
【０００３】
図８に示すフォワードコンバータは、入力電圧Ｖｉ（ＤＣ）をトランスＴ１０の１次側巻線のタップ（１次側巻線を巻線数Ｎ１０―１とＮ１０―２とに分割した点）とその１次巻線に直列に配列されたＭＯＳＦＥＴ（素子）Ｑ１２とで受けて、そのＭＯＳＦＥＴＱ１２を所定周期のパルスでオン・オフのスイッチングをさせることで、トランスＴ１０に高圧のパルスを発生させる。そして、２次側でダイオードＱ５，６で半波整流し、コイルＬ１、コンデンサＣ３で平滑して、所望の出力電圧Ｖｏ（ＤＣ）として出力する。この回路の場合、ＭＯＳＦＥＴＱ１２がオフのときにそのドレインソース間に係る電圧Ｖｄｓ（以下、Ｄ−Ｓ端子間電圧Ｖｄｓと言う。）は、[入力電圧Ｖｉ＋トランスＴ１０の１次側巻線のタップーＭＯＳＦＥＴＱ１２間のトランス端子間電圧Ｖｔ（以下、トランス端子間電圧Ｖｔと言う。）]になる。図８の場合、ダイオードＱ１１はクランプ用ダイオードであり、入力電圧Ｖｉが入力されるタップがトランスＴ１０の１次側巻線の中点であれば（つまり、Ｎ１０―１＝Ｎ１０―２の場合）そのダイオードＱ１１と、ダイオードＱ１１に接続された側の１次巻線部分（巻線Ｎ１０―１部分）により、トランス端子間電圧Ｖｔは、入力電圧Ｖｉに抑えられる。したがって、Ｄ−Ｓ端子間電圧Ｖｄｓは、Ｖｉ＋Ｖｔ＝２Ｖｉで表せられる。
【０００４】
図８の回路におけるシュミレーションによれば、入力電圧Ｖｉ＝６５０Ｖとしたとき、Ｖｄｓが約１３００Ｖになる。ＭＯＳＦＥＴＱ１２としては、その規格上の定格値に対する実際の動作時の値（ここでは、これを低減率と言う。低減率は、規格に対して動作状態の余裕を示す値である。）を７０％以内として設計すれば、Ｄ−Ｓ端子間電圧Ｖｄｓの定格値が１９００Ｖの素子を選定する必要がある。
【０００５】
図９に示すフライバックコンバータは、入力電圧Ｖｉ（ＤＣ）をトランスＴ１１の１次巻線とその１次巻線に直列に配列されたＭＯＳＦＥＴ素子Ｑ１３とで受けて、そのＭＯＳＦＥＴＱ１３を所定周期のパルスでオン・オフのスイッチングをさせることで、トランスＴ１１に高圧なパルスを発生させる。そして、２次側でダイオードＱ５で半波整流し、コイルＬ１、コンデンサＣ３で平滑して、所望の出力電圧Ｖｏ（ＤＣ）として出力する。この回路の場合、ＭＯＳＦＥＴ素子Ｑ１３がオフのときのＤ−Ｓ端子間電圧Ｖｄｓは、図８と同様に、[入力電圧Ｖｉ＋トランス端子間電圧Ｖｔ]になる。そして、図９の場合、トランス端子間電圧Ｖｔ＝出力電圧Ｖｏ×（トランスＴ１１の１次の巻線数Ｎ１１―１／２次の巻線数Ｎ１１―２）である。一方、図９において、パルスによるオン時間をＴｏｎ、オフ時間をＴｏｆｆとすれば、ＭＯＳＦＥＴ素子Ｑ１３がオンＴｏｎのときに供給された入力電圧の時間積Ｖｉ×Ｔｏｎ＝トランスＴ１１に形成された電圧の時間積Ｖｔ×Ｔｏｆｆであるように動作したときにトランス端子間電圧Ｖｔは最小になる。したがって、Ｄ−Ｓ端子間電圧Ｖｄｓ＝Ｖｉ＋Ｖｔ＝Ｖｉ＋Ｖｉ×（Ｔｏｎ／Ｔｏｆｆ）で表される。
【０００６】
図９の回路におけるシュミレーションによれば、入力電圧Ｖｉ＝６５０Ｖとしたとき、Ｖｄｓが約８８９Ｖになる。ＭＯＳＦＥＴＱ１３としては、低減率を７０％以内として設計すれば、Ｄ−Ｓ端子間電圧Ｖｄｓの定格値が１３００Ｖの素子を選定する必要がある。なお図９の回路の場合、入力電圧投入時や２次側負荷が急に大になったときに、それでも出力電圧を一定に保とうとして、制御部（不図示）がＭＯＳＦＥＴ素子Ｑ１３を駆動するパルスのデュティ（ｄｕｔｙ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ））を最大７０％にあげることがある。そのとき、ＭＯＳＦＥＴ素子Ｑ１３のＤ−Ｓ端子間電圧Ｖｄｓは、入力電圧の約３．３倍ぐらいになるので、図９に示すようにダイオードＱ１４，コンデンサＣ１１及び抵抗Ｒ１０によるクランプ回路を設けて、Ｄ−Ｓ端子間電圧Ｖｄｓの増大を抑制している。
【０００７】
図１０に示すフォワードコンバータは、入力電圧Ｖｉ（ＤＣ）をトランスＴ１２の１次側巻線の一方の端部と直列に配列されたＭＯＳＦＥＴ（素子）Ｑ１と、１次側巻線の他方の端部と直列に配列されたＭＯＳＦＥＴＱ２で受けて、そのＭＯＳＦＥＴ素子Ｑ１、Ｑ２をデュティ５０％を上限としたデュティの所定周期のパルスで、同じタイミングでオン・オフのスイッチングをさせることで、トランスＴ１２に高圧なパルスを発生させる。そして、２次側でダイオードＱ５，６で半波整流し、コイルＬ１、コンデンサＣ３で平滑して、所望の出力電圧Ｖｏ（ＤＣ）として出力する。図８の回路との違いは、図１０の回路の場合は、ＭＯＳＦＥＴＱ１、Ｑ２がオフしたときのトランス端子間電圧ＶｔがダイオードＱ１５，１６を介して、入力電圧Ｖｉになるようクランプされることである。この回路の場合、ＭＯＳＦＥＴＱ１がオフのときのＤ−Ｓ端子間電圧Ｖｄｓは、入力電圧Ｖｉになる。
【０００８】
図１０の回路におけるシュミレーションによれば、入力電圧Ｖｉ＝６５０Ｖとしたとき、Ｖｄｓが約６５０Ｖになる。ＭＯＳＦＥＴＱ１、２としては、低減率を７０％以内として設計すれば、Ｄ−Ｓ端子間電圧Ｖｄｓの定格値が１０００Ｖの素子を選定する必要がある。なお図１０の回路の場合、入力電圧投入時や２次側負荷が急に大になったときに、それでも出力電圧を一定に保とうとして、制御部（不図示）がＭＯＳＦＥＴＱ１、２を駆動するパルスのデュティ（ｄｕｔｙ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ））を５０％にあげることがある。そのとき、ＭＯＳＦＥＴＱ１、２のＤ−Ｓ端子間電圧Ｖｄｓは、ダイオードＱ１５，１６により入力電圧Ｖｉにクランプさせるので、上記の定格さえ確保されれば問題ない。
【０００９】
具体的、従来例としては、特許文献１のＤＣ／ＤＣコンバータがある。特許文献１の一次側回路（スイッチング回路）は、図９のフライバックコンバータと、クランプの仕方が異なるが、スイッチングの仕方では類似する。また、１次側回路から２次側回路への電力伝達が、スイッチング素子（ＭＯＳＦＥＴ）がオン状態のときに行われるという点では、特許文献１の技術は、図８のフォワードコンバータと同じである。簡単に、デュティ、Ｄ−Ｓ端子間電圧Ｖｄｓを比較してみると、特許文献１及び、図９のフライバックコンバータは、デュティが５０％以上で動作可能であり、Ｄ−Ｓ端子間電圧Ｖｄｓが入力電圧の２倍より低い値で動作可能である。図８のフォワードコンバータは、Ｄ−Ｓ端子間電圧Ｖｄｓが入力電圧の２倍になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−９４５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のように、数十ボルトから１０００Ｖぐらいの高電圧入力のＤＣ／ＤＣコンバータでは、スイッチング素子の動作電圧が高い。そのため定格電圧の高い、スイッチング素子を選定する必要がある。そして、定格電圧が高いスイッチング素子は、一般的に、導通損が大きく、スイッチング動作も遅い傾向がある。したがって、高電圧入力のＤＣ／ＤＣコンバータは、低入力電圧で動作するＤＣ／ＤＣコンバータに比べ、損失が大きく、変換効率が低下する。  
【００１２】
また、動作電圧が高いということは、コロナ放電による絶縁劣化等の故障原因になりかねず、結果として故障率を押し上げる要因になりかねない。
【００１３】
そこで、本発明は、スイッチング手段に係る電圧を下げることのできるＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明では、入力側のトランスの１次回路は、スイッチング手段をブリッジ状に配置するとともにその内の相対するニ辺に、スイッチング手段と直列にコンデンサを配列し、そのコンデンサによりスイッチング手段がオフ時におけるトランス端子間電圧をクランプさせる構成にしたうえで、スイッチング手段をオン・オフのスイッチングをさせるときのデュティ（＝オン時間Ｔｏｎ／（オン時間Ｔｏｎ＋オフ時間Ｔｏｆｆ））を制限する構成とした。
【００１５】
上記目的を達成するために具体的には、請求項１に記載の発明は、１次コイルと２次コイルを有するトランスと、回路がブリッジに構成され、そのブリッジの相対する２辺のそれぞれに第１のスイッチング手段を有し、他の相対する２辺のそれぞれに第２のスイッチング手段とコンデンサとを直列接続したクランプ機能素子を有し、そのブリッジの相対する２つの頂点に第１のＤＣ電圧を入力させ、他の相対する２つの頂点を前記１次コイルに接続する構成の１次側回路と、前記２次コイルからの出力を整流し、第２のＤＣ電圧を出力させる２次側回路と、前記第２のＤＣ電圧を検出する出力電圧検出手段と、デュティを変更可能なパルスを生成し、前記出力電圧検出手段が検出した電圧を基に、前記第１のスイッチング手段をスイッチングさせる前記パルスの前記デュティを約最大７０％以下の所定デュティ範囲を越えない範囲で変化させることにより、所望の第２のＤＣ電圧になるように制御する制御部とを備えた。
請求項２に記載の発明は、請求項１に記載の発明において、前記制御部は、さらに、前記第２のＤＣ電圧を検出する入力電圧検出手段を有し、前記所定デュティ範囲を前記入力検出手段が検出した電圧に対応して求め、求めた前記所定デュティ範囲を越えない範囲で変化させることにより、前記所望の第２のＤＣ電圧になるように制御する構成とした。
請求項３に記載の発明は、請求項２に記載の発明において、前記第１のスイッチング手段及び第２のスイッチング手段は、ＦＥＴ素子で構成されており、前記制御部は、前記所定デュティ範囲として、前記入力検出手段が検出した電圧を基に前記ＦＥＴ素子のドレイン−ソース間電圧が前記第１のＤＣ電圧を越えないで動作するデュティ範囲を求める構成とした。
請求項４に記載の発明は、請求項２に記載の発明において、前記所定デュティ範囲は５０％以下の範囲であって、前記制御部は、前記出力電圧検出手段が検出した電圧を基に、所望の第２のＤＣ電圧になるように制御しているときに、前記第１のスイッチング手段をスイッチングする前記パルスの前記デュティが、５０％を越えようとするときは、５０％を越えないように制限する構成とした。
【発明の効果】
【００１６】
本発明によれば、第１のスイッチング手段がオンのときに、その第１のスイッチング手段によりトランスの１次側を駆動し、第１のスイッチング手段がオフしたときに第２のスイッチング手段がオンして２つのコンデンサをトランスの１次側に直列に接続することで、トランスの１次側にかかるトランス端子間電圧をクランプする構成にし、さらにスイッチング用のパルスのデュティを約７０％以下とすることで、スイッチング手段に係る電圧の高電圧化を軽減することができる。
【００１７】
そして、デュティを制限する一つの具体的態様として、スイッチング手段に係る電圧が入力電圧を越えないように、デュティを制御する構成にしたので、実質的にデュティが約７０％以下になり、高電圧化を軽減できる。デュティを制限する他の一つの具体的態様としては、デュティが５０％以下の範囲になるよう監視制御する構成にしたので、さらに高電圧化を軽減できる。
【００１８】
高電圧化を軽減できるので、効率の良い素子が使用でき、全体の効率化が図れる。また故障等に対する信頼性も向上する。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態の機能・構成を示す図である。
【図２】第１の実施形態を説明するための図であって、図１の１次側回路の動作時における等価回路を示す図である。
【図３】第１の実施形態のスイッチング動作を説明するための図であって、各部の信号波形を示す図である。
【図４】本発明の第２の実施形態の機能・構成を示す図である。
【図５Ａ】第１の実施形態で半波整流した場合における入力電圧に対する各部の電圧を示す図である。
【図５Ｂ】第１の実施形態で全波整流した場合における入力電圧に対する各部の電圧を示す図である。
【図５Ｃ】第２の実施形態における入力電圧に対する各部の電圧を示す図である。
【図６】デュティの制御を説明するための図である。
【図７】第２実施形態におけるデュティの制御を説明するための図である。
【図８】従来のフォワードコンバータの回路構成を示す図である。
【図９】従来のフライバックコンバータの回路構成を示す図である。
【図１０】従来の２石フォワードコンバータの回路構成を示す図である。
【発明を実施するための形態】
【００２０】
図を基に本発明について、次の［１］〜［３］の形態を中心に説明する。［１］第１の実施形態で整流方式を半波整流にした場合であってスイッチング動作をデュティＤを７０％以下に抑える形態、［２］第１の実施形態で整流方式を全波整流にした場合であってスイッチング動作をデュティＤを５０％以下に抑える形態、［３］第２の実施形態で整流方式を半波整流にした場合であって、過度的な動作時にもＤ−Ｓ端子間電圧Ｖｄｓが入力電圧Ｖｉ内になるよう制御する形態。
【００２１】
[１]第１の実施形態（半波整流、デュティＤ７０％以下）
図１を基に、機能・構成を説明する。第１の実施形態は、図１において、トランスＴ１の１次側に入力電圧Ｖｉをスイッチングしてパルス波形を１次コイルに加える１次側回路１０、２次側に２次コイルに誘導されたパルス波形を整流して出力電圧Ｖｏとして出力する２次側回路２０、出力電圧Ｖｏを検出して所望の値になるようにパルスのデュティＤを変更して１次側回路１０のスイッチング動作を駆動する制御手段で構成される。但し、半波整流の場合は、２次側回路の整流用ダイオードＱ７を削除，Ｑ８を短絡する必要がある。
【００２２】
１次側回路１０は、図１のように点ａ―点ｃ、点ａ―点ｄ、点ｂ―点ｃ、点ｂ―点ｄの４辺でなるブリッジに構成されている。そのブリッジの相対する２辺である点ａ―点ｃ、点ｂ―点ｄのそれぞれにスイッチング素子（手段）であるＭＯＳＦＥＴＱ１、ＭＯＳＦＥＴＱ２が接続されている。そのブリッジの他の相対する２辺である点ａ―点ｄ、点ｂ―点ｃのそれぞれに、スイッチング素子であるＭＯＳＦＥＴＱ４とコンデンサＣ２とが直列接続されてなるクランプ機能素子、ＭＯＳＦＥＴＱ３とコンデンサＣ１とが直列接続されてなるクランプ機能素子が接続されている。ブリッジの相対頂点である点ａと点ｂ間に入力電圧が入力され、他の相対する頂点である点ｃと点ｄ間にトランスＴ１の１次コイルが接続されている。
【００２３】
ＭＯＳＦＥＴＱ１、ＭＯＳＦＥＴＱ２は、それぞれ制御手段３０から送られてくる、図２（Ｃ）に示すオン時間Ｔｏｎ、オフ時間Ｔｏｆｆでなる周期Ｔのパルスにより、駆動される。ＭＯＳＦＥＴＱ３、ＭＯＳＦＥＴＱ４は、図（Ｃ）の逆位相のパルスで駆動される。そのときのオン時間Ｔｏｎにおける１次側回路１０の等価回路を図２（Ａ）に、オフ時間Ｔｏｆｆにおける１次側回路１０の等価回路を図２（Ｂ）に示す。各等価回路では、各ＭＯＳＦＥＴをスイッチで表現している。各図でＶｔは、トランス端子間電圧であり、ＶｄｓはＭＯＳＦＥＴＱ１のオフ時のＤ―Ｓ端子間電圧である。
【００２４】
図１の第１の実施形態で、図１０の２石フォワードコンバータとの回路的な違いは、図１で、コンデンサＣ１，Ｃ２でトランスＴ１の１次コイルにかかる電圧をクランプしていることである。第１の実施形態では、オン時間ＴｏｎにトランスＴ１に印加された電圧時間積Ｔｏｎ×Ｖｉに相当するエネルギーが、オフ時間Ｔｏｆｆ×（Ｖｉ＋Ｖｃ１＋Ｖｃ２）として放出される。
【００２５】
オン時間ＴｏｎにトランスＴ１の１次コイルに係るトランス端子間電圧Ｖｔは、図２（Ａ）に示すように、入力電圧Ｖｉと等しい。オフ時間Ｔｏｆｆのときには、図２（Ｂ）に示すように、入力電圧Ｖｉ＝コンデンサＣ１の電圧Ｖｃ１＋コンデンサＣ２の電圧Ｖｃ２＋トランス端子間電圧Ｖｔである。電圧Ｖｃ１＝電圧Ｖｃ２＝Ｖｃとすれば、Ｖｉ＝２Ｖｃ＋Ｖｔで示される。また、このとき、Ｄ−Ｓ端子間電圧Ｖｄｓ＝Ｖｉ―Ｖｃであるから、Ｄ−Ｓ端子間電圧Ｖｄｓ＝（Ｖｉ＋Ｖｔ）／２である。このように、コンデンサにかかる電圧Ｖｃ分だけ、Ｄ−Ｓ端子間電圧Ｖｄｓ、トランス端子間電圧Ｖｔが下がる（つまり、クランプされる。）ことが、図１０の２石フォワードコンバータとの違いとなる。
【００２６】
一方、図１の１次側回路１０のスイッチングが図３（Ａ）の実線にかかるオン時間Ｔｏｎ１、オフ時間Ｔｏｆｆ１のデュティＤで動作したとすると、トランス端子間電圧Ｖｔは、図３（Ｂ）のようにＶｉｎ―Ｖｔｏｆｆ１に係る振幅の電圧になり、Ｄ−Ｓ端子間電圧Ｖｄｓは、図３（Ｃ）に示すように、０―Ｖａ１の振幅の電圧になり、次の関係の電圧―時間積が得られる。
Ｖｉ×Ｔｏｎ１＝Ｖｔｏｆｆ１×Ｔｏｆｆ１
（Ｖｉ×Ｔｏｎ１＝Ｖａ×Ｔｏｆｆ１）
これが、図３（Ａ）（Ｂ）（Ｃ）で点線のようにパルスのデュティＤが変わった場合は、
Ｖｉ×Ｔｏｎ２＝Ｖｔｏｆｆ２×Ｔｏｆｆ２
（Ｖｉ×Ｔｏｎ２＝Ｖａ×Ｔｏｆｆ２）
となる。
デュティＤ１＝Ｔｏｎ１／（Ｔｏｎ１＋Ｔｏｆｆ１）とすれば、
Ｖｔ＝Ｖｔｏｆｆ１＝Ｖｉ×（Ｔｏｎ１／Ｔｏｆｆ１）
Ｖｔ＝Ｖｉ×（Ｄ１／（１−Ｄ１））
で表せる。
一般には、Ｖｔ＝Ｖｉ×（Ｄ／（１−Ｄ））で表現される。
さらに、上記のように、Ｄ−Ｓ端子間電圧Ｖｄｓ＝（Ｖｉ＋Ｖｔ）／２の式から、
Ｄ−Ｓ端子間電圧Ｖｄｓ＝Ｖｉ／（２×（１−Ｄ））で示される。
なお、図１における半波整流の場合、１次巻線数Ｎ１、２次巻線数Ｎ２とすれば、出力電圧Ｖｏ＝Ｖｉ×Ｄ×Ｎ２／Ｎ１で表される。
【００２７】
これらの入力電圧Ｖｉ、トランス端子間電圧Ｖｔ（ｏｆｆ）、Ｄ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）（なお、ＭＯＳＦＥＴＱ２も同じ）の関係を、入力電圧０から１０００Ｖに亘って、デュティＤが７０％以下で制限して使用する（制限の手段としては、制御手段３０の説明で後記する。）として数値化したものを図５Ａに示す。なお、入力電圧Ｖｉ、トランス端子間電圧Ｖｔ、Ｄ−Ｓ端子間電圧Ｖｄｓは、通常の定常動作でのデータであり、図５Ａで、Ｖｔ（ｏｆｆ）ｍａｘ、Ｖｄｓ（Ｑ１）ｍａｘは、大きな負荷変動が生じたときの過度的な動作を予想したときのデータである。
【００２８】
図５Ａによれば、入力電圧Ｖｉ＝６５０Ｖのときに、Ｄ−Ｓ端子間電圧Ｖｄｓ＝４４５Ｖである。これと、上記のように図１０の２石フォワードコンバータの場合が入力電圧Ｖｉ＝６５０ＶのときにＤ−Ｓ端子間電圧Ｖｄｓ＝６５０Ｖであるのに比べてみると、本発明の方が低い。ただし、図５Ａに示すように、過度的にＤ−Ｓ端子間電圧Ｖｄｓが最大となるＤ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）ｍａｘ＝１０８３Ｖになることがあるので、実際には使用するＭＯＳＦＥＴとしては、１０００Ｖを越える耐圧のものが要求される。過度的にはデュティＤが７０％に近くになることがあるためである。
【００２９】
なお、図５Ａは、デュティＤを７０％以下に制限した場合であるが、図１の構成で、デュティＤを５０％以下に制限すれば、入力電圧Ｖｉ＝６５０Ｖで、過度的に最大となるＤ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）ｍａｘを６５０Ｖ以下にすることも可能である。デュティＤを５０％に制限したときは、図５Ａに代え、図５Ｂを採用できる（図５Ｂについては、後述の全波整流の場合に説明される。）。したがって、デュティＤを５０％以下に制限することが好ましい。当然ながら、出力電圧Ｖｏは、デュティＤに比例するので、デュティＤ＝７０％から５０％に下げ、同一の出力電圧を得るには、１次と２次の巻数比＝Ｎ２／Ｎ１を７／５倍にする必要がある。
【００３０】
次に、上記のようにして１次側回路１０によりトランスＴ１に発生されたパルス波形の電圧は、トランスＴ１により１次コイルから２次コイルに誘導されたパルス波形を、整流用ダイオードＱ５、Ｑ６で半波整流して、コイルＬ１及びコンデンサＣ３で平滑化して直流の出力電圧Ｖｏを出力する。
【００３１】
制御手段３０は、パルスを生成するとともにそのデュティＤを可変して出力するパルス生成・変調手段を有している。制御手段３０における出力電圧検出手段３３は、出力電圧Ｖｏを抵抗等で分割して電圧を測ることで、出力電圧Ｖｏを測定する。パルス生成・変調手段（以下では、パルス生成・変調手段を含めてパルス幅変調手段３２として説明する。）は、出力電圧Ｖｏと基準電圧Ｖｒとの差電圧Ｖｏｒを検出し、その差電圧Ｖｏｒに対応したデュティＤのパルスを生成し、パルス駆動手段３１に送る。パルス駆動手段３１は、ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４をスイッチングさせることができる大きさのパルスにして、ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４を駆動する。なお、出力電圧検出手段３３は、Ａ／Ｄ変換手段を備え、分割した電圧をデジタルデータとして検出しても良い。
【００３２】
そのときの、入力電圧Ｖｉ、出力電圧Ｖｏ、及びデュティＤの変化を図６（Ａ）（Ｂ）（Ｃ）に示す。立ち上がりは、図６（Ｂ）のように出力電圧Ｖｏが目標値より低いため、デュティＤは図６（Ｃ）に示すように上限の７０％であるが、出力電圧Ｖｏが目標値に近づくにつれ、デュティＤも７０％内の在る値で一定値（これは下記（i）又は（ii）のように制限されているため）を示し、出力電圧Ｖｏが目標値に達したところで、最適なデュティで動作する。出力電圧検出手段３３は、出力電圧Ｖｏが負荷変動等で変動したことを検出したときは、パルス幅変調手段３２は、変動差分を補うべくデュティＤを高くしたパルスを生成し、駆動手段３１を介してＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４をスイッチングさせる。
【００３３】
パルス幅変調手段３２は、上記のように、出力電圧Ｖｏと基準電圧Ｖｒとの差電圧Ｖｏｒを検出し、その差電圧Ｖｏｒに対応したデュティＤのパルスを生成しているので、その基準電圧Ｖｒを変えることで、出力電圧Ｖｏを所望の電圧に制御することができる。
【００３４】
ところで、図５ＡのようにデュティＤは７０％以下で在れば良く、その７０％或いは、５０％と言うように入力電圧Ｖｉに対応したデュティＤに制限することが好ましい。パルス幅変調手段３２は、そのためにデュティ検知手段３２ａ或いは／及びデュティ制限手段３２ｂを有する。その方法には、次の（i）（ii）の例がある。
（i）パルス幅変調手段３２は、上記のように、出力電圧Ｖｏと基準電圧Ｖｒとの差電圧Ｖｏｒを検出し、その差電圧Ｖｏｒに対応したデュティＤに反映させている。したがって、デュティ制限手段３２ｂは、差電圧ＶｏｒとデュティＤを予め記憶しておいて、デュティ検知手段３２ａが、制限値７０％に対応する差電圧Ｖｏｒ以上になったことを検知したとき、その差電圧Ｖｏｒを制限する構成である。デュティ検知手段３２ａとデュティ制限手段３２ｂとは、一体的に両機能を備えたリミッターであっても良い。
（ii）パルス幅変調手段３２は、一旦、上記のように、出力電圧Ｖｏと基準電圧Ｖｒとの差電圧Ｖｏｒを検出し、その差電圧Ｖｏｒに対応したデュティＤに反映させたパルスを生成してパルス駆動手段３１へ出力する。そこで、デュティ検知手段３２ａがその出力されるパルスを受けて、カウンタ（或いはタイマー）でデュティＤを求め、デュティＤが制限値（例えば５０％）になったことを検知したときその旨をデュティ制限手段３２ｂに知らせる。デュティ制限手段３２ｂは、デュティＤが制限値（例えば５０％）になった時点でのデュティＤが制限値（５０％）を越えないように維持させる構成にする。そのとき、デュティ制限手段３２ｂが、差電圧ＶｏｒがデュティＤ＝制限値（５０％）に対応する電圧以上にならないように上限を制限する構成であっても良い。
【００３５】
上記（i）（ii）は、パルスを生成することを除けば、デジタル的にＣＰＵで処理することもできる。
【００３６】
［２］第１の実施形態（全波整流、デュティＤ５０％以下）
この場合は、２次側回路２０では、全波整流することで効率を挙げることにより、パルスのデュティＤ５０％以下で使用する態様である。図１において、整流用ダイオードＱ７、Ｑ８を活用状態において、整流用ダイオードＱ５、Ｑ６、Ｑ７、Ｑ８により全波整流すること以外は、上記した半波整流の場合の第１の実施形態と動作は同一である。したがって、上記した次の式は、そのまま使用できる。
Ｖｔ＝Ｖｉ×（Ｄ／（１−Ｄ））で表現される。
Ｄ−Ｓ端子間電圧Ｖｄｓ＝Ｖｉ／（２×（１−Ｄ））
なお、図１で全波整流の場合は、出力電圧Ｖｏは、ＭＯＳＦＥＴＱ１，Ｑ２がオフ時間Ｔｏｆｆに伝達される出力電圧は、オフ時間Ｔｏｆｆにトランス端子間電圧Ｖｔに比例したものになる。したがって、次のようになる。
出力電圧Ｖｏ＝Ｖｉ×Ｄ×Ｎ２／Ｎ１＋Ｖｔ×（１−Ｄ）×Ｎ２／Ｎ１
＝２（Ｖｉ×Ｄ×Ｎ２／Ｎ１）
で表すことができる。
【００３７】
これらの式から、上記半波整流により図５Ａの条件で得た出力電圧Ｖｏと同じ電圧を全波整流で得るために、入力電圧Ｖｉを０Ｖから１０００Ｖまで変化させ、デュティＤを５０％に制限したときの、各部の電圧の変化を図５Ｂに示す。したがって、図５Ｂにおける入力電圧Ｖｉに対するデュティＤは、図５Ａにおける同じ入力電圧Ｖｉに対するデュディＤより低い。これは、全波整流による効率の違いによるものである。
【００３８】
図５Ｂによれば、入力電圧Ｖｉ＝６５０Ｖのときに、Ｄ−Ｓ端子間電圧Ｖｄｓ＝４０２Ｖである。これは、上記した図５Ａにおける入力電圧Ｖｉ＝６５０Ｖのときに、Ｄ−Ｓ端子間電圧Ｖｄｓ＝４４５Ｖより、低い。また、図５Ｂに示すように、過度的にも、最大のＤ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）ｍａｘ＝６５０Ｖになることがある。しかし、過度的な最大のＤ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）ｍａｘが入力電圧Ｖｉ以下である。このことは、上記の半波整流（デュティＤが７０％以下）の例が過度的な最大のＤ−Ｓ端子間電圧Ｖｄｓ（Ｑ１）ｍａｘが入力電圧より高く（１０８３Ｖ）なるのにくらべ、低い値である。したがって、この場合、使用するＭＯＳＦＥＴとしては、１０００Ｖ以下の耐圧のもので十分である。
【００３９】
全波整流の構成を用いて、ＭＯＳＦＥＴＱ１，Ｑ２のＤ−Ｓ端子間電圧Ｖｄｓを入力電圧Ｖｉ以下にする場合は、デュティＤを５０％以下に抑えることが必要であるが、それは、制御手段３０が、上記（i）（ii）の手段により、５０％に制限することで達成できる。
【００４０】
［３］第２の実施形態
この実施形態は、整流が半波整流した場合であっても、過度的な動作時にもＤ−Ｓ端子間電圧Ｖｄｓが入力電圧Ｖｉ内になるよう制御する形態である。
【００４１】
第２の実施形態の機能・構成を図４に示す。図１におけるブロックと符号が同一のブロックは、同一機能を示す。図４は、制御手段４０が図１と異なり、入力電圧検出手段３５を備え、パルス幅変調手段３４に最大デュティ決定手段３４ａを備えているのが図１と異なる。また、この実施形態では、２次側整流は、半波整流で説明する。
【００４２】
図４の１次側回路１０の構成・動作は、第１の実施形態と同じである。したがって、この場合も、上記した次の式は、そのまま使用できる。
Ｖｔ＝Ｖｉ×（Ｄ／（１−Ｄ））で表現される。
Ｄ−Ｓ端子間電圧Ｖｄｓ＝Ｖｉ／（２×（１−Ｄ））
ところで、ＤＣ／ＤＣコンバータとして使用可能な最大の入力電圧をＶｉｍａｘとする（これに対して、入力電圧ｖｉは、現実に使用するときの入力電圧である。）と、Ｄ−Ｓ端子間電圧Ｖｄｓが最大入力電圧Ｖｉｍａｘ以下にするためには、Ｖｄｓ＝Ｖｉｍａｘ＝Ｖｉ／（２×（１−Ｄｍａｘ））となる。最大デュティＤｍａｘは、Ｄ−Ｓ端子間電圧Ｖｄｓ＝入力電圧ＶｉｍａｘとなったときのデュティＤである。
したがって、Ｄｍａｘ＝１−Ｖｉ／（２×Ｖｉｍａｘ）
【００４３】
この式に基づく、過度時における最大デュティＤｍａｘと、通常の定常動作時におけるデュティＤとの関係を図７に示す。図７によれば、入力電圧Ｖｉが低いところでは、最大デュティＤｍａｘと、通常の定常動作時におけるデュティＤとでは差が無いが、入力電圧Ｖｉが高くなるにつれ、両者の差がでてくる。この場合、制御手段４０は、最大デュティＤｍａｘ内で通常動作時におけるデュティＤを制御することになるので、最大デュティＤｍａｘと、通常の定常動作時におけるデュティＤとでは差が大きいほど、デュティＤの制御に余裕があることになる。
【００４４】
これらの結果を数値的に示したのが、図５Ｃである。図５Ｃは、最大デュティＤｍａｘ、Ｄ−Ｓ端子間電圧Ｖｄｓｍａｘ、以外は、図５Ａと同じである。図５Ｃでは、Ｄ−Ｓ端子間電圧Ｖｄｓｍａｘは、最大入力電圧Ｖｉｍａｘ（図５Ｃでは、６５０Ｖ）以下になる。更に言えば、図５Ｃでは、入力電圧Ｖｉが６５０から１０００Ｖであっても、Ｄ−Ｓ端子間電圧Ｖｄｓｍａｘが６５０Ｖで有り、低い。
【００４５】
上記したように、この実施形態では、制御手段４０は、最大デュティＤｍａｘ内で通常動作時におけるデュティＤを制御することになる。その最大デュティＤｍａｘの入力電圧Ｖｉに対する変化が図７のようになる。したがって、制御手段４０は、図４のパルス幅変調手段３４に対して、入力電圧Ｖｉに対応して最大デュティＤｍａｘを越えない範囲でデュティＤを調整するように制限する必要がある。
【００４６】
制御手段４０は、第１の実施形態と同様に、パルス駆動手段３１を介してパルスを送り１次側回路１０のスイッチング素子である各ＭＯＳＦＥＴをスイッチングさせる。さらに、そのとき、入力電圧Ｖｉに対応して最大デュティＤｍａｘを決定し、最大デュティＤｍａｘを越えない範囲内で出力電圧Ｖｏを基にしたデュティＤのパルスを生成して、各ＭＯＳＦＥＴをスイッチングさせる。したがって、第１の実施形態では、入力電圧Ｖｉの値に関わらず、制限すべきデュティＤ（いわば、第２実施形態の最大デュティＤｍａｘに相当）は、７０％或いは５０％に固定していたが、第２の実施形態では、入力電圧Ｖｉの値に応じて最大デュティＤｍａｘを決定し、その範囲内でデュティＤを調整している。
【００４７】
図４のパルス幅変調手段３４内のデュティ検知手段３２ａ或いは／及びデュティ制限手段３２ｂの構成・動作は、第１の実施形態と同一の動作であり、上記した（i）（ii）の動作を行う。ただし、制限すべきデュティＤの上限範囲は、最大デュティ決定手段３４ａが決定した最大デュティＤｍａｘにしたがって、制限する。
【００４８】
入力電圧検出手段３５は、入力電圧Ｖｉを抵抗等で分割して電圧を測ることで、入力電圧Ｖｉを測定する。その測定結果を最大デュティ決定手段３４ａに送る。入力電圧Ｖｉの測定にあたっては、入力端子を直接に測ってもよいし、入力電圧に比例して動作する１次側回路１０の何れかの素子にかかる電圧をサンプリングして測定しても良い。最大デュティ決定手段３４ａは、予め、決められた使用可能最大の入力電圧をＶｉｍａｘを基に、Ｄｍａｘ＝１−Ｖｉ／（２×Ｖｉｍａｘ）から、最大デュティＤｍａｘを算出し、その算出した結果を制限値としてデュティ検知手段３２ａ、デュティ制限手段３２ｂへ送る。以下、上記の（ii）の態様を採用した場合としてパルス生成・変調手段（パルス幅変調手段３２）、デュティ検知手段３２ａ、デュティ制限手段３２ｂを説明する。つまり、パルス幅変調手段３２は、一旦、上記のように、出力電圧Ｖｏと基準電圧Ｖｒとの差電圧Ｖｏｒを検出し、その差電圧Ｖｏｒに対応したデュティＤのパルスを生成してパルス駆動手段３１へ出力する。デュティ検知手段３２ａは、その出力されるパルスを受けて、デュティＤを検出し、検出したデュティＤが最大デュティＤｍａｘになったことを検知したときはその旨をデュティ制限手段３２ｂに知らせる。デュティ制限手段３２ｂは、その時点のデュティＤを最大デュティＤｍａｘに維持させる。そのとき、デュティ制限手段３２ｂは、差電圧Ｖｏｒを最大デュティＤｍａｘに対応する電圧に制限する構成であっても良い。
【００４９】
なお、上記で、デュティ決定手段３４ａは、予め、決められた使用可能最大の入力電圧Ｖｉｍａｘを基に、Ｄｍａｘ＝１−Ｖｉ／（２×Ｖｉｍａｘ）を算出するとしたが、Ｄｍａｘ＝１−Ｖｉ／（２×Ｖｉｍａｘ）をテーブルとして、予めもっていて、実測した入力電圧Ｖｉを基に、そのテーブルを参照して、最大デュティＤｍａｘを求める構成であっても良い。
【００５０】
第２の実施形態を半波整流器で説明したが、全波整流においても、同様に実施できる。
【００５１】
なお、上記した各実施形態において、当然ながら、トランスＴ１の２次側巻線数を増大させることで、１次側回路１０で取り扱う電圧を下げることも考えられるが、その場合は、２次側回路２０の整流器の耐圧が問題になることと、ＭＯＳＦＥＴと同様に整流器も高耐圧になれば、順方向電圧が高くなり整流損失が大になり、効率が悪くなる。本発明の上記構成によれば、整流器の動作電圧を相対的に低い状態に抑えることができ、損失を軽減し、過入力に強い動作を実現できる。
【符号の説明】
【００５２】
１０  １次側回路、２０  ２次側回路
３０  制御手段、３１  パルス駆動手段、
３２  パルス幅変調手段、３２ａ  デュティ検知手段、３２ｂ  デュティ制限手段、
３３  出力電圧検出手段、
３４  パルス幅変調手段、３４ａ  最大デュティ決定手段
３５  入力電圧検出手段
Ｃ１，Ｃ２  コンデンサ（クランプ用）
Ｃ３  コンデンサ（平滑用）
Ｃ１１  コンデンサ
Ｌ１  コイル（平滑用）
Ｑ１〜Ｑ４  ＭＯＳＦＥＴ（スイッチング手段）
Ｑ５〜Ｑ８  整流用ダイオード
Ｑ１１、Ｑ１４、Ｑ１５、Ｑ１６  ダイオード
Ｑ１２、１３  スイッチング手段
Ｔ１，Ｔ１０、Ｔ１１、Ｔ１２  トランス
Ｒ１０  抵抗
【図１】
2011205862.tif 000003
【図２】
2011205862.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2011205862.tif 000008
【図５Ｃ】
2011205862.tif 000009
【図６】
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【図７】
2011205862.tif 000011
【図８】
2011205862.tif 000012
【図９】
2011205862.tif 000013
【図１０】
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