(57)【要約】【課題】ＩＧＺＯ系電界効果型薄膜トランジスタにおいて、消費電力が少なく、環境変化及び駆動に対する素子安定性の優れたものとする【解決手段】電界効果型トランジスタ１ａは、基板１０上に、ゲート電極２１と、ゲート絶縁膜３０と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層４０と、活性層４０上にパターン形成されてなるソース電極２２及びドレイン電極２３と、酸化ガリウムを主成分とする第1の保護層５０とを備え、保護層５０は、少なくとも、ソース電極２２とドレイン電極２３との間のバックチャネル領域の活性層４０上に形成されてなるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極と、酸化ガリウムを主成分とする第1の保護層とを備えた電界効果型トランジスタであって、
前記保護層が、少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域の前記活性層上に形成されてなることを特徴とする電界効果型トランジスタ。
【請求項２】
少なくとも前記活性層のバックチャネル領域に、前記パターン形成による前記活性層の損傷を抑制する、酸化ガリウムを主成分とする第２の保護層を更に備えたことを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記第１の保護層の平均層厚が、１０ｎｍ以上５０ｎｍ未満であることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項４】
前記第１の保護層と前記第２の保護層とからなる前記バックチャネル領域の保護層の平均層厚が、１０ｎｍ以上５０ｎｍ未満であることを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項５】
前記平均層厚が４０ｎｍ以下であることを特徴とする請求項３又は４に記載の電界効果型トランジスタ。
【請求項６】
基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、ソース電極と、ドレイン電極と、該ソース電極と該ドレイン電極との間の前記活性層のバックチャネル領域の上に少なくとも形成された、酸化ガリウムを主成分とする第１の保護層とを備えた電界効果型トランジスタの製造方法であって、
前記ソース電極と前記ドレイン電極をパターン形成した後、少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域上に前記第１の保護層を形成する工程と、前記活性層をアニール処理する工程とを有し、
前記第１の保護層を、アルゴンガス中に０体積％超１０体積％以下の酸素を含むスパッタリングガスを用いたスパッタリング法により形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項７】
前記スパッタリングガスとして、前記アルゴンガス中に３体積％以上５体積％以下の酸素を含むものを用いることを特徴とする請求項６に記載の電界効果型トランジスタの製造方法。
【請求項８】
前記第１の保護層の平均層厚が１０ｎｍ以上５０ｎｍ未満となる条件で、該第１の保護層を形成することを特徴とする請求項６又は７に記載の電界効果型トランジスタの製造方法。
【請求項９】
前記アニール処理が１８０℃〜２００℃の温度における加熱処理であることを特徴とする請求項６〜８のいずれかに記載の電界効果型トランジスタの製造方法。
【請求項１０】
前記パターン形成がエッチング処理であり、該エッチング処理の前に、少なくとも前記活性層のバックチャネル領域に、前記エッチング処理による活性層の損傷を抑制する、酸化ガリウムを主成分とする第２の保護層を成膜する工程を有することを特徴とする請求項６〜９のいずれかに記載の電界効果型トランジスタの製造方法。
【請求項１１】
前記前記第１の保護層と前記第２の保護層とからなる前記バックチャネル領域の保護層の平均層厚が１０ｎｍ以上５０ｎｍ未満となる条件で、該第１の保護層を形成することを特徴とする請求項６又は７に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アモルファス酸化物系電界効果型トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタは、半導体メモリ用集積回路の単位素子、高周波信号増幅素子、液晶駆動用素子等に用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ）として幅広い分野で用いられている。
【０００３】
電界効果型トランジスタを形成する半導体チャネル層（活性層）としては、シリコン半導体やその化合物が多く用いられており、高速動作が必要な高周波増幅素子、集積回路等には単結晶シリコン、低速動作で十分であるが、ディスプレイ用途等大面積化への対応が要求される液晶駆動装置用にはアモルファスシリコンが用いられている。
【０００４】
ディスプレイ分野では、近年、軽量かつ曲げられるフレキシブルディスプレイが注目を浴びている。かかるフレキシブルデバイスには、可撓性の高い樹脂基板が主に用いられるが、樹脂基板は、その耐熱温度が通常１５０〜２００℃、耐熱性の高いポリイミド系樹脂でも３００℃程度とガラス基板等の無機基板に比して低い。アモルファスシリコンは、その製造工程において３００℃を超える高温の加熱処理が通常必要とされていることから、耐熱性現在のディスプレイにおけるフレキシブル基板などの支持基板には用いることが難しい。
【０００５】
一方、室温にて成膜可能であり、かつアモルファスでも半導体としての性能を出すことが可能なＩｎ-Ｇａ-Ｚｎ-Ｏ系（ＩＧＺＯ系）の酸化物半導体が東工大細野らにより発見され、次世代ディスプレイ用のＴＦＴ材料として有望視されている。
【０００６】
ＩＧＺＯ系酸化物半導体からなる活性層は、使用環境における水分や酸素等の影響により特性の変化が生じやすく素子安定性に課題を有しており、また、製造過程におけるプラズマやＵＶによるダメージにより低抵抗化して閾値電圧が負になりやすいという問題がある。閾値電圧が負である場合は、オフ電流を生じるためノーマリーオフ型のＴＦＴとならず、消費電力が大きくなる。
【０００７】
活性層の劣化を抑制するために、チャネル層上を保護膜で覆うことで、ＴＦＴの特性及び安定性向上を目指す試みがなされている（特許文献１〜３）。特許文献１では、ボトムゲート型のＴＦＴにおいて、チャネル層上を金属酸化物膜やシリコン酸化物膜、シリコン窒化物膜等の絶縁体膜で覆う技術が提案されている。特許文献１には、金属酸化物やＳｉＯ２等の保護膜を、比較的酸素分圧の高い雰囲気中においてスパッタ成膜することにより大気圧下と真空下との違いなどの環境の変化による特性の変動を抑制できることが記載されている。
【０００８】
特許文献２には、活性層のバックチャネル領域に金属酸化物膜やシリコン酸化物膜、シリコン窒化物膜等の保護膜を設けたボトムゲート型のＴＦＴにおいて、活性層のゲート電極側のキャリア密度を、保護膜側のキャリア密度より大きくし、且つ、活性層の膜厚を３０ｎｍ±１５ｎｍとすることにより消費電力を抑制する技術が提案されている。特許文献３では、活性層のキャリア密度を調整するために、保護膜の成膜時におけるスパッタ成膜ガスのＯ２／Ａｒ混合比率を増加させている（具体的には、Ｏ２２０％以上５０％以下）。
【０００９】
特許文献３には、保護層として、昇温脱離分析により酸素として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有した酸化物絶縁体保護層を設けることによって、製造時における活性層へのダメージを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−５３３５６号公報
【特許文献２】特開２００８−２１８４９５号公報
【特許文献３】特開２００８−１６６７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１には、環境変化による特性の安定性の改善の効果は示されているが、オフ電流の改善は、保護膜の形成前に活性層のアニール処理を施さなかった場合にのみ効果が得られることが記載されている（段落［０１２３］―［０１２８］）。
【００１２】
また、特許文献２及び３においては、環境変化による特性の安定性の改善の効果に加えてノーマリーオフ型のＴＦＴが得られることが示されているが、これらの文献において、ＩＧＺＯ活性層は室温成膜後のアニール処理が施されていない。アニール処理が施されていないＩＧＺＯ活性層は、駆動による閾値電圧が変動（閾値シフト）を生じることが知られており、駆動による素子安定性に問題がある。
【００１３】
本発明は上記事情に鑑みてなされたものであり、消費電力が少なく、且つ、立ち上がり特性及び環境変化及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の電界効果型トランジスタは、基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極と、酸化ガリウムを主成分とする第1の保護層とを備えた電界効果型トランジスタであって、
前記保護層が、少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域の前記活性層上に形成されてなることを特徴とするものである。
【００１５】
本明細書において、ＩＧＺＯ系アモルファス酸化物とは、Ｉｎ，Ｇａを含むアモルファス酸化物を意味し、好ましくは更にＺｎを含むアモルファス酸化物を意味する。これらの金属元素以外に、ドーパントや置換元素等の他の元素を含んでいてもよい。
【００１６】
本発明の電界効果型トランジスタにおいて、少なくとも前記活性層のバックチャネル領域に、前記パターン形成による該領域の活性層の損傷を抑制する、酸化ガリウムを主成分とする第２の保護層を更に備えていることが好ましい。
【００１７】
本明細書において、「主成分」とは、含量８０質量パーセント以上の成分を意味するものとする。
【００１８】
前記バックチャネル領域の酸化ガリウムを主成分とする保護層の平均総厚は、１０ｎｍ以上５０ｎｍ未満であることが好ましい。ここで、「平均総厚」とは、前記第１の保護層と前記第２の保護層の合計層厚の平均値の意である。
【００１９】
本発明の電界効果型トランジスタの製造方法は、基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、ソース電極と、ドレイン電極と、酸化ガリウムを主成分とする第１の保護層とを備えた電界効果型トランジスタの製造方法であって、
前記ソース電極と前記ドレイン電極をパターン形成した後、
少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域上に前記第１の保護層を形成する工程と、
前記活性層をアニール処理する工程とを有し、
前記保護層を、アルゴンガス中に０体積％超１０体積％以下の酸素を含むスパッタリングガスを用いたスパッタリング法により形成することを特徴とするものである。
【００２０】
本明細書において、アニール処理とは、スパッタ成膜後のアニール処理に加え、スパッタ成膜された薄膜が加熱されるすべての処理を含むものとし、例えば、フォトリソグラフィやエッチング等のパターニング工程や、積層される膜の成膜工程における加熱処理等を含むものとする。
【００２１】
また、アルゴンガス中に０体積％超１０体積％以下の酸素を含むスパッタリングガスを用いたスパッタリング法とは、スパッタリング雰囲気が、アルゴンと酸素とからなり、その組成が、アルゴン９０体積％以上１００体積％未満、酸素０体積％超１０体積％以下であることを意味する。
【００２２】
前記アニール処理は、１８０℃〜２００℃の温度における加熱処理であることが好ましい。
【００２３】
また、前記パターン形成がエッチング処理である場合は、該エッチング処理の前に、少なくとも前記活性層のバックチャネル領域に、前記エッチング処理による活性層の損傷を抑制する、酸化ガリウムを主成分とする第２の保護層を成膜する工程を有することが好ましい。
【発明の効果】
【００２４】
本発明の電界効果型トランジスタは、ＩＧＺＯ系アモルファス酸化物半導体系電界効果型トランジスタにおいて、前記ソース電極と前記ドレイン電極との間のバックチャネル領域の前記活性層上に、酸化ガリウムを主成分とする保護膜を備えている。かかる構成では、バックチャネル領域の活性層が、該活性層のよりも充分にキャリア濃度の低い酸化ガリウムを主成分とする保護膜により保護されているため、環境変化による特性の安定性が優れている。また、保護膜の成膜により活性層に与えるダメージが少ないため、オフ電流を良好に低減させることができる上、アニール処理による安定化を行ってもかかる効果が維持される。従って、本発明によれば、消費電力が少なく、且つ、立ち上がり特性及び環境変化及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る第１実施形態の電界効果型トランジスタの構成を示す概略断面図。
【図２】本発明に係る第２実施形態の電界効果型トランジスタの構成を示す概略断面図。
【図３】（ａ）〜（ｈ）は、第１実施形態の電界効果型トランジスタの製造工程を示す概略断面図。
【図４】（ａ）〜（ｉ）は、第２実施形態の電界効果型トランジスタの製造工程を示す概略断面図。
【図５】実施例１の電流―電圧特性を示す図
【図６】実施例２の電流―電圧特性を示す図
【図７】実施例７の電流―電圧特性を示す図
【図８】比較例１の電流―電圧特性を示す図
【発明を実施するための形態】
【００２６】
「電界効果型トランジスタ」
図面を参照して、本発明に係る一実施形態の電界効果型トランジスタ及びその製造方法について説明する。図１は第１実施形態の電界効果型トランジスタ１ａの厚み方向断面図、図２は第２実施形態の電界効果型トランジスタ１ｂの厚み方向断面図、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｉ）はそれぞれの製造工程図である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００２７】
図１に示すように、本実施の形態の電界効果型トランジスタ１ａは、基板１０上に、ゲート電極２１、ゲート絶縁膜３０、活性層４０、ソース電極２２とドレイン電極２３、及び第１の保護層５０を備えた構成とした、ボトムゲート型のトランジスタである。活性層４０は、詳細は後述するが、電子またはホールの移動するチャネル層として機能し、活性層４０は、該活性層４０の上面側（活性層４０の基板１０とは反対側の面）でソース電極２１及びドレイン電極２２に接するトップコンタクト型である。
【００２８】
この電界効果型トランジスタ１ａは、ゲート電極２１に電圧を印加することで活性層４０に流れる電流を制御して、ソース電極２２とドレイン電極２３との電極間の電流をスイッチングする機能を有するアクティブ素子である。
【００２９】
本実施の形態の電界効果型トランジスタ１ａによれば、保護層５０は、活性層４０の少なくともソース電極２２とドレイン電極２３との電極間のバックチャネル領域を覆うように配置されている。
【００３０】
以下に第１実施形態の電界効果型トランジスタ１ａの製造方法及び各部の構成について説明する。
【００３１】
図３（ａ）に示されるように、まず、基板１０を用意する。基板１０としては特に制限されず、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の有機材料が挙げられる。基板１０が有機材料である場合には、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れた材料を選択することが好ましい。
【００３２】
基板１０としては、可撓性を有することがより好ましい。可撓性を有する基板としては、上記有機材料をフィルム状とした樹脂基板や、金属基板の表面に絶縁層が設けられた基板等が挙げられる。基板１０が樹脂基板の場合は、水分や酸素の透過させやすいことから、基板１０の片面又は両面にガスバリア層を設けることが好ましい（図示略）。また、絶縁性や平坦性、及び積層する層との密着性を向上するために、各種のコート層を積層した構成としてもよい。
【００３３】
基板１０の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。基板１０の厚みが５０μｍ未満であると、基板１０自体が十分な平坦性を保持することが難しい場合がある。基板１０の厚みが５００μｍよりも厚いと、基板１０自体を自由に曲げることが困難になり、すなわち基板１０自体の可撓性が乏しくなる。
【００３４】
次に、ゲート電極２１を、活性層４０のチャネル領域（図示略）にゲート電圧を良好に印加可能な領域に、常法を用いてパターン形成する（図３（ｂ））。  
ゲート電極２１としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ｍｏ−Ｎｂ、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が挙げられる。
【００３５】
ゲート電極２１の厚みは、配線抵抗が確保され、かつ、絶縁層で十分覆うことができるという観点から、１０ｎｍ以上１００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上１００ｎｍ以下とすることが特に好ましい。
【００３６】
次いで、ゲート電極２１の上に、ゲート絶縁膜３０を成膜する。ゲート絶縁膜３０としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体をゲート絶縁膜３０として用いてもよい。
【００３７】
ゲート絶縁膜３０の膜厚としては１０ｎｍ以上１０００ｎｍ以下が好ましく、５０ｎｍ以上５００ｎｍ以下が更に好ましく、１００ｎｍ以上３００ｎｍ以下が特に好ましい。ゲート絶縁膜３０はリーク電流を減らすため、また耐電圧性を高める為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜３０の膜厚を厚くすると、電界効果型トランジスタ１ａの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜３０の膜厚は、上記範囲内とすることが好ましい。
【００３８】
ゲート絶縁膜３０の成膜方法としては、スパッタ法、パルスレーザデポジション（ＰＬＤ）法、及び電子ビーム蒸着法などの気相法等が好適に用いられるが、これらの方法に限られない。
【００３９】
次いで、活性層４０を形成する図３（ｄ）。本実施形態において、活性層４０は、ＩＧＺＯ系アモルファス酸化物からなる層であり、ＩＧＺＯ系アモルファス酸化物としては、下記一般式（Ｐ１）で表されるＩｎＧａＺｎＯ４（ＩＧＺＯ）等のホモロガス化合物が一例として挙げられる。かかる活性層４０は、低温（室温）で成膜可能であることから、可撓性のある基板１０上に好適に形成される。
【００４０】
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍは自然数）
【００４１】
活性層４０のキャリア濃度は、特に限定されないが、好ましくは１×１０１５／ｃｍ３以上の高い領域である。より好ましくは、１×１０１５／ｃｍ３以上１×１０２１／ｃｍ３以下である。
【００４２】
活性層４０のキャリア濃度の調整方法としては、（１）酸素欠陥による調整、（２）組成比による調整、（３）不純物による調整等が挙げられる。
【００４３】
（１）酸素欠陥による調整
アモルファス酸化物半導体においては、酸素欠陥によりキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、本実施形態においても、活性層４０の酸素欠陥量を調整することで、活性層４０のキャリア濃度が調整される。活性層４０の酸素欠陥量を制御する具体的な方法としては、活性層４０の成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等が挙げられる。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から活性層４０の成膜中の酸素分圧を調整する方法が好ましい。
【００４４】
（２）組成比による調整
活性層４０におけるアモルファス酸化物半導体の金属組成比を変えることによって、活性層４０のキャリア濃度は変化する。例えば、上記一般式（Ｐ１）において、Ｉｎの比率が大きくなるほどキャリア濃度が高くなり、Ｇａの比率が大きくなるほど、キャリア濃度は小さくなる。
【００４５】
活性層４０の組成比を変える具体的な方法として、例えば、スパッタによる成膜方法においては、組成比の異なるターゲットを用いることで活性層４０の組成比を調整する方法や、多元のターゲットにより共スパッタして、そのスパッタレートを個別に調整することにより、活性層４０の組成比を調整する方法が挙げられる。
【００４６】
（３）不純物による調整
活性層４０におけるアモルファス酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，又はＰ等の元素を不純物として添加すると、キャリア濃度は減少する。不純物を添加する方法としては、アモルファス酸化物半導体と不純物元素とを共蒸着する方法や、成膜されたアモルファス酸化物半導体から構成される活性層４０に不純物元素のイオンをイオンドープする方法が挙げられる。
【００４７】
なお、活性層４０のキャリア濃度の調整方法としては、上記（１）〜（３）の方法を単独に用いてもよいし、組み合わせて用いてもよい。
【００４８】
活性層４０の成膜方法としては、上記酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、ＰＬＤ法が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
【００４９】
成膜された活性層４０は、周知のＸ線回折法によりアモルファス膜であることが確認される。活性層４０の組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求められる。
【００５０】
活性層４０は、アニール処理を施すことにより、素子化した際に、駆動による閾値電圧が変動（閾値シフト）を抑制し素子安定性の高いものとすることができるため、本実施形態では、アニール処理を施す。
【００５１】
アニール処理の温度は、成膜時の条件にもよるが、所望のキャリア濃度を安定的に維持可能となる温度とすることが好ましい。後記する実施例においては、スパッタリング法による成膜後、１８０℃にてアニール処理を行うことにより、良好な素子特性を有するＴＦＴを得ることができている。好適なアニール処理温度は、１００℃以上４００℃未満、好ましくは１８０℃〜２００℃と考えられる。成膜条件及び基板の耐熱温度に応じてアニール処理温度は選択することが好ましい。
【００５２】
アニール処理は、上記したように加熱による処理の他、レーザアニールやフラッシュランプアニールなどの光アニールを行ってもよい。
【００５３】
アニール処理のタイミングは、活性層４０の成膜直後に実施してもよいし、その他の層を成膜（パターン成膜）した後に実施してもよい。
【００５４】
活性層４０の厚みは、動作が十分可能であること、また、極端に厚いと駆動による閾値シフトが大きくなるなどの理由から、０．１ｎｍ以上１００ｎｍ以下であることが好ましく、1ｎｍ以上８０ｎｍ以下であることが更に好ましく、１０ｎｍ以上５０ｎｍ以下であることが特に好ましい。
【００５５】
次に、ソース電極２２及びドレイン電極２３をパターン形成する。  
ソース電極２２及びドレイン電極２３を構成する材料としては、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が好適に挙げられる。
【００５６】
形成されるソース電極２２、及びドレイン電極２３の層厚は、十分に低い抵抗を確保するためにある程度の厚さが必要であることと、極端に厚いとＴＦＴ素子上にさらにデバイスを形成することが困難であるという理由から、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上４００ｎｍ以下とすることが特に好ましい。
【００５７】
これらのソース電極２２及びドレイン電極２３の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って成膜される。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等が用いられる。
【００５８】
ソース電極２２及びドレイン電極２３のパターン形成は、特に制限されず、上記のように両電極を含むベタ膜（連続膜）２０を成膜した後（図３（ｅ））、一般的に用いられるエッチング等によりパターニングする方法等が挙げられる（図３（ｆ））。図３（ｆ）は、レーザＬを用いたドライエッチングによりパターニングした例を示してある。
【００５９】
ソース電極２２及びドレイン電極２３のパターン形成後、図３（ｇ）に示されるように、第１の保護膜５０を成膜する。  
第1の保護層５０は、酸化ガリウムを主成分とし、活性層４０の少なくともソース電極２２とドレイン電極２３との電極間のバックチャネル領域を覆うように形成されている。ソース電極２２とドレイン電極２３の間のチャネル部を十分に覆う事ができるという理由から、該領域を含み且つソース電極２２及びドレイン電極２３に少なくとも一部が接触するように設けられていることが好ましい。なお、酸化ガリウムは電荷中性組成としては、Ｇａ２Ｏ３であるが、その組成は成膜条件によって変動することがある。従って、第１の保護層及び後記する第２の保護層の主成分である酸化ガリウムは、Ｇａ２Ｏ３、ＧａＯ，Ｇａ３Ｏ２，ＧａＯ２，ＧａＯ３のいずれかの組成の状態で存在していてもよい。
【００６０】
また、第1の保護層５０は、該保護層５０の少なくとも一部が活性層４０に直接接触するように配置されていてもよく、他の層を介して設けられていてもよい。
【００６１】
「背景技術」の項において述べたように、ＩＧＺＯ系電界効果型トランジスタは、活性層４０への水分や酸素の影響による特性変化を生じやすいという問題、及び、成膜中のプラズマ等のダメージにより低抵抗化しやすく、閾値電圧が負に偏っており、オフ電流が大きくなるため、消費電力が大きいという２つの問題があった。かかる問題に対し、先行技術文献に記載の方法等により、上記２つの問題の改善が試みられてきたが、水分や酸素の影響による特性変化の抑制についての効果はみられるものの、オフ電流の低減については、安定性の高い活性層を得るために必須であるアニール処理を施したトランジスタにおいて成功例の報告はない。
【００６２】
本発明者は、電界効果型トランジスタ１ａにおいて、酸化ガリウムを主成分とする保護層５０を、活性層４０の少なくともソース電極２２とドレイン電極２３との電極間のバックチャネル領域を覆うように形成することにより、活性層４０への水分や酸素の影響による特性変化を抑制し、且つ、アニール処理を施した安定性の高いＩＧＺＯ系電界効果型トランジスタにおいて閾値電圧をゼロに近づけうる、すなわち、オフ電流を最小化しうることを見いだした（後記実施例を参照）。
【００６３】
第1の保護層５０の形成方法については、特に限定はなく、一般的な方法が用いられる。例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、または転写法が適用される。これらの中でも、成膜速度や膜質の観点からスパッタリング法を用いることが好ましい。また、保護層の安定化のために、保護膜形成後アニール処理を行ってもよい。
【００６４】
第1の保護層５０の形成方法においてスパッタリング法を用いる場合に、閾値電圧を正化してオフ電流をゼロに近づける効果を得るには、スパッタ成膜ガスとして、酸素とアルゴンの混合ガスを用い、混合ガス中のＡｒに対するＯ２の体積比率は、０％超１５％未満とする必要があり、３％以上１０%以下とすることが好ましい（後記実施例を参照）。このような低酸素分圧のスパッタ条件における酸化ガリウムの成膜においても、活性層４０を低抵抗率化させることなく、オフ電流を低減させ、ノーマリーオフに近づけることができる。
【００６５】
先行技術にもあるように、水分や酸素を遮断する機能性膜としてはＳｉＯ２を用いることが一般的であるが、その場合、かかる酸素プアな雰囲気での成膜は、活性層４０へのダメージが大きく、逆に活性層４０を低抵抗化させてしまう。一方、酸素リッチ雰囲気でのマイルドな条件での成膜は、成膜速度が極端に遅くなる上、アニール処理により保護層５０の酸素が抜けて低抵抗化を引き起こす可能性がある。
【００６６】
上記本実施の形態の電界効果型トランジスタ１ａで用いる保護層５０の成膜条件（酸素分圧）は、通常のスパッタ法の成膜条件の範囲内であり、かかる条件において活性層４０にダメージを与えること無く容易に成膜することが可能であり、好ましい。なお、上記スパッタ成膜ガス以外のスパッタ条件（投入ＲＦパワーや圧力）についても、ターゲットに応じて一般的な条件を採用すればよい。
【００６７】
本実施形態において、第1の保護層５０の主成分である酸化ガリウムは、バンドギャップが活性層４０に比して大きい。第1の保護層５０の成膜条件については後記するが、本実施形態では、低酸素分圧での気相成膜により、プラズマダメージを大きく与えることなく保護層５０を成膜することができるので、保護層５０の成膜時の活性層４０の低抵抗化を良好に抑制し、活性層４０のキャリア濃度よりも充分小さいキャリア濃度の保護層５０とすることができる。
【００６８】
第1の保護層５０のキャリア濃度が活性層４０に比して小さい場合は、ソース電極２２から保護層５０に電子が注入されて該保護層５０からドレイン電極２３へ流れることが良好に抑制される。このため、ドレイン電流が立ち上がるときのゲート印加電圧であるＶｏｎが極端に小さくなることが抑制される。従って、電界効果型トランジスタ１ａにおいては、ソース電極２２及びドレイン電極２３の電極間では活性層４０側に電流が流れ易い状態となり、駆動時の閾値シフトが抑制され、動作安定性が向上する。
【００６９】
最後に、図３（ｈ）に示されるように、ソース電極２２及びドレイン電極２３上の第２の保護膜５０を除去して電界効果型トランジスタ１ａを得る。実際は、電界効果型トランジスタ１ａの第１の保護膜５０上には、平坦化膜が形成される（図示略）。
【００７０】
また、上記一般式（Ｐ１）で示されるＩＧＺＯ系アモルファス酸化物半導体層は、ソース／ドレイン電極のパターニングにおいて、ウェットエッチングの場合、電極層のエッチング速度と半導体層のエッチング速度とが近いため、パターニング時に活性層表面にある上記酸化物半導体層がダメージを受けやすい。
【００７１】
また、ドライエッチングの場合は、ウェットエッチングに比べればダメージは少ないが、エッチングによるダメージにより活性層表面の低抵抗化は、オフ電流が大きくなるため好ましくない。
【００７２】
しかしながら、ソース／ドレイン電極をパターニング後に、第1の保護膜５０を、活性層４０の少なくともソース電極２２とドレイン電極２３との電極間のバックチャネル領域を覆うように形成することにより、オフ電流の少ないＴＦＴ素子とすることができる。
【００７３】
その理由は明らかではないが、本発明者は、酸化ガリウムを主成分とする第１の保護層５０を、成膜時に活性層４０の表面の低抵抗化を促進させることなく、低抵抗化した活性層４０表面上に低酸素分圧でのスパッタ成膜することにより、第１の保護層５０により活性層４０の表面ダメージがカバーされて、その抵抗値を正にシフトさせるのではないかと考えている。
【００７４】
一方、上記パターニングプロセスにおける活性層４０のバックチャネル領域のエッチングダメージは、少ない方が好ましい。従って、図２に示される第２実施形態の電界効果型トランジスタ１ｂのように、更に、少なくとも活性層４０のバックチャネル領域に、ソース電極２２・ドレイン電極２３のパターン形成時に活性層４０の損傷を抑制する、酸化ガリウムを主成分とする第２の保護層６０をエッチングストッパ層として更に備えていることが好ましい。
【００７５】
第２実施形態の電界効果型トランジスタ１ｂの製造方法を図４（ａ）〜（ｉ）に示す。上記したように、第１実施形態と第２実施形態とでは、エッチングストッパ層となる第２の保護層６０の有無のみが異なるため、製造方法においても、第２の保護層６０の成膜工程（図４（ｅ））が入り、その上に、ベタ電極層２０を成膜していく以外は第１実施形態と同様であるため説明は省略する。
【００７６】
第１の保護層５０と第２の保護層６０の主成分は同様に酸化ガリウムであることから、第２の保護膜６０の成膜方法は第１の保護層５０と同様であることが好ましい。
【００７７】
第２の保護層６０の役割としては、上記エッチングストッパ層としての役割以外に、第1の保護層５０の補強としての役割も果たすことができる。従って、活性層４０のバックパル領域においては、第１の保護層５０と第２の保護層６０の両方が、保護層として機能する。
【００７８】
第１の保護層５０の平均厚み（層厚）、また、第２の保護膜６０を備えた構成ではバックチャネル領域の酸化ガリウムを主成分とする第１及び第２保護層の平均総厚は、水や酸素の浸入による活性層４０の低抵抗化を抑制可能な被覆性を充分に有し、且つ、配線を取り出すための縦穴のあけやすい程度の厚さ以下であることの観点からは、１０ｎｍ以上１０００ｎｍ以下であればよい。初期電流の立ち上がり特性（Ｓ値）を悪化させることなく、閾値電圧を良好に正化してオフ電流をゼロに近づけるためには、後記実施例に示されるように、１０ｎｍ以上５０ｎｍ未満であることが好ましく、４０ｎｍ以下であることがより好ましい。
【００７９】
以上説明したように、本実施の形態の電界効果型トランジスタ１ａは、ＩＧＺＯ系アモルファス酸化物半導体系電界効果型トランジスタにおいて、ソース電極２２とドレイン電極２３との間のバックチャネル領域の活性層４０上に、酸化ガリウムを主成分とする保護膜５０を備えている。かかる構成では、バックチャネル領域の活性層４０が、活性層４０よりも充分にキャリア濃度の低い酸化ガリウムを主成分とする保護膜５０により保護されているため、環境変化による特性の安定性が優れている。また、保護膜５０の成膜により活性層４０に与えるダメージが少ないため、オフ電流を良好に低減させることができる上、アニール処理による安定化を行ってもかかる効果が維持される。従って、本発明によれば、消費電力が少なく、且つ、立ち上がり特性及び環境変化及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ１ａ（１ｂ）とすることができる。
【００８０】
「設計変更」
本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、適宜設計変更可能である。
【実施例】
【００８１】
本発明に係る実施例及び比較例について説明する。  
（実施例１）
０．５ｍｍ厚み、２．５ｃｍ角のガラス基板を洗浄容器に入れ、２−プロパノール中で超音波洗浄した後、３０分間ＵＶ−オゾン処理を行った。このガラス基板上に、ゲート電極としてスパッタリング法によりＭｏ−Ｎｂ膜（４０ｎｍ）を成膜した後、エッチングによりパターニングした。エッチングは、３１℃のＡｌエッチャントに２０秒弱浸漬することで行った。
【００８２】
次に、上記ゲート電極上に、ＳｉＯ２ゲート絶縁膜を、ＲＦマグネトロンスパッタ法（条件：ターゲットＳｉＯ２、成膜温度５４℃、スパッタガスＯ２／Ａｒ＝２／１２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ）にて２００ｎｍの厚みに成膜し、その後、バッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによりパターン形成した。  
次いで、上記ゲート絶縁層上に、５０ｎｍ厚の活性層をＲＦマグネトロンスパッタ法（条件：ターゲット組成ＩｎＧａＺｎＯ４、スパッタガスＯ２／Ａｒ＝２／９７ｓｃｃｍ、ＲＦパワー２００Ｗ、全圧０．３８Ｐａ）により形成した。
【００８３】
次いで、ソース電極２２及びドレイン電極２３としてモリブデン（Ｍｏ）を１００ｎｍの厚みに抵抗加熱蒸着（成膜温度２５℃）することによって形成した。なお、ソース電極及びドレイン電極のパターニングは、ドライエッチングにより行った。形成されたソース電極及びドレイン電極の電極間の距離は、２００μｍであった。
【００８４】
次に、上記形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域（バックチャネル領域）を覆うように酸化ガリウム保護層をスパッタ法により形成した（スパッタ条件：ターゲット組成Ｇａ２Ｏ３、スパッタガスＯ２／Ａｒ＝２／９７ｓｃｃｍ（５％）、ＲＦパワー１００Ｗ、全圧０．４Ｐａ）。形成された保護層の厚みは１０ｎｍであった。
【００８５】
最後に、１８０℃の乾燥器を用いて、加熱アニール処理を行った後、電界効果型トランジスタ１ａを作製した。アニール処理は、３０分かけて１８０℃への昇温した後、１８０℃にて６０分間行った。
【００８６】
（実施例２）
保護層の厚みを２０ｎｍとした以外は実施例１と同様にして電界効果型トランジスタ１ａを作製した。
【００８７】
（実施例３，４）
保護層のスパッタ成膜における、スパッタガスの組成を、Ｏ２／Ａｒ＝３／９７ｓｃｃｍ（３％）とした以外は実施例１及び２と同様にして電界効果型トランジスタ１ａを作製した。
【００８８】
（実施例５，６）
保護層のスパッタ成膜における、スパッタガスの組成を、Ｏ２／Ａｒ＝  １０／９０ｓｃｃｍ（１０％）とした以外は実施例１及び２と同様にして電界効果型トランジスタ１ａを作製した。
【００８９】
（実施例７）
保護層の厚みを４０ｎｍとした以外は実施例１と同様にして電界効果型トランジスタ１ａを作製した。
【００９０】
（比較例１）
保護層の厚みを５０ｎｍとした以外は実施例１と同様にして電界効果型トランジスタ１ａを作製した。
【００９１】
（比較例２）
保護層のスパッタ成膜における、スパッタガスの組成を、Ｏ２／Ａｒ＝１５／８５ｓｃｃｍ（１５％）とした以外は実施例１及び２と同様にして電界効果型トランジスタ１ａを作製した。
【００９２】
＜評価＞
上記実施例１〜７、及び上記比較例１，２の各々で調整した電界効果型トランジスタの各々について電流電圧特性を測定した。電流電圧特性は、飽和領域ドレイン電圧Ｖｄ＝１５Ｖ（ゲート電圧−１０Ｖ≦Ｖｇ≦１５Ｖ）での伝達特性の測定を行うことによって電流−電圧特性曲線を求めた。なお、この伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。
【００９３】
代表として、図５〜図８に、実施例１，２，７及び比較例１の電流電圧特性（Ｉｄ−Ｖｇ特性）を、保護膜を形成しなかった場合のＩｄ−Ｖｇ曲線と併せて示す。横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）である。図５〜図７においては、酸化ガリウム保護層の成膜により、良好な、初期電流の立ち上がり特性（Ｓ値）を維持しつつ、閾値電圧を０に近づけられた（正化：約＋２Ｖ）ことが示されており、本発明の効果を確認することができた。実施例３〜６についても同様に本発明の効果を確認することができたが、実施例６については、閾値電圧の正化量が他の実施例に比して少なかった。
【００９４】
図８は、比較例１のＩｄ−Ｖｇ特性を示したものである。図示されるように、若干閾値電圧に対する効果は確認されたものの、酸化ガリウム保護膜の成膜によって、立ち上がり特性（Ｓ値）が劣化してしまった。更に、比較例２については、閾値電圧に対する効果が全く観察されなかった。
【００９５】
上記電流電圧曲線から求めた閾値電圧（最小電流値を発生する電圧）の代表的な結果を、表１及び表２に示す。表１は、酸化ガリウム保護膜の膜厚を１０ｎｍとした場合に、スパッタ成膜時のスパッタガス中のアルゴンに対する酸素分圧の違いによる閾値電圧の正化の値について纏めたものである。表１には、酸素分圧がゼロでは閾値電圧が大きく負となり、活性層が導体化してしまうが、３％以上１０％未満においては、最大３Ｖもの閾値電圧のプラスシフトが得られることが示されている。
【００９６】
また、表２は、上記酸素分圧を５％として固定した場合に、酸化ガリウム保護膜の膜厚の違いによる閾値電圧の正化の値について纏めたものである。繰り返しになるが、表２には、保護膜の膜厚が厚くなると、初期電流の立ち上がり電圧が悪化（Ｓ値が悪化）し、且つ、充分な閾値電圧の正化も得られないことが示されている。
【００９７】
表３は、上記実施例において、良好な立ち上がり特性を維持し、且つ、良好な閾値の正化の効果（２Ｖ以上）が得られた場合を◎、良好な立ち上がり特性を維持しているが、閾値の正化の効果が０Ｖ超２Ｖ未満であった場合を○、閾値正化の効果が得られなかった場合を×として、酸化ガリウム保護膜の好適な厚み及びスパッタ成膜時のスパッタガス中の酸素分圧の範囲を示したものである。  
上記実施例及び比較例より、本発明の有効性が確認された。
【表１】
2011258804.tif 000003
【００９８】
【表２】
2011258804.tif 000004
【００９９】
【表３】
2011258804.tif 000005
【産業上の利用可能性】
【０１００】
本発明の電界効果型トランジスタ及びその製造方法は、液晶やＥＬ素子を用いた画像表示装置、特に（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子、駆動素子として用いられる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として好適に用いられる。また、可撓性基板上に電界効果型トランジスタを形成することで、ＩＣカードやＩＤタグ、フレキシブルＤＲセンサ、バイオセンサ、フレキシブル太陽電池などに幅広く応用される。
【符号の説明】
【０１０１】
１ａ，１ｂ 電界効果型トランジスタ
１０ 基板
２０  電極層（連続膜）
２１ ゲート電極
３０ ゲート絶縁膜
４０ 活性層
２２ ソース電極
２３ ドレイン電極
５０ 第１の保護層
６０  第２の保護層
【図１】
2011258804.tif 000006
【図２】
2011258804.tif 000007
【図３】
2011258804.tif 000008
【図４】
2011258804.tif 000009
【図５】
2011258804.tif 000010
【図６】
2011258804.tif 000011
【図７】
2011258804.tif 000012
【図８】
2011258804.tif 000013