(57)【要約】      （修正有）【課題】メインメモリまたはキャッシュメモリのどちらかの一部が、ビット可変機能を持つＰＣＭ等の不揮発性メモリから構成されるプロセッサシステムにおける不揮発性メモリの書き換え回数を削減する。【解決手段】処理システム１００は、ＣＰＵ１１０、メインメモリ１２０、及び、キャッシュ１３０から構成される。メモリコントローラは、前記キャッシュ１３０を初期化するように、前記メインメモリ１２０から情報を取り出す。前記メインメモリの少なくとも一部は、持続性メモリを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャッシュを持つ複数のプロセッサによって共有されるメインメモリと通信するように適合されたメモリコントローラを具備してなり、
前記メモリコントローラは、前記複数のプロセッサに含まれた前記キャッシュを初期化するように、前記メインメモリから情報を取り出すように更に適合され、
前記メインメモリの少なくとも一部は、持続性メモリを備えることを特徴とするメモリデバイス。
【請求項２】
前記キャッシュは、変換索引バッファ（ＴＬＢ）を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記情報は、前記ＴＬＢの初期値を備えることを特徴とする請求項２に記載のメモリデバイス。
【請求項４】
前記複数のプロセッサは個々に内蔵型メモリを含み、
前記複数のプロセッサの少なくとも１つは、前記メインメモリを含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項５】
前記メインメモリは、前記複数のプロセッサ間で共有される単一のメインメモリを備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
前記複数のプロセッサは、複数の処理システムを備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項７】
前記複数のプロセッサ間で共有される１以上のレベルのキャッシュメモリを含むメモリ階層を更に具備することを特徴とする請求項１に記載のメモリデバイス。
【請求項８】
前記１以上のレベルのキャッシュメモリの少なくとも一部は、持続性メモリを備えることを特徴とする請求項７に記載のメモリデバイス。
【請求項９】
前記持続性メモリは、相変化メモリ（ＰＣＭ）を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項１０】
前記キャッシュは、搭載型キャッシュであることを特徴とする請求項１に記載のメモリデバイス。
【請求項１１】
搭載型キャッシュを持つ複数のプロセッサ間で共有されるメインメモリから情報を取り出すステップと、
前記搭載型キャッシュを初期化するように、前記搭載型キャッシュに前記情報をロードするステップと
を具備してなり、
前記メインメモリの少なくとも一部は、持続性メモリを備えることを特徴とする方法。
【請求項１２】
前記搭載型キャッシュは、変換索引バッファ（ＴＬＢ）を備えることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記情報は、前記ＴＬＢの初期値を備えることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記複数のプロセッサは個々に内蔵型メモリを含み、
前記複数のプロセッサの少なくとも１つは、前記メインメモリを含むことを特徴とする請求項１１に記載の方法。
【請求項１５】
前記メインメモリは、前記複数のプロセッサ間で共有される単一のメインメモリを備えることを特徴とする請求項１１に記載の方法。
【請求項１６】
前記複数のプロセッサ間で共有される１以上のレベルのキャッシュメモリを含むメモリ階層において、前記メインメモリを管理するステップを更に備えることを特徴とする請求項１１に記載の方法。
【請求項１７】
前記持続性メモリは、相変化メモリ（ＰＣＭ）を備えることを特徴とする請求項１１に記載の方法。
【請求項１８】
１以上のアプリケーションをホストするとともに個々に搭載型キャッシュを含む複数の処理エンティティと、
前記複数の処理エンティティに接続する少なくとも１つのインターフェースを持つとともに、少なくとも一部が持続性メモリから構成されるメインメモリと、
複数のプロセッサ内の前記搭載型キャッシュを初期化するように、前記持続性メモリから情報を取り出すメモリコントローラと
を具備することを特徴とするシステム。
【請求項１９】
前記搭載型キャッシュは、変換索引バッファ（ＴＬＢ）を備えることを特徴とする請求項１８に記載のシステム。
【請求項２０】
前記情報は、前記ＴＬＢの初期値を備えることを特徴とする請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、持続性メモリを含む１以上のプロセッサのシステムに関する。
【背景技術】
【０００２】
中央処理装置（ＣＰＵ）は、例えば、コンピュータ、携帯電話、ＰＤＡ、データロガー、ゲーム、ナビゲーション装置等の多様な電子デバイスに用いられる。このような電子デバイスにおいて、１以上のＣＰＵの様々な機器構成が、例えば、マルチプロセッサシステム等において用いられてもよい。ＣＰＵは、特定の機能を実行するようにメモリデバイスに関連付けられてもよい。例えば、ＣＰＵは、ＣＰＵによってホストされた１以上のアプリケーションを保持するようにメインメモリに関連付けられてもよい。他の実施例において、ＣＰＵは、様々な形式の記憶された情報に比較的速くアクセスできるようにキャッシュメモリに関連付けられてもよい。
【図面の簡単な説明】
【０００３】
【図１】図１は、本発明の実施形態に係るシステム機器構成の概略図である。
【図２】図２は、本発明の実施形態に係るマルチプロセッサシステムの概略図である。
【図３】図３は、本発明の他の実施形態に係るマルチプロセッサシステムの概略図である。
【図４】図４は、本発明の実施形態に係るコンピュータシステム及びメモリデバイスを概略的に示す図である。
【発明を実施するための形態】
【０００４】
非制限的かつ非網羅的な実施形態について、図を参照して以下に記載する。類似の参照番号は、特記しない限り、様々な図を通して類似部分を参照する。
【０００５】
本明細書全体を通して「一実施形態」または「実施形態」という言及は、実施形態に関連して記載した特別な特徴、構造、または特性が、請求項に記載された主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書全体を通して様々な箇所における「一実施形態において」または「実施形態」という表現方法は、必ずしも全て同一の実施形態に言及するものではない。更に、特定の特徴、構造、または特性は、１以上の実施形態において併用されてもよい。
【０００６】
実施形態において、中央処理装置（ＣＰＵ）等の２以上の処理エンティティからなるシステムは、持続性メモリから構成されてもよい。例えば、持続性メモリは、複数のＣＰＵに共有されうるメインメモリの少なくとも一部に用いられてもよい。このようなＣＰＵのシステムは、例えば、単にいくつか例示すると、コンピュータ、携帯電話、ＰＤＡ、データロガー、及びナビゲーション装置等の多数の環境のうち任意のものにおいてアプリケーションを実行するコンピュータシステムから構成されてもよい。特に、複数のアプリケーションは、複数のＣＰＵによって同時に実行されてもよい。実装において、１以上のこのようなＣＰＵは、メインメモリ及び／またはキャッシュメモリに、個々に関連付けられてもよい。ここで、このようなメインメモリまたはキャッシュメモリのどちらかの一部が、持続性メモリから構成されてもよい。例えば、メインメモリ及び／またはキャッシュメモリは、持続性メモリの一部及び他の種類のランダム・アクセス・メモリ（ＲＡＭ）の一部から構成されてもよい。特定の実施例において、メインメモリは、少なくとも相変化メモリ（ＰＣＭ）及びダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一部を含んでもよい。他の特定の実施例において、キャッシュメモリは、ＰＣＭ及び／またはＤＲＡＭから構成されてもよい。このようなメモリの機器構成は、以下に説明するように、例えば、不揮発性、比較的速いプログラム／読み出し速度、及び／またはＰＣＭ寿命の延長等の利益を提供することができる。持続性メモリを含むメインメモリは、例えば、実行可能な命令及び／または他の情報を不揮発性メモリから揮発性ＤＲＡＭにロードする必要性を回避すること等の他の利益を提供できる。したがって、持続性メモリを含むメインメモリによって、多数ある利点の中でもとりわけ、メモリ動作速度の上昇（例えば、読み出し動作、書き込み動作、または消去動作）及び／またはメモリデバイスの消費電力の低下が実現されうる。勿論、このような、メインメモリとしてＰＣＭまたは他の持続性メモリを含む実施形態の特徴及び詳細は単なる例示であって、請求項に記載された内容はそのように限定されるものではない。
【０００７】
これを考慮すると、持続性メモリとは、ビット可変機能を持つＰＣＭ等の不揮発性メモリに対して言及するものである。持続性メモリの他の特徴は、プログラム速度が所定のメモリセルに対する読み出し速度よりも遅くてもよい非対称的な読み出し／書き込み速度を含む。以下に説明するように、マルチプロセッサシステム内にこのような特徴を持つ持続性メモリの存在により、例えば、１以上の処理エンティティがメインメモリを共有できるように、特定のキャッシュ・コヒーレンス・プロトコルが利用されうる。これを考慮すると、メインメモリは、処理エンティティによって実行可能な１以上のアプリケーションを保持するように処理エンティティによって用いられるメモリに対して言及するものであるが、請求項に記載された内容はこの点に限定されるものではない。
【０００８】
実施形態において、ＰＣＭは、１以上の処理エンティティからなるシステムのためのメインメモリとして用いられてもよい。このような場合、ＰＣＭは、例えば、ＤＲＡＭまたは他の種類のＲＡＭに適用する同じキャッシュ・コヒーレンス・プロトコルの少なくともいくつかを伴ってもよい。しかしながら、ＰＣＭが持続性メモリから構成されるという点において、ＰＣＭはＤＲＡＭとは異なる。例えば、ＤＲＡＭは、電力が取り除かれた場合に記憶されたコンテンツを損失するが、ＰＣＭは、電力が取り除かれた場合であっても記憶されたコンテンツを保持することができる。他の実施例において、読み出し速度及びプログラム速度はＤＲＡＭに対して同じであってもよいが、ＰＣＭに対する読み出し速度及びプログラム速度は互いに異なってもよく、ＤＲＡＭに比べて相対的に遅くてもよい。それゆえ、実装において、ＰＣＭがメインメモリの少なくとも一部から構成される場合に、キャッシュ・コヒーレンスのセマンティクスが、ＰＣＭの不揮発性特性をサポートするキャッシュ・コヒーレンスの管理に追加されてもよい。メインメモリの少なくとも一部から構成されるＰＣＭを持つ他の実装において、キャッシュ・コヒーレンスのセマンティクスは、読み出し動作に比べてプログラム動作の追加待ち時間を調節するように、相対的に長く非対称的なＰＣＭの読み出し速度／書き出し速度をサポートするキャッシュ・コヒーレンスの管理に追加されてもよい。勿論、請求項に記載された内容は、このようにＤＲＡＭまたはＰＣＭの特定の特徴に限定されるものではない。
【０００９】
実施形態において、メモリデバイスは、少なくとも１つのインターフェースを持つメインメモリを備えて、例えばバスを介して、複数のプロセッサに接続するように構成されてもよい。一実装において、このようなプロセッサは、搭載型（例えば、内蔵型）キャッシュを含んでもよい。このようなプロセッサは、以下に記載する変換索引バッファ（ＴＬＢ）等のレジスタを更に含んでもよい。メインメモリの少なくとも一部は、持続性メモリから構成されてもよい。このようなメモリデバイスは、メモリコントローラを更に備えることにより、持続性メインメモリから情報を取り出し、以下に詳細に記載するように、複数のプロセッサ内の搭載型キャッシュを初期化するように構成されてもよい。
【００１０】
他の実施形態において、特定のメモリデバイスを用いる方法は、複数のプロセッサにおいてメインメモリを共有することから構成されてもよい。一実装において、このようなプロセッサは、ＴＬＢ等のレジスタから構成される搭載型キャッシュを含んでもよい。メインメモリの少なくとも一部は、持続性メモリから構成されてもよい。例えば、このような持続性メモリは、ＰＣＭから構成されてもよい。
【００１１】
特定のメモリデバイスを用いる方法は、このような持続性メインメモリに情報を記憶することから更に構成されてもよい。例えば、このような記憶することは、以下に説明するように、その後にＴＬＢの初期化が行なわれうる、メインメモリ及び／または１以上の複数のプロセッサの電源切断中に行なわれてもよい。したがって、特定のメモリデバイスを用いる方法は、ＴＬＢを初期化するように、記憶された情報を持続性メインメモリから取り出すことから更に構成されてもよい。
【００１２】
一実装において、ＴＬＢは、例えば、仮想アドレス変換速度を改善するように、メモリ管理ハードウェアによって利用されるＣＰＵのキャッシュから構成されてもよい。ＴＬＢは、コンテンツ・アドレス可能メモリ（ＣＡＭ）として実装されてもよい。このような場合、ＣＡＭ探索キーは、仮想アドレスから構成されてもよく、探索結果は、物理的アドレスから構成されてもよい。例えば、リクエストされたアドレスがＴＬＢ内に存在する場合、ＣＡＭ探索は、比較的素早く一致に至ることができ、取り出された物理的アドレスはメモリにアクセスするのに用いることが可能になる。しかしながら、リクエストされたアドレスがＴＬＢ内に無い場合に結果として生じる処理は、例えば、複数のメモリロケーションのコンテンツを読み出すことと、物理的アドレスを決定するように読み出されたコンテンツの少なくとも一部を用いることを含んでもよい。
【００１３】
一般に、読み出し処理が記憶された情報を取り出すために用いられうる一方で、書き込み処理またはプログラミング処理は、メモリデバイスに情報を記憶するように用いられてもよい。記憶された情報は、メモリデバイスの全部または一部から消去されてもよく、及び／または、新しい情報が、メモリデバイスの全部または一部に書き込まれてもよい。比較的多数回のこのようなプログラム消去サイクル、及び／または、プログラム‐再プログラムサイクルが、ＰＣＭの物理的保全性を低下させる可能性がある。例えば、ＰＣＭを組み込んだメインメモリ上に負荷された無数のプログラム消去サイクルは、メインメモリの信頼性を低下させる。このようなＰＣＭメモリを用いる場合、さもなければＰＣＭメインメモリがさらされかねない、プログラム消去サイクルまたは「サイクリング」の起こる回数を制限する、及び／または、減少させることは有益でありうる。したがって、一実施形態において、ＰＣＭを組み込むメインメモリのサイクリングを管理する技術は、書き込み情報をキャッシュに格納することから構成されてもよい。それゆえ、速度及び効率に関して改良されたプロセッサシステム性能の利点を提供することに加えて、キャッシュメモリは更に、ＰＣＭサイクリングを減少させてＰＣＭメインメモリの寿命を延長する方法を提供することができる。特に、ＤＲＡＭキャッシュメモリ等のメモリデバイスは、ＰＣＭメインメモリの特定のアドレスに対応した書き込み情報をキャッシュに格納するように用いられてもよい。このようなＤＲＡＭキャッシュメモリのメモリサイズは、メインメモリ内に含まれたＰＣＭのプロパティの少なくとも一部に基づいて選択されてもよい。このようなプロパティは、例えば、ＰＣＭのサイクリング仕様、ＰＣＭ故障率、ＰＣＭ書き込み速度、ＰＣＭメインメモリを組み込むシステムの書き込み使用モデル、及び／または、用いられたＰＣＭ書き込み磨耗レベリング技術を含んでもよい。ＰＣＭの特定の使用について例を挙げたが、同様に、このような多数の種類のメモリのうち任意のものを組み込むメインメモリのサイクリングを管理する技術は、上に記載したように、書き込み情報をキャッシュに格納することから構成されてもよい。したがって、請求項に記載された内容はそのような詳細に限定されるものではない。
【００１４】
図１は、図１は、本発明の実施形態に係る処理システム１００を概略的に示すブロック図である。処理システム１００は、ＣＰＵ１１０、メインメモリ１２０、及び／または、キャッシュ１３０から構成されてもよい。特に、ＣＰＵ１１０は、メインメモリ１２０内に保持された１以上のアプリケーションをホストしてもよい。図１には示されていないが、処理システム１００は、付加ＣＰＵまたは他のこのような処理エンティティ、付加メインメモリ、及び／または、付加キャッシュから構成されてもよい。例えば、ＣＰＵ１１０、メインメモリ１２０、及び／または、キャッシュ１３０は、より大きなマルチプロセッサシステムのためのブロックを構築することから集合的に構成されてもよい。一実装において、処理システム１００は、１以上のレベルのキャッシュメモリを含むメモリ階層を用いることを操作してしてもよい。任意のこのようなレベルは、複数のＣＰＵに共有される持続性メモリから構成されてもよい。例えば、キャッシュメモリは、どちらかの少なくとも一部が持続性メモリから構成されうる第１のレベルのキャッシュ及び第２のレベルのキャッシュから構成されてもよい。勿論、このような処理システム及びキャッシュメモリの詳細は単に例示であって、請求項に記載された内容はそのように限定されるものではない。一実施形態において、メインメモリ１１０の少なくとも一部は、持続性メモリから構成されてもよい。持続性メモリ部分は、例えば、１以上のダイ構造から構成されるメインメモリ２１０内に連続して配置される必要はない。
【００１５】
図２は、本発明の実施形態に係るマルチプロセッサシステム２００を概略的に示すブロック図である。図２には２つのこのようなエンティティしか示されていないが、このようなマルチプロセッサシステムは、任意の数の処理システムを含んでもよい。特定の実施例において、持続性メモリは、キャッシュ２３０に関連付けられた第１のＣＰＵ２１０及びキャッシュ２３５に関連付けられた第２のＣＰＵ２１５から構成されてもよい。一実装において、第１のＣＰＵ２１０及び第２のＣＰＵ２１５は、例えば、組み込まれた持続性メモリを備えたローカルメモリ（図示せず）をそれぞれが含んでもよい。他の実装において、第１のＣＰＵ２１０及び第２のＣＰＵ２１５は、持続性メモリを含んだメインメモリ２５０を共有してもよい。特に、持続性メモリは、キャッシュ（例えば、様々なレベルのキャッシュ）及びメインメモリから構成されるメモリ階層に含まれてもよい。このようなメインメモリの少なくとも一部は、例えば、ＰＣＭから構成されてもよい。このようなメモリ階層は、キャッシュ及びメインメモリから構成される分散メモリを管理するように用いられてもよい。第１のＣＰＵ２１０及び第２のＣＰＵ２１５（及び、例えば、コンピュータ・プラットフォームに存在しうる他のＣＰＵ）は、このような分散メモリを共有してもよい。このような場合、持続性メモリは、ワンホップ（ｏｎｅ‐ｈｏｐ）ローカルメモリに含まれてもよく、あるいは、他の（例えば、第３の）ＣＰＵ上のマルチホップ（ｍｕｌｔｉ‐ｈｏｐ）分散共有メモリ、または、例えば、ＣＰＵ１２０及び第２のＣＰＵ２１５に共有されうるメモリ階層上のマルチホップ分散共有メモリに含まれてもよい。
【００１６】
一実装において、マルチプロセッサシステム２００は、メインメモリ２５０がページング処理に関連する仮想メモリとして用いられてもよいコンピューティングプラットフォームの一部から構成されてもよい。このような実装において、キャッシュ２３０及びキャッシュ２３５はいずれも、１以上の個々のページを示すことができる特定のページテーブルを示すことができるＴＬＢから構成されてもよい。例えば、ＴＬＢから構成されるキャッシュ２３０は、ページテーブル２５４を示してもよく、ページテーブル２５４は、ページ２５２及びページ２５６を示してもよい。また、ＴＬＢから構成されるキャッシュ２３５は、ページテーブル２６４を示してもよく、ページテーブル２６４は、ページ２６２、ページ２６６、及び、ページ２６８を示してもよい。特定の実装において、ＣＰＵ内のこのようなＴＬＢ（例えば、キャッシュ２３０及びキャッシュ２３５）は、持続性ではないレジスタから構成されてもよい。それゆえ、例えば、電源切断後に、このようなＴＬＢは、記憶された情報を損失する可能性がある。このような電源切断の後に、ＴＬＢは、ＣＰＵ及び／またはＴＬＢをブートする処理中に初期化されてもよい。一実装において、プロセッサに備えられたレジスタから構成されてもよい。このようなＴＬＢは、例えば、メインメモリのページテーブルのベース部を示してもよい。このようなＴＬＢは、メインメモリに対するポインターを用いて初期化されてもよい。プロセッサは、高速なルックアップのためにＴＬＢ内に保持された情報を用いてもよい。
【００１７】
このようなＴＬＢが持続性メモリから構成される場合、ＴＬＢは、例えば、電源切断に後続する起動において初期化される必要はない。メインメモリの少なくとも一部が持続性メモリから構成される場合、ＴＬＢは、メインメモリの特定のロケーションに記憶された情報を用いて初期化されてもよい。再度、このような初期化は、電源切断に後続する起動において実行されてもよいが、請求項に記載された内容はそのように限定されるものではない。例えば、ＴＬＢを初期化する一技術は、持続性メインメモリ２５０内の特定のロケーションにＴＬＢ情報のコピーを記憶することを伴ってもよい。このような場合、初期化後において、個々のＣＰＵ２１０及び／またはＣＰＵ２１５は、それぞれのＴＬＢ情報を、持続性メインメモリ２５０内の特定のロケーションからプロセッサに伴うＴＬＢにコピーしてもよい。例えば、初期化後において、ＣＰＵ２１０は、ＴＬＢ情報を、持続性メインメモリ２５０内のページ２７０から、キャッシュ２３０等のプロセッサに伴うＴＬＢにコピーしてもよい。また、初期化後において、ＣＰＵ２１５は、ＴＬＢ情報を、持続性メインメモリ２５０内のページ２６０から、キャッシュ２３５等のプロセッサに伴うＴＬＢにコピーしてもよい。このような技術を実行した後、持続性メインメモリ２５０もまた初期化されてもよい。このような初期化の１つの理由は、ＴＬＢが一度初期化されると、ページテーブルベース、及び／または、ページテーブルエントリーが有効かつ持続的に持続性メモリ内に残る結果、持続性メインメモリが、定義によると、初期化されてもよいからである。勿論、マルチプロセッサシステム２００のこのような詳細は単に例示であって、請求項に記載された内容はそのように限定されるものではない。
【００１８】
図３は、本発明の実施形態に係るマルチコアシステム３００の概略図である。このようなシステムは、例えば、１以上のバスを介して互いに接続されたプロセッサノード３０２、プロセッサノード３０４、プロセッサノード３０６、及びプロセッサノード３０８から構成されてもよい。一実装において、マルチコアシステム３００は、共有メモリマルチプロセッサから構成されてもよい。個々のプロセッサノード３０２、プロセッサノード３０４、プロセッサノード３０６、及びプロセッサノード３０８は、それぞれ、ＣＰＵ３１０、ＣＰＵ３１２、ＣＰＵ３１４、及びＣＰＵ３１６と、キャッシュメモリ３３０、キャッシュメモリ３３２、キャッシュメモリ３３４、及びキャッシュメモリ３３６と、及び／または、ローカルメモリ３２０、ローカルメモリ３２２、ローカルメモリ３２４、及びローカルメモリ３２６とを含んでもよい。特定のプロセッサノード内において、このようなローカルメモリは、特定のプロセッサノードのプロセッサに伴うメインメモリから構成されてもよい。例えば、ローカルメモリ３２０は、プロセッサノード３０２内のプロセッサ３１０に伴うメインメモリから構成されてもよい。一実装において、ローカルメモリは、他のプロセッサノードのＣＰＵによって共有されてもよく、または他のプロセッサノードのＣＰＵによってアクセスされてもよい。１以上のローカルメモリ３２０、ローカルメモリ３２２、ローカルメモリ３２４、及びローカルメモリ３２６は、持続性メモリの全部または少なくとも一部から構成されてもよい。特定の実装において、ローカルメモリの一部は、揮発性ＤＲＡＭ等の様々な種類のメモリから構成されてもよい。持続性メモリ部分は、例えば、１以上のダイ構造から構成されうるローカルメモリ内に連続的に配置される必要はない。図示していないが、プロセッサユニットは、例えば、同一のダイ上にＣＰＵとして集積されたメモリコントローラ、または、別々のダイ上に集積されたメモリコントローラを含んでもよい。また、図３は、４つのノードを持つシステムを図示するが、任意の数のノードが含まれてもよく、請求項に記載された内容はこの特定の配置に限定されるものではない。
【００１９】
キャッシュメモリ３３０、キャッシュメモリ３３２、キャッシュメモリ３３４、及びキャッシュメモリ３３６は、それぞれ、ローカルメモリ３２０、ローカルメモリ３２２、ローカルメモリ３２４、及びローカルメモリ３２６のうち任意のものから得られた情報のコピーを記憶するための比較的高速のメモリから構成されてもよい。一実装において、１以上のキャッシュメモリ３３０、キャッシュメモリ３３２、キャッシュメモリ３３４、及びキャッシュメモリ３３６の少なくとも一部は、持続性メモリから構成されてもよい。このようなキャッシュメモリは、例えば、個々のローカルメモリのアドレスの少なくとも一部を用いて探索されてもよい。キャッシュメモリを探索するために用いたこのようなメモリアドレス部分は、キャッシュインデックス部分と呼ばれる。例えば、キャッシュメモリ３３０は、キャッシュインデックス部分及びキャッシュデータ部分から構成されてもよい。キャッシュインデックス部分は、例えば、上に記載したように、キャッシュメモリ３３０内に記憶された情報の回線アドレス及びキャッシュ状態情報を含んでもよい。勿論、マルチコアシステムのこのような詳細は単に例示であって、請求項に記載された内容はそのように制限されるものではない。
【００２０】
図４は、メモリデバイス４１０を含むコンピュータシステム４００の実施形態例を概略的に示す図である。コンピュータデバイス４０４は、メモリデバイス４１０を管理するように設定可能な任意の典型的なデバイス、装置、または機械であってよい。メモリデバイス４１０は、メモリコントローラ４１５及びメモリ４２２を含んでもよい。例示であって限定されるものではないが、コンピュータデバイス４０４は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス、またはこれらと類似するような一以上のコンピュータデバイス及び／またはプラットフォームと、例えば、携帯情報端末（ＰＤＡ）、モバイル通信デバイス、またはこれらと類似するような一以上のパーソナルコンピュータデバイスまたは通信デバイス及び／または装置と、例えば、データベースまたはデータ記憶サービスプロバイダ／システムのようなコンピュータシステム及び／または提携サービスプロバイダ性能と、及び／またはこれらの任意の組み合わせとを含んでもよい。
【００２１】
一実施形態において、コンピュータデバイス４０４は、バス４４０及びホストまたはメモリコントローラ４１５を通してメモリ４２２に動作的に連結される少なくとも１つの処理ユニット４２０を含んでもよい。処理ユニット４２０は、データ計算手順またはデータ計算処理の少なくとも一部を実行するように設定可能な一以上の回路を表す。例示であって限定されるものではないが、処理ユニット４２０は、一以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールド・プログラマブル・ゲートアレイ、及びこれらと類似するもの、またはこれらの任意の組み合わせを含んでもよい。処理ユニット４２０は、例えば、上で議論したメモリパーティション処理と、読み出し、書き込み、及び／または消去等のメモリ関連動作とを処理するように、メモリコントローラ４１５に通信してもよい。処理装置４２０は、メモリコントローラ４１５と通信するように適合されたオペレーティングシステムを含んでもよい。このようなオペレーティングシステムは、例えば、バス４４０上でメモリコントローラ４１５に送信されるコマンドを生成することができる。このようなコマンドは、例えば、読み出しコマンド／書き込みコマンドを含んでもよい。
【００２２】
メモリ４２２は、任意のデータストレージ機構を表す。メモリ４２２は、例えば、ＤＲＡＭ４２４及び／または持続性メモリ４２６を含んでもよい。特定の実施形態において、メモリ４２２は、上に記載したように、持続性メモリの少なくとも一部を含むメインメモリから構成されてもよい。メモリ４２２はまた、持続性メモリの少なくとも一部を同様に含むキャッシュメモリから構成されてもよい。この例示は処理ユニット４２０から離れて説明したが、ＤＲＡＭ４２４の全部または一部は処理ユニット４２０内に備えられていてもよく、あるいは処理ユニット４２０と同じ場所に設置されているか、または処理ユニット４２０に連結されてもよいと理解されるべきである。
【００２３】
実施形態によれば、メモリ４２２の１以上の部分は、メモリ４２２の特定の状態によって表わされるデータ及び／または情報を表す信号を記憶してもよい。例えば、データ及び／または情報を表す電子信号は、データ及び／または情報をバイナリ情報（例えば、１及び０）として表すように、このようなメモリ４２２の部分の状態に影響を与えるか、または、このようなメモリ４２２の部分の状態を変化させることによって、メモリ４２２の一部分に「記憶」されてもよい。このように、特定の実施形態において、データ及び／または情報を表す信号を記憶するためにメモリ部分の状態をこのように変化させることは、メモリ４２２を異なる状態または異なるものに変換することを構成する。
【００２４】
一実施形態において、システム４００は、２以上の処理ユニット４２０と、搭載型キャッシュを持つ複数のこのようなプロセッサに（例えば、バス４４０を介して処理ユニット４２０に）接続するインターフェースを少なくとも１つ持つメインメモリとから構成されてもよく、メインメモリの少なくとも一部は持続性メモリから構成されてもよい。システム４００は、メモリコントローラを更に備えることにより、このような持続性メインメモリから情報を取り出し、搭載型キャッシュを初期化するように構成されてもよい。このような持続性メモリは、例えば、ＰＣＭから構成されてもよい。
【００２５】
コンピュータデバイス４０４は、例えば、入力／出力４３２を含んでもよい。入力／出力４３２は、人及び／または機械の入力を受入れるように設定可能な、または導入するように設定可能な１以上のデバイスまたは機能、及び／または、人及び／または機械の出力を届けるように設定可能な、または与えるように設定可能な一以上のデバイスまたは機能を表す。例示であって限定されるものではないが、入力／出力デバイス４３２は、動作的に設定されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポート等を含んでもよい。
【００２６】
現時点で考えられる実施形態の例について説明して述べてきたが、本発明は、請求項に記載された内容から逸脱することなく、他の様々な変更がなされてもよく、等価なものに置換されてもよいと当業者に理解されるものである。更に、本明細書に記載した主要概念から逸脱することなく、請求項に記載された内容の教示に特定の状況を適用するように多くの変更がなされてもよい。それゆえ、請求項に記載された内容が開示された特定の実施形態に限定されることはないと意図され、そのような請求項に記載された内容はまた、添付した請求項の範囲において、全ての実施形態及びそれらの等価物を包含するものであると意図されている。
【図１】
2011258189.tif 000003
【図２】
2011258189.tif 000004
【図３】
2011258189.tif 000005
【図４】
2011258189.tif 000006
【外国語明細書】
【発明の名称】
2011258189.tif 000007
【技術分野】
【０００１】
2011258189.tif 000008
【背景技術】
【０００２】
2011258189.tif 000009
【発明の概要】
【図面の簡単な説明】
【０００３】
2011258189.tif 000010
【発明を実施するための形態】
【０００４】
2011258189.tif 000011
2011258189.tif 000012
2011258189.tif 000013
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【要約】
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【選択図】図１
【図１】
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【図２】
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【図３】
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【図４】
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