(57)【要約】【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板を準備して、
前記半導体基板に第２導電型の埋め込み層を形成する工程と、
前記埋め込み層を含む前記半導体基板の表面上全面に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の所定の領域に複数の素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を薄膜化する工程と、
前記薄膜化された素子分離絶縁膜上に、最上層がシリサイドであるポリシリコンからなる配線層を形成する工程と、
前記配線層を含む前記半導体基板の表面全面を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜を化学的機械的に研磨し平坦化する工程と、
前記平坦化された当該層間絶縁膜の表面から前記半導体基板表面及び前記配線層表面まで延在するコンタクトホールを形成する工程と、を具備する事を特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離絶縁膜を薄膜化することにより、該素子分離絶縁膜の表面が第２導電型のソース層の表面と同等以下の位置となり、且つ、所望の膜厚の素子分離絶縁膜となることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層が第１導電型の分離層下部の前記半導体基板にも形成されることにより、前記素子分離絶縁膜上に形成された前記配線層の前記シリサイド層表面と前記ソース層の表面間の段差が低くなることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記分離層下部の前記半導体基板に形成される前記埋め込み層がコンタクトホール内に露出する前記シリサイド層領域に重畳した範囲に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置がＢｉＣＭＯＳであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＣＭＯＳからなる半導体装置の製造方法に関し、特にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化された層間絶縁膜にコンタクトホールを形成する場合、素子分離絶縁膜上に形成された最上層がシリサイドからなるポリシリコン配線層のシリサイドの消失を防止するための製造方法に係るものである。
【背景技術】
【０００２】
バイポーラ素子の高速性とＣＭＯＳの高集積性、低消費電力性を活かすため、１つのシリコン基板上にバイポーラ回路とＣＭＯＳ回路を共存させたＢｉＣＭＯＳ集積回路が広く採用されている。デジタル論理処理はＣＭＯＳ回路で行い、処理結果をバイポーラ回路で処理するアナログデジタル処理を行う等の場合、有効なＬＳＩである。係るＬＳＩも原価低減ならびに性能向上の観点から、微細パターンからなる回路素子を形成する必要があり微細加工レベルも極限の追及が為されている。
【０００３】
フォトリソグラフィ工程での加工も、例えばエキシマレーザーを使用するステッパーが採用され解像度を確保している。この場合、焦点深度が浅くなるため、段差形状の大きな部分でのパターン形成が困難となり、いわゆるＣＭＰプロセスを採用し、化学的、機械的にシリコン基板上の凹凸のあるパターンが形成された面を削り、その主面の平坦化を図って対処している。
【０００４】
このような平坦化技術については、種々の技術文献等が公開されているが、以下の特許文献１や特許文献２にも記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−０８５４３１号公報
【特許文献２】特開２００５−０６４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
種々の工程を経たシリコン基板の主面の平坦性を悪くする原因は、各種パターンをシリコン基板上に形成する場合の酸化膜段差、窒化膜段差、ポリシリコン段差、メタル段差等である。これらの段差のパターン形成に対する影響は、加工パターンの微細化が進めば進むほど問題となる。そこで、係る各工程で形成され累積された段差を一気に解決し、半導体基板の平坦化を図るため導入されたのがＣＭＰプロセスである。ＣＭＰプロセスは平行に配置された上盤と下盤の間に半導体基板を挟みこみ、化学的機械的に半導体基板を研削加工するので、凹凸面からなる半導体基板の表面も容易に平坦化される。
【０００７】
しかしながら、研削対象が層間絶縁膜で、研削された層間絶縁膜にコンタクトホールを形成する場合、問題となる場合がある。例えばＭＯＳトランジスタのソース層等と素子分離絶縁膜上に形成された配線層では、研削された層間絶縁膜の表面からの深さが大きく異なるため、素子分離絶縁膜上の配線層がコンタクトホールから露出した後も、より深い位置にあるソース層等までのエッチングは継続される。その結果、配線層の表面はかなり長時間エッチング雰囲気にさらされ、最上層のシリサイド層がオーバーエッチングにより消失する恐れがある。係る研削された層間絶縁膜の表面から相対的に浅い位置にある配線層の最上層を構成するシリサイド層の消失を防止するのが課題となる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、第１導電型の半導体基板を準備して、前記半導体基板に第２導電型の埋め込み層を形成する工程と、前記埋め込み層を含む前記半導体基板の表面上全面に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の所定の領域に複数の素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を薄膜化する工程と、前記薄膜化された素子分離絶縁膜上に、最上層がシリサイドであるポリシリコンからなる配線層を形成する工程と、前記配線層を含む前記半導体基板の表面全面を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜を化学的機械的に研磨し平坦化する工程と、前記平坦化された当該層間絶縁膜の表面から前記半導体基板表面及び前記配線層表面まで延在するコンタクトホールを形成する工程と、を具備する事を特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、前記素子分離絶縁膜を薄膜化することにより、該素子分離絶縁膜の表面が第２導電型のソース層の表面と同等以下の位置となり、且つ、所望の膜厚の素子分離絶縁膜となることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、前記埋め込み層が第１導電型の分離層下部の前記半導体基板にも形成されることにより、前記素子分離絶縁膜上に形成された前記配線層の前記シリサイド層表面と前記ソース層の表面間の段差が低くなることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、前記分離層下部の前記半導体基板に形成される前記埋め込み層がコンタクトホール内に露出する前記シリサイド層領域に重畳した範囲に形成されることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、前記半導体装置がＢｉＣＭＯＳであることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、素子分離絶縁膜上に形成された配線層の最上層部を構成するシリサイド層が、コンタクトホール形成時に完全にエッチングされる事が無く残存するため、コンタクトホールを充填するタングステン層と最上層がシリサイドからなるポリシリコン配線層の電気的接続が円滑に行われ、接触抵抗の問題を生じない。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】従来の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】比較例としての実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態に係る半導体装置の製造方法について図面に基づいて説明する。
【００１６】
本発明は、ＢｉＣＭＯＳの製造方法に係るものであるが、発明の要旨は、ＣＭＰで研削され平坦化された層間絶縁膜表面から、素子分離絶縁膜上に形成される最上層がシリサイドからなるポリシリコン配線層１２等及びＭＯＳトランジスタのＮ＋型ソース層１５等までの深さの差を小さくする方法に関するものなので図面もその部分を中心に記載して説明を進める。
【００１７】
本発明の実施形態について説明する前に、微細化の程度が低くＣＭＰ工程を採用しなくても良かった実施形態についての平坦化技術とコンタクトホールの様子について図１２に基づいて簡単に説明する。Ｐ型半導体基板１の所定の領域に、Ｎ型エピタキシャル層４、Ｎ＋型埋め込み層２、Ｐ型埋め込み分離層３、Ｐ型埋め込み分離層３と連続するＰ型分離層５、Ｐ型ウエル層６、Ｎ型ドリフト層７、Ｎ型ソース層１３、Ｎ＋型ソース層１５、Ｐ＋型コンタクト層３０及びＮ＋型ドレイン層１６が形成されている。
【００１８】
また、Ｎ型ドリフト層７の表面には素子分離絶縁膜８ｃ、Ｐ型ウエル層６表面の一部には素子分離絶縁膜８ｂ、またＰ型分離層５の表面には素子分離絶縁膜８ａが形成されている。更に、素子分離絶縁膜８ａ上には、シリサイド層１２ｂとポリシリコン層１２ａからなる配線層１２、素子分離絶縁膜８ｂ上にはシリサイド層１１ｂとポリシリコン層１１ａから成る配線層１１、そして素子分離絶縁膜８ｃ上には、ゲート絶縁膜９上から素子分離絶縁膜８ｃ上に延在するシリサイド層１０ｂとポリシリコン層１０ａから成るゲート電極１０が形成されている。なお、素子分離絶縁膜８ｂは形成せず、素子分離絶縁膜８ａ上に金属配線層３１と接続するゲート電極１０を含む全ての配線層を集結しても良い。
【００１９】
配線層１２等の表面にはＢＰＳＧ層１７やＳＯＧ層１８等が重畳して堆積され、表面の平坦化が図られる。更にその表面上にＴＥＯＳ層１９が形成され、全体として層間絶縁膜ＩＬを構成する。層間絶縁膜ＩＬの最上層からドライエッチングにより、細い点線で示されるコンタクトホール２０ａ、２０ｂ、２０ｃが形成され、配線層１１、配線層１２、Ｎ＋型ソース層１５及びＮ＋型ドレイン層１６の表面が各コンタクトホール内に露出する。この場合、層間絶縁膜ＩＬの表面からの配線層１２等の表面までの深さとＮ＋型ソース層１５等の表面までの深さの差は、比較的疎なエッチングレートの速いＳＯＧ層１８の膜厚分のみである。
【００２０】
従って、コンタクトホール２０ａ等内に配線層１２等の最上層のシリサイド層１２ｂ等が露出してから、コンタクトホール２０ｂ内にＮ＋型ソース層１５等が露出するまでに要するエッチング時間は短く、配線層１２等の最上層のシリサイド層１２ｂ等がオーバーエッチングにより消失することは無かった。また、ＢＰＳＧ層１７のリフローにより平坦性が確保される場合は、ＳＯＧ層１８を形成しなくとも良いので、配線層１２等の最上層のシリサイド層１２ｂ等の表面とＮ＋型ソース層１５等の表面が殆ど同時にコンタクトホール２０ａ等内に露出するのでシリサイド層１２ｂ等のオーバーエッチングは考える必要もなかった。
【００２１】
しかしながら、微細化が進み、ＣＭＰを採用した平坦化工程を採用せざるを得ない場合には、以下の問題が生じる。即ち、図１３に示すように、従来の製造方法に単純にＣＭＰ工程を適用し、太い鎖線でＣＭＰ面として表示した部分より上層を研削した場合、ＣＭＰ面として示した層間絶縁膜ＩＬの研削面から素子分離絶縁膜８ａ上の配線層１２最上層のシリサイド層１２ｂの表面までの深さが、層間絶縁膜ＩＬの研削面からＮ＋型ソース層１５等の表面までの深さと比べて浅くなる。
【００２２】
従って、層間絶縁膜ＩＬをドライエッチングしてコンタクトホール２０ａ等を形成する場合、コンタクトホール２０ａが開口され配線層１２の最上層のシリサイド層１２ｂが露出した後も、Ｎ＋型ソース層１５等の表面がコンタクトホール２０ｂ内に露出するまでドライエッチングは継続される。この間、シリサイド層１２ｂはドライエッチングによるオーバーエッチングにさらされることになり、全てのシリサイド層１２ｂがエッチング除去される恐れがある。
【００２３】
本発明は、係る素子分離絶縁膜８ａ上に形成された配線層１２の最上層のシリサイド層１２ｂがコンタクトホール形成時に、オーバーエッチングにより消失するのを防止するものである。
【００２４】
〔第１の実施形態〕
本発明の第１の実施形態について図１を参照して説明する。図１は配線層１２等を含むＰ型半導体基板１の表面全面に層間絶縁膜ＩＬを被覆した状態を示している。図１で太い点線でＣＭＰ面と表示している面は、ＣＭＰ工程でＣＭＰ面より上部の層間絶縁膜ＩＬが研削された研削面を示している。研削面からコンタクトホール２０ａ、２０ｂ及び２０ｃが形成されている。図１３と比べた場合、層間絶縁膜ＩＬの研削面から配線層１２最上層のシリサイド層１２ｂまでの深さが深くなっているのが認められる。ゲート絶縁膜９形成後に、ゲート電極１０が延在する予定のゲート絶縁膜９及び素子分離絶縁膜８ｃ部分の一部をレジストマスクで被覆し、その他の素子分離絶縁膜８ａ等をその表面からエッチングして薄膜化していることによる効果である。
【００２５】
複数の素子分離絶縁膜８ａ等はＰ型半導体基板１上に形成される種々の半導体素子や周辺配線等の影響を回避するため所定の膜厚が必要になり、１番厚い膜厚に揃えて一括して形成される。Ｐ型分離層５の表面に形成された素子分離絶縁膜８ａに関しては、Ｐ型分離層５の表面濃度が比較的高いため、その上に形成される配線層１２の電位によるフィールド反転の恐れも少なく、薄膜化が可能である。そこで、コンタクトホール２０ａ等形成時に素子分離絶縁膜８ａ上に形成された配線層１２最上層のシリサイド層１２ｂのオーバーエッチングにより減少する割合と、シリサイド層１２ｂとコンタクトホール２０ａを介して接続される後述するタングステン層３２とのコンタクト抵抗への影響を考慮して素子分離絶縁膜８ａ等のエッチング量を決定した。
【００２６】
この場合、シリサイド層１２ｂと層間絶縁膜ＩＬのドライエッチングに対する選択比により素子分離絶縁膜８ａ等のエッチング量が決定される。Ｎ＋型ソース層１５等の表面から配線層１２の最上層のシリサイド層１２ｂの表面までの高さは概略以下の段差で構成される。先ずＮ＋型埋め込み層２形成時のシリコン段差に起因するＮ型エピタキシャル層４の段差１２０ｎｍ、全体の膜厚４６０ｎｍで形成された素子分離絶縁膜８ａの当初シリコン面からの高さ２５８ｎｍからその後の工程でのエッチング量を引いた２１０ｎｍ、及びポリシリコンの膜厚２２０ｎｍの合計である約５５０ｎｍの段差となる。それに対してシリサイド層１２ｂの膜厚は平均４０ｎｍである。
【００２７】
仮にシリサイド層１２ｂに対して層間絶縁膜ＩＬのエッチングレートが２０倍、すなわち選択比が２０ある場合は層間絶縁膜ＩＬ５５０ｎｍをエッチングしている間にシリサイド１２ｂがエッチングされる膜厚はその２０分の１である２８ｎｍとなる。この場合、初め４０ｎｍであったシリサイド層１２ｂの膜厚の３割である１２ｎｍが残存することになり、大きな問題を生じない。しかし選択比が１０程度しかない場合は、層間絶縁膜ＩＬ５５０ｎｍをエッチングしている間にシリサイド１２ｂがエッチングされる膜厚は５５ｎｍとなりシリサイド層１２ｂは完全に消失する。
【００２８】
この場合は、段差５５０ｎｍの構成の中の素子分離絶縁膜８ａの当初シリコン面から突出している前記２１０ｎｍをエッチングすれば段差を３４０ｎｍと低くする事が可能となる。そうすると、層間絶縁膜ＩＬ３４０ｎｍをエッチングする間にシリサイド層１２ｂは３４ｎｍオーバーエッチングされることになり残存シリサイド層１２ｂの膜厚は６ｎｍ程度になる。従って、ドライエッチングの選択比により、コンタクトホール形成後にシリサイド層１２ｂが残存するように、素子分離絶縁膜８ａのエッチング量を決定しなければならない。本実施形態における選択比は１５以上であり、素子分離絶縁膜８ａのエッチング量を１３０ｎｍ以上にすることにより、残存シリサイド層の膜厚１０ｎｍ以上は確保した。
【００２９】
係る素子分離絶縁膜８ａの薄膜化により、コンタクトホール形成時に、配線層１２最上層のシリサイド層１２ｂが露出してからＮ＋型ソース層１５等が露出するまでのエッチング時間を短くする事が可能となり、シリサイド層１２ｂがオーバーエッチングにより消失することを防止する事ができた。
【００３０】
それでは第１の実施形態に係る半導体装置の製造方法について、図２〜図７を参照して以下に、説明する。先ず、図２に示すように、Ｐ型半導体基板１を準備する。次に、Ｐ型半導体基板１の所定の位置に開口を有する不図示のシリコン酸化膜をマスクとして、Ｎ型不純物であるアンチモン（Ｓｂ）を含んだ不図示のＳＯＧ膜からＳｂを拡散して、Ｐ型半導体基板１内にＮ＋型埋め込み層２を形成する。
【００３１】
この場合、酸化性雰囲気での処理も為されるためＮ＋型埋め込み層２表面にシリコン酸化膜が形成される。その後シリコン酸化膜を全面除去するとシリコン酸化膜マスクのあった領域とＮ＋型埋め込み層２形成領域では、新たに形成されたシリコン酸化膜の膜厚が異なるので段差が生じる。その結果、図２に示すように、Ｎ＋型埋め込み層２形成領域が周辺領域より窪むことになる。本実施形態では１２０ｎｍの段差が生じた。
【００３２】
次に、Ｎ＋型埋め込み層２の周辺領域に、Ｐ型埋め込み分離層３をボロン等のイオン注入より形成してから、所定の工程を経て、Ｐ型半導体基板１の表面全体を被覆するＮ型エピタキシャル層４を形成する。図２に示すように、Ｎ型エピタキシャル層４の表面もＮ＋型埋め込み層の段差を反映して、Ｎ＋型埋め込み層２と重畳する領域が窪みをもつ段差形状を示す。次に不図示のレジストマスクによりＰ型埋め込み分離層３と重畳するＮ型エピタキシャル層４の表面にボロン等のイオン注入によりＰ型分離層５を形成する。また所定の位置に、不図示のレジストマスクによりボロン等をイオン注入してＰ型ウエル層６を形成する。次に、高温炉中で熱処理し不純物拡散することによりＰ型埋め込み分離層３及びＰ型分離層５を一体としたＰＮ分離層を形成する。
【００３３】
次に、図３に示すように、所定の工程を経て、不図示のＳｉＮ膜等マスクを形成し、レジスト及びＳｉＮ膜をマスクとして所定の領域にリン等をイオン注入してＮ型ドリフト層７を形成する。その後、ＳｉＮ膜等をマスクとして素子分離絶縁膜（ＬＯＣＯＳ）８ａ等を形成する。Ｐ型分離層５上の素子分離絶縁膜８ａはＮ型エピタキシャル層４に形成された段差を反映して、Ｎ型エピタキシャル層４内に形成された素子分離絶縁膜８ｂ、８ｃより高い位置に形成される。
【００３４】
この状態で、素子分離絶縁膜８ａ上に配線層１２を形成した場合、図１３に示すようにＣＭＰで研削された層間絶縁膜ＩＬから配線層１２最上層のシリサイド層１２ｂまでの深さが浅くなる。そこで、図４に示すように、ゲート絶縁膜９を形成した後に、不図示のレジストマスクにより、後にゲート電極１０が形成される予定のゲート絶縁膜上及び素子分離絶縁膜８ｃの一部を被覆して、その他のゲート絶縁膜及び素子分離絶縁膜をその表面からエッチングする。これにより素子分離絶縁膜８ａ等の薄膜化を行う。その後、所定の工程を経て、素子分離絶縁膜８ａ上に配線層１２、素子分離絶縁膜８ｂ上に配線層１１、並びにゲート絶縁膜９上から素子分離絶縁膜８ｃに延在するゲート電極１０を形成する。
【００３５】
その後、図５に示すように、イオン注入等の所定の工程を経てＮ型ソース層１３を形成する。次に、配線層１２等を含むＰ型半導体基板１の表面全面を被覆する不図示のシリコン酸化膜等をＣＶＤ法等により堆積し、その表面から当該シリコン酸化膜等を全面エッチングすることによりスペーサー１４を形成し、スペーサー１４をマスクにＮ＋型ソース層１５を形成する。同時にＮ＋型ドレイン層１６を形成すると共に、Ｐ＋型コンタクト層３０を形成する。Ｐ＋型コンタクト層３０によりＮ＋型ソース層１５とＰ型ウエル層６は同電位となる。
【００３６】
次に、配線層１２等の表面を含むＰ型半導体基板１の表面全体にチタニューム（Ｔｉ）等をスパッタにより約３０ｎｍ程度堆積する。その後ランプアニール（ＲＴＡ）処理をすることにより配線層１２等の最上層にシリサイド層１２ｂ等を形成する。同時にＮ＋型ソース層１５等の表面にもシリサイド層が形成される。その後、未反応のＴｉ等はウエットエッチング液で除去する。ＲＴＡ処理をすることにより約３０ｎｍのＴｉ膜は約３５０〜４５０ｎｍ程度のシリサイド層１２ｂ等になる。
【００３７】
その後、ＢＰＳＧ層１７やＴＥＯＳ層１９を主体とする層間絶縁膜ＩＬで配線層１２を含むＰ型半導体基板１の表面全面を被覆する。必要に応じ、ＢＰＳＧ層１７の上にＳＯＧ層１８を形成してからＴＥＯＳ層１９を形成してもよい。次に、図６に示すように、層間絶縁膜ＩＬの最表面からＣＭＰにより研削加工を行う。ＣＭＰ処理により最表面がきれいに平坦化された層間絶縁膜ＩＬを有する半導体基板が得られ、必要な解像度と焦点深度が得られ、微細加工が実現できる。
【００３８】
次に、図７に示すように、ＣＭＰ処理で平坦化された層間絶縁膜ＩＬの最表面から不図示のレジストマスクにより、ドライエッチングを行い、配線層１２等の表面に至るコンタクトホール２０ａ等、Ｎ＋型ソース層１５等に至るコンタクトホール２０ｂ等を形成する。
【００３９】
図１３の場合に比して、配線層１２の最上層のシリサイド層１２ｂとＮ＋型ソース層１５等との段差が小さくなっているため、シリサイド層１２ｂがドライエッチング時にオーバーエッチングにより消失することは無い。
【００４０】
次に、コンタクトホール２０ａ等内を所定の工程を経てタングステン層３２で充填してから、Ｐ型半導体基板の表面全面にアルミニューム（Ａｌ）を主成分とする金属膜を堆積する。その後、所定のフォトエッチング工程を経て金属配線層３１を形成する。なお、コンタクトホール２０ａ等内をタングステンの代わりに他の金属、例えばアルミニュームで埋め込んでもよい。最後に、ＳｉＮ膜等からなる保護膜で被覆することにより所望の半導体装置が完成する。
【００４１】
〔第２の実施形態〕
第２の実施形態について図８に基づいて、以下に説明する。第１の実施形態を示す図１と比較した場合、素子分離絶縁膜８ａ等の膜厚が厚いにもかかわらず、素子分離絶縁膜８ａ等の最表面がＮ＋型ソース層１５の表面と同程度以下まで、エッチング等により薄膜化されている点である。係る構成にすることにより、配線層１２等最上層のシリサイド層１２ｂ等の表面とＮ＋型ソース層１５等の表面との段差が第１の実施形態に比べて小さくなり、コンタクトホール２０ａ等形成時のシリサイド層１２ｂ等のオーバーエッチング量が更に減少する。
【００４２】
それでは、第２の実施形態における半導体装置の製造方法を図９、図１０に基づいて以下に説明する。第１の実施形態の場合、層間絶縁膜ＩＬとシリサイド層１２ｂ等との選択比との関係から素子分離絶縁膜８ａ等をエッチング等して薄膜化するにしてもフィールド反転等の不具合が発生する恐れがあり、薄膜化に限界がある。
【００４３】
そこで、図９に示すように、第２の実施形態では素子分離絶縁膜８ａ等の初期の膜厚を第１の実施形態の場合に比べて厚く形成している。このため素子分離絶縁膜８ａ等の酸化前のシリコン基板表面からシリコン基板内に形成される膜厚も第１の実施形態に比べて厚くなる。その後、ゲート絶縁膜９を形成する前に、素子分離絶縁膜８ａ等をエッチング等により薄膜化するが、図９に示すように、その表面がＮ＋型ソース層１５等の形成される予定のＰ型ウエル層６等の表面と同等以下にしていることに特徴がある。
【００４４】
係る構成にすることにより素子分離絶縁膜８ａ等上に形成した配線層１２等最上層のシリサイド層１２ｂ等とＮ＋型ソース層１５等の表面の段差を小さく出来るし、場合によっては零にすることも可能である。従って、コンタクトホール形成時にシリサイド層１２ｂ等の表面とＮ＋型ソース層１５等の表面とを、時間差なくコンタクトホール２０ａ等内に露出させることも可能となるので、シリサイド層１２ｂ等と層間絶縁膜ＩＬのドライエッチング時の選択比がかなり小さい場合でも、シリサイド層１２ｂ等のオーバーエッチングを小さくする事が出来る。
【００４５】
初期の素子分離絶縁膜８ａ等を第１の実施形態に比べ厚く形成しているため、素子分離絶縁膜８ａ等の表面からエッチング等して、素子分離絶縁膜８ａ等の表面をＮ＋型ソース層１５等の表面と同等以下になる位まで薄膜化した場合でも、フィールド反転等の副作用が生じない十分な膜厚を有する素子分離絶縁膜８ａ等を確保する事ができる。
【００４６】
次に、図１０に示すように、所定の工程を経由してゲート絶縁膜９を形成し、配線層１２等やゲート電極１０を形成する。これ以降の工程は第１の実施形態と同様である。
なお、素子分離絶縁膜８ａ等を薄膜化する前にゲート絶縁膜９を形成してもよい。
【００４７】
〔第３の実施形態〕
第３の実施形態について図１１を参照して、以下に説明する。
【００４８】
第３の実施形態では、Ｎ＋型埋め込み層２形成時に生じるシリコン段差を配線層１２等が形成される素子分離絶縁膜８ａ等の下のＰ型半導体基板１にも形成する。そのためには、図１１に示すように、配線層１２が形成される素子分離絶縁膜８ａの直下のＰ型半導体基板１内にもＮ＋型埋め込み層２を形成する。これにより、図１１に示すように、配線層１２等最上層のシリサイド層１２ｂ等の表面とＮ＋型ソース層１５等の表面との間に形成される前記段差５５０ｎｍの内、Ｎ＋型埋め込み層２形成時に生じる段差１２０ｎｍを解消するものである。
【００４９】
図１１の太い点線でＣＭＰ面として示される、平坦化された層間絶縁膜ＩＬの研削面からコンタクトホール２０ａ等を形成する場合の、配線層１２等最上層のシリサイド層１２ｂ等のオーバーエッチングはその分だけ解消される。第１の実施形態や第２の実施形態と併用することによりその効果を高める事ができる。なお、第３の実施形態の半導体装置の製造方法は、上記の配線層１２直下のＰ型半導体基板１内にもＮ＋型埋め込み層２を形成する以外は第１の実施形態と同様である。
【００５０】
本実施形態においては、デバイスはＮ型ＭＯＳトランジスタを例として記載したが、この中には、ゲート絶縁膜の膜厚の厚い高耐圧ＭＯＳトランジスタ、ゲート絶縁膜の膜厚の薄い低耐圧ＭＯＳトランジスタが含まれるし、また、極性の異なるＰ型ＭＯＳトランジスタを含むＣＭＯＳトランジスタも含まれる。
【符号の説明】
【００５１】
１  Ｐ型半導体基板    ２  Ｎ＋型埋め込み層    ３  Ｐ型埋め込み分離層    
４  Ｎ型エピタキシャル層    ５  Ｐ型分離層    ６  Ｐ型ウエル層    
７  Ｎ型ドリフト層    ８ａ、８ｂ，８ｃ  素子分離絶縁膜    ９  ゲート絶縁膜
１０  ゲート電極    １０ａ  シリサイド層    １０ｂ  ポリシリコン層
１１、１２  配線層    １１ｂ、１２ｂ  シリサイド層    
１１ａ、１２ａ  ポリシリコン層    １３  Ｎ型ソース層    １４  スペーサー
１５  Ｎ＋型ソース層    １６  Ｎ＋型ドレイン層    １７  ＢＰＳＧ    
１８  ＳＯＧ    １９  ＴＥＯＳ    ２０ａ、２０ｂ、２０ｃ  コンタクトホール
ＩＬ  層間絶縁膜    ３１  金属配線層    ３２  タングステン層    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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