(57)【要約】 【課題】オフ電流を低減し、特性ばらつきが抑制された多結晶半導体層をチャネル領域とする半導体装置の製造方法を提供する。【解決手段】半導体基板の上に絶縁体層を形成する工程と、絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、半導体層上に半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、熱処理を行う工程と、絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層中にソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図１
2011258898.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁体層を形成する工程と、
前記絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、
前記半導体層上に前記半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、
熱処理を行う工程と、
前記絶縁体層を除去する工程と、
前記狭窄部の側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層中にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層を形成する工程の後、前記絶縁体層を形成する工程の前に、前記半導体層を保護する保護絶縁膜を前記半導体層上に形成する工程を、さらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体層、前記ゲート絶縁膜、前記ゲート電極および前記ソース・ドレイン領域によってｎ型トランジスタが形成されることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上に非晶質または多結晶質の第１の半導体層を形成する工程と、
前記第１の半導体層上に第２の絶縁体層を形成する工程と、
前記第２の絶縁体層上に非晶質または多結晶質の第２の半導体層を形成する工程と、
前記第２の半導体層、前記第２の絶縁体層および前記第１の半導体層をパターニングし、前記第１および第２の半導体層に狭窄部を形成する工程と、
前記第１および第２の半導体層上に前記第１および第２の半導体層よりも熱膨張係数の大きい第３の絶縁体層を形成する工程と、
熱処理を行う工程と、
前記第３の絶縁体層を除去する工程と、
前記狭窄部の側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１および第２の半導体層中にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１および第２の半導体層中に形成される複数のソース領域のうちの少なくともいずれか２つ、または、複数のドレイン領域のうちの少なくともいずれか２つが、電気的に独立していることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１および第２の半導体層中に形成される複数のソース領域のすべて、および、複数のドレイン領域のすべてが、電気的に共通化されていることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程と、前記ゲート電極を形成する工程との間に、
前記ゲート絶縁膜上に、電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜上に、ブロック絶縁膜を形成する工程とを、さらに有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上にゲート電極層を形成する工程と、
前記ゲート電極層上に第２の絶縁体層を形成する工程と、
前記第２の絶縁体層、前記ゲート電極層および前記第１の絶縁体層を貫通する溝を形成する工程と、
前記溝の内側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側面に非晶質または多結晶質の半導体層を形成する工程と、
前記半導体層の内側面に前記半導体層よりも熱膨張係数の大きい第３の絶縁体層を形成する工程と、
熱処理を行う工程と、
前記第３の絶縁体層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記溝を形成する工程と、前記ゲート絶縁膜を形成する工程との間に、
前記溝の内側面にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜の内側面に電荷蓄積絶縁膜を形成する工程とを、さらに有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体層がシリコンであることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記絶縁体層がシリコン窒化膜であることを特徴とする請求項１ないし請求項３、請求項１０いずれか一項記載の半導体装置の製造方法。
【請求項１２】
半導体基板と
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層上に形成された狭窄部と幅広部を有する多結晶質の半導体層と、
前記狭窄部の側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層中に形成されたソース・ドレイン領域を有し、
前記半導体層の狭窄部の、ゲート長方向の結晶格子間隔が、歪みの無い状態での結晶格子間隔よりも大きいことを特徴とする半導体装置。
【請求項１３】
前記半導体層の狭窄部のグレインサイズが、前記幅広部のグレインサイズよりも大きいことを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ゲート長３０ｎｍ以下の極微細ＭＩＳＦＥＴを実現するための構造として、短チャネル効果耐性の強いＦｉｎ型チャネルＭＩＳＦＥＴ（ＦｉｎＦＥＴ）構造およびナノワイヤ型チャネルトランジスタ（ナノワイヤトランジスタ）が期待されている。ＦｉｎＦＥＴは、例えばシリコン基板上に形成された直方体状半導体層の一部をチャネル領域とする。このチャネル領域の両側面に、薄いチャネル領域を挟みこむようにゲート電極が形成される。ゲート電極がチャネル領域を取り囲んだ構造をしているため、ゲートの支配力が強く、短チャネル効果耐性が強い。
【０００３】
ナノワイヤトランジスタは、ＦｉｎＦＥＴにおいて直方体状半導体層の上面にもゲート電極を設け、かつ直方体状半導体層の高さを低くした構造である。ナノワイヤトランジスタでは直方体状半導体層の上面もチャネルとして動作する。そして、直方体状半導体のサイズが比較的大きいナノワイヤトランジスタはトライゲートトランジスタとも呼ばれる。
【０００４】
ＦｉｎＦＥＴやナノワイヤトランジスタの製造においては、バルク基板ではなくＳＯＩ基板が用いられることが多い。これには主に２つの理由がある。
【０００５】
一つは、直方体状半導体層の加工を行う際に、埋め込み酸化膜を半導体層のエッチングのストッパーとして利用することができるためである。もう一つは、チャネル領域下部に絶縁体である埋め込み層酸化膜が存在することにより、ソース−ドレイン間のオフ時リーク電流を確実に抑制できるためである。
【０００６】
しかし、ＳＯＩ基板はバルク基板に比べて高価であり製造プロセス全体のコスト増大を招いてしまう。このため、バルク基板上に多結晶の半導体層をチャネル領域とするナノワイヤトランジスタが検討されている。
【０００７】
もっとも、バルク基板上に形成された多結晶のナノワイヤトランジスタは、チャネル領域に結晶粒界が存在するため、ＳＯＩ基板上に形成されるナノワイヤトランジスタに比較して、特性が劣り、また、特性ばらつきが大きいという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開２００４／０２１９７２２明細書
【非特許文献】
【０００９】
【非特許文献１】Ｋ．Ｏｔａ  ｅｔ  ａｌ．，“Ｎｏｖｅｌ  Ｌｏｃａｌｌｙ  Ｓｔｒａｉｎｅｄ  Ｃｈａｎｎｅｌ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ５５ｎｍ  ＣＭＯＳ，”ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．２７−３０（２００２）．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、オフ電流を低減し、特性ばらつきが抑制された多結晶半導体層をチャネル領域とする半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の半導体装置の製造方法は、半導体基板上に絶縁体層を形成する工程と、絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、半導体層上に半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、熱処理を行う工程と、絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層中にソース・ドレイン領域を形成する工程と、を有することを特徴とする。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の半導体装置の断面模式図。
【図２】第１の実施形態の半導体装置の上面模式図。
【図３】第１の実施形態の半導体装置の断面模式図。
【図４】第１の実施形態の半導体装置の製造方法を示す断面模式図。
【図５】第１の実施形態の半導体装置の製造方法を示す上面模式図。
【図６】第１の実施形態の半導体装置の製造方法を示す断面模式図。
【図７】第１の実施形態の半導体装置の製造方法を示す断面模式図。
【図８】第１の実施形態の半導体装置の製造方法を示す上面模式図。
【図９】第１の実施形態の半導体装置の製造方法を示す断面模式図。
【図１０】第１の実施形態の変形例の断面模式図。
【図１１】第１の実施形態のドレイン電流の測定結果を示す図。
【図１２】第１の実施形態のＳ値の測定結果を示す図。
【図１３】第１の実施形態のドレイン電流の測定結果を示す図。
【図１４】第２の実施形態の半導体装置の製造方法を示す断面模式図。
【図１５】第３の実施形態の半導体装置の断面模式図。
【図１６】第４の実施形態の半導体装置の上面模式図。
【図１７】第４の実施形態の半導体装置の断面模式図。
【図１８】第４の実施形態の半導体装置の断面模式図。
【図１９】第４の実施形態の半導体装置の断面模式図。
【図２０】第４の実施形態の半導体装置の製造方法を示す断面模式図。
【図２１】第４の実施形態の半導体装置の製造方法を示す上面模式図。
【図２２】第４の実施形態の半導体装置の製造方法を示す断面模式図。
【図２３】第４の実施形態の半導体装置の製造方法を示す断面模式図。
【図２４】第４の実施形態の半導体装置の製造方法を示す断面模式図。
【図２５】第５の実施形態の半導体装置の上面模式図。
【図２６】第５の実施形態の半導体装置の断面模式図。
【図２７】第５の実施形態の半導体装置の断面模式図。
【図２８】第５の実施形態の半導体装置の製造方法を示す断面模式図。
【図２９】第６の実施形態の半導体装置の断面模式図。
【図３０】第６の実施形態の半導体装置の製造方法を示す断面模式図。
【図３１】第６の実施形態の半導体装置の製造方法を示す断面模式図。
【図３２】第６の実施形態の半導体装置の製造方法を示す断面模式図。
【図３３】第７の実施形態の半導体装置の断面模式図。
【図３４】第７の実施形態の半導体装置の製造方法を示す断面模式図。
【図３５】第７の実施形態の半導体装置の製造方法を示す断面模式図。
【図３６】第７の実施形態の半導体装置の製造方法を示す断面模式図。
【図３７】第７の実施形態の半導体装置の製造方法を示す断面模式図。
【発明を実施するための形態】
【００１３】
以下、図面を用いて実施形態について説明する。
【００１４】
なお、本明細書中、ゲート長方向とは、トランジスタのチャネル領域をキャリアである電子または正孔が流れる方向を意味する。そして、ゲート長とは、ゲート電極のゲート長方向の長さを意味する。
【００１５】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、半導体基板上に絶縁体層を形成する工程と、絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、半導体層上に半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、熱処理を行う工程と、絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層中にソース・ドレイン領域を形成する工程と、を備えている。
【００１６】
本実施形態の半導体装置の製造方法によれば、応力下でチャネル領域となる半導体層を結晶化させることにより、ゲート長方向の伸張歪みがチャネル領域に印加される。このため、半導体装置がｎ型トランジスタの場合には、オン電流の向上、オフ電流の低減およびトランジスタ特性ばらつきの抑制が実現される。また、半導体装置がｐ型トランジスタの場合には、オフ電流の低減およびトランジスタ特性ばらつきの抑制が実現される。
【００１７】
図２は本実施形態の半導体装置の製造方法によって製造される半導体装置の上面模式図である。図１は、図２中のＡ−Ａ面（ゲート長方向）の断面模式図である。図３は、図２中のＢ−Ｂ面（ゲート幅方向）の断面模式図である。
【００１８】
図１〜図３に示す半導体装置は、半導体層を多結晶シリコンとする多結晶シリコンナノワイヤトランジスタである。この多結晶シリコンナノワイヤトランジスタは、シリコン基板１０、このシリコン基板１０上に形成された絶縁体層である酸化膜１２、この酸化膜１２上に形成された１つ以上の狭窄部（シリコンナノワイヤ）１４と幅広部１６を有する多結晶シリコン層１８、シリコンナノワイヤ１４の側面と上面に形成されたゲート絶縁膜２０、このゲート絶縁膜２０上に形成されたゲート電極２２、このゲート電極２２の両側に形成されたゲート側壁２４、チャネル領域２６を挟むようにシリコンナノワイヤ１４中に形成されたソース領域２８、ドレイン領域３０からなる。ソース領域２８、ドレイン領域３０は、不純物拡散層２８ａ、３０ａと金属シリサイド膜２８ｂ、３０ｂとで形成される。
【００１９】
酸化膜１２は、例えば、シリコン酸化膜である。また、ゲート側壁２４は、例えば、シリコン窒化膜である。
【００２０】
シリコンナノワイヤ１４中で、上部にゲート電極２２が形成されている領域がチャネル領域２６として動作する。チャネル領域２６は幅（ゲート幅方向の長さ）が、例えば、３ｎｍ〜２５ｎｍ程度、高さが、例えば、３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）をしている。
【００２１】
多結晶のシリコンナノワイヤ１４はチャネル領域において、ゲート長方向（Ａ−Ａ方向）に伸張歪みを有している。ここで、ゲート長方向に伸長歪みを有しているとは、ゲート長方向の結晶格子間隔が、歪みの無い状態での結晶格子間隔よりも大きいことを意味する。結晶格子間隔は、通常ラマン分光測定によって評価を行うことが可能である。
【００２２】
ここで、「歪み量ε」は、歪みの無い状態での結晶の格子間隔をａ０、歪みを加えた後の結晶の格子間隔をａとしたとき、ε＝（ａ−ａ０）／ａ０として定義される。シリコンの場合は、ａ０＝５．４３オングストロオームとなる。
【００２３】
本実施形態の場合、ゲート長方向に伸張歪みを有していることから、ゲート長方向の結晶格子間隔が、歪みの無い状態での結晶格子間隔よりも大きい。したがって、「歪み量ε」が正の値を取ることになる。
【００２４】
多結晶シリコンの場合は、結晶粒ごとに結晶方位は一定しないため、結晶格子間隔を算出する場合、格子間隔のゲート長方向成分を抽出し、歪みの無い状態での同方向の格子間隔と比較すればよい。
【００２５】
また、シリコンナノワイヤ１４の、グレインサイズが、非ナノワイヤ領域、すなわち幅広部のグレインサイズよりも大きくなっている。グレインサイズは例えば、ＴＥＭによって評価することが可能である。この狭窄部の大きなグレインサイズが後に詳述するように、オフ電流の低減およびトランジスタ特性のばらつきの抑制に寄与していると考えられる。
【００２６】
以下、本実施形態の半導体装置の製造方法について図面を用いて説明する。図４〜９は、本実施形態の製造方法を示す模式図である。図４、６、７および図９は、図１のＢ−Ｂ面に相当する断面模式図である。図５および図８は上面模式図である。
【００２７】
まず、図４の断面模式図に示すように、バルクシリコン基板１０上に酸化膜１２、非晶質シリコン層３２、ハードマスク層３４からなる構造を形成する。非晶質シリコン層３２の厚さは、例えば、３ｎｍ〜４０ｎｍ程度である。なおここで、酸化膜１２上に形成する半導体層は、後に半導体層に誘起する歪み量を大きくする観点からは、非晶質シリコン層であることが望ましい。しかし、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。
【００２８】
続いて、図５の上面模式図、図５のＣ−Ｃ面の断面模式図である図６に示すように、ハードマスク層３４をパターニングした後、このハードマスク層３４をマスクとして非晶質シリコン層３２をエッチングすることでパターニングし、非晶質シリコン層３２をゲート幅方向に一部狭く（板状化）する。すなわち、狭窄部を有する非晶質シリコン層３２を形成する。板状化した非晶質シリコン層（シリコンナノワイヤまたは狭窄部）の幅は、例えば、３ｎｍ〜２５ｎｍ程度である。
【００２９】
続いて、図７のゲート幅方向断面模式図に示すように、ハードマスク層３４を除去した後、非晶質のシリコンナノワイヤ１４の側面と上面に保護絶縁膜３６を形成する。保護絶縁膜３６は、例えば、シリコン酸化膜である。保護絶縁膜３６の形成法としては熱酸化あるいはＣＶＤ法などが考えられる。保護絶縁膜の厚さは、例えば、１ｎｍ〜１０ｎｍ程度である。
【００３０】
保護絶縁膜３６は、後の歪み誘起用絶縁膜の形成や除去の際に、非晶質シリコン層３２等に与えるプロセスダメージを緩和する観点から有用である。しかし、製造工程簡略化のために、形成を省略することも可能である。
【００３１】
続いて、図８の上面模式図、図８のＤ−Ｄ面（ゲート幅方向）の断面模式図である図９に示すように、保護絶縁膜３６上に、非晶質シリコン層３２よりも熱膨張係数の大きい歪み誘起用絶縁膜（絶縁体層）３８を形成する。歪み誘起用絶縁膜３８は、例えば、シリコン窒化膜である。歪み誘起用絶縁膜３８は、図９のように非晶質シリコン層３２の狭窄部間を埋め込むように形成することが、後に、狭窄部に効果的に応力を印加する観点から望ましい。
【００３２】
シリコン窒化膜の厚さは１０ｎｍ〜１００ｎｍ程度である。シリコン窒化膜の成膜方法は、例えば、ＬＰＣＶＤ法によるものであっても、ＰＣＶＤ（プラズマＣＶＤ）法によるものであっても構わない。ＬＰＣＶＤ法は、６００℃以上の高温で成膜するため、比較的熱膨張係数の大きな膜が得られる観点から望ましい。一方、ＰＣＶＤ法は、比較的低温で膜形成ができるため、ガラス基板など融点の低い支持基板上にデバイスを作製する場合、あるいは高温工程によるデバイス特性の変動等が懸念される場合には、これを抑制する観点から望ましい。また、ＰＣＶＤ法の場合は、プラズマダメージや水素ダメージが懸念されるが、成膜条件の最適化または成膜後の紫外線照射により、ダメージを低減することが可能である。
【００３３】
なお、歪み誘起用絶縁膜３８としては、シリコン窒化膜に限らず、シリコンよりも熱膨張係数の大きい他の材料を用いてもよい。
【００３４】
続いて、熱処理を施し、非晶質シリコン層３２の結晶化を行う。図４の段階で非晶質シリコン層３２の代わりに多結晶シリコン層を形成していた場合は、この熱処理によって結晶粒径（グレインサイズ）が拡大する。熱処理条件としては、例えば、温度５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間が考えられる。
【００３５】
この熱処理の際、非晶質シリコン層３２を取り囲むシリコン窒化膜が熱によって膨張するため、図９の白矢印で示す様に、内部の非晶質シリコン層３２はナノワイヤ１４の幅方向断面内で圧迫の力を受ける。この結果、非晶質のシリコンナノワイヤ１４中には長さ方向（ゲート長方向）に伸張の歪みが誘起される。
【００３６】
この伸張歪みが誘起された状態で結晶化が生じるため、結晶化後の各結晶粒にはやはりナノワイヤ長さ方向に伸張の歪みが残存する。すなわち、狭窄部であるシリコンナノワイヤ１４の結晶の、ゲート長方向の結晶格子間隔が、歪みの無い状態での結晶格子間隔よりも大きくなる。
【００３７】
続いて、歪み誘起用絶縁膜３８であるシリコン窒化膜を除去する。この除去処理には、下の保護絶縁膜３６に対して選択的にシリコン窒化膜を除去できるプロセスを用いればよく、保護絶縁膜３６がシリコン酸化膜の場合、例えば熱リン酸によるウェット処理や反応性イオンエッチングなどが考えられる。なお、シリコン窒化膜を除去した後も、多結晶シリコンナノワイヤの結晶化の際に誘起された伸張歪みはナノワイヤ結晶粒中に残存する。
【００３８】
続いて、保護絶縁膜３６を除去し、多結晶シリコン層の狭窄部であるシリコンナノワイヤ１４の側面と上面を露出する。この除去処理には、例えばフッ酸によるウェット処理を用いる。
【００３９】
続いて、多結晶のシリコンナノワイヤ１４の側面と上面にゲート絶縁膜２０を形成する。ここでゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜が考えられる。
【００４０】
続いて、ゲート絶縁膜２０上にゲート電極２２を形成し、さらにゲート電極２２上にゲート電極パターニング用ハードマスク層を形成し、このハードマスク層をパターニングする。ここでゲート電極２２としては、例えば、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣ、あるいはポリＳｉと金属の積層膜が考えられる。その後、このハードマスク層をマスクとして、ゲート電極２２、ゲート絶縁膜２０をパターニングし、多結晶のシリコンナノワイヤ１４の狭窄部上の一部にのみゲート電極２２、ゲート絶縁膜２０を残す。
【００４１】
続いて、ゲート電極２２の両側にゲート側壁２４を形成する。ここで、ゲート側壁２４の材料としては、例えば、酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。ゲート側壁２４の厚さは、寄生抵抗を低減し、かつ、寄生容量の増加を抑制する観点から、１０ｎｍ〜２０ｎｍ程度であることが望ましい。
【００４２】
続いて、イオン注入を行い、ゲート側壁２４の両側にソース領域２８とドレイン領域３０の不純物拡散層２８ａ、３０ａを形成する。なお、このイオン注入の前あるいは後に、ソース・ドレイン領域上に厚さ数十ｎｍのシリコン層をエピタキシャル成長し、寄生抵抗の低減を図ることも考えられる。
【００４３】
さらに、ソース領域２８とドレイン領域３０の不純物拡散層２８ａ、３０ａ上に金属シリサイド膜２８ｂ、３０ｂを形成する。金属シリサイド膜２８ｂ、３０ｂは、例えば、ニッケルシリサイド、ニッケルプラチナシリサイド、または、コバルトシリサイドを形成する。図では、金属シリサイド膜２８ｂ、３０ｂは、不純物拡散層２８ａ、３０ａの一部をシリサイド化した形で示しているが、不純物拡散層２８ａ、３０ａの全領域をシリサイド化するものであっても構わない。
【００４４】
以後、通常のトランジスタ製造工程を行うことにより、図１〜図３に示す多結晶シリコンナノワイヤトランジスタが完成する。
【００４５】
図１０は、本実施形態の変形例の半導体装置の断面模式図である。上述の説明においては、多結晶のシリコンナノワイヤ１４の側面と上面にゲート絶縁膜２０を形成するトライゲート構造を想定した。しかし、図１０に示す様に、多結晶のシリコンナノワイヤ１４に相当する半導体層１５の側面のみにゲート絶縁膜２０を形成するＦｉｎＦＥＴ構造を採用しても構わない。この場合、多結晶の半導体層１５の上部にハードマスク層３４を残す製造方法となる。多結晶の半導体層１５の幅は、例えば、３ｎｍ〜２５ｎｍ程度である。また、多結晶の半導体層１５の高さは、例えば、３ｎｍ〜１００ｎｍ程度である。
【００４６】
また、多結晶シリコンナノワイヤの上側面だけでなく下面にもゲート絶縁膜を形成するゲートオールアラウンド構造を採用してもよい。この場合は、ゲート絶縁膜形成前に、多結晶シリコンナノワイヤの下部の酸化膜等の絶縁膜をフッ酸処理により除去する製造方法となる。
【００４７】
本実施形態の製造方法によれば、多結晶シリコンナノワイヤのチャネル領域にゲート長方向の伸張歪みが誘起されるため、ｎ型ナノワイヤトランジスタの場合には、移動度およびオン電流を大きく向上させることができる。
【００４８】
以下、本製造方法によるナノワイヤトランジスタの性能向上を確認するために行った実験について説明する。上述の製造方法によりナノワイヤ幅が約２１ｎｍ、ナノワイヤ高さ（多結晶シリコン層厚さ）が約２３ｎｍの多結晶シリコンナノワイヤトランジスタを作製した。バルクシリコン基板上に形成した酸化膜厚は１００ｎｍ、歪み誘起用シリコン窒化膜厚は２５ｎｍであり、非晶質シリコン層結晶化用熱処理は窒素雰囲気でのスパイクＲＴＡにより行った。結晶化熱処理前に歪み誘起用シリコン窒化膜を形成した試料と形成しない試料を用意し、歪み誘起用シリコン窒化膜の存在によるトランジスタの電気特性への影響を調べた。
【００４９】
図１１は、歪み誘起用シリコン窒化膜の有無によるナノワイヤトランジスタのドレイン電流の累積度数分布の変化を測定した結果を示す図である。図１１（ａ）がｎ型ナノワイヤトランジスタ、図１１（ｂ）がｐ型ナノワイヤトランジスタである。
【００５０】
測定したデバイスのゲート長は５０ｎｍ、ナノワイヤ幅は２１ｎｍである。ドレイン電圧は１０ｍＶとし、ゲート電圧と閾値電圧の差が２．５Ｖのときのドレイン電流の値を測定した。３００ｍｍウェハ上に作製した６７個のデバイスのデータを示している。シリコン窒化膜を付けた状態で結晶化熱処理を行うことにより、ｎ型トランジスタのドレイン電流は平均として約１５％増加している。一方、ｐ型トランジスタの電流は約４％減少している。
【００５１】
ｎ型トランジスタでの電流増加およびｐ型トランジスタでの電流減少は、多結晶シリコンナノワイヤ中にゲート長方向の伸張歪みが誘起されていることを示唆する結果である。
【００５２】
トランジスタの性能を向上させるには、ゲートに高い電圧を印加したときのドレイン電流（オン電流）を増加させるだけでなく、ゲートに電圧を印加しないときのドレイン電流（オフ電流）を低下させることも重要である。高いオン電流を保ちながらオフ電流を抑制するには、ゲート電圧を印加したときのドレイン電流の立ち上がりを急峻にすることが重要であるが、その電流の立ち上がりの急峻さを示す指標となるのがＳ値（サブスレショルドファクター）である。Ｓ値が小さいほど電流の立ち上がりが急峻であり、オフ電流が抑制できる。
【００５３】
図１２は、歪み誘起用シリコン窒化膜の有無によるナノワイヤトランジスタのＳ値の累積度数分布の変化を測定した結果を示す図である。図１２（ａ）がｎ型ナノワイヤトランジスタ、図１２（ｂ）がｐ型ナノワイヤトランジスタである。シリコン窒化膜を付けた状態で結晶化熱処理を行うことにより、ｎ型トランジスタにおいてもｐ型トランジスタにおいてもＳ値の分布が急峻になり、Ｓ値が大きいデバイスすなわちオフ電流が大きいデバイスが減少している。
【００５４】
一般に多結晶シリコントランジスタのＳ値は、結晶粒界に存在するトラップへの電荷捕獲により劣化（増加）するとされる。従って、シリコン窒化膜を付けた状態での結晶化熱処理によってＳ値が減少するということは、結晶粒界自体の数が減少する、すなわち結晶粒のサイズ（グレインサイズ）が拡大していることを示している。Ｓ値低下およびその結果としてのオフ電流低減は、本製造方法による移動度向上と並んでもう一つの大きな利点である。また、Ｓ値の分布が急峻になるということは、デバイス間の特性ばらつきが減少することを意味している。つまり、本製造方法により特性ばらつきの抑制も図ることができる。
【００５５】
図１３はナノワイヤトランジスタと同じ基板上に同じ工程を経て作製した幅の広い（チャネル幅１μｍ）ｎ型多結晶シリコントランジスタでの歪み誘起用シリコン窒化膜の有無によるドレイン電流の累積度数分布の変化を測定した結果を示す図である。
【００５６】
シリコン窒化膜を付けた状態での結晶化熱処理による電流の変化はナノワイヤトランジスタの場合に比べて小さく、特段の劣化も見られない。このことから、本製造方法によって誘起される歪みの量は、幅の狭いナノワイヤチャネルの方が幅の広いチャネルよりも大きいことがわかる。すなわち、狭窄部をシリコン窒化膜が取り囲む構造が歪み誘起効果を増大させる上では重要である。
【００５７】
また、換言すれば、チャネル幅の広いトランジスタの特性に対して、本実施形態の製造方法は悪影響を与えないといえる。このため、幅の狭いトランジスタと、幅の広いトランジスタが同一基板上に共存していたとしても、トランジスタ毎にプロセスを分けることが不要であるという利点がある。
【００５８】
以上のように、本製造方法により、ｎ型トランジスタの場合には、オン電流の向上、オフ電流の低減およびトランジスタ特性ばらつきの抑制が実現される。また、ｐ型トランジスタの場合には、オフ電流の低減およびトランジスタ特性ばらつきの抑制が実現される。本製造方法ではバルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶のシリコンナノワイヤトランジスタに比べてコストは大幅に削減できる。
【００５９】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の実施形態の製造方法において、ｎ型トランジスタ作製領域にのみ非晶質シリコンナノワイヤを取り囲むシリコン窒化膜の歪み誘起用絶縁膜を形成し、ｐ型トランジスタ作製領域では非晶質シリコンナノワイヤを取り囲む歪み誘起用絶縁膜を除去した状態で、非晶質シリコン層の結晶化用熱処理を行うものである。第１の実施形態と重複する内容については記載を省略する。
【００６０】
図１４は、本実施形態の半導体装置の製造方法を説明するためのゲート幅方向の断面模式図を示す。第１の実施形態の製造方法において、非晶質シリコンナノワイヤ１４上の保護絶縁膜３６上にシリコン窒化膜の歪み誘起用絶縁膜３８を形成した後、ｐ型トランジスタ作製領域のシリコン窒化膜を除去する。この除去処理は、ｎ型トランジスタ作製領域をハードマスクあるいはレジストで覆った状態で、ｐ型トランジスタ作製領域に熱リン酸処理あるいは反応性イオンエッチングを施すことにより行われる。
【００６１】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、ｎ型トランジスタの多結晶シリコンナノワイヤチャネルにゲート長方向の伸張歪みが誘起されるため、ｎ型ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。
【００６２】
一方、ｐ型ナノワイヤトランジスタにおいては、多結晶シリコンナノワイヤチャネルにゲート長方向の伸張歪みは誘起されないため、移動度およびオン電流が劣化することはない。従って、ｎ型トランジスタとｐ型トランジスタの両方で構成されるＣＭＯＳ回路の全体性能を向上させることが可能である。
【００６３】
さらに、本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、多結晶シリコンナノワイヤチャネル中の結晶粒拡大が生じるため、ｎ型ナノワイヤトランジスタのＳ値が低下し、オフ電流を減少させることができるとともにオフ特性のデバイス間ばらつきを抑制できる。
【００６４】
そして、本製造方法ではバルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶シリコンナノワイヤトランジスタに比べてコストを大幅に削減できる。
【００６５】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、多結晶シリコンナノワイヤトランジスタの下層に、プレーナ型の電界効果トランジスタが形成されること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記載を省略する。
【００６６】
図１５は、本実施形態の半導体装置の製造方法で製造される半導体装置のゲート幅方向の断面模式図である。シリコン基板１０上に、プレーナ型の電界効果トランジスタが形成されている。
【００６７】
このプレーナ型の電界効果トランジスタは、シリコン基板１０上のゲート絶縁膜４０、このゲート絶縁膜４０上に形成されたゲート電極４２、このゲート電極４２の両側に形成されたゲート側壁４４、チャネル領域４６を挟むように形成されたソース領域４８、ドレイン領域５０からなる。ソース領域４８、ドレイン領域５０は、不純物拡散層４８ａ、４０ａと金属シリサイド膜４８ｂ、５０ｂとで構成される。
【００６８】
プレーナ型の電界効果トランジスタの上には、例えば、シリコン酸化膜の層間絶縁膜５２が形成され、その上面に多結晶シリコンナノワイヤトランジスタが形成されている。この多結晶シリコンナノワイヤトランジスタは、層間絶縁膜５２上に形成されたシリコンナノワイヤ１４の側面と上面に形成されたゲート絶縁膜２０、このゲート絶縁膜２０上に形成されたゲート電極２２、このゲート電極２２の両側に形成されたゲート側壁（図示せず）、チャネル領域を挟むようにシリコンナノワイヤ中に形成されたソース・ドレイン領域（図示せず）で形成される。
【００６９】
本実施形態によれば、バルクシリコン基板上に形成されるプレーナ型の電界効果トランジスタの上層に、特性の優れた多結晶シリコンナノワイヤトランジスタを形成することが可能である。したがって、プレーナ型の電界効果トランジスタの直上の領域を有効利用して高性能かつ高密度な半導体装置を形成することが可能となる。
【００７０】
ここでは、プレーナ型の電界効果トランジスタを、多結晶シリコンナノワイヤトランジスタの下層に形成する場合を例に説明したが、プレーナ型の電界効果トランジスタに限らず、例えば、バルクシリコン基板に形成したＦｉｎＦＥＴ等その他の半導体デバイスであってもかまわない。
【００７１】
また、例えば、ＳＲＡＭのメモリセルを形成する場合に、下層のプレーナ型の電界効果トランジスタでｎ型トランジスタを形成し、上層の多結晶シリコンナノワイヤトランジスタをｐ型トランジスタにすることが可能である。また、例えば、下層にロジックデバイスのトランジスタを形成し、上層にＤＲＡＭのトランスファートランジスタのようなメモリデバイスのセルトランジスタを形成することも可能である。
【００７２】
（第４の実施形態）
本実施形態の半導体装置の製造方法は、半導体基板上に第１の絶縁体層を形成する工程と、第１の絶縁体層上に非晶質または多結晶質の第１の半導体層を形成する工程と、第１の半導体層上に第２の絶縁体層を形成する工程と、第２の絶縁体層上に非晶質または多結晶質の第２の半導体層を形成する工程と、第２の半導体層、第２の絶縁体層および第１の半導体層をパターニングし、第１および第２の半導体層に狭窄部を形成する工程と、第１および第２の半導体層上に第１および第２の半導体層よりも第３の絶縁体層を形成する工程と、熱処理を行う工程と、第３の絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、第１および第２の半導体層中にソース・ドレイン領域を形成する工程と、を有する。
【００７３】
本実施形態の半導体装置の製造方法は、シリコンナノワイヤトランジスタを２層積層する以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記載を省略する。
【００７４】
図１６は、本実施形態の半導体装置の製造方法によって製造される半導体装置の上面模式図である。図１７は、図１６中のＥ−Ｅ面（ゲート長方向）の断面模式図である。図１８は、図１６中のＦ−Ｆ面（ゲート幅方向）の断面模式図である。図１９は、図１６中のＧ−Ｇ面（ゲート幅方向）の断面模式図である。
【００７５】
この多結晶シリコンナノワイヤトランジスタは、シリコン基板１０、このシリコン基板上に形成された第１の酸化膜１２ａ、この第１の酸化膜１２ａ上に形成された１つ以上の狭窄部（シリコンナノワイヤ）１４ａと幅広部１６ａを有する第１の多結晶シリコン層１８ａ、この多結晶シリコン層１８ａ上に形成された１つ以上の狭窄部を有する第２の酸化膜１２ｂ、この第２の酸化膜１２ｂ上に形成された１つ以上の狭窄部（シリコンナノワイヤ）１４ｂと幅広部１６ｂを有する第２の多結晶シリコン層１８ｂ、第１の多結晶シリコン層１８ａのナノワイヤの側面と第２の多結晶シリコン層１８ｂのナノワイヤの側面と上面に形成されたゲート絶縁膜２０、このゲート絶縁膜２０上に形成されたゲート電極２２、このゲート電極２２の両側に形成されたゲート側壁２４、第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂのゲート側壁２４外の領域にまたがるように形成されたエピタキシャルシリコン層５４、チャネル領域２６ａ、２６ｂを挟むようにシリコンナノワイヤおよびエピタキシャルシリコン層５４中に形成されたソース領域２８、ドレイン領域３０からなる。なお、ゲート絶縁膜２０は、第２の酸化膜１２ｂ側面に延在していてもかまわない。
【００７６】
シリコンナノワイヤ１４ａ、１４ｂ中で、上部にゲート電極２２が形成されている領域がチャネル領域２６ａ、２６ｂとして動作する。チャネル領域２６ａ、２６ｂは幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）をしている。
【００７７】
第１の多結晶シリコン層１８ａの狭窄部であるナノワイヤ１４ａと第２の多結晶シリコン層１８ａの狭窄部であるナノワイヤ１４ｂはゲート長方向（Ｅ−Ｅ方向）に伸張歪みを有している。
【００７８】
以下、本実施形態の半導体装置の製造方法について図面を用いて説明する。図２０〜２４は、本実施形態の製造方法を示す模式図である。図２０および図２２〜２４は、図１６のＦ−Ｆ面に相当する断面模式図である。図２１は上面模式図である。
【００７９】
まず、図２０に示すように、バルクシリコン基板１０上に第１の酸化膜１２ａ、第１の非晶質シリコン層６２ａ、第２の酸化膜１２ｂ、第２の非晶質シリコン層６２ｂ、ハードマスク層３４からなる構造を形成する。第１の非晶質シリコン層６２ａおよび第２の非晶質シリコン層６２ｂの厚さは３ｎｍ〜４０ｎｍ程度である。なおここで、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。
【００８０】
続いて、図２１の上面模式図、図２１のＨ−Ｈ面の断面図である図２２に示すように、ハードマスク層３４をパターニングした後、このハードマスク層３４をマスクとして第２の非晶質シリコン層６２ｂ、第２の酸化膜１２ｂ、第１の非晶質シリコン層６２ａをエッチングし、第１の非晶質シリコン層６２ａと第２の非晶質シリコン層６２ｂをゲート幅方向に一部狭く（板状化）する。すなわち、狭窄部を有する非晶質シリコン層６２ａ、６２ｂを形成する。板状化した非晶質シリコン層（シリコンナノワイヤ）の幅は３ｎｍ〜２５ｎｍ程度である。
【００８１】
続いて、図２３のゲート幅方向の断面模式図に示すように、ハードマスク層３４を除去した後、第１の非晶質シリコン層６２ａのナノワイヤの側面と第２の非晶質シリコン層６２ｂのナノワイヤの側面と上面に保護絶縁膜３６を形成する。保護絶縁膜３６は、例えば、シリコン酸化膜である。保護絶縁膜３６の形成法としては熱酸化あるいはＣＶＤ法などが考えられる。保護絶縁膜の厚さは１ｎｍ〜１０ｎｍ程度である。なお、図２３では、熱酸化を用いて保護絶縁膜３６を形成している。ＣＶＤ法を用いた場合には、保護絶縁膜３６は、第２の酸化膜１２ｂ側面と、第１の酸化膜１２ａ上面に延在する。
【００８２】
続いて、図２４のゲート幅方向の断面模式図に示すように、保護絶縁膜３６上に、シリコンよりも熱膨張係数の大きいシリコン窒化膜の歪み誘起用絶縁膜（第３の絶縁体層）３８を形成する。シリコン窒化膜の厚さは１０ｎｍ〜１００ｎｍ程度である。ここで歪み誘起用絶縁膜３８としては、シリコン窒化膜に限らず、シリコンよりも熱膨張係数の大きい他の材料を用いてもよい。この時、図２４のように、狭窄部間が埋め込まれるよう歪み誘起用絶縁膜３８を形成することが望ましい。
【００８３】
続いて、熱処理を施し、第１の非晶質シリコン層６２ａと第２の非晶質シリコン層６２ｂの結晶化を行う。図２０の段階で非晶質シリコン層の代わりに多結晶シリコン層を形成していた場合は、この熱処理によって結晶粒径が拡大する。
【００８４】
熱処理条件としては、温度５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間が考えられる。この熱処理の際、非晶質シリコン層６２ａ、６２ｂを取り囲むシリコン窒化膜が熱によって膨張するため、図２４の白矢印で示すように、内部の非晶質シリコン層６２ａ、６２ｂはナノワイヤの幅方向断面内で圧迫の力を受ける。
【００８５】
この結果、非晶質シリコンナノワイヤ中には長さ方向に伸張の歪みが誘起される。この伸張歪みが誘起された状態で結晶化が生じるため、結晶化後の各結晶粒には、やはりナノワイヤ長さ方向に伸張の歪みが残存する。
【００８６】
続いて、シリコン窒化膜の歪み誘起用絶縁膜３８を除去する。この除去処理には、下の保護絶縁膜３６に対して選択的にシリコン窒化膜を除去できるプロセスを用いればよく、例えば熱リン酸によるウェット処理や反応性イオンエッチングなどが考えられる。なお、シリコン窒化膜を除去した後も、多結晶シリコンナノワイヤの結晶化の際に誘起された伸張歪みはナノワイヤ結晶粒中に残存する。
【００８７】
その後の、保護絶縁膜３６の除去、ゲート絶縁膜２０、ゲート電極２２、ゲート側壁２４の形成については、第１の実施形態と同様である。
【００８８】
ゲート側壁２４の形成後、第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂのゲート側壁２４外側の領域に厚さ数十ｎｍのシリコン層をエピタキシャル成長し、第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂをシリコン層で接続する。これによって、第１および第２の半導体層である第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂ中に形成される複数のソース領域２８のすべて、および、複数のドレイン領域３０のすべてが、電気的に共通化される。すなわち、ソース領域同士とドレイン領域同士が電気的に導通されることになる。
【００８９】
なお、ここで不純物をドープしたシリコン層をエピタキシャル成長すれば、次のイオン注入工程を省略してソース・ドレイン領域を形成することも可能である。また、ここでエピタキシャル成長を行わずに、配線工程で第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂを接続することも可能である。
【００９０】
続いて、イオン注入を行い、第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂのゲート側壁２４の外側領域およびエピタキシャルシリコン層５４にソース領域２８とドレイン領域３０を形成する。
【００９１】
以後、通常のトランジスタ製造工程を行うことにより多結晶シリコンナノワイヤトランジスタが完成する。
【００９２】
なお、上述の説明においては、２層の多結晶シリコン層を想定していたが、さらに３層、４層と多結晶シリコン層を増やした構造も同様の製造方法によって作製可能である。
【００９３】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、多結晶シリコンナノワイヤのチャネルにゲート長方向の伸張歪みが誘起されるため、ｎ型ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。
【００９４】
また、本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、多結晶シリコンナノワイヤチャネル中の結晶粒拡大が生じるため、ｎ型ナノワイヤトランジスタおよびｐ型ナノワイヤトランジスタのＳ値が低下し、オフ電流を減少させることができるとともに特性のデバイス間ばらつきを抑制できる。
【００９５】
さらに、本製造方法によれば、多結晶シリコン層を高さ方向に複数段積層するため、占有する基板の面積を増やすことなく、ナノワイヤトランジスタのドレイン電流量（性能）を増やすことができる。
【００９６】
そして、本製造方法ではバルク基板を用いているため、ＳＯＩ基板を用いて作製した単結晶シリコンナノワイヤトランジスタに比べてコストを大幅に削減できる。
【００９７】
なお、本実施形態では、第１および第２の半導体層中に形成される複数のソース領域のすべて、および、複数のドレイン領域のすべてが、電気的に共通化される場合を説明した。しかし、例えば、第１および第２の半導体層中に形成される複数のソース領域のうちの少なくともいずれか２つ、または、複数のドレイン領域のうちの少なくともいずれか２つ、電気的に独立するようにして、各層のトランジスタの全部、または、一部を別個のトランジスタとして動作させることも可能である。これにより、積層されたトランジスタを有効に利用して、集積度の高い回路を構築することができる。
【００９８】
（第５の実施形態）
本実施形態の半導体装置の製造方法は、第４の実施形態の製造方法において、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程との間に、ゲート絶縁膜上に電荷を蓄積する電荷蓄積絶縁膜を形成する工程と、電荷蓄積絶縁膜上に、電荷をブロックするブロック絶縁膜を形成する工程とを、さらに有する。
【００９９】
本実施形態の半導体装置の製造方法は、積層された多結晶シリコンナノワイヤトランジスタが、ＮＡＮＤ型不揮発性メモリのメモリセルを構成する以外は、第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記載を省略する。
【０１００】
図２５は、本実施形態の半導体装置の製造方法によって製造される半導体装置の上面模式図である。図２６は、図２５中のＩ−Ｉ面（ゲート長方向）の断面模式図である。図２７は、図２５中のＪ−Ｊ面（ゲート幅方向）の断面模式図である。
【０１０１】
なお、図２５〜２７においては、説明を簡略化するためＮＡＮＤ型不揮発性メモリのメモリセルアレイの一部分だけを記載している。例えば、ＮＡＮＤ型不揮発性メモリを構成するための、選択ゲートトランジスタ等の構成要素については記載を省略している。
【０１０２】
このＮＡＮＤ型不揮発性メモリのメモリセルアレイは、共通ソース領域７０と、共通ビット線領域７２との間に、多結晶シリコンナノワイヤトランジスタで構成されるメモリセルが配置されている。
【０１０３】
この不揮発性メモリは、シリコン基板１０、このシリコン基板上に形成された第１の酸化膜１２ａ、この第１の酸化膜１２ａ上に形成された１つ以上の狭窄部（シリコンナノワイヤ）１４ａと幅広部１６ａを有する第１の多結晶シリコン層１８ａ、この多結晶シリコン層１８ａ上に形成された１つ以上の狭窄部を有する第２の酸化膜１２ｂ、この第２の酸化膜１２ｂ上に形成された１つ以上の狭窄部（シリコンナノワイヤ）１４ｂを有する第２の多結晶シリコン層１８ｂ、この多結晶シリコン層１８ｂ上に形成された１つ以上の狭窄部を有する第３の酸化膜１２ｃ、第１の多結晶シリコン層１８ａのナノワイヤの側面と第２の多結晶シリコン層１８ｂのナノワイヤの側面に形成されたトンネル絶縁膜として機能するゲート絶縁膜２０、このゲート絶縁膜２０上に形成された電荷を蓄積する電荷蓄積絶縁膜７４、電荷蓄積絶縁膜７４上に形成された電荷をブロックするためのブロック絶縁膜７６、ブロック絶縁膜７６上に形成されたコントロールゲートとして機能するゲート電極２２、このゲート電極２２の両側に形成されたゲート側壁２４、第１の多結晶シリコン層１８ａと第２の多結晶シリコン層１８ｂのゲート側壁２４外に形成されたソース・ドレイン領域７８からなる。なお、図２７では、ゲート絶縁膜２０は、第１の多結晶シリコン層１８ａのナノワイヤの側面と第２の多結晶シリコン層１８ｂのナノワイヤの側面のみに形成されているが、これは酸化法を用いて形成したときの特徴を表したものである。無論、ゲート絶縁膜２０は、第２の酸化膜１２ｂの側面、第３の酸化膜１２ｃの側面および上面に延在していてもかまわない。
【０１０４】
図２５〜２７においては、メモリセルの多結晶シリコンナノワイヤトランジスタが２層積層されている。そして、各層においては、２個の多結晶シリコンナノワイヤトランジスタが直列接続されて構成されるＮＡＮＤストリングが、３本ずつ記載されている。
【０１０５】
ゲート絶縁膜（トンネル絶縁膜）２０、ブロック絶縁膜７６としては、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、酸化ハフニウム膜などの高誘電率絶縁膜を用いることが可能である。また、電荷蓄積絶縁膜７４としては、例えば、シリコン窒化膜や酸化ハフニウム膜などの高誘電率絶縁膜を用いることができる。
【０１０６】
第１および第２の多結晶シリコン層１８ａ、１８ｂ中で、側面にゲート電極２２が形成されている領域がチャネル領域として動作する。チャネル領域は幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）をしている。
【０１０７】
ゲート電極２２に高い電圧を印加すると、チャネル領域から電荷蓄積絶縁膜７４への電子捕獲が生じてトランジスタの閾値電圧がシフトし、ゲート電極の電圧をゼロにしてもその電子捕獲状態が保たれる。したがって、本実施形態の多結晶シリコンナノワイヤトランジスタは不揮発性メモリとして機能する。
【０１０８】
図２８は、本実施形態の半導体装置の製造方法を示すゲート幅方向の断面模式図である。
【０１０９】
本実施形態の製造方法においては、まず、バルクシリコン基板１０上に第１の酸化膜１２ａ、第１の非晶質シリコン層６２ａ、第２の酸化膜１２ｂ、第２の非晶質シリコン層６２ｂ、ハードマスク層をかねる第３の酸化膜１２ｃからなる構造を形成する。第１の非晶質シリコン層６２ａおよび第２の非晶質シリコン層６２ｂの厚さは３ｎｍ〜４０ｎｍ程度である。なおここで、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。
【０１１０】
続いて、第３の酸化膜１２ｃをパターニングした後、この第３の酸化膜１２ｃをハードマスクとして第２の非晶質シリコン層６２ｂ、第２の酸化膜１２ｂ、第１の非晶質シリコン層６２ａをエッチングし、第１の非晶質シリコン層６２ａと第２の非晶質シリコン層６２ｂをゲート幅方向に一部狭く（板状化）する。すなわち、狭窄部を有する非晶質シリコン層６２ａ、６２ｂを形成する。板状化した非晶質シリコン層（シリコンナノワイヤ）の幅は３ｎｍ〜２５ｎｍ程度である。
【０１１１】
続いて、図２８のゲート幅方向の断面模式図に示すように、第１の非晶質シリコン層６２ａのナノワイヤの側面と第２の非晶質シリコン層６２ｂのナノワイヤの側面と上面に保護絶縁膜３６を形成する。保護絶縁膜３６は、例えば、シリコン酸化膜である。保護絶縁膜３６の形成法としては熱酸化あるいはＣＶＤ法などが考えられる。保護絶縁膜の厚さは１ｎｍ〜１０ｎｍ程度である。
【０１１２】
続いて、第４の実施形態と同様に、保護絶縁膜３６上に、シリコンよりも熱膨張係数の大きいシリコン窒化膜の歪み誘起用絶縁膜３８を形成する。シリコン窒化膜の厚さは１０ｎｍ〜１００ｎｍ程度である。ここで歪み誘起用絶縁膜３８としては、シリコン窒化膜に限らず、シリコンよりも熱膨張係数の大きい他の材料を用いてもよい。
【０１１３】
その後、保護絶縁膜３６を除去し、トンネル絶縁膜として機能するゲート絶縁膜２０、電荷蓄積絶縁膜７４、ブロック絶縁膜７６、ゲート電極２２を順次形成する。その後ゲート側壁２４を形成し、イオン注入により、ソース・ドレイン領域を形成する。
【０１１４】
以後、通常のトランジスタ製造工程を行うことにより、ＮＡＮＤ型不揮発性メモリのメモリセルトランジスタが完成する。
【０１１５】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、多結晶シリコン層にゲート長方向の伸張歪みが誘起されるため、ｎ型メモリセルトランジスタの移動度およびオン電流を大きく向上させることができる。メモリ動作においては、読出しの際のセンス電流を増加させることができるため、読出し速度の高速化が実現できる。
【０１１６】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、多結晶シリコン層中の結晶粒拡大が生じるため、ｎ型メモリセルトランジスタおよびｐ型メモリセルトランジスタのＳ値が低下し、オフ電流を減少させることができるとともに特性のデバイス間ばらつきを抑制できる。
【０１１７】
また、本製造方法によれば、メモリセルトランジスタを積層化してメモリセルトランジスタ層の数を増やすことにより、同一の基板面積内により多くのメモリセルトランジスタを作製することができ、高集積化およびコストの低減が図れる。
【０１１８】
（第６の実施形態）
本実施形態の半導体装置の製造方法は、半導体基板の上に第１の絶縁体層を形成する工程と、第１の絶縁体層上にゲート電極層を形成する工程と、ゲート電極層上に第２の絶縁体層を形成する工程と、第２の絶縁体層、ゲート電極層および第１の絶縁体層を貫通する溝を形成する工程と、溝の内側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の内側面に非晶質または多結晶質の半導体層を形成する工程と、半導体層の内側面に半導体層よりも熱膨張係数の大きい第３の絶縁体層を形成する工程と、半導体層に熱処理を行う工程と、第３の絶縁体層を除去する工程と、を有する。
【０１１９】
本実施形態の半導体装置の製造方法は、円筒形状の非晶質シリコン層に歪みを印加し、高性能な縦型の円筒状多結晶トランジスタを形成する。
【０１２０】
図２９は、本実施形態の半導体装置の製造方法によって製造される半導体装置の模式図である。図２９（ａ）が上面模式図、図２９（ｂ）が図２９（ａ）のＫ−Ｋ面の断面模式図である。  
【０１２１】
この縦型の円筒状多結晶トランジスタは、シリコン基板１０、このシリコン基板１０上に形成された柱状の内部酸化膜８０、この内部酸化膜８０を取り囲むように形成された円筒状多結晶シリコン層８２、この円筒状多結晶シリコン層８２を取り囲むように形成されたゲート絶縁膜２０、このゲート絶縁膜２０を取り囲むように形成されたゲート電極層２２、ゲート電極層２２下層の第１の酸化膜８４、ゲート電極層２２上層の第２の酸化膜８６、シリコン基板１０の上部に形成されたソース領域８８、円筒状多結晶シリコン層８２の上部に形成されたドレイン領域９０からなる。
【０１２２】
円筒状多結晶シリコン層８２中で、周囲にゲート電極層２２が形成されている領域がチャネル領域として動作する。柱状の内部酸化膜８０の直径は１０ｎｍ〜１００ｎｍ程度、円筒状多結晶シリコン層８２の厚みは３ｎｍ〜２５ｎｍ程度である。円筒状多結晶シリコン層８２はゲート長方向、すなわち、シリコン基板１０に垂直な方向に伸張歪みを有している。
【０１２３】
以下、本実施形態の製造方法について図面を用いて説明する。図３０〜３２は、本実施形態の製造方法を示す断面模式図である。
【０１２４】
まず、図３０に示すように、バルクシリコン基板１０上にイオン注入を行ってソース領域８８を形成する。その後、第１の酸化膜８４、ゲート電極層２２、第２の酸化膜８６、ハードマスク層３４からなる構造を形成する。ここでゲート電極２２としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣなどが考えられる。
【０１２５】
続いて、図３１に示すように、ハードマスク層３４をパターニングした後、このハードマスク層３４をマスクとして、第２の酸化膜８６、ゲート電極層２２、第１の酸化膜８４をエッチングし、シリコン基板１０に達する円形の溝を形成する。
【０１２６】
続いて、図３２に示すように、ハードマスク層３４を除去した後、溝内にゲート絶縁膜２０、円筒状非晶質シリコン層９２、保護絶縁膜９４、シリコン窒化膜である歪み誘起用絶縁膜（第３の絶縁体層）９６を形成する。この時、図３２に示すように溝内が歪み誘起用絶縁膜９６で埋め込まれることが望ましい。ゲート絶縁膜２０としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、酸化ハフニウムなどの高誘電率絶縁膜を用いることができる。
【０１２７】
円筒状非晶質シリコン層９２の厚さは３ｎｍ〜２０ｎｍ程度である。なおここで、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。ここで歪み誘起用絶縁膜９６としては、シリコン窒化膜に限らず、シリコンよりも熱膨張係数の大きい他の材料を用いてもよい。
【０１２８】
続いて、熱処理を施し、円筒状非晶質シリコン層９２の結晶化を行う。図３０の段階で非晶質シリコン層の代わりに多結晶シリコン層を形成していた場合は、この熱処理によって結晶粒径が拡大する。熱処理条件としては、温度５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間が考えられる。この熱処理の際、円筒状非晶質シリコン層９２の内側の取り囲むシリコン窒化膜である誘起用絶縁膜９６が熱によって膨張するため、図３２の白矢印で示す様に、非晶質シリコン層９２は基板に平行な面内に圧迫の力を受ける。
【０１２９】
この結果、非晶質シリコン層中には基板に垂直な方向に伸張の歪みが誘起される。この伸張歪みが誘起された状態で結晶化が生じるため、結晶化後の各結晶粒にはやはりシリコン基板１０に垂直な方向に伸張の歪みが残存する。
【０１３０】
続いて、シリコン窒化膜の歪み誘起用絶縁膜９６を除去する。この除去処理には、下の保護絶縁膜９４に対して選択的にシリコン窒化膜を除去できるプロセスを用いればよく、例えば熱リン酸によるウェット処理や反応性イオンエッチングなどが考えられる。なお、シリコン窒化膜を除去した後も、円筒状多結晶シリコン層の結晶化の際に誘起された伸張歪みは結晶粒中に残存する。
【０１３１】
続いて、保護絶縁膜９４を除去し、円筒状多結晶シリコン層８２の内側面を露出する。この除去処理には、例えばフッ酸によるウェット処理を用いる。
【０１３２】
続いて、溝内を埋め込むように内部酸化膜８０を形成する。続いて、イオン注入を行い、円筒状多結晶シリコン層８２の上部にドレイン領域９０を形成する。
【０１３３】
以後、通常のトランジスタ製造工程を行うことにより円筒状多結晶トランジスタが完成する。
【０１３４】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、円筒状多結晶シリコン層にゲート長方向の伸張歪みが誘起されるため、ｎ型円筒状多結晶トランジスタの移動度およびオン電流を大きく向上させることができる。
【０１３５】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、円筒状多結晶シリコン層のチャネル中の結晶粒拡大が生じるため、ｎ型円筒状多結晶トランジスタおよびｐ型円筒状多結晶トランジスタのＳ値が低下し、オフ電流を減少させることができるとともに特性のデバイス間ばらつきを抑制できる。
【０１３６】
本製造方法によれば、ゲート電極の加工にリソグラフィを用いないため、リソグラフィの解像度限界を超えて、微細なゲートを形成することが可能である。
【０１３７】
本製造方法によれば、１つのトランジスタが占有する基板面積を通常の平面型のトランジスタに比べて低減できるため、同一の基板面積内により多くのデバイスを作製することができ、コストの低減が図れる。
【０１３８】
（第７の実施形態）
本実施形態の半導体装置の製造方法は、第６の実施形態の製造方法において、溝を形成する工程と、ゲート絶縁膜を形成する工程との間に、溝の内側面にブロック絶縁膜を形成する工程と、ブロック絶縁膜の内側面に電荷を蓄積する電荷蓄積絶縁膜を形成する工程とを、さらに有する
【０１３９】
本実施形態の半導体装置の製造方法は、円筒状多結晶トランジスタに電荷蓄積用絶縁膜を設けて、縦型のＮＡＮＤ型不揮発性メモリのメモリセルを構成する。以下、この不揮発性メモリを円筒状多結晶メモリとも称する。
【０１４０】
図３３は、本実施形態の半導体装置の製造方法によって製造される半導体装置の模式図である。図３３（ａ）が上面模式図、図３３（ｂ）が図３３（ａ）のＬ−Ｌ面の断面模式図である。  
【０１４１】
なお、図３３においては、説明を簡略化するためＮＡＮＤ型不揮発性メモリのメモリセルアレイの一部分だけを記載している。例えば、ＮＡＮＤ型不揮発性メモリを構成するための、選択ゲートトランジスタ等の構成要素については記載を省略している。
【０１４２】
このＮＡＮＤ型不揮発性メモリのメモリセルアレイは、共通ソース１０２と、共通ビット線１０４との間に、円筒状多結晶シリコントランジスタで構成されるメモリセルが配置されている。
【０１４３】
この円筒状多結晶メモリは、シリコン基板１０、このシリコン基板上に形成された柱状の内部酸化膜８０、この内部酸化膜８０を取り囲むように形成された円筒状多結晶シリコン層８２、この円筒状多結晶シリコン層８２を取り囲むように形成されたトンネル絶縁膜（ゲート絶縁膜）２０、このトンネル絶縁膜２０上に形成されたシリコン窒化膜の電荷蓄積絶縁膜７４、この電荷蓄積絶縁膜７４上に形成されたブロック絶縁膜７６、このブロック絶縁膜７６を取り囲むように形成されたゲート電極層２２ａ〜２２ｃ、ゲート電極層を上下に挟みこむ層間絶縁膜９８ａ〜９８ｄ、シリコン基板１０の上部に形成された共通ソース領域１０２、円筒状多結晶シリコン層８２の上部に形成された共通ビット線１０４からなる。
【０１４４】
円筒状多結晶シリコン層８２中で、周囲にゲート電極層２２ａ〜２２ｃが形成されている領域がチャネル領域として動作する。ゲート電極層２２ａ〜２２ｃに高い電圧を印加すると、円筒状多結晶シリコン層８２のチャネル領域から電荷蓄積絶縁膜７４への電子捕獲が生じてトランジスタの閾値電圧がシフトし、ゲート電極層２２ａ〜２２ｃの電圧をゼロにしてもその電子捕獲状態が保たれるため、本デバイスは不揮発性メモリとして動作する。
【０１４５】
柱状の内部酸化膜８０の直径は１０ｎｍ〜１００ｎｍ程度、円筒状多結晶シリコン層８２の厚みは３ｎｍ〜２５ｎｍ程度である。円筒状多結晶シリコン層８２はゲート長方向、すなわちシリコン基板１０に垂直な方向に伸張歪みを有している。
【０１４６】
図３３では、メモリセルとなる円筒状多結晶シリコントランジスタが、縦に３個直列接続されてＮＡＮＤストリングが構成されている。そして、このＮＡＮＤストリングが、計４本記載されている。
【０１４７】
以下、本実施形態の製造方法について図面を用いて説明する。図３４〜３７は、本実施形態の製造方法を示す断面模式図である。
【０１４８】
まず、図３４に示すように、バルクシリコン基板１０上にイオン注入を行って共通ソース領域１０２を形成した後、例えば、シリコン酸化膜の第１の層間絶縁膜９８ａ、第１のゲート電極層２２ａ、第２の層間絶縁膜９８ｂ、第２のゲート電極層２２ｂ、第３の層間絶縁膜９８ｃ、第３のゲート電極層２２ｃ、第４の層間絶縁膜９８ｄ、ハードマスク層３４からなる構造を形成する。ここでゲート電極２２ａ〜２２ｃとしては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣなどが考えられる。
【０１４９】
続いて、図３５に示すように、ハードマスク層３４をパターニングした後、このハードマスク層３４をマスクとして、第４の層間絶縁膜９８ｄ、第３のゲート電極層２２ｃ、第３の層間絶縁膜９８ｃ、第２のゲート電極層２２ｂ、第２の層間絶縁膜９８ｂ、第１のゲート電極層２２ａ、第１の層間絶縁膜９８ａをエッチングし、シリコン基板１０に達する溝を形成する。
【０１５０】
続いて、図３６に示すように、ハードマスク層３４を除去した後、溝内にブロック絶縁膜７６、例えばシリコン窒化膜の電荷蓄積絶縁膜７４、トンネル絶縁膜（ゲート絶縁膜）２０、円筒状非晶質シリコン層９２を形成する。さらに、図３７に示すように、保護絶縁膜９４、シリコンより熱膨張係数の大きい、例えば、シリコン窒化膜の歪み誘起用絶縁膜９６を形成する。この時、溝内が歪み誘起用絶縁膜９６で埋め込まれることが望ましい。
【０１５１】
ブロック絶縁膜７６、トンネル絶縁膜（ゲート絶縁膜）２０としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、酸化ハフニウムなどの高誘電率絶縁膜を用いることができる。電荷蓄積絶縁膜７４としては、シリコン窒化膜に限らず、酸化ハフニウムなどの高誘電率絶縁膜を用いることができる。円筒状非晶質シリコン層の厚さは３ｎｍ〜２０ｎｍ程度である。なおここで、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。ここで歪み誘起用絶縁膜としては、シリコン窒化膜に限らず、シリコンよりも熱膨張係数の大きい他の材料を用いてもよい。
【０１５２】
続いて、熱処理を施し、円筒状非晶質シリコン層９２の結晶化を行う。図３６の段階で非晶質シリコン層の代わりに多結晶シリコン層を形成していた場合は、この熱処理によって結晶粒径が拡大する。
【０１５３】
熱処理条件としては、温度５００〜１１００℃、窒素雰囲気、時間は数ｍｓ〜数十時間が考えられる。この熱処理の際、円筒状非晶質シリコン層９２の内側の取り囲むシリコン窒化膜である歪み誘起用絶縁膜９６が熱によって膨張するため、図３７中、白矢印で示すように、非晶質シリコン層は基板に平行な面内に圧迫の力を受ける。この結果、非晶質シリコン層８２中にはシリコン基板１０に垂直な方向に伸張の歪みが誘起される。この伸張歪みが誘起された状態で結晶化が生じるため、結晶化後の各結晶粒にはやはり基板に垂直な方向に伸張の歪みが残存する。
【０１５４】
続いて、歪み誘起用絶縁膜９６であるシリコン窒化膜を除去する。この除去処理には、下の保護酸化膜に対して選択的にシリコン窒化膜を除去できるプロセスを用いればよく、例えば熱リン酸によるウェット処理や反応性イオンエッチングなどが考えられる。なお、シリコン窒化膜を除去した後も、円筒状多結晶シリコン層の結晶化の際に誘起された伸張歪みは結晶粒中に残存する。
【０１５５】
続いて、保護絶縁膜９４を除去し、円筒状多結晶シリコン層８２の内側面を露出する。この除去処理には、例えばフッ酸によるウェット処理を用いる。続いて、溝内に内部酸化膜８０を形成する。続いて、金属の共通ビット線１０４を形成する。
【０１５６】
以後、通常のトランジスタ製造工程を行うことにより円筒状多結晶メモリが完成する。
【０１５７】
なお、上記の説明においては、ゲート電極層が３層の場合、すなわちメモリセルが配置されるデバイス層が３層の構造を仮定していたが、さらにゲート電極・層間絶縁膜を積層していくことにより、デバイス層を多層化することも可能である。
【０１５８】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、円筒状多結晶シリコン層にゲート長方向の伸張歪みが誘起されるため、ｎ型円筒状多結晶メモリの移動度およびオン電流を大きく向上させることができる。メモリ動作においては、読出しの際のセンス電流を増加させることができるため、読出し速度の高速化が実現できる。
【０１５９】
本製造方法によれば、第１の実施形態の製造方法によって作製されるナノワイヤトランジスタと同じように、円筒状多結晶シリコン層中の結晶粒拡大が生じるため、ｎ型円筒状多結晶メモリおよびｐ型円筒状多結晶メモリのＳ値が低下し、オフ電流を減少させることができるとともに特性のデバイス間ばらつきを抑制できる。
【０１６０】
本製造方法によれば、ゲート電極の加工にリソグラフィを用いないため、リソグラフィの解像度限界を超えて、微細なゲートを形成することが可能である。
【０１６１】
本製造方法によれば、１つのトランジスタが占有する基板面積を通常の平面型のトランジスタに比べて低減できるため、同一の基板面積内により多くのデバイスを作製することができ、コストの低減が図れる。
【０１６２】
本製造方法によれば、ゲート電極／層間絶縁膜層を積層化してデバイス層の数を増やすことにより、同一の基板面積内により多くのデバイスを作製することができ、不揮発性メモリコストの低減が図れる。
【０１６３】
本製造方法によれば、非晶質シリコン層の結晶化熱処理後に歪み誘起用窒化膜を除去し、その後、溝を内部酸化膜で埋め直すので、内側の溝中に窒化膜を残す場合に問題となる、メモリ動作の際の内側の窒化膜への電子捕獲を回避することができる。
【０１６４】
以上、具体例を参照しつつ本発明の実施形態について説明した。実施形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１６５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。
【０１６６】
例えば、実施形態では、非晶質または多結晶質の半導体層がシリコンである場合を例に説明したが、シリコンに限らずその他の半導体、例えば、シリコンジャーマナイド等を適用することも可能である。
【符号の説明】
【０１６７】
１０      シリコン基板
１２      酸化膜
１４      狭窄部（シリコンナノワイヤ）
１６      幅広部
１８      多結晶シリコン層
２０      ゲート絶縁膜（トンネル絶縁膜）
２２      ゲート電極、ゲート電極層
２４      ゲート側壁
２６      チャネル領域
２８      ソース領域
２８ａ    不純物拡散層
２８ｂ    金属シリサイド膜
３０      ドレイン領域
３０ａ    不純物拡散層
３０ｂ    金属シリサイド膜
３２      非晶質シリコン層
３６      保護絶縁膜
３８      歪み誘起用絶縁膜
７４      電荷蓄積絶縁膜
７６      ブロック絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011258898.tif 000009
【図８】
2011258898.tif 000010
【図９】
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【図１０】
2011258898.tif 000012
【図１１】
2011258898.tif 000013
【図１２】
2011258898.tif 000014
【図１３】
2011258898.tif 000015
【図１４】
2011258898.tif 000016
【図１５】
2011258898.tif 000017
【図１６】
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【図１７】
2011258898.tif 000019
【図１８】
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【図１９】
2011258898.tif 000021
【図２０】
2011258898.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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