(57)【要約】【課題】簡易でコスト安価な構成で、ノイズを確実に除去可能なデジタルフィルタを提供する。【解決手段】第１、第２同期型Ｄフリップフロップ１，２と、制御ロジック３，４とを備え、第１同期型Ｄフリップフロップは、信号入力部に入力した外部入力信号をクロックに同期して信号出力部から中間信号として出力し、第２同期型Ｄフリップフロップは上記中間信号をクロックに同期して信号出力部から出力信号として出力し、制御ロジックは、第１同期型Ｄフリップフロップの信号入力部に入力する外部入力信号の信号期間が少なくとも２クロック周期以上であるときは中間信号を真の信号として第２同期型Ｄフリップフロップに入力し、上記信号期間が２クロック周期未満であるときは中間信号をキャンセルする。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号入力部に入力した外部入力信号をクロックに同期して信号出力部から中間信号として出力する第１同期型Ｄフリップフロップと、
上記第１同期型Ｄフリップフロップの信号出力部に信号入力部が接続され、上記信号出力部から上記クロックに同期して出力される上記中間信号を次のクロックに同期して信号出力部から出力信号として出力する第２同期型Ｄフリップフロップと、
第１同期型Ｄフリップフロップの信号入力部に入力する外部入力信号の信号期間が２クロック周期未満であるときは上記中間信号を次のクロックが立ち上がるまでにキャンセルする制御ロジックと、
を備えたことを特徴とするデジタルフィルタ。
【請求項２】
上記第１同期型Ｄフリップフロップは、中間信号をキャンセルするためのキャンセル信号の入力部を有し、
上記制御ロジックは、入力信号、中間信号、出力信号の３者の状態から上記キャンセル信号を生成するか否かを決めるロジック回路を有し、上記ロジック回路から出力したキャンセル信号を上記キャンセル信号入力部に入力する、請求項１に記載のデジタルフィルタ。
【請求項３】
上記第１同期型Ｄフリップフロップの信号出力部と、上記第２同期型Ｄフリップフロップの信号入力部との間にｎ段で同期型Ｄフリップフロップの信号入力部と信号出力部とを縦続接続することで、制御ロジックは、第１同期型Ｄフリップフロップの信号入力部に入力する外部入力信号の信号期間が（ｎ＋２）クロック周期未満であるときは上記中間信号を次のクロックが立ち上がるまでにキャンセルする、ことを特徴とする請求項１または２に記載のデジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入力信号からそれに含むノイズをフィルタリング（除去）するためのデジタルフィルタに関するものである。
【背景技術】
【０００２】
外部入力信号をデジタル信号形式で扱う電子機器の１つに例えばＰＬＣ（プログラマブルコントローラ）がある。このＰＬＣは、ユーザによりラダー言語で記述されて作成されたラダープログラムを実行してそれに接続された各種機械や装置等の制御機器をシーケンス制御するようになっている。いずれにしても、このようなＰＬＣにおいては、デジタル信号形式の外部入力信号がノイズによって波形ひずみしたのでは、符号誤りが生ずるので、符号誤りの有無を検出したり、符号誤りが有るデータについては無効にしたりしてノイズ除去することが、確実な制御を行ううえで必要である。
【０００３】
こうした外部入力信号に含むノイズを除去する方法の１つには、シュミットトリガを用いることが行われる。シュミットトリガは、外部入力信号に対して閾値を２つ有し、外部入力信号の電位が、高い閾値を超えたときに論理Ｈの電位を出力し、外部入力信号の電位が低い閾値を下回ったときは論理Ｌの電位を出力することで、ノイズを除去できるようにしたものである。これに対して、ロジックＩＣを組合せたデジタルフィルタにより外部入力信号からノイズを除去する方法では、ロジックＩＣ内で多数のフリップフロップを必要としコストが高くつく。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】再表２００４／０３６７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明では、簡易でコスト安価な論理回路構成である一方、外部入力信号に含むノイズを確実に除去可能としたデジタルフィルタを提供することを解決すべき課題としている。
【課題を解決するための手段】
【０００６】
本発明によるデジタルフィルタは、信号入力部に入力した外部入力信号をクロックに同期して信号出力部から中間信号として出力する第１同期型Ｄフリップフロップと、上記第１同期型Ｄフリップフロップの信号出力部に信号入力部が接続され、上記信号出力部から上記クロックに同期して出力される上記中間信号を次のクロックに同期して信号出力部から出力信号として出力する第２同期型Ｄフリップフロップと、第１同期型Ｄフリップフロップの信号入力部に入力する外部入力信号の信号期間が少なくとも２クロック周期以上であるときは上記中間信号を真の信号として第２同期型Ｄフリップフロップに入力する一方、上記信号期間が２クロック周期未満であるときは上記中間信号をキャンセルする制御ロジックとを含むことを特徴とする。
【０００７】
本発明では、第１同期型Ｄフリップフロップの信号出力部からの中間信号を、その信号期間が２クロック周期以上であれば真の信号として第２同期型Ｄフリップフロップに入力する一方、その信号期間が１クロック周期以下であれば確実に中間信号をノイズとしてキャンセルすることができ、１ないし２クロック周期であれば中間信号をキャンセルすることができたり、できなかったりするが、１クロック周期以上のノイズは稀というノイズ形態からして一定のノイズキャンセル効果があり、そして、回路的には、２つの同期型Ｄフリップフロップと制御ロジックとで構成されているだけであるから、簡易でコスト安価な論理回路構成のデジタルフィルタを提供することができる。
【発明の効果】
【０００８】
本発明によれば、簡易でコスト安価な論理回路構成である一方、外部入力信号に含むノイズを確実に除去可能としたデジタルフィルタを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施の形態に係るデジタルフィルタの回路構成を示す図である。
【図２】図２は、外部入力信号が真の信号であるときの動作説明に供するタイミングチャートを示す図である。
【図３】図３は、外部入力信号がノイズであり、かつ、出力信号がリセット状態のレベルにあるときの動作説明に供するタイミングチャートを示す図である。
【図４】図４は、図３のタイミングチャートに対応するが、ノイズの入力タイミングが図３と相違する場合のタイミングチャートを示す図である。
【図５】図５は、図３のタイミングチャートに対応するが、さらにノイズの入力タイミングが図３と相違する場合のタイミングチャートを示す図である。
【図６】図６は、外部入力信号がノイズであり、かつ、出力信号がセット状態のレベルにあるときの動作説明に供するタイミングチャートを示す図である。
【図７】図７は、本発明の他の実施の形態に係るデジタルフィルタの回路構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照して、本発明の実施の形態に係るデジタルフィルタを説明する。
【００１１】
このデジタルフィルタは、第１同期型Ｄフリップフロップ１と、第２同期型Ｄフリップフロップ２と、第１制御ロジック３と、第２制御ロジック４と、を含む。
【００１２】
第１同期型Ｄフリップフロップ１は、信号入力部Ｄと、クロック入力部ＣＫと、信号出力部Ｑと、セット信号入力部Ｓと、リセット信号入力部Ｒとを含む。第１同期型Ｄフリップフロップ１は、信号入力端子５から信号入力部Ｄに外部デジタル信号である入力信号ＩＮが入力されると、その入力信号ＩＮをクロック入力部ＣＫに入力されるクロックＣＫの立ち上がりに同期して信号出力部Ｑから中間信号Ｍｉｄを出力する。このクロックＣＫの周波数は例えば１００ｋＨｚである。
【００１３】
第１同期型Ｄフリップフロップ１は、中間信号Ｍｉｄのレベルがセット電位（ハイレベル）であるときに、リセット信号入力部Ｒにリセット信号Ｒｅｓｅｔが入力されると、そのリセット信号Ｒｅｓｅｔの立ち上がりに同期して中間信号Ｍｉｄのレベルをリセット電位（ローレベル）にする。
【００１４】
また、第１同期型Ｄフリップフロップ１は、中間信号Ｍｉｄのレベルがリセット電位（ローレベル）であるときに、セット信号入力部Ｓにセット信号Ｓｅｔが入力されると、そのセット信号Ｓｅｔの立ち上がりに同期して中間信号Ｍｉｄのレベルをセット電位（ハイレベル）にする。
【００１５】
第２同期型Ｄフリップフロップ２は、信号入力部Ｄと、クロック入力部ＣＫと、信号出力部Ｑと、を含むと共に、その信号入力部Ｄが、第１同期型Ｄフリップフロップ１の信号出力部Ｑに接続されている。第２同期型Ｄフリップフロップ２は、第１同期型Ｄフリップフロップの信号出力部Ｑから中間信号Ｍｉｄが入力されると、その中間信号Ｍｉｄをクロック入力部ＣＫに入力されるクロックＣＫの立ち上がりに同期して信号出力部Ｑから出力信号ＯＵＴとして出力する。
【００１６】
第１制御ロジック３は、第１アンドゲート３ａを含む。第１アンドゲート３ａは、３つの入力部３ａ１、３ａ２、３ａ３と、１つの出力部３ａ４と、を備える。
【００１７】
そのうち、入力部３ａ１は、入力を反転させる反転入力部となっている。入力部３ａ１は、第１同期型Ｄフリップフロップ１の信号出力部Ｑから中間信号Ｍｉｄを入力し、入力部３ａ２は、第２同期型Ｄフリップフロップ２の信号出力部Ｑから出力信号ＯＵＴを入力し、入力部３ａ３は、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力する入力信号ＩＮを入力する。
【００１８】
出力部３ａ４は、入力部３ａ１にローレベル電位の信号、入力部３ａ２，３ａ３にハイレベル電位の信号が入力されるときに、ハイレベル電位のセット信号Ｓｅｔを出力する。
【００１９】
第２制御ロジック４は、第２アンドゲート４ａを含む。第２アンドゲート４ａは、３つの入力部４ａ１、４ａ２、４ａ３と、１つの出力部４ａ４と、を備える。
【００２０】
そのうち、入力部４ａ１は、第１同期型Ｄフリップフロップ１の信号出力部Ｑから中間信号Ｍｉｄを入力し、入力部４ａ２，４ａ３は、入力する信号を反転させる反転入力部となっており、入力部４ａ２は、第２同期型Ｄフリップフロップ２の信号出力部Ｑから出力信号ＯＵＴを入力し、入力部４ａ３は、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力する入力信号ＩＮを入力する。
【００２１】
出力部４ａ４は、入力部４ａ１にハイレベル電位の信号、入力部４ａ２，４ａ３にローレベル電位の信号が入力されるときに、ハイレベル電位のリセット信号Ｒｅｓｅｔを出力する。
【００２２】
以上の構成を有するデジタルフィルタにおいて、その動作を図２ないし図４を参照して説明する。まず、図２を参照して、外部入力信号が真の信号であるときの動作を説明する。図２のＣＫはクロックＣＫの波形、ＩＮは入力信号ＩＮの波形、Ｓｅｔはセット信号Ｓｅｔの波形、Ｒｅｓｅｔはリセット信号Ｒｅｓｅｔの波形、Ｍｉｄは中間信号Ｍｉｄの波形、Ｏｕｔは出力信号Ｏｕｔの波形を示す。これら波形は図３および図４においても同様である。
【００２３】
入力端子５を介して第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力信号ＩＮが入力される。この実施の形態における真の信号である入力信号の信号期間Ｐ１は、約３クロック周期で、これは２クロック周期以上である。
【００２４】
すなわち、クロックＣＫの周波数が例えば１００ｋＨｚであれば、２５ｋＨｚ以下（２クロック周期以上）のデータを通すことができる一方、２５ｋＨｚないし５０ｋＨｚ（１ないし２クロック周期）の場合は、入力タイミングによって通す場合と、キャンセルする場合とがあり、さらに、５０ｋＨｚ以上（１クロック周期以下）のノイズは確実にキャンセルすることができる。
【００２５】
したがって、クロックＣＫの周波数の設定により、除去するノイズの周波数を設定することができる。
【００２６】
この入力信号ＩＮの信号期間Ｐ１は、図２中、第１クロックＣＫ１１の立ち上がりと第２クロックＣＫ１２の立ち上がりそれぞれから下方に向けて引いた第１、第２破線Ｌ１１，Ｌ１２を含む。入力信号ＩＮが立ち上がってから第１クロックＣＫ１１の立ち上がりに同期して、第１同期型Ｄフリップフロップ１の信号出力部Ｑから中間信号Ｍｉｄが立ち上がって出力される。そして、この中間信号Ｍｉｄは第２同期型Ｄフリップフロップ２の信号入力部Ｄに入力される。第２同期型Ｄフリップフロップ２は、中間信号Ｍｉｄが第１クロックＣＫ１１で立ち上がって入力されてから、信号出力部Ｑからは第２クロックＣＫ１２の立ち上がりに同期して出力信号Ｏｕｔが立ち上がって出力される。
【００２７】
入力信号ＩＮは第３クロックＣＫ１３の立ち上がり後と第４クロックＣＫ１４の立ち下がり前に立ち下がり、これにより、第１同期型Ｄフリップフロップ１の信号出力部Ｑからの中間信号Ｍｉｄは、第４クロックＣＫ１４の立ち上がりに同期して立ち下がる。そして第２同期型Ｄフリップフロップ２の信号入力部Ｄに入力する中間信号Ｍｉｄが第４クロックＣＫ１４の立ち上がりに同期して立ち下がり、信号出力部Ｑから出力される出力信号Ｏｕｔは第５クロックＣＫ１５の立ち上がりに同期して立ち下がる。
【００２８】
したがって、第１、第２破線Ｌ１１，Ｌ１２間の期間すなわち第１クロックＣＫ１１と第２クロックＣＫ１２との立ち上がり間Ｅ１、第３クロックＣＫ１３〜第５クロックＣＫ１５それぞれの立ち上がりから下方に向けて引いた第３〜第５破線Ｌ１３，Ｌ１４，Ｌ１５において、第４、第５破線Ｌ１４，Ｌ１５間の期間すなわち第４クロックＣＫ１４と第５クロックＣＫ１５との立ち上がり間Ｅ２とは、それぞれ、その期間中、同一論理が継続するので、図２で示す入力信号ＩＮはノイズではなく、真の信号として第２同期型Ｄフリップフロップ２から出力信号Ｏｕｔとして出力される。
【００２９】
上記において第１同期型Ｄフリップフロップ１のセット信号入力部Ｓにはハイレベル電位（Ｈ）のセット信号Ｓｅｔが入力されてなく、また、リセット信号入力部Ｒにもハイレベル電位（Ｈ）のリセット信号Ｒｅｓｅｔが入力されていない。これは、第１制御ロジック３の第１アンドゲート３ａおよび第２制御ロジック４の第２アンドゲート４ａにおいては、いずれの期間においても、それらの入力部３ａ１，３ａ２，３ａ３；４ａ１，４ａ２，４ａ３には、第１アンドゲート３ａ、第２アンドゲート４ａそれぞれの出力電位をハイレベル電位（Ｈ）にさせる入力が同時に入力されないためである。
【００３０】
次に図３を参照して出力信号Ｏｕｔの電位がローレベル電位（Ｌ）であってリセット状態であるときに、入力端子５にハイレベル電位（Ｈ）のノイズが入力信号ＩＮとして誤入力された場合を説明する。なお、図３において、各クロックＣＫ２１、ＣＫ２２，ＣＫ２３それぞれの立ち上がりから下方に破線Ｌ２１，Ｌ２２，Ｌ２３を引き、また、入力信号ＩＮの立ち下がりから下方に破線Ｌ２４を引いている。この入力信号ＩＮの信号期間Ｐ２は、２クロック周期未満であり、その信号期間Ｐ２中にはクロックＣＫ２２の立ち上がりからの破線Ｌ２２のみが入る。この入力信号ＩＮはクロックＣＫ２２の立ち上がり後から次のクロックＣＫ２３が立ち上がる前に、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力される結果、次のクロックＣＫ２２の立ち上がりに同期して信号出力部Ｑから中間信号Ｍｉｄとして出力される。
【００３１】
次に、第２制御ロジック４においては、第２アンドゲート４ａの各入力部４ａ１，４ａ２，４ａ３において、第１同期型Ｄフリップフロップ１の信号出力部Ｑの出力電位がハイレベル電位（Ｈ）であり、第２同期型Ｄフリップフロップ２の信号出力部Ｑの出力電位がローレベル電位（Ｌ）であり、入力信号ＩＮが立ち下がってローレベル電位（Ｌ）となるから、第２アンドゲート４ａからはハイレベル電位（Ｈ）のリセット信号Ｒｅｓｅｔが出力される。その結果、第１同期型Ｄフリップフロップ１の信号出力部Ｑからの中間信号Ｍｉｄは、クロックＣＫ２３が立ち上がる前にリセットされてローレベル電位（Ｌ）となる。そのため、第２同期型Ｄフリップフロップ２の信号出力部Ｑの出力電位はローレベル電位（Ｌ）の状態を維持する。すなわち、第１同期型Ｄフリップフロップ１にハイレベル電位（Ｈ）のノイズが入力されても、第２同期型Ｄフリップフロップ２の出力電位はローレベル電位（Ｌ）状態のままで変化しない。
【００３２】
以上の図３で示すタイミングチャートからは、入力信号ＩＮの信号期間Ｐ２は、２クロック周期未満であるので、この入力信号ＩＮはノイズとしてキャンセルすることができ。一方、図４で示すタイミングチャートのように、入力信号ＩＮの入力タイミングによっては、その信号期間Ｐ２が２クロック周期未満であってもノイズとしてキャンセルすることができず、該ノイズがパスされてしまう場合がある。なお、図４のタイミングチャートは、図３のタイミングチャートの説明を参照して明らかであるのでその説明は略することとする。
【００３３】
しかし、入力信号ＩＮの入力タイミングとしては例えば図５で示すような場合もある。図５で示す入力信号ＩＮの入力タイミングにおいては、入力信号ＩＮはクロックＣＫのエッジ間をまたいでいるが、途中一瞬だけローレベル電位（Ｌ）に低下している箇所がある。そのため、このようなノイズはキャンセルすることができる。この場合、期間が１クロック周期以上のノイズは稀であるので、リセットＲｅｓｅｔまたはセットＳｅｔにより有効にノイズをキャンセルすることができる。
【００３４】
次に図６を参照して第２同期型Ｄフリップフロップ２の信号出力部Ｑの電位がハイレベル電位（Ｈ）であって、第１同期型Ｄフリップフロップ１の信号入力部Ｄの電位がハイレベル電位（Ｈ）のセット状態であるときに、入力端子５にローレベル電位（Ｌ）のノイズが入力信号ＩＮとして誤入力された場合を説明する。なお、図４において、各クロックＣＫ３１、ＣＫ３２，ＣＫ３３それぞれの立ち上がりから下方に破線Ｌ３１，Ｌ３２，Ｌ３３を引き、また、入力信号ＩＮの立ち下がりから下方に破線Ｌ３４を引いている。この入力信号ＩＮの信号期間Ｐ３は、２クロック周期未満であり、その信号期間Ｐ３中にはクロックＣＫ３２の立ち上がりからの破線Ｌ３２のみが入る。この入力信号ＩＮはクロックＣＫ３１の立ち上がり後からクロックＣＫ３３が立ち上がる前に、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力される結果、クロックＣＫ３２の立ち上がりに同期して信号出力部Ｑからローレベル電位（Ｌ）の中間信号Ｍｉｄが出力される。この中間信号ＭｉｄはクロックＣＫ３２の立ち上がりに同期して立ち下がる。次に、第１制御ロジック３においては、第１アンドゲート３ａの各入力部３ａ１，３ａ２，３ａ３において、第１同期型Ｄフリップフロップ１の信号出力部Ｑの出力電位がローレベル電位（Ｌ）であり、第２同期型Ｄフリップフロップ２の信号出力部Ｑの出力電位がハイレベル電位（Ｈ）であり、入力信号ＩＮが立ち上がってハイレベル電位（Ｈ）となるから、第１アンドゲート４ａからはハイレベル電位（Ｈ）のセット信号Ｓｅｔが出力される。その結果、第１同期型Ｄフリップフロップ１の信号出力部Ｑからの中間信号Ｍｉｄは、クロックＣＫ３３が立ち上がる前にハイレベル電位（Ｈ）となる。そのため、第２同期型Ｄフリップフロップ２の信号出力部Ｑの出力電位はハイレベル電位（Ｈ）の状態を維持する。すなわち、第１同期型Ｄフリップフロップ１にローレベル電位（Ｌ）のノイズが入力されても、第２同期型Ｄフリップフロップ２の出力電位はハイレベル電位（Ｈ）状態のままで変化しない。
【００３５】
なお、以上の説明から、第１同期型Ｄフリップフロップ１のセット信号入力部Ｓとリセット信号入力部Ｒは、それぞれに入力するセット信号Ｓとリセット信号Ｒを入力信号ＩＮがノイズであるときは、中間信号Ｍｉｄをキャンセルするためのキャンセル信号とすると共に、それらセット信号入力部Ｓとリセット信号入力部Ｒはそのキャンセル信号が入力される入力部と称することができる。また、第１制御ロジック３、第２制御ロジック４は、そのキャンセル信号を生成するロジック回路と称することができる。
【００３６】
以上説明したように本実施の形態では、第１同期型Ｄフリップフロップ１の信号出力部Ｑからの中間信号Ｍｉｄを、その信号期間が２クロック周期以上であれば真の信号として第２同期型Ｄフリップフロップ２に入力する一方、その信号期間が１ないし２クロック周期であれば、ノイズを入力タイミングによってキャンセルしたり、しなかったりし、１クロック周期以下ではノイズを確実にキャンセルする。そしてノイズが上記１ないし２クロック周期ではノイズのキャンセルについて多少不安定であるとしても、ノイズが１クロック周期以上であることはきわめて稀であるうえに、途中、一瞬、ノイズが逆論理に振れる場合があり、この場合はノイズを確実にキャンセルすることができる。
【００３７】
したがって、本実施の形態では、１クロック周期以下の短いノイズでは確実に除去でき、１ないし２クロック周期のノイズも有効にそれを除去することに効果がある。また、本実施の形態では、回路的には、２つの同期型Ｄフリップフロップ１，２と２つの制御ロジック３，４とで構成されているだけであるから、簡易でコスト安価な論理回路構成のデジタルフィルタを提供することができる。
【００３８】
なお、図７に他の実施の形態にかかるデジタルフィルタを示す。このデジタルフィルタにおいては、第１同期型Ｄフリップフロップ１の信号出力部Ｑと、第２同期型Ｄフリップフロップ２の信号入力部Ｄとの間に、同期型Ｄフリップフロップ２´が追加接続されている。第１同期型Ｄフリップフロップ１の出力Ｍｉｄ´は追加接続されたＤフリップフロップ２´の出力Ｍｉｄと第１制御ロジック３ないし第２制御ロジック４内で、反転入出力オアゲート６ａないしオアゲート７ａに接続され、それら出力はアンドゲート３ａの反転入力３ａ１ないし４ａの入力４ａ１に接続されている。アンドゲート３ａの出力３ａ４ないしアンドゲート４ａの出力４ａ４は、第１同期型Ｄフリップフロップ１と追加接続された同期型Ｄフリップフロップ２´のＳｅｔないしＲｅｓｅｔに接続されている。この構成とした場合、第１、第２制御ロジック３，４は、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力する外部入力信号ＩＮの信号期間が３クロック周期未満であるときは上記中間信号Ｍｉｄ、Ｍｉｄ´を次のクロックが立ち上がるまでにキャンセルすることができる。
【００３９】
このように上記第１同期型Ｄフリップフロップ１の信号出力部Ｑと、上記第２同期型Ｄフリップフロップ２の信号入力部Ｄとの間にｎ段で同期型Ｄフリップフロップの信号入力部Ｄと信号出力部Ｑとを縦続接続することで、上記と同様に、第１、第２制御ロジック３，４は、第１同期型Ｄフリップフロップ１の信号入力部Ｄに入力する外部入力信号ＩＮの信号期間が（ｎ＋２）クロック周期未満であるときは上記中間信号Ｍｉｄ、Ｍｉｄ´、・・・を次のクロックが立ち上がるまでにキャンセルすることができる。
【符号の説明】
【００４０】
１  第１同期型Ｄフリップフロップ
２  第２同期型Ｄフリップフロップ
３  第１制御ロジック
４  第２制御ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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