(57)【要約】【課題】トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。【解決手段】半導体装置１００は、基板（Ｐウェル１０２）の一面上に形成されたゲート絶縁膜１０７、ゲート電極１０８、およびゲート電極１０８の両側方にそれぞれ形成されたサイドウォール１１１、から構成されたゲート１１９と、Ｐウェル１０２の一面表面において、ゲート１１９の両側方にそれぞれ形成された第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂと、を含むトランジスタにより構成されたアンチヒューズ素子と、サイドウォール１１１内に形成され、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂ、またはゲート電極１０８と電気的に接続されたサイドウォール接触コンタクト（１３４）と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された第１のソース・ドレイン領域および第２のソース・ドレイン領域と、を含むトランジスタにより構成されたアンチヒューズ素子と、
前記サイドウォール内に形成され、前記第１のソース・ドレイン領域および前記第２のソース・ドレイン領域、または前記ゲート電極と電気的に接続されたサイドウォール接触コンタクトと、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記アンチヒューズ素子は、ＮＭＯＳトランジスタにより構成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記サイドウォールは、シリコン酸化膜とシリコン窒化膜との積層構造により構成され、前記サイドウォール接触コンタクトは、前記サイドウォール中のシリコン窒化膜と接触して形成された半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記基板上において、前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたソース・ドレイン用配線層と、
前記層間絶縁膜中に形成され、前記第１のソース・ドレイン領域および前記第２のソース・ドレイン領域とそれぞれ接続されるとともに、前記ソース・ドレイン用配線層と接続される第１のコンタクトおよび第２のコンタクトと、
をさらに含み、
前記サイドウォール接触コンタクトは、前記第１のコンタクトおよび前記第２のコンタクトと同時に形成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記基板上において、前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート用配線層と、
をさらに含み、
前記サイドウォール接触コンタクトは、前記ゲート用配線層と前記ゲートの前記ゲート電極とを電気的に接続するように形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、とくに、アンチヒューズを含む半導体装置に関する。
【背景技術】
【０００２】
情報をプログラムするための素子として、ゲート絶縁膜破壊型のアンチヒューズ素子が知られている。このようなアンチヒューズ素子では、プログラム方法として、ゲート電極に電圧を印加して、ゲート絶縁膜を破壊してゲート電極とソース・ドレインとを導通させることにより書込を行う。
【０００３】
特許文献１（米国特許公報第７２７７３４７号）には、Ｎウェル中に形成されたＮＭＯＳ構造をアンチヒューズとして用いた構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公報第７２７７３４７号
【非特許文献】
【０００５】
【非特許文献１】Bonnie E. Weir et al, “GATE DIELECTRIC BREAKDOWN: A FORCUS ON ESD PROTECTION”, Fig.3, 4, IRPS2004
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、たとえばＮＭＯＳトランジスタ構造のアンチヒューズ素子のゲート絶縁膜を破壊して、ゲート電極と基板との間にフィラメントが形成されると、フィラメント部分がドレインの役割を果たす寄生トランジスタが形成されるようになる。図５は、ＮＭＯＳトランジスタをアンチヒューズ素子として用いた半導体装置１０の構成を示す図である。図５（ａ）は、ゲート絶縁膜破壊前、図５（ｂ）および図５（ｃ）は、ゲート絶縁膜破壊後の構成を示す。
【０００７】
図５（ａ）に示すように、半導体装置１０は、Ｐウェル１２と、Ｐウェル１２上に形成されたゲート１９と、Ｐウェル１２表面のゲート１９の両側方に形成されたソース・ドレイン領域１４と、を含む。ゲート１９は、ゲート絶縁膜２０と、ゲート電極２２と、ゲート電極２２表面に形成されたシリサイド層２４と、ゲート電極２２の両側方に形成されたサイドウォール２５とを含む。また、ソース・ドレイン領域１４表面にもシリサイド層１５が形成されている。ここで、ソース・ドレイン領域１４は、Ｎ型不純物拡散領域とすることができる。
【０００８】
図５（ｂ）に示すように、ソース・ドレイン領域１４を接地した状態でゲート電極２２に所定の電圧Ｖｇを印加すると、ゲート絶縁膜２０が破壊され、ゲート絶縁膜２０にフィラメント５０が形成される。これにより、ゲート電極２２は、フィラメント５０を介してＰウェル１２と電気的に接続された状態となる。しかし、このように、フィラメント５０が形成されると、フィラメント５０がドレインとして機能して、ソース・ドレイン領域１４との間で寄生トランジスタが形成されたような構成となる。ここで、この寄生トランジスタにおいて、ドレインとして機能するフィラメント５０はゲート電極２２と短絡しているために高い電圧Ｖｇが印加されることになる。また、この寄生トランジスタはゲート長が短い。そのため、寄生トランジスタでホットキャリアが発生する。寄生トランジスタでホットキャリアが発生すると、特性の劣化が生じ、寄生トランジスタのＶｔが上昇し、フィラメント５０を経由して流れる電流が小さくなってしまう。そのため、アンチヒューズデバイスとしては不良の原因となる。
【０００９】
本発明者らは、このような寄生トランジスタのＶｔが上昇する原因を検討した。本発明者等は、寄生トランジスタのＶｔが上昇する原因が、寄生トランジスタで発生したホットキャリアがサイドウォール２５にトラップされることを見出した。とくにアンチヒューズ素子がＮＭＯＳトランジスタにより構成されていると、ホットキャリアとしてホットエレクトロン（電子）が発生する。そのため、電子が長期的にサイドウォール２５内に保持されてしまう。この状態を図５（ｃ）に示す。図５（ｃ）に示した状態では、電子６０がサイドウォール２５にトラップされている。このようにサイドウォール２５に電子６０がトラップされているために、ゲート電極２２に電圧を印加しても、電子６０の影響でゲート電極２２下方に充分な電圧が印加されず、チャネルができにくくなり、寄生トランジスタのＶｔが上昇したようになってしまうと考えられる。
【課題を解決するための手段】
【００１０】
本発明によれば、
基板の一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された第１のソース・ドレイン領域および第２のソース・ドレイン領域と、を含むトランジスタにより構成されたアンチヒューズ素子と、
前記サイドウォール内に形成され、前記第１のソース・ドレイン領域および前記第２のソース・ドレイン領域、または前記ゲート電極と電気的に接続されたサイドウォール接触コンタクトと、
を含む半導体装置が提供される。
【００１１】
この構成によれば、アンチヒューズ素子のゲート絶縁膜破壊後において、ゲート絶縁膜中に形成されるフィラメントと前記第１のソース・ドレイン領域または前記第２のソース・ドレイン領域との間で寄生トランジスタが形成され、ホットキャリアが発生した場合でも、キャリアをサイドウォール接触コンタクトを通じてソース・ドレイン領域、またはゲート電極から外部に逃がすことができ、サイドウォールにトラップされないようにすることができる。これにより、ゲート電極に電圧を印加した際に、その電圧が第１のソース・ドレイン領域および第２のソース・ドレイン領域に印加され、寄生トランジスタがオンとなり、ゲート電極とチャネル領域との間の電気的接続状態が良好に保たれる。これにより、ゲート絶縁膜破壊後の電流を安定して流すことができ、信頼性を向上することができる。すなわち、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図３】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図４】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】一般的なＮＭＯＳをアンチヒューズとして用いた場合の問題を示す断面図である。
【図７】本発明の実施の形態における半導体装置の効果を示す模式図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図６は、一般的なＮＭＯＳトランジスタをアンチヒューズとして用いた半導体装置１０の構成を示す断面図である。図６（ａ）は、ゲート絶縁膜破壊前、図６（ｂ）は、ゲート絶縁膜破壊後の構成を示す。
半導体装置１０は、図５に示した半導体装置１０と同様の構成を有するが、図５に示した構成に加えて、Ｐウェル１２表面のソース・ドレイン領域１４の間に形成されたチャネル領域１６と、Ｐウェル１２上にゲート１９を埋め込むように形成された層間絶縁膜３０とを含む。また、サイドウォール２５は、ゲート電極２２の側方にこの順で形成されたシリコン酸化膜２６と、シリコン窒化膜２８と、シリコン酸化膜２９との積層膜により構成することができる。
【００１７】
また、層間絶縁膜３０中には、ソース・ドレイン領域１４と配線層４２とを接続するコンタクト３２、ゲート電極２２と配線層４４とを接続するコンタクト３４が形成されている。ここで、図示していないが、ソース・ドレイン領域１４表面にも、図５を参照して説明したシリサイド層１５と同様のシリサイド層が形成された構成とすることができる。図６（ｂ）に示すように、このような構成の半導体装置１０において、とくに、サイドウォール２５のシリコン窒化膜２８に電子６０がトラップされやすい。また、サイドウォールがシリコン窒化膜を含まない場合でも、サイドウォールを構成する絶縁膜中に電子６０がトラップされる。
【００１８】
そこで、以下の本実施の形態において、このような電子６０がサイドウォール２５にトラップされずに外部に逃がされる構成を提供する。以下の実施の形態において、半導体装置は、ＭＯＳトランジスタにより構成されたアンチヒューズ素子のサイドウォール内に形成され、ソース領域およびドレイン領域、またはゲート電極と電気的に接続されたコンタクトを含む構成とすることができる。これにより、電子をコンタクトを通じてソース・ドレイン領域、またはゲート電極から外部に逃がすことができ、サイドウォールにトラップされないようにすることができる。
【００１９】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。図１（ａ）は、ゲート絶縁膜破壊前、図１（ｂ）は、ゲート絶縁膜破壊後の構成を示す。図２は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１は、図２のａ−ａ断面図に該当する。ここでは、電子をサイドウォールからコンタクトを通じてソース・ドレイン領域に逃がす構成を示す。
【００２０】
半導体装置１００は、基板に形成されたＰウェル１０２（基板）と、Ｐウェル１０２上に形成されたゲート１１９と、Ｐウェル１０２表面のゲート１１９の両側方にそれぞれ形成された第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂと、Ｐウェル１０２表面の第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂの間のゲート１１９下方に形成されたチャネル領域１０６とを含む。ゲート１１９は、ゲート絶縁膜１０７と、その上に形成されたゲート電極１０８と、ゲート電極１０８表面に形成されたシリサイド層１１０と、ゲート電極１０８の両側方に形成されたサイドウォール１１１とを含む。サイドウォール１１１は、ゲート電極１０８の側方にこの順で形成されたシリコン酸化膜１１２と、シリコン窒化膜１１４と、シリコン酸化膜１１５との積層膜により構成することができる。なお、ここでは図示していないが、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂ表面にも図５を参照して説明したシリサイド層１５と同様のシリサイド層が形成された構成とすることができる。
【００２１】
また、半導体装置１００は、Ｐウェル１０２上に形成され、ゲート１１９を埋め込む層間絶縁膜１２０と、層間絶縁膜１２０上に形成されたソース・ドレイン用配線層１４０およびゲート用配線層１４２とを含む。また、層間絶縁膜１２０中には、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂとソース・ドレイン用配線層１４０とをそれぞれ接続するコンタクト１３０（第１のコンタクトおよび第２のコンタクト）と、ゲート電極１０８とゲート用配線層１４２とを接続するコンタクト１３２とが形成されている。
【００２２】
さらに、本実施の形態において、層間絶縁膜１２０には、サイドウォール１１１内に形成され、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂにそれぞれ接続するように形成されたコンタクト１３４（サイドウォール接触コンタクト）が設けられている。本実施の形態において、コンタクト１３４は、サイドウォール１１１を貫通している。また、コンタクト１３４は、サイドウォール１１１のシリコン窒化膜１１４と接触するように形成される。図２に示すように、コンタクト１３４は、サイドウォール１１１とオーバーラップするようにレイアウトすることができる。
【００２３】
また、本実施の形態において、コンタクト１３４は、ゲート電極１０８の長軸方向（ゲート幅方向）において、拡散領域（第１のソース・ドレイン領域１０４ａ、第２のソース・ドレイン領域１０４ｂ、およびチャネル領域１０６）の全体にわたって延在して設けられた構成とすることができる。なお、他の例において、コンタクト１３４は、サイドウォール１１１の外縁に沿って、コンタクト１３２の各側方にそれぞれ複数ずつ設けてもよい。
【００２４】
以上のような構成の半導体装置１００において、ソース・ドレイン用配線層１４０およびコンタクト１３０を介して第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂをそれぞれ接地した状態で、ゲート用配線層１４２およびコンタクト１３２を介してゲート電極１０８に所定の電圧Ｖｇを印加する。これにより、ゲート絶縁膜１０７が破壊され、ゲート絶縁膜１０７にフィラメント１５０が形成される。図１（ｂ）は、この状態を示す。
【００２５】
これにより、ゲート電極１０８は、フィラメント１５０を介してチャネル領域１０６と電気的に接続された状態となる。しかし、ここで、上述したように、フィラメント１５０がドレインとして機能して、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂとの間で寄生トランジスタが形成されたような構成となる。そのため、寄生トランジスタでホットキャリア（ホットエレクトロン）が発生し、図６（ｂ）を参照して説明したように、電子１６０がサイドウォール１１１にトラップされるおそれがある。
【００２６】
しかし、本実施の形態において、図１（ｂ）に示すように、コンタクト１３４がサイドウォール１１１、とくにシリコン窒化膜１１４と接するように設けられ、さらにコンタクト１３４は第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂと接続されている。そのため、サイドウォール１１１にトラップされそうになる電子１６０をコンタクト１３４を介して第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂから逃がすことができる。
【００２７】
これにより、ゲート電極１０８に電圧を印加した際に、その電圧が第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂに印加され、寄生トランジスタがオンとなり、ゲート電極１０８とチャネル領域１０６との間の電気的接続状態が良好に保たれる。これにより、ゲート絶縁膜１０７破壊後の電流を安定して流すことができ信頼性を向上することができる。すなわち、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。図７は、本実施の形態における半導体装置１００の効果を示す模式図である。本実施の形態において、コンタクト１３４を設けることにより、ゲート絶縁膜１０７の破壊後にアンチヒューズ素子を流れる電流の電流値のばらつきを大幅に低減することができ、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
【００２８】
また、本実施の形態におけるアンチヒューズ素子は、基幹ＣＭＯＳ製造工程におけるＣＭＯＳの製造と同時に、追加工程なしで作ることができる。コンタクト１３４は、コンタクト１３０やコンタクト１３２を形成するのと同時に、マスクパターンを変更するのみで、形成することができる。これにより、ＣＭＯＳ製造工程に対して、アンチヒューズ素子製造に特有の工程を追加することなく、かつ高信頼性を有するアンチヒューズ素子を形成することができる。
【００２９】
また、より低電圧で破壊することを考えた場合、ＰＭＯＳの方がトンネルリーク電流が低いことにより、一般にＮＭＯＳに比べて、破壊するのに必要な破壊電圧が０．５〜１．５Ｖ程度高くなってしまう（非特許文献１）。そのため、アンチヒューズ素子をＮＭＯＳトランジスタで構成した方が、ゲート絶縁膜を低電圧で破壊することができる。一方、アンチヒューズ素子をＮＭＯＳトランジスタで形成した場合、上述のようなホットエレクトロンが発生して、寄生トランジスタのＶｔが上昇する問題が生じやすい。本実施の形態の半導体装置１００によれば、アンチヒューズ素子としてＮＭＯＳトランジスタを用いた場合でも、発生した電子がサイドウォールにトラップされるのを防ぐことができ、ゲート絶縁膜を低電圧で破壊することができるとともに、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
【００３０】
（第２の実施の形態）
図３は、本実施の形態における半導体装置の構成の一例を示す断面図である。図３（ａ）は、ゲート絶縁膜破壊前、図３（ｂ）は、ゲート絶縁膜破壊後の構成を示す。図４は、本実施の形態における半導体装置の構成の一例を示す平面図である。図３は、図４のｂ−ｂ断面図に該当する。
本実施の形態において、半導体装置１００は、コンタクト１３４の代わりにコンタクト１３６を有する点を除いて、第１の実施の形態で図１および図２を参照して説明したのと同様の構成を有する。ここでは、電子をサイドウォールからコンタクトを通じてゲート電極と接続された配線層に逃がす構成を示す。つまり、ここでは、コンタクト１３６がサイドウォール接触コンタクトとして機能する。
【００３１】
コンタクト１３６は、サイドウォール１１１中に形成されるとともに、ゲート電極１０８に電気的に接続して形成されている。ここで、コンタクト１３６は、サイドウォール１１１のシリコン窒化膜１１４と接触するように形成される。これにより、ゲート絶縁膜１０７の破壊後に、図３（ｂ）に示すように、サイドウォール１１１、とくにシリコン窒化膜１１４にトラップされそうになる電子１６０をコンタクト１３６を介してゲート用配線層１４２から逃がすことができる。これにより、第１の実施の形態で説明したのと同様に、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
【００３２】
また、本実施の形態におけるアンチヒューズ素子も、基幹ＣＭＯＳ製造工程におけるＣＭＯＳの製造と同時に、追加工程なしで作ることができる。コンタクト１３６は、コンタクト１３０を形成するのと同時に、マスクパターンを変更するのみで形成することができる。ただし、本実施の形態において、ゲート電極１０８と第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂとがコンタクト１３６を介して短絡されないように、コンタクト１３６は、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂに接触しないように形成する必要がある。本実施の形態において、層間絶縁膜１２０は、たとえばシリコン酸化膜により構成することができる。このような構成において、サイドウォール１１１がシリコン窒化膜１１４を含む構成の場合、コンタクト１３６を形成するためのコンタクトホール形成時に、シリコン窒化膜１１４がエッチングストッパ膜として機能し、コンタクト１３６が第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂと接触するのを防ぐことができる。これにより、ＣＭＯＳ製造工程に対して、アンチヒューズ素子製造に特有の工程を追加することなく、かつ高信頼性を有するアンチヒューズ素子を形成することができる。
また、本実施の形態においても、コンタクト１３６は、ゲート電極１０８の長軸方向（ゲート幅方向）において、拡散領域（第１のソース・ドレイン領域１０４ａ、第２のソース・ドレイン領域１０４ｂ、およびチャネル領域１０６）の全体にわたって延在して設けられた構成とすることができる。
【００３３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３４】
以上の実施の形態では、アンチヒューズ素子がＮＭＯＳトランジスタにより構成される場合を例として説明した。上述したように、アンチヒューズ素子がＮＭＯＳトランジスタにより構成される場合に、サイドウォール１１１に電子がトラップされる問題が生じ、本発明の効果が大きい。しかし、アンチヒューズ素子をＰＭＯＳトランジスタにより構成した場合でも、ホットキャリアがサイドウォールにトラップされる影響が生じる。本発明は、アンチヒューズ素子をＰＭＯＳトランジスタにより構成した場合にも適用することができる。
【００３５】
第１の実施の形態において、サイドウォール１１１と接触して設けられたコンタクト１３４とコンタクト１３０とは分離して設けられ、またコンタクト１３４がソース・ドレイン用配線層１４０に接続されていない構成を示した。しかし、コンタクト１３４は、ソース・ドレイン用配線層１４０に接続された構成とすることもできる。また、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂにおいて、サイドウォール１１１直下の領域は、いわゆるエクステンション領域となっており、他の領域に比べて不純物イオン濃度が薄くなっている。また、サイドウォール１１１直下の領域には、シリサイド層が形成されていない。そのため、第１のソース・ドレイン領域１０４ａ（または第２のソース・ドレイン領域１０４ｂ）とソース・ドレイン用配線層１４０とを電気的に接続するためのコンタクトをエクステンション領域にのみ設けただけでは、コンタクト抵抗が高くなってしまう。しかし、コンタクトが、第１のソース・ドレイン領域１０４ａ（または第２のソース・ドレイン領域１０４ｂ）の不純物イオンの高濃度領域（エクステンション領域以外）にも設けられていれば、コンタクト１３０とコンタクト１３４とを一体に形成することもできる。コンタクト１３０とコンタクト１３４とを一体で形成した場合は、通常よりもコンタクトの径が広い構成とすることができる。
【符号の説明】
【００３６】
１００ 半導体装置
１０２ Ｐウェル
１０４ａ 第１のソース・ドレイン領域
１０４ｂ 第２のソース・ドレイン領域
１０６ チャネル領域
１０７ ゲート絶縁膜
１０８ ゲート電極
１１０ シリサイド層
１１１ サイドウォール
１１２ シリコン酸化膜
１１４ シリコン窒化膜
１１５ シリコン酸化膜
１１９ ゲート
１２０ 層間絶縁膜
１３０ コンタクト
１３２ コンタクト
１３４ コンタクト
１３６ コンタクト
１４０ ソース・ドレイン用配線層
１４２ ゲート用配線層
１６０ 電子
【図１】
2011096736.tif 000003
【図２】
2011096736.tif 000004
【図３】
2011096736.tif 000005
【図４】
2011096736.tif 000006
【図５】
2011096736.tif 000007
【図６】
2011096736.tif 000008
【図７】
2011096736.tif 000009