(57)【要約】【課題】パッド数を低減するため、複数の回路が、一つのパッドを共用して用いることができる半導体装置を提供する。【解決手段】本発明の半導体装置は、一つのパッド１００（１００Ａまたは１００Ｂ）に対して接続される、各々異なる電源電圧が供給される複数の回路（リダンダンシ制御回路及び他の回路）と、パッド１００と回路の各々との間に介挿されたトランジスタ（トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）またはトランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ））スイッチ回路２１１と、各トランジスタを制御し、パッド１００をいずれかの回路と電気的に接続させるスイッチ制御回路２０９とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
一つのパッドに対して接続される、各々異なる電源電圧が供給される複数の回路と、
前記パッドと前記回路の各々との間に介挿されたスイッチ素子からなるスイッチ回路と
前記スイッチ素子を制御し、前記パッドをいずれかの前記回路と電気的に接続させるスイッチ制御回路と
を有することを特徴とする半導体装置。
【請求項２】
前記スイッチ制御回路が、いずれの前記スイッチ素子をオン状態とするか否かを示すコマンドデータにより、前記スイッチ素子のオン状態またはオフ状態のいずれかに制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイッチ素子がＭＯＳトランジスタであり、ソースまたはドレインのいずれか一方が前記パッドに接続され、ソースまたはドレインのいずれか他方が前記回路に接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記スイッチ制御回路が、オフ状態とする前記ＭＯＳトランジスタのゲートに対し、前記パッドに印加された電源電圧を印加し、当該ＭＯＳトランジスタをオフ状態とすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電源電圧が正の電圧の場合、
前記スイッチ素子がｐチャネル型ＭＯＳトランジスタであり、
前記スイッチ制御回路が、オン状態とするｐチャネル型ＭＯＳトランジスタのゲートに接地電位を印加し、オフ状態とするｐチャネル型ＭＯＳトランジスタのゲートに対し、前記パッドに印加された電源電圧を印加することを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記スイッチ制御回路が、前記ｐチャネル型ＭＯＳトランジスタをオフ状態とする際、前記スイッチ制御回路から半導体装置内部を駆動する内部の電源電位で供給された信号のレベルを、レベルシフタにより前記パッドに印加された電源電圧に変換し、ｐチャネル型ＭＯＳトランジスタのゲートに印加することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電源電圧が負の電圧の場合、
前記スイッチ素子がｎチャネル型ＭＯＳトランジスタであり、
前記スイッチ制御回路が、オン状態とするｎチャネル型ＭＯＳトランジスタのゲートに内部の電源電位を印加し、オフ状態とするｎチャネル型トランジスタのゲートに対し、前記パッドに印加された電源電圧を印加することを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項８】
前記スイッチ制御回路が、前記ｎチャネル型ＭＯＳトランジスタをオフ状態とする際、前記スイッチ制御回路から半導体装置内部の接地電位で供給された信号のレベルを、レベルシフタにより前記パッドに印加された電源電圧に変換し、ｎチャネル型ＭＯＳトランジスタのゲートに印加することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体装置が半導体記憶装置であり、
欠陥メモリの位置を示す欠陥アドレスの情報が、電圧が印加されて絶縁破壊されることによりプログラムされる複数のプログラム素子を備えたリダンダンシ制御回路を有し、
前記リダンダンシ回路が、前記プログラム素子の絶縁破壊に用いる電源電圧を、前記パッドから得ることを特徴とする請求項１から請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記コマンドデータが前記欠陥メモリ素子と冗長メモリ素子との置換を行う処理の実行を示す場合、前記スイッチ制御回路が前記パッドと前記リダンダンシ制御回路との間に介挿されたスイッチ素子をオン状態とすることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化が進んでおり、例えばＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置の場合、メモリ素子数が増加し、メモリ素子が微細化してきている。そのため、製造過程においてメモリ素子に欠陥が発生する確率が高くなり、半導体装置の歩留まりが低下してしまう。
このため、半導体記憶装置には、欠陥となったメモリ素子（欠陥メモリ素子）を他のメモリ素子に置換する必要がある。そのため、欠陥メモリ素子の置換に用いる冗長メモリ素子を有する冗長回路が設けられている。
欠陥メモリ素子を冗長メモリ素子に置換する際、欠陥メモリ素子のアドレスを冗長メモリ素子と切り換えるため、ヒューズを用いてアドレスの置換を行う。
従来においては、欠陥メモリ素子と冗長メモリ素子とを切り換えるため、ウェハー工程においてレーザなどにより、欠陥メモリ素子のアドレスを冗長メモリ素子のアドレスに置換を行うデータの設定を、複数のヒューズをレーザにより切断することで行っていた。
【０００３】
しかしながら、レーザによりヒューズを切断する置換する方式は、半導体記憶装置のチップをパッケージに封止前に処理を行う必要があり、パッケージに封止後に発生した欠陥に対してはヒューズの切断を行うことができない。
このため、パッケージ封止後において、欠陥を有するメモリ素子を冗長メモリに置換することができず、半導体記憶装置の十分な歩留まりの向上を実現することができなかった。
【０００４】
さらなる歩留まりを達成するため、パッケージに封止後も欠陥メモリ素子を冗長メモリ素子に置換することが可能な方式として、所定の電圧を印加することにより、プログラム可能なプログラム素子としてメタルヒューズ、ポリシリヒューズ及びアンチヒューズ等を用い、欠陥メモリ素子を冗長メモリ素子に置換するアドレスの変更処理が行われている（例えば、特許文献１参照）。
この電圧印加によるプログラム方式によれば、半導体記憶装置のチップをパッケージに封止後において発生した欠陥メモリ素子を、冗長メモリ素子に置換することが可能となり、レーザーによりヒューズを切断する方式に比較し、さらに半導体記憶装置の歩留まりを向上させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１３２９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、特許文献１に示す置換方法にあっては、半導体記憶装置のチップをパッケージに封止した後に、欠陥メモリ素子を冗長メモリ素子に置換することができ、歩留まりを向上させることができる。
この特許文献１に示す置換方法にあっては、内部の昇圧回路によって電源電圧ＶＰＰ（例えば、２．６Ｖ）から昇圧した電圧ＶＰＰＳＶ（例えば、６．０Ｖ）と、内部の降圧回路によってバックバイアスＶＢＢ（例えば、−０．３Ｖ）から降圧した電圧ＶＢＢＳ（例えば、−２Ｖ）とにより、アンチヒューズのブロウを行うことになる。ブロウとはアンチヒューズの容量絶縁膜を溶解し、開放状態から短絡状態へ変更してデータの書き換えを行う処理を示している。
【０００７】
しかしながら、半導体装置のプロセスを簡易化するため、メモリ素子の置換に用いるヒューズを全てアンチヒューズとした場合、Ｐ／Ｗ（ウェハ状態におけるプローブテスト）におけるブロウの対象となるアンチヒューズの数が多く、内部の昇圧回路及び降圧回路の電流容量が少ないため、目的とするアドレス変換に必要な数のアンチヒューズを完全にブロウすることができない。
すなわち、複数あるアンチヒューズのうちの１つが先に絶縁破壊すると、導通状態になるためにそれ以外の未だ絶縁破壊されていないアンチヒューズに印加されている電圧のレベルも低下する。そのため、目的とするアドレス変換に必要な数のアンチヒューズを完全にブロウすることができない。
【０００８】
もともと、高電圧発生回路における昇圧回路及び降圧回路の電流供給能力の制限から、破壊されたアンチヒューズにそれほど高い電圧を印加し続けることができない。このため、１つのアンチヒューズが先に絶縁破壊され、この絶縁破壊されたアンチヒューズに電流が流れることによる電圧のレベルダウンが起きると、それ以外の未だ絶縁破壊されていないアンチヒューズが絶縁破壊されないことがある。
このため、メモリ素子の置換に用いるヒューズを全てアンチヒューズとした場合、アドレスを置換するために必要な数のアンチヒューズをブロウするための電圧を外部から供給する必要がある。この場合、例えば、半導体記憶装置の端子として、電圧ＶＰＰ及び電圧ＶＢＢの各々と電圧値が異なる電圧ＶＰＰＳ及びＶＢＢＳの各々を外部から供給する端子を、新たに２つ設けることになる。
【０００９】
しかしながら、Ｐ／Ｗにおけるパラレルモードテストにおいて、半導体装置の動作テストを行うテスターにもよるが、使用できるピン数は限られている。そのため、新たに電源を供給するための電源パッドを増加させた場合、複数の半導体装置を一度にテストするパラレルモードテストにおいて、一度にテストする半導体記憶装置の数が減少し、半導体記憶装置のテスト工程におけるテスト効率が低下することになる。
また、半導体装置のチップのサイズも増加することになり、ウェハ単位で取得する半導体装置の数が低下し、半導体記憶装置の生産コストも増加することになる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、一つのパッドに対して接続される各々異なる電源電圧が供給される複数の回路と、前記パッドと前記回路の各々との間に介挿されたスイッチ素子からなるスイッチ回路と、前記スイッチ素子を制御し、前記パッドをいずれかの前記回路と電気的に接続させるスイッチ制御回路とを有することを特徴とする。
【発明の効果】
【００１１】
この発明によれば、半導体装置内の各々異なる電源電圧が供給される複数の回路の各々に対し、それぞれ異なった電源電圧を外部からパッドを介して供給する際、一つのパッドを複数の回路で共有化することが可能となり、半導体素子のパッド数を削減することで、チップサイズを削減することができ、かつテスターの限られた数のテスト用ピンにて同時にテストすることができるチップ数を増加させ、テストの効率を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の一実施形態による半導体装置の構成例を示すブロック図である。
【図２】図１におけるスイッチ回路２１１における正電圧（＋の極性）の電源電圧切替を行う回路の構成例を示す図である。
【図３】図１におけるスイッチ回路２１１における負電圧（−の極性）の電源電圧切替を行う回路の構成例を示す図である。
【図４】ウェハ状態でのアンチヒューズのブロウ処理の流れを示すフローチャートである。
【図５】パッケージに封止後におけるアンチヒューズのブロウ処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体装置の構成例を示す概略ブロック図である。本実施形態の半導体装置は、半導体記憶装置であるＤＲＡＭを例に説明する。
すでに説明したように、半導体記憶装置内部にある昇圧回路の能力（電流容量の制限）から、Ｐ／Ｗのテストの際、欠陥メモリセルと冗長メモリセルとの置換を行うため、アドレス切替のために切断する必要があるアンチヒューズ（プログラム素子）の数が、昇圧回路の電流容量を上回る場合、切断が必要なアンチヒューズを一度に溶解できない。
このため、本実施形態においては、昇圧回路及び降圧回路を設けることなく、Ｐ／Ｗの欠陥メモリ素子と冗長メモリ素子との置換を行う際、外部からブロウに用いる電源電圧を印加し、切断が必要な複数のアンチヒューズを一度にブロウする構成としている。また、このアンチヒューズとしては、ＤＲＡＭメモリセルの容量絶縁膜と同じ構成を用いても良い。
【００１４】
図１において、ＤＲＡＭは、メモリセルアレイ２０１、カラムデコーダ２０２、カラムアドレスラッチ回路２０３、ロウデコーダ２０６、ロウアドレスラッチ回路２０７、切替回路２０５、コマンドデコーダ２０８、スイッチ制御回路２０９、冗長エリア２１０Ａ、冗長エリア２１０Ｂ、スイッチ回路２１１を備えている。
ここで、冗長エリア２１０Ａ及び２１０Ｂは、メモリセルアレイ２０１に含まれる不良ビットを救済して歩留まりを向上させるため、予備のメモリアレイとして設けられている。
冗長メモリ素子は、複数行（ロウライン）または複数列（カラムライン）により配置された冗長メモリ素子から構成されている。
また、リダンダンシ制御回路２０４は、メモリセルアレイ２０１と、冗長エリア２１０Ａまたは２１０Ｂの冗長メモリ素子とを置換する。また、欠陥メモリ素子のアドレスである欠陥アドレスを、リダンダンシ制御回路２０４に設定する際、リダンダンシ制御回路２０４内部のアンチヒューズをブロウするために必要な電圧が、スイッチ回路２１１を介して、パッド１００からリダンダンシ制御回路２０４に供給される。
【００１５】
メモリセルアレイ２０１のメモリ素子へのリード／ライト動作を含む通常動作については自明であり、説明を省略し、リダンダンシ制御回路におけるアンチヒューズのブロウに関する事項のみを以下説明する。
コマンドデコーダ２０８は、外部から入力される複数の信号線によって表されるコマンドを解釈して動作を決定し、ロウアドレス選択制御信号ＲＡＳ、カラムアドレス選択制御信号ＣＡＳ、初期化信号ＰＲＥ、リダンダンシイネーブル信号ＥＮを含む、欠陥メモリ素子と冗長メモリ素子との置換処理に必要な内部信号を生成する。欠陥アドレスをリダンダンシ制御回路２０４に設定する場合に使用されるトリガ信号は、外部端子を有効に利用するため、通常動作時にクロック信号を入力する端子から供給され、タイミング信号ＣＬＫとして各部へ供給される。なお、符号ＣＬＫは、リダンダンシ制御回路２０４におけるアンチヒューズを順番に絶縁破壊するために外部のテスト装置等から供給されるタイミング信号である。また、タイミング信号ＣＬＫとしては、内部で発生、生成された信号でもよい。
【００１６】
ロウアドレスラッチ回路２０７は、ロウアドレスが有効であることを示すロウアドレス選択制御信号ＲＡＳによって、外部から入力されるアドレス信号ＡＤＲをロウアドレスとして保持する。保持されたロウアドレスは、ロウアドレス信号ＸＡＤとして、リダンダンシ制御回路２０４とロウデコーダ２０６に供給される。
カラムアドレスラッチ回路２０３は、カラムアドレスが有効であることを示すカラムアドレス選択制御信号ＣＡＳによって、外部から入力されるアドレス信号ＡＤＲをロウアドレスとして保持する。保持されたカラムアドレスは、カラムアドレス信号ＹＡＤとして、リダンダンシ制御回路２０４とカラムデコーダ２０２に供給される。
【００１７】
リダンダンシ制御回路２０４は、アンチヒューズの破壊シーケンスにおいて、内部に設定されるロウアドレス信号ＸＡＤ、またはカラムアドレス信号ＹＡＤを欠陥アドレスとして、内部に設けられたアンチヒューズをブロウし、欠陥メモリ素子と冗長メモリ素子とのアドレス置換を行う機能を有している。
本実施形態においては、リダンダンシ制御回路２０４は、冗長エリア２１０Ａの冗長メモリ素子を、メモリセルアレイ２０１の欠陥メモリ素子と置換させるためのアンチヒューズ領域と、冗長エリア２１０Ｂの冗長メモリ素子と、メモリセルアレイ２０１の欠陥メモリ素子と置換させるためのアンチヒューズ領域とを有している。
【００１８】
また、リダンダンシ制御回路２０４は、アンチヒューズの示すアドレスをイニシャライズするシーケンスを有し、プログラムされた不良ビットの位置を示す欠陥アドレスを内部のラッチ回路に設定し、置換された冗長メモリ素子がアクセスされる際のアドレスの初期化を行う。
すなわち、リダンダンシ制御回路２０４は、通常のアクセス動作であるリダンダンシ選択シーケンスにおいて、ロウアドレスラッチ回路２０７から入力されるアドレス信号ＸＡＤ、またはカラムアドレスラッチ回路２０３から入力されるアドレス信号ＹＡＤと、メモリセルをアクセスすることを示すリダンダンシイネーブル信号ＥＮが与えられると、冗長エリア２１０Ａまたは２１０Ｂを選択するか否かを示すリダンダンシ選択信号ＲＥを生成し、ロウデコーダ２０６、あるいはカラムデコーダ２０２に与える。
【００１９】
ロウデコーダ２０６は、ロウアドレスラッチ回路２０７から与えられるアドレス信号ＸＡＤと、リダンダンシ制御回路２０４から与えられるリダンダンシ選択信号ＲＥに基づいて、メモリセルアレイ２０１と、冗長エリア２１０Ａ、２１０Ｂのいずれかのメモリエリアにおけるメモリ素子のロウラインを選択する。
カラムデコーダ２０２は、カラムアドレスラッチ回路２０３から与えられるアドレス信号ＹＡＤと、リダンダンシ制御回路２０４から与えられるリダンダンシ選択信号ＲＥに基づいて、メモリセルアレイ２０１と、冗長エリア２１０Ａ、２１０Ｂのいずれかのメモリエリアにおけるメモリ素子のカラムラインを選択する。
ここで、冗長エリア２１０Ａはウェハ状態の際に欠陥メモリ素子と置換させる冗長メモリ素子が配置されたメモリ領域である。一方、冗長エリア２１０Ｂは半導体素子をチップ内に封止した後に欠陥メモリ素子と置換させる冗長メモリ素子が配置されたメモリ領域である。
【００２０】
また、コマンドデコーダ２０８は、外部から入力されるコマンドデータにより、ウェハ状態のメモリ素子の置換処理と、チップ封止後のメモリ素子の置換処理とのいずれであるかを示す制御信号ＳＬを生成し、生成した制御信号ＳＬを切替回路２０５へ出力する。
切替回路２０５は、コマンドデコーダ２０８から供給される制御信号ＳＬがウェハ状態の置換処理を示す場合、メモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ａの冗長メモリ素子と置換するアンチヒューズを選択する選択信号をリダンダンシ制御回路２０４へ出力する。一方、切替回路２０５は、コマンドデコーダ２０８から供給される制御信号ＳＬが封止後の置換処理を示す場合、メモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ｂの冗長メモリ素子と置換するアンチヒューズを選択する選択信号をリダンダンシ制御回路２０４へ出力する。
【００２１】
スイッチ回路２１１は、リダンダンシ制御回路２０４と、パッド１００とを接続するか、あるいはリダンダンシ制御回路２０４とは異なる他の回路と、パッド１００とを接続するかの切替を行う。ここで、他の回路とは、半導体装置のテストを行うテスト回路などを示している。
また、コマンドデコーダ２０８は、外部から入力されるコマンドデータにより、パッド１００を、リダンダンシ制御回路２０４、または他の回路のいずれと接続するかを示す制御信号ＳＥＬを生成し、生成した制御信号ＳＥＬをスイッチ制御回路２０９へ出力する。
スイッチ制御回路２０９は、コマンドデコーダ２０８から制御信号ＳＥＬが供給され、制御信号ＳＥＬがパッド１００とリダンダンシ制御回路２０４とを接続させ、パッド１００と他の回路とを非接続とすることを示す場合、パッド１００とリダンダンシ制御回路２０４とを接続させ、パッド１００と他の回路とを非接続とさせる制御信号をスイッチ回路２１１へ出力する。
一方、スイッチ制御回路２０９は、コマンドデコーダ２０８から制御信号ＳＥＬが供給され、制御信号ＳＥＬがパッド１００と他の回路とを接続させ、パッド１００とリダンダンシ制御回路２０４とを非接続とすることを示す場合、パッド１００と他の回路とを接続させ、パッド１００とリダンダンシ制御回路２０４とを非接続とさせ制御信号をスイッチ回路２１１へ出力する。
【００２２】
本実施形態の場合、パッド１００は、電源用パッドであり、リダンダンシ制御回路２０４と他の回路とで共用され、スイッチ回路２１１により接続先が、リダンダンシ制御回路２０４または他の回路のいずれかに対し、必要に応じて切り換えられる。
ここで、パッド１００は、本実施形態においては、例えば、ユーザが使用しないテスト用端子としてのＮＣ（NO CONNECTION）ピンにアサインされている。この構成を用いることにより、パッド１００から他の回路に対して電源ＶＰＰ（あるいはＶＢＢ）を供給しない場合、パッド１００からリダンダンシ制御回路２０４に対してアンチヒューズをブロウするための電源ＶＰＰＳＶ（あるいは電源ＶＢＢＳＶ）を供給することができる。
本実施形態において用いられる電源電圧として、例えば、電源ＶＰＰの電圧値は２．６Ｖ、電源ＶＢＢの電圧値は−０．３Ｖ、電源ＶＰＰＳＶの電圧値は６Ｖ、電源ＶＢＢＳＶの電圧値は−２．０Ｖである。
【００２３】
従来の場合、電源ＶＰＰＳＶを内部で昇圧して生成すると、複数のアンチヒューズを同時に溶断する電流容量がないため、アンチヒューズを溶断するために用いる電源ＶＰＰＳＶを供給するためのパッドを増加させる必要がある。
しかしながら、本実施形態においては、パッドを他の回路と共有させることが容易にできる。このため、欠陥メモリ素子と冗長メモリ素子との置換を行うアドレス変換において、レーザでブロウにより切断するヒューズから、電気的に溶断するアンチヒューズに変更しても、アンチヒューズのブロウを行うことができる。すなわち、パッド１００とリダンダンシ制御回路２０４とが接続されるように、スイッチ回路２１１内のスイッチ素子により接続を切り換えることにより、十分な電流容量を有する電源ＶＰＰＳＶがパッドから供給することができ、従来のようにパッドを増加させる必要がなくなる。
【００２４】
次に、図２及び図３を用いて、スイッチ回路２１１の説明を行う。本実施形態においては、アンチヒューズをブロウするための電源電圧として、電源ＶＰＰＳＶと電源ＶＢＢＳＶとの双方を用いるため、スイッチ回路２１１は図２及び図３の双方の構成を有している。
また、以下の説明において、パッド１００のうち、電源ＶＰＰのパッドを１００Ａとし、電源ＶＢＢのパッドを１００Ｂとして説明する。
図２（ａ）はスイッチ回路において、他の回路に電源電圧を供給する電源ＶＰＰ用の電源用パッド１００Ａを、リダンダンシ制御回路２０４に電源ＶＰＰＳＶを供給するパッドとして共有化させる構成例を示す図である。また、図２（ｂ）はパッド１００Ａを他の回路に接続する際と、パッド１００Ａをリダンダンシ制御回路２０４に接続する際との、トランジスタＴｒ（Ａ）及びＴｒ（Ｂ）（後述）のオン／オフ状態と、パッド１００Ａに印加される電源電圧を示すテーブルである。
図３（ａ）はスイッチ回路において、他のに電源電圧を供給する電源ＶＢＢ用の電源用パッド１００Ｂを、リダンダンシ制御回路２０４に電源ＶＢＢＳＶを供給するパッドとして共有化させる構成例を示す図である。図３（ｂ）はパッド１００Ｂを他の回路に接続する際と、パッド１００Ｂをリダンダンシ制御回路２０４に接続する際との、トランジスタＴｒ（Ｃ）及びＴｒ（Ｄ）（後述）のオン／オフ状態と、パッド１００Ｂに印加される電源電圧を示すテーブルである。
【００２５】
まず、図２により、リダンダンシ制御回路２０４または他の回路のいずれかの正電圧の電源端子と電源用パッド１００Ａとを接続する正電圧の切替回路の構成を説明する。
正電圧の切替回路は、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであるトランジスタ３００と、ｐチャネル型ＭＯＳトランジスタであるトランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）と、レベルシフタ３０１、３０２とを有している。
また、制御信号Ｓ１及び制御信号Ｓ２は、スイッチ制御回路２０９から供給される制御信号である。パッド１００Ａを他の回路の正電圧の電源端子と接続する場合、制御信号Ｓ１は「Ｌ」レベル（接地電位）の信号であり、制御信号Ｓ２は「Ｈ」レベル（半導体装置の電源電圧ＶＤＤ）である。一方、パッド１００Ａをリダンダンシ制御回路２０４の正電圧の電源端子と接続する場合、制御信号Ｓ１は「Ｈ」レベルの信号であり、制御信号Ｓ２は「Ｌ」レベルである。
【００２６】
レベルシフタ３０１は、入力端子に制御信号Ｓ１が供給され、電源端子がパッド１００Ａに接続され、接地端子が電源ＶＳＳの配線に接続され、出力端子がトランジスタＴｒ（Ａ）のゲートに接続されている。
トランジスタＴｒ（Ａ）は、ソースがパッド１００Ａと接続され、ドレインが他の回路の電源端子に接続されている。
レベルシフタ３０２は、入力端子に制御信号Ｓ２が供給され、電源端子がパッド１００Ａに接続され、接地端子が電源ＶＳＳの配線に接続され、出力端子がトランジスタＴｒ（Ｂ）のゲートに接続されている。
トランジスタＴｒ（Ｂ）は、ソースがパッド１００Ａと接続され、ドレインがリダンダンシ制御回路２０４のアンチヒューズをブロウするために用いる電源端子（正電圧の電源端子）に接続されている。
トランジスタ３００は、ドレインが半導体装置の電源電圧ＶＤＤの配線に接続され、ゲートが自身のドレインに接続され、ソースがパッド１００Ａに接続され、ボディが電源ＶＳＳの配線に接続されている。すなわち、トランジスタ３００はダイオード接続され、アノードが半導体装置の電源電圧ＶＤＤの配線に接続され、カソードがパッド１００Ａに接続され、パッド１００ＡがＮＣ状態となった場合に、所定の電位に保持する。
【００２７】
上述した構成により、パッド１００Ａから他の回路の正電圧の電源端子に電源ＶＰＰを供給する場合、パッド１００Ａに電源ＶＰＰが印加されるとともに、パッド１００Ａと他の回路との正電圧の電源端子を接続することを示すコマンドデータが外部からコマンドデコーダ２０８に供給される。
これにより、他の回路の正電圧の電源端子に電源ＶＰＰを供給することを示す制御信号ＳＥＬがコマンドデコーダ２０８から、スイッチ制御回路２０９に対して供給される。
そして、スイッチ制御回路２０９は、制御信号Ｓ１を「Ｌ」レベルとし、制御信号Ｓ２を「Ｈ」レベルとしてスイッチ回路２１１に対して出力する。
【００２８】
レベルシフタ３０１は、制御信号Ｓ１が「Ｌ」レベルで入力されると、出力端子から「Ｌ」レベルの信号を出力する。
トランジスタＴｒ（Ａ）は、ゲートに「Ｌ」レベルの信号が供給されるため、オン状態となり、ソースを介して他の回路の正電圧の電源端子に電源ＶＰＰを供給する。
一方、レベルシフタ３０２は、、制御信号Ｓ２が「Ｈ」レベルで入力されると、出力端子からパッド１００Ａに印加されている電源ＶＰＰを出力する。
トランジスタＴｒ（Ｂ）は、ゲートに電源ＶＰＰが供給されるため、オフ状態となり、パッド１００Ａとリダンダンシ制御回路２０４の正電圧の電源端子とを切り離す。
すなわち、パッド１００Ａに印加される電源と、トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）との状態は図２（ｂ）テーブルにおける通常時の状態となる。
【００２９】
一方、パッド１００Ａからリダンダンシ制御回路２０４の正電圧の電源端子に電源ＶＰＰＳＶを供給する場合、パッド１００Ａに電源ＶＰＰＳＶが印加されるとともに、パッド１００Ａとリダンダンシ制御回路２０４の正電圧の電源端子とを接続することを示すコマンドデータが外部からコマンドデコーダ２０８に供給される。
これにより、リダンダンシ制御回路２０４の正電圧の電源端子に電源ＶＰＰＳＶを供給することを示す制御信号ＳＥＬがコマンドデコーダ２０８から、スイッチ制御回路２０９に対して供給される。
そして、スイッチ制御回路２０９は、制御信号Ｓ１を「Ｈ」レベルとし、制御信号Ｓ２を「Ｌ」レベルとしてスイッチ回路２１１に対して出力する。
【００３０】
レベルシフタ３０１は、制御信号Ｓ１が「Ｈ」レベルで入力されると、出力端子からパッド１００Ａに印加されている電源ＶＰＰＳＶを出力する。
トランジスタＴｒ（Ａ）は、ゲートに電源ＶＰＰＳＶが供給されるため、オフ状態となり、パッド１００Ａと他の回路の正電圧の電源端子とを切り離す。
一方、レベルシフタ３０２は、、制御信号Ｓ２が「Ｌ」レベルで入力されると、出力端子から「Ｌ」レベルの信号を出力する。
トランジスタＴｒ（Ｂ）は、ゲートに「Ｌ」レベルの信号が供給されるため、オン状態となり、ソースを介してリダンダンシ制御回路２０４の正電圧の電源端子に電源ＶＰＰＳＶを供給する。
すなわち、パッド１００Ａに印加される電源と、トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）との状態は図２（ｂ）テーブルにおけるＡＦ store（アンチヒューズのブロウ処理）時の状態となる。
【００３１】
次に、図３により、リダンダンシ制御回路２０４または他の回路の負電圧の電源端子のいずれかと電源用パッド１００Ｂとを接続する負電圧の切替回路の構成を説明する。
負電圧の切替回路は、ｐチャネル型ＭＯＳトランジスタであるトランジスタ３０６と、ｎチャネル型ＭＯＳトランジスタであるトランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ）と、レベルシフタ３０３、３０４とを有している。
また、制御信号Ｓ３及び制御信号Ｓ４は、スイッチ制御回路２０９から供給される制御信号である。パッド１００Ｂを他の回路と接続する場合、制御信号Ｓ３は「Ｈ」レベルの信号であり、制御信号Ｓ４は「Ｌ」レベルである。一方、パッド１００Ｂをリダンダンシ制御回路２０４と接続する場合、制御信号Ｓ３は「Ｌ」レベルの信号であり、制御信号Ｓ４は「Ｈ」レベルである。
【００３２】
レベルシフタ３０３は、入力端子に制御信号Ｓ３が供給され、電源端子が半導体装置の電源電圧ＶＤＤの配線に接続され、接地端子がパッド１００Ｂに接続され、出力端子がトランジスタＴｒ（Ｃ）のゲートに接続されている。
トランジスタＴｒ（Ｃ）は、ドレインが他の回路の接地端子に接続され、ソースがパッド１００Ｂと接続されている。
レベルシフタ３０４は、入力端子に制御信号Ｓ４が供給され、電源端子が半導体装置の電源電圧ＶＤＤの配線に接続され、接地端子がパッド１００Ｂに接続され、出力端子がトランジスタＴｒ（Ｄ）のゲートに接続されている。
トランジスタＴｒ（Ｄ）は、ドレインがリダンダンシ制御回路２０４のアンチヒューズをブロウするために用いる電源端子（負電圧の電源端子）に接続され、ソースがパッド１００Ｂと接続されている。
トランジスタ３０６は、ソースがパッド１００Ｂに接続され、ドレインが半導体装置の接地電位ＶＳＳの配線に接続され、ゲートが自身のドレインに接続され、ボディが電源電圧ＶＤＤの配線に接続されている。すなわち、トランジスタ３０６はダイオード接続され、アノードがパッド１００Ｂに接続され、カソードが半導体装置の接地電位ＶＳＳの配線に接続され、パッド１００ＢがＮＣ状態となった場合に、所定の電位に保持する。
【００３３】
上述した構成により、パッド１００Ｂから他の回路に電源ＶＢＢを供給する場合、パッド１００Ｂに電源ＶＢＢが印加されるとともに、パッド１００Ｂと他の回路とを接続することを示すコマンドデータが外部からコマンドデコーダ２０８に供給される。
これにより、他の回路に電源ＶＢＢを供給することを示す制御信号ＳＥＬがコマンドデコーダ２０８から、スイッチ制御回路２０９に対して供給される。
そして、スイッチ制御回路２０９は、制御信号Ｓ３を「Ｈ」レベルとし、制御信号Ｓ４を「Ｌ」レベルとしてスイッチ回路２１１に対して出力する。
【００３４】
レベルシフタ３０３は、制御信号Ｓ３が「Ｈ」レベルで入力されると、出力端子から「Ｈ」レベルの信号を出力する。
トランジスタＴｒ（Ｃ）は、ゲートに「Ｈ」レベルの信号が供給されるため、オン状態となり、ソースを介して他の回路の負電圧の電源端子に電源ＶＢＢを供給する。
一方、レベルシフタ３０４は、、制御信号Ｓ４が「Ｌ」レベルで入力されると、出力端子からパッド１００Ｂに印加されている電源ＶＢＢを出力する。
トランジスタＴｒ（Ｄ）は、ゲートに電源ＶＢＢが供給されるため、オフ状態となり、パッド１００Ｂとリダンダンシ制御回路２０４との負電圧の電源端子を切り離す。
すなわち、パッド１００Ｂに印加される電源と、トランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ）との状態は図３（ｂ）テーブルにおける通常時の状態となる。
【００３５】
一方、パッド１００Ｂからリダンダンシ制御回路２０４の負電圧の電源端子に電源ＶＢＢＳＶを供給する場合、パッド１００Ｂに電源ＶＢＢＳＶが印加されるとともに、パッド１００Ｂとリダンダンシ制御回路２０４の負電圧の電源端子とを接続することを示すコマンドデータが外部からコマンドデコーダ２０８に供給される。
これにより、リダンダンシ制御回路２０４の負電圧の端子に電源ＶＢＢＳＶを供給することを示す制御信号ＳＥＬがコマンドデコーダ２０８から、スイッチ制御回路２０９に対して供給される。
そして、スイッチ制御回路２０９は、制御信号Ｓ３を「Ｌ」レベルとし、制御信号Ｓ４を「Ｈ」レベルとしてスイッチ回路２１１に対して出力する。
【００３６】
レベルシフタ３０３は、制御信号Ｓ３が「Ｌ」レベルで入力されると、出力端子からパッド１００Ｂに印加されている電源ＶＢＢＳＶを出力する。
トランジスタＴｒ（Ｃ）は、ゲートに電源ＶＢＢＳＶが供給されるため、オフ状態となり、パッド１００Ａと他の回路の負電圧の電源端子とを切り離す。
一方、レベルシフタ３０４は、制御信号Ｓ４が「Ｈ」レベルで入力されると、出力端子から「Ｈ」レベルの信号を出力する。
トランジスタＴｒ（Ｄ）は、ゲートに「Ｈ」レベルの信号が供給されるため、オン状態となり、ドレインを介してリダンダンシ制御回路２０４の負電圧の電源端子に電源ＶＢＢＳＶを供給する。
すなわち、パッド１００Ｂに印加される電源と、トランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ）との状態は図３（ｂ）テーブルにおけるＡＦ store時の状態となる。
【００３７】
上述したように、本実施形態によれば、他の回路に供給する電源と、アンチヒューズのブロウを行う電源とのように、いずれか一つを使用しているときには他を使用しない複数の回路において、各々異なる電圧値の電源電圧を、共通のパッドを用いて行うことにより、それぞれの回路に専用のパッドを設ける場合に比較してチップサイズを低減することができる。また、外部からアンチヒューズのブロウ用の電圧が供給されるため、チップ内部にブロウ用の電圧を生成する昇圧回路を設ける必要がないため、チップサイズを低減することができる。
これにより、本実施形態によれば、例えば、ＮＣピンのパッドを、各々異なる電源電圧の供給が必要な複数のテスト回路において、共用することが容易にできる。
この結果、限られたテスターのピンを有効に使用することができ、ウェハ状態でのＰ／Ｗにおける一度にテストが行える半導体装置の数を増加させることができ、テスト工程の効率を向上させることができる。
【００３８】
次に、ウェハ状態において、メモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ａの冗長メモリ素子に置換する処理について、図４を用いて説明する。図４は、ウェハ状態において、メモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ａの冗長メモリ素子に置換する処理の流れを示すフローチャートである。
テスターは、複数の半導体装置のメモリセルアレイ２０１における各メモリ素子のテストを同時に行い、検出された欠陥メモリ素子のアドレスを救済データとして、テスト対象の半導体装置（ＤＵＴ）毎に、各ＤＵＴの識別情報とともに欠陥メモリ素子のアドレス（救済を行う必要のあるアドレス）を、内部の記憶部に書き込み、記憶させる（ステップＳ１）。ここで、テスターは、自身のプローブのテストピンの数と半導体装置のピンの数とで決まる、一括して行える半導体装置の数で、複数の半導体装置のメモリ素子に対する書き込み、読み出しを行い、欠陥メモリセルとそのアドレスとの検出処理を行う。
【００３９】
次に、テスターは、置換処理を行っていないアドレスが内部の記憶部に残っているか否かの判定を行い（ステップＳ２）、残っていない場合、処理を終了し、残っている場合、処理をステップＳ３へ進める。
【００４０】
そして、テスターは、ＤＵＴ毎に、ＤＵＴの識別情報により、置換するアドレスと、このアドレスの置換に用いる冗長エリア２１０Ａのいずれかのロウラインまたはカラムラインを選択するヒューズセットの番号を記憶部から読み込む（ステップＳ３）。ここで、テスターは、上記記憶部に記憶されているヒューズセットの番号を、欠陥メモリセルと冗長メモリセルとの置換処理が新たなＤＵＴに対して開始される際に初期化され（例えば「１」とされ）、読み出す毎にインクリメントして、記憶部のヒューズセットの番号をインクリメントした数値に書き直す。
【００４１】
次に、テスターは、各ＤＵＴに対し、置換するアドレスをロウアドレスラッチ回路２０７またはカラムアドレスラッチ回路２０３に書き込み、ヒューズセットの番号をリダンダンシ制御回路２０４のラッチ（書き込みアドレス保持用記憶部）に書き込んで、アンチヒューズをブロウするセットデータをＤＵＴ内に設定する（ステップＳ４）。このとき、テスターは、ＤＵＴ毎に、記憶部に記憶されている救済する必要のあるアドレスから、ＤＵＴに書き込んだアドレスを削除する。
【００４２】
ブロウするセットデータを生成し、各ＤＵＴに対してこのテストデータを書き込んで設定した後、テスターは、各ＤＵＴに対し、パッド１００Ａ及び１００Ｂの各々を、リダンダンシ制御回路２０４の正電圧、及び負電圧の電源端子に接続させるコマンドを出力するとともに、パッド１００Ａに対して電源ＶＰＰＳＶ、パッド１００Ｂに対して電源ＶＢＢＳＶを供給する。
コマンドが入力されると、各ＤＵＴにおいて、コマンドデコーダ２０８は、テスターからのコマンドに基づいて、スイッチ制御回路２０９に対し、パッド１００Ａ及びパッド１００Ｂをリダンダンシ制御回路２０４の入力に接続させることを示す制御信号ＳＥＬを出力する。
【００４３】
そして、スイッチ制御回路２０９は、パッド１００Ａ及びパッド１００Ｂの各々を、リダンダンシ制御回路２０４の正電圧、及び負電圧の電源端子に接続させることを示す制御信号ＳＥＬが入力されると、制御信号Ｓ１を「Ｈ」レベル、制御信号Ｓ２を「Ｌ」レベル、制御信号Ｓ３を「Ｌ」レベル、制御信号Ｓ４を「Ｈ」レベルにて出力する。
スイッチ回路２１１において、トランジスタＴｒ（Ｂ）、Ｔｒ（Ｄ）がオン状態となり、パッド１００Ａ及び１００Ｂがリダンダンシ制御回路２０４の入力に接続され、一方、トランジスタＴｒ（Ａ）、Ｔｒ（Ｃ）がオフ状態となり、パッド１００Ａ及び１００Ｂが他の回路から切り離される。
また、テスターはパッド１００Ａに対してピンを介して電源ＶＰＰＳＶを印加し、パッド１００Ｂに対してピンを介して電源ＶＢＢＳＶを印加する。
【００４４】
次に、テスターは、各ＤＵＴに対して、ブロウを実行させるためのコマンドを出力する。このブロウを実行させるコマンドは、カラムアドレス、ロウアドレスを別々に行う。
コマンドが入力されると、各ＤＵＴにおいて、コマンドデコーダ２０８は、テスターからのコマンドに基づいて、リダンダンシ制御回路２０４に対し、ラッチに記憶されている番号のヒューズセットのアンチヒューズを切断する切断制御信号を出力する。
これにより、リダンダンシ制御回路２０４は、ロウアドレスラッチ回路２０７、あるいはカラムアドレスラッチ回路２０３に設定されたアドレスに対応した、ヒューズセットのアンチヒューズに対して電流を流し、アンチヒューズのブロウを行う（ステップＳ５）。ここで、テスターは、ロウアドレスの置換において、同一のヒューズセットに対し、確実に絶縁膜を溶解させるため、アンチヒューズのブロウを１４回連続して行い、一方、カラムアドレスの置換において、同一のヒューズセットに対し、確実に絶縁膜を溶解させるため、アンチヒューズのブロウを９回連続して行わせる。そのため、テスターは、欠陥メモリ素子を冗長メモリ素子に置換するロウアドレス、カラムアドレスに対応したヒューズセットのアンチヒューズそれぞれのブロウ回数のコマンドを出力し、処理をステップＳ２へ進める。
【００４５】
次に、半導体装置のチップが封止された状態において、書き込み読み出しのテストにより検出されたメモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ｂの冗長メモリ素子に置換する処理について、図５を用いて説明する。図５は、チップが封止された後に、メモリセルアレイ２０１の欠陥メモリ素子を、冗長エリア２１０Ｂの冗長メモリ素子に置換する処理の流れを示すフローチャートである。
テスターは、ＤＵＴのメモリセルアレイ２０１における各メモリ素子のテストを行い、検出された欠陥メモリ素子のアドレスを救済データとして、欠陥メモリ素子のアドレスを、内部の記憶部に書き込み、記憶させる（ステップＳ１１）。
【００４６】
次に、テスターは、置換処理を行っていないアドレスが内部の記憶部に残っているか否かの判定を行い（ステップＳ１２）、残っていない場合、処理を終了し、残っている場合、処理をステップＳ３へ進める。
【００４７】
そして、テスターは、置換するアドレスと、このアドレスの置換に用いる冗長エリア２１０Ａのいずれかのロウラインまたはカラムラインを選択するヒューズセットの番号を記憶部から読み込む（ステップＳ１３）。ここで、テスターは、上記記憶部に記憶されているヒューズセットの番号を、欠陥メモリセルと冗長メモリセルとの置換処理が新たなＤＵＴに対して開始される際に初期化され、読み出す毎にインクリメントして、記憶部のヒューズセットの番号をインクリメントした数値に書き直す。
以降の、ステップＳ１４及びＳ１５の各々は、それぞれ図４のステップＳ４、Ｓ１５と同様のため、説明を省略する。ただし、ステップＳ１５の終了後に、処理はステップＳ１２に戻る。
【００４８】
上述したように、本実施形態においては、一つのパッド（１００Ａまたは１００Ｂ）に対して接続される各々異なる電源電圧が供給される複数の回路（リダンダンシ制御回路２０４、他の回路）と、パッドと回路の各々との間に介挿されたスイッチ素子（トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）またはトランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ））からなるスイッチ回路（２１１）と、スイッチ素子を制御し、パッドをいずれかの回路と電気的に接続させるスイッチ制御回路と（２０９）とを有している。
【００４９】
この構成により、本実施形態は、半導体装置内の複数の回路の各々、例えば、同時に動作させることのないリダンダンシ制御回路２０４及び他の回路（本実施形態に関してはテスト用に設けられた回路）のいずれかに、それぞれの回路で用いる異なった電圧を、一つのパッド１００から任意に与えることができる。
したがって、本実施形態は、複数の回路の各々に対して、それぞれの回路に一つのパッドを電源電圧を与えるために設ける必要が無く、半導体装置のパッド数を削減することが可能となり、チップサイズを削減することができ、さらにテスターの限られた数のテスト用ピン（プローブピン）にて同時にテストすることができるチップ数を増加させ、テストの効率を向上させることができる。
【００５０】
また、本実施形態は、ＤＲＡＭ等の半導体記憶装置におけるアンチヒューズをブロウする際に用いる電源電圧を外部から供給するため、内部に昇圧回路や降圧回路を設ける必要がなくなり、チップ面積を低減することができる。
【００５１】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、本実施形態においては、複数の回路にて共用するパッドを電源用のパッドとし、複数の異なる電源電圧の各々を、このパッドからスイッチ素子としてのトランジスタにより切り換えて、各回路に供給する形態として説明したが、電源用のパッドに限らず、アドレスやデータなどの信号をそれぞれ必要とする回路に供給する信号用のパッドに適用しても良い。
【符号の説明】
【００５２】
１００，１００Ａ，１００Ｂ…パッド
２０１…メモリセルアレイ
２０２…カラムデコーダ
２０３…カラムアドレスラッチ回路
２０４…リダンダンシ制御回路
２０５…切替回路
２０６…ロウデコーダ
２０７…ロウアドレスラッチ回路
２０８…コマンドデコーダ
２０９…スイッチ制御回路
２１０Ａ，２１０Ｂ…冗長エリア
２１１…スイッチ回路
【図１】
2011258271.tif 000003
【図２】
2011258271.tif 000004
【図３】
2011258271.tif 000005
【図４】
2011258271.tif 000006
【図５】
2011258271.tif 000007