(57)【要約】      （修正有）【課題】メモリアレイの動作速度を増大させると共に、メモリアレイの全プログラミング時間を短縮するための、構造および方法を提供する。【解決手段】アクティブにされたワード線を共有するデータビットを異なる時刻において書込むこと（例えば、アクティブにされたワード線に関連付けられたビット線を異なる時刻においてアクティブにすること）によって、複数のデータビットを１つのＮＶＭアレイに書込むための最大書き込み電流の消費量を低減させる。ビットの全書込みウィンドウの一区域のみを使用する各データビットの書込み動作が、インターリービングされるため、各ビットの最大書込み電流は、別のビットの最大書き込み電流から、時間的にずれている。この、データビット書込みウィンドウをインターリービングすることは、システム仕様（例えば最大電流）を越えることなく、大量のデータビットを書込むことを可能にし、全書込み時間を低減する。【選択図】図６
2011165310.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのワード線をアクティブにし、
アクティブにされた上記ワード線に関連付けられた第１のメモリセルに、第１の書き込みバイアス状態を提供することによって、第１のデータビットを書き込み、
アクティブにされた上記ワード線に関連付けられた次のメモリセルに、次の書き込みバイアス状態を提供することによって、次のデータビットを書き込むように構成された、制御回路と、
上記制御回路が、上記第１の書き込みバイアス状態および上記次の書き込みバイアス状態を提供することを、非ゼロの書き込みウィンドウインターリービング時間だけ遅延させ、これによって、結果的に、上記第１のデータビットおよび上記次のデータビットが、アクティブにされた上記ワード線の異なるメモリセルに、異なる時刻において書き込まれるように構成されたシフトレジスタとを備える、書き込み処理能力制御回路。
【請求項２】
上記制御回路の最大書き込み電流は、上記第１の書き込みバイアス状態の最大値および上記次の書き込みバイアス状態の最大値の合計よりも少ない、請求項１に記載の回路。
【請求項３】
第１のクロック信号が、上記第１のデータビットを書き込むために用いられる上記第１の書き込みバイアス状態をアクティブにし、
時間的に上記第１のクロック信号の後に供給される次のクロック信号が、上記次のデータビットを書き込むために用いられる上記次の書き込みバイアス状態をアクティブにする、請求項２に記載の回路。
【請求項４】
上記第１のクロック信号と上記次のクロック信号との間の上記書き込みウィンドウインターリービング時間は、柔軟な書き込みウィンドウインターリービング時間を可能にするために動的に調節可能である、請求項３に記載の回路。
【請求項５】
上記書き込みウィンドウインターリービング時間は、上記次のデータビットを書き込む前に、上記第１の書き込みバイアス状態が、予め設定された所定の非ゼロの閾値よりも下に減少することを可能にする時間的値を含む、請求項１に記載の回路。
【請求項６】
上記書き込みウィンドウインターリービング時間は、全データワードを書き込むための時間にわたって、ほぼ均一な全書き込み電流を供給するように選択される、請求項１に記載の回路。
【請求項７】
上記制御回路は、複数のＩ／Ｏを備えており、上記複数のＩ／Ｏは、それぞれ、上記シフトレジスタの１つのフリップフロップに結合された、マルチプレクサおよびデータ−イン・ラッチを有している、請求項１に記載の回路。
【請求項８】
上記シフトレジスタが、書き込まれるデータビットの値に応じて、上記シフトレジスタの１つまたは複数のフリップフロップを、上記制御回路の複数のＩ／Ｏのいずれか１つによってバイパスすることが可能であるように構成された回路をさらに備える、請求項７に記載の回路。
【請求項９】
上記回路はバイパスマルチプレクサを備える、請求項８に記載の回路。
【請求項１０】
上記シフトレジスタの出力は、上記制御回路にフィードバックされ、これによって、上記制御回路は、いつデータワードの書き込みが完了するかを判定することが可能である、請求項８に記載の回路。
【請求項１１】
メモリアレイの動作速度を改善する方法であって、
上記メモリアレイの少なくとも１つのワード線をアクティブにする工程と、
アクティブにされた上記ワード線に関連付けられた第１のメモリセルに第１のデータビットを書き込むために、第１の時刻において、第１のビット線をアクティブにする工程と、
アクティブにされた上記ワード線に関連付けられた次のメモリセルに次のデータビットを書き込むために、次の時刻において、次のビット線をアクティブにする工程とを含み、
上記第１の時刻と上記次の時刻とは、異なっており、このため結果的に、上記第１のデータビットの最大書き込み電流は、上記次のデータビットの最大書き込み電流から、時間的にずれている、方法。
【請求項１２】
上記第１のビット線をアクティブにする上記工程は、第１の書き込みバイアス状態を印加することを含み、
上記次のビット線をアクティブにする上記工程は、次の書き込みバイアス状態を印加することを含み、
上記第１の書き込みバイアス状態の最大値と、上記次の書き込みバイアス状態の最大値とは、時間的に一致していない、請求項１１に記載の方法。
【請求項１３】
書き込みウィンドウインターリービング時間を決定する工程をさらに含み、上記第１の時刻および上記次の時刻は、上記書き込みウィンドウインターリービング時間によって分離されている、請求項１１に記載の方法。
【請求項１４】
上記書き込みウィンドウインターリービング時間は、長期にわたって、動的に調節され得る、請求項１３に記載の方法。
【請求項１５】
上記書き込みウィンドウインターリービング時間は、全データワードを書き込むための時間にわたって、ほぼ均一な全書き込み電流を供給するように選択される、請求項１３に記載の方法。
【請求項１６】
上記書き込みウィンドウインターリービング時間は、上記次のデータビットを書き込む前に、第１の書き込みバイアス状態が、予め設定された所定の非ゼロの閾値よりも下に減少することを可能にする時間的値を含む、請求項１３に記載の方法。
【請求項１７】
上記第１のビット線および上記次のビット線は、動的に調節可能な周波数を有するクロック信号を用いてアクティブにされる、請求項１１に記載の方法。
【請求項１８】
上記第１のデータビットおよび上記次のデータビットは、高いデータ状態を含み、結果として、低いデータ状態を書き込むことをバイパスする方法である、請求項１１に記載の方法。
【請求項１９】
メモリアレイの動作速度を改善する方法であって、
第１のクロック信号において、第１のデータビットを第１のメモリセルに書き込む工程と、
書き込みウィンドウインターリービング時間を決定する工程と、
上記第１のクロック信号から、上記書き込みウィンドウインターリービング時間だけ時間的にずれた次のクロック信号において、次のデータビットを次のメモリセルに書き込む工程とを含む、方法。
【請求項２０】
上記書き込みウィンドウインターリービング時間は、長期にわたって、動的に調節され得る、請求項１９に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、概して、メモリに関し、特に、メモリアレイの動作速度を増大させると共にメモリアレイの全プログラミング時間を短縮するための方法および装置に関する。
【０００２】
〔発明の背景〕
メモリには、揮発性メモリおよび不揮発性メモリという２つの基本的な種類が存在する。揮発性メモリ（例えば、ＤＲＡＭ、ＳＲＡＭなど）には、電力の供給が停止されると、メモリ中に記憶された内容が失われるデバイスが含まれる。これとは逆に、不揮発性メモリ（例えば、ｆｌａｓｈ、ＥＥＰＲＯＭ、ＦｅＲＡＭなど）には、電力の供給が停止されても、あらゆる内容が、メモリ中に記憶された状態で維持されるデバイスが含まれる。
【０００３】
典型的には、不揮発性メモリ（ＮＶＭ）セルは、電荷トラッピングデバイス、またはフローティングゲートＭＯＳデバイスを用いて形成される。
【０００４】
電荷トラッピングデバイスでは、ゲートと基礎となる基板との間に、ソースとドレインとを含む不導電性の電荷トラッピング層が、縦方向に配置されている。ゲートおよびソース／ドレインに電位差が印加されると、デバイス内には、電界が生成され、電荷トラッピング層に電荷キャリア（例えば、電子、ホール）を提供する。電界が除去されると、電荷キャリアは、電荷トラッピング層内でトラップされる。ここで、電荷キャリアは、データ状態（例えば「０」または「１」）に対応している。あるいは、電荷トラッピング層は、２つの材料の間において水平方向に配置されていてもよい。
【０００５】
図１は、フローティングゲート金属酸化膜半導体（ＭＯＳ）デバイスを含む典型的な不揮発性メモリ（ＮＶＭ）セルを示す概略的な図である。フローティングゲートＭＯＳデバイスは、ソース／ドレイン１０２と、ドレイン／ソース１０４と、コントロールゲート１１０と、フローティングゲート１０８とを備えるトランジスタを含む。ソース／ドレイン１０２、および、ドレイン／ソース１０４は、半導体ボディの基板１０６の内部に設けられている。コントロールゲート１１０は、ソース１０２およびドレイン１０４の垂直方向の上方に位置している。フローティングゲート１０８は、（ソース１０２およびドレイン１０４を含む）基板１０６と、コントロールゲート１１０との間に配置されており、誘電体材料１１２によって、基板１０６およびコントロールゲート１１０から電気的に遮蔽されている。フローティングゲート１０８と基板１０６との間の誘電体材料１１２は、ゲート酸化物薄層（例えば、二酸化ケイ素薄層）、または、異なる誘電体層（例えば、異なる誘電率を有する誘電体を含む）の積層を含む。
【０００６】
動作中、ＮＶＭセルをプログラミングすること（例えば、ＮＶＭセルにデータを書き込むこと）は、電荷キャリア（例えば、電子、ホール）を、基板（例えば、ソースおよび／またはドレイン）からフローティングゲート１０８に、ゲート酸化物薄層をトンネリングさせて輸送することによって行われ得る（例えば、典型的な電荷キャリアの移動は、１１４として図示されている）。特に、電圧が、デバイスのソース／ドレイン領域１０２に印加されると、対応する電圧が、コントロールゲート１１０にも印加され得る。このような、絶対値がドレインの電位よりも低い電位を、フローティングゲートに提供するバイアス法は、結果として、電界を生じさせる。この電界は、「ホットエレクトロン」または「ホットホール」を、ソース／ドレインからフローティングゲートに、薄いゲート酸化物をトンネリングすることによって注入する。電界が除去されると、電子は、電気的に遮蔽されたフローティングゲート内にトラップされる。ここでは、電子は、記憶されたデータ状態（例えば、「１」または「０」）に対応している。
【０００７】
〔図面の簡単な説明〕
図１は、フローティングゲート金属酸化膜半導体デバイスを備える、典型的な不揮発性メモリセルを示す概略的な図である。
【０００８】
図２は、ＮＶＭアレイをプログラムするために用いられ得るシステムを示すブロック図である。
【０００９】
図３は、典型的な不揮発性ＮＯＲフラッシュメモリアレイを示す図である。
【００１０】
図４は、シングルデータビットをメモリセルに書き込むために、メモリアレイの１つのビット線に供給される典型的な書き込み電流を示す、電流対時間のグラフである。
【００１１】
図５は、マルチデータビットを多数のメモリセルに並行して書き込むために用いられる、典型的な書き込み電流を示す、電流対時間のグラフである。
【００１２】
図６は、メモリアレイに書き込まれる連続データビットのために、書き込みウィンドウをインターリービングする典型的な方法を示す図である。
【００１３】
図７は、本願において提供されるインターリービングされた書き込みウィンドウを有して、マルチデータビットを書き込むために用いられる書き込み電流を示す、電流対時間のグラフである。
【００１４】
図８は、本願において提供される書き込み処理能力制御回路を示すブロック図である。
【００１５】
図９は、本発明の他の一実施形態を示す、電流対時間のグラフであり、本実施形態では、多数のカラムが並行して書き込まれ、別の群のカラムとインターリービングされる。
【００１６】
図１０は、並行して書き込まれ、別の群のカラムとインターリービングされる複数のカラムの全書き込み電流を示す、電流対時間のグラフである。
【００１７】
図１１は、制御回路が、書き込まれるデータに応じて、シフトレジスタフリップフロップを、当該フリップフロップに結合されたＩ／Ｏによってバイパスすることを可能にするように構成された回路を示すブロック図である。
【００１８】
先行技術文献としては、米国特許第５４３０６７４号、米国特許第６７４７８９３号、米国特許第６８０９９６２号、米国特許第７２８０３９２号がある。
【００１９】
〔発明の詳細な説明〕
ここで、本発明を、添付の図面を参照しながら説明する。図面全体を通して、同様の参照番号は、同様の部品を指すために用いられている。図示された構造および装置は、必ずしも、原寸に比して拡大・縮小されているわけではない。
【００２０】
過去１０年にわたって、電子情報を保存するために、不揮発性メモリ（例えば、ｆｌａｓｈ、ＥＥＰＲＯＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭなど）が広く用いられてきた。不揮発性メモリ（ＮＶＭ）は、他の種類のメモリに対して、多数の利点を提供する。最も顕著な利点は、電源をオン状態にしなくても、データを保存可能な点である。この利点のために、不揮発性メモリは、限られた電池寿命を有する携帯式の電子デバイスにとって理想的である。例えば、不揮発性メモリの一種であるフラッシュメモリは、電子データの保存を低電力で提供する多くの携帯式電子デバイス（例えば、携帯電話、カメラなど）において、一般的に用いられている。
【００２１】
図２は、ＮＶＭアレイをプログラムする（例えば、データを書き込む）ために用いられ得るシステムを示す、典型的なブロック図である。システムが、図示されていないさらなる部品を備えていてもよいことは、明らかであろう。図２に示されるように、メモリアレイ２０２は、ロウとカラムとに配置された、フラッシュメモリセル（例えば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ）、ＥＥＰＲＯＭメモリセル、または、他の種類の不揮発性メモリセルの、ＮＶＭアレイを備えていてよい。メモリアレイ２０２には、ロウデコーダ２０４、カラムデコーダ２０８、およびセンスアンプ２０６が結合されており、ＮＶＭアレイのデバイスに適切な電圧および電流を印加することによって、制御回路２１２が、メモリアレイ２０２のロウおよびカラムに選択的にアクセスすると共に書き込むことを可能にするように構成されている。
【００２２】
カラムデコーダ２０８およびロウデコーダ２０４はさらに、電荷ポンプ２１０または外部の供給装置に結合されている。この電荷ポンプ２１０または外部の供給装置は、低システム電圧から、電流を生成するように構成されており、比較的高い電圧および電流を有している。電荷ポンプ２１０の動作は、システムプロセッサ２１４（例えば、マイクロプロセッサ）に結合された制御回路２１２によって制御される。制御回路２１２は、メモリアレイ２０２の動作、例えば、データを読み出すこと、データを書き込むこと、およびデータを消去することを制御するために用いられる信号を供給する。
【００２３】
本願において提供される方法および装置を、広い範囲のメモリアーキテクチャと共に用いてもよいことは明らかであろう。例えば、典型的な２つの実施形態では、本方法および装置は、ＮＯＲフラッシュメモリの様々なアーキテクチャ（例えば、ＮＯＲアーキテクチャは、１つの共通のワード線、共有された１つのワード線などを有している）と共に用いられるか、または、ＮＡＮＤフラッシュメモリの様々なアーキテクチャ（例えば、ＮＡＮＤアーキテクチャは、１つの共通のワード線、共有されたワード線などを有している）と共に、用いられ得る。
【００２４】
本明細書に記載する本発明の理解を容易にするために、図３は、より詳細な一例である不揮発性ＮＯＲフラッシュメモリアレイ３００（例えば、図２の部材２０２に相当する）を示している。メモリアレイ３００は、複数のフローティングゲートＭＯＳトランジスタデバイス（例えば、デバイス３０２、３０４など）を含む。これらのフローティングゲートＭＯＳトランジスタデバイスは、データビットに相当する電荷を格納するように構成されている。これらのトランジスタは、ロウおよびカラムを含む構成に配置されている。
【００２５】
特に、各ＭＯＳデバイス（例えば、デバイス３０２、３０４など）は、ビット線（例えば、ＢＬ１、ＢＬ２など）に結合された第１の端子と、共通または単一のソース線（例えば、ＳＲＣ０、ＳＲＣ１、…）に結合された第２の端子とを有している。図３は、１つのワード線を共有する複数のＭＯＳデバイスを示している。これらの各ＭＯＳデバイスは、それぞれ、共有のソース線に結合された第２の端子を有しており、この共有のソース線はさらに、接地端子に結合されている。あるいは、メモリアレイを備える複数のフローティングゲートＭＯＳデバイスが、それぞれ、１つの共通のソース線（例えば、メモリアレイの「底部」に沿ってのびると共に、メモリアレイの各ロウに接続されている共通のソース線）に結合された第２の端子を有していてもよい。
【００２６】
ＭＯＳデバイスは、ＭＯＳデバイスの各ゲートにおいて、ワード線（例えばＷＬ０、ＷＬ１など）にさらに結合されている。各メモリセルは、選択デバイスおよび記憶素子として機能する単一のデバイスを備えていてもよいし、または、選択デバイスとして機能する単一のデバイスと、これとは別の記憶デバイス（例えば、ＰＣＲＡＭ素子、ＭＲＡＭ素子、またはフローティングゲートデバイス）とを備えていてもよい。
【００２７】
メモリセルに選択的にバイアス状態を印加することによって、メモリアレイの各メモリセルに、データを書き込む（すなわちプログラムする）ことが可能である。例えば、ワード線（例えばＷＬ０）に、トランジスタ（例えば３０２）の閾値電圧よりも高い電圧が印加されると、トランジスタ（例えば３０２）は、オン状態になり、記憶素子を、ビット線（例えばＢＬ１）に結合させる。その後、ビット線（例えば、ＢＬ１、ＢＬ２）は立ち上がり、デバイスのソース／ドレイン領域に電圧を印加して、デバイスの内部に、電界を生じさせる。この電界は、（例えば、図１の１１４において示されるように、）「ホットエレクトロン」または「ホットホール」を、ソース／ドレインからフローティングゲートまで注入する。電界が除去されると、電子は、電気的に遮蔽されたフローティングゲート内にトラップまたは記憶される。ここでは、電子は、記憶されたデータ状態（例えば、ロジック「１」または「０」）に対応している。
【００２８】
ホットエレクトロンまたはホットホールの注入を成功させるために、電荷ポンプは、比較的高い電圧および電流を、ＮＶＭアレイの各ビット線に供給しなければならない。図４は、シングルデータビットをメモリセルに書き込むために用いられる典型的な書き込み電流４０２（例えば、電荷ポンプまたは外部の供給装置から１つのビット線に供給される電流）を示す、電流対時間のグラフである。このグラフでは、時間がｘ軸に示され、電流がｙ軸に示されている。図４に示されるように、書き込み電流４０２は、メモリセルの全書き込みウィンドウ４０４の一区域の間のみ、高い書き込み電流で動作する。短いピーク４０６の後、電流は、残りの書き込みウィンドウにわたって減衰する。
【００２９】
ＮＶＭアレイの動作速度を増大させるために、多くの場合、（１つの共通のワード線を共有する多数のカラム内に位置するメモリセル内に記憶された）データワードのマルチデータビットは、並行して書き込まれる。データビットを、１つの共通のワード線を共有する多数のメモリセルに並行して書き込むことを、該ワード線と多数のビット線とを同時にアクティブにすることによって行うことが可能である。例えば、再び図３を参照すると、データワードのデータビットは、ワード線ＷＬ０をアクティブにすると同時に、書き込み信号をビット線ＢＬ１、ＢＬ２、およびＢＬ３に送信することによって、メモリセル３０２、３０４、および３０６に並行して書き込まれ得る。
【００３０】
しかしながら、ＮＶＭアレイの多数のビット線をアクティブにして、データビットを並行して書き込むことは、図５に示されるように、大きな書き込み電流を使用する。図５は、マルチデータビットを多数のメモリセルに並行して書き込むために用いられる典型的な書き込み電流（例えば、多数のビット線に供給するために、電荷ポンプまたは外部の供給装置によって提供される電流）を示す、電流対時間のグラフである。図５に示されるように、第１のデータビットを書き込むことは、最大書き込み電流５０４（例えば１０μＡ）を有する書き込み電流５０２によって実現され得る。しかし、第１のビットおよび第２のビットを並行して書き込むことは、最大書き込み電流５０８（例えば２０μＡ）を有するより大きな書き込み電流５０６（例えば、書き込み電流５０３の２倍にほぼ等しい）を使用する。さらに、第１、第２、および第３のビットを並行して書き込むことは、最大書き込み電流５１２（例えば３０μＡ）を有するさらにより大きな書き込み電流５１０（例えば、書き込み電流５０３の３倍にほぼ等しい）を使用する。このため、本発明者は、システム仕様（例えば、電荷ポンプまたは回路の電源によって提供され得る最大電流）によって制限が設けられるため、データビットを書き込むために使用される全書き込み電流は、並行して書き込まれ得るビット数を制限するものと認識していた。例えば、シングルデータビットを１０μＡで書き込むことが可能であるならば、全部で１００μＡの電流は、１０ビットを、ＮＶＭアレイ内のメモリセルのロウに並行して書き込むことだけが可能であるということになる。実際、これは、所定の量のデータビット（ｘ）を書き込む場合、全てのｘビットが書き込まれるまで、メモリには、１０ビットのデータブロックが、並行して書き込まれることを意味している。
【００３１】
これに応じて、本発明は、メモリアレイの動作速度を増大させると共に、メモリアレイの全プログラミング時間を短縮する、方法および回路に関する。より詳細に言うと、本願において提供される方法および装置は、複数のデータビットをＮＶＭアレイに書き込むための最大書き込み電流の消費量を低減させる。これは、１つの共通のワード線を共有するデータビットを、異なる時刻において書き込むこと（例えば、１つの共通のワード線に関連付けられたビット線を、異なる時刻においてアクティブにすること）、および、これによって、書き込みウィンドウを、メモリアレイに書き込まれる連続ビットのためにインターリービングすることによって、実現される。
【００３２】
特に、一実施形態では、メモリアレイの１つのカラムに書き込まれる各データビットの書き込み動作をインターリービングする。このため、各データビットの最大書き込み電流は、別のビットの最大書き込み電流から、時間的にずれている。各データビットの書き込み動作は、それぞれ、ビットの全書き込みウィンドウの一区域のみを利用する。従って、データビット書き込みウィンドウをインターリービングすることは、システム仕様（例えば、電荷ポンプまたは外部の供給装置の最大電流）を越えることなく、大量のデータビットを書き込むことを可能にし、結果的に、全書き込み時間を短縮する。
【００３３】
図６は、メモリアレイに書き込まれる連続データビットのために、書き込みウィンドウをインターリービングする典型的な方法を示す図である。本方法は、データワードの各データビットの書き込みの開始を遅延させることを提供するものであり、結果的に、最大書き込み電流の消費量を低減させ、これによって、データワードの全書き込み時間を短縮する。
【００３４】
以下に、方法６００を、一連の動作またはイベントとして示すと共に説明する。しかし、このような動作またはイベントの図示される順番が限定的なものであると、理解すべきでないことは明らかであろう。例えば、幾つかの動作は、図示された順番、および／または、本明細書において説明する順番とは、異なる順番で行ってもよいし、および／または、図示された順番、および／または、本明細書に説明する順番とは異なり、別の動作もしくはイベントと同時に行ってもよい。さらに、本願の開示内容の１つまたは複数の態様または実施形態を実施するために、図示された全ての動作が必要とされるわけではない。また、ここに示される１つまたは複数の動作を、１つまたは複数の別個の動作、および／または、段階において、実行してもよい。さらに、現在用いられる技術と両立し得ると共に、現在のプロセス手順にわずかな変形しかもたらさない方法を処理することによって、１つまたは複数の絶縁空洞（isolation cavities）が形成されることも、明らかであろう。
【００３５】
６０２において、ワード線をアクティブにする。ワード線は、複数のデータビットを含むデータワードをＮＶＭアレイに書き込むために、制御回路から受信された信号に基づいて、アクティブにされ得る。
【００３６】
図７は、典型的なＮＶＭアレイのための書き込み電流の、電流対時間のグラフ７００（例えば、ＮＶＭアレイ３００に対応する）を示す図である。図７はまた、典型的なＮＶＭアレイに結合された制御回路に関連付けられたクロック信号７０８と、ワード線信号７１０とを示している。図７に示されるように、このワード線信号は、時刻ｔ０において立ち上がり、これによって、第１のカラムに関連付けられたワード線をアクティブにする。
【００３７】
６０４において、第１のデータビットを、ＮＶＭアレイに書き込む。第１のデータビットは、時刻ｔ１において第１のビット線をアクティブにすること（すなわち、第１の書き込みバイアス状態を提供すること）によって、ＮＶＭセルに書き込まれ得る。アクティブにされたビット線は、第１のデータビットを、アクティブにされたワード線に結合されたメモリセルに書き込む。一実施形態では、クロック信号を用いて、第１のデータビットをＮＶＭセルに書き込むことを制御することが可能である。例えば、第１のクロック信号の（例えば、時刻ｔ１における）立ち上がりエッジは、制御回路が、ビット線を選択的に立ち上がらせて、これによって、第１のデータ状態をＮＶＭアレイに書き込むように、構成されていてよい。このようなクロック信号の柔軟性により、データビットを書き込むために用いられる電流を、長期にわたって柔軟に制御することが可能になる。
【００３８】
図７に示されるように、時刻ｔ１において、クロック信号は、第１のデータビットを、ワード線に関連付けられた第１のメモリセルに書き込むことを容易にする。図７には、第１のデータビットを書き込むために第１のビット線に印加される書き込み電流が、線７０２として示されている。特に、第１のデータビットを書き込むために用いられる書き込み電流７０２は、時刻ｔ２において最大に達する。その後、書き込み電流は、減少し始める。
【００３９】
６０６において、書き込みウィンドウインターリービング時間Δｎを決定する。書き込みウィンドウインターリービング時間Δｎとは、複数の、連続データビットの書き込みウィンドウの開始と開始との間の時間のことである。ここで、書き込みウィンドウは、データビットをＮＶＭセルに書き込むためにかかる時間を含む（すなわち、書き込みウィンドウは、データビットの書き込みの開始時に始まり、データビットの書き込みが完了した時に終了する）。例えば、書き込みウィンドウインターリービング時間Δｎは、第１のデータビットを第１のメモリセルに書き込むことの開始と、次のデータビットを次のメモリセルに書き込むことの開始との間の時間を含んでいてよい。書き込みウィンドウインターリービング時間Δｎが、データワードの書き込みの間に動的に変化し得ることは明らかであろう（例えば、第１のデータビットの書き込みと、第２のデータビットの書き込みとの間のΔｎは、第２のデータビットの書き込みと第３のデータビットの書き込みとの間のΔｎよりも、大きくてもよいし、小さくてもよい）。
【００４０】
全書き込み電流が結果的にシステム仕様の範囲内（例えば、システムが提供可能な全書き込み電流よりも少ない）になるように、書き込みウィンドウインターリービング時間Δｎを決定することが可能である。一実施形態では、ＮＶＭアレイに書き込まれる連続データビットの各最大電流が、実質的に同時に生じないように、書き込みウィンドウインターリービング時間を、選択することが可能である。他の一実施形態では、書き込みウィンドウインターリービング時間Δｎは、全データビットをＮＶＭセルに書き込むためにかかる時間よりも短い。他の一実施形態では、書き込みウィンドウインターリービング時間Δｎは、第１のデータビットを書き込むために用いられる電流が、後のデータビットを書き込む前に、あらかじめ設定された所定の非ゼロの閾値よりも下に減少することを可能にする時間的値を含んでいてもよい。さらに他の一実施形態では、書き込みウィンドウインターリービング時間Δｎは、全書き込み電流が、シングルデータビットの書き込み電流に対して、長期にわたって実質的に均一（一定）になるように、選択される。
【００４１】
６０８において、次のデータビットを、次の時刻ｔ＋Δｎにおいて書き込む。当該次のデータビットは、アクティブにされたワード線を共有する次のビット線を、後の時刻（例えば、第１の書き込みバイアス状態が最大値に達した後）において、アクティブにすること（すなわち、次の書き込みバイアス状態を提供すること）によって、ＮＶＭセルに書き込まれ得る。第１のデータビットと同様に、当該次のデータビットをＮＶＭセルに書き込むことを制御するために、クロック信号（例えば７０８）を用いてもよい。例えば、次のクロック信号の（例えば、時刻ｔ３における）立ち上がりエッジは、電流制御回路が、ビット線を選択的に立ち上がらせ、これによって、当該次のデータビットをＮＶＭアレイに書き込むように、構成されていることが可能である。
【００４２】
時刻ｔは、第１のデータビットのすぐ後に書き込まれるデータビットの時刻ｔ１と同じであってもよいことは、明らかであろう。あるいは、時刻ｔは、後に書き込まれるデータビットのための後の時刻と同じであってもよい。例えば、図７に示されるように、時刻ｔは、第２のデータビットのすぐ後に書き込まれるデータビットの時刻ｔ３と同じであってもよい（例えば、次のデータビットにおいて書き込まれる次のデータビットは、次の時刻ｔ３＋Δｎにおいて書き込まれることが規定される）。ここで、第２のデータビットは、次の時刻ｔ３＝ｔ１＋Δｎにおいて、書き込まれる。換言すると、表記時刻ｔは、方法６００に係る多数の書き込みの繰り返しを可能にするために用いられる。
【００４３】
図７では、第２のデータビットを書き込むために用いられる書き込み電流（すなわち、書き込みバイアス状態）が、線７０４として示されている。図７に示されるように、時刻ｔ３において、クロック信号は、第２のデータビットをワード線に関連付けられた第２のメモリセルに書き込むことを容易にする。第２のデータビットを書き込むために書き込み電流を第２のビット線に印加する時刻ｔ３は、時間的に、第１のデータビットを書き込むために用いられる電流が最大に達し、減少し始めた後に、位置している。このため、第１のデータビットおよび第２のデータビットを書き込むために用いられる全電流７０６（例えば、電流７０２および７０４の合計）は、第１のデータビットおよび第２のデータビットの最大書き込み電流の合計よりも少ない全書き込み電流値を有している。
【００４４】
矢印６１４によって示されるように、同じワードに、さらなるビットを書き込んでもよい。特に、同じワードにさらなるビットを書き込むことは、動作６０６〜６０８を繰り返すことによって可能である。これらの動作を、ワードの全てのビットがＮＶＭメモリ上に書き込まれるまで行ってもよいことは、明らかであろう。
【００４５】
６１０において、最後の書き込みウィンドウインターリービング時間ΔｎＬを決定する。この最後の書き込みウィンドウインターリービング時間は、書き込まれる最後のデータビットのための書き込み時間を提供するものである。従って、最後のビット線に最後の書き込みバイアス状態が印加された後、システムは、６１２においてワード線の動作を停止する前に、最後の書き込みウィンドウインターリービング時間ΔｎＬを待つことになる。
【００４６】
こうして、方法６００によって提供されるように、１つの共通のワード線を共有するデータワードのデータビットを、異なる時刻において書き込み、これによって、データビットの書き込みウィンドウをインターリービングして、全書き込み電流を低減する。結果的に、データワードを書き込む時間にわたって、より均一の電流（例えば、中央値がより低い電流）を使用するため、書き込み電流がシステム仕様を超えることはなく、さらに、書き込み電流が、より短い時間により多くのデータビットを書き込むことが可能になる。
【００４７】
図８は、典型的な書き込み処理能力制御回路８００を示す図である。この書き込み処理能力制御回路８００は、システム仕様を越える最大電流を消費することなく、データビットを不揮発性メモリに書き込む全時間を短縮するように構成されている。書き込み処理能力制御回路８００は、シフトレジスタ８０４に結合された制御回路８０２を備えている。制御回路８０２は、１つの共通のワード線と、１つまたは複数のビット線とを選択的にアクティブにすることによって（例えば、１つまたは複数の書き込みバイアス状態を提供することによって）、データを、メモリ内に記憶されたマルチビットのデータワードに書き込むように構成されている。シフトレジスタ８０４は、当該共通のワード線を共有する１つまたは複数のビット線をアクティブにすることを遅延させ、これによって、ＮＶＭアレイのロウに書き込まれる様々なデータビットの書き込みウィンドウをインターリービングするように、構成されている。
【００４８】
より詳細に言うと、制御回路８０２は、状態機械、シーケンサー、または他の種類のコントローラを含んでいてよい。一実施形態では、図８に示されるように、制御回路８０２は、複数のＩ／Ｏ（例えば、０、１、…、ｎ−２、ｎ−１とラベルが付されている）を含む。各Ｉ／Ｏは、データ−イン・ラッチ８０６と、ＮＶＭアレイの多数のビット線に接続されたマルチプレクサ（ＭＵＸ）８０８とを備えている。様々な実施形態では、ＭＵＸ８０８は、加算器や、電流コントローラの出力の調節を容易にする任意の回路を備えていてよい。全てのＩ／Ｏに達している、論理回路８１０およびシフトレジスタ８０４が、ＭＵＸ８０８とデータ−イン・ラッチ８０６との間に構成されている。論理回路８１０およびシフトレジスタ８０４は、電流制御回路８００が、単一のＩ／Ｏを、所定の時刻に選択的にアクティブすることを可能にするように構成されている。例えば、第１のＩ／Ｏは、第１のデータ状態を第１の時刻において書き込むためにアクティブにされ、第２のＩ／Ｏ（すなわち、次のＩ／Ｏ）は、第２のデータ状態を、第１の時刻よりも後の第２の時刻において書き込むためにアクティブにされ得る。
【００４９】
シフトレジスタ８０４は、複数のフリップフロップ８１２を備えている。これら各フリップフロップ８１２は、同一のクロック８１４を共有している。各フリップフロップの出力部は、論理回路８１０と、レジスタ内の次のフリップフロップの入力部とに結合されており、結果的に、中に記憶された一次元のビットアレイを、１つの位置だけシフトさせる回路を形成している。ここで提供されるように、シフトレジスタ８０４は、レジスタのフリップフロップ内に記憶されたデータの遅延された出力を提供する。
【００５０】
一実施形態では、シフトレジスタの遅延は、システムクロック８１４（例えば、高い精度および柔軟性を提供するように構成された内部発振器クロック）によって決定され得る。ここで、シフトレジスタは、クロック信号を受信すると、データを出力する。例えば、動作中、ＮＶＭアレイに書き込まれるデータが、データ−イン・ラッチ８０６に転送され、ブロックアドレスが、ＭＵＸ８０８に送信される。シフトレジスタが、クロック信号８１４を受信すると、クロック信号８１４は、バス８１６によって供給されたデータを、シフトレジスタを介して、論理回路８１０にシフトさせる（例えば、クロック入力の遷移によって、その入力部に存在するデータを「シフトイン」し、アレイ内の最後のビットを「シフトアウト」することが可能になると、これを行う）。ＮＶＭアレイに書き込まれるデータは、その後、シフトレジスタでゲートされ、最大電流および書き込みを、柔軟に調節することが可能になる。
【００５１】
再び図７を参照すると、シフトレジスタ８０４に印加されたクロック信号が、７０８に示されている。クロック信号７０８が、時刻ｔ１においてハイに指定されている場合、シフトレジスタ８０４は、シフトレジスタを通るデータをシフトして、第１のＩ／Ｏが、データをＮＶＭセルに書き込むようにする。同様に、クロック信号７０８が時刻ｔ３においてハイに指定されている場合、シフトレジスタは再び、該レジスタを通るデータをシフトして、第２のＩ／Ｏが、データを（例えば１つの共通のワード線７１０を共有する）ＮＶＭセルに書き込むようにする。
【００５２】
クロック信号の周波数（すなわち、書き込みウィンドウインターリービング時間）を変更して、シフトレジスタが、消費される電流を容易且つ柔軟に変更することを可能にしてもよい。例えば、後に続くクロックサイクルをより早い時刻またはより遅い時刻において生じさせることによって、書き込みウィンドウ間の遅延を、増大または減少させることが可能である。さらに、クロックサイクルの周波数は、動的に制御可能であり、さらにより柔軟にすることが可能である。一実施形態では、書き込みウィンドウインターリービング時間を変更することによって、全書き込み電流を、長期にわたって均一、且つ、実質的に安定した電流需要に維持する。
【００５３】
一実施形態では、電流制御回路はまた、並行して書き込まれるデータビットの数を変更するように構成されている。これは、マルチデータビットが書き込まれた後に、シフトレジスタのＩ／Ｏ線を切替え、これによって、並行して書き込まれるビット数を規定することによって、行われる。このため、データビットを並行して書き込むことと、並行して書き込まれるビットの書き込みウィンドウをインターリービングすることとの両方によって、書き込み速度を増大させることが可能である。
【００５４】
一実施形態では、電流制御回路は、メモリモジュール（例えば、メモリアレイの別のブロック、ウィング、または、セクター）の様々な論理部材または物理的部材のために、独立して動作する。
【００５５】
例えば、図９は、並行して書き込まれる３つのデータビットの書き込み電流９０２、９０４、および９０６を示す、電流対時間のグラフである。データビットの書き込みは、時間的に短い間隔で配置された３つのクロック信号９０８を用いてアクティブにされ、その後、長い遅延が生じる。クロック信号９０８は、短時間で、３つの書き込みデータビットを駆動する。これら３つのデータビットの書き込み電流が減衰する間に、大きな時間遅延が設けられ、その後、第２の（すなわち次の）一連の３つのデータビットが（例えば、第２の一連の３つのクロック信号によって）並行して書き込まれる。
【００５６】
図１０は、結果として生じる、（例えば、第１および第２のカラムを並行して書き込む）異なる２つの群の構成の全書き込み電流を示す、電流対時間のグラフである。第１の電流シリーズ１００２は、（例えば、図７に示される）インターリービングされたデータウィンドウで書き込まれるシングルデータビットの電流を示すものである。第２の電流シリーズ１００４は、（例えば、図９に示される）インターリービングされたデータウィンドウで並行して書き込まれる３つのデータビットの電流を示すものである。このグラフからは、第２のシリーズ１００４の全書き込み電流のほうが、第１のシリーズ１００２の全書き込み電流よりも大きいことが分かる。なぜなら、第２のシリーズ１００４の全書き込み電流は、３つのデータビットを書き込むために用いられる全電流を含み、この全電流は、３つのデータビットの書き込み電流（例えば、図９に示される書き込み電流９０２、９０４、および９０６）の合計と等しいからである。
【００５７】
本願において提供される、書き込みウィンドウインターリービング時間を柔軟に変更することによって、システムは、動作電力の制約に基づいて制御することが可能になる。例えば、制限された電源を有するシステム（例えば、電池から動作するシステム）の書き込みウィンドウインターリービング時間は、（例えば、壁コンセントの中に差し込まれた）実質的に制限されていない電源から動作するシステムの書き込みウィンドウインターリービング時間よりも、長くなり得る。一実施形態では、書き込みウィンドウインターリービング時間は、供給電力に応じて変化するように構成されていてよい。さらに、システムは、システムの動作中、書き込みウィンドウインターリービング時間（例えば、クロック信号の周波数）を動的に変化させるように構成されていてよい。
【００５８】
例えば、アンテナから電力を取る電子デバイスは、送信機からの距離に応じた最大電流値を有していてよい。電子デバイスが送信機から離れている（例えば、より少ない電力しか有していない）場合、この電子デバイスは、書き込みデータビット間の時間を増大させ、これによって、全書き込み電流を低減させる（と共に、例えば、並行して書き込まれるビット数を低減させる）ことが可能である。しかし、電子デバイスが送信機に近接している（例えば、より多くの電力を有している）場合、この電子デバイスは、書き込みデータビット間の時間を短縮し、これによって、全書き込み電流を増大させる（と共に、例えば、並行して書き込まれるビット数を増大させる）ことが可能である。
【００５９】
同様に、ＮＶＭアレイを用いたシステムは、システムが壁コンセントから抜かれて電池から動作するようになると、その書き込みウィンドウインターリービング時間を増大させる（すなわち、データ状態を書き込むための全電流を減少させる）ことが可能である。これとは異なり、１１０Ｖから動作するシステムは、（例えば、より大きな最大書き込み電流を用いることによって）より多くのビットを並行して書き込むことによって、書き込みウィンドウ時間を短縮させ、できるだけ素早く書き込み動作を行うことが可能である。
【００６０】
さらに、書き込みウィンドウインターリービング時間と他の節電技術とを組み合わせて、システム電力を管理することが可能である。例えば、電子システムは、その電力が使い果たされると、書き込みウィンドウインターリービング時間を動的に増大させ、これによって、システムの電力消費量を低減させる（と共に、メモリの性能を低減させる）ことが可能である。
【００６１】
さらなる一実施形態では、本願において提供される電流制御回路は、ＮＶＭアレイに書き込まれるデータワードの低いデータビット（例えば「０」）を選択的にバイパスするように構成されていることが可能である。この低いデータビットの書き込みをバイパスすることによって、システムは、全体的な書き込み速度を増大させることが可能になる。なぜなら、低いデータビットは、典型的には、ビット線をアクティブにする必要がないからである。その代わりに、電流制御回路は、高いデータ状態（例えば、「１」）を書き込むことに集中することが可能である。高いデータ状態は、ＮＶＭアレイに書き込まれる大きな書き込み電流を使用する。
【００６２】
図１１は、電流制御回路１１００の一実施形態を示す図である。電流制御回路１１００は、低いデータビットを選択的にバイパスするように構成された回路を備えている。例えば、図１１の制御回路は、０および１を含むデータワードの場合に、値「０」を有するデータビットの書き込み動作を、スキップすることを可能にする。図１１に示されるように、論理回路（例えば、バイパスＭＵＸ）は、システムが、ＮＶＭアレイに書き込まれるデータに応じて、シフトレジスタ（例えば、シフトレジスタ８０４に相当する）の１つまたは複数のフリップフロップをバイパスすることが可能なように提供されている。
【００６３】
より詳細に言うと、図１１に示されるように、電流制御回路１１００は、論理回路の出力（すなわち書き込まれるデータ）によって制御されるバイパスマルチプレクサ（バイパスＭＵＸ）を備えている。バイパスＭＵＸは、ある電流Ｉ／Ｏ内のデータラッチの出力（例えば「１」）、および前のＩ／Ｏのラッチからの書き込みデータ（例えば「０」）を受け入れる。メモリに書き込まれる値（例えば、論理回路１１１０による出力）に応じて、バイパスＭＵＸは、当該電流Ｉ／Ｏにおけるデータラッチの値を、次のＩ／Ｏに供給するか、または、前のＩ／Ｏのデータラッチの値を、次のＩ／Ｏに供給する。例えば、図１１では、Ｉ／Ｏ１のバイパスＭｕｘ１は、論理回路１１１０によって出力された、メモリに書き込まれる値に応じて、ラッチ１１０６および１１０８からのデータを次のＩ／Ｏに供給するか、または、ラッチ１１０２および１１０４からのデータを次のＩ／Ｏに供給する。これに応じて、制御回路１１００は、低いデータ状態に関連付けられたビット線をスキップし、高いデータ状態に関連付けられたビット線を実行する。換言すると、走査経路は、データビット「１」（すなわち、書き込まれるビット）に関連付けられたシフトレジスタフリップフロップ（例えば、ラッチ１１０２および１１０４、または１１０６および１１０８から構成されている）だけを含むように構成されている。
【００６４】
さらなる一実施形態では、シフトレジスタの出力は、コントローラにフィードバックされ得る。書き込み動作がまだアクティブである間は、出力は、高いデータ状態を含む。一旦、低いデータ状態を受信すると、コントローラは、全てのデータビットが書き込まれ、データワードの書き込みが完了したことを認識する。
【００６５】
本発明を、１つまたは複数の実施の形態を参照しながら図解してきたが、本発明の原理および添付の特許請求の範囲から逸脱することなく、図示された実施形態に対する改変および／または変更を行ってもよい。例えば、本発明を、ＮＯＲフラッシュメモリアレイに関して説明してきたが、本明細書に記載される方法は、様々なメモリアーキテクチャに適用可能であることは、明らかであろう。
【００６６】
さらに、上記に説明した部材または構造（アッセンブリ、デバイス、回路、システムなど）によって実行される様々な機能に関して、このような部材を説明するために用いられる用語（「意味する」を指す語を含む）は、他に記載のない限り、記載される（例えば、機能的に同等の）部材の特定の機能を実行する任意の部材または構造を指すことを意図するものであり、これは、本明細書に記載の、本発明の典型的な実施形態における機能を実行する任意の部材または構造が、開示された構造と構造的に同等でなくても当てはまるものである。また、本発明の特別な特徴を、幾つかの実施形態のうちの１つだけを参照して開示したが、このような特徴は、他の形態の１つまたは複数の他の特徴と、所望のように、且つ、所定のまたは特別の何らかの用途に有利なように、組み合わせてもよい。さらに、「含んでいる」、「含む」、「有している」、「有する」、「と共に」という用語、またはその変形が、詳細な説明および特許請求の範囲において用いられる限り、このような用語は、包括的な用語であり、「〜を含む、〜を備える」という用語に類似していることを意図するものである。
【図面の簡単な説明】
【００６７】
【図１】フローティングゲート金属酸化膜半導体デバイスを備える、典型的な不揮発性メモリセルを示す概略的な図である。
【図２】ＮＶＭアレイをプログラムするために用いられ得るシステムを示すブロック図である。
【図３】典型的な不揮発性ＮＯＲフラッシュメモリアレイを示す図である。
【図４】シングルデータビットをメモリセルに書き込むために、メモリアレイの１つのビット線に供給される典型的な書き込み電流を示す、電流対時間のグラフである。
【図５】マルチデータビットを多数のメモリセルに並行して書き込むために用いられる、典型的な書き込み電流を示す、電流対時間のグラフである。
【図６】メモリアレイに書き込まれる連続データビットのために、書き込みウィンドウをインターリービングする典型的な方法を示す図である。
【図７】本願において提供されるインターリービングされた書き込みウィンドウを有して、マルチデータビットを書き込むために用いられる書き込み電流を示す、電流対時間のグラフである。
【図８】本願において提供される書き込み処理能力制御回路を示すブロック図である。
【図９】本発明の他の一実施形態を示す、電流対時間のグラフであり、本実施形態では、多数のカラムが並行して書き込まれ、別の群のカラムとインターリービングされる。
【図１０】並行して書き込まれ、別の群のカラムとインターリービングされる複数のカラムの全書き込み電流を示す、電流対時間のグラフである。
【図１１】制御回路が、書き込まれるデータに応じて、シフトレジスタフリップフロップを、当該フリップフロップに結合されたＩ／Ｏによってバイパスすることを可能にするように構成された回路を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011165310.tif 000009
【図８】
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【図９】
2011165310.tif 000011
【図１０】
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【図１１】
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