(57)【要約】【課題】トレンチパワーＤＭＯＳトランジスタにおいて、ソース引き出し電極とゲート引き出し電極の短絡を確実に防止する。併せて上記ＤＭＯＳトランジスタのサイズの縮小を図ること及びソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防止する。【解決手段】Ｎ＋型ソース層１３の底面の直下のＰ型ベース層９内に形成されたＰ＋型コンタクト層１４を、コンタクト用開口２５の内の少なくとも一部の該コンタクト用開口２５の底面に露出するＮ＋型ソース層１３を貫通するくぼみ部１６に露出させる。次にコンタクト用開口２５の底面に露出するＮ＋型ソース層１３及びくぼみ部１６に露出するＮ＋型ソース層１３、Ｐ＋型コンタクト層１４に接続し、コンタクト用開口２５内をその上端まで埋設して延在するソース引き出し電極１７ａを形成する。【選択図】図１
2011171420.tif 000002
【特許請求の範囲】
【請求項１】
幅の広い領域と幅の狭い領域が一体として形成されたトレンチを有する半導体装置であって、
前記トレンチの内壁にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチの底面に露出された第１導電型の第１の半導体層に接続され、該トレンチ内を前記ゲート電極と絶縁膜を介してその上端まで延在する活性層引き出し電極と、を有する幅の広い第１のトレンチと
前記トレンチの内壁に前記ゲート絶縁膜を介して埋設されたゲート電極と、
前記ゲート電極と接続され前記トレンチ内をその上端まで延在するゲート引き出し電極と、を有する幅の広い第２のトレンチと、
前記トレンチの内壁に前記ゲート絶縁膜を介して埋設されたゲート電極と、
前記トレンチに埋設された絶縁膜と、を有し前記第１のトレンチと前記第２のトレンチを連結する幅の狭い第３のトレンチと、を具備し、前記第１のトレンチの前記ゲート電極と前記第２のトレンチの前記ゲート電極が前記第３のトレンチの前記ゲート電極で連結され、前記第１のトレンチの前記活性層引き出し電極と前記第２のトレンチの前記ゲート引き出し電極が前記第３のトレンチで分断されることを特徴とする半導体装置。
【請求項２】
前記第１のトレンチ内において、前記第１の半導体層を貫通するくぼみ部と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出して形成された第２導電型の第２の半導体層と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチ内において、前記活性層引き出し電極の全てが前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第1のトレンチ内において、前記第1のトレンチの内壁に前記ゲート電極と絶縁膜を介して形成されたポリシリコン引き出し電極と、該ポリシリコン引き出し電極の間の前記トレンチの底面に露出した前記第１の半導体層を貫通し該第１の半導体層の直下の半導体層まで延在するくぼみ部と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出して形成された第２導電型の第２の半導体層と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層と接続し前記ポリシリコン引き出し電極の間を埋設することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体装置がトレンチゲート構造のトレンチパワーＤＭＯＳトランジスタであり前記第１の半導体層がソース層であることを特徴とする請求項1乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体装置がトレンチゲート構造のトレンチパワーＤＭＯＳトランジスタであり前記第１の半導体層がドレイン層であることを特徴とする請求項1に記載の半導体装置。
【請求項７】
幅の広い領域と幅の狭い領域を一体として形成したトレンチを有する半導体装置の製造方法であって、
前記トレンチの内壁にゲート絶縁膜を介してゲート電極を形成する工程と、
前記トレンチの底面に露出した第１導電型の第１の半導体層に接続し、該トレンチ内を前記ゲート電極と第１の絶縁膜を介してその上端まで延在する活性層引き出し電極を形成する工程と、を含む幅の広い第１のトレンチと
前記トレンチの内壁に前記ゲート絶縁膜を介して埋設するゲート電極を形成する工程と、
前記ゲート電極と接続し前記トレンチ内をその上端まで延在するゲート引き出し電極を形成する工程と、を含む幅の広い第２のトレンチと、
前記トレンチの内壁に前記ゲート絶縁膜を介して埋設するゲート電極を形成する工程と、
前記トレンチを埋設する絶縁膜を形成する工程と、を含む前記第１のトレンチと前記第２のトレンチを連結する幅の狭い第３のトレンチと、を有し、前記第１のトレンチの前記ゲート電極と前記第２のトレンチの前記ゲート電極を前記第３のトレンチの前記ゲート電極で連結し、前記第１のトレンチの前記活性層引き出し電極と前記第２のトレンチの前記ゲート引き出し電極を前記第３のトレンチで分断することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のトレンチ内において、前記第１の半導体層を貫通するくぼみ部を形成する工程と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出する第２導電型の第２の半導体層を形成する工程と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のトレンチ内において、前記活性層引き出し電極の全てが前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第1のトレンチ内において、前記第1のトレンチの内壁に前記ゲート電極と絶縁膜を介してポリシリコン引き出し電極を形成する工程と、該ポリシリコン引き出し電極の間に露出した前記第１の半導体層を貫通し該第１の半導体層の直下の半導体層まで延在するくぼみ部を形成する工程と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出する第２導電型の第２の半導体層を形成する工程と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層と接続し前記ポリシリコン引き出し電極の間を埋設することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するトレンチパワーＤＭＯＳトランジスタに係る半導体装置及びその製造方法に関し、特にトレンチ底面のソース層等に接続されトレンチ内を半導体基板の表面に延在する引き出し電極の構成及びトレンチ底面のソース層の構成、並びにそれらの製造方法に係るものである。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れており特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源やモーターのインバータ回路等に広く使用されている。パワーＭＯＳトランジスタは当初、製品の歴史があり作りやすいことから半導体基板表面にソース領域、ドレイン領域、ゲート領域を形成する横型パワーＭＯＳトランジスタが主流であった。
【０００３】
しかし高耐圧、大電流、低飽和電圧への要求が強まり、半導体基板をエッチングしてトレンチを形成しトレンチ側壁にゲート絶縁膜を形成し、その上にゲート電極を形成しゲート電極とゲート絶縁膜を介して対峙する半導体層、いわゆるチャネル層を反転させトレンチの上側端と半導体基板の裏面側に形成されるソース又はドレイン間に、基板表面側と基板裏面側の間で縦方向の電流を流すトレンチパワーＤＭＯＳトランジスタが開発された。
【０００４】
また、携帯機器の急速な展開、通信機器の普及の進展の中、小型軽量化の要求からパワーＭＯＳトランジスタと制御回路等を１チップ化した製品も広く普及している。制御回路等とパワーＭＯＳトランジスタを１チップ化する場合、横型パワーＭＯＳトランジスタは半導体基板の表面にソース層、ドレイン層、ゲート電極が形成されるため従来の小型ＭＯＳトランジスタと同一チップに形成するのは比較的容易であった。
【０００５】
しかし、半導体基板内にトレンチを形成し半導体基板の表面と半導体基板の裏面の間で大電流を流すトレンチパワーＤＭＯＳトランジスタの場合、半導体基板の裏面側活性層から半導体基板の表面側まで延在する電流の経路となる引き出し電極が必要になり、横型パワーＭＯＳに比べ制御回路等との集積化が困難となる。また、裏面側活性層はトレンチ底面に露出した半導体層に形成されることになるが、裏面側活性層がソース層となる場合、後述する理由によりソース層と並列に形成されその下部のベース層まで延在するコンタクト層も形成する必要がある。
【０００６】
図１２に半導体基板表面に形成された横型ＮチャネルパワーＭＯＳトランジスタの平面図の一部を概略図で示す。Ｎ＋型ソース層が形成されるソース領域５９、半導体層上にゲート絶縁膜を介してゲート電極が形成されるゲート領域６０、Ｎ＋型ドレイン層が形成されるドレイン領域６１が平行に数本以上形成される。ソース領域５９にはソース領域５９と並列に且つソース領域５９を貫通してその下のＰ型ベース層内まで延在するＰ＋型コンタクト層からなるＰ＋型コンタクト領域６２が形成される。
【０００７】
図１２（Ａ）はソース領域５９にＰ＋型コンタクト領域６２が存在しない場合のパワーＭＯＳトランジスタの平面図を、図１２（Ｂ）はソース領域５９に所定の間隔をあけて所定の大きさのＰ＋型コンタクト領域６２が形成された場合のパワーＭＯＳトランジスタの平面図を、図１２（Ｃ）にはソース領域５９の全領域において一定の幅のＰ＋型コンタクト領域６２が形成された場合のパワーＭＯＳトランジスタの平面図を示す。６３、６４、６５はその上に形成される層間絶縁膜に形成されたコンタクト用開口である。
【０００８】
Ｎ＋型ソース層に並列にその下部のＰ型ベース層まで延在するＰ＋型コンタクト層を形成するのはＰ型ベース層の電位とＮ＋型ソース層の電位を同電位にするためである。該両層の電位を同電位にすることにより、横型ＮチャネルパワーＭＯＳトランジスタ内でＮ＋型ソース層をエミッタ、Ｐ型ベース層をベース、Ｎ＋型ドレイン層をコレクタとするＮＰＮ寄生トランジスタがオンすることを防止する事ができる。ＮＰＮ寄生トランジスタのオン電流は横型ＮチャネルパワーＭＯＳトランジスタのリーク電流となりソース・ドレイン間絶縁破壊電圧ＶＤＳの低下をもたらす。
【０００９】
図１３は横軸に図１２（Ａ）、同（Ｂ）、同（Ｃ）に対応するソース領域５９内を占有するＰ＋型コンタクト領域６２の面積をＡ、Ｂ、Ｃと表示し、縦軸にパワーＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＶＤＳを表示したグラフである。Ｐ＋型コンタクト領域６２の面積が増えるに従いパワーＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＶＤＳの値が改善される様子が示される。このことはＰ＋型コンタクト領域６２の面積が増加するにつれＮＰＮ寄生トランジスタがオンすることを阻止する効果が強くなることを示している。
【００１０】
トレンチパワーＤＭＯＳトランジスタ単体に関しては、以下の特許文献１を初め多数の文献が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０７−１２２７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記引き出し電極の形成方法としては、種々考えられるが引き出し電極形成のために使用される半導体基板の表面積をできるだけ小さくする構成、及びトレンチ底面に形成されるソース層等からの引き出し電極とゲート電極からの引き出し電極が短絡する等の問題を発生させない引き出し電極の構成、並びにその製造方法を確立する事が課題となる。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、幅の広い領域と幅の狭い領域が一体として形成されたトレンチを有する半導体装置であって、前記トレンチの側壁にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチの底面に露出された第１導電型の第１の半導体層に接続され、該トレンチ内を前記ゲート電極と第１の絶縁膜を介してその上端まで延在する活性層引き出し電極と、を有する幅の広い第１のトレンチと、前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、前記ゲート電極と接続され前記トレンチ内をその上端まで延在するゲート引き出し電極と、を有する幅の広い第２のトレンチと、前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、前記トレンチに埋設された第２の絶縁膜と、を有し前記第１のトレンチと前記第２のトレンチを連結する幅の狭い第３のトレンチと、を具備し、前記第１のトレンチの前記ゲート電極と前記第２のトレンチの前記ゲート電極が前記第３のトレンチの前記ゲート電極で連結され、前記第１のトレンチの前記活性層引き出し電極と前記第２のトレンチの前記ゲート引き出し電極が前記第３のトレンチで分断されることを特徴とする。
【００１４】
また、本発明の半導体装置は、前記第１のトレンチ内において、前記第１の半導体層を貫通するくぼみ部と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出して形成された第２導電型の第２の半導体層と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記第１のトレンチ内において、前記活性層引き出し電極の全てが前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記第1のトレンチ内において、前記第1のトレンチの内壁に前記ゲート電極と絶縁膜を介して形成されたポリシリコン引き出し電極と、該ポリシリコン引き出し電極の間の前記トレンチの底面に露出した前記第１の半導体層を貫通し該第１の半導体層の直下の半導体層まで延在するくぼみ部と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出して形成された第２導電型の第２の半導体層と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層と接続し前記ポリシリコン引き出し電極の間を埋設することを特徴とする。
【００１７】
また、本発明の半導体装置は、前記半導体装置がトレンチゲート構造のトレンチパワーＤＭＯＳトランジスタであり前記第１の半導体層がソース層であることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記半導体装置がトレンチゲート構造のトレンチパワーＤＭＯＳトランジスタであり前記第１の半導体層がソース層であることを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、幅の広い領域と幅の狭い領域を一体として形成したトレンチを有する半導体装置の製造方法であって、前記トレンチの側壁にゲート絶縁膜を介してゲート電極を形成する工程と、前記トレンチの底面に露出した第１導電型の第１の半導体層に接続し、該トレンチ内を前記ゲート電極と第１の絶縁膜を介してその上端まで延在する活性層引き出し電極を形成する工程と、を含む幅の広い第１のトレンチを形成する工程と、前記トレンチ内に前記ゲート絶縁膜を介して埋設するゲート電極を形成する工程と、前記ゲート電極と接続し前記トレンチ内をその上端まで延在するゲート引き出し電極を形成する工程と、を含む幅の広い第２のトレンチを形成する工程と、前記トレンチに前記ゲート絶縁膜を介して埋設するゲート電極を形成する工程と、記トレンチに埋設する第２の絶縁膜を形成する工程と、を含む前記第１のトレンチと前記第２のトレンチを連結する幅の狭い第３のトレンチを形成する工程と、を有し、前記第１のトレンチの前記ゲート電極と前記第２のトレンチの前記ゲート電極を前記第３のトレンチの前記ゲート電極で連結し、前記第１のトレンチの前記活性層引き出し電極と前記第２のトレンチの前記ゲート引き出し電極を前記第３のトレンチで分断することを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、前記第１のトレンチ内において、前記第１の半導体層を貫通するくぼみ部を形成する工程と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出する第２導電型の第２の半導体層を形成する工程と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、前記第１のトレンチ内において、前記活性層引き出し電極の全てが前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層に接続されることを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、前記第1のトレンチ内において、前記第1のトレンチの内壁に前記ゲート電極と絶縁膜を介してポリシリコン引き出し電極を形成する工程と、該ポリシリコン引き出し電極の間に露出した前記第１の半導体層を貫通し該第１の半導体層の直下の半導体層まで延在するくぼみ部を形成する工程と、前記第１の半導体層の直下に、前記くぼみ部にその表面の一部が露出する第２導電型の第２の半導体層を形成する工程と、を有し前記活性層引き出し電極の内の少なくとも一部が前記くぼみ部内に露出した前記第１の半導体層及び前記第２の半導体層と接続し前記ポリシリコン引き出し電極の間を埋設することを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置及びその製造方法によれば、Ｎ＋型ソース層等からの引き出し電極とゲート電極からの引き出し電極の短絡を確実に防止する事ができる。また、Ｐ型ベース層表面にＮ＋型ソース層と並列するＰ＋型コンタクト層が存在しないためＮ＋型ソース層の幅を狭くできる。従って、トレンチパワーＤＭＯＳトランジスタのサイズを小さくできる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１、第２及び第３の実施形態における半導体装置を示す平面図である。
【図２】本発明の第１の実施形態における半導体装置のソース引き出し電極等の形成領域を示す断面図である。
【図３】本発明の第１及び第２の実施形態における半導体装置のゲート引き出し電極等の形成領域及び幅の狭いトレンチ形成領域を示す断面図である。
【図４】本発明の第１及び第２の実施形態において２層メタル配線を使用した場合のソース引き出し電極等の形成領域及びゲート引き出し電極等の形成領域を示す断面図である。
【図５】本発明の第1の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第1の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の第1の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の第1の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第1の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態における半導体装置のソース引き出し電極等の形成領域を示す断面図である。
【図１１】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】横型ＮチャネルパワーＭＯＳトランジスタの平面図である。
【図１３】横型ＮチャネルパワーＭＯＳトランジスタのソース領域に占めるＰ＋型コンタクト領域の面積とソース・ドレイン間絶縁破壊電圧ＶＤＳの関係を示すグラフである。
【発明を実施するための形態】
【００２５】
〔第１の実施形態〕
本発明の第１の実施形態について、以下に図１〜図４に基づいて説明する。図１は本実施形態のトレンチパワーＤＭＯＳトランジスタの平面図、図２は図１のＡ−Ａ断面図、図３（Ａ）は図１のＢ−Ｂ断面図、図３（Ｂ）は図１のＣ−Ｃ断面図である。また、図４はアルミニューム（Ａｌ）等からなる多層配線構造を採用した場合の断面図で、図４（Ａ）は図１のＡ−Ａ断面図、図４（Ｂ）は図１のＢ−Ｂ断面図である。なお、本実施形態ではトレンチパワーＤＭＯＳトランジスタはＮチャネルトレンチパワーＤＭＯＳトランジスタとし、Ｎ＋型ソース層１３がトレンチ底面に形成されるものとして説明する。
【００２６】
図１に示すように、幅の広いトレンチ４の間に幅の狭いトレンチ５を形成する。同図に示す幅の狭いトレンチ５の上下の幅の広いトレンチ４内にはトレンチ４の底面に形成された図２に示すＮ＋型ソース層１３等と接続されたソース引き出し領域１が形成される。ソース引き出し領域１の左右は図２に示すゲート電極１２ａ等が形成されたゲート領域２である。
【００２７】
ソース引き出し領域１が形成された上下のトレンチ４と連続する幅の狭い２つのトレンチ５で挟まれた幅の広いトレンチ４にはゲート引き出し領域６ａとゲート領域２が形成される。ゲート引き出し領域６ａには図３（Ａ）に示すようにその下方に形成されたゲート電極１２ｂと接続しトレンチ上端に延在するゲート引き出し電極１７ｂが形成される。また、ゲート引き出し領域６ａと直交する点線で表示したゲート接続電極領域６には図３（Ａ）に示すゲート接続電極１７ｃ等が形成される。ゲート接続電極１７ｃ等はゲート電極材料または多層配線電極材料で形成される。
【００２８】
幅の狭いトレンチ５内は図３（Ｂ）に示すように、ゲート電極１２ｃがトレンチ５の下方に埋設され、その上を被覆してトレンチ５上方には絶縁膜１１ａが埋設される。従って、トレンチ５内には、幅の広いトレンチ４と異なりソース引き出し領域１やゲート引き出し領域６ａのような電極引き出し領域が形成される開口部は存在しない。この結果、ソース引き出し領域１に形成された図２（Ａ）、図２（Ｂ）に示すようなソース引き出し電極１７ａとゲート引き出し領域６ａに形成された図３（Ａ）等に示すゲート引き出し電極１７ｂは幅の狭いトレンチ５の部分で分断される。このソース引き出し電極１７ａとゲート引き出し電極１７ｂが幅の狭いトレンチ５によって完全に分断されるのが本実施形態の第１の特徴である。
【００２９】
それでは、図１のソース引き出し領域１部分、ゲート引き出し領域６ａ部分、幅の狭いトレンチ５領域部分のそれぞれの断面図を示す図２〜図４に基づき、本実施形態について以下に詳細に説明する。図２は前述した如く図１のＡ−Ａ断面図であり、ソース引き出し領域１及びゲート領域２を横切りドレイン領域３に至る断面図である。図３も前述した如く図１のＢ−Ｂ断面図であり、ゲート引き出し領域６ａ、ゲート領域２を横切るゲート接続電極領域６を含めた断面図である。
【００３０】
図２（Ａ）と図２（Ｂ）の相違点は、図２（Ａ）ではコンタクト用開口２５がＮ＋型ソース層１３及びＰ＋型コンタクト層１４をエッチングして形成されるくぼみ部１６内に露出するＰ＋型コンタクト層１４まで到達しているのに対して、図２（Ｂ）ではコンタクト用開口２５がその中に露出するＮ＋型ソース層１３の表面までしか到達していない点である。
【００３１】
半導体表面に形成される横型ＮチャネルパワーＭＯＳトランジスタの場合、図１２（Ｂ）や図１２（Ｃ）に示されるＰ＋型コンタクト領域６２は半導体層の表面にソース領域５９と並列に、且つソース領域５９を貫通してその下の半導体層内まで延在して形成される。Ｐ＋型コンタクト領域６２のソース領域５９内を占有する面積を大きくするほどＮＰＮ寄生トランジスタがオンするのを防止する効果が大きくなることは前述した通りである。
【００３２】
そのため、図１２（Ｂ）のように孤立した複数のＰ＋型コンタクト領域６２を形成する場合、該Ｐ型コンタクト領域６２は、その面積をできるだけ大きくするためコンタクトホール用開口６４より大きく形成する。この場合、コンタクト用開口６４内に露出するのはＰ＋型コンタクト領域６２のみであり、その上に形成される不図示のソース電極は電流担体である電子電流の流路となりにくい。ソース領域５９に直接形成される不図示のコンタクト用開口６４上のソース電極が電子電流の流路となる。
【００３３】
また、更にＰ＋型コンタクト領域６２の面積を大きくする場合には、図１２（Ｃ）のようにソース領域５９の全領域にＰ＋型コンタクト領域６２を形成する。この場合、電子電流の流路となるソース電極をソース領域５９に接続するため同図に示すようにコンタクト用開口６５はソース領域５９を露出させるためＰ＋型コンタクト領域６２の幅より大きくしなければならない。
【００３４】
図１２（Ｂ）の場合は、Ｐ＋型コンタクト領域６２を増やしすぎれば、その面積分だけ電子電流の流路が狭くなり電子電流に対する抵抗が大きくなる。また、図１２（Ｃ）の場合は、前述の如く電子電流の流路を確保するため、コンタクト用開口６５の中にソース領域５９を露出させる必要がありＰ＋型コンタクト領域６２の横幅の拡大は制限される。Ｐ＋型コンタクト領域６２の幅や大きさは電子電流に対する流路の確保も考慮して決定される。
【００３５】
それに対する本実施形態の特徴を図２（Ａ）に基づいて、以下に詳細に説明する。
同図には、Ｐ型半導体基板７の表面にＮ＋型ドレイン層１８、Ｎ−型ドレイン層１８ａが形成され、Ｐ型半導体基板７の表面のＮ＋型ドレイン層１８からＮ−型ドレイン層１８ａを経由してＰ型半導体基板７の内部まで延在するトレンチ４が形成される。トレンチ４の底面からトレンチ４の側面に至るＰ型半導体基板７にはＰ型ベース層９が、Ｐ型ベース層９内にはくぼみ部１６で左右に分断されたＮ＋型ソース層１３が、またＮ＋型ソース層１３の直下にはその表面がくぼみ部１６に露出するＰ＋型コンタクト層１４が形成される。
【００３６】
Ｎ＋型ソース層１３とＮ−型ドレイン層１８ａとに跨るトレンチ４内の側壁にはゲート絶縁膜１０を介してゲート電極１２ａが形成される。トレンチ４の底面に隣接するＮ＋型ソース層１３とトレンチ４の外壁に隣接するＮ−型ドレイン層１８ａとに挟まれた部分のＰ型ベース層９、Ｐ型半導体基板７はゲート電極１２ａに正電圧が印加された場合Ｎ型層に反転し電子電流の流路となるチャネル部分である。
【００３７】
トレンチ４の内部にはゲート絶縁膜１０を介してゲート電極１２ａ、絶縁膜からなる第１のスペーサ１１が、また第１のスペーサ１１の内側には同じく絶縁膜からなる第２のスペーサ１５がトレンチ４の側壁に対象に形成される。スペーサ１５の側壁はコンタクト用開口２５の端面となり、コンタクト用開口２５の延長線にＮ＋型ソース層１３を貫通しＰ＋型コンタクト層１４の内部まで延在するくぼみ部１６が形成される。
【００３８】
コンタクト用開口２５内には、くぼみ部１６に露出したＰ＋型コンタクト層１３の表面に接続し、分断された左右のＮ＋型ソース層１３内を埋め込み、コンタクト用開口２５の上端まで延在するソース用引き出し電極１７ａが形成される。ソース用引き出し電極１７ａは、図２（Ａ）示すようにＮ＋型ソース層１３とＰ＋型コンタクト層１４の双方と接続する必要があるため通常使用されるＮ＋型にドープされたポリシリコンに代えてタングステン（Ｗ）等の金属材料がチタンナイトライド（ＴｉＮ）等のバリアメタルを介して形成される。Ｐ型半導体基板７の表面全体を被覆する層間絶縁膜１９に形成されたコンタクト開口３２を介してＮ＋型ドレイン層１８と接続するドレイン電極２０、ソース引き出し電極１７ａと接続するソース電極２１が形成される。
【００３９】
本実施形態の第２の特徴は、図１のソース領域１の全領域に、図２（Ａ）に示すように、Ｎ＋型ソース層１３が形成され、その直下のＰ型ベース層９内にＰ＋型コンタクト層１４が形成されている点、並びにＮ＋型ソース層１３を分断しＰ＋型コンタクト層１４内まで形成されたくぼみ部１６内に該くぼみ部１６内に露出したＮ＋型ソース層１３及びＰ＋型コンタクト層１４の双方に接続してソース引き出し電極１７ａが埋設されている点である。
【００４０】
図１２（Ｂ）、図１２（Ｃ）に示す横型パワーＭＯＳトランジスタの場合と異なり、Ｐ型ベース層９の表面にＮ＋型ソース層１３と並列にＰ＋型コンタクト層１４を形成しないので、Ｐ型ベース層９の表面がＰ＋型コンタクト層１４形成のため占有されない。従って、図１のソース領域１をその分狭くする事ができ、ＮチャネルトレンチパワーＤＭＯＳトランジスタのサイズを縮小する事が可能になる。
【００４１】
ソース用引き出し電極１７ａは、前述したように、くぼみ部１６内に露出したＮ＋型ソース層１３、Ｐ＋型コンタクト層１４に接続されコンタクト用開口２５内を埋設し、その上端をその上面に堆積された層間絶縁膜１９等のコンタクト開口３２を介してソース電極２１と接続される。即ち、Ｐ＋型コンタクト層１４とソース電極２１はソース引き出し電極１７ａを介して接続され、Ｐ＋型コンタクト層１４にソース電位が与えられる。従って、Ｎ＋型ソース層１４の電位とＰ＋型コンタクト層１４と接続するＰ型ベース層９の電位を同電位とする事ができる。
【００４２】
また、横型ＮチャネルパワーＭＯＳトランジスタの例において、ソース領域５９内のＰ＋型コンタクト領域６２の占有面積を増大することによりＮＰＮ寄生トランジスタのオン電流を減少させ、ソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防ぐ事ができることは図１３により前述したとおりである。しかし前述した種々の理由により従来の横型ＮチャネルパワーＭＯＳトランジスタではソース領域５９と並列に形成されるＰ＋型コンタクト領域６２の面積の拡大は制限される。
【００４３】
それに対して、本実施形態ではＰ＋型コンタクト層１４をＮ＋型ソース層１３の直下にＮ＋型ソース層１３と同程度の幅でＮ＋型ソース層１３の全長に渡って形成しているので究極のＰ＋型コンタクト層１４の面積が実現される。従って、ＮチャネルトレンチパワーＤＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＶＤＳをＮＰＮ寄生トランジスタのオン電流の無い本来の値に近づけることが可能となる。
【００４４】
また、ソース引き出し電極１７ａは、その左右に分断されたＮ＋型ソース層１３の間の空間を、ソース引き出し電極１７ａを構成する導電材料で埋め込むため、左右に分断されたＮ＋型ソース層１３とその間に埋め込まれた導電材料で一体となり単一のＮ＋型ソース層１３と同様に機能する。従って、図２（Ｂ）に示すように、ソース引き出し電極１７ａをＮ＋型ソース層１３に直接接続する場合に比べて、ＮチャネルトレンチパワーＤＭＯＳトランジスタの電流担体である電子電流に対する抵抗成分は同程度である。
【００４５】
即ち、図２（Ａ）のソース引き出し電極１７ａは小さなコンタクト用開口２５にもかかわらず、従来の例を示す図１２（Ｃ）に示す大きなコンタクト開口６５以上の作用効果を発揮している。係る点からも図１のソース引き出し領域１の幅を狭める事が可能となり、ＮチャネルトレンチパワーＤＭＯＳトランジスタのサイズを縮小する事ができる。
【００４６】
また、図１のソース引き出し領域１に形成するコンタクト用開口２５を、図２（Ａ）に示すようにくぼみ部１６によりＰ＋型コンタクト層１４内まで形成するものと、図２（Ｂ）に示すようにＮ＋型ソース層１３の表面まで形成するものと２種類、所定の間隔を置いて形成しても良い。この場合は、第２のスペーサ１５の側面を端面とするコンタクト用開口２５の底面にＮ＋型ソース層１３を露出させた後、Ｐ＋型コンタクト層１４を露出させない方のコンタクト用開口２５領域をレジスト等で被覆してからＮ＋型ソース層１３の一部を貫通しＰ＋型コンタクト層１４に至るくぼみ部１６を形成すればよい。
【００４７】
ソース引き出し電極１７ａは図２（Ａ）の場合狭いＮ＋型ソース層１３のエッチング断面にのみ接続されるが、図２（Ｂ）の場合はＮ＋型ソース層１３の表面に広く接続される。後述の第２の実施形態の変形例のようにＮ＋型のポリシリコン層を介在させてもソース引き出し電極１７ａとＮ＋型ソース層１３との接続面積を広くする事ができる。
【００４８】
なお、Ｐ＋型コンタクト層１４を図１のソース引き出し領域１のＮ＋型ソース層１３の直下全体に形成するのではなく所定の間隔をあけて形成しても良い。この場合、Ｎ＋型ソース層１３の直下にＰ＋型コンタクト層が形成される部分の断面図は図２（Ａ）と同一となるが、Ｎ＋型ソース層１３の直下にＰ＋型コンタクト層１４が形成されていない部分の断面形状は図２（Ｂ）の断面図からＰ＋型コンタクト層が削除された構成となる。
【００４９】
係る実施形態をＰ＋型コンタクト領域６２が所定の間隔をあけて形成され、その上にソース電極の一部が形成される横型パワーＭＯＳトランジスタを示す図１２（Ｂ）と比較した場合、前述の如くソース引き出し領域１を狭くする事ができることに加え、本実施形態ではＮ＋型ソース層１３とＰ＋型コンタクト層１４が一体となり構成されるため電子電流に対する流路が確保される点でも有利になる。
【００５０】
次に図３に基づいて図１に示すゲート引き出し領域６ａの部分、及び幅の狭いトレンチ５の部分を中心とする構成について説明する。前述の如く図３（Ａ）は図１のＢ−Ｂ断面図である。Ｐ型半導体基板７内にＮ−型ドレイン層１８ａ、トレンチ４の底面からＰ型ベース層９が形成される。Ｎ―型ドレイン層１８ａは形成しなくとも良い。トレンチ４の下方にゲート絶縁膜１０を介してゲート電極１２ｂが埋設され、その上部に第１のスペーサ１１、第２のスペーサ１５がトレンチ４の側壁に対象に形成される。
【００５１】
第２のスペーサ１５がその端面となるコンタクト用開口３１の底面にはゲート電極１２ｂが露出し、露出したゲート電極１２ｂの表面に接続しコンタクト用開口３１の上端まで延在するゲート引き出し電極１７ｂが形成される。ゲート引き出し電極１７ｂに連続して絶縁膜２３を介してＰ型半導体基板７の上を被覆する絶縁膜２３上を延在するゲート接続電極１７ｃが、またその上に堆積された層間絶縁膜１９のコンタクト開口３３を介してゲート接続電極１７ｃと接続する外部ゲート電極２４が形成される。ゲート引き出し電極１７ｂ、ゲート接続電極１７ｃはソース引き出し電極１７ａと同一材料のタングステンを使用し同一工程で同時に形成される。
【００５２】
図３（Ｂ）は前述したように図１の幅の狭いトレンチ５部分のＣ−Ｃ断面図である。Ｐ型半導体基板７内にＮ−型ドレイン層１８ａ、トレンチ４が形成され、トレンチ４の底面の下部のＰ型半導体基板７にＰ型ベース層９が形成される。Ｎ−型ドレイン層１８ａは形成しなくとも良い。トレンチ４内には、下方にゲート絶縁膜１０を介してゲート電極１２ｃが、上方に第１のスペーサ１１形成時に同時に、該第１のスペーサ１１と同一の材料からなる絶縁膜１１ａが埋設される。最上面は層間絶縁膜１９で被覆される。
【００５３】
幅の狭いトレンチ５の内部にゲート電極１２ｃ、絶縁膜１１ａが埋設されているので、トレンチ５内にソース引き出し電極１７ａやゲート引き出し電極１７ｂのようなものが形成されない。また、図１に示す幅が狭いトレンチ５とソース領域１と直交する面、同じくトレンチ５とゲート引き出し領域６ａと直交する面にも第１のスペーサ１１、第２のスペーサ１５が形成されその中にゲート電極１２ａが形成されており、ソース引き出し領域１のトレンチ４の側壁に形成されたゲート電極１２ａとゲート引き出し領域６ａのトレンチ４の下方に埋設して形成されたゲート電極１２ｂとは幅の狭いトレンチ５内に埋設して形成されたゲート電極１２ｃを介して接続される。
【００５４】
それに対してゲート引き出し領域６ａのトレンチ４と幅の狭いトレンチ５はゲート絶縁膜１０でＰ型半導体層９等の半導体層と絶縁されているので、図２に示すＮ＋型ソース層１３と図１のゲート引き出し領域６ａに形成された図３に示すゲート電極１２ｂとは分離されている。また、Ｎ＋型ソース層１３と接続するソース引き出し電極１７ａとゲート電極１２ａと接続するゲート引き出し電極１７ｂとは、その上面が平坦なため引き出し電極が形成されない幅の狭いトレンチ５領域で完全に分断される。従って、幅の広いトレンチ４の間に幅の狭いトレンチ５を形成することによりソース引き出し電極１７ａとゲート電極２１ａとを確実に分離できる。
【００５５】
図４はアルミ電極等による多層配線で外部ゲート電極３０、ソース電極２１、ドレイン電極２０を分離する構成について示している。図４（Ｂ）に示すように、ゲート引き出し電極１７ｂをソース引き出し電極１７ａと同様にコンタクト用開口３１の上端まで形成する。その後、層間絶縁膜２７等を形成し、コンタクト開口３３を介してアルミニューム（Ａｌ）等からなるゲート接続電極２８を形成し、更にその上に層間絶縁膜２９を形成し、コンタクト開口３４を介して外部ゲート電極３０を形成する。
【００５６】
図４（Ａ）に示すように、ソース引き出し電極１７ａ、Ｎ＋型ドレイン層１８も多層に形成された層間絶縁膜２８、同２９のコンタクト開口３２を介してそれぞれソース電極２１、ドレイン電極２０と接続される。多層配線構成を採る半導体装置の場合、図３（Ａ）に示すようなゲート引き出し電極１７ｂとゲート接続電極１７ｃを一体として形成する構成に代えて図４（Ｂ）の構成を採用できる。
【００５７】
次に、本実施形態の半導体装置の製造方法を図５〜図１１に基づいて以下に説明する。
図５（Ａ）は図１のＡ−Ａ断面図、図５（Ｂ）はＢ−Ｂ断面図、図５（Ｃ）はＣ−Ｃ断面図である。図６以降も同様の表示とする。先ず、図５（Ａ）に示すように、Ｐ型半導体基板７を準備し、Ｎ−型ドレイン層１８ａをＰ型半導体層７の表面から内部に向かって形成する。その不純物濃度と拡散深さはトレンチパワーＤＭＯＳトランジスタの耐圧、飽和電圧等により定められる。なお、図５（Ｂ）や図５（Ｃ）にもＮ−ドレイン層１８ａが形成されているがこれらの領域には形成しなくとも良い。
【００５８】
次に同図に示すように、Ｐ型半導体基７の表面にシリコン酸化膜またはシリコン窒化膜からなる絶縁物２３によるエッチング用マスクを形成する。シリコン窒化膜の場合その下に歪み低減のため緩衝膜としてシリコン酸化膜を形成する。その後当該絶縁物２３をマスクとして所定の異方性エッチングによりＮ−型ドレイン層１８ａからＰ型半導体基板７内までに延在するトレンチ４を形成する。図５（Ｃ）のトレンチは前述したように幅の狭いトレンチ５となる。なお、絶縁物２３によるマスクを形成する前に図２（Ａ）に示す後述のＮ＋型ドレイン層１８を形成しても良い。
【００５９】
次に、トレンチ４、５の上方からボロン（Ｂ）イオン等をイオン注入し熱処理することにより、トレンチ４、５の底面の下部のＰ型半導体基板７内にＰ型ベース層９を形成する。Ｐ型ベース層９はトレンチパワーＤＭＯＳの閾値調整やソース・ドレイン間絶縁破壊電圧ＶＤＳの安定化を図る等の役割を有する。
【００６０】
次に、トレンチ４、５の内壁に熱酸化により不図示の犠牲シリコン酸化膜を形成しトレンチ４、５内壁のエッチングダメージを除去した後、犠牲シリコン酸化膜を除去してから熱酸化によりトレンチ４、５の内壁にあらためてゲート絶縁膜１０を形成する。その後、トレンチ４、５内を埋設し半導体基板７の表面全面を被覆するポリシリコン膜を堆積した後、ポリシリコン膜のエッチバックを行う。エッチバック後のポリシリコン膜は図５（Ａ）、図５（Ｂ）、図５（Ｃ）に示すように各トレンチ４、５の下方に埋設されゲート電極１２ａ、同１２ｂ、同１２ｃを形成する。なお、上記ポリシリコン膜は所定の工程を経ることによりＮ＋型のポリシリコン膜になっている。
【００６１】
次に図６に示すように、ＣＶＤ法等によりトレンチ内壁を含む半導体基板７の表面全面に絶縁膜を形成し、図２のソース引き出し電極１７ａを形成するトレンチ４以外の部分をレジストマスクで被覆した後、所定の異方性エッチングにより該絶縁膜をエッチバックする。該エッチバック後に図６（Ａ）に示すようにトレンチ４の両側壁に第１のスペーサ１１が形成され、その底面にゲート電極１２ａが露出する。
【００６２】
図６（Ｂ）、図６（Ｃ）に示す領域はレジストマスクで保護されていたので上記絶縁膜はエッチバックされない。図６（Ｂ）に示すように、ゲート電極１２ｂの上方及びトレンチ４の両側の側壁のゲート絶縁膜１０の表面に絶縁膜１１ａが堆積されたまま残る。また、図６（Ｃ）に示すように、幅の狭いトレンチ５には下方にゲート電極１２ｃ、上方に該絶縁膜１１ｂが埋設される。
【００６３】
次に図７（Ａ）に示すように、第１のスペーサ１１をマスクにして露出しているゲート電極１２ａの部分を所定の異方性エッチングにより除去し、第１のスペーサ１１の下方に第１のスペーサ１１と同一側面となるゲート電極１２ａを形成する。この場合、図７（Ｂ）、図７（Ｃ）に示す領域はそれぞれ絶縁膜１１ａ、１１ｂで被覆されているため、その下方のゲート電極１２ｂ、１２ｃはエッチングされず残る。
【００６４】
次に、トレンチ４の側壁に形成されたゲート電極１２ａの間にゲート絶縁膜１０を介して露出するＰ型ベース層９内に低加速電圧で砒素（Ａｓ）イオンをイオン注入して、Ｐ型半導体層９の浅い位置にＮ＋型ソース層１３を形成する。その後、中加速電圧でボロン（Ｂ）イオンをイオン注入してＮ＋型ソース層１３の底面より深い位置が平均飛程となるボロンによりＰ＋型コンタクト層１４を形成する。なお、この場合Ｂイオン注入を先に行いＡｓイオン注入を後に行っても良いことは言うまでもない。
【００６５】
この結果、Ｎ＋型ソース層１３の直下のＰ型ベース層９内に該Ｎ＋型ソース層１３の底面と接触し又は離間した状態でＰ＋型コンタクト層１４が形成される。Ｎ＋型ソース層１３とＰ＋型コンタクト層１４は接触した方がＮ＋型ソース層１３に対するＰ＋型コンタクト層１４の占有面積を大きくできるのでＮＰＮ寄生トランジスタのオン防止する効果が大きい。図７（Ｂ）、図７（Ｃ）に示す領域のトレンチ４、５の底面には当然ではあるがＮ＋型ソース層１３は形成されない。
【００６６】
なお、Ｐ＋型コンタクト層１４はレジストマスクを使用してＮ＋型ソース層１３の直下に所定の間隔をあけて形成しても良い。前述のＰ＋型コンタクト層１４が形成されていないＮ＋型ソース層１３に接続するソース引き出し電極１７ａの形成に対処するためである。
また、図７（Ａ）ではＰ＋型コンタクト層１４の横幅をＮ＋型ソース層１３の横幅より狭く表示しているがチャネル部分等に影響しない限りＰ＋型コンタクト層１４の横幅をＮ＋型ソース層１３の横幅より大きくしても良い。
【００６７】
次に図７（Ｂ）、図７（Ｃ）上に残る絶縁膜１１ａ、同１１ｂを所定の異方性エッチングによりエッチバックする。図８（Ｂ）に示すように、図１のゲート引き出し領域６ａのトレンチ４の側壁に第１のスペーサ１１ａが形成され該スペーサの間にゲート電極１２ｂが露出する。図８（Ｃ）に示すように、幅の狭いトレンチ５内は、絶縁膜１１ｂがゲート電極１２ｃを被覆して埋設される。
【００６８】
次にトレンチ４内を含むＰ型半導体基板７の表面全体をＣＶＤ法により形成される新たな絶縁膜で被覆する。その後、図８に示すように、所定の異方性エッチングにより該絶縁膜をエッチバックする。図８（Ａ）にはエッチバック後にトレンチ４の側壁に形成された第１のスペーサ１１及びゲート電極１２ａを被覆する前記絶縁膜からなる新たな第２のスペーサ１５が形成され、また、第２のスペーサ１５の側面を端面とするコンタクト用開口２５の底面にはＮ＋型ソース層１３が露出するのが示される。
【００６９】
その後、所定の異方性エッチングにより、第２のスペーサ１５をマスクとしてＮ＋ソース層１３内を左右の部分に分離させて貫通しＮ＋型ソース層１３の直下に形成されたＰ＋型コンタクト層１４の内部まで延在する、コンタクト用開口２５の側面と同一側面からなるくぼみ部１６が形成される。
【００７０】
この場合、図２で説明したように、図８（Ａ）に示すくぼみ部１６まで延在するコンタクト用開口２５と図２（Ｂ）に示すようにＮ＋型ソース層１３の表面まで延在するコンタクト用開口２５とを適切な比率で形成しても良い。また、前述した、図２（Ｂ）の構成からＰ＋型コンタクト層１４を削除したコンタクト用開口２５と図８（Ａ）のくぼみ部１６まで延在するコンタクト用開口２５とを適切な比率で形成しても良い。
【００７１】
図８（Ｂ）はゲート引き出し領域６ａ近傍の該絶縁膜のエッチバック後の状態を示している。トレンチ４内の側壁に形成された第１のスペーサ１１ａの側面に第２のスペーサ１５ａが形成され、第２のスペーサ１５ａの側面を端面とするコンタクト用開口２５ａが形成される。コンタクト用開口２５ａの底面にはゲート電極１２ｂの表面の一部が露出する。図８（Ｃ）は幅の狭いトレンチ５近傍のエッチバック後の状態を示している。新たに堆積された絶縁膜はエッチバックにより除去され、トレンチ５内は先の絶縁膜１１ａ等が埋設されたままである。
【００７２】
次に、図９に示すように、トレンチ４の内部を含む半導体基板７の表面全面を被覆するタングステン（Ｗ）膜等の金属膜をＣＶＤ法等により形成する。通常、ポリシリコン膜を使用するが、導電性を持たせるためＮ＋型のポリシリコン膜を使用するのでＮ＋型ソース層１３とはオーミック接触するが、トレンチ４の底面に露出するＰ＋型コンタクト層１４とのオーミック接続が難しいからである。
【００７３】
次にゲート接続電極形成領域６にレジストマスクでゲート接続電極１７ｃのパターン形成をした後、上記タングステン膜を所定の異方性エッチング等によりエッチング除去する。図９（Ａ）には、エッチング後にコンタクト用開口２５内をＰ＋型コンタクト層１４及びＮ＋型ソース層１３の双方と接続しその上端まで延在するタングステン膜からなるソース引き出し電極１７ａを示している。
【００７４】
Ｐ＋型コンタクト層１４及びＮ＋型ソース層１３とオーミック接続したソース引き出し電極１７ａはコンタクト用開口２５の上端まで引き出される。また、左右に分断されたＮ＋型ソース層１３はその中間の空間をソース引き出し電極１７ａの構成材料であるタングステンで埋め込まれることになり、左右に分断されたＮ＋型ソース層１３とその間を埋めるタングステンにより一体化される事になり、あたかも分断されない１個のＮ＋型ソース層１３と同じ働きをする。
【００７５】
その結果、一本のソース引き出し電極１７ａが、コンタクト用開口２５の幅を増大することなくＰ＋型コンタクト層１４の引き出し役とＮ＋型ソース層１３の引き出し役の２つの作用効果を発揮することになる。従って、図１に示すソース領域１の幅を全体として狭める事ができ、ＮチャネルトレンチパワーＤＭＯＳトランジスタのサイズの縮小が可能となる。前述の如くＮＰＮ寄生トランジスタのオン防止効果も増大する。
【００７６】
図９（Ｂ）にタングステン膜のエッチング後のゲート引き出し電極１７ｂ形成領域近傍の状態を示す。同図に示すように、ゲート接続電極１７ｃ形成領域がレジストマスクで被覆されていることからゲート引き出し電極１７ｂに連続してゲート接続電極１７ｃが絶縁膜２３上に延在して形成される。図４に示す２層アルミ等配線技術を使用する場合はゲート接続電極１７ｃ形成領域にレジストマスクを形成することなく全面エッチバックすればよい。
【００７７】
図９（Ｃ）は幅の狭いトレンチ５領域近傍のタングステンのエッチング後の状態を示す。トレンチ５内が絶縁膜１１ｂ等で埋設されることからその上に堆積されたタングステン膜は全てエッチングにより除去される。その結果、図１のソース引き出し領域１に形成された図９（Ａ）に示すタングステンからなるソース引き出し電極１７ａと図１のゲート引き出し領域６ａに形成された図９（Ｂ）に示すタングステンからなるゲート引き出し電極１７ｂとは、図１で示すタングステンからなる引き出し電極の存在しない幅の狭いトレンチ５部分で完全に分離される。
【００７８】
次に、図２に示すようにトレンチ４の側壁に隣接するＮ−型ドレイン層１８ａの表面に所定の工程を経てイオン注入によりＮ＋型ドレイン層１８を形成する。次に、同図に示すように半導体基板７の表面全面に層間絶縁膜１９等を堆積して、所定の工程を経てコンタクト開口３２、３３を形成し、ソース引き出し電極１７ａと接続するソース電極２１、Ｎ＋ドレイン層１８と接続するドレイン電極２０を形成し、図３（Ａ）に示すようにゲート接続電極１７ｃと接続する外部ゲート電極２４を形成する。最後にパッシベーション膜で全体を被覆することによりＮチャネルトレンチパワーＤＭＯＳトランジスタは完成する。
【００７９】
〔第２の実施形態〕
次に第２の実施形態について図１０に基づいて説明する。第２の実施形態の平面図は第
１の実施形態と同一であり図１に示される。図１０（Ａ）は第２の実施形態を示すソース引き出し電極１７ａ形成領域を中心とする断面図で図１のＡ−Ａ断面図である。図１０（Ａ）と図２（Ａ）を比較した場合、異なる点はＮ＋型ソース層１３の直下に形成されるＰ＋型コンタクト層１４の横幅が図１０（Ａ）の方が小さいだけである。作用効果も略同一である。
【００８０】
図１０（Ｂ）は第２のスペーサ１５の両側面にＮ＋型のポリシリコンでポリシリコン引き出し電極２２を形成し、その間のくぼみ部１６に露出したＮ＋型ソース層１３とＰ＋型コンタクト層１４の双方に接続し、コンタクト用開口２５の上端まで延在するタングステンからなるソース引き出し電極１７ａを形成している様子を示している。
【００８１】
ソース引き出し電極１７ａとポリシリコン引き出し電極２２とは互いに接触している面の全面でオーミック接続する。またポリシリコン引き出し電極２２はＮ＋型ソース層１３とはオーミック接続する。従って、この構造にすると結果的にＮ＋型ソース層１３とソース引き出し電極１７ａの接続面積を増加させる効果がある。
【００８２】
次に本実施形態の半導体装置の製造方法について説明する。本実施形態の製造方法の内、図１０（Ａ）については、第１の実施形態とＰ＋型コンタクト層１４の形成工程が異なるだけなので図面は省略して説明する。第１の実施形態の半導体装置の製造方法を示す図５、図６については同様である。図７が異なり、この段階ではＰ＋型コンタクト層１４は形成されず、トレンチ底面の下部のＰ型ベース層９内にはＮ＋型ソース層１３のみ形成される。
【００８３】
次に図８の工程で絶縁物からなるスペーサ１５が形成されスペーサ１５の側面を端面とするコンタクト用開口２５の底面にＮ＋型ソース層１３を露出させた後、コンタクト用開口２５と同一側面からなるくぼみ部１６を、Ｎ＋型ソース層１３を貫通してＰ型ベース層９まで延在して形成する。次にコンタクト用開口２５の上部からＢイオンをくぼみ部１６内のＰ型ベース層９内にイオン注入し熱処理することによりＰ型ベース層９内にＰ＋型コンタクト層１４を形成する。この結果、Ｐ＋型コンタクト層１４がＮ＋型ソース層１３の直下のくぼみ部１６を中心にＰ型ベース層９内に第１の実施形態よりは小さな幅で形成される。その後は図９に示すようにソース引き出し電極１７ａ等を形成し、最後に図１０（Ａ）に示すようにＮチャネルトレンチパワーＤＭＯＳトランジスタが完成する。
【００８４】
次に、図１０（Ｂ）の場合の製造方法を図１１に基づいて説明する。第２のスペーサ１５によりコンタクト用開口２５を形成までは図１０（Ａ）の場合と同様である。次にトレンチ４内を含む半導体基板７の表面全面にポリシリコン膜を堆積し所定の工程を経てポリシリコン膜をＮ＋型のポリシリコン膜にする。次にポリシリコン膜全体を所定の異方性エッチングによりエッチバックして第２のスペーサ１５の側壁にポリシリコン引き出し電極２２を形成する。
【００８５】
ポリシリコン引き出し電極２２はＮ＋型にドーピングされているのでＮ＋型ソース層１３の表面とオーミックな接続をする事ができる。次にポリシリコン引き出し電極２２をマスクとしてＮ＋型ソース層１３を貫通し、Ｐ型ベース層９内まで延在するくぼみ部１６を形成する。この場合ポリシリコン引き出し電極２２の上部もエッチングされコンタクト用開口２５の上端より低くなるが問題ない。
【００８６】
次に、くぼみ部１６内に露出したＰ型ベース層９内にＢイオンをイオン注入してＰ＋型コンタクト層１４を形成する。前述した如く、ポリシリコン引き出し電極２２とソース引き出し電極１７ａとはオーミック接続し、ポリシリコン引き出し電極２２とＮ＋型ソース層１３ともオーミック接続するので、本形態によれば、実質的にソース引き出し電極１７ａとＮ＋型ソース電極１３との接続面積を増やす事ができる。
【００８７】
ポリシリコン引き出し電極２２を形成する場合のゲート引き出し電極１７ｂ形成領域の断面図を図１１（Ｂ）に示すが第１の実施形態と第２のスペーサ１５ａの両側面にポリシリコン引き出し電極２２ａが形成されるだけでそれ以外の差は無い。
【００８８】
なお、本実施形態に於いても、第１の実施形態の図２（Ｂ）と同様、Ｎ＋型ソース層１３が露出した状態のコンタクト用開口２５にソース引き出し電極１７ａを形成したものと上記くぼみ部１６内からソース引き出し電極１７ａを形成したものとを所定の間隔を開けて形成しても良い。
【００８９】
また、第１の実施形態の実施例の１つとして示したように、その直下にＰ＋型コンタクト層１４が形成されないＮ＋型ソース層１３に接続するソース引き出し電極１７ａと上記くぼみ部１６内からソース引き出し電極１７ａを形成したものとを所定の間隔をあけて形成してもよいことは言うまでも無い。
【００９０】
〔第３の実施形態〕
本発明の第３の実施形態について以下に説明する。第１の実施形態等とはソース層とドレイン層の形成場所が代わるだけなので新たな図面は省略し文章のみで説明する。第３の実施形態と第１の実施形態、第２の実施形態との主要な相違点は、トレンチ４の底面の直下のＰ型半導体基板７に形成されるのがＮ＋型ドレイン層１８であり、トレンチ４の上端に隣接して形成されるのが第１、第２の実施形態と同じ構成からなるＰ型ベース層９、ＰＮ＋型ソース層１３及びＰ＋型コンタクト層１４となる点である。
【００９１】
従って、第３の実施形態に係るＮチャネルトレンチＤＭＯＳトランジスタの平面図も第１の実施形態に係る図１と同一となる。その結果、トレンチ４の底面に露出したＮ＋型ドレイン層１８と接続されトレンチ上端まで延在するドレイン引き出し電極が形成されるが、係るドレイン引き出し電極とゲート引き出し電極１７ｂは第１の実施形態等と同様、幅の狭いトレンチ５領域で確実に分断される。
【００９２】
また、トレンチ上端に隣接して形成されるＮ＋型ソース層１３の直下のＰ型ベース層９内にＰ＋型コンタクト層１４が形成されることから第１の実施形態等と同じ理由で、Ｎ＋型ソース層１３の幅を狭めることが可能になりＮチャネルパワーＭＯＳトランジスタのサイズの縮小化が図れる。またＮＰＮ寄生トランジスタのオン防止によりソース・ドレイン間絶縁破壊電圧ＶＤＳの低下の防止も図れる。
【００９３】
なお、本実施形態では、ソース電極はトレンチ４の底面から引き出されるわけではないがＮ＋型ソース層やＰ＋型コンタクト層との接続方法は、第１の実施形態、第２の実施形態の場合と同様、くぼみ部を形成して行うこと等の種々の形態が実現できることは言うまでも無い。
【００９４】
次に大きな相違点は、図２（Ａ）に示すゲート電極１２ａと第１のスペーサ１１の位置がＮ＋型ソース層１３が半導体基板７の表面側に形成されることから上下逆になる点である。この場合、最初に半導体基板の表面全体を被覆する絶縁膜を所定の異方性エッチングでエッチバックして、トレンチ４等内を絶縁膜で埋め込む。その後、その上に堆積されたポリシリコン膜を異方性エッチングによりエッチバックしてトレンチ４の上方の側壁にゲート電極を形成する。チャネル部をＮ＋型ソース層に隣接して形成する必要があるからである。
【００９５】
その他の相違点はＰ型半導体基板７内にトレンチ４の底面直下からトレンチ４の側壁に延在して形成されるのが第１の実施形態ではＰ型ベース層９であるのに対して本実施形態ではＮ−型ドレイン層１８ａである点である。また上述の如く、Ｐ型ベース層９は半導体基板の表面から形成される点も異なる。Ｎ−ドレイン層１８ａは第１の実施形態等と同様、Ｐ型半導体基板７の表面から形成することができるがトレンチ４の側壁からＰ型半導体基板７内にリン（Ｐ）イオン等をイオン注入することによっても容易に形成できる。Ｐ型ベース層９もＰ型半導体基板７の表面から容易に形成できる。
【００９６】
本発明の各実施形態では、ＮチャネルトレンチパワーＤＭＯＳの場合について記載したがＰチャネルトレンチパワーＤＭＯＳトランジスタについて適用できることは言うまでも無く、技術的思想が同一の他の実施形態にも適用できる。
【符号の説明】
【００９７】
１  ソース領域    ２  ゲート領域    ３  ドレイン領域    ４  トレンチ
５  幅が狭いトレンチ    ６  ゲート接続電極領域    ６ａ  ゲート引き出し領域
７  Ｐ型半導体基板    ９  Ｐ型ベース層    １０  ゲート絶縁膜    
１１、１１ａ  第１のスペーサ    １２ａ、１２ｂ、１２ｃ  ゲート電極    
１３  Ｎ＋型ソース層    １４  Ｐ＋型コンタクト層    １５、１５ａ  第２のスペーサ
１６  くぼみ部    １７ａ  ソース引き出し電極    １７ｂ  ゲート引き出し電極    
１７ｃ  ゲート接続電極    １８  Ｎ＋ドレイン層    １８ａ  Ｎ−ドレイン層    
１９  層間絶縁膜    ２０  ドレイン電極    ２１  ソース電極    
２２、２２ａ  ポリシリコン引き出し電極    ２３  絶縁膜    ２４  外部ゲート電極    ２５  コンタクト用開口    ２７  層間絶縁膜    ２８  ゲート接続電極    
２９  層間絶縁膜    ３０  外部ゲート電極    ３１〜３４、コンタクト開口    
５９  ソース領域    ６０  ゲート領域    ６１  ドレイン領域    
６２  Ｐ＋型コンタクト領域    ６３、６４、６５  コンタクト用開口    
【図１】
2011171420.tif 000003
【図２】
2011171420.tif 000004
【図３】
2011171420.tif 000005
【図４】
2011171420.tif 000006
【図５】
2011171420.tif 000007
【図６】
2011171420.tif 000008
【図７】
2011171420.tif 000009
【図８】
2011171420.tif 000010
【図９】
2011171420.tif 000011
【図１０】
2011171420.tif 000012
【図１１】
2011171420.tif 000013
【図１２】
2011171420.tif 000014
【図１３】
2011171420.tif 000015