(57)【要約】【課題】積層される半導体基板同士が、貫通孔の内部に埋め込まれる導電体により、電気的に良好に接続される半導体装置を提供する。【解決手段】第１半導体基板ＳＣＰは、主表面を有する基板ＳＵＢと、基板ＳＵＢ内および基板ＳＵＢ上に形成された半導体素子ＴＲと、半導体素子ＴＲに電気的に接続された配線ＭＴＬと、基板ＳＵＢの主表面であり、互いに対向する第１主面と第２主面とを貫通し、配線ＭＴＬに達する貫通孔の内部に形成された導電層ＴＳＶとを有する。第１半導体基板ＳＣＰと第２半導体基板ＳＣＰとが積層され、導電層ＴＳＶは第２半導体基板ＳＣＰの配線ＭＴＬと電気的に接続される。導電層ＴＳＶの第２主面では、貫通孔の端部の周囲には凹部ＤＵＭが形成され、凹部ＤＵＭの底壁面は基板ＳＵＢの内部に存在する。導電層ＴＳＶを構成する導電材料ＣＵが凹部ＤＵＭの内部に充填される。【選択図】図２１
2011258687.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体基板が積層された半導体装置であって、
前記半導体基板のうち第１半導体基板は、
主表面を有する基板と、
前記基板内および前記基板上に形成された第１半導体素子と、
前記第１半導体素子に電気的に接続された第１配線と、
前記基板の前記主表面であり、互いに対向する第１主面と第２主面とを貫通し、前記第１配線に達する貫通孔の内部に形成された導電層とを有しており、
前記半導体基板のうち、前記第１半導体基板に直接積層される第２半導体基板は、第２半導体素子と、第２配線とを有し、
前記導電層は前記第２半導体基板の前記第２配線と電気的に接続され、
前記第１半導体基板の前記第２主面では、前記貫通孔の端部の周囲には凹部が形成され、
前記凹部の底壁面は前記基板の内部に存在し、
前記導電層を構成する導電材料が前記凹部の内部に充填される、半導体装置。
【請求項２】
前記導電層と前記凹部の内部に充填された前記導電材料とは互いに電気的に接続される、請求項１に記載の半導体装置。
【請求項３】
前記導電層の端部および前記凹部は前記導電層の端部の中央部を中心とした点対称の平面形状を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記凹部は平面視において前記導電層に対して点対称となる位置に配置される、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記導電層と、前記第２半導体基板の前記第２配線とは、マイクロバンプにより接続される、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記マイクロバンプは前記凹部および前記導電層の前記端部の全面を覆う、請求項５に記載の半導体装置。
【請求項７】
前記第１半導体基板は多層配線を有する、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
主表面を有する基板と、前記基板内および前記基板上に形成された第１半導体素子と、前記第１半導体素子と電気的に接続された第１配線とを有する第１半導体基板を準備する工程と、
前記基板の前記主表面であり、互いに対向する第１主面と第２主面とを貫通し、前記第１配線に達する貫通孔および、前記第２主面に設けられる前記貫通孔の一方の端部の周囲に凹部を形成する工程と、
前記貫通孔および前記凹部の内部を充填する導電層を形成する工程と、
第２半導体素子と第２配線とを有する第２半導体基板を準備する工程と、
前記第１半導体基板と、前記第２半導体基板とを積層する工程と、
前記導電層と、前記第２半導体基板の前記第２配線とを、互いに電気的に接続する工程とを備え、
前記凹部の底壁面は前記基板の内部に存在する、半導体装置の製造方法。
【請求項９】
前記貫通孔および前記凹部を形成する工程は、前記積層する工程の前になされる、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記貫通孔および前記凹部を形成する工程は、前記積層する工程の後になされる、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、多層配線構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの配線の最小幅が約１００ｎｍ以下になるなど微細化が進むにしたがって、多層配線技術におけるＲＣ（Resistance-Capacitance）遅延がデバイス特性に与える影響が深刻な問題になっている。半導体デバイスが多数組み込まれた半導体チップを複数積層する際の、たとえば外部素子との電気的な接続方法として、従来からワイヤボンディング技術が用いられる。しかし、ワイヤボンディングによる接続では、上記のＲＣ遅延のような問題を解決することが困難になっている。
【０００３】
そこで、半導体チップを構成する基板に貫通孔を形成して、当該貫通孔に導電体を埋め込み、基板の互いに対向する一方の主表面と他方の主表面とを電気的に接続することが可能な電極を形成する。このような基板を積層することで、半導体チップ同士を直接電気的に接続する。以上に示す、貫通孔に導電体が埋め込まれた構成のＴＳＶ（Through-Si-Via）が提案されている。
【０００４】
たとえば特開２００９−１５８７６４号公報（特許文献１）には、ＴＳＶが形成された半導体基板が積層された積層型半導体装置が開示されている。特開２００９−１５８７６４号公報においては、薄くなった半導体基板が、製造工程において周辺部にチッピングを形成する不具合を抑制するために、回路領域よりも周辺部に高密度のダミーバンプ（ダミーのＴＳＶ）が形成される。このことにより、ダミーバンプと他のウェハとが高い接合力にて接合され、周辺部における強度が高くなり、チッピングの発生が少なくなる旨が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５８７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコンからなる基板に形成された貫通孔の内部を導電体で埋め込むことにより、良好な電気特性および信頼性を有するＴＳＶを形成することが要求される。ＴＳＶの内部に銅などの導電体を埋め込む技術として、電解めっき技術が有力な手段として挙げられる。具体的には、平面視において１μｍ以上１００μｍ以下のオーダーの径を有し、高アスペクト比（ＡＲが３以上）を有するＴＳＶの内部への銅の埋め込みが、電解めっきにて安定かつ確実になされることが望ましい。
【０００７】
しかしながら、ＴＳＶの内部に導電体を埋め込む場合、ＴＳＶのパターンの周辺部におけるパターンのレイアウトが、電解めっき技術にてＴＳＶの内部に埋め込まれる導電体の性能に大きな影響を与えると考えられる。特開２００９−１５８７６４号公報には、この点についての開示がなされていない。このため、特開２００９−１５８７６４号公報のＴＳＶは、その内部の導電体の、ＴＳＶとの密着性が劣る可能性がある。その結果、当該基板を積層してなる半導体装置の導電性が劣化する可能性がある。
【０００８】
本発明は、以上の問題に鑑みなされたものである。その目的は、積層される半導体基板同士が、貫通孔の内部に埋め込まれる導電体により、電気的に良好に接続される半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による、複数の半導体基板が積層された半導体装置は以下の構成を備えている。上記半導体基板のうち第１半導体基板は、主表面を有する基板と、基板内および基板上に形成された第１半導体素子と、半導体素子に電気的に接続された第１配線と、基板の主表面であり、互いに対向する第１主面と第２主面とを貫通し、第１配線に達する貫通孔の内部に形成された導電層とを有している。上記半導体基板のうち、第１半導体基板に直接積層される第２半導体基板は、第２半導体素子と、第２配線とを有する。上記導電層は第２半導体基板の第２配線と電気的に接続される。上記第１半導体基板の第２主面では、貫通孔の端部の周囲には凹部が形成される。上記凹部の底壁面は基板の内部に存在する。上記導電層を構成する導電材料が凹部の内部に充填される。
【００１０】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。まず主表面を有する基板と、基板内および基板上に形成された第１半導体素子と、第１半導体素子と電気的に接続された第１配線とを有する第１半導体基板が準備される。上記基板の主表面であり、互いに対向する第１主面と第２主面とを貫通し、第１配線に達する貫通孔および、第２主面に設けられる貫通孔の一方の端部の周囲に凹部が形成される。上記貫通孔および凹部の内部を充填する導電層が形成される。第２半導体素子と第２配線とを有する第２半導体基板が準備される。上記第１半導体基板と、第２半導体基板とが積層される。上記導電層と、第２半導体基板の第２配線とが、互いに電気的に接続される。上記凹部の底壁面は基板の内部に存在する。
【発明の効果】
【００１１】
本発明の半導体装置は、半導体基板の第１主面と第２主面とを貫通する導電層の端部の周囲に形成される凹部により、導電層の内部への導電体の充填をより均一になすことができる。このため互いに積層される第１半導体基板と第２半導体基板とが高品質な導電層により導通された半導体装置を提供することができる。
【００１２】
本発明の半導体装置の製造方法を用いれば、半導体基板の第１主面と第２主面とを貫通する貫通孔の端部の周囲に形成される凹部により、当該貫通孔を充填する導電層をより均一にすることができる。このため互いに積層される第１半導体基板と第２半導体基板とが高品質な導電層により導通された半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略断面図である。
【図２】図１の半導体チップの構成を示す概略平面図である。
【図３】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の一例を示す概略平面図である。
【図４】図３中の点線で囲んだ領域「ＩＶ」の拡大概略平面図である。
【図５】図３のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第１変形例を示す概略平面図である。
【図７】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第２変形例を示す概略平面図である。
【図８】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第３変形例を示す概略平面図である。
【図９】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第４変形例を示す概略平面図である。
【図１０】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第５変形例を示す概略平面図である。
【図１１】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第６変形例を示す概略平面図である。
【図１２】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第７変形例を示す概略平面図である。
【図１３】１つの導通ビアと、その周囲のダミービアとの形状および位置関係の第８変形例を示す概略平面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２２】本発明の実施の形態１における導通ビアの製造方法の第１工程を詳細に示す概略断面図である。
【図２３】本発明の実施の形態１における導通ビアの製造方法の第２工程を詳細に示す概略断面図である。
【図２４】本発明の実施の形態１における導通ビアの製造方法の第３工程を詳細に示す概略断面図である。
【図２５】本発明の実施の形態１における導通ビアの製造方法の第４工程を詳細に示す概略断面図である。
【図２６】本発明の実施の形態１における導通ビアの製造方法の第５工程を詳細に示す概略断面図である。
【図２７】本発明の実施の形態１における導通ビアの製造方法の第６工程を詳細に示す概略断面図である。
【図２８】本発明の実施の形態１における導通ビアの製造方法の第７工程を詳細に示す概略断面図である。
【図２９】本発明の実施の形態１における導通ビアの製造方法の第８工程を詳細に示す概略断面図である。
【図３０】本発明の実施の形態１における導通ビアの製造方法の第９工程を詳細に示す概略断面図である。
【図３１】図５の概略断面図との比較用の、ダミービアが形成されない導通ビアの構成を示す概略断面図である。
【図３２】図１の概略断面図との比較用の半導体装置の多層配線構造の構成を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図３７】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図３８】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図３９】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図４０】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４１】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４２】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４３】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図４４】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図４５】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図４６】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態に係る半導体装置は、パッケージ基板ＰＳＵＢと、複数の半導体チップＳＣＰと、樹脂材料ＲＥＳとを備えるＩＣパッケージである。複数の半導体チップＳＣＰが積層された多層構造が、パッケージ基板ＰＳＵＢの一方の主表面上に配置される。パッケージ基板ＰＳＵＢ上に配置された半導体チップＳＣＰは、樹脂材料ＲＥＳに覆われる。
【００１５】
パッケージ基板ＰＳＵＢは、ＩＣパッケージの土台としての基板である。半導体チップＳＣＰは、たとえば半導体メモリなどを構成する回路が組み込まれた基板である。樹脂材料ＲＥＳは、半導体チップＳＣＰやパッケージ基板ＰＳＵＢを外部の異物などから保護する役割を有する。
【００１６】
半導体チップＳＣＰとパッケージ基板ＰＳＵＢとは、たとえばシリコンの単結晶からなる。半導体チップＳＣＰとパッケージ基板ＰＳＵＢとは、ワイヤボンディングＷＢＤや接続部ＣＯＮにより電気的に接続されている。ワイヤボンディングＷＢＤは、半導体チップＳＣＰとパッケージ基板ＰＳＵＢとの端子部ＥＥを互いに電気的に接続する。またパッケージ基板ＰＳＵＢの下部にははんだボールＢＡＬＬが形成されている。はんだボールＢＡＬＬは、当該ＩＣパッケージをプリント基板などの主表面上に実装するために、電気的に接続する部分である。
【００１７】
図２を参照して、半導体チップＳＣＰは、本体回路部と、積層配線部とを有している。半導体チップＳＣＰの主表面上において、本体回路部を取り囲むように積層配線部が配置されている。本体回路部には、多数の集積回路ＤＥＶが形成されている。集積回路ＤＥＶは、半導体チップＳＣＰを駆動するための主要な回路部分である。
【００１８】
積層配線部には、距離を隔てて複数の導通ビアＴＳＶ（導電層）が形成されている。導通ビアＴＳＶは、半導体チップＳＣＰを貫通する貫通孔の内部が、導電体により充填された構成を有する。当該導電体は具体的には、たとえば銅、タングステン、アルミニウム、ニッケル、金、銀、錫、鉛などの金属材料が用いられることが好ましい。複数の半導体チップＳＣＰと導通ビアＴＳＶとは、マイクロバンプＭＢＰとにより、互いに機械的にかつ電気的に接続される。マイクロバンプＭＢＰとは、導通ビアＴＳＶと半導体チップＳＣＰの主表面とが平面視において重なる位置に配置された、接続用の金属部材である。
【００１９】
図３を参照して、各々の導通ビアＴＳＶは、たとえば一辺の長さがＬの正方形の平面形状を有する。そして平面視における各々の導通ビアＴＳＶの端部（導通ビアＴＳＶの延在する方向に関する端部で、半導体チップＳＣＰの表面近傍）が露出する表面において、導通ビアＴＳＶの周囲にはダミービアＤＵＭが配置される。
【００２０】
図４を参照して、ダミービアＤＵＭは、たとえば一辺の長さがＬ１の正方形の平面形状を有する。そして隣り合うダミービアＤＵＭ同士の距離や、導通ビアＴＳＶとダミービアＤＵＭとの距離はＧ１である。
【００２１】
なお、Ｌ１の長さはＬの長さの１／１０以下であることが好ましく、Ｇ１の長さはＬ１／２以上であることが好ましい。
【００２２】
図５を参照して、１つの導通ビアＴＳＶと、複数のダミービアＤＵＭとの内部は同一の導電体ＣＵ（導電材料）により充填される。そして導通ビアＴＳＶとダミービアＤＵＭとの内部を充填する導電体ＣＵは、導通ビアＴＳＶの上部において導通ビアＴＳＶとダミービアＤＵＭとを連続するように配置されている。つまり導通ビアＴＳＶの内部とダミービアＤＵＭの内部とは導電体ＣＵにより互いに電気的に接続されている。
【００２３】
半導体チップＳＣＰを構成する基板ＳＵＢの内部に形成される導通ビアＴＳＶとダミービアＤＵＭとの内壁面（側壁面および底壁面）には、絶縁膜ＩＦとバリアメタルＢＲＬが形成されている。ただし導通ビアＴＳＶの底壁面にはバリアメタルＢＲＬのみが形成されている。これは図５においては説明用に基板ＳＵＢの内部に導通ビアＴＳＶの底壁面が配置されるが、実際には導通ビアＴＳＶの底壁面は他の配線と電気的に接続されるためである。
【００２４】
絶縁膜ＩＦおよびバリアメタルＢＲＬは、導通ビアＴＳＶとダミービアＤＵＭとを結ぶ表面上にも（導電体ＣＵと同様に）導通ビアＴＳＶとダミービアＤＵＭとを互いに連続するように形成されている。このように導通ビアＴＳＶやダミービアＤＵＭの外部に形成される絶縁膜ＩＦやバリアメタルＢＲＬは、導電体ＣＵの基板ＳＵＢなどの内部への拡散を防止する拡散防止膜ＡＤＦである。
【００２５】
以上のように、導電体ＣＵやバリアメタルＢＲＬなどは、断面図において櫛形の形状となるように形成される。
【００２６】
当該基板ＳＵＢは、他の半導体チップＳＣＰと、マイクロバンプＭＢＰにより互いに電気的に接続される。マイクロバンプＭＢＰはアンダーバンプメタルＵＢＭという金属層の上に形成されることが好ましい。またマイクロバンプＭＢＰは、平面視において導通ビアＴＳＶとダミービアＤＵＭとの表面の全面を覆うように配置されることが好ましい。
【００２７】
導通ビアＴＳＶやダミービアＤＵＭが正方形の平面形状を有する場合には、ダミービアＤＵＭが導通ビアＴＳＶの中央部（中心）に対して点対称の位置となるように配置されることが好ましい。つまりダミービアＤＵＭは、平面視における導通ビアＴＳＶの端部の中央部を中心とした点対称となるように配置される。
【００２８】
ダミービアＤＵＭを導通ビアＴＳＶの中心に対して点対称の位置とするためには、たとえば図６に示すように、導通ビアＴＳＶの各辺に沿うように、配置してもよいし、図７に示すように、導通ビアＴＳＶの各辺の一部のみ（中央付近のみ）に配置してもよい。あるいは図８に示すように、導通ビアＴＳＶの各辺の端部付近にのみ配置されてもよい。導通ビアＴＳＶの各辺に沿うように配置されるダミービアＤＵＭの数は１または２以上の任意の数とすることができる。
【００２９】
なお図６〜図８のようにダミービアＤＵＭが形成される場合においても、ダミービアＤＵＭがなす正方形の一辺の長さＬ１（図４参照）は、導通ビアＴＳＶがなす正方形の一辺の長さＬ（図３参照）の１／１０以下であることが好ましい。また隣り合うダミービアＤＵＭ同士の距離Ｇ１（図４参照）などはＬ１／２以上であることが好ましい。
【００３０】
しかし導通ビアＴＳＶやダミービアＤＵＭが取りうる平面形状は、正方形に限られない。たとえば円形、正偶数方形（正六角形や正八角形など）、平行四辺形などの、中心に対して点対称を有する平面形状を有していてもよい。図９を参照して、たとえば導通ビアＴＳＶやダミービアＤＵＭが円形の平面形状を有する場合には、導通ビアＴＳＶの中心から一定距離の領域に、円周に沿った方向に関して互いに等間隔にダミービアＤＵＭが配置されることが好ましい。この場合も、ダミービアＤＵＭは導通ビアＴＳＶの中心に対して点対称の位置となるように配置される。
【００３１】
図９の場合、ダミービアＤＵＭの直径Ｒ１は、導通ビアＴＳＶの直径Ｒの１／１０以下であることが好ましい。また隣り合うダミービアＤＵＭ同士の距離や、導通ビアＴＳＶとダミービアＤＵＭとの距離はＲ１／２以上であることが好ましい。
【００３２】
図１０〜図１１を参照して、導通ビアＴＳＶの周囲に、ダミートレンチＤＵＭＴが形成された構成であってもよい。ダミートレンチＤＵＭＴは、断面図においてダミービアＤＵＭと同様の凹部をなす形状であるが、平面形状が長方形である点において、ダミービアＤＵＭと異なる。
【００３３】
ダミートレンチＤＵＭＴがなす長方形の短辺の長さＬ１は、導通ビアＴＳＶの一辺の長さＬの１／１０以下であることが好ましい。またダミートレンチＤＵＭＴの長辺の長さＬ２は、たとえば図１０に示すように導通ビアＴＳＶの長さＬより長くてもよいし、たとえば図１１に示すように導通ビアＴＳＶの長さＬより短くてもよい。またダミートレンチＤＵＭＴの長辺は、導通ビアＴＳＶの辺とほぼ平行になるように配置されることが好ましい。ただし、ダミービアＤＵＭと異なり、ダミートレンチＤＵＭＴは、導通ビアＴＳＶの中心に対して点対称となる位置に配置されなくてもよい。隣り合うダミートレンチＤＵＭＴ同士の距離Ｇ１などは、Ｌ１／２以上とすることが好ましい。
【００３４】
図１２を参照して、ダミートレンチＤＵＭＴが導通ビアＴＳＶの周囲にて矩形の環状となるように形成されていることがより好ましい。つまりダミートレンチＤＵＭＴは、導通ビアＴＳＶの外周に沿った方向に関して連続するように配置されることがより好ましい。
【００３５】
さらに図１３を参照して、導通ビアＴＳＶの周囲にダミービアＤＵＭとダミートレンチＤＵＭＴとが混在するように形成されていてもよい。図１２および図１３においても、Ｌ１やＧ１などの条件は他の例と同様にすることが好ましい。
【００３６】
以上に説明したダミービアＤＵＭやダミートレンチＤＵＭＴは、深さが基板ＳＵＢ（図５参照）の一方の主表面から他方の主表面に達することなく、基板ＳＵＢの内部に底壁面が配置される態様となることが好ましい。このようにすれば、導通ビアＴＳＶの近傍に配置される導電パターン等が、ダミービアＤＵＭ等に妨げられることなく、スムースに形成される。
【００３７】
次に、図１４〜図２１を参照しながら、本実施の形態に係る半導体装置の、特に複数の半導体チップＳＣＰの積層構造の製造方法について説明する。
【００３８】
図１４を参照して、主表面を有する基板ＳＵＢａが準備される。基板ＳＵＢａはたとえばシリコンなどの半導体材料の単結晶からなる。基板ＳＵＢａの一方の主表面（第１主面：上側の主表面）に、基板ＳＵＢａと異なる導電型のウェル領域ＷＥＬが形成され、ウェル領域ＷＥＬの内部および、基板ＳＵＢａの第１主面上にトランジスタＴＲ（第１半導体素子）が形成される。
【００３９】
トランジスタＴＲは、基板ＳＵＢの内部（主表面上）の、特に分離絶縁膜ＳＴＩにより囲まれた活性領域に複数形成される。トランジスタＴＲとしては、たとえばＭＩＳトランジスタ（Metal Insulator Semiconductor）が形成される。ＭＩＳトランジスタは、ソース領域ＳＯ、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、ドレイン領域ＤＲ、側壁絶縁膜ＳＷなどを有している。ソース領域ＳＯやドレイン領域ＤＲの上には金属膜ＭＦが形成される。
【００４０】
トランジスタＴＲ上には、複数の層間絶縁膜ＩＩが形成され、各層間絶縁膜ＩＩの主表面上には金属配線ＭＴＬ（第１配線）が形成される。さらに金属配線ＭＴＬ同士を電気的に接続する金属導電膜ＴＭＴＬが形成される。金属膜ＭＦは、ソース領域ＳＯやドレイン領域ＤＲと、金属配線ＭＴＬとを電気的に接続する際のコンタクト抵抗を低減するために形成される。これらはすべて、一般公知の材料からなり、通常の形成方法により形成される。
【００４１】
積層された金属配線ＭＴＬや金属導電膜ＴＭＴＬは配線層ＩＬを構成する。トランジスタＴＲから発せられた電気信号は、配線層ＩＬにより送られる。このように図１４においては半導体チップＳＣＰ１は多層配線構造をなしている。しかし半導体チップＳＣＰ１の態様は必ずしもこれに限定されない。
【００４２】
以上のように基板ＳＵＢａと配線層ＩＬとが積層される領域が半導体チップＳＣＰ１（第１半導体基板）となり、半導体チップＳＣＰ１の本体回路部にトランジスタＴＲが形成される。
【００４３】
半導体チップＳＣＰ１の層間絶縁膜ＩＩの上面に、支持基板ＳＰＷが貼り付けられる。支持基板ＳＰＷは、次工程において半導体チップＳＣＰ１の表面に損傷を与えることを抑制するために設けられる。支持基板ＳＰＷはたとえばガラス（酸化珪素）、シリコン、ガリウム砒素、炭化珪素などからなる基板であることが好ましい。この支持基板ＳＰＷは、たとえば両面テープやはんだなど、一般公知の任意の方法により貼り付けられる。
【００４４】
図１５を参照して、基板ＳＵＢａの厚みを薄くする加工がなされる。具体的には、たとえばＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法などの一般公知の方法により、基板ＳＵＢａを、トランジスタＴＲが形成された主表面と反対側の主表面から研磨する。ここで研磨された基板ＳＵＢの表面が平坦な面となることが好ましい。
【００４５】
図１６を参照して、通常の写真製版技術およびエッチング技術により、半導体チップＳＣＰ１の積層配線部（図２参照）に、導通ビアホールＴＳＶＨ（貫通孔）およびダミービアホールＤＵＭＨ（凹部）が形成される。導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨは、それぞれ導通ビアＴＳＶおよびダミービアＤＵＭ（ダミートレンチＤＵＭＴ）を形成するための溝（孔）である。
【００４６】
導通ビアホールＴＳＶＨは、基板ＳＵＢの互いに対向する第１主面と第２主面（下側の主表面）とを貫通し、さらに層間絶縁膜ＩＩを貫通して、配線層ＩＬの最上面に達するように形成されることが好ましい。導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨは、平面視において図３や図６などに示す平面形状や配置を有するように形成されることが好ましい。ダミービアホールＤＵＭＨは、導通ビアホールＴＳＶＨの端部と並んで基板ＳＵＢの第２主面において露出するように、導通ビアホールＴＳＶＨの端部の周囲に形成される。
【００４７】
なおここでダミービアホールＤＵＭＨは、その底壁面が基板ＳＵＢの内部に存在する深さとなるように形成されることが好ましい。
【００４８】
図１７を参照して、導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨの内部に、たとえば銅からなる導電体ＣＵが充填される。この処理により導通ビアホールＴＳＶＨは導通ビアＴＳＶ（導電層）になり、ダミービアホールＤＵＭＨはダミービアＤＵＭまたはダミートレンチＤＵＭＴとなる。以後、ここではダミービアＤＵＭが形成されるものとして記載する。
【００４９】
導電体ＣＵの充填や成膜は、たとえば電解めっきと、写真製版技術とエッチング技術とを組み合わせることにより、すべて同時になされることが好ましい。
【００５０】
図１８を参照して、導通ビアＴＳＶおよびダミービアＤＵＭの形成された主表面上に、アンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰがこの順に形成される。アンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰは、たとえばＣＶＤ法や真空蒸着法、スパッタリング法と、写真製版技術とエッチング技術とを組み合わせることにより形成される。
【００５１】
アンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰは、いずれも一般公知の材料からなる。具体的には、たとえばアンダーバンプメタルＵＢＭはニッケル、金、銅、アルミニウム、シリコンまたはこれらの合金からなり、マイクロバンプＭＢＰはスズ、銀、銅、鉛またはこれらの合金からなることが好ましい。またアンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰは、基板ＳＵＢの主表面において、導通ビアＴＳＶとダミービアＤＵＭとの上、および導通ビアＴＳＶやダミービアＤＵＭの近傍の領域に成膜された導電体ＣＵの上をすべて覆うように形成されることがより好ましい。
【００５２】
図１９を参照して、別に準備された、トランジスタＴＲ（第２半導体素子）を半導体チップＳＣＰ２（第２半導体基板）と、半導体チップＳＣＰ１の導通ビアＴＳＶとが、たとえばマイクロバンプＭＢＰの熱処理などの一般公知の方法により、電気的に接続される。このとき２つの半導体チップＳＣＰ１と半導体チップＳＣＰ２とが積層される。より具体的には、たとえば半導体チップＳＣＰ２の金属配線ＭＴＬ（第２配線）や金属導電膜ＴＭＴＬの上に形成されたパッド電極ＰＡＤ（配線）と、半導体チップＳＣＰ１の導通ビアＴＳＶとが、マイクロバンプＭＢＰにより電気的に接続される。
【００５３】
なお図１９においては半導体チップＳＣＰ２は半導体チップＳＣＰ１と同様の多層配線構造をなしている。しかし半導体チップＳＣＰ２の態様は必ずしもこれに限定されない。
【００５４】
図２０を参照して、支持基板ＳＰＷが半導体チップＳＣＰ１から剥離される処理がなされる。
【００５５】
ところで半導体チップＳＣＰ１と半導体チップＳＣＰ２とが積層された後において、マイクロバンプＭＢＰの周囲は空隙となっている。しかし当該空隙がたとえば層間絶縁膜ＩＩと同様の絶縁膜により充填されてもよい。
【００５６】
図２１を参照して、半導体チップＳＣＰ１の導通ビアＴＳＶ上にパッド電極ＰＡＤが形成される。パッド電極ＰＡＤは、たとえばアルミニウムなどの一般公知の金属材料からなり、通常の写真製版技術およびエッチング技術により形成される。これにより、半導体チップＳＣＰ１のパッド電極ＰＡＤから電気信号を入力し、これを導通ビアＴＳＶやマイクロバンプＭＢＰを通じて半導体チップＳＣＰ２に伝えることができる。
【００５７】
以上により、半導体チップＳＣＰ１と半導体チップＳＣＰ２とが電気的に接続された積層構造が形成される。たとえば上記積層構造にさらに半導体チップＳＣＰ（図１参照）が積層されたものを用いて、図１のようなＩＣパッケージが形成される。
【００５８】
ここで、図１６〜図１８に示す、導通ビアＴＳＶおよびダミービアＤＵＭが形成される工程について、図２２〜図３０を参照しながらより詳細に説明する。なお図２２〜図３０においては、図１４〜図２１の積層配線部のみ図示されている。
【００５９】
図２２を参照して、基板ＳＵＢの一方の主表面（第２主面）上にフォトレジストＰＲａが塗布される。フォトレジストＰＲａ上には所望のパターンＰＴＮが形成されたフォトマスクＰＭＫがセットされ、通常の露光技術がなされる。
【００６０】
図２３を参照して、露光技術がなされたフォトレジストＰＲａが現像される。するとフォトマスクＰＭＫに形成されたパターンの形状に合わせて、フォトレジストＰＲａが部分的に除去され、フォトレジストＰＲｂとなる。パターンＰＴＮはフォトレジストＰＲｂがは部分的に除去された開口部である。
【００６１】
図２４を参照して、フォトレジストＰＲｂをハードマスクとして、通常の写真製版技術（露光技術、現像技術）およびエッチング技術がなされる。するとフォトレジストＰＲｂのパターンＰＴＮに合わせて、基板ＳＵＢや層間絶縁膜ＩＩなどがエッチングされ、第２主面を起点として導通ビアホールＴＳＶＨとダミービアホールＤＵＭＨとが同時に形成される。
【００６２】
このとき、導通ビアホールＴＳＶＨはダミービアホールＤＵＭＨより深く、具体的には第２主面から第１主面までを貫通し、第１主面よりさらに上側までエッチングするように形成される。逆に言えばダミービアホールＤＵＭＨは導通ビアホールＴＳＶＨよりも浅く、ダミービアホールＤＵＭＨの底壁面は基板ＳＵＢの内部に形成されることが好ましい。このように両者の深さに差が生じるのは、両者の平面視における面積が異なるためである。すなわち平面視における面積の大きい導通ビアホールＴＳＶＨの方が、ダミービアホールＤＵＭＨよりもエッチングに多くの時間を要するため、深く形成される。
【００６３】
導通ビアホールＴＳＶＨは、基板ＳＵＢの第１主面と第２主面とを貫通し、配線層ＩＬの金属配線ＭＴＬなどに達するように形成される。一方、ダミービアホールＤＵＭＨは、導通ビアホールＴＳＶＨの第２主面側の端部の周囲に形成される。導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨは、いずれも基板ＳＵＢの第２主面において露出するように形成される。またフォトレジストＰＲｂは、基板ＳＵＢなどのエッチング時に同時にエッチングされるため薄くなり、フォトレジストＰＲｃとなる。
【００６４】
図２５を参照して、通常のアッシング処理およびウェットエッチング技術により、フォトレジストＰＲｃが除去される。
【００６５】
図２６を参照して、基板ＳＵＢの第２主面上および、導通ビアホールＴＳＶＨとダミービアホールＤＵＭＨとの内壁面に、たとえばＣＶＤ法により、シリコン酸化膜などの絶縁膜ＩＦａが形成される。
【００６６】
図２７を参照して、通常の写真製版技術およびエッチング技術により、導通ビアホールＴＳＶＨの底壁面に形成された絶縁膜ＩＦａが除去され、絶縁膜ＩＦが形成される。
【００６７】
図２８を参照して、ＣＶＤ法や真空蒸着法などの通常の成膜技術により、絶縁膜ＩＦの上および導通ビアホールＴＳＶＨの底壁面上にバリアメタルＢＲＬが形成される。バリアメタルＢＲＬは、たとえばタンタル、タングステン、チタニウム、ルテニウム、ニッケル、モリブデン、シリコンの窒化物もしくは酸化物、またはタンタル、タングステン、チタニウム、ルテニウム、ニッケル、モリブデンを含む合金からなる窒化物もしくは酸化物の薄膜からなることが好ましい。
【００６８】
さらに基板ＳＵＢの第２主面上（バリアメタルＢＲＬ上）に、めっき電極膜としてのシードメタル（図示せず）が形成される。シードメタルは、たとえば銅、銀、金、アルミニウム、ニッケル、チタニウムもしくはこれらの合金からなる薄膜からなることが好ましい。
【００６９】
なお、上記の図１７〜図２１においては、図を見やすくするため、絶縁膜ＩＦおよび拡散防止膜ＡＤＦの図示が省略されている。
【００７０】
図２９を参照して、導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨの内部が、たとえば銅などの導電体ＣＵにより充填される。
【００７１】
このとき、平面視における導通ビアＴＳＶやダミービアＤＵＭの近傍の領域にも同時に導電体ＣＵが成膜されることが好ましい。つまり、導電体ＣＵは導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨの内部を充填し、かつ導通ビアＴＳＶおよびダミービアＤＵＭの露出された端部やその周囲（近傍）の全面を覆うことが好ましい。したがって導通ビアホールＴＳＶＨの内部とダミービアホールＤＵＭＨの内部と、第２主面上の導通ビアＴＳＶやダミービアＤＵＭの近傍の領域において、連続した一体の導電体ＣＵが同時に形成されることが好ましい。なお導電体ＣＵは、たとえば電解めっき法により形成されることが好ましい。
【００７２】
この後、平面視における面積が後述するアンダーバンプメタルＵＢＭやマイクロバンプＭＢＰとほぼ同じになるように、導電体ＣＵの上にフォトマスクを設置し、導電体ＣＵおよび拡散防止膜ＡＤＦをウェットエッチングする。つまりアンダーバンプメタルＵＢＭやマイクロバンプＭＢＰと平面視においてほぼ重なる領域において第２主面上の導電体ＣＵが残るように、導電体ＣＵおよび拡散防止膜ＡＤＦがパターニングされる。
【００７３】
図３０を参照して、通常の成膜技術や写真製版技術、エッチング技術により、アンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰが形成される。このとき、アンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰは、導通ビアＴＳＶとダミービアＤＵＭとの端部の全面を覆うように形成されることが好ましい。したがって、たとえば導通ビアＴＳＶとダミービアＤＵＭとの近傍の領域についてもアンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰによって覆われることが好ましい。したがって導通ビアＴＳＶの端部上とダミービアＤＵＭの端部上と、導通ビアＴＳＶとダミービアＤＵＭとの近傍の領域上において、連続した一体のアンダーバンプメタルＵＢＭおよびマイクロバンプＭＢＰが同時に形成されることが好ましい。
【００７４】
以上の手順により、図１８に示す態様の半導体チップＳＣＰ１が形成される。
次に、本実施の形態の作用効果について説明する。
【００７５】
本実施の形態のように、導通ビアホールＴＳＶＨの周囲にダミービアホールＤＵＭＨが形成されれば、導電体ＣＵが導通ビアホールＴＳＶＨの内部により確実に充填される。つまり導通ビアホールＴＳＶＨの内部に、より高効率に、より高品質な導電体ＣＵを充填することができる。
【００７６】
導通ビアホールＴＳＶＨは幅に対して深さが大きいため、アスペクト比が大きい形状を有している。このためたとえば電解めっきを用いて導通ビアホールＴＳＶＨの内部に導電体ＣＵを高品質に充填することは困難である。つまりたとえば導通ビアＴＳＶの内部において導電体ＣＵが不均一に充填されたり、深い領域にて導電体ＣＵの充填率が低くなるなどの不具合が発生する可能性がある。このような不具合が発生すれば、導通ビアＴＳＶの導電性や電気的特性に影響を及ぼす可能性がある。
【００７７】
そこで、ダミービアホールＤＵＭＨと呼ばれる凹部が形成されていれば、電解めっきの際に導通ビアホールＴＳＶＨの周囲において電界集中が起こる。このため、たとえば図３１に示す、ダミービアホールＤＵＭＨが形成されていない導通ビアＴＳＶを形成する場合に比べて、導通ビアホールＴＳＶＨの内部への電界集中が容易となり、導通ビアホールＴＳＶＨの内部への導電体ＣＵの埋め込みが容易となる。つまり導通ビアホールＴＳＶＨへの導電体ＣＵの埋め込みがより確実になされる。
【００７８】
このとき、導電体ＣＵが導通ビアホールＴＳＶＨとダミービアホールＤＵＭＨとの周囲の領域にも成膜されれば、導通ビアホールＴＳＶＨの内部への電界集中の効果をさらに高めることができる。つまり、導通ビアホールＴＳＶＨの内部に充填される導電体ＣＵをさらに高品質にすることができ、積層構造を有するＩＣパッケージの、互いに積層される半導体チップ間を電気的に良好に導通することができる。
【００７９】
また導電体ＣＵが、導通ビアホールＴＳＶＨ、ダミービアホールＤＵＭＨ、およびこれらの周囲の領域に同時に充填、成膜されれば、導電体ＣＵが充填、成膜される面積がより大きくなる。このため導電体ＣＵと基板ＳＵＢとの密着性がより向上される。
【００８０】
互いに積層される半導体チップＳＣＰ同士がマイクロバンプＭＢＰにて接続されれば、半導体チップＳＣＰの基板ＳＵＢや配線（パッド電極ＰＡＤ）などとマイクロバンプＭＢＰとの密着性がより向上される。したがって半導体チップＳＣＰの積層構造をより高品質なものとすることができる。
【００８１】
また基板ＳＵＢの第２主面上において、導通ビアＴＳＶおよびダミービアＤＵＭの全面を覆うように、アンダーバンプメタルＵＢＭやマイクロバンプＭＢＰが形成される。このようにすれば、たとえばダミービアＤＵＭが存在せず導通ビアＴＳＶのみの上にマイクロバンプＭＢＰなどが形成される場合に比べて、基板ＳＵＢとアンダーバンプメタルＵＢＭとマイクロバンプＭＢＰとの相互間の接触面積が大きくなる。このため、基板ＳＵＢとアンダーバンプメタルＵＢＭとマイクロバンプＭＢＰとの相互間の密着性を向上することができる。
【００８２】
さらに導通ビアＴＳＶやダミービアＤＵＭなどが、導通ビアＴＳＶの中央部を中心とした点対称の平面形状を有すれば、導電体ＣＵを充填する際に、導通ビアＴＳＶの内部の各領域に対して均一に電界を与え、電解めっきがより均一になされる。同様に、基板ＳＵＢの第２主面上において、ダミービアＤＵＭが導通ビアＴＳＶの中央部を中心とした点対称の平面形状となるように配置されれば、導通ビアＴＳＶの内部の各領域に対して均一に電界を与え、電解めっきがより均一になされる。つまり導通ビアＴＳＶによる電気的な導通を安定させることができる。
【００８３】
さらに導通ビアＴＳＶやダミービアＤＵＭなどのサイズ、導通ビアＴＳＶとダミービアＤＵＭとの間隔などを上記の条件とすることにより、電解めっきをより均一になす効果がさらに高められる。
【００８４】
また、たとえば図１２のダミートレンチＤＵＭＴのように、導通ビアＴＳＶの周囲の凹部が導通ビアＴＳＶの外周に沿って連続するように形成されれば、導通ビアＴＳＶの内部へより強い電界を確実に与えることができる。したがってより容易に、高い充填率の導電体ＣＵを導通ビアＴＳＶの内部に充填することができる。
【００８５】
本実施の形態の導通ビアＴＳＶにより、積層された半導体チップ同士が導通されるＩＣパッケージは、たとえば図３２に示すようにワイヤボンディングＷＢＤにより電気的に接続された多層配線構造を有するＩＣパッケージよりも、電気信号の遅延が抑制され、かつ半導体チップＳＣＰの集積度が向上される。
【００８６】
ところで、以上の工程のうち特に図２９に示す工程の変形例として、導電体ＣＵ形成後、たとえばＣＭＰにより、基板ＳＵＢの第２主面上の絶縁膜ＩＦおよびバリアメタルＢＲＬの一部が除去され、基板ＳＵＢの第２主面が平坦な面とされてもよい。この場合、基板ＳＵＢの第２主面上のバリアメタルＢＲＬは薄くなる。
【００８７】
この場合アンダーバンプメタルＵＢＭやマイクロバンプＭＢＰと平面視においてほぼ重なるような、拡散防止膜ＡＤＦをパターニングするための、導通ビアＴＳＶやダミービアＤＵＭの上のフォトマスクが不要となる。この場合、拡散防止膜ＡＤＦ（バリアメタルＢＲＬ）がパターニングされず第２主面の全体に配置されるために当該バリアメタルＢＲＬにおいてショートを起こし、電気信号の伝達に支障を来たす可能性が排除される。これは導通ビアＴＳＶの体積が拡散防止膜ＡＤＦのバリアメタルＢＲＬの体積に比べて非常に小さいため、バリアメタルＢＲＬにおけるリーク電流の影響が実質的に無視できるためである。
【００８８】
なお、上記ＣＭＰの後に形成されるアンダーバンプメタルＵＢＭやマイクロバンプＭＢＰは、導通ビアＴＳＶのみを覆うように形成されてもよいし、導通ビアＴＳＶとダミービアＤＵＭとの両方を覆うように形成されてもよい。
【００８９】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、半導体チップＳＣＰ同士を積層する方法において異なっている。以下、図３３〜図３９を参照しながら、本実施の形態における、複数の半導体チップＳＣＰの積層構造の製造方法について説明する。
【００９０】
図３３〜図３４は、実施の形態１の図１４〜図１５に示す工程と同様である。図３５を参照して、積層配線部に導通ビアホールＴＳＶＨおよびダミービアホールＤＵＭＨが形成される。この工程は、実施の形態１の図１６に示す工程に対応する。しかし本実施の形態では実施の形態１と異なり、導通ビアホールＴＳＶＨの形成される深さが浅い。具体的には、導通ビアホールＴＳＶＨの底壁面が配線層ＩＬの低層部の金属配線ＭＴＬに達するように形成される。
【００９１】
以上の点において、本実施の形態は実施の形態１と異なる。つまりこれ以降の工程すなわち図３６〜図３９に示す各工程は、実施の形態１の図１７〜図２０に示す工程と同様である。
【００９２】
本実施の形態では、導通ビアＴＳＶが、半導体チップＳＣＰ１の金属配線ＭＴＬと、半導体チップＳＣＰ２のたとえばパッド電極ＰＡＤとを電気的に接続するように形成される。これに対して実施の形態１では、導通ビアＴＳＶが、半導体チップＳＣＰ１のパッド電極ＰＡＤと半導体チップＳＣＰ２のパッド電極ＰＡＤとを電気的に接続するように形成される。
【００９３】
本実施の形態においても、実施の形態１と基本的に同様の効果を奏する。つまり導通ビアホールＴＳＶＨの周囲のダミービアホールＤＵＭＨにより、導通ビアホールＴＳＶＨの内部への導電体ＣＵの充填がより高効率に、かつより高品質になされる。
【００９４】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９５】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、半導体チップＳＣＰ同士を積層する方法において異なっている。以下、図４０〜図４６を参照しながら、本実施の形態における、複数の半導体チップＳＣＰの積層構造の製造方法について説明する。
【００９６】
図４０〜図４１は、実施の形態１の図１４〜図１５に示す工程と同様である。図４２を参照して、半導体チップＳＣＰ１と半導体チップＳＣＰ２とが積層される。ここでの半導体チップＳＣＰ１と半導体チップＳＣＰ２との固定については、たとえば実施の形態１と同様のマイクロバンプＭＢＰを用いてもよいし、たとえばエポキシ樹脂を接着材として用いることによる固定など、一般公知の方法を用いることができる。
【００９７】
図４３を参照して、実施の形態１の図２０の工程と同様に支持基板ＳＰＷが除去される。図４４を参照して、半導体チップＳＣＰ１上に半導体チップＳＣＰ３がさらに積層される。半導体チップＳＣＰ３はたとえば半導体チップＳＣＰ１、ＳＣＰ２と同様の構成からなる半導体基板である。また半導体チップＳＣＰ３の半導体チップＳＣＰ１への固定についても、図４２と同様の方法によりなされる。
【００９８】
図４５を参照して、半導体チップＳＣＰ３の最上面から下方向へ延び、半導体チップＳＣＰ１を貫通して半導体チップＳＣＰ２のパッド電極ＰＡＤに達する導通ビアＴＳＶおよびダミービアＤＵＭが形成される。導通ビアＴＳＶおよびダミービアＤＵＭが形成される手順は、実施の形態１の図１６〜図１７および図２２〜図３０に順ずる。
【００９９】
図４６を参照して、半導体チップＳＣＰ３の最上面（導通ビアＴＳＶおよびダミービアＤＵＭの端部となる表面）上にパッド電極ＰＡＤが形成され、パッド電極ＰＡＤと導通ビアＴＳＶとが電気的に接続される。以上の手順により、半導体チップＳＣＰ３と、その２層下の半導体チップＳＣＰ２とが導通ビアＴＳＶにて電気的に接続される。
【０１００】
このように導通ビアＴＳＶは、複数の半導体チップＳＣＰを貫通するように形成されてもよい。たとえば図４６においては半導体チップＳＣＰが３層積層されているが、４層以上の半導体チップＳＣＰが積層された場合においても、その最上層の半導体チップＳＣＰと最下層の半導体チップＳＣＰとを導通ビアＴＳＶにより電気的に接続することができる。
【０１０１】
本実施の形態においては、複数の半導体チップＳＣＰが積層された後に導通ビアＴＳＶが形成される点において、複数の半導体チップＳＣＰが積層される前に導通ビアＴＳＶが形成される実施の形態１および実施の形態２と異なる。このような場合においても、導通ビアＴＳＶの周囲に形成されるダミービアＤＵＭにより、導通ビアＴＳＶの内部への導電体ＣＵの充填が確実になされる。
【０１０２】
なお、実施の形態１〜実施の形態３の製造方法においてはいずれも、トランジスタＴＲが形成された後に導通ビアＴＳＶが形成されている。たとえばトランジスタＴＲが形成される前に導通ビアＴＳＶを形成する場合には、導通ビアＴＳＶの内部に充填する導電体は銅以外の導電材料であることが好ましい。
【０１０３】
トランジスタＴＲが形成される前に導通ビアＴＳＶが形成される場合、導通ビアＴＳＶを含む基板ＳＵＢを薄くする工程などにて、導通ビアＴＳＶの内部の銅が周囲に拡散する。するとその後に形成されるトランジスタＴＲに対して、拡散した銅が悪影響を与える可能性がある。さらに、銅で構成された導通ビアＴＳＶはトランジスタＴＲの形成時の熱処理工程によりダメージを受け、導通ビアＴＳＶとしての機能を損なう可能性がある。以上により、トランジスタＴＲが形成される前に導通ビアＴＳＶを形成する場合には、導通ビアＴＳＶの内部に充填する導電体は銅以外の導電材料であることが好ましい。
【０１０４】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１０５】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、組み合わせた実施の形態に記載の効果を同様に奏することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０６】
本発明は、多層配線構造を有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１０７】
ＡＤＦ  拡散防止膜、ＢＡＬＬ  はんだボール、ＢＲＬ  バリアメタル、ＣＯＮ  接続部、ＣＵ  導電体、ＤＥＶ  集積回路、ＤＲ  ドレイン領域、ＤＵＭ  ダミービア、ＤＵＭＨ  ダミービアホール、ＤＵＭＴ  ダミートレンチ、ＥＥ  端子部、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＦ，ＩＦａ  絶縁膜、ＩＩ  層間絶縁膜、ＩＬ  配線層、ＭＢＰ  マイクロバンプ、ＭＦ  金属膜、ＭＴＬ  金属配線、ＰＡＤ  パッド電極、ＰＭＫ  フォトマスク、ＰＲａ，ＰＲｂ，ＰＲｃ  フォトレジスト、ＰＳＵＢ  パッケージ基板、ＰＴＮ  パターン、ＲＥＳ  樹脂材料、ＳＣＰ，ＳＣＰ１，ＳＣＰ２，ＳＣＰ３  半導体チップ、ＳＯ  ソース領域、ＳＰＷ  支持基板、ＳＴＩ  分離絶縁膜、ＳＵＢ  基板、ＳＷ  側壁絶縁膜、ＴＭＴＬ  金属導電膜、ＴＲ  トランジスタ、ＴＳＶ  導通ビア、ＴＳＶＨ  導通ビアホール、ＵＢＭ  アンダーバンプメタル、ＷＢＤ  ワイヤボンディング、ＷＥＬ  ウェル領域。
【図１】
2011258687.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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