(57)【要約】【課題】従来の出力バッファ回路は、貫通電流が発生する可能性があった。【解決手段】本発明は、直列接続され共通ノードから出力信号を出力する第１のトランジスタ及び第２のトランジスタと、入力信号と第１の検知信号とに応じて前記第１のトランジスタを導通状態もしくは非導通状態に駆動する第１の駆動回路と、前記入力信号と第２の検知信号とに応じて前記第２のトランジスタを導通状態もしくは非導通状態に駆動する第２の駆動回路と、前記入力信号と前記第１の検知信号に応じ、前記第１のトランジスタが導通状態から非導通状態となった場合の前記共通ノード(LX)の電圧を検知し、その検知結果に応じて前記第２の検知信号により前記第２のトランジスタを非導通状態から導通状態とさせる検知回路と、を有する出力バッファ回路である。【選択図】図１
2011087036.tif 000002
【特許請求の範囲】
【請求項１】
直列接続され共通ノード(LX)から出力信号を出力する第１のトランジスタ及び第２のトランジスタと、
入力信号と第１の検知信号とに応じて前記第１のトランジスタを導通状態もしくは非導通状態に駆動する第１の駆動回路と、
前記入力信号と第２の検知信号とに応じて前記第２のトランジスタを導通状態もしくは非導通状態に駆動する第２の駆動回路と、
前記入力信号と前記第１の検知信号に応じ、前記第１のトランジスタが導通状態から非導通状態となった場合の前記共通ノードの電圧を検知し、その検知結果に応じて前記第２の検知信号により前記第２のトランジスタを非導通状態から導通状態とさせる検知回路と、を有する
出力バッファ回路。
【請求項２】
前記検知回路は、前記入力信号と前記第２の検知信号に応じ、前記第２のトランジスタが導通状態から非導通状態となった場合の前記共通ノードの電圧を検知し、その検知結果に応じて前記第１の検知信号により前記第１のトランジスタを非導通状態から導通状態とさせる
請求項１に記載の出力バッファ回路。
【請求項３】
前記第１及び第２のトランジスタは、第１の電源電圧を供給する第１の電源端子と、第２の電源電圧を供給する第２の電源端子との間に接続され、
前記検知回路は、
前記第１の電圧と前記第２の電圧の中間電位より前記第１の電圧側にある第１のしきい値電圧と、前記第２の電圧側にある第２のしきい値電圧と、を有する第１のシュミットバッファ回路と、
前記第１の電圧と前記第２の電圧の中間電位より前記第１の電圧側にある第３のしきい値電圧と、前記第２の電圧側にある第４のしきい値電圧と、を有する第２のシュミットバッファ回路と、を備え、
前記第２のシュミットバッファ回路は、前記第１のトランジスタが導通状態から非導通状態となり、前記共通ノードの電位が前記第４のしきい値電圧を超えた場合に、前記第２のトランジスタを非導通状態から導通状態とさせる前記第２の検知信号を出力し、
前記第１のシュミットバッファ回路は、前記第２のトランジスタが導通状態から非導通状態となり、前記共通ノードの電位が前記第１のしきい値電圧を超えた場合に、前記第２のトランジスタを非導通状態から導通状態とさせる前記第２の検知信号を出力する
請求項２に記載の出力バッファ回路。
【請求項４】
前記第１の電源電圧は出力バッファ回路の電源電圧であり、前記第２の電源電圧は接地電圧であり、
前記第１のしきい値電圧は、前記第３のしきい値電圧より高く、
前記第４のしきい値電圧は、前記第２のしきい値電圧より低い
請求項３に記載の出力バッファ回路。
【請求項５】
前記第１の駆動回路は、一方の入力に前記入力信号の逆相信号、他方の入力に前記第１の検知信号を入力し、その否定論理積の演算結果を前記第１のトランジスタの制御端子に出力するＮＡＮＤ回路を有し、
前記第２の駆動回路は、一方の入力に前記入力信号の同相信号、他方の入力に前記第２の検知信号の逆相信号を入力し、その論理積の演算結果を前記第２のトランジスタの制御端子に出力するＡＮＤ回路を有する
請求項１〜請求項４のいずれか１項に記載の出力バッファ回路。
【請求項６】
請求項１〜請求項５のいずれか１項に記載の出力バッファ回路を有し、
前記共通ノードと出力端子との間に直列接続されるインダクタと、
前記出力端子に一方の端子が接続されるコンデンサと、
カソードが前記共通ノードに接続されるショットキーダイオードと、を備える
レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路及これを用いたレギュレータ回路に関する。
【背景技術】
【０００２】
従来のスイッチングレギュレータ回路として、特許文献１のような技術が開示されている。図３に特許文献１に開示されている出力バッファ回路を用いたスイッチングレギュレータ回路１の構成を示す。図３に示すように、スイッチングレギュレータ回路１は、出力バッファ回路ＯＢ１と、ショットキーダイオードＳＤ１と、インダクタＬ１と、コンデンサＣ１とを有する。出力バッファ回路ＯＢ１は、ドライバ回路１０と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ２とを有する。
【０００３】
ＰＭＯＳトランジスタＭＰ１は電源電圧端子ＶＤＤとノードＬＸとの間に接続される。ＮＭＯＳトランジスタＭＮ２はノードＬＸと接地電圧端子ＧＮＤとの間に接続される。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２は、パワーＭＯＳトランジスタであり、スイッチングレギュレータ回路１の出力段を構成する。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２は、それぞれドライバ回路１０から出力されるゲート信号ＰＧＡＴＥ、ＮＧＡＴＥにより駆動される。
【０００４】
ショットキーダイオードＳＤ１は、ノードＬＸと接地電圧端子ＧＮＤとの間に接続される。ショットキーダイオードＳＤ１は、ノードＬＸの電圧が接地電圧ＧＮＤ程度（例えば、ＧＮＤ−０．３Ｖ程度）より低下しないために用いられる。
【０００５】
インダクタＬ１は、一方の端子がノードＬＸ、他方の端子がスイッチングレギュレータ回路１の出力端子に接続される。コンデンサＣ１は、一方の端子がスイッチングレギュレータ回路１の出力端子、他方が接地電圧端子ＧＮＤに接続される。インダクタＬ１とコンデンサＣ１とは、ノードＬＸに出力される信号に対するローパスフィルタとして機能する。
【０００６】
ドライバ回路１０は、インバータ回路ＩＶ１１〜ＩＶ１３、ＩＶ２１〜ＩＶ２５と、バッファ回路Ｂ１１と、シュミットバッファ回路ＳＢ１１、ＳＢ２１と、ＮＡＮＤ回路ＮＡＮＤ１１と、ＡＮＤ回路ＡＮＤ２１と、出力端子ＰＯＵＴ、ＮＯＵＴとを有する。
【０００７】
インバータ回路ＩＶ１１は、入力端子にＰＷＭ信号を入力し、出力端子からＰＷＭ信号を位相反転したＰＰＷＭ信号を出力する。ＮＡＮＤ回路ＮＡＮＤ１１は、一方の入力端子にＰＰＷＭ信号を入力し、他方の入力端子にＰＤＬＹ信号を入力し、演算結果をノードＮ１１に出力する。インバータ回路ＩＶ１２は、入力端子にノードＮ１１に出力された信号を入力し、出力端子から位相反転した信号を出力する。インバータ回路ＩＶ１３は、入力端子にインバータ回路ＩＶ１２からの出力信号を入力し、出力端子から位相反転した信号を出力端子ＰＯＵＴへ出力する。よって、インバータ回路ＩＶ１２、ＩＶ１３により電流バッファリングされた、ノードＮ１１の信号と同相のゲート信号ＰＧＡＴＥが出力端子ＰＯＵＴから出力される。
【０００８】
一方、このゲート信号ＰＧＡＴＥは、シュミットバッファ回路ＳＢ１１に入力される。シュミットバッファ回路ＳＢ１１は、出力端子ＰＯＵＴとノードＮ１２の間に接続される。バッファ回路Ｂ１１は、ノードＮ１２に出力される信号をバッファリングし、ＮＤＬＹ信号として出力する。
【０００９】
インバータ回路ＩＶ２１は、入力端子にＰＷＭ信号を入力し、出力端子からＰＷＭ信号を反転した信号を出力する。インバータ回路ＩＶ２２は、入力端子にインバータ回路ＩＶ２１から出力された信号を入力し、出力端子から位相反転した信号をＮＰＷＭ信号として出力する。ＡＮＤ回路ＡＮＤ２１は、一方の入力端子にＮＰＷＭ信号を入力し、他方の入力端子にＮＤＬＹ信号を入力し、演算結果をノードＮ２１に出力する。インバータ回路ＩＶ２３は、入力端子にノードＮ２１に出力された信号を入力し、出力端子から位相反転した信号を出力する。インバータ回路ＩＶ２４は、入力端子にインバータ回路ＩＶ２３からの出力信号を入力し、出力端子から位相反転した信号を出力端子ＮＯＵＴへ出力する。よって、インバータ回路ＩＶ２３、ＩＶ２４により電流バッファリングされた、ノードＮ２１の信号と同相のゲート信号ＮＧＡＴＥが出力端子ＮＯＵＴから出力される。
【００１０】
一方、このゲート信号ＮＧＡＴＥは、シュミットバッファ回路ＳＢ２１に入力される。シュミットバッファ回路ＳＢ２１は、出力端子ＮＯＵＴとノードＮ２２の間に接続される。インバータ回路ＩＶ２５は、入力端子にノードＮ２２に出力される信号を入力し、出力端子から位相反転した信号をＰＤＬＹ信号として出力する。
【００１１】
以上のようなスイッチングレギュレータ回路１の動作を示すタイミングチャートを図４に示す。また、シュミットバッファ回路ＳＢ１１、Ｂ２１の入出力特性を示すグラフを図５に示す。
【００１２】
まず、図４に示すように、時刻ｔ１にＰＷＭ信号がハイレベルに立ち上がり、ほぼ同時にＰＰＷＭ信号もロウレベルに立ち下がる。このとき、ＰＤＬＹ信号がハイレベルであることから、ＮＡＮＤ回路ＮＡＮＤ１１は、演算結果としてハイレベルの信号を出力する。よって、出力端子ＰＯＵＴからハイレベルのゲート信号ＰＧＡＴＥが出力される。
【００１３】
ここで、出力端子ＰＯＵＴにゲート信号ＰＧＡＴＥを出力するインバータ回路ＩＶ１３は、ＰＭＯＳトランジスタＭＰ１を十分ドライブする能力を有しているものとする。但し、ゲート容量等の影響によりＰＭＯＳトランジスタＭＰ１は、ゲート信号ＰＧＡＴＥの立ち上がりからオフ時間ＴＰｏｆｆ後の時刻ｔ３にオフ状態となるものとする。
【００１４】
一方、立ち上がったゲート信号ＰＧＡＴＥの電圧レベルが、図５に示すしきい値電圧ＶＨ以上となるのを検出すると、シュミットバッファ回路ＳＢ１１がハイレベルの信号を出力する。そして、バッファ回路Ｂ１１を経て、時刻ｔ２にハイレベルのＮＤＬＹ信号としてＡＮＤ回路ＡＮＤ２１の他方の入力端子に入力される。
【００１５】
一方の入力端子に入力されるＮＰＷＭ信号が時刻ｔ１で既にハイレベルであるため、上述したハイレベルのＮＤＬＹ信号が他方の入力端子に入力されると、ＡＮＤ回路ＡＮＤ２１は、演算結果としてハイレベルの信号を出力する。よって、出力端子ＮＯＵＴからハイレベルのゲート信号ＮＧＡＴＥが出力される。
【００１６】
ここで、出力端子ＮＯＵＴにゲート信号ＮＧＡＴＥを出力するインバータ回路ＩＶ２４は、ＮＭＯＳトランジスタＭＮ２を十分ドライブする能力を有しているものとする。但し、ゲート容量等の影響によりＮＭＯＳトランジスタＭＮ２は、ゲート信号ＮＧＡＴＥの立ち上がりからオン時間ＴＮｏｎ後の時刻ｔ４にオン状態となるものとする。
【００１７】
次に、図４に示すように、時刻ｔ５にＰＷＭ信号がロウレベルに立ち下がり、ほぼ同時にＮＰＷＭ信号もロウレベルに立ち下がる。このとき、ＮＤＬＹ信号がハイレベルであることから、ＡＮＤ回路ＡＮＤ２１は、演算結果としてロウレベルの信号を出力する。よって、出力端子ＮＯＵＴからロウレベルのゲート信号ＮＧＡＴＥが出力される。そして、ＮＭＯＳトランジスタＭＮ２は、ゲート信号ＮＧＡＴＥの立ち下がりからオフ時間ＴＮｏｆｆ後の時刻ｔ７にオフ状態となる。
【００１８】
一方、立ち下がったゲート信号ＮＧＡＴＥの電圧レベルが、図５に示すしきい値電圧ＶＬ以下となるのを検出すると、シュミットバッファ回路ＳＢ２１がロウレベルの信号を出力する。そして、インバータ回路ＩＶ２５を経て、時刻ｔ６にハイレベルのＰＤＬＹ信号としてＮＡＮＤ回路ＮＡＮＤ１１の他方の入力端子に入力される。
【００１９】
一方の入力端子に入力されるＰＰＷＭ信号が時刻ｔ５で既にハイレベルであるため、上述したハイレベルのＰＤＬＹ信号が他方の入力端子に入力されると、ＮＡＮＤ回路ＮＡＮＤ１１は、演算結果としてロウレベルの信号を出力する。よって、出力端子ＰＯＵＴからロウレベルのゲート信号ＰＧＡＴＥが出力される。そして、ＰＭＯＳトランジスタＭＰ１は、ゲート信号ＰＧＡＴＥの立ち下がりからオン時間ＴＰｏｎ後の時刻ｔ８にオン状態となる。
【００２０】
このように、レギュレータ回路１は、ドライバ回路１０の動作により、出力段のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２を排他的にオン、オフ制御している。つまり、上述したように、ゲート信号ＰＧＡＴＥを立ち上げてから、ゲート信号ＮＧＡＴＥを立ち上げ、もしくは、ゲート信号ＮＧＡＴＥを立ち下げてから、ゲート信号ＰＧＡＴＥを立ち下げるよう制御している。このような制御により、レギュレータ回路１のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２が同時にオン状態になることを防ぎ、貫通電流の発生を防止している。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００９−７１６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、レギュレータ回路１では、出力段のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２のスイッチング時間、つまり、上述したＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２のオン時間ＴＰｏｎ、ＴＮｏｎ、オフ時間ＴＰｏｆｆ、ＴＮｏｆｆの条件によっては、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２が両方オン状態となる可能性がある。例えば、図６に示すように、ＰＭＯＳトランジスタＭＰ１のオフ時間ＴＰｏｆｆが、ＮＭＯＳトランジスタＭＮ２のオン時間ＴＮｏｎより長い場合、もしくは、ＮＭＯＳトランジスタＭＮ２のオフ時間ＴＮｏｆｆが、ＰＭＯＳトランジスタＭＰ１のオン時間ＴＰｏｎより長い場合に、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２が両方オン状態となり貫通電流が発生する。この貫通電流により、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２の発熱の増加や破壊、電源効率の低下、電源ノイズの増加等の問題が発生する。
【課題を解決するための手段】
【００２３】
本発明は、直列接続され共通ノードから出力信号を出力する第１のトランジスタ及び第２のトランジスタと、入力信号と第１の検知信号とに応じて前記第１のトランジスタを導通状態もしくは非導通状態に駆動する第１の駆動回路と、前記入力信号と第２の検知信号とに応じて前記第２のトランジスタを導通状態もしくは非導通状態に駆動する第２の駆動回路と、前記入力信号と前記第１の検知信号に応じ、前記第１のトランジスタが導通状態から非導通状態となった場合の前記共通ノード(LX)の電圧を検知し、その検知結果に応じて前記第２の検知信号により前記第２のトランジスタを非導通状態から導通状態とさせる検知回路と、を有する出力バッファ回路である。
【００２４】
本発明にかかる出力バッファ回路は、第１のトランジスタが導通状態から非導通状態となった場合の前記共通ノードの電圧を検知し、その検知結果に応じて前記第２の検知信号により前記第２のトランジスタを非導通状態から導通状態とさせる。このため、第１、第２のトランジスタを排他的に導通状態とすることが確実にできる。
【発明の効果】
【００２５】
本発明にかかる出力バッファ回路は、出力段トランジスタが両方オン状態となり、貫通電流が発生することを防止することができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態にかかるレギュレータ回路の構成の一例である。
【図２】実施の形態にかかるレギュレータ回路の動作を示すタイミングチャートの一例である。
【図３】従来のレギュレータ回路の構成の一例である。
【図４】従来のレギュレータ回路の動作を示すタイミングチャートである。
【図５】シュミットバッファ回路の入出力特性を示す図である。
【図６】従来のレギュレータ回路の問題点を説明するタイミングチャートである。
【発明を実施するための形態】
【００２７】
発明の実施の形態
【００２８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明をスイッチングレギュレータ回路に適用したものである。
【００２９】
図１に本実施の形態にかかるスイッチングレギュレータ回路１００の構成の一例を示す。図１に示すように、スイッチングレギュレータ回路１００は、出力バッファ回路ＯＢ１０１と、ショットキーダイオードＳＤ１０１と、インダクタＬ１０１と、コンデンサＣ１０１とを有する。出力バッファ回路ＯＢ１０１は、ドライバ回路１１０と、ＰＭＯＳトランジスタＭＰ１０１と、ＮＭＯＳトランジスタＭＮ１０２とを有する。
【００３０】
ＰＭＯＳトランジスタＭＰ１０１は電源電圧端子ＶＤＤとノードＬＸとの間に接続される。ＮＭＯＳトランジスタＭＮ１０２はノードＬＸと接地電圧端子ＧＮＤとの間に接続される。なお、便宜上、符号「ＶＤＤ」、「ＧＮＤ」は、端子名を示すと同時に、それぞれ電源電圧ＶＤＤ、接地電圧ＧＮＤを示すものとする。
【００３１】
ＰＭＯＳトランジスタＭＰ１０１及びＮＭＯＳトランジスタＭＮ１０２は、パワーＭＯＳトランジスタであり、スイッチングレギュレータ回路１００の出力段を構成する。ＰＭＯＳトランジスタＭＰ１０１、ＮＭＯＳトランジスタＭＮ１０２は、それぞれドライバ回路１１０から出力されるゲート信号ＰＧＡＴＥ、ＮＧＡＴＥにより駆動される。
【００３２】
ショットキーダイオードＳＤ１０１は、ノードＬＸと接地電圧端子ＧＮＤとの間に接続される。ショットキーダイオードＳＤ１０１は、ノードＬＸの電圧が接地電圧ＧＮＤ程度（例えば、ＧＮＤ−０．３ＶＶ程度）より低下しないために用いられる。
【００３３】
インダクタＬ１０１は、一方の端子がノードＬＸ、他方の端子がドライバ回路１１０の出力端子に接続される。コンデンサＣ１０１は、一方の端子がスイッチングレギュレータ回路１００の出力端子、他方が接地電圧端子ＧＮＤに接続される。インダクタＬ１０１とコンデンサＣ１０１とは、ノードＬＸに出力される信号に対するローパスフィルタとして機能する。
【００３４】
ドライバ回路１１０は、インバータ回路ＩＶ１１１〜ＩＶ１１３、ＩＶ１２１〜ＩＶ１２５と、バッファ回路Ｂ１１１と、シュミットバッファ回路ＳＢ１１１、ＳＢ１２１と、ＮＡＮＤ回路ＮＡＮＤ１１１と、ＡＮＤ回路ＡＮＤ１２１と、出力端子ＰＯＵＴ、ＮＯＵＴと、入力端子ＬＸＩＮとを有する。
【００３５】
インバータ回路ＩＶ１１１は、入力端子にＰＷＭ信号を入力し、出力端子からＰＷＭ信号を位相反転したＰＰＷＭ信号を出力する。ＮＡＮＤ回路ＮＡＮＤ１１１は、一方の入力端子にＰＰＷＭ信号を入力し、他方の入力端子にＰＤＬＹ信号を入力し、演算結果をノードＮ１１１に出力する。インバータ回路ＩＶ１１２は、入力端子にノードＮ１１１に出力された信号を入力し、出力端子から位相反転した信号を出力する。インバータ回路ＩＶ１１３は、入力端子にインバータ回路ＩＶ１１２からの出力信号を入力し、出力端子から位相反転した信号を出力端子ＰＯＵＴへ出力する。よって、インバータ回路ＩＶ１１２、ＩＶ１１３により電流バッファリングされた、ノードＮ１１１の信号と同相のゲート信号ＰＧＡＴＥが出力端子ＰＯＵＴから出力される。
【００３６】
インバータ回路ＩＶ１２１は、入力端子にＰＷＭ信号を入力し、出力端子からＰＷＭ信号を反転した信号を出力する。インバータ回路ＩＶ１２２は、入力端子にインバータ回路ＩＶ１２１から出力された信号を入力し、出力端子から位相反転した信号をＮＰＷＭ信号として出力する。ＡＮＤ回路ＡＮＤ１２１は、一方の入力端子にＮＰＷＭ信号を入力し、他方の入力端子にＮＤＬＹ信号を入力し、演算結果をノードＮ１２１に出力する。インバータ回路ＩＶ１２３は、入力端子にノードＮ１２１に出力された信号を入力し、出力端子から位相反転した信号を出力する。インバータ回路ＩＶ１２４は、入力端子にインバータ回路ＩＶ１２３からの出力信号を入力し、出力端子から位相反転した信号を出力端子ＮＯＵＴへ出力する。よって、インバータ回路ＩＶ１２３、ＩＶ１２４により電流バッファリングされた、ノードＮ１２１の信号と同相のゲート信号ＮＧＡＴＥが出力端子ＮＯＵＴから出力される。
【００３７】
入力端子ＬＸＩＮは、ノードＬＸと接続される。
【００３８】
シュミットバッファ回路ＳＢ１１１は、入力端子ＬＸＩＮとノードＮ１１２との間に接続される。シュミットバッファ回路ＳＢ１１１は、入力端子ＬＸＩＮ（ノードＬＸ）の電圧を検知し、その入力端子ＬＸＩＮの電圧が所定のしきい値ＶＨ１（＞ＶＤＤ／２）を超えるとハイレベルの信号をノードＮ１１２へ出力し、所定のしきい値ＶＬ１（＜ＶＤＤ／２）より低下するとロウレベルの信号をノードＮ１１２へ出力する。以下、しきい値ＶＨ１を高電位側しきい値、しきい値ＶＬ１を低電位側しきい値と称す。しきい値ＶＨ１はできるだけ電源電圧ＶＤＤに近い値とすることが望ましい。
【００３９】
バッファ回路Ｂ１１１は、ノードＮ１１２に出力される信号をバッファリングし、ＰＤＬＹ信号として出力する。
【００４０】
シュミットバッファ回路ＳＢ１２１は、入力端子ＬＸＩＮとノードＮ１２２との間に接続される。シュミットバッファ回路ＳＢ１２１は、入力端子ＬＸＩＮの電圧を検知し、その入力端子ＬＸＩＮの電圧が所定のしきい値ＶＨ２（＞ＶＤＤ／２）を超えるとハイレベルの信号をノードＮ１２２へ出力し、所定のしきい値ＶＬ２（＜ＶＤＤ／２）より低下するとロウレベルの信号をノードＮ１２２へ出力する。以下、しきい値ＶＨ２を高電位側しきい値、しきい値ＶＬ２を低電位側しきい値と称す。しきい値ＶＬ２はできるだけ接地電圧ＧＮＤに近い値とすることが望ましい。
【００４１】
なお、シュミットバッファ回路ＳＢ１１１とＳＢ１２１のそれぞれの高電位側しきい値ＶＨ１、ＶＨ２及び低電位側しきい値ＶＬ１、ＶＬ２の関係は、ＶＨ１≧ＶＨ２、ＶＬ１≧ＶＬ２とする。つまり、シュミットバッファ回路ＳＢ１１１の論理しきい値の方が、シュミットバッファ回路ＳＢ１２１よりも高電位側及び低電位側の両方で高いものとする。以下では、シュミットバッファ回路ＳＢ１１１を高論理しきい値、シュミットバッファ回路ＳＢ１２１を低論理しきい値を有すると表現する。
【００４２】
なお、詳細は後述するが、シュミットバッファ回路ＳＢ１１１はノードＬＸの電位がハイレベルとなるのを検知し、シュミットバッファ回路ＳＢ１２１はノードＬＸの電位がロウレベルとなるのを検知する検知回路としての機能を有する。よって、しきい値ＶＨ１をできるだけ電源電圧ＶＤＤに近い値とすることで、シュミットバッファ回路ＳＢ１１１は、ＮＭＯＳトランジスタＭＮ１０２が完全にオフ状態となったときのノードＬＸの電位を検知することができる。また、しきい値ＶＬ２をできるだけ接地電圧ＧＮＤに近い値とすることで、シュミットバッファ回路ＳＢ１２１は、ＰＭＯＳトランジスタＭＰ１０１がオフ状態となったときのノードＬＸの電位を検知することができる。
【００４３】
以上のようなスイッチングレギュレータ回路１００の動作を示すタイミングチャートを図２に示す。
【００４４】
まず、図２に示すように、時刻ｔ１にＰＷＭ信号がハイレベルに立ち上がり、ほぼ同時にＰＰＷＭ信号もロウレベルに立ち下がる。このとき、ＰＤＬＹ信号がハイレベルであることから、ＮＡＮＤ回路ＮＡＮＤ１１１は、演算結果としてハイレベルの信号を出力する。インバータ回路ＩＶ１１２、ＩＶ１１３でバッファリングされたハイレベルのゲート信号ＰＧＡＴＥが出力端子ＰＯＵＴから出力される。
【００４５】
ここで、出力端子ＰＯＵＴにゲート信号ＰＧＡＴＥを出力するインバータ回路ＩＶ１１３は、ＰＭＯＳトランジスタＭＰ１０１を十分ドライブする能力を有しているものとする。ゲート信号ＰＧＡＴＥがハイレベルに立ち上がるため、ＰＭＯＳトランジスタＭＰ１０１がオフ状態となる。但し、ゲート容量等の影響によりＰＭＯＳトランジスタＭＰ１０１は、ゲート信号ＰＧＡＴＥの立ち上がりからオフ時間ＴＰｏｆｆ後の時刻ｔ２にオフ状態となるものとする。
【００４６】
ＰＭＯＳトランジスタＭＰ１０１がオフ状態となるため、ノードＬＸの電圧が立ち下がる。そのノードＬＸの電圧降下を、入力端子ＬＸＩＮを経由してシュミットバッファＳＢ１２１が検知する。そして、ノードＬＸの電圧が、しきい値電圧ＶＬ２以下になるとロウレベルの信号をノードＮ１２２に出力する。なお、シュミットバッファ回路ＳＢ１１１もノードＬＸの電圧降下を当然検知し、バッファ回路Ｂ１１１を経由して、ＰＤＬＹ信号をロウレベルに変化させるが、ＮＡＮＤ回路ＮＡＮＤ１１１の演算結果出力には変化がない。
【００４７】
インバータ回路ＩＶ１２５は、そのノードＮ１２２に出力される信号を反転し、ハイレベルのＮＤＬＹ信号として出力する。
【００４８】
ＡＮＤ回路ＡＮＤ１２１は、他方の入力端子に上記ハイレベルのＮＤＬＹ信号を入力する。そして、一方の端子に入力するＮＰＷＭ信号が時刻ｔ１に既にハイレベルとなっているため、ＡＮＤ回路ＡＮＤ１２１は、演算結果としてハイレベルの信号をノードＮ１２１へ出力する。更に、ノードＮ１２１に出力された信号は、インバータ回路ＩＶ１２３、ＩＶ１２４でバッファリングされ、ハイレベルのゲート信号ＮＧＡＴＥとして出力端子ＮＯＵＴから出力される。
【００４９】
ここで、出力端子ＮＯＵＴにゲート信号ＮＧＡＴＥを出力するインバータ回路ＩＶ１２４は、ＮＭＯＳトランジスタＭＮ１０２を十分ドライブする能力を有しているものとする。ゲート信号ＮＧＡＴＥがハイレベルに立ち上がるため、ＮＭＯＳトランジスタＭＮ１０２がオン状態となる。但し、ゲート容量等の影響によりＮＭＯＳトランジスタＭＮ１０２は、ゲート信号ＮＧＡＴＥの立ち上がりからオン時間ＴＮｏｎ後の時刻ｔ３にオン状態となるものとする。
【００５０】
次に、図２に示すように、時刻ｔ４にＰＷＭ信号がロウレベルに立ち下がり、ほぼ同時にＮＰＷＭ信号もロウレベルに立ち下がる。このとき、ＮＤＬＹ信号がハイレベルであることから、ＡＮＤ回路ＡＮＤ１２１は、演算結果としてロウレベルの信号をノードＮ１２１へ出力する。更に、ノードＮ１２１に出力された信号は、インバータ回路ＩＶ１２３、ＩＶ１２４でバッファリングされ、ロウレベルのゲート信号ＮＧＡＴＥとして出力端子ＮＯＵＴから出力される。ゲート信号ＮＧＡＴＥがロウレベルに立ち下がるため、ＮＭＯＳトランジスタＭＮ１０２がオフ状態となる。但し、ゲート容量等の影響によりＮＭＯＳトランジスタＭＮ１０２は、ゲート信号ＮＧＡＴＥの立ち下がりからオフ時間ＴＮｏｆｆ後の時刻ｔ５にオフ状態となるものとする。
【００５１】
ＮＭＯＳトランジスタＭＮ１０２がオフ状態となるため、ノードＬＸの電圧が立ち上がる。そのノードＬＸの電圧上昇を、入力端子ＬＸＩＮを経由してシュミットバッファ回路ＳＢ１１１が検知する。そして、ノードＬＸの電圧が、しきい値電圧ＶＨ１以上になるとハイレベルの信号をノードＮ１１２に出力する。なお、シュミットバッファＳＢ１２１もノードＬＸの電圧上昇を当然検知し、インバータ回路ＩＶ１２５を経由して、ＮＤＬＹ信号をロウレベルに変化させるが、ＡＮＤ回路ＡＮＤ１２１の演算結果出力には変化がない。
【００５２】
バッファ回路Ｂ１１１は、そのノードＮ１１２に出力される信号をバッファリングし、ハイレベルのＰＤＬＹ信号として出力する。
【００５３】
ＮＡＮＤ回路ＮＡＮＤ１１１は、他方の入力端子に上記ハイレベルのＰＤＬＹ信号を入力する。そして、一方の端子に入力するＰＰＷＭ信号が時刻ｔ４に既にハイレベルとなっているため、ＮＡＮＤ回路ＮＡＮＤ１１１は、演算結果としてロウレベルの信号をノードＮ１１１へ出力する。更に、ノードＮ１１１に出力された信号は、インバータ回路ＩＶ１１２、ＩＶ１１３でバッファリングされ、ロウレベルのゲート信号ＰＧＡＴＥとして出力端子ＰＯＵＴから出力される。
【００５４】
ゲート信号ＰＧＡＴＥがロウレベルに立ち下がるため、ＰＭＯＳトランジスタＭＰ１０１がオン状態となる。但し、ゲート容量等の影響によりＰＭＯＳトランジスタＭＰ１０１は、ゲート信号ＰＧＡＴＥの立ち上がりからオン時間ＴＰｏｎ後の時刻ｔ６にオン状態となるものとする。
【００５５】
ここで、従来のレギュレータ回路１では、出力段のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２のスイッチング時間（オフ時間ＴＰｏｆｆ、ＴＮｏｆｆ、オン時間ＴＰｏｎ、ＴＮｏｎの長さ）の条件によっては、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２が両方オン状態となる可能性があった。なお、上記スイッチング時間の条件には、製造ばらつきによるＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２のトランジスタサイズのばらつきや、電源電圧ＶＤＤの電圧変動、周辺温度の変化等がある。
【００５６】
例えば、図６に示すように、ＰＭＯＳトランジスタＭＰ１のオフ時間ＴＰｏｆｆが、ＮＭＯＳトランジスタＭＮ２のオン時間ＴＮｏｎより長い場合、もしくは、ＮＭＯＳトランジスタＭＮ２のオフ時間ＴＮｏｆｆが、ＰＭＯＳトランジスタＭＰ１のオン時間ＴＰｏｎより長い場合に、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２が両方オン状態となり貫通電流が発生していた。
【００５７】
この貫通電流が発生する問題は、レギュレータ回路１がゲート信号ＰＧＡＴＥの立ち上がりを検出すると、ＰＭＯＳトランジスタＭＰ１がオフ状態となったか否かに関係なく、ゲート信号ＮＧＡＴＥを立ち上げる構成となっていることに起因している。また、同様に、レギュレータ回路１がゲート信号ＮＧＡＴＥの立ち下がりを検出する場合も、ＮＭＯＳトランジスタＭＮ２がオフ状態となったか否かに関係なく、ゲート信号ＰＧＡＴＥを立ち下げる構成となっているため、貫通電流が発生してしまっていた。そして、この貫通電流の発生は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２の発熱の増加や破壊、電源効率の低下、電源ノイズの増加等の問題を引き起こしていた。
【００５８】
しかし、本実施の形態のスイッチングレギュレータ回路１００では、ノードＬＸの電位の立ち下がりからＰＭＯＳトランジスタＭＰ１０１がオフとなるタイミングを検出し、その後、ＮＭＯＳトランジスタＭＮ１０２をオンするためのゲート信号ＮＧＡＴＥを出力している。また、同様に、ノードＬＸの電位の立ち上がりからＮＭＯＳトランジスタＭＮ１０２がオフとなるタイミングを検出し、その後、ＰＭＯＳトランジスタＭＰ１０１をオンするためのゲート信号ＰＧＡＴＥを出力している。このような制御により、ＰＭＯＳトランジスタＭＰ１０１やＮＭＯＳトランジスタＭＮ１０２のスイッチング時間の製造ばらつきや、電源電圧、周辺温度の変動に関係なく、ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０２を確実に排他的にオン状態とすることが可能となる。
【００５９】
そして、ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０２を確実に排他的にオン状態とすることができるため、レギュレータ回路１で問題となっていた貫通電流の発生を防止することができる。また、貫通電流による、ＰＭＯＳトランジスタＭＰ１０１、ＮＭＯＳトランジスタＭＮ１０２の発熱の増加や破壊、電源効率の低下、電源ノイズの増加等の問題の発生を防ぐことができる。
【００６０】
更に、スイッチングレギュレータ回路１００は、ＰＭＯＳトランジスタＭＰ１０１がオフとなるタイミングから貫通電流が流れない最低限の期間後にＮＭＯＳトランジスタＭＮ１０２をオンとする、また、ＮＭＯＳトランジスタＭＮ１０２がオフとなるタイミングから貫通電流が流れない最低限の期間後にＰＭＯＳトランジスタＭＰ１０１をオンとすることができるため、スイッチング周波数の向上、電源効率の向上にも効果がある。
【００６１】
また更に、スイッチングレギュレータ回路１００は、ノードＬＸの電位の立ち下がりを低論理しきい値を有するシュミットバッファ回路ＳＢ１２１でロウレベル検出し、ノードＬＸの電位の立ち上がりを高論理しきい値を有するシュミットバッファ回路ＳＢ１１１でハイレベル検出する。このことにより、ノードＬＸの電位の波形の立ち上がり、立ち下がりのなまりを考慮した電位検出が可能となり、ＰＭＯＳトランジスタＭＰ１０１やＮＭＯＳトランジスタＭＮ１０２のオンタイミングを適切に調整することができる。
【００６２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６３】
１００  スイッチングレギュレータ
１１０  ドライバ回路
ＭＰ１０１  ＰＭＯＳトランジスタ（パワートランジスタ）
ＭＮ１０２  ＮＭＯＳトランジスタ（パワートランジスタ）
ＳＤ１０１  ショットキーダイオード
Ｌ１０１  インダクタ
Ｃ１０１  コンデンサ
ＩＶ１１１〜ＩＶ１１３、ＩＶ１２１〜ＩＶ１２５  インバータ回路
Ｂ１１１  バッファ回路
ＳＢ１１１、ＳＢ１２１  シュミットバッファ回路
ＮＡＮＤ１１１  ＮＡＮＤ回路
ＡＮＤ１２１  ＡＮＤ回路
ＰＯＵＴ、ＮＯＵＴ  出力端子
ＬＸＩＮ  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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