(57)【要約】【課題】センサノードチップでの消費電力を効果的に削減でき、センサノードの小型化を実現する。【解決手段】ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯを、互いに異なる閾値電圧を持つ第１のゼロパワー閾値回路部１３と第２のゼロパワー閾値回路部１４とで閾値処理し、得られた比較結果信号ＣＯ１，ＣＯ２の時間差を示す傾き信号ＳＢを傾き信号生成部１５で生成し、この傾き信号ＳＢに応じて発振部１８から出力されたクロック信号のパルス数のカウント値ＣＮＴを、無線部２２から無線電波で送信する。【選択図】  図１
2011044076.tif 000002
【特許請求の範囲】
【請求項１】
センサにより外部状態変化を検知し、その検知結果を無線電波で送信するセンサノードチップであって、
外部状態変化に応じて容量値が変化する可変容量素子を有し、この可変容量素子の容量変化に応じた検知信号を出力するセンサ素子部と、
前記センサ素子部からの検知信号の変化に応じて固定容量素子を徐々に充電し、当該充電電圧に応じたセンサ出力電圧を出力するセンサ回路部と、
前記センサ回路部からのセンサ出力電圧を第１の閾値電圧と比較し、その比較結果を示す第１の比較結果信号を出力する第１の閾値回路部と、
前記センサ回路部からのセンサ出力電圧を前記第１の閾値電圧よりも低い第２の閾値電圧と比較し、その比較結果を示す第２の比較結果信号を出力する第２の閾値回路部と、
前記第１の閾値回路部からの第１の比較結果信号および前記２の閾値回路部からの第２の比較結果信号に基づいて、前記センサ回路部からのセンサ出力電圧が前記第２の閾値電圧から前記第１の閾値電圧まで変化する期間を示す傾き信号を出力する傾き信号生成部と、
前記傾き信号生成部からの傾き信号に応じて、電源部から出力されるクロック発振動作用電力の供給を制御する発振制御部と、
前記発振制御部の制御に基づき供給されたクロック発振動作用電力に応じてクロック発振動作を行うことにより、クロック信号を発振して出力する発振部と、
前記発振部から出力されたクロック信号のパルス数をカウントして出力するカウンタと、
前記第１の閾値回路部からの第１の比較結果信号または前記第２の閾値回路部からの第２の比較結果信号に応じて、前記電源部から出力される無線送信動作用電力を供給を制御する送信制御部と、
前記送信制御部の制御に基づき供給された無線送信動作用電力に応じて無線送信動作を行うことにより、前記カウンタから出力されたカウント値を無線電波で送信する無線部と
を備えることを特徴とするセンサノードチップ。
【請求項２】
請求項１に記載のセンサノードチップにおいて、
前記第１の閾値回路部は、
前記センサ回路部からの前記センサ出力電圧がゲート端子に入力され、第１の共通電位にソース端子が接続された、第１導電型からなる第１のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第１の共通電位とは異なる第２の共通電位との間に接続されて、前記第１のトランジスタのドレイン端子から出力された電圧を保持し、前記第１の比較結果信号として出力する第１の容量素子と、
前記第１のトランジスタのドレイン端子が接続される接続端子と前記第２の共通電位との間に接続されて、前記接続端子へ印加される電圧を、電流値が制限された放電電流で前記第２の共通電位へ放電する第１の電流制限部と
を含み、
前記第２の閾値回路部は、
前記センサ回路部からの前記センサ出力電圧がゲート端子に入力され、前記第１の共通電位から一定の電位差を生じる電圧制御部を介して前記第１の共通電位にソース端子が接続された、第１導電型からなる第２のトランジスタと、
前記第２のトランジスタのドレイン端子と前記第２の共通電位との間に接続されて、前記第２のトランジスタのドレイン端子から出力された電圧を保持し、前記第２の比較結果信号として出力する第２の容量素子と、
前記第２のトランジスタのドレイン端子が接続される接続端子と前記第２の共通電位との間に接続されて、前記接続端子へ印加される電圧を、電流値が制限された放電電流で前記第２の共通電位へ放電する第２の電流制限部と
を含む
ことを特徴とするセンサノードチップ。
【請求項３】
請求項２に記載のセンサノードチップにおいて、
前記電圧制御部は、前記第１の共通電位と前記第２のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された前記第１導電型からなる第３のトランジスタ、または、前記第１の共通電位と前記第２のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された前記第１導電型とは異なる第２導電型からなる第４のトランジスタからなることを特徴とするセンサノードチップ。
【請求項４】
請求項２または請求項３に記載のセンサノードチップにおいて、
前記第１の電流制限部または前記第２の電流制限部は、
前記接続端子と第２の共通電位との間に接続され、当該トランジスタの閾値電圧以下の固定電位がゲート端子に接続された、前記第１導電型とは異なる第２導電型の第５のトランジスタからなる
ことを特徴とするセンサノードチップ。
【請求項５】
請求項２または請求項３に記載のセンサノードチップにおいて、
前記第１の電流制限部または前記第２の電流制限部は、前記接続端子へ印加される電圧の放電が進むにつれて、当該放電電流を増加させることを特徴とするセンサノードチップ。
【請求項６】
請求項５に記載のセンサノードチップにおいて
前記第１の電流制限部または前記第２の電流制限部は、
前記第１の共通電位にソース端子が接続され、前記接続端子にゲート端子が接続された、前記第１導電型からなる第６のトランジスタと、
前記接続端子と前記第２の共通電位との間に接続されて、前記第６のトランジスタのドレイン端子にゲート端子が接続された、前記第１導電型とは異なる第２導電型からなる第７のトランジスタと
を含む
ことを特徴とするセンサノードチップ。
【請求項７】
請求項６に記載のセンサノードチップにおいて、
前記第１の電流制限部または前記第２の電流制限部は、前記第７のトランジスタのゲート端子と前記第２の共通電位との間に接続されて、前記接続端子へ印加される電圧に基づいて、前記第７のトランジスタのゲート端子の電位を、前記接続端子へ印加される電圧の電圧変化よりも小さい電圧変化に抑制する電圧制御電圧源を含むことを特徴とするセンサノードチップ。
【請求項８】
請求項７に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記接続端子と前記第７のトランジスタのゲート端子との間に接続された第３の容量素子と、
前記第７のトランジスタのゲート端子と前記第２の共通電位との間に接続された第４の容量素子と
を含む
ことを特徴とするセンサノードチップ。
【請求項９】
請求項７に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第７のトランジスタのゲート端子と前記第２の共通電位との間に接続され、前記接続端子にゲート端子が接続された、前記第２導電型からなる第８のトランジスタを含むことを特徴とするセンサノードチップ。
【請求項１０】
請求項７に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、
前記第７のトランジスタのゲート端子と前記第２の共通電位との間に接続された、前記第２導電型からなる第８のトランジスタと、
前記接続端子と前記第８のトランジスタのゲート端子との間に接続され、ドレイン端子とゲート端子とが接続された、前記第２導電型からなる第９のトランジスタと
を含む
ことを特徴とするセンサノードチップ。
【請求項１１】
請求項１０に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第８のトランジスタのゲート端子と前記第９のトランジスタのソース端子との間に挿入されて、ドレイン端子とゲート端子とが接続された、前記第２導電型からなる第１０のトランジスタとを含む
ことを特徴とするセンサノードチップ。
【請求項１２】
請求項７に記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第９のトランジスタのドレイン端子が、前記接続端子に代えて前記第１の共通電位に接続されていることを特徴とするセンサノードチップ。
【請求項１３】
請求項６〜請求項１２のいずれか１つに記載のセンサノードチップにおいて、
前記第１の閾値回路部は、前記第１の共通電位と前記第１のトランジスタのソース端子との間に挿入されて、当該第１の閾値回路部の電圧制御電圧源に設けられた前記第６のトランジスタのドレイン端子にゲート端子が接続された、前記第２導電型からなる第１１のトランジスタを含み、
または、
前記第２の閾値回路部は、前記第１の共通電位と前記第２のトランジスタのソース端子との間に挿入されて、当該第２の閾値回路部の電圧制御電圧源に設けられた前記第６のトランジスタのドレイン端子にゲート端子が接続された、前記第２導電型からなる第１２のトランジスタを含む
ことを特徴とするセンサノードチップ。
【請求項１４】
請求項９〜請求項１２のいずれか１つに記載のセンサノードチップにおいて、
前記電圧制御電圧源は、前記第８のトランジスタのソース端子と前記第２の共通電位の間に挿入されて、前記接続端子にゲート端子が接続された、前記第２導電型からなる第１３のトランジスタを含む
ことを特徴とするセンサノードチップ。
【請求項１５】
請求項１に記載のセンサノードチップにおいて、
前記第１の閾値回路部は、
前記センサ回路部からの前記出力電圧がゲート端子に入力され、第１の共通電位にソース端子が接続された、第１導電型からなる第１のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第１の共通電位とは異なる第２の共通電位との間に接続されて、前記第１のトランジスタのドレイン端子から出力された電圧を保持し、前記第１の比較結果信号として出力する第１の容量素子と、
前記第１のトランジスタのドレイン端子と前記第２の共通電位との間に接続されて、前記第１の容量素子の保持電圧を、電流値が制限された放電電流で前記第２の共通電位へ放電する第１の電流制限部と
を含み、
前記第２の閾値回路部は、
前記センサ回路部からの前記出力電圧がゲート端子に入力され、前記第１の共通電位にソース端子が接続された、第１導電型からなる第２のトランジスタと、
前記第２のトランジスタのドレイン端子と前記第２の共通電位との間に接続されて、前記第２のトランジスタのドレイン端子から出力された電圧を保持し、前記第２の比較結果信号として出力する第２の容量素子と、
前記第２のトランジスタのドレイン端子と前記第２の共通電位との間に接続されて、前記第２の容量素子の保持電圧を、前記第１の電流制限部の放電電流よりも小さい放電電流で前記第２の共通電位へ放電する第２の電流制限部と
を含む
ことを特徴とするセンサノードチップ。
【請求項１６】
請求項１５に記載のセンサノードチップにおいて、
前記第１の電流制限部は、前記第１のトランジスタのドレイン端子と前記第２の共通電位との間に接続され、前記第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、前記第１導電型とは異なる第２導電型からなる第１４のトランジスタを含み、
前記第２の電流制限部は、前記第２のトランジスタのドレイン端子と前記第２の共通電位との間に接続され、前記第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、前記第１４のトランジスタのゲート幅よりも小さいゲート幅を有する、前記第２導電型からなる第１５のトランジスタを含む
ことを特徴とするセンサノードチップ。
【請求項１７】
請求項１５に記載のセンサノードチップにおいて、
前記第１の電流制限部は、前記第１のトランジスタのドレイン端子と前記第２の共通電位との間に接続され、前記第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、前記第１導電型とは異なる第２導電型からなる第１６のトランジスタを含み、
前記第２の電流制限部は、前記第２のトランジスタのドレイン端子と前記第２の共通電位との間に接続され、前記第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、前記第１６のトランジスタのゲート端子に接続されている固定電位よりも小さい固定電位にゲート端子が接続された、前記第２導電型からなる第１７のトランジスタを含む
ことを特徴とするセンサノードチップ。
【請求項１８】
請求項１５に記載のセンサノードチップにおいて、
前記第１の電流制限部は、前記第１６のトランジスタのゲート端子と前記第２の共通電位との間に接続された第５の容量素子を含み、
前記第２の電流制限部は、前記第１７のトランジスタのゲート端子と前記第２の共通電位との間に接続された第６の容量素子を含む
ことを特徴とするセンサノードチップ。
【請求項１９】
請求項２〜請求項１８のいずれか１つに記載のセンサノードチップにおいて、
前記第１の閾値回路部は、前記第１のトランジスタのドレイン端子と前記第１の電流制限部との間に挿入されたトランスファーゲートを含み、
前記第２の閾値回路部は、前記第２のトランジスタのドレイン端子と前記第２の電流制限部との間に挿入されたトランスファーゲートを含む
ことを特徴とするセンサノードチップ。
【請求項２０】
請求項２〜請求項１９のいずれか１つに記載のセンサノードチップにおいて、
前記第１の閾値回路部は、前記第１の共通電位と前記第１のトランジスタのドレイン端子との間に接続されて、前記第１の容量素子の保持電圧を前記第１の共通電位に初期化する第１の初期化スイッチを含み、
前記第２の閾値回路部は、前記第１の共通電位と前記第２のトランジスタのドレイン端子との間に接続されて、前記第２の容量素子の保持電圧を前記第１の共通電位に初期化する第２の初期化スイッチを含む
ことを特徴とするセンサノードチップ。
【請求項２１】
請求項１に記載のセンサノードチップにおいて、
前記発振部は、電流欠乏型電圧制御発振回路からなり、当該電流欠乏型電圧制御発振回路を構成するインバータによる充放電電流がサブマイクロアンペア以下に設定されていることを特徴とするセンサノードチップ。
【請求項２２】
請求項２１に記載のセンサノードチップにおいて、
前記インバータをリング状に接続する接続線のいずれか１つを除く接続線ごとに、当該接続線と任意の共通電位との間にそれぞれ容量素子が接続されていることを特徴とするセンサノードチップ。
【請求項２３】
請求項１に記載のセンサノードチップと、
前記センサノードチップから送信された無線電波の受信間隔を計測し、当該受信間隔から前記センサノードチップに与えられた外部振動の周波数または加速度を示す検知データを算出する受信装置と
を備えることを特徴とするセンサノードシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサネットワーク技術に関し、特にセンサノードチップの低電力化技術に関する。
【背景技術】
【０００２】
各種のデータを検知するセンサに通信機能やデータ処理機能を付加して高機能なセンサノードを構成し、さらにこれらセンサノードでネットワークを構築するセンサネットワーク技術の研究が進んでいる。
このセンサネットワーク技術では、センサノードの小型化・軽量化を目的として、データを検知して受信装置へ送信するための回路構成を半導体チップで実現したセンサノードチップが注目されている。
【０００３】
このようなセンサノードチップは、物や人などの様々な対象に取り付けられることで、その対象の各種状態を示すデータを検知して、無線信号により受信装置へ送信することができる。このため、受信装置で受信したこれら検知データを、インターネットなどのネットワークを介して収集することで、様々なサービスを実現することができ、いわゆるユビキタスネットワークサービスを実現することができる。例えば、装置に取り付けたセンサノードチップでその振動周波数や加速度を検知するとともに、受信装置でこれら検知データを収集して提供することにより、ネットワークを介して遠隔地で装置の動作状態を把握でき、有用な保守・整備サービスを広い範囲で提供することが可能となる。
【０００４】
図３０は、従来のセンサノードシステムの構成を示すブロック図である（例えば、特許文献１など参照）。センサノードシステム５は、センサノードチップ５０と受信装置６０で構成される。センサノードチップ５０で検知したデータは無線電波を介して受信装置６０に送信される。無線電波は、比較的微弱な無線信号であり、数十ｃｍから数十ｍ離れた距離を通信できる。
【０００５】
センサノードチップ５０は、センサ素子部５１、センサ回路部５２、Ａ／Ｄ変換部５３、ＣＰＵ５４、メモリ部５５、無線部５６、および電源部５７により構成され、電源部５７から各ブロックへ電力が供給されている。電源部５７は、例えば振動エネルギーを電気エネルギーに変換する発電機構や２次電池等で構成されており、長時間の動作が実現可能なように工夫されている。
【０００６】
センサ素子部５１から得られた差動の電圧信号は、センサ回路５２の差動増幅器ＡＭＰで増幅された後、後段のＡ／Ｄ変換部５３でＡ／Ｄ変換され、ＣＰＵ５４によりメモリ部５５へ検知データとして保存される。その後、検知データはＣＰＵ５４により所定のタイミングでメモリ部５５から読み出され、無線部５６から無線電波により受信装置６０へ送信される。
【０００７】
図３１は、センサ素子部およびセンサ回路部の構成を示す回路図である。センサ素子部５１は、電源電位ＶＤＤと接地電位ＧＮＤとの間に逆方向で並列接続された２つの振動センサ５１Ａ，５１Ｂから構成されている。振動センサ５１Ａは、外部振動により互いに逆方向に容量値が変化する２つの可変容量素子ＣＰ１，ＣＮ１の直列接続からなり、振動センサ５１Ｂは、外部振動により互いに逆方向に容量値が変化する２つの可変容量素子ＣＰ２，ＣＮ２からなる。
【０００８】
図３２は、振動センサの構成例である。振動センサ５１Ａ，５１Ｂは、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）プロセスによりシリコンチップ上に構成された微細な櫛歯構造からなり、可動電極５１Ｍと２つの固定電極５１Ｐ，５１Ｎとを有している。
これら振動センサ５１Ａ，５１Ｂにおいて、外部振動で可動電極５１Ｍが振動することにより、固定電極５１Ｐ，５１Ｎとの距離が変化して、可動電極５１Ｍと固定電極５１Ｐ，５１Ｎと間の容量ＣＰ，ＣＮの大きさが変化する。この際、固定電極５１Ｐと固定電極５１Ｎとの中間に可動電極５１Ｍが配置されているため、これら容量ＣＰ，ＣＮは差動的に変化する。
【０００９】
したがって、ノードＮ５１を介して固定電極５１Ｐへ電源電位ＶＤＤを印加し、ノードＮ５２を介して固定電極５１Ｎへ接地電位ＧＮＤを印加した場合、ＶＤＤとＧＮＤの中間電位を中心として外部振動に応じて電圧が上下に変化する電圧信号が、可動電極５１ＭのノードＮ５３からセンサ回路５２へ出力される。この際、振動センサ５１Ａ，５１Ｂは、電源電位ＶＤＤと接地電位ＧＮＤとの間に逆方向で並列接続されていることから、同一外部振動に対して互いに逆位相の電圧信号がセンサ回路５２へ出力される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−０２４５５１号公報
【特許文献２】特許第３８９９１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、このような従来技術では、Ａ／Ｄ変換部、ＣＰＵ、およびメモリ部を搭載しているため、これら回路部での消費電力が大きく、センサノードチップ全体の消費電力を効果的に削減できないという問題点があった。また、上記消費電力を確保するために電源部の発電量を大きくするには発電機構の体積を大きくする必要があり、センサノードチップの小型化が制約されるという問題点があった。
【００１２】
その結果、小さな物や人などの対象にセンサノードチップを取り付ける際、センサノードチップの大きさによって取付位置が制約されるため、センサノードシステムの導入を妨げる要因となる。また、このような制約に応じてセンサノードチップの取付位置を変更した場合には、対象の状態を示す所望の検知データを正確に取得することができない場合も考えられる。したがって、センサノードシステムを用いたユビキタスネットワークサービスで、有用なサービスを容易に提供することができない場合もある。
【００１３】
本発明はこのような課題を解決するためのものであり、センサノードチップでの消費電力を効果的に削減でき、センサノードの小型化を実現できるセンサノードチップおよびセンサノードシステムを提供することを目的としている。
【課題を解決するための手段】
【００１４】
このような目的を達成するために、本発明にかかるセンサノードチップは、センサにより外部状態変化を検知し、その検知結果を無線電波で送信するセンサノードチップであって、外部状態変化に応じて容量値が変化する可変容量素子を有し、この可変容量素子の容量変化に応じた検知信号を出力するセンサ素子部と、センサ素子部からの検知信号の変化に応じて固定容量素子を徐々に充電し、当該充電電圧に応じたセンサ出力電圧を出力するセンサ回路部と、センサ回路部からのセンサ出力電圧を第１の閾値電圧と比較し、その比較結果を示す第１の比較結果信号を出力する第１の閾値回路部と、センサ回路部からのセンサ出力電圧を第１の閾値電圧よりも低い第２の閾値電圧と比較し、その比較結果を示す第２の比較結果信号を出力する第２の閾値回路部と、第１の閾値回路部からの第１の比較結果信号および２の閾値回路部からの第２の比較結果信号に基づいて、センサ回路部からのセンサ出力電圧が第２の閾値電圧から第１の閾値電圧まで変化する期間を示す傾き信号を出力する傾き信号生成部と、傾き信号生成部からの傾き信号に応じて、電源部から出力されるクロック発振動作用電力の供給を制御する発振制御部と、発振制御部の制御に基づき供給されたクロック発振動作用電力に応じてクロック発振動作を行うことにより、クロック信号を発振して出力する発振部と、発振部から出力されたクロック信号のパルス数をカウントして出力するカウンタと、第１の閾値回路部からの第１の比較結果信号または第２の閾値回路部からの第２の比較結果信号に応じて、電源部から出力される無線送信動作用電力を供給を制御する送信制御部と、送信制御部の制御に基づき供給された無線送信動作用電力に応じて無線送信動作を行うことにより、カウンタから出力されたカウント値を無線電波で送信する無線部とを備えている。
【００１５】
この際、第１の閾値回路部に、センサ回路部からのセンサ出力電圧がゲート端子に入力され、第１の共通電位にソース端子が接続された、第１導電型からなる第１のトランジスタと、第１のトランジスタのドレイン端子と第１の共通電位とは異なる第２の共通電位との間に接続されて、第１のトランジスタのドレイン端子から出力された電圧を保持し、第１の比較結果信号として出力する第１の容量素子と、第１のトランジスタのドレイン端子が接続される接続端子と第２の共通電位との間に接続されて、接続端子へ印加される電圧を、電流値が制限された放電電流で第２の共通電位へ放電する第１の電流制限部とを含み、第２の閾値回路部に、センサ回路部からのセンサ出力電圧がゲート端子に入力され、第１の共通電位から一定の電位差を生じる電圧制御部を介して第１の共通電位にソース端子が接続された、第１導電型からなる第２のトランジスタと、第２のトランジスタのドレイン端子と第２の共通電位との間に接続されて、第２のトランジスタのドレイン端子から出力された電圧を保持し、第２の比較結果信号として出力する第２の容量素子と、第２のトランジスタのドレイン端子が接続される接続端子と第２の共通電位との間に接続されて、接続端子へ印加される電圧を、電流値が制限された放電電流で第２の共通電位へ放電する第２の電流制限部とを含むようにしてもよい。
【００１６】
また、電圧制御部を、第１の共通電位と第２のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された第１導電型からなる第３のトランジスタ、または、第１の共通電位と第２のトランジスタのソース端子との間に接続され、ドレイン端子とゲート端子とが接続された第１導電型とは異なる第２導電型からなる第４のトランジスタから構成してもよい。
【００１７】
また、第１の電流制限部または第２の電流制限部を、接続端子と第２の共通電位との間に接続され、当該トランジスタの閾値電圧以下の固定電位がゲート端子に接続された、第１導電型とは異なる第２導電型の第５のトランジスタから構成してもよい。
【００１８】
また、第１の電流制限部または第２の電流制限部で、接続端子へ印加される電圧の放電が進むにつれて、当該放電電流を増加させるようにしてもよい。
【００１９】
また、第１の電流制限部または第２の電流制限部に、第１の共通電位にソース端子が接続され、接続端子にゲート端子が接続された、第１導電型からなる第６のトランジスタと、接続端子と第２の共通電位との間に接続されて、第６のトランジスタのドレイン端子にゲート端子が接続された、第１導電型とは異なる第２導電型からなる第７のトランジスタとを設けてもよい。
【００２０】
また、第１の電流制限部または第２の電流制限部に、第７のトランジスタのゲート端子と第２の共通電位との間に接続されて、接続端子へ印加される電圧に基づいて、第７のトランジスタのゲート端子の電位を、接続端子へ印加される電圧の電圧変化よりも小さい電圧変化に抑制する電圧制御電圧源を含むようにしてもよい。
【００２１】
また、電圧制御電圧源に、接続端子と第７のトランジスタのゲート端子との間に接続された第３の容量素子と、第７のトランジスタのゲート端子と第２の共通電位との間に接続された第４の容量素子とを含むようにしてもよい。
【００２２】
また、電圧制御電圧源に、第７のトランジスタのゲート端子と第２の共通電位との間に接続され、接続端子にゲート端子が接続された、第２導電型からなる第８のトランジスタを含むようにしてもよい。
【００２３】
また、電圧制御電圧源に、第７のトランジスタのゲート端子と第２の共通電位との間に接続された、第２導電型からなる第８のトランジスタと、接続端子と第８のトランジスタのゲート端子との間に接続され、ドレイン端子とゲート端子とが接続された、第２導電型からなる第９のトランジスタとを含むようにしてもよい。。
【００２４】
また、電圧制御電圧源に、第８のトランジスタのゲート端子と第９のトランジスタのソース端子との間に挿入されて、ドレイン端子とゲート端子とが接続された、第２導電型からなる第１０のトランジスタとを含むようにしてもよい。
【００２５】
また、電圧制御電圧源のうち、第９のトランジスタのドレイン端子が、接続端子に代えて第１の共通電位に接続されているようにしてもよい。
【００２６】
また、第１の閾値回路部に、第１の共通電位と第１のトランジスタのソース端子との間に挿入されて、当該第１の閾値回路部の電圧制御電圧源に設けられた第６のトランジスタのドレイン端子にゲート端子が接続された、第２導電型からなる第１１のトランジスタを含み、または、第２の閾値回路部に、第１の共通電位と第２のトランジスタのソース端子との間に挿入されて、当該第２の閾値回路部の電圧制御電圧源に設けられた第６のトランジスタのドレイン端子にゲート端子が接続された、第２導電型からなる第１２のトランジスタを含むようにしてもよい。
【００２７】
また、電圧制御電圧源に、第８のトランジスタのソース端子と第２の共通電位の間に挿入されて、接続端子にゲート端子が接続された、第２導電型からなる第１３のトランジスタを含むようにしてもよい。
【００２８】
また、第１の閾値回路部に、センサ回路部からの出力電圧がゲート端子に入力され、第１の共通電位にソース端子が接続された、第１導電型からなる第１のトランジスタと、第１のトランジスタのドレイン端子と第１の共通電位とは異なる第２の共通電位との間に接続されて、第１のトランジスタのドレイン端子から出力された電圧を保持し、第１の比較結果信号として出力する第１の容量素子と、第１のトランジスタのドレイン端子と第２の共通電位との間に接続されて、第１の容量素子の保持電圧を、電流値が制限された放電電流で第２の共通電位へ放電する第１の電流制限部とを含み、第２の閾値回路部に、センサ回路部からの出力電圧がゲート端子に入力され、第１の共通電位にソース端子が接続された、第１導電型からなる第２のトランジスタと、第２のトランジスタのドレイン端子と第２の共通電位との間に接続されて、第２のトランジスタのドレイン端子から出力された電圧を保持し、第２の比較結果信号として出力する第２の容量素子と、第２のトランジスタのドレイン端子と第２の共通電位との間に接続されて、第２の容量素子の保持電圧を、第１の電流制限部の放電電流よりも小さい放電電流で第２の共通電位へ放電する第２の電流制限部とを含むようにしてもよい。
【００２９】
また、第１の電流制限部に、第１のトランジスタのドレイン端子と第２の共通電位との間に接続され、第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、第１導電型とは異なる第２導電型からなる第１４のトランジスタを含み、第２の電流制限部は、第２のトランジスタのドレイン端子と第２の共通電位との間に接続され、第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、第１７のトランジスタのゲート幅よりも小さいゲート幅を有する、第２導電型からなる第１５のトランジスタを含むようにしてもよい。
【００３０】
また、第１の電流制限部に、第１のトランジスタのドレイン端子と第２の共通電位との間に接続され、第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続された、第１導電型とは異なる第２導電型からなる第１６のトランジスタを含み、第２の電流制限部に、第２のトランジスタのドレイン端子と第２の共通電位との間に接続され、第２の共通電位から当該閾値電圧以下の固定電位がゲート端子に接続され、第１７のトランジスタのゲート端子に接続されている固定電位よりも小さい固定電位にゲート端子が接続された、第２導電型からなる第１７のトランジスタを含むようにしてもよい。
【００３１】
また、第１の電流制限部に、第１７のトランジスタのゲート端子と第２の共通電位との間に接続された第５の容量素子を含み、第２の電流制限部に、第１８のトランジスタのゲート端子と第２の共通電位との間に接続された第６の容量素子を含むようにしてもよい。
【００３２】
また、第１の閾値回路部に、第１のトランジスタのドレイン端子と第１の電流制限部との間に挿入されたトランスファーゲートを含み、第２の閾値回路部に、第２のトランジスタのドレイン端子と第２の電流制限部との間に挿入されたトランスファーゲートを含むようにしてもよい。
【００３３】
また、第１の閾値回路部に、第１の共通電位と第１のトランジスタのドレイン端子との間に接続されて、第１の容量素子の保持電圧を第１の共通電位に初期化する第１の初期化スイッチを含み、第２の閾値回路部に、第１の共通電位と第２のトランジスタのドレイン端子との間に接続されて、第２の容量素子の保持電圧を第１の共通電位に初期化する第２の初期化スイッチを含むようにしてもよい。
【００３４】
また、発振部を、電流欠乏型電圧制御発振回路から構成し、当該電流欠乏型電圧制御発振回路を構成するインバータによる充放電電流がサブマイクロアンペア以下に設定するようにしてもよい。
【００３５】
また、インバータをリング状に接続する接続線のいずれか１つを除く接続線ごとに、当該接続線と任意の共通電位との間にそれぞれ容量素子を接続してもよい。
【００３６】
また、本発明にかかるセンサノードシステムは、センサノードチップから送信された無線電波の受信間隔を計測し、当該受信間隔からセンサノードチップに与えられた外部振動の周波数または加速度を示す検知データを算出する受信装置とを備えている。
【発明の効果】
【００３７】
本発明によれば、消費電力が大きいＡ／Ｄ変換部、ＣＰＵ、およびメモリ部を搭載することなく、センサノードチップを実現することができる。このため、これら消費電力を確保する必要がなくなり、電源部における発電機構の体積を削減でき、結果としてセンサノードの小型化を実現することが可能となる。
したがって、今までサイズの制約で埋め込むことができなかった物や人の部分にも埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態にかかるセンサノードシステムおよびセンサノードチップの構成を示すブロック図である。
【図２】センサ素子部およびゼロパワーセンサ回路部の構成例を示す回路図である。
【図３】センサ素子部の構成例である。
【図４】第１のゼロパワー閾値回路および第２のゼロパワー閾値回路の構成例である。
【図５Ａ】電圧制御部の構成例である。
【図５Ｂ】電圧制御部の他の構成例である。
【図６Ａ】電流制限部の構成例である。
【図６Ｂ】電流制限部の他の構成例である。
【図７】センサノードチップの動作を示す信号波形図である。
【図８】受信装置の構成を示すブロック図である。
【図９】受信装置で受信したカウント値を示す説明図である。
【図１０】第２の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１１】第３の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１２】第４の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１３】第５の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１４】第６の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１５】第７の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１６】第８の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１７】第９の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１８】第１０の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図１９】第１１の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図２０】第１２の実施の形態にかかる第１のゼロパワー閾値回路および第２のゼロパワー閾値回路の構成例である。
【図２１Ａ】第１のゼロパワー閾値回路の電流制限部の構成例である。
【図２１Ｂ】第２のゼロパワー閾値回路の電流制限部の構成例である。
【図２２】第１３の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路部の要部を示す構成例である。
【図２３】第１４の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路部の要部を示す構成例である。
【図２４】第１５の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路の構成例である。
【図２５】第１６の実施の形態にかかる第１のゼロパワー閾値回路の構成例である。
【図２６】第１７の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図２７】第１８の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【図２８】第１９の実施の形態にかかる発振部の構成例である。
【図２９】第２０の実施の形態にかかる発振部の構成例である。
【図３０】従来のセンサノードシステムの構成を示すブロック図である。
【図３１】センサ素子部およびセンサ回路部の構成を示す回路図である。
【図３２】振動センサの構成例である。
【発明を実施するための形態】
【００３９】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるセンサノードシステムおよびセンサノードチップについて説明する。図１は、本発明の第１の実施の形態にかかるセンサノードシステムおよびセンサノードチップの構成を示すブロック図である。
【００４０】
このセンサノードシステム１は、１つ以上のセンサノードチップ１０と受信装置３０とから構成されている。
センサノードチップ１０は、全体として、電子回路が形成された半導体チップからなり、物や人などの様々な対象に取り付けられることで、その対象の状態を検知して、無線電波により外部機器へ送信する機能を有している。
この無線電波は、比較的微弱な無線信号であり、数十ｃｍから数十ｍ離れた距離を通信できる。受信装置３０は、センサノードチップ１０から受信した無線電波により、対象の状態を示すデータを収集し、これらデータを通信ネットワーク（図示せず）で提供する。
【００４１】
センサノードチップ１０には、主な機能部として、センサ素子部１１、ゼロパワーセンサ回路部（センサ回路部）１２、第１のゼロパワー閾値回路部（第１の閾値回路部）１３、第２のゼロパワー閾値回路部（第２の閾値回路部）１４、傾き信号生成部１５、電源部１６、発振制御部１７、発振部１８、カウンタ１９、遅延部２０、送信制御部２１、および無線部２２が設けられている。
【００４２】
センサ素子部１１は、全体として、対象の振動や加速度に応じた量の電荷を出力する振動センサなどのセンサ素子からなり、外部状態変化に応じて容量値が変化する可変容量素子を有し、この可変容量素子の容量変化に応じた検知信号ＢＰ，ＢＮを出力する機能を有している。本実施の形態では、センサ素子部１１が振動センサからなる場合を例として説明するが、これに限定されるものではなく、他の物理量の変化からなる外部状態変化を容量値の変化として検知するセンサであればよい。
ゼロパワーセンサ回路部１２は、センサ素子部１１で得られた検知信号ＢＰ，ＢＮの電荷を固定容量素子で蓄積することにより、対象の振動や加速度に応じた電圧を有するセンサ出力電圧ＳＯを出力する機能を有している。
【００４３】
第１のゼロパワー閾値回路部１３は、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯを第１の閾値電圧と比較し、その比較結果を示す比較結果信号ＣＯ１を出力する機能を有している。
第２のゼロパワー閾値回路部１４は、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯを第１の閾値電圧よりも低い第２の閾値電圧と比較し、その比較結果を示す比較結果信号ＣＯ２を出力する機能を有している。
【００４４】
傾き信号生成部１５は、第１のゼロパワー閾値回路部１３からの比較結果信号ＣＯ１および第２のゼロパワー閾値回路部１４からの比較結果信号ＣＯ２を論理回路で処理することにより、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯが第２の閾値電圧から第１の閾値電圧まで変化する期間を示す傾き信号ＳＢを出力する機能を有している。
電源部１６は、例えば振動により発電動作を行う発電機構を有し、発振部１８でのクロック発振動作に用いるクロック発振動作用電力ＰＣや、無線部２２での無線送信動作に用いる無線送信動作用電力ＰＳなど、センサノードチップの各回路部で用いる各種電力を出力する機能を有している。
【００４５】
発振制御部１７は、傾き信号生成部１５からの傾き信号ＳＢに応じて、電源部１６から出力されるクロック発振動作用電力ＰＣの、発振部１８に対する供給を制御する機能を有している。
発振部１８は、発振制御部１７の制御に基づき供給されたクロック発振動作用電力ＰＣに応じてクロック発振動作を行うことにより、一定周期のクロック信号ＣＬＫを発振して出力する機能を有している。
カウンタ１９は、発振部１８から出力されたクロック信号ＣＬＫのパルス数をカウントし、そのカウント値ＣＮＴを出力する機能を有している。
【００４６】
遅延部２０は、第１のゼロパワー閾値回路部１３からの比較結果信号ＣＯ１または第２のゼロパワー閾値回路部１４からの比較結果信号ＣＯ２を、所定の遅延時間だけ遅延させて出力する機能を有している。
送信制御部２１は、遅延部２０で遅延させた、比較結果信号ＣＯ１または比較結果信号ＣＯ２に応じて、電源部１６から出力される無線送信動作用電力ＰＳの、無線部２２に対する供給を制御する機能を有している。
無線部２２は、送信制御部２１の制御に基づき供給された無線送信動作用電力ＰＳに応じて無線送信動作を行うことにより、カウンタ１９から出力されたカウント値ＣＮＴを、無線電波で受信装置３０へ送信する機能を有している。
【００４７】
センサノードチップ１０のうち、電力供給を制御する発振制御部１７や送信制御部２１については、ＭＯＳトランジスタで実現してもよく、ＭＥＭＳスイッチを用いてもよい。ＭＥＭＳスイッチを用いると、制御回路部の信号変化が緩やかなときでも、スイッチがＯＦＦからＯＮに変化する過渡状態で、リーク電流を生じることがなくなり、さらなる低電力動作が可能である。
また、無線部２２において、ＵＷＢ(Ultra Wide Band)等の高周波パルスそのものを変調して送信する方式を用いてもよく、これにより低電力化無線通信が可能である。無線方式としては、ＵＷＢに限定するものではなく、これと同等またはそれ以下の低電力化が可能な無線方式を用いてもよい。
【００４８】
［センサ素子部とゼロパワーセンサ回路部］
次に、図２および図３を参照して、センサ素子部１１とゼロパワーセンサ回路部１２について説明する。図２は、センサ素子部およびゼロパワーセンサ回路部の構成例を示す回路図である。図３は、振動センサの構成例である。
【００４９】
センサ素子部１１は、図２に示すように、電源電位ＶＤＤと接地電位ＧＮＤとの間に接続された振動センサ１１Ａから構成されている。振動センサ１１Ａは、外部振動により差動的に容量値が変化する２つの可変容量素子ＣＰ，ＣＮの直列接続からなる。
振動センサ１１Ａは、図３に示すように、前述した振動センサ５１Ａ，５１Ｂと同様に、ＭＥＭＳ(Micro Electro Mechanical System)プロセスによりシリコンチップ上に構成された微細な櫛歯構造からなり、可動電極１１Ｍと２つの固定電極１１Ｐ，１１Ｎとを有している。
【００５０】
外部振動で可動電極１１Ｍが振動することにより、固定電極１１Ｐ，１１Ｎとの距離が変化して、可動電極１１Ｍと固定電極１１Ｐ，１１Ｎと間の容量ＣＰ，ＣＮの大きさが変化する。この際、固定電極１１Ｐと固定電極１１Ｎとの中間に可動電極１１Ｍが配置されているため、これら容量ＣＰ，ＣＮは差動的に変化する。
本実施の形態では、ノードＮ３を介して可動電極１１Ｍへ接地電位ＧＮＤを印加している。これにより、外部振動に応じて正負に電圧が差動で変化する検知信号が、固定電極１１Ｐ，１１ＮからノードＮ１，Ｎ２を介してそれぞれ出力される。
【００５１】
ゼロパワーセンサ回路部１２は、図２に示すように、順方向で直列接続されたダイオードＤ１〜Ｄ３と固定容量素子ＣＳとからなり、これらが電源電位ＶＤＤと接地電位ＧＮＤとの間に直列接続されている。図２の例では、ＭＯＳトランジスタでダイオードを構成しているが、ＰＮダイオードを用いてもよい。
【００５２】
ゼロパワーセンサ回路部１２において、ダイオードＤ１（第１のダイオード）のアノード端子は、電源電位ＶＤＤに接続され、ダイオードＤ３（第２のダイオード）のカソード端子は、接地電位に接続され、ダイオードＤ１のカソード端子とダイオードＤ３のアノード端子との間にダイオードＤ２（第３のダイオード）が順方向で直列接続されている。また、ダイオードＤ３のカソード端子と接地電位ＧＮＤとの間に固定容量素子ＣＳが接続されている。
【００５３】
また、ゼロパワーセンサ回路部１２では、各ダイオード間を接続する接続ノードのうち隣り合う２つの接続ノードごとに、一方の接続ノードが可変容量素子ＣＰのノードＮ２に接続され、他方の接続ノードが可変容量素子ＣＮのノードＮ３に接続されている。したがって、センサ素子部１１のノードＮ１は、ダイオードＤ１とダイオードＤ２との接続ノードに接続され、センサ素子部１１のノードＮ２は、ダイオードＤ２とダイオードＤ３との接続ノードに接続されている。
これにより、センサ素子部１１のノードＮ１，Ｎ２から出力された逆位相の２つの検知信号ＢＰ，ＢＮによりダイオードＤ１〜Ｄ３が交互に導通制御され、電源電位ＶＤＤにより固定容量素子ＣＳが徐々に充電される。
【００５４】
一定周波数の外部振動をセンサノードチップ１０に与えた場合、この外部振動に応じてセンサ素子部１１から出力される検知信号ＢＰ，ＢＮの電圧が変化する。この際、１回の振動でセンサ素子部１１の可変容量素子ＣＰ，ＣＮに充電される電荷は一定であることから、電荷Ｑ＝容量Ｃ×電圧Ｖの関係に基づき、容量Ｃと電圧Ｖとが反比例する。
【００５５】
このため、１回の振動で固定電極１１Ｐと可動電極１１Ｍとの距離が大きくなって可変容量素子ＣＰの容量Ｃが小さくなると検知信号ＢＰの電圧が高くなり、上記距離が小さくなって可変容量素子ＣＰの容量Ｃが大きくなると検知信号ＢＰの電圧が低くなる。また、このことは、固定電極１１Ｎと可動電極１１Ｍとから構成される可変容量素子ＣＮと検知信号ＢＮとの関係についても同様である。
ここで、図３に示したように、可変容量素子ＣＰ，ＣＮは対象構造をなすことから、検知信号ＢＰ，ＢＮは、互いに逆位相の信号となる。
【００５６】
一方、ゼロパワーセンサ回路部１２のダイオードＤ１〜Ｄ３は、それぞれの両端電圧差がしきい値電圧Ｖｔ以上になった時点で導通状態となる。このため、検知信号ＢＰの電圧が電源電位ＶＤＤよりＶｔ以上低下した時点でダイオードＤ１が導通し、検知信号ＢＮの電圧が検知信号ＢＰの電圧よりＶｔ以上低下した時点でダイオードＤ２が導通し、検知信号ＢＮの電圧が固定容量素子ＣＳの電位すなわちセンサ出力電圧ＳＯよりＶｔ以上上昇した時点でダイオードＤ３が導通する。
【００５７】
したがって、外部振動の繰り返しに応じて、ダイオードＤ１，Ｄ３とダイオードＤ２とが交互に導通することから、電源電位ＶＤＤからの電荷がダイオードＤ１〜Ｄ３を介して固定容量素子ＣＳまで順に伝達されて、固定容量素子ＣＳに充電され、センサ出力電圧ＳＯが徐々に上昇する。
【００５８】
この際、センサ出力電圧ＳＯは、検知信号ＢＰ，ＢＮの繰り返し回数に依存する。このため、検知信号ＢＰ，ＢＮの繰り返し速度、すなわち外部振動の周波数や加速度の大きさに応じて、センサ出力電圧ＳＯが上昇する傾きが変化する。
本実施の形態のセンサノードチップ１０では、センサ出力電圧ＳＯが、２つの閾値電圧の間を変化するのに要した時間長を検出し、この時間長に応じた検出データを無線電波で受信装置３０へ送信している。
【００５９】
［第１のゼロパワー閾値回路および第２のゼロパワー閾値回路］
次に、図４、図５Ａ、図５Ｂ、図６Ａ、および図６Ｂを参照して、第１のゼロパワー閾値回路部１３および第２のゼロパワー閾値回路部１４について説明する。図４は、第１のゼロパワー閾値回路および第２のゼロパワー閾値回路の構成例である。図５Ａは、電圧制御部の構成例である。図５Ｂは、電圧制御部の他の構成例である。図６Ａは、電流制限部の構成例である。図６Ｂは、電流制限部の他の構成例である。
【００６０】
第１のゼロパワー閾値回路部１３には、図４に示すように、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯがゲート端子に入力され、電源電位ＶＤＤ（第１の共通電位）にソース端子が接続された、ＰＭＯＳトランジスタ（第１のトランジスタ）Ｑ１と、このトランジスタＱ１のドレイン端子と接地電位ＧＮＤ（第２の共通電位）との間に接続されて、トランジスタＱ１のドレイン端子から出力された電圧を保持し、比較結果信号ＣＯ１として出力する容量素子（第１の容量素子）Ｃ１と、トランジスタＱ１のドレイン端子が接続される接続端子Ｐと接地電位ＧＮＤとの間に接続されて、接続端子Ｐへ印加される電圧を、電流値が制限された放電電流で接地電位ＧＮＤへ放電する電流制限部（第１の電流制限部）ＣＣ１とが設けられている。
【００６１】
一方、第２のゼロパワー閾値回路部１４には、図５に示すように、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯがゲート端子に入力され、電源電位ＶＤＤから一定の電位差を生じる電圧制御部ＶＣを介して電源電位ＶＤＤにソース端子が接続された、ＰＭＯＳトランジスタ（第２のトランジスタ）Ｑ２と、このトランジスタＱ２のドレイン端子と接地電位ＧＮＤとの間に接続されて、トランジスタＱ２のドレイン端子から出力された電圧を保持し、比較結果信号ＣＯ２として出力する容量素子（第２の容量素子）Ｃ２と、トランジスタＱ２のドレイン端子が接続される接続端子Ｐと接地電位ＧＮＤとの間に接続されて、接続端子Ｐへ印加される電圧を、電流値が制限された放電電流で接地電位ＧＮＤへ放電する電流制限部（第２の電流制限部）ＣＣ２とが設けられている。
【００６２】
電圧制御部ＶＣは、図５Ａに示すように、電源電位ＶＤＤとトランジスタＱ２のソース端子との間に接続され、ドレイン端子とゲート端子とが接続されたＰＭＯＳトランジスタ（第３のトランジスタ）Ｑ３から構成されている。また、電圧制御部ＶＣは、図５Ｂに示すように、電源電位ＶＤＤとトランジスタＱ２のソース端子との間に接続され、ドレイン端子とゲート端子とが接続されたＮＭＯＳトランジスタ（第４のトランジスタ）Ｑ４で構成してもよい。
【００６３】
電流制限部ＣＣ１，ＣＣ２は、同様の構成をなしており、図６Ａに示されているように、接続端子Ｐと接地電位ＧＮＤとの間に接続され、当該トランジスタの閾値電圧以下の固定電位ＲＥＦがゲート端子に接続された、ＮＭＯＳトランジスタ（第５のトランジスタ）Ｑ５からなる。この際、図６Ｂに示すように、接地電位ＧＮＤからなる固定電位ＲＥＦがゲート端子に接続された、ＮＭＯＳトランジスタ（第５のトランジスタ）Ｑ５を用いてもよい。これにより、トランジスタＱ５のソース・ドレイン間電流をサブマイクロアンペア（例えば１００ｎＡ）以下に制限している。
【００６４】
まず、第１のゼロパワー閾値回路部１３の動作を説明する。センサノードチップ１０の初期化時にセンサ出力電圧ＳＯはＬｏｗレベル、すなわち接地電位ＧＮＤに制御されて、トランジスタＱ１がオン状態となり、トランジスタＱ１を介して印加された電源電位ＶＤＤが容量素子Ｃ１に保持され、比較結果信号ＣＯ１の電圧がＨｉｇｈレベル、すなわち電源電位ＶＤＤとなる。
【００６５】
このような初期化動作の後、センサノードチップ１０に対して振動や加速度が加えられた場合、ゼロパワーセンサ回路部１２のセンサ出力電圧ＳＯがＬｏｗレベルから徐々に上昇するため、トランジスタＱ１はオフ状態に近づいてくる。
ここで、電流制限部ＣＣ１が流す放電電流を、サブマイクロアンペア程度に設定した場合、トランジスタＱ１の閾値電圧をＶｔｈ１とすると、センサ出力電圧ＳＯがＶＤＤ−Ｖｔｈ１付近の電位に到達したところで、トランジスタＱ１のソース・ドレイン間電流が電流制限部ＣＣ１の放電電流よりも小さくなる。このため、電流制限部ＣＣ１を介して、容量素子Ｃ１で保持されている比較結果信号ＣＯ１の電圧の放電が開始される。
【００６６】
これにより、比較結果信号ＣＯ１の電圧が低下し、容量素子Ｃ１の容量値と電流制限部ＣＣ１の放電電流値で決まる放電時間が経過した後、比較結果信号ＣＯ１の電圧はＬｏｗレベル、すなわち接地電位ＧＮＤとなる。
このようにして、第１のゼロパワー閾値回路部１３では、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯに対して、ＶＤＤ−Ｖｔｈを第１の閾値電圧とした閾値処理の動作が行われ、センサ出力電圧ＳＯがこの第１の閾値電圧に達した場合、比較結果信号ＣＯ１がＨｉｇｈレベルからＬｏｗレベルへ反転する。
【００６７】
従来のように、シュミットトリガ回路などを用いた閾値回路では、入力電圧が電源電位ＶＤＤと接地電位ＧＮＤとの中間電位に保持された場合、数十マイクロアンペアの貫通電流が流れてしまう。
これに対して、本実施の形態では、容量素子Ｃ１に保持された比較結果信号ＣＯ１の電圧を、電流制限部ＣＣ１によりサブマイクロアンペア以下で行うため、貫通電流を極めて小さく削減することができ、センサノードチップ１０全体の消費電力を削減できる。
【００６８】
一方、第２のゼロパワー閾値回路部１４の動作も、第１のゼロパワー閾値回路部１３と同様に、予め初期化動作により、比較結果信号ＣＯ２の電圧がＨｉｇｈレベル、すなわち電源電位ＶＤＤとなる。この後、センサ出力電圧ＳＯが徐々に上昇して、トランジスタＱ２はオフ状態に近づいてくる。
ここで、第２のゼロパワー閾値回路部１４には、トランジスタＱ２のソース端子と電源電位ＶＤＤとの間に電圧制御回路ＶＣが設けられている。これにより、トランジスタＱ２がオフ状態となるソース電位、すなわち第２の閾値電圧が、電圧制御回路ＶＣの発生する電圧降下分Ｖｄだけ、トランジスタＱ１がオフ状態となるソース電位、すなわち第１の閾値電圧より低く設定される。
【００６９】
したがって、電流制限部ＣＣ２が流す放電電流を、サブマイクロアンペア程度に設定した場合、センサ出力電圧ＳＯが第２の閾値電圧ＶＤＤ−Ｖｄ−Ｖｔｈ２付近の電位に到達したところで、トランジスタＱ２のソース・ドレイン間電流が電流制限部ＣＣ２の放電電流よりも小さくなる。このため、電流制限部ＣＣ２を介して、容量素子Ｃ２で保持されている比較結果信号ＣＯ２の電圧の放電が開始される。
【００７０】
これにより、比較結果信号ＣＯ２の電圧が低下し、容量素子Ｃ２の容量値と電流制限部ＣＣ２の放電電流値で決まる放電時間が経過した後、比較結果信号ＣＯ２の電圧はＬｏｗレベル、すなわち接地電位ＧＮＤとなる。
このようにして、第２のゼロパワー閾値回路部１４では、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯに対して、ＶＤＤ−Ｖｄ−Ｖｔｈを第２の閾値電圧とした閾値処理の動作が行われ、センサ出力電圧ＳＯがこの第２の閾値電圧に達した場合、比較結果信号ＣＯ１がＨｉｇｈレベルからＬｏｗレベルへ反転する。
【００７１】
従来のように、シュミットトリガ回路などを用いた閾値回路では、入力電圧が電源電位ＶＤＤと接地電位ＧＮＤとの中間電位に保持された場合、数十マイクロアンペアの貫通電流が流れてしまう。
これに対して、本実施の形態では、容量素子Ｃ２に保持された比較結果信号ＣＯ２の電圧を、電流制限部ＣＣ２によりサブマイクロアンペア以下で行うため、貫通電流を極めて小さく削減することができ、センサノードチップ１０全体の消費電力を削減できる。
【００７２】
［センサノードチップの動作］
次に、図７を参照して、本実施の形態にかかるセンサノードチップの動作について説明する。図７は、センサノードチップの動作を示す信号波形図である。
第１および第２のゼロパワー閾値回路部１３，１４を含む、センサノードチップ１０の各回路部が、それぞれの初期状態に初期化された後、時刻Ｔ０から、センサノードチップ１０に対して外部振動が加えられ始めた場合、センサ素子部１１から差動の検知信号ＢＰ，ＢＮが出力され、ゼロパワーセンサ回路部１２の固定容量ＣＳが充電されて、外部振動の大きさに応じた傾きでセンサ出力電圧ＳＯがＬｏｗレベルから徐々に上昇する。
【００７３】
この後、センサ出力電圧ＳＯは、第１のゼロパワー閾値回路部１３の第１の閾値電圧ＶＤＤ−Ｖｔｈ１よりも先に、第２のゼロパワー閾値回路部１４の第２の閾値電圧ＶＤＤ−Ｖｄ−Ｖｔｈ２に達する。このため、時刻Ｔ１において、第２のゼロパワー閾値回路部１４が先に動作して、比較結果信号ＣＯ２の電圧が接地電位ＧＮＤとなり、その後の時刻Ｔ２において、第１のゼロパワー閾値回路部１３が動作して、比較結果信号ＣＯ１の電圧が接地電位ＧＮＤとなる。
傾き信号生成部１５は、比較結果信号ＣＯ１，ＣＯ２を論理回路で処理することにより、センサ出力電圧ＳＯが、第２の閾値電圧から第１の閾値電圧まで上昇する期間、すなわち継続時間ΔＴ（＝Ｔ２−Ｔ１）だけ、Ｈｉｇｈｔレベルとなる傾き信号ＳＢを出力する。
【００７４】
発振制御部１７は、傾き信号生成部１５からの傾き信号ＳＢが、Ｈｉｇｈｔレベルとなる期間に合わせて、電源部１６から出力されるクロック発振動作用電力ＰＣを、発振部１８に対する供給する。
発振部１８は、クロック発振動作用電力ＰＣの供給に応じてクロック発振動作を開始し、一定周期のクロック信号ＣＬＫを発振して出力する。発振部１８としては、参考文献「CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION p.384」に記載の電流欠乏型電圧制御発振器（Current-Starved Voltage Controlled Oscillator）を用いると低電力化に効果的である。
【００７５】
カウンタ１９は、発振部１８から出力されたクロック信号ＣＬＫのカウント値ＣＮＴをカウントして出力する。このカウント値ＣＮＴは、傾き信号ＳＢの継続時間ΔＴに比例している。ここで、センサ出力電圧ＳＯは、検知信号ＢＰ，ＢＮの繰り返し回数に依存する。すなわち、検知信号ＢＰ，ＢＮの繰り返し速度で示される外部振動の周波数や加速度が大きいほど、センサ出力電圧ＳＯが上昇する速度も大きくなる。このため、傾き信号ＳＢの継続時間ΔＴ、すなわちカウント値ＣＮＴと、センサノードチップ１０に与えられた外部振動の周波数や加速度の大きさとは、逆比例の関係を有している。
【００７６】
一方、遅延部２０は、第１のゼロパワー閾値回路部１３からの比較結果信号ＣＯ１を、所定の遅延時間ｔｄだけ遅延させて出力する。無線部２２からカウント値ＣＮＴを無線送信するタイミングは、継続時間ΔＴのカウント動作が終了してカウント結果、すなわちカウント値ＣＮＴが確定した後のタイミングとする必要がある。このため、遅延部２０では、継続時間ΔＴの終わりを示す比較結果信号ＣＯ１を、遅延時間ｔｄだけわずかに遅延させることにより、無線送信タイミングを調整している。なお、遅延部２０では、比較結果信号ＣＯ１に代えて比較結果信号ＣＯ２を用いてもよい。また、無線部２２における、無線送信動作用電力ＰＳの供給開始から無線送信開始までの遅れ時間が、遅延時間ｔｄ以上の場合には、遅延部２０を省くこともできる。
【００７７】
送信制御部２１は、遅延部２０で遅延させた、比較結果信号ＣＯ１または比較結果信号ＣＯ２が、ＨｉｇｈレベルからＬｏｗレベルへ変化したタイミングに合わせて、電源部１６から出力される無線送信動作用電力ＰＳを、無線部２２に対して供給開始する。
無線部２２は、無線送信動作用電力ＰＳに応じて無線送信動作を開始し、カウンタ１９から出力されたカウント値ＣＮＴを、無線送信信号ＴＸで受信装置３０へ無送信する。この後、無線部２２は、例えば１ｍｓ以下の一定期間だけカウント値ＣＮＴを無線送信した後、一般的な無線モジュールが持つ省電力状態へ移行する。
【００７８】
図８は、受信装置の構成を示すブロック図である。この受信装置３０には、主な機能部として、無線部３１、通信部３２、メモリ部３３、およびＣＰＵ３４が設けられている。また、ＣＰＵ３４は、処理部として受信処理部３４Ａ、検知データ算出部３４Ｂ、通信制御部３４Ｃが設けられている。
無線部３１は、センサノードチップ１０から送信された無線電波を受信してカウント値ＣＮＴへ復調し、送信元センサノードチップ１０の識別情報などの各種情報をＣＰＵ３４へ出力する。
【００７９】
図９は、受信装置で受信したカウント値を示す説明図である。受信処理部３４Ａは、無線部３１からのカウント値ＣＮＴを取得してメモリ部３３へ保存する。検知データ算出部３４Ｂは、カウント値ＣＮＴを演算処理することにより、センサノードチップ１０で検出した外部振動の周波数や加速度に応じたデータを検知データとして算出し、メモリ部３３へ保存する。このカウント値ＣＮＴと外部振動の周波数や加速度とは、前述したように逆比例の関係にある。通信制御部３４Ｃは、定期的あるいは外部装置（図示せず）からの要求に応じて、メモリ部３３から検知データを読み出し、ＬＡＮやインターネットなどの通信ネットワークを介して外部装置へ提供する。
【００８０】
［第１の実施の形態の効果］
このように、本実施の形態は、ゼロパワーセンサ回路部１２からのセンサ出力電圧ＳＯを、互いに異なる閾値電圧を持つ第１のゼロパワー閾値回路部１３と第２のゼロパワー閾値回路部１４とで閾値処理し、得られた比較結果信号ＣＯ１，ＣＯ２の時間差を示す傾き信号ＳＢを傾き信号生成部１５で生成し、この傾き信号ＳＢに応じて発振部１８から出力されたクロック信号のパルス数のカウント値ＣＮＴを、無線部２２から無線電波で送信している。
これにより、消費電力が大きいＡ／Ｄ変換部、ＣＰＵ、およびメモリ部を搭載することなく、センサノードチップを実現することができる。このため、これら消費電力を確保する必要がなくなり、電源部における発電機構の体積を削減でき、結果としてセンサノードの小型化を実現することが可能となる。
【００８１】
また、本実施の形態では、傾き信号生成部１５で生成した傾き信号ＳＢに応じて発振部１８から出力されたクロック信号のパルス数のカウント値ＣＮＴを、無線部２２から無線電波で送信するようにしたので、第１のゼロパワー閾値回路部１３と第２のゼロパワー閾値回路部１４における閾値処理ごとに、比較結果信号ＣＯ１，ＣＯ２の反転タイミングを個別に無線送信で通知して、受信装置３０でこれら期間を計時する場合と比較して、無線送信回数を半減させることができ、極めて大きな省電力効果を得ることが可能となる。
【００８２】
［第２の実施の形態］
次に、図１０を参照して、本発明の第２の実施の形態にかかるセンサノードチップについて説明する。図１０は、第２の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００８３】
本実施の形態にかかる第１のゼロパワー閾値回路部１３は、第１の実施の形態と比較して、電流制限部ＣＣにおいて、接続端子Ｐへ印加される電圧の放電が進むにつれて、当該放電電流を増加させる機能を有している点が異なる。
【００８４】
すなわち、電流制限部ＣＣは、トランジスタＱ１がオフ状態に近づくまでは、容量素子Ｃ１の放電を小さな放電電流で行い、トランジスタＱ１がオフ状態となった時点で、放電電流を大きくする。これにより、第１の実施の形態のゼロパワー閾値回路の貫通電流を低減する効果を維持したまま、閾値処理の動作を高速化できるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【００８５】
［第３の実施の形態］
次に、図１１を参照して、本発明の第３の実施の形態にかかるセンサノードチップについて説明する。図１１は、第３の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００８６】
本実施の形態では、第２の実施の形態にかかる電源制御部ＣＣ（ＣＣ１，ＣＣ２）の具体的構成について説明する。本実施の形態にかかる電源制御部ＣＣには、図１１に示すように、電源電位ＶＤＤにソース端子が接続され、接続端子Ｐにゲート端子が接続された、ＰＭＯＳトランジスタ（第６のトランジスタ）Ｑ６と、接続端子Ｐと設置電位ＧＮＤとの間に接続されて、トランジスタＱ６のドレイン端子にゲート端子が接続された、ＮＭＯＳトランジスタ（第７のトランジスタ）Ｑ７とが設けられている。スイッチＳＷ１は、初期化動作を示すリセット信号ＲＳＴに応じて導通することにより、トランジスタＱ７のゲート端子を接地電位ＧＮＤに接続するスイッチ素子である。
【００８７】
本実施の形態にかかる第１のゼロパワー閾値回路部１３では、センサノードチップ１０の初期化動作時にスイッチＳＷ１がオン状態となりトランジスタＱ７のゲート端子が接地電位ＧＮＤとされる。このとき、電流制限部ＣＣを流れる放電電流は、トランジスタＱ７のリーク電流に設定される。その後、初期化動作が終了してスイッチＳＷ１はオフ状態とされ、入力待ち状態とされる。
入力待ち状態において、センサ出力電圧ＳＯの上昇に伴い、トランジスタＱ１がオフ状態に近付き、比較結果信号ＣＯ１の電圧が下降するにつれてトランジスタＱ６がオン状態に近付き、トランジスタＱ７のゲート電圧が上昇する。
【００８８】
これにより、トランジスタＱ７を介して流れる放電電流が増加し、容量素子Ｃ１で保持されている比較結果信号ＣＯ１の電圧の放電時間が短くなる。このため、第２の実施の形態で述べた第１のゼロパワー閾値回路部１３の貫通電流を低減する効果を維持したまま、閾値処理を高速化できるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【００８９】
［第４の実施の形態］
次に、図１２を参照して、本発明の第４の実施の形態にかかるセンサノードチップについて説明する。図１２は、第４の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００９０】
本実施の形態では、第２の実施の形態にかかる電源制御部ＣＣ（ＣＣ１，ＣＣ２）の具体的構成について説明する。本実施の形態にかかる電源制御部ＣＣには、図１２に示すように、トランジスタＱ７のゲート端子と第２の共通電位との間に接続されて、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧に基づいて、トランジスタＱ７のゲート端子の電位を、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧変化よりも小さい電圧変化に抑制する電圧制御電圧源ＶＣＶが設けられている。
【００９１】
電圧制御電圧源ＶＣＶは、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧変化よりも小さい電圧変化で、トランジスタＱ７のゲート電圧を制御する。センサ出力電圧ＳＯが上昇する際に、ＮＭＯＳトランジスタＱ７のゲート端子の電圧変化を小さく抑えることで、第３の実施の形態に比べて閾値回路の閾値電圧の低下を抑えられるという効果がある。これにより、センサ出力電圧ＳＯの変化範囲が広く、高い電圧まで変化する場合でも、閾値処理の動作が可能となる。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【００９２】
［第５の実施の形態］
次に、図１３を参照して、本発明の第５の実施の形態にかかるセンサノードチップについて説明する。図１３は、第５の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００９３】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１３に示すように、接続端子ＰとトランジスタＱ７のゲート端子との間に接続された容量素子（第３の容量素子）Ｃ３と、トランジスタＱ７のゲート端子と接地電位ＧＮＤとの間に接続された容量素子（第４の容量素子）Ｃ４とから構成されている。
【００９４】
本実施の形態の第１のゼロパワー閾値回路部１３では、センサノードチップ１０の初期化動作後、トランジスタＱ７のゲート端子の電圧を、出力端子と接地電位に対して容量素子Ｃ１と容量素子Ｃ２で容量分割した電圧で制御する。
これにより、トランジスタＱ７のゲート端子の電圧変化を小さく抑えることができ、第４の実施の形態と同様の効果が得られる。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【００９５】
［第６の実施の形態］
次に、図１４を参照して、本発明の第６の実施の形態にかかるセンサノードチップについて説明する。図１４は、第６の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００９６】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの他の具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１４に示すように、トランジスタＱ７のゲート端子と接地電位ＧＮＤとの間に接続され、接続端子Ｐにゲート端子が接続された、ＮＭＯＳトランジスタ（第８のトランジスタ）Ｑ８から構成されている。
【００９７】
本実施の形態にかかる第１のゼロパワー閾値回路部１３では、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧がトランジスタＱ８の閾値電圧以上ある場合は、トランジスタＱ８がオン状態となる。
これにより、トランジスタＱ７のゲート端子の電圧変化を小さく抑えることができ、第４の実施の形態と同様の効果が得られる。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【００９８】
［第７の実施の形態］
次に、図１５を参照して、本発明の第７の実施の形態にかかるセンサノードチップについて説明する。図１５は、第７の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【００９９】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの他の具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１５に示すように、トランジスタＱ７のゲート端子と接地電位ＧＮＤとの間に接続された、ＮＭＯＳトランジスタＱ８と、接続端子ＰとトランジスタＱ８のゲート端子との間に接続され、ドレイン端子とゲート端子とが接続された、ＮＭＯＳトランジスタ（第９のトランジスタ）Ｑ９とから構成されている。スイッチＳＷ２は、初期化動作を示すリセット信号ＲＳＴに応じて導通することにより、トランジスタＱ８のゲート端子を接地電位ＧＮＤに接続するスイッチ素子である。
【０１００】
本実施の形態にかかる第１のゼロパワー閾値回路部１３では、トランジスタＱ８のゲート電圧を、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧から、トランジスタＱ９の閾値電圧分だけ小さくした電圧で制御することができる。
このため、トランジスタＱ７のゲート電圧が小さく容量素子Ｃ１で保持されている比較結果信号ＣＯ１の電圧の放電時間が長い場合でも、第６の実施の形態の第１のゼロパワー閾値回路と比べて、放電時間を短くできるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１０１】
［第８の実施の形態］
次に、図１６を参照して、本発明の第８の実施の形態にかかるセンサノードチップについて説明する。図１６は、第８の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１０２】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの他の具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１６に示すように、第７の実施の形態に加え、トランジスタＱ８のゲート端子とトランジスタＱ９のソース端子との間に挿入されて、ドレイン端子とゲート端子とが接続された、ＮＭＯＳトランジスタ（第１０のトランジスタ）Ｑ１０とから構成されている。
【０１０３】
トランジスタＱ８のゲート電圧を、比較結果信号ＣＯ１の電圧から、トランジスタＱ９，Ｑ１０の閾値電圧分だけ小さくした電圧で制御することができる。
このため、トランジスタＱ７のゲート電圧が小さく容量素子Ｃ２で保持されている比較結果信号ＣＯ１の電圧の放電時間が長い場合でも、第７の実施の形態の第１のゼロパワー閾値回路と比べて、放電時間を短くできるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１０４】
［第９の実施の形態］
次に、図１７を参照して、本発明の第９の実施の形態にかかるセンサノードチップについて説明する。図１７は、第９の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１０５】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの他の具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１７に示すように、第８の実施の形態のうち、トランジスタＱ９のドレイン端子が、接続端子Ｐに代えて電源電位ＶＤＤに接続されており、トランジスタＱ９のゲート端子が接続端子Ｐに接続されている。スイッチＳＷ３は、初期化動作を示すリセット信号ＲＳＴの反転論理信号ＲＳＴＮに応じて導通することにより、トランジスタＱ９のドレイン端子を電源電位ＶＤＤとするスイッチ素子である。
【０１０６】
本実施の形態の第１のゼロパワー閾値回路部１３では、センサノードチップ１０の初期化状態で、スイッチＳＷ２はオン状態、スイッチＳＷ３はオフ状態とされ、初期化動作終了において、スイッチＳＷ２はオフ状態、スイッチＳＷ３はオン状態とされて、入力信号待ちの状態となる。
このような接続とすることで、トランジスタＱ９のドレイン端子の寄生容量を、接続端子Ｐから切り離すことができるため、容量素子Ｃ１の放電時間を短くできるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１０７】
［第１０の実施の形態］
次に、図１８を参照して、本発明の第１０の実施の形態にかかるセンサノードチップについて説明する。図１８は、第１０の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１０８】
本実施の形態では、第２の実施の形態にかかる第１のゼロパワー閾値回路部１３の他の具体的構成について説明する。本実施の形態にかかる第１のゼロパワー閾値回路部１３には、図１８に示すように、第３の実施の形態に加え、電源電位ＶＤＤとトランジスタＱ１のソース端子との間に挿入されて、トランジスタＱ６のドレイン端子にゲート端子が接続された、ＰＭＯＳトランジスタ（第１１のトランジスタ）Ｑ１１が設けられている。
【０１０９】
接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧が、第１のゼロパワー閾値回路部１３の閾値電圧付近で保持され、トランジスタＱ１が不完全なオフ状態となり、容量素子Ｃ１の放電が進まない場合でも、トランジスタＱ１１を挿入したことで、少しの比較結果信号ＣＯ１の電圧低下でトランジスタＱ１１がオフ状態となり、容量素子Ｃ１の放電を進めることができ、閾値処理の誤動作を防止できる効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１１０】
［第１１の実施の形態］
次に、図１９を参照して、本発明の第１１の実施の形態にかかるセンサノードチップについて説明する。図１９は、第１１の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１１１】
本実施の形態では、第４の実施の形態にかかる電圧制御電圧源ＶＣＶの他の具体的構成について説明する。本実施の形態にかかる電圧制御電圧源ＶＣＶは、図１９に示すように、第７の実施の形態に加え、トランジスタＱ８のソース端子と接地電位ＧＮＤの間に挿入されて、接続端子Ｐにゲート端子が接続されたＮＭＯＳトランジスタ（第１３のトランジスタ）Ｑ１３が設けられている。スイッチＳＷ１は、初期化動作を示すリセット信号ＲＳＴに応じて導通することにより、トランジスタＱ７のゲート端子を接地電位ＧＮＤに接続するスイッチ素子である。
【０１１２】
本実施の形態にかかる第１のゼロパワー閾値回路部１３では、接続端子Ｐへ印加される比較結果信号ＣＯ１の電圧がトランジスタＱ１３の閾値電圧以下に低下した場合は、トランジスタＱ１３がオフ状態となる。
これにより、第１のゼロパワー閾値回路部１３での閾値処理動作後に流れるトランジスタＱ８とトランジスタＱ６を流れる電流を抑制することができ、第１のゼロパワー閾値回路部１３での消費電力を抑制できる効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１１３】
［第１２の実施の形態］
次に、図２０を参照して、本発明の第１２の実施の形態にかかるセンサノードチップについて説明する。図２０は、第１２の実施の形態にかかる第１のゼロパワー閾値回路および第２のゼロパワー閾値回路の構成例である。
【０１１４】
本実施の形態では、第１の実施の形態にかかる第２のゼロパワー閾値回路部１４に電圧制御回路を用いずに、電流制限部ＣＣ２の放電電流を電流制限部ＣＣ１の放電電流よりも小さくすることにより、第１および第２のゼロパワー閾値回路部１３，１４の閾値電圧に電圧差を設けている点が異なる。
【０１１５】
第１のゼロパワー閾値回路部１３では、トランジスタＱ１のソース・ドレイン間電流の値と電流制限部ＣＣ１の放電電流の値が一致する際の、トランジスタＱ１の入力電圧が閾値電圧となる。
したがって、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２の放電電流値を電流制限部ＣＣ１の放電電流値よりも小さくすると、第２のゼロパワー閾値回路部１４の閾値電圧は第１のゼロパワー閾値回路部１３の閾値電圧よりも低くなる。
【０１１６】
図２１Ａは、第１のゼロパワー閾値回路の電流制限部の構成例である。図２１Ｂは、第２のゼロパワー閾値回路の電流制限部の構成例である。
電流制限部ＣＣ１は、トランジスタＱ１のドレイン端子と接地電位ＧＮＤとの間に接続され、接地電位ＧＮＤから当該トランジスタ１４の閾値電圧以下の固定電位ＲＥＦがゲート端子に接続されたＮＭＯＳトランジスタ（第１４のトランジスタ）Ｑ１４から構成されている。
また電流制限部ＣＣ２は、トランジスタＱ２のドレイン端子と接地電位ＧＮＤとの間に接続され、接地電位ＧＮＤから当該トランジスタＱ１５の閾値電圧以下の固定電位ＲＥＦがゲート端子に接続され、トランジスタＱ１４のゲート幅よりも小さいゲート幅、例えば１／１０程度を有するＮＭＯＳトランジスタ（第１５のトランジスタ）Ｑ１５から構成されている。
【０１１７】
第１−第１２の実施の形態にかかる第２のゼロパワー閾値回路部１４では、接続端子Ｐの電位を初期化するためのリセット信号を必要とし、リセット信号が出力される前の電源供給時に初期化されない。このため、第２のゼロパワー閾値回路部１４の後段に位置する、例えばインバータ回路などの後段回路の入力電圧が、接地電位と電源電位の中間電位となり後段回路に電流が流れてしまう場合がある。
本実施の形態にかかる第２のゼロパワー閾値回路部１４では、初期化動作にリセット信号を必要とせず、リセット信号が入る前の電源供給時においても接続端子Ｐの電位を初期化できるという効果を有する。
【０１１８】
［第１３の実施の形態］
次に、図２２を参照して、本発明の第１３の実施の形態にかかるセンサノードチップについて説明する。図２２は、第１３の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路部の要部を示す構成例である。
【０１１９】
本実施の形態では、第１２の実施の形態にかかる第１および第２のゼロパワー閾値回路部１３，１４の閾値電圧に電圧差を設ける他の構成について説明する。
本実施の形態にかかる電流制限部ＣＣ１は、トランジスタＱ１のドレイン端子と接地電位ＧＮＤとの間に接続され、接地電位ＧＮＤから当該トランジスタＱ１６の閾値電圧以下の固定電位がゲート端子に接続されたＮＭＯＳトランジスタ（第１６のトランジスタ）Ｑ１６から構成されている。
また、電流制限部ＣＣ２は、トランジスタＱ２のドレイン端子と接地電位ＧＮＤとの間に接続され、接地電位ＧＮＤから当該トランジスタＱ１７の閾値電圧以下の固定電位がゲート端子に接続され、第１７のトランジスタのゲート端子に接続されている固定電位よりも小さい固定電位にゲート端子が接続されたＮＭＯＳトランジスタ（第１７のトランジスタ）Ｑ１７から構成されている。
【０１２０】
このように、トランジスタＱ１６，Ｑ１７のサイズは同一で、トランジスタＱ１７のゲート電圧を、トランジスタＱ１６のゲート電圧よりも低く設定することで、電流制限部ＣＣ２の放電電流値を電流制限部ＣＣ１の放電電流値よりも小さくしている。これにより、第１２の実施の形態と同様の効果が得られる。
なお、これらトランジスタＱ１６，Ｑ１７のゲート電圧は、例えば、ダイオード接続したＭＯＳトランジスタを直列に複数個接続した定電圧生成回路ＶＴで生成すればよい。
【０１２１】
［第１４の実施の形態］
次に、図２３を参照して、第１４の実施の形態にかかるセンサノードチップについて説明する。図２３は、第１４の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路部の要部を示す構成例である。
【０１２２】
本実施の形態において、電流制限部ＣＣ１には、第１３の実施の形態にかかる電流制限部ＣＣ１に加え、トランジスタＱ１６のゲート端子と接地電位ＧＮＤとの間に接続された容量素子（第５の容量素子）Ｃ５が設けられており、電流制限部ＣＣ２には、第１３の実施の形態にかかる電流制限部ＣＣ１に加え、トランジスタＱ１７のゲート端子と接地電位ＧＮＤとの間に接続された容量素子（第６の容量素子）Ｃ６が設けられている。
これら容量素子Ｃ５，Ｃ６を備えることで、電流制限部ＣＣ１，ＣＣ２に流れる放電電流を安定化することができるという効果を有する。
【０１２３】
［第１５の実施の形態］
次に、図２４を参照して、本発明の第１５の実施の形態にかかるセンサノードチップについて説明する。図２４は、第１５の実施の形態にかかる第１のゼロパワー閾値回路部および第２のゼロパワー閾値回路の構成例である。
【０１２４】
本実施の形態では、第２の実施の形態にかかる第１のゼロパワー閾値回路部１３および第２のゼロパワー閾値回路部１４の具体的構成について説明する。本実施の形態にかかる第１のゼロパワー閾値回路部１３には、図２４に示すように、第２の実施の形態に加え、電源制御部ＣＣ１と並列して、容量素子Ｃ１で保持されている比較結果信号ＣＯ１の電圧の放電が進むにつれて、当該放電電流を増加させる電源制御部ＣＣ３が設けられている。また、第２のゼロパワー閾値回路部１４には、第２の実施の形態に加え、電源制御部ＣＣ２と並列して、容量素子Ｃ２で保持されている比較結果信号ＣＯ２の電圧の放電が進むにつれて、当該放電電流を増加させる電源制御部ＣＣ４が設けられている。
【０１２５】
また、本実施の形態では、電流制限部ＣＣ２の放電電流を第１のゼロパワー閾値回路部１３電流制限部ＣＣ１の放電電流よりも小さくすることにより、第１および第２のゼロパワー閾値回路部１３，１４の閾値電圧に電圧差を設けている。
電源制御部ＣＣ１，ＣＣ２については、第２の実施の形態で説明した電源制御部ＣＣ１と同様に構成を用いればよく、電源制御部ＣＣ３，ＣＣ４については、第１２の実施の形態で説明した電源制御部ＣＣ１，ＣＣ２と同様に構成を用いればよい。
したがって、本実施の形態によれば、第２の実施の形態と第１２の実施の形態を組み合わせた効果が得られる。
【０１２６】
［第１６の実施の形態］
次に、図２５を参照して、本発明の第１６の実施の形態にかかるセンサノードチップについて説明する。図２５は、第１６の実施の形態にかかる第１のゼロパワー閾値回路の構成例である。
【０１２７】
本実施の形態では、第２の実施の形態にかかる第１のゼロパワー閾値回路部１３に加えて、トランジスタＱ１のドレイン端子と第１の電流制限部との間にトランスファーゲートＴＧが挿入されている。
第１〜第１５の実施の形態にかかる第１のゼロパワー閾値回路部１３では、電流制限部ＣＣ１にＮＭＯＳトランジスタを用いるとドレイン端子の寄生容量が大きく、電荷蓄積部の電荷の放電時間が長くなってしまう。
【０１２８】
これに対して、本実施の形態では、トランスファーゲートＴＧを挿入したことで、電流制限部ＣＣ１のＮＭＯＳトランジスタのドレイン端子の寄生容量が、容量素子Ｃ１から切り離されるため、容量素子Ｃ１の放電時間を短くすることができる効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１２９】
「第１７の実施の形態」
次に、図２６を参照して、本発明の第１７の実施の形態にかかるセンサノードチップについて説明する。図２６は、第１７の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１３０】
本実施の形態では、第１６の実施の形態にかかる第１のゼロパワー閾値回路部１３に加え、電源電位ＶＤＤとトランジスタＱ１のドレイン端子との間に接続されて、第１の容量素子の保持電圧を電源電位ＶＤＤに初期化するスイッチＳＷ４が設けられている。
スイッチＳＷ４は、初期化動作を示すリセット信号ＲＳＴの反転論理信号ＲＳＴＮに応じて導通することにより、容量素子Ｃ１の電位をトランジスタＱ１のドレイン端子を電源電位ＶＤＤとするスイッチ素子である。
これにより、センサ出力電圧ＳＯの初期状態がＬｏｗでない場合でも、比較結果信号ＣＯ１を初期化できるという効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１３１】
「第１８の実施の形態」
次に、図２７を参照して、本発明の第１８の実施の形態にかかるセンサノードチップについて説明する。図２７は、第１８の実施の形態にかかる第１のゼロパワー閾値回路部の構成例である。
【０１３２】
本実施の形態では、第１６の実施の形態にかかる第１のゼロパワー閾値回路部１３に加え、トランジスタＱ１のドレイン端子に入力端子が接続された、入力ゲート容量が最小サイズのトランジスタのゲート容量値（１００ｆＦ以下）のバッファ回路ＢＵＦが設けられている。
これにより、第１のゼロパワー閾値回路部１３の後段に接続される負荷容量が大きい場合でも、バッファ回路ＢＵＦを用いることで、電荷蓄積部の電荷の放電時間を短くすることができる効果がある。
なお、本実施の形態では、第１のゼロパワー閾値回路部１３の電流制限部ＣＣ１を例として説明したが、第２のゼロパワー閾値回路部１４の電流制限部ＣＣ２に対して本実施の形態を適用してもよく、電源制御部ＣＣ１，ＣＣ２の両方に適用してもよい。
【０１３３】
「第１９の実施の形態」
次に、図２８を参照して、本発明の第１９の実施の形態にかかるセンサノードチップについて説明する。図２８は、第１９の実施の形態にかかる発振部の構成例である。
【０１３４】
本実施の形態では、発振部１８として、電流欠乏型電圧制御発振回路を用いた場合について説明する。本実施の形態にかかる電流欠乏型電圧制御発振回路は、３段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３で構成され、これらインバータの電流はカレントミラー回路で制御される。カレントミラー回路の電流は電流制御電圧ＳＰＣで制御される。電流制御電圧ＳＰＣをＮＭＯＳトランジスタの閾値電圧程度以下に設定することで、インバータの電流をサブマイクロアンペア以下に設定することができ、発振部の消費電力を低減できる効果がある。
【０１３５】
「第２０の実施の形態」
次に、図２９を参照して、本発明の第２０の実施の形態にかかるセンサノードチップについて説明する。図２９は、第２０の実施の形態にかかる発振部の構成例である。
【０１３６】
本実施の形態では、第１９の実施の形態にかかる電流欠乏型電圧制御発振回路に加え、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３をリング状に接続する接続線のいずれか１つの接続線Ｌ３を除く接続線Ｌ１，Ｌ２ごとに、当該接続線と接地電位ＧＮＤとの間にそれぞれ容量素子Ｃ７，Ｃ８が接続されている。
いずれか１つの接続線のみ容量素子をなくすことにより、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３におけるそれぞれの初期状態の電圧が早く確定して、発振動作が開始されるまでの時間を短縮できるので、センサ回路出力の傾きをデジタルデータに変換する際の精度を向上できるという効果がある。
【０１３７】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【０１３８】
また、各実施の形態では、第１導電型トランジスタをＰＭＯＳトランジスタとし、第２導電型トランジスタをＮＭＯＳトランジスタとした場合を例として説明したが、第２導電型トランジスタをＰＭＯＳトランジスタとし、第１導電型トランジスタをＮＭＯＳトランジスタとした場合でも、各実施の形態を適用でき、同様の作用効果が得られる。
【符号の説明】
【０１３９】
１…センサノードシステム、１０…センサノードチップ、１１…センサ素子部、１２…ゼロパワーセンサ、１３…第１のゼロパワー閾値回路部、１４…第２のゼロパワー閾値回路部、１５…傾き信号生成部、１６…電源部、１７…発振制御部、１８…発振部、１９…カウンタ、２０…遅延部、２１…送信制御部、２２…無線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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