(57)【要約】【課題】テストコストの低減及び不良解析の精度向上を図った半導体装置を提供する。【解決手段】半導体装置１００は、被調整電源１３の出力である被調整電源出力電圧Ｖａを調整するトリミングコードＴＲＭＣ（＝ＴＲＭＣ１）を変化させながら発生し、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎに対応する値となった場合、電圧供給回路２５の出力電圧Ｖｏｕｔの基準電圧Ｖｒｅｆと同じ電圧レベルに出力変更し、入力初段回路へ供給する。また、トリミングコードＴＲＭＣをトリミングコード記憶回路１６に記憶し、記憶したトリミングコードＴＲＭＣ（＝ＴＲＭＣ２）に基づき被調整電源出力電圧Ｖａを設定する。【選択図】図３
2011171666.tif 000002
【特許請求の範囲】
【請求項１】
被調整電源部の出力電圧を調整するトリミングコードを変更し、前記トリミングコードに基づいた前記被調整電源部の出力電圧が制御目標電圧に対応する値となった場合、予め設定された基準となる電圧を自半導体装置が備える回路へと供給し、前記被調整電源部の出力電圧が前記制御目標電圧に対応する値となるトリミングコードを記憶する電源制御部を備えることを特徴とする半導体装置。
【請求項２】
前記被調整電源部は、入力される前記トリミングコードにより自身の出力電圧を分圧するスイッチ回路を備え、分圧された前記自身の出力電圧と、前記予め設定された基準となる電圧とに応じて自身の出力電圧を変更させて出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源制御部は、
前記トリミングコードを変更する制御信号発生回路と、
前記被調整電源部の出力電圧と前記制御目標電圧とを比較する比較回路と、
前記比較回路の比較結果が前記トリミングコードに基づいた前記被調整電源部の出力電圧が制御目標電圧に対応する値となった場合、前記予め設定された基準となる電圧を、前記自半導体装置が備える回路へ供給する電圧供給回路と、
前記比較回路の比較結果が前記トリミングコードに基づいた前記被調整電源部の出力電圧が制御目標電圧に対応する値となった場合の前記トリミングコードを記憶する記憶回路と、
前記制御信号発生回路が出力するトリミングコードと前記記憶回路に記憶された前記トリミングコードとのいずれかを前記被調整電源部に供給する選択回路と、
を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記制御信号発生回路は、
入力される第１のテスト信号のクロック数をカウントするカウンタ回路と、
前記カウンタ回路のカウント値に基づいて前記トリミングコードを出力する制御信号出力回路と、を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記記憶回路は、第２のテスト信号が入力されると、前記制御信号発生回路が出力するトリミングコードを記憶することを特徴とする請求項３または請求項４いずれか１項に記載の半導体装置。
【請求項６】
前記比較回路は、第３のテスト信号が入力されると、比較結果を自半導体装置外部へ出力することを特徴とする請求項３から請求項５いずれか１項に記載の半導体装置。
【請求項７】
自半導体装置外部から入力される少なくとも２以上の電源電圧のいずれかを前記電圧供給回路の電源に供給する選択回路を更に備えることを特徴とする請求項３から請求項６いずれか１項に記載の半導体装置。
【請求項８】
被調整電源部の出力電圧を調整するトリミングコードを変更させる第１の工程と、
前記トリミングコードに基づいた前記被調整電源部の出力電圧が制御目標電圧に対応する値となった場合、予め設定された基準となる電圧を自半導体装置が備える回路へと供給する第２の工程と、
前記被調整電源部の出力電圧が前記制御目標電圧に対応する値となるトリミングコードを記憶する第３の工程と、
を含むことを特徴とする半導体装置の試験方法。
【請求項９】
請求項４記載の半導体装置を試験する半導体装置の試験方法であって、
前記制御信号発生回路に前記第１のテスト信号を入力する第４の工程と、
第２のテスト信号を入力して、前記制御信号発生回路が出力するトリミングコードを前記記憶回路に記憶させる第５の工程と、
第３のテスト信号を入力して、前記比較回路から前記比較結果を外部へ出力させる第６の工程と、
を含むことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を測定、調整する機能を有する半導体装置及び半導体装置の試験方法に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）やＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置においては、動作電源電圧の低下にともない、外部から入力される入力信号の振幅が小さいものとなってきている。つまり、入力信号の振幅の高電圧側をＶＩＨ、低電圧側をＶＩＬとすると、その差（ＶＩＨ−ＶＩＬ）が小さくなってきている。この入力信号が入力される入力回路（入力バッファ）は、論理閾値電位を有し、上記ＶＩＨが論理閾値電圧より高ければ、入力信号がＨレベル（論理「１」レベル）と検知し、上記ＶＩＬが論理閾値電圧より低ければ、入力信号がＬレベル（論理「０」レベル）と検知する。
【０００３】
そのため、入力回路の論理閾値電位は、ほぼＶＩＨとＶＩＬの中間の規定値に設定されるように設計されるが、上記の様に（ＶＩＨ−ＶＩＬ）が小さくなる場合、入力信号のＶＩＨまたはＶＩＬを正確に半導体装置に供給することが必要となる。しかし、供給される入力電圧は、半導体装置に電圧を供給する供給電源から半導体装置（チップ）が備える入力回路の入力端子までに存在する配線の寄生抵抗により、電圧降下するのが現状である。ここで、寄生抵抗とは、半導体装置を試験する際に使用される測定治具における寄生抵抗、半導体装置が実装される製品ボードにおける寄生抵抗、半導体装置が封入される半導体パッケージ内の寄生抵抗（パッケージの端子からチップパッドまで）等が考えられる。
【０００４】
この電圧降下に対する対策として、特許文献１に開示された電源供給側である測定装置（テスタ）においては、半導体装置の動作テストの際、テスタが備えるテスタピンから半導体装置（半導体パッケージ）までの間の接触抵抗による電圧降下を、テスタ内部での電圧または電流の値の調整に反映させる技術が開示されている。このテスタは、プローブカード上の接触抵抗値を計算し、計算した接触抵抗値を記憶する。そして、テスタは、記憶した接触抵抗値を用いることで、テスタピンから半導体装置のチップパッドまでの間に介在するデバイスインタフェースボード（テストボード）およびプローブカードによって生じる電圧降下分を加味した電圧または電流調整を行い、半導体装置へ供給する機能を備える。
また、特許文献２において開示された出力電圧切替回路においては、外部入力電圧の入力電圧レベルに応じて，半導体装置内部に設けた内部電源回路から内部回路へ供給する内部入力電圧を、外部入力電圧に切替えて半導体装置内部に供給し，外部から入力される切替制御信号用の端子を不要とする技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２０８５６９号公報
【特許文献２】特開平１−６４２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された入力電圧を測定、調整する機能を搭載した測定装置（テスタ）を使用しても、基板に実装された半導体装置に電源を供給する場合、半導体装置のチップパッドからパッケージ端子までの抵抗（基板内の寄生抵抗等）による入力信号の電圧降下には対応できないという問題があった。また、テスタにかかる機能を搭載することは、テスタに複雑な演算処理を行わせるためにテスタの改造等に要する費用の増大を招き、或いは、測定及び調整を行うためにテスト時間が伸び、半導体装置のテストコストの増大を招く問題があった。また、半導体装置各々の電圧降下レベルを記録する構成とはなっていないため、実際にどれだけの電圧降下があったかを後のテストにおいて知ることができないという問題があった。
また、特許文献２に開示された出力電圧切替回路においては、内部入力電圧を外部入力電圧に切替える際の外部入力電圧の入力電圧レベルを測定、調整する回路構成ではない。そのため、外部入力電圧レベルに電圧降下が生じている場合、外部入力電圧と内部入力電圧が切替る際の真の外部入力電圧レベルを取得し、記憶することはできず、電圧降下により半導体装置が不良と判定された場合、不良解析を容易に行うことができないという問題があった。また、不良解析を十分に行うことができないため、不良原因への対策（例えば、電圧降下レベルにより、寄生抵抗の多い箇所を特定し、当該箇所の寄生抵抗を下げる等の対策）を行うことができないという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、被調整電源部の出力電圧を調整するトリミングコードを変更し、トリミングコードに基づいた被調整電源部の出力電圧が制御目標電圧に対応する値となった場合、予め設定された基準となる電圧を自半導体装置が備える回路へと供給し、被調整電源部の出力電圧が制御目標電圧に対応する値となるトリミングコードを記憶する電源制御部を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明によれば、トリミングコードに基づいた被調整電源部の出力電圧が制御目標電圧に対応する値となった場合、制御目標電圧に換えて基準となる電圧を、制御目標電圧が供給されるべき回路へと供給する。つまり、入力される制御目標電圧が電圧降下により意図したレベル（予め設定された基準となる電圧）と異なった場合であっても、制御目標電圧が供給される回路へ意図した電圧を供給できる。これにより、電圧降下が生じるばあいであっても、不良解析において、電圧降下により不良になったかどうか、意図した電圧を供給すれば不良品が良品になるかどうかを確認することができる。従って、テスタを改造等せずとも、半導体装置側にテスト機能を持たせることで、テストに要するコストの低減を行うことができる効果がある。
【０００９】
さらに、制御目標電圧はトリミングコードの形で記憶されるので、これを後に取得することで、どの程度の電圧降下があったかを知ることにより、真の原因究明（パッケージ或いはテストボードのどの箇所に寄生抵抗が余分についているかを知ることなど）に役立てることも可能となり、不良解析を精度よく、かつ迅速に行うことができる効果がある。
【図面の簡単な説明】
【００１０】
【図１】電源電圧の合わせ込み原理を説明するための回路ブロック図である。
【図２】図１の説明を行うための補足図である。
【図３】本発明の半導体装置の一実施形態の回路構成を示すブロック図である。
【図４】図３の被調整電源１３の構成例を示す回路図である。
【図５】図３のトリミングコード発生・記憶回路１５の構成例を示すブロック図である。
【図６】図３のセレクタ２６の構成例を示す回路図である。
【図７】図３の半導体装置にテストモード１〜３信号ＴＭ１〜３を供給するための制御回路の構成例を示すブロック図である。
【図８】図７の制御回路８においてテストモード１でトリミングコードを確定するまでの動作を示す波形図である。
【図９】図７の制御回路８においてテストモード３でトリミング結果を確認する際の動作を示す波形図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。以下、図１を用いて説明する。
図１（ａ）に示すように、従来の半導体装置においては、入力初段回路１０１は、外部端子６７を介して入力電圧Ｖｉｎが入力される。ユーザが端子６７に対応するテストピンの電圧レベルを所定の電圧レベルに設定すると、テスタは、基板やソケット、あるいはＢＩＳＴ（Built In Self Test）等のテスト回路を介して、入力電圧Ｖｉｎを外部端子６７に供給する。しかし、テスタが供給する入力電圧Ｖｉｎが、実デバイス、すなわち入力初段回路１０１の外部端子６７（チップのパッド）に伝わるまでに電圧降下を起こしてしまう場合がある。電圧降下を起こした場合、入力初段回路１０１から後段の内部回路１０２へは入力電圧Ｖｉｎの電圧レベルの変化（論理レベルの変化）が伝わらず、半導体装置が不良になってしまう電圧降下の問題が生じる。近年はモバイル用製品の拡大により、半導体装置の低電源電圧化が進んでおり、電圧降下の問題がより顕著に現れる事が明らかである。
【００１２】
そこで、入力初段回路１０１の外部端子６７（チップのパッド）に印加される入力電圧レベルが大幅に落ち込み、半導体装置が不良品と判定された場合であっても、入力初段回路１０１の入力端へ意図した電圧レベル（予め設定された基準電圧レベル）を供給する。これにより、予め設定された基準電圧レベルが半導体装置の外部端子６７へ供給されれば、半導体装置が良品となるか否かを確認することができる。
【００１３】
この確認のため、図１（ｂ）に示すように、テスタにて設定した入力電圧レベルをそのまま入力初段回路１０１に供給するのではなく、入力電圧調整回路（半導体装置１００）を外部端子６７と入力初段回路１０１との間に設ける。そして、入力電圧調整回路は、予め設定された基準電圧レベルを、入力初段回路１０１へ供給する構成とする。半導体装置が、パッケージに搭載された後に選別試験で不具合が起きた場合、テストボードやパッケージなどの半導体装置が搭載される環境に左右されず、入力初段回路１０１へ基準電圧レベルを供給し、半導体装置が良品となるか否かを、確認することができる。
【００１４】
また、半導体装置の動作特性を議論する際、従来から、半導体装置に実際に供給される電圧レベルがどの程度の値であるかが問題になっている。半導体装置の動作特性を左右するのは、当然のことながら、上述の通り入力初段回路１０１の外部端子６７に供給される電圧レベルであり、それをもとにして、入力初段回路毎に、後段に接続される内部回路１０２の動作が規定される（図２参照）。半導体装置をベンダー側でパッケージに封入する場合、上記の試験される環境による電圧降下はある程度想定できる範囲内である。万が一不具合が発生した場合であっても、対策（テストボードの修正、パッケージ内寄生抵抗の低減など）を、ベンダー側で比較的容易に行うことが可能である。
【００１５】
しかしながら、最終的なセットとして使用される顧客動作環境、或いは、ＳｉＰ(システムインパッケージ)やＭＣＰ(マルチチップパッケージ)となった顧客におけるパッケージ封入状態で、セットを構成する半導体装置各々の入力初段回路に意図した電圧レベルが供給されているかどうかをベンダー側で判断するのは極めて難しい。例えば、ベア・ダイビジネスが主流であるモバイル用ＤＲＡＭにおいて、ベンダー側でのウエハー試験環境と顧客パッケージ封入後の試験環境とにおける電圧動作相関が非常に取りづらい状況である。
【００１６】
そのため、従来において顧客に向けた出荷試験時において、経験値からなる値を想定してテストしていた。例えば、予めＳｉｐやＭＣＰ等のパッケージ上の配線抵抗を見積もることにより、どの程度の電圧降下が起きるかを予想し、電圧降下分だけ入力電圧レベルを補完して、入力初段回路１０１へ供給する方法で試験を行っていた。この方法は明らかに定性的・感覚的であり、供給する入力電圧Ｖｉｎの電圧レベルに誤差が生じやすい。
【００１７】
そこで、入力電圧調整回路（半導体装置１００）が基準電圧レベルを入力初段回路１０１へ供給してテストを行うことができる構成とすれば、顧客におけるパッケージ封入状態においても、テストを行うことができる。また、実際に供給されている入力電圧レベルをテストコードとして記憶しておくことで、顧客におけるテスト環境で不具合、或いは実機に搭載した環境で不具合が発生した場合、その後の不良解析時に顧客テスト環境、或いは実機搭載環境で不具合が発生したときの入力電圧レベルと、基準電圧レベルとの差分を知ることが可能となる。従って、不良解析において、真の不良原因の特定方法（電圧降下の理由が、混載されるパッケージ内の配線抵抗に起因するのか、混載される他の半導体製品に原因があるのかなどの特定方法）に、大きな一石を投じることができるようになる。
【００１８】
そこで、本発明に係る半導体装置においては、入力初段回路１０１と外部入力端子６７との間に、入力電圧調整回路（半導体装置１００）を付加する。入力電圧調整回路（半導体装置１００）は、トリミングコードに基づく電圧レベル（後述する被調整電源出力電圧Ｖａ）と、入力電圧調整回路に供給される入力電圧レベル（入力初段回路１０１へ供給されるべき電圧レベルであり、以下入力電圧Ｖｉｎとする）とを比較する。そして、入力電圧調整回路は、比較結果に基づいて、入力初段回路１０１へ、予め設定された基準電圧レベル（以下、基準電圧Ｖｒｅｆとする）と同レベルの出力電圧Ｖｏｕｔを供給する。これによって、入力初段回路１０１は、基準電圧Ｖｒｅｆが供給され、半導体装置の試験を正しい条件で行うことができる。
【００１９】
また、入力電圧調整回路（半導体装置１００）は、被調整電源出力電圧Ｖａと入力電圧Ｖｉｎが一致する場合のトリミングコードを記憶する。この記憶されたトリミングコードに基づく電圧レベル（後述する被調整電源出力電圧Ｖａ）と、後の試験において入力される入力電圧Ｖｉｎとを比較し、比較結果を外部へ出力する。これによって、入力電圧調整回路（半導体装置１００）に供給されていた入力電圧Ｖｉｎを知ることができ、基準電圧Ｖｒｅｆとの差分を知ることができる。従って、上述した不良解析において、この差分により、真の不良原因を特定できる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
まず、図２を参照して本実施形態におけるトリミングの際の入力電圧の合わせ込みの原理について説明する。図２は、後述する被調整電源１３が出力する被調整電源出力電圧Ｖａと、入力電圧Ｖｉｎ（制御目標電圧）との関係を示す説明図である。ここで、被調整電源１３が出力する被調整電源出力電圧Ｖａが、トリミングコードによって調整できるようになっているものとする。本実施形態においては、トリミングコードによって示される値を変化させながら被調整電源出力電圧Ｖａを徐々に変化させ、入力電圧Ｖｉｎと交差するトリミングコードを検出し、そのトリミングコードで後述するトリミングコード記憶回路１６のヒューズトリミングを行う。
【００２１】
図２において、被調整電源出力電圧Ｖａを、入力電圧Ｖｉｎより高い状態から、徐々に入力電圧Ｖｉｎへ近づけていく様子を示してある。本実施形態では、注目しているのがトリミングコードではなく、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎと一致しているかどうかであるところが肝要である。このようにして、半導体装置の入力電圧調整回路毎にトリミングコードを変化させることで、製造ばらつきを加味した状態で、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとの電圧レベルが一致する交差するトリミングコードの抽出が可能となる。
【００２２】
次に、図３を参照して入力電圧Ｖｉｎの合わせ込みの際に用いる回路の構成例について説明する。図３は、本実施形態の入力電圧調整回路（半導体装置１００）の構成例を示すブロック図である。なお、図３に示す回路構成は、本実施形態の半導体装置の内部構成の一部、すなわち、本実施形態が特徴とする入力電圧合わせ込みに用いる構成部分を示している。つまり、本実施形態の半導体装置は、例えば半導体記憶装置などとして構成できるが、その場合のメモリセルアレイ等の他の構成は図示を省略している。
【００２３】
図３に示す半導体装置１００は、その出力電圧をトリミングコードＴＲＭＣによって調整される被調整電源１３（被調整電源部）と、入力電圧Ｖｉｎが入力され、被調整電源１３の出力である被調整電源出力電圧Ｖａとの比較を行い、出力電圧Ｖｏｕｔを発生する電源制御部１０と、から構成される。
被調整電源１３は、電圧調整回路１１及び被トリミング回路１２から構成される。また、電源制御部１０は、トリミングコード発生・記憶回路１５、トリミングコード記憶回路１６、セレクタ４、コンパレータ５、電圧供給回路２５、及びセレクタ２６から構成される。
【００２４】
電源制御部１０は、トリミングコード発生・記憶回路１５、トリミングコード記憶回路１６、セレクタ４及びコンパレータ５により、被調整電源１３の出力電圧を調整するトリミングコードＴＲＭＣを変化させながら発生する。そして、電源制御部１０は、トリミングコードＴＲＭＣに基づいた被調整電源１３の出力である被調整電源出力電圧Ｖａが、入力電圧Ｖｉｎに対応する値となると（コンパレータ５の出力がＬからＨへ切り替わると）、そのトリミングコードＴＲＭＣを記憶する。また、電源制御部１０は、記憶したトリミングコードＴＲＭＣに基づいて被調整電源１３の出力である被調整電源出力電圧Ｖａを設定する。
【００２５】
また、電源制御部１０は、コンパレータ５の出力がＬからＨへ切り替わると、基準電圧Ｖｒｅｆと同じ電圧レベルの出力電圧Ｖｏｕｔを生成し、図１で示す入力初段回路１０１へ供給する。なお、コンパレータ５の出力がＬの場合、電源制御部１０は、コンパレータ５に入力される外部印加の入力電圧Ｖｉｎと同じ電圧レベルの出力電圧Ｖｏｕｔを入力初段回路１０１へ供給する。
ここで、トリミングコードＴＲＭＣは、トリミングコードＴＲＭＣ１とトリミングコードＴＲＭＣ２を２つの入力信号とするセレクタ４から出力される信号であり、このセレクタ４の出力選択は、選択信号Ｓ１に基づいて決定される。
【００２６】
被調整電源１３は、端子６６から基準電圧Ｖｒｅｆが入力される電圧調整回路１１と、入力されるトリミングコードＴＲＭＣに応じて動作状態が設定される被トリミング回路１２とから構成される。そして、被調整電源１３は、電圧調整回路１１に入力される基準電圧Ｖｒｅｆと被トリミング回路１２に設定された動作状態とに応じて被調整電源出力電圧Ｖａを変化させて出力する。なお、基準電圧Ｖｒｅｆは、半導体装置１００において、例えばバンドギャップリファレンス回路等により生成される、電源電圧依存または温度依存の少ない基準電圧であることが好ましい。
【００２７】
図４は、被調整電源１３の構成の一例である。図４に示す被調整電源１３内の電圧調整回路１１は、差動増幅器１１１と、差動増幅器１１１の出力がゲートに入力されるＰチャネル型ＭＯＳトランジスタ１１２とから構成されている。また、被トリミング回路１２は、複数の直列接続された抵抗１２１と各接続点を取り出す複数のスイッチ回路１２２とから構成されている。差動増幅器１１１の非反転入力端は、基準電圧Ｖｒｅｆが入力され、反転入力端はＰチャネル型ＭＯＳトランジスタ１１２のドレインから出力される被調整電源出力電圧Ｖａを抵抗１２１で分圧した電圧が入力される。各スイッチ回路１２２はトリミングコードＴＲＭＣによってオン・オフ制御されるので、トリミングコードＴＲＭＣによって分圧比が調整される。よって、トリミングコードＴＲＭＣに基づいて被調整電源出力電圧Ｖａの値が設定されることになる。このように、図４の被調整電源１３では、基準電圧Ｖｒｅｆと比較する電圧がトリミングコードＴＲＭＣで可変であり、被調整電源出力電圧Ｖａを調整できる。
【００２８】
図３に戻って、トリミングコード発生・記憶回路１５は、端子６１からテストモード１信号ＴＭ１が入力されると、トリミングコードＴＲＭＣ１を変化させながら発生する。また、トリミングコード発生・記憶回路１５は、入力される比較結果信号ＣＲのレベルが変化した場合（この例では「Ｌ」から「Ｈ」に変化した場合）、発生中のトリミングコードＴＲＭＣ１を記憶して保持する制御信号発生回路である。ここで、テストモード１信号ＴＭ１は、所定の回数繰り返されるパルス信号である。トリミングコード発生・記憶回路１５は、トリミングコードＴＲＭＣ１を、セレクタ４の「０」端子に対して出力する。また、トリミングコード発生・記憶回路１５は、テストモード２信号ＴＭ２によってオン・オフ制御されるスイッチ回路６２を介してトリミングコード記憶回路１６に対して出力する。
【００２９】
図５は、トリミングコード発生・記憶回路１５の構成例である。図５に示すトリミングコード発生・記憶回路１５は、ｎビットのカウンタ２１と、カウンタ２１のｎビットの出力をデコードして２のｎ乗本の信号線上にトリミングコードＴＲＭＣ１をパラレルに出力するデコーダ２２と、カウンタ２１に対してカウントクロック信号を出力するアンド回路２３と、から構成される。アンド回路２３は、テストモード１信号ＴＭ１と、比較結果を示す選択信号Ｓ１を反転した信号が入力される。テストモード１では、テストモード１信号ＴＭ１として繰り返しパルス信号が入力されるので、比較結果信号ＣＲが「Ｌ」の間は、テストモード１信号ＴＭ１をカウントすることでカウンタ２１を駆動でき、トリミングコードＴＲＭＣ１を変更できる。その後、比較結果が「Ｈ」になると、アンド回路２３の出力が「Ｌ」で固定されるので、カウンタ２１は停止し、そのときのトリミングコードＴＲＭＣ１が保持される。ここでカウンタ２１は動作開始時に初期化されているものとする。
【００３０】
図３に戻って、トリミングコード記憶回路１６は、ヒューズ素子やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を用いた不揮発性記憶回路である。トリミングコード記憶回路１６は、コンパレータ５の比較結果（比較結果信号ＣＲ）のレベルが変化した場合のトリミングコードＴＲＭＣ１を表す信号を記憶する。また、トリミングコード記憶回路１６は、セレクタ４の選択信号Ｓ１を「０」から「１」に変化させて選択信号Ｓ１の論理レベルを記憶する。
さらに、トリミングコード記憶回路１６は、記憶したトリミングコードＴＲＭＣ１を表す信号を、トリミングコードＴＲＭＣ２として、セレクタ４の「１」端子に出力する。
なお、トリミングコード記憶回路１６がトリミングコードＴＲＭＣ１及び選択信号Ｓ１の論理レベルを記憶する場合のヒューズ素子は、トリミングコード記憶回路１６を構成する回路のノード間を電気的に接続するアンチヒューズ素子であっても、回路のノード間を電気的に非接続とするヒューズ素子であってもよい。
【００３１】
セレクタ４は、トリミングコード記憶回路１６が出力するトリミングコードＴＲＭＣ１と、トリミングコード記憶回路１６が記憶するトリミングコードＴＲＭＣ２とのいずれかを、被トリミング回路１２に対して出力する選択回路である。セレクタ４は、選択信号Ｓ１の論理レベルが「０」の場合、「０」端子に入力されたトリミングコードＴＲＭＣ１を選択し、選択信号Ｓ１が「１」の場合、「１」端子に入力されたトリミングコードＴＲＭＣ２を選択し、被トリミング回路１２に対して出力する。
【００３２】
コンパレータ５は、オープンループの差動増幅器によって構成され、被調整電源１３の出力である被調整電源出力電圧Ｖａと、外部から端子６７を介して供給される入力電圧Ｖｉｎとを比較して、比較結果信号ＣＲを出力する。コンパレータ５は、比較結果信号ＣＲを、トリミングコード発生・記憶回路１５へ出力するとともに、テストモード３信号ＴＭ３によってオン・オフ制御されるスイッチ回路６４及び端子６５を介して半導体装置の外部へ出力する。
このため、端子６５は、半導体装置１００をパッケージングした後でも接続できるような形で（例えばセレクタなどを介して外部入出力ピンと接続できるような回路とともに設けておくことで）半導体装置１００に備えておくことが望ましい。
【００３３】
また、コンパレータ５は、比較結果信号ＣＲを、電圧供給回路２５に対して出力する。電圧供給回路２５は、セレクタ２６から動作電源が供給され、比較結果信号ＣＲの電圧レベルが「Ｌ」の場合、入力電圧Ｖｉｎと同じ電圧レベルの電圧を生成する。また、電圧供給回路２５は、生成した出力電圧Ｖｏｕｔを、端子３０を介して、図１（ｂ）で示す入力初段回路１０１へ供給する。電圧供給回路２５は、比較結果信号ＣＲの電圧レベルが「Ｌ」から「Ｈ」へ変わり、「Ｈ」を維持する期間において、基準電圧Ｖｒｅｆと同じ電圧レベルの電圧を生成し、生成した出力電圧Ｖｏｕｔを、端子３０を介して、図１（ｂ）で示す入力初段回路１０１へ供給する。なお、端子３０は、図３においては電源制御部１０内に示しているが、上記端子６５と同様に半導体装置１００の外部から電圧レベルがモニター可能な構成としてもよい。
【００３４】
セレクタ２６は、端子３１、端子３２及び端子３３を備え、それぞれ電源電圧ＶＤＥＸ１、電源電圧ＶＤＥＸ２、選択信号ＳＥＬ１が供給される。セレクタ２６は、選択信号ＳＥＬ１の論理レベルに基づいて、電源電圧ＶＤＥＸ１または電源電圧ＶＤＥＸ２のいずれかの電圧を、電圧供給回路駆動電圧として、電圧供給回路２５へ供給する。
図６は、セレクタ２６の構成例である。図６に示すセレクタ２６は、アンド回路４１と、インバータ回路４２と、アンド回路４３と、オア回路４４と、から構成される。アンド回路４１は、電源電圧ＶＤＥＸ１と、選択信号ＳＥＬ１が入力され、選択信号ＳＥＬ１の論理レベルが「１」のとき、オア回路４４の入力の一端へ電源電圧ＶＤＥＸ１を供給する。また、アンド回路４３は、電源電圧ＶＤＥＸ２と、インバータ回路４２により論理反転された、選択信号ＳＥＬ１の論理反転信号が入力され、選択信号ＳＥＬ１の論理レベルが「０」のとき、オア回路４４の入力の他端へ電源電圧ＶＤＥＸ２を供給する。従って、セレクタ２６は、選択信号ＳＥＬ１の論理レベルが「１」のときは電源電圧ＶＤＥＸ１を、選択信号ＳＥＬ１の論理レベルが「０」のときは電源電圧ＶＤＥＸ２を、電圧供給回路駆動電圧として電圧供給回路２５に供給する。
【００３５】
ここで、電源電圧ＶＤＥＸ１は、例えば、半導体装置１００がＭＣＰにフラッシュメモリやＡＳＩＣ（Application Specific Integrated Circuit）と混載されたときに、フラッショメモリやＡＳＩＣに内蔵される昇圧回路から供給される電圧である。また、電源電圧ＶＤＥＸ２は、例えば、半導体装置１００専用に設けられた専用電源である。これらの電源は半導体装置１００に専用に設けられたパッド（端子３１及び端子３２）から、セレクタ２６に供給される。このような構成とした理由は、テストモード１を用いた実際の不良解析の際、端子３１からの電源供給では、電源電圧ＶＤＥＸ１が降下し、テストモード１を正しく実行できない可能性があるためである。
【００３６】
この可能性を排除する為に、電圧供給回路２５へ電源電圧ＶＤＥＸ１のみを供給するだけでなく、電圧降下の可能性の低い専用の電源である電源電圧ＶＤＥＸ２を用いることを可能としたものである。選択信号ＳＥＬ１が入力される端子３３は、例えば半導体装置１００がＤＲＡＭ等のメモリの場合、データ出力ＤＱの出力をハイインピーダンスにする為に用いられる端子であり、外部クロック（ＣＬＫ）等の端子と同様に半導体装置１００に設けられた端子である。ＭＣＰ等の顧客パッケージ封入状態においては、セレクタ２６が、電源電圧ＶＤＥＸ１を電圧供給回路２５へ供給すべく、選択信号ＳＥＬ１の論理レベル「１」となっている。
【００３７】
また、半導体装置１００が、テストモード１を実行する際、セレクタ２６が、電源電圧ＶＤＥＸ２を電圧供給回路２５へ供給する可能となるように、例えば後述するテストモード１〜３を設定するＭＲＳによって、論理レベル「０」へセットすることも可能である。つまり、半導体装置１００が、例えばＭＣＰに搭載された状態において、選択信号ＳＥＬ１の論理を、「０」と「１」の間で切り替えることで、専用電源のみを使用するテストと、フラッシュメモリまたはＡＳＩＣの昇圧回路を使用するテストに切り替えることが可能となる。これによって、専用電源により不良解析に支障のない電源電圧が電圧供給回路２５へ供給される。
【００３８】
なお、図３に示す半導体装置１００の構成において、端子３１〜３３は半導体装置１００の外部から入力される電源または信号に用いられる。また、端子６７は半導体装置１００外部から入力電圧Ｖｉｎを供給するために用いられる。また、端子６５はテストモード３における測定結果である比較結果信号ＣＲを半導体装置１００の外部へ出力するために用いられる。従って、これらの端子３１〜３３、端子６７及び端子６５は、パッドやピンとして外部のテスタなどの装置と接続可能な形態を有しているものとする。一方、端子６６及び端子６１は、同一半導体装置１００内の他の回路と接続される端子であるので、必ずしも半導体装置１００外部へパッド等を用いて接続可能な形態をとるものでなくてもよい。
【００３９】
次に、半導体装置１００にテストモード信号を供給する制御回路８について、図７を用いて説明する。図７は、半導体装置１００に、テストモード１信号ＴＭ１、テストモード２信号ＴＭ２、テストモード３信号ＴＭ３を供給するための制御回路８のブロック図である。なお、制御回路８は、図２に示した半導体装置１００と同一チップ上に形成される回路である。制御回路８は、ｎビットの外部アドレスＡＤＤが入力されるｎ個の初段入力回路８１と、外部アドレスＡＤＤを取り込みラッチするｎ個のラッチ回路８２を備える。また、制御回路８は、外部アドレスＡＤＤと外部入力コマンドＣＭＤの取り込みタイミングを指定する外部入力クロックＣＫが入力される初段入力回路８３を備える。
【００４０】
さらに、制御回路８は、ｍビットの外部入力コマンドＣＭＤが入力されるｍ個の初段入力回路８４と、外部入力コマンドＣＭＤをデコードするＴＭＲＳコマンドデコーダ８５と、を備える。また、制御回路８は、ＴＭＲＳコマンドデコーダ８５の出力信号を遅延させるタイミング調整用遅延線８６と、テストモードデコーダ８７とを備える。なお、外部アドレスＡＤＤはｎ個の端子８９により、外部クロックＣＫは端子８０により、外部入力コマンドはｍ個の端子８８により、半導体装置１００に取り込まれる。これらの端子８９、端子８０及び端子８８は、パッドやピンとして外部のテスタなどの装置と接続可能な形態を有しているものとする。
【００４１】
上記の構成において、初段入力回路８３は、端子８０から外部クロックＣＫが入力され、半導体装置１００内の内部回路の基準クロック信号を発生する。ｎ個のラッチ回路８２及びＴＭＲＳコマンドデコーダ８５には、この基準クロック信号が入力され、基準クロック信号に同期した動作を行う。ｎ個のラッチ回路８２は、端子８９から入力されるｎビットの外部入力アドレスＡＤＤを、基準クロック信号に同期させ、ｎビットのＴＭＲＳ用内部アドレスＡを、テストモードデコーダ８７に対して出力する。
【００４２】
また、図７において、外部入力コマンドＣＭＤは、半導体装置１００がＤＲＡＭ等のメモリである場合、外部から入力されるＲＡＳ（Row Address Strobe）信号、ＣＡＳ（Column Address Strobe）信号などを抽象化して表したｍビットの信号である。ＴＭＲＳコマンドデコーダ８５は、外部入力コマンドＣＭＤとしてテストモードデコーダ８７へアクセスする場合のコマンド（ＴＭＲＳコマンド）を予め記憶している。そして、ＴＭＲＳコマンドデコーダ８５は、端子８８から入力されるｍビットの外部入力コマンドＣＭＤと、この予め記憶しているコマンド（ＴＭＲＳコマンド）が一致すると、タイミング遅延用遅延線を介してテストモードデコーダ８７へ供給する所定のクロック信号を、所定時間発生する。タイミング調整用遅延線８６は、ＴＭＲＳコマンドデコーダ８５が出力するこのクロック信号を、所定時間遅延し、遅延した信号をＴＭＲＳコマンドクロックパルスＣＬＫとして、テストモードデコーダ８７のクロック入力に対して出力する。ＴＭＲＳコマンドクロックパルスＣＬＫは、テストモードデコーダ８７へのＴＭＲＳ投入サイクル以外は止まるクロック（あるいはＴＭＲＳコマンドのワンショットフラグ）である
【００４３】
テストモードデコーダ８７は、ｎ個のラッチ回路８２が出力するｎビットのＴＭＲＳ用内部アドレスＡを、ＴＭＲＳコマンドクロックパルスＣＬＫに同期して取り込む回路である。テストモードデコーダ８７は、ｎビットのＴＭＲＳ用内部アドレスＡをデコードすることで、テストモード１信号ＴＭ１、テストモード２信号ＴＭ２及びテストモード３信号ＴＭ３を生成して出力する。すなわち、図７における制御回路８は、端子８０から入力される外部入力クロックＣＫに同期して、外部コマンド端子８８から入力される外部入力コマンドＣＭＤと、外部入力アドレス端子８９から外部入力アドレスＡＤＤとして入力される所定のコードとを取り込み、テストモードデコーダ８７でデコードする。そして、制御回路８は、テストモード１、２、３のうち所定のテストモードを活性化させるテストモード１信号ＴＭ１、テストモード２信号ＴＭ２、テストモード３信号ＴＭ３のいずれかを出力する。
【００４４】
図３に戻って、これらのテストモード１信号ＴＭ１、テストモード２信号ＴＭ２、テストモード３信号ＴＭ３が入力される半導体装置１００の動作について、図８及び図９を用いて説明を続ける。
図８は、半導体装置１００において、テストモード１を所定の回数繰り返し、トリミングコードＴＲＭＣ１を確定させるまでの動作、及びテストモード２を用いてトリミングコードを記憶する動作を示す波形図である。
また、図９は、半導体装置１００において、テストモード３を用いてトリミング結果をチェックする際の動作を示す波形図である。
【００４５】
本実施形態において、半導体装置１００は、テストモード１において、トリミングコードＴＲＭＣを変化させて被調整電源出力電圧Ｖａの調整を行う。また、半導体装置１００は、テストモード２において、調整済のトリミングコードＴＲＭＣに基づくトリミングコードＴＲＭＣ１を、トリミングコード記憶回路１６へ書き込む。また、半導体装置１００は、テストモード３において、トリミングコード記憶回路１６に記憶したトリミングコードＴＲＭＣ２に基づく被調整電源出力電圧Ｖａの調整値と入力電圧Ｖｉｎとの比較動作を行い、比較結果である比較結果信号ＣＲを外部へ出力する。
なお、初期状態においては、被調整電源出力電圧Ｖａは入力電圧Ｖｉｎより高くなるように設定されているものとする。また、初期状態においては、トリミングコード記憶回路１６に記憶されているセレクタ４の選択信号Ｓ１の値は「０」であるとする。
【００４６】
制御回路８は、時刻ｔ１において、端子８８からＴＭＲＳコマンド（テストモードレジスターセットコマンド）が入力され、端子８９から外部入力アドレス「ａ１」が入力されると、テストモード１に移行することを示すテストモード１信号ＴＭ１を、外部入力ＣＬＫに同期して発生する。半導体装置１００において、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎと一致するまで、制御回路８は、コマンド「ＴＭＲＳ」とアドレス「ａ１」が、外部入力ＣＫに同期して繰り返し入力され、パルス信号であるテストモード１信号ＴＭ１を繰り返し発生する（図８における時刻ｔ１、ｔ２、…、ｔｋ）。
【００４７】
このテストモード１において、トリミングコード発生・記憶回路１５は、テストモード１信号ＴＭ１として繰り返しのパルス信号が入力され、徐々に被調整電源出力電圧Ｖａが低くなるようトリミングコードＴＲＭＣを発生する。これにより、被トリミング回路１２が調整され、被調整電源１３が被調整電源出力電圧Ｖａを徐々に下げる。コンパレータ５は、発生したトリミングコードＴＲＭＣ毎に、この被調整電源出力電圧Ｖａと、リファレンスとして外部から供給される入力電圧Ｖｉｎとを、比較する。図２では被調整電源出力電圧Ｖａがコンパレータ５の反転入力端子、入力電圧Ｖｉｎが非反転入力端子に入力されている。そのため、両電圧が交差するところで比較結果信号ＣＲが「Ｌ」から「Ｈ」に切り替わる（図８における時刻ｔｋ）。
【００４８】
トリミングコード発生・記憶回路１５は、比較結果信号ＣＲが入力され、比較結果信号ＣＲが「Ｌ」レベルから「Ｈ」レベルに変化する切り替わりを受けて、その時点のトリミングコードＴＲＭＣ１を保持する。また、トリミングコード発生・記憶回路１５は、トリミングコードの生成を停止する。こうして保持されたトリミングコードＴＲＭＣ１は揮発性であるが、半導体装置１００に電源が投入されている間、トリミングコード発生・記憶回路１５は、セレクタ４に対してトリミングコードＴＲＭＣ１を出力し続ける。セレクタ４は、選択信号Ｓ１が「０」レベルであるので、トリミングコードＴＲＭＣ１を被トリミング回路１２に対して出力し続ける。また、電圧調整回路１１は、このトリミングコードＴＲＭＣ１に基づく被調整電源出力電圧Ｖａを出力するので、コンパレータ５は「Ｈ」レベルの比較結果信号ＣＲを出力し続ける。
【００４９】
電圧供給回路２５は、入力される比較結果信号ＣＲが「Ｌ」レベルから「Ｈ」レベルへ切り替わると、出力電圧Ｖｏｕｔの電圧レベルを、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆの電圧レベルへ出力変更し、入力初段回路１０１へ供給する。電圧供給回路２５は、比較結果信号ＣＲの切り替わり以降、入力される比較結果信号ＣＲが「Ｈ」レベルであるので、入力初段回路１０１へ基準電圧Ｖｒｅｆの電圧レベルを供給し続ける。
【００５０】
これにより、半導体装置がＭＣＰ等へ搭載され、入力電圧Ｖｉｎの電圧降下により不具合が生じた場合であっても、テストモード１によって入力初段回路１０１へ意図した電圧レベルである基準電圧Ｖｒｅｆを供給すれば不具合がなくなるかどうか（良品となるかどうか）を確認できる。つまり、入力電圧Ｖｉｎの電圧降下により不具合が起こったかどうかを確認できる。なぜなら、上記不具合が生じた後に、半導体装置１００の電源をオフしない状態で、半導体装置１００をテストモード１に移行させ、端子６７に入力電圧Ｖｉｎを供給する。そして、トリミングコードＴＲＭＣを変化させて被調整電源出力電圧Ｖａの調整を行う。被調整電源出力電圧Ｖａが入力電圧Ｖｉｎに対応する値となった以降、電圧供給回路２５は、意図した電圧レベルである基準電圧Ｖｒｅｆを入力初段回路１０１に対して供給する。テストモード１へ以降する前に、入力電圧Ｖｉｎの電圧降下に起因した不具合が起きていても、今度は入力初段回路１０１には基準電圧Ｖｒｅｆが供給されるので、良品となるからである。
【００５１】
もちろん、上記の様に、テストモード１直後に不良解析を行うことなく、さらにテストモード２を実行した後、不良解析を行ってもよい。図８は、テストモード１からテストモード２へ移行する様子を示している。テストモード１において、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎと一致したのち（図８における時刻ｔｋ）、制御回路８は、ＴＭＲＳコマンドとともに外部入力アドレス「ａ２」が入力されると、テストモード２に移行することを示すテストモード２信号ＴＭ２を、外部入力ＣＬＫに同期して発生する（図８における時刻ｔｋ＋１）。
【００５２】
このテストモード２において、半導体装置１００においては、テストモード２信号ＴＭ２が「Ｈ」レベルとなり、スイッチ回路６２がオンして、トリミングコード発生・記憶回路１５とトリミングコード記憶回路１６がスイッチ回路６２を介して接続される。トリミングコード記憶回路１６は、トリミングコードＴＲＭＣ１を出力し、このトリミングコードＴＲＭＣ１は、トリミングコード記憶回路１６のヒューズトリミングに利用される。
【００５３】
すなわち、トリミングコード記憶回路１６は、トリミングコード発生・記憶回路１５からトリミングコードＴＲＭＣ１が入力される。トリミングコード記憶回路１６は、このトリミングコードＴＲＭＣ１を、自身に内蔵するヒューズ素子或いはＥＥＰＲＯＭ等に、トリミングコードＴＲＭＣ２として不揮発に記憶する。つまり、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎと一致する場合のトリミングコードが取得され、トリミングコード記憶回路１６に記憶される（図８における時刻ｔｋ＋１）。これ以降、トリミングコード記憶回路１６は、書き込まれたトリミングコードＴＲＭＣ１と同じコードであるトリミングコードＴＲＭＣ２を、セレクタ４の「１」入力に対して出力する。また、トリミングコード記憶回路１６は、トリミングコードＴＲＭＣ１をトリミングコードＴＲＭＣ２として記憶した時点で、トリミングコード記憶回路１６に記憶されている選択信号Ｓ１を「０」から「１」に更新する。
【００５４】
セレクタ４は、「１」端子に入力されたトリミングコードＴＲＭＣ２をトリミングコードＴＲＭＣとして被トリミング回路１２に対して出力する。そして、このセレクタ４から出力されたトリミングコードＴＲＭＣによって被トリミング回路１２の動作状態が設定され、被調整電源出力電圧Ｖａが調整された値となる。テストモード２を実行した場合、実行後に半導体装置１００の電源をオフした後も、トリミングコードＴＲＭＣ２は、トリミングコード記憶回路１６に記憶される。従って、半導体装置１００の電源を再度オンすれば、テストモード１を実行せずに、テストモード２を実行するだけで、入力初段回路１０１へ意図した電圧レベルである基準電圧Ｖｒｅｆを供給できる。このようにしても、入力電圧Ｖｉｎの電圧降下に起因して不具合が生じたか否かを知ることができる。
【００５５】
なぜなら、不具合が生じた後に、半導体装置１００の電源を再度オンして、テストモード２に移行し、先の入力電圧Ｖｉｎを供給する状態にする。この状態は、被調整電源出力電圧Ｖａが入力電圧Ｖｉｎに対応する値となっている状態である。従って、電圧供給回路２５は、意図した電圧レベルである基準電圧Ｖｒｅｆを、入力初段回路１０１に供給するからである。ここで、テストモード１を実行後に引き続きテストモード２を実行することで、その後に半導体装置１００の電源をオフしても構わない。再度、電源オン後にテストモード２を実行することで、電圧供給回路２５は、入力初段回路１０１へ意図した電圧レベルである基準電圧Ｖｒｅｆを供給するので、上記テストモード１の説明で述べた不具合がなくなるかどうか（良品となるかどうか）を確認できる。すなわち、テストモード２実行後も、入力電圧Ｖｉｎの電圧降下により不具合が起こったかどうかを確認できる。
【００５６】
また、上記テストモード１及びテストモード２を実行した後にテストモード３を実行すすることで、コンパレータ５の比較結果信号ＣＲの変化を端子６５で検出することができる。もちろん、テストモード１を実行後にテストモード２を実行していれば、その後電源をオフしても、今度は電源投入後にテストモード２、テストモード３を実行することで、コンパレータ５の比較結果信号ＣＲの変化を端子６５で検出することもできる。このテストモード３において、制御回路８は、図９に示すように、端子８８からＴＭＲＳコマンド（テストモードレジスターセットコマンド）が入力され、端子８９から外部入力アドレス「ａ３」が入力されると、テストモード３に移行することを示すテストモード３信号ＴＭ３を、外部入力ＣＬＫに同期して発生する（図９における時刻ｔ１、ｔ２、…、ｔｋ）。
【００５７】
半導体装置１００において、テストモード３信号ＴＭ３が「Ｈ」レベルとなるたびに、スイッチ回路６４がオンし、端子６５とコンパレータ５が接続される。すなわち、コンパレータ５の出力である比較結果信号ＣＲを、半導体装置１００の外部へ出力することができる。上記テストモード２を実行済であるので、トリミングコード記憶回路１６に記憶されたトリミングコードＴＲＭＣ２に対応する調整済の被調整電源出力電圧Ｖａが、コンパレータ５の反転入力端子に入力される。
【００５８】
そこで、テストモード３においては、端子６７から入力電圧Ｖｉｎとして徐々に増加する電圧を入力する。図９に示すように、入力電圧Ｖｉｎが、一点鎖線で示す調整済の被調整電源出力電圧Ｖａを超えた時（時刻ｔｋ＋１の直後）、コンパレータ５の出力である比較結果信号ＣＲは「Ｌ」から「Ｈ」に変化する。ここで、テストモード３信号ＴＭ３によりスイッチ回路６４がオン・オフすることで、端子６５にパルス信号が発生する（図９における時刻ｔ  ｋ＋１の直後）。従って、テストモード３に移行した状態で、入力電圧Ｖｉｎを変化させるとともに、比較結果信号ＣＲをモニターして、比較結果信号ＣＲのレベル変化を検知することで、ヒューズトリミング後の被調整電源出力電圧Ｖａを確認することができる。
【００５９】
例えば、端子６５をテスタのコンパレータピンに接続し、入力電圧Ｖｉｎを振り、比較結果信号ＣＲのレベルが「Ｌ」レベルから「Ｈ」レベル、或いは「Ｈ」レベルから「Ｌ」レベルへ変化する時の入力電圧Ｖｉｎの電圧レベルをモニターする。そして、比較結果信号ＣＲのレベルが変化するときの、入力電圧Ｖｉｎを、ヒューズトリミング後の被調整電源出力電圧Ｖａとすることができる。
すなわち、テストモード３を実行することで、ヒューズトリミング後の被調整電源出力電圧Ｖａを知ることができる。このヒューズトリミング後の被調整電源出力電圧Ｖａの値は、まさしくテストモード１において、コンパレータ５に供給された入力電圧Ｖｉｎである。
【００６０】
従って、上記説明例の様に半導体装置１００がＭＣＰ等へ搭載され、入力電圧Ｖｉｎの電圧降下に起因して不具合が生じた場合、半導体装置１００に供給された入力電圧Ｖｉｎの電圧レベルを、後の試験においてテストモード３を実行することにより知ることができる。また、不具合が生じた場合の入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分を定量的に求めることができる。従って、例えば半導体装置がＭＣＰに実装される際の実装環境、或いは顧客におけるＭＣＰの実機への実装環境等のどこに不具合を生じさせる原因（電圧降下を生じさせる寄生抵抗の付き具合など）を究明することができる。
【００６１】
このように、本実施形態による半導体装置は、被調整電源部（被調整電源１３）の出力電圧（被調整電源出力電圧Ｖａ）を調整するトリミングコード（トリミングコードＴＲＭＣ）を変更し、トリミングコードに基づいた被調整電源部の出力電圧が制御目標電圧（入力電圧Ｖｉｎ）に対応する値となった場合、予め設定された基準となる電圧（基準電圧Ｖｒｅｆ）を自半導体装置が備える回路（入力初段回路１０１）へと供給し、被調整電源部の出力電圧が制御目標電圧に対応する値となるトリミングコード（トリミングコードＴＲＭＣ１）を記憶する電源制御部を備えることを特徴とする半導体装置（半導体装置１００）である。
【００６２】
これにより、トリミングコードに基づいた被調整電源部の出力電圧（被調整電源出力電圧Ｖａ）が制御目標電圧（入力電圧Ｖｉｎ）に対応する値となった場合、制御目標電圧に換えて基準となる電圧（基準電圧Ｖｒｅｆ）を、制御目標電圧が供給されるべき回路（入力初段回路１０１）へと供給することができる。つまり、入力される制御目標電圧が電圧降下により意図したレベル（予め設定された基準となる電圧）と異なった場合であっても、制御目標電圧が供給される回路へ意図した電圧を供給できる。これにより、電圧降下が生じる場合であっても、不良解析において、電圧降下により不良になったかどうか、意図した電圧を供給すれば不良品が良品になるかどうかを確認することができる。従って、テスタを改造等せずとも、半導体装置側にテスト機能を持たせることで、テストに要するコストの低減を行うことができる効果がある。
【００６３】
さらに、制御目標電圧はトリミングコードの形で記憶されるので、これを後に取得することで、どの程度の電圧降下があったかを知ることにより、真の原因究明（パッケージ或いはテストボードのどの箇所に寄生抵抗が余分についているかを知ることなど）に役立てることも可能となり、不良解析を精度よく、かつ迅速に行うことができる効果がある。
【００６４】
以上、実施形態について説明してきたが、本願の基本的技術思想は、入力初段回路を有する半導体装置、例えば、メモリ、ロジック、ＣＰＵ、ＭＣＵ、ＤＳＰ装置等に適用できる。更に、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、本発明の構成要素の一部にＦＥＴ以外のトランジスタ（例えばバイポーラ型トランジスタ）を用いることもできる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６５】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組合せ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
例えば、本実施形態においては、電圧供給回路２５として昇圧回路の場合を説明したが、
入力電圧Ｖｉｎレベルが電圧降下して問題となるのは、入力電圧Ｖｉｎの振幅のうちの高電圧側ＶＩＨである。例えば、低電圧側ＶＩＬの浮き上がりが問題となる場合は、上記電圧供給回路２５を降圧回路とし、被調整電源出力電圧Ｖａを入力電圧Ｖｉｎより低い側から変化させ、低電圧ＶＩＬに相当する被調整電源出力電圧Ｖａを求める構成としてもよい。
また、入力初段回路１０１に接続される入力端子の入力電圧Ｖｉｎについての電圧を調整する構成だけでなく、半導体装置に供給される動作電源電圧を調整する構成としてもよい。すなわち、制御目標電圧（入力電圧Ｖｉｎ）は、半導体装置に供給される電圧であれば、いかなる種類の電圧であってもよく、電源制御部１０は、制御目標電圧の電圧レベルを調整して、意図した電圧レベル（基準電圧Ｖｒｅｆ）を、制御目標電圧が供給されるべき回路へ供給する回路である。
【符号の説明】
【００６６】
１００…半導体装置、１０１…入力初段回路、１３…被調整電源、１５…トリミングコード発生・記憶回路、１６…トリミングコード記憶回路、４，２６…セレクタ、５…コンパレータ、１０…電源制御部、１１…電圧調整回路、１２…被トリミング回路、２５…電圧供給回路、６２，６４…スイッチ回路、ＴＲＭＣ，ＴＲＭＣ１，ＴＲＭＣ２…トリミングコード、６１，６５，６６，６７，３０，３１，３２，３３，８０，８８，８９…端子、ＶＤＥＸ１、ＶＤＥＸ２…電源電圧、Ｖｒｅｆ…基準電圧、Ｖａ…被調整電源出力電圧、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｓ１，ＳＥＬ１…選択信号、ＣＲ…比較結果信号、ＴＭ１…テストモード１信号、ＴＭ２…テストモード２信号、ＴＭ３…テストモード３信号、１１１…差動増幅器、１１２…Ｐチャネル型ＭＯＳトランジスタ、１２１…抵抗、１２２…スイッチ回路、２１…カウンタ、２２…デコーダ、２３，４１，４３…アンド回路、４２…インバータ回路、４４…オア回路、８１，８３，８４…初段入力回路、８２…ラッチ回路、８５…ＴＭＲＳコマンドデコーダ、８６…タイミング調整用遅延線、８７…テストモードデコーダ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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