(57)【要約】【課題】従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。【解決手段】メモリは、半導体基板の表面に形成された第１の拡散層と、第１の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第２の拡散層と、ボディ領域の第１の側面に設けられた強誘電体膜を含む第１のゲート絶縁膜と、ボディ領域の第２の側面に設けられた強誘電体膜を含む第２のゲート絶縁膜と、ボディ領域の第１の側面に第１のゲート絶縁膜を介して設けられている第１のゲート電極と、ボディ領域の第２の側面に第２のゲート絶縁膜を介して設けられている第２のゲート電極とを備え、第１および第２の拡散層、ボディ領域、第１および第２のゲート絶縁膜、並びに、第１および第２のゲート電極はメモリセルを構成し、各メモリセルは、第１および第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する。【選択図】図３
2011165711.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された少なくとも１つの第１導電型の第１の拡散層と、
前記第１の拡散層上に設けられた複数の第２導電型のボディ領域と、
前記ボディ領域上に設けられた複数の第１導電型の第２の拡散層と、
前記ボディ領域の第１の側面に設けられた強誘電体膜を含む複数の第１のゲート絶縁膜と、
前記ボディ領域の前記第１の側面とは反対の第２の側面に設けられた強誘電体膜を含む複数の第２のゲート絶縁膜と、
前記ボディ領域の前記第１の側面に前記第１のゲート絶縁膜を介して設けられている複数の第１のゲート電極と、
前記ボディ領域の前記第２の側面に前記第２のゲート絶縁膜を介して設けられている複数の第２のゲート電極とを備え、
前記第１および前記第２の拡散層、前記ボディ領域、前記第１および前記第２のゲート絶縁膜、並びに、前記第１および前記第２のゲート電極は複数のメモリセルを構成し、
各前記メモリセルは、前記第１のゲート絶縁膜の分極状態および前記第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する半導体記憶装置。
【請求項２】
前記第１のゲート絶縁膜は、強誘電体膜と前記ボディ領域の前記第１の側面との間に常誘電体膜から成る第１の絶縁膜を含み、
前記第２のゲート絶縁膜は、強誘電体膜と前記ボディ領域の前記第２の側面との間に常誘電体膜から成る第２の絶縁膜を含むことを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記第１のゲート電極と前記第２のゲート電極とは、電気的に分離されており異なる２本のワード線として機能し、
前記第２の拡散層は、前記ワード線と交差するビット線に電気的に接続され、
前記ボディ領域は、２本の前記ワード線と１本の前記ビット線との２つの交点に対して１つずつ設けられていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との材質または膜厚は、互いに異なることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１のゲート電極と前記第２のゲート電極との材質、膜厚または不純物濃度は、互いに異なることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体膜を備えた強誘電体メモリ（ＦｅＲＡＭ（ferro-electric random access memory））が注目されている（非特許文献１）。非特許文献１に記載されたＭＯＳトランジスタは、ゲート酸化膜に強誘電体膜を用いており、その強誘電体膜の分極状態によってデータを格納するメモリである。このような強誘電体メモリは、１つのトランジスタに１ビットデータを格納することができ、キャパシタを要しない。従って、このような強誘電体メモリは、従来型のＤＲＡＭに比較して小型化に優れている。しかし、強誘電体メモリのメモリ容量をさらに大きくするためには単位セルサイズをさらに小さくする必要がある。しかし、製造プロセスの限界により、セルサイズをさらに縮小することは容易ではない。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】IEEE ED letters,Vol.25,No.6,June 2004 pp. 369-371
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板の表面に形成された少なくとも１つの第１導電型の第１の拡散層と、前記第１の拡散層上に設けられた複数の第２導電型のボディ領域と、前記ボディ領域上に設けられた複数の第１導電型の第２の拡散層と、前記ボディ領域の第１の側面に設けられた強誘電体膜を含む複数の第１のゲート絶縁膜と、前記ボディ領域の前記第１の側面とは反対の第２の側面に設けられた強誘電体膜を含む複数の第２のゲート絶縁膜と、前記ボディ領域の前記第１の側面に前記第１のゲート絶縁膜を介して設けられている複数の第１のゲート電極と、前記ボディ領域の前記第２の側面に前記第２のゲート絶縁膜を介して設けられている複数の第２のゲート電極とを備え、
前記第１および前記第２の拡散層、前記ボディ領域、前記第１および前記第２のゲート絶縁膜、並びに、前記第１および前記第２のゲート電極は複数のメモリセルを構成し、
各前記メモリセルは、前記第１のゲート絶縁膜の分極状態および前記第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する。
【発明の効果】
【０００６】
本発明による半導体記憶装置は、従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明に係る実施形態に従ったダブルゲート型強誘電体メモリの構成を示す概略的な斜視図。
【図２】第１の実施形態によるダブルゲート型強誘電体メモリの概略平面図。
【図３】第１の実施形態によるダブルゲート型強誘電体メモリの概略断面図。
【図４】第１の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す斜視図。
【図５】第１の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図６】図５に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図７】図６に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図８】図７に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図９】図８に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１０】図９に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１１】図１０に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１２】図１１に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１３】図１２に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１４】図１３に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１５】図１４に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１６】図１５に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１７】図１６に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１８】図１７に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図１９】図１８に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図２０】図１９に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図２１】図２０に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図２２】第１の実施形態の第１の変形例によるダブルゲート型強誘電体メモリの断面図。
【図２３】第１の実施形態または第１の変形例によるダブルゲート型強誘電体メモリのセルアレイおよびその周辺の構成を示すブロック。
【図２４】第１の実施形態によるダブルゲート型強誘電体メモリの駆動方法を示す回路図。
【図２５】第１の実施形態によるダブルゲート型強誘電体メモリの駆動方法を示す回路図。
【図２６】第１の実施形態によるダブルゲート型強誘電体メモリの駆動方法を示す回路図。
【図２７】第１の実施形態の第２の変形例によるダブルゲート型強誘電体メモリの駆動方法を示す回路図。
【図２８】第１の実施形態の第２の変形例によるダブルゲート型強誘電体メモリの駆動方法を示す回路図。
【図２９】本発明に係る第２の実施形態に従ったダブルゲート型強誘電体メモリの構成を示す断面図。
【図３０】第２の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３１】図３０に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３２】図３１に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３３】図３２に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３４】図３３に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３５】図３４に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３６】図３５に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３７】図３６に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３８】図３７に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図３９】図３８に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４０】図３９に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４１】図４０に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４２】図４１に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４３】図４２に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４４】図４３に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４５】図４４に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４６】図４５に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４７】図４６に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４８】図４７に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図４９】図４８に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図５０】図４９に続く、ダブルゲート型縦型強誘電体メモリの製造方法を示す断面図。
【図５１】第２の実施形態の第１の変形例によるダブルゲート型強誘電体メモリの断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る実施形態に従ったダブルゲート型強誘電体メモリの構成を示す概略的な斜視図である。ダブルゲート型強誘電体メモリは、半導体基板としてのシリコン基板１０と、第１の拡散層としてのＮ型ソース層２０と、Ｐ型ボディ領域３０と、第２の拡散層としてのドレイン層４０と、第１のゲート絶縁膜５０Ａと、第２のゲート絶縁膜５０Ｂと、第１のゲート電極６０Ａと、第２のゲート電極６０Ｂと、ビット線ＢＬとを備えている。
【００１０】
ソース層２０は、シリコン基板１０の表面に形成されており、全ボディ領域３０に対して共通に設けられている。ボディ領域３０は、ソース層２０上に設けられている。ドレイン層４０は、ボディ領域３０上に設けられている。ボディ領域３０およびドレイン層４０は、それぞれシリコンからなるピラー７０（以下、シリコンピラー７０とも言う）構成する。シリコンピラー７０は、一体として縦長のピラー形状に成形されたシリコンである。シリコンピラー７０はそれぞれメモリセルＭＣに対応して設けられている。
【００１１】
第１のゲート絶縁膜５０Ａは、ボディ領域３０の第１の側面３１Ａ上に設けられており、強誘電体膜を含む。第２のゲート絶縁膜５０Ｂは、ボディ領域３０の第１の側面３１Ａとは反対の第２の側面３１Ｂ（図１では図示せず）上に設けられている。第１のゲート電極６０Ａは、ボディ領域３０の第１の側面３１Ａに第１のゲート絶縁膜５０Ａを介して設けられている。第２のゲート電極６０Ｂは、ボディ領域３０の第２の側面３１Ｂに第２のゲート絶縁膜５０Ｂを介して設けられている。このように、ゲート電極６０Ａ、６０Ｂがそれぞれゲート絶縁膜５０Ａ、５０Ｂを介してボディ領域３０の両側面に設けられている。これにより、各メモリセルＭＣは、縦型かつダブルゲート型トランジスタにより構成される。
【００１２】
ビット線ＢＬは、カラム方向に延伸しており、カラム方向に配列されたシリコンピラー７０のドレイン層４０に接続されている。また、第１および第２のゲート電極６０Ａおよび６０Ｂは、それぞれ第１のワード線ＷＬＡおよび第２のワード線ＷＬＢとしても機能する。第１のワード線ＷＬＡと第２のワード線ＷＬＢとは電気的に分離されている。第１および第２のワード線ＷＬＡおよびＷＬＢは、カラム方向に対して直交するロウ方向へ延伸している。
【００１３】
ソース層２０、シリコンピラー７０（即ち、ボディ領域３０およびドレイン層４０）、ゲート絶縁膜５０Ａ（または５０Ｂ）、ゲート電極６０Ａ（または６０Ｂ）は、それぞれメモリセルＭＣを構成する。カラム方向に配列された複数のメモリセルＭＣは、ビット線ＢＬを共用し、ロウ方向に配列された複数のメモリセルＭＣは、ワード線ＷＬＡおよびＷＬＢを共用する。
【００１４】
図２は、第１の実施形態によるダブルゲート型強誘電体メモリの概略平面図である。複数のビット線ＢＬがカラム方向に延伸しており、ストライプ状に形成されている。複数のワード線ＷＬＡ、ＷＬＢはロウ方向に延伸しており、ストライプ状に形成されている。
【００１５】
シリコンピラー７０は、平面図において、２本のワード線ＷＬＡおよびＷＬＢから成るワード線対（ＷＬＡ、ＷＬＢ）の間、即ち、第１のワード線ＷＬＡと第２のワード線ＷＬＢとの間に配列されている。ビット線ＢＬとワード線対（ＷＬＡ、ＷＬＢ）とは直交しており、シリコンピラー７０は、ビット線ＢＬとワード線対（ＷＬＡ、ＷＬＢ）との交点に対応して設けられている。即ち、シリコンピラー７０は、２本のワード線ＷＬＡ、ＷＬＢと１本のビット線ＢＬとの２つの交点に対して１つずつ設けられている。
【００１６】
図２の破線枠は、メモリセルＭＣの１つのユニットを示している。このメモリセルＭＣのユニットがロウ方向およびカラム方向に繰り返し形成されている。
【００１７】
図３（Ａ）および図３（Ｂ）は、第１の実施形態によるダブルゲート型強誘電体メモリの概略断面図である。図３（Ａ）および図３（Ｂ）は、図１の斜視図よりも本実施形態によるダブルゲート型強誘電体メモリを詳細に示している。図３（Ａ）は、図２のＡ−Ａ線に沿った断面図であり、図３（Ｂ）は、図２のＢ−Ｂ線に沿った断面図である。
【００１８】
図３（Ａ）に示すように、ボディ領域３０は、共通のソース層２０に接触している。ゲート電極６０Ａ、６０Ｂ上には、ゲート抵抗を低くするために、シリサイド層８０が形成されている。シリサイド層８０は、ビット線ＢＬとドレイン層４０とのコンタクト抵抗を低減するためにドレイン層４０上にも設けられている。強誘電体膜を劣化させる水素の侵入を防止するために、シリサイド層８０とビット線ＢＬの間には、Ｔｉ、ＴｉＮ等のバリアメタルが形成されていてもよい。
【００１９】
ゲート電極６０Ａとゲート電極６０Ｂとを電気的に分離するために、ゲート電極６０Ａとゲート電極６０Ｂとの間には、絶縁膜９３および９４が形成されている。絶縁膜９３は、例えば、シリコン酸化膜であり、絶縁膜９４は、例えば、シリコン窒化膜である。尚、第１のゲート絶縁膜５０Ａおよびそれに隣接する第２のゲート絶縁膜５０Ｂは、ゲート電極６０Ａ、６０Ｂおよび絶縁膜９４の下で繋がっているが、第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂは非導電性の強誘電体膜で形成されているため、問題はない。ゲート電極６０Ａ、６０Ｂおよび絶縁膜９４のさらに下には、絶縁膜９１が設けられている。絶縁膜９１は、共通のソース層２０を介したメモリセルＭＣ間のディスターブを防ぐために、ゲート電極６０Ａ、６０Ｂとソース層２０との距離を離間させている。
【００２０】
図３（Ｂ）に示すように、図２のＢ−Ｂ線に沿った断面では、ゲート絶縁膜５０Ａと５０Ｂとの間にＳＴＩ（Shallow Trench Isolation）９２が形成されている。これにより、ロウ方向に隣接する複数のシリコンピラー７０は、互いに電気的に絶縁されている。従って、シリコンピラー７０は、メモリセルＭＣに対して１対１に対応する。
【００２１】
第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂは、分極特性を有する強誘電体材料から成り、例えば、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）あるいはＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）からなる。第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂは、同じ材質の強誘電体材料で形成されていてもよく、互いに異なる材質の強誘電体材料で形成されていてもよい。ただし、製造プロセスを簡単にするために、第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂは、同じ材質の強誘電体材料で形成されていることが好ましい。一方、第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂの各分極状態を容易に検知するために（即ち、２ビットデータを容易に読み出すために）、第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂは、互いに異なる材質の強誘電体材料で形成されていてもよい。
【００２２】
ゲート電極６０Ａおよび６０Ｂ（ワード線ＷＬＡおよびＷＬＢ）は、例えば、ドープトポリシリコンからなる。シリサイド層８０は、例えば、コバルトシリサイド、チタンシリサイドまたはニッケルシリサイドから成る。
【００２３】
シリコンピラー７０は、シリコン基板１０と一体に形成されている。ドレイン層４０、ボディ領域３０、ソース層２０は、不純物の導入によって分離されている。ビット線ＢＬは、例えば、銅、タングステンから成る。
【００２４】
本実施形態によるメモリセルＭＣのボディ領域３０の両側面には、強誘電体膜から成る第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂが設けられている。第１のゲート絶縁膜５０Ａの分極特性は、第１のゲート電極６０Ａの電圧によって制御される。第２のゲート絶縁膜５０Ｂの分極特性は、第２のゲート電極６０Ｂの電圧によって制御される。第１のゲート電極６０Ａと第２のゲート電極６０Ｂとは、それぞれ絶縁されており、互いに異なる電圧を第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂに印加することができる。つまり、第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂの各分極特性を従って、同一のメモリセルＭＣにおいて、第１のゲート絶縁膜５０Ａと第２のゲート絶縁膜５０Ｂとが互いに異なる分極特性を有することができる。
【００２５】
ここで、ゲート電極６０Ａ（または６０Ｂ）に負電圧を印加して、ゲート絶縁膜５０Ａ（または５０Ｂ）を分極させた場合、そのときのゲート絶縁膜５０Ａ（または５０Ｂ）の分極特性をマイナス分極と呼ぶ。逆に、ゲート電極６０Ａ（または６０Ｂ）に正電圧を印加して、ゲート絶縁膜５０Ａ（または５０Ｂ）を分極させた場合、そのときのゲート絶縁膜５０Ａ（または５０Ｂ）の分極特性をプラス分極と呼ぶ。
【００２６】
１つのメモリセルＭＣにおいて、ゲート絶縁膜５０Ａおよび５０Ｂの分極状態がともにマイナス分極である場合（０，０）、ゲート絶縁膜５０Ａの分極状態がマイナス分極であり、かつゲート絶縁膜５０Ｂの分極状態がプラス分極である場合（０，１）、ゲート絶縁膜５０Ａの分極状態がプラス分極であり、かつゲート絶縁膜５０Ｂの分極状態がマイナス分極である場合（１，０）、ゲート絶縁膜５０Ａおよび５０Ｂの分極状態がともにプラス分極である場合（１，１）がある。従って、１つのメモリセルＭＣは、（０，０）、（０，１）、（１，０）、（１，１）の４値データを格納することができる。即ち、各メモリセルは、２ビットデータを格納することができる。このように、本実施形態によるダブルゲート型強誘電体メモリは、各メモリセルＭＣが２ビットデータを格納することができるので、従来の強誘電体メモリと比べてメモリ容量を増大させることができる。また、本実施形態によるダブルゲート型強誘電体メモリは、ボディ領域３０の上下方向にソース層２０およびドレイン層４０が配置された縦型トランジスタで構成されている。縦型トランジスタは、ソース層、ボディ領域およびドレイン層がシリコン基板１０の表面に対して縦方向に形成されている。そして、メモリセルＭＣからデータを読み出すとき、電流は、ボディ領域３０内をシリコン基板１０の表面に対してほぼ垂直方向に流れる。このように、縦型トランジスタ（Ｆｉｎ型ＦＥＴ）をメモリセルＭＣとして用いることによって、本実施形態によるダブルゲート型強誘電体メモリは、従来の強誘電体メモリと比べて、メモリセルＭＣの１つのユニットが小さくなる。これにより、本実施形態は、従来の強誘電体メモリと比べてメモリ容量をさらに増大させることができる。つまり、本実施形態によるダブルゲート型強誘電体メモリは、１つのメモリセルＭＣに２ビットデータを格納でき、かつ、各メモリセルＭＣのサイズを縮小することができる。このため、本実施形態は、従来の強誘電体メモリと比べてメモリ容量を飛躍的に増大させることができる。
【００２７】
尚、絶縁膜９１〜９４の材料および形態は、図３（Ａ）および図３（Ｂ）に示す絶縁膜９１〜９４の材料および形態に限定しない。
【００２８】
図４から図２２（Ｂ）は、第１の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す斜視図または断面図である。図４に示すように、まず、高加速イオン注入等を用いて、シリコン基板１０中に埋込みN型ソース層２０を形成する。次に、ＳＴＩ素子分離工程を用いて、ＳＴＩ９２をカラム方向に延伸ようにストライプ状に形成する。これにより、シリコン層１０１が隣接するＳＴＩ９２間に形成され、シリコン層１０１もカラム方向に延伸ようにストライプ状に形成される。ＳＴＩ９２は、少なくともソース層２０に達するように形成される。図５（Ａ）および図５（Ｂ）は、それぞれ図４のＡ−Ａ間に沿った断面図、および、図４のＢ−Ｂ間に沿った断面図に対応する。以降、図６（Ａ）〜図２２（Ａ）は、図５（Ａ）に続く断面を示し、図６（Ｂ）〜図２２（Ｂ）は、図５（Ｂ）に続く断面を示す。
【００２９】
シリコン層１０１およびＳＴＩ９２上に、マスク材としてのシリコン酸化膜１０３を堆積する。次に、図６（Ａ）および図６（Ｂ）に示すように、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、シリコン酸化膜１０３を加工する。このとき、シリコン酸化膜１０３は、シリコン層１０１およびＳＴＩ９２の延伸方向に対して直交するロウ方向に延伸するようにストライプ状に加工される。
【００３０】
次に、シリコン層１０１、ＳＴＩ９２およびシリコン酸化膜１０３上に、シリコン窒化膜１０５を堆積し、シリコン窒化膜１０５をＲＩＥによって異方的にエッチングする。これにより、シリコン窒化膜１０５は、図７（Ａ）および図７（Ｂ）に示すように、シリコン酸化膜１０３の側壁として残る。
【００３１】
次に、隣接する複数のシリコン酸化膜１０３間の溝が埋まるようにシリコン酸化膜１０７を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）等を用いてシリコン酸化膜１０３、１０７およびシリコン窒化膜１０５を研磨し、それらの表面を平坦化する。これにより、図８に示す構造が得られる。
【００３２】
次に、シリコン窒化膜１０５をマスクとして用いて、シリコン酸化膜１０３、１０７、ＳＴＩ９２、および、シリコン層１０１をＲＩＥでエッチングする。これにより、図９に示す構造が得られる。このエッチングによって、隣接する複数のシリコン層１０１間の溝１０９、および、隣接する複数のＳＴＩ９２間の溝１０９は、ソース層２０に達するように形成される。
【００３３】
次に、図１０に示すように、溝１０９内にシリコン酸化膜１１１を堆積し、ＣＭＰ等を用いてシリコン酸化膜１１１の表面を平坦化する。これにより、溝１０９がシリコン酸化膜１１１によって埋め込まれる。
【００３４】
次に、図１１に示すように、ＲＩＥを用いてシリコン酸化膜１１１を選択的にエッチバックする。シリコン酸化膜１１１は、その上面がソース層２０とシリコン層１０１との境界とほぼ同じ高さレベルになるようにエッチングされる。
【００３５】
次に、斜めイオン注入等を用いて、シリコン層１０１内にＰ型不純物（例えば、ボロン）を導入し、Ｐ型ボディ領域３０を形成する。その後、図１２に示すように、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、第１および第２のゲート絶縁膜５０Ａ、５０Ｂとなる強誘電体膜１１３を、ボディ領域３０およびシリコン窒化膜１０５の側面に堆積する。第１の実施形態では、第１および第２のゲート絶縁膜５０Ａおよび５０Ｂとしての強誘電体膜１１３は、同一工程において同時に形成される。従って、第１および第２のゲート絶縁膜５０Ａおよび５０Ｂの材質、導電型、膜厚および高さはほぼ等しい。これにより、本実施形態によるメモリの構造上の自由度は制限されるが、製造プロセスは簡単になる。
【００３６】
次に、Ｎ型不純物（例えば、燐、砒素）をドープしながらポリシリコンを堆積する。このとき、溝１０９が充填されないように、ポリシリコンの堆積膜厚は、溝１０９の幅（即ち、隣接するボディ領域３０間の間隔）の１／２よりも十分に薄くする。その後、ＲＩＥを用いて、ポリシリコンを異方的にエッチングすることによって、図１３に示すように、ドープトポリシリコンからなる第１および第２のゲート電極６０Ａおよび６０Ｂを、ボディ領域３０の側面の強誘電体膜１１３の外側に残置させる。つまり、第１および第２のゲート電極６０Ａおよび６０Ｂは、ボディ領域３０の側面の側壁として、強誘電体膜１１３の外側に形成される。第１および第２のゲート電極６０Ａおよび６０Ｂは、ボディ領域３０とドレイン層４０との境界を決定する際に、マスクとして用いられる。従って、第１および第２のゲート電極６０Ａおよび６０Ｂの高さの制御は重要である。
【００３７】
また、第１の実施形態では、第１および第２のゲート電極６０Ａおよび６０Ｂは、同一工程において同時に形成される。従って、第１および第２のゲート電極６０Ａおよび６０Ｂの材質、不純物濃度、膜厚および高さはほぼ等しい。これにより、本実施形態によるメモリの構造上の自由度は制限されるが、製造プロセスは簡単になる。
【００３８】
次に、ゲート電極６０Ａ、６０Ｂをマスクとして用いて、斜めイオン注入等によりＮ型不純物（例えば、燐、砒素）をシリコン層１０１に導入し、熱処理により不純物を活性化させる。これにより、図１４に示すように、N型ドレイン層４０を形成する。N型ドレイン層４０は、ゲート電極６０Ａ、６０Ｂをマスクとして自己整合的に形成される。このため、ゲート電極６０Ａ、６０Ｂの高さによって、ドレイン層４０およびボディ領域３０の高さ（長さ）が決定される。尚、N型ドレイン層４０の形成の際に、同時に不純物を垂直方向からシリコン酸化膜１１１に導入することにより、シリコン酸化膜１１１中での散乱を利用して、ゲート電極６０Ａ、６０Ｂおよびソース層２０へＮ型不純物を導入することも可能である。即ち、ゲート電極６０Ａ、６０Ｂへの不純物導入およびソース層２０の形成も、ゲート電極６０Ａ、６０Ｂをマスクとして用いて自己整合的に実行可能である。
【００３９】
次に、ＣＶＤ法等を用いて溝１０９内にシリコン酸化膜９３を埋め込み、ＣＭＰ等によりシリコン酸化膜９３表面を平坦化する。これにより、図１５に示す構造が得られる。
【００４０】
次に、図１６に示すように、シリコン酸化膜９３をエッチバックし、シリコン窒化膜１０５を露出させる。次に、図１７に示すように、シリコン窒化膜１１５をシリコン窒化膜１０５およびシリコン酸化膜９３上に堆積する。続いて、ＲＩＥを用いてシリコン窒化膜１１５を異方的にエッチングすることによって、シリコン窒化膜１０５の側面にシリコン窒化膜１１５を側壁として残す。このとき、シリコン窒化膜１０５の側面に横方向に堆積されたシリコン窒化膜１１５の膜厚（幅）Ｗ１は、強誘電体膜１１３の側面に横方向に堆積されたゲート電極６０Ａ、６０Ｂの膜厚（幅）Ｗ２よりも僅かに小さいことが望ましい。これは、後の工程において、ゲート電極６０Ａ、６０Ｂの表面の一部を露出させ、ゲート電極６０Ａ、６０Ｂにシリサイドを形成するためである。
【００４１】
次に、図１８に示すように、シリコン窒化膜９３、１１５をマスクとして用いて、シリコン酸化膜９３をＲＩＥで異方的にエッチングする。このとき、シリコン窒化膜１１５の堆積膜厚（幅）Ｗ１は、ゲート電極６０Ａ、６０Ｂの堆積膜厚（幅）Ｗ２よりも僅かに小さいので、ゲート電極６０Ａ、６０Ｂの側面のみが露出される。ドレイン層４０の側面は、強誘電体膜１１３により被覆され、強誘電体膜１１３は、シリコン酸化膜９３に被覆され保護されている。
【００４２】
次に、シリコン窒化膜１０５および１１５を除去し、ドレイン層４０を露出させる。金属膜（図示せず）をゲート電極６０Ａ、６０Ｂおよびドレイン層４０上に堆積し、これを熱処理する。金属膜は、例えば、チタン、コバルト、ニッケル等である。これにより、ゲート図１９に示すように、ゲート電極６０Ａ、６０Ｂおよびドレイン層４０上にシリサイド層８０が形成される。
【００４３】
次に、図２０に示すように、ライナ膜となるシリコン窒化膜１１７を、ゲート電極６０Ａ、６０Ｂおよびドレイン層４０等の表面上に堆積する。
【００４４】
次に、図２１に示すように、層間絶縁膜となるシリコン酸化膜１１９をライナ膜１１７の表面に堆積する。
【００４５】
その後、リソグラフィおよびＲＩＥを用いて、ビット線ＢＬの形成部分にあるシリコン酸化膜１１９およびライナ膜１１７を除去する。これにより、ビット線ＢＬの形成部分にドレイン層４０上のシリサイド層８０に達する溝を形成する。続いて、Ｔｉ膜およびＴｉＮ膜などから成る積層バリアメタル(図示せず)をビット線ＢＬの形成部分の溝内に堆積後、この溝にタングステンを埋め込む。これにより、ドレイン層４０上のシリサイド層８０と接触するビット線ＢＬが形成される。その後、必要に応じて絶縁膜および配線（いずれも図示せず）が形成される。これにより、図３（Ａ）および図３（Ｂ）に示すようなダブルゲート型強誘電体メモリが完成する。
【００４６】
（第１の実施形態の第１の変形例）
図２２は、第１の実施形態の第１の変形例によるダブルゲート型強誘電体メモリの断面図である。上記第１の実施形態では、強誘電体膜としてのゲート絶縁膜５０Ａ、５０Ｂは、ボディ領域３０の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層１０１に設けた場合、強誘電体材料がボディ領域３０のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図２２に示すように、常誘電体膜（シリコン酸化膜、ＨＦＯ２、Ｙ２Ｏ３、ＨｆＳｉＯＮ、ＨＦＳＩＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、Ａｌ２Ｏ３）からなる第１の絶縁膜５１Ａ、５１Ｂをシリコン層１０１の側面上に形成し、第１の絶縁膜５１Ａ、５１Ｂ上に分極特性を有する強誘電体膜から成る第２の絶縁膜５２Ａおよび５２Ｂを形成する。第１のゲート絶縁膜５０Ａは、強誘電体膜からなる第２の絶縁膜５２Ａとボディ領域３０の一側面との間に常誘電体膜から成る第１の絶縁膜５１Ａを含む。第２のゲート絶縁膜５０Ｂは、強誘電体膜からなる第２の絶縁膜５２Ｂとボディ領域３０の他方の側面との間に常誘電体膜から成る第２の絶縁膜５１Ｂを含む。
【００４７】
これにより、第１の絶縁膜５１Ａ、５１Ｂがプロセスにおけるバッファとして機能し、熱処置工程等において強誘電体材料がボディ領域３０へ拡散することを防止することができる。また、常誘電体からなる第１の絶縁膜５１Ａ、５１Ｂをボディ領域３０と強誘電体膜から成る第２の絶縁膜５２Ａおよび５２Ｂとの間に設けることによってＳ、ボディ領域３０内におけるキャリアの移動度の低下をも抑制することができる。
【００４８】
図２３は、第１の実施形態または第１の変形例によるダブルゲート型強誘電体メモリのセルアレイおよびその周辺の構成を示すブロックである。このメモリ装置は、ダブルゲート型のメモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎ（以下、ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００４９】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲート電極としての機能を兼ね備える。隣接する２本のワード線ＷＬは、対をなしており、ワード線対の間にメモリセルＭＣが設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられている。ワード線対ＷＬｋ、ＷＬｋ＋１（１≦ｋ≦ｎ−１）とビット線ＢＬｊ（１≦ｊ≦ｍ）とは、互いに直交している。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００５０】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。
【００５１】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファＤＱＢへセンスアンプＳ／Ａからデータを読み出す。センスアンプＳ／Ａは、ＤＱバッファＤＱＢを介してデータをメモリの外部へ読み出すことができる。あるいは、センスアンプＳ／Ａは、ＤＱバッファＤＱＢを介してメモリ外部からのデータをメモリセルへ書き込むことができる。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
【００５２】
次に、図２４から図２９を参照して、第１の実施形態によるダブルゲート型強誘電体メモリの駆動方法を説明する。図２４から図２９は、第１の実施形態によるダブルゲート型強誘電体メモリの駆動方法を示す回路図である。ここで、ワード線ＷＬ１、ＷＬ３、ＷＬ５は、第１のゲート電極６０Ａに該当し、ワード線ＷＬ２、ＷＬ４、ＷＬ６は、第２のゲート電極６０Ｂに該当する。尚、この駆動方法は、第１の変形例にも適用できる。
【００５３】
（書込み動作）
書込み動作においては、まず、図２４に示すように、ＷＬドライバＷＬＤが全ワード線ＷＬ１〜ＷＬ６に負電圧（例えば、−３Ｖ）を印加し、ＣＳＬドライバＣＳＬＤが全ビット線ＢＬ１〜ＢＬ３および共通ソース層２０に基準電圧（例えば、０Ｖ）を印加する。これにより、全メモリセルＭＣの第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂをマイナス分極にする。
【００５４】
次に、図２５に示すように、選択されたメモリセルＭＣｓｅｌの一方のゲート絶縁膜の分極状態を反転させる。例えば、ＷＬドライバＷＬＤが第１のワード線ＷＬ３に正電圧（例えば、＋３Ｖ）を印加し、他の非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の電圧を基準電圧とする。ＳＣＬドライバＣＳＬＤは、選択ビット線ＢＬ２に基準電圧を印加し、他の非選択ビット線ＢＬ１、ＢＬ３に正電圧（例えば、＋３Ｖ）を印加する。これにより、図２５の実線円で示されたメモリセルＭＣｓｅｌの第１のゲート電極６０Ａに正電圧が印加され、かつ、ビット線ＢＬ２および共通ソース層２０に基準電圧（０Ｖ）が印加される。その結果、メモリセルＭＣｓｅｌの第１のゲート絶縁膜５０Ａの分極状態がマイナス分極からプラス分極へ反転する。
【００５５】
図２５の破線円で示された、選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌでは、第１のゲート電極６０Ａに正電圧が印加されている。しかし、ビット線ＢＬ１、ＢＬ３の電圧も正電圧であるので、第１のゲート絶縁膜５０Ａの分極状態を反転させるほど大きな電界は第１のゲート絶縁膜５０Ａには印加されない。非選択メモリセルＭＣｎｏｎ−ｓｅｌの第１のゲート絶縁膜５０Ａに大きな電界を印加しないために、非選択ビット線ＢＬ１、ＢＬ３の電圧は、選択ワード線ＷＬ３の電圧に等しいか、あるいは、その近傍であることが好ましい。
【００５６】
また、選択メモリセルＭＣｓｅｌの第２のゲート電極６０Ｂに接続された非選択ワード線ＷＬ４には、基準電圧（０Ｖ）が印加されている。また、選択ビット線ＢＬ２も基準電圧であるので、第２のゲート絶縁膜５０Ｂの分極状態を反転させるほど大きな電界は選択メモリセルＭＣｓｅｌの第２のゲート絶縁膜５０Ｂには印加されない。
【００５７】
さらに、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６が基準電圧（０Ｖ）であり、非選択ビット線ＢＬ１、ＢＬ３が正電圧（例えば、＋３Ｖ）である。従って、他の非選択メモリセルＭＣでは、第１および第２のゲート絶縁膜５０Ａ、５０Ｂの分極状態をマイナス分極にしようとする電界が印加される。
【００５８】
このように、本実施形態では、図２５に示すようにワード線ＷＬ１〜ＷＬ６およびビット線ＢＬ１〜ＢＬ３に電圧を印加することによって、選択メモリセルＭＣｓｅｌの第１のゲート絶縁膜５０Ａのみの分極状態をプラス分極とし、選択メモリセルＭＣｓｅｌの第２のゲート絶縁膜５０Ｂおよび他の非選択メモリセルのゲート絶縁膜５０Ａおよび５０Ｂの分極状態をマイナス分極のまま維持することができる。このように、複数のメモリセルＭＣのうち選択メモリセルＭＣｓｅｌのゲート絶縁膜５０Ａまたは５０Ｂのいずれか一方のみに選択的にデータを書き込むことができる。
【００５９】
（読出し動作）
読出し動作では、ゲート絶縁膜５０Ａ、５０Ｂの分極状態を変更しないように、ワード線ＷＬ１〜ＷＬ６およびビット線ＢＬ１〜ＢＬ３に印加する電圧は、書込み動作においてそれらの印加する電圧よりも絶対値として小さい。
【００６０】
例えば、図２６に示すように、ＣＳＬドライバＣＳＬＤは、選択ビット線ＢＬ２に正電圧（例えば、０．５Ｖ）を印加する。ＷＬドライバＷＬＤは、選択メモリセルＭＣｓｅｌの第１のゲート電極６０Ａ（第１の選択ワード線ＷＬ３）に第１の正電圧（例えば、＋１Ｖ）を印加し、選択メモリセルＭＣｓｅｌの第２のゲート電極６０Ｂ（第２の選択ワード線ＷＬ４）に第２の正電圧（例えば、＋１．５Ｖ）を印加する。
【００６１】
このように、ＷＬドライバＷＬＤは、選択メモリセルＭＣｓｅｌの第１のゲート電極６０Ａと第２のゲート電極６０Ｂとに異なる正電圧を印加している。各メモリセルＭＣの第１のゲート電極６０Ａおよび第２のゲート電極６０Ｂは、ボディ領域３０を共有している。従って、選択メモリセルＭＣｓｅｌの第１のゲート電極６０Ａと第２のゲート電極６０Ｂとに等しい電圧を印加すると、第１のゲート電極６０Ａおよび第２のゲート電極６０Ｂの分極状態が（０，１）と（１，０）とにおいて、等しい電流がボディ領域３０を流れることになる。つまり、選択ワード線対ＷＬ３、ＷＬ４に等しい電圧を印加すると、センスアンプＳ／Ａが、データ（０，１）とデータ（１，０）とを識別することができなくなってしまう。
【００６２】
そこで、本実施形態では、ＷＬドライバＷＬＤは、選択メモリセルＭＣｓｅｌの第１のゲート電極６０Ａと第２のゲート電極６０Ｂとに異なる正電圧を印加する。これによって、第１のゲート電極６０Ａおよび第２のゲート電極６０Ｂの分極状態が（０，１）の場合とそれが（１，０）の場合とで、異なる電流がボディ領域３０を流れる。その結果、センスアンプＳ／Ａが、データ（０，１）とデータ（１，０）とを識別することができる。
【００６３】
尚、（ｘ，ｙ）のｘは、第１のゲート電極６０Ａの分極状態を示し、（ｘ，ｙ）のｙは、第２のゲート電極６０Ｂの分極状態を示す。また、ｘまたはｙ＝０は、マイナス分極を示し、ｘまたはｙ＝１は、プラス分極を示す。
【００６４】
本実施形態では、（０，０）の場合、選択メモリセルＭＣｓｅｌのボディ領域３０に流れる電流は最も大きい。そして、プラス分極によるメモリセル内のトランジスタの閾値電圧が上昇するに伴い、（１，０）、（０，１）、（１，１）の順番に、選択メモリセルＭＣｓｅｌのボディ領域３０に流れる電流が小さくなる。従って、センスアンプＳ／Ａは、（０，０）、（１，０）、（０，１）、（１，１）を識別することができる。つまり、本実施形態によるダブルゲート型強誘電体メモリの各メモリセルＭＣは、２ビットデータを格納し、かつ、読み出すことができる。
【００６５】
選択ワード線対ＷＬ３、ＷＬ４に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌでは、ビット線ＢＬ１、ＢＬ２の電圧とソース層２０の電圧とが基準電圧で等しいため、データは非選択メモリセルＭＣｎｏｎ−ｓｅｌから読み出されない。また、その他の非選択メモリセルでは、ワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６が基準電圧であるので、メモリセルＭＣはオン状態にならない。従って、非選択メモリセルからデータは読み出されず、選択メモリセルＭＣｓｅｌのみのデータが読み出される。
【００６６】
以上の駆動方法は、第１の実施形態の第１の変形例にも適用可能である。
【００６７】
（第１の実施形態の第２の変形例）
第１の実施形態の第２の変形例は、データの書込み動作において、上記第１の実施形態と異なる。第１の実施形態では、まず、全メモリセルＭＣのゲート絶縁膜５０Ａ、５０Ｂの分極状態をマイナス分極にし、その後、選択メモリセルＭＣｓｅｌのゲート絶縁膜５０Ａまたは５０Ｂの分極状態を選択的にプラス分極にしていた。第２の変形例では、逆に、全メモリセルＭＣのゲート絶縁膜５０Ａ、５０Ｂの分極状態をプラス分極にし、その後、選択メモリセルＭＣｓｅｌのゲート絶縁膜５０Ａまたは５０Ｂの分極状態を選択的にマイナス分極にする。
【００６８】
まず、図２７に示すように、ＷＬドライバＷＬＤが全ワード線ＷＬ１〜ＷＬ６に正電圧（例えば、＋３Ｖ）を印加し、ＣＳＬドライバＣＳＬＤが全ビット線ＢＬ１〜ＢＬ３および共通ソース層２０に基準電圧（例えば、０Ｖ）を印加する。これにより、全メモリセルＭＣの第１のゲート絶縁膜５０Ａおよび第２のゲート絶縁膜５０Ｂをプラス分極にする。
【００６９】
次に、図２８に示すように、選択されたメモリセルＭＣｓｅｌの一方のゲート絶縁膜５０Ａの分極状態を反転させる。例えば、ＷＬドライバＷＬＤが第１のワード線ＷＬ３に負電圧（例えば、−３Ｖ）を印加し、他の非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の電圧を基準電圧とする。ＳＣＬドライバＣＳＬＤは、選択ビット線ＢＬ２に基準電圧を印加し、他の非選択ビット線ＢＬ１、ＢＬ３に負電圧（例えば、−３Ｖ）を印加する。これにより、図２８の実線円で示されたメモリセルＭＣｓｅｌの第１のゲート電極６０Ａに負電圧が印加され、かつ、ビット線ＢＬ２および共通ソース層２０に基準電圧（０Ｖ）が印加される。その結果、メモリセルＭＣｓｅｌの第１のゲート絶縁膜５０Ａの分極状態がプラス分極からマイナス分極へ反転する。
【００７０】
図２８の破線円で示された、選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌでは、第１のゲート電極６０Ａに負電圧が印加されている。しかし、ビット線ＢＬ１、ＢＬ３の電圧も負電圧であるので、第１のゲート絶縁膜５０Ａの分極状態を反転させるほど大きな電界は第１のゲート絶縁膜５０Ａには印加されない。非選択メモリセルＭＣｎｏｎ−ｓｅｌの第１のゲート絶縁膜５０Ａに大きな電界を印加しないために、非選択ビット線ＢＬ１、ＢＬ３の電圧は、選択ワード線ＷＬ３の電圧に等しいか、あるいは、その近傍であることが好ましい。
【００７１】
また、選択メモリセルＭＣｓｅｌの第２のゲート電極６０Ｂに接続された非選択ワード線ＷＬ４には、基準電圧（０Ｖ）が印加されている。また、選択ビット線ＢＬ２も基準電圧であるので、第２のゲート絶縁膜５０Ｂの分極状態を反転させるほど大きな電界は選択メモリセルＭＣｓｅｌの第２のゲート絶縁膜５０Ｂには印加されない。
【００７２】
さらに、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６が基準電圧（０Ｖ）であり、非選択ビット線ＢＬ１、ＢＬ３が負電圧（例えば、−３Ｖ）である。従って、他の非選択メモリセルＭＣでは、第１および第２のゲート絶縁膜５０Ａ、５０Ｂの分極状態をプラス分極にしようとする電界が印加される。
【００７３】
このように、本実施形態では、図２８に示すようにワード線ＷＬ１〜ＷＬ６およびビット線ＢＬ１〜ＢＬ３に電圧を印加することによって、選択メモリセルＭＣｓｅｌの第１のゲート絶縁膜５０Ａのみの分極状態をマイナス分極とし、選択メモリセルＭＣｓｅｌの第２のゲート絶縁膜５０Ｂおよび他の非選択メモリセルのゲート絶縁膜５０Ａおよび５０Ｂの分極状態をプラス分極のまま維持することができる。このように、複数のメモリセルＭＣのうち選択メモリセルＭＣｓｅｌのゲート絶縁膜５０Ａまたは５０Ｂのいずれか一方のみに選択的にデータを書き込むことができる。
【００７４】
読出し動作は、図２６に示す第１の実施形態の読出し動作と同様でよい。
【００７５】
第２の変形例は、上記第１の変形例と組み合わせることができる。
【００７６】
（第２の実施形態）
図２９は、本発明に係る第２の実施形態に従ったダブルゲート型強誘電体メモリの構成を示す断面図である。第２の実施形態の平面図は、図２とほぼ同じであるので、ここでは省略する。
【００７７】
第２の実施形態によるダブルゲート型強誘電体メモリの構成は、第１の実施形態（あるいは、第１の変形例）によるダブルゲート型強誘電体メモリの構成と基本的に同じである。また、第２の実施形態によるダブルゲート型強誘電体メモリの駆動方法も、第１の実施形態（あるいは、上記第２の変形例）によるダブルゲート型強誘電体メモリの駆動方法と同じである。
【００７８】
しかし、第２の実施形態では、ボディ領域３０の両側に設けられたゲート絶縁膜５０Ａと５０Ｂとが異なる工程で形成され、ゲート電極６０Ａと６０Ｂとが異なる工程で形成される。従って、第２の実施形態では、第１のゲート絶縁膜５０Ａと第２のゲート絶縁膜５０Ｂとは、膜厚および材質において相違させることができる。第１のゲート電極６０Ａと第２のゲート電極６０Ｂとは、膜厚、不純物濃度、材質および形状において相違させることができる。
【００７９】
尚、隣接する２つのボディ領域３０間において（ボディ領域３０の片側において）隣接するゲート絶縁膜５０Ａと５０Ｂとは同一工程で形成される。また、隣接する２つのボディ領域３０間において隣接するゲート電極６０Ａと６０Ｂとは同一工程で形成される。
【００８０】
図３０（Ａ）から図５０（Ｂ）は、第２の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す断面図である。まず、図４および図５を参照して説明したように、共通ソース層２０、シリコン層１０１およびＳＴＩ９２をシリコン基板１０に形成する。
【００８１】
次に、図５のシリコン層１０１およびＳＴＩ９２上にシリコン窒化膜２０１、シリコン酸化膜２０３およびシリコン窒化膜２０５を堆積する。リソグラフィおよびＲＩＥを用いて、シリコン窒化膜２０１、シリコン酸化膜２０３およびシリコン窒化膜２０５を加工する。これにより、シリコン窒化膜２０１、シリコン酸化膜２０３およびシリコン窒化膜２０５は、シリコン層１０１およびＳＴＩ９２延伸方向と直交するロウ方向へ延伸するようにストライプ状に形成される。また、シリコン窒化膜２０１、シリコン酸化膜２０３およびシリコン窒化膜２０５には、ロウ方向へ延伸する溝２０７が形成される。溝２０７は、シリコン層１０１に達するように形成される。次に、シリコン窒化膜２０１、シリコン酸化膜２０３およびシリコン窒化膜２０５をマスクとして用いて、シリコン層１０１をＲＩＥでエッチングする。このとき、溝２０７は、ソース層２０まで達するように形成される。溝２０の底面は、ＳＴＩ９２の底面と同じ高さレベルであることが好ましい。これにより、図３０（Ａ）および図３０（Ｂ）に示す構造が得られる。破線Ｌｆは、シリコン層１０１およびＳＴＩ９２の表面のレベルを示している。
【００８２】
次に、シリコン酸化膜２０９を堆積し、シリコン酸化膜２０９で溝２０７内を充填する。続いて、シリコン酸化膜２０９をエッチングバックし、溝２０７の底部にシリコン酸化膜２０９を残置させる。図３１（Ａ）および図３１（Ｂ）に示すように、シリコン酸化膜２０９の上面の高さは、ソース層２０とシリコン層１０１との境界と等しいレベルか、あるいは、その近傍であることが好ましい。
【００８３】
次に、図３２（Ａ）および図３２（Ｂ）に示すように、ＣＶＤ法等を用いて、溝２０７の内壁およびシリコン窒化膜２０５上に第１および第２のゲート絶縁膜５０Ａ、５０Ｂとなる強誘電体膜２１１を堆積する。このとき、溝２０７が強誘電体膜２１１に充填されないように、強誘電体膜２１１の堆積膜厚は、カラム方向断面における溝２０７の幅の１／２未満である必要がある。続いて、Ｎ型不純物（燐、砒素）をドープしながらポリシリコンを堆積し、ドープトポリシリコン層２１３で溝２０７内を充填する。ドープトポリシリコン層２１３は、後の工程を経て、第１および第２のゲート電極６０Ａ、６０Ｂの一部となる。さらに、ドープトポリシリコン層２１３を選択的にエッチバックし、溝２０７内にドープトポリシリコン層２１３を残置させる。図３２に示すように、このポリシリコン層２１３の上面の高さは、シリコン層１０１の上面の高さと同じレベルか、あるいは、その近傍のレベルであることが好ましい。これにより、ポリシリコン層２１３をマスクとして、強誘電体膜２１１をエッチングし、溝２０７内のシリコン層１０１の側面のみに強誘電体膜２１１を残置させることができる。強誘電体膜２１１は、弗酸を含む溶液によりエッチングされる。ポリシリコン層２１３をさらにエッチングすることによって、ポリシリコン層２１３の上面の高さを、後の工程で形成されるボディ領域３０の上面の高さのレベルに合わせる。即ち、ポリシリコン層２１３の上面の高さを、後の工程で形成されるポリシリコン層２２９の高さに合わせる。これにより、図３３（Ａ）および図３３（Ｂ）に示す構造が得られる。
【００８４】
次に、溝２０７の内壁およびシリコン窒化膜２０５上にシリコン酸化膜２１５を堆積する。このとき、図３４（Ａ）および図３４（Ｂ）に示すように、シリコン酸化膜２１５の堆積膜厚は、カラム方向の断面において溝２０７の幅の１／２未満とし、シリコン酸化膜２１５が溝２０７の開口部分を閉塞しないようにする。続いて、シリコン酸化膜２１５をエッチングバックし、溝２０７の内側面にのみシリコン酸化膜２１５を残置させる。このとき、ポリシリコン層２１３の上面が露出される。その後、シリコン酸化膜２１５をマスクとして用いて、ポリシリコン層２１３をＲＩＥでエッチングする。これにより、図３４（Ａ）および図３４（Ｂ）に示すように、各溝２０７内のポリシリコン層２１３をカラム方向の断面において分割する。
【００８５】
次に、図３５（Ａ）および図３５（Ｂ）に示すように、溝２０７内にシリコン酸化膜２１７を充填し、シリコン酸化膜２１７を選択的にエッチバックする。シリコン酸化膜２１７の上面の高さは、シリコン窒化膜２０１の上面の高さよりも約５０〜１００nmほど高い位置に調整される。これにより、後の工程において、ポリシリコン層２１３の側面のみをシリサイド化することができる。
【００８６】
次に、図３６（Ａ）および図３６（Ｂ）に示すように、ＣＶＤ法等を用いて、溝２０７内にシリコン窒化膜２１９を埋め込み、ＣＭＰ等を用いて、シリコン酸化膜２０３の表面が露出されるまでシリコン窒化膜２１９を研磨する。
【００８７】
次に、図３７（Ａ）および図３７（Ｂ）に示すように、ＲＩＥ等を用いて、シリコン酸化膜２０３の表面が露出されるまで、シリコン窒化膜２１９をエッチングバックする。続いて、図３８（Ａ）および図３８（Ｂ）に示すように、ＬＰ−ＣＶＤ（Low Pressure-CVD）等によりシリコン窒化膜２１９、２０１の上面および側面、並びに、シリコン酸化膜２１７の側面上にシリコン窒化膜２２１を堆積し、ＲＩＥによりシリコン窒化膜２２１を異方的にエッチングする。これにより、シリコン窒化膜２１９の側面およびシリコン酸化膜２１７の側面に、側壁としてシリコン窒化膜２２１を残置させる。シリコン窒化膜２２１のカラム方向の幅は、後の工程で形成される縦型のボディ領域３０のカラム方向の幅を決定する要因となる。すなわち、シリコン窒化膜２２１の堆積膜厚によって、ボディ領域３０のカラム方向の幅を決定していると言ってもよい。
【００８８】
次に、図３９（Ａ）および図３９（Ｂ）に示すように、シリコン窒化膜２１９、２２１をマスクとして用いて、シリコン層１０１およびＳＴＩ９２をＲＩＥでエッチングする。このとき、図３９に示す断面構造はカラム方向に繰り返し形成されるので、カラム方向に隣接する複数のシリコン層１０１間、および、複数のＳＴＩ９２間に溝２２３が形成される。溝２２３は、ソース層２０に達するように形成される。溝２２３の深さは、溝２０７の深さとほぼ同じにすればよい。
【００８９】
次に、シリコン酸化膜２２５を溝２２３内に充填し、シリコン酸化膜２２５をエッチングバックする。これにより、図４０（Ａ）および図４０（Ｂ）に示すように、溝２２３の底部にシリコン酸化膜２２５が形成される。シリコン酸化膜２２５の上面の高さは、シリコン酸化膜２０９の上面の高さとほぼ同じでよい。
【００９０】
次に、斜めイオン注入により、Ｐ型不純物をシリコン層１０１に導入し、図４１（Ａ）および図４１（Ｂ）に示すように、Ｐ型ボディ領域３０となるＰ型シリコン層１０１が形成される。続いて、溝２２３の内面に強誘電体膜２２７を堆積する。このとき、強誘電体膜２２７の膜厚は、溝２２３を完全に充填しないように、溝２２３のカラム方向の幅の１／２未満にする必要がある。
【００９１】
次に、強誘電体膜２２７上にポリシリコン層２２９を堆積し、ポリシリコン層２２９を等方的にエッチングバックする。これにより、図４２（Ａ）および図４２（Ｂ）に示すように、シリコン層１０１（ボディ領域３０）の側面にポリシリコン膜２２９を、強誘電体膜２２７を介して形成される。ポリシリコン層２２９の堆積膜厚は、溝２２３が完全に埋まらないように、この時点における溝２２３のカラム方向の幅の１／２未満にする。また、エッチングバック後、ポリシリコン層２２９の高さは、シリコン層１０１の上面とほぼ同じ高さレベルにする。
【００９２】
次に、ポリシリコン２９をマスクとして用いて、シリコン窒化膜２１９、２２１およびシリコン酸化膜２２５上に堆積された強誘電体膜２２７をフッ酸溶液でエッチングする。さらに、ポリシリコン層２２９の高さをポリシリコン２１３とほぼ同じ高さにするために、ＲＩＥを用いてポリシリコン層２２９をエッチングする。これにより、図４３（Ａ）および図４３（Ｂ）に示す構造が得られる。ポリシリコン２２９は、後の工程で第１および第２のゲート電極６０Ａ、６０Ｂになるだけでなく、ボディ領域３０およびドレイン層４０の長さ（シリコン基板１０の表面からの高さ）を決定するためにも用いられる。
【００９３】
次に、図４４（Ａ）および図４４（Ｂ）に示すように、ポリシリコン層２２９をマスクとして用いて、斜めインプラ等でＮ型不純物をシリコン層１０１へ導入することにより、シリコン層１０１内にＮ型ドレイン層４０が形成される。これと同時に、ポリシリコン層２２９にもＮ型不純物が導入され、第１および第２のゲート電極６０Ａ、６０Ｂ（ワード線ＷＬＡ、ＷＬＢ）の一部が形成される。ポリシリコン層２１３および２２９が、全ての第１および第２のゲート電極６０Ａ、６０Ｂを構成する。ポリシリコン層２２９からなる第１のゲート電極６０Ａおよびポリシリコン層２１３からなる第２のゲート電極６０Ｂが１つのボディ領域３０の両側に設けられた１対のワード線ＷＬＡおよびＷＬＢとなる。また、ポリシリコン層２１３からなる第１のゲート電極６０Ａおよびポリシリコン層２２９からなる第２のゲート電極６０Ｂが１つのボディ領域３０の両側に設けられた１対のワード線ＷＬＡおよびＷＬＢとなる。第２の実施形態によれば、各ボディ領域３０の両側に設けられたゲート電極６０Ａと６０Ｂとは、個別に形成される。従って、各ボディ領域３０の両側に設けられたゲート電極６０Ａと６０Ｂとは、互いに異なる材質、互いに異なる形状で形成し、あるいは、互いに異なる不純物濃度にすることができる。第１のゲート電極６０Ａおよび第２のゲート電極６０Ｂの特性を相違させることによって、或るメモリセルＭＣに格納されたデータ（０，１）とデータ（１，０）との識別が容易になる。
【００９４】
尚、N型ドレイン層４０の形成の際に、同時に不純物を垂直方向からシリコン酸化膜２２５に導入することにより、シリコン酸化膜２２５中での散乱を利用して、ゲート電極６０Ａ、６０Ｂおよびソース層２０へＮ型不純物を導入することも可能である。即ち、ゲート電極６０Ａ、６０Ｂへの不純物導入およびソース層２０の形成も、ゲート電極６０Ａ、６０Ｂをマスクとして用いて自己整合的に実行可能である。
【００９５】
次に、ＣＶＤ法等を用いて溝２２３内にシリコン酸化膜２３１を埋め込み、ＣＭＰ等によりシリコン酸化膜２３１表面を平坦化する。これにより、図４５（Ａ）および図４５（Ｂ）に示す構造が得られる。
【００９６】
次に、図４６（Ａ）および図４６（Ｂ）に示すように、シリコン酸化膜２３１をドレイン層４０の上面の高さまでエッチバックする。次に、シリコン窒化膜２３３をシリコン窒化膜２２１、２０１およびシリコン酸化膜２１７上に堆積する。続いて、ＲＩＥを用いてシリコン窒化膜２３３を異方的にエッチングすることによって、シリコン窒化膜２２１、２０１の側面にシリコン窒化膜２３３を側壁として残す。このとき、シリコン窒化膜２２１、２０１の側面に横方向に堆積されたシリコン窒化膜２３３の膜厚（幅）Ｗ３は、強誘電体膜２２７の側面に横方向に堆積されたゲート電極６０Ａ、６０Ｂの膜厚（幅）Ｗ４およびW５よりも僅かに小さいことが望ましい。これは、後の工程において、ゲート電極６０Ａ、６０Ｂの表面の一部を露出させ、ゲート電極６０Ａ、６０Ｂにシリサイドを形成するためである。
【００９７】
次に、図４７（Ａ）および図４７（Ｂ）に示すように、シリコン窒化膜２２１、２３３をマスクとして用いて、シリコン酸化膜２３１をＲＩＥで異方的にエッチングする。このとき、シリコン窒化膜２２１、２３３の堆積膜厚（幅）Ｗ３は、ゲート電極６０Ａ、６０Ｂの堆積膜厚（幅）Ｗ４およびＷ５よりも僅かに小さいので、ゲート電極６０Ａ、６０Ｂの側面のみが露出される。ドレイン層４０の側面は、強誘電体膜２１１、２２７により被覆され、強誘電体膜２１１、２２７は、シリコン酸化膜２３１に被覆され保護されている。
【００９８】
次に、シリコン窒化膜２０１、２２１および２３３を除去し、ドレイン層４０を露出させる。金属膜（図示せず）をゲート電極６０Ａ、６０Ｂおよびドレイン層４０上に堆積し、これを熱処理する。金属膜は、例えば、チタン、コバルト、ニッケル等である。これにより、図４８（Ａ）および図４８（Ｂ）に示すように、ゲート電極６０Ａ、６０Ｂおよびドレイン層４０上にシリサイド層８０が形成される。
【００９９】
次に、図４９（Ａ）および図４９（Ｂ）に示すように、ライナ膜となるシリコン窒化膜９４を、ゲート電極６０Ａ、６０Ｂおよびドレイン層４０等の表面上に堆積する。
【０１００】
次に、図５０（Ａ）および図５０（Ｂ）に示すように、層間絶縁膜となるシリコン酸化膜９５をライナ膜９４の表面に堆積する。
【０１０１】
その後、リソグラフィおよびＲＩＥを用いて、ビット線ＢＬの形成部分にあるシリコン酸化膜９５およびライナ膜９４を除去する。これにより、ビット線ＢＬの形成部分にドレイン層４０上のシリサイド層８０に達する溝を形成する。続いて、Ｔｉ膜およびＴｉＮ膜などから成る積層バリアメタル(図示せず)をビット線ＢＬの形成部分の溝内に堆積後、この溝にタングステンを埋め込む。これにより、ドレイン層４０上のシリサイド層８０と接触するビット線ＢＬが形成される。その後、必要に応じて絶縁膜および配線（いずれも図示せず）が形成される。これにより、図２９（Ａ）および図２９（Ｂ）に示すようなダブルゲート型強誘電体メモリが完成する。
【０１０２】
尚、強誘電体膜２２７および２１１は、第１のゲート絶縁膜５０Ａまたは第２のゲート絶縁膜５０Ｂとして機能し、ポリシリコン層２２９および２１３は、第１のゲート電極６０Ａまたは第２のゲート電極６０Ｂとして機能する。シリコン酸化膜２１７、２３１および２２５は、それぞれ図２９のシリコン酸化膜９３、９３および９１に該当する。
【０１０３】
第２の実施形態によれば、第１の実施形態と同様の構成を有し得るので、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【０１０４】
第２の実施形態による製造方法は、同一メモリセルＭＣに含まれる第１のゲート絶縁膜５０Ａと第２のゲート絶縁膜５０Ｂとにおいて、材質および／または膜厚を変更することができる。さらに、第２の実施形態による製造方法は、同一メモリセルＭＣに含まれる第１のゲート電極６０Ａと第２のゲート電極６０Ｂとにおいて、材質、膜厚および／または不純物濃度を変更することができる。第１のゲート絶縁膜５０Ａと第２のゲート絶縁膜５０Ｂとの間の構成、あるいは、第１のゲート電極６０Ａと第２のゲート電極６０Ｂとの構成を変更することによって、同一メモリセルＭＣ内における第１のゲート電極６０Ａ側のＦＥＴの閾値電圧と第２のゲート電極６０Ｂ側の閾値電圧とが相違する。従って、読出し動作において、隣接する２本のワード線ＷＬＡ、ＷＬＢの電圧が等しい場合であっても、センスアンプＳ／Ａは、選択メモリセルＭＣｓｅｌのデータ（０，１）とデータ（１，０）とを識別することができる。従って、隣接する２本のワード線ＷＬＡ、ＷＬＢの電圧が等しい場合であっても、センスアンプＳ／Ａは、選択メモリセルＭＣｓｅｌの２ビットデータを読み出すことができる。
【０１０５】
（第２の実施形態の第１の変形例）
図５１（Ａ）および図５１（Ｂ）は、第２の実施形態の第１の変形例によるダブルゲート型強誘電体メモリの断面図である。本変形例は、第１の実施形態の第１の変形例を第２の実施形態に組み合わせた実施形態である。上記第２の実施形態では、強誘電体膜としてのゲート絶縁膜５０Ａ、５０Ｂは、ボディ領域３０の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層１０１に設けた場合、強誘電体材料がボディ領域３０のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図５１に示すように、常誘電体膜（シリコン酸化膜、ＨＦＯ２、Ｙ２Ｏ３、ＨｆＳｉＯＮ、ＨＦＳＩＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、Ａｌ２Ｏ３）からなる第１の絶縁膜５１Ａ、５１Ｂをシリコン層１０１の側面上に形成し、第１の絶縁膜５１Ａ、５１Ｂ上に分極特性を有する強誘電体膜から成る第２の絶縁膜５２Ａおよび５２Ｂを形成する。第１のゲート絶縁膜５０Ａは、強誘電体膜からなる第２の絶縁膜５２Ａとボディ領域３０の一側面との間に常誘電体膜から成る第１の絶縁膜５１Ａを含む。第２のゲート絶縁膜５０Ｂは、強誘電体膜からなる第２の絶縁膜５２Ｂとボディ領域３０の他方の側面との間に常誘電体膜から成る第２の絶縁膜５１Ｂを含む。
【０１０６】
これにより、第１の絶縁膜５１Ａ、５１Ｂがプロセスにおけるバッファとして機能し、熱処置工程等において強誘電体材料がボディ領域３０へ拡散することを防止することができる。また、常誘電体からなる第１の絶縁膜５１Ａ、５１Ｂをボディ領域３０と強誘電体膜から成る第２の絶縁膜５２Ａおよび５２Ｂとの間に設けることによってＳ、ボディ領域３０内におけるキャリアの移動度の低下をも抑制することができる。
【０１０７】
以上の実施形態において、メモリセルＭＣは、Ｎ型チャネルトランジスタを用いていた。しかし、メモリセルＭＣは、Ｐ型チャネルトランジスタであってもよい。この場合、駆動方法において、各電極の電圧は、正負の符号を逆にすればよい。これにより、メモリセルＭＣがＰ型チャネルトランジスタであるダブルゲート型強誘電体メモリであっても、上記実施形態と同様の効果を得ることができる。
【符号の説明】
【０１０８】
１０…シリコン基板、２０…ソース層、３０…ボディ領域、４０…ドレイン層、５０Ａ…第１のゲート絶縁膜、５０Ｂ…第２のゲート絶縁膜、６０Ａ…第１のゲート電極、６０Ｂ…第２のゲート電極、ＢＬ…ビット線、７０…シリコンピラー、８０…シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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