(57)【要約】【課題】  クロック信号のレベル変化に伴う消費電流を少なくすることのできるフリップフロップ回路およびラッチ回路を提供する。【解決手段】  マスタラッチ１と、スレーブラッチ２と、を備えるフリップフロップ回路において、マスタラッチ１では、たすき掛け接続された２つのＯＲ−ＮＡＮＤ型複合ゲートの間で、クロック信号ＣＫが入力されるＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１５を共有し、スレーブラッチ２では、たすき掛け接続された２つのＡＮＤ−ＮＯＲ型複合ゲートの間で、クロック信号ＣＫが入力されるＰＭＯＳトランジスタＰ２５およびＮＭＯＳトランジスタＮ２５を共有する。【選択図】  図１
2011171916.tif 000002
【特許請求の範囲】
【請求項１】
データ信号およびクロック信号が入力される第１のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、
前記マスタラッチの正転出力信号および前記クロック信号が入力される第３のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第４のゲート回路とを、たすき掛け接続して構成されるスレーブラッチと
を備え、
前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第３のゲート回路と前記第４のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするフリップフロップ回路。
【請求項２】
データ信号およびクロック信号が入力される第１のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、
前記マスタラッチの正転出力信号および前記クロック信号が入力される第３のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第４のゲート回路とを、たすき掛け接続して構成されるスレーブラッチと
を備え、
前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第３のゲート回路と前記第４のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするフリップフロップ回路。
【請求項３】
前記第１のゲート回路乃至前記第４のゲート回路の論理ゲート構成が同一で、
前記マスタラッチと前記スレーブラッチとの間で、前記クロック信号が入力されるトランジスタをさらに共有する
ことを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
データ信号およびクロック信号が入力される第１のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続し、
前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするラッチ回路。
【請求項５】
データ信号およびクロック信号が入力される第１のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続し、
前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路およびラッチ回路に関する。
【背景技術】
【０００２】
フリップフロップ回路およびラッチ回路は、順序回路を構成する基本的な回路であるため、半導体集積回路の中で多数使用される。したがって、フリップフロップ回路あるいはラッチ回路を構成するためのゲート数を削減することができれば、半導体集積回路のゲート数削減に対する効果が大きい。半導体集積回路のゲート数を削減すると、半導体集積回路の消費電流を少なくすることができる。
【０００３】
そのため、従来、フリップフロップ回路を構成するマスタラッチとスレーブラッチの間で、それぞれのラッチを構成するフィードバック回路の一部を共有することにより、ゲート数を削減するようにしたフリップフロップ回路が提案されている（例えば、特許文献１参照。）。
【０００４】
ところで、ＣＭＯＳ型のフリップフロップ回路の動作時の消費電流は、回路を構成するＭＯＳトランジスタのゲート容量とドレイン容量の充放電電流が主なものである。この充放電電流は、入力されるクロックの周波数と入力されるデータの変化率に依存する。
【０００５】
一般に、論理ＬＳＩでは、フリップフロップ回路へ入力されるデータがクロックサイクルごとに変化する割合は、１０％から３０％程度であることが多い。したがって、入力データの平均周波数は、クロックの周波数の５％から１５％程度となる。すなわち、入力データの平均周波数は、クロックの周波数に比較して、一般的にかなり低い値となる。その結果、フリップフロップ回路の中の消費電流は、クロックが入力されるＭＯＳトランジスタの充放電電流として消費される割合が多くなる。
【０００６】
したがって、フリップフロップ回路のゲート数を削減する場合、クロックが入力されるＭＯＳトランジスタの数を削減する方が、データ系の回路のトランジスタを削減するよりも、消費電流削減効果が大きい。
【０００７】
この観点から上述の提案のフリップフロップ回路のゲート数削減手法を検証すると、データ系の回路のゲートを削減する手法であり、クロックが入力されるＭＯＳトランジスタの数は削減されていない。したがって、上述の提案のフリップフロップ回路は、ゲート数の削減が、半導体集積回路全体の消費電流の削減に及ぼす効果が小さい、という問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−１３５４４９号公報  （第３−４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、クロック信号のレベル変化に伴う消費電流を少なくすることのできるフリップフロップ回路およびラッチ回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、データ信号およびクロック信号が入力される第１のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記マスタラッチの正転出力信号およびクロック信号が入力される第３のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第４のゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第３のゲート回路と前記第４のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするフリップフロップ回路が提供される。
【００１１】
また、本発明の別の一態様によれば、データ信号およびクロック信号が入力される第１のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記マスタラッチの正転出力信号およびクロック信号が入力される第３のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第４のゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第３のゲート回路と前記第４のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするフリップフロップ回路が提供される。
【００１２】
また、本発明のさらに別の一態様によれば、データ信号およびクロック信号が入力される第１のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続し、前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするラッチ回路が提供される。
【００１３】
また、本発明のさらに別の一態様によれば、データ信号およびクロック信号が入力される第１のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第２のゲート回路とを、たすき掛け接続し、前記第１のゲート回路と前記第２のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするラッチ回路が提供される。
【発明の効果】
【００１４】
本発明によれば、クロック信号のレベル変化に伴う消費電流を少なくすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図。
【図２】図１のフリップフロップ回路の論理ゲートレベルの回路図。
【図３】実施例１のフリップフロップ回路のマスタラッチに使用のラッチ回路におけるトランジスタの共有化の説明図。
【図４】実施例１のフリップフロップ回路のスレーブラッチに使用のラッチ回路におけるトランジスタの共有化の説明図。
【図５】本発明の実施例２に係るフリップフロップ回路の構成の例を示す論理ゲートレベルの回路図。
【図６】図５のフリップフロップ回路のトランジスタレベルの回路図。
【図７】本発明の実施例３に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図。
【図８】本発明の実施例４に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１７】
図１は、本発明の実施例１に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図であり、ここでは、ＣＭＯＳ回路として構成したときの例を示す。図２は、その論理ゲートレベルの回路図である。
【００１８】
本実施例のフリップフロップ回路は、マスタラッチ１と、スレーブラッチ２とから構成されるＤ型フリップフロップ回路である。
【００１９】
マスタラッチ１は、並列接続されたＰＭＯＳトランジスタＰ１１、Ｐ１２と、並列接続されたＰＭＯＳトランジスタＰ１３、Ｐ１４と、ＰＭＯＳトランジスタＰ１２のソース端子とＰＭＯＳトランジスタＰ１４のソース端子に共通に接続されたＰＭＯＳトランジスタＰ１５と、ＰＭＯＳトランジスタＰ１２のドレイン端子に直列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２と、ＰＭＯＳトランジスタＰ１４のドレイン端子に直列接続されたＮＭＯＳトランジスタＮ１３、Ｎ１４と、ＮＭＯＳトランジスタＮ１２のドレイン端子とＮＭＯＳトランジスタＮ１４のドレイン端子間に接続されたＮＭＯＳトランジスタＮ１５と、を有する。
【００２０】
ＰＭＯＳトランジスタＰ１４のゲート端子とＮＭＯＳトランジスタＮ１４のゲート端子へは、データ信号Ｄが入力され、ＰＭＯＳトランジスタＰ１２のゲート端子とＮＭＯＳトランジスタＮ１２のゲート端子へは、データ信号ＤをインバータＩＶ１により反転させた反転データ信号ＤＮが入力される。
【００２１】
また、ＰＭＯＳトランジスタＰ１３のゲート端子とＮＭＯＳトランジスタＮ１３のゲート端子へは、ＰＭＯＳトランジスタＰ１２のドレイン端子から出力される出力信号Ａが入力され、ＰＭＯＳトランジスタＰ１１のゲート端子とＮＭＯＳトランジスタＮ１１のゲート端子へは、ＰＭＯＳトランジスタＰ１４のドレイン端子から出力される出力信号Ｂが入力される。
【００２２】
また、ＰＭＯＳトランジスタＰ１５のゲート端子とＮＭＯＳトランジスタＮ１５のゲート端子へは、クロック信号ＣＫが入力される。
【００２３】
マスタラッチ１は、クロック信号ＣＫが低レベルであるときに、データ信号Ｄの極性と同極性の出力信号Ａおよび反対極性の出力信号Ｂを出力し、クロック信号ＣＫが高レベルの間、出力信号Ａおよび出力信号Ｂのレベルを保持する。
【００２４】
スレーブラッチ２は、直列接続されたＰＭＯＳトランジスタＰ２１、Ｐ２２と、直列接続されたＰＭＯＳトランジスタＰ２３、Ｐ２４と、ＰＭＯＳトランジスタＰ２１のドレイン端子とＰＭＯＳトランジスタＰ２３のドレイン端子間に接続されたＰＭＯＳトランジスタＰ２５と、ＰＭＯＳトランジスタＰ２２のドレイン端子に並列に接続されたＮＭＯＳトランジスタＮ２１、Ｎ２２と、ＰＭＯＳトランジスタＰ２４のドレイン端子に並列に接続されたＮＭＯＳトランジスタＮ２３、Ｎ２４と、ＮＭＯＳトランジスタＮ２１のソース端子とＮＭＯＳトランジスタＮ２３のソース端子に共通に接続されたＮＭＯＳトランジスタＮ２５と、を有する。
【００２５】
ＰＭＯＳトランジスタＰ２３のゲート端子とＮＭＯＳトランジスタＮ２３のゲート端子へは、マスタラッチ１の出力信号Ａが入力され、ＰＭＯＳトランジスタＰ２１のゲート端子とＮＭＯＳトランジスタＮ２１のゲート端子へは、マスタラッチ１の出力信号Ｂが入力される。
【００２６】
また、ＰＭＯＳトランジスタＰ２４のゲート端子とＮＭＯＳトランジスタＮ２４のゲート端子へは、ＰＭＯＳトランジスタＰ２２のドレイン端子から出力される出力信号Ｆが入力され、ＰＭＯＳトランジスタＰ２２のゲート端子とＮＭＯＳトランジスタＮ２２のゲート端子へは、ＰＭＯＳトランジスタＰ２４のドレイン端子から出力される出力信号Ｅが入力される。
【００２７】
また、ＰＭＯＳトランジスタＰ２５のゲート端子とＮＭＯＳトランジスタＮ２５のゲート端子へは、クロック信号ＣＫが入力される。
【００２８】
スレーブラッチ２は、クロック信号ＣＫの立ち上りに同期してマスタラッチ１の出力信号Ａと同極性の出力信号Ｆおよび反対極性の出力信号Ｅを出力し、クロック信号ＣＫが低レベルの間、出力信号Ｅおよび出力信号Ｆのレベルを保持する。
【００２９】
スレーブラッチ２の出力信号ＥをインバータＩＮＶ２で反転させた信号が、フリップフロップの出力信号Ｑとして出力される。
【００３０】
本実施例のフリップフロップ回路を論理ゲート回路で表わすと、図２に示すように、マスタラッチ１は、ＯＲ−ＮＡＮＤ型の複合ゲートＯＮＤ１１とＯＮＤ１２のたすき掛け回路で構成され、スレーブラッチ２は、ＡＮＤ−ＮＯＲ型の複合ゲートＡＮＲ２１とＡＮＲ２２のたすき掛け回路で構成されている。
【００３１】
マスタラッチ１では、複合ゲートＯＮＤ１１のＯＲゲートへ反転データ信号ＤＮとクロック信号ＣＫが入力され、複合ゲートＯＮＤ１２のＯＲゲートへデータ信号Ｄとクロック信号ＣＫが入力される。また、複合ゲートＯＮＤ１１の出力信号Ａが複合ゲートＯＮＤ１２のＮＡＮＤゲートへ入力され、複合ゲートＯＮＤ１２の出力信号Ｂが複合ゲートＯＮＤ１１のＮＡＮＤゲートへ入力される。
【００３２】
スレーブラッチ２では、複合ゲートＡＮＲ２１のＡＮＤゲートへ複合ゲートＯＮＤ１１の出力信号Ａとクロック信号ＣＫが入力され、複合ゲートＡＮＲ２２のＡＮＤゲートへ複合ゲートＯＮＤ１２の出力信号Ｂとクロック信号ＣＫが入力される。また、複合ゲートＡＮＲ２１の出力信号Ｅが複合ゲートＡＮＲ２２のＮＯＲゲートへ入力され、複合ゲートＡＮＲ２２の出力信号Ｆが複合ゲートＡＮＲ２１のＮＯＲゲートへ入力される。
【００３３】
一般的に、マスタラッチ１に用いているＯＲ−ＮＡＮＤ型の複合ゲートのたすき掛け構成のラッチ回路をＣＭＯＳ回路として設計する場合、図３（ａ）に示すような回路構成をとる。
【００３４】
図３（ａ）に示す一般的なラッチ回路の構成の場合、複合ゲートＡＮＲ２１と複合ゲートＡＮＲ２２は、個々に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補的に組み合わせて回路が形成される。
【００３５】
図３（ａ）の回路構成では、クロック信号ＣＫは、複合ゲートＡＮＲ２１のＰＭＯＳトランジスタＰ１５ＡおよびＮＭＯＳトランジスタＮ１５Ａと、複合ゲートＡＮＲ２２のＰＭＯＳトランジスタＰ１５ＢおよびＮＭＯＳトランジスタＮ１５Ｂへ入力される。
【００３６】
ここで、ＰＭＯＳトランジスタＰ１５ＡおよびＰＭＯＳトランジスタＰ１５Ｂに着目する。ＰＭＯＳトランジスタＰ１５ＡおよびＰＭＯＳトランジスタＰ１５Ｂは、クロック信号ＣＫが低レベルであるときにともに導通し、ＰＭＯＳトランジスタＰ１５ＡはＰＭＯＳトランジスタＰ１２へ高電位電圧ＶＤＤを供給し、ＰＭＯＳトランジスタＰ１５ＢはＰＭＯＳトランジスタＰ１４へ高電位電圧ＶＤＤを供給する。
【００３７】
また、ＰＭＯＳドランジスタＰ１２とＰＭＯＳドランジスタＰ１４には、それぞれ反転データ信号ＤＮとデータ信号Ｄが入力される。そのため、ＰＭＯＳドランジスタＰ１２とＰＭＯＳドランジスタＰ１４が、同時に導通することはない。
【００３８】
したがって、ＰＭＯＳトランジスタＰ１５ＡとＰＭＯＳトランジスタＰ１５Ｂの機能を１つのＰＭＯＳトランジスタに集約することができる。
【００３９】
そこで、図３（ｂ）に示すように、本実施例では、複合ゲートＡＮＲ２１と複合ゲートＡＮＲ２２でＰＭＯＳトランジスタＰ１５を共有するようにする。クロック信号ＣＫが低レベルであるとき、ＰＭＯＳトランジスタＰ１５は導通し、ＰＭＯＳトランジスタＰ１２およびＰＭＯＳトランジスタＰ１４へ高電位電圧ＶＤＤを供給する。
【００４０】
同様に、ＮＭＯＳトランジスタＮ１５ＡおよびＮＭＯＳトランジスタＮ１５Ｂの集約についても検討する。ＮＭＯＳトランジスタＮ１５ＡおよびＮＭＯＳトランジスタＮ１５Ｂは、クロック信号ＣＫが高レベルであるときにともに導通し、ＮＭＯＳトランジスタＮ１５ＡはＮＭＯＳトランジスタＮ１１へ低電位電圧ＶＳＳを供給し、ＮＭＯＳトランジスタＮ１５ＢはＮＭＯＳトランジスタＮ１３へ低電位電圧ＶＳＳを供給する。
【００４１】
ここで、ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１４に着目すると、このＮＭＯＳトランジスタＮ１２のゲート端子へは反転データ信号ＤＮが入力され、ＮＭＯＳトランジスタＮ１４のゲート端子へはデータ信号Ｄが入力されている。反転データ信号ＤＮとデータ信号Ｄは信号極性が反対であるので、ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１４は、必ずいずれかが導通し、そのドレイン端子へ低電位電圧ＶＳＳを伝達する。
【００４２】
そこで、図３（ｂ）に示すように、本実施例では、ＮＭＯＳトランジスタＮ１２のドレイン端子とＮＭＯＳトランジスタＮ１４のドレイン端子とを接続するＮＭＯＳトランジスタＮ１５を設け、ＮＭＯＳトランジスタＮ１５のゲート端子へクロック信号ＣＫを入力するようにする。すなわち、複合ゲートＡＮＲ２１と複合ゲートＡＮＲ２２でＮＭＯＳトランジスタＮ１５を共有するようにする。
【００４３】
クロック信号ＣＫが高レベルであるときは、ＮＭＯＳトランジスタＮ１５が導通し、ＮＭＯＳトランジスタＮ１２あるいはＮＭＯＳトランジスタＮ１４のいずれかを介して、ＮＭＯＳトランジスタＮ１１およびＮＭＯＳトランジスタＮ１３のいずれへも、低電位電圧ＶＳＳを供給することができる。
【００４４】
同様に、スレーブラッチ２に用いているＡＮＤ−ＮＯＲ型の複合ゲートのたすき掛け構成のラッチ回路においても、一般的なＣＭＯＳ回路の構成に対して、クロック信号ＣＫが入力されているトランジスタの共有化を行うことができる。
【００４５】
図４に、ＡＮＤ−ＮＯＲ型の複合ゲートのたすき掛け構成のラッチ回路におけるトランジスタの共有化の様子を示す。
【００４６】
この場合、図３のＰＭＯＳトランジスタ側で用いた手法をＮＭＯＳトランジスタ側の共有化に適用し、図３のＮＭＯＳトランジスタ側で用いた手法をＰＭＯＳトランジスタ側の共有化に適用する。
【００４７】
すなわち、図４（ａ）に示す一般的なラッチ回路の構成におけるＰＭＯＳトランジスタＰ２５ＡおよびＰＭＯＳトランジスタＰ２５Ｂに対して、図４（ｂ）に示す本実施例のラッチ回路では、ＰＭＯＳトランジスタＰ２１のドレイン端子とＰＭＯＳトランジスタＰ２３のドレイン端子とを接続するＰＭＯＳトランジスタＰ２５を設ける。
【００４８】
クロック信号ＣＫが低レベルであるときは、ＰＭＯＳトランジスタＰ２５が導通し、ＰＭＯＳトランジスタＰ２１あるいはＰＭＯＳトランジスタＰ２３のいずれかを介して、ＰＭＯＳトランジスタＰ２２およびＰＭＯＳトランジスタＰ２４のいずれへも、高電位電圧ＶＤＤを供給する。
【００４９】
また、図４（ａ）に示す一般的なラッチ回路の構成におけるＮＭＯＳトランジスタＮ２５ＡおよびＮＭＯＳトランジスタＮ２５Ｂに対して、図４（ｂ）に示す本実施例のラッチ回路では、ＮＭＯＳトランジスタＮ２１のソース端子とＮＭＯＳトランジスタＮ２３のソース端子に共通に接続されるＮＭＯＳトランジスタＮ２５を設ける。
【００５０】
クロック信号ＣＫが高レベルであるとき、ＮＭＯＳトランジスタＮ２５が導通し、ＮＭＯＳトランジスタＮ２１およびＮＭＯＳトランジスタＮ２３へ低電位電圧ＶＳＳを供給する。
【００５１】
このような本実施例によれば、一般的な構成のラッチ回路に比べて、クロック信号が入力されるＭＯＳトランジスタの数を少なくすることができる。これにより、本実施例のラッチ回路およびフリップフロップ回路では、クロック信号のレベルの変化によって消費される電流を少なくすることができる。
【実施例２】
【００５２】
実施例１では、マスタラッチ１とスレーブラッチ２とで、異なるタイプの複合ゲートを使用した例を示した。これに対して、本実施例では、マスタラッチ１とスレーブラッチ２を同じタイプの複合ゲートで構成したフリップフロップ回路の例を示す。
【００５３】
図５は、本発明の実施例２に係るフリップフロップ回路の構成の例を示す論理ゲートレベルの回路図である。
【００５４】
本実施例では、マスタラッチ１Ａとスレーブラッチ２をともに、ＡＮＤ−ＮＯＲ型の複合ゲートで構成している。スレーブラッチ２は、実施例１と同じ構成であるので、ここではその詳細な説明を省略する。
【００５５】
マスタラッチ１Ａは、たすき掛け接続されたＡＮＤ−ＮＯＲ型の複合ゲートＡＮＲ１１およびＡＮＲ１２と、複合ゲートＡＮＲ１２の出力に接続されたインバータＩＶ１１により構成される。
【００５６】
複合ゲートＡＮＲ１１のＡＮＤゲートへは、クロック信号ＣＫと複合ゲートＡＮＲ１２の出力信号Ａが入力され、複合ゲートＡＮＲ１１のＮＯＲゲートへは、データ信号Ｄが入力される。
【００５７】
複合ゲートＡＮＲ１２のＡＮＤゲートへは、クロック信号ＣＫと、自身の出力信号Ａの反転信号であるインバータＩＶ１１の出力信号Ｃが入力され、複合ゲートＡＮＲ１２のＮＯＲゲートへは、複合ゲートＡＮＲ１１の出力信号Ｂが入力される。
【００５８】
マスタラッチ１Ａも、マスタラッチ１と同じく、クロック信号ＣＫが低レベルであるときに、データ信号Ｄと反対極性の信号を出力信号Ｂとして出力し、データ信号Ｄの極性と同極性の信号を出力信号Ａとして出力する。インバータＩＶ１１の出力信号Ｃは、出力信号Ａの反転信号であるので、クロック信号ＣＫが低レベルであるとき、データ信号Ｄと反対極性の信号を出力する。また、クロック信号ＣＫが高レベルの間、出力信号Ａ、出力信号Ｂおよび出力信号Ｃのレベルは保持される。
【００５９】
マスタラッチ１Ａは、出力信号Ａおよび出力信号Ｃをスレーブラッチ２へ出力する。
【００６０】
スレーブラッチ２では、マスタラッチ１Ａの出力信号Ａが複合ゲートＡＮＲ２１のＡＮＤゲートへ入力され、マスタラッチ１Ａの出力信号Ｃが複合ゲートＡＮＲ２２のＡＮＤゲートへ入力される。
【００６１】
図６は、本実施例のフリップフロップ回路をＣＭＯＳ回路として構成したときのトランジスタレベルの回路図である。
【００６２】
図６に示す回路では、マスタラッチ１Ａは、複合ゲートＡＮＲ１１およびＡＮＲ１２が、ＰＭＯＳトランジスタＰ１１１〜Ｐ１１５およびＮＭＯＳトランジスタＮ１１１〜Ｎ１１５で構成され、インバータＩＶ１１が、ＰＭＯＳトランジスタＰ１１６およびＮＭＯＳトランジスタＮ１１６で構成されている。
【００６３】
複合ゲートＡＮＲ１１とＡＮＲ１２は、スレーブラッチ２と同様の回路構成をとり、ＰＭＯＳトランジスタＰ１１５およびＮＭＯＳトランジスタＮ１１５を共有している。
【００６４】
ＰＭＯＳトランジスタＰ１１５は、クロック信号ＣＫが低レベルであるときに導通し、ＰＭＯＳトランジスタＰ１１１あるいはＰＭＯＳトランジスタＰ１１３のいずれかを介して、ＰＭＯＳトランジスタＰ１１２およびＰＭＯＳトランジスタＰ１１４のいずれへも、高電位電圧ＶＤＤを供給する。
【００６５】
一方、ＮＭＯＳトランジスタＮ１１５は、クロック信号ＣＫが高レベルであるときに導通し、ＮＭＯＳトランジスタＮ１１１およびＮＭＯＳトランジスタＮ１１３へ低電位電圧ＶＳＳを供給する。
【００６６】
このような本実施例によれば、フリップフロップ回路のマスタラッチとスレーブラッチを同じタイプの複合ゲートを用いて構成することができる。また、それぞれのラッチ回路の複合ゲート間で、クロック信号が入力されるＭＯＳトランジスタを共有することができ、クロック信号のレベルの変化によって消費される電流を少なくすることができる。
【実施例３】
【００６７】
実施例２では、マスタラッチ１Ａとスレーブラッチ２とを、同じタイプの複合ゲートで構成している。したがって、図６のトランジスタレベルの回路図からわかるように、マスタラッチ１Ａとスレーブラッチ２とで、同じ回路構成で、かつ同じ機能を有する部分がある。そこで、本実施例では、マスタラッチとスレーブラッチとの間で回路の共有化を図ったフリップフロップ回路の例を示す。
【００６８】
図７は、本発明の実施例３に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図である。
【００６９】
本実施例のマスタラッチ１Ｂは、図６に示したマスタラッチ１Ａの回路からＰＭＯＳトランジスタＰ１１１、Ｐ１１３、Ｐ１１５により構成された部分を削除し、削除した部分に、スレーブラッチ２のＰＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２５により構成される回路を接続するようにしたものである。
【００７０】
すなわち、本実施例では、ＰＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２５により構成される回路が、スレーブラッチ２とマスタラッチ１Ｂで共有される。
【００７１】
図７に示すように、マスタラッチ１ＢのＰＭＯＳトランジスタＰ１１２のソース端子は、ＰＭＯＳトランジスタＰ２１のドレイン端子とＰＭＯＳトランジスタＰ２５の一端の接続点に接続され、マスタラッチ１ＢのＰＭＯＳトランジスタＰ１１４のソース端子は、ＰＭＯＳトランジスタＰ２３のドレイン端子とＰＭＯＳトランジスタＰ２５の他端の接続点に接続される。
【００７２】
この接続により、クロック信号ＣＫが低レベルであるときは、ＰＭＯＳトランジスタＰ２５が導通し、スレーブラッチ２のＰＭＯＳトランジスタＰ２２およびＰＭＯＳトランジスタＰ２４への高電位電圧ＶＤＤの供給と同様、マスタラッチ１ＢのＰＭＯＳトランジスタＰ１１２およびＰＭＯＳトランジスタＰ１１４のいずれに対しても、ＰＭＯＳトランジスタＰ２１あるいはＰＭＯＳトランジスタＰ２３のいずれかを介して、高電位電圧ＶＤＤが供給される。
【００７３】
このような本実施例によれば、マスタラッチとスレーブラッチで回路を共有することにより、クロック信号が入力されるＭＯＳトランジスタの数をさらに少なくすることができる。これにより、クロック信号のレベルの変化によって消費される電流をさらに少なくすることができる。
【実施例４】
【００７４】
実施例３では、ＰＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２５により構成される回路を、マスタラッチ１Ｂとスレーブラッチ２で共有する例を示した。回路を共有することにより、使用するトランジスタ数を少なくでき、消費電流も少なくできる。
【００７５】
ただし、回路を共有することにより、ＰＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２５により構成される回路の負荷が増大するという側面もある。特に、ＰＭＯＳトランジスタＰ２５は、パストランジスタとして動作するので、負荷が増大すると動作速度の低下が大きくなる。特に、低電圧動作ではその影響が大きい。
【００７６】
そこで、本実施例では、低電圧での性能低下を防止できるフリップフロップ回路の例を示す。
【００７７】
図８は、本発明の実施例４に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図である。
【００７８】
本実施例のスレーブラッチ２Ａは、図７に示したスレーブラッチ２のＰＭＯＳトランジスタＰ２５の代わりに、それぞれソース端子へ高位電圧が供給されるＰＭＯＳトランジスタＰ２５ＡおよびＰ２５Ｂを設け、ＰＭＯＳトランジスタＰ２５Ａのドレイン端子をＰＭＯＳトランジスタＰ２２のソース端子へ接続し、ＰＭＯＳトランジスタＰ２５Ｂのドレイン端子をＰＭＯＳトランジスタＰ２４のソース端子へ接続したものである。ＰＭＯＳトランジスタＰ２５ＡおよびＰ２５Ｂのゲート端子へクロック信号ＣＫが入力される。
【００７９】
本実施例では、このＰＭＯＳトランジスタＰ２５ＡおよびＰ２５Ｂがマスタラッチ１Ｂと共有され、ＰＭＯＳトランジスタＰ２５Ａのドレイン端子がＰＭＯＳトランジスタＰ１１２のソース端子へ接続され、ＰＭＯＳトランジスタＰ２５Ｂのドレイン端子がＰＭＯＳトランジスタＰ１１４のソース端子へ接続される。
【００８０】
このような接続により、クロック信号ＣＫが低レベルのとき、ＰＭＯＳトランジスタＰ２５Ａが導通して、ＰＭＯＳトランジスタＰ２２およびＰＭＯＳトランジスタＰ１１２へ高位電圧が供給され、ＰＭＯＳトランジスタＰ２５Ｂが導通して、ＰＭＯＳトランジスタＰ２４およびＰＭＯＳトランジスタＰ１１４へ高位電圧が供給される。
【００８１】
すなわち、本実施例では、パストランジスタを介することなく、ＰＭＯＳトランジスタＰ２５ＡおよびＰ２５Ｂが、ダイレクトに、ＰＭＯＳトランジスタＰ２２、Ｐ１１２、Ｐ２４およびＰ１１４へ高位電圧を供給する。これにより、実施例３に比べてクロック信号ＣＫが入力されるトランジスタの数は１個増えるが、低電圧動作における性能低下を防止することができる。
【００８２】
このような本実施例によれば、クロック信号のレベルの変化によって消費される電流の低減を図りながら、低電圧動作における性能低下も防止することができる。
【００８３】
なお、フリップフロップ回路およびラッチ回路に使用する複合ゲートの型は、上述の各実施例に示したものに限るものではない。例えば、実施例１のマスタラッチ１とスレーブラッチ２の構成を入れ替えて、マスタラッチ１をＡＮＤ−ＮＯＲ型複合ゲートで構成し、スレーブラッチ２をＯＲ−ＮＡＮＤ型複合ゲートで構成するようにしてもよい。
【符号の説明】
【００８４】
１、１Ａ、１Ｂ  マスタラッチ
２、２Ａ  スレーブラッチ
ＩＶ１、ＩＶ２、ＩＶ１１  インバータ
ＯＮＤ１１、ＯＮＤ１２  ＯＲ−ＮＡＮＤ型複合ゲート
ＡＮＲ１１、ＡＮＲ１２、ＡＮＲ２１、ＡＮＲ２２  ＡＮＤ−ＮＯＲ型複合ゲート
Ｐ１１〜Ｐ１５、Ｐ１５Ａ、Ｐ１５Ｂ、Ｐ２１〜Ｐ２５、Ｐ２５Ａ、Ｐ２５Ｂ、
Ｐ１１１〜Ｐ１１６  ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１５、Ｎ１５Ａ、Ｎ１５Ｂ、Ｎ２１〜Ｎ２５、
Ｎ１１１〜Ｎ１１６  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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