(57)【要約】【課題】工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得る。【解決手段】ＳｉＣ基板１上の素子分離領域に相当する部位にマスク２を形成し、マスク２を覆うようにＳｉＣ基板１上に緩衝層３を第１の温度で形成し、第１の温度より高い第２の温度で加熱処理して緩衝層３のうちＳｉＣ基板１上の部位を結晶化し、緩衝層３の上方に化合物半導体層１０を形成して、化合物半導体層１０のマスク２の上方に相当する部位を素子分離領域とする。【選択図】図４
2011171595.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマスクを形成する工程と、
前記マスク及び前記基板を覆う非晶質の緩衝層を第１の温度で形成する工程と、
前記第１の温度より高い第２の温度で加熱処理を行い、前記緩衝層のうち前記基板上の部位を結晶化する工程と、
前記緩衝層の上方に化合物半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記化合物半導体層は、前記マスクの上方に相当する部位が素子分離領域となることを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項３】
前記緩衝層は、ＧａＮ，ＡｌＮ，ＩｎＮ，ＡｌＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮから選ばれた１種の材料で形成されることを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。
【請求項４】
前記マスクは、ＳｉＮ，ＳｉＯ2，ＳｉＯＮ，Ａｌ2Ｏ3から選ばれた１種の材料で形成されることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項５】
基板と、
前記基板上の素子分離領域に相当する部位を覆うマスクと、
前記マスクを覆うように前記基板上に形成された緩衝層と、
前記緩衝層の上方に形成された化合物半導体層と
を含み、
前記緩衝層は、前記マスク上の部位が非晶質であり、前記基板上の部位が結晶化されており、
前記化合物半導体層は、前記マスクの上方に相当する部位が素子分離領域とされることを特徴とする化合物半導体装置。
【請求項６】
変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備え、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板上の素子分離領域に相当する部位を覆うマスクと、
前記マスクを覆うように前記基板上に形成された緩衝層と、
前記緩衝層の上方に形成された化合物半導体層と
を含み、
前記緩衝層は、前記マスク上の部位が非晶質であり、前記基板上の部位が結晶化されており、
前記化合物半導体層は、前記マスクの上方に相当する部位が素子分離領域とされることを特徴とする電源回路。
【請求項７】
入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板上の素子分離領域に相当する部位を覆うマスクと、
前記マスクを覆うように前記基板上に形成された緩衝層と、
前記緩衝層の上方に形成された化合物半導体層と
を含み、
前記緩衝層は、前記マスク上の部位が非晶質であり、前記基板上の部位が結晶化されており、
前記化合物半導体層は、前記マスクの上方に相当する部位が素子分離領域とされることを特徴とする高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体等の化合物半導体層を備えた化合物半導体装置の製造方法及び化合物半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体装置としての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（Two-Dimensional Electron Gas：２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、電源装置及び高周波増幅器に用いる半導体装置として注目を集めている。
【０００３】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の半導体装置を製造する際には、素子形成領域（活性領域）を画定して電気的に絶縁するプロセスが行われる。このプロセスは素子分離工程と呼ばれる。素子分離工程は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は所定のイオン注入等により、基板の深さ方向に数十ｎｍ〜数百ｎｍ程度の深さの分離領域を設けることで行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６３−７６７２号公報
【特許文献２】特開平１−１９１４１２号公報
【特許文献３】特開昭６３−６８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の素子分離法では、何れもデバイス構造を形成するためのエピタキシャル薄膜成長を行った後に素子分離を行う。そのため、素子分離工程が煩雑であり、ドーパント又はエッチングガスの薄膜への浸透により活性領域にもダメージが及ぶことが懸念される。また、ＧａＮのように化学的に安定な結晶に対しては、リソグラフィーにより素子分離を行うことは難しい。更に、いわゆる縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを想定した場合には、基板の深さ方向に数μｍ程度の素子分離領域を設ける必要があるため、素子分離が特に困難となる。
【０００６】
上記の問題の対処法として、Ｓｉ系又はＧａＡｓ系の半導体装置では、エピタキシャル薄膜成長を行う前に、基板上に絶縁膜を形成することにより、素子分離を行う手法が従来から用いられている（特許文献１〜３を参照）。これらの手法では、絶縁膜のパターニングを施した基板上に選択エピタキシャル成長を行い、素子分離領域には高抵抗のアモルファスの層を、活性領域には単結晶の層をそれぞれ形成することで、素子分離を行う。
しかしながら、上記の手法を用いて基板上にＧａＮ層を成長させる場合、ＧａＮとの間における大きな格子不整合率に基づく歪みにより基板に大きな反りが生じたり、ＧａＮ層に多数のクラックが発生してＧａＮの結晶性が大きく損なわれるという問題がある。
【０００７】
本発明は、上記の問題に鑑みてなされたものであり、工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得ることができる化合物半導体装置の製造方法及び化合物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の製造方法の一態様は、基板上にマスクを形成する工程と、前記マスク及び前記基板を覆う非晶質の緩衝層を第１の温度で形成する工程と、前記第１の温度より高い第２の温度で加熱処理を行い、前記緩衝層のうち前記基板上の部位を結晶化する工程と、前記緩衝層の上方に化合物半導体層を形成する工程とを含む。
【０００９】
化合物半導体装置の一態様は、基板と、前記基板上の素子分離領域に相当する部位を覆うマスクと、前記マスクを覆うように前記基板上に形成された緩衝層と、前記緩衝層の上方に形成された化合物半導体層とを含み、前記緩衝層は、前記マスク上の部位が非晶質であり、前記基板上の部位が結晶化されており、前記化合物半導体層は、前記マスクの上方に相当する部位が素子分離領域とされる。
【発明の効果】
【００１０】
上記の諸態様によれば、工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による化合物半導体装置の概略構成を示す平面図である。
【図２】第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態による化合物半導体装置の概略構成を示す断面図である。
【図５】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの分極機能を説明するための模式図である。
【図６】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのバンドダイアグラムを示す特性図である。
【図７】第２の実施形態による電源装置の概略構成を示す結線図である。
【図８】第３の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。化合物半導体装置として、いわゆる横型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
図１は、第１の実施形態による化合物半導体装置の概略構成を示す平面図である。図２及び図３は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。図２及び図３の各図は、図１の破線Ｉ−Ｉに沿った断面に対応している。
【００１４】
先ず、図２（ａ）に示すように、ＳｉＣ基板１上にレジストパターン１１を形成する。
詳細には、成長用基板として、例えば半絶縁性のＳｉＣ基板１を用意する。成長用基板としては、当該基板側への電流リークを防止するために高抵抗の基板を用いることが望ましい。いわゆる縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに適用する場合には、裏面に電極を形成する必要があるために導電性基板を用いる。ＳｉＣ基板１上にレジストを塗付し、リソグラフィーによりレジストを加工して、ＳｉＣ基板１の上方で活性領域に相当する部位のレジストを残し、レジストパターン１１を形成する。
【００１５】
続いて、図２（ｂ）に示すように、リフトオフ法によりマスク２を形成する。
詳細には、レジストパターン１１上を含むＳｉＣ基板１上に例えば絶縁膜、ここではＳｉＮ膜をスパッタ法等により例えば膜厚１００ｎｍ程度に形成する。絶縁膜の材料としては、ＳｉＮの代わりにＳｉＯ2、ＳｉＯＮ、Ａｌ2Ｏ3等を用いても良い。
レジストパターン１１をその上のＳｉＮと共に剥離する。これにより、ＳｉＣ基板１の上方で素子分離領域となる領域に相当する部位のみにＳｉＮ膜が残存し、マスク２が形成される。マスク２には、ＳｉＣ基板１の上方で活性領域となる領域に相当する部位を露出する開口２ａが形成される。
【００１６】
続いて、図２（ｃ）に示すように、上層に形成される化合物半導体層のＳｉＣ基板１との緩衝層（バッファ層）３を形成する。
詳細には、マスク２上を覆うようにＳｉＣ基板１上に、例えば気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、例えばＡｌＮを成長し、バッファ層３を形成する。バッファ層３の材料としては、ＡｌＮの代わりに、ＧａＮ，ＡｌＮ，ＩｎＮ又はこれらの混晶（ＡｌＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ）等を用いても良い。
【００１７】
このとき、基板温度を５００℃〜７００℃程度の比較的低温でバッファ層３を形成する。当該基板温度を第１の温度とする。第１の温度が５００℃程度より低温では十分にＡｌＮを成長することができない。第１の温度が７００℃程度より高温ではＡｌＮを所期の非晶質（アモルファス）状態に形成することができない。従って、第１の温度を５００℃〜７００℃程度に設定することにより、全体的にアモルファス状態で所期の膜厚のＡｌＮを成長することができる。本実施形態では、第１の温度を例えば６００℃程度としてバッファ層３を形成する。
【００１８】
また、バッファ層３の膜厚は５ｎｍ〜１５０ｎｍ程度とする。ＡｌＮの膜厚が５ｎｍよりも薄いと、素子形成時に基板１に漏れ出す電流を阻止できなくなる。ＡｌＮの膜厚が１５０ｎｍより厚いと、後続する熱処理工程において、全膜厚を結晶化することが困難になる。従って、ＡｌＮの膜厚を５ｎｍ〜１５０ｎｍ程度に設定することにより、素子漏れ電流が小さく、且つＡｌＮを後続の熱処理で結晶化できる。本実施形態では、例えば膜厚５０ｎｍ程度にバッファ層３を形成する。
【００１９】
続いて、図２（ｄ）に示すように、基板温度を第１の温度よりも高い第２の温度として熱処理する。
詳細には、バッファ層３の形成に引き続き、結晶成長装置内を例えばＨ2の雰囲気として基板温度を昇温し、第１の温度よりも高い第２の温度、例えば１１００℃で２０分間程度、熱処理を行う。これにより、バッファ層３は、ＳｉＣ基板１上の部位（マスク２の開口から露出するＳｉＣ基板１の露出面と接する部位）では結晶化される。これに対して、バッファ層３のマスク２上の部位（マスク２と接する部位、図示の例ではマスク２の上面及び側面）では、アモルファス状態が維持される。バッファ層３のアモルファス状態の部位をアモルファス領域３ａ、結晶化状態の部位を結晶化領域３ｂとする。図２（ｄ）では、アモルファス領域３ａと結晶化領域３ｂとの境界を破線で示す。バッファ層３は、その成長時の第１の温度よりも高い第２の温度で熱処理を行うことにより、その直下の層の結晶性及び表面状態を反映して部分的に結晶化する。即ちバッファ層３は、ＳｉＣ基板１の表面に接する部位では単結晶化するのに対し、マスク２と接する部位では熱処理による単結晶化が生じないため、アモルファス状態のまま変化しない。
【００２０】
続いて、図３（ａ）に示すように、バッファ層３上に電子走行層４及び電子供給層５を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層５との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
電子走行層４がインテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）層、電子供給層５がｎ−ＡｌＧａＮ層である。なお、電子走行層４と電子供給層５との間に中間層としてインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層を、電子供給層５上にキャップ層としてｎ−ＧａＮ層を形成するようにしても良い。
【００２１】
図３（ａ）において、詳細には、上記の熱処理に引き続いて結晶成長装置を用い、ＭＯＶＰＥ法により、以下の各化合物半導体層を成長する。
バッファ層３上に、ｉ−ＧａＮ及びｎ−ＡｌＧａＮを順次堆積し、電子走行層４及び電子供給層５を積層形成する。ここで、電子走行層４は膜厚１μｍ程度、電子供給層５は膜厚２０ｎｍ程度で例えばＡｌ比率０．２に形成する。いわゆる縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製する際には、耐圧を確保するために電子走行層を３μｍ程度の厚みに形成する必要がある。電子供給層５のＡｌ比率は、電子走行層４のＧａＮとの格子不整合による結晶性の劣化を防止するため、０．３（３０％）以下とする。
【００２２】
上記のｉ−ＧａＮ及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は上記の熱処理の第２の温度から降温した所定温度、例えば１０００℃程度とする。ｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。
【００２３】
本実施形態では、ＳｉＣ基板１上にマスク２を覆うようにバッファ層３を形成し、その直上に化合物半導体層１０として電子走行層４及び電子供給層５を積層形成する。後述するように、化合物半導体層１０は、バッファ層３のアモルファス領域３ａ上に相当する部位が素子分離領域１０ａとなり、バッファ層３の結晶化領域３ｂ上に相当する部位が活性領域１０ｂとして画定される。アモルファス領域１０ａは、電子走行層４のアモルファス領域４ａと電子供給層５のアモルファス領域５ａとからなる。結晶化領域１０ｂは、電子走行層４の結晶化領域４ｂと電子供給層５の結晶化領域５ｂとからなる。図３（ａ）〜（ｃ）及び図４では、アモルファス領域１０ａと結晶化領域１０ｂとの境界を破線で示す。
【００２４】
続いて、図３（ｂ）に示すように、リフトオフ法により、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、電子供給層５上にレジストを塗付し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、電子供給層５上には、ソース電極６及びドレイン電極７が形成される。
【００２５】
続いて、図１及び図３（ｃ）に示すように、リフトオフ法により、ゲート電極８を形成する。
詳細には、先ず、電子供給層５上にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、電子供給層５上には、ソース電極６とドレイン電極７との間にゲート電極８が形成される。
【００２６】
しかる後、保護膜としてＳｉＮ等のパッシベーション膜の形成、ソース電極６、ドレイン電極７、及びゲート電極８と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００２７】
以下、本実施形態において素子分離領域が形成されて活性領域が画定されるメカニズムについて説明する。
図５に示すように、電子走行層４のＧａＮは、ｃ軸に平行な[０００１]方向に極性を持ち（ウルツ鉱型）、自発分極Ｐspを有している。更に、電子走行層４上に電子供給層５を積層形成し、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成すると、電子供給層５のＡｌＧａＮに電子供給層５のＧａＮとの格子歪に基づくピエゾ分極Ｐpが誘起される。これにより、図６（ａ）に示すように、電子走行層４の電子供給層５との界面には高濃度の２ＤＥＧが生じる。
【００２８】
本実施形態では、図１及び図４（図３（ｃ）に対応する）に示すように、化合物半導体層１０は、バッファ層３の直上に形成される。バッファ層３上に電子走行層４及び電子供給層５を逐次エピタキシャル成長させた場合、化合物半導体層１０は、バッファ層３のアモルファス領域３ａ及び結晶化領域３ｂを反映して、同様にアモルファス領域１０ａ及び結晶化領域１０ｂとされる。
【００２９】
化合物半導体層１０の結晶化領域１０ｂにおける、結晶化領域４ｂの結晶化領域５ｂとの界面には、図６（ｂ）に示すように、自発分極及びピエゾ分極により高濃度の２ＤＥＧが誘起される。これに対して、化合物半導体層１０のアモルファス領域１０ａにおける、アモルファス領域４ａのアモルファス領域５ａとの界面では、図６（ｃ）に示すように、分極効果の消失及びバンドギャップの増大により２ＤＥＧの発生が抑制される。その結果、化合物半導体層１０では、バッファ層３のアモルファス領域３ａ上に相当する部位が素子分離領域１０ａとなって素子分離が実現し、バッファ層３の結晶化領域３ｂ上に相当する部位が活性領域１０ｂとして画定される。
【００３０】
本実施形態では、ピタキシャル薄膜成長時において、ＳｉＣ基板１上にマスク２をパターン形成してバッファ層３を形成するのみで素子分離が可能となる。そのため、製造プロセスが簡便である上、エピタキシャル成長における化合物半導体層１０へのダメージが大きく低減される。また、化合物半導体層１０のアモルファス領域では、基板と単結晶層との格子不整合に起因して発生するストレスが大幅に緩和されるため、ＧａＮのような基板との格子不整合率の高いヘテロエピタキシャル薄膜等で問題となる基板の反りの発生が低減する。
本実施形態の手法によれば、基板の深さ方向に対する素子分離が容易に実現される。そのため、横型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのみならず、ドライエッチング等による素子分離が困難な縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに適用しても有効である。
【００３１】
以上説明したように、本実施形態によれば、工程増を最小限とした簡便な手法で、ＳｉＣ基板１に反りを生ぜしめることなく、またＳｉＣ基板の上方の化合物半導体層１０の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。
【００３２】
（第２の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図７は、第２の実施形態による電源装置の概略構成を示す結線図である。
【００３３】
本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
【００３４】
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００３５】
本実施形態では、工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離が実現されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００３６】
（第３の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図８は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。
【００３７】
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図８では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。
【００３８】
本実施形態では、工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離が実現されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【符号の説明】
【００３９】
１  ＳｉＣ基板
２  マスク
２ａ  開口
３  バッファ層
３ａ，４ａ，５ａ  アモルファス領域
３ｂ，４ｂ，５ｂ  結晶化領域
４  電子走行層
５  電子供給層
６  ソース電極
７  ドレイン電極
８  ゲート電極
１０  化合物半導体層
１０ａ  素子分離領域
１０ｂ  活性領域
１１  レジストパターン
２１  一次側回路
２２  二次側回路
２３  トランス
２４  交流電源
２５  ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ  スイッチング素子
３１  ディジタル・プレディストーション回路
３２ａ，３２ｂ  ミキサー
３３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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