(57)【要約】【課題】簡便な方法によってトランジスタの信頼性を評価する方法を提供すること。【解決手段】バイアス−熱ストレス試験（ＢＴ試験）のかわりに、当該試験と相関関係を有する簡便な試験を行う。具体的には、酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値の測定を行う。ゲート電流値の測定は、必要となる時間が短いなど、ＢＴ試験と比較して簡便な方法によって評価を行うことが可能である。すなわち、当該トランジスタを有する半導体装置の信頼性を簡便に評価することが可能である。【選択図】図６
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【特許請求の範囲】
【請求項１】
酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート及びソース間に前記トランジスタのしきい値電圧未満の電圧を印加し且つドレインに前記ゲートに与えられる電位よりも高電位を与えた状態においてゲート電流値を測定し、
前記ゲート電流値を用いて前記トランジスタを有する半導体装置の信頼性を評価する、半導体装置の評価方法。
【請求項２】
酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート及びソース間に前記トランジスタのしきい値電圧未満の電圧を印加し且つドレインに前記ゲートに与えられる電位よりも高電位を与えた状態においてゲート電流値の経時変化を測定し、
前記ゲート電流値の経時変化を用いて前記トランジスタを有する半導体装置の信頼性を評価する、半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の信頼性の評価方法に関する。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と記す）が注目されている。例えば、特許文献１乃至３には、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）を半導体層に用いた薄膜トランジスタが開示されている。
【０００３】
トランジスタを各種製品に応用するに際して、該トランジスタは高い信頼性を有することが好ましい。そのため、各種環境下におけるトランジスタの特性を知る必要がある。例えば、トランジスタの特性を知るための試験として、バイアス−熱ストレス試験（以下、ＢＴ試験とも記す）が知られている。ＢＴ試験の試験条件としては、温度、バイアス条件などが考慮されている（特許文献４参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５５２７号公報
【特許文献２】特開２００６−１６５５２８号公報
【特許文献３】特開２００６−１６５５２９号公報
【特許文献４】特開２００１−２７４２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ただし、上述したＢＴ試験には、数時間〜数十時間もの測定時間が必要とされる。
【０００６】
そこで、本発明の一態様は、簡便な方法によってトランジスタを有する半導体装置の信頼性を評価する方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００７】
本発明者は、特定条件下における、酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート電流値と、同一条件下における、当該トランジスタのＢＴ試験結果との間に相関関係があることを見いだした。具体的には、当該トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値と、同一状態におけるＢＴ試験結果との間に相関関係があることを見いだした。すなわち、当該トランジスタがオフ状態（チャネル領域が形成されない状態）にあり且つ当該トランジスタのドレインからゲートに向けて電界が発生した状態におけるゲート電流値と、同一状態におけるＢＴ試験結果との間に相関関係があることを見いだした。なお、ゲート電流とは、ゲートに生じる電流を指す。
【０００８】
詳細に述べると、上記条件下においてゲート電流を測定した場合、ゲートが固定電位を供給する配線に電気的に接続された後であってもゲートには電流（過渡電流）が生じる。なお、当該ゲート電流の値は、経時的に低下する。ここで、当該過渡電流が何に起因するかを考える。仮に、当該過渡電流がゲートからソースへの電荷のリーク（ゲートリーク）のみに起因すると考えた場合、上記条件下においてはゲート及びソースには固定電位が与えられているため、ゲートリークによって生じるゲート電流は定常状態となっているはずである。つまり、ゲート電流値は、経時変化することなく一定値を示すはずである。しかしながら、実際のゲート電流値は、経時的に低下している。すなわち、当該過渡電流の発生には、ゲートリーク以外の要因が存在していると考えられる。本発明者は、当該過渡電流は、酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面において、正電荷が蓄積されることに起因すると考えた。すなわち、上記条件下において酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面に正電荷が経時的に蓄積されることに伴い、ゲート絶縁膜を介した、ゲート及びゲート絶縁膜の界面には負電荷が経時的に蓄積される。そのため、ゲートが固定電位を供給する配線に電気的に接続された後であっても過渡電流が生じると考えた。
【０００９】
他方、上記条件下においてＢＴ試験を行った場合、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）曲線のマイナスシフト及びオフ電流値の増加などの劣化を生じることがある。なお、当該劣化の程度は、サンプル条件及び試験条件などに依存する。当該劣化は、酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面において、正電荷が蓄積され、且つ該正電荷の一部が酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面にトラップされることに起因すると考えられる。すなわち、上記条件下において蓄積された正電荷の一部が酸化物半導体内又は酸化物半導体及びゲート絶縁膜界面においてトラップされることで、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）曲線のマイナスシフト及びオフ電流値の増加などが生じると考えられる。
【００１０】
本発明者は、両者（ゲートに生じる過渡電流及びＢＴ試験における劣化）が共に同一の現象（酸化物半導体内又は酸化物半導体及びゲート絶縁膜界面における正電荷の蓄積）に依存していると考えた。実際に評価したところ、これらの間には相関関係があることを見いだすに至った。
【発明の効果】
【００１１】
本発明者は、酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値と、同一状態における当該トランジスタのＢＴ試験結果との間に相関関係があることを見いだした。前者は、測定に必要となる時間が短いなど、後者と比較して簡便な方法によって評価を行うことが可能である。すなわち、前者の方法を用いることで、当該トランジスタを有する半導体装置の信頼性を簡便に評価することが可能である。
【図面の簡単な説明】
【００１２】
【図１】（Ａ）〜（Ｄ）トランジスタの構造例を示す図。
【図２】ゲート電流値の経時変化を示す図。
【図３】ゲート電流値の経時変化を示す図。
【図４】トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す図。
【図５】トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す図。
【図６】ゲート電流値とＢＴ試験による劣化の関係を評価した図。
【発明を実施するための形態】
【００１３】
まず、サンプルとなるトランジスタの構造例について図１（Ａ）〜（Ｄ）を参照して説明する。
【００１４】
図１（Ａ）〜（Ｄ）は、トランジスタの構造例を示す図である。図１（Ａ）に示すトランジスタ２１１は、絶縁表面を有する基板２２０上に設けられたゲート層２２１と、ゲート層２２１上に設けられたゲート絶縁膜２２２と、ゲート絶縁膜２２２上に設けられた酸化物半導体層２２３と、酸化物半導体層２２３上に設けられたソース層２２４ａ及びドレイン層２２４ｂとを有する。
【００１５】
図１（Ａ）に示すトランジスタ２１１は、上記の通り、チャネル領域が形成される半導体層として酸化物半導体層２２３を具備する。酸化物半導体層２２３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、二元系金属酸化物であるＩｎ−Ｇａ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、または単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物であり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【００１６】
また、酸化物半導体層２２３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどを選択することができる。
【００１７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００１８】
絶縁表面を有する基板２２０として、例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。なお、上記のガラス基板に代えて、基板２２０としてセラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
【００１９】
トランジスタ２１１において、下地膜となる絶縁膜を基板２２０とゲート層２２１の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００２０】
ゲート層２２１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
【００２１】
ゲート絶縁膜２２２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層又は積層して形成することができる。例えば、第１のゲート絶縁膜としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層することができる。
【００２２】
ソース層２２４ａ、ドレイン層２２４ｂに用いる導電膜としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属層の下側又は上側の一方または双方にチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属層を積層させた構成としても良い。また、アルミニウム（Ａｌ）膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているアルミニウム（Ａｌ）材料を用いることで耐熱性を向上させることが可能となる。
【００２３】
また、ソース層２２４ａ、ドレイン層２２４ｂ（これらと同じ層で形成される配線層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００２４】
また、本明細書で開示されるトランジスタは、図１（Ａ）に示す構成に限定されない。例えば、当該トランジスタとして、図１（Ｂ）〜（Ｄ）に示す構成を適用することが可能である。
【００２５】
図１（Ｂ）に示すトランジスタ５１０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つである。
【００２６】
トランジスタ５１０は、絶縁表面を有する基板２２０上に、ゲート層２２１、ゲート絶縁膜２２２、酸化物半導体層２２３、酸化物半導体層２２３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層５１１、ソース層２２４ａ、及びドレイン層２２４ｂを含む。
【００２７】
なお、絶縁層５１１としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。
【００２８】
図１（Ｃ）示すトランジスタ５２０は、ボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板２２０上に、ゲート層２２１、ゲート絶縁膜２２２、ソース層２２４ａ、ドレイン層２２４ｂ、及び酸化物半導体層２２３を含む。
【００２９】
トランジスタ５２０においては、ゲート絶縁膜２２２は基板２２０及びゲート層２２１上に接して設けられ、ゲート絶縁膜２２２上にソース層２２４ａ、ドレイン層２２４ｂが接して設けられている。そして、ゲート絶縁膜２２２、及びソース層２２４ａ、ドレイン層２２４ｂ上に酸化物半導体層２２３が設けられている。
【００３０】
図１（Ｄ）に示すトランジスタ５３０は、トップゲート構造のトランジスタの一つである。トランジスタ５３０は、絶縁表面を有する基板２２０上に、絶縁層５３１、酸化物半導体層２２３、ソース層２２４ａ、及びドレイン層２２４ｂ、ゲート絶縁膜２２２、ゲート層２２１を含み、ソース層２２４ａ、ドレイン層２２４ｂにそれぞれ配線層５３２ａ、配線層５３２ｂが接して設けられ電気的に接続している。
【００３１】
なお、絶縁層５３１としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。
【００３２】
また、配線層５３２ａ、配線層５３２ｂとしては、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、または上述した元素を成分とする窒化物を適用することができる。また、これらの材料の積層構造を適用することもできる。
【実施例１】
【００３３】
本実施例では、酸化物半導体によってチャネル領域が形成されるトランジスタの、ゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値の経時変化の測定結果と、同一状態におけるＢＴ試験結果とを示す。なお、本実施例では、ゲート絶縁膜の厚さが異なる２種類のトランジスタに対して５つの温度条件下において、ゲート電流値の測定及びＢＴ試験を行っている。すなわち、測定に際して２０個の試料を用意した。本実施例で行った測定の具体的な条件を表１に示す。なお、表１において、試料１〜１０は、ゲート電流値の経時変化を測定するために用いた試料であり、試料１１〜２０は、ＢＴ試験に用いた試料である。
【００３４】
【表１】
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【００３５】
なお、本実施例では、図１（Ａ）に示した構造を有するトランジスタを用いて測定を行っている。また、試料１〜２０のそれぞれのチャネル長（Ｌ）は１０（μｍ）であり、チャネル幅（Ｗ）は、１（ｍ）である。以下、当該トランジスタの作製工程の詳細について述べる。
【００３６】
まず、スパッタリング法を用いてガラス基板上に膜厚１００（ｎｍ）のタングステン膜を成膜した。次いで、フォトリソグラフィ法及びエッチング法を用いて、膜厚１００（ｎｍ）のゲート層を形成した。
【００３７】
次いで、プラズマＣＶＤ法を用いて基板及びゲート層上にゲート絶縁膜を成膜した。なお、表１に示したように、当該ゲート絶縁膜の膜厚は、試料１〜５、１１〜１５が３０（ｎｍ）であり、試料６〜１０、１６〜２０が１００（ｎｍ）である。
【００３８】
次いで、スパッタリング法を用いてゲート絶縁膜上に膜厚２０ｎｍの酸化物半導体膜を成膜した。ここで、酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。成膜時は、基板を２００℃に加熱しながら成膜を行った。その他成膜条件としては、圧力を０．６Ｐａとし、直流（ＤＣ）電源を５ｋＷとし、酸素及びアルゴン混合雰囲気（ガス流量比が、酸素：アルゴン＝１：１）下の条件を適用して行った。
【００３９】
次いで、酸化物半導体膜に対して、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて、窒素雰囲気下、６５０℃において６分間の加熱処理を行った。
【００４０】
次いで、フォトリソグラフィ法及びエッチング法を用いて、膜厚２０（ｎｍ）の酸化物半導体層を形成した。
【００４１】
次いで、スパッタリング法を用いてゲート絶縁膜及び酸化物半導体層上に膜厚１００（ｎｍ）のチタン膜、膜厚２００（ｎｍ）のアルミニウム膜、及び膜厚１００（ｎｍ）のチタン膜を積層して成膜した。次いで、フォトリソグラフィ法及びエッチング法を用いて、チタン膜、アルミニウム膜、及びチタン膜の積層からなる膜厚４００（ｎｍ）のソース層及びドレイン層を形成した。
【００４２】
上記までの工程によってトランジスタは完成である。ただし、本実施例において測定に用いたトランジスタは、さらに当該トランジスタ上に層間絶縁膜を形成している。具体的には、上記工程に次いで、スパッタリング法を用いてトランジスタ上に膜厚３００（ｎｍ）の酸化シリコン膜を成膜した。さらに、スピンコート法を用いて酸化シリコン膜上に膜厚１．５（μｍ）のアクリル膜を成膜した。
【００４３】
以下に、本実施例で行った測定結果について示す。なお、本実施例においては、トランジスタのゲートに−２．０（Ｖ）の電位を与え、ソース及びドレインに０（Ｖ）を与えた状態におけるゲート電流値の経時変化の測定と、同一状態下において６００（ｓ）のＢＴ試験後のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の評価とを行っている。
【００４４】
図２は、試料１〜５を用いて行ったゲート電流値の経時変化を示す図であり、図３は、試料６〜１０を用いて行ったゲート電流値の経時変化を示す図である。図２、３より、ゲート電流値は、測定温度の増加に伴って増加することが分かる。また、膜厚１００（ｎｍ）のゲート絶縁膜を有するトランジスタのゲート電流値の方が、膜厚３０（ｎｍ）のゲート絶縁膜を有するトランジスタのゲート電流値よりも高いことが分かる。
【００４５】
図４は、試料１１〜１５を用いて行ったＢＴ試験後のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す図であり、図５は、試料１６〜２０を用いて行ったＢＴ試験後のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す図である。図４、５より、ＢＴ試験による劣化（ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）曲線のマイナスシフト及びオフ電流の増加）は、高温試験においてより顕著であることが分かる。また、膜厚１００（ｎｍ）のゲート絶縁膜を有するトランジスタの方が、膜厚３０（ｎｍ）のゲート絶縁膜を有するトランジスタよりもＢＴ試験による劣化が顕著であることが分かる。
【００４６】
図６は、上述した測定結果を基にゲート電流値とＢＴ試験による劣化の関係を評価した図である。具体的には、図６では、上記の条件下において試料１〜１０のそれぞれの測定開始から１０（ｓ）後のゲート電流値を横軸にとり、ゲート絶縁膜の膜厚及び測定温度が同一条件において行ったＢＴ試験後のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）曲線の立ち上がり電圧を縦軸にとった図である。なお、本明細書において立ち上がり電圧とは、オフ状態のトランジスタに生じる電流を基準として、そこから１桁以上電流値の上昇が見られた際の電圧値であることとする。図６より、当該ゲート電流値が高くなるのに伴って当該立ち上がり電圧の値が低下することが分かった。すなわち、当該ゲート電流値から、ＢＴ試験における劣化の程度を把握することが可能であることが分かった。
【符号の説明】
【００４７】
２１１      トランジスタ
２２０      基板
２２１      ゲート層
２２２      ゲート絶縁膜
２２３      酸化物半導体層
２２４ａ    ソース層
２２４ｂ    ドレイン層
５１０      トランジスタ
５１１      絶縁層
５２０      トランジスタ
５３０      トランジスタ
５３１      絶縁層
５３２ａ    配線層
５３２ｂ    配線層
【図１】
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【図２】
2011258936.tif 000005
【図３】
2011258936.tif 000006
【図４】
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【図５】
2011258936.tif 000008
【図６】
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