(57)【要約】【課題】メモリセルアレイ端部の耐圧を向上させる。【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。【選択図】      図４
2011165975.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、
前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第１の積層膜と、
前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、
前記複数の第２のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第２の積層膜と、
前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、
前記複数の第３のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第３の積層膜と、
前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、
前記第１及び第２の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第３の領域のゲート間絶縁膜上に設けられたゲート電極と、
を具備し、
前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、
前記第２の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第３の積層膜の浮遊ゲート電極よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、
前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第１の積層膜と、
前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、
前記複数の第２のアクティブ領域の各々の上に、膜厚が前記トンネル絶縁膜より厚いゲート絶縁膜、前記浮遊ゲート電極が積層された第２の積層膜と、
前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、
前記複数の第３のアクティブ領域の各々の上に、前記ゲート絶縁膜、前記浮遊ゲート電極が積層された第３の積層膜と、
前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、
前記第１及び第２の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第３の領域のゲート間絶縁膜上に設けられたゲート電極と、
を具備し、
前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、
前記第２の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第３の積層膜の浮遊ゲート電極よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第３の領域の素子分離層の上面は、前記第２の領域の素子分離層の上面より高いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のアクティブ領域に設けられ、かつ前記メモリセルを選択する選択トランジスタをさらに具備し、
前記第２のアクティブ領域には、前記選択トランジスタに電気的に接続された選択ゲート線を引き出す電極がさらに配置され、
前記選択トランジスタは、トンネル絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、ゲート電極が積層された第４の積層膜を有し、
前記ゲート間絶縁膜は、前記浮遊ゲート電極と前記ゲート電極とを電気的に接続するためのスリットを有し、
前記スリットの端は、前記第１の領域と前記第２領域との境界と、前記複数の第２のアクティブ領域うち前記第１の領域に最も近い第２のアクティブ領域との間に位置することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、
前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、電荷蓄積層が積層された第１の積層膜と、
前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、
前記複数の第２のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記電荷蓄積層が積層された第２の積層膜と、
前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、
前記複数の第３のアクティブ領域の各々の上に、前記トンネル絶縁膜より厚いゲート絶縁膜、ゲート電極が積層された第３の積層膜と、
前記電荷蓄積層上及び前記素子分離層上に設けられたブロック絶縁膜と、
前記第１及び第２の領域のブロック絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第３の領域のゲート電極上にさらに積層されたゲート電極と、
を具備し、
前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、
前記第３の領域の素子分離層の上面は、前記第２の領域の素子分離層の上面より高いことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電荷蓄積層の電荷量に応じて情報を記憶するフラッシュメモリに関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、及び消去が可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、浮遊ゲート電極と制御ゲート電極とを含む積層ゲート構造のものと、チャージトラップ型フラッシュ構造（例えば、非特許文献１参照）のものが知られている。チャージトラップ構造は、Metal-Oxide-Nitride-Oxide-Semiconductorの略でＭＯＮＯＳ構造などとも呼ばれる。
【０００３】
一方で、微細化に伴いワード線（ＷＬ）引き出し部付近のアレイ端部のアクティブ領域形状は、複雑になってきている。これは、セルアレイ部のアクティブ領域幅が微細化されるのに伴い、細いラインアンドスペースパターンをリソグラフィで露光する際、周期性が途切れるアレイ端部でリソグラフィマージンが確保できるようなパターンにする必要があるためである。
【０００４】
ＭＯＮＯＳ構造では、書き込み及び消去時にトンネル絶縁膜に印加される電界を大きくして、適切な書き込み及び消去特性を得るために、ＳＴＩ（Shallow Trench Isolation）などの素子分離層を形成した後に、ブロック絶縁膜を形成する必要がある。このため、制御ゲート電極と半導体基板との距離が近い構造となる。このセルトランジスタ構造で、セルアレイ部のＳＴＩ落し込み量を適切にすると、ラインアンドスペースパターンが広いアレイ端部でセルアレイ部よりもＳＴＩ落し込みが大きくなり、さらに制御ゲート電極と半導体基板とが近づき耐圧が劣化する。これにより、アレイ端部が制御ゲート電極に印加することができる電圧を決める箇所になる懸念がある。
【０００５】
また、積層ゲート構造では、アクティブ領域幅を微細化するのに伴い、カップリング比を維持するために、浮遊ゲート電極横のＳＴＩを落し込む必要があり、ワード線と接続される制御ゲート電極と半導体基板との距離が近くなる。このため、セルトランジスタのカップリング比維持に適切なＳＴＩ落し込み量とすると、ラインアンドスペースパターンが広いアレイ端部では、ＳＴＩ落し込み量が大きくなり、セルアレイ部よりも制御ゲート電極と半導体基板との距離が近づき耐圧が劣化する。これにより、ＭＯＮＯＳ構造と同様に、アレイ端部が制御ゲート電極に印加することができる電圧を決める箇所になる懸念がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】“Multi-Level NAND Flash Memory with 63 nm-node TANOS (Si-Oxide-SiN-Al2O3-TaN) Cell Structure”, IEEE VLSI Tech. Dig. 2006
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルアレイ端部の耐圧を向上させることが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第１の積層膜と、前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、前記複数の第２のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第２の積層膜と、前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、前記複数の第３のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第３の積層膜と、前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、前記第１及び第２の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第３の領域のゲート間絶縁膜上に設けられたゲート電極と、を具備し、前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、前記第２の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第３の積層膜の浮遊ゲート電極よりも大きい。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第１の積層膜と、前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、前記複数の第２のアクティブ領域の各々の上に、膜厚が前記トンネル絶縁膜より厚いゲート絶縁膜、前記浮遊ゲート電極が積層された第２の積層膜と、前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、前記複数の第３のアクティブ領域の各々の上に、前記ゲート絶縁膜、前記浮遊ゲート電極が積層された第３の積層膜と、前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、前記第１及び第２の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第３の領域のゲート間絶縁膜上に設けられたゲート電極と、を具備し、前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、前記第２の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第３の積層膜の浮遊ゲート電極よりも大きい。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第１の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第１の領域に設けられ、第１の幅を有する複数の第１のアクティブ領域と、前記複数の第１のアクティブ領域の各々の上に、トンネル絶縁膜、電荷蓄積層が積層された第１の積層膜と、前記第２の領域に設けられ、前記第１の幅より広い第２の幅を有する複数の第２のアクティブ領域と、前記複数の第２のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記電荷蓄積層が積層された第２の積層膜と、前記第３の領域に設けられ、前記第１の幅より広い第３の幅を有する複数の第３のアクティブ領域と、前記複数の第３のアクティブ領域の各々の上に、前記トンネル絶縁膜より厚いゲート絶縁膜、ゲート電極が積層された第３の積層膜と、前記電荷蓄積層上及び前記素子分離層上に設けられたブロック絶縁膜と、前記第１及び第２の領域のブロック絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第３の領域のゲート電極上にさらに積層されたゲート電極とを具備し、前記第２の領域の素子分離層の上面は、前記第１の領域の素子分離層の上面より高く、前記第３の領域の素子分離層の上面は、前記第２の領域の素子分離層の上面より高い。
【発明の効果】
【００１１】
本発明によれば、メモリセルアレイ端部の耐圧を向上させることが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図。
【図２】メモリセルアレイ部１１に含まれる１個のブロックの構成を示す等価回路図。
【図３】ＷＬ引き出し部１２の構成を示す平面図。
【図４】メモリセルアレイ部１１及びＷＬ引き出し部１２をワード線に沿って切断した断面図。
【図５】第１の実施形態に係る不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図６】図５に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図７】図６に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図８】図７に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図９】図８に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１０】図９に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１１】図１０に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１２】図１１に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１３】図１２に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１４】図１３に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１５】図１４に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１６】図１５に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１７】図１６に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１８】図１７に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図１９】図１８に続く不揮発性半導体記憶装置１０の製造工程を示す断面図。
【図２０】比較例に係るアレイ端部のレイアウト図。
【図２１】図２０のアレイ端部の断面図。
【図２２】第１の実施形態に係るアレイ端部のレイアウト図。
【図２３】図２２のアレイ端部の断面図。
【図２４】第２の実施形態に係るメモリセルアレイ部１１及びＷＬ引き出し部１２をワード線に沿って切断した断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図である。不揮発性半導体記憶装置１０は、電気的に書き換えが可能なＮＡＮＤ型フラッシュメモリである。
【００１５】
半導体記憶装置１０は、複数のメモリセルを有するメモリセルアレイ部１１を備えている。メモリセルアレイ部１１には、それぞれがロウ方向に延在する複数のワード線ＷＬ、それぞれがロウ方向に延在する複数の選択ゲート線ＳＧ、及びそれぞれがカラム方向に延在する複数のビット線ＢＬが配設されている。
【００１６】
メモリセルアレイ部１１の端部には、ワード線ＷＬ及び選択ゲート線ＳＧをメモリセルアレイ部１１から引き出し、かつワード線ＷＬ及び選択ゲート線ＳＧを周辺回路に接続するためのＷＬ引き出し部１２が設けられている。
【００１７】
ロウデコーダ１３は、ＷＬ引き出し部１２を介して全てのワード線ＷＬ及び選択ゲート線ＳＧに電気的に接続されており、書き込み動作、読み出し動作、及び消去動作時にワード線ＷＬ及び選択ゲート線ＳＧに各種の電圧を印加する。カラムデコーダ１４は、全てのビット線ＢＬに電気的に接続されている。なお、周辺回路としては、実際には、メモリセルのデータを読み出すセンスアンプや、配線及び基板の電位を制御するドライバなども設けられるが、これらについては図示を省略している。
【００１８】
メモリセルアレイ部１１は、データ消去の単位であるブロックを複数個備えている。図２は、メモリセルアレイ部１１に含まれる１個のブロックの構成を示す等価回路図である。
【００１９】
ブロックは、ロウ方向に沿って順に配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。各ＮＡＮＤストリングは、２個の選択トランジスタＳＴ１、ＳＴ２、及び（ｎ＋１）個のメモリセル（メモリセルトランジスタという場合もある）ＭＣを備えている（ｎは、１以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２０】
各メモリセルトランジスタＭＣは、半導体基板上にトンネル絶縁膜を介在して形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。メモリセルトランジスタＭＣの具体的な構成は後述する。
【００２１】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＣは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。
【００２２】
そして、例えば、最もドレイン側に位置するメモリセルトランジスタＭＣから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＣのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＣのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２３】
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＣの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＣの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＣは１ページとして取り扱われ、このページ単位でデータの書き込み及びデータの読み出しが行われる。
【００２４】
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２５】
図３は、ＷＬ引き出し部１２の構成を示す平面図である。領域Ｒ２は、ＷＬ引き出し部１２が配置される領域であり、領域Ｒ１は、メモリセルアレイ部１１が配置される領域である。
【００２６】
メモリセルアレイ部１１に配設されたワード線ＷＬは、領域Ｒ２まで延在している。領域Ｒ２には、例として、絶縁層２０が設けられている。絶縁層２０上には、ワード線ＷＬの数に対応する複数の電極２１が設けられている。１個の電極２１は、これに対応する１本のワード線ＷＬに接続されている。電極２１上には、コンタクト２２が設けられており、電極２１は、コンタクト２２を介してロウデコーダ１３に電気的に接続されている。選択ゲート線ＳＧについても同様である。
【００２７】
領域Ｒ１の半導体基板には、製造工程（例えば、露光装置）に起因する最小加工寸法（Ｆ：minimum feature size）のラインアンドスペースパターンで形成された複数のアクティブ領域ＡＡ１が設けられている。アクティブ領域間には、絶縁体からなる素子分離層２３が設けられており、この素子分離層２３によって隣接するアクティブ領域は電気的に絶縁されている。素子分離層２３は、例えば、半導体基板にトレンチを形成し、このトレンチ内に絶縁体を埋め込んで形成されたＳＴＩ（Shallow Trench Isolation）からなる。
【００２８】
最小加工寸法Ｆのラインアンドスペースパターンで形成されたアクティブ領域及び素子分離層の各々は、その幅が最小加工寸法Ｆ（ハーフピッチ）になる。なお、メモリセルアレイ部１１のアクティブ領域及び素子分離層は、側壁転写技術を用いたダブルパターニングを用いて加工してもよい。この場合、アクティブ領域及び素子分離層の各々は、その幅が露光装置に起因する最小加工寸法の約半分になる。
【００２９】
領域Ｒ２には、露光工程時のリソグラフィマージンを確保するために、最小加工寸法Ｆより大きいラインアンドスペースパターンで形成されたアクティブ領域ＡＡ３及びＡＡ４が設けられている。領域Ｒ２に設けられるアクティブ領域の数に制限はなく、１個であってもよいし、３個以上であってもよい。なお、領域Ｒ１と領域Ｒ２との境界、すなわちアクティブ領域ＡＡ１とアクティブ領域ＡＡ３との間には、最小加工寸法Ｆで形成されたアクティブ領域ＡＡ２が設けられているが、このアクティブ領域ＡＡ２は、その形状に信頼性が低いため、メモリセルとして使用していない。なお、図３では、ＳＴＩ落し込み境界となるダミーのアクティブ領域ＡＡ２が１本しか存在していないが、リソグラフィの合わせズレが大きい場合、ダミーのアクティブ領域ＡＡ２は必ずしも１本である必要はなく２本以上あってもよい。
【００３０】
最小加工寸法Ｆより幅の広いアクティブ領域ＡＡ３及びＡＡ４は、メモリセル用のアクティブ領域ＡＡ１を所望の形状に形成するために必要であり、最小加工寸法Ｆのラインアンドスペースパターン（アクティブ領域ＡＡ１及びＡＡ２を含む）に隣接して幅の広いアクティブ領域ＡＡ３及びＡＡ４を形成することで、アクティブ領域ＡＡ１が傾いたり、若しくは倒れたりするのを防ぐことができる。よって、メモリセルアレイ部１１の端部には、リソグラフィマージンを確保するための広いアクティブ領域ＡＡ３及びＡＡ４が必要となる。
【００３１】
図４は、メモリセルアレイ部１１及びＷＬ引き出し部１２をワード線に沿って切断した断面図である。領域Ｒ１は、メモリセルアレイ部１１が配置される領域であり、領域Ｒ２は、ＷＬ引き出し部１２が配置される領域である。また、図４には、ロウデコーダ１３などの周辺回路に配置された、例えばＮチャネルＭＯＳＦＥＴを合わせて図示している。周辺回路に配置されるＭＯＳＦＥＴは、２０Ｖ以上の高電圧を用いることができる高電圧系のＭＯＳＦＥＴである。Ｒ３は、この周辺回路が配置される領域である。メモリセルアレイ部１１、ＷＬ引き出し部１２、及び周辺回路（ロウデコーダ１３など）は、同一基板上に形成される。
【００３２】
半導体基板３０としては、例えばｐ型半導体基板（ｐ−ｓｕｂ）が用いられる。半導体基板としては、例えばシリコン基板が用いられる。なお、素子が形成される半導体領域は、ｐ型半導体基板に限らず、ｎ型基板内に形成されたｐ型ウェル、あるいは、ｐ型基板に含まれるｎ型ウェル内に形成されたｐ型ウェルであってもよい。
【００３３】
領域Ｒ１には、最小加工寸法Ｆのラインアンドスペースパターンからなるアクティブ領域ＡＡ１及び素子分離層２３Ａが設けられている。アクティブ領域ＡＡ１には、メモリセルトランジスタＭＣが設けられている。メモリセルトランジスタＭＣは、半導体基板３０上に形成された積層ゲート構造を有している。積層ゲート構造は、トンネル絶縁膜３１Ａ上に形成された電荷蓄積層（浮遊ゲート電極）３２Ａと、浮遊ゲート電極３２Ａ上にゲート間絶縁膜３３Ａを介在して形成された制御ゲート電極３４とを含んでいる。すなわち、本実施形態のメモリセルトランジスタＭＣは、フローティングゲート型のメモリセルトランジスタである。メモリセルトランジスタＭＣは、浮遊ゲート電極に注入される電子の数に応じてこの閾値電圧が変化し、閾値電圧の違いに応じてデータを記憶する。制御ゲート電極３４は、ワード線ＷＬとして機能する。領域Ｒ１において、ワード線ＷＬの延在方向であるロウ方向に隣接するメモリセルトランジスタＭＣは、素子分離層２３Ａによって電気的に分離されている。
【００３４】
領域Ｒ１と領域Ｒ２との境界には、最小加工寸法Ｆの幅を有するアクティブ領域ＡＡ２が設けられている。アクティブ領域ＡＡ２上にも、メモリセルトランジスタＭＣと同じ積層ゲート構造が形成されている。前述したように、アクティブ領域ＡＡ２に形成されたトランジスタは、動作の信頼性が低いため、メモリセルとして使用していない。
【００３５】
領域Ｒ２には、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターンからなるアクティブ領域ＡＡ３及びＡＡ４、及び素子分離層２３Ｃが設けられている。アクティブ領域ＡＡ２とアクティブ領域ＡＡ３とは、素子分離層２３Ａより幅の広い素子分離層２３Ｂによって電気的に分離されている。
【００３６】
アクティブ領域ＡＡ３上には、メモリセルトランジスタＭＣと同じ積層ゲート構造が設けられており、具体的には、トンネル絶縁膜３１Ｂ、浮遊ゲート電極３２Ｂ、ゲート間絶縁膜３３Ｂ、制御ゲート電極３４がこの順に積層されている。
【００３７】
アクティブ領域ＡＡ４上には、周辺回路に含まれる高電圧系のＭＯＳＦＥＴと同じゲート構造が設けられており、具体的には、ゲート絶縁膜３５、トンネル絶縁膜３１Ｂ、浮遊ゲート電極３２Ｂ、ゲート間絶縁膜３３Ｂ、制御ゲート電極３４がこの順に積層されている。トンネル絶縁膜３１Ｂの上面の位置は、トンネル絶縁膜３１Ａの上面の位置とほぼ同じである。ゲート絶縁膜３５は、高耐圧用のゲート絶縁膜であり、トンネル絶縁膜３１Ｂよりも膜厚が厚くなっている。アクティブ領域ＡＡ４の上面は、アクティブ領域ＡＡ１の上面よりゲート絶縁膜３５の膜厚分だけ低い。アクティブ領域ＡＡ３とアクティブ領域ＡＡ４とは、素子分離層２３Ａより幅の広い素子分離層２３Ｃによって電気的に分離されている。なお、ゲート絶縁膜３５とトンネル絶縁膜３１Ｂとが積層して形成された場合は、両者が一体となり識別できないこともある。
【００３８】
このように、領域Ｒ２では、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターン（アクティブ領域及び素子分離層）が所定数続いた後に、電極２１が形成される例えば絶縁層２０が配置される。
【００３９】
領域Ｒ３は、センスアンプ等が配置される周辺回路領域である。領域Ｒ３には、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターンからなるアクティブ領域ＡＡ５及び素子分離層４０が設けられている。アクティブ領域ＡＡ５には、周辺回路を構成する高電圧系のＭＯＳＦＥＴが形成されている。具体的には、アクティブ領域ＡＡ５上には、高耐圧用のゲート絶縁膜４１、トンネル絶縁膜４２、浮遊ゲート電極４３、ゲート間絶縁膜４４、ゲート電極４５がこの順に積層されている。なお、ゲート間絶縁膜４４にスリットが形成されることで、浮遊ゲート電極４３とゲート電極４５とは電気的に接続されており、これらが一体となってゲート電極として機能する。なお、ゲート間絶縁膜４４のスリット部分においては、浮遊ゲート電極４３の上部が窪んでおり、この窪みにゲート電極４５が埋め込まれる形状となっている。
【００４０】
ゲート間絶縁膜４４の下面と接する浮遊ゲート電極４３の上面は、素子分離層４０の上面と同じ位置である。よって、ゲート間絶縁膜４４は、ほぼ平坦に形成されている。アクティブ領域ＡＡ５の上面は、アクティブ領域ＡＡ１の上面よりゲート絶縁膜４１の膜厚分だけ低い。高耐圧用のゲート絶縁膜４１、トンネル絶縁膜４２、浮遊ゲート電極４３、及びゲート間絶縁膜４４の膜厚及び形成される位置は、アクティブ領域ＡＡ４のＭＯＳＦＥＴのそれらと同じである。図４には、１個のアクティブ領域ＡＡ５しか図示していないが、実際には、領域Ｒ３には、複数のアクティブ領域ＡＡ５及びＭＯＳＦＥＴが存在する。
【００４１】
ここで、メモリセルトランジスタＭＣでは、基板−浮遊ゲート電極間の容量Ｃ１に対して、浮遊ゲート電極−制御ゲート電極間の容量Ｃ２を大きくする、すなわちカップリング比を大きくすることで、書き込み動作を高速化することができる。本実施形態では、浮遊ゲート電極３２Ａとゲート間絶縁膜３３Ａとの接する面積を大きくすることで容量Ｃ２を大きくし、カップリング比を大きくする。浮遊ゲート電極３２Ａとゲート間絶縁膜３３Ａとの接する面積は、素子分離層２３Ａの高さによって調節することができる。従って、領域Ｒ１（メモリセルアレイ部１１）では、素子分離層２３Ａの上面は、浮遊ゲート電極３２Ａの底面に近づくように低く設定される。例えば、素子分離層２３Ａの上面は、浮遊ゲート電極３２の中間と底面との間（両者を含む）に設定される。
【００４２】
一方、領域Ｒ２（ＷＬ引き出し部１２）に配置される、最小加工寸法Ｆより幅が広いアクティブ領域ＡＡ３では、素子分離幅が最小加工寸法Ｆより広いため、領域Ｒ１の素子分離層の高さに合わせてエッチングを行うとエッチングレートが大きいことから、素子分離層２３Ｂ及び２３Ｃの上面が低くなる。よって、制御ゲート電極３４と半導体基板３０との距離が短くなり、この距離が短くなった部分に高電界が印加され、トンネル絶縁膜３１Ｂが絶縁破壊する可能性が高い。このため、領域Ｒ２では、素子分離層２３Ｂ及び２３Ｃの上面は、浮遊ゲート電極３２Ｂの上面に近づくように、リソグラフィで領域Ｒ１と領域Ｒ２とを分離するパターニングをした上で高く設定される。
【００４３】
また、領域Ｒ２でアクティブ領域の幅が最小加工寸法Ｆより大きく、かつ素子分離層２３Ｂ及び２３Ｃの上面が高くなると、ゲート間絶縁膜３３Ｂと浮遊ゲート電極３２Ｂとの接する面積が領域Ｒ１のセルトランジスタと比べて相対的に小さくなり、カップリング比が小さくなる。すると、制御ゲート電極３４に高電圧を印加しても浮遊ゲート電極３２Ｂの電圧があまり上昇せず、ゲート間絶縁膜３３Ｂに印加される電界が大きくなる。このため、浮遊ゲート電極３２Ｂの上部が角張っていると、この角張った部分に電界集中が起こり、ゲート間絶縁膜３３Ｂが絶縁破壊する可能性が高い。このため、領域Ｒ２では、素子分離層２３Ｂ及び２３Ｃの上面を浮遊ゲート電極３２Ｂの上面より多少低くしつつ、浮遊ゲート電極３２Ｂの角を丸めている。例えば、素子分離層２３Ｂ及び２３Ｃの上面は、浮遊ゲート電極３２Ｂの中間と上面との間（両者を含まず）に設定される。すなわち、領域Ｒ２（ＷＬ引き出し部１２）の素子分離層の上面は、領域Ｒ１（メモリセルアレイ部１１）の素子分離層の上面より高く設定される。
【００４４】
これにより、領域Ｒ１では、メモリセルトランジスタＭＣのカップリング比を最適にでき、領域Ｒ２では、トンネル絶縁膜３１Ｂ及びゲート間絶縁膜３３Ｂの両方に対して絶縁破壊を防ぐことができる。
【００４５】
領域Ｒ２の浮遊ゲート電極３２Ｂの曲率半径は、領域Ｒ３の浮遊ゲート電極４３の曲率半径より大きい。これは、領域Ｒ３では、領域Ｒ２のように、素子分離層４０の上面を浮遊ゲート電極４３の上面より多少低くしつつ、浮遊ゲート電極４３の角を丸める工程を行わないためである。よって、素子分離層４０の上面の位置は、浮遊ゲート電極４３の上面の位置とほぼ同じになっている。また、領域Ｒ３の素子分離層４０の上面は、領域Ｒ２の素子分離層２３Ｂ及び２３Ｃの上面より高くなっている。
【００４６】
また、領域Ｒ１と領域Ｒ２との境界に配置されるアクティブ領域ＡＡ２の浮遊ゲート電極３２Ａの上部は、角張っておらず丸まっている。なお、アクティブ領域ＡＡ２上の浮遊ゲート電極３２Ａは、アクティブ領域ＡＡ１上の浮遊ゲート電極３２Ａと形状が異なっているが、この浮遊ゲート電極３２Ａはメモリセルとして使用していないため問題ない。
【００４７】
（製造方法）
次に、第１の実施形態に係る不揮発性半導体記憶装置１０の製造方法の一例について図面を参照して説明する。
【００４８】
まず、図５に示すように、ｐ型半導体基板３０を用意し、このｐ型半導体基板３０は、メモリセルアレイ部１１が形成される領域Ｒ１、ＷＬ引き出し部１２が形成される領域Ｒ２、周辺回路（例えばロウデコーダ１３）が形成される領域Ｒ３を有する。
【００４９】
続いて、高耐圧用のゲート絶縁膜を形成する予定領域のｐ型半導体基板３０を掘り下げることで、ｐ型半導体基板３０に段差を形成する。すなわち、図６に示すように、リソグラフィを用いて、ｐ型半導体基板３０上に、領域Ｒ１を全て覆い、かつ領域Ｒ２を部分的に覆うレジスト層５０を形成する。続いて、例えばＲＩＥ（Reactive Ion Etching）法を用いて、レジスト層５０をマスクとして、ｐ型半導体基板３０を掘り下げる。その後、レジスト層５０を除去する。
【００５０】
続いて、図７に示すように、装置全面に、例えば酸化膜からなる高耐圧用のゲート絶縁膜３５及び４１を形成する。続いて、図８に示すように、リソグラフィを用いて、領域Ｒ２の掘り下げられた部分、及び領域Ｒ３の全面に、レジスト層５１を形成する。
【００５１】
続いて、図９に示すように、例えばＲＩＥ法を用いて、レジスト層５１をマスクとして、ゲート絶縁膜３５を部分的にエッチングする。この際、ウェットエッチングを用いてゲート絶縁膜３５を除去した場合、薬液がレジスト層５１の下まで入り込み、レジスト層５１の下のゲート絶縁膜３５の一部も除去される。その後、レジスト層５１を除去する。
【００５２】
続いて、図１０に示すように、装置全面に、例えば酸化膜からなるトンネル絶縁膜３１及び４２を形成する。この際、ゲート絶縁膜３５とトンネル絶縁膜３１Ｂが一体となり識別できないこともある。続いて、図１１に示すように、装置全面に、浮遊ゲート電極となる導電層３２及び４３を形成する。導電層３２及び４３としては、ｎ型不純物（例えば、リン）がドープされたポリシリコン、或いは、ｐ型不純物（例えば、ホウ素）がドープされたポリシリコンが用いられる。
【００５３】
続いて、図１２に示すように、リソグラフィ及びＲＩＥ法を用いて、導電層３２及び４３上に、アクティブ領域を形成する予定領域のみ被覆するハードマスク層５２を形成する。この時、領域Ｒ１では、最小加工寸法Ｆのラインアンドスペースパターンを有するハードマスク層５２を形成し、一方、領域Ｒ２及びＲ３では、最小加工寸法Ｆより幅の広いラインアンドスペースパターンを有するハードマスク層５２を形成する。
【００５４】
続いて、図１３に示すように、例えばＲＩＥ法を用いて、ハードマスク層５２をマスクとして、導電層３２、トンネル絶縁膜３１、ゲート絶縁膜３５、半導体基板３０をエッチングする。同時に、領域Ｒ３においても、導電層４２、トンネル絶縁膜４２、ゲート絶縁膜４１、半導体基板３０をエッチングする。続いて、開口部に、例えば酸化物からなる絶縁材料を埋め込み、素子分離層２３（２３Ａ〜２３Ｃ）及び４０を形成する。素子分離層２３及び４０の形成と同時に、アクティブ領域ＡＡ１〜ＡＡ５が形成される。その後、ハードマスク層５２をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法により、装置上面を平坦化する。
【００５５】
続いて、図１４に示すように、ＲＩＥ法若しくはウェットエッチングを用いて、素子分離層２３及び４０の上面が浮遊ゲート電極３２の上面とほぼ同じ位置になるまで、素子分離層２３及び４０をエッチバックする。続いて、図１５に示すように、ハードマスク層５２を除去する。
【００５６】
続いて、図１６に示すように、領域Ｒ３をレジスト層５３で被覆する。続いて、ＲＩＥ法若しくはウェットエッチング法を用いて、領域Ｒ１及びＲ２の素子分離層２３の上面が浮遊ゲート電極３２の中間と上面との間（両者を含まず）になるように、領域Ｒ１及びＲ２の素子分離層２３を落し込む。この時、領域Ｒ１及びＲ２の浮遊ゲート電極３２は、上部の角が丸くなる。
【００５７】
続いて、図１７に示すように、領域Ｒ２及びＲ３をレジスト層５３で被覆する。続いて、ＲＩＥ法若しくはウェットエッチング法を用いて、領域Ｒ１の素子分離層２３Ａの上面が浮遊ゲート電極３２Ａの中間と底面との間になるように、領域Ｒ１の素子分離層２３Ａを落し込む。領域Ｒ２の素子分離層２３Ｂ及び２３Ｃは、領域Ｒ１の素子分離層２３Ａより、例えば１５ｎｍ以上高くなるようにする。この時、領域Ｒ１の浮遊ゲート電極３２Ａは、領域Ｒ２の浮遊ゲート電極３２Ｂよりも、上部の角が丸くなる。
【００５８】
続いて、図１８に示すように、装置全面に、ゲート間絶縁膜３３及び４４を形成する。ゲート間絶縁膜３３及び４４としては、酸化膜、若しくは酸化膜／窒化膜／酸化膜の積層膜（ＯＮＯ積層膜）が用いられる。続いて、ゲート間絶縁膜４４にスリット５４を形成し、浮遊ゲート電極４３の一部を露出させる。このスリット形成時において、確実にゲート間絶縁膜４４を除去するため、オーバーエッチングをおこなう。その結果、スリット５４において浮遊ゲート電極４３の上部が窪むことになる。
【００５９】
続いて、図１９に示すように、装置全面に、制御ゲート電極３４及びゲート電極４５となる電極材料を堆積する。電極材料としては、金属電極若しくはポリシリコンなどが用いられる。続いて、リソグラフィ及びＲＩＥ法を用いて、この電極材料を加工し、ロウ方向に延在する複数の制御ゲート電極３４を形成する。この制御ゲート電極３４の加工工程において、浮遊ゲート電極３２も同時に加工し、カラム方向において浮遊ゲート電極３２を電気的に分離する。また、ゲート電極４５及び浮遊ゲート電極４３についても、所望の形状に加工する。
【００６０】
その後、不純物導入工程を経て、アクティブ領域にＭＯＳＦＥＴの拡散領域を形成し、層間絶縁層を埋め込み、一般的なＬＳＩ（Large-Scale Integrated Circuit）製造の配線工程を経て、フローティングゲート型メモリセルトランジスタを持つ不揮発性半導体記憶装置１０が完成する。
【００６１】
次に、図２０乃至２３を用いて、フローティングゲート型のメモリセルトランジスタを使用した場合の懸念点とその対策について説明する。この懸念点は、フローティングゲート型で問題となるダミーワード線と選択ゲート線との間のショートに起因している。
【００６２】
選択トランジスタＳＴ（ＳＴ１或いはＳＴ２）は、一定の閾値電圧を有するトランジスタであることから、メモリセルトランジスタＭＣに含まるようなゲート間絶縁膜４４は不要である。したがって、選択トランジスタＳＴが形成される領域のみゲート間絶縁を剥離してからゲート電極を形成し、制御ゲート電極と浮遊ゲート電極とを電気的に接続する。これにより、選択トランジスタＳＴは、実質的にトンネル酸化膜のみをゲート絶縁膜として動作するＭＯＳＦＥＴから構成される。
【００６３】
図２０は、比較例に係るアレイ端部のレイアウト図である。図２１（ａ）は、図２０のダミーワード線ＤＷＬに沿った断面図、すなわち図２０のＩ−Ｉ線に沿った断面図である。図２１（ｂ）は、図２０の選択ゲート線ＳＧ（ＳＧＤ或いはＳＧＳ）に沿った断面図、すなわち図２０のＩＩ−ＩＩ線に沿った断面図である。なお、図２０の例では、ワード線ＷＬと選択ゲート線ＳＧとの間に、ダミーワード線ＤＷＬが配設されている。
【００６４】
選択ゲート線ＳＧは、ワード線ＷＬと同様に、領域Ｒ１からロウ方向に延在し、領域Ｒ２まで引き出されている。そして、選択ゲート線ＳＧは、領域Ｒ２で電極（図示せず）に電気的に接続され、この電極を介して周辺回路に接続される。
【００６５】
図２１（ａ）の断面図は、ワード線ＷＬに沿った断面図と同じであり、よって、メモリセルトランジスタＭＣと同様に、浮遊ゲート電極３２と制御ゲート電極３４との間には、これらを電気的に分離するゲート間絶縁膜３３が設けられている。
【００６６】
図２１（ｂ）の断面図に示した選択ゲート線ＳＧに対応するゲート電極５６では、ゲート間絶縁膜３３のスリット５５は、領域Ｒ１から領域Ｒ２内の例えばアクティブ領域ＡＡ４まで形成されている。そして、このスリット５５の領域において、浮遊ゲート電極と同じ材料からなる第１の電極と、制御ゲート電極と同じ材料からなる第２の電極とが電気的に接続されて、ゲート電極５６が構成されている。
【００６７】
ここで、リソグラフィによるアクティブ領域の加工工程では、最小加工寸法Ｆの幅を有するアクティブ領域ＡＡ１は、側面がほぼ垂直に加工されるのに対して、幅が広いアクティブ領域ＡＡ３及びＡＡ４は、テーパー形状を有する。その後、ワード線ＷＬ及び選択ゲート線ＳＧの加工工程が行われ、この時、ワード線ＷＬ及び選択ゲート線ＳＧに沿って、浮遊ゲート電極も分離される。しかし、テーパー形状を有するアクティブ領域では、ゲート間絶縁膜及び浮遊ゲート電極を部分的にエッチングする際、テーパー部分の側面に形成されたゲート間絶縁膜が完全に除去されない。このため、この残ったゲート間絶縁膜の下の浮遊ゲート電極もエッチングされずに残ってしまい、図２０に示すように、ダミーワード線ＤＷＬと選択ゲート線ＳＧとの間に、浮遊ゲート電極残り５７が形成される。
【００６８】
よって、幅が広いアクティブ領域ＡＡ３及びＡＡ４上までスリット５５が形成されていると、浮遊ゲート電極残り５７を介して、選択ゲート線ＳＧとダミーワード線ＤＷＬの下方の浮遊ゲート電極３２Ｂとがショートしてしまう。データ消去時には、ダミーワード線ＤＷＬには例えば０Ｖが印加され、選択ゲート線ＳＧには消去電圧（例えば２０Ｖ）が印加されることから、制御ゲート電極３４が０Ｖ、浮遊ゲート電極３２Ｂが２０Ｖで、ゲート間絶縁膜３３Ｂには２０Ｖが印加されることとなり、ゲート間絶縁膜３３Ｂが絶縁破壊される懸念がある。
【００６９】
この問題を解決するために、第１の実施形態では、スリット５５の端を、素子分離層の落し込み境界、すなわち領域Ｒ１と領域Ｒ２との境界（最小加工寸法Ｆの幅を有するアクティブ領域ＡＡ２上）と一致させている。図２２は、第１の実施形態に係るアレイ端部のレイアウト図である。図２３（ａ）は、図２２のＩ−Ｉ線に沿った断面図、図２３（ｂ）は、図２２のＩＩ−ＩＩ線に沿った断面図である。
【００７０】
図２２に示すように、素子分離層の落し込み境界と、スリット５５の端とを一致させると、選択ゲート線ＳＧとダミーワード線ＤＷＬの下方の浮遊ゲート電極３２Ｂとをショートさせる浮遊ゲート電極残り５７が形成されても、選択ゲート線ＳＧ、ダミーワード線ＤＷＬ共に、アレイ端部では浮遊ゲート電極がフローティング状態となる。このため、例えば、データ消去時にゲート間絶縁膜３３Ｂに例えば２０Ｖが印加されるようなことはない。したがって、ダミーワード線ＤＷＬの下のゲート間絶縁膜３３Ｂが絶縁破壊するのを防ぐことが可能となり、ひいては、ＷＬ引き出し部１２の耐圧を向上させることができる。
【００７１】
なお、スリット５５の端の位置は、ロウ方向において、アクティブ領域ＡＡ３よりも領域Ｒ１側、かつ、アクティブ領域ＡＡ１よりも領域Ｒ２側にあればよい。すなわち、スリット５５の端の位置がアクティブ領域ＡＡ３よりも領域Ｒ１側にあれば、浮遊ゲート電極残り５７によって選択ゲート線ＳＧとダミーワード線ＤＷＬの下方の浮遊ゲート電極３２Ｂが接続しないからである。また、スリット５５の端の位置がアクティブ領域ＡＡ１よりも領域Ｒ２側にあれば、アクティブ領域ＡＡ１上の浮遊ゲート電極３２Ａとゲート電極５６とを接続することができ、選択トランジスタとして機能させることができるからである。  （効果）
以上詳述したように第１の実施形態では、不揮発性半導体記憶装置１０は、メモリセルアレイ部１１が配置され、かつ最小加工寸法Ｆの幅を有するアクティブ領域を有する領域Ｒ１と、メモリセルアレイ部１１に配設されるワード線ＷＬを引き出すためのＷＬ引き出し部１２が配置され、かつ最小加工寸法Ｆより広い幅を有するアクティブ領域を有する領域Ｒ２とを備えている。領域Ｒ１では、素子分離層の落し込みを大きくすることで、浮遊ゲート電極とゲート間絶縁膜との接触面積を大きくする。一方、領域Ｒ２では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしつつ、浮遊ゲート電極の上部の角を丸くしている。
【００７２】
従って第１の実施形態によれば、メモリセルトランジスタＭＣのカップリング比を最適に設定することができるため、メモリセルトランジスタＭＣの動作を高速化できるとともに、ワード線ＷＬに印加される各種の動作電圧を低くすることができる。また、領域Ｒ２では、制御ゲート電極とアクティブ領域との距離を長くすることができることから、トンネル絶縁膜の耐圧を向上させることができる。
【００７３】
また、領域Ｒ１では、素子分離層の落し込みの際のＲＩＥ工程により、浮遊ゲート電極の上部の角が丸まることから、ゲート間絶縁膜の一部への電界集中を緩和することができる。このため、ゲート間絶縁膜の耐圧を向上させることができる。
【００７４】
また、選択ゲート線ＳＧにおいて、浮遊ゲート電極と同じ材料からなる第１の電極と、制御ゲート電極と同じ材料からなる第２の電極とを電気的に接続するためにゲート間絶縁膜に形成されるスリットの端は、素子分離層の落し込み境界、すなわち領域Ｒ１と領域Ｒ２との境界と一致している。これにより、選択ゲート線ＳＧの下方の浮遊ゲート電極とダミーワード線ＤＷＬの下方の浮遊ゲート電極とをショートする浮遊ゲート電極残りが形成された場合でも、データ消去時にゲート間絶縁膜に高電圧（例えば２０Ｖ）が印加されるようなことはない。これにより、ＷＬ引き出し部１２の耐圧を向上させることができる。
【００７５】
（第２の実施形態）
フラッシュメモリに用いられるメモリセルトランジスタの一種として、電荷をトラップする絶縁膜を電荷蓄積層として用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルトランジスタが知られている。第２の実施形態は、第１の実施形態をＭＯＮＯＳ型メモリセルトランジスタに適用した構成例である。
【００７６】
図２４は、本発明の第２の実施形態に係るメモリセルアレイ部１１及びＷＬ引き出し部１２をワード線に沿って切断した断面図である。
【００７７】
領域Ｒ１には、最小加工寸法Ｆのラインアンドスペースパターンからなるアクティブ領域ＡＡ１及び素子分離層２３Ａが設けられている。アクティブ領域ＡＡ１には、メモリセルトランジスタＭＣが設けられている。メモリセルトランジスタＭＣは、半導体基板３０上に形成された積層ゲート構造を有している。積層ゲート構造は、トンネル絶縁膜３１Ａ上に形成された電荷蓄積層３２Ａと、電荷蓄積層３２Ａ上にブロック絶縁膜３３Ａを介在して形成された制御ゲート電極３４とを含んでいる。本実施形態のメモリセルトランジスタＭＣは、ＭＯＮＯＳ型のメモリセルトランジスタであり、電荷蓄積層３２Ａは、窒化膜などの絶縁物が用いられる。メモリセルトランジスタＭＣは、電荷蓄積層３２Ａにトラップされる電子の数に応じてこの閾値電圧が変化し、閾値電圧の違いに応じてデータを記憶する。制御ゲート電極３４は、ワード線ＷＬとして機能する。領域Ｒ１において、ワード線ＷＬの延在方向であるロウ方向に隣接するメモリセルトランジスタＭＣは、素子分離層２３Ａによって電気的に分離されている。
【００７８】
領域Ｒ１と領域Ｒ２との境界には、最小加工寸法Ｆの幅を有するアクティブ領域ＡＡ２が設けられている。アクティブ領域ＡＡ２上にも、メモリセルトランジスタＭＣと同じ積層ゲート構造が形成されている。
【００７９】
領域Ｒ２には、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターンからなるアクティブ領域ＡＡ３及びＡＡ４、及び素子分離層２３Ｃが設けられている。アクティブ領域ＡＡ２とアクティブ領域ＡＡ３とは、素子分離層２３Ａより幅の広い素子分離層２３Ｂによって電気的に分離されている。
【００８０】
アクティブ領域ＡＡ３上には、メモリセルトランジスタＭＣと同じ積層ゲート構造が設けられており、具体的には、トンネル絶縁膜３１Ｂ、電荷蓄積層３２Ｂ、ブロック絶縁膜３３Ｂ、制御ゲート電極３４がこの順に積層されている。
【００８１】
アクティブ領域ＡＡ４上には、高耐圧用のゲート絶縁膜３５を含む積層ゲート構造が設けられており、具体的には、ゲート絶縁膜３５、トンネル絶縁膜３１Ｂ、電荷蓄積層３２Ｂ、ブロック絶縁膜３３Ｂ、制御ゲート電極３４がこの順に積層されている。トンネル絶縁膜３１Ｂの上面の位置は、トンネル絶縁膜３１Ａの上面の位置と同じである。アクティブ領域ＡＡ４の上面は、アクティブ領域ＡＡ１の上面よりゲート絶縁膜３５の膜厚分だけ低い。アクティブ領域ＡＡ３とアクティブ領域ＡＡ４とは、素子分離層２３Ａより幅の広い素子分離層２３Ｃによって電気的に分離されている。
【００８２】
このように、領域Ｒ２では、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターン（アクティブ領域及び素子分離層）が所定数続いた後に、電極２１が形成される例えば絶縁層２０が配置される。
【００８３】
領域Ｒ３はセンスアンプ等が配置される周辺回路領域である。領域Ｒ３には、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターンからなるアクティブ領域ＡＡ５及び素子分離層４０が設けられている。アクティブ領域ＡＡ５には、周辺回路を構成する高電圧系のＭＯＳＦＥＴが形成されている。具体的には、アクティブ領域ＡＡ５上には、高耐圧用のゲート絶縁膜４１、第１のゲート電極４３、第２のゲート電極４５がこの順に積層されている。第１のゲート電極４３と第２のゲート電極４５とは電気的に接続されており、これらが一体となってゲート電極として機能する。第１のゲート電極４３の上面は、素子分離層４０の上面とほぼ同じ位置である。また、素子分離層４０の上面は、領域Ｒ２の素子分離層２３Ｂ及び２３Ｃの上面より高くなっている。アクティブ領域ＡＡ５の上面は、アクティブ領域ＡＡ１の上面よりゲート絶縁膜４１の膜厚分だけ低い。図２４には、１個のアクティブ領域ＡＡ５しか図示していないが、実際には、領域Ｒ３には、複数のアクティブ領域ＡＡ５及びＭＯＳＦＥＴが存在する。
【００８４】
ここで、メモリセルトランジスタＭＣでは、書き込み及び消去時にトンネル絶縁膜に印加される電界を大きくして、適切な書き込み及び消去特性を得る。このために、素子分離層２３Ａを深く落し込んでいる。例えば、素子分離層２３Ａの上面は、電荷蓄積層３２Ａの上面と同じである。
【００８５】
一方、領域Ｒ２（ＷＬ引き出し部１２）では、素子分離層を深く落し込むと、制御ゲート電極３４と半導体基板３０との距離が短くなり、この距離が短くなった部分に高電界が印加され、トンネル絶縁膜３１Ｂ及びブロック絶縁膜３３Ｂが絶縁破壊する可能性が高い。このため、領域Ｒ２では、素子分離層２３Ｂ及び２３Ｃの上面は、素子分離層２３Ａの上面より高く設定される。素子分離層２３Ｂ及び２３Ｃは、素子分離層２３Ａより、例えば５ｎｍ以上高くする。また、素子分離層２３Ｂ及び２３Ｃの上面は、電荷蓄積層３２Ｂの上面より高い。
【００８６】
これにより、領域Ｒ１では、メモリセルトランジスタＭＣのトンネル電界を最適にでき、領域Ｒ２では、トンネル絶縁膜３１Ｂ及びブロック絶縁膜３３Ｂに対して絶縁破壊を防ぐことができる。
【００８７】
（製造方法）
第２の実施形態に係る不揮発性半導体記憶装置１０の製造方法例は次の通りである。ｐ型半導体基板３０上に、トンネル絶縁膜３１（一般には酸化膜）、電荷蓄積層３２（一般には窒化膜）、ＳＴＩ加工用のハードマスク層をこの順に成膜し、リソグラフィによりハードマスク層をパターニングする。領域Ｒ１のハードマスク層は、は最小加工寸法Ｆの幅を有するラインアンドスペースパターンを有し、領域Ｒ２のハードマスク層は、最小加工寸法Ｆより広い幅を有するラインアンドスペースパターンを有する。そして、アクティブ領域のパターニングを行う。すなわち、マスク層、電荷蓄積層３２、トンネル絶縁膜３１、及び半導体基板３０をエッチングし、トレンチ内に素子分離層を形成する。
【００８８】
続いて、ＣＭＰ法にて装置全面を平坦化した後、素子分離層の落し込みを行う。本実施形態では、まず、リソグラフィによりレジスト層を形成し、領域Ｒ２のみ露出させる。そして、領域Ｒ２の素子分離層２３Ｂ及び２３Ｃを所望の位置まで落し込む。続いて、再度、リソグラフィによりレジスト層を形成し、領域Ｒ１のみ露出させる。そして、領域Ｒ１のみ素子分離層２３Ａを深く落し込み、素子分離層２３Ｂ及び２３Ｃを素子分離層２３Ａより５ｎｍ以上高くする。
【００８９】
続いて、ブロック絶縁膜３３（一般には、酸化膜若しくは酸化アルミニウム膜）を成膜し、金属電極若しくはポリシリコンにより制御ゲート電極３４を形成する。この制御ゲート電極３４は、金属電極とポリシリコンとの積層膜でもよい。その後、制御ゲート電極３４をパターニングしてワード線ＷＬを形成する。そして、不純物導入工程を経て、アクティブ領域にＭＯＳＦＥＴの拡散領域を形成し、層間絶縁層を埋め込み、一般的なＬＳＩ製造の配線工程を経て、ＭＯＮＯＳ型メモリセルトランジスタを持つ不揮発性半導体記憶装置１０が完成する。
【００９０】
なお、トンネル絶縁膜は、ＥＯＴ（Effective Oxide Thickness）換算で同等のシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順に積層されたＯＮＯ膜（Oxide-Nitride-Oxide膜）を用いてもよく、下層側からシリコン酸化膜及びシリコン窒化膜がこの順に積層された２層膜（以下、（ＳｉＮ膜／ＳｉＯ２膜）と表記する）を用いてもよく、（ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜）の３層膜を用いてもよく、（高誘電率絶縁膜／ＳｉＯ２膜）の２層膜を用いてもよい。高誘電率絶縁膜とは、シリコン酸化膜よりも誘電率が高い絶縁膜を指す。或いは、上記以外の構成の単層膜若しくは積層膜を用いてもよい。
【００９１】
電荷蓄積層は、シリコン窒化膜の代わりに、ＨｆＡｌＯ膜を用いてもよく、高誘電率絶縁膜を含む積層膜を用いてもよい。高誘電率絶縁膜としては、例えば、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨＳｉＯ膜、ＬａＡｌＯ膜等があげられる。この場合、高誘電率絶縁膜を含む積層膜の構成は、例えば、（ＳｉＮ膜／高誘電率絶縁膜／ＳｉＮ膜）、（ＨｆＡｌＯ膜／高誘電率絶縁膜／ＳｉＮ膜）、（ＳｉＮ膜／高誘電率絶縁膜／ＨｆＡｌＯ膜）、（ＨｆＡｌＯ膜／高誘電率絶縁膜／ＨｆＡｌＯ膜）とすることができる。
【００９２】
ブロック絶縁膜は、酸化アルミニウム膜の代わりに、高誘電率絶縁膜、又は高誘電率絶縁膜を含む積層膜を用いることもできる。高誘電率絶縁膜としては、例えば、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＬａＡｌＯ膜等を用いることができる。また、これらの高誘電率絶縁膜を含む積層膜には、（Ａｌ２Ｏ３膜／高誘電率絶縁膜）、（高誘電率絶縁膜／Ａｌ２Ｏ３膜）、（ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜）、（ＳｉＯ２膜／高誘電率絶縁膜）、（高誘電率絶縁膜／ＳｉＯ２膜）、（高誘電率絶縁膜／ＳｉＯ２膜／高誘電率絶縁膜）等を用いることができる。
【００９３】
（効果）
以上詳述したように第２の実施形態では、不揮発性半導体記憶装置１０は、メモリセルアレイ部１１が配置され、かつ最小加工寸法Ｆの幅を有するアクティブ領域を有する領域Ｒ１と、メモリセルアレイ部１１に配設されるワード線ＷＬを引き出すためのＷＬ引き出し部１２が配置され、かつ最小加工寸法Ｆより広い幅を有するアクティブ領域を有する領域Ｒ２とを備えている。領域Ｒ１では、素子分離層の落し込みを大きくすることで、トンネル絶縁膜の印加される電界を大きくする。一方、領域Ｒ２では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしている。
【００９４】
従って第２の実施形態によれば、メモリセルトランジスタＭＣのトンネル電界を最適に設定することができるため、メモリセルトランジスタＭＣの動作を高速化できるとともに、ワード線ＷＬに印加される各種の動作電圧を低くすることができる。また、領域Ｒ２では、制御ゲート電極とアクティブ領域との距離を長くすることができることから、トンネル絶縁膜及びブロック絶縁膜の耐圧を向上させることができる。
【００９５】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００９６】
ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＣ…メモリセル、ＳＴ１，ＳＴ２…選択トランジスタ、ＡＡ…アクティブ領域、１０…不揮発性半導体記憶装置、１１…メモリセルアレイ部、１２…ＷＬ引き出し部、１３…ロウデコーダ、１４…カラムデコーダ、２０…絶縁層、２１…電極、２２…コンタクト、２３…素子分離層、３０…半導体基板、３１，４２…トンネル絶縁膜、３２…電荷蓄積層、３３，４４…ゲート間絶縁膜（ブロック絶縁膜）、３４…制御ゲート電極、３５，４１…ゲート絶縁膜、４０…素子分離層、４３，４５…ゲート電極、５０，５１，５３…レジスト層、５２…ハードマスク層、５４，５５…スリット、５６…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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