(57)【要約】【課題】オン電圧損失の低減を図ることである。【解決手段】スーパージャンクションＭＯＳＦＥＴ（１）と、スーパージャンクションＭＯＳＦＥＴ（１）のソースにドレインが接続される形態でスーパージャンクションＭＯＳＦＥＴ（１）に直列接続された逆阻止用の低耐圧・低オン抵抗ＭＯＳＦＥＴ（３）と、スーパージャンクションＭＯＳＦＥＴ（１）と低耐圧・低オン抵抗ＭＯＳＦＥＴ（３）の直列体に並列接続されたフライホイールダイオード（５１）と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
スーパージャンクションＭＯＳＦＥＴと、
前記スーパージャンクションＭＯＳＦＥＴのソースにドレインが接続される形態で該スーパージャンクションＭＯＳＦＥＴに直列接続された逆阻止用の低耐圧・低オン抵抗ＭＯＳＦＥＴと、
前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴの直列体に並列接続されたフライホイールダイオードと、
を備えることを特徴とするＭＯＳＦＥＴモジュール。
【請求項２】
前記低耐圧・低オン抵抗ＭＯＳＦＥＴは、５０ボルト以下の耐圧と１０ｍΩ以下のオン抵抗を有するものであることを特徴とする請求項１に記載のＭＯＳＦＥＴモジュール。
【請求項３】
前記フライホイールダイオードがＳｉＣからなるショットキーバリアダイオードであることを特徴とする請求項１に記載のＭＯＳＦＥＴモジュール。
【請求項４】
前記フライホイールダイオードに流れる電流の極性を判別し、その極性が負である間、前記スーパージャンクションＭＯＳＦＥＴおよび前記低耐圧・低オン抵抗ＭＯＳＦＥＴのオン動作を禁止するオン動作禁止手段を更に備えることを特徴とする請求項１に記載のＭＯＳＦＥＴモジュール。
【請求項５】
直列接続された第１、第２の定電圧ダイオードを設け、前記第１の定電圧ダイオードによって電圧が規定される第１のゲート信号を前記スーパージャンクションＭＯＳＦＥＴに入力し、前記第２の定電圧ダイオードによって電圧が規定される第２のゲート信号を前記低耐圧・低オン抵抗ＭＯＳＦＥＴに入力するように構成したことを特徴とする請求項１に記載のＭＯＳＦＥＴモジュール。
【請求項６】
前記スーパージャンクションＭＯＳＦＥＴ及び前記低耐圧・低オン抵抗ＭＯＳＦＥＴがそれぞれ第１の抵抗及び第２の抵抗を介して前記第１のゲート信号及び第２のゲート信号を受けるように構成され、前記第１、第２の抵抗は、前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴのオンオフタイミングが一致するようにその値が設定されることを特徴とする請求項５に記載のＭＯＳＦＥＴモジュール。
【請求項７】
前記第１、第２の定電圧ダイオードの直列接続点と前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴと直列接続点とを抵抗を介して接続したことを特徴とする請求項６に記載のＭＯＳＦＥＴモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクションＭＯＳＦＥＴをスイッチング素子として備えるＭＯＳＦＥＴモジュールに関する。
【背景技術】
【０００２】
特許文献１には、スーパージャンクションＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴと略称する）をスイッチング素子として用いたインバータ回路が記載されている。
図７に示すように、このインバータ回路は、上アーム側のスイッチ素子であるＳＪ−ＭＯＳＦＥＴ１０１と、下アーム側のスイッチ素子であるＳＪ−ＭＯＳＦＥＴ１０１’とを備えている。
【０００３】
ＳＪ−ＭＯＳＦＥＴ１０１は、ドレインが直流電源１０３の陽極及びに接続され、ソースが逆阻止用のブロッキングダイオード１０５を介して出力ラインに接続されている。そして、直列接続されたＳＪ−ＭＯＳＦＥＴ１０１及びブロッキングダイオード１０５には、フライホイールダイオード（還流ダイオード）１０７が並列接続されている。
一方、ＳＪ−ＭＯＳＦＥＴ１０１’は、ドレインが出力ラインに接続され、ソースがブロッキングダイオード１０５’を介して直流電源１０３の負極に接続されている。そして、直列接続されたＳＪ−ＭＯＳＦＥＴ１０１’及びブロッキングダイオード１０５’には、フライホイールダイオード１０７’が並列接続されている。
【０００４】
ブロッキングダイオード１０５，１０５’には、Ｓｉからなるショットキーバリアダイオード（以下、Ｓｉ−ＳＢＤと略称する）が使用され、フライホイールダイオード１０７，１０７’にはＳｉＣからなるショットキーバリアダイオード（以下、ＳｉＣ−ＳＢＤと略称する）が使用されている。
【０００５】
図８において、ａはＳＪ−ＭＯＳＦＥＴ１０１のオン電流特性を、ｂはブロッキングダイオード１０５の順方向電流特性を、ｃはブロッキングダイオード１０５を介したＳＪ−ＭＯＳＦＥＴ１０１のオン電流特性を、ｄはフライホイールダイオード１０７の順方向電流特性を、ｅはＳＪ−ＭＯＳＦＥＴ１０１の寄生ダイオードの順方向電流特性をそれぞれ示す。
【０００６】
特性ｄ，ｅの対比から明らかなように、ＳＪ−ＭＯＳＦＥＴ１０１の寄生ダイオードのオン電圧は、ＳｉＣ−ＳＢＤからなるフライホイールダイオード１０７のそれよりも低い。従って、ＳＪ−ＭＯＳＦＥＴ１０１に単純にフライホイールダイオード１０７を並列接続すると、該ＳＪ−ＭＯＳＦＥＴ１０１のオフ時に、上記出力ラインに接続された図示していない負荷からの還流電流がＳＪ−ＭＯＳＦＥＴ１０１の寄生ダイオードに流れることになる。ＳＪ−ＭＯＳＦＥＴ１０１の寄生ダイオードは、逆回復特性が良くないので、還流電流をこの寄生ダイオードに流すことは望ましくない。
ブロッキングダイオード１０５は、上記ＳＪ−ＭＯＳＦＥＴ１０１の寄生ダイオードに還流電流が流れるのを阻止する役目をし、その結果、上記環流電流は逆回復特性が良好なＳｉＣ−ＳＢＤからなるフライホイールダイオード１０７を介して流れることになる。同様に、ブロッキングダイオード１０５’ は、ＳＪ−ＭＯＳＦＥＴ１０１’の寄生ダイオードに還流電流が流れるのを阻止する役目をする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１６５０７号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、ＳＪ−ＭＯＳＦＥＴ１０１（１０１’）にブロッキングダイオード１０５（１０５’）を直列接続した上記の構成によれば、ブロッキングダイオード１０５（１０５’）のショットキー接合に基づく０．５〜０．７Ｖの電圧ドロップ分だけオン電圧損失が増加することになる（図８の特性ｃ参照）。
【０００９】
そこで、本発明の目的は、オン電圧損失の低減を図ることが可能なＭＯＳＦＥＴモジュールを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するため、スーパージャンクションＭＯＳＦＥＴと、前記スーパージャンクションＭＯＳＦＥＴのソースにドレインが接続される形態で該スーパージャンクションＭＯＳＦＥＴに直列接続された逆阻止用の低耐圧・低オン抵抗ＭＯＳＦＥＴと、前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴの直列体に並列接続されたフライホイールダイオードと、を備えた構成を有する。
【００１１】
前記低耐圧・低オン抵抗ＭＯＳＦＥＴとしては、５０ボルト以下の耐圧と１０ｍΩ以下のオン抵抗を有するものが使用される。
また、前記フライホイールダイオードとしては、例えば、ＳｉＣからなるショットキーバリアダイオード使用される。
【００１２】
前記フライホイールダイオードに流れる電流の極性を判別し、その極性が負である間、前記スーパージャンクションＭＯＳＦＥＴおよび前記低耐圧・低オン抵抗ＭＯＳＦＥＴのオン動作を禁止するオン動作禁止手段を更に備えるようにしても良い。
【００１３】
また、直列接続された第１、第２の定電圧ダイオードを設け、前記第１の定電圧ダイオードによって電圧が規定される第１のゲート信号を前記スーパージャンクションＭＯＳＦＥＴに入力し、前記第２の定電圧ダイオードによって電圧が規定される第２のゲート信号を前記低耐圧・低オン抵抗ＭＯＳＦＥＴに入力するように構成することができる。
この場合、前記スーパージャンクションＭＯＳＦＥＴ及び前記低耐圧・低オン抵抗ＭＯＳＦＥＴがそれぞれ第１の抵抗及び第２の抵抗を介して前記第１のゲート信号及び第２のゲート信号を受けるように構成しても良い。この構成においては、前記第１、第２の抵抗は、前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴのオンオフタイミングが一致するようにその値を設定することが望ましい。
さらに、前記第１、第２の定電圧ダイオードの直列接続点と前記スーパージャンクションＭＯＳＦＥＴと前記低耐圧・低オン抵抗ＭＯＳＦＥＴと直列接続点とを抵抗を介して接続することも可能である。
【発明の効果】
【００１４】
本発明によれば、スーパージャンクションＭＯＳＦＥＴに直列接続する逆阻止用素子として低耐圧・低オン抵抗ＭＯＳＦＥＴを適用しているので、オン電圧損失を低減して、変換効率の高いインバータ回路を実現することができる。
また、低耐圧・低オン抵抗ＭＯＳＦＥＴ３がＳＪ−ＭＯＳＦＥＴ１のソース側に直列接続されていることから、フライホイールダイオードの接合容量における蓄積電荷が低耐圧・低オン抵抗ＭＯＳＦＥＴ３に影響を与えることがないという利点も得られる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るＭＯＳＦＥＴモジュールの第１の実施形態を示す回路図である。
【図２】フライホイールダイオードに正方向電流が流れるときの動作を説明するタイミングチャートである。
【図３】フライホイールダイオードに負方向電流が流れるときの動作を説明するタイミングチャートである。
【図４】本発明に係るＭＯＳＦＥＴモジュールの第２の実施形態を示す回路図である。
【図５】第１、第２の実施形態における各要素の動作特性を例示したグラフである
【図６】従来例における発生損失と第１、第２の実施形態に係るＭＯＳＦＥＴモジュールにおける発生損失とを例示したグラフである。
【図７】従来例を示す回路図である。
【図８】従来例における各要素の動作特性を例示したグラフである
【発明を実施するための形態】
【００１６】
図１は、電圧形ＰＷＭインバータ回路に適用した本発明に係るＭＯＳＦＥＴモジュールの第１の実施形態を示す。
本実施形態に係るＭＯＳＦＥＴモジュールは、スーパージャンクションＭＯＳＦＥＴ１（以下、ＳＪ−ＭＯＳＦＥＴと略称する）、低耐圧・低オン抵抗ＭＯＳＦＥＴ３、フライホイールダイオード５、ゲート駆動ユニット７，９、及び電流極性判別回路１１を備えている。
【００１７】
ＳＪ−ＭＯＳＦＥＴ１は、ドレインが直流電源１３の陽極に接続され、ゲートが抵抗１５を介してゲート駆動ユニット７の出力端子に接続されている。
低耐圧・低オン抵抗ＭＯＳＦＥＴ３は、「耐圧が５０Ｖ以下、オン抵抗が１０ｍΩ以下」のＭＯＳＦＥＴである。この低耐圧・低オン抵抗ＭＯＳＦＥＴ３は、ドレインがＳＪ−ＭＯＳＦＥＴ１のソースに、ゲートが抵抗１７を介してゲート駆動ユニット９の出力端子に、ソースが出力ラインにそれぞれ接続されている。
フライホイールダイオード５には、ＳｉＣ−ショットキーバリアダイオード（以下、ＳｉＣ−ＳＢＤと略称する）が使用されている。
【００１８】
電流極性判別回路１１は、ダイオード１９、比較回路２１及びアンド回路２３を備えている。比較回路２１は、一方の入力端子がダイオード１９を介してＳＪ−ＭＯＳＦＥＴ１のドレインに接続され、他方の入力端子が低耐圧・低オン抵抗ＭＯＳＦＥＴ３のソースに接続されている。アンド回路２３，２５は、それらの一方の入力端子がアンド回路２５の出力端子に、それらの他方の入力端子がＰＷＭ信号の入力端子にそれぞれ接続され、それらの出力端子がゲート駆動ユニット７，９の入力端子にそれぞれ接続されている。
【００１９】
本実施形態に係るＭＯＳＦＥＴモジュールは次のように動作する。
ＳｉＣ−ＳＢＤであるフライホイールダイオード５に点線で示す正（順）方向電流ＩＯが流れるときには、ダイオード１９に電流が流れないので、比較回路２１の一方の電圧が他方の電圧よりも高くなる。従って、図２に示すように、比較回路２１の出力端子の論理レベルは、ＩＯ≧０を示す「Ｈ（Ｈｉｇｈ）」レベルになる。
この場合、図２に示すＰＷＭ信号がアンド回路２３，２５を介してゲート駆動ユニット７，９に入力されるので、このゲート駆動ユニット７，９から図示のようなゲート信号が出力され、これによって、ＳＪ−ＭＯＳＦＥＴ１及び低耐圧・低オン抵抗ＭＯＳＦＥＴ３がオンオフ制御される。
【００２０】
一方、図３に示すように、対向アーム側のＭＯＳＦＥＴモジュール（図示せず）におけるＰＷＭ信号が「Ｌ（Ｌｏｗ）」レベルの状態のときには、フライホイールダイオード５に実線で示す負（逆）方向電流ＩＯが流れる。このときには、ダイオード１９に電流が流れるので、これによるドロップ電圧のために、比較回路２１の一方の電圧が他方の電圧よりも低くなる。この状態では、図２に示すように、比較回路２１の出力端子の論理レベルがＩＯ＜０を示す「Ｌ（Ｌｏｗ）」レベルになるので、ゲート駆動ユニット７，９からのゲート信号の出力が禁止される。
【００２１】
図５において、ＡはＳＪ−ＭＯＳＦＥＴ１のオン電流特性を、Ｂは低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン電流特性を、Ｃは低耐圧・低オン抵抗ＭＯＳＦＥＴ３を介したＳＪ−ＭＯＳＦＥＴ１のオン電流特性を、ＤはＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードと低耐圧・低オン抵抗ＭＯＳＦＥＴ３の寄生ダイオードとの直列体の順方向電流特性を、ＥはＳｉＣ−ＳＢＤからなるフライホイールダイオード５の順方向電流特性を、Ｆは低耐圧・低オン抵抗ＭＯＳＦＥＴ３の寄生ダイオードの順方向電流特性を、ＧはＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードの順方向電流特性をそれぞれ例示したものである。
【００２２】
図５の特性Ｂと図８の特性ｂとの比較から明らかなように、低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン電圧は、図７に示すＳｉＣブロッキングダイオード１０５，１０５’のそれに比して大幅に低い。すなわち、前者のオン電圧が０．１Ｖ程度であるのに対して後者のそれは０．５Ｖ〜０．７Ｖ程度である。これは、低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン抵抗が１０ｍΩ以下であることに起因している。
【００２３】
ここで、例えば、ＳＪ−ＭＯＳＦＥＴ１として、耐圧６００Ｖ、許容電流２０Ａ、オン抵抗０．１９Ωのものを、低耐圧・低オン抵抗ＭＯＳＦＥＴ３として、耐圧４０Ｖ、許容電流７０Ａ、オン抵抗６ｍΩのものを、また、ＳｉＣ−ＳＢＤであるフライホイールダイオード５として、耐圧６００Ｖ、許容電流２０Ａのものをそれぞれ使用した場合、ＳＪ−ＭＯＳＦＥＴ１と低耐圧・低オン抵抗ＭＯＳＦＥＴ３の直列体のオン電圧は、通電電流が２０Ａのとき、３．９Ｖ＝（ＳＪ−ＭＯＳＦＥＴ１のオン電圧３．８Ｖ）＋（低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン電圧０．１Ｖ）になる。
一方、図７に示す従来構成に従って、低耐圧・低オン抵抗ＭＯＳＦＥＴ３をＳＢＤに置換した場合、ＳＪ−ＭＯＳＦＥＴ１とこのＳＢＤの直列体のオン電圧は、通電電流が２０Ａのとき、４．５Ｖ＝（ＳＪ−ＭＯＳＦＥＴ１のオン電圧３．８Ｖ）＋（ＳＢＤの順方向電圧０．７Ｖ）になる。
【００２４】
つまり、本実施形態の構成によれば、従来構成に比してオン電圧損失が１４％低減されることになる。
なお、通電電流が１０Ａ，５Ａの場合、本実施形態の構成によるオン電圧はそれぞれ１．９６Ｖ，０．９８Ｖであるが、従来構成のそれは２．６Ｖ，１．６５Ｖになる。つまり、通電電流が１０Ａ，５Ａの場合、本実施形態の構成によるオン電圧は、それぞれ従来構成のそれの約７５％，６０％になる。
本実施形態の構成によるオン電圧が従来構成のそれよりも低くなることは、図５の特性Ｃと点線特性ｃ（図８の特性ｃに相当）との対比からも明らかである。
この結果、本実施形態に係るＭＯＳＦＥＴモジュールによれば、オン電圧損失を低減して変換効率の高いインバータ回路を実現することができる。
【００２５】
また、本実施形態に係るＭＯＳＦＥＴモジュールによれば、低耐圧・低オン抵抗ＭＯＳＦＥＴ３がＳＪ−ＭＯＳＦＥＴ１のソース側に直列接続されていることから、ＳｉＣ−ＳＢＤからなるフライホイールダイオード５の接合容量における蓄積電荷が低耐圧・低オン抵抗ＭＯＳＦＥＴ３に影響を与えることがないという利点も得られる。
なお、低耐圧・低オン抵抗ＭＯＳＦＥＴ３をＳＪ−ＭＯＳＦＥＴ１のドレイン側に直列接続した場合には、フライホイールダイオード５の蓄積電荷に基づく電圧によって低耐圧・低オン抵抗ＭＯＳＦＥＴ３のゲートに定格以上のゲート電圧が印加されるおそれがある。
【００２６】
更に、本実施形態によれば、フライホイールダイオード５に負（逆）方向電流ＩＯが流れるときにゲート駆動ユニット７，９からのゲート信号の出力が禁止されるので、ＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードに電流が流れることを回避することができる。
すなわち、フライホイールダイオード５に負（逆）方向電流ＩＯが流れるときにＳＪ−ＭＯＳＦＥＴ１及び低耐圧・低オン抵抗ＭＯＳＦＥＴ３にゲート信号を入力すると、該低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン電圧が低下するため、逆回復特性が良好でないＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードに電流が流れるおそれがあるが、本実施形態によれば、このような不都合が回避される。
【００２７】
更にまた、図５の特性Ｄ，Ｅの対比から明らかなように、ＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードと低耐圧・低オン抵抗ＭＯＳＦＥＴ３の寄生ダイオードとの直列体のオン電圧がＳｉＣ−ＳＢＤからなるフライホイールダイオード５の順方向電圧よりも高い。従って、本実施形態によれば、ＳＪ−ＭＯＳＦＥＴ１の寄生ダイオードと低耐圧・低オン抵抗ＭＯＳＦＥＴ３の寄生ダイオードに負荷からの還流電流が流れ込むことはない。
【００２８】
図４は、本発明に係るＭＯＳＦＥＴモジュールの第２の実施形態を示す。この実施形態は、ＳＪ−ＭＯＳＦＥＴ１と低耐圧・低オン抵抗ＭＯＳＦＥＴ３を１つのゲート駆動ユニット７を用いて制御する構成において前記第１実施形態と相違している。
ゲート駆動ユニット７に組み合わされる電流極性判別回路１１０は、図１に示す電流極性判別回路１１からアンド回路２５を除いた構成を有する。
ゲート駆動ユニット７の出力端子は、抵抗１５を介してＳＪ−ＭＯＳＦＥＴ１のゲートに接続されるとともに、直列接続された定電圧ダイオード２７，２９を介して低耐圧・低オン抵抗ＭＯＳＦＥＴ３のソースに接続されている。そして、定電圧ダイオード２７，２９の直列接続点は、抵抗１６を介してＳＪ−ＭＯＳＦＥＴ１と低耐圧・低オン抵抗ＭＯＳＦＥＴ３の直列接続点に接続されるとともに、抵抗１７を介して低耐圧・低オン抵抗ＭＯＳＦＥＴ３のゲートに接続されている。
【００２９】
本実施形態のＭＯＳＦＥＴモジュールにおいては、ゲート駆動ユニット７からゲート信号が出力されたさいに、抵抗１５→ＳＪ−ＭＯＳＦＥＴ１のゲート・ソース間容量２６→抵抗１６→抵抗１７→低耐圧・低オン抵抗ＭＯＳＦＥＴ３のゲート・ソース間容量２８という電流経路によって各容量２７，２８が充電され、これにより、ＳＪ−ＭＯＳＦＥＴ１及び低耐圧・低オン抵抗ＭＯＳＦＥＴ３がオンされる。
なお、定電圧ダイオード２７，２９は、それぞれＳＪ−ＭＯＳＦＥＴ１、低耐圧・低オン抵抗ＭＯＳＦＥＴ３のゲート電圧を所定の値に設定する。また、抵抗１５，１６および１８の値は、ゲート・ソース間容量２７，２８との間で規定される時定数を考慮して、ＳＪ−ＭＯＳＦＥＴ１と低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオンオフタイミングが一致するように設定される。
【００３０】
本実施形態のＭＯＳＦＥＴモジュールは、上記抵抗１６を省略して実施することも可能である。この場合、抵抗１５→ＳＪ−ＭＯＳＦＥＴ１のゲート・ソース間容量２６→低耐圧・低オン抵抗ＭＯＳＦＥＴ３のドレイン・ゲート間容量３１→抵抗１７→低耐圧・低オン抵抗ＭＯＳＦＥＴ３のゲート・ソース間容量２８という電流経路によって各容量２７，２８が充電され、これにより、ＳＪ−ＭＯＳＦＥＴ１及び低耐圧・低オン抵抗ＭＯＳＦＥＴ３がオンされる。
なお、この第２の実施形態に係るＭＯＳＦＥＴモジュールは、上記のように前記第１の実施形態に係るＭＯＳＦＥＴモジュールと若干構成が異なるものの、この第１の実施形態に係るＭＯＳＦＥＴモジュールと同様の形態で動作する。
【００３１】
図６は、図７の従来例における発生損失と上記第１、第２の実施形態に係るＭＯＳＦＥＴモジュールの発生損失とを比較するために示したグラフである。
この図６において、ＰｒｒはＳｉＣ−ＳＢＤの逆回復損失（０．００１４Ｗ）を示し、ＰｆはこのＳｉＣ−ＳＢＤの順方向損失（０．１２Ｗ）を示す。前記したように、従来例ではフライホイールダイオード１０７，１０７’としてこのＳｉＣ−ＳＢＤが使用され、また、上記第１、第２の実施形態でもフライホイールダイオード５としてこのＳｉＣ−ＳＢＤが使用されている。
Ｐｏｆｆは、ＳＪ−ＭＯＳＦＥＴ（従来例のＳＪ−ＭＯＳＦＥＴ１０１，１０１’および第１、第２の実施形態のＳＪ−ＭＯＳＦＥＴ１）のターンオフ損失（０．０２Ｗ）を示し、ＰｏｎはこのＳＪ−ＭＯＳＦＥＴのターンオン損失（０．０１Ｗ）を示している。
Ｐｓａｔ’は、従来例におけるＳＪ−ＭＯＳＦＥＴ１０１（１０１’）のオン損失とブロッキングダイオード１０５（１０５’）のオン損失との総和（０．９２Ｗ）を示し、またＰｓａｔは、第１、第２の実施形態におけるＳＪ−ＭＯＳＦＥＴ１のオン損失と低耐圧・低オン抵抗ＭＯＳＦＥＴ３のオン損失との総和（０．５３Ｗ）を示している。
なお、この図６に例示した発生損失は、印加電圧Ｖｃｃが２６０Ｖ、通電電流Ｉｏｒｍｓが３Ａ、スイッチング周波数（ＰＷＭキャリア周波数）Ｆｃが２０ｋＨｚ、力率ｃｏｓθが０．９６の場合のものである。
この図６に示す発生損失の対比から明らかなように、従来例における発生損失を１００％とした場合、上記第１、第２の実施形態のそれは６３％になる。
【００３２】
上記各実施形態に係るＭＯＳＦＥＴモジュールは、電圧形ＰＷＭインバータ回路に適用されている。しかし、本発明のＭＯＳＦＥＴモジュールは、スイッチングによって電力変換を行う他の電子回路（例えば、降圧あるいは昇圧形のチョッパ回路等）にも適用することができる。    
【符号の説明】
【００３３】
１  スーパージャンクションＭＯＳＦＥＴ
３  低耐圧・低オン抵抗ＭＯＳＦＥＴ
５  フライホイールダイオード
７，９  ゲート駆動ユニット
１１  電流極性判別回路
１３  直流電源
１５〜１７  抵抗
１９  ダイオード
２１  比較回路
２３，２５  アンド回路
２６，２８  ゲート・ソース間容量
２７，２９  低電圧ダイオード
３１  ドレイン・ゲート間容量
【図１】
2011258686.tif 000003
【図２】
2011258686.tif 000004
【図３】
2011258686.tif 000005
【図４】
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【図５】
2011258686.tif 000007
【図６】
2011258686.tif 000008
【図７】
2011258686.tif 000009
【図８】
2011258686.tif 000010