(57)【要約】【課題】  特性の優れた高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供する。【解決手段】    基板上にまず先にゲート酸化膜１０２を形成しておき、その上にＣＭＰストッパ膜１０４を形成後、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチ１０８を形成する。また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
基板上に第１ゲート酸化膜とＣＭＰストッパ膜を全面に、この順で成膜する工程と、
素子分離領域に開口部を有するレジストパターンを用いて、前記第１ゲート酸化膜と前記ＣＭＰストッパ膜をエッチングする工程と、
前記基板上の前記素子分離領域にトレンチを形成する工程と、
前記トレンチ内の前記基板の露出面を熱酸化し、トレンチ熱酸化膜を形成する工程と、
前記トレンチの内壁にライナー絶縁膜を形成する工程と、
前記基板の全面にフィールド絶縁膜を堆積後、前記ＣＭＰストッパ膜が露出するまで前記フィールド絶縁膜を平坦化し、前記トレンチ内をフィールド絶縁膜で充填する工程と、
ウェットエッチングにより前記ＣＭＰストッパ膜を除去し、前記基板上の前記素子分離領域に前記トレンチ熱酸化膜、前記ライナー絶縁膜、及び前記フィールド絶縁膜からなる素子分離膜を形成する工程と、
前記基板上の前記素子分離膜で区画された複数の領域の少なくとも一部の第１活性領域に、第１或いは第２の導電型の第１ウェルを形成する工程と、
前記第１ウェル上に第１トランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ウェル形成後、前記第１活性領域以外の所定の領域の前記第１ゲート酸化膜を除去し、前記第１ゲート酸化膜よりも膜厚の薄い第２ゲート酸化膜を形成する工程と、
前記基板上の前記素子分離膜で区画された複数の領域のうち、前記第１活性領域以外の所定の領域の少なくとも一部の第２活性領域に、第１或いは第２の導電型の第２ウェルを形成する工程と、
前記第２ウェル上に前記第１トランジスタより低耐圧の第２トランジスタを形成する工程と、
を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ熱酸化膜を形成する工程の前に、
前記トレンチ内の前記基板の露出面を熱酸化し、予備熱酸化膜を形成し、前記予備熱酸化膜を除去する予備トレンチ熱酸化工程を含み、
前記トレンチ熱酸化膜を形成する工程において、前記トレンチ内の前記基板の露出面を再度熱酸化し、前記トレンチ熱酸化膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記予備熱酸化膜は、膜厚が１０〜１５ｎｍの範囲で、７００℃〜１０００℃の範囲の温度下で形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記トレンチ熱酸化膜は、膜厚が２０ｎｍ〜５０ｎｍの範囲で形成されることを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記トレンチ熱酸化膜は、９５０℃〜１２５０℃の範囲の温度下で形成されることを特徴とする請求項１〜５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記ライナー絶縁膜は、膜厚が４０ｎｍ〜６０ｎｍの範囲で形成されることを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記ＣＭＰストッパ膜は、熱リン酸によるウェットエッチングにより除去されることを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１ゲート酸化膜は、膜厚が５０ｎｍ以下で形成されることを特徴とする請求項１〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１ゲート酸化膜は熱酸化により形成されることを特徴とする請求項１〜９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
基板上の所定の素子分離領域にトレンチが形成され、
前記トレンチ内は絶縁膜からなる素子分離膜で充填され、
前記素子分離膜により区画された活性領域上にゲート酸化膜が形成され、
前記活性領域の夫々において、前記基板表面の一部の領域にソース領域とドレイン領域が形成され、前記ソース領域と前記ドレイン領域間のチャネル領域の上方に前記ゲート酸化膜を介してゲート電極が形成され、トランジスタが形成される半導体装置において、
前記ゲート酸化膜の上面は、前記絶縁膜の上面よりも下方に位置し、前記活性領域全域に渡って平坦であり、
前記活性領域の周縁部における前記ゲート酸化膜の下面は、前記活性領域の境界に近づくほどその深さ方向の位置が下方向に傾斜しており、
前記活性領域の周縁部における前記ゲート絶縁膜、及び、それに隣接する前記素子分離膜に、空隙を含まないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び、半導体装置に関し、特に、半導体基板上に形成される半導体素子同士を電気的に分離するための素子分離領域の形成方法に関する。
【背景技術】
【０００２】
半導体素子同士を電気的に分離する方法として、基板上の半導体素子が形成される活性領域の間にトレンチを設け、当該トレンチ内を絶縁材料で充填することでＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する方法がよく用いられている。図１３〜図１６は、従来技術に係るＳＴＩの形成工程を示す図である。
【０００３】
先ず、半導体基板１００上に、パッド層となる絶縁膜１０１（熱酸化膜）と、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）ストッパ膜１０４（ＳｉＮ膜）を順に全面に形成する。次に、ＣＭＰストッパ膜１０４の上に、素子分離領域に開口部を有するパターンのレジスト２０７を形成する。次に、当該レジストをマスクとして、図１３に示されるように、絶縁膜とＣＭＰストッパ膜をエッチングする。
【０００４】
次に、レジスト２０７を取り除いた後、ＣＭＰストッパ膜１０４をマスクとして半導体基板１００をエッチングし、トレンチ１０８を形成する。その後、図１４に示されるように、トレンチ内の基板の露出面を熱酸化することにより、トレンチ熱酸化膜１１０を形成する。次に、フィールド絶縁膜１１４を全面に堆積し、トレンチ内をフィールド絶縁膜で充填する。
【０００５】
次に、図１５に示されるように、ＣＭＰストッパ膜１０４が露出するまでフィールド絶縁膜を平坦化する。これにより、トレンチ内に素子分離膜１１６が形成される。次に、ＣＭＰストッパ膜１０４を、熱リン酸を用いてエッチング除去する。また、フィールド絶縁膜１１４の突出部は、フッ酸を含むエッチャントで等方性エッチングされ、図１６に示されるように、素子分離領域１１７が形成される。更に、素子分離領域が形成された基板上に、ゲート酸化膜１０２を熱酸化法により形成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２４７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶ディスプレイ、或いは液晶テレビ等の液晶表示装置において、液晶パネルの表示を駆動する液晶ドライバには、高耐圧のトランジスタが搭載されている。上記従来技術によりＳＴＩを形成し、素子分離がされた活性領域上に高耐圧のトランジスタを形成する場合、高耐圧で動作するようにゲート絶縁膜の膜厚を厚くする必要がある。ところが上記従来技術のようにＳＴＩ形成後、半導体基板上に厚膜のゲート絶縁膜を熱酸化法により形成すると、特に活性領域の周縁部、ＳＴＩコーナー部分でのゲート絶縁膜が薄膜化し、活性領域上に形成されるトランジスタの伝達特性にキンクが発生する。
【０００８】
従来技術を用いて形成されたＳＴＩの断面ＳＥＭ図を図１に、トランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を図２に、夫々示す。図１に示されるように、ＳＴＩコーナー部（図１の丸枠内）において、ゲート酸化膜（Ｇｏｘ）の膜厚が薄くなっていることが分かる。この結果、活性領域上に形成されるトランジスタの特性は、ゲート酸化膜厚の異なる２種類のトランジスタの特性を重ね合わせたものとなり、図２に示されるように、基板電位Ｖｂが−２．５〜−７．５［Ｖ］の場合、ドレイン電流Ｉｄが１０−８〜１０−７［Ａ］の領域において、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係（伝達特性）にキンクがみられる。
【０００９】
液晶ドライバにおいて、上記トランジスタの伝達特性にキンクが発生すると、表示映像の階調不良の原因となり、結果として、液晶ディスプレイ或いは液晶テレビの表示映像の映りの悪さにつながる。更に、キンクがひどい場合には、トランジスタがオフ時のリーク電流が大きくなり、消費電力の増加や発熱といった問題が生じる。
【００１０】
上記ＳＴＩコーナー部におけるゲート酸化膜の薄膜化の問題を解決する一つの方法として、特許文献１に示されているように、半導体基板上にまず先にゲート絶縁膜を形成しておき、その上にＣＭＰストッパ膜を形成し、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチを形成し、トレンチ熱酸化膜を形成し、トレンチ内をフィールド酸化膜で充填し、ＣＭＰストッパ膜が露出するまでフィールド絶縁膜を平坦化する方法が考えられるが、それには以下に示される課題（１）〜（３）を解決する必要があった。
【００１１】
（１）ゲート酸化膜の膜厚が厚くなると、上記半導体基板をエッチングし、トレンチを形成する工程において、側面の露出するゲート酸化膜も半導体基板と同時にエッチングされ、図３の断面図に示されるように、ＣＭＰストッパ膜１０４の下のゲート酸化膜１０２の凹み部分が大きくなる。この状態でトレンチ１０８内をフィールド絶縁膜１１４で充填すると、当該凹みがカバーできないか、カバーできても、図４に示されるように、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成される虞がある。ボイドが形成される結果、活性領域上に形成されるトランジスタの絶縁耐圧が低下する。
【００１２】
（２）特許文献１では、ＣＭＰストッパ膜をエッチングにより除去する際、ＣＭＰストッパ膜の下層のゲート酸化膜に与えるダメージを低減するため、ＣＭＰストッパ膜をゲート酸化膜との選択比の小さな（例えば、３程度の）ドライエッチングにより除去しているが、これではＣＭＰストッパ膜でエッチングが止まらず、ゲート酸化膜も一緒にエッチングされ、活性領域のゲート酸化膜の膜厚にばらつきが生じる虞がある。結果、活性領域上に形成されるトランジスタの伝達特性にキンクが生じる。
【００１３】
（３）また、特許文献１では、ウェル形成時の高温によりＳＴＩに加わるストレスを回避するため、半導体基板上にウェルを形成後、ゲート酸化膜及びＣＭＰストッパ膜を形成し、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチを形成し、トレンチ内にＳＴＩを形成しているが、この場合、ウェル上にＳＴＩを形成すると、ＳＴＩ形成時の熱処理工程によりウェル上の添加不純物（特に、ホウ素）がＳＴＩ側に拡散するため、ＳＴＩコーナー部における活性領域の不純物濃度が低下し、結果、トランジスタの閾値電圧が低下し、伝達特性にキンクが生じる等、トランジスタの特性に悪影響を与える。
【００１４】
しかしながら、特許文献１はＳＴＩが受けるストレスを低減し、ＳＴＩストレスに起因する結晶欠陥を抑制することを目的としており、活性領域上に形成されるトランジスタの特性に与える影響については何ら示唆がされていない。
【００１５】
本発明は上記従来技術に係る課題を鑑みてなされたものであり、特性の良好な高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供するものである。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明に係る半導体装置の製造方法は、基板上に第１ゲート酸化膜とＣＭＰストッパ膜を全面に、この順で成膜する工程と、素子分離領域に開口部を有するレジストパターンを用いて、前記第１ゲート酸化膜と前記ＣＭＰストッパ膜をエッチングする工程と、前記基板上の前記素子分離領域にトレンチを形成する工程と、前記トレンチ内の前記基板の露出面を熱酸化し、トレンチ熱酸化膜を形成する工程と、前記トレンチの内壁にライナー絶縁膜を形成する工程と、前記基板の全面にフィールド絶縁膜を堆積後、前記ＣＭＰストッパ膜が露出するまで前記フィールド絶縁膜を平坦化し、前記トレンチ内をフィールド絶縁膜で充填する工程と、熱リン酸を含むエッチャントによるウェットエッチングにより前記ＣＭＰストッパ膜を除去し、前記基板上の前記素子分離領域に前記トレンチ熱酸化膜、前記ライナー絶縁膜、及び前記フィールド絶縁膜からなる素子分離膜を形成する工程と、前記基板上の前記素子分離膜で区画された複数の領域の少なくとも一部の第１活性領域に、第１或いは第２の導電型の第１ウェルを形成する工程と、前記第１ウェル上に第１トランジスタを形成する工程と、を含むことを第１の特徴とする。
【００１７】
上記第１の特徴の半導体装置の製造方法に依れば、基板上にまず第１ゲート酸化膜を形成しておき、その上にＣＭＰストッパ膜を形成し、第１ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチを形成することにより、活性領域全域に渡って上面が平坦で、均質な膜厚の第１ゲート酸化膜を形成できる。
【００１８】
更に、トレンチ形成後、トレンチ熱酸化膜を形成することにより、トレンチの周縁部が丸みを帯びた形状となることで、ＳＴＩコーナー部に加わる電界集中を緩和することができる。
【００１９】
更に、トレンチ熱酸化膜を形成した後、トレンチ内をフィールド酸化膜で充填する前に、ライナー絶縁膜をトレンチ内に形成しておくことで第１ゲート酸化膜の側方の素子分離膜にボイドが形成されるのを防止することができる。ライナー絶縁膜の材料としては、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、ＰＴＥＯＳ（Ｐｌａｓｍａ  ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ））膜、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜等のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成される酸化膜が好ましい。このうち、膜の緻密さとステップカバレッジに優れるＨＴＯ膜が最も好ましい。
【００２０】
更に、フィールド絶縁膜を基板の全面に堆積し、ＣＭＰストッパ膜が露出するまで平坦化した後、ＣＭＰストッパ膜を第１ゲート酸化膜との選択比の大きなエッチャント（例えば、選択比が１０〜５０程度）によるウェットエッチング（例えば、熱リン酸によるウェットエッチング）により除去することで、ＣＭＰストッパ膜の下層の第１ゲート酸化膜のエッチングを抑止し、第１ゲート酸化膜の膜厚のばらつきを抑えることができる。これにより、伝達特性にキンクが発生しない、良好な特性の第１トランジスタを第１活性領域上に形成することができる。
【００２１】
尚、このとき、ウェットエッチングにより発生し得る第１ゲート酸化膜のダメージは、後工程において、第１トランジスタのソース領域とドレイン領域を形成する工程、或いは、ゲート電極であるポリシリコンの熱酸化工程におけるアニール処理により修復されるため問題は生じない。
【００２２】
更に、第１ウェルの形成工程は素子分離膜の形成工程よりも後であるため、ウェル形成時の熱処理により第１ウェル上の添加不純物が素子分離膜に拡散し、ＳＴＩコーナーの活性領域の不純物濃度が低下し、第１トランジスタの特性が悪化するのを抑制することができる。
【００２３】
更に、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第１ウェル形成後、前記第１活性領域以外の所定の領域の前記第１ゲート酸化膜を除去し、前記第１ゲート酸化膜よりも膜厚の薄い第２ゲート酸化膜を形成する工程と、前記基板上の前記素子分離膜で区画された複数の領域のうち、前記第１活性領域以外の所定の領域の少なくとも一部の第２活性領域に、第１或いは第２の導電型の第２ウェルを形成する工程と、  前記第２ウェル上に前記第１トランジスタより低耐圧の第２トランジスタを形成する工程と、を更に含むことを第２の特徴とする。
【００２４】
上記第２の特徴の半導体装置の製造方法に依れば、高耐圧トランジスタ用の第１ゲート酸化膜を第１活性領域に形成後、低耐圧トランジスタ用の第２ゲート酸化膜を第２活性領域に形成することで、上記第１の特徴の半導体装置の製造方法の作用効果を奏しつつ、同一基板上に高耐圧トランジスタと低耐圧トランジスタを搭載することができる。
【００２５】
更に、本発明に係る半導体装置の製造方法は、上記第１又は第２の何れかの特徴に加えて、前記トレンチ熱酸化膜を形成する工程の前に、前記トレンチ内の前記基板の露出面を熱酸化し、予備熱酸化膜を形成し、前記予備熱酸化膜を除去する予備トレンチ熱酸化工程を含み、前記トレンチ熱酸化膜を形成する工程において、前記トレンチ内の前記基板の露出面を再度熱酸化し、前記トレンチ熱酸化膜を形成することを第３の特徴とする。
【００２６】
上記第３の特徴の半導体装置の製造方法に依れば、トレンチ熱酸化膜を形成する前に、予備熱酸化膜を形成し、予備熱酸化膜を除去し、その後、再度熱酸化によりトレンチ熱酸化膜を形成することで、トレンチ形成時のエッチングによるダメージを修復することができる。
【００２７】
更に、本発明に係る半導体装置の製造方法は、前記予備熱酸化膜は、膜厚が１０〜１５ｎｍの範囲で、７００℃〜１０００℃の範囲の温度下で形成されることが好ましい。
【００２８】
更に、本発明に係る半導体装置の製造方法は、前記トレンチ熱酸化膜は、膜厚が２０ｎｍ〜５０ｎｍの範囲で形成されることが好ましい。
【００２９】
トレンチ熱酸化膜の膜厚が厚いほど、トレンチの周縁部が丸みを帯びた形状となり、ＳＴＩコーナー部に加わる電界集中を緩和できる効果が増す一方、ゲート酸化膜の側方の素子分離膜にボイドが形成されやすくなる。このため、最適なトレンチ熱酸化膜の膜厚は、第１ゲート酸化膜の膜厚にも依存するが、例えば、第１ゲート酸化膜の膜厚が３０ｎｍ程度の場合、２０ｎｍ〜５０ｎｍの範囲で調整することができる。
【００３０】
更に、本発明に係る半導体装置の製造方法は、前記トレンチ熱酸化膜は、９５０℃〜１２５０℃の範囲の温度下で形成されることが好ましい。
【００３１】
９５０℃〜１２５０℃の高温で熱酸化させることにより、酸化シリコン膜の粘弾性を高め、熱による変形を容易にし、丸みを帯びた形状のトレンチ酸化膜を形成することができる。
【００３２】
更に、本発明に係る半導体装置の製造方法は、前記ライナー絶縁膜は、膜厚が４０ｎｍ〜６０ｎｍの範囲で形成されることが好ましい。
【００３３】
最適なライナー絶縁膜の膜厚は、第１ゲート酸化膜の膜厚、及びトレンチ熱酸化膜の膜厚にも依存するが、例えば、第１ゲート酸化膜の膜厚が３０ｎｍ程度の場合、４０ｎｍ〜６０ｎｍの範囲で調整することができる。
【００３４】
更に、本発明に係る半導体装置の製造方法は、前記ＣＭＰストッパ膜は、熱リン酸によるウェットエッチングにより除去されることが好ましい。
【００３５】
更に、本発明に係る半導体装置の製造方法は、前記第１ゲート酸化膜は、膜厚が５０ｎｍ以下で形成されることが好ましい。
【００３６】
ゲート酸化膜の膜厚を５０ｎｍ以下とすることにより、耐圧が２０Ｖ程度の絶縁耐圧、伝達特性に優れたトランジスタを、ＳＴＩにより素子分離された活性領域上に形成することが可能になる。
【００３７】
更に、本発明に係る半導体装置の製造方法は、前記第１ゲート酸化膜は熱酸化により形成されることが好ましい。
【００３８】
ゲート酸化膜として、膜質（欠陥の少なさ）や膜厚ばらつきで優れる熱酸化膜を用いることで、ＳＴＩコーナー部で薄膜化する熱酸化膜の欠点は本発明でカバーされるため、伝達特性にキンクが発生しない、良好な特性のトランジスタをＳＴＩにより素子分離された活性領域上に形成することができる。
【００３９】
本発明に係る半導体装置は、基板上の所定の素子分離領域にトレンチが形成され、前記トレンチ内は絶縁膜からなる素子分離膜で充填され、前記素子分離膜により区画された活性領域上にゲート酸化膜が形成され、前記活性領域の夫々において、前記基板表面の一部の領域にソース領域とドレイン領域が形成され、前記ソース領域と前記ドレイン領域間のチャネル領域の上方に前記ゲート酸化膜を介してゲート電極が形成され、トランジスタが形成される半導体装置において、前記ゲート酸化膜の上面は、前記絶縁膜の上面よりも下方に位置し、前記活性領域全域に渡って平坦であり、前記活性領域の周縁部における前記ゲート酸化膜の下面は、前記活性領域の境界に近づくほどその深さ方向の位置が下方向に傾斜しており、前記活性領域の周縁部における前記ゲート絶縁膜、及び、それに隣接する前記素子分離膜に、空隙を含まないことを特徴とする。
【００４０】
上記特徴の半導体装置に依れば、絶縁耐圧に優れ、伝達特性にキンクが発生しない、良好な特性のトランジスタを基板上に搭載することができる。
【発明の効果】
【００４１】
従って、本発明に依れば、上述の（１）〜（３）に示した従来技術に係る課題が全て解決され、絶縁耐圧に優れ、伝達特性にキンクが発生しない、良好な特性のトランジスタをＳＴＩにより素子分離された活性領域上に形成することができる。これにより、当該トランジスタを搭載した基板を製造し、液晶パネルの表示を駆動する液晶ドライバとして利用することで、表示映像の階調不良のない、表示映像の映りの良い液晶表示装置を提供することが可能になる。更に、キンクの発生を抑えることで、低消費電力で発熱の少ない液晶表示装置を提供できる。
【図面の簡単な説明】
【００４２】
【図１】従来技術に係るＳＴＩコーナー部の形状を示すＳＥＭ断面図。
【図２】従来技術により活性領域に形成されたトランジスタの伝達特性を示す図。
【図３】特許文献１に記載の発明を適用した場合のＳＴＩコーナー部の断面構造を示すＳＥＭ断面図（フィールド絶縁膜充填前）。
【図４】特許文献１に記載の発明を適用した場合のＳＴＩコーナー部の断面構造を示すＳＥＭ断面図（フィールド絶縁膜充填後）。
【図５】本発明の半導体装置の製造方法を模式的に示す工程断面図。
【図６】本発明の半導体装置の製造方法を模式的に示す工程断面図。
【図７】本発明の半導体装置の製造方法を模式的に示す工程断面図。
【図８】本発明の半導体装置の製造方法を模式的に示す工程断面図。
【図９】本発明の半導体装置の製造方法を模式的に示す工程断面図。
【図１０】本発明適用後のＳＴＩコーナー部の形状を示すＳＥＭ断面図。
【図１１】本発明適用後のＳＴＩコーナー部の断面構造を示すＳＥＭ断面図（フィールド絶縁膜充填後）。
【図１２】本発明を適用し、基板上の活性領域に形成されたトランジスタの伝達特性を示す図。
【図１３】従来技術に係るＳＴＩ素子分離膜の形成方法を示す工程断面図。
【図１４】従来技術に係るＳＴＩ素子分離膜の形成方法を示す工程断面図。
【図１５】従来技術に係るＳＴＩ素子分離膜の形成方法を示す工程断面図。
【図１６】従来技術に係るＳＴＩ素子分離膜の形成方法を示す工程断面図。
【発明を実施するための形態】
【００４３】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置の製造方法（以降、適宜「本発明方法」と称す）について以下に、詳細に説明する。図５〜図９は本発明の半導体装置の製造工程を模式的に示す工程断面図である。尚、本実施形態では本発明が液晶ディスプレイ、或いは液晶テレビ等の表示制御に用いられる液晶ドライバＩＣの製造に使用される場合を例として説明するが、本発明はこれに限られるものではない。図５〜図９において、ＮｃｈＴｒとあるのはＮチャネルトランジスタが形成される部分、及び、ＰｃｈＴｒとあるのはＰチャネルトランジスタが形成される部分を指す。また、ＬＶＴｒとあるのは低耐圧のロジックトランジスタが形成される活性領域、ＤＡＣＴｒとあるのは当該ロジックトランジスタからの輝度制御信号（デジタル信号）を受けアナログの電圧設定信号に変換するための高耐圧のＤＡＣトランジスタが形成される活性領域、及び、ＨＶＴｒとあるのは当該電圧設定信号に基づきソースバスラインに電圧を供給するための高耐圧のソースドライバトランジスタが形成される活性領域を指す。また、以降に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００４４】
先ず、半導体基板１００上に、第１ゲート酸化膜１０２を全面に形成する。第１ゲート酸化膜の材料としては酸化シリコンが望ましい。更に、上記ゲート酸化膜は、熱酸化により形成されることが、膜質（欠陥の少なさ）や膜厚ばらつきで優れるため望ましい。当該第１ゲート酸化膜１０２の膜厚は、後工程で形成されるトランジスタが必要とする耐圧に応じて設定されるが、本実施形態では３０ｎｍ（耐圧１６．５Ｖ）である。
【００４５】
次に、第１ゲート酸化膜上にＣＭＰストッパ膜１０４としてＳｉＮを全面に形成する。当該ＣＭＰストッパ膜１０４の材料としては、窒化シリコン（ＳｉＮ）の他、酸窒化シリコン（ＳｉＯＮ）、多結晶シリコン、非晶質シリコン、或いは、窒化シリコンと多結晶シリコンと非晶質シリコンから選択される少なくとも２種からなる多層構造を挙げることができる。ＣＭＰストッパ膜１０４の形成方法は、公知の成膜方法、例えばＣＶＤ法により形成することができる。ＣＭＰストッパ膜１０４の膜厚は、後のＣＭＰ工程におけるストッパとして機能するに十分な膜厚であれば良く、ここでは１６０ｎｍである。このときの断面構造が図５（ａ）に示されている。
【００４６】
次に、ＣＭＰストッパ膜１０４上に、素子分離領域に開口部を持つレジストパターンでレジスト２０１を形成し、当該レジストをマスクとして、ＣＭＰストッパ膜１０４と第１ゲート絶縁膜１０２をエッチングする。このときの断面構造が図５（ｂ）に示されている。
【００４７】
次に、レジスト２０１を取り除き、ＣＭＰストッパ膜１０４をマスクとして、半導体基板１００をエッチングし、トレンチ１０８を形成する。トレンチ１０８の深さは、例えば２５０ｎｍ〜１μｍで、ここでは５００ｎｍである。上記半導体基板１００のエッチングは、ドライエッチングにより行うことができる。
【００４８】
その後、トレンチ１０８内の、半導体基板１００の露出面を熱酸化し、予備熱酸化膜を形成後、形成した予備熱酸化膜を除去する。予備熱酸化膜の膜厚は、例えば１０ｎｍ〜１５ｎｍであれば良く、ここでは１１ｎｍである。また、熱酸化時の基板温度は７００℃〜１０００℃であれば良く、ここでは１０００℃である。これにより、トレンチ形成時のエッチングによるダメージが修復される。上記予備熱酸化膜は、フッ酸（ＨＦ）、又はフッ化アンモニウム（ＮＨ４Ｆ）によるウェットエッチングにより除去することができる。
【００４９】
次に、トレンチ１０８内の、半導体基板１００の露出面を再度熱酸化し、トレンチ熱酸化膜１１０を形成する。トレンチ熱酸化膜１１０の膜厚は、２０ｎｍ〜５０ｎｍであれば良く、ここでは３５ｎｍである。また、熱酸化時の基板温度は９５０℃〜１２５０℃であれば良く、ここでは１１００℃である。酸化シリコン膜の粘弾性を高め、熱による変形を容易にするため高温で熱酸化を行う。これにより、トレンチの周縁部が丸みを帯びた形状となり、ＳＴＩコーナー部に加わる電界集中を緩和することができる。
【００５０】
次に、トレンチ１０８の内壁、トレンチ熱酸化膜１１０の上に、更にライナー絶縁膜１１２としてＨＴＯ膜をＣＶＤ法により形成する。当該ライナー絶縁膜１１２の材料としては、ＨＴＯ膜の他、ＰＴＥＯＳ、ＬＴＯ等のＣＶＤ法で形成される酸化膜が挙げられるが、膜の緻密さとステップカバレッジに優れるＨＴＯ膜が最も望ましい。これにより、第１ゲート酸化膜１０２の側面露出面の凹み部分をライナー絶縁膜１１２で充填し、第１ゲート酸化膜１０２の側方にボイドが形成されるのを防ぐことができる。
【００５１】
尚、トレンチ熱酸化膜１１０の膜厚を厚くするほど、トレンチ１０８の周縁部に加わる電界集中を緩和できる効果が増す一方で、第１ゲート酸化膜１０２の側方にボイドが形成されやすくなり、より厚いライナー絶縁膜１１２を必要とする。従ってライナー絶縁膜１１２の膜厚は、第１ゲート酸化膜１０２の膜厚に依存するとともに、トレンチ熱酸化膜１１０の膜厚にも依存する。一般には４０ｎｍ〜６０ｎｍであれば望ましく、本実施形態では４０ｎｍである。このときの断面構造が図５（ｃ）に示されている。
【００５２】
次に、半導体基板１００の全面にフィールド絶縁膜１１４を堆積し、トレンチ１０８内をフィールド絶縁膜１１４で充填する。フィールド絶縁膜１１４は、例えば、高密度プラズマＣＶＤ法で形成されるシリコン酸化膜（ＨＤＰ膜）である。当該フィールド絶縁膜１１４の膜厚は、トレンチ１０８内を充填し、少なくともＣＭＰストッパ膜１０４の上面を覆うことのできる膜厚であれば良く、ここでは８００ｎｍである。このときの断面構造が図６（ａ）に示されている。
【００５３】
次に、フィールド絶縁膜１１４を、ＣＭＰストッパ膜１０４が露出するまで平坦化する。このときの断面構造が図６（ｂ）に示されている。次に、トレンチの上部（ＣＭＰストッパ膜１０４の側方部）に形成されているフィールド絶縁膜１１４を除去する。上記フィールド絶縁膜１１４の除去は、例えば、フッ酸によるウェットエッチングにより行うことができる。このとき、ＣＭＰストッパ膜の上面に形成される自然酸化膜も同時に除去され、後の工程で行われるＣＭＰストッパ膜の除去を良好に行うことができる。
【００５４】
次に、ＣＭＰストッパ膜１０４を除去する。当該ＣＭＰストッパ膜１０４の除去は、第１ゲート酸化膜１０２との選択比の大きなエッチャントによるウェットエッチング（例えば、熱リン酸によるウェットエッチング）により行う。当該選択比は１０〜５０程度であれば良く、３０以上あることが望ましい。これにより、ＣＭＰストッパ膜の下層の第１ゲート酸化膜のエッチングを抑止し、第１ゲート酸化膜の膜厚のばらつきを抑えることができる。尚、このとき第１ゲート酸化膜１０２にエッチングによるダメージが発生し得るが、当該第１ゲート酸化膜のダメージは、後工程において、第１トランジスタのソース・ドレイン領域を形成する工程、或いは、ゲート電極であるポリシリコンを熱酸化する工程におけるアニール処理により修復される。
【００５５】
これにより、図６（ｃ）に示されるように、トレンチ酸化膜１１０、ライナー絶縁膜１１２、フィールド絶縁膜１１４からなる素子分離膜１１６がトレンチ内に形成される。
【００５６】
次に、高耐圧トランジスタが形成される活性領域において、ｐ型の第１ウェルを形成する。即ち、Ｎチャネルトランジスタが形成されるＮｃｈＴｒ部のうち活性領域ＤＡＣＴｒ及びＨＶＴｒに開口部を持つレジストパターンでレジスト２０２を形成し、当該レジストをマスクとして、ホウ素などのｐ型不純物をイオン注入することにより、ｐ型の深いウェル（ＨＶＰＷ）１１８を半導体基板１００内に形成する。このときの断面構造が図７（ａ）に示されている。
【００５７】
同様に、高耐圧トランジスタが形成される活性領域において、ｎ型の第１ウェルを形成する。即ち、Ｐチャネルトランジスタが形成されるＰｃｈＴｒ部のうち活性領域ＤＡＣＴｒ及びＨＶＴｒに開口部を持つレジストパターンでレジスト２０３を形成し、当該レジストをマスクとして、リンなどのｎ型不純物をイオン注入することにより、ｎ型の深いウェル（ＨＶＮＷ）１２０を半導体基板１００内に形成する。このときの断面構造が図７（ｂ）に示されている。
【００５８】
次に、高耐圧トランジスタが形成される活性領域において、ｐ型のソース領域とドレイン領域を形成する。即ち、Ｐチャネルトランジスタが形成されるＰｃｈＴｒ部のうち活性領域ＤＡＣＴｒ及びＨＶＴｒのソース領域とドレイン領域に開口部を持つレジストパターンでレジスト２０４を形成し、当該レジストをマスクとして、ホウ素などのｐ型不純物をイオン注入することにより、ｐ型のソース領域とドレイン領域をｎ型のウェル１２０内に形成する。このときの断面構造が図８（ａ）に示されている。
【００５９】
同様に、高耐圧トランジスタが形成される活性領域において、ｎ型のソース領域とドレイン領域を形成する。即ち、Ｎチャネルトランジスタが形成されるＮｃｈＴｒ部のうち活性領域ＤＡＣＴｒ及びＨＶＴｒのソース領域とドレイン領域に開口部を持つレジストパターンでレジスト２０５を形成し、当該レジストをマスクとして、リンなどのｎ型不純物をイオン注入することにより、ｎ型のソース領域とドレイン領域をｐ型のウェル１１８内に形成する。このときの断面構造が図８（ｂ）に示されている。
【００６０】
次に、高耐圧トランジスタが形成される活性領域のうちゲート電極が形成される領域以外の領域を開口部に持つレジストパターンでレジスト２０６を形成し、第１ゲート酸化膜をエッチングし、高耐圧トランジスタのゲート電極の形成領域以外の第１ゲート酸化膜を除去する。このときの断面構造が図９（ａ）に示されている。
【００６１】
次に、レジスト２０６を除去し、低耐圧トランジスタが形成される活性領域上、及び、高耐圧トランジスタのソース領域及びドレイン領域上の活性領域上に、第１ゲート酸化膜より膜厚の薄い第２ゲート酸化膜１２２を、熱酸化により形成する。第２ゲート酸化膜の膜厚は、例えば、６ｎｍ程度である。このときの断面構造が図９（ｂ）に示されている。
【００６２】
その後、（ａ）低耐圧トランジスタが形成される活性領域ＬＶＴｒにおいて、ＮｃｈＴｒ部にｐ型の、及び、ＰｃｈＴｒ部にｎ型の第２ウェルを夫々不純物のイオン注入により形成し、（ｂ）ゲート電極材料となるポリシリコンを全面に堆積し、（ｃ）高耐圧トランジスタの第１ゲート酸化膜１０２上、及び低耐圧トランジスタの第２ゲート酸化膜１２２上にゲート電極１２４を形成し、（ｄ）低耐圧トランジスタが形成される第２ウェル上にソース領域とドレイン領域を形成し、（ｅ）更に、サイドウォール形成用の絶縁膜１２６としてＳｉＮを（例えば、９５ｎｍ）全面に堆積することで、図９（ｃ）に示されるように、ＮｃｈＴｒ部の活性領域ＬＶＴｒには低耐圧のＮチャネル・ロジックトランジスタが、ＮｃｈＴｒ部の活性領域ＤＡＣＴｒとＨＶＴｒには夫々、高耐圧のＮチャネルトランジスタが、ＰｃｈＴｒ部の活性領域ＬＶＴｒには低耐圧のＰチャネル・ロジックトランジスタが、ＰｃｈＴｒ部の活性領域ＤＡＣＴｒとＨＶＴｒには夫々、高耐圧のＰチャネルトランジスタが形成される。尚、上記高耐圧トランジスタ及び低耐圧トランジスタの製造工程（ａ）〜（ｅ）については、公知の製造プロセス技術であり、本発明の本旨から外れるので説明を割愛する。尚、図９（ｃ）における低耐圧トランジスタは、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であり、ソース領域とドレイン領域の境界には当該ソース領域及びドレイン領域と逆導電型の、即ち第２ウェルと同導電型の高濃度の不純物領域が、夫々、ＮｃｈＴｒ部とＰｃｈＴｒ部の活性領域ＬＶＴｒ上に、ハロー注入により形成されている。
【００６３】
〈第２実施形態〉
上述の本発明方法により形成されたＳＴＩの断面ＳＥＭ図を例として図１０に示す。図１０に示されるように、本発明方法を適用することにより、ＳＴＩコーナー部におけるゲート酸化膜の薄膜化が抑止され、上面が活性領域に渡って平坦なゲート酸化膜（Ｇｏｘ）が得られていることが分かる。また、ゲート酸化膜の上面は、ＳＴＩよりも先にゲート酸化膜を形成することにより、ＳＴＩの素子分離膜の上面よりも下方に位置している。一方、ゲート酸化膜の下面は、活性領域の周縁部において、ＳＴＩとの境界に近づくほどその深さ方向の位置が下方に傾斜した、丸みを帯びた形状となる。
【００６４】
本発明方法によりトレンチを形成し、フィールド絶縁膜１１４を堆積後の半導体基板の断面ＳＥＭ図を図１１に示す。このときの第１ゲート酸化膜１０２の膜厚は３０ｎｍ、トレンチ熱酸化膜１１０の膜厚は３５ｎｍであり、トレンチ熱酸化膜１１０を形成前に、予備熱酸化膜を１１ｎｍ形成後、フッ酸処理により予備熱酸化膜を除去している。また、ライナー絶縁膜としてＨＴＯ膜を４０ｎｍ堆積させている。図１１において、トレンチ酸化膜とライナー絶縁膜との境界を一点鎖線で示す。図１１に示されるように、活性領域の周縁部のゲート絶縁膜、及び、ゲート絶縁膜に隣接する側方の素子分離膜中に図４において存在していた空隙は、ライナー絶縁膜を形成することにより消失し、均質な素子分離膜が形成されていることが分かる。
【００６５】
この結果、活性領域上に形成されるトランジスタの伝達特性は図１２に示されるようになり、図２と比較して、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係（伝達特性）にキンク部分が存在しない、良好な特性のトランジスタが形成されていることが分かる。
【００６６】
以上、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００６７】
本発明は、半導体製造装置の製造方法として利用可能であり、特に、活性領域上に良好な特性の高耐圧トランジスタを形成するための素子分離膜の形成に利用することができる。
【符号の説明】
【００６８】
１００：  半導体基板
１０１：  絶縁膜
１０２：  第１ゲート酸化膜
１０４：  ＣＭＰストッパ膜
１０８：  トレンチ
１１０：  トレンチ熱酸化膜
１１２：  ライナー絶縁膜
１１４：  フィールド絶縁膜
１１６：  素子分離膜
１１７：  素子分離領域
１１８：  ｐ型の深いウェル（第１ウェル）
１２０：  ｎ型の深いウェル（第１ウェル）
１２２：  第２ゲート酸化膜
１２４：  ゲート電極
１２６：  絶縁膜
２０１〜２０７：  レジスト
ＤＡＣＴｒ，ＨＶＴｒ，ＬＶＴｒ：  トランジスタが形成される活性領域
Ｉｄ：    ソース−ドレイン間に流れる電流
ＮｃｈＴｒ：  Ｎチャネルトランジスタの形成部
ＰｃｈＴｒ：  Ｐチャネルトランジスタの形成部
Ｖｂ：    基板電位
Ｖｇ：    ゲート電圧
【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１】
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【図３】
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【図４】
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【図１０】
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【図１１】
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