(57)【要約】【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さくする。【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。【選択図】図３
2011096889.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッドと、
第１の方向に延在形成されたサブ幹線配線と、
前記第１のパッドと前記サブ幹線配線との間に前記第１の方向に延在形成されたメイン幹線配線と、
前記第１の方向にほぼ直交する第２の方向に延在形成されて前記第１のパッドと前記メイン幹線配線とに接続され、前記サブ幹線配線とは直接接続されない第１の引き込み配線と、
前記第１の引き込み配線から離間した位置において、前記第２の方向に延在形成されて前記メイン幹線配線を前記サブ幹線配線に接続する第２の引き込み配線と、
前記サブ幹線配線との間でコンタクトされる第１の内部素子と、を備える半導体装置。
【請求項２】
前記第１の内部素子が前記第１の引き込み配線の延長線上に形成され、且つ、前記第１の引き込み配線との間に実質的なコンタクトを有さないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の引き込み配線に接続される保護素子と、前記保護素子を介して前記第１の引き込み配線に接続される共通放電線とをさらに備え、
前記第１のパッドと前記第１の内部素子とを接続する配線部の時定数が、前記第１のパッドに異常電圧が印加されたときに、前記保護素子が導通状態となり前記異常電圧を前記共通放電線に放電するまでの時間よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の引き込み配線に接続される保護素子と、前記保護素子を介して前記第１の引き込み配線に接続される共通放電線とをさらに備え、
前記第１のパッドに異常電圧が印加されたときに、前記異常電圧が前記第１の内部素子に印加されることなく、前記保護素子を介して前記共通放電線に放電されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記サブ幹線配線が形成される第１のセル配置領域と、
前記第１のパッドと前記第１のセル配置領域との間に形成され、前記第１の方向に並んで配置される第１の部分と第２の部分とを含み、前記メイン幹線配線が形成される第２のセル配置領域と、
前記第２のセル配置領域の前記第１の部分と前記第２の部分との間に形成された第３のセル配置領域と、
前記第２の方向に沿って延在形成され、前記サブ幹線配線に接続された第３の引き込み配線と、
前記第３のセル配置領域に配置され、前記第３の引き込み配線との間でコンタクトされ、前記メイン幹線配線及び前記第１の引き込み配線との間では実質的なコンタクトを有さない第２の内部素子と、をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の方向に沿って前記第１のパッドと並んで配置された第２のパッドと、
前記第１のパッドと前記第２のパッドとの間に形成された第４のセル配置領域と、
前記第２の方向に沿って延在形成され、前記サブ幹線配線に接続された第４の引き込み配線と、
前記第４のセル配置領域に配置され、前記第３の引き込み配線との間でコンタクトされ、前記メイン幹線配線及び前記第１の引き込み配線とは実質的なコンタクトを有さない第３の内部素子と、をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１のパッドが、電源パッド及び接地パッドのいずれか一方であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第１の方向に沿って並んで配置される第１及び第２のパッドと、
前記第１の方向に延在する第１のセル配置領域と、
前記第1及び第２のパッドと前記第１のセル配置領域との間に配置され、前記第１の方向に沿って延在する第２のセル配置領域と、
前記第１のセル配置領域に前記第１の方向に沿って延在形成されたサブ幹線配線と、
前記第２のセル配置領域に前記第１の方向に沿って延在形成されたメイン幹線配線と、
前記メイン幹線配線上の第１の接続点と前記第１のパッドとを接続する第１の引き込み配線と、
前記メイン幹線配線上の第２の接続点と前記第２のパッドとを接続する第２の引き込み配線と、
前記第１の接続点と前記第２の接続点との間で前記第１接続点及び前記第２の接続点から離間した前記メイン幹線配線上の第３の接続点と前記サブ幹線配線とを接続する第３の引き込み配線とを備え、
前記第１及び第２の接続点は、いずれも、前記サブ幹線配線と最短距離で接続されず、前記第３の引き込み配線を介して前記サブ幹線配線と接続される
ることを特徴とする半導体装置。
【請求項９】
前記第１の接続点と前記第３の接続点との間の前記メイン幹線配線の長さが、前記第２の接続点と前記第３の接続点との間の前記メイン幹線配線の長さとほぼ等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のパッドと前記第２のパッドとの間に配置された複数の第３のパッドをさらに含み、
前記第１及び第２のパッドが共に電源パッド又は接地パッドのいずれか一方のパッドであり、前記複数の第３のパッドが信号パッドであることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
第１のパッドと、
第１の耐圧性を備える第１の内部素子を含み、第１の方向に延在する第１のセル配置領域と、
前記第１のパッドと前記第１のセル配置領域との間に配置され、前記第１の耐圧性よりも高い第２の耐圧性を備える耐圧対応素子を含み、前記第１の方向に沿って延在する第２のセル配置領域と、
前記第１のセル配置領域に配置され、前記第１の方向に沿って延在形成され、前記第１のパッドを介して外部から供給される電位を前記第１の内部素子に供給するサブ幹線配線とを備え、
前記第１のパッドと前記サブ幹線配線とが、前記第１のパッドと前記サブ幹線配線との最短距離と略同一の配線長の配線では接続されず、前記最短距離よりも長い配線長の引き込み配線で接続されることを特徴とする半導体装置。
【請求項１２】
前記サブ幹線配線が、前記第１のセル配置領域に複数配置されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第２のセル配置領域が分散して配置された複数の部分からなり、
その複数の部分の間に配置された領域であって、前記第１の耐圧性を有する第２の内部素子を含む第３のセル配置領域と、
前記第３の内部素子に対して前記サブ幹線配線の電位を印加する第４の引き込み配線と
を備えることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１４】
前記第１のセル配置領域から前記第１のパッド側に前記第２のセル配置領域よりも離間して配置された領域であって、前記第１の耐圧性を有する第３の内部素子を含む第４のセル配置領域と、
前記第３の内部素子に対して前記サブ幹線配線の電位を印加する第５の引き込み配線と
を備えることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１のパッドが、電源パッド及び接地パッドのいずれか一方であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパッドと複数の内部回路との間の配線構造に関し、特に、そのような配線構造における内部素子の静電気放電破壊に関する。
【背景技術】
【０００２】
特許文献１には、半導体装置における複数の電源パッドと複数の内部回路とを接続する電源配線の配線構造に関し、電源配線の寄生抵抗により内部回路に供給される電源電圧が降下すること（接地電圧が上昇すること）を防ぐための効果的な配線構造が開示されている。
【０００３】
ところで、一般的な半導体装置においては、電源パッドやＩＯパッドに外部から以上電圧が印加された場合に、内部回路を静電気放電破壊から保護するための保護回路が、電源パッドやＩＯパッドの近傍に設けられている。
【０００４】
しかしながら、特許文献１には、このような保護回路について何等記載されていない。
【０００５】
一般的に考えた場合、特許文献１に開示されているようなメッシュ状に配置された内部回路用電源配線を有する半導体装置において、どのように保護回路が配置されるかを図１２〜図１５を参照して説明する。図１２は、メッシュ状に配置された内部回路用電源配線を有する半導体装置の一例としての半導体記憶装置内のデータ系周辺回路配置領域の構成概略を示す平面模式図である。図１２では、データ系周辺回路配置領域１５１１を、データ入出力端子ＤＱ０〜ＤＱ３の４個を１単位として表している。この場合、データ系周辺回路配置領域１５１１には、データ系の接地（グランド）電位ＶＳＳＱを入力（印加）するためのＶＳＳＱ０パッド１４３、データ系の電源電位ＶＤＤＱを入力（印加）するためのＶＤＤＱ０パッド１４４、及びデータ系の接地電位ＶＳＳＱを入力するためのＶＳＳＱ１パッド１４５（以下、まとめて電源パッドとも呼ぶ）と、データを入出力するためのＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４（以下、まとめてＤＱパッドとも呼ぶ）とを含んでいる。また、データ系周辺回路配置領域１５１１は、回路の耐圧性等の仕様を異ならせた２つの領域である、セル配置領域１（１５０１）と、セル配置領域２（１５０２）とを含んでいる。
【０００６】
セル配置領域１（１５０１）は、静電耐圧（あるいはＥＳＤ（ｅｌｅｃｔｒｏ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）耐圧）非対応素子（電圧最大定格が比較的低い素子）を用いたセル群（出力制御部、レベルシフト部、入力バッファ、補償容量等）が配置される領域である。また、セル配置領域２（１５０２）は、静電耐圧対応素子（電圧最大定格が比較的高い素子）を用いたセル群（電源保護素子、入力保護素子、出力バッファ等）が配置される領域である。
【０００７】
セル配置領域２（１５０２）には、ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５（以下、まとめてＶＳＳＱパッドとも呼ぶ）にＶＳＳＱ引き込み配線１５３１及び１５３２を介して接続されたＶＳＳＱメイン幹線１５２１が配置されている。このＶＳＳＱメイン幹線１５２１は、セル配置領域１（１５０１）内のＶＳＳＱサブ幹線１５５１、１５５２及び１５５３にＶＳＳＱ引き込み配線１５４１、１５４２、１５６１、１５６２等を介して接続されている。このＶＳＳＱサブ幹線１５５１、１５５２及び１５５３（以下、電源サブ幹線とも呼ぶ）は、セル配置領域１（１５０１）内の各素子に接地電位を供給する電源線である。
【０００８】
図１２においては、ＶＳＳＱサブ幹線１５５１、１５５２及び１５５３とＶＳＳＱ引き込み配線１５４１、１５４２の一部及びＶＳＳＱ引き込み配線１５６１、１５６２とがメッシュ状のＶＳＳＱ電源配線を形成している。
【０００９】
なお、ＶＳＳＱ引き込み配線１５４１及び１５４２は、ＶＳＳＱパッド１４３及び１４５とＶＳＳＱメイン幹線１５２１間を接続するＶＳＳＱ引き込み配線１５３１及び１５３２を、同じ配線幅で直線状に延長させることで一体として形成された配線である。このように、図１２に示す半導体記憶装置では、ＶＳＳＱメイン幹線１５２１とＶＳＳＱサブ幹線１５５１〜１５５３とが、共通の引き込み配線（配線１５３１及び１５４１をあわせたものと配線１５３２及び１５４２をあわせたもの）でＶＳＳＱパッド１４３及び１４５に接続されている。また、この共通の引き込み配線（配線１５３１及び１５４１をあわせたものと配線１５３２及び１５４２をあわせたもの）は、ＶＳＳＱパッド１４３又は１４５からＶＳＳＱメイン幹線１５２１及びＶＳＳＱサブ幹線１５５１〜１５５３に最短距離で到達する直線Ｌ＿ｍｉｎ上に配置されている。
【００１０】
また、ＶＳＳＱメイン幹線１５２１及びＶＳＳＱサブ幹線１５５１〜１５５３は、ＶＳＳＱ引き込み配線１５３１、１５３２、１５４１、１５４２、１５６１、１５６２等と異なる配線層に形成された配線であって、複数のコンタクトホール１５７１を介してＶＳＳＱ引き込み配線１５３１、１５３２、１５４１、１５４２、１５６１、１５６２等と接続されている。また、本願において、メイン幹線とは電源パッド（ＰＡＤ）間を接続した幹線（この例ではＶＳＳＱ０パッド１４３とＶＳＳＱ１パッド１４５との間を接続した幹線）を意味し、サブ幹線とはメイン幹線から分離された幹線を意味することとする。
【００１１】
図１３は、図１２のセル配置領域２（１５０２）に含まれる静電耐圧対応素子（図１３（ａ））と、セル配置領域１（１５０１）に含まれる静電耐圧非対応素子（図１３（ｂ））の平面構造を示している。図１３（ａ）に示す静電耐圧対応素子は、拡散層１６０１上に形成されたゲート１６０２とコンタクト１６０３との間隔が比較的広く設計され、素子密度が比較的、疎となっている。この図１３（ａ）に示す静電耐圧対応素子は、図１２のセル配置領域２（１５０２）内でＶＳＳＱメイン幹線１５２１等に接続され、セル配置領域２（１５０２）に配置される電源保護素子、入力保護素子、出力バッファとして用いられる。一方、図１３（ｂ）に示す静電耐圧非対応素子は、拡散層１６１１上に形成されたゲート１６１２とコンタクト１６１３との間隔が比較的狭く設計され、素子密度が比較的、密となっている。この図１３（ｂ）に示す静電耐圧非対応素子は、図１２のセル配置領域１（１５０１）内でＶＳＳＱサブ幹線１５５１〜１５５３等に接続され、セル配置領域１（１５０１）に配置される内部素子（出力制御部、レベルシフト部、入力バッファ、補償容量等）として用いられる。
【００１２】
図１４は、図１２のセル配置領域２（１５０２）近傍の回路配置を示す図である。なお、図１２に示す構成と同一のものには同一の符号を用いている。図１４において、セル配置領域２（１５０２）には、図１２で示したもののほか、ＶＤＤＱメイン幹線１７２１、共通放電線５０１、ＶＤＤＱ引き込み配線１７３１及び１７４１、電源保護素子５１１、５１２及び５２１、入力保護素子５３１、５３２、５３３及び５３４、並びに、出力バッファ５４１、５４２、５４３及び５４４が配置されている。
【００１３】
ＶＤＤＱメイン幹線１７２１は、ＶＤＤＱ０パッド１４４にＶＤＤＱ引き込み配線１７３１で接続され、さらにＶＤＤＱ引き込み配線１７４１によって図示していないセル配置領域１（１５０１）内のＶＤＤＱサブ幹線に接続される。ＶＤＤＱサブ幹線は、ＶＳＳＱサブ幹線１５５１、１５５２及び１５５３と同様にセル配置領域１（１５０１）内に配置され、セル配置領域１（１５０１）内の各素子に電源電位を供給する電源線である。
【００１４】
共通放電線５０１は、電源保護素子５１１を介してＶＳＳＱ０パッド１４３に接続され、電源保護素子５１２を介してＶＳＳＱ１パッド１４５に接続され、電源保護素子５２１を介してＶＤＤＱ０パッド１４４に接続され、入力保護素子５３１、５３２、５３３及び５４４を其々介して、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と接続されている。この共通放電線５０１は、各パッドに静電気などの異常電圧が印加された場合に、それをＶＳＳＱ０パッド１４３やＶＳＳＱ１パッド１４５から放電するために用いられる幹線である。また、共通放電線５０１には、不図示の電源パッドから接地電位が供給されている。
【００１５】
電源保護素子５１１及び５１２は、ＶＳＳＱ０パッド１４３、ＶＳＳＱ１パッド１４５、ＶＤＤＱ０パッド１４３、及びＤＱパッドのいずれか１つのパッドに静電気などの異常電圧が印加された場合に導通状態となり、共通放電線５０１を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５に印加された異常電圧を、他のＶＳＳＱから放電する。具体的には、例えば、ＶＳＳＱ０パッド１４３に異常電圧が印加された場合はＶＳＳＱパッド１４４から異常電圧を放電し、ＶＳＳＱパッド１４４に異常電圧が印加された場合はＶＳＳＱパッド１４３から異常電圧を放電する。電源保護素子５２１は、ＶＤＤＱ０パッド１４４に静電気などの異常電圧が印加された場合に、共通放電線５０１を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５から放電する。
【００１６】
入力保護素子５３１、５３２、５３３及び５３４は、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と図示していないセル配置領域１（１５０１）内の入力バッファとの間に接続されていて、各ＤＱパッド１５１〜１５４に静電気などの異常電圧が印加された場合に、共通放電線５０１と電源保護素子５１１及び５１２を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５から放電する。
【００１７】
出力バッファ５４１、５４２、５４３及び５４４は、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と図示していないセル配置領域１（１５０１）内の出力制御部との間に接続されていて、ＶＳＳＱメイン幹線１５２１とＶＤＤＱメイン幹線１７２１との間の電圧を電源として動作する。
【００１８】
図１５は、図１４に示すＶＳＳＱ０パッド１４３に異常電圧が印加された場合の動作を説明するための概念図である。電源保護素子５１１及び５１２が正常に機能する、つまり、導通状態となる場合は、ＶＳＳＱ０パッド１４３に印加された異常電位は、電源保護素子５１１、共通放電線５０１及び電源保護素子５１２を介し、破線の矢印で示す経路で、他のＶＳＳＱパッドであるＶＳＳＱ１パッド１４５に放電される。このため、電源保護素子５１１及び５１２が正常に機能する、つまり、導通状態となる場合、セル配置領域１（１５０１）内の内部素子（静電耐圧非対応素子）１８０２に異常電圧が印加され内部素子（静電耐圧非対応素子）１８０２が静電破壊されることはない。
【００１９】
しかしながら、電源保護素子（例えば電源保護素子５１１、５１２）が導通状態となるためには、電源保護素子の特性等によって決まる所定の時間が必要であるため、ＶＳＳＱ引き込み線（例えばＶＳＳＱ引き込み配線１５３１、１５４１）又はＶＤＤＱ引き込み線（ＶＤＤＱ引き込み配線１７３１、１７４１）の抵抗が低くなり、引き込み配線の時定数が小さくなると、セル配置領域１（１５０１）内でサブ幹線（例えばＶＳＳＱサブ幹線１５５１）に接続された内部素子（特に図１２に鎖線で示したＶＳＳＱ引き込み配線１５４１、１５４２等に近傍の範囲１５８１や１５８２内の内部素子）に異常電圧が印加される恐れがある。言い換えると、図１５において電源保護素子５１１及び５１２が導通状態となる前に、図１５に鎖線の矢印で示す経路を介して、セル配置領域１（１５０１）内の内部素子（静電耐圧非対応素子）１８０２に異常電圧が印加される恐れがある。セル配置領域１（１５０１）内の内部素子は、耐圧非対応素子であるため、異常電圧が印加されると静電破壊される。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００７−２７４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
近年、半導体記憶装置のチップサイズが縮小されてきているが、このチップサイズの縮小により、ＶＳＳＱパッド１４３又は１４５とセル配置領域１（１５０１）に配置された内部素子（静電耐圧非対応素子）との間の引き込み配線１５３１及び１５４１、１５３２及び１５４２等の長さも短くなってきており、ＶＳＳＱパッド１４３又は１４５とセル配置領域１（１５０１）に配置された素子との間の抵抗値が小さくなってきている。このため、ＶＳＳＱパッド１４３、１４５及びＶＤＤＱパッド１４４のいずれかのパッドに静電気などの異常電圧が印加された場合、電源保護素子５１１、５１２及び５２１が導通状態となる前に、この異常電圧がセル配置領域１（１５０１）内の内部素子に伝わる事により、内部素子が静電気放電破壊される恐れがあった。なお、ここでは、ＶＳＳＱの例を述べたが、ＶＤＤＱについても同様の問題がある。
【課題を解決するための手段】
【００２２】
上記課題を解決するため、本発明は、第１のパッドと、第１の方向に延在形成されたサブ幹線配線と、前記第１のパッドと前記サブ幹線配線との間に前記第１の方向に延在形成されたメイン幹線配線と、前記第１の方向にほぼ直交する第２の方向に延在形成されて前記第１のパッドと前記メイン幹線配線とに接続され、前記サブ幹線配線とは直接接続されない第１の引き込み配線と、前記第１の引き込み配線から離間した位置において、前記第２の方向に延在形成されて前記メイン幹線配線を前記サブ幹線配線に接続する第２の引き込み配線と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００２３】
本発明によれば、第１のパッド（例えばＶＳＳＱパッド、ＶＤＤＱパッド等の電源パッド）とメイン幹線配線（例えば、ＶＳＳＱメイン幹線、ＶＤＤＱメイン幹線）とを接続し、サブ幹線配線とは直接接続されない第１の引き込み配線（例えば、第１ＶＳＳＱ引き込み配線、第１ＶＤＤＱ引き込み配線）と、メイン幹線配線とサブ幹線配線（例えば、ＶＳＳＱサブ幹線、ＶＤＤＱサブ幹線）とを第１の引き込み配線と離間した位置において接続する第２の引き込み配線を有する構成となっている。このため、メイン幹線配線とサブ幹線配線とが、共通の引き込み配線である第１の引き込み配線で接続される場合、つまり、第１の引き込み配線がメイン幹線配線とサブ幹線配線との両方に直接接続されている場合、に比較して、第1のパッドに印加された異常電圧が内部素子に伝搬するまでの時間を長くすることができ、第1のパッドに印加された異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置の各実施形態の全体構成の一例を半導体記憶装置として示す全体ブロック図である。
【図２】図１の半導体記憶装置１０１のチップレイアウト概略図である。
【図３】本発明の第１の実施形態のデータ系周辺回路配置領域の構成（ＶＳＳＱ配線）を示す平面模式図である。
【図４】本発明の第１の実施形態のデータ系周辺回路配置領域の構成（ＶＤＤＱ配線）を示す平面模式図である。
【図５】図３及び図４のセル配置領域２（３０２）近傍の回路配置を示す模式図である。
【図６】図１のデータ入出力部１２１の構成例を示すブロック図である。
【図７】本発明の各実施形態において異常電圧が印加された場合の動作例を示す概念図である。
【図８】本発明の第２の実施形態のデータ系周辺回路配置領域の構成（ＶＳＳＱ、ＶＤＤＱ配線）を示す平面模式図である。
【図９】本発明の第３の実施形態のデータ系周辺回路配置領域の構成（ＶＳＳＱ配線）を示す平面模式図である。
【図１０】本発明の第３の実施形態のデータ系周辺回路配置領域の構成（ＶＤＤＱ配線）を示す平面模式図である。
【図１１】本発明の各実施形態においてセル配置領域１及び２に配置される素子の等価回路を示す回路図である。
【図１２】従来のデータ系周辺回路配置領域の構成（例：４ＤＱ１単位について）を示す平面模式図である。
【図１３】静電耐圧対応素子と静電耐圧非対応素子の平面構造を示す模式図である。
【図１４】図１２のセル配置領域２（１５０２）近傍の回路配置を示す模式図である。
【図１５】異常電圧が印加された場合の動作を示す概念図（内部素子が静電破壊される場合）である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の半導体装置の各実施形態の全体構成の一例を半導体記憶装置として示す全体ブロック図である。半導体記憶装置１０１は、メモリセルアレイ１１１、書き込み読み出し制御回路部１１２、複数のデータ入力出部１２１〜１２５、それぞれ関連する複数のデータ入力出部１２１〜１２５の１つに接続された入出力端子であるＤＱ０端子２５１〜ＤＱ３１端子２５９、コマンド（ＣＭＤ）・アドレス（ＡＤＤ）端子群１３１、クロック（ＣＫ、／ＣＫ、ＣＫＥ）端子群１３２、破線のブロック１０２内に配置されているデータ入出力部１２１〜１２５に電源を供給するデータ系の電源端子であるＶＤＤＱ端子（ＶＤＤＱ０端子２４４、ＶＤＤＱ１１端子２４６）、ＶＳＳＱ端子（ＶＳＳＱ０端子２４３、ＶＳＳＱ１端子２４５、ＶＳＳＱ１２端子２４７）、データ入出力部１２１〜１２５以外の部分等に電源供給する電源端子であるＶＤＤ端子２４１、ＶＳＳ２４２端子を備えている。
【００２６】
メモリセルアレイ１１１は、格子状に配列された複数のメモリセルを有して構成されている。書き込み読み出し制御回路部１１２は、コマンド・アドレス端子群１３１及びクロック端子群１３２に入力された各信号に基づいてメモリセルアレイ１１１へのデータの書き込み、メモリセルアレイ１１１からのデータの読み出し等を制御する。コマンド・アドレス端子１３１群及びクロック端子群１３２は、それぞれ複数の端子を有して構成されている。
【００２７】
入出力端子であるＤＱ０端子２５１、ＤＱ１端子２５２、ＤＱ２端子２５３、ＤＱ３端子２５４、…、ＤＱ３１端子２５９は、データ入出力部１２１、１２２、１２３、１２４、…、１２５に接続され、各データ入出力部１２１〜１２５は書き込み読み出し制御回路部１１２に接続されている。書き込み読み出し制御回路部１１２によってメモリセルアレイ１１１から読み出された読み出しデータは、データ入出力部１２１〜１２５を介してＤＱ０端子２５１〜ＤＱ３１端子２５９から出力される。ＤＱ０端子２５１〜ＤＱ３１端子２５９に入力された書き込みデータは、データ入出力部１２１〜１２５を介して書き込み読み出し制御回路部１１２に入力され、さらに書き込み読み出し制御回路部１１２の制御によってメモリセルアレイ１１１における所定のアドレスのメモリセルに書き込まれる。ＤＱ０端子２５１〜ＤＱ３１端子２５９において入出力されるデータの信号レベルが、電源端子であるＶＤＤＱ端子（ＶＤＤＱ０端子２４４、ＶＤＤＱ１１端子２４６）、ＶＳＳＱ端子（ＶＳＳＱ０端子２４３）に印加される電位に設定される。
【００２８】
図２は、図１の半導体記憶装置１０１のチップレイアウト概略図である。以降（特に、図４、図５、図８、図９、図１０）で述べるデータ系周辺回路配置領域のチップ上の位置を示している。半導体記憶装置１０１に対応するチップ２０１上には、図１のメモリセルアレイ１１１を２分割して配置する領域であるメモリセルアレイ領域２１１とメモリセルアレイ領域２１２とが２段に分かれて配置されている。
そして、メモリセルアレイ領域２１１とメモリセルアレイ領域２１２に挟まれた領域に、４カ所に分かれてデータ系周辺回路配置領域２２１〜２２４が配置されている。データ系周辺回路配置領域２２１、２２２、２２３及び２２４は、図１のデータ入力出部１２１〜１２５、入出力端子であるＤＱ０端子２５１〜ＤＱ３１端子２５９に接続されるＤＱパッド、電源端子であるＶＤＤＱ０端子２４４、ＶＤＤＱ１１端子２４６、ＶＳＳＱ０端子２４３、ＶＳＳＱ１端子２４５、ＶＳＳＱ１２端子２４７等に接続されるデータ系（ＤＱ用）電源パッドが配置されている。４カ所のデータ系周辺回路配置領域２２１、２２２、２２３及び２２４には、図１の３２個の入出力端子であるＤＱ０端子２５１〜ＤＱ３１端子２５９が例えば８個ずつに分かれて配置されている。
【００２９】
図３は、本発明の第１の実施形態の構成を示す平面模式図であり、図２のデータ系周辺回路配置領域２２１内のレイアウトを平面図として示す模式図である。ただし、図３は、ＶＳＳＱ配線の部分を示しており、ＶＤＤＱ部分の配線については図４を参照して後述する。図３（ａ）は、図３（ｂ）のデータ系周辺回路配置領域２２１内の一部分３１１を拡大して示した図である。図３（ｂ）に示すように、データ系周辺回路配置領域２２１には、複数のＤＱ用電源パッド（ＶＤＤＱ、ＶＳＳＱ）に挟まれる形で、データ入出力用のＤＱパッドが複数配列されている。ただし、図３に示す複数のＤＱパッドは、入出力端子であるＤＱ０端子２５１〜ＤＱ３１端子２５９のいずれかに接続されるもののほか、図示していないＤＱＳ端子（データストローブ信号端子）やＤＱＭ端子（データマスク信号端子）に接続されるＤＱＳ（データストローブパッド）やＤＱＭ（データマスクパッド）等を含んでいるものとする。また、ＶＤＤＱパッドとＶＳＳＱパッドはそれに接続される配線の配置も含めて入れ替え可能である。
【００３０】
データ系周辺回路配置領域２２１には、また、第１のセル配置領域であるセル配置領域１（３０１）と、第２のセル配置領域であるセル配置領域２（３０２）とが配置されている。セル配置領域１（３０１）は、第１の内部素子である静電耐圧非対応素子（以下では単に内部素子と記載する場合もある）を用いたセル群（出力制御部、レベルシフト部、入力バッファ、補償容量等）が配置される領域である。セル配置領域１（３０１）に配置された各素子には図３（ａ）のＶＳＳＱサブ幹線３５１〜３５３から接地電位が供給される。また、セル配置領域２（３０２）は、ＤＱ用電源パッド（ＶＳＳＱ０パッド１４３、ＶＤＤＱ０パッド１４４、ＶＳＳＱ１パッド１４５）とセル配置領域１（３０１）との間に配置され、セル配置領域１（３０１）の延在方向に沿って延在する領域であって、耐圧対応素子である静電耐圧対応素子（保護素子、出力バッファ）を用いたセル群（電源保護素子、入力保護素子、出力バッファ）が配置される。セル配置領域２（３０２）に配置された各素子には図３（ａ）のＶＳＳＱメイン幹線３２１から接地電位が供給される。静電耐圧非対応素子の構成は、図１３（ｂ）を参照して説明した通りである。また、静電耐圧非対応素子の耐圧性よりも高い耐圧性を有する静電耐圧対応素子の構成例は、図１３（ａ）を参照して説明した通りである。
【００３１】
図３（ａ）に示すように、部分３１１内には、ＶＳＳＱ０パッド１４３、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＶＤＤＱ０パッド１４４、ＤＱ２パッド１５３、ＤＱ３パッド１５４、及びＶＳＳＱ１パッド１４５が、この順でセル配置領域１（３０１）の延在方向に沿って並んで配置されている。ここで、ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５が、図１に示した接地電位を印加するための電源端子であるＶＳＳＱ０端子２４３及びＶＳＳＱ１端子２４５にそれぞれ接続されるパッドである。ＶＤＤＱ０パッド１４４が、図１の電源電位を印加するための電源端子であるＶＤＤＱ０端子２４４に接続されるパッドである。そして、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４が、入出力端子であるＤＱ０端子２５１、ＤＱ１端子２５２、ＤＱ２端子２５３、及びＤＱ３端子２５４に接続されるパッドである。
【００３２】
セル配置領域１（３０１）には、セル配置領域１（３０１）の延在方向に延在する（長手方向を有する）３本のＶＳＳＱサブ幹線３５１、３５２及び３５３が配置されている。また、セル配置領域２（３０２）には、セル配置領域１（３０１）の延在方向に延在する１本のＶＳＳＱメイン幹線３２１が配置されている。さらに、セル配置領域２（３０２）には、ＶＳＳＱメイン幹線３２１とＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５とを、コンタクトホール３６１及び３６６を介して接続する第１ＶＳＳＱ引き込み配線３３１及び３３２が配置されている。また、セル配置領域１（３０１）には、３本のＶＳＳＱサブ幹線３５１〜３５３とＶＳＳＱメイン幹線３２１とを、コンタクトホール３６２、３６３、３６４及び３６５を介して接続する第２ＶＳＳＱ引き込み配線３４１が配置されている。なお、各配線は多層で配線されていて、ＶＳＳＱメイン幹線３２１並びにＶＳＳＱサブ幹線３５１、３５２及び３５３と、第２ＶＳＳＱ引き込み配線３４１並びに第１ＶＳＳＱ引き込み配線３３１及び３３２とは、異なる配線層に形成されている。
【００３３】
図３に示す例では、ＶＳＳＱパッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）とＶＳＳＱメイン幹線３２１とが第１ＶＳＳＱ引き込み配線３３１及び３３２で接続され、ＶＳＳＱメイン幹線３２１とＶＳＳＱサブ幹線３５１〜３５３とが第２ＶＳＳＱ引き込み配線３４１で接続されている。第２ＶＳＳＱ引き込み配線３４１は、ＶＳＳＱパッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）とＶＳＳＱサブ幹線３５１〜３５３とを最短距離で繋ぐ直線（Ｌ＿ｍｉｎ１）上ではない場所に配置されている。
【００３４】
本実施形態では、特に第２ＶＳＳＱ引き込み配線３４１をＶＤＤＱパッド（ＶＤＤＱ０パッド１４４）とＶＳＳＱサブ幹線３５１〜３５３とを最短距離で繋ぐ直線（Ｌ＿ｍｉｎ２）上に配置している。本実施形態では、このような配置をとることで、第２ＶＳＳＱ引き込み配線３４１が、ＶＳＳＱ０パッド１４３、ＶＳＳＱ１パッド１４５から共に略同一の距離で、且つ、各々のパッドから最短距離ではない位置に配置されている。
【００３５】
このように、図３に示すレイアウトでは、ＶＳＳＱ０パッド１４３（第１のパッド）と、セル配置領域１内に配置され、ＶＳＳＱ０パッド１４３を介して外部から供給される電位をセル配置領域１内の内部素子に供給するＶＳＳＱサブ幹線３５１〜３５３とが、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離Ｌ＿ｍｉｎ１では接続されず、最短距離Ｌ＿ｍｉｎ１よりも長い配線長を有する。言い換えれば、図３に示すレイアウトでは、ＶＳＳＱ０パッド１４３に入力された電位がＶＳＳＱサブ幹線３５１〜３５３に達するまでに要する時間を増加させるために、ＶＳＳＱパッドとＶＳＳＱメイン幹線３２１及びＶＳＳＱサブ幹線３５１〜３５３とを、共通の引き込み配線で接続するのではなく、ＶＳＳＱパッドとＶＳＳＱメイン幹線３２１とを接続する第１ＶＳＳＱ引き込み配線３３１と、ＶＳＳＱメイン幹線３２１（の部分）とＶＳＳＱサブ幹線３５１〜３５３とを接続する第２ＶＳＳＱ引き込み配線３４１とが設けられている。すなわち、ＶＳＳＱ０パッド１４３に入力された電位は、ＶＳＳＱサブ幹線３５１〜３５３に対して、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との其々を最短距離では接続されず、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との其々を最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されることになる。
【００３６】
また、図３に示すレイアウトでは、第１ＶＳＳＱ引き込み配線３３１（第１の引き込み配線）によって、ＶＳＳＱ０パッド１４３（第１のパッド）とＶＳＳＱメイン幹線３２１（第２の電源線）上のコンタクトホール３６１（第１接続点）とが接続され、そして、第１ＶＳＳＱ引き込み配線３３２（第２の引き込み配線）によって、ＶＳＳＱ１パッド１４５（第２のパッド）とＶＳＳＱメイン幹線３２１（第２の電源線）上のコンタクトホール３６６（第２接続点）とが接続されている。さらに、第２ＶＳＳＱ引き込み配線３４１（第３の引き込み配線）によって、最短距離Ｌ＿ｍｉｎ１の直線上で接続する配線等の他の配線を配置することなく、コンタクトホール３６１（第１接続点）とコンタクトホール３６６（第２接続点）との間に位置し、コンタクトホール３６１（第１接続点）及びコンタクトホール３６６（第２接続点）から離間したＶＳＳＱメイン幹線３２１上のコンタクトホール３６２（第３接続点）と、ＶＳＳＱサブ幹線３５１〜３５３とが接続されている。
【００３７】
図３に示すレイアウトにおいて、ＶＳＳＱ０パッド１４３に印加された電位は、矢印３７１、３７２、３７３、３７４（並びに３７６及び３７９）、３７５（並びに３７７及び３８０）、３７８（及び３８１）の経路等で伝搬する。また、ＶＳＳＱ１パッド１４５に印加された電位は、矢印３８２、３８３、３７３、３７４（並びに３７６及び３７９）、３７５（並びに３７７及び３８０）、３７８（及び３８１）の経路等で伝搬する。
【００３８】
本レイアウト構成の場合、ＶＳＳＱ０パッド１４３に入力された電位は、ＶＳＳＱサブ幹線３５１〜３５３に対して、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＳＳＱパッド１４３に異常電位が印加された場合、セル配置領域２（３０２）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介して他のＶＳＳＱパッドから放電する前にセル配置領域１（３０１）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。つまり、ＶＳＳＱパッドとＶＳＳＱメイン幹線３２１とを接続する第１ＶＳＳＱ引き込み配線３３１及び３３２がＶＳＳＱサブ幹線３５１〜３５３に直接接続されていないため、第１ＶＳＳＱ引き込み配線３３１及び３３２がＶＳＳＱサブ幹線３５１〜３５３に直接接続されている場合に比較して、ＶＳＳＱパッド１４３に印加された異常電圧が、ＶＳＳＱサブ幹線３５１〜３５３から接地電位が供給されるセル配置領域１（３０１）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【００３９】
図４は、第１の実施形態のデータ系周辺回路配置領域の構成（ＶＤＤＱ配線）を示す平面模式図であり、図２のデータ系周辺回路配置領域２２１内のレイアウトを平面図として示す模式図である。図４において、図３と同一の構成には同一の符号を用いている。図４（ａ）は、図４（ｂ）のデータ系周辺回路配置領域２２１内の一部分４１１（図３の部分３１１に対応する領域）を拡大して示した図である。
【００４０】
セル配置領域１（３０１）に配置された各素子（各内部素子）には図４（ａ）のＶＤＤＱサブ幹線４５１〜４５３から電源電位が供給される。また、セル配置領域２（３０２）に配置された各素子（保護素子、出力バッファ）に図４（ａ）のＶＤＤＱメイン幹線４２１から電源電位が供給される。
【００４１】
セル配置領域１（３０１）には、セル配置領域１（３０１）の延在方向に延在する（長手方向を有する）３本のＶＤＤＱサブ幹線４５１、４５２及び４５３が配置されている。また、セル配置領域２（３０２）には、セル配置領域１（３０１）の延在方向に延在する１本のＶＤＤＱメイン幹線４２１が配置されている。さらに、セル配置領域２（３０２）には、ＶＤＤＱメイン幹線４２１とＶＤＤＱ０パッド１４４とを、コンタクトホール４６１を介して接続する第１ＶＤＤＱ引き込み配線４３１が配置されている。また、セル配置領域１（３０１）には、３本のＶＤＤＱサブ幹線４５１〜４５３とＶＤＤＱメイン幹線４２１とを、コンタクトホール４６２、４６３、４６４及び４６５並びに４６６、４６７、４６８及び４６９を介して接続する第２ＶＤＤＱ引き込み配線４４１及び４４２が配置されている。なお、各配線は多層で配線されていて、ＶＤＤＱメイン幹線４２１並びにＶＤＤＱサブ幹線４５１、４５２及び４５３と、第２ＶＤＤＱ引き込み配線４４１及び４４２並びに第１ＶＤＤＱ引き込み配線４３１とは、異なる配線層に形成されている。
【００４２】
図４に示す例では、ＶＤＤＱパッド（ＶＤＤＱ０パッド１４４）とＶＤＤＱメイン幹線４２１とが第１ＶＤＤＱ引き込み配線４３１で接続され、ＶＤＤＱメイン幹線４２１とＶＤＤＱサブ幹線４５１〜４５３とが第２ＶＤＤＱ引き込み配線４４１及び４４２で接続されている。第２ＶＤＤＱ引き込み配線４４１及び４４２は、ＶＤＤＱパッド（ＶＤＤＱ０パッド１４４）とＶＤＤＱサブ幹線４５１〜４５３とを最短距離で繋ぐ直線（Ｌ＿ｍｉｎ３）上ではない場所に配置されている。
【００４３】
本実施形態では、特に第２ＶＤＤＱ引き込み配線４４１及び４４２をＶＳＳＱパッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）とＶＤＤＱサブ幹線４５１〜４５３とを最短距離で繋ぐ直線（Ｌ＿ｍｉｎ４）上に配置している。本実施形態では、このような配置をとることで、第２ＶＤＤＱ引き込み配線４４１及び４４２が、ＶＤＤＱ０パッド１４４から共に略同一の距離で、且つ、各々のパッドから最短距離ではない位置に配置されている。
【００４４】
図４に示すレイアウトにおいて、ＶＤＤＱ０パッド１４４に印加された電位は、矢印４７１、４７２、４７３、４７４（及び４７６）、４７５（及び４７７）、４７８等の経路で伝搬するとともに、矢印４７１、４８２、４８３、４８４（及び４７９）、４８５（及び４８０）、４８１の経路等で伝搬する。
【００４５】
本レイアウト構成の場合、ＶＤＤＱ０パッド１４４に入力された電位は、ＶＤＤＱサブ幹線４５１〜４５３に対して、ＶＤＤＱ０パッド１４４とＶＤＤＱサブ幹線４５１〜４５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＤＤＱパッド１４４に異常電位が印加された場合、セル配置領域２（３０２）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介してＶＳＳＱパッドから放電する前にセル配置領域１（３０１）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。つまり、ＶＤＤＱパッドとＶＤＤＱメイン幹線４２１とを接続する第１ＶＤＤＱ引き込み配線４３１がＶＤＤＱサブ幹線４５１〜４５３に直接接続されていないため、第１ＶＤＤＱ引き込み配線４３１がＶＤＤＱサブ幹線４５１〜４５３に直接接続されている場合に比較して、ＶＤＤＱ０パッド１４４に印加された異常電圧が、ＶＤＤＱサブ幹線４５１〜４５３から電源電位が供給されるセル配置領域１（３０１）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【００４６】
尚、図３及び図４では、ＶＳＳＱ配線とＶＤＤＱ配線とを別々の図面で示したが、実際には、データ系周辺回路配置領域にはＶＳＳＱ配線とＶＤＤＱ配線との両方が形成されている。好ましくは、ＶＳＳＱメイン幹線３２１、ＶＤＤＱメイン幹線４２１、ＶＳＳＱサブ幹線３５１、３５２及び３５３、並びにＶＤＤＱサブ幹線４５１、４５２及び４５３が同一の配線層に形成され、第２ＶＳＳＱ引き込み配線３４１、並びに第１ＶＳＳＱ引き込み配線３３１及び３３２と第２ＶＤＤＱ引き込み配線４４１及び４４２、並びに第１ＶＤＤＱ引き込み配線４３１とが同一の配線層に形成される。また、ＶＳＳＱメイン幹線３２１は、ＶＤＤＱメイン幹線４２１から絶縁され、且つ、ＶＤＤメイン幹線４２１に沿って延在形成される。同様に、ＶＳＳＱサブ幹線３５１、３５２及び３５３は、ＶＤＤＱサブ幹線４５１、４５２及び４５３から絶縁され、且つ、ＶＤＤＱサブ幹線４５１、４５２及び４５３に沿って延在形成される。
【００４７】
図５は、図３及び図４のセル配置領域２（３０２）近傍の回路配置を示す模式図である。なお、図３及び図４、並びに図１４に示すものと同一の構成には同一の符号を用いている。図５において、セル配置領域２（３０２）には、ＶＳＳＱメイン幹線３２１、ＶＤＤＱメイン幹線４２１、共通放電線５０１、第２ＶＳＳＱ引き込み配線３４１、第２ＶＤＤＱ引き込み配線４４１及び４４２、第１ＶＳＳＱ引き込み配線３３１及び３３２、第１ＶＤＤＱ引き込み配線４３１、電源保護素子５１１、５１２及び５２１、入力保護素子５３１、５３２、５３３及び５３４、並びに、出力バッファ５４１、５４２、５４３及び５４４が配置されている。
【００４８】
共通放電線５０１は、電源保護素子５１１を介してＶＳＳＱ０パッド１４３に接続され、電源保護素子５１２を介してＶＳＳＱ１パッド１４５に接続され、電源保護素子５２１を介してＶＤＤＱ０パッド１４４に接続され、入力保護素子５３１、５３２、５３３及び５４４を其々介して、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と接続されている。この共通放電線５０１は、各パッドに静電気などの異常電圧が印加された場合に、それをＶＳＳＱ０パッド１４３やＶＳＳＱ１パッド１４５から放電するために用いられる幹線である。また、共通放電線５０１には、不図示の電源パッドから接地電位が供給されている。
【００４９】
電源保護素子５１１及び５１２は、ＶＳＳＱ０パッド１４３、ＶＳＳＱ１パッド１４５、ＶＤＤＱ０パッド１４３、及びＤＱパッドのいずれか１つのパッドに静電気などの異常電圧が印加された場合に動作（導通状態となり）、共通放電線５０１を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５に印加された異常電圧を、他のＶＳＳＱから放電する。具体的には、例えば、ＶＳＳＱ０パッド１４３に異常電圧が印加された場合はＶＳＳＱパッド１４４から異常電圧を放電し、ＶＳＳＱパッド１４４に異常電圧が印加された場合はＶＳＳＱパッド１４３から異常電圧を放電する。電源保護素子５２１は、ＶＤＤＱ０パッド１４４に静電気などの異常電圧が印加された場合に、共通放電線５０１を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５から放電する。
【００５０】
入力保護素子５３１、５３２、５３３及び５３４は、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と図示していないセル配置領域１（３０１）内の入力バッファとの間に配置されていて、各ＤＱパッド１５１〜１５４に静電気などの異常電圧が印加された場合に、共通放電線５０１と電源保護素子５１１又は５１２を介して、ＶＳＳＱ０パッド１４３又はＶＳＳＱ１パッド１４５から放電する。
【００５１】
出力バッファ５４１、５４２、５４３及び５４４は、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４と図示していないセル配置領域１（３０１）内の出力制御部との間に配置されていて、ＶＳＳＱメイン幹線１５２１とＶＤＤＱメイン幹線４２１との間の電圧を電源として動作する。
【００５２】
図６は、図１のデータ入出力部１２１〜１２５の構成例（ここではデータ入出力部１２１の場合を代表して示している）を示すブロック図である。図６において、図５に示すものと同一の構成には同一の符号を用いている。図６に示す構成例では、ＶＤＤ又はＶＳＳ電源で動作する回路ブロック５６１内に、図１の書き込み読み出し制御回路１１２に接続されるデータ制御部５６２と、データ制御部５６２に出力が接続される入力バッファ５６３とが設けられている。ＶＤＤＱ又はＶＳＳＱ電源で動作する回路ブロック５６５内に、出力制御部５６６と、出力制御部５６６に入力が接続される出力バッファ５４１とが設けられている。また、データ制御部５６２と出力制御部５６６との間に、レベルシフト部５６４が設けられている。また、ＤＱ０パッド１５１には、出力バッファ５４１の出力と、入力保護素子５３１と、抵抗５７０とが接続されている。入力保護素子５３１は、ＮＭＯＳトランジスタ５７１で構成されていて、抵抗５７０とＤＱ０パッドとを接続する配線に一方の端子が接続され、他方の端子及び制御端子は共に共通放電線５０１に接続されている。
【００５３】
レベルシフト部５６４の内部の少なくとも最終段の回路、出力制御部５６６、出力バッファ５４１は、ＶＤＤＱ／ＶＳＳＱ端子からの電源供給を受けて動作する。残りの部分は、ＶＤＤ／ＶＳＳ端子からの電源供給を受けて動作する。なお、周辺電位ＶＰＥＲＩはＶＤＤに基づいて内部で発生させる。ここで、ＶＳＳとＶＳＳＱ及びＶＤＤとＶＳＳＱとは、互いに接続されていない。
【００５４】
ＤＱ０パッド１５１に直接接続される出力バッファ５４１と入力保護素子５３１とは、静電耐圧対応素子で形成され、セル配置領域２（３０２）に配置される。レベルシフト部５６４、出力制御部５６６、入力バッファ５６３、データ制御部５６２は、静電耐圧非対応素子で形成され、セル配置領域１（３０１）に配置される。
【００５５】
図７は、図５に示すＶＳＳＱ０パッド１４３に異常電圧が印加された場合の動作を説明するための概念図である。電源保護素子５１１及び５１２が正常に機能する、つまり、導通状態となる場合は、ＶＳＳＱ０パッド１４３に印加された異常電位は、電源保護素子５１１、共通放電線５０１及び電源保護素子５１２を介し、破線の矢印で示す経路で、他の接地電源パッドであるＶＳＳＱ１パッド１４５に放電される。
このため、電源保護素子５１１及び５１２が正常に機能する、つまり、導通状態となる場合、セル配置領域１（１５０１）内の内部素子（静電耐圧非対応素子）１８０２に異常電圧が印加され内部素子（静電耐圧非対応素子）１８０２が静電破壊されることはない。
【００５６】
本実施形態の構成では、図３に示すとおり、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との其々を最短距離では接続されず、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との其々を最短距離で繋ぐ直線よりも長い配線長を有する配線部で接続することで、図１５に示したセル配置領域１（１５０１）内の内部素子１８０１に比べて、ＶＳＳＱ０パッド１４３からセル配置領域１（３０１）内の内部素子５８１までの配線長を長くしている。より具体的には、本実施形態では、図５に示した第１ＶＳＳＱ引き込み配線３３１、ＶＳＳＱメイン幹線３２１、第２ＶＳＳＱ引き込み配線３４１の合計の時定数が、図５に示すＶＳＳＱ０パッド１４３に異常電圧が印加された場合に電源保護素子５１１が導通状態となる時間よりも長くなるように構成されている。
したがって、本実施形態のレイアウト構成の場合、図５に示すＶＳＳＱ０パッド１４３に異常電圧が印加された場合、電源保護素子５１１及び５１２が導通状態となる前に、セル配置領域１（３０１）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加されることがない。
【００５７】
ここで、図１１を参照して、図３〜図７に示したセル配置領域２（３０２）に配置される各素子の等価回路について説明する。図１１（ａ）は入力保護素子又は電源保護素子（以下、図１１の説明においては、ＥＳＤ保護素子と記載）の一例を示し、図１１（ｂ）はＥＳＤ保護素子の他の一例を示し、図１１（ｃ）は出力回路素子の一例を示し、そして、図１１（ｄ）は図１１（ｃ）の出力回路素子とその前段の回路素子の一例を示している。
【００５８】
図１１（ａ）のＥＳＤ保護素子は、制御電極（ゲート）と一方の電極（ソース又はドレイン）が図５に示した共通放電線５０１である接地電位１４０２に接続され、他方の電極（ドレイン又はソース）が保護対象の配線１４０３に接続されたＮチャネルトランジスタ（ＭＯＳ（金属酸化膜半導体）トランジスタ）１４０１から構成されている。図１１（ｂ）のＥＳＤ保護素子は、制御端子（ゲート）と一方の電極（ソース又はドレイン）が電源電位１４１２に接続され、他方の電極（ドレイン又はソース）が保護対象の配線１４１３に接続されたＰチャネルトランジスタ１４１３から構成されている。ここで、図１１（ｂ）に示したＥＳＤ保護素子を電源保護素子として用いる場合には、図５に示した共通放電線５０１に代えて、不図示の電源パッドから電源電位が供給される共通放電線を電源電位１４１２として用いる。図１１（ｃ）の出力回路素子は、相補の信号線１４２６及び１４２７にそれぞれゲートが接続されたＰチャネルトランジスタ１４２１及びＮチャネルトランジスタ１４２２とから構成されている。この場合、Ｐチャネルトランジスタ１４２１のソースは電源電位１４２３に接続され、ドレインは出力信号線１４２５に接続されている。Ｎチャネルトランジスタ１４２２のソースは接地電位１４２４に接続され、ドレインは出力信号線１４２５に接続されている。
【００５９】
図１１（ｄ）の回路は、図１１（ｃ）の出力回路１４３１と、信号線１４２６に出力が接続されたインバータ１４４２と、信号線１４２７に出力が接続されたインバータ１４５２とから構成されている。インバータ１４４２は、抵抗１４４４を介して電源電位１４４３に接続されるとともに、抵抗１４４６を介して接地電位１４４５に接続されている。インバータ１４５２は、抵抗１４５４を介して電源電位１４５３に接続されるとともに、抵抗１４５６を介して接地電位１４５５に接続されている。インバータ１４４２及びインバータ１４５２の入力は、相補の信号線１４４１及び１４５１に接続されている。
【００６０】
次に、図８を参照して本発明の第２の実施形態について説明する。図８（ａ）、（ｂ）は、本発明の第２の実施形態の構成を示す平面模式図であり、図２のデータ系周辺回路配置領域２２１内のレイアウトを平面図として示す模式図である。図８（ａ）は、ＶＳＳＱ配線の部分を示しており、図８（ｂ）は、ＶＤＤＱ配線の部分を示している。
【００６１】
図８（ａ）は、図３の部分領域３１１に対応するデータ系周辺回路配置領域２２１内の一部分のレイアウトを平面図として示す模式図である。この場合、図８（ａ）に示す領域では、図３のセル配置領域２（３０２）に対応するセル配置領域２が、第１の部分及び第２の部分である複数のセル配置領域２（７２１）、（７２２）及び（７２３）に分割され、各パッド１４３、１５１、１５２、１４４、…が並んだ方向で分散するように配置されている。そして、セル配置領域１が、図３のセル配置領域１（３０１）に対応する第１のセル配置領域であるセル配置領域１ａ（７１１）と、新たに追加された領域である、セル配置領域２（７２１）及び（７２２）の間に配置されている領域であり、第３のセル配置領域であるセル配置領域１ｂ（７１２）と、セル配置領域２（７２２）及び（７２３）の間に配置されている領域であり、第３のセル配置領域であるセル配置領域１ｂ（７１３）とから構成されている。
【００６２】
セル配置領域１ａ（７１１）、１ｂ（７１２）及び１ｂ（７１３）は、静電耐圧非対応素子（内部素子）（第１の内部素子又は第２の内部素子）を用いたセル群（出力制御部、レベルシフト部、入力バッファ、補償容量等）が配置される領域である。セル配置領域１ａ（７１１）、１ｂ（７１２）及び１ｂ（７１３）に配置された各素子にはＶＳＳＱサブ幹線６５１〜６５３、又は第３ＶＳＳＱ引き込み配線６６１若しくは６６２から接地電位が供給される。また、セル配置領域２（７２１）、（７２２）及び（７２３）は、ＤＱ用
電源パッド（ＶＳＳＱ０パッド１４３、ＶＤＤＱ０パッド１４４、ＶＳＳＱ１パッド１４５）とセル配置領域１ａ（７１１）との間に配置され、セル配置領域１ａ（７１１）の延在方向に沿って延在する領域であって、静電耐圧対応素子（保護素子、出力バッファ）を用いたセル群（電源保護素子、入力保護素子、出力バッファ）が配置される。セル配置領域２（７２１）、（７２２）及び（７２３）に配置された各素子には、ＶＳＳＱメイン幹線６２１から接地電位が供給される。静電耐圧非対応素子の構成は、図１３（ｂ）を参照して説明したものと同じである。静電耐圧非対応素子の耐圧性よりも高い耐圧性を有する静電耐圧対応素子の構成例は、図１３（ａ）を参照して説明したものと同じである。
【００６３】
図８（ａ）に示す領域では、ＶＳＳＱ０パッド１４３、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＶＤＤＱ０パッド１４４、ＤＱ２パッド１５３、ＤＱ３パッド１５４、及びＶＳＳＱ１パッド１４５が、この順でセル配置領域１ａ（７１１）の延在方向に沿って並んで配置されている。ここで、ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５が、図１の接地電位を印加するための電源端子であるＶＳＳＱ０端子２４）及びＶＳＳＱ１端子２４５にそれぞれ接続されるパッドである。ＶＤＤＱ０パッド１４４が、図１の電源電位を印加するための電源端子であるＶＤＤＱ０端子２４４に接続されるパッドである。そして、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４が、入出力端子であるＤＱ０端子２５１、ＤＱ１端子２５２、ＤＱ２端子２５３、及びＤＱ３端子２５４に接続されるパッドである。
【００６４】
セル配置領域１ａ（７１１）には、セル配置領域１ａ（７１１）の延在方向に延在する（長手方向を有する）３本のＶＳＳＱサブ幹線６５１、６５２及び６５３が配置されている。また、セル配置領域２（７２１）、（７２２）及び（７２３）には、セル配置領域１ａ（７１１）の延在方向に延在する１本のＶＳＳＱメイン幹線６２１が配置されている。さらに、セル配置領域２（７２１）、（７２２）又は（７２３）には、ＶＳＳＱメイン幹線６２１とＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５とを、コンタクトホール７３１及び７３２を介して接続する第１ＶＳＳＱ引き込み配線６３１及び６３２が配置されている。また、セル配置領域１ａ（７１１）には、３本のＶＳＳＱサブ幹線６５１〜６５３とＶＳＳＱメイン幹線６２１とを、コンタクトホール７３３、７３４、７３５及び７３６を介して接続する第２ＶＳＳＱ引き込み配線６４１が配置されている。また、セル配置領域１ｂ（７１２）及び（７１３）内の各内部素子が、第３ＶＳＳＱ引き込み配線６６１又は６６２を介して、ＶＳＳＱサブ幹線６５１、６５２及び６５３にそれぞれ接続されている。この第３ＶＳＳＱ引き込み配線６６１及び６６２は、ＶＳＳＱサブ幹線６５１、６５２及び６５３に対してそれぞれコンタクトホール７３７〜７４２を介して接続されている。
【００６５】
なお、各配線は多層で配線されていて、ＶＳＳＱメイン幹線６２１並びにＶＳＳＱサブ幹線６５１、６５２及び６５３と、第２ＶＳＳＱ引き込み配線６４１、第１ＶＳＳＱ引き込み配線６３１及び６３２、並びに第３ＶＳＳＱ引き込み配線６６１及び６６２とは、異なる配線層に形成されている。
【００６６】
図８（ａ）に示すレイアウトにおいて、ＶＳＳＱ０パッド１４３に印加された電位は、矢印６７１、６７２、６７５、６７６及び６７７（並びに６７８及び６７９）の経路等で伝搬する。また、ＶＳＳＱ１パッド１４５に印加された電位は、矢印６７３、６７４、６７５、６７６及び６７７（並びに６７８及び６７９）の経路等で伝搬する。
【００６７】
本レイアウト構成の場合、第１の実施形態と同様に、ＶＳＳＱ０パッド１４３に入力された電位は、ＶＳＳＱサブ幹線６５１〜６５３に対して、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線６５１〜６５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＳＳＱパッド１４３に異常電位が印加された場合、セル配置領域２（７２１）、（７２２）及び（７２３）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介して他のＶＳＳＱパッドから放電する前に、セル配置領域１ａ（７１１）並びにセル配置領域１ｂ（７１２）及び（７１３）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。つまり、ＶＳＳＱパッドとＶＳＳＱメイン幹線６２１とを接続する第１ＶＳＳＱ引き込み配線６３１及び６３２がＶＳＳＱサブ幹線６５１〜６５３に直接接続されていないため、第１ＶＳＳＱ引き込み配線６３１及び６３２がＶＳＳＱサブ幹線６５１〜６５３に直接接続されている場合に比較して、ＶＳＳＱ０パッド１４３に印加された異常電圧が、ＶＳＳＱサブ幹線６５１〜６５３から接地電位が供給されるセル配置領域１ａ（７１１）並びにセル配置領域１ｂ（７１２）及び（７１３）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【００６８】
すなわち、図８（ａ）に示す第２の実施形態の構成では、図３に示す第１の実施形態の構成と比較して、セル配置領域２（７２１）、（７２２）及び（７２３）の間にセル配置領域１ｂ（７１２）及び（７１３）が配置され、第３の引き込み配線（第３ＶＳＳＱ引き込み配線６６１及び６６２）が新たに設けられ、セル配置領域１ｂ（７１２）及び（７１３）には、パッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）→第１の引き込み配線（第１ＶＳＳＱ引き込み配線６３１及び６３２）→メイン幹線（ＶＳＳＱメイン幹線６２１）→第２の引き込み配線（第２ＶＳＳＱ引き込み配線６４１）→サブ幹線（ＶＳＳＱサブ幹線６５１、６５２及び６５３）→第３の引き込み配線（第３ＶＳＳＱ引き込み配線６６１及び６６２）を介して電源が供給される点が異なる。
【００６９】
なお、セル配置領域１ｂ（７１２）及び（７１３）上にメイン電源幹線（ＶＳＳＱメイン幹線６２１）が配置されているが、メイン電源幹線（ＶＳＳＱメイン幹線６２１）からセル配置領域１ｂ（７１２）及び（７１３）へは、直接電源が供給されない。つまり、セル配置領域１ｂ（７１２）及び（７１３）とメイン電源幹線（ＶＳＳＱメイン幹線６２１）とを接続するコンタクトホールは配置されていない。
【００７０】
また、図８（ａ）に示す構成によれば、静電耐圧非対応素子である内部素子をパッド近傍に配置でき、チップサイズの縮小が図れる。
【００７１】
図８（ｂ）は、図８（ａ）の部分領域に対応するデータ系周辺回路配置領域２２１内の一部分のレイアウトを特にＶＤＤＱの配線について平面図として示す模式図である。図８（ｂ）において図８（ａ）に示すものと同一の構成には同一の符号を用いている。
【００７２】
図８（ｂ）において、セル配置領域１ａ（７１１）、１ｂ（７１２）及び１ｂ（７１３）に配置された各素子にはＶＤＤＱサブ幹線８５１〜８５３並びに第３ＶＤＤＱ引き込み配線８６１及び８６２から電源電位が供給される。また、セル配置領域２（７２１）、（７２２）及び（７２３）に配置された各素子には、ＶＤＤＱメイン幹線８２１から電源電位が供給される。
【００７３】
セル配置領域１ａ（７１１）には、セル配置領域１ａ（７１１）の延在方向に延在する（長手方向を有する）３本のＶＤＤＱサブ幹線８５１、８５２及び８５３が配置されている。また、セル配置領域２（７２１）、（７２２）及び（７２３）には、セル配置領域１ａ（７１１）の延在方向に延在する１本のＶＤＤＱメイン幹線８２１が配置されている。さらに、セル配置領域２（７２１）、（７２２）又は（７２３）には、ＶＤＤＱメイン幹線８２１とＶＤＤＱ０パッド１４４とを、コンタクトホール９３１を介して接続する第１ＶＤＤＱ引き込み配線８３１が配置されている。また、セル配置領域１ａ（７１１）には、３本のＶＤＤＱサブ幹線８５１〜８５３とＶＤＤＱメイン幹線８２１とを、コンタクトホール９３２、９３３、９３４、及び９３５を介して接続する第２ＶＤＤＱ引き込み配線８４１及びコンタクトホール９３９、９４０、９４１、及び９４２を介して接続する第２ＶＤＤＱ引き込み配線８４２が配置されている。また、セル配置領域１ｂ（７１２）及び（７１３）内の各内部素子が、第３ＶＤＤＱ引き込み配線８６１及び８６２を介して、ＶＤＤＱサブ幹線８５１、８５２及び８５３にそれぞれ接続されている。この第３ＶＤＤＱ引き込み配線８６１及び８６２は、ＶＤＤＱサブ幹線８５１、８５２及び８５３に対してそれぞれコンタクトホール９３６〜９３８及び９４３〜９４５を介して接続されている。
【００７４】
なお、各配線は多層で配線されていて、ＶＤＤＱメイン幹線８２１並びにＶＤＤＱサブ幹線８５１、８５２及び８５３と、第２ＶＤＤＱ引き込み配線８４１及び８４２、第１ＶＤＤＱ引き込み配線８３１、並びに第３ＶＤＤＱ引き込み配線８６１及び８６２とは、異なる配線層に形成されている。
【００７５】
図８（ｂ）に示すレイアウトにおいて、ＶＤＤＱ０パッド１４４に印加された電位は、矢印８７１、８７２、８７３、８７４、及び８７５の経路等で伝搬するともに、矢印８７１、８７６、８７７、８７８及び８７９の経路等でも伝搬する。
【００７６】
本レイアウト構成の場合、第１の実施形態と同様に、ＶＤＤＱ０パッド１４４に入力された電位は、ＶＤＤＱサブ幹線８５１〜８５３に対して、ＶＤＤＱ０パッド１４４とＶＤＤＱサブ幹線８５１〜８５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＤＤＱパッド１４４に異常電位が印加された場合、セル配置領域２（７２１）、（７２２）及び（７２３）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介してＶＳＳＱパッドから放電する前に、セル配置領域１ａ（７１１）並びにセル配置領域１ｂ（７１２）及び（７１３）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。つまり、ＶＤＤＱパッドとＶＤＤＱメイン幹線４２１とを接続する第１ＶＤＤＱ引き込み配線４３１がＶＤＤＱサブ幹線８５１〜８５３に直接接続されていないため、第１ＶＤＤＱ引き込み配線４３１がＶＤＤＱサブ幹線８５１〜８５３に直接接続されている場合に比較して、ＶＤＤＱ０パッド１４４に印加された異常電圧が、ＶＤＤＱサブ幹線８５１〜８５３から電源電位が供給されるセル配置領域１ａ（７１１）並びにセル配置領域１ｂ（７１２）及び（７１３）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【００７７】
すなわち、図８（ｂ）に示す第２の実施形態の構成では、図４に示す第１の実施形態の構成と比較して、セル配置領域２（７２１）、（７２２）及び（７２３）の間にセル配置領域１ｂ（７１２）及び（７１３）が配置され、第３の引き込み配線（第３ＶＤＤＱ引き込み配線８６１及び８６２）が新たに設けられ、セル配置領域１ｂ（７１２）及び（７１３）には、パッド（ＶＤＤＱ０パッド１４４）→第１の引き込み配線（第１ＶＤＤＱ引き込み配線８３１）→メイン幹線（ＶＤＤＱメイン幹線８２１）→第２の引き込み配線（第２ＶＤＤＱ引き込み配線８４１及び８４２）→サブ幹線（ＶＤＤＱサブ幹線８５１、８５２及び８５３）→第３の引き込み配線（第３ＶＤＤＱ引き込み配線８６１及び８６２）を介して電源が供給される点が異なる。
【００７８】
なお、セル配置領域１ｂ（７１２）及び（７１３）上にメイン電源幹線（ＶＤＤＱメイン幹線８２１）が配置されているが、メイン電源幹線（ＶＤＤＱメイン幹線８２１）からセル配置領域１ｂ（７１２）及び（７１３）へは、直接電源が供給されない。つまり、セル配置領域１ｂ（７１２）及び（７１３）とメイン電源幹線（ＶＤＤＱメイン幹線８２１）とを接続するコンタクトホールは配置されていない。
【００７９】
また、図８では、ＶＳＳＱ配線とＶＤＤＱ配線とを別々の図面で示したが、実際には、データ系周辺回路配置領域にはＶＳＳＱ配線とＶＤＤＱ配線との両方が形成されている。好ましくは、ＶＳＳＱメイン幹線６２１、ＶＤＤＱメイン幹線８２１、ＶＳＳＱサブ幹線６５１、６５２及び６５３、並びにＶＤＤＱサブ幹線８５１、８５２及び８５３が同一の配線層に形成され、第２ＶＳＳＱ引き込み配線６４１、第１ＶＳＳＱ引き込み配線６３１及び６３２、並びに第３ＶＳＳＱ引き込み配線６６１及び６６２と第２ＶＤＤＱ引き込み配線８４１及び８４２、第１ＶＤＤＱ引き込み配線８３１、並びに第３ＶＤＤＱ引き込み配線８６１及び８６２とが同一の配線層に形成される。また、ＶＳＳＱメイン幹線６２１は、ＶＤＤＱメイン幹線８２１から絶縁され、且つ、ＶＤＤＱメイン幹線８２１に沿って延在形成される。同様に、ＶＳＳＱサブ幹線６５１、６５２及び６５３は、ＶＤＤＱサブ幹線８５１、８５２及び８５３から絶縁され、且つ、ＶＤＤＱサブ幹線８５１、８５２及び８５３に沿って延在形成される。
【００８０】
次に、図９及び図１０を参照して本発明の第３の実施形態について説明する。図９及び図１０は、本発明の第３の実施形態の実施形態の構成を示す平面模式図であり、図２のデータ系周辺回路配置領域２２１内のレイアウトを平面図として示す模式図である。図９は、ＶＳＳＱ配線の部分を示しており、図１０は、ＶＤＤＱ配線の部分を示している。
【００８１】
図９は、図３の部分領域３１１に対応するデータ系周辺回路配置領域２２１内の一部分のレイアウトを平面図として示す模式図である。この場合、図９に示す領域では、図３のセル配置領域２（３０２）に対応するセル配置領域２が、複数のセル配置領域２（１１２１）、（１１２２）及び（１１２３）に分割され、各パッド１４３、１５１、１５２、１４４、…が並んだ方向で分散するように配置されている。そして、セル配置領域１が、図３のセル配置領域１（３０１）に対応する第１のセル配置領域であるセル配置領域１ａ（１１１１）と、第２の実施形態で新たに追加されたセル配置領域１ｂ（７１２）及び（７１３）に対応する、セル配置領域２（１１２１）及び（１１２２）の間に配置されている第３のセル配置領域であるセル配置領域１ｂ（１１１２）、並びに、セル配置領域２（１１２２）及び（１１２３）の間に配置されている第３のセル配置領域であるセル配置領域１ｂ（１１１３）と、第３の実施形態で新たに追加された領域である各パッド１４３、１５１、１５２、１４４、１５３、１５４及び１４５の間に挟まれた第４のセル配置領域であるセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）とから構成されている。このセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）は、セル配置領域１ａ（１１１１）からＶＳＳＱ０パッド１４３等の側にセル配置領域２（１１２１）、（１１２２）及び（１１２３）よりも離間して配置されている。
【００８２】
セル配置領域１ａ（１１１１）、１ｂ（１１１２）、１ｂ（１１１３）、１ｃ（１１１４）〜（１１１９）は、静電耐圧非対応素子（内部素子）（第１の内部素子、第２の内部素子、又は第３の内部素子）を用いたセル群（出力制御部、レベルシフト部、入力バッファ、補償容量等）が配置される領域である。セル配置領域１ａ（１１１１）、１ｂ（１１１２）、１ｂ（１１１３）、１ｃ（１１１４）〜（１１１９）に配置された各素子にはＶＳＳＱサブ幹線１０５１〜１０５３、第３ＶＳＳＱ引き込み配線１０６２若しくは１０６５、又は、第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４若しくは１０６６から接地電位が供給される。また、セル配置領域２（１１２１）〜（１１２３）は、ＤＱ用電源パッド（ＶＳＳＱ０パッド１４３、ＶＤＤＱ０パッド１４４、ＶＳＳＱ１パッド１４５）とセル配置領域１ａ（１１１１）との間に配置され、セル配置領域１ａ（１１１１）の延在方向に沿って延在する領域であって、静電耐圧対応素子（保護素子、出力バッファ）を用いたセル群（電源保護素子、入力保護素子、出力バッファ）が配置される。セル配置領域２（１１２１）〜（１１２３）に配置された各素子には、ＶＳＳＱメイン幹線１０２１から接地電位が供給される。静電耐圧非対応素子の構成は、図１３（ｂ）を参照して説明したものと同じである。静電耐圧非対応素子の耐圧性よりも高い耐圧性を有する静電耐圧対応素子の構成例は、図１３（ａ）を参照して説明したものと同じである。
【００８３】
図９に示す領域では、ＶＳＳＱ０パッド１４３、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＶＤＤＱ０パッド１４４、ＤＱ２パッド１５３、ＤＱ３パッド１５４、及びＶＳＳＱ１パッド１４５が、この順でセル配置領域１ａ（１１１１）の延在方向に沿って並んで配置されている。ここで、ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５が、図１の接地電位を印加するための電源端子であるＶＳＳＱ０端子２４３及びＶＳＳＱ１端子２４５にそれぞれ接続されるパッドである。ＶＤＤＱ０パッド１４４が、図１の電源電位を印加するための電源端子であるＶＤＤＱ０端子２４４に接続されるパッドである。
そして、ＤＱ０パッド１５１、ＤＱ１パッド１５２、ＤＱ２パッド１５３、及びＤＱ３パッド１５４が、入出力端子であるＤＱ０端子２５１、ＤＱ１端子２５２、ＤＱ２端子２５３、及びＤＱ３端子２５４に接続されるパッドである。
【００８４】
セル配置領域１ａ（１１１１）には、セル配置領域１ａ（１１１１）の延在方向に延在する（長手方向を有する）３本のＶＳＳＱサブ幹線１０５１、１０５２及び１０５３が配置されている。また、セル配置領域２（１１２１）、（１１２２）及び（１１２３）には、セル配置領域１ａ（１１１１）の延在方向に延在する１本のＶＳＳＱメイン幹線１０２１が配置されている。さらに、セル配置領域２（１１２１）、（１１２２）又は（１１２３）には、ＶＳＳＱメイン幹線１０２１とＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５とを、コンタクトホール１１３１及び１１４５を介して接続する第１ＶＳＳＱ引き込み配線１０３１及び１０３２が配置されている。また、セル配置領域１ａ（１１１１）には、３本のＶＳＳＱサブ幹線１０５１〜１０５３とＶＳＳＱメイン幹線１０２１とを、コンタクトホール１１３２、１１３３、１１３４、及び１１３５を介して接続する第２ＶＳＳＱ引き込み配線１０４１が配置されている。
【００８５】
また、セル配置領域１ｂ（１１１２）及び（１１１３）内の各内部素子が、第３ＶＳＳＱ引き込み配線１０６２又は１０６５を介して、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３にそれぞれ接続されている。この第３ＶＳＳＱ引き込み配線１０６２及び１０６５は、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３に対してそれぞれコンタクトホール１１３９〜１１４１及び１１４９〜１１５１を介して接続されている。
【００８６】
また、セル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）内の各内部素子が、第４ＶＳＳＱ引き込み配線１０６１、第３ＶＳＳＱ引き込み配線１０６２、第４ＶＳＳＱ引き込み配線１０６３、第４ＶＳＳＱ引き込み配線１０６４、第３ＶＳＳＱ引き込み配線１０６５、及び第４ＶＳＳＱ引き込み配線１０６６を介して、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３にそれぞれ接続されている。この第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６は、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３に対してそれぞれコンタクトホール１１４２〜１１４４、１１３６〜１１３８、１１４６〜１１４８、及び１１５２〜１１５３を介して接続されている。
【００８７】
なお、各配線は多層で配線されていて、ＶＳＳＱメイン幹線１０２１並びにＶＳＳＱサブ幹線１０５１、１０５２及び１０５３と、第２ＶＳＳＱ引き込み配線１０４１、第１ＶＳＳＱ引き込み配線１０３１及び１０３２、第３ＶＳＳＱ引き込み配線１０６２及び１０６５、並びに第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６とは、異なる配線層に形成されている。
【００８８】
図９に示すレイアウトにおいて、ＶＳＳＱ０パッド１４３に印加された電位は、矢印１０７１、１０７２、１０７３、１０７４及び１０８４等へ伝搬される。また、矢印１０７４から矢印１０７５及び１０７７、矢印１０７５から矢印１０７６及び１０７８、矢印１０７８から矢印１０７９及び１０８０、矢印１０７６から矢印１０８１等へと伝搬される。また、矢印１０８４から矢印１０８５及び１０８７、矢印１０８５から矢印１０８６及び１０８８、矢印１０８８から矢印１０８９及び１０９０、矢印１０８６から矢印１０９１等へと伝搬される。また、ＶＳＳＱ１パッド１４５に印加された電位は、矢印１０８２、１０８３、１０７３の経路等で伝搬する。
【００８９】
本レイアウト構成の場合、第１の実施形態と同様に、ＶＳＳＱ０パッド１４３に入力された電位は、ＶＳＳＱサブ幹線１０５１〜１０５３に対して、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線１０５１〜１０５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＳＳＱパッド１４３に異常電位が印加された場合、セル配置領域２（１１２１）、（１１２２）及び（１１２３）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介して他のＶＳＳＱパッドから放電する前に、セル配置領域１ａ（１１１１）、セル配置領域１ｂ（１１１２）及び（１１１３）並びにセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。つまり、ＶＳＳＱパッドとＶＳＳＱメイン幹線１０２１とを接続する第１ＶＳＳＱ引き込み配線１０３１及び１０３２がＶＳＳＱサブ幹線１０５１〜１０５３に直接接続されていないため、第１ＶＳＳＱ引き込み配線１０３１及び１０３２がＶＳＳＱサブ幹線１０５１〜１０５３に直接接続されている場合に比較して、ＶＳＳＱ０パッド１４３に印加された異常電圧が、ＶＳＳＱサブ幹線１０５１〜１０５３から接地電位が供給されるセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【００９０】
すなわち図９に示す第３の実施形態の構成は、図８（ａ）に示す第２の実施形態の構成と比較して、パッド（パッド１４３、１５１、１５２、１４４、１５３、１５４及び１４５）間にセル配置領域１ｃ（１１１４）〜（１１１９）が配置され、第３の引き込み配線（第３ＶＳＳＱ引き込み配線１０６２及び１０６５）が延伸され、第４の引き込み配線（第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６）が新たに設けられ、セル配置領域１ｃ（１１１４）〜（１１１９）には、パッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）→第１の引き込み配線（第１ＶＳＳＱ引き込み配線１０３１及び１０３２）→メイン幹線（ＶＳＳＱメイン幹線１０２１）→第２の引き込み配線（第２ＶＳＳＱ引き込み配線１０４１）→サブ幹線（ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３）→第３の引き込み配線（第３ＶＳＳＱ引き込み配線１０６２及び１０６５）または第４の引き込み配線（第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６）を介して電源が供給される点が異なる。
【００９１】
第３の実施形態によれば、セル配置領域１ｃ（１１１４）〜（１１１９）をパッド（パッド１４３、１５１、１５２、１４４、１５３、１５４及び１４５）間に配置し、サブ幹線（ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３）から第３又は第４のＶＳＳＱ引き込み配線（第３ＶＳＳＱ引き込み配線１０６２及び１０６５又は第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６）でセル配置領域１ｃ（１１１４）〜（１１１９）に電位を供給する。これにより、静電耐圧非対応素子である内部素子をパッド間に配置でき、チップサイズの縮小が図れる。
【００９２】
図１０は、図９の部分領域に対応するデータ系周辺回路配置領域２２１内の一部分のレイアウトを特にＶＤＤＱの配線について平面図として示す模式図である。図１０において図９に示すものと同一の構成には同一の符号を用いている。
【００９３】
図１０において、セル配置領域１ａ（１１１１）、１ｂ（１１１２）、１ｂ（１１１３）、１ｃ（１１１４）〜（１１１９）に配置された各素子にはＶＤＤＱサブ幹線１２５１〜１２５３、第３ＶＤＤＱ引き込み配線１２６２若しくは１２６５、又は、第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４若しくは１２６６から電源電位が供給される。また、セル配置領域２（１１２１）〜（１１２３）に配置された各素子には、ＶＤＤＱメイン幹線１０２１から電源電位が供給される。
静電耐圧非対応素子の構成は、図１３（ｂ）を参照して説明したものと同じである。静電耐圧非対応素子の耐圧性よりも高い耐圧性を有する静電耐圧対応素子の構成例は、図１３（ａ）を参照して説明したものと同じである。
【００９４】
セル配置領域１ａ（１１１１）には、セル配置領域１ａ（１１１１）の延在方向に延在する（長手方向を有する）３本のＶＤＤＱサブ幹線１２５１、１２５２及び１２５３が配置されている。また、セル配置領域２（１１２１）、（１１２２）及び（１１２３）には、セル配置領域１ａ（１１１１）の延在方向に延在する１本のＶＤＤＱメイン幹線１２２１が配置されている。さらに、セル配置領域２（１１２１）、（１１２２）又は（１１２３）には、ＶＤＤＱメイン幹線１２２１とＶＤＤＱ０パッド１４４とを、コンタクトホール１３３１を介して接続する第１ＶＤＤＱ引き込み配線１２３１が配置されている。
また、セル配置領域１ａ（１１１１）には、３本のＶＤＤＱサブ幹線１２５１〜１２５３とＶＤＤＱメイン幹線１２２１とを、コンタクトホール１３３２、１３３４、１３３５、及び１３３６を介して接続する第２ＶＤＤＱ引き込み配線１２４１と、コンタクトホール１３３３、１３４６、１３４７、及び１３４８を介して接続する第２ＶＤＤＱ引き込み配線１２４２とが配置されている。
【００９５】
また、セル配置領域１ｂ（１１１２）及び（１１１３）内の各内部素子が、第３ＶＤＤＱ引き込み配線１２６２又は１２６５を介して、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３にそれぞれ接続されている。この第３ＶＤＤＱ引き込み配線１２６２及び１２６５は、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３に対してそれぞれコンタクトホール１３４０〜１３４２及び１３５２〜１３５４を介して接続されている。
【００９６】
また、セル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）内の各内部素子が、第４ＶＤＤＱ引き込み配線１２６１、第３ＶＤＤＱ引き込み配線１２６２、第４ＶＤＤＱ引き込み配線１２６３、第４ＶＤＤＱ引き込み配線１２６４、第３ＶＤＤＱ引き込み配線１２６５、及び第４ＶＤＤＱ引き込み配線１２６６を介して、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３にそれぞれ接続されている。この第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４、及び１２６６は、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３に対してそれぞれコンタクトホール１３３７〜１３３９、１３４３〜１３４５、１３５５〜１３５７、及び１３４９〜１３５１を介して接続されている。
【００９７】
なお、各配線は多層で配線されていて、ＶＤＤＱメイン幹線１２２１並びにＶＤＤＱサブ幹線１２５１、１２５２及び１２５３と、第２ＶＤＤＱ引き込み配線１２４１及び１２４２、第１ＶＤＤＱ引き込み配線１２３１、第３ＶＤＤＱ引き込み配線１２６２及び１２６５、並びに第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４、及び１２６６とは、異なる配線層に形成されている。
【００９８】
図１０に示すレイアウトにおいて、ＶＤＤＱ０パッド１４４に印加された電位は、矢印１２７１、１２７２、１２７３、１２７４等へ伝搬される。また、矢印１２７４から矢印１２７５及び１２７７、矢印１２７５から矢印１２７６及び１２７８、矢印１２７８から矢印１２７９及び１２８０、矢印１２７６から矢印１２８１等へと伝搬される。ＶＤＤＱ０パッド１４４に印加された電位は、また、矢印１２７１、１２８２、１２８３、１２８４等へ伝搬される。また、矢印１２８４から矢印１２８５及び１２８７、矢印１２８５から矢印１２８６及び１２８８、矢印１２８８から矢印１２８９及び１２９０、矢印１２８６から矢印１２９１等へと伝搬される。
【００９９】
本レイアウト構成の場合、第１の実施形態と同様に、ＶＤＤＱ０パッド１４４に入力された電位は、ＶＤＤＱサブ幹線１２５１〜１２５３に対して、ＶＤＤＱ０パッド１４４とＶＤＤＱサブ幹線１２５１〜１２５３の其々とを最短距離で繋ぐ直線よりも長い配線長を有する配線部によって印加されるため、ＶＤＤＱパッド１４４に異常電位が印加された場合、セル配置領域２（１１２１）、（１１２２）及び（１１２３）内の不図示の保護素子（静電耐圧対応素子）が導通状態となり異常電位を共通放電線５０１を介してＶＳＳＱパッドから放電する前に、セル配置領域１ａ（１１１１）、セル配置領域１ｂ（１１１２）及び（１１１３）並びにセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）に配置された静電耐圧非対応素子（内部素子）に異常電圧が印加される恐れを低減することができる。
つまり、ＶＤＤＱパッドとＶＤＤＱメイン幹線１２２１とを接続する第１ＶＤＤＱ引き込み配線１２３１がＶＤＤＱサブ幹線１２５１〜１２５３に直接接続されていないため、第１ＶＤＤＱ引き込み配線１２３１がＶＤＤＱサブ幹線１２５１〜１２５３に直接接続されている場合に比較して、ＶＤＤＱ０パッド１４４に印加された異常電圧が、ＶＤＤＱサブ幹線１０５１〜１０５３から電源電位が供給されるセル配置領域１ｃ（１１１４）、（１１１５）、（１１１６）、（１１１７）、（１１１８）及び（１１１９）に配置された静電耐圧非対応素子（内部素子）に伝搬するまでの時間を長くすることができ、異常電圧が内部素子に印加されて内部素子が静電破壊される恐れを小さくすることができる。
【０１００】
すなわち図１０に示す第３の実施形態の構成は、図８（ｂ）に示す第２の実施形態の構成と比較して、パッド（パッド１４３、１５１、１５２、１４４、１５３、１５４及び１４５）間にセル配置領域１ｃ（１１１４）〜（１１１９）が配置され、第３の引き込み配線（第３ＶＤＤＱ引き込み配線１２６２及び１２６５）が延伸され、第４の引き込み配線（第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４、及び１２６６）が新たに設けられ、セル配置領域１ｃ（１１１４）〜（１１１９）には、パッド（ＶＳＳＱ０パッド１４３及びＶＳＳＱ１パッド１４５）→第１の引き込み配線（第１ＶＤＤＱ引き込み配線１２３１）→メイン幹線（ＶＤＤＱメイン幹線１２２１）→第２の引き込み配線（第２ＶＤＤＱ引き込み配線１２４１及び１２４２）→サブ幹線（ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３）→第３の引き込み配線（第３ＶＤＤＱ引き込み配線１２６２及び１２６５）または第４の引き込み配線（第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４、及び１２６６）を介して電源が供給される点が異なる。
【０１０１】
また、図９及び図１０では、ＶＳＳＱ配線とＶＤＤＱ配線とを別々の図面で示したが、実際には、データ系周辺回路配置領域にはＶＳＳＱ配線とＶＤＤＱ配線との両方が形成されている。好ましくは、ＶＳＳＱメイン幹線１０２１、ＶＤＤＱメイン幹線１２２１、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３、並びにＶＤＤＱサブ幹線１２５１、１２５２及び１２５３が同一の配線層に形成され、第２ＶＳＳＱ引き込み配線１０４１、第１ＶＳＳＱ引き込み配線１０３１及び１０３２、第３ＶＳＳＱ引き込み配線１０６２及び１０６５、並びに第４ＶＳＳＱ引き込み配線１０６１、１０６３、１０６４、及び１０６６と第２ＶＤＤＱ引き込み配線１２４１及び１２４２、第１ＶＤＤＱ引き込み配線１２３１、第３ＶＤＤＱ引き込み配線１２６２及び１２６５、並びに第４ＶＤＤＱ引き込み配線１２６１、１２６３、１２６４、及び１２６６とが同一の配線層に形成される。また、ＶＳＳＱメイン幹線１０２１は、ＶＤＤＱメイン幹線１２２１から絶縁され、且つ、ＶＤＤＱメイン幹線１２２１に沿って延在形成される。同様に、ＶＳＳＱサブ幹線１０５１、１０５２及び１０５３は、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３から絶縁され、且つ、ＶＤＤＱサブ幹線１２５１、１２５２及び１２５３に沿って延在形成される。
【０１０２】
本発明の各実施形態によれば、ＶＳＳＱパッド、ＶＤＤＱパッド等の電源パッドと、ＶＳＳＱ、ＶＤＤＱ等の対応する電源サブ幹線とが、電源パッドと電源サブ幹線との最短距離では接続されず、電源パッドと電源サブ幹線との最短距離では接続されず、最短距離よりも長い配線長を有して電源パッドに入力された電位を電源サブ幹線に対して印加する引き込み配線部（例えば第１の実施形態における第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１（の部分）と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）によって接続される。即ち、ＶＳＳＱパッド、ＶＤＤＱパッド等の電源パッドと対応するＶＳＳＱメイン幹線、ＶＤＤＱメイン幹線とを接続する対応する第１ＶＳＳＱ引き込み配線、第１ＶＤＤＱ引き込み配線が、対応するＶＳＳＱサブ幹線、ＶＤＤＱサブ幹線とは直接接続されない構成となっている。このため、電源パッドと電源サブ幹線が最短距離で接続される場合と比較して、電源サブ幹線に接続された静電耐圧非対応の耐圧性を有する内部素子に異常電圧が印加される恐れを小さくすることができる。
【符号の説明】
【０１０３】
１０１…半導体記憶装置
１４３…ＶＳＳＱ０パッド（電源パッド）
１４４…ＶＤＤＱ０パッド（電源パッド）
１４５…ＶＳＳＱ１パッド（電源パッド）
２２１…データ系周辺回路配置領域
３０１…セル配置領域１
３０２…セル配置領域２
３２１、６２１、１０２１…ＶＳＳＱメイン幹線
３３１、３３２、６３１、６３２、１０３１、１０３２…第１ＶＳＳＱ引き込み配線
３４１、６４１、１０４１…第２ＶＳＳＱ引き込み配線
３５１〜３５２、６５１〜６５３、１０５１〜１０５３…ＶＳＳＱサブ幹線
３６１、３６２、３６６、４６１、４６２、４６６、７３１、７３２、７３３、９３１、９３２、９３９、１１３１、１１３２、１１４５…コンタクトホール
４２１、８２１、１２２１…ＶＤＤＱメイン幹線
４３１、８３１、１２３１…第１ＶＤＤＱ引き込み配線
４４１、４４２、８４１、８４２、１２４１、１２４２…第２ＶＤＤＱＱ引き込み配線
４５１〜４５２、８５１〜８５３、１２５１〜１２５３…ＶＤＤＱサブ幹線
６６１、６６２、１０６２、１０６５…第３ＶＳＳＱ引き込み配線
１０６１、１０６３、１０６５、１０６６…第４ＶＳＳＱ引き込み配線
８６１、８６２、１２６２、１２６５…第３ＶＤＤＱ引き込み配線
１２６１、１２６３、１２６４、１２６６…第４ＶＤＤＱ引き込み配線
７１１、１１１１…セル配置領域１ａ
７１２、７１３、１１１２、１１１３…セル配置領域１ｂ
１１１４〜１１１９…セル配置領域１ｃ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2011096889.tif 000014
【図１３】
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【図１４】
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【図１５】
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