(57)【要約】【課題】  ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供する。【解決手段】  イオン注入前にトランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、電極指定データに応じてソース領域側だけのイオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、対称をなす２つの電極を有する半導体層表面にフォトレジストを塗布しイオン注入用マスクを用いて露光してフォトレジストの少なくともソース領域に対応する部分を除去するレジスト形成工程と、レジスト形成工程の実行後、イオン注入用マスクに対応して残されたフォトレジストを有する半導体層表面からイオンを注入する工程と、を備える。【選択図】  図８
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【特許請求の範囲】
【請求項１】
ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを備える半導体装置の製造方法であって、
前記イオン注入前に前記トランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、
前記電極指定データに応じてソース領域側だけの前記イオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、
前記対称をなす２つの電極を有する前記半導体層表面にフォトレジストを塗布し前記イオン注入用マスクを用いて露光して前記フォトレジストの少なくとも前記ソース領域に対応する部分を除去するレジスト形成工程と、
前記レジスト形成工程の実行後、前記イオン注入用マスクに対応して残された前記フォトレジストを有する前記半導体層表面から前記イオンを注入する工程と、を備えることを特徴とする製造方法。
【請求項２】
前記電極指定データに応じて前記２つの電極各々と端子との間を接続配線する配線工程を更に備えることを特徴とする請求項１記載の製造方法。
【請求項３】
前記設計工程においてユーザ入力操作に応じて前記２つの電極のいずれか一方をソース又はドレインとして指定することを特徴とする請求項１記載の製造方法。
【請求項４】
前記配線工程においてグランド電位用端子に配線接続されるべき前記２つの電極のいずれか一方をソースとして前記設計工程において指定することを特徴とする請求項２記載の製造方法。
【請求項５】
前記イオン注入はアルゴンイオン注入であることを特徴とする請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン注入領域がソース領域側だけに形成される非対称型ＳＯＩ電界効果トランジスタを備える半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
パーソナル＆モバイルコミュニケーションに関する製品用途に、低電力で、かつ高性能なＬＳＩ（大規模集積回路）が必要となっている。しかし、通常のＳｉ（Silicon）基板を用いたバルクＳｉ ＣＭＯＳトランジスタは、微細化に伴う高集積化・高速化により、消費電力は増大しており、素子構造を含めた新しい低電力デバイスが待望されている。
【０００３】
そのような中で、Ｓｉ基板と素子領域の間に絶縁膜を有するＳＯＩ（Silicon On Insulator）基板を用いて作成するＳＯＩ ＣＭＯＳトランジスタは、低電力・高性能デバイスとして期待されている。ＳＯＩトランジスタでは、ＳＯＩ層の下に埋め込み酸化膜（ＢＯＸ層）が存在するため、ソース・ドレイン（S/D）の寄生容量が小さくなり、高速・低電力動作が可能となる。また、ＢＯＸ層により、各素子が完全分離されるため、ラッチアップが起こらなくなる、高密度レイアウトが可能となるという利点もある。
【０００４】
このようにＳＯＩトランジスタには有利な点が多いが、素子動作時に発生した多数キャリアがボディに蓄積されることにより基板浮遊効果が発生することが知られている。基板浮遊効果によって、しきい値電圧の低下が起こり、同時にオフリーク電流が増大する。また、Ｉds-Ｖds電流電圧特性にもキンクが現れる等の問題点が知られている。この基板浮遊効果の低減方法として、非特許文献１に示されているように、高濃度拡散層で形成されるＰＮ接合の近傍にＡｒ（アルゴン）をイオン注入することが知られている（特許文献１参照）。
【０００５】
図１は代表的なＳＯＩ ＣＭＯＳトランジスタの断面図を示したものである。基板１０上にＢＯＸ層１２が形成され、また、ゲート電極１１をマスクとして用いて、ＢＯＸ層１２上のＳＯＩ層１３中に対称に高濃度拡散層１４が形成されている。更に、そのＰＮ接合近傍にＡｒがイオン注入され、それがＡｒイオン注入領域１５とされている。
【０００６】
図２及び図３は基板浮遊効果が起こる原理について簡単に説明するために、ＳＯＩ−ＣＭＯＳデバイスの１つのＭＯＳＦＥＴの切断端面及びこの切断端面におけるエネルギーバンド構造を示している。ＳＯＩ−ＣＭＯＳは、基板３１、ＢＯＸ層３２及びＳＯＩ層３３が順次に積層されたＭＯＳＦＥＴを備えている。ここでは、ｎ型のＭＯＳＦＥＴを例にとって説明する。
【０００７】
ＭＯＳＦＥＴの動作中には、ソース３５からドレイン３６に向かって移動するキャリアとしての電子が、ドレイン３６近傍の強い電界により加速されて、インパクトイオン化を起こして電子と正孔を生成する。バルクＳｉ−ＣＭＯＳでは、このインパクトイオン化により発生した正孔は、基板電流として消費される。一方、ＳＯＩ−ＣＭＯＳデバイスでは、正孔は最終的にはソース３５に流れ込むが、ソース３５近傍のポテンシャル障壁により、ＳＯＩ層３３中の、ｐｎ接合近傍（図３中、Ａで示す部分）に蓄積されやすい。このＳＯＩ層３３に蓄積される正孔により基板浮遊効果が起こる。
【０００８】
正孔がボディに蓄積されることにより、支持基板から正の電圧を加えられている状態となるため、図４(a)で示したように、閾値電圧が特性Ａ１のＶｔｈ１から特性Ａ２のＶｔｈ２に低下し、オフリーク電流が増大する。同時に、ボディに蓄積された正孔がソースに流入し始めると、n-p-nバイポーラ動作を起こし、図４(b)に示すようにＩds-Ｖds特性でＩdsが矢印Ｂで示したように異常に増大するようになる。このようなＩdsの異常な増大は、トランジスタパラメータの精度の劣化をもたらすだけでなく、特にアナログ用途に関しては致命的な特性劣化となる。
【０００９】
以上のような基板浮遊効果を抑制するために、非特許文献１に示されているように、高濃度拡散層で形成されるＰＮ接合の近傍にＡｒイオン等の不活性イオンを注入することが知られている。Ａｒイオンを注入することによりＰＮ接合近傍に結晶欠陥が形成されると考えられる。この時、欠陥はキャリアの再結合中心として働くため、欠陥を介して正孔はソース側にスムーズに流れ込むことで、基板浮遊効果を抑制できる。
【００１０】
しかしながら、ＡｒイオンをＰＮ接合の近傍に注入することで、結晶欠陥が形成されるため、トランジスタのオン電流（Ｉds）が同時に減少することが知られている。図５はＡｒイオン注入の有無でのトランジスタのオン電流を比較したものである。この比較では同じバイアス条件で測定しているが、Ａｒイオン注入を行うことにより、オン電流は２割程度減少していることが分かる。これは、Ａｒイオン注入によりドレイン近傍に結晶欠陥が形成されることにより、トランジスタ動作時に流れるキャリアが欠陥による準位にトラップされるために、オン電流が減少するものである。
【００１１】
このように、Ａｒイオン注入は基板浮遊効果低減のため、ソース側にのみ結晶欠陥を形成すればよく、逆にドレイン側に結晶欠陥が存在することで、トランジスタのオン電流が低下してしまう。これを抑制する方法として、ソース側だけにＡｒイオン注入を行う非対称型ＳＯＩ ＭＯＳＦＥＴの構造が提案されている。例えば、図６(a)に示すようにドレイン側にレジスト２１が残る構造でＡｒ２２のイオン注入を行って、図６(b)に示すようにソース側にだけＡｒイオン注入領域１５を形成するものである。一方、図７(a)ではＡｒ２２のイオン注入を、例えば、斜め４５度程度から注入する方法を示しており、これにより、図７(b)に示すようにドレインとなる側の接合付近に形成されるＡｒイオン注入領域１６の注入量がソース側のＡｒイオン注入領域１５の注入量より大きく低下させるようにしている（特許文献２参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−３０８３３２号公報
【特許文献２】特開２００９−１７０４９１号公報
【非特許文献】
【００１３】
【非特許文献１】T. Ohno et al.; "Suppression of the Parasitic Bipolar Effect in Ultra-Thin-Film nMOSFETs/SIMOX by Ar Ion Implantation into Source/Drain Regions." IEDM, p.627, 1995.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、一般にＭＯＳＦＥＴは対称構造でレイアウトされるため、図６の従来例ではソース側にレジストを形成するためのレイアウト或いはパターンを全てのトランジスタに対して手動操作で指定する必要があり、そのため大変な工数がかかることになる。一方で、図７の従来例ではソースとなる側がイオン注入の入射方向と揃っている必要があるため、トランジスタの配置が大幅な制限を受けて、レイアウトが難しくなり、ひいてはチップ面積の増大を引き起こすという課題があったため、非対称型のＳＯＩ ＭＯＳＦＥＴは実現されていなかった。
【００１５】
そこで、本発明の目的は、ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを備える半導体装置の製造方法であって、前記イオン注入前に前記トランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、前記電極指定データに応じて前記ソース領域側だけに前記イオンが注入されるマスクパターンからなるイオン注入用マスクを製作するマスク製作工程と、前記対称をなす２つの電極を有する前記半導体層表面にフォトレジストを塗布し前記イオン注入用マスクを用いて露光して前記フォトレジストの少なくとも前記ソース領域に対応する部分を除去するレジスト形成工程と、前記レジスト形成工程の実行後、前記イオン注入用マスクに対応して残された前記フォトレジストを有する前記半導体層表面から前記イオンを注入する工程と、を備えることを特徴としている。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方がソース又はドレインとして指定され、それが電極指定データとして保存されるので、電極指定データを用いることによりイオン注入用マスクをマスク製作工程においてソース領域側だけにイオン注入されるように製作することができ、更に、イオン注入用マスクを用いて露光を行うことによりフォトレジストのソース領域に対応する部分を除去することができる。よって、不活性イオン注入領域がソース領域側だけに形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現することができる。
【図面の簡単な説明】
【００１８】
【図１】代表的なＳＯＩ  ＣＭＯＳトランジスタの構造を示す断面図である。
【図２】基板浮遊現象を説明するためのデバイス模式図である。
【図３】基板浮遊現象を説明するためのエネルギーバンド図である。
【図４】基板浮遊効果がＩＶ特性に与える影響を説明するための模式的な特性図である。
【図５】Ａｒイオン注入有り及び無しの場合のＶｄｓ−Ｉｄｓ特性を示す図である。
【図６】従来のＡｒイオン注入の一例を示す図である。
【図７】従来のＡｒイオン注入の他例を示す図である。
【図８】本発明による非対称型ＳＯＩ  ＭＯＳＦＥＴの製造方法の製造工程を示す図である。
【図９】非対称型ＳＯＩトランジスタを電極側から見てマスク領域を示す図である。
【図１０】基板工程において非対称型ＳＯＩトランジスタの各電極が形成された段階の半導体層を示す断面図である。
【図１１】基板工程中の詳細な各工程を示す図である。
【図１２】レジスト塗布工程でフォトレジストが塗布された状態を示す断面図である。
【図１３】現像工程でフォトレジストが一部除去された状態を示す断面図である。
【図１４】Ａｒイオン注入工程でＡｒがイオン注入されている状態を示す断面図である。
【図１５】Ａｒイオン注入工程によってＡｒイオン注入領域が形成された状態を示す断面図である。
【図１６】図９の非対称型ＳＯＩトランジスタの各電極が配線工程で端子に自動配線された状態を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００２０】
図８は本発明による非対称型ＳＯＩ  ＭＯＳＦＥＴの製造方法の製造工程を示している。製造工程は順番に設計工程（Ｓ１）、マスク製作工程（Ｓ２）、基板工程（Ｓ３）、配線工程（Ｓ４）、組立工程（Ｓ５）、及び試験工程（Ｓ６）の如く実行される。
【００２１】
設計工程（Ｓ１）では非対称型ＳＯＩトランジスタのパターン設計において非対称型ＳＯＩトランジスタのソース側の情報が指定され、それがソース領域データとして保存される。非対称型ＳＯＩトランジスタはトランジスタの電極としてソース、ドレイン及びゲートを有しているが、対称型ＳＯＩトランジスタと違う点は背景技術で説明したようにソース側とドレイン側とが構造上対称でないことである。よって、ソース側を示す情報がユーザによって製造装置に操作入力され、それがソース領域データ（電極指定データ）として保存されることになる。操作入力としては、例えば、製造装置のデバイス設計パターンの表示画面上でソース又はドレインになり得る２つの電極のうちのいずれか一方をマウスポインタで指定する方法があるが、これに限らずどのような入力方法であっても良い。また、このソース領域データに基づいてＡｒイオン注入用マスクパターンが作成される。
【００２２】
また、設計工程（Ｓ１）では、ソース領域データに基づいてソースとＧＮＤ端子（ピン）との配線位置、及びドレインとＶＤＤ端子との配線位置が配線データとして決定される。
【００２３】
マスク製作工程（Ｓ２）では、Ａｒイオン注入用マスクパターンに応じてＡｒイオン注入用マスク（図示せず）が製作される。マスクパターンは図９に示すように、製造されるべき非対称型ＳＯＩトランジスタ７０のドレイン領域７２を含むマスク領域７４を有している。マスク領域７４はＡｒイオン注入を防止するためにフォトレジストが残される領域である。
【００２４】
なお、図９は非対称型ＳＯＩトランジスタ７０を電極側から見た図であり、ドレイン領域７２の他に、ソース領域７１及びゲート領域７３を示している。×印の部分が各電極のコンタクトである。
【００２５】
図１０は基板工程（Ｓ３）において非対称型ＳＯＩトランジスタの各電極が形成された段階の半導体層の断面図を示している。図１０においては、Ｓｉ基板５１上に絶縁層としてのＢＯＸ層５３が配置され、更にＢＯＸ層５３上に第１導電型（例えば、ＮＭＯＳトランジスタの場合にはｐ型）の半導体層としてのＳＯＩ層５５が形成されている。ＳＯＩ層５５上に、絶縁膜及び導電膜を順次に積層して形成した後、絶縁膜及び導電膜をパターニングして、各々ゲート絶縁膜５７及びゲート電極５９として形成されている。ゲート電極５９をマスクとして、第１導電型とは異なる第２導電型（例えば、ＮＭＯＳトランジスタの場合にはｎ型）の不純物をＳＯＩ層５５に注入して不純物拡散層６１，６３がゲート電極５９部分について対称に形成されている。なお、上記のソース領域７１は不純物拡散層６１に対応し、ドレイン領域７２が不純物拡散層６３に対応し、ゲート領域７３がゲート電極５９に対応する。
【００２６】
基板工程（Ｓ３）においては、その後、Ａｒイオン領域形成のために図１１に示すように、レジスト塗布工程（Ｓ１１）、露光工程（Ｓ１２）、現像工程（Ｓ１３）、Ａｒイオン注入工程（Ｓ１４）、エッチング工程（Ｓ１５）の順に続くことになる。
【００２７】
レジスト塗布工程では、図１２に示すように、ゲート電極５９及び不純物拡散層６１，６３の表面にフォトレジスト６５が塗布される。
【００２８】
フォトレジスト６５の塗布後の露光工程（Ｓ１２）では、露光装置（図示せず）が用いられる。露光装置は、マスク製作工程で製作されたマスクを用いてマスクのマスクパターンを紫外線等の光線をフォトレジスト６５に照射してマスクパターンを転写する。
【００２９】
露光工程（Ｓ１２）では、マスク領域７４に対応した部分のフォトレジスト６５が露光されないようにフォトレジスト６５が露光される。
【００３０】
現像工程（Ｓ１３）では、フォトレジスト６５のマスク領域７４に対応した部分以外が溶解により現像液により除去される。よって、図１３に示すように、不純物拡散層６３表面全部及びゲート電極５９の不純物拡散層６３側の一部だけにフォトレジスト６５が残り、不純物拡散層６１表面からはフォトレジスト６５はなくなる。
【００３１】
Ａｒイオン注入工程（Ｓ１４）では、図１４に示すように、基板５１に対して垂直方向（矢印方向）にＡｒ６７のイオン注入が行われる。これによりソース領域７１に対応した不純物拡散層６１の下部に図１５に示すように、結晶欠陥領域としてＡｒイオン注入領域７５が形成される。その後、レジスト剥離工程（Ｓ１５）で残っていたフォトレジスト６５はアッシング又は硫酸過水等の洗浄で除去される。
【００３２】
基板工程（Ｓ３）中のその後の工程で、メタルシリサイド層及びサイドウォールが形成されて非対称型ＳＯＩトランジスタであるトランジスタ本体が製造される。
【００３３】
配線工程（Ｓ４）では、図１６に示すように、上記の設計工程で決定された配線データに基づいてＧＮＤ端子８０とソース領域７１のコンタクトとの間が配線材料８１で自動配線され、また、ＶＤＤ端子８２とドレイン領域７２のコンタクトが配線材料８３で自動配線される。
【００３４】
かかる実施例によれば、Ａｒイオンが注入されている側をトランジスタのソースとして使用することで、正孔のソース側への引き抜きがスムーズに行われ、基板浮遊効果を抑制できる。更に、ドレイン側にはＡｒイオン注入が行われないため、キャリアである電子の生成再結合が抑制されるため、オン電流の低減を抑制することが可能となる非対称型のＳＯＩ ＭＯＳＦＥＴを、設計者は特段の追加作業無しに形成することが可能となる。
【００３５】
上記した実施例においては、ソース側を示す情報が入力されたが、これに限定されない。ドレイン側を示す情報が入力されても良い。また、配線工程（Ｓ４）による接続情報をマスクパターンの製作に利用しても良い。この接続情報を利用する場合には、設計工程（Ｓ１）ではソース側又はドレイン側を示す情報が入力されないならば、ＧＮＤ端子及びＶＤＤ端子各々の位置情報と、トランジスタのゲートを除く他の２つの電極各々の位置情報とが定まっているので、ＧＮＤ端子と２つの電極のいずれか一方との配線接続と、ＶＤＤ端子と２つの電極の他方との配線接続とが自動的に決定され、データとして保存される。この接続情報に応じてＧＮＤ端子との配線接続が定まった一方の電極がソースとされ、ＶＤＤ端子との配線接続が定まった他方の電極がドレインとされるのである。よって、この接続情報に基づいてＡｒイオン注入用マスクパターンが作成される。すなわち、接続情報に基づいてマスクパターンにおいては図９に示した如く、製造されるべき非対称型ＳＯＩトランジスタ７０のドレイン領域７２を含むマスク領域７４が他方の電極の位置に対応して形成される。こうすることにより、Ａｒイオン注入をソース側だけに行うためのマスクパターンが自動的に作成されるので、設計者はそのマスクパターン設計を意識することなく、非対称型のＳＯＩ ＭＯＳＦＥＴの製造が可能となる。また、チップレイアウトが優先されるので、チップレイアウトの自由度が増し、ひいてはチップ全体の面積の縮小が可能となる。
【００３６】
なお、上記した実施例では、不活性イオン注入としてＡｒイオン注入としたが、シリコン等の他のイオン注入であっても良い。
【符号の説明】
【００３７】
１１，５９  ゲート電極
１２，３２，５３  ＢＯＸ層
１３，３３，５５  ＳＯＩ層
１５  Ａｒイオン注入領域
６１，６３  不純物拡散層
７０  非対称ＳＯＩトランジスタ
７１  ソース領域
７２  ドレイン領域
７４  マスク領域
【図１】
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【図２】
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【図３】
2011171654.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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