(57)【要約】【課題】配線層で、配線密度の高い領域では隣接する配線間のショートを防ぎ、配線密度の低い領域では所望の平坦度が得られるとともに所望の配線抵抗が得られるように配線高さを制御できる配線形成方法を提供する。【解決手段】まず、基板上に第１の絶縁膜１１１と、第１の絶縁膜１１１に比してＣＭＰ研磨レートの小さい所定の厚さの第２の絶縁膜１１２を順に積層させて層間絶縁膜１１を形成し、ついで、層間絶縁膜１１の第１の領域に第１の配線密度となり、第２の領域に第１の配線密度よりも低い第２の配線密度となるように、第２の絶縁膜１１２を貫通し、底部が第１の絶縁膜１１１に至る配線形成用溝２１を形成した後、配線形成用溝２１を形成した層間絶縁膜１１上に導電性材料膜１４を形成し、そして、ＣＭＰ法によって、少なくとも第１の領域で第１の絶縁膜１１１が露出、後退するように層間絶縁膜１１と導電性材料膜１４を研磨する。【選択図】図１−２
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【特許請求の範囲】
【請求項１】
基板上に第１の絶縁膜と、前記第１の絶縁膜に比してＣＭＰ研磨レートの小さい所定の厚さの第２の絶縁膜を順に積層させて層間絶縁膜を形成する第１の工程と、
前記層間絶縁膜の第１の領域に第１の配線密度となり、第２の領域に前記第１の配線密度よりも低い第２の配線密度となるように、前記第２の絶縁膜を貫通し、底部が前記第１の絶縁膜に至る配線形成用溝を形成する第２の工程と、
前記配線形成用溝を埋め込むように導電性材料を形成する第３の工程と、
ＣＭＰ法によって、少なくとも前記第１の領域で前記第１の絶縁膜が露出、後退するように、前記層間絶縁膜および前記導電性材料を研磨する第４の工程と、
を含むことを特徴とする配線形成方法。
【請求項２】
前記第４の工程では、前記第２の領域に対し前記第１の領域でＣＭＰ研磨レートが大きくなるように前記層間絶縁膜および前記導電性材料の研磨を行うことを特徴とする請求項１に記載の配線形成方法。
【請求項３】
前記第４の工程では、前記第１の領域および前記第２の領域ともに前記第１の絶縁膜が露出するまで前記層間絶縁膜および前記導電性材料の研磨を行うことを特徴とする請求項１または２に記載の配線形成方法。
【請求項４】
前記第４の工程では、前記第１の領域で前記第１の絶縁膜が露出する一方、前記第２の領域で前記第２の絶縁膜が残存するように前記層間絶縁膜および前記導電性材料の研磨を終了することを特徴とする請求項１または２に記載の配線形成方法。
【請求項５】
前記第１の領域には、所定のピッチのラインアンドスペースパターン状の配線形成用溝が形成され、
前記第２の領域には、孤立した配線形成用溝が形成されることを特徴とする請求項１〜４のいずれか１つに記載の配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子部品の配線形成方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化によって、配線材料としてＣｕが用いられるようになっている。ＣｕはＡｌに比してエッチングが難しい材料であるので、層間絶縁膜に形成された配線形成用溝にメッキ法によってＣｕを埋め込んで配線を形成するダマシン法が用いられる。また、半導体装置の配線の用途には、アース線、電源線、および信号線など多様な種類があり、それに応じて配線幅を変えることが行われている。そのため、従来では、１つの配線層内に配線幅の異なる配線を同時に形成する方法が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２１７１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、記憶素子が形成されるメモリセル部と、メモリセル部を制御する回路素子が形成される周辺回路部と、を備える不揮発性半導体記憶装置では、同一の配線層内に配線密度が高いメモリセル部の配線と、配線密度が低い周辺回路部の配線と、がダマシン法で同時に形成される。その際、ＣＭＰ（Chemical  Mechanical  Polishing）処理で平坦化を行う。このとき、たとえばメモリセル部では隣接する配線間でのショートを防ぎ、周辺回路部では所望の平坦度が得られる配線高さを有するように、配線層を形成する方法が望まれている。
【０００５】
本発明の一つの実施形態は、配線密度の高い領域と配線密度の低い領域とを有する配線層で、配線密度の高い領域では隣接する配線間のショートを防ぎ、配線密度の低い領域では、所望の平坦度が得られるとともに所望の配線抵抗が得られるように配線高さを制御できる配線形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、配線形成方法は、以下の手順で実行される。まず、基板上に第１の絶縁膜と、前記第１の絶縁膜に比してＣＭＰ研磨レートの小さい所定の厚さの第２の絶縁膜を順に積層させて層間絶縁膜を形成し、ついで、前記層間絶縁膜の第１の領域に第１の配線密度となり、第２の領域に前記第１の配線密度よりも低い第２の配線密度となるように、前記第２の絶縁膜を貫通し、底部が前記第１の絶縁膜に至る配線形成用溝を形成する。その後、前記配線形成用溝を埋め込むように導電性材料を形成する。そして、ＣＭＰ法によって、少なくとも前記第１の領域で前記第１の絶縁膜が露出、後退するように、前記層間絶縁膜および前記導電性材料を研磨する。
【図面の簡単な説明】
【０００７】
【図１−１】図１−１は、実施形態による配線形成方法の一例を模式的に示す断面図である（その１）。
【図１−２】図１−２は、実施形態による配線形成方法の一例を模式的に示す断面図である（その２）。
【図２】図２は、一般的な配線形成方法の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる配線形成方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる配線層の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【０００９】
図１−１〜図１−２は、実施形態による配線形成方法の一例を模式的に示す断面図である。なお、ここではＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置の配線層を形成する場合を例に挙げて説明する。
【００１０】
まず、図１−１（ａ）に示されるように、半導体基板などの図示しない基板上に層間絶縁膜１１を形成する。この層間絶縁膜１１は、基板上に順に形成された第１の絶縁膜１１１と第２の絶縁膜１１２とによって構成される。ここで、ＣＭＰ処理時の研磨レートが、第２の絶縁膜１１２よりも第１の絶縁膜１１１の方が大きくなるように、第１と第２の絶縁膜１１１，１１２の材料が選択される。たとえば、第１の絶縁膜１１１として、熱酸化膜やＴＥＯＳ（Tetraethoxysilane）膜などの酸化膜を用いることができ、第２の絶縁膜１１２として、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、シリコン炭化膜（ＳｉＣ膜）、シリコン炭窒化膜（ＳｉＣＮ膜）などを用いることができる。
【００１１】
また、ＮＡＮＤ型フラッシュメモリの場合には、半導体基板のメモリセル部には記憶素子としてのメモリセルトランジスタがマトリックス状に形成され、周辺回路部にはＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）トランジスタなどの回路素子が形成され、これらの記憶素子と回路素子とが形成された半導体基板上に層間絶縁膜１１が形成されている。そして、層間絶縁膜１１上には配線が形成されるが、ここでは、メモリセル部では、ビット線が配線として形成され、周辺回路部ではＣＭＯＳトランジスタに接続される配線が形成される場合を例に挙げる。一般的に、周辺回路部に形成される配線は、孤立配線であることが多い。一方、メモリセル部に形成される配線は、周辺回路部に形成される配線に比して幅が細く、所定の間隔で所定の方向に延在するラインアンドスペースパターン状を有する。そこで、単位面積当たりの配線の面積を配線密度と定義すると、メモリセル部は、単位面積当たりの配線本数が多くなるので高密度配線領域となり、周辺回路部は、単位面積当たりの配線本数が少なくなるので低密度配線領域となる。なお、以下の図では、高密度配線領域ＲH（メモリセル部）と低密度配線領域ＲL（周辺回路部）の断面の一部を示している。
【００１２】
ついで、層間絶縁膜１１上にレジストを塗布し、リソグラフィ技術によって露光、現像を行って所定の形状にパターニングを行う。その後、レジストをマスクとして、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって層間絶縁膜１１をエッチングする。これによって、図１−１（ｂ）に示されるように、層間絶縁膜１１には配線形成用溝２１が形成される。配線形成用溝２１は、第２の絶縁膜１１２を貫通し、第１の絶縁膜１１１内に底部を有するように形成される。なお、図示していないが、配線形成用溝２１内の所定の位置には、下層の記憶素子や回路素子に連通するコンタクトホールも形成される。
【００１３】
ここで、配線形成用溝２１の深さについて説明する。配線形成用溝２１の深さｈは、高密度配線領域ＲH（メモリセル部）での配線に対して要求される最終的な配線高さｈHと、ＣＭＰ処理時のウェハ面内での研磨ばらつきを考慮したオーバポリッシュ量である高密度配線領域ＲHでの削り代厚ｈOPとによって決定される。高密度配線領域ＲHでは配線密度が高く、削り残しによる配線ショートが発生しやすいので、ウェハ全面で確実に配線ショートを回避できる厚さが削り代厚ｈOPの下限値として決められる。また、高密度配線領域ＲHでは、低密度配線領域ＲLに比して配線幅が細くアスペクト比が高い配線形成用溝２１に導電性材料を埋め込むので、埋め込み不良が発生しない配線形成用溝２１の深さ以下となるように削り代厚ｈOPの上限値が決定される。
【００１４】
さらに、本実施形態では、低密度配線領域ＲLでのオーバポリッシュ量を相対的に少なくするために、層間絶縁膜１１の上層側に、高密度配線領域ＲHでの削り代厚ｈOP未満の厚さでＣＭＰ研磨レートの小さい第２の絶縁膜１１２を配置している。このような第２の絶縁膜１１２の配置により低密度配線領域ＲLでのオーバポリッシュ量が少なくなる理由については、後述する。
【００１５】
なお、低密度配線領域ＲLでの最終的な配線高さｈLは、以上のようにして設定された高密度配線領域ＲHでの配線高さｈHが得られるようにＣＭＰ処理を行ったときの高密度配線領域ＲHと低密度配線領域ＲLとの間の研磨レートの違いと、第２の絶縁膜１１２の厚さｈ1との関係で決まる。この例では、高密度配線領域ＲHで配線高さｈHが得られるようにＣＭＰ処理を行ったときに、低密度配線領域ＲLで第２の絶縁膜１１２が除去されるように第２の絶縁膜１１２の厚さｈ1が設定されているものとする。
【００１６】
レジストを除去した後、図１−１（ｃ）に示されるように、スパッタ法などの成膜法によって、配線形成用溝２１の側面と底面を被覆するように、配線構成材料の拡散を防止するバリアメタル膜１２と、配線層をメッキ法で形成するためのシード膜１３と、を順に積層させる。また、図１−１（ｄ）に示されるように、メッキ法によって、配線形成用溝２１内を埋め込むように導電性材料膜１４を形成する。この導電性材料膜１４は、層間絶縁膜１１の上面よりも高く形成される。ここで、バリアメタル膜１２として、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮなどを用いることができ、シード膜１３、導電性材料膜１４として、Ｃｕなどを用いることができる。さらに、図１−２（ａ）に示されるように、ＣＭＰ法によって、バリアメタル膜１２をストッパとして層間絶縁膜１１上の導電性材料膜１４を除去する。
【００１７】
ついで、図１−２（ｂ）〜（ｄ）に示されるように、ＣＭＰ法によって、層間絶縁膜１１上のバリアメタル膜１２を除去するとともに、層間絶縁膜１１の上面、特に低密度配線領域ＲLの上面を平坦化する。この初期の段階では、層間絶縁膜１１上のバリアメタル膜１２が除去された後、第２の絶縁膜１１２および配線形成用溝２１内のバリアメタル膜１２、シード膜１３、導電性材料膜１４が研磨される。一般的に、配線密度が高い領域のＣＭＰ処理による研磨レートは、配線密度の低い領域よりも大きくなる。そのため、メモリセル部に対応する高密度配線領域ＲHの方が、周辺回路部に対応する低密度配線領域ＲLよりも速く研磨されることになる。その結果、図１−２（ｂ）に示されるように、高密度配線領域ＲHの第２の絶縁膜１１２が除去されて第１の絶縁膜１１１が露出したとき、低密度配線領域ＲLにはまだ第２の絶縁膜１１２が残っている状態となる。
【００１８】
その後、低密度配線領域ＲL上の第２の絶縁膜１１２が除去されるまでＣＭＰ処理が行われる。図１−２（ｃ）に示されるように、高密度配線領域ＲHでは、第１の絶縁膜１１１が研磨されて後退し、低密度配線領域ＲLでは、第２の絶縁膜１１２が研磨されながら除去（平坦化）される。ここで、第１の絶縁膜１１１のＣＭＰ処理時の研磨レートは、第２の絶縁膜１１２の研磨レートに比して大きくなるように、第１と第２の絶縁膜１１１，１１２の材料が選択されているので、この段階では、高密度配線領域ＲHの方が、低密度配線領域ＲLに比して一段と研磨量が大きくなる。そして、たとえば図１−２（ｄ）に示されるように、低密度配線領域ＲL上の第２の絶縁膜１１２が除去されて第１の絶縁膜１１１が露出した時点で、ＣＭＰ処理を終了する。
【００１９】
このＣＭＰ処理によって、高密度配線領域ＲH上では、第２の絶縁膜１１２に比して研磨レートの高い第１の絶縁膜１１１を研磨している状態であるので、低密度配線領域ＲLに比して研磨が速く進行する。そして、予め設定された配線高さ（配線形成用溝２１の深さ、すなわち下部で接続されるコンタクト（ビア）との界面の位置から層間絶縁膜１１の上面の位置までの距離）ｈHまで研磨されるので、隣接する配線間のショートの発生を抑制することができる。一方、低密度配線領域ＲLでは、第１の絶縁膜１１１に比して研磨レートの低い第２の絶縁膜１１２を研磨している状態であり、高密度配線領域ＲH上でのオーバポリッシュ量（研磨量）ｈOPに比べて、少ないオーバポリッシュ量（研磨量）でＣＭＰ処理が終了してしまう。しかし、低密度配線領域ＲLでは配線密度が低いので、隣接する配線との間のショートの虞はない。また低密度配線領域ＲL上でのオーバポリッシュ量が少なくなっても、研磨レートの低い第２の絶縁膜１１２面を利用して、研磨に時間をかけることができる結果、十分な平坦面を得ることができる。さらに、低密度配線領域ＲLでのオーバポリッシュ量が少なくなることから、低密度配線領域ＲLでの配線高さｈLと高密度配線領域ＲHでの配線高さｈHとの差を、下記で説明する一般的な配線形成方法の場合に比して大きくとることができる。
【００２０】
なお、一般的に研磨レートの小さい絶縁膜は緻密で誘電率が高い傾向があるので、配線間隔のより小さい高密度配線領域ＲH上で第２の絶縁膜１１２を削りきり、第２の絶縁膜１１２に比して誘電率の小さい第１の絶縁膜１１１のみで配線間に介在する層間絶縁膜１１を構成することで、高密度配線領域ＲHにおける配線間寄生容量の低減が期待できる。
【００２１】
以上によって、配線形成用溝２１内には、バリアメタル膜１２、シード膜１３および導電性材料膜１４からなる配線１５が形成される。その後は、配線１５に接続する部材などを上層に形成する。
【００２２】
つぎに、比較例として、一般的な配線形成方法について説明する。図２は、一般的な配線形成方法の一例を模式的に示す断面図である。図２では、層間絶縁膜５１の配線形成用溝の内面を被覆するようにバリアメタル膜５２とシード膜５３とを形成した後、メッキ法で配線形成用溝内に導電性材料膜５４を埋め込み、ＣＭＰ法によって、配線形成用溝の形成位置以外の領域でバリアメタル膜５２が露出するまで平坦化した後の工程のみを示している。
【００２３】
一般的な配線形成方法では、層間絶縁膜５１は、熱酸化膜やＴＥＯＳ膜などの一種類の絶縁膜によって構成される点を除いて、図１−１〜図１−２（ａ）に示した手順と同様の工程でバリアメタル膜５２よりも上に形成された導電性材料膜５４とシード膜５３とが除去される。これによって、図２（ａ）に示される状態となる。
【００２４】
ついで、図２（ｂ）に示されるように、ＣＭＰ法によって、層間絶縁膜５１上のバリアメタル膜５２を除去した後、高密度配線領域ＲHの配線高さが所定の値となるように、層間絶縁膜５１と、層間絶縁膜５１内のバリアメタル膜５２、シード膜５３および導電性材料膜５４を除去しながら平坦化し、配線５５を形成する。このＣＭＰ処理では、たとえば高密度配線領域ＲHであるメモリセル部の隣接配線間のショートが生じず、かつ周辺回路部の平坦度が所定の条件を満たすように設定された量（時間）だけ、研磨が行われる。このとき、高密度配線領域ＲHのＣＭＰ処理による研磨レートは、低密度配線領域ＲLに比して大きくなる。そのため、高密度配線領域ＲHに対応するメモリセル部の方が、低密度配線領域ＲLに対応する周辺回路部よりも速く研磨されることになる。その結果、図２（ｂ）に示されるように、ＣＭＰ処理終了時には、高密度配線領域ＲHの層間絶縁膜５１の上面は、低密度配線領域ＲLの層間絶縁膜５１の上面よりも低くなっている。配線高さに関しては、高密度配線領域ＲHの方が低密度配線領域ＲLに比して低くなっているが、実施形態ほど両者の差はない。
【００２５】
なお、一般的な配線形成方法では、低密度配線領域ＲLの配線５５を十分に小さな抵抗値とするためには、配線幅を太くして配線５５の断面積を大きくしている。しかし、配線幅を太くすると、配線５５に使用される領域の面積が増大してしまう。特に、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置などでは、チップ面積を縮小化することが求められているので、配線幅を太くする方法は望ましくない。
【００２６】
一方、実施形態では、高密度配線領域ＲHには、予め定められた配線高さの配線１５が形成され、また、ＣＭＰ処理時の第１と第２の絶縁膜１１１，１１２の研磨レートの違いと、配線パターンの密度による研磨レートの違いとを利用して、低密度配線領域ＲLでのオーバポリッシュ量を少なくして、一般的な方法に比して低密度配線領域ＲLでの配線高さを高くしている。この配線高さを利用することで、配線幅を細くすることができ、低密度配線領域ＲLの配線抵抗の低下を実現できるとともに、チップ面積の縮小化を図ることも可能となる。
【００２７】
以上のように、本実施形態では、第１の絶縁膜１１１と、第１の絶縁膜１１１上に形成され、第１の絶縁膜１１１よりもＣＭＰ研磨レートが遅い第２の絶縁膜１１２と、を積層させて層間絶縁膜１１を形成してＣＭＰ処理を行ったので、高密度配線領域ＲHでは、一般的な方法と同様に隣接する配線間のショートを防ぐことができるとともに、低密度配線領域ＲLでの研磨量を少なくしながら、平坦度を高めることができるという効果を有する。その結果、配線層全体の信頼性を高めることができるという効果を有する。
【００２８】
また、低密度配線領域ＲLでは、研磨される量が少なくなるので、その結果生成される配線１５の配線高さが一般的な方法で形成したものに比して高くなる。これを利用して、配線１５の幅を細くしても断面積を増加させることができる結果、不揮発性半導体記憶装置が形成されるチップの面積を縮小化できるという効果も有する。
【００２９】
なお、上述した説明では、図１−２（ｄ）まで、すなわちすべての領域で第２の絶縁膜１１２が除去されるまで、ＣＭＰ処理を行う場合を示したが、高密度配線領域ＲHで所望の配線高さｈHが得られ、ＣＭＰ処理を終了するときに、低密度配線領域ＲLでは、図１−２（ｃ）に示されるように、第２の絶縁膜１１２が第１の絶縁膜１１１上に残った状態であってもよい。この場合には、高密度配線領域ＲHでの配線高さｈHが得られるようにＣＭＰ処理を行ったときに、低密度配線領域ＲLで第２の絶縁膜１１２が残存するように第２の絶縁膜１１２の厚さｈ1を設定すればよい。
【符号の説明】
【００３０】
１１，５１…層間絶縁膜、１２，５２…バリアメタル膜、１３，５３…シード膜、１４，５４…導電性材料膜、１５，５５…配線、２１…配線形成用溝、１１１…第１の絶縁膜、１１２…第２の絶縁膜、ＲH…高密度配線領域、ＲL…低密度配線領域。
【図１−１】
2011258710.tif 000003
【図１−２】
2011258710.tif 000004
【図２】
2011258710.tif 000005