(57)【要約】【課題】同一電源系統に接続された複数の主バッファの動作台数の変化により生じる半導体装置の出力のばらつきを抑制すること。【解決手段】本発明の一態様に係る半導体装置は、入力されるデータに応じて複数の信号線を駆動する、複数の主バッファを備える主バッファ回路２と、主バッファと同数のダミーバッファを備えるダミーバッファ回路５と、主バッファ回路２及びダミーバッファ回路５に接続された電源と、主バッファ回路２が接続された主バッファ配線と、ダミーバッファ回路５に接続され、主バッファ配線と略同一の負荷を有するダミーバッファ配線と、主バッファ回路の複数の主バッファのスイッチング状況を検知するスイッチング検出回路３と、スイッチング検知結果に基づいて、ダミーバッファのスイッチング数を制御するダミーバッファスイッチング回路４とを備える。【選択図】図１
2011160225.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータに応じて複数の信号線を駆動する、複数の主バッファを備える主バッファ回路と、
前記主バッファと同数のダミーバッファを備えるダミーバッファ回路と、
前記主バッファ回路及び前記ダミーバッファ回路に接続された電源と、
前記主バッファ回路が接続された主バッファ配線と、
前記ダミーバッファ回路に接続され、前記主バッファ配線と略同一の負荷を有するダミーバッファ配線と、
前記主バッファ回路の複数の主バッファのスイッチング状況を検知するスイッチング検出回路と、
スイッチング検知結果に基づいて、前記ダミーバッファのスイッチング数を制御するダミーバッファスイッチング回路と、
を備える半導体装置。
【請求項２】
前記ダミーバッファスイッチング回路は、動作する前記主バッファ及び前記ダミーバッファの総数を、入力されるデータの変化に係わらず一定にすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーバッファスイッチング回路を動作させるクロックの伝播時間を調整し、前記主バッファ回路からの出力と前記ダミーバッファ回路からの出力を略同時にする第１のタイミング調整回路をさらに備える請求項１又は２に記載の半導体装置。
【請求項４】
前記スイッチング検出回路の遅延量に応じて、入力されるデータの伝播時間を調整する第２のタイミング調整回路をさらに備える請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダミーバッファ配線は、前記負荷として当該ダミーバッファ配線の配線容量と、容量素子とを有し、
前記ダミーバッファ配線の配線容量と前記容量素子との和が、前記主バッファ配線の配線容量と等しいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置を構成する回路中に配置されるバッファの制御に関する。
【背景技術】
【０００２】
近年、急速なインターネットなどの普及に伴い、通信機器には、大容量でかつ高速動作が可能なＤＤＲ（Double Data Rate）やＱＤＲ（Quad Data Rate）といった動作方式の半導体記憶装置（ＳＲＡＭ、ＤＲＡＭ）が搭載され、大容量化と伝送速度の高速化を両立する半導体記憶装置の市場の要求が高まっている。
【０００３】
大容量で、かつ、高速動作が可能な半導体装置では、信号線数及びトランジスタ数の増加に伴い、メモリコアからデータを読み出す動作を行うと消費電流の時間的変化が大きくなる。このため、信号線を伝送される信号は、出力バッファ回路の電源やＧＮＤの不均一な電位変動から、出力の遅延がばらつくという問題がある。
【０００４】
特許文献１には、電源、ＧＮＤ電位変動量を抑制する半導体装置が記載されている。図９は、特許文献１に記載の電源デカップリングコンデンサを有する半導体集積回路１０の構成を示す図である。半導体集積回路１０は、Ｉ／Ｏ領域１２とコア領域１４とを有する。Ｉ／Ｏ領域１２とコア領域１４とは、それぞれが、複数の半導体デバイス又はセルを有している。例えば、Ｉ／Ｏ領域１２はインバータ２０を有し、コア領域１４はインバータ２２を有する。
【０００５】
インバータ２２は、インバータ２０への出力２３上にデジタル信号を提供するプレドライバである。インバータ２０は、デジタル信号を受け取り、その信号を、出力Ｄｏｕｔを介してオフチップに駆動する。インバータ２０は、Ｉ／Ｏ領域１２内部に、Ｉ／Ｏセルの一部を形成する。
【０００６】
電源バスＶＤＤ及びＶＳＳは、外部電源２４に結合され、電荷をＩ／Ｏ領域１２の内部の半導体デバイスに供給する。同様に、電源バスＶＤＤ２及びＶＳＳ２は、外部電源２６に結合され、電荷をコア領域１４の内部の半導体デバイスに供給する。インダクタＬ及びＬ２は、それぞれが、電源バスＶＤＤ及びＶＤＤ２におけるインダクタンスを表す。
【０００７】
コンデンサＣ１は、インバータ２０の出力における相互接続キャパシタンスを表す。インバータ２０の出力が状態を変更すると、インバータ２０は、電流をコンデンサＣ１に与えるか、又は、電流をコンデンサＣ１からシンクする。スイッチングの間に必要な電荷は、電源バスＶＤＤ及びＶＳＳ上に、外部電源２４によって提供される。
【０００８】
従って、外部電源２４は、電荷をコンデンサＣ１と共有する。外部電源２４によって提供されるキャパシタンスは比較的に非効率的であるが、その理由は、外部電源２４が半導体集積回路の外部にあるために、インバータ２０からの距離が大きいからである。これは、インバータ２０の出力において、時間に関する電流の変化率にノイズを生じさせる傾向を有する。
【０００９】
特許文献１では、電源デカップリングコンデンサＣ２が、インバータ２０の近傍において、電源バスＶＤＤ及びＶＳＳの間のダイ構造に形成される。デカップリングコンデンサＣ２は、未使用の金属構造（ダミー金属）をＩ／Ｏ領域１２において延長して電源バスＶＤＤ又はＶＳＳのどちらか一方に物理的に重ね、他方の電源バスにダミー金属を電気的に結合することによって、形成される。
【００１０】
デカップリングコンデンサＣ２は、プレート３４及び３６を含む。プレート３４は電源バスＶＤＤによって形成され、プレート３６は電源バスＶＤＤに重なるダミー金属によって形成される。プレート３６を形成するダミー金属の一端は、プレート３４とプレート３６とが反対の極性を有するように、電源バスＶＳＳに結合される。
【００１１】
同様にコンデンサＣ３は、インバータ２２の出力２３とインバータ２０の入力との間の相互接続キャパシタンスを表す。半導体集積回路１０において、オン・ダイ型の電源デカップリング・コンデンサ（Ｃ２、Ｃ４）を、同時にスイッチングを行う複数のトランジスタの近傍に、第１及び第２の電源導体の間に電気的に結合するように設け、それらのトランジスタに追加的な電荷を提供することによって、ノイズを低下させる。
【００１２】
市場要求を満足する大容量で高速動作する半導体装置は、製品設計において、適切なタイミング設計を行なうことが必要不可欠であるが、特許文献１に記載の半導体装置では、タイミング設計が困難であった。
【００１３】
図９に示される半導体装置において、インバータ２２とインバータ２０で構成される回路が同一電源系統で仮に２台存在しているとすると、１台目のインバータ２２へと入力される信号が、Ｈｉｇｈレベル（以下'Ｈ'と称する）からＬｏｗレベル（以下、'Ｌ'と称する）又は'Ｌ'から'Ｈ'のように一方の状態から他方の状態へと変化し、２台目のインバータ２２へと入力される信号が'Ｌ'又は'Ｈ'のままの状態であった場合、２台のインバータ２２へと入力される信号がいずれも'Ｌ'又は'Ｈ'のままの状態であった場合と比較して、出力Ｄｏｕｔに現れる信号のタイミングが遅れてしまう。
【００１４】
これは、例えば、図９のインバータ２０及びインバータ２２を構成するＰチャネルトランジスタとＮチャネルトランジスタが、両者とも一時的に導通状態となり大きな電流が流れることにより、電源電位を供給するＶＤＤ、ＶＤＤ２ラインから電荷が抜け、電源電位がドロップする。また、ＧＮＤ電位を供給するＶＳＳ、ＶＳＳ２ラインへは電荷が流れ込むため、ＧＮＤ電位が上昇する。これにより、回路動作に必要な電位差が少なくなり、動作タイミングに遅延が生じてしまう。
【００１５】
このように、インバータ２２へ入力される信号が変化した数の変化で、出力Ｄｏｕｔの発生タイミングにばらつきが生じる。なお、以後この発生タイミングのばらつきをジッタと称する。
【００１６】
なお、図９の半導体装置では、動作タイミングの遅延を防ぐために、デカップリングコンデンサ（Ｃ２、Ｃ４）が組み込まれている。しかし、デカップリングコンデンサは、電源電圧の急激な変動の抑制と電源電圧の局所的な低下を防止し、電源電圧値がばらつく幅を小さくすることは出来るものの、出力Ｄｏｕｔで生じるジッタをなくすことは出来ない。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１０−２７０６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
このように、特許文献１に記載の半導体装置において、同一電源系統に複数のバッファが接続されている場合、バッファの動作台数の変化により生じる半導体装置の出力のばらつきを抑制することができないという問題がある
【課題を解決するための手段】
【００１９】
本発明の一態様に係る半導体装置は、入力されるデータに応じて複数の信号線を駆動する、複数の主バッファを備える主バッファ回路と、前記主バッファと同数のダミーバッファを備えるダミーバッファ回路と、前記主バッファ回路及び前記ダミーバッファ回路に接続された電源と、前記主バッファ回路が接続された主バッファ配線と、前記ダミーバッファ回路に接続され、前記主バッファ配線と略同一の負荷を有するダミーバッファ配線と、前記主バッファ回路の複数の主バッファのスイッチング状況を検知するスイッチング検出回路と、スイッチング検知結果に基づいて、前記ダミーバッファのスイッチング数を制御するダミーバッファスイッチング回路とを備えるものである。
【００２０】
このような構成を有することにより、主バッファがスイッチングしている場合はダミーバッファ回路をスイッチングさせず、主バッファがスイッチングしていない場合はダミーバッファをスイッチングさせるという制御を行うことができる。これにより、信号線全体で動作するバッファの数を常に同じにできる。このため、主バッファをスイッチングさせるいかなる入力データの組み合わせパターンが入力されたとしても、スイッチングに伴って生じる電源電圧の変動量を同じにすることができる。従って、常に半導体装置の出力のタイミングを同時にすることができ、ジッタを抑制することが可能となる。
【発明の効果】
【００２１】
本発明によれば、同一電源系統に複数のバッファが接続されている半導体装置において、バッファの動作台数が変化したとしても、半導体装置の出力のばらつきを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置におけるジッタ低減バッファ回路の構成を示す図である。
【図３】実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
【図４Ａ】本発明の効果を説明するための発生ジッタとΔＶの変動を示す図である。
【図４Ｂ】本発明の効果を説明するための発生ジッタとΔＶの変動を示す図である。
【図５】バッファ動作台数をΔＶの関係を示すグラフである。
【図６】バッファ動作台数とジッタの関係を示すグラフである。
【図７】実施の形態２に係る半導体装置の構成を示す図である。
【図８】実施の形態２に係る半導体装置におけるジッタ低減バッファ回路の構成を示す図である。
【図９】特許文献１に記載の半導体装置の構成を示す図である。
【発明を実施するための形態】
【００２３】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す回路図である。本発明は、半導体装置を構成する回路中に配置されるバッファの制御に関するものである。特に、本発明は、半導体記憶装置内のメモリコアからデータを出力する信号線に配置されたバッファ回路を制御し、ジッタ（出力の発生タイミングのばらつき）を抑制するものである。
【００２４】
図１に示す半導体装置では、メモリコアに接続された４本の信号線からそれぞれ第１の入力信号ＩＮ１〜第４の入力信号ＩＮ４が入力される例について説明する。なお、メモリコアはＤＲＡＭセル若しくはＳＲＡＭセルを示し、公知の構成であるため、詳細な説明は省略する。
【００２５】
図１に示すように、本実施の形態に係る半導体装置は、第１のジッタ低減バッファ回路１００１、第２のジッタ低減バッファ回路１００２、第３のジッタ低減バッファ回路１００３、第４のジッタ低減バッファ回路１００４を備えている。第１のジッタ低減バッファ回路１００１〜第４のジッタ低減バッファ回路１００４には、第１の入力信号ＩＮ１〜第４の入力信号ＩＮ４がそれぞれ入力される。
【００２６】
第１のジッタ低減バッファ回路１００１は、タイミング調整用遅延回路１、主バッファ回路２、スイッチング検出回路３、ダミーバッファスイッチング回路４、ダミーバッファ回路５、タイミング調整用遅延回路６を有する。なお、図１においては、第２のジッタ低減バッファ回路１００２〜第４のジッタ低減バッファ回路１００４は、第１のジッタ低減バッファ回路１００１と同一の構成を有するため、図示を省略している。
【００２７】
タイミング調整用遅延回路１には第１の入力信号ＩＮ１が入力される。タイミング調整用遅延回路１は、第１の主スイッチング信号Ａ１を出力する。第１の主スイッチング信号Ａ１は、主バッファ回路２へ入力される。主バッファ回路２は、第１の主出力信号Ｍ１を出力する。すなわち、主バッファ回路２は、第１の入力信号ＩＮ１に応じて対応する信号線を駆動する。
【００２８】
第１の入力信号ＩＮ１は、内部クロック信号ＣＬＫと内部リセット信号ＲＳＴと共に、スイッチング検出回路３へ入力される。スイッチング検出回路３は、主バッファ回路２のスイッチング状況を検知し、第１のダミースイッチング検出信号ＳＷ１を出力する。
【００２９】
タイミング調整用遅延回路６には内部クロック信号ＣＬＫが入力される。タイミング調整用遅延回路６は、第１の遅延内部クロック信号ＤＣＬＫ１を出力する。第１のダミースイッチング検出信号ＳＷ１は、第１の遅延内部クロック信号ＤＣＬＫ１、内部リセット信号ＲＳＴと共に、ダミーバッファスイッチング回路４に入力される。
【００３０】
ダミーバッファスイッチング回路４は、第１のダミースイッチング信号Ｑ１を出力する。ダミーバッファスイッチング回路４は、スイッチング検出回路３で検知された結果に基づいて、後述するダミーバッファ回路５のダミーバッファのスイッチング数を制御する。
【００３１】
第１のダミースイッチング信号Ｑ１は、ダミーバッファ回路５に入力される。ダミーバッファ回路５は、第１のダミー出力信号Ｄ１を出力する。なお、主バッファ回路２とダミーバッファ回路５のスイッチング能力及び各々の出力である第１の主出力信号Ｍ１と第１のダミー出力信号Ｄ１が伝送される信号線は略同一である。例えば、第１の主出力信号Ｍ１と第１のダミー出力信号Ｄ１が伝送される信号線の配線負荷は略等しい。本実施の形態では、各第１のジッタ低減バッファ回路１００１〜第４のジッタ低減バッファ回路１００４に１つずつ、合計で４つの主バッファ回路２が設けられている。
【００３２】
第２のジッタ低減バッファ回路１００２へは、第２の入力信号ＩＮ２が入力される。また、第２のジッタ低減バッファ回路１００２内では第２の主スイッチング信号Ａ２と第２のダミースイッチング検出信号ＳＷ２と第２のダミースイッチング信号Ｑ２が生成され、第２の主出力信号Ｍ２と第２のダミー出力信号Ｄ２が出力される。
【００３３】
第３のジッタ低減バッファ回路１００３へは、第３の入力信号ＩＮ３が入力される。また、第３のジッタ低減バッファ回路１００３内では、第３の主スイッチング信号Ａ３と第３のダミースイッチング検出信号ＳＷ３と第３のダミースイッチング信号Ｑ３が生成され、第３の主出力信号Ｍ３と第３のダミー出力信号Ｄ３が出力される。
【００３４】
第４のジッタ低減バッファ回路１００４へは、第４の入力信号ＩＮ４が入力される。また、第４のジッタ低減バッファ回路１００４内では、第４の主スイッチング信号Ａ４と第４のダミースイッチング検出信号ＳＷ４と第４のダミースイッチング信号Ｑ４が生成され、第４の主出力信号Ｍ４と第４のダミー出力信号Ｄ４が出力される。
【００３５】
次に、図２を参照して、第１のジッタ低減バッファ回路１００１の詳細な構成について説明する。図２は、図１に示す半導体装置における第１のジッタ低減バッファ回路１００１の構成を示す図である。
【００３６】
図２に示すように、タイミング調整用遅延回路１は、遅延素子１００を備える。第１の入力信号ＩＮ１は、遅延素子１００に入力される。遅延素子１００は、第１の主スイッチング信号Ａ１を出力する。
【００３７】
主バッファ回路２は、インバータ素子２００、２０１を備える。インバータ素子２００、２０１は、直列に接続されている。２つのインバータ素子２００、２０１がバッファを構成する。インバータ素子２００には、第１の主スイッチング信号Ａ１が入力される。インバータ素子２００は、第１の主スイッチング反転信号Ａ１Ｂを出力し、インバータ素子２０１に入力する。インバータ素子２０１は、第１の主出力信号Ｍ１を出力する。インバータ素子２００の出力である主スイッチング反転信号Ａ１Ｂに対して、インバータ素子２０１の出力である第１の主出力信号Ｍ１は常に逆位相となる。
【００３８】
スイッチング検出回路３は、Ｄ−ＦＦ素子３００、ＥｘＮＯＲ素子３０１を備える。第１の入力信号ＩＮ１は、Ｄ−ＦＦ素子３００のＤ端子に入力される。Ｄ−ＦＦ素子３００のＣＬＫ端子には内部クロック信号ＣＬＫが入力され、ＲＳＴ端子には内部リセット信号ＲＳＴが入力される。Ｄ−ＦＦ素子３００の出力端子Ｑから第１のデータ保持信号Ｄ１ｐが出力される。
【００３９】
ＥｘＮＯＲ素子３０１の一方の入力端子には第１の入力信号ＩＮ１が入力され、他方には第１のデータ保持信号Ｄ１ｐが入力される。ＥｘＮＯＲ素子３０１は、２入力ＥｘＮＯＲ演算を行う。ＥｘＮＯＲ素子３０１は、ダミーバッファスイッチング回路４に第１のダミースイッチング検出信号ＳＷ１を出力する。
【００４０】
タイミング調整用遅延回路６は、遅延素子６００を備える。遅延素子６００には、内部クロック信号ＣＬＫが入力される。遅延素子６００は、第１の遅延内部クロック信号ＤＣＬＫ１をダミーバッファスイッチング回路４へ出力する。
【００４１】
ダミーバッファスイッチング回路４は、Ｔ−ＦＦ素子４００、ＡＮＤ素子４０１を備えている。ＡＮＤ素子４０１には、第１のダミースイッチング検出信号ＳＷ１及び内部リセット信号ＲＳＴが入力される。ＡＮＤ素子４０１は、第１のスイッチングイネーブル信号Ｔｉｎ１をＴ−ＦＦ素子４００に出力する。
【００４２】
Ｔ−ＦＦ素子４００のＴ端子には、第１のスイッチングイネーブル信号Ｔｉｎ１が入力され、ＣＬＫ端子には第１の遅延内部クロック信号ＤＣＬＫ１が入力され、ＲＳＴ端子には内部リセット信号ＲＳＴが入力される。Ｔ−ＦＦ素子４００は、第１のダミースイッチング信号Ｑ１を出力する。
【００４３】
ダミーバッファ回路５は、インバータ素子５００、５０１、容量ＣＰを備える。インバータ素子５００、５０１、容量ＣＰは、直列に接続されている。２つのインバータ素子５００、５０１がダミーバッファを構成する。インバータ素子５００には、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１が入力される。インバータ素子５００は、第１のダミースイッチング反転信号Ｑ１Ｂをインバータ素子５０１に出力する。インバータ素子５０１は、第１のダミー出力信号Ｄ１を出力する。また、インバータ素子５００の出力であるダミースイッチング反転信号Ｑ１Ｂに対して、インバータ５０１の出力である第１のダミー出力信号Ｄ１が常に逆位相となる。
【００４４】
第１のダミー出力信号Ｄ１と第１の主出力信号Ｍ１とは、同じ距離で同じ配線層を使用することにより、寄生容量を合わせた信号線を介して出力される。また、インバータ素子５０１の出力側には、第１の主出力信号Ｍ１が入力される次段のトランジスタ分の寄生容量に合わせた容量ＣＰが接続されている。
【００４５】
なお、第２のジッタ低減バッファ回路１００２〜第４のジッタ低減バッファ回路１００４は、第１のジッタ低減バッファ回路１００１を同様の構成を有している。各第１のジッタ低減バッファ回路１００１〜第４のジッタ低減バッファ回路１００４それぞれの主バッファ回路２及びダミーバッファ回路５は、同電源系統（電源電位及びＧＮＤ）に接続されている。
【００４６】
図１に示す半導体装置では、２つのインバータ素子２００、２０１を備える主バッファが４つ設けられている。これらの主バッファが入力されるデータに応じて複数の信号線を駆動する主バッファ回路となる。また、２つのインバータ素子５００、５０１を備えるダミーバッファが４つ設けられている。すなわち、主バッファ回路の主バッファの数とダミーバッファ回路のダミーバッファの数は等しい。
【００４７】
第２のジッタ低減バッファ回路１００２では、第２のデータ保持信号Ｄ２ｐ、第２のダミースイッチング検出信号ＳＷ２、第２の遅延内部クロック信号ＤＣＬＫ２、第２のスイッチングイネーブル信号Ｔｉｎ２、第２のダミースイッチング信号Ｑ２、第２の主スイッチング信号Ａ２、第２の主スイッチング反転信号Ａ２Ｂ、第２のダミースイッチング反転信号Ｑ２Ｂが生成される。
【００４８】
第３のジッタ低減バッファ回路１００３では、第３のデータ保持信号Ｄ３ｐ、第３のダミースイッチング検出信号ＳＷ３、第３の遅延内部クロック信号ＤＣＬＫ３、第３のスイッチングイネーブル信号Ｔｉｎ３、第３のダミースイッチング信号Ｑ３、第３の主スイッチング信号Ａ３、第３の主スイッチング反転信号Ａ３Ｂ、第３のダミースイッチング反転信号Ｑ３Ｂが生成される。
【００４９】
第４のジッタ低減バッファ回路１００４では、第４のデータ保持信号Ｄ４ｐ、第４のダミースイッチング検出信号ＳＷ４、第４の遅延内部クロック信号ＤＣＬＫ４、第４のスイッチングイネーブル信号Ｔｉｎ４、第４のダミースイッチング信号Ｑ４、第４の主スイッチング信号Ａ４、第４の主スイッチング反転信号Ａ４Ｂ、第４のダミースイッチング反転信号Ｑ４Ｂが生成される。
【００５０】
ここで、本発明の実施の形態１に係る半導体装置の動作について、図１〜３を参照して説明する。図３は、本実施の形態に係る半導体装置の動作を説明するためのフローチャートである。なお、第１の遅延内部クロック信号ＤＣＬＫ１〜第４の遅延内部クロック信号ＤＣＬＫ４は同位相で同一の変化をするため、図３及び以降の説明において遅延内部クロック信号ＤＣＬＫとする。
【００５１】
図３において、いずれかの信号が変化した時刻をＴｉｎｉｔ、Ｔ０、Ｔ１・・・Ｔ１６、Ｔ１７とする。なお、図３では、内部クロック信号ＣＬＫの立下りエッジ及び遅延内部クロック信号ＤＣＬＫの立下りエッジのタイミングでは他の信号状態は変化しないため、このタイミングについては信号が変化した時刻として定義せず、説明を省略する。
【００５２】
ただし、Ｄ−ＦＦ素子３００は内部クロック信号ＣＬＫの立上りエッジに同期して動作し、Ｔ−ＦＦ素子４００は遅延内部クロック信号ＤＣＬＫの立上りエッジに同期して動作する。なお、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４は内部クロック信号ＣＬＫに同期してラッチされた信号であるとする。
【００５３】
時刻Ｔｉｎｉｔ以前での第１の入力信号ＩＮ１から第４の入力信号ＩＮ４は、全て'Ｌ'とする。また、同時刻で内部リセット信号ＲＳＴは'Ｌ'となっているため、Ｄ−ＦＦ素子３００の出力である第１のデータ保持信号Ｄ１ｐから第４のデータ保持信号Ｄ４ｐは、リセット状態を示す'Ｌ'となる。同様に、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング検出信号Ｔｉｎ１から第４のダミースイッチング検出信号Ｔｉｎ４も、リセット状態を示す'Ｌ'となる。
【００５４】
内部クロック信号ＣＬＫを遅延させた遅延内部クロック信号ＤＣＬＫは、遅延素子６００により遅延させているため時刻Ｔｉｎｉｔ以前では不定状態となる。ここでの不定状態は、'Ｌ'又は'Ｈ'のいずれかの値に決定している状態とする。
【００５５】
第１の主出力信号Ｍ１から第４の主出力信号Ｍ４は、遅延素子１００を介して遅延させているため、時刻Ｔｉｎｉｔ以前では不定状態となる。Ｔ−ＦＦ素子４００は、内部リセット信号ＲＳＴが'Ｌ'でありリセット状態であるため、第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４は'Ｌ'となり、インバータ素子５００、５０１を介して出力される第１のダミー出力信号Ｄ１から第４のダミー出力信号Ｄ４は全て'Ｌ'となる。
【００５６】
時刻Ｔｉｎｉｔにおいて、内部リセット信号ＲＳＴが'Ｌ'から'Ｈ'へと変化する。ここで、Ｄ−ＦＦ素子３００及びＴ−ＦＦ素子４００のリセット状態は解除される。しかし、内部クロック信号ＣＬＫが'Ｌ'から'Ｈ'へと変化せず立上りエッジを持たないため、Ｄ−ＦＦ素子３００の出力である第１のデータ保持信号Ｄ１ｐから第４のデータ保持信号Ｄ４ｐは'Ｌ'のままとなる。また、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４も'Ｌ'のままとなる。
【００５７】
時刻Ｔ０において、遅延素子６００で設定している遅延時間の経過により遅延内部クロック信号ＤＣＬＫが不定状態から'Ｌ'へと変化する。このとき、他に信号状態の変化は無い。なお、遅延素子６００での遅延時間量は、Ｄ−ＦＦ素子３００及びＥｘＮＯＲ素子３０１における遅延を考慮して設定された遅延時間量である。
【００５８】
時刻Ｔ１において、内部クロック信号ＣＬＫが'Ｌ'から'Ｈ'へと変化する。このとき、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４が内部クロック信号ＣＬＫに同期してラッチされる。ここでは、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４が'Ｌ'のままであったとする。他に信号状態の変化は無い。
【００５９】
時刻Ｔ２において、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４と、第１のデータ保持信号Ｄ１ｐから第４のデータ保持信号Ｄ４ｐをＥｘＮＯＲ演算した結果である第１のスイッチングイネーブル信号Ｔｉｎ１から第４のスイッチングイネーブル信号Ｔｉｎ４が'Ｌ'から'Ｈ'となる。
【００６０】
ＥｘＮＯＲ素子３０１は、入力される２つの信号が同じ場合'Ｈ'をダミースイッチング検出信号ＳＷ１〜ＳＷ４として出力し、入力される２つの信号が違う場合'Ｌ'をダミースイッチング検出信号ＳＷ１〜ＳＷ４として出力する。他に信号状態の変化は無い。
【００６１】
時刻Ｔ３において、遅延内部クロック信号ＤＣＬＫが'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００６２】
時刻Ｔ４において、時刻Ｔ３での遅延内部クロック信号ＤＣＬＫの変化を受け、さらに第１のスイッチングイネーブル信号Ｔｉｎ１から第４のスイッチングイネーブル信号Ｔｉｎ４が'Ｈ'であるため、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４が'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００６３】
時刻Ｔ５において、第１の主出力信号Ｍ１から第４の主出力信号Ｍ４が遅延素子１００で設定された遅延時間分経過したため、時刻Ｔ１での第１の入力信号ＩＮ１から第４の入力信号ＩＮ４の状態を受け、不定状態から'Ｌ'に変化する。遅延素子１００での遅延時間量は、第１の主出力信号Ｍ１から第４の主出力信号の出力タイミングと、第１のダミー出力信号Ｄ１から第４のダミー出力信号Ｄ４の出力タイミングを同時にするために設定された遅延時間量である。
【００６４】
また、時刻Ｔ４での第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４の変化を受け、第１のダミー出力信号Ｄ１から第４のダミー出力信号Ｄ４は'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００６５】
時刻Ｔ６において、内部クロック信号ＣＬＫが'Ｌ'から'Ｈ'へと変化する。このとき、時刻Ｔ１と同様に、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４が内部クロック信号ＣＬＫに同期してラッチされる。ここでは、第１の入力信号ＩＮ１と第４の入力信号ＩＮ４が'Ｌ'のまま変化はなく、第２の入力信号ＩＮ２と第３の入力信号ＩＮ３が'Ｌ'から'Ｈ'に変化したとする。他に信号状態の変化は無い。
【００６６】
時刻Ｔ７において、時刻Ｔ２と同様に第１の入力信号ＩＮ１から第４の入力信号ＩＮ４と、第１のデータ保持信号Ｄ１ｐから第４のデータ保持信号Ｄ４ｐをＥｘＮＯＲ演算した結果である第１のスイッチングイネーブル信号Ｔｉｎ１から第４のスイッチングイネーブル信号Ｔｉｎ４が出力される。
【００６７】
第１のスイッチングイネーブル信号Ｔｉｎ１は'Ｈ'のまま変化はなく、第２のスイッチングイネーブル信号Ｔｉｎ２は'Ｈ'から'Ｌ'へと変化し、第３のスイッチングイネーブル信号Ｔｉｎ３も'Ｈ'から'Ｌ'へと変化し、第４のスイッチングイネーブル信号Ｔｉｎ４は'Ｈ'のまま変化は無い。また、他に信号状態の変化は無い。
【００６８】
時刻Ｔ８において、遅延内部クロック信号ＤＣＬＫが'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００６９】
時刻Ｔ９において、時刻Ｔ８での遅延内部クロック信号ＤＣＬＫの変化を受け、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４は以下のように変化する。第１のスイッチングイネーブル信号Ｔｉｎ１が'Ｈ'であるため、第１のダミースイッチング信号Ｑ１は'Ｈ'から'Ｌ'へと変化する。また、第４のスイッチングイネーブル信号Ｔｉｎ４が'Ｈ'であるため、第４のダミースイッチング信号Ｑ４は'Ｈ'から'Ｌ'へと変化する。
【００７０】
なお、第２のスイッチングイネーブル信号Ｔｉｎ２が'Ｌ'であるため、第２のダミースイッチング信号Ｑ２は'Ｈ'のまま変化はない。第３のスイッチングイネーブル信号Ｔｉｎ３が'Ｌ'であるため、第３のダミースイッチング信号Ｑ３は'Ｈ'のまま変化はない。さらに、他に信号状態の変化は無い。
【００７１】
時刻Ｔ１０において、遅延素子１００で設定された遅延時間が経過し、時刻Ｔ６での第１の入力信号ＩＮ１から第４の入力信号ＩＮ４の状態を受け、第１の主出力信号Ｍ１は'Ｌ'のまま変化はなく、第２の主出力信号Ｍ２は'Ｌ'から'Ｈ'へと変化し、第３の主出力信号Ｍ３は'Ｌ'から'Ｈ'へと変化し、第４の主出力信号Ｍ４は'Ｌ'のままとなる。
【００７２】
また、時刻Ｔ９での第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４の変化を受け、第１のダミー出力信号Ｄ１は'Ｈ'から'Ｌ'へと変化し、第２のダミー出力信号Ｄ２は'Ｈ'のまま変化はなく、第３のダミー出力信号Ｄ３は'Ｈ'のまま変化はなく、第４のダミー出力信号Ｄ４は'Ｈ'から'Ｌ'へと変化する。他に信号状態の変化は無い。
【００７３】
時刻Ｔ１１において、内部クロック信号ＣＬＫが'Ｌ'から'Ｈ'へと変化する。このとき、時刻Ｔ１、時刻Ｔ６と同様に、第１の入力信号ＩＮ１から第４の入力信号ＩＮ４は内部クロック信号ＣＬＫに同期してラッチされる。ここで、第１の入力信号ＩＮ１が'Ｌ'から'Ｈ'へと変化し、第２の入力信号ＩＮ２が'Ｈ'のまま変化はなく、第３の入力信号ＩＮ３が'Ｈ'のまま変化はなく、第４の入力信号ＩＮ４が'Ｌ'のまま変化が無いものとする。他に信号状態の変化は無い。
【００７４】
時刻Ｔ１２において、第２のデータ保持信号Ｄ２ｐが'Ｌ'から'Ｈ'に変化し、第３のデータ保持信号Ｄ３ｐが'Ｌ'から'Ｈ'に変化する。時刻Ｔ６時点での第１の入力信号ＩＮ１から第４の入力信号ＩＮ４の値が反映され、第１のデータ保持信号Ｄ１ｐから第４のデータ保持信号Ｄ４ｐが決定される。他の信号状態の変化は無い。
【００７５】
時刻Ｔ１３において、第１のスイッチングイネーブル信号Ｔｉｎ１が'Ｈ'から'Ｌ'へと変化する。これは、第１の入力信号ＩＮ１が時刻Ｔ１１で'Ｌ'から'Ｈ'へと変化したことと、第１のデータ保持信号Ｄ１ｐが時刻Ｔ１２の時点で'Ｌ'であることに起因する変化である。他の信号状態の変化は無い。
【００７６】
時刻Ｔ１４において、第２のスイッチングイネーブル信号Ｔｉｎ２が'Ｌ'から'Ｈ'へと変化し、第３のスイッチングイネーブル信号Ｔｉｎ３が'Ｌ'から'Ｈ'へと変化する。これは、第２の入力信号ＩＮ２と第３の入力信号ＩＮ３が時刻Ｔ１１で'Ｈ'であることと、第２のデータ保持信号Ｄ２ｐと第３のデータ保持信号Ｄ３ｐが時刻Ｔ１２の時点で'Ｌ'から'Ｈ'へと変化したことに起因する変化である。他に信号状態の変化は無い。
【００７７】
時刻Ｔ１５において、遅延内部クロック信号ＤＣＬＫが'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００７８】
時刻Ｔ１６において、時刻Ｔ１５での遅延内部クロック信号ＤＣＬＫの変化を受け、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４は、以下のように変化する。
【００７９】
第２のスイッチングイネーブル信号Ｔｉｎ２が'Ｈ'であるため、第２のダミースイッチング信号Ｑ２は'Ｈ'から'Ｌ'へと変化する。第３のスイッチングイネーブル信号Ｔｉｎ３が'Ｈ'であるため、第３のダミースイッチング信号Ｑ３は'Ｈ'から'Ｌ'へと変化する。第４のスイッチングイネーブル信号Ｔｉｎ４が'Ｈ'であるため、第４のダミースイッチング信号Ｑ４は'Ｌ'から'Ｈ'へと変化する。
【００８０】
なお、第１のスイッチングイネーブル信号Ｔｉｎ１が'Ｌ'であるため、第１のダミースイッチング信号Ｑ１は'Ｌ'のまま変化はない。他に信号状態の変化は無い。
【００８１】
時刻Ｔ１７において、第１の主出力信号Ｍ１から第４の主出力信号Ｍ４が遅延素子１００で設定された遅延時間分経過し、時刻Ｔ１１での第１の入力信号ＩＮ１から第４の入力信号ＩＮ４の状態を受け、第１の主出力信号Ｍ１は'Ｌ'から'Ｈ'へと変化し、第２の主出力信号Ｍ２は'Ｈ'のまま変化はなく、第３の主出力信号Ｍ３は'Ｈ'のまま変化はなく、第４の主出力信号Ｍ４は'Ｌ'のままとなる。
【００８２】
また、時刻Ｔ１６での第１のダミースイッチング信号Ｑ１から第４のダミースイッチング信号Ｑ４の変化を受け、第１のダミー出力信号Ｄ１は'Ｌ'のまま変化はなく、第２のダミー出力信号Ｄ２は'Ｈ'から'Ｌ'へと変化し、第３のダミー出力信号Ｄ３は'Ｈ'から'Ｌ'へと変化し、第４のダミー出力信号Ｄ４は'Ｌ'から'Ｈ'へと変化する。他に信号状態の変化は無い。
【００８３】
このように、本実施の形態に係る半導体装置では、主バッファ回路２がスイッチングしているか否かを、スイッチング検出回路３により判断している。主バッファ回路２がスイッチングしている場合にはダミーバッファ回路５をスイッチングさせず、主バッファ回路２がスイッチングしていない場合にはダミーバッファ回路５をスイッチングさせる。
【００８４】
これにより、入力データがどのような変化の場合でも、スイッチングするバッファ回路の数を同じにすることができる。すなわち、主バッファ回路２とダミーバッファ回路５においてスイッチングするバッファ台数の和は常に同数となる。従って、データ入力〜データ出力の際に生じる電源電圧からＧＮＤ間の電位変動が均一化され、主バッファ回路２の出力信号を伝送する信号線は、常に同じタイミングで変化することができる。これにより、ジッタをなくすことが可能となる。
【００８５】
次に問題が解決されるメカニズムについて図４Ａ、４Ｂを参照して説明する。図４Ａ、４Ｂは、本発明の効果を説明するための発生ジッタとΔＶの変動を示す図である。なお、ΔＶは、電源電圧とＧＮＤ間の電圧差である。図４Ａは比較例、図４Ｂは本実施の形態に係る半導体装置の結果を示している。比較例においては、本発明のように、スイッチングするバッファの数を一定にしていない。
【００８６】
図４Ａに示すように、第１の入力信号ＩＮ１が変化した場合は、第１の主出力信号Ｍ１の出力に応じたタイミングでΔＶの変動が生じる。主バッファ回路２が１台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶａ＿０、主バッファ回路２が２台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶｂ＿０、主バッファ回路２が４台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶｃ＿０とすると、電源電圧とＧＮＤ間の電位の変動量は動作する主バッファ回路２の台数に伴い、式（１）の関係となる。
ΔＶａ＿０＞ΔＶｂ＿０＞ΔＶｃ＿０  ・・・（１）
【００８７】
ここで、第１の入力信号ＩＮ１が変化し、信号レベルが２分の１に達した時刻をＴｓとする。時刻Ｔｓから、電源電圧とＧＮＤの変動がなく、第１の入力信号ＩＮ１の変化を受けて第１の主出力信号Ｍ１がスイッチングする時刻をＴｉとする。
【００８８】
主バッファ回路２が１台動作した場合のＴｉからの遅れをΔＴａ＿０、主バッファ回路２が２台動作した場合のＴｉからの遅れをΔＴｂ＿０、主バッファ回路２が４台動作した場合のＴｉからの遅れをΔＴｃ＿０とすると、第１の主出力信号Ｍ１の遅延は、動作する主バッファ回路２の台数に伴い、式（２）の関係となる。
ΔＴａ＿０＜ΔＴｂ＿０＜ΔＴｃ＿０  ・・・（２）
【００８９】
しかし、本発明の半導体装置は、主バッファ回路２とダミーバッファ回路５の和が常に同数となる動作をする。このため、図４Ｂに示すように主バッファ回路２が１台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶａ、主バッファ回路２が２台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶｂ、主バッファ回路２が４台動作した場合の電源電圧とＧＮＤ間の電位差をΔＶｃとすると、動作時の電源電圧とＧＮＤ間の電位差は主バッファ回路２の動作台数に係わらず、式（３）の関係となり電位差は常に一定となる。
ΔＶａ＝ΔＶｂ＝ΔＶｃ  ・・・（３）
【００９０】
式（３）より電位差の変動が無いため、主バッファ回路２が１台動作した場合のＴｉからの遅れをΔＴａ、主バッファ回路２が２台動作した場合のＴｉからの遅れをΔＴｂ、主バッファ回路２が４台動作した場合のＴｉからの遅れをΔＴｃとすると、式（４）の関係となりＴｉからの遅れは常に一定となる。
ΔＴａ＝ΔＴｂ＝ΔＴｃ  ・・・（４）
【００９１】
第１の主出力信号Ｍ１から第４の主出力信号Ｍ４と、第１のダミー出力信号Ｄ１から第４のダミー出力信号Ｄ４の位相を制御せずとも、図３のタイミングチャートの時刻Ｔ５、時刻Ｔ１０、時刻Ｔ１７での動作のように、スイッチングする信号線の本数さえ制御すれば、図４ｂで示すように主バッファ回路２の動作台数に係わらず、電位差及びＴｉからの遅れは一定になる。
【００９２】
この理由は、主バッファ回路２が配置される第１の主スイッチング信号Ａ１から第１の主出力信号Ｍ１までの経路（主バッファ配線）と、ダミーバッファ回路５が配置される第１のダミースイッチング信号Ｑ１の出力から第１のダミー出力信号Ｄ１の出力までの経路（ダミーバッファ配線）では、配線容量等の負荷が同等に設定されている。このため、動作する際の電源電圧の落ち込み及びＧＮＤの浮き量を一定にすることができる。
【００９３】
図５はバッファ動作台数とΔＶの関係を示したグラフであり、図６はバッファ動作台数とジッタの関係を示したグラフである。図５、６において、実線が比較例の結果を示しており、破線が本実施の形態の結果を示している。図５に示すように、比較例ではバッファの動作台数が変化することでΔＶの値にも変動が見られるが、本発明を適用すると常に一定のΔＶを電源電圧として供給することができる。
【００９４】
また、図６に示すように、比較例ではバッファの動作台数が変化することでデータ到達のタイミングがずれジッタが発生しているが、本発明を適用すると、バッファの動作台数に関わらず、常に同じタイミングで出力が変化するため、ジッタをなくすことができる。以上より、本発明を適用することで、複数の主バッファ回路を搭載した半導体装置において、電源電圧及びＧＮＤ電位の変動によるジッタがなくなり、適切なタイミング設計が容易になる。
【００９５】
実施の形態２．
実施の形態２に係る半導体装置について図７を参照して説明する。図７は、本実施の形態に係る半導体装置の構成を示す図である。図７において、図１と同一の構成要素には同一の符号を付し説明を省略する。
【００９６】
本実施の形態において、図１に示す半導体装置と異なる点は、第１のジッタ低減バッファ回路１００１内のダミーバッファ回路５の代わりにダミーバッファＡ回路５Ａが設けられている点である。図７において、ダミーバッファＡ回路５Ａが設けられたジッタ低減バッファ回路を第１のジッタ低減バッファ回路１００１Ａ〜第４のジッタ低減バッファ回路１００４Ａとする。
【００９７】
本実施の形態では、主バッファ回路２が配置される配線の寄生容量を、ダミーバッファＡ回路５Ａ内の容量素子で置き換えている。本実施の形態に係る半導体装置の動作は、実施の形態１と同様のため説明を省略する。図８に第１のジッタ低減バッファ回路１００１Ａの構成を示す。
【００９８】
図８に示すように、ダミーバッファＡ回路５Ａは、インバータ素子５００、５０１、容量ＣＰ、Ｃ５００、Ｃ５０１を備えている。インバータ素子５００、５０１、容量ＣＰは直列に接続されている。容量Ｃ５００の一端はインバータ素子５００とインバータ素子５０１との間の点に接続され、他端はＧＮＤに接続されている。容量Ｃ５０１の一端はインバータ素子５０１と容量ＣＰとの間の点に接続され、他端はＧＮＤに接続されている。容量Ｃ５００、Ｃ５０１は、第１の主スイッチング反転信号Ａ１ＢとＧＮＤとの間にある配線の寄生容量と略等しい容量値を有している。容量Ｃ５００は、第１の主スイッチング反転信号Ａ１Ｂの信号線が持つ配線容量と等しい容量値を有しており、容量Ｃ５０１は第１の主出力信号Ｍ１の信号線が持つ配線容量と等しい容量値を有している。
【００９９】
インバータ素子５００には、Ｔ−ＦＦ素子４００の出力である第１のダミースイッチング信号Ｑ１が入力される。インバータ素子５００は、第１のダミースイッチング反転信号Ｑ１Ｂをインバータ素子５０１に出力する。インバータ素子５０１は、第１のダミー出力信号Ｄ１を容量ＣＰを介して出力する。容量ＣＰは、第１の主出力信号Ｍ１が入力する次段のトランジスタの寄生容量に合わせた容量値を有している。
【０１００】
上述のように、第１のダミースイッチング反転信号Ｑ１Ｂを伝送する配線には、容量Ｃ５００が接続されており、第１のダミー出力信号Ｄ１を伝送する配線には、容量Ｃ５０１が接続されている。ダミーバッファ配線の配線容量と容量素子Ｃ５００、Ｃ５０１との和が、主バッファ配線の配線容量と等しい。このように、ダミーバッファ配線の配線容量の一部を容量素子で置き換えることにより、ダミーバッファ配線の形成面積を少なくすることができ、半導体装置の面積の増加を抑制することが可能となる。
【０１０１】
以上説明したように、本発明によれば、いかなる入力データの組み合わせパターンであっても、スイッチングする主バッファ回路２とダミーバッファ回路５の総数を一定にすることができる。これにより、データ入力から出力までの信号線の電位変動を均一にすることができ、入力データの変化による出力のジッタを抑制することが可能となる。
【０１０２】
従来は、信頼性の高い製品を実現するためには、ジッタを考慮して信号線の入力条件にそった複数条件でのタイミングシミュレーションが必要であった。しかし、本発明を適用することにより、ジッタをなくすことができ、シミュレーションを１条件のみ行うことでタイミングマージンを設定できるため、従来に比べてタイミングの設計が容易になる。また、ジッタがなくなることで、回路動作を保証するタイミングマージンを必要最小限に抑えることができるようになり、動作サイクルの高速化が容易にできる。
【０１０３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１０４】
１００１  第１のジッタ低減バッファ回路
１００２  第２のジッタ低減バッファ回路
１００３  第３のジッタ低減バッファ回路
１００４  第４のジッタ低減バッファ回路
１  タイミング調整用遅延回路
２  主バッファ回路
３  スイッチング検出回路
４  ダミーバッファスイッチング回路
５  ダミーバッファ回路
５Ａ  ダミーバッファＡ回路
６  タイミング調整用遅延回路
１００  遅延素子
６００  遅延素子
２００  インバータ素子
２０１  インバータ素子
５００  インバータ素子
５０１  インバータ素子
３００  Ｄ−ＦＦ素子
３０１  ＥｘＮＯＲ素子
４００  Ｔ−ＦＦ素子
４０１  ＡＮＤ素子
Ｃ５００  容量
Ｃ５０１  容量
ＣＰ  容量
ＩＮ１  第１の入力信号
ＩＮ２  第２の入力信号
ＩＮ３  第３の入力信号
ＩＮ４  第４の入力信号
Ａ１  第１の主スイッチング信号
Ａ２  第２の主スイッチング信号
Ａ３  第３の主スイッチング信号
Ａ４  第４の主スイッチング信号
ＳＷ１  第１のダミースイッチング検出信号
ＳＷ２  第２のダミースイッチング検出信号
ＳＷ３  第３のダミースイッチング検出信号
ＳＷ４  第４のダミースイッチング検出信号
Ｑ１  第１のダミースイッチング信号
Ｑ２  第２のダミースイッチング信号
Ｑ３  第３のダミースイッチング信号
Ｑ４  第４のダミースイッチング信号
Ｍ１  第１の主出力信号
Ｍ２  第２の主出力信号
Ｍ３  第３の主出力信号
Ｍ４  第４の主出力信号
Ｄ１  第１のダミー出力信号
Ｄ２  第２のダミー出力信号
Ｄ３  第３のダミー出力信号
Ｄ４  第４のダミー出力信号
Ｄ１ｐ  第１のデータ保持信号
Ｄ２ｐ  第２のデータ保持信号
Ｄ３ｐ  第３のデータ保持信号
Ｄ４ｐ  第４のデータ保持信号
ＣＬＫ  内部クロック信号
ＤＣＬＫ１  第１の遅延内部クロック信号
ＤＣＬＫ２  第２の遅延内部クロック信号
ＤＣＬＫ３  第３の遅延内部クロック信号
ＤＣＬＫ４  第４の遅延内部クロック信号
Ｔｉｎ１  第１のスイッチングイネーブル信号
Ｔｉｎ２  第２のスイッチングイネーブル信号
Ｔｉｎ３  第３のスイッチングイネーブル信号
Ｔｉｎ４  第４のスイッチングイネーブル信号
ＲＳＴ  内部リセット信号
Ａ１Ｂ  第１の主スイッチング反転信号
Ｑ１Ｂ  第１のダミースイッチング反転信号
Ａ２Ｂ  第２の主スイッチング反転信号
Ｑ２Ｂ  第２のダミースイッチング反転信号
Ａ３Ｂ  第３の主スイッチング反転信号
Ｑ３Ｂ  第３のダミースイッチング反転信号
Ａ４Ｂ  第４の主スイッチング反転信号
Ｑ４Ｂ  第４のダミースイッチング反転信号
【図１】
2011160225.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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