(57)【要約】【課題】  複数のメモリセルに対して同時に書き込み動作、消去動作、及び、フォーミング処理を行うことのできる不揮発性可変抵抗素子の抵抗制御方法を提供する。【解決手段】  不揮発性可変抵抗素子の抵抗制御方法であって、不揮発性可変抵抗素子とトランジスタを備える単位メモリセルをマトリクス状に配列したメモリセルアレイを備え、第１選択線（ワード線）、第２選択線（ビット線）、及び、第３選択線（ソース線）によりメモリ動作対象のメモリセルが選択される不揮発性半導体記憶装置に対し、一又は複数本の第１選択線を選択するステップと、複数本の第２選択線を選択するステップと、全ての選択されたメモリセルにメモリ動作に必要な電圧が印加されるように、メモリ動作に必要な電圧に、当該第２選択線を介して第３選択線に電流が流れることによる第３選択線の電位変動分を補償した電圧を印加するステップを有する。【選択図】        図７
2011258284.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうち何れか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置において、
前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記メモリセルは、
前記選択素子の前記制御端子が第１選択線に接続され、
前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子と、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子のうち何れか一方が第２選択線に、他方が第３選択線に接続され、
前記第１選択線は、行方向に延伸し、同一行に属する前記メモリセル同士を接続し、
前記第２選択線は、列方向に延伸し、同一列に属する前記メモリセル同士を接続し、
前記第１選択線、前記第２選択線、及び、前記第３選択線により前記メモリセルアレイ内の前記メモリセルが相互に接続されてなり、
一又は複数の前記第１選択線および複数の前記第２選択線を選択して、当該第１選択線および当該第２選択線により選択される全ての前記メモリセルに対し、前記不揮発性可変抵抗素子の書き込み、消去、又は、前記フォーミング処理の何れかのメモリ動作を一括して行う前記不揮発性可変抵抗素子の抵抗制御方法であって、
前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する一又は複数本の前記第１選択線を選択し、当該選択された第１選択線の全てに所定の選択電圧を印加する第１のステップと、
前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する複数本の前記第２選択線を選択する第２のステップと、
前記メモリ動作の対象の全ての前記メモリセルの両端に前記メモリ動作に必要な電圧が印加されるように、前記選択された第２選択線の夫々に、当該第２選択線と接続する前記メモリ動作の対象の個々の前記メモリセルが接続する前記第３選択線と共通に接続する前記メモリ動作の対象の前記メモリセルの最大数に応じて、前記不揮発性可変抵抗素子の前記メモリ動作に必要な電圧に、前記第２選択線を介して前記第３選択線に電流が流れることによる前記第３選択線の電位変動分を補償した電圧を印加する第３のステップと、を含むことを特徴とする不揮発性可変抵抗素子の抵抗制御方法。
【請求項２】
前記メモリセルアレイにおいて、前記第３選択線は列方向に延伸し、同一列に属する前記メモリセル同士を相互に接続していることを特徴とする請求項１に記載の不揮発性可変抵抗素子の抵抗制御方法。
【請求項３】
前記メモリ動作は、前記フォーミング処理であることを特徴とする請求項１又は２に記載の不揮発性可変抵抗素子の抵抗制御方法。
【請求項４】
前記フォーミング処理時において、前記不揮発性可変抵抗素子に流れる電流量が５０μＡ以下になるように、前記メモリセル内の前記選択素子のバイアス条件が設定されていることを特徴とする請求項３に記載の不揮発性可変抵抗素子の抵抗制御方法。
【請求項５】
前記不揮発性半導体記憶装置は、前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流あるいは前記第２選択線の所定位置の電位の変動を検知するフォーミング検知回路を、前記第２選択線に直接或いはデコーダを介して、又は、前記第３選択線が列方向に延伸している場合前記第３選択線に直接或いはデコーダを介して、接続してなり、
前記フォーミング検知回路が特定の前記第２選択線の電流あるいは電位の変動を検知すると、前記不揮発性半導体記憶装置は、当該特定の第２選択線と接続する全ての前記メモリセルの前記フォーミング処理が完了している場合、当該特定の第２選択線を介した電圧の印加を停止する第４のステップを含むことを特徴とする請求項３又は４に記載の不揮発性可変抵抗素子の抵抗制御方法。
【請求項６】
前記第４のステップにおいて、前記不揮発性半導体記憶装置が特定の前記第２選択線を介した電圧の印加を停止すると、
当該特定の第２選択線を非選択に設定し、
前記選択された第２選択線の夫々と接続する前記フォーミング処理の対象の個々の前記メモリセルが接続する前記第３選択線と共通に接続する前記フォーミング処理の対象の前記メモリセルの最大数を再計算し、前記選択された第２選択線に、夫々、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧に、前記第２選択線を介して前記第３選択線に電流が流れることによる前記第３選択線の電位変動分を補償した電圧を印加する第５のステップを含むことを特徴とする請求項５に記載の不揮発性可変抵抗素子の抵抗制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の可変抵抗素子を用いて情報を記憶する不揮発性半導体記憶装置において、複数の当該素子に対し、書き込み、消去、又は、フォーミング処理の何れかのメモリ動作を一括して行うための不揮発性可変抵抗素子の抵抗制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する不揮発性可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この不揮発性可変抵抗素子の構造は極めて単純で、図１に示すように、不揮発性可変抵抗素子１００は、下から、下部電極１０６、可変抵抗体１０４、上部電極１０２が順に積層された構造となっており、上部電極１０２と下部電極１０６の間に電圧パルス等の電気的ストレスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が実現できる。
【０００４】
可変抵抗体１０４の材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。尚、特許文献１に例示する素子構造では、可変抵抗体１０４の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【０００５】
また、遷移金属の酸化物である、酸化チタン（ＴｉＯ２）膜、酸化ニッケル（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜についても可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。酸化チタンや酸化ニッケル等の遷移金属酸化物を可変抵抗体として用いると、不揮発性可変抵抗素子に流れ込む電流による熱上昇によって酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）が形成されたり、このフィラメントパスが分解されたりすることによって、抵抗変化が発生していると考えられている。このフィラメントパスの電気特性については、非特許文献３に開示されている。
【０００６】
つまり、不揮発性可変抵抗素子は製造後の初期状態において絶縁状態にあり、電気的ストレスによって高抵抗状態と低抵抗状態を切り替えられる状態にするためには、非特許文献４に示されているように、これに電圧を印加して、不揮発性可変抵抗素子内にフィラメントパスを形成しておく必要がある。この、不揮発性可変抵抗素子内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。
【０００７】
非特許文献５に示されている、フィラメントパスが形成されてフォーミング処理が完了するのに要する時間（以下、適宜「フォーミング時間」と称す）の、フォーミング処理で印加される電圧パルスの大きさと酸化物（酸化コバルト）層の厚さとの関係を表したものを図２に示す。印加電圧が大きく、酸化物層の厚さが薄いほどフォーミング時間は短縮される傾向にあり、３Ｖのフォーミング電圧を印加した場合、１０ｎｍの酸化物層では１μ秒でフォーミング処理が完了するが、５０ｎｍでは１００μ秒印加しなければフォーミング処理が完了しない。逆に、１μ秒でフォーミング処理を完了するためには、５０ｎｍの酸化物層に対して２０Ｖもの電圧を印加する必要があり、１０ｎｍの酸化物層では３Ｖ程度の印加が必要である。
【０００８】
尚、フォーミング時間とは、フォーミング処理で印加される電圧パルスが複数回に分散して印加される場合には、累積的なパルス印加時間を意味する。
【０００９】
図２に示されるように、フォーミング時間は可変抵抗体である金属酸化物の膜厚に依存するが、各不揮発性可変抵抗素子によって膜厚にばらつきが生じるため、フォーミング時間も素子毎にばらつきが生じる。このため、不揮発性可変抵抗素子をスイッチング動作可能状態にするための効率的なフォーミング処理は、素子毎に一個一個電圧調整をしながら行う必要があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特表２００２−５３７６２７号明細書
【非特許文献】
【００１１】
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．他、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，２０００年，Ｖｏｌ．７６，ｐ．２７４９−２７５１
【非特許文献２】Ｈ．Ｐａｇｎｉａ他、“Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），１９８８年，ｖｏｌ．１０８，ｐ．１１−６５
【非特許文献３】G. Dearnaley他, ”Electrical phenomena in amorphous oxide films”, Rep. Prog. Phys., 1970年, Vol. 33, p.1129-1191
【非特許文献４】I. G. Baek 他, ”Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses”, IEDM Technical Digest, 2004年，p. 587 - 590
【非特許文献５】Y. Tamai他, “RRAM Technology for Fast and Low-Power Forming / Switching”, International Conference on Solid State Devices and Materials (SSDM), 2008年, p. 1166
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、不揮発性可変抵抗素子を使ったメモリセルを用いて実用的な大きさのメモリ容量を作成する段階において、実用的な大きさのメモリ容量を一メモリセル毎にフォーミングしていては時間がかかりすぎるため、生産効率の面で、フォーミング時間の短縮は急務である。具体的には、１２８Ｍｂｙｔｅの容量に対してフォーミング処理を行う場合、非特許文献５の値を用いると、１０ｎｍの酸化膜層の場合、一メモリセル（１ｂｉｔ）を印加電圧３Ｖでフォーミング処理するには１μ秒必要であるから、一メモリセル毎にフォーミング処理を行うと、少なくとも１５分は必要である。
【００１３】
ここで、複数のメモリセルに対して同時にフォーミング処理を行うことによりフォーミング処理効率を上げ、全体のフォーミング時間を短縮することが考えられるが、それには以下に示す問題を解決する必要がある。
【００１４】
図３は不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、図４に単位メモリセルの等価回路を示す。二端子型の不揮発性可変抵抗素子の一端子が選択トランジスタのドレイン端子と接続し、他端子が第２選択線（ビット線、ＢＬ）に接続している。選択トランジスタのゲート端子は第１選択線（ワード線、ＷＬ）に接続され、ソース端子は第３選択線（ソース線、ＳＬ）に接続されている。
【００１５】
図４のメモリセルを行及び列方向に夫々マトリクス状に配置した図３のメモリセルアレイにおいて、第１選択線ＷＬ１を介して電圧を印加して選択トランジスタをＯＮ状態にし、各第２選択線ＢＬ１〜ＢＬ１６に同時にフォーミング処理用の電圧パルスを印加して、第１選択線ＷＬ１に接続する複数のメモリセルの不揮発性可変抵抗素子ＶＲ１１〜ＶＲ１ｇについて同時にフォーミング処理を行うことを試みる。
【００１６】
各不揮発性可変抵抗素子のフォーミング処理時間にばらつきがあるため、まず１つ目のメモリセルがフォーミング処理を完了する。ここでは第２選択線ＢＬ２に接続する不揮発性可変抵抗素子ＶＲ１２のフォーミングが先に完了したとする。フォーミング処理が完了したメモリセルは抵抗低下を起こすため、ＶＲ１２のフォーミング処理の完了に伴って第２選択線ＢＬ２に流れる電流量が増加し、第３選択線ＳＬ１の電位が上昇する。すると、電位が上昇した第３選択線ＳＬ１に接続されている他のメモリセルにフォーミング処理に必要な電圧が供給されなくなる。
【００１７】
この結果、フォーミング時間が遅くなるか、或いは、これ以上フォーミング処理が進行しなくなる。
【００１８】
本発明は、二端子構造の不揮発性可変抵抗素子を用いて情報を記憶するメモリセルアレイのフォーミング処理に係る上記の問題点を鑑みてなされたものであり、その第一の目的は、複数のメモリセルに対して同時にフォーミング処理を行うことのできる不揮発性可変抵抗素子の抵抗制御方法を提供する点にある。
【００１９】
更に、本発明は、複数のメモリセルに対して同時に書き込み、及び、消去動作を行うことができる不揮発性可変抵抗素子の抵抗制御方法を提供することをその第２の目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうち何れか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置において、前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記メモリセルは、前記選択素子の前記制御端子が第１選択線に接続され、前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子と、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子のうち何れか一方が第２選択線に、他方が第３選択線に接続され、前記第１選択線は、行方向に延伸し、同一行に属する前記メモリセル同士を接続し、前記第２選択線は、列方向に延伸し、同一列に属する前記メモリセル同士を接続し、前記第１選択線、前記第２選択線、及び、前記第３選択線により前記メモリセルアレイ内の前記メモリセルが相互に接続されてなり、一又は複数の前記第１選択線および複数の前記第２選択線を選択して、当該第１選択線および当該第２選択線により選択される全ての前記メモリセルに対し、前記不揮発性可変抵抗素子の書き込み、消去、又は、前記フォーミング処理の何れかのメモリ動作を一括して行う前記不揮発性可変抵抗素子の抵抗制御方法であって、前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する一又は複数本の前記第１選択線を選択し、当該選択された第１選択線の全てに所定の選択電圧を印加する第１のステップと、前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する複数本の前記第２選択線を選択する第２のステップと、前記メモリ動作の対象の全ての前記メモリセルの両端に前記メモリ動作に必要な電圧が印加されるように、前記選択された第２選択線の夫々に、当該第２選択線と接続する前記メモリ動作の対象の個々の前記メモリセルが接続する前記第３選択線と共通に接続する前記メモリ動作の対象の前記メモリセルの最大数に応じて、前記不揮発性可変抵抗素子の前記メモリ動作に必要な電圧に、前記第２選択線を介して前記第３選択線に電流が流れることによる前記第３選択線の電位変動分を補償した電圧を印加する第３のステップと、を含むことを第１の特徴とする。
【００２１】
本発明の上記第１の特徴の不揮発性可変抵抗素子の抵抗制御方法に依れば、二端子型の不揮発性可変抵抗素子とトランジスタ等の三端子型の選択素子とを単位メモリセルとして、行及び列方向に夫々マトリクス状に配置したメモリセルアレイを有する不揮発性半導体記憶装置において、メモリ動作時に第３選択線（ソース線）に電流が流れることによる第３選択線の電位の上昇分を加味した電圧を予め第２選択線（ビット線）に印加するステップを有することで、複数の第２選択線と一又は複数の第１選択線（ワード線）により選択される全ての複数のメモリセルに対し、メモリ動作に必要な電圧を供給することができ、複数のメモリセルに対して同時にメモリ動作を行うことが可能になる。
【００２２】
更に、本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、上記第１の特徴に加えて、前記メモリセルアレイにおいて、前記第３選択線は列方向に延伸し、同一列に属する前記メモリセル同士を相互に接続していることを第２の特徴とする。
【００２３】
上記第２の特徴の不揮発性可変抵抗素子の抵抗制御方法に依れば、第２選択線と第３選択線を並行に延伸させた不揮発性半導体記憶装置に対し本発明を適用することで、第３選択線と共通に接続する選択されたメモリセルの数を、第１選択線（ワード線）の本数に抑えることができ、選択されたメモリセルを経由して第３選択線に電流が流れることによる第３選択線の電位上昇を低減することができる。
【００２４】
更に、本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、上記第１又は第２の特徴に加えて、前記メモリ動作は、前記フォーミング処理であることを第３の特徴とする。
【００２５】
更に、本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、上記第３の特徴に加えて、前記フォーミング処理時において、前記不揮発性可変抵抗素子に流れる電流量が５０μＡ以下になるように、前記メモリセル内の前記選択素子のバイアス条件が設定されていることを第４の特徴とする。
【００２６】
上記第４の特徴の不揮発性可変抵抗素子の抵抗制御方法に依れば、第３選択線に流れる電流量は、選択トランジスタを用いて制限され、第３選択線の電位上昇を一定の許容範囲内に抑えることができる。
【００２７】
特に、フォーミング処理においては、フォーミング処理の完了に伴い不揮発性可変抵抗素子が低抵抗化するため、当該低抵抗化した素子を経由して第３選択線に流れる電流量が増加し、第３選択線の電位が上昇する。このとき、メモリセルの不揮発性可変抵抗素子に流れる電流量が所定値（例えば、５０μＡ）以下となるように、選択素子のバイアス条件を設定しておくことで、フォーミング処理の完了に伴う第３選択線に流れこむ電流量を所定値以下に制限することができる。
【００２８】
更に、本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、上記第３又は第４の特徴に加えて、前記不揮発性半導体記憶装置は、前記フォーミング処理の完了に伴う前記第２選択線の所定位置に流れる電流あるいは前記第２選択線の所定位置の電位の変動を検知するフォーミング検知回路を、前記第２選択線に直接或いはデコーダを介して、又は、前記第３選択線が列方向に延伸している場合前記第３選択線に直接或いはデコーダを介して、接続してなり、前記フォーミング検知回路が特定の前記第２選択線の電流あるいは電位の変動を検知すると、前記不揮発性半導体記憶装置は、当該特定の第２選択線と接続する全ての前記メモリセルの前記フォーミング処理が完了している場合、当該特定の第２選択線を介した電圧の印加を停止する第４のステップを含むことを第５の特徴とする。
【００２９】
更に、本発明に係る不揮発性可変抵抗素子の抵抗制御方法は、上記第５の特徴に加えて、前記第４のステップにおいて、前記不揮発性半導体記憶装置が特定の前記第２選択線を介した電圧の印加を停止すると、当該特定の第２選択線を非選択に設定し、前記選択された第２選択線の夫々と接続する前記フォーミング処理の対象の個々の前記メモリセルが接続する前記第３選択線と共通に接続する前記フォーミング処理の対象の前記メモリセルの最大数を再計算し、前記選択された第２選択線に、夫々、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧に、前記第２選択線を介して前記第３選択線に電流が流れることによる前記第３選択線の電位変動分を補償した電圧を印加する第５のステップを含むことを第６の特徴とする。
【発明の効果】
【００３０】
本発明に依れば、一又は複数の第１選択線（ワード線）及び複数の第２選択線（ビット線）により選択される複数のメモリセルに対して同時に電圧パルスを印加して、書き込み動作、消去動作、及び、フォーミング処理を行うことのできる不揮発性可変抵抗素子の抵抗制御方法が提供される。これにより、フォーミング時間の短縮が可能になる。また、書き込み及び消去動作に係る時間が短縮され、高速動作が可能になる。
【図面の簡単な説明】
【００３１】
【図１】不揮発性可変抵抗素子の構造を示す図。
【図２】フォーミング処理に要する時間の、フォーミング処理で印加される電圧と可変抵抗体の膜厚との関係を示す図。
【図３】不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、及び、従来のフォーミング処理の制御方法に係る問題点を示す図。
【図４】不揮発性可変抵抗素子を用いたメモリセルの等価回路図。
【図５】本発明の方法を利用することができる不揮発性半導体記憶装置の構成ブロック図。
【図６】本発明の方法を利用することができる不揮発性半導体記憶装置の構成ブロック図。
【図７】本発明に係るフォーミング処理の制御方法のフローチャート。
【図８】第２実施形態において本発明方法が適用される不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図。
【図９】第３実施形態に係る本発明方法を利用することができる不揮発性半導体記憶装置の構成ブロック図。
【図１０】第３実施形態において本発明方法が適用されるフォーミング検知回路を取り付けたメモリセルアレイの等価回路図、及び、本発明方法におけるフォーミング処理の動作を示す図。
【図１１】本発明に係るフォーミング検知回路の構成例。
【図１２】第３実施形態に係る本発明方法におけるフォーミング処理の制御のフローチャート。
【図１３】別実施形態に係る本発明方法を利用することができる不揮発性半導体記憶装置の構成ブロック図。
【図１４】本発明の別実施形態に係るフォーミング検知回路を内蔵した第２選択線デコーダの構成ブロック図。
【発明を実施するための形態】
【００３２】
以下において、本発明に係る不揮発性可変抵抗素子の抵抗制御方法（以下、「本発明方法」と称す）につき、図面を参照して説明する。
【００３３】
〈第１実施形態〉
図５は、本発明方法の適用対象である不揮発性半導体記憶装置（以下、「本発明装置１」と称す）の回路構成図である。図５に示されるように、本発明装置１は、メモリセルアレイ５０１（５０１ａ又は５０１ｂ、本実施形態では５０１ａとする）、制御回路５０２、電圧発生回路５０４、第１選択線デコーダ５０６、及び、第２選択線デコーダ５０８、を備えて構成されている。
【００３４】
メモリセルアレイ５０１ａは、図３の等価回路図で表され、不揮発性可変抵抗素子と選択トランジスタを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイである。ここで、不揮発性可変抵抗素子は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子であり、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることができる。選択トランジスタは、例えば、ＭＯＳトランジスタであり、当該不揮発性可変抵抗素子の一端子と選択トランジスタのドレイン端子が接続してメモリセルを構成している。選択トランジスタのゲート端子は行方向（図３の縦方向）に延伸する第１選択線（ワード線）に接続され、第１選択線により同一行に属するメモリセル同士が相互に接続されている。選択トランジスタと接続しない不揮発性可変抵抗素子の一端子は列方向（図３の横方向）に延伸する第２選択線（ビット線）に接続され、第２選択線により同一列に属するメモリセル同士が相互に接続されている。選択トランジスタのソース端子は行方向に延伸する第３選択線（ソース線）に接続され、第３選択線により同一行に属するメモリセル同士が相互に接続されている。第１選択線を介して第１選択電圧及び第１非選択電圧の何れかを、第２選択線を介して第２選択電圧及び第２非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。尚、本実施形態においては、当該各動作時において第３選択線は接地しているが、接地電圧より僅かに上昇した微小なバイアス電圧を印加しても良い。
【００３５】
尚、上記のメモリセルアレイ５０１ａで用いられる可変抵抗体の材料としては、Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｚｒ，Ｎｂ，Ｈｆ，Ｔａ等の遷移金属の酸化物が考えられ、電極材料としてはＡｌ，Ｔｉ，Ｃｕ，Ａｇ，Ｔａ，Ｗ，Ｐｔ、或いはＴｉＮ等が考えられる。例えば、上記のメモリセルアレイ５０１ａは、可変抵抗体材料が酸化コバルトで、電極材料が両電極ともＴｉＮからなる不揮発性可変抵抗素子を構成し、選択トランジスタを含めたデバイス構造を適宜設計することで、素子寸法が０．４μｍφ程度のものを公知の標準的な製造プロセス技術により作製することができるが、具体的なデバイス構造および製造方法については説明を割愛する。
【００３６】
制御回路５０２は、メモリセルアレイ５０１ａの書き込み、消去、読み出しの各メモリ動作の制御及びフォーミング処理の制御を行う。具体的には、制御回路５０２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第１選択線デコーダ５０６、第２選択線デコーダ５０８を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。より具体的には、アドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路の機能を有する回路である。
【００３７】
電圧発生回路５０４は、書き込み、消去、読み出し、及び、フォーミング処理の各メモリ動作において、当該各動作に必要な印加電圧を発生して第１選択線デコーダ５０６及び第２選択線デコーダ５０８に与える。メモリセルのフォーミング処理において、電圧発生回路５０４は、フォーミング処理対象のメモリセルを選択するために必要な第１選択電圧、及び、フォーミング処理の対象ではないメモリセルを非選択にする第１非選択電圧を発生し第１選択線デコーダに与える。また、フォーミング処理対象として選択されたメモリセルに対し、フォーミング処理用の電圧パルスを発生し第２選択線デコーダ５０８に与える。特に、本発明方法では、電圧発生回路５０４は、当該電圧パルスの電圧振幅値を、選択された第１選択線と第２選択線の位置および本数に基づき、選択された第２選択線と接続する選択された個々のメモリセルが接続する第３選択線と共通に接続するフォーミング対象のメモリセルの最大数に応じて、第３選択線の電位上昇分を補償した値に調整し、当該電圧振幅値が調整された電圧パルスを第２選択線デコーダ５０８に印加する。
【００３８】
第１選択線デコーダ（ワード線デコーダ）５０６は、メモリセルアレイ５０１ａのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第１選択線を選択し、選択された第１選択線と非選択の第１選択線に、夫々第１選択電圧と第１非選択電圧を各別に印加する。具体的には、選択された第１選択線に電圧を印加することにより選択された第１選択線に接続する選択トランジスタのみをＯＮ状態にする。また、第１選択線デコーダ５０６は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第１選択線の選択にも使用される。
【００３９】
第２選択線デコーダ（ビット線デコーダ）５０８は、メモリセルアレイ５０１ａのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力された列選択用のアドレス信号に対応する第２選択線を選択し、フォーミング処理用の電圧パルスを選択された第２選択線を介して印加する。また、第２選択線デコーダ５０８は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第２選択線の選択にも使用される。
【００４０】
また、本発明装置１は、書き込み、消去、読み出し、及び、フォーミング処理の各メモリ動作において、当該各動作に応じた第３選択線を選択するためのデコーダを更に備えて構成されていてもよい。図６に示される不揮発性半導体記憶装置（以下、「本発明装置２」と称す）は、第３選択線デコーダ５０９を更に備えることで、第１選択線を介して第１選択電圧及び第１非選択電圧の何れかを、第２選択線を介して第２選択電圧及び第２非選択電圧の何れかを、第３選択線を介して第３選択電圧及び第３非選択電圧の何れかを各別に印加することができ、各メモリ動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。この構成において、制御回路５０２は、アドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第１選択線デコーダ５０６、第２選択線デコーダ５０８、及び、第３選択線デコーダ５０９を制御し、メモリセルの各メモリ動作を制御し、当該各メモリ動作に必要な印加電圧を発生して第１選択線デコーダ５０６及び第２選択線デコーダ５０８及び第３選択線デコーダ５０９に与える。
【００４１】
以下において、メモリセルアレイ内の全てのメモリセルのフォーミング処理を行なうため、本発明方法により複数のメモリセルに対し一括してフォーミング処理を行う場合の動作につき、図３及び図７を参照して説明する。図７は本発明方法によるフォーミング処理の制御を示すフローチャートである。
【００４２】
まず、第１選択線（ワード線）を選択する（ステップ＃１０）。ここでは、第１選択線ＷＬ１を選択することにする。電圧発生回路５０４は、第１選択電圧と第１非選択電圧を発生し、第１選択線デコーダ５０６は、当該第１選択電圧を選択された第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に、当該第１非選択電圧を非選択の第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に夫々印加する。これにより選択された第１選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流を流すことができる。
【００４３】
次に、複数本の第２選択線（ビット線）を選択する（ステップ＃１１）。ここでは、メモリセルアレイ内のすべての第２選択線ＢＬ１〜ＢＬ１６を選択することにする。
【００４４】
第１選択線および第２選択線が夫々選択されると、当該選択された第１選択線と第２選択線の位置および本数に基づき、選択された第２選択線の夫々につき、当該第２選択線と接続する選択されたメモリセルが接続する第３選択線と共通に接続するフォーミング対象のメモリセルの最大数を算出し、印加されるフォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを、後述する数２が満足されるように、設定する（ステップ＃１２）。本実施形態に係るメモリセルアレイ５０１ａでは、第２選択線と第３選択線が直交しているため、上記第３選択線と共通に接続するメモリセルの最大数は、選択された第２選択線の夫々につき、選択された第２選択線の総数に等しい。ここでは、全ての第２選択線ＢＬ１〜ＢＬ１６が選択されているので、上記メモリセルの最大数は、１６となる。
【００４５】
電圧発生回路５０４は、上述のステップ＃１２で算出された電圧振幅のフォーミング処理用の電圧パルスを発生し、第２選択線デコーダ５０８は、選択されたすべての第２選択線を介してフォーミング処理用の電圧パルスを同時に印加し、選択された第２選択線から第３選択線（ソース線）へ電流を流す（ステップ＃１３）。これにより、第１選択線ＷＬ１および第２選択線ＢＬ１〜ＢＬ１６により選択される複数のメモリセルＶＲ１１〜ＶＲ１ｆに対して、同時にフォーミング処理を行なう。
【００４６】
第１選択線ＷＬ１および第２選択線ＢＬ１〜ＢＬ１６により選択された複数のメモリセルＶＲ１１〜ＶＲ１ｇのうち何れかのメモリセルにおいてフォーミング処理が完了すると、当該メモリセル内の不揮発性可変抵抗素子の抵抗が低下し、当該メモリセルに接続する第２選択線に流れる電流量が増加し、当該電流量が増加した電流が第３選択線ＳＬ１へ流れ込む。この結果、正（負）の極性の電圧パルスが選択された第２選択線に印加されている場合、第３選択線の寄生抵抗等の影響により第３選択線の電位が上昇（低下）する。同時に、第２選択線デコーダ５０８等、電圧パルス印加経路上に存在するトランジスタ等の負荷回路の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線の電位が低下（上昇）する。この結果、不揮発性可変抵抗素子に印加される実効的な電圧パルスの絶対値が低下することになる。
【００４７】
ここで、一のメモリセルのフォーミングが完了した際に第３選択線ＳＬ１に流れ込む電流をＩＳＬ、第３選択線とメモリセルの接続点から接地電位までの寄生抵抗の最大値をＲＬ１とすると、第３選択線ＳＬ１と共通に接続する選択されたＮ個のメモリセルのうちｎ個のメモリセルのフォーミング処理が完了した時点において、第３選択線ＳＬ１に分圧される電圧ＶＳＬ（ｎ）は、第３選択線ＳＬ１に流れ込む電流の総和と寄生抵抗ＲＬ１との積により、下記の数１で表される。
【００４８】
［数１］
ＶＳＬ（ｎ）＝ｎ・ＩＳＬ・ＲＬ１
【００４９】
更に、一の不揮発性可変抵抗素子のフォーミングに必要な電圧パルスの電圧振幅の絶対値をＶＦ、第２選択線ＢＬ１〜ＢＬ１６に印加されるべき電圧パルスの電圧振幅の絶対値をＶＢＬＦとする。一のメモリセルを除き全ての選択メモリセルのフォーミングが完了している状況を考える。このとき、当該一のメモリセルのフォーミング処理が可能で、全ての選択メモリセルのフォーミング処理を完了できるためには、下記の数２が満足される必要がある。
【００５０】
［数２］
ＶＢＬＦ−ＶＳＬ（Ｎ−１）≧ＶＦ、即ち、ＶＢＬＦ−（Ｎ−１）ＩＳＬ・ＲＬ１≧ＶＦ
【００５１】
ここで、Ｎは第３選択線ＳＬ１と共通に接続するフォーミング対象のメモリセルの総数であり、今の場合、Ｎ＝１６である。上記数２が満足される限り、第１選択線および第２選択線で選択された複数のメモリセルのフォーミング処理が、同一のステップで可能となる。
【００５２】
上記第１選択線および第２選択線で選択された全てのメモリセルのフォーミング処理が完了すると（ステップ＃１４）、上記ステップ＃１１で選択された第２選択線が最後の第２選択線であるか否かを判定する（ステップ＃１５）。当該選択された第２選択線が最後の第２選択線に該当しない場合は、未だ選択されていない残りの第２選択線を新たに選択して（ステップ＃１１）、フォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを設定し（ステップ＃１２）、フォーミング電圧パルスを印加する（ステップ＃１３）。
【００５３】
一方、上記ステップ＃１１で選択された第２選択線が最後の第２選択線である場合、更に、上記ステップ＃１０で選択された第１選択線が最後の第１選択線であるか否かを判定する（ステップ＃１６）。当該選択された第１選択線が最後の第１選択線に該当しない場合は、未だ選択されていない残りの第１選択線を新たに選択して（ステップ＃１０）、第２選択線を選択して（ステップ＃１１）、フォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを設定し（ステップ＃１２）、フォーミング電圧パルスを印加する（ステップ＃１３）。
【００５４】
ここでは、ステップ＃１１においてメモリセルアレイ内の全ての第２選択線を選択しているため、ステップ＃１５では常にＹＥＳと判定され、ステップ＃１６において、ステップ＃１０で選択された第１選択線が最後の第１選択線と判定されない限り、別の第１選択線を選択し、更に全ての第２選択線ＢＬ１〜ＢＬ１６を選択して、新たに選択された第１選択線に接続する複数のメモリセルにつき、ステップ＃１２〜＃１４の処理を行い、１同時に一括してフォーミング処理を行う。これを繰り返すことで、第１選択線と第２選択線でアドレスが指定されるメモリセルアレイ内の全てのメモリセルにつき、効率的にフォーミング処理を行うことができる。
【００５５】
一例として、選択素子（ＭＯＳトランジスタ）と不揮発性可変抵抗素子で構成されたメモリセルにおいて、必要なフォーミング電圧パルスの電圧振幅の絶対値ＶＦが３Ｖ、フォーミング電圧パルスの印加時間（フォーミング時間）が１００μｓｅｃ、フォーミング完了時にメモリセルに流れる電流量ＩＳＬを５０μＡ、寄生抵抗ＲＬ１が１ｋΩの場合に、１６個の不揮発性可変抵抗素子を同時にフォーミング処理する場合を考える。数２より、第２選択線に印加するフォーミング電圧パルスの絶対値ＶＢＬＦとして、夫々、３．７５Ｖ以上を印加することにより、１６個の不揮発性可変抵抗素子の全てを同一ステップで一括フォーミングできる。
【００５６】
ここで、不揮発性可変抵抗素子と接続しているトランジスタのゲート電圧を制御することにより、フォーミング完了後にメモリセルに流れる電流ＩＳＬは、トランジスタの飽和領域における電流量により制限される。従って、トランジスタのバイアス条件を適切に設定することで、フォーミング完了後にメモリセルに流れる電流ＩＳＬを所定値以下となるように制限することができ、可変抵抗素子を絶縁破壊させることなく一括フォーミング処理が可能となる。また、第３選択線の電位変動を一定の範囲内に抑え、第２選択線に印加されるフォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを低く保つことができる。
【００５７】
尚、上記実施形態では、フォーミング完了後にメモリセルに流れる電流量ＩＳＬを５０μ以下に制限する場合について説明したが、本発明はＩＳＬをこの値に限定するものではない。しかしながら、電流ＩＳＬを、好ましくは５０μＡ以下に下げることによって、フォーミングの完了したメモリセルに接続する選択線上の電流パスを切断することなしに、フォーミングが完了していないメモリセルに対しても引き続きフォーミング電圧を印加することが可能となる。
【００５８】
〈第２実施形態〉
上述の第１実施形態では、第２選択線と第３選択線が直交しているメモリセルアレイ５０１ａに対して本発明方法を適用する場合について詳細に説明したが、本発明方法はメモリセルアレイの構成によりその適用が制限されるものではない。以下に、第２選択線と第３選択線が平行に延伸しているメモリセルアレイ５０１ｂに対し、本発明方法を適用する場合について詳細に説明する。
【００５９】
メモリセルアレイ５０１ｂは、図８の等価回路図で表され、不揮発性可変抵抗素子と選択トランジスタを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイである。不揮発性可変抵抗素子と選択トランジスタの構成については、第１実施形態と同様であるので説明を割愛する。選択トランジスタのゲート端子は行方向（図８の縦方向）に延伸する第１選択線（ワード線）に接続され、第１選択線により同一行に属するメモリセル同士が相互に接続されている。選択トランジスタと接続しない不揮発性可変抵抗素子の一端子は列方向（図８の横方向）に延伸する第２選択線（ビット線）に接続され、第２選択線により同一列に属するメモリセル同士が相互に接続されている。選択トランジスタのソース端子は列方向に延伸する第３選択線（ソース線）に接続され、第３選択線により同一列に属するメモリセル同士が相互に接続されている。第１選択線を介して第１選択電圧及び第１非選択電圧の何れかを、第２選択線を介して第２選択電圧及び第２非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。尚、本実施形態においては、当該各動作時において第３選択線は接地しているが、接地電圧より僅かに上昇した微小なバイアス電圧を印加しても良い。
【００６０】
以下に、上記メモリセルアレイ５０１ｂを搭載した本発明装置１または本発明装置２に対して本発明方法を適用し、複数のメモリセルに対し一括してフォーミング処理を行う場合の動作につき、図７及び図８を参照して説明する。
【００６１】
まず、第１実施形態と同様、第１選択線（ワード線）を選択する（ステップ＃１０）。ここでは、第１選択線ＷＬ１とＷＬ２を選択することにする。電圧発生回路５０４は、第１選択電圧と第１非選択電圧を発生し、第１選択線デコーダ５０６は、当該第１選択電圧を選択された第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に、当該第１非選択電圧を非選択の第１選択線に接続されたメモリセルの選択トランジスタのゲート端子に夫々印加する。これにより選択された第１選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流を流すことができる。
【００６２】
次に、第１実施形態と同様、複数本の第２選択線（ビット線）を選択する（ステップ＃１１）。ここでは、メモリセルアレイ内のすべての第２選択線ＢＬ１〜ＢＬ１６を選択することにする。
【００６３】
第１選択線および第２選択線が夫々選択されると、当該選択された第１選択線と第２選択線の位置および本数に基づき、選択された第２選択線の夫々につき、当該第２選択線と接続する選択された個々のメモリセルが接続する第３選択線と共通に接続するフォーミング対象のメモリセルの最大数を算出し、印加されるフォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを、後述する数４が満足されるように、設定する（ステップ＃１２）。本実施形態に係るメモリセルアレイ５０１ｂでは、第２選択線と第３選択線が平行に延伸しているため、上記第３選択線と共通に接続するメモリセルの最大数は、選択された第２選択線の夫々につき、選択された第１選択線の総数に等しくなる。ここでは、全ての第１選択線ＷＬ１とＷＬ２が選択されているので、上記メモリセルの最大数は、２となる。
【００６４】
電圧発生回路５０４は、上述のステップ＃１２で算出された電圧振幅のフォーミング処理用の電圧パルスを発生し、第２選択線デコーダ５０８は、選択されたすべての第２選択線を介してフォーミング処理用の電圧パルスを同時に印加し、選択された第２選択線から第３選択線（ソース線）へ電流を流す（ステップ＃１３）。これにより、第１選択線ＷＬ１とＷＬ２および第２選択線ＢＬ１〜ＢＬ１６により選択される複数のメモリセルＶＲ１１〜ＶＲ１ｇ、及び、ＶＲ２１〜ＶＲ２ｇに対して、同時にフォーミング処理を行なう。
【００６５】
選択された複数のメモリセルＶＲ１１〜ＶＲ１ｇ、ＶＲ２１〜ＶＲ２ｇのうち何れかのメモリセルにおいてフォーミング処理が完了すると、当該メモリセル内の不揮発性可変抵抗素子の抵抗が低下し、当該メモリセルに接続する第２選択線に流れる電流量が増加し、当該電流量が増加した電流が、当該第２選択線に対応する第３選択線ＳＬ１〜ＳＬ１６の何れかへ流れ込む。この結果、電圧パルス印加経路上の負荷回路（デコーダ）から第２選択線とメモリセルの接続点、及び、第３選択線とメモリセルの接続点から接地電位までの寄生抵抗に、本来ならば不揮発性可変抵抗素子に印加されるべき電圧ＶＢＬＦの一部が分圧され、不揮発性可変抵抗素子に印加される実効的な電圧パルスの絶対値が低下することになる。
【００６６】
ここで、一のメモリセルのフォーミングが完了した際に第３選択線ＳＬ１に流れ込む電流をＩＳＬ、第３選択線とメモリセルの接続点から接地電位までの寄生抵抗の最大値をＲＬ１とすると、第３選択線ＳＬ１と共通に接続する選択されたＮ個のメモリセルのうちｎ個のメモリセルのフォーミング処理が完了した時点において、第３選択線ＳＬ１に分圧される電圧ＶＳＬ（ｎ）は、第１実施形態と同様、上記数１で表される。
【００６７】
更に、電圧パルス印加経路上の負荷回路（デコーダ）から第２選択線とメモリセルの接続点までの寄生抵抗の最大値をＲＬ２とすると、複数の第１選択線を選択してフォーミング処理を行う場合、同一の第２選択線に接続し、異なる第１選択線と接続する複数のフォーミング対象のメモリセルのうちｍ個のメモリセルのフォーミングが完了した時点において、当該第２選択線に分圧される電圧ＶＢＬ（ｍ）は、下記の数３で表される。
【００６８】
［数３］
ＶＢＬ（ｍ）＝ｍ・ＩＳＬ・ＲＬ２
【００６９】
この場合において、一のメモリセルを除き全ての選択メモリセルのフォーミングが完了している状況を考える。当該一のメモリセルのフォーミング処理が可能で、全ての選択メモリセルのフォーミング処理を完了できるためには、下記の数４が満足されていればよい。
【００７０】
［数４］
ＶＢＬＦ−ＶＳＬ（Ｎ−１）−ＶＢＬ（Ｍ−１）≧ＶＦ
【００７１】
ここで、Ｍは選択された第１選択線の総数である。Ｎは第３選択線ＳＬ１と共通に接続するフォーミング対象のメモリセルの最大数であるが、本実施形態では選択された第１選択線の本数に等しく、Ｎ＝Ｍ（＝２）である。従って、上記数４は、簡略化すると、ＶＢＬＦ−（Ｎ−１）ＩＳＬ・（ＲＬ１＋ＲＬ２）≧ＶＦとなる。上記数４が満足される限り、複数の第１選択線と第２選択線で選択された複数のメモリセルのフォーミング処理が、同一のステップで可能となる。
【００７２】
上述の通り、本実施形態では、メモリセルアレイ５０１ｂに対して本発明方法を適用するため、第３選択線に電流が流れ込むことによる第３選択線の電位の上昇（低下）量は、選択される第１選択線の本数に依存し、選択される第２選択線の本数には依存しない。従って、メモリセルアレイ内の全ての第２選択線を選択し、同一行に属する全てのメモリセルを選択して、行毎にフォーミング処理を行うことができる。
【００７３】
一例として、必要なフォーミング電圧パルスの電圧振幅の絶対値ＶＦが３Ｖ、フォーミング電圧パルスの印加時間（フォーミング時間）が１００μｓｅｃ、フォーミング完了時にメモリセルに流れる電流ＩＳＬを５０μＡ、第３選択線から接地電位までの寄生抵抗ＲＬ１と負荷回路（デコーダ）から第２選択線までの寄生抵抗ＲＬ２が共に１ｋΩの場合に、行方向に５１２個、列方向に１６個、計８０９６個のメモリセルからなるメモリブロックを同時にフォーミングする場合を考える。１６本の第１選択線（ワード線）と、全ての５１２本の第２選択線（ビット線）を選択し、第２選択線を介してフォーミング電圧パルスを印加する。数４より、第２選択線に印加するフォーミング電圧パルスの絶対値ＶＢＬＦとして、夫々、４．５Ｖ以上を印加することにより、８０９６個の不揮発性可変抵抗素子の全てを同一ステップでフォーミングできる。
【００７４】
ここで、第１実施形態と同様、フォーミング完了後にメモリセルに流れる電流ＩＳＬは、トランジスタの飽和領域における電流量により制限されているため、可変抵抗素子を絶縁破壊させることなく一括フォーミング処理が可能であり、第３選択線の電位変動を一定の範囲内に抑え、第２選択線に印加されるフォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを低く保つことができる。
【００７５】
従って、本発明方法により、一又は複数の第１選択線（ワード線）及び複数の第２選択線（ビット線）により選択される複数のメモリセルに対して同時に電圧パルスを印加して、フォーミング処理を行うことで、フォーミング時間の短縮が可能になる。
【００７６】
〈第３実施形態〉
本発明方法は、フォーミング完了に伴う第２選択線或いは第３選択線の電位の変動を検知するフォーミング検知回路を備えた不揮発性半導体装置に適用することで、より一層効果的となる。図９は、本発明方法の適用対象である不揮発性半導体記憶装置（以下、「本発明装置３」と称す）の回路構成図である。図９に示されるように、本発明装置３は、メモリセルアレイ５０１ａ又は５０１ｂ（本実施形態では、５０１ａとする）を備える本発明装置１において、第２選択線と第２選択線デコーダ５０８との間にフォーミング検知回路５１０を更に備えた構成である。
【００７７】
フォーミング検知回路５１０は、例えば、第２選択線と第２選択線デコーダ５０８との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第２選択線に流れる電流量、或いは第２選択線の電位の変動を検知する。当該電流あるいは電位の変動が検知されると、当該電流あるいは電位の変動が検知された第２選択線に接続する少なくとも一のメモリセルにおいて、フォーミング処理が完了したと判断できる。更に、フォーミング検知回路５１０は、第２選択線の電位の変動を検知したとき、当該電位の変動を検知した第２選択線と接続する全てのメモリセルにおいて、フォーミング処理が完了したと判断できる場合、電圧発生回路とメモリセルアレイの間の、フォーミング処理が完了したメモリセルに接続する第２選択線上の電流パスを切断する機能を有している。
【００７８】
図１０は図３のメモリセルアレイの各第２選択線にフォーミング検知回路を取り付けた例である。図１０において、第１選択線ＷＬ１とＷＬ２に第１選択電圧を印加して選択トランジスタをＯＮ状態にし、各第２選択線ＢＬ１〜ＢＬ１６に同時に正極性のフォーミング処理用の電圧パルスを印加して、第１選択線ＷＬ１とＷＬ２に接続するメモリセルを同時に一括してフォーミングすることを試みる。
【００７９】
ここで、第２選択線ＢＬ２に接続する二つのメモリセルＶＲ１２，ＶＲ２２のフォーミング処理が他のＢＬ１、ＢＬ３〜ＢＬ１６に夫々接続する二つのメモリセルよりも先に完了したとすると、フォーミング処理が完了した２つのメモリセルの不揮発性可変抵抗素子は絶縁状態から、１ＭΩ程度またはそれ以下の低抵抗状態に変わるため、第２選択線ＢＬ２に流れる電流が増加する。フォーミング完了時にメモリセルに流れる電流をＩＳＬとすると、２ＩＳＬの電流が第２選択線ＢＬ２に流れることになる。この結果、第３選択線側の寄生抵抗の影響により第３選択線ＳＬ１、ＳＬ２の電位が上昇するとともに、第２選択線デコーダ等の寄生抵抗等の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線ＢＬ２の電位が低下する。
【００８０】
フォーミング検知回路５１０は、所定値を超えた第２選択線ＢＬ２の電位降下を検出すると、第２選択線ＢＬ２とメモリセルを電気的に切断する。これにより第３選択線ＳＬ１とＳＬ２の電位上昇が低減される。
【００８１】
フォーミング検知回路の回路構成の一例を図１１に示す。図１１の等価回路図で表されるフォーミング検知回路５１０ａは、論理回路Ｌとｐ型ＭＯＳトランジスタＰがメモリセルアレイ５０１ａと第２選択線デコーダ５０８との間の各第２選択線ＢＬｎ上に夫々配置され、接続されている。フォーミング処理用の電圧パルスＶＦＭの第２選択線ＢＬｎへの印加経路上に、トランジスタＰが挿入されている。トランジスタＰのゲート端子は回路Ｌの出力に接続されており、フォーミング開始信号φＦＭ、電位変動チェック開始信号φＦＭＶ、第２選択電圧信号ＶＢＬｎの３つの入力信号によってトランジスタＰのソース‐ドレイン間を流れる電流が制御される。
【００８２】
以下に、フォーミング検知回路５１０ａの動作につき、図１２のフローチャートを参照して説明する。図１２はメモリセルアレイ内の全てのメモリセルに対しフォーミング処理を行なうため、本発明方法により複数のメモリセルに対し一括してフォーミング処理を行う場合の制御を示すフローチャートである。フォーミング処理の開始前は、φＦＭがＯＦＦ状態（低レベル）のためトランジスタＰはＯＦＦ状態であり、トランジスタＰにより第２選択線ＢＬｎは電気的に切断された状態である。このためＶＢＬｎはＯＦＦ状態（フローティング）になっている。
【００８３】
第１及び第２実施形態と同様、ステップ＃２０において、第１選択線（ワード線）が選択され、ステップ＃２１において、複数本の第２選択線（ビット線）が選択されると、ステップ＃２２において、フォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦが、上述の数４が満足されるように設定される。このとき、同時にφＦＭとφＦＭＶをＯＮ状態とし、トランジスタＰをＯＮ状態とする。これにより、ステップ＃２３において、電圧発生回路５０４により生成されたフォーミング電圧パルスが、第２選択線デコーダ５０８を介して、選択された第２選択線の夫々に印加される。
【００８４】
次に、ステップ＃２４において、第２選択線ＢＬｎ上の電位の変動を検知するためφＦＭＶをＯＦＦ状態（低レベル）とする。フォーミング処理の完了したメモリセルが存在しない場合、第２選択線ＢＬｎの電位の低下は起こらず、ＶＢＬｎは高レベルを維持しているため、トランジスタＰはオン状態を維持している。
【００８５】
一方、第２選択線ＢＬｎと接続する複数のメモリセルの中に、フォーミング処理の完了したメモリセルが存在する場合には、少なくとも電流ＩＳＬ以上の電流が第２選択線ＢＬｎから第３選択線へと流れ込む。この結果、正極性の電圧パルスが第２選択線ＢＬｎに印加されている場合、第２選択線デコーダ５０８等、電圧パルス印加経路上に存在する負荷回路の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線ＢＬｎの電位は低下する。更に、複数の第１選択線が選択されている場合には、同一の第２選択線ＢＬｎと接続し、異なる第１選択線と接続する全ての選択されたメモリセルのフォーミング処理が完了すると、合計でＭ・ＩＳＬの電流量の電流が第２選択線に流れ、当該電流量に対応する電位の低下が第２選択線ＢＬｎに生じることになる。ここでＭは選択された第１選択線の本数である。
【００８６】
フォーミング検知回路５１０ａは、ステップ＃２５において、第２選択線ＢＬｎの電位が当該電流量Ｍ・ＩＳＬに対応する所定電位以下に低下すると、ＶＢＬｎがＯＦＦ状態（低レベル）となるように設定されており、この結果、トランジスタＰのゲート端子に電圧が印加され、トランジスタＰはＯＦＦ状態になり、第２選択線ＢＬｎが電気的に切断される。これにより、ステップ＃２６においてフォーミングが完了したメモリセルに接続する第２選択線へのフォーミング処理用の電圧パルスＶＦＭの印加が遮断される。
【００８７】
この結果、フォーミング処理が完了した第２選択線ＢＬｎと接続するメモリセルには電流が流れなくなるため、第３選択線の電位上昇が抑制される。これにより、未だフォーミングが完了していない残りのメモリセルについては、電圧パルスの電圧振幅ＶＢＬＦを低くして、一括フォーミング処理を継続することができる。
【００８８】
制御回路５０２は、選択された第２選択線のうち何れかへのフォーミング電圧パルスの印加がフォーミング検知回路５１０ａの働きにより遮断されると、当該電圧印加が遮断された第２選択線は非選択として、フォーミング電圧パルスの電圧振幅の絶対値ＶＢＬＦを、上述の数４が満足されるように再設定する。即ち、ステップ＃２２に戻り、選択された第２選択線の本数が一本減少したとしてＶＢＬＦを算出し直す。メモリセルアレイ５０１ａを備える本実施形態では、ＶＢＬＦは第２選択線の本数に依存するところ、上記数４に基づき、ＩＳＬ・ＲＬ１を減じた値が新たなＶＢＬＦとして再設定され、フォーミングが未だ完了していないメモリセルと接続する第２選択線の夫々に、電圧発生回路５０４により生成されたフォーミング電圧パルスが、第２選択線デコーダ５０８を介して印加される。
【００８９】
上記の本発明方法は、複数の第１選択線と複数の第２選択線を選択して選択された全てのメモリセルに対して同時にフォーミング処理を行う場合に、特に有用であり、不要なフォーミング電圧パルスの印加を抑えることができる。
【００９０】
尚、本実施形態において、書き込み、消去、読み出しの各メモリ動作時においては、フォーミング検知回路５１０ａはバイパスされるか、或いはφＦＭとφＦＭＶをＯＮにした状態で、各メモリ動作用の電圧を印加すれば良い。
【００９１】
上記第１〜第３実施形態に示される本発明方法によりフォーミング処理を制御することで、一又は複数の選択された第１選択線、および、複数の選択された第２選択線に接続するすべてのメモリセルの不揮発性可変抵抗素子のフォーミング処理に要する時間を、一のメモリセルの不揮発性可変抵抗素子をフォーミング処理する場合の最長所要時間にまで抑えることができる。
【００９２】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００９３】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【００９４】
〈１〉上記実施形態では、メモリセルのフォーミング処理において、一又は複数の第１選択線と複数の第２選択線を選択して、選択された複数のメモリセルに対し、同時に一括してフォーミング処理を行う方法について詳細に説明したが、本発明方法の適用対象として上記フォーミング処理に限られるものではない。メモリセルの一括書き込み、一括消去動作にも同様に適用可能である。
【００９５】
一又は複数の第１選択線と複数の第２選択線を選択して、選択された複数のメモリセルに対し、同時に、一括して書き込み又は消去動作を行う場合を考える。低抵抗状態のメモリセルには大きな電流が流れるため、第２選択線と接続するメモリセルの数に応じて、また、低抵抗状態のメモリセルの数に応じて、第２選択線に流れる電流量が増加し、当該電流量が増加した電流が第３選択線へ流れ込む。この結果、正（負）の極性の電圧パルスが選択された第２選択線に印加されている場合、第３選択線の寄生抵抗等の影響により第３選択線の電位が上昇（低下）する。同時に、第２選択線デコーダ５０８等、電圧パルス印加経路上に存在するトランジスタ等の負荷回路の影響によりフォーミング処理が完了したメモリセルに接続する第２選択線の電位が低下（上昇）する。この結果、不揮発性可変抵抗素子に印加される実効的な電圧パルスの絶対値が低下することになる。
【００９６】
ここで、第２選択線を介して電圧パルスを印加し、一のメモリセルに消去（書き込み）用の電圧パルスを印加した時に低抵抗状態のメモリセルに流れる電流をＩＷ、第３選択線から接地電位までの寄生抵抗をＲＬ１とする。負荷回路（デコーダ）から第２選択線までの寄生抵抗をＲＬ２とする。更に、第２選択線と接続する選択された個々のメモリセルが接続する第３選択線と共通に接続する書き換え対象のメモリセルの最大数をＮとする。選択された第１選択線の本数をＭとする。上述の通り、第２選択線と第３選択線が直交する構成の場合、Ｎは選択された第２選択線の本数に等しく、第２選択線と第３選択線が平行に延伸する構成の場合、Ｎは選択された第１選択線の本数に等しい。このとき、第２選択線に分圧される電圧ＶＢＬ（Ｍ）、及び、第３選択線に分圧される電圧ＶＳＬ（Ｎ）は、最悪の場合、第３選択線ＳＬ１に流れ込む電流の総和と負荷抵抗の積により、下記の数５で表される。
【００９７】
［数５］
ＶＳＬ（Ｎ）＝Ｎ・ＩＷ・ＲＬ１、ＶＢＬ（Ｍ）＝Ｍ・ＩＷ・ＲＬ２
【００９８】
更に、不揮発性可変抵抗素子の消去（書き込み）に必要な電圧パルスの電圧振幅の絶対値をＶＷ、第２選択線に印加されるべき電圧パルスの電圧振幅の絶対値をＶＢＬＷとすると、下記の数６が満足される限り、全ての選択メモリセルの書き換え動作を一括して実行できる。
【００９９】
［数６］
ＶＢＬＷ−ＶＳＬ（Ｎ）−ＶＢＬ（Ｍ）≧ＶＷ
【０１００】
一例として、選択素子（ＭＯＳトランジスタ）と不揮発性可変抵抗素子で構成されたメモリセル５０１ａにおいて、必要な書き換え電圧パルスの電圧振幅の絶対値ＶＷを２Ｖ、不揮発性可変抵抗素子の低抵抗状態の抵抗値Ｒ１（〜ＶＷ／ＩＷ）を０．１ＭΩ、寄生抵抗ＲＬ１、ＲＬ２が１ｋΩの場合に、１６ビットの不揮発性可変抵抗素子を同時に書き込みあるいは消去処理する場合を考える。数６より、第２選択線に印加する書き込み電圧パルスあるいは消去電圧パルスの絶対値ＶＢＬｗとして、夫々、２．３４Ｖ以上を印加することにより、１６ビットの不揮発性可変抵抗素子の全てを同時に、一括して書き換えることができる。
【０１０１】
〈２〉上述の第３実施形態において、各第２選択線に接続するメモリセルのフォーミング処理の完了を検知するフォーミング検知回路５１０の具体的な構成として、第２選択線の電位の変動を検知するものを例示しているが、第２選択線に流れる電流量の増加を検知するものであっても良い。また、フォーミング検知回路５１０の具体的な構成例として、図１１に示される、論理回路ＬとｐチャネルＭＯＳトランジスタＰを組み合わせた回路を例示しているが、本発明は当該回路構成に限定されるものではない。
【０１０２】
〈３〉上述の第３実施形態では、フォーミング検知回路５１０が、フォーミングの完了を検知したメモリセルに接続する第２選択線上の電流パスを切断する機能を有し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子にフォーミング処理用の電圧パルスが印加されないように制御しているが、本発明はこの構成に限られるものではない。例えば、フォーミング処理対象のメモリセルに接続する第２選択線の電位の変動を検知すると、フォーミング検知回路５１０は直接、或いは制御回路５０２を介して第２選択線デコーダ５０８へフォーミング完了信号を送り、当該信号を受け取ることにより、第２選択線デコーダ５０８が、フォーミング処理が完了したメモリセルに接続する第２選択線を非選択とする制御を行うことにより、同様の効果が得られる。
【０１０３】
〈４〉上述の第３実施形態では、第２選択線と第２選択線デコーダ５０８との間にフォーミング検知回路５１０を備えた本発明装置１に対し、本発明方法を適用する場合の例を説明したが、第３選択線デコーダを更に備える本発明装置２に対しても、第２選択線と第２選択線デコーダ５０８との間、或いは、第３選択線と第３選択線デコーダ５０９との間にフォーミング検知回路５１０を備えることで、本発明方法を適用して、同時に複数のメモリセルに対しフォーミング処理を行うことができる。
【０１０４】
図１３に示される不揮発性半導体装置（本発明装置４）は、第３選択線デコーダを更に備える本発明装置２において、第３選択線と第３選択線デコーダ５０９との間にフォーミング検知回路５１０を備えた構成であり、複数の選択された第３選択線を介してフォーミング電圧パルスを印加することで、一又は複数の第１選択線と複数の第３選択線により選択される複数のメモリセルに対しフォーミング処理を同時に行うことができる。
【０１０５】
この構成において、フォーミング検知回路５１０は、例えば、メモリセルアレイと第３選択線デコーダ５０９との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第３選択線に流れる電流量、或いは第３選択線の電位の変動を検知する。この構成は、上記第３実施形態において第２選択線が第３選択線に、第３選択線が第２選択線に、夫々役割が入れ替わるだけであり、上記第３実施形態で説明した本発明方法がそのまま利用可能であるので、詳細な説明は割愛する。
【０１０６】
〈５〉上記第３実施形態および別実施形態では、フォーミング検知回路５１０は、フォーミング電圧パルスが印加されるのと同じ選択線側に配置されている。しかしながら、フォーミング検知回路５１０を、フォーミング電圧パルスが印加される選択線と反対側に配置する構成も考えられる。例えば、フォーミング電圧パルスを第２選択線から印加して、第３選択線側に配置したフォーミング検知回路により第３選択線に流れる電流量、或いは第３選択線の電位の変動を検知する構成も考えられる。ただし、第３選択線に流れる電流或いは電位の変動から、電圧パルスが印加される第２選択線に流れる電流或いは電位の変動を検知できるのは、第２選択線と第３選択線が平行に延伸し、第２選択線と第３選択線が一対一に対応している場合に限られる。この構成において、フォーミング検知回路５１０が第３選択線の電位の変動を検知し、当該電位の変動を検知した第３選択線と接続する全てのメモリセルのフォーミング処理が完了したと判断できる場合には、フォーミング検知回路５１０は直接、或いは制御回路５０２を介して第２選択線デコーダ５０８へフォーミング完了信号を送り、フォーミング処理が完了したメモリセルに接続する第２選択線を非選択とする制御を行い、当該第２選択線を介したフォーミング電圧パルスの印加を停止させる。
【０１０７】
これにより、第１選択線（ワード線）を１本または複数本選択し、複数の第２選択線（ビット線）を選択し、選択されたすべての第２選択線を介してフォーミング処理用の電圧パルスを同時に印加して選択された第２選択線から第３選択線（ソース線）へ電流を流し、フォーミング処理が完了したメモリセルに接続する第３選択線の電位の変動をフォーミング検知回路が検知し、フォーミング処理が完了したメモリセルへの第２選択線を介した電圧印加を停止する制御を行うことにより、効率的にフォーミング処理を行うことができる。
【０１０８】
〈６〉上述の実施形態においては、フォーミング検知回路５１０の構成として、図７に示される回路Ｌとｐ型ＭＯＳトランジスタからなる回路をメモリセルアレイと第２選択線デコーダ５０８の間の第２選択線に、或いはメモリセルアレイと第３選択線デコーダ５０９の間の第３選択線に夫々接続した構成を例示したが、図１４に示されるように、当該回路は第２選択線デコーダ５０８或いは第３選択線デコーダ５０９内に配置しても良い。図１４はフォーミング検知回路の別実施形態であり、図１１に示される、回路Ｌとｐ型ＭＯＳトランジスタで構成される複数の検知回路５１１が、例えば、第２選択線デコーダ５０８に内蔵され、前段のデコーダ５１３と後段のデコーダ５１４の間に挿入されている。検知回路５１１の出力は後段のデコーダ５１４に入力され、後段のデコーダ５１４は、メモリセルのフォーミング処理時において、フォーミング処理対象のメモリセルに接続する第２選択線を、複数の第２選択線（例えば、８本）の中から切替信号により選択可能になっている。
【０１０９】
前段のデコーダ５１３は、フォーミング処理対象のメモリセルがアドレス入力により指定されると、当該フォーミング処理対象のメモリセルに接続する第２選択線が接続される後段のデコーダ５１４を選択し、選択された第２選択線へ印加するためのフォーミング処理用の電圧パルスを、検知回路５１１を介して当該後段のデコーダ５１４に印加すると同時に切替信号を当該後段のデコーダ５１４に送る。後段のデコーダ５１４は、切替信号に基づき自身に接続する複数の第２選択線の中から一の第２選択線を選択し、選択された第２選択線にフォーミング処理用の電圧パルスを印加する。
【０１１０】
検知回路５１１は、フォーミング処理時において、選択されたメモリセルのフォーミング処理に伴う第２選択線の電位の変動を検知すると、前段のデコーダ５１３から後段のデコーダ５１４への電流パスを切断することにより、後段のデコーダ５１４へのフォーミング処理用の電圧パルスの印加を一旦停止する。その後、当該検知回路５１１は切替信号を後段のデコーダ５１４に送り、後段のデコーダ５１４に接続し且つ未だフォーミング処理が完了していないメモリセルに接続する次の第２選択線を再選択し、当該再選択された第２選択線へフォーミング処理対象の電圧パルスの印加を継続する。これを後段のデコーダに接続するすべての第２選択線に接続するメモリセルのフォーミング処理が完了するまで繰り返すことにより、同一の第１選択線に接続するすべてのメモリセルのフォーミング処理を効率的に行うことができる。
【０１１１】
このようにすることで、メモリセルサイズの縮小化が進み、図１１で示されるフォーミング検知回路を夫々、すべての第２選択線毎に配置することが現実的でない場合であっても、後段のデコーダを介してフォーミング検知対象の第２選択線を複数の第２選択線の中から選択可能な構成とすることができる。これにより、複数の第２選択線毎にフォーミング検知回路を接続することができるので、フォーミング検知回路の回路占有面積を節約しつつ、メモリセルのフォーミング処理を効率的に行うことができる。
【産業上の利用可能性】
【０１１２】
本発明は、不揮発性可変抵抗素子の抵抗制御に利用可能であり、特に、不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置のフォーミング処理の制御に利用可能である。
【符号の説明】
【０１１３】
１〜４：  本発明に係る不揮発性半導体記憶装置
１００：  不揮発性可変抵抗素子
１０２：  上部電極
１０４：  可変抵抗体
１０６：  下部電極
５０１，５０１ａ，５０１ｂ：  メモリセルアレイ
５０２：  制御回路
５０４：  電圧発生回路
５０６：  第１選択線デコーダ（ワード線デコーダ）
５０８：  第２選択線デコーダ（ビット線デコーダ）
５０９：  第３選択線デコーダ（ソース線デコーダ）
５１０、５１０ａ，５１１：  フォーミング検知回路
５１３：  （前段の）第２選択線デコーダ
５１４：  （後段の）第２選択線デコーダ
ＢＬ，ＢＬ１〜ＢＬ１６，ＢＬｎ：  第２選択線（ビット線）
Ｌ：      論理回路
Ｐ：      トランジスタ
ＳＬ，ＳＬ１〜ＳＬ２：    第３選択線（ソース線）
ＶＢＬｎ：  第２選択電圧信号
ＶＦＭ：  フォーミング電圧
ＶＲ１１〜ＶＲ１ｇ，ＶＲ２１〜ＶＲ２ｇ：不揮発性可変抵抗素子
ＷＬ，ＷＬ１，ＷＬ２：    第１選択線（ワード線）
φＦＭ：  フォーミング開始信号
φＦＭＶ：  電位変動チェック開始信号
【図１】
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【図２】
2011258284.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011258284.tif 000011
【図１０】
2011258284.tif 000012
【図１１】
2011258284.tif 000013
【図１２】
2011258284.tif 000014
【図１３】
2011258284.tif 000015
【図１４】
2011258284.tif 000016