(57)【要約】【課題】インピーダンスの不連続性を抑えるとともに、反射損失の低減することができ、かつ、半導体回路基板（ＣＭＯＳ−ＩＣ）の特性インピーダンスに影響を及ぼすことなくフリップチップ実装する。【解決手段】基板２６の一面上に、第一導体層２１、第一誘電体層２４、第二導体層２３、第二誘電体層２５が順に積層されてなる実装基板２上に、半導体回路基板１をフリップチップ接合させたフリップチップ実装装置であって、実装基板２は、第二導体層２３の一部が露呈する開口部Ａを備え、第二導体層２３の露呈部に配した金属薄膜２７及び第一バンプ３１を介して、実装基板２と半導体回路基板１とが電気的に接続されており、実装基板２と半導体回路基板１との間には空間が設けられたフリップチップ実装装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の一面上に、第一導体層、第一誘電体層、第二導体層からなる配線パターン、第二誘電体層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、
前記実装基板は、前記第二導体層の一部が露呈する開口部を備え、
前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記実装基板と前記半導体回路基板とが電気的に接続されており、前記実装基板と前記半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置。
【請求項２】
前記開口部の領域内において、前記第一誘電体層がその厚み方向に凹部を持つことを特徴とする請求項１に記載のフリップチップ実装装置。
【請求項３】
前記開口部の領域内において、前記第一誘電体層及び第一導体層が除去された部分を有することを特徴とする請求項２に記載のフリップチップ実装装置。
【請求項４】
前記配線パターンはマイクロストリップ伝送線路を形成し、前記配線パターン、前記第一誘電体層、および第一導体層はマイクロストリップラインを構成していることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置。
【請求項５】
前記配線パターンはコプレナ伝送線路を形成していることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置。
【請求項６】
前記第二導体層は、一部が高周波受動回路素子の端子に接続される部位を、
他の一部が、デジタル信号又はＤＣ信号の端子に接続される部位をそれぞれなしていることを特徴とする請求項１〜５のいずれか１項に記載のフリップチップ実装装置。
【請求項７】
前記第二導体層の一部又は全部からなるインダクタ又はキャパシタを備え、前記インダクタ又はキャパシタが形成された領域と重なる位置にある第一導体層の領域が取り除かれていることを特徴とする請求項１〜６のいずれか１項に記載のフリップチップ実装装置。
【請求項８】
前記金属薄膜と前記第一バンプに接続する第二導体層の露呈部から延びる一部が第二誘電体層の上面へ延設されており、かつ、第二誘電体層の上面において、他の実装基板と接続される第二バンプを備えていることを特徴とする請求項１〜７のいずれか１項に記載のフリップチップ実装装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ実装装置に関し、特に、準ミリ波帯（１０ＧＨｚ〜３０ＧＨｚ）及びミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）で動作する半導体回路基板（ＣＭＯＳ−ＩＣ）を実装基板にフリップチップ実装する場合において、実装基板がＣＭＯＳ−ＩＣの特性に影響を及ぼすことのないフリップチップ実装装置に関する。
【背景技術】
【０００２】
半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）等のような小型のパッケージが実用化されている。
【０００３】
また、扱われる信号周波数についても、携帯電話、無線ＬＡＮ、ＩＴＳ（Intelligent Transport Systems）等で主流の数ＧＨｚから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波化が進んでいる。
【０００４】
従来、準ミリ波帯やミリ波帯に使用されるＩＣは専らＧａＡｓ等の化合物半導体を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuits）であった。ＭＭＩＣは、ＧａＡｓ基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。
しかしながら、ＭＭＩＣでは、高価な化合物半導体回路基板上のほとんどの面積を電力分配回路や合成回路、給電回路などの受動回路素子が占めており、コストが高く、民生市場に進出が難しいという問題を有している。
【０００５】
近年においては、ＣＭＯＳ技術を用いたミリ波帯ＩＣの検討が盛んに行われており、実用化が近づいている（例えば、非特許文献１及び２参照）。ＣＭＯＳ技術は、上述したＭＭＩＣとは異なり、誘電体（ＳｉＯ２）が薄く、微細加工（最小Ｌ／Ｓ  ０．２５μｍ／０．２５μｍ）が可能であることから、受動回路素子のサイズも小さくすることができるという利点がある。
【０００６】
また、半導体の実装方法としては、デジタルＩＣ等に多用されるワイヤボンド接続と比較して接続部を短縮できる、フリップチップ実装がある（例えば、特許文献１参照）。この実装方法は、接続に起因する寄生インダクタンス成分による設計の破綻や反射損失の増加を防ぐことができるため、高周波領域において非常に有望な半導体実装技術といえる。
【０００７】
図１７に、フリップチップ実装によって、実装基板１０２に半導体回路基板（ＧａＡｓ基板）１０１を実装した実装装置を示す。実装基板１０２は、Ｓｉからなる基板１２６に、ＧＮＤ層１２１、第一誘電体層１２４、配線層１２３、第二誘電体層１２５を順に積層させたものである。第二誘電体層１２５は、配線層１２３を保護するための封止樹脂として機能している。また、配線層１２３、第一誘電体層１２４、およびＧＮＤ層１２１により、マイクロストリップラインが構成されている。
半導体回路基板１０１は、配線層１３とＧＮＤ層１２１とでマイクロストリップラインを構成している。
半導体回路基板１０１と実装基板１０２は、バンプ３１を介して電気的に接続されている。また、半導体回路基板１０１と実装基板１０２との隙間には、光硬化性樹脂１３２が充填されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１４１２１５号公報
【非特許文献】
【０００９】
【非特許文献１】Huei wang, “Development of Silicon-based Millimeter-wave Ics at National Taiwan University（MWE2008ダイジェスト）
【非特許文献２】Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, “A 77GHz Transceiver in 90nm CMOS”
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、図１７に示すような構成のフリップチップ実装装置においては、半導体回路基板１０１と実装基板１０２との間に光硬化性樹脂１３２が充填されているため、充填された光硬化性樹脂１３２の影響によって、半導体回路基板１０１上の半導体回路の特性が変動してしまい、半導体回路の動作へ悪影響を与えてしまうという問題があった。
【００１１】
この発明は、このような事情を考慮してなされたもので、その目的は実装基板が半導体回路基板（ＣＭＯＳ−ＩＣ）の特性に影響を及ぼすことのないフリップチップ実装装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の請求項１に係る発明は、基板の一面上に、第一導体層、第一誘電体層、第二導体層からなる配線パターン、第二誘電体層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、前記実装基板は、前記第二導体層の一部が露呈する開口部を備え、前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記実装基板と前記半導体回路基板とが電気的に接続されており、前記実装基板と前記半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置である。
本発明の請求項２に係る発明は、前記開口部の領域内において、前記第一誘電体層がその厚み方向に凹部を持つことを特徴とする請求項１に記載のフリップチップ実装装置である。
本発明の請求項３に係る発明は、前記開口部の領域内において、前記第一誘電体層及び第一導体層が除去された部分を有することを特徴とする請求項２に記載のフリップチップ実装装置である。
本発明の請求項４に係る発明は、前記配線パターンはマイクロストリップ伝送線路を形成し、前記配線パターン、前記第一誘電体層、および第一導体層はマイクロストリップラインを構成していることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置である。
本発明の請求項５に係る発明は、前記配線パターンはコプレナ伝送線路を形成していることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置である。
本発明の請求項６に係る発明は、前記第二導体層は、一部が高周波受動回路素子の端子に接続される部位を、他の一部が、デジタル信号又はＤＣ信号の端子に接続される部位をそれぞれなしていることを特徴とする請求項１〜５のいずれか１項に記載のフリップチップ実装装置である。
本発明の請求項７に係る発明は、前記第二導体層の一部又は全部からなるインダクタ又はキャパシタを備え、前記インダクタ又はキャパシタが形成された領域と重なる位置にある第一導体層の領域が取り除かれていることを特徴とする請求項１〜６のいずれか１項に記載のフリップチップ実装装置である。
本発明の請求項８に係る発明は、前記金属薄膜と前記第一バンプに接続する第二導体層の露呈部から延びる一部が第二誘電体層の上面へ延設されており、かつ、第二誘電体層の上面において、他の実装基板と接続される第二バンプを備えていることを特徴とする請求項１〜７のいずれか１項に記載のフリップチップ実装装置である。
【発明の効果】
【００１３】
本発明は、実装基板が、第二導体層の一部が露呈する開口部を備え、第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、実装基板と半導体回路基板とが電気的に接続され、実装基板と半導体回路基板との間には空間が設けられていることを特徴とするフリップチップ実装装置である。この構成によって、実装基板が半導体回路基板の配線層の特性に影響を及ぼすことのない実装装置となった。これにより、高周波特性の優れた半導体回路基板と実装基板の協働装置が提供できる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るフリップチップ実装装置の第一実施形態を示す断面図である。
【図２】マイクロストリップ伝送線路の平面図である。
【図３】コプレナ伝送線路の平面図である。
【図４】実装基板にウィルキンソンカプラを構成した実施形態の平面図である。
【図５】実装基板にブランチラインカプラを構成した実施形態の平面図である。
【図６】実装基板に内蔵可能な高周波素子とＣＭＯＳ−ＩＣとの組合せによる応用形態の一例を示す概略図である。
【図７】実装基板に内蔵可能な高周波素子とＣＭＯＳ−ＩＣとの組合せによる応用形態の一例を示す概略図である。
【図８】実装基板に内蔵可能な高周波素子とＣＭＯＳ−ＩＣとの組合せによる応用形態の一例を示す概略図である。
【図９】本発明に係るフリップチップ実装装置の第二実施形態を示す断面図である。
【図１０】本発明に係るフリップチップ実装装置の第三実施形態を示す断面図である。
【図１１】第三実施形態のＣＭＯＳ−ＩＣの動作時に発生する電気力線を示す図である。
【図１２】本発明に係るフリップチップ実装装置の第四実施形態を示す断面図である。
【図１３】本発明に係るフリップチップ実装装置の第五実施形態を示す（ａ）断面図及び（ｂ）平面図である。
【図１４】本発明に係るフリップチップ実装装置の第六実施形態を示す断面図である。
【図１５】本発明に係るフリップチップ実装装置の第七実施形態を示す断面図である。
【図１６】本発明に係るフリップチップ実装装置の第八実施形態を示す断面図である。
【図１７】従来のフリップチップ実装装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
＜第一実施形態＞
図１は、本発明のフリップチップ実装装置の第一実施形態の断面図である。本発明のフリップチップ実装装置は、半導体回路基板（ＣＭＯＳ−ＩＣ）１が第一バンプ３１を介して実装基板２にフリップチップ実装により接続されている。フリップチップ実装を採用しているゆえ、ＣＭＯＳ−ＩＣ１は、ＣＭＯＳ−ＩＣ１の配線層１３が実装基板２に対向するように配置されている。
実装基板２はＳｉからなる基板２６に対して、第一導体層２１、第一誘電体層２４、第二導体層２３、第二誘電体層２５が順に積層されている構成である。
【００１７】
当該フリップチップ実装装置は、第二誘電体層２５が凹部状にくり貫かれることで、開口部Ａを形成しており、該開口部Ａにより、第二導体層２３が露呈されている。ＣＭＯＳ−ＩＣ１は、この露呈された第二導体層２３に、金属薄膜２７と第一バンプ３１を介してフリップチップ実装されている。
また、第一導体層２３は、配線パターンとして機能しており、開口部Ａの領域においては、第一誘電体層２４が一部露呈している。
この構成により、金属薄膜２７と第一バンプ３１とＣＭＯＳ−ＩＣ１とからなる厚みの少なくとも一部が、第二誘電体層２５の厚みの範囲内に配置されるようになる。
【００１８】
実装基板２に実装されるＣＭＯＳ−ＩＣ１は、配線層１３とＧＮＤ層１２とからマイクロストリップラインを構成している。
【００１９】
基板２６は、表面に窒化膜や酸化膜（図示せず）を有するシリコンがコスト面から好ましいがこれに限ることはなく、例えば、ガラス（ＳｉＯ２）から構成されていてもよい。
【００２０】
第一導体層２１は、本実施形態においてはＧＮＤ層であり、ＣｕやＡｌ等からなることが好ましい。第一導体層２１の厚みは、表皮深さの２倍程度が好ましい。
表皮深さは、透磁率μ、導電率σの導体においては、周波数ｆＨｚのときに、１／√（πｆμσ）で定義される。よって、６０ＧＨｚにおいて、Ｃｕの表皮深さは約０．２７μｍとなる。以上より、第一導体層２１の厚みは１μｍ以上であることが好ましい。また、表面の凹凸を光沢めっき法や、化学機械研磨等で、表皮深さよりも十分に平坦にすることが好ましい。
【００２１】
第二導体層２３も、第一導体層２１と同様にＣｕやＡｌ等から構成されることが好ましい。厚みに関しては、やはり１μｍ以上であることが好ましい。
【００２２】
第一誘電体層２４、第二誘電体層２５は、感光性樹脂をスピンコート法によって、塗布、焼成して形成する。誘電体としては、フッ素樹脂やポリイミド系樹脂、ポリイミド、ＢＣＢ（ベンゾシクロブテン）、スピンオンポリマー等を採用することができる。形成可能な誘電体の厚みは、３μｍ〜４０μｍである。
【００２３】
第一バンプ３１は、金スタッドバンプや、めっきにより形成した柱状の銅バンプの先端に柱状の金バンプやはんだバンプを成長させたもの、又はめっきにより柱状に金バンプを成長させたものが好ましい。
【００２４】
本実施形態に適用される伝送路としては、第二導体層を図２に示すようなマイクロストリップ伝送線路２３ａとするとともに、第一導体層２１をＧＮＤ層として、マイクロストリップラインとすることができる。
また、別の形態として、第二導体層を図３に示すようなコプレナ伝送線路２３ｂとしてもよい。
【００２５】
図４に、本発明のフリップチップ実装装置の実装基板２に電力合成・分配器（ウィルキンソンカプラ）２１ｇを構成した実施形態の平面図を示す。入出力のインピーダンスは５０オーム、中心周波数は６０ＧＨｚで、その寸法は４６８μｍ×３５３μｍである。ウィルキンソンカプラ２１ｇの中央部には、メアンダ型の１００オームの抵抗配線２１１ｇを有している。線路の幅は、５０オームの部分（符号２１２ｇで示す）で４７．５μｍ、７０．７オームの部分（符号２１３ｇで示す）で２３μｍである。
【００２６】
図５に、本発明のフリップチップ実装装置の実装基板２に電力合成・分配器（ブランチラインカプラ）２１ｈを構成した実施形態の平面図を示す。入出力のインピーダンスは５０オーム、中心周波数は６０ＧＨｚで、その寸法は８９５μｍ×９６０μｍである。線路の幅は、５０オームの部分（符号２１１ｈで示す）で４７．５μｍ、３５．３５オームの部分（符号２１２ｈで示す）で８０μｍである。なお、配線を折り曲げることで更なる小型化が可能である。
【００２７】
図６〜図８に、実装基板２に内蔵可能な高周波素子とＣＭＯＳ−ＩＣ１との組合せによる応用形態を示す。
図６は、ＣＭＯＳ−ＩＣ１に形成された複数個のアンプ４２を実装基板２のウィルキンソンカプラ４１で合成出力した例である。
図７は、ＣＭＯＳ−ＩＣ１に形成された複数個の作動動作するアンプ４２を実装基板２のバラン４３とウィルキンソンカプラ４１で出力合成した例である。
図８は、ＣＭＯＳ−ＩＣ１に形成された複数個の平衡型アンプ４４をウィルキンソンカプラ４１とブロードサイドカプラ４５で出力合成した例である。
【００２８】
実装基板２には上記以外にも、マイクロストリップフィルタ、トラップ回路、不平衡平衡変換器（バラン）、λ／４変成器等の高周波素子が形成可能である。
【００２９】
第一実施形態の構成により、実装基板２とＣＭＯＳ−ＩＣ１との間には空間が設けられているため、実装基板２がＣＭＯＳ−ＩＣ１の特性に影響を及ぼすことのないフリップチップ実装装置を実現することができる。
また、第一バンプ３１の高さを調整することにより、ＣＭＯＳ−ＩＣ１と実装基板２を対向させたときに、実装基板１の誘電体層がＣＭＯＳ−ＩＣ１の動作へ与える影響を軽減させることが可能となる。
【００３０】
＜第二実施形態＞
図９は、本発明のフリップチップ実装装置の第二実施形態の断面図である。第二実施形態のフリップチップ実装装置においては、実装基板２ｃにおいて、高周波信号とデジタル信号、ＤＣ信号が伝送される伝送路が混在する構成となっている。
図９の符号２３ｃは、誘電体層２４ｃに形成された高周波信号が伝送される内蔵（高周波）受動回路素子の端子である。図９の符号２２ｃは、デジタル信号、ＤＣ信号の端子であり、同一の配線層に配線されている。ＣＭＯＳ−ＩＣ１との実装のため、高周波素子の端子位置（配線層）を変更する（表層部の配線まで引き上げる、符号ｈ１で示す）代わりに、デジタル、ＤＣ信号用の実装パッドを高周波素子の端子が存在する配線層にビア２９を通して変更する（同一層に移動させる）ことで、受動回路素子の特性劣化を防ぎ、かつ、ＣＭＯＳ−ＩＣの高周波信号、デジタル信号、ＤＣ信号のバンプを実装基板２ｃにおいて同一基準面上に揃えて実装することが可能となる。
【００３１】
＜第三実施形態＞
図１０は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態のフリップチップ実装装置においては、第一誘電体層２４ｄのうち、ＣＭＯＳ−ＩＣ１と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、ＣＭＯＳ−ＩＣ１と実装基板２ｄとを対向させたときに、実装基板２ｄの誘電体層がＣＭＯＳ−ＩＣ１の動作へ与える影響を軽減する、あるいは、全く無にすることが可能となる。
【００３２】
上記影響の理解のため、従来の構造と比較することで、本実施形態の効果について説明する。
従来構造のフリップチップ実装装置は、図１７に示すように、実装基板１０２と半導体回路基板（ＧａＡｓ基板）１０１との間に光硬化性樹脂１３２が充填されている。つまり、半導体回路基板１０１を動作させた際に発生する電気力線は光硬化性樹脂１３２を通過する。これによって、半導体回路基板１０１の特性が変化してしまい、半導体回路基板１０１の動作へ悪影響を与えてしまう。
【００３３】
本実施形態においては、図１１に示すように、電気力線が誘電体層及び導体層を通過する割合を少なくできるため、特性インピーダンスの変化の度合いを緩和させることができる。
ＣＭＯＳ−ＩＣ１と実装基板２ｄを構成する基板２６とは図１０の上下方向において５０μｍ程度離れていることが好ましい。例えば、第一バンプ３１の高さが３０μｍであるとすると、誘電体層２４ｄは厚み方向において２０μｍ程度除去することが好ましい。
【００３４】
＜第四実施形態＞
図１２は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態のフリップチップ実装装置においては、第一誘電体層２４ｄ、及び第一導体層２１ｅのうち、ＣＭＯＳ−ＩＣ１と対向する部分がフォトリソグラフィーにより取り除かれている構成となっている。
このような構成とすることによって、ＣＭＯＳ−ＩＣ１と実装基板２ｅを対向させたときに、実装基板２ｅの誘電体層及び導体層がＣＭＯＳ−ＩＣ１の動作へ与える影響を軽減、あるいは、全く無にすることが可能となる。ＣＭＯＳ−ＩＣ１と実装基板２ｅを構成する基板２６とは５０μｍ程度離れていることが好ましい。
【００３５】
＜第五実施形態＞
図１３（ａ）は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第五実施形態のフリップチップ実装装置においては、インダクタやキャパシタ等の集中定数素子２２ｆが実装基板２ｆに搭載された直下の第一導電層２１ｆをフォトリソグラフィー及びそれを用いたエッチングで一部取り除いたものである。図１３（ｂ）は、インダクタ、キャパシタ等の集中定数素子２２ｆの平面図である。
集中定数素子２２ｆがインダクタの場合、第一導電層２１ｆが図１３（ａ）のＺ方向に直径程度よりも近接して配置されている場合、第一導電層２１ｆに渦電流が生じ、Ｑ値の劣化が顕著となる。一方、集中定数素子２２ｆがＭＩＭキャパシタの場合、電極付近にＧＮＤ層としての第一導電層が存在すると、ポート間の特性に差が生じてしまう。
本実施形態は、実装基板２ｆにインダクタ、キャパシタ等の集中定数素子２２ｆの直下の第一導体層（ＧＮＤ層）２１ｆを取り除く構成としたことで、インダクタを搭載する場合においては、Ｑ値の劣化を防止し、キャパシタの場合においてはポート間の特性の劣化を防止することが可能となる。
【００３６】
＜第六実施形態＞
図１４は、第一実施形態の変形例であり、ＣＭＯＳ−ＩＣ１と実装基板２ｉとからなる実装装置を、別の実装基板（図示せず）にフリップチップ実装可能とした構成である。
本実施形態においては、樹脂状の突起物２８の側壁と上部に配線２９を延在させ、かつ、突起物２８の上部の平坦部に第二バンプ３２を設けている。突起物２８に延在させる配線にはＮｉ／Ａｕの金属薄膜が施されていることが好ましい。実装時には、突起物２８と第二バンプ３２を合わせた高さが、ＣＭＯＳ−ＩＣ１の第一バンプ３１とＣＭＯＳ−ＩＣ１を合わせた高さよりも高くする必要がある。
また、実装装置を安定して実装させるために、第二バンプ３２の高さに相当する別の突起物を設けることが好ましい。別の突起物には、配線とバンプを設けてもよいし、絶縁体からなるものとしてもよい。
【００３７】
＜第七実施形態＞
図１５は、第六実施形態の構成から、ＣＭＯＳ−ＩＣ１の下部の第一誘電体層２４を除去し、開口部を設けた構成である。このような構成とすることで、ＣＭＯＳ−ＩＣ１の第一バンプ３１を低くすることができ、第一バンプ３１に対する高さの制限を第六実施形態の構成よりも緩和することができる。
【００３８】
＜第八実施形態＞
図１６は、第七実施形態の構成から、ＣＭＯＳ−ＩＣ１の下部の第一導体層２１を除去した構成である。このような構成とすることで、ＣＭＯＳ−ＩＣ１の第一バンプ３１
を低くすることができ、第一バンプ３１に対する高さの制限を第七実施形態の構成よりも緩和することができる。
【００３９】
上述した、第六実施形態、第七実施形態、及び第八実施形態に関しては、実装基板２ｉ、２ｊ、２ｋの配線２９の一部又は全部を、例えば、コプレナ伝送線路とするなど、第一実施形態〜第五実施形態と同様の変形例を採用することももちろん可能である。
【産業上の利用可能性】
【００４０】
本発明は、高周波（特に準ミリ波及びミリ波）で動作するＬＳＩや半導体部品の実装に適用することができる。
【符号の説明】
【００４１】
１…ＣＭＯＳ−ＩＣ（半導体回路基板）、２…実装基板、１２…ＧＮＤ層、１３…配線層、２１…第一導体層、２３…第二導体層、２４…第一誘電体層、２５…第二誘電体層、２６…基板、２７…金属薄膜、３１…第一バンプ、Ａ…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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