(57)【要約】【課題】ノードコンタクト構造体を有する半導体素子と、その製造方法を提供する。【解決手段】半導体基板の上に形成されソース／ドレイン領域を有するバルクモストランジスタを備える。該バルクモストランジスタ上に層間絶縁膜が形成され、該層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタが形成される。該バルクモストランジスタのソース／ドレイン領域上に半導体プラグが形成され、該半導体プラグは該層間絶縁膜の少なくとも一部を介して延長される。該薄膜トランジスタのソース／ドレイン領域及び該半導体プラグは金属プラグと接触し、該金属プラグは該層間絶縁膜の少なくとも一部を介して延長される。該半導体プラグ及び該金属プラグは多層のプラグを構成する。【選択図】図１３Ａ
2011258976.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部ゲート電極と、
前記下部ゲート電極を有する半導体基板を覆う下部層間絶縁膜と、
前記下部層間絶縁膜上に形成された上部ゲート電極と、
前記上部ゲート電極及び前記下部層間絶縁膜を覆う上部層間絶縁膜と、
前記上部層間絶縁膜及び前記下部層間絶縁膜を貫いて前記上部ゲート電極及び前記下部ゲート電極に接触する金属プラグと、
を含むことを特徴とするノードコンタクト構造体。
【請求項２】
前記金属プラグは前記上部ゲート電極の一部を貫くことを特徴とする請求項１に記載のノードコンタクト構造体。
【請求項３】
前記下部ゲート電極は前記上部ゲート電極と異なる導電型を有することを特徴とする請求項１に記載のノードコンタクト構造体。
【請求項４】
前記下部ゲート電極はＮ型ポリシリコンパターンであり、前記上部ゲート電極はＰ型ポリシリコンパターンであることを特徴とする請求項３に記載のノードコンタクト構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するもので、特にノードコンタクト構造体を有する半導体素子及びこれを製造する方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ  ｈａｖｉｎｇ  ｎｏｄｅ  ｃｏｎｔａｃｔ  ｓｔｒｕｃｔｕｒｅｓ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
半導体記憶素子の中でＳＲＡＭは、ＤＲＡＭに比べて低い電力消耗及び早い動作速度という長所を有する。従って、ＳＲＡＭはコンピュータのキャッシュメモリ素子または携帯用電子製品（ｐｏｒｔａｂｌｅ  ａｐｐｌｉａｎｃｅ）に広く使われている。
【０００３】
ＳＲＡＭの単位セルは大きく二つに分けられる。その一つは高抵抗を負荷素子（ｌｏａｄ  ｄｅｖｉｃｅ）として用いる高抵抗ＳＲＡＭセル（ｈｉｇｈ  ｌｏａｄ  ｒｅｓｉｓｔｏｒ  ＳＲＡＭ  ｃｅｌｌ）であり、他の一つはＰＭＯＳトランジスタを負荷素子として用いるＣＭＯＳ型ＳＲＡＭセルである。
【０００４】
前記ＣＭＯＳ型ＳＲＡＭセルは、また二つに分けられる。その一つは半導体基板上に積層された薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を負荷素子として用いる薄膜トランジスタＳＲＡＭセルであり、他の一つは半導体基板に形成されたバルクトランジスタ（ｂｕｌｋ  ｔｒａｎｓｉｓｔｏｒ）を負荷素子として用いるバルクＣＭＯＳ型ＳＲＡＭセル（ｂｕｌｋ  ＣＭＯＳ  ＳＲＡＭ  ｃｅｌｌ）である。
【０００５】
前記バルクＣＭＯＳ型ＳＲＡＭセルは、前記薄膜トランジスタＳＲＡＭセル及び高抵抗ＳＲＡＭセルに比べて高いセル安全性（ｈｉｇｈ  ｃｅｌｌ  ｓｔａｂｉｌｉｔｙ）を示す。すなわち、前記バルクＣＭＯＳ型ＳＲＡＭセルは優れた低電圧特性（ｅｘｃｅｌｌｅｎｔ  ｌｏｗ  ｖｏｌｔａｇｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）及び低い待機電流（ｌｏｗ  ｓｔａｎｄ−ｂｙ  ｃｕｒｒｅｎｔ）を示す。これは、前記薄膜トランジスタが一般的にポリシリコン膜をボディ層として使って製造されるのに対して、前記バルクＣＭＯＳ型ＳＲＡＭセルを構成するすべてのトランジスタは単結晶シリコン基板に形成されるからである。しかし、前記バルクＣＭＯＳ型ＳＲＡＭセルは薄膜トランジスタＳＲＡＭセルに比べて低い集積度（ｌｏｗ  ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）と共に脆弱なラッチアップ耐性（ｗｅａｋ  ｌａｔｃｈ−ｕｐ  ｉｍｍｕｎｉｔｙ）を示す。従って、高い信頼性を有する高集積ＳＲＡＭを具現するためには前記薄膜トランジスタＳＲＡＭセルに用いられる負荷トランジスタの特性を持続的に改善させることが要求される。
【０００６】
さらに、前記ＳＲＡＭセルのそれぞれは一対のノードコンタクト構造体を具備する。特に、前記薄膜トランジスタＳＲＡＭセルにおいて、前記ノードコンタクト構造体のそれぞれは負荷トランジスタのＰ型ドレイン領域を駆動トランジスタ（ｄｒｉｖｅｒ  ｔｒａｎｓｉｓｔｏｒ）の  Ｎ型ドレイン領域に電気的に接続させるコンタクト構造体である。この場合に、前記負荷トランジスタのＰ型ドレイン領域と前記駆動トランジスタのＮ型ドレイン領域との間に抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）が要求される。
【０００７】
一方、半導体基板上に積層された薄膜トランジスタを有する半導体素子が特許文献１に「薄膜トランジスタを有する半導体構造体及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｔｒｕｃｔｕｒｅ  ｉｎｃｏｒｐｏｒａｔｉｎｇ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  ｍｅｔｈｏｄｓ  ｆｏｒ  ｉｔｓ  ｍａｎｕｆａｃｔｕｒｅ）」という名称でチェン等（Ｃｈｅｎ  ｅｔ  ａｌ．）によって開示された。チェン等によると、単結晶シリコン基板に通常のバルクトランジスタが形成され、前記バルクトランジスタの上部に薄膜トランジスタが積層される。前記バルクトランジスタのソース／ドレイン領域のうちの一つはタングステンプラグなどの金属プラグによって前記薄膜トランジスタのソース／ドレイン領域のうちの一つと電気的に接触される。従って、前記バルクトランジスタ及び前記薄膜トランジスタのそれぞれがＮＭＯＳトランジスタ及びＰＭＯＳトランジスタである場合に、前記バルクトランジスタは前記金属プラグによって前記薄膜トランジスタと抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を有する。
【０００８】
さらに、前記薄膜トランジスタのボディ層は、前記金属プラグを有する半導体基板の全面上に非晶質シリコン層を形成し、前記非晶質シリコン層を熱処理工程を施して結晶化させることで形成される。この場合、前記ボディ層は大きいグレーンを有するポリシリコン層にあたる。すなわち、前記ボディ層を完全な単結晶シリコン層で変換（ｔｒａｎｓｆｏｒｍ）させるのが難しい。結果的に、前記薄膜トランジスタを前記バルクトランジスタに相応する電気的な特性を有するように形成することが難しい。従って、半導体基板の上部に積層される薄膜トランジスタの特性を向上させるための方法が持続的に要求される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６０２２７６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようする技術的課題は、抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）と共に単結晶半導体層の形成に適したノードコンタクト構造体を供給することにある。
【００１１】
本発明が解決しようする他の技術的課題は、下部ゲート電極を上部ゲート電極に電気的に接続させるノードコンタクト構造体を供給することにある。
【００１２】
本発明が解決しようするまた他の技術的課題は、単結晶ボディ層を有する薄膜トランジスタの形成に適したノードコンタクト構造体を具備する半導体素子を供給することにある。
【００１３】
本発明が解決しようするまた他の技術的課題は、抵抗性接触とともに単結晶半導体層の形成に適したノードコンタクト構造体を具備する薄膜トランジスタＳＲＡＭセルを供給することにある。
【００１４】
本発明が解決しようするまた他の技術的課題は、単結晶薄膜トランジスタを形成することができる半導体素子の製造方法を供給することにある。
【課題を解決するための手段】
【００１５】
本発明の一形態によれば、ＳＲＡＭ素子が供給される。前記ＳＲＡＭ素子は半導体基板の上に供給されたバルクモストランジスタ及び前記バルクモストランジスタ上に形成された層間絶縁膜を含む。前記バルクモストランジスタはソース／ドレイン領域を有する。前記層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタが供給される。前記バルクモストランジスタの前記ソース／ドレイン領域上に半導体プラグが供給され、前記半導体プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記層間絶縁膜の少なくとも一部を通して前記薄膜トランジスタの前記ソース／ドレイン領域及び前記半導体プラグに接触するように金属プラグが供給される。前記半導体プラグ及び前記金属プラグは多層のプラグを構成する。
【００１６】
本発明のいくつかの実施形態で、前記バルクモストランジスタの前記ソース／ドレイン領域及び前記半導体プラグは互いに同様な導電型を有することができ、前記バルクモストランジスタの前記ソース／ドレイン領域は前記薄膜トランジスタの前記ソース／ドレイン領域と異なる導電型を有することもできる。前記バルクモストランジスタの前記ソース／ドレイン領域及び前記半導体プラグはＮ型とすることができるし、前記薄膜トランジスタの前記ソース／ドレイン領域はＰ型とすることもできる。
【００１７】
他の実施形態で、前記金属プラグは前記バルクモストランジスタの前記ソース／ドレイン領域及び前記半導体プラグの少なくとも一側壁に接触することができる。前記半導体プラグは真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）や前記バルクモストランジスタの前記ソース／ドレイン領域と異なる導電型を有する半導体とすることができる。前記半導体プラグはＰ型の導電型を有することができ、前記バルクモストランジスタの前記ソース／ドレイン領域はＮ型の導電型を有することができる。
【００１８】
また他の実施形態で、前記半導体プラグは、前記薄膜トランジスタの前記ソース／ドレイン領域に接触することができる。
【００１９】
また他の実施形態で、前記バルクモストランジスタは、Ｎチャンネルモストランジスタとすることができ、前記薄膜トランジスタはＰチャンネルモストランジスタとすることもできる。
【００２０】
また他の実施形態で、前記薄膜トランジスタは第１薄膜トランジスタとすることができ、前記第１薄膜トランジスタに隣接した前記層間絶縁膜上に形成された第２薄膜トランジスタをさらに含むことができる。この場合に、前記金属プラグは前記第２薄膜トランジスタのゲート電極に接触することができる。前記バルクモストランジスタ及び前記金属プラグはそれぞれ第１バルクモストランジスタ及び第１金属プラグとすることができ、前記第１バルクモストランジスタに隣接した前記基板上にソース／ドレイン領域を有する第２バルクモストランジスタをさらに含むことができる。前記層間絶縁膜の少なくとも一部を通して前記第２バルクモストランジスタの前記ソース／ドレイン領域に接触するように第２半導体プラグをさらに含むことができる。また、前記層間絶縁膜の少なくとも一部を通して前記第２薄膜トランジスタの前記ソース／ドレイン領域、前記第２半導体プラグ及び前記第１薄膜トランジスタの前記ゲート電極に接触するように第２金属プラグをさらに含むことができる。前記第２バルクモストランジスタはＮチャンネルモストランジスタとすることができ、前記第２薄膜トランジスタはＰチャンネルモストランジスタとすることができる。
【００２１】
さらに、前記第１バルクモストランジスタに隣接した前記半導体基板上に第３バルクモストランジスタをさらに含むことができ、前記第２バルクモストランジスタに隣接した前記半導体基板上に第４バルクモストランジスタをさらに含むことができる。前記第１及び第２バルクモストランジスタはそれぞれＳＲＡＭセルの第１及び第２駆動トランジスタとすることができ、前記第１及び第２薄膜トランジスタはそれぞれ前記ＳＲＡＭセルの第１及び第２負荷トランジスタとすることができ、前記第３及び第４バルクモストランジスタはそれぞれ前記ＳＲＡＭセルの第１及び第２転送トランジスタとすることができる。前記第３及び第４バルクモストランジスタのゲート電極にワードラインが電気的に接続されることもあり、前記第３及び第４バルクモストランジスタのソース／ドレイン領域にそれぞれ第１及び第２ビットラインが接続されることもある。
【００２２】
また他の実施形態で、前記バルクモストランジスタ上の前記層間絶縁膜は第１層間絶縁膜とすることができ、前記薄膜トランジスタ上に第２層間絶縁膜をさらに含むことができる。この場合、前記金属プラグは前記第２層間絶縁膜によって延長されることができる。
【００２３】
また他の実施形態で、前記薄膜トランジスタは単結晶シリコン構造を有するボディ部分を含むことができる。前記薄膜トランジスタの前記ボディ部分は固相エピタキシャル工程によって形成されることができ、前記半導体プラグと同様な結晶構造を有することができる。
【００２４】
また他の実施形態で、前記金属プラグはタングステンプラグとすることができる。
【００２５】
また他の実施形態で、前記金属プラグはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜を含むことができる。
【００２６】
本発明の他の形態によれば、半導体素子の製造方法が供給される。前記方法は半導体基板上にソース／ドレイン領域を有するバルクモストランジスタを形成することと、前記バルクモストランジスタ上に層間絶縁膜を形成することを含む。前記層間絶縁膜の少なくとも一部を通して前記バルクモストランジスタの前記ソース／ドレイン領域に接触する半導体プラグを形成する。前記バルクモストランジスタ上の前記層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタを形成する。前記層間絶縁膜の少なくとも一部を通して前記半導体プラグ及び前記薄膜トランジスタの前記ソース／ドレイン領域に接触する金属プラグを形成する。
【００２７】
本発明のいくつかの実施形態で、前記バルクモストランジスタの前記ソース／ドレイン領域及び前記半導体プラグは同様な導電型を有するように形成することができ、前記バルクモストランジスタの前記ソース／ドレイン領域及び前記薄膜トランジスタの前記ソース／ドレイン領域は、互いに異なる導電型を有するように形成することができる。
【００２８】
他の実施形態で、前記金属プラグは、前記バルクモストランジスタの前記ソース／ドレイン領域及び前記半導体プラグの少なくとも一側壁に接触するように形成することができる。この場合、前記半導体プラグは真性半導体または前記バルクモストランジスタの前記ソース／ドレイン領域と異なる導電型を有する半導体に形成することができる。前記薄膜トランジスタの前記ソース／ドレイン領域は、前記半導体プラグに接触するように形成することができる。
【００２９】
また他の実施形態で、前記薄膜トランジスタ及び前記バルクモストランジスタは、それぞれ第１薄膜トランジスタ及び第１バルクモストランジスタとすることができ、前記半導体プラグ及び前記金属プラグはそれぞれ第１半導体プラグ及び第１金属プラグとすることができる。この場合、前記第１バルクモストランジスタに隣接した前記基板上にゲート電極を有する第２バルクモストランジスタを形成することができる。前記第２バルクモストランジスタはソース／ドレイン領域を有するように形成することができ、前記層間絶縁膜の少なくとも一部を通して前記第２バルクモストランジスタの前記ソース／ドレイン領域に接触する第２半導体プラグを形成することができる。また、前記第１薄膜トランジスタに隣接した前記層間絶縁膜上に第２薄膜トランジスタを形成することができる。前記第２薄膜トランジスタはソース／ドレイン領域を有するように形成することができる。これに加えて、前記層間絶縁膜の少なくとも一部を通して前記第２薄膜トランジスタの前記ソース／ドレイン領域、前記第２半導体プラグ及び前記第１薄膜トランジスタの前記ゲート電極に接触する第２金属プラグを形成することができる。
【００３０】
また他の実施形態で、前記薄膜トランジスタを形成することは、前記層間絶縁膜上に導電層パターンを形成することと、前記導電層パターンに固相エピタキシャル工程を適用して単結晶構造を有する薄膜トランジスタボディパターンを形成することを含むことができる。前記固相エピタキシャル工程は、前記半導体プラグをシード層（ｓｅｅｄ  ｌａｙｅｒ）で使って５００℃ないし８００℃の温度で実施することができる。前記半導体プラグ及び前記薄膜トランジスタボディパターンは単結晶シリコンで形成することができる。
【００３１】
本発明のまた他の形態によれば、配線構造体が供給される。前記配線構造体は半導体基板の活性領域上に形成された層間絶縁膜及び前記層間絶縁膜上に形成された導電層パターンを含む。前記活性領域上に半導体プラグが形成されて、前記半導体プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記半導体プラグ及び前記導電層パターンに接触するように金属プラグが形成されて、前記金属プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記金属プラグ及び前記半導体プラグは多層のプラグを構成する。
【００３２】
本発明のいくつかの実施形態で、前記半導体プラグ及び前記活性領域は同様な導電型を有することができ、前記活性領域及び前記導電層パターンは互いに異なる導電型を有することができる。前記半導体プラグ及び前記活性領域はＮ型とすることができ、前記導電層パターンの少なくとも一部はＰ型とすることができる。
【００３３】
他の実施形態で、前記金属プラグは、前記活性領域の表面及び前記半導体プラグの一側壁に接触することができる。前記半導体プラグは、真性半導体または前記活性領域と異なる導電型を有する半導体とすることができる。例えば、前記半導体プラグはＰ型とすることができ、前記活性領域はＮ型とすることができる。
【００３４】
また他の実施形態で、前記半導体プラグは前記導電層パターンに接触することができる。この場合、前記半導体プラグは前記導電層パターンの下面に接触することができ、前記金属プラグは前記半導体プラグの側壁及び前記導電層パターンの端部（ｅｎｄ  ｐｏｒｔｉｏｎ）に接触することができる。
【００３５】
また他の実施形態で、前記金属プラグは前記導電層パターンの一部を貫くことができ、前記半導体プラグは、前記金属プラグと前記活性領域との間に介在されることができる。
【００３６】
また他の実施形態で、前記導電層パターンは第１導電層パターンとすることができ、前記第１導電層パターンに隣接した前記層間絶縁膜上に第２導電層パターンをさらに含むことができる。前記金属プラグは前記第２導電層パターンに接触することができる。
【００３７】
また他の実施形態で、前記導電層パターン及び前記半導体プラグは単結晶シリコンとすることができる。
【００３８】
また他の実施形態で、前記金属プラグはＮ型半導体及びＰ型半導体の全てに対して抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を有する金属膜とすることができる。
【００３９】
本発明のまた他の形態によれば、ノードコンタクト構造体が供給される。前記ノードコンタクト構造体は、半導体基板上に形成された下部ゲート電極及び前記下部ゲート電極を有する半導体基板を覆う下部層間絶縁膜を含む。前記下部層間絶縁膜上に上部ゲート電極が形成される。前記上部ゲート電極及び前記下部層間絶縁膜は上部層間絶縁膜で覆われる。前記上部層間絶縁膜及び前記下部層間絶縁膜を貫くように金属プラグが形成されて、前記金属プラグは前記上部ゲート電極及び前記下部ゲート電極に接触する。
【００４０】
本発明のいくつかの実施形態で、前記金属プラグは前記上部ゲート電極の一部を貫くことができる。
【００４１】
他の実施形態で、前記下部ゲート電極は前記上部ゲート電極と異なる導電型を有することができる。前記下部ゲート電極はＮ型ポリシリコンパターンとすることができ、前記上部ゲート電極はＰ型ポリシリコンパターンとすることができる。
【００４２】
本発明のまた他の形態によれば、半導体素子の製造方法が供給される。この方法は半導体基板の所定領域に素子分離膜を形成して活性領域を限定することと、前記素子分離膜及び前記活性領域を覆う下部層間絶縁膜を形成することを含む。前記下部層間絶縁膜をパターニングして前記活性領域を露出させるコンタクトホールを形成する。前記コンタクトホールを埋め込む単結晶半導体プラグを、選択的エピタキシャル成長技術を使って形成する。前記下部層間絶縁膜及び前記半導体プラグ上に非晶質半導体層または多結晶半導体層を形成する。前記半導体層をパターニングして前記半導体プラグを覆う半導体パターンを形成する。前記半導体パターンを、固相エピタキシャル工程を使って結晶化させて単結晶構造（ｓｉｎｇｌｅ  ｃｒｙｓｔａｌｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）を有するボディパターンに変換させる。
【００４３】
本発明のいくつかの実施形態で、前記半導体基板は単結晶シリコン基板とすることができる。この場合に、前記単結晶半導体プラグは単結晶シリコンプラグとすることができる。
【００４４】
他の実施形態で、前記半導体層は非晶質シリコン層または多結晶シリコン層で形成することができる。
【００４５】
また他の実施形態で、前記固相エピタキシャル工程は５００℃ないし８００℃の温度で実施することができる。
【００４６】
また他の実施形態で、前記単結晶ボディパターンに薄膜モストランジスタを形成することができる。
【発明の効果】
【００４７】
本発明によれば、単結晶ボディパターンに薄膜モストランジスタが形成されてノード不純物領域上に抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を有するドレインノードコンタクト構造体が形成される。よって、前記ドレインノードコンタクト構造体及び薄膜モストランジスタをＳＲＡＭセルに適用する場合、バルクＣＭＯＳ型ＳＲＡＭセルに相応する電気的特性とともに高集積ＳＲＡＭ素子に適したコンパクトなセルを具現することができる。
【図面の簡単な説明】
【００４８】
【図１】ＣＭＯＳ型ＳＲＡＭセルの典型的な等価回路図である。
【図２】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの活性領域、駆動ゲート電極及び転送ゲート電極を示す平面図である。
【図３】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２ノードコンタクトホールと共に第１及び第２単結晶ボディ層を示す平面図である。
【図４】本発明の実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２負荷ゲート電極を示す平面図である。
【図５】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２ドレインコンタクトホール、第１及び第２ゲートコンタクトホール、第１及び第２下部接地ラインコンタクトホール、及び第１及び第２下部ビットラインコンタクトホールを示す平面図である。
【図６】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２中間接地ラインコンタクトホール、第１及び第２ワードラインコンタクトホール、及びワードラインを示す平面図である。
【図７】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２上部接地ラインコンタクトホール、第１及び第２電源線コンタクトホール、及び第１及び第２中間ビットラインコンタクトホールを示す平面図である。
【図８】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの電源線及び接地線を示す平面図である。
【図９】本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの第１及び第２上部ビットラインコンタクトホールと共に第１及び第２ビットラインを示す平面図である。
【図１０Ａ】図２のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０Ｂ】図２のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１Ａ】図３のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１Ｂ】図３のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１２Ａ】図４のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１２Ｂ】図４のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１３Ａ】図５のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１３Ｂ】図５のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１３Ｃ】本発明の他の実施形態によるＣＭＯＳ型ＳＲＡＭセルのドレインノードコンタクト構造体を示す断面図である。
【図１３Ｄ】本発明の他の実施形態によるＣＭＯＳ型ＳＲＡＭセルのドレインノードコンタクト構造体を示す断面図である。
【図１４Ａ】図６のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１４Ｂ】図６のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１５Ａ】図７のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１５Ｂ】図７のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１６Ａ】図８のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１６Ｂ】図８のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１７Ａ】図９のＩ−Ｉ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【図１７Ｂ】図９のＩＩ−ＩＩ’に沿って本発明の一実施形態によるＣＭＯＳ型ＳＲＡＭセルの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００４９】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明はここで説明される実施形態に限定されないで他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底的で完全になることができるように、そして当業者に本発明の思想が充分に伝達するようにするために供給されるものである。図面において、層及び領域の厚さは明確性を期して誇張されたものである。明細書全体にかけて同一の参照番号は同一の構成要素を示す。
【００５０】
図１は、薄膜トランジスタＳＲＡＭセルまたはバルクＣＭＯＳ型ＳＲＡＭセルのようなＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【００５１】
図１を参照すると、前記ＣＭＯＳ型ＳＲＡＭセルは一対の駆動トランジスタ（ａ  ｐａｉｒ  ｏｆ  ｄｒｉｖｅｒ  ｔｒａｎｓｉｓｔｏｒｓ）  ＴＤ１、ＴＤ２、一対の転送トランジスタ（ａ  ｐａｉｒ  ｏｆ  ｔｒａｎｓｆｅｒ  ｔｒａｎｓｉｓｔｏｒｓ）ＴＴ１、ＴＴ２及び一対の負荷トランジスタ（ａ  ｐａｉｒ  ｏｆ  ｌｏａｄ  ｔｒａｎｓｉｓｔｏｒｓ）ＴＬ１、ＴＬ２を具備する。前記一対の駆動トランジスタＴＤ１、ＴＤ２及び前記一対の転送トランジスタＴＴ１、ＴＴ２は、全てＮＭＯＳトランジスタであるのに対して、前記一対の負荷トランジスタＴＬ１、ＴＬ２は全てＰＭＯＳトランジスタである。
【００５２】
前記第１駆動トランジスタＴＤ１と第１転送トランジスタＴＴ１は互いに直列で接続される。前記第１駆動トランジスタＴＤ１のソース領域は接地線（ｇｒｏｕｎｄ  ｌｉｎｅ）Ｖｓｓに電気的に接続されて、前記第１転送トランジスタＴＴ１のドレイン領域は第１ビットラインＢＬ１に電気的に接続される。同様に、前記第２駆動トランジスタＴＤ２と前記第２転送トランジスタＴＴ２は互いに直列で接続される。前記第２駆動トランジスタＴＤ２のソース領域は前記接地線Ｖｓｓに電気的に接続されて、前記第２転送トランジスタＴＴ２のドレイン領域は第２ビットラインＢＬ２に電気的に接続される。
【００５３】
一方、前記第１負荷トランジスタＴＬ１のソース領域及びドレイン領域は、それぞれ電源線（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｌｉｎｅ）Ｖｃｃ及び前記第１駆動トランジスタＴＤ１のドレイン領域に電気的に接続される。同様に、前記第２負荷トランジスタＴＬ２のソース領域及びドレイン領域は、それぞれ前記電源線Ｖｃｃ及び前記第２駆動トランジスタＴＤ２のドレイン領域に電気的に接続される。前記第１負荷トランジスタＴＬ１のドレイン領域、前記第１駆動トランジスタＴＤ１のドレイン領域及び前記第１転送トランジスタＴＴ１のソース領域は第１ドレインＮ１にあたる。また、前記第２負荷トランジスタＴＬ２のドレイン領域、前記第２駆動トランジスタＴＤ２のドレイン領域及び前記第２転送トランジスタＴＴ２のソース領域は第２ノードＮ２にあたる。前記第１駆動トランジスタＴＤ１のゲート電極及び前記第１負荷トランジスタＴＬ１のゲート電極は前記第２ノードＮ２に電気的に接続されて、前記第２駆動トランジスタＴＤ２のゲート電極及び前記第２負荷トランジスタＴＬ２のゲート電極は前記第１ノードＮ１に電気的に接続される。また、前記第１及び第２転送トランジスタＴＴ１、ＴＴ２のゲート電極はワードラインＷＬに電気的に接続される。
【００５４】
前述のＣＭＯＳ型ＳＲＡＭセルは、高抵抗ＳＲＡＭセルに比べて少ない待機電流（ｓｍａｌｌ  ｓｔａｎｄ−ｂｙ  ｃｕｒｒｅｎｔ）と共に大きいノイズマージン（ｌａｒｇｅ  ｎｏｉｓｅ  ｍａｒｇｉｎ）を有する。従って、前記ＣＭＯＳ型ＳＲＡＭセルは低い電源電圧（ｌｏｗ  ｐｏｗｅｒ  ｖｏｌｔａｇｅ）が要求される高性能ＳＲＡＭに広く用いられている。特に、前記薄膜トランジスタＳＲＡＭセルが前記バルクＣＭＯＳ型ＳＲＡＭセルの負荷トランジスタとして使われるＰチャンネルバルクトランジスタに相応する向上した電気的な特性を有する高性能Ｐチャンネル薄膜トランジスタ（ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  Ｐ−ｃｈａｎｎｅｌ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ）を備えると、前記薄膜トランジスタＳＲＡＭセルは前記バルクＣＭＯＳ型ＳＲＡＭセルに比べて集積度（ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）及びラッチアップ耐性（ｌａｔｃｈ−ｕｐ  ｉｍｍｕｎｉｔｙ）などの側面で優れた長所を有する。
【００５５】
前記高性能Ｐチャンネル薄膜トランジスタを具現するためには、前記薄膜トランジスタが単結晶半導体層からなるボディパターンに形成されなければならない。また、図１に示す前記第１及び第２ノードＮ１、Ｎ２で抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）が形成されなければならない。
【００５６】
図２ないし図９は、本実施形態による薄膜トランジスタＳＲＡＭセルの構造を説明するための平面図である。図２ないし図９の各図面は４個の単位セルを示す。図２ないし図７の平面図において、ｙ軸に沿って互いに隣接した一対の単位セルはｘ軸に対して対称になるように配列される。また、ｙ軸に沿って互いに隣接した前記一対の単位セルはｘ軸及びｙ軸に沿って互いに２次元的に配列されてセルアレイ領域を構成する。一方、前記ｘ軸に沿って互いに隣接した一対の単位セルはｙ軸に対して対称でもある。
【００５７】
図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａは、本実施形態による薄膜トランジスタＳＲＡＭセルの製造方法を説明するためにそれぞれ図２ないし図９のＩ−Ｉ’に沿って示された断面図である。また、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂは、本実施形態による薄膜トランジスタＳＲＡＭセルの製造方法を説明するためにそれぞれ図２ないし図９のＩＩ−ＩＩ’に沿って示された断面図である。
【００５８】
まず、図２ないし図９、図１７Ａ及び図１７Ｂを参照して本実施形態による薄膜トランジスタＳＲＡＭセルの構造を説明する。
【００５９】
図２、図１７Ａ及び図１７Ｂを参照すると、半導体基板１の所定領域に素子分離膜３が形成されて第１及び第２活性領域３ａ、３ｂを限定する。前記半導体基板１は単結晶半導体基板とすることができる。例えば、前記半導体基板１は単結晶シリコン基板とすることができる。前記第１及び第２活性領域３ａ、３ｂはｙ軸に平行するように配置される。前記活性領域３ａ、３ｂのそれぞれは、転送トランジスタ活性領域３ｔ及び該転送トランジスタ活性領域３ｔから前記ｙ軸に沿って延長された駆動トランジスタ活性領域３ｄを含む。さらに、前記活性領域３ａ、３ｂのそれぞれは、前記駆動トランジスタ活性領域３ｄの端部（ｅｎｄ）からｘ軸に沿って隣接したセルに向けて延長された接地活性領域３ｇをさらに含むことが好ましい。前記第１活性領域３ａの前記転送トランジスタ活性領域３ｔは、前記第２活性領域３ｂの前記駆動トランジスタ活性領域３ｄに隣接して、前記第１活性領域３ａの前記駆動トランジスタ活性領域３ｄは前記第２活性領域３ｂの前記転送トランジスタ活性領域３ｔに隣接する。結果的に、一つの単位セル内で、前記第１活性領域３ａは前記単位セル領域の中心点に対して前記第２活性領域３ｂと対称である。
【００６０】
前記第１活性領域３ａの前記駆動トランジスタ活性領域３ｄの上部を横切るように第１駆動ゲート電極７ｄ’が形成されて、前記第１活性領域３ａの前記転送トランジスタ活性領域３ｔの上部を横切るように第１転送ゲート電極７ｔ’が形成される。同様に、前記第２活性領域３ｂの前記駆動トランジスタ活性領域３ｄの上部を横切るように第２駆動ゲート電極７ｄ”が形成されて、前記第２活性領域３ｂの前記転送トランジスタ活性領域３ｔの上部を横切るように第２転送ゲート電極７ｔ”が形成される。前記第２転送ゲート電極７ｔ”は図２に示されるように前記ｘ軸に沿って隣接した他の単位セル内の第２転送ゲート電極に接続されることができる。同様に、前記第１転送ゲート７ｔ’も前記ｘ軸に沿って隣接した他の単位セル内の第１転送ゲート電極に接続されることができる。
【００６１】
前記第１駆動ゲート電極７ｄ’と前記第１転送ゲート電極７ｔ’との間の前記第１活性領域３ａの表面に第１ノード不純物領域１３ｎ’が形成される。また、前記第１駆動ゲート電極７ｄ’に隣接しながら前記第１ノード不純物領域１３ｎ’の反対側に位置した前記第１活性領域３ａの表面に第１接地不純物領域１３ｓ’が形成されて、前記第１転送ゲート電極７ｔ’に隣接しながら前記第１ノード不純物領域１３ｎ’の反対側に位置した前記第１活性領域３ａの表面に第１ビットライン不純物領域１３ｄ’が形成される。
【００６２】
同様に（ｓｉｍｉｌａｒｌｙ）、前記第２駆動ゲート電極７ｄ”と前記第２転送ゲート電極７ｔ”との間の前記第２活性化領域３ｂの表面に第２ノード不純物領域（図示せず）が形成される。また、第２駆動ゲート電極７ｄ”に隣接しながら前記第２ノード不純物領域の反対側に位置した前記第２活性領域３ｂの表面に第２接地不純物領域（図示せず）が形成され、前記第２転送ゲート電極７ｔ”に隣接しながら前記第２ノード不純物領域の反対側に位置した前記第２活性領域３ｂの表面に第２ビットライン領域（図示せず）が形成される。
【００６３】
前記ゲート電極７ｔ’、７ｔ”、７ｄ’、７ｄ”と前記活性領域３ａ、３ｂとの間にゲート絶縁膜５が介在される。前記ゲート電極７ｔ’、７ｔ”、７ｄ’、７ｄ”の側壁はゲートスペーサ１１で覆われることができる。この場合、前記ゲートスペーサ１１の下部の前記活性領域３ａ、３ｂ内にＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ  ｄｒａｉｎ  ｒｅｇｉｏｎｓ）領域９を形成することができる。前記ＬＤＤ領域９は前記不純物領域１３ｓ’、１３ｎ’、１３ｄ’の端に接続される。
【００６４】
前記第１接地不純物領域１３ｓ’、前記第１駆動ゲート電極７ｄ’及び前記第１ノード不純物領域１３ｎ’は第１駆動トランジスタ（図１のＴＤ１）を構成して、前記第１ノード不純物領域１３ｎ’、前記第１転送ゲート電極７ｔ’及び前記第１ビットライン不純物領域１３ｄ’は第１転送トランジスタ（図１のＴＴ１）を構成する。従って、前記第１接地不純物領域１３ｓ’は前記第１駆動トランジスタＴＤ１のソース領域にあたり、前記第１ビットライン不純物領域１３ｄ’は前記第１転送トランジスタＴＴ１のドレイン領域にあたる。結果的に、前記第１ノード不純物領域１３ｎ’は前記第１駆動トランジスタＴＤ１のドレイン領域及び、前記第１転送トランジスタＴＴ１のソース領域の役目をする。
【００６５】
これと同様に、前記第２接地不純物領域、前記第２駆動ゲート電極７ｄ”及び前記第２ノード不純物領域は第２駆動トランジスタ（図１のＴＤ２）を構成し、前記第２ノード不純物領域、第２転送ゲート電極７ｔ”及び前記第２ビットライン不純物領域は第２転送トランジスタ（図１のＴＴ２）を構成する。従って、前記第２接地不純物領域は前記第２駆動トランジスタＴＤ２のソース領域にあたり、前記第２ビットライン不純物領域は前記第２転送トランジスタＴＴ２のドレイン領域にあたる。結果的に第２ノード不純物領域は、前記第２駆動トランジスタＴＤ２のドレイン領域及び、第２転送トランジスタＴＴ２のソース領域の役目をする。前記駆動トランジスタＴＤ１、ＴＤ２及び転送トランジスタＴＴ１、ＴＴ２は前記半導体基板１に形成されたバルクモストランジスタにあたる。
【００６６】
前記駆動トランジスタＴＤ１、ＴＤ２及び前記転送トランジスタＴＴ１、ＴＴ２はＮＭＯＳトランジスタであることが好ましい。この場合、前記不純物領域１３ｓ’、１３ｎ’、１３ｄ’及び前記ＬＤＤ領域９は全てのＮ型不純物領域（Ｎ−ｔｙｐｅ  ｉｍｐｕｒｉｔｙ  ｒｅｇｉｏｎｓ）にあたり、前記駆動ゲート電極７ｄ’、７ｄ”及び転送ゲート電極７ｔ’、７ｔ”はＮ型ポリシリコンパターンとすることができる。前記ＬＤＤ領域９は、前記不純物領域１３ｓ’、１３ｎ’、１３ｄ’に比べて相対的に低い不純物濃度を有する。
【００６７】
前記転送トランジスタＴＴ１、ＴＴ２及び駆動トランジスタＴＤ１、ＴＤ２を有する半導体基板の全面上に下部層間絶縁膜１７が積層される。これに加えて、前記トランジスタＴＴ１、ＴＴ２、ＴＤ１、ＴＤ２を有する半導体基板と前記下部層間絶縁膜１７との間に下部エッチング阻止膜１５が追加して介在させることができる。前記下部エッチング阻止膜１５は前記下部層間絶縁膜１７に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記下部層間絶縁膜１７がシリコン酸化膜である場合、前記下部エッチング阻止膜１５はシリコン窒化膜またはシリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ  ｌａｙｅｒ）とすることができる。
【００６８】
図３、図１７Ａ及び図１７Ｂを参照すると、前記第１ノード不純物領域１３ｎ’は前記下部層間絶縁膜１７を貫く第１ノードコンタクトホール１９ａによって露出する。同様に、前記第２ノード不純物領域も前記下部層間絶縁膜１７を貫く第２ノードコンタクトホール１９ｂによって露出する。前記第１ノードコンタクトホール１９ａは第１ノード半導体プラグ２１ａで埋め込まれて、前記第２ノードコンタクトホール１９ｂは第２ノード半導体プラグ（図示せず）で埋め込まれる。前記第１及び第２ノード半導体プラグは単結晶半導体プラグであることが好ましい。例えば、前記半導体基板１が単結晶シリコン基板である場合、前記ノード半導体プラグは単結晶シリコンプラグとすることができる。前記ノード半導体プラグは前記ノード不純物領域と同様な導電型または異なる導電型を有することができる。例えば、前記ノード半導体プラグはＮ型またはＰ型とすることができる。前記駆動トランジスタＴＤ１、ＴＤ２及び前記転送トランジスタＴＴ１、ＴＴ２がＮＭＯＳトランジスタである場合、前記ノード半導体プラグはＮ型であることが好ましい。さらに、前記ノード半導体プラグは真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とすることができる。
【００６９】
前記下部層間絶縁膜１７上に第１及び第２ボディパターン２３ａ、２３ｂが配置される。前記第１及び第２ボディパターン２３ａ、２３ｂは単結晶半導体パターンであることが好ましい。例えば、前記ノード半導体プラグが単結晶シリコンプラグである場合、前記第１及び第２ボディパターン２３ａ、２３ｂは単結晶シリコンパターンとすることができる。前記第１ボディパターン２３ａは前記第１駆動ゲート電極７ｄ’の上部を横切るように配置されて、前記第１ノード半導体プラグ２１ａの上面に接触するように延長される。これと同様に、前記第２ボディパターン２３ｂは前記第２駆動ゲート電極７ｄ”の上部を横切るように配置されて前記第２ノード半導体プラグの上面に接触するように延長される。
【００７０】
図４、図１７Ａ、図１７Ｂを参照すると、前記第１ボディパターン２３ａの上部を横切るように第１負荷ゲート電極２７ａが配置されて、前記第２ボディパターン２３ｂの上部を横切るように第２負荷ゲート電極２７ｂが配置される。前記ボディパターン２３ａ、２３ｂと前記負荷ゲート電極２７ａ、２７ｂとの間にゲート絶縁膜２５が介在される。前記第１負荷ゲート電極２７ａは延長されて前記第２ノード半導体プラグ上の前記第２ボディパターン２３ｂと重畳したり隣接することができる。前記第２負荷ゲート電極２７ｂも延長されて前記第１ノード半導体プラグ２１ａ上の前記第１ボディパターン２３ａと重畳したり隣接することができる。
【００７１】
前記第１負荷ゲート電極２７ａに隣接して前記第１ノード半導体プラグ２１ａ上に位置した前記第１ボディパターン２３ａ内に第１ドレイン領域３３ｄ’が形成される。また、前記第１負荷ゲート電極２７ａに隣接して前記第１ドレイン領域３３ｄ’の反対側に位置した前記第１ボディパターン２３ａ内に第１ソース領域３３ｓ’が形成される。同様に、前記第２負荷ゲート電極２７ｂに隣接して前記第２ノード半導体プラグ上に位置した前記第２ボディパターン２３ｂ内に第２ドレイン領域（図示せず）が形成されて、前記第２負荷ゲート電極２７ｂに隣接して前記第２ドレイン領域の反対側に位置した前記第２ボディパターン２３ｂ内に第２ソース領域（図示せず）が形成される。前記第１負荷ゲート電極２７ａ、前記第１ソース領域３３ｓ’及び前記第１ドレイン領域３３ｄ’は第１負荷トランジスタ（図１のＴＬ１）を構成して第２負荷ゲート電極２７ｂ，前記第２ソース領域及び前記第２ドレイン領域は第２負荷トランジスタ（図１のＴＬ２）を構成する。結果的に、前記負荷トランジスタＴＬ１、ＴＬ２は前記ボディパターン２３ａ、２３ｂに形成された薄膜モストランジスタにあたる。
【００７２】
本実施形態によれば、前記負荷ゲート電極２７ａ、２７ｂが図１７Ａに示されたように前記ボディパターン２３ａ、２３ｂの上面だけではなくそれらの側壁を覆う。従って、前記負荷トランジスタＴＬ１、ＴＬ２はフィン型電界効果トランジスタ（ｆｉｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ｆｉｎＦＥＴ）の長所を有することができる。すなわち、前記負荷トランジスタＴＬ１、ＴＬ２は向上したオン電流駆動能力（ｉｍｐｒｏｖｅｄ  ｏｎ−ｃｕｒｒｅｎｔ  ｄｒｉｖａｂｉｌｉｔｙ）を有する。これによって、ＳＲＡＭセルの低電圧動作特性と係わるデータ維持特性（ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を改善することができ、アルファ粒子によるソフトエラー発生率（ｓｏｆｔ  ｅｒｒｏｒ  ｒａｔｅ；ＳＥＲ）を減少することができる。
【００７３】
さらに、前記負荷ゲート電極２７ａ、２７ｂの側壁はゲートスペーサ３１で覆われることができる。この場合、前記スペーサ３１下部の前記ボディパターン２３ａ、２３ｂ内にＬＤＤ領域２９を形成することができる。前記ＬＤＤ領域２９は前記ソース／ドレイン領域３３ｓ’、３３ｄ’の端に接続される。
【００７４】
前記負荷トランジスタＴＬ１、ＴＬ２はＰＭＯＳトランジスタであることが好ましい。この場合、前記ソース／ドレイン領域３３ｓ’、３３ｄ’及び前記ＬＤＤ領域２９は全てＰ型不純物領域Ｐ−ｔｙｐｅ  ｉｍｐｕｒｉｔｙ  ｒｅｇｉｏｎｓにあたり、前記負荷ゲート電極２７ａ、２７ｂはＰ型ポリシリコンパターンとすることができる。前記ＬＤＤ領域２９は、前記ソース／ドレイン領域３３ｓ’、３３ｄ’に比べて低い不純物濃度を有する。
【００７５】
前記負荷トランジスタＴＬ１、ＴＬ２を有する半導体基板は上部層間絶縁膜３７で覆われる。前記負荷トランジスタＴＬ１、ＴＬ２を有する半導体基板と前記上部層間絶縁膜３７との間に上部エッチング阻止膜３５が追加して介在させることができる。前記上部エッチング阻止膜３５は、前記上部層間絶縁膜３７に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記上部層間絶縁膜３７がシリコン酸化膜である場合、前記上部エッチング阻止膜３５はシリコン窒化膜またはシリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ  ｌａｙｅｒ）とすることができる。
【００７６】
図５、図１７Ａ及び図１７Ｂを参照すると、前記第１駆動ゲート電極７ｄ’及び前記第１負荷ゲート電極２７ａは前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第１負荷ゲート電極２７ａ、前記下部層間絶縁膜１７及び前記下部エッチング阻止膜１５を貫く第１ゲートコンタクトホール３９ａによって露出されて、前記第１ゲートコンタクトホール３９ａは第１金属ゲートプラグ（図示せず）で埋め込まれる。また、前記第２駆動ゲート電極７ｄ”及び前記第２負荷ゲート電極２７ｂは前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第２負荷ゲート電極２７ｂ、前記下部層間絶縁膜１７及び前記下部エッチング阻止膜１５を貫く第２ゲートコンタクトホール３９ｂによって露出されて、前記第２ゲートコンタクトホール３９ｂは第２金属ゲートプラグ４１ｂで埋め込まれる。前記第１及び第２金属ゲートプラグは、Ｐ型半導体及びＮ型半導体の全てに対して抵抗性接触（ｏｈｍｉｃ）を有する金属膜であることが好ましい。例えば、前記金属ゲートプラグはタングステンプラグとすることができる。従って、前記金属ゲートプラグは前記駆動ゲート電極７ｄ’、７ｄ”と前記負荷ゲート電極２７ａ、２７ｂとの間にＰＮ接合（ＰＮ  ｊｕｎｃｔｉｏｎｓ）が形成されることを防ぐ。
【００７７】
これに加えて、前記第１ドレイン領域３３ｄ’、前記第１ドレイン半導体プラグ２１ａ及び前記第２負荷ゲート電極２７ｂは、前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第２負荷ゲート電極２７ｂ及び前記下部層間絶縁膜１７を貫く第１ドレインコンタクトホール４３ｎ’によって露出されて、前記第１ドレインコンタクトホール４３ｎ’は第１金属ドレインプラグ４５ｎ’で埋め込まれる。また、前記第２ドレイン領域、前記第２ノード半導体プラグ及び前記第１負荷ゲート電極２７ａは、前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第１負荷ゲート電極２７ａ及び前記下部層間絶縁膜１７を貫く第２ドレインコンタクトホール４３ｎ”によって露出され、前記第２ドレインコンタクトホール４３ｎ”は第２金属ドレインプラグ（図示せず）で埋め込まれる。結果的に、前記第１金属ドレインプラグ４５ｎ’は前記第１ドレイン領域３３ｄ’、前記第１ノード半導体プラグ２１ａの側壁及び前記第２負荷ゲート電極２７ｂに電気的に接続されて、前記第２金属ドレインプラグは前記第２ドレイン領域、前記第２ノード半導体プラグの側壁及び前記第１負荷ゲート電極２７ａに電気的に接続される。前記金属ドレインプラグも前記金属ゲートプラグのようにＰ型半導体及びＮ型半導体に対して抵抗性接触を有する金属プラグであることが好ましい。例えば、前記金属ドレインプラグはタングステンプラグとすることができる。
【００７８】
さらに、前記第１金属ドレインプラグ４５ｎ’は前記下部エッチング阻止膜１５を貫いて前記第１ノード不純物領域１３ｎ’に接触することができ、前記第２金属ドレインプラグも前記下部エッチング阻止膜１５を貫いて前記第２ノード不純物領域に接触することができる。特に、前記半導体プラグが前記ノード不純物領域と異なる導電型を有したり真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である場合、前記第１及び第２金属ドレインプラグはそれぞれ前記第１及び第２ノード不純物領域に接触するように延長されることが好ましい。例えば、前記ノード不純物領域がＮ型不純物領域であり、前記半導体プラグがＰ型半導体または真性半導体である場合、前記第１及び第２金属ドレインプラグはそれぞれ前記第１及び第２ノード不純物領域に接触するように延長される。これは前記ノード半導体プラグと前記ノード不純物領域との間のＰＮ接合による高いコンタクト抵抗を減少させるためである。
【００７９】
結果的に、前記ノード半導体プラグ、前記金属ドレインプラグ及び前記金属ゲートプラグは、前記第１及び第２駆動トランジスタＴＤ１、ＴＤ２と共に前記第１及び第２負荷トランジスタＴＬ１、ＴＬ２で構成されたラッチ回路を完成する。前記第１ノード不純物領域１３ｎ’、第１ノード半導体プラグ２１ａ、第１ドレイン領域３３ｄ’、第１金属ドレインプラグ４５ｎ’及び第２負荷ゲート電極２７ｂは互いに電気的に接続されて第１ドレインノードコンタクト構造体を構成する。同様に、前記第２ノード不純物領域、第２ノード半導体プラグ、第２ドレイン領域、第２金属ドレインプラグ及び第１負荷ゲート電極２７ａは互いに電気的に接続されて第２ドレインノードコンタクト構造体を構成する。
【００８０】
さらに、前記第１接地不純物領域１３ｓ’及び第２接地不純物領域はそれぞれ第１及び第２下部接地ラインコンタクトホール４３ｓ’、４３ｓ”によって露出される。前記第１下部接地ラインコンタクトホール４３ｓ’は第１下部接地ラインコンタクトプラグ４５ｓ’で埋め込まれて、前記第２下部接地ラインコンタクトホール４３ｓ”は第２下部接地ラインコンタクトプラグ（図示せず）で埋め込まれる。また、前記第１ビットライン不純物領域１３ｄ’及び第２ビットライン不純物領域は、それぞれ第１及び第２下部ビットラインコンタクトホール４３ｂ’、４３ｂ”によって露出される。前記第１下部ビットラインコンタクトホール４３ｂ’は、第１下部ビットラインコンタクトプラグ４５ｂ’で埋め込まれ、前記第２下部ビットラインコンタクトホール４３ｂ”は第２下部ビットラインコンタクトプラグ（図示せず）で埋め込まれる。
【００８１】
前記下部接地ラインコンタクトプラグ及び前記下部ビットラインコンタクトプラグも前記金属ゲートプラグ及び前記金属ドレインプラグのようにタングステンプラグとすることができる。これとは違い、前記金属ゲートプラグ、前記下部接地ラインコンタクトプラグ、前記下部ビットラインコンタクトプラグ及び前記金属ドレインプラグのそれぞれはタングステンプラグと共に前記タングステンプラグの側壁及び底面を取り囲む障壁金属膜パターンを含むこともできる。
【００８２】
前記金属ドレインプラグ及び金属ゲートプラグを有する半導体基板は第１絶縁膜４７で覆われる。
【００８３】
図６、図１７Ａ及び図１７Ｂを参照すると、前記第１下部接地ラインコンタクトプラグ４５ｓ’は前記第１絶縁膜４７を貫く第１中間接地ラインコンタクトホール４９ｓ’によって露出されて、前記第２下部接地ラインコンタクトプラグは前記第１絶縁膜４７を貫く第２中間接地ラインコンタクトホール４９ｓ”によって露出される。前記第１中間接地ラインコンタクトホール４９ｓ’は第１中間接地ラインコンタクトプラグ５１ｓ’で埋め込まれて、前記第２中間接地ラインコンタクトホール４９ｓ”は第２中間接地ラインコンタクトプラグ（図示せず）で埋め込まれる。また、前記第１及び第２転送ゲート電極（７ｔ’、７ｔ”）はそれぞれ前記第１絶縁膜４７、上部層間絶縁膜３７、上部エッチング阻止膜３５、下部層間絶縁膜１７及び下部エッチング阻止膜１５を貫く第１及び第２ワードラインコンタクトホール４９ｗ’、４９ｗ”によって露出される。前記第１ワードラインコンタクトホール４９ｗ’は第１ワードラインコンタクトプラグ５１ｗ’で埋め込まれて、前記第２ワードラインコンタクトホール４９ｗ”は第２ワードラインコンタクトプラグ（図示せず）で埋め込まれる。
【００８４】
前記ワードラインコンタクトプラグ及び前記中間接地ラインコンタクトプラグを有する半導体基板の全面は第２絶縁膜５３で覆われる。前記第２絶縁膜５３内にワードライン５５ｗが配置される。前記ワードライン５５ｗは、前記第１及び第２活性領域３ａ、３ｂの上部を横切るように配置されて前記第１及び第２ワードラインコンタクトプラグの上面に接触する。前記ワードライン５５ｗ及び前記第２絶縁膜５３は第３絶縁膜５７で覆われる。
【００８５】
図７、図１７Ａ及び図１７Ｂを参照すると、前記第１中間接地ラインコンタクトプラグ５１ｓ’及び第２中間接地ラインコンタクトプラグは、それぞれ前記第３絶縁膜５７及び第２絶縁膜５３を貫く第１及び第２上部接地ラインコンタクトホール５９ｓ’、５９ｓ”によって露出される。前記第１上部接地ラインコンタクトホール５９ｓ’は第１上部接地ラインコンタクトプラグ６１ｓ’で埋め込まれて、前記第２上部接地ラインコンタクトホール５９ｓ”は第２上部接地ラインコンタクトプラグ（図示せず）で埋め込まれる。また、前記第１下部ビットラインコンタクトプラグ４５ｂ’及び第２下部ビットラインコンタクトプラグはそれぞれ前記第１ないし第３絶縁膜４７、５３、５７を貫く第１及び第２中間ビットラインコンタクトホール５９ｂ’５９ｂ”によって露出される。前記第１中間ビットラインコンタクトホール５９ｂ’は第１中間ビットラインコンタクトプラグ６１ｂ’で埋め込まれて、前記第２中間ビットラインコンタクトホール５９ｂ”は第２中間ビットラインコンタクトプラグ（図示せず）で埋め込まれる。
【００８６】
さらに、前記第１負荷トランジスタＴＬ１の前記第１ソース領域３３ｓ’は前記第１ないし第３絶縁膜４７、５３、５７と共に前記上部層間絶縁膜３７及び前記上部エッチング阻止膜３５を貫く第１電源線コンタクトホール５９ｃ’によって露出されて、前記第２負荷トランジスタＴＬ２の前記第２ソース領域は前記第１ないし第３絶縁膜４７、５３、５７と共に前記上部層間絶縁膜３７及び前記上部エッチング阻止膜３５を貫く第２電源線コンタクトホール５９ｃ”に露出される。前記第１および第２電源線コンタクトホール５９ｃ’、５９ｃ”はそれぞれ第１及び第２電源線コンタクトプラグ（図示せず）で埋め込まれる。
【００８７】
前記電源線コンタクトプラグを有する半導体基板の全面は第４絶縁膜６３で覆われる。
【００８８】
図８は、本実施形態によるＣＭＯＳ型ＳＲＡＭセルの電源線及び接地線（ｇｒｏｕｎｄ  ｌｉｎｅ）を示す平面図である。図８で、図面の複雑性（ｃｏｍｐｌｅｘｉｔｙ  ｏｆ  ｄｒａｗｉｎｇ）を避けるために、図７に示された前記ボディパターン２３ａ、２３ｂ、下部ビットラインコンタクトホール４３ｂ’、４３ｂ”、下部接地ラインコンタクトホール４３ｓ’、４３ｓ”、中間接地ラインコンタクトホール４９ｓ’、４９ｓ”及びワードライン５５ｗは図示していない。
【００８９】
図８、図１７Ａ及び図１７Ｂを参照すると、前記第４絶縁膜６３内に電源線６５ｃ及び接地線６５ｓが配置される。本実施形態によるＳＲＡＭセルが図８に示されたように前記ｘ軸及びｙ軸にそれぞれ平行な行及び列に沿って２次元的に配列された場合、前記電源線６５ｃは偶数の行内に配列されたＳＲＡＭセル上に配置され、前記接地線６５ｓは奇数の行内に配列されたＳＲＡＭセル上に配置することができる。結果的に、前記電源線６５ｃ及び接地線６５ｓは前記第１及び第２活性領域３ａ、３ｂの上部を横切るように配置されて互いに入替わりながら繰り返し（ａｌｔｅｒｎａｔｅｌｙ  ａｎｄ  ｒｅｐｅａｔｅｄｌｙ）配列される。前記電源線６５ｃは前記第１及び第２電源線コンタクトプラグに電気的に接続されて、前記接地線６５ｓは前記第１及び第２上部接地ラインコンタクトプラグに電気的に接続される。
【００９０】
前記接地線６５ｓ、電源線６５ｃ及び第４絶縁膜６３は第５絶縁膜６７で覆われる。
【００９１】
図９、図１７Ａ及び図１７Ｂを参照すると、前記第１中間ビットラインコンタクトプラグ６１ｂ’は、前記第４及び第５絶縁膜６３、６７を貫く第１上部ビットラインコンタクトホール６９ｂ’によって露出されて、前記第２中間ビットラインコンタクトプラグは前記第４及び第５絶縁膜６３、６７を貫く第２上部ビットラインコンタクトホール６９ｂ”によって露出される。前記第１上部ビットラインコンタクトホール６９ｂ’は第１上部ビットラインコンタクトプラグ７１ｂ’で埋められて、前記第２上部ビットラインコンタクトホール６９ｂ”は第２上部ビットラインコンタクトプラグ（図示せず）で埋め込まれる。
【００９２】
前記第５絶縁膜６７上に平行な第１及び第２ビットライン７３ｂ’、７３ｂ”が配置される。前記第１及び第２ビットライン７３ｂ’、７３ｂ”は前記電源線６５ｃ及び接地ライン６５ｓの上部を横切るように配置される。前記第１ビットライン７３ｂ’は前記第１上部ビットラインコンタクトプラグ７１ｂ’に電気的に接続されて、前記第２ビットライン７３ｂ”は前記第２上部ビットラインコンタクトプラグに電気的に接続される。
【００９３】
一方、図５、図１７Ａ及び図１７Ｂを参照して説明した前記第１及び第２ドレインノードコンタクト構造体は多様な他の形態で変形することができる。
【００９４】
図１３Ｃ及び図１３Ｄは、本発明の他の実施形態によるＳＲＡＭセルの第１ドレインノードコンタクト構造体を示す断面図である。
【００９５】
図１３Ｃを参照すると、前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第２負荷ゲート電極２７ｂ、前記第１ドレイン領域３３ｄ’及び前記下部層間絶縁膜１７を貫くように第１金属ドレインプラグ４５ｎａ’が配置される。これによって、前記第１金属ドレインプラグ４５ｎａ’は前記第１ドレイン領域３３ｄ’及び第２負荷ゲート電極２７ｂに電気的に接続される。前記第１金属ドレインプラグ４５ｎａ’の下面は前記第１ノード不純物領域１３ｎ’の表面よりも高いことが好ましい。この場合、前記第１金属ドレインプラグ４５ｎａ’と前記第１ノード不純物領域１３ｎ’との間に第１ノード半導体プラグ２１ａ’が介在される。結果的に、前記第１金属ドレインプラグ４５ｎａ’は前記第１ノード半導体プラグ２１ａ’を介して前記第１ノード不純物領域１３ｎ’に電気的に接続される。よって、前記第１ノード半導体プラグ２１ａ’は前記第１ノード不純物領域１３ｎ’と同様な導電型であることが好ましい。
【００９６】
前記第２ノード不純物領域上に形成される第２ドレインノードコンタクト構造体も図１３Ｃに示される前記第１ドレインノードコンタクト構造体と同様な形態を有する。
【００９７】
図１３Ｄを参照すると、前記上部層間絶縁膜３７、前記上部エッチング阻止膜３５、前記第２負荷ゲート電極２７ｂ、前記第１ドレイン領域３３ｄ’及び前記下部層間絶縁膜１７を貫くように第１金属ドレインプラグ４５ｎｂ’が配置される。前記第１金属ドレインプラグ４５ｎｂ’と前記第１ノード不純物領域１３ｎ’との間に図１３Ｃに示された前記第１ノード半導体プラグ２１ａ’が介在される。さらに、前記第１金属ドレインプラグ４５ｎｂ’の一部は延長されて前記第１ノード不純物領域１３ｎ’に直接に接触する。よって、前記第１ノード半導体プラグ２１ａ’が前記第１ノード不純物領域１３ｎ’と異なる導電型を有する半導体であったり真性半導体であるとしても、前記第１金属ドレインプラグ４５ｎｂ’は、前記第１ドレイン領域３３ｄ’、前記第２負荷ゲート電極２７ｂ及び前記第１ノード不純物領域１３ｎ’の間のコンタクト抵抗を著しく減少させる。
【００９８】
前記第２ノード不純物領域上に形成される第２ドレインノードコンタクト構造体も図１３Ｄに示された前記第１ドレインノードコンタクト構造体と同様な形態を有する。
【００９９】
次に、図２ないし図９、図１０Ａないし図１７Ａ、図１０Ｂないし図１７Ｂ、図１３Ｃ及び図１３Ｄを参照して本実施形態によるＳＲＡＭセルの製造方法を説明する。図１０Ａないし図１７Ａはそれぞれ図２ないし図９の切断線Ｉ−Ｉ’に沿って示される断面図であり、図１０Ｂないし図１７Ｂはそれぞれ図２ないし図９の切断線ＩＩ−ＩＩ’に沿って示された断面図である。また、図１３Ｃ及び図１３Ｄは本発明の他の実施形態にドレインノードコンタクト構造体を形成する方法を説明するための断面図である。
【０１００】
図２、図１０Ａ及び図１０Ｂを参照すると、単結晶シリコン基板などの半導体基板１の所定領域に素子分離膜３を形成してｙ軸に平行な第１及び第２活性領域３ａ、３ｂを限定する。前記第１及び第２活性領域３ａ、３ｂのそれぞれは、転送トランジスタ活性領域３ｔ及び前記転送トランジスタ活性領域３ｔよりも大幅を有する駆動トランジスタ活性領域３ｄを有するように限定されることができる。さらに、前記活性領域３ａ、３ｂのそれぞれは、前記駆動トランジスタ活性領域３ｄの端部（ｅｎｄ  ｐｏｒｔｉｏｎ）からｘ軸に沿って隣合うセル領域を向けて延長された接地活性領域３ｇを含むように限定されることができる。前記第１活性領域３ａの前記駆動トランジスタ活性領域３ｄ及び前記転送トランジスタ活性領域３ｔはそれぞれ前記第２活性領域３ｂの前記転送トランジスタ活性領域３ｔ及び前記駆動トランジスタ活性領域３ｄに隣接するように限定される。
【０１０１】
前記活性領域３ａ、３ｂ上にゲート絶縁膜５を形成して、前記ゲート絶縁膜５を有する半導体基板の全面上にＮ型多結晶シリコン膜などのゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記第１活性領域３ａの上部を横切る第１駆動ゲート電極７ｄ’及び第１転送ゲート電極７ｔ’と共に前記第２活性領域３ｂの上部を横切る第２駆動ゲート電極７ｄ”及び第２転送ゲート電極７ｔ”を形成する。前記第１転送ゲート電極７ｔ’及び前記第１駆動ゲート電極７ｄ’はそれぞれ前記第１活性領域３ａの前記転送トランジスタ活性領域３ｔ及び駆動トランジスタ活性領域３ｄの上部を横切るように形成されて、前記第２転送ゲート電極７ｔ”及び前記第２駆動ゲート電極７ｄ”はそれぞれ前記第２活性流域３ｂの前記転送トランジスタ活性領域３ｔ及び駆動トランジスタ活性領域３ｄの上部を横切るように形成される。
【０１０２】
前記転送ゲート電極７ｔ’、７ｔ”及び駆動ゲート電極７ｄ’、７ｄ”をイオン注入マスクとして使って前記活性領域３ａ、３ｂ内に第１導電型の不純物イオンを注入してＬＤＤ領域９を形成する。前記第１導電型の不純物イオンはＮ型不純物イオンとすることができる。前記転送ゲート電極７ｔ’、７ｔ”及び駆動ゲート電極７ｄ’、７ｄ”の側壁上にゲートスペーサ１１を形成する。前記ゲート電極７ｔ’、７ｔ”、７ｄ’、７ｄ”及びゲートスペーサ１１をイオン注入マスクとして使って前記活性領域３ａ、３ｂ内に第１導電型の不純物イオンを入れ込む。その結果、前記第１駆動ゲート電極７ｄ’と第１転送ゲート電極７ｔ’との間の前記第１活性領域３ａ内に第１ノード不純物領域１３ｎ’が形成されて、前記第１転送ゲート電極７ｔ’に隣接して前記第１ノード不純物領域１３ｎ’の反対側に位置した前記第１活性領域３ａ内に第１ビットライン不純物領域１３ｄ’が形成されて、前記第１駆動ゲート電極７ｄ’に隣接して前記第１ノード不純物領域１３ｎ’の反対側に位置した前記第１活性領域３ａ内に第１接地不純物領域１３ｓ’が形成される。また、前記第２駆動ゲート電極７ｄ”と第２転送ゲート電極７ｔ”との間の前記第２活性領域３ｂ内に第２ノード不純物領域（図示せず）が形成され、前記第２転送ゲート電極７ｔ”に隣接して前記第２ノード不純物領域の反対側に位置した前記第２活性領域３ｂ内に第２ビットライン不純物領域（図示せず）が形成され、前記第２駆動ゲート電極７ｄ”に隣接して前記第２ノード不純物領域の反対側に位置した前記第２活性領域３ｂ内に第２接地不純物領域（図示せず）が形成される。この場合、前記ＬＤＤ領域９は前記ゲートスペーサ１１の下部に残る。前記不純物領域１３ｓ’、１３ｎ’、１３ｄ’はＬＤＤ領域９よりも高い濃度を有するように形成される。すなわち、前記活性領域３ａ、３ｂ内にＬＤＤ型ソース／ドレインが形成される。
【０１０３】
前記不純物領域１３ｓ’、１３ｎ’、１３ｄ’を有する半導体基板の全面上に下部層間絶縁膜１７を形成する。前記下部層間絶縁膜１７を形成する前にコンフォーマルな下部エッチング阻止膜１５を形成することができる。前記下部エッチング阻止膜１５は前記下部層間絶縁膜１７に対してエッチング選択比を有する絶縁膜で形成することが好ましい。
【０１０４】
図３、図１１Ａ及び図１１Ｂを参照すると、前記下部層間絶縁膜１７及び前記下部エッチング阻止膜１５をパターニングして前記第１及び第２ノード不純物領域をそれぞれ露出させる第１及び第２ノードコンタクトホール１９ａ、１９ｂを形成する。前記第１及び第２ノードコンタクトホール１９ａ、１９ｂ内にそれぞれ第１ノード半導体プラグ２１ａ及び第２ノード半導体プラグ（図示せず）を形成する。前記ノード半導体プラグは選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ；ＳＥＧ）技術を使って形成することが好ましい。この場合、前記ノード半導体プラグは前記露出されたノード不純物領域と同様な結晶状態を有するように成長される。例えば、前記半導体基板１が単結晶シリコン基板であり、前記選択的エピタキシャル成長技術がシリコンソースガスを使って実施される場合、前記ノード半導体プラグは単結晶シリコン構造を有するように形成される。前記ノード半導体プラグはＰ型またはＮ型の導電型を有するようにドーピングされることができる。一方、前記ノード半導体プラグは真性半導体とすることができる。
【０１０５】
前記ノード半導体プラグを有する半導体基板の全面上に半導体ボディ層を形成する。前記半導体ボディ層は非晶質シリコン層または多結晶シリコン層で形成することができる。前記半導体ボディ層をパターニングして前記下部層間絶縁膜１７上に第１及び第２ボディパターン２３ａ、２３ｂを形成する。前記第１ボディパターン２３ａは前記第１駆動ゲート電極７ｄ’の上部を横切りながら前記第１ノード半導体プラグ２１ａに接触するように形成されて、前記第２ボディパターン２３ｂは前記第２駆動ゲート電極７ｄ”の上部を横切りながら前記第２ノード半導体プラグに接触するように形成される。
【０１０６】
前記第１及び第２ボディパターン２３ａ、２３ｂを結晶化させて単結晶構造を有するボディパターンで変換（ｃｏｎｖｅｒｔ）させる。前記ボディパターン２３ａ、２３ｂの結晶化は当業界でよく知られた固相エピタキシャル（ｓｏｌｉｄ  ｐｈａｓｅ  ｅｐｉｔａｘｉａｌ；ＳＰＥ）技術を使って実施することができる。例えば、前記固相エピタキシャル技術は前記ボディパターン２３ａ、２３ｂを約５００℃ないし８００℃の温度での熱処理工程を使って実施することができる。
【０１０７】
前記固相エピタキシャル工程を実施する間に前記ノード半導体プラグはシード層（ｓｅｅｄ  ｌａｙｅｒ）の役目をする。すなわち、前記ボディパターン２３ａ、２３ｂは前記ノード半導体プラグと同様な結晶構造を有するように変化される。例えば、前記ノード半導体プラグが単結晶シリコンプラグであり、前記ボディパターン２３ａ、２３ｂが非晶質シリコンパターンまたは多結晶シリコンパターンの場合、前記ボディパターン２３ａ、２３ｂは前記固相エピタキシャル技術によって単結晶シリコンパターンに変換される。
【０１０８】
前記ボディパターン２３ａ、２３ｂの結晶化は前記半導体ボディ層をパターニングする前に実施することもできる。しかしながら、前記半導体ボディ層をパターニングする前に前記結晶化工程を実施すると、後工程で形成される負荷トランジスタのチャンネル領域に結晶粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｉｅｓ）が形成されてしまう。この場合、前記負荷トランジスタの電気的特性が著しく低下され、前記半導体基板１の全体にかけて形成されるすべての負荷トランジスタが不均一な電気的特性を示す。よって、前記結晶化工程は前記半導体ボディ層をパターニングした後に実施されることが好ましい。
【０１０９】
図４、図１２Ａ及び図１２Ｂを参照すると、前記結晶化されたボディパターンの表面上にゲート絶縁膜２５を形成する。前記ゲート絶縁膜２５を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート導電膜は多結晶シリコン膜で形成することができる。前記ゲート導電膜をパターニングして前記第１及び第２ボディパターン２３ａ、２３ｂの上部をそれぞれ横切る第１及び第２負荷ゲート電極２７ａ、２７ｂを形成する。前記第１負荷ゲート電極２７ａは、その一端が前記第２ノード半導体プラグ上の前記第２ボディパターン２３ｂと重畳したり前記第２ボディパターン２３ｂに隣接するように形成され、前記第２負荷ゲート電極２７ｂは、それの一端が前記第１ノード半導体プラグ２１ａ上の前記第１ボディパターン２３ａと重畳したり前記第１ボディパターン２３ａに隣接するように形成される。
【０１１０】
前記負荷ゲート電極２７ａ、２７ｂをイオン注入マスクとして使って前記ボディパターン２３ａ、２３ｂ内に前記第１導電型と異なる第２導電型の不純物イオンを注入し第２導電型のＬＤＤ領域２９を形成する。続いて、前記負荷ゲート電極２７ａ、２７ｂの側壁上にゲートスペーサ３１を形成する。前記負荷ゲート電極２７ａ、２７ｂ及び前記ゲートスペーサ３１をイオン注入マスクとして使って前記ボディパターン２３ａ、２３ｂ内に第２導電型の不純物イオンを入れ込む。その結果、前記第１負荷ゲート電極２７ａに隣接して前記第１半導体プラグ２１ａに接触する前記第１ボディパターン２３ａ内に第１ドレイン領域３３ｄ’が形成されて、前記第２負荷ゲート電極２７ｂに隣接し前記第２半導体プラグに接触する前記第２ボディパターン２３ｂ内に第２ドレイン領域（図示せず）が形成される。また、前記第１負荷ゲート電極２７ａに隣接して前記第１ドレイン領域３３ｄ’の反対側に位置する前記第１ボディパターン２３ａ内に第１ソース領域３３ｓ’が形成されて、前記第２負荷ゲート電極２７ｂに隣接して前記第２ドレイン領域の反対側に位置する前記第２ボディパターン２３ｂ内に第２ソース領域（図示せず）が形成される。結果的に、前記第１及び第２ボディパターン２３ａ、２３ｂにそれぞれ第１及び第２負荷トランジスタＴＬ１、ＴＬ２が形成される。前記第２導電型がＰ型の場合、前記負荷トランジスタＴＬ１、ＴＬ２はＰＭＯＳ薄膜トランジスタにあたり、前記負荷ゲート電極２７ａ、２７ｂはＰ型多結晶シリコンパターンとすることができる。
【０１１１】
前記負荷トランジスタＴＬ１、ＴＬ２を有する半導体基板の全面上に上部層間絶縁膜３７を形成する。前記上部層間絶縁膜３７を形成する前に、コンフォーマルな上部エッチング阻止膜３５を追加で形成することができる。前記上部エッチング阻止膜３５は前記上部層間絶縁膜３７に対してエッチング選択比を有する絶縁膜として形成するのが好ましい。例えば、前記上部層間絶縁膜３７をシリコン酸化膜で形成する場合、前記上部エッチング阻止膜３５はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。
【０１１２】
図５、図１３Ａ及び図１３Ｂを参照すると、前記上部層間絶縁膜３７、上部エッチング阻止膜３５、負荷ゲート電極２７ａ、２７ｂ、下部層間絶縁膜１７及び下部エッチング阻止膜１５を連続的にパターニングして前記第１及び第２駆動ゲート電極７ｄ’、７ｄ”をそれぞれ露出させる第１及び第２ゲートコンタクトホール３９ａ、３９ｂを形成する。前記第１ゲートコンタクトホール３９ａ内に第１金属ゲートプラグ（図示せず）を形成して、前記第２ゲートコンタクトホール３９ｂ内に第２金属ゲートプラグ４１ｂを形成する。
【０１１３】
前記上部層間絶縁膜３７、上部エッチング阻止膜３５、負荷ゲート電極２７ａ、２７ｂ、下部層間絶縁膜１７及び下部エッチング阻止膜１５をパターニングして第１及び第２ドレインコンタクトホール４３ｎ’、４３ｎ”を形成する。前記第１ドレインコンタクトホール４３ｎ’は前記第１ドレイン領域３３ｄ’、第１ノード半導体プラグ２１ａの側壁、第２負荷ゲート電極２７ｂ及び第１ノード不純物領域１３ｎ’を露出させるように形成されて、前記第２ドレインコンタクトホール４３ｎ”は前記第２ドレイン領域、第２ノード半導体プラグの側壁、第１負荷ゲート電極２７ａ及び第２ノード不純物領域を露出させるように形成される。前記ドレインコンタクトホール４３ｎ’、４３ｎ”を形成する間に、前記第１及び第２接地不純物領域をそれぞれ露出させる第１及び第２下部接地ラインコンタクトホール４３ｓ’、４３ｓ”と共に、前記第１及び第２ビットライン不純物領域をそれぞれ露出させる第１及び第２下部ビットラインコンタクトホール４３ｂ’、４３ｂ”を形成することができる。
【０１１４】
前記第１ドレインコンタクトホール４３ｎ’内に第１金属ドレインプラグ４５ｎ’を形成して、前記第２ドレインコンタクトホール４３ｎ”内に第２金属ドレインプラグ（図示せず）を形成する。また、前記第１下部接地ラインコンタクトホール４３ｓ’内に第１下部接地ラインコンタクトプラグ４５ｓ’を形成して、前記第２下部接地ラインコンタクトホール４３ｓ”内に第２下部接地ラインコンタクトプラグ（図示せず）を形成する。さらに、前記第１下部ビットラインコンタクトホール４３ｂ’内に第１下部ビットラインコンタクトプラグ４５ｂ’を形成して、前記第２下部ビットラインコンタクトホール４３ｂ”内に第２下部ビットラインコンタクトプラグ（図示せず）を形成する。
【０１１５】
前記第１及び第２ドレインコンタクトホール４３ｎ’、４３ｎ”、第１及び第２下部接地ラインコンタクトホール４３ｓ’、４３ｓ”と、前記第１及び第２下部ビットラインコンタクトホール４３ｂ’、４３ｂ”は、前記第１及び第２ゲートコンタクトホール３９ａ、３９ｂと同時に形成することもできる。この場合、前記金属ドレインプラグ、下部ビットラインコンタクトプラグ及び下部接地ラインコンタクトプラグも前記金属ゲートプラグと同時に形成される。前記金属ドレインプラグ、下部ビットラインコンタクトプラグ、下部接地ラインコンタクトプラグ及び前記金属ゲートプラグはＰ型半導体及びＮ型半導体に対して抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を有する金属膜で形成することが好ましい。具体的に、前記プラグはチタニウム窒化膜などの障壁金属膜及びタングステン膜などの金属膜を順に積層させて、前記金属膜及び前記障壁金属膜を平坦化させて形成することができる。その結果、前記プラグのそれぞれはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜パターンを有するように形成される。一方、前記プラグはタングステン膜などの金属膜のみで形成することもできる。
【０１１６】
前記金属ドレインプラグ、下部ビットラインコンタクトプラグ、下部接地ラインコンタクトプラグ及び前記金属ゲートプラグを有する半導体基板の全面上に第１絶縁膜４７を形成する。
【０１１７】
一方、前記金属ドレインプラグは、図１３Ｂを参照して説明したものとは異なる形態を有するように形成できる。図１３Ｃ及び図１３Ｄは本発明の他の実施形態によるＳＲＡＭセルの金属ドレインプラグを形成する方法を説明するための断面図である。
【０１１８】
図１３Ｃを参照すると、前記上部層間絶縁膜３７、上部エッチング阻止膜３５、第２負荷ゲート電極２７ｂ、前記第１ドレイン領域３３ｄ’及び前記第１ノード半導体プラグ２１ａをエッチングして第１ドレインコンタクトホール４３ｎａ’を形成する。前記第１ドレインコンタクトホール４３ｎａ’は前記第１ノード不純物領域１３ｎ’が露出されないように形成することが好ましい。これによって、前記第１ドレインコンタクトホール４３ｎａ’を形成した後に前記第１ノード不純物領域１３ｎ’上にくぼんだ第１ノード半導体プラグ２１ａ’が残る。続いて、前記第１ドレインコンタクトホール４３ｎａ’内にタングステン膜などの金属膜を使って第１金属ドレインプラグ４５ｎａ’を形成する。前記第１金属ドレインプラグ４５ｎａ’と同様な形態を有する第２金属ドレインプラグ（図示せず）が形成される。
【０１１９】
図１３Ｃに示された第１金属ドレインプラグ４５ｎａ’は前記ノード半導体プラグが前記ノード不純物領域と同様な導電型を有する場合に形成されることが好ましい。
【０１２０】
図１３Ｄを参照すると、図１３Ｃで説明した前記第１ドレインコンタクトホール４３ｎａ’を形成した後に前記下部層間絶縁膜１７及び前記下部エッチング阻止膜１５をさらにエッチングする。その結果、くぼんだ前記第１ノード半導体プラグ２１ａ’と共に前記第１ノード不純物領域１３ｎ’を露出させる第１ドレインコンタクトホール４３ｎｂ’が形成される。前記第１ドレインコンタクトホール４３ｎｂ’内にタングステン膜などの金属膜を使って第１金属ドレインプラグ４５ｎｂ’を形成する。これによって、前記第１ノード半導体プラグ２１ａ’が前記第１ノード不純物領域１３ｎ’と異なる導電型を有する半導体物質または真性半導体物質に形成されても、前記第１金属ドレインプラグ４５ｎｂ’は、前記第１ドレイン領域３３ｄ’、前記第２負荷ゲート電極２７ｂ及び前記第１ノード不純物領域１３ｎ’の間のコンタクト抵抗を著しく減少させる。前記第１金属ドレインプラグ４５ｎｂ’を形成する間に前記第２ノード不純物領域上に前記第１金属ドレインプラグ４５ｎｂ’と同様な形態を有する第２金属ドレインプラグ（図示せず）が形成される。
【０１２１】
図６、図１４Ａ及び図１４Ｂを参照すると、前記第１絶縁膜４７、上部層間絶縁膜３７、上部エッチング阻止膜３５、下部層間絶縁膜１７及び下部エッチング阻止膜１５をパターニングして前記第１及び第２転送ゲート電極７ｔ’、７ｔ”をそれぞれ露出させる第１及び第２ワードラインコンタクトホール４９ｗ’、４９ｗ”を形成する。前記ワードラインコンタクトホール４９ｗ’、４９ｗ”を形成する間に、前記第１下部接地ラインコンタクトプラグ４５ｓ’及び第２下部接地ラインコンタクトプラグをそれぞれ露出させる第１及び第２中間接地ラインコンタクトホール４９ｓ’、４９ｓ”が形成される。前記第１及び第２ワードラインコンタクトホール４９ｗ’、４９ｗ”内にそれぞれ第１ワードラインコンタクトプラグ５１ｗ’及び第２ワードラインコンタクトプラグ（図示せず）を形成して、前記第１及び第２中間接地ラインコンタクトホール４９ｓ’、４９ｓ”内にそれぞれ第１中間接地ラインコンタクトプラグ５１ｓ’及び第２中間接地ラインコンタクトプラグ（図示せず）を形成する。
【０１２２】
前記ワードラインコンタクトプラグ及び前記中間接地ラインコンタクトプラグを有する半導体基板の全面上に第２絶縁膜５３を形成する。続いて、前記第２絶縁膜５３内にダマシーン工程を使って前記ｘ軸に平行なワードライン５５ｗを形成する。前記ワードライン５５ｗは前記ワードラインコンタクトプラグに接触するように形成される。続いて、前記ワードライン５５ｗを有する半導体基板の全面上に第３絶縁膜５７を形成する。
【０１２３】
図７、図１５Ａ及び図１５Ｂを参照すると、前記第１ないし第３絶縁膜４７、５３、５７、前記上部層間絶縁膜３７及び前記上部エッチング阻止膜３５をパターニングして前記第１ソース領域３３ｓ’及び第２ソース領域（図示せず）をそれぞれ露出させる第１及び第２電源線コンタクトホール５９ｃ’、５９ｃ”を形成する。前記電源線コンタクトホール５９ｃ’、５９ｃ”を形成する間に前記第１及び第２中間接地ラインコンタクトプラグをそれぞれ露出させる第１及び第２上部接地ラインコンタクトホール５９ｓ’、５９ｓ”と共に前記第１及び第２下部ビットラインコンタクトプラグをそれぞれ露出させる第１及び第２中間ビットラインコンタクトホール５９ｂ’、５９ｂ”が形成される。前記第１及び第２電源線コンタクトホール５９ｃ’、５９ｃ”内にそれぞれ第１及び第２電源線コンタクトプラグ（図示せず）を形成して、前記第１及び第２上部接地ラインコンタクトホール５９ｓ’、５９ｓ”内にそれぞれ第１上部接地ラインコンタクトプラグ６１ｓ’及び第２上部接地ラインコンタクトプラグ（図示せず）を形成する。前記電源線コンタクトプラグ及び上部接地ラインコンタクトプラグを形成する間に前記第１及び第２中間ビットラインコンタクトホール５９ｂ’、５９ｂ”内にそれぞれ第１中間ビットラインコンタクトプラグ６１ｂ’及び第２中間ビットラインコンタクトプラグ（図示せず）が形成される。
【０１２４】
図８、図１６Ａ及び図１６Ｂを参照すると、前記電源線コンタクトプラグを有する半導体基板の全面上に第４絶縁膜６３を形成する。前記第４絶縁膜６３内にダマシーン工程を使って前記活性領域３ａ、３ｂの上部を横切る接地ライン６５ｓ及び電源線６５ｃを形成する。前記接地ライン６５ｓは前記第１及び第２上部接地ラインコンタクトプラグに接触するように形成されて、前記電源線６５ｃは前記第１及び第２電源線コンタクトプラグに接触するように形成される。
【０１２５】
図９、図１７Ａ及び図１７Ｂを参照すると、前記電源線６５ｃ及び接地ライン６５ｓを有する半導体基板の全面上に第５絶縁膜６７を形成する。前記第５絶縁膜６７をパターニングして前記第１及び第２中間ビットラインコンタクトプラグをそれぞれ露出させる第１及び第２上部ビットラインコンタクトホール６９ｂ’、６９ｂ”を形成する。前記第１及び第２上部ビットラインコンタクトホール６９ｂ’、６９ｂ”内にそれぞれ第１上部ビットラインコンタクトプラグ７１ｂ’及び第２上部ビットラインコンタクトプラグ（図示せず）を形成する。前記上部ビットラインコンタクトプラグを有する半導体基板の全面上に金属膜などの導電膜を形成する。前記導電膜をパターニングして平行な第１及び第２ビットライン７３ｂ’、７３ｂ”を形成する。前記第１ビットライン７３ｂ’は前記第１上部ビットラインコンタクトプラグ７１ｂ’を覆うように形成されて、前記第２ビットライン７３ｂ”は前記第２上部ビットラインコンタクトプラグを覆うように形成される。
【符号の説明】
【０１２６】
３  素子分離膜
３ａ、３ｂ  活性領域
３ｄ  駆動トランジスタ活性領域
３ｇ  接地活性領域
３ｔ  転送トランジスタ活性領域
５  ゲート絶縁膜
７ｄ’  第１駆動ゲート電極
７ｄ”  第２駆動ゲート電極
７ｔ’  第１転送ゲート電極
７ｔ”  第２転送ゲート電極
９  ＬＤＤ領域
１１  ゲートスペーサ
１３ｄ’  第１ビットライン不純物領域
１３ｎ’  第１ノード不純物領域
１３ｓ’  第１接地不純物領域
１５  下部エッチング阻止膜
１７  下部層間絶縁膜
１９ａ  第１ノードコンタクトホール
１９ｂ  第２ノードコンタクトホール
２１ａ、２１ａ’  第１ノード半導体プラグ
２３ａ  第１ボディパターン
２３ｂ  第２ボディパターン
２５  ゲート絶縁膜
２７ａ  第１負荷ゲート電極
２７ｂ  第２負荷ゲート電極
２９  ＬＤＤ領域
３１  ゲートスペーサ
３３ｄ’  第１ドレイン領域
３３ｓ’  第１ソース領域
３５  上部エッチング阻止膜
３７  上部層間絶縁膜
３９ａ  第１ゲートコンタクトホール
３９ｂ  第２ゲートコンタクトホール
４１ｂ  第２金属ゲートプラグ
４３ｂ’  第１下部ビットラインコンタクトホール
４３ｂ”  第２下部ビットラインコンタクトホール
４３ｎ’  第１ドレインコンタクトホール
４３ｎ”  第２ドレインコンタクトホール
４３ｎａ’、４３ｎｂ’  第１ドレインコンタクトホール
４３ｓ’  第１下部接地ラインコンタクトホール
４３ｓ”  第２下部接地ラインコンタクトホール
４５ｂ’  第１下部ビットラインコンタクトプラグ
４５ｎ’  第１金属ドレインプラグ
４５ｎａ’、４５ｎｂ’  第１金属ドレインプラグ
４５ｓ’  第１下部接地ラインコンタクトプラグ
４７  第１絶縁膜
４９ｓ’  第１中間接地ラインコンタクトホール
４９ｓ”  第２中間接地ラインコンタクトホール
４９ｗ’  第１ワードラインコンタクトホール
４９ｗ”  第２ワードラインコンタクトホール
５１ｓ’  第１中間接地ラインコンタクトプラグ
５１ｗ’  第１ワードラインコンタクトプラグ
５３  第２絶縁膜
５５ｗ  ワードライン
５７  第３絶縁膜
５９ｓ’  第１上部接地ラインコンタクトホール
５９ｓ”  第２上部接地ラインコンタクトホール
５９ｂ’  第１中間ビットラインコンタクトホール
５９ｂ”  第２中間ビットラインコンタクトホール
５９ｃ’  第１電源線コンタクトホール
５９ｃ”  第２電源線コンタクトホール
６１ｂ’  第１中間ビットラインコンタクトプラグ
６１ｓ’  第１上部接地ラインコンタクトプラグ
６３  第４絶縁膜
６５ｃ  電源線
６５ｓ  接地線
６７  第５絶縁膜
６９ｂ’  第１上部ビットラインコンタクトホール
６９ｂ”  第２上部ビットラインコンタクトホール
７１ｂ’  第１上部ビットラインコンタクトプラグ
７３ｂ’  第１ビットライン
７３ｂ”  第２ビットライン
ＴＤ１、ＴＤ２  駆動トランジスタ
ＴＬ１、ＴＬ２  負荷トランジスタ
ＴＴ１、ＴＴ２  転送トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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