(57)【要約】【課題】ボンディングに用いるパッド全体のレイアウトで必要な面積の増大を抑制できる半導体チップ及び半導体装置を提供する。【解決手段】半導体チップに、ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備える。パッド形成部はボンディングパッドとプローブパッドの配列方向と直交する方向に２列で配置される。ボンディングパッドとプローブパッドとは、パッド形成部の列方向において、互いの位置が順次入れ替わるように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備え、
前記パッド形成部が、前記ボンディングパッドと前記プローブパッドの配列方向と直交する方向に２列で配置され、
前記ボンディングパッドと前記プローブパッドとが、前記パッド形成部の列方向において、互いの位置が順次入れ替わるように配置されたことを特徴とする半導体チップ。
【請求項２】
ボンディング用のパッドであるボンディングパッドと、少なくとも前記ボンディングパッドのレイアウト面積よりも大きい、配線が可能な部位とから成る複数のパッド形成部を備え、
前記パッド形成部が、前記ボンディングパッドと前記配線が可能な部位の配列方向と直交する方向に２列で配置され、
前記ボンディングパッドと前記配線が可能な部位とが、前記パッド形成部の列方向において、互いの位置が順次入れ替わるように配置されたことを特徴とする半導体チップ。
【請求項３】
前記パッド形成部の一方の列と前記パッド形成部の他方の列とが、前記パッド形成部の列方向に、所定の配線間隔の１／２の長さだけずらして配置されたことを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記ボンディングパッドと前記プローブパッド間に電子回路が配置されたことを特徴とする請求項１または３記載の半導体チップ。
【請求項５】
前記ボンディングパッドを除く前記パッド形成部内に電子回路が配置されたことを特徴とする請求項２または３記載の半導体チップ。
【請求項６】
請求項１から５のいずれか１項記載の半導体チップが複数搭載された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は再配線層を備えた半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置は、電子機器の小型化に伴って、より小型化、薄型化が要望されている。そのような半導体装置の小型化や薄型化を実現する技術の一つとして、ウェハーレベルＣＳＰ（chip size package）がある。ウェハーレベルＣＳＰは、ウェハー上に再配線層（ＲＤＬ：Re-Distribution Layer）とメタル・ポストを介した端子を形成し、ウェハー状態のまま樹脂で封止する技術である。ウェハーレベルＣＳＰで形成された半導体装置は、パッケージサイズが内蔵する半導体チップとほぼ同じになるため、小型化が特に要求される携帯電話機等で採用されている。
【０００３】
さらに、近年の半導体装置では、高機能化やメモリ容量等の高容量化の要求を実現するために、複数の半導体チップを積載して一つのパッケージに収容する積層型の半導体装置が開発されている。
【０００４】
例えば、特許文献１には、上記ウェハーレベルＣＳＰ技術で用いるＲＤＬを備えた複数の半導体チップがパッケージ基板上に積載された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３８１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の半導体チップが搭載される半導体装置のうち、同一種類の半導体チップ（例えばメモリチップ）が複数搭載される半導体装置では、それらの半導体チップを完全に同一にできれば半導体装置全体のコストを低減できる。但し、同一種類の半導体チップを搭載する場合、以下のような問題が生じる。
【０００７】
例えば複数のメモリチップを搭載する場合、電源、接地電位、アドレスバス、データバス等の各メモリチップで共通の信号用配線は、メモリチップ毎に同一のレイアウトで配置できる。一方、メモリチップを選択するためのチップセレクト信号は、各メモリチップを特定するために固有の情報を割り当てる必要があるため、該信号用配線をメモリチップ毎に異なるレイアウトにする必要がある。すなわち、同一種類の半導体チップであっても、一部の信号用の配線レイアウトを半導体チップ毎に変更しなければならない場合がある。
【０００８】
上記ＲＤＬは、半導体ウェハーに対する所定の回路形成プロセス（前工程）が終了した後、例えばアルミニウムの細線を用いて半導体ウェハー上にて所要のパッド間を接続することで形成されるものであり、前工程の終了後に接続先の差異に応じてメモリチップ毎に異なるパッドどうしを接続すれば、ＲＤＬを除くメモリチップ毎の回路や配線レイアウトを同一にできる。
【０００９】
しかしながら、図４（ａ）に示すように２列に配置された複数のボンディング用のパッド（ボンディングパッド）１に対するＲＤＬ配線２の接続先を一部変更する場合、例えばボンディングワイヤの接続方向を逆にするために、ＲＤＬ配線２の接続先を一方の列のボンディングパッドから他方の列のボンディングパッドに変更する場合、図４（ｂ）に示すようにボンディングパッド１間にＲＤＬ配線２を配置するための隙間を設けなければならない。その場合、ボンディングパッド全体のレイアウトに要する面積が増大してしまう。
【課題を解決するための手段】
【００１０】
本発明の半導体チップは、ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備え、
前記パッド形成部が、前記ボンディングパッドと前記プローブパッドの配列方向と直交する方向に２列で配置され、
前記ボンディングパッドと前記プローブパッドとが、前記パッド形成部の列方向において、互いの位置が順次入れ替わるように配置されたことを特徴とする。
【００１１】
または、ボンディング用のパッドであるボンディングパッドと、少なくとも前記ボンディングパッドのレイアウト面積よりも大きい、配線が可能な部位とから成る複数のパッド形成部を備え、
前記パッド形成部が、前記ボンディングパッドと前記配線が可能な部位の配列方向と直交する方向に２列で配置され、
前記ボンディングパッドと前記配線が可能な部位とが、前記パッド形成部の列方向において、互いの位置が順次入れ替わるように配置されたことを特徴とする。
【００１２】
上記のような構成では、ＲＤＬ配線の接続先をパッド形成部の一方の列から他方の列に変更する場合でも、パッド形成部の列方向に隣接するプローブパッドの形成部位、またはパッド形成部内の配線が可能な部位を利用してＲＤＬ配線をレイアウトできる。そのため、パッド形成部間にＲＤＬ配線を配置するための隙間を設ける必要がない。
【発明の効果】
【００１３】
本発明によれば、ボンディングに用いるパッド全体のレイアウトで必要な面積の増大を抑制できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置が備える半導体チップの一構成例を示す平面図である。
【図２】図１に示した半導体チップ変形例を示す平面図である。
【図３】図１に示したパッド形成部の他の使用例を示す平面図である。
【図４】背景技術の半導体チップの構成を示す平面図である。
【発明を実施するための形態】
【００１５】
次に本発明について図面を用いて説明する。
【００１６】
図１は本発明の半導体チップの一構成例を示す平面図である。なお、図１では、本発明の半導体チップの特徴が理解しやすいように、該半導体チップの要部のみを拡大して示している。
【００１７】
図１に示すように、本発明の半導体チップは、ボンディングパッド１とテスト用のパッド（プローブパッド）３とを含む複数のパッド形成部４を備え、各パッド形成部４がボンディングパッド１とプローブパッド３の配列方向と直交する方向に２列で配置された構成である。ボンディングパッド１とプローブパッド３とは、パッド形成部４の列方向において、互いの位置が順次入れ替わるように配置されている。パッド形成部４毎のボンディングパッド１とプローブパッド３とは、半導体チップ内にて接続されているものとする。
【００１８】
複数のパッド形成部４のうち、ボンディングパッド１が列の内側（２つの列どうしが対向する側）に配置されたパッド形成部４は、ＲＤＬ配線２の接続先の列の変更が必要な回路ブロック（不図示）との接続に用いられる。また、複数のパッド形成部４のうち、ボンディングパッド１が列の外側（２つの列どうしが対向しない反対側）に配置されたパッド形成部４は、ＲＤＬ配線２の接続先の列の変更が不要な回路ブロック（不図示）との接続に用いられる。
【００１９】
このような構成では、ＲＤＬ配線２の接続先を一方の列のボンディングパッド１から他方の列のボンディングパッド１に変更する場合でも、図１に示すように列方向に隣接するプローブパッド３の形成部位を利用してＲＤＬ配線２をレイアウトできる。
【００２０】
したがって、本発明の半導体チップによれば、パッド形成部４間にＲＤＬ配線２を配置するための隙間を設ける必要がないため、ボンディングに用いるパッド全体のレイアウトで必要な面積の増大を抑制できる。また、図１に示すように、複数のパッド形成部４から成る一方の列と他方の列とを、パッド形成部４の列方向に、半導体チップの設計で用いる所定の配線間隔（標準ピッチ）の１／２の長さだけずらして配置すれば、接続先の列を変更する場合でもＲＤＬ配線２を無理なくレイアウトできる。
【００２１】
なお、ＲＤＬ配線２が直上を通過するプローブパッド３は、ＲＤＬ配線２と接触しないように予め絶縁膜等で覆う必要がある。その場合、該絶縁膜で覆われたパッドはプローブパッド３として利用できないため、該プローブパッド３を含むパッド形成部４では、ボンディングパッド１をプローブパッド３としても利用すればよい。すなわち、本発明の半導体チップでは、全てのボンディングパッド１をプローブパッド３としても利用する場合、図１に示したパッド形成部４に代えて、該パッド形成部４からプローブパッド３を削除した構成も採用することが可能である。その場合、パッド形成部４は、ボンディングパッド１と、少なくとも該ボンディングパッド１のレイアウト面積よりも大きい、ＲＤＬ配線２が可能な部位とを備えた構成を考えればよい。
【００２２】
また、図１に示したように、本発明の半導体チップでは、各パッド形成部４のボンディングパッド１とプローブパッド３間に所定のスペースが存在する。そのため、本発明の半導体チップによれば、図２に示すように、該空きスペースに信号用の入出力回路（例えばバッファ回路）や周知のＥＳＤ（Electro-Static Discharge）保護回路等の所要の電子回路５を配置することも可能である。したがって、本発明は、半導体チップの高密度化にも寄与する。なお、上記パッド形成部４からプローブパッド３を削除した構成を採用した場合は、ボンディングパッド１を除くパッド形成部４内に所要の電子回路５を配置することが可能である。
【００２３】
ところで、本発明の半導体チップでは、上述したように各パッド形成部４のボンディングパッド１とプローブパッド３とが半導体チップ内で接続されているため、ボンディングパッド１をプローブパッド３として用いることも可能であり、プローブパッド３をボンディングパッド１として用いることも可能である。すなわち、ＲＤＬ配線２の接続先を一方の列のボンディングパッド１から他方の列のボンディングパッド１に変更する必要が無い場合は、図３に示すように各列の外側に配置されたパッドをボンディングパッド１として用い、各列の内側に配置されたパッドをプローブパッド３として用いることができる。
【００２４】
そのため、ＲＤＬ配線２の接続先の列変更の有無に関係なく、複数の半導体チップに共通のパッド形成部４を備えることができる。したがって、半導体チップ、並びに該半導体チップが複数搭載される半導体装置の設計効率が向上する。
【符号の説明】
【００２５】
１    ボンディングパッド
２    ＲＤＬ配線
３    プローブパッド
４    パッド形成部
５    電子回路
６    ボンディングワイヤ
【図１】
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【図２】
2011258743.tif 000004
【図３】
2011258743.tif 000005
【図４】
2011258743.tif 000006