(57)【要約】      （修正有）【課題】作製工程を複雑化させることなく、高集積化を実現することが可能な、ＤＲＡＭ混載の集積回路の提供。【解決手段】ＤＲＡＭを有する集積回路であって、ＤＲＡＭには、薄膜トランジスタを備えたメモリセルが複数設けられており、薄膜トランジスタは、活性層と、活性層が有するチャネル形成領域を間に挟んで重なり合っている第１の電極及び第２の電極とを有しており、データに従って薄膜トランジスタのドレイン電圧を制御することで、チャネル形成領域における正孔の蓄積の有無を選択し、正孔の蓄積の有無を把握することでデータを読み出すことを特徴とする集積回路。【選択図】図２
2011205103.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１のＴＦＴを有するＤＲＡＭと、第２のＴＦＴを有する画素部と、を有し、
前記第１のＴＦＴは、
前記基板上の第１のゲート電極と、
前記第１のゲート電極上の第１の絶縁膜と、
前記第１の絶縁膜上の島状の第１の半導体膜と、
前記第１の半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第２のゲート電極と、
前記第２のゲート電極上の第３の絶縁膜と、
前記第１の半導体膜と電気的に接続する、前記第３の絶縁膜上のビットラインと、
前記第１の半導体膜と電気的に接続する、前記第３の絶縁膜上のソースラインと、有し、
前記第２のＴＦＴは、
前記第１の絶縁膜上の島状の第２の半導体膜と、
前記第２の半導体膜上の前記第２の絶縁膜と、
前記第２の絶縁膜上の第３のゲート電極と、
前記第３のゲート電極上の前記第３の絶縁膜と、
前記第２の半導体膜と電気的に接続する、前記第３の絶縁膜上の配線と、
前記配線と電気的に接続する画素電極と、を有し、
前記第１の電極と前記第２の電極は、前記第１の半導体膜を間に挟んで互いに重なり、
前記基板は、石英基板、セラミック基板、金属基板又は樹脂基板であることを特徴とする半導体表示装置。
【請求項２】
基板上に、第１のＴＦＴを有するＤＲＡＭと、第２のＴＦＴを有する画素部と、を有し、
前記第１のＴＦＴは、
前記基板上の第１のゲート電極と、
前記第１のゲート電極上の第１の絶縁膜と、
前記第１の絶縁膜上の島状の第１の半導体膜と、
前記第１の半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第２のゲート電極と、
前記第２のゲート電極上の第３の絶縁膜と、
前記第１の半導体膜と電気的に接続する、前記第３の絶縁膜上のビットラインと、
前記第１の半導体膜と電気的に接続する、前記第３の絶縁膜上のソースラインと、有し、
前記第２のＴＦＴは、
前記第１の絶縁膜上の島状の第２の半導体膜と、
前記第２の半導体膜上の前記第２の絶縁膜と、
前記第２の絶縁膜上の第３のゲート電極と、
前記第３のゲート電極上の前記第３の絶縁膜と、
前記第２の半導体膜と電気的に接続する、前記第３の絶縁膜上の配線と、
前記配線と電気的に接続する第１の電極と、
前記第１の電極上の発光層と、
前記発光層上の第２の電極と、を有し
前記第１の電極と前記第２の電極は、前記第１の半導体膜を間に挟んで互いに重なり、
前記基板は、石英基板、セラミック基板、金属基板又は樹脂基板であることを特徴とする半導体表示装置。
【請求項３】
請求項１又は２において、前記画素部に、データを記憶するためのキャパシタが設けられていないことを特徴とする半導体表示装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１の半導体膜及び前記第２の半導体膜には、結晶粒界において結晶格子が連続的に連なる結晶性半導体膜が用いられていることを特徴とする半導体表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜の半導体膜を用いて形成された、ＤＲＡＭ混載の集積回路に関し、さら
には該集積回路を用いた半導体表示装置及び該集積回路の駆動方法に関する。
【背景技術】
【０００２】
安価なガラス基板を用いて形成されるフラットパネルディスプレイは、解像度が高くな
るにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、
小型化が妨げられる傾向がある。そのため、単結晶のシリコンウェハを用いて形成された
ＩＣを実装する方式には限界があると考えられており、集積回路を画素部と同じガラス基
板上に一体形成する技術、所謂システムオンパネル化が重要視されている。
【０００３】
下記特許文献１には、ガラス基板上に形成された半導体素子の一つである、デュアルゲ
ート型の薄膜トランジスタの構成について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９３７６号公報
【０００５】
ガラス基板上に形成される集積回路は、単結晶のシリコンウェハに形成された集積回路
に比べて集積度が低いため、実用化に際し高集積化が重要な課題である。特に、集積回路
の高機能化を実現するためには、高集積化のみならず半導体メモリの大容量化も不可欠で
ある。半導体メモリの中でも、ＤＲＡＭ（Dynamic Random Access Memory）は、他の半導
体メモリと比べて大容量化と低コスト化に優れている。ＤＲＡＭは、通常、１つのトラン
ジスタと１つのキャパシタでメモリセルを構成する単純な構造を有しており、ＳＲＡＭ等
の他の半導体メモリに比べてメモリセルを構成するための半導体素子が少ない。よって、
１チップの中に多数のメモリセルを作り込むことが可能であり、大記憶容量のＬＳＩを作
りやすく、結果的に他の半導体メモリに比べてビット当たりのコストを安くすることがで
きる。
【０００６】
従ってＤＲＡＭは、ガラス基板上に形成された集積回路の高集積化を推し進める上で、
欠くことのできない半導体メモリの一つであるといえる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようにＤＲＡＭは大容量化に適しているが、チップサイズの増大を抑えつつ、ＬＳ
Ｉの集積度をより高めるためには、他の半導体メモリと同様にもっとメモリの占める面積
を抑えなくてはならない。そのためには、当然、各メモリセルの面積をさらに小さくする
必要性がある。ＤＲＡＭの場合、メモリセルの微細化にあたって、リフレッシュ動作の頻
度低減、センス動作時の動作余裕確保、およびα線によるソフトエラー率低減のために、
蓄積容量を常に一定の値以上確保しなくてはならない。そこで、誘電体膜の材料の最適化
、キャパシタの三次元化等、メモリセルの占有面積を抑えつつ蓄積容量を確保するための
様々な試みがなされている。
【０００８】
しかし、誘電体膜の材料の最適化には限界があり、飛躍的に誘電率の低い材料を得るこ
とは難しい。また、例えばスタック型メモリセルやトレンチ型メモリセルのような、三次
元構造のキャパシタを用いたＤＲＡＭは、チップサイズの縮小化には有効であるが、プレ
ーナ型メモリセルを用いたＤＲＡＭに比べて、作製工程が複雑化するため、１ビット当た
りのコストが高くなるという難点がある。よって、大容量化と低コスト化に優れるという
長所を生かしつつ、ＤＲＡＭの高集積化を図るのは困難であった。
【０００９】
本発明は上述した問題に鑑み、作製工程を複雑化させることなく、高集積化を実現する
ことが可能な、ＤＲＡＭ混載の集積回路の提供及びその駆動方法の提供を課題とする。ま
た更には、該集積回路を用いた半導体表示装置に関する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の集積回路に積載するＤＲＡＭは、第１のゲート電
極と、第２のゲート電極と、活性層と、第１の絶縁膜と、第２の絶縁膜とを有するデュア
ルゲート型の薄膜トランジスタを、各メモリセルに備える。活性層は、第１のゲート電極
と第２のゲート電極の間に存在し、さらに活性層と第１のゲート電極との間には第１の絶
縁膜が、また活性層と第２のゲート電極との間には第２の絶縁膜が存在する。そして本発
明では、上記構成を有する薄膜トランジスタにおいて、インパクトイオン化によるチャネ
ル形成領域への電荷の蓄積を利用して、データの書き込み、読み出しを行なう。
【００１１】
インパクトイオン化の発生は、ドレイン電圧により制御することができる。ドレイン電
圧を高め、約１００ｋＶ／ｃｍ以上の高電界状態を形成すると、イオン化の閾値エネルギ
ーに達したキャリアがインパクトイオン化を引き起こし、電子−正孔対が発生する。発生
した電子はドレイン領域に流れ、正孔はソース領域に流れるが、第１のゲート電極の電位
を制御することによって、発生した正孔をチャネル形成領域に蓄積させることが可能であ
る。具体的には、第１のゲート電極の電位をソース領域の電位以上とすると正孔はソース
領域に流れ込み、第１のゲート電極の電位をソース領域の電位より低くすると正孔はチャ
ネル形成領域に蓄積する。正孔の蓄積は、チャネル形成領域の第１のゲート電極側の電位
が、ソース領域の電位と等しくなるまで行なわれるため、その蓄積量は第１のゲート電極
の電位によって制御することができる。
【００１２】
正孔がチャネル形成領域に蓄積すると、チャネル形成領域の第１のゲート電極側の電位
が上昇することによって閾値がシフトし、ドレイン電流が増大するので、得られるドレイ
ン電流の大きさから正孔（電荷）の蓄積の状態を把握することができる。よって、チャネ
ル形成領域への電荷の蓄積によりデータを書き込み、ドレイン電流または閾値によりデー
タを読み出すことができる。
【００１３】
なお正孔の蓄積は、チャネル形成領域の第１のゲート電極側の電位が、ソース領域の電
位と等しくなるまで行なわれるため、その蓄積量は、第１のゲート電極の電位によって制
御することができる。そこで本発明では、書き込み時において、第１のゲート電極に与え
る電位の高さを複数選択できるようにし、書き込み後の正孔の蓄積量に差を持たせること
で、３値以上のデータの書き込みを行なっても良い。そして、正孔の蓄積量が増加するに
従い閾値電圧またはドレイン電流が高くなる特性を利用し、３値以上のデータの読み出し
を行なう。上記構成によって、面積を抑えつつ、ＤＲＡＭの記憶容量を増やすことができ
る。
【００１４】
本発明では、ドレイン電流によりデータを読み出した後でも、キャパシタを用いた一般
的な構成のＤＲＡＭとは異なり、電荷が蓄積された状態をある程度維持できるので、再び
書き込みを行なわずにデータを読み出すことが可能である。よって同じデータを必要とす
る際、再び書き込む回数を削減し、ＤＲＡＭの低消費電力化を図ることができる。その代
わり、一旦データを書き込んだ後に別のデータを上書きする場合は、第１のゲート電極の
電位を高くすることで蓄積した電荷を放出（パージ）させ、前のデータを完全に消去して
から、データの書き込みを行なうことが必要である。
【００１５】
なお、本発明においても、一般的なＤＲＡＭと同様に、リフレッシュ動作が必要である
。これは、チャネル形成領域に電荷が蓄積された状態と蓄積されていない状態の電荷量の
差が、主に熱的な電子正孔対生成によって、徐々に減少するためである。リフレッシュは
、別のデータを上書きする場合と同様に、第１のゲート電極の電位を高くして蓄積されて
いる電荷をパージしてから、再びデータを書き込むようにする。
【００１６】
また一般的に薄膜トランジスタは、単結晶の半導体膜で形成されたトランジスタと比較
すると、活性層中に存在する粒界によって電荷がリークしやすく、電荷の保持時間が短く
なる傾向にあると考えられる。特に３値以上の多値のデータの場合、値が４値、５値と増
えていくにつれて各値どうしの電荷量の差が小さくなるため、この傾向が顕著であり、デ
ータの正確さを維持するのが困難となる。しかし単結晶の半導体膜で形成されたトランジ
スタでは、活性層を間に挟んで存在する２つのゲート電極を形成する際に、従来のプロセ
スを大幅に変更する必要があり、工程が複雑化してコストが高くなる。そこで本発明では
、金属触媒を用いて結晶化した半導体膜を、薄膜トランジスタの活性層として用いる。
金属触媒を用いて結晶化された半導体膜は、例えば特開２００１−５４２６号公報に記載
されているように、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合するこ
とが実証されている。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となっている。その結果、電子正孔対の生
成の核となる場所が少なく、電荷保持特性の高い薄膜トランジスタを実現することができ
、特に多値化に伴う保持時間の短縮化を抑えることができる。る。そして、単結晶のトラ
ンジスタに比べて、然程工程を複雑化させずに、２つ目のゲート電極の作製工程を容易に
追加することができる。従って、単結晶の場合と異なり、工程の複雑化によるコストの上
昇を抑えることができる。
【００１７】
なお本発明において薄膜トランジスタは、完全空乏型のＳＯＩトランジスタである。完
全空乏型のＳＯＩトランジスタは、活性層の膜厚が薄く、空乏層が活性層全体に広がる場
合に実現される。単結晶ＳＯＩ基板では、非常に薄い単結晶のシリコン膜を得ることが難
しいという問題があるが、薄膜トランジスタでは、半導体膜を堆積することによって形成
するため、薄い活性層を作製することは容易である。
【００１８】
また金属触媒を用いた方法の他に、薄膜の半導体膜の結晶化方法には、電熱炉を使用し
た熱結晶化方法、レーザ光を用いたレーザ結晶化法、赤外光を用いたランプアニール結晶
化法等がある。しかし、他の結晶化方法において結晶化された半導体膜は、金属触媒を用
いた場合と比べて、結晶粒界における異なる二つの結晶粒の整合性が劣り、その結果、結
晶粒界での結晶欠陥等に起因するトラップ準位が多数存在する傾向がある。このようなト
ラップ準位が多数あると、これを核として電子正孔対が生成されるため、電荷保持特性が
劣ることになる。電荷保持特性が低いと、リフレッシュ動作の頻度を高くする必要があり
、書き込みや読み出し動作との衝突を避ける必要から、動作速度が遅くなると言った不具
合が生じてしまう。
【００１９】
また、金属触媒を用いて結晶化された半導体膜は、他の結晶化方法に比べて、結晶粒の
大きさや結晶方位が比較的揃っているため、電荷保持を行なう薄膜トランジスタの特性の
ばらつきを小さくすることができる。メモリの動作条件は、多数のメモリセルの特性の分
布（ばらつき）を考慮して決定されるため、ばらつきの小さい薄膜トランジスタを得るこ
とは、リフレッシュ動作の頻度、ビット線やワード線に供給する電位といったあらゆる動
作条件において有利であり、消費電力や動作速度といったメモリの性能を向上することが
可能である。
【００２０】
上述した通り本発明では、１つの薄膜トランジスタでデータを記憶することができるの
で、キャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よっ
て、コストを抑えつつ、ＤＲＡＭ混載の集積回路の高集積化、大容量化を実現することが
できる。そして集積回路の高集積化、大容量化の実現により、フラットパネルディスプレ
イの画素部と同じ基板上に一体形成することが可能な、集積回路の範囲を広げることがで
き、システムオンパネルの高機能化を実現することができる。
【００２１】
なお本発明では、各メモリセルに最低限１つの薄膜トランジスタを設けることで、ＤＲ
ＡＭを機能させることが可能であるが、これに限定されず、薄膜トランジスタの数は複数
であっても良い。例えばデータを記憶するための薄膜トランジスタに加えて、スイッチン
グ用の薄膜トランジスタを設け、薄膜トランジスタに記憶されたデータをより確実に保持
できるようにしても良い。ただしこの場合、スイッチング用の薄膜トランジスタはデュア
ルゲート型である必要はなく、活性層の一方の側にのみ存在するシングルゲート型の薄膜
トランジスタであっても良い。
【００２２】
なお本発明の範疇に含まれる集積回路には、マイクロプロセッサ、画像処理回路等、Ｄ
ＲＡＭを用いることができる、ありとあらゆる集積回路が含まれる。また本発明の半導体
表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素
に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display P
anel）、ＦＥＤ（Field Emission Display）等や、半導体膜を用いた回路素子を駆動回路
に有しているその他の表示装置がその範疇に含まれる。
【発明の効果】
【００２３】
本発明では、薄膜トランジスタにデータを記憶することができるので、キャパシタを別
途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コストを抑えつ
つ、ＤＲＡＭ混載の集積回路の高集積化、大容量化を実現することができる。そして集積
回路の高集積化、大容量化の実現により、フラットパネルディスプレイの画素部と同じ基
板上に一体形成することが可能な、集積回路の範囲を広げることができ、システムオンパ
ネルの高機能化を実現することができる。
【００２４】
また本発明では、書き込み時において、第１のゲート電極に与える電位の高さを複数選
択できるようにし、３値以上のデータの書き込みを行なうことで、面積を抑えつつ、ＤＲ
ＡＭの記憶容量を増やすことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明において記憶素子として用いられるＴＦＴの断面図。
【図２】記憶素子として用いられるＴＦＴの動作を説明するための回路図。
【図３】記憶素子として用いられるＴＦＴの動作を説明するための回路図。
【図４】ＤＲＡＭのセルアレイの回路図と、タイミングチャート。
【図５】本発明の半導体表示装置の作製方法を示す図。
【図６】本発明の半導体表示装置の作製方法を示す図。
【図７】本発明の半導体表示装置の作製方法を示す図。
【図８】ＤＲＡＭのセルアレイの回路図と、タイミングチャート。
【図９】ＤＲＡＭのメモリセルの上面図及び断面図。
【図１０】本発明の集積回路の１つであるマイクロプロセッサの斜視図。
【図１１】ＤＲＡＭのメモリセルの上面図。
【図１２】ＤＲＡＭのセルアレイの一部を示す回路図。
【図１３】メモリセルと、メモリセルからデータを読み出すための手段の一例を示す図。
【図１４】本発明の半導体表示装置または集積回路を用いた電子機器の一実施例を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
図１を用いて、本発明の集積回路に用いられるＤＲＡＭの構成について説明する。図１
（Ａ）に、各メモリセルに設けられるデュアルゲート型の薄膜トランジスタ（ＴＦＴ）１
００の、断面図を示す。
【００２８】
本発明において記憶素子として用いるＴＦＴ１００は、２つの電極（以下、第１のゲー
ト電極１０１、第２のゲート電極１０２と呼ぶ）、活性層１０３、第１の絶縁膜１０４、
第２の絶縁膜１０５を有している。活性層１０３は、ソース領域１０６と、ドレイン領域
１０７と、ソース領域１０６とドレイン領域１０７の間に存在するチャネル形成領域１０
８とを有している。
【００２９】
図１（Ａ）に示すように、第１のゲート電極１０１と第２のゲート電極１０２の間に活
性層１０３が存在しており、さらに第１のゲート電極１０１と活性層１０３の間には第１
の絶縁膜１０４が、第２のゲート電極１０２と活性層１０３の間には第２の絶縁膜１０５
存在している。
【００３０】
なお活性層１０３は図１（Ａ）に示した構成に限定されず、例えばＬＤＤ（Light Dope
d Drain）領域や、第１または第２のゲート電極１０１、１０２と重なる不純物領域を、
単数または複数を有していても良い。またチャネル形成領域１０８の一部が、第１または
第２のゲート電極１０１と重ならないような構成を有していても良い。
【００３１】
そして、第１のゲート電極１０１、第２のゲート電極１０２、ソース領域１０６、ドレ
イン領域１０７に与える電位によって、ＤＲＡＭの各種動作を制御することができる。特
に、データの書き込み（Program）の際のインパクトイオン化は、ソース領域１０６、ド
レイン領域１０７に与える電位によって制御可能である。
【００３２】
図１（Ｂ）に、インパクトイオン化の際に正孔が蓄積する様子を、模式的に示す。図１
（Ｂ）は、図１（Ａ）に示したＴＦＴの拡大図であり、第１のゲート電極１０１の電位を
Ｖｂｇ、第２のゲート電極１０２の電位をＶｆｇ、ソース領域１０６の電位をＶｓ、ドレ
イン領域１０７の電位をＶｄとして示す。
【００３３】
インパクトイオン化は、ドレイン領域１０７の電位Ｖｄからソース領域の電位Ｖｓを差
し引いた電圧に相当するドレイン電圧（Ｖｄｓとする）を高めることで、生じさせること
ができる。キャリアがイオン化の閾値エネルギーに達する程度の高電界の状態を形成する
ように、ドレイン電圧Ｖｄｓを調整する。インパクトイオン化を引き起こすドレイン電圧
Ｖｄｓの値は、ＴＦＴの構造や特性、具体的には活性層の結晶性や不純物濃度などによっ
て異なる。本発明は、インパクトイオン化に起因する閾値またはドレイン電流の変動で、
データを書き込んだり読み出したりすることができるように、ドレイン電圧Ｖｄｓの値を
定めれば良い。
【００３４】
インパクトイオン化が生じると電子−正孔対が生じ、発生した電子はドレイン領域に、
正孔はソース領域に流れる。その正孔の一部は、図１（Ｂ）に「＋」で示すように、チャ
ネル形成領域１０８に蓄積される。そして第１のゲート電極１０１の電位をソース領域の
電位Ｖｓより低くすることで、蓄積される正孔の量を制御することができ、また保持する
ことができる。
【００３５】
さらに本発明では、第１のゲート電極に与える電位の高さを、電位Ｖｓより低い値にお
いて複数選択できるようにすることで、正孔の蓄積量のレベルを制御しても良い。
【００３６】
正孔が蓄積されると、チャネル形成領域の第１のゲート電極側の電位がその蓄積量に見
合った分だけ高まり、それによってＴＦＴの閾値電圧及びドレイン電流が変動する。具体
的には、正孔の蓄積量が多いほど閾値電圧が高くなり、ドレイン電流も大きくなる。デー
タは、インパクトイオン化により変動する閾値またはドレイン電流の値を利用して、読み
出すことができる。データは１ビットにつき２値の値を有していても良いし、３値以上の
値を有していても良い。
【００３７】
次に図２を用いて、データを記憶するためのＴＦＴの、各動作時における電位の制御の
仕方について説明する。
【００３８】
まず、データの書き込み（Program）時の動作について説明する。図２（Ａ）に、書き
込み時におけるＴＦＴの回路図と、各部位に与えられる電位の一例を示す。なお図２では
、ＤＲＡＭに２値のデータを記憶する場合を例示している。
【００３９】
データの書き込み時には、第２のゲート電極の電位Ｖｆｇからソース領域の電位Ｖｓを
差し引いた電圧に相当するゲート電圧（Ｖｇｓと示す）を、ＴＦＴの閾値電圧Ｖｔｈより
高くし、ＴＦＴをオンにする。ドレイン電圧Ｖｄｓは、インパクトイオン化により正孔を
蓄積する場合と、蓄積させない場合とで異なる。インパクトイオン化により正孔を蓄積さ
せる場合は、図２（Ａ）の左に示すように、ドレイン電圧Ｖｄｓを、インパクトイオン化
が生じる電圧（ここではＶｉｐとする）以上に保つ。逆に、正孔を意図的に蓄積させない
場合は、図２（Ａ）の右に示すように、ドレイン電圧Ｖｄｓを電圧Ｖｉｐよりも低くする
。そして、いずれの場合も、第１のゲート電極の電位Ｖｂｇをソース領域の電位Ｖｓより
低く保ち、チャネル形成領域の電荷の状態を保持させる。
【００４０】
図２（Ａ）では、例えば左側をＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂｇ＝−５Ｖ、Ｖｆｇ＝３
Ｖとし、右側をＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝−５Ｖ、Ｖｆｇ＝３Ｖとする。
【００４１】
次に、図２（Ａ）において書き込まれたデータの保持（Hold）時における、ＴＦＴの回
路図と、各部位に与えられる電位の一例を、図２（Ｂ）に示す。保持時においては、書き
込まれたデータを保持するためにゲート電圧Ｖｇｓ≦閾値電圧Ｖｔｈとし、ＴＦＴをオフ
にする。そして、インパクトイオン化を生じさせず、電荷の状態を維持するために、Ｖｄ
ｓ≒０とし、第１のゲート電極の電位Ｖｂｇをソース領域の電位Ｖｓより低く保ったまま
にする。
【００４２】
図２（Ｂ）では、例えばＶｓ＝２Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝−５Ｖ、Ｖｆｇ＝０Ｖとす
る。
【００４３】
次に、図２（Ｂ）において保持されているデータの読み出し（Read）時における、ＴＦ
Ｔの回路図と、各部位に与えられる電位の一例を、図２（Ｃ）に示す。読み出し時におい
ては、保持されているデータを読み出すために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし
、ＴＦＴをオンにする。そして、インパクトイオン化を生じさせずに、電荷の状態を維持
しつつ、その読み出しを行なうために、０＜Ｖｄｓ＜Ｖｉｐとし、第１のゲート電極の電
位Ｖｂｇもソース領域の電位Ｖｓより低く保ったままにする。
【００４４】
図２（Ｃ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝−５Ｖ、Ｖｆｇ＝３Ｖとす
る。
【００４５】
次に、データを再び書き込むかまたはリフレッシュ（Refresh）する際に行なう、パー
ジ（Purge）の動作について説明する。図２（Ｄ）に、パージ時におけるＴＦＴの回路図
と、各部位に与えられる電位の一例を示す。パージする時には、保持されている電荷を放
出するために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし、ＴＦＴをオンにする。そしてイ
ンパクトイオン化を生じさせずに電荷を放出するために、０＜Ｖｄｓ＜Ｖｉｐとする。な
お第１のゲート電極の電位Ｖｂｇは、他の書き込み、保持、読み出しの動作時よりも、高
めに設定することが望ましい。第１のゲート電極の電位Ｖｂｇをソース領域の電位Ｖｓよ
り低く保ったままでもＶｆｇに高電位を与えることで電荷の放出は行なわれるので必須で
はないが、より望ましくはＶｂｇ≧Ｖｓとすることで、高速に電荷の放出を行なうことが
でき、パージの動作にかかる時間を短くすることができる。
【００４６】
図２（Ｄ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝０Ｖ、Ｖｆｇ＝３Ｖとする
。
【００４７】
このように、書き込み、読み出し、保持、パージの一連の動作を、ＴＦＴを用いて行な
うことができる。なお、図２において示した、Ｖｓ、Ｖｄ、Ｖｂｇ、Ｖｆｇの具体的な値
は一例に過ぎず、本発明はこれに限定されない。
【００４８】
次に図３を用いて、４値のデータを記憶するＴＦＴの、各動作時における電位の制御の
仕方について説明する。
【００４９】
まず、データの書き込み（Program）時の動作について説明する。図３（Ａ）〜図３（
Ｄ）に、４値の各データの書き込み時におけるＴＦＴの回路図と、各部位に与えられる電
位の一例を示す。なお図３では、ＤＲＡＭに４値のデータを記憶する場合を示しているが
、記憶するデータが取り得る値は４つに限定されず、３または５以上の値も取り得る。
【００５０】
書き込み時にはデータの内容に関わらず、図３（Ａ）〜図３（Ｄ）の全ての場合におい
て、第２のゲート電極の電位Ｖｆｇからソース領域の電位Ｖｓを差し引いた電圧に相当す
るゲート電圧（Ｖｇｓと示す）を、ＴＦＴの閾値電圧Ｖｔｈより高くし、ＴＦＴをオンに
する。
【００５１】
そしてドレイン電圧Ｖｄｓは、インパクトイオン化により正孔を蓄積する場合と、蓄積
させない場合とで異なる。インパクトイオン化により正孔を蓄積させる場合は、図３（Ａ
）〜図３（Ｃ）に示すように、ドレイン電圧Ｖｄｓを、インパクトイオン化が生じる電圧
（ここではＶｉｐとする）以上に保つ。逆に、正孔を意図的に蓄積させない場合は、図３
（Ｄ）に示すように、ドレイン電圧Ｖｄｓを電圧Ｖｉｐよりも低くする。
【００５２】
そして図３（Ａ）〜図３（Ｄ）の全ての場合において、第１のゲート電極の電位Ｖｂｇ
をソース領域の電位Ｖｓより低く保つことで、チャネル形成領域の電荷の状態を保持する
。さらに本発明では、図３（Ａ）〜図３（Ｃ）において、第１のゲート電極の電位Ｖｂｇ
の高さを変えることで、正孔の蓄積量に差を持たせる。具体的には、図３（Ａ）において
第１のゲート電極の電位Ｖｂｇが最も低い状態、その次に図３（Ｂ）において第１のゲー
ト電極の電位Ｖｂｇが低い状態、図３（Ｃ）において他の２つの場合に比べ第１のゲート
電極の電位Ｖｂｇが最も高い状態とする。よって電荷の蓄積量は、図３（Ｃ）、図３（Ｂ
）、図３（Ａ）の順に多くなる。
【００５３】
図３（Ａ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂｇ＝−８Ｖ、Ｖｆｇ＝３Ｖとす
る。図３（Ｂ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂｇ＝−６Ｖ、Ｖｆｇ＝３Ｖと
する。図３（Ｃ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂｇ＝−４Ｖ、Ｖｆｇ＝３Ｖ
とする。図３（Ｄ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｂｇ＝−４Ｖ、Ｖｆｇ＝３
Ｖとする。
【００５４】
なお、同一行のメモリセルには共通のワード線が接続されている、通常のメモリセルアレ
イでは、書き込みは,異なるデータ毎に複数回に分けて行なう。つまり、例えば、図３（
Ａ）、図３（Ｂ）、図３（Ｃ）、図３（Ｄ）の状態をそれぞれ、“３”，“２”，“１”
，“０”の状態と呼ぶことにすると、まず、“１”を書き込むメモリセルの電位を図３（
Ｃ）の状態とし、他のメモリセルは、図３（Ｄ）（Vbg=-4V）として何もしないでおく。
同様に、“２”を書き込むメモリセルの電位を図３（Ｂ）の状態とし、他のメモリセルは
図３（Ｄ）（Vbg=-6V）とする書き込みと、“３”を書き込むメモリセルの電位を図３（
Ａ）の状態とし、他のメモリセルは、図３（Ｄ）（Vbg=-8V）とする書き込みを行なうこ
とで、全てのメモリセルに所望の状態の書き込みを行なうことができる。なお、書き込み
の順番は、“１”，“２”，“３”の順に限られるわけではない。
【００５５】
次に、図３（Ａ）〜図３（Ｄ）において書き込まれたデータの保持（Hold）時における
、ＴＦＴの回路図と、各部位に与えられる電位の一例を、図３（Ｅ）に示す。保持時にお
いては、書き込まれたデータを保持するためにゲート電圧Ｖｇｓ≦閾値電圧Ｖｔｈとし、
ＴＦＴをオフにする。そして、インパクトイオン化を生じさせず、電荷の状態を維持する
ために、Ｖｄｓ≒０とし、第１のゲート電極の電位Ｖｂｇを書き込み時の状態以下に保つ
。
【００５６】
書き込み後の正孔の蓄積量に関わらず、保持が可能であるように、図３（Ｅ）では、例
えばＶｓ＝２Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝−８Ｖ、Ｖｆｇ＝０Ｖとする。
【００５７】
次に、図３（Ｅ）において保持されているデータの読み出し（Read）時における、ＴＦ
Ｔの回路図と、各部位に与えられる電位の一例を、図３（Ｆ）に示す。読み出し時におい
ては、保持されているデータを読み出すために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし
、ＴＦＴをオンにする。そして、インパクトイオン化を生じさせずに、電荷の状態を維持
しつつ、その読み出しを行なうために、０＜Ｖｄｓ＜Ｖｉｐとし、第１のゲート電極の電
位Ｖｂｇを書き込み時の状態以下に保つ。
【００５８】
このような電圧を印加することによって、保持されている正孔の量に従って決まる、Ｔ
ＦＴのしきい値電圧や、ドレイン電流もしくはオン抵抗の違いから、保持されているデー
タを読み出すことができる。なお、多値データの読み出しを、複数回に分ける方法も可能
である。
【００５９】
図３（Ｆ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝−８Ｖ、Ｖｆｇ＝３Ｖとす
る。
【００６０】
次に、データを再び書き込むかまたはリフレッシュ（Refresh）する際に行なう、パー
ジ（Purge）の動作について説明する。図３（Ｇ）に、パージ時におけるＴＦＴの回路図
と、各部位に与えられる電位の一例を示す。パージする時には、保持されている電荷を放
出するために、ゲート電圧Ｖｇｓ＞閾値電圧Ｖｔｈとし、ＴＦＴをオンにする。そしてイ
ンパクトイオン化を生じさせずに電荷を放出するために、０＜Ｖｄｓ＜Ｖｉｐとする。な
お第１のゲート電極の電位Ｖｂｇは、他の書き込み、保持、読み出しの動作時よりも、高
めに設定することが望ましい。第１のゲート電極の電位Ｖｂｇをソース領域の電位Ｖｓよ
り低く保ったままでもＶｆｇに高電位を与えることで電荷の放出は行なわれるので必須で
はないが、より望ましくはＶｂｇ≧Ｖｓとすることで、高速に電荷の放出を行なうことが
でき、パージの動作にかかる時間を短くすることができる。
【００６１】
図３（Ｇ）では、例えばＶｓ＝０Ｖ、Ｖｄ＝２Ｖ、Ｖｂｇ＝０Ｖ、Ｖｆｇ＝３Ｖとする
。
【００６２】
このように、書き込み、読み出し、保持、パージの一連の動作を、ＴＦＴを用いて行な
うことができる。また上述したように、第１のゲート電極の電位Ｖｂｇを複数選択させる
ことで多値のデータを記憶することができるので、例えば「１１」、「１０」、「０１」
、「００」のような２ビットのデータを１つのメモリセルに記憶することができる。なお
、図３において示した、Ｖｓ、Ｖｄ、Ｖｂｇ、Ｖｆｇの具体的な値は一例に過ぎず、本発
明はこれに限定されない。
【００６３】
実際にＤＲＡＭには、上述したＴＦＴを有する複数のメモリセルが、セルアレイに設け
られている。図４を用いて、複数のメモリセルを有するセルアレイにおける、上記各動作
について説明する。
【００６４】
まず図４（Ａ）に、各メモリセルどうしの配線の接続を、一例として示す。図４（Ａ）
は、４つのメモリセル（Cell1、Cell2、Cell3、Cell4）を有するセルアレイの回路図であ
り、各メモリセルにはデータを記憶するためのＴＦＴ２００が設けられている。なお図４
（Ａ）ではメモリセルが４つ設けられたセルアレイを示しているが、無論メモリセルの数
はこれに限定されない。
【００６５】
各メモリセルのＴＦＴ２００は、２つのワード線ＷＬｂ、ＷＬｆによって電位Ｖｂｇ、
Ｖｆｇが、ビット線ＢＬによって電位Ｖｄが、ソース線ＳＬによって電位Ｖｓが与えられ
ている。なお各配線のレイアウトは、図４（Ａ）に示した構成に限定されない。
【００６６】
具体的に図４（Ａ）では、メモリセル（Cell1）には、ワード線ＷＬｂ１、ＷＬｆ１、
ビット線ＢＬ１、ソース線ＳＬ１が対応しており、メモリセル（Cell2）には、ワード線
ＷＬｂ１、ＷＬｆ１、ビット線ＢＬ２、ソース線ＳＬ１が対応している。また、メモリセ
ル（Cell3）には、ワード線ＷＬｂ２、ＷＬｆ２、ビット線ＢＬ１、ソース線ＳＬ２が対
応しており、メモリセル（Cell4）には、ワード線ＷＬｂ２、ＷＬｆ２、ビット線ＢＬ２
、ソース線ＳＬ２が対応している。
【００６７】
図４（Ｂ）に、タイミングチャートの一例として、一行目のメモリセル(Cell1)及び(Ce
ll2)に対してリフレッシュ動作を行なう場合を示す。なお図４（Ｂ）では、図２を参考に
して、各期間において各メモリセルに与えられる電位Ｖｓ、Ｖｄ、Ｖｂｇ、Ｖｆｇの関係
を示しているが、図３を参考にしていても良い。
【００６８】
リフレッシュ動作は、メモリセルに格納された情報が時間と共に失われるのを防ぐため
に行なう。具体的には、メモリセルに格納された情報を一旦読み出して、その情報を再び
同じメモリセルへ書き込む動作である。リフレッシュは、所定の期間ごとに行なう必要が
あり、本発明では、トランジスタのチャネル形成領域に蓄積された正孔がどれぐらい保持
されるかによってその期間が決まってくる。また、本発明のリフレッシュ動作は、読み出
し、パージ、書き込みという一連の動作によって行われる。パージは、トランジスタのチ
ャネル形成領域に蓄積された正孔をすべて掃き出して、一旦メモリセルの状態をリセット
する動作である。
【００６９】
なお、本発明において、パージ（パージを含むリフレッシュ）は、ワード線ＷＬｂを共
有するメモリセル、つまり、メモリセル一行に対して同時に行われる。一方、書き込み、
読み出しは、個々のメモリセルに対して行なうこともできるし、パージと同様に、メモリ
セル一行に対して同時に行なうこともできる。従って、読み出しや書き込みは、バス幅に
合わせたビット数単位で行なう形態や、メモリセル一行単位で行なう形態が考えられるが
、リフレッシュはメモリセル一行単位で行われる。また、多値データの格納はストレスに
対して繊細であるため、書き込みや読み出しも一行ごとに行なうことが好ましい。
【００７０】
最初に読み出されたデータは一旦ラッチ（図示せず）に格納され、パージ後にそのデー
タを再び書き込む。本実施の形態では、メモリセル(Cell1)には正孔が蓄積されない状態
（前述した”０”の状態）、メモリセル(Cell2)には正孔が蓄積された状態（前述した”
１”の状態）への書き込みが行われる。なお、書き込み時にはＢＬ２によってメモリセル
(Cell4)への電位も変化するが（書き込み時のストレス）、この電位変動によってメモリ
セル(Cell4)に蓄積された正孔に影響がないように電位を設定することが重要である。
【００７１】
なお電源投入直後最初にデータを書き込む場合には、熱や静電気などによって既に電荷
が蓄積されている場合も想定されるので、パージを行なってからデータの書き込みを行な
うのが望ましい。
【００７２】
次に、ＤＲＡＭ混載の集積回路と画素部とを同一基板上に有する、発光装置の作製方法
について説明する。ここでは、集積回路に積載されたＤＲＡＭに加え、ＯＬＥＤに供給す
る電流を制御するＴＦＴを例示して説明する。
【００７３】
まず図５（Ａ）に示すように、基板３０１の絶縁表面上に、本発明のＤＲＡＭの第１の
電極３０２を形成する。第１の電極３０２は、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた
一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではＷを用
いたが、ＴａＮの上にＷを積層したものを第１の電極３０２として用いても良い。また、
単層ではなく複数の層で構成されていても良い。
【００７４】
基板３０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなど
のガラス基板、石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を
含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラス
チック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温
度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可
能である。
【００７５】
次に、第１の電極３０２を覆うように第１の絶縁膜３０３を成膜する。本実施の形態で
は、第１の絶縁膜３０３は、２つの絶縁膜（第１の絶縁膜Ａ  ３０３ａ、第１の絶縁膜Ｂ
３０３ｂ）を積層することで形成されている。第１の絶縁膜Ａ  ３０３ａは酸窒化珪素
膜を用い、１０〜５０ｎｍの厚さで形成する。第１の絶縁膜Ｂ  ３０３ｂは酸化珪素膜又
は酸窒化珪素膜を用い、０．５〜１μｍの厚さで形成する。なお第１の絶縁膜３０３はこ
の構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上の絶縁膜で形成
されていても良い。また材料もこれに限定されない。
【００７６】
第１の絶縁膜３０３の表面（ここでは第１の絶縁膜Ｂ  ３０３ｂの表面）は、先に形成
した第１の電極３０２に起因する凹凸を有している場合がある。この場合、凹凸を平坦化
する工程を設けることが望ましい。本実施の形態ではＣＭＰを用いて平坦化を行なう。第
１の絶縁膜３０３に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガス
を熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いる
と良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μｍ程度除去して、表面を平坦化す
る。
【００７７】
次に、第１の絶縁膜３０３の上に５０ｎｍの厚さの、非晶質半導体膜３０４をプラズマ
ＣＶＤ法で形成する。非晶質半導体膜３０４は含有水素量にもよるが、好ましくは４００
〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶
化の工程を行なうことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他
の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。
【００７８】
用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることがで
きる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atom
ic％程度であることが好ましい。
【００７９】
なお、第１の絶縁膜３０３と非晶質半導体膜３０４をいずれもプラズマＣＶＤ法で作製
する場合、これらの２つの膜を大気に曝すことなく連続して形成しても良い。連続成膜す
ることによって、大気による表面の汚染を極力抑え、よって作製されるＴＦＴの特性バラ
ツキを低減させることができる。
【００８０】
次に、非晶質半導体膜３０４への触媒の添加を行なう。本実施の形態では、重量換算で
１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布した。なお、酢
酸ニッケル塩溶液の馴染みをよくするために、非晶質半導体膜３０４の表面をオゾン含有
水溶液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混
合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い
酸化膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜
を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる（図５（Ａ
））。
【００８１】
勿論、非晶質半導体膜への触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、
プラズマ処理などを用いて添加するようにしても良い。
【００８２】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の加熱処理を行っ
た。加熱処理を施すことで、ニッケル含有層３０５により結晶化が進行し、結晶性の高め
られた結晶性半導体膜が形成される。
【００８３】
加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、
メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウム
ランプ、高圧水銀ランプなどを用いたＲＴＡ法を用いることができる。または、加熱した
不活性気体を用いるガス加熱方式のＲＴＡを用いることも可能である。
【００８４】
ＲＴＡ法で行なう場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０
秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は
任意なものとするが、非晶質半導体膜３０４が瞬間的には６００〜１０００℃、好ましく
は６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても
、半導体膜が瞬間的に加熱されるのみであり、基板３０１はそれ自身が歪んで変形するこ
とはない。
【００８５】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５０
０℃にて１時間程度の加熱処理を行い、非晶質半導体膜３０４が含有する水素を放出させ
ておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０
℃で４時間の加熱処理を行い、非晶質半導体膜３０４を結晶化させる。
【００８６】
なお、本実施の形態では触媒元素としてニッケル（Ｎｉ）を用いているが、その以外に
も、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ
）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても
良い。
【００８７】
次に、結晶性半導体膜３０６内に存在する触媒元素のゲッタリングについて説明する。
触媒元素を用いる結晶化により、結晶性半導体膜３０６内には、触媒元素（ここではニッ
ケル）が平均的な濃度として１×１０19/cm3を越える程度に残存しているものと考えられ
る。触媒元素が残留しているとＴＦＴの特性に悪影響を及ぼす可能性があるため、触媒元
素濃度を低減させる工程を設ける必要がある。
【００８８】
ゲッタリングの方法は様々であるが、本実施の形態では結晶性半導体膜３０６をパター
ニングする前に行なうゲッタリングの一例について説明する。まず、図５（Ｂ）に示すよ
うに結晶性半導体膜３０６の表面にバリア層３０７を形成する。バリア層３０７は、後に
ゲッタリングサイトを除去する際に、結晶性半導体膜３０６がエッチングされるのを防ぐ
ために設ける。
【００８９】
バリア層３０７の厚さは１〜１０ｎｍ程度とする。オゾン水で処理することにより形成
されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸など
と過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成するこ
とができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での
紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、ク
リーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層と
しても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５ｎｍ程度の酸
化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触媒元
素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エッチ
ング液がしみこまない（結晶性半導体膜３０６をエッチング液から保護する）膜、例えば
、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（Ｓ
ｉＯx）、または多孔質膜を用いればよい。
【００９０】
次いで、バリア層３０７上にスパッタ法でゲッタリングサイト３０８として、膜中に希
ガス元素を１×１０20/cm3以上の濃度で含むゲッタリング用の半導体膜（代表的には、非
晶質シリコン膜）を２５〜２５０ｎｍの厚さで形成する。後に除去されるゲッタリングサ
イト３０８は結晶性半導体膜３０６とエッチングの選択比を大きくするため、密度の低い
膜を形成することが好ましい。
【００９１】
なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶性半導体膜３０６
に悪影響を及ぼすことはない。また、希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎ
ｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種また
は複数種を用いる。
【００９２】
次に、加熱処理を施すことでゲッタリングを行なう（図５（Ｂ））。加熱処理はファー
ネスアニール法やＲＴＡ法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲
気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行なう。また、ＲＴＡ法を用
いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、そ
れを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとす
るが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にま
で加熱されるようにする。
【００９３】
加熱処理により、結晶性半導体膜３０６にある触媒元素が熱エネルギーにより放出され
、拡散により矢印に示すようにゲッタリングサイト３０８に移動する。従って、ゲッタリ
ングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
【００９４】
ゲッタリング工程終了後、ゲッタリングサイト３０８を選択的にエッチングして除去す
る。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、
或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）
4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができ
る。この時バリア層３０７はエッチングストッパーとして機能する。また、バリア層３０
７はその後フッ酸により除去する（図５（Ｃ））。
【００９５】
次に、バリア層３０７除去後の結晶性半導体膜３０６をパターニングし、島状の半導体
膜３０９、３１０を形成する（図５（Ｄ））。半導体膜３０９、３１０の膜厚は２５〜１
００ｎｍ（好ましくは３０〜６０ｎｍ）とする。次に、半導体膜３０９、３１０を覆うよ
うに第２の絶縁膜３１１を成膜する。第２の絶縁膜３１１は、後の第２の電極を形成する
ために行なうドライエッチングにおいて、その膜厚が１０〜４０ｎｍ程度減少するので、
その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０〜１５０ｎｍ（
より好ましくは６０〜１２０ｎｍ）程度の厚さに第２の絶縁膜３１１を成膜する。
【００９６】
第２の絶縁膜３１１には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いるこ
とができる。本実施の形態では、第２の絶縁膜３１１を単層の絶縁膜で構成しているが、
２層以上の複数の絶縁膜で構成されていても良い。また成膜方法は、プラズマＣＶＤ法、
スパッタ法などを用いることができる。例えば、プラズマＣＶＤ法を用い、酸化珪素で第
２の絶縁膜３１１を成膜する場合、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2を混合
したガスを用い、反応圧力４０Pa、基板温度３００〜４００℃、高周波（１３．５６MHz
）電力密度０．５〜０．８W/cm2とし、成膜する。
【００９７】
また窒化アルミニウムを第２の絶縁膜３１１として用いることができる。窒化アルミニ
ウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。
またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウ
ムを積層したものを第２の絶縁膜３１１として用いても良い。
【００９８】
次に、第２の絶縁膜３１１上に導電膜を成膜する（図５（Ｅ））。本実施の形態ではＴ
ａＮからなる第１の導電膜３１２ａを２０〜１００ｎｍの厚さで、Ｗからなる第２の導電
膜３１２ｂを１００〜４００ｎｍの厚さで成膜する。具体的に、第１の導電膜３１２ａに
用いるＴａＮは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室
温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ2の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧
力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜した。また第２
の導電膜３１２ｂに用いるＷは、ターゲットに純度９９．９９％のＷを用い、チャンバー
内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ
、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜した。
【００９９】
なお本実施の形態では、２層の導電膜を用いて第２の電極を形成する例について説明す
るが、導電膜は単層であっても良いし、また３層以上の複数の層で形成されていても良い
。また各導電層の材料は本実施の形態に示したものに限定されない。
【０１００】
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または
前記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がＴ
ａで２層目がＷ、または１層目がＴａＮで２層目がＡｌ、１層目がＴａＮで２層目がＣｕ
といった組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合
金を用いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構
造としてもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（
Ａｌ−Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代
えてＴｉを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の
導電膜の、チャネル長方向における幅に差を持たせたいならば、互いにエッチングの選択
比のとれる材料を用いる。
【０１０１】
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である
。
【０１０２】
次にマスク３１４を形成し、図６（Ａ）に示すように第１の導電膜３１２ａ及び第２の
導電膜３１２ｂをエッチングする（第１のエッチング処理）。本実施の形態ではＩＣＰ（
Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いて行なった。エ
ッチングガスとしてＣｌ2とＣＦ4とＯ2を混合したガスを用い、チャンバー内のエッチン
グガスの圧力を１．０Ｐａとする。そして、コイル型の電極に５００Ｗ、１３．５６ＭＨ
ｚの高周波（ＲＦ）電力を投入し、プラズマを生成する。また基板が載置されたステージ
（下部電極）に１５０Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、これにより
基板に自己バイアス電圧が印加される。その後、エッチングガスをＣｌ2とＣＦ4に変更し
、トータルの圧力を１．０Ｐａとした。またコイル型の電極に５００Ｗの高周波(１３．
５６ＭＨｚ)電力を投入し、基板側（試料ステージ）には２０Ｗの高周波(１３．５６ＭＨ
ｚ)電力を投入した。
【０１０３】
ＣＦ4とＣｌ2をエッチングガスとして用いると、第１の導電膜３１２ａであるＴａＮと
、第２の導電膜３１２ｂであるＷのエッチングレートがほぼ等しくなり、共に同じ程度エ
ッチングされる。
【０１０４】
この第１のエッチング処理により、下層３１５ａと上層３１５ｂとで構成された第１の
形状の導電膜３１５と、下層３１６ａと上層３１６ｂとで構成された第１の形状の導電膜
３１６とが形成される。なおこの第１のエッチング処理において、下層３１５ａ、３１６
ａと上層３１５ｂ、３１６ｂの側面がややテーパー状になる。また導電膜の残渣を残さな
いようにエッチングすると、第１の形状の導電膜３１５、３１６で覆われていない第２の
絶縁膜３１１の表面が、５〜１０ｎｍ程度またはそれ以上エッチングされることがある。
【０１０５】
次に図６（Ｂ）に示すように、第１のエッチング処理で表面がエッチングされて幅が小
さくなったマスク３１４を用い、第１の形状の導電膜３１５、３１６をエッチング（第２
のエッチング処理）する。第２のエッチング処理でも第１のエッチング処理と同じくＩＣ
Ｐエッチング法を用いる。エッチングガスはＳＦ6、Ｃｌ2、Ｏ2を混合したガスを用い、
チャンバー内のエッチングガスの圧力を１．３Ｐａとする。そして、コイル型の電極に７
００Ｗ、１３．５６ＭＨｚの高周波電力を投入し、プラズマを生成する。また基板が載置
されたステージ（下部電極）に１０Ｗ、１３．５６ＭＨｚの高周波電力を投入し、これに
より基板に自己バイアス電圧が印加される。
【０１０６】
ＳＦ6とＣｌ2を混合したガスにＯ2を加えることで、Ｗのエッチングレートが増加し、
また第１の形状の導電膜３１５、３１６の下層３１５ｂ、３１６ｂを形成しているＴａＮ
のエッチングレートが極端に低下するため、選択比をとることができる。
【０１０７】
第２のエッチング処理によって、第２の形状の導電膜３１７（下層を３１７ａ、上層を
３１７ｂとする）と、第２の形状の導電膜３１８（下層を３１８ａ、上層を３１８ｂとす
る）が形成される。上層３１７ｂ、３１８ｂのチャネル長方向における幅は、下層３１７
ａ、３１７ｂの幅よりも短くなっている。第２の形状の導電膜３１７は、ＤＲＡＭの第２
の電極として機能し、第２の形状の導電膜３１８は、ＯＬＥＤに供給する電流を制御する
ＴＦＴのゲート電極として機能する。なお第２のエッチング処理によって、第２の形状の
導電膜３１７、３１８で覆われていない第２の絶縁膜３１１の表面が、５〜１０ｎｍ程度
またはそれ以上エッチングされる。
【０１０８】
次に図６（Ｂ）に示すように、第２の形状の導電膜３１７、３１８をマスクとして用い
、半導体膜３０９、３１０にｎ型の導電性を付与する不純物を添加する（第１のドーピン
グ処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０13〜
５×１０14ａｔｏｍｓ／ｃｍ2、加速電圧を４０〜８０ｋＶとして行なう。ｎ型を付与す
る不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族原子やＳ、Ｔｅ、Ｓｅ等
の６族原子を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自
己整合的に第１の不純物領域３２０、３２１が形成される。第１の不純物領域３２０、３
２１には１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物
元素が添加されている。
【０１０９】
次に図６（Ｃ）に示すように、第２の形状の導電膜３１７、３１８の上層３１７ｂ、３
１８ｂをマスクとして、第２のドーピング処理を行なう。第２のドーピング処理では、第
２の形状の導電膜３１７、３１８の下層３１７ａ、３１７ａを不純物が通過するように、
第１のドーピング処理よりも加速電圧を高くする。そして第２のドーピング処理によりＬ
ＤＤ領域を形成するので、第１のドーピング処理よりもｎ型の不純物のドーズ量を下げる
。具体的には、加速電圧を６０〜１２０ｋＶとし、ドーズ量を１×１０13〜１×１０15ａ
ｔｏｍｓ／ｃｍ2とする。
【０１１０】
続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って、図
６（Ｃ）の状態を得る。第３のドーピング処理は、加速電圧を５０〜１００ｋＶとし、ド
ーズ量を１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ2とする。第２のドーピング処理およ
び第３のドーピング処理により、第２の形状の導電膜３１７、３１８の下層３１７ａ、３
１７ａと重なる第２の不純物領域３２２、３２３と、第１の不純物領域３２０、３２１に
不純物がさらに添加されることで形成される第３の不純物領域３２４、３２５とが形成さ
れる。第２の不純物領域３２２、３２３には１×１０18〜５×１０19ａｔｏｍｓ／ｃｍ3
の濃度範囲でｎ型を付与する不純物元素を添加され、第３の不純物領域３２４、３２５に
は１×１０19〜５×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が
添加される。
【０１１１】
第２の不純物領域３２２、３２３は第３の不純物領域３２４、３２５の内側に形成され
ており、第２の不純物領域３２２、３２３はＬＤＤ領域、第３の不純物領域３２４、３２
５はソース／ドレイン領域として機能する。
【０１１２】
もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピン
グ処理を１回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形
成することも可能である。
【０１１３】
なお、ｐチャネル型のＴＦＴが形成される島状の半導体膜３１０には、図６（Ｂ）、図
６（Ｃ）に示した第２、第３のドーピング処理によりｎ型の不純物をドーピングする必要
はないため、ｎ型の不純物のドーピングの際に、マスクで覆っておいても良い。また、マ
スク数削減のために敢えてマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高く
して、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導
体膜の極性をｐ型に反転させる場合について説明する。
【０１１４】
図６（Ｄ）に示すように、レジストからなるマスク３２６でｎチャネル型の島状の半導
体膜３０９を覆い、島状の半導体膜３１０にｐ型の導電型を付与する不純物をドーピング
する（第４のドーピング処理）。この第４のドーピング処理において、第２の形状の導電
膜３１７、３１８の上層３１７ｂ、３１８ｂがマスクとして機能し、ｐチャネル型ＴＦＴ
に用いる島状の半導体膜３１０にｐ型を付与する不純物元素が添加された第４の不純物領
域３２７が形成される。本実施の形態ではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で
形成する。第４の不純物領域は、実際には第２の形状の導電膜３１７、３１８の下層３１
７ａ、３１８ａと重なる領域と、それ以外の領域とで、ｐ型を付与する不純物元素及びｎ
型を付与する不純物領域の濃度が異なっている。しかしいずれの領域においても、ｐ型を
付与する不純物元素の濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング
処理することで、ｐ型が優勢となるため、ｐチャネル型ＴＦＴのソース領域およびドレイ
ン領域として機能するのに何ら問題は生じない。
【０１１５】
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。
【０１１６】
次に、島状の半導体膜３０９、３１０と、第２の絶縁膜３１１と、第２の形状の導電膜
３１７、３１８と覆って、第１の層間絶縁膜３３０を成膜する（図７（Ａ））。第１の層
間絶縁膜３３０は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いる
ことができ、その厚さは１００〜２００ｎｍ程度とする。
【０１１７】
次に、島状の半導体膜３０９、３１０に添加された不純物元素を活性化するために、熱
処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニー
ル法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱
アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で行なう。さら
に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こされた水素
によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起こされた水素を用いる）を行っても良い。また活性化処
理は第１の層間絶縁膜３３０を成膜する前に行っても良い。
【０１１８】
上記一連の工程によって、ＤＲＡＭとして用いるｎチャネル型ＴＦＴ３３１と、ＯＬＥ
Ｄに供給する電流を制御するｐチャネル型ＴＦＴ３３２を形成することができる。
【０１１９】
また本実施の形態では、ＬＤＤ領域として機能する第２の不純物領域３２２全体が、第
２の形状の導電膜３１７、３１８の下層３１７ａ、３１８ａと重なっているが、本発明は
これに限定されない。例えば、第１のエッチング処理と第２のエッチング処理の間にドー
ピング処理を行なってソース／ドレイン領域を形成し、なおかつ第２のエッチング処理で
下層をチャネル長方向において短くなるようにエッチングすることで、第２の形状の導電
膜３１７、３１８の下層３１７ａ、３１８ａと重なる領域と、それ以外の領域を、両方形
成することができる。
【０１２０】
なお上記プラズマエッチングはＩＣＰエッチング法に限定されない。例えば、ＥＣＲ（
Electron Cyclotron Resonance：電子サイクロトロン共鳴）エッチング法、ＲＩＥエッチ
ング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング法、パルス変調エッチング法
やその他のプラズマエッチング法を用いていても良い。
【０１２１】
本実施の形態では、触媒元素による結晶化方法のみを用いた例を示したが、本発明はこ
れに限定されない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために
、パルス発振のレーザ光照射を行なうようにしても良い。また本発明において用いるゲッ
タリング工程は、本実施の形態に示した方法に限定されない。その他の方法を用いて半導
体膜中の触媒元素を低減するようにしても良い。例えば、特開平１０−１３５４６８号公
報または特開平１０−１３５４６９号公報に記載されているように、触媒元素をリンのゲ
ッタリング作用を用いて除去するようにしても良い。
【０１２２】
次に、第１の層間絶縁膜３３０を覆うように、第２の層間絶縁膜３３３と第３の層間絶
縁膜を成膜する。本実施の形態では、第２の層間絶縁膜３３３を有機樹脂、例えば非感光
性のアクリルを用いて形成する。第３の層間絶縁膜３３４は、水分や酸素などのＯＬＥＤ
の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる
。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等
を用いるのが望ましい。
【０１２３】
次いで、第２の絶縁膜３１１、第１の層間絶縁膜３３０、第２の層間絶縁膜３３３及び
第３の層間絶縁膜３３４をエッチングし、コンタクトホールを形成する。そして、島状の
半導体膜３０９、３１０とコンタクトを形成する配線３３５〜３３８を形成する。
【０１２４】
次に、第３の層間絶縁膜３３４及び配線３３５〜３３８を覆って透明導電膜を成膜し、
パターニングすることで、ｐチャネル型ＴＦＴ３３２の島状の半導体膜３１０とコンタク
トを形成している配線３３８に接続した、画素電極（陽極）３４０を形成する（図７（Ｂ
））。画素電極３４０に用いる透明導電膜は、ＩＴＯのみならず、酸化インジウムに２〜
２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極３４０は、
その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体を用いた
拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極３４０の表面に紫外線
照射、酸素プラズマ処理などを行ってもよい。
【０１２５】
そして、隔壁として用いる有機樹脂膜３４１を、第３の層間絶縁膜３３４上に形成する
。有機樹脂膜３４１は、画素電極３４０と重なる領域において開口部を有するようにする
。有機樹脂膜３４１は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去す
るために真空雰囲気下で加熱しておく。具体的には、１００℃〜２００℃、０．５〜１時
間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０-7Ｔｏｒｒ以下とし、可
能であるならば３×１０-8Ｔｏｒｒ以下とするのが最も望ましい。そして、有機樹脂膜３
４１に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真
空雰囲気下に保つことで、信頼性をより高めることができる。
【０１２６】
有機樹脂膜３４１の開口部における端部は、該端部において後に成膜される電界発光層
に穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における
有機樹脂膜３４１の断面が描いている曲線の曲率半径が、０．２〜２μｍ程度であること
が望ましい。
【０１２７】
図７（Ｃ）では、有機樹脂膜３４１として、ポジ型の感光性のアクリル樹脂を用いた例
を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光され
た箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型
の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜３４１を形成
しても良い。
【０１２８】
ネガ型のアクリルを用いて有機樹脂膜３４１を形成した場合、開口部における端部が、
Ｓ字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．
２〜２μｍとすることが望ましい。
【０１２９】
上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることがで
き、画素電極３４０と陰極が電界発光層に形成された穴においてショートするのを防ぐこ
とができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンク
とよばれる不良を低減させることができ、信頼性を高めることができる。
【０１３０】
次に、画素電極３４０上に電界発光層３４２を成膜する。電界発光層３４２は、単数ま
たは複数の層からなり、有機物のみならず無機物の層が含まれていても良い。
【０１３１】
次に、電界発光層３４２を覆って、陰極３４３を成膜する。陰極３４３は、仕事関数の
小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、Ｃａ
Ｆ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
【０１３２】
画素電極３４０、電界発光層３４２、陰極３４３は、有機樹脂膜３４１の開口部におい
て重なり合っており、該重なり合っている部分がＯＬＥＤ３４４に相当する。
【０１３３】
次に、有機樹脂膜３４１及び陰極３４３上に、保護膜３４５が成膜されている。保護膜
３４５は第３の層間絶縁膜３３４と同様に、水分や酸素などのＯＬＥＤの劣化を促進させ
る原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例
えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ま
しい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸
素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である
。
【０１３４】
なお図７（Ｃ）では、ＯＬＥＤから発せられる光が基板３０１側に照射される構成を示
しているが、光が基板とは反対側に向かうような構造のＯＬＥＤとしても良い。
【０１３５】
なお、実際には図７（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や
透光性のカバー材でパッケージング（封入）することが好ましい。その際、カバー材の内
部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤの信頼性が向上する。
【０１３６】
上述した作製方法を用いることで、ＤＲＡＭの記憶素子として用いられるｎチャネル型
ＴＦＴ３３１と、画素部に形成されるｐチャネル型ＴＦＴとを同一基板上に形成すること
ができる。
【０１３７】
なお、ＤＲＡＭを含む集積回路と、画素部とを基板上に形成した後、該集積回路と画素
部を基板から剥離し、別の基板に転写するようにしても良い。転写は、基板と集積回路及
び画素部の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路及び
画素部を剥離し、転写する方法、基板と集積回路及び画素部の間に水素を含む非晶質珪素
膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板
と集積回路及び画素部とを剥離し、転写する方法、集積回路及び画素部が形成された基板
を機械的に削除または溶液やガスによるエッチングで除去することで集積回路及び画素部
を基板から切り離し、転写する方法等、様々な方法を用いることができる。いずれの方法
を用いる場合でも、転写は、画素部において表示素子の形成が完了する前に行なうのが良
い。例えば液晶表示装置の場合は対向電極を貼り合わせて液晶を注入する前、発光装置の
場合は電界発光層を成膜する前に行なうのが望ましい。
【０１３８】
なお本発明の半導体表示装置は、必ずしも本実施の形態に示す発光装置に限定されない
。上述した発光装置は本発明の一実施形態について具体的に説明しただけであり、本発明
は、上述した実施の形態に限定されるものではなく、発明の技術的思想に基づく各種の変
形が可能である。
【０１３９】
上述した通り本発明では、薄膜トランジスタにデータを記憶することができるので、キ
ャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コ
ストを抑えつつ、ＤＲＡＭ混載の集積回路の高集積化、大容量化を実現することができる
。そして集積回路の高集積化、大容量化の実現により、フラットパネルディスプレイの画
素部と同じ基板上に一体形成することが可能な、集積回路の範囲を広げることができ、シ
ステムオンパネルの高機能化を実現することができる。
【実施例１】
【０１４０】
次に、各メモリセルに記憶素子として用いるＴＦＴに加えて、スイッチング素子として
用いるＴＦＴを設ける、ＤＲＡＭの一例について説明する。
【０１４１】
本実施例のＤＲＡＭが有するセルアレイの回路図を、図８（Ａ）に一例として示す。図
８（Ａ）は、４つのメモリセル（Cell1,Cell2,Cell3,Cell4）を有するセルアレイの回路
図であり、各メモリセルには記憶素子として機能するＴＦＴ８００と、スイッチング素子
として機能するＴＦＴ８０１が設けられている。なお図８（Ａ）ではメモリセルが４つ設
けられたセルアレイを示しているが、無論メモリセルの数はこれに限定されない。
【０１４２】
各メモリセルのＴＦＴ８００には、２つのワード線ＷＬｂ、ＷＬｆによって電位Ｖｂｇ
、Ｖｆｇが、ソース線ＳＬによって電位Ｖｓが与えられている。またビット線ＢＬからの
電位Ｖｄの供給が、ＴＦＴ８０１によって制御されている。ＴＦＴ８０１のスイッチング
は、選択線ＳｅＬからそのゲート電極に供給される電位によって制御される。なお各配線
のレイアウトは、図８（Ａ）に示した構成に限定されない。そしてこれらの配線に加えて
、さらに別の配線が各メモリセルに設けられていても良い。
【０１４３】
ＴＦＴ８０１はスイッチング素子として機能するので、導電型に特に限定はなく、ｎ型
であってもｐ型であってもどちらでも良い。そして、ＴＦＴ８０１は、書き込み、読み出
し、パージの際にオンに、保持の際にはオフになるように動作させる。
【０１４４】
本実施例のように、スイッチング素子として用いるＴＦＴを設けることで、メモリセル
の選択性が向上する。具体的には、メモリセル（Cell1）に書き込みを行なうためにＢＬ
１に５Ｖ印加される場合の同列のメモリセル(Cell3)を考える。この場合、スイッチング
素子がないと、メモリセル(Cell3)を構成するＴＦＴのソースドレイン間には電位差が生
じ、メモリセル(Cell3)の状態に影響を与えるおそれがある（書き込み時のストレス）。
一方、スイッチング素子がオフの状態では、そのような電位差が生じないため、メモリセ
ル(Cell3)へはストレスがかからない。その結果、ストレスによる誤動作の低減や、リフ
レッシュ間隔の向上が可能となる。
【０１４５】
また、スイッチング素子を有さない場合には、ソース線を一行ごとに独立に制御してい
たのに対し、スイッチング素子を有することで非選択メモリセルのソースドレイン間の余
計な電位差を除去することが可能となるため、全てのソース線電位を共通にすることが可
能となる。その結果、駆動回路を単純にしたり、ソース線の面積を削減したりすることが
可能となる。
【０１４６】
なお、ＴＦＴ８００において効率よくインパクトイオン化を起こすためには、或いは読
み出し時においてＴＦＴ８００の電流値の差をより効率よく読み出すためには、選択時の
ＴＦＴ８０１のゲート電極の電位ＶｇｓをＴＦＴ８００のゲート電極の電位Ｖｇｓより大
きめにすることが好ましい。
【０１４７】
また、ＴＦＴ８００とＴＦＴ８０１が共にｎチャネル型であるならば、敢えて選択線Ｓ
ｅＬとワード線ＷＬｆとを共通の配線にし、電源数を抑えるようにしても良い。さらにこ
の場合、ＴＦＴ８００とＴＦＴ８０１の活性層を連続させることで、１つのＴＦＴとする
ことができる。図８（Ｂ）に、ＴＦＴ８００とＴＦＴ８０１の活性層を互いに連続させる
ことで得られる、ＴＦＴ５００の断面図を示す。
【０１４８】
図８（Ｂ）において、５０１は活性層であり、チャネル形成領域５０２、ソース領域５
０３、ドレイン領域５０４を有する。また５０５は第１の電極、５０６は第２の電極、５
０７は第１の絶縁膜、５０８は第２の絶縁膜に相当する。第１の電極５０５は活性層５０
１を間に挟んで第２の電極５０６と重なっている。そして、第１の電極５０５は第１の絶
縁膜５０７を間に挟んでチャネル形成領域５０２と重なっている。また第２の電極５０６
は、第２の絶縁膜５０８を間に挟んでチャネル形成領域５０２と重なっている。
【０１４９】
そして図８（Ｂ）では、第１の電極５０５はチャネル形成領域５０２の一部とのみ重な
っており、チャネル形成領域５０２のドレイン領域５０４には、第１の電極５０５とは重
ならず、第２の電極５０６と重なる領域が存在する。このようにワード線ＷＬｆと選択線
ＳｅＬを共通化し、また活性層を連続させる事で、ＴＦＴを２つ設ける場合よりも、メモ
リセルの面積を抑えることができ、なおかつＴＦＴを２つ設けた場合と同様に、電荷の保
持を確実に行なうことができる。
【実施例２】
【０１５０】
本実施例では、本発明の集積回路に積載されたＤＲＡＭのメモリセルの構成について説
明する。
【０１５１】
図９（Ａ）に、本実施例のメモリセルの上面図を示す。図９（Ａ）に示すメモリセルに
は、記憶素子として機能するＴＦＴ９０１が設けられている。そして、９０２はビット線
ＢＬ、９０３はソース線ＳＬ、９０４はワード線ＷＬｆに相当する。図９（Ａ）に示すよ
うに、本実施例では、ソース線ＳＬ９０３がワード線ＷＬｂ９０６と同一の導電膜をパタ
ーニングすることで得られる。
【０１５２】
図９（Ｂ）は、図９（Ａ）に示した上面図のうち、最も最上層に設けられたビット線Ｂ
Ｌ９０２が形成される前の、メモリセルの上面図に相当する。９０５はＴＦＴ９０１が有
する活性層に相当する。ワード線ＷＬｆ９０４の一部は第２の絶縁膜（図示せず）を間に
挟んで活性層９０５と重なっており、第２の電極として機能している。本実施例でワード
線ＷＬｆ９０４は、活性層９０５と、ビット線ＢＬ９０２との間の層に設けられている。
【０１５３】
図９（Ｃ）は、図９（Ｂ）に示した上面図のうち、ワード線ＷＬｆ９０４が形成される
前の、メモリセルの上面図に相当する。ワード線ＷＬｂ９０６の一部は第１の絶縁膜（図
示せず）を間に挟んで活性層９０５と重なっており、第１の電極として機能している。本
実施例でソース線ＳＬ９０３及びワード線ＷＬｂ９０６は、活性層９０５よりも下の層（
基板側）に設けられている。
【０１５４】
図９（Ｄ）に、図９（Ａ）のＡ−Ａ’における断面図を示す。図９（Ｄ）に示すように
ワード線ＷＬｆ９０４とワード線ＷＬｂ９０６は、活性層９０５を間に挟んで重なってい
る。なお本実施例ではソース線ＳＬ９０３をワード線ＷＬｂ９０６と同じ導電膜から形成
しているが、ソース線ＳＬ９０３をビット線ＢＬ９０２より上部の導電膜で形成しても良
い。
【０１５５】
なお、ソース線の電位を固定にする場合、異なるワード線を有する隣り合ったメモリセ
ルどうしで、共通のソース線を有していても良い。図１１に、図９とは異なる本発明のメ
モリセルの上面図を示す。図１１にはメモリセル１０００ａ、１０００ｂがレイアウトさ
れており、１００１はビット線ＢＬ、１００２はソース線ＳＬ、１００３はワード線ＷＬ
ｆに相当する。図１１ではメモリセル１０００ａ、１０００ｂで活性層１００４とビット
線ＢＬ１００１を共有している。なお図１１に示す上面図では図示されないが、活性層１
００４の下層においてワード線ＷＬｆ１００３と重なる領域に、ワード線ＷＬｂが設けら
れている。図１１に示すように活性層またはソース線を隣り合うメモリセルで共有するこ
とによって、レイアウトの面積をより縮小することができる。
【実施例３】
【０１５６】
本実施例では、本発明の集積回路の一つであるマイクロプロセッサの構成について説明
する。
【０１５７】
図１０に、本実施例のマイクロプロセッサの斜視図を示す。図１０に示すマイクロプロ
セッサは、基板４００上に、ＣＰＵ４０１、メインメモリ４０３、クロックコントローラ
４０４、キャッシュコントローラ４０５、シリアルインターフェース４０６、Ｉ／Ｏポー
ト４０７、端子４０８、インターフェース４０９、キャッシュメモリ４１０等が形成され
ている。勿論、図１０に示すマイクロプロセッサは、その構成を簡略化して示した一例に
すぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１５８】
ＣＰＵ４０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要と
する。しかし、ＣＰＵ４０１の動作スピードにあったアクセスタイムをもつ高速の大容量
メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモ
リ４０３の他に、メインメモリ４０３よりも小容量であるが高速のメモリであるキャッシ
ュメモリ４１０を、ＣＰＵ４０１とメインメモリ４０３の間に介在させる。ＣＰＵ４０１
がキャッシュメモリ４１０にアクセスすることにより、メインメモリ４０３のスピードに
よらず、高速で動作することが可能となる。
【０１５９】
本発明の集積回路では、メインメモリ４０３に低コスト化、大容量化に優れるＤＲＡＭ
を用い、キャッシュメモリ４１０には高速な動作が可能なＳＲＡＭを用いる。
【０１６０】
なおメインメモリ４０３には、ＣＰＵ４０１で実行されるプログラムが格納されている
。そして例えば実行初期において、メインメモリ４０３に格納されているプログラムは、
キャッシュメモリ４１０にダウンロードされる。ダウンロードされるプログラムは、メイ
ンメモリ４０３に格納されているものに限定されず、他の外付のメモリからダウンロード
することもできる。キャッシュメモリ４１０は、ＣＰＵ４０１で実行されるプログラムを
格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に
格納する。
【０１６１】
なおＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を
行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がま
ちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰ
Ｕの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１６２】
なお本実施例では集積回路としてマイクロプロセッサを例示したが、本発明の集積回路
に用いられるＤＲＡＭは、マイクロプロセッサのメインメモリにその用途が限られるわけ
ではない。例えば表示装置の駆動回路に用いられるビデオラムや、画像処理回路に必要と
なる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩにおいても、
大容量もしくは小型用途のメモリとして用いることができる。
【実施例４】
【０１６３】
本実施例では、共通の配線から複数のメモリセルに電位Ｖｂｇが与えられる場合の、具
体的な書き込みの手順について、説明する。
【０１６４】
図１２に、本実施例のセルアレイの一部を、回路図で示す。図１２に示す全てのメモリ
セル１１０１〜１１０５には、共通の配線１１０６から第１のゲート電極の電位Ｖｂｇが
与えられる。またメモリセル１１０１〜１１０５には、共通の配線１１０７から第２のゲ
ート電極の電位Ｖｆｇが与えられる。そして図１２では、メモリセル１１０１〜１１０５
を用いて３値のデータを書き込むものとする。
【０１６５】
具体的にメモリセル１１０１〜１１０５に書き込むデータは、順に”０、１、０、２、
１”とする。そして”０”のデータは、ドレイン電圧をインパクトイオン化の閾値電圧よ
りも低い場合に、”１”と”２”のデータは、インパクトイオン化により正孔を蓄積する
場合に対応し、”２”のデータの電荷の蓄積量は、”１”のデータの電荷の蓄積量よりも
高いものとする。
【０１６６】
まず１回目の書き込み時には、データ”０”に対応するメモリセル１１０１、１１０３
において、ドレイン電圧をインパクトイオン化の閾値電圧よりも低くする。またデータ”
１”に対応するメモリセル１１０２、１１０４、１１０５において、ドレイン電圧をイン
パクトイオン化の閾値電圧よりも高くする。上記動作により、メモリセル１１０１、１１
０３、１１０４では電荷の蓄積が行なわれず、メモリセル１１０２、１１０５ではデータ
”１”に見合った量の正孔が蓄積される。具体的にＴＦＴに与えられる電位Ｖｄは、各メ
モリセル１１０１〜１１０５においてそれぞれ２Ｖ、５Ｖ、２Ｖ、２Ｖ、５Ｖとする。そ
して全てのメモリセル１１０１〜１１０５において、ＴＦＴに与えられる電位Ｖｓを０Ｖ
、電位Ｖｆｇを３Ｖ、電位Ｖｂｇを−４Ｖとする。
【０１６７】
次に２回目の書き込み時には、データ”０”と”１”に対応するメモリセル１１０１、
１１０２、１１０３、１１０５において、ドレイン電圧をインパクトイオン化の閾値電圧
よりも低くする。そして、データ”２”に対応するメモリセル１１０５において、ドレイ
ン電圧をインパクトイオン化の閾値電圧よりも高くする。このとき、配線１１０７に与え
られる電位Ｖｂｇは、１回目の書き込み時よりも低くし、メモリセル１１０５に蓄積され
る電荷の量が１回目の書き込み時よりも増えるようにする。上記動作により、メモリセル
１１０１、１１０３にはデータ”０”が、またメモリセル１１０２、１１０５にはデータ
”１”が保持されたまま、メモリセル１１０４にはデータ”２”に見合った量の正孔が蓄
積される。具体的にＴＦＴに与えられる電位Ｖｄは、各メモリセル１１０１〜１１０５に
おいてそれぞれ２Ｖ、２Ｖ、２Ｖ、５Ｖ、２Ｖとする。そして全てのメモリセル１１０１
〜１１０５において、ＴＦＴに与えられる電位Ｖｓを０Ｖ、電位Ｖｆｇを３Ｖ、電位Ｖｂ
ｇを−６Ｖとする。
【０１６８】
なお本発明は、必ずしも正孔の蓄積量の少ないメモリセルから順に書き込みを行なう必
要はない。
【０１６９】
また、本実施例では３値のデータを記憶するためのＤＲＡＭの場合について説明したが
、データの値をｎ（ｎは３以上の自然数）と一般化すると、書き込みの回数は（ｎ−１）
回と表される。
【実施例５】
【０１７０】
本実施例では、メモリセルからデータを読み出すための手段について説明する。本実施
例では３値のデータを読み出す場合について説明するが、本実施例ではこれに限定されず
、４値以上のデータの読み出しにも対応させることができる。
【０１７１】
図１３（Ａ）に、メモリセルに設けられたＴＦＴ１２０１と、該ＴＦＴ１２０１からデ
ータを読み出すための、トランジスタ１２０２及び２つのオペアンプ１２０３、１２０４
とを示す。トランジスタ１２０２はゲート電極とソース領域が電気的に接続（所謂ダイオ
ード接続）されており、抵抗として機能する。なお本実施例ではダイオード接続されたト
ランジスタを抵抗として用いたが、本実施例はこれに限定されず、抵抗として機能する素
子であれば代替が可能である。また本実施例では、データの読み出しに用いるオペアンプ
は２つであるが、オペアンプの数はこれに限定されず、ｎ値（ｎは３以上の自然数）のデ
ータの場合は（ｎ−１）のオペアンプを用いる。
【０１７２】
ＴＦＴ１２０１のドレイン電流の大きさは、そのチャネル形成領域に蓄積される正孔の
量に左右される。具体的には正孔の蓄積量が多いほど大きいドレイン電流が得られ、逆に
正孔の蓄積量が少ないほど小さいドレイン電流が得られる。すなわち、ＴＦＴ１２０１の
ソース領域とドレイン領域間の抵抗は、正孔の蓄積量が多いほど低くなり、逆に少ないほ
ど高くなると考えられる。そこで本実施例では、ＴＦＴ１２０１のドレイン領域と、抵抗
として機能するトランジスタ１２０２とを直列に接続し、該接続のノードにおける電位Ｖ
BLの高さで、間接的にドレイン電流の高さを測定する。
【０１７３】
具体的には、ＴＦＴ１２０１のドレイン領域と、抵抗として機能するトランジスタ１２
０２のドレイン領域とを接続し、そのノードを２つの各オペアンプ１２０３、１２０４の
反転入力端子に接続する。またトランジスタ１２０２のソース領域には一定の電位Ｖｒｅ
ａｄを、またオペアンプ１２０３の非反転入力端子には電位Ｖｒｅｆ１、オペアンプ１２
０４の非反転入力端子には電位Ｖｒｅｆ２を与えておく。各電位の関係は、Ｖｒｅａｄ＞
Ｖｒｅｆ２＞Ｖｒｅｆ１とする。従って、ノードの電位ＶBLの高さが電位Ｖｒｅｆ１に対
して高いか低いか、また電位Ｖｒｅｆ２に対して高いか低いかによって、各オペアンプ１
２０３、１２０４の出力端子の電位が異なる。各オペアンプ１２０３、１２０４の出力端
子の電位は、ラッチ１２０５、１２０６において記憶される。
【０１７４】
図１３（Ｂ）に、正孔の蓄積量に対するメモリセルの分布と、各データ”０”、”１”
、”２”とノードの電位ＶBLの相関関係を示す。各データが記憶されているメモリセルの
正孔蓄積量は、ある程度幅を有している。そのため、同じデータが記憶されているメモリ
セルであっても、対応するノードの電位ＶBLの高さにも幅が生じる。基準となる電位Ｖｒ
ｅｆ１、Ｖｒｅｆ２の高さは、各データの値を正確に読み取るために、ノードの電位ＶBL
が分布している幅を考慮して定める。
【０１７５】
なお本実施例では、抵抗分割を利用して正孔の蓄積量を相対的に把握することで、デー
タを読み出しているが、データの読み出し方は本実施例に示した方法に限定されない。
【実施例６】
【０１７６】
本発明の集積回路または半導体表示装置を用いた電子機器として、ビデオカメラ、デジ
タルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーション
システム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナル
コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲ
ーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versat
ile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた
装置）などが挙げられる。
【０１７７】
本発明の半導体表示装置を用いることで、画素部周辺の額縁領域の面積を抑えることが
でき、電子機器の小型化が図れる。また、本発明の集積回路を用いることで、集積回路の
有するＤＲＡＭの大容量化により、電子機器の高機能化を実現することができる。これら
電子機器の具体例を図１４に示す。
【０１７８】
図１４（Ａ）は表示装置であり、筐体２００１、表示部２００２、スピーカー部２００
３等を含む。本発明の半導体表示装置は、表示部２００２に用いることができる。また本
発明の集積回路は、その他の信号処理用の回路として用いることができる。なお、表示装
置には、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含
まれる。
【０１７９】
図１４（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、マウス２２０５等を含む。本発明の半導体表示
装置は、表示部２２０３に用いることができる。また本発明の集積回路は、その他の信号
処理用の回路として用いることができる。
【０１８０】
図１４（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、筐体２４０２、表示部２４０３、記録媒体（ＤＶＤ等）読み込み
部２４０４、操作キー２４０５、スピーカー部２４０６等を含む。記録媒体を備えた画像
再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置は、表示部２４
０３に用いることができる。また本発明の集積回路は、その他の信号処理用の回路として
用いることができる。
【０１８１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は、実施例１〜５に示したいずれの構成を用いて
も良い。
【符号の説明】
【０１８２】
１００  ＴＦＴ
１０１  第１のゲート電極
１０２  第２のゲート電極
１０３  活性層
１０４  第１の絶縁膜
１０５  第２の絶縁膜
１０６  ソース領域
１０７  ドレイン領域
１０８  チャネル形成領域
【図１】
2011205103.tif 000003
【図２】
2011205103.tif 000004
【図３】
2011205103.tif 000005
【図４】
2011205103.tif 000006
【図５】
2011205103.tif 000007
【図６】
2011205103.tif 000008
【図７】
2011205103.tif 000009
【図８】
2011205103.tif 000010
【図９】
2011205103.tif 000011
【図１０】
2011205103.tif 000012
【図１１】
2011205103.tif 000013
【図１２】
2011205103.tif 000014
【図１３】
2011205103.tif 000015
【図１４】
2011205103.tif 000016