(57)【要約】【課題】電源電圧を低く抑えても破綻が生じず、比較対象電圧と入力電圧との比較のたびにセットリング時間の調整を要しない逐次比較Ａ／Ｄ変換器を提供する。【解決手段】  比較対象電圧をｎ＋ｋ（ｎおよびｋは共に自然数）ビットのデジタルデータに応じて発生させ、入力電圧とその比較対象電圧とを比較してＡ／Ｄ変換を行う逐次比較Ａ／Ｄ変換器として以下の構成のものを提供する。（Ａ）前記デジタルデータの上位ｎビットに応じて電圧を発生させる電荷再配分型の上位ｎビット変換回路と、（Ｂ）前記デジタルデータの下位ｋビットに応じて電圧を発生させるＲ−２Ｒラダー型の下位ｋビット変換回路と、を含み、（Ｃ）上位ｎビット変換回路の出力電圧と下位ｋビット変換回路の出力電圧とを重み付け加算して比較対象電圧を生成する構成の逐次比較Ａ／Ｄ変換器を提供する。【選択図】図１
2011120092.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と前記第１の電源とは電位が異なる第２の電源の間の電圧である比較対象電圧をｎ＋ｋ（ｎおよびｋは共に自然数）ビットのデジタルデータに応じて発生させるＤ／Ａ変換回路を含み、入力電圧と前記比較対象電圧の比較結果に応じて前記デジタルデータを更新し、前記比較対象電圧が前記入力電圧と等しくなったときのデジタルデータを出力する逐次比較Ａ／Ｄ変換器において、
前記Ｄ／Ａ変換回路は、
（Ａ）前記デジタルデータの上位ｎビットに応じて電圧を発生させる電荷再配分型の上位ｎビット変換回路と、
（Ｂ）前記デジタルデータの下位ｋビットに応じて電圧または電流の重み付け加算を行い、その重み付け加算により得られた電圧、または重み付け加算により得られた電流を電圧に変換して得られる電圧、を出力する下位ｋビット変換回路と、
を含み、
（Ｃ）前記上位ｎビット変換回路の出力電圧と前記下位ｋビット変換回路の出力電圧とを重み付け加算して得られる電圧を前記比較対象電圧として出力する
ことを特徴とする逐次比較Ａ／Ｄ変換回路。
【請求項２】
前記下位ｋビット変換回路は、前記デジタルデータの下位ｋビットの各ビットのビット値に応じて２ｋ通りの電圧を、電圧の重み付け加算により発生させるＲ−２Ｒラダー型のＤ／Ａ変換回路であることを特徴とする請求項１に記載の逐次比較Ａ／Ｄ変換回路。
【請求項３】
前記下位ｋビット変換回路は、前記デジタルデータの下位ｋビットの各ビットのビット値に応じて２ｋ通りの電流を出力する電流出力手段と抵抗とを前記第１の電源と前記第２の電源との間に介挿してなり、前記電流出力手段と前記抵抗の共通接続点に表れる電圧を出力することを特徴とする請求項１に記載の逐次比較Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタルデータに変換するＡ／Ｄ変換器に関し、特に逐次比較Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
逐次比較Ａ／Ｄ変換器は、入力アナログ電圧と電源電圧ＶＤＤの１／２や１／４（或いは３／４）の電圧（以下、比較対象電圧）の大小比較を順次行うことで、その入力アナログ電圧に最も近い比較対象電圧を特定し、その比較対象電圧を示すデジタルデータを出力する。逐次比較Ａ／Ｄ変換器は、比較対象電圧を発生させる回路の構成によって、抵抗分圧型、電荷再配分型、両者を併用したものなどに分類される。抵抗分圧型では８ビット以上の分解能を実現することが難しく、また、電荷再配分型では分解能を高めるにしたがって回路面積が大きくなるといった問題がある。そこで、８ビット以上の分解能が要求される場合には、電荷再配分型と抵抗分圧型の併用構成が採用されることが多い。電荷再配分型と抵抗分圧型とを併用した逐次比較Ａ／Ｄ変換器に関する先行技術文献としては特許文献１や特許文献２が挙げられる。
【０００３】
図４（ａ）は、電荷再配分型と抵抗分圧型とを併用した逐次比較Ａ／Ｄ変換器の構成例を示すブロック図である。この逐次比較Ａ／Ｄ変換器は、入力アナログ電圧Ｖｉｎをｎ＋ｋ（ｎおよびｋは共に自然数）ビットのデジタルデータに変換して出力するものであり、コンパレータ２０は入力アナログ電圧Ｖｉｎと比較対象電圧の大小比較を行うためのものである。基準電圧発生回路４０は、入力アナログ電圧Ｖｉｎと比較対象電圧の大小比較にて使用される基準電圧Ｖｒｅｆ（図４（ａ）に示す例では、ＶＤＤ／２）を高電位電源（逐次比較Ａ／Ｄ変換器に動作電圧ＶＤＤを供給する電源）と低電位電源（接地）の電位差を分圧して発生させ、コンパレータ２０に供給する。制御回路３０は、ｎ＋ｋビットの逐次近似レジスタ（図示略）を備え、この逐次近似レジスタに初期値として“１０・・・０”（ＭＳＢのみを１とし、他のｎ＋ｋ−１ビットを０としたデータ）をセットする。この制御回路３０は、逐次近似レジスタの格納内容に応じた比較対象電圧を局部Ｄ／Ａ変換回路１０に発生させるとともに、コンパレータ２０の出力信号に応じて逐次近似レジスタの格納内容を“１１・・・０”或いは“０１・・・０”と更新する。
【０００４】
図４（ａ）の局部Ｄ／Ａ変換回路１０は、上位ｎビット変換回路１１０と下位ｋビット変換回路１２０を含んでいる。上位ｎビット変換回路１１０は、電荷再配分型Ｄ／Ａ変換回路であり、容量素子Ｃ０，Ｃ１，Ｃ２，…Ｃｎ−２，Ｃｎ−１，およびＣｎにより形成される容量アレイを有する。ｎ＝４の場合、単位容量をＣとすると、容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３，およびＣ４の各々の容量は、Ｃ／８、Ｃ／８、Ｃ／４、Ｃ／２、およびＣである。一方、下位ｋビット変換回路１２０は、抵抗分圧型Ｄ／Ａ変換回路であり、高電位電源と低電位電源の間に合計２ｋ個の抵抗Ｒを直列に介挿し、さらに抵抗Ｒの一方の端子をスイッチＳＳを介して出力端に接続した構成となっている。２ｋ個の抵抗Ｒの各々は同一の抵抗値を有し、各スイッチＳＳのオン／オフ制御を行うことで下位ｋビット変換回路１２０は、０〜ＶＤＤの範囲の２ｋ通りの電圧を発生させる。例えば、ｋ＝２の場合、下位ｋビット変換回路１２０は、逐次近似レジスタの下位２ビットのビットパターンに応じて各スイッチＳＳのオン／オフ制御を行い、ＶＤＤ×３／４（ビットパターン“１１”に対応）、ＶＤＤ／２（ビットパターン“１０”に対応）、ＶＤＤ／４（ビットパターン“０１”に対応）、および０（ビットパターン“００”に対応）の４通りの中間電圧を発生させる。
【０００５】
例えば、ｎ＝４、ｋ＝２の場合、図４（ａ）に示す逐次比較Ａ／Ｄ変換器において上位ｎビットを特定する際には、制御回路３０は、先ず、スイッチＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４を全て入力端子（入力アナログ電圧Ｖｉｎが入力される端子）側に切り換え、スイッチ１２をオンにする。この状態では容量素子Ｃ0〜Ｃ4の共通接続端子には基準電圧Ｖｒｅｆが印加され、入力アナログ電圧Ｖｉｎと基準電圧Ｖｒｅｆの電圧差に応じた電荷が容量素子Ｃ０〜Ｃ４に蓄積される。つまり、上位ｎビット変換回路１１０は、入力アナログ電圧Ｖｉｎを基準電圧Ｖｒｅｆとの電圧差（以下、内部アナログ電圧）“Ｖｉｎ−Ｖｒｅｆ”に変換してホールドするサンプル／ホールド回路の役割も果たす。入力アナログ電圧Ｖｉｎのサンプル／ホールドが完了すると、制御回路３０は、スイッチ１２を開いてスイッチＳＷ０を下位ｋビット変換回路１２０側に切り換え、さらに、下位ｋビット変換回路１２０の出力電圧が０[Ｖ]となるように２ｋ個のスイッチＳＳのオン／オフ制御を行う。そして、制御回路３０は、この状態でスイッチＳＷ１〜ＳＷ４を順次切り換えて各種比較対象電圧を順次発生させ、それら比較対象電圧と入力アナログ電圧Ｖｉｎの逐次比較を行う。これらスイッチＳＷ１〜ＳＷ４の切り換えは、逐次近似レジスタの格納内容にしたがって行われる。具体的には、逐次近似レジスタのＬＳＢを第１ビット、ＭＳＢを第ｎ＋ｋビットとすると、制御回路３０は、第ｍ（ｍ＝ｎ＋ｋ、ｎ−１＋ｋ・・・１＋ｋ）ビットのビット値が１であればスイッチＳＷｍ-kを高電位電源側に切り換え、同ビットのビット値が０であればスイッチＳＷｍ-kを低電位電源側に切り換える。
【０００６】
そして、上位ｎビットの特定が完了すると、制御回路３０は、下位ｋビット変換回路１２０に含まれる２ｋ個のスイッチＳＳのオン／オフ制御を逐次近似レジスタの下位ｋビットのビットパターンにしたがって行う。具体的には、制御回路３０は、まず、下位ｋビット変換回路１２０の出力電圧がＶＤＤ／２となるようにスイッチＳＳのオン／オフ制御を行う。例えば、上位ｎビットが全て０と判定される場合、上位ｎビット変換回路１１０に含まれる容量素子Ｃ０〜Ｃ４のうち容量素子Ｃ０は下位ｋビット変換回路１２０と信号線Ｌ１の間に介挿され、容量素子Ｃ1〜Ｃ４は信号線Ｌ１と低電位電源との間に並列に介挿された状態となっている。この状態では、下位ｋビット変換回路１２０の出力電圧ＶＤＤ／２は（容量素子Ｃ０の容量÷容量素子Ｃ０〜Ｃ４の容量の和）に応じた分圧比率（すなわち、１／１６）で分圧され、下位ｋビットのうちのＭＳＢを判定するための比較対象電圧ＶＤＤ／３２が生成される。以下、制御回路３０は、コンパレータ２０による比較結果に応じて逐次近似レジスタの下位ｋビットのうちのＭＳＢのビット値を特定し、同２ＳＢを特定するため、下位ｋビット変換回路１２０の出力電圧が３×ＶＤＤ／４（または、ＶＤＤ／４）となるようにスイッチＳＳのオン／オフ制御を行うのである。このようにして逐次近似レジスタの全てのビットのビット値が特定されると、制御回路３０は、この逐次近似レジスタの格納内容を入力アナログ電圧に対するＡ／Ｄ変換の変換結果として出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２１４３４４号公報
【特許文献２】特開平７−３３６２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、近年ではＡ／Ｄ変換器に動作電圧を供給する電源（前述した高電位電源）としてスイッチング電源やＤＣ／ＤＣコンバータを用い、さらにその出力電圧を低く抑えたい、といったニーズがある。しかし、電源電圧を低く抑えると、図４（ａ）に示すような抵抗分圧型回路を含む逐次比較Ａ／Ｄ変換回路では破綻が生じる虞がある。図４（ａ）に示す逐次比較Ａ／Ｄ変換回路においてスイッチＳＳは電界効果トランジスタで構成されているのであるが、高電位電源の出力電圧を低く抑えると、それら電界効果トランジスタのゲート・ソース間電圧が減少し、オン状態にすることができなくなる場合がある。また、スイッチＳＳを、図４（ｂ）に示すようにＰチャネル電界効果トランジスタとＮチャネル電界効果トランジスタを並列に接続して構成するなどして上記のような不具合を発生しにくくしたとしても、以下のような問題が生じ得る。すなわち、図４（ａ）に示す構成では、上位ｎビット変換回路１１０側から見た下位ｋビット変換回路１２０のインピーダンスが何れのスイッチＳＳをオンとするのかによって変動し、局部Ｄ／Ａ変換回路１０の出力電圧が安定するまでに要する時間も変動する。このため、図４（ａ）に示す構成では、スイッチＳＳのオン／オフ制御を行ってからコンパレータ２０による比較を開始するまでの待ち時間（セットリング時間）をそれらスイッチＳＳのオン／オフ制御に同期させて調整する必要がある、といった問題が生じるのである。
本発明は、上記課題に鑑みて為されたものであり、電源電圧を低く抑えても破綻が生じず、比較対象電圧と入力電圧との比較のたびにセットリング時間の調整を要しない逐次比較Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、第１の電源と前記第１の電源とは電位が異なる第２の電源の間の電圧である比較対象電圧をｎ＋ｋ（ｎおよびｋは共に自然数）ビットのデジタルデータに応じて発生させるＤ／Ａ変換回路を含み、入力電圧と前記比較対象電圧の比較結果に応じて前記デジタルデータを更新し、前記比較対象電圧が前記入力電圧と等しくなったときのデジタルデータを出力する逐次比較Ａ／Ｄ変換器において、前記Ｄ／Ａ変換回路は、（Ａ）前記デジタルデータの上位ｎビットに応じて電圧を発生させる電荷再配分型の上位ｎビット変換回路と、（Ｂ）前記デジタルデータの下位ｋビットに応じて電圧または電流の重み付け加算を行い、その重み付け加算により得られた電圧、または重み付け加算により得られた電流を電圧に変換して得られる電圧、を出力する下位ｋビット変換回路と、を含み、（Ｃ）前記上位ｎビット変換回路の出力電圧と前記下位ｋビット変換回路の出力電圧とを重み付け加算して得られる電圧を前記比較対象電圧として出力することを特徴とする逐次比較Ａ／Ｄ変換回路、を提供する。
【００１０】
ここで、上記逐次比較Ａ／Ｄ変換回路の下位ｋビット変換回路の具体的な構成例としては、所謂Ｒ−２Ｒラダー型のＤ／Ａ変換回路（例えば、図１：下位５ビット変換回路１２０Ａを参照）が考えられる。Ｒ−２Ｒラダー型のＤ／Ａ変換回路では、スイッチ素子の役割を果たす各電界効果トランジスタに中間電圧が印加されることはないため、それらスイッチ素子のオン／オフを行えなくなるといった事態の発生が回避される。また、Ｒ−２Ｒラダー型のＤ／Ａ変換回路では、何れのスイッチ素子をオンにするのかに依らずに上位ｎビット変換回路（図１：上位７ビット変換回路１１０Ａ参照）側から見たインピーダンスは一定となり、それらスイッチ素子のオン／オフ制御に同期させてセットリング時間を調整する必要もない。
【００１１】
また、下位ｋビット変換回路の他の構成例としては、前記デジタルデータの下位ｋビットの各ビットのビット値に応じて２ｋ通りの電流を出力する電流出力手段と抵抗とを前記第１の電源と前記第２の電源との間に介挿し、前記電流出力手段と前記抵抗の共通接続点に表れる電圧を出力する構成が考えられる。そして、上記電流出力手段としては、各々異なる電流を出力するｋ個の定電流源と、それらｋ個の定電流源の各々を第１の電源と導通させる（または第１の電源から切り離す）ためにそれら定電流源に対して１個ずつ設けられるｋ個のスイッチ素子（例えば、Ｐチャネル電界効果トランジスタ）とで構成されたものが考えられる（図３：下位５ビット変換回路１２０Ｂ参照）。このような構成においても、各スイッチ素子は第１の電源に接続されており、中間電圧が印加されることはなく、そのオン／オフ制御を行えなくなることはない。また、この下位ｋビット変換圧回路のインピーダンスは、何れのスイッチ素子をオンにするかによらず略一定値（上記抵抗の抵抗値に略等しい値）となる。このため、上記ｋ個のスイッチ素子のオン／オフ制御に同期させてセットリング時間を調整する必要はない。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態のＡ／Ｄ変換器１Ａの構成例を示す図である。
【図２】同Ａ／Ｄ変換器１Ａの各部の具体的な構成例を示す図である。
【図３】本発明の第２実施形態のＡ／Ｄ変換器１Ｂの構成例を示す図である。
【図４】抵抗分圧型と電荷再配分型とを併用した従来の逐次比較Ａ／Ｄ変換器の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ本発明の実施形態について説明する。
（Ａ：第１実施形態）
図１は、本発明の第１実施形態のＡ／Ｄ変換器１Ａの構成例を示すブロック図である。
Ａ／Ｄ変換器１Ａは、入力アナログ電圧Ｖｉｎを１２ビットのデジタルデータＯＵＴに変換して出力する逐次比較Ａ／Ｄ変換器である。図１に示すように、Ａ／Ｄ変換器１Ａは、局部Ｄ／Ａ変換回路１０Ａ、コンパレータ２０、制御回路３０、基準電圧発生回路４０および容量素子Ｃ６０を含んでいる。
【００１４】
基準電圧発生回路４０の役割および構成は、従来の逐次比較Ａ／Ｄ変換器（図４（ａ）参照）におけるものと基本的には同一である。図１に示すように、基準電圧発生回路４０は、正の電圧ＶＤＤを出力する高電位電源と低電位電源（本実施形態では、接地）との間に抵抗４１０、抵抗４２０およびＮチャネル電界効果トランジスタ４３０を直列に介挿してなる分圧回路である。抵抗４１０および４２０は、同一の抵抗値を有する抵抗素子である。したがって、Ｎチャネル電界効果トランジスタ４３０をオンにすると、抵抗４１０および４２０の共通接続点の電位はＶＤＤ／２となる。図１に示すように、抵抗４１０および４２０の共通接続点には、Ｎチャネル電界効果トランジスタ４４０を介して信号線Ｌ１が接続されているとともに、Ｎチャネル電界効果トランジスタ４５０を介して信号線Ｌ２が接続されている。したがって、Ｎチャネル電界効果トランジスタ４３０、４４０および４５０の全てをオン状態にすると、信号線Ｌ１およびＬ２には抵抗４１０および４２０の共通接続点の電圧（ＶＤＤ／２）が現れる。これら３つのＮチャネル電界効果トランジスタのオン／オフ制御は制御回路３０によって行われる。図１に示すように信号線Ｌ１は局部Ｄ／Ａ変換回路１０Ａを介してコンパレータ２０のマイナス側入力端子に接続されている。一方、信号線Ｌ２はコンパレータ２０のプラス側入力端子に接続されており、この信号線Ｌ２と低電位電源の間には電気容量が１２．８ピコファラドの容量素子Ｃ６０が介挿されている。
【００１５】
局部Ｄ／Ａ変換回路１０Ａは、上位７ビット変換回路１１０Ａと下位５ビット変換回路１２０Ａを含んでいる。これら上位７ビット変換回路１１０Ａおよび下位５ビット変換回路１２０Ａの構成は以下の通りである。
【００１６】
上位７ビット変換回路１１０Ａは、電荷再配分型Ｄ／Ａ変換回路である。図１に示すように、上位７ビット変換回路１１０Ａは、一方の電極が信号線Ｌ１に共通接続された複数の容量素子Ｃ１０−ｉ（ｉ＝０〜７）からなる容量アレイを有している。容量素子Ｃ１０−０の他方の電極（すなわち、信号線Ｌ１に接続されていない方の電極）は、スイッチＳＷ１０−０に接続されている。図１に示すようにスイッチＳＷ１０−０は、容量素子Ｃ１０−０の他方の電極を、入力アナログ電圧Ｖｉｎが入力されるアナログ入力端子ＣＮ１と下位５ビット変換回路１２０Ａが接続される入力端子ＣＮ２の何れかに選択的に接続するものである。このスイッチＳＷ１０−０の具体的な構成としては、図２（ａ）に示すように上記他の電極と入力端子ＣＮ２の間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿し、さらに、上記他の電極とアナログ入力端子ＣＮ１の間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿してなる構成が考えられる。
【００１７】
容量素子Ｃ１０−ｉ（ｉ＝１〜７）の他方の電極（すなわち、信号線Ｌ１に接続されていない方の電極）はスイッチＳＷ１０−ｉ（ｉ＝１〜７）に各々接続されている。図１に示すようにスイッチＳＷ１０−ｉ（ｉ＝１〜７）は、容量素子Ｃ１０−ｉ（ｉ＝１〜７）の他方の電極を、アナログ入力端子ＣＮ１、高電位電源および低電位電源の何れかに選択的に接続するものである。このスイッチＳＷ１０−ｉ（ｉ＝１〜７）の具体的な構成としては、図２（ｂ）に示すように上記他の電極と入力端子ＣＮ１との間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿し、上記他の電極と高電位電源との間にＰチャネル電界効果トンジスタを介挿し、さらに、上記他の電極と低電位電源との間にＮチャネル電界効果トランジスタを介挿してなる構成が考えられる。
【００１８】
容量素子Ｃ１０−ｉ（ｉ＝０〜７）の容量は、０．１ピコファラドを単位容量（以下、１Ｃと表記）として各々以下のようになっている。すなわち、容量素子Ｃ１０−７の容量＝６４Ｃ、容量素子Ｃ１０−６の容量＝３２Ｃ、容量素子Ｃ１０−５の容量＝１６Ｃ、容量素子Ｃ１０−４の容量＝８Ｃ、容量素子Ｃ１０−３の容量＝４Ｃ、容量素子Ｃ１０−２の容量＝２Ｃ、容量素子Ｃ１０−１の容量＝容量素子Ｃ１０−０の容量＝１Ｃ、となっている。したがって、容量素子Ｃ１０−ｉ（ｉ＝０〜７）の合成容量は１２８Ｃ（＝１２．８ピコファラド）となる。なお、図１では、詳細な図示は省略したが、容量素子Ｃ１０−７は、各々１６Ｃの容量を有する４個の容量素子を図２（ｃ）に示すように並列接続して構成されており、容量素子Ｃ１０−６は、各々１６Ｃの容量を有する２個の容量素子を図２（ｄ）に示すように並列接続して構成されている。これら容量素子Ｃ１０−７およびＣ１０−６の各々を単一の容量素子で構成しても良いことは言うまでもない。
【００１９】
下位５ビット変換回路１２０Ａは、所謂Ｒ−２Ｒラダー型Ｄ／Ａ変換回路である。本実施形態では、下位５ビット変換回路１２０Ａとして抵抗分圧型Ｄ／Ａ変換回路ではなく、電圧重み付け型Ｄ／Ａ変換回路であるＲ−２Ｒラダー型Ｄ／Ａ変換回路を用いた点にその特徴がある。図１に示すように、下位５ビット変換回路１２０Ａは、抵抗値が２Ｒ（本実施形態では、Ｒ＝４０キロオーム）の抵抗Ｒ１〜Ｒ５およびＲ６と、抵抗値がＲの抵抗Ｒ７〜Ｒ１０と、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５と、Ｐチャネル電界効果トランジスタＰ１〜Ｐ５と、を含んでいる。図１に示すように、Ｐチャネル電界効果トランジスタＰ１、抵抗Ｒ１およびＲ６は高電位電源と低電位電源との間に直列に介挿されており、Ｐチャネル電界効果トランジスタＰ１と抵抗Ｒ１の共通接続点はＮチャネル電界効果トランジスタＮ１を介して低電位電源に接続されている。抵抗Ｒ１とＲ６の共通接続点と下位５ビット変換回路１２０Ａの出力端子ＣＮ３の間には、抵抗Ｒ７〜Ｒ１０が直列に介挿されている。抵抗Ｒｊ＋５と抵抗Ｒｊ＋６の共通接続点（ｊ＝２〜４）は、抵抗ＲｊおよびＰチャネル電界効果トランジスタＰｊを介して高電位電源に接続されており、抵抗ＲｊとＰチャネル電界効果トランジスタＰｊの共通接続点はＮチャネル電界効果トランジスタＮｊを介して低電位電源に接続されている。そして、上記出力端子ＣＮ３と高電位電源の間には、抵抗Ｒ５およびＰチャネル電界効果トランジスタＰ５が介挿されており、抵抗Ｒ５とＰチャネル電界効果トランジスタＰ５の共通接続点と低電位電源の間にはＮチャネル電界効果トランジスタＮ５が介挿されている。
【００２０】
図１の下位５ビット変換回路１２０Ａにおいては、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフを切り換えることによって出力電圧の調整が行われる。Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフ制御は制御回路３０によって行われる。逐次近似レジスタの下位５ビットのうちの第ｊ（ｊ＝５〜１）ビットが１の場合、制御回路３０はＰチャネル電界効果トランジスタＰｊをオンにし、Ｎチャネル電界効果トランジスタＮｊをオフにする。逆に、同第ｊビットが０の場合、制御回路３０はＰチャネル電界効果トランジスタＰｊをオフにし、Ｎチャネル電界効果トランジスタＮｊをオンにする。
【００２１】
下位５ビット変換回路１２０Ａにおいて、Ｎチャネル電界効果トランジスタＮｊ（ｊ＝１〜５）がオンであれば、低電位電源の電圧が抵抗Ｒｊに印加され、Ｐチャネル電界効果トランジスタＰｊ（ｊ＝１〜５）がオンであれば高電位電源の電圧が同抵抗Ｒｊに印加される。そして、下位５ビット変換回路１２０Ａの出力端子ＣＮ３には、それら抵抗Ｒｊ（ｊ＝１〜５）の各々に現れる電圧を抵抗Ｒ６および抵抗Ｒ７〜Ｒ１０の抵抗値に応じて重み付け加算して得られる電圧が現れる。例えば、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５の全てをオンにし、Ｐチャネル電界効果トランジスタＰ１〜Ｐ５の全てをオフにすると下位５ビット変換回路１２０Ａの出力電圧は接地電位に等しくなる。また、Ｎチャネル電界効果トランジスタＮ１〜Ｎ４をオンに、Ｎチャネル電界効果トランジスタＮ５をオフに、Ｐチャネル電界効果トランジスタＰ１〜Ｐ４をオフに、Ｐチャネル電界効果トランジスタＰ５をオンにすると、同出力電圧はＶＤＤ／２となる。また、Ｎチャネル電界効果トランジスタＮ１〜Ｎ３をオンに、Ｎチャネル電界効果トランジスタＮ４およびＮ５をオフに、Ｐチャネル電界効果トランジスタＰ１〜Ｐ３をオフに、Ｐチャネル電界効果トランジスタＰ４およびＰ５をオンにすると、同出力電圧はＶＤＤ×３／４となる。
【００２２】
例えば、上位７ビットが全て０と判定される場合、前掲図４（ａ）に示す従来の逐次比較Ａ／Ｄ変換器における場合と同様に、制御回路３０は、スイッチＳＷ１０−１〜ＳＷ１０−７を全て低電位電源側に、スイッチＳＷ１０−０を下位５ビット変換回路１２０Ａ側に各々切り換えた状態で、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフ制御を行って、下位５ビット変換回路１２０Ａの出力電圧をＶＤＤ／２、ＶＤＤ／４（或いはＶＤＤ×（３／４））と切り換えて行く。スイッチＳＷ１０−１〜ＳＷ１０−７が全て低電位電源側に切り換えられ、かつ、スイッチＳＷ１０−０を下位５ビット変換回路１２０Ａ側に切り換えた状態では、容量素子Ｃ１―０は下位５ビット変換回路１２０Ａと信号線Ｌ１の間に介挿され、かつ、容量素子Ｃ１０−１〜Ｃ１０−７は信号線Ｌ１と低電位電源の間に介挿された状態となり、比較対象電圧は下位５ビット変換回路１２０Ａの出力電圧の１／１２８となる。したがって、下位５ビット変換回路１２０Ａの出力電圧をＶＤＤ／２、ＶＤＤ／４（或いはＶＤＤ×（３／４））と切り換えて行くことで、電圧値がＶＤＤ／２５６の比較対象電圧（すなわち、下位５ビットのうちのＭＳＢのビット値を判定するための比較対象電圧）や、同ＶＤＤ／５１２（或いは、ＶＤＤ×（３／５１２））の比較対象電圧（下位５ビットの２ＳＢを判定するための比較対象電圧）を発生させることができる。
【００２３】
さて、ここで注目すべき点は、下位５ビット変換回路１２０Ａにおいてスイッチ素子の役割を果たすＮチャネル電界効果トランジスタＮ１〜Ｎ５は全て低電位電源に接続されており、Ｐチャネル電界効果トランジスタＰ１〜Ｐ５は全て高電位電源に接続されているという点である。このため、これらスイッチ素子に中間電圧（高電位電源と低電位電源の電圧差を分圧して得られる電圧：具体的には比較対象電圧）が印加されることはなく、十分な大きさのゲート・ソース間電圧が印加される。よって、本実施形態の下位５ビット変換回路１２０Ａにおいては、スイッチ素子の役割を果たすＮチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５の各々をオン状態にすることができないといった事態の発生が回避される。また、上位７ビット変換回路１１０Ａ側から見た下位５ビット変換回路１２０Ａのインピーダンスは、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５の何れをオンにするのかに依らず一定の値となる。このため、局部Ｄ／Ａ変換回路１０Ａの出力電圧が安定するまでに要する時間が変動することはなく、それら電界効果トランジスタのオン／オフ制御に同期させてセットリング時間を調整する必要はない。
【００２４】
このように本実施形態によれば、高電位電源（すなわち、Ａ／Ｄ変換器１Ａに動作電圧を供給する電源）の出力電圧を低く抑えても破綻が生じることはなく、また、比較対象電圧に応じたセットリング時間の調整を行わなくても分解能の高いＡ／Ｄ変換を行うことが可能になる。
【００２５】
（Ｂ：他の実施形態）
以上、本発明の第１実施形態について説明したが、本発明の実施形態はこれに限定されるものではなく、以下のような態様も考えられる。
図３は、本発明の第２実施形態のＡ／Ｄ変換器１Ｂの構成例を示すブロック図である。
図３と図１とを対比すれば明らかように、Ａ／Ｄ変換器１Ｂの構成は、局部Ｄ／Ａ変換回路１０Ａに換えて局部Ｄ／Ａ変換回路１０Ｂを設けた点がＡ／Ｄ変換器１Ａの構成と異なる。そして、局部Ｄ／Ａ変換回路１０Ｂの構成は、下位５ビット変換回路１２０Ａに換えて下位５ビット変換回路１２０Ｂを設けた点が局部Ｄ／Ａ変換回路１０Ａの構成と異なる。以下、第１実施形態との相違点である下位５ビット変換回路１２０Ｂを中心に説明する。
【００２６】
下位５ビット変換回路１２０Ｂは、抵抗値Ｒの抵抗Ｒ２１と、５個のＰチャネル電界効果トランジスタ（Ｐ２１〜Ｐ２５）と、５個の定電流源（ＩＰ２１〜ＩＰ２５）を含んでいる。図３に示すように、Ｐチャネル電界効果トランジスタＰ２１、定電流源ＩＰ２１および抵抗Ｒ２１は、高電位電源と低電位電源の間に直列に介挿されており、定電流源ＩＰ２１と抵抗Ｒ２１の共通接続点は、出力端子ＣＮ３に接続されている。そして、高電位電源と出力端子ＣＮ３の間には、Ｐチャネル電界効果トランジスタＰ２２と定電流源ＩＰ２２、Ｐチャネル電界効果トランジスタＰ２３と定電流源ＩＰ２３、Ｐチャネル電界効果トランジスタＰ２４と定電流源ＩＰ２４、およびＰチャネル電界効果トランジスタＰ２５と定電流源ＩＰ２５、が並列に介挿されている。
【００２７】
図３では詳細な図示を省略したが、定電流源ＩＰ２１〜ＩＰ２５の各々の出力電流の電流値は、定電流源ＩＰ２１の出力電流の電流値Ｉを基準として以下のようになっている。すなわち、定電流源ＩＰ２２の出力電流の電流値＝２×Ｉ、定電流源ＩＰ２３の出力電流の電流値＝４×Ｉ、定電流源ＩＰ２４の出力電流の電流値＝８×Ｉ、定電流源ＩＰ２５の出力電流の電流値＝１６×Ｉ、である。このため、図３の下位５ビット変換回路１２０Ｂでは、Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５の各々のオン／オフ制御を行うことで、抵抗Ｒ２１に流れる電流の電流値を０（Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５を全てオフ）、Ｉ（Ｐチャネル電界効果トランジスタＰ２１のみオン）、２×Ｉ（Ｐチャネル電界効果トランジスタＰ２２のみオン），３×Ｉ（Ｐチャネル電界効果トランジスタＰ２１およびＰ２２のみオン）・・・３１×Ｉ（全てオン）と切り換え、出力端子ＣＮ３に現れる電圧を調整することができる。つまり、下位５ビット変換回路１２０Ｂに含まれるＰチャネル電界効果トランジスタＰ２１〜Ｐ２５と定電流源ＩＰ２１〜２５は、それらＰチャネル電界効果トランジスタＰ２１〜Ｐ２５のオン／オフに応じて３２通り（２５通り）の電流を出力する電流出力手段として機能するのである。そして、下位５ビット変換回路１２０Ｂの出力端子ＣＮ３には、抵抗２１に流れる電流の電流値に応じて３２通り（２５通り）の電圧が現れ、この電圧が上位７ビット変換回路１１０Ａにおいてその出力電圧と重み付け加算されて比較対象電圧が生成されるのである。
【００２８】
さて、図３の下位５ビット変換回路１２０Ｂにおいても、Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５の各々は高電位電源に接続されている。このため、高電位電源の出力電圧ＶＤＤを低く抑えたとしても、Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５の各々について十分な大きさのゲート・ソース間電圧が印加され、それらをオン状態にすることができないといった事態の発生が回避される。また、図３の下位５ビット変換回路１２０Ｂにおいて定電流源ＩＰ２１〜ＩＰ２５の各々の内部抵抗は抵抗Ｒ２１に比較して無視し得るため、上位７ビット変換回路１１０Ａ側から見た下位５ビット変換回路１２０Ｂのインピーダンスは、Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５の何れをオンにするのかによらず略一定の値（抵抗Ｒ２１の抵抗値に略等しい値）となる。したがって、図３に示すＡ／Ｄ変換器１Ｂにおいても、Ｐチャネル電界効果トランジスタＰ２１〜Ｐ２５のオン／オフ制御に同期させてセットリング時間を調整する必要はない。
【００２９】
このように本実施形態によっても、高電位電源（すなわち、Ａ／Ｄ変換器１Ｂに動作電圧を供給する電源）の出力電圧を低く抑えても破綻が生じることはなく、また、比較対象電圧に応じたセットリング時間の調整を行わなくても分解能の高いＡ／Ｄ変換を行うことが可能になる。
【符号の説明】
【００３０】
１Ａ，１Ｂ…Ａ／Ｄ変換器、１０Ａ、１０Ｂ…局部Ｄ／Ａ変換回路、１１０Ａ…上位７ビット変換回路、１２０Ａ、１２０Ｂ…下位５ビット変換回路、２０…コンパレータ、３０…制御回路、４０…基準電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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