(57)【要約】      （修正有）【課題】第１不純物と第２不純物とを導入してなる第１不純物領域と、第２不純物のみを導入してなる第２不純物領域とを自己整合的に形成し、第１不純物領域と第２不純物領域とを高精度に隣接して形成する。【解決手段】ｎ型不純物領域の低濃度ｎ型不純物領域を形成する領域上に第１膜２０３を形成する。次に第２膜２０５を形成し、第２膜２０５に第１膜２０３を開口部２０４内に残した状態でｎ型不純物領域を形成する領域上に開口部２０４を形成する。第１膜２０３および第２膜２０５をマスクに用いてｎ型第１不純物を導入した後、第１膜２０３を除去する。第２膜２０５をマスクに用いてｎ型第２不純物をｎ型第１不純物よりも低濃度に導入する。これにより、ｎ型第１不純物とｎ型第２不純物とを導入した高濃度ｎ型不純物領域２１１と、ｎ型第２不純物のみを導入した低濃度ｎ型不純物領域２１２とが隣接してなるｎ型不純物領域を形成する。【選択図】図３６
2011205108.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、
前記電荷蓄積部もしくは前記電荷転送部のｎ型不純物領域を形成する工程は、
前記基板における前記ｎ型不純物領域の低濃度ｎ型不純物領域を形成する領域上に第１膜を形成する工程と、
前記基板上に第２膜を形成する工程と、
前記第２膜に前記第１膜を開口部内に残した状態で前記ｎ型不純物領域を形成する領域上に開口部を形成する工程と、
前記第１膜および前記第２膜をマスクに用いて前記基板にｎ型第１不純物を導入する工程と、
前記第１膜を除去する工程と、
前記第２膜をマスクに用いて前記基板にｎ型第２不純物を前記ｎ型第１不純物よりも低濃度に導入する工程とを備え、
前記基板に前記ｎ型第１不純物とｎ型第２不純物とを導入した前記高濃度ｎ型不純物領域と、前記基板に前記ｎ型第２不純物のみを導入した前記低濃度ｎ型不純物領域とが隣接してなる前記ｎ型不純物領域を形成する
ことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記第２膜をマスクに用いて、前記ｎ型不純物領域の下層に前記電荷転送部のｐ型不純物領域を形成する
ことを特徴とする請求項１記載の固体撮像装置の製造方法。
【請求項３】
半導体基板中に第１不純物領域と第２不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、
前記第１不純物領域と前記第２不純物領域とを隣接して形成する工程は、
前記半導体基板の第２不純物領域を形成する領域上に第１膜を形成する工程と、
前記半導体基板上に第２膜を形成する工程と、
前記第２膜に前記第１膜を開口部内に残した状態で前記第１不純物領域を形成する領域上に開口部を形成する工程と、
前記第１膜および前記第２膜をマスクに用いて前記半導体基板に第１不純物を導入する工程と、
前記第１膜を除去する工程と、
前記第２膜をマスクに用いて前記半導体基板に第２不純物を導入する工程とを備え、
前記半導体基板に前記第１不純物と第２不純物とを導入した前記第１不純物領域と、前記半導体基板に前記第２不純物のみを導入した前記第２不純物領域とを隣接して形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積部、電荷転送部、読み出しゲート部、素子分離領域等が高精度に容易に形成することが可能な固体撮像装置の製造方法および第１、第２不純物領域等を高精度に容易に形成することが可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
固体撮像素子の光電変換部と電荷蓄積部、垂直転送部、電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部を形成する場合、従来は、フォトレジストによるイオン注入マスクパターン形成と、イオン注入の繰り返しにより形成していたが、各々フォトレジストのパターン形成時の線幅変動および位置合わせのずれが生じ、この結果、光電変換部と電荷蓄積部、垂直転送部、電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部の位置関係がずれてしまい、特に固体撮像素子におけるデバイス重要特性である電荷読み出し電圧変動とブルーミング特性が悪化するという問題があった。
【０００３】
次に、一般的なインターライントランスファ形のＣＣＤ固体撮像素子を、図８２の平面模式図、図８３に示す図８２中のＡ−Ｂ線断面図（水平方向断面模式図）によって説明する。
【０００４】
図８２および図８３に示すように、シリコン基板９０１に形成された画素領域９０２の周囲には素子分離領域９０３が形成され、画素領域９０２には、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部９１１、電荷蓄積部９１１から信号電荷を読み出す読み出しゲート部９１２、読み出しゲート部９１２で読み出された信号電荷の転送を行う電荷転送部９１３が備えられている。上記電荷蓄積部９１１は上層に高濃度ｐ型不純物領域９２１を設け、下層にｎ型不純物領域９２２が設けられている。また電荷転送部９１３は上層にｎ型不純物領域９３１を設け、下層にｐ型不純物領域９３２が設けられている。素子分離領域９０３はｐ型不純物領域で形成されている。さらに、シリコン基板９０１上には絶縁膜９４１が形成され、読み出しゲート部９１２上および電荷転送部９１３上には上記絶縁膜９４１を介して電極９４２が形成され、さらに電極９４２を被覆するようにかつ電荷蓄積部９１１上を開口するように絶縁膜９４３を介して遮光膜９４４が形成されている。また、シリコン基板９０１の深部にはオーバフロードレイン９５１がｐウエル層で形成されている。
【０００５】
次に、前記図８３中のＡ−Ｂ線断面におけるＣＣＤ固体撮像素子水平方向ポテンシャルプロファイル模式図を、図８４に示す。図８４中のＯ〜Ａは電荷蓄積部（Ｏ）から電荷流出防止部（Ａ）のポテンシャルプロファイル模式図であり、図８４中のＯ〜Ｂは電荷蓄積部（Ｏ）から深さ方向（Ｂ）のポテンシャルプロファイル模式図である。
【０００６】
図８４から判るように、電荷蓄積部に蓄えられた余分な電荷は、基板方向に捨てられる。すなわち、縦型オーバーフロードレインとなっている。また電荷蓄積部に蓄えられた電荷は、読み出し電圧をかけることにより垂直方向電荷転送部に渡される。このとき、図８３に示すように、電荷蓄積部、垂直方向電荷転送部、垂直方向転送電極、および電荷読み出しゲートのそれぞれの位置関係と幅の精度が、固体撮像素子のおける電荷読み出し電圧変動とブルーミング特性に決定的な影響を与えることがわかる。
【０００７】
上記問題は、デバイスの単位画素（ユニットセル）サイズの縮小により益々厳しくなってきており、電荷蓄積部（フォトセンサー）における蓄積電荷量の確保、垂直電荷転送部における取り扱い電荷量の確保とさらなる向上技術の確立が望まれている。従来の技術ではユニットセルサイズ２.５μｍ程度までは対応できていたが、それ以下のセルサイズに対応するには、ブレークスルー技術の確立が必須となってきた。このブレークスルー技術が確立されれば、従来のセルサイズに適用することにより、撮像素子の特性改善、歩留まり安定化と向上を図ることが可能になる。
【０００８】
蓄積電荷量、取り扱い電荷量を増大させる方法としては、（１）垂直電荷転送部、電化蓄積部の絶縁膜の薄膜化、（２）垂直電荷転送部、電化蓄積部のＮ型領域やＰ領域の高濃度化による高容量化、（３）チャネルストップ領域の低濃度化などによるナローチャネル効果の抑制、（４）垂直電荷転送部両サイドのＮ型領域の高濃度化、および電荷蓄積部の両サイド、または周辺部のＮ型領域の高濃度化によるナローチャネル効果の抑制が求められる。
【０００９】
Ｎ型領域の両サイドを高濃度化する方法としては、レジストパターン形成とイオン注入の繰り返しによる形成方法（例えば、特許文献１、非特許文献１参照）が一般的である。
【００１０】
その一例を図８５の製造工程断面図によって説明する。
図８５（１）に示すように、半導体基板９６１上に絶縁膜９６２が形成され、この絶縁膜９６２上にレジストからなるマスク９６３を形成する。このマスク９６３にはレジスタ部の両側領域となる領域上に開口部９６４が形成されている。このマスク９６３を用いてイオン注入を行い、半導体基板９６１にレジスタの高濃度不純物領域９６５を形成する。その後、マスク９６３を除去する。
【００１１】
次に図８５（２）に示すように、絶縁膜９６２上にレジストからなるマスク９７１を形成する。このマス９７１には垂直レジスタ部となる領域上に開口部９７２が形成されている。このマスク９７１を用いてイオン注入を行い、半導体基板９６１に垂直レジスタ部の不純物領域９７３を形成する。その後、マスク９７１を除去する。上記マスク９６３の形成とイオン注入およびマスク９７１の形成とイオン注入は逆の順番であってもかまわない。また間にドライブイン拡散の工程があってもよい。
【００１２】
（３）垂直レジスタ部チャネルのでき上がりは図８５（３）に示すようになる。不純物領域９７３中に不純物領域９６５が形成される。上記製造方法では、垂直ＣＣＤ幅の小さい場合（例えば０．６μｍ幅など）には、マスク９６３の開口幅が０．２ミクロンないしそれ以下の寸法になり、垂直ＣＣＤのイオン打ち込みでは比較的高いエネルギーでのイオン打ち込みが行われるため、そのマスクとなるレジストは１．５μｍ〜２μｍ厚が必要になる。このため、厚膜レジストによるマスク９６３の形成が困難である。
またこの製造方法では、垂直ＣＣＤの幅がマスク９６３とマスク９７１の二つのマスクで決まることになり、幅の制御性が単一マスクによるプロセスよりも悪化する。
【００１３】
上記説明したように、従来の製造方法では、レジストパターン形成の際の位置合わせズレや、寸法のバラツキが生じ、固体撮像素子の単位画素を構成する電荷蓄積部、垂直電荷転送部、電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部、素子分離部おのおのの相対的な位置や幅がずれる。このため、素子の特性の悪化や、歩留まり低下を招いてしまう。この事は、将来のセル微細化においてば決定的な問題となる。
【００１４】
また、半導体装置等の製造工程において、半導体基板の所定の位置に異なる不純物層（例えば第１不純物層と第２不純物層）を形成する場合も、上記固体撮像装置の垂直レジスタの場合と同様に、第１マスクを用いて第１不純物層を形成した後、第１マスクを除去し、第２マスクを用いて第２不純物層を形成することが一般敵であるため、第１不純物層に対して第２不純物層の位置を高精度に決めることが困難であった。すなわち、第２マスクを形成する際の第１マスクに対する位置合わせ誤差がそのまま第１不純物層と第２不純物層との位置ずれとなるという問題があった。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００-１６４８４９号公報
【非特許文献】
【００１６】
【非特許文献１】Ａ．Ｔａｎａｂｅ他著「Dynamic Range Improvement by narrow-channel Effect Suppression and Smear Reduction Technologys in Small Pixel IT-CCD Image Sensors」ＩＥＤＭ １９９８年 ２．６．１−２．６．４
【発明の概要】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、固体撮像装置の電荷転送部、電荷蓄積部等のＮ型領域の両サイドを高濃度化する方法としては、レジストパターン形成とイオン注入の繰り返しによる形成法が一般的であるが、この方法では、レジストパターン形成の際の位置合わせずれや、寸法のばらつきを生じ、固体撮像素子の単位画素を構成する電荷蓄積部、垂直電荷転送部、電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部、素子分離部おのおのの相対的な位置や幅がずれる点である。このため、素子の特性の悪化や、歩留まり低下を招くことになり、このことは、将来のセル微細化においてば決定的な問題となる点である。
【課題を解決するための手段】
【００１８】
本発明の固体撮像装置の第１製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部を形成する領域上に第１開口部を設けるとともに前記電荷転送部を形成する領域上に第２開口部を設けた第１膜を形成する工程と、前記第１開口部は開口した状態で前記第２開口部内のみに隙間を残した状態に第２膜を形成する工程と、前記第２膜のみをリフローして少なくとも前記第２開口部底部を前記第２膜で被覆する工程と、前記第１膜と前記第２膜とをマスクに用いて前記第１開口部より前記基板に第１不純物を導入して前記電荷蓄積部を形成する工程と、前記第２開口部は開口した状態で前記第１開口部内のみに隙間を残した状態に第３膜を形成する工程と、前記第３膜のみをリフローして少なくとも前記第１開口部底部を前記第３膜で被覆する工程と、前記第１膜と前記第３膜とをマスクに用いて前記第２開口部より前記基板に第２不純物を導入して前記電荷転送部を形成する工程とを備えたことを最も主要な特徴とする。
【００１９】
本発明の固体撮像装置の第２製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から電荷転送部に信号電荷を読み出す読み出しゲート部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部となる領域上に第１開口部を設けるとともに前記電荷転送部を形成する領域上に第２開口部を設けた第１膜を形成し、前記第１開口部より選択的に不純物を導入して電荷蓄積部を形成するとともに前記第２開口部より選択的に不純物を導入して電荷転送部を形成した後、前記基板上に前記第１膜を被覆する第２膜を形成する工程と、前記第１開口部と前記第２開口部との間でかつ前記読み出しゲート部を形成する領域上の前記第１膜の側壁部分に隙間を形成するようにして前記読み出しゲート部を形成する領域上における前記第１膜上の前記第２膜を除去する工程と、前記第２膜のみをリフローして前記第１開口部と前記第２開口部との間の前記第１膜を露出させるとともに少なくとも前記第１開口部底部および前記第２開口部底部を前記第２膜で被覆する工程と、前記露出した第１膜のみを除去して前記読み出しゲート部を形成する領域上に第３開口部を形成する工程と、前記第１膜および前記第２膜をマスクに用いて前記第３開口部より前記基板に不純物を導入して前記読み出しゲート部を形成する工程とを備えたことを最も主要な特徴とする。
【００２０】
本発明の固体撮像装置の第３製造方法は、基板に形成される複数の画素領域を電気的に分離する素子分離領域を備えた固体撮像装置の製造方法であって、前記素子分離領域を形成する領域上に第１膜を形成する工程と、前記基板上に前記第１膜を被覆する第２膜を形成する工程と、前記第１膜の側壁部分に隙間を形成するようにして前記素子分離領域を形成する領域上における前記第１膜上の前記第２膜を除去する工程と、前記第２膜のみをリフローして前記第２膜表面より前記第１膜を露出させるとともに前記隙間を前記第２膜で埋め込む工程と、前記露出した第１膜のみを除去して前記素子分離領域を形成する領域上に開口部を形成する工程と、前記第２膜をマスクに用いて前記開口部より前記基板に不純物を導入して前記素子分離領域を形成する工程とを備えたことを最も主要な特徴とする。
【００２１】
本発明の固体撮像装置の第４製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部もしくは前記電荷転送部のｎ型不純物領域を形成する工程は、前記基板における前記ｎ型不純物領域の低濃度ｎ型不純物領域を形成する領域上に第１膜を形成する工程と、前記基板上に第２膜を形成する工程と、前記第２膜に前記第１膜を開口部内に残した状態で前記ｎ型不純物領域を形成する領域上に開口部を形成する工程と、前記第１膜および前記第２膜をマスクに用いて前記基板にｎ型第１不純物を導入する工程と、前記第１膜を除去する工程と、前記第２膜をマスクに用いて前記基板にｎ型第２不純物を前記ｎ型第１不純物よりも低濃度に導入する工程とを備え、前記基板に前記ｎ型第１不純物とｎ型第２不純物とを導入した前記高濃度ｎ型不純物領域と、前記基板に前記ｎ型第２不純物のみを導入した前記低濃度ｎ型不純物領域とが隣接してなる前記ｎ型不純物領域を形成することを最も主要な特徴とする。
【００２２】
本発明の固体撮像装置の第５製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部のｎ型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に開口部を設けた第１膜を形成する工程と、前記第１膜をマスクに用いて前記開口部より前記基板にｎ型不純物を導入する工程と、
前記半導体基板上に第２膜を形成する工程と、前記第１膜および前記開口部側壁に形成された第２膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第２膜を通して前記基板にｐ型不純物を導入する工程とを備え、前記基板に前記ｎ型不純物のみを導入したｎ型高濃度不純物領域と、前記基板に前記ｎ型不純物と前記ｐ型不純物とを導入した前記ｎ型低濃度不純物領域とが隣接してなるｎ型不純物領域を形成することを最も主要な特徴とする。
【００２３】
本発明の固体撮像装置の第６製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷転送部のｎ型不純物領域を形成する工程は、前記基板の電荷転送部を形成する領域上に開口部を設けた第１膜を形成する工程と、前記第１膜をマスクに用いて前記開口部より前記基板にｎ型不純物を導入する工程と、
前記半導体基板上に第２膜を形成する工程と、前記第１膜および前記開口部側壁に形成された第２膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第２膜を通して前記基板にｐ型不純物を導入する工程とを備え、前記基板に前記ｎ型不純物のみを導入したｎ型高濃度不純物領域と、前記基板に前記ｎ型不純物と前記ｐ型不純物とを導入した前記ｎ型低濃度不純物領域とが隣接してなるｎ型不純物領域を形成することを最も主要な特徴とする。
【００２４】
本発明の固体撮像装置の第７製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部および電荷転送部のｎ型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に第１開口部を設けるとともに、電荷転送部を形成する領域上に第２開口部を設けた第１膜を形成する工程と、前記第２開口部を塞いで前記第１開口部より選択的にｎ型第１不純物を導入するとともに、前記第１開口部を塞いで前記第２開口部より選択的にｎ型第２不純物を導入する工程と、前記基板上に第２膜を形成する工程と、前記第２開口部を塞いで、前記第１膜および前記第１開口部側壁に形成された第２膜をマスクに用いて前記第１開口部側壁に形成された部分を除く前記第１開口部底部に形成された第２膜を通して前記基板にｐ型第１不純物を導入する工程と、前記第１開口部を塞いで、前記第１膜および前記第２開口部側壁に形成された第２膜をマスクに用いて前記第２開口部側壁に形成された部分を除く前記第２開口部底部に形成された第２膜を通して前記基板にｐ型第２不純物を導入する工程とを備え、前記基板に前記ｎ型第１不純物のみを導入したｎ型高濃度第１不純物領域と、前記基板に前記ｎ型第１不純物と前記ｐ型第１不純物とを導入した前記ｎ型低濃度第１不純物領域とが隣接してなる電荷蓄積部のｎ型不純物領域を形成するとともに、前記基板に前記ｎ型第２不純物のみを導入したｎ型高濃度第２不純物領域と、前記基板に前記ｎ型第２不純物と前記ｐ型第２不純物とを導入した前記ｎ型低濃度第２不純物領域とが隣接してなる電荷転送部のｎ型不純物領域を形成することを最も主要な特徴とする。
【００２５】
本発明の固体撮像装置の第８製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部を形成する領域上に第１開口部を設けるとともに前記電荷転送部を形成する領域上に第２開口部を設けた第１膜を形成する工程と、前記基板上に前記第１膜を被覆する化学増幅型レジストからなる第２膜を形成する工程と、前記第２膜を露光、ベーキングおよび現像して前記第２開口部内に前記第２膜を残して前記第１開口部上の第２膜を除去する工程と、前記第１膜と前記第２膜とをマスクに用いて前記第１開口部より前記基板に第１不純物を導入して前記電荷蓄積部を形成する工程と、前記第２膜を除去する工程と、前記基板上に前記第１膜を被覆する化学増幅型レジストからなる第３膜を形成する工程と、前記第３膜を露光、ベーキングおよび現像して前記第１開口部内に前記第３膜を残して前記第２開口部上の第３膜を除去する工程と、前記第１膜と前記第３膜とをマスクに用いて前記第２開口部より前記基板に第２不純物を導入して前記電荷転送部を形成する工程とを備えたことを最も主要な特徴とする。
【００２６】
本発明の半導体装置の第１製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、第１不純物領域と第２不純物領域とを離間した状態に形成する工程は、前記半導体基板上に前記第１不純物領域を形成する領域上に第１開口部を設けるとともに前記第２不純物領域を形成する領域上に第２開口部を設けた第１膜を形成する工程と、前記第２開口部内のみに隙間を残した状態に第２膜を形成する工程と、前記第２膜のみをリフローして少なくとも前記第２開口部底部を前記第２膜で被覆する工程と、前記第１膜と前記第２膜とをマスクに用いて前記第１開口部より前記半導体基板に第１不純物を導入して前記第１不純物領域を形成する工程と、前記第２膜を除去する工程と、前記第１開口部内のみに隙間を残した状態に第３膜を形成する工程と、前記第３膜のみをリフローして少なくとも前記第１開口部底部を前記第３膜で被覆する工程と、前記第１膜と前記第３膜とをマスクに用いて前記第２開口部より前記半導体基板に第２不純物を導入して前記第２不純物領域を形成する工程とを備えたことを最も主要な特徴とする。
【００２７】
本発明の半導体装置の第２製造方法は、半導体基板に第１不純物領域と第２不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法であって、第１不純物領域と第２不純物領域とを隣接した状態に形成する工程は、前記半導体基板上に第１膜を形成し、前記第１膜に第１開口部と第２開口部とを離間して設け、少なくとも前記第１開口部より前記半導体基板に第１不純物を導入して前記第1不純物領域を形成した後、前記半導体基板上に前記第１膜を被覆する第２膜を形成する工程と、前記第１開口部と前記第２開口部との間における前記第１膜の側壁部分に隙間を形成するようにして前記第１開口部と前記第２開口部との間における前記第１膜上の前記第２膜を除去する工程と、前記第２膜のみをリフローして前記第１開口部と前記第２開口部との間の前記第１膜を露出させるとともに少なくとも前記第１開口部底部および前記第２開口部底部を前記第２膜で被覆する工程と、前記露出した第１膜のみを除去して第３開口部を形成する工程と、前記第１膜および前記第２膜をマスクに用いて前記第３開口部より前記半導体基板に第２不純物を導入して前記第２不純物領域を形成する工程とを備えたことを最も主要な特徴とする。
【００２８】
本発明の半導体装置の第３製造方法は、半導体基板中に第１不純物領域と第２不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、前記第１不純物領域と前記第２不純物領域とを隣接して形成する工程は、前記半導体基板の第２不純物領域を形成する領域上に第１膜を形成する工程と、前記半導体基板上に第２膜を形成する工程と、前記第２膜に前記第１膜を開口部内に残した状態で前記第１不純物領域を形成する領域上に開口部を形成する工程と、前記第１膜および前記第２膜をマスクに用いて前記半導体基板に第１不純物を導入する工程と、前記第１膜を除去する工程と、前記第２膜をマスクに用いて前記半導体基板に第２不純物を導入する工程とを備え、前記半導体基板に前記第１不純物と第２不純物とを導入した前記第１不純物領域と、前記半導体基板に前記第２不純物のみを導入した前記第２不純物領域とを隣接して形成することを最も主要な特徴とする。
【００２９】
本発明の半導体装置の第４製造方法は、半導体基板中に第１不純物領域と第２不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、前記第１不純物領域と前記第２不純物領域とを隣接して形成する工程は、前記半導体基板の第１不純物領域を形成する領域上に開口部を設けた第１膜を形成する工程と、前記第１膜をマスクに用いて前記開口部より前記半導体基板に第１不純物を導入する工程と、前記半導体基板上に第２膜を形成する工程と、前記第１膜および前記開口部側壁に形成された第２膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第２膜を通して前記半導体基板に第２不純物を導入する工程とを備え、前記半導体基板に前記第１不純物のみを導入した前記第１不純物領域と、前記半導体基板に前記第１不純物と前記第２不純物とを導入した前記第２不純物領域とを隣接して形成することを最も主要な特徴とする。
【００３０】
本発明の半導体装置の第５製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、前記第１不純物領域を形成する工程は、前記半導体基板上に前記第１不純物領域上に第１開口部を設けるとともに前記第２不純物領域上に第２開口部を設けた第１膜を形成する工程と、前記半導体基板上に前記第１膜を被覆する化学増幅型ポジレジストからなる第２膜を形成する工程と、前記第１開口部上の前記第２膜を露光する工程と、前記第２膜をベーキングする工程と、前記第２膜を現像して前記第２開口部内に前記第２膜を残して前記第１開口部上の第２膜を除去する工程と、前記第１膜と前記第２膜とをマスクに用いて前記第１開口部より前記半導体基板に第１不純物を導入することで前記第１不純物領域を形成する工程とを備えたことを最も主要な特徴とする。
【００３１】
本発明の半導体装置の第６製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、前記第１不純物領域を形成する工程は、前記半導体基板上に前記第１不純物領域上に第１開口部を設けるとともに前記第２不純物領域上に第２開口部を設けた第１膜を形成する工程と、前記半導体基板上に前記第１膜を被覆する化学増幅型ネガレジストからなる第２膜を形成する工程と、前記第２開口部内の前記第２膜を露光する工程と、前記第２膜をベーキングする工程と、前記第２膜を現像して前記第２開口部内に前記第２膜を残して前記第１開口部内の第２膜を除去する工程と、前記第１膜と前記第２膜とをマスクに用いて前記第１開口部より前記半導体基板に第１不純物を導入することで前記第１不純物領域を形成する工程とを備えたことを最も主要な特徴とする。
【発明の効果】
【００３２】
本発明の固体撮像装置の第１製造方法は、電荷蓄積部を形成する領域上に第１開口部をけるとともに電荷転送部を形成する領域上に第２開口部を設けた第１膜を形成した後、第１開口部は開口した状態で第２開口部内のみに隙間を残した状態に第２膜を形成し、さらに第２膜のみをリフローして少なくとも第２開口部底部を第２膜で被覆して、第１膜と第２膜とをマスクに用いて第１開口部より基板に第１不純物を導入して電荷蓄積部を形成するため、第１膜で確定された第１開口部下の位置に電荷蓄積部を形成することができる。第２開口部は開口した状態で第１開口部内のみに隙間を残した状態に第３膜を形成し、さらに第３膜のみをリフローして少なくとも第１開口部底部を第３膜で被覆して、第１膜と第３膜とをマスクに用いて第２開口部より基板に第２不純物を導入して電荷転送部を形成するため、第１膜で確定された第２開口部下の位置に電荷転送部を形成することができる。したがって、１枚のマスクで電荷蓄積部と電荷転送部の不純物導入領域を形成したのと同等となり、電荷蓄積部と電荷転送部との位置関係を正確に規定して形成することができる。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００３３】
本発明の固体撮像装置の第２製造方法は、第１膜の側壁部分に隙間を形成するようにして読み出しゲート部を形成する領域上における第１膜上の第２膜を除去した後、第２膜のみをリフローして第１、第２開口部間の第１膜を露出させるとともに少なくとも第１、第２開口部底部を第２膜で被覆し、さらに露出した第１膜のみを除去して読み出しゲート部を形成する領域上に第３開口部を形成するため、第１開口部からの不純物導入により形成した電荷蓄積部および第２開口部からの不純物導入により形成した電荷転送部に対して自己整合的に読み出しゲート部を形成することができるので、電荷蓄積部、読み出しゲート部、電荷転送部を正確な位置に形成できるという利点がある。これにより、固体撮像素子におけるデバイス重要特性である電荷読み出し電圧変動とブルーミング特性のバラツキの減少と安定化が図れるとともに、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００３４】
本発明の固体撮像装置の第３製造方法は、素子分離領域を形成する領域上に第１膜を形成し、この第１膜を露出させるように第２膜を形成した後、第２膜をマスクに用いて第１膜を選択的に除去して形成した開口部より不純物を導入して素子分離領域を形成するため、素子分離領域は第１膜に対して自己整合的に形成されることになり、例えば、第１膜をマスクに用いて形成した電荷蓄積部、電荷転送部に対して正確な位置に素子分離領域を形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００３５】
本発明の固体撮像装置の第４製造方法は、電荷蓄積部もしくは電荷転送部の低濃度ｎ型不純物領域を形成する領域上に形成した第１膜を第２膜に形成される開口部内に残した状態で、第２膜のｎ型不純物領域を形成する領域上に開口部を形成した後、第１、第２膜をマスクに用いて基板にｎ型第１不純物を導入し、その後第１膜を除去してから第２膜をマスクに用いて基板にｎ型第２不純物をｎ型第１不純物よりも低濃度に導入するため、基板にｎ型第１不純物とｎ型第２不純物とを導入してなる高濃度ｎ型不純物領域と、基板にｎ型第２不純物のみを導入してなる低濃度ｎ型不純物領域とを自己整合的に形成することができるので、高濃度ｎ型不純物領域と低濃度ｎ型不純物領域とを高精度に隣接して形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００３６】
本発明の固体撮像装置の第５製造方法は、電荷蓄積部を形成する領域上に開口部を設けた第１膜をマスクに用いて開口部より基板にｎ型不純物を導入し、さらに第２膜を形成した後、第１膜および開口部側壁に形成された第２膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第２膜を通して基板にｐ型不純物を導入するため、ｎ型不純物とｐ型不純物とを導入したｎ型低濃度不純物領域と、その両側にｎ型不純物のみを導入したｎ型高濃度不純物領域を形成することができるという利点がある。これにより、電荷蓄積量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。なお、ｎ型低濃度不純物領域は、はじめに開口部より基板にｎ型不純物を導入して形成されたｎ型不純物領域にｐ型不純物を導入する、いわゆる打ち返しによって形成されている。
【００３７】
本発明の固体撮像装置の第６製造方法は、電荷転送部を形成する領域上に開口部を設けた第１膜をマスクに用いて開口部より基板にｎ型不純物を導入し、さらに第２膜を形成した後、第１膜および開口部側壁に形成された第２膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第２膜を通して基板にｐ型不純物を導入するため、ｎ型不純物とｐ型不純物とを導入したｎ型低濃度不純物領域と、その両側にｎ型不純物のみを導入したｎ型高濃度不純物領域を形成することができるという利点がある。これにより、垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。なお、ｎ型低濃度不純物領域は、はじめに開口部より基板にｎ型不純物を導入して形成されたｎ型不純物領域にｐ型不純物を導入する、いわゆる打ち返しによって形成されている。
【００３８】
本発明の固体撮像装置の第７製造方法は、上記第５、第６製造方法を組み合わせたものであるため、電荷蓄積部および電荷転送部におけるｎ型不純物領域において、ｎ型不純物とｐ型不純物とを導入したｎ型低濃度不純物領域と、その両側にｎ型不純物のみを導入したｎ型高濃度不純物領域を形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００３９】
本発明の固体撮像装置の第８製造方法は、電荷蓄積部を形成する領域上に第１開口部を設けるとともに電荷転送部を形成する領域上に第２開口部を設けた第１膜を被覆する化学増幅型レジストからなる第２膜を形成した後、第２膜を露光、ベーキングおよび現像して第２開口部内に第２膜を残して第１開口部上の第２膜を除去する。このとき、化学増幅型レジストとして、ポジ型レジストを用いる場合、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第１マスクにより、自己整合的に他の領域と分離される。また、化学増幅型フォトレジストとして、ネガ型を用いる場合露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第１マスクの存在により自己整合的に作用し、他の領域と分離される。したがって、第２開口部内を満たすように第２膜を形成することができる。そして第１膜と第２膜とをマスクに用いて第１開口部より基板に第１不純物を導入して前記電荷蓄積部を形成することから、第１膜で確定された第１開口部下の位置に電荷蓄積部を形成することができる。また、第２膜を除去し、さらに第１膜を被覆する化学増幅型レジストからなる第３膜を形成した後、第３膜を露光、ベーキングおよび現像して第１開口部内に第３膜を残して第２開口部上の第３膜を除去する。このとき、上記した化学増幅型レジストの特性を利用して、第１膜に対して自己整合的に第３膜の現像を行う。したがって、第１開口部内を満たすように第３膜を形成することができる。そして第１膜と第３膜とをマスクに用いて第２開口部より基板に第２不純物を導入して前記電荷転送部を形成することから、第１膜で確定された第２開口部下の位置に電荷転送部を形成することができる。したがって、１枚のマスクで電荷蓄積部と電荷転送部の不純物導入領域を形成したのと同等となり、電荷蓄積部と電荷転送部との位置関係を正確に規定して形成することができる。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。
【００４０】
また、本発明の固体撮像装置の製造方法では、上記説明したような効果が得られることから、デバイスの単位画素（ユニットセル）サイズの縮小への対応が可能になることに加え、従来タイプを置き換えることにより歩留まりの向上と安定生産が可能になる。さらｂに、固体撮像素子におけるデバイス重要特性である電荷読み出し電圧変動とブルーミング特性のバラツキの減少と安定化が図れる。
【００４１】
本発明の半導体装置の第１製造方法は、第１不純物領域を形成する領域上に第１開口部をけるとともに第２不純物領域を形成する領域上に第２開口部を設けた第１膜を形成した後、第２開口部内のみに隙間を残した状態に第２膜を形成し、さらに第２膜のみをリフローして少なくとも第２開口部底部を第２膜で被覆して、第１膜と第２膜とをマスクに用いて第１開口部より基板に第１不純物を導入して第１不純物領域を形成するため、第１膜で確定された第１開口部下の位置に第１不純物領域を形成することができる。また、第２膜を除去した後、第１開口部内のみに隙間を残した状態に第３膜を形成し、さらに第３膜のみをリフローして少なくとも第１開口部底部を第３膜で被覆して、第１膜と第３膜とをマスクに用いて第２開口部より半導体基板に第２不純物を導入して第２不純物領域を形成するため、第１膜で確定された第２開口部下の位置に第２不純物領域を形成することができる。したがって、１枚のマスクで第１不純物領域と第２不純物領域を形成したのと同等となり、第１不純物領域と第２不純物領域との位置関係を正確に規定して形成することができる。
【００４２】
本発明の半導体装置の第２製造方法は、第１膜に形成された第１開口部より半導体基板に第１不純物を導入して第1不純物領域を形成した後、第１膜を被覆する第２膜を形成し、第１、第２開口部間の第１膜の側壁部分に隙間を形成するようにして第１、第２開口部間の第１膜上の第２膜を除去した後、第２膜のみをリフローして第１、第２開口部間の第１膜を露出させるとともに少なくとも第１、第２開口部底部を第２膜で被覆し、露出した第１膜のみを除去して第３開口部を形成することから、第１不純物領域に対して自己整合的に第３開口部が形成される。そして第１膜および第２膜をマスクに用いて第３開口部より半導体基板に第２不純物を導入して第２不純物領域を形成するため、第１不純物領域に対して第２不純物領域を自己整合的に形成することができるという利点がある。したがって、第１不純物領域と第２不純物領域との位置関係を正確に規定して形成することができる。
【００４３】
本発明の半導体装置の第３製造方法は、第１不純物領域を形成する領域上に形成した第１膜を第２膜に形成される開口部内に残した状態で、第２膜の第２不純物領域を形成する領域上に開口部を形成した後、第１、第２膜をマスクに用いて半導体基板に第１不純物を導入し、その後第１膜を除去してから第２膜をマスクに用いて半導体基板に第２不純物を導入するため、半導体基板に第１不純物と第２不純物とを導入してなる第１不純物領域と、半導体基板に第２不純物のみを導入してなる第２不純物領域とを自己整合的に形成することができるので、第１不純物領域と第２不純物領域とを高精度に隣接して形成することができるという利点がある。
【００４４】
本発明の半導体装置の第４製造方法は、第１不純物領域を形成する領域上に開口部を設けた第１膜をマスクに用いて開口部より半導体基板に第１不純物を導入し、さらに第２膜を形成した後、第１膜および開口部側壁に形成された第２膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第２膜を通して半導体基板に第２不純物を導入するため、第２不純物のみ導入した第２不純物領域と、その両側に第１、第２不純物を導入した第１不純物領域とが自己整合的に形成されるので、第１不純物領域と第２不純物領域とを高精度に位置決めして形成することができるという利点がある。
【００４５】
本発明の半導体装置の第５製造方法は、第１不純物領域を形成する領域上に第１開口部を設けるとともに第２不純物領域を形成する領域上に第２開口部を設けた第１膜を被覆する化学増幅型ポジレジストからなる第２膜を形成した後、第１開口部上の第２膜を露光、第２膜をベーキングおよび現像して第２開口部内に第２膜を残して第１開口部上の第２膜を除去する。このとき、化学増幅型ポジレジストを用いているので、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第１膜により、自己整合的に他の領域と分離される。したがって、第２開口部内を満たすように第２膜を形成することができる。そして第１膜と第２膜とをマスクに用いて第１開口部より半導体基板に第１不純物を導入して第１不純物領域を形成することから、第１膜で確定された第１開口部下の位置に第１不純物領域を形成することができる。さらに、上記同様な化学増幅型ポジレジストを用いて第３膜を形成し、第１開口部内に第３膜を残して第２開口部上の第３膜を除去し、第１膜と第３膜とをマスクに用いて第２開口部から半導体基板に第２不純物を導入して第２不純物領域を形成するならば、第１不純物領域に対して第２不純物領域を自己整合的に形成することができ、第１不純物領域と第２不純物領域との位置関係を正確に規定して形成することができる。
【００４６】
本発明の半導体装置の第６製造方法は、第１不純物領域を形成する領域上に第１開口部を設けるとともに第２不純物領域を形成する領域上に第２開口部を設けた第１膜を被覆する化学増幅型ネガレジストからなる第２膜を形成した後、第２開口部内の第２膜を露光、第２膜をベーキングおよび現像して第２開口部内に第２膜を残して第１開口部内の第２膜を除去する。このとき、化学増幅型ネガレジストを用いているので、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第１膜の存在により自己整合的に作用し、他の領域と分離される。したがって、第２開口部内を満たすように第２膜を形成することができる。そして第１膜と第２膜とをマスクに用いて第１開口部より半導体基板に第１不純物を導入して第１不純物領域を形成することから、第１膜で確定された第１開口部下の位置に第１不純物領域を形成することができる。さらに、上記同様な化学増幅型ネガレジストを用いて第３膜を形成し、第１開口部内に第３膜を残して第２開口部上の第３膜を除去し、第１膜と第３膜とをマスクに用いて第２開口部から半導体基板に第２不純物を導入して第２不純物領域を形成するならば、第１不純物領域に対して第２不純物領域を自己整合的に形成することができ、第１不純物領域と第２不純物領域との位置関係を正確に規定して形成することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図２】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図４】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図５】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図６】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図７】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図８】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図９】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１０】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１１】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１２】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１３】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１４】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１５】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１６】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１７】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１８】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図１９】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２０】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２１】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２２】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２３】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２４】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２５】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２６】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２７】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２８】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図２９】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３０】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３１】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３２】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３３】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３４】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３５】本発明の固体撮像装置の製造方法に係る第１実施例を示した製造工程図である。
【図３６】本発明の固体撮像装置の製造方法に係る第２実施例を示した製造工程図である。
【図３７】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図３８】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図３９】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４０】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４１】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４２】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４３】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４４】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４５】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４６】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４７】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４８】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図４９】本発明の固体撮像装置の製造方法に係る第３実施例を示した製造工程図である。
【図５０】本発明の固体撮像装置の製造方法に係る第３実施例のポテンシャル図である。
【図５１】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５２】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５３】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５４】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５５】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５６】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５７】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５８】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図５９】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６０】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６１】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６２】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６３】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６４】本発明の固体撮像装置の製造方法に係る第４実施例を示した製造工程図である。
【図６５】本発明の固体撮像装置の製造方法に係る第５実施例を示した製造工程図である。
【図６６】本発明の固体撮像装置の製造方法に係る第５実施例を示した製造工程図である。
【図６７】本発明の固体撮像装置の製造方法に係る第６実施例を示した製造工程図である。
【図６８】本発明の固体撮像装置の製造方法に係る第６実施例を示した製造工程図である。
【図６９】本発明の固体撮像装置の製造方法に係る第７実施例を示した製造工程図である。
【図７０】本発明の固体撮像装置の製造方法に係る第７実施例を示した製造工程図である。
【図７１】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程図である。
【図７２】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程図である。
【図７３】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程図である。
【図７４】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程図である。
【図７５】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程図である。
【図７６】本発明の半導体装置の製造方法に係る第３実施例を示した製造工程図である。
【図７７】本発明の半導体装置の製造方法に係る第４実施例を示した製造工程図である。
【図７８】本発明の半導体装置の製造方法に係る第５実施例を示した製造工程図である。
【図７９】本発明の半導体装置の製造方法に係る第５実施例を示した製造工程図である。
【図８０】本発明の半導体装置の製造方法に係る第６実施例を示した製造工程図である。
【図８１】本発明の半導体装置の製造方法に係る第６実施例を示した製造工程図である。
【図８２】従来の固体撮像装置を示した概略平面レイアウト図である。
【図８３】従来の固体撮像装置を示した概略構成断面図である。
【図８４】従来の固体撮像装置のポテンシャル図である。
【図８５】従来の固体撮像装置の製造方法を示した製造工程断面図である。
【発明を実施するための形態】
【００４８】
固体撮像装置の電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保し、素子特性の向上を図るとともに歩留りの向上を図るという目的を、第１膜に形成した第１開口部および第２開口部を、リフロー可能な第２膜もしくは第３膜を用いて選択的に閉塞することにより、第１開口部から第１不純物を基板に選択的に導入することで第１不純物領域（例えば電荷蓄積部）を形成するとともに、第２開口部から第２不純物を基板に選択的に導入することで第２不純物領域（例えば電荷転送部）を形成することで、第１不純物領域と第２不純物領域とを正確な位置に形成することを実現した。
【００４９】
例えば、図１（１）に示すように、基板１０に形成された第１膜１１に第１開口部１２、第２開口部１３を設け、リフロー性を有する第２膜１４を選択的に第２開口部１３に隙間を設けて形成する。次いで、図１（２）に示すように、第２膜１４をリフローすることで第２開口部１３を第２膜１４で埋め込み、他方の第１開口部１２を開口する状態とする。そして第１膜１１、第２膜１４をマスクにして開口されている第１開口部１２より不純物を導入することで第１開口部１２に対応した位置に正確に第１不純物領域１５（例えば電荷蓄積部）を形成することが可能になる。さらに第２膜１４を除去した後、図１（３）に示すように、リフロー性を有する第３膜１６を選択的に第１開口部１２に隙間を設けて形成する。次いで、図１（４）に示すように、第３膜１６をリフローすることで第１開口部１２を第３膜１６で埋め込み、他方の第２開口部１３を開口する状態とする。そして第１膜１１、第３膜１６をマスクにして開口されている第２開口部１３より不純物を導入することで第２開口部１３に対応した位置に正確に第２不純物領域１７（例えば電荷転送部）を形成することが可能になる。このようにして、１層の第１膜１１に形成した第１開口部１２に対応した第１不純物領域１５を形成することができ、第２開口部１３に対応した第２不純物領域１７を形成することが可能になるので、第１不純物領域１５と第２不純物領域１７とを正確な位置に形成することが可能になる。
【実施例１】
【００５０】
本発明の固体撮像装置の製造方法に係る第１実施例を、図２〜図３４の製造工程図によって説明する。各図面では、上図にイメージ領域の模式断面を示し、下図にアライメントマ−ク領域の模式断面を示す。
【００５１】
図２に示すように、半導体基板１０１として、例えばＮ型シリコン基板を用意する。次いで図３に示すように、例えば公知の熱酸化法（例えば熱ＨＣｌ酸化）によって、上記半導体基板１０１表面に酸化膜１０２を形成する。この酸化膜１０２の膜厚は特に定義しないが、５ｎｍ〜２０ｎｍ程度が好ましい。次いで図４に示すように、例えば公知の減圧ＣＶＤ法によって、上記酸化膜１０２上に窒化シリコン膜１０３を形成する。上記窒化シリコン膜１０３は、後に説明するセルフアライメント位置決め用のプラズマ酸化膜（ハードマスク）のドライエッチング時のストッパーとして機能する。さらに図５に示すように、例えば公知のプラズマＣＶＤ法によって、上記窒化シリコン膜１０３上に第１膜１０４を例えばプラズマ酸化膜で形成する。この第１膜１０４は後に行うイオン注入時のマスク材として機能するため、イオン注入条件（例えば、イオン種、注入時の加速電圧）により決定される。ここでは、電荷蓄積部に注入する場合の例を示す。
【００５２】
次に、図６に示すように、通常のレジスト塗布技術を用いて、上記第１膜１０４上にレジスト膜を形成した後、通常のリソグラフィー技術によってレジスト膜をパターニングして、電荷蓄積部を形成する領域上に開口部を形成するとともに電荷転送部を形成する領域上に開口部を形成したレジストパターン１０５を形成する。このとき、露光機のアライメントマークも同一レジスト膜内に設置しておく。これは後に形成する転送電極形成等のアライメントマークとして用いられる。つまり本発明によりセルフアライメントで形成された半導体基板（シリコン）中の電荷蓄積部、垂直転送部および電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部に対し直接的にアライメントができることになりアライメントずれによる素子への特性バラツキや、歩留まり低下を低くすることができる。
【００５３】
次に、図７に示すように、上記レジストパターン〔前記図６参照〕をエッチングマスクに用いて、上記第１膜１０４をパターニングして、電荷蓄積部を形成する領域上に第１開口部１０７を形成するとともに電荷転送部を形成する領域上に第２開口部１０８を形成する。さらにアライメントマ−ク領域にアライメントマ−ク１０９を形成する。その後、不要になったレジストパターン〔前記図６参照〕を除去する。例えば、２μｍ角の画素領域を形成する場合、一例として、第１膜１０４のパターンの幅を０．２μｍ、電荷蓄積部の幅を１μｍ、垂直転送部の幅を０．６μｍに設定すればよい。
【００５４】
次に、図８に示すように、上記第１膜１０４上にリフロー処理が可能な第２膜１１０としてフォトレジストを塗布する。この第２膜１１０は上記第１膜１０４を被覆するように形成される。
【００５５】
次に、図９に示すように、第２開口部１０８内部に第１膜１０４の側壁部に隙間１１１を設けて第２膜１１２を形成する。この第２膜１１２はアライメントマ−ク領域においてはアライメントマ−ク１０９を埋め込むように形成される。具体的には、第１膜１０４を被覆するように第２膜１１２を形成した後、通常のリソグラフィー技術によって、第２開口部１０８において第１膜１０４の側壁部に隙間１１１を形成するように、かつ第１開口部１０７と第２開口部１０８との間における第１膜１０４上、および第１開口部１０７上の第２膜１１２を除去する。例えば第２膜１１２がポジ型レジストであるならば、除去領域を露光した後、現像すればよい。また第２膜１１２がネガ型レジストの場合には、ポジ型レジストとは逆に第２膜１１２を残す領域を露光した後に現像を行えばよい。この結果、イメージ領域においては、第２開口部１０８内に第１膜１０４側に隙間１１１を設けて第２膜１１２が形成された。
【００５６】
次いで図１０に示すように、第２膜１１２のリフロー処理を行う。このリフロー処理は、第２膜１１２の熱軟化点より高い温度で処理することにより第２膜１１２を流動化させて第１膜１０４によってその流動化をせき止めることにより、第２開口部１０８内を第２膜１１２で完全に被覆する処理である。この結果、垂直転送部を形成する領域上が第２膜１１２によってマスキングされる。一方、第１開口部１０７は開口状態が保持されている。このリフロー処理では、上記隙間１１１を設けたことにより、第２膜１１２が第２開口部１０８より溢れるのが防止されている。
【００５７】
次に、図１１に示すように、上記第１膜１０４および第２膜１１２をマスクに用いてイオン注入を行う。このイオン注入は、第１膜１０４に開口された第１開口部より、電荷蓄積部のｎ型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板１０１中に導入して、電荷蓄積部１３１のｎ型不純物領域１３２を形成する。このイオン注入では、第１膜１０４に形成された第１開口部１０７によってイオン注入位置が規定される。その後、上記第２膜１１２を除去する。
【００５８】
次に、図１２に示すように、第１開口部１０７内部に第１膜１０４の側壁に隙間１１３を設けて第３膜１１４を形成する。この第３膜１１４はアライメントマ−ク領域においてはアライメントマ−ク１０９を埋め込むように形成される。具体的には、第１膜１０４を被覆するように第３膜１１４を形成した後、通常のリソグラフィー技術によって、第１開口部１０７において第１膜１０４の側壁に隙間１１３を生じるように、かつ第１開口部１０７と第２開口部１０８との間における第１膜１０４上、および第２開口部１０８上の第３膜１１４を除去する。例えば第３膜１１４がポジ型レジストであるならば、除去領域を露光した後、現像すればよい。また第３膜１１４がネガ型レジストの場合には、ポジ型レジストとは逆に第３膜１１４を残す領域を露光した後に現像を行えばよい。この結果、イメージ領域においては、第１開口部１０７内に第１膜１０４側に隙間１１３を設けて第３膜１１４が形成された。
【００５９】
次いで図１３に示すように、第３膜１１４のリフロー処理を行う。このリフロー処理は、第３膜１１４の熱軟化点より高い温度で処理することにより第３膜１１４を流動化させて第１膜１０４によってその流動化をせき止めることにより、第１開口部１０７内を第３膜１１４で完全に被覆する処理である。この結果、垂直転送部を形成する領域上が第３膜１１４によってマスキングされる。一方、第２開口部１０８は開口状態が保持されている。このリフロー処理では、上記隙間１１３を設けたことにより、第３膜１１４が第１開口部１０７より溢れるのが防止されている。
【００６０】
次に、図１４に示すように、上記第１膜１０４および第３膜１１４をマスクに用いてイオン注入を行う。このイオン注入は、第１膜１０４に開口された第２開口部１０８より、電荷転送部のｎ型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板１０１中に導入して電荷転送部１３４のｎ型不純物領域１３５を形成する。このイオン注入では、第１膜１０４に形成された第２開口部１０８によってイオン注入位置が規定される。さらに、上記第１膜１０４および第３膜１１２をマスクに用いてｐ型不純物をイオン注入することにより、半導体基板１０１に形成される電荷転送部１３４のｎ型不純物領域１３５の下層に、ｐ型不純物として例えばホウ素イオンを導入してｐ型不純物領域１３６をする。これによって、電荷転送部１３４のｎ型不純物領域１３５とその下層に接合するｐ型不純物領域１３６とが形成される。その後、上記第３膜１１２を除去する。なお、ｎ型不純物領域１２５の形成とｐ型不純物領域１３６の形成は、どちらを先に行ってもかまわない。その後、上記第３膜１１４を除去する。
【００６１】
次に、電荷蓄積部１３１に蓄積された電荷を読み出すための読み出しゲート部の製造工程を以下に説明する。
【００６２】
次に、図１５に示すように、上記第１膜１０４を被覆する第４膜１１５を形成する。この第４膜１１５はアライメントマ−ク領域においては第１膜１０４に形成されたアライメントマ−ク１０９を埋め込むように形成される。その後通常のリソグラフィー技術によって、第１膜１０４に形成されている第１開口部１０７と第２開口部１０８との間でかつ読み出しゲート部を形成する領域上の上記第１膜１０４の側壁部分に隙間１１６を形成するようにして、読み出しゲート部を形成する領域上における第１膜１０４上の第４膜１１５を除去する。
【００６３】
なお、図１６に示すように、必ずしも第４膜１１５のリソグラフィーによる加工は、半導体基板１０１上に形成される窒化シリコン膜１１３上に達する必要はなく、例えば第１膜１０４の側壁に沿ったくさび形状の隙間を形成しても、同様なる作用効果が得られる。
【００６４】
次に、図１７に示すように、レジストからなる第４膜１１５のみをリフローして第１開口部１０７と第２開口部１０８との間のゲート読み出し部となる領域上の第１膜１０４を露出させるとともに少なくとも電荷蓄積部１３１が形成された第１開口部１０７底部および電荷転送部１３４が形成された第２開口部１０８底部を第４膜１１５で被覆する。このとき、素子分離領域を形成する領域上の第１膜１０４上は第４膜１１５に被覆された状態とする。このリフロー処理では、上記隙間１１６〔前記図１５参照〕を設けたことにより、第４膜１１５が読み出しゲート部を形成する領域上における第１膜１０４上を覆うのが防止されている。
【００６５】
次に、露出した部分の第１膜１０４のみを、例えばエッチングにより除去して、図１８に示すように、読み出しゲート部を形成する領域上における第４膜１１５に第３開口部１１７を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。
【００６６】
次に、図１９に示すように、上記第４膜１１５をマスクに用いて上記第３開口部１１７より半導体基板１０１にｐ型不純物を導入して読み出しゲート部１３７を形成する。このｐ型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第４膜１１５を除去する。
【００６７】
次に、隣接する画素領域を分離するための素子分離領域の製造工程を以下に説明する。
【００６８】
次に、図２０に示すように、上記第１膜１０４を被覆する第５膜１１８を形成する。この第５膜１１８はアライメントマ−ク領域においては第１膜１０４に形成されたアライメントマ−ク１０９を埋め込むように形成される。その後通常のリソグラフィー技術によって、素子分離領域を形成する領域上の上記第１膜１０４の側壁部分に隙間１１９を形成するようにして、素子分離領域を形成する領域上における第１膜１０４上の第５膜１１８を除去する。
【００６９】
なお、図２１に示すように、必ずしも第５膜１１８のリソグラフィーによる加工は、半導体基板１０１上に形成される窒化シリコン膜１１３上に達する必要はなく、例えば第１膜１０４の側壁に沿ったくさび形状の隙間を形成しても、同様なる作用効果が得られる。
【００７０】
次に、図２２に示すように、レジストからなる第５膜１１８のみをリフローしてゲート読み出し部となる領域上の第１膜１０４を露出させるとともに少なくとも電荷蓄積部１３１、読み出しゲート部１３７、電荷転送部１３４が形成された領域上をリフローした第５膜１１８で被覆する。このリフロー処理では、上記隙間１１９〔前記図２０参照〕を設けたことにより、第５膜１１８が素子分離領域を形成する領域上における第１膜１０４上を覆うのが防止されている。
【００７１】
次に、露出した部分の第１膜１０４のみを、例えばエッチングにより除去して、図２３に示すように、素子分離領域を形成する領域上における第５膜１１８に第４開口部１２０を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。
【００７２】
次に、図２４に示すように、上記第５膜１１８をマスクに用いて上記第４開口部１２０より半導体基板１０１にｐ型不純物を導入して素子分離領域１３８を形成する。このｐ型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第５膜１１８を除去する。
【００７３】
上記製造方法によれば、ＣＣＤ固体撮像素子における、電荷蓄積部１３１のｎ型不純物領域１３２、電荷転送部部１３４のｎ型不純物領域１３５とｐ型不純物領域１３６、を読み出す読み出しゲート部１３７のｐ型不純物領域、さらには画素領域を区分する素子分離領域１３８のｐ型不純物領域を、無機膜で形成されたハードマスク（第１膜１０４）を利用してセルフアライメントで形成することができる。ここで、電荷蓄積部１３１の形成工程と、電荷転送部１３４の形成工程の工程順は逆であってもよい。また読み出しゲート部１３７の形成工程と素子分離領域１３８の形成工程の工程順は逆でも構わない。また、各フォトレジストのパターニングの際に用いるアライメントマークは、第１膜１０４に形成したアライメントマーク１０９を用いることができる。
【００７４】
次に、第１膜１０４に形成されたアライメントマーク１０９を下地の半導体基板１０１に転写し、半導体基板１０１上に堆積された、第１膜１０４、窒化シリコン膜１０３、酸化膜１０２を除去し、ベアーな半導体基板１０１を露出させる工程を説明する。
【００７５】
その後、レジストからなる第５膜１１８を除去する。図２５は、不要になったレジストからなる第５膜１１８〔前記図２４参照〕を除去した状態を示す。したがって、窒化シリコン膜１０３が露出する。このレジストの剥離は、公知のレジストアッシング法と、ウエット処理（例えば、硫酸＋過酸化水素水を用いた処理）との組み合わせにて行うことができる。なお、レジストからなる第２膜１１２、第３膜１１４、第４膜１１５の除去も第５膜１１８の除去と同様なプロセスで行うことができる。
【００７６】
次に、図示はしないが、レジスト塗布、リソグラフィー技術によって、アライメントマーク１０９上を開口するレジストマスクを形成した後、図２６に示すように、公知のドライエッチ法により、アライメントマーク１０９内の窒化シリコン膜１０３をエッチングする。
【００７７】
次いで図２７に示すように、公知のドライエッチ法により、アライメントマーク１０９内の酸化膜１０２をエッチングする。
【００７８】
次いで図２８に示すように、公知のドライエッチ法により、アライメントマーク１０９内の半導体基板１０１をエッチングして、半導体基板１０１にアライメントマーク１２１を形成する。このようにして、第１膜１０４に形成したアライメントマーク１０９が半導体基板１０１に転写される。その後、図示していないレジストを除去する。
【００７９】
次に、公知のウエットエッチングにより、第１膜１０４を除去する。したがって、図２９に示すように、窒化シリコン膜１０３が露出する。このウエットエッチングは、例えば弗酸系エッチング液を用いることができる。次いで公知のウエットエッチングにより、窒化シリコン膜１０３を除去する。したがって、図３０に示すように、酸化シリコン膜１０２が露出する。このウエットエッチングは、例えば熱リン酸エッチング液を用いることができる。さらに公知のウエットエッチングにより、酸化膜１０２を除去する。したがって、図３１に示すように、半導体基板１０１が露出する。このウエットエッチングは、例えば弗酸系エッチング液を用いることができる。
【００８０】
次に、図３２に示すように、公知の熱酸化法（例えば熱ＨＣｌ酸化）によって、半導体基板１０１表面を酸化膜して、酸化膜１２２を形成する。
【００８１】
次に、ＣＣＤ固体撮像装置の水平方向に形成される素子分離領域、すなわち垂直方向に配列される画素領域を分離する素子分離領域の形成方法を説明する。
【００８２】
図３３に示すように、公知のレジスト塗布技術によって、上記酸化膜１２２上にレジスト膜１２３を形成した後、公知のリソグラフィー技術によって、素子分離領域を形成する領域上のレジスト膜１２３に開口部１２４を形成する。
【００８３】
次に、図３４に示すように、上記レジスト膜１２３をイオン注入マスクに用いて上記開口部１２４より半導体基板１０１にｐ型不純物として、例えばホウ素をイオン注入し、ｐ型不純物領域からなる素子分離領域１３９を形成する。この素子分離領域１３９は前記素子分離領域１３８と接続されている。
【００８４】
その後、不要になったレジスト膜１２３を公知のレジストアッシング法と、ウエット処理（例えば、硫酸＋過酸化水素水を用いた）との組み合わせにて除去する。レジスト膜１２３を除去した状態を図３５に示す。したがって、酸化膜１２２が露出される。
【００８５】
以上説明したようにして、ＣＣＤ固体撮像装置における、電荷蓄積部１３１、電荷転送部１３４、読み出しゲート部１３７および素子分離領域１３８、１３９が形成された。
【００８６】
なお、アライメントマーク形成に関しては、必ずしも半導体基板１０１に転写する必要はない。また、第１膜１０４を構成する材料、エッチング剤等に関しては、上記実施例に示した材料やプロセスフローには特に制限はなく、本発明によるセルフアライメント法が実現できれば、上記以外の材料を用いることができる。例えば、第１膜１０４は酸化シリコン系材料であればよく、またはコンタミネーションを起こさないものであれば他の材質の酸化膜を用いることも可能である。
【００８７】
本発明の製造方法により固体撮像装置を形成することで、電荷読み出し電圧を安定化させることが可能となり、またブルーミング特性を改善することが可能となる。
【実施例２】
【００８８】
次に、本発明の固体撮像装置の製造方法に係る第２実施例として、転送電極位置に対応してパターン幅を変化させることでレジスタ転送方向に打ち込まれるイオンによってフリンジング電界を強化する構造の製造方法を、図３６に示す製造工程図によって説明する。
【００８９】
図３６（１）に示すように、シリコン基板２０１上にインプラ打ち込み用の酸化膜２０２を例えば１０ｎｍ〜２０ｎｍ程度の厚さに形成し、その上部に第１膜となるポリシリコン膜を例えば５０ｎｍ〜２０００ｎｍの厚さに堆積して形成する。次いで通常のリソグラフィー技術およびエッチング技術によって、ＣＣＤチャネル中央部にポリシリコン膜を残すようにパターニングを行う。この結果、図示されているように、ポリシリコンからなる第１膜２０３が形成される。その後、上記ポリシリコン膜のパターニングに用いたレジスト膜を除去する。上記第１膜２０３はポリシリコンに限定されることはなく、窒化膜、アモルファスシリコン等を用いることもできる。また、上記第１膜２０３はストライプ状に形成される、もしくは、第１膜２０３は一様な幅ではなく、後に形成される転送電極位置に対応して電荷転送方向に幅が一様でない構造としてもよい。
【００９０】
次に図３６（２）に示すように、開口部２０４内に上記第１膜２０３が位置するようにＣＣＤレジスタ部上に開口部２０４を有する第２膜２０５を例えばレジストで形成する。そして、上記第１膜２０３および第２膜２０５をマスクに用いて例えばイオン注入により、シリコン基板２０１にｎ型不純物（例えばヒ素（Ａｓ）、リン（Ｐ））を打ち込み、ＮチャネルＢＣＣＤの高濃度不純物領域２１１を形成する。このとき、上記開口部２０４内の第１膜２０３がマスクとして機能する。なお、ｎ型不純物だけでなくｐ型不純物をｎ型不純物に対応させて打ち込んでもよい。
【００９１】
その後、酸化膜に対して選択的に除去できるエッチング方法によって上記第１膜２０３を除去する。次に、図３６（３）に示すように、第２膜２０５をマスクに用いて例えばイオン注入により、レジスタ部全面に、ｎ型不純物（例えばヒ素（Ａｓ））を先に打ち込んだｎ型不純物よりも低ドーズ量で高エネルギーに打ち込むことで、高濃度不純物領域２１１を含むとともに高濃度不純物領域２１１よりも深い位置に達する低濃度ｎ型不純物領域２１２を形成する。それとともに、ＢＣＣＤのｐ型不純物としてホウ素を打ち込み、低濃度ｎ型不純物領域２１２の下層にＰウエル２１３を形成する。
【００９２】
その後、上記第２膜２０５を剥離する。前記第２膜２０５を剥離した後の状態を図３６（４）に示す。したがって、酸化膜２０２が露出される。その後、センサ部、読み出しゲート部、素子分離領域、電極等を形成するプロセスを行う。
【００９３】
上記製造方法によれば、第１膜２０３の幅を制御することで高濃度領域の幅を変化させることにより、取り扱い電荷量が小さいときの転送電界を増大させることが可能になる。例えば、ＣＣＤ撮像素子の垂直ＣＣＤの取り扱い電荷量を上記構成とすることにより１０％から３０％程度増大することができる。また、チャネル両サイドのイオン打ち込み領域幅を転送電極位置に対応させて変化させることで、転送方向にフリンジング電界を強化でき、転送効率の高いＣＣＤレジスタを得ることができる。
【００９４】
イオン打ち込みのマスクとなるポリシリコン膜厚については、ＣＣＤレジスタ部に打ち込むイオンのエネルギーによって決められる。例えばＢＣＣＤのｎ型不純物としてヒ素（Ａｓ）を１００ｋｅＶで打ち込む場合には、Ａｓのポリシリコンに対する飛程ＲｐおよびΔＲｐはそれぞれ６０ｎｍ、２３ｎｍ程度であるので、そのマスクとなるＲｐ＋３ΔＲｐ＝１３０ｎｍ程度のポリシリコン膜でよいことになる。ここで、ＢＣＣＤ下のウエル用にボロンなどを上記Ａｓパターンと合わせて打ち込む場合には、ボロン打ち込みのエネルギーが一般的に高いために、ボロン打ち込みで必要なポリシリコンマスク厚が決められる。ボロンの打ち込みエネルギーが２００ｋｅＶだとすると、上記と同様な計算からポリシリコン厚は８００ｎｍ程度必要になる。マスクとしてポリシリコンでなく窒化シリコンを用いる場合も同様にマスクとなる窒化シリコン膜厚が決めらてくる。またレジスタ中央のポリシリコン幅については、ＣＣＤ幅（垂直ＣＣＤチャネル幅）が０．６ミクロンであった場合に、このような微細な寸法においては、サイドの高濃度領域と均等程度の幅の０．２μｍにすることが加工の精度確保上妥当である。窒化シリコン膜を用いる場合も同様である。
【実施例３】
【００９５】
次に、本発明の固体撮像装置の製造方法に係る第３実施例として、電荷蓄積部、垂直電荷転送部の両サイドに、もしくは電荷蓄積部の周辺部、垂直電荷転送部の両サイドのｎ型領域部にｎ型不純物濃度の高い不純物領域をセルフアライメントにより形成し、電荷蓄積部の蓄積電荷量と垂直電荷転送部の取り扱い電荷量を向上させる技術を、図３７〜図４９によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。
【００９６】
図３７（１）に示すように、半導体基板３０１としてｎ型シリコン基板を用意する。次いで図３７（２）に示すように、公知の熱酸化法により、半導体基板３０１上に酸化（酸化シリコン）膜３０２を形成する。次いで図３７（３）に示すように、公知の減圧ＣＶＤ法により、酸化膜３０２上に窒化シリコン膜３０３を形成する。この窒化シリコン膜３０３は、ハードマスク形成時のエッチングストップ層として機能する。
【００９７】
次に、図３８（４）に示すように、半導体基板３０１中にホウ素を注入（例えばイオン注入）し、ｐ型不純物領域３０４を形成する。このｐ型不純物領域３０４はオーバフロードレインとして機能する。
【００９８】
次に、図３８（５）に示すように、上記窒化シリコン膜３０３上に第１膜３０５を形成する。この第１膜３０５は、例えば公知のプラズマＣＶＤ法によりプラズマ酸化膜で形成される。このプラズマ酸化膜は、セルフアライメント用ハードマスクとして機能し、後に行うレジストリフローによるイオン注入領域形成時、またポリシリコン（Ｐｏｌｙ−Ｓｉ）成膜により垂直電荷転送部、電荷蓄積部内のＮ型領域中の濃度調整時における支持体として重要な機能を果たす。上記第１膜３０５の構成材料としては、プラズマ酸化膜に限らずにプラズマ窒化膜、ノンドープトガラス（ＮＳＧ）膜、プラズマＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等を用いることができる。また、第１膜３０５のドライエッチング時にレジストの細りによる形状を改善する目的として、第１膜３０５上に減圧ＣＶＤ法により窒化シリコン膜を形成して、第１膜３０５のエッチング加工のハードマスクとしてもよい。
【００９９】
次に、図３８（６）に示すように、公知のレジスト塗布、リソグラフィー技術により、第１膜３０５上にレジストパターン３０６をストライプ状に形成する。図中、（ａ）で示す領域は後に形成する垂直電荷転送部、（ｂ）で示す領域は後に形成する電荷蓄積部、（ｃ）で示す領域は後に形成する垂直転送部へ電荷を移動する読み出しゲート部、（ｄ）で示す領域は後に形成する素子分離領域を示す。
【０１００】
次に、レジストパターン３０６をエッチングマスクに用いて公知のドライエッチング技術により、第１膜３０５をエッチングして、図３９（７）に示すように、読み出しゲート部および素子分離領域を形成する領域上に第１膜３０５をストライプ状に残す。すなわち、電荷蓄積部を形成する領域（一部素子分離領域が形成される領域上も含む）上の第１膜３０５に第１開口部３０７を形成するとともに電荷転送部を形成する領域上の第２膜３０５に第２開口部３０８を形成する。その後、レジストパターン３０６を剥離する。図面では、レジストパターン３０６を剥離した状態を示した。上記第１膜３０５のエッチングは、窒化シリコン膜３０３と選択比の取れるエッチング条件に設定される。
【０１０１】
次に、図３９（８）に示すように、上記窒化シリコン膜３０３上に上記第１膜３０５を被覆する第２膜３０９を形成する。この第２膜３０９にはリフロー可能なレジストを用いる。
【０１０２】
次に、図３９（９）に示すように、通常のリソグラフィー技術によって、第１開口部３０７において第１膜３０５の側壁部に隙間３１０を形成するように、かつ第１開口部３０７と第２開口部３０８との間における第１膜３０５上、および第２開口部３０８上の第２膜３０９を除去する。この結果、第１開口部３０７内に第１膜３０５側に隙間３１０を設けて第２膜３０９が形成された。
【０１０３】
次に、図４０（１０）に示すように、第２膜３０９のリフロー処理を行う。このリフロー処理は、第２膜３０９の熱軟化点より高い温度で処理することにより第２膜３０９を流動化させて第１膜３０５によってその流動化をせき止めることにより、第１開口部３０７内を第２膜３０９で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第２膜３０９によってマスキングされる。一方、第２開口部３０８は開口状態が保持されている。このリフロー処理では、上記隙間３１０を設けたことにより、第２膜３０９が第１開口部３０７より溢れるのが防止されている。
【０１０４】
次に、図４０（１１）に示すように、上記第１膜３０５および第２膜３０９をマスクに用いてイオン注入を行う。このイオン注入は、第１膜３０５に開口された第２開口部３０８より、電荷転送部のｎ+型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板３０１中に導入して電荷転送部３３１のｎ+型不純物領域（ｎ型高濃度不純物領域）３３２を形成する。このイオン注入では、第１膜３０５に形成された第２開口部３０８によってイオン注入位置が規定される。さらに、上記第１膜３０５および第２膜３０９をマスクに用いてｐ型不純物をイオン注入することにより、半導体基板３０１に形成される電荷転送部３３１のｎ+型不純物領域３３２の下層に、ｐ型不純物として例えばホウ素イオンを導入してｐ型不純物領域３３４をする。これによって、電荷転送部３３１のｎ+型不純物領域３３２とその下層に接合するｐ型不純物領域３３４とが形成される。なお、ｎ+型不純物領域３３２の形成とｐ型不純物領域３３４の形成は、どちらを先に行ってもかまわない。
【０１０５】
その後上記第２膜３０９を除去する。第２膜３０９を除去した状態を図４０（１２）に示す。したがって、第１開口部３０７が再び開口され、第１膜３０５が露出される。
【０１０６】
次に、図４１（１３）に示すように、上記窒化シリコン膜３０３上に上記第１膜３０５を被覆する第３膜３１１を形成する。この第３膜３１１にはリフロー可能なレジストを用いる。
【０１０７】
次に、図４１（１４）に示すように、通常のリソグラフィー技術によって、第２開口部３０８において第１膜３０５の側壁部に隙間３１２を形成するように、かつ第１開口部３０７と第２開口部３０８との間における第１膜３０５上、および第１開口部３０７上の第３膜３１１を除去する。この結果、第２開口部３０８内に第１膜３０５側に隙間３１２を設けて第３膜３１１が形成された。
【０１０８】
次に、図４１（１５）に示すように、第３膜３１１のリフロー処理を行う。このリフロー処理は、第３膜３１１の熱軟化点より高い温度で処理することにより第３膜３１１を流動化させて第１膜３０５によってその流動化をせき止めることにより、第２開口部３０８内を第３膜３１１で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第３膜３１１によってマスキングされる。一方、第１開口部３０７は開口状態が保持されている。このリフロー処理では、上記隙間３１２を設けたことにより、第３膜３１１が第２開口部３０８より溢れるのが防止されている。
【０１０９】
次に、図４２（１６）に示すように、上記第１膜３０５および第３膜３１１をマスクに用いてイオン注入を行う。このイオン注入は、第１膜３０５に開口された第１開口部３０７より、電荷蓄積部のｎ型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板３０１中に導入して、電荷蓄積部３３５のｎ+型不純物領域（ｎ型高濃度不純物領域）３３６を形成する。このイオン注入では、第１膜３０５に形成された第１開口部３０７によってイオン注入位置が規定される。
【０１１０】
その後、上記第３膜３１１を除去する。図４２（１７）に第３膜３１１を除去した後の状態を示す。したがって、第２開口部３０８が再び開口され、第１膜３０５が露出される。上記説明した電荷蓄積部１３４および垂直電荷転送部１３１に関してのプロセス順は特に問わない。
【０１１１】
次に、図４２（１８）に示すように、第１膜３０５を被覆するように、第４膜３１３を形成する。この第４膜３１３は、コンフォーマルにかつ成膜されることが重要であり、例えば公知の減圧ＣＶＤ法によりポリシリコン膜で形成される。この第４膜３１３の膜厚がｎ型不純物領域の濃度調整幅となる。なお、ポリシリコン膜の他に窒化シリコン膜で形成することも可能であり、膜種を変える場合は後に行う加工条件を考慮してプロセスを組み立てれば良い。
【０１１２】
次に、図４３（１９）に示すように、上記第４膜３１３を被覆するレジスト膜３１４を形成する。次いで図４３（２０）に示すように、通常のリソグラフィー技術によって、上記レジスト膜３１４に第２開口部３０８上に開口部を形成するとともに第１開口部３０７上をレジスト膜３１４で覆っておく。このとき、第４膜３１３が第１膜３０５表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。
【０１１３】
次に、図４３（２１）に示すように、レジスト膜３１４および第２開口部３０８側壁に形成された第４膜３１３をマスクに用いて、第２開口部３０８側壁に形成された部分を除く第１開口部３０８底部に形成された第４膜３１３を通して、半導体基板３０１に形成されたｎ+型不純物領域（ｎ型高濃度不純物領域）３３２にｐ型不純物を導入する。この結果、半導体基板３０１にｎ型不純物のみを導入したｎ+型不純物領域（ｎ型高濃度不純物領域）３３２と、半導体基板３０１にｎ型不純物とｐ型不純物とを導入したｎ型不純物領域（ｎ型低濃度不純物領域）３３３とが隣接して形成される。これにより、垂直電荷転送部３３１のＮ領域がｎ+型不純物領域（ｎ型高濃度不純物領域）３３２およびｎ型不純物領域（ｎ型低濃度不純物領域）３３３とにセルフアライメントにより形成された。
【０１１４】
その後、上記レジスト膜３１４を除去する。レジスト膜３１４を剥離した状態を図４４（２２）に示す。したがって、第４膜３１３が再び全面に露出される。
【０１１５】
次に、図４４（２３）に示すように、上記第４膜３１３を被覆するレジスト膜３１５を形成する。次いで図４４（２４）に示すように、通常のリソグラフィー技術によって、上記レジスト膜３１５に第１開口部３０７上に開口部を形成するとともに第２開口部３０８上をレジスト膜３１５で覆っておく。このとき、第４膜３１３が第１膜３０５表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。
【０１１６】
次に、図４５（２５）に示すように、レジスト膜３１５および第１開口部３０７側壁に形成された第４膜３１３をマスクに用いて、第２開口部３０８側壁に形成された部分を除く第１開口部３０７底部に形成された第４膜３１３を通して、半導体基板３０１に形成されたｎ+型不純物領域（ｎ型高濃度不純物領域）３３６にｐ型不純物を導入する。この結果、半導体基板３０１にｎ型不純物のみを導入したｎ+型不純物領域（ｎ型高濃度不純物領域）３３６と、半導体基板３０１にｎ型不純物とｐ型不純物とを導入したｎ型不純物領域（ｎ型低濃度不純物領域）３３７とが隣接して形成される。これにより、電荷蓄積部３３５のＮ領域がｎ+型不純物領域（ｎ型高濃度不純物領域）３３６およびｎ型不純物領域（ｎ型低濃度不純物領域）３３７とにセルフアライメントにより形成された。
【０１１７】
その後、上記レジスト膜３１５を除去する。レジスト膜３１５を剥離した状態を図４５（２６）に示す。したがって、第４膜３１３が再び全面に露出される。
【０１１８】
その後、上記第４膜３１３を除去する。第４膜３１３を剥離した状態を図４５（２７）に示す。したがって、第１膜３０５が再び露出される。
【０１１９】
したがって、上記製造工程によれば、第４膜３１３の一回の成膜で、（垂直）電荷転送部３３１と電荷蓄積部３３５におけるＮ型領域の濃度調整を行うことが可能になり、両者の両サイドｎ+型不純物領域３３２、３３６の幅は実質的に等しいものとなる。ここで、ｎ+型不純物領域３３２、３３６の幅を変化させたい場合は、垂直電荷転送部３３１、電荷蓄積部３３５へのイオン注入時において、第４膜３１３の膜厚を変えて成膜し直せばよい。
【０１２０】
次に、電荷蓄積部３３５に蓄積された電荷を読み出すための読み出しゲート部の製造工程を以下に説明する。
【０１２１】
次に、図４６（２８）に示すように、上記第１膜３０５を被覆する第５膜３１６を形成する。その後、図４６（２９）に示すように、通常のリソグラフィー技術によって、第１膜３０５に形成されている第１開口部３０７と第２開口部３０８との間でかつ読み出しゲート部を形成する領域上の上記第１膜３０５の側壁部分に隙間３１７を形成するようにして、読み出しゲート部を形成する領域上における第１膜３０５上の第５膜３１６を除去する。
【０１２２】
次に、図４６（３０）に示すように、レジストからなる第５膜３１６のみをリフローして第１開口部３０７と第２開口部３０８との間のゲート読み出し部となる領域上の第１膜３０５を露出させるとともに少なくとも電荷蓄積部３３５が形成された第１開口部３０７底部および電荷転送部３３１が形成された第２開口部３０８底部を第５膜３１６で被覆する。このとき、素子分離領域を形成する領域上の第１膜３０５上は第５膜３１６に被覆された状態とする。このリフロー処理では、上記隙間３１７を設けたことにより、第５膜３１６が読み出しゲート部を形成する領域上における第１膜３０５上を覆うのが防止されている。
【０１２３】
次に、露出した部分の第１膜３０５のみを、例えばエッチングにより除去して、図４７（３１）に示すように、読み出しゲート部を形成する領域上における第５膜３１６に第３開口部３１８を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。
【０１２４】
次に、図４７（３２）に示すように、上記第５膜３１６をマスクに用いて上記第３開口部３１８より半導体基板３０１にｐ型不純物を導入して読み出しゲート部３３８を形成する。このｐ型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第５膜３１６を除去する。第５膜３１６を除去した後の状態を図４７（３３）に示す。したがって、第１膜３０５が再び全面に露出される。
【０１２５】
次に、隣接する画素領域を分離するための素子分離領域の製造工程を以下に説明する。図４８（３４）に示すように、上記第１膜３０５を被覆する第６膜３１９を形成する。その後図４８（３５）に示すように、通常のリソグラフィー技術によって、素子分離領域を形成する領域上の上記第１膜３０５の側壁部分に隙間３２０を形成するようにして、素子分離領域を形成する領域上における第１膜３０５上の第６膜３１９を除去する。
【０１２６】
次に、図４８（３６）に示すように、レジストからなる第６膜３１９のみをリフローしてゲート読み出し部となる領域上の第１膜３０５を露出させるとともに少なくとも電荷転送部３３１、読み出しゲート部３３８、電荷蓄積部３３５が形成された領域上をリフローした第６膜３１９で被覆する。このリフロー処理では、上記隙間３２０を設けたことにより、第６膜３１９が素子分離領域を形成する領域上における第１膜３０５上を覆うのが防止されている。
【０１２７】
次に、露出した部分の第１膜３０５のみを、例えばエッチングにより除去して、図４９（３７）に示すように、素子分離領域を形成する領域上における第６膜３１９に第４開口部３２１を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。
【０１２８】
次に、図４９（３８）に示すように、上記第６膜３１９をマスクに用いて上記第４開口部３２１より半導体基板３０１にｐ型不純物を導入して素子分離領域３３９を形成する。このｐ型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第６膜３１９を除去する。第６膜３１９を除去した後の状態を図４９（３９）に示す。この結果、垂直方向の電荷転送部３３１において垂直方向両側にストライプ状にｎ+型不純物領域３３２を形成することができ、また電荷蓄積部３３５において垂直方向両側にストライプ状にｎ+型不純物領域３３６を形成することができた。
【０１２９】
さらに図示はしないが、ＣＣＤ固体撮像装置の水平方向に形成される素子分離領域、すなわち垂直方向に配列される画素領域を分離する素子分離領域を形成する。この形成方法は、前述の実施例１と同様である。また、読み出しゲートの形成方法、素子分離領域の形成方法にかんしては前述の実施例１の図１６、図２１で説明したプロセスを用いることができる。
【０１３０】
上記製造方法によれば、ＣＣＤ固体撮像素子における、電荷蓄積部３３５のＮ型領域、電荷転送部３３１のＮ型領域、読み出しゲート部３３８のｐ型不純物領域、さらには画素領域を区分する素子分離領域３３９のｐ型不純物領域を、無機膜で形成されたハードマスク（第１膜３０５）を利用してセルフアライメントで形成することができる。
【０１３１】
次に、前記実施例３で製造された固体撮像装置における水平方向ポテンシャルプロファイル模式図を図５０に示す。図５０中のＯ〜Ａは電荷蓄積部（Ｏ）から電荷流出防止部（Ａ）のポテンシャルプロファイル模式図であり、図５０中のＯ〜Ｂは電荷蓄積部（Ｏ）から深さ方向（Ｂ）のポテンシャルプロファイル模式図である。また図５０に示す破線は電荷蓄積部および垂直電荷転送部の両サイド（電荷蓄積部の周辺部含み）にｎ+型不純物領域がない場合のポテンシャルプロファイルであり、実線はｎ+型不純物領域を形成した場合のポテンシャルプロファイルのイメージである。図５０に示すように、垂直方向における電荷転送部および電荷蓄積部のポテンシャルが深くなっていることが判る。
【０１３２】
したがって、本発明の実施例３による製造方法により固体撮像装置を形成することで、電荷読み出し電圧を安定化させることが可能となり、またブルーミング特性を改善することが可能となる。
【実施例４】
【０１３３】
次に、本発明の固体撮像装置の製造方法に係る第４実施例として、電荷蓄積部、垂直電荷転送部の両サイドに、もしくは電荷蓄積部の周辺部、垂直電荷転送部の両サイドのｎ型領域部にｎ型不純物濃度の高い不純物領域をセルフアライメントにより形成し、電荷蓄積部の蓄積電荷量と垂直電荷転送部の取り扱い電荷量を向上させる技術を、図５１〜図６４によって説明する。すなわち、この製造方法では、電荷蓄積部周辺部の水平方向に加え、より電荷蓄積部の蓄積電荷量を増加させるために、垂直方向にもＮ領域の濃度を調整する目的で電荷蓄積部を取り囲む形でハードマスクを形成し、セルフアライメント法により前述Ｎ領域の濃度を調整する製造方法について説明するものである。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。
【０１３４】
図５１（１）に示すように、半導体基板４０１としてｎ型シリコン基板を用意する。次いで図５１（２）に示すように、公知の熱酸化法により、半導体基板４０１上に酸化（酸化シリコン）膜４０２を形成する。次いで図５１（３）に示すように、公知の減圧ＣＶＤ法により、酸化膜４０２上に窒化シリコン膜４０３を形成する。この窒化シリコン膜４０３は、ハードマスク形成時のエッチングストップ層として機能する。
【０１３５】
次に、図５２（４）に示すように、半導体基板４０１中にホウ素を注入（例えばイオン注入）し、ｐ型不純物領域４０４を形成する。このｐ型不純物領域４０４はオーバフロードレインとして機能する。
【０１３６】
次に、図５２（５）に示すように、上記窒化シリコン膜４０３上に第１膜４０５を形成する。この第１膜４０５は、例えば公知のプラズマＣＶＤ法によりプラズマ酸化膜で形成される。このプラズマ酸化膜は、セルフアライメント用ハードマスクとして機能し、後に行うレジストリフローによるイオン注入領域形成時、またポリシリコン（Ｐｏｌｙ−Ｓｉ）成膜により垂直電荷転送部、電荷蓄積部内のＮ型領域中の濃度調整時における支持体として重要な機能を果たす。上記第１膜４０５の構成材料としては、プラズマ酸化膜に限らずにプラズマ窒化膜、ノンドープトガラス（ＮＳＧ）膜、プラズマＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等を用いることができる。また、第１膜４０５のドライエッチング時にレジストの細りによる形状を改善する目的として、第１膜４０５上に減圧ＣＶＤ法により窒化シリコン膜を形成して、第１膜４０５のエッチング加工のハードマスクとしてもよい。
【０１３７】
次に、図５２（６）に示すように、公知のレジスト塗布、リソグラフィー技術により、第１膜４０５上に電荷蓄積部を形成する領域上を囲むようにディスクリートパターンにレジストパターン４０６を形成する。なお、レジストパターン４０６は、ストライプ等（垂直素子分離領域上の領域を細らせた形状）のパターンで形成しても差し支え無い。図中、（ａ）で示す領域は後に形成する垂直電荷転送部、（ｂ）で示す領域は後に形成する電荷蓄積部、（ｃ）で示す領域は後に形成する垂直転送部へ電荷を移動する読み出しゲート部、（ｄ）で示す領域は後に形成する素子分離領域を示す。
【０１３８】
次に、図５３（７）に示すように、レジストパターン４０６〔前記図５２（６）参照〕をエッチングマスクに用いて公知のドライエッチング技術により、第１膜４０５をエッチングして、読み出しゲート部および素子分離領域を形成する領域上に、言い換えれば電荷蓄積部を形成する領域上を囲むようにディスクリートパターンに第１膜４０５を残す。すなわち、電荷蓄積部を形成する領域（一部水平方向の素子分離領域が形成される領域上も含む）上の第１膜４０５に第１開口部４０７を形成するとともに電荷転送部を形成する領域上の第２膜４０５に第２開口部４０８を形成する。その後、レジストパターン４０６を剥離する。図面では、レジストパターン４０６を剥離した状態を示した。上記第１膜４０５のエッチングは、窒化シリコン膜４０３と選択比の取れるエッチング条件に設定される。
【０１３９】
次に、図５３（８）に示すように、上記窒化シリコン膜４０３上に上記第１膜４０５を被覆する第２膜４０９を形成する。この第２膜４０９にはリフロー可能なレジストを用いる。
【０１４０】
次に、図５３（９）に示すように、通常のリソグラフィー技術によって、第１開口部４０７において第１膜４０５の側壁部に隙間４１０を形成するように、かつ第１開口部４０７と第２開口部４０８との間における第１膜４０５上、および第２開口部４０８上の第２膜４０９を除去する。この結果、第１開口部４０７内に第１膜４０５側に隙間４１０を設けて第２膜４０９が形成された。
【０１４１】
次に、図５４（１０）に示すように、第２膜４０９のリフロー処理を行う。このリフロー処理は、第２膜４０９の熱軟化点より高い温度で処理することにより第２膜４０９を流動化させて第１膜４０５によってその流動化をせき止めることにより、第１開口部４０７内を第２膜４０９で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第２膜４０９によってマスキングされる。一方、第２開口部４０８は開口状態が保持されている。このリフロー処理では、上記隙間４１０を設けたことにより、第２膜４０９が第１開口部４０７より溢れるのが防止されている。
【０１４２】
次に、図５４（１１）に示すように、上記第１膜４０５および第２膜４０９をマスクに用いてイオン注入を行う。このイオン注入は、第１膜４０５に開口された第２開口部４０８より、電荷転送部のｎ+型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板４０１中に導入して電荷転送部４３１のｎ+型不純物領域（ｎ型高濃度不純物領域）４３２を形成する。このイオン注入では、第１膜４０５に形成された第２開口部４０８によってイオン注入位置が規定される。さらに、上記第１膜４０５および第２膜４０９をマスクに用いてｐ型不純物をイオン注入することにより、半導体基板４０１に形成される電荷転送部４３１のｎ+型不純物領域４３２の下層に、ｐ型不純物として例えばホウ素イオンを導入してｐ型不純物領域４３４をする。これによって、電荷転送部４３１のｎ+型不純物領域４３２とその下層に接合するｐ型不純物領域４３４とが形成される。なお、ｎ+型不純物領域４３２の形成とｐ型不純物領域４３４の形成は、どちらを先に行ってもかまわない。
【０１４３】
その後上記第２膜４０９を除去する。第２膜４０９を除去した状態を図５４（１２）に示す。したがって、第１膜４０５が再び露出され、第１開口部４０７が再度開口される。
【０１４４】
次に、図５５（１３）に示すように、上記窒化シリコン膜４０３上に上記第１膜４０５を被覆する第３膜４１１を形成する。この第３膜４１１にはリフロー可能なレジストを用いる。
【０１４５】
次に、図５５（１４）に示すように、通常のリソグラフィー技術によって、第２開口部４０８において第１膜４０５の側壁部に隙間４１２を形成するように、かつ第１開口部４０７と第２開口部４０８との間における第１膜４０５上、および第１開口部４０７上の第３膜４１１を除去する。この結果、第２開口部４０８内に第１膜４０５側に隙間４１２を設けて第３膜４１１が形成された。
【０１４６】
次に、図５５（１５）に示すように、第３膜４１１のリフロー処理を行う。このリフロー処理は、第３膜４１１の熱軟化点より高い温度で処理することにより第３膜４１１を流動化させて第１膜４０５によってその流動化をせき止めることにより、第２開口部４０８内を第３膜４１１で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第３膜４１１によってマスキングされる。一方、第１開口部４０７は開口状態が保持されている。このリフロー処理では、上記隙間４１２を設けたことにより、第３膜４１１が第２開口部４０８より溢れるのが防止されている。
【０１４７】
次に、図５６（１６）に示すように、上記第１膜４０５および第３膜４１１をマスクに用いてイオン注入を行う。このイオン注入は、第１膜４０５に開口された第１開口部４０７より、電荷蓄積部のｎ型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板４０１中に導入して、電荷蓄積部４３５のｎ+型不純物領域（ｎ型高濃度不純物領域）４３６を形成する。このイオン注入では、第１膜４０５に形成された第１開口部４０７によってイオン注入位置が規定される。
【０１４８】
その後、上記第３膜４１１を除去する。図５６（１７）に第３膜４１１〔前記図５５（１７）参照〕を除去した後の状態を示す。したがって、第１膜４０５が再び露出され、第２開口部４０８が再度開口される。上記説明した電荷蓄積部４３５および垂直電荷転送部４３１に関してのプロセス順は特に問わない。
【０１４９】
次に、図５６（１８）に示すように、第１膜４０５を被覆するように、第４膜４１３を形成する。この第４膜４１３は、コンフォーマルにかつ成膜されることが重要であり、例えば公知の減圧ＣＶＤ法によりポリシリコン膜で形成される。この第４膜４１３の膜厚がｎ型不純物領域の濃度調整幅となる。なお、ポリシリコン膜の他に窒化シリコン膜で形成することも可能であり、膜種を変える場合は後に行う加工条件を考慮してプロセスを組み立てれば良い。
【０１５０】
次に、図５７（１９）に示すように、上記第４膜４１３を被覆するレジスト膜４１４を形成する。次いで図５７（２０）に示すように、通常のリソグラフィー技術によって、上記レジスト膜４１４に第２開口部４０８上に開口部を形成するとともに第１開口部４０７上をレジスト膜４１４で覆っておく。このとき、第４膜４１３が第１膜４０５表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。
【０１５１】
次に、図５７（２１）に示すように、レジスト膜４１４および第２開口部４０８側壁に形成された第４膜４１３をマスクに用いて、第２開口部４０８側壁に形成された部分を除く第１開口部４０８底部に形成された第４膜４１３を通して、半導体基板４０１に形成されたｎ+型不純物領域（ｎ型高濃度不純物領域）４３２にｐ型不純物を導入する。この結果、半導体基板４０１にｎ型不純物のみを導入したｎ+型不純物領域（ｎ型高濃度不純物領域）４３２と、半導体基板４０１にｎ型不純物とｐ型不純物とを導入したｎ型不純物領域（ｎ型低濃度不純物領域）４３３とが隣接して形成される。これにより、垂直電荷転送部４３１のＮ領域がｎ+型不純物領域（ｎ型高濃度不純物領域）４３２およびｎ型不純物領域（ｎ型低濃度不純物領域）４３３とにセルフアライメントにより形成された。
【０１５２】
その後、上記レジスト膜４１４を除去する。レジスト膜４１４を剥離した状態を図５８（２２）に示す。したがって、第４膜４１３が再び露出される。
【０１５３】
次に、図５８（２３）に示すように、上記第４膜４１３を被覆するレジスト膜４１５を形成する。次いで図５８（２４）に示すように、通常のリソグラフィー技術によって、上記レジスト膜４１５に第１開口部４０７上に開口部を形成するとともに第２開口部４０８上をレジスト膜４１５で覆っておく。このとき、第４膜４１３が第１膜４０５表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。
【０１５４】
次に、図５９（２５）に示すように、レジスト膜４１５および第１開口部４０７側壁に形成された第４膜４１３をマスクに用いて、第２開口部４０８側壁に形成された部分を除く第１開口部４０７底部に形成された第４膜４１３を通して、半導体基板４０１に形成されたｎ+型不純物領域（ｎ型高濃度不純物領域）４３６にｐ型不純物を導入する。この結果、半導体基板４０１にｎ型不純物のみを導入したｎ+型不純物領域（ｎ型高濃度不純物領域）４３６と、半導体基板４０１にｎ型不純物とｐ型不純物とを導入したｎ型不純物領域（ｎ型低濃度不純物領域）４３７とが隣接して形成される。これにより、電荷蓄積部３３５のＮ領域がｎ+型不純物領域（ｎ型高濃度不純物領域）４３６およびｎ型不純物領域（ｎ型低濃度不純物領域）４３７とにセルフアライメントにより形成された。
【０１５５】
その後、上記レジスト膜４１５を除去する。レジスト膜４１５を剥離した状態を図５９（２６）に示す。したがって、第１膜４１３が再び露出される。
【０１５６】
その後、上記第４膜４１３を除去する。第４膜４１３を剥離した状態を図５９（２７）に示す。したがって、第１膜４０５が再び露出され、第１開口部４０７、第２開口部４０８が再度開口される。
【０１５７】
したがって、上記製造工程によれば、第４膜４１３の一回の成膜で、（垂直）電荷転送部４３１と電荷蓄積部４３５におけるＮ型領域の濃度調整を行うことが可能になり、両者の両サイドｎ+型不純物領域４３２、４３６の幅は実質的に等しいものとなる。ここで、ｎ+型不純物領域４３２、４３６の幅を変化させたい場合は、垂直電荷転送部４３１、電荷蓄積部４３５へのイオン注入時において、第４膜４１３の膜厚を変えて成膜し直せばよい。
【０１５８】
次に、図６０（２８）に示すように、上記第１膜４０５を被覆する第５膜４１６を形成する。その後図６０（２９）に示すように、通常のリソグラフィー技術によって、第１膜４０５に形成されている第１開口部４０７と第２開口部４０８との間の各第１膜４０５の側壁部分に隙間４１７を形成するようにして、各第１膜４０５上の第５膜４１６を除去する。したがって、第１開口部４０７、第２開口部４０８に隙間４１７を形成した状態で第５膜４１６がパターニングされる。ここでパターンエッジは必ずしも窒化シリコン膜４０３が露出するまで開口する必要はなく、第１膜４０５のトップが露出する程度の開口状態でも構わない。
【０１５９】
次に、図６０（３０）に示すように、レジストからなる第５膜４１６のみをリフローして第１開口部４０７と第２開口部４０８との間の第１膜４０５を露出させるとともに少なくとも電荷蓄積部４３５が形成された第１開口部４０７底部および電荷転送部４３１が形成された第２開口部４０８底部を第５膜４１６で被覆する。このリフロー処理では、上記隙間４１７を設けたことにより、第５膜４１６が第１膜４０５上を覆うのが防止されている。
【０１６０】
次に、図６１（３１）に示すように、第５膜４１６側の全面に第１膜４０５を被覆するレジスト膜４１８を成膜する。次いで図６１（３２）に示すように、リソグラフィー技術によって、読み出しゲート部を形成する領域上の第１膜４０５を被覆するように上記レジスト膜４１８をパターニングする。すなわち、水平方向の素子分離領域を形成する領域上、垂直方向の素子分離領域を形成する領域上の一部が開口されたものである。ここで、垂直方向の一部を含んで開口する理由は、露光装置による位置合わせずれのマージンを考慮する理由からである。
【０１６１】
次に、図６１（３３）に示すように、上記レジスト膜４１８および上記第５膜４１６をエッチングマスクに用いて露出している第１膜４０５を除去して第５開口部４１９を形成する。
【０１６２】
次に、図６２（３４）に示すように、上記レジスト膜４１８および上記第５膜４１６をマスクに用いて公知のイオン注入法により半導体基板４０１中にｐ型不純物（例えばホウ素）を注入してｐ型不純物領域からなる素子分離領域４３８を形成する。
【０１６３】
次に、レジスト膜４１８を剥離する。レジスト膜４１８を剥離した後の状態を図６２（３５）に示す。したがって、第１膜４０５が露出される。
【０１６４】
次に、図６２（３６）に示すように、第１膜４０５を被覆するレジスト膜４２０を形成する。
【０１６５】
次に、図６２（３７）に示すように、リソグラフィー技術によって、上記レジスト膜４２０に、読み出しゲート部を形成する領域上および水平方向の素子分離領域の一部形成領域上における第１膜４０５上を露出するように第１膜４０５の側壁部に隙間４２１を形成する。
【０１６６】
次に、図６３（３８）に示すように、リフロー処理によって、上記隙間４２１を埋め込むようにかつ第１膜４０５上部が露出するように、上記レジスト膜４２０をリフローする。このリフロー条件としては、レジストの軟化点より高い温度での熱リフローを行う。
【０１６７】
次に、図６３（３９）に示すように、レジスト膜４２０をマスクに用いて第１膜４０５をエッチング除去し、第５開口部４２２を形成する。上記エッチングは、公知のドライエッチング法もしくはウエットエッチング法による。
【０１６８】
次に、図６４（４０）に示すように、上記レジスト膜４２０を用いてイオン注入法により第５開口部４２２よりｐ型不純物（例えばホウ素）を導入して、半導体基板４０１に読み出しゲート部４３９を形成するとともに、水平方向の素子分離領域（図示せず）を形成する。
【０１６９】
その後、レジスト膜４２０を除去する。レジスト膜４２０を除去した後の状態を図６４（４１）に示す。したがって、窒化シリコン膜４０３が露出される。
【０１７０】
この結果、図６４（４２）に示すように、垂直方向の電荷転送部４３１において垂直方向両側にストライプ状にｎ+型不純物領域４３２を形成することができ、また電荷蓄積部４３５の周囲にｎ+型不純物領域４３６を形成することができた。
【実施例５】
【０１７１】
次に、本発明の固体撮像装置の製造方法に係る第５実施例として、リフロー後の膜厚が足りない場合の処理について図６５〜図６６によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。
【０１７２】
ここでは、前記実施例３で説明したのと同様にレジスト膜をリフローして第１膜に形成した第２開口部を埋め込むプロセスを説明する。図６５（１）に示すように、第１膜５０５を形成し、第１膜５０５に第１開口部５０７、第２開口部５０８を形成する。さらに第１膜５０５を被覆するように第２膜５１１を形成する。次に通常のリソグラフィー技術によって、第２開口部５０８において第１膜５０５の側壁部に隙間５１２を形成するように、かつ第１開口部５０７と第２開口部５０８との間における第１膜５０５上、および第１開口部５０７上の第２膜５１１を除去する。この結果、第２開口部５０８内に第１膜５０５側に隙間５１２を設けて第２膜５１１が形成された。
【０１７３】
次に、図６５（２）に示すように、第２膜５１１のリフロー処理を行う。このリフロー処理は、第２膜５１１の熱軟化点より高い温度で処理することにより第２膜５１１を流動化させて第１膜５０５によってその流動化をせき止めることにより、第２開口部５０８内を第２膜５１１で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第２膜５１１によってマスキングされる。一方、第１開口部５０７は開口状態が保持されている。このリフロー処理では、上記隙間５１２を設けたことにより、第２膜５１１が第２開口部５０８より溢れるのが防止されている。このとき、第２膜５１１の膜厚ｔが少ない場合には、以下の工程を行う。
【０１７４】
図６５（３）に示すように、上記第１膜５０５、第２膜５１１を被覆するように、第３膜５４１を、例えばリフロー可能なレジストで形成する。
【０１７５】
次に、図６６（４）に示すように、通常のリソグラフィー技術によって、第２開口部５０８において第１膜５０５の側壁部に隙間５４２を形成するように、かつ第１開口部５０７と第２開口部５０８との間における第１膜５０５上、および第１開口部５０７上の第３膜５４１を除去する。この結果、第２開口部５０８内に第１膜５０５側に隙間５４２を設けて第２膜５１１上に第３膜５４１が形成された。
【０１７６】
次に、図６６（５）に示すように、第３膜５４１のリフロー処理を行う。このリフロー処理は、第３膜５４１の熱軟化点より高い温度で処理することにより第３膜５４１を流動化させて第１膜５０５によってその流動化をせき止めることにより、第２膜５１１上の第２開口部５０８内を第３膜５４１で完全に被覆する処理である。この結果、第２開口部５０８が第２膜５１１および第３膜５４１によってマスキングされる。一方、第１開口部５０７は開口状態が保持されている。このリフロー処理では、上記隙間５４２を設けたことにより、第３膜５４１が第２開口部５０８より溢れるのが防止されている。
【０１７７】
次に、図６６（６）に示すように、上記第１膜５０５および第２膜５１１および第３膜５４１をマスクに用いてイオン注入を行う。このイオン注入は、第１膜５０５に開口された第１開口部５０７より、電荷蓄積部のｎ型不純物領域を形成するためのｎ型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板５０１中に導入して、電荷蓄積部５３５のｎ+型不純物領域（ｎ型高濃度不純物領域）５３６を形成する。
【０１７８】
このように、リフローした膜の膜厚が足りない場合には、上記のようにして第３膜を形成することで、所望のリフロー膜を形成することが可能になる。このリフロー膜の追加プロセスは、上記各実施例において、リフロー膜の膜厚が足りない場合全てに適用することができる。また、第３膜の形成は、１回に限らず、所望の膜厚を得るまで複数回行うことも可能である。これによりイオン注入時に必要なレジスト膜厚を得ることができる。
【実施例６】
【０１７９】
次に、本発明の固体撮像装置の製造方法に係る第６実施例として、第１膜に形成した第１開口部、第２開口部を塞ぐレジスト膜に化学増幅型ポジレジストを用いる場合を、図６７〜図６８によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。
【０１８０】
ここでは、前記実施例３で説明したのと同様に第１膜に形成した第２開口部をレジスト膜で埋め込むプロセスを説明する。図６７（１）に示すように、ハードマスクとなる第１膜６０５を形成し、第１膜６０５に第１開口部６０７、第２開口部６０８を形成する。さらに第１膜６０５を被覆するように第２膜６１１を化学増幅型ポジレジストで形成する。
【０１８１】
次に、図６７（２）に示すように、通常のリソグラフィー技術によって、第１開口部６０７において第１膜６０５の側壁部に露光しない領域６１２を形成するようにして第１開口部６０７内の第２膜６１１を露光する。
【０１８２】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果、図６７（３）に示すように、第２膜６１１の感光部中の酸発生剤６１３がレジスト中に熱拡散する。この時、a領域（第１膜６０５より高さの低い近傍領域）においては酸発生剤６１３の拡散は第１膜６０５により停止させられる。また、第２膜６１１の表層領域においては、第１膜６０５より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜６０５の高さを調整することでこの問題は解決される。
【０１８３】
そして図６８（４）に示すように、前述熱拡散によりレジストからなる第２膜６１１の分子構造がアルカリ現像液に可溶した構造の最終形態となる。
【０１８４】
次に、図６８（５）に示すように、第２膜６１１をアルカリ現像液により現像除去し、第１開口部６０７を再び開口する。このとき、第２開口部６０８は第２膜６１１によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０１８５】
上記製造プロセスは、上各実施例における第１開口部もしくは際２開口部を選択的に開口、閉塞するレジストプロセスに適用することができるとともに、レジスト膜で被覆されている第１膜を選択的に露出させるプロセスにも適用することができる。
【実施例７】
【０１８６】
次に、本発明の固体撮像装置の製造方法に係る第７実施例として、第１膜に形成した第１開口部、第２開口部を塞ぐレジスト膜に化学増幅型ネガレジストを用いる場合を、図６９〜図７０によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。
【０１８７】
ここでは、前記実施例３で説明したのと同様に第１膜に形成した第２開口部をレジスト膜で埋め込むプロセスを説明する。図６９（１）に示すように、ハードマスクとなる第１膜７０５を形成し、第１膜７０５に第１開口部７０７、第２開口部７０８を形成する。さらに第１膜７０５を被覆するように第２膜７１１を化学増幅型ネガレジストで形成する。
【０１８８】
次に、図６９（２）に示すように、通常のリソグラフィー技術によって、第２開口部７０８において第１膜７０５の側壁部に露光しない領域７１２を形成するようにして第２開口部７０８内の第２膜７１１を露光する。
【０１８９】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果、図６９（３）に示すように、第２膜７１１の感光部中の酸発生剤７１３がレジスト中に熱拡散する。この時、a領域（第１膜７０５より高さの低い近傍領域）においては酸発生剤７１３の拡散は第１膜７０５により停止させられる。また、第２膜７１１の表層領域においては、第１膜７０５より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜７０５の高さを調整することでこの問題は解決される。
【０１９０】
そして図７０（４）に示すように、前述熱拡散によりレジストからなる第２膜７１１の分子構造がアルカリ現像液に不溶した構造の最終形態となる。
【０１９１】
次に、図７０（５）に示すように、第２膜７１１をアルカリ現像液により現像除去し、第１開口部７０７を再び開口する。このとき、第２開口部７０８は第２膜７１１によって塞がれている。
【０１９２】
次に、図７０（６）に示すように、第１膜７０５上から第１開口部７０７側にはみ出して形成されている第２膜７１１を酸素を含むアッシング等の除去手段によって除去する。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０１９３】
上記製造プロセスは、上各実施例における第１開口部もしくは際２開口部を選択的に開口、閉塞するレジストプロセスに適用することができるとともに、レジスト膜で被覆されている第１膜を選択的に露出させるプロセスにも適用することができる。
【０１９４】
また、上記実施例６および実施例７においては、第１開口部は化学増幅型ポジレジストで閉塞し、第２開口部は化学増幅型ネガレジストで閉塞してもよく、またその逆であってもよい。また、第１開口部を化学増幅型ポジレジストで閉塞し、その後第１開口部を開口した状態で第２開口部を化学増幅型ポジレジストで閉塞してもよく、化学増幅型ポジレジスとの代わりに化学増幅型ネガレジストを用いてもよい。
【実施例８】
【０１９５】
次に、本発明の半導体装置の製造方法に係る第１実施例について、図７１〜図７３によって説明する。
【０１９６】
第１製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０１９７】
図７１（１）に示すように、半導体基板８０１上に第１膜８０２を形成し、通常のリソグラフィー技術とエッチング技術とによって、第１膜８０２における第１不純物領域を形成する領域上に第１開口部８０３を設けるとともに第２不純物領域を形成する領域上に第２開口部８０４を形成する。
【０１９８】
次に、図７１（２）に示すように、上記第１開口部８０３、第２開口部８０４を埋め込むとともに上記第１膜８０２を被覆するように第２膜８０５を形成する。
【０１９９】
次に、図７１（３）に示すように、通常のリソグラフィー技術とエッチング技術とによって、第２開口部８０４内のみに隙間８０６を残した状態に第２膜８０５を形成する。
【０２００】
次に、図７０（４）に示すように、上記第２膜８０５のみをリフローして少なくとも上記第２開口部８０４底部を第２膜８０５で被覆する。このとき第１膜８０２が流動性を有した第２膜８０５が第１開口部８０３側にあふれるのを防止している。
【０２０１】
次に、図７２（５）に示すように、第１膜８０２、第２膜８０５をイオン注入マスクに用いて半導体基板８０１に不純物をイオン注入し、第１不純物領域０７を形成する。
【０２０２】
次に、図７２（６）に示すように、上記第２膜８０５を除去する。したがって第２開口部８０４が再度開口される。
【０２０３】
次に、図７２（７）に示すように、半導体基板８０１上に、上記第１開口部８０３、第２開口部８０４を埋め込むとともに上記第１膜８０２を被覆するように第３膜８０８を形成する。
【０２０４】
次に、図７２（８）に示すように、通常のリソグラフィー技術とエッチング技術とによって、第１開口部８０３内のみに隙間８０９を残した状態に第３膜８１０を形成する。
【０２０５】
次に、図７３（９）に示すように、上記第３膜８１０のみをリフローして少なくとも上記第１開口部８０３底部を第３膜８１０で被覆する。このとき第１膜８０２が流動性を有した第３膜８１０が第２開口部８０４側にあふれるのを防止している。
【０２０６】
次に、図７３（１０）に示すように、第１膜８０２、第３膜８１０をイオン注入マスクに用いて半導体基板８０１に不純物をイオン注入し、第２不純物領域８１１を形成する。
【０２０７】
上記第２膜８０５、第３膜８１０の膜厚が足りない場合には、再度リフロー可能な膜を形成し、第２膜８０５、第３膜８１０と同様にして、第２膜８０５、第３膜８１０上に新たなリフロー膜を形成すればよい。
【０２０８】
上記第１膜８０２は第２膜８０５、第３膜８１０のリフロー処理時に変形しない材料で形成される。例えば無機膜で形成される。無機膜としては、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜、アモルファスシリコン膜等が挙げられる。また、第２膜８０５および第３膜８１０はリフローする材料で形成される。例えばレジスト（例えばフォトレジスト）で形成される。もしくは第１膜８０２の耐熱温度にもよるが、ＳＯＧ（Spin on glass）膜で形成することも可能である。
【０２０９】
本発明の半導体装置の第１製造方法は、第１不純物領域８０７を形成する領域上に第１開口部８０３をけるとともに第２不純物領域８１１を形成する領域上に第２開口部８０４を設けた第１膜８０２を形成した後、第２開口部８０４内のみに隙間８０６を残した状態に第２膜８０５を形成し、さらに第２膜８０５のみをリフローして少なくとも第２開口部８０４底部を第２膜８０５で被覆して、第１膜８０２と第２膜８０５とをマスクに用いて第１開口部８０３より半導体基板８０１に第１不純物を導入して第１不純物領域８０７を形成するため、第１膜８０２で確定された第１開口部８０３下の位置に第１不純物領域８０７を形成することができる。また、第２膜８０５を除去した後、第１開口部８０３内のみに隙間８０９を残した状態に第３膜８１０を形成し、さらに第３膜８１０のみをリフローして少なくとも第１開口部８０３底部を第３膜８１０で被覆して、第１膜８０２と第３膜８１０とをマスクに用いて第２開口部８０４より半導体基板８０１に第２不純物を導入して第２不純物領域８１１を形成するため、第１膜８０２で確定された第２開口部８０４下の位置に第２不純物領域８１１を形成することができる。したがって、１枚のマスクで第１不純物領域８０７と第２不純物領域８１１を形成したのと同等となり、第１不純物領域８０７と第２不純物領域８１１との位置関係を正確に規定して形成することができる。
【実施例９】
【０２１０】
次に、本発明の半導体装置の製造方法に係る第２実施例について、図７４〜図７５によって説明する。
【０２１１】
第２製造方法は、半導体基板に第１不純物領域と第２不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０２１２】
図７４（１）に示すように、半導体基板８０１上に第１膜８０２を形成し、通常のリソグラフィー技術とエッチング技術とによって、第１膜８０２における第１不純物領域を形成する領域上に第１開口部８０３を設けるとともに第２不純物領域を形成する領域上に第２開口部８０４を形成する。そして、前記図７１（２）〜図７２（５）によって説明したプロセスによって、第１開口部８０３下の半導体基板８０１に第１不純物８０７を形成する。次に第１不純物領域８０７を形成する際に用いた図示はしていないレジスト膜を除去する。
【０２１３】
次に、図７４（２）に示すように、半導体基板８０１上に、上記第１開口部８０３、第２開口部８０４を埋め込むとともに上記第１膜８０２を被覆するように第２膜８２１を形成する。
【０２１４】
次に、図７４（３）に示すように、第１開口部８０３と第２開口部８０４との間における第１膜８０２の側壁部分に隙間８２２を形成するようにして第１開口部８０３と第２開口部８０４との間における第１膜８０２上の第２膜８２１を除去する。
【０２１５】
次に、図７４（４）に示すように、リフロー処理によって、第２膜８２１のみをリフローして、第１開口部８０３と第２開口部８０４との間の第１膜８０２を露出させるとともに少なくとも第１開口部８０３底部および第２開口部８０４底部を第２膜８２１で被覆する。
【０２１６】
次に、図７５（５）に示すように、上記第２膜８２１をエッチングマスクに用いて、露出されている第１膜８０２〔前記図７３（４）参照〕のみを除去して第３開口部８２３を形成する。
【０２１７】
次に、図７５（６）に示すように、上記第２膜８２１をマスクに用いて、第３開口部８２３より半導体基板８０１に第２不純物を導入して第２不純物領域８２４を形成する。この結果、第１不純物領域８０７に隣接して自己整合的に第２不純物領域８２４が形成された。
【０２１８】
上記第１膜８０２は第２膜８２１のリフロー処理時に変形しない材料で形成される。例えば無機膜で形成される。無機膜としては、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜、アモルファスシリコン膜等が挙げられる。また、第２膜８２１はリフローする材料で形成される。例えばレジスト（例えばフォトレジスト）で形成される。もしくは第１膜８０２の耐熱温度にもよるが、ＳＯＧ（Spin on glass）膜で形成することも可能である。
【０２１９】
本発明の半導体装置の第２製造方法は、第１膜８０２に形成された第１開口部８０３より半導体基板８０１に第１不純物を導入して第1不純物領域８０７を形成した後、第１膜８０２を被覆する第２膜８２１を形成し、第１、第２開口部８０３、８０４間の第１膜８０２の側壁部分に隙間８２２を形成するようにして第１、第２開口部８０３、８０４間の第１膜８０２上の第２膜８２１を除去した後、第２膜８２１のみをリフローして第１、第２開口部８０３、８０４間の第１膜８０２を露出させるとともに少なくとも第１、第２開口部８０３、８０４底部を第２膜８２１で被覆し、露出した第１膜８０２のみを除去して第３開口部８２３を形成することから、第１不純物領域８０７に対して自己整合的に第３開口部８２３が形成される。そして第１膜８０２および第２膜８２１をマスクに用いて第３開口部８２３より半導体基板８０１に第２不純物を導入して第２不純物領域８２４を形成するため、第１不純物領域８０７に対して第２不純物領域８２４を自己整合的に形成することができるという利点がある。したがって、第１不純物領域８０７と第２不純物領域８２４との位置関係を正確に規定して形成することができる。
【実施例１０】
【０２２０】
次に、本発明の半導体装置の製造方法に係る第３実施例について、図７６によって説明する。
【０２２１】
第３製造方法は、半導体基板に第１不純物領域と第２不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０２２２】
図７６（１）に示すように、半導体基板８３１の第２不純物領域を形成する領域上に第１膜８３２を形成する。この第１膜８３２は、後に形成される第２膜をエッチングしたときにエッチングされない、もしくはエッチングされにくい材料で形成される。
【０２２３】
次に、図７６（２）に示すように、半導体基板８３１上に第１膜８３２を被覆する第２膜８３３を形成する。この第２膜８３３は、第２膜８３３をエッチングしたときに第１膜８３２がエッチングされないもしくはエッチングされ難い材料で形成される。
【０２２４】
次に、図７６（３）に示すように、通常のリソグラフィー技術とエッチング技術とによって、第２膜８３３に第１膜８３２を開口部８３４内に残した状態で第１不純物領域を形成する領域上に開口部８３４を形成する。続いて、第１膜８３２および第２膜８３３をマスクに用いて半導体基板８３１に第１不純物を導入する。
【０２２５】
次に、図７６（４）に示すように、通常のエッチングによって、第２膜８３３は残して第１膜８３２のみを除去する。続いて、第２膜８３３をマスクに用いて半導体基板８３１に第２不純物を導入する。このようにして、半導体基板８３１に第１不純物と第２不純物とを導入した第１不純物領域８３５と、半導体基板８３１に第２不純物のみを導入した第２不純物領域８３６とを隣接して形成することができた。
【０２２６】
本発明の半導体装置の第３製造方法は、第１不純物領域８３５を形成する領域上に形成した第１膜８３２を第２膜８３３に形成される開口部８３４内に残した状態で、第２膜８３３の第２不純物領域８３６を形成する領域上に開口部８３４を形成した後、第１、第２膜８３２、８３３をマスクに用いて半導体基板８３１に第１不純物を導入し、その後第１膜８３２を除去してから第２膜８３３をマスクに用いて半導体基板８３１に第２不純物を導入するため、半導体基板８３１に第１不純物と第２不純物とを導入してなる第１不純物領域８３５と、半導体基板８３１に第２不純物のみを導入してなる第２不純物領域８３６とを自己整合的に形成することができるので、第１不純物領域８３５と第２不純物領域８３６とを高精度に隣接して形成することができるという利点がある。
【実施例１１】
【０２２７】
次に、本発明の半導体装置の製造方法に係る第４実施例について、図７７によって説明する。
【０２２８】
第４製造方法は、半導体基板に第１不純物領域と第２不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０２２９】
図７７（１）に示すように、半導体基板８４１の第２不純物領域を形成する領域上に第１膜８４２を形成する。続いて通常のリソグラフィー技術とエッチング技術によって、第１膜８４２に開口部８４３を形成する。
【０２３０】
次に、図７７（２）に示すように、第１膜８４２をマスクに用いて半導体基板８４１に第１不純物を導入する。
【０２３１】
次に、図７７（３）に示すように、半導体基板８４１上に第１膜８４２を被覆する第２膜８４４を形成する。この第２膜８４４はコンフォーマル（均一な膜厚）に形成されることが好ましく、例えばＣＶＤ法によってポリシリコン膜で形成される。
【０２３２】
次に、図７７（４）に示すように、第１膜８４２および開口部８４３側壁に形成された第２膜８４４をマスクに用いて開口部８４３側壁に形成された部分を除く開口部８４３底部に形成された第２膜８４４を通して半導体基板８４１に第２不純物を導入する．この結果、半導体基板８４１に第１不純物のみを導入した第１不純物領域８４５と、半導体基板８４１に第１不純物と第２不純物とを導入した第２不純物領域８４６とを、第２不純物領域８４６の外側に第１不純物領域８４５が隣接して位置するように形成される。
【０２３３】
本発明の半導体装置の第４製造方法は、第１不純物領域を形成する領域上に開口部８４３を設けた第１膜８４２をマスクに用いて開口部８４３より半導体基板８４１に第１不純物を導入し、さらに第２膜８４４を形成した後、第１膜８４２および開口部８４３側壁に形成された第２膜８４４をマスクに用いて開口部８４３側壁に形成された部分を除く開口部８４３底部に形成された第２膜８４４を通して半導体基板８４１に第２不純物を導入するため、第２不純物のみ導入した第２不純物領域８４６と、その両側に第１、第２不純物を導入した第１不純物領域８４５とが自己整合的に形成されるので、第１不純物領域８４５と第２不純物領域８４６とを高精度に位置決めして形成することができるという利点がある。
【実施例１２】
【０２３４】
次に、本発明の半導体装置の製造方法に係る第５実施例について、図７８〜図７９によって説明する。
【０２３５】
第５製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０２３６】
図７８（１）に示すように、半導体基板８５１上に第１膜８５２を形成し、通常のリソグラフィー技術とエッチング技術とによって、第１膜８５２における第１不純物領域を形成する領域上に第１開口部８５３を設けるとともに第２不純物領域を形成する領域上に第２開口部８５４を形成する。
【０２３７】
次に、図７８（２）に示すように、上記第１開口部８５３、第２開口部８５４を埋め込むとともに上記第１膜８５２を被覆するように化学増幅型ポジレジストからなる第２膜８５５を形成する。
【０２３８】
次に、図７８（３）に示すように、通常の露光技術とによって、第１開口部８０３内のみに未露光領域８５６を残した状態に第２膜８５５を露光する。
【０２３９】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果第２膜８５５の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第２膜８５５の低い部分においては酸発生剤の拡散は第１膜８５２により停止させられる。また、第２膜８５５の表層領域においては、第１膜８５２より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜８５２の高さを調整することでこの問題は解決される。そして前述の熱拡散により第２膜８５５の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、図７８（４）に示すように、第２膜８５５をアルカリ現像液により現像除去し、第１開口部８５３を再び開口する。このとき、第２開口部８５４は第２膜８５５によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０２４０】
次に、図７８（５）に示すように、上記第１膜８５２および第２膜８５５をイオン注入マスクに用いて半導体基板８５１に不純物をイオン注入し、第１不純物領域８５７を形成する。
【０２４１】
その後、上記第２膜８５５を除去する。次に、図７９（６）に示すように、半導体基板８５１上に、上記第１開口部８５３、第２開口部８５４を埋め込むとともに上記第１膜８５２を被覆するように化学増幅型ポジレジストからなる第３膜８５８を形成する。
【０２４２】
次に、図７９（７）に示すように、通常の露光技術とによって、第２開口部８５４内のみに未露光領域８５９を残した状態に第３膜８５８を露光する。
【０２４３】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果、図７９（８）に示すように、第３膜８５８の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第３膜８５８の低い部分においては酸発生剤の拡散は第１膜８５２により停止させられる。また、第３膜８５８の表層領域においては、第１膜８５２より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜８５２の高さを調整することでこの問題は解決される。そして前述の熱拡散により第３膜８５８の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、第３膜８５８をアルカリ現像液により現像除去し、第２開口部８５４を再び開口する。このとき、第１開口部８５３は第３膜８５８によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０２４４】
次に、図７９（９）に示すように、上記第１膜８５２および第３膜８５８をイオン注入マスクに用いて半導体基板８５１に不純物をイオン注入し、第２不純物領域８６０を形成する。
【０２４５】
本発明の半導体装置の第５製造方法は、第１不純物領域を形成する領域上に第１開口部８５３を設けるとともに第２不純物領域を形成する領域上に第２開口部８５４を設けた第１膜８５２を被覆する化学増幅型ポジレジストからなる第２膜８５５を形成した後、第１開口部８５３上の第２膜８５５を露光、第２膜８５５をベーキングおよび現像して第２開口部８５４内に第２膜８５５を残して第１開口部８５３上の第２膜８５５を除去する。このとき、化学増幅型ポジレジストを用いているので、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第１膜８５２により、自己整合的に他の領域と分離される。したがって、第２開口部８５４内を満たすように第２膜８５５を形成することができる。そして第１膜８５２と第２膜８５５とをマスクに用いて第１開口部８５３より半導体基板８５１に第１不純物を導入して第１不純物領域８５７を形成することから、第１膜８５２で確定された第１開口部８５３下の位置に第１不純物領域８５７を形成することができる。さらに、上記同様な化学増幅型ポジレジストを用いて第３膜８５８を形成し、第１開口部８５３内に第３膜８５８を残して第２開口部８５４上の第３膜８５８を除去し、第１膜８５２と第３膜８５８とをマスクに用いて第２開口部８５４から半導体基板８５１に第２不純物を導入して第２不純物領域８６０を形成することから、第１不純物領域８５７に対して第２不純物領域８６０を自己整合的に形成することができ、第１不純物領域８５７と第２不純物領域８６０との位置関係を正確に規定して形成することができる。
【実施例１３】
【０２４６】
次に、本発明の半導体装置の製造方法に係る第６実施例について、図８０〜図８１によって説明する。
【０２４７】
第６製造方法は、半導体基板に第１不純物領域と第２不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第１不純物領域と第２不純物領域の形成方法について説明する。
【０２４８】
図８０（１）に示すように、半導体基板８５１上に第１膜８５２を形成し、通常のリソグラフィー技術とエッチング技術とによって、第１膜８５２における第１不純物領域を形成する領域上に第１開口部８５３を設けるとともに第２不純物領域を形成する領域上に第２開口部８５４を形成する。
【０２４９】
次に、図８０（２）に示すように、上記第１開口部８５３、第２開口部８５４を埋め込むとともに上記第１膜８５２を被覆するように化学増幅型ネガレジストからなる第２膜８７５を形成する。
【０２５０】
次に、図８０（３）に示すように、通常の露光技術とによって、第２開口部８０４内のみに未露光領域８７６を残した状態に第２膜８７５を露光する。
【０２５１】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果、図８０（４）に示すように、第２膜８７５の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第２膜８７５の低い部分においては酸発生剤の拡散は第１膜８５２により停止させられる。また、第２膜８７５の表層領域においては、第１膜８５２より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜８５２の高さを調整することでこの問題は解決される。そして前述の熱拡散により第２膜８７５の分子構造がアルカリ現像液に不溶化した構造の最終形態となる。次に、第２膜８７５をアルカリ現像液により現像除去し、第１開口部８５３を再び開口する。このとき、第２開口部８５４は第２膜８７５によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０２５２】
次に、図８０（５）に示すように、上記第１膜８５２および第２膜８７５をイオン注入マスクに用いて半導体基板８５１に不純物をイオン注入し、第１不純物領域８５７を形成する。
【０２５３】
その後、上記第２膜８５５を除去する。次に、図８１（６）に示すように、半導体基板８５１上に、上記第１開口部８５３、第２開口部８５４を埋め込むとともに上記第１膜８５２を被覆するように化学増幅型ネガレジストからなる第３膜８７８を形成する。
【０２５４】
次に、図８１（７）に示すように、通常の露光技術とによって、第２開口部８５４内のみに未露光領域８７９を残した状態に第３膜８７８を露光する。
【０２５５】
次に、ベーキング（Ｐ．Ｅ．Ｂ（Post Exposure Bake））を行う。この結果、第３膜８７８の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第３膜８７８の低い部分においては酸発生剤の拡散は第１膜８５２により停止させられる。また、第３膜８７８の表層領域においては、第１膜８５２より高い位置で拡散し、他領域（イオン注入時のマスキング領域）までパターン的に影響を及ぼす可能性があるが、第１膜８５２の高さを調整することでこの問題は解決される。そして前述の熱拡散により第３膜８７８の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、第３膜８７８をアルカリ現像液により現像除去し、図８１（８）に示すように、第２開口部８５４を再び開口する。このとき、第１開口部８５３は第３膜８７８によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。
【０２５６】
次に、図８１（９）に示すように、上記第１膜８５２および第３膜８７８をイオン注入マスクに用いて半導体基板８５１に不純物をイオン注入し、第２不純物領域８６０を形成する。
【０２５７】
なお、第２膜８７５、第３膜８７８を現像した後、第２膜８７５が第２開口部８５４より第１開口部８５３側にはみ出して形成された場合、また第３膜８７８が第１開口部８５３より第２開口部８５４側にはみ出して形成された場合には、第２膜８７７上部、第３膜８７８上部をアッシングしてはみ出した部分を除去する。
【０２５８】
本発明の半導体装置の第６製造方法は、第１不純物領域を形成する領域上に第１開口部８５３を設けるとともに第２不純物領域を形成する領域上に第２開口部８５４を設けた第１膜８５２を被覆する化学増幅型ネガレジストからなる第２膜８７５を形成した後、第２開口部８５３内の第２膜８７５を露光、第２膜８７５をベーキングおよび現像して第２開口部８５４内に第２膜８７５を残して第１開口部８５３内の第２膜８７５を除去する。このとき、化学増幅型ネガレジストを用いているので、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第１膜８５２の存在により自己整合的に作用し、他の領域と分離される。したがって、第２開口部８５４内を満たすように第２膜８７５を形成することができる。そして第１膜８５２と第２膜８７５とをマスクに用いて第１開口部８５３より半導体基板８５１に第１不純物を導入して第１不純物領域８５７を形成することから、第１膜８５２で確定された第１開口部８５３下の位置に第１不純物領域８５７を形成することができる。さらに、上記同様な化学増幅型ネガレジストを用いて第３膜８７８を形成し、第１開口部８５３内に第３膜８７８を残して第２開口部８５４上の第３膜８７８を除去し、第１膜８５２と第３膜８７８とをマスクに用いて第２開口部８５４から半導体基板８５１に第２不純物を導入して第２不純物領域８６０を形成することから、第１不純物領域８５７に対して第２不純物領域８６０を自己整合的に形成することができ、第１不純物領域８５７と第２不純物領域８６０との位置関係を正確に規定して形成することができる。
【０２５９】
また、第５製造方法において、第２不純物領域８６０を第６製造方法のように化学増幅型ネガレジストを用いて形成することもできる。また第６製造方法において、第２不純物領域８６０を第５製造方法のように化学増幅型ポジレジストを用いて形成することもできる。
【符号の説明】
【０２６０】
１０…基板、１１…第１膜、１２…第１開口部、１３…第２開口部、１４…第２膜、１５…第１不純物領域、１６…第３膜、１７…第２不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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