(57)【要約】【課題】出力電圧の異常上昇を抑制するレギュレーター回路を提供する。【解決手段】レギュレーター回路は、入力ラインＬｉｎと出力ラインＬｏｕｔとの間に接続される出力トランジスタＱ１と、出力電圧ＶＲＥＧを検出する検出素子としての抵抗Ｒ１、Ｒ２ａ、Ｒ２ｂと、出力電圧ＶＲＥＧの検出電圧と第１の基準電圧ＶＢＧＲとの入力を受け、出力トランジスタＱ１を制御する差動回路１５と、出力トランジスタＱ１の制御端子とグランドとの間に接続され、出力電圧ＶＲＥＧが上昇するとオンになり、出力トランジスタＱ１の制御電流をグランドに流すトランジスタＴｒ１と、を備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力電圧が与えられる入力ラインと、出力電圧が出力される出力ラインとの間に接続される出力トランジスタと、
前記出力電圧を検出する検出素子と、
前記出力電圧の検出電圧と第１の基準電圧との入力を受け、前記出力トランジスタを制御する差動回路と、
前記出力トランジスタの制御端子とグランドとの間に接続され、前記出力電圧が上昇するとオンになり、前記出力トランジスタの制御電流を前記グランドに流すトランジスタと、
を備えたことを特徴とするレギュレーター回路。
【請求項２】
前記トランジスタの制御端子は、前記検出素子と接続されていることを特徴とする請求項１記載のレギュレーター回路。
【請求項３】
前記検出電圧と第２の基準電圧とを比較するコンパレータをさらに備え、
前記トランジスタは、前記コンパレータの出力によりオンオフされることを特徴とする請求項１記載のレギュレーター回路。
【請求項４】
電流源とグランドとの間に接続されると共に制御端子が前記トランジスタの制御端子と接続され、前記トランジスタとカレントミラー回路を構成する第２のトランジスタをさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載のレギュレーター回路。
【請求項５】
前記出力トランジスタの前記制御端子と前記トランジスタとの間に接続され、前記トランジスタを介して前記グランドに流れる電流を制限する抵抗をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載のレギュレーター回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレーター回路に関する。
【背景技術】
【０００２】
レギュレーター回路は、例えばＤＣ−ＤＣコンバータのスイッチング素子や制御素子の動作電圧を発生する電源として用いられている（例えば、特許文献１）。その場合、スイッチング素子がオンオフを繰り返すことで、レギュレーター回路の入力電圧に瞬間的にノイズが発生し、レギュレーター回路の出力電圧が異常上昇することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５１３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、出力電圧の異常上昇を抑制するレギュレーター回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、入力電圧が与えられる入力ラインと、出力電圧が出力される出力ラインとの間に接続される出力トランジスタと、前記出力電圧を検出する検出素子と、前記出力電圧の検出電圧と第１の基準電圧との入力を受け、前記出力トランジスタを制御する差動回路と、前記出力トランジスタの制御端子とグランドとの間に接続され、前記出力電圧が上昇するとオンになり、前記出力トランジスタの制御電流を前記グランドに流すトランジスタと、を備えたことを特徴とするレギュレーター回路が提供される。
【発明の効果】
【０００６】
本発明によれば、出力電圧の異常上昇を抑制するレギュレーター回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】レギュレーター回路とスイッチング素子が１チップに形成された構成を示す模式図。
【図２】本発明の第１実施形態に係るレギュレーター回路の回路図。
【図３】図２の回路におけるノードＡ、ＢおよびＶＲＥＧの電位変化を表す模式図。
【図４】本発明の第２実施形態に係るレギュレーター回路の回路図。
【図５】（ａ）は比較例のレギュレーター回路の出力電圧を示し、（ｂ）は本実施形態に係るレギュレーター回路の出力電圧を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
図１は、本実施形態に係るレギュレーター回路１１と、例えばＤＣ−ＤＣコンバータのスイッチング素子（ＣＭＯＳ：Complementary Metal-Oxide-Semiconductor）１２とを含む半導体装置１０の模式図を示す。
【００１０】
レギュレーター回路１１とスイッチング素子１２は、同じ半導体基板に形成され、１チップに集積化されている。なお、ＤＣ−ＤＣコンバータにおける図示しない他のいくつかの要素もレギュレーター回路１１及びスイッチング素子１２と共に１チップに集積化されている。また、抵抗ｒ１、ｒ２は寄生抵抗を表す。
【００１１】
レギュレーター回路１１は、入力電圧ＶＩＮの入力を受け、出力電圧ＶＲＥＧをスイッチング素子１２などに供給する。
【００１２】
スイッチング素子１２はオンオフを繰り返し、また、寄生抵抗ｒ１、ｒ２が存在することから、ノードａ及びｂの電位が変動する。この結果、入力電圧ＶＩＮにノイズが発生し、このノイズの影響によりＶＲＥＧが異常上昇することがある。
【００１３】
ＶＩＮが与えられる入力ラインとノードｂとの間、およびＶＲＥＧが出力される出力ラインとノードａとの間に容量を付加することで、ノードａ及びｂの電位変動を抑制できる。結果的に、ＶＩＮのノイズが抑制され、ＶＲＥＧはそのノイズの影響を受け難くなる。
【００１４】
しかし、図１において破線で囲まれた部分は１チップに集積化された部分であり、その場合には、ＶＩＮの入力ラインとノードｂとの間、およびＶＲＥＧの出力ラインとノードａとの間に、外付けで容量を挿入できない。
【００１５】
チップ外には、図１に示すように、ＶＩＮの入力ラインとグランドとの間に容量Ｃ１を、ＶＲＥＧの出力ラインとグランドとの間に容量Ｃ２を、それぞれ外付けで挿入できる。しかし、この場合、チップ外のＶＩＮ入力ラインとグランド間のノイズは抑制できるものの、チップ内では、スイッチング素子１２がオンオフを繰り返すために生じるノードａ及びｂの電位変動が抑制されず、チップ内のＶＩＮ入力ラインのノイズは抑制できない。そして、そのチップ内のＶＩＮノイズがＶＲＥＧに影響を与えることでＶＲＥＧが異常上昇することがある。
【００１６】
そこで、本実施形態では、レギュレーター回路と、そのレギュレーター回路の出力電圧ＶＲＥＧによって動作されるデバイスや回路が１チップに集積化された場合においても、ＶＩＮに発生するノイズの影響を受けない所望の安定したＶＲＥＧが得られるレギュレーター回路を提案する。
【００１７】
図２は、第１実施形態に係るレギュレーター回路を示す。
【００１８】
このレギュレーター回路は、出力トランジスタＱ１と、検出抵抗Ｒ１、Ｒ２ａ、Ｒ２ｂと、差動回路１５と、トランジスタＱ２と、抵抗Ｒ３と、抵抗Ｒ４と、トランジスタＴｒ１とを有する。
【００１９】
出力トランジスタＱ１は、例えばＮＰＮ型のバイポーラトランジスタである。出力トランジスタＱ１のコレクタは、入力電圧ＶＩＮが与えられる入力ラインＬｉｎに接続されている。出力トランジスタＱ１のエミッタは、出力電圧ＶＲＥＧが出力される出力ラインＬｏｕｔに接続されている。
【００２０】
出力トランジスタＱ１のエミッタとグランドとの間には、出力電圧ＶＲＥＧを検出するための検出素子としての検出抵抗Ｒ１、Ｒ２ａ、Ｒ２ｂが直列に接続されている。
【００２１】
検出抵抗Ｒ１とＲ２ａとの接続ノードは、差動回路１５の反転入力端子に接続されている。差動回路１５の非反転入力端子には、第１の基準電圧ＶＢＧＲが入力する。差動回路１５の出力は、トランジスタＱ２の制御端子であるベースに入力する。
【００２２】
トランジスタＱ２は、例えばＰＮＰ型のバイポーラトランジスタである。トランジスタＱ２のエミッタは入力ラインＬｉｎに接続され、コレクタは抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は、出力トランジスタＱ１のエミッタと検出抵抗Ｒ１との接続ノードに接続されている。また、トランジスタＱ２のコレクタは、出力トランジスタＱ１の制御端子であるベースに接続されている。
【００２３】
出力トランジスタＱ１のベースとグランドとの間には、ＶＲＥＧの異常上昇を抑制する回路２０が設けられている。回路２０は、出力トランジスタＱ１のベースとグランドとの間に直列接続された抵抗Ｒ４とトランジスタＴｒ１とを有する。
【００２４】
トランジスタＴｒ１は、例えばＮＰＮ型のバイポーラトランジスタである。抵抗Ｒ４の一端は出力トランジスタＱ１のベースと接続され、他端はトランジスタＴｒ１のコレクタと接続されている。トランジスタＴｒ１のエミッタはグランドに接続されている。トランジスタＴｒ１の制御端子であるベースは、検出抵抗Ｒ２ａと検出抵抗Ｒ２ｂとの接続ノードＡに接続されている。
【００２５】
差動回路１５は、検出抵抗Ｒ１、Ｒ２ａ、Ｒ２ｂによって検出される出力電圧ＶＲＥＧの検出電圧と第１の基準電圧ＶＢＧＲの入力を受け、トランジスタＱ２を介して、出力トランジスタＱ１のベース電流（制御電流）を制御する。図２に示すレギュレーター回路は、ＶＲＥＧ＝（（Ｒ１＋Ｒ２）／Ｒ２）×ＶＢＧＲ，（Ｒ２＝Ｒ２ａ＋Ｒ２ｂ）となるように動作する。
【００２６】
トランジスタＱ２と抵抗Ｒ３は、出力トランジスタＱ１の温度特性を補償する機能を担う。
【００２７】
ここで、図２に示す構成において回路２０を設けなかった場合の比較例について考える。
【００２８】
その比較例の回路において、入力電圧ＶＩＮが瞬間的に上昇しノイズが発生すると、差動回路１５の寄生容量を介して電流Ｉ１が流れ、第１の基準電圧ＶＢＧＲが上昇する。
【００２９】
ＶＢＧＲの上昇により、差動回路１５に流れる電流が増加する。差動回路１５に流れる電流増加に伴い、トランジスタＱ２のベース電流が増加する。トランジスタＱ２のベース電流増加に伴い、トランジスタＱ２のエミッタ電流が増加する。
【００３０】
トランジスタＱ２のエミッタ電流Ｉ２の増加に伴い、出力トランジスタＱ１のベース−エミッタ間の寄生容量Ｃに電荷が蓄積する。これにより、図３に示すように、出力トランジスタＱ１のベース電位（ノードＢの電位）が上昇し、出力トランジスタＱ１がオン状態になり、出力トランジスタＱ１のコレクタ電流Ｉ３が増加する。この結果、図３に示すように、ＶＲＥＧも上昇していく。
【００３１】
ＶＩＮに瞬間的にノイズが発生するごとに、出力トランジスタＱ１の寄生容量Ｃに電荷が蓄積し、これにより出力トランジスタＱ１のオン期間が長くなり、ＶＲＥＧが異常上昇してしまう。
【００３２】
これに対して、本実施形態では、以下に説明するように、ＶＲＥＧの上昇を検出して、トランジスタＴｒ１を介して、出力トランジスタＱ１のベース電流もしくは寄生容量Ｃに蓄積された電荷をグランドに引き抜く。
【００３３】
具体的には、ＶＲＥＧの設定値以上の上昇を、検出抵抗Ｒ２ａと検出抵抗Ｒ２ｂとの接続ノードＡの電位として検出する。すなわち、ＶＲＥＧが設定値以上に上昇すると、図３に示すように、ノードＡの電位が、トランジスタＴｒ１をターンオンさせるハイレベルに切り換わる。これにより、ノードＡと接続されたトランジスタＴｒ１のベース電位がハイレベルになり、トランジスタＴｒ１がターンオンする。
【００３４】
そして、オン状態になったトランジスタＴｒ１を介して、出力トランジスタＱ１のベース電流もしくは寄生容量Ｃに蓄積された電荷がグランドに引き抜かれる。
【００３５】
この結果、図３に示すように、出力トランジスタＱ１のベース電位（ノードＢの電位）が低下し、出力トランジスタＱ１のコレクタ電流Ｉ３が減少し、ＶＲＥＧも低下する。
【００３６】
図３に示すように、ＶＲＥＧがある閾値に上昇するごとにトランジスタＴｒ１のターンオンが繰り返され、その都度、電流Ｉ４がトランジスタＴｒ１を介してグランドに流れ、ＶＲＥＧの上昇が抑制される。
【００３７】
したがって、本実施形態によれば、ＶＩＮにノイズが発生しても、
ＶＲＥＧ＝（（Ｒ１＋Ｒ２）／Ｒ２）×ＶＢＧＲ，（Ｒ２＝Ｒ２ａ＋Ｒ２ｂ）を安定して維持することができる。
【００３８】
図５（ａ）は、回路２０を設けなかった前述した比較例のレギュレーター回路で得られたＶＲＥＧを表し、図５（ｂ）は、回路２０を設けた本実施形態に係るレギュレーター回路で得られたＶＲＥＧを表す。
【００３９】
この結果より、本実施形態では、ＶＲＥＧが所望の電圧（約５．８Ｖ）に制御されているのに対して、比較例では、ＶＲＥＧが所望の電圧（約５．８Ｖ）よりも上昇してしまっている。
【００４０】
なお、電流Ｉ４は、ＶＲＥＧの異常上昇を抑制するために必要な量だけ流れればよい。そこで、出力トランジスタＱ１のベースとトランジスタＴｒ１との間に抵抗Ｒ４を設けることで、電流Ｉ４の電流量が制限され、消費電流の増大が抑制される。
【００４１】
次に、図４は、第２実施形態に係るレギュレーター回路を示す。第１実施形態と同じ要素には同じ符号を付し、その説明を省略することもある。
【００４２】
第２実施形態では、ＶＲＥＧの異常上昇を抑制する回路として回路３０が設けられている。回路３０は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、電流源３１、コンパレータ３２、基準電圧源３３、インバータ３４を有する。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３は、いずれも例えばＮＰＮ型のバイポーラトランジスタである。
【００４３】
第２実施形態においても、出力トランジスタＱ１のベースとグランドとの間に、トランジスタＴｒ１が接続されている。
【００４４】
トランジスタＴｒ２のコレクタと出力ラインＬｏｕｔとの間に電流源３１が接続されている。トランジスタＴｒ２のエミッタはグランドに接続されている。
【００４５】
トランジスタＴｒ２のベースは、自らのコレクタと、トランジスタＴｒ１のベースに接続されている。すなわち、トランジスタＴｒ１とトランジスタＴｒ２は、カレントミラー回路を構成する。また、トランジスタＴｒ１及びＴｒ２のベースは、トランジスタＴｒ３のコレクタと接続されている。トランジスタＴｒ３のエミッタはグランドに接続されている。
【００４６】
コンパレータ３２の反転入力端子には、基準電圧源３３から第２の基準電圧が入力する。コンパレータ３２の非反転入力端子は、検出抵抗Ｒ１と検出抵抗Ｒ２ａとの接続ノードと接続されている。あるいは、コンパレータ３２の非反転入力端子は、検出抵抗Ｒ２ａと検出抵抗Ｒ２ｂとの接続ノードと接続されていてもよい。コンパレータ３２の出力は、インバータ３４を介して、トランジスタＴｒ３のベースに入力する。
【００４７】
本実施形態においても、以下に説明するように、ＶＲＥＧの上昇を検出して、トランジスタＴｒ１を介して、出力トランジスタＱ１のベース電流もしくは寄生容量Ｃに蓄積された電荷をグランドに引き抜く。本実施形態では、トランジスタＴｒ１は、コンパレータ３２の出力により、オンオフされる。
【００４８】
具体的に、ＶＲＥＧの設定値以上の上昇をコンパレータ３２が検出する。ＶＲＥＧが設定値以上に上昇すると、コンパレータ３２はハイレベルをインバータ３４に出力する。インバータ３４はローレベルをトランジスタＴｒ３のベースに出力し、トランジスタＴｒ３はオフになる。
【００４９】
トランジスタＴｒ３がオフになると、トランジスタＴｒ１及びトランジスタＴｒ２のベース電位がローレベルからハイレベルに切り換わり、トランジスタＴｒ１及びトランジスタＴｒ２がオンする。
【００５０】
そして、オン状態になったトランジスタＴｒ１を介して、出力トランジスタＱ１のベース電流もしくは寄生容量Ｃに蓄積された電荷がグランドに引き抜かれる。
【００５１】
本実施形態においても、ＶＲＥＧがある閾値に上昇するごとにトランジスタＴｒ１のターンオンが繰り返され、その都度、電流Ｉ４がトランジスタＴｒ１を介してグランドに流れ、ＶＲＥＧの上昇が抑制される。
【００５２】
そして、本実施形態においても、ＶＩＮにノイズが発生しても、
ＶＲＥＧ＝（（Ｒ１＋Ｒ２）／Ｒ２）×ＶＢＧＲ，（Ｒ２＝Ｒ２ａ＋Ｒ２ｂ）を安定して維持することができる。
【００５３】
本実施形態の回路構成においても、図５（ｂ）に示すように、ＶＲＥＧが所望の電圧（例えば、約５．８Ｖ）に制御されるのを確認できた。
【００５４】
本実施形態では、トランジスタＴｒ１、Ｔｒ２はカレントミラー回路を構成するため、図２に示す回路２０における抵抗Ｒ４を設けなくても、カレントミラー回路によって電流Ｉ４を制御し、無駄な消費電流の増大を抑制できる。もちろん、図４に示す実施形態においても、出力トランジスタＱ１のベースとトランジスタＴｒ１との間に抵抗Ｒ４を設けてもかまわない。
【００５５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００５６】
１０…半導体装置、１１…レギュレーター回路、１５…差動回路、３１…電流源、３２…コンパレータ、Ｑ１…出力トランジスタ、Ｔｒ１〜Ｔｒ３…トランジスタ、Ｒ１，Ｒ２ａ，Ｒ２ｂ…検出抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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