(57)【要約】【課題】ポストアンブル期間でデータストローブ信号のリンギングによる書き込み動作のエラーを防止できるようにしたデータ入力回路を提供すること。【解決手段】書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号パルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部とを備えることを特徴とする。【選択図】図２
2011258302.tif 000002
【特許請求の範囲】
【請求項１】
内部データを第１の内部ストローブ信号及び第２の内部ストローブ信号に同期させて整列し、立上がりデータ及び立下がりデータを生成するデータ整列部と、
データストローブ信号の最後の立下がりエッジを感知して書き込みラッチ信号を生成するデータストローブ信号感知回路と、
前記書き込みラッチ信号に応じて、前記立上がりデータ及び前記立下がりデータをラッチさせて入力データに出力するデータラッチ部と、
備えることを特徴とするデータ入力回路。
【請求項２】
前記第１の内部ストローブ信号が、前記データストローブ信号の立上がりエッジに同期して生成され、前記第２の内部ストローブ信号が、前記データストローブ信号の立下がりエッジに同期して生成されることを特徴とする請求項１に記載のデータ入力回路。
【請求項３】
前記データ整列部が、
前記第１の内部ストローブ信号に同期して、前記内部データをラッチして出力する第１のラッチと、
前記第２の内部ストローブ信号に同期して、前記第１のラッチの出力信号をラッチして第１の立上がりデータに出力する第２のラッチと、
前記第１の内部ストローブ信号に同期して、前記第１の立上がりデータをラッチして第２の立上がりデータに出力する第３のラッチと、
前記第２の立上がりデータを所定期間遅延させて第３の立上がりデータに出力する第１の遅延器と、
を備えることを特徴とする請求項１に記載のデータ入力回路。
【請求項４】
前記データ整列部が、
前記第２の内部ストローブ信号に同期して、前記内部データをラッチして第１の立下がりデータに出力する第４のラッチと、
前記第１の内部ストローブ信号に同期して、前記第１の立下がりデータをラッチして第２の立下がりデータに出力する第５のラッチと、
前記第２の立下がりデータを所定期間遅延させて第３の立下がりデータに出力する第２の遅延器と、
をさらに備えることを特徴とする請求項３に記載のデータ入力回路。
【請求項５】
前記データストローブ信号感知回路が、
書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、
前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、
前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて、前記書き込みラッチ信号を生成する書き込みラッチ信号生成部と、
を備えることを特徴とする請求項１に記載のデータ入力回路。
【請求項６】
前記クロックサンプリング部が、
書き込みレイテンシ信号に応じて書き込みコマンドを前記書き込みレイテンシの分だけシフトするシフト部と、
該シフト部の出力信号をバッファリングして、前記シフト信号を生成するバッファと、
前記書き込みコマンドと、前記書き込みレイテンシ信号と、バースト信号とを受信して期間信号を生成する期間信号生成部と、
前記シフト信号と前記期間信号とに応じて駆動信号を駆動する駆動部と、
前記駆動信号に応じて、前記内部クロックを前記サンプリングクロックに伝達する伝達素子と、
を備えることを特徴とする請求項５に記載のデータ入力回路。
【請求項７】
前記期間信号が、前記書き込みコマンドが入力される時点から前記書き込みレイテンシによって設定される書き込みレイテンシと、前記バースト信号によって設定されるバースト期間とが経過する時点までディセーブルされることを特徴とする請求項６に記載のデータ入力回路。
【請求項８】
前記駆動部が、前記シフト信号のパルスが入力される時点から前記期間信号がイネーブルされる時点まで前記駆動信号をプルアップ駆動することを特徴とする請求項６に記載のデータ入力回路。
【請求項９】
前記伝達素子が、前記駆動信号がプルアップ駆動される期間の間、前記内部クロックを前記サンプリングクロックに伝達することを特徴とする請求項８に記載のデータ入力回路。
【請求項１０】
前記最終クロック生成部が、
前記シフト信号を前記サンプリングクロックに同期させてラッチして第１のレベル信号を生成する第１のレベル信号生成部と、
前記第１のレベル信号を前記サンプリングクロックに同期させてラッチして第２のレベル信号を生成する第２のレベル信号生成部と、
前記第１のレベル信号のレベル遷移時点から前記第２のレベル信号のレベル遷移時点までパルス幅を有する第１の出力信号を生成する第１の論理素子と、
第１のバースト信号に応じて、前記第１の論理素子の出力信号をバッファリングした信号を伝達する第１の伝達素子と、
を備えることを特徴とする請求項５に記載のデータ入力回路。
【請求項１１】
前記最終クロック生成部が、
前記第２のレベル信号を前記サンプリングクロックに同期させてラッチして第３のレベル信号を生成する第３のレベル信号生成部と、
前記第３のレベル信号を前記サンプリングクロックに同期させてラッチして第４のレベル信号を生成する第４のレベル信号生成部と、
前記第３のレベル信号のレベル遷移時点から前記第４のレベル信号のレベル遷移時点までパルス幅を有する第２の出力信号を生成する第２の論理素子と、
第２のバースト信号に応じて、前記第２の論理素子の出力信号をバッファリングした信号を伝達する第２の伝達素子と、
をさらに備えることを特徴とする請求項１０に記載のデータ入力回路。
【請求項１２】
前記書き込みラッチ信号生成部が、
前記第２の内部ストローブ信号に応じて、前記最終クロックをラッチしてプルアップ信号及びプルダウン信号を生成するクロックラッチ部と、
前記プルアップ信号及び前記プルダウン信号に応じて、前記イネーブル信号を駆動するイネーブル信号駆動部と、
を備えることを特徴とする請求項５に記載のデータ入力回路。
【請求項１３】
前記クロックラッチ部が、前記第２の内部ストローブ信号を遅延させて生成された遅延内部ストローブ信号のパルスが入力される期間で前記最終クロックをラッチすることを特徴とする請求項１２に記載のデータ入力回路。
【請求項１４】
内部クロックを所定期間遅延させてデータ入力クロックを生成するデータ入力クロック生成部と、
前記データ入力クロックに同期して、前記入力データを書き込みドライバに伝達する伝達部と、
をさらに備えることを特徴とする請求項１に記載のデータ入力回路。
【請求項１５】
書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、
前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、
前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部と、
を備えることを特徴とするデータ入力回路。
【請求項１６】
前記クロックサンプリング部が、
書き込みレイテンシ信号に応じて書き込みコマンドを前記書き込みレイテンシの分だけシフトするシフトと、
前記シフト部の出力信号をバッファリングして、前記シフト信号を生成するバッファと、
前記書き込みコマンドと、前記書き込みレイテンシ信号と、バースト信号とを受信して期間信号を生成する期間信号生成部と、
前記シフト信号と前記期間信号とに応じて駆動信号を駆動する駆動部と、
前記駆動信号に応じて、前記内部クロックを前記サンプリングクロックに伝達する伝達素子と、
を備えることを特徴とする請求項１５に記載のデータ入力回路。
【請求項１７】
前記期間信号が、前記書き込みコマンドが入力される時点から前記書き込みレイテンシによって設定される書き込みレイテンシと、前記バースト信号によって設定されるバースト期間とが経過する時点までディセーブルされることを特徴とする請求項１６に記載のデータ入力回路。
【請求項１８】
前記駆動部が、前記シフト信号のパルスが入力される時点から前記期間信号がイネーブルされる時点まで前記駆動信号をプルアップ駆動することを特徴とする請求項１６に記載のデータ入力回路。
【請求項１９】
前記伝達素子が、前記駆動信号がプルアップ駆動される期間の間、前記内部クロックを前記サンプリングクロックに伝達することを特徴とする請求項１６に記載のデータ入力回路。
【請求項２０】
前記最終クロック生成部が、
前記シフト信号を前記サンプリングクロックに同期させてラッチして第１のレベル信号を生成する第１のレベル信号生成部と、
前記第１のレベル信号を前記サンプリングクロックに同期させてラッチして第２のレベル信号を生成する第２のレベル信号生成部と、
前記第１のレベル信号のレベル遷移時点から前記第２のレベル信号のレベル遷移時点までパルス幅を有する第１の出力信号を生成する第１の論理素子と、
第１のバースト信号に応じて、前記第１の論理素子の出力信号をバッファリングした信号を伝達する第１の伝達素子と、
を備えることを特徴とする請求項１５に記載のデータ入力回路。
【請求項２１】
前記最終クロック生成部が、
前記第２のレベル信号を前記サンプリングクロックに同期させてラッチして第３のレベル信号を生成する第３のレベル信号生成部と、
前記第３のレベル信号を前記サンプリングクロックに同期させてラッチして第４のレベル信号を生成する第４のレベル信号生成部と、
前記第３のレベル信号のレベル遷移時点から前記第４のレベル信号のレベル遷移時点までパルス幅を有する第２の出力信号を生成する第２の論理素子と、
第２のバースト信号に応じて、前記第２の論理素子の出力信号をバッファリングした信号を伝達する第２の伝達素子と、
をさらに備えることを特徴とする請求項２０に記載のデータ入力回路。
【請求項２２】
前記書き込みラッチ信号生成部が、
内部ストローブ信号に応じて、前記最終クロックをラッチしてプルアップ信号及びプルダウン信号を生成するクロックラッチ部と、
前記プルアップ信号及び前記プルダウン信号に応じて、前記イネーブル信号を駆動するイネーブル信号駆動部と、
を備えることを特徴とする請求項１５に記載のデータ入力回路。
【請求項２３】
前記クロックラッチ部が、前記内部ストローブ信号を遅延させて生成された遅延内部ストローブ信号のパルスが入力される期間で前記最終クロックをラッチし、前記内部ストローブ信号が、データストローブ信号の立下がりエッジに同期して生成されることを特徴とする請求項２２に記載のデータ入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポストアンブル期間でデータストローブ信号のリンギングによる書き込み動作のエラーを防止できるようにしたデータ入力回路に関する。
【背景技術】
【０００２】
半導体メモリ装置は、集積度の増加にともない、その動作速度の向上のために改善され続けている。動作速度を向上させるために、メモリチップの外部から与えられるクロックと同期して動作できる、いわゆる同期式（synchronous）メモリ装置が登場した。
【０００３】
初めに提案されたものは、メモリ装置の外部からのクロックの立上がりエッジ（rising edge）に同期して１つのデータピンからクロックの１周期にわたって１つのデータを入出力する、いわゆるＳＤＲ（Single Data Rate）同期式メモリ装置である。
【０００４】
しかし、ＳＤＲ同期式メモリ装置も高速動作を求めるシステムの速度を満たすのには不十分であり、これにより、１つのクロック周期に２つのデータを処理する方式であるＤＤＲ（Double Data Rate）同期式メモリ装置が提案された。
【０００５】
ＤＤＲ同期式メモリ装置の各データ入出力ピンでは、外部から入力されるクロックの立上がりエッジ（rising edge）と立下がりエッジ（falling edge）とに同期して連続的に２つのデータが入出力されるところ、クロックの周波数を増加させずに、従来のＳＤＲ同期式メモリ装置に比べて少なくとも２倍以上の帯域幅（band width）を実現することができ、それだけ高速動作が実現可能である。
【０００６】
一方、ＤＤＲ同期式メモリ装置は、内部的にマルチビット（multi-bit）を一度に処理するマルチビットプリフェッチ方式を利用する。マルチビットプリフェッチ方式は、順次入力されるデータをデータストローブ信号に同期させて並列に整列させた後、外部クロック信号に同期して入力される書き込み命令に応じて、整列されたマルチビットのデータを一度にメモリセルアレイに格納する方式をいう。
【０００７】
図１は、従来技術に係るデータ入力回路のマルチビットプリチャージ方式を示したタイミング図である。
【０００８】
書き込み動作が開始されると、内部データＩＤＡＴＡが立上がりデータストローブ信号ＤＱＳ＿Ｒ及び立下がりデータストローブ信号ＤＱＳ＿Ｆに同期して整列される。すなわち、内部データＩＤＡＴＡは、立上がりデータストローブ信号ＤＱＳ＿Ｒ及び立下がりデータストローブ信号ＤＱＳ＿Ｆに同期してラッチされ、立下がりデータストローブ信号ＤＱＳ＿Ｆの最後のパルスに同期して第１の整列データないし第４の整列データＡＬＧＮＤ１〜ＡＬＧＮＤ４に出力される。第１の整列データないし第４の整列データＡＬＧＮＤ１〜ＡＬＧＮＤ４は、データ入力クロックＤＩＮ＿ＣＬＫに同期して書き込みドライバ（図示せず）に伝達される。
【０００９】
内部データＩＤＡＴＡの入力が終了すると、ポストアンブル（post amble）期間の間、データストローブ信号ＤＱＳはプリチャージ状態となる。しかし、ポストアンブル期間でＸ１のようにデータストローブ信号ＤＱＳがリンギング（ringing）する現象が発生され得る。データストローブ信号ＤＱＳにリンギングが発生すると、Ｘ２のように、立上がりデータストローブ信号ＤＱＳ＿Ｒ及び立下がりデータストローブ信号ＤＱＳ＿Ｆにもリンギングが発生する。これは、立上がりデータストローブ信号ＤＱＳ＿Ｒがデータストローブ信号ＤＱＳの立上がりエッジ（rising edge）に同期して発生し、立下がりデータストローブ信号ＤＱＳ＿Ｆがデータストローブ信号ＤＱＳの立下がりエッジ（falling edge）に同期して発生するためである。
【００１０】
立上がりデータストローブ信号ＤＱＳ＿Ｒ及び立下がりデータストローブ信号ＤＱＳ＿Ｆに発生したリンギングは、ポストアンブル期間で入力が終了した内部データＩＤＡＴＡをラッチするので、有効にラッチされ整列されて出力された第１の整列データないし第４の整列データＡＬＧＮＤ１〜ＡＬＧＮＤ４を破壊し、書き込み動作にエラーを引き起こす。
【００１１】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許公開第２００６／０２０９６１９  Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、ポストアンブル期間でデータストローブ信号のリンギングによる書き込み動作のエラーを防止できるようにしたデータ入力回路を提供することにある。
【課題を解決するための手段】
【００１４】
そこで、上記の目的を達成するための本発明に係るデータ入力回路は、書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部と、を備えることを特徴とする。
【００１５】
また、上記の目的を達成するための本発明に係るデータ入力回路は、内部データを第１の内部ストローブ信号及び第２の内部ストローブ信号に同期させて整列し、立上がりデータ及び立下がりデータを生成するデータ整列部と、データストローブ信号の最後の立下がりエッジを感知して書き込みラッチ信号を生成するデータストローブ信号感知回路と、前記書き込みラッチ信号に応じて、前記立上がりデータ及び前記立下がりデータをラッチさせて入力データに出力するデータラッチ部と、を備えることを特徴とする。
【図面の簡単な説明】
【００１６】
【図１】従来技術に係るデータ入力回路のマルチビットプリチャージ方式を示したタイミング図である。
【図２】本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。
【図３】図２に示されたデータ入力回路に含まれたデータストローブ信号感知回路の構成を示したブロック図である。
【図４】図３に示されたデータストローブ信号感知回路に含まれたクロックサンプリング部の図である。
【図５】図４に示されたクロックサンプリング部の動作を説明するためのタイミング図である。
【図６】図３に示されたデータストローブ信号感知回路に含まれた最終クロック生成部の図である。
【図７】図６に示された最終クロック生成部の動作を説明するためのタイミング図である。
【図８】図３に示されたデータストローブ信号感知回路に含まれた書き込みラッチ信号生成部の図である。
【図９】図２に示されたデータ入力回路に含まれたデータラッチ部及び伝達部の構成をより具体的に示した図である。
【図１０】図２に示されたデータ入力回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１７】
以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって限定されるものではない。
【００１８】
図２は、本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。
【００１９】
同図に示すように、データ入力回路は、データバッファ１０と、データストローブ信号バッファ１１と、コマンドバッファ１２と、クロックバッファ１３と、データ整列部２と、データストローブ信号感知回路３と、データラッチ部４と、データ入力クロック生成部５と、伝達部６と、書き込みドライバ７とを備える。
【００２０】
データバッファ１０は、データＤＡＴＡをバッファリングして内部データＩＤＡＴＡを生成する。データストローブ信号バッファ１１は、データストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳＢを受信し、第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆを生成する。ここで、第１の内部ストローブ信号ＤＱＳ＿Ｒは、データストローブ信号ＤＱＳの立上がりエッジ（rising edge）に同期して生成され、第２の内部ストローブ信号ＤＱＳ＿Ｆは、データストローブ信号ＤＱＳの立下がりエッジ（falling edge）に同期して生成される。コマンドバッファ１２は、外部コマンドＥＸＴＣＭＤをバッファリングして書き込み動作のための書き込みコマンドＷＴ＿ＣＭＤを生成する。クロックバッファ１３は、クロックＣＬＫをバッファリングして内部クロックＩＣＬＫを生成する。
【００２１】
データ整列部２は、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して、内部データＩＤＡＴＡをラッチして出力する第１のラッチ２０と、第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して、第１のラッチ２０の出力信号をラッチして第１の立上がりデータＤ１Ｒに出力する第２のラッチ２１と、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して、第１の立上がりデータＤ１Ｒをラッチして第２の立上がりデータＤ２Ｒに出力する第３のラッチ２２と、第２の立上がりデータＤ２Ｒを所定期間遅延させて第３の立上がりデータＤ３Ｒに出力する第１の遅延器２３と、第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して、内部データＩＤＡＴＡをラッチして第１の立下がりデータＤ１Ｆに出力する第４のラッチ２４と、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して、第１の立下がりデータＤ１Ｆをラッチして第２の立下がりデータＤ２Ｆに出力する第５のラッチ２５と、第２の立下がりデータＤ２Ｆを所定期間遅延させて第３の立下がりデータＤ３Ｆに出力する第２の遅延器２６とを備える。ここで、第１のラッチ２０と、第２のラッチ２１と、第３のラッチ２２と、第４のラッチ２４と、第５のラッチ２５とは、Ｄフリップフロップで実現することができる。
【００２２】
このような構成のデータ整列部２から出力される第１の立上がりデータＤ１Ｒと、第３の立上がりデータＤ３Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとは、整列されて出力される。
【００２３】
データストローブ信号感知回路３は図３に示すように、クロックサンプリング部３０と、最終クロック生成部３１と、書き込みラッチ信号生成部３２とを備える。
【００２４】
クロックサンプリング部３０は図４に示すように、書き込みコマンドＷＴ＿ＣＭＤを第１の書き込みレイテンシ信号ないし第４の書き込みレイテンシ信号ＷＬ＜１：４＞によって設定される書き込みレイテンシの分だけシフトして出力するシフト部３００と、シフト部３００の出力信号を反転バッファリングしてシフト信号ＷＲ＿ＷＬを出力するバッファで動作するインバータＩＶ３０と、書き込みコマンドＷＴ＿ＣＭＤが入力される時点から第１の書き込みレイテンシ信号ないし第４の書き込みレイテンシ信号ＷＬ＜１：４＞によって設定される書き込みレイテンシと、第１のバースト信号及び第２のバースト信号ＢＬ４、ＢＬ８によって設定されるバースト期間とが経過する時点までロジックローレベルにディセーブルされる期間信号ＳＥＣＴを生成する期間信号生成部３０１と、ＰＭＯＳトランジスタＰ３０及びＮＭＯＳトランジスタＮ３０、Ｎ３１で構成されて、シフト信号ＷＲ＿ＷＬ及び期間信号ＳＥＣＴに応じて駆動信号ＤＲＶを駆動する駆動部３０２と、駆動信号ＤＲＶをラッチするラッチ部３０３と、駆動信号ＤＲＶがロジックハイレベルである期間で内部クロックＩＣＬＫをサンプリングクロックＳＰＬ＿ＣＬＫに伝達する伝達素子として動作するＮＡＮＤゲートＮＤ３０とを備える。
【００２５】
ここで、第１の書き込みレイテンシ信号ＷＬ＜１＞がロジックハイレベルであれば、書き込みレイテンシが１に設定されて、書き込みコマンドＷＴ＿ＣＭＤを入力してから、内部クロックＩＣＬＫの１周期期間が経過した後、書き込み動作のためのデータ入力が開始される。また、第２の書き込みレイテンシ信号ＷＬ＜２＞がロジックハイレベルであれば、書き込みレイテンシが２に設定されて、書き込みコマンドＷＴ＿ＣＭＤを入力してから、内部クロックＩＣＬＫの２周期期間が経過した後、書き込み動作のためのデータ入力が開始される。一方、第１のバースト信号ＢＬ４がロジックハイレベルであれば、データが連続的に入力されるバースト期間が内部クロックＩＣＬＫの４周期期間の間に設定され、第２のバースト信号ＢＬ８がロジックハイレベルであれば、バースト期間が内部クロックＩＣＬＫの８周期期間の間に設定される。
【００２６】
このような構成のクロックサンプリング部３０の動作を図５を参考して説明するが、第１の書き込みレイテンシ信号ＷＬ＜１＞がロジックハイレベルであり、第１のバースト信号ＢＬ４がロジックハイレベルに設定された場合を仮定して説明すれば、次のとおりである。
【００２７】
ｔ３０で書き込みコマンドＷＴ＿ＣＭＤが入力されると、シフト部３００は、書き込みコマンドＷＴ＿ＣＭＤを内部クロックＩＣＬＫの１周期期間の分だけシフトするので、インバータＩＶ３０は、ｔ３１でシフト信号ＷＲ＿ＷＬを出力する。
【００２８】
このとき、期間信号生成部３０１で生成される期間信号ＳＥＣＴは、書き込みコマンドＷＴ＿ＣＭＤが入力されるｔ３０から書き込みレイテンシ（内部クロックＩＣＬＫの１周期期間）及びバースト期間（内部クロックＩＣＬＫの４周期期間）が経過するｔ３２までロジックローレベルにディセーブルされる。
【００２９】
駆動部３０２のＰＭＯＳトランジスタＰ３０は、シフト信号ＷＲ＿ＷＬのロジックローレベルパルスが入力されるｔ３１でターンオンされて駆動信号ＤＲＶをプルアップ駆動し、駆動部３０２のＮＭＯＳトランジスタＮ３０、Ｎ３１は、期間信号ＳＥＣＴがロジックハイレベルにイネーブルされるｔ３２で駆動信号ＤＲＶをプルダウン駆動する。したがって、サンプリングクロックＳＰＬ＿ＣＬＫは、駆動信号ＤＲＶがロジックハイレベルで駆動される状態で内部クロックＩＣＬＫが伝達されて生成される。
【００３０】
最終クロック生成部３１は図６に示すように、シフト信号ＷＲ＿ＷＬをサンプリングクロックＳＰＬ＿ＣＬＫに同期させてラッチして第１のレベル信号ＬＥＶ１を生成する第１のレベル信号生成部３１０と、第１のレベル信号ＬＥＶ１をサンプリングクロックＳＰＬ＿ＣＬＫに同期させてラッチして第２のレベル信号ＬＥＶ２を生成する第２のレベル信号生成部３１１と、第２のレベル信号ＬＥＶ２をサンプリングクロックＳＰＬ＿ＣＬＫに同期させてラッチして第３のレベル信号ＬＥＶ３を生成する第３のレベル信号生成部３１２と、第３のレベル信号ＬＥＶ３をサンプリングクロックＳＰＬ＿ＣＬＫに同期させてラッチして第４のレベル信号ＬＥＶ４を生成する第４のレベル信号生成部３１３と、第２のレベル信号ＬＥＶ２を反転させて出力するインバータＩＶ３１と、第１のレベル信号ＬＥＶ１及びインバータＩＶ３１の出力信号を受信して否定論理積演算を行い、第１の出力信号ＯＵＴ１を生成するＮＡＮＤゲートＮＤ３１と、第４のレベル信号ＬＥＶ４を反転させて出力するインバータＩＶ３２と、第３のレベル信号ＬＥＶ３及びインバータＩＶ３２の出力信号を受信して否定論理積演算を行い、第２の出力信号ＯＵＴ２を生成するＮＡＮＤゲートＮＤ３２と、第１の出力信号ＯＵＴ１を反転させるインバータＩＶ３３と、第１の出力信号ＯＵＴ１及び第２の出力信号ＯＵＴ２を受信して否定論理積演算を行い、第３の出力信号ＯＵＴ３を生成するＮＡＮＤゲートＮＤ３３と、第１のバースト信号ＢＬ４がロジックハイレベルである場合、インバータＩＶ３３の出力信号を伝達する伝達ゲートＴ３１と、第２のバースト信号ＢＬ８がロジックハイレベルである場合、ＮＡＮＤゲートＮＤ３３の出力信号を伝達する伝達ゲートＴ３２と、伝達ゲートＴ３１、Ｔ３２から伝達された信号をバッファリングして最終クロックＦＩＮ＿ＣＬＫに伝達するバッファ部３１４とを備える。ここで、第１のレベル信号生成部ないし第４のレベル信号生成部３１０〜３１３はＤフリップフロップで実現することができる。
【００３１】
このような構成の最終クロック生成部３１の動作を図７を参考して説明するが、第２のバースト信号ＢＬ８がロジックハイレベルに設定された場合を仮定して説明すれば、次のとおりである。
【００３２】
第１のレベル信号生成部３１０は、シフト信号ＷＲ＿ＷＬのロジックローレベルパルスが入力された後、サンプリングクロックＳＰＬ＿ＣＬＫの立上がりパルスが入力される時点、すなわち、ｔ３３に同期してロジックハイレベルにレベル遷移する第１のレベル信号ＬＥＶ１を生成する。また、第２のレベル信号生成部ないし第４のレベル信号生成部３１１〜３１３は、各々後続のサンプリングクロックＳＰＬ＿ＣＬＫの立上がりパルスに同期してロジックハイレベルにレベル遷移する第２のレベル信号ないし第４のレベル信号ＬＥＶ２〜４を生成する。ＮＡＮＤゲートＮＤ３１から出力される第１の出力信号ＯＵＴ１は、第１のレベル信号ＬＥＶ１がロジックハイレベルにレベル遷移するｔ３３から第２のレベル信号ＬＥＶ２がロジックハイレベルにレベル遷移するｔ３４までロジックローレベルで生成される。また、第２の出力信号ＯＵＴ２は、第３のレベル信号ＬＥＶ３がロジックハイレベルにレベル遷移するｔ３５から第４のレベル信号ＬＥＶ４がロジックハイレベルにレベル遷移するｔ３６までロジックローレベルで生成される。そして、第３の出力信号ＯＵＴ３は、第１の出力信号ＯＵＴ１及び第２の出力信号ＯＵＴ２のロジックローレベルパルスが生成される期間でロジックハイレベルで発生されるパルスを含む。先に仮定したように、ロジックハイレベルの第２のバースト信号ＢＬ８によって伝達ゲートＴ３２がターンオンされ、第３の出力信号ＯＵＴ３がバッファリングされて最終クロックＦＩＮ＿ＣＬＫに出力される。したがって、最終クロックＦＩＮ＿ＣＬＫは、ｔ３３からｔ３４までの期間及びｔ３５からｔ３６までの期間でロジックハイレベルで生成される。
【００３３】
書き込みラッチ信号生成部３２は図８に示すように、最終クロックＦＩＮ＿ＣＬＫをラッチしてイネーブル信号ＥＮを生成するイネーブル信号生成部３２０と、イネーブル信号ＥＮに応じて書き込みラッチ信号ＷＲ＿ＬＡＴを生成するパルス生成部３２１とを備える。
【００３４】
イネーブル信号生成部３２０は、ロジックハイレベルの遅延内部ストローブ信号ＤＱＳ＿Ｆｄが入力される場合、最終クロックＦＩＮ＿ＣＬＫをラッチしてプルアップ信号ＰＵ及びプルダウン信号ＰＤを生成するクロックラッチ部３２００と、プルアップ信号ＰＵ及びプルダウン信号ＰＤに応じてイネーブル信号ＥＮを駆動するイネーブル信号駆動部３２０１とを備える。遅延内部ストローブ信号ＤＱＳ＿Ｆｄは、第２の内部ストローブ信号ＤＱＳ＿Ｆを所定期間遅延させた信号である。このような構成のイネーブル信号生成部３２０は、ロジックハイレベルの遅延内部ストローブ信号ＤＱＳ＿Ｆｄが入力される状態でロジックハイレベルの最終クロックＦＩＮ＿ＣＬＫをラッチしてロジックハイレベルのプルアップ信号ＰＵ及びプルダウン信号ＰＤを生成するので、イネーブル信号ＥＮはロジックローレベルで駆動される。ロジックローレベルで駆動されたイネーブル信号ＥＮは、遅延内部ストローブ信号ＤＱＳ＿Ｆｄまたは最終クロックＦＩＮ＿ＣＬＫがロジックローレベルに遷移するとき、ロジックハイレベルに遷移される。
【００３５】
パルス生成部３２１は、イネーブル信号ＥＮを反転遅延させる反転遅延部３２１０と、イネーブル信号ＥＮ及び反転遅延部３２１０の出力信号を受信して論理積演算を行い、書き込みラッチ信号ＷＲ＿ＬＡＴを生成する論理部３２１１とを備える。書き込みラッチ信号ＷＲ＿ＬＡＴは、イネーブル信号ＥＮがロジックハイレベルに遷移する時点から反転遅延部３２１０の遅延期間の間、ロジックハイレベルにイネーブルされる。
【００３６】
データラッチ部４は図９に示すように、書き込みラッチ信号ＷＲ＿ＬＡＴに同期して、第３の立上がりデータＤ３Ｒをラッチして第１の入力データＤＩＮ＜１＞を生成する第１のデータラッチ４０と、書き込みラッチ信号ＷＲ＿ＬＡＴに同期して、第１の立上がりデータＤ１Ｒをラッチして第２の入力データＤＩＮ＜２＞を生成する第２のデータラッチ４１と、書き込みラッチ信号ＷＲ＿ＬＡＴに同期して、第１の立下がりデータＤ１Ｆをラッチして第３の入力データＤＩＮ＜３＞を生成する第３のデータラッチ４２と、書き込みラッチ信号ＷＲ＿ＬＡＴに同期して、第３の立下がりデータＤ３Ｆをラッチして第４の入力データＤＩＮ＜４＞を生成する第４のデータラッチ４３とを備える。ここで、第１のデータラッチないし第４のデータラッチ４０〜４３はＤフリップフロップで実現することができる。
【００３７】
このような構成のデータラッチ部４は、書き込みラッチ信号ＷＲ＿ＬＡＴの立上がりエッジに同期して、第３の立上がりデータＤ３Ｒと、第１の立上がりデータＤ１Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとをラッチして第１の入力データないし第４の入力データＤＩＮ＜１：４＞に出力する。したがって、第１の入力データないし第４の入力データＤＩＮ＜１：４＞は、書き込みラッチ信号ＷＲ＿ＬＡＴの立上がりエッジから内部クロックＩＣＬＫの２周期期間の間、パルス幅を有する信号で出力される。これは、書き込みラッチ信号ＷＲ＿ＬＡＴを生成する最終クロックＦＩＮ＿ＣＬＫの周期が内部クロックＩＣＬＫの２周期期間で生成されるためである。
【００３８】
データ入力クロック生成部５は、内部クロックＩＣＬＫを所定期間遅延させてデータ入力クロックＤＩＮ＿ＣＬＫを生成する。データ入力クロックＤＩＮ＿ＣＬＫの生成期間はスペック（specification）によって決定されるので、これにより、データ入力クロック生成部５の遅延期間を設定することができる。
【００３９】
伝達部６は図９に示すように、データ入力クロックＤＩＮ＿ＣＬＫに同期して第１の入力データないし第４の入力データＤＩＮ＜１：４＞を書き込みドライバ７に伝達する伝達素子で動作するＮＭＯＳトランジスタＮ６０〜Ｎ６３で構成される。
【００４０】
以下、図１ないし図９を参考して説明した構成を有する本実施形態のデータ入力回路の動作を、図１０を参考して説明するが、第１の書き込みレイテンシ信号ＷＬ＜１＞がロジックハイレベルであり、第１のバースト信号ＢＬ４がロジックハイレベルに設定された場合を仮定して説明する。
【００４１】
まず、データバッファ１０は、データＤＡＴＡをバッファリングして内部データＩＤＡＴＡを生成し、データストローブ信号バッファ１１は、データストローブ信号ＤＱＳ及び反転データストローブ信号ＤＱＳを受信して第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆを生成し、コマンドバッファ１２は、外部コマンドＥＸＴＣＭＤをバッファリングして書き込み動作のための書き込みコマンドＷＴ＿ＣＭＤを生成し、クロックバッファ１３は、クロックＣＬＫをバッファリングして内部クロックＩＣＬＫを生成する。
【００４２】
次に、データ整列部２は、第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して、内部データＩＤＡＴＡを順次ラッチして第１の立上がりデータＤ１Ｒと、第３の立上がりデータＤ３Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとをｔ５で整列して出力する。
【００４３】
次に、データストローブ信号感知回路３は、第２の内部ストローブ信号ＤＱＳ＿Ｆの最終立下がりエッジを感知してｔ４からｔ６までロジックハイレベルで発生されるパルスを含む最終クロックＦＩＮ＿ＣＬＫを生成する。これは、第１の書き込みレイテンシ信号ＷＬ＜１＞がロジックハイレベルであることから、ｔ２から内部クロックＩＣＬＫがサンプリングクロックＳＰＬ＿ＣＬＫに出力され、第１のバースト信号ＢＬ４がロジックハイレベルであることから、ｔ４から内部クロックＩＣＬＫの１周期の間、ロジックハイレベルのパルス幅を有するパルスが最終クロック生成部３１で選択されて出力されるためである。
【００４４】
また、データストローブ信号感知回路３は、書き込みラッチ信号生成部３２で遅延内部ストローブ信号ＤＱＳ＿Ｆｄに同期して、最終クロックＦＩＮ＿ＣＬＫをラッチして書き込みラッチ信号ＷＲ＿ＬＡＴを生成する。書き込みラッチ信号ＷＲ＿ＬＡＴは、遅延内部ストローブ信号ＤＱＳ＿Ｆｄの最後の立下がりエッジに同期して発生される。
【００４５】
次に、データラッチ部４は、書き込みラッチ信号ＷＲ＿ＬＡＴの立上がりエッジに同期して、第３の立上がりデータＤ３Ｒと、第１の立上がりデータＤ１Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとをラッチして第１の入力データないし第４の入力データＤＩＮ＜１：４＞に出力する。
【００４６】
次に、伝達部６は、データ入力クロックＤＩＮ＿ＣＬＫに同期して第１の入力データないし第４の入力データＤＩＮ＜１：４＞を書き込みドライバ７に伝達する。
【００４７】
以上で説明した本実施形態のデータ入力回路は、第２の内部ストローブ信号ＤＱＳ＿Ｆの最後のパルスを感知して書き込みラッチ信号ＷＲ＿ＬＡＴを生成し、書き込みラッチ信号ＷＲ＿ＬＡＴの立上がりエッジに同期して、第３の立上がりデータＤ３Ｒと、第１の立上がりデータＤ１Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとをラッチして第１の入力データないし第４の入力データＤＩＮ＜１：４＞に出力する。このとき、書き込みラッチ信号ＷＲ＿ＬＡＴは、書き込みレイテンシ及びバースト期間に関する情報に基づいて、書き込み動作のためのデータ入力が終了する期間で発生するパルスを含む最終クロックＦＩＮ＿ＣＬＫから生成される。したがって、書き込みラッチ信号ＷＲ＿ＬＡＴは、データストローブ信号ＤＱＳの入力が終了するｔ６以後のポストアンブル期間でデータストローブ信号ＤＱＳのリンギング現象Ｙ１の影響を受けない。すなわち、データストローブ信号ＤＱＳのリンギング現象Ｙ１によって第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆにリンギング現象Ｙ２が発生しても、最終クロックＦＩＮ＿ＣＬＫをラッチして生成された書き込みラッチ信号ＷＲ＿ＬＡＴにはデータストローブ信号ＤＱＳのリンギング現象Ｙ１と、第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆとにリンギング現象Ｙ２が影響を及ぼさない。
【００４８】
また、書き込みラッチ信号ＷＲ＿ＬＡＴは、内部クロックＩＣＬＫの２周期期間の分だけの周期を有する最終クロックＦＩＮ＿ＣＬＫから生成されるので、同様に、内部クロックＩＣＬＫの２周期期間の分だけの周期を有する。したがって、データラッチ部４で書き込みラッチ信号ＷＲ＿ＬＡＴに同期して出力される第１の入力データないし第４の入力データＤＩＮ＜１：４＞は、内部クロックＩＣＬＫの２周期期間の分だけのパルス幅を有する信号で出力されるので、伝達部６でデータ入力クロックＤＩＮ＿ＣＬＫに同期して出力されるとき、マージン（margin）が十分に確保される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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