(57)【要約】【課題】半導体記憶装置にコマンドが入力され不良を起した場合、当該コマンドを含むコマンド履歴を記録及び出力し、不良原因の究明を行い易くする。【解決手段】半導体記憶装置１００は、入力されるコマンドを記録するコマンド記録ＦＩＦＯ回路１１（コマンド記録回路）と、入力されるアドレスが予め設定したアドレスと一致したときに、コマンド記録回路へのコマンド記録を停止するコマンド記録制御回路１２と、コマンド記録回路に記録されたコマンドを外部へ出力するコマンド出力制御回路１３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるコマンドを記録し、入力されるアドレスが予め設定したアドレスと一致したときに、コマンド記録を停止し、記録されたコマンドを外部へ出力することを特徴とする半導体記憶装置。
【請求項２】
入力されるコマンドを記録するコマンド記録回路と、
入力されるアドレスが予め設定したアドレスと一致したときに、前記コマンド記録回路へのコマンド入力を停止するコマンド記録制御回路と、
記録されたコマンドを外部へ出力するコマンド出力制御回路と、
を備えた半導体記憶装置。
【請求項３】
前記コマンド記録回路は、入力される複数のコマンドを設定されたコマンド数だけ時系列順に記録し、
前記コマンド出力制御回路は、入力されるアドレスが予め設定したアドレスと一致した後、読み出し命令信号が入力されると、前記コマンド記録回路に記録された前記複数のコマンドを、古いコマンドから順に出力することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記コマンド記録回路は、クロック端子から入力される第１周波数のクロックに同期して前記コマンドを記録し、
前記コマンド出力制御回路は、前記クロック端子から入力される前記第１周波数より低い第２周波数のクロックに同期して前記コマンドを外部へ出力することを特徴とする請求項２または請求項３いずれか１項に記載の半導体記憶装置。
【請求項５】
入力されるアドレスを記録するアドレス記録回路を更に備え、
前記コマンド記録制御回路は、前記コマンド記録回路へのコマンド入力を停止すると同時にアドレス入力を停止し、
前記コマンド出力制御回路は、記録されたアドレスを外部へ出力することを特徴とする請求項２乃至請求項４いずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、入力されたコマンドを記録し、記録されたコマンドを外部へ出力するテスト回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置においては、複数の外部端子を介して入力されるコマンド信号をデコードすることで、外部から供給されたコマンドを認識する。そして、認識したコマンドに応じて内部回路が動作し、読み出し動作、書き込み動作、またはリフレッシュ動作等を実行する。
この半導体記憶装置を市場に出荷するためには、製品の良品／不良品の選別を行う必要があり、選別工程において、コマンドに応じた動作を製品に定められた規格内で行うことができるか否かが試験される。例えば、特許文献１においては、ＬＳＩテスタにより記憶素子を試験する技術について開示されている。
【０００３】
一方、半導体記憶装置は、これらの試験をクリアして、実際に市場に出荷され、パソコンやゲーム機等の実機に搭載された後も、実機に搭載された状態において試験が行われる。実機に搭載された状態における試験は、他のＣＰＵやＧＰＵ等の半導体装置によって制御され方、あるいは搭載される基板における実装のされ方などにより、選別工程における試験と動作環境が異なるものとなる。
【０００４】
従って、選別工程における試験をクリアしても、実機に搭載された状態における試験において、不具合が生じる場合がある。このような不具合が生じた場合、一般に、アクセスされたメモリセルのアドレスは特定可能であるが、不良発生時のコマンド及びそれに先立って入力されたコマンド（以下、コマンド履歴という）は不明である。そのため、実機に搭載された状態において、半導体記憶装置の外部端子をプロービングし、これをアナライザ等のテスタに接続し、コマンド履歴を把握し、不具合原因を究明する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３５３２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、実機に搭載された状態においては、パッケージの小型化により外部端子間が狭くなり、プロービングが困難となって評価時間が増加する問題があった。また、そもそも不具合を生じさせるコマンド履歴が不明である場合、複数のコマンドのシーケンスを試行錯誤で入力しなければならず、評価時間を増加させていた。すなわち、コマンド履歴を短時間で取得できないため、不具合の再現、不具合原因の究明に時間を要し、評価工数が増大するという問題があった。また、実機に搭載された状態における半導体記憶装置の動作周波数が高い場合、プローブにおける信号反射により正確なプロービングによる波形観測は困難である。この際、入力されるコマンド履歴を正確に把握するため、高速動作対応のアナライザやプローブを準備する必要があったが、これは評価コストの上昇を招いてしまう問題があった。
【課題を解決するための手段】
【０００７】
本発明は、入力されるコマンドを記録し、入力されるアドレスが予め設定した不良アドレスと一致したときに、コマンド記録を停止し、記録されたコマンドを外部へ出力することを特徴とする半導体記憶装置である。
【発明の効果】
【０００８】
本発明の半導体記憶装置によれば、入力されるアドレスが予め設定したアドレスと一致したときに、コマンド記録回路へのコマンド記録を停止する構成としたので、不良が発生するアドレスが入力された時のコマンドを含むコマンド履歴を、コマンド記録回路へ記録できる。従って、実機に搭載した状態における試験の場合、不良アドレスを設定し試験用のテストパターンを再び実行させれば、コマンド記録回路は、不具合を起すコマンドを含むコマンド履歴を記録するので、短い時間でコマンド履歴を取得できる。
【０００９】
また、記録されたコマンド履歴を、コマンド出力制御回路により、例えば、低周波数インターフェース対応の端子から読み出すことで、プローブにおける信号反射などを起こさず、コマンド履歴を正確に把握できる。
【００１０】
従って、コマンド履歴を短時間で正確に把握でき、把握したコマンド履歴に基づき不具合原因を究明できるので、評価工数を削減できる効果を奏する。また、高価な測定器も不要となり、評価コストを削減できる効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体記憶装置の回路構成ブロック図である。
【図２】コマンド記録回路（コマンド記録ＦＩＦＯ回路１１）の回路図である。
【図３】比較回路１５の回路図である。
【図４】図１における半導体記憶装置のタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の半導体記憶装置１００の回路構成ブロック図を示す。
半導体記憶装置１００は、テスト回路として、入力されるコマンドを記録するコマンド記録ＦＩＦＯ回路１１（コマンド記録回路）と、入力されるアドレスが不良アドレス（予め設定したアドレス）と一致したときに、コマンド記録ＦＩＦＯ回路１１へのコマンド記録を停止するコマンド記録制御回路１２と、コマンド記録回路に記録されたコマンドを外部へ出力するコマンド出力制御回路１３と、を備える。
【００１３】
なお、半導体記憶装置１００において、テスト回路が動作するとき、すなわちテスト動作モードにあるとき、通常動作モードにおける動作に相当する、読み出し、書き込み等の動作も並行して行われる。また、テスト動作モードにおいてアドレス信号を使用するが、このアドレス信号は、読み出し、書き込み等における動作において、メモリセルをアクセスするアドレス情報としても使用される。すなわち、本実施形態におけるテスト回路は、半導体記憶装置１００が通常動作モードにおける動作に相当する、読み出し、書き込み等の動作を行っているとき、同時に動作する回路であり、半導体記憶装置１００に入力されるコマンド及びアドレスを使用して動作する回路である。
【００１４】
半導体記憶装置１００は、外部端子として、コマンド信号ＣＭＤ＜３：０＞が入力されるコマンド入力端子ＣＭＤＰ、クロック信号ＣＬＫが入力されるクロック入力端子ＣＬＫＰ、テスト信号ＴＥＳＴ１、ＴＥＳＴ２がそれぞれ入力されるテスト入力端子ＴＥＳＴ１Ｐとテスト入力端子ＴＥＳＴ２Ｐ、アドレス信号ＡＤＤＡ＜３：０＞が入力されるアドレス入力端子ＡＤＤＰ及びデータ出力信号ＤＱ＜３：０＞が出力されるデータ出力端子ＤＱＰを備える。
【００１５】
半導体記憶装置１００が、例えばＤＲＡＭの場合、コマンド入力端子ＣＭＤＰは、／ＣＳ（チップ・セレクト入力）端子、／ＲＡＳ（ロウ・アドレス・ストローブ入力）端子、／ＣＡＳ（カラム・アドレス・ストローブ入力）端子、／ＷＥ（ライト・イネーブル入力）端子の４つの端子をまとめて表した端子である。半導体記憶装置１００は、クロック入力端子ＣＬＫＰに入力されるクロック信号ＣＬＫに同期して、これらの端子へ入力されるコマンド信号ＣＭＤ＜３：０＞を取り込み、４信号の論理レベルの組み合わせにより決まるＲｅａｄ（読み出し）、Ｗｒｉｔｅ（書き込み）、Ｒｅｆ（リフレッシュ）等のコマンドを認識し、コマンドに応じた読み出し、書き込み、リフレッシュ等の動作を行う。
【００１６】
なお、以下の説明において、各信号の電圧レベルについて、正論理を用いてＬレベル（論理「０」）、Ｈレベル（論理「１」）として説明する。また、コマンド信号ＣＭＤ＜３：０＞は、４ビットのコマンド入力信号ＣＭＤ３、ＣＭＤ２、ＣＭＤ１、ＣＭＤ０の総称であり、この順番に各信号の電圧レベル（Ｌ／Ｈレベル）を用いて、論理レベルを４信号まとめて「ＣＭＤ３＿ＣＭＤ２＿ＣＭＤ１＿ＣＭＤ０」と示す。例えば、コマンド入力信号ＣＭＤ３、ＣＭＤ２、ＣＭＤ１、ＣＭＤ０の電圧レベルがそれぞれ、Ｈレベル、Ｌレベル、Ｌレベル、Ｈレベルの場合、コマンド信号ＣＭＤ＜３：０＞の論理レベルを「１００１」として表わすものとする。
【００１７】
アドレス入力端子ＡＤＤＰは、メモリセルのアドレスを示す情報が入力される端子である。一般に、搭載されるメモリセルの容量に応じて、アドレス入力端子の数は定められるが、ここでは、説明の都合上、４ビットのアドレス信号が入力される４つの端子をまとめて表わし、アドレス入力端子ＡＤＤＰとしている。また、本実施形態においては、アドレス入力端子ＡＤＤＰに入力される４ビットのアドレス信号により、メモリセルがアクセスされるものとする。
なお、アドレス信号ＡＤＤＡ＜３：０＞は、４ビットのアドレス信号ＡＤＤＡ３、ＡＤＤＡ２、ＡＤＤＡ１、ＡＤＤＡ０の総称であり、この順番に各信号の電圧レベル（Ｌ／Ｈレベル）を用いて、論理レベルを４信号まとめて「ＡＤＤＡ３＿ＡＤＤＡ２＿ＡＤＤＡ１＿ＡＤＤＡ０」と示す。例えば、アドレス信号ＡＤＤＡ３、ＡＤＤＡ２、ＡＤＤＡ１、ＡＤＤＡ０の電圧レベルがそれぞれ、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合、アドレス信号ＡＤＤＡ＜３：０＞の論理レベルを「１０１０」として表わすものとする。
【００１８】
図１に示すコマンド記録ＦＩＦＯ回路１１（コマンド記録回路）は、ＦＩＦＯ（First In First Out）構成となっており、クロック端子を備える。また、クロック端子には、コマンド記録制御回路１２及びコマンド出力制御回路１３から、ＦＩＦＯクロック信号ＣＬＫＦが入力される。コマンド記録ＦＩＦＯ回路１１は、コマンド入力端子ＣＭＤＰから入力されるコマンド信号ＣＭＤ＜３：０＞をＦＩＦＯクロック信号ＣＬＫＦに同期して記憶し、入力される順にＦＩＦＯクロック信号ＣＬＫＦに同期して出力する回路である。
【００１９】
図２は、コマンド記録ＦＩＦＯ回路１１の回路図である。
コマンド記録ＦＩＦＯ回路１１は、シフトレジスタ４０、シフトレジスタ５０、シフトレジスタ６０及びシフトレジスタ７０を並列に接続して構成される。シフトレジスタ４０は、図２に示すように、４個のＤ型フリップフロップ４１〜４４を直列に接続して構成される。初段のＤ型フリップフロップ４１のデータ入力端子（Ｄ）は、上記コマンド入力端子ＣＭＤＰに接続され、コマンド入力信号ＣＭＤ３が入力される。２段目以降のＤ型フリップフロップのデータ入力端子（Ｄ）は、前段のＤ型フリップフロップのデータ出力端子（Ｑ）に接続される。また、Ｄ型フリップフロップ４１〜４４各々において、クロック端子には、ＦＩＦＯクロック信号ＣＬＫＦが入力される。また、最終段のＤ型フリップフロップ４４は、端子Ｑから、コマンド記録ＦＩＦＯ回路１１のＦＩＦＯ出力信号ＦＯＵＴ３を出力する。
【００２０】
また、シフトレジスタ５０は、４個のＤ型フリップフロップ５１〜５４を直列に接続して構成される。初段のＤ型フリップフロップ５１のデータ入力端子（Ｄ）は、上記コマンド入力端子ＣＭＤＰに接続され、コマンド入力信号ＣＭＤ２が入力される。２段目以降のＤ型フリップフロップのデータ入力端子（Ｄ）は、前段のＤ型フリップフロップのデータ出力端子（Ｑ）に接続される。また、Ｄ型フリップフロップ５１〜５４各々において、クロック端子には、ＦＩＦＯクロック信号ＣＬＫＦが入力される。また、最終段のＤ型フリップフロップ５４は、端子Ｑから、コマンド記録ＦＩＦＯ回路１１のＦＩＦＯ出力信号ＦＯＵＴ２を出力する。
【００２１】
また、シフトレジスタ６０は、４個のＤ型フリップフロップ６１〜６４を直列に接続して構成される。初段のＤ型フリップフロップ６１のデータ入力端子（Ｄ）は、上記コマンド入力端子ＣＭＤＰに接続され、コマンド入力信号ＣＭＤ１が入力される。２段目以降のＤ型フリップフロップのデータ入力端子（Ｄ）は、前段のＤ型フリップフロップのデータ出力端子（Ｑ）に接続される。また、Ｄ型フリップフロップ６１〜６４各々において、クロック端子には、ＦＩＦＯクロック信号ＣＬＫＦが入力される。また、最終段のＤ型フリップフロップ６４は、端子Ｑから、コマンド記録ＦＩＦＯ回路１１のＦＩＦＯ出力信号ＦＯＵＴ１を出力する。
【００２２】
また、シフトレジスタ７０は、４個のＤ型フリップフロップ７１〜７４を直列に接続して構成される。初段のＤ型フリップフロップ７１のデータ入力端子（Ｄ）は、上記コマンド入力端子ＣＭＤＰに接続され、コマンド入力信号ＣＭＤ０が入力される。２段目以降のＤ型フリップフロップのデータ入力端子（Ｄ）は、前段のＤ型フリップフロップのデータ出力端子（Ｑ）に接続される。また、Ｄ型フリップフロップ７１〜７４各々において、クロック端子には、ＦＩＦＯクロック信号ＣＬＫＦが入力される。また、最終段のＤ型フリップフロップ７４は、端子Ｑから、コマンド記録ＦＩＦＯ回路１１のＦＩＦＯ出力信号ＦＯＵＴ０を出力する。
【００２３】
従って、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、コマンド入力端子ＣＭＤＰに入力されるコマンド信号ＣＭＤ＜３：０＞の論理レベルの変化を、初段のＤ型フリップフロップから最終段（４段目）のＤ型フリップフロップへと伝搬させる。また、以上のように４ビット構成のシフトレジスタで構成されているので、ＦＩＦＯクロック信号ＣＬＫＦが周期的に入力されている期間において、最新の入力コマンドを含む４コマンド分のコマンド履歴を保持する。
【００２４】
図１におけるコマンド記録制御回路１２は、ＡＮＤ回路２１、テストレジスタ１４、比較回路１５、ＳＲＦＦ回路１６（セットリセットフリップフロップ回路）、ＯＲ回路２２及びＡＮＤ回路２３を備える。
ＡＮＤ回路２１は、その２入力がクロック入力端子ＣＬＫＰと、テスト入力端子ＴＥＳＴ１Ｐへ接続され、それぞれの端子からクロック信号ＣＬＫとテスト信号ＴＥＳＴ１が入力される。また、ＡＮＤ回路２１は、これらの入力される２つの信号がいずれもＨレベルとなるとき、テストレジスタ１４に対して、Ｈレベルの信号を出力し、テストレジスタ１４を活性化させる。
【００２５】
テストレジスタ１４は、ラッチであり、アドレス入力端子ＡＤＤＰへ接続され、ＡＮＤ回路２１によりＨレベルの信号が入力されている期間において活性化され、アドレス信号ＡＤＤＡ＜３：０＞を取り込む。また、テストレジスタ１４は、ＡＮＤ回路２１の出力がＬレベルになると、取り込んだアドレス信号ＡＤＤＡ＜３：０＞を、不良アドレス信号ＡＤＤＬ＜３：０＞としてラッチする。なお、不良アドレス信号ＡＤＤＬ＜３：０＞は、不図示の不良メモリセルの番地を示すアドレス情報であり、予め実機に搭載した状態における試験において不具合を生じた際に把握されているアドレス情報である。
【００２６】
比較回路１５は、入力が、アドレス入力端子ＡＤＤＰと、テストレジスタ１４の出力へ接続され、出力がＳＲＦＦ回路１６のセット入力端子（Ｓ）へ接続される。比較回路１５は、不良アドレス信号ＡＤＤＬ＜３：０＞と、アドレス信号ＡＤＤＡ＜３：０＞の論理レベルを比較し、対応する４ビットの論理レベルの一致・不一致を判定する。
【００２７】
図３は、比較回路１５の回路図である。比較回路１５はＥＸＮＯＲ回路８１、ＥＸＮＯＲ回路８２、ＥＸＮＯＲ回路８３、ＥＸＮＯＲ回路８４及びＡＮＤ回路８５から構成される。ＥＸＮＯＲ回路８１は、アドレス信号ＡＤＤＡ０の論理レベルと不良アドレス信号ＡＤＤＬ０の論理レベルが一致したときに、出力信号をＨレベルに変化させる排他的否定論理和回路である。また、ＥＸＮＯＲ回路８２は、アドレス信号ＡＤＤＡ１の論理レベルと不良アドレス信号ＡＤＤＬ１の論理レベルが一致したときに、出力信号をＨレベルに変化させる排他的否定論理和回路である。ＥＸＮＯＲ回路８３は、アドレス信号ＡＤＤＡ２の論理レベルと不良アドレス信号ＡＤＤＬ２の論理レベルが一致したときに、出力信号をＨレベルに変化させる排他的否定論理和回路である。ＥＸＮＯＲ回路８４は、アドレス信号ＡＤＤＡ３の論理レベルと不良アドレス信号ＡＤＤＬ３の論理レベルが一致したときに、出力信号をＨレベルに変化させる排他的否定論理和回路である。
【００２８】
ＡＮＤ回路８５は、ＥＸＮＯＲ回路８１〜８４の出力が入力される４入力論理積回路である。従って、比較回路１５は、ＥＸＮＯＲ回路８１〜８４の出力が全てＨレベルのとき、すなわち、不良アドレス信号ＡＤＤＬ＜３：０＞と、アドレス信号ＡＤＤＡ＜３：０＞の論理レベルが４ビット全て一致する場合、アドレス比較信号ＣＯＭＰをＨレベルに変化させ、不一致の場合Ｌレベルを保持する。
【００２９】
図１におけるＳＲＦＦ回路１６は、インバータ回路３１、インバータ回路３２、ＮＡＮＤ回路３３及びＮＡＮＤ回路３４から構成される。ＳＲＦＦ回路１６のセット入力端子（Ｓ）は、インバータ回路３１の入力端子であり、比較回路１５の出力信号であるアドレス比較信号ＣＯＭＰが入力される。ＳＲＦＦ回路１６のリセット入力端子（Ｒ）は、インバータ回路３２の入力端子であり、テスト入力端子ＴＥＳＴ１Ｐへ接続され、テスト信号ＴＥＳＴ１が入力される。また、ＳＲＦＦ回路１６は、／Ｑ端子からアドレス比較ラッチ信号ＣＯＭＰＬを、ＯＲ回路２２に対して出力する。
【００３０】
インバータ回路３２は、テスト入力端子ＴＥＳＴ１Ｐへ入力されるテスト信号ＴＥＳＴ１がＨレベルになると、出力をＬレベルへ変化させる。これにより、ＮＡＮＤ回路３４は、／Ｑ端子をＨレベルへリセットする。すなわち、アドレス比較ラッチ信号ＣＯＭＰＬをＨレベルへ変化させる。この際、比較回路１５は、Ｌレベルのアドレス比較信号ＣＯＭＰを出力しているので、セット入力端子（Ｓ）の電圧レベルをＬレベルに保持している。従って、インバータ回路３１の出力レベルはＨレベルであり、ＮＡＮＤ回路３３は、２入力端子の電圧レベルがいずれもＨレベルであるので、Ｑ端子をＬレベルへリセットする。
【００３１】
一方、比較回路１５が一致判定を行ってＨレベルを出力すると、インバータ回路３１はＬレベルを出力し、ＮＡＮＤ回路３３は、Ｑ端子をＨレベルへセットする。この際、テスト信号ＴＥＳＴ１はＬレベルであるので、インバータ回路３２はＨレベルを出力している。ＮＡＮＤ回路３４は、２入力端子の電圧レベルがいずれもＨレベルとなるので、／Ｑ端子をＬレベルへセットする。これにより、その後、比較回路がＬレベルを出力しても、ＮＡＮＤ回路３３の２入力端子のうち／Ｑ端子に接続される入力端子の電圧レベルはＬレベルであるので、Ｑ端子の電圧レベルはＨレベルに保持される（ラッチされる）。また、ＳＲＦＦ回路１６は、テスト信号ＴＥＳＴ１の電圧レベルがＨレベルと変化しない限り、／Ｑ端子はリセットされないので、アドレス比較ラッチ信号ＣＯＭＰＬをＬレベルのまま保持する。
【００３２】
ＯＲ回路２２は、ＳＲＦＦ回路１６から入力されるアドレス比較ラッチ信号ＣＯＭＰＬと、テスト入力端子ＴＥＳＴ２Ｐから入力されるテスト信号ＴＥＳＴ２の論理和をとる回路であり、少なくとも一方の信号がＨレベルのとき、Ｈレベルを出力する。
ＡＮＤ回路２３は、ＯＲ回路２２の出力信号と、クロック入力端子ＣＬＫＰから入力されるクロック信号ＣＬＫの論理積をとる回路であり、両方の信号がＨレベルのとき、Ｈレベルを出力する。すなわち、ＯＲ回路２２の出力信号がＨレベルの期間、クロック信号ＣＬＫの立ち上がり、立ち下がりに同期して、周期パルスであるＦＩＦＯクロック信号ＣＬＫＦを、コマンド記録ＦＩＦＯ回路１１に対して出力する。
【００３３】
コマンド出力制御回路１３は、コマンド記録制御回路１２と共用する上記ＯＲ回路２２及びＡＮＤ回路２３と、更に出力バッファ２５を備える。出力バッファ２５は、本実施形態においては、高速インターフェースへのプロービングは、波形品質などの問題で困難であるため、プローブ接続が容易な低速インターフェースを前提としている。低速インターフェースに出力することで、アナライザ等に接続し、半導体記憶装置の動作状況を出力されるコマンドによりモニタしようという趣旨である。なお、用語「低速」、および「高速」の使用は、現時点において高速であるものがほどなく低速になることから、相対的なものである。現時点では、例えば、ＴＴＬインターフェースやＣＭＯＳインターフェース等の、グランドを除けば１本の線で信号を伝送するシングルエンド方式（グランドレベルと配線の電位差によって信号がＨレベルなのかＬレベルなのかを伝える方式）を低速インターフェースとし、１つの信号伝送のために必ず２本の配線を使用するディファレンシャル方式（各配線に同振幅かつ逆位相の信号を伝送させることにより、伝送線路からの不要輻射ノイズを低減する）を高速インターフェースとする。
【００３４】
また、ＯＲ回路２２は、上述の通り、テスト入力端子ＴＥＳＴ２Ｐから入力されるテスト信号ＴＥＳＴ２がＨレベルのとき、Ｈレベルを出力する。また、ＡＮＤ回路２３は、ＯＲ回路２２の出力信号がＨレベルの期間、クロック信号ＣＬＫの立ち上がり、立ち下がりに同期して、周期パルスであるＦＩＦＯクロック信号ＣＬＫＦを出力する。これにより、コマンド記録ＦＩＦＯ回路１１は、コマンド履歴をＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、ＦＩＦＯ出力信号ＦＯＵＴ＜３：０＞を出力する。また、出力バッファ２５は、テスト信号ＴＥＳＴ２がＨレベルの期間、コマンド記録ＦＩＦＯ回路１１が出力しているＦＩＦＯ出力信号ＦＯＵＴ＜３：０＞を、いったんラッチした後、データ出力信号ＤＱ＜３：０＞としてデータ出力端子ＤＱＰへ出力する。すなわち、コマンド出力制御回路１３は、入力されるアドレスが予め設定したアドレスと一致した後、読み出し命令信号（テスト信号ＴＥＳＴ２）が入力されると、コマンド記録ＦＩＦＯ回路１１に記録された複数のコマンドを、古いコマンドから順に出力する。
【００３５】
次に、半導体記憶装置１００の動作について説明する。
図４は、図１における半導体記憶装置１００のタイミングチャートである。
なお、半導体記憶装置１００において、コマンド信号ＣＭＤ＜３：０＞の論理レベルが「１００１」である場合に、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」のメモリセルにおいて不良が発生したものとして説明する。また、不良アドレスは予め判明しており、該当するアドレスが入力したときのコマンド及びそれ以前に入力されたコマンド（コマンド履歴）は不明であるものとして説明する。
また、半導体記憶装置１００は、実機に搭載した状態における不良を再現させるため、データ出力端子ＤＱＰがアナライザ等へプローブを介して接続された状態で動作するので、テスト動作モードにおいては、比較的長い周期１０ｎｓのクロック信号ＣＬＫが入力される。
【００３６】
時刻ｔ１（図中１０ｎｓに相当する）において、ＡＮＤ回路２１は、テスト入力端子ＴＥＳＴ１ＰにＨレベルのテスト信号ＴＥＳＴ１が入力されると、クロック入力端子ＣＬＫＰに入力されるクロック信号ＣＬＫの立ち上がりに同期して、アドレス入力端子ＡＤＤＰから、アドレス信号ＡＤＤＡ＜３：０＞を取り込む。取り込むアドレス信号は、不良メモリセルのアドレスに相当するアドレスであり、論理レベルは「１０１０」である。
【００３７】
また、ＳＲＦＦ回路１６は、リセットされ、Ｈレベルのアドレス比較ラッチ信号ＣＯＭＰＬをＯＲ回路２２に対して出力する。これにより、ＯＲ回路２２は、Ｈレベルの信号を出力する。以降、ＡＮＤ回路２３は、クロック信号ＣＬＫに同期して、周期的なパルス信号であるＦＩＦＯクロック信号ＣＬＫＦを、コマンド記録ＦＩＦＯ回路１１に対して出力する。また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、コマンド入力端子ＣＭＤＰに入力されるコマンド信号ＣＭＤ＜３：０＞の論理レベルの変化を、シフトレジスタ４０〜７０各々において、初段のＤ型フリップフロップから最終段（４段目）のＤ型フリップフロップへと伝搬させる。
【００３８】
時刻ｔ２（図中１５ｎｓ付近に相当する）において、クロック信号ＣＬＫの立下りにより、ＡＮＤ回路２１は、Ｌレベルを出力し、テストレジスタ１４は、不良アドレス「１０１０」を保持する。図１において、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベルが「１０１０」となる。このとき、比較回路１５は、ワンショットのアドレス比較信号ＣＯＭＰを出力するが、テスト信号ＴＥＳＴ１をＨレベルへ保持しておくことで、ＳＲＦＦ回路１６は、アドレス比較ラッチ信号ＣＯＭＰＬをＨレベルに保持している。
【００３９】
時刻ｔ３（４０ｎｓ付近）において、半導体記憶装置１００は、クロック信号ＣＬＫに同期して、コマンド入力端子ＣＭＤＰから論理レベル「１０００」のコマンドが入力され、アドレス入力端子ＡＤＤＰには「０００１」が入力される。半導体記憶装置１００は、入力されるコマンド及びアドレスに応じて動作を行う。なお、このとき、アドレス信号ＡＤＤＡ＜３：０＞の論理レベル「０００１」は、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」とは一致しないので、比較回路１５は一致判定を行わず、アドレス比較信号ＣＯＭＰをＬレベルに保持する。
【００４０】
また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、同じく論理レベル「１０００」のコマンドが入力される。図２におけるＤ型フリップフロップ４１，５１，６１，７１は、各Ｑ端子の論理レベルを、この順番に「１０００」とする。
【００４１】
時刻ｔ４（５０ｎｓ付近）において、半導体記憶装置１００は、クロック信号ＣＬＫに同期して、コマンド入力端子ＣＭＤＰから論理レベル「００００」のコマンドが入力され、アドレス入力端子ＡＤＤＰには「１１０１」が入力される。半導体記憶装置１００は、入力されるコマンド及びアドレスに応じて動作を行う。なお、このとき、アドレス信号ＡＤＤＡ＜３：０＞の論理レベル「１１０１」は、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」とは一致しないので、比較回路１５は一致判定を行わず、アドレス比較信号ＣＯＭＰをＬレベルに保持する。
【００４２】
また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、同じく論理レベル「００００」のコマンドが入力される。図２におけるＤ型フリップフロップ４１，５１，６１，７１は、各Ｑ端子の論理レベルを、この順番に「００００」とし、次段のＤ型フリップフロップ４２，５２，６２，７２は、各Ｑ端子の論理レベルを、「１０００」とする。すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ３におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「１０００」を、２段目のＤ型フリップフロップ４２，５２，６２，７２へ伝搬させる。
【００４３】
時刻ｔ５（６０ｎｓ付近）において、半導体記憶装置１００は、クロック信号ＣＬＫに同期して、コマンド入力端子ＣＭＤＰから論理レベル「１０００」のコマンドが入力され、アドレス入力端子ＡＤＤＰには「０００１」が入力される。半導体記憶装置１００は、入力されるコマンド及びアドレスに応じて動作を行う。なお、このとき、アドレス信号ＡＤＤＡ＜３：０＞の論理レベル「０００１」は、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」とは一致しないので、比較回路１５は一致判定を行わず、アドレス比較信号ＣＯＭＰをＬレベルに保持する。
【００４４】
また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、同じく論理レベル「１０００」のコマンドが入力される。図２におけるＤ型フリップフロップ４１，５１，６１，７１は、各Ｑ端子の論理レベルを、この順番に「１０００」とし、次段のＤ型フリップフロップ４２，５２，６２，７２は、各Ｑ端子の論理レベルを、「００００」とする。また、さらに次段のＤ型フリップフロップ４３，５３，６３，７３は、各Ｑ端子の論理レベルを、「１０００」とする。
【００４５】
すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ３におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「１０００」を、２段目のＤ型フリップフロップ４２，５２，６２，７２から３段目のＤ型フリップフロップ４３，５３，６３，７３へ伝搬させる。また、時刻ｔ４におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「００００」を、１段目のＤ型フリップフロップ４１，５１，６１，７１から２段目のＤ型フリップフロップ４２，５２，６２，７２へ伝搬させる。
【００４６】
時刻ｔ６（７０ｎｓ付近）において、半導体記憶装置１００は、クロック信号ＣＬＫに同期して、コマンド入力端子ＣＭＤＰから論理レベル「００００」のコマンドが入力され、アドレス入力端子ＡＤＤＰには「０１０１」が入力される。半導体記憶装置１００は、入力されるコマンド及びアドレスに応じて動作を行う。なお、このとき、アドレス信号ＡＤＤＡ＜３：０＞の論理レベル「０１０１」は、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」とは一致しないので、比較回路１５は一致判定を行わず、アドレス比較信号ＣＯＭＰをＬレベルに保持する。
【００４７】
また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、同じく論理レベル「００００」のコマンドが入力される。図２におけるＤ型フリップフロップ４１，５１，６１，７１は、各Ｑ端子の論理レベルを、この順番に「００００」とし、次段のＤ型フリップフロップ４２，５２，６２，７２は、各Ｑ端子の論理レベルを、「１０００」とする。また、さらに次段のＤ型フリップフロップ４３，５３，６３，７３は、各Ｑ端子の論理レベルを、「００００」とする。また、最終段のＤ型フリップフロップ４４，５４，６４，７４は、各Ｑ端子の論理レベル、すなわち、コマンド記録ＦＩＦＯ回路１１の出力であるＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０の論理レベルを「１０００」とする。
【００４８】
すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ３におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「１０００」を、ＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力する。ただし、このとき出力バッファ２５は、活性化されていないので、データ出力端子ＤＱＰへコマンドを出力することはない。
【００４９】
また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ４におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「００００」を、２段目のＤ型フリップフロップ４２，５２，６２，７２から３段目のＤ型フリップフロップ４３，５３，６３，７３へ伝搬させる。また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ５におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「１０００」を、１段目のＤ型フリップフロップ４１，５１，６１，７１から２段目のＤ型フリップフロップ４２，５２，６２，７２へ伝搬させる。
【００５０】
時刻ｔ７（８０ｎｓ付近）において、半導体記憶装置１００は、クロック信号ＣＬＫに同期して、コマンド入力端子ＣＭＤＰから論理レベル「１００１」のコマンドが入力され、アドレス入力端子ＡＤＤＰには「１０１０」が入力される。半導体記憶装置１００は、入力されるコマンド及びアドレスに応じて動作を行う。ここで、本動作において、アドレス信号ＡＤＤＡ＜３：０＞の論理レベルと、不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベルが一致し、不良が再現されることとなる。また、コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、同じく論理レベル「１００１」のコマンドが入力される。
【００５１】
図２におけるＤ型フリップフロップ４１，５１，６１，７１は、各Ｑ端子の論理レベルを、この順番に「１００１」とし、次段のＤ型フリップフロップ４２，５２，６２，７２は、各Ｑ端子の論理レベルを、「００００」とする。また、さらに次段のＤ型フリップフロップ４３，５３，６３，７３は、各Ｑ端子の論理レベルを、「１０００」とする。また、最終段のＤ型フリップフロップ４４，５４，６４，７４は、各Ｑ端子の論理レベル、すなわち、コマンド記録ＦＩＦＯ回路１１の出力であるＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０の論理レベルを「００００」とする。
【００５２】
すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ４におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「００００」を、ＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力する。ただし、このとき出力バッファ２５は、活性化されていないので、データ出力端子ＤＱＰへコマンドを出力することはない。
【００５３】
また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ５におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「１０００」を、２段目のＤ型フリップフロップ４２，５２，６２，７２から３段目のＤ型フリップフロップ４３，５３，６３，７３へ伝搬させる。また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ６におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだコマンド「００００」を、１段目のＤ型フリップフロップ４１，５１，６１，７１から２段目のＤ型フリップフロップ４２，５２，６２，７２へ伝搬させる。
【００５４】
このように、コマンド記録ＦＩＦＯ回路１１は、入力される複数のコマンド（時刻ｔ３〜ｔ７で入力されたコマンド）を時系列順に記録し、最新のコマンド（時刻ｔ７で入力されたコマンド「１００１」）を記録する際、最古のコマンド（時刻ｔ３で入力されたコマンド「１０００」）を消去する。
【００５５】
比較回路１５は、入力されるアドレス信号ＡＤＤＡ＜３：０＞の論理レベル「１０１０」が、テストレジスタ１４に取り込んだ不良アドレス信号ＡＤＤＬ＜３：０＞の論理レベル「１０１０」と一致するので、一致判定を行い、アドレス比較信号ＣＯＭＰをＨレベルに変化させる。また、ＳＲＦＦ回路１６は、アドレス比較ラッチ信号ＣＯＭＰＬをＬレベルに変化させる。また、ＯＲ回路２２は、Ｌレベルの出力信号を出力し、ＡＮＤ回路２３はＦＩＦＯクロック信号ＣＬＫＦをＬレベルとする。これにより、コマンド記録ＦＩＦＯ回路１１は、シフト動作を停止する。
【００５６】
すなわち、コマンド記録ＦＩＦＯ回路１１は、シフトレジスタ４０〜７０の最終段から初段にかけて順に、それぞれ時刻ｔ４、ｔ５、ｔ６、ｔ７におけるＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して取り込んだ４つのコマンド「００００」、「１０００」、「００００」、「１００１」を、コマンド履歴として保持する。
以上、コマンド履歴の記録の動作説明について説明したが、次に、このように記録されたコマンド履歴を半導体記憶装置１００の外部へ出力する動作について説明する。
【００５７】
時刻ｔ８（１０５ｎｓ付近）において、ＯＲ回路２２は、テスト入力端子ＴＥＳＴ２ＰにＨレベルのテスト信号ＴＥＳＴ２が入力されると、Ｈレベルの信号を出力する。以降、ＡＮＤ回路２３は、クロック信号ＣＬＫに同期して、周期的なパルス信号であるＦＩＦＯクロック信号ＣＬＫＦを、コマンド記録ＦＩＦＯ回路１１に対して出力する。コマンド記録ＦＩＦＯ回路１１は、ＦＩＦＯクロック信号ＣＬＫＦの立ち上がりに同期して、各シフトレジスタに保持されたコマンド履歴を、初段のＤ型フリップフロップから最終段（４段目）のＤ型フリップフロップへと伝搬させる。
【００５８】
時刻ｔ９（１１０ｎｓ付近）において、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１がＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力している「００００」（時刻ｔ４に取り込んだコマンド）を取り込み、いったんラッチした後、データ出力端子ＤＱＰへデータ出力信号ＤＱ＜３：０＞として出力する。すなわち、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１に記録された最古のコマンド「００００」を出力する。
【００５９】
また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ５に取り込んだコマンド「１０００」を、３段目のＤ型フリップフロップ４３，５３，６３，７３から最終段（４段目）のＤ型フリップフロップ４４，５４，６４，７４へ伝搬させる。すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ５に取り込んだコマンド「１０００」を、ＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力する。また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ６に取り込んだコマンド「００００」を、２段目のＤ型フリップフロップ４２，５２，６２，７２から３段目のＤ型フリップフロップ４３，５３，６３，７３へ伝搬させる。また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ７に取り込んだコマンド「１００１」を、１段目のＤ型フリップフロップ４１，５１，６１，７１から２段目のＤ型フリップフロップ４２，５２，６２，７２へ伝搬させる。
【００６０】
時刻ｔ１０（１２０ｎｓ付近）において、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１がＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力している「１０００」（時刻ｔ５に取り込んだコマンド）を取り込み、いったんラッチした後、データ出力端子ＤＱＰへデータ出力信号ＤＱ＜３：０＞として出力する。すなわち、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１に記録された２番目に古いコマンド「１０００」を出力する。
【００６１】
また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ６に取り込んだコマンド「００００」を、３段目のＤ型フリップフロップ４３，５３，６３，７３から最終段（４段目）のＤ型フリップフロップ４４，５４，６４，７４へ伝搬させる。すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ６に取り込んだコマンド「００００」を、ＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力する。また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ７に取り込んだコマンド「１００１」を、２段目のＤ型フリップフロップ４２，５２，６２，７２から３段目のＤ型フリップフロップ４３，５３，６３，７３へ伝搬させる。
【００６２】
時刻ｔ１１（１３０ｎｓ付近）において、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１がＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力している「００００」（時刻ｔ６に取り込んだコマンド）を取り込み、いったんラッチした後、データ出力端子ＤＱＰへデータ出力信号ＤＱ＜３：０＞として出力する。すなわち、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１に記録された３番目に古いコマンド「００００」を出力する。
【００６３】
また、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ７に取り込んだコマンド「１００１」を、３段目のＤ型フリップフロップ４３，５３，６３，７３から最終段（４段目）のＤ型フリップフロップ４４，５４，６４，７４へ伝搬させる。すなわち、コマンド記録ＦＩＦＯ回路１１は、時刻ｔ７に取り込んだコマンド「１００１」を、ＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力する。
【００６４】
時刻ｔ１２（１４０ｎｓ付近）において、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１がＦＩＦＯ出力信号ＦＯＵＴ３〜ＦＯＵＴ０として出力している「１００１」（時刻ｔ７に取り込んだコマンド）を取り込み、いったんラッチした後、データ出力端子ＤＱＰへデータ出力信号ＤＱ＜３：０＞として出力する。すなわち、出力バッファ２５は、コマンド記録ＦＩＦＯ回路１１に記録された最新のコマンド「１００１」を出力する。
【００６５】
このように、コマンド出力制御回路１３は、コマンド記録ＦＩＦＯ回路１１に記録された複数のコマンド（時刻ｔ４〜ｔ７において取り込んだコマンド）を、古いコマンド（時刻ｔ４におけるコマンド）から順に出力バッファ２５を介してデータ出力端子ＤＱＰへ出力する。
【００６６】
以上説明したように、コマンド記録ＦＩＦＯ回路１１は、半導体記憶装置１００が、クロック信号ＣＬＫに同期して取り込んだ４つの連続するコマンドを記録する。コマンド記録制御回路１２は、不良アドレスを取り込むと、予めテストレジスタに保持した不良アドレスと一致することを判定し、コマンド記録ＦＩＦＯ回路１１のコマンド記録動作を停止させる。従って、コマンド記録ＦＩＦＯ回路１１は、不良アドレスと同時に半導体記憶装置１００に取り込まれたコマンドと、それ以前に入力された３つのコマンドの合計４コマンド（コマンド履歴）を記録する。そして、コマンド出力制御回路１３は、クロック信号ＣＬＫに同期して、これらのコマンド履歴を、コマンド記録ＦＩＦＯ回路１１から出力バッファ２５を介してデータ出力端子ＤＱＰへ出力する。
【００６７】
このように、本実施形態による半導体記憶装置（半導体記憶装置１００）は、入力されるコマンド（コマンド信号ＣＭＤ＜３：０＞）を記録し、入力されるアドレス（アドレス信号ＡＤＤＡ＜３：０＞）が予め設定したアドレス（不良アドレス信号ＡＤＤＬ＜３：０＞）と一致したときに、コマンド記録を停止し、記録されたコマンドを外部へ出力することを特徴とする半導体記憶装置である。
【００６８】
本発明の半導体記憶装置によれば、入力されるアドレスが予め設定した不良アドレスと一致したときに、コマンド記録回路へのコマンド記録を停止する構成としたので、不良が発生するアドレスが入力された時のコマンドを含むコマンド履歴を、コマンド記録回路へ記録できる。従って、実機に搭載した状態における試験の場合、不良アドレスを設定し試験用のテストパターンを再び実行させれば、コマンド記録回路は、不具合を起すコマンドを含むコマンド履歴を記録するので、短い時間でコマンド履歴を取得できる。
【００６９】
また、記録されたコマンド履歴を、コマンド出力制御回路により、例えば、低周波数インターフェース対応の端子から読み出すことで、プローブにおける信号反射などを起こさず、コマンド履歴を正確に把握できる。
【００７０】
従って、コマンド履歴を短時間で正確に把握でき、把握したコマンド履歴に基づき不具合原因を究明できるので、評価工数を削減できる効果を奏する。また、高価な測定器も不要となり、評価コストを削減できる効果を奏する。
【００７１】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、半導体記憶装置としてＤＲＡＭを例にとったが、フラッシュメモリ、ＳＲＡＭであってもよく、また、システムＬＳＩに搭載されるメモリマクロであってもよい。
【００７２】
また、本実施形態において、コマンド信号、アドレス信号とも４ビットの信号として説明したが、この例に限られるものではない。また、実施形態の説明において、シフトレジスタは４ビット構成としたが、何ビットの構成としてもよく、必要とするコマンド履歴に応じて決定される。例えば、コマンド記録ＦＩＦＯ回路１１を８ビットのシフトレジスタから構成すれば、不良コマンドを含む、それ以前８コマンド分のコマンド履歴を取得することができる。
【００７３】
また、図４を用いた半導体記憶装置１００の動作説明において、クロック信号ＣＬＫの周期を１０ｎｓとして、コマンド記録の際の動作周波数（第１周波数）とコマンド出力の際の動作周波数（第２周波数）を等しいものとして説明したが、この例に限られるものではない。例えば、コマンド記録動作に際してはアナライザへは非接続とし、半導体記憶装置１００を高速周波数（第１周波数）で動作させ、コマンド記録ＦＩＦＯ回路へコマンド履歴を記録する。そして、記録保持後、電源投入を行ったまま、データ出力端子及びクロック端子等を、プローブを介してアナライザへ接続し、供給するクロック信号ＣＬＫの周波数（第２周波数）を下げる。そして、テスト入力端子ＴＥＳＴ２Ｐへ入力されるテスト信号ＴＥＳＴ２をＨレベルとし、出力バッファ２５が出力するコマンド履歴の変化をモニターする構成としてもよい。このような構成にすれば、高速動作に起因した不良が発生した場合、テスト信号ＴＥＳＴ１がＨレベルであるコマンド記録中、クロック入力端子ＣＬＫＰ等はアナライザへは接続されず、半導体記憶装置を実機搭載と全く同等の条件で高速動作させることが可能となり、高速動作に起因する不良原因究明ができる。
【００７４】
また、本実施形態において、コマンド履歴を記録、出力する構成について説明したが、コマンド履歴に対応するアドレス履歴も、コマンド履歴と同時に、記録、出力する構成としてもよい。例えば、コマンド記録ＦＩＦＯ回路１１に相当するアドレス記録ＦＩＦＯ回路（アドレス記録回路）、データ出力端子ＤＱＰに相当するアドレス出力端子を設ける。そして、図１に示したコマンド記録制御回路１２及びコマンド出力制御回路１３を用いて、コマンド履歴の記録、出力と同時に、入力されるアドレス信号の履歴を記録、出力する構成をとってもよい。このような構成にすれば、特定のアドレスの間での遷移に起因する不良が発生した場合、例えば読み出し動作の際のメモリセルのアクセス順番に起因する不良が発生した場合、不良アドレスを含むアドレス履歴を、コマンド履歴に対応させて取得できるので、不良原因究明を短期間に行うことができる。
【００７５】
また、コマンドと同時に入出力されるデータの履歴を、記録、出力する構成としてもよい。すなわち、読み出しコマンドである場合は読み出しデータを、書き込みコマンドである場合は書き込みデータを、或いは両コマンドが交互に繰り返される場合は両方のデータをデータ履歴として記録し、出力する構成としてもよい。
【００７６】
また、本実施形態の説明において、専用のテスト入力端子ＴＥＳＴ１Ｐ、ＴＥＳＴ２Ｐを設ける構成としたが、これらは必須ではなく、例えば、コマンドの組合せでテスト動作モードへ移行する構成としてもよい。また、コマンドの出力を行うデータ出力端子ＤＱＰは、低周波数インターフェース対応の端子を前提として説明したが、通常動作に用いられない未使用のＮＣ（Non Connected）ピンがある場合、そのピンを介して出力する構成としてもよい。あるいは、コマンド出力の際にクロック周波数を変えて出力する場合、高周波数インターフェース対応の端子をそのまま用いて、低周波クロックで出力する構成としてもよい。
【００７７】
また、入力されるアドレス信号と不良アドレス信号の一致により、コマンド記録ＦＩＦＯ回路の停止を行い、その後出力バッファからコマンド記録ＦＩＦＯ回路に記録されたコマンド履歴の出力を行う構成としたが、必ずしもこの例に限られない。例えば、予め不良を起したコマンドが判明している場合、このコマンドと入力されるコマンド信号の一致により、コマンド記録ＦＩＦＯ回路の停止を行い、その後出力バッファからコマンド記録ＦＩＦＯ回路に記録されたコマンド履歴の出力を行う構成としてもよい。
【符号の説明】
【００７８】
１００…半導体記憶装置、ＣＭＤＰ…コマンド入力端子、ＣＭＤ…コマンド信号、ＣＬＫＰ…クロック入力端子、ＣＬＫ…クロック信号、ＴＥＳＴ１Ｐ，ＴＥＳＴ２Ｐ…テスト入力端子、ＴＥＳＴ１，ＴＥＳＴ２…テスト信号、ＡＤＤＰ…アドレス入力端子、ＡＤＤＡ，ＡＤＤＡ０，ＡＤＤＡ１，ＡＤＤＡ２，ＡＤＤＡ３…アドレス信号、ＤＱＰ…データ出力端子、ＤＱ…データ出力信号、１１…コマンド記録ＦＩＦＯ回路、１２…コマンド記録制御回路、１３…コマンド出力制御回路、１４…テストレジスタ、１５…比較回路、１６…ＳＲＦＦ回路、２１，２３、８５…ＡＮＤ回路、２２…ＯＲ回路、２５…出力バッファ、４０，５０，６０，７０…シフトレジスタ、４１，４２，４３，４４，５１，５４，６１，６４，７１，７４…Ｄ型フリップフロップ、ＣＬＫＦ…ＦＩＦＯクロック信号、ＦＯＵＴ，ＦＯＵＴ０，ＦＯＵＴ１，ＦＯＵＴ２，ＦＯＵＴ３…ＦＩＦＯ出力信号、ＡＤＤＬ，ＡＤＤＬ０，ＡＤＤＬ１，ＡＤＤＬ２，ＡＤＤＬ３…不良アドレス信号、ＣＯＭＰ…アドレス比較信号、ＣＯＭＰＬ…アドレス比較ラッチ信号、８１，８２，８３，８４…ＥＸＮＯＲ回路、３１，３２…インバータ回路、３３，３４…ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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