(57)【要約】【課題】消費電力を低減することができるプロセッサ及びその制御方法を提供する。【解決手段】プロセッサは、各割り込み発生回路からの割り込み要求の周期を算出すると共にその周期性を判定する割り込み周期判定部と、各割り込み発生回路について、割り込み要求を発生した割り込み要求元回路と同期化できる対象である割り込み同期化対象回路であるか否かを検出する同期化検出部と、割り込み要求元回路とその同期化対象回路との間で、次回割り込み発生タイミングの時間差を検出する割り込み時間差検出部と、割り込みタイミング時間差が予め定められた時間以内である場合、割り込み要求元回路の割り込み処理開始時間を、次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行う割り込み処理時間調整部とを有する。これにより、複数の割り込み発生回路からの割り込み要求を調整する。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
複数の割り込み発生回路からの割り込み要求を調整するプロセッサであって、
各割り込み発生回路からの割り込み要求の周期を算出すると共にその周期性を判定する割り込み周期判定部と、
各割り込み発生回路について、割り込み要求を発生した割り込み要求元回路と同期化できる対象である割り込み同期化対象回路であるか否かを検出する同期化検出部と、
前記割り込み要求元回路とその同期化対象回路との間で、次回割り込み発生タイミングの時間差を検出する割り込み時間差検出部と、
前記割り込みタイミング時間差が予め定められた時間以内である場合、前記割り込み要求元回路の割り込み処理開始時間を、前記次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行う割り込み処理時間調整部とを有する、プロセッサ。
【請求項２】
前記周期判定部は、各割り込み発生回路の割り込み発生時間を所定数保持し、それらから最大値を除いて平均を求めた値を割り込み周期とする、請求項１記載のプロセッサ。
【請求項３】
前記周期判定部は、各割り込み発生回路の割り込み発生時間間隔を所定数保持し、前記割り込み周期との差が所定数以上、許容誤差範囲外である場合に周期性なしと判断する、請求項２記載のプロセッサ。
【請求項４】
前記許容誤差範囲は、プロセッサが有するＣＰＵの電源復帰の処理時間である、請求項３記載のプロセッサ。
【請求項５】
前記同期化検出部は、割り込み発生周期がＣＰＵ電源復帰の処理時間及び割り込み要求元回路の割り込み処理期間の時間内で、割り込み要求元ＩＰの割り込み発生周期と倍数もしくは約数の関係が成立するものを抽出する、請求項１乃至３のいずれか１項記載のプロセッサ。
【請求項６】
割り込み要求元回路の割り込み発生周期Ｔｎ、同期化対象となるか否かを検出する同期化対象候補回路の割り込み発生周期をＴｍ、ＣＰＵ電源復帰の処理時間及び割り込み要求元回路の割り込み処理期間の期間をＴｗとしたとき、Ｔｎ／Ｔｍの余りをＴｍから引いた余り、又はＴｍ／Ｔｎの余りをＴｎから引いた余りが、Ｔｗより小さい場合、当該同期化対象候補回路を同期化対象回路とする、請求項１乃至５のいずれか１項記載のプロセッサ。
【請求項７】
前記割り込み時間差検出部は、割り込み要求元ＩＰの割り込み発生周期をＴｎ、割り込み発生タイミング時間差の検出対象ＩＰの割り込み発生周期をＴｍ、及び次回割り込み発生時間をＴｍ２としたとき、Ｔｍ＜Ｔｎならば、Ｔｍ−Ｃ＝ＴＡを次回割り込み発生時間差とする、請求項１乃至６のいずれか１項記載のプロセッサ。
【請求項８】
前記割り込み時間差検出部は、割り込み要求元ＩＰの割り込み発生周期をＴｎ、割り込み発生タイミング時間差の検出対象ＩＰの割り込み発生周期をＴｍ、及び次回割り込み発生時間をＴｍ２としたとき、Ｔｍ＞Ｔｎならば、Ｔｍ2＜Ｔｎの場合は、Ｔｍ＋Ｔｍ２−Ｔｎ＝ＴＡを次回割込み発生時間差とし、Ｔｍ2＞Ｔｎの場合は、Ｔｍ２−Ｔｎ＝ＴAを次回割込み発生時間差とする、請求項７記載のプロセッサ。
【請求項９】
前記割り込み処理時間調節部は、ＣＰＵ電源スイッチＯＮ処理期間及び割込み要求元ＩＰの割込み処理時間をＴｗとしたとき、前記次回割り込み発生時間差ＴＡがＴｎより小さく、Ｔｗより大きいものを割り込み期間が重複しない同期化対象として検出する、請求項８記載のプロセッサ。
【請求項１０】
前記割り込み処理時間調節部は、前記次回割り込み発生時間差ＴＡが許容誤差範囲内であるもののうち、最大のものを抽出し、当該最大の前記次回割り込み発生時間差ＴＡだけ割り込み処理を遅らせる次回割り込み発生タイミングの調整を行う、請求項１乃至９のいずれか１項記載のプロセッサ。
【請求項１１】
複数の割り込み発生回路からの割り込み要求を調整するプロセッサであって、
各割り込み発生回路からの割り込み要求の周期を算出すると共にその周期性を判定し、
各割り込み発生回路について、割り込み要求を発生した割り込み要求元回路と同期化できる対象である割り込み同期化対象回路であるか否かを検出し、
前記割り込み要求元回路とその同期化対象回路との間で、次回割り込み発生タイミングの時間差を検出し、
前記割り込みタイミング時間差が予め定められた時間以内である場合、前記割り込み要求元回路の割り込み処理開始時間を、前記次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行う、プロセッサの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源スイッチシステムに対する割り込み制御を行うプロセッサ及びその制御方法に関する。
【背景技術】
【０００２】
近年、ＣＰＵの処理速度向上、マルチプロセッサ化等により、システムとしての消費電力が増大傾向にあり、その対策として電源スイッチによるパワーマネージメントなどの省電力化技術の搭載がシステムとして、必須となっている。しかし、割り込み要求がある度に電源スイッチをオンにしてＣＰＵを起動する必要があるので起動回数を減らす技術が必要になってきた。
【０００３】
特許文献１では、タイマで管理するタイマイベントに対して、イベント発生タイミング調整により同タイミングで複数のタイマイベントを処理することでＣＰＵの起動回数を減らす省電力化技術が開示されている。
【０００４】
図１７は特許文献１に記載のタイマ管理装置を示すブロック図である。図１７に示すように、１つの（サブ）システムのタイマキュー要素５３５、５５５、５７５等は各々キュー状に接続され、このキューはタイマキュー管理テーブル５３２、５５２、５７２等によって（サブ）システム毎に管理される。（サブ）システムは、（サブ）システム毎のタイマ管理テーブル５３０、５５０、５７０等によって管理され、各（サブ）システムはシステムキュー管理テーブル５１０によって管理される。（サブ）システムの例としては、符号分割多重（Code Division Multiple Access : ＣＤＭＡ）システム、ディジタル携帯電話／自動車電話（Personal Digital Cellular : ＰＤＣ）システムまたはＰＨＳ（Personal Handyphone System）等がある。
【０００５】
空きタイマキュー５２０は、タイマがカウントアップして処理が終了したタイマキュー要素、つまり使い終わったタイマキュー要素が接続されていく。空きタイマキュー要素が無くなると新規のタイマイベントは発行できないため、適宜ガーベッジコレクション等を行う。
【０００６】
新規なタイマキュー要素をタイマキュー５４０等に接続する場合、タイマキュー５４０等にタイマキュー要素５３５等がある場合は差分タイマ値を計算して新規なタイマキュー要素をタイマキューに接続する。一方、タイマキュー要素が無い場合は、タイマキュー５４０等の先頭にタイマ値２１０をそのまま設定して新規なタイマキュー要素をそのまま接続する。
【０００７】
次に、タイマイベントのタイムアップする回数を減らすことができるタイマ管理装置および方法について以下、図１８（ａ）、（ｂ）を用いて説明する。図１８（ａ）及び（ｂ）は実施の形態における周期タイマイベントの動作をタイムチャートで示す。図１８（ａ）に示すように、例えば、周期起動時間が１秒毎の周期タイマイベント１と周期起動時間が２秒毎の周期タイマイベント２があるものとする。この場合、時間的位相合わせができていないと、すなわちタイマイベント１とタイマイベント２とが非同期であると、タイマイベント１がＴ２、Ｔ３、Ｔ５、Ｔ６およびＴ８の計５回発生し、タイマイベント２がＴ１、Ｔ４およびＴ７の計３回発生し、総計８回発生している。
【０００８】
一方、図１８（ｂ）に示すように２つの周期タイマイベント１およびタイマイベント２が発生する時間的位相を合わせることによって、タイミングＴ１２、Ｔ１４およびＴ１６で２つのタイマイベント１とタイマイベント２とを同時にタイムアップさせることができる。これによって、タイマイベントの発生回数を８回から５回に減らすことができる。以下、２つのタイマイベントの時間的位相を合わせる方法について説明する。図１８（ｂ）に示されるように、周期タイマイベント２を起動させる時（Ｔｚ）は、タイマキュー上ですでに動いている他の周期タイマイベント１の時間的位相に合わせてタイマイベント２の発行時間を調整し、タイマキューに接続を行う。
【０００９】
タイマイベント２の登録を行う時（Ｔｚ）、他の周期タイマイベント１のタイムアップ時間Ｔ１２とＴｚとの差分Δｔ＝Ｔ１２−Ｔｚを計算して、このΔｔを周期タイマイベント２の初めの（１回目の）タイマ値として設定する。すなわちタイマ値＝Δｔ、タイマ動作種別＝周期、周期起動時間＝周期起動したい時間等に設定する。このように他の周期タイマイベント１の発生周期（＝１）に同期するように、最初の１回だけタイマイベント２のタイマ値を本来の周期起動時間（＝２）ではなくΔｔに設定する。Ｔ１２で一度同期がとれると、後はＴ１４、Ｔ１６とも同期がとれていくことになる。この結果ハードウェアタイマが発生するタイマ割り込みの回数を減らすことができる。したがってタイマ割り込み等によりＣＰＵが起動されて消費される電力を減らすことができるため、携帯電話等の電池駆動型のシステムの場合には大きく省電力化を測ることができる。
【００１０】
例えば、周期起動時間が６の周期タイマイベントに周期起動時間が１２の周期タイマイベントと７２のタイマイベントが追加される場合の動作を説明する。周期起動時間が６の周期に時間的位相を合わせて、周期起動時間が１２、起動時間が７２のタイマイベントを発行する。両タイマイベントに対応するタイマキュー要素がタイマキューに接続される。この場合、周期起動時間の６、１２、７２には最大公約数６があるので、周期起動時間が１２、７２の２つのタイマイベントを追加しても、ＣＰＵがタイマイベントを処理するために起動される回数は増えない。最大公約数があれば、メモリ等の条件を除いて追加されるタイマイベントの数に制限はない。
【００１１】
逆に周期起動時間が７２のイベントに周期起動時間が６のタイマイベントを接続する場合も同様である。周期起動時間が７２のイベントに周期起動時間が６のタイマイベントを接続する場合、７２と６との最大公約数は６であるので、周期起動時間が７２のタイマイベントがタイムアップする時刻ｔから６×ｎ時間を引いた数が０になる最大のｎを与えるタイミングで、周期起動時間が６のイベントを発行してタイマキューに接続すればよい。最大のｎを与えるタイミングとするのは、最も早いタイミングとするためである。
【００１２】
周期起動時間が互いに素な場合の例を示す。周期起動時間が５のタイマイベントが動作中に、周期起動時間が３のタイマイベントを発行するものとする。このとき周期起動時間が５のイベントと周期起動時間が３のイベントとは互いに素である、すなわち互いに素数で公約数かない。この場合は、周期起動時間が３と５との最小公倍数１５（３×５）となる時間に２つのタイマイベントの発生が重なるように、周期起動時間が３のタイマイベントの発行タイミングを調整すればよい。
【００１３】
以上より、実施の形態によれば、周期タイマイベント間の時間的位相合わせを行うことによってハードウェアタイマのタイムアップする回数を減らすことができるため、タイマ割り込み等によりＣＰＵが起動されて消費される電力を減らすことができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０００−２５９４２９（図５、及び図１２）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、システム全体の消費電力を考えた場合、従来技術では、タイマイベント以外のＣＰＵの起動回数を減らすことができないので省電力効果が少ないという問題がある。その理由としては、予め初期設定としてタイマイベントの発生周期を設定する必要があり、タイマイベントのように仕様として周期が明確になっている割り込み処理にしか適用出来ず、タイミング調整対象が限定されてしまっているためである。
【００１６】
また、複数のイベントの割り込み処理発生タイミングを合わせる際に、割り込み発生周期の倍数、約数関係を抽出し、それらの関係が抽出できない場合は、互いの周期に最小公倍数の関係がある場合のみタイミングを合わせるため、調整対象のタイミングが限定されてしまう。
【００１７】
したがって、従来技術では、割り込み発生周期に倍数、約数の関係がない場合、それぞれの割り込み発生周期の最小公倍数でしか、発生タイミングを合わせることができない。そのため、同期化対象となるＩＰが少なく、電源電圧を復帰する回数が多く省消費電力効果も小さい。
【課題を解決するための手段】
【００１８】
本発明に係るプロセッサは、複数の割り込み発生回路からの割り込み要求を調整するプロセッサであって、各割り込み発生回路からの割り込み要求の周期を算出すると共にその周期性を判定する割り込み周期判定部と、各割り込み発生回路について、割り込み要求を発生した割り込み要求元回路と同期化できる対象である割り込み同期化対象回路であるか否かを検出する同期化検出部と、前記割り込み要求元回路とその同期化対象回路との間で、次回割り込み発生タイミングの時間差を検出する割り込み時間差検出部と、前記割り込みタイミング時間差が予め定められた時間以内である場合、前記割り込み要求元回路の割り込み処理開始時間を、前記次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行う割り込み処理時間調整部とを有するものである。
【００１９】
本発明に係るプロセッサの制御方法は、複数の割り込み発生回路からの割り込み要求を調整するプロセッサであって、各割り込み発生回路からの割り込み要求の周期を算出すると共にその周期性を判定し、各割り込み発生回路について、割り込み要求を発生した割り込み要求元回路と同期化できる対象である割り込み同期化対象回路であるか否かを検出し、前記割り込み要求元回路とその同期化対象回路との間で、次回割り込み発生タイミングの時間差を検出し、前記割り込みタイミング時間差が予め定められた時間以内である場合、前記割り込み要求元回路の割り込み処理開始時間を、前記次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行うものである。
【００２０】
本発明においては、割り込み要求の周期性を判断し、周期性のあるもののうち、所定の範囲内に割り込みが生じる割り込み発生回路を抽出し、割り込みタイミングを調節するため、従来に比して、更に消費電力を低減することができる。
【発明の効果】
【００２１】
本発明によれば、消費電力を低減することができるプロセッサ及びその制御方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明の実施の形態にかかるマルチプロセッサ及び電源スイッチ搭載回路を有する割り込み制御システムを示すブロック図である。
【図１Ｂ】本発明の実施の形態におけるＣＰＵ回路部を示す模式図である。
【図２】本発明の実施の形態における割り込み処理のタイミング調整の処理を示すフローチャート図である。
【図３】本発明の実施の形態における周期算出動作の例を示すフローチャート図である。
【図４】本発明の実施の形態における処理開始タイミング補正用データ１２０の構成例を示す図である。
【図５】本発明の実施の形態における割込み処理期間データ保存部１１９の構成例を示す図である。
【図６】本発明の実施の形態における周期性判定動作の例を示すフローチャート図である。
【図７】本発明の実施の形態にかかる割り込みインターバルデータレジスタ１１５の構成例を示す図である。
【図８Ａ】本発明の実施の形態における同期化対象検出動作の例を示すタイムチャート図である。
【図８Ｂ】同じく、本発明の実施の形態における同期化対象検出動作の例を示すタイムチャート図である。
【図９】本発明の実施の形態における割り込み発生タイミングの時間差検出動作の例を示すフローチャート図である。
【図１０】本発明の実施の形態における次回割込み発生時間差を説明する図である。
【図１１】同じく、本発明の実施の形態における次回割込み発生時間差を説明する図である。
【図１２】同じく、本発明の実施の形態における次回割込み発生時間差を説明する図である。
【図１３】本発明の実施の形態における割り込み発生タイミングの重複判定動作の例を示すフローチャート図である。
【図１４】本発明の実施の形態における最大Ｗａｉｔ時間判定動作の例を示すフローチャート図である。
【図１５】（ａ）及び（ｂ）は本発明の割込み処理ｗａｉｔ指示の実施例を示すタイムチャート図である。
【図１６】（ａ）及び（ｂ）は、それぞれ従来及び本発明の実施の形態における動作の例を示すタイムチャート図である。
【図１７】特許文献１に記載のタイマ管理装置を示すブロック図である。
【図１８】（ａ）及び（ｂ）は実施の形態における周期タイマイベントの動作をタイムチャートで示す。
【発明を実施するための形態】
【００２３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、電源スイッチシステムの割り込み制御を行う割り込み制御システムに適用したものである。
【００２４】
本実施の形態においては、電源スイッチシステムの割り込み制御において、ＣＰＵの電源復帰の処理時間と割り込み要求元の割り込み処理時間の時間内で割り込み発生タイミングを合わせるための同期化対象ＩＰを選定する処理と、ＣＰＵの電源の復帰の処理時間と割り込み要求元の割り込み処理時間の時間内で割り込み発生タイミングを合わせるための割り込み発生タイミングの重複を判定する処理と、ＣＰＵの電源の復帰の処理時間と割り込み要求元の割り込み処理時間の時間内で割り込み発生タイミングを合わせるための割り込み処理開始の時間を調整する処理とを実施する。これにより、従来技術以上の省消費電力効果を得ることができる。
【００２５】
図１Ａは、本実施の形態にかかるマルチプロセッサ及び電源スイッチ搭載回路を有する割り込み制御システムを示すブロック図である。図１に示すように、本実施の形態にかかる割り込み制御システム１００は、複数の割り込み発生回路としてのＩＰ（Intellectual Property）１０１、１０２、１０３と、マルチプロセッサシステム１０４と、割り込み制御装置１２１とを有する。
【００２６】
マルチプロセッサシステム１０４は、割り込みコントローラ１０５、電源スイッチ回路１０６、１０７、ＣＰＵ回路部１０８、１０９を有する。
【００２７】
マルチプロセッサシステム１０４内で、各ＣＰＵ回路部１０８、１０９は、電源ＶＤＤに接続された電源スイッチ回路部１０６、１０７にそれぞれ接続され、各電源スイッチ回路部１０６、１０７は割り込みコントローラ１０５と接続される。電源スイッチ回路部１０６、１０７は各ＣＰＵ回路部１０８、１０９の動作中かアイドル中かの状態によって各ＣＰＵ回路部１０８、１０９、もしくは、割り込みコントローラ１０５によって制御される。各ＩＰ１０１、１０２、１０３が出力する各割り込み信号は割り込みコントローラ１０５に接続されるとともに、各時間差検出回路１１２、１１３、１１４に接続される。
【００２８】
割り込みインターバル検出システム１１０は、各時間差検出回路１１２、１１３、１１４とインターバルデータレジスタ１１５、１１６、１１７とタイマ回路部１１１とを有する。各時間差検出回路１１２、１１３、１１４は接続されたタイマ回路部１１１を使用して各ＩＰ１０１、１０２、１０３からの割り込み要求が発生時間間隔を算出して、結果を各インターバルデータレジスタ１１５、１１６、１１７に出力する。各インターバルデータレジスタ１１５、１１６、１１７は、ＦＩＦＯ（First-In First-Out）構造のレジスタで構成されていて、出力はデータバスを介してＣＰＵ回路部１０８、１０９で使用される。
【００２９】
また、メモリ領域１１８は、割込み処理期間データ保存部１１９及び処理開始タイミングの補正用データ保存部１２０を有する。これらの保存部に保存されるデータは、データバスを介して各ＣＰＵ回路部１０８、１０９に読み出されて処理に使用される。それぞれのＩＰ１０１、１０２、１０３は、割り込みコントローラ１０５を介してＣＰＵ回路部１０８、１０９のいずれかに割込要求を行い、割り込み要求が受け付けられた場合、データバスを介してＣＰＵ回路部１０８、１０９のいずれかにによって制御される。
【００３０】
図１Ｂは、ＣＰＵ回路部１０８、ＣＰＵ回路部１０９を示す模式図である。図１Ｂに示すように、ＣＰＵ回路部１０８、ＣＰＵ回路部１０９は、複数のＩＰ１０１、１０２、１０３からの割り込み要求を調整するプロセッサであって、各ＩＰからの割り込み要求の周期を算出すると共にその周期性を判定する機能（割り込み周期判定部）と、各ＩＰについて、割り込み要求を発生した割り込み要求元ＩＰと同期化できる対象である同期化対象ＩＰであるか否かを検出する機能（同期化検出部）と、割り込み要求元ＩＰとその同期化対象ＩＰとの間で、次回割り込み発生タイミングの時間差を検出する機能（割り込み時間差検出部）と、割り込みタイミング時間差が予め定められた時間以内である場合、割り込み要求元ＩＰの割り込み処理開始時間を、次回割り込み発生タイミング時間差だけ遅らせる次回割り込み発生タイミングの調整を行う機能（割り込み処理時間調整部）とを有する。なお、これらのＣＰＵ回路部１０８、１０９が実行する割り込み制御処理は、ＣＰＵ回路部１０８、１０９にコンピュータプログラムを実行させることにより実現することが可能である。この場合、コンピュータプログラムは、記録媒体に記録して提供することも可能であり、また、インターネットその他の伝送媒体を介して伝送することにより提供することも可能である。
【００３１】
次に、本実施の形態にかかる処理システムの動作について説明する。本実施の形態にかかる処理システムではシステム動作の初期設定として、マルチプロセッサシステム１０４は、電源スイッチ回路部１０６、１０７のスイッチＯＮに要する時間、各ＩＰ１０１、１０２、１０３の割り込み処理に要する時間、処理開始を遅らせることが可能な最大時間（最大Ｗａｉｔ時間）を割り込み処理期間データとして割り込み処理期間データ保存部１１９に予め設定する。
【００３２】
本実施の形態にかかる割り込み制御システムにおいて、ＩＰ１０１、１０２、１０３のいずれかで割り込み要求が発生した際（以下、割り込み要求を発生したＩＰを割り込み要求元ＩＰという。）、対応するＩＰの割り込み信号が接続された時間差検出回路１１２、１１３、１１４は１回前の割り込み発生からの経過時間を算出し、算出した時間を割り込み発生インターバルデータとして、それぞれの時間差検出回路１１２、１１３、１１４に接続されたインターバルデータレジスタ１１５、１１６、１１７に順次保持する。なお、本実施例では各１０個のインターバルレジスタを有するものとする。
【００３３】
次に、マルチプロセッサシステム１０４は、割り込み要求を受け付けると、以下の手順で割り込み処理に対して処理開始タイミングの調整を行う。図２は本実施の形態における割り込み処理のタイミング調整の処理を示すフローチャート図である。図２を用いて本実施の形態における割り込み処理のタイミング調整方法について説明する。尚、各ステップの詳細については後述する。
【００３４】
まず、割り込みコントローラ１０５で割り込み処理要求を受け付けたＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、ステップＳ２０１で割り込みインターバル検出システム１１０で検出した各ＩＰのインターバルデータレジスタ１１５、１１６、１１７をもとに各ＩＰ１０１、１０２、１０３の割り込み発生周期を算出する。
【００３５】
次にステップＳ２０２に進み、ＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、算出した各ＩＰ１０１、１０２、１０３の割り込み発生周期に対して周期性の有無を判定する。割り込み要求元ＩＰの割り込み発生に周期性がある場合、次のステップＳ２０３に進む。そして、割り込み要求元ＩＰに対して割り込み発生タイミングの同期化が可能となるＩＰ（以下、同期化対象ＩＰという。）を割り込み要求元以外のＩＰ１０１、１０２、１０３の中から検出する。
【００３６】
割り込み要求元ＩＰに対する同期化対象ＩＰが存在した場合、次のステップＳ２０４に進み、ＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、ステップＳ２０３で検出した全ての同期化対象ＩＰに対して、割り込み要求元ＩＰとの次回割り込み発生タイミングの発生時間差の算出を行う。
【００３７】
次のステップＳ２０５に進み、ＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、ステップＳ２０４で算出した次回割り込み発生タイミングの発生時間差をもとに、全ての同期化対象ＩＰに対して、割り込み要求元ＩＰと次回割り込み発生タイミングが重複するかの判定を行う。割り込み要求元ＩＰと次回割り込み発生タイミングが重複しない同期化対象ＩＰが存在した場合、次のステップＳ２０６に進み、ＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、ステップＳ２０４で算出した次回割り込み発生タイミングの発生時間差が、予め設定されている割り込み要求元ＩＰの最大Ｗａｉｔ時間以内かの判定を行う。次回割り込み発生タイミングの発生時間差が割り込み要求元ＩＰの最大Ｗａｉｔ時間以内であった場合、次のステップＳ２０７に進み、ＣＰＵ回路部１０８、１０９の何れかのＣＰＵ回路部は、割り込み要求元ＩＰの割り込み処理開始時間を次回割り込み発生タイミングの発生時間差分だけ遅らせて、次回割り込み発生タイミングの調整を行う。
【００３８】
次に、各ステップの詳細フローについて説明する。ステップＳ２０１において、ＣＰＵ回路部１０８、１０９は、周期算出は割り込み発生インターバルデータを元に算出を行う。割り込み発生インターバルデータレジスタ１１５，１１６、１１７は、例えば１０回分の割り込み発生時間インターバルデータを保持しているものとする。なお、保持できるデータ数は搭載するレジスタの数によって可変とする。
【００３９】
図３は本実施の形態における周期算出動作の例を示すフローチャート図である。周期の算出は図３のフローに示すように、割り込み発生周期は割り込み発生インターバルデータの平均値として算出する。
【００４０】
各ＩＰ１０１、１０２、１０３毎の各インターバルデータレジスタ１１５、１１６、１１７の１番目のデータをＩ１、２番目のデータをＩ２、ｎ番目のデータをＩｎとした場合に、初期値として最大値ＭａｘをＩ１とし、総合値Ｔｏｔａｌを０とする（Ｓ２０１０１）。２番目のデータＩ２とＭａｘを比較し、Ｉ２の値がＭａｘ値より小さければＴｏｔａｌ値にＩ２を足す。Ｉ２の値がＭａｘ値以上であれば、Ｔｏｔａｌ値にＭａｘ値を足し、Ｍａｘ値としてＩ２を代入する（Ｓ２０１０２、Ｓ２０１０３、Ｓ２０１０４）。ＣＰＵ回路部１０８、１０９は、この処理を各インターバルデータレジスタ１１５、１１６、１１７の保持する数の最終データであるＩ１０まで行い、割り込み発生時間インターバルデータのＴｏｔａｌ値を算出する（Ｓ２０１０５）。次に、ＣＰＵ回路部１０８、１０９は、算出したＴｏｔａｌ値を各インターバルデータレジスタ１１５、１１６、１１７の保持するデータ数ｎからＭａｘ値のデータ数である１を引いた値で割って、割り込み発生周期Ｔを算出する（Ｓ２０１０６）。算出した周期は処理開始タイミング補正データとして補正用データ保存部１２０に保持される。
【００４１】
図４は本実施の形態における処理開始タイミング補正用データ１２０の構成例を示す図である。処理開始タイミング補正データは図４のように、各ＩＰごとの周期、周期性有無、割り込み発生までの時間、同期化対象ＩＰの情報を保持しており、算出周期は算出周期の列に周期データとして更新される。図５は、割込み処理期間データ保存部１１９の構成例を示す図である。割込み処理期間データ保存部１１９は、割り込み処理期間と、最大ｗａｉｔ可能時間の情報を保持している。
【００４２】
図６は本実施の形態における周期性判定動作の例を示すフローチャート図である。ステップＳ２０２の周期性判定は図６のフローに示すように、ＣＰＵ回路部１０８、１０９がインターバルデータレジスタ１１５、１１６、１１７の値と補正用データ保存部１２０に保持した周期を比較して、その差分が許容誤差範囲内であることを確認することにより行う。
【００４３】
まず、ＣＰＵ回路部１０８、１０９は、補正用データ保存部１２０から各ＩＰ１０１、１０２、１０３の割り込み発生周期、割り込み処理期間データ保存部１１９からＣＰＵ電源スイッチＯＮ処理時間を、それぞれ取得し、ＣＰＵ電源スイッチＯＮ処理時間を周期性判定時の許容誤差として設定する。
【００４４】
次に、ＩＰ１０１のインターバルデータレジスタ１１５の１番目のデータをＩ１、２番目のデータをＩ２、ｎ番目のデータをＩｎとし、ＩＰ１０１の割り込み発生周期Ｔと許容誤差以上の差を有するデータＩの数をＮｏｕｔとし、初期値としてＮｏｕｔを０とする（Ｓ２０２０１）。インターバルデータレジスタ１１５の１番目のデータＩ１と割り込み発生周期Ｔとの差が許容誤差以内であるかを確認し、差が許容誤差範囲より大きければ、Ｎｏｕｔに１を追加する（Ｓ２０２０２、Ｓ２０２０３）。ＣＰＵ回路部１０８、１０９は、この処理をインターバルデータ保持数の最終データであるＩ１０まで行い、その途中でＮｏｕｔが２以上になった場合は、対象ＩＰの割り込み発生に周期性はないと判断し、判定処理を終了する（Ｓ２０２０４、Ｓ２０２０７）。Ｎｏｕｔが２以上になることなく最終データＩ１０の処理を終えた場合は、周期性有りと判断し、判定処理を終了する（Ｓ２０２０５、Ｓ２０２０６）。判定結果は処理開始タイミング補正データとして補正用データ保存部１２０に保持される。ＩＰ１０２、１０３も同様に判定処理を行う。
【００４５】
図７は、本実施の形態にかかる割り込みインターバルデータレジスタ１１５の構成例を示す図である。具体的に説明すると、ＩＰ１０１の許容誤差として図５から１０μｓを設定する。次に、ＩＰ１０１のインターバルデータレジスタ１１５の１番目のデータＩ１＝１００μｓ（図７）と、割り込み発生周期１００μｓ（図４）との差が許容誤差以内であるので、Ｎｏｕｔを０のままとし、次のデータＩ２の処理に移る。処理を続けて、Ｉ５＝２５０μｓは、割り込み発生周期１００μｓとの差が許容誤差１０μｓ以上であるので、Ｎｏｕｔを１とする。こうして、１０番目のデータまで処理を続けると、ＩＰ１０１については、Ｎｏｕｔ＝１と求まるので、周期性あり（図４：Ｙｅｓ）と判断される。
【００４６】
処理開始タイミング補正データは図４のように、周期性判定結果は周期性の列に周期性有無データとして更新される。図４に示す例では、ＩＰ＿１０３の割り込み発生周期性判定として、割り込み発生周期３３３μｓとの差分が、図５に示す電源スイッチＯＮ処理時間１０μｓ以上のデータが２つ以上存在するため、ＣＰＵ回路部１０８、１０９により、ＩＰ＿１０３には周期性はない（Ｎｏ）と判定される。
【００４７】
図８Ａ、図８Ｂは本実施の形態における同期化対象検出動作の例を示すタイムチャート図である。図８Ａ、図８Ｂのフローに、ステップＳ２０３の割り込み要求元ＩＰに対する割り込み発生タイミングの同期化対象となりうるＩＰの検出方法を示す。すなわち、ＣＰＵ回路部１０８、１０９は、割り込み要求元以外のＩＰの中から、割り込み発生周期がＣＰＵ電源スイッチＯＮ処理期間及び割り込み要求元ＩＰの割り込み処理期間の時間内で、割り込み要求元ＩＰの割り込み発生周期と倍数もしくは約数の関係が成立するものを抽出する。
【００４８】
まず、割り込み要求元ＩＰがＩＰ１０１であった場合、ＣＰＵ回路部１０８、１０９は、割り込み要求元ＩＰ１０１の割り込み発生周期Ｔｎの周期性有無を補正用データ保存部１２０から取得して判定する（Ｓ２０３０１）。周期性がない場合は、その時点で同期化対象ＩＰの検出を終了する。周期性がある場合は、ＣＰＵ回路部１０８、１０９は、割り込み処理期間データ保存部１１９からＩＰ１０１の割り込み処理期間、及びＣＰＵ電源スイッチＯＮ処理時間を取得する。そして、ＣＰＵ回路部１０８、１０９は、割り込み要求元ＩＰに対する割り込み重複可能期間Ｔｗの初期値として、ＣＰＵの電源スイッチＯＮ処理時間と割り込み要求元ＩＰの割り込み処理時間を足した値を代入し、同期化対象ＩＰの検出を始める（Ｓ２０３０２）。ＩＰ１０１であれば、Ｔｗの初期値は、２５μｓとなる。その際、ｍ＝１として同期化対象の検出対象となる割り込みは、割り込みＩＤの小さい割り込みから順々に処理を始める（Ｓ２０３０３）。なお、ＩＰ１０１〜ＩＰ１０３には、それぞれ割り込みＩＤ＝１〜３が付されている。
【００４９】
割り込み処理要求を受け付けたＣＰＵ回路部１０８又は１０９は割り込み要求元ＩＰの割り込みＩＤ番号と同期化検出対象ＩＰの割り込みＩＤ番号を比較して異なるＩＤであることを確認する（Ｓ２０３０４）。異なる場合、検出した同期化対象ＩＰ（以下、同期化検出対象ＩＰという。）の割り込み発生周期Ｔｍの周期性有無を補正用データ保存部１２０から取得する。この場合、同期化検出対象ＩＰをＩＰ１０２とすると、図４より周期性ありと判断される。周期性がない場合は、同期化検出対象を次の割り込みＩＤ番号のＩＰに移行する（Ｓ２０３０５）。ＣＰＵ回路部１０８、１０９は、周期性が有る場合は、ＴｎとＴｍに対して約数関係の確認を行う。
【００５０】
ＣＰＵ回路部１０８、１０９は、ＴｎをＴｍで割った際の余りを、Ｔｍから引いた値がＴｗ以下であった場合にＴｎとＴｍには約数関係が成り立つと判定し、Ｔｗより大きかった場合は約数関係が成り立たないと判定する（Ｓ２０３０６）。約数関係が成り立った場合は、Ｔｗに同期化検出対象ＩＰの割り込み処理時間を追加し（Ｓ２０３０８）、割り込み要求元ＩＰの同期化対象ＩＰに同期化検出対象ＩＰを追加する（Ｓ２０３０９）。追加した同期化対象ＩＰは補正データ保存部１２０として保持される。ステップＳ２０３０６で、約数関係が成り立たない場合は、ＣＰＵ回路部１０８、１０９は、ＴｎとＴｍに対して倍数関係の確認を行う。ＴｍをＴｎで割った際の余りがＴｗ以下であった場合にＴｎとＴｍには倍数関係が成り立つ判定し、Ｔｗより大きかった場合は倍数関係が成り立たないと判定する（Ｓ２０３０７）。倍数関係が成り立った場合は、割り込み要求元ＩＰの同期化対象ＩＰに同期化検出対象ＩＰを追加する。追加した同期化対象ＩＰは補正データ保存部１２０として保持される（Ｓ２０３０９）。ステップＳ２０３０７で、倍数関係が成り立たない場合は同期化検出対象を次の割り込みＩＤ番号のＩＰに移行する。これらの処理を全ての割り込みＩＤに対して行い、同期化対象ＩＰの検出を行う（Ｓ２０３１０、Ｓ２０３１１）。
【００５１】
図４に示す例では、ＩＰ＿１０１の同期化対象ＩＰとしてＩＰ＿１０２が検出されている。ＣＰＵ回路部１０８、１０９は、図４の補正用データ保存部１２０から、割り込み要求元ＩＰ＿１０１の割り込み発生に周期性があることを確認し、ＩＰ＿１０１の割り込み発生周期１００μｓ（Ｔｎ）を取得する。次に、ＣＰＵ回路部１０８、１０９は、割り込み重複可能期間Ｔｗとして図５の割り込み処理期間データ保存部１１９から取得したＩＰ＿１０１の割り込み処理期間１５μｓとＣＰＵ電源スイッチＯＮ処理期間１０μｓを足した２５μｓを設定する。そして、ＣＰＵ回路部１０８、１０９は、図４の補正用データ保存部１２０から同期化対象の検出対象ＩＰ＿１０２の割り込み発生に周期性があることを確認し、ＩＰ＿１０２の割り込み発生周期２１０μｓ（Ｔｍ）を取得する。すなわち、ここでは、割り込み要求元ＩＰ１０１の割り込み発生周期Ｔｎは、図４より１００μｓ、同期化対象ＩＰ（ＩＰ１０２）の割り込み発生周期Ｔｍは２１０μｓである。
【００５２】
そして、ＣＰＵ回路部１０８、１０９は、取得した割り込み要求元ＩＰ＿１０１と同期化対象の検出対象ＩＰ＿２、それぞれの割り込み発生周期に対して約数関係の確認を行う。ＩＰ＿１０１の割り込み発生周期１００μｓをＩＰ＿１０２の割り込み発生周期２１０μｓで割った場合の余りは、１００μｓとなり、割り込み重複可能期間２５μｓより大きいので、約数関係は成立しない。次に、ＣＰＵ回路部１０８、１０９は、倍数関係の確認を行う。ＩＰ＿１０２の割り込み発生周期２１０μｓをＩＰ＿１０１の割り込み発生周期１００μｓで割った場合の余りは、１０μｓとなり、割り込み重複可能期間２５μｓ以下となるため、ＩＰ＿１０２をＩＰ＿１０１の同期化対象ＩＰとして補正用データ保存部１２０に追加する。
【００５３】
図９は割り込み発生タイミングの時間差検出動作の例を示すフローチャート図である。テップＳ２０４の割り込み発生タイミング時間差検出動作について図９のフローチャートを用いて処理を説明する。本ステップにおいては、ＣＰＵ回路部１０８、１０９は、割り込み要求元ＩＰとその同期化対象ＩＰとの間の割り込み発生タイミング時間差ＴＡを検出する。
【００５４】
割り込み発生タイミングの時間差検出処理は補正データ保存部１２０に登録された割り込み要求元ＩＰの同期化対象ＩＰ（以下、割り込み発生タイミング時間差検出対象という。）に対してのみ行う。その際、ＣＰＵ回路部１０８、１０９は、ｍ＝１にセットしてからｍをインクリメント（＋１）し、ＩＰの同期化対象ＩＰの数を確認しながら割り込み発生タイミング時間差検出対象を、割り込みＩＤの小さいＩＰから順々に処理する。（Ｓ２０４０１、Ｓ２０４０９、Ｓ２０４０１０）
【００５５】
まず、ＣＰＵ回路部１０８、１０９は、割り込み要求元ＩＰの割り込み発生周期Ｔｎ、割り込み発生タイミング時間差検出対象ＩＰの割り込み発生周期Ｔｍ、割り込み発生タイミング時間差検出対象ＩＰの次回割り込み発生時間Ｔｍ２（図４の割り込み発生までの時間）を補正用データ保存部１２０から取得する。次に、ＴｍがＴｎより小さいかどうかを判断し（Ｓ２０４０２）、ＴｍがＴｎより小さかった場合は、ＴｎからＴｍ２を引いた値をＴｍで割った際の余りＣをＴｍから引いた値Ｔｍ−Ｃ＝ＴＡを次回割込み発生時間差とする（Ｓ２０４０３、Ｓ２０４０７）（図１０参照）。
【００５６】
そして、ＣＰＵ回路部１０８、１０９は、ＴｍがＴｎ以上の場合は、Ｔｍ2がＴｎより小さいかどうかを判断し（S２０４０４）、Ｔｍ2がＴｎより小さかった場合は、ＴｍとＴｍ2を足した値からＴｎを引いた値Ｔｍ＋Ｔｍ２−Ｔｎ＝ＴＡを次回割込み発生時間差とする(S２０４０５、S２０４０８)（図１１参照）。Ｔｍ2がＴｎ以上の場合は、Ｔｍ2からＴｎを引いた値Ｔｍ２−Ｔｎ＝ＴAを次回割込み発生時間差とする（S２０４０６、S２０４０８）（図１２参照）。
【００５７】
そして、ＣＰＵ回路部１０８、１０９は、ｍの値を＋１増加して（Ｓ２０４０８）前記の処理を全ての同期化対象ＩＰに対して行い、ｍの値が同期化対象ＩＰの数と同じになるまで同期化対象ＩＰそれぞれとの次回割り込み発生タイミング時間差検出を行う（Ｓ２０４０７）。
【００５８】
図１３は割り込み発生タイミングの重複判定動作の例を示すフローチャート図である。ステップＳ２０５の割り込み発生タイミングの重複判定について図１３のフローチャートを用いて処理を説明する。
【００５９】
割込み発生タイミングの重複判定は補正データ保存部１２０に登録された割込み要求元ＩＰの同期化対象ＩＰに対してのみ行う。その際、重複判定対象は、ステップＳ２０４で検出した次回割込み要求発生時間差の小さいＩＰから順々に処理する。
【００６０】
まず、ＣＰＵ回路部１０８、１０９は、割込み処理期間データ保存部１１９からＣＰＵ電源スイッチＯＮ処理期間と割込み要求元ＩＰの割込み処理時間を取得し、それらを足した値を割込み要求元ＩＰに対する割込み重複可能期間Ｔｗの初期値として設定する。また、次回割込み要求発生時間差の最大値Ｔｍａｘの初期値として０を設定する。また、割込み発生タイミング重複判定対象ＩＰをＩＰ＿ｍとして、ステップＳ２０４で検出した次回割込み要求発生時間差が最小のＩＰを設定する（Ｓ２０５０１）。
次にステップＳ２０４で検出した割込み要求元ＩＰとＩＰ＿ｍとの次回割込み要求発生時間差ＴＡが割込み要求元ＩＰの割込み発生周期Ｔｎより小さいかの比較を行う（Ｓ２０５０２）。ＴＡがＴｎ以上だった場合は（Ｓ２０５０２）、ｍの値が同期化対象ＩＰの数と同じになるまで重複判定対象ＩＰを次のＩＰに変更する（Ｓ２０５０６、Ｓ２０５０７）。次回割り込み発生時間差ＴＡがＴｎより大きい場合、例えば図１１に示すように、ＩＰ２_ＰＯＳ２に対し、ＩＰ１_ＰＯＳ２との間に、ＩＰ１_ＰＯＳ３が存在し、このＩＰ１_ＰＯＳ３との同期化を図るべきであるため、このようなペアは、同期化対象から排除する。
【００６１】
次に、ＣＰＵ回路部１０８、１０９は、ＴＡがＴｎより小さい場合は、ＴＡが割込み要求元ＩＰに対する割込み重複可能期間Ｔｗより大きいかの比較を行う（Ｓ２０５０３）。ＴＡがＴｗ以下だった場合は、割込み処理期間データ保存部１１９からＩＰ＿ｍの割込み処理時間を取得し、Ｔｗに追加して（Ｓ２０５０５）、ｍの値が同期化対象ＩＰの数と同じになるまで重複判定対象ＩＰを次のＩＰに変更する（Ｓ２０５０６、Ｓ２０５０７）。ＴＡがＴｗより大きい場合は、ＩＰ＿ｍを次回発生割込みが重複しない同期化対象ＩＰとして検出し（Ｓ２０５０４）、ｍの値が同期化対象ＩＰの数と同じになるまで重複判定対象ＩＰを次のＩＰに変更する（Ｓ２０５０６、Ｓ２０５０７）。
【００６２】
これらの処理を全ての同期化対象ＩＰに対して行い、同期化対象ＩＰそれぞれと次回割込み発生タイミングの重複判定を行い、次回割込み発生タイミングが重複しない同期化対象ＩＰを検出する。
【００６３】
図１４は最大Ｗａｉｔ時間判定動作の例を示すフローチャート図である。ステップ２０６の最大Ｗａｉｔ時間判定について図１４のフローチャートを用いて処理を説明する。ＣＰＵ回路部１０８、１０９は、まず、ステップ２０６で検出した次回割込み発生タイミングが重複しない同期化対象ＩＰをＩＰ＿ｍとして、ｍの初期値を１と設定する。また、次回割込み発生タイミングが重複しない同期化対象ＩＰと割込み発生要求元ＩＰとの次回割込み発生時間差の最大値Ｔｍａｘの初期値として０を設定する（Ｓ２０６０１）。
【００６４】
次に、ＣＰＵ回路部１０８、１０９は、割込み要求元ＩＰの割込み処理に対して処理を遅らせることの出来る最大許容時間Ｔｗａｉｔを割込み処理期間データ保存部１１９から取得し、割込み要求元ＩＰとＩＰ＿ｍとの次回割込み要求発生時間差ＴＡがＴｗａｉｔ以下かの比較を行い（Ｓ２０６０２）、Ｔｗａｉｔより大きい場合は、次回割込み発生タイミングが重複しない同期化対象ＩＰを次のＩＰに変更する（Ｓ２０６０５、Ｓ２０６０６）。Ｔｗａｉｔ以下の場合は、ＴＡがＴmaxより大きいかの比較を行い（Ｓ２０６０３）、Ｔmax以下の場合は、次回割込み発生タイミングが重複しない同期化対象ＩＰを次のＩＰに変更する（Ｓ２０６０５、Ｓ２０６０６）。Ｔmaxより大きい場合は、ＴmaxにＴＡを代入する（Ｓ２０６０４）。
【００６５】
これらの処理を全ての次回割込み発生タイミングが重複しない同期化対象ＩＰに対して行い、Ｔｗａｉｔ以内の次回割込み発生タイミングが重複しない同期化対象ＩＰと割込み発生要求元ＩＰとの次回割込み発生時間差の最大値Ｔｍａｘを検出する。次に、ＣＰＵ回路部１０８、１０９は、検出したＴｍａｘが初期値０よりも大きいかの比較を行い（Ｓ２０６０７）、大きい場合はＴｍａｘに対する割込み発生要求元ＩＰの割込み処理開始の時間調整を行う。0以下の場合は、Ｔｗａｉｔ以内の次回割込み発生時間差が存在していないため、割込み処理開始の時間調整は行わない。
【００６６】
図１５（ａ）及び図１５（ｂ）は本発明の割込み処理ｗａｉｔ指示の実施例を示すタイムチャート図である。図１５（ａ）の例では、ＩＰ＿１０１とＩＰ＿１０２の次回割込み発生タイミング時間差ＴｂがＩＰ＿１０１の割込み処理期間とＣＰＵ電源スイッチＯＮ処理期間とを足した割込み重複可能期間Ｔｗより大きいため、次回割込み発生タイミングが重複しない同期化対象ＩＰとの時間差の最大値としてＴｂが検出される。
【００６７】
次回割り込み発生時間差の最大値であるＴｂはＴｗａｉｔ以下なので前述したように図２のステップ２０７でＴｂ分だけ割り込み要求元ＩＰの割り込み処理開始を遅らせる。
【００６８】
図１５（ｂ）は、調整後の割り込み要求元ＩＰであるＩＰ＿１０１と同期化対象ＩＰであるＩＰ＿１０２の各割り込みタイミングを示している。図１５（ｂ）の例では、ＩＰ＿１０１の割り込み処理開始を次回割り込み要求発生時間差の最大値であるＴｂだけ遅らせることにより、ＩＰ＿１０１とＩＰ＿１０２の次回割り込み発生タイミングを合わせている。
【００６９】
本実施の形態においては、割り込み要求発生時にかかるＣＰＵの復帰処理と割り込み要求元の割り込み処理の実行時間を考慮し、前記の処理が実施されている時間内での割り込み発生タイミングの合わせ込みを行うので、従来技術以上の省消費電力効果を得ることができる効果がある。その理由は、従来技術では、図１６（ａ）のＩＰ＿Ａ、ＩＰ＿Ｂのように割り込み発生周期に倍数、約数の関係がない場合、それぞれの割り込み発生周期の最小公倍数でしか、発生タイミングを合わせることができないためである。このため、同期化対象となるＩＰが少なく、省消費電力効果も小さい。
【００７０】
図１６（ｂ）は本実施の形態における動作の例を示すタイムチャート図である。ＩＰ＿Ａ、ＩＰ＿Ｂの割り込みタイミングとプロセッサの電源電圧を示している。本実施の形態においては、割り込みインターバル検出システム１１０と、割り込み処理期間データ保存部１１９と、処理開始タイミングの補正用データ保存部１２０を有することにより、割り込み要求発生時にかかるＣＰＵの電源復帰処理と割り込み要求元の割り込み処理の実行時間を考慮し、これらの処理が実施されている時間内での割り込み発生タイミング合わせ込みを行う。その結果、図１６（ｂ）のように、図中（Ａ）の割り込み発生タイミングを図中（Ｂ）に遅らせることにより、図中（Ｂ）、図中（Ｃ）でのＩＰ＿ＡとＩＰ＿Ｂの割り込み発生タイミングを重複させる。このように互いの周期に倍数、約数の関係がない場合でも、タイミングの合わせ込みを随時行うので同期化対象となるＩＰが多くなり、電源電圧を復帰する回数が少なく省消費電力効果が大きくなるためである。
【００７１】
本実施の形態においては、従来技術以上の省消費電力効果を得ることができる。その理由としては、割り込み要求発生時にかかるＣＰＵの復帰処理と割り込み要求元の割り込み処理の実行時間を考慮し、前記の処理が実施されている時間内での割り込み発生タイミング合わせ込みを行うためである。
【００７２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００７３】
１００  割り込み制御システム
１０１  ＩＰ
１０２  ＩＰ
１０３  ＩＰ
１０４  マルチプロセッサシステム
１０５  割り込みコントローラ
１０６  電源スイッチ回路
１０７  電源スイッチ回路
１０８  ＣＰＵ回路部
１０９  ＣＰＵ回路部
１１０  割り込みインターバル検出システム
１１１  タイマ回路部
１１２  時間差検出回路
１１３  時間差検出回路
１１４  時間差検出回路
１１５  インターバルデータレジスタ
１１６  インターバルデータレジスタ
１１７  インターバルデータレジスタ
１１８  メモリ領域
１１９  割込み処理期間データ保存部
１２０  補正用データ保存部
１２１  割り込み制御装置
【図１Ａ】
2011186591.tif 000003
【図１Ｂ】
2011186591.tif 000004
【図２】
2011186591.tif 000005
【図３】
2011186591.tif 000006
【図４】
2011186591.tif 000007
【図５】
2011186591.tif 000008
【図６】
2011186591.tif 000009
【図７】
2011186591.tif 000010
【図８Ａ】
2011186591.tif 000011
【図８Ｂ】
2011186591.tif 000012
【図９】
2011186591.tif 000013
【図１０】
2011186591.tif 000014
【図１１】
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【図１２】
2011186591.tif 000016
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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