(57)【要約】【課題】製造コスト削減、サイズ縮小ができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法であって、Ｐ型Ｓｉ基板２１の主面にトレンチ２２を形成することによって、エンハンスメント型ＦＥＴ形成用の幅狭部分とでプレション型ＦＥＴ形成用の幅広部分とを含むアクティブ領域２５を形成する工程と、主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が法線を中心に相対的に回転するように、Ｓｉ基板２１に対してＰ型不純物を注入して、幅広部分にＰ型のチャンネルストッパー領域２５ａを形成すると共に、幅狭部分にＰ型チャンネル拡散領域２５ｂを形成する工程と、トレンチ２２をトレンチ素子分離絶縁層２６で埋める工程と、ゲート絶縁膜２７を形成する工程と、Ｓｉ基板２１上にＮ型不純物を注入して第２の部分にＮ型チャンネル拡散領域２８を形成する工程と、ゲート電極２９を形成する工程とを有する。【選択図】図８
2011171634.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面にトレンチを形成することによって、第１の幅の第１部分と前記第１の幅より広い第２の幅の第２部分とを含むアクティブ領域を形成する工程と、
前記主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が前記法線を中心に相対的に回転するように、前記半導体基板に対して第１導電型の第１の不純物を注入して、前記第２の部分に第１導電型のチャンネルストッパー領域を形成すると共に、前記第１の部分に第１の導電型のチャンネル拡散領域を形成する工程と、
前記トレンチを絶縁層で埋める工程と、
前記半導体基板に前記第１導電型とは異なる第２導電型の第２の不純物を注入して、前記第２の部分の前記チャンネルストッパー領域間に第２導電型のチャンネル拡散領域を形成する工程と、
前記第１の部分及び前記第２の部分のそれぞれの上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成する工程は、第２導電型のチャンネル拡散領域を形成する工程の前又は後に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の不純物を注入する工程において、前記第２の不純物を、前記第１の不純物の
単位面積当たりのドーズ量よりも少ない単位面積当たりのドーズ量で注入することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチを絶縁層で埋める工程の後に、前記半導体基板の前記主面側の面を平坦化する工程をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に対する第１導電型の第１の不純物の注入は、前記注入方向を前記法線に対して傾斜させると共に、前記半導体基板を回転させることによって実行されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板の主面にトレンチを形成することによって形成された、第１の幅の第１部分と前記第１の幅より広い第２の幅の第２部分とを含むアクティブ領域と、
前記トレンチを埋める絶縁層と、
前記第１の部分及び前記第２の部分のそれぞれの上に備えられたゲート絶縁膜と、
前記ゲート絶縁膜の上に備えられたゲート電極と
を有し、
前記アクティブ領域は、
前記主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が前記法線を中心に相対的に回転するように、前記半導体基板に対して第１導電型の第１の不純物を注入することによって、前記第２の部分に形成された第１導電型のチャンネルストッパー領域と前記第１の部分に形成された第１の導電型のチャンネル拡散領域と、
前記半導体基板に前記第１導電型とは異なる第２導電型の第２の不純物を注入して、前記第２の部分の前記チャンネルストッパー領域間に形成された第２導電型のチャンネル拡散領域と
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンハンスメント型及びデプレッション型の両方の電界効果トランジスタが形成された半導体集積回路を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、半導体集積回路、例えば、ＲＯＭなどの半導体記憶装置のデコーダ回路のトランジスタ（ＲＯＭトランジスタ）として広く使用されている。この種の半導体集積回路には、エンハンスメント型及びデプレッション型のＦＥＴが集積されたものが多い（例えば、特許文献１参照）。
【０００３】
図１（Ａ）及び（Ｂ）は、エンハンスメント型及びデプレッション型のＦＥＴを有する従来の半導体装置の製造方法の工程を概略的に示す平面図である。従来の製造方法では、図１（Ａ）に示されるように、Ｐ型Ｓｉ基板にトレンチを作ることによって形成された一定幅のアクティブ領域１１にＰ型不純物を注入してエンハンスメント型のチャンネル拡散領域を形成し、トレンチを絶縁層１２で埋めた後に、ホトリソグラフィ技術により形成されたレジスト膜をマスク（領域１３以外の領域を覆う）として領域１３にＮ型不純物をイオン注入してデプレション型チャンネル拡散領域を形成する。その後、図１（Ｂ）に示されるように、マスク除去、ゲート酸化膜（図示せず）形成、ゲート電極１４の形成をすることによって、エンハンスメント型ＦＥＴ１５とデプレション型ＦＥＴ１６を完成させる。なお、図１において、符号１７は、ホトリソグラフィ技術におけるマスクの合わせ余裕によって形成される領域を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７４４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の製造方法では、アクティブ領域１１の全域にエンハンスメント型チャンネル拡散領域を形成しているので、その後のデプレション型チャンネル拡散領域の形成のためのＮ型不純物の注入に際してマスクを使用しなければならず、マスクを使用するプロセスが増えることによって製造コストが上昇するという問題がある。また、上記従来の製造方法では、ホトリソグラフィ技術におけるマスクの合わせ余裕を持たせる必要があるので、半導体集積回路のサイズが大きくなるという問題がある。
【０００６】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、製造コストを削減でき、サイズを縮小できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、第１導電型の半導体基板の主面にトレンチを形成することによって、第１の幅の第１部分と前記第１の幅より広い第２の幅の第２部分とを含むアクティブ領域を形成する工程と、前記主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が前記法線を中心に相対的に回転するように、前記半導体基板に対して第１導電型の第１の不純物を注入して、前記第２の部分に第１導電型のチャンネルストッパー領域を形成すると共に、前記第１の部分に第１の導電型のチャンネル拡散領域を形成する工程と、前記トレンチを絶縁層で埋める工程と、前記半導体基板に前記第１導電型とは異なる第２導電型の第２の不純物を注入して、前記第２の部分の前記チャンネルストッパー領域間に第２導電型のチャンネル拡散領域を形成する工程と、前記第１の部分及び前記第２の部分のそれぞれの上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを有することを特徴としている。
【０００８】
本発明の他の態様による半導体装置は、第１導電型の半導体基板の主面にトレンチを形成することによって形成された、第１の幅の第１部分と前記第１の幅より広い第２の幅の第２部分とを含むアクティブ領域と、前記トレンチを埋める絶縁層と、前記第１の部分及び前記第２の部分のそれぞれの上に備えられたゲート絶縁膜と、前記ゲート絶縁膜の上に備えられたゲート電極とを有し、前記アクティブ領域は、前記主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が前記法線を中心に相対的に回転するように、前記半導体基板に対して第１導電型の第１の不純物を注入することによって、前記第２の部分に形成された第１導電型のチャンネルストッパー領域と前記第１の部分に形成された第１の導電型のチャンネル拡散領域と、前記半導体基板に前記第１導電型とは異なる第２導電型の第２の不純物を注入して、前記第２の部分の前記チャンネルストッパー領域間に形成された第２導電型のチャンネル拡散領域とを含むことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、半導体装置の製造コストを削減でき、サイズを縮小できるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】（Ａ）及び（Ｂ）は従来の半導体装置の製造方法の工程を概略的に示す平面図である。
【図２】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その１）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を２Ｂ−２Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を２Ｃ−２Ｃ線で切る断面図である。
【図３】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その２）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を３Ｂ−３Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を３Ｃ−３Ｃ線で切る断面図である。
【図４】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その３）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を４Ｂ−４Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を４Ｃ−４Ｃ線で切る断面図である。
【図５】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その４）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を５Ｂ−５Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を５Ｃ−５Ｃ線で切る断面図である。
【図６】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その５）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を６Ｂ−６Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を６Ｃ−６Ｃ線で切る断面図である。
【図７】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その６）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を７Ｂ−７Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を７Ｃ−７Ｃ線で切る断面図である。
【図８】（Ａ）〜（Ｃ）は本発明に係る実施形態の半導体装置の製造方法の工程を概略的に示す図（その７）であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）を８Ｂ−８Ｂ線で切る断面図、同図（Ｃ）は同図（Ａ）を８Ｃ−８Ｃ線で切る断面図である。
【発明を実施するための形態】
【００１１】
以下に、図２（Ａ）〜（Ｃ）から図８（Ａ）〜（Ｃ）までを参照して、本発明に係る実施形態の半導体装置及びその製造方法を説明する。
【００１２】
本実施形態の半導体装置の製造方法では、まず、図２（Ａ）〜（Ｃ）に示されるように、第１導電型の半導体基板としてのＰ型シリコン（Ｓｉ）基板２１を用意する。次に、Ｐ型Ｓｉ基板２１の主面（図２（Ｂ）、（Ｃ）における上面）の全域にシリコン酸化膜２４ａとその上のシリコン窒化膜２４ｂを形成し、その上にホトリソグラフィ技術により、幅広部分２０ａと幅狭部分２０ｂとを有するレジストから成るマスク層２０を形成する。次に、シリコン窒化膜２４ｂ上をマスク層２０で保護した状態で、エッチング（例えば、ドライエッチング）により、Ｐ型Ｓｉ基板２１、シリコン酸化膜２４ａ、及びシリコン窒化膜２４ｂに溝（トレンチ）を形成して、Ｐ型Ｓｉ基板２１から成るアクティブ（ＡＣ）領域を残す。次に、マスク層２０を除去する。
この時点で、図３（Ａ）〜（Ｃ）に示されるように、トレンチ２２が形成され、アクティブ領域２３、その上のシリコン酸化膜２４ａ、その上のシリコン窒化膜２４ｂが残る。図３（Ａ）に示されるように、アクティブ領域２３は、デプレッション型ＦＥＴの形成予定領域である幅広部分２３ａとエンハンスメント型ＦＥＴの形成予定領域である幅狭部分２３ｂとを有する。
【００１３】
次に、図４（Ａ）〜（Ｃ）に示されるように、トレンチ２２を絶縁層で埋め込む前に、チャンネルストッパー領域の形成のために第１導電型不純物としてのＰ型不純物（例えば、ボロン）を矢印Ｄ１方向にイオン注入（回転斜めイオン注入）する。Ｐ型不純物の注入エネルギーは、例えば、３０ｋｅＶであり、単位面積当たりのドーズ量は、例えば、５×１０１２ｃｍ−２であり、注入角αを、例えば、Ｓｉ基板２１の主面の法線に対して３０度の角度に維持しながら回転させて注入することによって、エンハンスメント型ＦＥＴ形成領域のチャンネルストッパー領域２５ａと、エンハンスメント型ＦＥＴ形成領域のＰ型チャンネル拡散領域２５ｂとを形成する。ただし、Ｐ型不純物の注入エネルギー、単位面積当たりのドーズ量、注入角αは、上記値に限定されない。この斜めイオン注入の際には、例えば、半導体基板２１を回転させてこの半導体基板２１の中心軸周りの全方向から、傾斜した方向に不純物をイオン注入する。なお、入射角は、３０度以上４５度以下の範囲内であることが望ましい。また、半導体基板２１を固定して、イオン注入装置を回転させてもよい。
【００１４】
このとき、アクティブ領域幅がＷｂである幅狭部分では、図５（ｂ）に示されるように、Ｐ型不純物がチャンネル下の領域の全域にインプラントされることによって、高濃度のＰ型チャンネル拡散領域２５ｂが形成される。一方、アクティブ領域幅がＷａである幅広部分では、図５（ｃ）に示されるように、チャンネルストッパー領域２５ａのＰ型不純物がチャンネル下のアクティブ領域の幅方向の端部にしかインプラントされていないため、チャンネル下の中央付近は低濃度のＰ型拡散層のままとなる。
【００１５】
次に、図６（Ａ）〜（Ｃ）に示されるように、トレンチ２２を絶縁材料で埋め込んだ後、表面を、例えば、ＣＭＰ（化学機械研磨）などによって、平坦化することにより、トレンチ素子分離絶縁層２６を形成する。
【００１６】
次に、図７（Ａ）〜（Ｃ）に示されるように、トレンチ素子分離絶縁層２６及びその周囲の表面領域上に、所定形状のゲート絶縁膜２７（同図（Ａ）には示さず）を形成する。ゲート絶縁膜２７は、例えば、ゲート酸化膜であり、その厚さは、例えば、５００Åである。ただし、厚さは、この値には限定されない。次に、ＭＯＳ−ＦＥＴの第２導電型不純物低濃度拡散層としてのＮ型不純物低濃度拡散層（Ｎ型チャンネル拡散領域）２８を形成するためにＮ型不純物（例えば、リン）を、イオン注入する。Ｎ型不純物の注入エネルギーは、例えば、２００ｋｅＶであり、単位面積当たりのドーズ量は、例えば、２×１０１２ｃｍ−２であり、不純物Ｄ２の注入角は、例えば、０度（Ｓｉ基板２１の主面に略垂直）である。ただし、Ｎ型不純物の注入エネルギー、単位面積当たりのドーズ量、注入角は、上記値に限定されない。なお、Ｎ型不純物の単位面積当たりのドーズ量は、図４（Ａ）〜（Ｃ）に示されるＰ型不純物の単位面積当たりのドーズ量よりも少ない値とすることによって、エンハンスメント型のチャンネル拡散領域である高濃度Ｐ型チャンネル拡散領域２５を、Ｎ型に反転させずに高濃度Ｐ型チャンネル拡散領域として残すことができる。
なお、Ｎ型不純物の注入前にゲート絶縁膜２７を形成する場合を説明したが、Ｎ型不純物の注入後にゲート絶縁膜２７を形成してもよい。ゲート絶縁膜２７の形成プロセスによるＮ型不純物層２５のプロファイルの変化を回避できる点からは、ゲート絶縁膜２７形成後にＮ型不純物の注入を行うことが望ましい。
【００１７】
このとき、アクティブ領域幅がＷｂである幅狭部分では、図７（ｂ）に示されるように、チャンネル拡散領域２５ｂのＰ型不純物拡散層はＰ型不純物チャンネル拡散領域として残る。一方、アクティブ領域幅がＷａである幅広部分では、図７（ｃ）に示されるように、チャンネルストッパー領域２５ａのＰ型不純物がチャンネル下のアクティブ領域の幅方向の端部に残り、チャンネル下の中央付近は低濃度のＮ型チャンネル拡散領域２８となる。
【００１８】
次に、図８（Ａ）〜（Ｃ）に示されるように、ゲート絶縁膜２７上に、例えば、厚さ２０００Åのポリシリコン等からなるゲート電極２９を形成する。ただし、ゲート電極２９の厚さは、この値には限定されない。図８（Ｃ）に示されるように、チャンネルストッパー領域２５ａ及びＮ型チャンネル拡散領域２８を含む部分はデプレッション型ＦＥＴ３０となり、図８（Ｂ）に示されるように、Ｐ型チャンネル拡散領域２５ｂを含む部分はエンハンスメント型ＦＥＴと３１なる。以上の工程により、図８（Ａ）〜（Ｃ）に示されるように、同一半導体基板上に、デプレッション型ＦＥＴ３０とエンハンスメント型ＦＥＴ３１の両方を形成することができる。
【００１９】
以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、エンハンスメント型ＦＥＴ３１のＰ型チャンネル拡散領域２５ｂを形成する工程と、デプレション型ＦＥＴ３０のチャンネルストッパー領域２５ａを形成する工程とを、同じＰ型不純物の回転斜め方向のインプラント工程（本実施形態では１回の工程）で行っているので、デプレション型ＦＥＴ３０用のチャンネルストッパー領域２５ａを形成するための専用のイオン注入工程や、この工程に付随するマスクの形成工程を削減することができる。
【００２０】
また、本実施形態の半導体装置及びその製造方法によれば、Ｐ型不純物の回転斜め方向のインプラントは、半導体基板２１の全域（ＲＯＭトランジスタ形成の場合には、ＲＯＭトランジスタ形成領域の全体）に対して行われるので、Ｐ型不純物の回転斜め方向のインプラント用のマスク作成の必要がなく、マスクを用いるプロセスで必要となるマスクの合わせ余裕分の面積が削減でき、結果的に、半導体装置のサイズの削減ができる。
【００２１】
さらに、本実施形態の半導体装置及びその製造方法によれば、Ｎ型不純物の注入に際してもマスクの作成工程が不要であるので、工程の削減及び、半導体装置のサイズの削減ができる。
【００２２】
なお、上記説明では、第１導電型をＰ型とし、第１導電型と異なる第２導電型をＮ型として説明したが、Ｎ型とＰ型を入れ替えることにより、逆の導電型の半導体装置とすることもできる。
【符号の説明】
【００２３】
２０  マスク層、  ２０ａ  マスク層の幅広部分、  ２０ｂ  マスク層の幅狭部分、  ２１  Ｐ型Ｓｉ基板、  ２２  トレンチ、  ２３  アクティブ領域、  ２３ａ  デプレッション型ＦＥＴの形成予定領域（アクティブ領域の幅広部分）、  ２３ｂ  エンハンスメント型ＦＥＴの形成予定領域（アクティブ領域の幅狭部分）、  ２４  シリコン窒化膜、  ２５ａ  チャンネルストッパー領域、  ２５ｂ  Ｐ型チャンネル拡散領域、  ２６  トレンチ素子分離絶縁層、  ２７  ゲート絶縁膜、  ２８  Ｎ型チャンネル拡散領域、  ２９  ゲート電極、  ３０  デプレッション型ＦＥＴ、  ３１  エンハンスメント型ＦＥＴ。
【図１】
2011171634.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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