(57)【要約】【課題】マスクデータの変更をせずに複数のデフォルト値を設定する。【解決手段】半導体装置８０には、ｎ個のデフォルト値設定回路が並列に配置される。ｎ個のデフォルト値設定回路には、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１がそれぞれ設けられる。デフォルト値設定部２は低電位側電源ＶＳＳ電圧（ローレベル）を設定し、デフォルト値設定部３は高電位側電源ＶＤＤ電圧（ハイレベル）を設定する。マルチプレクサＭＵＸ１は、デフォルト値設定部２及び３の値が入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を生成する。ｎ個のデフォルト値設定回路はＮビットのデフォルト値を生成する。【選択図】図１
2011044024.tif 000002
【特許請求の範囲】
【請求項１】
ローレベルの第１のデフォルト値を有する第１のデフォルト値設定部と、ハイレベルの第２のデフォルト値を有する第２のデフォルト値設定部と、前記第１及び第２のデフォルト値が入力され、モード選択信号に基づいて１ビットのデフォルト値を生成するマルチプレクサとを有し、並列配置される複数のデフォルト値設定回路を具備し、複数のデフォルト値設定回路で生成される複数ビットのデフォルト値が使用されることを特徴とする半導体装置。
【請求項２】
マスクデータをもとにして決定される１ビットのデフォルト値を生成するデフォルト値設定回路と、トリム値を格納するレジスタと、前記デフォルト値設定回路から出力されるデフォルト値及び前記レジスタから出力されるトリム値が入力され、１ビットのデフォルト値或いは１ビットのトリム値を選択出力するマルチプレクサとを有し、並列配置されるｎ個（ただし、ｎは２以上の整数）のトリム値設定回路と、
前記ｎ個のトリム値設定回路から出力されるＮビットのデフォルト値或いはＮビットのトリム値が入力され、デコード処理を行い、デコード処理された２ｎ種類の信号の内いずれか１つを選択出力するデコーダと、
を具備することを特徴とする半導体装置。
【請求項３】
クロック信号と前記デコーダから選択出力される出力信号が入力され、前記出力信号に応じて前記クロック信号を所定時間遅延する遅延生成回路を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記デフォルト値は、メモリセルへのアドレス入力からデータ出力までの期間において、リードレイテンシ毎のクロックからデータが確定するまでの遅延時間の設定用として使用されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
ローレベルの第１のデフォルト値を有する第１のデフォルト値設定部と、ハイレベルの第２のデフォルト値を有する第２のデフォルト値設定部と、前記第１及び第２のデフォルト値が入力され、モード選択信号に基づいて１ビットのデフォルト値を生成するマルチプレクサとを有するデフォルト値設定回路と、
前記デフォルト値設定回路から出力されるデフォルト値をタイミング設定値として格納するタイミングレジスタと、
具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
メモリやＣＰＵなどが搭載される半導体装置では、内部信号の遅延量や電圧レベルに所定のデフォルト値を設定するように設計される。デフォルト値とは、仕様値や設計値など最初から設定される値、或いはユーザが任意に初期設定した値のことを言う。半導体装置の通常動作時には、このデフォルト値が使用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される半導体装置では、通常使用時にどのような仕様であっても一つのデフォルト値しか持つことができず、異なる仕様に対応するためにデフォルト値を変更する場合、半導体装置を製造するために使用するマスクデータの変更が必要になるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０７０４０号公報（頁１０、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、複数のデフォルト値を設定できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、ローレベルの第１のデフォルト値を有する第１のデフォルト値設定部と、ハイレベルの第２のデフォルト値を有する第２のデフォルト値設定部と、前記第１及び第２のデフォルト値が入力され、モード選択信号に基づいて１ビットのデフォルト値を生成するマルチプレクサとを有し、並列配置される複数のデフォルト値設定回路を具備し、複数のデフォルト値設定回路で生成される複数ビットのデフォルト値が使用されることを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置は、マスクデータをもとにして決定される１ビットのデフォルト値を生成するデフォルト値設定回路と、トリム値を格納するレジスタと、前記デフォルト値設定回路から出力されるデフォルト値及び前記レジスタから出力されるトリム値が入力され、１ビットのデフォルト値或いは１ビットのトリム値を選択出力するマルチプレクサとを有し、並列配置されるｎ個（ただし、ｎは２以上の整数）のトリム値設定回路と、前記ｎ個のトリム値設定回路から出力されるＮビットのデフォルト値或いはＮビットのトリム値が入力され、デコード処理を行い、デコード処理された２ｎ種類の信号の内いずれか１つを選択出力するデコーダとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のデフォルト値を設定できる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係るデフォルト値設定回路を示すブロック図。
【図２】本発明の実施例１に係るデフォルト値設定部を示す図。
【図３】本発明の実施例１に係る別構成のデフォルト値設定回路を示すブロック図。
【図４】本発明の実施例２に係る半導体装置を示すブロック図。
【図５】本発明の実施例２に係る遅延発生部を示すブロック図。
【図６】本発明の実施例２に係る遅延生成回路を示すブロック図。
【図７】本発明の実施例２に係るリードレイテンシ１（ＣＬ１）の場合の信号の流れを示す図。
【図８】本発明の実施例２に係るリードレイテンシ２（ＣＬ２）の場合の信号の流れを示す図。
【図９】本発明の実施例２に係るリードレイテンシ４（ＣＬ４）の場合の信号の流れを示す図。
【図１０】本発明の実施例３に係る半導体装置を示すブロック図。
【図１１】本発明の実施例３に係るバスタイミングレジスタ部を示すブロック図。
【図１２】本発明の実施例４に係る半導体装置を示すブロック図。
【図１３】本発明の実施例４に係るＩＰＬレジスタ部を示すブロック図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１はデフォルト値設定回路を示すブロック図、図２はデフォルト値設定部の構成を示す図、図３は別構成のデフォルト値設定回路を示すブロック図である。本実施例では、モード選択信号に基づいて複数のデフォルト値を発生している。
【００１２】
図１に示すように、半導体装置８０には、ｎ個（ただし、ｎは２以上の整数）のデフォルト値設定回路が並列に設けられ、Ｎビットのデフォルト値が生成される。ｎ個のデフォルト値設定回路で生成されるデフォルト値は、ＣＰＵやメモリが搭載される半導体装置、ＳｏＣ（Silicon  on  a  Chip）や半導体装置が搭載される各種制御装置などに使用される。ここでは、Ｎビットのデフォルト値を生成しているが、１ビット或いはＮビット以外の複数のデフォルト値を生成してもよい。
【００１３】
１番目のデフォルト値設定回路１ａには、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１が設けられる。デフォルト値設定回路１ａは、１ビットのデフォルト値を有するデフォルト信号Ｓｄｅａを発生する。図示しない２番目のデフォルト値設定回路１ｂ乃至ｎ番目のデフォルト値設定回路１ｎは、デフォルト値設定回路１ａと同様な回路構成を有し、それぞれ１ビットのデフォルト値を生成する。
【００１４】
図２（ａ）に示すように、デフォルト値設定部２では、例えばデフォルト値が接地電位である低電位側電源ＶＳＳ電圧（ローレベル）に設定される。具体的には、マルチプレクサ１側の配線に接続されるビアＶｉａ１と低電位側電源ＶＳＳ側の配線に接続されるビアＶｉａ２が配線ＫＨ１により接続され、ビアＶｉａ１側が低電位側電源ＶＳＳ電圧（ローレベル）に設定される。
【００１５】
一方、図２（ｂ）に示すように、デフォルト値設定部３では、例えばデフォルト値が高電位側電源ＶＤＤ電圧（ハイレベル）に設定される。具体的には、マルチプレクサ１側の配線に接続されるビアＶｉａ３と高電位側電源ＶＤＤ側の配線に接続されるビアＶｉａ４が配線ＫＨ２により接続され、ビアＶｉａ３側が高電位側電源ＶＤＤ電圧（ハイレベル）に設定される。
【００１６】
マルチプレクサ１は、データセレクタとして機能し、デフォルト値設定部２で設定されたデフォルト値（ローレベル）、デフォルト値設定部３で設定されたデフォルト値（ハイレベル）、及びモード選択信号Ｓｍｓが入力される。マルチプレクサ１は、例えばモード選択信号Ｓｍｓがハイレベル（イネーブル状態）のときに、デフォルト値設定部２で設定されたデフォルト値（ローレベル）を選択出力し、例えばモード選択信号Ｓｍｓがローレベル（ディセイブル状態）のときに、デフォルト値設定部３で設定されたデフォルト値（ハイレベル）を選択出力する。
【００１７】
ここでは、デフォルト値設定回路にデフォルト値設定部を２個設けた場合について説明したが、図３に示すようにデフォルト値設定回路にｍ個のデフォルト値設定部を設けてもよい。
【００１８】
図３に示すように、半導体装置８０ａには、ｎ個（ただし、ｎは２以上の整数）のデフォルト値設定回路が並列に設けられ、Ｎビットのデフォルト値が生成される。１番目のデフォルト値設定回路１ａａには、ｍ個のデフォルト値設定回路（１番目のデフォルト値設定回路２、２番目のデフォルト値設定回路３、３番目のデフォルト値設定回路４、・・・、ｍ番目のデフォルト値設定回路５）とマルチプレクサＭＵＸ１ａが設けられる。デフォルト値設定回路１ａａは、１ビットのデフォルト値を有するデフォルト信号Ｓｄｅａを発生する。図示しない２番目のデフォルト値設定回路１ｂｂ乃至ｎ番目のデフォルト値設定回路１ｎｎは、デフォルト値設定回路１ａａと同様な回路構成を有し、それぞれ１ビットのデフォルト値を生成する。この構成により、Nビットのデフォルト値の組み合わせはM通りとなり、より多くの異なるモードに対応するデフォルト値を提供することが可能となる。モード選択信号Ｓｍｓ＜I:M＞はマルチプレクサＭＵＸ１ａにおいてＭビットあるデフォルト値設定部うち１ビットを選択するのに必要なビット数も受けられる。図３中ではMビットのモード選択信号Ｓｍｓが設けられているが、Ｍ−１ビットのモード選択信号Ｓｍｓでも同様の効果が得られる。
【００１９】
上述したように、本実施例の半導体装置では、ｎ個のデフォルト値設定回路が設けられ、Ｎビットのデフォルト値が生成される。デフォルト値設定回路１ａには、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１が設けられる。他のデフォルト値設定回路は、デフォルト値設定回路１ａと同様な回路構成を有する。デフォルト値設定部２は低電位側電源ＶＳＳ電圧（ローレベル）を設定し、デフォルト値設定部３は高電位側電源ＶＤＤ電圧（ハイレベル）を設定する。マルチプレクサＭＵＸ１は、デフォルト値設定部２及び３の値が入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を生成する。
【００２０】
このため、モード選択信号ＳｍｓによりＮビットのデフォルト値を随時発生することができる。したがって、マスクデータを変更せずにモード選択信号Ｓｍｓのみでデフォルト値を変更することができる。
【００２１】
なお、本実施例では、デフォルト値の設定をビア及び配線のマスクデータを変更して対応しているが、デフォルト値の設定をｅヒューズやレーザを用いたヒューズの切断の有無などで対応してもよい。
【実施例２】
【００２２】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図４は半導体装置を示すブロック図、図５は遅延発生部を示すブロック図、図６は遅延生成回路を示すブロック図である。本実施例では、複数のデフォルト値設定回路から出力されるデフォルト値を用いて、リードレイテンシごとのクロックからデータが確定するまでの遅延時間を設定し、最適化している。
【００２３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２４】
図４に示すように、半導体装置７０には、インターフェース１１、制御回路１２、メモリマクロ１３、及び端子Ｐａｄ１乃至３が設けられる。半導体装置７０のテスト時には、回路内の遅延量や電圧レベルを段階的に調整するために必要なトリミング設定信号Ｓｔｓがテスタなどから出力され、端子Ｐａｄ１及びインターフェース１１を介してメモリマクロ１３に入力される。
【００２５】
半導体装置７０内のメモリマクロ１３には、複数のトリム値設定回路が設置されており、この一部は遅延生成回路に接続して出力遅延制御部１４を構成している。その他のトリム値設定回路は図示してはいないが、メモリマクロ内の電源発生回路やＳＡ活性化タイミング回路等に接続している。トリム値設定回路は、トリムレジスタＴｒｍ  Ｒｅｇ、デフォルト値設定回路、及びマルチプレクサＭＵＸ２から構成されている。トリムレジスタＴｒｍ  Ｒｅｇは、隣接するトリム値設定回路のトリムレジスタＴｒｍ  Ｒｅｇの出力が入力し、マクロ外部からの信号により設定されるトリム値が格納される。
【００２６】
一例として、本実施例ではテスト時にトリミング設定信号Ｓｔｓの情報がシリアルに格納されていく場合を示す。一方でデフォルト値設定回路は実施例１で示したとおり、マスクデータで決定する固定されたデフォルト値が格納されている。マルチプレクサＭＵＸ２は、テスト時にはトリムレジスタＴｒｍ  Ｒｅｇに格納されている情報を、通常動作時はデフォルト値設定回路の情報をトリム値設定回路の出力として選択する。制御回路１２は通常動作における動作モードに従ってモード選択信号Ｓｍｓを活性化し、これによりデフォルト値設定回路の出力を制御する。トリム値設定回路および出力遅延制御部１４の詳細は、後述する。
【００２７】
インターフェース１１は、端子Ｐａｄ１乃至３などを介して半導体装置７０に入力される信号を内部に出力し、端子Ｐａｄを介して半導体装置７０から出力される信号を外部に出力する。
【００２８】
図５に示すように、出力遅延制御部１４には、ｎ個のトリム値設定回路が並列に設けられ、Ｎビットのトリム値或いはＮビットのデフォルト値が生成され、信号Ｓ１ａ乃至Ｓ１ｎとして出力される。出力遅延制御部１４には、トリム値設定回路２１ａ、トリム値設定回路２１ｎ、デコーダ２２、及び遅延生成回路部２３が設けられる。出力遅延制御部１４には、ｎ個のトリムレジスタＴｒｍ  Ｒｅｇ１乃至Ｔｒｍ  Ｒｅｇｎが設けられる（トリムレジスタＴｒｍ  Ｒｅｇ２以降は図示していない）。ここで、トリムレジスタＴｒｍ  Ｒｅｇ１乃至Ｔｒｍ  Ｒｅｇｎは、前述した通りマクロ外部から入力されるトリム値格納レジスタとして機能する。
【００２９】
１番目のトリム値設定回路２１ａには、デフォルト値設定回路１ａ、マルチプレクサＭＵＸ２、及びトリムレジスタＴｒｍ  Ｒｅｇ１が設けられ、１ビットのトリム値或いは１ビットのデフォルト値を生成し、いずれかを選択出力する。図示しない２番目のトリム値設定回路２１ｂ乃至ｎ番目のトリム値設定回路２１ｎは、トリム値設定回路２１ａと同様な回路構成を有し、それぞれ１ビットのトリム値或いは１ビットのデフォルト値を生成し、いずれかを選択出力する。図示していないが、トリム設定回路が実施例１の図３に示すように、複数のデフォルト値から１ビットを選択する構成にしてもよい。
【００３０】
トリムレジスタＴｒｍ  Ｒｅｇ１は、トリミング設定信号Ｓｔｓが入力され、回路内の遅延量や電圧レベルを段階的に調整するために必要なトリム値が格納され、格納されたトリム値をトリム信号Ｓｔｖとして出力する。
【００３１】
マルチプレクサＭＵＸ２は、データセレクタとして機能し、トリムレジスタＴｒｍ  Ｒｅｇ１及びデフォルト値設定回路１ａとデコーダ２２の間に設けられ、トリム信号Ｓｔｖ、デフォルト信号Ｓｄｅａ、及びトリミングイネーブル信号Ｓｔｅが入力される。マルチプレクサＭＵＸ２は、トリミングイネーブル信号Ｓｔｅがイネーブル状態（例えば、ハイレベル）のときに１ビットのトリム値のトリム信号Ｓｔｖを信号Ｓ１ａとして選択出力し、トリミングイネーブル信号Ｓｔｅがディセーブル状態（例えば、ローレベル）のときに１ビットのデフォルト値のデフォルト信号Ｓｄｅａを信号Ｓ１ａとして選択出力する。
【００３２】
デコーダ２２は、マルチプレクサＭＵＸ２と遅延生成回路部２３の間に設けられ、信号Ｓ１ａ乃至ｎが入力され、信号Ｓ１ａ乃至ｎをデコード処理して、信号Ｓ１ａ乃至ｎに応じたｍ種類の遅延選択信号Ｓｓｄ１乃至ｍのいずれか１つを選択出力する。ここで、ｍは２ｎに設定される。
【００３３】
図６に示すように、遅延生成回路部２３には、ｍ個の遅延生成回路（遅延生成回路ＤＬＣ１、遅延生成回路ＤＬＣ２、・・・、遅延生成回路ＤＬＣｍ）が設けられる。遅延生成回路部２３は、クロック信号Ｓｃｌｋとｍ種類の遅延選択信号Ｓｓｄ１乃至ｍが入力され、クロック信号Ｓｃｌｋを所定時間遅延した遅延信号Ｓｄｌｓを出力する。遅延生成回路ＤＬＣ１乃至ｍは、例えば複数の論理ゲートから構成される。
【００３４】
遅延生成回路ＤＬＣ１は、クロック信号Ｓｃｌｋと遅延選択信号Ｓｓｄ１が入力され、デコーダ２２から遅延選択信号Ｓｓｄ１が選択出力されたときにクロック信号Ｓｃｌｋを遅延時間τ１だけ遅延した遅延信号Ｓｄｌｓを出力する。
【００３５】
遅延生成回路ＤＬＣ２は、クロック信号Ｓｃｌｋと遅延選択信号Ｓｓｄ２が入力され、デコーダ２２から遅延選択信号Ｓｓｄ２が選択出力されたときにクロック信号Ｓｃｌｋを遅延時間τ２だけ遅延した遅延信号Ｓｄｌｓを出力する。
【００３６】
遅延生成回路ＤＬＣｍは、クロック信号Ｓｃｌｋと遅延選択信号Ｓｓｄｍが入力され、デコーダ２２から遅延選択信号Ｓｓｄｍが選択出力されたときにクロック信号Ｓｃｌｋを遅延時間τｍだけ遅延した遅延信号Ｓｄｌｓを出力する。
【００３７】
次に、メモリセルへのアドレス入力からデータ出力までの期間について図７乃至図９を参照して説明する。図７はリードレイテンシ１（ＣＬ１）の場合の信号の流れを示す図、図８はリードレイテンシ２（ＣＬ２）の場合の信号の流れを示す図、図９はリードレイテンシ４（ＣＬ４）の場合の信号の流れを示す図である。
【００３８】
リードレイテンシ（ＣＬ）とは、ＣＡＳ  Ｌａｔｅｎｃｙ（或いは／ＣＡＳレイテンシと呼称される）であり、メモリの行アドレス（ＣＡＳ）を指定して（リードコマンド入力）からデータが出力されるまでの待ち時間（クロック数）であり、例えば、ＣＬ１はクロック数が１、ＣＬ２はクロック数が２、ＣＬ４はクロック数が４である。あるメモリマクロおける、行アドレス（ＣＡＳ）入力から（リードコマンド入力）からデータが出力されるまでのパスの長さが決定されるため、リードレイテンシ（ＣＬ）の値が大きい程メモリのページ動作周波数を大きくすることが出来る。リードレイテンシ（ＣＬ）の数は、メモリの規格によってそれぞれ決まっている。
【００３９】
半導体装置７０のメモリ動作のとき、メモリセルへのアドレス入力からデータ出力までの期間では、デフォルト値設定回路１ａ乃至ｎから出力されるＮビットのデフォルト値が使用される。
【００４０】
図７に示すように、リードレイテンシ（ＣＬ）１の場合、指定されたアドレス線ＡＤＤＬにアドレス入力信号Ｓａｄｄが入力される。アドレス入力信号Ｓａｄｄは、まずドライバＡＤＤｒ１でドライブされる。
【００４１】
次に、遅延部３３で所定時間遅延された遅延クロック信号Ｓｃｌｋｄ１が入力されるドライバＡＤＤｒ２でアドレス入力信号Ｓａｄｄがラッチされデコードされる。ドライバＡＤＤｒ２でデコードされたアドレス入力信号ＳａｄｄがトランジスタＣＳＬＴｒ及びトランジスタＱＳＥＴｒのゲートに入力され。図示されていないが、センスアンプ３２内部にはあらかじめ活性化しているＷＬより選択されたＣＥＬＬデータがＢＬを通じてセンスアンプ３２内部に伝達され増幅ラッチされており、アドレス入力信号Ｓａｄｄにより導通するトランジスタＣＳＬｔｒ及びＱＳＥＴｒ.により、選択されたセンスアンプ３２のデータがセカンダリセンスアンプであるドライバＤＱＢＤｒへ伝達される。
【００４２】
続いて、遅延部３３及び遅延部３４で所定時間遅延された遅延クロック信号Ｓｃｌｋｄ２が入力されるドライバＤＱＢＤｒに伝わったセンスアンプ３２のデータが増幅ラッチされる。
【００４３】
そして、遅延部３３乃至３５で所定時間遅延された遅延クロック信号Ｓｃｌｋｄ３が入力され、リード線ＲＤＬに設けられるドライバＲＤＤｒ１で読み出されたデータがドライブされる。
【００４４】
次に、リード線ＲＤＬに設けられるトランジスタＲＤＴｒ１のゲートに、クロック信号Ｓｃｌｋが入力され、読み出されたデータがデータ出力信号ＳｄｏとしてトランジスタＲＤＴｒ１から出力される。リードレイテンシ（ＣＬ）１では、トランジスタＲＤＴｒ１が常時導通しており、遅延部３３に入力されるクロック信号Ｓｃｌｋの立ち上がりエッジから次の立ち上がりエッジ（１クロック目）までに、出力したいデータが確定済みとならなければならない。
【００４５】
ここで、リードレイテンシ（ＣＬ）１の場合、アドレス入力からデータ出力までの期間（遅延時間）ｔＤＬ、クロック信号のクロック周期ｔＣＫ、データが確定するまでの時間ｔＡＣの関係は、
tDL＝tCK＝tAC・・・・・・・・・・・・・・・式（１）
と表わされる。
【００４６】
前述した通り、期間（遅延時間）ｔＤＬはメモリマクロにより一定でありリードレイテンシ（ＣＬ）の大きさにはよらない。
【００４７】
図８に示すように、リードレイテンシ（ＣＬ）２の場合、ドライバＲＤＤｒ１で読み出されたデータがドライブされるまでは、リードレイテンシ（ＣＬ）１の場合と同様なので説明を省略する。
【００４８】
リード線ＲＤＬに設けられるトランジスタＲＤＴｒ１のゲートに、遅延生成回路部２３で選択された遅延生成回路ＤＬＣｘにより遅延されたクロック信号Ｓｃｌｋが入力され、クロック信号Ｓｃｌｋの立ち上がりエッジで読み出されたデータがデータ出力信号ＳｄｏとしてトランジスタＲＤＴｒ１から出力される。リードレイテンシ（ＣＬ）２では、遅延部３３に入力されるクロック信号Ｓｃｌｋの立ち上がりエッジから２番目の立ち上がりエッジ（２クロック目）までに、データが確定済みである必要があるため、トランジスタＲＤＴｒ１のゲートは遅延部３３に入力されるクロック信号Ｓｃｌｋの立ち上がりエッジから２番目の立ち上がりエッジにより導通し、データをメモリマクロ１３の外部へ出力する。
【００４９】
ここで、リードレイテンシ（ＣＬ）２の場合、アドレス入力からデータ出力までの期間（遅延時間）ｔＤＬ、クロック信号のクロック周期ｔＣＫ、出力データを読み出すクロックの立ち上がりエッジの１段前のクロックの立ち上がりエッジからデータが確定するまでの時間ｔＡＣの関係は、
tDL=tCK+tAC・・・・・・・・・・・・・・式（２）
と表わされる。
【００５０】
図９に示すように、リードレイテンシ（ＣＬ）４の場合、ドライバＤＱＢＤｒで読み出されたデータがドライブされるまでは、リードレイテンシ（ＣＬ）１の場合と同様なので説明を省略する。
【００５１】
次に、遅延部３６で所定時間遅延された遅延クロック信号Ｓｃｌｋｄ３が入力されるドライバＲＤＤｒ１で読み出されたデータがドライブされる。
【００５２】
続いて、リード線ＲＤＬに設けられるトランジスタＲＤＴｒ１のゲートに、遅延部３７で所定時間遅延されたクロック信号Ｓｃｌｋが入力され、読み出されたデータがトランジスタＲＤＴｒ１から出力される。
【００５３】
そして、リード線ＲＤＬに設けられるトランジスタＲＤＴｒ２のゲートに、遅延生成回路部２３で選択された遅延生成回路ＤＬＣｙにより遅延されたクロック信号Ｓｃｌｋが入力され、クロック信号Ｓｃｌｋの立ち上がりエッジで読み出されたデータがデータ出力信号ＳｄｏとしてトランジスタＲＤＴｒ２から出力される。リードレイテンシ（ＣＬ）４では、遅延部３３に入力されるクロック信号Ｓｃｌｋの立ち上がりエッジから４番目の立ち上がりエッジ（４クロック目）までに、出力したいデータが確定済みとなる必要がある。トランジスタＲＤＴｒ２は、遅延部３３に入力されるクロック信号Ｓｃｌｋから３番目の立ち上がりエッジで導通する。
【００５４】
ここで、リードレイテンシ（ＣＬ）４の場合、アドレス入力からデータ出力までの期間（遅延時間）ｔＤＬ、クロック信号のクロック周期ｔＣＫ、出力データを読み出すクロックの立ち上がりエッジの１段前のクロックの立ち上がりエッジからデータが確定するまでの時間ｔＡＣの関係は、
tDL＝(tCK×3)＋tAC・・・・・・・・・・・・・式（３）
と表わされる。
【００５５】
つまり、リードレイテンシ（ＣＬ）ｎの場合、アドレス入力からデータ出力までの期間（遅延時間）ｔＤＬ、クロック信号のクロック周期ｔＣＫ、出力データを読み出すクロックの立ち上がりエッジの１段前のクロックの立ち上がりエッジからデータが確定するまでの時間ｔＡＣの関係は、
tDL＝{tCK×(n-1)}＋tAC・・・・・・・・・・式（４）
と表わされる。tAC≦tＣＫなくてはでならず、データが確定するまでの時間ｔＡＣは、リードレイテンシ（ＣＬ２）の場合、（１／２）×ｔＤＬである場合が周波数は（１／２）×ｔＤＬとなり最も高い周波数となる。また、リードレイテンシ（ＣＬ４）の場合、tAC=（１／４）×ｔＤＬである場合が動作周波数は（１／４）×ｔＤＬとなり最も高い周波数となる。そのため遅延生成回路部ＤＬＣｙの遅延量はリードレイテンシ（ＣＬ）毎に切り替えると、それぞれのリードレイテンシ（ＣＬ）で効果的な周波数を得られることが可能になる。
【００５６】
ここでは、出力データを読み出すクロックの立ち上がりエッジの１段前のクロックの立ち上がりエッジからデータが確定するまでの時間ｔＡＣを、リードレイテンシ（ＣＬ）毎に遅延生成回路部２３で選択される遅延生成回路ＤＬＣを用いて最適な遅延時間に設定することができる。
【００５７】
上述したように、本実施例の半導体装置では、インターフェース１１、制御回路１２、メモリマクロ１３、及び端子Ｐａｄ１乃至３が設けられる。メモリマクロ１３には、制御回路１２からモード選択信号Ｓｍｓが入力され、トリムレジスタＴｒｍ  Ｒｅｇ１乃至ｎを有する出力遅延制御部１４が設けられる。出力遅延制御部１４には、トリム値設定回路２１ａ乃至ｎ、デコーダ２２、及び遅延生成回路部２３が設けられる。トリム値設定回路２１ａには、デフォルト値設定回路１ａ、マルチプレクサＭＵＸ２、及びトリムレジスタＴｒｍ  Ｒｅｇ１が設けられる。マルチプレクサＭＵＸ２は、トリム信号Ｓｔｖ、デフォルト信号Ｓｄｅａ、及びトリミングイネーブル信号Ｓｔｅが入力される。マルチプレクサＭＵＸ２は、トリミングイネーブル信号Ｓｔｅがイネーブル状態のときにトリム信号Ｓｔｖを選択出力し、トリミングイネーブル信号Ｓｔｅがディセーブル状態のときにデフォルト信号Ｓｄｅａを選択出力する。デコーダ２２は、デフォルト信号Ｓｄｅａ乃至ｎに応じたｍ種類の遅延選択信号Ｓｓｄ１乃至ｍのいずれか１つの遅延選択信号Ｓｓｄを出力する。遅延生成回路部２３は、クロック信号Ｓｃｌｋを所定時間遅延した遅延信号Ｓｄｌｓを出力する。半導体装置７０では、出力データを読み出すクロックの立ち上がりエッジの１段前のクロックの立ち上がりエッジからデータが確定するまでの時間ｔＡＣを、リードレイテンシ（ＣＬ）毎に遅延生成回路部２３で選択される遅延生成回路ＤＬＣを用いて最適な遅延時間に設定している。
【００５８】
このため、リードレイテンシ（ＣＬ）を変更してもクロックからの遅延時間を最適化してメモリセルから読み出されたデータを誤りなく確実に出力することができる。
【００５９】
なお、本実施例では、トリム値設定回路２１ａに設けられるマルチプレクサＭＵＸ２でデフォルト信号Ｓｄｅａ或いはトリム信号Ｓｔｖのいずれかを選択出力しているが、デフォルト値設定回路１ａを直接デコーダ２２に接続させてもよい。
【実施例３】
【００６０】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１０は半導体装置を示すブロック図、図１１はバスタイミングレジスタ部を示すブロック図である。本実施例では、デフォルト値設定回路から出力されるデフォルト値を用いて、動作周波数毎にバスタイミングを調整している。
【００６１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図１０に示すように、半導体装置７１には、制御回路４１、ＣＰＵ４２、バスタイミング制御回路４３、バス４４、メモリ４５、プロセッサ４６、ＩＰ４７、及びＩ／Ｏ４８が設けられる。半導体装置７１では、半導体装置７１の動作クロック周波数が切り替わった際に、決定された動作クロック周波数に対応する最適なバスタイミング設定値をバスタイミング制御回路４３で生成している。
【００６３】
ここで、バスタイミング設定値とは、マスターデバイスであるＣＰＵ４２がバス４４を介して他のスレーブデバイスとアクセスする際に必要となる信号を規定する値のことを言う。例えば、メモリ４５へのリードアクセス時のウエイト数、メモリ４５へのライトアクセス時のウエイト数、チップセレクト信号が有効になるタイミング、チップセレクト信号が無効になるタイミング、リードイネーブル信号が有効になるタイミング、リードイネーブル信号が無効になるタイミング、ライトイネーブル信号が有効になるタイミング、ライトイネーブル信号が無効になるタイミング、有効なライトデータが出力されるタイミングライトデータが無効になるタイミング、アドレス信号が有効になるタイミング、アドレス信号が無効になるタイミング等である。
【００６４】
制御回路４１は、バス４４を介して他のデバイスと接続され、モード選択信号Ｓｍｓを生成するスレーブデバイスである。メモリ４５は、バス４４を介して他のデバイスと接続され、種々の情報を格納するスレーブデバイスである。プロセッサ４６は、バス４４を介して他のデバイスと接続され、論理演算処理を実行するスレーブデバイスである。ＩＰ４７は、バス４４を介して他のデバイスと接続されるスレーブデバイスである。Ｉ／Ｏ４８は、バス４４を介して他のデバイスと接続され、半導体装置７１で処理された情報を外部に出力し、外部から入力される情報を半導体装置７１の内部に転送する。
【００６５】
ＣＰＵ４２は、バスタイミング制御回路４３、及びバス４４を介して他のデバイスと接続され、スレーブデバイスを含め半導体装置７１の統括制御を行うマスターデバイスである。
【００６６】
バスタイミング制御回路４３は、バスタイミングレジスタ部５１とバスインターフェース５２が設けられ、制御回路４１から出力されるモード選択信号Ｓｍｓが入力され、ＣＰＵ４２の指示に基づいてバスタイミング設定値を生成する。
【００６７】
図１１に示すように、バスタイミングレジスタ部５１には、複数のバスタイミングレジスタＢＴＲｅｇとデフォルト値設定回路１が設けられる。バスタイミングレジスタ部５１では、バスタイミングレジスタＢＴＲｅｇ１、バスタイミングレジスタＢＴＲｅｇ２、バスタイミングレジスタＢＴＲｅｇ３、・・・がバスタイミングレジスタチェーンを形成している。
【００６８】
デフォルト値設定回路１は、制御回路４１から出力されるモード選択信号ＳｍｓがマルチプレクサＭＵＸ１に入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を有するデフォルト信号Ｓｄｅを生成する。
【００６９】
バスタイミングレジスタＢＴＲｅｇ１は、デフォルト値設定回路１から出力されるデフォルト信号Ｓｄｅが入力され、デフォルト信号Ｓｄｅをバスタイミング設定値として格納する。格納されたバスタイミング設定値は、バスインターフェース５２及びバス４４を介して半導体装置７１の内部に転送される。
【００７０】
ここでは、デフォルト値設定回路１を１つしか図示していないが、バスタイミング値が複数ビットの場合、複数のデフォルト値設定回路が並列して設けられる。なお、バスタイミングレジスタ部５１に設けられるバスタイミングレジスタは、テストモード時には、トリム値選択レジスタとして用いられる。
【００７１】
上述したように、本実施例の半導体装置では、制御回路４１、ＣＰＵ４２、バスタイミング制御回路４３、バス４４、メモリ４５、プロセッサ４６、ＩＰ４７、及びＩ／Ｏ４８が設けられる。バスタイミング制御回路４３は、制御回路４１から出力されるモード選択信号Ｓｍｓが入力され、ＣＰＵ４２の指示に基づいてバスタイミング設定値を生成する。デフォルト値設定回路１で生成されたデフォルト値を用いて、半導体装置７１の動作クロック周波数毎にバスタイミング設定値が設定され、バスタイミングが調整される。
【００７２】
このため、バスタイミング処理を行うバスタイミングレジスタの数を削減することができる。また、モード選択信号Ｓｍｓを変更することにより、マスクデータなどを変更することなく、多様なバスタイミング値を任意に設定することができる。
【００７３】
なお、本実施例では、バスタイミングの制御に対応しているが、これに限定されるものではなく、他のタイミング制御にも対応することができる。この場合でも、タイミングレジスタの数の削減、マスクの変更が不要、ＲＯＭ設定の手間が増加しないなどの利点がある。
【実施例４】
【００７４】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図１２は半導体装置を示すブロック図、図１３はＩＰＬレジスタ部を示すブロック図である。本実施例では、デフォルト値設定回路から出力されるデフォルト値を用いて、ブート処理などに用いられるＩＰＬコードを変更している。
【００７５】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７６】
図１２に示すように、半導体装置７２には、制御回路６１、ＩＰＬレジスタ部６２、ＣＰＵ６３、及びメモリ６４が設けられる。半導体装置７２では、半導体装置７２の起動動作時に必要とされるＩＰＬコードをＩＰＬレジスタ部６２で生成している。
【００７７】
ここで、ＩＰＬ（Initial  Program  Load、或いはInitial  Program  Loading）とは、起動動作パラメータのことを言う。コンピュータなどでは、電源を入れた直後、メモリ上にオペレーティングシステムが存在しないので小さなプログラムであるブートローダ（或いはブートストラップローダと呼称される）を用いてオペレーティングシステムが起動される。ブートローダは、ブート処理を行うソフトウエアを意味し、例えばｍバイトのＩＰＬコードが用いられる。
【００７８】
制御回路６１は、バス６５を介して他のデバイスと接続され、モード選択信号Ｓｍｓを生成するスレーブデバイスである。メモリ６４は、バス６５を介して他のデバイスと接続され、種々の情報を格納するスレーブデバイスである。
【００７９】
ＣＰＵ６３は、バス６５を介して他のデバイスと接続され、スレーブデバイスを含め半導体装置７２の統括制御を行うマスターデバイスである。
【００８０】
図１３に示すように、ＩＰＬレジスタ部６２には、複数のＩＰＬレジスタＩＰＬｒｅｇとデフォルト値設定回路１が設けられ、ＩＰＬコードを生成する。ＩＰＬレジスタ部６２では、ＩＰＬレジスタＩＰＬｒｅｇ１、・・・がＩＰＬレジスタチェーンを形成している。
【００８１】
デフォルト値設定回路１は、制御回路６１から出力されるモード選択信号ＳｍｓがマルチプレクサＭＵＸ１に入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を有するデフォルト信号Ｓｄｅを生成する。
【００８２】
ＩＰＬレジスタＩＰＬｒｅｇ１は、デフォルト値設定回路１から出力されるデフォルト信号Ｓｄｅが入力され、デフォルト信号ＳｄｅをＩＰＬコードとして格納する。格納されたＩＰＬコードにより半導体装置７２は起動動作を開始する。
【００８３】
ここでは、デフォルト値設定回路１を１つしか図示していないが、ＩＰＬコードが複数ビットの場合、複数のデフォルト値設定回路が並列して設けられる。なお、ＩＰＬレジスタ部６２に設けられるＩＰＬレジスタは、テストモード時には、トリム値選択レジスタとして用いられる。
【００８４】
上述したように、本実施例の半導体装置では、制御回路６１、ＩＰＬレジスタ部６２、ＣＰＵ６３、及びメモリ６４が設けられる。ＩＰＬレジスタ部６２には、複数のＩＰＬレジスタＩＰＬｒｅｇとデフォルト値設定回路１が設けられ、デフォルト値設定回路１で生成された多様なデフォルト値を用いて、半導体装置７２の起動動作時にＩＰＬコードが生成される。
【００８５】
このため、ＩＰＬレジスタの数を削減することができる。また、モード選択信号Ｓｍｓを変更することにより、マスクデータなどを変更することなく、多様なＩＰＬコードを任意に設定することができる。
【００８６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８７】
実施例２乃至４では、半導体装置にデフォルト値設定回路１に内蔵しているが、デフォルト値設定回路１を外付けしてもよい。
【００８８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ローレベルの第１のデフォルト値を有する第１のデフォルト値設定部と、ハイレベルの第２のデフォルト値を有する第２のデフォルト値設定部と、前記第１及び第２のデフォルト値が入力され、モード選択信号に基づいて１ビットのデフォルト値を生成するマルチプレクサとを有するデフォルト値設定回路と、前記デフォルト値設定回路から出力されるデフォルト値をＩＰＬコードの値として格納するＩＰＬレジスタと具備することを特徴とする半導体装置。
【００８９】
（付記２）  前記第１及び第２のデフォルト値は、配線及びビアのマスクデータをもとにして決定される付記１に記載の半導体装置。
【符号の説明】
【００９０】
１、１ａ、１ｎ、１ａａ、１ｎｎ  デフォルト値設定回路
２、３、４、５  デフォルト値設定部
１１  インターフェース
１２、４１、６１  制御回路
１３  メモリマクロ
１４  出力遅延制御部
２１ａ、２１ｎ  トリム値設定回路
２２  デコーダ
２３  遅延生成回路部
３１  メモリセルアレイ
３２  センスアンプ
３３〜３７  遅延部
４２、６３  ＣＰＵ
４３  バスタイミング制御回路
４４、６５  バス
４５、６４  メモリ
４６  プロセッサ
４７  ＩＰ
４８  Ｉ／Ｏ
５１  バスタイミングレジスタ部
５２  バスインターフェース
６２  ＩＰＬレジスタ部
７０〜７２、８０、８０ａ  半導体装置
ＡＤＤＬ  アドレス線
ＡＤＤｒ１、ＡＤＤｒ２、ＤＱＲＤｒ、ＲＤＤｒ１  ドライバ
ＢＬ  ビット線
ＢＴＲｅｇ１〜ＢＴＲｅｇ３  バスタイミングレジスタ
ＣＳＬＴｒ、ＲＤＴｒ１、ＲＤＴｒ２、ＱＳＥＴｒ  トランジスタ
ＤＣＬ１〜ＤＣＬｍ、ＤＬＣｘ、ＤＬＣｙ  遅延生成回路
ＩＰＬＲｅｇ１  ＩＰＬレジスタ
ＫＨ１、ＫＨ２  配線
ＭＵＸ１、ＭＵＸ１ａ、ＭＵＸ２  マルチプレクサ
Ｐａｄ１〜Ｐａｄ３  端子
ＲＤＬ  リード線
Ｓ１ａ、Ｓ１ｎ  信号
Ｓａｄｄ  アドレス入力信号
Ｓｃｌｋ  クロック信号
Ｓｃｌｋｄ１〜Ｓｃｌｋｄ３  遅延クロック信号
Ｓｄｅａ、Ｓｄｅｎ  デフォルト信号
Ｓｄｌｓ  遅延信号
Ｓｄｏ  データ出力信号
Ｓｍｓ、Ｓｍｓ＜Ｉ：Ｍ＞  モード選択信号
Ｓｓｄ１〜Ｓｓｄｍ  遅延選択信号
Ｓｔｅ  トリミングイネーブル信号
Ｓｔｓ  トリミング設定信号
Ｓｔｖ  トリム信号
Ｔｒｍ  Ｒｅｇ、Ｔｒｍ  Ｒｅｇ１  トリムレジスタ
Ｖｉａ１〜Ｖｉａ４  ビア
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
【図１】
2011044024.tif 000003
【図２】
2011044024.tif 000004
【図３】
2011044024.tif 000005
【図４】
2011044024.tif 000006
【図５】
2011044024.tif 000007
【図６】
2011044024.tif 000008
【図７】
2011044024.tif 000009
【図８】
2011044024.tif 000010
【図９】
2011044024.tif 000011
【図１０】
2011044024.tif 000012
【図１１】
2011044024.tif 000013
【図１２】
2011044024.tif 000014
【図１３】
2011044024.tif 000015