(57)【要約】【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。【選択図】図１５
2011044494.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層に形成され、前記半導体層の表面から所定の深さに不純物濃度ピークを有しコレクタ領域を構成する第１導電型不純物領域と、
前記半導体層に形成された素子分離領域で挟まれ、かつ前記第１導電型不純物領域の上方に形成された、第１導電型とは反対導電型の第２導電型ベース領域と、
前記第２導電型ベース領域に接触して形成された、第１導電型の半導体膜からなるエミッタ電極と、
を備え、
前記第１導電型不純物領域は前記素子分離領域下の前記半導体層まで延在し、前記素子分離領域を貫通して前記第１導電型不純物領域に電気的に接続する電極を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型不純物領域は前記素子分離領域底部の深さに濃度ピークを有する、請求項１記載の半導体装置。
【請求項３】
第１導電型不純物領域に電気的に接続する前記電極が貫通する素子分離領域を挟んで複数の前記第２導電型ベース領域が形成され、当該電極と各第２導電型ベース領域に対応するコレクタ領域とが共通接続された、請求項１または２記載の半導体装置。
【請求項４】
前記半導体装置は、前記半導体層の他の領域に、第１導電型のチャネルを有する第１ＭＯＳトランジスタおよび第２導電型のチャネルを有する第２ＭＯＳトランジスタを備え、当該第１および第２ＭＯＳトランジスタの素子分離として前記素子分離領域と同一の構造の素子分離領域を備える、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２導電型ベース領域が前記半導体層上に島状に形成された単結晶半導体層からなる、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層はシリコンからなり、かつ前記第２導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むＩＶ族系単結晶半導体からなる、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
第１導電型の半導体層に、所定の間隔をおいて第１素子分離領域を形成する工程と、
前記半導体層の表面から所定の深さに第１導電型の不純物を導入し、前記第１素子分離領域の間の前記半導体層にコレクタ領域を構成する第１導電型不純物領域を形成する工程と、
少なくとも前記第１素子分離領域上部と前記第１導電型不純物領域上方の前記半導体層の一部とにわたって第２素子分離領域を形成する工程と、
前記第１導電型不純物領域の上方に、前記第２素子分離領域で挟まれた、第１導電型とは反対導電型の第２導電型ベース領域を形成する工程と、
前記第２導電型ベース領域に接触して、第１導電型の半導体膜からなるエミッタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体層に、所定の間隔をおいて第１素子分離領域を形成する工程と、
少なくとも前記第１素子分離領域の上部を含む領域に、第２素子分離用の溝を形成する工程と、
前記溝の底部に露出した前記半導体層を通じて第１導電型の不純物を導入し、前記半導体層の所定の深さに、コレクタ領域の一部を構成する第１不純物領域を形成する工程と、
前記溝に絶縁体を充填し第２素子分離領域を形成する工程と、
前記第２素子分離領域間の前記半導体層の表面から第１導電型の不純物を導入し、前記第１不純物領域と電気的に接続してコレクタ領域を構成する、第２不純物領域を形成する工程と、
前記第２不純物領域の上方に、前記第２素子分離領域で挟まれた、第１導電型とは反対導電型の第２導電型ベース領域を形成する工程と、
前記第２導電型ベース領域に接触して、第１導電型の半導体膜からなるエミッタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１導電型不純物領域は、前記第２素子分離領域底部の深さに濃度ピークを有する、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第１不純物領域および第２不純物領域は、前記第２素子分離領域底部の深さに濃度ピークを有する、請求項８記載の半導体装置の製造方法。
【請求項１１】
エミッタ電極が形成された前記半導体層上に層間絶縁膜を形成する工程と、
前記ベース領域との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールと、前記エミッタ電極との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールと、前記コレクタ領域との電気的接続のための前記層間絶縁膜および前記第２素子分離領域を貫通するコンタクトホールとを同時に形成する工程と、
をさらに含む、請求項７から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置は、前記半導体層の他の領域に、第１導電型のチャネルを有する第１ＭＯＳトランジスタおよび第２導電型のチャネルを有する第２ＭＯＳトランジスタを備え、
当該第１および第２ＭＯＳトランジスタの素子分離領域が、前記第２素子分離領域と同一の工程おいて同時に形成される、請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記コンタクトホールを形成する工程において、前記第１および第２ＭＯＳトランジスタのそれぞれが備える、ゲート電極、ソース電極およびドレイン電極との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールが同時に形成される、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体層はシリコンからなり、かつ前記第２導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むＩＶ族系単結晶半導体からなる、請求項７から１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor；ＨＢＴ）単体およびこのバイポーラトランジスタとともにＭＯＳ型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；ＭＯＳＦＥＴ）を備えるバイシーモス（以下、ＢｉＣＭＯＳ）型半導体集積回路装置の構造とその製造方法に関する。
【背景技術】
【０００２】
インターネット通信網高速化や移動体通信端末などによる大容量データの高速送受信処理など超高速通信技術の発達に伴い、高速動作性・高電流駆動能力を有するバイポーラトランジスタの開発が進んでいる。特に、シリコンとゲルマニウム、それにさらにカーボンを添加した組み合わせなどの２つの異なった材料からなるｐｎヘテロ接合で構成されたＨＢＴは優れた高速動作性・高電流駆動能力を有する。例えば、Ｓｉ／ＳｉｘＧｅｙ（以下、ＳｉＧｅという。）もしくはＳｉ／ＳｉｘＧｅｙＣｚ（以下、ＳｉＧｅＣという。）などのヘテロ接合構造を用いたＨＢＴは、従来ＧａＡｓ等の化合物半導体を用いたトランジスタでなければ動作させることのできなかった高周波領域でも動作が可能である。また、上述のシリコン系のＨＢＴはシリコン基板上に形成するため、ＣＭＯＳトランジスタとの製造工程の面での親和性も高く、既に確立されているＳｉプロセスの特長をそのまま保持・利用できる。したがって、低コスト化の面で大きな利点を有している。
【０００３】
シリコン系のＨＢＴでは一般に、エピタキシャル成長により形成された、ＳｉＧｅ、ＳｉＧｅＣといったＩＶ族同士のヘテロ接合構造がベース層に適用される。ＳｉＧｅ、ＳｉＧｅＣを使用したヘテロ接合構造は、Ｓｉ中にＧｅやＣを添加して含有量や濃度分布を調整する。これにより、引っ張り応力や圧縮歪み応力をＳｉ単結晶に与えることができ、バンドギャップを連続的に調整できる。ＳｉＧｅ系では圧縮応力となるのが一般的である。Ｇｅは格子定数がＳｉの格子定数よりも大きいので、ＳｉＧｅ層は圧縮歪みのもとで形成される。
【０００４】
このヘテロ接合構造を採用することで、エミッタ−ベース間で形成されるｐｎ接合の接合平面に対し直角方向へのバンドギャップの連続変化により、キャリアの電界加速効果が得られる。また、このヘテロ接合構造を採用することでキャリアのベース走行時間の短縮できるとともに、ホールのエミッタへの逆注入を制限するポテンシャル障壁を形成することができ、ベース層の低抵抗化のためにベース層内の不純物濃度を増大させてもトランジスタの電流利得（ｈFE）を高く維持することができる。その結果、高ｆｔ（遮断周波数）、高ｆｍａｘ（最大発振周波数）を有する優れた高周波特性のデバイスを得ることができる。
【０００５】
図１６〜図２４は、従来のＨＢＴ（ＳｉＧｅ縦型ＨＢＴ）を含むＢｉＣＭＯＳ集積回路装置の製造過程の一例を示す工程断面図である。これらの図面を用いて従来の製造工程および従来法が有する問題点について説明する。なお、縦型ＨＢＴとはヘテロ接合バイポーラ素子を形成するｎｐｎの接合界面の主要部分がＳｉ基板の主面に対して平行であり、それに伴いキャリアの流れが縦方向となるＨＢＴ素子を指す。また、図１６から図２４では、ＢｉＣＭＯＳ集積回路装置のうちＨＢＴが形成される領域のみを示している。
【０００６】
図１６に示すように、ＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部では、（００１）結晶面を主面とするＳｉ半導体基板１００の上部にｎ+埋め込みコレクタ層１０１が形成される。ｎ+埋め込みコレクタ層１０１は、例えばリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を、Ｓｉ半導体基板１００中に注入および拡散させることで形成される。また、ｎ+埋め込みコレクタ層１０１上にはｎ-エピタキシャル層１０２が形成されている。当該構造を有する基板の表面部には、素子分離が形成される。図１６の例では、素子分離は、酸化シリコンが埋め込まれたシャロートレンチ１０３の部分と、ディープトレンチ１０６の部分から構成されている。ディープトレンチ１０６は、ノンドープポリシリコン膜１０４とこれを取り囲む酸化シリコン膜１０５とにより構成される。図１６の例では、ｎ-エピタキシャル層１０２に、シャロートレンチ１０３で分離されたＳｉ基板領域１０７、１０８が形成されている。Ｓｉ基板領域１０７はＨＢＴ素子形成領域であり、Ｓｉ基板領域１０８はＨＢＴ素子のｎ+コレクタ引出層として使用される領域である。なお、Ｓｉ基板領域１０８にはｎ+不純物層１２０が形成されている。従来技術では、ＭＯＳＦＥＴのソース・ドレインはＨＢＴ形成前にイオン注入によって形成されている。そして、ｎ+不純物層１２０は、そのｎ型ＭＯＳＦＥＴのソース・ドレイン注入工程において、ｎ型不純物がｎ-エピタキシャル層１０２の表面部に同時に導入されることで形成されている。従来技術では、このｎ+不純物層１２０をｎ+コレクタ引出層として使用している。
【０００７】
なお、文中、図中のｎ-やｎ+、ｐ-やｐ+などの添字“−”や添字“＋”は濃度を表している。低濃度を意味する添字“−”は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字“＋”は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【０００８】
また、図１６に示すように、基板表面にはさらにプロテクトレイヤーが形成される。このプロテクトレイヤーは下層から順に、酸化シリコン膜１１８、ノンドープポリシリコン膜１１９が堆積された膜である。当該プロテクトレイヤーには、ＨＢＴ素子形成領域１０７が露出する開口部がドライエッチングにより形成される。このプロテクトレイヤーは、ＨＢＴ素子形成においてプロセス加工上必要であるが、完成後の素子構成要素とはならない犠牲的な保護膜である。
【０００９】
次に、図１７に示すように、ＨＢＴ素子形成領域１０７上に、ＳｉＧｅ層あるいはＳｉＧｅＣ層からなるヘテロ接合構造１２４がエピタキシャル成長により形成される。続いて図１８に示すように、全面に酸化シリコン膜１２５が堆積される。当該酸化シリコン膜１２５には、ウェットエッチングによりＨＢＴ素子形成領域１０７の特定部分（図１８では、ヘテロ接合構造１２４メサ部の傾斜を含む部分）を露出する開口が形成される。当該開口が形成された後、図１９に示すように、さらにＨＢＴ形成部全体にノンドープポリシリコン膜１２６と酸化シリコン膜１２７が堆積される。当該層膜は、ＨＢＴ素子のベース引出電極として使用される。
【００１０】
次いで、ヘテロ接合構造１２４上のノンドープポリシリコン膜１２６と酸化シリコン膜１２７の一部が選択的にエッチング除去され、ヘテロ接合構造１２４からなるベース領域の約半分の領域を占めるエミッタ用開口領域が形成される。当該エッチングにおいて、酸化シリコン膜１２５はドライエッチングストッパ膜として機能する。その後、薄い酸化シリコン膜１２８およびｎ型の不純物がドープされたポリシリコン膜（図示せず）が全面に堆積され、ｎ型ドープトポリシリコン膜が異方性エッチングで全面エッチバックされる。これにより、エミッタ用開口領域内にｎ型ドープトポリシリコンからなるサイドウォールスペーサ１２９が形成される。このとき、エミッタ用開口領域内で対向するサイドウォールスペーサ１２９の間隔が、エミッタ幅Ｗ（紙面と平行方向の開口幅）およびエミッタ長Ｌ（紙面と垂直方向の開口幅）を決定する。
【００１１】
エミッタ開口領域が形成されると、図２０に示すように、前記サイドウォールスペーサ１２９の間に露出した酸化シリコン膜１２８、１２５が除去された後、エミッタ電極として用いるｎ型の不純物がドープされたポリシリコン膜が堆積される。当該ｎ型ポリシリコン膜の、エミッタ開口領域およびヘテロ接合構造１２４の部分を被覆するレジストマスク（図示せず）が形成され、当該レジストマスクを用いたエッチングにより、ｎ型ポリシリコン膜および酸化シリコン膜１２７が除去されて、エミッタ開口領域およびヘテロ接合構造１２４の部分にエミッタ電極１３０が形成される。
【００１２】
さらに、図２１に示すように、ポリシリコン膜１２６の一部で構成されるベース外部電極１３１が残存するようにレジストマスク（図示せず）が形成され、図中の概ね右半分のノンドープポリシリコン膜１２６、酸化シリコン膜１２５およびノンドープポリシリコン膜１１９がエッチング除去される。
【００１３】
そして、図２２に示すように、コレクタ引出層形成領域１０８上の酸化シリコン膜１１８が選択的に除去される。その後、酸化シリコン膜１２１が全面に堆積され、ＨＢＴ形成領域に開口部を有するレジストマスク（図示せず）が形成される。当該レジストマスク使用した異方性ドライエッチングにより、エミッタ電極１３０の側壁にサイドウォール１３２が形成されるとともに、コレクタ引出層形成領域１０８にコレクタ引出層１２０に電気的に接続するコンタクトプラグを形成するための開口部１４０が形成される。
【００１４】
この後、スパッタリング法により、基板上の全面にコバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が順に積層されて加熱処理が実施される。これにより、エミッタ電極１３０の上面に露出したポリシリコン膜およびコレクタ引出層１２０のＳｉと、ＴｉもしくはＣｏとが反応し、図２３に示すようにシリサイド層１３３、１３４、１３５が形成される。その後、既知の技術であるＣＭＰ技術で平坦化された層間膜１３６に各シリサイド層１３３、１３４、１３５に対するコンタクトホール１３７、１３８、１３９が形成される。ここでは、図２４に示すコンタクトホール１３９に、コレクタの基板側の引出配線として機能するコンタクトプラグが形成されることになる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００−３３２０２５号公報
【特許文献２】特開２００２−２０８６９０号公報
【特許文献３】特開２００４−３１１９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の従来技術には以下の課題があった。
【００１７】
まず、製造面での課題を説明する。上記従来構造では、図１６に示すようにコレクタ層を形成するために、ｎ+埋め込みコレクタ層１０１およびｎ-エピタキシャル層１０２の形成が必要である。ｎ+埋め込みコレクタ層１０１は全面イオン注入により形成することができるが、この場合、当然に半導体基板全面にｎ+埋め込みコレクタ層１０１が形成される。しかしながら、ＢｉＣＭＯＳとして半導体装置を形成する場合、ｎ+埋め込みコレクタ層１０１は、ＨＢＴ素子には必須であるが、同一基板に形成されるＭＯＳＦＥＴには特性上寄与せず不要である。そのため、従来、ｎ+埋め込みコレクタ層１０１は、ＨＢＴ形成領域を開口し、かつＭＯＳＦＥＴ形成領域をマスキングするレジストマスクを形成した状態でｎ型不純物注入を行うことでＨＢＴ形成領域のみに形成して、その後、不純物の活性化アニール工程を実施している。また、ｎ-エピタキシャル層１０２は専用の結晶成長装置で成長させるが、高い制御性が要求されるため結晶成長に長時間を要する。したがって、ｎ+埋め込みコレクタ層１０１およびｎ-エピタキシャル層１０２形成工程は製造コスト上昇の要因となっている。
【００１８】
また、ｎ+埋め込みコレクタ層１０１は、上述のように、レジストマスクを用いたイオン注入により、パターンの形成されていない半導体基板に選択的に形成されるため、レジストマスクが除去されると、ｎ+埋め込みコレクタ層１０１の半導体基板上での境界を認識することができない。そのため、ｎ+埋め込みコレクタ層１０１と、後工程の素子分離領域、ＭＯＳＦＥＴ形成領域との相対的な位置合わせを実現するため、製造工程の一番最初の工程において、位置合わせの基準となるマークを半導体基板上に予め形成していた。そのため、マーク形成用のマスキング工程、加工工程（主にドライエッチング工程）も必要であり、コスト上昇の要因になっている。
【００１９】
ＢｉＣＭＯＳ集積回路の場合、製造コスト低減には、ＨＢＴ等のバイポーラ素子とＭＯＳ型素子に、可能な限り、共用可能な工程を採用することが望ましい。つまり、バイポーラ素子とＭＯＳ型素子との一方に寄与するだけの工程を削減し、工程の共有化が実現できることが望ましい。
【００２０】
一方、性能面の課題としては、以下のものがある。上記従来構造では、ＨＢＴ素子のコレクタ電極は、ｎ+コレクタ引出層１２０、ｎ+埋め込みコレクタ層１０１およびｎ-エピタキシャル層１０２を介してベースと導通している。ＮＰＮトランジスタでは、エミッタから注入された電子がベースを通過し、コレクタ領域で加速されてコレクタに到着する。上位従来構造ではエミッタとベースの配置が垂直構造のため、図２３に示すようにベース直下からｎ-エピタキシャル層１０２、ｎ+埋め込みコレクタ層１０１、ｎ-エピタキシャル層１０２、ｎ+コレクタ引出層１２０と各層を経由してコレクタ引出用のシリサイド層１３５に至ることになる。そのため、電流経路が長く、直列抵抗が大きくなる。より高いｆｔ等の高周波特性を得るためには寄生抵抗をより低減することが好ましい。従来構造においても、ｎ+埋め込みコレクタ層１０１により低インピーダンス領域を設け直列インピーダンスを低下させているものの、ベース−コレクタ間の実効的な距離が離れているためベース−コレクタ間に発生する寄生抵抗を下げることは困難である。このため、安価にベース−コレクタ間の寄生抵抗を下げるようなデバイス構造が望まれる。
【００２１】
本発明は、上記従来の事情を鑑みて提案されたものであって、特に、同一半導体基板上にＭＯＳ型素子とともに形成されるＨＢＴの製造コストを低減し、さらにＨＢＴの寄生抵抗を低減して高周波特性を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第１導電型の半導体層を備える。当該半導体層には、当該半導体層の表面から所定の深さに不純物濃度ピークを有する第１導電型不純物領域を備える。当該第１導電型不純物領域はコレクタ領域を構成する。また、第１導電型不純物領域の上方、かつ半導体層に形成された素子分離領域で挟まれた領域には、第１導電型とは反対導電型の第２導電型ベース領域を備える。さらに、第２導電型ベース領域に接触して形成された、第１導電型の半導体膜からなるエミッタ電極を備える。そして、当該半導体装置は、第１導電型不純物領域が上記素子分離領域下の半導体層まで延在し、当該素子分離領域を貫通して第１導電型不純物領域に電気的に接続する電極を有している。例えば、第１導電型不純物領域は前記素子分離領域底部の深さに濃度ピークを有する。
【００２３】
一方、他の観点では、本発明は上記半導体装置の製造に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、第１導電型の半導体層に、所定の間隔をおいて第１素子分離領域が形成される。次いで、半導体層の表面から所定の深さに第１導電型の不純物を導入することにより、第１素子分離領域の間の半導体層にコレクタ領域を構成する第１導電型不純物領域が形成される。また、少なくとも第１素子分離領域上部と第１導電型不純物領域上方の半導体層の一部とにわたって第２素子分離領域が形成される。第１導電型不純物領域の上方、かつ第２素子分離領域で挟まれた領域には、第１導電型とは反対導電型の第２導電型ベース領域が形成される。そして、第２導電型ベース領域に接触して、第１導電型の半導体膜からなるエミッタ電極が形成される。例えば、第１導電型不純物領域は、第２素子分離領域底部の深さに濃度ピークを有する。
【００２４】
また、本発明に係る他の半導体装置の製造方法では、まず、第１導電型の半導体層に、所定の間隔をおいて第１素子分離領域が形成される。次いで、少なくとも第１素子分離領域の上部を含む領域に、第２素子分離用の溝が形成される。当該溝の底部に露出した半導体層を通じて第１導電型の不純物を導入することにより、半導体層の所定の深さに、コレクタ領域の一部を構成する第１不純物領域が形成される。また、当該溝に絶縁体を充填することにより、第２素子分離領域が形成される。続いて、第２素子分離領域間の半導体層の表面から第１導電型の不純物を導入することにより、上記第１不純物領域と電気的に接続してコレクタ領域を構成する、第２不純物領域が形成される。また、第２不純物領域の上方、かつ第２素子分離領域で挟まれた領域には、第１導電型とは反対導電型の第２導電型ベース領域が形成される。そして、第２導電型ベース領域に接触して、第１導電型の半導体膜からなるエミッタ電極が形成される。例えば、第１不純物領域および第２不純物領域は、第２素子分離領域底部の深さに濃度ピークを有する。
【００２５】
上記半導体装置の製造方法は、さらに、エミッタ電極が形成された半導体層上に層間絶縁膜を形成する工程と、ベース領域との電気的接続のための層間絶縁膜を貫通するコンタクトホール、エミッタ電極との電気的接続のための層間絶縁膜を貫通するコンタクトホール、コレクタ領域との電気的接続のための前記層間絶縁膜および前記第２素子分離領域を貫通するコンタクトホールを同時に形成する工程と、を含むことができる。
【００２６】
また、例えば、上記半導体層はシリコンからなり、かつ第２導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むＩＶ族系単結晶半導体からなる。また、第２導電型ベース領域は、半導体層上に島状に形成された単結晶半導体層により構成することもできる。
【００２７】
本発明によれば、コレクタ領域の一部を構成する高濃度不純物領域を、素子分離形成後に形成することができる。また、従来設けられていた、コレクタ領域の一部を構成する低濃度エピタキシャル層が不要である。そのため、製造開始時に低コストの単結晶Ｓｉウェハを選択することができる。また、ＭＯＳＦＥＴ領域には寄与しないｎ+埋め込みコレクタ層形成工程を削減することができ、位置関係を規定するためのマーク形成工程も不要となる。さらに、製造工程中でｎ-エピタキシャル層を成長させる必要もない。したがって、従来に比べて工程削減が可能になる。
【００２８】
また、素子性能面においても、従来構造に比べてベース−コレクタ間に発生する寄生抵抗を低減でき、高ｆｔ（遮断周波数）等の優れた高周波特性を得ることができる。さらに、複数のＨＢＴ素子を形成する場合、素子分離領域下に配設した不純物領域によりコレクタ引出の共通化が容易であり、従来構造で必要とされたコレクタ引出層やＨＢＴ素子とコレクタ引出層間の素子分離領域は不要となる。そのため、チップシュリンクを実現することができる。
【発明の効果】
【００２９】
本発明によれば、Ｓｉ基板へのアライメントマーク形成工程、ｎ+埋め込み層形成工程およびｎ-エピタキシャル層の堆積工程を削除することができ、製造コストを低減することができる。また、従来ｎ+埋め込みコレクタ層とコレクタ引出層を縦方向で電気的に接続していたが、本発明によれば、素子分離領域下に形成したコレクタ引出層とベース領域下に形成したｎ+コレクタ領域とを接続・合成することでベース−コレクタ間に発生する寄生抵抗を低くすることができる。そのため、高い製造歩留で優れた高周波特性を有する半導体装置を製造することができる。また、複数のＨＢＴ素子を備える半導体装置に本発明を適用した場合、共通のコレクタ接続電極を用いて共通の電位をとることができる。すなわち、レイアウトのさらなる微細化に対応でき、チップシュリンクに対応可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図５】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図６】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図７】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図８】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図９】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１０】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１１】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１２】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１３】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１４】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１５】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１６】従来の半導体装置の製造過程を示す工程断面図
【図１７】従来の半導体装置の製造過程を示す工程断面図
【図１８】従来の半導体装置の製造過程を示す工程断面図
【図１９】従来の半導体装置の製造過程を示す工程断面図
【図２０】従来の半導体装置の製造過程を示す工程断面図
【図２１】従来の半導体装置の製造過程を示す工程断面図
【図２２】従来の半導体装置の製造過程を示す工程断面図
【図２３】従来の半導体装置の製造過程を示す工程断面図
【図２４】従来の半導体装置の製造過程を示す工程断面図
【発明を実施するための形態】
【００３１】
以下、本発明に係る一実施形態を図面を用いて詳細に説明する。なお、本発明の実施形態は様々な代替可能な実施形態に変形でき、本発明の範囲が後述の実施形態によって限定されるものと解釈されてはならない。
【００３２】
図１〜図１５は、本発明の一実施形態における半導体装置の製造過程を示す工程断面図である。本実施形態において例示する半導体装置は、バイポーラトランジスタとしてのＳｉＧｅ縦型ＨＢＴと、ＭＯＳ型トランジスタとしての低電圧駆動ＣＭＯＳデバイスとを同一の半導体基板に含む半導体集積回路装置である。以下では、各図面上の同符号で表示された要素は同じ要素を意味し、各図（ａ）は、一の半導体基板上のＨＢＴ形成部を示し、各図（ｂ）は同一基板上のＭＯＳ型トランジスタ形成部（以下ＣＭＯＳ形成部という）を示す。
【００３３】
図１（ａ）、図１（ｂ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部およびＣＭＯＳ形成部において、（００１）結晶面を主面とするｎ型のＳｉ半導体基板１（半導体層）の表面部に素子分離領域が形成される。当該工程では、まず、Ｓｉ半導体基板１の全面に酸化シリコン膜２が堆積され、次いで、窒化シリコン膜３が堆積される。酸化シリコン膜２は、窒化シリコン膜３のＳｉ半導体基板１に対する応力を緩和する機能を有している。窒化シリコン膜３上には、再び酸化シリコン膜４が堆積される。ここでは、窒化シリコン膜３および酸化シリコン膜４は、減圧化学気相成長（ＬＰ−ＣＶＤ）法により堆積される。
【００３４】
続いて、酸化シリコン膜４上に、レジスト膜（図示せず）が塗布され、素子分離領域の形成位置に開口を有するレジストパターンが、公知のリソグラフィ技術により形成される。当該レジストパターンをマスクとしたドライエッチングにより、酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２が一括除去される。なお、当該ドライエッチングは、半導体基板１を構成するＳｉに対して高選択比を有するエッチング条件で実施される。レジストパターンが除去された後、酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２をハードマスクとしたエッチングによりＳｉ半導体基板１にディープトレンチ溝５が形成される。なお、本実施形態では、ディープトレンチ溝５はＨＢＴのようなバイポーラトランジスタの形成領域を区画する境界部にのみ形成される。
【００３５】
ディープトレンチ溝５の形成後、Ｓｉ半導体基板１の全面に酸化シリコン膜６が形成される。また、酸化シリコン膜６が形成されたディープトレンチ溝５の内部を含めてＳｉ半導体基板１の全面にノンドープポリシリコン膜７が堆積される。当該ノンドープポリシリコン膜７および酸化シリコン膜６に対して全面エッチバックを行うことで、図２（ａ）、図２（ｂ）に示すように、ディープトレンチ溝５にノンドープポリシリコン膜７が埋め込まれたディープトレンチ分離８が得られる。
【００３６】
次いで、上述したリソグラフィ技術およびエッチング技術を適用することにより、図３（ａ）、図３（ｂ）に示すように、ディープトレンチ分離８上および所定の領域上の、酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２が選択的に一括除去される。そして、これら酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２をハードマスクとしたエッチングによりＳｉ半導体基板１にシャロートレンチ溝１０が形成される。当該エッチングにおいて酸化シリコン膜４はほとんど除去される。なお、本実施形態では、シャロ−トレンチ溝１０はディープトレンチ分離８の上部、並びにディープトレンチ分離８で区画された半導体領域内を区画する境界部等に形成される。特に限定されないが、本実施形態では、ディープトレンチ分離８の上部に形成されるシャロートレンチ溝１０とディープトレンチ分離８との平面視における位置関係は、シャロートレンチ溝１０の外側端にディープトレンチ分離８が配置されている。すなわち、当該シャロートレンチ溝１０の底部では、内側（ＨＢＴ形成領域側）にＳｉ半導体基板１が露出する領域が設けられている。
【００３７】
シャロ−トレンチ溝１０の形成後、図４（ａ）に示すようにＨＢＴ形成部のシャロートレンチ溝１０を含む領域が露出する開口部を有するレジストパターン１１が、リソグラフィ技術により形成される。当該レジストパターン１１をマスクとしたイオン注入によりシャロートレンチ溝１０底面の半導体基板１露出部からｎ型不純物がＳｉ半導体基板１中に導入される。これにより、シャロートレンチ溝１０の下方に、ｎ型不純物が導入された部分１２（以下、ｎ型不純物注入層１２という。）が形成される。なお、シャロートレンチ溝１０の底部において、ディープトレンチ分離８が存在する領域には、ｎ型不純物注入層１２は形成されない。また、図４（ｂ）に示すように、当該イオン注入の際に、ＣＭＯＳ形成部はレジストパターン１１で被覆されている。このため、ＣＭＯＳ形成部にもｎ型不純物注入層１２は形成されない。
【００３８】
上記レジストパターン１１が除去された後、図５（ａ）、図５（ｂ）に示すように、シャロートレンチ溝１０内部に酸化シリコン膜１３が埋め込まれ、熱処理を行うことでシャロートレンチ分離１４が得られる。以上により、素子分離領域（ディープトレンチ分離８およびシャロートレンチ分離１４）の形成が完了する。本実施形態では、酸化シリコン膜１３の形成時、あるいは熱処理によりｎ型不純物注入層１２の不純物活性化および拡散が行われる。これにより、ＨＢＴ形成部のシャロートレンチ溝１０の底部直下に、ｎ型不純物拡散領域１５を形成することができる。後述するように、ｎ型不純物拡散領域１５は、最終的に、コレクタを構成する高濃度不純物領域の一部を構成する。また、当該ｎ型不純物拡散領域１５との電気的接続は、シャロートレンチ分離１４を貫通するコンタクトプラグにより実現される。このため、ｎ型不純物拡散領域１５はシャロートレンチ分離１４の底部に接して形成されることが好ましく、特に、ｎ型不純物拡散領域１５のピーク濃度はシャロートレンチ分離１４底部と実質的に同一の深さあるいは近傍の深さに設定されることがより好ましい。上記ｎ型不純物注入層１２の注入条件は当該構成が実現されるように設定される。なお、図５（ｂ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＣＭＯＳ形成部は、ｎチャネルＭＯＳ型トランジスタ形成領域６１とｐチャネルＭＯＳ型トランジスタ形成領域６２とを備え、両領域６１と６２との間は、シャロートレンチ分離１４のみで分離されている。
【００３９】
以降の文中図中のｎ-やｎ+、ｐ-やｐ+などの添字“−”や添字“＋”は、上述の従来技術と同様に、不純物濃度の大きさを表している。低濃度を意味する添字“−”は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字“＋”は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【００４０】
シャロートレンチ分離１４の完成後、図６（ａ）、図６（ｂ）に示すように、ＨＢＴ形成部には実質的な構成要素は形成されず、ＣＭＯＳ形成部にｎチャネルおよびｐチャネルＭＯＳ型トランジスタのゲート、ソース・ドレイン領域が形成される。なお、図６（ｂ）に示すＭＯＳ型トランジスタの構造は、周知の手法により形成可能であるため、ここでの具体的な製造工程の説明は省略する。したがって、以降では、ＭＯＳ型トランジスタのソース・ドレイン領域部形成後、実質的に、ＨＢＴ素子の構成要素を形成する工程から説明する。また、ＨＢＴ形成についてはパターンレイアウト上、限られた面積に２つ以上のＨＢＴを形成できる利点があることから、本実施形態では、ディープトレンチ分離８にて区画されたＨＢＴ形成部内に２つのＨＢＴを形成する事例を説明する。
【００４１】
ＭＯＳ型トランジスタのソース・ドレイン部形成後、図６（ａ）、図６（ｂ）に示すように、全面にプロテクトレイヤーが形成される。ここでは、プロテクトレイヤーとして、ＬＰ−ＣＶＤ法により酸化シリコン膜１６とノンドープポリシリコン膜１７の２層を堆積する。ノンドープポリシリコン膜１７上には、Ｓｉ半導体基板１のＨＢＴ形成領域１８を露出する開口部を有するレジストマスク（図示せず）が形成される。当該レジストマスクの開口端はＨＢＴ形成部を区画するディープトレンチ分離８上に形成されたシャロートレンチ分離１４上に位置している。そして、当該レジストマスクをエッチングマスクとしてノンドープポリシリコン膜１７と酸化シリコン膜１６をエッチングすることにより、前記レジストマスクの開口部に対応する酸化シリコン膜１６とノンドープポリシリコン膜１７が除去される（図７（ａ）参照）。なお、図６（ｂ）に示すように、ＣＭＯＳ形成部では、当該エッチングにおいて、酸化シリコン膜１６およびノンドープポリシリコン膜１７からなるプロテクトレイヤーは除去されることなく残存する（図７（ｂ）参照）。
【００４２】
なお、上述のように、ＣＭＯＳ形成部のｎチャネルＭＯＳ型トランジスタ形成領域６１には、低不純物濃度のｐ型拡散層（ｐウエル）６３上に設けられたｎ型シリコンからなるゲート電極６５、ＬＤＤ（Lightly Doped Drain）サイドウォールスペーサ６７、ＬＤＤとなるｎ-領域６８およびｎ+ソース・ドレイン領域７０を備えるｎチャネルＭＯＳ型トランジスタが形成されている。また、ｐチャネルＭＯＳ型トランジスタ形成領域６２には、低不純物濃度のｎ型拡散層（ｎウエル）６４上に設けられたｐ型シリコンからなるゲート電極６６、ＬＤＤサイドウォールスペーサ６７、ＬＤＤとなるｐ-領域６９およびｐ+ソース・ドレイン領域７１により構成されたｐチャネルＭＯＳ型トランジスタが形成されている。
【００４３】
続いて、図７（ａ）に示すように、ｎ型不純物をイオン注入することにより、ＨＢＴ形成領域１８のＳｉ半導体基板１中にｎ型不純物が導入された部分１９（以下、ｎ型不純物注入層１９という。）が形成される。この場合、ｎ型不純物注入層１９の不純物濃度のピークが、シャロートレンチ分離１４の直下に形成したｎ型不純物拡散領域１５の不純物濃度ピーク位置と概ね同位置になるように加速エネルギーを調整することが望ましい。
【００４４】
当該イオン注入工程以降の工程は背景技術で説明した従来技術と同様の工程を利用することになる。すなわち、ｐ型不純物がドープされたＳｉＧｅ層からなる島状のヘテロ接合構造２０がＳｉ半導体基板１のＨＢＴ形成領域１８上に選択エピタキシャル成長により形成される。このＳｉＧｅ層はＨＢＴのベース用導電層（エピタキシャル・ベース層）として機能する。ヘテロ接合構造２０は、ＳｉＧｅＣ層で構成されてもよい。なお、図７（ｂ）は、ヘテロ接合構造が形成されたときのＣＭＯＳ形成部の状態を示す断面図であるが、ヘテロ接合構造はＨＢＴ形成領域１８上にのみ選択的に形成されるため、ＣＭＯＳ形成部にヘテロ接合構造は存在しない。
【００４５】
続いて、図８（ａ）、図８（ｂ）に示すように、ＨＢＴ形成部およびＣＭＯＳ形成部に酸化シリコン膜２１が堆積される。そして、ウェットエッチングにより、酸化シリコン膜２１に、ＨＢＴ形成領域１８の特定部分（図８（ａ）では、ヘテロ接合構造２０のメサ部の傾斜部分とその周辺のシャロートレンチ分離１４上）を露出する開口部が形成される。この後、図９（ａ）、図９（ｂ）に示すように、さらにＨＢＴ形成部およびＣＭＯＳ形成部の全体に、ノンドープポリシリコン膜２２と酸化シリコン膜２３が堆積される。ポリシリコン膜２２は、ＨＢＴ素子のベース引出電極として使用される。
【００４６】
次いで、図１０（ａ）に示すようにヘテロ接合構造２０上の、ノンドープポリシリコン膜２２と酸化シリコン膜２３の一部が、下地酸化シリコン膜２１を残して選択的にエッチング除去され、開口部が形成される。ここでは、酸化シリコン膜２３はＣＦ4ガスをエッチングガスとした異方性ドライエッチングで除去され、ノンドープポリシリコン膜２２はＣｌ2ガスをエッチングガスとした異方性ドライエッチングで除去される。このノンドープポリシリコン膜２２のエッチングにおいて、酸化シリコン膜２１はドライエッチングストッパ膜として機能する。このようにして形成された、ヘテロ接合構造２０上の開口部の横方向の寸法は、ヘテロ接合構造２０の島領域の上面平坦部の約半分であり、エミッタ用開口領域となる。その後、薄い酸化シリコン膜２４、さらにその上にｎ型の不純物がドープされたポリシリコン膜が下層から順に全面に堆積され、当該ポリシリコン膜に対して異方性エッチングにより全面エッチバックが行われる。これにより、エミッタ用開口領域内にｎ型不純物ドープトポリシリコンからなるサイドウォールスペーサ２５が形成される。なお、図１０（ｂ）に示すように、ＣＭＯＳ形成部では、酸化シリコン膜２４上のｎ型不純物ドープポリシリコン膜は完全に除去される。
【００４７】
次に、図１１（ａ）に示すように、サイドウォールスペーサ２５の間に露出した酸化シリコン膜２４、２１が除去された後、エミッタ電極として用いるｎ型の不純物がドープされたポリシリコン膜が半導体基板上全面に堆積され、９１０−９４０℃の温度範囲で１０ｓｅｃ程度の短時間熱処理により、不純物の活性化が行われる。これによりヘテロ接合構造２０においてエミッタとベースのｐｎ接合形成がなされ、これと同時にシャロートレンチ分離１４下方のｎ型不純物拡散領域１５とＨＢＴ形成領域１８に注入したｎ型不純物注入層１９が不純物拡散により接続されてｎ+層２６が形成される。この場合、ｎ+層２６の上方の半導体層はｎ+層２６より不純物濃度が小さい領域となる。続いて、ｎ型不純物ドープポリシリコン膜、酸化シリコン膜２３を順次選択的にエッチングし、エミッタ電極２７ａ、２７ｂが形成される。このとき、ノンドープポリシリコン膜２２も若干エッチングされる。なお、図１１（ｂ）に示すように、ＣＭＯＳ形成部では、ノンドープポリシリコン膜２２上の酸化シリコン膜２３およびｎ型不純物ドープポリシリコン膜は完全に除去される。
【００４８】
以上のようにして、エミッタ電極２７ａ、２７ｂが形成されると、図１２（ａ）に示すように、エミッタ電極２７ａ、２７ｂそれぞれの上から、図面において外側方向にかけての領域を覆うレジストパターン（図示せず）が形成され、当該レジストパターンをマスクとしたエッチングにより、ノンドープポリシリコン膜２２、酸化シリコン膜２１およびノンドープポリシリコン膜１７が除去される。当該エッチングにより、２つのエミッタ電極２７ａ、２７ｂに挟まれた部分および、当該部分に対してエミッタ電極２７ａ、２７ｂを挟んで反対側の部分の、ノンドープポリシリコン膜２２、酸化シリコン膜２１およびノンドープポリシリコン膜１７が除去され、ベース引出電極２８が形成される。なお、図１２（ｂ）に示すように、ＣＭＯＳ形成部では、酸化シリコン膜１６上の、ノンドープポリシリコン膜１７、酸化シリコン膜２１およびノンドープポリシリコン膜２２は完全に除去される。このように、ＣＭＯＳ形成部については、プロテクトレイヤーが形成された後は、堆積された膜はＨＢＴ素子加工のためのエッチングにより全面除去されていく。
【００４９】
以上のようにして、ベース引出電極２８が形成されると、減圧ＣＶＤもしくは常圧ＣＶＤにて、基板上の全面に酸化シリコン膜が堆積される。そして、当該酸化シリコン膜に対して異方性ドライエッチングによる全面エッチバック行うことで、図１３（ａ）に示すように、エミッタ電極２７ａ、２７ｂ、ベース引出電極２８の側壁部分にサイドウォール２９が形成される。なお、図１３（ｂ）に示すように、ＣＭＯＳ形成部では、当該全面エッチバックにより、残留している酸化シリコン膜１６が除去される。したがって、当該全面エッチバックの結果、エミッタ電極２７ａ、２７ｂ、ベース引出電極２８の上面およびＣＭＯＳ部のゲート電極６５、６６の上面、ｎ+ソース・ドレイン領域７０、ｐ+ソース・ドレイン領域が露出する。この後、基板上の全面にスパッタリング法により、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が下層から順に積層される。当該状態で加熱処理を行うことで、上記の露出したポリシリコン膜もしくはＳｉ基板からなる部分と、ＴｉもしくはＣｏとが反応し、Ｔｉを含むＣｏシリサイド層（高融点金属シリサイド層）３０、３１、３２、３３、３４、３５、３６、３７が形成される。これにより、シリコンを含む各層の低抵抗化が実現できる。
【００５０】
以降の工程では、ＨＢＴ素子、ｎチャネルＭＯＳ型トランジスタ、ｐチャネルＭＯＳ型トランジスタに接続する配線が、標準的な多層配線工程プロセスにより形成される。すなわち、図１４（ａ）、図１４（ｂ）に示すように、Ｓｉ半導体基板１上に酸化膜等からなる層間絶縁膜３８が堆積された後、層間絶縁膜３８に公知のリソグラフィ技術およびエッチング技術を適用することにより、層間絶縁膜３８を貫通して各シリサイド層３０〜３７に到達するコンタクトホール３９、４０、４１、４２、４３、４４、４５、４６、４７、４８、４９が形成される。ここで、ｎ+層２６はＨＢＴのコレクタ層の一部をなすものであるが、このｎ+層２６に電気的接続をとるために、エミッタ電極２７ａ、２７ｂの間のシャロートレンチ溝１０に埋め込まれた酸化シリコン膜１３を貫通してコンタクトホール４１が開口される。コンタクトホール４１は他のコンタクトホール３９、４０、４２〜４９と比較して深いが、ＣＦ4系ガスをベースとしたエッチング条件を用いてエッチングすることにより高融点金属シリサイド層３０〜３７と高いエッチング選択比を得ることができる。そしてｎ+層２６までのエッチングを実施しても他の相対的に浅いコンタクト部分において高融点金属シリサイド層３０〜３７でエッチングを止めることができる。
【００５１】
その後、図１５（ａ）、図１５（ｂ）に示すように、各コンタクトホール３９〜４９にバリア層として薄いＴｉ膜、ＴｉＮ膜が形成された後、タングステン（Ｗ）膜が埋め込まれ、ＣＭＰ等により層間絶縁膜３８の上面のＴｉ、ＴｉＮ膜、Ｗ膜不要部を除去することで、Ｗプラグ５０、５１、５２、５３、５４、５５、５６、５７、５８、５９、６０が形成される。次いで層間絶縁膜３８上およびＷプラグ５０〜６０上にアルミニウム合金膜を形成し、所定部分が開口されたマスク（図示せず）を用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグと接続され、層間絶縁膜３８の上に伸びる金属配線（図示せず）が形成される。このような、配線工程プロセスが必要に応じて繰り返し実施され、多層配線が形成されて半導体装置が完成する。
【００５２】
以上説明したように本実施形態では、図５（ａ）に示す工程においてシャロートレンチ分離１４の下方にｎ型不純物拡散領域１５を形成するとともに、図７（ａ）に示す工程においてｎ型不純物注入層１９を形成し、図１１（ａ）に示す工程において上記２つの領域を一体化したｎ+層２６を形成する。このため、ｎ+層２６の上部に低不純物濃度のｎ型Ｓｉ半導体基板１からなる半導体層が形成される。したがって、本実施形態によれば、従来法のようにｎ+埋め込みコレクタ層１０１の上に製造コストの大きいｎ-エピタキシャル層１０２を形成する必要がない。
【００５３】
また、本実施形態では、従来法において、ＨＢＴなどのバイポーラトランジスタ領域に形成されるｎ+埋め込みコレクタ層１０１、ｎ-エピタキシャル層１０２の形成工程をなくしたので、図１（ａ）、図１（ｂ）に示すように製造工程の最初にディープトレンチ溝５のパターンを形成することができ、これによってＨＢＴ形成領域とＭＯＳ型素子形成領域とを区別することができるようになる。したがって、これらの位置関係を識別するための基準マークを予め形成しておく必要がない。
【００５４】
以上のことから、本実施形態によれば、製造工程数および製造コストの低減を実現することができる。
【００５５】
また、本実施形態の半導体装置は、ｎ+層２６とその上の低濃度ｎ型Ｓｉ半導体基板１領域とでＨＢＴのコレクタを構成するものであり、図１５（ａ）に示すようにシャロートレンチ分離１４を貫通するコンタクトホール４１を介してコレクタのｎ+層２６に電気的接続を実現することを特徴とする。
【００５６】
従来は、図２２に示すようにＨＢＴ形成領域の横にｎ+コレクタ引出層１２０を形成し、この部分でコレクタコンタクトを実現していた。これに対し、本実施形態のような接続構造を採用することによってＨＢＴの占有面積を縮小することが可能になる。さらに、本実施形態においてはＨＢＴのベース領域となるヘテロ接合構造２０下方のコレクタ領域からシャロートレンチ分離１４を貫通するコンタクトホール４１の位置までのｎ+層２６の横方向の距離が、従来構造と比較して短縮されるので、ベース−コレクタ間に発生する寄生抵抗を低くすることができる。そのため、高い製造歩留で高ｆｔを得ることができ、ＨＢＴ素子の高周波特性を向上させることができる。
【００５７】
また、半導体集積回路が２つ以上の複数のＨＢＴが隣接して配列された回路を含む場合、図１５（ａ）に示すように、隣接するＨＢＴに対してコレクタ接続電極（コンタクトホール４１およびコンタクトプラグ５２）を共用して共通の電位を印加することができ、従来技術と比較して、レイアウトのさらなる微細化、チップシュリンクが実現可能となる。
【００５８】
なお、上記実施形態では、ディープトレンチ分離の間に２つのＨＢＴ素子を形成し、各ＨＢＴ素子をシャロートレンチ分離により分離した構成を説明したが、ディープトレンチ分離の間に１つのＨＢＴ素子が形成される構成であっても同様の効果を奏することができる。この場合、ＨＢＴ素子を挟むように形成されたディープトレンチ分離の一方のディープトレンチ分離の上部に形成されたシャロートレンチ分離下、ＨＢＴ素子のヘテロ接合構造の下方および他方のディープトレンチ分離の上方に形成されたシャロートレンチ分離下にわたってｎ+層が形成され、いずれかのシャロートレンチ分離を貫通するコンタクトプラグによりｎ+層との電気的接続が実現されることになる。
【００５９】
以上本発明を望ましい実施形態に基づいて説明した。本発明は上述の実施形態に限定せず、本発明の技術的な思想内で当業者によって様々な形態に変形が可能である。例えば、上記実施形態において示した成膜やエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。また、ＨＢＴなどのバイポーラトランジスタにおいては導電型を入れ替え、エミッタ電極２７ａ、２７ｂ、Ｓｉ半導体基板１、半導体層２６をｐ型、ベース領域（ヘテロ接合構造２０）、ベース引出電極２８をｎ型としても本発明が成立する。図１５（ｂ）に示すＭＯＳ型トランジスタ形成領域についても同様である。
【００６０】
また、上記シャロートレンチ分離に代えてＬＯＣＯＳ（Local Oxidation of Silicon）分離を採用した場合でも同様の作用効果を奏することができる。この場合、ディープトレンチ分離８が形成された状態で、上記ｎ型不純物注入層１２を形成するイオン注入が実施される。その後、上記実施形態においてシャロートレンチ分離１４が形成されている位置（平面レイアウト）に開口部を有する窒化シリコン膜等のマスクパターンが形成され、ＬＯＣＯＳ酸化膜が形成される。なお、イオン注入は、ＬＯＣＯＳ酸化膜形成用マスクパターンとなる窒化シリコン膜等が形成された状態で、当該膜を通じて実施されてもよい。
【産業上の利用可能性】
【００６１】
本発明によれば、低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができ、半導体装置およびその製造方法として有用である。
【符号の説明】
【００６２】
１  半導体基板（半導体層）
２  酸化シリコン膜
３  窒化シリコン膜
４  酸化シリコン膜
５  ディープトレンチ溝
６  酸化シリコン膜
７  ノンドープポリシリコン膜
８  ディープトレンチ分離
１０  シャロートレンチ溝
１１  レジストパターン
１２  ｎ型不純物注入層
１３  酸化シリコン膜
１４  シャロートレンチ分離
１５  ｎ型不純物拡散領域
１６  酸化シリコン膜
１７  ノンドープポリシリコン膜
１８  ＨＢＴ形成領域
１９  ｎ型不純物注入層
２０  ヘテロ接合構造
２１  酸化シリコン膜
２２  ノンドープポリシリコン膜
２３  酸化シリコン膜
２４  酸化シリコン膜
２５  サイドウォールスペーサ
２６  ｎ+層
２７ａ、２７ｂ  エミッタ電極
２８  ベース引出電極
２９  側壁サイドウォール
３０〜３７シリサイド層
３８  層間絶縁膜
３９〜４９  コンタクトホール
５０〜６０  コンタクトプラグ
６１  ｎチャネルＭＯＳ型トランジスタ形成領域
６２  ｐチャネルＭＯＳ型トランジスタ形成領域
６３  ｐ型拡散層
６４  ｎ型拡散層
６５、６６  ゲート電極
６７  ＬＤＤサイドウォールスペーサ
６８、６９  ＬＤＤ領域
７０、７１  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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